(57)【要約】【課題】従来の半導体装置では、ＭＯＳＦＥＴの形成面積に加えて、保護ダイオードを形成するための最小限の面積増加は避けられず、半導体装置の小型化、高集積化の要求に応えるためには、さらなる省スペース化の工夫が求められた。【解決手段】本発明の半導体装置は、クランプダイオード３９を、ドレインポリシリコン配線３７ａの第１枠状部分およびゲートポリシリコン配線３７ｂの第２枠状部分をその構成の一部として含み、かつ、第１枠状部分と第２枠状部分との間の領域を埋めるように形成した。【選択図】図1
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された絶縁膜上に形成され、ドレインと接続された第１の導電層と、前記半導体基板上に形成され、ゲートと接続された第２の導電層とを備え、前記第１の導電層は、少なくとも、前記半導体基板の外周に沿って枠状に形成された第１枠状部分を有し、前記第２の導電層は、少なくとも、前記第１枠状部分の内側に前記第１枠状部分と離間して枠状に形成された第２枠状部分を有して成るＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴを絶縁破壊から保護する保護ダイオードとを備えた半導体装置において、
前記保護ダイオードは、前記第１枠状部分および前記第２枠状部分をその構成の一部として含み、かつ、前記第１枠状部分と前記第２枠状部分との間の領域を埋めるように形成されたことを特徴とした半導体装置。
【請求項２】
前記第１の導電層はドレインポリシリコン配線であり、前記第２の導電層はゲートポリシリコン配線であることを特徴とした請求項１に記載の半導体装置。
【請求項３】
前記第１枠状部分は、前記半導体基板の外周部に形成されたことを特徴とした請求項１または２に記載の半導体装置。
【請求項４】
前記第１枠状部分と前記第２枠状部分とは略一定距離だけ離間していることを特徴とした請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記保護ダイオードは、一導電型領域と他導電型領域とが、この順に内側から外側に向かって多重枠状に交互に複数形成された構成であることを特徴とした請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記一導電型領域は、Ｎ型半導体層領域であることを特徴とした請求項５に記載の半導体装置。
【請求項７】
前記保護ダイオードは、前記第１枠状部分と前記第２枠状部分との間の全領域を埋めるように形成されたことを特徴とした請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記保護ダイオードは、前記第１枠状部分と前記第２枠状部分との間の一部領域を埋めるように形成されたことを特徴とした請求項１から６のいずれかに記載の半導体装置。
【請求項９】
前記第１枠状部分は、その上に形成された層間絶縁膜に設けた開口部を通してドレイン配線と接続され、前記第２枠状部分は、その上に形成された層間絶縁膜に設けた開口部を通してゲート配線と接続されたことを特徴とした請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記第1枠状部分と前記ドレイン配線との接続は、前記層間絶縁膜と前記第1枠状部分とを共に貫通する貫通孔の内部に前記ドレイン配線を延在させて接続し、前記第２枠状部分と前記ゲート配線との接続は、前記層間絶縁膜と前記第２枠状部分とを共に貫通する貫通孔の内部に前記ゲート配線を延在させて接続したことを特徴とした請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、保護ダイオードを備えた半導体装置に関する。
【背景技術】
【０００２】
例えば、ＭＯＳＦＥＴのドレイン−ソース間にインダクタンス負荷を接続して駆動する場合に、ＭＯＳＦＥＴをオフさせる際にインダクタンス負荷で逆起電力が発生する。このため、ゲート−ドレイン間に保護ダイオードとしてのクランプダイオードを設け、一定以上の逆起電力が発生した場合、その逆起電力でゲート電位を上昇させＭＯＳＦＥＴをオンさせ、ドレイン−ソース間が絶縁破壊することを防止する保護ダイオードを備えた半導体装置が知られている。
【０００３】
従来の保護ダイオードを備えた半導体装置の一例を図５，６に示す。図５は、保護ダイオードを備えた半導体装置の概略構成を模式的に示す平面図であり、図６（ａ）は図５のＡ−Ａ線断面図、図６（ｂ）は図５のＢ−Ｂ線断面図である。
【０００４】
図５，６において、３１はＮ型ドレイン基板、３２はフィールドＰ層、３３は絶縁酸化膜、３４はＰウエル、３５はソースＮ層、３６は層間絶縁膜、３７ａは第１の導電層としてのポリシリコンで成るドレインポリシリコン配線、３７ｂは第２の導電層としてのポリシリコンで成るゲートポリシリコン配線、３８はポリシリコンで成るゲート、３９は保護ダイオードとしてのクランプダイオード、４１はゲート配線、４２はソース配線、４３はゲートパッド、４４，４６，４８，４９は層間絶縁膜に設けた開口部、４５はドレインＮ層、４７はドレイン配線、５０はゲート酸化膜である。
【０００５】
Ｎ型ドレイン基板３１の中央部にはソースセルを多数形成したソース領域が配置され、そのソース領域を取り囲むようにフィールドＰ層３２及びその上の絶縁酸化膜３３がＮ型ドレイン基板３１の外周付近に設けられている。
【０００６】
また、ソース領域のＮ型ドレイン基板３１の表層部には複数のＰウエル３４が設けられており、それぞれのＰウエル３４の表層部にはＮ+ 型のソースＮ層３５が設けられている。そして、ソースＮ層３５はその上に形成された層間絶縁膜３６に設けられた開口部４６を通してソース配線４２と接続されている。また、ソース領域の所定位置には、ゲート酸化膜５０を介してポリシリコンで成るゲート３８が形成されている。
【０００７】
また、ドレイン基板３１の表層部には、その外周部に外周に沿ってドレインＮ層４５が設けられている。そして、ドレインＮ層４５はその上に形成された層間絶縁膜３６に設けられた開口部４８を通してドレイン配線４７と接続されている。尚、ドレインＮ層４５（及びドレイン配線４７）は、半導体装置の電圧安定化のためＮ型ドレイン基板３１の外周部にＮ型ドレイン基板３１の外周に沿って設けられる。
【０００８】
また、絶縁酸化膜３３及びゲート酸化膜５０上にはポリシリコンで成るドレインポリシリコン配線３７ａとゲートポリシリコン配線３７ｂとが形成されている。
【０００９】
ここで、ドレインＮ層４５とドレインポリシリコン配線３７ａとドレイン配線４７とは、互いにほぼ対応して形成され、ドレインポリシリコン配線３７ａは、少なくとも、Ｎ型ドレイン基板３１の外周部にその外周に沿って設けられた枠状の第１枠状部分を有している。また、ゲートポリシリコン配線３７ｂとゲート配線４１とは互いにほぼ対応して形成され、ゲートポリシリコン配線３７ｂは、少なくとも、ドレインポリシリコン配線３７ａの第１枠状部分の内側に第１枠状部分と略一定距離だけ離間して枠状に形成された第２枠状部分を有している。
【００１０】
また、ゲートポリシリコン配線３７ｂは層間絶縁膜３６に設けられた開口部４４を通して一方はゲート配線４１と接続され、他方は（不図示の）内部でゲート３８と接続され、ゲート３８とゲート配線４１とを中継接続している。
【００１１】
また、ドレインポリシリコン配線３７ａは層間絶縁膜３６に設けられた開口部４９を通して一方はドレイン配線４７と接続され、他方はその一部がゲート絶縁膜５０を介してＮ型ドレイン基板３１と対面している。
【００１２】
尚、ドレイン配線４７と対応させて層間絶縁膜３６下にドレインポリシリコン配線３７ａを形成する目的は、ドレインポリシリコン配線３７ａの電位（＝ドレイン配線４７の電位）を薄いゲート酸化膜５０を介してＮ型ドレイン基板３１面に伝えて半導体装置の電圧安定化を図るためである。
【００１３】
即ち、この半導体装置を上方から見ると、中央部にソース配線４２（ソース領域）を配置し、それを取り囲むようにゲート配線４１（ゲートポリシリコン配線３７ｂの第２枠状部分）が配置され、さらに、そのゲート配線４１（ゲートポリシリコン配線３７ｂの第２枠状部分）を取り囲むようにドレイン配線４７（ドレインポリシリコン配線３７ａの第１枠状部分）が形成されている。
【００１４】
尚、ドレインポリシリコン配線３７ａの第１枠状部分とゲートポリシリコン配線３７ｂの第２枠状部分とは、所定の電気的耐圧を確保するために略一定距離だけ離間させてある。
【００１５】
また、ドレインポリシリコン配線３７ａとゲートポリシリコン配線３７ｂとは低抵抗化のためＮ＋型領域となっている。
【００１６】
また、ゲートパッド４３近傍には、ドレインＮ層４５の一部を中心として、ドレインポリシリコン配線３７ａを最内側のＮ＋型領域とし、ゲートポリシリコン配線３７ｂを最外側のＮ＋型領域として、Ｎ＋型領域とＰ＋型領域とが多重枠状に交互に設けられており、クランプダイオード３９を構成している。尚、ドレインポリシリコン配線３７ａはその上に形成された層間絶縁膜３６に設けた開口部４９を通してドレイン配線４７と接続されている。
【００１７】
以上のようなドレイン−ゲート間にクランプダイオード３９を備えた半導体装置では、ドレイン−ソース間において設定電圧以上の過電圧がドレイン端子に印加されると、クランプダイオード３９は、ゲート電位を上昇させてパワーＭＯＳＦＥＴのチャネルをオンにしてパワーＭＯＳＦＥＴのブレークダウンを防止する。
【００１８】
尚、上記では、クランプダイオード３９としてＮ＋型領域とＰ＋型領域とを７条形成する構成で説明したが、特にこれに限る訳ではなくＮ＋型領域とＰ＋型領域への不純物注入濃度を選択することで条数は可変である。
【００１９】
このように、従来の半導体装置では、ＭＯＳＦＥＴの形成面積に加えて、少なくとも、クランプダイオード３９を形成するための最小限の面積増加は避けることが出来なかった。
【００２０】
また、関連文献として、半導体装置に保護ダイオード（クランプダイオード）を形成するに際し、ゲートパッドを取り巻くように保護ダイオード（クランプダイオード）を配置した半導体装置が提案されている。（例えば、特許文献１参照）。しかしながら、この半導体装置においても、ＭＯＳＦＥＴの形成面積に加えて保護ダイオード（クランプダイオード）を形成するための最小限の面積増加を必要とする点では同様であった。
【００２１】
また、他の関連文献として、ドレイン−ゲート間に保護ダイオードを設けた構成が提案されている（例えば、特許文献２参照）。しかしながら、この文献においては、保護ダイオードは、絶縁膜上ではなく半導体基板表層部に形成する構成となっており構成が異なる。また、ＭＯＳＦＥＴに保護ダイオードを形成する場合の具体的な配置については開示されていない。
【００２２】
【特許文献１】特開平８−１７２１９０号公報    図１，図２
【特許文献２】特開平８−１７２１６７号公報    図１４
【発明の開示】
【発明が解決しようとする課題】
【００２３】
上述のような従来の半導体装置では、どうしても、ＭＯＳＦＥＴの形成面積とは別に保護ダイオードを形成するための最小限の面積増加は避けられず、半導体装置の小型化、高集積化の要求に応えるためには、さらなる省スペース化の工夫が求められた。
【課題を解決するための手段】
【００２４】
本発明の半導体装置は、半導体基板上に形成された絶縁膜上に形成され、ドレインと接続された第１の導電層と、半導体基板上に形成され、ゲートと接続された第２の導電層とを備え、第１の導電層は、少なくとも、半導体基板の外周に沿って枠状に形成された第１枠状部分を有し、第２の導電層は、少なくとも、第１枠状部分の内側に第１枠状部分と離間して枠状に形成された第２枠状部分を有して成るＭＯＳＦＥＴと、
ＭＯＳＦＥＴを絶縁破壊から保護する保護ダイオードとを備えた半導体装置において、
保護ダイオードは、第１枠状部分および第２枠状部分をその構成の一部として含み、かつ、第１枠状部分と第２枠状部分との間の領域を埋めるように形成されたことを特徴とした半導体装置である。
【発明の効果】
【００２５】
本発明の半導体装置によると、ＭＯＳＦＥＴを備えた半導体装置にＭＯＳＦＥＴを絶縁破壊から保護する保護ダイオードを形成するに際し、チップ面積の増大を効率よく抑制できる。
【発明を実施するための最良の形態】
【００２６】
本発明は、ＭＯＳＦＥＴを備えた半導体装置にＭＯＳＦＥＴを絶縁破壊から保護ダイオードを形成するに際し、チップ面積の増大を効率よく抑制できる半導体装置を提供するという目的を、保護ダイオードを、半導体基板上に形成された絶縁膜上に形成され、ドレインと接続された第１の導電層の第１枠状部分と、ゲートと接続された第２の導電層の第２枠状部分とをその構成の一部として含み、かつ、第１枠状部分と第２枠状部分との間の領域を埋めるようにして形成することにより実現した。
【実施例】
【００２７】
本発明の保護ダイオードを備えた半導体装置の一例を図１〜３に示す。図１は、保護ダイオードを備えた半導体装置の概略構成を模式的に示す平面図であり、図２は、図１から層間絶縁膜とゲート配線，ドレイン配線，ソース配線を除去した平面図である。また、図３（ａ）は図１のＡ−Ａ線断面図、図３（ｂ）は図１のＢ−Ｂ線断面図である。尚、図５，６と同一部分には同一番号を付す。
【００２８】
図１〜３において、３１はＮ型ドレイン基板、３２はフィールドＰ層、３３は絶縁酸化膜、３４はＰウエル、３５はソースＮ層、３６は層間絶縁膜、３７ａは第１の導電層としてのポリシリコンで成るドレインポリシリコン配線、３７ｂは第２の導電層としてのポリシリコンで成るゲートポリシリコン配線、３８はポリシリコンで成るゲート、３９は保護ダイオードとしてのクランプダイオード、４１はゲート配線、４２はソース配線、４３はゲートパッド、４４，４６，４８，４９は層間絶縁膜に設けた開口部、４５はドレインＮ層、４７はドレイン配線、５０はゲート酸化膜である。
【００２９】
Ｎ型ドレイン基板３１の中央部にはソースセルを多数形成したソース領域が配置され、そのソース領域を取り囲むようにフィールドＰ層３２及びその上の絶縁酸化膜３３がＮ型ドレイン基板３１の外周付近に設けられている。
【００３０】
また、ソース領域のＮ型ドレイン基板３１の表層部には複数のＰウエル３４が設けられており、それぞれのＰウエル３４の表層部にはＮ+ 型のソースＮ層３５が設けられている。そして、ソースＮ層３５はその上に形成された層間絶縁膜３６に設けられた開口部４６を通してソース配線４２と接続されている。また、ソース領域の所定位置には、ゲート酸化膜５０を介してポリシリコンで成るゲート３８が形成されている。
【００３１】
また、ドレイン基板３１の表層部には、その外周に沿ってドレインＮ層４５が設けられている。そして、ドレインＮ層４５はその上に形成された層間絶縁膜３６に設けられた開口部４８を通してドレイン配線４７と接続されている。尚、ドレインＮ層４５（及びドレイン配線４７）は、半導体装置の電圧安定化のためＮ型ドレイン基板３１の外周部にＮ型ドレイン基板３１外周に沿って設けられる。
【００３２】
また、絶縁酸化膜３３及びゲート酸化膜５０上にはポリシリコンで成るドレインポリシリコン配線３７ａとゲートポリシリコン配線３７ｂとが形成されている。
【００３３】
ここで、ドレインＮ層４５とドレインポリシリコン配線３７ａとドレイン配線４７とは、互いにほぼ対応して形成され、ドレインポリシリコン配線３７ａは、少なくとも、Ｎ型ドレイン基板３１の外周部にその外周に沿って設けられた枠状の第１枠状部分を有している。また、ゲートポリシリコン配線３７ｂとゲート配線４１とは互いにほぼ対応して形成され、ゲートポリシリコン配線３７ｂは、少なくとも、ドレインポリシリコン配線３７ａの第１枠状部分の内側に第１枠状部分と略一定距離だけ離間して枠状に形成された第２枠状部分を有している。
【００３４】
また、ゲートポリシリコン配線３７ｂは層間絶縁膜３６に設けられた開口部４４を通して一方はゲート配線４１と接続され、他方は（不図示の）内部でゲート３８と接続され、ゲート３８とゲート配線４１とを中継接続している。
【００３５】
また、ドレインポリシリコン配線３７ａは層間絶縁膜３６に設けられた開口部４９を通して一方はドレイン配線４７と接続され、他方はその一部がゲート絶縁膜５０を介してＮ型ドレイン基板３１と対面している。
【００３６】
尚、ドレイン配線４７と対応させて層間絶縁膜３６下にドレインポリシリコン配線３７ａを形成する目的は、ドレインポリシリコン配線３７ａの電位（＝ドレイン配線４７の電位）を薄いゲート酸化膜５０を介してＮ型ドレイン基板３１面に伝えて半導体装置の電圧安定化を図るためである。
【００３７】
即ち、この半導体装置を上方から見ると、中央部にソース配線４２（ソース領域）を配置し、それを取り囲むようにゲート配線４１（ゲートポリシリコン配線３７ｂの第２枠状部分）が配置され、さらに、そのゲート配線４１（ゲートポリシリコン配線３７ｂの第２枠状部分）を取り囲むようにドレイン配線４７（ドレインポリシリコン配線３７ａの第１枠状部分）が形成されている。
【００３８】
尚、ドレインポリシリコン配線３７ａの第１枠状部分とゲートポリシリコン配線３７ｂの第２枠状部分とは、所定の電気的耐圧を確保するために略一定距離だけ離間させてある。
【００３９】
また、ドレインポリシリコン配線３７ａとゲートポリシリコン配線３７ｂとは低抵抗化のためＮ＋型領域となっている。
【００４０】
また、ドレインポリシリコン配線３７ａの第１枠状部とゲートポリシリコン配線３７ｂの第２枠状部との間の領域には、それらの間の全領域を埋めるように、Ｐ＋型領域とＮ＋型領域とが、この順に内側から外側に向かって多重枠状に交互に複数条（図では５条）形成されており、Ｎ＋型領域であるドレインポリシリコン配線３７ａの第１枠状部とＮ＋型領域であるゲートポリシリコン配線３７ｂの第２枠状部をその構成の一部として含み、クランプダイオード３９を構成している。
【００４１】
以上のようなドレイン−ゲート間にクランプダイオード３９を備えた半導体装置では、ドレイン−ソース間において設定電圧以上の過電圧がドレイン端子に印加されると、クランプダイオード３９は、ゲート電位を上昇させてパワーＭＯＳＦＥＴのチャネルをオンにしてパワーＭＯＳＦＥＴのブレークダウンを防止する。
【００４２】
そして、ドレインポリシリコン配線３７ａの第１枠状部と、その第１枠状部の内側に略一定距離だけ離間して形成されたゲートポリシリコン配線３７ｂの第２枠状部との間の空き領域をクランプダイオード３９の形成領域として有効活用するため、チップ面積の増大を効率よく抑制できる。また、クランプダイオード３９をＮ型ドレイン基板３１の外周部に外周に沿って配置するため、長いＰＮ接合長が得られ低抵抗化に好適である。
【００４３】
尚、上記では、クランプダイオード３９を、ドレインポリシリコン配線３７ａの第１枠状部とゲートポリシリコン配線３７ｂの第２枠状部との間の全領域を埋めるように形成する構成で説明したが、一部領域を埋める構成であってもよい。
【００４４】
また、上記では、ドレインポリシリコン配線３７ａの第１枠状部とゲートポリシリコン配線３７ｂの第２枠状部との間にＰ＋型領域とＮ＋型領域とを５条形成する構成で説明したが、Ｐ＋型領域とＮ＋型領域への不純物注入濃度を選択することで条数は可変である。
【００４５】
また、上記では、ドレインポリシリコン配線３７ａの第１枠状部分とドレイン配線４７との接続、及び、ゲートポリシリコン配線３７ｂの第２枠状部分とゲート配線４１との接続は、層間絶縁膜３６を貫通する貫通孔４４，４９を設けてその貫通孔４４，４９の内部にそれぞれドレイン配線４７，ゲート配線４１を延在させて接続する構成で説明したが、例えば、図４に示すように、ドレインポリシリコン配線３７ａの第１枠状部分とドレイン配線４７との接続は、層間絶縁膜３６とドレインポリシリコン配線３７ａの第１枠状部分とを共に貫通する貫通孔４９ａを形成し、その内部にドレイン配線４７を延在させて接続し、ゲートポリシリコン配線３７ｂの第２枠状部分とゲート配線４１との接続は、層間絶縁膜３６とゲートポリシリコン配線３７ｂの第２枠状部分とを共に貫通する貫通孔４４ａを形成し、その内部にゲート配線４１を延在させて接続するようにしてもよい。
【００４６】
このようにすると、接続部の接触面積を増加させ接続抵抗を低減することができる。そして、さらに接続部の接触面積を増加させ低抵抗化を図るためには、ドレインポリシリコン配線３７ａ，ゲートポリシリコン配線３７ｂの厚さを増加させればよく、縦方向（厚さ方向）への増加はあるが横方向への増加はなくチップ面積の増大を招くことがなく好適である。
【産業上の利用可能性】
【００４７】
本発明は、ＭＯＳＦＥＴを備えた半導体装置に保護ダイオードを形成するに際し、極力、チップ面積を増大させることがない半導体装置に適用できる。
【図面の簡単な説明】
【００４８】
【図１】本発明の半導体装置の一例の概略構成を模式的に示す平面図
【図２】図1から層間絶縁膜とゲート配線,ドレイン配線，ソース配線を除去した平面図
【図３】図１のＡ−Ａ線断面図及びＢ−Ｂ線断面図
【図４】本発明の半導体装置の他の例の概略構成を模式的に示す断面図
【図５】従来の半導体装置の一例の概略構成を模式的に示す平面図
【図６】図５のＡ−Ａ線断面図及びＢ−Ｂ線断面図
【符号の説明】
【００４９】
３１    Ｎ型ドレイン基板
３２    フィールドＰ層
３３    絶縁酸化膜
３４    Ｐウエル
３５    ソースＮ層
３６    層間絶縁膜
３７ａ    ドレインポリシリコン配線
３７ｂ    ゲートポリシリコン配線
３８    ゲート
３９    クランプダイオード
４１    ゲート配線
４２    ソース配線
４３    ゲートパッド
４４，４６，４８，４９    開口部
４４ａ，４９ａ    貫通孔
４５    ドレインＮ層
４７    ドレイン配線
５０    ゲート酸化膜
【図１】
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【図２】
2007142087.tif 000004
【図３】
2007142087.tif 000005
【図４】
2007142087.tif 000006
【図５】
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【図６】
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