(57)【要約】【課題】所望の電気的特性を有する微細な低抵抗ＭＩＳ型電界効果トランジスタを備えた半導体装置を製造し易い半導体装置の製造方法を得ること。【解決手段】シリコン基板に微細な低抵抗ＭＩＳ型電界効果トランジスタが形成されている半導体装置を製造するにあたり、ポリシリコン製ゲート電極とソース領域とドレイン領域とを有する高抵抗ＭＩＳ型電界効果トランジスタが形成されたポリシコン基板に犠牲層としての非晶質炭素層を形成した後、該非晶質炭素層を残したままポリシリコン製ゲート電極を第１高融点金属で金属シリサイド化し、その後に非晶質炭素層を除去してからソース領域およびドレイン領域の各々を第２高融点金属で金属シリサイド化して、上面から所定の深さまで金属シリサイド化された低抵抗ソース領域と、上面から所定の深さまで金属シリサイド化された低抵抗ドレイン領域とを形成する。【選択図】        図２−２
2007200941.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と該シリコン基板に形成された低抵抗ＭＩＳ型電界効果トランジスタとを備え、前記低抵抗ＭＩＳ型電界効果トランジスタは、前記シリコン基板上にゲート絶縁膜を介して配置されたシリサイド製ゲート電極と、上面から所定の深さまで金属シリサイド化された低抵抗ソース領域と、上面から所定の深さまで金属シリサイド化された低抵抗ドレイン領域とを有する半導体装置の製造方法であって、
ゲート絶縁膜、ポリシリコン製ゲート電極、金属シリサイド化されていないソース領域、および金属シリサイド化されていないドレイン領域を有する高抵抗ＭＩＳ型電界効果トランジスタが形成されたシリコン基板に、前記ソース領域および前記ドレイン領域の各々を覆うと共に前記ポリシリコン製ゲート電極の上面と同一平面上に上面を有する非晶質炭素層を形成する非晶質炭素層形成工程と、
前記非晶質炭素層を残したまま前記ポリシリコン製ゲート電極を第１高融点金属で金属シリサイド化して、シリサイド製ゲート電極を形成する第１シリサイド化工程と、
前記非晶質炭素層を除去してから前記ソース領域および前記ドレイン領域の各々を第２高融点金属で金属シリサイド化して、上面から所定の深さまで金属シリサイド化された低抵抗ソース領域と、上面から所定の深さまで金属シリサイド化された低抵抗ドレイン領域とを形成する第２シリサイド化工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１高融点金属および前記第２高融点金属が共にニッケルであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
シリコン基板と該シリコン基板に形成された低抵抗ＭＩＳ型電界効果トランジスタとを備え、前記低抵抗ＭＩＳ型電界効果トランジスタは、前記シリコン基板上にゲート絶縁膜を介して配置されたシリサイド製ゲート電極と、上面から所定の深さまで金属シリサイド化された低抵抗ソース領域と、上面から所定の深さまで金属シリサイド化された低抵抗ドレイン領域とを有する半導体装置の製造方法であって、
ゲート絶縁膜、ポリシリコン製ゲート電極、金属シリサイド化されていないソース領域、および金属シリサイド化されていないドレイン領域を有する高抵抗ＭＩＳ型電界効果トランジスタが形成されたシリコン基板に、前記ソース領域および前記ドレイン領域の各々を覆うと共に前記ポリシリコン製ゲート電極の上面と同一平面上に上面を有する犠牲層を形成する犠牲層形成工程と、
前記犠牲層を残したまま前記ポリシリコン製ゲート電極を第１高融点金属で金属シリサイド化してシリサイド製第１ゲート電極を形成する第１シリサイド化工程と、
前記犠牲層を残したまま、前記第１高融点金属よりも耐食性の高い第２高融点金属で前記シリサイド製第１ゲート電極を該シリサイド製第１ゲート電極の上面から所定の深さまで更に金属シリサイド化して、シリサイド製第２ゲート電極を形成する第２シリサイド化工程と、
前記犠牲層を除去してから前記ソース領域および前記ドレイン領域の各々を第３高融点金属で金属シリサイド化して、上面から所定の深さまで金属シリサイド化された低抵抗ソース領域と、上面から所定の深さまで金属シリサイド化された低抵抗ドレイン領域とを形成する第３シリサイド化工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記第１高融点金属および前記第３高融点金属が共にニッケルであり、前記第２高融点金属が白金であること特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
シリコン基板と該シリコン基板に形成された低抵抗ＭＩＳ型電界効果トランジスタとを備え、前記低抵抗ＭＩＳ型電界効果トランジスタは、前記シリコン基板上にゲート絶縁膜を介して配置されたシリサイド製ゲート電極と、上面から所定の深さまで金属シリサイド化された低抵抗ソース領域と、上面から所定の深さまで金属シリサイド化された低抵抗ドレイン領域とを有する半導体装置であって、
前記シリサイド製ゲート電極は、第１高融点金属のシリサイドからなる主ゲート電極部と、前記第１高融点金属および該第１高融点金属よりも耐食性の高い第２高融点金属を構成元素として含有した多元の金属シリサイドによって前記主ゲート電極部上に形成された副ゲート電極部とを有する、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、微細な低抵抗ＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタを備えた半導体装置の製造方法、および微細な低抵抗ＭＩＳ型電界効果トランジスタを備えた半導体装置に関する。この発明でいう「低抵抗ＭＩＳ型電界効果トランジスタ」とは、ゲート電極、ソース領域、およびドレイン領域の各々が金属シリサイド化されているＭＩＳ型電界効果トランジスタを意味する。
【背景技術】
【０００２】
半導体集積回路での回路素子の集積密度は増加の一途を辿っており、高集積化に伴って個々の回路素子の高性能化および微細化も図られている。半導体集積回路で多用されるＭＩＳ型電界効果トランジスタ（以下、「ＭＩＳ型トランジスタ」と略記する。）も例外ではなく、その高性能化および微細化が進められている。
【０００３】
高性能で微細なＭＩＳ型トランジスタを得るための方法の一つとして、例えば特許文献１や非特許文献１に記載されているように、シリコン基板上にゲート絶縁膜を介して形成したポリシリコン製ゲート電極全体を金属シリサイド化すると共に、シリコン基板に形成したソース領域およびドレイン領域（以下、ソース領域およびドレイン領域を「不純物拡散領域」と総称する。）の各々を上面から所定の深さまで金属シリサイド化して、ＭＩＳ型トランジスタ全体を低抵抗化する方法が知られている。
【０００４】
このときの金属シリサイドとしては、チタンシリサイド、コバルトシリサイド、白金シリサイド、ニッケルシリサイド等、高融点金属の硅化物が用いられる。ただし、４５ｎｍノード世代のＭＩＳ型トランジスタのように不純物拡散領域での接合深さが極めて浅い低抵抗ＭＩＳ型トランジスタを作製する際には、微細化しても電気抵抗が小さく、かつ、シリコン基板への侵入深さを浅くすることが可能なニッケルシリサイドが多用される。
【０００５】
ポリシリコン製ゲート電極全体を金属シリサイド化すると共に、不純物拡散領域をその上面から所定の深さまでニッケルにより金属シリサイド化して低抵抗ＭＩＳトランジスタを得ようとする場合には、まず、ポリシリコン製ゲート電極全体を金属シリサイド化し、その後、不純物拡散領域をその上面から所定の深さまでニッケルシリサイド化することが好ましい。ニッケルシリサイドは耐熱性が比較的低いため、不純物拡散領域をニッケルシリサイド化した後にポリシリコン製ゲート電極を金属シリサイド化すると、不純物拡散領域に既に形成されているニッケルシリサイドがポリシリコン製ゲート電極の金属シリサイド化時に異常成長して、低抵抗ＭＩＳ型トランジスタでの接合リーク電流が増大する。
【０００６】
不純物拡散領域をニッケルシリサイド化するのに先立ってポリシリコン製ゲート電極を金属シリサイド化する場合には、まず、ポリシリコン製ゲート電極を有すると共にソース領域およびドレイン領域の各々が金属シリサイド化されていないＭＩＳ型トランジスタ（以下、「高抵抗ＭＩＳ型トランジスタ」という。）をシリコン基板に形成し、さらに、ポリシリコン製ゲート電極の上面と同一平面上に上面が位置した状態でソース領域およびドレイン領域の各々を覆う犠牲層をシリコン基板上に形成する。
【０００７】
上記の犠牲層は、ポリシリコン製ゲート電極、ソース領域、およびドレイン領域の各々を覆う比較的薄肉のシリコン窒化物膜をシリコン基板上に成膜し、その上に比較的厚肉のシリコン酸化物膜を成膜した後に、シリコン窒化物膜のうちでポリシリコン製ゲート電極上に位置する領域の上面が露出するまで上記のシリコン酸化物膜を化学的機械研磨（ＣＭＰ）により研磨し、さらに、シリコン酸化物膜とシリコン窒化物膜とをポリシリコン製ゲート電極の上面が露出するまでプラズマエッチングにより除去することで形成される。シリコン窒化物膜は、シリコン酸化物膜にＣＭＰを施す際のストッパ膜として機能する。
【０００８】
次いで、ポリシリコン製ゲート電極の上面を覆うようにして金属シリサイド形成用の高融点金属層を成膜した後に熱処理を施して、ポリシリコン製ゲート電極全体を金属シリサイド化する。これによりシリサイド製ゲート電極が得られる。残余の高融点金属層を除去した後、犠牲層を構成しているシリコン酸化物膜およびシリコン窒化物膜をそれぞれ弗酸により除去して、不純物拡散領域の上面を露出させる。
【０００９】
次に、シリサイド製ゲート電極および不純物拡散領域の各々を覆うようにして金属シリサイド形成用の高融点金属層を成膜した後に熱処理を施して、不純物拡散領域をその上面から所定の深さまで金属シリサイド化する。この後、残余の高融点金属層を除去する。
【００１０】
【特許文献１】特開２００５−２２８８６８号公報
【非特許文献１】‘2005 Symposium on VLSI Technology Digest of Technical Papers’ P.72, P.198.
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、ニッケルシリサイドは弗酸に可溶の金属シリサイドであるため、ポリシリコン製ゲート電極をニッケルシリサイド化してシリサイド製ゲート電極を得た後に不純物拡散領域をその上面から所定の深さまで金属シリサイド化すると、上述した犠牲層を除去する際にシリサイド製ゲート電極が弗酸によりエッチングされて、該シリサイド製ゲート電極に形状異常が生じる。この形状異常は、低抵抗ＭＩＳ型トランジスタの電気的特性を低下させる原因となり、場合によっては動作不能の原因ともなる。
【００１２】
この発明は、上記に鑑みてなされたものであって、所望の電気的特性を有する微細な低抵抗ＭＩＳ型電界効果トランジスタを備えた半導体装置を製造し易い半導体装置の製造方法、および所望の電気的特性を有する微細な低抵抗ＭＩＳ型電界効果トランジスタを備えたものを製造し易い半導体装置を得ることを目的とする。
【課題を解決するための手段】
【００１３】
上記の目的を達成するこの発明の半導体装置の製造方法は、シリコン基板と該シリコン基板に形成された低抵抗ＭＩＳ型電界効果トランジスタとを備え、低抵抗ＭＩＳ型電界効果トランジスタは、シリコン基板上にゲート絶縁膜を介して配置されたシリサイド製ゲート電極と、上面から所定の深さまで金属シリサイド化された低抵抗ソース領域と、上面から所定の深さまで金属シリサイド化された低抵抗ドレイン領域とを有する半導体装置の製造方法であって、ゲート絶縁膜、ポリシリコン製ゲート電極、金属シリサイド化されていないソース領域、および金属シリサイド化されていないドレイン領域を有する高抵抗ＭＩＳ型電界効果トランジスタが形成されたシリコン基板に、ソース領域およびドレイン領域の各々を覆うと共にポリシリコン製ゲート電極の上面と同一平面上に上面を有する非晶質炭素層を形成する非晶質炭素層形成工程と、非晶質炭素層を残したままポリシリコン製ゲート電極を第１高融点金属で金属シリサイド化して、シリサイド製ゲート電極を形成する第１シリサイド化工程と、非晶質炭素層を除去してからソース領域およびドレイン領域の各々を第２高融点金属で金属シリサイド化して、上面から所定の深さまで金属シリサイド化された低抵抗ソース領域と、上面から所定の深さまで金属シリサイド化された低抵抗ドレイン領域とを形成する第２シリサイド化工程と、を含むことを特徴とする。以下、この製造方法を「製造方法Ｉ」という。
【００１４】
また、上記の目的を達成するこの発明の半導体装置の他の製造方法は、シリコン基板と該シリコン基板に形成された低抵抗ＭＩＳ型電界効果トランジスタとを備え、低抵抗ＭＩＳ型電界効果トランジスタは、シリコン基板上にゲート絶縁膜を介して配置されたシリサイド製ゲート電極と、上面から所定の深さまで金属シリサイド化された低抵抗ソース領域と、上面から所定の深さまで金属シリサイド化された低抵抗ドレイン領域とを有する半導体装置の製造方法であって、ゲート絶縁膜、ポリシリコン製ゲート電極、金属シリサイド化されていないソース領域、および金属シリサイド化されていないドレイン領域を有する高抵抗ＭＩＳ型電界効果トランジスタが形成されたシリコン基板に、ソース領域およびドレイン領域の各々を覆うと共にポリシリコン製ゲート電極の上面と同一平面上に上面を有する犠牲層を形成する犠牲層形成工程と、犠牲層を残したままポリシリコン製ゲート電極を第１高融点金属で金属シリサイド化してシリサイド製第１ゲート電極を形成する第１シリサイド化工程と、犠牲層を残したまま、第１高融点金属よりも耐食性の高い第２高融点金属でシリサイド製第１ゲート電極を該シリサイド製第１ゲート電極の上面から所定の深さまで更に金属シリサイド化して、シリサイド製第２ゲート電極を形成する第２シリサイド化工程と、犠牲層を除去してからソース領域およびドレイン領域の各々を第３高融点金属で金属シリサイド化して、上面から所定の深さまで金属シリサイド化された低抵抗ソース領域と、上面から所定の深さまで金属シリサイド化された低抵抗ドレイン領域とを形成する第３シリサイド化工程と、を含むことを特徴とする。以下、この製造方法を「製造方法II」という。
【発明の効果】
【００１５】
この発明の製造方法Ｉで用いられる非晶質炭素層は酸素プラズマ処理等の方法によって選択的に除去することができるので、非晶質炭素層の除去に伴ってシリサイド製ゲート電極に形状異常が生じることが抑制される。また、この発明の製造方法IIの第２シリサイド化工程で形成されるシリサイド製第２ゲート電極では、シリサイド製第１ゲート電極を第２高融点金属で更に金属シリサイド化して形成された領域がエッチング保護膜としての機能を果たすので、犠牲層を弗酸により除去する場合でもシリサイド製第２ゲート電極に形状異常が生じることが抑制される。したがって、これらの発明によれば、所望の電気的特性を有する微細な低抵抗ＭＩＳ型トランジスタを備えた半導体装置を製造し易くなる。
【発明を実施するための最良の形態】
【００１６】
以下、この発明の製造方法Ｉおよび製造方法IIそれぞれの実施の形態、ならびにこの発明の半導体装置の実施の形態を、図面に基づいて詳細に説明する。なお、この発明は以下に説明する実施の形態に限定されるものではない。下記の実施の形態以外にも種々の変形、修飾、組合せ等が可能である。
【００１７】
実施の形態１．
この発明の製造方法Ｉは、上述のように、シリコン基板と該シリコン基板に形成された低抵抗ＭＩＳ型トランジスタとを備えた半導体装置の製造方法であり、前記低抵抗ＭＩＳ型トランジスタは、シリコン基板上にゲート絶縁膜を介して配置されたシリサイド製ゲート電極と、シリコン基板に形成された低抵抗ソース領域と、シリコン基板に形成された低抵抗ドレイン領域とを有している。ここで、この発明でいう「低抵抗ソース領域」とは、上面から所定の深さまで金属シリサイド化されたソース領域を意味し、「低抵抗ドレイン領域」とは、上面から所定の深さまで金属シリサイド化されたドレイン領域を意味する。このような半導体装置を得るために、製造方法Ｉにおいては、非晶質炭素層形成工程、第１シリサイド化工程、および第２シリサイド化工程をこの順番で行う。以下、これらの工程毎に説明する。
【００１８】
（非晶質炭素層形成工程）
非晶質炭素層形成工程では、高抵抗ＭＩＳ型トランジスタが形成されているシリコン基板に、犠牲層として機能する非晶質炭素層を形成する。ここで、「高抵抗ＭＩＳ型トランジスタ」とは、ポリシリコン製ゲート電極、ソース領域、およびドレイン領域を有し、これらポリシリコン製ゲート電極、ソース領域、およびドレイン領域のいずれもが金属シリサイド化されていないＭＩＳ型トランジスタを意味している。上記の非晶質炭素層は、ソース領域およびドレイン領域の各々を覆うと共にポリシリコン製ゲート電極の上面と同一平面上に上面が位置するようにして、シリコン基板上に形成される。
【００１９】
図１−１は、高抵抗ＭＩＳ型トランジスタが形成されたシリコン基板の一例を概略的に示す断面図である。同図には、シリコン基板１０に形成された２つの高抵抗ＭＩＳ型トランジスタ２０Ｈ，３０Ｈが示されている。シリコン基板１０は単結晶シリコン基板であってもよいし、ＳＯＩ（Silicon on Insulator）基板であってもよい。シリコン基板１０の所定箇所には、該シリコン基板１０に形成しようとする回路素子の種類に応じた所定の素子領域（ウェル）と、所定形状の素子分離領域とが形成されている。図示のシリコン基板１０では、Ｐ- 型単結晶シリコン基板１の所定箇所にＮ型ウェル３およびＰ型ウェル５が形成され、さらに、各ウェル３，５を平面視上区画するようにして素子分離領域７が形成されている。
【００２０】
高抵抗ＭＩＳ型トランジスタ２０Ｈは、Ｎ型ウェル３に形成されたソース領域１２Ｈおよびドレイン領域１４Ｈと、シリコン基板１０上に形成されたゲート絶縁膜１６と、ゲート絶縁膜１６上に配置されたポリシリコン製ゲート電極１８Ｐとを有している。ソース領域１２Ｈおよびドレイン領域１４Ｈの各々はＰ+ 型不純物拡散領域からなり、金属シリサイド化されていない。ソース領域１２Ｈにおけるドレイン領域１４Ｈ側の端、およびドレイン領域１４Ｈにおけるソース領域１２Ｈ側の端には、それぞれ、ソース領域１２Ｈまたはドレイン領域１４Ｈに比べて不純物の注入深さが浅く、不純物濃度も低いエクステンション部Ｅｘ1 が連なっている。ゲート絶縁膜１６は、例えばシリコン酸化物、シリコン酸窒化物、高誘電率誘電体等によって形成される。
【００２１】
また、ポリシリコン製ゲート電極１８Ｐにおける線幅方向の両側面にはオフセットスペーサ膜ＯＳが形成されており、その外側にはサイドウォールスペーサＳＷが形成されている。オフセットスペーサ膜ＯＳはエクステンション部Ｅｘ1 を形成する際のスペーサとして利用されるものであり、例えばシリコン酸化物、シリコン酸窒化物等によって形成される。サイドウォールスペーサＳＷはソース領域１２Ｈ、ドレイン領域１４Ｈを形成する際のスペーサとして利用されるものであり、例えばシリコン酸化物やシリコン窒化物等によって、あるいはシリコン酸化物を内層としシリコン窒化物を外層とする積層物等によって形成される。
【００２２】
高抵抗ＭＩＳ型トランジスタ３０Ｈは、Ｐ型ウェル５に形成されたソース領域２２Ｈおよびドレイン領域２４Ｈと、シリコン基板１０上に形成されたゲート絶縁膜２６と、ゲート絶縁膜２６上に配置されたポリシリコン製ゲート電極２８Ｐとを有している。ソース領域２２Ｈおよびドレイン領域２４Ｈの各々はＮ+ 型不純物拡散領域からなり、金属シリサイド化されていない。ソース領域２２Ｈにおけるドレイン領域２４Ｈ側の端、およびドレイン領域２４Ｈにおけるソース領域２２Ｈ側の端には、それぞれ、ソース領域２２Ｈまたはドレイン領域２４Ｈに比べて不純物の注入深さが浅く、不純物濃度も低いエクステンション部Ｅｘ2 が連なっている。また、ポリシリコン製ゲート電極２８Ｐにおける線幅方向の両側面にはオフセットスペーサ膜ＯＳが形成され、その外側にはサイドウォールスペーサＳＷが形成されている。
【００２３】
ゲート絶縁膜２６は、上述した高抵抗ＭＩＳ型トランジスタ２０におけるゲート絶縁膜１６と同様の材料により形成される。高抵抗ＭＩＳ型トランジスタ３０におけるオフセットスペーサ膜ＯＳおよびサイドウォールスペーサＳＷの各々についても同様である。
【００２４】
これらの高抵抗ＭＩＳ型トランジスタ２０Ｈ，３０Ｈは一般的なＭＩＳ型トランジスタであり、常法によりシリコン基板１０に形成される。なお、「Ｐ- 型」「Ｐ型」、「Ｐ+ 型」、「Ｎ型」、および「Ｎ+ 型」は、それぞれ半導体の導電型を表している。「Ｐ+ 型」でのＰ型不純物（アクセプタ）濃度は「Ｐ型」でのＰ型不純物濃度よりも高く、「Ｐ型」でのＰ型不純物濃度は「Ｐ- 型」でのＰ型不純物濃度よりも高い。同様に、「Ｎ+ 型」でのＮ型不純物（ドナー）濃度は「Ｎ型」でのＮ型不純物濃度よりも高い。また、図１−１および後掲の各図においては、便宜上、各エクステンション部Ｅｘ1 ，Ｅｘ2 へのハッチングの付与を省略している。
【００２５】
非晶質炭素層形成工程で形成する非晶質炭素層は犠牲層として用いるものであり、該非晶質炭素層は、例えば、各高抵抗ＭＩＳ型トランジスタ２０Ｈ，３０Ｈを覆う厚肉の非晶質炭素層（水素化非晶質炭素層を含む。）を物理的気相蒸着（ＰＶＤ）法や化学的気相蒸着（ＣＶＤ）法（例えばプラズマＣＶＤ法）によってシリコン基板１０上に形成した後に、該厚肉の非晶質炭素層をＣＭＰにより薄肉化することで形成される。
【００２６】
図１−２は、上記厚肉の非晶質炭素層の一例を概略的に示す断面図である。同図に示す厚肉の非晶質炭素層３５Ｔは、ソース領域１２Ｈ，２２Ｈやドレイン領域１４Ｈ，２４Ｈの上方での膜厚がポリシリコン製ゲート電極１８Ｐ，２８Ｐとその下のゲート絶縁膜１６，２６との膜厚の和よりも厚くなるようにしてシリコン基板１０上に形成されて、各高抵抗ＭＩＳ型トランジスタ２０Ｈ，３０Ｈを覆っている。
【００２７】
図１−３は、非晶質炭素層形成工程で形成される非晶質炭素層の一例を概略的に示す断面図である。同図に示す非晶質炭素層３５Ｓは、図１−２に示した厚肉の非晶質炭素層３５ＴをＣＭＰにより薄肉化することで形成されたものであり、その上面が各ポリシリコン製ゲート電極１８Ｐ，２８Ｐの上面と同一平面上に位置した状態で各ソース領域１２Ｈ，２２Ｈおよび各ドレイン領域２２Ｈ，２４Ｈを覆っている。
【００２８】
（第１シリサイド化工程）
第１シリサイド化工程では、非晶質炭素層形成工程で形成した非晶質炭素層を残したまま、高抵抗ＭＩＳ型トランジスタを構成しているポリシリコン製ゲート電極を第１高融点金属で金属シリサイド化して、シリサイド製ゲート電極を形成する。ポリシリコン製ゲート電極の金属シリサイド化は、例えば、所望の第１高融点金属で形成した第１高融点金属層と各ポリシリコン製ゲート電極とを加熱して両者を反応させることで行われる。
【００２９】
ポリシリコン製ゲート電極の金属シリサイド化は、該ポリシリコン製ゲート電極の一部、すなわち上面から所定の深さまでであってもよいが、できるだけ低抵抗のＭＩＳ型トランジスタを得るという観点からは、ポリシリコン製ゲート電極全体を金属シリサイド化することが好ましい。閾値電圧が互いに異なる複数の低抵抗ＭＩＳ型トランジスタを形成しようとする場合には、個々のシリサイド製ゲート電極を構成する第１高融点金属の種類または含有量を適宜選定する。シリサイド製ゲート電極での第１高融点金属の含有量は、例えば加熱温度や加熱時間、あるいは使用する第１高融点金属層の膜厚を適宜選定することによって制御可能である。ポリシリコン製ゲート電極の線幅が例えば４５ｎｍ程度以下と細い低抵抗ＭＩＳ型トランジスタを備えた半導体装置を製造しようとする場合には、ニッケル（Ｎｉ）、イリジウム（Ｉｒ）、エルビウム（Ｅｒ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）等を第１高融点金属として用いることが好ましい。
【００３０】
図２−１は、第１シリサイド化工程で形成される第１高融点金属層の一例を概略的に示す断面図である。同図に示す第１高融点金属層４０は、非晶質炭素層３５Ｓおよび各ポリシリコン製ゲート電極１８Ｐ，２８Ｐそれぞれの上面を覆うようにしてシリコン基板１０の上方に形成されている。この第１高融点金属層４０の膜厚は、個々のポリシリコン製ゲート電極１８Ｐ、２８Ｐをその全体に亘って金属シリサイド化することができるように、ポリシリコン製ゲート電極１８Ｐ，２８Ｐの厚さ、および第１高融点金属の種類に応じて選定されている。ポリシリコン製ゲート電極１８Ｐ、２８Ｐの金属シリサイド化で消費されなかった残余の第１高融点金属層は、金属シリサイド化反応の終了後に除去する。
【００３１】
図２−２は、第１シリサイド化工程で形成されるシリサイド製ゲート電極の一例を概略的に示す断面図である。同図に示すように、ポリシリコン製ゲート電極１８Ｐ，２８Ｐ（図２−１参照）の各々がその全体に亘って金属シリサイド化されて、シリサイド製ゲート電極１８Ｓ，２８Ｓとなっている。各ソース領域１２Ｈ，２２Ｈおよび各ドレイン領域１４Ｈ，２４Ｈは非晶質炭素層３５Ｓによって覆われているので、金属シリサイド化されない。図２−２においては、ポリシリコン製ゲート電極のみが金属シリサイド化されたＭＩＳ型トランジスタを参照符号「２０Ｌ1」 または「３０Ｌ1」 で示している。
【００３２】
（第２シリサイド化工程）
第２シリサイド化工程では、非晶質炭素層形成工程で形成した非晶質炭素層を除去してから、ソース領域およびドレイン領域の各々を第２高融点金属で金属シリサイド化して、上面から所定の深さまで金属シリサイド化された低抵抗ソース領域と、上面から所定の深さまで金属シリサイド化された低抵抗ドレイン領域とを形成する。
【００３３】
非晶質炭素層の除去は、該非晶質炭素層を選択的に除去することができる方法、例えば酸素プラズマ処理によって行われる。また、ソース領域およびドレイン領域それぞれの金属シリサイド化は、例えば、所望の第２高融点金属で形成した第２高融点金属層とソース領域およびドレイン領域の各々とを５００〜７００℃程度に加熱して、両者を反応させることで行われる。ソース領域およびドレイン領域の各々をその上面からどの程度の深さまで金属シリサイド化するかは、使用する第２高融点金属の種類や個々のソース領域およびドレイン領域での接合深さを考慮して適宜選定され、このときの金属シリサイド化は、金属シリサイド化反応の反応温度や反応時間等を調節することで制御される。
【００３４】
第２高融点金属としては例えばニッケル、ニッケル−コバルト合金等を用いることができ、接合深さが例えば２０ｎｍ程度と極めて浅い低抵抗ＭＩＳ型トランジスタを備えた半導体装置を製造しようとする場合には、第２高融点金属としてニッケルを用いることが好ましい。
【００３５】
図３−１は、第２シリサイド化工程で形成される第２高融点金属層の一例を概略的に示す断面図である。同図に示す第２高融点金属層４５は、各ソース領域１２Ｈ，２２Ｈおよび各ドレイン領域１４Ｈ，２４Ｈを覆うようにしてシリコン基板１０上に形成されている。第２高融点金属層４５の膜厚は、ソース領域１２Ｈ，２２Ｈおよびドレイン領域１４Ｈ，２４Ｈそれぞれでの接合深さ、および第２高融点金属の種類に応じて適宜選定される。各ソース領域１２Ｈ，２２Ｈおよび各ドレイン領域１４Ｈ，２４Ｈの金属シリサイド化で消費されなかった残余の第２高融点金属層は、金属シリサイド化反応の終了後に除去する。
【００３６】
図３−２は、第２シリサイド化工程で形成される低抵抗ソース領域および低抵抗ドレイン領域それぞれの一例を概略的に示す断面図である。同図に示すように、低抵抗ソース領域１２Ｌ，２２Ｌおよび低抵抗ドレイン領域１４Ｌ，２４Ｌの各々は、上面から所定の深さに亘って形成された金属シリサイド層Ｓを有している。該低抵抗ソース領域１２Ｌ，２２Ｌおよび低抵抗ドレイン領域１４Ｌ，２４Ｌまで形成することにより、低抵抗ＭＩＳ型トランジスタ２０Ｌ2 ，３０Ｌ2 が得られ、目的とする半導体装置５０が得られる。
【００３７】
この後、シリコン基板１０上に必要数の層間絶縁膜（図示せず。）を形成すると共に、低抵抗ＭＩＳ型トランジスタ２０Ｌ2 ，３０Ｌ2 に接続されるコンタクトプラグおよび配線（図示せず。）を個々の層間絶縁膜の所定箇所に形成して、集積回路を構築する。
【００３８】
以上説明した非晶質炭素層形成工程、第１シリサイド化工程、および第２シリサイド化工程を含むこの発明の製造方法Ｉにおいては、犠牲層として用いた非晶質炭素層３５Ｓ（図２−２参照）を、第２シリサイド化工程において酸素プラズマ処理等の方法で選択的に除去することができる。このため、犠牲層（非晶質炭素層）の除去に伴ってシリサイド製ゲート電極１８Ｓ，２８Ｓに形状異常が生じることが抑制される。その結果として、製造方法Ｉによれば、所望の電気的特性を有する微細な低抵抗ＭＩＳ型トランジスタを備えた半導体装置を得ることが容易になる。
【００３９】
実施の形態２．
この発明の製造方法IIは、上述した製造方法Ｉと同様に、シリコン基板と該シリコン基板に形成された低抵抗ＭＩＳ型トランジスタとを備えた半導体装置の製造方法であり、該製造方法IIにおいては、犠牲層形成工程、第１シリサイド化工程、第２シリサイド化工程、および第３シリサイド化工程をこの順番で行う。以下、これらの工程毎に説明する。
【００４０】
（犠牲層形成工程）
犠牲層形成工程では、高抵抗ＭＩＳ型トランジスタが形成されているシリコン基板、すなわちポリシリコン製ゲート電極、金属シリサイド化されていないソース領域、および金属シリサイド化されていないドレイン領域を有するＭＩＳ型トランジスタが形成されているシリコン基板に、ソース領域およびドレイン領域の各々を覆うと共にポリシリコン製ゲート電極の上面と同一平面上に上面を有する犠牲層を形成する。
【００４１】
上記の犠牲層は、実施の形態１で説明した非晶質炭素層であってもよいし、ストッパ膜と該ストッパ膜上に積層されたシリコン酸化物膜との積層物を所定形状にパターニングしたものであってもよい。ストッパ膜とシリコン酸化物膜とによって構成される犠牲層は、例えば次のようにして形成することができる。
【００４２】
まず、ポリシリコン製ゲート電極、ソース領域、およびドレイン領域の各々を覆うストッパ膜（例えばシリコン窒化物膜）を例えばＣＶＤ法によりシリコン基板上に形成し、その上に例えばＣＶＤ法によりシリコン酸化物膜を形成する。このとき、ストッパ膜の膜厚はポリシリコン製ゲート電極の厚さよりも十分に薄くし、シリコン酸化物膜の膜厚は、ソース領域やドレイン領域の上方での上面がポリシリコン製ゲート電極の上面を超えるように選定する。
【００４３】
次いで、ストッパ膜のうちでポリシリコン製ゲート電極上に位置する領域の上面が露出するまで上記のシリコン酸化物膜をＣＭＰにより除去する。この後、ポリシリコン製ゲート電極の上面が露出するまでシリコン窒化物膜とシリコン酸化物膜とをプラズマエッチングにより除去する。
【００４４】
図４−１は、シリコン窒化物膜とシリコン酸化物膜とによって構成される犠牲層を形成する際の工程の一例を概略的に示す断面図である。同図には、高抵抗ＭＩＳ型トランジスタ２０Ｈ，３０Ｈを構成しているポリシリコン製ゲート電極１８Ｐ，２８Ｐ、ソース領域１２Ｈ，２２Ｈ、およびドレイン領域１４Ｈ，２４Ｈの各々を覆うようにしてシリコン基板１０上に形成されたシリコン窒化物膜５１Ａと、このシリコン窒化物膜５１Ａ上に平坦化膜状に形成されたシリコン酸化物膜５３Ａとが示されている。シリコン酸化物膜５３Ａは、シリコン窒化物膜５１Ａ全体を覆うようにして成膜したシリコン酸化物膜をＣＭＰにより研磨することで形成されたものであり、ポリシリコン製ゲート電極１８Ｐ，２８Ｐ上においてはシリコン窒化物膜５１Ａの上面が露出している。すなわち、シリコン窒化物膜は上記のＣＭＰでのストッパ膜として機能する。
【００４５】
なお、図４−１および後掲の図４−２に示した構成要素のうちで図１−１を参照して既に説明した構成要素については、図１−１で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００４６】
図４−２は、シリコン窒化物膜とシリコン酸化物膜とによって構成される犠牲層の一例を概略的に示す断面図である。同図に示す犠牲層５５Ｓは、シリコン基板１０の露出面（ソース領域１２Ｈ，２２Ｈおよびドレイン領域１４Ｈ，２４Ｈそれぞれの上面を含む。）および各ポリシリコン製ゲート電極１８Ｐ，２８Ｐの側面（各サイドウォールスペーサＳＷの表面）を覆うシリコン窒化物膜５１Ｂと、該シリコン窒化物膜５１Ｂ上に平坦化膜状に形成されたシリコン酸化物膜５３Ｂとによって構成され、その上面は、各ポリシリコン製ゲート電極１８Ｐ，２８Ｐの上面と同一平面上に位置している。
【００４７】
（第１シリサイド化工程）
第１シリサイド化工程では、上述の犠牲層を残したままポリシリコン製ゲート電極を第１高融点金属で金属シリサイド化して、シリサイド製第１ゲート電極を形成する。微細で低抵抗のＭＩＳ型トランジスタを形成するうえからは、第１高融点金属としてニッケル（Ｎｉ）を用いることが好ましいが、製造方法Ｉにおけるのと同様に、イリジウム（Ｉｒ）、エルビウム（Ｅｒ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）を用いることもできる。第１シリサイド化工程は、実施の形態１で説明した製造方法Ｉにおける第１シリサイド化工程と同様にして行われるので、ここではその説明および図示を省略する。
【００４８】
（第２シリサイド化工程）
第２シリサイド化工程では、前述した犠牲層を残したまま、第１高融点金属よりも耐食性の高い第２高融点金属でシリサイド製第１ゲート電極を該シリサイド製第１ゲート電極の上面から所定の深さまで更に金属シリサイド化して、シリサイド製第２ゲート電極を形成する。ここで、上記の「耐食性」とは、犠牲層をウェットエッチングにより除去する際のエッチャントに対する耐食性を意味する。
【００４９】
シリサイド製第１ゲート電極の更なる金属シリサイド化は、例えば、第２高融点金属により形成した第２高融点金属層とシリサイド製第１ゲート電極とを加熱して両者を反応させることで行われる。この金属シリサイド化により、第１高融点金属と第２高融点金属とを構成元素として含有した多元の金属シリサイド層がシリサイド製第１ゲート電極の上面から所定の深さに亘って形成される。該多元の金属シリサイド層の厚さは、犠牲層を除去する際にシリサイド製第２ゲート電極に形状異常が生じないか、または形状異常が生じても許容範囲内に収まるように、第１高融点金属および第２高融点金属それぞれの種類と犠牲層の除去に用いるエッチャントの種類とに応じて適宜選定可能である。
【００５０】
できるだけ耐食性の高いシリサイド製第２ゲート電極を形成するという観点からは、第２高融点金属として白金を用いることが特に好ましいが、タングステン（Ｗ）、白金（Ｐｔ）、チタン窒化物等を第２高融点金属として用いても耐食性の高いシリサイド製第２ゲート電極を形成することができる。なお、チタン窒化物は「金属」ではないが、この発明の製造方法IIにおいては、チタン窒化物も第２高融点金属に含めるものとする。
【００５１】
図５−１は、第２シリサイド化工程で形成される第２高融点金属層の一例を概略的に示す断面図である。同図に示す第２高融点金属層６０は、犠牲層５５Ｓおよび各シリサイド製第１ゲート電極１８Ｓ1 ，２８Ｓ1 それぞれの上面を覆うようにしてシリコン基板１０の上方に形成されている。シリサイド製第１ゲート電極１８Ｓ1 、２８Ｓ1 の更なる金属シリサイド化で消費されなかった残余の第２高融点金属層は、金属シリサイド化反応の終了後に除去する。図５−１においては、シリサイド製第１ゲート電極１８Ｓ1 を備えたＭＩＳ型トランジスタを参照符号「２０Ｌ5 」で示しており、シリサイド製第１ゲート電極２８Ｓ1 を備えたＭＩＳ型トランジスタを参照符号「３０Ｌ5 」で示している。
【００５２】
図５−２は、第２シリサイド化工程で形成されるシリサイド製第２ゲート電極の一例を概略的に示す断面図である。同図に示すように、シリサイド製第２ゲート電極１８Ｓ2 ，２８Ｓ2 は、シリサイド製第１ゲート電極１８Ｓ1 ，２８Ｓ1 に該シリサイド製第１ゲート電極１８Ｓ1 ，２８Ｓ1 の上面から所定の深さに亘って多元の金属シリサイド層ＭＳが形成された構造を有している。すなわち、第１高融点金属のシリサイドからなるシリサイド製第１ゲート電極１８Ｓ1 ，２８Ｓ1 を主ゲート電極部とし、該主ゲート電極部上に多元の金属シリサイド層ＭＳからなる副ゲート電極部が形成された構造を有している。副ゲート電極部である多元の金属シリサイド層ＭＳは、第１高融点金属と第２高融点金属とを構成元素として含有した金属シリサイド層である。各ソース領域１２Ｈ，２２Ｈおよび各ドレイン領域１４Ｈ，２４Ｈは犠牲層５５Ｓによって覆われているので、金属シリサイド化されない。図５−２においては、シリサイド製第２ゲート電極１８Ｓ2 を備えたＭＩＳ型トランジスタを参照符号「２０Ｌ6 」で示しており、シリサイド製第２ゲート電極２８Ｓ2 を備えたＭＩＳ型トランジスタを参照符号「３０Ｌ5 」で示している。
【００５３】
（第３シリサイド化工程）
第３シリサイド化工程では、犠牲層を除去してからソース領域およびドレイン領域の各々を第３高融点金属で金属シリサイド化して、上面から所定の深さまで金属シリサイド化された低抵抗ソース領域と、上面から所定の深さまで金属シリサイド化された低抵抗ドレイン領域とを形成する。ソース領域およびドレイン領域の各々をその上面からどの程度の深さまで金属シリサイド化するかは、使用する第３高融点金属の種類や個々のソース領域およびドレイン領域での接合深さに応じて適宜選定される。
【００５４】
この第３シリサイド化工程は、実施の形態１で説明した製造方法Ｉにおける第２シリサイド化工程と同様にして行われる。接合深さが例えば２０ｎｍ程度と極めて浅い低抵抗ＭＩＳ型トランジスタを備えた半導体装置を製造しようとする場合には、第３高融点金属としてニッケルを用いることが好ましい。ソース領域およびドレイン領域それぞれの金属シリサイド化で消費されなかった残余の第３高融点金属層は、金属シリサイド化反応の終了後に除去する。
【００５５】
図６は、第３シリサイド化工程で形成される低抵抗ソース領域および低抵抗ドレイン領域それぞれの一例を概略的に示す断面図である。同図に示すように、低抵抗ソース領域１２Ｌ，２２Ｌおよび低抵抗ドレイン領域１４Ｌ，２４Ｌの各々は、上面から所定の深さに亘って形成された金属シリサイド層Ｓを有している。これらの低抵抗ソース領域１２Ｌ，２２Ｌおよび低抵抗ドレイン領域１４Ｌ，２４Ｌまで形成することにより、低抵抗ＭＩＳ型トランジスタ２０Ｌ7 ，３０Ｌ7 が得られ、目的とする半導体装置７０が得られる。
【００５６】
この後、シリコン基板１０上に必要数の層間絶縁膜（図示せず。）を形成すると共に、低抵抗ＭＩＳ型トランジスタＬ7 ，３０Ｌ7 に接続されるコンタクトプラグおよび配線（図示せず。）を個々の層間絶縁膜の所定箇所に形成して、集積回路を構築する。
【００５７】
以上説明した犠牲層形成工程、第１シリサイド化工程、第２シリサイド化工程、および第３シリサイド化工程を含むこの発明の製造方法IIにおいては、第１シリサイド製ゲート電極１８Ｓ1 ，２８Ｓ1 を耐食性の高い第２高融点金属で更に金属シリサイド化して第２シリサイド製ゲート電極１８Ｓ2 ，２８Ｓ2 とする、すなわち、第１高融点金属のシリサイドからなる主ゲート電極部と多元の金属シリサイド層からなる副ゲート電極部とを有する第２シリサイド製ゲート電極１８Ｓ2 ，２８Ｓ2 を形成するので、弗酸等を用いたウェットエッチングで犠牲層５５Ｓ（図５−２参照）を除去する場合でも、シリサイド製第２ゲート電極１８Ｓ2 ，２８Ｓ2 に形状異常が生じることを抑制することができる。その結果として、製造方法IIによれば、所望の電気的特性を有する微細な低抵抗ＭＩＳ型トランジスタを備えた半導体装置を得ることが容易になる。
【００５８】
なお、犠牲層の除去に伴うシリサイド製ゲート電極の形状異常は、犠牲層の除去に先立ってシリサイド製第１ゲート電極上に所定形状のエッチングマスクを設けておくことによっても抑制することが可能である。上記のエッチングマスクを用いる場合には、実施の形態２で説明した犠牲層形成工程および第１シリサイド化工程を行った後に当該エッチングマスクを形成し、その後、犠牲層をウェットエッチングにより除去してから、実施の形態２で説明した第２シリサイド化工程を省略して第３シリサイド化工程を行う。
【００５９】
図７は、上記のエッチングマスクの一例を概略的に示す断面図である。同図に示すように、エッチングマスクＥＭは、個々の第１シリサイド製ゲート電極１８Ｓ1 ，２８Ｓ1 の上面よりも平面視上の大きさが大きくなるように成形されて、当該上面上に配置される。このエッチングマスクＥＭは、ストッパ膜５１Ｂと同じ材料によって形成され、その膜厚はソース領域１２Ｈ，２２Ｈ上やドレイン領域１４Ｈ，２４Ｈ上でのストッパ膜５１Ｂの膜厚と同じ厚さに制御される。図７に示した構成要素のうちで図５−１に示した構成要素と共通するものについては、図５−１で用いた参照符号と同じ参照符号を付してある。
【図面の簡単な説明】
【００６０】
【図１−１】この発明の製造方法Ｉにおける非晶質炭素層形成工程で用いられる高抵抗ＭＩＳ型トランジスタが形成されたシリコン基板の一例を概略的に示す断面図である。
【図１−２】この発明の製造方法Ｉにおける非晶質炭素層形成工程でシリコン基板上に形成される厚肉の非晶質炭素層の一例を概略的に示す断面図である。
【図１−３】この発明の製造方法Ｉにおける非晶質炭素層形成工程で形成される非晶質炭素層の一例を概略的に示す断面図である。
【図２−１】この発明の製造方法Ｉにおける第１シリサイド化工程で形成される第１高融点金属層の一例を概略的に示す断面図である。
【図２−２】この発明の製造方法Ｉにおける第１シリサイド化工程で形成されるシリサイド製ゲート電極の一例を概略的に示す断面図である。
【図３−１】この発明の製造方法Ｉにおける第２シリサイド化工程で形成される第２高融点金属層の一例を概略的に示す断面図である。
【図３−２】この発明の製造方法Ｉにおける第２シリサイド化工程で形成される低抵抗ソース領域および低抵抗ドレイン領域それぞれの一例を概略的に示す断面図である。
【図４−１】この発明の製造方法IIにおける犠牲層形成工程で犠牲層を形成する際の一工程の例を概略的に示す断面図である。
【図４−２】この発明の製造方法IIにおける犠牲層形成工程で形成される犠牲層の一例を概略的に示す断面図である。
【図５−１】この発明の製造方法IIにおける第２シリサイド化工程で形成される第２高融点金属層の一例を概略的に示す断面図である。
【図５−２】この発明の製造方法IIにおける第２シリサイド化工程で形成されるシリサイド製第２ゲート電極の一例を概略的に示す断面図である。
【図６】この発明の製造方法IIにおける第３シリサイド化工程で形成される低抵抗ソース領域および低抵抗ドレイン領域それぞれの一例を概略的に示す断面図である。
【図７】犠牲層の除去に伴ってシリサイド製ゲート電極に形状異常が生じるのを抑制することができるエッチングマスクの一例を概略的に示す断面図である。
【符号の説明】
【００６１】
１０  シリコン基板
１２Ｌ，２２Ｌ  低抵抗ソース領域
１２Ｈ，２２Ｈ  ソース領域
１４Ｌ，２４Ｌ  低抵抗ドレイン領域
１４Ｈ，２４Ｈ  ドレイン領域
１６，２６  ゲート絶縁膜
１８Ｓ，２８Ｓ  シリサイド製ゲート電極
１８Ｓ1 ，２８Ｓ1   シリサイド製第１ゲート電極（主ゲート電極部）
１８Ｓ2 ，２８Ｓ2   シリサイド製第２ゲート電極
１８Ｐ，２８Ｐ  ポリシリコン製ゲート電極
２０Ｈ，３０Ｈ  高抵抗ＭＩＳ型電界効果トランジスタ
２０Ｌ，３０Ｌ  低抵抗ＭＩＳ型電界効果トランジスタ
３５Ｓ  非晶質炭素層
４０  第１高融点金属層
４５，６０  第２高融点金属層
５０，７０  半導体装置
５５Ｓ  犠牲層
Ｓ  金属シリサイド層
ＭＳ  多元の金属シリサイド層（副ゲート電極部）
【図１−１】
2007200941.tif 000003
【図１−２】
2007200941.tif 000004
【図１−３】
2007200941.tif 000005
【図２−１】
2007200941.tif 000006
【図２−２】
2007200941.tif 000007
【図３−１】
2007200941.tif 000008
【図３−２】
2007200941.tif 000009
【図４−１】
2007200941.tif 000010
【図４−２】
2007200941.tif 000011
【図５−１】
2007200941.tif 000012
【図５−２】
2007200941.tif 000013
【図６】
2007200941.tif 000014
【図７】
2007200941.tif 000015