(57)【要約】【課題】集積回路製品の歩留まり予測のための改良型の方法を実現する。【解決手段】集積回路の全てまたは一部の歩留まり予測を生成する方法は、（ａ）その集積回路用の製品レイアウトからのレイアウト特性を用いて、その製品レイアウトにおける属性であって、システム的な歩留まり損失を表すことができる属性を特定し、（ｂ）入力としてのその製品レイアウトにおいて特定されたその属性および歩留まりモデルによって定められたパラメータに関する情報を用いて歩留まり予測を生成することを含む。その歩留まりモデルのそのパラメータは、実際の製造プロセスによって生じ得るその集積回路の全てまたは一部における欠陥を特徴付ける。【選択図】図２
2007201497.tif 000002
【特許請求の範囲】
【請求項１】
集積回路の全てまたは一部分の歩留まり予測を生成する方法であって、
（ａ）前記集積回路用の製品レイアウトからのレイアウト特性を用いて、前記製品レイアウトにおける属性であって、系統的な歩留まり損失を表すことができる属性を識別し、
（ｂ）入力としての歩留まりモデルによって定められたパラメータおよび前記製品レイアウトにおいて識別された前記属性に関する情報を用いて歩留まり予測を生成することを含み、
前記歩留まりモデルの前記パラメータは、実際の製造プロセスによって生じ得る前記集積回路の１つまたは複数の部分における欠陥を特徴付けるものである、
方法。
【請求項２】
さらに、前記集積回路用の前記製品レイアウトからのレイアウト特性を用いて、前記製品レイアウトにおける臨界的エリアを識別することを含む、請求項１に記載の方法。
【請求項３】
前記系統的な歩留まり損失は不定の歩留まり損失を含まないものである、請求項１に記載の方法。
【請求項４】
前記系統的な歩留まり損失は面積比によって定義されるものである、請求項１に記載の方法。
【請求項５】
前記系統的な歩留まり損失はインスタンス比によって定義されるものである、請求項１に記載の方法。
【請求項６】
前記歩留まり予測は、前記製品レイアウトと前記実際の製造プロセスの一方または双方に対して変更を行うのに用いることができるものである、請求項１に記載の方法。
【請求項７】
前記歩留まりモデルは半導体製造業者から得られるものである、請求項１に記載の方法。
【請求項８】
前記歩留まりモデルは前記製品レイアウトの検査から得られるものである、請求項１に記載の方法。
【請求項９】
前記製品レイアウトは集積回路設計者から得られるものである、請求項１に記載の方法。
【請求項１０】
歩留まりが最適化された集積回路を製造する方法であって、
（ａ）前記集積回路用の製品レイアウトからのレイアウト特性を用いて、前記製品レイアウトにおける属性であって、系統的な歩留まり損失を表すことができる属性を識別し、
（ｂ）入力としての歩留まりモデルによって定められたパラメータおよび前記製品レイアウトにおいて識別された前記属性に関する情報を用いて歩留まり予測を生成することを含み、ここで、
前記歩留まりモデルの前記パラメータは、実際の製造プロセスによって生じ得る前記集積回路の１つまたは複数の部分における欠陥を特徴付けるものであり、
（ｃ）さらに、前記生成された歩留まり予測を用いて、製品レイアウト用の製造パラメータおよびレイアウト制約の一方または双方を修正し、
（ｄ）前記（ｃ）における前記製造パラメータおよびレイアウト制約の前記一方または双方を用いて、前記半導体ウェハを加工して前記集積回路を製造すること
を含む、方法。
【請求項１１】
さらに、前記集積回路用の前記製品レイアウトからのレイアウト特性を用いて、前記製品レイアウトにおける臨界的エリアを識別することを含む、請求項１０に記載の方法。
【請求項１２】
基板と、
前記基板上に画定された複数のトランジスタ構造と、
を具えた集積回路であって、
前記複数のトランジスタ構造の中の１つ以上のトランジスタ構造は、前記集積回路の少なくとも１つのレイアウト・レベルのレイアウト特性から得られた属性に関する情報および歩留まりモデルから特性を識別することによって、歩留まりに関して最適化されており、
前記レイアウト特性から得られた前記属性は、系統的な歩留まり損失を表すことができるものである、
集積回路。
【請求項１３】
前記系統的な歩留まり損失は不定の歩留まり損失を含まないものである、請求項１２に記載の集積回路。
【請求項１４】
前記系統的な歩留まり損失は面積比によって定義されるものである、請求項１２に記載の集積回路。
【請求項１５】
前記系統的な歩留まり損失はインスタンス比によって定義されるものである、請求項１２に記載の集積回路。
【請求項１６】
前記集積回路はダイ上に画定されたものである、請求項１２に記載の集積回路。
【請求項１７】
前記ダイは半導体ウェハ上の複数のダイの中の１つである、請求項１６に記載の集積回路。
【請求項１８】
前記ダイはパッケージ中のものである、請求項１６に記載の集積回路。
【請求項１９】
前記ダイを有する前記パッケージは、プリント回路板上で集積化されているものである、請求項１８に記載の集積回路。
【請求項２０】
コンピュータに集積回路の歩留まりを予測させることができるコンピュータ実行可能な命令を有するコンピュータ読み取り可能な媒体であって、
前記命令は、
（ａ）前記集積回路用の製品レイアウトからのレイアウト特性を用いて、前記製品レイアウトにおける属性であって、系統的な歩留まり損失を表すことができる属性を識別し、
（ｂ）入力としての歩留まりモデルによって定められたパラメータおよび前記製品レイアウトにおいて識別された前記属性に関する情報を用いて歩留まり予測を生成することを含み、
前記歩留まりモデルの前記パラメータは、実際の製造プロセスによって生じ得る前記集積回路の１つまたは複数の部分における欠陥を特徴付けるものである、
を含むものである、コンピュータ読み取り可能な媒体。
【請求項２１】
前記命令は、さらに、前記集積回路用の前記製品レイアウトからのレイアウト特性を用いて、前記製品レイアウトにおける臨界的エリアを識別することを含むものである、請求項２０に記載のコンピュータ読み取り可能な媒体。
【請求項２２】
前記系統的な歩留まり損失は不定の歩留まり損失を含まないものである、請求項２０に記載のコンピュータ読み取り可能な媒体
【請求項２３】
前記系統的な歩留まり損失は面積比によって定義されるものである、請求項２０に記載のコンピュータ読み取り可能な媒体。
【請求項２４】
前記系統的な歩留まり損失はインスタンス比によって定義されるものである、請求項２０に記載のコンピュータ読み取り可能な媒体。
【請求項２５】
前記歩留まり予測は、前記製品レイアウトと前記実際の製造プロセスの一方または双方に対して変更を行うのに用いることができるものである、請求項２０に記載のコンピュータ読み取り可能な媒体。
【請求項２６】
前記歩留まりモデルは半導体製造業者から得られるものである、請求項２０に記載のコンピュータ読み取り可能な媒体。
【請求項２７】
前記歩留まりモデルは前記製品レイアウトの検査から得られるものである、請求項２０に記載のコンピュータ読み取り可能な媒体。
【請求項２８】
前記製品レイアウトは集積回路設計者から得られるものである、請求項２０に記載のコンピュータ読み取り可能な媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の製造に関し、特に、製造歩留まりを改善するためのシステムおよび方法に関する。
【背景技術】
【０００２】
集積回路の製造は、何百もの個別の作業を含むことがある非常に複雑な工程である。基本的には、この工程は、精密にあらかじめ定めた量のドーパント材料を、精密にあらかじめ定めたシリコン・ウェハのエリアに拡散し、トランジスタなどの能動デバイスを生成することを含む。これは一般に、ウェハ上に二酸化シリコンの層を形成し、次いで二酸化シリコン・マスクを通じて拡散を行うべきエリアのパターンを画定するために、フォトマスクおよびフォトレジストを利用する。次いで、二酸化シリコン層を貫いて開口がエッチングされ、大きさに合わせて精密に作られ、位置付けられた、拡散がそれを通じて行われる開口のパターンが画定される。所定の数のこのような拡散操作を実施してウェハ中に所望の数のトランジスタを生成した後、これらのトランジスタは、必要に応じて相互接続線によって相互接続される。これらの相互接続線、または相互接続としても知られるものは一般に、フォトマスク、フォトレジスト、およびエッチング工程によって所望の相互接続パターンに画定される導電性材料の付着によって形成される。典型的な完成後の集積回路は、０．１インチ×０．１インチ（２．５４ｍｍ×２．５４ｍｍ）のシリコン・チップに含まれる数百万のトランジスタと、サブミクロン寸法の相互接続とを有することができる。
【０００３】
今日の集積回路で必要とされるデバイスおよび相互接続の密度を考えると、製造工程を最大の精度で、かつ欠陥を最小にするように実施することが不可欠である。動作を信頼性あるものとするために、回路の電気的特性を、注意深く制御される限度内に保たなければならない。このことは、無数の作業および製造工程にわたって高度な制御を行うことを意味する。例えば、フォトレジスト作業およびフォトマスク作業では、塵などの異物の存在、微細なスクラッチ、およびフォトマスク上のパターン中の他の欠陥により、半導体ウェハ上に欠陥パターンが生成され、欠陥集積回路が生成される可能性がある。さらに、拡散操作自体の間に、欠陥が回路中に導入される可能性がある。欠陥のある回路は、高倍率の下での外観検査と、電気的テストの両方によって識別することができる。欠陥のある集積回路を識別した後に、その製造工程で製造された欠陥のある集積回路の数を削減するための措置を講じ、それによって仕様に適合する集積回路の歩留まりを向上することが望ましい。
【０００４】
過去においては、集積回路の芳しくない歩留まりを引き起こす欠陥の多くは、微粒子の異物または他の不定の（ランダムな）源泉によって引き起こされた。以前にも増して、現代の集積回路工程に見られる欠陥の多くは、プロセス開発またはイールド・ランピング（yield ramping）の初期段階では特に、微粒子または不定の異物を源泉とするのではなく、非常に系統的な（システム的な）源泉に由来している。これらの系統的な欠陥の源泉の例には、積極的なリソグラフィ・ツールを使用することによる転写問題、不十分に形成されたケイ化物によるポリ・ストリンガ、駆動される密度によるゲート長の変動、および光近接効果が含まれる。
【０００５】
製造工程で生成される欠陥のある集積回路の数を削減し、従って歩留まりを向上するように試みるときに、場合によっては数百もの処理ステップのうちの任意の１つまたは複数の処理ステップが、特定の回路の欠陥を引き起こした可能性があるという現実に直面する。このような多数の変数を扱う場合、特定の回路内の欠陥の正確な原因を判定することは非常に難しいことがあり、それによって、歩留まりを低下させるプロセス・オペレーションを識別し、補正することが非常に難しくなる。完成した集積回路の詳細な検査により、どのプロセス・オペレーションが回路の欠陥を引き起こした可能性があるかについてある徴候が得られることがある。しかし、検査装置はしばしば系統的な欠陥の源泉の多くを捕捉せず、かつ／またはツールは、効果的かつ確実に同調し、最適化し、または使用することが難しいことがある。さらに、特に最近の技術における検査装置は、しばしば多くの偽りの警報または妨害（厄介な）欠陥に悩まされ、周知であるように、それらにより本当の欠陥または欠陥の源泉を確実に観測するためのどんな試行も妨害される。
【０００６】
特定の問題を製造サイクルの完了後の最終テストで識別した後に、特定のプロセス・オペレーションでの問題が、数週間または数カ月早い（前である）こともある、オペレーションが実施された時間に存在していたということが確認される可能性があることが一般に分かっている。従って、問題がそのずっと後になって補正される可能性がある。この時点では、異なる様々なプロセス・オペレーションにより、問題が引き起こされる可能性がある。従って、その後では、欠陥のある集積回路の事実分析、およびこれらの欠陥のある製品を引き起こすプロセス・オペレーションの識別は、集積回路の全体的歩留まりを改善するための手段としては非常に限られたものとなる。
【０００７】
事実分析の後に不具合をもたらさずに歩留まりを予測するためのいくつかの試行が行われているが、それらの成功の程度は様々である。従って、集積回路製品の歩留まり予測のための改良型のシステムおよび方法が求められている。
【発明の開示】
【０００８】
（発明の概要）
集積回路の歩留まりを予測するためのシステムおよび方法は、最終的な集積回路製品に組み込むべき少なくとも１つのタイプのフィーチャ（特徴：feature）を表す少なくとも１つのフィーチャを組み込む、少なくとも１つのタイプの特徴付けビヒクル（vehicle）を含む。この特徴付けビヒクルは、歩留まりモデルを生成するために、集積回路製品を製造する際に使用すべき製造サイクルを構成するプロセス・オペレーションのうちの少なくとも１つを受ける。この歩留まりモデルは、特徴付けビヒクルによって定義されるレイアウトを実施し、好ましくは、動作速度での電気的テスト・データの収集およびプロトタイプ・セクションのテストを容易にするフィーチャを含む。抽出エンジン（抽出装置：extraction engine）は、提案される製品レイアウトから所定のレイアウト属性を抽出する。歩留まりモデルに対して操作して、この抽出エンジンは、レイアウト属性と、層または製造工程のステップごとの破壊に応じて歩留まり予測を生成する。次いでこれらの歩留まり予測を使用して、製造工程中のどのエリアを最も改良する必要があるかを判定する。
【発明を実施するための最良の形態】
【０００９】
次に図１を参照すると、本発明に従って集積回路歩留まりを予測するために、システム１０と総称するシステムによって実行されるステップを示すブロック図が示されている。システム１０は、少なくとも１つのタイプの特徴付けビヒクル１２を利用する。特徴付けビヒクル１２は、最終的製品に組み込むべき少なくとも１つのタイプのフィーチャを表す、少なくとも１つの特定のフィーチャを組み込む集積回路構造を構築するのに必要な情報を含むソフトウェアの形態であることが好ましい。例えば、特徴付けビヒクル１２は、考慮中のプロセス・フロー（process flow）の金属相互接続モジュールのヘルスおよび製造性を検出するための単一リソグラフィック層のショート・フロー（short flow）・テスト・ビヒクルを定義することができる。この構造は、製造中に製品に影響を与える可能性の高い様々な欠陥（不具合）の取込みまたはフィンガープリント（fingerprint）の信頼性を高めることが可能となるように十分大きくする必要があり、かつ製造工程で動作する実際の製品または製品のタイプと同じくらいである必要がある。ショート・フローおよびショート・フローで実施される構造のより具体的な例および説明を以下で説明する。
【００１０】
ショート・フローは、集積回路製造サイクル中のプロセス・ステップの合計数の特定のサブセットを包含するものとして定義される。例えば、合計製造サイクルは４５０またはそれ以上のプロセス・ステップを含むことができるが、単一相互接続層の製造性（manufaturability：製造性能）を調査するために設計されるような特徴付けビヒクルは、少ない数、例えば１０〜２５プロセス・ステップだけが含まれることになる。能動デバイスおよび複数の相互接続層は、歩留まりモデルを得るため、またはプロセス・フロー中の単一相互接続層に関連するこれらのステップに影響を与える欠陥の正確な診断を可能にするためには必要ではないからである。
【００１１】
特徴付けビヒクル１２は、提案される製品レイアウトの１つまたは複数の属性に一致するフィーチャを定義する。例えば、特徴付けビヒクル１２は、この特定の設計タイプに影響を与え、歩留まり損失を引き起こす可能性が高い欠陥を判定するために、提案される製品レイアウトを表すフィーチャ（例えば、線サイズ、間隔、および周期性、ライン・ベンドおよびランなど）を含む部分レイアウトを有するショート・フロー・テスト・ビヒクルを定義することができる。
【００１２】
特徴付けビヒクル１２は、デバイス性能およびプロセス・パラメータに関するレイアウト近隣のインパクトを調査するために、提案される設計の１つまたは複数の能動領域および隣接フィーチャを定義し、レイアウト属性に応じてデバイス・パラメータをモデル化し、製品性能と最良に相関するデバイスを決定することもできる。さらに、プロセス全体の全てのモジュラ構成要素の全ての可能なサブセットまたは主要なサブセットの範囲が働くように、十分な数のショート・フロー・ビヒクルを構築し、解析することによって、製造される特定の製品に影響を与えることになる歩留まり問題の全てではないとしても、その多くの完全な評価を明らかにし、モデル化し、および／または診断することができる。
【００１３】
製造中の製品に見られる可能性の高い歩留まり問題を評価し、診断するための情報を提供することに加えて、特徴付けビヒクルは、正確な歩留まり予測のために使用できる歩留まりモデル１６を生成するように設計される。これらの歩留まりモデルは、限定はしないが、製品計画と、プロセス全体にわたる歩留まり改善作業の優先順位付けと、製品自体の元の設計を変更してより良く製造できるようにすることを含む目的のために使用することができる。
【００１４】
本発明で企図される特徴付けビヒクル１２におけるテスト構造の大部分は、電気的テスト用に設計される。この目的で、各特徴付けビヒクルによって評価される、モジュール内の故障および欠陥を検出する信頼性は非常に高い。検査装置は、この高度な信頼性を達成し、または保証することができない。さらに、電気的テストが高速かつ安価であるので、データ収集の速度および量は、それぞれ非常に高速であり、大きい。このようにして、統計的に有意な診断および／または歩留まりモデルを実現することができる。
【００１５】
好ましくは、特徴付けビヒクル１２は、テープまたはディスク上のＧＤＳ２レイアウトの形態であり、次いでそれを使用してレチクル・セット（reticle set）が生成される。レチクル・セットが製造サイクル１４の選択した部分の間で使用され、歩留まりモデル１６が生成される。従って、歩留まりモデル１６は、特徴付けビヒクル１２によって定義されるレチクル・セットを使用する、選択した製造プロセス・ステップを受けたウェハの少なくとも一部から測定されるデータから構築されることが好ましい。
【００１６】
歩留まりモデル１６は、特徴付けビヒクルによって定義されるレイアウトを実施するだけでなく、製造プロセス・オペレーション自体によって導入されたアーチファクトも含む。歩留まりモデル１６は、プロトタイプ・アーキテクチャおよびレイアウト・パターン、ならびに動作速度での電気的テスト・データおよびテスト・プロトタイプ・セクションの収集を容易にするフィーチャも含むことができる。これにより、歩留まり予測の正確さおよび信頼性が改善される。
【００１７】
抽出エンジン（抽出装置）１８は、提案される製品レイアウト２０からレイアウト属性を抽出し、この情報を歩留まりモデル１６に接続して（plug：埋め込んで）製品歩留まり予測２２を得るためのツールである。このようなレイアウト属性は、例えばバイア冗長度（via redundancy）、臨界エリア、正味長さ分布、および線幅／スペース分布を含むことができる。次いで、提案される製品レイアウト２０からのレイアウト属性と、特徴付けビヒクル１２からの情報に基づいて作製（製造）された歩留まりモデル１６からのデータが与えられた場合、製品歩留まり２２が予測される。本発明のシステムおよび方法を使用して、得ることのできる予測可能な製品歩留まりは、定義された各属性、機能ブロックまたは層と関連する歩留まりとすることができ、あるいは製品レイアウト全体に関して結果として得られる歩留まり予測とすることができる。
【００１８】
次に図２を参照すると、抽出エンジン２８によって製品レイアウト２０から設計属性２６を抽出するための、フィードバック・ループ２４と総称するフィードバック・ループを追加で備える、本発明による集積回路歩留まり１０を予測するためのシステムのブロック図が示されている。本発明のこの特徴によれば、特徴付けビヒクル１２は、製品レイアウト２０の属性を使用して開発される。この場合、製品レイアウトの属性が抽出され、属性の範囲が特徴付けビヒクル１２中に確実に含まれるようにされる。例えば製品レイアウトが解析されて、線スペース分布、幅分布、密度分布、アイランド・パターンの数が決定され、実質上、製造工程の設計規則のセット全体のサブセットが開発される。このサブセットは、考慮中の特定の製品レイアウトに応用可能である。パターンに関しては、製品レイアウト分析により、最も共通するパターンが決定され、２番目に共通するパターンが決定され、以下同様である。これらは、抽出エンジン２８によって抽出され、特徴付けビヒクル１２中に含めるために、これらのパターンの全てを包含する設計属性２６が生み出される。密度に関しては、製品レイアウトの分析により、最初の金属の密度が１０％〜５０％であることが明らかとなった場合、特徴付けビヒクルは、最初の金属について１０％〜５０％の範囲全体を含むことになる。
【００１９】
１つのタイプの特徴付けビヒクルは、金属ショート・フロー特徴付けビヒクルである。金属ショート・フロー特徴付けビヒクルの目的は、単一相互接続層の転写性および製造性を定量化することである。高い製品歩留まりのために重要である金属歩留まりは、しばしば得ることが非常に難しく、かつ、いくつかの独立な処理ステップだけからなるので、通常、金属ショート・フローはプロセスの非常に初期に実行される。金属ショート・フロー・マスクを使用するショート・フロー実験を実施することにより、迅速かつ連続的に実験および分析を実施することが可能となり、完全なフロー・ランが完了するまで待機する必要なく検出される、どんな系統的歩留まり問題または不定の欠陥歩留まり問題もなくなり、または最小となる。
【００２０】
図３を参照すると、一般的に３０で示された単一のリソグラフィック層からなる通常の金属ショート・フロー・マスクの例の画像が示されている。マスク３０はチップ上の単一の金属層を画定するために使用され、図３に示す例示のチップ３２はこの例では約２２ｍｍ×２２ｍのサイズでありステッパが収容できる大きさである。このチップは図４に示す４つの象限４２、４、４６および４８に分割され、前記各象限は以下の６つの基本構造の１つまたはそれ以上を含む。即ち、（ｉ）ケルビン金属臨界寸法構造（Kelvin metal critical dimension structure）、（ii）スネークおよびコーム構造（snake and comb structure）、（iii）ネスト欠陥サイズ分布構造（nest defect size distribution structure）、（iv）ファン・デル・ポー構造（Van der Pauw structure）、（ｖ）ＯＰＣ評価構造（OPC evaluation structure）、（vi）古典的走査型電子顕微鏡（ＳＥＭ）構造（classical scanning electron microscopy（ＳＥＭ）structure）である。
【００２１】
チップ・エリアの約５０％が欠陥サイズ分布の抽出のためのネスト構造に使用され、チップ・エリアの４０％が系統的な歩留まり損失機構の検出とパラメータ変動の測定に使用されている。図３はまたチップ上のパッド・フレーム３４のロケーションを示す。本明細書に記載する実施形態では、図５に示すように、チップ上に１３１個のパッド・フレームがあり、各パッド・フレーム３４は３２個のパッドを含む。各パッド・フレーム３４内のパッドは後述する試験プログラムの必要に応じて外部試験装置が接触する電気接続点を提供する。
【００２２】
このチップで使用するファン・デル・ポー（試験）構造８２（図８参照）は構造の対称性を利用してシート抵抗を直接測定する４端子の正方形構造である。シート抵抗の高精度の判定は線幅変動の測定の要件である。ファン・デル・ポー構造８２は２つの異なるフレーム・タイプ、即ち、混載フレーム６２（図６Ａ参照）とＶＤＰ１  ６４（図６Ｂ参照）とに配置されている。図７は本明細書に記載する例示の金属ショート・フロー・チップ内のファン・デル・ポー構造を含むパッド・フレーム７２のロケーションを示す。この例示のチップ内では、ファン・デル・ポー構造はチップ面積の１％未満しか占有しない。ファン・デル・ポー構造内では、線幅（ＬＷ）とＬＷタップ（図８参照）とは変動するパラメータである。テーブル１は本明細書に記載する例示の金属ショート・フロー・チップ内のファン・デル・ポー構造の変動を示す。
【００２３】
【表１】
2007201497.tif 000003
【００２４】
ネスト欠陥サイズ分布構造はオープンおよびショート検出と欠陥サイズ分布抽出用に設計された入れ子式（ネスト状）の連続的な線のアレイである。線幅と線間距離（スペース）は欠陥サイズ分布の検出を容易にするために変動するパラメータである。本明細書に記載する実施形態では、これらの構造は図９に示すロケーション９２および９４でチップ面積の５０％を占め、総計１０個のセル９６内に１４の変種を有する。これらの構造が占有できるエリアの量は１ウェハについて０．２５個／ｃｍ２以内の欠陥を高精度に検出できる大きさがなくてはならない．変種の数は通常、設計規則（ＤＲ）、ＤＲよりやや下、ＤＲよりやや上、ＤＲよりほぼ上を含む。従って、例えば、ＤＲが線間距離で１０μｍの場合、プロットはテーブル２に示すように０．９、１．１、１．３および２．５についてである。
【００２５】
【表２】
2007201497.tif 000004
【００２６】
各セルは６つのサブセルに分割され、線抵抗を合理的なレベル（２５０ｋΩ未満）に低減し、セルあたりの多数の欠陥の発生を最小限にする。この実施形態では、セル当たり１６個のスネークがある。一般的に１００２で示す例示のネスト欠陥サイズ分布構造自体も図１０に示されている。ネスト欠陥サイズ分布構造は線幅（ＬＷ）が線間距離（Ｓ）に等しく、その後のデータ解析が容易になるように設計されている。
【００２７】
ケルビン金属臨界寸法（ＣＤ）構造は各端部で成端される連続的な直線からなる。これらの構造はファン・デル・ポー構造から決定されるシート抵抗に関連してケルビン線幅の決定が可能な高精度の線抵抗測定を可能にする。これらの構造は第１に電気的臨界寸法の変動を決定するために設計されている。一般的に１１０で示す例示のケルビン臨界寸法構造を図１１に示す。電気的臨界寸法変動可能性への光近接効果のインパクトを研究するため、ローカル近隣構造が変動する。ローカル近隣で変動するパラメータは線の番号１１２、線幅１１４、線間距離１１６である。ケルビン構造周辺の大域環境１１８も変動してまず電気的臨界寸法へのエッチング関連効果が研究される（図１１参照）。大域近隣（global neighborhood）で変動するパラメータは集積度とエリアである。大域近隣構造は他の電気的測定のニーズにも応えることができる。例えば、これらの構造の歩留まりを測定して環境に応じた金属臨界寸法だけでなく環境の関数としての歩留まりが得られる。図１２は本明細書に記載する金属ショート・フロー・チップ内のケルビン構造のロケーションを示す。これらのロケーションは使用可能なエリアを占有するように選択されている。テーブル３〜９は本明細書に記載する金属ショート・フロー・チップ内のケルビン構造の変動を説明する。これらの値は図２２（ａ）〜２２（ｂ）で識別したスペースを占有するように選択されている。例えば、パターン集積度は４５％付近に集中し、線幅と線間距離は１．０〜３．３μｍの範囲内にある。これは例示の製品レイアウトの大半で集中する数字であるからである。
【００２８】
【表３】
2007201497.tif 000005
【００２９】
【表４】
2007201497.tif 000006
【００３０】
【表５】
2007201497.tif 000007
【００３１】
【表６】
2007201497.tif 000008
【００３２】
【表７】
2007201497.tif 000009
【００３３】
【表８】
2007201497.tif 000010
【００３４】
【表９】
2007201497.tif 000011
【００３５】
スネーク、コームおよびスネーク＆コーム構造は主として各種パターンについてショートおよびオープンを検出するために設計されている。スネークは主としてオープンの検出に使用され、抵抗値の変動のモニタにも使用できる。コームはショートの検出に使用される。ショートおよびオープンは基本的な歩留まり損失機構であり、両方とも最小限にして高い製品歩留まりを得る必要がある。図１３は本明細書に記載する金属ショート・フロー・チップ内のスネークおよびコーム１３０２のロケーションを示す。象限１  １３０４も例えば図１４に示すケルビン構造内に入れ子（ネスト状）になっているスネーク１４０２およびコーム１４０４を含む。図１４に示す線幅（ＬＷ）および線間距離（Ｓ）はショートおよびオープンに与えるインパクトを研究するためのこれらの構造上で変動するパラメータである。テーブル１０〜１３は本明細書に記載する金属ショート・フロー・チップ内で使用されるスネークおよびコーム構造の変動を説明する。さらに、各パラメータは線幅、線間距離および密度が占めるスペースが図２２（ａ）〜２２（ｃ）に示す例示の製品レイアウトのそれと同様になるように選択されている。
【００３６】
【表１０】
2007201497.tif 000012
【００３７】
【表１１】
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【００３８】
【表１２】
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【００３９】
【表１３】
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【００４０】
ボーダおよびフリンジ構造はショートに与える光近接補正（ＯＰＣ）構造のインパクトを研究するために設計されている。これらの光近接補正は普通バイア歩留まりを向上させるために追加される。但し、これらのボーダがあるまたはない金属ショート歩留まりを検査する必要があり、それによってショート歩留まりへの悪影響はないという確証が得られる。ボーダ１５０２は、図１５に示すように、両方共一般的に１５０４で示すコーム構造内のコーム線端部に配置される。図１６は本明細書に記載する金属ショート・フロー・チップ内の一般的に１６０２で示すボーダ構造のロケーションを示す。
【００４１】
走査型電子顕微鏡（ＳＥＭ）構造はトップ・ダウンまたは断面ＳＥＭによる線幅の非電気的測定に使用される。本明細書に記載する金属ショート・フロー・チップ内のＳＥＭバーの場合、線幅は従来のＳＥＭ技法による線間距離と同じである。図１７は本明細書に記載する金属ショート・フロー・チップ内のＳＥＭ構造１７０２のロケーションを示す。これらの構造は図示の実施形態の各象限１７０４、１７０６、１７０８および１７１０の底部に配置されるが、これはこの位置でスペースが利用できるからである。
【００４２】
図３〜１７と付随する説明で、金属歩留まりの向上のための例示の特徴付けビヒクルについて説明した。バイア、デバイス、ケイ化物、ポリ他のその他の特徴付けビヒクルが指定され使用されることが多い。但し、それらを設計する手順と技法は同じである。図を見やすくするために、例示の金属特徴付けビヒクルは抽出エンジンおよび歩留まりモデル上で実現される。
【００４３】
抽出エンジン１８は２つの主要な目的を有する。即ち、（１）特徴付けビヒクルを設計する際に使用するレベル（例えば、線幅、線間距離、密度）の範囲を決定するのに用いる。（２）その後歩留まりモデル内で使用されて歩留まりを予測するための製品レイアウトの属性を抽出するために用いる。（１）は、特徴付けビヒクルの例でスネーク、コームおよびケルビン構造の線幅、線間距離および密度の選択方法に関してすでに述べた。従って、以下に主として（２）に関して説明する。
【００４４】
製品レイアウトから抽出できる属性の数はほぼ無限であるため、製品ごとに全ての属性を列挙または抽出することは不可能である。従って、どの属性を抽出するかを案内するための手順が必要である。普通、特徴付けビヒクルはどの属性を抽出するか決定する。このプロセスは以下のステップを含む。
１．特徴付けビヒクル内の全ての構造を列挙する。
２．各構造をグループまたはファミリに分類してファミリ内の全ての構造が特定の属性についての実験を形成するようにする。例えば、上記の金属特徴付けビヒクルでは、ファミリ分類表は以下のようになる。
表
ファミリ                              探索する属性
ネスト構造                  ２、３の線幅および線間距離での基本欠陥度
スネークおよびコーム        小さい線間距離に隣接する極めて大きい線幅と
小さい線幅に隣接する極めて大きい線間距離と
を含む広範囲の線幅と線間距離での歩留まり
ケルビン−ＣＤ              密度、線幅および線間距離でのＣＤの変動
＋ファン・デル・ポー構造
ボーダ構造                  歩留まりに対する異なるＯＰＣスキームの影響
【００４５】
３．ファミリごとに、製品レイアウトからどの属性を抽出するか決定する。選択する属性はどの属性を探索するかという点から決定される。例えば、特定のファミリが異なる範囲の線間距離の歩留まりを探索する場合、線間距離または線間距離ごとのショート可能エリアのヒストグラムを抽出しなければならない。上記の例では、必要な属性リストは以下のようになる。
表
ファミリ          探索する属性                製品レイアウトから抽出する属性
（Ａ）ネスト構造    ２、３の線幅および線間      臨界エリア曲線
距離での基本欠陥度
（Ｂ）スネーク      ．．．を含む広範囲の        特徴付けビヒクル内で探索した線幅
およびコーム      線幅と線間距離での歩留まり  及び線間距離毎のショート可能
エリア及び／又はインスタンス数
（Ｃ）ケルビン−    密度、線幅および線          パターン密度、線幅および
ＣＤ＋ファン・デ    間距離でのＣＤの変動        線間距離のヒストグラム
ル・ポー構造                                    （図２２の例と同様）
（Ｄ）ボーダ構造  歩留まりに対する異なる        製品レイアウトについて使用
ＯＰＣスキームの影響          するため選択されたＯＰＣ
スキーム毎のショート可能
エリア又はインスタンス数
【００４６】
４．前述したように、適当な歩留まりモデル内で抽出した属性を使用する。
【００４７】
その他の特徴付けビヒクルの場合、ファミリと必要な属性は明らかに異なる。但し、手順および実施態様は上記の例と同様である。
【００４８】
前述したように、歩留まりモデル１６は好ましくは特徴付けビヒクル１２によって画定されたレチクル（網線）セットを用いる選択された製造プロセスを経たウェハの少なくとも一部から測定されたデータから構成される。好ましい実施形態では、歩留まりは、次式の不定および系統的な構成要素からなる製品としてモデル化される。
【数１】
2007201497.tif 000016
【００４９】
ＹｓｉおよびＹｒｊを決定する方法および技法について以下に説明する。
【００５０】
系統的歩留まりモデル化
極めて多くのタイプの系統的歩留まり損失機構があり、それらはメーカごとに異なるので、可能な系統的歩留まりモデルを全て列挙することは実際的でない。以下に２つの極めて一般的な技法を説明し、特に本明細書に記載する特徴付けビヒクルと方法に限ってその技法の用例を示す。
【００５１】
エリア・ベースのモデル
エリア・ベース・モデルは次のように書かれる。
【数２】
2007201497.tif 000017
【００５２】
上式で、ｑは線幅、線間距離、長さ、線幅／線間距離の比、密度などの特徴付けビヒクル内で探索する設計係数である。Ｙｏ（ｑ）は特徴付けビヒクルからの設計係数ｑを備えた構造の歩留まりである。Ａｏ（ｑ）はこの構造のショート可能エリア、Ａ（ｑ）は製品レイアウト上のタイプｑの全てのインスタンスのショート可能エリアである。Ｙｒ（ｑ）は不定欠陥が歩留まり損失機構のみであろうと仮定した場合のこの構造の予測歩留まりである。この量を計算する手順を不定歩留まりモデル化に関連して以下に説明する。
【００５３】
ショート可能エリアの画定は図１８の例で最もよく示されている。このタイプの試験構造はメーカがｓの線間距離を備えた曲げを有する広い線を製造できるか否かを決定するために使用できる。例示の試験構造では、ショートは端子（１）と（２）の間に電圧を印加して端子（１）から（２）に流れる電流を測定することで測定される。この電流が指定のしきい値（普通１〜１００ｎＡ）より大きい場合、ショートが検出される。ショート可能エリアは、ブリッジングが発生するとショートが測定されるエリアとして画定される。図１８の例では、ショート可能エリアはほぼｘ＊ｓ）である。Ａ（ｑ）項は製品レイアウト内の図１８に示す全ての出現する厳密なまたはほぼ厳密なパターン（即ち、線間距離がｓで４５度に曲がった広い線）のショート可能エリアである。Ｙｒ（ｑ）項は下記の臨界エリア方法を用いるこの構造の不定歩留まり限界を予測することで抽出される。
【００５４】
このモデルの有効性は特徴付けビヒクル上に配置された構造の数と構造のサイズと同じ程度でしかないということを認識することが重要である。例えば、図１８に示す角度が付いた曲がり試験構造が特徴付けビヒクル上に配置されないかまたは意味がある歩留まり数を得るほどの回数配置されなかった場合、この製品レイアウト上で幅広い線の曲がりの歩留まり損失をモデル化する望みはないであろう。どれ位大きい試験構造をいくつ特徴付けビヒクル上に配置するかを厳密に定義するのは困難であるが、実際の経験から特徴付けビヒクル上の各試験構造の全ショート可能エリアは理想的にはＡ（ｑ）／Ａｏ（ｑ）＜１０を満たすべきである。
【００５５】
ショートは一般に複数のオープン歩留まり損失機構に広がっている傾向があるので上記の説明はショートについてであった。但し、ショート可能エリアをオープン原因エリアと交換する限り、オープン歩留まり損失機構もこの歩留まりモデルで同様にモデル化できる。
【００５６】
インスタンス・ベースの歩留まりモデル
インスタンス・ベースの歩留まりモデルの一般的な形式は、
【数３】
2007201497.tif 000018
のようになる。
【００５７】
上式で、Ｙｏ（ｑ）およびＹｒ（ｑ）はエリア・ベースの歩留まりモデルと厳密に同じである。Ｎｉ（ｑ）は単位格子（セル）パターンまたは特徴付けビヒクル上の試験パターンに酷似した単位格子パターンが製品レイアウト上に出現する回数である。Ｎｏ（ｑ）は単位格子パターンが特徴付けビヒクル上に出現する回数である。
【００５８】
例えば、図１９は線間距離ｓ付近の線の端部のＴ型末端の歩留まりを検証する簡単な試験パターンを示す。この試験パターンは端子（１）と（２）の間に電圧を印加してショート電流を測定することで測定される。このパターンが特徴付けビヒクルのどこかで２５回繰り返されると、Ｎｏ（ｑ）は２５×５＝１２５となる。試験構造あたり５つの単位格子があるからである。
【００５９】
この単位格子が線間距離ｓで出現する回数が製品レイアウトから抽出されると、このタイプの構造の系統的な歩留まりを予測できる。例えば、各々の構造に５００の単位格子を備えた５つの構造がある場合、Ｎｏ（ｑ）＝２５００である。同じ製品のＮｉ（ｑ）が１０、０００の場合、９８．２０％の特徴付けビヒクル上の試験構造の歩留まりが測定された。下記の技法を用いて、Ｙｒ（ｑ）を９９．６７％と推定することができる。これらの数字を以下の式に代入して、
【数４】
2007201497.tif 000019
が得られる。
【００６０】
不定歩留まりモデル化
不定構成要素は、
【数５】
2007201497.tif 000020
のように記述できる。
【００６１】
上式で、ＣＡ（ｘ）は欠陥サイズｘの臨界エリア、ＤＳＤ（ｘ）は欠陥サイズ分布である。これは、“Modeling of Lithography Related Yield Losses for CAD of VSLI Circuits”、W. Maly、IEEE  Trans. on CAD、１９８５年７月、ｐｐ１６１〜１７７にも記載されている。ここで、この文献全体を参照して組み込む。Ｘｏは確信を持って観察または測定できる最小欠陥サイズである。これは普通、最小線間距離設計規則に設定される。臨界エリアは、サイズｘの欠陥が存在する場合にショートが発生するエリアである。極めて小さいｘの場合、臨界エリアは０付近であるが、極めて大きい欠陥サイズはチップの全エリアに近づく臨界エリアを有する。臨界エリアと抽出技法の別の説明は、P. K. NagおよびW. Maly“Yield Estimation of VLSI Circuits”Techcon９０、１９９０年１０月１６〜１８日；San Hose、P. K. NagおよびW. Maly“Hierarchical Extraction of Critical Area for Shorts in Very Large ICs”Proceedings of the IEEE International Workshop on Detect and Fault Tolerance in VLSI Systems、IEEE Computer Society Press １９９５年、ｐｐ．１０〜１８；I. Bubel， W. Maly，T. Waas， P. K. Nag， H. M. Hartmann， D. Schmitt-LandsiedelおよびS. Griepの“AFFCCA:  A tool for Critical Area Analysis with Circular Defects and Lithography Deformed Layout”Proceedings of the IEEE International Workshop on Detect and Fault Tolerance in VLSI Systems、IEEE Computer Society Press １９９５年、ｐｐ．１９〜２７；C. OuyangおよびW. Malyの“Efficient Extraction of Critical Area in Large VISI ICs”Proc. IEEE  International Symposium on Semiconductor manufacturing、１９９６年、ｐｐ．３０１〜３０４；C. Ouyang、W. PleskazおよびW. Maly“Extraction of Critical Area for opens in Large VLSI Circuits”Proc. IEEE International  Workshop on Detect and Fault Tolerance of VLSI Systems、１９９６年、ｐｐ．２１〜２９に記載されている。ここで、これらの文献全体を参照して組み込む。
【非特許文献１】P. K. Nag and W. Maly, "Yield Estimation of VLSI Circuits,"Techcon90, Oct. 16-18,1990. San Jose
【非特許文献２】P. K. Nag and W. Maly," Hierarchical Extraction of Critical Area for Shorts in Very Large ICs,"in Proceedings of The IEEE International Workshop on Detect and Fault Tolerance in VLSI Systems, IEEE Computer Society Press 1995, pp. 10-18
【非特許文献３】I. Bubel, W. Maly, T. Waas, P. K. Nag, H. Hartmann, D. Schmitt-Landsiedel and S. Griep,"AFFCCA: A Tool for Critical Area Analysis with Circular Defects and Lithography Deformed Layout,"in Proceedings of The IEEE International Workshop on Detect and Fault Tolerance in VLSI Systems, IEEE Computer Society Press 1995, pp. 19-27
【非特許文献４】C. Ouyang and W. Maly,"Efficient Extraction of Critical Area in Large V1SI ICs," Proc. IEEE International Symposium on Semiconductor Manufacturing, 1996, pp. 301-304
【非特許文献５】C. Ouyang, W. Pleskacz, and W. Maly,"Extraction of Critical Area for Opens in Large VLSI Circuits,"Proc. IEEE International Workshop on Defect and Fault Tolerance of VLSI Systems. 1996, pp. 21-29
【００６２】
欠陥サイズ分布はサイズがｘの欠陥の欠陥密度を表す。欠陥サイズ分布のための提案されているモデルは多数ある（例えば、W. Maly“Yield Models-Comparative Study”、Defect and Fault Tolerance in VLSI Systems、Ed. by C. Stapper他、Plenum Press，New York、１９９０年；C. H. Stapper“Modeling of Integrated Circuit Defect Sensitivities”IBM J. Res. Develop.，Ｖｏｌ．２７，Ｎｏ．６、１９８３年１１月を参照。ここで、これらの文献全体を参照して組み込む。）。但し、図を見やすくするために、最も一般的な分布式
【数６】
2007201497.tif 000021
が使用される。上式で、Ｄｏは観察されたｘｏより大きい欠陥総数／ｃｍ２を表す。Ｐは欠陥のサイズが減衰する速度を表す単位がない値である。通常、ｐは２〜４の間の数である。Ｋは正規化係数である。従って、
【数７】
2007201497.tif 000022
となる。
【非特許文献６】"Yield Models- Comparative Study", W. Maly, Defect and Fault Tolerance in VLSI Systems, Ed. by C. Stapper, et al, Plenum Press, New York, 1990
【非特許文献７】"Modeling of Integrated Circuit Defect Sensitivities", C. H. Stapper, IBM J. Res. Develop., Vol. 27, No. 6, November, 1983
【００６３】
以下の２つの節で特徴付けビヒクルから欠陥サイズ分布を抽出する技法を説明する。
【００６４】
ネスト構造技法
ネスト構造は欠陥サイズ分布を抽出するために設計されている。図２０に示すように、ネスト構造は線幅がｗ、線間距離がｓのＮ本の線で構成されている。この構造は線１と２、２と３、３と４、．．．、およびＮ−１とＮの間のショート電流を測定することで測定される。所与の仕様書の制限値を超える電流は全てショートと見なされる。さらに、オープンは線１、２、３、Ｎ−１およびＮの抵抗値を測定することで試験できる。一定の仕様書の制限値を超える抵抗は全てオープン線と見なされる。いくつの線をショートさせるかを検証することで、欠陥サイズ分布を決定できる。
【００６５】
２本の線のみがショートされる場合、欠陥サイズはｓより大きく３ｗ＋２ｓを超えないことが必要である。欠陥がｓより小さければショートは発生しないが、３ｗ＋２ｓより大きい欠陥は少なくとも３本の線のショートを引き起こすことが保証される。ショートされる線の数ごとにサイズの間隔を作成できる。
【００６６】
【表１４】
2007201497.tif 000023
【００６７】
前記間隔は重なることに留意すべきである。従って、欠陥サイズ分布は直接計算できない。この制約はｐの抽出を制限するのみである。従って、ｐを推定するために、全ての偶数番号の線、次に全ての奇数番号の線についてその分布からＰの予想値が計算される。最後に、２つの値を平均してｐを推定する。ｐを抽出すため、ｌｎ（ショートしたｘ本の線での欠陥数）対ｌｏｇ（［ｘ−１］ｓ＋［ｘ−２］ｗ）がプロットされる。この線の勾配は−ｐであることが分かる。Ｄｏ項は線の各グループで欠陥数をカウントし構造のエリアで割ることで抽出される。但し、極めて大きいＤｏの場合、この推定は楽観的すぎる。試験構造と同様の構造から欠陥サイズ分布を抽出する手順に関する別の情報が、例えば、J. Khare，W. MalyおよびM. E. Thomas“Extraction of Defect Size Distribution in an IC layer Using Test Structure Data”IEEE Transactions on Semiconductors Manufacturing、ｐｐ．３５４〜３６８、Ｖｏｌ．７、Ｎｏ．３、１９９４年８月に記載されている。ここで、この文献全体を参照して組み込む。
【非特許文献８】"Extraction of Defect Size Distribution in an IC Layer Using Test Structure Data", J. Khare, W. Maly and M. E. Thomas, IEEE Transactions on Semiconductor Manufacturing, pp. 354-368, Vol. 7, No. 3, August, 1994
【００６８】
例として、１００個のダイ（dies）の１枚のウェハからとった以下のデータを考える。
【００６９】
【表１５】
2007201497.tif 000024
【００７０】
構造サイズが１ｃｍ２の場合、Ｄｏは９８＋１１＋４＋２＋１＝１３３／（１００＊１）＝１．３３欠陥／ｃｍ２である。また、ログのプロット（欠陥数）対ｌｏｇ（［ｘ−１］ｓ＋［ｘ−２］ｗ）（図２１を参照）によってＰ＝２．０５が分かる。
【００７１】
コーム構造技法
線幅＝線間距離＝ｓのコームを仮定すると、この構造の歩留まりは、
【数８】
2007201497.tif 000025
として記述できることが分かる。
【００７２】
従って、Ｉｎ［｜Ｉｎ（ｎ）｜］対Ｉｎ（ｓ）のプロットの勾配から、ｐを推定することができる。Ｄｏ抽出技法は上記と同じである。
【００７３】
歩留まりインパクトおよび評価
十分な数の特徴付けビヒクルが実行され、各特徴付けビヒクルについて歩留まり推定が行われると、その結果がスプレッドシートに表示されて歩留まり活動の優先順位付けが可能になる。テーブル１４〜１６はそのようなスプレッドシートに含まれる情報の例である。スプレッドシートは金属歩留まり、ポリおよびアクティブ・エリア（ＡＡ）歩留まり（テーブル１４）、コンタクトおよびバイア歩留まり（テーブル１５）、およびデバイス歩留まり（テーブル１６）に分割されている。左側のカラムは系統的な歩留まり損失機構を示し、右側のカラムは不定歩留まり損失機構を示す。系統的欠陥機構の正確なタイプは製品や技術によって異なるが、例を表ＸＩＶ〜ＸＶＩに示す。
【００７４】
普通、目標はスプレッドシートに列挙した各モジュールに対応する。モジュール歩留まりが目標から離れれば離れるほど、問題解決のためにより多くの強調とリソースとが向けられる。例えば、テーブル１４〜１６に示す例の各モジュールについて目標が人為的に９５パーセントに設定されると、明らかに（Ｍ２→Ｍ３）バイア（７５．２％）とそれに続く同様のバイア（Ｍ１→Ｍ２）（８１．９２％）、Ｍ１ショート（８２．２５％）、およびポリへのコンタクト（８７．２２％）が目標を下回り、バイア（Ｍ１→Ｍ３）が最大量の作業を必要とし、ポリが最小量の作業を必要とする。
【００７５】
各モジュール内で、最大歩留まり損失がどこにあるかを判定できる。即ち、歩留まりを下げているのはある特定の系統的な機構なのか、単に不定の欠陥問題なのか、または２つの組み合わせなのか。例えば、テーブル１５に示すように、バイア（Ｍ２→Ｍ３）歩留まり損失はＭ３レベルのロング・メタル・ランナ（long metal runner）に接続されたバイアに関する系統的な問題（７７．４０％）によって支配される。（Ｍ１→Ｍ２）のバイアは不定欠陥問題（９２．４９％）に加えて同じ問題（９１．５２％）を抱えている。バイア（Ｍ１→Ｍ２）の歩留まり問題を解決するにはこれらの問題の両方を解決する必要がある。
【００７６】
テーブル１４に示すように、Ｍ１歩留まり損失は小さい線間距離に近い大きい線幅に影響を与える系統的な問題（９６．６６％）に加えて不定欠陥問題（８５．２３％）によっても支配される。金属１を改良するにはこれらの問題の両方を解決する必要がある。スプレッドシートの他のモジュールについても同様の結論を出すことができる。
【００７７】
最悪の歩留まりモジュールの場合、このモジュールの別の特徴付けビヒクルを頻繁に実行する必要がある。普通、モジュール歩留まりのこれらの改良を試行、改善、確認するためにこれらの特徴付けビヒクルを分割する。目標内のモジュールの場合、モジュール歩留まりの下降などの動きが現在までないことを確認するためにショート・フロー・特徴付けビヒクルの定期的なモニタがまだ必要である。但し、既知の問題を抱えたモジュールと比較してこれらの特徴付けビヒクルは実行頻度を減らすことができる。
【００７８】
【表１６】
2007201497.tif 000026
【００７９】
【表１７】
2007201497.tif 000027
【００８０】
【表１８】
2007201497.tif 000028
【図面の簡単な説明】
【００８１】
【図１】本発明のシステムの好ましい実施形態によって実行されるステップを示すブロック図である。
【図２】フィードバック・ループを実施するために、本発明のシステムによって実行される追加のステップを示すブロック図である。
【図３】単一リソグラフィック層を備える例示的ショート・フロー・マスクのイメージである。
【図４】例示的金属ショート・フロー・チップ上のパッド・フレームを示す図である。
【図５】図４に示す各パッド・フレーム内のパッドを示す図である。
【図６】２つのタイプの、ファン・デル・ポー構造を含むパッド・フレーム構造を示す図である。
【図７】ファン・デル・ポー構造を含むパッド・フレームの、例示的チップ上の位置を示す図である。
【図８】例示的ファン・デル・ポー構造を示す図である。
【図９】例示的金属ショート・フロー・チップ上のネスト欠陥サイズ分布構造の例示的位置を示す図である。
【図１０】例示的ネスト欠陥サイズ分布構造を示す図である。
【図１１】例示的ケルビン臨界寸法構造を示す図である。
【図１２】例示的金属ショート・フロー・チップ上のケルビン構造の例示的位置を示す図である。
【図１３】例示的金属ショート・フロー・チップ上のおよびスネークおよびコームの例示的位置を示す図である。
【図１４】例示的金属ショート・フロー・チップで使用される例示的スネークおよびコーム構造を示す図である。
【図１５】例示的金属ショート・フロー・チップで使用されるボーダ構造の変形形態の例を示す図である。
【図１６】例示的金属ショート・フロー・チップ上のボーダ構造の例示的位置を示す図である。
【図１７】例示的金属ショート・フロー・チップ上の走査電子顕微鏡構造の例示的位置を示す図である。
【図１８】ショート可能エリアを示す例示的テスト構造を示す図である。
【図１９】線の端部のＴ字形末端の歩留まりを検査するための例示的テスト・パターンを示す図である。
【図２０】欠陥サイズ分布を抽出するための例示的ネスト構造を示す図である。
【図２１】サイズの変化に対する、欠陥の減少率を判定するためのプロットを示す図である。
【図２２】図２２（ａ）、２２（ｂ）、２２（ｃ）は、サンプル製品レイアウトのメタル１層に関する線幅、線スペース、およびパターン密度分布をそれぞれ示す図である。
【図１】
2007201497.tif 000029
【図２】
2007201497.tif 000030
【図３】
2007201497.tif 000031
【図４】
2007201497.tif 000032
【図５】
2007201497.tif 000033
【図６】
2007201497.tif 000034
【図７】
2007201497.tif 000035
【図８】
2007201497.tif 000036
【図９】
2007201497.tif 000037
【図１０】
2007201497.tif 000038
【図１１】
2007201497.tif 000039
【図１２】
2007201497.tif 000040
【図１３】
2007201497.tif 000041
【図１４】
2007201497.tif 000042
【図１５】
2007201497.tif 000043
【図１６】
2007201497.tif 000044
【図１７】
2007201497.tif 000045
【図１８】
2007201497.tif 000046
【図１９】
2007201497.tif 000047
【図２０】
2007201497.tif 000048
【図２１】
2007201497.tif 000049
【図２２】
2007201497.tif 000050