(57)【要約】【課題】待機動作又はセルフリフレッシュ動作、及びアクティブ動作の際に最終ドライブ端を制御するトランジスタを選択的に駆動して待機電流を低減させ、アクティブの際の応答時間を短縮し、駆動能力を向上させることができるようにすること。【解決手段】本発明の電圧発生装置は、電源電圧を利用してプルアップ駆動信号及びプルダウン駆動信号を発生するコア電圧制御手段と、前記プルアップ駆動信号及びプルダウン駆動信号に応じて内部電圧を生成する出力駆動部と、バンクアクティブ信号に応じて前記コア電圧制御手段の駆動力を制御するアクティブ制御部とを備える。【選択図】図２
2007095286.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧を利用してプルアップ駆動信号及びプルダウン駆動信号を発生するコア電圧制御手段と、
前記プルアップ駆動信号及びプルダウン駆動信号に応じて内部電圧を生成する出力駆動部と、
バンクアクティブ信号に応じて前記コア電圧制御手段の駆動力を制御するアクティブ制御部と
を備えたことを特徴とする電圧発生装置。
【請求項２】
前記コア電圧制御手段が、電源電圧の半分の値を有する基準電圧を生成することを特徴とする請求項１に記載の電圧発生装置。
【請求項３】
前記プルアップ駆動信号が、前記基準電圧より、しきい電圧の分、高い電圧レベルであり、プルダウン駆動信号が、前記基準電圧より、しきい電圧の分、低い電圧レベルであることを特徴とする請求項１に記載の電圧発生装置。
【請求項４】
前記内部電圧が、ビットラインをプリチャージするか、又は、セルフライト電源のために用いられることを特徴とする請求項１に記載の電圧発生装置。
【請求項５】
前記アクティブ制御部が、待機モードの際に前記バンクアクティブ信号が非アクティブになれば、前記プルアップ電圧駆動部及びプルダウン電圧駆動部の駆動トランジスタのサイズを増加させ、アクティブモードの際に前記バンクアクティブ信号がアクティブになれば、前記プルアップ電圧駆動部及びプルダウン電圧駆動部の駆動トランジスタのサイズを低減させることを特徴とする請求項１に記載の電圧発生装置。
【請求項６】
前記アクティブ制御部が、
前記バンクアクティブ信号に応じて前記プルアップ電圧駆動部の駆動トランジスタのサイズを変更させる第１アクティブ制御部と、
前記バンクアクティブ信号に応じて前記プルダウン電圧駆動部の駆動トランジスタのサイズを変更させる第２アクティブ制御部と
を備えたことを特徴とする請求項５に記載の電圧発生装置。
【請求項７】
前記第１アクティブ制御部が、
複数のバンクアクティブ信号を組み合わせて、異なる状態をとる第１駆動制御信号を出力するプルアップ用のアクティブ制御部と、
前記第１駆動制御信号に応じて前記プルアップ電圧駆動部の駆動トランジスタのサイズを選択的に制御する第１選択駆動部と
を備えたことを特徴とする請求項６に記載の電圧発生装置。
【請求項８】
前記プルアップ用のアクティブ制御部が、前記複数のバンクアクティブ信号のうち、いずれか１つの信号がアクティブになる場合、前記第１駆動制御信号をアクティブにして出力することを特徴とする請求項７に記載の電圧発生装置。
【請求項９】
前記プルアップ用のアクティブ制御部が、
前記複数のバンクアクティブ信号を論理組み合わせを行なう第１論理演算部と、
該第１論理演算部の出力を一定の時間遅延させる第１遅延部と、
前記第１論理演算部の出力と前記第１遅延部の出力とを論理組み合わせを行なう第２論理演算部と
を備えたことを特徴とする請求項８に記載の電圧発生装置。
【請求項１０】
前記第１論理演算部が、前記複数のバンクアクティブ信号のうち、いずれか１つ以上の信号がアクティブになる場合、その出力信号をアクティブ状態に維持することを特徴とする請求項９に記載の電圧発生装置。
【請求項１１】
前記第１論理演算部が、第１ＮＯＲゲートであることを特徴とする請求項９に記載の電圧発生装置。
【請求項１２】
前記第１遅延部が、直列接続された複数のインバータからなる第１インバータチェーンを備えたことを特徴とする請求項１１に記載の電圧発生装置。
【請求項１３】
前記第２論理演算部が、第１ＮＡＮＤゲートであることを特徴とする請求項１２に記載の電圧発生装置。
【請求項１４】
前記第１論理演算部が、
前記複数のバンクアクティブ信号を対にそれぞれＮＯＲ演算する複数のＮＯＲゲートと、
前記複数のＮＯＲゲートの出力をＮＡＮＤ演算する第１ＮＡＮＤゲートと
を備えたことを特徴とする請求項９に記載の電圧発生装置。
【請求項１５】
前記第１遅延部が、
前記第１論理演算部の出力を反転させる第１インバータと、
直列接続された複数のインバータからなり、前記第１インバータの出力を反転させる第１インバータチェーンと
を備えたことを特徴とする請求項１４に記載の電圧発生装置。
【請求項１６】
前記第１駆動制御信号が、「前記複数のバンクアクティブ信号がアクティブになる全体区間＋前記第１遅延部の遅延時間」の間にアクティブ状態を維持することを特徴とする請求項９に記載の電圧発生装置。
【請求項１７】
前記第１駆動制御信号が、前記第１論理演算部の出力信号が非アクティブになる時点に同期してアクティブになり、前記第１遅延部の出力信号がアクティブになる時点に同期して非アクティブになることを特徴とする請求項９に記載の電圧発生装置。
【請求項１８】
前記第１選択駆動部が、
コア電圧印加端と前記プルアップ駆動信号の出力端との間に接続され、ゲート端子を介して前記バイアス電圧が印加されるプルアップ駆動素子と、
前記第１駆動制御信号に応じて前記プルアップ駆動素子を選択的に駆動する第１選択手段と
を備えたことを特徴とする請求項７に記載の電圧発生装置。
【請求項１９】
前記プルアップ駆動素子が、第１ＰＭＯＳトランジスタを備えたことを特徴とする請求項１８に記載の電圧発生装置。
【請求項２０】
前記第１選択手段が、
前記第１駆動制御信号を反転させる第１インバータと、
該第１インバータの出力を反転させる第２インバータと、
前記コア電圧印加端と前記プルアップ駆動素子のゲート端子との間に接続され、ゲート端子を介して前記第１インバータの出力が印加される第２ＰＭＯＳトランジスタと、
前記第１インバータと前記第２インバータとの出力に応じて前記プルアップ駆動素子のゲート端子と前記バイアス電圧の印加端とを選択的に接続する第１伝送ゲートと
を備えたことを特徴とする請求項１８に記載の電圧発生装置。
【請求項２１】
前記第２アクティブ制御部が、
複数のバンクアクティブ信号を組み合わせて異なる状態をとる第２駆動制御信号を出力するプルダウン用のアクティブ制御部と、
前記第２駆動制御信号に応じて前記プルダウン電圧駆動部の駆動トランジスタのサイズを選択的に制御する第２選択駆動部と
を備えたことを特徴とする請求項６に記載の電圧発生装置。
【請求項２２】
前記プルダウン用のアクティブ制御部が、前記複数のバンクアクティブ信号のうち、いずれか１つの信号がアクティブになる場合、前記第２駆動制御信号をアクティブにして出力することを特徴とする請求項２１に記載の電圧発生装置。
【請求項２３】
前記プルダウン用のアクティブ制御部が、
前記複数のバンクアクティブ信号を論理組み合わせを行なう第３論理演算部と、
前記第３論理演算部の出力を一定時間遅延する第２遅延部と、
前記第３論理演算部の出力と前記第２遅延部の出力とを論理組み合わせを行なう第４論理演算部と
を備えたことを特徴とする請求項２１に記載の電圧発生装置。
【請求項２４】
前記第３論理演算部が、前記複数のバンクアクティブ信号のうち、いずれか１つ以上の信号がアクティブになる場合、その出力信号をアクティブ状態に維持することを特徴とする請求項２３に記載の電圧発生装置。
【請求項２５】
前記第３論理演算部が、第２ＮＯＲゲートであることを特徴とする請求項２３に記載の電圧発生装置。
【請求項２６】
前記第２遅延部が、直列接続された複数のインバータからなる第２インバータチェーンを備えたことを特徴とする請求項２５に記載の電圧発生装置。
【請求項２７】
前記第４論理素子が、第２ＮＡＮＤゲートであることを特徴とする請求項２６に記載の電圧発生装置。
【請求項２８】
前記第３論理演算部が、
前記複数のバンクアクティブ信号を対にしてそれぞれＮＯＲ演算する複数のＮＯＲゲートと、
前記複数のＮＯＲゲートの出力をＮＡＮＤ演算する第３ＮＡＮＤゲートと
を備えたことを特徴とする請求項２３に記載の電圧発生装置。
【請求項２９】
前記第２遅延部が、
前記第３論理演算部の出力を反転させる第４インバータと、
直列接続された複数のインバータからなり、前記第４インバータの出力を反転させる第２インバータチェーンと
を備えたことを特徴とする請求項２８に記載の電圧発生装置。
【請求項３０】
前記第２駆動制御信号が、前記複数のバンクアクティブ信号がアクティブになる全体区間＋前記第２遅延部の遅延時間にアクティブ状態を維持することを特徴とする請求項２１に記載の電圧発生装置。
【請求項３１】
前記第２駆動制御信号が、前記第３論理演算部の出力信号が非アクティブになる時点に同期してアクティブになり、前記第２遅延部の出力信号がアクティブになる時点に同期して非アクティブになることを特徴とする請求項２１に記載の電圧発生装置。
【請求項３２】
前記第２選択駆動部が、
接地電圧印加端と前記プルダウン駆動信号の出力端との間に接続され、ゲート端子を介して前記バイアス電圧が印加されるプルダウン駆動素子と、
前記第２駆動制御信号に応じて前記プルダウン駆動素子を選択的に駆動する第２選択手段と
を備えたことを特徴とする請求項２１に記載の電圧発生装置。
【請求項３３】
前記プルダウン駆動素子が、第１ＮＭＯＳトランジスタを備えたことを特徴とする請求項３２に記載の電圧発生装置。
【請求項３４】
前記第２選択手段が、
前記第２駆動制御信号を反転させる第３インバータと、
前記第３インバータの出力を反転させる第４インバータと、
前記接地電圧印加端と前記プルダウン駆動素子のゲート端子との間に接続してゲート端子を介して前記第４インバータの出力が印加される第２ＮＭＯＳトランジスタと、
前記第３インバータと前記第４インバータとの出力に応じて前記プルダウン駆動素子のゲート端子と前記バイアス電圧の印加端とを選択的に接続する第２伝送ゲートと
を備えたことを特徴とする請求項３２に記載の電圧発生装置。
【請求項３５】
前記アクティブ制御部が、待機モードの際に前記プルアップ電圧駆動部及び前記プルダウン電圧駆動部の駆動トランジスタサイズを増加させ、アクティブモードの際に前記バンクアクティブ信号のアクティブ区間の間より、一定の遅延時間さらに遅延された区間において前記プルアップ電圧駆動部及び前記プルダウン電圧駆動部の駆動トランジスタのサイズを低減させることを特徴とする請求項１に記載の電圧発生装置。
【請求項３６】
前記アクティブ制御部が、
前記アクティブモードの際に前記バンクアクティブ信号のアクティブ区間の間より第１遅延時間分遅れた区間に前記プルアップ電圧駆動部の駆動トランジスタサイズを減少させる第３アクティブ制御部と、
前記アクティブモードの際の前記バンクアクティブ信号のアクティブ区間の間より第２遅延時間分遅れた区間に前記プルダウン電圧駆動部の駆動トランジスタのサイズを低減させる第４アクティブ制御部と
を備え、
前記第１遅延時間と前記第２遅延時間とが、互いに異なる遅延時間を有することを特徴とする請求項３５に記載の電圧発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧発生装置に関し、特に、ビットラインプリチャージ電圧又はセルプレート電圧発生装置において、最終ドライバー端を制御するトランジスタを選択的に駆動して待機モード又はセルフリフレッシュモードの際に待機電流を低減し、アクティブの際に応答時間を短縮することができる技術に関する。
【背景技術】
【０００２】
半導体メモリ素子は、工程変化に対する条件によって低い駆動能力（ｄｒｉｖａｂｉｌｉｔｙ）を有する場合が多い。この場合、電圧の駆動能力が低いため、内部電圧に大きな変化を与え、半導体メモリ素子の誤動作を引き起こすようになる。
【０００３】
また、半導体メモリ素子が高集積化されるにつれて、工程変化が次第に大きくなるため、コア電圧が次第に低くなり、半導体メモリ素子に用いられるビットラインプリチャージ電圧ＶＢＬＰ及びセルプレート電圧の駆動能力も低減される。
【０００４】
図１は、従来のビットラインプリチャージ電圧ＶＢＬＰの発生装置に関する回路図である。
【０００５】
従来の電圧発生装置は、コア電圧制御手段１０、出力駆動部２０を備える。そして、コア電圧制御手段１０は、コア電圧発生部１１、バイアス電圧発生部１２、ゲート電圧発生部１３、プルアップ電圧駆動部１４及びプルダウン電圧駆動部１５を備える。
【０００６】
ここで、コア電圧発生部１１は、ビットラインプリチャージ電圧ＶＢＬＰ又はセルプレート電圧の基準電圧となる１／２コア電圧（１／２×ＶＣＯＲＥ）を発生する。このようなコア電圧発生部１１は、コア電圧ＶＣＯＲＥ印加端と接地電圧端との間に直列接続されたＰＭＯＳトランジスタＰ１，Ｐ２と抵抗Ｒ１，Ｒ２とを備える。従って、セルフバイアスダイオード（ｓｅｌｆ  ｂｉａｓ  ｄｉｏｄｅ）抵抗とライン抵抗とを利用した電圧分割器（ｖｏｌｔａｇｅ  ｄｉｖｉｄｅｒ）を実現して基準電圧ＶＲＥＦを発生する。
【０００７】
このとき、電源電圧が外部から印加される場合、図１のように電圧分割器を利用して電源電位を生成するが、電源電圧を内部で生成する場合、他の装置の基準電位発生部を介して基準電圧ＶＲＥＦを生成することができる。
【０００８】
そして、バイアス電圧発生部１２は、基準電圧ＶＲＥＦを利用してバイアス電圧ＰＢＩＡＳ，ＮＢＩＡＳを発生する。このようなバイアス電圧発生部１２は、ＰＭＯＳトランジスタＰ３〜Ｐ５とＮＭＯＳトランジスタＮ１〜Ｎ５とを備える。ここで、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ１，Ｎ３とは、コア電圧ＶＣＯＲＥ印加端と接地電圧端との間に直列接続され、接地電圧ＶＳＳ印加端に一定の電流を流すようにする。そして、ＰＭＯＳトランジスタＰ３は、ゲート端子を介して基準電圧ＶＲＥＦが印加され、ＮＭＯＳトランジスタＮ１，Ｎ３は、それぞれのゲート端子とドレイン端子とが共通接続される。
【０００９】
また、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ２，Ｎ４は、コア電圧ＶＣＯＲＥ印加端と接地電圧端との間に直列接続され、電流ミラー構造をなしており、コア電圧ＶＣＯＲＥ印加端に一定の電流を流すようにする。そして、ＰＭＯＳトランジスタＰ４は、ゲート端子とドレイン端子とが共通接続され、ＮＭＯＳトランジスタＮ２は、ＮＭＯＳトランジスタＮ１とゲート端子とが共通接続され、ＮＭＯＳトランジスタＮ４は、ＮＭＯＳトランジスタＮ３とゲート端子とが共通接続され、ＮＭＯＳトランジスタＮ１，Ｎ３及びＮ２，Ｎ４に同じ電流を流すようになる。
【００１０】
また、ＰＭＯＳトランジスタＰ５は、コア電圧ＶＣＯＲＥ印加端とＮＭＯＳトランジスタＮ７との間に接続され、ゲート端子がＰＭＯＳトランジスタＰ４と共通接続された電流ミラー構造をなす。また、ＮＭＯＳトランジスタＮ５は、接地電圧端とＰＭＯＳトランジスタＰ７との間に接続され、ゲート端子を介してバイアス電圧ＮＢＩＡＳが印加される。
【００１１】
ゲート電圧発生部１３は、ゲート端子を介してゲート電圧ＮＧＡＴＥが共通に印加されるＮＭＯＳトランジスタＮ７，Ｎ８と、ゲート端子とを介してゲート電圧ＰＧＡＴＥが共通に印加されるＰＭＯＳトランジスタＰ７，Ｐ８を備えて電流ミラー構造をなす。このようなゲート電圧発生部１３は、基準電圧ＶＲＥＦよりＮＭＯＳトランジスタＮ７のしきい電圧の分、高い電位であるゲート電圧ＮＧＡＴＥと、基準電圧ＶＲＥＦよりＰＭＯＳトランジスタＰ７のしきい電圧の分、低い電位であるゲート電圧ＰＧＡＴＥとを生成する。
【００１２】
また、プルアップ電圧駆動部１４は、ＰＭＯＳトランジスタＰ６を備える。ここで、ＰＭＯＳトランジスタＰ６は、コア電圧ＶＣＯＲＥ印加端とＮＭＯＳトランジスタＮ８との間に接続され、ゲート端子を介してバイアス電圧ＰＢＩＡＳが印加される。
【００１３】
そして、プルダウン電圧駆動部１５は、ＮＭＯＳトランジスタＮ６を備える。ここで、ＮＭＯＳトランジスタＮ６は、接地電圧端とＰＭＯＳトランジスタＰ８との間に接続され、ゲート端子を介してバイアス電圧ＮＢＩＡＳが印加される。
【００１４】
また、出力駆動部２０は、ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ９とを備える。ＰＭＯＳトランジスタＰ９及びＮＭＯＳトランジスタＮ９は、コア電圧ＶＣＯＲＥ印加端と接地電圧端との間に直列接続され、それぞれのゲート端子を介してプルアップ駆動信号ＰＤＲＶ及びプルダウン駆動信号ＮＤＲＶが印加され、共通ドレイン端子を介してビットラインプリチャージ電圧ＶＢＬＰが出力される。
【００１５】
このような構成を有する従来の電圧発生装置に関する動作過程を説明すれば、次の通りである。
【００１６】
まず、ＰＭＯＳトランジスタＰ６は、しきい電圧の周辺のターンオン抵抗として動作するようになり、一定の電流を流すようにする。従って、常に動作するため、ターンオン抵抗が大きく設定される。そして、ＮＭＯＳトランジスタＮ８は、ビットラインプリチャージ電圧ＶＢＬＰのレベルが変わるにつれて、ソースフォロア形態で動作するため、早く動作するようになる。もし、ビットラインプリチャージ電圧ＶＢＬＰが低くなれば、ＮＭＯＳトランジスタＮ８のゲート電圧ＮＧＡＴＥの値がソース電圧に比べて大きくなる。これに応じて、ＮＭＯＳトランジスタＮ８に流れる電流が速く流れるようになり、プルアップ駆動信号ＰＤＲＶの電圧レベルが低くなる。従って、ＰＭＯＳトランジスタＰ９がターンオンされ、ビットラインプリチャージ電圧ＶＢＬＰのレベルが上昇するようになる。
【００１７】
また、ＮＭＯＳトランジスタＮ６は、しきい電圧の周辺のターンオン抵抗として動作するようになり、一定の電流を流すようにする。従って、常に動作するため、ターンオン抵抗が大きく設定される。そして、ＰＭＯＳトランジスタＰ８は、ビットラインプリチャージ電圧ＶＢＬＰのレベルが変化するにつれてソースフォロア形態で０．１動作するために速く動作するようになる。もし、ビットラインプリチャージ電圧ＶＢＬＰが高まれば、ＰＭＯＳトランジスタＰ８のゲート電圧ＰＧＡＴＥの値がソース電圧に比べて小くなる。これに応じて、ＰＭＯＳトランジスタＰ８に流れる電流が速く流れるようになり、プルダウン駆動信号ＮＤＲＶの電圧レベルが高まる。従って、ＮＭＯＳトランジスタＮ９がターンオンされ、ビットラインプリチャージ電圧ＶＢＬＰのレベルが低減するようになる。
【００１８】
しかしながら、このような従来の電圧発生装置は、内部電源電位が低い場合、駆動能力が低減することを防止するため、出力駆動部２０にスリムロー（ｓｌｉｍ  ｌｏｗ）しきい電圧を有するＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ９とを備える。しかしながら、このような場合、アクティブ、読み出し／書き込み時の動作特性が向上する反面、プリチャージ状態では、オフ漏れ電流が多く流れるという問題がある。
【００１９】
即ち、ＰＭＯＳトランジスタＰ９又はＮＭＯＳトランジスタＮ９のしきい電圧が目標値から少し低くなれば、多くのオフ漏れ電流によってプリチャージ、即ち、待機電流が発生するようになる。これに応じて、スペックに合わない結果を引き起こすようになり、特に、待機電流が重要な問題である低電力又はモバイル製品において致命的なエラーを引き起こす可能性がある。
【００２０】
そして、最終ドライバー端のＰＭＯＳトランジスタＰ９又はＮＭＯＳトランジスタＮ９の漏れ電流を低減するため、ＰＭＯＳトランジスタＰ６及びＮＭＯＳトランジスタＮ６の駆動能力を増加させる場合、ＰＭＯＳトランジスタＰ９及びＮＭＯＳトランジスタＮ９の駆動能力が相対的に小さくなり、アクティブ動作の際に問題を引き起こす可能性がある。
また、待機モードの際にビットラインプリチャージ電圧ＶＢＬＰが安定しなかったり、又は、オペレーション（Ｏｐｅｒａｔｉｏｎ）する場合、ＰＭＯＳトランジスタＰ８がソースフォロア形態で動作するため、出力駆動部２０がターンオンされる時点が速くなり、待機電流を低減させるために最小の電流だけが供給され、出力駆動部２０がターンオフされる時点が遅くなる。
【００２１】
これに応じて、最終ドライバー端をターンオン／ターンオフさせる時間がミスマッチ（ｍｉｓｍａｔｃｈ）することになり、ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ９とが同時にターンオンされる場合が存在し、ダイレクト（ｄｉｒｅｃｔ）電流が発生する可能性があるという問題がある。
【００２２】
このような場合、待機電流ばかりでなく、オペレーション動作の際にもダイレクト電流経路を形成し、待機モード及び動作モードの際に共鳴（ｒｉｎｇｉｎｇ）電流が発生することになって、チップ駆動能力に悪影響を与えるという問題がある。
【特許文献１】特開２００４−１５２３９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
本発明は、前記のような問題を解決するためになされたものであって、その目的は、待機動作又はセルフリフレッシュ動作、及びアクティブ動作の際に最終ドライブ端を制御するトランジスタを選択的に駆動して待機電流を低減させ、アクティブの際の応答時間を短縮し、駆動能力を向上させることができるようにすることである。
【課題を解決するための手段】
【００２４】
上記した目的を達成するための本発明の電圧発生装置は、電源電圧を利用してプルアップ駆動信号及びプルダウン駆動信号を発生するコア電圧制御手段と、前記プルアップ駆動信号及びプルダウン駆動信号に応じて内部電圧を生成する出力駆動部と、バンクアクティブ信号に応じて前記コア電圧制御手段の駆動力を制御するアクティブ制御部とを備えたことを特徴とする。
【００２５】
すなわち、第一の発明としては、電源電圧を利用してプルアップ駆動信号及びプルダウン駆動信号を発生するコア電圧制御手段と、前記プルアップ駆動信号及びプルダウン駆動信号に応じて内部電圧を生成する出力駆動部と、バンクアクティブ信号に応じて前記コア電圧制御手段の駆動力を制御するアクティブ制御部とを備えたことを特徴とする電圧発生装置を提供する。
【００２６】
第二の発明としては、第一の発明にかかり、前記コア電圧制御手段が、電源電圧の半分の値を有する基準電圧を生成することを特徴とする電圧発生装置を提供する。
【００２７】
第三の発明としては、第一の発明にかかり、前記プルアップ駆動信号が、前記基準電圧より、しきい電圧の分、高い電圧レベルであり、プルダウン駆動信号が、前記基準電圧より、しきい電圧の分、低い電圧レベルであることを特徴とする電圧発生装置を提供する。
【００２８】
第四の発明としては、第一の発明にかかり、前記内部電圧が、ビットラインをプリチャージするか、又は、セルフライト電源のために用いられることを特徴とする電圧発生装置を提供する。
【００２９】
第五の発明としては、第一の発明にかかり、前記アクティブ制御部が、待機モードの際に前記バンクアクティブ信号が非アクティブになれば、前記プルアップ電圧駆動部及びプルダウン電圧駆動部の駆動トランジスタのサイズを増加させ、アクティブモードの際に前記バンクアクティブ信号がアクティブになれば、前記プルアップ電圧駆動部及びプルダウン電圧駆動部の駆動トランジスタのサイズを低減させることを特徴とする電圧発生装置を提供する。
【００３０】
第六の発明としては、第五の発明にかかり、前記アクティブ制御部が、前記バンクアクティブ信号に応じて前記プルアップ電圧駆動部の駆動トランジスタのサイズを変更させる第１アクティブ制御部と、前記バンクアクティブ信号に応じて前記プルダウン電圧駆動部の駆動トランジスタのサイズを変更させる第２アクティブ制御部とを備えたことを特徴とする電圧発生装置を提供する。
【００３１】
第七の発明としては、第六の発明にかかり、前記第１アクティブ制御部が、複数のバンクアクティブ信号を組み合わせて、異なる状態をとる第１駆動制御信号を出力するプルアップ用のアクティブ制御部と、前記第１駆動制御信号に応じて前記プルアップ電圧駆動部の駆動トランジスタのサイズを選択的に制御する第１選択駆動部とを備えたことを特徴とする電圧発生装置を提供する。
【００３２】
第八の発明としては、第七の発明にかかり、前記プルアップ用のアクティブ制御部が、前記複数のバンクアクティブ信号のうち、いずれか１つの信号がアクティブになる場合、前記第１駆動制御信号をアクティブにして出力することを特徴とする電圧発生装置を提供する。
【００３３】
第九の発明としては、第八の発明にかかり、前記プルアップ用のアクティブ制御部が、前記複数のバンクアクティブ信号を論理組み合わせを行なう第１論理演算部と、該第１論理演算部の出力を一定の時間遅延させる第１遅延部と、前記第１論理演算部の出力と前記第１遅延部の出力とを論理組み合わせを行なう第２論理演算部とを備えたことを特徴とする電圧発生装置を提供する。
【００３４】
第十の発明としては、第九の発明にかかり、前記第１論理演算部が、前記複数のバンクアクティブ信号のうち、いずれか１つ以上の信号がアクティブになる場合、その出力信号をアクティブ状態に維持することを特徴とする電圧発生装置を提供する。
【００３５】
第十一の発明としては、第九の発明にかかり、前記第１論理演算部が、第１ＮＯＲゲートであることを特徴とする電圧発生装置を提供する。
【００３６】
第十二の発明としては、第十一の発明にかかり、前記第１遅延部が、直列接続された複数のインバータからなる第１インバータチェーンを備えたことを特徴とする電圧発生装置を提供する。
【００３７】
第十三の発明としては、第十二の発明にかかり、前記第２論理演算部が、第１ＮＡＮＤゲートであることを特徴とする電圧発生装置を提供する。
【００３８】
第十四の発明としては、第九の発明にかかり、前記第１論理演算部が、前記複数のバンクアクティブ信号を対にそれぞれＮＯＲ演算する複数のＮＯＲゲートと、前記複数のＮＯＲゲートの出力をＮＡＮＤ演算する第１ＮＡＮＤゲートとを備えたことを特徴とする電圧発生装置を提供する。
【００３９】
第十五の発明としては、第十四の発明にかかり、前記第１遅延部が、前記第１論理演算部の出力を反転させる第１インバータと、直列接続された複数のインバータからなり、前記第１インバータの出力を反転させる第１インバータチェーンとを備えたことを特徴とする電圧発生装置を提供する。
【００４０】
第十六の発明としては、第九の発明にかかり、前記第１駆動制御信号が、「前記複数のバンクアクティブ信号がアクティブになる全体区間＋前記第１遅延部の遅延時間」の間にアクティブ状態を維持することを特徴とする電圧発生装置を提供する。
【００４１】
第十七の発明としては、第九の発明にかかり、前記第１駆動制御信号が、前記第１論理演算部の出力信号が非アクティブになる時点に同期してアクティブになり、前記第１遅延部の出力信号がアクティブになる時点に同期して非アクティブになることを特徴とする電圧発生装置を提供する。
【００４２】
第十八の発明としては、第七の発明にかかり、前記第１選択駆動部が、コア電圧印加端と前記プルアップ駆動信号の出力端との間に接続され、ゲート端子を介して前記バイアス電圧が印加されるプルアップ駆動素子と、前記第１駆動制御信号に応じて前記プルアップ駆動素子を選択的に駆動する第１選択手段とを備えたことを特徴とする電圧発生装置を提供する。
【００４３】
第十九の発明としては、第十八の発明にかかり、前記プルアップ駆動素子が、第１ＰＭＯＳトランジスタを備えたことを特徴とする電圧発生装置を提供する。
【００４４】
第二十の発明としては、第十八の発明にかかり、前記第１選択手段が、前記第１駆動制御信号を反転させる第１インバータと、該第１インバータの出力を反転させる第２インバータと、前記コア電圧印加端と前記プルアップ駆動素子のゲート端子との間に接続され、ゲート端子を介して前記第１インバータの出力が印加される第２ＰＭＯＳトランジスタと、前記第１インバータと前記第２インバータとの出力に応じて前記プルアップ駆動素子のゲート端子と前記バイアス電圧の印加端とを選択的に接続する第１伝送ゲートとを備えたことを特徴とする電圧発生装置を提供する。
【００４５】
第二十一の発明としては、第六の発明にかかり、前記第２アクティブ制御部が、複数のバンクアクティブ信号を組み合わせて異なる状態をとる第２駆動制御信号を出力するプルダウン用のアクティブ制御部と、前記第２駆動制御信号に応じて前記プルダウン電圧駆動部の駆動トランジスタのサイズを選択的に制御する第２選択駆動部とを備えたことを特徴とする電圧発生装置を提供する。
【００４６】
第二十二の発明としては、第二十一の発明にかかり、前記プルダウン用のアクティブ制御部が、前記複数のバンクアクティブ信号のうち、いずれか１つの信号がアクティブになる場合、前記第２駆動制御信号をアクティブにして出力することを特徴とする電圧発生装置を提供する。
【００４７】
第二十三の発明としては、第二十一の発明にかかり、前記プルダウン用のアクティブ制御部が、前記複数のバンクアクティブ信号を論理組み合わせを行なう第３論理演算部と、前記第３論理演算部の出力を一定時間遅延する第２遅延部と、前記第３論理演算部の出力と前記第２遅延部の出力とを論理組み合わせを行なう第４論理演算部とを備えたことを特徴とする電圧発生装置を提供する。
【００４８】
第二十四の発明としては、第二十三の発明にかかり、前記第３論理演算部が、前記複数のバンクアクティブ信号のうち、いずれか１つ以上の信号がアクティブになる場合、その出力信号をアクティブ状態に維持することを特徴とする電圧発生装置を提供する。
【００４９】
第二十五の発明としては、第二十三の発明にかかり、前記第３論理演算部が、第２ＮＯＲゲートであることを特徴とする電圧発生装置を提供する。
【００５０】
第二十六の発明としては、第二十五の発明にかかり、前記第２遅延部が、直列接続された複数のインバータからなる第２インバータチェーンを備えたことを特徴とする電圧発生装置を提供する。
【００５１】
第二十七の発明としては、第二十六の発明にかかり、前記第４論理素子が、第２ＮＡＮＤゲートであることを特徴とする電圧発生装置を提供する。
【００５２】
第二十八の発明としては、第二十三の発明にかかり、前記第３論理演算部が、前記複数のバンクアクティブ信号を対にしてそれぞれＮＯＲ演算する複数のＮＯＲゲートと、前記複数のＮＯＲゲートの出力をＮＡＮＤ演算する第３ＮＡＮＤゲートとを備えたことを特徴とする電圧発生装置を提供する。
【００５３】
第二十九の発明としては、第二十八の発明にかかり、前記第２遅延部が、前記第３論理演算部の出力を反転させる第４インバータと、直列接続された複数のインバータからなり、前記第４インバータの出力を反転させる第２インバータチェーンとを備えたことを特徴とする電圧発生装置を提供する。
【００５４】
第三十の発明としては、第二十一の発明にかかり、前記第２駆動制御信号が、前記複数のバンクアクティブ信号がアクティブになる全体区間＋前記第２遅延部の遅延時間にアクティブ状態を維持することを特徴とする電圧発生装置を提供する。
【００５５】
第三十一の発明としては、第二十一の発明にかかり、前記第２駆動制御信号が、前記第３論理演算部の出力信号が非アクティブになる時点に同期してアクティブになり、前記第２遅延部の出力信号がアクティブになる時点に同期して非アクティブになることを特徴とする電圧発生装置を提供する。
【００５６】
第三十二の発明としては、第二十一の発明にかかり、前記第２選択駆動部が、接地電圧印加端と前記プルダウン駆動信号の出力端との間に接続され、ゲート端子を介して前記バイアス電圧が印加されるプルダウン駆動素子と、前記第２駆動制御信号に応じて前記プルダウン駆動素子を選択的に駆動する第２選択手段とを備えたことを特徴とする電圧発生装置を提供する。
【００５７】
第三十三の発明としては、第三十二の発明にかかり、前記プルダウン駆動素子が、第１ＮＭＯＳトランジスタを備えたことを特徴とする電圧発生装置を提供する。
【００５８】
第三十四の発明としては、第三十二の発明にかかり、前記第２選択手段が、前記第２駆動制御信号を反転させる第３インバータと、前記第３インバータの出力を反転させる第４インバータと、前記接地電圧印加端と前記プルダウン駆動素子のゲート端子との間に接続してゲート端子を介して前記第４インバータの出力が印加される第２ＮＭＯＳトランジスタと、前記第３インバータと前記第４インバータとの出力に応じて前記プルダウン駆動素子のゲート端子と前記バイアス電圧の印加端とを選択的に接続する第２伝送ゲートと
を備えたことを特徴とする電圧発生装置を提供する。
【００５９】
第三十五の発明としては、第一の発明にかかり、前記アクティブ制御部が、待機モードの際に前記プルアップ電圧駆動部及び前記プルダウン電圧駆動部の駆動トランジスタサイズを増加させ、アクティブモードの際に前記バンクアクティブ信号のアクティブ区間の間より、一定の遅延時間さらに遅延された区間において前記プルアップ電圧駆動部及び前記プルダウン電圧駆動部の駆動トランジスタのサイズを低減させることを特徴とする電圧発生装置を提供する。
【００６０】
第三十六の発明としては、第三十五の発明にかかり、前記アクティブ制御部が、前記アクティブモードの際に前記バンクアクティブ信号のアクティブ区間の間より第１遅延時間分遅れた区間に前記プルアップ電圧駆動部の駆動トランジスタサイズを減少させる第３アクティブ制御部と、前記アクティブモードの際の前記バンクアクティブ信号のアクティブ区間の間より第２遅延時間分遅れた区間に前記プルダウン電圧駆動部の駆動トランジスタのサイズを低減させる第４アクティブ制御部とを備え、前記第１遅延時間と前記第２遅延時間とが、互いに異なる遅延時間を有することを特徴とする電圧発生装置を提供する。
【発明の効果】
【００６１】
本発明は、待機動作又はセルフリフレッシュ動作及びアクティブ動作の際、最終ドライブ端を制御するトランジスタを選択的にオン・オフ駆動し、待機モードの際には漏れ電流を低減させて出力マージンを確保し、アクティブの際には最終出力端の駆動能力を向上させることによってＤＲＡＭの動作を安定化させるという効果を提供する。
【発明を実施するための最良の形態】
【００６２】
以下、本発明の最も好ましい実施形態を添付した図面を参照しながら説明する。
【００６３】
図２は、本発明に係る電圧発生装置に関する回路図である。本発明は、コア電圧制御手段５０、出力駆動部５００及びアクティブ制御部（第一および第二アクティブ制御部）１００〜４００を備える。ここで、コア電圧制御手段５０は、コア電圧発生部、バイアス電圧発生部、ゲート電圧発生部、プルアップ電圧駆動部、プルダウン電圧駆動部を備える。
【００６４】
コア電圧制御手段５０と出力駆動部５００の構成は、従来のコア電圧制御手段１０と出力駆動部２０と同じであるため、同じ図面符号で説明し、これに対する詳しい構成及び動作の説明は省略することにする。
【００６５】
本発明の詳しい構成を説明すれば、第一または第二アクティブ制御部は、アクティブ制御部１００，３００と選択駆動部２００，４００とを備える。ここで、アクティブ制御部１００は、バンクアクティブ信号Ｂ＿ａｔｖ<０：ｎ>に応じて、各バンクがアクティブになったか否かを判断し、その結果に応じて駆動制御信号がアクティブになるか否かを制御する。
【００６６】
そして、選択駆動部２００は、ＰＭＯＳトランジスタＰ１０，Ｐ１１、インバータＩＶ１，ＩＶ２及び伝送ゲートＴ１を備える。ここで、インバータＩＶ１は、アクティブ制御部１００の出力を反転させる。ＰＭＯＳトランジスタＰ１０は、コア電圧ＶＣＯＲＥ印加端と伝送ゲートＴ１との間に接続され、ゲート端子を介してインバータＩＶ１の出力が印加される。ＰＭＯＳトランジスタＰ１１は、コア電圧ＶＣＯＲＥ印加端とプルアップ駆動信号ＰＤＲＶ印加端との間に接続され、ゲート端子がＰＭＯＳトランジスタＰ１０のドレイン端子に接続される。また、インバータＩＶ２は、インバータＩＶ１の出力を反転させる。伝送ゲートＴ１は、インバータＩＶ１，ＩＶ２の出力に応じてＰＭＯＳトランジスタＰ１０のドレイン端子とバイアス電圧ＰＢＩＡＳ印加端との間を選択的に接続する。
【００６７】
そして、アクティブ制御部３００は、バンクアクティブ信号Ｂ＿ａｔｖ<０：ｎ>に応じて各バンクがアクティブになったか否かを判断し、その結果に応じて駆動制御信号をアクティブにするか否かを制御する。
【００６８】
そして、選択駆動部４００は、ＮＭＯＳトランジスタＮ１０，Ｎ１１、インバータＩＶ３，ＩＶ４及び伝送ゲートＴ２を備える。ここで、インバータＩＶ３は、アクティブ制御部３００の出力を反転させる。ＮＭＯＳトランジスタＮ１０は、接地電圧ＶＳＳ印加端と伝送ゲートＴ２との間に接続され、ゲート端子を介してインバータＩＶ４の出力が印加される。ＮＭＯＳトランジスタＮ１１は、接地電圧ＶＳＳ印加端とプルダウン駆動信号ＮＤＲＶ印加端との間に接続され、ゲート端子がＮＭＯＳトランジスタＮ１０のドレイン端子に接続される。
【００６９】
また、インバータＩＶ４は、インバータＩＶ３の出力を反転させる。伝送ゲートＴ２は、インバータＩＶ３，ＩＶ４の出力に応じてＮＭＯＳトランジスタＮ１０のドレイン端子とバイアス電圧ＮＢＩＡＳ印加端との間を選択的に接続する。
【００７０】
図３は、図２のアクティブ制御部１００，３００に関する回路図である。ここで、アクティブ制御部１００の詳細回路は、アクティブ制御部３００の構成と同じであるため、本発明では、アクティブ制御部１００の詳しい構成をその実施形態として説明する。またアクティブ制御部１００，３００のうち、いずれか１つによっても選択駆動部２００，４００に信号を供給することができる。
【００７１】
アクティブ制御部１００は、ＮＯＲゲートＮＯＲ１、インバータＩＶ５〜ＩＶ８及びＮＡＮＤゲートＮＤ１を備える。ここで、ＮＯＲゲートＮＯＲ１は、バンクアクティブ信号Ｂ＿ａｔｖ<０>〜Ｂ＿ａｔｖ<３>をＮＯＲ演算して信号Ａ＿ｓｉｇを出力する。そして、インバータＩＶ５〜ＩＶ８は、ＮＯＲゲートＮＯＲ１の出力を遅延時間ＤＥＬ１の分遅延させて信号Ｂ＿ｓｉｇを出力する。ＮＡＮＤゲートＮＤ１は、ＮＯＲゲートＮＯＲ１の出力の信号Ａ＿ｓｉｇと、インバータＩＶ８の出力の信号Ｂ＿ｓｉｇとをＮＡＮＤ演算して信号Ｃ−ｓｉｇを出力する。
【００７２】
図４は、図２のアクティブ制御部１００，３００に関する他の実施形態である。
アクティブ制御部１００は、複数のＮＯＲゲートＮＯＲ２〜ＮＯＲｎ、ＮＡＮＤゲートＮＤ２，ＮＤ３及び複数のインバータＩＶ９〜ＩＶ１３を備える。ここで、ＮＯＲゲートＮＯＲ２は、バンクアクティブ信号Ｂ＿ａｔｖ<０>，Ｂ＿ａｔｖ<１>をＮＯＲ演算する。ＮＯＲゲートＮＯＲ３は、バンクアクティブ信号Ｂ＿ａｔｖ<２>，Ｂ＿ａｔｖ<３>をＮＯＲ演算する。ＮＯＲゲートＮＯＲｎは、バンクアクティブ信号Ｂ＿ａｔｖ<ｎ−１>，Ｂ＿ａｔｖ<ｎ>をＮＯＲ演算する。
【００７３】
ＮＡＮＤゲートＮＤ２は、ＮＯＲゲートＮＯＲ２〜ＮＯＲｎの出力をＮＡＮＤ演算する。インバータＩＶ９は、ＮＡＮＤゲートＮＤ２の出力を反転させる。インバータＩＶ１０〜ＩＶ１３は、インバータＩＶ９の出力を遅延させて出力する。ＮＡＮＤゲートＮＤ３は、インバータＩＶ９の出力とインバータＩＶ１３の出力とをＮＡＮＤ演算する。
【００７４】
このような構成を有する本発明の動作過程を、図５を参照して説明すれば、次の通りである。
【００７５】
まず、バイアス電圧ＰＢＩＡＳは、コア電圧ＶＣＯＲＥ−ＰＭＯＳトランジスタＰ６のしきい電圧（Ｖｔ）の周辺のレベル信号である。このようなバイアス電圧ＰＢＩＡＳは、ＰＭＯＳトランジスタＰ６に一定のゲート電圧を供給して一定の電流を流すようにする。また、バイアス電圧ＮＢＩＡＳは、接地電圧ＶＳＳ＋ＮＭＯＳトランジスタＮ６のしきい電圧（Ｖｔ）の周辺のレベル信号である。このようなバイアス電圧ＮＢＩＡＳは、ＮＭＯＳトランジスタＮ６に一定のゲート電圧を供給し、一定の電流を流すようにする。
【００７６】
そして、ＮＭＯＳトランジスタＮ８は、ビットラインプリチャージ電圧ＶＢＬＰをソースとしてビットラインプリチャージ電圧ＶＢＬＰが変化するにつれて速く動作するようになる。ＰＭＯＳトランジスタＰ８は、ビットラインプリチャージ電圧ＶＢＬＰをソースとしてビットラインプリチャージ電圧ＶＢＬＰが変化するにつれて速く動作するようになる。即ち、ソースフォロア構造であるＮＭＯＳトランジスタＮ８とＰＭＯＳトランジスタＰ８とは、全てビットラインプリチャージ電圧ＶＢＬＰのレベル変化に応じて速く動作し、ＰＭＯＳトランジスタＰ９及びＮＭＯＳトランジスタＮ９をターンオン／ターンオフさせる。
【００７７】
ここで、本発明は、アクティブ動作の際の出力端の駆動能力を向上させ、待機モード時の漏れ電流を低減させるため、最終ドライバー端の出力駆動部５００を制御するＰＭＯＳトランジスタＰ６，ＮＭＯＳトランジスタＮ６のサイズをモード別に変更するようになる。
まず、待機モードの際には、ＰＭＯＳトランジスタＰ６，Ｐ１１と、ＮＭＯＳトランジスタＮ６，Ｎ１１とを全て駆動して最終ドライバー端の駆動能力を低減させて待機電流の消耗を低減させる。
【００７８】
即ち、待機モードの際には、バンクアクティブ信号Ｂ＿ａｔｖ<０：ｎ>が全てローになって、アクティブ制御部１００が出力する駆動制御信号がローになり、これに応じて、伝送ゲートＴ１がターンオンされてＰＭＯＳトランジスタＰ６，Ｐ１１のゲート端子が互いに接続される。このとき、ＰＭＯＳトランジスタＰ１０は、ゲート端子にハイレベルの信号が印加され、ターンオフ状態を維持する。従って、バイアス電圧ＰＢＩＡＳに応じてＰＭＯＳトランジスタＰ６，Ｐ１１が同時にターンオンされる。
【００７９】
そして、待機モードの際には、バンクアクティブ信号Ｂ＿ａｔｖ<０：ｎ>が全てローになってアクティブ制御部３００が出力する駆動制御信号がローになり、これに応じて、伝送ゲートＴ２がターンオンされてＮＭＯＳトランジスタＮ６，Ｎ１１のゲート端子が互いに接続される。このとき、ＮＭＯＳトランジスタＮ１０は、ゲート端子にローレベルの信号が印加され、ターンオフ状態を維持する。従って、バイアス電圧ＮＢＩＡＳに応じてＮＭＯＳトランジスタＮ６，Ｎ１１が同時にターンオンされる。
【００８０】
その反面、アクティブ動作の際には、アクティブ制御部１００，３００の出力に応じてＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１とをターンオフさせ、ＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ６とをターンオンさせることによって、出力駆動部５００に出力される電流を増加させる。そして、アクティブ動作の際のチップ全体のアクティブモード区間より、さらに広い間隔の区間において、ＰＭＯＳトランジスタＰ６，ＮＭＯＳトランジスタＮ６の駆動能力を低減させるようになる。これに応じて、出力駆動部２０の駆動能力を増加させ、アクティブ動作の際の動作特性を向上させるようにする。
【００８１】
このようなアクティブ制御部１００，３００は、各バンクのアクティブ区間を示す内部アクティブレベル信号のバンクアクティブ信号Ｂ＿ａｔｖ<０：ｎ>を受信し、これをＮＯＲ演算する。そして、図５に示したように、バンクアクティブ信号Ｂ＿ａｔｖ<０：ｎ>のうち、いずれか１つのバンクがアクティブとなった場合、ＮＯＲゲートＮＯＲ１の出力信号Ａ＿ｓｉｇがローとなる。これに応じて、バンクのアクティブ区間（各バンクのアクティブ区間を合わせた区間）の間、信号Ａ＿ｓｉｇがローにアクティブになり、信号Ａ＿ｓｉｇをインバータＩＶ６，ＩＶ７の遅延時間の分遅延させた信号Ｂ＿ｓｉｇがローにアクティブになる。
【００８２】
結局、アクティブ制御部１００，３００の出力信号Ｃ＿ｓｉｇは、信号Ａ＿ｓｉｇの非アクティブ時点に同期してハイレベルにアクティブとなり、信号Ｂ＿ｓｉｇのアクティブ時点に同期してローレベルに非アクティブとなる。即ち、信号Ａ＿ｓｉｇのアクティブ区間に一定の遅延時間ＤＥＬ１を足して出力信号Ｃ＿ｓｉｇを出力することによって、アクティブモード時に信号Ｃ＿ｓｉｇのアクティブ区間、ＰＭＯＳトランジスタＰ６，ＮＭＯＳトランジスタＮ６の駆動能力を低減させる。
【００８３】
ここで、上述した一定の遅延時間ＤＥＬ１は、アクティブ制御部１００，３００のインバータＩＶ６，ＩＶ７によって予め設定された遅延時間を示す。
【００８４】
即ち、アクティブモードの際には、バンクアクティブ信号Ｂ＿ａｔｖ<０：ｎ>のうち、いずれか１つがハイとなり、アクティブ制御部１００が出力する駆動制御信号がハイとなる。
【００８５】
これに応じて、伝送ゲートＴ１がターンオフされ、ＰＭＯＳトランジスタＰ１０がターンオンされ、ＰＭＯＳトランジスタＰ１１のゲート端子にコア電圧ＶＣＯＲＥが印加される。これに応じて、ＰＭＯＳトランジスタＰ１１がターンオフ状態を維持する。
【００８６】
また、アクティブモードの際には、バンクアクティブ信号Ｂ＿ａｔｖ<０：ｎ>のうち、いずれか１つがハイとなり、アクティブ制御部３００が出力する駆動制御信号がハイとなる。
【００８７】
これに応じて、伝送ゲートＴ２がターンオフされ、ＮＭＯＳトランジスタＮ１０がターンオンされ、ＮＭＯＳトランジスタＮ１１のゲート端子に接地電圧ＶＳＳが印加される。これに応じて、ＮＭＯＳトランジスタＮ１１がターンオフ状態を維持する。
【００８８】
一方、本発明は、プルアップ用のアクティブ制御部１００の遅延時間とプルダウン用のアクティブ制御部３００の遅延時間とが同じであることを、その実施形態として説明したが、本発明は、これに限定されず、プルアップ用のアクティブ制御部１００の遅延時間とプルダウン用のアクティブ制御部３００の遅延時間とを互いに異るように設定することもできる。
【００８９】
尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００９０】
【図１】従来の電圧発生装置に関する回路図である。
【図２】本発明に係る電圧発生装置に関する回路図である。
【図３】図２のアクティブ制御部に関する回路図である。
【図４】図２のアクティブ制御部に関する他の実施形態である。
【図５】本発明に係る電圧発生装置の動作タイミング図である。
【符号の説明】
【００９１】
５０  コア電圧制御手段
１００、３００  アクティブ制御部
２００、４００  選択駆動部
５００  出力駆動部
【図１】
2007095286.tif 000003
【図２】
2007095286.tif 000004
【図３】
2007095286.tif 000005
【図４】
2007095286.tif 000006
【図５】
2007095286.tif 000007