(57)【要約】【課題】サージ耐量を高め易い高出力半導体装置を得ること。【解決手段】支持基板１上に絶縁層３と半導体層５とがこの順に形成されたＳＯＩ基板１０と、該ＳＯＩ基板に形成された複数の横型ＤＭＯＳトランジスタ３０Ａとを備え、各横型ＤＭＯＳトランジスタのソース領域１２の周囲にバックゲート領域１４ａ，１４ｂが形成されている高出力半導体装置を作製するにあたり、金属もしくは合金またはバックゲート領域と同じ導電型の不純物拡散領域により、バックゲート領域から絶縁層側に延びる導電部をバックゲート領域の各々に直接接続させて半導体層に形成する。【選択図】        図２
2007201154.tif 000002
【特許請求の範囲】
【請求項１】
支持基板上に絶縁層と半導体層とがこの順に形成されたＳＯＩ基板と、該ＳＯＩ基板に形成された複数のＤＭＯＳトランジスタとを備え、前記半導体層に前記ＤＭＯＳトランジスタのソース領域と該ソース領域の周囲に位置するバックゲート領域とが形成されている高出力半導体装置であって、
前記バックゲート領域の各々に、金属もしくは合金または前記バックゲート領域と同じ導電型の不純物拡散領域によって前記半導体層に形成された導電部が直接接続されており、該導電部が前記バックゲート領域から前記絶縁層側に延びていることを特徴とする高出力半導体装置。
【請求項２】
前記半導体層の上面から下面に達するようにして形成され、隣り合う複数のＤＭＯＳトランジスタを１ユニットとして該ユニットを周囲の他のユニットから分離する素子分離領域を更に有し、
前記導電部が、前記素子分離領域の側面に沿って形成されていることを特徴とする請求項１に記載の高出力半導体装置。
【請求項３】
前記複数のＤＭＯＳトランジスタの各々が、隣のＤＭＯＳトランジスタと共用される１つのドレイン領域を有することを特徴する請求項１または２に記載の高出力半導体装置。
【請求項４】
前記複数のＤＭＯＳトランジスタの各々が１つのドレイン領域を有し、個々のＤＭＯＳトランジスタのドレイン領域が隣のＤＭＯＳトランジスタのドレイン領域に近接していることを特徴とする請求項１〜３のいずれか１つに記載の高出力半導体装置。
【請求項５】
隣接している２つのドレイン領域の間において前記半導体層上に形成された金属層をカソードとし、前記半導体層をアノードとして構成されて、前記カソードに前記バックゲート領域の少なくとも１つが接続されるショットキーバリアダイオードを更に有し、該ショットキーバリアダイオードが、前記隣接している２つのドレイン領域につき少なくとも１つ配置されていることを特徴とする請求項４に記載の高出力半導体装置。
【請求項６】
支持基板上に絶縁層と半導体層とがこの順に形成されたＳＯＩ基板と、該ＳＯＩ基板に形成された複数のＤＭＯＳトランジスタとを備え、前記半導体層に前記ＤＭＯＳトランジスタのソース領域と該ソース領域の周囲に位置するバックゲート領域とが形成されている高出力半導体装置であって、
前記半導体層上に形成された金属層をカソードとし、前記半導体層をアノードとして構成されて、前記カソードに前記バックゲート領域の少なくとも１つが接続されるショットキーバリアダイオードを有し、該ショットキーバリアダイオードが、前記ＤＭＯＳトランジスタの１つにつき少なくとも１つ配置されていることを特徴とする高出力半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ基板と該ＳＯＩ基板に形成された複数のＤＭＯＳトランジスタとを備えた高出力半導体装置に関するものである。
【背景技術】
【０００２】
近年、集積回路には多機能化および小型化が求められている。このようなニーズに応えるため、今日では、制御回路、処理回路、周辺回路等、種々の回路を搭載した半導体装置の開発が進められている。このような半導体装置を得るにあたっては、今まで別々に製品化されていた回路素子、例えばアナログ回路の制御に適したバイポーラ（Bipolar）トランジスタ、ディジタル制御回路に適したＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタ、パワー制御に適したＤＭＯＳ（Double diffused MOS）トランジスタ等が１つの半導体基板に混載される。
【０００３】
バイポーラトランジスタ、ＣＭＯＳトランジスタ、ＤＭＯＳトランジスタ等のトランジスタは、所望の導電型を有する半導体基板に形成することができるが、例えば自動車用の集積回路のように高温環境下でも正確な動作が求められる集積回路を作製する際には、ＳＯＩ（Silicon On Insulator）基板、すなわち、絶縁層上に半導体層が形成された基板における半導体層に形成することが望まれる。同様に、大電流・高電圧のハイ・パワー制御回路を作製する際にも、高い耐圧性を得るという観点から、ＳＯＩ基板を用いることが望まれる。ＳＯＩ基板を用いれば、個々のトランジスタの動作速度の向上や消費電力の削減も容易に図ることができる。
【０００４】
例えば、ＳＯＩ基板にハイ・パワー制御回路のような高出力の回路を単独で、または他の回路と混載して形成して高出力半導体装置を得る場合、ＳＯＩ基板には複数のＤＭＯＳトランジスタがマトリックス状に配置される。このときのＤＭＯＳトランジスタとしては、ソース領域、該ソース領域の周囲に位置するバックゲート領域、およびドレイン領域の各々をＳＯＩ基板の半導体層に形成したＤＭＯＳトランジスタ（以下、このようなＤＭＯＳトランジスタを「横型ＤＭＯＳトランジスタ」という。）が多用される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＳＯＩ基板に形成した横型ＤＭＯＳトランジスタでは、静電気等による負サージ（衝撃放電）がドレイン領域に侵入したときに該負サージを逃がす経路がバックゲート領域に限定される。このため、複数の横型ＤＭＯＳトランジスタをＳＯＩ基板に集積した高出力半導体装置では、個々のバックゲート領域の大きさが制限されることから十分なサージ耐量を得ることが困難であり、信頼性を高め難いという問題がある。
【０００６】
この発明は、上記に鑑みてなされたものであり、サージ耐量を高め易い高出力半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を達成するこの発明の高出力半導体装置は、支持基板上に絶縁層と半導体層とがこの順に形成されたＳＯＩ基板と、該ＳＯＩ基板に形成された複数のＤＭＯＳトランジスタとを備え、半導体層にＤＭＯＳトランジスタのソース領域と該ソース領域の周囲に位置するバックゲート領域とが形成されている高出力半導体装置であって、バックゲート領域の各々に、金属もしくは合金またはバックゲート領域と同じ導電型の不純物拡散領域によって半導体層に形成された導電部が直接接続されており、該導電部がバックゲート領域から絶縁層側に延びていることを特徴とする。
【発明の効果】
【０００８】
この発明の高出力半導体装置では、横型ＤＭＯＳトランジスタにおけるバックゲート領域の各々に上記の導電部が接続されているので、静電気等による負サージ（負の衝撃放電）がドレイン領域に侵入してきたときでも該サージを逃がす経路が広く、結果として、高いサージ耐量を得ることができる。したがって、この発明によれば信頼性の高い高出力半導体装置を得易くなる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の高出力半導体装置の実施の形態について、図面を適宜参照して詳細に説明する。なお、この発明は以下に説明する実施の形態に限定されるものではない。
【００１０】
実施の形態１．
この発明の高出力半導体装置は、上述のように、ＳＯＩ基板に複数の横型ＤＭＯＳトランジスタが形成されているものである。ＳＯＩ基板は、支持基板上に絶縁層と半導体層とがこの順に形成された部分空乏構造または完全空乏構造のものを用いることができ、その作製方法は問わない。具体的には、シリコン基板に酸素をイオン注入して該シリコン基板中に絶縁層（埋め込み酸化膜）を形成したものや、シリコン基板と表面酸化膜を形成したシリコン基板とを貼り合わせて絶縁層（埋め込み酸化膜）を形成したもの等を用いることができる。より性能の高い高出力半導体装置を得るうえからは、完全空乏型のＳＯＩ基板を用いることが好ましい。
【００１１】
図１は、この発明の高出力半導体装置の一例を概略的に示す回路図である。同図に示す高出力半導体装置５０は、マトリックス状に配置された複数の横型ＤＭＯＳトランジスタ３０Ａを備えている。各列の横型ＤＭＯＳトランジスタ３０Ａは、ゲート電極同士がゲート配線ＧＷにより共通接続され、ソース電極同士がソース配線ＳＷにより共通接続されている。また、隣り合う２つの列を構成している各横型ＤＭＯＳトランジスタ３０Ａのドレイン電極は、１本のドレイン配線ＤＷにより共通接続されている。結果として、同じ列に属する各横型ＤＭＯＳトランジスタが互いに並列接続される。同図には示されていないが、個々の横型ＤＭＯＳトランジスタ３０Ａのバックゲート領域には、金属もしくは合金またはバックゲート領域と同じ導電型の不純物拡散領域によって形成された導電部が直接接続されている。この導電部はＳＯＩ基板の半導体層に形成されて、バックゲート領域から絶縁層側に延びている。
【００１２】
図２は、図１に示した高出力半導体装置５０の一例を概略的に示す断面図である。同図に示す高出力半導体装置５０Ａでは、支持基板としてのＰ- 型シリコン基板１と、Ｐ- 型シリコン基板１に形成された埋め込み酸化膜（シリコン酸化物膜）３と、埋め込み酸化膜３を覆うＮ- 型単結晶シリコン層５とを有するＳＯＩ基板１０に、複数の横型ＤＭＯＳトランジスタ３０Ａがマトリックス状に形成されている。ただし、図２においては１つの行を構成している複数の横型ＤＭＯＳトランジスタ３０Ａのうちの４つのみが現れている。上記の埋め込み酸化膜３が絶縁層（以下、「絶縁層３」という。）に相当し、Ｎ- 型単結晶シリコン層５が半導体層（以下、「半導体層５」という。）に相当する。
【００１３】
個々の横型ＤＭＯＳトランジスタ３０Ａは、半導体層５に形成されたソース領域１２と、ソース領域１２に隣接して半導体層５に形成された第１バックゲート領域１４ａと、ソース領域１２および第１バックゲート領域１４ａそれぞれの周囲（側方および下方）に位置する第２バックゲート領域１４ｂと、バックゲート領域１４から所定の間隔をあけて半導体層５に形成されたドレイン領域１６とを有している。さらに、半導体層５上にゲート絶縁膜（図示せず。）を介して配置されたゲート電極１８と、ソース領域１２に接続されたソース電極２０と、ドレイン領域１６に接続されたドレイン電極２２とを有している。
【００１４】
各ソース領域１２はＮ+ 型不純物拡散領域からなり、各第１バックゲート領域１４ａはＰ+ 型不純物拡散領域からなり、各第２バックゲート領域１４ｂはＰ型不純物拡散領域からなる。これらソース領域１２、第１バックゲート領域１４ａ、および第２バックゲート領域１４ｂは、１つの横型ＤＭＯＳトランジスタ３０Ａにつき１つ形成されている。一方、各ドレイン領域１６は、ソース領域１２と同様にＮ+ 型不純物拡散領域からなるが、１つの横型ＤＭＯＳトランジスタ３０Ａに対応するドレイン領域１６は、行方向において当該横型ＤＭＯＳトランジスタ３０Ａと隣り合う他の１つの横型ＤＭＯＳトランジスタ３０Ａと共用される。個々のドレイン領域１６は、半導体層５に形成されたＮ型不純物拡散領域１６ａ上に位置している。
【００１５】
なお、「Ｐ- 型」、「Ｐ型」、「Ｐ+ 型」、「Ｎ- 型」、「Ｎ型」、および「Ｎ+ 型」は、それぞれ半導体の導電型を表している。「Ｐ+ 型」でのＰ型不純物（アクセプタ）濃度は「Ｐ型」でのＰ型不純物濃度よりも高く、「Ｐ型」でのＰ型不純物濃度は「Ｐ- 型」でのＰ型不純物濃度よりも高い。同様に、「Ｎ+ 型」でのＮ型不純物（ドナー）濃度は「Ｎ型」でのＮ型不純物濃度よりも高く、「Ｎ型」でのＮ型不純物濃度は「Ｎ- 型」でのＮ型不純物濃度よりも高い。
【００１６】
上述した複数の横型ＤＭＯＳトランジスタは、行方向に隣り合って１つのドレイン領域１６を共用する２つの横型ＤＭＯＳトランジスタ３０Ａ，３０Ａを１ユニットとして、ユニット毎に素子分離領域３２により分離されている。この素子分離領域３２は半導体層５の上面から下面（絶縁層３の上面）に達するようにして該半導体層５に形成されて、前述した複数の横型ＤＭＯＳトランジスタ３０Ａを複数のユニットに平面視上区画している。
【００１７】
このような素子分離領域３２は、例えばＳＯＩ基板１０に絶縁層３に達する溝（トレンチ）を形成し、該溝をシリコン酸化物等の絶縁性物質で埋めることにより形成することができる。図示の例では、絶縁層３に達する溝３２ａをシリコン酸化物３２ｂで埋めることにより、素子分離領域３２が形成されている。
【００１８】
また、半導体層５には、各横型ＤＭＯＳトランジスタ３０Ａにおけるソース領域１２、第１バックゲート領域１４ａ、およびドレイン領域１６それぞれの上面を露出させると共に、各ゲート電極１８の下方において半導体層５の上面を部分的に露出させるようにして、フィールド酸化膜３４が形成されている。さらに、半導体層５上には、各ソース領域１２、各第１バックゲート領域１４ａ、および各ドレイン領域１６それぞれの上面を覆うと共に、各ゲート電極１８およびフィールド酸化膜３４を覆うようにして、絶縁膜３６が形成されている。
【００１９】
各ソース電極２０および各ドレイン電極２２は、例えば、絶縁膜３６の所定箇所にコンタクトホールを形成し、これらのコンタクトホールをタングステンやアルミニウム−銅合金等で埋めることにより形成される。絶縁膜３６上には、１つの列を構成している各横型ＤＭＯＳトランジスタ３０Ａのソース電極２０を共通接続するようにしてソース配線ＳＷが形成されている。同様に、隣り合う２つの列の各横型ＤＭＯＳトランジスタ３０Ａのドレイン電極２２を共通接続するようにして、絶縁膜３６上にドレイン配線ＤＷが形成されている。
【００２０】
上述した構造の横型ＤＭＯＳトランジスタ３０Ａが複数形成されている高出力半導体装置５０Ａにおいては、個々の横型ＤＭＯＳトランジスタ３０Ａでの第２バックゲート領域１４ｂそれぞれに導電部４０が直接接続されている。この導電部４０は、素子分離領域３２の側面に沿って半導体層５に形成されたものであり、第２バックゲート領域１４ｂから絶縁層３側に延びている。したがって、半導体層５の表面の法線を含む平面に沿って導電部４０の断面をとると、該導電部４０は第２バックゲート領域１４ｂから絶縁層３側に延びている。導電部４０の厚みは、ゲート電極１８と平面視上重ならない範囲内で適宜選定可能である。導電部４０の下端は絶縁層３に達している。
【００２１】
このような導電部４０は、例えばタングステンやアルミニウム−銅合金等の金属ないし合金により形成することも可能である。しかしながら、工数の増加を抑えて第２バックゲート領域１４ｂとの接触面積が広い導電部４０を形成するという観点からは、バックゲート領域１４ａ，１４ｂと同じ導電型を有する不純物拡散領域によって該導電部４０を形成することが好ましい。図２に示した導電部４０は、第２バックゲート領域１４ｂと同じ導電型を有する不純物拡散領域によって形成されている。
【００２２】
不純物拡散領域によって導電部４０を形成する場合、該導電部４０は、例えば素子分離領域３２の形成に先立って半導体層５の所定箇所、すなわち導電部４０の形成予定箇所にイオン注入法によって所望の不純物（アクセプタ）を注入し、該不純物を活性化して不純物拡散層を形成することにより形成される。また、素子分離領域３２の形成に先立って半導体層５の所定箇所、すなわち素子分離領域３２および導電部４０それぞれの形成予定箇所にイオン注入法によって所望の不純物（アクセプタ）を注入し、該不純物を活性化して不純物拡散層を形成した後に素子分離領域３２を形成することによっても、設けることができる。
【００２３】
上述の導電部４０を有する高出力半導体装置５０Ａでは、静電気等による負サージがドレイン領域１６に侵入してきたときに、該負サージを第１バックゲート領域１４ａと第２バックゲート領域１４ｂと導電部４０とに逃がすことができる。導電部４０がない従来の高出力半導体装置に比べて負サージを逃がすための経路が増大するので、この高出力半導体装置５０Ａではサージ耐量を容易に高めることができ、結果として、信頼性を高めることも容易である。
【００２４】
実施の形態２．
この発明の高出力半導体装置においては、実施の形態１で説明した導電部の他にショットキーバリアダイオードを併用して、サージ耐量を高めることもできる。この場合、個々の横型ＤＭＯＳトランジスタは、１つのドレイン領域を隣の横型ＤＭＯＳトランジスタ３０Ａと共用するもの（実施の形態１参照）であってもよいし、各々が１つのドレイン領域を有するものであってもよい。そして、各横型ＤＭＯＳトランジスタにドレイン領域を１つずつ設ける場合、これらの横型ＤＭＯＳトランジスタは、各々のドレイン領域が隣の横型ＤＭＯＳトランジスタのドレイン領域と隣接（近接）するように配置することが好ましい。
【００２５】
図３は、実施の形態１で説明した導電部の他にショットキーバリアダイオードを有する高出力半導体装置の一例を概略的に示す断面図である。同図に示す高出力半導体装置７０では、図１または図２に示した高出力半導体装置５０，５０Ａにおけるのと同様に、ＳＯＩ基板１０に複数の横型ＤＭＯＳトランジスタ３０Ｂがマトリックス状に形成されている。ただし、図３においては、１つの行を構成している複数の横型ＤＭＯＳトランジスタ３０Ｂのうちの４つのみが現れている。
【００２６】
これらの横型ＤＭＯＳトランジスタ３０Ｂは、各々が１つのドレイン領域１６を有するという点を除き、図２に示した横型ＤＭＯＳトランジスタ３０Ｂと同じ構造を有している。横型ＤＭＯＳトランジスタ３０Ｂの各々は、行方向において当該横型ＤＭＯＳトランジスタ３０Ｂと隣り合う他の１つの横型ＤＭＯＳトランジスタ３０Ｂとドレイン領域１６，１６同士が隣接（近接）するようにして配置されている。なお、図３に示した構成要素のうちで図２に示した構成要素と共通するものについては、図２で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００２７】
高出力半導体装置７０の最大の特徴は、前述した導電部４０の他にショットキーバリアダイオード６０を併用してサージ耐量を高めている点にある。図示の例では、互いに隣接（近接）する２つのドレイン領域１６，１６につき１つのショットキーバリアダイオード６０が配置されている。これらのショットキーバリアダイオード６０は、いずれも、半導体層５上に形成された金属層５５をカソードとし、半導体層５をアノードとして構成されており、金属層５５は、互いに隣接（近接）する２つのドレイン領域１６，１６の間において半導体層５上に形成されている。
【００２８】
上記の金属層５５にはコンタクトプラグ６２を介して上部配線６４が接続されており、上部配線６４は、図３には現れていない他のコンタクトプラグを介して、対応する２つの横型ＤＭＯＳトランジスタ３０Ｂの少なくとも一方の第１バックゲート領域１４ａに接続されている。すなわち、ショットキーバリアダイオード６０と、該ショットキーバリアダイオード６０に対応する２つの横型ＤＭＯＳトランジスタ３０Ｂの少なくとも一方の第１バックゲート領域１４ａとは、短絡されている。
【００２９】
このような構成を有する高出力半導体装置７０においては、静電気等による負サージがドレイン領域１６に侵入してきたときに、該負サージを第１バックゲート領域１４ａと第２バックゲート領域１４ｂと導電部４０とに逃がすことができる他に、ショットキーバリアダイオード６０にも逃がすことができる。したがって、高出力半導体装置７０では、実施の形態１で説明した高出力半導体装置５０Ａに比べてもサージ耐量を高めることが容易であり、結果として、信頼性を更に高めることができる。
【００３０】
実施の形態３．
この発明の高出力半導体装置においては、ショットキーバリアダイオードのみを用いてサージ耐量を高めることもできる。この場合、個々の横型ＤＭＯＳトランジスタは、１つのドレイン領域を隣の横型ＤＭＯＳトランジスタ３０Ａと共用するもの（実施の形態１参照）であってもよいし、各々が１つのドレイン領域を有するものであってもよい。そして、各横型ＤＭＯＳトランジスタにドレイン領域を１つずつ設ける場合、これらの横型ＤＭＯＳトランジスタは、当該横型ＤＭＯＳトランジスタのドレイン領域が隣の横型ＤＭＯＳトランジスタのドレイン領域と隣接（近接）するようにして配置されていてもよし（実施の形態２参照）、当該横型ＤＭＯＳトランジスタのソース領域が隣の横型ＤＭＯＳトランジスタのソース領域と隣接（近接）するようにして配置されていてもよい。
【００３１】
図４は、上述したショットキーバリアダイオードのみを用いてサージ耐量を高めた高出力半導体装置の一例を概略的に示す断面図である。同図に示す高出力半導体装置８０では、図１〜図３に示した高出力半導体装置５０，５０Ａ，７０におけるのと同様に、ＳＯＩ基板１０に複数の横型ＤＭＯＳトランジスタ３０Ｃがマトリックス状に形成されている。ただし、図４においては、１つの行を構成している複数の横型ＤＭＯＳトランジスタ３０Ｃのうちの４つのみが現れている。
【００３２】
横型ＤＭＯＳトランジスタ３０Ｃの各々は、行方向において当該横型ＤＭＯＳトランジスタ３０Ｃと隣り合う他の１つの横型ＤＭＯＳトランジスタ３０Ｃとソース領域１２，１２同士が隣接（近接）するようにして配置されているという点を除き、図３に示した横型ＤＭＯＳトランジスタ３０Ｂと同様の構造を有している。ただし、隣り合う２つの列を構成している各横型ＤＭＯＳトランジスタ３０Ｃのソース電極は、１本のソース配線ＳＷにより共通接続されている。図４に示した構成要素のうちで図３に示した構成要素と共通するものについては、図３で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００３３】
高出力半導体装置８０の最大の特徴は、ショットキーバリアダイオード６０のみを用いてサージ耐量を高めている点にある。ショットキーバリアダイオード６０は、横型ＤＭＯＳトランジスタ３０Ｃの１つにつき少なくとも１つ形成されており、個々のショットキーバリアダイオード６０は、図３に示したショットキーバリアダイオード６０と同様に、図４には現れていないコンタクトプラグを介して、対応する横型ＤＭＯＳトランジスタ３０Ｃの第１バックゲート領域１４ａと短絡されている。
【００３４】
このような構成を有する高出力半導体装置８０においては、静電気等による負サージがドレイン領域１６に侵入してきたときに、該負サージをショットキーバリアダイオード６０に逃がすことができる。したがって、高出力半導体装置８０では、ショットキーバリアダイオード６０がない従来の高出力半導体装置に比べてサージ耐量を高めることが容易であり、結果として、信頼性を高めることも容易である。
【００３５】
以上、３つの形態を挙げてこの発明の高出力半導体装置を説明したが、前述のように、この発明の高出力半導体装置は上記の各形態に限定されるものではない。種々の変形、修飾、組合せ等が可能である。例えば、バックゲート領域に直接接続される導電部は、素子分離領域の側面全体に亘るようにして半導体層に形成してもよいし、素子分離領域の側面に沿って間欠的に位置するようにして半導体層に形成してもよい。さらには、素子分離領域から離隔させて半導体層に形成することも可能である。また、実施の形態１で説明したユニットは、行方向に隣り合う横型ＤＭＯＳトランジスタによって構成する以外に、列方向に隣り合う横型ＤＭＯＳトランジスタによって構成することも可能である。横型ＤＭＯＳトランジスタの素子構成は、図２〜図４に示した素子構成以外にも適宜選定可能である。そして、この発明の高出力半導体装置には、横型ＤＭＯＳトランジスタの他に、バイポーラトランジスタやＣＭＯＳトランジスタ等の回路素子を混載することができる。
【図面の簡単な説明】
【００３６】
【図１】この発明の高出力半導体装置の一例を概略的に示す回路図である。
【図２】図１に示した高出力半導体装置の一例を概略的に示す断面図である。
【図３】この発明の高出力半導体装置の他の例を概略的に示す断面図である。
【図４】この発明の高出力半導体装置の更に他の例を概略的に示す断面図である。
【符号の説明】
【００３７】
１  支持基板（Ｐ- 型シリコン基板）
３  絶縁層
５  半導体層
１０  ＳＯＩ基板
１２  ソース領域
１４ａ  第１バックゲート領域
１４ｂ  第２バックゲート領域
１６  ドレイン領域
３０Ａ，３０Ｂ，３０Ｃ  横型ＤＭＯＳトランジスタ
３２  素子分離領域
４０  導電部
５０，５０Ａ，７０，８０  高出力半導体装置
５５  金属層（カソード）
６０  ショットキーバリアダイオード
【図１】
2007201154.tif 000003
【図２】
2007201154.tif 000004
【図３】
2007201154.tif 000005
【図４】
2007201154.tif 000006