(57)【要約】【課題】電荷蓄積量の飽和に影響されず、スミア現象などの影響されない、正確な撮像状態を示す検出信号を提供する撮像素子装置を提供する。【解決手段】フォトダイオード（ＰＤ）１１に蓄積された電荷量が所定レベルを越えたか否かを比較回路２３で検出し、越えたときスイッチ２２を閉成してＰＤ１１蓄積された電荷を放出させ、比較回路２３で検出したことをカウンタ３２で計数する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電荷蓄積型撮像素子と、
比較回路と、
該電荷蓄積型撮像素子に蓄積された電荷を放電する第１スイッチ素子と、
前記電荷蓄積型撮像素子の出力信号を前記比較回路に選択的に導く、該第１スイッチ素子は逆スイッチング動作する、第２スイッチ素子と、
前記第２スイッチ素子を経由して前記比較回路に入力された前記電荷蓄積型撮像素子の出力信号が所定レベルを越えたとき、前記第２スイッチ素子を開成し、かつ、前記第１スイッチ素子を閉成して前記電荷蓄積型撮像素子に蓄積された電荷を放出させるリセット回路と、
所定周期でクリアされ、前記比較回路が当該比較回路に入力された前記電荷蓄積型撮像素子の出力信号が所定レベルを越えたとき出力されるパルスを計数するカウンタ回路と
を有する、撮像素子装置。
【請求項２】
前記カウンタ回路の後段に、該カウンタ回路の計数値を補償する補償回路をさらに有する、
請求項１に記載の撮像素子装置。
【請求項３】
制御回路をさらに有し、
該制御回路は、前記所定の周期として、フレーム周期ごとに、前記カウンタ回路にクリア信号を出力する、
請求項１または２に記載の撮像素子装置。
【請求項４】
前記制御回路は、前記所定の周期ごとに、前記カウンタ回路にクリア信号を出力するとともに、前記第２スイッチ素子を開成し、かつ、前記第１スイッチ素子を閉成する、
請求項３に記載の撮像素子装置。
【請求項５】
前記電荷蓄積型撮像素子はＣＣＤ撮像素子を含む、
請求項１〜４のいずれかに記載の撮像素子装置。
【請求項６】
前記電荷蓄積型撮像素子はＣ−ＭＯＳ撮像素子を含む、
請求項１〜４のいずれかに記載の撮像素子装置。
【請求項７】
比較回路と、
電荷蓄積型撮像素子に蓄積された電荷を放電する第１スイッチ素子と、
前記電荷蓄積型撮像素子の出力信号を前記比較回路に選択的に導く、該第１スイッチ素子は逆スイッチング動作する、第２スイッチ素子と、
前記第２スイッチ素子を経由して前記比較回路に入力された前記電荷蓄積型撮像素子の出力信号が所定レベルを越えたとき、前記第２スイッチ素子を開成し、かつ、前記第１スイッチ素子を閉成して前記電荷蓄積型撮像素子に蓄積された電荷を放出させるリセット回路と
を有する撮像素子装置の信号処理回路。
【請求項８】
前記信号処理回路は、所定周期でクリアされ、前記比較回路が当該比較回路に入力された前記電荷蓄積型撮像素子の出力信号が所定レベルを越えたとき出力されるパルスを計数する、カウンタ回路を有する、
請求項７に記載の信号処理回路。
【請求項９】
前記カウンタ回路の後段に、該カウンタ回路の計数値を補償する補償回路をさらに有する、
請求項８に記載の信号処理回路。
【請求項１０】
制御回路をさらに有し、
該制御回路は、前記所定の周期として、フレーム周期ごとに、前記カウンタ回路にクリア信号を出力する、
請求項８または９に記載の信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は撮像素子装置およびその信号処理回路に関する。
より特定的には、本発明は、電荷結合（ＣＤＤ）型素子、Ｃ−ＭＯＳセンサなど、電荷蓄積型素子を用いた撮像素子デバイスの信号処理に関する。
【背景技術】
【０００２】
デジタルカメラ、ビデオカメラ装置などの撮像装置には、撮像素子として、ＣＣＤ素子、Ｃ−ＭＯＳセンサなどが用いられている。
撮像素子には、複数のＣＣＤ素子、または複数のＣ−ＭＯＳ素子を有しており、各素子で受光した光を電気信号に変換し、蓄積する。そのため、撮像素子にはフォトダイオードのような、光感応と電荷蓄積を行う素子が設けられている。撮像素子において蓄積された電荷量が受光した光の強度（振幅）を表す。
撮像素子の検出信号を取り出すとき、フォトダイオードで蓄積された電圧信号が転送されて、後段の回路において使用される。
後段の回路としては、撮像素子を構成する複数のフォトダイオードで検出したアナログ電圧信号を選択する選択回路、選択回路で選択されたアナログ電圧信号をデジタル信号に変換するＡ／Ｄ変換回路、Ａ／Ｄ変換回路で変換された撮像信号を１フレーム内の画像データとして記憶するフレームメモリ、フレームメモリに記憶された画像データを、たとえば、液晶表示器に表示したり、画像メモリに記憶する信号回路などがある。
【０００３】
以下、撮像素子として、代表的にＣＣＤ素子を例示して述べる。
撮像素子においては、図４（Ａ）、（Ｂ）に例示したように、制御回路から所定周期で、たとえば、１フレーム期間の周期で、リセットパルスが出力されて、ＣＣＤ素子を構成するフォトダイオードに蓄積された電荷量を転送して、上述した撮像素子の後段の回路において取り込む。
図４（Ａ）、（Ｂ）に例示したように、フォトダイオードで受光する光の量が、少ない場合は、電荷蓄積量が法務することはない。しかしながら、強い光を受光すると、フォトダイオードの電荷蓄積量が飽和し、正確な受光量を示さないという問題がある。
【０００４】
さらに、ＣＣＤ素子を用いた撮像素子は、転送路があり、電荷の漏れにより、スミアと呼ばれる疑似信号が発生し、正確な撮像状態を示さないと問題もある。
【０００５】
特許文献１は、赤外光を画像データに変換するために、パルスバイアス信号でスキャンして撮像素子の活性化を図る技術を開示している。
【特許文献１】特表平１１−５１４０８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載された技術は、依然として、図４（Ａ）、（Ｂ）を参照して述べた上記問題を克服できない。
【０００７】
本発明の目的は、電荷蓄積量の飽和に影響されず、スミア現象などの影響されない、正確な撮像状態を示す検出信号を提供する撮像素子装置を提供することにある。
また本発明の目的は、そのような撮像素子装置に用いる信号処理回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明によれば、電荷蓄積型撮像素子と、比較回路と、該電荷蓄積型撮像素子に蓄積された電荷を放電する第１スイッチ素子と、前記電荷蓄積型撮像素子の出力信号を前記比較回路に選択的に導く、該第１スイッチ素子は逆スイッチング動作する、第２スイッチ素子と、前記第２スイッチ素子を経由して前記比較回路に入力された前記電荷蓄積型撮像素子の出力信号が所定レベルを越えたとき、前記第２スイッチ素子を開成し、かつ、前記第１スイッチ素子を閉成して前記電荷蓄積型撮像素子に蓄積された電荷を放出させるリセット回路と、所定周期でクリアされ、前記比較回路が当該比較回路に入力された前記電荷蓄積型撮像素子の出力信号が所定レベルを越えたとき出力されるパルスを計数する、カウンタ回路とを有する、撮像素子装置が提供される。
【０００９】
また本発明によれば、比較回路と、電荷蓄積型撮像素子に蓄積された電荷を放電する第１スイッチ素子と、前記電荷蓄積型撮像素子の出力信号を前記比較回路に選択的に導く、該第１スイッチ素子は逆スイッチング動作する、第２スイッチ素子と、前記第２スイッチ素子を経由して前記比較回路に入力された前記電荷蓄積型撮像素子の出力信号が所定レベルを越えたとき、前記第２スイッチ素子を開成し、かつ、前記第１スイッチ素子を閉成して前記電荷蓄積型撮像素子に蓄積された電荷を放出させるリセット回路とを有する撮像素子装置の信号処理回路が提供される。
好ましくは、当該信号処理回路は、所定周期でクリアされ、前記比較回路が当該比較回路に入力された前記電荷蓄積型撮像素子の出力信号が所定レベルを越えたとき出力されるパルスを計数する、カウンタ回路を有する。
【発明の効果】
【００１０】
本発明においては、電荷蓄積型撮像素子が飽和する前を比較回路で検出し、電荷蓄積型撮像素子の電荷蓄積量が飽和する前にリセットする。それまでの電荷蓄積量をカウンタ回路で計数する。したがって、どのような強い光が撮像素子に入射しても、電荷蓄積型撮像素子が飽和することがなく、正確に検出できる。
【発明を実施するための最良の形態】
【００１１】
第１実施の形態
本発明の撮像素子装置および信号処理回路の第１実施の形態を、図１〜図３を参照して述べる。
本発明の実施の形態の撮像素子装置は、撮像素子デバイス１と、信号処理部３とを有する。
本発明の撮像素子装置は、図１に例示した構成を全て含む。
他方、本発明の信号処理回路は、撮像素子デバイス１においては、ＣＣＤ部分１０を除く前処理回路部２０、または、前処理回路部２０と信号処理部３の部分とを合体する部分を意味する。
【００１２】
撮像素子デバイス１は、撮像素子の１例としてのＣＣＤ部分１０と、前処理回路部２０とを有する。
本実施の形態では、撮像素子として、ＣＣＤ素子を例示して述べるが、Ｃ−ＭＯＣ撮像素子など、他の電荷蓄積型の撮像素子でも同じである。
図１において、ＣＣＤ部分１０に、１個のフォトダイオード（ＰＤ）１１をＣＣＤ素子を代表して例示している。フォトダイオード（ＰＤ）１１は受光した光を電荷に変換して蓄積する。
前処理回路部２０は、第１スイッチ２１と、第２スイッチ２２と、比較回路２３と、波形整形回路２４と、リセット回路２５とを有する。
第１スイッチ２１および第２スイッチ２２は、好ましくは、トランジスタを用いたアナログスイッチである。
【００１３】
信号処理部３は、制御回路３１と、カウンタ３２と、補償回路３３とを有する。
補償回路３３は必須ではない。その詳細と後述する。
【００１４】
図２（Ａ）、（Ｂ）を参照して図１に図解した回路動作を述べる。
クリア（リセット）動作
制御回路３１は、所定周期、たとえば、画像の１フレームごとに、第１クリア信号ＣＬＲ１をカウンタ３２に、第２クリア信号ＣＬＲ２をリセット回路２５に出力する。その結果、カウンタ３２は計数値がクリアされる。同様に、リセット回路２５は、第１クリア信号ＣＬＲ１に応じて、第１リセット信号ＲＳＴ１により第１スイッチ２１を開成させてＰＤ１１の電荷蓄積量が比較回路２３に入力しないようにし、第２リセット信号ＲＳＴ２により第２スイッチ２２を閉成させてＰＤ１１の電荷蓄積量を放電させる。
【００１５】
リセット回路２５は、基本的に、第１スイッチ２１と第２スイッチ２２とが逆動作、たとえば、第１スイッチ２１が閉成動作のときは、第２スイッチ２２が開成動作をするように、第１リセット信号ＲＳＴ１と第２リセット信号ＲＳＴ２とを出力する。
第１スイッチ２１および第２スイッチ２２としてトランジスタを用いたアナログスイッチの場合、第１リセット信号ＲＳＴ１および第２リセット信号ＲＳＴ２は、トランジスタのゲートに印加する、トランジスタをオン／オフする論理信号である。
【００１６】
制御回路３１から出力された、第１クリア信号ＣＬＲ１はカウンタ３２の計数値がクリアされる時間のパルス幅を有し、第２クリア信号ＣＬＲ２はリセット回路２５をトリガするパルスである。
またリセット回路２５から出力された第２リセット信号ＲＳＴ２はＰＤ１１が放電完了する期間、有効レベル、たとえば、ハイレベルの信号である。
【００１７】
動作開始
上記第１クリア信号ＣＬＲ１のパルス時間が終了すると、カウンタ３２は計数が可能となる。
第２リセット信号ＲＳＴ２のパルス時間が経過すると、第２スイッチ２２は開成されてＰＤ１１の放電は行わず、第１スイッチ２１は閉成されてＰＤ１１で電荷に変換され、蓄積されたＰＤ検出信号Ｓ１１が比較回路２３に入力される。
図２（Ａ）に図解したように、受光するに応じてＰＤ１１の電荷蓄積量が増加すると、ＰＤ検出信号Ｓ１１の信号レベルが高くなり、第１スイッチ２１を経由して比較回路２３に入力されるＦＤ検出信号Ｓ２１も増加する。
比較回路２３に入力されるＦＤ検出信号Ｓ２１が基準電圧ＶREF に到達すると、比較回路２３が有効レベル、たとえば、ハイレベルのパルス信号が出力される。
波形整形回路２４は、後述するリセット回路２５、カウンタ３２の回路動作を安定するため、比較回路２３から出力されてパルス信号を波形成形する。波形整形回路２４からの波形整形パルス信号Ｓ２４は、リセット回路２５およびカウンタ３２に出力される。
【００１８】
リセット回路２５は、第１スイッチ２１を開成するための第１リセット信号ＲＳＴ１を出力し、第２スイッチ２２を閉成するための第２リセット信号ＲＳＴ２を出力する。これにより、ＰＤ１１の電荷蓄積量が放電され、比較回路２３にはＰＤ１１の電荷蓄積量は入力されない。
【００１９】
カウンタ３２は、波形整形回路２４から出力された波形整形パルス信号Ｓ２４を計数する。たとえば、カウンタ３２は計数値を、１だけ増加させる。カウンタ３２の計数値は、所定期間に、たとえば、１フレーム期間に、ＰＤ１１の電荷蓄積量が何度放電されたからを示している。
たとえば、図２（Ａ）の例示においては、第１フレームでは、３回、ＰＤ１１の電荷蓄積量が放電され、第２フレームでは、５回、ＰＤ１１の電荷蓄積量が放電されたことを示している。所定期間内に、カウンタ３２の計数値が多いほど、図２（Ｂ）に示すように、ＰＤ１１で受光した光の強度が強いことを示している。
【００２０】
本実施の形態においては、基準電圧ＶREF をＰＤ１１が飽和する前の値に設定することにより、ＰＤ１１が飽和することはない。したがって、いかに強い光が照射されても、ＰＤ１１が飽和することはない。
【００２１】
基準電圧ＶREF は、ＰＤ１１が飽和するレベルより低い、適宜の値に設定することができる。
たとえば、基準電圧ＶREF を低い値に設定すると、ＰＤ１１がリセット（放電）される回数が多くなるが、カウンタ３２における検出の分解能は高くなる。他方、基準電圧ＶREF を高い値に設定すると、ＰＤ１１がリセット（放電）される回数が少なくなるが、カウンタ３２における検出の分解能は低くなる。
【００２２】
フレームの終了
制御回路３１は、次のフレームに到達したら、カウンタ３２の計数値を、図示しない後段の回路によって、読み取らせる。
後段の下院路によってカウンタ３２の計数値の入力が終了したら、制御回路３１は上述した、第１クリア信号ＣＬＲ１および第２クリア信号ＣＬＲ２を出力して、次のフレームの検出動作を再開させる。
【００２３】
変形態様
以下、補償回路３３について述べる。
【００２４】
補償回路３３の第１例
補償回路３３は、カウンタ３２の計数値を補償する。
カウンタ３２の計数値は、比較回路２３が何回、ＰＤ１１の電荷蓄積量が基準電圧ＶREF を越えたかを計数しているだけである。
図２（Ａ）に例示したように、１フレーム内で、ＰＤ１１の電荷蓄積量が基準電圧ＶREF を越えた回数が少ない場合も、多い度合いも出てくる。これらの回数は必ずしも、比例しない場合もある。そこで、補償回路３３がカウンタ３２の計数値を、カウンタ３２の計数値について補償する。補償は、計数値に応じた補償計数をテーブルとして保持しておき、テーブルルックアップ方式で行うことができる。
なお、補償回路３３の処理は、図示しない、後段の信号処理回路において行うこともできる。
【００２５】
補償回路３３の第２例
好ましくは、補償回路３３は、制御回路３１から第１クリア信号ＣＬＲ１を入力し、第１クリア信号ＣＬＲ１が入力される直前のカウンタ３２の計数値が更新された時間を測定し、その期間のＰＤ１１の電荷蓄積量を推定して、カウンタ３２の計数値に加算する。これにより、第１クリア信号ＣＬＲ１が入力される直前の、比較回路２３が基準電圧ＶREF
を越えるまでには蓄積されなかったＰＤ１１の電荷蓄積量を推定することができる。
補償回路３３をこのように動作させると、基準電圧ＶREF を高くして、ＰＤ１１の放電回数を少なくしても、高い分解能で、ＰＤ１１の電荷蓄積量を検出することができる。
【００２６】
図１を参照して述べた、本実施の形態の前処理回路部２０、信号処理部３は簡単な構成である。
特に、図１を参照して述べた信号処理回路は、カウンタ３２のデジタルの計数値、または、補償回路３３で補償されたデジタルの値として出力される。その結果、上述した利点に加えて、後段の回路において、Ａ／Ｄ変換処理を必要としないという利点、および、アナログ信号を伝送するときに遭遇するノイズの影響を受けにくいという利点がある。
【００２７】
詳細回路構成例
前処理回路部２０は、通常、ＣＣＤ部分１０の近傍に配置されるから、極力簡単な回路構成が望ましい。
特に、ＰＤ１１に対応して接続される、第１スイッチ２１、第２スイッチ２２、比較回路２３、波形整形回路２４およびリセット回路２５とを簡単な回路構成にすることが望ましい。
第１スイッチ２１と第２スイッチ２２とは、トランジスタを用いたスイッチ回路として構成できるから、非常に簡単な回路である。
比較回路２３は、たとえば、図３に例示した、１個のトランジスタ２３１と、１個のレベル変換回路２３２とで構成することができる。レベル変換回路２３２は、基準電圧ＶREF を、たとえば、トランジスタ２３１のしきい値にレベルに変換する、たとえば、抵抗器を含む回路である。このような回路構成をとると、比較回路２３も簡単な回路となる。
波形整形回路２４は必須ではない。よって、比較回路２３の識別信号をカウンタ３２、リセット回路２５で用いることができる。
リセット回路２５は、１個のインバータで構成することができる。たとえば、インバータを、比較回路２３の識別信号を反転する回路として用いる。
【００２８】
信号処理部３におけるカウンタ３２もＰＤ１１に対応して設けられるから、簡単な回路が好ましい。たとえば、８ビット程度のレジスタを組み合わせたカウンタで実現することができる。
【００２９】
本発明の実施の形態に際しては、上述した例示には限定されない。
もちろんＣＣＤ部分１０は、Ｃ−ＭＯＳセンサなど他の電荷蓄積型の撮像素子に置換してもよい。
【図面の簡単な説明】
【００３０】
【図１】図１は本発明の撮像素子装置の実施の形態の回路構成である。
【図２】図２は図１に図解した撮像素子装置における信号波形図である。
【図３】図３は図１に図解した比較回路の１回路構成例を示す図である。
【図４】図４は従来の撮像素子装置における信号波形図である。
【符号の説明】
【００３１】
１…撮像素子デバイス
１０…ＣＣＤ部分、１１…フォトダイオード（ＰＤ）
２０…前処理回路部、
２１、２２…スイッチ、２３…比較回路、
２４…波形整形回路、２５…リセット回路
ＲＳＴ１、ＲＳＴ２…第１リセット信号
３…信号処理部
３１…制御回路
ＣＬＲ１、ＣＬＲ２…クリア信号
３２…カウンタ、３３…補償回路
【図１】
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【図２】
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【図３】
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【図４】
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