(57)【要約】【課題】  トランジスタを形成する方法を提供することにある。【解決手段】  この方法は、（ａ）埋め込み誘電体層によって基板のバルク領域から分離された絶縁体上半導体構造（「ＳＯＩ」）層を含む基板を設けるステップと、（ｂ）埋め込み誘電体層に対するＳＯＩ層の境界面で所定のドーパント濃度を達成するためにＳＯＩ層に対して第１の注入を行うステップと、（ｃ）多結晶半導体ゲート導体（「ポリ・ゲート」）内ならびにポリ・ゲートに隣接して配置されたソース領域およびドレイン領域内で所定のドーパント濃度を達成するためにＳＯＩ層に対して第２の注入を行うステップとを含み、第１の注入の最大深さは第２の注入の最大深さより深い。【選択図】  図２
2007294950.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ構造を形成するための方法において、
（ａ）埋め込み誘電体層によって基板のバルク領域から分離された絶縁体上半導体構造（「ＳＯＩ」）層を含む前記基板を設けるステップと、
（ｂ）前記埋め込み誘電体層に対する前記ＳＯＩ層の境界面で所定のドーパント濃度を達成するために前記ＳＯＩ層に対して第１の注入を行うステップと、
（ｃ）多結晶半導体ゲート導体（「ポリ・ゲート」）内ならびに前記ポリ・ゲートに隣接して配置されたソース領域およびドレイン領域内で所定のドーパント濃度を達成するために前記ＳＯＩ層に対して第２の注入を行うステップと、
を含み、
前記第１の注入の最大深さが前記第２の注入の最大深さより大きい、方法。
【請求項２】
前記誘電体層のすぐ上にあって、ピーク・ドーパント濃度を有する注入を達成するように、前記第１の注入ステップが実行される、請求項１に記載の方法。
【請求項３】
前記ＳＯＩ層が前記誘電体層に接する場合に、前記第１の注入ステップが約１×１０19ｃｍ-3のドーパント濃度を生成する、請求項２に記載の方法。
【請求項４】
前記誘電体層が埋め込み酸化物（ＢＯＸ）層である、請求項３に記載の方法。
【請求項５】
前記ポリ・ゲートが、その後、形成されるはずの領域内に犠牲ゲートがまず形成され、前記犠牲ゲートが前記ポリ・ゲートより大きい表面領域を覆う、請求項４に記載の方法。
【請求項６】
犠牲ゲートが後で除去され、次に前記ポリ・ゲートならびに前記ソース領域および前記ドレイン領域が形成される、請求項１に記載の方法。
【請求項７】
前記犠牲ゲートの長さが前記ポリ・ゲートの長さより２０〜３０ｎｍだけ大きい、請求項６に記載の方法。
【請求項８】
誘電体キャップが前記第１の注入ステップから前記ポリ・ゲートをマスクしている間に前記ポリ・ゲートをマスクとして使用して前記第１の注入ステップを実行し、次に前記第２の注入ステップを実行する前に前記誘電体キャップを除去することにより、前記注入ステップが実行される、請求項１に記載の方法。
【請求項９】
誘電体キャップが前記第１および第２の注入ステップから前記ポリ・ゲートをマスクしている間に前記ポリ・ゲートをマスクとして使用して前記第１および第２の注入ステップを実行することにより、前記注入ステップが実行され、前記方法が、注入が行われないようにソース領域およびドレイン領域を同時にマスクしながら前記ポリ・ゲートに対して注入を行う第３の注入ステップをさらに含む、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の形成に関し、より具体的には、絶縁体上半導体構造（「ＳＯＩ：semiconductor-on-insulator」）基板のＳＯＩ層内のアクティブ半導体デバイスの構造およびそれを形成する方法に関する。
【背景技術】
【０００２】
電界効果トランジスタ（「ＦＥＴ：fieldeffect transistor」）は、半導体材料内のチャネルの形状および最終的にその導電率を制御するために電界を当てにするトランジスタである。ＦＥＴは、通常、ゲート、ドレイン、およびソースとして知られている３つの端子を有する。ゲート端子とソース端子との間に印加された電圧により、ソース端子とドレイン端子との間の電流が変調される。ＦＥＴには、ｐ型ＦＥＴまたは「ＰＦＥＴ」と、ｎ型ＦＥＴまたは「ＮＦＥＴ」という２通りのタイプが存在する。ＦＥＴのゲートに印加された電圧により、それに応じてソースからドレインへの電流の流れを増加するか、またはソースからドレインへの電流の流れを減少することができる。このようにして、所与の値のゲート電圧がＮＦＥＴとＰＦＥＴの両方に印加されると、一方のタイプのＦＥＴはオフ、すなわち、非導電性になり、もう一方のタイプのＦＥＴはオン、すなわち、導電性になる。ＦＥＴのチャネル領域は、ＮＦＥＴを生成するためのドープｐ型またはＰＦＥＴを生成するためのドープｎ型のいずれかになる。
【０００３】
ＣＭＯＳ回路内のＦＥＴは、バルク基板（bulksubstrate）内または好ましくはシリコン・オン・インシュレータ（ＳＯＩ：silicon-on-insulator）基板などの絶縁体上半導体構造基板内に設けることができる。ＳＯＩ基板では、トランジスタおよびダイオードなどのアクティブ・デバイスは、絶縁層によって基板のバルク領域から分離される比較的薄い単結晶半導体層内に設けられる。電界効果トランジスタ（ＦＥＴ）がＳＯＩ基板内に形成されると、そうではない場合より高速のスイッチング動作が達成される場合が多い。これは、トランジスタのドレイン接合とバルク基板との間の接合容量が大幅に低減されることによるものである。
【０００４】
オンになったときにトランジスタによって伝導される電流の量は、トランジスタのチャネル領域内の歪みを誘導するために相当な規模の応力がチャネル領域に加えられたときに、大きく増加する可能性がある。このような応力を誘導するために、様々な材料および技法を使用することができる。たとえば、アクティブ半導体領域が本質的にシリコンなどの単結晶半導体から構成される基板では、チャネル領域のエッジにあるＦＥＴのソース領域およびドレイン領域の一部分にシリコン・ゲルマニウム（「ＳｉＧｅ：silicon germanium」）からなる応力を加えられた領域を設けることにより、ＦＥＴのチャネル領域に有益な応力を加えることができる。
【０００５】
図１を参照すると、ＦＥＴのチャネル領域にこのようなＳｉＧｅ領域によって加えられる応力の規模をＳｉＧｅ領域の厚さの関数として描くグラフが示されている。このグラフで最も良く分かるように、応力（「Ｓｘｘ」）の負の値は単調に減少し、すなわち、チャネル領域に加えられた応力の規模は、ＳｉＧｅ領域の厚さ（「ｔＳｉＧｅ」）につれて単調に増加する。明らかに、図１に示されている深さの範囲内では、ＳｉＧｅ領域が基板の表面の下に延びる深さが深くなるほど、ＦＥＴのチャネル領域に加えられる応力の量が大きくなる。
【０００６】
残念ながら、ＳＯＩ基板では、ＳｉＧｅ領域の厚さがＳＯＩ層の全厚に加わる。接合容量特性が低い場合、ソース／ドレイン注入は、埋め込み酸化物に接するように設計しなければならない。ＳＯＩの厚さが大きくなると、これは、ソース／ドレイン領域に対して注入を行い、その領域を定義するために使用されるドーパントによりゲートの下にあるチャネル領域に対しても望ましくない注入を行うことなしに達成するのは難しいものになる。短いポリシリコン・ゲートに影響を及ぼすシリコンの厚さの問題に戻り、一例を示すことができる。通常は、ポリシリコン・ゲートの高さまたはＨｐｏｌｙは約１００ｎｍの厚さであり、シリコンの厚さ（Ｔｓｉ）は７０ｎｍであると想定する。ＳｉＧｅに関連する強い応力の恩恵を達成するためにＴｓｉが１００ｎｍ〜１２０ｎｍの範囲に増加した場合、この改良された厚さおよびドーパントに関する注入設計により、ポリシリコン・ゲートの侵入と、ソース／ドレイン注入によるゲートの下のチャネル領域の逆ドーピング（counter-doping）が引き起こされる（たとえば、ｎ型ドーパントがＮＦＥＴのｐ型ドープ・チャネル領域内に望ましくなく注入される）。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、このようなトランジスタのチャネル領域に影響を及ぼさないように延長され増加されたドーパント深さを有するトランジスタ・デバイスの形成方法を提供することが望ましいであろう。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、トランジスタの構造およびそれを形成するための方法が提供される。この方法は、（ａ）埋め込み誘電体層によって基板のバルク領域から分離された絶縁体上半導体構造（「ＳＯＩ」）層を含む基板を設けるステップと、（ｂ）埋め込み誘電体層に対するＳＯＩ層の境界面で所定のドーパント濃度を達成するためにＳＯＩ層に対して第１の注入を行うステップと、（ｃ）多結晶半導体ゲート導体（「ポリ・ゲート（poly gate）」）内ならびにポリ・ゲートに隣接して配置されたソース領域およびドレイン領域内で所定のドーパント濃度を達成するために前記ＳＯＩ層に対して第２の注入を行うステップとを含み、第１の注入の最大深さは第２の注入の最大深さより大きい。
【０００９】
この方法の好ましい一態様によれば、異なる極性のトランジスタを有する相補型金属酸化膜半導体（ＣＭＯＳ：complementary metal oxide）構造を形成する際に同じ構造を使用することができる。
【発明を実施するための最良の形態】
【００１０】
図２は、相補型金属酸化膜半導体（「ＣＭＯＳ」）技術を使用して回路内に設けることが可能なものなどのＰＦＥＴおよびＮＦＥＴを含む本発明の一実施形態による構造を例示している。本明細書に示されている様々な例では、本発明の諸実施形態によるＰＦＥＴトランジスタおよびＮＦＥＴトランジスタの両方を形成するための技法が記載されている。しかし、本明細書に記載されている構造および方法は、ＮＦＥＴのみまたはＰＦＥＴのみの構造および形成、ならびにＮＦＥＴのみを使用して実現される回路、ＰＦＥＴのみを使用する回路、ＮＦＥＴとＰＦＥＴの組み合わせを使用する回路にも適用可能であることが理解されるであろう。
【００１１】
図２は、本発明の第１の実施形態によるｐ型電界効果トランジスタ（ＰＦＥＴ(ｐＦＥＴ)：p-type field effect transistor）２１０およびｎ型電界効果トランジスタ（ＮＦＥＴ(ｎＦＥＴ)：n-type field effect transistor）２２０を例示する断面図である。図２に例示されている通り、ＰＦＥＴ２１０は、単結晶アクティブ半導体領域２０４ａ内に設けられた１対のソース／ドレイン領域２１６および２１７を有する。加えて、ＮＦＥＴ２２０は、単結晶アクティブ半導体領域２０４ｂ内に設けられた１対のソース／ドレイン領域２２６および２２７を有する。基板２０６は、好ましくは、単結晶半導体の比較的薄い層が「ＳＯＩ」層として設けられている、シリコン・オン・インシュレータ（ＳＯＩ）基板などの絶縁体上半導体構造基板である。このＳＯＩ層は、アクティブ半導体領域２０４ａおよび２０４ｂを含み、埋め込み絶縁層２５０または埋め込み酸化物（「ＢＯＸ：buried oxide」）層２５０によって基板のバルク領域２０８から分離されている。図２に図示されている通り、アクティブ半導体領域２０４ａおよび２０４ｂは、浅いトレンチ分離（「ＳＴＩ：shallow trench isolation」）領域２３０ａによって互いに横に分離され隔離されている。同様のＳＴＩ領域２３０ｂおよび２３０ｃは、ＳＴＩ領域２３０ｂの左側およびＳＴＩ領域２３０ｃの右側に設けられている他のアクティブ半導体領域（図示せず）からアクティブ半導体領域２０４ａおよび２０４ｂのそれぞれを横に分離している。
【００１２】
ＰＦＥＴ２１０のゲート・スタックは、好ましくはポリシリコンなどの多結晶半導体を含むゲート導体２１２を含む。ゲート導体２１２はアクティブ半導体領域２０４ａ内のチャネル領域２１５の上に重なり、そのゲート導体２１２はゲート誘電体層２１８によってチャネル領域２１５から分離されている。例証として、ゲート導体２１２の厚さ、すなわち、ゲート誘電体層２１８より上のその高さ２７５は好ましくは約７０ｎｍであり、ＳＯＩ層の厚さ２８５は好ましくは約１００ｎｍである。したがって、ゲート導体は実質的にＳＯＩ層の厚さ２８５より短い。この場合、ゲート導体２１２はＳＯＩ層の厚さより約３０％短い。他の例では、百分率による差は、これより多い場合もあればこれより少ない場合もあるが、依然として厚さの実質的な差を表している。
【００１３】
ゲート導体２１２は、典型的には比較的薄い第１のスペーサ２１３とより厚い第２のスペーサ２１４とを含む誘電体スペーサによって横から側面を守られている。例証として、第１および第２のスペーサ２１３および２１４のそれぞれは、誘電体の付着と、その後の反応性イオン・エッチングなどの異方性エッチングとによって形成することができる。代わって、第１のスペーサ２１３は、ゲート導体２１２の露出壁面との反応、たとえば、酸化、窒化によって形成することもできる。
【００１４】
同様に、ＮＦＥＴ２２０のゲート・スタックは、ポリシリコンなどの多結晶半導体を含むゲート導体２２２を含み、そのゲート導体２２２はチャネル領域２２５の上のゲート誘電体層２２８の上に重なっている。ＮＦＥＴ２２０のゲート導体２２２は、薄い第１のスペーサ２２３とより厚い第２のスペーサ２２４などの誘電体スペーサによって側面を守られている。ゲート導体２２２の寸法は、通常、同じプロセスによって同時に定義されるので、ＮＦＥＴ２２０用のゲート導体２２２の高さ２７５は好ましくはＰＦＥＴゲート導体２１２の高さと同じである。
【００１５】
図２に例示されている実施形態では、ＰＦＥＴ２１０およびＮＦＥＴ２２０のソース領域およびドレイン領域は、接合部を有する深い構造であり、それら接合部はＢＯＸ層２５０に接合すなわち隣接している。所定のドーパント濃度はＢＯＸ層２５０に対する境界面２５２にある深いソース領域およびドレイン領域内で達成され、そのドーパント濃度はソース領域およびドレイン領域とＳＯＩ−ＢＯＸ境界面２５２との間にｐ−ｎ接合が存在するのを回避するのに十分な高さである。本発明の諸実施形態によるプロセスに関する以下の説明から明らかになるように、ポリ・ゲート２１２、２２２の厚さ（すなわち、ゲート誘電体より上のポリ・ゲートの高さ）がそれに対応して増加する必要なしに、深いソース構造およびドレイン構造が達成される。
【００１６】
図３〜図７は、本発明の一実施形態により図２に図示されている構造を形成するプロセスを例示している。図３〜図７に例示されている実施形態では、基板のアクティブ半導体領域２０４ａ、２０４ｂのうち、チャネル領域２１５、２２５（図２）になる部分は、アクティブ半導体領域に対して深い注入（第１の注入）を行う初期ステップ中に犠牲ゲート・マスクによってマスクされる。後で犠牲ゲート・マスクは除去され、実際のゲートが形成され、その後、ＰＦＥＴおよびＮＦＥＴのソース領域およびドレイン領域、ハロー（halo）領域、ならびに拡張領域を定義する注入（第２の注入）ステップが実行される。
【００１７】
図３は、本発明の一実施形態によるＰＦＥＴおよびＮＦＥＴの形成時の初期段階を例示する断面図である。この形成段階では、アクティブ半導体領域２０４ａ、２０４ｂはすでにＳＯＩ基板２０６内に定められている。アクティブ半導体領域２０４ａ、２０４ｂは、ＳＴＩ領域２３０ａによって互いに横に分離され、ＢＯＸ層２５０によって基板のバルク領域２０８から縦に分離されている。
【００１８】
図３に例示されている通り、そこからＮＦＥＴが形成されるアクティブ半導体領域２０４ｂを覆うマスク３００として、マスキング材料、たとえば、フォトレジスト材料の層が付着され、パターン形成される。加えて、マスキング材料の層の一部分は、そこからＰＦＥＴが形成されるアクティブ半導体領域２０４ａの一部分を覆う犠牲ゲート・マスク３１０としてパターン形成される。犠牲ゲート・マスク３１０は、アクティブ半導体領域２０４ａのうち、ＰＦＥＴのチャネル領域２１５（図２）になる部分を覆うようにサイジングされ配置される。犠牲ゲート・マスクは、チャネル領域に対してＰＦＥＴのソース領域およびドレイン領域のエッジを定義する最終注入が行われる前に除去される。したがって、犠牲ゲート・マスクは、チャネル領域に対して自己整列されない。この理由により、犠牲ゲート・マスクは、後で形成される実際のゲートより表面領域が大きいことが望ましい。好ましくは、犠牲ゲート・マスク３１０は、ゲートのゲート導体部分２１２（図２）の長さより約２０ｎｍ〜約３０ｎｍ長いゲート長３２０を有する。
【００１９】
次に、図４に例示されている通り、ＳＯＩ層がシリコンを含むときに、アクティブ半導体領域２０４ａに対して、ｐ型ドーパント、たとえば、ホウ素による注入が行われる。この注入ステップは、矢印４００によって示されている方向に実行される。この注入ステップ中に、マスク・パターン３００は、ＮＦＥＴ用のアクティブ半導体領域２０４ｂ内にドーパントが注入されるのをブロックする。マスク・パターン３１０は、覆われていない領域２０５に対して注入を行いながら、アクティブ半導体領域２０４ａのうち、ＰＦＥＴのチャネル領域になる部分にドーパントが注入されるのをブロックする。この注入ステップは、ＢＯＸ層２５０に対する境界面２５２およびその付近で半導体領域２０４ａの深さで所定のピーク・ドーパント濃度を達成するように、深い注入として実行される。好ましくは、境界面２５２におけるドーパントの濃度は約１×１０19ｃｍ-3である。この注入ステップは、アクティブ半導体領域２０４ａのうち、境界面２５２より上の部分でもドーパント濃度を達成するように実行される。したがって、境界面２５２におけるドーパント濃度はドーパントの分布、たとえば、ガウス分布の「テール」部分内である。境界面２５２における分布のテール部分で達成される濃度は好ましくは約１×１０19ｃｍ-3である。
【００２０】
図５を参照すると、注入ステップ後に、マスク・パターン３００および３１０は除去され、ＰＦＥＴ用のアクティブ半導体領域２０４ａと、アクティブ半導体領域２０４ｂのうち、ＮＦＥＴのチャネル領域２２５（図２）になる部分とを覆うマスク・パターン５００および５１０が形成される。次に、ＮＦＥＴ用のアクティブ半導体領域２０４ｂに対して、図４に関して上述したものと同じ方法で注入が行われるが、この場合、ｎ型ドーパント、たとえば、リンを使用して注入が実行される。ＰＦＥＴ（図４）の場合のように、ＢＯＸ層２５０に対する境界面２５２で約１×１０19ｃｍ-3のピーク・ドーパント濃度を有する、深い注入が行われた領域２０７を形成するために、ＮＦＥＴ用のアクティブ半導体領域２０４ｂに対して注入が行われる。
【００２１】
その後、図６に図示されているように、深い注入（第１の注入）が行われた領域２０５を有する、ＰＦＥＴ用のアクティブ半導体領域２０４ａを露呈するために、マスキング・パターン５００および５１０が除去される。加えて、ＮＦＥＴ用のアクティブ半導体領域２０４ａの深い注入（第１の注入）が行われた領域２０７も露呈される。
【００２２】
もう一度、図２を参照すると、その後、ＰＦＥＴ２１０およびＮＦＥＴ２２０を完成するためのステップが実行される。既知のプロセスによってアクティブ半導体領域２０４ａおよび２０４ｂの上に重なるようにゲート・スタックが形成され、各ゲート・スタックは、それぞれのアクティブ半導体領域に接触するゲート誘電体層と、そのゲート誘電体層の上に重なるゲート導体とを含む。その後、ＰＦＥＴの処理を続行するために、ＮＦＥＴ用のアクティブ半導体領域２０４ｂおよびゲート導体２２２が、たとえば、フォトレジスト材料のパターン付き層によりマスクされ、ＰＦＥＴのソース領域およびドレイン領域ならびに拡張領域またはハロー領域あるいはその両方におけるドーパント・プロファイルを定義するためのステップが実行される。ゲート導体２１２およびゲート導体の壁面上の第１のスペーサ２１３をマスクとして使用して、ＰＦＥＴ用のハロー領域または拡張領域あるいはその両方２６６、２６７に対して注入が行われる。その後、第１のスペーサの上に重なるように第２のスペーサ２１４が形成され、その後、ゲート導体２１２に対して自己整列されるドーパント・プロファイルを確立する際にＰＦＥＴのソース領域およびドレイン領域２１６、２１７を形成するように注入ステップが実行される。アクティブ半導体領域２０４ａに対する前回の深い注入によってＢＯＸ層２５０に対する境界面２５２においてソース領域およびドレイン領域の深さ全体を確立するので、今回実行される注入（第２の注入）ステップはそれほど深い注入を行う必要はない。したがって、これらの注入ステップ中に、ＰＦＥＴの露出されたゲート導体２１２に対しても、ＰＦＥＴのゲート誘電体を損傷しないかまたはゲート誘電体に対する損傷の危険を冒さない望ましい深さまでｐ型ドーパントによる注入が行われる。
【００２３】
ＰＦＥＴ用の注入ステップを実行した後、ＮＦＥＴ用のアクティブ半導体領域２０４ｂを覆うマスクが除去され、ＰＦＥＴのアクティブ半導体領域２０４ａおよびゲート導体２１２を覆うように同様のマスクが形成される。次に、ＰＦＥＴを形成するために上述した注入と同様に、拡張領域に対して注入を行うかまたはＮＦＥＴ用のハロー領域を形成するかあるいはその両方を行うためのステップが実行される。その上のゲート・スタック２２２およびスペーサに対して自己整列するようにＮＦＥＴのソース領域およびドレイン領域を形成し、所望の深さまでＮＦＥＴ用のゲート導体２２２に対して注入を行うために、ｎ型ドーパント（たとえば、リン）を使用する注入ステップが実行される。特定の順序はまったく不要であるので、上記のプロセスの変形例では、ＰＦＥＴ用の注入ステップが実行される前に、上述のようにＮＦＥＴ用の注入ステップが実行される。他の変形例では、それぞれのタイプのトランジスタ用のソース領域およびドレイン領域を形成するための注入ステップは、まず厚いスペーサを使用して実行することができる。その後、この厚いスペーサは除去することができ、次に薄い方のスペーサが設けられ、拡張領域またはハロー領域あるいはその両方を形成するための注入ステップが実行される。ここで実行される注入も第２の注入である。
【００２４】
理解されるように、上述のプロセスは、ＰＦＥＴとＮＦＥＴの両方を含む構造の形成のみに適用する必要はない。むしろ、上記の処理は、ＰＦＥＴまたはＮＦＥＴのいずれか一方、複数のＰＦＥＴ、複数のＮＦＥＴ、あるいはＰＦＥＴデバイスとＮＦＥＴデバイスの組み合わせを形成するために使用することができる。
【００２５】
図７を参照して、本発明の他の実施形態によりトランジスタ構造を形成するための方法について説明する。この実施形態では、深い注入のステップが実行される前に、それぞれのＰＦＥＴデバイスおよびＮＦＥＴデバイス用のアクティブ半導体領域３０４ａ、３０４ｂの上に重なるように、最終的なゲート導体３１２、３２２を含むゲート・スタック３１５、３２５がまずパターン形成される。深い注入からゲート導体を保護するために、ゲート・スタックは最初に、それぞれポリシリコン・ゲート導体３１２、３２２の上に重なる比較的厚い誘電体（たとえば、窒化シリコン）キャップ３３２、３４２でパターン形成される。加えて、その後形成される注入領域のエッジの配置を制御するために、ゲート導体の壁面および窒化物キャップの壁面上に誘電体スペーサ３４４が設けられる。
【００２６】
その後、図８に例示されている通り、それぞれＰＦＥＴおよびＮＦＥＴのそれぞれについてソース領域およびドレイン領域の深さを確立するために、ゲート・スタック３１５、３２５をマスクとして使用して、アクティブ半導体領域３０４ａ、３０４ｂに対して深い注入が行われる。上述の犠牲ゲート・マスクの代わりにここではゲート・スタック３１５、３２５がマスクとして使用されることを除いて、注入ステップは、図４および図５に関して上述した通りに実行される。このような注入ステップは、ＢＯＸ層３５０に対する境界面３５２と一致するものとしてソース領域およびドレイン領域の深さを確立する。好ましくは、ＰＦＥＴのソース領域およびドレイン領域３１６、３１７と、ＮＦＥＴのソース領域およびドレイン領域３２６、３２７は、その境界面で約１×１０19ｃｍ-3という所定のドーパント濃度を有する。このような注入ステップ中に、誘電体キャップ３３２、３４２は、比較的短いゲート導体３１２、３２２およびその下にあるゲート誘電体３１８、３２８に対する注入が深すぎて、それらを損傷しないように保護する。また、誘電体キャップは、ソース／ドレイン領域内に注入されるドーパントによってゲート導体の下にあるチャネル領域が逆ドーピングされないようにそのチャネル領域を保護する。すなわち、誘電体キャップ３４２は、ｎ型ソース／ドレイン・ドーパントによってＮＦＥＴのｐ型ドープ・チャネル領域が逆ドーピングされないようにそのチャネル領域を保護し、誘電体キャップ３３２は、ｐ型ソース／ドレイン・ドーパントによってＰＦＥＴのｎ型ドープ・チャネル領域が逆ドーピングされないようにそのチャネル領域を保護する。
【００２７】
図９を参照すると、その後、誘電体キャップは、好ましくはゲート導体およびＳＴＩ領域が含むポリシリコンおよび酸化物などの材料を選択的に保持しながら、誘電体キャップの材料、たとえば、窒化シリコンを侵食するウェット・エッチング・プロセスなどにより、ゲート導体３１２、３２２の上から除去される。次に、ＰＦＥＴ３１０およびＮＦＥＴ３２０を完成するために、図２に関して上述したように注入ステップが実行される。ＰＦＥＴを形成するための様々な注入ステップ中に、ＰＦＥＴ用のゲート導体３１２および図９に図示されているスペーサ３３６、３３８のうちの一方または両方は、図２に関連して上述したものと同様に、ＰＦＥＴのチャネル領域に対して注入が行われないようにするためのマスクとして使用される。このような注入ステップ中に、ゲート導体３１２に対して、適切なドーパントによる注入（第３の注入）が行われる。同様に、ＮＦＥＴを形成するための注入ステップ中に、ＮＦＥＴ用のゲート導体３２２および図９に図示されているスペーサ３４６、３４８のうちの一方または両方は、ＮＦＥＴのチャネル領域に対して注入が行われないようにするためのマスクとして使用され、ゲート導体３２２に対して、適切なドーパントによる注入（第３の注入）が行われる。
【００２８】
一実施形態では、初期の深い注入のステップ中に使用される初期スペーサ３３４（図７）は、新しいスペーサ３３６、３３８（図９）がそれぞれの所定の位置に形成される前にＰＦＥＴ用のゲート導体３１２から除去される処分可能なスペーサである。同様に、ＮＦＥＴゲート導体３２２上の初期スペーサ３４４（図７）は、それぞれの所定の位置に最終的なスペーサ３４６、３４８（図９）を形成する前に除去することができる。これにより、初期の深い注入のステップとは無関係に最終的な注入ステップを制御することができる。
【００２９】
代わって、このような実施形態の変形例では、初期スペーサ３３４、３４４は、所定の位置に存続することができ、その後、それぞれのトランジスタ用の拡張領域またはハロー領域あるいはその両方（第１の注入）ならびに最終的なソース領域およびドレイン領域を定義する最終的な注入ステップ（第２の注入）中に使用される。
【００３０】
上記の実施形態の他の変形例では、図７および図８に関して上述したように、ＢＯＸ層４５０に対する境界面４５２（図１０）でソース領域およびドレイン領域の深さを確立するために深い注入のステップが実行される（第１の注入）。拡張領域またはハロー領域あるいはその両方を形成し、ＰＦＥＴゲート導体４１２に対するＰＦＥＴ４１０のソース領域およびドレイン領域４１６、４１７のエッジを定義するため、ならびに拡張領域またはハロー領域あるいはその両方を形成し、ＮＦＥＴゲート導体４２２に対するＮＦＥＴ４２０のソース領域およびドレイン領域４２６、４２７のエッジを定義するために、追加の注入ステップが実行される（第２の注入）。しかし、図７〜図９に関して上述した実施形態とは異なり、誘電体、たとえば、窒化シリコン・キャップ４３２、４４２は所定の位置に存続する。注入中にマスクとして使用される誘電体キャップおよびゲート導体パターンの構造は変更する必要はないので、深い注入のステップを実行する前または後のいずれかに任意選択で追加の注入ステップを実行することができる。
【００３１】
誘電体キャップ４３２、４４２が所定の位置に存続している状態で、その誘電体キャップは、追加の注入が実行されたときにゲート・ポリ導体４１２、４２２に対して注入が行われないようにその導体を保護する。このような場合、望ましいドーパント濃度およびプロファイルまでゲート導体に対して注入を行うためのステップは、ソース領域およびドレイン領域ならびに拡張領域またはハロー領域あるいはその両方を形成するために使用される注入ステップから分離することができる。次に、ゲート導体に対して、図１１〜図１３に関して後述する他の処理によってドーパントによる注入を行うことができる。
【００３２】
したがって、その後の処理段階では、図１１に例示されている通り、その下にあるポリ・ゲート導体４１２、４２２を露出するために、誘電体キャップはゲート・スタックから除去される。その後、図１２に例示されている通り、ポリ・ゲート導体構造４１２、４２２の上面４１２、４２３を露出しながら、基板の単結晶シリコン領域４０４ａ、４０４ｂを覆うために、除去可能な材料、好ましくは、良好なギャップ充填特性を有する材料の層４３０が形成される。たとえば、何らかのタイプの反射防止膜（「ＡＲＣ：anti-reflective coating」）、スピン・オン・グラス、およびＣＶＤ付着のホウケイ酸ガラスは、とりわけ、良好なギャップ充填特性を有し、図示の層４３０を形成するために付着させることができる。代わって、層４３０を形成するために、既知の技法、たとえば、化学的機械的研磨（「ＣＭＰ：chemical mechanical polishing」）によって、ゲート導体構造の上面４１３、４２３にＴＥＯＳ（「テトラエチルオルトシリケート（tetraethylorthosilicate）」）酸化物またはその他の材料などの除去可能な材料を付着させ、平坦化することができる。
【００３３】
次に、適切なドーパントによりゲート導体のそれぞれに対して注入（第３の注入）を行うために、個別の注入ステップが実行される。具体的には、追加のマスキング層、たとえば、パターン付きフォトレジスト層（図示せず）がもう一方のゲート導体４２２を覆っている間にＰＦＥＴ用のゲート導体４１２に対してｐ型ドーパントによる注入が行われ、追加のマスキング層、たとえば、パターン付きフォトレジスト層がＰＦＥＴゲート導体４１２を覆っている間にＮＦＥＴ用のゲート導体４２２に対してｎ型ドーパントによる注入が行われる。
【００３４】
その後、図１３に例示されている通り、ＰＦＥＴ４１０およびＮＦＥＴ４２０用のトランジスタ構造の覆いを取るために、良好なギャップ充填特性を有する層（マスキング層、たとえば、ＡＲＣ層４３０）が除去される。
【００３５】
その特定の好ましい諸実施形態に関して本発明を説明してきたが、当業者であれば、特許請求の範囲のみによって限定される本発明の真の範囲および精神から逸脱せずに行うことができる多くの変更および機能強化を理解するであろう。
【図面の簡単な説明】
【００３６】
【図１】シリコン・ゲルマニウム・ストレッサ（stressor）領域の厚さに対するトランジスタのチャネル・エッジで達成される応力の値を描くグラフである。
【図２】本発明の一実施形態によるＰＦＥＴおよびＮＦＥＴの断面図である。
【図３】本発明の一実施形態によるＰＦＥＴおよびＮＦＥＴの形成時の段階を例示する断面図である。
【図４】本発明の一実施形態によるＰＦＥＴおよびＮＦＥＴの形成時の段階を例示する断面図である。
【図５】本発明の一実施形態によるＰＦＥＴおよびＮＦＥＴの形成時の段階を例示する断面図である。
【図６】本発明の一実施形態によるＰＦＥＴおよびＮＦＥＴの形成時の段階を例示する断面図である。
【図７】本発明の第２の実施形態によるＰＦＥＴおよびＮＦＥＴの形成時の段階を例示する断面図である。
【図８】本発明の第２の実施形態によるＰＦＥＴおよびＮＦＥＴの形成時の段階を例示する断面図である。
【図９】本発明の第２の実施形態によるＰＦＥＴおよびＮＦＥＴの形成時の段階を例示する断面図である。
【図１０】本発明の第２の実施形態によるＰＦＥＴおよびＮＦＥＴの形成時の段階を例示する断面図である。
【図１１】本発明の第２の実施形態によるＰＦＥＴおよびＮＦＥＴの形成時の段階を例示する断面図である。
【図１２】本発明の第２の実施形態によるＰＦＥＴおよびＮＦＥＴの形成時の段階を例示する断面図である。
【図１３】本発明の第２の実施形態によるＰＦＥＴおよびＮＦＥＴの形成時の段階を例示する断面図である。
【符号の説明】
【００３７】
２０４ａ：単結晶アクティブ半導体領域
２０４ｂ：単結晶アクティブ半導体領域
２０６：基板
２０８：バルク領域
２１０：ｐ型電界効果トランジスタ（ＰＦＥＴ）
２１２：ゲート導体またはポリ・ゲート
２１３：第１のスペーサ
２１４：第２のスペーサ
２１５：チャネル領域
２１６：ソース領域
２１７：ドレイン領域
２１８：ゲート誘電体層
２２０：ｎ型電界効果トランジスタ（ＮＦＥＴ）
２２２：ゲート導体またはポリ・ゲート
２２３：第１のスペーサ
２２４：第２のスペーサ
２２５：チャネル領域
２２６：ソース領域
２２７：ドレイン領域
２２８：ゲート誘電体層
２３０ａ：浅いトレンチ分離（ＳＴＩ）領域
２３０ｂ：ＳＴＩ領域
２３０ｃ：ＳＴＩ領域
２５０：埋め込み絶縁層または埋め込み酸化物（ＢＯＸ）層
２５２：ＳＯＩ−ＢＯＸ境界面
２６６：ハロー領域または拡張領域
２６７：ハロー領域または拡張領域
２７５：ゲート導体の高さ
２８５：ＳＯＩ層の厚さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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