(57)【要約】【課題】出力信号の低下を抑えることが可能なピーク検出回路を提供することを目的とする。【解決手段】ＮチャネルのＭＯＳＦＥＴ２に並列接続されるＰチャネルのＭＯＳＦＥＴ４のソース端子と電源電圧ＶＤＤが印加される端子１０との間に抵抗６を接続し、ＮチャネルのＭＯＳＦＥＴ３に並列接続されるＰチャネルのＭＯＳＦＥＴ５のソース端子と電源電圧ＶＤＤが印加される端子１０との間に抵抗７を接続し、ＭＯＳＦＥＴ２、５のそれぞれのゲート端子に入力信号ＩＮＰを入力し、ＭＯＳＦＥＴ３、４のそれぞれのゲート端子に入力信号ＩＮＰの反転信号ＩＮＮを入力する。【選択図】図１
2007306343.tif 000002
【特許請求の範囲】
【請求項１】
ゲート端子に入力信号が入力されるＮチャネルの第１のＭＯＳＦＥＴと、
ドレイン端子に前記第１のＭＯＳＦＥＴのソース端子が接続され、ゲート端子に前記入力信号の反転信号が入力されるＰチャネルの第２のＭＯＳＦＥＴと、
一方端に前記第１のＭＯＳＦＥＴのドレイン端子及び電源電圧が印加される端子が接続され、他方端に前記第２のＭＯＳＦＥＴのソース端子が接続される第１の抵抗と、
ゲート端子に前記反転信号が入力されるＮチャネルの第３のＭＯＳＦＥＴと、
ドレイン端子に前記第３のＭＯＳＦＥＴのソース端子が接続され、ゲート端子に前記入力信号が入力されるＰチャネルの第４のＭＯＳＦＥＴと、
一方端に前記第３のＭＯＳＦＥＴのドレイン端子及び前記電源電圧が印加される端子が接続され、他方端に前記第４のＭＯＳＦＥＴのソース端子が接続される第２の抵抗と、
一方端に前記第１のＭＯＳＦＥＴのソース端子と前記第２のＭＯＳＦＥＴのドレイン端子と前記第３のＭＯＳＦＥＴのソース端子と前記第４のＭＯＳＦＥＴのドレイン端子とが接続され、他方端が接地される第３の抵抗と、
当該ピーク検出回路の出力端子に接続される一方端に前記第１のＭＯＳＦＥＴのソース端子と前記第２のＭＯＳＦＥＴのドレイン端子と前記第３のＭＯＳＦＥＴのソース端子と前記第４のＭＯＳＦＥＴのドレイン端子とが接続され、他方端が接地される第１のコンデンサと、
を備えることを特徴とするピーク検出回路。
【請求項２】
請求項１に記載のピーク検出回路であって、
前記第１及び第２の抵抗の接続点と前記電源電圧が印加される端子との間に接続される第４の抵抗を備える、
ことを特徴とするピーク検出回路。
【請求項３】
請求項１に記載のピーク検出回路であって、
前記第１及び第２の抵抗の接続点と前記電源電圧が印加される端子との間に接続されるトランジスタを備える、
ことを特徴とするピーク検出回路。
【請求項４】
請求項１に記載のピーク検出回路であって、
前記第１及び第２の抵抗の接続点と前記電源電圧が印加される端子との間に接続される電流源を備える、
ことを特徴とするピーク検出回路。
【請求項５】
請求項１〜４の何れか１項に記載のピーク検出回路であって、
前記第１の抵抗と前記第２のＭＯＳＦＥＴとの間に接続される第２のコンデンサと、
前記第２の抵抗と前記第４のＭＯＳＦＥＴとの間に接続される第３のコンデンサと、
を備えることを特徴とするピーク検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される信号のピークを検出するピーク検出回路に関する。
【背景技術】
【０００２】
既存のピーク検出回路として、例えば、互いに並列に接続される２つのｎｐｎトランジスタと、その２つのｎｐｎトランジスタの各エミッタの接続点に接続される定電流源とから構成されるピーク検出回路がある。このピーク検出回路は、各ｎｐｎトランジスタのベース端子にそれぞれ入力信号とその入力信号の反転信号が入力されると、その入力信号のピークを上記各エミッタの接続点から出力する。（例えば、特許文献１参照）
また、既存のピーク検出回路として、例えば、ＭＯＳＦＥＴを用いて構成されるピーク検出回路もある。
【０００３】
図３は、ＭＯＳＦＥＴを用いて構成される既存のピーク検出回路を示す図である。
図３に示すピーク検出回路３０は、ＮチャネルのＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）３１、３２と、抵抗３３と、コンデンサ３４とを備えて構成されている。
【０００４】
上記ＭＯＳＦＥＴ３１は、ゲート端子に入力信号ＩＮＰが入力され、ドレイン端子にＭＯＳＦＥＴ３２のドレイン端子が接続され、ソース端子にＭＯＳＦＥＴ３２のソース端子が接続されている。ＭＯＳＦＥＴ３２のゲート端子には入力信号ＩＮＰの反転信号ＩＮＮが入力される。ＭＯＳＦＥＴ３１、３２の各ドレイン端子には電源電圧ＶＤＤが印加される。上記抵抗３３は、一方端がＭＯＳＦＥＴ３１、３２の各ソース端子に接続され、他方端が接地されている。上記コンデンサ３４は、ピーク検出回路３０の出力端子３５に接続される一方端がＭＯＳＦＥＴ３１、３２の各ソース端子に接続され、他方端が接地されている。
【０００５】
図４は、入力信号ＩＮＰ及びその入力信号ＩＮＰの反転信号ＩＮＮ、並びに、ＭＯＳＦＥＴ３１、３２のオン、オフのタイミングを示す図である。
図４に示すように、入力信号ＩＮＰ（実線）がＭＯＳＦＥＴ３１のゲート端子に入力され、反転信号ＩＮＮ（破線）がＭＯＳＦＥＴ３２のゲート端子に入力される場合、ＭＯＳＦＥＴ３１がオン（ＯＮ）のときＭＯＳＦＥＴ３２はオフ（ＯＦＦ）になり、ＭＯＳＦＥＴ３１がオフのときＭＯＳＦＥＴ３２はオンになる。そして、ＭＯＳＦＥＴ３１またはＭＯＳＦＥＴ３２がオンのときコンデンサ３４は充電され、そのコンデンサ３４の電圧が入力信号ＩＮＰのピーク（出力信号ＯＵＴ）として出力端子３５から出力される。
【特許文献１】特開昭６０−１４５７２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記ピーク検出回路３０では、ＭＯＳＦＥＴ３１がオンからオフに遷移しＭＯＳＦＥＴ３２がオフからオンに遷移する際、または、ＭＯＳＦＥＴ３１がオフからオンに遷移しＭＯＳＦＥＴ３２がオンからオフに遷移する際、ＭＯＳＦＥＴ３１、３２が共にオフになる期間があるため、その期間コンデンサ３４に充電されていた電荷が抵抗３３によりリークし、コンデンサ３４の電圧すなわち出力信号ＯＵＴを低下させてしまう。この出力信号ＯＵＴの低下によりピーク検出回路３０の後段の回路で誤動作を起こすおそれがある。特に、入力信号がＦＭ（Ｆｒｅｑｕｅｎｃｙ  Ｍｏｄｕｌａｔｉｏｎ）信号の場合では、周波数が低いとＭＯＳＦＥＴ３１、３２が共にオフになる期間が長くなるため、出力信号ＯＵＴが著しく低下してしまう。
【０００７】
そこで、本発明では、出力信号の低下を抑えることが可能なピーク検出回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明のピーク検出回路は、ゲート端子に入力信号が入力されるＮチャネルの第１のＭＯＳＦＥＴと、ドレイン端子に第１のＭＯＳＦＥＴのソース端子が接続され、ゲート端子に入力信号の反転信号が入力されるＰチャネルの第２のＭＯＳＦＥＴと、一方端に第１のＭＯＳＦＥＴのドレイン端子及び電源電圧が印加される端子が接続され、他方端に第２のＭＯＳＦＥＴのソース端子が接続される第１の抵抗と、ゲート端子に上記反転信号が入力されるＮチャネルの第３のＭＯＳＦＥＴと、ドレイン端子に第３のＭＯＳＦＥＴのソース端子が接続され、ゲート端子に入力信号が入力されるＰチャネルの第４のＭＯＳＦＥＴと、一方端に第３のＭＯＳＦＥＴのドレイン端子及び電源電圧が印加される端子が接続され、他方端に第４のＭＯＳＦＥＴのソース端子が接続される第２の抵抗と、一方端に第１のＭＯＳＦＥＴのソース端子と第２のＭＯＳＦＥＴのドレイン端子と第３のＭＯＳＦＥＴのソース端子と第４のＭＯＳＦＥＴのドレイン端子とが接続され、他方端が接地される第３の抵抗と、当該ピーク検出回路の出力端子に接続される一方端に第１のＭＯＳＦＥＴのソース端子と第２のＭＯＳＦＥＴのドレイン端子と第３のＭＯＳＦＥＴのソース端子と第４のＭＯＳＦＥＴのドレイン端子とが接続され、他方端が接地される第１のコンデンサとを備える。
【０００９】
このように構成されるピーク検出回路では、第１及び第２の抵抗により、第２及び第４のＭＯＳＦＥＴのそれぞれのゲート−ソース間の電圧が低下するため、第２及び第４のＭＯＳＦＥＴのそれぞれのオン抵抗が大きくなる。そのため、第２及び第４のＭＯＳＦＥＴのそれぞれのオン、オフのタイミングは、第１及び第３のＭＯＳＦＥＴに比べて遅くなり、第１〜第４のＭＯＳＦＥＴが共にオフする期間が短くなる。これにより、第１のコンデンサに蓄積される電荷が第３の抵抗によりリークする期間を短くさせることができるので、出力信号の低下を抑えることができる。
【００１０】
上記ピーク検出回路は、第１及び第２の抵抗の接続点と電源電圧が印加される端子との間に接続される第４の抵抗をさらに備えてもよい。
上記ピーク検出回路は、第１及び第２の抵抗の接続点と電源電圧が印加される端子との間に接続されるトランジスタをさらに備えてもよい。
【００１１】
上記ピーク検出回路は、第１及び第２の抵抗の接続点と電源電圧が印加される端子との間に接続される電流源をさらに備えてもよい。
このように、第４の抵抗、トランジスタ、または、電流源を第１及び第２の抵抗の接続点と電源電圧が印加される端子との間に備えることにより、第１〜第４のＭＯＳＦＥＴに印加される電圧を変えることができるので、出力信号のレベルを任意に調整することができる。
【００１２】
上記ピーク検出回路は、第１の抵抗と第２のＭＯＳＦＥＴとの間に接続される第２のコンデンサと、第２の抵抗と第４のＭＯＳＦＥＴとの間に接続される第３のコンデンサとをさらに備えてもよい。
【００１３】
これにより、第２のＭＯＳＦＥＴ及び第４のＭＯＳＦＥＴに安定した電圧を供給することができる。
【発明の効果】
【００１４】
本発明によれば、ピーク検出回路の出力信号の低下を抑えることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の実施形態のピーク検出回路を示す図である。
図１に示すピーク検出回路１は、ＮチャネルのＭＯＳＦＥＴ２、３と、ＰチャネルのＭＯＳＦＥＴ４、５と、抵抗６〜８と、コンデンサ９とを備えて構成されている。なお、本実施形態のピーク検出回路１は、例えば、無線機に備えられるアンプのゲインをそのアンプの出力信号のピークに基づいて所定のゲインに設定するためのＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）回路において、そのアンプの出力信号のピークを得るための回路として利用されてもよい。また、抵抗６、７の代わりにＭＯＳＦＥＴなどのトランジスタを備えてもよく、特許請求の範囲に記載される第１及び第２の抵抗は、抵抗またはトランジスタとする。
【００１６】
上記ＭＯＳＦＥＴ２（第１のＭＯＳＦＥＴ）は、ゲート端子に入力信号ＩＮＰが入力される。
上記ＭＯＳＦＥＴ４（第２のＭＯＳＦＥＴ）は、ドレイン端子にＭＯＳＦＥＴ２のソース端子が接続され、ゲート端子に入力信号の反転信号ＩＮＮが入力される。
【００１７】
上記抵抗６（第１の抵抗）は、一方端にＭＯＳＦＥＴ２のドレイン端子及び電源電圧ＶＤＤが印加される端子１０が接続され、他方端にＭＯＳＦＥＴ４のソース端子が接続される。
【００１８】
上記ＭＯＳＦＥＴ３（第３のＭＯＳＦＥＴ）は、ゲート端子に反転信号ＩＮＮが入力される。
上記ＭＯＳＦＥＴ５（第４のＭＯＳＦＥＴ）は、ドレイン端子にＭＯＳＦＥＴ３のソース端子が接続され、ゲート端子に入力信号ＩＮＰが入力される。
上記抵抗７（第２の抵抗）は、一方端にＭＯＳＦＥＴ３のドレイン端子及び端子１０が接続され、他方端にＭＯＳＦＥＴ５のソース端子が接続される。
【００１９】
上記抵抗８（第３の抵抗）は、一方端にＭＯＳＦＥＴ２のソース端子とＭＯＳＦＥＴ４のドレイン端子とＭＯＳＦＥＴ３のソース端子とＭＯＳＦＥＴ５のドレイン端子とが接続され、他方端が接地されている。
【００２０】
上記コンデンサ９（第１のコンデンサ）は、ピーク検出回路１の出力端子１１に接続される一方端にＭＯＳＦＥＴ２のソース端子とＭＯＳＦＥＴ４のドレイン端子とＭＯＳＦＥＴ３のソース端子とＭＯＳＦＥＴ５のドレイン端子とが接続され、他方端が接地されている。
【００２１】
本実施形態のピーク検出回路１は、ＭＯＳＦＥＴ２、５またはＭＯＳＦＥＴ３、４がオンのときコンデンサ９が充電され、このコンデンサ９の電圧を入力信号ＩＮＰのピーク（出力信号ＯＵＴ）として出力端子１１から出力する。
【００２２】
また、本実施形態のピーク検出回路１は、ＭＯＳＦＥＴ４のソース端子と電源電圧ＶＤＤが印加される端子１０との間に抵抗６が接続され、ＭＯＳＦＥＴ５のソース端子と電源電圧ＶＤＤが印加される端子１０との間に抵抗７が接続される構成であるため、ＭＯＳＦＥＴ４、５のそれぞれのソース端子にかかる電圧が抵抗６、７による電圧降下分低下し、その分ＭＯＳＦＥＴ４、５のそれぞれのゲート−ソース間の電圧も低下する。
【００２３】
ところで、ＭＯＳＦＥＴ３、５のそれぞれのオン抵抗Ｒｏｎは、下記の数１により求められる。
【００２４】
【数１】
2007306343.tif 000003
なお、μは電子の移動度、Ｃｏｘは単位面積あたりのゲート容量、Ｌはチャネル長、Ｗはチャネル幅、Ｖｇｓはゲート−ソース間の電圧、Ｖｔはチャネルが形成されるときにゲート端子に印加されている電圧を示すものとする。
【００２５】
この数１により、ＭＯＳＦＥＴ４、５のそれぞれのゲート−ソース間の電圧Ｖｇｓが低下すると、オン抵抗Ｒｏｎが大きくなることがわかる。すなわち、本実施形態のピーク検出回路１では、抵抗６、７を備えることによって、ＭＯＳＦＥＴ４、５のそれぞれのオン抵抗ＲｏｎをＭＯＳＦＥＴ２、３に比べて大きくしている。そのため、ＭＯＳＦＥＴ４がオンからオフまたはオフからオンに遷移するタイミングは、ＭＯＳＦＥＴ２がオンからオフまたはオフからオンに遷移するタイミングよりも遅れ、ＭＯＳＦＥＴ５がオンからオフまたはオフからオンに遷移するタイミングは、ＭＯＳＦＥＴ３がオンからオフまたはオフからオンに遷移するタイミングよりも遅れる。
【００２６】
図２は、入力信号ＩＮＰ及びその入力信号ＩＮＰの反転信号ＩＮＮ、並びに、ＭＯＳＦＥＴ２〜５のオン、オフのタイミングチャートを示す図である。
図２に示すように、入力信号ＩＮＰ（実線）がＭＯＳＦＥＴ２、５のゲート端子に入力され、反転信号ＩＮＮ（破線）がＭＯＳＦＥＴ３、４のゲート端子に入力される場合、ＭＯＳＦＥＴ２、４がオン（ＯＮ）のときＭＯＳＦＥＴ３、５はオフ（ＯＦＦ）になり、ＭＯＳＦＥＴ２、４がオフのときＭＯＳＦＥＴ３、５はオンになる。
【００２７】
また、上述したように、ＭＯＳＦＥＴ４、５のそれぞれのオン、オフの遷移タイミングが、ＭＯＳＦＥＴ２、３のそれぞれのオン、オフの遷移タイミングに比べて遅れるため、全てのＭＯＳＦＥＴ２〜５が共にオフになる期間が上記ピーク検出回路３０に比べて短くなる。これにより、コンデンサ９に蓄積される電荷が抵抗８によりリークする期間を短くさせることができるので、出力信号ＯＵＴの低下を抑えることができる。
【００２８】
また、本実施形態のピーク検出回路１は、全てのＭＯＳＦＥＴ２〜５が共にオフになる期間を短くさせる構成であるため、入力信号としてＦＭ信号の周波数が低い部分が入力される場合であっても、上記ピーク検出回路３０に比べて、出力信号ＯＵＴの低下を抑えることができる。
【００２９】
また、本実施形態のピーク検出回路１は、出力信号ＯＵＴの低下を抑えることができるので、例えば、ピーク検出回路１の後段に設けられる平滑用コンデンサの容量を小さくすることができ、ピーク検出回路１及び平滑用コンデンサを含む回路全体を小型化することができる。
【００３０】
また、本実施形態のピーク検出回路１は、出力信号ＯＵＴの低下を抑えることができるので、例えば、ピーク検出回路１の後段に設けられるコンパレータなどの回路の誤動作を低減することができる。
【００３１】
なお、本実施形態のピーク検出回路１の他の構成として、例えば、電源電圧ＶＤＤが印加される端子１０（図１のＡ点）と抵抗６及び抵抗７の接続点との間に抵抗（第４の抵抗）、ＭＯＳＦＥＴなどのトランジスタ、または、電流源を設けてもよい。
【００３２】
このように構成することにより、ＭＯＳＦＥＴ２〜５に印加される電圧を変えることができるので、出力信号ＯＵＴのレベルを任意に調整することができる。
また、本実施形形態のピーク検出回路１のさらに他の構成として、例えば、抵抗６とＭＯＳＦＥＴ４との間にコンデンサ（第２のコンデンサ）を接続すると共に抵抗７とＭＯＳＦＥＴ５との間にもコンデンサ（第３のコンデンサ）を接続してもよい。
【００３３】
このように構成することにより、ＭＯＳＦＥＴ４及びＭＯＳＦＥＴ５にそれぞれ安定した電圧を供給することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態のピーク検出回路を示す図である。
【図２】入力信号ＩＮＰ及びその入力信号ＩＮＰの反転信号ＩＮＮ、並びに、本発明の実施形態のピーク検出回路を構成する各ＭＯＳＦＥＴのオン、オフのタイミングチャートを示す図である。
【図３】既存のピーク検出回路を示す図である。
【図４】入力信号ＩＮＰ及びその入力信号ＩＮＰの反転信号ＩＮＮ、並びに、既存のピーク検出回路を構成する各ＭＯＳＦＥＴのオン、オフのタイミングチャートを示す図である。
【符号の説明】
【００３５】
１  ピーク検出回路
２  ＭＯＳＦＥＴ
３  ＭＯＳＦＥＴ
４  ＭＯＳＦＥＴ
５  ＭＯＳＦＥＴ
６  抵抗
７  抵抗
８  抵抗
９  コンデンサ
１０  端子
１１  出力端子
３０  ピーク検出回路
３１  ＭＯＳＦＥＴ
３２  ＭＯＳＦＥＴ
３３  抵抗
３４  コンデンサ
３５  出力端子
【図１】
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【図２】
2007306343.tif 000005
【図３】
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【図４】
2007306343.tif 000007