(57)【要約】【課題】半導体基板１上に第１半導体層３、第２半導体層４を積層し、第１半導体層３を選択的に除去することで形成された空隙の上下の半導体層に熱酸化等を施すことで、ＳＯＩ構造を形成する半導体装置において、ゲート電極の配置方向の制約を緩和する。【解決手段】第２半導体層４のアクティブ領域の４隅にくるように半導体基板１の一部を露出させる開口部７を形成し、開口部７内に埋め込まれた支持体８を成膜してから、半導体基板１と第２半導体層４との間の空洞部１０に埋め込み絶縁層１１を形成した後、第２半導体層４の上端部を熱酸化することにより、溝９に沿って第２半導体層４の上端部を丸め、溝９に端部がかかるようにして互いに直交するように配置されたゲート電極１５、２５を第２半導体層４上に形成する。【選択図】図９
2007201006.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にエピタキシャル成長にて形成され、メサ状に分離された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層のアクティブ領域の隅に配置され、前記半導体層を前記半導体基板上で支持する支持体と、
前記半導体層の上端部を丸めるように形成された丸め部とを備えることを特徴とする半導体装置。
【請求項２】
前記支持体は前記半導体層のアクティブ領域の４隅に配置され、前記丸め部は前記半導体層の４隅を除いた上端部の４辺に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記丸め部が形成された前記半導体層の上端部と交差するようにして前記半導体層上に形成されたゲート電極をさらに備えることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１および第２半導体層を貫通して前記半導体基板を露出させる開口部を前記第１および第２半導体層のアクティブ領域の隅に形成する工程と、
前記第２半導体層を前記半導体基板上で支持する支持体を前記開口部内に形成する工程と、
前記支持体が形成された後に前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる溝を形成する工程と、
前記溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層の上端部を丸めるように形成された丸め部を前記溝に沿って形成する工程と、
前記溝内に埋め込まれた埋め込み絶縁体を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記空洞部内に埋め込まれた埋め込み絶縁層を形成した後、前記第２半導体層の１０５０℃以上の高温ドライ酸化にて前記丸め部を形成することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであることを特徴とする請求項４または５記載の半導体装置の製造方法。
【請求項７】
前記丸め部が形成された溝と交差するようにして前記第２半導体層上にゲート電極を形成する工程をさらに備えることを特徴とする請求項４から６のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【０００４】
ここで、ＳＯＩトランジスタをＳＯＩ層に形成した場合、素子分離を行うためにＳＴＩ（シャロートレンチアイソレーション）法を用いる方法がある。このＳＴＩ法では、周囲の半導体層と完全に孤立した島状の半導体層にトランジスタが形成されるため、隣の半導体層のトランジスタとの間でラッチアップが発生しないなど、多くの利点があることが報告されている。ただし、ＳＴＩ法にて素子分離を行うと、分離されたＳＯＩ層のコーナー部のゲート絶縁膜の耐圧や信頼性の劣化、閾値電圧の低い寄生トランジスタが形成される等の課題を生ずることがある。
【０００５】
このため、ＳＴＩ法にて素子分離を行った時に、素子分離されたＳＯＩ層のコーナー部のゲート絶縁膜の耐圧や信頼性の劣化、閾値電圧の低い寄生トランジスタが形成される等の課題を防止するために、１１００℃程度の高温酸化を行うことで、素子分離されたＳＯＩ層の上端部を丸め処理する方法がある。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳ  ｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅ  ｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ    Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−  ２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせる必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
また、イオン注入や貼り合わせでは、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性ばらつきが大きくなる等の問題があった。
【０００７】
一方、非特許文献１に開示された方法では、素子分離されたＳＯＩ層の上端部を丸め処理するために、１１００℃程度の高温酸化を行うと、ＳｉＧｅ層のＧｅがＳｉ層に拡散し、リーク電流の増大やゲート絶縁膜の信頼性の劣化などを招くという問題があった。一方、素子分離されたＳＯＩ層の上端部を丸め処理するために、Ｓｉ層下のＳｉＧｅ層を除去してから、１１００℃程度の高温酸化を行うと、Ｓｉ層の端部にはＳｉ層をＳｉ基板上で支持するための支持体が所定の方向に沿って埋め込まれているため、支持体が埋め込まれている部分ではＳｉ層の上端部を丸めることが困難となり、ゲート電極の配置方向に制約がかかるという問題があった。
【０００８】
そこで、本発明の目的は、製造コストを抑制しつつ、絶縁体上に半導体層を形成するとともに、ゲート電極の配置方向の制約を緩和しつつ、素子分離された半導体層の上端部の丸め処理を行うことが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成され、メサ状に分離された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層のアクティブ領域の隅に配置され、前記半導体層を前記半導体基板上で支持する支持体と、前記半導体層の上端部を丸めるように形成された丸め部とを備えることを特徴とする。
【００１０】
これにより、半導体層下に埋め込み絶縁層を埋め込んでから、半導体層の上端部を丸めることが可能となるとともに、半導体層を半導体基板上で支持する支持体が形成された場合においても、半導体層の辺に沿って丸め部の形成が妨げられることを防止することができる。また、半導体層下に埋め込み絶縁層を埋め込むために、エッチングレートが互いに異なる半導体層が半導体基板上に形成された場合においても、前記エッチングレートの異なる半導体層をエッチング除去後、高温酸化を行えることから、前記エッチングレートの異なる半導体層に含まれる成分による汚染を防止しつつ、ゲート電極下の半導体層の端部にかかる電界集中を緩和することが可能となり、素子分離された半導体層の端部に寄生トランジスタが形成されることを防止することが可能となるとともに、ゲート絶縁膜の耐圧、信頼性の劣化を防止することができる。この結果、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ゲート電極の配置方向の制約を緩和しつつ、ゲート絶縁膜の耐圧及び信頼性の劣化防止、界面準位の低減、及び寄生トランジスタ等による電流リークを抑制することが可能となった。即ち、ＳＯＩトランジスタのレイアウトの柔軟性を確保しつつ、ＳＯＩトランジスタを安定して動作させることができるようになった。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記支持体は前記半導体層の４隅に配置され、前記丸め部は前記半導体層のアクティブ領域の４隅を除いた上端部の４辺に形成されていることを特徴とする。
これにより、半導体基板上で半導体層を安定して保持しつつ、半導体層下に埋め込み絶縁層を形成することが可能となるとともに、半導体層の４辺に沿って丸め部を形成することが可能となる。このため、丸め部に跨るようにしてゲート電極を互いに直交する方向に配置することを可能としつつ、半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタのレイアウトの柔軟性を確保しつつ、ＳＯＩトランジスタを安定して動作させることができる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、前記丸め部が形成された前記半導体層の上端部と交差するようにして前記半導体層上に形成されたゲート電極をさらに備えることを特徴とする。
これにより、ゲート電極下の半導体層の端部にかかる電界集中を緩和することが可能となり、素子分離された半導体層の端面に寄生トランジスタが形成されることを防止することが可能となるとともに、ゲート絶縁膜の耐圧及び信頼性を向上させることができる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１および第２半導体層を貫通して前記半導体基板を露出させる開口部を前記第１および第２半導体層のアクティブ領域の隅に形成する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を前記開口部内に形成する工程と、前記支持体が形成された後に前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる溝を形成する工程と、前記溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層の上端部を丸めるように形成された丸め部を前記溝に沿って形成する工程と、前記溝内に埋め込まれた埋め込み絶縁体を形成する工程とを備えることを特徴とする。
【００１４】
これにより、第１半導体層上に第２半導体層が積層された場合においても、支持体から露出された側壁を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間の選択比の違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第２半導体層下の第１半導体層が除去された場合においても、第２半導体層の隅を半導体基板上で支持することを可能としつつ、第２半導体層の４辺に沿って配置された溝を介して第２半導体層の上端部を丸めることが可能となる。このため、第２半導体層の品質を損なうことなく、第２半導体層を埋め込み絶縁層上に配置することが可能となるとともに、溝と交差するようにゲート電極が配置された場合においても、第２半導体層の上端部にかかる電界集中を緩和することができ、ゲート絶縁膜の耐圧確保、信頼性劣化の防止を実現しつつ、素子分離された半導体層のコーナー部に寄生トランジスタが形成されることを防止することができる。更に、周囲の半導体層と完全に孤立した島状の第２半導体層にトランジスタを形成することが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、第２半導体層をＳＴＩ法等にて素子分離した場合においても、ゲート電極の配置方向の制約を緩和しつつ、寄生トランジスタによる電流リークを抑制やゲート絶縁膜の耐圧や信頼性を確保することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタのレイアウトの柔軟性を確保しつつ、ＳＯＩトランジスタを安定して動作させることができる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記空洞部内に埋め込まれた埋め込み絶縁層を形成した後、前記第２半導体層の１０５０℃以上の高温ドライ酸化にて前記丸め部を形成することを特徴とする。
これにより、埋め込み絶縁層の埋め込み性を損なうことなく、第２半導体層の上端部を丸めることが可能となり、第２半導体層上にゲート電極を配置した場合においても、ゲート電極下の第２半導体層の端部にかかる電界集中を緩和することが可能となることから、第２半導体層の側面と表面の間のコーナー部の絶縁膜の耐圧や信頼性を改善すると共に、閾値の低い寄生トランジスタが形成されることを防止することが可能となる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであることを特徴とする。
これにより、半導体基板、第２半導体層および第１半導体層間の格子整合をとることを可能としつつ、半導体基板および第２半導体層よりも第１半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記丸め部が形成された溝と交差するようにして前記第２半導体層上にゲート電極を形成する工程をさらに備えることを特徴とする。
これにより、ゲート電極下の半導体層の端部にかかる電界集中を緩和することが可能となり、素子分離された半導体層のコーナー部に寄生トランジスタが形成されることを防止することが可能となるとともに、ゲート絶縁膜の耐圧及び信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図１１（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図１１（ｂ）は、図１（ａ）〜図１１（ａ）のＡ１−Ａ１´〜Ａ１１−Ａ１１´線でそれぞれ切断した断面図、図１（ｃ）〜図１１（ｃ）は、図１（ａ）〜図１１（ａ）のＢ１−Ｂ１´〜Ｂ１１−Ｂ１１´線でそれぞれ切断した断面図である。
【００１９】
図１において、半導体基板１上にはエピタキシャル成長にて第１半導体層２が形成され、第１半導体層２上にはエピタキシャル成長にて第２半導体層３が形成されている。なお、第１半導体層２は、半導体基板１および第２半導体層３よりもエッチングレートが大きな材質を用いることができ、半導体基板１、第１半導体層２および第２半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層２としてＳｉＧｅ、第２半導体層３としてＳｉを用いることが好ましい。これにより、第１半導体層２と第２半導体層３との間の格子整合をとることを可能としつつ、第１半導体層２と第２半導体層３との間の選択比を確保することができる。
【００２０】
また、第１半導体層２としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層２の代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層２および第２半導体層３の膜厚は、例えば、１〜２００ｎｍ程度とすることができる。
【００２１】
そして、第２半導体層３の熱酸化により第２半導体層３の表面に下地酸化膜４を形成する。そして、ＣＶＤなどの方法により、下地酸化膜４上の全面に酸化防止膜５を形成する。なお、酸化防止膜５としては、例えば、シリコン窒化膜を用いることができ、第２半導体層３の酸化防止としての機能のほかに、ＣＭＰ（化学的機械研磨）による平坦化プロセスのストッパー層として機能させることもできる。
【００２２】
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜６、下地酸化膜５、第２半導体層４および第１半導体層３をパターニングすることにより、半導体基板１の一部を露出させる開口部７を形成する。ここで、開口部７は、第２半導体層３のアクティブ領域の４隅にくるように配置することができる。なお、半導体基板１の一部を露出させる場合、半導体基板１の表面でエッチングを止めるようにしてもよいし、半導体基板１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、開口部７の配置位置は、第２半導体層４の素子分離領域の一部に対応させることができる。
【００２３】
次に、図３に示すように、ＣＶＤなどの方法により基板全面が覆われるようにして開口部７内に埋め込まれた支持体８を成膜する。なお、支持体８は、開口部７内における第１半導体層３および第２半導体層４の側壁にも成膜され、第２半導体層４を半導体基板１上で支持することができる。また、基板全体を覆うように形成された支持体８は、第２半導体層４の撓み等を抑制して、平坦性を保ったまま第２半導体層４を支持する必要がある。そのため、その機械的な強度を確保する意味で、４００ｎｍ以上の膜厚にすることが好ましい。また、支持体８の材質としては、シリコン酸化膜などの絶縁体を用いることができる。
【００２４】
次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体８、酸化防止膜６、下地酸化膜５、第２半導体層４および第１半導体層３をパターニングすることにより、第１半導体層３の一部を露出させる溝９を形成する。ここで、溝９は、開口部７が４隅に配置された第２半導体層４のアクティブ領域の周囲を囲むように配置することができ、第２半導体層４の素子分離領域の一部に対応させることができる。例えば、溝９は、第２半導体層４の４隅に配置された開口部７を除く第２半導体層４の４辺に配置することができる。なお、第１半導体層３の一部を露出させる場合、第１半導体層３の表面でエッチングを止めるようにしてもよいし、第１半導体層３をオーバーエッチングして第１半導体層３に凹部を形成するようにしてもよい。あるいは、溝９内の第１半導体層３を貫通させて半導体基板１の表面を露出させるようにしてもよい。ここで、第１半導体層３のエッチングを途中で止めることにより、溝９内の半導体基板１の表面が露出されることを防止することができる。このため、第１半導体層３をエッチング除去する際に、溝９内の半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝９内の半導体基板１のオーバーエッチングを抑制することができる。
【００２５】
次に、図５に示すように、溝９を介してエッチングガスまたはエッチング液を第１半導体層３に接触させることにより、第１半導体層３をエッチング除去し、半導体基板１と第２半導体層４との間に空洞部１０を形成する。
ここで、開口部７内に支持体８を設けることにより、第１半導体層３が除去された場合においても、第２半導体層４を半導体基板１上で支持することが可能となるとともに、開口部７とは別に溝９を設けることにより、第２半導体層４下の第１半導体層３にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層４の品質を損なうことなく、第２半導体層４と半導体基板１との間の絶縁を図ることが可能となる。
【００２６】
なお、半導体基板１および第２半導体層４がＳｉ、第１半導体層３がＳｉＧｅの場合、第１半導体層３のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層４のオーバーエッチングを抑制しつつ、第１半導体層３を除去することが可能となる。また、第１半導体層３のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００２７】
また、第１半導体層３をエッチング除去する前に、陽極酸化などの方法により第１半導体層３を多孔質化するようにしてもよいし、第１半導体層３にイオン注入を行うことにより、第１半導体層３をアモルファス化するようにしてもよいし、半導体基板１としてＰ型半導体基板を用いるようにしてもよい。これにより、第１半導体層３のエッチングレートを増大させることが可能となり、第１半導体層３のエッチング面積を拡大することができる。
【００２８】
次に、図６に示すように、半導体基板１および第２半導体層４の熱酸化を行うことにより、半導体基板１と第２半導体層４との間の空洞部１０に埋め込み絶縁層１１を形成する。その際、第２半導体層４の側壁も酸化され、第２半導体層４の側壁に酸化膜１２が形成される。
なお、半導体基板１および第２半導体層４の熱酸化にて埋め込み絶縁層１１を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。また、埋め込み絶縁層１１は空洞部１０を全て埋めるように形成しても良いし、空洞部１０が一部残るように形成しても良い。
【００２９】
また、図６の方法では、半導体基板１および第２半導体層４の熱酸化を行うことにより、半導体基板１と第２半導体層４との間の空洞部１０に埋め込み絶縁層１１を形成する方法について説明したが、ＣＶＤ法にて半導体基板１と第２半導体層４との間の空洞部１０に絶縁膜を成膜させることにより、半導体基板１と第２半導体層４との間の空洞部１０を埋め込み絶縁層１１で埋め込むようにしてもよい。
【００３０】
これにより、第２半導体層４の膜減りを防止しつつ、半導体基板１と第２半導体層４との間の空洞部１０を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層４の裏面側に配置される埋め込み絶縁層１１の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層４の裏面側の寄生容量を低減させることができる。
【００３１】
また、第２半導体層４上に酸化防止膜６を設けることで、第２半導体層４の表面が熱酸化されることを防止しつつ、第２半導体層４の裏面側に埋め込み絶縁層１１を形成することが可能となり、第２半導体層４の膜減りを抑制することが可能となる。
また、開口部７、９の配置位置を第２半導体層４の素子分離領域に対応させることにより、第２半導体層４の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、開口部７内に支持体８を埋め込むことにより、第２半導体層４を半導体基板１上で支持する支持体８をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００３２】
次に、図７に示すように、半導体基板１および第２半導体層４を熱酸化することにより、溝９に沿って第２半導体層４の上端部を丸める。ここで、第２半導体層４の上端部を熱酸化する場合、１１００℃前後、好ましくは、１０５０℃〜１１５０℃の高温でドライ酸化を行う。これにより、第２半導体層４の上端部を効率よく丸めることができ、第２半導体層４上に図１０のゲート電極１５を配置した場合においても、ゲート電極１５下の第２半導体層４の端部にかかる電界集中を緩和することができ、第２半導体層４の側面のコーナー部の絶縁膜の耐圧や信頼性を改善すると共に、閾値の低い寄生トランジスタが形成されることを防止することが可能となる。
【００３３】
ここで、図８の埋め込み絶縁体１３にて溝９内を埋め込む前に第２半導体層４を熱酸化することにより、溝９を介して酸化性ガスを第２半導体層４の上端部に効率よく接触させることができ、第２半導体層４の上端部を効率よく丸めることができる。また、ウェット酸化にて埋め込み絶縁層１１を形成してから、第２半導体層４の上端部の高温ドライ酸化を行うことにより、埋め込み絶縁層１１の埋め込み性を確保しつつ、第２半導体層４の上端部を効率よく丸めることができる。
【００３４】
また、第２半導体層４のアクティブ領域の４隅に開口部７を配置することにより、開口部７内に支持体８が埋め込まれた場合においても、第１半導体層３を除去してから、第２半導体層４のアクティブ領域の４辺に沿って第２半導体層４の上端部を丸めることが可能となる。このため、第１半導体層３に含まれる成分による汚染を防止することが可能となるとともに、第２半導体層４の上端部の丸め部に跨るようにしてゲート電極を互いに直交する方向に配置することを可能としつつ、半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタのレイアウトの柔軟性を確保しつつ、ＳＯＩトランジスタを安定して動作させることができる。
【００３５】
なお、図７の方法では、第２半導体層４の上端部を熱酸化することにより、第２半導体層４の上端部を丸める方法について説明したが、溝９を介して第２半導体層４の上端部をエッチングすることにより、第２半導体層４の上端部を丸めるようにしてもよい。ここで、Ｓｉで構成された第２半導体層４の端部を丸める場合、第１半導体層３を除去するために用いたフッ硝酸よりもフッ酸の混合比が高いフッ硝酸または加熱されたアンモニア過水などを用いたウェットエッチングを行うことにより、支持体８および下地酸化膜５に対して高選択比な加工が可能となる。
【００３６】
次に、図８に示すように、ＣＶＤなどの方法により支持体８上の全面が覆われるようにして溝９内に埋め込まれた埋め込み絶縁体１３を成膜する。なお、埋め込み絶縁体１３としては、例えば、シリコン酸化膜などの絶縁体を用いることができる。
次に、図９に示すように、ＣＭＰなどの方法にて埋め込み絶縁体１３および支持体８を薄膜化するとともに、酸化防止膜６をストッパー層として、ＣＭＰによる平坦化を止める。続いて、下地酸化膜５および酸化防止膜６を除去することにより、第２半導体層４の表面を露出させる。
【００３７】
次に、図１０、１１に示すように、第２半導体層４の表面の熱酸化を行うことにより、第２半導体層４の表面にゲート絶縁膜１４、２４をそれぞれ形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜１４、２４が形成された第２半導体層４上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、溝９に端部がかかるようにして互いに直交するように配置されたゲート電極１５、２５を第２半導体層４上にそれぞれ形成する。
【００３８】
次に、ゲート電極１５、２５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層４内にイオン注入することにより、ゲート電極１５、２５の側方にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層４に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層４上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極１５、２５の側壁にサイドウォール１６、２６をそれぞれ形成する。そして、ゲート電極１５、２５およびサイドウォール１６、２６をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層４内にイオン注入することにより、サイドウォール１６、２６の側方にそれぞれ配置された高濃度不純物導入層からなるソース層１７ａ、２７ａおよびドレイン層１７ｂ、２７ｂを第２半導体層４にそれぞれ形成する。
【００３９】
これにより、ＳＯＩ基板を用いることなく、第２半導体層４上にＳＯＩトランジスタを形成することが可能となるとともに、第２半導体層４をＳＴＩ法等にて素子分離した場合においても、ゲート電極１５、２５の配置方向の制約を緩和しつつ、寄生トランジスタによる電流リークを抑制やゲート絶縁膜１４、２４の耐圧や信頼性を確保することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタのレイアウトの柔軟性を確保しつつ、ＳＯＩトランジスタを安定して動作させることができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００４１】
１  半導体基板、２  酸化膜、３  第１半導体層、４  第２半導体層、５  下地酸化膜、６  酸化防止膜、７、９  溝、８  支持体、１０  空洞部、１１  埋め込み絶縁層、１２  酸化膜、１３  埋め込み絶縁体、１４、２４  ゲート絶縁膜、１５、２５  ゲート電極、１６、２６  サイドウォール、１７ａ、２７ａ  ソース層、１７ｂ、２７ｂ  ドレイン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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