(57)【要約】【課題】微細化を可能にしつつ特性劣化を抑制できる薄膜トランジスタを提供する。【解決手段】ガラス基板２上に活性層12を設ける。活性層12を覆ってガラス基板２上にゲート絶縁膜21を設ける。活性層12上に位置するゲート絶縁膜21よりも膜厚が大きい側壁絶縁膜18を、活性層12の周囲を囲んで設ける。活性層12の側部のサブチャネルＴＦＴでのオンを遅くして、微細化を図る場合でも薄膜トランジスタ６の特性劣化を抑制できる。【選択図】図１
2007200930.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、
この絶縁基板上に設けられた半導体薄膜と、
この半導体薄膜の周囲を囲んで前記絶縁基板上に設けられた側壁絶縁膜と、
これら側壁絶縁膜と半導体薄膜とを覆って設けられたゲート絶縁膜と、
このゲート絶縁膜を介して前記半導体薄膜上に設けられたゲート電極と
を具備したことを特徴とした薄膜トランジスタ。
【請求項２】
側壁絶縁膜は、半導体薄膜上のゲート絶縁膜よりも膜厚が大きく形成されている
ことを特徴とした請求項１記載の薄膜トランジスタ。
【請求項３】
半導体薄膜を覆って絶縁基板上に設けられた保護膜により形成され、少なくとも前記半導体薄膜の周囲を囲んで位置する側壁保護膜を具備し、
側壁絶縁膜は、前記側壁保護膜および前記半導体薄膜の周囲を囲んで設けられている
ことを特徴とした請求項１または２記載の薄膜トランジスタ。
【請求項４】
絶縁基板上に半導体薄膜を形成する半導体薄膜形成工程と、
前記半導体薄膜を覆って前記絶縁基板上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜をエッチングして前記半導体薄膜の周囲を囲む側壁絶縁膜を形成する側壁形成工程と、
前記半導体薄膜と前記側壁絶縁膜とを覆ってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜を介して前記半導体薄膜上にゲート電極を形成するゲート電極形成工程と
を具備したことを特徴とした薄膜トランジスタの製造方法。
【請求項５】
側壁形成工程は、ゲート絶縁膜形成工程にて形成されるゲート絶縁膜よりも膜厚が大きい絶縁膜を形成する
ことを特徴とした請求項４記載の薄膜トランジスタの製造方法。
【請求項６】
半導体薄膜形成工程と絶縁膜形成工程との間にて、半導体薄膜を覆って絶縁基板上に保護膜を形成する保護膜形成工程を具備し、
絶縁膜形成工程は、前記半導体薄膜と前記保護膜とを覆って絶縁膜を形成し、
側壁形成工程は、前記絶縁膜をエッチングして側壁絶縁膜を形成するとともに、前記保護膜をエッチングして側壁保護膜を形成する
ことを特徴とした請求項４または５記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁基板上に設けられた半導体薄膜を覆うゲート絶縁膜と、このゲート絶縁膜を介して半導体薄膜上に設けられたゲート電極とを備えた薄膜トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
従来、例えば液晶表示装置、あるいは有機ＥＬ表示装置などの平面表示装置に用いられる、いわゆるメサ型構造の薄膜トランジスタ（ＴＦＴ）は、ガラス基板上に半導体薄膜としての活性層が積層されており、この活性層は、チャネル領域の両側にソース領域およびドレイン領域が位置している。そして、この活性層を覆ってガラス基板上にゲート絶縁膜が積層され、この活性層のチャネル領域に対向したゲート絶縁膜上にゲート電極が積層されている。
【０００３】
さらに、このゲート電極を覆ってゲート絶縁膜上に層間絶縁膜が積層されており、これら層間絶縁膜およびゲート絶縁膜にコンタクトホールが設けられて、これらコンタクトホールによって活性層のソース領域およびドレイン領域が開口されている。そして、これらコンタクトホールおよび層間絶縁膜上にソース電極およびドレイン電極のそれぞれが積層されている。
【０００４】
このような平面表示装置において、ＳＯＤ（System On Display）の実現のためには、ＴＦＴ特性を向上させて多機能素子を作製することが重要であり、このような多機能素子の作製の際には、ＴＦＴ素子の高性能化のために、ＴＦＴ素子の微細化が必要になる。
【０００５】
しかしながら、ＴＦＴ素子の微細化を進めると、メサ型構造のＴＦＴでは半導体薄膜の側壁部に電界が集中するために、側壁部のサブチャネル（Sub Channel）ＴＦＴが表面部のＴＦＴよりもオンしやすくなる。
【０００６】
このため、ＴＦＴのドレイン電流（Ids）−ゲート電圧（Vgs）特性において、サブチャネルＴＦＴのオンによる寄生特性に伴う瘤すなわちハンプ（Hump）が現われてしまう。
【０００７】
そして、このようにハンプが発生することで、回路上必要な所望の閾値が得られなかったり、回路の動作点がずれたりするなどの問題が顕著となる。
【０００８】
そこで、活性層のソース領域を囲むようにゲート電極を配設し、このゲート電極を取り囲むようにドレイン領域を配設した薄膜トランジスタが知られている（例えば、特許文献１参照。）。
【特許文献１】特開２００３−１９７９１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述の薄膜トランジスタでは、活性層のチャネル領域でのパターンエッジの重なりを防止できることで、チャネル領域の両側部でのサブチャネルＴＦＴによる寄生特性の抑制には一定の効果を有するものの、ソース領域をゲート電極で囲み、このゲート電極をドレイン領域で囲むことで全体の構成が大きくなるため、薄膜トランジスタの微細化をする際に不利になるという問題点を有している。
【００１０】
本発明は、このような点に鑑みなされたもので、微細化を可能にしつつ特性劣化を抑制できる薄膜トランジスタおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、絶縁基板と、この絶縁基板上に設けられた半導体薄膜と、この半導体薄膜の周囲を囲んで前記絶縁基板上に設けられた側壁絶縁膜と、これら側壁絶縁膜と半導体薄膜とを覆って設けられたゲート絶縁膜と、このゲート絶縁膜を介して前記半導体薄膜上に設けられたゲート電極とを具備したものである。
【００１２】
そして、絶縁基板上に設けた半導体薄膜の周囲を囲んで側壁絶縁膜を設け、これら半導体薄膜と側壁絶縁膜とを覆ってゲート絶縁膜を設ける。
【発明の効果】
【００１３】
本発明によれば、半導体薄膜の側部でのオンを抑制できるので、微細化を図る場合でも特性劣化を抑制できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の第１の実施の形態の薄膜トランジスタの構成を図１ないし図４を参照して説明する。
【００１５】
図３において、１は平面表示装置としての液晶表示装置である液晶パネルで、この液晶パネル１は、液晶ディスプレイ（ＬＣＤ:Liquid Crystal Display）であって、絶縁基板としてのガラス基板２を有する略矩形平板状のアレイ基板３を備えている。このアレイ基板３のガラス基板２の表面上には、このガラス基板２の幅方向に沿って等間隔に平行に離間された図示しない複数の走査線と、このガラス基板２の縦方向に沿って等間隔に平行に離間された複数の信号線とが直交して配線されて格子状に設けられている。
【００１６】
さらに、これら走査線および信号線にて仕切られて囲まれた各領域のそれぞれに画素５が設けられている。これら画素５には、スイッチング素子としてのメサ型トップゲートタイプの薄膜トランジスタ（ＴＦＴ）６と、画素電極７と、蓄積容量としての画素補助容量である図示しない補助容量とのそれぞれが設けられている。ここで、これら各画素電極７は、同一画素５内の薄膜トランジスタ６に電気的に接続されており、この薄膜トランジスタ６にて制御される。
【００１７】
また、ガラス基板２の表面には、シリコン窒化膜（ＳｉＮｘ）や酸化シリコン膜(ＳｉＯｘ)などにて構成された図示しないアンダーコート層が成膜され、このアンダーコート層上にポリシリコン（ｐ−Ｓｉ）にて構成された半導体薄膜としての半導体層である島状の活性層12が設けられている。この活性層12は、非晶質半導体であるアモリファスシリコン（ａ−Ｓｉ）のエキシマレーザアニールによる結晶化によって形成された多結晶半導体であるポリシリコンにて構成されている。そして、この活性層12の幅方向の中央部にチャネル領域14が設けられ、このチャネル領域14を挟んだ両側にソース領域15およびドレイン領域16が設けられている。
【００１８】
さらに、図１および図２に示すように、活性層12の周囲には、この周囲を囲んで側壁絶縁膜18が設けられている。この側壁絶縁膜18は、例えばシリコン窒化膜であり、活性層12の側部に沿って自己整合され、ガラス基板２の表面上に活性層12の平面視の周囲に沿って枠状に形成され、活性層12に対して隙間なく形成されている。
【００１９】
また、これら活性層12および側壁絶縁膜18上には、アンダーコート層上に亘って、絶縁性を有するゲート絶縁膜21が成膜され、この活性層12のチャネル領域14に対向するゲート絶縁膜21上には、ゲート電極22が積層されている。
【００２０】
ここで、ゲート絶縁膜21は、例えばシリコン酸化膜であり、活性層12の表面すなわち上部に位置する部分の膜厚が、側壁絶縁膜18の膜厚よりも小さく形成されている。換言すれば、側壁絶縁膜18の膜厚は、活性層12の上部に位置するゲート絶縁膜21よりも大きく形成されている。
【００２１】
ゲート電極22は、走査線に一体的に接続されている。そして、このゲート電極22、ゲート絶縁膜21、活性層12および側壁絶縁膜18によって、スイッチング素子である薄膜トランジスタ６が形成されている。
【００２２】
また、図３に示すように、薄膜トランジスタ６のゲート絶縁膜21上には、ゲート電極22覆って層間絶縁膜25が積層されている。この層間絶縁膜25およびゲート絶縁膜21には、これら層間絶縁膜25およびゲート絶縁膜21を貫通し、活性層12のソース領域15およびドレイン領域16に連通した第１のコンタクトホール27，28が設けられている。そして、活性層12のソース領域15に貫通した第１のコンタクトホール27を覆って層間絶縁膜25上にソース電極31が積層され、このソース電極31が活性層12のソース領域15に電気的に接続されている。さらに、この活性層12のドレイン領域16に貫通した第１のコンタクトホール28を覆って層間絶縁膜25上にドレイン電極32が積層され、このドレイン電極32が活性層12のドレイン領域16に電気的に接続されている。
【００２３】
また、これらソース電極31およびドレイン電極32を覆って層間絶縁膜25上にパッシベーション膜33が積層され、このパッシベーション膜33には、このパッシベーション膜33を貫通してドレイン電極32に連通した第２のコンタクトホール34が設けられている。そして、この第２のコンタクトホール34を覆ってパッシベーション膜33上に画素電極７が積層され、この画素電極７が第２のコンタクトホール34を介してドレイン電極32に電気的に接続されている。さらに、この画素電極７を覆ってパッシベーション膜33上に、配向処理されたポリイミドにて構成された配向膜35が積層されている。
【００２４】
さらに、この配向膜35に対向して対向基板41が配設されている。この対向基板41は、略透明な透光性を有するガラス基板42を備えている。このガラス基板42の配向膜35に対向した側の全面にカラーフィルタ層43が積層され、このカラーフィルタ層43上に対向電極44が積層されている。さらに、この対向電極44上には、配向処理されたポリイミドにて構成された配向膜45が積層されている。そして、これらアレイ基板３の配向膜35と対向基板41の配向膜45との間の液晶封止領域46に、液晶組成物47が注入されて光変調層としての液晶層48が設けられている。
【００２５】
次に、上記第１の実施の形態の作用効果を説明する。
【００２６】
メサ型構造の薄膜トランジスタ６では、一般に、活性層12の側壁部に電解が集中するので、薄膜トランジスタ６の多機能化のためにこの薄膜トランジスタ６の微細化を進めると、活性層12の側壁部に形成される寄生トランジスタであるサブチャネルＴＦＴ（Sub Channel TFT）が、活性層12のチャネル領域14の表面側よりもオンしやすくなる。
【００２７】
そして、このようにサブチャネルＴＦＴがオンしやすくなることで、このサブチャネルＴＦＴのオンによる寄生電流によって、図４に示す従来のＴＦＴ特性のように、ドレイン電流（Ids）−ゲート電圧（Vgs）特性において、瘤、すなわちハンプ（Hump）が発生してしまう。
【００２８】
このため、上記第１の実施の形態では、活性層12の側部を囲んで側壁絶縁膜18を形成する構成とした。
【００２９】
この結果、活性層12の側部でのサブチャネルＴＦＴのオンが遅くなり、相対的に活性層12のチャネル領域14での表面側でのオンが早くなるから、このサブチャネルＴＦＴのオンによる寄生電流の影響がＴＦＴ特性に現れにくくなり、寄生特性の発生を抑制でき、薄膜トランジスタ６の特性劣化を抑制できる。
【００３０】
具体的に、側壁絶縁膜18の膜厚を活性層12の表面側のゲート絶縁膜21よりも大きくすることで、サブチャネルＴＦＴのオンによる寄生電流の影響がＴＦＴ特性に現れず（図４）、薄膜トランジスタ６の特性劣化を防止でき所望のＴＦＴ特性を得ることができる。
【００３１】
そして、このように所望のＴＦＴ特性を得られることで、回路上必要な閾値を得ることができるとともに、回路の動作点がずれたりすることがなく、安定した動作で信頼性が高い液晶パネル１を得ることができる。
【００３２】
また、活性層12の周囲を側壁絶縁膜18で囲むだけの構造なので、薄膜トランジスタ６が必要以上に大きくなることもなく、薄膜トランジスタ６の微細化の際に有利となる。
【００３３】
次に、第２の実施の形態の薄膜トランジスタの構成を図５ないし図１０を参照して説明する。なお、上記第１の実施の形態と同様の構成および作用については、同一符号を付してその説明を省略する。
【００３４】
この第２の実施の形態の薄膜トランジスタ６は、活性層12を覆って例えばシリコン酸化膜などの側壁保護膜51が形成され、この側壁保護膜51および活性層12の周囲を囲んで側壁絶縁膜18が形成されているものである。
【００３５】
次に、上記第２の実施の形態の薄膜トランジスタの製造方法を説明する。
【００３６】
まず、図６に示すように、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法などにより図示しないアンダーコート層を表面に成膜したガラス基板２上に、アモルファスシリコン層を堆積し、このアモルファスシリコン層をレーザアニールなどによりポリシリコン薄膜とした後、このポリシリコン薄膜を例えばフォトエッチングなどにより加工して活性層12を形成する（半導体薄膜形成工程）。
【００３７】
次いで、図７に示すように、この活性層12を覆ってガラス基板２上にシリコン酸化膜である保護膜M1を形成する（保護膜形成工程）。
【００３８】
また、図８に示すように、活性層12と保護膜M1とを覆ってガラス基板２上に絶縁膜としてのシリコン窒化膜である犠牲膜M2を形成する（絶縁膜形成工程）。このとき、特性を向上するために、熱アニールなどをしてもよい。
【００３９】
さらに、犠牲膜M2の全面をＲＩＥ（Reactive Ion Etching）によりエッチングし、側壁絶縁膜18（図９）を犠牲膜M2により形成する。このとき、シリコン窒化膜とシリコン酸化膜との選択比が１／２〜１／３と少ないため、活性層12の表面の保護膜M1もエッチングされ、活性層12の側部にて側壁保護膜51が形成される（側壁形成工程）。
【００４０】
次いで、図１０に示すように、活性層12と側壁絶縁膜18および側壁保護膜51を覆って、例えばＰＥ−ＣＶＤ法やＥＣＲ(Electron-Cyclotron Resonance)−ＣＶＤ法などにより、ゲート絶縁膜21を形成する（ゲート絶縁膜形成工程）。なお、このゲート絶縁膜形成工程で形成されるゲート絶縁膜21は、側壁保護膜51を形成する犠牲膜M2（図８）よりも膜厚が小さくなっている。換言すれば、絶縁膜形成工程で形成される犠牲膜M2は、ゲート絶縁膜形成工程で形成されるゲート絶縁膜21よりも膜厚が大きい。
【００４１】
そして、図５に示すように、このゲート絶縁膜21を介して、活性層12上に、例えばモリブデン−タンタル合金(Ｍｏ−Ｔａ)やモリブデン−タングステン合金(Ｍｏ−Ｗ)などをスパッタ法などにて成膜して所定の金属層を形成してからゲートパターニングしてゲート電極22を形成する（ゲート電極形成工程）。
【００４２】
この後、従来のメサ型トップゲートＴＦＴの製造方法と同様に、層間絶縁膜25、第１のコンタクトホール27，28、各電極31，32、パッシベーション膜33、第２のコンタクトホール34、画素電極７および配向膜35を順次形成し、対向基板41の配向膜45側を対向させて取り付けた後、これらアレイ基板２の配向膜35と対向基板41の配向膜45との間に液晶層48を介挿させて封止する。さらに、これらアレイ基板２および対向基板41に図示しないシステム回路や偏光板、バックライトなどの様々な部材を組み合わせて液晶パネル１を完成する。
【００４３】
このように、上記第２の実施の形態によれば、活性層12の周囲を囲んで側壁絶縁膜18を形成するなど、上記第１の実施の形態と同様の構成を有することにより、上記第１の実施の形態と同様の作用効果を奏することが可能である。
【００４４】
また、活性層12を覆ってガラス基板２上に設けた保護膜M1により側壁保護膜51を形成することにより、側壁絶縁膜18の形成時のＲＩＥなどの際に活性層12の表面を叩いてしまうことを保護膜M1により抑制し、側壁絶縁膜18となる犠牲膜M2と活性層12の表面側との界面でのエッチングダメージを抑制できる。
【００４５】
しかも、活性層12の周囲を囲んで側壁保護膜51を設けることにより、活性層12の側部でのサブチャネルＴＦＴのオンを、より確実に防止できる。
【００４６】
なお、上記各実施の形態において、側壁絶縁膜18により活性層12のチャネル領域14の表面側のゲート絶縁膜21よりも活性層12の側部での抵抗値を大きくできれば、必ずしも側壁絶縁膜18の膜厚を活性層12の表面のゲート絶縁膜21よりも大きくしなければならないものではない。
【００４７】
また、平面表示装置としては、有機ＥＬ表示装置などにも適用できる。
【００４８】
さらに、アレイ基板２以外でも、薄膜トランジスタ６を形成する基板装置であれば上記構成を適用できる。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施の形態の薄膜トランジスタを示す説明断面図である。
【図２】同上薄膜トランジスタを示す平面図である。
【図３】同上薄膜トランジスタを備えた平面表示装置を示す説明断面図である。
【図４】同上薄膜トランジスタの特性グラフである。
【図５】本発明の第２の実施の形態の薄膜トランジスタの製造方法のゲート電極形成工程を示す説明断面図である。
【図６】同上薄膜トランジスタの製造方法の半導体薄膜形成工程を示す説明断面図である。
【図７】同上薄膜トランジスタの製造方法の保護膜形成工程を示す説明断面図である。
【図８】同上薄膜トランジスタの製造方法の絶縁膜形成工程を示す説明断面図である。
【図９】同上薄膜トランジスタの製造方法の側壁形成工程を示す説明断面図である。
【図１０】同上薄膜トランジスタの製造方法のゲート絶縁膜形成工程を示す説明断面図である。
【符号の説明】
【００５０】
２    絶縁基板としてのガラス基板
６    薄膜トランジスタ
12    半導体薄膜としての活性層
18    側壁絶縁膜
21    ゲート絶縁膜
22    ゲート電極
51    側壁保護膜
M1    保護膜
M2    絶縁膜としての犠牲膜
【図１】
2007200930.tif 000003
【図２】
2007200930.tif 000004
【図３】
2007200930.tif 000005
【図４】
2007200930.tif 000006
【図５】
2007200930.tif 000007
【図６】
2007200930.tif 000008
【図７】
2007200930.tif 000009
【図８】
2007200930.tif 000010
【図９】
2007200930.tif 000011
【図１０】
2007200930.tif 000012