(57)【要約】【課題】エレクトロマイグレーションによる配線断線の問題を解決する簡易な断熱充電論理回路を提供する。【解決手段】排他的な２つの出力端子を有する組み合わせ論理回路と、ＣＭＯＳインバータにより構成したフリップフロップ回路とを接続するとともに、フリップフロップ回路の電源線に、組み合わせ論理回路とフリップフロップ回路とを組合わせた回路の時定数よりも一桁程度以上長い時間で充電・放電を行う電荷を再利用しない断熱充電クロックを印加する。これにより、論理回路に流れる最大電流量を低減することができるので、エレクトロマイグレーションによる配線断線の問題を解決することができる。この電荷を再利用しない断熱充電クロックは、ＯＮ抵抗の十分大きいｐＭＯＳＦＥＴとｎＭＯＳＦＥＴを接続したＣＭＯＳインバータにより生成する。【選択図】図１
2007235218.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に応じて一方がローインピーダンスとなり基準電位に接続され、他方がハイインピーダンスとなる第１、第２の出力端子を備えた排他的ｎＭＯＳネットワークにより構成した組み合わせ論理回路と、
第１、第２のＣＭＯＳインバータにより構成したフリップフロップと、を有し、
前記第１の出力端子を前記第１のＣＭＯＳインバータの入力と前記第２のＣＭＯＳインバータの出力とに接続するとともに、前記第２の出力端子を前記第２のＣＭＯＳインバータの入力と前記第１のＣＭＯＳインバータの出力とに接続し、
電圧値が基準電位から電源電位まで上昇する時間および電源電位から基準電位まで下降する時間が前記組み合わせ論理回路と前記フリップフロップとを組み合わせた回路の時定数より長い、電荷を再利用しない断熱充電クロックを前記第１、第２のＣＭＯＳインバータの電源に印加することを特徴とする断熱充電論理回路。
【請求項２】
入力信号に応じて一方がローインピーダンスとなり電源電位に接続され、他方がハイインピーダンスとなる第１、第２の出力端子を備えた排他的ｐＭＯＳネットワークにより構成した組み合わせ論理回路と、
第１、第２のＣＭＯＳインバータにより構成したフリップフロップと、を有し、
前記第１の出力端子を前記第１のＣＭＯＳインバータの入力と前記第２のＣＭＯＳインバータの出力とに接続するとともに、前記第２の出力端子を前記第２のＣＭＯＳインバータの入力と前記第１のＣＭＯＳインバータの出力とに接続し、
電圧値が基準電位から電源電位まで上昇する時間および電源電位から基準電位まで下降する時間が前記組み合わせ論理回路と前記フリップフロップとを組み合わせた回路の時定数より長い、電荷を再利用しない断熱充電クロックを前記第１、第２のＣＭＯＳインバータの電源に印加することを特徴とする断熱充電論理回路。
【請求項３】
ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとにより構成された第３のＣＭＯＳインバータの出力を前記断熱充電クロックとするものであって、
前記ｎＭＯＳＦＥＴと前記ｐＭＯＳＦＥＴのゲートに電圧をかけたときのソースとドレイン間の抵抗値は、前記第３のＣＭＯＳインバータの出力電圧値が基準電位から電源電位まで上昇する時間および電源電位から基準電位まで下降する時間が前記組み合わせ論理回路と前記フリップフロップとを組み合わせた回路の時定数より長くなるほど大きな値であることを特徴とする請求項１又は２に記載の断熱充電論理回路。
【請求項４】
前記電圧値が上昇する時間および下降する時間は、前記時定数より一桁程度以上長いことを特徴とする請求項１乃至３のいずれかに記載の断熱充電論理回路。
【請求項５】
前記断熱充電クロックの位相が１／４周期づつ異なる請求項１乃至４のいずれかに記載の断熱充電論理回路を４段直列に接続することを特徴とする断熱充電論理転送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、断熱充電クロックを利用した論理回路に関する。
【背景技術】
【０００２】
近年、素子の微細化が進むことによりエレクトロマイグレーションによる配線断線が問題となっている（非特許文献１参照。）。
【０００３】
ここで、エレクトロマイグレーションによる配線断線の問題を解決する従来の回路について説明する。以下に説明する回路は、断熱充電電荷再利用クロックを利用した組み合わせ論理回路であり、ＢＤＤ（Binary Decision Diagram）回路を用いたものである（非特許文献２参照。）。なお、物理学において、系を非常に緩やかに変化させる場合に断熱という言葉が用いられることから、回路の時定数よりも非常に緩やかに充電を行う充電方法を断熱充電という。また、電荷再利用とは、電源から負荷容量に充電した電荷をＧＮＤに捨てることなく、再び電源のほうに戻すことにより、電荷を再利用する方法である。
【０００４】
図６に示すＢＤＤ８０は、始点８１から始まり入力変数Ａが０ならば、０のブランチ８２をたどり、入力変数Ａが１ならば、１のブランチ８３をたどる。以下同様に入力変数Ｂ〜Ｆに応じて２分岐の一方を選択し、最終的に到達したターミナルノード８４により、論理値を判定するものである。
【０００５】
図７は、図６で示したＢＤＤ８０をｎＭＯＳネットワークに置き換えた回路図である。図７に示す回路は、ｎＭＯＳＦＥＴで構成されたＢＤＤ回路７０の始点を接地し、終点をＣＭＯＳインバータによるフリップフロップ回路６０に接続して、フリップフロップ回路６０の電源に断熱充電電荷再利用クロックＰＣＫを用いたものである。
【０００６】
断熱充電電荷再利用クロックＰＣＫは、例えば、図８に示すように、４つの定電圧電源とスイッチトランジスタを用いて構成された階段波形生成回路９０により生成される。階段波形生成回路９０により生成される断熱充電電荷再利用クロックＰＣＫは、図９に示すように、４ステップの階段状の波形である。
【０００７】
断熱充電論理では、図９に示すように電圧を緩やかに変化させて処理を行うため、配線内を流れる電流を少なくすることが可能となり、エレクトロマイグレーションによる配線断線の問題を解決することができる。なお、断熱充電電荷再利用クロックを利用した論理回路の他の例として、特許文献１に記載のものも知られている。
【特許文献１】特開２００６−２００３９号公報
【非特許文献１】Paul S. Peercy著、"The drive to miniaturization"、nature、２０００年８月３１日、vol.406、p.1023-1026
【非特許文献２】中田俊司、外３名、"A Low Power Multiplier Using Adiabatic Charging Binary Decision Diagram Circuit"、Japanese Journal of Applied Physics、２０００年４月、Vol. 39、No. 4B、p.2305-2311
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、断熱充電電荷再利用クロックを生成するためには、図８に示すように、複数の定電圧電源を含んだ複雑な階段波形生成回路を用いる必要があった。
【０００９】
本発明は、上記に鑑みてなされたものであり、その課題とするところは、エレクトロマイグレーションによる配線断線の問題を解決するとともに、断熱充電論理を簡易な回路構成で実現することにある。
【課題を解決するための手段】
【００１０】
第１の本発明に係る断熱充電論理回路は、入力信号に応じて一方がローインピーダンスとなり他方がハイインピーダンスとなる第１、第２の出力端子を備えた排他的ｎＭＯＳネットワークにより構成した組み合わせ論理回路と、第１、第２のＣＭＯＳインバータにより構成したフリップフロップと、を有し、第１の出力端子を第１のＣＭＯＳインバータの入力と第２のＣＭＯＳインバータの出力とに接続するとともに、第２の出力端子を第２のＣＭＯＳインバータの入力と第１のＣＭＯＳインバータの出力とに接続し、電圧値が基準電位から電源電位まで上昇する時間および電源電位から基準電位まで下降する時間が組み合わせ論理回路とフリップフロップとを組み合わせた回路の時定数より長い、電荷を再利用しない断熱充電クロックを第１、第２のＣＭＯＳインバータの電源に印加することを特徴とする。
【００１１】
本発明にあっては、ｎＭＯＳネットワークにより構成され、排他的な２つの出力端子を備えた組み合わせ論理回路と、２つのＣＭＯＳインバータにより構成したフリップフロップとを有し、組み合わせ論理回路の２つの出力端子をフリップフロップに接続するとともに、フリップフロップの電源線に組み合わせ論理回路とフリップフロップ回路とを組合わせた回路の時定数よりも長い時間で充電・放電を行う電荷を再利用しない断熱充電クロックを印加することにより、論理回路に流れる最大電流量を低減することができるので、エレクトロマイグレーションによる配線断線の問題が解決できる。
【００１２】
上記断熱充電論理回路において、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとにより構成された第３のＣＭＯＳインバータの出力を断熱充電クロックとするものであって、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのゲートに電圧をかけたときのソースとドレイン間の抵抗値は、第３のＣＭＯＳインバータの出力電圧値が基準電位から電源電位まで上昇する時間および電源電位から基準電位まで下降する時間が組み合わせ論理回路とフリップフロップとを組み合わせた回路の時定数より長くなるほど大きな値であることを特徴とする。
【００１３】
本発明にあっては、ゲートに電圧をかけたときのソースとドレイン間の抵抗値が非常におおきなｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとを接続したＣＭＯＳインバータで断熱充電クロックを生成することにより、断熱充電論理を実現する断熱充電クロック回路を簡易な回路構成で実現することができる。
【００１４】
第２の本発明に係る断熱充電論理転送回路は、断熱充電クロックの位相が１／４周期づつ異なる上記断熱充電論理回路を４段直列に接続することを特徴とする。
【００１５】
断熱充電クロックの位相が１／４周期づつ異なる上記断熱充電論理回路を４段直列に接続することにより、論理処理を順次行うことが可能である。
【発明の効果】
【００１６】
本発明によれば、エレクトロマイグレーションによる配線断線の問題を解決するとともに、断熱充電論理を簡易な回路構成で実現することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を用いて説明する。
【００１８】
図１は、本実施の形態における論理回路の構成を示す回路図である。図１に示す論理回路は、ＢＤＤ回路３０と、フリップフロップ回路２０と、電荷を再利用しない断熱充電クロック回路１０とを有している。
【００１９】
ＢＤＤ回路３０は、図６に示したＢＤＤ８０を実現する回路であり、複数のｎＭＯＳＦＥＴで構成されている。各ｎＭＯＳＦＥＴの入力信号に応じて、一方が接地され他方がハイインピーダンスとなる相互に排他的な２つの出力端子３１，３２を備え、始点３３は接地されている。
【００２０】
フリップフロップ回路２０は、ｐＭＯＳＦＥＴ２１とｎＭＯＳＦＥＴ２３、および、ｐＭＯＳＦＥＴ２２とｎＭＯＳＦＥＴ２４を接続した２つの第１、第２のＣＭＯＳインバータで構成されており、ＢＤＤ回路３０の出力端子３１は、第１のＣＭＯＳインバータの入力と第２のインバータの出力に接続されており、もう一方の出力端子３２は、第２のＣＭＯＳインバータの入力と第１のインバータの出力に接続されている。第１、第２のＣＭＯＳインバータの電源線２５には、電荷を再利用しない断熱充電クロック回路１０の出力端子１３が接続されている。
【００２１】
電荷を再利用しない断熱充電クロック回路１０は、図１に示すように、ＯＮ時の抵抗値（ゲートに電圧をかけたときのソースとドレイン間の抵抗値）が非常に大きなｐＭＯＳＦＥＴ１１とｎＭＯＳＦＥＴ１２とを接続したＣＭＯＳインバータにより構成される。なお、ＯＮ時の抵抗値が非常に大きなＭＯＳＦＥＴを生成する方法としては、ゲート長を長くする、トランジスタ幅を小さくする、ソースやドレインのイオン注入ドーピング濃度を小さくするなどの方法がある。また、トランジスタのしきい値電圧（ＶＴ）をＢＤＤ回路３０やフリップフロップ回路２０のＶＴより大きくする方法でも、ＯＮ抵抗が極めて大きくなり有効である。この電荷を再利用しない断熱充電クロック回路１０により、緩やかに電圧が上昇・下降する断熱充電クロックを生成することができ、この断熱充電クロックによりフリップフロップ回路２０を駆動することで、論理回路に流れる最大電流量を低減できるので、エレクトロマイグレーションによる配線断線の問題が解消される。
【００２２】
図２（ａ）は、電荷を再利用しない断熱充電クロック回路１０の入力端子１４に入力する入力信号の波形を示す図であり、図２（ｂ）は、出力端子１３から出力される出力信号の波形を示す図である。電荷を再利用しない断熱充電クロック回路１０の入力端子１４にＬｏｗ信号を入力すると、出力端子１３の電圧が基準電位（ＧＮＤ）から緩やかに電源電位（ＶＤＤ）に昇圧する。出力端子１３の電圧が緩やかに上昇すると、ＢＤＤ回路３０によって、ＢＤＤ回路３０の入力信号に基づき論理値の判定が行われ、出力端子１３の電圧がＶＤＤである間は、フリップフロップ回路２０にその結果が保持される。その時の出力端子３１，３２は、ＢＤＤ回路３０の入力信号に基づいた論理値となる。続いて、入力端子１４にＨｉｇｈ信号を入力すると、出力端子１３の電圧は、ＶＤＤから緩やかにＧＮＤに降圧する。
【００２３】
電荷を再利用しない断熱充電クロック回路１０の出力信号の電圧がＧＮＤからＶＤＤまで昇圧する立ち上がり時間、および、ＶＤＤからＧＮＤまで降圧する立下り時間が、フリップフロップ回路２０とＢＤＤ回路３０とを組み合わせた回路の時定数よりも、長い時間、例えば、立ち上がり、立下り時間に１ｎｓ以上の時間をかけることにより、配線内の電流値を１／１００から１／１０００程度以下に設定することが可能となるので、エレクトロマイグレーションによる配線断線の問題を解消することができる。また、動作方法の他の説明をすると、フリップフロップ回路２０とＢＤＤ回路３０とを組み合わせた回路の時定数よりも、一桁程度以上長い時間をかけて昇圧・降圧するとよい。
【００２４】
なお、フリップフロップ回路２０に接続する論理回路は、ＢＤＤ回路に限られず、入力信号に応じて、一方がローインピーダンスとなり他方がハイインピーダンスとなる排他的な２つの出力端子を有する排他的ｎＭＯＳネットワークであればよい。
【００２５】
図３に示す論理回路は、上記で説明したような断熱充電ＢＤＤ（ＡＣ−ＢＤＤ：Adiabatic Charging BDD）で構成した４つの論理回路５１〜５４をつなげたものであり、図４に示すような、位相が１／４周期づつ異なる４相の断熱充電クロックＡＣＫ１〜ＡＣＫ４を各論理回路５１〜５４に用いることにより、各論理回路５１〜５３の出力結果を順次、次段の論理回路５２〜５４へ転送することができるものである。具体的な動作を以下に説明する。
【００２６】
論理回路５１において、断熱充電クロックＡＣＫ１の電圧が上昇すると、論理回路５１の入力Ａ〜Ｆに基づき論理値の判定が行われる。断熱充電クロックＡＣＫ１がＶＤＤまで昇圧し（図４の increase ）、固定されると（図４の hold ）、論理回路５１に結果が保持される。論理回路５１に結果が保持されている間に、断熱充電クロックＡＣＫ２の電圧が上昇し、論理回路５２は、前段の結果に基づき論理値の判定を行う。同様に、論理回路５２に結果が保持されている間に、断熱充電クロックＡＣＫ３の電圧が上昇し、論理回路５３は論理値の判定を行う。一方、論理回路５１を駆動している断熱充電クロックＡＣＫ１の電圧は、ＧＮＤへ降圧する（図４の decrease ）。このように、１／４周期づつ異なる４相の断熱充電クロックＡＣＫ１〜ＡＣＫ４を用いることにより、論理処理を順次行うことが可能となる。
【００２７】
図５は、本実施の形態における論理回路の別の構成を示す回路図である。図５に示す論理回路は、図１に示した論理回路に対して、ＢＤＤ回路４０をｎＭＯＳＦＥＴの代わりにｐＭＯＳＦＥＴで構成したものであり、その他の構成および作用は、図１に示したものと同じである。
【００２８】
ＢＤＤ回路４０は、各ｐＭＯＳＦＥＴの入力信号に応じて、一方がＶＤＤに接続され他方がハイインピーダンスとなる相互に排他的な２つの出力端子４１，４２を備え、始点４３はＶＤＤに接続されている。また、図１に示したＢＤＤ回路３０に対して、入力信号を反転した構成である。
【００２９】
なお、フリップフロップ回路２０に接続する論理回路は、ＢＤＤ回路に限られず、入力信号に応じて、一方がローインピーダンスとなり他方がハイインピーダンスとなる排他的な２つの出力端子を有する排他的ｐＭＯＳネットワークであればよい。
【００３０】
以上説明したように、本実施の形態によれば、ｎＭＯＳネットワークにより構成した排他的な２つの出力端子を有する組み合わせ論理回路と、ＣＭＯＳインバータ２個により構成したフリップフロップ回路とを有し、組み合わせ論理回路の２つの出力端子をフリップフロップ回路に接続するとともに、フリップフロップ回路の電源線に、組み合わせ論理回路とフリップフロップ回路とを組合わせた回路の時定数よりも一桁程度以上長い時間で充電・放電を行う電荷を再利用しない断熱充電クロックを印加することにより、論理回路に流れる最大電流量を低減することができるので、エレクトロマイグレーションによる配線断線の問題を解決することができる。
【００３１】
本実施の形態によれば、ＯＮ時の抵抗値の非常に大きなｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとを接続したＣＭＯＳインバータで断熱充電クロックを生成することにより、断熱充電論理を実現する断熱充電クロック回路を簡易な回路で構成することができる。
【００３２】
本実施の形態によれば、位相が１／４周期づつ異なる４つの断熱充電クロックを用いることにより、論理転送を行うことができる回路を容易に構成することができる。
【図面の簡単な説明】
【００３３】
【図１】一実施の形態における電荷を再利用しない断熱充電論理回路の回路図である。
【図２】（ａ）は電荷を再利用しない断熱充電クロック回路に入力される入力信号の波形図であり、（ｂ）は電荷を再利用しない断熱充電クロック回路の出力信号の波形図である。
【図３】一実施の形態における電荷を再利用しない断熱充電論理回路により構成した論理転送をおこなう回路の構成を示すブロック図である。
【図４】位相が１／４周期づつ異なる電荷を再利用しない断熱充電クロックの波形図である。
【図５】別の実施の形態における電荷を再利用しない断熱充電論理回路の回路図である。
【図６】６つの入力を持つＢＤＤを表す図ある。
【図７】図６のＢＤＤをｎＭＯＳＦＥＴにより構成し、断熱充電電荷再利用クロックを使用した従来の断熱充電論理回路の回路図である。
【図８】従来の断熱充電電荷再利用クロックを生成する回路の回路図である。
【図９】図８の回路により生成される断熱充電電荷再利用クロックの波形図である。
【符号の説明】
【００３４】
１０…電荷を再利用しない断熱充電クロック回路
２０，６０…フリップフロップ回路
３０，４０，７０…ＢＤＤ回路
５１，５２，５３，５４…論理回路
８０…ＢＤＤ
９０…階段波形生成回路
１３，３１，３２，４１，４２…出力端子
１４…入力端子
１１，２１，２２…ｐＭＯＳＦＥＴ
１２，２３，２４…ｎＭＯＳＦＥＴ
【図１】
2007235218.tif 000003
【図２】
2007235218.tif 000004
【図３】
2007235218.tif 000005
【図４】
2007235218.tif 000006
【図５】
2007235218.tif 000007
【図６】
2007235218.tif 000008
【図７】
2007235218.tif 000009
【図８】
2007235218.tif 000010
【図９】
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