(57)【要約】【課題】異なる位相を有する複数個のドラウジークロック信号を発生する集積回路装置を提供する。【解決手段】外部から入力される外部クロック信号に応答して、異なる位相を有する複数個のクロック信号を出力する位相同期部と、複数個のクロック信号を第１比率で分周し、相互間に同じ位相差を有するように整列して、前記複数個のクロック信号よりも周波数が低くかつ異なる位相を有する複数個のドラウジークロック信号を発生し、複数個のドラウジークロック信号を内部回路の性能をテストするために内部回路に出力するドラウジークロック信号出力部と、複数個のクロック信号のうち、０°の位相を有するクロック信号を第１比率で分周して位相同期部の入力端にフィードバックさせるフィードバック部と、を備える集積回路装置である。【選択図】図３
2007235960.tif 000002
【特許請求の範囲】
【請求項１】
集積回路装置において、
外部から入力される外部クロック信号に応答して、異なる位相を有する複数個のクロック信号を出力する位相同期部と、
前記複数個のクロック信号を第１比率で分周し、相互間に同じ位相差を有するように整列させて、前記複数個のクロック信号よりも周波数が低くかつ異なる位相を有する複数個のドラウジークロック信号を発生し、前記複数個のドラウジークロック信号を内部回路の性能をテストするために前記内部回路に出力するドラウジークロック信号出力部と、
前記複数個のクロック信号のうち０°の位相を有するクロック信号を前記第１比率で分周して前記位相同期部の入力端にフィードバックさせるフィードバック部と、を備えることを特徴とする集積回路装置。
【請求項２】
前記位相同期部は、
ＰＬＬ及びＤＬＬのうち一つを備えることを特徴とする請求項１に記載の集積回路装置。
【請求項３】
前記外部クロック信号は、前記集積回路装置を低速でテストするためのテスト装備から出力される低周波クロック信号であり、前記外部クロック信号と前記複数個のドラウジークロック信号とは、互いに同じ周波数を有することを特徴とする請求項１に記載の集積回路装置。
【請求項４】
前記ドラウジークロック信号出力部は、
前記複数個のドラウジークロック信号を発生し、前記複数個のドラウジークロック信号の位相を整列させる分周及び位相整列器と、
選択信号に応答して、前記複数個のクロック信号または前記複数個のドラウジークロック信号のうち一つを選択し、前記選択された複数個の信号を内部回路に印加する第１マルチプレクサと、を備えることを特徴とする請求項１に記載の集積回路装置。
【請求項５】
半周期の間に５個のドラウジークロック信号が発生し、前記第１比率が少なくとも２であるとき、前記位相同期部は、０°の位相を有する第１クロック信号、及び前記第１クロック信号に比べて第１位相ずつ順次に遅延される第２ないし第５クロック信号を出力することを特徴とする請求項４に記載の集積回路装置。
【請求項６】
前記分周及び位相整列器は、
前記第１ないし第５クロック信号を分周して第１ないし第５分周されたクロック信号を発生し、前記第４及び第５分周されたクロック信号を反転させて前記複数個のドラウジークロック信号を発生する第１分周器を備えることを特徴とする請求項５に記載の集積回路装置。
【請求項７】
前記第１比率が４であるとき、前記分周及び位相整列器は、
前記第１ないし第５クロック信号を分周し、前記第４及び第５分周されたクロック信号を反転させて第１ないし第５分周されたクロック信号を発生する第１分周器と、
前記第１ないし第５分周されたクロック信号を分周して第６ないし第１０分周されたクロック信号を発生し、前記第９及び第１０分周されたクロック信号を反転させて前記複数個のドラウジークロック信号を発生する第２分周器と、をさらに備えることを特徴とする請求項５に記載の集積回路装置。
【請求項８】
前記第１比率が４の倍数であるとき、前記分周及び位相整列器は、
前記第１ないし第５クロック信号を分周し、前記第４及び第５分周されたクロック信号を反転させて第１ないし第５分周されたクロック信号を発生する第１分周器と、
前記第１ないし第５分周されたクロック信号を分周して第６ないし第１０分周されたクロック信号を発生し、前記第９及び第１０分周されたクロック信号を反転させる第２分周器と、
前記第６ないし第１０分周されたクロック信号を分周して第１１ないし第１５分周されたクロック信号を発生し、前記第１４及び第１５分周されたクロック信号を反転させて前記複数個のドラウジークロック信号を発生する第３分周器と、をさらに備えることを特徴とする請求項５に記載の集積回路装置。
【請求項９】
２個のドラウジークロック信号が半周期の間に発生し、前記第１比率が少なくとも２であるとき、前記位相同期部は、０°の位相を有する第１クロック信号、及び前記第１クロック信号と１８０°の位相差を有する第２クロック信号を出力することを特徴とする請求項４に記載の集積回路装置。
【請求項１０】
前記分周及び位相整列器は、
前記第１クロック信号を２で分周して第１ドラウジークロック信号を発生し、前記第２クロック信号を反転させ、前記反転された第２クロック信号を２で分周して前記第１ドラウジークロック信号と１８０°の位相差を有する第２ドラウジークロック信号を発生する第１分周器を有することを特徴とする請求項９に記載の集積回路装置。
【請求項１１】
半周期の間に発生するドラウジークロック信号の数が２であり、前記第１比率が２の倍数であるとき、前記分周及び位相整列器は、
前記第１クロック信号を２で分周して第１ドラウジークロック信号を発生し、前記第２クロック信号を反転させ、前記反転された第２クロック信号を２で分周して前記第１ドラウジークロック信号と１８０°の位相差を有する第２ドラウジークロック信号とを発生する第１分周器と、
前記第１ドラウジークロック信号を２で分周して第３ドラウジークロック信号を発生し、前記第２ドラウジークロック信号を反転させ、前記反転された第２ドラウジークロック信号を２で分周して前記第３ドラウジークロック信号と１８０°の位相差を有する第４ドラウジークロック信号とを発生し、前記第３及び第４ドラウジークロック信号を前記複数個のドラウジークロック信号として出力する第２分周器と、を備えることを特徴とする請求項９に記載の集積回路装置。
【請求項１２】
前記フィードバック部は、
０°の位相を有するクロック信号を前記第１比率で分周する分周器と、
選択信号に応答して、前記０°の位相を有するクロック信号及び前記分周器から出力されるクロック信号のうち一つを選択し、前記選択された信号を前記位相同期部に印加するマルチプレクサと、を備えることを特徴とする請求項１に記載の集積回路装置。
【請求項１３】
前記第１比率がＮ（自然数）であり、前記集積回路装置は、
０°の位相を有するクロック信号を２Ｎで分周し、一つのドラウジー基準クロック信号を出力するドラウジー基準クロック信号出力部をさらに備えることを特徴とする請求項１に記載の集積回路装置。
【請求項１４】
前記位相同期部は、
ＰＬＬ及びＤＬＬのうち一つを備えることを特徴とする請求項１３に記載の集積回路装置。
【請求項１５】
前記外部クロック信号は、前記集積回路装置を低速でテストするためのテスト装備から出力されるクロック信号であり、前記外部クロック信号と前記ドラウジークロック信号とは、互いに同じ周波数を有することを特徴とする請求項１３に記載の集積回路装置。
【請求項１６】
前記ドラウジー基準クロック信号出力部は、
０°の位相を有するクロック信号を２で分周する第１分周器と、
０°の位相を有する前記クロック信号を２Ｎで分周する第２分周器と、
選択信号に応答して、前記第１分周器から出力されるクロック信号または前記第２分周器から出力されるクロック信号のうち一つを選択し、前記選択された信号を内部回路に印加するマルチプレクサと、を備えることを特徴とする請求項１３に記載の集積回路装置。
【請求項１７】
前記フィードバック部は、
０°の位相を有するクロック信号を２で分周する第１分周器と、
０°の位相を有する前記クロック信号を２Ｎで分周する第２分周器と、
選択信号に応答して、前記第１分周器から出力されるクロック信号または前記第２分周器から出力されるクロック信号のうち一つを選択し、前記選択された信号を位相同期部に印加するマルチプレクサと、を備えることを特徴とする請求項１３に記載の集積回路装置。
【請求項１８】
前記ドラウジークロック信号出力部は、
前記複数個のクロック信号をＮで分周して前記複数個のドラウジークロック信号を発生し、前記複数個のドラウジークロック信号の位相を整列する分周及び位相整列器と、
選択信号に応答して、前記複数個のクロック信号または前記複数個のドラウジークロック信号のうち一つを選択し、前記選択された複数個の信号を内部回路に印加する第１マルチプレクサと、を備えることを特徴とする請求項１３に記載の集積回路装置。
【請求項１９】
半周期の間に５個のドラウジークロック信号が発生し、Ｎが少なくとも２であるとき、前記位相同期部は、０°の位相を有する第１クロック信号、及び前記第１クロック信号に対して第１位相ずつ順次に遅延される第２ないし第５クロック信号を出力することを特徴とする請求項１８に記載の集積回路装置。
【請求項２０】
前記分周及び位相整列器は、
前記第１ないし第５クロック信号を分周して第１ないし第５分周されたクロック信号を発生し、前記第４及び第５分周されたクロック信号を反転させて前記複数個のドラウジークロック信号を発生する第１分周器を備えることを特徴とする請求項１９に記載の集積回路装置。
【請求項２１】
Ｎが４であるとき、前記分周及び位相整列器は、
前記第１ないし第５クロック信号を分周し、前記第４及び第５分周されたクロック信号を反転させて第１ないし第５分周されたクロック信号を発生する第１分周器と、
前記第１ないし第５分周されたクロック信号を分周して第６ないし第１０分周されたクロック信号を発生し、前記第９及び第１０分周されたクロック信号を反転させて前記複数個のドラウジークロック信号を発生する第２分周器と、を備えるセットを備えることを特徴とする請求項２０に記載の集積回路装置。
【請求項２２】
Ｎが４の倍数であるとき、前記分周及び位相整列器は、
前記第１ないし第５クロック信号を分周し、前記第４及び第５分周されたクロック信号を反転させて第１ないし第５分周されたクロック信号を発生する第１分周器と、
前記第１ないし第５分周されたクロック信号を分周して第６ないし第１０分周されたクロック信号を発生し、前記第９及び第１０分周されたクロック信号を反転させる第２分周器と、
前記第６ないし第１０分周されたクロック信号を分周して第１１ないし第１５分周されたクロック信号を発生し、前記第１４及び第１５分周されたクロック信号を反転させて前記複数個のドラウジークロック信号を発生する第３分周器と、をさらに備えることを特徴とする請求項２１に記載の集積回路装置。
【請求項２３】
半周期の間に２個のドラウジークロック信号が発生し、Ｎが少なくとも２であるとき、前記位相同期部は、０°の位相を有する第１クロック信号、及び前記第１クロック信号と１８０°の位相差を有する第２クロック信号を出力することを特徴とする請求項１８に記載の集積回路装置。
【請求項２４】
前記分周及び位相整列器は、
前記第１クロック信号を２で分周して第１ドラウジークロック信号を発生し、前記第２クロック信号を反転させ、前記反転された第２クロック信号を２で分周して前記第１ドラウジークロック信号と１８０°の位相差を有する第２ドラウジークロック信号とを発生する第１分周器を有するセットを備えることを特徴とする請求項２３に記載の集積回路装置。
【請求項２５】
半周期の間に発生するドラウジークロック信号の数が２であり、Ｎが２の倍数であるとき、前記分周及び位相整列器は、
前記第１クロック信号を２で分周して第１ドラウジークロック信号を発生し、前記第２クロック信号を反転させ、前記反転された第２クロック信号を２で分周して前記第１ドラウジークロック信号と１８０°の位相差を有する第２ドラウジークロック信号とを発生させる第１分周器と、
前記第１ドラウジークロック信号を２で分周して第３ドラウジークロック信号を発生し、前記第２ドラウジークロック信号を反転させ、前記反転された第２ドラウジークロック信号を２で分周して前記第３ドラウジークロック信号と１８０°の位相差を有する第４ドラウジークロック信号とを発生し、前記第３及び第４ドラウジークロック信号を前記複数個のドラウジークロック信号として出力する第２分周器と、をさらに備えることを特徴とする請求項２２に記載の集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置に係り、特に内部回路を低速でテストするために複数個のドラウジークロック信号を発生する集積回路装置に関する。
【背景技術】
【０００２】
集積回路装置の製造が完了すると、集積回路装置の性能を電気的にテストする過程が行われる。テスト過程で性能が良好であると判断された集積回路装置は出荷され、性能が不良であると判断された集積回路装置は廃棄される。一般的に、集積回路装置のテストは、二回にわたって行われる。一つは、ウェーハに形成された集積回路装置をテストするＥＤＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｄｉｅ  Ｓｏｒｔ）テストであり、他の一つは、集積回路装置がコンパウンドのような密封物質により密封された状態でテストされるパッケージテストである。
【０００３】
集積回路装置の電気的性能をテストするために、テスト装備が使われる。テスト装備には、高周波テスト信号を発生するものや、低周波テスト信号を発生するものがある。高周波テスト信号を発生するテスト装備は、高価であり、低周波テスト信号を発生するテスト装備は、高周波テスト信号を発生するテスト装備に比べて安価である。しかし、テスト装備はほとんど高価であるため、アップグレードし難い。したがって、テスト装備の特性に合わせて集積回路装置のテストを行う必要がある。
【０００４】
図１は、低周波テスト信号を発生するテスト装備によりテストされる従来の集積回路装置のブロック図である。図１に示すように、集積回路装置１０１は、複数個のパッド１１１ないし１１５及び内部回路１２１を備える。
【０００５】
内部回路１２１の電気的性能をテストするためには、低周波テスト信号を発生するテスト装備から複数個の低周波クロック信号が出力され、前記複数個の低周波クロック信号は、複数個のパッド１１１ないし１１５を経て内部回路１２１に印加される。
【０００６】
このように、従来は、テスト装備から複数個のクロック信号が複数個のパッド１１１ないし１１５を経て内部回路１２１に印加される。したがって、テスト装備から出力される複数個の低周波クロック信号が内部回路１２１に印加される間に、外部ノイズが加わることによって前記複数個の低周波クロック信号の位相が変更されうる。これにより、内部回路１２１の性能テストが精密に行われなくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、集積回路装置の内部回路を比較的低速でテストするための複数個のドラウジークロック信号を発生する集積回路装置を提供することである。
【課題を解決するための手段】
【０００８】
前記目的を達成するために、本発明は、外部から入力される外部クロック信号に応答して異なる位相を有する複数個のクロック信号を出力する位相同期部と、前記複数個のクロック信号を第１比率で分周し、相互間に同じ位相差を有するように整列させて、前記複数個のクロック信号よりも周波数が低くかつ互いに異なる位相を有する複数個のドラウジークロック信号を発生し、前記複数個のドラウジークロック信号を内部回路の性能をテストするために、前記内部回路に出力するドラウジークロック信号出力部と、前記複数個のクロック信号のうち、０°の位相を有するクロック信号を前記第１比率で分周して、前記位相同期部の入力端にフィードバックさせるフィードバック部と、を備える集積回路装置を提供する。
【発明の効果】
【０００９】
本発明によれば、集積回路装置に備えられる位相同期部、例えばＰＬＬまたはＤＬＬを利用して低周波数のドラウジークロック信号ＭＣＬＫｉを生成することによって、集積回路装置に備えられる内部回路の電気的性能を低速でテストできる。したがって、低速のテスト装備を利用して集積回路装置をテストでき、これにより、高速のテスト装備を別途に購入する必要がなくなってテストコストが低減する。また、ドラウジークロック信号発生部から発生するドラウジークロック信号が直ちに内部回路に印加されることによって、外部ノイズが加わることが防止されて内部回路の性能を正確にテストできる。
【００１０】
また、分周及び位相整列器とＮ分周及び位相整列器とを備えてドラウジークロック信号の相互間の位相差を一定に整列させることによって、奇数個のドラウジークロック信号も円滑に生成できる。
【発明を実施するための最良の形態】
【００１１】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を表す。
【００１２】
図２は、本発明の望ましい実施形態の集積回路装置のブロック図である。図２に示すように、集積回路装置２０１は、パッド２１１、ドラウジークロック信号発生部２３１及び内部回路２２１を備える。
【００１３】
外部クロック信号ＲＥＦＣＬＫは、パッド２１１を通じてドラウジークロック信号発生部２３１に入力される。
【００１４】
ドラウジークロック信号発生部２３１は、外部クロック信号ＲＥＦＣＬＫに応答して、異なる位相を有し、相対的に低周波数の複数個のドラウジークロック信号ＭＣＬＫｉを発生して内部回路２２１に印加する。ドラウジークロック信号発生部２３１は、相対的に高周波クロック信号とドラウジークロック信号とを出力する。すなわち、内部回路２２１を相対的に高速でテストするときは、ドラウジークロック信号発生部２３１は、高周波クロック信号を発生し、内部回路２２１を相対的に低速でテストするときは、ドラウジークロック信号発生部２３１は、外部クロック信号ＲＥＦＣＬＫに応答してドラウジークロック信号を発生する。
【００１５】
外部クロック信号ＲＥＦＣＬＫは、集積回路装置２０１の内部回路２２１を相対的に低速でテストするためのテスト装備から出力される相対的に低周波の低周波クロック信号であり、外部クロック信号ＲＥＦＣＬＫと複数個のドラウジークロック信号ＭＣＬＫｉとは、互いに同じ周波数を有する。
【００１６】
このように、本発明の望ましい実施形態では、一つのパッド２１１のみを備え、ドラウジークロック信号発生部２３１がパッド２１１を通じて入力される外部クロック信号ＲＥＦＣＬＫに応答して、周波数が相対的に低い複数個のドラウジークロック信号ＭＣＬＫｉを発生して内部回路２２１に印加することによって、内部回路２２１を相対的に低速でテストできる。また、複数個のドラウジークロック信号ＭＣＬＫｉがドラウジークロック信号発生部２３１から内部回路２２１に直ちに印加されるため、複数個のドラウジークロック信号ＭＣＬＫｉには外部ノイズが加わらないか、または抑制される。したがって、内部回路２２１の電気的テストを正確に行うことができる。
【００１７】
複数個のドラウジークロック信号ＭＣＬＫｉは、ウェーハに形成された複数個の集積回路装置をテストするウェーハテストと、複数個の集積回路装置のうち一つの集積回路装置が内蔵されたパッケージをテストするパッケージテストのいずれにも使われうる。
【００１８】
図３は、図２に示したドラウジークロック信号発生部２３１の第１実施形態を示すブロック図である。図３に示すように、ドラウジークロック信号発生部２３１は、位相同期部２４１、ドラウジークロック信号出力部２５１及びフィードバック部２６１を備える。
【００１９】
位相同期部２４１は、外部クロック信号ＲＥＦＣＬＫに応答して、異なる位相を有する複数個の高周波クロック信号ＩＣＬＫｉを出力する。位相同期部２４１は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）またはＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）で構成される。位相同期部２４１は、同期可能な最低周波数を有している。例えば、位相同期部２４１が３２０［ＭＨｚ］以上の高周波クロック信号を発生するならば、３２０［ＭＨｚ］が位相同期部２４１の最低周波数となる。
【００２０】
ドラウジークロック信号出力部２５１は、位相同期部２４１から出力される複数個の高周波クロック信号ＩＣＬＫｉを入力し、異なる位相を有する複数個のドラウジークロック信号ＯＣＬＫｉまたは複数個の高周波クロック信号ＩＣＬＫｉをそのまま出力する。複数個のドラウジークロック信号ＯＣＬＫｉは、外部クロック信号ＲＥＦＣＬＫと同じ周波数で構成されることが望ましい。ドラウジークロック信号出力部２５１は、分周及び位相整列器２５３と第１マルチプレクサ２５５とを備える。
【００２１】
分周及び位相整列器２５３は、複数個の高周波クロック信号ＩＣＬＫｉをＮ倍、例えば２倍または４倍または８倍などに分周して複数個のドラウジークロック信号ＯＣＬＫｉを発生し、複数個のドラウジークロック信号ＯＣＬＫｉが相互間に一定の位相差を有するように整列させる。
【００２２】
第１マルチプレクサ２５５は、複数個の高周波クロック信号ＩＣＬＫｉと複数個のドラウジークロック信号ＯＣＬＫｉとを入力し、外部から入力される選択信号ＳＥＬＤＩＶ１に応答して、複数個の高周波クロック信号ＩＣＬＫｉ及び複数個のドラウジークロック信号ＯＣＬＫｉのうち一つを出力して内部回路（図２の２２１）に印加する。例えば、選択信号ＳＥＬＤＩＶ１が論理ハイであれば、第１マルチプレクサ２５５は、複数個のドラウジークロック信号ＯＣＬＫｉを出力し、選択信号ＳＥＬＤＩＶ１が論理ローであれば、第１マルチプレクサ２５５は、複数個の高周波クロック信号ＩＣＬＫｉを出力する。
【００２３】
フィードバック部２６１は、位相同期部２４１の出力端と入力端との間に連結される。フィードバック部２６１は、外部クロック信号ＲＥＦＣＬＫをテスト可能な周波数領域で動作させるために、位相同期部２４１の出力信号をフィードバックさせる。フィードバック部２６１は、分周器２６３及び第２マルチプレクサ２６５を備える。
【００２４】
分周器２６３は、位相同期部２４１から出力される複数個の高周波クロック信号ＩＣＬＫｉのうち、０°の位相を有するクロック信号を複数個のドラウジークロック信号ＯＣＬＫｉと同じ比率で分周する。例えば、複数個のドラウジークロック信号ＯＣＬＫｉが８分周される場合には、分周器２６３は、入力される高周波クロック信号を８分周する。
【００２５】
位相同期部２４１には、同期可能な最低周波数が存在する。したがって、位相同期部２４１が動作する間に、外部クロック信号ＲＥＦＣＬＫがテスト可能な周波数領域で動作するためには、フィードバック部２６１には、分周器２６３が必須的に備えられねばならない。分周器２６３の分周比率は、位相同期部２４１の最低動作周波数をテスト装備で許容する最大周波数で割った値に設定することが望ましい。例えば、位相同期部２４１の最低動作周波数が３２０［ＭＨｚ］であり、テスト装備で許容する最大周波数が４０［ＭＨｚ］であれば、分周器２６３は、入力されるクロック信号を８分周するように設定される。
【００２６】
第２マルチプレクサ２６５は、位相同期部２４１から出力される０°の位相を有する高周波クロック信号と、分周器２６３から出力されるクロック信号とを入力し、選択信号ＳＥＬＤＩＶ１に応答して、前記０°の位相を有する高周波クロック信号及び分周器２６３から出力されるクロック信号のうち一つを出力して位相同期部２４１へ伝送する。
【００２７】
図４は、図３に示した分周及び位相整列器２５３の第１実施形態を示す回路図である。図４に示した分周及び位相整列器２５３は、複数の高周波クロック信号ＩＣＬＫｉとして５個の高周波クロック信号ｃｌｋ０ないしｃｌｋ４を入力し、それらをそれぞれ８分周する構成を有する。このとき、第１高周波クロック信号ｃｌｋ０は、０°の位相を有し、第２ないし第５高周波クロック信号ｃｌｋ１ないしｃｌｋ４は、第１高周波クロック信号ｃｌｋ０に比べて一定の位相ずつ順次に遅延される。
【００２８】
図４に示すように、分周及び位相整列器２５３は、第１分周部ないし第３分周部４１１ないし４１３を備え、第１ないし第５ドラウジークロック信号ｏｃｌｋ０ないしｏｃｌｋ４を発生する。
【００２９】
第１分周部４１１は、第１ないし第５Ｄフリップフロップ４２１ないし４２５、第１インバータ４４１及び第２インバータ４４２を備え、入力される第１ないし第５高周波クロック信号ｃｌｋ０ないしｃｌｋ４を２分周する。第１Ｄフリップフロップ４２１は、第１高周波クロック信号ｃｌｋ０を２分周し、第１高周波クロック信号ｃｌｋ０と同じ位相を有するクロック信号ｃｌｋ０ａを出力する。第２Ｄフリップフロップ４２２は、第３高周波クロック信号ｃｌｋ２を２分周し、第３高周波クロック信号ｃｌｋ２と同じ位相を有するクロック信号ｃｌｋ１ａを出力する。第３Ｄフリップフロップ４２３は、第５高周波クロック信号ｃｌｋ４を２分周し、第５高周波クロック信号ｃｌｋ４と同じ位相を有するクロック信号ｃｌｋ２ａを出力する。第４Ｄフリップフロップ４２４は、第２高周波クロック信号ｃｌｋ１を２分周し、第２高周波クロック信号ｃｌｋ１と同じ位相を有するクロック信号を出力する。第１インバータ４４１は、第４Ｄフリップフロップ４２４から出力されるクロック信号を反転させてクロック信号ｃｌｋ３ａを出力する。第５Ｄフリップフロップ４２５は、第４高周波クロック信号ｃｌｋ３を２分周し、第４高周波クロック信号ｃｌｋ３と同じ位相を有するクロック信号を出力する。第２インバータ４４２は、第５Ｄフリップフロップ４２５から出力されるクロック信号を反転させてクロック信号ｃｌｋ４ａを出力する。
【００３０】
第２分周部４１２は、第６ないし第１０Ｄフリップフロップ４２６ないし４３０、第３及び第４インバータ４４３，４４４を備え、入力される高周波クロック信号ｃｌｋ０ａないしｃｌｋ４ａを２分周する。第６Ｄフリップフロップ４２６は、第１Ｄフリップフロップ４２１から出力されるクロック信号ｃｌｋ０ａを２分周してクロック信号ｃｌｋ０ｂを出力する。第７Ｄフリップフロップ４２７は、第３Ｄフリップフロップ４２３から出力されるクロック信号ｃｌｋ２ａを２分周してクロック信号ｃｌｋ１ｂを出力する。第８Ｄフリップフロップ４２８は、第２インバータ４４２から出力されるクロック信号ｃｌｋ４ａを２分周してクロック信号ｃｌｋ２ｂを出力する。第９Ｄフリップフロップ４２９は、第２Ｄフリップフロップ４２２から出力されるクロック信号ｃｌｋ１ａを２分周して出力する。第３インバータ４４３は、第９Ｄフリップフロップ４２９から出力されるクロック信号を反転させてクロック信号ｃｌｋ３ｂを出力する。第１０Ｄフリップフロップ４３０は、第１インバータ４４１から出力されるクロック信号ｃｌｋ３ａを２分周して出力する。第４インバータ４４４は、第１０Ｄフリップフロップ４３０から出力されるクロック信号を反転させてクロック信号ｃｌｋ４ｂを出力する。
【００３１】
第３分周部４１３は、第１１ないし第１５Ｄフリップフロップ４３１ないし４３５、第５及び第６インバータ４４５，４４６を備え、入力されるクロック信号ｃｌｋ０ｂないしｃｌｋ４ｂを２分周して第１ないし第５ドラウジークロック信号ｏｃｌｋ０ないしｏｃｌｋ４を出力する。第１１Ｄフリップフロップ４３１は、第６Ｄフリップフロップ４２６から出力されるクロック信号ｃｌｋ０ｂを２分周して第１ドラウジークロック信号ｏｃｌｋ０を出力する。第１２Ｄフリップフロップ４３２は、第８Ｄフリップフロップ４２８から出力されるクロック信号ｃｌｋ２ｂを２分周して第２ドラウジークロック信号ｏｃｌｋ１を出力する。第１３Ｄフリップフロップ４３３は、第４インバータ４４４から出力されるクロック信号ｃｌｋ４ｂを２分周して第３ドラウジークロック信号ｏｃｌｋ２を出力する。第１４Ｄフリップフロップ４３４は、第７Ｄフリップフロップ４２７から出力されるクロック信号ｃｌｋ１ｂを２分周して出力する。第５インバータ４４５は、第１４Ｄフリップフロップ４３４から出力されるクロック信号を反転させて第４ドラウジークロック信号ｏｃｌｋ３を出力する。第１５Ｄフリップフロップ４３５は、第３インバータ４４３から出力されるクロック信号ｃｌｋ３ｂを２分周して出力する。第６インバータ４４６は、第１５Ｄフリップフロップ４３５から出力されるクロック信号を反転させて第５ドラウジークロック信号ｏｃｌｋ４を出力する。
【００３２】
第１ないし第１５Ｄフリップフロップ４２１ないし４３５は、リセット信号ＲＳＴがアクティブされればリセットされる。
【００３３】
図４に示した分周及び位相整列器２５３が第１分周部４１１のみを備えれば、２分周機能を有し、第１分周部４１１及び第２分周部４１２のみを備えれば、４分周機能を有し、第１分周部ないし第３分周部４１１ないし４１３のうち一つをさらに備えれば、１６分周機能を有する。このように、必要に応じて分周部を加減することによって、分周及び位相整列器２５３の分周機能が変更される。
【００３４】
図５は、図４の第１分周部４１１に入出力されるクロック信号ｃｌｋ０ないしｃｌｋ４，ｃｌｋ０ａないしｃｌｋ４ａのタイミング図である。図５に示すように、クロック信号ｃｌｋ０ａないしｃｌｋ４ａは、第１ないし第５高周波クロック信号ｃｌｋ０ないしｃｌｋ４が２分周された信号である。したがって、クロック信号ｃｌｋ０ａないしｃｌｋ４ａの各周期２Ｔは、第１ないし第５高周波クロック信号ｃｌｋ０ないしｃｌｋ４の各周期Ｔの２倍に長くなる。すなわち、クロック信号ｃｌｋ０ａないしｃｌｋ４ａの周波数は、第１ないし第５高周波クロック信号ｃｌｋ０ないしｃｌｋ４の周波数の1／２倍である。
【００３５】
ここで、クロック信号ｃｌｋ０ａは、第１高周波クロック信号ｃｌｋ０と同じ位相を有し、クロック信号ｃｌｋ１ａは、第３高周波クロック信号ｃｌｋ２と同じ位相を有し、クロック信号ｃｌｋ２ａは、第５高周波クロック信号ｃｌｋ４と同じ位相を有し、クロック信号ｃｌｋ３ａは、第２高周波クロック信号ｃｌｋ１と同じ位相を有し、クロック信号ｃｌｋ４ａは、第４高周波クロック信号ｃｌｋ３と同じ位相を有する。
【００３６】
また、クロック信号ｃｌｋ０ａないしｃｌｋ４ａは、相互間の位相差が同一に整列される。
【００３７】
図６は、図４の第２分周部４１２に入出力されるクロック信号ｃｌｋ０ａないしｃｌｋ４ａ，ｃｌｋ０ｂないしｃｌｋ４ｂのタイミング図である。図６に示すように、クロック信号ｃｌｋ０ｂないしｃｌｋ４ｂは、入力されるクロック信号ｃｌｋ０ａないしｃｌｋ４ａが２分周された信号である。したがって、クロック信号ｃｌｋ０ｂないしｃｌｋ４ｂの各周期４Ｔは、クロック信号ｃｌｋ０ａないしｃｌｋ４ａの各周期２Ｔの２倍に長くなる。すなわち、クロック信号ｃｌｋ０ｂないしｃｌｋ４ｂの周波数は、クロック信号ｃｌｋ０ａないしｃｌｋ４ａの周波数より1／２倍である。
【００３８】
ここで、クロック信号ｃｌｋ０ｂは、クロック信号ｃｌｋ０ａと同じ位相を有し、クロック信号ｃｌｋ１ｂは、クロック信号ｃｌｋ２ａと同じ位相を有し、クロック信号ｃｌｋ２ｂは、クロック信号ｃｌｋ４ａと同じ位相を有し、クロック信号ｃｌｋ３ｂは、クロック信号ｃｌｋ１ａと同じ位相を有し、クロック信号ｃｌｋ４ｂは、クロック信号ｃｌｋ３ａと同じ位相を有する。
【００３９】
また、クロック信号ｃｌｋ０ｂないしｃｌｋ４ｂは、相互間の位相差が同一に整列される。
【００４０】
図７は、図４の第３分周端４１３に入出力されるクロック信号ｃｌｋ０ｂないしｃｌｋ４ｂ，ｏｃｌｋ０ないしｏｃｌｋ４のタイミング図である。図７に示すように、第１ないし第５ドラウジークロック信号ｏｃｌｋ０ないしｏｃｌｋ４は、入力されるクロック信号ｃｌｋ０ｂないしｃｌｋ４ｂが２分周された信号である。したがって、第１ないし第５ドラウジークロック信号ｏｃｌｋ０ないしｏｃｌｋ４の各周期８Ｔは、クロック信号ｃｌｋ０ｂないしｃｌｋ４ｂの各周期４Ｔの２倍に長くなる。すなわち、第１ないし第５ドラウジークロック信号ｏｃｌｋ０ないしｏｃｌｋ４の周波数は、クロック信号ｃｌｋ０ｂないしｃｌｋ４ｂの周波数の１／２である。
【００４１】
ここで、第１ドラウジークロック信号ｏｃｌｋ０は、クロック信号ｃｌｋ０ｂと同じ位相を有し、第２ドラウジークロック信号ｏｃｌｋ１は、クロック信号ｃｌｋ２ｂと同じ位相を有し、第３ドラウジークロック信号ｏｃｌｋ２は、クロック信号ｃｌｋ４ｂと同じ位相を有し、第４ドラウジークロック信号ｏｃｌｋ３は、クロック信号ｃｌｋ１ｂと同じ位相を有し、第５ドラウジークロック信号ｏｃｌｋ４は、クロック信号ｃｌｋ３ｂと同じ位相を有する。
【００４２】
また、第１ないし第５ドラウジークロック信号ｏｃｌｋ０ないしｏｃｌｋ４は、相互間の位相差が同一に整列される。
【００４３】
図８は、図３に示した分周及び位相整列器２５３を本発明の第２実施形態によって示す回路図である。図８に示すように、分周及び位相整列器２５３は、２個の高周波クロック信号ｃｌｋｏ，ｃｌｋ１を入力し、第１及び第２ドラウジークロック信号ｏｃｌｋ０，ｏｃｌｋ１を出力するように構成され、第１ないし第３分周部８１１ないし８１３を備える。分周及び位相整列器２５３は、入力される高周波クロック信号ｃｌｋ０，ｃｌｋ１を８分周する。
【００４４】
第１分周部８１１は、第１及び第２Ｄフリップフロップ８２１，８２２、第１インバータ８３１を備える。第１Ｄフリップフロップ８２１は、第１高周波クロック信号ｃｌｋ０を２分周して出力してクロック信号ｃｌｋ０ａを出力する。第１インバータ８３１は、第２高周波クロック信号ｃｌｋ０を反転させる。第２Ｄフリップフロップ８２２は、第１インバータ８３１から出力されるクロック信号を２分周してクロック信号ｃｌｋ１ａを出力する。
【００４５】
第２分周部８１２は、第３及び第４Ｄフリップフロップ８２３，８２４、第２インバータ８３２を備える。第３Ｄフリップフロップ８２３は、第１Ｄフリップフロップ８２１から出力されるクロック信号ｃｌｋ０ａを２分周してクロック信号ｃｌｋ０ｂを出力する。第２インバータ８３２は、第２Ｄフリップフロップ８２２から出力されるクロック信号ｃｌｋ１ａを反転させる。第４Ｄフリップフロップ８２４は、第２インバータ８３２から出力される信号を２分周してクロック信号ｃｌｋ１ｂを出力する。
【００４６】
第３分周端８１３は、第５及び第６Ｄフリップフロップ８２５，８２６、第３インバータ８３３を備える。第５Ｄフリップフロップ８２５は、第３Ｄフリップフロップ８２３から出力されるクロック信号ｃｌｋ０ｂを２分周して第１ドラウジークロック信号ｏｃｌｋ０を出力する。第３インバータ８３３は、第４Ｄフリップフロップ８２４から出力されるクロック信号ｃｌｋ１ｂを反転させる。第６Ｄフリップフロップ８２６は、第３インバータ８３３から出力されるクロック信号を２分周して第２ドラウジークロック信号ｏｃｌｋ１を出力する。
【００４７】
第１ないし第６Ｄフリップフロップ８２１ないし８２６は、リセット信号ＲＳＴがアクティブになると、リセットされる。
【００４８】
図９は、図８に表示されたクロック信号ｃｌｋ０，ｃｌｋ１，ｃｌｋ０ａ，ｃｌｋ１ａ，ｃｌｋ０ｂ，ｃｌｋ１ｂ，ｏｃｌｋ０，ｏｃｌｋ１のタイミング図である。図９に示すように、クロック信号ｃｌｋ０ａ，ｃｌｋ１ａの周期２Ｔは、第１高周波クロック信号ｃｌｋ０，ｃｌｋ１の周期Ｔの２倍に長くなる。ここで、クロック信号ｃｌｋ１ａは、クロック信号ｃｌｋ０ａに比べて位相が１８０°遅延され、クロック信号ｃｌｋ０ａ，ｃｌｋ１ａの時間間隔は一定に整列される。
【００４９】
クロック信号ｃｌｋ０ｂ，ｃｌｋ１ｂの周期４Ｔは、高周波クロック信号ｃｌｋ０ａ，ｃｌｋ１ａの周期２Ｔの２倍に長くなる。ここで、クロック信号ｃｌｋ１ｂは、クロック信号ｃｌｋ０ｂに比べて位相が１８０°遅延され、クロック信号ｃｌｋ０ｂ，ｃｌｋ１ｂの時間間隔は一定に整列される。
【００５０】
第１及び第２ドラウジークロック信号ｏｃｌｋ０，ｏｃｌｋ１の周期８Ｔは、クロック信号ｃｌｋ０ｂ，ｃｌｋ１ｂの周期４Ｔの２倍に長くなる。ここで、第２ドラウジークロック信号ｏｃｌｋ１は、第１ドラウジークロック信号ｏｃｌｋ０に比べて位相が１８０°遅延され、第１及び第２ドラウジークロック信号ｏｃｌｋ０，ｏｃｌｋ１の時間間隔は一定に整列される。
【００５１】
図１０は、図２に示したドラウジークロック信号発生部２３１の第２実施形態を示すブロック図である。図１０に示すように、ドラウジークロック信号発生部２３１は、位相同期部１０１１、複数個のドラウジークロック信号出力部１０２１、ドラウジー基準クロック信号出力部１０４１及びフィードバック部１０３１を備える。
【００５２】
位相同期部１０１１は、外部クロック信号ＲＥＦＣＬＫを入力し、異なる位相を有する複数個の高周波クロック信号ＩＣＬＫｉ、高周波基準クロック信号ＩＣＬＫＲ及び高周波信号ＣＬＫ０を出力する。位相同期部１０１１は、ＰＬＬまたはＤＬＬで構成されうる。位相同期部１０１１は、同期可能な最低周波数を有している。例えば、位相同期部１０１１が３２０［ＭＨｚ］以上の高周波クロック信号を発生するならば、３２０［ＭＨｚ］が位相同期部１０１１の最低周波数となる。外部クロック信号ＲＥＦＣＬＫは、集積回路装置の内部回路（図２の２２１）を低速でテストするためのテスト装備から出力される低周波クロック信号である。
【００５３】
複数個のドラウジークロック信号出力部１０２１は、位相同期部１０１１から出力される複数個の高周波クロック信号ＩＣＬＫｉを入力し、複数個のクロック信号ＭＣＬＫｉを出力する。複数個のクロック信号ＭＣＬＫｉは、異なる位相を有する複数個のドラウジークロック信号ＯＣＬＫｉまたは複数個の高周波クロック信号ＩＣＬＫｉである。複数個のドラウジークロック信号出力部１０２１は、Ｎ分周及び位相整列器１０２３と第１マルチプレクサ１０２６とを備える。
【００５４】
Ｎ分周及び位相整列器１０２３は、複数個の高周波クロック信号ＩＣＬＫｉをＮ倍、例えば２倍または４倍または８倍などで分周して複数個のドラウジークロック信号ＯＣＬＫｉを発生し、複数個のドラウジークロック信号ＯＣＬＫｉが相互間に一定の位相差を有するように整列させる。
【００５５】
第１マルチプレクサ１０２６は、複数個の高周波クロック信号ＩＣＬＫｉと複数個のドラウジークロック信号ＯＣＬＫｉとを入力し、外部から入力される選択信号ＳＥＬＤＩＶ２に応答して、複数個の高周波クロック信号ＩＣＬＫｉ及び複数個のドラウジークロック信号ＯＣＬＫｉのうち一つを出力して内部回路（図２の２２１）に印加する。
【００５６】
ドラウジー基準クロック信号出力部１０４１は、０°の位相を有する高周波基準クロック信号ＩＣＬＫＲを入力し、２分周した信号、または前記０°の位相を有する高周波信号ＩＣＬＫＲを複数個のドラウジークロック信号ＯＣＬＫｉの２倍の比率（２Ｎ）で分周した信号を、ドラウジー基準クロック信号ＯＣＬＫＲを出力する。ドラウジー基準クロック信号ＯＣＬＫＲは、外部クロック信号ＲＥＦＣＬＫと同じ周波数を有することが望ましい。ドラウジークロック信号出力部１０２１は、第１の２分周器１０４３、第１の２Ｎ分周器１０４５及び第２マルチプレクサ１０４７を備える。
【００５７】
第１の２分周器１０４３は、０°の位相を有する高周波クロック信号ＩＣＬＫＲを２分周して出力する。
【００５８】
第１の２Ｎ分周器１０４５は、前記０°の位相を有する高周波基準クロック信号ＩＣＬＫＲを複数個のドラウジークロック信号ＯＣＬＫｉの２倍の比率（２Ｎ）で分周して出力する。例えば、複数個のドラウジークロック信号ＯＣＬＫｉがそれぞれ４分周される場合は、第１の２Ｎ分周器１０４５は、高周波クロック信号ＩＣＬＫＲを８分周して出力する。
【００５９】
第２マルチプレクサ１０４７は、第１の２分周器１０４３から出力される信号と第１の２Ｎ分周器１０４５から出力される信号とを入力し、選択信号ＳＥＬＤＩＶ２に応答して、第１の２分周器１０４３から出力される信号及び第１の２Ｎ分周器１０４５から出力される信号ＯＣＬＫＲのうち一つを出力する。
【００６０】
フィードバック部１０３１は、位相同期部１０１１の出力端及び入力端に連結される。フィードバック部１０３１は、外部クロック信号ＲＥＦＣＬＫをテスト可能な周波数領域で動作させるために、位相同期部１０１１の出力信号ｃｌｋ０をフィードバックさせる。フィードバック部１０３１は、第２の２分周器１０３３、第２の２Ｎ分周器１０３４及び第３マルチプレクサ１０３５を備える。
【００６１】
第２の２分周器１０３３は、位相同期部１０１１から出力される０°の位相を有する高周波クロック信号ｃｌｋ０を２分周して出力する。
【００６２】
第２の２Ｎ分周器１０３４は、位相同期部１０１１から出力される０°の位相を有するクロック信号ｃｌｋ０を第１の２Ｎ分周器１０４５と同じ比率（２Ｎ）で分周する。例えば、第１の２Ｎ分周器１０４５が入力される信号を８分周するならば、第２の２Ｎ分周器１０３４も前記０°の位相を有するクロック信号ｃｌｋ０を８分周する。
【００６３】
第３マルチプレクサ１０３５は、第２の２分周器１０３３から出力される信号と第２の２Ｎ分周器１０３４から出力される信号とを入力し、選択信号ＳＥＬＤＩＶ２に応答して、第２の２分周器１０３３から出力される信号及び第２の２Ｎ分周器１０３４から出力される信号のうち一つを出力する。
【００６４】
位相同期部１０１１には、同期可能な最低周波数が存在する。したがって、位相同期部１０１１が動作する間に、外部クロック信号ＲＥＦＣＬＫがテスト可能な周波数領域で動作するためには、フィードバック部１０３１には、第２の２分周器１０３３及び第２の２Ｎ分周器１０３４が必須的に備えられねばならない。第２  ２Ｎ分周器１０３４の分周比率は、位相同期部１０１１の最低動作周波数をテスト装備で許容する最大周波数で割った値に設定することが望ましい。例えば、位相同期部１０１１の最低動作周波数が３２０［ＭＨｚ］であり、テスト装備で許容する最大周波数が４０［ＭＨｚ］であれば、第２の２Ｎ分周器１０３４は、入力されるクロック信号ｃｌｋ０を８分周するように設定される。
【００６５】
複数個のドラウジークロック信号ＯＣＬＫｉとドラウジー基準クロック信号ＯＣＬＫＲとは、ウェーハに形成された複数個の集積回路装置をテストするウェーハテストと、複数個の集積回路装置のうち一つの集積回路装置が内蔵されたパッケージをテストするパッケージテストとに使われる。
【００６６】
図１１は、図１０に示したＮ分周及び位相整列器１０２３の第１実施形態を示す回路図である。図１１に示したＮ分周及び位相整列器１０２３は、５個の高周波クロック信号ｃｌｋ０ないしｃｌｋ４を入力し、それらをそれぞれ４分周する構成を有する。ここで、第１高周波クロック信号ｃｌｋ０は、０°の位相を有し、第２ないし第５高周波クロック信号ｃｌｋ１ないしｃｌｋ４は、第１高周波クロック信号ｃｌｋ０に比べて一定の位相ずつ順次に遅延される。
【００６７】
図１１に示すように、Ｎ分周及び位相整列器１０２３は、第１分周部１１１１及び第２分周部１１１２を備え、第１ないし第５高周波クロック信号ｃｌｋ０ないしｃｌｋ４を入力し、第１ないし第５ドラウジークロック信号ｏｃｌｋ０ないしｏｃｌｋ４を発生する。
【００６８】
第１分周部１１１１は、第１ないし第５Ｄフリップフロップ１１２１ないし１１２５、第１インバータ１１４１及び第２インバータ１１４２を備え、入力される第１ないし第５高周波クロック信号ｃｌｋ０ないしｃｌｋ４を２分周する。具体的には、第１Ｄフリップフロップ１１２１は、第１高周波クロック信号ｃｌｋ０を２分周し、第１高周波クロック信号ｃｌｋ０と同じ位相を有するクロック信号ｃｌｋ０ａを出力する。第２Ｄフリップフロップ１１２２は、第３高周波クロック信号ｃｌｋ２を２分周し、第３高周波クロック信号ｃｌｋ２と同じ位相を有するクロック信号ｃｌｋ１ａを出力する。第３Ｄフリップフロップ１１２３は、第５高周波クロック信号ｃｌｋ４を２分周し、第５高周波クロック信号ｃｌｋ４と同じ位相を有するクロック信号ｃｌｋ２ａを出力する。第４Ｄフリップフロップ１１２４は、第２高周波クロック信号ｃｌｋ１を２分周し、第２高周波クロック信号ｃｌｋ１と同じ位相を有するクロック信号を出力する。第１インバータ１１４１は、第４Ｄフリップフロップ１１２４から出力されるクロック信号を反転させてクロック信号ｃｌｋ３ａを出力する。第５Ｄフリップフロップ１１２５は、第４高周波クロック信号ｃｌｋ３を２分周し、第４高周波クロック信号ｃｌｋ３と同じ位相を有するクロック信号を出力する。第２インバータ１１４２は、第５Ｄフリップフロップ１１２５から出力されるクロック信号を反転させてクロック信号ｃｌｋ４ａを出力する。
【００６９】
第２分周部１１１２は、第６ないし第１０Ｄフリップフロップ１１２６ないし１１３０を備え、入力されるクロック信号ｃｌｋ０ａないしｃｌｋ４ａを２分周して、第１ないし第５ドラウジークロック信号ｏｃｌｋ０ないしｏｃｌｋ４を出力する。具体的には、第６Ｄフリップフロップ１１２６は、第１Ｄフリップフロップ１１２１から出力されるクロック信号ｃｌｋ０ａを２分周して、第１ドラウジークロック信号ｏｃｌｋ０を出力する。第７Ｄフリップフロップ１１２７は、第３Ｄフリップフロップ１１２３から出力されるクロック信号ｃｌｋ２ａを２分周して、第２ドラウジークロック信号ｏｃｌｋ１を出力する。第８Ｄフリップフロップ１１２８は、第２インバータ１１４２から出力されるクロック信号ｃｌｋ４ａを２分周して、第３ドラウジークロック信号ｏｃｌｋ２を出力する。第９Ｄフリップフロップ１１２９は、第２Ｄフリップフロップ１１２２から出力されるクロック信号ｃｌｋ１ａを２分周してクロック信号を出力する。第３インバータ１１４３は、第９Ｄフリップフロップ１１２９から出力されるクロック信号を反転させて、第４ドラウジークロック信号ｏｃｌｋ３を出力する。第１０Ｄフリップフロップ１１３０は、第１インバータ１１４１から出力されるクロック信号ｃｌｋ３ａを２分周してクロック信号を出力する。第４インバータ１１４４は、第１０Ｄフリップフロップ１１３０から出力されるクロック信号を反転させて、第５ドラウジークロック信号ｏｃｌｋ４を出力する。
【００７０】
Ｎ分周及び位相整列器１０２３が第１分周部１１１１のみを備えれば、２分周機能を有し、第２分周部１１１２を一つさらに備えれば、８分周機能を有する。このように、必要に応じて分周部を加減することによって、Ｎ分周及び位相整列器１０２３の分周機能が変更される。
【００７１】
図１２は、図１１に表示されたクロック信号ｃｌｋ０ないしｃｌｋ４，ｃｌｋ０ａないしｃｌｋ４ａ，ｏｃｌｋ０ないしｏｃｌｋ４及び図１０に示した第１の２Ｎ分周器１０４５に入出力されるクロック信号ＩＣＬＫＲ，ＩＣＬＫＲａ，ＯＣＬＫＲのタイミング図である。
【００７２】
第１の２Ｎ分周器（図１０の１０４５）に入力される高周波クロック信号ＩＣＬＫＲは、Ｎ分周及び位相整列器（図１０の１０２３）に入力される高周波クロック信号ＩＣＬＫｉの２倍の長さの周期を有し、また、ドラウジー基準クロック信号ＯＣＬＫＲは、複数個のドラウジークロック信号ＯＣＬＫｉの２倍の長さの周期を有する。周期が２倍であれば、周波数は１／２倍となる。
【００７３】
クロック信号ｃｌｋ０ａないしｃｌｋ４ａは、第１ないし第５高周波クロック信号ｃｌｋ０ないしｃｌｋ４が２分周された信号である。すなわち、クロック信号ｃｌｋ０ａないしｃｌｋ４ａの各周期は、第１ないし第５高周波クロック信号ｃｌｋ０ないしｃｌｋ４の各周期の２倍に長くなる。ここで、クロック信号ｃｌｋ０ａは、第１高周波クロック信号ｃｌｋ０と同じ位相を有し、クロック信号ｃｌｋ１ａは、第３高周波クロック信号ｃｌｋ２と同じ位相を有し、クロック信号ｃｌｋ２ａは、第５高周波クロック信号ｃｌｋ４と同じ位相を有し、クロック信号ｃｌｋ３ａは、第２高周波クロック信号ｃｌｋ１と同じ位相を有し、クロック信号ｃｌｋ４ａは、第４高周波クロック信号ｃｌｋ３と同じ位相を有する。クロック信号ｃｌｋ３ａ，ｃｌｋ４ａは、第２及び第４高周波クロック信号ｃｌｋ１，ｃｌｋ３が３６０°遅延された信号と同じ位相を有する。また、クロック信号ｃｌｋ０ａないしｃｌｋ４ａは、相互間の位相差が一定に整列される。
【００７４】
第１ないし第５ドラウジークロック信号ｏｃｌｋ０ないしｏｃｌｋ４は、クロック信号ｃｌｋ０ａないしｃｌｋ４ａが２分周された信号である。すなわち、第１ないし第５ドラウジークロック信号ｏｃｌｋ０ないしｏｃｌｋ４の各周期は、クロック信号ｃｌｋ０ａないしｃｌｋ４ａの各周期の２倍に長くなる。ここで、第１ドラウジークロック信号ｏｃｌｋ０は、クロック信号ｃｌｋ０ａと同じ位相を有し、第２ドラウジークロック信号ｏｃｌｋ１は、クロック信号ｃｌｋ１ａと同じ位相を有し、第３ドラウジークロック信号ｏｃｌｋ２は、クロック信号ｃｌｋ２ａと同じ位相を有し、第４ドラウジークロック信号ｏｃｌｋ３は、クロック信号ｃｌｋ３ａと同じ位相を有し、第５ドラウジークロック信号ｏｃｌｋ４は、クロック信号ｃｌｋ４ａと同じ位相を有する。また、第１ないし第５ドラウジークロック信号ｏｃｌｋ０ないしｏｃｌｋ４は、相互間に位相差が一定に整列される。
【００７５】
図１３は、図１０に示したＮ分周及び位相整列器１０２３の第２実施形態を示す回路図である。Ｎ分周及び位相整列器１０２３は、第１及び第２高周波クロック信号ｃｌｋ０，ｃｌｋ１を４分周して、第１及び第２ドラウジークロック信号ｏｃｌｋ０，ｏｃｌｋ１を出力する例を示す。図１３に示すように、Ｎ分周及び位相整列器１０２３は、第１分周部１３１１及び第２分周部１３１２を備える。
【００７６】
第１分周部１３１１は、第１及び第２Ｄフリップフロップ１３２１，１３２２、第１インバータ１３４１を備える。第１Ｄフリップフロップ１３２１は、第１高周波クロック信号ｃｌｋ０を２分周してクロック信号ｃｌｋ０ａを出力する。第１インバータ１３４１は、第２高周波クロック信号ｃｌｋ１を反転させる。第２Ｄフリップフロップ１３２２は、第１インバータ１３４１から出力されるクロック信号を２分周してクロック信号ｃｌｋ１ａを出力する。
【００７７】
第２分周部１３１２は、第３及び第４Ｄフリップフロップ１３２３，１３２４、第２インバータ１３４２を備える。第３Ｄフリップフロップ１３２３は、第１Ｄフリップフロップ１３２１から出力されるクロック信号ｃｌｋ０ａを２分周して第１ドラウジークロック信号ｏｃｌｋ０を出力する。第２インバータ１３４２は、第２Ｄフリップフロップ１３２２から出力されるクロック信号ｃｌｋ１ａを反転させる。第４Ｄフリップフロップ１３２４は、第２インバータ１３４２から出力されるクロック信号を２分周して第２ドラウジークロック信号ｏｃｌｋ１を出力する。
【００７８】
図１４は、図１３に表示されたクロック信号ｃｌｋ０，ｃｌｋ１，ｃｌｋ０ａ，ｃｌｋ１ａ，ｏｃｌｋ０，ｏｃｌｋ１及び図１０に示した第１の２Ｎ分周器１０４５に入出力されるクロック信号ＩＣＬＫＲ，ＩＣＬＫＲａ，ＯＣＬＫＲのタイミング図である。
【００７９】
第１の２Ｎ分周器（図１０の１０４５）に入力される高周波クロック信号ＩＣＬＫＲは、Ｎ分周及び位相整列器１０２３に入力される高周波クロック信号ＩＣＬＫｉの２倍の長さの周期を有し、また、ドラウジー基準クロック信号ＯＣＬＫＲは、複数個のドラウジークロック信号ＯＣＬＫｉの２倍の長さの周期を有する。周期が２倍であれば、周波数は１／２倍になる。
【００８０】
クロック信号ｃｌｋ０ａ，ｃｌｋ１ａは、第１及び第２高周波クロック信号ｃｌｋ０，ｃｌｋ１が２分周された信号である。すなわち、クロック信号ｃｌｋ０ａ，ｃｌｋ１ａの周期は、第１及び第２高周波クロック信号ｃｌｋ０，ｃｌｋ１の周期の２倍の長さとなる。このとき、クロック信号ｃｌｋ１ａは、クロック信号ｃｌｋ０ａに比べて位相が１８０°遅延され、クロック信号ｃｌｋ０ａ，ｃｌｋ１ａの位相差は一定に整列される。
【００８１】
第１及び第２ドラウジークロック信号ｏｃｌｋ０，ｏｃｌｋ１は、クロック信号ｃｌｋ０ａ，ｃｌｋ１ａが２分周された信号である。すなわち、第１及び第２ドラウジークロック信号ｏｃｌｋ０，ｏｃｌｋ１の周期は、クロック信号ｃｌｋ０ａ，ｃｌｋ１ａの周期の２倍に長くなる。第２ドラウジークロック信号ｏｃｌｋ１は、第１ドラウジークロック信号ｏｃｌｋ０に比べて位相が１８０°遅延され、第１及び第２ドラウジークロック信号ｏｃｌｋ０，ｏｃｌｋ１の位相差は一定に整列される。
【００８２】
本発明は、位相同期部を利用して偶数個のドラウジークロック信号と奇数個のドラウジークロック信号とを発生する回路にいずれも適用される。明細書及び図面では、代表的に２個のドラウジークロック信号と５個のドラウジークロック信号とを発生する実施形態を開示した。当業者ならば、前記実施形態から多様な変形及び均等な他の実施形態が可能であるので、本発明の真の技術的保護範囲は、特許請求の範囲に記載された技術的思想により決まらねばならない。
【産業上の利用可能性】
【００８３】
本発明は、集積回路装置関連の技術分野に適用可能である。
【図面の簡単な説明】
【００８４】
【図１】従来の集積回路装置のブロック図である。
【図２】本発明の望ましい実施形態の集積回路装置のブロック図である。
【図３】図２に示したドラウジークロック信号発生部の第１実施形態を示すブロック図である。
【図４】図３に示した分周及び位相整列器の第１実施形態を示す回路図である。
【図５】図４の第１分周部に入出力されるクロック信号のタイミング図である。
【図６】図４の第２分周部に入出力されるクロック信号のタイミング図である。
【図７】図４の第３分周部に入出力されるクロック信号のタイミング図である。
【図８】図３に示した分周及び位相整列器を本発明の第２実施形態によって示す回路図である。
【図９】図８に表示されたクロック信号のタイミング図である。
【図１０】図２に示したドラウジークロック信号発生部を本発明の第２実施形態によって示すブロック図である。
【図１１】図１０に示したＮ分周及び位相整列器を本発明の第１実施形態によって示す回路図である。
【図１２】図１１に表示されたクロック信号及び図１０に示した第１の２Ｎ分周器に入出力されるクロック信号のタイミング図である。
【図１３】図１０に示したＮ分周及び位相整列器の第２実施形態を示す回路図である。
【図１４】図１３に表示されたクロック信号及び図１０に示した第１の２Ｎ分周器に入出力されるクロック信号のタイミング図である。
【符号の説明】
【００８５】
２０１    集積回路装置
２１１    パッド
２２１    内部回路
２３１    ドラウジークロック信号発生部
２４１    位相同期部
２５１    ドラウジークロック信号出力部
２５３    分周及び位相整列器
２５５    第１マルチプレクサ
２６１    フィードバック部
２６３    分周器
２６５    第２マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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