(57)【要約】【課題】低オン抵抗でかつ逆方向リーク電流の少ない高耐圧な半導体装置を製造する半導体装置の製造方法を提供すること。【解決手段】Ｎ＋ＳｉＣ基板領域１上のＮ−ＳｉＣドレイン領域２の一主面に接する、ドレイン領域２とはバンドギャップが異なるヘテロ半導体領域３と、ヘテロ半導体領域３とドレイン領域２との接合部の一部にゲート絶縁膜６を介して接するゲート電極７と、ヘテロ半導体領域３に接続するソース電極８と、基板領域１にオーミック接続するドレイン電極９とを有する半導体装置を製造する半導体装置の製造方法において、ゲート絶縁膜６の形成後にゲート絶縁膜６を窒化処理（例えば、Ｎ２Ｏ含有雰囲気下での高温アニール処理）することを特徴とする半導体装置の製造方法を構成する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体基体と、前記半導体基体の一主面に接する、前記半導体基体とはバンドギャップが異なるヘテロ半導体領域と、前記ヘテロ半導体領域と前記半導体基体との接合部の一部にゲート絶縁膜を介して接するゲート電極と、前記ヘテロ半導体領域に接続するソース電極と、前記半導体基体にオーミック接続するドレイン電極とを有する半導体装置を製造する半導体装置の製造方法において、前記ゲート絶縁膜の形成後に該ゲート絶縁膜を窒化処理することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記ゲート絶縁膜が熱酸化を用いない堆積方法で形成されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、前記窒化処理が、Ｎ２Ｏ、ＮＯ、ＮＯＸのうちの少なくとも１つを含む雰囲気下での高温アニール処理であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１、２または３に記載の半導体装置の製造方法において、前記半導体基体が炭化珪素、窒化ガリウム、ダイヤモンドのいずれかからなり、前記ヘテロ半導体領域が単結晶シリコン、多結晶シリコン、アモルファスシリコン、ゲルマニウム、ヒ化ガリウムのいずれかからなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の炭化珪素半導体装置としては、下記特許文献１に記載される、ヘテロ界面を利用した電界効果型トランジスタがある。このような従来例においては、ゲート電極に印加する電圧により、ヘテロ界面での障壁厚さを制御し、素子オン時にはトンネル電流によりキャリアを通過させる。この場合に、ＭＯＳＦＥＴのようなチャネル領域が存在せず、高いチャネル抵抗の影響を受けにくいデバイス構造を有することが特徴となっており、高耐圧で低オン抵抗のパワー半導体スイッチが実現する。
【０００３】
【特許文献１】特開２００３−３１８３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来技術においては、ドレイン電極とオーミック接続された炭化珪素（ＳｉＣ）と、ソース電極と接続された多結晶シリコンがヘテロ接合を形成し、その一部において、ゲート絶縁膜を介してゲート電極が接するという構成のため、素子オン時の電流がゲート絶縁膜と多結晶シリコンの界面、及び、ゲート絶縁膜と炭化珪素の界面に沿って流れる。数μｍに及ぶようなチャネル領域が存在しない構造のため、ＭＯＳＦＥＴほどは界面移動度の影響を受けないが、これら２つの界面での移動度が低い場合には、やはりオン抵抗が高くなるという問題点があった。
【０００５】
本発明の目的は、上記問題点を解決し、低オン抵抗でかつ逆方向リーク電流の少ない高耐圧な半導体装置を製造する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
半導体基体と該半導体基体とはバンドギャップが異なるヘテロ半導体領域との接合部の一部にゲート絶縁膜を介して接するゲート電極と、前記ヘテロ半導体領域と接続されたソース電極と、前記半導体基体とオーミック接続されたドレイン電極とを有する半導体装置を製造する半導体装置の製造方法において、前記ゲート絶縁膜の形成後に該ゲート絶縁膜を窒化処理することを特徴とする半導体装置の製造方法を構成する。
【発明の効果】
【０００７】
本発明に係る半導体装置の製造方法によれば、ゲート絶縁膜とヘテロ半導体領域との界面、及び、ゲート絶縁膜と半導体基体との界面における界面準位を大幅に減らせるため、低オン抵抗でかつ逆方向リーク電流の少ない高耐圧な半導体装置を製造することができる。
【発明を実施するための最良の形態】
【０００８】
以下に発明の実施の形態例によって、本発明を詳細に説明する。
【０００９】
［第一の実施の形態例］
本発明の第一の実施の形態例について図１〜４をもとに説明する。
【００１０】
図１は、本発明に係る半導体装置の製造方法によって製造される電界効果トランジスタのデバイス断面構造を示すものであり、単位セルを２つ対向して並べた断面に相当する。実際には、これらのセルが複数並列に接続されて素子を形成するが、これらの断面構造で代表して説明する。
【００１１】
まず構成について、Ｎ型高濃度（Ｎ＋）ＳｉＣ基板領域１の一主面上には、Ｎ型低農度（Ｎ−）ＳｉＣドレイン領域２が形成されている。このドレイン領域２はＳｉＣ基板領域１上に成長させたエピタキシャル層により構成されている。ＳｉＣはいくつかのポリタイプ（結晶多形）が存在するが、ここでは、代表的な４Ｈ-ＳｉＣとして説明する。他の６Ｈ-ＳｉＣ、３Ｃ-ＳｉＣであっても構わない。図１では、基板領域１とドレイン領域２の厚みの概念を省略している。実際には、基板領域１は数１００μｍの厚みを持ち、ドレイン領域２は数μｍから１０数μｍ程度である。基板領域１とドレイン領域２とが半導体基体の構成要素となっている。
【００１２】
Ｎ−ＳｉＣドレイン領域２の一主面側、すなわち、半導体基体の一主面に接して、半導体基体とはバンドギャップが異なるヘテロ半導体領域である、多結晶シリコンによるヘテロ半導体領域３が形成されている。ＳｉＣと多結晶シリコンはバンドギャップが異なり、電子親和力も異なる。両者の界面にはヘテロ接合が形成される（多結晶シリコンをヘテロ半導体領域とする所以である）。また、Ｎ−ＳｉＣドレイン領域２とヘテロ半導体領域３との接合部に、ゲート絶縁膜６を介してゲート電極７が接している。ヘテロ半導体領域３はソース電極８に接続され、基板領域１の裏面にはドレイン電極９が電気的に低抵抗でオーミック接続されている。ゲート電極７は層間絶縁膜１６によりソース電極８とは絶縁分離されている。
【００１３】
図２は、ゲート絶縁膜６とＮ−ＳｉＣドレイン領域２との界面（ＳｉＯ２とＳｉＣとの界面）１１、ゲート絶縁膜６とヘテロ半導体領域３との界面（ＳｉＯ２とポリＳｉとの界面）１２、Ｎ−ＳｉＣドレイン領域２とヘテロ半導体領域３の界面（ポリＳｉとＳｉＣとの界面）１３を拡大して示している。なお、「ポリＳｉ」はポリシリコン、すなわち、多結晶シリコンを意味する。３つの界面が重なるポイントが駆動ポイント１０であり、素子がオンするときには、この駆動ポイント１０近傍で、トンネル電流による電流が流れる。
【００１４】
ここまでの構成は、従来技術によるものと相違しない。基本的なオン/オフの動作については従来例と同じである。本実施の形態における特徴は、上記半導体装置の製造方法にあり、ゲート絶縁膜６の形成工程後に、ゲート絶縁膜６を窒化処理することにある。本実施の形態においては、窒化処理として、Ｎ２Ｏ含有雰囲気下での高温熱処理（高温アニール処理）を実施している。また、この窒化処理は、例えば、Ｎ２Ｏ、ＮＯ、ＮＯＸのうちの少なくとも１つを含む雰囲気下での高温アニール処理にて行うことが可能である。
【００１５】
以下、図３、４を用いて、本実施の形態例における電界効果型トランジスタの製造方法を説明する。
【００１６】
図３の（１）では、Ｎ型高濃度（Ｎ＋）ＳｉＣ基板領域１の一主面上にエピタキシャル成長させたＮ型低農度（Ｎ−）ＳｉＣドレイン領域２を形成する。図３の（２）では、ドレイン領域２表面が前処理等により清浄化された後、多結晶シリコンによるヘテロ半導体領域３が堆積される。ここでヘテロ半導体領域３はＮ＋型となるよう、イオン注入等の手段を使って不純物が導入される。図３の（３）では、ゲート電極７を形成する箇所において、ヘテロ半導体領域３がエッチングされる。エッチングされた窪みをエッチング部１４と呼ぶことにする。このとき図では、ヘテロ半導体領域３のエッチングとともにドレイン領域２の表面が一部エッチングされているが、特にエッチングされなくても構わない。図３の（４）では、シリコン酸化膜からなるゲート絶縁膜６が数１００〜数１０００Å程度堆積される。このシリコン酸化膜からなるゲート絶縁膜６の堆積には、半導体基体等の熱酸化を用いない堆積方法、例えば、化学気相堆積法を用いる。
【００１７】
本発明においては、この段階で、Ｎ２Ｏ含有雰囲気下での高温アニール処理が行われる。温度は、例えば、９００℃〜１３００℃であり、時間は数１０分〜数時間程度である。
【００１８】
図４の（５）では、ゲート絶縁膜６上にゲート電極７を形成するための多結晶シリコン（ゲート電極用ポリＳｉ層）１５が積層される。厚みは、ヘテロ半導体領域３の厚みにより異なるが、本実施の形態例では、ゲート電極７としてエッチング部１４を十分埋め込むように調整される。図４の（６）では、ゲート電極７が所望の形状となるようにパターニングされる。図４の（７）では、素子の上を被うように、層間絶縁膜１６が形成される。図４の（８）では、層間絶縁膜１６の一部にコンタクトホールが開口され、金属等によるソース電極８がヘテロ半導体領域３と電気的に低抵抗で接続される。また、基板領域１の裏面側には全面に渡り、低抵抗なオーミック接続となるように、金属等によるドレイン電極９が形成される。以上のようにして本実施の形態例によって製造される電界効果型トランジスタが完成する。
【００１９】
次に、本実施の形態例の製造方法により作られた電界効果型トランジスタの動作について、効果を交えて説明する。ソース電極８を基準としてゲート電極７に印加される電圧がある閾値電圧以下の場合は、素子はオフ状態である。ドレイン電極９に素子耐圧以下の高電圧が印加された場合、ヘテロ半導体領域３とドレイン領域２とのヘテロ界面に障壁が存在するためにドレイン電極９とソース電極８間には電流は流れず耐圧性が保持される。ドレイン電極９とソース電極８間にかかる電圧により、空乏層がＮ−ドレイン領域２に伸張する。この障壁の高さはヘテロ接合のバンド構造で決まり、多結晶シリコンのフェルミレベル、言い換えればヘテロ半導体領域３の不純物濃度に依存する。オフ特性については、従来例の良好な性能をそのまま発揮できる。
【００２０】
ソース電極８を基準として、ゲート電極７に印加される電圧がある閾値電圧以上になると、素子はオン状態となる。ゲート電極７からの電界により駆動ポイント１０における障壁の厚みが狭まり、トンネル電流により、キャリアが通過できるようになると、ドレイン電極９とソース電極８間に、駆動ポイント１０を経由した電流が流れるようになる。このとき、電流は駆動ポイント１０近傍においてゲート絶縁膜６とＮ−ＳｉＣドレイン領域２との界面１１、ゲート絶縁膜６とヘテロ半導体領域３との界面１２に沿って流れることになる。
【００２１】
Ｎ２Ｏ含有雰囲気下での高温アニール処理により、それぞれの界面での界面準位が劇的に低減されるため、駆動ポイント近傍での界面における電子の移動度が向上し、オン抵抗の小さい電界効果型トランジスタを実現することが可能になる。また、本発明における独特の効果として、Ｎ２Ｏ含有雰囲気下での高温アニール処理により多結晶シリコン（ヘテロ半導体領域３）とＮ−ドレイン領域２で形成されるヘテロ接合１３での界面準位が低減され、移動度が向上する。本発明者らが鋭意研究・実験した結果によると、Ｎ２Ｏ含有雰囲気下での高温アニール処理をすることで、大幅に駆動力が向上（言い換えれば、オン抵抗が低減）したという結果が得られている。以上説明したように、ゲート絶縁膜６を形成後に、ゲート絶縁膜６にＮ２Ｏ含有雰囲気下での高温アニール処理を施すことで、本発明特有の効果として、駆動ポイント近傍での上述の３つの界面における電子の移動度が向上し、オン抵抗の小さい電界効果型トランジスタを製造することが可能になる。
【００２２】
［第二の実施の形態例］
本発明における第二の実施の形態例を図５〜８に示す。
【００２３】
図５は、本発明に係る半導体装置の製造方法によって製造される電界効果トランジスタのデバイス断面構造を示すものである。図１で示した構造と同様に、単位セルを２つ対向して並べた断面に相当する。基本的な構成は図１で説明したものと同様であるので、異なる部分を説明する。Ｎ−ＳｉＣドレイン領域２の一主面側には多結晶シリコンによるヘテロ半導体領域３が形成されている。ここで、ヘテロ半導体領域３はＰ＋型に不純物導入されており、表面でソース電極８と接するように、Ｎ＋型ソース引出し領域１７が形成されている。またゲート絶縁膜６と接する部分はＮ＋型ヘテロ半導体領域１８が形成され、Ｎ＋型ソース引出し領域１７を介してソース電極８と接続されている。
【００２４】
以下、図６〜８を用いて、本実施の形態例における電界効果型トランジスタの製造方法を説明する。図６の（１）では、Ｎ型高濃度（Ｎ＋）ＳｉＣ基板領域１の一主面上にエピタキシャル成長させたＮ型低農度（Ｎ−）ＳｉＣドレイン領域２を形成する。図６の（２）では、ドレイン領域２表面が前処理等により清浄化された後、多結晶シリコンによるヘテロ半導体領域３が堆積される。ここで、イオン注入等の手段を用いてヘテロ半導体領域３にはＰ＋型となるような不純物、例えば、ボロン（Ｂ＋）が導入される。図６の（３）では、さらに、ヘテロ半導体領域３の表面の浅い領域にフォトリソグラフィー等の手段を用いて、パターニングし、Ｎ＋型となるような不純物、例えば砒素（Ａｓ＋）が（図の１７に）導入される。図６の（４）では、ゲート電極７を形成する箇所において、ヘテロ半導体領域３がエッチングされる。エッチングされた窪みをエッチング部１４と呼ぶことにする。このとき、図では、ヘテロ半導体領域３のエッチングとともにドレイン領域２の表面が一部エッチングされているが、特にエッチングされなくても構わない。
【００２５】
図７の（５）では、このエッチング部１４に沿ってＮ＋型ヘテロ半導体領域１８が横方向からＡｓ＋等の不純物拡散等により形成される。図７の（６）では、シリコン酸化膜からなるゲート絶縁膜６が数１００〜数１０００Å程度堆積される。本実施の形態例においてもこの段階で、Ｎ２Ｏ含有雰囲気下での高温アニール処理が行われる。温度は、例えば、９００℃〜１３００℃であり、時間は数１０分程度である。図７の（７）では、ゲート絶縁膜６上にゲート電極７を形成するための多結晶シリコン１５が堆積される。厚みは、ヘテロ半導体領域３の厚みにより異なるが、本実施の形態例では、ゲート電極７としてエッチング部１４を十分埋め込むように調整される。図７の（８）では、ゲート電極７が所望の形状となるようにパターニングされる。
【００２６】
図８の（９）では、素子の上を被うように層間絶縁膜１６が形成される。図８の（１０）では、層間絶縁膜１６の一部にコンタクトホールが開口され、金属等によるソース電極８がヘテロ半導体領域３及びＮ＋ソース引出し領域１７と電気的に低抵抗で接続される。また、基板領域１の裏面側には全面に渡り低抵抗なオーミック接続となるように金属等によるドレイン電極９が形成される。以上のようにして本実施の形態例によって製造される電界効果型トランジスタが完成する。
【００２７】
次に、本実施の形態例の製造方法により作られた電界効果型トランジスタの動作について効果を交えて説明する。基本的な効果は、第一の実施の形態例で説明したものと同様である。ソース電極８を基準としてゲート電極７に印加される電圧がある閾値電圧以下の場合は、素子はオフ状態である。ドレイン電極９に素子耐圧以下の高電圧が印加された場合、Ｐ＋型であるヘテロ半導体領域３とドレイン領域２とのヘテロ界面に、ヘテロ半導体領域３がＮ＋型の場合に対して、さらに高い障壁が存在する。ドレイン電極９とソース電極８間には電流は流れず、高耐圧性が保持される。
【００２８】
ソース電極８を基準として、ゲート電極７に印加される電圧がある閾値電圧以上になると、素子はオン状態となる。ゲート電極７からの電界により駆動ポイント１０における障壁の厚みが狭まり、トンネル電流によりキャリアが通過できるようになると、ドレイン電極９とソース電極８間で駆動ポイント１０、Ｎ＋型ヘテロ半導体領域１８、Ｎ＋型ソース引出し領域１７を経由して電流が流れるようになる。このとき、電流は駆動ポイント１０近傍において、ゲート絶縁膜６とＮ−ＳｉＣドレイン領域２との界面１１、ゲート絶縁膜６とＮ＋型ヘテロ半導体領域１８との界面１２に沿って流れることになる。Ｎ２Ｏ含有雰囲気下での高温アニール処理によりそれぞれの界面での界面準位が劇的に低減されるため、駆動ポイント近傍での界面における電子の移動度が向上し、オン抵抗の小さい電界効果型トランジスタを実現することが可能になる。さらにＮ２Ｏ含有雰囲気下での高温アニール処理により、多結晶シリコン３とＮ−ドレイン領域２で形成されるヘテロ接合１３での界面準位が低減され、移動度が向上する。本発明者らが鋭意研究・実験した結果によると、Ｎ２Ｏ含有雰囲気下での高温アニール処理をすることで駆動力が大幅に向上したという結果が得られている。
【００２９】
以上説明したように、ゲート絶縁膜６を形成後に、ゲート絶縁膜６に高温のＮ２Ｏ含有雰囲気下での高温アニール処理を施すことで、駆動ポイント１０近傍での３つの界面における電子の移動度が向上し、高耐圧でなおかつオン抵抗の小さい電界効果型トランジスタを製造することが可能になる。
【００３０】
上記の実施の形態例においては、半導体基体を構成する半導体として炭化珪素（ＳｉＣ）を用いたが、この炭化珪素に換えて、窒化ガリウム、ダイヤモンドのいずれかを用いてもよい。また、上記の実施の形態例においては、ヘテロ半導体領域を構成する半導体として多結晶シリコンを用いたが、この多結晶シリコンに換えて、単結晶シリコン、アモルファスシリコン、ゲルマニウム、ヒ化ガリウムのいずれかを用いてもよい。
【図面の簡単な説明】
【００３１】
【図１】本発明の第一の実施の形態例におけるデバイス構造断面図である。
【図２】図１におけるゲート絶縁膜、ポリＳｉとＳｉＣとの界面を拡大したデバイス構造断面図である。
【図３】本発明の第一の実施の形態例を説明する工程図である。
【図４】図３の続きである。
【図５】本発明の第二の実施の形態例における素子断面構造図である。
【図６】本発明の第二の実施の形態例を説明する工程図である。
【図７】図６の続きである。
【図８】図７の続きである。
【符号の説明】
【００３２】
１…Ｎ＋ＳｉＣ基板領域、２…Ｎ−ＳｉＣドレイン領域、３…ヘテロ半導体領域、６…ゲート絶縁膜、７…ゲート電極、８…ソース電極、９…ドレイン電極、１０…駆動ポイント、１１…ＳｉＯ２とＳｉＣとの界面、１２…ＳｉＯ２とポリＳｉとの界面、１３…ポリＳｉとＳｉＣとの界面、１４…ポリＳｉのエッチング部、１５…ゲート電極用ポリＳｉ層、１６…層間絶縁膜、１７…Ｎ＋型ソース引出し領域、１８…Ｎ＋型ヘテロ半導体領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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