(57)【要約】【課題】  インバータ回路における貫通電流の発生を防止すること。【解決手段】  本発明のインバータ回路は，ドライブトランス５０３と，ドライブトランス５０４と，電源回路１３と，ドライブトランス５０３の二次側によって駆動される高圧側ＦＥＴ５０５と，ドライブトランス５０４の二次側によって駆動される低圧側ＦＥＴ５０６と，駆動端子５３０によって駆動されるインバータトランス３２０とからなり，高圧側ＦＥＴ５０５のゲートと駆動端子との間には駆動端子からゲートへと向かう直流電流の経路が存在せず，第１のクロック信号の１サイクルの間に，駆動ノードと比較してゲートの電圧が負電圧となることを特徴とする。【選択図】  図５
2007143380.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック信号によって一次側が駆動される第１のトランスと，
第２のクロック信号によって一次側が駆動される第２のトランスと，
所定の直流電圧を供給する電源回路と，
前記第１のトランスの二次側によって駆動され，前記電源回路と駆動ノードとの間に接続された第１のＦＥＴと，
前記第２のトランスの二次側によって駆動され，前記駆動ノードと所定電圧が供給される端子との間に接続された第２のＦＥＴと，
前記駆動ノードによって駆動される第３のトランスとからなり，
前記第１のＦＥＴのゲートと前記駆動ノードとの間には前記駆動ノードから前記ゲートへと向かう直流電流の経路が存在せず，第１のクロック信号の１サイクルの間に，前記駆動ノードと比較して前記ゲートの電圧が負電圧となることを特徴とするインバータ回路。
【請求項２】
前記負電圧の絶対値は，前記第1のクロック信号パルス幅が大きくなればなるほど，大きくなることを特徴とする請求項１記載のインバータ回路。
【請求項３】
前記第３のトランスの一次側と前記駆動ノードとの間には容量素子が接続されていることを特徴とする請求項１記載のインバータ回路。
【請求項４】
前記第１のトランスの二次側と前記第１のＦＥＴのゲートとの間には第１のインピーダンス変換回路と第１の抵抗とが直列接続されており，この第１のインピーダンス変換回路は，前記第１のトランスから見たインピーダンスを前記第１の抵抗のインピーダンスよりも小さくし，
前記第２のトランスの二次側と前記第２のＦＥＴのゲートとの間には第２のインピーダンス変換回路と第２の抵抗とが直列接続されており，この第２のインピーダンス変換回路は，前記第２のトランスから見たインピーダンスを前記第２の抵抗のインピーダンスよりも小さくすることを特徴とする請求項１記載のインバータ回路。
【請求項５】
前記第１のトランスの二次側と前記第１のＦＥＴのゲートとの間には第１のインピーダンス変換回路と第１の抵抗とが直列接続されており，この第１のインピーダンス変換回路は，前記第１のトランスから見たインピーダンスを前記第１の抵抗のインピーダンスよりも小さくし，
前記第２のトランスの二次側と前記第２のＦＥＴのゲートとの間には第２のインピーダンス変換回路と第２の抵抗とが直列接続されており，この第２のインピーダンス変換回路は，前記第２のトランスから見たインピーダンスを前記第２の抵抗のインピーダンスよりも小さくすることを特徴とする請求項２記載のインバータ回路。
【請求項６】
前記第１のトランスの二次側と前記第１のＦＥＴのゲートとの間には第１のインピーダンス変換回路と第１の抵抗とが直列接続されており，この第１のインピーダンス変換回路は，前記第１のトランスから見たインピーダンスを前記第１の抵抗のインピーダンスよりも小さくし，
前記第２のトランスの二次側と前記第２のＦＥＴのゲートとの間には第２のインピーダンス変換回路と第２の抵抗とが直列接続されており，この第２のインピーダンス変換回路は，前記第２のトランスから見たインピーダンスを前記第２の抵抗のインピーダンスよりも小さくすることを特徴とする請求項３記載のインバータ回路。
【請求項７】
請求項４記載のインバータ回路において，
前記第1のインピーダンス変換回路は直列接続された第１及び第２のインピーダンス変換用トランジスタを含むプッシュプル回路であって，前記第１及び第２のインピーダンス変換用トランジスタの入力端子は前記第１のトランスの二次側によって駆動されることを特徴とするインバータ回路。
【請求項８】
請求項５記載のインバータ回路において，
前記第1のインピーダンス変換回路は直列接続された第１及び第２のインピーダンス変換用トランジスタを含むプッシュプル回路であって，前記第１及び第２のインピーダンス変換用トランジスタの入力端子は前記第１のトランスの二次側によって駆動されることを特徴とするインバータ回路。
【請求項９】
前記抵抗と並列にダイオードが接続されていることを特徴とする請求項４記載のインバータ回路。
【請求項１０】
前記抵抗と並列にダイオードが接続されていることを特徴とする請求項５記載のインバータ回路。
【請求項１１】
第１のクロック信号によって一次側が駆動される第１のトランスと，
第２のクロック信号によって一次側が駆動される第２のトランスと，
所定の直流電圧を供給する電源回路と，
前記第１のトランスの二次側によって駆動され，前記電源回路と駆動ノードとの間に接続された第１のＦＥＴと，
前記第２のトランスの二次側によって駆動され，前記駆動ノードと所定電圧が供給される端子との間に接続された第２のＦＥＴと，
前記駆動ノードによって駆動される第３のトランスと，
前記第１のＦＥＴのゲートに接続された第１の抵抗と，
前記第１のトランスの二次側と前記第１の抵抗との間に接続され，前記第１のトランスからみた前記第１の抵抗のインピーダンスを小さくする第１のインピーダンス変換回路とを有することを特徴とするインバータ回路。
【請求項１２】
請求項１１記載のインバータ回路において，
前記第１のインピーダンス変換回路は第１及び第２のインピーダンス変換用トランジスタを含むプッシュプル回路であって，前記第１及び第２のインピーダンス変換用トランジスタの入力端子は前記第１のトランスの二次側によって駆動されることを特徴とするインバータ回路。
【請求項１３】
請求項１２記載のインバータ回路において，
前記第１及び第２のインピーダンス変換用トランジスタは，前記第１のトランスの二次側によって与えられる交流信号を整流して得られるバイアス電圧によって駆動されることを特徴とするインバータ回路。
【請求項１４】
前記バイアス電圧は，ダイオードと容量素子によって生成されることを特徴とする請求項１３記載のインバータ回路。
【請求項１５】
前記第１の抵抗と並列にダイオードが接続されていることを特徴とする請求項１１記載のインバータ回路。
【請求項１６】
請求項１１記載のインバータ回路において，
前記第２のＦＥＴのゲートに接続された第２の抵抗と，
前記第２のトランスの二次側と前記第２の抵抗との間に接続され，前記第２のトランスからみた前記第２の抵抗のインピーダンスを小さくする第２のインピーダンス変換回路とを有することを特徴とするインバータ回路。
【請求項１７】
請求項１６記載のインバータ回路において，
前記第１のインピーダンス変換回路は第１及び第２のインピーダンス変換用トランジスタを含むプッシュプル回路であって，前記第１及び第２のインピーダンス変換用トランジスタの入力端子は前記第１のトランスの二次側によって駆動され，
前記第２のインピーダンス変換回路は第３及び第４のインピーダンス変換用トランジスタを含むプッシュプル回路であって，前記第３及び第４のインピーダンス変換用トランジスタの入力端子は前記第２のトランスの二次側によって駆動されることを特徴とするインバータ回路。
【請求項１８】
請求項１７記載のインバータ回路において，
前記第１及び第２のインピーダンス変換用トランジスタは，前記第１のトランスの二次側によって与えられる交流信号を整流して得られる第１のバイアス電圧によって駆動され，
前記第３及び第４のインピーダンス変換用トランジスタは，前記第２のトランスの二次側によって与えられる交流信号を整流して得られる第２のバイアス電圧によって駆動されることを特徴とするインバータ回路。
【請求項１９】
前記第１及び第２のバイアス電圧は，ダイオードと容量素子によって生成されることを特徴とする請求項１８記載のインバータ回路。
【請求項２０】
前記第１の抵抗と並列に第１のダイオードが，前記第２の抵抗と並列に第２のダイオードがそれぞれ接続されていることを特徴とする請求項１６記載のインバータ回路。
【請求項２１】
請求項１乃至２０の何れか一に記載の前記インバータ回路を有するバックライトを備えた液晶ディスプレイ。
【請求項２２】
請求項１乃至２０の何れか一に記載の前記インバータ回路を有するバックライトを備えた液晶テレビ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はインバータ回路に関し，特に，液晶ディスプレイのバックライトを駆動するためのインバータ回路に関する。
【背景技術】
【０００２】
液晶ディスプレイのバックライトには，従来から冷陰極管が用いられていた。冷陰極管は，２つの端子を有し，その両端子に数千ボルトの交流電圧を印加されることにより発光する。しかし，家電製品のひとつである液晶ディスプレイは，外部から１００Ｖの交流電源が供給される。そこで，液晶ディスプレイにおいては，外部から供給される交流電圧を一度直流電圧に変換し，その直流電圧によってインバータトランスの一次側をパルス駆動し，このインバータトランスの二次側において昇圧された交流電圧で冷陰極管を駆動するという方法が採用されている。
【０００３】
このように，インバータトランスの一次側をパルス駆動するための回路がインバータ回路であり，通常は，低圧側ＦＥＴと高圧側ＦＥＴからなる２つのＦＥＴを接地端子と直流電源電圧端子との間に直列接続したものが用いられる。この低圧側ＦＥＴと高圧側ＦＥＴは同時にオンすることがなく，交互にオンするように制御される。
【０００４】
例えば，特開２００１−１３６７４９号公報には，低圧側ＦＥＴと高圧側ＦＥＴを用いたインバータ回路が開示さている。しかしながら，この公報に開示されている例は，高圧側ＦＥＴと低圧側ＦＥＴの極性が異なり，低圧側ＦＥＴがＮチャネル型なのに対して，高圧側ＦＥＴはＰチャネル型である。周知の通り，Ｐチャネル型ＦＥＴは電子よりも移動度の小さいホールを電流制御に用いるため，高速スイッチングには不向きで駆動能力がＮチャネル型ＦＥＴよりも低く特に耐圧の高いものでは特性が著しく悪くなり実際上高耐圧（500V程度）のものは製造ができなくなる。
【０００５】
高圧側ＦＥＴと低圧側ＦＥＴのいずれにもＮチャネル型ＦＥＴを用いた場合のインバータ回路の回路例を図１０に示す。矩形パルスの制御信号を供給する制御信号発生回路１００１，１００２は，互いにオーバーラップしない相補的な矩形波をそれぞれ出力する。これら制御信号発生回路１００１，１００２の出力は，ドライブトランス１００３，１００４の一次側にそれぞれ接続されている。電源回路１００５は直流電圧を発生させる。この電源回路１００５と接地電位との間には，Ｎチャネル型の高圧側ＦＥＴ１００６と同じくＮチャネル型の低圧側ＦＥＴ１００７が直列に接続されており，その中間点が駆動端子となる。高圧側ＦＥＴ１００６のゲートは，ドライブトランス１００３の二次側によって駆動され，低圧側ＦＥＴ１００７のゲートは，ドライブトランス１００４の二次側によって駆動される。高圧側ＦＥＴ１００６と低圧側ＦＥＴ１００７の中間点である駆動端子１００６ａは，インバータトランス１００８の一次側に接続されており，このインバータトランスの二次側は，図示しない冷陰極管に接続されている。さらに，ドライブトランス１００３と高圧側ＦＥＴ１００６のゲートとの間には，キャパシタ（容量素子）１０１１が接続されており，ドライブトランス１００４と低圧側ＦＥＴ１００７のゲートとの間には，キャパシタ１０１２が接続されている。また，駆動端子１００６ａとインバータトランス１００８との間にはキャパシタ１０１３が接続されている。
【０００６】
図１０のようなインバータ回路はさらに，高圧側ＦＥＴ１００６のゲートとそのソース（駆動端子）１００６ａとの間に接続されたクランプ回路１００９を有するのが通例である。また，このインバータ回路は，低圧側FET１００７のゲートとそのソース（接地端子）１００７ａとの間に接続されたクランプ回路１０１０を有するのが通例である。
【０００７】
図１０に示したインバータ回路の動作は，以下のとおりである。制御信号発生回路１００１，１００２が相補的な矩形波を発生させると，これに応じて，ドライブトランス１００３及び１００４の二次側には，相補的な矩形波が現れる。その結果，高圧側ＦＥＴ１００６と低圧側ＦＥＴ１００７は交互にオンし，駆動端子の電圧は電源回路１００５の発生する電源電圧と接地端子に供給される接地電圧とのあいだを行き来する。つまり，インバータトランス１００８の一次側に，電源電圧と接地電圧の間の振幅を有する交流が供給される。この交流に応じて，インバータトランス１００８の二次側に昇圧された交流が現れ，この昇圧された交流が冷陰極管を駆動する。
【０００８】
クランプ回路１００９，１０１０は，各ＦＥＴ１００６，１００７のゲートにある一定以上の正の電圧を印加するため，一般的に挿入されている。
【０００９】
しかしながら，図１０のインバータ回路には以下のような問題がある。一般的に，トランスには一次側と二次側との間に寄生容量が存在する。この寄生容量の存在から，次に述べる不具合が生じる。
【００１０】
図１１に高圧側ＦＥＴ１００６のゲート電圧（ソース電位とゲート電位との間の電位差）と低圧側ＦＥＴ１００７のゲート電圧（ソース電位とゲート電位との間の電位差）の動作時の波形を示す。この図から明らかなように，クランプ回路１００９，１０１０の存在（特にダイオードの存在）から，何れの波形も一定の負電圧以下にはならない。高圧側ＦＥＴ１００６のゲートには，ドライブトランス１００３により供給される正の矩形パルスが与えられる。同様に，低圧側ＦＥＴ１００７のゲートには，ドライブトランス１００４により供給される正の矩形パルスが与えられる。低圧側ＦＥＴ１００７がオンすれば，そのタイミングで，駆動端子の電位は急激に接地電位へと低下する。しかし，寄生容量１０１４の存在から，高圧側ＦＥＴ１００６のゲート電位は，ソース電位（駆動端子）の低下には容易には追随しない。その結果，瞬間的に高圧側ＦＥＴのゲート電圧は正に振れ，このゲート電圧により，瞬間的に高圧側ＦＥＴ１００６はオンしてしまう。この時点では，低圧側ＦＥＴ１００７は既にオンしているため，高圧側ＦＥＴと低圧側ＦＥＴとを経由した貫通電流が流れてしまう。つまり，寄生容量により貫通電流が流れる。
【００１１】
このように，従来のインバータ回路は，ドライブトランスの寄生容量の存在から，高圧側ＦＥＴと低圧側ＦＥＴが同時にオンして貫通電流が流れるという問題があった。その結果，直流電圧を発生するところの電源回路の出力電位が変動する，FET１００６／１００７の過剰な発熱やそれに伴う故障、効率の低下による消費電力の増大などといった問題があった。
【特許文献１】特開２００１−１３６７４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
前述したように従来のインバータ回路は，ドライブトランスの寄生容量の存在から，高圧側ＦＥＴと低圧側ＦＥＴが同時にオンして貫通電流が流れるという問題があった。
【００１３】
そこで，本発明は，上述の問題を鑑みてなされたものであり，高圧側ＦＥＴと低圧側ＦＥＴが同時にオンすることによる貫通電流をできるだけ発生させないインバータ回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明のインバータ回路は，第１のクロック信号によって一次側が駆動される第１のトランスと，第２のクロック信号によって一次側が駆動される第２のトランスと，所定の直流電圧を供給する電源回路と，第１のトランスの二次側によって駆動され，電源回路と駆動ノードとの間に接続された第１のＦＥＴと，第２のトランスの二次側によって駆動され，駆動ノードと所定電圧が供給される端子との間に接続された第２のＦＥＴと，駆動ノードによって駆動される第３のトランスとからなり，第１のＦＥＴのゲートと駆動ノードとの間には駆動ノードからゲートへと向かう直流電流の経路が存在せず，第１のクロック信号の１サイクルの間に，駆動ノードと比較してゲートの電圧が負電圧となることを特徴とする。このように第１のＦＥＴのゲートと駆動ノードとの間には駆動ノードからゲートへと向かう直流電流の経路が存在しないことから，第１のＦＥＴのゲートはクランプ回路がある場合と比較してより負電圧にバイアスされ，第２のＦＥＴがオンしたときに生じるゲート電圧の変動に対するマージンが高くなる。
【００１５】
負電圧の絶対値は，第１のクロックのパルス幅が大きくなればなるほど，大きくなる。また，第３のトランスの一次側と駆動ノードとの間には容量素子が接続されていてもよい。さらに，第２のトランスの二次側とゲートとの間にはインピーダンス変換回路と抵抗とが直列接続されており，このインピーダンス変換回路は，第２のトランスのから見たインピーダンスを抵抗のインピーダンスよりも小さくしてもよい。このインピーダンス変換回路は直列接続された第１及び第２のインピーダンス変換用トランジスタを含むプッシュプル回路であって，第１及び第２のインピーダンス変換用トランジスタの入力端子は第１のトランスの二次側によって駆動されるように構成しても良い。さらに，抵抗と並列にダイオードが接続されていてもよい。
【００１６】
また，本発明のインバータ回路は，第１のクロック信号によって一次側が駆動される第１のトランスと，第２のクロック信号によって一次側が駆動される第２のトランスと，所定の直流電圧を供給する電源回路と，第１のトランスの二次側によって駆動され，電源回路と駆動ノードとの間に接続された第１のＦＥＴと，第２のトランスの二次側によって駆動され，駆動ノードと所定電圧が供給される端子との間に接続された第２のＦＥＴと，駆動ノードによって駆動される第３のトランスと，第１のＦＥＴのゲートに接続された第１の抵抗と，第１のトランスの二次側と第１の抵抗との間に接続され，第１のトランスからみた第１の抵抗のインピーダンスを小さくする第１のインピーダンス変換回路とを有する。この第１の抵抗の存在から，第１のトランス（インバータトランス）に存在する寄生容量の影響が減殺される一方，インピーダンス変換回路が存在することから，第１のＦＥＴ駆動時にこの抵抗の存在が悪影響を及ぼすこともない。そして，このような構成では，クランプ回路が全く不要であり，第１のＦＥＴのゲートと駆動ノードとの間には駆動ノードからゲートへと向かう直流電流の経路が存在しないことから，第１のＦＥＴのゲートはクランプ回路がある場合と比較してより負電圧にバイアスされ，第２のＦＥＴがオンしたときに生じるゲート電圧の変動に対するマージンが高くなる。
【００１７】
このインバータ回路において，第１のインピーダンス変換回路は第１及び第２のインピーダンス変換用トランジスタを含むプッシュプル回路であって，第１及び第２のインピーダンス変換用トランジスタの入力端子は第１のトランスの二次側によって駆動されるように構成してもよい。また，第１及び第２のインピーダンス変換用トランジスタは，第１のトランスの二次側によって与えられる交流信号を整流して得られるバイアス電圧によって駆動されてもよい。そして，このバイアス電圧は，ダイオードと容量素子によって生成されてもよい。また，第１の抵抗と並列にダイオードが接続されていてもよい。加えて，第２のＦＥＴのゲートに接続された第２の抵抗と，第２のトランスの二次側と第２の抵抗との間に接続され，第２のトランスからみた第２の抵抗のインピーダンスを小さくする第２のインピーダンス変換回路とを有してもよい。
【発明の効果】
【００１８】
本発明のインバータ回路によれば，第１のＦＥＴのゲートと駆動ノードとの間には駆動ノードからゲートへと向かう直流電流の経路が存在しないことから，第１のＦＥＴのゲートはクランプ回路がある場合と比較してより負電圧にバイアスされ，第２のＦＥＴがオンしたときに生じるゲート電圧の変動に対するマージンが高くなる。加えて，第１のＦＥＴのゲートに抵抗を挿入し，インピーダンス変換回路を設けた例においては，第１のトランス（インバータトランス）に存在する寄生容量の影響が減殺される一方，インピーダンス変換回路が存在することから，第１のＦＥＴ駆動時にこの抵抗の存在が悪影響を及ぼすこともない。その結果，ドライブトランスの寄生容量の存在から，高圧側ＦＥＴと低圧側ＦＥＴが同時にオンして貫通電流が流れるという問題が解決される。
【発明を実施するための最良の形態】
【００１９】
図１に，発明を実施するための最良の形態に係る本発明の液晶ディスプレイ１００の構造を示す。この液晶ディスプレイ１００は，筐体１９０中に組み込まれた，液晶パネル１７０，拡散板１９５，バックライトアセンブリ１１０とから構成される。液晶パネル１７０は，ＴＦＴ液晶パネル１７６と，その上に配置されたカラーフィルタ１７７，ＴＦＴ液晶パネル１７５を駆動制御するところの駆動モジュール１７２，１７３と，駆動モジュール１７２，１７３とＴＦＴ液晶パネル１７５を接続するところのコネクタ１７４，１７５から構成される。
【００２０】
バックライトアセンブリ１１０は光を発し，この光は拡散板１９５によって均質化される。ＴＦＴ液晶パネルの背面から光が照射され，ＴＦＴ液晶パネル１７６を通過した光は，カラーフィルタ１７７を通り，筐体１９０全面に放出される。駆動モジュール１７２，１７３はＴＦＴ液晶パネル１７６を駆動制御する。
【００２１】
図２に，発明を実施するための最良の形態に係る本発明の液晶ディスプレイの回路構成図を示す。この回路構成は概略，電源回路１０，液晶パネル駆動回路２０，バックライト駆動回路５０から構成されている。
【００２２】
電源回路は，１００Ｖの交流電源が供給されるところのＡＣプラグ１１に接続されたＡＣ／ＤＣ整流部１２，このＡＣ／ＤＣ整流部１２の出力電圧を変換して，液晶パネル駆動回路２０とバックライト駆動回路５０にそれぞれ所定の電圧を供給するＤＣ／ＤＣコンバータ１３とから構成される。
【００２３】
液晶パネル駆動回路２０は，液晶パネルのゲート線やデータ線を駆動するゲート線・データ線駆動回路２４，データ線に供給する各種電圧を供給するＶｃｏｍ発生部２２及びγ電圧発生部２３，ゲート線・データ線駆動回路２４，Ｖｃｏｍ発生部２３及びγ電圧発生部２３に直流電源を供給するＤＣ／ＤＣコンバータ２１とから構成される。
【００２４】
バックライト駆動回路５０は，冷陰極管バックライトアレイ等から構成される冷陰極管バックライト部３０，この冷陰極管バックライト部３０に振幅２ｋＶ程度の高周波高電圧を供給するインバータ部９０から構成される。本発明のインバータ回路はこのインバータ部９０に関するものである。
【００２５】
図３に発明を実施するための最良の形態に係る本発明の冷陰極管バックライト部３０の回路構成を示す。冷陰極管バックライト部３０は，並列した複数の冷陰極管３０１〜３１０から構成されるバックライト３００と，これら冷陰極管３０１の一端に直列に接続されたキャパシタ８０１〜８１０から構成される。並列した複数の冷陰極管３０１〜３１０の他端は全て接地されているように記載したが，安定化回路等が挿入されていても良い。図３には，さらに，インバータ回路の構成要素であるところのインバータトランス３２０が示されている。
【００２６】
図４に冷陰極管３０１の構造を示す。冷陰極管３０１は，内部に封入ガス３２５が封入されたガラス３２６から構成されており，そのガラス管の両端にはリード線３２１・電極３２８がそれぞれ配置されている。ガラス管の内部には蛍光体３２２が塗布されている。ガラス３２６には水銀３２３が封入されており，両電極３２８に高周波高電圧を印加すると，ガス管内を電子が通過し，この電子によって励起された水銀が紫外線３２４を放出し，この紫外線３２４が蛍光体３２２に照射されると蛍光体は白色の可視光を外部に放出する。
【００２７】
図５に発明を実施するための最良の形態に係る本発明のインバータ回路を示す。矩形パルスの制御信号を供給する制御信号発生回路５０１，５０２は，互いにオーバーラップしない相補的な矩形波をそれぞれ出力する。この矩形波の振幅は約１２Ｖである。これら制御信号発生回路５０１，５０２の出力は，ドライブトランス５０３，５０４の一次側にそれぞれ接続されている。電源回路１３は約３８０Ｖの直流電圧を発生させる。この電源回路１３と接地電位との間には，Ｎチャネル型の高圧側ＦＥＴ５０５と，同じくＮチャネル型の低圧側ＦＥＴ５０６が直列に接続されており，その中間点が駆動端子となる。高圧側ＦＥＴ５０５のゲートは，ドライブトランス５０３の二次側によって駆動され，低圧側ＦＥＴ５０６のゲートは，ドライブトランス５０４の二次側によって駆動される。高圧側ＦＥＴ５０５と低圧側ＦＥＴ５０６の中間点である駆動端子は，インバータトランス３２０の一次側に接続されており，このインバータトランスの二次側は，図３，４で示した冷陰極管３０１に接続されている。さらに，ドライブトランス５０３と高圧側ＦＥＴ５０５のゲートとの間には，インピーダンス変換回路５０９とインピーダンス回路５０７が直列に接続されており，ドライブトランス５０４と低圧側ＦＥＴ５０６のゲートとの間には，インピーダンス変換回路５１０とインピーダンス回路５０８が直列に接続されている。また，駆動端子とインバータトランス３２０の一次側との間には交流成分のみを通過させるためキャパシタ５１１が接続されている。
【００２８】
図５に示した本発明のインバータ回路においては，高圧側ＦＥＴのゲートと駆動端子との間には駆動端子からゲートへと向かう直流電流の経路が存在せず，制御信号発生回路５０１の生成する矩形のクロック信号の１サイクルの間に，駆動端子と比較してゲートの電圧が負電圧となる。その結果，高圧側ＦＥＴのゲートはクランプ回路がある場合と比較してより負電圧にバイアスされ，低圧側ＦＥＴがオンしたときに生じるゲート電圧の変動に対するマージンが高くなる。
【００２９】
図５のインピーダンス回路５０７はドライブトランス５０３の寄生容量の影響を遮断して，貫通電流発生という問題に対するマージンを確保するために挿入されている。しかし，このようなインピーダンス回路５０７は高圧側ＦＥＴのゲートにハイレベルの電圧を供給して駆動する際に悪影響を与える（ＲＣ遅延のために波形になまりが生じ，高速な駆動が困難となる）ことから，インピーダンス変換回路５０９が設けられている。このインピーダンス変換回路５０９はドライブトランス５０３の二次側とインピーダンス回路５０７との間に接続され，ドライブトランス５０３側からみたインピーダンス回路５０７のインピーダンスを小さくする働きを有している。
【００３０】
このインピーダンス回路５０７の存在から，インバータトランスに存在する寄生容量の影響が減殺される一方，インピーダンス変換回路５０９が存在することから，高圧側ＦＥＴ駆動時にこのインピーダンスの存在が悪影響を及ぼすこともない。そして，このような構成では，クランプ回路が全く不要であり，高圧側ＦＥＴのゲートと駆動端子との間には駆動端子からゲートへと向かう直流電流の経路が存在しないことから，高圧側ＦＥＴのゲートはクランプ回路がある場合と比較してより負電圧にバイアスされ，低圧側ＦＥＴがオンしたときに生じるゲート電圧の変動に対するマージンが高くなる。
【００３１】
低圧側ＦＥＴにおいても，インピーダンス変換回路５１０とインピーダンス回路５０８が挿入されており，高圧側ＦＥＴ５０６とバランスをとっている。
【００３２】
図６に，インピーダンス回路５０７，５０８及びインピーダンス変換回路５０９，５１０の回路構成の詳細を示す。
【００３３】
インピーダンス変換回路５０９は，プッシュプル回路であり，エミッタが直列接続されたＮＰＮバイポーラトランジスタ６０１，ＰＮＰバイポーラトランジスタ６０２を含む。ＮＰＮバイポーラトランジスタ６０１とＰＮＰバイポーラトランジスタ６０２のベースは端子６０９に共通接続されている。ＮＰＮバイポーラトランジスタ６０１のコレクタと端子６０９の間には，ダイオード６０３とキャパシタ６０５からなる整流回路が接続され，ＮＰＮバイポーラトランジスタ６０１のコレクタ端子はFET505のソース電位に対して正の直流電圧が供給される。ＰＮＰバイポーラトランジスタ６０２のコレクタと端子６０９の間には，ダイオード６０４とキャパシタ６０６からなる整流回路が接続され，ＰＮＰバイポーラトランジスタ６０２のコレクタ端子には負の直流電圧が供給される。
【００３４】
プッシュプル回路の負レベル側の電圧をより安定させるため，キャパシタ６０５の容量よりキャパシタ６０６の容量をより大きく設定している。また，抵抗６０７の抵抗値は設計定数によって変化するが，１００Ω〜５００Ω程度，具体的には２２０Ω程度が望ましい。
【００３５】
インピーダンス回路５０７は抵抗６０７を含み，この抵抗が寄生容量の影響を遮断する働きをする。また，この抵抗６０７には並列にダイオード６０８が接続されており，高圧側ＦＥＴ５０５を高速にオフする信号を供給するように構成されている。
【００３６】
インピーダンス変換回路５１０もプッシュプル回路であり，エミッタが直列接続されたＮＰＮバイポーラトランジスタ６１１，ＰＮＰバイポーラトランジスタ６１２を含む。ＮＰＮバイポーラトランジスタ６１１とＰＮＰバイポーラトランジスタ６１２のベースは端子６１９に共通接続されている。ＮＰＮバイポーラトランジスタ６１１のコレクタと端子６１９の間には，ダイオード６１３とキャパシタ６１５からなる整流回路が接続され，ＮＰＮバイポーラトランジスタ６１１のコレクタ端子は正の直流電圧が供給される。ＰＮＰバイポーラトランジスタ６１２のコレクタと端子６１９の間には，ダイオード６１４とキャパシタ６１６からなる整流回路が接続され，ＰＮＰバイポーラトランジスタ６１２のコレクタ端子には負の直流電圧が供給される。
【００３７】
インピーダンス回路５０８も抵抗６１７とこれと並列に接続されたダイオード６１８を含む。
【００３８】
以上のように構成することにより，適切にインピーダンス変換がなされるとともに，プッシュプル回路のバイアスは，整流回路によって自ら設定され，別に電源回路を設ける必要がない。さらに，高圧側と低圧側の双方に同様の回路が設けられていることから，バランスのとれた動作をすることが可能となる。
【００３９】
図６，図５の回路の動作時の波形を図７（ａ），（ｂ）に示す。図７（ａ）は，パルス幅が比較的狭い場合であり，クランプ回路が挿入されていないことから，高圧側ＦＥＴゲート電圧が比較的負にバイアスされている。つまり，パルスの負電圧部分が大きい。加えて，寄生容量の影響によってゲート電圧が一時的に高くなる現象を軽減することができる。その結果，貫通電流に対するマージンが確保できる。図７（ｂ）は，パルス幅が比較的広い場合であり，クランプ回路が挿入されていないことから，パルス幅が広がると，これに応じてパルスの負電圧部分が大きくなる。その結果，高圧側ＦＥＴゲート電圧がより負側にバイアスされる。寄生容量の影響によってゲート電圧が一時的に高くなる現象を軽減することができるのは上述したとおりである。その結果，貫通電流に対するマージンが，パルス幅が広くなり，出力が高い場合でも十分に確保できる。
【実施例１】
【００４０】
次に，本発明のインバータ回路の別の例について説明する。図８はインピーダンス変換中のプッシュプル回路に用いるバイポーラトランジスタをＦＥＴに置き換えた例である。ＮＰＮバイポーラトランジスタ６０１の代わりにＰチャネル型ＦＥＴ７０１が，ＰＮＰバイポーラトランジスタ６０２の代わりにＮチャネル型ＦＥＴ７０２がそれぞれ用いられている。また，ＮＰＮバイポーラトランジスタ６１１の代わりにＰチャネル型ＦＥＴ７０３が，ＰＮＰバイポーラトランジスタ６１２の代わりにＮチャネル型ＦＥＴ７０３がそれぞれ用いられている。図８のインピーダンス変換回路も図６の回路と同様の動作をし，同様の効果を享受することができる。
【実施例２】
【００４１】
さらに，本発明者は，従来例からそのままクランプ回路を取り除くことによっても本発明の目的を十分に達成することを見いだした。そのような回路構成を図９に示す。矩形パルスの制御信号を供給する制御信号発生回路５０１，５０２は，互いにオーバーラップしない相補的な矩形波をそれぞれ出力する。これら制御信号発生回路５０１，５０２の出力は，ドライブトランス５０３，５０４の一次側にそれぞれ接続されている。電源回路１３は直流電圧を発生させる。この電源回路１３と接地電位との間には，Ｎチャネル型の高圧側ＦＥＴ５０５と，同じくＮチャネル型の低圧側ＦＥＴ５０６が直列に接続されており，その中間点が駆動端子となる。高圧側ＦＥＴ５０５のゲートは，ドライブトランス５０３の二次側によって駆動され，低圧側ＦＥＴ５０６のゲートは，ドライブトランス５０４の二次側によって駆動される。高圧側ＦＥＴ５０５と低圧側ＦＥＴ５０６の中間点である駆動端子は，インバータトランス３２０の一次側に接続されており，このインバータトランスの二次側は，図３，４で示した冷陰極管３０１に接続されている。また，駆動端子とインバータトランス３２０の一次側との間には交流成分のみを通過させるためキャパシタ５１１が接続されている。
【００４２】
図９に示した本発明のインバータ回路は最も単純なものではあるが，高圧側ＦＥＴのゲートと駆動端子との間に，駆動端子からゲートへと向かう直流電流の経路が存在せず，制御信号発生回路５０１の生成する矩形のクロック信号の１サイクルの間に，駆動端子と比較してゲートの電圧が負電圧となる。その結果，高圧側ＦＥＴのゲートはクランプ回路がある場合と比較してより負電圧にバイアスされ，低圧側ＦＥＴがオンしたときに生じるゲート電圧の変動に対するマージンが高くなる。従って，従来例に見られたような貫通電流に起因する問題が軽減される。
【実施例３】
【００４３】
以上、実施形態並びに実施例１及び２で説明したとおり、本発明は、電源回路の出力である電源電圧が安定し，電源回路の容量を減らすことも可能となり，小型かつ安定なインバータ回路を提供することができる。本発明のインバータ回路は、液晶ディスプレイ、液晶モニターや液晶テレビ等のバックライトに好適に用いることができる。
【産業上の利用可能性】
【００４４】
本発明のインバータ回路は，Ｎチャネル型ＦＥＴのみを用いる相補型のインバータ回路でありながら，ドライブトランスの寄生容量に基づく貫通電流という問題をできるかぎり軽減させたものである。その結果，電源回路の出力である電源電圧が安定し，電源回路の容量を減らすことも可能となり，小型かつ安定な液晶ディスプレイ用のバックライトユニットを提供することが可能となる。
【図面の簡単な説明】
【００４５】
【図１】本発明の最良の実施形態にかかる液晶ディスプレイの構造図である。
【図２】本発明の最良の実施形態にかかる液晶ディスプレイの回路構成図である。
【図３】本発明の最良の実施形態に用いる冷陰極管バックライト部の回路構成図である。
【図４】本発明の最良の実施形態に用いる冷陰極管の構造である。
【図５】本発明の最良の実施形態にかかるインバータ回路のブロック図である。
【図６】本発明の最良の実施形態にかかるインバータ回路の詳細回路構成図である。
【図７】本発明の最良の実施形態にかかるインバータ回路の動作時の波形である。
【図８】本発明の実施例１にかかるインバータ回路の詳細回路構成図である。
【図９】本発明の実施例２にかかるインバータ回路の詳細回路構成図である。
【図１０】従来例のインバータ回路の詳細回路構成図である。
【図１１】従来例のインバータ回路の動作時の波形である。
【符号の説明】
【００４６】
１３  電源回路
３２０  インバータトランス
５０１，５０２  制御信号発生回路
５０３，５０４  ドライブトランス
５０５  高圧側ＦＥＴ
５０６  低圧側ＦＥＴ
５０７，５０８  インピーダンス回路
５０９，５１０  インピーダンス変換回路
５１１  キャパシタ
５３０  駆動端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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