(57)【要約】【課題】ｐ型ＭＯＳＦＥＴ構造で、ホール移動度を向上するとともに、ショットキバリアを低減することが可能な半導体装置を提供する。【解決手段】ｐ型ＭＯＳダブルゲート構造を有する半導体装置１００は、上面が＜１００＞の結晶面方位のシリコンまたはゲルマニウムからなり、基板１上に第１の結晶面方位＜１１０＞に延びて形成されたｎ型のチャネル層２と、このチャネル層２と第１の結晶面方位＜１１０＞方向で隣接して基板１上に形成され、チャネル層２とショットキ接合するメタルまたはメタルシリサイドからなるソース層３、ドレイン層４と、第２の結晶面方位＜１１０＞方向に延びて基板１上およびチャネル層２上に形成されたゲート層５と、チャネル層２とゲート層５との間に設けられたゲート絶縁膜６と、を備える。1軸性引張り歪が電流方向と垂直な第２の結晶面方位＜１１０＞方向にチャネル層の側壁に対して加えられている。【選択図】図１Ａ
2007294757.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型ＭＯＳダブルゲート構造を有する半導体装置であって、
上面が＜１００＞の結晶面方位のシリコンまたはゲルマニウムからなり、基板上に第１の結晶面方位＜１１０＞に延びて形成されたチャネル層と、
前記チャネル層と前記第１の結晶面方位＜１１０＞方向の一端側で隣接して前記基板上に形成され、このチャネル層とショットキ接合するメタルまたはメタルシリサイドからなるソース層と、
前記チャネル層と前記第１の結晶面方位＜１１０＞方向の他端側で隣接して前記基板上に形成され、このチャネル層とショットキ接合するメタルまたはメタルシリサイドからなるドレイン層と、
前記チャネル層の側壁と隣接するとともに前記チャネル層の電流方向と垂直な第２の結晶面方位＜１１０＞方向に延びて少なくとも前記基板上に形成されたゲート層と、
前記チャネル層と前記ゲート層との間に設けられたゲート絶縁膜と、を備え、
1軸性引張り歪が前記電流方向と垂直な前記第２の結晶面方位＜１１０＞方向に前記チャネル層の側壁に対して加えられていることを特徴とする半導体装置。
【請求項２】
前記ゲート層は、収縮性の材料を含み、この収縮性により、前記1軸性引張り歪が前記電流方向と垂直な前記第２の結晶面方位＜１１０＞方向に前記チャネル層の側壁に対して加えられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記収縮性の材料は、ＴｉＳｉ２、ＣｏＳｉ２、ＴｉＮ、Ｗ、または、ＷＳｉの何れかであることを特徴とする請求項２に半導体装置。
【請求項４】
ｐ型ＭＯＳダブルゲート構造を有する半導体装置の製造方法であって、
基板上に設けられた上面が＜１００＞の結晶面方位のシリコンまたはゲルマニウム上に絶縁膜を形成し、
前記シリコンまたは前記ゲルマニウムを選択的にエッチングすることにより、第１の結晶面方位＜１１０＞方向に延びるようにフィンを形成し、
前記フィン側面にゲート絶縁膜を形成し、
前記第１の結晶面方位＜１１０＞と垂直な第２の結晶面方位＜１１０＞方向に延びるように、前記フィンのチャネル層となる領域上の前記絶縁膜上および前記基板上に、ポリシリコン層を形成し、
前記フィン上で露出する前記絶縁膜を除去し、
前記フィンのうち前記絶縁膜が除去された領域を選択的にシリサイド化して、前記フィンに前記チャネル層とショットキ接合するソース層およびドレイン層を形成し、
前記ポリシリコン層を選択的にシリサイド化して、収縮性の材料からなるゲート層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
ｐ型ＭＯＳダブルゲート構造を有する半導体装置の製造方法であって、
基板上に設けられた上面が＜１００＞の結晶面方位のシリコンまたはゲルマニウム上に絶縁膜を形成し、
前記シリコンまたは前記ゲルマニウムを選択的にエッチングすることにより、第１の結晶面方位＜１１０＞方向に延びるようにフィンを形成し、
前記フィン側面にゲート絶縁膜を形成し、
前記第１の結晶面方位＜１１０＞と垂直な第２の結晶面方位＜１１０＞方向に延びるように、前記フィンのチャネル層となる領域上の前記絶縁膜上および前記基板上に、ポリシリコン層を形成し、
前記ポリシリコン層側面に絶縁性のゲート側壁を形成し、
前記フィン上で露出する前記絶縁膜を除去し、
前記フィンのうち前記絶縁膜が除去された領域を選択的にシリサイド化して、前記フィンに前記チャネル層とショットキ接合するソース層およびドレイン層を形成し、
層間絶縁膜を堆積するとともにエッチバックして、前記ポリシリコン層の上部を露出させ、
前記ポリシリコン層を選択的に除去し、
内壁が前記ゲート側壁で構成されたゲート溝に収縮性の材料を埋め込んで、ゲート層を形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ダブルゲート構造を有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、例えば、トランジスタの微細化、低消費電力化、高速化のために、ダブルゲートトランジスタ（例えば、ＦｉｎＦＥＴ）が提案されている（例えば、特許文献１参照。）。
【０００３】
この構造のメリットは、（１）ゲートを２つ有する構造なので、ショートチャネル効果に強く、ソース/ドレイン間のパンチスルー（漏れ）電流を低減できる。
【０００４】
また、（２）チャネル垂直方向電界が小さいため移動度を向上させることができる。
【０００５】
また、（３）オフ電流が低減する分チャネル幅（フィン高さ、または、本数）を増やせるので、電流を増加させることができる、等である。
【０００６】
他の従来技術では、トランジスタのソース/ドレイン領域を不純物の拡散層でなく、メタルで形成するショットキ・ソース/ドレイントランジスタ技術が提案されている（例えば、非特許文献１参照。）。
【０００７】
この構造を用いると、ソース領域およびドレイン領域の寄生抵抗を小さくでき、浅い接合（ショットキ（Schottky）接合）を形成することができる。
【０００８】
また、ソース/ドレインに不純物を用いないので、活性化のための高温熱工程を行なう必要が無く、製造工程を著しく簡略化でき、LSI製造コストを低減できる。
【０００９】
さらにまた、ソース端部にショットキバリアが存在するため、オフ電流を抑え、ショートチャネル効果を抑制することができる（微細化できる）。
【００１０】
また、特にGeチャネルトランジスタでは、ドーパント（dopant）の固溶度が低くく、そして、ドーパントが拡散しやすい。このため、ソース/ドレイン構造は、ショットキ接合が望ましい。
【００１１】
一方、このトランジスタの課題は、ショットキコンタクト抵抗（シリコン/シリサイドまたはメタル界面抵抗）を低減させることである。
【００１２】
解決策の一つのとして、ソース/ドレイン材料の仕事関数制御技術がある。例えば、ｎ型ＭＯＳトランジスタのソース/ドレインに仕事関数の小さいメタルまたはシリサイド（ＥｒＳｉ２等）を用い、また、ｐ型ＭＯＳトランジスタのソース/ドレインに仕事関数の大きいメタルまたはシリサイド（PtSi等）を用いる方法が提案されている（例えば、非特許文献１参照。）。
【００１３】
この技術を用いれば、ｎ型ＭＯＳトランジスタのショットキバリア高さを0.28eV程度、また、ｐ型ＭＯＳトランジスタのショットキバリア高さを0.22eV程度とすることができる。
【００１４】
すなわち、ｎ型ＭＯＳトランジスタ、および、ｐ型ＭＯＳトランジスタについて、ある程度低いショットキコンタクト抵抗のメタルシリサイド・ソース/ドレインを形成することが可能である。
【００１５】
しかし、十分な高電流を得るには、まだ不十分であり、さらなるショットキバリアの低減が必要であった。
【００１６】
一方で、メタルの仕事関数制御のみでは、Fermi-level-pinning効果の悪影響を受けるため、さらなるショットキバリアの低減は困難であった。
【００１７】
そこで提案された技術が、「歪チャネルとショットキ接合」の組合せ技術である。ショットキバリア高さを下げるため、すなわちコンタクト抵抗を下げるため、歪（機械的応力）を用いる技術である（例えば、非特許文献２参照。）。
【００１８】
さらに、他の従来技術として、チャネルに歪をかけてキャリア移動度を向上させる技術が開発されている。Planar-pMOSＦＥＴでは、ソース/ドレイン領域に埋め込んだSiGeからの圧縮歪が有効である。そして、このPlanar-nMOSＦＥＴでは、ソース/ドレイン領域に埋め込んだSiCからの引張り歪や、ゲート、ソース/ドレイン上に引張り歪を持った膜を堆積してチャネルに引張り歪、をかけることが有効であることが知られている。
【００１９】
以上のように、既述の従来技術（歪チャネル技術とショットキ・ソース/ドレイン技術）によれば、ｎ型ＭＯＳトランジスタの場合は、引張り歪が用いられるため、移動度が向上し、かつショットキバリアを低減できる。
【００２０】
すなわち、従来技術を単純に組み合わせるだけで、ショットキ・ソース/ドレインｎ型ＭＯＳＦｉｎＦＥＴを高駆動電流化できた。
【００２１】
しかし、上記従来技術によっても、ｐ型ＭＯＳトランジスタでは圧縮歪が用いられるため、キャリア移動度は向上するがショットキバリアを低減することができないという問題があった。
【００２２】
したがって、ショットキ・ソース/ドレインｐ型ＭＯＳＦｉｎＦＥＴを高駆動電流化できなかった。
【特許文献１】特開２００５−２９４７８９号公報
【非特許文献１】Jakub Kedzierski et al., IEDM Technical digest, pp.57-60, (2000)
【非特許文献２】A. Yagishita, T-J. King, and J. Bokor, “Schottky Barrier Height Reduction and Drive Current Improvement in Metal Source/Drain MOSＦＥＴ with Strained-Si Channel”, Jpn. J. Appl. Phys., Vol.43, No.4B, pp.1713-1716, (2004)
【発明の開示】
【発明が解決しようとする課題】
【００２３】
本発明は、上記課題を解決するものであり、ｐ型ＭＯＳＦＥＴ構造で、ホール移動度を向上するとともに、ショットキバリア(コンタクト抵抗)を低減することが可能な半導体装置、および、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２４】
本発明の一態様に係る半導体装置は、
ｐ型ＭＯＳダブルゲート構造を有する半導体装置であって、
上面が＜１００＞の結晶面方位のシリコンまたはゲルマニウムからなり、基板上に第１の結晶面方位＜１１０＞に延びて形成されたチャネル層と、
前記チャネル層と前記第１の結晶面方位＜１１０＞方向の一端側で隣接して前記基板上に形成され、このチャネル層とショットキ接合するメタルまたはメタルシリサイドからなるソース層と、
前記チャネル層と前記第１の結晶面方位＜１１０＞方向の他端側で隣接して前記基板上に形成され、このチャネル層とショットキ接合するメタルまたはメタルシリサイドからなるドレイン層と、
前記チャネル層の側壁と隣接するとともに前記チャネル層の電流方向と垂直な第２の結晶面方位＜１１０＞方向に延びて少なくとも前記基板上に形成されたゲート層と、
前記チャネル層と前記ゲート層との間に設けられたゲート絶縁膜と、を備え、
1軸性引張り歪が前記電流方向と垂直な前記第２の結晶面方位＜１１０＞方向に前記チャネル層の側壁に対して加えられていることを特徴とする。
【００２５】
また、本発明の他の態様に係る半導体装置の製造方法は、
ｐ型ＭＯＳダブルゲート構造を有する半導体装置の製造方法であって、
基板上に設けられた上面が＜１００＞の結晶面方位のシリコンまたはゲルマニウム上に絶縁膜を形成し、
前記シリコンまたは前記ゲルマニウムを選択的にエッチングすることにより、第１の結晶面方位＜１１０＞方向に延びるようにフィンを形成し、
前記フィン側面にゲート絶縁膜を形成し、
前記第１の結晶面方位＜１１０＞と垂直な第２の結晶面方位＜１１０＞方向に延びるように、前記フィンのチャネル層となる領域上の前記絶縁膜上および前記基板上に、ポリシリコン層を形成し、
前記フィン上で露出する前記絶縁膜を除去し、
前記フィンのうち前記絶縁膜が除去された領域を選択的にシリサイド化して、前記フィンに前記チャネル層とショットキ接合するソース層およびドレイン層を形成し、
前記ポリシリコン層を選択的にシリサイド化して、収縮性の材料からなるゲート層を形成することを特徴とする。
【００２６】
また、本発明のさらに他の態様に係る半導体装置の製造方法は、
ｐ型ＭＯＳダブルゲート構造を有する半導体装置の製造方法であって、
基板上に設けられた上面が＜１００＞の結晶面方位のシリコンまたはゲルマニウム上に絶縁膜を形成し、
前記シリコンまたは前記ゲルマニウムを選択的にエッチングすることにより、第１の結晶面方位＜１１０＞方向に延びるようにフィンを形成し、
前記フィン側面にゲート絶縁膜を形成し、
前記第１の結晶面方位＜１１０＞と垂直な第２の結晶面方位＜１１０＞方向に延びるように、前記フィンのチャネル層となる領域上の前記絶縁膜上および前記基板上に、ポリシリコン層を形成し、
前記ポリシリコン層側面に絶縁性のゲート側壁を形成し、
前記フィン上で露出する前記絶縁膜を除去し、
前記フィンのうち前記絶縁膜が除去された領域を選択的にシリサイド化して、前記フィンに前記チャネル層とショットキ接合するソース層およびドレイン層を形成し、
層間絶縁膜を堆積するとともにエッチバックして、前記ポリシリコン層の上部を露出させ、
前記ポリシリコン層を選択的に除去し、
内壁が前記ゲート側壁で構成されたゲート溝に収縮性の材料を埋め込んで、ゲート層を形成する
ことを特徴とすることを特徴とする。
【発明の効果】
【００２７】
本発明の一態様に係る半導体装置および半導体装置の製造方法によれば、電流方向と垂直方向の１軸性引張り歪により、ｐ型ＭＯＳＦＥＴ構造で、ホール移動度を向上するとともに、ショットキバリア(コンタクト抵抗)を低減することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明を適用した各実施例について図面を参照しながら説明する。
【実施例１】
【００２９】
図１Ａは、本発明の実施例１に係る半導体装置の要部の構成を示す斜視図である。また、図１Ｂは、図１ＡのＡ−Ａ線に沿った半導体装置１００の断面を示す断面図である。また、図１Ｃは、図１ＡのＢ−Ｂ線に沿った半導体装置１００の断面を示す断面図である。
【００３０】
図１Ａないし図１Ｃに示すように、ｐ型ＭＯＳダブルゲート構造を有する半導体装置１００は、不純物を含有し上面が＜１００＞の結晶面方位のシリコン（Ｓｉ）またはゲルマニウム（Ｇｅ）からなり、基板１上に第１の結晶面方位＜１１０＞に延びて形成されたｎ型のチャネル層２を備えている。
【００３１】
なお、基板１は、ＢＯＸ（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ：埋め込み酸化膜）またはバルクシリコン等が選択される。また、シリコンを用いるチャネル層２を形成する場合は、例えば、基板１にＳＯＩ（Silicon-On-Insulator）基板を用いてもよい。また、ゲルマニウムを用いるチャネル層２を形成する場合は、例えば、基板１にＧＯＩ（Germanium-On-Insulator）基板を用いてもよい。
【００３２】
また、半導体装置１００は、このチャネル層２と第１の結晶面方位＜１１０＞方向の一端側で隣接して基板１上に形成され、チャネル層２とショットキ接合するメタルまたはメタルシリサイドからなるソース層３と、チャネル層２と第１の結晶面方位＜１１０＞方向の他端側で隣接して基板１上に形成され、チャネル層２とショットキ接合するメタルまたはメタルシリサイドからなるドレイン層４と、を備えている。
【００３３】
これらのチャネル層２、ソース層３、および、ドレイン層４により、ダブルゲート構造のフィン１１が構成される。
【００３４】
また、半導体装置１００は、チャネル層２の側壁と隣接するとともに、チャネル層２の電流方向と垂直な第２の結晶面方位＜１１０＞方向に延びて基板１上およびチャネル層２上に形成されたゲート層５と、チャネル層２とゲート層５との間に設けられたゲート絶縁膜６と、チャネル層２の上面とゲート層５との間に設けられ、例えば、ＳｉＮからなる絶縁膜７と、を備えている。
【００３５】
ゲート層５は、収縮性の材料を含み、この収縮性により、1軸性引張り歪が電流方向と垂直な第２の結晶面方位＜１１０＞方向にチャネル層の側壁に対して加えられている。この収縮性の材料には、例えば、ＴｉＳｉ２、ＣｏＳｉ２が選択される。
【００３６】
なお、1軸性引張り歪が電流方向と垂直な第２の結晶面方位＜１１０＞方向にチャネル層の側壁に対して加えるためには、ダブルゲート構造を成すように、ゲート層５は、少なくとも基板１上に形成されていればよい。
【００３７】
また、ゲート層５の側壁には、ＴＥＯＳ（TetraEthOxySilane）膜等のゲート側壁８が形成されている。
【００３８】
また、ソース層３、ドレイン層４の側壁には、ＴＥＯＳ（TetraEthOxySilane）膜等のフィン側壁９が形成されている。
【００３９】
また、半導体装置１００は、基板１上に、上記の構成要素を絶縁するＴＥＯＳ膜等の層間絶縁膜１０が形成されている。
【００４０】
ここで、ショットキ・ソース/ドレインｐ型ＭＯＳダブルゲートトランジスタに対して、上記構成を採用した理由について説明する。
【００４１】
先ず、上記構成において、引張り歪によりチャネルに歪みを発生させた理由について説明する。
【００４２】
図２Ａは、シリコン（Ｓｉ）の歪みによるバンド構造変化を示す図である。また、図２Ｂは、ゲルマニウム（Ｇｅ）の歪みによるバンド構造変化を示す図である。
【００４３】
図２Ａ、図２Ｂに示すように、2fold-valley（Δ2）、4fold-valley（Δ4）のエネルギーレベルは、引張り歪によって影響を受ける。
【００４４】
すなわち、2fold-valleyに対する（メタルソース/ドレインから見た）バリア高さは低減され、4fold-valleyに対するバリア高さは増加すると考えられる。
【００４５】
なお、有効質量の軽い2fold-valleyに対するショットキバリアが低減されるので、ｎ型ＭＯＳトランジスタの駆動電流が増加すると考えられる。
【００４６】
一方、ホールの場合を考えると、図２Ａ、図２Ｂに示すように、引張り歪がかかるとlight-hole（lｈ）valleyのエネルギーレベルが上昇し、heavy-hole（ｈｈ）valleyのエネルギーレベルはあまり変化しない。有効質量の軽いlight-hole（lｈ）valleyに対するショットキバリアが低減されるので、ｐ型ＭＯＳトランジスタの駆動電流も増加すると考えられる。
【００４７】
このように、図２Ａ、図２Ｂから、ｐ型ＭＯＳトランジスタのショットキバリア低減には引張り歪みが有効であり、圧縮歪ではショットキバリア低減の効果が得られない。
【００４８】
次に、上記構成において、引張り歪の方向（第２の結晶面方位＜１１０＞方向）とチャネル方向（（電流方向）（第１の結晶面方位＜１１０＞方向））とが垂直になるようにした理由について説明する。
【００４９】
図３Ａは、ｐ型ＭＯＳトランジスタ（Ｓｉチャネル）における、歪成分とホール移動度に対する有効性との関係を示すモデル図である。なお、図３Ａにおいて、シリコンの上面の結晶面方位は＜１００＞であり、チャネル方向（電流方向）＜１１０＞はフィン側面＜１１０＞と垂直である。
【００５０】
図３Ａに示すように、ｐ型ＭＯＳトランジスタ（Ｓｉチャネル）においては、チャネル方向（電流方向）＜１１０＞と引張り歪の方向＜１１０＞とが垂直である場合は、ホール移動度の向上に有効である。なお、チャネル方向（電流方向）と圧縮歪の方向とが平行である場合もホール移動度の向上に有効である。
【００５１】
また、図３Ｂは、ｐ型ＭＯＳトランジスタ（Ｇｅチャネル）における、歪成分とホール移動度に対する有効性との関係を示すモデル図である。なお、図３Ｂにおいて、ゲルマニウムの上面の結晶面方位は＜１００＞であり、チャネル方向（電流方向）＜１１０＞はフィン側面＜１１０＞と垂直である。
【００５２】
図３Ｂに示すように、ｐ型ＭＯＳトランジスタ（Ｇｅチャネル）においては、チャネル方向（電流方向）＜１１０＞と引張り歪の方向＜１１０＞とが垂直である場合は、ホール移動度の向上に有効である。なお、チャネル方向（電流方向）と圧縮歪の方向とが平行である場合もホール移動度の向上に有効である。
【００５３】
このように、上面の結晶面方位が＜１００＞のチャネルを有するｐ型ＭＯＳダブルゲートトランジスタにおいて、Ｓｉチャネル、Ｇｅチャネルとも同様に、チャネル方向（電流方向）＜１１０＞と引張り歪の方向＜１１０＞とが垂直である場合は、ホール移動度の向上に有効である。
【００５４】
以上により、ショットキバリアを低減するとともにホール移動度を向上させる観点から、ショットキ・ソース/ドレインを有するｐ型ＭＯＳＦｉｎＦＥＴに対して既述の構成を選択した。
【００５５】
次に、以上のようなｐ型ＭＯＳダブルゲート構造を有する半導体装置１００の製造方法について説明する。
【００５６】
図４Ａないし図４Ｋは、本発明の実施例１に係る半導体装置１００の製造方法を説明するための各工程の斜視図である。また、図５Ａは、図４ＪのＡ−Ａ線に沿った断面を示す断面図である。また、図５Ｂは、図４ＪのＢ−Ｂ線に沿った断面を示す断面図である。また、図６Ａは、図４ＫのＡ−Ａ線に沿った断面を示す断面図である。また、図６Ｂは、図４ＫのＢ−Ｂ線に沿った断面を示す断面図である。
【００５７】
先ず、フィン１１にシリコンを用いる場合には、上面の結晶面方位が＜１００＞のSOI基板（ＢＯＸ）を用意し、SOI厚を、例えば50nm〜100nm程度に薄膜化する。なお、フィン１１にゲルマニュウムを用いる場合には、既述のようにＧＯＩ基板を用意する。
【００５８】
そして、チャネル層２となるボディ（Body）領域にチャネルドーピングを行なう。ここでは、チャネル濃度が1×１０17/cm3程度になるようにドーズ量を調整する。
【００５９】
そして、70nm程度のSiNハードマスク７を堆積する。すなわち、基板１上に設けられた上面が＜１００＞の結晶面方位のシリコン（またはゲルマニウム）上に絶縁膜７を形成する。
【００６０】
このSiNハードマスク（絶縁膜）７を用いて、フィン１１のパターンニング、RIE(Reactive Ion Etching:反応性イオンエッチング)処理を行なう。すなわち、シリコン（またはゲルマニウム）を選択的にエッチングすることにより、第１の結晶面方位＜１１０＞方向に延びるようにフィン１１を形成する（図４Ａ）。
【００６１】
なお、フィンラインパターンの方向を、例えば、ＳＯＩ基板（ＧＯＩ基板）のノッチ方向（＜１１０＞方向）と平行または垂直にすれば、フィン１１の側面は＜１１０＞面になる。
【００６２】
次に、フィン１１側面にゲート絶縁膜（図示せず）を形成し、1層目のゲートポリシリコン（Poly-Si）５ａを300nm程度堆積する。このとき、フィン１１の段差上にポリシリコンを堆積するため、ポリシリコン表面には大きな段差１２が形成される（図４Ｂ）。
【００６３】
次に、このポリシリコンをCMP(Chemical Mechanical Polishing: 化学機械研磨)処理により平坦化し、SiNハードマスク７が露出するまでエッチバックする（図４Ｃ）。
【００６４】
次に、２層目のポリシリコン層５ｂを50nm程度堆積する（図４Ｄ）。ＦＵＳＩ(FUll SIlicidation)技術によりゲート層を形成する場合は、この２層目のポリシリコン層５ｂと１層目のポリシリコン層５ａとを合わせて、ゲート層５の材料として用いる。
【００６５】
次に、２層目のポリシリコン層５ｂの上にハードマスクとしてSiNハードマスク１５を100nm程度堆積し、さらに、フィン１１と垂直に配置されるゲートパターンを形成するためのレジストまたはハードマスク１６を堆積する（図４Ｅ）。
【００６６】
次に、SiNハードマスク１５をRIE処理し、ポリシリコン層５ｂ上にゲート加工用ハードマスクとしてSiNハードマスク１６を形成する（図４Ｆ）。
【００６７】
次に、ポリシリコン層５ａ、５ｂをRIE処理して、ゲートパターンを形成する。すなわち、第１の結晶面方位＜１１０＞と垂直な第２の結晶面方位＜１１０＞方向に延びるように、フィン１１のチャネル層２となる領域上のSiNハードマスク（絶縁膜）７上および基板１上に、ポリシリコン層５ａ、５ｂを形成する（図４Ｇ）。
【００６８】
次に、ゲート側壁に用いる材料（例えば、ＴＥＯＳ）を、全面に堆積しエッチバックする。これにより、厚さ40nm程度のゲート側壁（ＴＥＯＳ膜）８を形成する（図４Ｈ）。
【００６９】
さらに、SiNハードマスク７に対してRIE処理を行ない、フィン１１上のSiNハードマスク７をエッチング除去する。すなわち、フィン１１上で露出するSiNハードマスク（絶縁膜）７を選択的に除去する（図４Ｈ）。なお、エッチング条件、SiN膜厚を調整して、ポリシリコン層５ｂ上のSiNハードマスク１６は残留させる。
【００７０】
次に、フィン１１のソース/ドレイン領域となる部分にシリサイド貼り付けを行ない、チャネル層２との間でショットキ接合を形成する。すなわち、フィン１１のうち絶縁膜７が除去された領域を選択的にシリサイド化して、チャネル層２とショットキ接合するソース層３およびドレイン層４を形成する（図４Ｉ）。ソース/ドレインのシリサイド材料としては、例えば、ｐ型ＭＯＳトランジスタにはPtSiを用いればよい。
【００７１】
なお、例えば、別途ｎ型ＭＯＳトランジスタを形成する場合には、ErSiを用いればよい。
【００７２】
また、プロセス条件を制御し、ソース/ドレイン層３、４からチャネル層２に歪がかからないようにする。ゲート層５となるポリシリコン層５ａ、５ｂは、SiNハードマスク１６とゲート側壁８に覆われているため、この時点でシリサイド化されない。
【００７３】
次に、層間絶縁膜１０としてＴＥＯＳ等を400nm程度堆積し、CMP処理により平坦化する（図４Ｉ）。
【００７４】
この層間絶縁膜１０を全面エッチバックしてSiNハードマスク１６を露出させる。さらに、ホットリン酸で残存するSiNハードマスク１６を除去し、ポリシリコン層５ｂの上部を露出させる（図４Ｊ、図５Ａ、図５Ｂ）。
【００７５】
次に、ポリシリコン層５ａ、５ｂを上面からシリサイド化する。すなわち、ポリシリコン層５ａ、５ｂを選択的にシリサイド化して、収縮性の材料からなるゲート層５を形成する（図４Ｋ、図６Ａ、図６Ｂ）。ゲートのシリサイド材料としては、例えば、収縮性の材料であるＴｉＳｉ２やＣｏＳｉ２が選択される。
【００７６】
以上のように、ＦｉｎＦＥＴのゲート、ソース/ドレインをシリサイド化することができるとともに、ゲートのシリサイド形成とソース/ドレインのシリサイド形成を別々の工程で行うことができる。
【００７７】
したがって、ソース/ドレインのシリサイドが深くなりすぎる（横方向に成長しすぎる）のを防止することができる。
【００７８】
さらに、プロセス条件によっては、ＴｉＳｉ２（またはＣｏＳｉ２）は、収縮性の材料であるため（シリコンよりも熱膨張係数が大きい材料であるため）、フィン側面（＜１１０＞面）に引張の歪がかかる（図６Ｂ）。このとき、電流方向にはポアソン比分、圧縮方向の歪が生じる。
【００７９】
しかし、その圧縮方向の歪以上のプロセス歪による圧縮歪が生じないように、ソース/ドレイン層３、４からの歪を低減しておく。もちろん、ソース/ドレイン領域に圧縮歪を持つＳｉＧｅを埋め込んだ素子構造（e-SiGe）などのストレッサ（stressor）技術を用いない。
【００８０】
もっとも、フィン１１のチャネル層２（特に、long-channel）は、ソース/ドレイン層３、４からの歪が伝わりにくい構造であるため、ｐ型ＭＯＳダブルゲートトランジスタ（ｐ型ＭＯＳ−ＦｉｎＦＥＴ）に対して有利である。
【００８１】
また、本実施例によれば、ＴｉＳｉ２は収縮性の材料であるため、ｐ型ＭＯＳトランジスタのフィン側面（＜１１０＞面）に引張り歪がかかる。
【００８２】
すなわち、ｐ型ＭＯＳダブルゲートトランジスタ（ｐ型ＭＯＳ−ＦｉｎＦＥＴ）の移動度が向上し、かつショットキ・ソース/ドレインのコンタクト抵抗が低減される。
【００８３】
また、ゲート層５の歪を用いているので、フィン１１のチャネル層２に効率よく、容易に引張り歪を印加できる。
【００８４】
さらにまた、ＦＵＳＩ技術を用いているので、比較的容易にシリサイドゲートを形成できる。
【００８５】
以上のように、本実施例に係る半導体装置および半導体装置の製造方法によれば、ホール移動度を向上するとともに、ショットキバリア(コンタクト抵抗)を低減することができる。
【実施例２】
【００８６】
実施例１では、ＦＵＳＩ技術を用いて、シリサイドゲートを作成する半導体装置の製造方法について述べた。本実施例では、ダマシンゲート技術を用いて、Pureメタルなどシリサイド以外の材料をゲートに適用する半導体装置の製造方法について述べる。
【００８７】
図７Ａ、図７Ｂは、本発明の実施例２に係る半導体装置２００の製造方法を説明するための各工程の斜視図である。また、図８Ａは、図７ＢのＡ−Ａ線に沿った断面を示す断面図である。また、図８Ｂは、図７ＢのＢ−Ｂ線に沿った断面を示す断面図である。
【００８８】
また、図９Ａは、図８Ａの後の工程のＡ−Ａ線に沿った断面を示す断面図である。図９Ｂは、図８Ａの後の工程のＢ−Ｂ線に沿った断面を示す断面図である。
【００８９】
さらにまた、図１０Ａは、図９Ａの後の工程のＡ−Ａ線に沿った半導体装置２００の断面を示す断面図である。図１０Ｂは、図９Ａの後の工程のＢ−Ｂ線に沿った半導体装置２００の断面を示す断面図である。
【００９０】
なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示す。
【００９１】
また、本実施例２の半導体装置の製造方法は、実施例１で説明した図４Ｊまでの工程は同様である。
【００９２】
実施例１の図４Ｉまでと同様の工程により、ソース層/ドレイン層３、４を形成してショットキ接合を形成した後、層間絶縁膜１０としてＴＥＯＳ等を400nm程度堆積し、CMP処理により平坦化する（図７Ａ）。
【００９３】
実施例１の図４Ｉと同様の工程により、この層間絶縁膜１０を全面エッチバックしてSiNハードマスク１６を露出させる。さらに、例えば、ホットリン酸でSiNハードマスク１６を除去し、ポリシリコン層５ｂの上部を露出させる（図７Ｂ、図８Ａ、図８Ｂ）。
【００９４】
次に、CDE（Chemical Dry Etching)処理等により、ゲート側壁８で挟まれたポリシリコン層５ａ、５ｂを選択的に除去する。（図９Ａ、図９Ｂ）。
【００９５】
次に、内壁がゲート側壁８で構成されたゲート溝にダマシン法により収縮性の材料を埋め込んで収縮性の材料からなるゲート層１３を形成する（図１０Ａ、図１０Ｂ）。
【００９６】
すなわち、ゲート材料を、全面に堆積した後、CMP処理により平坦化し、ゲート溝内にのみ残留させる。ここでは、ｐ型ＭＯＳトランジスタのゲート材料として、例えば、収縮性を有するＴｉＮ，Ｗ、ＷＳｉを用いる。
【００９７】
以上により、図１Ａに示される半導体装置１００のゲート層５を、ＴｉＮ，Ｗ、ＷＳｉ等のメタル等を適用したゲート層１３に代替させた半導体装置２００が完成する。
【００９８】
上述のように、ＴｉＮ，Ｗ，ＷＳｉは収縮性の材料であるため、ｐ型ＭＯＳダブルゲートトランジスタのフィン１１側面（＜１１０＞面）に引張りの歪がかかる。
【００９９】
すなわち、ｐ型ＭＯＳダブルゲートトランジスタのホール移動度が向上し、かつショットキ・ソース/ドレインのコンタクト抵抗が低減される。
【０１００】
ゲート層の歪を用いているので、フィンのチャネル層に、容易に引張り歪を印加できる。
【０１０１】
さらにまた、ダマシンゲート技術を用いているので、Pureメタルなどシリサイド以外の材料をゲート層に適用することができる。
【０１０２】
なお、このダマシンゲートプロセスを用いれば、例えば、ｎ型ＭＯＳトランジスタを別途形成する場合に、ｐ型ＭＯＳとは別のゲート材を埋め込むことも可能である。
【０１０３】
以上のように、本実施例に係る半導体装置および半導体装置の製造方法によれば、ホール移動度を向上するとともに、ショットキバリア(コンタクト抵抗)を低減することができる。
【図面の簡単な説明】
【０１０４】
【図１Ａ】本発明の一態様である本発明の実施例１に係る半導体装置の要部の構成を示す斜視図である。
【図１Ｂ】図１ＡのＡ−Ａ線に沿った半導体装置の断面を示す断面図である。
【図１Ｃ】図１ＡのＢ−Ｂ線に沿った半導体装置の断面を示す断面図である。
【図２Ａ】シリコン（Ｓｉ）の歪みによるバンド構造変化を示す図である。
【図２Ｂ】ゲルマニウム（Ｇｅ）の歪みによるバンド構造変化を示す図である。
【図３Ａ】ｐ型ＭＯＳトランジスタ（Ｓｉチャネル）における、歪成分とホール移動度に対する有効性との関係を示すモデル図である。
【図３Ｂ】ｐ型ＭＯＳトランジスタ（Ｇｅチャネル）における、歪成分とホール移動度に対する有効性との関係を示すモデル図である。
【図４Ａ】本発明の実施例１に係る半導体装置の製造方法を説明するための工程の斜視図である。
【図４Ｂ】本発明の実施例１に係る半導体装置の製造方法を説明するための工程の斜視図である。
【図４Ｃ】本発明の実施例１に係る半導体装置の製造方法を説明するための工程の斜視図である。
【図４Ｄ】本発明の実施例１に係る半導体装置の製造方法を説明するための工程の斜視図である。
【図４Ｅ】本発明の実施例１に係る半導体装置の製造方法を説明するための工程の斜視図である。
【図４Ｆ】本発明の実施例１に係る半導体装置の製造方法を説明するための工程の斜視図である。
【図４Ｇ】本発明の実施例１に係る半導体装置の製造方法を説明するための工程の斜視図である。
【図４Ｈ】本発明の実施例１に係る半導体装置の製造方法を説明するための工程の斜視図である。
【図４Ｉ】本発明の実施例１に係る半導体装置の製造方法を説明するための工程の斜視図である。
【図４Ｊ】本発明の実施例１に係る半導体装置の製造方法を説明するための工程の斜視図である。
【図４Ｋ】本発明の実施例１に係る半導体装置の製造方法を説明するための工程の斜視図である。
【図５Ａ】図４ＪのＡ−Ａ線に沿った断面を示す断面図である。
【図５Ｂ】図４ＪのＢ−Ｂ線に沿った断面を示す断面図である。
【図６Ａ】図４ＫのＡ−Ａ線に沿った断面を示す断面図である。
【図６Ｂ】図４ＫのＢ−Ｂ線に沿った断面を示す断面図である。
【図７Ａ】本発明の実施例２に係る半導体装置の製造方法を説明するための工程の斜視図である。
【図７Ｂ】本発明の実施例２に係る半導体装置の製造方法を説明するための工程の斜視図である。
【図８Ａ】図７ＢのＡ−Ａ線に沿った断面を示す断面図である。
【図８Ｂ】図７ＢのＢ−Ｂ線に沿った断面を示す断面図である。
【図９Ａ】本発明の実施例２に係る半導体装置の製造方法を説明するための工程の断面図である。
【図９Ｂ】本発明の実施例２に係る半導体装置の製造方法を説明するための工程の断面図である。
【図１０Ａ】図９Ａの後の工程のＡ−Ａ線に沿った半導体装置の断面を示す断面図である。
【図１０Ｂ】図９Ａの後の工程のＢ−Ｂ線に沿った半導体装置の断面を示す断面図である。
【符号の説明】
【０１０５】
１  基板
２  チャネル層
３  ソース層
４  ドレイン層
５  ゲート層
５ａ  ポリシリコン層
５ｂ  ポリシリコン層
６  ゲート絶縁膜
７  ＳｉＮハードマスク（絶縁膜）
８  ゲート側壁
９  フィン側壁
１０  層間絶縁膜
１１  フィン
１２  段差
１３  ゲート層
１４  ゲート溝
１５  ＳｉＮハードマスク
１６  レジストまたはハードマスク
１００、２００  半導体装置
【図１Ａ】
2007294757.tif 000003
【図１Ｂ】
2007294757.tif 000004
【図１Ｃ】
2007294757.tif 000005
【図２Ａ】
2007294757.tif 000006
【図２Ｂ】
2007294757.tif 000007
【図３Ａ】
2007294757.tif 000008
【図３Ｂ】
2007294757.tif 000009
【図４Ａ】
2007294757.tif 000010
【図４Ｂ】
2007294757.tif 000011
【図４Ｃ】
2007294757.tif 000012
【図４Ｄ】
2007294757.tif 000013
【図４Ｅ】
2007294757.tif 000014
【図４Ｆ】
2007294757.tif 000015
【図４Ｇ】
2007294757.tif 000016
【図４Ｈ】
2007294757.tif 000017
【図４Ｉ】
2007294757.tif 000018
【図４Ｊ】
2007294757.tif 000019
【図４Ｋ】
2007294757.tif 000020
【図５Ａ】
2007294757.tif 000021
【図５Ｂ】
2007294757.tif 000022
【図６Ａ】
2007294757.tif 000023
【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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