(57)【要約】【課題】静電気放電から入力の信号を受けるトランジスタのゲート酸化膜を保護する素子を削減、もしくは縮小可能とし、高速化を実現可能とする半導体集積回路装置の提供。【解決手段】一の電源系より給電される出力回路（Ｉ１）と、出力回路の出力端と入力端が信号線（Ｓ１）で接続され、前記一の電源系と異なる他の電源系より給電される入力回路（Ｉ２）と、を備え、前記出力回路から前記入力回路への信号授受部におけるＥＳＤの印加に対して前記出力回路から前記信号線（Ｓ１）へ流れ込む電流を抑制する回路（ＴＰ１）を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の電源系の回路を含む半導体集積回路装置において、
一の電源系への異常電圧の印加時、前記一の電源系の回路から、前記一の電源系の回路と他の電源系の回路間を接続する信号線に流れ込む電流を抑制する回路を備えている、ことを特徴とする半導体集積回路装置。
【請求項２】
前記異常電圧の印加時に、前記一の電源系において前記信号線に信号を出力する一のトランジスタから、前記他の電源系において前記信号線より信号を入力する他のトランジスタへ流入する電流を抑制する回路を備えている、ことを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記他の電源系における前記他のトランジスタに対して、前記他の電源系へ異常電圧が印加された時に前記他のトランジスタへ流入する電流を抑制する回路を備えている、ことを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
一の電源系より給電される出力回路と、
前記出力回路と信号線を介して信号の受け渡しが行われ、前記一の電源系と異なる他の電源系より給電される入力回路と、
前記出力回路と前記入力回路の信号授受部へのＥＳＤ（Electro-Static  discharge；静電気放電）の印加に対して、前記信号線へ流れ込む電流を抑制する回路と、
を備えている、ことを特徴とする半導体集積回路装置。
【請求項５】
前記出力回路と、前記一の電源系の高電位側電源端子、及び／又は、前記出力回路と前記一の電源系の低電位側電源端子との間に、制御端子に入力される信号により電流が可変に制御されるトランジスタを備え、
通常動作時に、前記トランジスタをオン状態とし、ＥＳＤ印加時に、前記トランジスタの制御端子の信号レベルを可変させ、前記信号線へ流れ込む電流を制限する制御回路を備えている、ことを特徴とする請求項４記載の半導体集積回路装置。
【請求項６】
前記入力回路と前記他の電源系の高電位側電源端子、及び／又は、前記入力回路と前記他の電源系の低電位側電源端子との間に、制御端子に入力される信号により電流が可変に制御されるトランジスタを備え、
通常動作時は、前記トランジスタをオン状態とし、ＥＳＤ印加時には、前記トランジスタの制御端子の信号レベルを可変させる制御回路を備えている、ことを特徴とする請求項４又は５記載の半導体集積回路装置。
【請求項７】
前記信号線と前記高電位側電源端子、及び／又は、前記信号線と前記低位側電源端子間には、トランジスタが縦積み２段以上配置されてなる、ことを特徴とする請求項５又は６記載の半導体集積回路装置。
【請求項８】
前記制御回路は、前記一の電源系の高電位側電源端子と前記一の電源系の低位側電源端子との間に配設された、容量と抵抗の直列回路を備え、前記容量と抵抗の接続点が、前記トランジスタの制御端子に接続されている、ことを特徴とする請求項５記載の半導体集積回路装置。
【請求項９】
前記制御回路は、前記他の電源系の高電位側電源端子と前記他の電源系の低位側電源端子との間に配設された、容量と抵抗よりなる直列回路を備え、前記容量と抵抗の接続点が、前記トランジスタの制御端子に接続されている、ことを特徴とする請求項６記載の半導体集積回路装置。
【請求項１０】
前記制御回路は、前記一の電源系の高電位側電源端子と前記一の電源系の低位側電源端子との間に配設された、ダイオードと抵抗の直列回路を備え、前記ダイオードと抵抗の接続点が前記トランジスタの制御端子に接続されている、ことを特徴とする請求項５記載の半導体集積回路装置。
【請求項１１】
前記制御回路は、前記他の電源系の高電位側電源端子と前記他の電源系の低位側電源端子との間に配設された、ダイオードと抵抗の直列回路を備え、前記ダイオードと抵抗の接続点が前記トランジスタの制御端子に接続されている、ことを特徴とする請求項６記載の半導体集積回路装置。
【請求項１２】
前記出力回路と前記一の電源系の高電位側電源端子、及び／又は、前記出力回路と前記一の電源系の低電位側電源端子との間に接続される前記トランジスタのソース、ドレイン拡散層のうちの１つの拡散層と、前記拡散層と逆導電型とされ、前記拡散層が形成されるウエルの電位を与えるタップとが、当接して配置されている、ことを特徴とする請求項５記載の半導体集積回路装置。
【請求項１３】
前記入力回路と前記他の電源系の高電位側電源端子、及び／又は、前記入力回路と前記他の電源系の低電位側電源端子との間に接続される前記トランジスタのソース、ドレイン拡散層のうちの１つの拡散層と、前記拡散層と逆導電型とされ、前記拡散層が形成されるウエルの電位を与えるタップとが、当接して配置されている、ことを特徴とする請求項６記載の半導体集積回路装置。
【請求項１４】
前記出力回路が、入力信号を反転した信号を前記信号線に出力するインバータ回路よりなる、ことを特徴とする請求項４記載の半導体集積回路装置。
【請求項１５】
前記出力回路が、出力が接続される前記信号線と、前記一の電源系の高電位側電源端子、及び、前記信号線と前記一の電源系の低電位側電源端子との間に、第１及び第２のトランジスタをそれぞれ備え、
通常動作時は、前記出力回路に入力され前記信号線に出力すべき入力信号に対応して、前記第１及び第２のトランジスタを相補にオン・オフするように、前記第１及び第２のトランジスタの制御端子へ供給される信号を生成し、前記一の電源系へのＥＳＤ印加時には、前記第１のトランジスタ及び／又は前記第２のトランジスタの制御端子のレベルを可変制御し、ＥＳＤ印加によって、前記出力回路から前記信号線へ流れ込む電流を制限する制御回路を備えている、ことを特徴とする請求項４記載の半導体集積回路装置。
【請求項１６】
前記制御回路は、前記一の電源系の高位側電源端子と前記一の電源系の低位側電源端子との間に配設された、容量と抵抗の直列回路を備え、
前記容量と抵抗の接続点電位と、前記入力信号に基づき、前記接続点電位が、ＥＳＤ印加を示さないレベルの場合には、前記入力信号が、前記第１の値のとき、前記第１のトランジスタをオンし、前記第２のトランジスタをオフする信号を生成し、前記入力信号が第２の値のとき、前記第１のトランジスタをオフし、前記第２のトランジスタをオンする信号を生成し、
前記接続点電位が、ＥＳＤ印加を示すレベルの場合、前記第１のトランジスタ及び／又は前記第２のトランジスタをオフ状態とする信号を、前記第１のトランジスタと第２のトランジスタの制御端子に出力する論理回路と、
を備えている、ことを特徴とする請求項１５記載の半導体集積回路装置。
【請求項１７】
前記一の電源系の前記出力回路、及び、前記他の電源系の入力回路に対して、高電位側電源端子と低電位側電源端子間に、ＥＳＤ保護素子がそれぞれ配設されている、ことを特徴とする請求項４記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、複数の電源系を有する半導体集積回路等に適用して好適な構成の装置に関する。
【背景技術】
【０００２】
近年、半導体装置は、多機能化が進み一つの半導体装置内に複数の電源系を備え、それらの電源系の各々には、一つまたは複数の回路を配置する場合がある。
【０００３】
また、アナログ回路とディジタル回路とが混在した半導体装置においては、ノイズの多いディジタル回路からアナログ回路に、ノイズが伝わることを防止するために、ディジタル回路とアナログ回路の各々に対して、独立した電源供給を行う（すなわち電源系を分離する）場合がある。
【０００４】
いずれの場合も、連携する各々の電源系の回路間で、信号線を介して、入出力信号の授受が行われ、異なる電源系の回路間での入出力信号の受け渡し部において、ＥＳＤ(Electro-Static  Discharge：静電気放電)印加時における破壊を防止することが必要である。
【０００５】
図２５は、異なる電源系が複数存在するとき、それぞれの電源系の回路間で信号線を介して、入出力信号の受け渡しを行う従来の半導体装置の構成を示す図である（特許文献１参照）。
【０００６】
図２５において、例えば第１の電源系に繋がる第１の回路は、アナログ回路（２１）、出力回路（２３）、入力保護回路（２５）を備えたアナログ部で構成され、第２の電源系に繋がる第２の回路は、ディジタル回路（２２）、入力回路（２４）を備えたディジタル部で構成され、両者は信号線（Ｓ１１）で接続されている。アナログ部は、高電位側電源端子（Ｖｄｄ１）と低電位側電源端子（Ｖｓｓ１）から電源が供給され、ディジタル部は高電位側電源端子（Ｖｄｄ２）と低電位側電源端子（Ｖｓｓ２）から電源が供給される。低電位側電源端子（Ｖｓｓ１）と低電位側電源端子（Ｖｓｓ２）間は保護素子（ＨＫ１）を介して接続されている。
【０００７】
この装置においては、例えば低電位側電源端子（Ｖｓｓ２）が接地され、高電位側電源端子（Ｖｄｄ１）からＥＳＤ印加された場合、出力回路（２３）を構成するＰＭＯＳトランジスタは不定状態であるため、ＰＭＯＳトランジスタを通して、信号線（Ｓ１１）の電位が上昇し、入力回路（２４）のＮＭＯＳトランジスタのソースは接地されているため、ＮＭＯＳトランジスタのゲート−ソース間に、電位差Ｖｇｓが生じる。
【０００８】
このゲート−ソース間電圧Ｖｇｓは、ＥＳＤ印加により発生する電位差であるため、入力回路（２４）のＮＭＯＳトランジスタのゲート酸化膜の破壊電圧を越える可能性がある。よって、入力回路（２４）のＮＭＯＳトランジスタのゲート酸化膜破壊を引き起こす可能性がある。
【０００９】
以上、低電位側電源端子（Ｖｓｓ２）が接地され、高電位側電源端子（Ｖｄｄ１）からＥＳＤ印加された場合の動作を説明したが、高電位側電源端子（Ｖｄｄ２）が接地され、高電位側電源端子（Ｖｄｄ１）からＥＳＤ印加された場合にも、類似した動作で入力回路（２４）のＰＭＯＳトランジスタのゲート酸化膜破壊を引き起こす可能性がある。
【００１０】
このような損傷を軽減するための対策として、図２６に示すように、入力回路（５４）を構成するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのゲート酸化膜破壊を防ぐ保護素子、例えばＮＭＯＳトランジスタ（ＨＫ３）を挿入する方法がある（特許文献１参照）。
【００１１】
ＮＭＯＳトランジスタ（ＨＫ３）は、通常動作時には、オフ（ＯＦＦ）しており、出力回路（５３）と入力回路（５４）間の信号の伝達には影響を与えない。
【００１２】
この装置において、例えば低電位側電源端子（Ｖｓｓ２）が接地され、高電位側電源端子（Ｖｄｄ１）からＥＳＤ印加された場合、出力回路（５３）を構成するＰＭＯＳトランジスタを通じて、信号線（Ｓ１１）の電位が上昇し、所定以上の電位差を超えると、ＮＭＯＳトランジスタ（ＨＫ３）がオン（ＯＮ）し、信号線（Ｓ１１）と低電位側電源端子（Ｖｓｓ２）がほぼ同電位になるため、入力回路（５４）のＮＭＯＳトランジスタのゲート電位が過度に上昇してゲート酸化膜が破壊することを防ぐことができる。
【００１３】
【特許文献１】特開平９−１７２１４６号公報（図２５、図２６等）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
図２６に示した構成において、ＮＭＯＳトランジスタ（ＨＫ３）に流れる電流は、出力回路（５３）のＰＭＯＳトランジスタのゲート幅等の回路の条件によっては、ＮＭＯＳトランジスタ（ＨＫ３）の放電能力を超える電流が流れ込み、ＮＭＯＳトランジスタ（ＨＫ３）自身が損傷する可能性がある。このため、安定したＥＳＤ放電耐圧を得るには、出力回路のＰＭＯＳトランジスタより流れ込む電流に対して、破壊しないだけのゲート幅をもったＮＭＯＳトランジスタ（ＨＫ３）を配置する必要がある。
【００１５】
出力回路（５３）のＰＭＯＳトランジスタより流れ込む電流は、そのＰＭＯＳトランジスタのサイズにより変わるが、最先端のＬＳＩにおいては、微細化、高速化、低電圧化が進んでおり、ＮＭＯＳトランジスタ（ＨＫ３）につく寄生容量が高速動作の応答性に影響を与える。このため、出力回路（５３）のＰＭＯＳトランジスタのサイズに合わせて、ＮＭＯＳトランジスタ（ＨＫ３）をむやみに大きくすることは難しい。
【課題を解決するための手段】
【００１６】
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
【００１７】
本発明に係る半導体集積回路装置は、複数の電源系の回路を含む半導体集積回路装置において、一の電源系へのＥＳＤ等の異常電圧の印加時、前記一の電源系と他の電源系の回路間を接続する信号経路に流れ込む電流を抑制する回路を備えている。
【００１８】
本発明に係る半導体集積回路装置においては、異常電圧の印加時に、前記一の電源系において前記信号線に信号を出力する一のトランジスタから、前記他の電源系において前記信号線より信号を入力する他のトランジスタへ流入する電流を抑制する回路を備えている。本発明に係る半導体集積回路装置において、前記他の電源系における前記他のトランジスタに対して、前記他の電源系への異常電圧の印加時に前記他のトランジスタへ流入する電流を抑制する回路を備えた構成としてもよい。
【００１９】
本発明に係る半導体集積回路装置において、一の電源系より給電される出力回路と、前記出力回路と信号線を介して信号の受け渡しが行われ、前記一の電源系と異なる他の電源系より給電される入力回路と、を備え、ＥＳＤ（Electro-Static  discharge；静電気放電）の印加に対して前記信号線へ流れ込む電流を抑制する回路を備えている。
【００２０】
本発明において、前記出力回路と、前記一の電源系の高電位側電源端子、及び／又は、前記出力回路と前記一の電源系の低電位側電源端子との間に、制御端子に入力される信号により電流が可変に制御されるトランジスタを備え、通常動作時に、前記トランジスタをオン状態とし、ＥＳＤ印加時に、前記トランジスタの制御端子の信号レベルを可変させ、前記信号線へ流れ込む電流を制限する制御回路を備えている。
【００２１】
本発明において、前記入力回路と前記他の電源系の高電位側電源端子、及び／又は、前記入力回路と前記他の電源系の低電位側電源端子との間に、制御端子に入力される信号により電流が可変に制御されるトランジスタを備え、通常動作時は、前記トランジスタをオン状態とし、ＥＳＤ印加時には、前記トランジスタの制御端子の信号レベルを可変させる制御回路を備えている。
【００２２】
本発明において、前記信号線と前記高電位側電源端子、及び／又は、前記信号線と前記低電位側電源端子間には、トランジスタが縦積み２段以上配置されている。
【００２３】
本発明において、前記制御回路は、高電位側電源端子と低電位側電源端子間に配設された、容量と抵抗の直列回路を備え、前記容量と抵抗の接続点が前記トランジスタの制御端子に接続されている。あるいは、本発明において、前記制御回路は、高電位側電源端子と低電位側電源端子間に配設された、ダイオードと抵抗の直列回路を備え、前記ダイオードと抵抗の接続点が前記トランジスタの制御端子に接続されている。
【００２４】
本発明において、前記出力回路（前記入力回路）と高電位側電源端子、及び／又は、出力回路（入力回路）と低電位側電源端子との間に接続される前記トランジスタの１つの拡散層と、前記トランジスタの拡散層と逆導電型とされ、前記トランジスタの拡散層が形成されるウエルの電位を与えるタップとが、当接して配置されている構成としてもよい。
【００２５】
本発明において、前記出力回路が、出力が接続される前記信号線と、前記一の電源系の高電位側電源端子、及び、前記信号線と前記一の電源系の低電位側電源端子との間に第１及び第２のトランジスタをそれぞれ備え、通常動作時は、前記出力回路に入力され前記信号線に出力すべき入力信号に対応して、前記第１及び第２のトランジスタを相補にオン・オフするように、前記第１及び第２のトランジスタの制御端子へ供給される信号を生成し、前記一の電源系へのＥＳＤ印加時には、前記第１のトランジスタ及び／又は前記第２のトランジスタの制御端子のレベルを可変制御し、ＥＳＤ印加によって、前記出力回路から前記信号線へ流れ込む電流を制限する制御回路を備えた構成としてもよい。
【００２６】
本発明において、前記制御回路は、前記一の電源系の高位側電源端子と前記一の電源系の低電位側電源端子との間に配設された、容量と抵抗の直列回路を備え、前記容量と抵抗の接続点電位と、前記入力信号に基づき、前記接続点電位が、ＥＳＤ印加を示さないレベルの場合には、前記入力信号が、前記第１の値のとき、前記第１のトランジスタをオンし、前記第２のトランジスタをオフする信号を生成し、前記入力信号が第２の値のとき、前記第１のトランジスタをオフし、前記第２のトランジスタをオンする信号を生成し、前記接続点電位が、ＥＳＤ印加を示すレベルの場合、前記第１のトランジスタ及び／又は前記第２のトランジスタをオフ状態とする信号を、前記第１のトランジスタと第２のトランジスタの制御端子に出力する論理回路とを備えた構成としてもよい。
【発明の効果】
【００２７】
本発明によれば、ＥＳＤ印加の際に、信号を出力するトランジスタを通して、入力の信号を受けるトランジスタへ流入する電流を抑制する構成としたことにより、静電気放電から入力の信号を受けるトランジスタのゲート酸化膜を保護する素子を削減するか、もしくは縮小可能としている。
【００２８】
また、本発明によれば、保護素子の寄生容量が低減され、高速動作の応答性の向上が見込まれる。
【発明を実施するための最良の形態】
【００２９】
上記した本発明についてさらに詳細に説述すべく、添付図面を参照してこれを説明する。
【００３０】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態の回路構成を示す図である。図１において、第１の電源系は、電源端子ＶＤＤ１と接地端子ＧＮＤ１から供給され、第２の電源系は、電源端子ＶＤＤ２と接地端子ＧＮＤ２から供給される。
【００３１】
第１の電源系は、ＥＳＤ保護素子Ｅ１と、出力インバータ回路Ｉ１と、出力インバータ回路Ｉ１と電源端子ＶＤＤ１との間に直列接続されているＰＭＯＳトランジスタＴＰ１と、を備えている。第２の電源系は、ＥＳＤ保護素子Ｅ２と、入力インバータ回路Ｉ２を備えている。第１の電源系の出力インバータ回路Ｉ１の出力と第２の電源系に接続されている入力インバータ回路Ｉ２の入力とは、信号の受け渡しをする信号配線Ｓ１で接続されている。第１の電源系の接地端子ＧＮＤ１と第２の電源系の接地端子ＧＮＤ２との間は、ＥＳＤ保護素子Ｅ３で接続されている。
【００３２】
次に、本発明の第１の実施の形態の動作について説明する。第１の電源系において出力インバータ回路Ｉ１は、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１から構成されており、ＰＭＯＳトランジスタＰ１と電源端子ＶＤＤ１との間には、ＰＭＯＳトランジスタＴＰ１が接続されている。
【００３３】
図１において、例えば接地端子ＧＮＤ２を基準点として、電源端子ＶＤＤ１にＥＳＤ印加がされた場合、ＰＭＯＳトランジスタＴＰ１を配置しコントロールすることで、出力インバータ回路Ｉ１のＰＭＯＳトランジスタＰ１に流れ込む電流を抑制することができる。結果として、ＰＭＯＳトランジスタＰ１を通して信号配線Ｓ１へ流れ込む電流を抑制し、入力インバータ回路Ｉ２のＮＭＯＳトランジスタＮ２のゲートとソースの間にかかる電位差Ｖｇｓを、ＮＭＯＳトランジスタＮ２のゲート酸化膜の破壊する電圧以下に抑えることが可能となる。これにより、ＮＭＯＳトランジスタＮ２のゲート破壊を防止し、安定したＥＳＤ耐圧が得られる。
【００３４】
なお、電源端子ＶＤＤ１にＥＳＤ印加された電荷は、ＥＳＤ保護素子Ｅ１、Ｅ３を介して、接地端子ＧＮＤ２に放電される。
【００３５】
図２は、図１を参照して説明した本発明の第１の実施の形態において、ＰＭＯＳトランジスタＴＰ１のゲートをコントロールする回路Ｃ１を設けた回路構成を示す図である。ＰＭＯＳトランジスタＴＰ１のゲートを制御するコントロール回路Ｃ１以外の構成は、図１と同様である。以下では、図１と同一部分の説明は適宜省略し、主に相違点について説明する。
【００３６】
図２を参照すると、コントロール回路Ｃ１は、ＰＭＯＳトランジスタＴＰ１のゲートと接地端子ＧＮＤ１との間に抵抗素子Ｒ１が接続され、ＰＭＯＳトランジスタＴＰ１のゲートと電源端子ＶＤＤ１との間に容量素子Ｑ１が接続され、抵抗素子Ｒ１と容量素子Ｑ１は接続されている。
【００３７】
ＰＭＯＳトランジスタＴＰ１のゲートは、コントロール回路Ｃ１の抵抗素子Ｒ１を通り、接地端子ＧＮＤ１に接続されているため、通常動作時には、オン状態（導通状態）となり、回路動作に影響を与えない。
【００３８】
図２において、接地端子ＧＮＤ２を基準点として、電源端子ＶＤＤ１にＥＳＤ印加がされた場合、電源端子ＶＤＤ１とＰＭＯＳトランジスタＴＰ１のゲート間の容量素子Ｑ１に電荷がチャージされる。
【００３９】
容量素子Ｑ１にチャージされた電荷のカップリングによって、ＰＭＯＳトランジスタＴＰ１のゲート電位が上昇し、ソース電位と同電位になり、ＰＭＯＳトランジスタＴＰ１は、ＯＦＦ状態となり、ＰＭＯＳトランジスタＰ１に流れ込む電流を抑制することができる。その結果、ＰＭＯＳトランジスタＰ１を通して信号配線Ｓ１に流れ込む電流を制限し、図１で説明したように、ＮＭＯＳトランジスタＮ２のゲート酸化膜の破壊を防止することができる。
【００４０】
図３は、本発明の半導体装置の第１の実施の形態において、ＰＭＯＳトランジスタＴＰ１のゲートをコントロールする他の構成のコントロール回路Ｃ２を設けた回路構成を示す図である。コントロール回路Ｃ２の構成以外は、図１の構成と同一である。以下では、図１と同一部分の説明は適宜省略し、主に相違点について説明する。
【００４１】
図３を参照すると、コントロール回路Ｃ２は、ＰＭＯＳトランジスタＴＰ１のゲートと接地端子ＧＮＤ１との間に抵抗素子Ｒ１が接続され、ＰＭＯＳトランジスタＴＰ１のゲートと電源端子ＶＤＤ１との間にダイオード素子Ｄ１が接続され、抵抗素子Ｒ１とダイオード素子Ｄ１は接続されている。
【００４２】
本実施例においては、図２に示した例と同様に、通常動作時には、ＰＭＯＳトランジスタＴＰ１はオン状態（導通状態）となり、回路動作に影響を与えない。
【００４３】
図３において、接地端子ＧＮＤ２を基準点として、電源端子ＶＤＤ１にＥＳＤ印加がされた場合、ダイオード素子Ｄ１のアバランシェブレイクダウンにより導通され、図２と同様に、ＰＭＯＳトランジスタＴＰ１はＯＦＦ状態となり、ＰＭＯＳトランジスタＰ１に流れ込む電流を抑制することができる。結果として、ＰＭＯＳトランジスタＰ１を通して信号配線Ｓ１に流れ込む電流を制限し、図１で説明したようにＮＭＯＳトランジスタＮ２のゲート酸化膜の破壊を防止することができる。
【００４４】
なお、本実施例では、第１の電源系の接地端子ＧＮＤ２と第２の電源系の接地端子ＧＮＤ２との間は、ＥＳＤ保護素子Ｅ３で接続されている例を示したが、抵抗素子で接続されていても、又は、短絡していてもよい。
【００４５】
また、本実施例において、図２、図３のコントロール回路Ｃ１、Ｃ２は、１つのＰＭＯＳトランジスタＴＰ１を制御する構成に限定されるものではない。例えば図４に示すように、コントロール回路Ｃ１（もしくはＣ２）が、複数の出力回路をコントロールするようにしていてもよい。図４に示す例では、コントロール回路Ｃ１の出力（容量Ｑ１と抵抗Ｒ１の接続点）は、出力インバータ回路Ｉ１、Ｉ１１と、電源間に接続されたＰＭＯＳトランジスタＴＰ１、ＴＰ１１のゲートに共通に接続されている。
【００４６】
また、図３のコントロール回路Ｃ２のダイオード素子Ｄ１は、ＮＭＯＳトランジスタやＰＭＯＳトランジスタ、バイポーラトランジスタなどのＰＮ接合部を有する素子であれば、任意の素子であってよいことは勿論である。
【００４７】
次に、図２０のレイアウト図を参照して本実施例を説明する。ＰＭＯＳトランジスタＰ１およびＴＰ１は、例えば、図２０の示すレイアウト平面図で構成される。なお、図２０（ａ）では、出力インバータ回路Ｉ１のＰＭＯＳトランジスタＰ１（又は入力インバータ回路Ｉ２のＰＭＯＳトランジスタＰ２）のソース拡散層と、ＰＭＯＳトランジスタＴＰ１（ＴＰ２）のドレイン拡散層が離れており、コンタクトと第１配線層等の配線で相互接続されている。図２０（ｂ）では、出力インバータ回路Ｉ１のＰＭＯＳトランジスタＰ１（又は入力インバータ回路Ｉ２のＰＭＯＳトランジスタＰ２）のソース拡散層と、ＰＭＯＳトランジスタＴＰ１（ＴＰ２）のドレイン拡散層が共通である。
【００４８】
図２０（ａ）、図２０（ｂ）に示すように、Ｎウェル電位をとるＮ型拡散層（Ｔａｐ）は、ＰＭＯＳトランジスタＰ１およびＴＰ１を形成するＰ型拡散層と離して配置をすることが多い。ＰＭＯＳトランジスタＴＰ１は、前記したように、ＥＳＤ印加された時にゲートをコントロールしてＯＦＦ状態にするため、その際には、ＥＳＤ保護素子（図１のＥ１）と同時に動作する可能性がある。
【００４９】
そこで、ＥＳＤ保護素子（図１のＥ１）と同時に動作することを防ぐために、図２０（ｃ）、図２０（ｄ）に示すように、ＰＭＯＳトランジスタＴＰ１のＰ型拡散層とＮウェル電位をとるＮ型拡散層（Ｔａｐ）を接触させることが有効である。
【００５０】
ＥＳＤ印加において、ＰＭＯＳトランジスタは、Ｎウェルとドレイン拡散層のＰＮ接合でアバランシェブレイクダウンによりＮウェル抵抗を通して、ドレイン拡散層へＥＳＤサージが抜ける。
【００５１】
このＮウェル抵抗による電圧降下で、ＰＭＯＳトランジスタの寄生バイポーラトランジスタが動作し、ソース−ドレイン間にＥＳＤサージ電流が流れるが、図２０（ｃ）、図２０（ｄ）のように、ＰＭＯＳトランジスタＴＰ１のＰ型拡散層とＮウェル電位をとるＮ型拡散層（Ｔａｐ）を接触させることで、Ｎウェル抵抗が小さくなり電圧降下が小さいため、ＰＭＯＳトランジスＴＰ１の寄生バイポーラトランジスタが動作しなくなる。その結果、ＰＭＯＳトランジスタＴＰ１はＯＦＦ状態を保ち、ＰＭＯＳトランジスタＰ１に流れ込む電流を制限しやすくなる。
【００５２】
以上説明したように、本発明の第１の実施の形態において、出力インバータ回路Ｉ１のＰＭＯＳトランジスタＰ１と電源端子ＶＤＤ１との間に、ＰＭＯＳトランジスタＴＰ１を設け、そのゲートをコントロールすることで、ＰＭＯＳトランジスタＰ１に流れ込む電流を制限し、ＰＭＯＳトランジスタＰ１から信号配線Ｓ１へ流れ込む電流を抑制することができる。このため、入力インバータ回路Ｉ２のＮＭＯＳトランジスタＮ２のゲートとソースの間にかかる電位差ＶｇｓをＮＭＯＳトランジスタＮ２のゲート酸化膜の破壊する電圧以下に抑えることが可能となる。このため、第１の実施の形態によれば、図２６で示したゲート酸化膜破壊を防ぐ保護素子（ＨＫ３）を削減するか、もしくは縮小化することが可能である。
【００５３】
＜第２の実施の形態＞
図５は、本発明の第２の実施の形態の回路構成を示す図である。図５において、図１と同一要素には同一の参照番号が付されている。以下では、同一部分の説明は適宜省略し、相違点について説明する。
【００５４】
図５を参照すると、本発明の第２の実施の形態においては、図１のＮＭＯＳトランジスタＴＰ１の代わりに、出力インバータ回路Ｉ１と接地端子ＧＮＤ１との間に直列接続されているＮＭＯＳトランジスタＴＮ１を備えている。
【００５５】
第１の電源系において出力インバータ回路Ｉ１は、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１で構成され、ＮＭＯＳトランジスタＮ１と接地端子ＧＮＤ１との間には、ＮＭＯＳトランジスタＴＮ１が接続されている。
【００５６】
図５において、例えば、電源端子ＶＤＤ２を基準点として接地端子ＧＮＤ１にＥＳＤ印加がされた場合、ＮＭＯＳトランジスタＴＮ１を配置しコントロールすることで、ＮＭＯＳトランジスタＮ１に流れ込む電流を抑制することができる。その結果、ＮＭＯＳトランジスタＮ１を通して信号配線Ｓ１へ流れ込む電流を抑制し、入力インバータ回路Ｉ２のＰＭＯＳトランジスタＰ２のゲートとソースの間にかかる電位差ＶｇｓをＰＭＯＳトランジスタＰ２のゲート酸化膜の破壊する電圧以下に抑えることが可能になり、ＰＭＯＳトランジスタＰ２のゲート破壊を防止し、安定したＥＳＤ耐圧が得られる。なお、接地端子ＧＮＤ１にＥＳＤ印加された電荷は、ＥＳＤ保護素子Ｅ３、Ｅ２を介して、電源端子ＶＤＤ２に放電される。
【００５７】
図６は、本発明の半導体装置の第２の実施の形態において、ＮＭＯＳトランジスタＴＮ１のゲートをコントロールする回路Ｃ３を設けた構成を示す図である。図６において、図５と同一要素には同じ参照番号が付されている。以下では、同一部分の説明は適宜省略し、主に相違点について説明する。
【００５８】
図６を参照すると、出力インバータ回路Ｉ１と接地端子ＧＮＤ１との間に接続されているＮＭＯＳトランジスタＴＮ１のゲート電位をコントロールする回路Ｃ３を備えている。
【００５９】
コントロール回路Ｃ３は、ＮＭＯＳトランジスタＴＮ１のゲートと電源端子ＶＤＤ１との間に抵抗素子Ｒ２が接続され、ＮＭＯＳトランジスタＴＮ１のゲートと接地端子ＧＮＤ１との間に容量素子Ｑ２が接続され、抵抗素子Ｒ２と容量素子Ｑ２は接続されている。ＮＭＯＳトランジスタＴＮ１のゲートはコントロール回路Ｃ３の抵抗素子Ｒ２を通り、電源端子ＶＤＤ１に接続されている。このため、ＮＭＯＳトランジスタＴＮ１は、通常動作時には、オン状態（導通状態）となり、回路動作に影響を与えない。
【００６０】
図６において、電源端子ＶＤＤ２を基準点として接地端子ＧＮＤ１にＥＳＤ印加がされた場合、接地端子ＧＮＤ１とＮＭＯＳトランジスタＴＮ１のゲート間の容量素子Ｑ２に電荷がチャージされる。容量素子Ｑ２にチャージされた電荷のカップリングによって、ＮＭＯＳトランジスタＴＮ１のゲート電位がソース電位と同電位になり、ＮＭＯＳトランジスタＴＮ１は、ＯＦＦ状態となり、ＮＭＯＳトランジスタＮ１に流れ込む電流を抑制することができる。結果として、ＮＭＯＳトランジスタＮ１を通して信号配線Ｓ１に流れ込む電流を制限し、図５で説明したようにＰＭＯＳトランジスタＰ２のゲート酸化膜の破壊を防止することができる。
【００６１】
図７は、本発明の第２の実施の形態において、ＮＭＯＳトランジスタＴＮ１のゲートをコントロールする他の構成のコントロール回路Ｃ４を設けた回路構成を示す図である。
【００６２】
図７を参照すると、コントロール回路Ｃ４は、ＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ３からなるインバータ回路を備え、そのインバータ回路の出力ノード（ＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ３の共通ドレイン）に、ＮＭＯＳトランジスタＴＮ１のゲートが接続されている。また、このインバータ回路の入力ノード（ＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ３の共通ゲート）と接地端子ＧＮＤ１との間、及び、入力ノードと電源端子ＶＤＤ１との間に、抵抗素子Ｒ１及び容量素子Ｑ１がそれぞれ接続されている。図６と同様に、通常動作時には、オン状態（導通状態）となり、回路動作に影響を与えない。
【００６３】
図７において、接地端子ＧＮＤ２を基準点として電源端子ＶＤＤ１にＥＳＤ印加がされた場合、ＥＳＤ保護素子Ｅ１を通して容量素子Ｑ１に電荷がチャージされ、図２と同様の動作により、ＰＭＯＳトランジスタＰ３は、ＯＦＦ状態となり、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３で構成されるインバータ回路の出力信号により、ＮＭＯＳトランジスタＴＮ１は、ＯＦＦ状態となる。
【００６４】
よって、ＮＭＯＳトランジスタＮ１に流れ込む電流を抑制することができる。結果として、ＮＭＯＳトランジスタＮ１を通して、信号配線Ｓ１に流れ込む電流を制限し、図５を参照して説明したように、ＰＭＯＳトランジスタＰ２のゲート酸化膜の破壊を防止することができる。
【００６５】
次に、図２１を参照して、本発明の実施例を説明する。ＮＭＯＳトランジスタＮ１およびＴＮ１は、例えば、図２１の示すレイアウト平面図で構成される。なお、図２１（ａ）では、出力インバータ回路Ｉ１のＮＭＯＳトランジスタＮ１（又は入力インバータ回路Ｉ２のＮＭＯＳトランジスタＮ２）のソース拡散層と、ＮＭＯＳトランジスタＴＮ１（ＴＮ２）のドレイン拡散層が離れており、コンタクトと第１配線層等の配線で相互接続されている。図２１（ｂ）では、出力インバータ回路Ｉ１のＮＭＯＳトランジスタＮ１（又は入力インバータ回路Ｉ２のＮＭＯＳトランジスタＮ２）のソース拡散層と、ＰＭＯＳトランジスタＴＮ１（ＴＮ２）のドレイン拡散層が共通である。
【００６６】
図２１（ａ）、図２１（ｂ）に示すように、Ｐウェル電位をとるＰ型拡散層（Ｔａｐ）は、ＮＭＯＳトランジスタＮ１およびＴＮ１を形成するＮ型拡散層と離して配置をすることが多い。ＮＭＯＳトランジスタＴＮ１は、前記したように、ＥＳＤ印加された時にゲートをコントロールしてＯＦＦ状態にするため、その際には、ＥＳＤ保護素子（図５のＥ１）と同時に動作する可能性がある。
【００６７】
そこで、ＥＳＤ保護素子（図５のＥ１）と同時に動作することを防ぐために、図２１（ｃ）、図２１（ｄ）に示すように、ＮＭＯＳトランジスタＴＮ１のＮ型拡散層とＰウェル電位をとるＰ型拡散層（Ｔａｐ）を接触させることが有効である。
【００６８】
ＥＳＤ印加において、ＮＭＯＳトランジスタは、Ｐウェルとドレイン拡散層のＰＮ接合でアバランシェブレイクダウンによりＰウェル抵抗を通して、ドレイン拡散層へＥＳＤサージが抜ける。
【００６９】
このＰウェル抵抗による電圧降下で、ＮＭＯＳトランジスタの寄生バイポーラトランジスタが動作し、ソース−ドレイン間にＥＳＤサージ電流が流れるが、図２１（ｃ）、図２１（ｄ）のように、ＮＭＯＳトランジスタＴＮ１のＮ型拡散層とＰウェル電位をとるＰ型拡散層（Ｔａｐ）を接触させることで、Ｐウェル抵抗が小さくなり、電圧降下が小さいため、ＮＭＯＳトランジスタの寄生バイポーラトランジスタが動作しなくなる。その結果、ＮＭＯＳトランジスタＴＮ１は、ＯＦＦ状態を保ち、ＮＭＯＳトランジスタＮ１に流れ込む電流を制限しやすくなる。
【００７０】
以上説明したように、本発明の第２の実施の形態においては、出力インバータ回路Ｉ１のＮＭＯＳトランジスタＮ１と接地端子ＧＮＤ１との間にＮＭＯＳトランジスタＴＮ１を設け、そのゲートをコントロールすることで、ＮＭＯＳトランジスタＮ１に流れ込む電流を制限し、ＮＭＯＳトランジスタＮ１から信号配線Ｓ１へ流れ込む電流を抑制することができるため、入力インバータ回路Ｉ２のＰＭＯＳトランジスタＰ２のゲートとソースの間にかかる電位差ＶｇｓをＰＭＯＳトランジスタＰ２のゲート酸化膜の破壊する電圧以下に抑えることが可能となる。その結果、保護素子を削減もしくは縮小化することが可能である。
【００７１】
本発明の第２の実施の形態においては、電源端子ＶＤＤ２を基準点として接地端子ＧＮＤ１にＥＳＤ印加された場合、出力インバータ回路と接地端子ＧＮＤ１との間にＥＳＤ放電電流を制限するトランジスタを設けることで、入力インバータ回路Ｉ２のＰＭＯＳトランジスタＰ２のゲート酸化膜にかかる電位差Ｖｇｓをゲート酸化膜が破壊しない電圧以下にすることができるため、ＰＭＯＳトランジスタＰ２のゲート破壊を防ぐことが可能となる。
【００７２】
＜第３の実施の形態＞
図８は、本発明の第３の実施の形態の回路構成を示す図である。本実施の形態は、図１に示した第１の実施の形態と、図５に示した第２の実施の形態を組み合わせた構成である。図８において、図１および図５と同一部分は同じ番号をつけて説明を省略する。出力インバータ回路Ｉ１と電源ＶＤＤ１、グランドＧＮＤ１間にＰＭＯＳトランジスタＴＰ１、ＮＭＯＳトランジスタＴＮ１を備えている。
【００７３】
図８を参照すると、第１の電源系において入力インバータ回路Ｉ１は、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１で構成され、ＰＭＯＳトランジスタＰ１と電源端子ＶＤＤ１との間には、ＰＭＯＳトランジスタＴＰ１が接続され、ＮＭＯＳトランジスタＮ１と接地端子ＧＮＤ１との間には、ＮＭＯＳトランジスタＴＮ１が接続されている。
【００７４】
図８において、例えば、接地端子ＧＮＤ２を基準点として電源端子ＶＤＤ１にＥＳＤ印加がされた場合、図１と同様の効果が得られる。また、電源端子ＶＤＤ２を基準点として接地端子ＧＮＤ１にＥＳＤ印加された場合も、図５と同様の効果が得られる。
【００７５】
図９は、本発明の半導体装置の第３の実施の形態において、ＰＭＯＳトランジスタＴＰ１びＮＭＯＳトランジスタＴＮ１のゲートをコントロールする回路Ｃ５を設けた回路構成を示す図である。図９を参照すると、コントロール回路Ｃ５は、図２のコントロール回路Ｃ１（ＰＭＯＳトランジスタＴＰ１のゲートをコントロール）と図６のコントロール回路Ｃ３（ＮＭＯＳトランジスタＴＮ１のゲートをコントロール）を備えている。
【００７６】
図９において、入力インバータ回路Ｉ１のＰＭＯＳトランジスタＰ１と電源端子ＶＤＤ１との間にＰＭＯＳトランジスタＴＰ１が接続され、入力インバータ回路Ｉ１のＮＭＯＳトランジスタＮ１と接地端子ＧＮＤ１との間にＮＭＯＳトランジスタＴＮ１が接続され、ＮＭＯＳトランジスタＴＮ１とＰＭＯＳトランジスタＴＰ１のゲートは電位をコントロールする回路Ｃ５が接続されている。
【００７７】
コントロール回路Ｃ５は、ＰＭＯＳトランジスタＴＰ１のゲートと電源端子ＶＤＤ１との間に接続した容量素子Ｑ１、および、接地端子ＧＮＤ１との間に接続した抵抗素子Ｒ１、ＮＭＯＳトランジスタＴＮ１のゲートと電源端子ＶＤＤ１との間に接続した抵抗素子Ｒ２、および、接地端子ＧＮＤ１との間に接続した容量素子Ｑ２から構成される。図２および図６と同じように、本実施例においても、通常動作時には、ＰＭＯＳトランジスタＴＰ１はオン状態（導通状態）となり、回路動作に影響を与えない。
【００７８】
図９において、接地端子ＧＮＤ２を基準点として電源端子ＶＤＤ１にＥＳＤ印加がされた場合、図２と同様の効果が得られる。また、電源端子ＶＤＤ２を基準点として接地端子ＧＮＤ１にＥＳＤ印加された場合も、図６と同様の効果が得られる。
【００７９】
図１０は、本発明の第３の実施の形態において、ＰＭＯＳトランジスタＴＰ１およびＮＭＯＳトランジスタＴＮ１のゲートをコントロールする他の構成のコントロール回路Ｃ４を設けた回路構成を示す図である。なお、コントロール回路Ｃ４の構成は、図７と同一である。
【００８０】
図１０を参照すると、本発明の第３の実施の形態は、図２と図７を組み合わせた構成であり、図２および図７と同様に、ＮＭＯＳトランジスタＴＮ１とＰＭＯＳトランジスタＴＰ１は、通常動作時にはオン状態（導通状態）となり、回路動作に影響を与えない。
【００８１】
図１０において、例えば接地端子ＧＮＤ２を基準点として電源端子ＶＤＤ１にＥＳＤ印加がされた場合、もしくは電源端子ＶＤＤ２を基準点として接地端子ＧＮＤ１にＥＳＤ印加された場合、図９と同様の効果が得られる。
【００８２】
以上説明したように、本発明の第３の実施の形態においては、第１の実施の形態および第２の実施の形態と同様の効果により、入力インバータ回路Ｉ２のＰＭＯＳトランジスタＰ２のゲートとソースの間にかかる電位差ＶｇｓもしくはＮＭＯＳトランジスタＮ２のゲートとソースの間にかかる電位差Ｖｇｓを、ＰＭＯＳトランジスタＰ２もしくはＮＭＯＳトランジスタＮ２のゲート酸化膜の破壊する電圧以下に抑えることが可能となり、入力インバータ回路Ｉ２のＰＭＯＳトランジスタＰ２ゲートもしくはＮＭＯＳトランジスタＮ２のゲート酸化膜破壊を防ぐことが可能である。その結果、保護素子を削減もしくは縮小化することが可能である。
【００８３】
前記第１の実施の形態においては、ＶＤＤ１とＧＮＤ２との間、前記第２の実施の形態においては、ＧＮＤ１とＶＤＤ２との間にＥＳＤ印加された場合の保護回路を示したが、この第３の実施の形態によれば、ＶＤＤ１とＧＮＤ２との間、および、ＶＤＤ２とＧＮＤ１との間どちらにＥＳＤ印加された場合においても、入力インバータ回路Ｉ２を構成するＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２のゲート破壊を防ぐことが可能となり、第１、第２の実施の形態と比べ、より優れた保護能力となる。
【００８４】
＜第４の実施の形態＞
図１１は、本発明の半導体装置の第４の実施の形態の回路構成を示す図である。図１１において、図１と同一部分は同じ番号をつけて説明を省略する。図１１において、入力インバータ回路Ｉ２のＰＭＯＳトランジスタＰ２と電源端子ＶＤＤ２との間に直列接続されているＰＭＯＳトランジスタＴＰ２が配置されている。
【００８５】
次に、本発明の第４の実施の形態の動作について説明する。第２の電源系において入力インバータ回路Ｉ２は、ＮＭＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ２で構成され、ＰＭＯＳトランジスタＰ２と電源端子ＶＤＤ２との間には、ＰＭＯＳトランジスタＴＰ２が接続されている。
【００８６】
図１１において、例えば、接地端子ＧＮＤ１を基準点として電源端子ＶＤＤ２にＥＳＤ印加がされた場合、ＰＭＯＳトランジスタＴＰ２を配置しコントロールすることで、ＰＭＯＳトランジスタＰ２へ流れ込む電流を抑制することができる。結果として、ＰＭＯＳトランジスタＰ２のソース電位の上昇が抑えられ、入力インバータ回路Ｉ２のＰＭＯＳトランジスタＰ２のゲートとソースの間にかかる電位差ＶｇｓをＰＭＯＳトランジスタＰ２のゲート酸化膜の破壊する電圧以下に抑えることが可能になり、ＰＭＯＳトランジスタＰ２のゲート破壊を防止し、安定したＥＳＤ耐圧が得られる。なお、電源端子ＶＤＤ２にＥＳＤ印加された電荷は、ＥＳＤ保護素子Ｅ２、Ｅ３を介して、接地端子ＧＮＤ１に放電される。
【００８７】
図１２は、本発明の第４の実施の形態において、ＰＭＯＳトランジスタＴＰ２のゲートをコントロールする回路Ｃ６を設けた回路構成を示す図である。図１２において、図１１と同一要素には同一の参照番号が付されている。以下では同一部分の説明は適宜省略し、主に相違点について説明する。なお、コントロール回路Ｃ６は、図２のコントロール回路Ｃ１と同一の構成である。
【００８８】
コントロール回路Ｃ６は、ＰＭＯＳトランジスタＴＰ２のゲートと接地端子ＧＮＤ２との間に抵抗素子Ｒ３が接続され、ＰＭＯＳトランジスタＴＰ２のゲートと電源端子ＶＤＤ２との間に容量素子Ｑ３が接続されている。通常動作時には、図２と同様にオン状態（導通状態）となり、回路動作に影響を与えない。
【００８９】
図１２において、接地端子ＧＮＤ１を基準点として電源端子ＶＤＤ２にＥＳＤ印加がされた場合、図２と同様の動作により、ＰＭＯＳトランジスタＴＰ２は、ＯＦＦ状態となる。結果として、図１１で説明したようにＰＭＯＳトランジスタＰ２のゲート酸化膜の破壊を防止することができる。
【００９０】
図１３は、本発明の第４の実施の形態において、ＰＭＯＳトランジスタＴＰ２のゲートをコントロールする他の構成のコントロール回路Ｃ７を設けた回路構成を示す図である。なお、コントロール回路Ｃ７は、図３のコントロール回路Ｃ２と同一の構成である。
【００９１】
図１３を参照すると、コントロール回路Ｃ７は、ＰＭＯＳトランジスタＴＰ２のゲートと接地端子ＧＮＤ２との間に抵抗素子Ｒ３が接続され、ＰＭＯＳトランジスタＴＰ２のゲートと電源端子ＶＤＤ２との間にダイオード素子Ｄ３が接続され、抵抗素子Ｒ３とダイオード素子Ｄ３は接続されている。図１２と同様に、通常動作時には、ＰＭＯＳトランジスタＴＰ２はオン状態（導通状態）となり、回路動作に影響を与えない。
【００９２】
図１３において、前記同様に、接地端子ＧＮＤ１を基準点として電源端子ＶＤＤ２にＥＳＤ印加がされた場合、図３と同様の動作により、ＰＭＯＳトランジスタＴＰ２は、ＯＦＦ状態となる。結果として、図１１で説明したようにＰＭＯＳトランジスタＰ２のゲート破壊を防止することができる。
【００９３】
以上説明したように、本発明の第４の実施の形態において、入力インバータ回路Ｉ２のＰＭＯＳトランジスタＰ２と電源端子ＶＤＤ２との間にＰＭＯＳトランジスタＴＰ２を設け、そのゲートをコントロールすることで、ＰＭＯＳトランジスタＰ２に流れ込む電流を制限し、ＰＭＯＳトランジスタＰ２のソース電位の上昇を抑えられるため、入力インバータ回路Ｉ２のＰＭＯＳトランジスタＰ２のゲートとソースの間にかかる電位差ＶｇｓをＰＭＯＳトランジスタＰ２のゲート酸化膜の破壊する電圧以下に抑えることが可能となる。その結果、ゲート酸化膜破壊を防ぐ保護素子を削減もしくは縮小化することが可能である。
【００９４】
本発明の第２の実施の形態においては、出力インバータ回路と接地端子ＧＮＤ１との間にＥＳＤ放電電流を制限するＮＭＯＳトランジスタを設けることで、ＰＭＯＳトランジスタＰ２のゲート破壊を防いでいるが、本発明の第４の実施の形態においては、入力インバータ回路と電源端子ＶＤＤ２との間にＥＳＤ放電電流を制限するＰＭＯＳトランジスタを設けることで、ＰＭＯＳトランジスタＰ２に流れ込む電流を制限し、入力インバータ回路Ｉ２のＰＭＯＳトランジスタＰ２のゲート酸化膜にかかる電位差Ｖｇｓをゲート酸化膜が破壊しない電圧以下にすることができる。このため、例えば、接地端子ＧＮＤ１を基準点として電源端子ＶＤＤ２にＥＳＤ印加された場合、ＰＭＯＳトランジスタＰ２のゲート破壊を防ぐことが可能となる。
【００９５】
＜第５の実施の形態＞
図１４は、本発明の半導体装置の第５の実施の形態の回路構成を示す図である。図１４において、図１と同一要素には同一の参照番号が付されている。以下では同一部分の説明は適宜省略し、主に相違点について説明する。
【００９６】
図１においては、出力インバータ回路Ｉ１のＰＭＯＳトランジスタＰ１と電源端子ＶＤＤ１との間に直列接続されているＰＭＯＳトランジスタＴＰ１が配置されているのに対して、図１４の構成においては、入力インバータ回路Ｉ２のＮＭＯＳトランジスタＮ２と接地端子ＧＮＤ２との間に直列接続されているＮＭＯＳトランジスタＴＮ２が配置されている。
【００９７】
すなわち図１４を参照すると、第２の電源系ＶＤＤ２において入力インバータ回路Ｉ２は、ＮＭＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ２で構成され、ＮＭＯＳトランジスタＮ２と接地端子ＧＮＤ２との間には、ＮＭＯＳトランジスタＴＮ２が接続されている。
【００９８】
図１４において、例えば、電源端子ＶＤＤ１を基準点として接地端子ＧＮＤ２にＥＳＤ印加がされた場合、ＮＭＯＳトランジスタＴＮ２を配置しコントロールすることで、ＮＭＯＳトランジスタＮ２へ流れ込む電流を抑制することができる。結果として、ＮＭＯＳトランジスタＮ２のソース電位の上昇が抑えられ、入力インバータ回路Ｉ２のＮＭＯＳトランジスタＮ２のゲートとソースの間にかかる電位差ＶｇｓをＮＭＯＳトランジスタＮ２のゲート酸化膜の破壊する電圧以下に抑えることが可能になり、ＮＭＯＳトランジスタＮ２のゲート破壊を防止し、安定したＥＳＤ耐圧が得られる。なお、接地端子ＧＮＤ２にＥＳＤ印加された電荷は、ＥＳＤ保護素子Ｅ３、Ｅ１を介して、電源端子ＶＤＤ１に放電される。
【００９９】
図１５は、本発明の半導体装置の第５の実施の形態において、ＮＭＯＳトランジスタＴＮ２のゲートをコントロールする回路Ｃ８を設けた回路構成を示す図である。図１５において、図１４と同一要素には同一の参照番号が付されている。以下では同一部分の説明は適宜省略し、主に相違点について説明する。なお、コントロール回路Ｃ８は、図６のコントロール回路Ｃ３と同一の構成である。
【０１００】
図１５を参照すると、コントロール回路Ｃ８は、ＮＭＯＳトランジスタＴＮ２のゲートと電源端子ＶＤＤ２との間に抵抗素子Ｒ４が接続され、ＮＭＯＳトランジスタＴＮ２のゲートと接地端子ＧＮＤ２との間に容量素子Ｑ４が接続されている。通常動作時には、図６と同様にオン状態（導通状態）となり、回路動作に影響を与えない。
【０１０１】
図１５において、電源端子ＶＤＤ１を基準点として接地端子ＧＮＤ２にＥＳＤ印加がされた場合、図６と同様の動作により、ＮＭＯＳトランジスタＴＮ２は、ＯＦＦ状態となる。結果として、図１４で説明したようにＮＭＯＳトランジスタＮ２のゲート酸化膜の破壊を防止することができる。
【０１０２】
図１６は、本発明の半導体装置の第５の実施の形態において、ＮＭＯＳトランジスタＴＮ２のゲートをコントロールする他の構成のコントロール回路Ｃ９を設けた回路構成を示す図である。なお、コントロール回路Ｃ９は、図７のコントロール回路Ｃ４と同一の構成であり、説明を省略する。
【０１０３】
図１６を参照すると、図１５と同様に、ＮＭＯＳトランジスタＴＮ２は、通常動作時にはオン状態（導通状態）となり、回路動作に影響を与えない。
【０１０４】
図１６において、電源端子ＶＤＤ１を基準点として接地端子ＧＮＤ２にＥＳＤ印加がされた場合、図７と同様の動作により、ＮＭＯＳトランジスタＴＮ２は、ＯＦＦ状態となる。結果として、図１４で説明したようにＮＭＯＳトランジスタＮ２のゲート破壊を防止することができる。
【０１０５】
以上説明したように、本発明の第５の実施の形態において、入力インバータ回路Ｉ２のＮＭＯＳトランジスタＮ２と接地端子ＧＮＤ２との間にＮＭＯＳトランジスタＴＮ２を設け、そのゲートをコントロールすることで、ＮＭＯＳトランジスタＮ２に流れ込む電流を制限し、ＮＭＯＳトランジスタＮ２のソース電位の上昇を抑えられるため、入力インバータ回路Ｉ２のＮＭＯＳトランジスタＮ２のゲートとソースの間にかかる電位差ＶｇｓをＮＭＯＳトランジスタＮ２のゲート酸化膜の破壊する電圧以下に抑えることが可能となる。その結果、ゲート酸化膜破壊を防ぐ保護素子を削減もしくは縮小化することが可能である。
【０１０６】
本発明の第１の実施の形態においては、出力インバータ回路と電源端子ＶＤＤ１との間にＥＳＤ放電電流を制限するＰＭＯＳトランジスタを設けることで、ＮＭＯＳトランジスタＮ２のゲート破壊を防いでいるが、本発明の第５の実施の形態においては、入力インバータ回路と接地端子ＧＮＤ２との間にＥＳＤ放電電流を制限するＮＭＯＳトランジスタを設けることで、ＮＭＯＳトランジスタＮ２に流れ込む電流を制限し、入力インバータ回路Ｉ２のＮＭＯＳトランジスタＮ２のゲート酸化膜にかかる電位差Ｖｇｓをゲート酸化膜が破壊しない電圧以下にすることができる。このため、例えば、電源端子ＶＤＤ１を基準点として接地端子ＧＮＤ２にＥＳＤ印加された場合、ＮＭＯＳトランジスタＮ２のゲート破壊を防ぐことが可能となる。
【０１０７】
＜第６の実施の形態＞
図１７は、本発明の半導体装置の第６の実施の形態の回路構成を示す図である。図１７は、図１１で示した第４の実施の形態と、図１４で示した第５の実施の形態を組み合わせた構成であり、図１１および図１４と同一要素には同一の参照番号が付されている。以下では同一部分の説明は適宜省略し、相違点について説明する。
【０１０８】
図１７を参照すると、第２の電源系において入力インバータ回路Ｉ２は、ＮＭＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ２で構成され、ＰＭＯＳトランジスタＰ２と電源端子ＶＤＤ２との間には、ＰＭＯＳトランジスタＴＰ２が接続され、ＮＭＯＳトランジスタＮ２と接地端子ＧＮＤ２との間には、ＮＭＯＳトランジスタＴＮ２が接続されている。
【０１０９】
図１７において、例えば、接地端子ＧＮＤ１を基準点として電源端子ＶＤＤ２にＥＳＤ印加がされた場合、図１１と同様の効果が得られる。また、電源端子ＶＤＤ１を基準点として接地端子ＧＮＤ２にＥＳＤ印加された場合も、図１４と同様の効果が得られる。
【０１１０】
図１８は、本発明の半導体装置の第６の実施の形態において、ＰＭＯＳトランジスタＴＰ２およびＮＭＯＳトランジスタＴＮ２のゲートをコントロールする回路Ｃ１０を設けた回路構成を示す図である。コントロール回路Ｃ１０は、図１２で示したコントロール回路Ｃ６と図１５で示したコントロール回路Ｃ８を組み合わせたものであり、図１８において、図１２および図１５と同一要素には同一の参照番号が付されている。以下では同一部分の説明は適宜省略し、主に相違点について説明する。
【０１１１】
図１８において、出力インバータ回路Ｉ２のＰＭＯＳトランジスタＰ２と電源端子ＶＤＤ２との間にＰＭＯＳトランジスタＴＰ２が接続され、出力インバータ回路Ｉ２のＮＭＯＳトランジスタＮ２と接地端子ＧＮＤ２との間にＮＭＯＳトランジスタＴＮ２が接続され、ＮＭＯＳトランジスタＴＮ２とＰＭＯＳトランジスタＴＰ２のゲートは電位をコントロールする回路Ｃ１０が接続されている。
【０１１２】
コントロール回路Ｃ１０は、ＰＭＯＳトランジスタＴＰ２のゲートと電源端子ＶＤＤ２との間に接続した容量素子Ｑ３および、接地端子ＧＮＤ２との間に接続した抵抗素子Ｒ３、ＮＭＯＳトランジスタＴＮ２のゲートと電源端子ＶＤＤ２との間に接続した抵抗素子Ｒ４および、接地端子ＧＮＤ２との間に接続した容量素子Ｑ４から構成される。
【０１１３】
コントロール回路Ｃ１０は、図１２および図１５と同じように、ＰＭＯＳトランジスタＴＰ２、ＮＭＯＳトランジスタＴＮ２は、通常動作時にはオン状態（導通状態）となり、回路動作に影響を与えない。
【０１１４】
図１８において、接地端子ＧＮＤ１を基準点として電源端子ＶＤＤ２にＥＳＤ印加がされた場合、図１２と同様の効果が得られる。また、電源端子ＶＤＤ１を基準点として接地端子ＧＮＤ２にＥＳＤ印加された場合も、図１５と同様の効果が得られる。
【０１１５】
図１９は、本発明の半導体装置の第６の実施の形態において、ＰＭＯＳトランジスタＴＰ２およびＮＭＯＳトランジスタＴＮ２のゲートをコントロールする他の構成のコントロール回路Ｃ９を設けた回路構成を示す図である。なお、コントロール回路Ｃ９の構成は、図１６と同一である。
【０１１６】
図１９は、図１２と図１６を組み合わせた構成であり、図１２および図１６と同様に、ＮＭＯＳトランジスタＴＮ２とＰＭＯＳトランジスタＴＰ２は、通常動作時にはオン状態（導通状態）となり、回路動作に影響を与えない。
【０１１７】
図１９において、例えば、接地端子ＧＮＤ１を基準点として電源端子ＶＤＤ２にＥＳＤ印加がされた場合、もしくは電源端子ＶＤＤ１を基準点として接地端子ＧＮＤ２にＥＳＤ印加された場合、図１８と同様の効果が得られる。
【０１１８】
以上説明したように、本発明の第６の実施の形態においては、第４の実施の形態および第５の実施の形態と同様の効果により、入力インバータ回路Ｉ２のＰＭＯＳトランジスタＰ２もしくはＮＭＯＳトランジスタＮ２のゲート酸化膜破壊を防ぐことが可能である。その結果、保護素子を削減もしくは縮小化することが可能である。
【０１１９】
本発明の第６の実施の形態によれば、入力インバータ回路と電源端子間および入力インバータ回路と接地端子間にトランジスタを設けることで、ＶＤＤ２からＧＮＤ１へのＥＳＤ印加およびＧＮＤ２からＶＤＤ１へのＥＳＤ印加のどちらの場合においても、入力インバータ回路Ｉ２を構成するＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２のゲート破壊を防ぐことが可能となり、本発明第４の実施の形態、および、第５の実施の形態と比べ、より優れた保護能力となる。
【０１２０】
＜第７の実施の形態＞
図２２は、本発明の半導体装置の第７の実施の形態の回路構成を示す図である。図２２において、図１と同一要素には同一の参照番号が付されている。同一要素の説明は省略し、主に相違点について説明する。図２２には、出力インバータ回路Ｉ１のＰＭＯＳトランジスタＰ１のゲートをコントロールする回路Ｃ１１を設けた回路構成が示されている。
【０１２１】
図２２を参照すると、コントロール回路Ｃ１１は、電源端子ＶＤＤ１と接地端子ＧＮＤ１との間に容量素子Ｑ１と抵抗素子Ｒ１が直列に接続され、容量素子Ｑ１と抵抗素子Ｒ１の間のノードとＰＭＯＳトランジスタＰ１との間にインバータ回路Ｂ２と、ＮＡＮＤ回路Ａ１が直列に接続され、ＮＭＯＳトランジスタＮ１のゲートにインバータ素子Ｂ１が接続されている。
【０１２２】
第１の電源系において出力インバータ回路Ｉ１は、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１で構成される。
【０１２３】
ＰＭＯＳトランジスタＰ１のゲートは、ＮＡＮＤ回路Ａ１、インバータ回路Ｂ２、抵抗素子Ｒ１を介して接地端子ＧＮＤ１に接続されているため、通常動作時は、ＮＡＮＤ回路Ａ１への入力信号（出力回路から出力すべき入力信号）の値により制御される。
【０１２４】
また、ＮＭＯＳトランジスタＮ１のゲートは、インバータ回路Ｂ１を介して、ＮＡＮＤ回路Ａ１の入力信号に接続されている。よって、出力インバータ回路Ｉ１の出力信号は、ＮＡＮＤ回路Ａ１の入力信号により制御され、回路動作に影響を与えない。
【０１２５】
図２２において、例えば、接地端子ＧＮＤ２を基準点として電源端子ＶＤＤ１にＥＳＤ印加された場合、容量素子Ｑ１に電荷がチャージされ、容量素子Ｑ１にチャージされた電荷のカップリングによって、インバータ回路Ｂ２のＰＭＯＳトランジスタ（不図示）のゲート電位がそのソース電位と同電位になり、インバータ回路Ｂ２の出力はＬｏｗレベルとなる。インバータ回路Ｂ２のＬｏｗレベル出力を受けるＮＡＮＤ回路Ａ１の出力はＨｉｇｈレベルとなるため、ＰＭＯＳトランジスタＰ１のゲートはＯＦＦ状態となる。このため、ＰＭＯＳトランジスタＰ１を通して信号配線Ｓ１に流れ込む電流を制限し、入力インバータ回路Ｉ２のＮＭＯＳトランジスタＮ２のゲート酸化膜の破壊を防止することができる。
【０１２６】
以上説明したように、本発明の第７の実施の形態においては、出力インバータ回路Ｉ１のＰＭＯＳトランジスタＰ１のゲート電位をコントロールすることで、ＰＭＯＳトランジスタＰ１から信号配線Ｓ１へ流れ込む電流を抑制し、入力インバータ回路Ｉ２のＮＭＯＳトランジスタＮ２のゲートとソースの間にかかる電位差ＶｇｓをＮＭＯＳトランジスタＮ２のゲート酸化膜の破壊する電圧以下にすることが可能となる。その結果、保護素子を削減もしくは縮小化することが可能である。
【０１２７】
本発明の第７の実施の形態においては、出力インバータ回路Ｉ１のＰＭＯＳトランジスタＰ１自身を制御することで、本発明の第１の実施の形態に比べドライブ能力を高めることが可能である。
【０１２８】
＜第８の実施の形態＞
図２３は、本発明の第８の実施の形態の回路構成を示す図である。図２３において、図１と同一要素には同一の参照番号が付されている。以下では同一部分の説明は適宜省略し、主に相違点について説明する。
【０１２９】
図２３を参照すると、本実施の形態は、出力インバータ回路Ｉ１のＮＭＯＳトランジスタＮ１のゲートをコントロールする回路Ｃ１２を備えている。
【０１３０】
コントロール回路Ｃ１２は、接地端子ＧＮＤ１と電源端子ＶＤＤ１との間に抵抗素子Ｒ２と容量素子Ｑ２が直列に接続され、容量素子Ｑ２と抵抗素子Ｒ２の間のノードとＮＭＯＳトランジスタＮ１との間にインバータ回路Ｂ２、ＮＯＲ回路Ａ２が直列に接続され、ＰＭＯＳトランジスタＰ１のゲートにインバータ素子Ｂ１が接続されている。
【０１３１】
第１の電源系において、出力インバータ回路Ｉ１は、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１で構成される。ＮＭＯＳトランジスタＮ１のゲートは、ＮＯＲ回路Ａ２、インバータ回路Ｂ２、抵抗素子Ｒ２を介して電源端子ＶＤＤ１に接続されているため、通常動作時は、ＮＯＲ回路Ａ２の入力信号により制御される。
【０１３２】
また、ＰＭＯＳトランジスタＰ１のゲートは、インバータ回路Ｂ１を介して、ＮＯＲ回路Ａ２の入力信号に接続されている。よって、出力インバータ回路Ｉ１の出力信号は、ＮＯＲ回路Ａ２の入力信号により制御され、回路動作に影響を与えない。
【０１３３】
図２３において、例えば、電源端子ＶＤＤ２を基準点として接地端子ＧＮＤ１にＥＳＤ印加された場合、容量素子Ｑ２に電荷がチャージされ、容量素子Ｑ２にチャージされた電荷のカップリングによって、インバータ回路Ｂ２のＮＭＯＳトランジスタのゲート電位がソース電位と同電位になり、インバータ回路Ｂ２の出力は、Ｈｉｇｈレベルとなる。
【０１３４】
よって、ＮＯＲ回路Ａ２の出力は、Ｌｏｗレベルになるため、ＮＭＯＳトランジスタＮ１のゲートはＯＦＦ状態となり、ＮＭＯＳトランジスタＮ１を通して信号配線Ｓ１に流れ込む電流を制限し、ＰＭＯＳトランジスタＰ２のゲート酸化膜の破壊を防止することができる。
【０１３５】
以上説明したように、本発明の第８の実施の形態においては、出力インバータ回路Ｉ１のＮＭＯＳトランジスタＮ１のゲートをコントロールすることで、ＮＭＯＳトランジスタＮ１から信号配線Ｓ１へ流れ込む電流を抑制し、入力インバータ回路Ｉ２のＰＭＯＳトランジスタＰ２のゲートとソースの間にかかる電位差ＶｇｓをＰＭＯＳトランジスタＰ２のゲート酸化膜の破壊する電圧以下にすることが可能となる。その結果、保護素子を削減もしくは縮小化することが可能である。
【０１３６】
本発明の第８の実施の形態においては、出力インバータ回路Ｉ１のＮＭＯＳトランジスタＮ１自身を制御することで、本発明の第２の実施の形態に比べドライブ能力を高めることが可能である。
【０１３７】
＜第９の実施の形態＞
図２４は、本発明の第９の実施の形態の回路構成を示す図である。図２４において、図１と同一要素には同一の参照番号が付されている。以下では同一部分の説明は適宜省略し、主に相違点について説明する。
【０１３８】
図２４を参照すると、本発明第９の実施の形態においては、出力インバータ回路Ｉ１のＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のゲートをコントロールする回路Ｃ１３を備えている。
【０１３９】
コントロール回路Ｃ１３は、電源端子ＶＤＤ１と接地端子ＧＮＤ１との間に容量素子Ｑ１と抵抗素子Ｒ１が直列に接続され、容量素子Ｑ１と抵抗素子Ｒ１の間のノードとＰＭＯＳトランジスタＰ１との間にインバータ回路Ｂ２、ＮＡＮＤ回路Ａ１が直列に接続され、ＮＭＯＳトランジスタＮ１のゲートにＮＯＲ回路Ａ２が接続され、ＮＡＮＤ回路Ａ１とＮＯＲ回路Ａ２の入力ノードの一方は、インバータ回路Ｂ２を介して接続され、他方は、直接接続されている。
【０１４０】
第１の電源系において、出力インバータ回路Ｉ１は、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１で構成される。コントロール回路Ｃ１３と出力インバータ回路Ｉ１で組み合わされた回路は、３ステート出力回路となる。
【０１４１】
ＰＭＯＳトランジスタＰ１のゲートは、第７の実施の形態と同様に、通常動作時には、ＮＡＮＤ回路Ａ１の入力信号により制御される。
【０１４２】
また、ＮＭＯＳトランジスタＮ１のゲートは、ＮＯＲ回路、抵抗素子Ｒ１を介して、接地端子ＧＮＤ１に接続されているため、ＮＯＲ回路Ａ２の入力信号により制御される。よって、回路動作に影響を与えない。
【０１４３】
図２４において、例えば、接地端子ＧＮＤ２を基準点として電源端子ＶＤＤ１にＥＳＤ印加された場合、第７の実施の形態と同様の効果が得られる。また、電源端子ＶＤＤ２を基準点として接地端子ＧＮＤ１にＥＳＤ印加された場合、第８の実施の形態と同様の効果が得られる。
【０１４４】
以上説明したように、本発明の第９の実施の形態においては、出力インバータ回路Ｉ１のＰＭＯＳトランジスタＰ１のゲートおよびＮＭＯＳトランジスタＮ１のゲートをコントロールすることで、ＰＭＯＳトランジスタＰ１もしくはＮＭＯＳトランジスタＮ１から信号配線Ｓ１へ流れ込む電流を抑制し、入力インバータ回路Ｉ２のＮＭＯＳトランジスタＮ２のゲートとソースの間にかかる電位差ＶｇｓをＮＭＯＳトランジスタＮ２のゲート酸化膜の破壊する電圧以下にすることが可能となる。
【０１４５】
また、ＰＭＯＳトランジスタＰ２のゲートとソースの間にかかる電位差ＶｇｓをＰＭＯＳトランジスタＰ２のゲート酸化膜の破壊する電圧以下にすることが可能となる。その結果、保護素子を削減もしくは縮小化することが可能である。
【０１４６】
本発明の第９の実施の形態においては、出力インバータ回路Ｉ１のＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１自身を制御することで、本発明の第７の実施の形態および第８の実施の形態よりも優れた保護能力となり、また本発明の第３の実施の形態に比べドライブ能力を高めることが可能である。
【０１４７】
本発明によれば、ＬＳＩチップ上に、異なる電源系が複数存在し、一方の電源系から、供給される回路の出力信号を他方の電源系から供給される回路で入力信号を受ける場合において、その入力回路ゲート破壊を防止する仕組みを取り入れることで、従来の装置等に設けられている、保護素子の個数の削減、もしくは、保護素子の縮小化ができる。これに伴って、保護素子の寄生容量が低減され、高速動作の応答性の向上が見込まれる。なお、１つのＬＳＩが複数の電源系を備えた構成の他にも、異なる電源系の複数のチップよりなる装置についても本発明を適用できることは勿論である。
【０１４８】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０１４９】
【図１】本発明の第１の実施の形態の回路構成を示す図である。
【図２】本発明の第１の実施の形態のコントロール回路の構成の一例を示す図である。
【図３】本発明の第１の実施の形態のコントロール回路の構成の別の例を示す図である。
【図４】本発明の第１の実施の形態の他の構成例を示す図である。
【図５】本発明の第２の実施の形態の回路構成を示す図である。
【図６】本発明の第２の実施の形態のコントロール回路の構成の一例を示す図である。
【図７】本発明の第２の実施の形態のコントロール回路の他の構成を示す図である。
【図８】本発明の第３の実施の形態の回路構成を示す図である。
【図９】本発明の第３の実施の形態のコントロール回路の構成の一例を示す図である。
【図１０】本発明の第３の実施の形態のコントロール回路の他の構成を示す図である。
【図１１】本発明の第４の実施の形態の回路構成を示す図である。
【図１２】本発明の第４の実施の形態のコントロール回路の構成の一例を示す図である。
【図１３】本発明の第４の実施の形態のコントロール回路の他の構成を示す図である。
【図１４】本発明の第５の実施の形態の回路構成を示す図である。
【図１５】本発明の第５の実施の形態のコントロール回路の構成の一例を示す図である。
【図１６】本発明の第５の実施の形態のコントロール回路の他の構成を示す図である。
【図１７】本発明の第６の実施の形態の回路構成を示す図である。
【図１８】本発明の第６の実施の形態のコントロール回路の構成の一例を示す図である。
【図１９】本発明の第６の実施の形態のコントロール回路の他の構成を示す図である。
【図２０】本発明の実施の形態のレイアウト構成を説明する図である。
【図２１】本発明の実施の形態のレイアウト構成を説明する図である。
【図２２】本発明の第７の実施の形態の回路構成を示す図である。
【図２３】本発明の第８の実施の形態の回路構成を示す図である。
【図２４】本発明の第９の実施の形態の回路構成を示す図である。
【図２５】特許文献１に開示される構成を示す図である。
【図２６】特許文献１に開示される構成を示す図である。
【符号の説明】
【０１５０】
２１、５１  アナログ回路
２２、５２  ディジタル回路
２３、５３  出力回路
２４、５４  入力回路
２５、５５  入力保護回路
Ａ１  ＮＡＮＤ
Ａ２  ＮＯＲ
Ｂ１、Ｂ２  インバータ
Ｃ１〜Ｃ１３  コントロール回路
Ｄ１  ダイオード
Ｅ１、Ｅ２、Ｅ３  ＥＳＤ保護素子
Ｐ１  ＰＭＯＳトランジスタ
Ｑ１  容量素子
Ｒ１  抵抗素子
ＴＰ１、ＴＰ１１  ＰＭＯＳトランジスタ
Ｎ１  ＮＭＯＳトランジスタ
ＴＮ１、ＴＮ１１  ＮＭＯＳトランジスタ
【図１】
2007200987.tif 000003
【図２】
2007200987.tif 000004
【図３】
2007200987.tif 000005
【図４】
2007200987.tif 000006
【図５】
2007200987.tif 000007
【図６】
2007200987.tif 000008
【図７】
2007200987.tif 000009
【図８】
2007200987.tif 000010
【図９】
2007200987.tif 000011
【図１０】
2007200987.tif 000012
【図１１】
2007200987.tif 000013
【図１２】
2007200987.tif 000014
【図１３】
2007200987.tif 000015
【図１４】
2007200987.tif 000016
【図１５】
2007200987.tif 000017
【図１６】
2007200987.tif 000018
【図１７】
2007200987.tif 000019
【図１８】
2007200987.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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