(57)【要約】【課題】      オン抵抗を低減するとともに、オフ耐圧を向上させた半導体装置を提供する。【解決手段】  ゲート電極５０は、第１ゲート電極部５１と第２ゲート電極部５２を有している。第１ゲート電極部５１は、ボディ領域３０の表面からソース領域４０の表面に亘って設けられ、ボディ領域３０及びソース領域４０の表面と絶縁層５０ａを介して対向している。第２ゲート電極部５２は、第１ゲート電極部５１の、絶縁層５０ａを介してボディ領域３０の表面に対向している部分からドリフト領域２０に至るまで、ボディ領域３０を貫通して半導体装置の深さ方向に伸びている。また、ボディ領域３０と絶縁層を介して対向している。【選択図】  図１
2007142254.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の不純物を含む第１半導体領域と、
第２導電型の不純物を含むとともに、第１半導体領域の上部に設けられている第２半導体領域と、
第１導電型不純物を含むとともに、第２半導体領域の表面側の一部に設けられている第３半導体領域と、
第１ゲート電極部と第２ゲート電極部を有するゲート電極を備え、
前記第１ゲート電極部は、第２半導体領域の表面から第３半導体領域の表面に亘って設けられ、第２半導体領域及び第３半導体領域の表面と絶縁層を介して対向し、
前記第２ゲート電極部は、前記第１ゲート電極部の、絶縁層を介して第２半導体領域の表面に対向している部分から第１半導体領域に至るまで、第２半導体領域を貫通して半導体装置の深さ方向に伸びているとともに、第２半導体領域と絶縁層を介して対向していることを特徴とする半導体装置。
【請求項２】
前記ゲート電極間に、表面から所定の深さまで溝が形成されているとともに、
前記溝に絶縁層で覆われた導電性部材が配設されており、前記導電性部材が前記ゲート電極と電気的に接続されていることを特徴とする請求項１の半導体装置。
【請求項３】
前記ゲート電極間に、表面から所定の深さまで溝が形成されているとともに、
前記溝に絶縁部材が配設されていることを特徴とする請求項１の半導体装置。
【請求項４】
前記溝は、前記第２ゲート電極部と同等の深さ方向の寸法を有することを特徴とする請求項２又は３の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オフ状態の際の耐圧を向上させた半導体装置に関する。
【背景技術】
【０００２】
半導体装置としてＭＯＳＦＥＴが知られている。ＭＯＳＦＥＴのオン抵抗を減少させるために、対を成すソース領域間に配設されるゲート電極を、断面略Ｔ字型に構成したＭＯＳＦＥＴが特許文献１に開示されている。
図９の断面図に示すように、特許文献１の半導体装置１００は、プレーナ電極型のパワーＭＯＳＦＥＴであり、ｎ＋型ドレイン領域１１０上に設けられたドリフト領域（第１半導体領域）１２０と、ボディ領域（第２半導体領域）１３０と、ソース領域（第３半導体領域）１４０と、ゲート電極１５０を備えている。ドリフト領域１２０は、ｎ型（第１導電型）不純物を低濃度に含んでいる。ボディ領域１３０は、ｐ型（第２導電型）不純物を低濃度に含むとともに、ドリフト領域１２０の表面側の一部に設けられている。ソース領域（第３半導体領域）１４０，１４０は、ｎ型不純物を高濃度に含むとともに、ボディ領域１３０の表面側の一部に対を成して設けられている。そして、断面略Ｔ字型のゲート電極１５０が、対を成すソース領域１４０，１４０間に其々配設されている。このように、ボディ領域１３０は、局所的に形成されており、対を成すソース領域１４０，１４０の間では、半導体装置１００の表面にボディ領域１３０のみならず、ドレイン領域１２０が露出している。すなわち、左右で対を成すボディ領域１３０，１３０の間でドレイン領域１２０が半導体装置１００の表面に露出している。
【０００３】
ゲート電極１５０は、絶縁層１５０ａで覆われた略Ｔ字型の導電性部材１５０ｂにより形成されており、第１ゲート電極部１５１と第２ゲート電極部１５２を備えている。第１ゲート電極部１５１は、対を成すソース領域１４０，１４０間にあって対を成すソース領域１４０，１４０を分離しているボディ領域１３０，１３０とドリフト領域１２０の表面に絶縁層１５０ａを介して対向するとともに、対を成すソース領域１４０，１４０の表面に亘って設けられている。また、第２ゲート電極部１５２は、第１ゲート電極部１５１から、第１ゲート電極部１５１と略直角を成して半導体装置１００の深さ方向に形成されている。第１ゲート電極部１５１と第２ゲート電極部１５２は一体的に形成されている。第２ゲート電極部１５２は、左右にドリフト領域１２０が存在する位置に形成されている。第２ゲート電極部１５２の側壁１５３は、絶縁層１５０ａを介して、ドリフト領域１２０に対向している。
【０００４】
半導体装置１００のソース領域１４０にはソース電極（特に図示していない。）が接続され、ドレイン領域１１０にはドレイン電極（特に図示していない。）が接続される。
半導体装置１００を使用する場合には、ソース電極を接地するとともに、ドレイン電極に１０００Ｖ程度の正電圧を印加する。半導体装置１００をオンするためには、ゲート電極１５０にゲート電圧を印加する。これにより、第１ゲート電極部１５１が絶縁層１５０ａを介して対向しているボディ領域１３０の表面がｎ型に反転してチャネル層が形成される。第２ゲート電極部１５２が絶縁層１５０ａを介して対向しているボディ領域１３０の深さ方向の部分がｎ型に反転してチャネル層が形成される。ｎ型のソース領域１４０とｎ型のドレイン領域１２０が導通し、ソース領域１４０から流出した電子がドリフト領域１２０に移動する。そして、半導体装置１００がオン状態となる。半導体装置１００は、前述した断面略Ｔ字型のゲート電極１５０を備えている。ゲート電極１５０には第２ゲート電極部１５２が設けられているために、対を成すソース領域１４０間に寄生ＭＯＳトランジスタが形成されることがない。ゲート電極１５０にゲート電圧を印加した際に、第２ゲート電極部１５２の近傍に電荷が集中して抵抗が低くなる。したがって、寄生ＪＦＥＴ抵抗が生じることもなく、半導体装置１００のオン抵抗を小さくすることができる。
【０００５】
また、半導体装置１００をオフ状態にする場合には、ゲート電極１５０に印加していたゲート電圧を０Ｖとする。これにより、ボディ領域１３０とドリフト領域１２０の間に、図９に点線で囲まれた斜線部で示す空乏層ＤＬが形成される。これによってオフ耐圧が得られる。この場合、ゲート電極１５０の第２ゲート電極部１５２の底部のエッジ部Ｅは、空乏層ＤＬに囲まれておらずドリフト領域１２０にさらされている。このため、底部のエッジ部Ｅに、ゲート−ドレイン間にかかる電圧による電界が集中する。したがって半導体装置１００のオフ耐圧は、エッジ部Ｅ近傍の電界集中によって決定され、（この場合、ゲート−ドレイン間耐圧）が低くなる虞があった。そこで、特許文献１には、第２ゲート電極部１５２（トレンチ）の底部に高抵抗部１５４を設ける技術が開示されている。これにより、半導体装置１００のオフ耐圧を改善している。
【特許文献１】特開平８−１０２５３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の半導体装置１００では、オフ耐圧が不充分となり易い。それを避けるためには、例えばトレンチの底部に高抵抗部１５４を埋め込む必要があるが、この場合には高抵抗部１５４を埋め込む工程が別途必要となり、工数が多くなり製造コストが上昇する。
そこで、ゲート電極を断面略Ｔ字型に形成することによってオン抵抗の低減を図ったプレーナー電極型半導体装置には、オフ耐圧を向上させる新規な技術が希求されていた。上記では、ＭＯＳＦＥＴの場合について説明したが、同様の問題点がＩＧＢＴにも存在する。
本発明は、上記の問題点を解決するために創案された。本発明では、オン抵抗ないしはオン電圧を低減するとともに、オフ耐圧を向上させる新しい技術を提供する。
【課題を解決するための手段】
【０００７】
（請求項１に記載の発明）
本発明の半導体装置は、少なくとも、第１半導体領域と、第２半導体領域と、第３半導体領域と、ゲート電極を備えている。
第１半導体領域は、第１導電型の不純物を含む。第２半導体領域は、第２導電型の不純物を含むとともに、第１半導体領域の上部に設けられている。第３半導体領域は、第１導電型の不純物を含むとともに、第２半導体領域の表面側の一部に対を成して設けられている。ゲート電極は、第１ゲート電極部と第２ゲート電極部を有する。そして、第１ゲート電極部は、第２半導体領域の表面から第３半導体領域の表面に亘って設けられている。また、第１ゲート電極部は、第２半導体領域及び第３半導体領域の表面と絶縁層を介して対向している。また、第２ゲート電極部は、第１ゲート電極部の、絶縁層を介して第２半導体領域の表面に対向している部分から第１半導体領域に至るまで、第２半導体領域を貫通して半導体装置の深さ方向に伸びているとともに、第２半導体領域と、半導体装置の深さ方向で、絶縁層を介して対向している。
本発明の半導体装置では、第２半導体領域が半導体装置の表面を広く覆っている。第１半導体領域は表面に露出しない。
一般的に、半導体装置がオフ状態の際には、第１半導体領域と第２半導体領域の境界付近に空乏層が形成される。空乏層の厚みや形状は、ゲート電極の寸法や間隔、各半導体領域の形状や不純物濃度等により相違する。本発明の半導体装置では、第２半導体領域が第２ゲート電極部の側壁に対向している深さ方向の寸法が、オフ状態の際に形成される空乏層が第２ゲート電極部の底部の角（エッジ部）を覆うように形成される寸法であればよい。
【０００８】
本発明の半導体装置では、半導体装置がオフ状態の際に、第１半導体領域と第２半導体領域の境界付近に形成される空乏層により、ゲート電極の第２ゲート電極部の底部のエッジ部が覆われる。これにより、半導体装置がオフ状態の際に、ゲート電極の底部のエッジ部に電界が集中することを防止することができる。そして、半導体装置のオフ耐圧、例えば、半導体装置がＭＯＳ型ＦＥＴ等の場合にはゲート−ドレイン間の耐圧、半導体装置がＩＧＢＴ等の場合にはゲート−コレクタ間の耐圧を向上させることができる。また、半導体装置がオン状態の際には、ゲート電極に第２ゲート電極部が設けられていることにより、ゲート電極にゲート電圧を印加した際に、第２ゲート電極部近傍に電荷が集中して抵抗が低くなる。また、第１ゲート電極部が対を成すソース領域間に亘って設けられている場合には、対を成すソース領域間に寄生ＭＯＳトランジスタが形成されることがない。これにより、寄生ＪＦＥＴ抵抗が生じることもなく、半導体装置のオン抵抗を小さくすることができる。したがって、本発明の半導体装置を用いれば、オン抵抗ないしはオン電圧が低減されるとともに、オフ耐圧を向上させることができる。
【０００９】
（請求項２に記載の発明）
ゲート電極間に、表面から所定の深さまで溝が形成されているとともに、その溝に絶縁層で覆われている導電性部材が配設されており、その導電性部材がゲート電極と電気的に接続されているのが好ましい。
一般的に、ゲート電極間のピッチを狭くすると、半導体装置がオフ状態の際に、隣接する空乏層が連なって空乏層が厚くなり形状が滑らかになり易い。このために、空乏層で第２ゲート電極部の底部のエッジ部を覆い易く、オフ耐圧を向上させ易い。しかしながら、ゲート電極間のピッチを狭くすると、半導体装置がオン状態の際の飽和電流が増大して負荷短絡耐量が減少し易い。したがって、ゲート電極間のピッチは、オフ耐圧、及び負荷短絡耐量の兼ね合いに基づいて設定される。
前述したように第２半導体領域を第２ゲート電極部の側壁に対向するように構成しても、ゲート電極間のピッチを広く設定し負荷短絡耐量を向上させた場合には、オフ状態の際に形成される空乏層が薄くなる傾向にある。
特に高い負荷短絡耐量が必要となる場合には、ゲート電極間に絶縁層で覆われた導電性部材が配設された溝を設けることが好ましい。この導電性部材を、ゲート電極と電気的に接続しておくと、半導体装置がオフ状態の際に、ゲート電極の電位とともに溝の電位も０Ｖとすることができる。このような溝をゲート電極間に適宜配設することにより、溝が空乏層を途中で繋げるとともに厚くする役割を果たし、滑らかで厚みのある空乏層を形成することができる。これにより、第２ゲート電極部の底部のエッジ部を空乏層で確実に覆うことができる。
【００１０】
（請求項３に記載の発明）
また、高い負荷短絡耐量が必要とされる場合には、ゲート電極間に、表面から所定の深さまで溝が形成されているとともに、溝に絶縁部材を配設する構造を採用することもできる。
溝が形成される位置、深さ、数等は、絶縁部材が配設される溝が設けられることによって半導体装置がオフ状態の際に形成される空乏層が、ゲート電極の第２ゲート電極部の底部のエッジ部を覆うことができる位置、深さ、数等であればよい。
本発明では、絶縁部材が配設されている溝をゲート電極間に適宜配設する。溝の絶縁部材は、半導体装置がオフ状態の際には、周囲の電位（例えば、０Ｖのソース電極あるいはエミッタ電極）の影響を受け０Ｖに近い値となっていることが考えられる。このような溝をゲート電極間に適宜配設することにより、溝が空乏層をゲート電極間の途中で繋げる役割を果たし、滑らかな空乏層を形成することができる。また、溝とゲート電極を電気的に接続する配線や部材を設ける必要がなく、簡単な構成で滑らかな空乏層を形成することができる。したがって、簡単な構成で、第２ゲート電極部の底部のエッジ部を空乏層で覆うことができる。
【００１１】
（請求項４に記載の発明）
半導体装置の溝は、第２ゲート電極部と同等の深さ方向の寸法を有するように構成されているのが好ましい。
溝や第２ゲート電極部の深さ方向の寸法が相対的に相違していると、深さ方向の寸法が大きい溝あるいは第２ゲート電極部の底部のエッジ部に、オフ状態の際に電界が集中する虞がある。本発明によれば、溝あるいは第２ゲート電極部の底部のエッジ部に電界集中が発生するのを防止することができる。
【発明の効果】
【００１２】
本発明によれば、半導体装置のオン抵抗ないしはオン電圧を低減するとともに、オフ耐圧を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下に説明する実施例の主要な特徴を列記しておく。
（第１実施形態）
ゲート電極は断面略Ｔ字型（プレーナ部及びトレンチ部）に形成されている。
（第２実施形態）
第３半導体領域は、第２半導体領域の表面側の一部に対を成して設けられている。ゲート電極のプレーナ部（第１ゲート電極部）は、対を成す第３半導体領域間にあって、対を成す第３半導体領域を分離している第２半導体領域の表面に絶縁層を介して対向するとともに、対を成す第３半導体領域の表面に亘って設けられている。ゲート電極のトレンチ部（第２ゲート電極部）は、両サイドに第２半導体領域が存在する位置において第２半導体領域を貫通して伸びている。
（第３実施形態）
ゲート電極のトレンチ部の深さと、第２半導体領域と第１半導体領域の界面の深さは、その界面から伸びる空乏層がトレンチ部の底部のエッジ部を覆う関係に設定されている。
（第４実施形態）
半導体装置には、ゲート電極と、絶縁部材が設けられている溝が交互に配設されている。
（第５実施形態）
半導体装置は、表面側にｎ型のエミッタ領域が設けられているとともに、裏面側にｐ型のコレクタ領域が設けられているＩＧＢＴである。
（第６実施形態）
ゲート電極間に設けられている溝の底部のエッジ部は、ｐ型のボディコンタクト領域で覆われている。
【実施例】
【００１４】
（第１実施例）
以下に第１実施例の半導体装置１を図１を参照して説明する。第１実施例は、パワーＭＯＳＦＥＴに本発明を適用したものである。
図１は、第１実施例の半導体装置１の断面図を示す。
図１に示すように、半導体装置１には、ｎ＋型のドレイン領域１０上にｎ−型のドリフト領域（特許請求の範囲の第１半導体領域の実施例）２０が設けられている。また、ドリフト領域２０の表面側（図１に示す上側）には、ｐ−型のボディ領域（特許請求の範囲の第２半導体領域の実施例）３０が設けられている。また、ボディ領域３０の表面側の一部には、ｎ＋型のソース領域４０，４０が対を成して設けられている。ボディ領域３０はドリフト領域２０の上面を全て覆っており、ドリフト領域２０は半導体装置１の表面に露出していない。
また、対を成すソース領域４０，４０の間に、断面略Ｔ字型のゲート電極５０が設けられている。ゲート電極５０は、半導体装置１の表面に接する第１ゲート電極部５１と、第１ゲート電極部５１と略直角を成して深さ方向（図１に示す下方向）に伸びている第２ゲート電極部５２を有している。ゲート電極５０は、絶縁層５０ａで覆われた導電性部材５０ｂで構成されている。これにより、第１ゲート電極部５１は、対を成すソース領域４０，４０間にあってソース領域４０，４０間を分離しているボディ領域３０の表面に絶縁層５０ａを介して対向している。そして、第１ゲート電極部５１は、ソース領域４０，４０の表面に亘って設けられている。また、第２ゲート電極部５２の幅は、一対のソース領域４０，４０間の幅よりも狭い。第２ゲート電極部５２は、一対のソース領域４０，４０間に存在するボディ領域３０の中央を、ボディ領域３０を貫通してドリフト領域２０に至るまで深さ方向に伸びている。したがって、第２ゲート電極部５２の側壁は、ソース領域４０，４０には対向しておらず、絶縁層５０ａを介してボディ領域３０に対向している。図１に示すように第２ゲート電極部５２の側壁には、表面から深さｄ１に至るまでボディ領域３０が対向している。
【００１５】
半導体装置１のソース領域４０にはソース電極（特に図示していない。）が接続され、ドレイン領域１０にはドレイン電極（特に図示していない。）が接続される。
半導体装置１を使用する場合には、ソース電極を接地するとともに、ドレイン電極に１０００（Ｖ）程度の正電圧を印加する。半導体装置１をオンするためには、ゲート電極５０にゲート電圧を印加する。これにより、第１ゲート電極部５１が絶縁層５０ａを介して対向しているボディ領域３０の表面がｎ型に反転してチャネル層が形成される。第２ゲート電極部５２が絶縁層５０ａを介して対向しているボディ領域３０の深さ方向の部分（表面から深さｄ１に至るまでの部分）がｎ型に反転してチャネル層が形成される。ｎ型のソース領域４０とｎ型のドレイン領域２０が導通し、ソース領域４０から流出した電子がドリフト領域２０に移動する。そして、半導体装置１がオン状態となる。
【００１６】
また、半導体装置１をオフ状態にする場合には、ゲート電極５０に印加していたゲート電圧を０Ｖとする。これにより、ボディ領域３０とドリフト領域２０の間に、図１に点線で囲まれた斜線部で示す空乏層ＤＬ１が形成される。図１に示す空乏層ＤＬ１は、第２ゲート電極部５２付近での深さ方向の寸法が厚みＬ１の形状にて形成されている。空乏層ＤＬ１は、第２ゲート電極部５２の底部のエッジ部Ｅを覆うように形成される。
なお、実際には、各ソース領域４０に隣接してｐ＋型のボディコンタクト領域が設けられる。そして、各ソース領域４０とともにソース電極に接続されて接地されている。これは、一般的な構成であるので、図の記載および詳細な説明は省略する。
【００１７】
本実施例の半導体装置１は、第２ゲート電極部５２の側壁にボディ領域３０が対向するように形成した。これにより、半導体装置１がオフ状態の際に、ドリフト領域２０とボディ領域３０の界面から伸びる空乏層ＤＬ１によって、ゲート電極５０の第２ゲート電極部５２の底部のエッジ部Ｅが覆われる。これにより、半導体装置１がオフ状態の際に、底部のエッジ部Ｅの近傍に電界が集中することを防止することができる。そのために、半導体装置１がオフ状態の際のゲート−ドレイン間の耐圧を向上させることができる。また、半導体装置１がオン状態の際には、ゲート電極５０に第２ゲート電極部５２が設けられていることにより、対を成すソース領域４０，４０間に寄生ＭＯＳトランジスタが形成されることがない。これにより、ゲート電極５０にゲート電圧を印加した際に、第２ゲート電極部５２近傍に電荷が集中して抵抗が低くなる。したがって、寄生ＪＦＥＴ抵抗が生じることもなく、半導体装置のオン抵抗を小さくすることができる。したがって、半導体装置１を用いれば、オン抵抗を低減するとともに、オフ耐圧を向上させることができる。
また、従来のトレンチゲート型のパワーＭＯＳＦＥＴと比較して、半導体装置１では、第１ゲート電極部５１に対向する水平方向のチャネル領域が確保される点で相違する。このため、半導体装置１では、その特性が、製造時の深さ方向のプロファイルのバラツキ等の影響を受け難い。これにより、半導体装置１は全体が均一に動作し易いという利点が得られる。
【００１８】
（第２実施例）
次に第２実施例の半導体装置１ａを図２、図３を参照して説明する。半導体装置１ａでは、ゲート電極５０の間にダミーの電極が設けられ、ダミー電極とゲート電極５０が電気的に接続されている。
図２に示す半導体装置は、第１実施例の半導体装置１と類似した構成ではあるが、半導体装置１と比較してゲート電極５０間のピッチが広い。この場合、半導体装置がオフ状態の際に形成される空乏層ＤＬ２の様子を、図２に点線で囲んだ斜線部で示す。このように、ゲート電極５０間のピッチが広いと、半導体装置がオフ状態の際に形成される空乏層ＤＬ２が横方向に伸びた状態となり、空乏層ＤＬ２の厚みＬ２が、図１に示す空乏層ＤＬ１の厚みＬ１と比較して小さくなる（空乏層ＤＬ２は、空乏層ＤＬ１と比較して薄くなっている）。すなわち、ボディ領域３０が第２ゲート電極部５２の側壁に対向するように形成されていても、オフ状態の際に形成される空乏層ＤＬ２により、ゲート電極５０の底部のエッジ部Ｅが覆われ難くなる。底部のエッジ部Ｅが空乏層ＤＬ２に覆われないと、オフ状態の際のゲート−ドレイン間耐圧が低減する。このように、負荷短絡耐量を高める等の目的で、ゲート電極５０間のピッチを広くすると、本発明の効果が薄れてくる。
そこで、第２実施例の半導体装置１ａでは、図３に示すように、ゲート電極５０間に、ボディ領域３０の表面からドリフト領域２０に至るまで、半導体装置１ａの深さ方向に溝６０を形成する。溝６０は、ゲート電極５０の第２ゲート電極部５２と同じ深さ（図３に示す上下方向の寸法）で形成されている。また、溝６０には、ゲート電極５０と同様、絶縁層６０ａで覆われた導電性部材６０ｂが配設される。そして、導電性部材６０ｂとゲート電極５０は配線で電気的に接続されて（図示省略）、同電位となっている。その他の構成は、図１に示す第１実施例の半導体装置１と同様である（同様の構成部材については、同一の符号を用いて表記してある）。
【００１９】
半導体装置１ａをオン状態にする場合には、ゲート電極５０にゲート電圧を印加する。これにより、第１ゲート電極部５１が絶縁層５０ａを介して対向しているボディ領域３０の表面がｎ型に反転してチャネル層が形成される。第２ゲート電極部５２が絶縁層５０ａを介して対向しているボディ領域３０の深さ方向の部分がｎ型に反転してチャネル層が形成される。ｎ型のソース領域４０とｎ型のドレイン領域２０が導通し、ソース領域４０から流出した電子がドリフト領域２０に移動する。そして、半導体装置１ａがオン状態となる。
この際、前述したように、溝６０の導電性部材６０ｂもゲート電極５０と同電位になっているが、溝６０の周囲にはｎ＋型のソース領域４０が設けられておらず、溝６０の周囲で電子の流れが生じることはない。これにより、負荷短絡耐量を高く保つことができる。
【００２０】
また、半導体装置１ａをオフ状態にする場合には、ゲート電極５０に印加していたゲート電圧を０Ｖとする。これにより、ボディ領域３０とドリフト領域２０の間に、図３に点線で囲まれた斜線部で示す空乏層ＤＬ３が形成される。図３に示す空乏層ＤＬ３は、第２ゲート電極部５２付近での深さ方向の寸法が厚みＬ３（空乏層ＤＬ３の厚みＬ３＜空乏層ＤＬ２の厚みＬ２）の形状にて形成されている。空乏層ＤＬ３は、第２ゲート電極部５２の底部のエッジ部Ｅ、および溝６０の底部のエッジ部を覆うように形成される。
【００２１】
一般的に、ゲート電極５０間のピッチを狭くすると、半導体装置がオフ状態の際に、隣接する空乏層が連なって空乏層が厚くなり形状が滑らかになり易い。これにより、空乏層で第２ゲート電極部５２の底部のエッジ部Ｅを覆い易く、オフ状態の際の耐圧を向上させ易い。しかしながら、ゲート電極５０間のピッチを狭くすると、半導体装置がオン状態の際の飽和電流が増大して負荷短絡耐量が減少し易い。したがって、ゲート電極５０間のピッチは、オフ耐圧、及びオン状態の際の負荷短絡耐量の兼ね合いに基づいて設定される。
本実施例の半導体装置１ａによれば、半導体装置１ａがオフ状態の際に、ゲート電極５０の電位とともに溝６０の電位も０Ｖとすることができる。このような溝６０をゲート電極５０間に適宜配設することにより、溝６０が，空乏層をゲート電極間の途中で繋げるとともに空乏層の厚みを厚くする役割を果たし、滑らかで厚い空乏層ＤＬ３を形成することができる。これにより、第２ゲート電極部５２の底部のエッジ部Ｅ、及び溝６０の底部のエッジ部Ｅを空乏層ＤＬ３で確実に覆うことができる。したがって、負荷短絡耐量が高く、なおかつオン抵抗が低く、オフ耐圧の高い半導体装置１ａを構成することができる。
【００２２】
第２実施例では、溝６０に導電性部材６０ｂが設けられ、ゲート電極５０と同電位にする場合について説明したが、図４に示すように、半導体装置１ｂのゲート電極５０間に溝７０が設けられ、溝７０に絶縁部材のみが配設されていてもよい。この場合、図３に示した溝６０のように、半導体装置がオフ状態の際にゲート電極５０と同じ０Ｖにすることがはできないが、溝７０はソース電極（ソース領域４０に接続する電極）等周囲の電位に影響されて０Ｖに近い電位となる。このような溝７０を、ゲート電極５０間に適宜配設することにより、図３に示した溝６０程空乏層を厚くする効果はないものの、滑らかな空乏層を形成することができる。また、この構成によれば、溝７０とゲート電極を電気的に接続する配線や部材を設ける必要がなく、簡単な構成で滑らかな空乏層ＤＬ４を形成することができる。したがって、簡単な構成で、第２ゲート電極部５２の底部のエッジ部Ｅを空乏層ＤＬ４で覆うことができる。
また、図５に示すように、溝８０は第２ゲート電極部５２の深さ方向の寸法と同等ではなくてもよい。一般的に、溝あるいは第２ゲート電極部５２の深さ方向の寸法が相対的に大きいものほど底部のエッジ部に電界が集中し易い。そこで、溝の深さ方向の寸法を調整することにより、耐圧のバランスを調整することができる。
【００２３】
また、図６に示すように、ＩＧＢＴとして構成される半導体装置１ｄに本発明を適用してもよい。半導体装置１ｄには、ｐ＋型のコレクタ領域１２の上部にｎ＋型のバッファ領域１１が設けられている。ｎ＋型のバッファ領域１１の上部にはｎ−型のドリフト領域（特許請求の範囲の第１半導体領域の実施例）２０が設けられている。また、ドリフト領域２０の表面側（図６に示す上側）には、ｐ−型のボディ領域（特許請求の範囲の第２半導体領域の実施例）３０とｐ型のボディコンタクト領域９１が設けられている。また、ボディ領域３０の表面側の一部には、ｎ＋型のエミッタ領域４１，４１が対を成して設けられている。ボディ領域３０と、ボディコンタクト領域９１はドリフト領域２０の上面を全て覆っており、ドリフト領域２０は半導体装置１ｄの表面に露出していない。ボディ領域３０、ボディコンタクト領域９１、エミッタ領域４１は、ドリフト領域２０の表面からのイオン注入と熱拡散によりそれぞれ形成される。
また、対を成すエミッタ領域４１，４１の間には、断面略Ｔ字型のゲート電極５０が設けられている。ゲート電極５０の構成は、図１に示す半導体装置１（第１実施例）及び図３に示す半導体装置１ａ（第２実施例）と同様であるので説明を省略する。同様の構成部材については、同一の符号を用いて表記してある。
半導体装置１ｄでは、図６に示すように、ゲート電極５０間に、ボディコンタクト領域９１の表面から半導体装置１ｄの深さ方向に溝６０を形成する。溝６０は、ゲート電極５０の第２ゲート電極部５２と同じ深さ（図６に示す上下方向の寸法）で形成されている。ボディコンタクト領域９１は、溝６０の底部のエッジ部を覆うように形成されている。溝６０には、図３に示した溝６０と同様、絶縁層６０ａで覆われた導電性部材６０ｂが配設される。そして、導電性部材６０ｂとゲート電極５０は配線で電気的に接続されて（図示省略）、同電位となっている。
【００２４】
半導体装置１ｄを使用する場合には、エミッタ領域４１に接続されているエミッタ電極（図示省略）を接地するとともに、コレクタ領域１２に接続されているコレクタ電極（図示省略）に１０００（Ｖ）程度の正電圧を印加する。そして、半導体装置１ｄをオンするためには、ゲート電極５０にゲート電圧を印加する。これにより、第１ゲート電極部５１が絶縁層５０ａを介して対向しているボディ領域３０の表面がｎ型に反転してチャネル層が形成される。第２ゲート電極部５２が絶縁層５０ａを介して対向しているボディ領域３０の深さ方向の部分がｎ型に反転してチャネル層が形成される。これにより、ｎ型のエミッタ領域４１とｎ型のドリフト領域２０が導通し、エミッタ領域４１から流出した電子がドリフト領域２０に移動する。それと同時に、正孔（ホール）が、コレクタ領域１２からバッファ領域１１を経てドリフト領域２０に移動する。この結果、ドリフト領域２０において伝導度変調現象が生じ、エミッタ領域４１とコレクタ領域１２間が導通する。そして、半導体装置１ｄがオン状態となる。この際、前述したように、溝６０の導電性部材６０ｂもゲート電極５０と同電位になっているが、溝６０の周囲にはｎ＋型のエミッタ領域４１が設けられておらず、溝６０の周囲で電子の流れが生じることはない。これにより、負荷短絡耐量を高く保つことができる。
また、半導体装置１ｄをオフ状態にする場合には、ゲート電極５０に印加していたゲート電圧を０Ｖとする。これにより、ボディ領域３０とドリフト領域２０の間に、図６に点線で囲まれた斜線部で示す空乏層ＤＬ６が形成される。図６に示す空乏層ＤＬ６は、第２ゲート電極部５２の底部のエッジ部Ｅを覆うように形成される。
【００２５】
このように、第２ゲート電極部５２を設けることにより、オン状態の際には、第２ゲート電極部５２が絶縁層５０ａを介して対向しているボディ領域３０の深さ方向の部分にもチャネル層が形成され、半導体装置１ｄのオン電圧を低減することができる。また、ボディ領域３０を第２ゲート電極部５２の側壁に対向させるとともに溝６０を設けることにより、半導体装置１ｄがオフ状態の際には、厚みのある空乏層ＤＬ６が第２ゲート電極部５２の底部のエッジ部Ｅを覆うように構成する。また、溝６０の底部のエッジ部は、ボディコンタクト領域９１で覆われおり、ドリフト領域２０にさらされていない。これにより、半導体装置１ｄのオフ耐圧を向上させることができる。したがって、負荷短絡耐量が高く、なおかつオン電圧が低く、オフ耐圧の高い半導体装置１ｄを構成することができる。
なお、半導体装置１ｄがオフ状態の際に、厚みのある空乏層ＤＬ６が、図６のように第２ゲート電極部５２の底部のエッジ部Ｅを覆うとともに、溝６０の底部のエッジ部も覆うように構成されていれば、溝６０の底部のエッジ部は、ボディコンタクト領域９１に覆われていなくてもよい。
半導体装置１ｄを用いれば、従来のトレンチゲート型のＩＧＢＴと比較して、ゲート電圧を０Ｖにしても、寄生サイリスタの影響によりターンオフしない現象（ラッチアップ現象）の発生を抑制することができる。
【００２６】
また、図７に示すようなＩＧＢＴとして構成される半導体装置１ｅに、本発明を適用してもよい。半導体装置１ｅには、ドリフト領域２０の表面側（図７に示す上側）に、ボディ領域３０、ｐ−型の半導体領域９３が設けられている。ボディ領域３０とｐ−型の半導体領域９３の間には、ｐ型のボディコンタクト領域９２，９２が対を成して設けられている。また、ボディコンタクト領域９２の表面側の一部には、ｎ＋型のエミッタ領域４１，４１がそれぞれに設けられている。したがって、ｐ型のボディコンタクト領域９２によってエミッタ領域４１の下部が覆われている。また、ボディ領域３０と、ｐ−型の半導体領域９３と、ボディコンタクト領域９２はドリフト領域２０の上面を全て覆っており、ドリフト領域２０は半導体装置１ｅの表面に露出していない。ボディ領域３０、ｐ−型の半導体領域９３、ボディコンタクト領域９２、エミッタ領域４１は、ドリフト領域２０の表面からのイオン注入と熱拡散によりそれぞれ形成される。
対を成すエミッタ領域４１，４１の間には、断面略Ｔ字型のゲート電極５０が設けられている。また、ゲート電極５０間に、ｐ−型の半導体領域９３の表面から深さ方向に溝６０を形成する。ゲート電極５０、及び溝６０の構成は、図３に示す半導体装置１ａ（第２実施例）と同様であるので説明を省略する。同様の構成部材については、同一の符号を用いて表記してある。
【００２７】
半導体装置１ｅを使用する場合には、図６の半導体装置１ｄと同様、エミッタ電極を接地するとともに、コレクタ電極に１０００（Ｖ）程度の正電圧を印加する。そして、半導体装置１ｅをオンするためには、ゲート電極５０にゲート電圧を印加する。これにより、第１ゲート電極部５１が絶縁層５０ａを介して対向しているボディコンタクト領域９２及びボディ領域３０の表面がｎ型に反転してチャネル層が形成される。第２ゲート電極部５２が絶縁層５０ａを介して対向しているボディ領域３０の深さ方向の部分がｎ型に反転してチャネル層が形成される。これにより、ｎ型のエミッタ領域４１とｎ型のドリフト領域２０が導通し、半導体装置１ｅがオン状態となる。なお、ボディコンタクト領域９２のｐ型不純物濃度は、ｐ-型のボディ領域３０よりも濃いものの、少なくともゲート電極５０に対向している部分については、チャネル層が形成される程度の濃度に設定されている。
また、半導体装置１ｅをオフするためには、ゲート電極５０に印加していたゲート電圧を０Ｖとする。これにより、ボディ領域３０、ｐ型半導体領域９３及びボディコンタクト領域９２と、ドリフト領域２０のｐｎ接合面に、図７に点線で囲まれた斜線部で示す空乏層ＤＬ７が形成される。空乏層ＤＬ７は、第２ゲート電極部５２の底部のエッジ部Ｅ、及び溝６０の底部のエッジ部を覆うように形成される。
半導体装置１ｅを用いれば、図６に示す半導体装置１ｄと同様、従来のトレンチゲート型のＩＧＢＴと比較して、ゲート電圧を０Ｖにしても、寄生サイリスタの影響によりターンオフしない現象（ラッチアップ現象）の発生を抑制することができる。
【００２８】
また、図８に示すようなＩＧＢＴとして構成される半導体装置１ｆに本発明を適用してもよい。半導体装置１ｆには、ドリフト領域２０の表面側（図８に示す上側）に、ｐ−型のボディ領域３０、ｐ型のボディコンタクト領域９４が設けられている。ボディコンタクト領域９４の表面側の一部には、ｎ＋型のエミッタ領域４１，４１がそれぞれに設けられている。したがって、ボディコンタクト領域９４によってエミッタ領域４１の下部が覆われている。ボディ領域３０とボディコンタクト領域９４はドリフト領域２０の上面を全て覆っており、ドリフト領域２０は半導体装置１ｆの表面に露出していない。ボディ領域３０、ボディコンタクト領域９４、エミッタ領域４１は、ドリフト領域２０の表面からのイオン注入と熱拡散によりそれぞれ形成される。
対を成すエミッタ領域４１，４１の間には、断面略Ｔ字型のゲート電極５０が設けられている。また、ゲート電極５０間に、ボディコンタクト領域９４の表面から深さ方向に溝６０を形成する。ゲート電極５０、及び溝６０の構成は、図３に示す半導体装置１ａ（第２実施例）と同様であるので説明を省略する。同様の構成部材については、同一の符号を用いて表記してある。
【００２９】
半導体装置１ｆを使用する場合には、図６の半導体装置１ｄと同様、エミッタ電極を接地するとともに、コレクタ電極に１０００（Ｖ）程度の正電圧を印加する。そして、半導体装置１ｆをオンするためには、ゲート電極５０にゲート電圧を印加する。これにより、第１ゲート電極部５１が絶縁層５０ａを介して対向しているボディコンタクト領域９４及びボディ領域３０の表面がｎ型に反転してチャネル層が形成される。第２ゲート電極部５２が絶縁層５０ａを介して対向しているボディ領域３０の深さ方向の部分がｎ型に反転してチャネル層が形成される。これにより、ｎ型のエミッタ領域４１とｎ型のドリフト領域２０が導通し、半導体装置１ｆがオン状態となる。なお、ボディコンタクト領域９４のｐ型不純物濃度は、ｐ-型のボディ領域３０よりも濃いものの、少なくともゲート電極５０に対向している部分については、チャネル層が形成される程度の濃度に設定されている。
また、半導体装置１ｆをオフするためには、ゲート電極５０に印加していたゲート電圧を０Ｖとする。これにより、ボディ領域３０及びボディコンタクト領域９４と、ドリフト領域２０のｐｎ接合面に、図８に点線で囲まれた斜線部で示す空乏層ＤＬ８が形成される。空乏層ＤＬ８は、第２ゲート電極部５２の底部のエッジ部Ｅ、及び溝６０の底部エッジ部を覆うように形成される。
半導体装置１ｆを用いれば、図６に示す半導体装置１ｄと同様、従来のトレンチゲート型のＩＧＢＴと比較して、ゲート電圧を０Ｖにしても、寄生サイリスタの影響によりターンオフしない現象（ラッチアップ現象）の発生を抑制することができる。
【００３０】
また、図３及び図６に示す溝６０、図４に示す溝７０、図５に示す溝８０は、ゲート電極５０間に複数設けられていてもよい。各半導体装置１ａ，１ｂ，１ｃ，１ｄに溝６０、溝７０、溝８０を配設することにより、各半導体装置がオフ状態の際に形成される空乏層ＤＬ３，ＤＬ４，ＤＬ５，ＤＬ６が滑らかになる（あるいは、滑らかで厚くなる）ことによって第２ゲート電極部５２の底部のエッジ部Ｅが覆われればよい。
なお、実施例では、半導体装置は、ゲート電極５０が対を成すソース領域４０，４０間にあって、対を成すソース領域４０，４０を分離しているボディ領域３０の表面に絶縁層５０ａを介して対向している第１ゲート電極５１を有している場合について説明した。しかしながら、第１ゲート電極５１が１つのソース領域４０に絶縁層５０ａを介して対向している半導体装置についても本発明を適用して、その効果を得ることができる。
【００３１】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３２】
【図１】第１実施例の半導体装置１の断面図を示す。
【図２】半導体装置１に設けられたゲート電極のピッチが広い場合に、半導体装置１がオフ状態の際に形成される空乏層ＤＬ２の様子示す。
【図３】第２実施例の半導体装置１ａの断面図を示す。
【図４】ゲート電極５０間に設けられた溝７０が絶縁体のみで構成されている半導体装置１ｂの断面図を示す。
【図５】溝８０の深さ方向の寸法が、第２ゲート電極部５２の深さ方向の寸法と相違する場合の半導体装置１ｃの断面図を示す。
【図６】半導体装置１ｄがＩＧＢＴであって、ｐ型のボディコンタクト領域９１によって溝６０の底部のエッジ部が覆われている場合の断面図を示す。
【図７】半導体装置１ｅがＩＧＢＴであって、ｐ型のボディコンタクト領域９２によってエミッタ領域４１の下部が覆われている場合の断面図を示す。
【図８】半導体装置１ｆがＩＧＢＴであって、ｐ型のボディコンタクト領域９４によってエミッタ領域４１の下部が覆われているとともに、溝６０の底部のエッジ部が覆われている場合の断面図を示す。
【図９】従来の半導体装置１００の断面図を示す。
【符号の説明】
【００３３】
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ  半導体装置
１０  ドレイン領域
１１  バッファ領域
１２  コレクタ領域
２０  ドリフト領域
３０  ボディ領域
４０  ソース領域
４１  エミッタ領域
５０  ゲート電極
５０ａ  絶縁層
５０ｂ  導電性部材
５１  第１ゲート電極部
５２  第２ゲート電極部
６０，７０，８０  溝
９１，９２，９４  ボディコンタクト領域
９３  ｐ-型の半導体領域
ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５，ＤＬ６，ＤＬ７，ＤＬ８  空乏層
【図１】
2007142254.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2007142254.tif 000010
【図９】
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