(57)【要約】【課題】半導体基板の主面上に複数の増幅器が形成された半導体装置であってコスト低減および高性能化の両立が可能な半導体装置を提供する。【解決手段】半導体基板の主面上に、２個の増幅器Ｅ１，Ｅ２、２個の接地ノードＣ１，Ｃ２、および、配線Ａ，Ｆ，Ｄ０，Ｄ１，Ｄ２，Ｂ０，Ｂ１，Ｂ２，Ｃｘが形成されている。図面上において、上下方向に２個の増幅器Ｅ１，Ｅ２が配列され、下方の増幅器Ｅ１に接続される接地ノードＣ１が該増幅器Ｅ１より更に下方に配置され、上方の増幅器Ｅ２に接続される接地ノードＣ２が該増幅器Ｅ２より更に上方に配置されている。誘導配線Ｆは、共通入力用配線Ｄ０の途中から分岐した配線であって、共通入力用配線Ｄ０に対して非対称である。シールド用配線Ｃｘは、２個の増幅器Ｅ１，Ｅ２それぞれの入力端に接続される入力用配線Ｄ１，Ｄ２と誘導配線Ｆとの間に配設されている。【選択図】図１
2007294510.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上に、
各々入力端に入力した電気信号を増幅して出力端から出力する複数の増幅器と、
前記複数の増幅器それぞれの入力端に入力されるべき電気信号を分岐位置まで伝搬させる共通入力用配線と、
前記分岐位置から前記複数の増幅器それぞれの入力端まで電気信号を伝搬させる複数の入力用配線と、
前記共通入力用配線の途中から分岐した配線であって、前記共通入力用配線に対して非対称である誘導配線と、
前記入力用配線と前記誘導配線との間に配設され、前記誘導配線から前記入力用配線へ及ぶ影響をシールドするシールド用配線と、
を備える半導体装置。
【請求項２】
半導体基板の主面上に、
各々入力端に入力した電気信号を増幅して出力端から出力する複数の増幅器と、
前記複数の増幅器それぞれの出力端から出力される電気信号を分岐位置まで伝搬させる複数の出力用配線と、
前記分岐位置から電気信号を更に伝搬させる共通出力用配線と、
前記共通出力用配線の途中から分岐した配線であって、前記共通出力用配線に対して非対称である誘導配線と、
前記出力用配線と前記誘導配線との間に配設され、前記誘導配線から前記出力用配線へ及ぶ影響をシールドするシールド用配線と、
を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の主面上に増幅器が形成された半導体装置に関するものである。
【背景技術】
【０００２】
半導体基板の主面上に増幅器が形成された半導体装置は例えば高周波用パワーアンプとして用いられ、その増幅器はバイポーラ接合型トランジスタ（Bipolar Junction Transistor、以下「ＢＪＴ」という。）または電界効果型トランジスタ（Field Effective Transistor、以下「ＦＥＴ」という。）を含む。
【０００３】
一般に、ＢＪＴを含む増幅器は、ＢＪＴのエミッタ端子が容量素子を介して接地電位に対してＡＣ的に接続され、或いは、エミッタ端子が接地電位に対してＡＣ的にもＤＣ的にも接続される。また、ＦＥＴを含む増幅器は、ＦＥＴのソース端子が容量素子を介して接地電位に対してＡＣ的に接続され、或いは、ソース端子が接地電位に対してＡＣ的にもＤＣ的にも接続される。また、半導体基板上の増幅器のエミッタ端子またはソース端子と接続される接地ノードは、ボンディングワイヤ，バンプまたは貫通電極を介して、該半導体基板とは別個のパッケージ等の接地領域に電気的に接続される。
【０００４】
このような半導体基板の主面上に増幅器が形成された半導体装置として、非特許文献１に開示された構成のものが知られている。この文献に開示された半導体装置は、並列的に配置された複数の増幅器を有しており、増幅されるべき電気信号をパワー分岐して複数の増幅器それぞれの入力端に入力し、また、複数の増幅器それぞれにおいて増幅されて出力された電気信号をパワー合成して出力するものである。
【０００５】
複数の増幅器が配置される場合、一般に、半導体基板上において複数の増幅器それぞれに対して別個に接地ノードが設けられ、また、その接地ノードとパッケージ等の接地領域とを互いに接続するボンディングワイヤ，バンプまたは貫通電極も別個に設けられる。このようにすることにより、相互インダクタンスが低減され、全体のインピーダンスが低減され得る。
【０００６】
また、複数の増幅器が配置される場合、一般に、その配置の対称性や均等性が考慮される。その結果、複数の増幅器それぞれは、共通のレイアウトのものが一定方向に一定間隔で配列され、或いは、互いに鏡像関係にある２種類のレイアウトのものが交互に一定方向に一定間隔で配列される。また、一定方向に配列された複数の増幅器それぞれの入力端は一方の側に有り、複数の増幅器それぞれの出力端は他方の側に有る。
【０００７】
図１９は、従来の半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。この図では、２個の増幅器Ｅ１，Ｅ２、２個の接地ノードＣ１，Ｃ２、および、配線Ａ，Ｆ，Ｄ０，Ｄ１，Ｄ２，Ｂ１，Ｂ２，Ｂ０が示されている。この図面上において、上下方向に２個の増幅器Ｅ１，Ｅ２が配列され、下方の増幅器Ｅ１に接続される接地ノードＣ１が該増幅器Ｅ１より更に下方に配置され、上方の増幅器Ｅ２に接続される接地ノードＣ２が該増幅器Ｅ２より更に上方に配置されている。また、２個の増幅器Ｅ１，Ｅ２それぞれの入力端が左方に有り、２個の増幅器Ｅ１，Ｅ２それぞれの出力端が右方に有る。
【０００８】
２個の増幅器Ｅ１，Ｅ２それぞれの入力側（左方）に設けられた共通入力用配線Ｄ０は、ＡＣ結合用の容量素子を介して配線Ａと接続され、該容量素子から分岐位置ＰＩまで延在している。分岐位置ＰＩから増幅器Ｅ１の入力端まで入力用配線Ｄ１が延在し、分岐位置ＰＩから増幅器Ｅ２の入力端まで入力用配線Ｄ２が延在している。さらに、増幅器Ｅ１及びＥ２にＤＣバイアス電圧を供給するための配線Ｆが、容量素子と分岐位置ＰＩとの間において、共通入力用配線Ｄ０と接続されており、当該接続点から上方に延在している。増幅器Ｅ１の出力端から分岐位置ＰＯまで出力用配線Ｂ１が延在し、増幅器Ｅ２の出力端から分岐位置ＰＯまで出力用配線Ｂ２が延在し、また、分岐位置ＰＯから更に右方に共通出力用配線Ｂ０が延在している。
【０００９】
このように構成される半導体装置において、配線Ａおよび容量素子を経て共通入力用配線Ｄ０を伝搬して来たＡＣ信号と、配線Ｆを伝搬して来たＤＣ信号とは、互いに重畳されて分岐位置ＰＩに至り、その分岐位置ＰＩにおいてパワー分岐されて、入力用配線Ｄ１，Ｄ２を経て増幅器Ｅ１，Ｅ２それぞれの入力端に入力される。また、増幅器Ｅ１，Ｅ２それぞれにおいて増幅されて出力端から出力された電気信号は、出力用配線Ｂ１，Ｂ２を経て分岐位置ＰＯに至り、その分岐位置ＰＯにおいてパワー合成されて、共通出力用配線Ｂ０を更に伝搬して行く。
【非特許文献１】Cheng-Chi Yen, et al, “A 0.25-μm 20-dBm 2.4-GHz CMOS Power Amplifier With an IntegratedDiode Linearizer”, IEEE Microwave and Wireless Components Letters, Vol.13,No.2, pp.45-47 (2003).
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、図１９に示されたレイアウトのように、半導体基板の主面上において、増幅器Ｅ１，Ｅ２、接地ノードＣ１，Ｃ２、入力用配線Ｄ１，Ｄ２、および、出力用配線Ｂ１，Ｂ２は、対称性よく配置され得る。しかし、分岐位置ＰＩより左方に有る配線Ａ，Ｆは、対称性よく配置されるとは限らない。図１９に示されたレイアウトでは、配線Ｆは、共通入力用配線Ｄ０との接続点から上方に延在しており、共通入力用配線Ｄ０に対して非対称である。
【００１１】
このような非対称性が存在する場合、入力用配線Ｄ１，Ｄ２それぞれは、配線Ｆとの間の容量結合や誘導結合に因る影響が互いに異なり、それ故、電位や電流が互いに異なってしまう。以下、このように、共通入力用配線もしくは共通出力用配線の途中から分岐した配線であって、この共通入力用配線もしくは共通出力用配線に対して非対称であり、複数の入力配用線もしくは複数の出力用配線に対して、それぞれ容量結合や誘導結合による影響を異なるように及ぼす配線を誘導配線と言う。そして、入力用配線Ｄ１，Ｄ２それぞれの電位や電流が互いに異なると、増幅器Ｅ１，Ｅ２において増幅されて出力端から出力される電気信号の振幅や位相が互いに異なってしまう。その結果、分岐位置ＰＯでパワー合成された後の電気信号のパワーは、増幅器Ｅ１，Ｅ２それぞれの出力端から出力された電気信号のパワーの和より小さくなる。
【００１２】
図２０は、図１９にレイアウトが示された従来の半導体装置における増幅器Ｅ１の出力電気信号、増幅器Ｅ２の出力電気信号、および、分岐位置ＰＯでパワー合成された後の電気信号、それぞれの波形の一例を示す図である。図２０（ａ）は増幅器Ｅ１の出力電気信号を示し、同図（ｂ）は増幅器Ｅ２の出力電気信号を示し、同図（ｃ）は分岐位置ＰＯでパワー合成された後の電気信号を示す。このように、パワー合成の際にロスが生じてしまい、増幅性能劣化が生じる。更なる高集積化を意図して誘導配線Ｆと入力用配線Ｄ１，Ｄ２との間の距離を小さくしようとすると、上記のような性能劣化は顕著となる。このことから、コスト低減および高性能化の両立は困難である。
【００１３】
本発明は、上記問題点を解消する為になされたものであり、半導体基板の主面上に複数の増幅器が形成された半導体装置であってコスト低減および高性能化の両立が可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る半導体装置は、半導体基板の主面上に、(1) 各々入力端に入力した電気信号を増幅して出力端から出力する複数の増幅器と、(2) 複数の増幅器それぞれの入力端に入力されるべき電気信号を分岐位置まで伝搬させる共通入力用配線と、(3) 分岐位置から複数の増幅器それぞれの入力端まで電気信号を伝搬させる複数の入力用配線と、(4) 共通入力用配線の途中から分岐した配線であって、共通入力用配線に対して非対称である誘導配線と、(5) 入力用配線と誘導配線との間に配設され、誘導配線から入力用配線へ及ぶ影響をシールドするシールド用配線と、を備えることを特徴とする。
【００１５】
また、本発明に係る半導体装置は、半導体基板の主面上に、(1) 各々入力端に入力した電気信号を増幅して出力端から出力する複数の増幅器と、(2) 複数の増幅器それぞれの出力端から出力される電気信号を分岐位置まで伝搬させる複数の出力用配線と、(3) 分岐位置から電気信号を更に伝搬させる共通出力用配線と、(4) 共通出力用配線の途中から分岐した配線であって、共通出力用配線に対して非対称である誘導配線と、(5) 出力用配線と誘導配線との間に配設され、誘導配線から出力用配線へ及ぶ影響をシールドするシールド用配線と、を備えることを特徴とする。
【００１６】
また、シールド用配線は、複数の増幅器の入力端側および出力端側の双方に設けられていてもよい。
【発明の効果】
【００１７】
本発明に係る半導体装置は、半導体基板の主面上に複数の増幅器が形成された半導体装置であって、コスト低減および高性能化の両立が可能である。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１９】
（第１実施形態）
先ず、本発明に係る半導体装置の第１実施形態について説明する。図１は、第１実施形態に係る半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。この図に示されるように、第１実施形態に係る半導体装置は、半導体基板の主面上に、２個の増幅器Ｅ１，Ｅ２、２個の接地ノードＣ１，Ｃ２、および、配線Ａ，Ｆ，Ｄ０，Ｄ１，Ｄ２，Ｂ０，Ｂ１，Ｂ２，Ｃｘが形成されている。
【００２０】
この図面上において、上下方向に２個の増幅器Ｅ１，Ｅ２が配列され、下方の増幅器Ｅ１に接続される接地ノードＣ１が該増幅器Ｅ１より更に下方に配置され、上方の増幅器Ｅ２に接続される接地ノードＣ２が該増幅器Ｅ２より更に上方に配置されている。また、２個の増幅器Ｅ１，Ｅ２それぞれの入力端が左方に有り、２個の増幅器Ｅ１，Ｅ２それぞれの出力端が右方に有る。
【００２１】
２個の増幅器Ｅ１，Ｅ２それぞれは、エミッタ接地のＢＪＴまたはソース接地のＦＥＴを含み、入力端に入力した電気信号を増幅して出力端から出力する。エミッタ接地のＢＪＴを含む増幅器では、ＢＪＴのエミッタ端子が接地ノードに対して少なくともＡＣ的に接続され、ＢＪＴのベース端子が増幅器の入力端に接続され、ＢＪＴのコレクタ端子が増幅器の出力端に接続されている。一方、ソース接地のＦＥＴを含む増幅器では、ＦＥＴのソース端子が接地ノードに対して少なくともＡＣ的に接続され、ＦＥＴのゲート端子が増幅器の入力端に接続され、ＦＥＴのドレイン端子が増幅器の出力端に接続されている。
【００２２】
２個の増幅器Ｅ１，Ｅ２それぞれの入力側（左方）に設けられた共通入力用配線Ｄ０は、ＡＣ結合用の容量素子を介して配線Ａと接続され、該容量素子から分岐位置ＰＩまで延在している。分岐位置ＰＩから増幅器Ｅ１の入力端まで入力用配線Ｄ１が延在し、分岐位置ＰＩから増幅器Ｅ２の入力端まで入力用配線Ｄ２が延在している。さらに、増幅器Ｅ１及びＥ２にＤＣバイアス電圧を供給するための誘導配線Ｆは、容量素子と分岐位置ＰＩとの間において共通入力用配線Ｄ０と接続されており、当該接続点から上方に延在しており、共通入力用配線Ｄ０に対して非対称である。ここで、誘導配線とは、共通入力用配線もしくは共通出力用配線の途中から分岐した配線であって、この共通入力用配線もしくは共通出力用配線に対して非対称であり、複数の入力配用線もしくは複数の出力用配線に対して、それぞれ容量結合や誘導結合による影響を異なるように及ぼす配線を誘導配線と言う。また、増幅器Ｅ１の出力端から分岐位置ＰＯまで出力用配線Ｂ１が延在し、増幅器Ｅ２の出力端から分岐位置ＰＯまで出力用配線Ｂ２が延在し、また、分岐位置ＰＯから更に右方に共通出力用配線Ｂ０が延在している。
【００２３】
シールド用配線Ｃｘは、２個の増幅器Ｅ１，Ｅ２それぞれの入力端に接続される入力用配線Ｄ１，Ｄ２を挟んで、２個の増幅器Ｅ１，Ｅ２の反対側に設けられている。換言すれば、シールド用配線Ｃｘの右方に入力用配線Ｄ１，Ｄ２および分岐位置ＰＩが存在し、シールド用配線Ｃｘの左方に誘導配線Ｆが存在する。平面的に見ればシールド用配線Ｃｘと共通入力用配線ＤＯとは互いに交差するが、当該交差部は多層配線構造となっていて、シールド用配線Ｃｘと共通入力用配線ＤＯとは互いに電気的に接続されてはいない。また、シールド用配線Ｃｘは、一端が接地ノードＣ１に接続され、他端が接地ノードＣ２に接続されている。
【００２４】
半導体基板上の増幅器Ｅ１，Ｅ２のエミッタ端子またはソース端子と接続される接地ノードＣ１，Ｃ２は、ボンディングワイヤ，バンプまたは貫通電極を介して、該半導体基板とは別個のパッケージ等の接地領域に電気的に接続される。これにより、シールド用配線Ｃｘは接地電位とされる。
【００２５】
このように構成される半導体装置において、配線Ａには、同一半導体基板上の他の回路から出力されたＡＣ信号が伝搬され、或いは、外部の信号源からのＡＣ信号が伝搬される。また、誘導配線Ｆには、同一半導体基板上の他の回路から出力されたＤＣ信号が伝搬され、或いは、外部の信号源からのＤＣ信号が伝搬される。配線Ａおよび容量素子を経て共通入力用配線Ｄ０を伝搬して来たＡＣ信号と、誘導配線Ｆを伝搬して来たＤＣ信号とは、互いに重畳されて分岐位置ＰＩに至り、その分岐位置ＰＩにおいてパワー分岐されて、入力用配線Ｄ１，Ｄ２を経て増幅器Ｅ１，Ｅ２それぞれの入力端に入力される。また、増幅器Ｅ１，Ｅ２それぞれにおいて増幅されて出力端から出力された電気信号は、出力用配線Ｂ１，Ｂ２を経て分岐位置ＰＯに至り、その分岐位置ＰＯにおいてパワー合成されて、共通出力用配線Ｂ０を更に伝搬して行く。誘導配線Ｆは、ＡＣ信号が伝搬する共通入力用配線Ｄ０から分岐された配線であるから、誘導配線Ｆの電位は、このＡＣ信号に応じて変動する。この誘導配線Ｆの電位変動により、誘導配線Ｆと容量結合や誘導結合を持つ配線等の電位は影響を受ける。
【００２６】
本実施形態に係る半導体装置では、入力用配線Ｄ１，Ｄ２と誘導配線Ｆとの間にシールド用配線Ｃｘが設けられていることにより、入力用配線Ｄ１，Ｄ２それぞれは、誘導配線Ｆとの間の容量結合や誘導結合に因る影響が低減され、それ故、電位や電流の差が小さくなる。そして、入力用配線Ｄ１，Ｄ２それぞれの電位や電流の差が小さくなることから、増幅器Ｅ１，Ｅ２において増幅されて出力端から出力される電気信号の振幅や位相の差も互いに小さくなる。その結果、分岐位置ＰＯでパワー合成された後の電気信号のパワーは、増幅器Ｅ１，Ｅ２それぞれの出力端から出力された電気信号のパワーの和と略等しくなる。
【００２７】
図２は、図１にレイアウトが示された第１実施形態に係る半導体装置における増幅器Ｅ１の出力電気信号、増幅器Ｅ２の出力電気信号、および、分岐位置ＰＯでパワー合成された後の電気信号、それぞれの波形の一例を示す図である。図２（ａ）は増幅器Ｅ１の出力電気信号を示し、同図（ｂ）は増幅器Ｅ２の出力電気信号を示し、同図（ｃ）は分岐位置ＰＯでパワー合成された後の電気信号を示す。このように、パワー合成の際のロスが低減され、増幅性能劣化が抑制される。コスト低減の為に高集積化を意図して誘導配線Ｆと入力用配線Ｄ１，Ｄ２との間の距離を小さくしようとした際にも、上記のような性能劣化が抑制される。このことから、コスト低減および高性能化の両立が可能となる。
【００２８】
次に、シールド用配線Ｃｘを設けたことに因る効果を確かめる為に行ったシミュレーションの結果を、図３〜図７を用いて説明する。図３は、シミュレーションの際に想定した３つのタイプの配線レイアウトを示す図である。同図（ａ）に示されるタイプ１の配線レイアウトは、共通入力用配線Ｄ０および入力用配線Ｄ１，Ｄ２を有する。同図（ｂ）に示されるタイプ１の配線レイアウトは、共通入力用配線Ｄ０および入力用配線Ｄ１，Ｄ２に加えて誘導配線Ｆを更に有しており、図１９に示された従来の配線レイアウトに相当する。また、同図（ｃ）に示されるタイプ１の配線レイアウトは、共通入力用配線Ｄ０，入力用配線Ｄ１，Ｄ２および誘導配線Ｆに加えてシールド用配線Ｃｘを更に有しており、図１に示された本実施形態の配線レイアウトに相当する。
【００２９】
各配線の幅は１０μｍである。入力用配線Ｄ１，Ｄ２の上下方向の長さは２００μｍであり、シールド用配線Ｃｘの上下方向の長さも２００μｍである。入力用配線Ｄ２と誘導配線Ｆとの中心間距離は５０μｍであり、入力用配線Ｄ１，Ｄ２とシールド用配線Ｃｘとの中心間距離は２５μｍであり、シールド用配線Ｃｘと誘導配線Ｆとの中心間距離は２５μｍである。
【００３０】
図４は、シミュレーションの際に想定したシールド用配線Ｃｘと共通入力用配線ＤＯとの交差部の近傍位置における多層配線構造を示す図である。一般に、配線層は、半導体基板表面を形成するのが好ましく、このようにすることにより、層厚を大きくすることができ、インピーダンスを低減することができる。ただし、シールド用配線Ｃｘと共通入力用配線ＤＯとの交差部では、両配線が電気的に接続されないようにする為に、例えば、シールド用配線Ｃｘは埋め込まれる。図４は、シールド用配線Ｃｘが第１メタル層と第２メタル層との間でビアホールにより接続されている様子を示すものである。
【００３１】
半導体基板は、Ｓｉ基板であって、厚み２００μｍであり、抵抗率１０Ω・ｃｍである。半導体基板の下面には、電極が形成されており、半導体基板の上面には、順に、第１ＳｉＯ２層（１.５μｍ厚、比誘電率４.０）、第１Ａｌメタル層（０.７μｍ厚）、第２ＳｉＯ２層（１.５μｍ厚、比誘電率４.０）および第２Ａｌメタル層（３μｍ厚）が設けられている。第２ＳｉＯ２層にはビアホールが形成され、このビアホールを介して第１Ａｌメタル層と第２Ａｌメタル層とが互いに電気的に接続されていて、これにより、シールド用配線Ｃｘが形成されている。
【００３２】
図５は、図３（ａ）に示されるタイプ１の配線レイアウトの場合のシミュレーション結果を示すグラフである。図６は、図３（ｂ）に示されるタイプ２の配線レイアウトの場合のシミュレーション結果を示すグラフである。また、図７は、図３（ｃ）に示されるタイプ３の配線レイアウトの場合のシミュレーション結果を示すグラフである。各図（ａ）は、入力用配線Ｄ１，Ｄ２の電気信号の電力比の周波数依存性を示す。各図（ｂ）は、入力用配線Ｄ１，Ｄ２の電気信号の位相差の周波数依存性を示す。入力用配線Ｄ１，Ｄ２の電気信号の電力比および位相差それぞれの周波数依存性は、入力用配線Ｄ１，Ｄ２の終端抵抗値Ｒtermを５Ωおよび５０ｋΩそれぞれとした場合について示している。
【００３３】
図３（ａ）に示されるタイプ１の配線レイアウトの場合には、図５に示されるように、入力用配線Ｄ１，Ｄ２の終端抵抗値が５Ωおよび５０ｋΩの何れのときにも、周波数１０ＭＨｚ〜１０ＧＨｚの範囲において、入力用配線Ｄ１，Ｄ２の電気信号の電力比は０ｄＢであり、入力用配線Ｄ１，Ｄ２の電気信号の位相差は０ｄｅｇであった。
【００３４】
図３（ｂ）に示されるタイプ２の配線レイアウトの場合には、図６に示されるように、入力用配線Ｄ１，Ｄ２の終端抵抗値が５Ωおよび５０ｋΩの何れのときにも、入力用配線Ｄ１，Ｄ２の電気信号の電力比は、周波数１０ＭＨｚ〜１ＧＨｚの範囲において略０ｄＢであるが、周波数１ＧＨｚを越えると急激に大きくなる。また、入力用配線Ｄ１，Ｄ２の電気信号の位相差は、周波数１０ＭＨｚ〜１００ＭＨｚの範囲において略０ｄｅｇであるが、周波数１００ＭＨｚを越えると急激に大きくなる。
【００３５】
図３（ｃ）に示されるタイプ３の配線レイアウトの場合には、図７に示されるように、入力用配線Ｄ１，Ｄ２の終端抵抗値が５Ωおよび５０ｋΩの何れのときにも、入力用配線Ｄ１，Ｄ２の電気信号の電力比は、周波数１０ＭＨｚ〜１００ＭＨｚの範囲において略０ｄＢであるが、周波数１ＧＨｚで０.２ｄＢ程度であり、周波数１ＧＨｚを越えると更に大きくなる。また、入力用配線Ｄ１，Ｄ２の電気信号の位相差は、周波数１０ＭＨｚ〜１００ＭＨｚの範囲において略０ｄｅｇであるが、周波数１ＧＨｚで４ｄｅｇ程度であり、周波数１ＧＨｚを越えると更に大きくなる。
【００３６】
図６と図７とを対比して判るように、シールド用配線が設けられていないタイプ２の配線レイアウトに対して、シールド用配線Ｃｘが設けられているタイプ３の配線レイアウトでは、周波数１ＧＨｚを越える高周波領域において、入力用配線Ｄ１，Ｄ２の電気信号の位相差が小さくなっている。このように、シールド用配線Ｃｘを設けることにより、入力用配線Ｄ１，Ｄ２の電気信号の電力比や位相差が小さくなることから、増幅器Ｅ１，Ｅ２において増幅されて出力端から出力される電気信号の振幅や位相の差も互いに小さくなる。その結果、分岐位置ＰＯでパワー合成された後の電気信号のパワーは、増幅器Ｅ１，Ｅ２それぞれの出力端から出力された電気信号のパワーの和と略等しくなる。
【００３７】
（第２実施形態）
次に、本発明に係る半導体装置の第２実施形態について説明する。図８は、第２実施形態に係る半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。この図に示されるように、第２実施形態に係る半導体装置は、半導体基板の主面上に、２個の増幅器Ｅ１，Ｅ２、４個の接地ノードＣ１，Ｃ２，Ｇ１，Ｇ２、および、配線Ａ，Ｆ，Ｄ０，Ｄ１，Ｄ２，Ｂ０，Ｂ１，Ｂ２，Ｃｘが形成されている。
【００３８】
図１に示した第１実施形態のレイアウトと比較すると、この図８に示す第２実施形態のレイアウトは、接地ノードＣ１，Ｃ２とは別個に接地ノードＧ１，Ｇ２が設けられている点で相違し、また、これら接地ノードＧ１と接地ノードＧ２との間にシールド用配線Ｃｘが延在している点で相違する。追加された接地ノードＧ１，Ｇ２は、ボンディングワイヤ，バンプまたは貫通電極を介して、該半導体基板とは別個のパッケージ等の接地領域に電気的に接続される。これにより、シールド用配線Ｃｘは接地電位とされる。このようなレイアウトを有する第２実施形態に係る半導体装置も、第１実施形態に係る半導体装置と同様の効果を奏することができる。
【００３９】
さらに、第２実施形態に係る半導体装置によれば、接地ノードＧ１，Ｇ２に接続するワイヤーボンドも増幅器用接地ノードＣ１，Ｃ２と独立できるので、シールド用配線Ｃｘのインピーダンスを低減することができ、シールド効果を向上することができる。また、シールド用配線Ｃｘの電位が、増幅器の接地電位と独立するため、増幅器の動作による増幅器の接地電位の変動がシールド用配線Ｃｘに及びことによる影響を排除することができる。また、シールド用配線Ｃｘのレイアウト自由度が増し、さらなる高集積化が可能となる。
【００４０】
（第３実施形態）
次に、本発明に係る半導体装置の第３実施形態について説明する。図９は、第３実施形態に係る半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。この図に示されるように、第３実施形態に係る半導体装置は、半導体基板の主面上に、２個の増幅器Ｅ１，Ｅ２、２個の接地ノードＣ１，Ｃ２、および、配線Ａ，Ｆ，Ｄ０，Ｄ１，Ｄ２，Ｂ１，Ｂ２，Ｃｘが形成されている。
【００４１】
図１に示した第１実施形態のレイアウトと比較すると、この図９に示す第３実施形態のレイアウトは、半導体基板上において出力用配線Ｂ１，Ｂ２が互いに接続されておらず共通出力用配線Ｂ０が設けられていない点で相違する。この場合、この半導体基板上の出力用配線Ｂ１，Ｂ２は半導体基板の外部で接続されて、増幅器Ｅ１，Ｅ２から出力された電気信号は半導体基板の外部で電力合成される。このようなレイアウトを有する第３実施形態に係る半導体装置も、第１実施形態に係る半導体装置と同様の効果を奏することができる。
【００４２】
（第４実施形態）
次に、本発明に係る半導体装置の第４実施形態について説明する。図１０は、第４実施形態に係る半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。この図に示されるように、第４実施形態に係る半導体装置は、半導体基板の主面上に、２個の増幅器Ｅ１，Ｅ２、２個の接地ノードＣ１，Ｃ２、および、配線Ａ，Ｇ，Ｆ，Ｄ０，Ｄ１，Ｄ２，Ｂ０，Ｂ１，Ｂ２，Ｃｙが形成されている。
【００４３】
図１に示した第１実施形態のレイアウトと比較すると、この図１０に示す第４実施形態のレイアウトは、シールド用配線Ｃｘに替えてシールド用配線Ｃｙが設けられている点で相違し、また、出力側に誘導配線Ｇが更に設けられている点で相違する。
【００４４】
追加されたシールド用配線Ｃｙは、２個の増幅器Ｅ１，Ｅ２それぞれの出力端に接続される出力用配線Ｂ１，Ｂ２を挟んで、２個の増幅器Ｅ１，Ｅ２の反対側に設けられている。換言すれば、シールド用配線Ｃｙの左方に出力用配線Ｂ１，Ｂ２および分岐位置ＰＯが存在し、シールド用配線Ｃｙの右方に誘導配線Ｇが存在する。平面的に見ればシールド用配線Ｃｙと共通出力用配線ＢＯとは互いに交差するが、当該交差部は多層配線構造となっていて、シールド用配線Ｃｙと共通出力用配線ＢＯとは互いに電気的に接続されてはいない。また、シールド用配線Ｃｙは、一端が接地ノードＣ１に接続され、他端が接地ノードＣ２に接続されている。誘導配線Ｇは、共通出力用配線Ｂ０と接続されており、当該接続点から上方に延在しており、共通出力用配線Ｂ０に対して非対称である。
【００４５】
半導体基板上の増幅器Ｅ１，Ｅ２のエミッタ端子またはソース端子と接続される接地ノードＣ１，Ｃ２は、ボンディングワイヤ，バンプまたは貫通電極を介して、該半導体基板とは別個のパッケージ等の接地領域に電気的に接続される。これにより、シールド用配線Ｃｙは接地電位とされる。
【００４６】
本実施形態に係る半導体装置では、出力用配線Ｂ１，Ｂ２と誘導配線Ｇとの間にシールド用配線Ｃｙが設けられていることにより、出力用配線Ｂ１，Ｂ２それぞれは、誘導配線Ｇとの間の容量結合や誘導結合に因る影響が低減され、それ故、電位や電流の差が小さくなる。そして、出力用配線Ｂ１，Ｂ２それぞれの電位や電流の差が小さくなることから、分岐位置ＰＯでパワー合成された後の電気信号のパワーは、増幅器Ｅ１，Ｅ２それぞれの出力端から出力された電気信号のパワーの和と略等しくなる。このように、パワー合成の際のロスが低減され、増幅性能劣化が抑制される。高集積化を意図して誘導配線Ｇと出力用配線Ｂ１，Ｂ２との間の距離を小さくしようとした際にも、上記のような性能劣化が抑制される。このことから、コスト低減および高性能化の両立が可能となる。
【００４７】
なお、この第４実施形態では、入力側にシールド用配線が設けられていないが、入力用配線Ｄ１，Ｄ２と誘導配線Ｆとの間の容量結合や誘導結合に因る影響が充分に小さくなる程度まて両配線間の距離が大きければよい。
【００４８】
（第５実施形態）
次に、本発明に係る半導体装置の第５実施形態について説明する。図１１は、第５実施形態に係る半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。この図に示されるように、第５実施形態に係る半導体装置は、半導体基板の主面上に、２個の増幅器Ｅ１，Ｅ２、２個の接地ノードＣ１，Ｃ２、および、配線Ａ，Ｇ，Ｆ，Ｄ０，Ｄ１，Ｄ２，Ｂ０，Ｂ１，Ｂ２，Ｃｘ，Ｃｙが形成されている。
【００４９】
この第５実施形態における入力側のシールド用配線Ｃｘは、第１実施形態における入力側のシールド用配線Ｃｘと同様のものである。また、この第５実施形態における出力側のシールド用配線Ｃｙは、第４実施形態における出力側のシールド用配線Ｃｙと同様のものである。したがって、この第５実施形態に係る半導体装置は、第１実施形態および第４実施形態それぞれの半導体装置と同様の効果を奏することができる。
【００５０】
（第６実施形態）
次に、本発明に係る半導体装置の第６実施形態について説明する。図１２は、第６実施形態に係る半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。この図に示されるように、第６実施形態に係る半導体装置は、半導体基板の主面上に、４個の増幅器Ｅ１〜Ｅ４、４個の接地ノードＣ１〜Ｃ４、および、配線Ａ，Ｆ，Ｄ０〜Ｄ６，Ｂ０〜Ｂ６，Ｃｘ１，Ｃｘ３，Ｃｘ４，Ｃｘ６が形成されている。
【００５１】
この図面上において、上下方向に４個の増幅器Ｅ１〜Ｅ４が順に配列されている。最下方の増幅器Ｅ１に接続される接地ノードＣ１が該増幅器Ｅ１より下方に配置され、下から２つめの増幅器Ｅ２に接続される接地ノードＣ２が該増幅器Ｅ２より上方に配置され、上から２つめの増幅器Ｅ３に接続される接地ノードＣ３が該増幅器Ｅ３より下方に配置され、最上方の増幅器Ｅ４に接続される接地ノードＣ４が該増幅器Ｅ４より上方に配置されている。また、４個の増幅器Ｅ１〜Ｅ４それぞれの入力端が左方に有り、４個の増幅器Ｅ１〜Ｅ４それぞれの出力端が右方に有る。
【００５２】
４個の増幅器Ｅ１〜Ｅ４それぞれは、エミッタ接地のＢＪＴまたはソース接地のＦＥＴを含み、入力端に入力した電気信号を増幅して出力端から出力する。エミッタ接地のＢＪＴを含む増幅器では、ＢＪＴのエミッタ端子が接地ノードに対して少なくともＡＣ的に接続され、ＢＪＴのベース端子が増幅器の入力端に接続され、ＢＪＴのコレクタ端子が増幅器の出力端に接続されている。一方、ソース接地のＦＥＴを含む増幅器では、ＦＥＴのソース端子が接地ノードに対して少なくともＡＣ的に接続され、ＦＥＴのゲート端子が増幅器の入力端に接続され、ＦＥＴのドレイン端子が増幅器の出力端に接続されている。
【００５３】
４個の増幅器Ｅ１〜Ｅ４それぞれの入力側（左方）に設けられた共通入力用配線Ｄ０は、ＡＣ結合用の容量素子を介して配線Ａと接続され、該容量素子から分岐位置ＰＩ０まで延在している。分岐位置ＰＩ０から他の分岐位置ＰＩ１まで入力用配線Ｄ５が延在し、分岐位置ＰＩ０から他の分岐位置ＰＩ３まで入力用配線Ｄ６が延在している。分岐位置ＰＩ１から増幅器Ｅ１の入力端まで入力用配線Ｄ１が延在し、分岐位置ＰＩ１から増幅器Ｅ２の入力端まで入力用配線Ｄ２が延在している。分岐位置ＰＩ３から増幅器Ｅ３の入力端まで入力用配線Ｄ３が延在し、分岐位置ＰＩ３から増幅器Ｅ４の入力端まで入力用配線Ｄ４が延在している。誘導配線Ｆは、容量素子と分岐位置ＰＩ０との間において共通入力用配線Ｄ０と接続されており、当該接続点から上方に延在している。
【００５４】
増幅器Ｅ１の出力端から分岐位置ＰＯ１まで出力用配線Ｂ１が延在し、増幅器Ｅ２の出力端から分岐位置ＰＯ１まで出力用配線Ｂ２が延在している。増幅器Ｅ３の出力端から分岐位置ＰＯ３まで出力用配線Ｂ３が延在し、増幅器Ｅ４の出力端から分岐位置ＰＯ３まで出力用配線Ｂ４が延在している。分岐位置ＰＯ１から分岐位置ＰＯ０まで出力用配線Ｂ５が延在し、分岐位置ＰＯ３から分岐位置ＰＯ０まで出力用配線Ｂ６が延在している。また、分岐位置ＰＯ０から更に右方に共通出力用配線Ｂ０が延在している。
【００５５】
シールド用配線Ｃｘ１は、２個の増幅器Ｅ１，Ｅ２それぞれの入力端に接続される入力用配線Ｄ１，Ｄ２を挟んで、２個の増幅器Ｅ１，Ｅ２の反対側に設けられている。シールド用配線Ｃｘ３は、２個の増幅器Ｅ３，Ｅ４それぞれの入力端に接続される入力用配線Ｄ３，Ｄ４を挟んで、２個の増幅器Ｅ３，Ｅ４の反対側に設けられている。シールド用配線Ｃｘ４、Ｃｘ６は、入力用配線Ｄ５，Ｄ６を挟んで、４個の増幅器Ｅ１〜Ｅ４の反対側に設けられている。シールド用配線Ｃｘ１，Ｃｘ４は、一端が接地ノードＣ１に接続され、他端が接地ノードＣ２に接続されている。また、シールド用配線Ｃｘ３，Ｃｘ６は、一端が接地ノードＣ３に接続され、他端が接地ノードＣ４に接続されている。
【００５６】
半導体基板上の増幅器Ｅ１〜Ｅ４のエミッタ端子またはソース端子と接続される接地ノードＣ１〜Ｃ４は、ボンディングワイヤ，バンプまたは貫通電極を介して、該半導体基板とは別個のパッケージ等の接地領域に電気的に接続される。これにより、シールド用配線Ｃｘ１，Ｃｘ３，Ｃｘ４，Ｃｘ６は接地電位とされる。
【００５７】
このように構成される半導体装置において、配線Ａには、同一半導体基板上の他の回路から出力されたＡＣ信号が伝搬され、或いは、外部の信号源からのＡＣ信号が伝搬される。また、誘導配線Ｆには、同一半導体基板上の他の回路から出力されたＤＣ信号が伝搬され、或いは、外部の信号源からのＤＣ信号が伝搬される。配線Ａおよび容量素子を経て共通入力用配線Ｄ０を伝搬して来たＡＣ信号と、誘導配線Ｆを伝搬して来たＤＣ信号とは、互いに重畳されて分岐位置ＰＩ０に至り、その分岐位置ＰＩ０においてパワー分岐され、更に入力用配線Ｄ５，Ｄ６を経て分岐位置ＰＩ１，ＰＩ３に至り、その分岐位置ＰＩ１，ＰＩ３において更にパワー分岐され、入力用配線Ｄ１〜Ｄ４を経て増幅器Ｅ１〜Ｅ４それぞれの入力端に入力される。また、増幅器Ｅ１〜Ｅ４それぞれにおいて増幅されて出力端から出力された電気信号は、出力用配線Ｂ１〜Ｂ４を経て分岐位置ＰＯ１，ＰＯ３に至り、分岐位置ＰＯ１，ＰＯ３においてパワー合成され、出力用配線Ｂ５，Ｂ６を経て分岐位置ＰＯ０に至り、分岐位置ＰＯ０においてパワー合成ざれて、共通出力用配線Ｂ０を更に伝搬して行く。
【００５８】
本実施形態に係る半導体装置では、入力用配線Ｄ１，Ｄ２と入力用配線Ｄ５の間にシールド用配線Ｃｘ１が設けられていることにより、入力用配線Ｄ１，Ｄ２それぞれは、入力用配線Ｄ５との間の容量結合や誘導結合に因る影響が低減される。入力用配線Ｄ３，Ｄ４と入力用配線Ｄ６の間にシールド用配線Ｃｘ３が設けられていることにより、入力用配線Ｄ３，Ｄ４それぞれは、入力用配線Ｄ６との間の容量結合や誘導結合に因る影響が低減される。また、入力用配線Ｄ５，Ｄ６と誘導配線Ｆとの間にシールド用配線Ｃｘ４，Ｃｘ６が設けられていることにより、入力用配線Ｄ５，Ｄ６それぞれは、誘導配線Ｆとの間の容量結合や誘導結合に因る影響が低減され、
したがって、入力用配線Ｄ１〜Ｄ４の電位や電流の差が小さくなる。そして、入力用配線Ｄ１〜Ｄ４それぞれの電位や電流の差が小さくなることから、増幅器Ｅ１〜Ｅ４において増幅されて出力端から出力される電気信号の振幅や位相の差も互いに小さくなる。その結果、分岐位置ＰＯ０，ＰＯ１，ＰＯ３でパワー合成された後の電気信号のパワーは、増幅器Ｅ１〜Ｅ４それぞれの出力端から出力された電気信号のパワーの和と略等しくなる。このように、パワー合成の際のロスが低減され、増幅性能劣化が抑制される。コスト低減の為に高集積化を意図して誘導配線Ｆと入力用配線Ｄ１〜Ｄ４との間の距離を小さくしようとした際にも、上記のような性能劣化が抑制される。このことから、コスト低減および高性能化の両立が可能となる。
【００５９】
（第７実施形態）
次に、本発明に係る半導体装置の第７実施形態について説明する。図１３は、第７実施形態に係る半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。この図に示されるように、第７実施形態に係る半導体装置は、半導体基板の主面上に、４個の増幅器Ｅ１〜Ｅ４、４個の接地ノードＣ１〜Ｃ４、および、配線Ａ，Ｆ，Ｄ０〜Ｄ６，Ｂ０〜Ｂ６，Ｃｘ１〜Ｃｘ６が形成されている。
【００６０】
図１２に示した第６実施形態のレイアウトと比較すると、この図１３に示す第７実施形態のレイアウトは、シールド用配線Ｃｘ２，Ｃｘ５が更に設けられている点で相違する。追加されたシールド用配線Ｃｘ２は、シールド用配線Ｃｘ１とシールド用配線Ｃｘ３とを互いに電気的に接続するものであり、増幅器Ｅ１〜Ｅ４と入力用配線Ｄ５，Ｄ６との間に設けられている。また、追加されたシールド用配線Ｃｘ５は、シールド用配線Ｃｘ４とシールド用配線Ｃｘ６とを互いに電気的に接続するものであり、入力用配線Ｄ５，Ｄ６と誘導配線Ｆとの間に設けられている。このようなレイアウトを有する第７実施形態に係る半導体装置も、第６実施形態に係る半導体装置と同様の効果を奏することができる。
【００６１】
（第８実施形態）
次に、本発明に係る半導体装置の第８実施形態について説明する。図１４は、第８実施形態に係る半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。この図に示されるように、第８実施形態に係る半導体装置は、半導体基板の主面上に、４個の増幅器Ｅ１〜Ｅ４、４個の接地ノードＣ１〜Ｃ４、および、配線Ａ，Ｆ，Ｄ０〜Ｄ６，Ｂ０〜Ｂ６，Ｃｘ１〜Ｃｘ６，Ｃｙ１〜Ｃｙ３が形成されている。
【００６２】
図１３に示した第７実施形態のレイアウトと比較すると、この図１４に示す第８実施形態のレイアウトは、シールド用配線Ｃｙ１〜Ｃｙ３が更に設けられている点で相違する。追加されたシールド用配線Ｃｙ１は、２個の増幅器Ｅ１，Ｅ２それぞれの出力端に接続される出力用配線Ｂ１，Ｂ２を挟んで、２個の増幅器Ｅ１，Ｅ２の反対側に設けられており、一端が接地ノードＣ１に接続され、他端が接地ノードＣ２に接続されている。追加されたシールド用配線Ｃｙ３は、２個の増幅器Ｅ３，Ｅ４それぞれの出力端に接続される出力用配線Ｂ３，Ｂ４を挟んで、２個の増幅器Ｅ３，Ｅ４の反対側に設けられており、一端が接地ノードＣ３に接続され、他端が接地ノードＣ４に接続されている。また、追加されたシールド用配線Ｃｙ２は、シールド用配線Ｃｙ１とシールド用配線Ｃｙ３とを互いに電気的に接続するものである。
【００６３】
このようなレイアウトを有する第８実施形態に係る半導体装置は、第７実施形態に係る半導体装置と同様の効果を奏することができる他、シールド用配線Ｃｙ１〜Ｃｙ３が更に設けられていることにより、増幅器Ｅ１〜Ｅ４それぞれの出力端から出力される電気信号の間で振幅や位相に差が生じないようにすることができるので、この点からも、パワー合成の際のロスが低減され、増幅性能劣化が抑制される。
【００６４】
（第９実施形態）
次に、本発明に係る半導体装置の第９実施形態について説明する。図１５は、第９実施形態に係る半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。この図に示されるように、第９実施形態に係る半導体装置は、半導体基板の主面上に、２個の増幅器Ｅ１，Ｅ２、３個の接地ノードＧ０〜Ｇ２、および、配線Ａ，Ｇ，Ｆ，Ｄ０，Ｄ１，Ｄ２，Ｂ０，Ｂ１，Ｂ２，Ｃｘが形成されている。
【００６５】
図８に示した第２実施形態のレイアウトと比較すると、この図１５に示す第９実施形態のレイアウトは、接地ノードＣ１，Ｃ２に替えて接地ノードＧ０を備える点で相違する。追加された接地ノードＧ０は、増幅器Ｅ１と増幅器Ｅ２との間の位置に設けられていて、バンプまたは貫通電極を介して、該半導体基板とは別個のパッケージ等の接地領域に電気的に接続される。エミッタ接地のＢＪＴを含む増幅器では、ＢＪＴのエミッタ端子が接地ノードＧ０に対して少なくともＡＣ的に接続される。一方、ソース接地のＦＥＴを含む増幅器では、ＦＥＴのソース端子が接地ノードＧ０に対して少なくともＡＣ的に接続される。このようなレイアウトを有する第９実施形態に係る半導体装置も、第１実施形態に係る半導体装置と同様の効果を奏することができる。
【００６６】
（第１０実施形態）
次に、本発明に係る半導体装置の第１０実施形態について説明する。図１６は、第１０実施形態に係る半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。この図に示されるように、第１０実施形態に係る半導体装置は、半導体基板の主面上に、２個の増幅器Ｅ１，Ｅ２、接地ノードＧ０、および、配線Ａ，Ｇ，Ｆ，Ｄ０，Ｄ１，Ｄ２，Ｂ０，Ｂ１，Ｂ２，Ｃｘ，Ｃｘ１，Ｃｘ２が形成されている。
【００６７】
図１５に示した第９実施形態のレイアウトと比較すると、この図１６に示す第１０実施形態のレイアウトは、接地ノードＧ１，Ｇ２が設けられていない点で相違し、また、シールド用配線Ｃｘが配線Ｃｘ１，Ｃｘ２を介して接地ノードＧ０に接続されている点で相違する。シールド用配線Ｃｘと接地ノードＧ０とを互いに接続するための配線Ｃｘ１，Ｃｘ２は、入力用配線Ｄ１，Ｄ２との配線層とは異なる配線層からなる。このようなレイアウトを有する第９実施形態に係る半導体装置も、第１実施形態に係る半導体装置と同様の効果を奏することができる。
【００６８】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、入力用配線，出力用配線およびシールド用配線それぞれは、複数の増幅器の配列方向に対して平行に形成されていてもよいが、図１７，図１８に示されるように、該配列方向に対して斜めに形成されていてもよい。図１７，図１８に示されるレイアウトでは、入力用配線Ｄ１，Ｄ２が斜めになっていて、入力用配線Ｄ１と入力用配線Ｄ２とが同一直線上にない。図１８に示されるレイアウトでは、シールド用配線Ｃｘ１，Ｃｘ２が斜めになっていて、シールド用配線Ｃｘ１とシールド用配線Ｃｘ２とが同一直線上にない。
【００６９】
言い換えれば、共通入力用配線すなわち複数の入力配線群に対して誘導配線Ｆが非対称である場合に、シールド用配線は、増幅器の配列方向や入力用配線の配設方向に関わらず、分岐位置と誘導配線Ｆとの間に形成させることにより、誘導配線Ｆの影響から入力用配線をシールドすることができる。また、本発明は、任意の増幅器の個数及び任意の分岐数の半導体装置にも適用することができる。また、上記実施形態において、シールド用配線の両端を基準電位に接続する構成を例に説明したが、一端のみ基準電位に接続する構成としても、両端以外の位置で基準電位に接続する構成としても、本発明の効果を奏することができる。
【図面の簡単な説明】
【００７０】
【図１】第１実施形態に係る半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。
【図２】図１にレイアウトが示された第１実施形態に係る半導体装置における増幅器Ｅ１の出力電気信号、増幅器Ｅ２の出力電気信号、および、分岐位置ＰＯでパワー合成された後の電気信号、それぞれの波形の一例を示す図である。
【図３】シミュレーションの際に想定した３つのタイプの配線レイアウトを示す図である。
【図４】シミュレーションの際に想定したシールド用配線Ｃｘと共通入力用配線ＤＯとの交差部の近傍位置における多層配線構造を示す図である。
【図５】図３（ａ）に示されるタイプ１の配線レイアウトの場合のシミュレーション結果を示すグラフである。
【図６】図３（ｂ）に示されるタイプ２の配線レイアウトの場合のシミュレーション結果を示すグラフである。
【図７】図３（ｃ）に示されるタイプ３の配線レイアウトの場合のシミュレーション結果を示すグラフである。
【図８】第２実施形態に係る半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。
【図９】第３実施形態に係る半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。
【図１０】第４実施形態に係る半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。
【図１１】第５実施形態に係る半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。
【図１２】第６実施形態に係る半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。
【図１３】第７実施形態に係る半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。
【図１４】第８実施形態に係る半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。
【図１５】第９実施形態に係る半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。
【図１６】第１０実施形態に係る半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。
【図１７】他の実施形態に係る半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。
【図１８】他の実施形態に係る半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。
【図１９】従来の半導体装置における半導体基板の主面上のレイアウトを模式的に示す図である。
【図２０】図１９にレイアウトが示された従来の半導体装置における増幅器Ｅ１の出力電気信号、増幅器Ｅ２の出力電気信号、および、分岐位置ＰＯでパワー合成された後の電気信号、それぞれの波形の一例を示す図である。
【符号の説明】
【００７１】
Ｅ１〜Ｅ４…増幅器、Ｃ１〜Ｃ４，Ｇ０〜Ｇ２…接地ノード、Ｄ０〜Ｄ６…入力用配線、Ｂ０〜Ｂ６…出力用配線、Ｆ，Ｇ…誘導配線、Ｃｘ，Ｃｘ１〜Ｃｘ６，Ｃｙ，Ｃｙ１〜Ｃｙ３…シールド用配線。
【図１】
2007294510.tif 000003
【図２】
2007294510.tif 000004
【図３】
2007294510.tif 000005
【図４】
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【図５】
2007294510.tif 000007
【図６】
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【図７】
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【図８】
2007294510.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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