(57)【要約】【課題】  １つの半導体基板上に第１ＭＯＳトランジスタ１０１と第２ＭＯＳトランジスタ２０１とが複数形成されているスイッチング素子では、前記第１ＭＯＳトランジスタ１０１と前記第２ＭＯＳトランジスタ２０１とは形成領域を分離して形成されている。このため、前記第１ＭＯＳトランジスタ１０１と前記第２ＭＯＳトランジスタ２０１との電流経路が長くなり、オン抵抗の低減が困難である。【解決手段】  前記第１ＭＯＳトランジスタ１０１と前記第２ＭＯＳトランジスタ２０１とを同一の形成領域に相互に配置することにより、電流経路が短くなりオン抵抗が低減される。【選択図】      図２
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【特許請求の範囲】
【請求項１】
１つの半導体基板上に第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタがそれぞれ複数形成されており、
前記第１ＭＯＳトランジスタは、前記半導体基板上に形成されたドレイン領域と、該ドレイン領域上に形成されたチャネル層と、該チャネル層の表面から前記ドレイン領域に到達するよう形成されたトレンチと、該トレンチ内壁に形成されたゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチ内に形成された第１ゲート電極と、該第１ゲート電極に隣接する前記チャネル層表面に形成された第１ソース領域と、隣接する２つの該第１ソース領域に接続された１層目の第１ソース電極とを備え、
前記第２ＭＯＳトランジスタは、前記半導体基板上に形成されたドレイン領域と、該ドレイン領域上に形成されたチャネル層と、該チャネル層の表面から前記ドレイン領域に到達するよう形成されたトレンチと、該トレンチ内壁に形成されたゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチ内に形成された第２ゲート電極と、該第２ゲート電極に隣接する前記チャネル層表面に形成された第２ソース領域と、隣接する２つの該第２ソース領域に接続された１層目の第２ソース電極とを備え、
前記第１ゲート電極と前記第２ゲート電極とは２列ずつ交互に配置され、
前記第１ソース領域と前記第２ソース領域とは２列ずつ交互に配置され、
前記１層目の第１ソース電極と前記１層目の第２ソース電極とは交互に配置されていることを特徴とする半導体装置。
【請求項２】
前記１層目の第１ソース電極及び前記１層目の第２ソース電極は、前記１層目の第１ソース電極に接続された２層目の第１ソース電極と、前記１層目の第２ソース電極に接続された２層目の第２ソース電極と、を跨ぐ方向に伸びるストライプ状に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記２層目の第１ソース電極と、前記２層目の第２ソース電極と、はチップの中心線により領域をわけて形成されることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１ゲート電極に接続された第１ゲート連結電極と、前記第２ゲート電極に接続された第２ゲート連結電極と、は前記１層目の第１ソース電極及び前記１層目の第２ソース電極がストライプ状に伸びる方向と直行する方向に伸びるように形成されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記第１ゲート電極と前記第２ゲート電極との間の領域には、前記ソース領域と、ソース電極と、ボディ領域と、が形成されていないことを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に双方向の電流経路の切り替えが可能なスイッチング素子の低オン抵抗化を実現する半導体装置に関する。
【背景技術】
【０００２】
二次電池の充放電バッテリーマネージメントを行う保護回路基板等に用いられるスイッチング素子は、オンオフだけでなく、電流経路の方向も切り替わる機能が要求される。
【０００３】
図４（Ａ）は、双方向の電流経路が切り替わる機能を有する、２つのＭＯＳトランジスタからなるスイッチング素子の回路図を示す。第１ＭＯＳトランジスタ１０１及び第２ＭＯＳトランジスタ２０１が直列に接続されており、第１ゲート端子１１０及び第２ゲート端子２１０にゲート信号が印加されて各ＭＯＳトランジスタが制御される。また、前記第１ＭＯＳトランジスタ１０１、前記第２ＭＯＳトランジスタ２０１はそれぞれ第１寄生ダイオード１０９、第２寄生ダイオード２０９を備えており、各寄生ダイオードは各ＭＯＳトランジスタがオフのとき、電流経路に整流性を導入する。したがって、前記第１ゲート端子１１０及び前記第２ゲート端子２１０に印加されるゲート信号と、第１ソース端子１１１及び第２ソース端子２１１に印加される電位差と、により電流経路が切り替わる。
【０００４】
例えば、前記第２ゲート端子２１０にのみ電圧が印加され、前記第２ＭＯＳトランジスタ２０１のみがオンしている場合、前記第１ソース端子１１１が前記第２ソース端子２１１よりも高電位のときは、電流経路はａ方向となる。同様に、例えば、前記第１ゲート端子１１０にのみ電圧が印加され、前記第１ＭＯＳトランジスタ１０１のみがオンしている場合、前記第１ソース端子１１１が前記第２ソース端子２１１よりも低電位のときは、電流経路はｂ方向となる。
【０００５】
図４（Ｂ）は、前記スイッチング素子が用いられた二次電池の保護回路の一例を示す回路図である。電池パック１３内において、ＬｉＢ（リチウムイオン電池）等の二次電池１０と、前記第１ＭＯＳトランジスタ１０１及び前記第２ＭＯＳトランジスタ２０１からなるＭＯＳトランジスタと、コントロールＩＣ１２と、コンデンサ１１と、が接続されている。前記第１ＭＯＳトランジスタ１０１と前記第２ＭＯＳトランジスタ２０１と、はドレイン電極が共通接続され、両端にそれぞれ、第１ソース電極と第２ソース電極とが配置されている。また、前記第１ＭＯＳトランジスタ１０１は第１ゲート電極を、前記第２ＭＯＳトランジスタ２０１は第２ゲート電極を、介して前記コントロールＩＣ１２に接続されている。該コントロールＩＣ１２は前記二次電池１０の電圧を前記コンデンサー１１の容量を介して検知しながら、前記第１ＭＯＳトランジスタ１０１と前記第２ＭＯＳトランジスタ２０１とのオンオフ制御を行って過充電、過放電あるいは負荷ショートから前記二次電池１０を保護している。
【０００６】
図４（Ｃ）は、前記電池パック１３が設置されている電子機器１４にＡＣアダプタ等の外部電源１５が接続された回路図を示す。充電時には、充電電流が矢印ａの方向に供給され充電を行う。前記二次電池１０が過充電になると前記コントロールＩＣ１２で電圧の検出をして、前記第２ＭＯＳトランジスタ２０１のゲート電圧がハイレベルからローレベルになり、前記第２ＭＯＳトランジスタ２０１がオフし回路を遮断して前記二次電池１０の保護をする。また、放電時には、放電電流が矢印ｂの方向に負荷１６を通じて流れ放電を行う。その際、所定の電圧までは前記電子機器１４は動作を行う。しかし前記二次電池１０が過放電となると前記コントロールＩＣ１２で電圧を検知して、前記第１ＭＯＳトランジスタ１０１のゲート電圧をハイレベルからローレベルにして前記第１ＭＯＳトランジスタ１０１をオフして回路を遮断して前記二次電池１０の保護を行う。更に、負荷ショート時あるいは過電流が流れた時は前記第１ＭＯＳトランジスタ１０１及び前記第２ＭＯＳトランジスタ２０１に大電流が流れ、両端電圧が急激に上昇するので、この電圧を前記コントロールＩＣ１２で検出して放電時と同様に前記第１ＭＯＳトランジスタ１０１をオフし回路を遮断して前記二次電池１０の保護を行う。
【０００７】
かかるスイッチング素子は、二次電池に２個のｎチャネルＭＯＳトランジスタを直列に接続した構成であるためオン抵抗の低減が要求されており、また二次電池のパッケージ内に内蔵されるため小型化が要求されている。このため、１つのチップに２つのＭＯＳトランジスタを集積化することでオン抵抗を減少させる開発が進められてきた。
【０００８】
図５（Ａ）は、前記第１ＭＯＳトランジスタ１０１及び前記第２ＭＯＳトランジスタ２０１が１チップに集積化された半導体装置の平面図を示す。中心線の左側の第１領域７には、第１ソース領域１０６、第１ゲート連結電極１０２、第１ゲートパッド電極１０３、が配置される。また、中心線の右側の第２領域８には、第２ソース領域２０６、第２ゲート連結電極２０２、第２ゲートパッド電極２０３、が配置される。各ゲート連結電極は、各ＭＯＳトラジスタの応答速度を均一にすべく、各ＭＯＳトランジスタの形成される領域を取り囲むように形成されている。上記構成により、各ＭＯＳトランジスタはセル状に形成され、オン抵抗を低減すべく、微細加工によりセル密度を上げる開発が進められてきた。
【０００９】
図５（Ｂ）は、前記第１ソース領域１０６に接続された１層目の第１ソース電極１０４及び前記第２ソース領域２０６に接続された１層目の第２ソース電極２０４を示した平面図である。前記１層目の第１ソース電極１０４は前記第１領域７に、前記１層目の第２ソース電極２０４は前記第２領域２０６に、それぞれ形成されている。すなわち、前記第１ＭＯＳトランジスタ１０１と前記１層目の第１ソース電極１０４、及び、第２ＭＯＳトランジスタと前記１層目の第２ソース電極２０４、の形成される領域は、それぞれ一致している。
【００１０】
なお、関連した技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特開２００２−１１８２５８
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記の半導体装置では、微細加工によりセル密度を上げてもオン抵抗の減少には限界が見えてきた。
【００１２】
図６は、図５に示す半導体装置のＸ１−Ｘ１における断面図である。尚、以下ｎチャネル型ＭＯＳトランジスタを例に説明するが、ｐチャネルＭＯＳトランジスタの場合でも同様である。前記ｎ型半導体基板１上にｎ型ドレイン領域２が形成され、該ドレイン領域２上にｐ型チャネル層３が形成される。また、該チャネル層３の表面から前記ドレイン領域２に到達するようにトレンチ４が形成され、該トレンチ４内にはゲート絶縁膜５を介して、前記第１領域７では第１ゲート電極１０５が、前記第２領域８では第２ゲート電極２０５が埋設される。また、前記トレンチ４に隣接して、前記第１領域７では前記第１ソース領域１０６が、前記第２領域８では前記第２ソース領域２０６がｎ型にて形成され、前記第１ソース領域１０６間及び前記第２ソース領域２０６間にはボディ領域６がｐ型にて形成される。また、前記第１ソース領域１０６には前記１層目の第１ソース電極１０４が、前記第２ソース領域２０６には前記１層目の第２ソース電極２０４が、それぞれ接続されている。このとき、隣り合う前記トレンチ４に囲まれた領域において、前記第１領域７では前記第１ＭＯＳトランジスタ１０１が、前記第２領域８では前記第２ＭＯＳトランジスタ２０１が、それぞれ形成される。
【００１３】
この場合、前記第１領域７では、前記第１ＭＯＳトランジスタ１０１が前記第１ゲート電極１０５に印加される信号により制御される。また、前記第２領域８では、前記第２ＭＯＳトランジスタ２０１が前記第２ゲート電極２０５に印加される信号により制御される。したがって、当該信号と、前記１層目の第１ソース電極１０４又は前記１層目の第２ソース電極２０４に印加される電位差と、により、電流経路が切り替わる。例えば、当該電流経路の向きが前記第１ＭＯＳトランジスタ１０１から前記第２ＭＯＳトランジスタ２０１である場合、図６中の矢印で示すように、当該電流経路は中心線を跨いで前記第１領域７と前記第２領域８との間を、前記ドレイン領域２及び前記半導体基板１を通過する。オン抵抗は電流経路の距離の長さに大きく依存するため、ＭＯＳトランジスタのセル密度を上げても、オン抵抗の減少には限界が生じてきた。
【課題を解決するための手段】
【００１４】
本発明は、かかる課題に鑑みてなされ、１つの半導体基板上に第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタがそれぞれ複数形成されており、前記第１ＭＯＳトランジスタは、前記半導体基板上に形成されたドレイン領域と、該ドレイン領域上に形成されたチャネル層と、該チャネル層の表面から前記ドレイン領域に到達するよう形成されたトレンチと、該トレンチ内壁に形成されたゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチ内に形成された第１ゲート電極と、該第１ゲート電極に隣接する前記チャネル層表面に形成された第１ソース領域と、隣接する２つの該第１ソース領域に接続された１層目の第１ソース電極とを備え、前記第２ＭＯＳトランジスタは、前記半導体基板上に形成されたドレイン領域と、該ドレイン領域上に形成されたチャネル層と、該チャネル層の表面から前記ドレイン領域に到達するよう形成されたトレンチと、該トレンチ内壁に形成されたゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチ内に形成された第２ゲート電極と、該第２ゲート電極に隣接する前記チャネル層表面に形成された第２ソース領域と、隣接する２つの該第２ソース領域に接続された１層目の第２ソース電極とを備え、前記第１ゲート電極と前記第２ゲート電極とは２列ずつ交互に配置され、前記第１ソース領域と前記第２ソース領域とは２列ずつ交互に配置され、前記１層目の第１ソース電極と前記１層目の第２ソース電極とは交互に配置されていることを特徴とする。
【発明の効果】
【００１５】
第１ＭＯＳトランジスタ１０１と第２ＭＯＳトランジスタ２０１との形成領域が分離されないため、電流経路が縮小され装置のオン抵抗が低減される。
【発明を実施するための最良の形態】
【００１６】
本発明の実施の形態を、ｎチャネル型ＭＯＳトランジスタを例に図１乃至図４を参照して詳細に説明する。
【００１７】
図１（Ａ）は、本実施形態の半導体装置における平面図を示す。半導体基板１上に、Ｘ方向に伸びたストライプ状の第１ソース領域１０６及び第２ソース領域２０６がＹ方向に２列ずつ交互に並んでいる。尚、前記半導体基板１におけるＹ方向の端部では、前記第１ソース領域１０６同士、又は前記第２ソース領域２０６同士、は隣り合わない。
【００１８】
図１（Ｂ）に示すのは、本発明に係る半導体装置の１層目の第１ソース電極１０４及び１層目の第２ソース電極２０４を示した平面図である。前記第１ソース領域１０６に接続される前記１層目の第１ソース電極１０４と、前記第２ソース領域２０６に接続される前記１層目の第２ソース電極２０４と、は前記半導体基板１の全面に渡ってＸ方向に伸びるストライプ状に形成され、それぞれがＹ方向に交互に並んで配置される。尚、前記半導体基板１におけるＹ方向の端部に形成される前記１層目の第１ソース電極１０４には、前記第１ソース領域１０６が１列しか接続されない。したがって、前記１層目の第１ソース電極１０４のＹ方向の幅は、前記半導体基板１のＹ方向の端部以外に配置される前記１層目の第１ソース電極１０４のＹ方向の幅よりも小さくすることができ、例えば半分の幅でもよい。前記半導体基板１のＹ方向の端部に形成される１層目のソース電極が前記１層目の第２ソース電極２０４である場合も同様である。
【００１９】
図２（Ａ）は、図１に示す半導体装置のＹ１−Ｙ１線における断面図を示す。ｎ＋型の前記半導体基板１上にｎ−型の半導体層からなるドレイン領域２が配置される。該ドレイン領域２上にはｐ型のチャネル層３が配置され、該チャネル層３の表面から前記ドレイン領域２に到達するようトレンチ４が配置される。該トレンチ４内壁にはゲート絶縁膜５が配置され、該ゲート絶縁膜５を介して前記トレンチ４内に、不図示の前記第１ゲートパッド電極１０３に接続された前記第１ゲート電極１０５又は不図示の前記第２ゲートパッド電極２０３に接続された前記第２ゲート電極２０５が配置される。
【００２０】
前記第１ゲート電極１０５間における、前記トレンチ４に隣接した前記チャネル層３表面には第１ソース領域１０６が配置される。同様に、前記第２ゲート電極２０５間における、前記トレンチ４に隣接した前記チャネル層３表面には第２ソース領域２０６が配置される。また、前記第１ソース領域１０６間及び前記第２ソース領域２０６間にはボディ領域６が形成され、該ボディ領域６及び前記第１ソース領域１０６には前記１層目の第１ソース電極１０４が、前記ボディ領域６及び前記第２ソース領域２０６には前記１層目の第２ソース電極２０４がコンタクトされる。図１（Ｂ）にて確認したように、前記１層目の第１ソース電極１０４と前記１層目の第２ソース電極２０４とは交互に並んで配置される。したがって、例えば前記第１ＭＯＳトランジスタ１０１から前記第２ＭＯＳトランジス２０１に電流が流れる場合、電流経路は図２（Ａ）中の矢印に示すようになる。
【００２１】
一方、隣り合う前記第１ゲート電極１０５と前記第２ゲート電極２０５との間には、ソース領域及びボディ領域は形成されない。好ましくは図２（Ｂ）に示すように、前記第１ゲート電極１０５が配置された前記トレンチ４と、前記第２ゲート電極２０５が配置された前記トレンチ４と、が隙間無く配置される。この様に、ＭＯＳトランジスタが形成されない領域を微細化することにより、前記半導体基板１上に形成されるＭＯＳトランジスタの集積度は向上し、電流経路も短くなるため、オン抵抗の低減に寄与する。
【００２２】
尚、図２から明らかな様に、図１の如く前記第１ソース領域１０６及び前記１層目の第１ソース電極１０４がストライプ状に形成されている場合、前記第１ゲート電極も同じ方向にストライプ状に伸びるように形成される。同様に、前記第２ソース領域２０６及び前記１層目の第２ソース電極２０４、がストライプ状に形成されている場合、前記第２ゲート電極も同じ方向にストライプ状に伸びるように形成される。すなわち、本実施形態に係る半導体装置では、前記第１ＭＯＳトランジスタ１０１及び第２ＭＯＳトランジスタ２０１はＸ方向に伸びるストライプ状に形成される。一方、図５に示す従来技術に係る半導体装置では、前記第１ＭＯＳトランジスタ１０１及び前記第２ＭＯＳトランジスタ２０１はセル状に形成されているため、本実施形態に係るＭＯＳトランジスタの集積度は従来技術よりも小さくなる。しかしながら、本実施形態に係る半導体装置では、前記第１ＭＯＳトランジスタ１０１と、前記第２ＭＯＳトランジスタ２０１と、が領域を分けずに形成されるため、ＭＯＳトランジスタを形成できる範囲が大きくなる。また、抵抗の大きい前記ドレイン領域２を電流が通過する距離は大幅に減少される。その結果、本実施形態に係る半導体装置では、図５に示す従来技術に係る半導体装置において、セルの集積度を大きくしても達成できない優れたオン抵抗値が得られる。
【００２３】
この場合、図１に示すように、前記第１ゲート電極１０５に接続される前記第１ゲート連結電極１０２、及び、前記第２ゲート電極２０５に接続される前記第２ゲート連結電極２０２は、各ゲート電極の伸びるＸ方向と直行するＹ方向に伸びるように形成される。このとき、図５に示す従来技術と比較すると、各ゲート連結電極から各ゲート電極の全体に電流が流れるまでの時間が増し、スイッチング素子としての応答速度が遅くなる。しかしながら、斯かるスイッチング素子が二次電池の保護回路基板等に用いられる場合には応答速度は要求されないため問題とならない。
【００２４】
図３（Ａ）は、本実施形態に係る半導体装置の平面図であって、前記第１ＭＯＳトランジスタ１０１の前記１層目の第１ソース電極２０４に接続された２層目の第１ソース電極１０７、及び、前記第２ＭＯＳトランジスタ２０１の前記１層目の第２ソース電極２０５に接続された２層目の第２ソース電極２０７を示す。この様に各２層目のソース電極が、従来技術に係る半導体装置の１層目のソース電極と同じ領域に形成されるために、以下に示す配線構造が形成される。
【００２５】
図３（Ｂ）は図３（Ａ）の前記第１領域７におけるＹ２−Ｙ２の断面図を示す。また、図３（Ｃ）は図３（Ａ）の前記第２領域８におけるＹ３−Ｙ３の断面図を示す。すなわち、前記第１領域７では、前記１層目の第１ソース電極１０４が第１配線１０８により前記２層目の第１ソース電極１０７に接続され、前記１層目の第２ソース電極２０４は層間絶縁膜９により遮断される。同様に、前記第２領域８では、前記１層目の第２ソース電極２０４が第２配線２０８により前記２層目の第２ソース電極２０７に接続され、前記１層目の第１ソース電極１０４は層間絶縁膜９により遮断される。尚、この様に単純な配線構造であっても２層目のソース電極が２つの領域に分かれて形成されるのは、前記第１ＭＯＳトランジスタ１０１及び前記第２ＭＯＳトランジスタ２０１の伸びる方向がＸ方向であることの恩恵である。
【００２６】
以上説明したように、本実施形態の半導体装置における前記２層目の第１ソース電極１０７、前記２層目の第２ソース電極２０７と、従来技術に係る半導体装置における前記１層目の第１ソース電極１０４、前記１層目の第２ソース電極２０４と、は同じ領域に形成される。
【００２７】
尚、本実施形態ではｎチャネル型のＭＯＳトランジスタを例に説明したが、導電型を逆にしたｐチャネル型ＭＯＳトランジスタであっても同様に実施できる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態に係る半導体装置を示す平面図である。
【図２】本発明の実施形態に係る半導体装置を示す断面図である。
【図３】本発明の実施形態に係る半導体装置を示す平面図及び断面図である。
【図４】二次電池の充電用保護回路を示す回路図である。
【図５】従来技術に係る半導体装置を示す平面図である。
【図６】従来技術に係る半導体装置を示す断面図である。
【符号の説明】
【００２９】
１      半導体基板
２      ドレイン領域
３      チャネル層
４      トレンチ
５      ゲート絶縁膜
６      ボディ領域
７      第１領域
８      第２領域
９      層間絶縁膜
１０    二次電池
１１    コンデンサ
１２    コントロールＩＣ
１３    電池パック
１４    電子機器
１５    外部電源
１６    負荷
矢印ａ  充電電流
矢印ｂ  放電電流
１０１  第１ＭＯＳトランジスタ
１０２  第１ゲート連結電極
１０３  第１ゲートパッド電極
１０４  １層目の第１ソース電極
１０５  第１ゲート電極
１０６  第１ソース領域
１０７  ２層目の第１ソース電極
１０８  第１配線
１０９  第１寄生ダイオード
１１０  第１ゲート端子
１１１  第１ソース端子
２０１  第２ＭＯＳトランジスタ
２０２  第２ゲート連結電極
２０３  第２ゲートパッド電極
２０４  １層目の第２ソース電極
２０５  第２ゲート電極
２０６  第２ソース領域
２０７  ２層目の第２ソース電極
２０８  第２配線
２０９  第２寄生ダイオード
２１０  第２ゲート端子
２１１  第２ソース端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2007201338.tif 000007
【図６】
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