(57)【要約】【課題】ＳＡＣプロセスを用い、ビット線容量（Ｃｂ）の増加を抑えるとともに、ＳＡＣ破れを防止し、且つセルコンタクトのトップ径を十分に広くすることを可能とする。【解決手段】それぞれ保護絶縁膜１０５ｐで覆われたゲート電極１０４ｇを形成し、保護絶縁膜１０５ｐ間及び前記保護絶縁膜１０５ｐ上を含む全面に第１層間絶縁膜１１０を形成し、第１層間絶縁膜１１０を前記保護絶縁膜の上面が露出するまで研磨除去した後、第２層間絶縁膜１１１を全面に形成し、ゲート電極１０４ｇ間に形成された第１及び第２層間絶縁膜を自己整合的にエッチングすることにより、コンタクトホール１１３を形成する。その後、コンタクトホール１１３を埋め込むように全面にプラグ用導電膜を形成し、そのプラグ用導電膜を第２層間絶縁膜の上面が露出するまで研磨除去することにより、コンタクトホール１１３内に埋め込まれた第１コンタクトプラグ１１４ｃｐを形成する。【選択図】図１４
2007294618.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に複数のゲート電極を形成する工程と、
前記複数のゲート電極それぞれの上面及び側面を覆う複数の保護絶縁膜を形成する工程と、
前記保護絶縁膜をマスクとして前記半導体基板に不純物を導入することにより前記半導体基板に複数のソース／ドレイン拡散層を形成する工程と、
前記保護絶縁膜間及び前記保護絶縁膜上を含む全面に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜を前記保護絶縁膜の上面が露出するまで研磨除去する工程と、
前記露出された保護絶縁膜の上面を含む全面に第２層間絶縁膜を形成する工程と、
前記ゲート電極間に形成された前記第１及び第２層間絶縁膜を自己整合的にエッチングすることにより、複数のコンタクトホールを形成する工程と、
前記複数のコンタクトホールを埋め込むように全面にプラグ用導電膜を形成する工程と、
前記プラグ用導電膜を前記第２層間絶縁膜の上面が露出するまで研磨除去することにより、前記複数のコンタクトホール内に埋め込まれた複数の第１コンタクトプラグを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１層間絶縁膜を形成する前に、少なくとも前記保護絶縁膜を覆うブランケット絶縁膜を形成する工程と、
前記第２層間絶縁膜をマスクとして、前記コンタクトホールの底部に形成された前記ブランケット絶縁膜を除去する工程とをさらに備える請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１層間絶縁膜がＢＰＳＧ（Boro-Phospho Silicate Glass）膜であり、前記第２層間絶縁膜がＮＳＧ（Non Silicate Glass）膜であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記保護絶縁膜がシリコン窒化膜であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記保護絶縁膜がゲート電極上に形成されたキャップ絶縁膜と、前記ゲート電極および前記キャップ絶縁膜の側面を覆うサイドウォール絶縁膜を有することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記プラグ用導電膜がＤＯＰＯＳ（ドープドポリシリコン）膜であることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記ブランケット絶縁膜がシリコン窒化膜であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項８】
前記第１層間絶縁膜を形成する前に、前記ソース／ドレイン拡散層上に選択的にエピタキシャル層を形成する工程をさらに備え、
前記複数のコンタクトホールを形成する工程においては、前記エピタキシャル層が露出するまで前記第１及び第２層間絶縁膜をエッチングすることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記第１コンタクトプラグ上に第２コンタクトプラグを形成する工程をさらに備え、前記第２コンタクトプラグが前記第１コンタクトプラグに対してオフセットしていることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
半導体基板上に形成された複数のゲート電極と、
前記複数のゲート電極それぞれの上面及び側面を覆う複数の保護絶縁膜と、
前記半導体基板に形成された複数のソース／ドレイン拡散層と、
前記複数の保護絶縁膜間に設けられた第１層間絶縁膜と、
前記第１層間絶縁膜の上層に形成された第２層間絶縁膜と、
前記第１及び第２の層間絶縁膜を貫通して設けられ、下面がそれぞれ前記ソース／ドレイン拡散層に電気的に接続し、上面が前記第２層間絶縁膜の上面とほぼ同一平面を構成する複数の第１コンタクトプラグを備えることを特徴とする半導体装置。
【請求項１１】
前記第２層間絶縁膜の上層に形成された第３層間絶縁膜と、
前記第３層間絶縁膜を貫通して設けられ、前記第１コンタクトプラグと電気的に接続する第２コンタクトプラグとをさらに備え、
前記第２コンタクトプラグが前記第１コンタクトプラグに対してオフセットしていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１コンタクトプラグは、エピタキシャル層を介して前記ソース／ドレイン拡散層に電気的に接続していることを特徴とする請求項１０又は１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法及び半導体装置に関し、特に、ＳＡＣ（Self Align Contact：自己整合コンタクト）プロセスを用いた半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）セルの微細化に伴い、メモリセル領域において、隣り合うメモリセルトランジスタのゲート電極間が非常に狭くなってきている。そこで、メモリセルトランジスタのソース／ドレイン拡散層に接続するコンタクトプラグ（以下、「セルコンタクト」ともいう。）を自己整合的に形成する方法として、ＳＡＣプロセスが多く用いられている。
【０００３】
以下、ＳＡＣプロセスによりセルコンタクトを形成する従来の方法につき説明する。
【０００４】
図２５（ａ）に示すように、素子分離領域であるＳＴＩ（Shallow Trench Isolation）１２が設けられた半導体基板１１上にゲート絶縁膜１３を形成し、その上にゲート電極となる導電膜及びキャップ絶縁膜となるシリコン窒化膜を積層する。次に、これらをゲート電極形状にパターニングして、複数のゲート電極１４及びキャップ絶縁膜１６ａを形成する。続いてＬＤＤ領域を形成した後、ゲート電極１４及びキャップ絶縁膜１６ａの側面を覆うサイドウォール絶縁膜（シリコン窒化膜）１６ｂを形成する。これによりゲート電極１４それぞれの側面及び上面を覆う複数の保護絶縁膜１６が形成される。次に、保護絶縁膜１６をマスクとして半導体基板１１に不純物を導入することにより、ソース／ドレイン拡散層１５を形成し、図２５（ａ）に示す構造を得る。
【０００５】
続いて、図２５（ｂ）に示すように、複数の保護絶縁膜１６の間を埋め込むように全面に層間絶縁膜（例えば、ＢＰＳＧ膜）１７を形成する。
【０００６】
次に、図２５（ｃ）に示すように、ＳＡＣプロセスによりコンタクトプラグ（セルコンタクト）１８を形成する。すなわち、層間絶縁膜１７上にマスク層（図示せず）を形成し、層間絶縁膜１７をエッチングすることにより、各ソース／ドレイン拡散層上にコンタクトホールを自己整合的に形成する。続いて、コンタクトホールを埋め込むように導電膜（例えばＤＯＰＯＳ膜）を形成することにより、ソース／ドレイン拡散層１５に接続するセルコンタクト１８を形成する。
【０００７】
このようにしてセルコンタクト１８を形成することにより、セルコンタクト１８のトップ径を広くすることができる。これは、セルコンタクト１８上に形成される容量コンタクトプラグ（図示せず。以下、「容量コンタクト」ともいう。）やビット線コンタクトプラグ（図示せず。以下、「ビットコンタクト」ともいう。）とセルコンタクトとの接触面積を確保できるようにするためである。
【０００８】
また、ＳＡＣプロセスにおいてＳＡＣ破れを防止するためには、セルコンタクト１８が形成される層間絶縁膜１７を十分に厚く形成しておく必要がある。
【０００９】
ＳＡＣ破れとは、ゲート電極１４を覆っている保護絶縁膜（シリコン窒化膜）１６がエッチングされゲート電極１４が露出し、ゲート電極１４とセルコンタクト１８とがショートしてしまうことをいう。すなわち、ＳＡＣプロセスにおけるコンタクトホールの形成では、保護絶縁膜１６であるシリコン窒化膜に対して選択比の高いエッチングを行うが、それでも、図２５（ｃ）に示すように、保護絶縁膜１６の上端部は多少エッチングされることとなる。従って、層間絶縁膜１７が薄い場合、保護絶縁膜１６がエッチングに曝される時間が長くなるため、保護絶縁膜１６がエッチングされる量も多くなり、ゲート電極１４の一部が露出して、コンタクトプラグ１８と接触してしまうこととなる。
【００１０】
したがって、セルコンタクト１８のトップ径を広くし、且つＳＡＣプロセスにおいてＳＡＣ破れを防止するには、セルコンタクト１８が形成される層間絶縁膜１７を十分に厚く形成しておく必要がある。
【００１１】
しかしながら、層間絶縁膜１７が厚いと、その厚みの分、隣り合うセルコンタクト１８間の容量が大きくなってしまい、これによりビット線容量（Ｃｂ）が増加するという問題が生じる。
【００１２】
なお、ＳＡＣプロセスを用いた半導体装置の製造方法については、例えば、特許文献１や特許文献２に示されている。
【特許文献１】特開２００５−１２９９３８号公報
【特許文献２】特開２００５−０５７３０３号公報
【特許文献３】特許第３１９５７８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、ＳＡＣプロセスを用いるものであって、ビット線容量（Ｃｂ）の増加を抑えるとともに、ＳＡＣ破れを防止し、且つセルコンタクトのトップ径を十分に広くすることが可能な半導体装置の製造方法及び半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
本発明による半導体装置の製造方法は、半導体基板上に複数のゲート電極を形成する工程と、前記複数のゲート電極それぞれの上面及び側面を覆う複数の保護絶縁膜を形成する工程と、前記保護絶縁膜をマスクとして前記半導体基板に不純物を導入することにより前記半導体基板に複数のソース／ドレイン拡散層を形成する工程と、前記保護絶縁膜間及び前記保護絶縁膜上を含む全面に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜を前記保護絶縁膜の上面が露出するまで研磨除去する工程と、前記露出された保護絶縁膜の上面を含む全面に第２層間絶縁膜を形成する工程と、前記ゲート電極間に形成された前記第１及び第２層間絶縁膜を自己整合的にエッチングすることにより、複数のコンタクトホールを形成する工程と、前記複数のコンタクトホールを埋め込むように全面にプラグ用導電膜を形成する工程と、前記プラグ用導電膜を前記第２層間絶縁膜の上面が露出するまで研磨除去することにより、前記複数のコンタクトホール内に埋め込まれた複数の第１コンタクトプラグを形成する工程とを備えることを特徴とする。
【００１５】
また、本発明による半導体装置は、半導体基板上に形成された複数のゲート電極と、前記複数のゲート電極それぞれの上面及び側面を覆う複数の保護絶縁膜と、前記半導体基板に形成された複数のソース／ドレイン拡散層と、前記複数の保護絶縁膜間に設けられた第１層間絶縁膜と、前記第１層間絶縁膜の上層に形成された第２層間絶縁膜と、前記第１及び第２の層間絶縁膜を貫通して設けられ、下面がそれぞれ前記ソース／ドレイン拡散層に電気的に接続し、上面が前記第２層間絶縁膜の上面とほぼ同一平面を構成する複数の第１コンタクトプラグを備えることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、保護絶縁膜上に第２層間絶縁膜を形成していることにより、第１コンタクトプラグが形成されるコンタクトホールを形成する際、すなわち、ＳＡＣプロセスにおけるエッチングにおいて、ゲート電極の肩部を覆っている保護絶縁膜がエッチングされる量を抑え、ＳＡＣ破れを防止することができる。
【００１７】
また、プラグ用導電膜の研磨除去において、第２層間絶縁膜が研磨のストッパとして機能することにより、第１コンタクトプラグ（セルコンタクト）のトップ径を広く保つことができる。従って、この上に形成される容量コンタクトとセルコンタクトとの重ねマージンを大きくすることができる。
【００１８】
また、ブランケット絶縁膜を用いる場合、コンタクトホール底部のブランケット絶縁膜を除去する際、第２層間絶縁膜がハードマスクとして機能することにより、保護絶縁膜の上部（キャップ絶縁膜）を保護することができる。
【発明を実施するための最良の形態】
【００１９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
【００２０】
［第１の実施形態］
【００２１】
図１乃至図１６及び１８は、本発明の第１の実施の形態による半導体装置の製造工程を概略的に示す工程図である。
【００２２】
図１に示すように、まず、半導体基板１０１にＳＴＩ（Shallow Trench Isolation）領域１０２を形成する。次に、膜厚約７０ｎｍのゲート絶縁膜１０３、ゲート電極となる導電膜１０４及びキャップ絶縁膜となる膜厚約１４０ｎｍのシリコン窒化膜１０５ａをこの順に形成する。導電膜１０４は、膜厚約７０ｎｍのＤＯＰＯＳ（ドープドポリシリコン）膜１０４ａ、膜厚約５ｎｍのタングステンシリサイド（ＷＳｉ）膜１０４ｂ及び膜厚約５５ｎｍの窒化タングステンと膜厚約１０ｎｍのタングステンの積層膜（Ｗ／ＷＮ）１０４ｃで構成されている。
【００２３】
次に、図２に示すように、シリコン窒化膜１０５ａ上に反射防止膜１０６ａ及びフォトレジスト膜１０６ｂからなるマスク層１０６を形成する。
【００２４】
続いて、マスク層１０６を用いて、シリコン窒化膜１０５ａ、導電膜１０４及びゲート絶縁膜１０３をパターニングすることにより、図３に示す構造を得る。すなわち、ゲート絶縁膜１０３上に形成された複数のゲート電極１０４ｇ及び複数のキャップ絶縁膜１０５ｃが形成される。
【００２５】
次に、図４に示すように、キャップ絶縁膜１０５ｃ及びゲート電極１０４ｇをマスクとして、半導体基板１０１に半導体基板１０１と反対の導電型の不純物を導入（イオン注入）することにより、ＬＤＤ（Lightly Doped Drain）領域１０７を形成する。
【００２６】
次に、全面にシリコン窒化膜を形成した後、異方性エッチング（エッチバック）を行うことにより、図５に示すように、ゲート電極１０４ｇの側面を覆う膜厚約２２ｎｍのサイドウォール絶縁膜１０５ｓを形成する。これにより、キャップ絶縁膜１０５ｃとサイドウォール絶縁膜１０５ｓとからなるゲート電極１０４ｇを覆う保護絶縁膜１０５ｐが形成される。
【００２７】
続いて、保護絶縁膜１０５ｐをマスクとして、半導体基板１０１に半導体基板１０１と反対の導電型の不純物を導入（イオン注入）することにより、ソース／ドレイン拡散層１０８を形成する。
【００２８】
次に、図６に示すように、全面にシリコン窒化膜からなる膜厚約１３ｎｍのブランケット絶縁膜１０９を形成する。
【００２９】
次に、図７に示すように、隣接する保護絶縁膜１０５ｐ間を含む全面に層間絶縁膜として膜厚約５９０ｎｍのＢＰＳＧ膜１１０を形成する。ここで、図６において形成したブランケット絶縁膜１０９は、ＢＰＳＧ膜１１０をリフローする際の高温（約８００℃）に対し、半導体基板１０１を保護する役割を果たす。
【００３０】
次に、図８に示すように、層間絶縁膜１１０をＣＭＰ（Chemical Mechanical Polishing）法により、ブランケット絶縁膜１０９をストッパとして研磨除去する。通常、ＣＭＰでは、スラリーとしてシリカが用いられるが、ここでは、セリアスラリーを用いるのが好ましい。セリアスラリーを用いたＣＭＰでは、シリコン窒化膜はほとんど削られないため、ブランケット絶縁膜１０９がほぼ完全なストッパとして機能する。
【００３１】
次に、図９に示すように、全面に層間絶縁膜として膜厚約２００ｎｍのＮＳＧ（Non Silicate Glass）膜１１１を形成する。
【００３２】
次に、図１０に示すように、ＮＳＧ膜１１１上に、反射防止膜１１２ａとフォトレジスト膜１１２ｂとからなるマスク層１１２を形成する。マスク層１１２は、拡散層１０８の上部に位置する開口を有している。ここで、マスク層１１２の開口は、その幅が隣り合う保護絶縁膜１０５の肩部間よりも少し広めになるように設定するのが好ましい。
【００３３】
続いて、図１１に示すように、図１０のマスク層１１２を用いて、開口下のＮＳＧ膜１１１及びＢＰＳＧ膜１１０を順次エッチング除去する。
【００３４】
その後、図１２に示すように、ＮＳＧ膜１１１をマスクとして、異方性エッチング（エッチバック）を行い、ソース／ドレイン拡散層１０８上のブランケット絶縁膜１０９を除去する。このようにして自己整合的に、複数のコンタクトホール１１３が形成される。なお、このエッチングにおいて、ＮＳＧ膜１１１がハードマスクとして機能することにより、保護絶縁膜１０５ｐの肩部を保護することができる。
【００３５】
このように、保護絶縁膜１０５ｐ上にＮＳＧ膜１１１を形成していることにより、コンタクトホール１１３を形成する際、すなわち、ＳＡＣプロセスにおけるエッチングにおいて、ゲート電極１０４の肩部を覆っている保護絶縁膜１０５がエッチングされる量を抑え、ＳＡＣ破れを防止することができる。また、ブランケット絶縁膜１０９を用いていることにより、コンタクトホール１１３底部のブランケット絶縁膜を除去する際、ＮＳＧ膜１１２がハードマスクとして機能することにより、保護絶縁膜１０５の上部（キャップ絶縁膜）を保護することができる。
【００３６】
次に、図１３に示すように、コンタクトホール１１３を埋め込むように全面にプラグ用導電膜として膜厚約２５０ｎｍのＤＯＰＯＳ膜１１４を形成する。
【００３７】
続いて、図１４に示すように、ＮＳＧ膜１１１をストッパとして、ＤＯＰＯＳ膜１１４をＣＭＰ法により研磨除去し、ＤＯＰＯＳ膜１１４をコンタクトホール１１３内のみに残す。これにより、ソース／ドレイン拡散層１０８それぞれの上にコンタクトプラグ（セルコンタクト）１１４ｃｐが形成される。このように、ＮＳＧ膜１１１で擦り切るようにＤＯＰＯＳ膜１１４を研磨除去していることにより、図１４に示すように、コンタクトプラグ１１４ｃｐの上面はＮＳＧ膜とほぼ同一平面を構成することになる。このため、コンタクトプラグ１１４ｃｐのトップ径が狭くなることを防止できる。特に、本実施形態では、図１０に示したように、マスク層１１２の開口幅を広くしていることにより、ＮＳＧ膜１１１の開口幅をより広くできるため、コンタクトプラグ１１４ｃｐのトップ径をより広くすることを可能としている。
【００３８】
次に、図１５に示すように、膜厚約１８０ｎｍの層間絶縁膜１１５を形成する。続いて、図示のセルコンタクト１１４ｃｐのうち、中央のセルコンタクト１１４ｃｐと接続するコンタクトプラグ（ビットコンタクト）１１６を形成し、さらに、ビットコンタクト１１６と接続するビット線１１７を層間絶縁膜１１５上に形成する。
【００３９】
次に、図１６に示すように、層間絶縁膜１１５上に膜厚約３３０ｎｍの層間絶縁膜１１８を形成し、層間絶縁膜１１８及び１１５を貫通するコンタクトプラグ（容量コンタクト）１１９を形成する。これら容量コンタクト１１９は、図１６に示す両端のセルコンタクト１１４ｃｐにそれぞれ接続する。このとき、上述のとおり、セルコンタクト１１４ｃｐのトップ径が広くなっているため、セルコンタクト１１４ｃｐと容量コンタクト１１９との重ね合わせマージンを大きくすることができる。したがって、図１６に示すように、容量コンタクト１１９をセルコンタクト１１４ｃｐに対してオフセットさせることが可能となる。
【００４０】
ここで、セルコンタクト１１４ｃｐに対して容量コンタクトをオフセットさせた場合のレイアウトを図１７（ａ）に示し、セルコンタクト１１４ｃｐと容量コンタクト１１９の中心を一致させた場合のレイアウトを図１７（ｂ）に示す。セルコンタクトと容量コンタクトとの中心が一致している場合には、図１７（ｂ）に示すように容量コンタクトのレイアウトが不均一となる。これに対し、図１７（ａ）に示すように、セルコンタクト１１４ｃｐに対して容量コンタクトをオフセットさせれば、容量コンタクト１１９のレイアウトをほぼ均等とすることが可能となる。したがって、露光マージンを拡大することが可能となる。
【００４１】
容量コンタクト１１９を形成した後は、図１８に示すように、層間絶縁膜１１８上に膜厚約３０００ｎｍの層間絶縁膜１２０を形成し、これにキャパシタ形成用の開口１２１を形成後、開口１２１内に下部電極１２２、容量絶縁膜１２３及び上部電極１２４を順次形成することにより、シリンダ型キャパシタを形成する。その後、全面を絶縁膜１２５で覆うことにより、メモリセルトランジスタが完成する。なお、下部電極１２２は、容量を大きくするため、図示のように表面をＨＳＧ化することが好ましい。
【００４２】
［第２の実施形態］
【００４３】
次に、本発明の第２の実施形態につき説明する。本実施形態は、ゲート電極間がますます狭くなった場合でも、セルコンタクトとソース／ドレイン拡散層とを確実に電気的に接続するためのものである。
【００４４】
図１９乃至図２４は、第２の実施の形態による半導体装置の製造工程の一部を概略的に示す工程図である。以下の説明では、上記第１の実施形態と同一又は同様の工程は簡略化のため省略する。
【００４５】
まず、上記第１の実施形態と同じく図１〜５の工程を行った後、図１９に示すように、半導体基板１０１に形成されたソース／ドレイン拡散層１０８各々上に、選択的にエピタキシャル層２００を形成する。
【００４６】
その後、図６〜１０と同様の工程を行うことにより、図２０に示す構造を得る。図２０に示すように、ブランケット絶縁膜１０９は、ソース／ドレイン拡散層１０８上においては、図１９において形成したエピタキシャル層２００の上に形成されている。
【００４７】
続いて、マスク層１１２を用いて、図２１に示すように、マスク層１１２の開口下のＮＳＧ膜１１１及びＢＰＳＧ膜１１０を順次エッチング除去する。
【００４８】
その後、図２２に示すように、ＮＳＧ膜１１１をマスクとして、異方性エッチングを行い、エピタキシャル層２００上のブランケット絶縁膜１０９を除去する。これにより、コンタクトホール１１３が開口され、コンタクトホール１１３の底部にエピタキシャル層２００の上面が露出する。
【００４９】
次に、図２３に示すように、コンタクトホール１１３を埋め込むように全面にＤＯＰＯＳ膜１１４を形成する。このＤＯＰＯＳ膜１１４の埋め込みの際、本実施形態によれば、ソース／ドレイン拡散層１０８上にエピタキシャル層２００を形成していることにより、良好に埋め込むことが可能となる。
【００５０】
続いて、図２４に示すように、ＮＳＧ膜１１１をストッパとして、コンタクトホール１１３内のみにＤＯＰＯＳ膜１１４を残すように、ＤＯＰＯＳ膜１１４をＣＭＰ法により研磨除去し、エピタキシャル層２００と接続するコンタクトプラグ１１４ｃｐを形成する。これにより、コンタクトプラグ１１４ｃｐは、エピタキシャル層２００を介して、ソース／ドレイン拡散層１０８と電気的に接続される。なお、本実施形態においても、上記第１の実施形態と同様に、ＮＳＧ膜１１１で擦り切るようにＤＯＰＯＳ膜１１４を研磨除去していることにより、コンタクトプラグ１１４ｃｐのトップ径が狭くなることを防止できる。
【００５１】
この後は、第１の実施形態の図１５〜１７と同様にして、ビットコンタクト、ビット線、容量コンタクト及びキャパシタ等が形成される。
【００５２】
このように、本実施形態によれば、エピタキシャル層２００の存在により、開口するコンタクトホール１１３の深さを浅くすることが可能となるため、隣接するゲート電極１０４ｇの間隔が狭く、アスペクト比が高い場合でも、エッチング残りなどが発生せず、良好なコンタクトホール１１３を形成することができる。
【００５３】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施形態による半導体装置の製造方法の一工程（ＳＴＩ領域１０２の形成〜シリコン窒化膜１０５の形成）を示す断面図である。
【図２】本発明の第１の実施形態による半導体装置の製造方法の一工程（マスク層１０６の形成）を示す断面図である。
【図３】本発明の第１の実施形態による半導体装置の製造方法の一工程（キャップ絶縁膜１０５ｃ及びゲート電極１０４ｇの形成）を示す断面図である。
【図４】本発明の第１の実施形態による半導体装置の製造方法の一工程（ＬＤＤ領域１０７の形成）を示す断面図である。
【図５】本発明の第１の実施形態による半導体装置の製造方法の一工程（サイドウォール絶縁膜１０５ｓの形成及びソース／ドレイン拡散層１０８の形成）を示す断面図である。
【図６】本発明の第１の実施形態による半導体装置の製造方法の一工程（ブランケット絶縁膜１０９の形成）を示す断面図である。
【図７】本発明の第１の実施形態による半導体装置の製造方法の一工程（ＢＰＳＧ膜１１０の形成）を示す断面図である。
【図８】本発明の第１の実施形態による半導体装置の製造方法の一工程（ＢＰＳＧ膜１１０の研磨除去）を示す断面図である。
【図９】本発明の第１の実施形態による半導体装置の製造方法の一工程（ＮＳＧ膜１１１の形成）を示す断面図である。
【図１０】本発明の第１の実施形態による半導体装置の製造方法の一工程（マスク層１１２の形成）を示す断面図である。
【図１１】本発明の第１の実施形態による半導体装置の製造方法の一工程（ＮＳＧ膜１１１及びＢＰＳＧ膜１１０のエッチング）を示す断面図である。
【図１２】本発明の第１の実施形態による半導体装置の製造方法の一工程（ブランケット絶縁膜１０９のエッチバック）を示す断面図である。
【図１３】本発明の第１の実施形態による半導体装置の製造方法の一工程（ＤＯＰＯＳ膜１１４の形成）を示す断面図である。
【図１４】本発明の第１の実施形態による半導体装置の製造方法の一工程（ＤＯＰＯＳ膜１１４の研磨除去）を示す断面図である。
【図１５】本発明の第１の実施形態による半導体装置の製造方法の一工程（層間絶縁膜１１５、ビットコンタクト１１６及びビット線１１７の形成）を示す断面図である。
【図１６】本発明の第１の実施形態による半導体装置の製造方法の一工程（層間絶縁膜１１８の形成及び容量コンタクト１１９の形成）を示す断面図である。
【図１７】図１７（ａ）は、本発明の第１の実施形態により、セルコンタクト１１４ｃｐに対して容量コンタクトをオフセットした場合のレイアウト図であり、図１７（ｂ）は、セルコンタクト１１４ｃｐと容量コンタクト１１９の中心地が同じである場合のレイアウト図である。
【図１８】本発明の第１の実施形態による半導体装置の製造方法の一工程（層間絶縁膜１２０の形成、キャパシタ（１２２，１２３及び１２４）の形成及び絶縁膜１２５の形成）を示す断面図である。
【図１９】本発明の第２の実施形態による半導体装置の製造方法の一工程（エピタキシャル層２００の形成）を示す断面図である。
【図２０】本発明の第２の実施形態による半導体装置の製造方法の一工程（マスク層１１２の形成）を示す断面図である。
【図２１】本発明の第２の実施形態による半導体装置の製造方法の一工程（ＮＳＧ膜１１１及びＢＰＳＧ膜１１０のエッチング）を示す断面図である。
【図２２】本発明の第２の実施形態による半導体装置の製造方法の一工程（ブランケット絶縁膜１０９のエッチバック）を示す断面図である。
【図２３】本発明の第２の実施形態による半導体装置の製造方法の一工程（ＤＯＰＯＳ膜１１４の形成）を示す断面図である。
【図２４】本発明の第２の実施形態による半導体装置の製造方法の一工程（ＤＯＰＯＳ膜１１４の研磨除去）を示す断面図である。
【図２５】従来の方法による半導体装置の製造工程を概略的に示す工程図である。
【符号の説明】
【００５５】
１０１，１１      半導体基板
１０２      ＳＴＩ領域
１０３，１３      ゲート絶縁膜
１０４      導電膜
１０４ａ      ＤＯＰＯＳ膜
１０４ｂ      ＷＳｉ膜
１０４ｃ      Ｗ／ＷＮ膜
１０４ｇ，１４      ゲート電極
１０５ａ      シリコン窒化膜
１０５ｃ，１６ａ      キャップ絶縁膜
１０５ｓ，１６ｂ      サイドウォール絶縁膜
１０５ｐ，１６      保護絶縁膜
１０６      マスク層
１０６ａ      反射防止膜
１０６ｂ      フォトレジスト膜
１０７      ＬＤＤ領域
１０８，１５      ソース／ドレイン拡散層
１０９      ブランケット絶縁膜
１１０，１１１，１１５，１１８，１２０，１７      層間絶縁膜
１１２      マスク層
１１２      膜
１１２      マスク層
１１２ａ      反射防止膜
１１２ｂ      フォトレジスト膜
１１３      コンタクトホール
１１４      ＤＯＰＯＳ膜（プラグ用導電膜）
１１４ｃｐ，１８      コンタクトプラグ（セルコンタクト）
１１６      コンタクトプラグ（ビットコンタクト）
１１７      ビット線
１１９      コンタクトプラグ（容量コンタクト）
１２１      開口
１２２      下部電極
１２３      容量絶縁膜
１２４      上部電極
１２５      絶縁膜
２００      エピタキシャル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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