(57)【要約】【課題】パワーダウンモードや、セルフリフレッシュモードだけでなく、ノーマルモード動作においても、実際にクロックが用いられる必要区間以外の区間に対して、意味無くＤＬＬクロックがトグルリングされることを防止して、ＤＲＡＭの動作電流を低減させるためのＤＬＬ装置を提供する。【解決手段】ＤＬＬドライバー制御装置は、ＤＬＬクロックをドライビングするＤＬＬドライバーと、アクティブモードに関する情報を有する信号に応答して、前記ＤＬＬドライバーの駆動を制御するための制御信号を生成するＤＬＬドライバー制御部とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
ＤＬＬクロックをドライビングするＤＬＬドライバーと、
アクティブモードに関する情報を有する信号に応答して、前記ＤＬＬドライバーの駆動を制御するための制御信号を生成するＤＬＬドライバー制御部と
を備えたことを特徴とするＤＬＬドライバー制御装置。
【請求項２】
前記ＤＬＬドライバー制御部が、
ＤＬＬクロックをカウントして、複数ビットのカウント値を生成するカウンタ部と、
前記カウント値を複数ビットのセット値と比較して、一致する場合、活性化されたイコール信号を生成する比較部と、
前記イコール信号と前記アクティブモードに関する情報を有する信号を受信し、前記制御信号を生成するＳＲラッチと
を備えたことを特徴とする請求項１に記載のＤＬＬドライバー制御装置。
【請求項３】
前記カウンタ部が、
前記制御信号をリセット信号として受信することにより、リセットされることを特徴とする請求項２に記載のＤＬＬドライバー制御装置。
【請求項４】
前記比較部が、
前記カウント値と前記セット値との各対応するビット値をそれぞれ受信する複数の排他的ＮＯＲゲートと、
前記複数の排他的ＮＯＲゲートの各出力を受信するＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力値を受信してイコール信号を生成するインバータと
からなることを特徴とする請求項２に記載のＤＬＬドライバー制御装置。
【請求項５】
前記比較部が、
前記カウント値の複数のビット値と前記セット値の複数のビット値をそれぞれ比較して全て一致する時、前記イコール信号を活性化させることを特徴とする請求項２に記載のＤＬＬドライバー制御装置。
【請求項６】
前記ＳＲラッチが、
前記アクティブモードに関する情報を有する信号が活性化されると、前記制御信号を活性化させ、前記イコール信号が活性化されると、前記制御信号を非活性化させることを特徴とする請求項２に記載のＤＬＬドライバー制御装置。
【請求項７】
前記ＳＲラッチが、
前記アクティブモードに関する情報を有する信号を受信するインバータと、
前記インバータ出力を１入力とする第１ＮＡＮＤゲートと、
前記イコール信号と前記第１ＮＡＮＤゲートとの出力を受信して自分の出力を前記第１ＮＡＮＤゲートの他入力として提供する第２ＮＡＮＤゲートと
からなることを特徴とする請求項２に記載のＤＬＬドライバー制御装置。
【請求項８】
前記アクティブモードに関する情報を有する信号が、読み出しモードであることを特徴とする請求項１に記載のＤＬＬドライバー制御装置。
【請求項９】
前記アクティブモードに関する情報を有する信号が、書き込みモードであることを特徴とする請求項１に記載のＤＬＬドライバー制御装置。
【請求項１０】
ＤＬＬクロックを生成することを特徴とするＤＬＬクロック生成部と、
ＤＬＬクロックをドライビングするＤＬＬドライバーと、
アクティブモードに関する情報を有する信号に応答して、前記ＤＬＬドライバーの駆動を制御するための制御信号を生成するＤＬＬドライバー制御部と
を備えたことを特徴とする遅延固定ループ。
【請求項１１】
ＤＬＬクロック生成部が、
外部クロックを受信し、バッファリングして、内部クロックを生成するクロックバッファと、
ソースクロックを受信して位相を遅延させて出力する位相遅延部と、
前記位相遅延部と実質的に同じ構成を有するダミー位相遅延部と、
前記ダミー位相遅延部の出力信号をメモリ内のクロック信号の遅延要素によってモデルリングし、フィードバック信号として出力する遅延レプリカモデル部と、
基準クロックと前記フィードバック信号とを受信して、両信号の位相の差を検出する位相比較部と、
前記位相比較部から出力信号を受信して前記位相遅延部と前記ダミー位相遅延部の位相遅延を制御する遅延制御部と
からなることを特徴とする請求項１０に記載の遅延固定ループ。
【請求項１２】
前記ＤＬＬドライバー制御部が、
ＤＬＬクロックをカウントして複数ビットのカウント値を生成するカウンタ部と、
前記カウント値を複数ビットのセット値と比較して、一致する場合、活性化されたイコール信号を生成する比較部と、
前記イコール信号と前記アクティブモードに関する情報を有する信号を受信して、前記制御信号を生成するＳＲラッチと
を備えたことを特徴とする請求項１０に記載の遅延固定ループ。
【請求項１３】
前記カウンタ部が、
前記制御信号をリセット信号として受信することにより、リセットされることを特徴とする請求項１２に記載の遅延固定ループ。
【請求項１４】
前記比較部が、
前記カウント値と前記セット値との各対応するビット値を、それぞれ受信する複数の排他的ＮＯＲゲートと、
前記複数の排他的ＮＯＲゲートの各出力を受信するＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力値を受信して、イコール信号を生成するインバータからなることを特徴とする請求項１２に記載の遅延固定ループ。
【請求項１５】
前記比較部が、
前記カウント値の複数のビット値と前記セット値の複数のビット値をそれぞれ比較して、全て一致する時、前記イコール信号を活性化させることを特徴とする請求項１２に記載の遅延固定ループ。
【請求項１６】
前記ＳＲラッチが、
前記アクティブモードに関する情報を有する信号が活性化されると、前記制御信号を活性化させ、前記イコール信号が活性化されると、前記制御信号を非活性化させることを特徴とする請求項１２に記載の遅延固定ループ。
【請求項１７】
前記ＳＲラッチが、
前記アクティブモードに関する情報を有する信号を受信するインバータと、
前記インバータ出力を１入力とする第１ＮＡＮＤゲートと、
前記イコール信号と前記第１ＮＡＮＤゲートの出力を受信して自分の出力を前記第１ＮＡＮＤゲートの他入力として提供する第２ＮＡＮＤゲートと
からなることを特徴とする請求項１２に記載の遅延固定ループ。
【請求項１８】
前記アクティブモードに関する情報を有する信号が、読み出しモードであることを特徴とする請求項１０に記載の遅延固定ループ。
【請求項１９】
前記アクティブモードに関する情報を有する信号が、書き込みモードであることを特徴とする請求項１０に記載の遅延固定ループ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、具体的には、必要でないクロックの出力を防止することによって消費される電流量を低減できるＤＬＬ（Delay Locked Loop）ドライバー制御装置に関する。
【０００２】
ＤＤＲ  ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）のように、高速で動作する半導体記憶装置においては、データを外部クロックと同期させて伝送する。高速動作を行なうことにおいて、クロックの同期は必須である。遅延固定ループＤＬＬは、ＤＲＡＭの外部から入力されるクロックを基に、ＤＲＡＭの内部から外部に放出するデータのタイミングを制御してデータをクロックと同期させる役割を果すが、このために、半導体内にこれを装着する。結果的に、この遅延固定ループ（DLL）は、外部クロックを受信して、現在のクロックより同様な時点にデータを出力させる役割を果す。
【背景技術】
【０００３】
図１は、従来技術に係るＤＬＬ装置のブロック構成図である。
【０００４】
図２は、従来のＤＬＬドライバー制御部１００の回路図が示されている。
【０００５】
図１に示すように、従来のＤＬＬ装置は、クロックバッファ、遅延ライン、位相比較器、遅延制御部及び遅延レプリカモデルによって構成され、位相更新（UPDATE）を行なうことによって外部クロックに位相同期されたＤＬＬクロックｉｒｃｌｋ，ｉｆｃｌｋを生成するＤＬＬクロック生成部３００と、内部クロック信号ｉｒｃｌｋ，ｉｆｃｌｋをドライビングするＤＬＬドライバー２００と、ＤＬＬドライバーの駆動をオン／オフ制御するＤＬＬドライバー制御部１００とを備える。特に、ＤＬＬドライバー制御部１００は、パワーダウンモードへ進入するか否かを通知する信号ＰＤＭと、セルフリフレッシュに関する情報を有する信号ＳＲＥＦとを受信して、ＤＬＬドライバーを動作するか否かを決定する信号ＤＥＮを出力するＮＯＲゲートＮＲからなる。（図２を参照）
【０００６】
このようになされた従来の遅延固定ループ（DLL）装置は、低電力消費のために、メモリのパワーダウンモード（power down mode）時に、ＤＬＬドライバー２００をオフさせる。
【０００７】
したがって、既存のＤＬＬドライバー制御部１００に制御されていたＤＬＬドライバー２００は、外部クロックが一応入力されると、実際のクロックの使用可否や、その使用範囲を問わずに、上記記述したパワーダウンモードやセルフリフレッシュの場合を除いては、条件なしに出力する形式で、その動作が行われていた。すなわち、アクティブモード区間でＤＬＬドライバーは、常にイネーブルされてＤＬＬクロックが必要でないアクティブモードの一部区間においてもＤＬＬクロックはトグルリングされる。
【０００８】
しかしながら、上記のように構成された従来の遅延固定ループ（DLL）において、その出力は、多くのバッファと出力データ通路のトランジスタゲートとに接続されており、大きいキャパシタ値を有するようになる。このように大きい抵抗を有する遅延固定ループ（DLL）において、既存の遅延固定ループ（DLL）は、出力クロックのトグルリングが多くなるほどＤＲＡＭで消費される電流の量が多くなり、これによる電流消費は、数十ｍＡまで至る。
【０００９】
したがって、従来の遅延固定ループ（DLL）は、必ずクロックが用いられない範囲までクロックを出力させることによってエネルギーを無駄に消費させるという問題があった。
【特許文献１】特開平０８−１３０４６４
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記の問題を解決するために本発明の目的は、パワーダウンモードや、セルフリフレッシュモードだけでなく、ノーマルモード動作においても、実際にクロックが用いられる必要区間以外の区間に対して、意味無くＤＬＬクロックがトグルリングされることを防止して、ＤＲＡＭの動作電流を低減させるためのＤＬＬ装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記の技術的な課題を達成するために本発明が提案するＤＬＬドライバー制御装置は、ＤＬＬクロックをドライビングするＤＬＬドライバーと、アクティブモードに関する情報を有する信号に応答して、前記ＤＬＬドライバーの駆動を制御するための制御信号を生成するＤＬＬドライバー制御部とを備えたことを特徴とする。
【００１２】
前記ＤＬＬドライバー制御部は、ＤＬＬクロックをカウントして、複数ビットのカウント値を生成するカウンタ部と、前記カウント値を複数ビットのセット値と比較し、一致する場合、活性化されたイコール信号を生成する比較部と、前記イコール信号と前記アクティブモードに関連した情報を有する信号を受信して前記制御信号を生成するＳＲラッチとを備える。
【００１３】
上述したように、本発明は、ＤＬＬドライバーをオフ状態にしておいて、途中にアクティブモード（リ―ド又はライト）に関連した信号によってアクティブモードの一部区間のみでＤＬＬクロックがトグルリングできるようにするものである。
【００１４】
すなわち、第一の発明は、ＤＬＬクロックをドライビングするＤＬＬドライバーと、アクティブモードに関する情報を有する信号に応答して、前記ＤＬＬドライバーの駆動を制御するための制御信号を生成するＤＬＬドライバー制御部とを備えたことを特徴とするＤＬＬドライバー制御装置である。
【００１５】
第二の発明は、前記ＤＬＬドライバー制御部が、ＤＬＬクロックをカウントして、複数ビットのカウント値を生成するカウンタ部と、前記カウント値を複数ビットのセット値と比較して、一致する場合、活性化されたイコール信号を生成する比較部と、前記イコール信号と前記アクティブモードに関する情報を有する信号を受信し、前記制御信号を生成するＳＲラッチとを備えたことを特徴とする第一の発明に係るＤＬＬドライバー制御装置である。
【００１６】
第三の発明は、前記カウンタ部が、前記制御信号をリセット信号として受信することにより、リセットされることを特徴とする第二の発明に係るＤＬＬドライバー制御装置である。
【００１７】
第四の発明は、前記比較部が、前記カウント値と前記セット値との各対応するビット値をそれぞれ受信する複数の排他的ＮＯＲゲートと、前記複数の排他的ＮＯＲゲートの各出力を受信するＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力値を受信してイコール信号を生成するインバータとからなることを特徴とする第二の発明に係るＤＬＬドライバー制御装置である。
【００１８】
第五の発明は、前記比較部が、前記カウント値の複数のビット値と前記セット値の複数のビット値をそれぞれ比較して全て一致する時、前記イコール信号を活性化させることを特徴とする第二の発明に係るＤＬＬドライバー制御装置である。
【００１９】
第六の発明は、前記ＳＲラッチが、前記アクティブモードに関する情報を有する信号が活性化されると、前記制御信号を活性化させ、前記イコール信号が活性化されると、前記制御信号を非活性化させることを特徴とする第二の発明に係るＤＬＬドライバー制御装置である。
【００２０】
第七の発明は、前記ＳＲラッチが、前記アクティブモードに関する情報を有する信号を受信するインバータと、前記インバータ出力を１入力とする第１ＮＡＮＤゲートと、前記イコール信号と前記第１ＮＡＮＤゲートとの出力を受信して自分の出力を前記第１ＮＡＮＤゲートの他入力として提供する第２ＮＡＮＤゲートとからなることを特徴とする第二の発明に係るのＤＬＬドライバー制御装置である。
【００２１】
第八の発明は、前記アクティブモードに関する情報を有する信号が、読み出しモードであることを特徴とする第一の発明に係るＤＬＬドライバー制御装置である。
【００２２】
第九の発明は、前記アクティブモードに関する情報を有する信号が、書き込みモードであることを特徴とする第一の発明に係るＤＬＬドライバー制御装置である。
【００２３】
第十の発明は、ＤＬＬクロックを生成することを特徴とするＤＬＬクロック生成部と、ＤＬＬクロックをドライビングするＤＬＬドライバーと、アクティブモードに関する情報を有する信号に応答して、前記ＤＬＬドライバーの駆動を制御するための制御信号を生成するＤＬＬドライバー制御部とを備えたことを特徴とする遅延固定ループである。
【００２４】
第十一の発明は、ＤＬＬクロック生成部が、外部クロックを受信し、バッファリングして、内部クロックを生成するクロックバッファと、ソースクロックを受信して位相を遅延させて出力する位相遅延部と、前記位相遅延部と実質的に同じ構成を有するダミー位相遅延部と、前記ダミー位相遅延部の出力信号をメモリ内のクロック信号の遅延要素によってモデルリングし、フィードバック信号として出力する遅延レプリカモデル部と、基準クロックと前記フィードバック信号とを受信して、両信号の位相の差を検出する位相比較部と、前記位相比較部から出力信号を受信して前記位相遅延部と前記ダミー位相遅延部の位相遅延を制御する遅延制御部とからなることを特徴とする第十の発明に係る遅延固定ループである。
【００２５】
第十二の発明は、前記ＤＬＬドライバー制御部が、ＤＬＬクロックをカウントして複数ビットのカウント値を生成するカウンタ部と、前記カウント値を複数ビットのセット値と比較して、一致する場合、活性化されたイコール信号を生成する比較部と、前記イコール信号と前記アクティブモードに関する情報を有する信号を受信して、前記制御信号を生成するＳＲラッチとを備えたことを特徴とする第十の発明に係る遅延固定ループである。
【００２６】
第十三の発明は、前記カウンタ部が、前記制御信号をリセット信号として受信することにより、リセットされることを特徴とする第十二の発明に係る遅延固定ループである。
【００２７】
第十四の発明は、前記比較部が、前記カウント値と前記セット値との各対応するビット値を、それぞれ受信する複数の排他的ＮＯＲゲートと、前記複数の排他的ＮＯＲゲートの各出力を受信するＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力値を受信して、イコール信号を生成するインバータからなることを特徴とする第十二の発明に係る遅延固定ループである。
【００２８】
第十五の発明は、前記比較部が、前記カウント値の複数のビット値と前記セット値の複数のビット値をそれぞれ比較して、全て一致する時、前記イコール信号を活性化させることを特徴とする第十二の発明に係る遅延固定ループである。
【００２９】
第十六の発明は、前記ＳＲラッチが、前記アクティブモードに関する情報を有する信号が活性化されると、前記制御信号を活性化させ、前記イコール信号が活性化されると、前記制御信号を非活性化させることを特徴とする第十二の発明に係る遅延固定ループである。
【００３０】
第十七の発明は、前記ＳＲラッチが、前記アクティブモードに関する情報を有する信号を受信するインバータと、前記インバータ出力を１入力とする第１ＮＡＮＤゲートと、前記イコール信号と前記第１ＮＡＮＤゲートの出力を受信して自分の出力を前記第１ＮＡＮＤゲートの他入力として提供する第２ＮＡＮＤゲートとからなることを特徴とする第十二の発明に係る遅延固定ループである。
【００３１】
第十八の発明は、前記アクティブモードに関する情報を有する信号が、読み出しモードであることを特徴とする第十の発明に係る遅延固定ループである。
【００３２】
第十九の発明は、前記アクティブモードに関する情報を有する信号が、書き込みモードであることを特徴とする第十の発明に係る遅延固定ループである。
【発明の効果】
【００３３】
本発明の構成によってクロックスピードが上がることにつれて、持続的に消費される電流を制御し、意味無く流れる電流を低減させることによって、電流消費が画期的に低減されるという効果がある。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の最も好ましい実施形態を、添付した図面を参照しながら説明する。
【００３５】
図３は、本発明に係る遅延固定ループ（DLL）装置のブロック図である。
【００３６】
図３に示すように、クロックバッファ、遅延ライン、位相比較器、遅延制御部、及び遅延レプリカモデルからなって位相更新（UPDATE）を行なうことによって、外部クロックに位相同期されたＤＬＬクロックｉｒｃｌｋ，ｉｆｃｌｋを生成するＤＬＬクロック生成部５００、ＤＬＬクロックｉｒｃｌｋ，ｉｆｃｌｋをドライビングするＤＬＬドライバー２００、及びアクティブモードに関連した情報を有する信号に応答して前記ＤＬＬドライバーの駆動を制御するための制御信号を生成するＤＬＬドライバー制御部１００を備える。
【００３７】
図４は、本発明のＤＬＬドライバー制御部１００の細部構成ブロック図である。
【００３８】
図４に示すように、ＤＬＬドライバー制御部１００は、ＤＬＬクロックｉｒｃｌｋをカウントし、複数ビットのカウント値を生成するカウンタ部３１０、前記カウント値を複数ビットのセット値３２０と比較し、一致する場合、活性化されたイコール信号（eqaul）を生成する比較部３３０、前記イコール信号と前記アクティブモードに関する情報を有する信号ＲＤ  ｉｎｆｏを受信し、前記制御信号ＤＥＮを生成するＳＲラッチ３４０を備える。この時、複数ビットのセット値３２０は、例えば、ＭＲＳのセット値であるレイテンシ関連情報を用いることができる。すなわち、ＢＬ（Burst length）又はＣＬ（Cas latency）がある。
【００３９】
図３及び図４に示す本発明のＤＬＬ装置の動作を説明すれば、カウンタ部
３１０は、外部からＤＬＬクロックｉｒｃｌｋが入力されると、ＤＬＬクロックｉｒｃｌｋをカウントし、複数ビットのカウント値を生成して、前記カウント値を比較部３３０に出力する。前記比較部３３０は、前記カウント値の複数のビット値と前記セット値３２０の複数のビット値とをそれぞれ比較して、全て一致する時、前記イコール信号（equal）を活性化させるようになるが、ＳＲラッチ３４０で前記活性化されたイコール信号（equal）とアクティブモードに関する情報を有する信号ＲＤ  ｉｎｆｏとを入力し、前記制御信号ＤＥＮを活性化させる。カウンタ部３１０は、前記活性化された制御信号ＤＥＮがリセット信号ＲＳＴとして入力され、ＤＬＬクロックｉｒｃｌｋを最初からカウントし直すようにリセットされる。
【００４０】
図５は、比較部３３０の一実施回路図である。
【００４１】
前記比較部３３０は、前記カウント値と前記セット値３２０との各対応するビット値をそれぞれ受信する複数の排他的ＮＯＲゲート（EXNR）、前記複数の排他的ＮＯＲゲートＥＸＮＲの各出力を受信するＮＡＮＤゲートＮＤ３、前記ＮＡＮＤゲートの出力値ＮＤ３を受信してイコール信号（eqaul）を生成するインバータＩＮＴ２からなる。
【００４２】
図６は、ＳＲラッチ３４０の一実施回路図である。前記アクティブモードに関する情報を有する信号ＲＤ  ｉｎｆｏを受信するインバータＩＮＴ１、前記インバータ出力を１入力とする第１ＮＡＮＤゲートＮＤ１、前記イコール信号と前記第１ＮＡＮＤゲートＮＤ１の出力を受信して、自分の出力を前記第１ＮＡＮＤゲートＮＤ１の他入力として提供する第２ＮＡＮＤゲートＮＤ２からなる。前記ＳＲラッチ３４０は、前記アクティブモードに関する情報を有する信号ＲＤ  ｉｎｆｏが活性化されると、前記制御信号ＤＥＮを活性化させ、前記イコール信号（equal）が活性化されると、前記制御信号ＤＥＮを非活性化させる役割を果す。
【００４３】
前述したように、ＤＬＬドライバー制御部１００が動作することによって、既存のＤＬＬドライバー制御部１００がパワーダウンモードやリフレッシュモードのように、全然クロックを用いない範囲のみでＤＬＬドライバー２００をオフさせて制御することとは異なり、ノーマルモードの内でも実際にクロックが必要な場合なのか、必要であるなら、いくつのクロックが必要なのかに対する演算を行なうことによってクロックが必要な場合に限ってＤＬＬドライバー２００をイネーブルさせてクロックを選択的に出力し、このように動作することによって必要でない電流の消費を低減するという所定の目的を達成できる。
【００４４】
図７は、ＤＬＬクロック生成部５００の細部ブロック構成図であり、通常のレジスタ制御型ＤＬＬを示すものである。図７に示すように、ＤＬＬクロック生成部５００は、大きく分けて、クロックバッファ部１０（Clock buffer）、分周器２０（Divider）、位相比較部３０（Phase Comparator）、遅延制御部４０（Delay Controller）、位相遅延部５０（Delay Line）、ダミー位相遅延部６０（Dummy Delay Line）、遅延レプリカモデル部７０（Delay Replica Model）からなる。
【００４５】
クロックバッファ部１０は、外部クロックｃｌｋ，ｃｌｋｂを受信してバッファリングして内部クロック信号ｉＤｖｄ＿ｃｌｋを生成する。
【００４６】
分周器２０は、内部クロックｉＤｖｄ＿ｃｌｋを分周してＤＬＬソースクロックＤｖｄ＿ｃｌｋを生成し、さらに内部クロックｉＤｖｄ＿ｃｌｋによって基準クロックｒｅｆ＿ｃｌｋを生成する。通常、遅延固定ループ回路の電力消費を低減させるために、外部から受信するクロックを分周器を介して周波数を低くしてソースクロックＤｖｄ＿ｃｌｋを生成するものである。
【００４７】
位相比較部３０は、遅延固定ループ回路の入力クロックと出力クロックとの位相を比較して、２つのクロックの位相差を検出する装置である。すなわち、基準クロックｒｅｆ＿ｃｌｋと遅延固定ループ回路の内部回路を介してフィードバックされたフィードバック信号（Feed back Clock）との位相を比較して、この比較の結果を基に遅延制御部４０を制御する。
【００４８】
遅延制御部４０は、位相遅延部５０の入力経路（path）を決定することができる論理（Logic）と経路の方向を変更させる両方向シフトレジスタ（Bidirectional Shift Register）とからなる。シフトレジスタは、４つの入力信号（Signal）を受信して、シフティング（Shifting）動作をする。シフトレジスタに入力される信号は、右側シフト（Shifting Right）２つ、左側シフト（Shifting Left）２つからなっており、シフティング動作のためには、２つの信号が互いに重ならないように、ハイレベルである区間を有すると良い。
【００４９】
位相遅延部５０は、外部から入力されたクロックの位相を遅延させる回路である。この時、位相遅延の程度は、位相比較部３０を介して決定され、遅延制御部４０によって制御されて位相遅延を決定する遅延経路（Delay Path）を決定するようになる。遅延ラインは、ＮＡＮＤとＮＡＮＤで接続されている多数のユニット遅延セル（Unit Delay Cell）とからなる。それぞれのユニット遅延セルの入力は、シフトレジスタと１対１に接続されており、シフトレジスタ出力段の値がハイレベルとなる所がクロックバッファ部を経由したクロックが入力される経路と決定される。遅延ラインは、立ち上がりエッジクロック（Rising Clock）用と立下りエッジクロック（Falling Clock）用とが存在する。これは、立ち上がりエッジと立下りエッジとを同様に処理して、いずれかのデューティー比による歪み（Duty Ratio Distortion）を最大限に抑制するためである。
【００５０】
ダミー位相遅延部６０は、位相比較器に入力されるフィードバック信号のための遅延ラインである。構成は、位相遅延部５０と同様である。
【００５１】
遅延レプリカモデル部７０は、チップ外部のクロックが入力されて位相遅延部５０の前まで、そして、位相遅延部５０の出力クロックがチップ外部まで出力するまでの遅延要素をモデリングしたものである。正確な遅延要素は、ＤＬＬが有する性能の内、歪み値を決定するようになり、遅延レプリカモデル部７０は、基本回路を低減させたり（Shrink）、簡略化（Simplify）したり、そのまま利用したりする方法がある。実際に遅延レプリカモデル部７０は、クロックバッファと遅延固定ループクロックドライバー、Ｒ／Ｆ分割器（Divider）、出力バッファ（Output Buffer）をそのままモデリングする。
【００５２】
図８は、本発明に係るＤＬＬドライバー制御方法を説明するためのタイミング図である。図８に示すように、外部から入力されたリ―ドやライトモードなどのアクティブモードに関する情報を有する信号ＲＤｉｎｆｏが入力されると制御信号ＤＥＮｒ、ＤＥＮｆが活性化され、カウント値Ｂとセット値Ａとが一致し、この時、活性化されたイコール信号（equal）によって制御信号ＤＥＮｒ，ＤＥＮｆが非活性化される。制御信号ＤＥＮｒ，ＤＥＮｆが活性化された区間のみで、ＤＬＬクロックドライバー４００は駆動してＤＬＬクロックＲＣＬＫ＿ＤＬＬ，ＦＣＬＫ＿ＤＬＬをトグルリングさせる。立ち上がりＤＬＬクロックＲＣＬＫ＿ＤＬＬは、立ち上がり制御信号ＤＥＮｒのハイパルス区間の範囲内で、立下りＤＬＬクロックＦＣＬＫ＿ＤＬＬは、立下り制御信号ＤＥＮｆのハイパルス区間の範囲内でトグルリングされる。このタイミング図は、ＤＲＡＭの動作状況によって一部変更される場合もあり、本発明に示すタイミング図は、この内の一例に該当する。
【００５３】
一方、他の実施形態によれば、本発明でＤＬＬクロックドライバーが１つでなく、様々な用途に分離されている場合、これを組み合わせてＤＬＬクロックドライバーコントロールが可能である。
【００５４】
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明に係わる技術的思想の範囲内から逸脱しない範囲内で、様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５５】
【図１】従来技術に係るＤＬＬ装置のブロック構成図
【図２】従来のＤＬＬドライバー制御部の回路図
【図３】本発明に係る遅延固定ループＤＬＬ装置のブロック構成図
【図４】本発明のＤＬＬクロックドライバー制御部の細部構成ブロック図
【図５】比較部３３０の一実施回路図
【図６】ＳＲラッチ３４０の一実施回路図
【図７】ＤＬＬクロック生成部５００の細部ブロック構成図
【図８】本発明に係るＤＬＬドライバー制御方法を説明するためのタイミング図
【符号の説明】
【００５６】
１００      ＤＬＬドライバー制御部
２００      ＤＬＬドライバー
５００      ＤＬＬクロック生成部
【図１】
2007095267.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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