(57)【要約】【課題】逐次比較型のＡＤコンバータにおいて、スイッチ切替時の電荷移動を抑制して変換誤差を少なくする。【解決手段】充電期間中に内部ノードＮＩを基準電圧ＶＲに接続して複数のキャパシタＣ１〜Ｃｎにアナログ入力電圧ＡＩとこの基準電圧ＶＲの差の電圧を充電するスイッチＳ３Ａを、スイッチ切り替え時にこのスイッチＳ３Ａを構成するＭＯＳトランジスタのゲートとドレイン間のゲートオーバーラップ容量をキャンセルするためのスイッチＳ４Ａと同じ回路構成とする。更に、スイッチＳ３ＡのＭＯＳトランジスタをスイッチＳ４ＡのＭＯＳトランジスタのディメンジョンの２倍に設定し、これらのＭＯＳトランジスタがオンとなるときに、これらのＭＯＳトランジスタのバルクが出力端子ＯＵＴ、即ち内部ノードＮＩに接続するように構成する。【選択図】図１
2007143004.tif 000002
【特許請求の範囲】
【請求項１】
一端が内部ノードに接続された複数のキャパシタと、充電期間中に前記キャパシタの他端に変換対象のアナログ電圧を与える第１のスイッチと、充電期間中はオン状態となって前記内部ノードに基準電圧を印加し、変換動作中はオフ状態となる第２のスイッチと、入力端子と出力端子が前記内部ノードに接続され、充電期間中はオフ状態となって該入力端子と出力端子の間が切り離され、変換動作中はオン状態となって該入力端子と出力端子の間が接続される電荷キャンセル用の第３のスイッチと、前記複数のキャパシタに対応して設けられ、切替信号に従って該キャパシタの他端に第１または第２の変換用の電圧を印加する切替スイッチと、前記内部ノードの電圧と前記基準電圧を比較する比較器と、前記比較器の比較結果に従って前記切替信号を順次出力して前記アナログ電圧に対応するディジタル信号を生成する制御回路とを備えたアナログ・ディジタル変換回路において、
前記第２のスイッチは、
バルクが第１のノードに接続されると共に、入力側と出力側の間に接続されて制御信号によってオン・オフ制御される第１のＰチャネルＭＯＳトランジスタと、
バルクが前記第１のノードに接続されると共に、前記出力側と該第１のノードの間に接続されて前記制御信号によってオン・オフ制御される第２のＰチャネルＭＯＳトランジスタと、
前記第１のノードと電源電位の間に接続されて前記制御信号を反転した反転制御信号によってオン・オフ制御される第３のＰチャネルＭＯＳトランジスタと、
バルクが第２のノードに接続されると共に、前記入力側と前記出力側の間に接続されて前記反転制御信号によってオン・オフ制御される第１のＮチャネルＭＯＳトランジスタと、
バルクが前記第２のノードに接続されると共に、前記出力側と該第２のノードの間に接続されて前記反転制御信号によってオン・オフ制御される第２のＮチャネルＭＯＳトランジスタと、
前記第２のノードと接地電位の間に接続されて前記制御信号によってオン・オフ制御される第３のＮチャネルＭＯＳトランジスタとを有する構成とし、
前記第３のスイッチは、
バルクが第３のノードに接続されると共に、前記入力端子と前記出力端子の間に接続されて前記制御信号によってオン・オフ制御される第４のＰチャネルＭＯＳトランジスタと、
バルクが前記第３のノードに接続されると共に、前記出力端子と該第３のノードの間に接続されて前記制御信号によってオン・オフ制御される第５のＰチャネルＭＯＳトランジスタと、
前記第３のノードと電源電位の間に接続されて前記反転制御信号によってオン・オフ制御される第６のＰチャネルＭＯＳトランジスタと、
バルクが第４のノードに接続されると共に、前記入力端子と前記出力端子の間に接続されて前記反転制御信号によってオン・オフ制御される第４のＮチャネルＭＯＳトランジスタと、
バルクが前記第４のノードに接続されると共に、前記出力端子と該第４のノードの間に接続されて前記反転制御信号によってオン・オフ制御される第５のＮチャネルＭＯＳトランジスタと、
前記第４のノードと接地電位の間に接続されて前記制御信号によってオン・オフ制御される第６のＮチャネルＭＯＳトランジスタとを有する構成とし、
前記第１のＰチャネルＭＯＳトランジスタは、前記第４のＰチャネルＭＯＳトランジスタの２倍のディメンジョンを有し、
前記第１のＰチャネルＭＯＳトランジスタのドレインのアクティブ面積は、前記第４のＰチャネルＭＯＳトランジスタのドレインとソースのアクティブ面積の和に等しく、
前記第４のＰチャネルＭＯＳトランジスタのドレインとソースのアクティブ面積は等しく、
前記第２のＰチャネルＭＯＳトランジスタは、前記第５のＰチャネルＭＯＳトランジスタと同じディメンジョンを有し、
前記第１のＮチャネルＭＯＳトランジスタは、前記第４のＮチャネルＭＯＳトランジスタの２倍のディメンジョンを有し、
前記第１のＮチャネルＭＯＳトランジスタのドレインのアクティブ面積は、前記第４のＮチャネルＭＯＳトランジスタのドレインとソースのアクティブ面積の和に等しく、
前記第４のＮチャネルＭＯＳトランジスタのドレインとソースのアクティブ面積は等しく、
前記第２のＮチャネルＭＯＳトランジスタは、前記第５のＮチャネルＭＯＳトランジスタと同じディメンジョンを有するように設定した、
ことを特徴とするアナログ・ディジタル変換回路。
【請求項２】
一端が内部ノードに接続された複数のキャパシタと、充電期間中に前記キャパシタの他端に変換対象のアナログ電圧を与える第１のスイッチと、充電期間中はオン状態となって前記内部ノードに基準電圧を印加し、変換動作中はオフ状態となる第２のスイッチと、入力端子と出力端子が前記内部ノードに接続され、充電期間中はオフ状態となって該入力端子と出力端子の間が切り離され、変換動作中はオン状態となって該入力端子と出力端子の間が接続される電荷キャンセル用の第３のスイッチと、前記複数のキャパシタに対応して設けられ、切替信号に従って該キャパシタの他端に第１または第２の変換用の電圧を印加する切替スイッチと、前記内部ノードの電圧と前記基準電圧を比較する比較器と、前記比較器の比較結果に従って前記切替信号を順次出力して前記アナログ電圧に対応するディジタル信号を生成する制御回路とを備えたアナログ・ディジタル変換回路において、
前記第２のスイッチは、
バルクが第１のノードに接続されると共に、入力側と出力側の間に接続されて制御信号によってオン・オフ制御される第１のＰチャネルＭＯＳトランジスタと、
バルクが前記第１のノードに接続されると共に、前記入力側と該第１のノードの間に接続されて前記制御信号によってオン・オフ制御される第２のＰチャネルＭＯＳトランジスタと、
前記第１のノードと電源電位の間に接続されて前記制御信号を反転した反転制御信号によってオン・オフ制御される第３のＰチャネルＭＯＳトランジスタと、
バルクが第２のノードに接続されると共に、前記入力側と前記出力側の間に接続されて前記反転制御信号によってオン・オフ制御される第１のＮチャネルＭＯＳトランジスタと、
バルクが前記第２のノードに接続されると共に、前記入力側と該第２のノードの間に接続されて前記反転制御信号によってオン・オフ制御される第２のＮチャネルＭＯＳトランジスタと、
前記第２のノードと接地電位の間に接続されて前記制御信号によってオン・オフ制御される第３のＮチャネルＭＯＳトランジスタとを有する構成とし、
前記第３のスイッチは、
バルクが第３のノードに接続されると共に、前記入力端子と前記出力端子の間に接続されて前記制御信号によってオン・オフ制御される第４のＰチャネルＭＯＳトランジスタと、
バルクが前記第３のノードに接続されると共に、前記出力端子と該第３のノードの間に接続されて前記制御信号によってオン・オフ制御される第５のＰチャネルＭＯＳトランジスタと、
前記第３のノードと電源電位の間に接続されて前記反転制御信号によってオン・オフ制御される第６のＰチャネルＭＯＳトランジスタと、
バルクが第４のノードに接続されると共に、前記入力端子と前記出力端子の間に接続されて前記反転制御信号によってオン・オフ制御される第４のＮチャネルＭＯＳトランジスタと、
バルクが前記第４のノードに接続されると共に、前記出力端子と該第４のノードの間に接続されて前記反転制御信号によってオン・オフ制御される第５のＮチャネルＭＯＳトランジスタと、
前記第４のノードと接地電位の間に接続されて前記制御信号によってオン・オフ制御される第６のＮチャネルＭＯＳトランジスタとを有する構成とし、
前記第１のＰチャネルＭＯＳトランジスタは、前記第４のＰチャネルＭＯＳトランジスタの２倍のディメンジョンと前記第５のＰチャネルＭＯＳトランジスタのディメンジョンを合わせたディメンジョンを有し、
前記第１のＰチャネルＭＯＳトランジスタのドレインのアクティブ面積は、前記第４のＰチャネルＭＯＳトランジスタのドレインとソースのアクティブ面積と前記第５のＰチャネルＭＯＳトランジスタのソースのアクティブ面積の和に等しく、
前記第４のＰチャネルＭＯＳトランジスタのドレインとソースのアクティブ面積は等しく、
前記第１のＮチャネルＭＯＳトランジスタは、前記第４のＮチャネルＭＯＳトランジスタの２倍のディメンジョンと前記第５のＮチャネルＭＯＳトランジスタのディメンジョンを合わせたディメンジョンを有し、
前記第１のＮチャネルＭＯＳトランジスタのドレインのアクティブ面積は、前記第４のＮチャネルＭＯＳトランジスタのドレインとソースのアクティブ面積と前記第５のＮチャネルＭＯＳトランジスタのソースのアクティブ面積の和に等しく、
前記第４のＮチャネルＭＯＳトランジスタのドレインとソースのアクティブ面積は等しくなるように設定した、
ことを特徴とするアナログ・ディジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較型のアナログ・ディジタル変換回路（以下、「ＡＤコンバータ」という）、特にその比較時に入力電圧と比較用の基準電圧を切り替えるスイッチの回路構成に関するものである。
【背景技術】
【０００２】
図２（ａ），（ｂ）は、従来のＡＤコンバータの一例を示す構成図である。
このＡＤコンバータは、図２（ａ）に示すように、アナログ入力電圧ＡＩが入力されるスイッチＳ１を有し、このスイッチＳ１の出力側が複数の切替スイッチＳ５１〜Ｓ５ｎの第１入力側に接続されている。この切替スイッチＳ５１〜Ｓ５ｎの第１入力側には、更に、スイッチＳ２を介してＡＤ変換の下限電圧ＶＬが与えられるようになっている。一方、切替スイッチＳ５１〜Ｓ５ｎの第２入力側には、ＡＤ変換の上限電圧ＶＨが与えられている。
【０００３】
切替スイッチＳ５１〜Ｓ５ｎの出力側は、それぞれキャパシタＣ１〜Ｃｎの一端に接続され、これらのキャパシタＣ１〜Ｃｎの他端が、内部ノードＮＩに共通接続されている。内部ノードＮＩには、更に、スイッチＳ３を介して基準電圧ＶＲが与えられると共に、スイッチＳ４の入力側と出力側が接続されている。これらのスイッチＳ３，Ｓ４は、ＭＯＳトランジスタ（以下、単に「ＭＯＳ」という）で構成されている。
【０００４】
内部ノードＮＩの電圧は、比較器ＣＭＰの一方の入力側に与えられ、この比較器ＣＭＰの他方の入力側に与えられる基準電圧ＶＲと比較されるようになっている。比較器ＣＭＰの出力側は、制御回路ＣＮＴに接続されている。制御回路ＣＮＴは、比較器ＣＭＰの比較結果と所定の論理に基づいて、スイッチＳ１〜Ｓ４のオン・オフ及び切替スイッチＳ５１〜Ｓ５ｎの切り替えを制御する制御信号ＣＴＲを出力し、最終的な変換結果が決定したときにディジタル出力信号ＤＯを出力するものである。
【０００５】
なお、スイッチＳ３，Ｓ４は、図２（ｂ）に示すように、一般的なＰチャネルＭＯＳ（以下、「ＰＭＯＳ」という）１１とＮチャネルＭＯＳ（以下、「ＮＭＯＳ」という）１２を抱き合わせたもので、スイッチの制御信号ＣＴＲは、ＮＭＯＳ１２のゲートに与えられると共に、インバータ１３で反転されてＰＭＯＳ１１のゲートに与えられるようになっている。
【０００６】
次に、このＡＤコンバータの概略の動作を説明する。
まず、制御回路ＣＮＴからの制御信号ＣＴＲにより、スイッチＳ１，Ｓ３がオン、スイッチＳ２，Ｓ４がオフに設定され、スイッチＳ５１〜Ｓ５ｎはすべて第１入力側に切り替えられる。これにより、各キャパシタＣ１〜Ｃｎは、アナログ入力電圧ＡＩと基準電圧ＶＲの差電圧に充電され、この差電圧と各容量で定まる電荷がそれぞれ蓄積される。
【０００７】
この後、ＡＤ変換が開始される。ＡＤ変換中は、スイッチＳ１，Ｓ３はオフとなる。また、ＡＤ変換の開始によって、スイッチＳ４がオンとなり、その後、スイッチＳ２がオンとなる。これにより、各キャパシタＣ１〜Ｃｎの一端は、制御回路ＣＮＴの制御信号ＣＴＲに応じて切り替えられる切替スイッチＳ５１〜Ｓ５ｎを介して、上限電圧ＶＨまたは下限電圧ＶＬに接続される。各キャパシタＣ１〜Ｃｎの他端は内部ノードＮＩに共通接続されているので、この内部ノードＮＩには、切替スイッチＳ５１〜Ｓ５ｎの切り替えの組み合わせに応じた電圧が出力される。
【０００８】
内部ノードＮＩの電圧は、比較器ＣＭＰによって基準電圧ＶＲと比較され、比較結果の信号が制御回路ＣＮＴに与えられる。制御回路ＣＮＴは、比較器ＣＭＰの比較結果と所定の論理に基づいて、スイッチＳ５１〜Ｓ５ｎの切り替えを制御し、内部ノードＮＩの電圧が基準電圧ＶＲに一致するように制御信号ＣＴＲの組み合わせを決定し、ディジタル出力信号ＤＯを出力する。
【０００９】
ここで、スイッチＳ４の役割を説明する。
前述のように、スイッチＳ３は、アナログ入力電圧ＡＩの充電中にオンとなり、ＡＤ変換の開始によってオフとなる。一方、スイッチＳ４は、スイッチＳ３と逆の動作をし、アナログ入力電圧ＡＩの充電中はオフであり、ＡＤ変換の開始によってオンとなる。このスイッチＳ４は、スイッチＳ３，Ｓ４の切り替え時に、スイッチＳ３を構成するＭＯＳのゲートとドレイン間のゲートオーバーラップ容量（以下、「ＣＯＤ」という）をキャンセルするためのもので、キャンセラ回路と呼ばれている。
【００１０】
アナログ入力電圧ＡＩの充電中、スイッチＳ３はオンであるので、このスイッチＳ３を構成するＰＭＯＳ１１のゲートは接地電位ＧＮＤとなり、このＰＭＯＳ１１のゲートと出力端子ＯＵＴが接続される内部ノードＮＩの間に、ＣＯＤ×（ＶＲ−ＧＮＤ）の電荷が蓄積される。一方、スイッチＳ４は、オフとなっているので、スイッチＳ４を構成するＰＭＯＳ１１のゲートは電源電位ＶＤＤとなり、このＰＭＯＳ１１のゲートと入力端子ＩＮ及び出力端子ＯＵＴが接続される内部ノードＮＩの間に、２×ＣＯＤ×（ＶＲ−ＶＤＤ）の電荷が蓄積される。
【００１１】
次にＡＤ変換が開始されるが、ＡＤ変換開始直後は、スイッチＳ１〜Ｓ３がオフ、スイッチＳ４がオンである。これにより、スイッチＳ３のＰＭＯＳ１１のゲートは電源電位ＶＤＤとなり、このＰＭＯＳ１１のゲートと内部ノードＮＩの間に、ＣＯＤ×（ＶＲ−ＶＤＤ）の電荷が蓄積される。一方、スイッチＳ４のＰＭＯＳ１１のゲートは接地電ＧＮＤとなり、このＰＭＯＳ１１のゲートと内部ノードＮＩの間に、２×ＣＯＤ×（ＶＲ−ＧＮＤ）の電荷が蓄積される。
【００１２】
以上は、スイッチＳ３，Ｓ４を構成するＰＭＯＳ１１についての説明であるが、ＮＭＯＳ１２についても同様である。従って、スイッチＳ４のＭＯＳのディメンジョンを、スイッチＳ３のＭＯＳのディメンジョンの１／２にすれば、スイッチＳ３のオンからオフ、スイッチＳ４のオフからオンで、互いのゲートと内部ノードＮＩ間の電荷を相殺することができる。
【００１３】
但し、図２（ｂ）の構成のスイッチＳ３，Ｓ４では、正常動作が行われる電源電圧ＶＤＤの範囲に制約があった。
【００１４】
図３は、図２中のスイッチＳ３，Ｓ４のオン抵抗を示す特性図であり、横軸にスイッチのゲート・ソース間電圧Ｖｇｓを、縦軸にスイッチのオン抵抗値を示している。
【００１５】
スイッチを構成するＰＭＯＳ１１の閾値電圧をＶｔｐ、ＮＭＯＳ１２の閾値電圧をＶｔｐとし、Ｖｔ＝｜Ｖｔｐ｜＝｜Ｖｔｎ｜と仮定すると、ＶＤＤ＞｜Ｖｔｐ｜＋｜Ｖｔｎ｜のとき、ＶＤＤ＞２Ｖｔとなる。電源電位ＶＤＤが２Ｖｔよりも高い場合、スイッチは実線で示すＰＭＯＳ特性Ｐ１とＮＭＯＳ特性Ｎ１のようになり、使用する電源範囲においてＭＯＳのオン抵抗が極めて大きな値になることはない。
【００１６】
しかし、閾値電圧Ｖｔがバックバイアス効果で上昇する場合、ＶＤＤ≦｜Ｖｔｐ｜＋｜Ｖｔｎ｜となり、Ｖｔ≧ＶＤＤ／２となる。ゲート・ソース間電圧Ｖｇｓ及びゲート・ドレイン間電圧ＶｄｇがほぼＶＤＤ／２の場合、Ｖｔ≧｜Ｖｄｇ｜＝｜Ｖｇｓ｜となり、ドレイン・ソース間電流が著しく減少し、破線で示すＰＭＯＳ特性Ｐ２とＮＭＯＳ特性Ｎ２のようになり、オン抵抗がＶＤＤ／２の付近で極めて大きな値になる。このような場合、スイッチＳ３，Ｓ４として、図３のスイッチに代えて、図４の構成のスイッチが用いられる。
【００１７】
図４（ａ），（ｂ）は、図２（ａ）におけるスイッチＳ３，Ｓ４の他の構成例を示す図であり、同図（ａ）は回路図、及び同図（ｂ）は断面構造図である。
【００１８】
このスイッチＳ３，Ｓ４は、図４（ａ）に示すように、オンのとき、ＰＭＯＳ２１とＮＭＯＳ２２のバルクＢを、それぞれＰＭＯＳ２３とＮＭＯＳ２５を介してドレインＤ、即ち出力端子ＯＵＴに接続し、バックバイアス効果によって上昇した閾値電圧Ｖｔを下げ、オン抵抗が極端に大きくなることが防止できる。また、スイッチがオフのときは、オフリークを少なくするために、ＰＭＯＳ２１のバルクＢはＰＭＯＳ２４を介して電源電位ＶＤＤに接続され、ＮＭＯＳ２３のバルクＢはＮＭＯＳ２６を介して接地電位ＧＮＤに接続されるようになっている。このようなスイッチＳ３，Ｓ４を使用することにより、Ｖｔ≧ＶＤＤ／２となるような半導体においても、ＣＯＤに蓄えられる電荷をキャンセルすることができ、かつ、オン抵抗がＶＤＤ／２の付近で極めて大きな値になるという不具合を防ぐことができる。
【００１９】
【特許文献１】特開平１１−１７５４３号公報
【特許文献２】特開２００３−１９８３７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、図４の構成のスイッチＳ３，Ｓ４を用いたＡＤコンバータでは、次のような課題があった。
【００２１】
スイッチＳ３がオンのときは、ＰＭＯＳ２１のドレインＤとバルクＢが同電位となるので、このドレインＤとバルクＢの間に電荷は存在しない。一方、スイッチＳ３がオンのとき、スイッチＳ４はオフであり、このスイッチＳ４のバルク電位は電源電位ＶＤＤになる。このため、スイッチＳ４の出力端子ＯＵＴとバルクＢ間には、Ｃｄｂ×（ＯＵＴの電圧ーＶＤＤ）の電荷が蓄積される。スイッチＳ３がオフのときは、このスイッチＳ３のバルク電位が電源電位ＶＤＤになるので、ドレインＤとバルクＢ間の電荷は、Ｃｄｂ×（ＯＵＴの電圧−ＶＤＤ）となる。
【００２２】
つまり、スイッチＳ３がオンのときはドレインＤとバルクＢ間に電荷が存在せず、スイッチＳ３がオフになるとドレインＤとバルクＢ間に電荷が蓄積する。一方、スイッチＳ３がオフのとき、スイッチＳ４はオンであり、バルク電位が電源電位ＶＤＤとなっているので、ドレインＤとバルクＢ間、及びソースＳとバルクＢ間に電荷が存在し、スイッチＳ４をオン・オフしても、これらの電荷は変化しない。
【００２３】
これにより、アナログ入力電圧ＡＩを充電した後、ＡＤ変換の開始時にスイッチＳ３のドレインＤとバルクＢ間の容量が新たに充電される。従って、ＡＤ変換が開始されると、キャパシタＣ１〜Ｃｎに蓄積されている電荷が、ドレインＤとバルクＢ間の容量を充電する分だけ移動する。
【００２４】
このように、図４のスイッチではＣＯＤに蓄積される電荷をキャンセルすることはできるが、スイッチのオン・オフでバルク電位が変化するため、断面図に示すドレインＤとバルクＢ間の容量Ｄｄｂに蓄積される電荷と、バルクＢと基板間の容量Ｃｂ，Ｃｂ１に蓄積される電荷をキャンセルすることができない。このように、アナログ入力電圧ＡＩで充電された電荷が、スイッチＳ３，Ｓ４の切り替えで移動するため、ＡＤ変換の誤差を生じる要因となる。
【００２５】
このようなスイッチ切り替え時の電荷移動は、スイッチを構成するＭＯＳのディメンジョンの関係を十分に考慮していないために発生する電極間容量の相違によるものである。このため、電荷移動を完全に防止することができずにＡＤ変換の誤差が生じ、高解像度が要求されるような用途には適用できなかった。
【００２６】
本発明は、図４のスイッチ構成において、各ＭＯＳのディメンジョンの関係を規定することにより、スイッチ切り替え時における電荷移動を抑制し、ＡＤ変換の誤差を少なくすることを目的としている。
【課題を解決するための手段】
【００２７】
本発明の一端が内部ノードに接続された複数のキャパシタと、充電期間中に前記キャパシタの他端に変換対象のアナログ電圧を与える第１のスイッチと、充電期間中はオン状態となって前記内部ノードに基準電圧を印加し、変換動作中はオフ状態となる第２のスイッチと、入力端子と出力端子が前記内部ノードに接続され、充電期間中はオフ状態となって該入力端子と出力端子の間が切り離され、変換動作中はオン状態となって該入力端子と出力端子の間が接続される電荷キャンセル用の第３のスイッチと、前記複数のキャパシタに対応して設けられ、切替信号に従って該キャパシタの他端に第１または第２の変換用の電圧を印加する切替スイッチと、前記内部ノードの電圧と前記基準電圧を比較する比較器と、前記比較器の比較結果に従って前記切替信号を順次出力して前記アナログ電圧に対応するディジタル信号を生成する制御回路とを備えたＡＤコンバータにおいて、前記第２のスイッチと第３のスイッチを、次のように構成している。
【００２８】
第２のスイッチは、バルクが第１のノードに接続されると共に、入力側と出力側の間に接続されて制御信号によってオン・オフ制御される第１のＰＭＯＳと、バルクが前記第１のノードに接続されると共に、前記出力側と該第１のノードの間に接続されて前記制御信号によってオン・オフ制御される第２のＰＭＯＳと、前記第１のノードと電源電位の間に接続されて前記制御信号を反転した反転制御信号によってオン・オフ制御される第３のＰＭＯＳと、バルクが第２のノードに接続されると共に、前記入力側と前記出力側の間に接続されて前記反転制御信号によってオン・オフ制御される第１のＮＭＯＳと、バルクが前記第２のノードに接続されると共に、前記出力側と該第２のノードの間に接続されて前記反転制御信号によってオン・オフ制御される第２のＮＭＯＳと、前記第２のノードと接地電位の間に接続されて前記制御信号によってオン・オフ制御される第３のＮＭＯＳとを有している。
【００２９】
第３のスイッチは、バルクが第３のノードに接続されると共に、前記入力端子と前記出力端子の間に接続されて前記制御信号によってオン・オフ制御される第４のＰＭＯＳと、バルクが前記第３のノードに接続されると共に、前記出力端子と該第３のノードの間に接続されて前記制御信号によってオン・オフ制御される第５のＰＭＯＳと、前記第３のノードと電源電位の間に接続されて前記反転制御信号によってオン・オフ制御される第６のＰＭＯＳと、バルクが第４のノードに接続されると共に、前記入力端子と前記出力端子の間に接続されて前記反転制御信号によってオン・オフ制御される第４のＮＭＯＳと、バルクが前記第４のノードに接続されると共に、前記出力端子と該第４のノードの間に接続されて前記反転制御信号によってオン・オフ制御される第５のＮＭＯＳと、前記第４のノードと接地電位の間に接続されて前記制御信号によってオン・オフ制御される第６のＮＭＯＳとを有している。
【００３０】
そして、これらの第２と第３のスイッチを構成するＭＯＳのディメンジョンが所定の関係になるように設定している。
【発明の効果】
【００３１】
本発明では、第２と第３のスイッチを同一回路構成とし、これらのスイッチを構成するＭＯＳのディメンジョンを所定の関係になるように設定しているので、スイッチ切り替え時における電荷移動を抑制し、ＡＤ変換の誤差を少なくすることができるという効果がある。
【発明を実施するための最良の形態】
【００３２】
第２及び第３のスイッチを構成するＭＯＳのディメンジョンを次の関係を有するように設定する。第１のＰＭＯＳは第４のＰＭＯＳの２倍のディメンジョンを有し、この第１のＰＭＯＳのドレインのアクティブ面積は、第４のＰＭＯＳのドレインとソースのアクティブ面積の和に等しく、第４のＰＭＯＳのドレインとソースのアクティブ面積は等しく、第２のＰＭＯＳは、第５のＰＭＯＳと同じディメンジョンを有するように設定する。
【００３３】
また、第１のＮＭＯＳは、第４のＮＭＯＳの２倍のディメンジョンを有し、この第１のＮＭＯＳのドレインのアクティブ面積は、第４のＮＭＯＳのドレインとソースのアクティブ面積の和に等しく、第４のＮＭＯＳのドレインとソースのアクティブ面積は等しく、第２のＮＭＯＳは、第５のＮＭＯＳと同じディメンジョンを有するように設定する。
【実施例１】
【００３４】
図１（ａ）〜（ｃ）は、本発明の実施例１を示すＡＤコンバータの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００３５】
このＡＤコンバータは、図１（ａ）に示すように、アナログ入力電圧ＡＩが入力されるスイッチＳ１を有し、このスイッチＳ１の出力側が複数の切替スイッチＳ５１〜Ｓ５ｎの第１入力側に接続されている。この切替スイッチＳ５１〜Ｓ５ｎの第１入力側には、更に、スイッチＳ２を介してＡＤ変換の下限電圧ＶＬが与えられるようになっている。一方、切替スイッチＳ５１〜Ｓ５ｎの第２入力側には、ＡＤ変換の上限電圧ＶＨが与えられている。
【００３６】
切替スイッチＳ５１〜Ｓ５ｎの出力側は、それぞれキャパシタＣ１〜Ｃｎの一端に接続され、これらのキャパシタＣ１〜Ｃｎの他端が、内部ノードＮＩに共通接続されている。内部ノードＮＩには、更に、スイッチＳ３Ａを介して基準電圧ＶＲが与えられると共に、スイッチＳ４Ａの入力側と出力側が接続されている。
【００３７】
内部ノードＮＩの電圧は、比較器ＣＭＰの一方の入力側に与えられ、この比較器ＣＭＰの他方の入力側に与えられる基準電圧ＶＲと比較されるようになっている。比較器ＣＭＰの出力側は、制御回路ＣＮＴに接続されている。制御回路ＣＮＴは、比較器ＣＭＰの比較結果と所定の論理に基づいて、スイッチＳ１〜Ｓ４Ａのオン・オフ及び切替スイッチＳ５１〜Ｓ５ｎの切り替えを制御する制御信号ＣＴＲを出力し、最終的な変換結果が決定したときにディジタル出力信号ＤＯを出力するものである。
【００３８】
スイッチＳ３Ａは、図１（ｂ）に示すように、入力端子ＩＮと出力端子ＯＵＴの間に抱き合わせで接続されたＰＭＯＳ３１とＮＭＯＳ３２を有している。出力端子ＯＵＴは、直列接続されたＰＭＯＳ３３，３４を介して電源電位ＶＤＤに接続されると共に、直列接続されたＮＭＯＳ３５，３６を介して接地電位ＧＮＤに接続されている。ＰＭＯＳ３１，３３のバルクは、ＰＭＯＳ３３，３４の接続点であるノードＮＤ１、即ちこのＰＭＯＳ３３のドレインに接続されている。また、ＮＭＯＳ３２，３５のバルクは、ＮＭＯＳ３５，３６の接続点であるノードＮＤ２、即ちこのＮＭＯＳ３５のドレインに接続されている。そして、ＮＭＯＳ３２，３５とＰＭＯＳ３４のゲートには制御信号ＣＴＲが与えられ、ＰＭＯＳ３１，３３とＮＭＯＳ３６のゲートには、この制御信号ＣＴＲがインバータ３７で反転されて与えられるようになっている。
【００３９】
このスイッチＳ３Ａでは、制御信号ＣＴＲが“Ｈ”のとき、ＰＭＯＳ３１とＮＭＯＳ３２がオンとなって入力端子ＩＮと出力端子ＯＵＴの間が導通すると共に、ＰＭＯＳ３３とＮＭＯＳ３５もオンとなって、これらのＰＭＯＳ３１とＮＭＯＳ３２のバルクが出力端子ＯＵＴに接続される。これにより、バックバイアス効果によって上昇した閾値電圧Ｖｔが低下し、オン抵抗が大きくなることを防止できるようになっている。また、制御信号ＣＴＲが“Ｌ”のとき、ＰＭＯＳ３１とＮＭＯＳ３２がオフとなって入力端子ＩＮと出力端子ＯＵＴの間を遮断すると共に、ＰＭＯＳ３４とＮＭＯＳ３６がオンとなってＰＭＯＳ３１のバルクはＰＭＯＳ３４を介して電源電位ＶＤＤに接続され、ＮＭＯＳ３２のバルクＢはＮＭＯＳ３６を介して接地電位ＧＮＤに接続される。これにより、オフリークを少なくすることができるようになっている。
【００４０】
スイッチＳ４Ａは、図１（ｃ）に示すように、回路構成はスイッチＳ３Ａと全く同一で、同様の機能を有している。但し、このスイッチＳ４ＡのＰＭＯＳ４１，４３及びＮＭＯＳ４２，４５のディメンジョンは、スイッチＳ３ＡのＰＭＯＳ３１，３３及びＮＭＯＳ３２，３５のディメンジョンに対して、次のような特定の関係を有するように設定されている。
【００４１】
即ち、スイッチＳ３ＡのＰＭＯＳ３１は、スイッチＳ４ＡのＰＭＯＳ４１の２倍のディメンジョンを有し、このＰＭＯＳ３１のドレインのアクティブ面積は、ＰＭＯＳ４１のドレインとソースのアクティブ面積の和に等しい。また、ＰＭＯＳ４１のドレインとソースのアクティブ面積は等しい。更に、スイッチＳ３ＡのＰＭＯＳ３３は、スイッチＳ４ＡのＰＭＯＳ４３と同じディメンジョンを有し、これらのＰＭＯＳ３３，４３のソースのアクティブ面積は同じである。
【００４２】
同様に、スイッチＳ３ＡのＮＭＯＳ３２は、スイッチＳ４ＡのＮＭＯＳ４２の２倍のディメンジョンを有し、このＮＭＯＳ３２のドレインのアクティブ面積は、ＮＭＯＳ４２のドレインとソースのアクティブ面積の和に等しい。また、ＮＭＯＳ４２のドレインとソースのアクティブ面積は等しい。更に、スイッチＳ３ＡのＮＭＯＳ３５は、スイッチＳ４ＡのＮＭＯＳ４５と同じディメンジョンを有し、これらのＮＭＯＳ３５，４５のソースのアクティブ面積は同じである。
【００４３】
このＡＤコンバータにおけるＡＤ変換動作は、図２の従来のＡＤコンバータと同一であるので、繁雑さを避けるために割愛し、ここではスイッチＳ４Ａによるキャンセラ回路の動作について説明する。なお、ここではＰＭＯＳ側について説明するが、ＮＭＯＳ側の動作も同様である。
【００４４】
スイッチＳ４ＡのＰＭＯＳ４１のドレイン（入力端子ＩＮ側）とバルク間の容量をＣｄｂ４とし、ソース（出力端子ＯＵＴ側）とバルク間の容量をＣｄｂ５とする。また、ＰＭＯＳ４３のソース（出力端子ＯＵＴ側）とバルク間の容量をＣｄｂ６とする。
【００４５】
ＣＯＤの電荷については、スイッチＳ３ＡのＰＭＯＳ３１のディメンジョンが、スイッチＳ４ＡのＰＭＯＳ４１の２倍のディメンジョンであり、スイッチＳ３ＡのＰＭＯＳ３３とスイッチＳ４ＡのＰＭＯＳ４３のディメンジョンが等しく、アナログ入力電圧ＡＩの充電中からＡＤ変換開始までの間での変化がないので、従来通りのキャンセル動作が行われる。
【００４６】
アナログ入力電圧ＡＩの充電中、スイッチＳ３Ａはオンとなり、このスイッチＳ３Ａの入力端子ＩＮ側とバルクが同電位となるので、この入力端子ＩＮ側とバルク間の電荷は存在しない。一方、スイッチＳ４Ａはオフであるので、このスイッチＳ４Ａのバルクは、電源電位ＶＤＤになる。これにより、スイッチＳ４Ａの入力端子ＩＮ側とバルク間の電荷は、Ｑ１＝Ｃｄｂ４×（ＶＲ−ＶＤＤ）と、Ｑ２＝Ｃｄｂ５×（ＶＲ−ＶＤＤ）と、Ｑ３＝Ｃｄｂ６×（ＶＲ−ＶＤＤ）の総和となる。
【００４７】
ＡＤ変換の開始直後、スイッチＳ３Ａはオフとなり、このスイッチＳ３Ａのバルクは電源電位ＶＤＤとなる。従って、スイッチＳ３Ａの入力端子ＩＮ側とバルク間の電荷は、Ｑ４＝Ｃｄｂ５×（ＶＲ−ＶＤＤ）と、Ｑ５＝Ｃｄｂ６×（ＶＲ−ＶＤＤ）の和となる。
【００４８】
スイッチＳ３Ａがオフのとき、スイッチＳ４Ａはオンで、このスイッチＳ４Ａのバルクが入力端子ＩＮと同電位となるので、容量Ｃｄｂ４，Ｃｄｂ５，Ｃｄｂ６に電荷は存在しない。つまり、スイッチＳ４Ａがオフのときには、ドレイン・バルク間及びソース・バルク間に電荷が存在するが、スイッチＳ４Ａがオンになると電荷は放出されてなくなる。
【００４９】
スイッチＳ３ＡのＰＭＯＳ３１のドレインのアクティブ面積は、スイッチＳ４ＮＯＰＭＯＳ４１のドレインとソースのアクティブ抵抗の和で、かつ、スイッチＳ４ＡのＰＭＯＳＮ４１のドレインとソースのアクティブ面積は等しいので、Ｑ４＝Ｑ１＋Ｑ２，Ｑ４＝２×Ｑ１となる。また、スイッチＳ３ＡのＰＭＯＳ３３と、スイッチＳ４ＡのＰＭＯＳ４３のソースのアクティブ面積が等しいので、Ｑ５＝Ｑ３となる。従って、スイッチＳ４Ａがオフの時に蓄積された電荷が、スイッチＳ３Ａがオフの時に同じ電荷量として移動するので、内部ノードＮＩの電圧変化は発生せず、電荷が消失することがない。
【００５０】
以上のように、このＡＤコンバータは、基準電圧ＶＲを内部ノードＮＩに与えるためのスイッチＳ３Ａに対応るキャンセラ回路のスイッチＳ４Ａとして、このスイッチＳ３Ａと同じ回路構成を採用するとともに、これらのスイッチＳ３Ａ，Ｓ４Ａを構成するＭＯＳのディメンジョンを特定の関係を有するように設定している。これにより、スイッチ切り替え時における電荷移動が抑制され、ＡＤ変換の誤差を少なくすることができるという利点がある。
【実施例２】
【００５１】
図５は、本発明の実施例２を示すスイッチの構成図である。このスイッチＳ３Ｂは、図１中のスイッチＳ３Ａに代えて設けられるもので、図１中の要素と共通の要素には共通の符号が付されている。
【００５２】
このスイッチＳ３Ｂは、入力端子ＩＮと出力端子ＯＵＴの間に抱き合わせで接続されたＰＭＯＳ３１ＢとＮＭＯＳ３２Ｂを有している。入力端子ＩＮは、直列接続されたＰＭＯＳ３３Ｂ，３４を介して電源電位ＶＤＤに接続されると共に、直列接続されたＮＭＯＳ３５Ｂ，３６を介して接地電位ＧＮＤに接続されている。ＰＭＯＳ３１Ｂ，３３Ｂのバルクは、ＰＭＯＳ３３Ｂ，３４の接続点であるノードＮＤ１、即ちこのＰＭＯＳ３３Ｂのドレインに接続されている。また、ＮＭＯＳ３２Ｂ，３５Ｂのバルクは、ＮＭＯＳ３５Ｂ，３６の接続点であるノードＮＤ２、即ちこのＮＭＯＳ３５Ｂのドレインに接続されている。そして、ＮＭＯＳ３２Ｂ，３５ＢとＰＭＯＳ３４のゲートには制御信号ＣＴＲが与えられ、ＰＭＯＳ３１Ｂ，３３ＢとＮＭＯＳ３６のゲートには、この制御信号ＣＴＲがインバータ３７で反転されて与えられるようになっている。
【００５３】
このように、このスイッチＳ３Ｂは、図１中のスイッチＳ３Ａの入力端子ＩＮと出力端子ＯＵＴを入れ替えると共に、スイッチを構成するＰＭＯＳとＮＭＯＳのディメンジョンを、次のように変更している。
【００５４】
即ち、スイッチＳ３ＢのＰＭＯＳ３１Ｂは、スイッチＳ４ＡのＰＭＯＳ４１の２倍のディメンジョンとＰＭＯＳ４３のディメンジョンの和のディメンジョンを有している。また、このＰＭＯＳ３１のドレインのアクティブ面積は、ＰＭＯＳ４１のドレインとソースのアクティブ面積とＰＭＯＳ４３のソースのアクティブ面積の和に等しい。
【００５５】
同様に、スイッチＳ３ＢのＮＭＯＳ３２Ｂは、スイッチＳ４ＡのＮＭＯＳ４２の２倍のディメンジョンとＮＭＯＳ４５のディメンジョンの和のディメンジョンを有している。また、このＮＭＯＳ３２Ｂのドレインのアクティブ面積は、ＮＭＯＳ４２のドレインとソースのアクティブ面積とＮＭＯＳ４５のソースのアクティブ面積の和に等しい。
【００５６】
次に、スイッチＳ３Ｂの入力端子ＩＮ側とＰＭＯＳのバルクとの間の容量に蓄積されれる電荷について説明する。なお、ＮＭＯＳ側の動作も同様である。
【００５７】
スイッチＳ３ＢのＰＭＯＳ３１Ｂのドレイン（入力端子ＩＮ側）とバルク間の容量をＣｄｂ４とし、ソース（出力端子ＯＵＴ側）とバルク間の容量をＣｄｂ５とする。また、ＰＭＯＳ３３Ｂのソース（出力端子ＯＵＴ側）とバルク間の容量をＣｄｂ６とする。
【００５８】
ＣＯＤの電荷については、スイッチＳ３ＢのＰＭＯＳ３１Ｂのディメンジョンが、スイッチＳ４ＡのＰＭＯＳ４１の２倍のディメンジョンとＰＭＯＳ４３のディメンジョンの和であり、アナログ入力電圧ＡＩの充電中からＡＤ変換開始までの間での変化がないので、従来通りのキャンセル動作が行われる。
【００５９】
アナログ入力電圧ＡＩの充電中、スイッチＳ３Ｂはオンとなり、このスイッチＳ３Ｂの入力端子ＩＮ側とバルクが同電位となるので、この入力端子ＩＮ側とバルク間の電荷は存在しない。一方、スイッチＳ４Ａはオフであるので、このスイッチＳ４Ａのバルクは、電源電位ＶＤＤになる。これにより、スイッチＳ４Ａの入力端子ＩＮ側とバルク間の電荷は、Ｑ１＝Ｃｄｂ４×（ＶＲ−ＶＤＤ）と、Ｑ２＝Ｃｄｂ５×（ＶＲ−ＶＤＤ）と、Ｑ３＝Ｃｄｂ６×（ＶＲ−ＶＤＤ）の総和となる。
【００６０】
ＡＤ変換の開始直後、スイッチＳ３Ｂはオフとなり、このスイッチＳ３Ｂのバルクは電源電位ＶＤＤとなる。従って、スイッチＳ３Ｂの入力端子ＩＮ側とバルク間の電荷は、Ｑ４＝Ｃｄｂ４×（ＶＲ−ＶＤＤ）となる。
【００６１】
スイッチＳ３Ｂがオフのとき、スイッチＳ４Ａはオンで、このスイッチＳ４Ａのバルクが入力端子ＩＮと同電位となるので、容量Ｃｄｂ４，Ｃｄｂ５，Ｃｄｂ６に電荷は存在しない。つまり、スイッチＳ４Ａがオフのときには、ドレイン・バルク間及びソース・バルク間に電荷が存在するが、スイッチＳ４Ａがオンになると電荷は放出されてなくなる。
【００６２】
スイッチＳ３ＢのＰＭＯＳ３１Ｂのドレインのアクティブ面積は、スイッチＳ４ＡのＰＭＯＳ４１のドレインとソースのアクティブ面積とＰＭＯＳ４３のアクティブ面積の総和であり、このＰＭＯＳ４１のドレインとソースのアクティブ面積は等しいので、Ｑ４＝Ｑ１＋Ｑ２＋Ｑ３，Ｑ４＝２×Ｑ１＋Ｑ３となる。従って、スイッチＳ４Ａがオフの時に蓄積された電荷が、スイッチＳ３Ｂがオフの時に同じ電荷量として移動するので、内部ノードＮＩの電圧変化は発生せず、電荷が消失することがない。
【００６３】
以上のように、このスイッチＳ３Ｂは、基準電圧ＶＲを内部ノードＮＩに与えるためのスイッチとして、キャンセラ回路のスイッチＳ４Ａと同じ回路構成を採用するとともに、これらのスイッチＳ３Ｂ，Ｓ４Ａを構成するＭＯＳのディメンジョンを特定の関係を有するように設定している。これにより、実施例１と同様の利点が得られる。
【００６４】
更に、このスイッチＳ３Ｂでは、ドレインとバルク間への電荷移動のみを考慮すれば良いのでディメンジョンの設定が簡素化される。即ち、スイッチＳ４ＡのＰＭＯＳ４１，４３が同じディメンジョンで、かつ、ソースとドレインの面積が同じであれば、スイッチＳ３ＢのＰＭＯＳ３１Ｂだけ、スイッチＳ４ＡのＰＭＯＤ４１のディメンジョンの３倍にすればよい。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施例１を示すＡＤコンバータの構成図である。
【図２】従来のＡＤコンバータの一例を示す構成図である。
【図３】図２中のスイッチＳ３，Ｓ４のオン抵抗を示す特性図である。
【図４】図２（ａ）におけるスイッチＳ３，Ｓ４の他の例を示す図である。
【図５】本発明の実施例２を示すスイッチの構成図である。
【符号の説明】
【００６６】
ＣＭＰ    比較器
ＣＮＴ    制御回路
Ｃ１〜Ｃｎ    キャパシタ
Ｓ１，Ｓ２，Ｓ３Ａ，Ｓ３Ｂ，Ｓ４Ａ    スイッチ
Ｓ５１〜Ｓ５ｎ    切替スイッチ
３１，３１Ｂ，３３，３３Ｂ，３４，４１，４３，４４    ＰＭＯＳ
３２，３２Ｂ，３５，３５Ｂ，３６，４２，４５，４６    ＮＭＯＳ
【図１】
2007143004.tif 000003
【図２】
2007143004.tif 000004
【図３】
2007143004.tif 000005
【図４】
2007143004.tif 000006
【図５】
2007143004.tif 000007