(57)【要約】【課題】レイアウト変更等のノイズ対策では対処できないノイズに対するロバスト性が改善され、信頼性が高い半導体集積回路を実現できるようにする。【解決手段】半導体集積回路は、基板端子を有するＣＭＯＳトランジスタを含む複数の回路ブロック１１からなる主回路１０と、それぞれが、複数の回路ブロック１１のうちの対応する回路ブロック１１と接続され、回路ブロック１１に発生したノイズの量に応じて回路ブロック１１の基板バイアス電圧を決定する基板バイアス制御回路９とを備えている。基板バイアス制御回路９は、接続された回路ブロック１１に発生したノイズを検知するノイズ検知回路１２と、ノイズ検知回路１２の出力信号に応じて接続された回路ブロック１１の基板端子に対して電流を入出力することにより、接続された回路ブロック１１の基板バイアス電圧を制御する電流制御回路１３とを有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板端子を有するＣＭＯＳトランジスタを含む複数の回路ブロックからなる主回路と、
それぞれが、前記複数の回路ブロックのうちの対応する回路ブロックと接続され、該回路ブロックに発生したノイズの量に応じて該回路ブロックの基板バイアス電圧を決定する複数の基板バイアス制御回路とを備え、
前記基板バイアス制御回路は、接続された前記対応する回路ブロックに発生したノイズを検知するノイズ検知回路と、前記ノイズ検知回路の出力信号に応じて接続された前記回路ブロックの前記基板端子に対して電流を入出力することにより、接続された前記回路ブロックの基板バイアス電圧を制御する電流制御回路とを有していることを特徴とする半導体集積回路。
【請求項２】
前記各基板バイアス制御回路は、
前記ノイズ検知回路と前記電流制御回路との間に設けられ、前記ノイズ検知回路の出力信号を積分する積分回路を有していることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記ＣＭＯＳトランジスタは、Ｐウェル及びＮウェルを有し、
前記ノイズ検知回路は、前記Ｐウェルのポテンシャル電位及び前記Ｎウェルのポテンシャル電位の少なくとも一方を検出することを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記ＣＭＯＳトランジスタは、Ｐウェル及び該Ｐウェルを囲む深いＮウェルを有し、
前記ノイズ検知回路は、前記Ｐウェルのポテンシャル電位及び前記深いＮウェルのポテンシャル電位の少なくとも一方を検出することを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項５】
前記ノイズ検知回路は、前記対応する回路ブロックの電源電位及び接地電位のうちの少なくとも一方を検出することを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項６】
前記複数の基板バイアス制御回路のうちの少なくとも１つは、
接続された前記回路ブロックの動作速度を検出する速度モニタ回路と、
前記速度モニタ回路の出力信号及び前記ノイズ検知回路の出力信号を合成して出力するデコーダ回路とを有し、
前記電流制御回路は、前記デコーダ回路の出力信号を前記基板端子に対して入出力する電流の値に変換するデジタルアナログ変換回路であることを特徴とする請求項１から５のいずれか１項に記載の半導体集積回路。
【請求項７】
前記電流制御回路は、前記電流の入出力の方向を、前記ＣＭＯＳトランジスタを構成するＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタに対して順方向バイアスとなる方向及び逆方向バイアスとなる方向のいずれの方向にも制御可能であることを特徴とする請求項１から６のいずれか１項に記載の半導体集積回路。
【請求項８】
前記電流制御回路は、前記電流の入出力の方向を反転させることを可能とする電流源を有していることを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
前記基板バイアス制御回路は、
前記ノイズ検知回路の出力が所定の値を超えた場合に、前記電流制御回路が出力する電流の方向及び該電流の量をアダプティブに制御するアダプティブ回路を有していることを特徴とする請求項１から６のいずれか１項に記載の半導体集積回路。
【請求項１０】
前記電流制御回路は、前記ＣＭＯＳトランジスタを構成するＰチャネルトランジスタの基板端子及びＮチャネルトランジスタの基板端子のそれぞれに対して独立して前記電流の入出力を行うと共にノイズの量に応じて反応する動的な制御を行うことを特徴とする請求項１から９のいずれか１項に記載の半導体集積回路。
【請求項１１】
前記複数の回路ブロックは、互いに動作速度、ノイズの発生量及びノイズにより受ける影響の大きさが異なり、
前記複数の回路ブロックのうち相対的に動作速度が速いブロック、相対的にノイズの発生量が多いブロック及び相対的にノイズにより受ける影響が大きいブロックのうちの少なくとも１つの回路ブロックには、前記基板バイアス制御回路がそれぞれ接続されていることを特徴とする請求項１から１０のいずれか１項に記載の半導体集積回路。
【請求項１２】
基板端子を有するＣＭＯＳトランジスタを含む複数の回路ブロックからなる主回路と、
それぞれが、前記複数の回路ブロックのうちの対応する前記回路ブロックと接続され、該回路ブロックに発生したノイズの量に応じて、該回路ブロックに供給する電流の値を決定する動作制御回路とを備え、
前記各動作制御回路は、接続された前記回路ブロックに発生したノイズを検知するノイズ検知回路と、前記ノイズ検知回路の出力信号に応じて接続された前記回路ブロックに供給する電流を制限する電流リミッタ回路とを有していることを特徴とする半導体集積回路。
【請求項１３】
前記複数の動作制御回路のうちの少なくとも１つは、
接続された前記回路ブロックの動作速度を検出する速度モニタ回路と、
前記速度モニタ回路の出力信号に応じて接続された前記回路ブロックの前記基板端子に対して電流を入出力することにより、接続された前記回路ブロックの基板バイアス電圧を制御する電流制御回路とを有していることを特徴とする請求項１２に記載の半導体集積回路。
【請求項１４】
前記電流制御回路は、
前記速度モニタ回路が検出した動作速度の値を基準の動作速度の値と比較する位相比較器と、
前記位相比較器の出力信号を復号するデコーダ回路と、
前記デコーダ回路の出力信号を前記基板端子に対して入出力する電流に変換するデジタルアナログ変換回路とを含むことを特徴とする請求項１３に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、基板ノイズ等の雑音の影響が問題となるシステム半導体集積回路に関する。
【背景技術】
【０００２】
近年、システム半導体集積回路（ＬＳＩ）の小型化、高速化及び多機能化に伴いシステムＬＳＩの信頼性を低下させる種々の要因がクローズアップされている。
【０００３】
ＬＳＩの信頼性を低下させる要因の１つは、基板ノイズ等の雑音である。特に、システムＬＳＩに高速アナログ回路ブロック、高周波回路（ＲＦ）ブロック、メモリブロック及び中央制御ユニット（ＣＰＵ）ブロック等のブロックが搭載されたミックスドシグナルシステムオンチップ（Mixed-signal ＳｏＣ）は雑音による問題が生じやすい。Mixed-signal ＳｏＣにおけるノイズは、大規模化するロジック回路が動作した際のスイッチングによる過度電流が電源配線及びグランド配線メタルを揺らし、それがウェルの電位に影響し、基板にも影響を与えることにより生じる。また、高速化及び大規模化が著しいメモリブロック及び微細プロセスで超高速動作するＣＰＵブロック等からもノイズが発生する。
【０００４】
これらのノイズは、センシティブなアナログ回路ブロック及びＲＦブロックが誤動作を起こす原因となり、ＬＳＩの信頼性を低下させる。
【０００５】
ＬＳＩの信頼性を低下させる他の要因として、素子の閾値のばらつき等のプロセスに由来するばらつきがある。プロセスばらつきにより回路の動作が不安定になる。これによりＬＳＩに信頼性が低下し、製品の歩留まりも低下する。また、回路の電圧の変動等によるノイズの発生源ともなる。
【０００６】
プロセスばらつきの補償及び製品歩留まりの改善の方法として図１２に示すようなＬＳＩが開示されている（例えば、特許文献１を参照。）。図１２に示すように従来例に係るＬＳＩは、ＣＭＯＳトランジスタを含む主回路３０１の動作速度をモニタする速度モニタ回路３０２と、主回路のＰチャネル型ＭＯＳＦＥＴとＮチャネル型ＭＯＳＦＥＴとがそれぞれ形成された半導体領域に、速度モニタ回路３０２の出力に応じた基板バイアス電圧を印加する基板バイアス制御回路とを備えている。これにより、主回路の動作速度に対応した基板バイアス電圧が印加され、プロセスばらつきの影響を補償し且つ消費電力の低減も図ることができる。
【特許文献１】特開２００１−１５６２６１号公報
【非特許文献１】Y.Komatsu, et al.，“Substrate-Noise and Random-Fluctuation Reduction with Self-Adjusted Forward Body Bias”，IEEE Custom Integrated Circuits Conference，２００５，ｐ．３５−３８
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記従来の基板バイアス電圧を印加する半導体集積回路においては、プロセスばらつきによる信頼性の低下に対しては有効であるが、ノイズによる信頼性の低下に対しては効果がない、また、基板バイアス電圧を印加するために、電源ライン又は接地ラインといった低インピーダンスのメタルラインと通常接続される基板端子を、基板電位発生回路の出力端子と接続しなければならない。従って、通常のレイアウト設計においては電源ライン又は接地ラインと接続した場合と比べて遙かに基板端子のインピーダンスが高くなってしまう。すなわちロバスト性が低下し、ノイズの影響を受けやすくなってしまう。
【０００８】
一方、従来のノイズ対策は、レイアウトの変更等が主であり、局所的に発生することが予想される基板ノイズ及び電源ノイズ等に対してのロバスト性を積極的に改善し、ＬＳＩの信頼性を向上させる必要がある。
【０００９】
本発明は、前記従来の問題を解決し、レイアウト変更等のノイズ対策では対処できないノイズに対するロバスト性が改善され、信頼性が高い半導体集積回路を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明は半導体集積回路を、主回路に発生したノイズの量に基づいて主回路の動作状態が制御される構成とする。
【００１１】
具体的に本発明に係る第１の半導体集積回路は、基板端子を有するＣＭＯＳトランジスタを含む複数の回路ブロックからなる主回路と、それぞれが、複数の回路ブロックのうちの対応する回路ブロックと接続され、該回路ブロックに発生したノイズの量に応じて該回路ブロックの基板バイアス電圧を決定する複数の基板バイアス制御回路とを備え、各基板バイアス制御回路は、接続された回路ブロックに発生したノイズを検知するノイズ検知回路と、ノイズ検知回路の出力信号に応じて接続された回路ブロックの基板端子に対して電流を入出力することにより、接続された回路ブロックの基板バイアス電圧を制御する電流制御回路とを有していることを特徴とする。
【００１２】
第１の半導体集積回路によれば、基板バイアス制御回路は、接続された回路ブロックに発生したノイズを検知するノイズ検知回路と、ノイズ検知回路の出力信号に応じて接続された回路ブロックの基板端子に対して電流を入出力することにより、接続された回路ブロックの基板バイアス電圧を制御する電流制御回路とを有しているため、外部の影響や、動作周波数の影響によってブロックごとに異なることが予想される基板ノイズの量に応じてノイズを減らすように主回路に対してバイアス電圧を印加することができる。通常の電圧印加方式の基板バイアス制御方法を用いた場合には、インピーダンスの増大によりノイズが増加してしまう。しかし、電流印加方式の基板バイアス制御方式は、Ｐ／Ｎジャンクションダイオードがオン状態となりインピーダンスを低くできる及びダイオードのオン電位がほとんど変動しないという特徴を有している。このため、閾値のばらつきを低減できるだけでなく、基板ノイズを低減する効果も有しているという知見を本願発明者は得ている。従って、ノイズの原因となる基板電位の変動を低減することができるので、集積回路のノイズを低減することが可能となる。さらに、その結果、信頼性が高い半導体集積回路を実現することができる。
【００１３】
第１の半導体集積回路において、各基板バイアス制御回路は、ノイズ検知回路と電流制御回路との間に設けられ、ノイズ検知回路の出力信号を積分する積分回路を有していることが好ましい。
【００１４】
第１の半導体集積回路において、ＣＭＯＳトランジスタは、Ｐウェル及びＮウェルを有し、ノイズ検知回路は、Ｐウェルのポテンシャル電位及びＮウェルのポテンシャル電位の少なくとも一方を検出することが好ましい。また、ＣＭＯＳトランジスタは、Ｐウェル及び該Ｐウェルを囲む深いＮウェルを有し、ノイズ検知回路は、Ｐウェルのポテンシャル電位及び深いＮウェルのポテンシャル電位の少なくとも一方を検出しても、ノイズ検知回路は、主回路の電源電位及び接地電位のうちの少なくとも一方を検出してもよい。このような構成とすることにより、Ｐウェルのポテンシャル電位、Ｎウェルのポテンシャル電位、接地電位又は電源電位をノイズ検知回路により局所的にダイナミックにモニタすることができるため、ノイズに対して動的な対応が可能となり、ノイズを確実に低減できる。
【００１５】
第１の半導体集積回路において、複数の基板バイアス制御回路のうちの少なくとも１つは、接続された回路ブロックの動作速度を検出する速度モニタ回路と、速度モニタ回路の出力信号及びノイズ検知回路の出力信号を合成して出力するデコーダ回路とを有し、電流制御回路は、デコーダ回路の出力信号を基板端子に対して入出力する電流の値に変換するデジタルアナログ変換回路であることが好ましい。このような構成とすることにより、電圧条件及び外部からの影響等によって発生する基板ノイズ等の影響を低減させることができると共に、閾値ばらつき等のプロセスにより変動するパラメータの影響を低減させることができる。その結果、基板ノイズ及び電源ノイズ等に対するロバスト性を向上させ、信頼性の高いＬＳＩを実現することが可能となる。
【００１６】
第１の半導体集積回路において、電流制御回路は、電流の入出力の方向を、ＣＭＯＳトランジスタを構成するＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタに対して順方向バイアスとなる方向及び逆方向バイアスとなる方向のいずれの方向にも制御可能であることが好ましい。この場合において、電流制御回路は、電流の入出力の方向を反転させることを可能とする電流源を有していることが好ましい。このような構成とすることにより、基板バイアス制御回路が基本的に順方向制御型である場合にも逆方向制御が可能となり、基板バイアス制御回路が基本的に逆方向制御型である場合にも順方向制御が可能となる。
【００１７】
第１の半導体集積回路において、基板バイアス制御回路は、ノイズ検知回路の出力が所定の値を超えた場合に、電流制御回路が出力する電流の方向及び該電流の量をアダプティブに制御するアダプティブ回路を有していることが好ましい。このような構成とすることにより、基板バイアスの順方向制御を強めることができるため、さらに効果的なノイズ低減が可能となる。
【００１８】
第１の半導体集積回路において、電流制御回路は、ＣＭＯＳトランジスタを構成するＰチャネルトランジスタの基板端子及びＮチャネルトランジスタの基板端子のそれぞれに対して独立して電流の入出力を行うと共にノイズの量に応じて反応する動的な制御を行うことが好ましい。このような構成とすることにより、複雑化する発生ノイズに対してより効果的なノイズ低減効果を実現できる。一方、不要な基板制御を行って消費電力を増加させることも避けられるため、効率的な制御を実現することが可能となる。
【００１９】
第１の半導体集積回路において、複数の回路ブロックは、互いに動作速度、ノイズの発生量及びノイズにより受ける影響の大きさが異なり、複数の回路ブロックのうち相対的に動作速度が速いブロック、相対的にノイズの発生量が多いブロック及び相対的にノイズにより受ける影響が大きいブロックのうちの少なくとも１つの回路ブロックには、基板バイアス制御回路がそれぞれ接続されていることが好ましい。このような構成とすることにより、主回路が複雑になりサブブロックごとに、発生するノイズの性質及び量が異なる場合においても、個別に動的な制御を行うことができるため、複雑化する発生ノイズに対してより効果的なノイズ低減効果を実現できる。また、余分な基板バイアスの制御により消費電力が増加することも避けられるため、効率的な制御を実現することが可能となる。
【００２０】
本発明に係る第２の半導体集積回路は、基板端子を有するＣＭＯＳトランジスタを含む複数の回路ブロックからなる主回路と、それぞれが、複数の回路ブロックのうちの対応する回路ブロックと接続され、該回路ブロックに発生したノイズの量に応じて、該回路ブロックに供給する電流の値を決定するバイアス制御回路とを備え、各バイアス制御回路は、接続された回路ブロックに発生したノイズを検知するノイズ検知回路と、ノイズ検知回路の出力信号に応じて接続された回路ブロックに供給する電流を制限する電流リミッタ回路とを有していることを特徴とする。
【００２１】
第２の半導体集積回路によれば、バイアス制御回路は、接続された回路ブロックに発生したノイズを検知するノイズ検知回路と、ノイズ検知回路の出力信号に応じて接続された回路ブロックに供給する電流を制限する電流リミッタ回路とを有しているため、基板ノイズの量に応じて主回路に供給する電流を制限することが可能となる。従って、ノイズ源となるスイッチング時の過度電流等を低減することが可能となるので、半導体集積回路のノイズを低減することができる。その結果、信頼性が高い半導体集積回路が実現できる。
【００２２】
本発明に係る第２の半導体集積回路において、複数のバイアス制御回路のうちの少なくとも１つは、接続された回路ブロックの動作速度を検出する速度モニタ回路と、速度モニタ回路の出力信号に応じて接続された回路ブロックの基板端子に対して電流を入出力することにより、接続された回路ブロックの基板バイアス電圧を制御する電流制御回路とを有していることが好ましい。この場合において、制御回路は、速度モニタ回路が検出した動作速度の値を基準の動作速度の値と比較する位相比較器と、位相比較器の出力信号を復号するデコーダ回路と、デコーダ回路の出力信号を基板端子に対して入出力する電流に変換するデジタルアナログ変換回路とを含むことが好ましい。このような構成とすることにより、プロセスばらつき等の影響も小さくすることができる。
【発明の効果】
【００２３】
本発明の半導体集積回路によれば、レイアウト変更等のノイズ対策では対処できないノイズに対するロバスト性が改善され、信頼性が高い半導体集積回路を実現できる。
【発明を実施するための最良の形態】
【００２４】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る半導体集積回路（ＬＳＩ）のブロック構成を示している。
【００２５】
基板端子に対して電流を入出力して基板バイアス（ウェルの電位）を制御することにより、基板端子のインピーダンスの上昇を抑え、ノイズを低減できることを本願発明者らは見いだしている（非特許文献１を参照）。本願発明者はこの知見をさらに発展させ、主回路のノイズの量を検出し、検出したノイズの量に応じて基板端子に対して電流を入出力する電流印加方式の基板バイアス制御方法を用いて、主回路の基板バイアスを制御すれば、ＬＳＩに局所的に発生するノイズを低減できることを見いだした。
【００２６】
図１に示すように第１の実施形態のＬＳＩは、ＣＭＯＳにより構成された複数の回路ブロック１１を有する主回路１０と、各回路ブロック１１の基板端子ＶＢＰ及び基板端子ＶＢＮとそれぞれ接続された複数の電流印加方式の基板バイアス制御回路９とを備えている。
【００２７】
各基板バイアス制御回路は、回路ブロック１１に発生したノイズをそれぞれ検知するノイズ検知回路１２と、ノイズ検知回路１２の出力を受け、回路ブロック１１の基板端子ＶＢＰ及び基板端子ＶＢＮに対して電流の入出力を行う電流制御回路１３とを有している。これにより、ノイズが発生した回路ブロック１１に対して発生したノイズの量に応じた基板バイアスを印加することができるので、ノイズが発生した回路ブロック１１のノイズを低減することができる。
【００２８】
ノイズ検知回路１２は、例えば図２に示すような回路とすればよい。このような回路とすることにより、ＶＳＳレベルが０．０Ｖ以下の場合においても、ＶＤＤレベルの規定値が３．３Ｖであり実際のＶＤＤレベルが規定値以上となった場合においても、ノイズ量をソースフォロアでシフトさせ、ラッチドコンパレータで量子化し、出力することができる。従って、ノイズ検知回路１２は、回路ブロック１１に発生した一定以上のノイズ振幅を検知することができる。
【００２９】
ノイズ検知回路１２により検知されたノイズの量の値は、図３に示すような電流制御回路１３に入力される。電流制御回路１３は、入力されたノイズの量により基板端子ＶＢＰ及び基板端子ＶＢＮに対して入出力する電流の値を決定し、これにより回路ブロック１１の基板バイアス電圧の値を制御する。
【００３０】
本実施形態のＬＳＩにおいて、ノイズ検知回路１２の入力は、回路ブロック１１のウェルに設けられた基板端子ＶＢＰ及びＶＢＮと接続されており、特別なシステム的な入力信号を必要としない。また、ノイズ検知回路１２は、主回路１０の回路ブロック１１ごとに複数配置されており、外部の影響及び動作周波数の切り替わりの影響等により局所的に発生することが予想される基板ノイズや電源ノイズを回路ブロック１１ごとに検出することができる。
【００３１】
システムＬＳＩに様々な機能を持った回路を搭載すると、ノイズがどこで発生するかを予想することが困難となる。また、プロセスのばらつき、電圧条件及び外部からの影響等によって発生するノイズの発生場所及びノイズの量は予測ができない。しかし、本実施形態のＬＳＩはいずれかの回路ブロック１１において局所的に発生した基板ノイズを検出し、局所的な発生源においてノイズを減らすため、ＬＳＩ全体のノイズを低減することが可能になる。
【００３２】
なお、すべての回路ブロック１１に基板バイアス制御回路９を接続する例を示したが、必ずしもすべての回路ブロック１１に基板バイアス制御回路９を接続する必要はない。例えば、ノイズの発生場所についてある程度の予測が可能な場合には、ノイズ検知回路１２及び電流印加方式の基板バイアス制御回路９をノイズの発生が予測できる回路ブロック１１と接続すればよい。例えば、高クロックで動作する動作速度が速い回路ブロック、大電流を扱うノイズが発生しやすい回路ブロック又はＲＦ回路等のノイズの影響を受けやすい回路ブロック等に対して選択的に基板バイアス電圧の制御を行えばよい。この場合には、不必要な基板バイアス電圧の制御により消費電力が増加することも避けられるため、効率的な制御を実現することが可能となる。
【００３３】
（第１の実施形態の第１変形例）
以下に、第１の実施形態の第１変形例について図面を参照して説明する。図４は第１の実施形態の第１変形例に係るＬＳＩのブロック構成を示している。図４において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００３４】
図４に示すように本変形例のＬＳＩは、ノイズ検知回路１２と電流制御回路１３との間に設けられた積分回路１４を備えている。
【００３５】
ノイズ検知回路１２の出力は、積分回路１４へ入力され、積分回路１４は入力された信号を積分してノイズの量に応じた電位を出力する。積分回路１４が出力する電位は電流制御回路１３へと入力され、電流制御回路１３は入力された電位に応じて、所定の電流を出力する。電流制御回路１３の出力端子ＶＢＰ及びＶＢＮは、回路ブロック１１にあるＰチャネル型ＭＯＳＦＥＴの基板端子及びＮチャネル型ＭＯＳＦＥＴの基板端子とそれぞれ接続されており、基板端子に対して電流を入出力することにより回路ブロック１１のウェルの電位（ポテンシャル）を決定することができる。
【００３６】
本変形例のＬＳＩにおいても、局所的に発生する基板ノイズを検出し、局所的な発生源においてノイズを減らすように基板バイアス制御回路９がフィードバック制御を行うため、ＬＳＩ全体のノイズを低減することができる。
【００３７】
さらに、図５に示すように電流制御回路１３に代えて電流リミッタ回路１５を用いてもよい。電流リミッタ回路１５が回路ブロック１１への供給電流に制限をかけて、ノイズ源となるスイッチング時の過度電流等を低減させることが可能になるため、低ノイズの回路制御の実現が可能となる。
【００３８】
（第１の実施形態の第２変形例）
以下に、本発明の第１の実施形態の第２変形例について図面を参照して説明する。図６は第１の実施形態の第２変形例に係るＬＳＩの要部の構成を示している。本変形例のＬＳＩの基本的なブロック構成は第１の実施形態のＬＳＩと同一であり、図６にはノイズ検知回路１２と回路ブロック１１の一部のみを示している。
【００３９】
図６に示すように本変形例のＬＳＩは、ノイズ検知回路１２の入力が、回路ブロック１１の基板端子と接続されている。これにより、Ｐウェルのポテンシャル電位又はＮウェルのポテンシャル電位をノイズ検知回路１２により局所的にダイナミックにモニタすることが可能となり、ノイズに対して動的に対応することができる。その結果、さらにノイズを低減することができる。なお、Ｎウェルに代えて深いＮウェルのポテンシャル電位を入力してもよい。
【００４０】
なお、ノイズ検知回路１２を、基板制御を行わない通常の構成のＣＭＯＳトランジスタと接続してもよい。この場合、ＣＭＯＳトランジスタの基板端子は接地（ＶＳＳ）のメタル配線又は電源（ＶＤＤ）のメタル配線と低インピーダンスの状態で接続されているため、ノイズ検知回路１２はＶＤＤ又はＶＳＳを入力として動作する。
【００４１】
（第１の実施形態の第３変形例）
以下に、本発明の第１の実施形態の第３変形例について図面を参照して説明する。図７は第１の実施形態の第３変形例に係るＬＳＩの要部の構成を示している。本変形例のＬＳＩの基本的なブロック構成は第１の実施形態のＬＳＩと同一であり、図７には変更点のみを示している。
【００４２】
図７に示すように本変形例のＬＳＩは、アダプティブ回路１６を備えている。第１の実施形態のＬＳＩにおいて電流制御回路１３は、一定の電流をＶＢＮ端子から出力するか又は一定の電流をＶＢＰ端子から引き込むことが可能な構成となっている。一方、本変形例のＬＳＩにおいては、さらにノイズ検知回路１２が検知したノイズ量が所定の値を超えると、アダプティブ回路１６が動作し、ＶＢＮ端子及びＶＢＰ端子の入出力電流の値を変化させる構成となっている。アダプティブ回路１６は、ノイズ検知回路１２が検知したノイズ量に関する電位をＩＮＰ端子又はＩＮＮ端子により受け、ノイズ量が一定の値を超えた場合にアダプティブに電流値を増加させて供給する。
【００４３】
アダプティブ回路１６がダイナミックに動作して電流制御回路１３が出力する電流を変動させることにより、ノイズが多い回路ブロック１１に対して基板バイアス電圧の順方向制御を強めることが可能となる。
【００４４】
図８（ａ）及び（ｂ）はそれぞれＰウェル及びＮウェルに対する基板バイアス電圧の順方向制御を強めることによりノイズが低減される具体的な評価結果を示している。図８において破線Ａは基板バイアス制御を行わない際のノイズの振幅を示し、実線Ｂは基板バイアス制御を行った際のノイズの振幅を示す。図８の破線Ａと実線Ｂとの比較に示すように順方向制御を強めることによりノイズの振幅が小さくなっており、Ｐウェル及びＮウェルのノイズ振幅が順方向制御を強めることにより減少することは明らかである。
【００４５】
本変形例のＬＳＩは、アダプティブ回路１６を備え、基板バイアス電圧の順方向制御を強めることができるため、特にノイズが多い場合に大きなノイズ低減効果を発揮する。
【００４６】
（第１の実施形態の第４変形例）
以下に、本発明の第１の実施形態の第４変形例について図面を参照して説明する。図９は第１の実施形態の第４変形例に係るＬＳＩの要部の構成を示している。本変形例のＬＳＩの基本的なブロック構成は第１の実施形態のＬＳＩと同一であり、図９には電流制御回路１３のみを示している。
【００４７】
図９に示すように本変形例のＬＳＩは、電流制御回路１３がＰチャネル型ＭＯＳＦＥＴのバルクへの接続端子となるＶＢＰ出力を有するＰチャネル用電流制御回路１３Ａと、Ｎチャネル型ＭＯＳＦＥＴのバルクへの接続端子となるＶＢＮ出力を有するＮチャネル用電流制御回路１３Ｂとを含んでいる。
【００４８】
Ｐチャネル用電流制御回路１３Ａ及びＮチャネル用電流制御回路１３Ｂは、電流源１８をそれぞれ有している。従って、電流源１８により基板バイアス制御回路が基本的に順方向制御型である場合にも逆方向制御を実現することができる。また、基板バイアス制御回路が基本的に逆方向制御型である場合には順方向制御を実現することができる。
【００４９】
Ｐチャネル用電流制御回路１３ＡはＣｂｐＲ信号とＣｂｐＦ信号によってＩｄｐ電流をＶＢＰ端子に出力するか、Ｉｄｐ電流をＶＢＰ端子から引き込むかを決定する。例えば、Ｐチャネル型ＭＯＳＦＥＴを逆バイアスに制御したい際にはＣｂｐＲにＨｉｇｈ信号を入力し、Ｉｄｐ（ＲＢＢ）電流をＰチャネル型ＭＯＳＦＥＴの基板端子ＶＢＰに流し込む。逆にＰチャネル型ＭＯＳＦＥＴを順バイアスに制御したい際には、ＣｂｐＦ信号にＨｉｇｈ信号を入力し、Ｉｄｐ（ＦＢＢ）電流をＰチャネルＭＯＳＦＥＴの基板端子ＶＢＰから引き込む。Ｉｄｐ（ＲＢＢ）電流が流れているときはＰチャネルＭＯＳＦＥＴのダイオード成分が逆方向になるように制御されており、Ｉｄｐ（ＦＢＢ）電流が流れているときはＰチャネルＭＯＳＦＥＴのダイオード成分が順方向になるように制御されることになる。
【００５０】
一方、ＮチャネルＭＯＳＦＥＴに対してもほぼ同じ制御を行うが、信号の極性等が反対となる。Ｎチャネル用電流制御回路１３ＢはＣｂｎＲ信号とＣｂｎＦ信号によってＩｄｎ電流をＶＢＮ端子に出力するか、Ｉｄｎ電流をＶＢＮ端子から引き込むかを決定する。例えばＮチャネルＭＯＳＦＥＴを逆バイアスに制御したい際にはＣｂｎＲにＨｉｇｈ信号を入力し、Ｉｄｎ（ＲＢＢ）電流をＮチャネルＭＯＳＦＥＴの基板端子ＶＢＮから引き込む。逆にＮチャネルＭＯＳＦＥＴを順バイアスに制御したい際には、ＣｂｎＦ信号にＨｉｇｈ信号を入力し、Ｉｄｎ（ＦＢＢ）電流をＮチャネルＭＯＳＦＥＴの基板端子ＶＢＮに流し込む。Ｉｄｎ（ＲＢＢ）電流が流れているときはＭＯＳＦＥＴのダイオード成分が逆方向にバイアスされるように制御されており、Ｉｄｎ（ＦＢＢ）電流が流れているときはＭＯＳＦＥＴのダイオード成分が順方向にバイアスされるように制御されることになる。
【００５１】
なお、ＣｂｐＲ端子とＣｂｐＦ端子と及びＣｂｎＲ端子とＣｂｎＦ端子とに対して同時にハイレベルの信号が入力されることがないように駆動回路を構成しておく。
【００５２】
本変形例の電流制御回路１３においては、Ｐチャネル型ＭＯＳＦＥＴの基板端子ＶＢＰとＮチャネル型ＭＯＳＦＥＴの基板端子ＶＢＮとに対して基板電位を決定するための基板電流を両方向にそれぞれ印加できるため、ＭＯＳＦＥＴのダイオード接続における順方向から逆方向までの広い範囲において基板電位を制御することが可能となる。また基板電位は印加する基板電流によってダイオード成分がオンする電位に自動的に決定される。
【００５３】
なお、電流源１８はＭＯＳＦＥＴを用いて形成すればよい。
【００５４】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図１０は第２の実施形態に係るＬＳＩのブロック構成を示している。図１０において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００５５】
図１０に示すように本実施形態のＬＳＩは、動作制御回路２１を備え、回路ブロック１１に発生したノイズを低減すると共に、回路ブロック１１のプロセスばらつきの影響を低減してＬＳＩの信頼性を向上させることができる。
【００５６】
回路ブロック１１において遅延時間が最も大きな経路であるクリティカルパス回路の動作周波数を速度モニタ回路２４により連続的に検出する。速度モニタ回路２４により検出されたクリティカルパス回路の動作速度の信号は位相比較器２５に入力される。位相比較器２５は、クリティカルパス回路の動作速度の信号を所定の基準信号と比較して、クリティカルパス回路の動作速度が速すぎる場合は速度ダウンの信号を出力し、遅すぎる場合は速度アップの信号を出力する。位相比較器２５の出力はデコーダ回路２６に入力される。一方、回路ブロック１１に発生したノイズは、ノイズ検知回路１２により検知され、積分回路１４により積分され、ノイズの量に応じた所定の電位の信号としてデコーダ回路２６に入力される。
【００５７】
デコーダ回路２６は、位相比較器２５の出力と積分回路１４の出力とを合成してデジタルアナログ（Ｄ／Ａ）変換回路２７に入力可能な信号に復号する。復号された信号は、デジタルアナログ（Ｄ／Ａ）変換回路２７に入力され、動作速度及びノイズの量に応じた所定の電位に変換される。Ｄ／Ａ変換回路２７の出力は、回路ブロック１１にあるＰチャネル型ＭＯＳＦＥＴのバルク端子及びＮチャネル型ＭＯＳＦＥＴのバルク端子と接続されており、バルク端子へＤ／Ａ変換器の出力電位を印加することにより回路ブロック１１のウェルの電位（ポテンシャル）を決定することができる。
【００５８】
本実施形態のＬＳＩは、速度モニタ回路２４とノイズ検知回路１２とを備え、動作速度に関する検出結果とノイズ量に関する検出結果とを同時に回路ブロック１１にフィードバックすることができる。これにより、閾値ばらつき等のプロセスにより変動するパラメータの影響を低減させると共に、電圧条件及び外部からの影響等によって発生する基板ノイズ等の影響を低減させることができる。その結果、基板ノイズ及び電源ノイズ等に対するロバスト性を向上させ、信頼性の高いＬＳＩを実現することが可能となる。
【００５９】
なお、一部の回路ブロックには本実施形態のバイアス制御回路を接続して動作周波数をモニタし、他の回路ブロックには第１の実施形態等に示した、基板バイアス制御回路を接続してもよい。
【００６０】
（第２の実施形態の一変形例）
以下に、本発明の第２の実施形態の一変形例について図面を参照して説明する。図１１は第２の実施形態の一変形例に係るＬＳＩのブロック構成を示している。図１１において図１０と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００６１】
本変形例のＬＳＩは、ノイズ検知回路１２の入力と速度モニタ回路２４の入力とが並列に接続されており、回路ブロック１１から取り出された同一の信号を基にノイズの検出と動作速度のモニタとを行っている。また、ノイズ検知回路１２の出力は積分回路１４を介して電流リミッタ回路１５と接続されており、ノイズ検知回路１２が基板ノイズ等を検知した場合には電流リミッタ回路１５により回路ブロック１１に供給する電流を制限する。
【００６２】
本変形例のＬＳＩも、速度モニタ回路２４とノイズ検知回路１２とを備えているため、基板電位を主回路の動作速度に適切な電位に調整すると共に、過大な電流を制限して基板ノイズを低減することが可能となる。これにより、プロセスによるばらつきの影響及びノイズの影響を低減し信頼性の高いＬＳＩが実現できる。
【００６３】
なお、各実施形態及び変形例においては、Ｐチャネル型ＭＯＳトランジスタの基板端子ＶＢＰと、Ｎチャネル型ＭＯＳトランジスタの基板端子ＶＢＮとを連動して一体に制御する例を示している。しかし、Ｐチャネル型ＭＯＳトランジスタの基板端子ＶＢＰと、Ｎチャネル型ＭＯＳトランジスタの基板端子ＶＢＮとを別々に制御することによりＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとに独立して動的な制御を行ってもよい。主回路における対策が必要な箇所のＭＯＳＦＥＴに対して参照するノイズの性質及び量等に応じてそれぞれ独立に動的制御を行うことにより、複雑化する発生ノイズに対してより効果的なノイズ低減効果を実現できる。一方、不要な基板制御を行って消費電力を増加させることも避けられるため、効率的な制御を実現することが可能となる。
【産業上の利用可能性】
【００６４】
本発明に係る半導体集積回路は、レイアウト変更等のノイズ対策では対処できないノイズに対するロバスト性が改善され、信頼性が高い半導体集積回路を実現でき、特に基板ノイズ等の雑音の影響が問題となるシステム半導体集積回路等に有用である。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施形態に係る半導体集積回路を示すブロック図である。
【図２】本発明の第１の実施形態に係る半導体集積回路のノイズ検知回路の一例を示す回路図である。
【図３】本発明の第１の実施形態に係る半導体集積回路の電流制御回路の一例を示す回路図である。
【図４】本発明の第１の実施形態の第１変形例に係る半導体集積回路を示すブロック図である。
【図５】本発明の第１の実施形態の第１変形例に係る半導体集積回路の他の例を示すブロック図である。
【図６】本発明の第１の実施形態の第２変形例に係る半導体集積回路の要部を示すブロック図である。
【図７】本発明の第１の実施形態の第３変形例に係る半導体集積回路の基板バイアス制御回路の要部を示す回路図である。
【図８】本発明の第１の実施形態の第３変形例に係る半導体集積回路におけるノイズの波形を示すグラフである。
【図９】本発明の第１の実施形態の第４変形例に係る半導体集積回路の電流制御回路を示す回路図である。
【図１０】本発明の第２の実施形態に係る半導体集積回路を示すブロック図である。
【図１１】本発明の第２の実施形態の一変形例に係る半導体集積回路を示すブロック図である。
【図１２】従来例に係る半導体集積回路を示すブロック図である。
【符号の説明】
【００６６】
９      基板バイアス制御回路
１０    主回路
１１    回路ブロック
１２    ノイズ検知回路
１３    電流制御回路
１３Ａ  Ｐチャネル用基板バイアス制御回路
１３Ｂ  Ｎチャネル用基板バイアス制御回路
１４    積分回路
１５    電流リミッタ回路
１６    アダプティブ回路
１８    電流源
２１    動作制御回路
２４    速度モニタ回路
２５    位相比較器
２６    デコーダ回路
２７    デジタルアナログコンバータ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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