(57)【要約】【課題】効率的なアクセスと消費電流の低減を図ることのできる記憶装置を提供すること。【解決手段】メモリデバイス１２は論理アドレスマップ形状が変更可能に構成されている。ＣＰＵ１１は、アクセス形態に応じてメモリデバイス１２の論理アドレスマップ形状を制御する。【選択図】図３
2007200359.tif 000002
【特許請求の範囲】
【請求項１】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、
前記メモリアレイの論理アドレスを制御して該メモリアレイの論理アドレスマップ形状を変更するマップ変更手段を備え、
前記論理アドレスマップ形状の設定は、スタンバイ期間中もしくは外部アクセスによりスタンバイからアクティブへの切換わり時点に行われる記憶装置。
【請求項２】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、
前記メモリアレイの論理アドレスを制御して該メモリアレイの論理アドレスマップ形状を変更するマップ変更手段を備え、
少なくとも前記第１又は第２アドレスに基づく回路の活性化から非活性化までの期間の間、前記アドレスマップを変更する記憶装置。
【請求項３】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、
前記メモリアレイの論理アドレスを制御して該メモリアレイの論理アドレスマップ形状を変更するマップ変更手段を備え、
前記第１及び第２アドレスの少なくとも一方の深さを変更して前記論理アドレスマップ形状を変更する記憶装置。
【請求項４】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、
前記メモリアレイの論理アドレスを制御して該メモリアレイの論理アドレスマップ形状を変更するマップ変更手段と、
前記論理アドレスを制御するための制御端子とを備えた記憶装置。
【請求項５】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、
前記メモリアレイの論理アドレスを制御して該メモリアレイの論理アドレスマップ形状を変更するマップ変更手段を備え、
前記メモリアレイは複数のバンクから構成され、論理アドレスマップ形状をバンク毎に設定可能である記憶装置。
【請求項６】
前記マップ変更手段は、前記メモリアレイの活性化毎に前記論理アドレスマップ形状を変更する請求項１〜５の何れか一項記載の記憶装置。
【請求項７】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、
前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、該外部アドレスの一部を前記第１アドレス又は前記第２アドレスに置き換えるアドレス制御手段と、
前記アクセス形態情報が印加される制御信号、又は複数の制御信号の組み合わせにより前記論理アドレスマップ形状の設定に応じたアドレス構成選択信号を生成するアドレス構成選択回路と、を備え、
前記アドレス制御手段は、前記アドレス構成選択信号に基づいて前記置き換えを実行する記憶装置。
【請求項８】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、
前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、該外部アドレスの一部を前記第１アドレス又は前記第２アドレスに置き換えるアドレス制御手段と、
外部アドレスを入力し、アドレス構成選択信号に基づいて、その出力信号を、前記第１アドレス方向の選択信号を生成する第１信号生成回路と前記第２アドレス方向の選択信号を生成する第２信号生成回路とに切り替える切り替え部を有するアドレス発生回路とを備えた記憶装置。
【請求項９】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、
前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、該外部アドレスの一部を前記第１アドレス又は前記第２アドレスに置き換えるアドレス制御手段と、
外部アドレスを入力し、アドレス構成選択信号に基づいて前記第１アドレス方向の選択信号を生成する第１信号発生回路と、
外部アドレスを入力し、アドレス構成選択信号に基づいて前記第２アドレス方向の選択信号を生成する第２信号発生回路とを備えた記憶装置。
【請求項１０】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、
前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、該外部アドレスの一部を前記第１アドレス又は前記第２アドレスに置き換えるアドレス制御手段と、
前記アドレス制御手段は、前記アクセス形態情報を記憶するボンディングションもしくはＦｕｓｅのＲＯＭを備える記憶装置。
【請求項１１】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、
前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、該外部アドレスの一部を前記第１アドレス又は前記第２アドレスに置き換えるアドレス制御手段と、
前記アドレス制御手段は、前記アクセス形態情報を記憶する外部から書換え可能なＲＯＭを備える記憶装置。
【請求項１２】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、
前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、前記外部アドレス又はその一部を無効化するアドレス無効化手段を備え、
前記アドレス無効化手段は、デコードの圧縮率を可変させるために任意のアドレスをクランプする手段を備える記憶装置。
【請求項１３】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、
前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、前記外部アドレス又はその一部を無効化するアドレス無効化手段と、
前記アクセス形態情報が印加される制御信号、又は複数の制御信号の組み合わせにより前記論理アドレスマップ形状の設定に応じたアドレス構成選択信号を生成するアドレス構成選択回路とを備え、
前記アドレス無効化手段は、前記アドレス構成選択信号に基づいて前記無効化を実行する記憶装置。
【請求項１４】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、
前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、前記外部アドレス又はその一部を無効化するアドレス無効化手段と、
外部アドレスを入力し、アドレス構成選択信号に基づいて、その出力信号を、前記第１アドレス方向の選択信号を生成する第１信号生成回路と前記第２アドレス方向の選択信号を生成する第２信号生成回路とに切り替える切り替え部を有するアドレス発生回路とを備えた記憶装置。
【請求項１５】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、
前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、前記外部アドレス又はその一部を無効化するアドレス無効化手段と、
外部アドレスを入力し、アドレス構成選択信号に基づいて前記第１アドレス方向の選択信号を生成する第１信号発生回路と、
外部アドレスを入力し、アドレス構成選択信号に基づいて前記第２アドレス方向の選択信号を生成する第２信号発生回路とを備えた記憶装置。
【請求項１６】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、
前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、前記外部アドレス又はその一部を無効化するアドレス無効化手段と、
前記アドレス無効化手段は、前記アクセス形態情報を記憶するボンディングションもしくはＦｕｓｅのＲＯＭとを備える記憶装置。
【請求項１７】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、
前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、前記外部アドレス又はその一部を無効化するアドレス無効化手段と、
前記アドレス無効化手段は、前記アクセス形態情報を記憶する外部から書換え可能なＲＯＭとを備える記憶装置。
【請求項１８】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置におけるアドレス制御方法であって、
前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、該外部アドレスの一部を前記第１アドレス又は前記第２アドレスに置き換え、
前記アクセス形態情報は、スタンバイ期間中もしくはアクティブ動作と同時に設定されるアドレス制御方法。
【請求項１９】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置におけるアドレス制御方法であって、
前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、該外部アドレスの一部を前記第１アドレス又は前記第２アドレスに置き換え、
前記論理アドレスマップ形状に応じてセンスアンプの活性化数を制御するアドレス制御方法。
【請求項２０】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置におけるアドレス制御方法であって、
前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、該外部アドレスの一部を前記第１アドレス又は前記第２アドレスに置き換え、
前記論理アドレスマップ形状に応じてデコードの圧縮率を可変させるアドレス制御方法。
【請求項２１】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置におけるアドレス制御方法であって、
前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、該外部アドレスの一部を前記第１アドレス又は前記第２アドレスに置き換え、
前記アクセス形態情報が印加される制御信号、又は複数の制御信号の組み合わせにより前記論理アドレスマップ形状の設定に応じたアドレス構成選択信号を生成し、該アドレス構成選択信号に基づいて前記置き換えを実行するアドレス制御方法。
【請求項２２】
前記第１及び第２アドレスは共通アドレス発生手段にて生成され、該共通アドレス発生手段の出力先を前記アドレス構成選択信号により切り替える請求項２１記載のアドレス制御方法。
【請求項２３】
外部アドレスにより前記第１及び第２アドレスを生成する第１及び第２アドレス発生手段を備え、前記アドレス構成選択信号にて前記外部アドレスの入力先を切り替える請求項２１記載のアドレス制御方法。
【請求項２４】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置におけるアドレス制御方法であって、
前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、前記外部アドレス又はその一部を無効化し、
前記アクセス形態情報は、スタンバイ期間中もしくはアクティブ動作と同時に設定されるアドレス制御方法。
【請求項２５】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置におけるアドレス制御方法であって、
前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、前記外部アドレス又はその一部を無効化し、
前記論理アドレスマップ形状に応じてセンスアンプの活性化数を制御するアドレス制御方法。
【請求項２６】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置におけるアドレス制御方法であって、
前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、前記外部アドレス又はその一部を無効化し、
前記論理アドレスマップ形状に応じてデコードの圧縮率を可変させるアドレス制御方法。
【請求項２７】
第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置におけるアドレス制御方法であって、
前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、前記外部アドレス又はその一部を無効化し、
前記アクセス形態情報が印加される制御信号、又は複数の制御信号の組み合わせにより前記論理アドレスマップ形状の設定に応じたアドレス構成選択信号を生成し、該アドレス構成選択信号に基づいて前記無効化を実行するアドレス制御方法。
【請求項２８】
前記第１及び第２アドレスは共通アドレス発生手段にて生成され、該共通アドレス発生手段の出力先を前記アドレス構成選択信号により切り替える請求項２７記載のアドレス制御方法。
【請求項２９】
外部アドレスにより前記第１及び第２アドレスを生成する第１及び第２アドレス発生手段を備え、前記アドレス構成選択信号にて前記外部アドレスの入力先を切り替える請求項２７記載のアドレス制御方法。
【請求項３０】
記憶手段と、それへのアクセスと制御を行う制御手段を備えたシステムにおいて、
前記制御手段は、前記記憶手段に対するその時々のアクセス形態情報を供給し、前記アクセス形態情報の供給を、アクセスの開始と同時またはそれ以前に行い、
前記記憶手段は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイの論理アドレスマップ形態を前記アクセス形態情報に応じて変更するシステム。
【請求項３１】
前記制御手段は、前記アクセス形態情報の供給を、アドレスとデータと制御信号によるコード情報のうちのいずれかで行う請求項３０記載のシステム。
【請求項３２】
記憶手段と、それへのアクセスと制御を行う制御手段を備えたシステムにおいて、
前記制御手段は、前記記憶手段に対するその時々のアクセス形態情報を供給し、前記アクセス形態情報の供給を制御信号によるコード情報より行い、
前記記憶手段は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイの論理アドレスマップ形態を前記アクセス形態情報に応じて変更し、前記コード情報を一定周期のパルス信号のエッジに合わせて受け取るシステム。
【請求項３３】
前記制御手段は、前記アクセス形態情報の供給を制御信号によるコード情報より行い、
前記記憶手段は、前記コード情報を一定周期のパルス信号のエッジに合わせて受け取る請求項３０記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
近年、データ保持動作が随時必要な半導体メモリ（ダイナミックＲＡＭ:Dynamic RAM）は、顧客（システム側）から要求される記憶容量の増大、アクセス高速化（動作周波数の高周波化）、Ｉ／Ｏバス幅の拡張（１アクセスでデータを扱うビット数幅の増大）などにより、消費電流が増大する傾向にある。これに伴い、メモリデバイスを搭載したシステム機器全体の消費電流も増加する傾向となっており、顧客からメモリデバイスの消費電力削減が求められている。
【０００２】
また、前述の消費電流の増大は、メモリデバイスのチップ温度上昇を招く場合がある。一般に、ＤＲＡＭセルのデータ保持特性（≒ Refresh特性：TREF）は高温で悪化する（保持時間が短くなる）ので、この理由からも消費電流の削減が求められる。
【０００３】
従って、半導体メモリは、記憶容量の増大やアクセスの高速化、Ｉ／Ｏバス幅の拡張などの性能の向上と、消費電力の削減が同時に求められている。
【背景技術】
【０００４】
メモリデバイスは、複数のメモリセルがアレイ配置されたメモリセルアレイとセンスアンプを有している。各メモリセルはワード線とビット線に接続され、センスアンプはビット線に接続されている。センスアンプはビット線と対であり、１つのセルの情報（リードデータ）の増幅と保持を行う。
【０００５】
メモリセルアレイは行アドレスによりワード線が展開されるＸ展開方向と、列アドレスによりビット線とセンスアンプが展開されるＹ展開方向とにアレイ展開される。１Ｍビットのメモリ容量であれば、一例としてメモリデバイスの論理アドレスを、１０ビット（２10＝１０２４本のワード線：ＷＬ）のＸアドレス（Row Address）と、１０ビット（２10＝１０２４本のビット線：ＢＬ（１０２４個のセンスアンプ））のＹアドレス（Column Address）から構成することができる（注:ビット線定義＝一対の相補ビット線）。このとき、仮にワード線とビット線の配線ピッチが同じであれば、論理的なメモリアレイは正方形にイメージされる。
【０００６】
メモリデバイスの内部動作を、システムクロックＣＬＫに対して同期型であるＳＤＲＡＭ（Synchronous ＤＲＡＭ）を例にして説明する。
ＳＤＲＡＭは、制御コマンドとしてメモリデバイスが活性／非活性するためのシステムクロックＣＬＫに同期したアクティブ／プリチャージコマンド（非同期型のメモリデバイスではチップイネーブル信号／ＣＥ（”／”はバーを示す）の立下りと立上り）と、メモリデバイスにデータを入出力する為のリード／ライトコマンドにより動作する。
【０００７】
システムクロックＣＬＫの立上りエッジに於いてアクティブコマンドを外部印加されると、Ｘアドレスを取り込みＸデコーダでデコードして１本のワード線を選択し、それを活性化させる。選択されたワード線に接続されたそれぞれのメモリセルがそれぞれのビット線にデータを出力し、それぞれのセンスアンプがデータを増幅し保持（データのラッチ）する。
【０００８】
その後、システムクロックＣＬＫの立上りエッジに於いて（アクティブコマンドから数ＣＬＫ遅れで）リードコマンドを外部印加されると、Ｙアドレスを取り込みＹデコーダでデコードして一つのセンスアンプの保持されたデータをメモリデバイス外部に出力する。また、ライトコマンドを外部印加されると、Ｙアドレスを取り込みＹデコーダでデコードして（ライトコマンド印加時に入力された）書込みデータを一つのセンスアンプを介してメモリセルに書き込む。その後、更に必要に応じてリード／ライトコマンドを随時行ない、希望のＹアドレスに応じたメモリセルと外部とのアクセスを行なう。
【０００９】
リード／ライトコマンドが終了した後は、システムクロックＣＬＫの立上りエッジに於いて（リード／ライトコマンドから数ＣＬＫ遅れで）プリチャージコマンドを印加して、活性化されたワード線とセンスアンプとビット線をリセット（イコライズ）してメモリアレイは初期状態（次のアクティブコマンドに備える）に戻る。
【００１０】
リセット動作までは内部時間が掛かり、プリチャージコマンドから次のアクティブコマンドを印加するには数ＣＬＫの猶予（待ち）が必要である。同様に、アクティブコマンドからリード／ライトコマンドまで数ＣＬＫの猶予（待ち）が必要である。
【００１１】
尚、ここでは説明の簡素化の為にメモリアレイの入出力ビット数が１の場合で説明したが、入出力のビット数がｎ（ｎＩ／Ｏと記す（ｅｘ．４Ｉ／Ｏ））の場合には、Ｙアドレスによって同時にｎ個のセンスアンプが活性化される。そして、各センスアンプはそれぞれｎ個のＩ／Ｏバスを介してそれぞれｎ個のＩ／Ｏポートに接続される。
【００１２】
Ｙアドレスの深さは、ページ長と呼ばれる。メモリデバイスは、1回のアクティブコマンドに応答し、少なくともＩ／Ｏバス幅×ページ長の数のセンスアンプを動作させる。例えば、Ｙアドレスが８ビット（ＹＡ<0:7> ）に設定されたＳＤＲＡＭの場合、ページ長は２５６である。このＳＤＲＡＭが３２ビットのＩ／Ｏバス幅を持つ場合、アクティブコマンドに応答して少なくとも８，１９２（＝２５６×３２）個のセンスアンプが動作する。
【００１３】
ＳＤＲＡＭは、随時入力されるリードコマンドによりアクティブコマンドで選択したワード線に接続された複数のメモリセルの情報を複数のセンスアンプにそれぞれラッチする。従って、１本のワード線を活性化すれば、ページ長分のメモリセルの情報を適宜外部に読み出すことができる。詳述すると、随時入力されるリード／ライトコマンド毎に該コマンドと同時に入力されるＹアドレスによりＹデコーダで随時センスアンプを選択することで、任意のＹアドレスのメモリセルから情報を読み出す。即ち、Ｘアドレスは固定したままＹアドレスをランダムにアクセスすることができる。このような動作をＹアドレス優先動作と呼ぶ。尚、ライトコマンドに対しても同様に任意のＹアドレスのメモリセルに情報を書き込むことができる。
【００１４】
このＹアドレス優先動作では、ランダムアクセスの優位性に加えて、一回のアクティブコマンドにより動作するセンスアンプ群のそれぞれのセンスアンプにラッチした複数のデータを効率的に利用することができる。つまり、一回のワード線の充放電電流と一回の（複数）センスアンプによる（複数）ビット線充放電電流により、２５６ページに含まれるメモリセルに対してランダムなアクセスが可能となる。
【００１５】
故に、１回のアクセスに要する消費電流は、同じ時に活性化されるページ内へのアクセス回数でワード線の充放電とビット線の充放電による消費電流を割った値となる。従って、同時に活性化されるページ内のアクセス回数が多いほど、ＳＤＲＡＭのアクセス回数あたりの消費電流は少なくなる。
【００１６】
更に、Ｙアドレス優先動作では、アクティブコマンドからリード／ライトコマンドを印加するまでに必要なクロック数と、プリチャージコマンドから次のアクティブコマンドを印加するまでに必要なクロック数は、動作全体に占める割合が少ない。従って、入出力バスをデータが占有する割合（データ占有率）が高く、システムにおいてＩ／Ｏバスの効率がよい。これらは、システムクロックの周波数が高くなる（高周波になる）ほど、レイテンシを大きくとらなければならないＳＤＲＡＭでは入出力バスのデータ占有率が高くできるという効果がある。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ところで、ＳＤＲＡＭを使用する顧客のシステムによっては、アクセスするビット長が少ない（例えば連続した４ビット、８ビットなど）ものがある。このようなシステムによるＳＤＲＡＭのアクセスは、１回のアクティブコマンドからプリチャージコマンドの間に、ページ長より少ない数のリード／ライト動作しかせず、次のアクティブコマンドによりＸアドレスが変更される。このような動作を、便宜的にＸアドレス優先動作と呼ぶ。この動作では、１回のアクティブコマンドにより活性化されるセンスアンプが効率的に使用されていない。
【００１８】
例えば、Ｙアドレスを変更（Ｘアドレスは一定）して４つのメモリセルに対してアクセスする。この場合、Ｘアドレスにより選択される１本のワード線の充放電電流と、活性化するセンスアンプの数（８１９２個）（センスアンプによるビット線の充放電電流を含む）に対応する電流を消費する。このときの消費電流をＰ（ｙ）とする。従って１つのメモリセルに対するアクセスの消費電流は、Ｐ（ｙ）／４となる。
【００１９】
一方、Ｘアドレスを変更（Ｙアドレスは任意）して４つのメモリセルをアクセスする場合、Ｘアドレスを変更する毎にアクティブコマンドとプリチャージコマンドを必要とする。従って、このアクセス方法の場合、Ｘアドレスを固定してアクセスするときの４倍（４×Ｐ（ｙ））の消費電流となり、１つのメモリセルに対するアクセスの消費電流はＰ（ｙ）となる。
【００２０】
従って、Ｘアドレス優先動作を多用するシステムやアプリケーションの場合、Ｙアドレスが浅く（ページ数が少なく）Ｘアドレスが深いメモリデバイスが有効である。
しかし、メモリデバイスを使用するシステムのアクセス方法、アプリケーションのステップによりＸアドレス優先動作とＹアドレス優先動作が混在する場合がある。このような場合、Ｙアドレスが浅いメモリデバイスを使用すると、アクセスの順序によってアクセス速度が極めて遅くなる場合があり、速度向上の妨げとなる。一方、Ｘアドレスが浅いメモリデバイスを使用すると、消費電流低減の妨げとなる。
【００２１】
更に、Ｘアドレス優先動作のような消費電流の大きい動作を繰り返すと、メモリデバイスのチップの温度（ジャンクション温度）を上昇させることがある。この場合、温度上昇によってデータ保持特性が悪化し、データ保持動作であるリフレッシュ動作を頻繁に行なわなければならなくなる。すると、メモリデバイスへのアクセスによる温度上昇にメモリデバイスのリフレッシュ動作による自己発熱を加えたチップ温度となり、データ保持特性の悪化と頻繁なリフレッシュ動作による消費電流の更なる増大を招く。また、データ保持動作を顧客システム側の制御に関係なく非同期で行なう場合（セルフリフレッシュ動作）には、これらリフレッシュ動作における外部からのアクセスに応答しないビジー状態が増加することになり、システムのパフォーマンスが低下（Ｉ／Ｏバスのデータ占有率の低下）する。
【００２２】
本発明は上記問題点を解決するためになされたものであって、その目的は効率的なアクセスと消費電流の低減を図ることのできる記憶装置、アドレス制御方法及びシステムを提供することにある。
【課題を解決するための手段】
【００２３】
上記目的を達成するため、請求項１に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、前記メモリアレイの論理アドレスを制御して該メモリアレイの論理アドレスマップ形状を変更するマップ変更手段を備え、前記論理アドレスマップ形状の設定は、スタンバイ期間中もしくは外部アクセスによりスタンバイからアクティブへの切換わり時点に行われる。
【００２４】
請求項２に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、前記メモリアレイの論理アドレスを制御して該メモリアレイの論理アドレスマップ形状を変更するマップ変更手段を備え、少なくとも前記第１又は第２アドレスに基づく回路の活性化から非活性化までの期間の間、前記アドレスマップを変更する。
【００２５】
請求項３に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、前記メモリアレイの論理アドレスを制御して該メモリアレイの論理アドレスマップ形状を変更するマップ変更手段を備え、前記第１及び第２アドレスの少なくとも一方の深さを変更して前記論理アドレスマップ形状を変更する。
【００２６】
請求項４に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、前記メモリアレイの論理アドレスを制御して該メモリアレイの論理アドレスマップ形状を変更するマップ変更手段と、前記論理アドレスを制御するための制御端子とを備えた。
【００２７】
請求項５に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、前記メモリアレイの論理アドレスを制御して該メモリアレイの論理アドレスマップ形状を変更するマップ変更手段を備え、前記メモリアレイは複数のバンクから構成され、論理アドレスマップ形状をバンク毎に設定可能である。
【００２８】
請求項６に記載の発明は、請求項１〜５の何れか一項記載の記憶装置において、前記マップ変更手段は、前記メモリアレイの活性化毎に前記論理アドレスマップ形状を変更する。
【００２９】
請求項７に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、該外部アドレスの一部を前記第１アドレス又は前記第２アドレスに置き換えるアドレス制御手段と、前記アクセス形態情報が印加される制御信号、又は複数の制御信号の組み合わせにより前記論理アドレスマップ形状の設定に応じたアドレス構成選択信号を生成するアドレス構成選択回路と、を備え、前記アドレス制御手段は、前記アドレス構成選択信号に基づいて前記置き換えを実行する。
【００３０】
請求項８に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、該外部アドレスの一部を前記第１アドレス又は前記第２アドレスに置き換えるアドレス制御手段と、外部アドレスを入力し、アドレス構成選択信号に基づいて、その出力信号を、前記第１アドレス方向の選択信号を生成する第１信号生成回路と前記第２アドレス方向の選択信号を生成する第２信号生成回路とに切り替える切り替え部を有するアドレス発生回路とを備えた。
【００３１】
請求項９に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、該外部アドレスの一部を前記第１アドレス又は前記第２アドレスに置き換えるアドレス制御手段と、外部アドレスを入力し、アドレス構成選択信号に基づいて前記第１アドレス方向の選択信号を生成する第１信号発生回路と、外部アドレスを入力し、アドレス構成選択信号に基づいて前記第２アドレス方向の選択信号を生成する第２信号発生回路とを備えた。
【００３２】
請求項１０に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、該外部アドレスの一部を前記第１アドレス又は前記第２アドレスに置き換えるアドレス制御手段と、前記アドレス制御手段は、前記アクセス形態情報を記憶するボンディングションもしくはＦｕｓｅのＲＯＭを備える。
【００３３】
請求項１１に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、該外部アドレスの一部を前記第１アドレス又は前記第２アドレスに置き換えるアドレス制御手段と、前記アドレス制御手段は、前記アクセス形態情報を記憶する外部から書換え可能なＲＯＭを備える。
【００３４】
請求項１２に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、前記外部アドレス又はその一部を無効化するアドレス無効化手段を備え、前記アドレス無効化手段は、デコードの圧縮率を可変させるために任意のアドレスをクランプする手段を備える。
【００３５】
請求項１３に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、前記外部アドレス又はその一部を無効化するアドレス無効化手段と、前記アクセス形態情報が印加される制御信号、又は複数の制御信号の組み合わせにより前記論理アドレスマップ形状の設定に応じたアドレス構成選択信号を生成するアドレス構成選択回路とを備え、前記アドレス無効化手段は、前記アドレス構成選択信号に基づいて前記無効化を実行する。
【００３６】
請求項１４に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、前記外部アドレス又はその一部を無効化するアドレス無効化手段と、外部アドレスを入力し、アドレス構成選択信号に基づいて、その出力信号を、前記第１アドレス方向の選択信号を生成する第１信号生成回路と前記第２アドレス方向の選択信号を生成する第２信号生成回路とに切り替える切り替え部を有するアドレス発生回路とを備えた。
【００３７】
請求項１５に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、前記外部アドレス又はその一部を無効化するアドレス無効化手段と、外部アドレスを入力し、アドレス構成選択信号に基づいて前記第１アドレス方向の選択信号を生成する第１信号発生回路と、外部アドレスを入力し、アドレス構成選択信号に基づいて前記第２アドレス方向の選択信号を生成する第２信号発生回路とを備えた。
【００３８】
請求項１６に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、前記外部アドレス又はその一部を無効化するアドレス無効化手段と、前記アドレス無効化手段は、前記アクセス形態情報を記憶するボンディングションもしくはＦｕｓｅのＲＯＭとを備える。
【００３９】
請求項１７に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置において、前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、前記外部アドレス又はその一部を無効化するアドレス無効化手段と、前記アドレス無効化手段は、前記アクセス形態情報を記憶する外部から書換え可能なＲＯＭとを備える。
【００４０】
請求項１８に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置におけるアドレス制御方法であって、前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、該外部アドレスの一部を前記第１アドレス又は前記第２アドレスに置き換え、前記アクセス形態情報は、スタンバイ期間中もしくはアクティブ動作と同時に設定される。
【００４１】
請求項１９に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置におけるアドレス制御方法であって、前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、該外部アドレスの一部を前記第１アドレス又は前記第２アドレスに置き換え、前記論理アドレスマップ形状に応じてセンスアンプの活性化数を制御する。
【００４２】
請求項２０に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置におけるアドレス制御方法であって、前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、該外部アドレスの一部を前記第１アドレス又は前記第２アドレスに置き換え、前記論理アドレスマップ形状に応じてデコードの圧縮率を可変させる。
【００４３】
請求項２１に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置におけるアドレス制御方法であって、前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、該外部アドレスの一部を前記第１アドレス又は前記第２アドレスに置き換え、前記アクセス形態情報が印加される制御信号、又は複数の制御信号の組み合わせにより前記論理アドレスマップ形状の設定に応じたアドレス構成選択信号を生成し、該アドレス構成選択信号に基づいて前記置き換えを実行するアドレス制御方法。
【００４４】
請求項２２に記載の発明は、請求項２１に記載の記憶装置におけるアドレス制御方法であって、前記第１及び第２アドレスは共通アドレス発生手段にて生成され、該共通アドレス発生手段の出力先を前記アドレス構成選択信号により切り替える。
【００４５】
請求項２３に記載の発明は、請求項２１に記載の記憶装置におけるアドレス制御方法であって、外部アドレスにより前記第１及び第２アドレスを生成する第１及び第２アドレス発生手段を備え、前記アドレス構成選択信号にて前記外部アドレスの入力先を切り替える。
【００４６】
請求項２４に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置におけるアドレス制御方法であって、前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、前記外部アドレス又はその一部を無効化し、前記アクセス形態情報は、スタンバイ期間中もしくはアクティブ動作と同時に設定される。
【００４７】
請求項２５に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置におけるアドレス制御方法であって、前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、前記外部アドレス又はその一部を無効化し、前記論理アドレスマップ形状に応じてセンスアンプの活性化数を制御する。
【００４８】
請求項２６に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置におけるアドレス制御方法であって、前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、前記外部アドレス又はその一部を無効化し、前記論理アドレスマップ形状に応じてデコードの圧縮率を可変させる。
【００４９】
請求項２７に記載の発明は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイをアクセスする記憶装置におけるアドレス制御方法であって、前記メモリアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記第１アドレス方向のアクセスのための外部アドレスが入力されるサイクル毎に、前記外部アドレス又はその一部を無効化し、前記アクセス形態情報が印加される制御信号、又は複数の制御信号の組み合わせにより前記論理アドレスマップ形状の設定に応じたアドレス構成選択信号を生成し、該アドレス構成選択信号に基づいて前記無効化を実行する。
【００５０】
請求項２８に記載の発明は、請求項２７に記載の記憶装置におけるアドレス制御方法であって、前記第１及び第２アドレスは共通アドレス発生手段にて生成され、該共通アドレス発生手段の出力先を前記アドレス構成選択信号により切り替える。
【００５１】
請求項２９に記載の発明は、請求項２７に記載の記憶装置におけるアドレス制御方法であって、外部アドレスにより前記第１及び第２アドレスを生成する第１及び第２アドレス発生手段を備え、前記アドレス構成選択信号にて前記外部アドレスの入力先を切り替える。
【００５２】
請求項３０に記載の発明は、記憶手段と、それへのアクセスと制御を行う制御手段を備えたシステムにおいて、前記制御手段は、前記記憶手段に対するその時々のアクセス形態情報を供給し、前記アクセス形態情報の供給を、アクセスの開始と同時またはそれ以前に行い、前記記憶手段は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイの論理アドレスマップ形態を前記アクセス形態情報に応じて変更する。
【００５３】
請求項３１に記載の発明は、前記制御手段は、前記アクセス形態情報の供給を、アドレスとデータと制御信号によるコード情報のうちのいずれかで行う。
請求項３２に記載の発明は、記憶手段と、それへのアクセスと制御を行う制御手段を備えたシステムにおいて、前記制御手段は、前記記憶手段に対するその時々のアクセス形態情報を供給し、前記アクセス形態情報の供給を制御信号によるコード情報より行い、前記記憶手段は、第１アドレスと第２アドレスにてメモリセルがアレイ配列されたメモリアレイの論理アドレスマップ形態を前記アクセス形態情報に応じて変更し、前記コード情報を一定周期のパルス信号のエッジに合わせて受け取る。
【００５４】
請求項３３に記載の発明は、請求項３０に記載のシステムにおいて、前記制御手段は、前記アクセス形態情報の供給を制御信号によるコード情報より行い、前記記憶手段は、前記コード情報を一定周期のパルス信号のエッジに合わせて受け取る。
【発明の効果】
【００５５】
以上詳述したように、請求項１〜１７に記載の発明によれば、効率的なアクセスと消費電流の低減を図ることのできる記憶装置を提供することができる。
以上詳述したように、請求項１８〜２９に記載の発明によれば、効率的なアクセスと消費電流の低減を図ることのできる記憶装置のアドレス制御方法を提供することができる。
【００５６】
以上詳述したように、請求項３０〜３３に記載の発明によれば、効率的なアクセスと消費電流の低減を図ることのできるシステムを提供することができる。
【発明を実施するための最良の形態】
【００５７】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図１０に従って説明する。
図３は、モジュール１０の概略構成図である。
【００５８】
モジュール１０は、ＭＣＭ（Multi Chip Module ）であり、ＣＰＵ１１とメモリデバイス１２を含み、それらは基板１３上に搭載されている。ＣＰＵ１１は、メモリデバイス１２と接続され、該メモリデバイス１２にアクセスする。
【００５９】
ＣＰＵ１１は、アクセス開始前の１回又は随時アクセス形態情報をメモリデバイス１２に与える。メモリデバイス１２は、アクセス形態情報に従って論理アドレスマップ形状を変更する機能を持つ。詳述すると、メモリデバイス１２は、外部（ＣＰＵ１１）より印加されるアクセス形態情報、Ｘアドレス、Ｙアドレスに応答して論理アドレスマップ形状を変更する。従って、ＣＰＵ１１は、メモリデバイス１２の論理アドレスマップ形状を制御するメモリコントローラとして機能する。
【００６０】
論理アドレスマップ形状は、ＸアドレスとＹアドレスの深さにより決定される。メモリセルアレイの容量は一定である。従って、メモリデバイス１２は、Ｘアドレスの深さとＹアドレスの深さを相補的に変更する。
【００６１】
メモリデバイス１２は、複数の論理アドレスマップ形状により、Ｘアドレスの最大値とＹアドレスの最大値をそれぞれ指定するために必要なビット数のアドレス信号を入力する外部アドレス端子を備えている。
【００６２】
例えば、１２８Ｍビットの容量を持つメモリデバイス（３２Ｉ／Ｏ，４バンク構成）は、一般的（標準規格）に、各バンクに１Ｉ／Ｏについて１ＭＢのメモリセルを持つ。これらメモリセルは、１２ビットのロウアドレス（Ｘアドレス）により選択される複数（４０９６本）のワード線と、８ビットのコラムアドレス（Ｙアドレス）により選択される複数（２５６本）のビット線によりアレイ配列されている。そして、ＳＤＲＡＭ等のメモリデバイスは、アドレスマルチプレクス方式によりＸアドレスとＹアドレスを取り込むように構成されている。従って、一般的なメモリデバイスは、１２ビットのＸアドレスを取り込む１２本のアドレスピンを備え、それらアドレスピンからＹアドレスを取り込む。
【００６３】
これに対し、本実施形態のメモリデバイス１２は、Ｘアドレスの深さとＹアドレスの深さを論理アドレスマップ形状に応じて変更する。
図４は、上記の一般的なメモリデバイスと同様な論理アドレスマップ形状（第１の形状）に形成された第１のメモリアレイＭ１を示す。図５は、図４に比べて、Ｘアドレスを深くしＹアドレスを浅くした論理アドレスマップ形状（第２の形状）に形成された第２のメモリアレイＭ２を示す。
【００６４】
第１のメモリアレイＭ１は、論理アドレスマップ形状がＸアドレス深さｍ（論理ワード線本数２m）、Ｙアドレス深さｎ（論理ページ長２n）である。尚、図には２mを２**ｍとして記す）第２のメモリアレイＭ２は、論理アドレスマップ形状がＸアドレス深さｍ＋１（論理ワード線本数２m+1）、Ｙアドレス深さｎ−１（論理ページ長２n-1）である。
【００６５】
第１のメモリアレイＭ１では、２m本のワード線のうちの論理的な１本が選択活性化され、２n個のメモリセルの情報が同一個数で対応するセンスアンプにより増幅され、保持される。
【００６６】
第２のメモリアレイＭ２では、２m+1本のワード線のうちの論理的な１本が選択活性化され、２n-1個のメモリセルの情報が同一個数で対応するセンスアンプにより増幅され、保持される。
【００６７】
ここで、外部から印加されるＹアドレスに基づいたＹ方向に沿ったランダムアクセス要求により、任意のメモリセル情報がアクセスされる。
第１のメモリアレイＭ１（図４）の場合、メモリデバイス１２は、外部より印加された１番目（図には丸を付して表す）のＹアドレスＹ１に基づいてバースト長に応じて４つの内部Ｙアドレス信号（Y1+0,Y1+1,Y1+2,Y1+3 ）を順次生成する。そして、メモリデバイス１２は、該内部ロウアドレス信号にて選択されるメモリセルに対して連続的に外部とシリアルアクセスする。
【００６８】
次に、メモリデバイス１２は、同様に２番目のＹアドレスＹ２に基づいて４つの内部Ｙアドレス信号（Y2+0,Y2+1,Y2+2,Y2+3 ）を順次生成し、該内部ロウアドレス信号にて選択されるメモリセルに対して連続的に外部とシリアルアクセスする。
【００６９】
更に、メモリデバイス１２は、同様に３番目のＹアドレスＹ３に基づいて４つの内部Ｙアドレス信号（Y3+0,Y3+1,Y3+2,Y3+3 ）を順次生成し、該内部Ｙアドレス信号にて選択されるメモリセルに対して連続的に外部とシリアルアクセスする。
【００７０】
上記のシリアルアクセスは、Ｘアドレスが同一（共通）である各先頭アドレスＹ１，Ｙ２，Ｙ３へのアクセスをランダムアクセスによるページ動作と呼ぶ。そして、先頭アドレスＹ１，Ｙ２，Ｙ３に対して加算（+0,+1,+2,+3 ）されたＹアドレスに対するアクセスをバースト動作と呼ぶ（バースト動作のバースト長には、１，２，４，８，・・・などがあるが、ここではバースト長４で説明した）。
【００７１】
Ｘアドレスが変わる場合には、メモリデバイス１２を一旦プリチャージ（イコライズ）した後に、変更されたＸアドレスに対応したワード線を選択活性化し、Ｙアドレスに対応したビット線に接続されたメモリセルにアクセスする。ここでは、ページ動作を３回（３×４＝１２アクセス）で終了しているが、ページ動作を最大２n／４（２nアクセス）行うことができる。
【００７２】
一方、第２のメモリアレイＭ２（図５）の場合、メモリデバイス１２は、外部より印加された１番目（図には括弧を付して表す）のＹアドレスＹ１に基づいてバースト長に応じて４つの内部Ｙアドレス信号（Y1+0,Y1+1,Y1+2,Y1+3 ）を順次生成する。そして、メモリデバイス１２は、該内部ロウアドレス信号にて選択されるメモリセルに対して連続的に外部とシリアルアクセスする。
【００７３】
次に、Ｘアドレスが変わる場合、メモリデバイス１２は一旦プリチャージ（イコライズ）動作し、変更されたＸアドレスに対応したワード線を選択活性化し、２番目のＹアドレスＹ２に基づいて４つの内部Ｙアドレス信号（Y2+0,Y2+1,Y2+2,Y2+3 ）を順次生成し、該内部Ｙアドレス信号にて選択されるメモリセルに対して連続的に外部とシリアルアクセスする。
【００７４】
更に、Ｘアドレスが変わる場合、メモリデバイス１２は一旦プリチャージ（イコライズ）動作し、変更されたＸアドレスに対応したワード線を選択活性化し、３番目のＹアドレスＹ３に基づいて４つの内部Ｙアドレス信号（Y3+0,Y3+1,Y3+2,Y3+3 ）を順次生成し、該内部ロウアドレス信号にて選択されるメモリセルに対して連続的に外部とシリアルアクセスする。ここでは、ページ動作を１回（４アクセス）で終了しているが、ページ動作を最大２n-1／４（２n-1アクセス）行うことができる。
【００７５】
上記第１のメモリアレイＭ１及び第２のメモリアレイＭ２におけるＩ／Ｏバスの占有率を考える。第１のメモリアレイＭ１では、１つのＸアドレスに対して連続可能なアクセス数は２n回と多く、Ｉ／Ｏバスの占有率を高めることができる。一方、第２のメモリアレイＭ２では、１つのＸアドレスに対して連続可能なアクセス数は２n-1回と第１のメモリアレイＭ１に比べて半分であり、Ｉ／Ｏバスの占有率が第１のメモリアレイＭ１よりも低く制限される可能性がある。
【００７６】
次に、第１のメモリアレイＭ１及び第２のメモリアレイＭ２における消費電流を考える。各メモリアレイＭ１，Ｍ２の消費電流はワード線の活性化とセンスアンプの活性化による充放電電流とに対応する。
【００７７】
第１のメモリアレイＭ１を１回プリチャージした時のワード線の活性とセンスアンプの活性の消費電流をＰとする。この時、第２のメモリアレイＭ２を１回プリチャージした時のそれはＰ／２である。第１のメモリアレイＭ１をＸアドレス優先動作させたときの消費電流を考える。バースト長４、ページ動作１回（４アクセス）でＸアドレスを変更しながらアクセスすると、１アクセスあたりのワード線の活性とセンスアンプの活性の消費電流の平均はＰ／４（＝Ｐ÷４）である。第２のメモリアレイＭ２を同様に動作させると、１アクセスあたりのワード線の活性とセンスアンプの活性の消費電流の平均はＰ／８（＝（Ｐ／２）÷４）となる。以上のように、ページを十分に活用しないＸアドレス優先動作においては、消費電流の面で第２のメモリアレイＭ２の方が有利である。
【００７８】
よって、Ｙアドレス方向に優先した動作でメモリデバイスをアクセスする場合には、第１のメモリアレイＭ１の論理アドレスマップにするほうが、Ｉ／Ｏバスの占有率を高く使用できる場合がある。逆に、Ｘアドレス方向に優先した動作でメモリデバイスをアクセスする場合には、第２のメモリアレイＭ２の論理アドレスマップにするほうが、消費電流の効率が良い。
【００７９】
図１は、メモリデバイス（ＳＤＲＡＭ）１２の概略を説明するためのブロック図である。
ＳＤＲＡＭ１２は、クロックバッファ２１、コマンドデコーダ２２、アドレスバッファ２３、入出力バッファ２４、制御信号ラッチ２５、モードレジスタ２６、アドレス発生回路２７、書き込み・読み出し（Ｉ／Ｏ）制御回路２８及びＤＲＡＭコア２９を有する。
【００８０】
クロックバッファ２１は、クロックイネーブル信号ＣＫＥ及び外部クロック信号ＣＬＫを外部装置から入力し、それらに基づいて生成した内部クロック信号ＣＬＫ１を各回路へ出力する。
【００８１】
コマンドデコーダ２２は、クロックバッファ２１からの内部クロック信号ＣＬＫ１、つまりクロック信号ＣＬＫに応答して、外部装置から外部コマンドＣＯＭを入力する。外部コマンドＣＯＭは、本実施形態では、チップセレクト信号／ＣＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びロウアドレスストローブ信号／ＲＡＳから構成されている。そして、コマンドデコーダ２２は、内部クロック信号ＣＬＫ１に応答して、その時に外部コマンドＣＯＭ、即ち、各信号／ＣＡＳ，／ＷＥ，／ＣＳ，／ＲＡＳの状態（Ｈレベル又はＬレベル）からライトコマンド、リードコマンド、リフレッシュコマンド等の各種のコマンドをデコードする。そして、コマンドデコーダ２２は外部コマンドＣＯＭからこれらデコードした各種コマンドを内部コマンド及びイネーブル信号等としてアドレスバッファ２３、入出力バッファ２４、制御信号ラッチ２５、モードレジスタ２６及びＩ／Ｏ制御回路２８に出力する。
【００８２】
アドレスバッファ２３は、バッファ機能及びラッチ機能を有し、コマンドデコーダ２２からの内部コマンドに基づいて外部装置からアドレス信号Ａ0〜Ａ12とバンクアドレス信号ＢＡ0，ＢＡ1を入力する。アドレスバッファ２３は、入力したアドレス信号Ａ0〜Ａ12及びバンクアドレス信号ＢＡ0，ＢＡ1を増幅し、それらに基づくアドレスデータをラッチするとともに制御信号ラッチ２５、モードレジスタ２６及びアドレス発生回路２７に出力する。
【００８３】
尚、このメモリデバイス１２と実質的に同一のメモリ容量を持つ標準的なメモリデバイスは、１２ビットのアドレス信号Ａ0〜Ａ11と２ビットのバンクアドレスＢＡ0，ＢＡ1にて動作する。従って、このメモリデバイス１２は、標準的なメモリデバイスに対して１ビットのアドレス信号Ａ12を入力するアドレスピンが多くなっている。
【００８４】
入出力バッファ２４は、コマンドデコーダ２２からのイネーブル信号に基づいて活性化され、外部装置からライトデータＤＱ0〜ＤＱ31、マスク制御信号ＤＱＭを入力する。入出力バッファ２４は、内部クロック信号ＣＬＫ１に応答してライトデータＤＱ0〜ＤＱ31をＩ／Ｏ制御回路２８に出力する。また、入出力バッファ２４は、内部クロック信号ＣＬＫ１に応答してＩ／Ｏ制御回路２８からのリードデータＤＱ0〜ＤＱ31を外部装置に出力する。また、入出力バッファ２４は、マスク制御信号ＤＱＭに応答してライトデータＤＱ0〜ＤＱ31をマスクする。
【００８５】
制御信号ラッチ２５は、コマンドデコーダ２２からの内部コマンド及びアドレスバッファ２３からのアドレスデータを入力する。そして、制御信号ラッチ２５は、これら内部コマンド及びアドレスデータに基づいてＤＲＡＭコア２９に対してライトデータの書き込み、リードデータの読み出し、リフレッシュ、セルフリフレッシュ等の各種の処理動作のための制御信号を出力する。
【００８６】
モードレジスタ２６は、コマンドデコーダ２２からの内部コマンド（モードレジスタセットコマンド）及びアドレスバッファ２３からのアドレスデータを入力する。そして、モードレジスタ２６は、これら内部コマンド及びアドレスデータに基づいてＤＲＡＭコア２９に対して行う各種の処理動作のモードを保持する。
【００８７】
そして、モードレジスタ２６は、保持したモードの情報に基づく制御信号を出力する。
モードレジスタ２６が保持するモードの情報には、アクセス形態情報が含まれる。アクセス形態情報は、ＤＲＡＭコア２９の論理アドレスマップ形状を示す情報である。モードレジスタ２６は、そのアクセス形態情報に基づいて生成したアドレス構成選択信号をアドレス発生回路２７に出力する。
【００８８】
アドレス発生回路２７は、アドレスバッファ２３からアドレス信号Ａ0〜Ａ12に基づくアドレスデータを入力する。そして、アドレス発生回路２７は、モードレジスタ２６のモードとアドレス構成選択信号に基づいて、その時々のＤＲＡＭコア２９の論理アドレスマップ形状に対応して生成したロウアドレスデータとコラムアドレスデータをＤＲＡＭコア２９に出力する。アドレス発生回路２７は、モードレジスタ２６に設定されたバースト長に基づいて入力アドレスからインクリメントしたコラムアドレスを自動生成する機能を有する。
【００８９】
Ｉ／Ｏ制御回路２８は、コマンドデコーダ２２からの内部コマンドに基づいて、入力又は出力制御する。Ｉ／Ｏ制御回路２８は、入出力バッファ２４からのライトデータ（３２ビット）をＤＲＡＭコア２９に出力し、ＤＲＡＭコア２９からのリードデータ（３２ビット)を入出力バッファ２４に出力する。
【００９０】
ＤＲＡＭコア２９は、複数（本実施形態では４つ）のバンクから構成され、各バンクには、制御信号ラッチ２５からの制御信号、アドレス発生回路２７からのロウアドレスデータとコラムアドレスデータをそれぞれ入力する。即ち、アドレスバッファ２３にはＤＲＡＭコアのバンクの数に対応するバンクアドレス信号ＢＡ0，ＢＡ1が入力され、制御信号ラッチ２５及びアドレス発生回路２７は、各バンク毎に設けられている。
【００９１】
ＤＲＡＭコア２９は、制御信号及びアドレスデータに基づいて内蔵したメモリセルアレイに対してライトデータの書き込み、リードデータの読み出し、リフレッシュ、セルフリフレッシュ等の各種の処理動作を実行する。従って、ＤＲＡＭコア２９は、入出力バッファ２４から入力されたライトデータＤＱ0〜ＤＱ31を制御信号及びアドレスデータに基づいて所定のアドレスのメモリセルに書き込む。
【００９２】
図２は、アクセス形態情報に従って論理アドレスマップ形状を変更する機能を説明するための原理図である。
メモリデバイス１２は、アドレス構成選択回路３０、切り替えスイッチ３１、行系回路３２、列系回路３３、第１及び第２デコーダ３４，３５、メモリセルアレイ３６を含む。例えば、アドレス構成選択回路３０は図１のコマンドデコーダ２２とモードレジスタ２６を含む。切り替えスイッチ３１、行系回路３２及び列系回路３３は図１のアドレス発生回路２７に含まれ、第１及び第２デコーダ３４，３５とメモリセルアレイ３６はＤＲＡＭコア２９に含まれる。尚、構成は適宜変更されてもよい。また、アドレス構成選択回路３０を別に備える構成としてもよい。
【００９３】
アドレス構成選択回路３０には複数の制御信号と複数のアドレス信号が入力される。アドレス構成選択回路３０は複数の制御信号に基づいてそのときに外部から供給されるコマンドを解析する。そして、アドレス構成選択回路３０は、そのときのコマンドが論理アドレスマップ形状を変更するためのコマンドの場合、そのときにアドレス信号に基づいて論理アドレスマップ形状を変更するべく生成したアドレス構成選択信号ＡＳＳを切り替えスイッチ３１と第１及び第２デコーダ３４，３５に出力する。
【００９４】
切り替えスイッチ３１には、外部入力アドレスとアドレス構成選択信号ＡＳＳが入力される。切り替えスイッチ３１は、アドレス構成選択信号ＡＳＳに応答して外部入力アドレスを行系回路３２又は列系回路３３に供給するよう切り替える。この切り替える対象となる信号は、同じメモリ容量を持つ標準のメモリデバイスに印加される外部アドレス信号に対して追加された外部アドレス信号である。
【００９５】
即ち、図１のメモリデバイス１２の場合、外部アドレス信号Ａ12がそれに相当する。メモリデバイス１２は、その外部アドレス信号Ａ12をアクセス形態情報に応答して行系回路３２又は列系回路３３に供給する。
【００９６】
行系回路３２は、供給されるアドレス信号に基づいて生成したコラムアドレスを第１デコーダ３４に供給する。列系回路３３は、供給されるアドレス信号に基づいて生成したコラムアドレスを第２デコーダ３５に供給する。
【００９７】
第１デコーダ３４は、供給されるアドレス信号をデコードしてアドレス信号に対応するビット線（又はコラム線）を選択するコラム選択信号を生成し、該コラム選択信号をメモリセルアレイ３６に供給する。選択可能なビット線の数は、選択される論理アドレスマップ形状により異なり、本実施形態ではアドレス信号Ａ0〜Ａ7（図１）により最大２n（ｎ＝８）となる。従って、第２デコーダ３５は、２n本のビット線のうちの１本を選択する選択信号を生成するように構成されている。
【００９８】
第１デコーダ３４はクランプ手段３４ａを含む。クランプ手段３４ａは、論理アドレスマップ形状によって必要とされない回路の入力をクランプするために設けられている。
図４に示す論理アドレスマップ形状（第１のメモリアレイＭ１）を選択した場合には２n本のビット線のうちの１本（２n個のセンスアンプのうちの１つ）を選択する選択信号がアドレス信号Ａ0〜Ａn-1に基づいて生成される。一方、図５に示す論理アドレスマップ形状（第２のメモリアレイＭ２）を選択した場合には２n-1本のビット線のうちの１本を選択する選択信号（実際には２n本のビット線のうちの２本）がアドレス信号Ａ0〜Ａn-2に基づいて生成される。
【００９９】
従って、第２のメモリアレイＭ２を選択した場合、アドレス信号Ａn-1を入力する回路部分の動作を安定にする（実際には論理アドレスマップ形状に応じた複数本のビット線を同時に選択する）ためにその入力をクランプ手段３４ａにてクランプする。
【０１００】
例えば、４本のビット線が接続されたデコーダは、２ビットのアドレス信号Ａ0，Ａ1により４本のビット線のうちの１本を選択する。デコーダに接続された配線の本数に対して選択する配線の本数を圧縮率という。従って、この時の第１デコーダ３４の圧縮率は１／４である。
【０１０１】
クランプ手段は、一方のアドレス信号（例えばＡ1）を所定レベル（デコーダの形式が、ＮＡＮＤ論理を用いた場合にはＨレベル、ＮＯＲ論理を用いた場合にはＬレベル）にクランプする。この場合、デコーダは、１ビットのアドレス信号Ａ0により接続された４本のビット線のうちの２本を選択する。この時のデコーダの圧縮率は１／２となる。
【０１０２】
即ち、クランプ手段は、デコーダの圧縮率を変更する。従って、本実施形態のクランプ手段３４ａは、第１デコーダ３４の圧縮率を可変するべく所定のアドレスを、第１デコーダ３４の構成に応じたレベルにクランプする。
【０１０３】
第２デコーダ３５は、供給されるアドレス信号をデコードしてアドレス信号に対応するワード線を選択するロウ選択信号を生成し、該ロウ選択信号をメモリセルアレイ３６に供給する。選択可能なワード線の数は、選択される論理アドレスマップ形状により異なり、本実施形態では図５に示すようにアドレス信号Ａ0〜Ａ12（図１）により最大２m+1（ｍ＝１２）となる。従って、第１デコーダ３４は、２m+1本のワード線のうちの１本を選択する選択信号を生成するように構成されている。
【０１０４】
第２デコーダ３５はクランプ手段３５ａを含む。クランプ手段３５ａは、論理アドレスマップ形状によって必要とされない回路の入力をクランプするために設けられている。
図４に示す論理アドレスマップ形状（第１のメモリアレイＭ１）を選択した場合には２m本のワード線のうちの１本を選択する選択信号がアドレス信号Ａ0〜Ａmに基づいて生成される。一方、図５に示す論理アドレスマップ形状（第２のメモリアレイＭ２）を選択した場合には２m+1本のワード線のうちの１本を選択する選択信号がアドレス信号Ａ0〜Ａm+1に基づいて生成される。
【０１０５】
従って、第１のメモリアレイＭ１を選択した場合、アドレス信号Ａm+1を入力する回路部分の動作を安定にする（実際には論理アドレスマップ形状に応じて複数本のサブワード線を同時に選択する）ためにその入力をクランプ手段３５ａにてクランプする。
【０１０６】
クランプ手段３５ａは、第１デコーダ３４のクランプ手段３４ａと同様に、第２デコーダ３５の圧縮率を可変するべく所定のアドレスを、第２デコーダ３５の構成に応じたレベルにクランプする。
【０１０７】
選択するワード線の数の変更は、一度に駆動するサブワード線の数を変更することで実施される。即ち、メモリセルアレイ３６には、デコーダ３５にて生成される選択信号により駆動されるメインワード線と、そのメインワード線に複数のゲートを介して接続されメインワード線の駆動により２次的に駆動されるサブワード線が設けられている。例えば、サブワード線はコラムブロック毎に設けられている。そして、メインワード線を駆動すると、その駆動に応答するゲートによってサブワード線が駆動される。従って、サブワード線を駆動するゲートにてメインワード線の駆動とアクセス形態情報との論理をとる事で駆動するサブワード線の数をアクセス形態情報に対応させる。これにより、アクセス形態情報に応じて論理アドレスマップ形状を実質的に変更することができる。
【０１０８】
図７は、メモリセルアレイの構成と、第１のメモリアレイＭ１（図４参照）に対応する選択の説明図である。
メモリセルアレイ３６は、２m本のワード線と２n本のビット線によりアレイ配列されたセル３７と、各ビット線に接続されたセンスアンプ３８を有している。
【０１０９】
複数のワード線のうち、Ｘデコーダ３５（図２）にてアドレス信号ＸＡ<0:m> （アドレス信号Ａ0〜Ａ11）の論理に基づく１本が活性化される。更に、選択されたワード線に対応する２n個のセンスアンプ３８が活性化される。その選択されたワード線に接続された２n個のセル３７からセル情報がそれぞれ対応するセンスアンプ３８に読み出される。そして、複数のセンスアンプ３８のうち、Ｙデコーダ３４（図２）にてアドレス信号ＹＡ<0:n> （アドレス信号Ａ0〜Ａ7）の論理に基づく１つが図示しないデータバス線に接続される。このようにデータバス線に接続されたセンスアンプ３８を介して選択されたセル３７に対してリード又はライト動作が実施される。
【０１１０】
図８は、メモリセルアレイの構成と、第２のメモリアレイＭ２（図５参照）に対応する選択の説明図である。
メモリセルアレイ３６は分割された２つのコラムブロックからなり、ブロックはアドレス信号ＸＡm+1にて何れか一方が選択される。各ブロックは２m本のサブワード線と２n-1個のセンスアンプ３８をそれぞれ備える。従って、メモリセルアレイ３６は、実質的に同じＸアドレスにより選択される２本のサブワード線を有し、これらワード線は図７の１本のワード線に相当する。
【０１１１】
複数のサブワード線のうち、Ｘデコーダ３５にてアドレス信号ＸＡ<0:m+1> （アドレス信号Ａ0〜Ａ12）の論理に基づく１本が活性化される。そして、選択されたサブワード線に対応する２n-1個のセンスアンプ３８が活性化され、サブワード線に接続された複数のセル３７からセル情報がそれぞれ対応するセンスアンプ３８に読み出される。そして、複数のセンスアンプ３８のうち、Ｙデコーダ３４（図２）にてアドレス信号ＹＡ<0:n-1> （アドレス信号Ａ0〜Ａ6）の論理に基づく１つが図示しないデータバス線に接続される。このようにデータバス線に接続されたセンスアンプ３８を介して選択されたセル３７に対してリード又はライト動作が実施される。
【０１１２】
従って、図７に示すメモリセルアレイ３６では、１つのＸアドレスＸＡにより活性化されたワード線に接続された２n個のセル３７からのセル情報がそれぞれセンスアンプ３８にラッチされる。従って、同一のＸアドレスにて選択されるセル３７に対するアクセスは、Ｙアドレスを指定するだけで実施されるため、アクセス時間が短く消費電流が少ない。
【０１１３】
一方、図８に示す論理アドレスマップ形状に対応するメモリセルアレイ３６では、１つの活性化されたサブワード線に接続された２n-1個のセル３７からのセル情報がセンスアンプ３８にラッチされる。このとき活性化されるサブワード線は、図７のワード線の長さの１／２である。また、活性化されるセンスアンプ３８の数は、図７に示す場合に比べて１／２である。従って、同一のＸアドレスにてアクセス可能なセル３７の数は１／２であるが、消費電流も１／２となる。
【０１１４】
尚、図８において、メモリセルアレイ３６を構成する２つのコラムブロックは、拡張されたＸアドレスＸＡm+1により選択される。従って、ＸアドレスＸＡm+1の出力先を、行系回路３２から列系回路３３に切り替える。即ち、メモリデバイス１２は、外部より与えられたＸアドレスＸＡm+1を、Ｘアドレスによりワード線を選択する方向からＹアドレスによりビット線を選択する方向に置き換える。
【０１１５】
このＸアドレスＸＡm+1によりコラムブロックをサブワード線を選択するとともに、センスアンプ３８を選択する。
以上記述したように、本実施形態によれば、以下の効果を奏する。
【０１１６】
（１）メモリデバイス１２は論理アドレスマップ形状が変更可能に構成されている。ＣＰＵ１１は、アクセス形態に応じてメモリデバイス１２の論理アドレスマップ形状を制御する。その結果、効率的なアクセスを行うことができる。
【０１１７】
（２）メモリデバイス１２は、論理アドレスマップ形状に基づいて、Ｘアドレスの一部により活性化するセンスアンプ３８の数を変更するようにした。その結果、消費電流を低減することができる。
【０１１８】
（２）論理アドレスマップ形状に応じて、外部から供給されるアドレス信号の一部をＸ方向からＹ方向へ、又はその逆に置き換えるようにした。その結果、論理アドレスマップ形状を容易に変更することができる。
【０１１９】
（３）アドレス構成設定をモードレジスタ設定コマンドにて行うようにした。
その結果、専用の端子を設ける必要がなく、メモリデバイス１２の形状増大を抑えることができる。
【０１２０】
尚、前記実施形態は、以下の態様に変更してもよい。
・上記実施形態では、アドレス構成選択回路３０を備えてアドレス構成選択信号ＡＳＳを生成し、切り替えスイッチ３１、第１及び第２デコーダ３４，３５はその信号ＡＳＳに応答してアドレス信号をＸ方向からＹ方向に置き換えるようにしたが、図９に示すように、切り替えスイッチ３１、第１及び第２デコーダ３４，３５が外部から供給されるアクセス形態情報を受け付け、該情報に直接応答して論理アドレスマップ形状を変更するように構成してもよい。
【０１２１】
・上記実施形態では、Ｘ方向をワード線選択方向（ロウ方向）、Ｙ方向をビット線選択方向（コラム方向）としたが、Ｘ方向とコラム方向、Ｙ方向をロウ方向としてもよい。その場合、外部から供給されるアドレス信号をＹ方向からＸ方向に置き換える。
【０１２２】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図１０〜図１２に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【０１２３】
図１０は、メモリデバイス４０の概略ブロック図である。
メモリデバイス４０は、コマンド発生回路４１、モードレジスタ４２、アドレス発生回路４３を含む。例えば、コマンド発生回路４１は、図１に示すクロックバッファ２１とコマンドデコーダ２２を含む。この図に示すように、所望の機能（論理アドレスマップ形状を変更する機能）を有していれば、回路は適宜変更されても良い。
【０１２４】
コマンド発生回路４１は、クロック端子とコマンド端子に接続され、図１に示すクロック信号ＣＬＫと外部コマンドＣＯＭを入力する。コマンド発生回路４１は、クロック信号ＣＬＫに応答して、そのときに外部コマンドＣＯＭ、すなわち各信号／ＣＡＳ，／ＷＥ，／ＣＳ，／ＲＡＳ（図１参照）の状態から各種コマンドをデコードする。コマンド発生回路４１は、アクティブコマンドの場合にはＡＣＴ信号を、リード／ライトコマンドの場合にはＲＥＡＤ／ＷＲＩＴＥ信号（以下、ＲＤ／ＷＲ信号）、モードレジスタセットコマンドの場合にはＭＲＳ信号を出力する。
【０１２５】
モードレジスタ４２は、アドレス端子に接続され、外部アドレス信号Ａ0〜Ａ12を入力する。モードレジスタ４２は、コマンド発生回路４１からのＭＲＳ信号とアドレス信号Ａ0〜Ａ12に基づいて、ＤＲＡＭコア２９に対して行う各種の処理動作のモード情報を保持する。モード情報にはアクセス形態情報が含まれる。
【０１２６】
即ち、モードレジスタ４２は、外部（図３のＣＰＵ１１）からインカサレルアクセス形態情報をモードレジスタ４２にて保持する。そして、モードレジスタ４２は、保持したアクセス形態情報に対応するアドレス構成セレクト信号（以下、単にセレクト信号）ＡＳＳを出力する。
【０１２７】
アドレス発生回路４３は、Ｘアドレス発生回路４４とＹアドレス発生回路４５を含む。Ｘアドレス発生回路４４には、ＡＣＴ信号、セレクト信号ＡＳＳ、アドレス信号Ａ0〜Ａ12が入力される。Ｘアドレス発生回路４４は、ＡＣＴ信号に応答してアドレス信号Ａ0〜Ａ12をロウアドレスとして受け付け、該ロウアドレスをＤＲＡＭコア２９に出力する。この時、Ｘアドレス発生回路４４は、セレクト信号ＡＳＳに基づいて、アドレス信号Ａ0〜Ａ12の一部を有効又は無効とする。
【０１２８】
図４に示す論理アドレスマップ形状（第１のメモリアレイＭ１）の場合、ワード線はアドレス信号Ａ0〜Ａ11により選択・活性化される。一方、図５に示す論理アドレスマップ形状（第２のメモリアレイＭ２）の場合、ワード線（サブワード線）はアドレス信号Ａ0〜Ａ12により選択・活性化される。
【０１２９】
従って、Ｘアドレス発生回路４４は第１のメモリアレイＭ１としてメモリデバイス４０が動作するように設定されている場合、アドレス信号Ａ12を無効とし、アドレス信号Ａ0〜Ａ11をロウアドレスとして出力する。一方、Ｘアドレス発生回路は第２のメモリアレイＭ２としてメモリデバイス４０が動作するように設定されている場合、アドレス信号Ａ12を有効とし、アドレス信号Ａ0〜Ａ12をロウアドレスとして出力する。
【０１３０】
Ｙアドレス発生回路４５には、ＡＣＴ信号、セレクト信号ＡＳＳ、アドレス信号Ａ0〜Ａ7が入力される。Ｙアドレス発生回路４５は、ＡＣＴ信号に応答してアドレス信号Ａ0〜Ａ7をコラムアドレスとして受け付け、該コラムアドレスをＤＲＡＭコア２９に出力する。この時、Ｙアドレス発生回路４５は、セレクト信号ＡＳＳに基づいて、アドレス信号Ａ0〜Ａ7の一部を有効又は無効とする。
【０１３１】
図４に示す論理アドレスマップ形状（第１のメモリアレイＭ１）の場合、ビット線はアドレス信号Ａ0〜Ａ7により選択・活性化される。一方、図５に示す論理アドレスマップ形状（第２のメモリアレイＭ２）の場合、ビット線はアドレス信号Ａ0〜Ａ6により選択・活性化される。
【０１３２】
従って、Ｙアドレス発生回路４５は第１のメモリアレイＭ１としてメモリデバイス４０が動作するように設定されている場合、アドレス信号Ａ7を有効とし、アドレス信号Ａ0〜Ａ7をコラムアドレスとして出力する。一方、Ｙアドレス発生回路４５は第２のメモリアレイＭ２としてメモリデバイス４０が動作するように設定されている場合、アドレス信号Ａ7を無効とし、アドレス信号Ａ0〜Ａ6をコラムアドレスとして出力する。
【０１３３】
図１１は、図１０の動作波形図である。
メモリデバイス４０は、クロック信号ＣＬＫの立ち上がりに応答し、外部と信号の入出力を行う。メモリデバイス４０は、外部コマンドＣＯＭがモードレジスタセットコマンド（ＭＲＳ）の場合にそのときのアドレス信号ＢＡ0，ＢＡ1，Ａ0〜Ａ12またはその一部をレジスタ設定情報Ｖとして受け取り、その情報Ｖに基づいて各種モードを設定する。
【０１３４】
時刻ｔ１において、メモリデバイス４０はレジスタ設定情報Ｖに基づいて論理アドレスマップ形状を第１のメモリアレイＭ１に設定する。次に、メモリデバイス４０は、次のアクティブコマンド（ＡＣＴ）に応答して受け取るアドレス信号Ａ0〜Ａ12の一部（アドレス信号Ａ12）を無効とし、アドレス信号Ａ0〜Ａ11に基づいて４０９６本のワード線の中から選択した１本のワード線を活性化する。これにより、ワード線に接続されたメモリセルのセル情報がセンスアンプに読み出される。
【０１３５】
次に、メモリデバイス４０は、リードコマンド（ＲＤ）に応答してアドレス信号Ａ0〜Ａ7を受け取り、該アドレス信号Ａ0〜Ａ7により２５６個のセンスアンプの中から選択されたセンスアンプ（図７に示す＃００のセンスアンプ３８）をデータバス線に接続する。これにより、リードコマンドにより受け取るアドレス信号Ａ0〜Ａ7（Ｙアドレス）に対応するメモリセルのセル情報が外部に出力される。
【０１３６】
この後、メモリデバイス４０は、システムクロックＣＬＫ毎に連続してまたは断続的にリードコマンドＲＤとＹアドレスＡ0〜Ａ7を受け取り、それらによるページ動作（＃８０→＃７Ｆ→＃ＦＦ）が可能である。Ｉ／Ｏデータバスには連続してＹアドレスである256個の番地のデータまで読み出すことができる。従って、この時、Ｉ／Ｏデータバスには連続して２５６個のメモリセルからのリードデータを読み出すことができ、該リードデータによるＩ／Ｏデータバスの占有率が高い。
【０１３７】
時刻ｔ２において、メモリデバイス４０はモードレジスタセットコマンド（ＭＲＳ）に応答して受け取るレジスタ設定情報Ｖにより論理アドレスマップ形状を第２のメモリアレイＭ２に設定する。次に、メモリデバイス４０は、次のアクティブコマンド（ＡＣＴ）に応答して受け取るアドレス信号Ａ0〜Ａ12（Ａ12（図８ではＸＡm+1）＝”Ｌ”）に基づいて８１９２本のサブワード線の中から選択した１本のサブワード線を活性化する。これにより、サブワード線に接続されたメモリセルのセル情報がセンスアンプに読み出される。
【０１３８】
次に、メモリデバイス４０は、リードコマンド（ＲＤ）に応答してアドレス信号Ａ0〜Ａ7を受け取り、該アドレス信号Ａ0〜Ａ7の一部（アドレス信号Ａ7）を無効とし、アドレス信号Ａ0〜Ａ6により１２８個のセンスアンプの中から選択されたセンスアンプ（図８に示す最下段の＃００のセンスアンプ３８）をデータバス線に接続する。これにより、リードコマンドにより受け取るアドレス信号Ａ0〜Ａ6（Ｙアドレス）に対応するメモリセルのセル情報が外部に出力される。
【０１３９】
この後、メモリデバイス４０は、リードコマンドＲＤとＹアドレスＡ0〜Ａ7を受け取り、それらによるページ動作（＃７Ｆ）を行う。次に、メモリデバイス４０は、プリチャージコマンド（ＰＲＥ）によりワード線（サブワード線）とセンスアンプを非活性化してスタンバイ状態に戻る。次に、メモリデバイス４０は、規定クロック（図１１では４クロック）後のアクティブコマンド（ＡＣＴ）に応答して受け取るアドレス信号Ａ0〜Ａ12（Ａ12（図８ではＸＡm+1）＝”Ｈ”）に基づいて８１９２本のサブワード線の中から選択した１本のサブワード線を活性化する。これにより、サブワード線に接続されたメモリセルのセル情報がセンスアンプに読み出される。
【０１４０】
次に、メモリデバイス４０は、リードコマンド（ＲＤ）に応答してアドレス信号Ａ0〜Ａ7を受け取り、該アドレス信号Ａ0〜Ａ7の一部（アドレス信号Ａ7）を無効とし、アドレス信号Ａ0〜Ａ6により１２８個のセンスアンプの中から選択されたセンスアンプ（図８に示す中段の＃００のセンスアンプ３８）をデータバス線に接続する。これにより、リードコマンドにより受け取るアドレス信号Ａ0〜Ａ6（Ｙアドレス）に対応するメモリセルのセル情報が外部に出力される。
【０１４１】
この時、活性化されるサブワード線の長さは第１のメモリアレイＭ１のワード線に比べて短く、活性化されるセンスアンプの数も第１のメモリアレイＭ１のそれより少ない。従って、第２のメモリアレイＭ２は、ページ長が半分に制限されるものの、ＹアドレスＹＡ<6:0> 内のアクセスであれば同一アクセス数に要するアクティブとプリチャージの消費電流は半分になる。
【０１４２】
図１２は、アドレス発生回路４３の一例を示すブロック図である。
アドレス発生回路４３は、Ｘアドレス発生回路４４、Ｙアドレス発生回路４５、インバータ回路４６を含む。
【０１４３】
Ｘアドレス発生回路４４は、アドレス信号Ａ0〜Ａ11に対応する１２個の第１バッファラッチ回路４４ａと、アドレス信号Ａ12に対応する第２バッファラッチ回路４４ｂを備える。第２バッファラッチ回路４４ｂはクランプ手段（図示略）を含む。尚、クランプ手段とコラムデコーダ４８に設ける、また別の回路として接続するなど、回路構成を適宜変更しても良い。
【０１４４】
Ｙアドレス発生回路４５は、アドレス信号Ａ0〜Ａ6に対応する７個の第１バッファラッチ回路４５ａと、アドレス信号Ａ7に対応する第２バッファラッチ回路４５ｂを備える。第２バッファラッチ回路４５ｂはクランプ手段（図示略）を含む。尚、クランプ手段をロウデコーダ４７に設ける、また、別の回路として接続するなど、回路構成を適宜変更しても良い。
【０１４５】
インバータ回路４６は、入力されるセレクト信号ＡＳＳを論理反転した反転セレクト信号をＸアドレス発生回路４４の第２バッファラッチ回路４４ｂに出力する。Ｙアドレス発生回路４５の第２バッファラッチ回路４５ｂにはセレクト信号ＡＳＳが入力される。従って、両第２バッファラッチ回路４４ｂ，４５ｂは相補的に動作する。
【０１４６】
Ｘアドレス発生回路４４において、第１バッファラッチ回路４４ａは、アドレス信号Ａ0〜Ａ11をそれぞれラッチし、ラッチ信号をロウデコーダ４７に出力する。第２バッファラッチ回路４４ｂはアドレス信号Ａ12をラッチし、反転セレクト信号に応答してラッチ信号又は所定レベルにクランプした信号を出力する。
【０１４７】
Ｙアドレス発生回路４５において、第１バッファラッチ回路４５ａは、アドレス信号Ａ0〜Ａ6をそれぞれラッチし、ラッチ信号をコラムデコーダ４８に出力する。第２バッファラッチ回路４５ｂはアドレス信号Ａ7をラッチし、セレクト信号ＡＳＳに応答してラッチ信号又は所定レベルにクランプした信号を出力する。
【０１４８】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）メモリデバイス４０は、変更された論理アドレスマップ形状に応じてＸアドレス又はＹアドレスの一部を無効化するようにした。その結果、外部アドレス入力は形状に関わらず一定であるため、供給する信号をマップ形状に合わせて変更する手間を省くことができる。
【０１４９】
尚、前記実施形態は、以下の態様に変更してもよい。
・Ｘアドレス発生回路４４が、無効化したアドレス信号Ａ12に対応する後段の回路（例えばデコーダ）が誤動作しないように出力信号をクランプする手段を有する構成としてもよい。また、更に、Ｙアドレス発生回路４５が、無効化したアドレス信号Ａ7に対応する後段の回路（例えばデコーダ）が誤動作しないように出力信号をクランプする手段を有する構成としてもよい。
【０１５０】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図１３，図１４に従って説明する。
尚、説明の便宜上、第一及び第二実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【０１５１】
図１３は、メモリデバイス５０の概略ブロック図であり、図１４はその動作波形図である。
メモリデバイス５０は、コマンド発生回路４１、アドレス構成レジスタ５１、アドレス発生回路４３を含む。
【０１５２】
アドレス構成レジスタ５１は、アドレス構成設定端子に接続され、アドレス構成設定信号を入力する。また、アドレス構成レジスタ５１は、コマンド発生回路４１からのＡＣＴ信号を入力する。
【０１５３】
アドレス構成レジスタ５１は、ＡＣＴ信号に応答してアドレス構成信号が変更されたか否かを判断する。アドレス構成信号は、論理アドレスマップ形状に対応する論理にて外部（例えば図３のＣＰＵ１１）から供給される。即ち、アドレス構成レジスタ５１は、ＡＣＴ信号に基づいてアクティブコマンドを受け付ける毎に論理アドレスマップ形状が変更されたか否かを判断し、その判断結果に基づいてアドレス構成設定を記憶する。そして、アドレス構成レジスタ５１は、設定に対応するセレクト信号ＡＳＳを出力する。
【０１５４】
このようなメモリデバイス５０は、アドレス構成信号を印加する端子が必要であるが、モードレジスタセットコマンドを使用することなく論理アドレスマップ形状を変更することができる。従って、アクティブコマンドを受け付けるサイクル（クロック数）が上記実施形態に比べて少なくなり、全体としてアクセス速度を向上させることができる。
【０１５５】
尚、前記実施形態は、以下の態様に変更してもよい。
・アドレス構成の設定をシステムクロック信号ＣＬＫにより判断しても良い。
即ち、アドレス構成レジスタ５１はクロック端子に接続され、システムクロック信号ＣＬＫを入力する。アドレス構成レジスタ５１は、システムクロック信号ＣＬＫの立ち上がり（又は、立ち下がり、立ち上がり及び立ち下がり）に応答してアドレス構成信号に基づいて論理アドレスマップ形状が変更されたか否かを判断し、その判断結果に基づいてアドレス構成設定を記憶する。そして、アドレス構成レジスタ５１は、設定に対応するセレクト信号ＡＳＳを出力する。このように構成した場合、モードレジスタセットコマンドを印加する場合に比べて容易に論理アドレスマップ形状を変更することができる。更に、上記実施形態に比べて、セレクト信号ＡＳＳをコマンド発生回路４１が各種コマンドを受け付けるよりも早いクロック信号ＣＬＫにより生成させることができる。従って、Ｘアドレス信号を受け取るアドレス発生回路４３の動作を遅らせることがなく、アクセス遅延を防止することができる。
【０１５６】
・第二，第三実施形態において、Ｘアドレス発生回路とＹアドレス発生回路を共用してもよい。即ち、図１５に示すように、メモリデバイス６０は、Ｘ・Ｙ共用アドレス発生回路６１、切り替えスイッチ６２、ラッチ回路６３，６４、列系回路６５、行系回路６６を含む。切り替えスイッチ６２はアドレス信号Ａ0〜Ａ12に対応して設けられ、アドレス構成セレクト信号ＡＳＳ２に応答して共用アドレス発生回路６１を列系回路６５又は行系回路６６に接続する。
【０１５７】
列系回路６５はＸデコーダを含む回路であり、行系回路６６はＹデコーダを含む回路である。列系回路６５と切り替えスイッチ６２の間にはラッチ回路６３が挿入接続され、行系回路６６と切り替えスイッチ６２の間にはラッチ回路６４が挿入接続されている。
【０１５８】
アドレス構成セレクト信号ＡＳＳ２は、共用アドレス発生回路６１の出力信号をその動作に応じて列系回路６５または行系回路６６に供給するべく切り替えを制御する制御信号の論理と、アドレス構成セレクト信号ＡＳＳの論理を含む信号である。
【０１５９】
図１６は、共用アドレス発生回路６１の一例を示すブロック図である。
共用アドレス発生回路６１は、アドレス信号Ａ0〜Ａ6に対応する７個の第１バッファラッチ回路６１ａ、アドレス信号Ａ7に対応する第２バッファラッチ回路６１ｂ、アドレス信号Ａ8〜Ａ11に対応する５個の第３バッファラッチ回路６１ｃ、アドレス信号Ａ12に対応する第４バッファラッチ回路６１ｄを備える。
【０１６０】
切り替えスイッチ６２は、第１〜第３スイッチ６２ａ〜６２ｃを含む。第１スイッチ６２ａは、第１バッファラッチ回路６１ａの出力信号を行系回路６６又は列系回路６５に供給する。第２スイッチ６２ｂは、第２バッファラッチ回路６１ｂの出力信号を行系回路６６に対して無効／有効とするか、又は列系回路６５に供給する。第３スイッチ６２ｃは、第４バッファラッチ回路６１ｄの出力信号を列系回路６５に対して無効／有効とするかを決定する。
【０１６１】
このような構成は、アドレス発生回路が占める面積を小さくすることができ、メモリデバイスの小型化に有効である。
（第四実施形態）
以下、本発明を具体化した第四実施形態を図１７〜図２７に従って説明する。
【０１６２】
本実施形態は、非同期型メモリにて論理アドレスマップ形状を変更可能に構成したものである。尚、非同期型メモリの概略構成は既に公知であるため図面及び説明を省略する。
このメモリデバイスは、チップイネーブル信号（／ＣＥ）もしくはロウアドレスストローブ信号（／ＲＡＳ）の立ち下がりでアドレス信号ＡＤＤをＸアドレス（ロウアドレス）として確定する。次に、メモリデバイスは、リードもしくはライト制御信号等でアドレス信号ＡＤＤをＹアドレス（コラムアドレス）として確定し、それらアドレスにて指定されるセルに対してアクセスを行なう。そのときの動作波形を図１７に示す。
【０１６３】
論理アドレスマップ形状の変更は、チップイネーブル信号／ＣＥ（又はロウアドレスストローブ信号／ＲＡＳ）の立ち下がり時に使用されていない端子に印加する。例えば、Ｉ／Ｏ端子、拡張したアドレス端子ＡＤＤ２、アドレス構成設定端子を用いる。
【０１６４】
また、ＳＲＡＭ（Static RAM）やフラッシュメモリの様な完全非同期仕様のメモリデバイスにて論理アドレスマップ形状を変更するように構成してもよい。そのときの動作波形を図１８に示す。
【０１６５】
尚、非同期のメモリデバイスでは、アドレスマップの制御を以下のイリーガルエントリー方式（通常外部からのアクセスでは使用しない外部からの制御方法）におり行っても良い。
【０１６６】
イリーガルエントリー方式は、同期式でのモードレジスタセットコマンドを使用（ＭＲＳ方式）した場合と同様に、メモリデバイス内部のアドレス構成セレクト信号をチップイネーブル信号／ＣＥからのワード線活性化信号よりも早く生成する。これにより、Ｘアドレス発生回路もしくはその出力を切換える切換えスイッチ（図１５参照）の動作を遅らせることなくアクセス遅延を防止できる。
【０１６７】
イリーガルエントリー方式について詳述する。
図１９は、アドレス構成の為のモード設定サイクルを説明する波形図である。
メモリデバイスは、アドレス構成の為のモード設定用の専用端子を備え、その専用端子からアドレス構成の種類毎を決める為の情報に必要な情報を取り込むことで、外部アクセス遅延を防止でき誤動作を防止し通常動作の安全動作を保証できる。
【０１６８】
即ち、メモリデバイスはチップイネーブル信号／ＣＥ１がＨレベルの時に通常動作を行わない。この期間に、専用端子から入力されるプログラムモード信号／ＰＥ(＝アドレス構成設定端子)に応答してアドレス信号ＡＤＤに基づくアドレスコードＣｏｄｅを取り込む。詳しくは、メモリデバイスは、プログラムモード信号／ＰＥの立ち下がりでアドレスコードの入力を活性化し、同信号／ＰＥの立ち上がりでアドレスコード情報をラッチする。
【０１６９】
一方、メモリデバイスは、チップイネーブル信号／ＣＥ１がＬレベルの時、外部アクセスに対応した動作状態となり外部アクセスに対応したアドレス信号ＡＤＤを取り込む。
尚、図中ｔ１〜ｔ５は外部仕様タイミング条件である。
【０１７０】
尚、図のタイミングにおいて、プログラムモード信号／ＰＥの立ち下がりで外部専用端子の入力回路を活性化し、アドレス信号に対するデコード動作を開始する。そして、プログラムモード信号／ＰＥの立ち上がりでデコード結果を確定し、前記入力回路を非活性化する。この動作によって、消費電力の低減を図ることができる。
【０１７１】
上記したアドレス構成の為のモード設定サイクルにおいて、プログラムモード信号／ＰＥの論理を反転してもよい。また、アドレスコードはデータ端子（ＤＱやＩ／ＯＰｉｎと呼んでいる）から入力しても良い。
【０１７２】
更に、後述の様に、前記コード方式によるプログラムサイクルを数回繰り返した後に、モードを確定するようにしても良い。
図２０は、コマンドの説明図である。
【０１７３】
このコマンドを利用する場合は、基準クロック(システムクロックＣＬＫやチップイネーブル信号／ＣＥ１)に対して、コマンド認識して外部アクセス動作を行なう仕様方式のメモリデバイスが対象となる。
【０１７４】
よって、上記の図１７や図１８のようなチップイネーブル信号／ＣＥ１に対してコマンドで動作しない仕様方式のメモリデバイスでは、前記図１９を基本に単にアドレスをアドレス構成の種類毎を決める為の情報として対応し、モード設定の為の回数として利用すればよい。
【０１７５】
コマンド（１）〜（６），（８）〜（１０）は通常動作にて用いられるコマンドであり、コマンド（７），（１１）は通常動作では意味をなさないコマンドである。コマンド７は、ライト（ＷＲ）動作であるが信号／ＬＢ，／ＵＢがＨレベルであるためデータを入力しない（マスクされている）。コマンド（１１）は、リード（ＲＤ）動作であるが、同様に信号／ＬＢ，／ＩＢによりマスクされているためデータを出力しない。
【０１７６】
このように、通常動作に用いないコマンド（イリーガルコマンド）をアドレス構成の種類毎を決める為の情報として取り込むことで、専用端子を設けることなく情報の設定を行うことができる。
【０１７７】
図２１は、アドレス構成の為のモード設定サイクルを説明する波形図であり、図２０のコマンド（１１）を複数継続して入力することでアドレス構成の為のモード設定に必要な情報をアドレスコードとして取り込む場合を示す。
【０１７８】
メモリデバイスは、コマンド（１１）に応答してアドレス信号ＡＤＤをアドレスコードＣｏｄｅとして取り込む。この動作をＮ回繰り返す。１回目からＮ回目までコマンド（１１）に対応して取り込んだＮ個のアドレスコードＣｏｄｅが全て一致する場合に、そのアドレスコードＣｏｄｅを有効にしてアドレス構成の為のモード設定を行う。
【０１７９】
尚、コマンド（１１）がＮ−１回一致した場合に、Ｎ回目のコマンド（１１）に対応して取り込んだアドレスコードＣｏｄｅに基づいてアドレス構成の為のモード設定を行うようにしてもよい。また、アドレスコードＣｏｄｅの取り込みを任意のサイクル（例えば１回目）に変更して実施しても良い。他にも種々の応用が展開できる。
【０１８０】
モードを設定するアドレスコードは、アドレス構成の種類数に対応してアドレスビット数を確定すればよい。
図２１の様にＮ回のモード設定サイクルの場合、デバイス内部ではカウンタ回路を用いる。Ｎ回のモード設定サイクルのエントリに対してカウンタ回路の上位ビットが変化したら、モードを確定する回路構成となる。
【０１８１】
図２２は、プログラムアドレス構成の為のモード設定回路であるエントリコントロール回路の動作波形図である。
図２２（ａ）に示すように、第１エントリ回路は、３回目のサイクルでＨレベルの第１のアドレスイネーブル信号proaddz を出力し、４回目のサイクルで第１のエントリ信号proentz を出力する。そして、第１エントリ回路は、第１のアドレスイネーブル信号proaddz 及び第１のエントリ信号proentz を同時にリセットする。これによりメモリデバイスは前に確定したアドレス構成の情報を、第１のエントリ信号proentz により４回目のサイクルで取り込んだアドレスコード情報に従った最新のアドレス構成の情報に変更される。
【０１８２】
図２２（ｂ）に示すように、第１エントリ回路は、カウントの途中でその他のコマンド（デバイス活性のアクティブコマンドやリード／ライトコマンド）を受け付けるとカウントをリセットする。その結果、第１のアドレスイネーブル信号proaddz 及びイネーブル信号proaddz をＬレベルに保持する。
【０１８３】
つまりアドレス構成の種類毎を決める為のモード設定において、その為の同じコマンドが連続して規定回数続かなければキャンセルされる。(メモリデバイスは前に確定したアドレス構成の情報を維持する)
図２３は、図１９に対応したプログラムアドレス構成の為のモード設定回路であるエントリコントロール回路（第２エントリ回路）の動作波形図である。
【０１８４】
第２エントリ回路は、Ｌレベルのプログラムモード信号／ＰＥに応答してＨレベルのアドレスイネーブル信号peaddzを出力した後、Ｈレベルのプログラムモード信号／ＰＥに応答してＨレベルのイネーブル信号peaddzを出力する。これによりメモリデバイスは前に確定したアドレス構成の情報を、第２のエントリ信号proentz により取り込んだアドレスコード情報に従った最新のアドレス構成の情報に変更される。
【０１８５】
図２４は、エントリ信号生成回路の動作波形図である。
図２４（ａ）に示すように、信号生成回路は、第１のエントリ信号proentz に応答して合成信号entzを出力する。また、図２４（ｂ）に示すように、信号生成回路は、エントリ信号peentzに応答して合成信号entzを出力する。
【０１８６】
図２５は、アドレス構成の為のモード設定用アドレスバッファの動作波形図である。
アドレスバッファは、Ｈレベルのアドレスイネーブル信号peaddzに応答して入力回路を活性化してアドレス信号az<0:3> を出力する。尚、第１のアドレスイネーブル信号proaddz に応答して同様に動作する。
【０１８７】
図２６は、アドレス構成の為のモード設定用アドレスラッチの動作波形図である。
アドレスラッチは、Ｈレベルのアドレスイネーブル信号peaddzに応答して出力されたアドレス信号az<0:3> を合成信号entzに応答してラッチしたコードＣｏｄｅをアドレス構成の為のモード設定用アドレス信号paz<0:3>として出力する。尚、第１のアドレスイネーブル信号proaddz に応答して同様に動作する。
【０１８８】
アドレス構成の為のモード設定用デコーダは、アドレス構成の為のモード設定用アドレス信号paz<0:3>をデコードして数種類のアドレスマップのためのアドレス構成セレクト信号を出力する。
【０１８９】
図２７は、モード設定用デコーダの動作波形図である。
デコーダは、モード設定用アドレス信号paz<0:3>をデコードして数種類のアドレスマップのためのアドレス構成セレクト信号のうちの１つを選択してそれをＨレベルにする。
【０１９０】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）非同期型メモリデバイスにおいても、上記各実施形態と同様に、論理アドレスマップ形状を変更することで、効率的なアクセスと消費電流の低減を図ることができる。
【０１９１】
（２）イリーガルエントリー方式を採用することで、従来の部分を変更する必要がなく、手間が少なく容易に対応することができる。
尚、前記実施形態は、以下の態様に変更してもよい。
【０１９２】
・メモリセルのビット数、アドレス構成、アドレス構成の切り替え種類等を適宜変更してもよい。
・Ｘアドレスの深さ＜Ｙアドレスの深さの場合は、アドレス構成設定端子は、アクティブ時に使用されないアドレス端子にて共用することも可能である。また、アドレス構成を設定するコマンドは、アクティブコマンドの他に、プリチャージコマンドや、別の新規コマンドでも可能である。
【０１９３】
・アドレスマップを変更できる機能は、バンク毎に独立して機能化されている。バンク毎に論理アドレスマップを（変更）設定できる事で、システムのパフォーマンスはさらに向上する。
【０１９４】
・アドレスマップを変更できる機能は、ボンディングションや内部Ｆｕｓｅによる製品固定化、内部ＲＯＭ機能により顧客が任意固定化しても良い。
・ベンダーが特定用途向けに製品毎に固定化してもよいし、もしくは顧客がシステム（の特徴）毎にメモリデバイス内部のＲＯＭを書換えて使用しても良い。
【０１９５】
・クランプするアドレスビットの位置を適宜変更してもよい。
・無効化するアドレスビットの位置を適宜変更してもよい。
・上記各実施形態では、外部から論理アドレスマップ形状を随時変更可能に構成したが、ボンディングションもしくはＦｕｓｅなどのＲＯＭを備え、出荷時やユーザ使用時に論理アドレスマップ形状を所望の形状に変更し、その形状を維持するようにしてもよい。また、外部から書き換え可能なＲＯＭを備え、必要に応じて論理アドレスマップ形状を変更するようにしてもよい。これらの場合、論理アドレスマップ形状が短期又は長期に亘って固定される。従って、既存のプログラムやＣＰＵを使用することができる。また、行アクセスサイクル毎に論理アドレスマップ形状を変更する手間を省くことができる。
【０１９６】
・上記各実施形態では、アドレスマルチプレクス方式にてＸアドレスとＹアドレスを取り込むメモリデバイスに具体化したが、ＸアドレスとＹアドレスに対応する全ての外部入力端子を備えたメモリデバイスに具体化しても良い。
【図面の簡単な説明】
【０１９７】
【図１】ＳＤＲＡＭの概略を説明するためのブロック図。
【図２】第一実施形態のメモリの概略ブロック図。
【図３】メモリシステムのブロック図。
【図４】Ｙ方向優先動作に適したアドレス構成の説明図。
【図５】Ｘ方向優先動作に適したアドレス構成の説明図。
【図６】アドレス構成とアクセス順序による消費電流の説明図。
【図７】アドレスマップの説明図。
【図８】アドレスマップの説明図。
【図９】別のメモリデバイスの概略ブロック図。
【図１０】第二実施形態のメモリデバイスの概略ブロック図。
【図１１】図１０のタイミング図。
【図１２】アドレス発生回路のブロック図。
【図１３】第三実施形態のメモリデバイスの概略ブロック図。
【図１４】図１３のタイミング図。
【図１５】別のメモリデバイスの概略ブロック図。
【図１６】アドレス発生回路のブロック図。
【図１７】第四実施形態の非同期型メモリにおけるタイミング図。
【図１８】完全非同期型メモリにおけるタイミング図。
【図１９】モード設定サイクルを説明する波形図。
【図２０】コマンドの説明図。
【図２１】モード設定サイクルを説明する波形図。
【図２２】プログラムモード設定回路の動作波形図。
【図２３】プログラムモード設定回路の動作波形図。
【図２４】合成エントリ信号生成回路の動作波形図。
【図２５】モード設定用アドレスバッファの動作波形図。
【図２６】モード設定用アドレスラッチの動作波形図。
【図２７】モード設定用デコーダの動作波形図。
【符号の説明】
【０１９８】
１１  制御手段としてのＣＰＵ
１２  記憶手段としてのメモリデバイス
１０  システム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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