(57)【要約】【課題】高速信号を処理する半導体集積回路の特性を向上させることである。【解決手段】プリスケーラ１６を構成するフリップフロップ回路２１〜２５、ＮＡＮＤ回路２６〜２９は、半導体基板上において、互いに平行な２本の列上に並べられる。各回路要素に対して設けられる抵抗は、それぞれ、それら２本の列の間の領域に配置される。各回路要素の電流源は、半導体基板上の所定の領域に集められている。【選択図】図６
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【特許請求の範囲】
【請求項１】
複数の回路要素を接続することにより構成される高速信号処理回路を搭載した半導体集積回路であって、
前記複数の回路要素の一部が第１の列上に配置され、
前記複数の回路要素の他の一部が前記第１の列に平行な第２の列上に配置され、
各回路要素が備える抵抗は、それぞれ、前記第１の列および第２の列の間の領域に配置される
ことを特徴とする半導体集積回路。
【請求項２】
各回路要素の電流源は、基板上の所定の領域に集められて形成されている
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記各回路要素が備える抵抗は、半導体製造プロセスの中で同時に形成される
ことを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記各回路要素が備える抵抗は、ポリシリコンで形成される
ことを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記高速信号処理回路は、ＰＰＬ回路において使用されるプリスケーラであり、
前記複数の回路要素は、論理回路およびフリップフロップ回路を含み、
各回路要素が備える抵抗は、それぞれ、電圧源に接続されている
ことを特徴とする請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速信号を処理する複数の回路要素を含む半導体集積回路に係わり、特に、その半導体集積回路のレイアウトに係わる。
【背景技術】
【０００２】
近年、半導体集積回路の製造技術が向上し、半導体チップ上に様々な回路を形成できるようになってきている。その一方で、半導体集積回路のさらなる性能の向上および／または小型化の要求は一段と高まってきている。そして、これらの要求を満たすために、半導体集積回路のレイアウトの改善が図られている。
【０００３】
特許文献１、２には、電流源セルと回路要素とを分離して配置することにより、電流源の線形性を向上させて半導体チップ上に形成される回路の特性を改善する技術が記載されている。
【０００４】
特許文献３には、回路を構成する複数のセルの形状（主に、高さ）を一定にすることにより面積効率を向上させる技術が記載されている。
特許文献４には、ＭＯＳ集積回路基板上に複数のフィルタを形成する際、各フィルタの抵抗を互いに近接させて配置することにより、フィルタの特性のばらつきを低減する技術が記載されている。
【特許文献１】特開２００２−９２４７号公報
【特許文献２】特開２００２−２１７３０３号公報
【特許文献３】特開平８−２６４６５８号公報
【特許文献４】特開２００５−２６８５６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ギガＨｚオーダーの高速信号を処理する半導体集積回路においては、僅かな性能劣化が動作不良を引き起こすことがある。例えば、ＰＬＬ回路のプリスケーラを半導体集積回路で構成する場合、半導体チップ上の回路要素の特性ばらつきによって所望の周波数が得られなくなることがある。したがって、高速信号を処理する半導体集積回路においては、上述した特許文献１〜４の技術の他にもさらなる改善が必要である。
【０００６】
本発明の課題は、高速信号を処理する半導体集積回路の特性を向上させることである。
【課題を解決するための手段】
【０００７】
本発明の半導体集積回路は、複数の回路要素を接続することにより構成される高速信号処理回路を搭載し、前記複数の回路要素の一部が第１の列上に配置され、前記複数の回路要素の他の一部が前記第１の列に平行な第２の列上に配置され、各回路要素が備える抵抗は、それぞれ、前記第１の列および第２の列の間の領域に配置される。この構成においては、各回路要素が備える抵抗が互いに近接して配置される。よって、それらの抵抗の特性のばらつきが抑えられる。
【０００８】
上記半導体集積回路において、各回路要素の電流源は、基板上の所定の領域に集められて形成されるようにしてもよい。この構成によれば、半導体集積回路の面積効率を向上させることができる。
【０００９】
また、前記各回路要素が備える抵抗は、例えばポリシリコンであり、半導体製造プロセスの中で同時に形成されるようにしてもよい。ここで、各回路要素が備える抵抗が互いに近接して配置されるので、ポリシリコンの抵抗率のばらつきを小さくできる。
【００１０】
なお、前記高速信号処理回路は、例えば、ＰＰＬ回路において使用されるプリスケーラである。そして、前記複数の回路要素は、論理回路（例えば、ＮＡＮＤ回路）およびフリップフロップ回路を含み、各回路要素が備える抵抗は、それぞれ電圧源に接続されている。この場合、プリスケーラの動作が安定する。
【発明の効果】
【００１１】
本発明によれば、各回路要素が備える抵抗の特性のばらつきが抑えられるので、高速信号を処理する半導体集積回路の特性を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
図１は、本発明に係る半導体集積回路が使用される回路の一例としてのＰＬＬ回路の構成を示す図である。なお、以下の説明では、図１に示すＰＬＬ回路１において、プリスケーラが本発明の実施形態の半導体集積回路により実現される。
【００１３】
固定分周器１１は、基準周波数Ｆref を持った基準信号を分周する。位相誤差検出器１２は、固定分周器１１の出力信号の位相と可変分周器１７の出力信号の位相との誤差を表す誤差信号を生成する。チャージポンプ１３は、位相誤差検出器１２により得られる誤差信号に対応する電流を生成する。ループフィルタ１４は、チャージポンプ１３の出力を平均化する。電圧制御発振器（ＶＣＯ）１５は、ループフィルタ１４の出力電圧に対応する周波数のＰＬＬ信号を生成する。プリスケーラ１６は、ＰＬＬ信号を分周する。可変分周器１７は、プリスケーラ１６の出力信号をさらに分周する。なお、プリスケーラ１６は、ＰＬＬ回路の出力周波数Ｆout が高く、可変分周器１７が十分に応答できない場合に、その可変分周器１７の前段に設けられて分周器として動作する。すなわち、プリスケーラ１６は、高速信号を処理する能力が要求される。
【００１４】
上記構成のＰＬＬ回路１において、固定分周器１１、プリスケーラ１６、可変分周器１７の分周比をそれぞれＲ、Ｋ、Ｎとすると、下記の関係が得られる。
Ｆref ／Ｒ ＝ Ｆout ／（Ｋ×Ｎ）
上記関係式において、周波数制御情報を用いて分周比Ｎを調整すれば、所望の周波数が得られる。したがって、ＰＬＬ回路１は、例えば、受信機のチューナを構成する周波数シンセサイザとして使用することができる。
【００１５】
図２は、プリスケーラ１６の回路図である。ここで、プリスケーラ（高速信号処理回路）１６は、５個のフリップフロップ回路（回路要素）２１〜２５、および４個のＮＡＮＤ回路（回路要素）２６〜２９を備える。なお、この実施例では、差動信号が使用されるものとする。
【００１６】
ＶＣＯ１５により生成されるＰＬＬ信号は、フリップフロップ回路２１、２２、２５の各クロック端子（CLK 、CLK_X ）に与えられる。フリップフロップ回路２１のデータ端子（D 、D_X ）には、フリップフロップ回路２２の出力信号（Q 、Q_X ）が与えられる。フリップフロップ回路２１の出力信号は、ＮＡＮＤ回路２９の一方の入力端子に与えられる。ＮＡＮＤ回路２９の他方の入力端子には、ＮＡＮＤ回路２８の出力信号が与えられる。そして、ＮＡＮＤ回路２９の出力信号は、フリップフロップ回路２２のデータ端子に与えられる。
【００１７】
フリップフロップ回路２２の出力信号は、フリップフロップ回路２１のデータ端子、フリップフロップ回路２３のクロック端子、およびＮＡＮＤ回路２７の一方の入力端子に与えられる。ＮＡＮＤ回路２７の他方の入力端子には、ＮＡＮＤ回路２６の出力信号が与えられる。ＮＡＮＤ回路２７の出力信号は、ＮＡＮＤ回路２８の一方の入力端子に与えられる。ＮＡＮＤ回路２８の他方の入力端子には、分周比切替信号が与えられる。そして、ＮＡＮＤ回路２８の出力信号は、上述したように、ＮＡＮＤ回路２９の他方の入力端子に与えられる。
【００１８】
フリップフロップ回路２３の出力信号は、フリップフロップ回路２３のデータ端子、フリップフロップ回路２４のクロック端子、およびＮＡＮＤ回路２６の一方の入力端子に与えられる。ＮＡＮＤ回路２６の他方の入力端子には、フリップフロップ回路２４の出力信号が与えられる。そして、ＮＡＮＤ回路２６の出力信号は、上述したように、ＮＡＮＤ回路２７の他方の入力端子に与えられる。
【００１９】
フリップフロップ回路２４の出力信号は、フリップフロップ回路２４のデータ端子、フリップフロップ回路２５のデータ端子、およびＮＡＮＤ回路２６の他方の入力端子に与えられる。そして、フリップフロップ回路２５の出力信号は、プリスケーラ１６の出力信号として可変分周器１７へ送られる。
【００２０】
上記構成のプリスケーラ１６において、ＶＣＯ１５によって生成されるＰＬＬ信号の周波数Ｆout が４．８ＧＨｚであるものとすると、フリップフロップ回路２１の出力信号の周波数は２．４ＧＨｚ、フリップフロップ回路２２の出力信号の周波数は１．２ＧＨｚ、フリップフロップ回路２３の出力信号の周波数は６００ｋＨｚ、フリップフロップ回路２４、２５の出力信号の周波数はそれぞれ３００ｋＨｚとなる。すなわち、図２に示すプリスケーラ１６は、１６分周器として動作する。また、このプリスケーラ１６は、分周比切替信号の設定を変えることにより１５分周器として動作させることもできる。
【００２１】
図３は、フリップフロップ回路２１〜２５の構成例を示す図である。なお、フリップフロップ回路２１〜２５は、互いに同じ構成であるものとする。
フリップフロップ回路は、ＭＯＳトランジスタＭ１〜Ｍ１２から構成されている。ここで、１組のデータ信号（D 、D_X ）は、ＭＯＳトランジスタＭ１、Ｍ２のゲートに与えられる。また、１組のクロック信号（CLK 、CLK_X ）は、ＭＯＳトランジスタＭ９、Ｍ１０のゲートに与えられると共に、ＭＯＳトランジスタＭ１１、Ｍ１２のゲートに与えられる。
【００２２】
ＭＯＳトランジスタＭ１のドレイン、ＭＯＳトランジスタＭ３のドレイン、ＭＯＳトランジスタＭ４のゲート、およびＭＯＳトランジスタＭ５のゲートは、抵抗Ｒ１を介して電圧源としての電源Ｖddに接続されている。ＭＯＳトランジスタＭ２のドレイン、ＭＯＳトランジスタＭ４のドレイン、ＭＯＳトランジスタＭ３のゲート、およびＭＯＳトランジスタＭ６のゲートは、抵抗Ｒ２を介して電源Ｖddに接続されている。ＭＯＳトランジスタＭ５のドレイン、ＭＯＳトランジスタＭ７のドレイン、およびＭＯＳトランジスタＭ８のゲートは、抵抗Ｒ３を介して電源Ｖddに接続されている。ＭＯＳトランジスタＭ６のドレイン、ＭＯＳトランジスタＭ８のドレイン、およびＭＯＳトランジスタＭ７のゲートは、抵抗Ｒ４を介して電源Ｖddに接続されている。
【００２３】
ＭＯＳトランジスタＭ１、Ｍ２のソースはＭＯＳトランジスタＭ９のドレインに接続され、ＭＯＳトランジスタＭ３、Ｍ４のソースはＭＯＳトランジスタＭ１０のドレインに接続され、ＭＯＳトランジスタＭ５、Ｍ６のソースはＭＯＳトランジスタＭ１１のドレインに接続され、ＭＯＳトランジスタＭ７、Ｍ８のソースはＭＯＳトランジスタＭ１２のドレインに接続されている。また、ＭＯＳトランジスタＭ９、Ｍ１０のソースはＭＯＳトランジスタ１３のドレインに接続され、ＭＯＳトランジスタＭ１１、Ｍ１２のソースはＭＯＳトランジスタ１４のドレインに接続されている。ここで、ＭＯＳトランジスタＭ１３、Ｍ１４は、フリップフロップ回路の電流源として動作する。そして、ＭＯＳトランジスタＭ５、Ｍ６から信号（Q 、Q_X ）が出力される。
【００２４】
図４は、ＮＡＮＤ回路２６〜２９の構成例を示す図である。なお、ＮＡＮＤ回路２６〜２９は、互いに同じ構成であるものとする。
ＮＡＮＤ回路は、ＭＯＳトランジスタＭ２１〜Ｍ２４から構成されている。ここで、一方の入力である１組のデータ信号（A 、A_X ）は、ＭＯＳトランジスタＭ２１、Ｍ２２のゲートに与えられる。他方の入力である１組のデータ信号（B 、B_X ）は、ＭＯＳトランジスタＭ２３、Ｍ２４のゲートに与えられる。ＭＯＳトランジスタＭ２１のドレインは、抵抗Ｒ１１を介して電圧源としての電源Ｖddに接続されている。ＭＯＳトランジスタＭ２２のドレイン、およびＭＯＳトランジスタＭ２４のドレインは、抵抗Ｒ１２を介して電源Ｖddに接続されている。
【００２５】
ＭＯＳトランジスタＭ２１、Ｍ２２のソースは、ＭＯＳトランジスタＭ２３のドレインに接続されている。ＭＯＳトランジスタＭ２３、Ｍ２４のソースは、ＭＯＳトランジスタＭ２５のドレインに接続されている。ここで、ＭＯＳトランジスタＭ２５は、ＮＡＮＤ回路の電流源として動作する。そして、ＭＯＳトランジスタＭ２１、Ｍ２２から反転論理積信号（C 、C_X ）が出力される。
【００２６】
図５は、半導体基板上に形成されるプリスケーラ１６の回路配置の一例である。この実施例では、各回路要素（フリップフロップ回路２１〜２５、ＮＡＮＤ回路２６〜２９）に対して設けられる抵抗（フリップフロップ回路においては抵抗Ｒ１〜Ｒ４、ＮＡＮＤ回路においては抵抗Ｒ１１〜Ｒ１２）は、それぞれ、対応する回路要素の上側に設けられている。すなわち、各回路要素の抵抗は、比較的広い領域に散らばって配置されている。
【００２７】
各回路要素および抵抗は、半導体製造プロセスにより形成される。ここで、半導体製造プロセスとは、半導体基板に対して不純物を注入する工程、不純物を拡散する工程、酸化工程、エッチング工程などを含む手順を意味する。そして、各抵抗は、この実施例では、ポリシリコンにより実現される。すなわち、ポリシリコンに不純物を注入することで抵抗体を形成する。
【００２８】
ところが、図５に示すレイアウトでは、各回路要素の抵抗は比較的広い領域に散らばって配置されているので、抵抗が形成される位置によってポリシリコンの不純物濃度がばらつく確率が高くなる。そうすると、各抵抗の特性（例えば、単位断面積当たりの抵抗値）がばらついてしまう。この場合、各回路要素（プリスケーラ１６においては、特に、フリップフロップ回路）の動作特性が不均一になり、プリスケーラ全体としてその動作が不安定になるおそれがある。
【００２９】
図６は、本発明の実施形態の回路配置を示す図である。この実施形態では、ＮＡＮＤ回路２９、２８、２７、フリップフロップ回路２３、２４が直線（第１の列）上に並んでいる。また、フリップフロップ回路２１、２２、ＮＡＮＤ回路２６、フリップフロップ回路２５も直線（第２の列）上に並んでいる。ここで、第１および第２の列は、互いに平行である。そして、各回路要素（フリップフロップ回路２１〜２５、ＮＡＮＤ回路２６〜２９）に対して設けられる抵抗（フリップフロップ回路においては抵抗Ｒ１〜Ｒ４、ＮＡＮＤ回路においては抵抗Ｒ１１〜Ｒ１２）は、それぞれ、第１の列および第２の列の間の領域に配置される。すなわち、各回路要素の抵抗は、チップ上のほぼ中央領域に集められるように配置されている。このため、各抵抗の特性のばらつきは小さくなり、各回路要素の動作特性のばらつきも抑えられる。この結果、プリスケーラ全体としてその動作が安定する。
【００３０】
また、この実施形態では、各回路要素の電流源（フリップフロップ回路においてはＭＯＳトランジスタＭ１３およびＭ１４、ＮＡＮＤ回路においてはＭＯＳトランジスタＭ２５）は、半導体基板上の上端近傍領域に集められて形成されている。このため、プリスケーラ１６を形成するためのスペースが削減される。なお、図５に示す構成では、各回路要素の近傍にそれぞれ対応する電流源が設けられており、スペース効率が低くなる。
【００３１】
プリスケーラ１６の回路レイアウトにおいては、高周波信号の経路が最短になるように各回路要素を配置する。また、フリップフロップ回路の出力端子をそのフリップフロップ回路のデータ端子に接続する場合には、その経路が最短にするように配線パターンを引き回す。さらに、フリップフロップ回路およびＮＡＮＤ回路の高さを揃える。
【００３２】
なお、本発明はプリスケーラのみに適用されるものではなく、高速信号を処理する回路を搭載する半導体集積回路に広く適用可能である。
【図面の簡単な説明】
【００３３】
【図１】本発明の半導体集積回路が使用される回路の一例としてのＰＬＬ回路の構成を示す図である。
【図２】プリスケーラの回路図である。
【図３】フリップフロップ回路の構成例である。
【図４】ＮＡＮＤ回路の構成例である。
【図５】半導体基板上に形成されるプリスケーラの回路配置の一例である。
【図６】本発明の実施形態の回路配置を示す図である。
【符号の説明】
【００３４】
１      ＰＬＬ回路
１６    プリスケーラ
２１〜２５  フリップフロップ回路
２６〜２９  ＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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