(57)【要約】【課題】電流消費が少なく、また実現時の面積を減少させることができる半導体メモリ素子のデータ入力装置を提供する。【解決手段】本発明は、駆動信号に応答し、データが同期されて印加されるデータストローブ信号を受信して同期化信号を生成する同期化制御手段と、順次に１ビット単位で印加される内部データを複数の同期式及び非同期式格納素子を介して格納して整列し、前記同期化信号に同期させて並列状の整列データとして一度に出力させるための同期化手段とを備える。【選択図】図４
2007095256.tif 000002
【特許請求の範囲】
【請求項１】
駆動信号に応答し、データが同期されて印加されるデータストローブ信号を受信して、同期化信号を生成する同期化制御手段と、
順次に１ビット単位で印加される内部データを複数の同期式及び非同期式格納素子を介して格納した後、前記同期化信号に同期させて並列状の整列データとして一度に出力させるための同期化手段と、
を備えたことを特徴とする半導体メモリ素子のデータ入力装置。
【請求項２】
前記同期化手段が、
前記非同期式格納素子と、第１または第２同期化信号により駆動される前記同期式格納素子とを備えて前記データを２列の並列状に格納するためのラッチ部と、
前記ラッチ部の複数ビットの出力データを、それぞれ所定時間遅延させて前記並列状の整列データとして出力するための遅延部と、
を備えたことを特徴とする請求項１に記載の半導体メモリ素子のデータ入力装置。
【請求項３】
前記非同期式格納素子が、クロスカップルされたインバータで実現されることを特徴とする請求項２に記載の半導体メモリ素子のデータ入力装置。
【請求項４】
前記同期式格納素子が、シフト素子またはフリップフロップで実現されることを特徴とする請求項２または３に記載の半導体メモリ素子のデータ入力装置。
【請求項５】
前記ラッチ部が、
前記第１同期化信号のエッジに同期されて前記内部データを格納するための第１ラッチと、
前記第２同期化信号のエッジに同期されて前記第１ラッチのデータを格納し、第１出力データとして出力するための第２ラッチと、
前記第２同期化信号のエッジに同期されて前記内部データを格納し、第２出力データとして出力するための第３ラッチと、
前記第２ラッチのデータを格納し、それを所定時間遅延させて出力するための第１非同期式格納素子と、
前記第３ラッチのデータを格納し、それを所定時間遅延させて出力するための第２非同期式格納素子と、
前記第２同期化信号のエッジに同期されて前記第１非同期式格納素子のデータを格納し、第３出力データとして出力するための第４ラッチと、
前記第２同期化信号のエッジに同期されて前記第２非同期式遅延素子のデータを格納し、第４出力データとして出力するための第５ラッチと、
を備えたことを特徴とする請求項４に記載の半導体メモリ素子のデータ入力装置。
【請求項６】
前記同期化制御手段が、
前記駆動信号に応答し、前記データストローブ信号と反転されたデータストローブ信号を入力として有するバッファと、
前記バッファの出力信号の立ち上がり及び立ち下がりエッジにそれぞれ同期された第１及び第２プリ同期化信号として出力するための信号生成部と、
前記第１及び第２プリ同期化信号をそれぞれ所定時間遅延させて第１及び第２同期化信号として出力するための第１及び第２遅延素子と、
を備えたことを特徴とする請求項５に記載の半導体メモリ素子のデータ入力装置。
【請求項７】
駆動信号に応答し、データが同期されて印加されるデータストローブ信号を受信して同期化信号を生成する同期化制御手段と、
１ビット単位で順次印加される内部データを複数の同期式及び非同期式遅延素子を介して格納して整列し、前記同期化信号に同期させて並列状の整列データとして一度に出力させるための同期化手段と、
を備えたことを特徴とする半導体メモリ素子のデータ入力装置。
【請求項８】
前記同期化手段が、
前記非同期式遅延素子と、第１または第２同期化信号により駆動される前記同期式遅延素子とを備え、前記データを２列の並列状に格納するためのラッチ部と、
前記ラッチ部の複数ビットの出力データをそれぞれ所定時間遅延させて前記並列状の整列データとして出力するための遅延部と、
を備えたことを特徴とする請求項７に記載の半導体メモリ素子のデータ入力装置。
【請求項９】
前記非同期式遅延素子が、キャパシタとインバータを備えて実現されることを特徴とする請求項８に記載の半導体メモリ素子のデータ入力装置。
【請求項１０】
前記同期式遅延素子が、シフト素子またはフリップフロップで実現されることを特徴とする請求項９に記載の半導体メモリ素子のデータ入力装置。
【請求項１１】
前記ラッチ部が、
前記第１同期化信号のエッジに同期されて前記内部データを格納するための第１ラッチと、
前記第２同期化信号のエッジに同期されて前記第１ラッチのデータを格納し、第１出力データとして出力するための第２ラッチと、
前記第２同期化信号のエッジに同期されて前記内部データを格納し、第２出力データとして出力するための第３ラッチと、
前記第２ラッチのデータを格納し、それを所定時間遅延させて出力するための第１非同期式遅延素子と、
前記第３ラッチのデータを格納し、それを所定時間遅延させて出力するための第２非同期式遅延素子と、
前記第２同期化信号のエッジに同期されて前記第１非同期式格納素子のデータを格納し、第３出力データとして出力するための第４ラッチと、
前記第２同期化信号のエッジに同期されて前記第２非同期式遅延素子のデータを格納し、第４出力データとして出力するための第５ラッチと、
を備えたことを特徴とする請求項１０に記載の半導体メモリ素子のデータ入力装置。
【請求項１２】
前記非同期式遅延素子が、
入力ノードを介して印加される入力信号を反転させる第１インバータと、
ＰＭＯＳトランジスタで実現された第１キャパシタと、
前記第１キャパシタと第１インバータの出力ノードとを接続するための第１スイッチと、
ＮＭＯＳトランジスタで実現された第２キャパシタと、
前記第２キャパシタを前記第１インバータの出力ノードに接続させるための第２スイッチと、
前記第１インバータの出力信号を反転させる第２インバータと、
前記入力ノードと前記第２インバータの出力ノードとを接続するための第３スイッチと、
前記第２インバータの出力信号を反転させる第３インバータと、
ＭＯＳトランジスタで実現された第３キャパシタと、
前記第３キャパシタを前記第３インバータの出力ノードに接続させるための第４スイッチと、
ＮＭＯＳトランジスタで実現された第４キャパシタと、
前記第４キャパシタと前記第３インバータの出力ノードとを接続するための第５スイッチと、
前記第３インバータの出力信号を反転させる第４インバータと、
前記第４インバータの出力ノードと、出力信号を伝達するための出力ノードとの間を接続するための第６スイッチと、
前記入力ノードと前記出力ノードとを接続するための第７スイッチと、
を備えたことを特徴とする請求項１１に記載の半導体メモリ素子のデータ入力装置。
【請求項１３】
前記同期化制御手段が、
前記駆動信号に応答し、前記データストローブ信号と反転されたデータストローブ信号を入力として有するバッファと、
前記バッファの出力信号の立ち上がり及び立ち下がりエッジにそれぞれ同期された第１及び第２プリ同期化信号として出力するための信号生成部と、
前記第１及び第２プリ同期化信号をそれぞれ所定時間遅延させて第１及び第２同期化信号として出力するための第１及び第２遅延素子と、
を備えたことを特徴とする請求項７から１２のいずれか一に記載の半導体メモリ素子のデータ入力装置。
【請求項１４】
前記遅延部が、前記第１〜第４出力データに所定遅延時間を与えて出力するための第３、４、６、８遅延素子を備えたことを特徴とする請求項１３に記載の半導体メモリ素子のデータ入力装置。
【請求項１５】
前記ラッチが、
前記同期化信号のアクティブ時に入力信号を差動入力として受信するための差動増幅器と、
前記差動増幅器の出力信号を駆動するドライバと、
前記ドライバの出力信号を格納して出力する出力部と、
を備えたことを特徴とする請求項１４に記載の半導体メモリ素子のデータ入力装置。
【請求項１６】
前記駆動信号に応答し、データが印加されて前記内部データとして出力するためのバッファをさらに備えたことを特徴とする請求項１５に記載の半導体メモリ素子のデータ入力装置。
【請求項１７】
Ｎビットのデータをプリフェッチする半導体メモリ装置において、
データストローブ信号に応答し、内部データストローブ信号を生成する内部データストローブ信号生成部と、
連続的に入力されるデータのうち、選択された第１データを前記内部データストローブ信号に応答し、第１並列データに整列して出力するための第１データ整列部と、
前記第１並列データを所定時間遅延させて出力する遅延部と、
前記遅延部の出力信号を前記内部データストローブ信号に応答し、第２並列データとして整列して出力する第２データ整列部と、
前記第１並列データと前記第２並列データとを並列に整列して出力する第３データ整列部と、
を備えたことを特徴とする半導体メモリ素子のデータ入力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、更に詳細には、入力データをプリフェッチする半導体メモリ素子のデータ入力装置に関する。
【背景技術】
【０００２】
近年、半導体メモリのデータ処理能力を増加させるために、内部的にプリフェッチ動作を行うメモリが市販されている。一般に、プリフェッチ動作は、クロックの立ち上がりエッジと立ち下がりエッジの各部分にデータが同期化されることを特徴とするＤＲＡＭで用いられるデータの伝送方法である。このプリフェッチ動作は、２ビット単位でプリフェッチ動作を行うＤＤＲ  ＤＲＡＭ、４ビット単位でプリフェッチ動作を行うＤＤＲ２  ＳＤＲＡＭ、８ビット単位でプリフェッチ動作を行うＤＤＲ３  ＳＤＲＡＭのように、次第に多数のデータビットをプリフェッチする方向に、その動作が発展しつつある。
【０００３】
図１は、一般のＤＤＲ２  ＳＤＲＡＭを示すブロック構成図である。同図に示すように、図面符号１で表した部分は、外部から1ビット単位で順次印加されるデータを、並列状の４ビットの整列データＡＬＧＮ０〜ＡＬＧＮ３として出力するためのデータ入力装置である。このように、順次１ビット単位で印加されるデータを並列状に整列することをプリフェッチという。例えば、バースト長が４のとき、順次印加される４つのデータを４番目のデータが入力されるまで待機し、４つのデータを一度にセルに格納する。したがって、４番目のデータが印加されるまで先に入力される３つのデータをデータ入力装置内のシフトレジスタを用いて格納する。このとき、シフトレジスタはデータストローブ信号ＤＱＳに同期されて駆動されるが、これはデータがデータストローブ信号ＤＱＳに同期されて印加されるため、新たに印加されるデータにより以前のデータがオーバーライトされるのを防ぐためである。
【０００４】
以下、図面を参照してデータ入力装置について具体的に説明する。
【０００５】
図２は、従来技術に係る半導体メモリ素子のデータ入力装置のブロック構成図である。同図に示すように、従来技術に係る半導体メモリ素子のデータ入力装置は、駆動信号ＥＮに応答し、データＤＩＮが印加されるための第１バッファ１０と、駆動信号ＥＮに応答し、データストローブ信号ＤＱＳのエッジに同期されてアクティブになる同期化信号ＤＱＳＲＰ４Ｄ、ＤＱＳＦＰ４Ｄを生成するための同期化制御手段４０と、第１バッファ１０の出力データＩＮを同期化信号ＤＱＳＲＰ４Ｄ、ＤＱＳＦＰ４Ｄに同期させて格納し、それを並列状の整列データＡＬＧＮ０〜ＡＬＧＮ３として出力するための同期化手段２０、３０とを備える。
【０００６】
そして、同期化制御手段４０は、駆動信号ＥＮに応答してデータストローブ信号ＤＱＳと反転されたデータストローブ信号ＤＱＳＢを入力として有する第２バッファ４２と、第２バッファ４２の出力信号の立ち上がり及び立ち下がりエッジにそれぞれ同期された第１及び第２プリ同期化信号ＤＱＳＲＰ４、ＤＱＳＦＰ４として出力するための信号生成部４４と、第１及び第２プリ同期化信号ＤＱＳＲＰ４、ＤＱＳＦＰ４をそれぞれ所定時間遅延させて第１及び第２同期化信号ＤＱＳＲＰ４Ｄ、ＤＱＳＦＰ４Ｄとして出力するための第１及び第２遅延素子４６、４８とを備える。
【０００７】
同期化手段２０、３０は、第１及び第２同期化信号ＤＱＳＲＰ４Ｄ、ＤＱＳＦＰ４Ｄに応答して印加されるデータＩＮを２列の並列状に格納するためのラッチ部２０と、ラッチ部２０の各出力データを所定時間遅延させて４ビットの整列データＡＬＧＮ０〜ＡＬＧＮ３として出力するための遅延部３０とを備える。
具体的に説明すれば、ラッチ部２０は、第１同期化信号ＤＱＳＲＰ４Ｄのエッジに同期されてデータＩＮを格納するための第１ラッチ２１と、第２同期化信号ＤＱＳＦＰ４Ｄのエッジに同期されて第１ラッチ２１のデータを格納して第１出力データＤ２として出力するための第２ラッチ２２と、第２同期化信号ＤＱＳＦＰ４Ｄのエッジに同期されてデータＩＮを格納して第２出力データＤ３として出力するための第３ラッチ２３と、第１同期化信号ＤＱＳＲＰ４Ｄのエッジに同期されて第２ラッチ２２のデータを格納するための第４ラッチ２４と、第１同期化信号ＤＱＳＲＰ４Ｄのエッジに同期されて第３ラッチ２３のデータを格納するための第５ラッチ２５と、第２同期化信号ＤＱＳＦＰ４Ｄのエッジに同期されて第４ラッチ２４のデータＤ０５を格納して第３出力データＤ０として出力するための第６ラッチ２６と、第２同期化信号ＤＱＳＦＰ４Ｄのエッジに同期されて第５ラッチ２５のデータＤ１５を格納して第４出力データＤ１として出力するための第７ラッチ２７とを含む。
【０００８】
遅延部３０は、ラッチ部２０の第１ないし第４出力データＤ０〜Ｄ３に所定遅延時間を与えて出力するための第３遅延素子３２、第４遅延素子３４、第６遅延素子３６、第８遅延素子３８を備える。
【０００９】
図３は、図２に示すデータ入力装置の動作タイミングチャートであり、これを参照して、データ入力装置の駆動について説明する。
【００１０】
データＤＩＮは、データストローブ信号ＤＱＳの立ち上がりエッジ及び立ち下がりエッジに同期されて印加される。このとき、印加されるデータを区別するため、入力された順に数字を付ける。
【００１１】
まず、図２に示した第１バッファ１０は、駆動信号ＥＮのアクティブの間に、外部から入力されるデータＤＩＮを内部電圧レベルの内部データＩＮとして出力する。
【００１２】
そして、図２に示した同期化制御手段４０は、データストローブ信号ＤＱＳ及び反転されたデータストローブ信号ＤＱＳＢが印加される図２に示した第２バッファ４２並びに信号生成部４４を介して、データストローブ信号ＤＱＳの立ち上がりエッジ及び立ち下がりエッジに同期させて第１及び第２プリ同期化信号ＤＱＳＲＰ、ＤＱＳＦＰを順に２回アクティブにする。続いて、第１及び第２遅延素子を介して第１及び第２プリ同期化信号が内部データのセットアップタイム及びホールドタイムを満足させるよう所定時間を遅延させる。
【００１３】
続いて、図２に示したラッチ部２０内の第１ないし第７ラッチ２１〜２７は、順次アクティブになる第１同期化信号ＤＱＳＲＰ４Ｄ及び第２同期化信号ＤＱＳＦＰ４Ｄに応答して４ビットの内部データＡ０〜Ａ３をそれぞれラッチする。
【００１４】
すなわち、ラッチ部２０は第１バッファ１０を介して１ビット単位で順次印加される内部データＡ０〜Ａ３を、第１及び第２同期化信号ＤＱＳＲＰ４Ｄ、ＤＱＳＦＰ４Ｄにより駆動される第１ないし第７ラッチ２１〜２７を介して並列状に整列する。
【００１５】
続いて、図２に示した遅延部３０は、第２、第３、第６、及び第７ラッチ２２、２３、２６、２７の第１ないし第４出力データＤ０〜Ｄ３に、それぞれ付加的な遅延を与える。
【００１６】
一方、このような従来技術を用いた場合、印加されるデータを損失することなく並列に整列させるためには、新たなデータが印加される度にそれをシフトさせて格納する。このとき、従来技術のように、データストローブ信号の立ち上がりエッジ及び立ち下がりエッジに同期させてデータをシフトすれば、このような持続的なシフトによる不要な電流消費が生じる。また、データをシフトするための同期化信号をドライブするためには、大きなサイズのドライバが求められるため、大きなサイズのドライバもやはり電流消費を増加させる。
【００１７】
前述したような電流消費は、データパッドを介して印加されるデータを整列するための各データ入力装置において発生するため、看過できない問題であるといえる。具体的に、現在のようなデータパッドが１６個、ＤＭ２個の両方で用いられるので、これにより発生する電流消費は数ｍｍ以上に上る。
【特許文献１】特開２００３−５１１９７
【特許文献２】特開２００２−２６９９８２
【特許文献３】特願平９−３１６０８０
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明は、上記した従来の問題を解決するためになされたものであって、その目的は、電流消費が少ない半導体メモリ素子のデータ入力装置を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本願は以下に示す半導体メモリ素子のデータ入力装置の発明を提供する。
【００２０】
本願第１の発明は、駆動信号に応答し、データが同期されて印加されるデータストローブ信号を受信して、同期化信号を生成する同期化制御手段と、順次に１ビット単位で印加される内部データを複数の同期式及び非同期式格納素子を介して格納した後、前記同期化信号に同期させて並列状の整列データとして一度に出力させるための同期化手段と、を備えたことを特徴とする半導体メモリ素子のデータ入力装置を提供する。
【００２１】
本願第２の発明は、前記同期化手段が、前記非同期式格納素子と、第１または第２同期化信号により駆動される前記同期式格納素子とを備えて前記データを２列の並列状に格納するためのラッチ部と、前記ラッチ部の複数ビットの出力データを、それぞれ所定時間遅延させて前記並列状の整列データとして出力するための遅延部と、を備えたことを特徴とする前記第１の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００２２】
本願第３の発明は、前記非同期式格納素子が、クロスカップルされたインバータで実現されることを特徴とする前記第２の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００２３】
本願第４の発明は、前記同期式格納素子が、シフト素子またはフリップフロップで実現されることを特徴とする前記第２又は第３の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００２４】
本願第５の発明は、前記ラッチ部が、前記第１同期化信号のエッジに同期されて前記内部データを格納するための第１ラッチと、前記第２同期化信号のエッジに同期されて前記第１ラッチのデータを格納し、第１出力データとして出力するための第２ラッチと、前記第２同期化信号のエッジに同期されて前記内部データを格納し、第２出力データとして出力するための第３ラッチと、前記第２ラッチのデータを格納し、それを所定時間遅延させて出力するための第１非同期式格納素子と、前記第３ラッチのデータを格納し、それを所定時間遅延させて出力するための第２非同期式格納素子と、前記第２同期化信号のエッジに同期されて前記第１非同期式格納素子のデータを格納し、第３出力データとして出力するための第４ラッチと、前記第２同期化信号のエッジに同期されて前記第２非同期式遅延素子のデータを格納し、第４出力データとして出力するための第５ラッチと、を備えたことを特徴とする前記第４の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００２５】
本願第６の発明は、前記同期化制御手段が、前記駆動信号に応答し、前記データストローブ信号と反転されたデータストローブ信号を入力として有するバッファと、前記バッファの出力信号の立ち上がり及び立ち下がりエッジにそれぞれ同期された第１及び第２プリ同期化信号として出力するための信号生成部と、前記第１及び第２プリ同期化信号をそれぞれ所定時間遅延させて第１及び第２同期化信号として出力するための第１及び第２遅延素子と、を備えたことを特徴とする前記第５の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００２６】
本願第７の発明は、駆動信号に応答し、データが同期されて印加されるデータストローブ信号を受信して同期化信号を生成する同期化制御手段と、１ビット単位で順次印加される内部データを複数の同期式及び非同期式遅延素子を介して格納して整列し、前記同期化信号に同期させて並列状の整列データとして一度に出力させるための同期化手段と、を備えたことを特徴とする半導体メモリ素子のデータ入力装置。
【００２７】
本願第８の発明は、前記同期化手段が、前記非同期式遅延素子と、第１または第２同期化信号により駆動される前記同期式遅延素子とを備え、前記データを２列の並列状に格納するためのラッチ部と、前記ラッチ部の複数ビットの出力データをそれぞれ所定時間遅延させて前記並列状の整列データとして出力するための遅延部と、を備えたことを特徴とする前記第７の発明に記載の半導体メモリ素子のデータ入力装置。
【００２８】
本願第９の発明は、前記非同期式遅延素子が、キャパシタとインバータを備えて実現されることを特徴とする前記第８の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００２９】
本願第１０の発明は、前記同期式遅延素子が、シフト素子またはフリップフロップで実現されることを特徴とする前記第９の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００３０】
本願第１１の発明は、前記ラッチ部が、前記第１同期化信号のエッジに同期されて前記内部データを格納するための第１ラッチと、前記第２同期化信号のエッジに同期されて前記第１ラッチのデータを格納し、第１出力データとして出力するための第２ラッチと、前記第２同期化信号のエッジに同期されて前記内部データを格納し、第２出力データとして出力するための第３ラッチと、前記第２ラッチのデータを格納し、それを所定時間遅延させて出力するための第１非同期式遅延素子と、前記第３ラッチのデータを格納し、それを所定時間遅延させて出力するための第２非同期式遅延素子と、前記第２同期化信号のエッジに同期されて前記第１非同期式格納素子のデータを格納し、第３出力データとして出力するための第４ラッチと、前記第２同期化信号のエッジに同期されて前記第２非同期式遅延素子のデータを格納し、第４出力データとして出力するための第５ラッチと、を備えたことを特徴とする前記第１０の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００３１】
本願第１２の発明は、前記非同期式遅延素子が、入力ノードを介して印加される入力信号を反転させる第１インバータと、ＰＭＯＳトランジスタで実現された第１キャパシタと、前記第１キャパシタと第１インバータの出力ノードとを接続するための第１スイッチと、ＮＭＯＳトランジスタで実現された第２キャパシタと、前記第２キャパシタを前記第１インバータの出力ノードに接続させるための第２スイッチと、前記第１インバータの出力信号を反転させる第２インバータと、前記入力ノードと前記第２インバータの出力ノードとを接続するための第３スイッチと、前記第２インバータの出力信号を反転させる第３インバータと、ＭＯＳトランジスタで実現された第３キャパシタと、前記第３キャパシタを前記第３インバータの出力ノードに接続させるための第４スイッチと、ＮＭＯＳトランジスタで実現された第４キャパシタと、前記第４キャパシタと前記第３インバータの出力ノードとを接続するための第５スイッチと、前記第３インバータの出力信号を反転させる第４インバータと、前記第４インバータの出力ノードと、出力信号を伝達するための出力ノードとの間を接続するための第６スイッチと、前記入力ノードと前記出力ノードとを接続するための第７スイッチと、を備えたことを特徴とする前記第１１の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００３２】
本願第１３の発明は、前記同期化制御手段が、前記駆動信号に応答し、前記データストローブ信号と反転されたデータストローブ信号を入力として有するバッファと、前記バッファの出力信号の立ち上がり及び立ち下がりエッジにそれぞれ同期された第１及び第２プリ同期化信号として出力するための信号生成部と、前記第１及び第２プリ同期化信号をそれぞれ所定時間遅延させて第１及び第２同期化信号として出力するための第１及び第２遅延素子と、を備えたことを特徴とする前記第７から第１２の発明のいずれか一に記載の半導体メモリ素子のデータ入力装置を提供する。
【００３３】
本願第１４の発明は、前記遅延部が、前記第１〜第４出力データに所定遅延時間を与えて出力するための第３、４、６、８遅延素子を備えたことを特徴とする前記第１３の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００３４】
本願第１５の発明は、前記ラッチが、前記同期化信号のアクティブ時に入力信号を差動入力として受信するための差動増幅器と、前記差動増幅器の出力信号を駆動するドライバと、前記ドライバの出力信号を格納して出力する出力部と、を備えたことを特徴とする前記第１４の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００３５】
本願第１６の発明は、前記駆動信号に応答し、データが印加されて前記内部データとして出力するためのバッファをさらに備えたことを特徴とする前記第１５の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００３６】
本願第１７の発明は、Ｎビットのデータをプリフェッチする半導体メモリ装置において、データストローブ信号に応答し、内部データストローブ信号を生成する内部データストローブ信号生成部と、連続的に入力されるデータのうち、選択された第１データを前記内部データストローブ信号に応答し、第１並列データに整列して出力するための第１データ整列部と、前記第１並列データを所定時間遅延させて出力する遅延部と、前記遅延部の出力信号を前記内部データストローブ信号に応答し、第２並列データとして整列して出力する第２データ整列部と、前記第１並列データと前記第２並列データとを並列に整列して出力する第３データ整列部と、を備えたことを特徴とする半導体メモリ素子のデータ入力装置を提供する。
【発明の効果】
【００３７】
本発明によれば、１ビット単位で順次印加されるデータを並列に整列するにあたって、同期式シフト素子と非同期式遅延素子をともに用いることによって、電流消費及び実現時の面積を減少させることができるという効果を奏する。
【発明を実施するための最良の形態】
【００３８】
以下、添付図面を参照しつつ本発明の一実施形態を説明する。
【００３９】
図４は、本発明の一実施形態に係る半導体メモリ素子のデータ入力装置のブロック構成図である。同図に示すように、本発明に係る半導体メモリ素子のデータ入力装置は、駆動信号ＥＮに応答してデータＤＩＮが印加されるための第１バッファ１００と、駆動信号ＥＮに応答してデータストローブ信号ＤＱＳのエッジに同期された同期化信号ＤＱＳＲＰ４Ｄ、ＤＱＳＦＰ４Ｄを生成する同期化制御手段４００と、順次１ビット単位で印加される第１バッファ１００の出力データＩＮに同期式及び非同期式遅延素子を介して整列した後、複数ビットのデータを同期化信号ＤＱＳＲＰ４Ｄ、ＤＱＳＦＰ４Ｄに同期させて並列状の整列データＡＬＧＮ０〜ＡＬＧＮ３として一度に出力させるための同期化手段２００、３００とを備える。因みに、同期式遅延素子は、該当同期化信号に同期されて印加されるデータを入力して格納することで、データを該当同期化信号の１周期分遅延させる効果がある。例えば、同期式遅延素子は、シフト素子やフリップフロップのような格納素子で実現される。
【００４０】
また、非同期式遅延素子は、特定信号による駆動の制限なしに該当データが印加される動作を有する。前述したように、特定信号により同期されない格納素子もやはり該当データを遅延させる動作を有するので、非同期式遅延素子はクロスカップルされたラッチまたはキャパシタとインバータを備えて実現される。
【００４１】
次に、各ブロックについて具体的に説明する。
【００４２】
同期化制御手段４００は、駆動信号ＥＮに応答してデータストローブ信号ＤＱＳと反転されたデータストローブ信号ＤＱＳＢを入力として有する第２バッファ４２０と、第２バッファ４２０の出力信号の立ち上がり及び立ち下がりエッジにそれぞれ同期された第１及び第２プリ同期化信号ＤＱＳＲＰ、ＤＱＳＦＰとして出力するための信号生成部４４０と、第１及び第２プリ同期化信号ＤＱＳＲＰ、ＤＱＳＦＰをそれぞれ所定時間遅延させて第１及び第２同期化信号ＤＱＳＲＰ４Ｄ、ＤＱＳＦＰ４Ｄとして出力するための第１及び第２遅延素子４６０、４８０とを備える。
【００４３】
同期化手段２００、３００は、非同期式遅延素子と、第１及び第２同期化信号ＤＱＳＲＰ４Ｄ、ＤＱＳＦＰ４Ｄにより駆動される同期式遅延素子を介して印加されるデータＤＩＮを２列の並列状に整列して格納するためのラッチ部２００と、ラッチ部２００の第１ないし第４出力データＤ０〜Ｄ３をそれぞれ所定時間遅延させて４ビットの整列データＡＬＧＮ０〜ＡＬＧＮ３として出力するための遅延部３００とを備える。
【００４４】
ここで、ラッチ部２００は、第１同期化信号ＤＱＳＲＰ４Ｄのエッジに同期されてデータＩＮを格納するための第１ラッチ２１０と、第２同期化信号ＤＱＳＦＰ４Ｄのエッジに同期されて第１ラッチ２１０のデータを格納し、第１出力データＤ２として出力するための第２ラッチ２２０と、第２同期化信号ＤＱＳＦＰ４Ｄのエッジに同期されてデータＩＮを格納し、第２出力データＤ３として出力するための第３ラッチ２３０と、第２ラッチ２２０のデータＤ２を格納するための第１非同期式遅延素子２４０と、第３ラッチ２３０のデータＤ３を格納するための第２非同期式遅延素子２５０と、第２同期化信号ＤＱＳＦＰ４Ｄのエッジに同期されて第１非同期式遅延素子２４０のデータＤ０５を格納し第３出力データＤ０として出力するための第４ラッチ２６０と、第２同期化信号ＤＱＳＦＰ４Ｄのエッジに同期されて第２非同期式遅延素子２５０のデータＤ１５を格納し、第４出力データＤ３として出力するための第５ラッチ２７０とを備える。
【００４５】
遅延部３００は、ラッチ部２００の第１ないし第４出力データＤ０〜Ｄ３に所定遅延時間を与えて出力するための第３遅延素子３２０、第４遅延素子３４０、第６遅延素子３６０、第８遅延素子３８０を備える。
【００４６】
したがって、前述した本発明に係る半導体メモリ素子は、非同期式遅延素子を備え、最後の４番目のデータが印加されるまで、以前に順次印加されたデータを格納する。このように非同期式遅延素子を用いることで、従来の同期化信号ＤＱＳＲＰ４Ｄ、ＤＱＳＦＰ４Ｄに同期され、ラッチが持続的に駆動されることにより生じた電流消費を防止できる。
【００４７】
図５は、図４の第１非同期式遅延素子２４０の内部回路図である。因みに、第１及び第２非同期式遅延素子２４０、２５０は、同じ回路的実現を有するので、第１非同期式遅延素子２４０を例に説明する。同図に示すように、第１非同期式遅延素子２４０は、入力ノードを介して印加される入力信号ＩＮを反転させるインバータＩ１と、ＰＭＯＳトランジスタで実現されたキャパシタＣＰ１と、キャパシタＣＰ１をインバータＩ１の出力ノードに接続させるためのスイッチＳＷ１と、ＮＭＯＳトランジスタで実現されたキャパシタＣＮ１と、キャパシタＣＮ１をインバータＩ１の出力ノードに接続させるためのスイッチＳＷ２と、インバータＩ１の出力信号を反転させるインバータＩ２と、入力ノードとインバータＩ２の出力ノードとを接続するためのスイッチＳＷ３と、インバータＩ２の出力信号を反転させるインバータＩ３と、ＰＭＯＳトランジスタで実現されたキャパシタＣＰ２と、キャパシタＣＰ２をインバータＩ３の出力ノードに接続させるためのスイッチＳＷ４と、ＮＭＯＳトランジスタで実現されたキャパシタＣＮ２と、キャパシタＣＮ２をインバータＩ３の出力ノードに接続させるためのスイッチＣＷ５と、インバータＩ３の出力信号を反転させるインバータＩ４と、インバータＩ４の出力ノードと出力信号ＯＵＴを伝達するための出力ノードとの間を接続するためのスイッチＳＷ６と、入力ノードと出力ノードとを接続するためのスイッチＳＷ７とを含む。
【００４８】
前述したように、第１非同期式遅延素子２４０は、各ノードに位置するスイッチをターンオンまたはターンオフさせることで、キャパシタによる追加的な遅延を与えるか、または与えないこともできる。したがって、スイッチの接続を通じて入力ノードに印加された信号が、出力ノードへ出力されるまでの時間を調節できる。
【００４９】
図６は、図４の第１ラッチ２１０の内部回路図であり、第１ないし第５ラッチ２１０、２２０、２３０、２６０、２７０は、同じ回路的実現を有することから、第１ラッチ２１０を例に説明する。
同図に示すように、第１ラッチ２１０は、クロック信号ＣＫのアクティブ時に入力信号Ｄが差動入力として印加されるための差動増幅器２１２と、差動増幅器２１２の出力信号を駆動するドライバ２１４と、ドライバ２１４の出力信号を格納して出力する出力部２１６とを備える。
【００５０】
ここで、第１ラッチ２１０は、クロック信号ＣＫとして第１同期化信号ＤＱＳＲＰ４Ｄが印加され、入力信号Ｄとして第１バッファ１００の出力データＩＮが印加される。したがって、第１ラッチ２１０はクロック信号ＣＫのアクティブ時に入力信号Ｄを格納し、それを出力する。
【００５１】
図７は、図４〜図６に示すデータ入力装置の動作タイミングチャートであり、これを参照して動作について説明する。
【００５２】
まず、第１バッファ１００は、駆動信号ＥＮのアクティブの間に外部から入力されるデータＤＩＮを内部電圧レベルの内部データＩＮとして出力する。
【００５３】
そして、同期化制御手段４００は、データストローブ信号ＤＱＳ及び反転されたデータストローブ信号ＤＱＳＢが印加される第２バッファ４２０及びドライバ４４０とを介して、データストローブ信号ＤＱＳの立ち上がりエッジ及び立ち下がりエッジに同期させて第１及び第２同期化信号ＤＱＳＲＰ、ＤＱＳＦＰを順に２回アクティブにする。
【００５４】
続いて、第１及び第２遅延素子４６０、４８０を介して第１及び第２プリ同期化信号ＤＱＳＲＰ、ＤＱＳＦＰを所定時間遅延させて第１及び第２同期化信号ＤＱＳＲＰ４Ｄ、ＤＱＳＦＰ４Ｄとして出力する。これは、内部データＩＮが第１及び第２同期化信号ＤＱＳＲＰ４Ｄ、ＤＱＳＦＰ４Ｄに対してセットアップタイム及びホールドタイムを満足させるようにするためである。
【００５５】
続いて、第１ラッチ２１０は、第１同期化信号ＤＱＳＲＰ４Ｄのアクティブに応答して内部データＡ０を格納する。
【００５６】
続いて、第２同期化信号ＤＱＳＦＰ４Ｄのアクティブ時に第２ラッチ２２０は、第１ラッチ２１０の出力データＡ０を格納し、第３ラッチ２３０は内部データＡ１を格納し、所定時間以降、第１及び第２非同期式遅延素子２４０、２５０は第２及び第３ラッチ２２０、２３０の出力データＡ０、Ａ１をそれぞれ格納して出力する。
【００５７】
したがって、第１ないし第３ラッチ２１０〜２３０は、それぞれ第１または第２同期化信号ＤＱＳＲＰ４Ｄ、ＤＱＳＦＰ４Ｄの立ち上がりに同期されてデータが印加されるが、第１及び第２非同期式遅延素子２４０、２５０は第２及び第３ラッチ２２０、２３０がデータを格納し、所定遅延以降、同期化信号に同期されずにデータを格納することが分かる。
【００５８】
続いて、第１同期化信号ＤＱＳＲＰ４Ｄがアクティブになれば、第１ラッチ２１０は新たに印加される内部データＡ２を格納する。
【００５９】
続いて、第２同期化信号ＤＱＳＦＰ４Ｄがアクティブになれば、第２ラッチ２２０は第１ラッチ２１０の出力データＡ２を格納し、第３ラッチ２３０は新たに印加される内部データＡ３を格納する。そして、第４ラッチ２６０は第１非同期式遅延素子２４０の出力データＡ０を格納し、第５ラッチ２７０は第２非同期式遅延素子２５０の出力データＡ１を格納する。
【００６０】
遅延部３００は、第２、第３、第６、及び第７ラッチ２２０、２３０、２６０、２７０に格納されたデータＡ２、Ａ３、Ａ０、Ａ１にそれぞれ付加的な遅延を与え、並列状の第１ないし第４並列データＡＬＧＮ０〜ＡＬＧＮ３として出力する。
【００６１】
一方、前述したような第１及び第２非同期式遅延素子２４０、２５０は、第４及び第５ラッチ２６０、２７０がデータを安定的に受信できるようにするためのものである。すなわち、第１及び第２非同期式遅延素子２４０、２５０がなければ、第２及び第３ラッチ２２０、２３０が第２同期化信号ＤＱＳＦＰ４Ｄに同期されて入力データＡ０、Ａ１を格納して出力するとき、第４及び第５ラッチ２６０、２７０もやはり第２及び第３ラッチ２２０、２３０の出力データＡ０、Ａ１を格納しなければならないが、タイムマージンが足りないため、格納することができない。一般に、ラッチがデータを受信するためには、印加されるデータが同期化信号の立ち上がりエッジを基準として、セットアップタイム及びホールドタイムを満足させなければならないからである。したがって、第１及び第２非同期式遅延素子２６０、２７０が第２及び第３ラッチ２２０、２３０の出力を所定時間遅延させるので、次にアクティブになる第２同期化信号ＤＱＳＦＰ４Ｄに出力データＡ０、Ａ１がセットアップタイム及びホールドタイムを満足させるようにし、第４及び第５ラッチ２６０、２７０がデータを受けられるようにする。
【００６２】
したがって、前述した本発明に係る半導体メモリ素子のデータ入力装置は、非同期式遅延素子を用いてデータを格納することで、信号の立ち上がり及び立ち下がりエッジに同期して行われる持続的なシフト駆動を低減でき、電流消費を防止する。また、同期化信号を用いるブロック数が減ることから、従来よりも少ない駆動力を有するドライバを用いて同期化信号を供給できるので、ドライバのサイズのみならず、それによる電流消費も同様に低減することができる。
【００６３】
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００６４】
【図１】一般のＤＤＲ２ ＳＤＲＡＭを示すブロック構成図である。
【図２】従来技術に係る半導体メモリ素子のデータ入力装置のブロック構成図である。
【図３】図２に示すデータ入力装置の動作タイミングチャートである。
【図４】本発明の一実施形態に係る半導体メモリ素子のデータ入力装置のブロック構成図である。
【図５】図４の第１非同期式遅延の内部回路図である。
【図６】図４の第１ラッチの内部回路図である。
【図７】図４〜図６に示すデータ入力装置の動作タイミングチャートである。
【符号の説明】
【００６５】
１００            バッファ
２００、３００    同期化手段
２００            ラッチ部
３００            遅延部
４００            同期化制御手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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