(57)【要約】【課題】ポートの異常の有無を検出できるマルチポートメモリ素子を提供する。【解決手段】直列入出力データ通信を提供する第１パッドと、並列入出力データ通信を提供する第２パッドと、第１パッドを媒介に外部装置と直列入出力データ通信を行うポートと、ポートと並列入出力データ通信を行う複数のバンクと、ポートから出力される第１信号をバンクに伝達する第１データバスと、バンクから出力される第２信号をポートに伝達する第２データバスとを備え、テストモードの際、第２パッドから並列に入力されるテスト信号を第２データバスに伝達し、第１データバスに伝達されるテストデータを第２パッドに伝達し、ポートを介して直列化されて出力されるテスト信号を受信して、再びポートに伝達する。【選択図】図３
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【特許請求の範囲】
【請求項１】
直列入／出力データ通信を提供する複数の第１パッドと、
並列入／出力データ通信を提供する複数の第２パッドと、
前記第１パッドを媒介に外部装置と直列入／出力データ通信を行う複数のポートと、
前記ポートと並列入／出力データ通信を行う複数のバンクと、
前記ポートから出力される第１信号を前記バンクに伝達する第１データバスと、
前記バンクから出力される第２信号を前記ポートに伝達する第２データバスと、
テストモード制御信号に応答して、テストモードイネーブル信号を生成するテストモード決定部と、
前記テストモードの際、前記テストモードイネーブル信号により動作して、前記第２パッドから並列に入力されるテスト信号を前記第２データバスに伝達し、前記第１データバスに伝達されるテストデータを前記第２パッドに伝達するテスト入／出力制御部と、
前記テストモードの際、前記テストモードイネーブル信号に応答して、前記ポートを介して直列化されて出力されるテスト信号を受信して、前記ポートに伝達する選択部と
を備えることを特徴とするマルチポートメモリ素子。
【請求項２】
前記第１パッドが、
外部から直列に入力される入力信号を受信して、前記選択部に伝達する第１受信パッドと、
前記ポートから直列に出力される出力信号を受信して、外部に出力する第１送信パッドと
を備えることを特徴とする請求項１に記載のマルチポートメモリ素子。
【請求項３】
前記ポートが、前記テストモードの際、前記第２データバスを介して並列に入力される前記テスト信号を受信し直列化して、前記第１送信パッドに伝達することを特徴とする請求項２に記載のマルチポートメモリ素子。
【請求項４】
前記選択部が、前記テストモードの際、前記テストモードイネーブル信号に応答して、前記ポートから直列化されて出力される前記テスト信号と、前記第１受信パッドから入力される入力信号とのうち、前記テスト信号を選択して出力することを特徴とする請求項３に記載のマルチポートメモリ素子。
【請求項５】
前記第２パッドが、
外部から並列に入力されるテスト信号を受信して、前記テスト入／出力制御部に伝達する第２受信パッドと、
前記テスト入／出力制御部から出力されるテストデータを外部に出力する第２送信パッドと
を備えることを特徴とする請求項４に記載のマルチポートメモリ素子。
【請求項６】
前記テスト入／出力制御部が、前記テストモードイネーブル信号に応答して、前記第２受信パッドから入力されるテスト信号を受信して、前記第２データバスに伝達することを特徴とする請求項５に記載のマルチポートメモリ素子。
【請求項７】
前記テスト入／出力制御部が、前記テストモードイネーブル信号に応答して、前記ポートから前記第１データバスを媒介に入力されるテストデータを受信して、前記第２送信パッドに出力することを特徴とする請求項５に記載のマルチポートメモリ素子。
【請求項８】
前記テスト入／出力制御部が、
前記テストモードイネーブル信号に応答して、前記第２受信パッドから入力されるテスト信号を受信して、前記第２データバスに伝達するテスト信号伝送部と、
前記テストモードイネーブル信号に応答して、前記ポートから前記第１データバスを媒介に入力されるテストデータを受信して、前記第２送信パッドに伝達するテストデータ伝送部と
を備えることを特徴とする請求項５に記載のマルチポートメモリ素子。
【請求項９】
前記テスト信号伝送部が、
前記第２受信パッドから入力されるテスト信号を受信する受信部と、
前記受信部から入力されるテスト信号を整列する整列器と、
前記整列器から出力されるテスト信号を前記第２データバスに載せて送信するドライバーと
を備えることを特徴とする請求項８に記載のマルチポートメモリ素子。
【請求項１０】
前記テストデータ伝送部が、
前記第１データバスから伝達されるテストデータを受信する受信部と、
前記受信部から入力されるテストデータを整列する整列器と、
前記整列器から出力されるテストデータを前記第２送信パッドに伝達するドライバーと
を備えることを特徴とする請求項８に記載のマルチポートメモリ素子。
【請求項１１】
前記整列器が、内部クロックに同期して動作することを特徴とする請求項９又は１０に記載のマルチポートメモリ素子。
【請求項１２】
前記内部クロックが、外部から入力される基準クロックと同じ波形を有することを特徴とする請求項１１に記載のマルチポートメモリ素子。
【請求項１３】
前記内部クロックが、外部から入力される外部クロックの周期と位相とが変更されたクロックであることを特徴とする請求項１１に記載のマルチポートメモリ素子。
【請求項１４】
前記ポートが、前記テストモードの際、前記テスト入／出力制御部から前記第２データバスを媒介に入力されるテスト信号を受信し直列化して、前記第１送信パッドに出力することを特徴とする請求項４に記載のマルチポートメモリ素子。
【請求項１５】
前記ポートが、前記テストモードの際、前記選択部から出力されるテスト信号を並列化して、前記テストデータを前記第１データバスに載せて送信することを特徴とする請求項４に記載のマルチポートメモリ素子。
【請求項１６】
前記ポートが、
前記選択部から入力されるテスト信号をサンプリングするサンプラーと、
前記サンプラーを介してサンプリングされた信号を並列化する並列化器と、
前記並列化器を介して並列化されたテストデータを前記第１データバスに載せて送信する出力部と、
前記第２データバスを媒介に並列に伝達されるテスト信号をラッチするラッチ部と、
前記ラッチ部を介してラッチされたテスト信号を直列化する直列化器と、
前記直列化器を介して直列化されたテスト信号を第１送信パッドに出力するドライバーと
を備えることを特徴とする請求項１４又は１５に記載のマルチポートメモリ素子。
【請求項１７】
前記ポートを介して直列化または並列化される入出力信号の同期を制御するために必要な内部クロックを生成するクロック生成部をさらに備えることを特徴とする請求項１６に記載のマルチポートメモリ素子。
【請求項１８】
前記クロック生成部が、外部から基準クロックを受信して、前記内部クロックを生成することを特徴とする請求項１７に記載のマルチポートメモリ素子。
【請求項１９】
前記バンクが、前記テストモードの際、前記テストモードイネーブル信号に応答して、前記第２信号が前記第２データバスに出力されることを遮断する出力ドライバーを備えることを特徴とする請求項４に記載のマルチポートメモリ素子。
【請求項２０】
前記出力ドライバーが、前記テストモードイネーブル信号に応答して、出力を高抵抗状態に維持することを特徴とする請求項１９に記載のマルチポートメモリ素子。
【請求項２１】
前記出力ドライバーが、前記正常動作モードの際、前記第２信号を前記第２データバスに出力することを特徴とする請求項２０に記載のマルチポートメモリ素子。
【請求項２２】
前記テストモード制御信号が、前記第２パッドを介して受信されることを特徴とする請求項４に記載のマルチポートメモリ素子。
【請求項２３】
前記テストモード制御信号が、前記第１パッドを介して受信されることを特徴とする請求項４に記載のマルチポートメモリ素子。
【請求項２４】
前記テストモード制御信号を受信する第３パッドをさらに備えることを特徴とする請求項４に記載のマルチポートメモリ素子。
【請求項２５】
前記第１データバスが、前記ポートごとに各々同じ個数のバスが割り当てられることを特徴とする請求項４に記載のマルチポートメモリ素子。
【請求項２６】
前記第２データバスが、前記ポートごとに各々同じ個数のバスが割り当てられることを特徴とする請求項４に記載のマルチポートメモリ素子。
【請求項２７】
直列入／出力データ通信を提供する複数の第１パッドと、
並列入／出力データ通信を提供する複数の第２パッドと、
前記第１パッドを媒介に外部装置と直列入／出力データ通信を行う複数のポートと、
前記ポートと並列入／出力データ通信を行う複数のバンクと、
前記ポートから出力される第１信号を前記バンクに伝達する第１データバスと、
前記バンクから出力される第２信号を前記ポートに伝達する第２データバスと、
テストモード制御信号に応答して、テストモードイネーブル信号及びポート選択信号を生成するテストモード決定部と、
前記テストモードの際、前記テストモードイネーブル信号により動作して、前記第２パッドから並列に入力されるテスト信号を前記第２データバスに伝達し、前記第１データバスに伝達されるテストデータを前記第２パッドに伝達するテスト入／出力制御部と、
前記テストモードの際、前記ポート選択信号に応答して、前記ポートを介して直列化されて出力されるテスト信号を受信して、前記ポートに伝達する選択部と
を備えることを特徴とするマルチポートメモリ素子。
【請求項２８】
前記第１パッドが、
外部から直列に入力される入力信号を受信して、前記選択部に伝達する第１受信パッドと、
前記ポートから直列に出力される出力信号を受信して、外部に出力する第１送信パッドと
を備えることを特徴とする請求項２７に記載のマルチポートメモリ素子。
【請求項２９】
前記ポートが、前記テストモードの際、前記第２データバスを介して並列に入力される前記テスト信号を受信し直列化して、前記第１送信パッドに伝達することを特徴とする請求項２８に記載のマルチポートメモリ素子。
【請求項３０】
前記選択部が、前記テストモードの際、前記ポート選択信号に応答して、前記ポートから直列化されて出力される前記テスト信号と、前記第１受信パッドから入力される入力信号とのうち、前記テスト信号を選択して出力することを特徴とする請求項２９に記載のマルチポートメモリ素子。
【請求項３１】
前記第２パッドが、
外部から並列に入力されるテスト信号を受信して、前記テスト入／出力制御部に伝達する第２受信パッドと、
前記テスト入／出力制御部から出力されるテストデータを外部に出力する第２送信パッドと
を備えることを特徴とする請求項３０に記載のマルチポートメモリ素子。
【請求項３２】
前記テスト入／出力制御部が、前記テストモードイネーブル信号に応答して、前記第２受信パッドから入力されるテスト信号を受信して、前記第２データバスに伝達することを特徴とする請求項３１に記載のマルチポートメモリ素子。
【請求項３３】
前記テスト入／出力制御部が、前記テストモードイネーブル信号に応答して、前記ポートから前記第１データバスを媒介に入力されるテストデータを受信して、前記第２送信パッドに出力することを特徴とする請求項３１に記載のマルチポートメモリ素子。
【請求項３４】
前記テスト入／出力制御部が、
前記テストモードイネーブル信号に応答して、前記第２受信パッドから入力されるテスト信号を受信して、前記第２データバスに伝達するテスト信号伝送部と、
前記テストモードイネーブル信号に応答して、前記ポートから前記第１データバスを媒介に入力されるテストデータを受信して、前記第２送信パッドに伝達するテストデータ伝送部と
を備えることを特徴とする請求項３１に記載のマルチポートメモリ素子。
【請求項３５】
前記テスト信号伝送部が、
前記第２受信パッドから入力されるテスト信号を受信する受信部と、
前記受信部から入力されるテスト信号を整列する整列器と、
前記整列器から出力されるテスト信号を前記第２データバスに載せて送信するドライバーと
を備えることを特徴とする請求項３４に記載のマルチポートメモリ素子。
【請求項３６】
前記テストデータ伝送部が、
前記第１データバスから伝達されるテストデータを受信する受信部と、
前記受信部から入力されるテストデータを整列する整列器と、
前記整列器から出力されるテストデータを前記第２送信パッドに伝達するドライバーと
を備えることを特徴とする請求項３４に記載のマルチポートメモリ素子。
【請求項３７】
前記ポートが、前記テストモードの際、前記テスト入／出力制御部から前記第２データバスを媒介に入力されるテスト信号を受信し直列化して、前記第１送信パッドに出力することを特徴とする請求項３０に記載のマルチポートメモリ素子。
【請求項３８】
前記ポートが、前記テストモードの際、前記選択部から出力されるテスト信号を並列化して、前記テストデータを前記第１データバスに載せて送信することを特徴とする請求項３０に記載のマルチポートメモリ素子。
【請求項３９】
前記ポートが、
前記選択部から入力されるテスト信号をサンプリングするサンプラーと、
前記サンプラーを介してサンプリングされた信号を並列化する並列化器と、
前記並列化器を介して並列化されたテストデータを前記第１データバスに載せて送信する出力部と、
前記第２データバスを媒介に並列に伝達されるテスト信号をラッチするラッチ部と、
前記ラッチ部を介してラッチされたテスト信号を直列化する直列化器と、
前記直列化器を介して直列化されたテスト信号を第１送信パッドに出力するドライバーと
を備えることを特徴とする請求項３７又は３８に記載のマルチポートメモリ素子。
【請求項４０】
前記ポートを介して直列化または並列化される入出力信号の同期を制御するために必要な内部クロックを生成するクロック生成部をさらに備えることを特徴とする請求項３９に記載のマルチポートメモリ素子。
【請求項４１】
前記クロック生成部が、外部から基準クロックを受信して、前記内部クロックを生成することを特徴とする請求項４０に記載のマルチポートメモリ素子。
【請求項４２】
前記バンクが、前記テストモードの際、前記テストモードイネーブル信号に応答して、前記第２信号が前記第２データバスに出力されることを遮断する出力ドライバーを備えることを特徴とする請求項３０に記載のマルチポートメモリ素子。
【請求項４３】
前記出力ドライバーが、前記テストモードイネーブル信号に応答して、出力が高抵抗状態に維持されることを特徴とする請求項４２に記載のマルチポートメモリ素子。
【請求項４４】
前記出力ドライバーが、前記正常動作モードの際、前記第２信号を前記第２データバスに出力することを特徴とする請求項４２に記載のマルチポートメモリ素子。
【請求項４５】
前記テストモード制御信号が、前記第２パッドを介して受信されることを特徴とする請求項３０に記載のマルチポートメモリ素子。
【請求項４６】
前記テストモード制御信号が、前記第１パッドを介して受信されることを特徴とする請求項３０に記載のマルチポートメモリ素子。
【請求項４７】
前記テストモード制御信号を受信する第３パッドをさらに備えることを特徴とする請求項３０に記載のマルチポートメモリ素子。
【請求項４８】
前記第１データバスが、前記ポートごとに各々同じ個数のバスが割り当てられることを特徴とする請求項３０に記載のマルチポートメモリ素子。
【請求項４９】
前記第２データバスが、前記ポートごとに各々同じ個数のバスが割り当てられることを特徴とする請求項３０に記載のマルチポートメモリ素子。
【請求項５０】
直列入／出力データ通信を提供する複数のパッドと、
前記パッドを媒介に外部装置と直列入／出力データ通信を行う複数のポートと、
前記ポートと並列入／出力データ通信を行う複数のバンクと、
前記ポートから出力される第１信号を前記バンクに伝達する第１データバスと、
前記バンクから出力される第２信号を前記ポートに伝達する第２データバスと、
テストモード制御信号を受信して、テストモードイネーブル信号を生成するテストモード決定部と、
前記テストモードの際、前記テストモードイネーブル信号により動作して、前記パッドから並列に入力されるテスト信号を前記第２データバスに伝達し、前記第１データバスに伝達されるテストデータを前記パッドに伝達するテスト入／出力制御部と、
前記テストモードの際、前記テストモードイネーブル信号に応答して、前記ポートを介して直列化されて前記パッドに伝達されるテスト信号を受信して、前記ポートに伝達する選択部と
を備えることを特徴とするマルチポートメモリ素子。
【請求項５１】
前記パッドが、
外部から直列に入力される入力信号を受信して、前記選択部に伝達する受信パッドと、
前記ポートから直列に出力される出力信号を受信して、外部に出力する送信パッドと
を備えることを特徴とする請求項５０に記載のマルチポートメモリ素子。
【請求項５２】
前記ポートが、前記テストモードの際、前記第２データバスを介して並列に入力される前記テスト信号を受信し直列化して、前記送信パッドに伝達することを特徴とする請求項５１に記載のマルチポートメモリ素子。
【請求項５３】
前記選択部が、前記テストモードの際、前記テストモードイネーブル信号に応答して、前記ポートから直列化されて出力される前記テスト信号と、前記受信パッドから入力される入力信号とのうち、前記テスト信号を選択して出力することを特徴とする請求項５２に記載のマルチポートメモリ素子。
【請求項５４】
前記テスト入／出力制御部が、前記テストモードイネーブル信号に応答して、前記受信パッドから入力されるテスト信号を受信して、前記第２データバスに伝達することを特徴とする請求項５３に記載のマルチポートメモリ素子。
【請求項５５】
前記テスト入／出力制御部が、前記テストモードイネーブル信号に応答して、前記ポートから前記第１データバスを媒介に入力されるテストデータを受信して、前記送信パッドに出力することを特徴とする請求項５３に記載のマルチポートメモリ素子。
【請求項５６】
前記テスト入／出力制御部が、
前記テストモードイネーブル信号に応答して、前記受信パッドから入力されるテスト信号を受信して、前記第２データバスに伝達するテスト信号伝送部と、
前記テストモードイネーブル信号に応答して、前記ポートから前記第１データバスを媒介に入力されるテストデータを受信して、前記送信パッドに伝達するテストデータ伝送部と
を備えることを特徴とする請求項５３に記載のマルチポートメモリ素子。
【請求項５７】
前記テスト信号伝送部が、
前記受信パッドから入力されるテスト信号を受信する受信部と、
前記受信部から入力されるテスト信号を整列する整列器と、
前記整列器から出力されるテスト信号を前記第２データバスに載せて送信するドライバーと
を備えることを特徴とする請求項５６に記載のマルチポートメモリ素子。
【請求項５８】
前記テストデータ伝送部が、
前記第１データバスから伝達されるテストデータを受信する受信部と、
前記受信部から入力されるテストデータを整列する整列器と、
前記整列器から出力されるテストデータを前記送信パッドに伝達するドライバーと
を備えることを特徴とする請求項５６に記載のマルチポートメモリ素子。
【請求項５９】
前記整列器が、内部クロックに同期して動作することを特徴とする請求項５７又は５８に記載のマルチポートメモリ素子。
【請求項６０】
前記内部クロックが、外部から入力される基準クロックと同じ波形を有することを特徴とする請求項５９に記載のマルチポートメモリ素子。
【請求項６１】
前記内部クロックが、外部から入力される外部クロックの周期と位相とが変更されたクロックであることを特徴とする請求項６０に記載のマルチポートメモリ素子。
【請求項６２】
前記ポートが、前記テストモードの際、前記テスト入／出力制御部から前記第２データバスを媒介に入力されるテスト信号を受信し直列化して、前記送信パッドに出力することを特徴とする請求項５３に記載のマルチポートメモリ素子。
【請求項６３】
前記ポートが、前記テストモードの際、前記選択部から出力されるテスト信号を並列化して、前記テストデータを前記第１データバスに載せて送信することを特徴とする請求項５３に記載のマルチポートメモリ素子。
【請求項６４】
前記ポートが、
前記選択部から入力されるテスト信号をサンプリングするサンプラーと、
前記サンプラーを介してサンプリングされた信号を並列化する並列化器と、
前記並列化器を介して並列化されたテストデータを前記第１データバスに載せて送信する出力部と、
前記第２データバスを媒介に並列に伝達されるテスト信号をラッチするラッチ部と、
前記ラッチ部を介してラッチされたテスト信号を直列化する直列化器と、
前記直列化器を介して直列化されたテスト信号を送信パッドに出力するドライバーと
を備えることを特徴とする請求項６２又は６３に記載のマルチポートメモリ素子。
【請求項６５】
前記ポートを介して直列化または並列化される入出力信号の同期を制御するために必要な内部クロックを生成するクロック生成部をさらに備えることを特徴とする請求項６４に記載のマルチポートメモリ素子。
【請求項６６】
前記クロック生成部が、外部から基準クロックを受信して、前記内部クロックを生成することを特徴とする請求項６５に記載のマルチポートメモリ素子。
【請求項６７】
前記バンクが、前記テストモードの際、前記テストモードイネーブル信号に応答して、前記第２信号が前記第２データバスに出力されることを遮断する出力ドライバーを備えることを特徴とする請求項５３に記載のマルチポートメモリ素子。
【請求項６８】
前記出力ドライバーが、前記テストモードイネーブル信号に応答して、出力を高抵抗状態に維持することを特徴とする請求項６７に記載のマルチポートメモリ素子。
【請求項６９】
前記出力ドライバーが、前記正常動作モードの際、前記第２信号を前記第２データバスに出力することを特徴とする請求項６８に記載のマルチポートメモリ素子。
【請求項７０】
前記テストモード制御信号が、前記第２パッドを介して受信されることを特徴とする請求項５３に記載のマルチポートメモリ素子。
【請求項７１】
前記テストモード制御信号が、前記第１パッドを介して受信されることを特徴とする請求項５３に記載のマルチポートメモリ素子。
【請求項７２】
前記テストモード制御信号を受信する第３パッドをさらに備えることを特徴とする請求項５３に記載のマルチポートメモリ素子。
【請求項７３】
前記第１データバスが、前記ポートごとに各々同じ個数のバスが割り当てられることを特徴とする請求項５３に記載のマルチポートメモリ素子。
【請求項７４】
前記第２データバスが、前記ポートごとに各々同じ個数のバスが割り当てられることを特徴とする請求項５３に記載のマルチポートメモリ素子。
【請求項７５】
直列入／出力データ通信を提供する複数のパッドと、
前記パッドを媒介に外部装置と直列入／出力データ通信を行う複数のポートと、
前記ポートと並列入／出力データ通信を行う複数のバンクと、
前記ポートから出力される第１信号を前記バンクに伝達する第１データバスと、
前記バンクから出力される第２信号を前記ポートに伝達する第２データバスと、
テストモード制御信号を受信して、テストモードイネーブル信号及びポート選択信号を生成するテストモード決定部と、
前記テストモードの際、前記テストモードイネーブル信号により動作して、前記パッドから並列に入力されるテスト信号を前記第２データバスに伝達し、前記第１データバスに伝達されるテストデータを前記パッドに伝達するテスト入／出力制御部と、
前記テストモードの際、前記ポート選択信号に応答して、前記ポートを介して直列化されて前記パッドに伝達されるテスト信号を受信して、前記ポートに伝達する選択部と
を備えることを特徴とするマルチポートメモリ素子。
【請求項７６】
前記パッドが、
外部から直列に入力される入力信号を受信して、前記選択部に伝達する受信パッドと、
前記ポートから直列に出力される出力信号を受信して、外部に出力する送信パッドと
を備えることを特徴とする請求項７５に記載のマルチポートメモリ素子。
【請求項７７】
前記ポートが、前記テストモードの際、前記第２データバスを介して並列に入力される前記テスト信号を受信し直列化して、前記送信パッドに伝達することを特徴とする請求項７６に記載のマルチポートメモリ素子。
【請求項７８】
前記選択部が、前記テストモードの際、前記テストモードイネーブル信号に応答して、前記ポートから直列化されて出力される前記テスト信号と、前記受信パッドから入力される入力信号とのうち、前記テスト信号を選択して出力することを特徴とする請求項７７に記載のマルチポートメモリ素子。
【請求項７９】
前記テスト入／出力制御部が、前記テストモードイネーブル信号に応答して、前記受信パッドから入力されるテスト信号を受信して、前記第２データバスに伝達することを特徴とする請求項７８に記載のマルチポートメモリ素子。
【請求項８０】
前記テスト入／出力制御部が、前記テストモードイネーブル信号に応答して、前記ポートから前記第１データバスを媒介に入力されるテストデータを受信して、前記送信パッドに出力することを特徴とする請求項７８に記載のマルチポートメモリ素子。
【請求項８１】
前記テスト入／出力制御部が、
前記テストモードイネーブル信号に応答して、前記受信パッドから入力されるテスト信号を受信して、前記第２データバスに伝達するテスト信号伝送部と、
前記テストモードイネーブル信号に応答して、前記ポートから前記第１データバスを媒介に入力されるテストデータを受信して、前記送信パッドに伝達するテストデータ伝送部と、
を備えることを特徴とする請求項７８に記載のマルチポートメモリ素子。
【請求項８２】
前記テスト信号伝送部が、
前記受信パッドから入力されるテスト信号を受信する受信部と、
前記受信部から入力されるテスト信号を整列する整列器と、
前記整列器から出力されるテスト信号を前記第２データバスに載せて送信するドライバーと
を備えることを特徴とする請求項８１に記載のマルチポートメモリ素子。
【請求項８３】
前記テストデータ伝送部が、
前記第１データバスから伝達されるテストデータを受信する受信部と、
前記受信部から入力されるテストデータを整列する整列器と、
前記整列器から出力されるテストデータを前記送信パッドに伝達するドライバーと
を備えることを特徴とする請求項８１に記載のマルチポートメモリ素子。
【請求項８４】
前記ポートが、前記テストモードの際、前記テスト入／出力制御部から前記第２データバスを媒介に入力されるテスト信号を受信し直列化して、前記送信パッドに出力することを特徴とする請求項７８に記載のマルチポートメモリ素子。
【請求項８５】
前記ポートが、前記テストモードの際、前記選択部から出力されるテスト信号を並列化して、前記テストデータを前記第１データバスに載せて送信することを特徴とする請求項７８に記載のマルチポートメモリ素子。
【請求項８６】
前記ポートが、
前記選択部から入力されるテスト信号をサンプリングするサンプラーと、
前記サンプラーを介してサンプリングされた信号を並列化する並列化器と、
前記並列化器を介して並列化されたテストデータを前記第１データバスに載せて送信する出力部と、
前記第２データバスを媒介に並列に伝達されるテスト信号をラッチするラッチ部と、
前記ラッチ部を介してラッチされたテスト信号を直列化する直列化器と、
前記直列化器を介して直列化されたテスト信号を送信パッドに出力するドライバーと
を備えることを特徴とする請求項８５に記載のマルチポートメモリ素子。
【請求項８７】
前記ポートを介して直列化または並列化される入出力信号の同期を制御するために必要な内部クロックを生成するクロック生成部をさらに備えることを特徴とする請求項８６に記載のマルチポートメモリ素子。
【請求項８８】
前記クロック生成部が、外部から基準クロックを受信して、前記内部クロックを生成することを特徴とする請求項８７に記載のマルチポートメモリ素子。
【請求項８９】
前記バンクが、前記テストモードの際、前記テストモードイネーブル信号に応答して、前記第２信号が前記第２データバスに出力されることを遮断する出力ドライバーを備えることを特徴とする請求項７８に記載のマルチポートメモリ素子。
【請求項９０】
前記出力ドライバーが、前記テストモードイネーブル信号に応答して、出力が高抵抗状態に維持されることを特徴とする請求項８９に記載のマルチポートメモリ素子。
【請求項９１】
前記出力ドライバーが、前記正常動作モードの際、前記第２信号を前記第２データバスに出力することを特徴とする請求項９０に記載のマルチポートメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に外部装置と複数の処理を行なうために、直列入／出力インターフェスを有するマルチポートメモリ素子でのポート不良の検出に関する。
【背景技術】
【０００２】
一般に、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）をはじめとする殆どのメモリ素子は、１つのポート（１つのポートに複数の入／出力ピンセット（ｐｉｎ  ｓｅｔ）が存在する）を備える。すなわち、外部チップセットとのデータ交換のために、１つのポートのみを備えている。このような単一ポートを有するメモリ素子は、複数の入／出力ピンに接続した信号線を介して、同時に複数のビットのデータを伝送する並列入／出力インターフェスを用いている。すなわち、複数の入／出力ピンを介して外部素子とデータを並列に交換する。
【０００３】
上述した入／出力インターフェスは、互いに異なる機能を有する単位素子を信号線で互いに接続して、送／受信データを相手に正確に伝送する電気的、機械的取扱方法をいい、後述する入／出力インターフェスもこれと同じ意味で理解すべきである。また、信号線は、通常、アドレス信号、データ信号及び制御信号などのような信号を伝送するバスをいい、後述する信号線は、説明の便宜上、全てバスと称する。
【０００４】
並列入／出力インターフェスは、複数のバスを介して同時に複数のビットのデータを伝送できるから、データ処理の効率速度に優れているため、速い速度を要する短い距離の伝送に主に用いられている。しかしながら、並列入／出力インターフェスは、入／出力データを伝送するためのバスが増加し、また、距離が長くなれば、製品単価が高くなる。また、マルチメディアシステムのハードウェアの側面から見るとき、単一ポートという制約のため、多様なマルチメディア機能に対応するためには、複数のメモリ素子を独立的に構成することになる。さもないと、１つの機能に対する動作が行われるときには、他の機能の動作を同時に行うことができないという短所が発生する。
【０００５】
上述したような並列入／出力インターフェスの短所を考慮して、並列入／出力インターフェスを有するメモリ素子を直列入／出力インターフェスに転換しようとする努力が続いており、また、他の直列入／出力インターフェスを有する装置との互換性の拡張などを考慮して、半導体メモリ素子の入出力環境の直列入／出力インターフェスへの転換が求められている。なお、表示装置、例えば、ＨＤＴＶ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  ＴｅｌｅＶｉｓｉｏｎ）やＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ  ＴＶ）のような表示装置では、オーディオやビデオなどの応用素子が内蔵されており、このような応用素子は、独立的なデータ処理が求められるため、複数のポートを介して直列入／出力インターフェスを有するマルチポートメモリ素子の開発が切実に求められているのが現状である。
【０００６】
従来提案されている直列入／出力インターフェスを有するマルチポートメモリ素子（例えば、特許文献１参照。）には、直列入／出力信号を処理する処理部と、汎用ＤＲＡＭ素子のように並列低速動作を行うＤＲＡＭコア部が、同一ウエハ上にワンチップ内に具現されている。
【０００７】
図１には、従来の技術に係る直列入／出力インターフェスを有するマルチポートメモリ素子の一例が示されている。ここでは、説明の便宜のため、２個のポートＰＯＲＴ０，ＰＯＲＴ１と、４個のバンクＢＡＮＫ０〜ＢＡＮＫ３とで構成されたマルチポートメモリ素子を一例に挙げて示した。
【０００８】
同図に示すように、従来の技術に係る直列入／出力インターフェスを有するマルチポートメモリ素子は、直列入出力パッドＴＸ０＋，ＴＸ０−，ＲＸ０＋，ＲＸ０−、ポートＰＯＲＴ０、ＰＯＲＴ１、バンクＢＡＮＫ０〜ＢＡＮＫ３、及びグローバルデータバスからなる。
【０００９】
このような構成を有するマルチポートメモリ素子は、ポートＰＯＲＴ０、ＰＯＲＴ１から入力される入力信号（以下、入力有効データ信号という）が全てのバンクＢＡＮＫ０〜ＢＡＮＫ３に入力され、バンクＢＡＮＫ０〜ＢＡＮＫ３から出力される出力信号（以下、出力有効データ信号という）も、全てのポートＰＯＲＴ０、ＰＯＲＴ１に選択的に伝達され得る。
【００１０】
このために、ポートＰＯＲＴ０、ＰＯＲＴ１とバンクＢＡＮＫ０〜ＢＡＮＫ３とは、グローバルデータバスＧＩＯを介して互いに接続する。グローバルデータバスは、ポートＰＯＲＴ０、ＰＯＲＴ１から伝送された入力有効データ信号をバンクＢＡＮＫ０〜ＢＡＮＫ３に伝達するための入力用バスＰＲＸ０＜０：３＞，ＰＲＸ１＜０：３＞と、バンクＢＡＮＫ０〜ＢＡＮＫ３から伝送された出力有効データ信号をポートＰＯＲＴ０、ＰＯＲＴ１に伝達するための出力用バスＰＴＸ０＜０：３＞、ＰＴＸ１＜０：３＞とからなる。
【００１１】
このように、グローバルデータバスは、入力用バスＰＲＸ０＜０：３＞、ＰＲＸ１＜０：３＞と、出力用バスＰＴＸ０＜０：３＞、ＰＴＸ１＜０：３＞とに分離される。入力用バスＰＲＸ０＜０：３＞、ＰＲＸ１＜０：３＞は、各ポートＰＯＲＴ０、ＰＯＲＴ１から伝送された並列化された入力有効データ信号を全てのバンクＢＡＮＫ０〜ＢＡＮＫ３に伝達する。出力用バスＰＴＸ０＜０：３＞、ＰＴＸ１＜０：３＞は、全てのバンクＢＡＮＫ０〜ＢＡＮＫ３から伝送された並列化された入力有効データ信号を全てのポートＰＯＲＴ０、ＰＯＲＴ１に伝達する。
【００１２】
一方、各ポートＰＯＲＴ０、ＰＯＲＴ１から出力される入力有効データ信号には、バンクＢＡＮＫ０〜ＢＡＮＫ３を選択するバンク選択信号に対するデータも含まれているため、各バンクＢＡＮＫ０〜ＢＡＮＫ３には、どのポートからどのバンクへのアクセスが行われているか、そのデータを知らせる信号が入力される。これにより、ポートのデータを選択的にバンク内部に伝達し、バンクのデータを各ポートに指定されたグローバルデータバスに伝達するようになる。
【００１３】
ポートＰＯＲＴ０、ＰＯＲＴ１は、直列高速受信パッドＲＸ０＋，ＲＸ０−で入力される信号を低速データ通信方式である並列化された入力有効データ信号に転換し、入力用バスＰＲＸ０＜０：３＞、ＰＲＸ１＜０：３＞を介してバンクＢＡＮＫ０〜ＢＡＮＫ３のＤＲＡＭコア領域に伝達し、バンクＢＡＮＫ０〜ＢＡＮＫ３のＤＲＡＭコアから出力される並列化された出力有効データ信号を高速データ通信方式である直列化された信号に転換して出力するサーデス（ＳＥＲＤＥＳ）回路を備える。ここで、サーデス回路は、直列化器と並列化器を備える。
【００１４】
図２は、図１に示すポートＰＯＲＴ０の内部構成を示す構成図である。
【００１５】
まず、同図に示すように、ポートＰＯＲＴ０は、外部装置と直列入出力パッドＴＸ０＋，ＴＸ０−，ＲＸ０＋，ＲＸ０−を媒介に直列入／出力インターフェス方式によりデータ通信を行う。このとき、受信パッドＲＸ０＋，ＲＸ０−を介して入力される信号は、直列の高速入力信号であり、送信パッドＴＸ０＋，ＴＸ０−を介して出力される信号も直列の高速出力信号である。一般に、高速入出力信号は、スムーズな信号認識のために、差動信号により構成されており、このような差動入出力信号を各々入出力する直列入出力パッドＴＸ０＋，ＴＸ０−，ＲＸ０＋，ＲＸ０−を各々「＋」、「−」で表示して区分した。
【００１６】
一方、ポートＰＯＲＴ０は、ドライバー２１、直列化器２２、入力ラッチ部２３、クロック生成部２４、サンプラー２５、並列化器２６及びデータ出力部２７を備える。
【００１７】
ドライバー２１は、直列化器２２から直列化されて出力された出力有効データ信号を送信パッドＴＸ０＋，ＴＸ０−を媒介に外部装置に出力する。
【００１８】
直列化器２２は、クロック生成部２４から生成される内部クロックに同期して、入力ラッチ部２３を介して入力される並列化された出力有効データ信号を直列化して、ドライバー２１に出力する。
【００１９】
入力ラッチ部２３は、クロック生成部２４から生成される内部クロックに同期して、出力用バスＰＴＸ０＜０：３＞を介して出力される出力有効データ信号をラッチして、直列化器２２に伝達する。
【００２０】
サンプラー２５は、クロック生成部２４から生成された内部クロックに同期して、外部装置から受信パッドＲＸ０＋，ＲＸ０−を介して入力される外部信号をサンプリングして、並列化器２６に伝達する。
【００２１】
並列化器２６は、クロック生成部２４から生成された内部クロックに同期して、サンプラー２５を介して入力された外部信号を並列化して、入力有効データ信号をデータ出力部２７に伝達する。
【００２２】
データ出力部２７は、並列化器２６から入力される入力有効データ信号を受信して、入力用バスＰＲＸ０＜０；３＞に載せて送信する。
【００２３】
クロック生成部２４は、外部装置から入力される基準クロックＲＣＬＫを受信して、内部クロックを生成する。このとき、内部クロックは、基準クロックＲＣＬＫと同じ周期及び位相を有するクロックか、周期及び／または位相が変更されたクロックであり得る。また、クロック生成部２４は、基準クロックＲＣＬＫを利用して、一個の内部クロックを生成するか、互いに異なる周期と位相を有する少なくとも２つの内部クロックを生成することもできる。
【００２４】
図１に示す半導体メモリ素子に備えられた全てのポートは、図２に示すような構造を有し、このような構成を有するポートＰＯＲＴ０の動作特性を具体的に説明すれば、次の通りである。
【００２５】
まず、受信パッドＲＸ０＋，ＲＸ０−を介して外部装置から直列フレーム形態で高速で入力される外部信号が入力用バスＰＲＸ０＜０：３＞に載せて送信される過程を説明する。
【００２６】
まず、外部信号は、クロック生成部２４から出力される内部クロックに同期したサンプラー２５を介してサンプリングされる。サンプラー２５は、サンプリングされた外部信号を並列化器２６に伝達する。並列化器２６は、サンプラー２５と同様に、クロック生成部２４から出力される内部クロックに同期して、サンプラー２５を介して入力される外部信号を並列化し、並列化された入力有効データ信号をデータ出力部２７に出力する。データ出力部２７は、並列化器２６から出力された並列化された入力有効データ信号を入力用バスＰＲＸ０＜０：３＞に載せて送信する。
【００２７】
一方、出力用バスＰＴＸ０＜０：３＞を介して出力される並列化された出力有効データ信号を直列化された信号に変換して、送信パッドＴＸ０＋，ＴＸ０−を介して外部装置に出力する過程を説明する。
【００２８】
まず、並列化された出力有効データ信号は、出力用バスＰＴＸ０＜０：３＞を介して入力ラッチ部２３に伝達される。入力ラッチ部２３は、クロック生成部２４から出力された内部クロックに同期して、出力用バスＰＴＸ０＜０：３＞から伝達された出力有効データ信号をラッチして、直列化器２２に伝達する。直列化器２２は、入力ラッチ部２３と同様に、クロック生成部２４から出力された内部クロックに同期して、入力ラッチ部２３から伝達された出力有効データ信号を直列化して、ドライバー２１に伝達する。ドライバー２１は、直列化器２２を介して直列化された信号を受信して、送信パッドＴＸ０＋，ＴＸ０−を媒介に外部装置に出力する。
【００２９】
上述したように、従来の技術に係るマルチポートメモリ素子は、外部装置と高速で直列入／出力動作を行い、外部装置に入出力される入／出力信号を直／並列に転換する転換装置として機能するポートを備えている。このようなポートは、外部装置と複数の処理を行うための必須要素であって、ポートは、マルチポートメモリ素子の動作特性を決定する決定的な機能を果たす要素であるため、ポートに対する異常の有無を検証できる方案の提案が必要とされる。
【００３０】
しかしながら、現在の低速テスト装備を利用して、高速の直／並列転換装置であるポートの正常動作を検証する作業は容易ではない。例えば、テスト装備の一種であるテスターを使用する場合、テスターは、高速の信号入力に対応しなければならず、高速の信号出力を感知できなければならない。また、現在、汎用ＤＲＡＭ素子は、各入／出力信号を並列に処理して、ＤＲＡＭ素子の動作を検証するように具現されているため、相対的に高速で動作するポートの動作の可否を検証することは困難な状況である。また、テスト装備の検証能力も高速信号の入出力を生成又は感知することは困難な状況である。
【特許文献１】大韓民国特許出願第２００３−９３２７５号
【発明の開示】
【発明が解決しようとする課題】
【００３１】
本発明は、上述の問題を解決するためになされたものである。すなわち、その目的は、低速テスト装備を利用することにより、高速で動作する直／並列転換装置であるポートの異常の有無を安定的に検出できるマルチポートメモリ素子を提供することにある。
【課題を解決するための手段】
【００３２】
上記の目的を達成すべく、本発明に係るマルチポートメモリ素子によれば、直列入／出力データ通信を提供する複数の第１パッドと、並列入／出力データ通信を提供する複数の第２パッドと、前記第１パッドを媒介に外部装置と直列入／出力データ通信を行う複数のポートと、前記ポートと並列入／出力データ通信を行う複数のバンクと、前記ポートから出力される第１信号を前記バンクに伝達する第１データバスと、前記バンクから出力される第２信号を前記ポートに伝達する第２データバスと、テストモード制御信号に応答して、テストモードイネーブル信号を生成するテストモード決定部と、前記テストモードの際、前記テストモードイネーブル信号により動作して、前記第２パッドから並列に入力されるテスト信号を前記第２データバスに伝達し、前記第１データバスに伝達されるテストデータを前記第２パッドに伝達するテスト入／出力制御部と、前記テストモードの際、前記テストモードイネーブル信号に応答して、前記ポートを介して直列化されて出力されるテスト信号を受信して、前記ポートに伝達する選択部とを備える。
【００３３】
また、上記の目的を達成すべく、本発明に係る別のマルチポートメモリ素子によれば、直列入／出力データ通信を提供する複数の第１パッドと、並列入／出力データ通信を提供する複数の第２パッドと、前記第１パッドを媒介に外部装置と直列入／出力データ通信を行う複数のポートと、前記ポートと並列入／出力データ通信を行う複数のバンクと、前記ポートから出力される第１信号を前記バンクに伝達する第１データバスと、前記バンクから出力される第２信号を前記ポートに伝達する第２データバスと、テストモード制御信号に応答して、テストモードイネーブル信号及びポート選択信号を生成するテストモード決定部と、前記テストモードの際、前記テストモードイネーブル信号により動作して、前記第２パッドから並列に入力されるテスト信号を前記第２データバスに伝達し、前記第１データバスに伝達されるテストデータを前記第２パッドに伝達するテスト入／出力制御部と、前記テストモードの際、前記ポート選択信号に応答して、前記ポートを介して直列化されて出力されるテスト信号を受信して、前記ポートに伝達する選択部とを備える。
【００３４】
また、上記の目的を達成すべく、本発明に係る別のマルチポートメモリ素子によれば、直列入／出力データ通信を提供する複数のパッドと、前記パッドを媒介に外部装置と直列入／出力データ通信を行う複数のポートと、前記ポートと並列入／出力データ通信を行う複数のバンクと、前記ポートから出力される第１信号を前記バンクに伝達する第１データバスと、前記バンクから出力される第２信号を前記ポートに伝達する第２データバスと、テストモード制御信号を受信して、テストモードイネーブル信号を生成するテストモード決定部と、前記テストモードの際、前記テストモードイネーブル信号により動作して、前記パッドから並列に入力されるテスト信号を前記第２データバスに伝達し、前記第１データバスに伝達されるテストデータを前記パッドに伝達するテスト入／出力制御部と、前記テストモードの際、前記テストモードイネーブル信号に応答して、前記ポートを介して直列化されて前記パッドに伝達されるテスト信号を受信して、前記ポートに伝達する選択部とを備える。
【００３５】
また、上記の目的を達成すべく、本発明に係る別のマルチポートメモリ素子によれば、直列入／出力データ通信を提供する複数のパッドと、前記パッドを媒介に外部装置と直列入／出力データ通信を行う複数のポートと、前記ポートと並列入／出力データ通信を行う複数のバンクと、前記ポートから出力される第１信号を前記バンクに伝達する第１データバスと、前記バンクから出力される第２信号を前記ポートに伝達する第２データバスと、テストモード制御信号を受信して、テストモードイネーブル信号及びポート選択信号を生成するテストモード決定部と、前記テストモードの際、前記テストモードイネーブル信号により動作して、前記パッドから並列に入力されるテスト信号を前記第２データバスに伝達し、前記第１データバスに伝達されるテストデータを前記パッドに伝達するテスト入／出力制御部と、前記テストモードの際、前記ポート選択信号に応答して、前記ポートを介して直列化されて前記パッドに伝達されるテスト信号を受信して、前記ポートに伝達する選択部とを備える。
【発明の効果】
【００３６】
本発明によれば、低速テスト装備を利用することにより、高速で動作する直／並列転換装置であるポートの異常の有無を安定的に検出できる。
【００３７】
また、本発明によれば、ＤＲＡＭコア領域の異常の有無に関わらず、直／並列転換装置であるポートの動作の異常の有無を、速くかつ簡便に検出することによって、マルチポートメモリ素子の開発期間を短縮し、製品の競争力を確保することができる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の好ましい実施の形態を、添付図面に基づき詳細に説明する。
【００３９】
図３は、本発明の一実施の形態に係るマルチポートメモリ素子の構成を説明するために示す構成図である。ここでは、説明の便宜上、２個のポートＰＯＲＴ０、ＰＯＲＴ１と、４個のバンクＢＡＮＫ０〜ＢＡＮＫ３とで構成されたマルチポートメモリ素子を一例に挙げて示している。
【００４０】
同図に示すように、本発明の第１の実施の形態に係るマルチポートメモリ素子は、複数の直列入／出力パッドＴＸ０＋，ＴＸ０−，ＲＸ０＋，ＲＸ０−，ＴＸ１＋，ＴＸ１−，ＲＸ１＋，ＲＸ１−と、複数の並列入／出力パッドＩＮ＜０：３＞，Ｔ＜０：１＞，ＯＵＴ＜０：３＞と、テストモード決定部３１と、並列テスト入／出力制御部３２と、選択部３３，３４と、複数のポートＰＯＲＴ０、ＰＯＲＴ１と、複数のグローバルデータバスと、複数のバンクＢＡＮＫ０〜ＢＡＮＫ３とを備える。
【００４１】
直列入／出力パッドＴＸ０＋，ＴＸ０−，ＲＸ０＋，ＲＸ０−，ＴＸ１＋，ＴＸ１−，ＲＸ１＋，ＲＸ１−は、ポートＰＯＲＴ０、ＰＯＲＴ１と外部装置との間に高速直列入／出力インターフェス方式によりデータ通信を支援する。このために、直列入／出力パッドＴＸ０＋，ＴＸ０−，ＲＸ０＋，ＲＸ０−，ＴＸ１＋，ＴＸ１−，ＲＸ１＋，ＲＸ１−は、各ポートＰＯＲＴ０、ＰＯＲＴ１から直列化されて出力される高速出力有効データ信号を受信して、外部装置に出力するためのポート用送信パッドＴＸ０＋，ＴＸ０−，ＴＸ１＋，ＴＸ１−と、外部装置から高速直列フレーム形態で入力される外部信号をポートＰＯＲＴ０、ＰＯＲＴ１に伝達するためのポート用受信パッドＲＸ０＋，ＲＸ０−，ＲＸ１＋，ＲＸ１−とからなる。
【００４２】
並列入／出力パッドＩＮ＜０：３＞，Ｔ＜０：１＞，ＯＵＴ＜０：３＞は、外部装置すなわち、テスト装備から並列に入力されるテスト信号を並列テスト入／出力制御部３２に伝達するテスト信号用パッドＩＮ＜０：３＞（以下、第１テスト用受信パッドという）と、テスト装備から並列に入力されるテストモード制御信号をテストモード決定部３１に伝達するテストモード制御信号用パッドＴ＜０：１＞（以下、第２テスト用受信パッドという）と、並列テスト入／出力制御部３２から並列化されて出力されるテストデータ信号をテスト装備に出力するテストデータ信号用パッドＯＵＴ＜０：３＞（以下、テスト用送信パッドという）とからなる。ここで、第１テスト用受信パッドＩＮ＜０：３＞とテスト用送信パッドＯＵＴ＜０：３＞の個数は、正常動作の際、データ処理単位によって適切に変更でき、ここでは、説明の便宜上、４ビット単位で処理されるものとして説明されている。
【００４３】
一方、第２テスト用受信パッドＴ＜０：１＞は、説明の便宜上、第１テスト用受信パッドＩＮ＜０：３＞のように、並列入／出力パッドと説明しているが、これは一例であり、並列入／出力パッドと別個に備えられた直列入／出力パッドとして、テストモード制御信号を直列に受信することもできる。また、テストモード制御信号を第１テスト用受信パッドＩＮ＜０：３＞で受信する場合、第２テスト用受信パッドＴ＜０：１＞は、別途に具備しなくても良い。
【００４４】
テストモード決定部３１は、第２テスト用受信パッドＴ＜０：１＞から並列に入力されるテストモード制御信号に応答して、テストモードへの移行を決定する。このために、テストモード決定部３１は、テストモード制御信号をデコードして、テストモードイネーブル信号ＴＭＥＮを生成する。また、テストモード決定部３１は、テストモード制御信号を利用して、テストモードの際、ポートＰＯＲＴ０、ＰＯＲＴ１のうち、いずれかのポートを選択することにより、テストを行うか否かを選択するポート選択信号ＴＭＥＮ＿Ｐ０，ＴＭＥＮ＿Ｐ１を生成する。一方、テストモードイネーブル信号ＴＭＥＮは、ポート選択信号ＴＭＥＮ＿Ｐ０，ＴＭＥＮ＿Ｐ１を適切に論理組み合わせにより得ることもできる。例えば、テストモードの際、テストモードイネーブル信号ＴＭＥＮは、論理ハイ「１」状態にアクティブになる。
【００４５】
並列テスト入／出力制御部３２は、テストモードイネーブル信号ＴＭＥＮにより動作して、第１テスト用受信パッドＩＮ＜０：３＞を媒介に入力されるテスト信号をグローバルデータバスのうち、出力用バスＰＴＸ０＜０：３＞，ＰＴＸ１＜０：３＞（各バンクＢＡＮＫ０〜ＢＡＮＫ３から出力されるセルデータをポートＰＯＲＴ０、ＰＯＲＴ１に伝達するためのバス）に伝達し、テスト信号に対応して、ポートＰＯＲＴ０、ＰＯＲＴ１からグローバルデータバスのうち、入力用バスＰＲＸ０＜０：３＞，ＰＲＸ１＜０：３＞を媒介に出力されるテストデータ（各ポートに入力されるテスト信号に対応して、各ポートから出力される信号）をテスト用送信パッドＯＵＴ＜０：３＞に伝達する。
【００４６】
並列テスト入／出力制御部３２Ａの構成の一例が図４に示されている。同図に示すように、並列テスト入／出力制御部３２Ａは、第１テスト用受信パッドＩＮ＜０：３＞を媒介に入力されるテスト信号を出力用バスＰＴＸ０＜０：３＞に伝達するテスト信号伝送部３２１Ａと、テスト信号に対応してポートＰＯＲＴ０、ＰＯＲＴ１から入力用バスＰＲＸ０＜０：３＞を媒介に入力されるテストデータをテスト用送信パッドＯＵＴ＜０：３＞に伝達するテストデータ伝送部３２２Ａとを備える。
【００４７】
テスト信号伝送部３２１Ａは、テストモードイネーブル信号ＴＭＥＮにより動作し、第１テスト用受信パッドＩＮ＜０：３＞を媒介にテスト装備から入力されるテスト信号を受信する受信部３２１１Ａと、受信部３２１１Ａを介して入力されたテスト信号を内部クロックＩＣＬＫ（基準クロックＲＣＬＫを利用して生成されたクロック）に同期させて整列する整列器３２１２Ａと、整列器３２１２Ａから出力されるテスト信号を出力用バスＰＴＸ０＜０：３＞に出力するドライバー３２１３Ａとを備える。
【００４８】
テストデータ伝送部３２２Ａは、テストモードイネーブル信号ＴＭＥＮにより動作し、入力用バスＰＲＸ０＜０：３＞を媒介に各ポートＰＯＲＴ０、ＰＯＲＴ１から入力されるテストデータを受信する受信部３２２１Ａと、受信部３２２１Ａを介して入力されたテストデータを内部クロックＩＣＬＫに同期させて整列する整列器３２２２Ａと、整列器３２２２Ａから出力されるテストデータをテスト用送信パッドＯＵＴ＜０：３＞に出力するドライバー３２２３Ａとを備える。
【００４９】
一方、ポートＰＯＲＴ０、ＰＯＲＴ１は、図２に示す構成を有するサーデスからなることができる。したがって、ここでは、それに対する具体的な説明は図２の説明で置き換えることにする。
【００５０】
このような構成を有するポートＰＯＲＴ０、ＰＯＲＴ１の動作特性を説明すれば、次の通りである。
【００５１】
まず、正常動作モードの際、各ポートＰＯＲＴ０、ＰＯＲＴ１は、受信パッドＲＸ０＋，ＲＸ０−，ＲＸ１＋，ＲＸ１−を媒介に外部装置から直列に入力される外部信号を並列化して、入力用データバスＰＲＸ０＜０：３＞に載せて送信し、出力用バスＰＴＸ０＜０：３＞から出力されたセルデータを直列化して、送信パッドＴＸ０＋，ＴＸ０−，ＴＸ１＋，ＴＸ１−を媒介に外部装置に送信する。
【００５２】
これに対し、ポートテストモードの際、各ポートＰＯＲＴ０、ＰＯＲＴ１は、並列テスト入／出力制御部３２から出力されるテスト信号を出力用バスＰＴＸ０＜０：３＞を介して受信し直列化した後、送信パッドＴＸ０＋，ＴＸ０−，ＴＸ１＋，ＴＸ１−に出力し、選択部３３を介して選択されたテスト信号（ポートＰＯＲＴ０、ＰＯＲＴ１から送信パッドＴＸ０＋，ＴＸ０−，ＴＸ１＋，ＴＸ１−に出力されたテスト信号）を受信し並列化して、入力用バスＰＲＸ０＜０：３＞に出力する。
【００５３】
一方、各ポートＰＯＲＴ０、ＰＯＲＴ１は、内部クロックに同期して入出力信号を直列化または並列化して入出力するが、このとき、内部クロックは、図２に示すように、クロック生成部を介して生成される。このようなクロック生成部は、外部装置から入力される基準クロックＲＣＬＫを受信して、多様な周期及び特定の位相差を有する複数の内部クロックを生成するために、ＰＬＬのような回路からなるか、初めから周期が異なるか、一定の位相差を有する複数の基準クロックＲＣＬＫを受信し補正して内部クロックを生成するために、ＤＬＬのような回路からなることができる。
【００５４】
一方、選択部３３は、テストモード決定部３１から出力されるテストモードイネーブル信号ＴＭＥＮに応答して、受信パッドＲＸ０＋，ＲＸ０−を媒介に入力される外部信号と、ポートＰＯＲＴ０を介して送信パッドＴＸ０＋，ＴＸ０−に出力される直列化されたテスト信号とのうち、いずれかを選択してポートＰＯＲＴ０に出力する。すなわち、選択部３３は、正常動作モードの際、受信パッドＲＸ０＋，ＲＸ０−を媒介に外部装置から入力される直列化された外部信号を選択してポートＰＯＲＴ０に伝達し、ポートテストモードの際には、ポートＰＯＲＴ０を介して出力される直列化されたテスト信号を再びフィードバックして、ポートＰＯＲＴ０に伝達する。
【００５５】
選択部３３の構成の一例は、図５に示されている。同図に示すように、選択部３３は、複数の反転部ＩＮＶ１，ＩＮＶ２と、複数の伝送ゲート（ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなる）ＴＧ１〜ＴＧ４とからなる。
【００５６】
このような構成を有する選択部３３の動作特性は、次の通りである。
【００５７】
まず、ポートＰＯＲＴ０をテストしようとする場合、テストモードイネーブル信号ＴＭＥＮが論理ハイ「１」状態にアクティブになり、伝送ゲートＴＧ２，ＴＧ４はターンオンする。これにより、ポートＰＯＲＴ０から出力される直列化されたテスト信号ＴＸＰ０，ＴＸＮ０は、伝送ゲートＴＧ２，ＴＧ４を介してポートＰＯＲＴ０にフィードバックされて伝送される。結局、ポートＰＯＲＴ０にフィードバックされる信号ＲＸＰ０，ＲＸＮ０は、直列化されたテスト信号ＴＸＰ０、ＴＸＮＯとなる。これとは反対に、正常動作モードの際には、テストモードイネーブル信号ＴＭＥＮが論理ロー「０」状態にアクティブになり、伝送ゲートＴＧ１，ＴＧ３はターンオンする。これにより、受信パッドＲＸ０＋，ＲＸ０−を媒介に入力される外部信号は、ポートＰＯＲＴ０に伝達される。結局、ポートＰＯＲＴ０にフィードバックされる信号ＲＸＰ０，ＲＸＮ０は、直列化された外部信号となる。
【００５８】
一方、選択部３４は、テストモード決定部３１から出力されるテストモードイネーブル信号ＴＭＥＮに応答して、受信パッドＲＸ１＋，ＲＸ１−を媒介に入力される外部信号と、ポートＰＯＲＴ１を介して送信パッドＴＸ１＋，ＴＸ１−に出力される直列化されたテスト信号とのうち、いずれかを選択して、ポートＰＯＲＴ１に出力する。すなわち、選択部３４は、正常動作モードの際、受信パッドＲＸ１＋，ＲＸ１−を媒介に外部装置から入力される直列化された外部信号を選択してポートＰＯＲＴ１に伝達し、ポートテストモードの際には、ポートＰＯＲＴ１を介して出力される直列化されたテスト信号が再びフィードバックされて、ポートＰＯＲＴ１に伝達する。
【００５９】
選択部３４の構成の一例が図６に示されている。同図に示すように、選択部３４は、複数の反転部ＩＮＶ３，ＩＮＶ４と、複数の伝送ゲートＴＧ５〜ＴＧ８とからなる。
【００６０】
このような構成を有する選択部３４の動作特性は、次の通りである。
【００６１】
まず、ポートＰＯＲＴ１をテストしようとする場合、テストモードイネーブル信号ＴＭＥＮが論理ハイ状態にアクティブになり、伝送ゲートＴＧ６，ＴＧ８はターンオンする。これにより、ポートＰＯＲＴ１から出力される直列化されたテスト信号ＴＸＰ１，ＴＸＮ１は、伝送ゲートＴＧ６，ＴＧ８を介してポートＰＯＲＴ１にフィードバックされて伝送される。結局、ポートＰＯＲＴ１にフィードバックされる信号ＲＸＰ１、ＲＸＮ１は、直列化されたテスト信号ＴＸＰ１，ＴＸＮ１となる。これとは反対に、正常動作モードの際には、テストモードイネーブル信号ＴＭＥＮが論理ロー状態にアクティブになって、伝送ゲートＴＧ５，ＴＧ７はターンオンする。これにより、受信パッドＲＸ１＋，ＲＸ１−を媒介に入力される外部信号は、そのままポートＰＯＲＴ１に伝達される。結局、ポートＰＯＲＴ１にフィードバックされる信号ＲＸＰ１，ＲＸＮ１は、外部装置から入力される直列化された外部信号となる。
【００６２】
一方、バンクＢＡＮＫ０〜ＢＡＮＫ３それぞれの出力ドライバーＤＲＶＰ０，ＤＲＶＰ１は、ポートテストモードの際、動作せず、該当バンクから出力されるセルデータを出力用バスＰＴＸ０＜０：３＞に伝達できないように制御されなければならない。このために、各出力ドライバーＤＲＶＰ０，ＤＲＶＰ１は、図７に示すように、テストモードイネーブル信号ＴＭＥＮの制御を受けるように設計される。
【００６３】
同図に示すように、出力ドライバーＤＲＶＰ０は、４個の反転部ＩＮＶ５〜ＩＮＶ８と、１個の否定論理和ゲートＮＯＲと、１個の否定論理積ゲートＮＡＮＤと、プルアップトランジスタ及びプルダウントランジスタＭＰ，ＭＮとを備える。
【００６４】
バンクＢＡＮＫ０の出力ドライバーＤＲＶＰ０の動作特性を一例に挙げて説明すれば、次の通りである。
【００６５】
同図に示すように、出力ドライバーＤＲＶＰ０は、テストモードの際、論理ハイにアクティブになるテストモードイネーブル信号ＴＭＥＮに応答して、バンクＢＡＮＫ０から出力されるセルデータＤＯＵＴが出力用バスＰＴＸ０＜０：３＞に伝達されることを遮断する。反面、正常動作モードの際、出力ドライバーＤＲＶＰ０は、テストモードイネーブル信号ＴＭＥＮが論理ロー状態で入力されることによって、セルデータＤＯＵＴを出力用バスＰＴＸ０＜０：３＞に出力する。
【００６６】
以下、本発明の第１の実施の形態に係るマルチポートメモリ素子の動作特性を図８と関連付けて具体的に説明する。ここでは、ポートＰＯＲＴ０の動作をテストするテストモードを一例に挙げて、直列入／出力信号の単位を４ビットにして説明する。
【００６７】
図３〜図８を参照すれば、第２テスト用受信パッドＴ＜０：１＞を媒介にテストモード制御信号が入力されると、テストモード決定部３１は、テストモード制御信号を受信してチップの動作モードを決定する。このとき、テストモード制御信号が論理ハイ状態である場合、ポートテストモードに進み、論理ロー状態である場合、正常動作モードに進む。
【００６８】
まず、正常動作モードの際、マルチポートメモリ素子の動作特性を説明すれば、次の通りである。
【００６９】
テストモード決定部３１により、チップが正常動作モードに進む場合、並列テスト入／出力制御部３２は、論理ロー状態で入力されるテストモードイネーブル信号ＴＭＥＮにより動作しない。これにより、第１テスト用受信パッドＩＮ＜０：３＞を媒介に並列に入力されるテスト信号は、出力用バスＰＴＸ０＜０：３＞に伝達されず、遮断される。
【００７０】
こういう状態において、受信パッドＲＸ０＋，ＲＸ０−を媒介に外部装置から直列に入力される外部信号は、選択部３３に入力される。選択部３３は、テストモードイネーブル信号ＴＭＥＮが論理ロー状態で入力されることにより、受信パッドＲＸ０＋，ＲＸ０−を媒介に直列に入力される外部信号と、直列化されたテスト信号ＴＸＰ０，ＴＸＮ０とのうち、外部信号を選択して、ポートＰＯＲＴ０に伝達する。
【００７１】
ポートＰＯＲＴ０は、選択部３３を介して受信パッドＲＸ０＋，ＲＸ０−を媒介に直列に入力される外部信号をサンプリングした後、サンプリングされた信号を並列化して、出力部を介して入力用バスＰＲＸ０＜０：３＞（４ビットデータの場合、各ポートごとにそれぞれ４個のバスが割り当てられる）に載せて送信する。このとき、並列テスト入／出力制御部３２は、テストモードイネーブル信号ＴＭＥＮにより非動作状態に維持されるため、入力用バスＰＲＸ０＜０：３＞に載せて送信された並列化された外部信号は、並列テスト入／出力制御部３２を介してテスト用送信パッドＯＵＴ＜０：３＞に伝達されず、各バンクＢＡＮＫ０〜ＢＡＮＫ３の受信部ＲＣＶ０のみにそれぞれ伝達される。
【００７２】
受信部ＲＣＶ０に伝達された並列化された信号は、ＤＲＡＭコア領域のメモリセルアレイに伝達される。このとき、全てのポートＰＯＲＴ０、ＰＯＲＴ１は、グローバルデータバスを介して全てのバンクＢＡＮＫ０〜ＢＡＮＫ３へのアクセスが許容されることにより、特定のポートから入力される信号がどのバンクに有効な信号であるかが分からなければならない。このために、受信パッドＲＸ０＋，ＲＸ０−を媒介に入力される外部信号は、４ビットではなく、追加ビット（バンクデータに該当するビット）がさらに必要となる。
【００７３】
ポートＰＯＲＴ０は、バンクデータビットを含む外部信号が入力されれば、バンクデータビットをデコード（サーデスではない別途の回路部（図示せず）を構成して、バンクデータが２ビットの場合、４個のバンク選択信号を出力）して、グローバルデータバスを媒介にバンク制御部（図示せず）に伝送する。バンク制御部は、このバンク選択信号を利用して、現在、グローバルデータバスに入力される並列化された信号が、担当バンクの有効化信号であるか否かを判断する。担当バンクの有効化信号である場合、担当バンクに入力信号を伝送する。
【００７４】
一方、バンク制御部を介してバンクに伝達された入力信号に応答して、ＤＲＡＭコア領域のメモリセルから読み出された並列セルデータは、出力ドライバーＤＲＶＰ０を介してグローバルデータバスの出力用バスＰＴＸ０＜０：３＞に伝達され、このように出力用バスＰＴＸ０＜０：３＞に伝達されたセルデータＤＯＵＴは、ポートＰＯＲＴ０に伝達される。ポートＰＯＲＴ０は、並列セルデータを直列化して、送信パッドＴＸ０＋，ＴＸ０−を媒介に外部装置に送信する。
【００７５】
次に、テストモードの際、マルチポートメモリ素子の動作特性を説明すると、次の通りである。
【００７６】
テストモード決定部３１は、テストモード制御信号に応答して、テストモードイネーブル信号ＴＭＥＮを論理ハイ状態にアクティブにして出力する。並列テスト入／出力制御部３２は、テストモードイネーブル信号ＴＭＥＮにより動作し、第１テスト用受信パッドＩＮ＜０：３＞を媒介にテスト装備から並列に入力されるテスト信号を受信して、出力用バスＰＲＸ０＜０：３＞に載せて送信する。このとき、出力ドライバーＤＲＶＰ０は、テストモードイネーブル信号ＴＭＥＮにより高抵抗状態（プルアップトランジスタ及びプルダウントランジスタＭＰ，ＭＮが全てターンオフ状態）になるため、バンクＢＡＮＫ０〜ＢＡＮＫ３のＤＲＡＭコアから出力されるセルデータは、出力用バスＰＴＸ０＜０：３＞に伝達されない。
【００７７】
ポートＰＯＲＴ０は、並列テスト入／出力制御部３２から出力されたテスト信号を出力用バスＰＴＸ０＜０：３＞を介して受信し直列化して、送信パッドＴＸ０＋，ＴＸ０−に出力する。このとき、ポートＰＯＲＴ０から出力される直列化されたテスト信号は、選択部３３にも伝達されるように接続している。
【００７８】
選択部３３は、テストモードイネーブル信号ＴＭＥＮが論理ハイ状態で入力されることによって、受信パッドＲＸ０＋，ＲＸ０−を媒介に直列に入力される外部信号と、直列化されたテスト信号ＴＸＰ０，ＴＸＮ０のうち、テスト信号ＴＸＰ０，ＴＸＮＯを選択して、再びポートＰＯＲＴ０に伝達する。
【００７９】
ポートＰＯＲＴ０は、選択部３３を介して再び入力されるテスト信号ＴＸＰ０，ＴＸＮ０を並列化して、並列化されたテストデータを入力用バスＰＲＸ０＜０：３＞に伝達する。並列テスト入／出力制御部３２は、入力用バスＰＲＸ０＜０：３＞に伝達されたテストデータを受信して、並列パッドであるテスト用送信パッドＯＵＴ＜０：３＞を介して外部テスト装備に伝達する。
【００８０】
一方、テスト装備は、テスト用送信パッドＯＵＴ＜０：３＞からテストデータを受信して、直並列転換装置であるポートＰＯＲＴ０の動作が正常に動作するか否かを判断する。
【００８１】
第２の実施の形態
図９は、本発明の第２の実施の形態に係るマルチポートメモリ素子において、並列テスト入／出力制御部の構成を説明するために示す構成図であって、ｍ個（ｍは、３以上の自然数）のポートを備えたマルチポートメモリ素子における並列テスト入／出力制御部の内部構成図である。
【００８２】
同図に示すように、本発明の第２の実施の形態に係る並列テスト入／出力制御部３２Ｂは、図４に示す並列テスト入／出力制御部３２と同様に、テスト信号伝送部３２１Ｂとテストデータ伝送部３２２Ｂとを備える。但し、テスト信号伝送部３２１Ｂは、図４に示すテスト信号伝送部３２１Ａとは異なり、各ｍ個のポートに対応するように、ｍ個のドライバー３２１３Ｂを備える。また、テストデータ伝送部３２２Ｂは、選択部３２２４Ｂをさらに備える。
【００８３】
テスト信号伝送部３２１Ｂは、図４に示すテスト信号伝送部３２１Ａと同様に、ｎ個（ｎは、自然数）（第１テスト用受信パッドＩＮ＜０：ｎ＞に入力されるビット数に対応する）からなり、第１テスト用受信パッドＩＮ＜０：ｎ＞（ｎは、自然数）からそれぞれ１ビットずつ入力されるテスト信号を受信する受信部３２１１Ｂと、受信部３２１１Ｂから伝達されるテスト信号を内部クロックＩＣＬＫに同期させて整列する整列器３２１２Ｂと、整列器３２１２Ｂから伝達されるテスト信号をｍ個のポートごとにそれぞれ割り当てられた出力用バスＰＴＸ０〜ＰＴＸｍに出力するｍ個のドライバー３２１３Ｂとを備える。ここで、整列器３２１２Ｂは、ｎ個のテスト信号伝送部３２１Ｂの間に入力されるテスト信号の同期を合せるために、受信部３２１１Ｂから入力されるテスト信号を内部クロックＩＣＬＫに同期させて整列して出力する。
【００８４】
このように、本発明の第２の実施の形態では、テスト信号伝送部３２１Ｂがｍ個のドライバー３２１３Ｂを備えることによって図４に示す構成とは異なり、これらの動作をそれぞれ制御するための制御信号が必要である。このとき用いられる制御信号が、ポート選択信号ＴＭＥＮ＿Ｐ０〜ＴＭＥＮ＿Ｐｎである。ポート選択信号ＴＭＥＮ＿Ｐ０〜ＴＭＥＮ＿Ｐｎは、ポートの個数と対応する。
【００８５】
ポート選択信号ＴＭＥＮ＿Ｐ０〜ＴＭＥＮ＿Ｐｎは、テスト装備から入力されるテスト信号またはテストモード制御信号のうちのいずれかの信号を利用して得ることができる。好ましくは、図３に示すテストモード決定部３１に入力されるテストモード制御信号を利用して生成する。この場合、テストモード制御信号のビット数もポートの個数に対応するように増加されなければならない。例えば、ポート個数が８個である場合、テストモード制御信号は、少なくとも３ビットが必要であり、テストモード決定部は、３ビットのテストモード制御信号を受信し、これをデコードして８ビットのポート選択信号を生成する。
【００８６】
テストデータ伝送部３２２Ｂは、ポート選択信号ＴＭＥＮ＿Ｐ０〜ＴＭＥＮ＿Ｐｍに応答して、それぞれのポートに割り当てられたｍ個の入力用バスＰＲＸ０〜ＰＲＸｍから伝達されるテストデータのうち、いずれかのテストデータを選択する選択部３２２４Ｂと、選択部３２２４Ｂを介して選択されたテストデータを受信する受信部３２２３Ｂと、受信部３２２３Ｂから伝達されるテスト信号を、伝達された内部クロックＩＣＬＫに同期させて整列する整列器３２２２Ｂと、整列器３２２２Ｂから伝達されるテスト信号をテスト用送信パッドＯＵＴ＜０：ｎ＞に出力するドライバー３２２１Ｂとを備える。
【００８７】
選択部３２２４Ｂは、上述したように、ｍ個のポート選択信号ＴＭＥＮ＿Ｐ０〜ＴＭＥＮ＿Ｐｍに応答して、ｍ個の入力用バスＰＲＸ０〜ＰＲＸｍから伝達されるｍ個のテストデータのうち、いずれかを選択して、受信部３２２２Ｂに出力する。例えば、ｍ個のポート選択信号ＴＭＥＮ＿Ｐ０〜ＴＭＥＮ＿Ｐｍのうち、ＴＭＥＮ＿Ｐ０が論理ロー状態になれば、ｍ個の入力用バスＰＲＸ０〜ＰＲＸｍのうち、ＰＲＸ０を介して伝達されるテストデータを選択して、受信部３２２３Ｂに伝達する。
【００８８】
このように動作する選択部３２２４Ｂの内部構成の一例が、図１０に示されている。
【００８９】
同図に示すように、選択部３２２４Ｂは、複数の反転部ＩＮＶ９〜ＩＮＶ１０と、複数の伝送ゲートＴＧ９〜ＴＧ１０とからなる。例えば、ｍ個のポート選択信号ＴＭＥＮ＿Ｐ０〜ＴＭＥＮ＿Ｐｍのうち、ＴＭＥＮ＿Ｐ１が論理ロー状態で入力されれば、伝送ゲートＴＧ１０のみが動作し、ｍ個の入力用バスＰＲＸ０〜ＰＲＸｍのうち、ＰＲＸ１を介して伝達されるテストデータを受信部３２２３Ｂに伝達する。
【００９０】
上述したように、本発明の第２の実施の形態に係るマルチポートメモリ素子は、並列テスト入／出力制御部３２Ｂの構成及び動作の他に、第１の実施の形態と同じ動作特性を有するため、ここではそれに対する具体的な動作特性は、第１の実施の形態に係る動作説明で置き換えることにする。
【００９１】
第３の実施の形態
図１１は、本発明の第３の実施の形態に係るマルチポートメモリ素子の構成を説明するために示す構成図である。ここで、本発明の第３の実施の形態に係るメモリ素子は、第２の実施の形態の構成における並列入／出力パッドの数を減少させ得る構成を提案している。
【００９２】
同図に示すように、本発明の第３の実施の形態に係るマルチポートメモリ素子は、第２の実施の形態に係るマルチポートメモリ素子とバンク（図示せず）、テストモード決定部１２２、並列テスト入／出力制御部１２３、グローバルデータバス、直列入／出力パッドＴＸ０＋，ＴＸ０−，ＲＸ０＋，ＲＸ０−，ＴＸ１＋，ＴＸ１−，ＲＸ１＋，ＲＸ１−，．．．，ＴＸｎ＋，ＴＸｎ−，ＲＸｎ＋，ＲＸｎ−（ｎは、自然数）及び複数の選択部１２１，１２４，１２５の構成は全て同じである。但し、並列入／出力パッドは、テストモード制御信号をそれぞれ並列に受信するために２個のパッドのみを使用し、並列入／出力パッドの減少により、ポートＰＯＲＴ０〜ＰＯＲＴｍの構成が変更された。
【００９３】
具体的に説明すれば、次の通りである。
【００９４】
同図に示すように、本発明の第３の実施の形態に係るマルチポートメモリ素子は、テストモードの際、直列入／出力パッドＴＸ０＋，ＴＸ０−，ＲＸ０＋，ＲＸ０−，ＴＸ１＋，ＴＸ１−，ＲＸ１＋，ＲＸ１−，．．．，ＴＸｎ＋，ＴＸｎ−，ＲＸｎ＋，ＲＸｎ−（ｎは、自然数）を並列入／出力パッドの送受信パッドＩＮ０〜ＩＮｎ、ＯＵＴ０〜ＯＵＴｎとして用いる。すなわち、直列入／出力パッドＴＸ０＋，ＴＸ０−，ＲＸ０＋，ＲＸ０−，ＴＸ１＋，ＴＸ１−，ＲＸ１＋，ＲＸ１−，．．．，ＴＸｎ＋，ＴＸｎ−，ＲＸｎ＋，ＲＸｎ−のうち、送信パッドＴＸ０＋，ＴＸ０−，ＴＸ１＋，ＴＸ１−，．．．，ＴＸｎ＋，ＴＸｎ−は、テスト用送信パッドＯＵＴ０〜ＯＵＴｎとして用いられ、受信パッドＲＸ０＋，ＲＸ０−，ＲＸ１＋，ＲＸ１−，．．．，ＲＸｎ＋，ＲＸｎ−は、テスト用受信パッドＩＮ０〜ＩＮｎとして用いられる。
【００９５】
ＤＲＡＭテストモードの際には、直列入／出力パッドＴＸ０＋，ＴＸ０−，ＲＸ０＋，ＲＸ０−，ＴＸ１＋，ＴＸ１−，ＲＸ１＋，ＲＸ１−，．．．，ＴＸｎ＋，ＴＸｎ−，ＲＸｎ＋，ＲＸｎ−を介して信号が伝達される必要がないため、用いられない直列入／出力パッドＴＸ０＋，ＴＸ０−，ＲＸ０＋，ＲＸ０−，ＴＸ１＋，ＴＸ１−，ＲＸ１＋，ＲＸ１−，．．．，ＴＸｎ＋，ＴＸｎ−，ＲＸｎ＋，ＲＸｎ−を並列入／出力パッドに転換して用いることができる。
【００９６】
このように、本発明の第３の実施の形態に係るマルチポートメモリ素子では、直列入／出力パッドＴＸ０＋，ＴＸ０−，ＲＸ０＋，ＲＸ０−，ＴＸ１＋，ＴＸ１−，ＲＸ１＋，ＲＸ１−，．．．，ＴＸｎ＋，ＴＸｎ−，ＲＸｎ＋，ＲＸｎ−をテストモードの際に並列入／出力パッドに転換して用いる場合、本発明の第２の実施の形態のポートＰＯＲＴ０〜ＰＯＲＴｍの内部構成の変更が必要とされ得る。
【００９７】
本発明の第３の実施の形態に係るポートＰＯＲＴ０〜ＰＯＲＴｍの内部構成が、図１２に示されている。同図は、一例としてポートＰＯＲＴ０の内部構成のみを示したが、他のポートも同じ構成を有する。
【００９８】
まず、同図に示すように、ポートＰＯＲＴ０は、サーデス構成においてテスト用差動出力ドライバー１３８がさらに備えられる。すなわち、図１２に示すように、ドライバー１３１、直列化器１３２、入力ラッチ部１３３、クロック生成部１３４、サンプラー１３５、並列化器１３６及びデータ出力部１３７は、サーデス構成と同じである。これに、テストモードの際に直列化器１３２を介して直列化されて出力されるテストデータを選択部１２１に伝達するためのテスト用差動出力ドライバー１３８をさらに備える。
【００９９】
一方、図１２においてＴＸＰ０，ＴＸＮ０は、テストモードの際にポートＰＯＲＴ０から出力されるテストデータであり、ＴＸ０＋，ＴＸ０−は、正常動作モードの際、出力ドライバー１３１から出力されるセルデータである。
【０１００】
テスト用差動出力ドライバー１３８は、テストモード決定部１２２のテストモードイネーブル信号ＴＭＥＮに応答して動作する。すなわち、テストモードの際、論理ハイ状態にアクティブになるテストモードイネーブル信号ＴＭＥＮにより動作する。これに対し、正常動作用差動出力ドライバー１３１は、テストモードイネーブル信号ＴＭＥＮの位相が反転されたテストモードイネーブルバー信号ＴＭＥＮｂに応答して動作する。すなわち、テストモードの際には、論理ロー状態を有するテストモードイネーブルバー信号ＴＭＥＮｂにより高抵抗状態となって、直列化器１３２から出力される信号を送信パッドＴＸ０＋，ＴＸ０−に伝送しない。
【０１０１】
以下、本発明の第３の実施の形態に係るマルチポートメモリ素子の動作特性を、図１１及び図１２と関連付けて具体的に説明する。ここでは、ポートＰＯＲＴ０の動作をテストするテストモードを一例に挙げて説明する。
【０１０２】
図１１及び図１２を参照すれば、第２テスト用受信パッドＴ＜０：１＞を媒介にテストモード制御信号が入力されれば、テストモード決定部１２２は、テストモード制御信号を受信して、チップの動作モードを決定する。このとき、テストモード制御信号が論理ハイ状態である場合、ポートテストモードに進み、論理ロー状態である場合、正常動作モードに進む。
【０１０３】
まず、正常動作モードの際のマルチポートメモリ素子の動作特性を説明すれば、次の通りである。
【０１０４】
テストモード決定部１２２によりチップが正常動作モードに進んだ場合、並列テスト入／出力制御部１２３は、論理ロー状態で入力されるテストモードイネーブル信号ＴＭＥＮにより動作しない。これにより、受信パッドＲＸ０＋，ＲＸ０−，ＲＸ１＋，ＲＸ１−，．．．，ＲＸｎ＋，ＲＸｎ−を媒介に入力される外部信号は、出力用バスＰＴＸ０＜０：ｎ＞〜ＰＲＸ０＜０：ｎ＞に伝達されずに遮断される。
【０１０５】
こういう状態において、受信パッドＲＸ０＋，ＲＸ０−を媒介に外部装置から直列に入力される外部信号は、選択部１２１に入力される。選択部１２１は、ポート選択信号ＴＭＥＮ＿Ｐ０が論理ロー状態で入力されることによって、受信パッドＲＸ０＋，ＲＸ０−を媒介に直列に入力される外部信号と直列化されたテスト信号ＴＸＰ０、ＴＸＮ０とのうち、外部信号を選択してポートＰＯＲＴ０に伝達する。
【０１０６】
ポートＰＯＲＴ０は、選択部１２１を介して受信パッドＲＸ０＋，ＲＸ０−を媒介に直列に入力される外部信号をサンプリングした後、サンプリングされた信号を並列化して、出力部を介して入力用バスＰＲＸ０＜０：ｎ＞に載せて送信する。このとき、並列テスト入／出力制御部１２３は、テストモードイネーブル信号ＴＭＥＮにより非動作状態に維持されるため、入力用バスＰＲＸ０＜０：ｎ＞に載せて送信された並列化された外部信号は、並列テスト入／出力制御部１２３に伝達されず、各バンクＢＡＮＫ０〜ＢＡＮＫｎの受信部ＲＣＶ０のみにそれぞれ伝達される。
【０１０７】
受信部ＲＣＶ０に伝達された並列化された信号は、ＤＲＡＭコア領域のメモリセルアレイに伝達される。このとき、全てのポートＰＯＲＴ０は、グローバルデータバスを介して全てのバンクＢＡＮＫ０〜ＢＡＮＫｎへのアクセスが許容されることにより、特定のポートから入力される信号がどのバンクに有効な信号であるかが分からなければならない。
【０１０８】
一方、バンク制御部を介してバンクに伝達された入力信号に応答して、ＤＲＡＭコア領域のメモリセルから読み出された並列セルデータは、出力ドライバーＤＲＶＰ０を介してグローバルデータバスの出力用バスＰＴＸ０＜０：ｎ＞に伝達され、このように出力用バスＰＴＸ０＜０：ｎ＞に伝達されたセルデータＤＯＵＴは、ポートＰＯＲＴ０に伝達される。ポートＰＯＲＴ０は、並列セルデータを直列化して、送信パッドＴＸ０＋，ＴＸ０−を媒介に外部装置に送信する。
【０１０９】
次に、テストモードの際のマルチポートメモリ素子の動作特性を説明すれば、次の通りである。
【０１１０】
テストモード決定部１２２は、テストモード制御信号に応答して、テストモードイネーブル信号ＴＭＥＮを論理ハイ状態にアクティブにして出力する。並列テスト入／出力制御部１２３は、テストモードイネーブル信号ＴＭＥＮにより動作し、受信パッドＲＸ０＋，ＲＸ０−，ＲＸ１＋，ＲＸ１−，．．．，ＲＸｎ＋，ＲＸｎ−を媒介にテスト装備から並列に入力されるテスト信号を受信して、出力用バスＰＲＸ０＜０：ｎ＞に載せて送信する。このとき、出力ドライバーＤＲＶＰ０は、テストモードイネーブル信号ＴＭＥＮにより高抵抗状態になるため、バンクＢＡＮＫ０〜ＢＡＮＫｎのＤＲＡＭコアから出力されるセルデータは、出力用バスＰＴＸ０＜０：ｎ＞に伝達されない。
【０１１１】
ポートＰＯＲＴ０は、並列テスト入／出力制御部１２３から出力されたテスト信号を出力用バスＰＴＸ０＜０：ｎ＞を介して受信し直列化して、テスト用出力ドライバー１３８を介して選択部１２１に伝達される。
【０１１２】
選択部１２１は、ポート選択信号ＴＭＥＮ＿Ｐ０が論理ロー状態で入力されることによって、受信パッドＲＸ０＋，ＲＸ０−を媒介に直列に入力される外部信号と、直列化されたテスト信号ＴＸＰ０、ＴＸＮ０とのうち、テスト信号ＴＸＰ０，ＴＸＮＯを選択して、再びポートＰＯＲＴ０に伝達する。
【０１１３】
ポートＰＯＲＴ０は、選択部１２１を介して再び入力されるテスト信号ＴＸＰ０、ＴＸＮ０を並列化して、並列化されたテストデータを入力用バスＰＲＸ０＜０：ｎ＞に伝達する。並列テスト入／出力制御部１２３は、入力用バスＰＲＸ０＜０：ｎ＞に伝達されたテストデータを受信して、送信パッドＴＸ０＋，ＴＸ０−，ＴＸ１＋，ＴＸ１−，．．．，ＴＸｎ＋，ＴＸｎ−を介して外部テスト装備に伝達する。
【０１１４】
一方、図１３に示すように、第１の実施の形態〜第３の実施の形態において用いられるグローバルデータバスには、安定した信号の伝達のために、ラッチＬＡＴ１，ＬＡＴ２が設置されることもできる。
【０１１５】
以上では、本発明の技術的思想を明確にするために、本発明の第１の実施の形態において直／並列信号処理の単位（パケットまたはフレーム単位）を４ビットにして説明しており、これにより、信号を並列に処理するためのポートとバンクとの間のグローバルデータバスを、ポート別に各々４個のバスを割り当てて示した。また、本発明の第１の実施の形態では、並列入／出力のためのパッドの数も４個ずつ備えた。しかしながら、これは、説明の便宜のためのもので、実際にはこれよりさらに多くの並列配線と、直／並列処理単位により、外部並列入／出力のためのパッドの数も適切に変更できるはずである。また、バンクを構成するＤＲＡＭコアの構成及び配分に対しては、具体的に説明していないが、これは、本発明の技術的思想とは別個で多様に構成されることができるためである。
【０１１６】
（まとめ）
まとめとして、以上の説明に伴って、以下の事項（１）〜（９１）を開示する。
【０１１７】
（１）直列入／出力データ通信を提供する複数の第１パッドと、並列入／出力データ通信を提供する複数の第２パッドと、前記第１パッドを媒介に外部装置と直列入／出力データ通信を行う複数のポートと、前記ポートと並列入／出力データ通信を行う複数のバンクと、前記ポートから出力される第１信号を前記バンクに伝達する第１データバスと、前記バンクから出力される第２信号を前記ポートに伝達する第２データバスと、テストモード制御信号に応答して、テストモードイネーブル信号を生成するテストモード決定部と、前記テストモードの際、前記テストモードイネーブル信号により動作して、前記第２パッドから並列に入力されるテスト信号を前記第２データバスに伝達し、前記第１データバスに伝達されるテストデータを前記第２パッドに伝達するテスト入／出力制御部と、前記テストモードの際、前記テストモードイネーブル信号に応答して、前記ポートを介して直列化されて出力されるテスト信号を受信して、前記ポートに伝達する選択部とを備えることを特徴とするマルチポートメモリ素子。
【０１１８】
（２）前記第１パッドが、外部から直列に入力される入力信号を受信して、前記選択部に伝達する第１受信パッドと、前記ポートから直列に出力される出力信号を受信して、外部に出力する第１送信パッドとを備えることを特徴とする（１）に記載のマルチポートメモリ素子。
【０１１９】
（３）前記ポートが、前記テストモードの際、前記第２データバスを介して並列に入力される前記テスト信号を受信し直列化して、前記第１送信パッドに伝達することを特徴とする（２）に記載のマルチポートメモリ素子。
【０１２０】
（４）前記選択部が、前記テストモードの際、前記テストモードイネーブル信号に応答して、前記ポートから直列化されて出力される前記テスト信号と、前記第１受信パッドから入力される入力信号とのうち、前記テスト信号を選択して出力することを特徴とする（３）に記載のマルチポートメモリ素子。
【０１２１】
（５）前記第２パッドが、外部から並列に入力されるテスト信号を受信して、前記テスト入／出力制御部に伝達する第２受信パッドと、前記テスト入／出力制御部から出力されるテストデータを外部に出力する第２送信パッドとを備えることを特徴とする（４）に記載のマルチポートメモリ素子。
【０１２２】
（６）前記テスト入／出力制御部が、前記テストモードイネーブル信号に応答して、前記第２受信パッドから入力されるテスト信号を受信して、前記第２データバスに伝達することを特徴とする（５）に記載のマルチポートメモリ素子。
【０１２３】
（７）前記テスト入／出力制御部が、前記テストモードイネーブル信号に応答して、前記ポートから前記第１データバスを媒介に入力されるテストデータを受信して、前記第２送信パッドに出力することを特徴とする（５）に記載のマルチポートメモリ素子。
【０１２４】
（８）前記テスト入／出力制御部が、前記テストモードイネーブル信号に応答して、前記第２受信パッドから入力されるテスト信号を受信して、前記第２データバスに伝達するテスト信号伝送部と、前記テストモードイネーブル信号に応答して、前記ポートから前記第１データバスを媒介に入力されるテストデータを受信して、前記第２送信パッドに伝達するテストデータ伝送部とを備えることを特徴とする（５）に記載のマルチポートメモリ素子。
【０１２５】
（９）前記テスト信号伝送部が、前記第２受信パッドから入力されるテスト信号を受信する受信部と、前記受信部から入力されるテスト信号を整列する整列器と、前記整列器から出力されるテスト信号を前記第２データバスに載せて送信するドライバーとを備えることを特徴とする（８）に記載のマルチポートメモリ素子。
【０１２６】
（１０）前記テストデータ伝送部が、前記第１データバスから伝達されるテストデータを受信する受信部と、前記受信部から入力されるテストデータを整列する整列器と、前記整列器から出力されるテストデータを前記第２送信パッドに伝達するドライバーとを備えることを特徴とする（８）に記載のマルチポートメモリ素子。
【０１２７】
（１１）前記整列器が、内部クロックに同期して動作することを特徴とする（９）又は（１０）に記載のマルチポートメモリ素子。
【０１２８】
（１２）前記内部クロックが、外部から入力される基準クロックと同じ波形を有することを特徴とする（１１）に記載のマルチポートメモリ素子。
【０１２９】
（１３）前記内部クロックが、外部から入力される外部クロックの周期と位相とが変更されたクロックであることを特徴とする（１１）に記載のマルチポートメモリ素子。
【０１３０】
（１４）前記ポートが、前記テストモードの際、前記テスト入／出力制御部から前記第２データバスを媒介に入力されるテスト信号を受信し直列化して、前記第１送信パッドに出力することを特徴とする（４）に記載のマルチポートメモリ素子。
【０１３１】
（１５）前記ポートが、前記テストモードの際、前記選択部から出力されるテスト信号を並列化して、前記テストデータを前記第１データバスに載せて送信することを特徴とする（４）に記載のマルチポートメモリ素子。
【０１３２】
（１６）前記ポートが、前記選択部から入力されるテスト信号をサンプリングするサンプラーと、前記サンプラーを介してサンプリングされた信号を並列化する並列化器と、前記並列化器を介して並列化されたテストデータを前記第１データバスに載せて送信する出力部と、前記第２データバスを媒介に並列に伝達されるテスト信号をラッチするラッチ部と、前記ラッチ部を介してラッチされたテスト信号を直列化する直列化器と、前記直列化器を介して直列化されたテスト信号を第１送信パッドに出力するドライバーとを備えることを特徴とする（１４）又は（１５）に記載のマルチポートメモリ素子。
【０１３３】
（１７）前記ポートを介して直列化または並列化される入出力信号の同期を制御するために必要な内部クロックを生成するクロック生成部をさらに備えることを特徴とする（１６）に記載のマルチポートメモリ素子。
【０１３４】
（１８）前記クロック生成部が、外部から基準クロックを受信して、前記内部クロックを生成することを特徴とする（１７）に記載のマルチポートメモリ素子。
【０１３５】
（１９）前記バンクが、前記テストモードの際、前記テストモードイネーブル信号に応答して、前記第２信号が前記第２データバスに出力されることを遮断する出力ドライバーを備えることを特徴とする（４）に記載のマルチポートメモリ素子。
【０１３６】
（２０）前記出力ドライバーが、前記テストモードイネーブル信号に応答して、出力を高抵抗状態に維持することを特徴とする（１９）に記載のマルチポートメモリ素子。
【０１３７】
（２１）前記出力ドライバーが、前記正常動作モードの際、前記第２信号を前記第２データバスに出力することを特徴とする（２０）に記載のマルチポートメモリ素子。
【０１３８】
（２２）前記テストモード制御信号が、前記第２パッドを介して受信されることを特徴とする（４）に記載のマルチポートメモリ素子。
【０１３９】
（２３）前記テストモード制御信号が、前記第１パッドを介して受信されることを特徴とする（４）に記載のマルチポートメモリ素子。
【０１４０】
（２４）前記テストモード制御信号を受信する第３パッドをさらに備えることを特徴とする（４）に記載のマルチポートメモリ素子。
【０１４１】
（２５）前記第１データバスが、前記ポートごとに各々同じ個数のバスが割り当てられることを特徴とする（４）に記載のマルチポートメモリ素子。
【０１４２】
（２６）前記第２データバスが、前記ポートごとに各々同じ個数のバスが割り当てられることを特徴とする（４）に記載のマルチポートメモリ素子。
【０１４３】
（２７）直列入／出力データ通信を提供する複数の第１パッドと、並列入／出力データ通信を提供する複数の第２パッドと、前記第１パッドを媒介に外部装置と直列入／出力データ通信を行う複数のポートと、前記ポートと並列入／出力データ通信を行う複数のバンクと、前記ポートから出力される第１信号を前記バンクに伝達する第１データバスと、前記バンクから出力される第２信号を前記ポートに伝達する第２データバスと、テストモード制御信号に応答して、テストモードイネーブル信号及びポート選択信号を生成するテストモード決定部と、前記テストモードの際、前記テストモードイネーブル信号により動作して、前記第２パッドから並列に入力されるテスト信号を前記第２データバスに伝達し、前記第１データバスに伝達されるテストデータを前記第２パッドに伝達するテスト入／出力制御部と、前記テストモードの際、前記ポート選択信号に応答して、前記ポートを介して直列化されて出力されるテスト信号を受信して、前記ポートに伝達する選択部とを備えることを特徴とするマルチポートメモリ素子。
【０１４４】
（２８）前記第１パッドが、外部から直列に入力される入力信号を受信して、前記選択部に伝達する第１受信パッドと、前記ポートから直列に出力される出力信号を受信して、外部に出力する第１送信パッドとを備えることを特徴とする（２７）に記載のマルチポートメモリ素子。
【０１４５】
（２９）前記ポートが、前記テストモードの際、前記第２データバスを介して並列に入力される前記テスト信号を受信し直列化して、前記第１送信パッドに伝達することを特徴とする（２８）に記載のマルチポートメモリ素子。
【０１４６】
（３０）前記選択部が、前記テストモードの際、前記ポート選択信号に応答して、前記ポートから直列化されて出力される前記テスト信号と、前記第１受信パッドから入力される入力信号とのうち、前記テスト信号を選択して出力することを特徴とする（２９）に記載のマルチポートメモリ素子。
【０１４７】
（３１）前記第２パッドが、外部から並列に入力されるテスト信号を受信して、前記テスト入／出力制御部に伝達する第２受信パッドと、前記テスト入／出力制御部から出力されるテストデータを外部に出力する第２送信パッドとを備えることを特徴とする（３０）に記載のマルチポートメモリ素子。
【０１４８】
（３２）前記テスト入／出力制御部が、前記テストモードイネーブル信号に応答して、前記第２受信パッドから入力されるテスト信号を受信して、前記第２データバスに伝達することを特徴とする（３１）に記載のマルチポートメモリ素子。
【０１４９】
（３３）前記テスト入／出力制御部が、前記テストモードイネーブル信号に応答して、前記ポートから前記第１データバスを媒介に入力されるテストデータを受信して、前記第２送信パッドに出力することを特徴とする（３１）に記載のマルチポートメモリ素子。
【０１５０】
（３４）前記テスト入／出力制御部が、前記テストモードイネーブル信号に応答して、前記第２受信パッドから入力されるテスト信号を受信して、前記第２データバスに伝達するテスト信号伝送部と、前記テストモードイネーブル信号に応答して、前記ポートから前記第１データバスを媒介に入力されるテストデータを受信して、前記第２送信パッドに伝達するテストデータ伝送部とを備えることを特徴とする（３１）に記載のマルチポートメモリ素子。
【０１５１】
（３５）前記テスト信号伝送部が、前記第２受信パッドから入力されるテスト信号を受信する受信部と、前記受信部から入力されるテスト信号を整列する整列器と、前記整列器から出力されるテスト信号を前記第２データバスに載せて送信するドライバーとを備えることを特徴とする（３４）に記載のマルチポートメモリ素子。
【０１５２】
（３６）前記テストデータ伝送部が、前記第１データバスから伝達されるテストデータを受信する受信部と、前記受信部から入力されるテストデータを整列する整列器と、前記整列器から出力されるテストデータを前記第２送信パッドに伝達するドライバーとを備えることを特徴とする（３４）に記載のマルチポートメモリ素子。
【０１５３】
（３７）前記ポートが、前記テストモードの際、前記テスト入／出力制御部から前記第２データバスを媒介に入力されるテスト信号を受信し直列化して、前記第１送信パッドに出力することを特徴とする（３０）に記載のマルチポートメモリ素子。
【０１５４】
（３８）前記ポートが、前記テストモードの際、前記選択部から出力されるテスト信号を並列化して、前記テストデータを前記第１データバスに載せて送信することを特徴とする（３０）に記載のマルチポートメモリ素子。
【０１５５】
（３９）前記ポートが、前記選択部から入力されるテスト信号をサンプリングするサンプラーと、前記サンプラーを介してサンプリングされた信号を並列化する並列化器と、前記並列化器を介して並列化されたテストデータを前記第１データバスに載せて送信する出力部と、前記第２データバスを媒介に並列に伝達されるテスト信号をラッチするラッチ部と、前記ラッチ部を介してラッチされたテスト信号を直列化する直列化器と、前記直列化器を介して直列化されたテスト信号を第１送信パッドに出力するドライバーとを備えることを特徴とする（３７）又は（３８）に記載のマルチポートメモリ素子。
【０１５６】
（４０）前記ポートを介して直列化または並列化される入出力信号の同期を制御するために必要な内部クロックを生成するクロック生成部をさらに備えることを特徴とする（３９）に記載のマルチポートメモリ素子。
【０１５７】
（４１）前記クロック生成部が、外部から基準クロックを受信して、前記内部クロックを生成することを特徴とする（４０）に記載のマルチポートメモリ素子。
【０１５８】
（４２）前記バンクが、前記テストモードの際、前記テストモードイネーブル信号に応答して、前記第２信号が前記第２データバスに出力されることを遮断する出力ドライバーを備えることを特徴とする（３０）に記載のマルチポートメモリ素子。
【０１５９】
（４３）前記出力ドライバーが、前記テストモードイネーブル信号に応答して、出力が高抵抗状態に維持されることを特徴とする（４２）に記載のマルチポートメモリ素子。
【０１６０】
（４４）前記出力ドライバーが、前記正常動作モードの際、前記第２信号を前記第２データバスに出力することを特徴とする（４２）に記載のマルチポートメモリ素子。
【０１６１】
（４５）前記テストモード制御信号が、前記第２パッドを介して受信されることを特徴とする（３０）に記載のマルチポートメモリ素子。
【０１６２】
（４６）前記テストモード制御信号が、前記第１パッドを介して受信されることを特徴とする（３０）に記載のマルチポートメモリ素子。
【０１６３】
（４７）前記テストモード制御信号を受信する第３パッドをさらに備えることを特徴とする（３０）に記載のマルチポートメモリ素子。
【０１６４】
（４８）前記第１データバスが、前記ポートごとに各々同じ個数のバスが割り当てられることを特徴とする（３０）に記載のマルチポートメモリ素子。
【０１６５】
（４９）前記第２データバスが、前記ポートごとに各々同じ個数のバスが割り当てられることを特徴とする（３０）に記載のマルチポートメモリ素子。
【０１６６】
（５０）直列入／出力データ通信を提供する複数のパッドと、前記パッドを媒介に外部装置と直列入／出力データ通信を行う複数のポートと、前記ポートと並列入／出力データ通信を行う複数のバンクと、前記ポートから出力される第１信号を前記バンクに伝達する第１データバスと、前記バンクから出力される第２信号を前記ポートに伝達する第２データバスと、テストモード制御信号を受信して、テストモードイネーブル信号を生成するテストモード決定部と、前記テストモードの際、前記テストモードイネーブル信号により動作して、前記パッドから並列に入力されるテスト信号を前記第２データバスに伝達し、前記第１データバスに伝達されるテストデータを前記パッドに伝達するテスト入／出力制御部と、前記テストモードの際、前記テストモードイネーブル信号に応答して、前記ポートを介して直列化されて前記パッドに伝達されるテスト信号を受信して、前記ポートに伝達する選択部とを備えることを特徴とするマルチポートメモリ素子。
【０１６７】
（５１）前記パッドが、外部から直列に入力される入力信号を受信して、前記選択部に伝達する受信パッドと、前記ポートから直列に出力される出力信号を受信して、外部に出力する送信パッドとを備えることを特徴とする（５０）に記載のマルチポートメモリ素子。
【０１６８】
（５２）前記ポートが、前記テストモードの際、前記第２データバスを介して並列に入力される前記テスト信号を受信し直列化して、前記送信パッドに伝達することを特徴とする（５１）に記載のマルチポートメモリ素子。
【０１６９】
（５３）前記選択部が、前記テストモードの際、前記テストモードイネーブル信号に応答して、前記ポートから直列化されて出力される前記テスト信号と、前記受信パッドから入力される入力信号とのうち、前記テスト信号を選択して出力することを特徴とする（５２）に記載のマルチポートメモリ素子。
【０１７０】
（５４）前記テスト入／出力制御部が、前記テストモードイネーブル信号に応答して、前記受信パッドから入力されるテスト信号を受信して、前記第２データバスに伝達することを特徴とする（５３）に記載のマルチポートメモリ素子。
【０１７１】
（５５）前記テスト入／出力制御部が、前記テストモードイネーブル信号に応答して、前記ポートから前記第１データバスを媒介に入力されるテストデータを受信して、前記送信パッドに出力することを特徴とする（５３）に記載のマルチポートメモリ素子。
【０１７２】
（５６）前記テスト入／出力制御部が、前記テストモードイネーブル信号に応答して、前記受信パッドから入力されるテスト信号を受信して、前記第２データバスに伝達するテスト信号伝送部と、前記テストモードイネーブル信号に応答して、前記ポートから前記第１データバスを媒介に入力されるテストデータを受信して、前記送信パッドに伝達するテストデータ伝送部とを備えることを特徴とする（５３）に記載のマルチポートメモリ素子。
【０１７３】
（５７）前記テスト信号伝送部が、前記受信パッドから入力されるテスト信号を受信する受信部と、前記受信部から入力されるテスト信号を整列する整列器と、前記整列器から出力されるテスト信号を前記第２データバスに載せて送信するドライバーとを備えることを特徴とする（５６）に記載のマルチポートメモリ素子。
【０１７４】
（５８）前記テストデータ伝送部が、前記第１データバスから伝達されるテストデータを受信する受信部と、前記受信部から入力されるテストデータを整列する整列器と、前記整列器から出力されるテストデータを前記送信パッドに伝達するドライバーとを備えることを特徴とする（５６）に記載のマルチポートメモリ素子。
【０１７５】
（５９）前記整列器が、内部クロックに同期して動作することを特徴とする（５７）又は（５８）に記載のマルチポートメモリ素子。
【０１７６】
（６０）前記内部クロックが、外部から入力される基準クロックと同じ波形を有することを特徴とする（５９）に記載のマルチポートメモリ素子。
【０１７７】
（６１）前記内部クロックが、外部から入力される外部クロックの周期と位相とが変更されたクロックであることを特徴とする（６０）に記載のマルチポートメモリ素子。
【０１７８】
（６２）前記ポートが、前記テストモードの際、前記テスト入／出力制御部から前記第２データバスを媒介に入力されるテスト信号を受信し直列化して、前記送信パッドに出力することを特徴とする（５３）に記載のマルチポートメモリ素子。
【０１７９】
（６３）前記ポートが、前記テストモードの際、前記選択部から出力されるテスト信号を並列化して、前記テストデータを前記第１データバスに載せて送信することを特徴とする（５３）に記載のマルチポートメモリ素子。
【０１８０】
（６４）前記ポートが、前記選択部から入力されるテスト信号をサンプリングするサンプラーと、前記サンプラーを介してサンプリングされた信号を並列化する並列化器と、前記並列化器を介して並列化されたテストデータを前記第１データバスに載せて送信する出力部と、前記第２データバスを媒介に並列に伝達されるテスト信号をラッチするラッチ部と、前記ラッチ部を介してラッチされたテスト信号を直列化する直列化器と、前記直列化器を介して直列化されたテスト信号を送信パッドに出力するドライバーとを備えることを特徴とする（６２）又は（６３）に記載のマルチポートメモリ素子。
【０１８１】
（６５）前記ポートを介して直列化または並列化される入出力信号の同期を制御するために必要な内部クロックを生成するクロック生成部をさらに備えることを特徴とする（６４）に記載のマルチポートメモリ素子。
【０１８２】
（６６）前記クロック生成部が、外部から基準クロックを受信して、前記内部クロックを生成することを特徴とする（６５）に記載のマルチポートメモリ素子。
【０１８３】
（６７）前記バンクが、前記テストモードの際、前記テストモードイネーブル信号に応答して、前記第２信号が前記第２データバスに出力されることを遮断する出力ドライバーを備えることを特徴とする（５３）に記載のマルチポートメモリ素子。
【０１８４】
（６８）前記出力ドライバーが、前記テストモードイネーブル信号に応答して、出力を高抵抗状態に維持することを特徴とする（６７）に記載のマルチポートメモリ素子。
【０１８５】
（６９）前記出力ドライバーが、前記正常動作モードの際、前記第２信号を前記第２データバスに出力することを特徴とする（６８）に記載のマルチポートメモリ素子。
【０１８６】
（７０）前記テストモード制御信号が、前記第２パッドを介して受信されることを特徴とする（５３）に記載のマルチポートメモリ素子。
【０１８７】
（７１）前記テストモード制御信号が、前記第１パッドを介して受信されることを特徴とする（５３）に記載のマルチポートメモリ素子。
【０１８８】
（７２）前記テストモード制御信号を受信する第３パッドをさらに備えることを特徴とする（５３）に記載のマルチポートメモリ素子。
【０１８９】
（７３）前記第１データバスが、前記ポートごとに各々同じ個数のバスが割り当てられることを特徴とする（５３）に記載のマルチポートメモリ素子。
【０１９０】
（７４）前記第２データバスが、前記ポートごとに各々同じ個数のバスが割り当てられることを特徴とする（５３）に記載のマルチポートメモリ素子。
【０１９１】
（７５）直列入／出力データ通信を提供する複数のパッドと、前記パッドを媒介に外部装置と直列入／出力データ通信を行う複数のポートと、前記ポートと並列入／出力データ通信を行う複数のバンクと、前記ポートから出力される第１信号を前記バンクに伝達する第１データバスと、前記バンクから出力される第２信号を前記ポートに伝達する第２データバスと、テストモード制御信号を受信して、テストモードイネーブル信号及びポート選択信号を生成するテストモード決定部と、前記テストモードの際、前記テストモードイネーブル信号により動作して、前記パッドから並列に入力されるテスト信号を前記第２データバスに伝達し、前記第１データバスに伝達されるテストデータを前記パッドに伝達するテスト入／出力制御部と、前記テストモードの際、前記ポート選択信号に応答して、前記ポートを介して直列化されて前記パッドに伝達されるテスト信号を受信して、前記ポートに伝達する選択部とを備えることを特徴とするマルチポートメモリ素子。
【０１９２】
（７６）前記パッドが、外部から直列に入力される入力信号を受信して、前記選択部に伝達する受信パッドと、前記ポートから直列に出力される出力信号を受信して、外部に出力する送信パッドとを備えることを特徴とする（７５）に記載のマルチポートメモリ素子。
【０１９３】
（７７）前記ポートが、前記テストモードの際、前記第２データバスを介して並列に入力される前記テスト信号を受信し直列化して、前記送信パッドに伝達することを特徴とする（７６）に記載のマルチポートメモリ素子。
【０１９４】
（７８）前記選択部が、前記テストモードの際、前記テストモードイネーブル信号に応答して、前記ポートから直列化されて出力される前記テスト信号と、前記受信パッドから入力される入力信号とのうち、前記テスト信号を選択して出力することを特徴とする（７７）に記載のマルチポートメモリ素子。
【０１９５】
（７９）前記テスト入／出力制御部が、前記テストモードイネーブル信号に応答して、前記受信パッドから入力されるテスト信号を受信して、前記第２データバスに伝達することを特徴とする（７８）に記載のマルチポートメモリ素子。
【０１９６】
（８０）前記テスト入／出力制御部が、前記テストモードイネーブル信号に応答して、前記ポートから前記第１データバスを媒介に入力されるテストデータを受信して、前記送信パッドに出力することを特徴とする（７８）に記載のマルチポートメモリ素子。
【０１９７】
（８１）前記テスト入／出力制御部が、前記テストモードイネーブル信号に応答して、前記受信パッドから入力されるテスト信号を受信して、前記第２データバスに伝達するテスト信号伝送部と、前記テストモードイネーブル信号に応答して、前記ポートから前記第１データバスを媒介に入力されるテストデータを受信して、前記送信パッドに伝達するテストデータ伝送部と、を備えることを特徴とする（７８）に記載のマルチポートメモリ素子。
【０１９８】
（８２）前記テスト信号伝送部が、前記受信パッドから入力されるテスト信号を受信する受信部と、前記受信部から入力されるテスト信号を整列する整列器と、前記整列器から出力されるテスト信号を前記第２データバスに載せて送信するドライバーとを備えることを特徴とする（８１）に記載のマルチポートメモリ素子。
【０１９９】
（８３）前記テストデータ伝送部が、前記第１データバスから伝達されるテストデータを受信する受信部と、前記受信部から入力されるテストデータを整列する整列器と、前記整列器から出力されるテストデータを前記送信パッドに伝達するドライバーとを備えることを特徴とする（８１）に記載のマルチポートメモリ素子。
【０２００】
（８４）前記ポートが、前記テストモードの際、前記テスト入／出力制御部から前記第２データバスを媒介に入力されるテスト信号を受信し直列化して、前記送信パッドに出力することを特徴とする（７８）に記載のマルチポートメモリ素子。
【０２０１】
（８５）前記ポートが、前記テストモードの際、前記選択部から出力されるテスト信号を並列化して、前記テストデータを前記第１データバスに載せて送信することを特徴とする（７８）に記載のマルチポートメモリ素子。
【０２０２】
（８６）前記ポートが、前記選択部から入力されるテスト信号をサンプリングするサンプラーと、前記サンプラーを介してサンプリングされた信号を並列化する並列化器と、前記並列化器を介して並列化されたテストデータを前記第１データバスに載せて送信する出力部と、前記第２データバスを媒介に並列に伝達されるテスト信号をラッチするラッチ部と、前記ラッチ部を介してラッチされたテスト信号を直列化する直列化器と、前記直列化器を介して直列化されたテスト信号を送信パッドに出力するドライバーとを備えることを特徴とする（８５）に記載のマルチポートメモリ素子。
【０２０３】
（８７）前記ポートを介して直列化または並列化される入出力信号の同期を制御するために必要な内部クロックを生成するクロック生成部をさらに備えることを特徴とする（８６）に記載のマルチポートメモリ素子。
【０２０４】
（８８）前記クロック生成部が、外部から基準クロックを受信して、前記内部クロックを生成することを特徴とする（８７）に記載のマルチポートメモリ素子。
【０２０５】
（８９）前記バンクが、前記テストモードの際、前記テストモードイネーブル信号に応答して、前記第２信号が前記第２データバスに出力されることを遮断する出力ドライバーを備えることを特徴とする（７８）に記載のマルチポートメモリ素子。
【０２０６】
（９０）前記出力ドライバーが、前記テストモードイネーブル信号に応答して、出力が高抵抗状態に維持されることを特徴とする（８９）に記載のマルチポートメモリ素子。
【０２０７】
（９１）前記出力ドライバーが、前記正常動作モードの際、前記第２信号を前記第２データバスに出力することを特徴とする（９０）に記載のマルチポートメモリ素子。
【０２０８】
上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。
【図面の簡単な説明】
【０２０９】
【図１】従来の技術に係るマルチポートメモリ素子の構成を示す構成図である。
【図２】図１に示すポートの内部構成を示す構成図である。
【図３】本発明の第１の実施の形態に係るマルチポートメモリ素子の構成を示す構成図である。
【図４】図３に示す並列テスト入／出力制御部３２の内部構成を示す構成図である。
【図５】図３に示す選択部３３の内部構成を示す構成図である。
【図６】図３に示すスイチング部３４の内部構成を示す構成図である。
【図７】図３に示す出力ドライバーＤＲＶＰ０の内部構成を示す構成図である。
【図８】本発明の第１の実施の形態に係るマルチポートメモリ素子の動作特性を説明するために示す信号のフローチャートである。
【図９】本発明の第２の実施の形態に係るマルチポートメモリ素子の並列テスト入／出力制御部の構成を示す構成図である。
【図１０】図９に示す選択部１０２４の内部構成を示す構成図である。
【図１１】本発明の第３の実施の形態に係るマルチポートメモリ素子の構成を示す構成図である。
【図１２】図１１に示すポートＰＯＲＴ０の内部構成を示す構成図である。
【図１３】グローバルデータバスにラッチが接続された構成を示す図である。
【符号の説明】
【０２１０】
ＰＯＲＴ０，ＰＯＲＴ１，ＰＯＲＴｍ      ポート
ＢＡＮＫ０〜ＢＡＮＫ３      バンク
ＤＲＶＰ０，ＤＲＶＰ１      出力ドライバー
ＲＣＶＰ０，ＲＣＶＰ１      受信部
ＧＩＯ      グローバルデータバス
２１，１３１，１３８      ドライバー
２２，１３２      直列化器
２３，１３３      入力ラッチ部
２４，１３４      クロック生成部
２５，１３５      サンプラー
２６，１３６      並列化器
２７，１３７      データ出力部
３１，１２２      テストモード決定部
３３，３４，１２１，１２５      選択部
３２，１２３      並列テスト入／出力制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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