(57)【要約】【課題】  処理装置における割込処理の負荷を低減することを目的とする。【解決手段】  ｎ個（ｎは２以上の整数）が互いに同期して、且つ、ｎ個の内ｋ番目（ｋはｎ以下の自然数）が所定周期Ｔの２ｋ−１倍の周期で割込要求信号を出力する周辺装置と、前記割込要求信号が入力されると、所定の割込処理を行う処理装置と、前記周辺装置と処理装置との間に設けられ、最も周期が長い割込要求信号を除く他の割込要求信号を通過／遮断するゲート装置と、複数の周辺装置が割込要求信号を同時に出力すると、出力された割込要求信号の内、最も周期が長い割込要求信号を除く他の割込要求信号を遮断するように前記ゲート装置を制御するゲート制御装置とを具備する。【選択図】    図１
2007058733.tif 000002
【特許請求の範囲】
【請求項１】
ｎ個（ｎは２以上の整数）が互いに同期して、且つ、ｎ個の内ｋ番目（ｋはｎ以下の自然数）が所定周期Ｔの２ｋ−１倍の周期で割込要求信号を出力する周辺装置と、
前記割込要求信号が入力されると、所定の割込処理を行う処理装置と、
前記周辺装置と処理装置との間に設けられ、最も周期が長い割込要求信号を除く他の割込要求信号を通過／遮断するゲート装置と、
複数の周辺装置が割込要求信号を同時に出力すると、出力された割込要求信号の内、最も周期が長い割込要求信号を除く他の割込要求信号を遮断するように前記ゲート装置を制御するゲート制御装置と
を具備することを特徴とする電子機器。
【請求項２】
前記周辺装置はＡ／Ｄコンバータであり、
所定周期Ｔの２ｋ−１倍の周期のサンプリングクロック信号をｋ番目のＡ／Ｄコンバータに出力するクロック信号発生装置と、
前記サンプリングクロック信号を基にｎビットのカウントを行うカウンタとを備え、
前記ゲート制御装置は、前記カウンタによってカウントされた数Ｃが下式（１）を満たす場合に、ｋ番目のＡ／Ｄコンバータから出力される割込要求信号を遮断するように前記ゲート装置を制御することを特徴とする請求項１記載の電子機器。
【数１】
2007058733.tif 000005
【請求項３】
ｎ個（ｎは２以上の整数）が互いに同期して、且つ、ｎ個の内ｋ番目（ｋはｎ以下の自然数）が所定周期Ｔの２ｋ−１倍の周期で割込要求信号を出力する周辺装置と、
前記割込要求信号が入力されると、所定の割込処理を行う処理装置とを備え、
該処理装置は、前記ｎ個の周辺装置の内、少なくとも１つの周辺装置から割込要求信号が入力されると割込処理としてレジスタを退避させ、割込要求信号を出力している各周辺装置に対応した処理を行った後、レジスタを復帰させることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器に関する。
【背景技術】
【０００２】
周知のように割込処理とは、ある連続した処理を行っているＣＰＵ（Central Processing Unit）が、キーボード等の周辺装置からの割込要求に応じて上記連続した処理を中断して別の処理を行うことである。図７は、従来の割込処理の回路構成例を示すブロック図である。図７において、第１Ａ／Ｄコンバータ２０（周辺装置）は、クロック信号発生装置２３から入力される１０ｋHzの第１サンプリングクロック信号ｃ１に基づいてサンプリングを行うと共に、当該第１サンプリングクロック信号ｃ１に同期して第１割込要求信号IRQ1をＣＰＵ２４に出力し、第２Ａ／Ｄコンバータ２１は、クロック信号発生装置２３から入力される５ｋHzの第２サンプリングクロック信号ｃ２に基づいてサンプリングを行うと共に、当該第２サンプリングクロック信号ｃ２に同期して第２割込要求信号IRQ2をＣＰＵ２４に出力し、また第３Ａ／Ｄコンバータ２３は、クロック信号発生装置２３から入力される２．５ｋHzの第３サンプリングクロック信号ｃ３に基づいてサンプリングを行うと共に、当該第３サンプリングクロック信号ｃ３に同期して第３割込要求信号IRQ3をＣＰＵ２４に出力する。
【０００３】
図８は、上記のようなサンプリングクロック信号と割込要求信号との関係を示すタイミングチャートである。この図に示すように、第１割込要求信号IRQ1は０．１ｍｓの周期Ｔで出力され、第２割込要求信号IRQ2は、周期Ｔの２倍で出力され、また第３割込要求信号IRQ3は、周期Ｔの４倍で出力されている。また、図９は、ＣＰＵ２４に割込要求信号が入力された場合の割込処理を示すフローチャートである。この図に示すように、ＣＰＵ２４は、第１割込要求信号IRQ1が入力されると、レジスタを退避させ（ステップＳ５０）、第１Ａ／Ｄコンバータ２０から第１デジタルデータd1を取得し（ステップＳ５１）、レジスタを復帰させる（ステップＳ５２）。また、他の割込要求信号が入力された場合も同様の割込処理が行われる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、ＣＰＵ２４は、割込要求信号が入力される度に、「レジスタの退避」、「デジタルデータの取得」、「レジスタの復帰」という一連の割込処理を行っている。しかしながら、図８からわかるように、ＣＰＵ２４に割込要求信号IRQ1、IRQ2、IRQ3が入力される回数は、１ｍｓ当たり１７回にもなり、すなわちＣＰＵ２４は、上記のような一連の割込処理を１ｍｓ当たり１７回も行わなければならない。このように、従来の割込処理はＣＰＵ２４にとって非常に大きな負荷となるため、高負荷に対応できる高性能なＣＰＵ２４が必要となり、部品コストが増大するという問題があった。
【０００５】
本発明は、このような事情に鑑みてなされたものであり、処理装置における割込処理の負荷を低減することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明では、第１の解決手段として、ｎ個（ｎは２以上の整数）が互いに同期して、且つ、ｎ個の内ｋ番目（ｋはｎ以下の自然数）が所定周期Ｔの２ｋ−１倍の周期で割込要求信号を出力する周辺装置と、前記割込要求信号が入力されると、所定の割込処理を行う処理装置と、前記周辺装置と処理装置との間に設けられ、最も周期が長い割込要求信号を除く他の割込要求信号を通過／遮断するゲート装置と、複数の周辺装置が割込要求信号を同時に出力すると、出力された割込要求信号の内、最も周期が長い割込要求信号を除く他の割込要求信号を遮断するように前記ゲート装置を制御するゲート制御装置とを具備する、という手段を採用する。
【０００７】
また、本発明では、第２の解決手段として、上記第１の解決手段において、前記周辺装置はＡ／Ｄコンバータであり、所定周期Ｔの２ｋ−１倍の周期のサンプリングクロック信号をｋ番目のＡ／Ｄコンバータに出力するクロック信号発生装置と、前記サンプリングクロック信号を基にｎビットのカウントを行うカウンタとを備え、前記ゲート制御装置は、前記カウンタによってカウントされた数Ｃが下式（１）を満たす場合に、ｋ番目のＡ／Ｄコンバータから出力される割込要求信号を遮断するように前記ゲート装置を制御することを特徴とする。
【０００８】
【数１】
2007058733.tif 000003
【０００９】
また、本発明では、第３の解決手段として、ｎ個（ｎは２以上の整数）が互いに同期して、且つ、ｎ個の内ｋ番目（ｋはｎ以下の自然数）が所定周期Ｔの２ｋ−１倍の周期で割込要求信号を出力する周辺装置と、前記割込要求信号が入力されると、所定の割込処理を行う処理装置とを備え、該処理装置は、前記ｎ個の周辺装置の内、少なくとも１つの周辺装置から割込要求信号が入力されると、割込処理としてレジスタを退避させ、割込要求信号を出力している各周辺装置に対応した処理を行った後、レジスタを復帰させることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、割込要求信号の処理装置への入力回数を減少させるので、処理装置における割込処理の負荷を低減することが可能である。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して、本発明の一実施形態について説明する。
〔第１実施形態〕
図１は、本発明の第１実施形態に係る電子機器の構成ブロック図である。この図に示すように、本電子機器は、第１Ａ／Ｄコンバータ１、第２Ａ／Ｄコンバータ２、第３Ａ／Ｄコンバータ３、第１ゲート装置４、第２ゲート装置５、クロック信号発生装置６及びＣＰＵ７から構成されている。
【００１２】
第１Ａ／Ｄコンバータ１は、図示しないセンサ等から入力されるアナログ信号を、クロック信号発生装置６から入力される１０ｋHzの第１サンプリングクロック信号ｃ１に基づいてサンプリングを行い、第１デジタルデータｄ１にＡ／Ｄ変換すると共に、当該第１サンプリングクロック信号ｃ１に同期して第１割込要求信号IRQ1を第１ゲート装置４に出力する。また、この第１Ａ／Ｄコンバータ１は、ＣＰＵ７の要求に応じて第１デジタルデータｄ１をＣＰＵ７に出力する。
【００１３】
第２Ａ／Ｄコンバータ２は、図示しないセンサ等から入力されるアナログ信号を、クロック信号発生装置６から入力される５ｋHzの第２サンプリングクロック信号ｃ２に基づいてサンプリングを行い、第２デジタルデータｄ２にＡ／Ｄ変換すると共に、当該第２サンプリングクロック信号ｃ２に同期して第２割込要求信号IRQ2を第２ゲート装置５に出力する。また、この第２Ａ／Ｄコンバータ２は、ＣＰＵ７の要求に応じて第２デジタルデータｄ２をＣＰＵ７に出力する。
【００１４】
第３Ａ／Ｄコンバータ３は、図示しないセンサ等から入力されるアナログ信号を、クロック信号発生装置６から入力される２．５ｋHzの第３サンプリングクロック信号ｃ３に基づいてサンプリングを行い、第３デジタルデータｄ３にＡ／Ｄ変換すると共に、当該第３サンプリングクロック信号ｃ３に同期して第３割込要求信号IRQ3をＣＰＵ７に出力する。また、この第３Ａ／Ｄコンバータ３は、ＣＰＵ７の要求に応じて第３デジタルデータｄ３をＣＰＵ７に出力する。
【００１５】
第１ゲート装置４は、クロック信号発生装置６から入力される第１ゲート制御信号ｇ１に基づいて、第１Ａ／Ｄコンバータ１から入力される第１割込要求信号IRQ1を遮断もしくはＣＰＵ７に出力する（通過させる）。第２ゲート装置５は、クロック信号発生装置６から入力される第２ゲート制御信号ｇ２に基づいて、第２Ａ／Ｄコンバータ２から入力される第２割込要求信号IRQ2を遮断もしくはＣＰＵ７に出力する。
【００１６】
クロック信号発生装置６は、第１Ａ／Ｄコンバータ１に１０ｋHzの第１サンプリングクロック信号ｃ１、第２Ａ／Ｄコンバータ２に５ｋHzの第２サンプリングクロック信号ｃ２、第３Ａ／Ｄコンバータ３に２．５ｋHzの第３サンプリングクロック信号ｃ３を出力し、また、第１ゲート装置４に第１ゲート制御信号ｇ１、第２ゲート装置５に第２ゲート制御信号ｇ２を出力する。また、このクロック信号発生装置６は、ｎビット（ｎはＡ／Ｄコンバータの個数：３）のカウンタ機能を備えており、上記第１サンプリングクロック信号ｃ１、第２サンプリングクロック信号ｃ２及び第３サンプリングクロック信号ｃ３を基に３ビットのカウントを行い、カウント値Ｃが下式（１）を満足する場合に、ｋ番目のＡ／Ｄコンバータから出力される割込要求信号を遮断するように第１ゲート制御信号ｇ１及び第２ゲート制御信号ｇ２を出力する。なお、３ビットの最下位ビットは、第１サンプリングクロック信号ｃ１に対応し、最上位ビットは第３サンプリングクロック信号ｃ３に対応してカウントを行う。また、１番目（ｋ＝１）のＡ／Ｄコンバータは、最下位ビットに対応する第１Ａ／Ｄコンバータ１であり、２番目のＡ／Ｄコンバータは第２Ａ／Ｄコンバータ２、３番目のＡ／Ｄコンバータは最上位ビットに対応する第３Ａ／Ｄコンバータ３である。
【００１７】
【数２】
2007058733.tif 000004
【００１８】
ＣＰＵ７は、第１ゲート装置４から入力される第１割込要求信号IRQ1、第２ゲート装置５から入力される第２割込要求信号IRQ2、第３Ａ／Ｄコンバータ３から入力される第３割込要求信号IRQ3に基づいて所定の割込処理を行う。また、このＣＰＵ７は、割込処理において、第１Ａ／Ｄコンバータ１に対し第１デジタルデータｄ１の出力を要求し、第２Ａ／Ｄコンバータ２に対し第２デジタルデータｄ２の出力、また第３Ａ／Ｄコンバータ３に対し第３デジタルデータｄ３の出力をそれぞれ要求し、これら第１デジタルデータｄ１、第２デジタルデータｄ２及び第３デジタルデータｄ３のデジタル処理を行う。
【００１９】
次に、このように構成された本電子機器の動作について説明する。
【００２０】
図２は、第１サンプリングクロック信号ｃ１、第２サンプリングクロック信号ｃ２、第３サンプリングクロック信号ｃ３、第１割込要求信号IRQ1、第２割込要求信号IRQ2及び第３割込要求信号IRQ3のタイミングチャートである。この図に示すように、第１サンプリングクロック信号ｃ１、第２サンプリングクロック信号ｃ２及び第３サンプリングクロック信号ｃ３は共に同期して出力されている。また、第１割込要求信号IRQ1は、第１サンプリングクロック信号ｃ１の立下りに同期して「０」（割込要求）となるように０．１ｍｓの周期Ｔで出力されている。同様に、第２割込要求信号IRQ2は、第２サンプリングクロック信号ｃ２の立下りに同期して「０」となるように周期Ｔの２倍で出力され、第３割込要求信号IRQ3は、第３サンプリングクロック信号ｃ３の立下りに同期して「０」となるように周期Ｔの４倍で出力されている。
【００２１】
図２からわかるように、１番目の第１Ａ／Ｄコンバータ１から出力される第１割込要求信号IRQ1を遮断するタイミングは、上式（１）からカウント値Ｃが３及び７になった時である。また、２番目の第２Ａ／Ｄコンバータ２から出力される第２割込要求信号IRQ2を遮断するタイミングは、上式（１）からカウント値Ｃが７になった時である。つまり、クロック信号発生装置６は、カウント値Ｃが３及び７になった時に第１割込要求信号IRQ1を遮断するように第１ゲート制御信号ｇ１を第１ゲート装置４に出力し、カウント値Ｃが７になった時に第２割込要求信号IRQ2を遮断するように第２ゲート制御信号ｇ２を第２ゲート装置５に出力する。なお、図２において、遮断された割込要求信号は破線で示している。
【００２２】
図３は、ＣＰＵ７における割込処理手順を示すフローチャートである。この図に示すように、ＣＰＵ７は、第１割込要求信号IRQ1が入力されると、まずレジスタの退避を行い（ステップＳ１）、第１Ａ／Ｄコンバータ１に対して第１デジタルデータｄ１を出力するように要求して該第１デジタルデータｄ１を取得し（ステップＳ２）、当該第１デジタルデータｄ１に所定のデジタル処理を行った後、退避させたレジスタを復帰させる（ステップＳ３）。また、ＣＰＵ７は、第２割込要求信号IRQ2が入力されると、まずレジスタの退避を行い（ステップＳ１０）、第１Ａ／Ｄコンバータ１に対して第１デジタルデータｄ１を出力するように要求して該第１デジタルデータｄ１を取得し（ステップＳ１１）、また、第２Ａ／Ｄコンバータ２に対して第２デジタルデータｄ２を出力するように要求して該第２デジタルデータｄ２を取得する（ステップＳ１２）。そして、ＣＰＵ７は、第１デジタルデータｄ１及び第２デジタルデータｄ２に所定のデジタル処理を行った後、退避させたレジスタを復帰させる（ステップＳ１３）。さらに、ＣＰＵ７は、第３割込要求信号IRQ3が入力されると、まずレジスタの退避を行い（ステップＳ２０）、第１Ａ／Ｄコンバータ１に対して第１デジタルデータｄ１を出力するように要求して該第１デジタルデータｄ１を取得し（ステップＳ２１）、第２Ａ／Ｄコンバータ２に対して第２デジタルデータｄ２を出力するように要求して該第２デジタルデータｄ２を取得し（ステップＳ２２）、また、第３Ａ／Ｄコンバータ３に対して第３デジタルデータｄ３を出力するように要求して該第３デジタルデータｄ３を取得する（ステップＳ２３）。そして、ＣＰＵ７は、第１デジタルデータｄ１、第２デジタルデータｄ２及び第３デジタルデータｄ３に所定のデジタル処理を行った後、退避させたレジスタを復帰させる（ステップＳ２４）。
【００２３】
このように、本第１実施形態では、従来技術のように各割込要求信号が入力される度に、レジスタの退避、デジタルデータの取得、レジスタの復帰の一連の割込処理を行っていた場合と比較して、出力された割込要求信号の内、最も周期が長い割込要求信号を除く他の割込要求信号を遮断するように各ゲート装置を制御するので、割込要求信号の入力回数（割込処理回数）を減少することができ、その結果、ＣＰＵ７の割込処理における負荷を低減することが可能である。
【００２４】
さらに、具体的に本第１実施形態の効果を従来技術と比較して説明する。なお、以下の説明では、退避及び復帰させるレジスタは１６個とし、ＣＰＵ７は、フローチャートの１ステップ当たり、１サイクルで処理できるものとする。まず、従来技術では、図９に示すように、割込要求信号が１回入力されると、レジスタの退避として１６個×１サイクル＝１６サイクル、デジタルデータの取得として１サイクル、レジスタの復帰として１６個×１サイクル＝１６サイクル（合計３３サイクル）の処理を行う必要がある。これらの処理を１ｍｓ当たり１７回行わなければならないので、従来技術では１ｍｓ当たり３３サイクル×１７＝５６１サイクルの処理を行うことになる。
【００２５】
一方、本第１実施形態によると、図３に示すように、第１割込要求信号IRQ1が入力されると、レジスタの退避として１６個×１サイクル＝１６サイクル、第１デジタルデータｄ１の取得として１サイクル、レジスタの復帰として１６個×１サイクル＝１６サイクル（合計３３サイクル）の処理を行う。第１割込要求信号IRQ1は、１ｍｓ当たり５回入力されるので、１ｍｓ当たり３３サイクル×５＝１６５サイクルの処理を行うことになる。  また、第２割込要求信号IRQ2が入力されると、レジスタの退避として１６個×１サイクル＝１６サイクル、第１デジタルデータｄ１の取得として１サイクル、第２デジタルデータｄ２の取得として１サイクル、レジスタの復帰として１６個×１サイクル＝１６サイクル（合計３４サイクル）の処理を行う。第２割込要求信号IRQ2は、１ｍｓ当たり３回入力されるので、１ｍｓ当たり３４サイクル×３＝１０２サイクルの処理を行うことになる。
さらに、第３割込要求信号IRQ3が入力されると、レジスタの退避として１６個×１サイクル＝１６サイクル、第１デジタルデータｄ１の取得として１サイクル、第２デジタルデータｄ２の取得として１サイクル、第３デジタルデータｄ３の取得として１サイクル、レジスタの復帰として１６個×１サイクル＝１６サイクル（合計３５サイクル）の処理を行う。第３割込要求信号IRQ3は、１ｍｓ当たり２回入力されるので、１ｍｓ当たり３５サイクル×２＝７０サイクルの処理を行うことになる。つまり、本第１実施形態では、１ｍｓ当たり、１６５＋１０２＋７０＝３３７サイクルの処理を行うことになり、従来技術の５６１サイクルと比較して大幅にＣＰＵ７の負荷の低減が可能であることがわかる。
【００２６】
以上説明したように、本第１実施形態は、簡単なロジックで実現できるので、ゲート装置等の追加実装部品のコストを抑えることができる。また、例えば、実際に実装されているＰＬＤ（Programmable Logic Device）に上記のような機能を追加すれば部品コストの増加を０にすることができる。さらに、ＣＰＵ７の負荷を低減することができるので、低価格なＣＰＵ７に交換することで、電子機器全体としての性能を損なうことなく、部品コストを低減することができる。一方、ＣＰＵ７を交換せずに、本第１実施形態を適用することにより、余剰のＣＰＵパワーを別の機能に割り振ることで付加価値の増加が期待できる。
【００２７】
〔第２実施形態〕
次に、本発明の第２実施形態について説明する。
図４は、本発明の第２実施形態に係る電子機器の構成ブロック図である。この図に示すように、本電子機器は、第１Ａ／Ｄコンバータ１０、第２Ａ／Ｄコンバータ１１、第３Ａ／Ｄコンバータ１２、クロック信号発生装置１３、ＯＲ回路１４及びＣＰＵ１５から構成されている。
【００２８】
第１Ａ／Ｄコンバータ１０は、図示しないセンサ等から入力されるアナログ信号を、クロック信号発生装置１３から入力される１０ｋHzの第１サンプリングクロック信号ｃ１に基づいてサンプリングを行い、第１デジタルデータｄ１にＡ／Ｄ変換すると共に、当該第１サンプリングクロック信号ｃ１に同期して第１割込要求信号IRQ1をＯＲ回路１４及びＣＰＵ１５の入力端子IN1に出力する。また、この第１Ａ／Ｄコンバータ１０は、ＣＰＵ１５の要求に応じて第１デジタルデータｄ１をＣＰＵ１５に出力する。
【００２９】
第２Ａ／Ｄコンバータ１１は、図示しないセンサ等から入力されるアナログ信号を、クロック信号発生装置１３から入力される５ｋHzの第２サンプリングクロック信号ｃ２に基づいてサンプリングを行い、第２デジタルデータｄ２にＡ／Ｄ変換すると共に、当該第２サンプリングクロック信号ｃ２に同期して第２割込要求信号IRQ2をＯＲ回路１４及びＣＰＵ１５の入力端子IN2に出力する。また、この第２Ａ／Ｄコンバータ１１は、ＣＰＵ１５の要求に応じて第２デジタルデータｄ２をＣＰＵ１５に出力する。
【００３０】
第３Ａ／Ｄコンバータ１２は、図示しないセンサ等から入力されるアナログ信号を、クロック信号発生装置１３から入力される２．５ｋHzの第３サンプリングクロック信号ｃ３に基づいてサンプリングを行い、第３デジタルデータｄ３にＡ／Ｄ変換すると共に、当該第３サンプリングクロック信号ｃ３に同期して第３割込要求信号IRQ3をＯＲ回路１４及びＣＰＵ１５の入力端子IN3に出力する。また、この第３Ａ／Ｄコンバータ１２は、ＣＰＵ１５の要求に応じて第３デジタルデータｄ３をＣＰＵ１５に出力する。
【００３１】
クロック信号発生装置１３は、第１Ａ／Ｄコンバータ１０に１０ｋHzの第１サンプリングクロック信号ｃ１、第２Ａ／Ｄコンバータ１１に５ｋHzの第２サンプリングクロック信号ｃ２、第３Ａ／Ｄコンバータ１２に２．５ｋHzの第３サンプリングクロック信号ｃ３を出力する。ＯＲ回路１４は、第１割込要求信号IRQ1、第２割込要求信号IRQ2及び第３割込要求信号IRQ3の論理和を演算し、その演算結果として割込要求信号IRQをＣＰＵ１５に出力する。
【００３２】
ＣＰＵ１５は、ＯＲ回路１４から入力される割込要求信号IRQに基づいて所定の割込処理を行う。また、このＣＰＵ１５は、割込処理において、第１Ａ／Ｄコンバータ１０に対し第１デジタルデータｄ１の出力を要求し、第２Ａ／Ｄコンバータ１１に対し第２デジタルデータｄ２の出力、また第３Ａ／Ｄコンバータ１２に対し第３デジタルデータｄ３の出力をそれぞれ要求し、これら第１デジタルデータｄ１、第２デジタルデータｄ２及び第３デジタルデータｄ３のデジタル処理を行う。
【００３３】
次に、このように構成された本第２実施形態における電子機器の動作について説明する。
【００３４】
図５は、第１サンプリングクロック信号ｃ１、第２サンプリングクロック信号ｃ２、第３サンプリングクロック信号ｃ３、割込要求信号IRQのタイミングチャートである。第１割込要求信号IRQ1、第２割込要求信号IRQ2及び第３割込要求信号IRQ3は、第１実施形態と同じ信号であるため、これらの論理和である割込要求信号IRQは、図５に示すように、
０．１ｍｓの周期ＴでＯＲ回路１４からＣＰＵ１５に出力される。つまり、第１割込要求信号IRQ1、第２割込要求信号IRQ2及び第３割込要求信号IRQ3の内、少なくとも１つが出力されれば、割込要求信号IRQは出力される。
【００３５】
図６は、ＣＰＵ１５における割込処理手順を示すフローチャートである。この図に示すように、ＣＰＵ１５は、割込要求信号IRQが入力されると、まずレジスタの退避を行う（ステップＳ３０）。そして、ＣＰＵ１５は、入力端子IN1に入力される第１割込要求信号IRQ1を確認し（ステップＳ３１）、第１割込要求信号IRQ1から第１Ａ／Ｄコンバータ１０が割込要求状態か否かを判定する（ステップＳ３２）。ステップＳ３２において、「YES」、つまり割込要求状態であれば、ＣＰＵ１５は、第１Ａ／Ｄコンバータ１０に対して第１デジタルデータｄ１を出力するように要求して該第１デジタルデータｄ１を取得する（ステップＳ３３）。
【００３６】
上記のように、第１デジタルデータｄ１を取得した後、もしくはステップＳ３２において「NO」と判定された場合、次にＣＰＵ１５は、入力端子IN2に入力される第２割込要求信号IRQ2を確認し（ステップＳ３４）、第２割込要求信号IRQ2から第２Ａ／Ｄコンバータ１１が割込要求状態か否かを判定する（ステップＳ３５）。ステップＳ３５において、「YES」、つまり割込要求状態であれば、ＣＰＵ１５は、第２Ａ／Ｄコンバータ１１に対して第２デジタルデータｄ２を出力するように要求して該第２デジタルデータｄ２を取得する（ステップＳ３６）。
【００３７】
上記のように、第２デジタルデータｄ２を取得した後、もしくはステップＳ３５において「NO」と判定された場合、次にＣＰＵ１５は、入力端子IN3に入力される第３割込要求信号IRQ3を確認し（ステップＳ３７）、第３割込要求信号IRQ3から第３Ａ／Ｄコンバータ１２が割込要求状態か否かを判定する（ステップＳ３８）。ステップＳ３８において、「YES」、つまり割込要求状態であれば、ＣＰＵ１５は、第３Ａ／Ｄコンバータ１２に対して第３デジタルデータｄ３を出力するように要求して該第３デジタルデータｄ３を取得する（ステップＳ３９）。そして、第３デジタルデータｄ３を取得した後、もしくはステップＳ３８において「NO」と判定された場合、取得したデジタルデータに所定のデジタル処理を行った後、退避させたレジスタを復帰させる（ステップＳ４０）。
【００３８】
このように、本第２実施形態では、従来技術のように各割込要求信号が入力される度に、レジスタの退避、デジタルデータの取得、レジスタの復帰の一連の割込処理を行っていた場合と比較して、第１割込要求信号IRQ1、第２割込要求信号IRQ2及び第３割込要求信号IRQ3の内、少なくとも１つ出力された場合に、レジスタの退避、デジタルデータの取得、レジスタの復帰の一連の割込処理を行うので、割込要求信号の入力回数（割込処理回数）を減少することができ、その結果、ＣＰＵ１５の割込処理における負荷を低減することが可能である。
【００３９】
さらに、具体的に本第２実施形態の効果を従来技術と比較して説明する。本第２実施形態によると、図６に示すように、レジスタの退避として１６個×１サイクル＝１６サイクル、入力端子IN１〜IN3を確認し（３サイクル）、割込要求状態か否かを判定する（３サイクル）処理として計６サイクル、レジスタの復帰として１６個×１サイクル＝１６サイクルの計３８サイクルの処理を行い、割込要求信号IRQは１ｍｓ当たり１０回入力されるので３８サイクル×１０＝３８０サイクルの処理を行う。加えて、１ｍｓ当たりに第１デジタルデータｄ１の取得を１０回、第２デジタルデータｄ２の取得を５回、第３デジタルデータｄ３の取得を２回行うので、結局１ｍｓ当たり３９７サイクルの処理を行うことになる。よって、従来技術の５６１サイクルと比較して大幅にＣＰＵ１５の負荷の低減が可能であることがわかる。
【００４０】
以上説明したように、本第２実施形態は、第１実施形態と同様に簡単なロジックで実現できるので、例えば実際に実装されているＰＬＤ（Programmable Logic Device）に上記のような機能を追加すれば部品コストの増加を０にすることができる。さらに、ＣＰＵ１５を低価格なものと交換することで、電子機器全体としての性能を損なうことなく、部品コストを低減することができる。一方、ＣＰＵ１５を交換せずに、本第２実施形態を適用することにより、余剰のＣＰＵパワーを別の機能に割り振ることで付加価値の増加が期待できる。
【００４１】
なお、本発明は、上記実施形態に限定されるものではなく、例えば以下のような変形例が考えられる。
【００４２】
（１） 上記第１及び第２実施形態では、処理装置としてＣＰＵを用いて説明したが、こ
れに限定さず、ＤＳＰ（Digital Signal Processor）等を用いても良い。また、周辺装置としてＡ／Ｄコンバータを用いて説明したが、これに限定されず、ｎ個（ｎは２以上の整数）が互いに同期して、且つ、ｎ個の内ｋ番目（ｋはｎ以下の自然数）が所定周期Ｔの２ｋ−１倍の周期で割込要求信号を出力する周辺装置でれば良い。
【００４３】
（２）上記第１及び第２実施形態では、Ａ／Ｄコンバータが３個の場合について説明したが、これに限定されず、周辺装置の数は２個以上であれば本発明を適用可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施形態における電子機器の構成ブロック図である。
【図２】本発明の第１実施形態における各種信号のタイミングチャートである。
【図３】本発明の第１実施形態における電子機器の動作を示すフローチャートである。
【図４】本発明の第２実施形態における電子機器の構成ブロック図である。
【図５】本発明の第２実施形態における各種信号のタイミングチャートである。
【図６】本発明の第２実施形態における電子機器の動作を示すフローチャートである。
【図７】従来技術における電子機器の構成ブロック図である。
【図８】従来技術における各種信号のタイミングチャートである。
【図９】従来技術における電子機器の動作を示すフローチャートである。
【符号の説明】
【００４５】
１、１０…第１Ａ／Ｄコンバータ、２、１１…第２Ａ／Ｄコンバータ、３，１２…第３Ａ／Ｄコンバータ、４…第１ゲート装置、５…第２ゲート装置、６、１３…クロック信号発生装置、７、１５…ＣＰＵ、１４…ＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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