(57)【要約】【課題】一方の面に半導体素子を搭載するために設けられた第１のパッドと他方の面に外部回路基板との接続用に設けられた第２のパッド１２を有する半導体素子搭載用基板において、半導体素子搭載用基板とプリント配線基板間の高周波伝送における反射による伝送損失を抑制した半導体素子搭載用基板を提供する。【解決手段】第２のパッド１２の層と第２のパッド１２に対向する内部導体層７の間にある絶縁材９に他の層間で使用している絶縁材５よりも低い誘電率の絶縁材９を使用したことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
一方の面に半導体素子を搭載するために設けられた第１のパッドと他方の面に外部回路基板との接続用に設けられた第２のパッドを少なくとも有する半導体素子搭載用基板において、第２のパッドの層と第２のパッドに対向する内部導体層の間にある絶縁材に他の層間で使用している絶縁材よりも低い誘電率の絶縁材を使用したことを特徴とする半導体素子搭載用基板。
【請求項２】
一方の面に半導体素子を搭載するために設けられた第１のパッドと他方の面に外部回路基板との接続用に設けられた第２のパッドを少なくとも有する半導体素子搭載用基板において、第２のパッドの層と第２のパッドに対向する内部導体層間の間にある絶縁材のうち第２のバッドを覆う部位に他の絶縁材よりも低い誘電率の絶縁材を使用したことを特徴とする半導体素子搭載用基板。
【請求項３】
請求項１または請求項２において、外部回路基板との接続用に設けられた第２のパッドの層と第２のパッドに対向する内部導体層の間にある絶縁材の厚さを他の絶縁層の厚さより厚くしたことを特徴とする半導体素子搭載用基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ、ＩＣ等の半導体素子を搭載するための基板に関し、特にパッドの反射による伝送損失を抑制した高周波伝送用の半導体素子搭載用基板に関する。
【背景技術】
【０００２】
近年の情報機器の高速伝送化に伴い、信号周波数は高周波、広帯域化が進み、信号信頼性が厳しく問われるようになった。
【０００３】
インターポーザとプリント配線基板の接続方法には主にＱＦＰ（Quad Flat Package）に代表されるワイヤーボンディング接続、ＰＧＡ（Pin Grid Array）接続、ＢＧＡ（Ball
Grid Array）接続、ＬＧＡ（Land Grid Array）接続等が使われている。
【０００４】
ワイヤーボンディング接続は、リードフレームとワイヤー部の誘導性に起因する高周波インピーダンスが無視できず、高周波信号の伝送特性の劣化をもたらす。ＰＧＡ接続は、ＰＧＡのピンの受け皿としてプリント配線板にスルーホールを設けており、このスルーホールがスタブとなるため高周波信号伝送を困難なものにしている。
【０００５】
これに対して、ＢＧＡ接続やＬＧＡ接続は、ワイヤーボンディング接続のような誘導性に起因する高周波インピーダンスの影響は小さく、ＰＧＡ接続のようなスタブを形成する必要がない。近年、ＢＧＡやＬＧＡ実装方式が高周波信号伝送に用いられる主たる実装方式となっている。
【０００６】
しかし、ＢＧＡ接続やＬＧＡ接続であっても、その接続部はインターポーザやプリント配線基板上の配線のようにインピーダンスコントロールがされていないのが現状である。
【０００７】
インターポーザに使用している材料はプラスチィックやセラミックで、これらの材料は半導体チップのような半導体素子に比べ、温度変化による膨張もしくは収縮の度合いが大きい。インターポーザ内では、半導体素子を実装した付近で熱膨張が抑制され、それ以外の個所との熱膨張の度合いが変わる。これによって、熱サイクル試験において、インターポーザには高温で半導体素子実装側に反るような力が、低温でプリント配線板側に反るような力が働くため、ＢＧＡ接続等に使われるパッド部の接続強度がないと剥がれやクラックが発生してしまう。これを回避するために、パッド面積を広く取ることで接続強度を高める手法がとられている。
【０００８】
パッドは隣接する導体面（例えば、グランド用導体面）と容量性結合をすることで、伝送線路の特性インピーダンスを局部的に低下させる原因となる。パッドと隣接する導体面の対向している面積をS、パッドと導体面間の間隔をｈ、パッドと導体面間の絶縁材料の比誘電率をεｒとおくとパッドと隣接する導体面間に働く容量Ｃpは次式で表される。
【０００９】
【数１】
2007095755.tif 000003
特性インピーダンスＺ0は、次の一般式で表される。
【００１０】
【数２】
2007095755.tif 000004
ここで、Ｒ、Ｌ、Ｇ、Ｃはそれぞれ抵抗、インダクタンス、コンダクタンス、キャパシタンスを表す。また、ωは信号の角周波数である。
【００１１】
これから考えると、パッド部では容量が高くなることで特性インピーダンスは他の部分
より低くなることが分かる。以上より、高周波信号伝送においてパッド部が反射点となり、伝送特性の劣化をもたらしていることが分かる。
【００１２】
図４はこの問題を説明するために作成した、従来技術の半導体素子搭載用基板の構造図である。パッド１２とその上部の導体７との間で容量性結合を起こしていることが分かる。
【００１３】
対策として、パッドと容量性結合を起こす導体面にパッド径より大きい開口を設けることで、パッドとの容量性結合を低減させ、高周波信号伝送の反射による損失を抑制する方法も提案されている（例えば、特許文献１参照）。
【００１４】
以下に公知の文献を示す。
【特許文献１】特開２００２−２９９３７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ＢＧＡ実装等に用いるパッドと隣接する導体面との容量性結合は、伝送線路の特性インピーダンスを局部的に低下させる原因となる。その結果、高周波信号に対してパッド部が反射点となり、伝送特性の劣化をもたらすという問題がある。
【００１６】
また、ＢＧＡはんだボール用パッドと容量性結合を起こす導体面に開口を設ける方法は、パッド部の容量成分を低減することは可能だが、パッド径以上の導体面を数層削除する必要があり、高密度設計には向かない。さらに、製造ルール上、銅ベタパターンに大きな開口を作れない基板もあり適応が難しい場合が考えられる。
【００１７】
本発明は、上記問題点に対して考案されたもので、半導体素子搭載用基板とプリント配線基板間の高周波伝送における反射による伝送損失を抑制することを課題とする。
【課題を解決するための手段】
【００１８】
本発明は、上記課題を達成するために、請求項１記載の発明に係る半導体素子搭載用基板は、一方の面に半導体素子を搭載するために設けられた第１のパッドと他方の面に外部回路基板との接続用に設けられた第２のパッドを少なくとも有する半導体素子搭載用基板において、第２のパッドの層と第２のパッドに対向する内部導体層の間にある絶縁材に他の層間で使用している絶縁材よりも低い誘電率の絶縁材を使用したことを特徴とする半導体素子搭載用基板である。
【００１９】
請求項２記載の発明に係る半導体素子搭載用基板は、一方の面に半導体素子を搭載するために設けられた第１のパッドと他方の面に外部回路基板との接続用に設けられた第２のパッドを少なくとも有する半導体素子搭載用基板において、第２のパッドの層と第２のパッドに対向する内部導体層間の間にある絶縁材のうち第２のバッドを覆う部位に他の絶縁材よりも低い誘電率の絶縁材を使用したことを特徴とする半導体素子搭載用基板
である。
【００２０】
請求項３記載の発明に係る半導体素子搭載用基板は、請求項１または請求項２において、外部回路基板との接続用に設けられた第２のパッドの層と第２のパッドに対向する内部導体層の間にある絶縁材の厚さを他の絶縁層の厚さより厚くしたことを特徴とする半導体素子搭載用基板である。
【発明の効果】
【００２１】
上記請求項１の構成では、パッドが形成されている層とその内部導体層間の材料に低誘電率材料を使用することで、パッドと内部導体層間の容量結合を低減し、特性インピーダンスの不連続の度合いを抑えることができる。これにより、パッド部での反射による伝送損失を抑え、高周波信号伝送がより良好な半導体素子搭載基板を提供することが可能となる。
【００２２】
上記請求項２の構成では、パッドが形成されている層とその内部導体層間の絶縁材のうち、パッド上部でパッド径以上の部位だけ低誘電率材料を使用することで、パッドと内部導体層間の容量結合を低減し、特性インピーダンスの不連続の度合いを抑えることができる。これにより、パッド部での反射による伝送損失を抑え、高周波信号伝送がより良好な半導体素子搭載基板を提供することが可能となる。高周波信号伝送用パッドにだけ適応すればよいため、低誘電率材料の使用量を最小限に抑えることができる。
【００２３】
上記請求項３の構成では、請求項１と請求項２の半導体素子搭載用基板のパッド層と内部導体層間の絶縁材の厚さを厚くすることでパッドと内部導体層間の容量結合を低減し、さらに特性インピーダンスの不連続の度合いを抑えることが可能となる。
【発明を実施するための最良の形態】
【００２４】
本発明の半導体パッケージの例を、図（図1）を用いて説明する。
【００２５】
図１は、本発明の半導体素子搭載用基板の一実施例を示す模式構成の断面図である。
【００２６】
図１において、本実施例の基板の一方の面（最上層）には、ソルダーレジスト１が形成されている。その下にグランド用導体２が形成されており、グランド導体２と同層に、半導体素子を搭載するためのパッド（図示せず）が設けられている。グランド用導体２と信号用導体４によってＭＳＬ（マイクロストリップライン）の線路形態が形成され、ビア６、ランド８、ビア１１、パッド１２に接続されることで外部電気回路基板にはんだボールなどを利用して接続できるよう構成されている。さらに、３層には電源用導体７が形成され、最下層にパッド１２が形成された４層基板を構成している。絶縁材３、５に使用されている材料の比誘電率εｒは４．５である。絶縁材９に使用した材料の比誘電率は２．２である。
【００２７】
以上より、パッド１２と電源用導体７間の絶縁材の誘電率を通常使用している材料である比誘電率４．５の材料を使用せず、低い誘電率の材料を使用することで、パッド１２と電源用導体７間の容量結合を低減する構造となっている。これにより、パッド部での反射を低減でき高周波伝送波形の劣化を抑制する構造となる。
【００２８】
本発明の半導体パッケージの例を、図（図２）を用いて説明する。
図２は、本発明の半導体素子搭載用基板の他の実施例を示す模式構成の断面図である。
【００２９】
図２において、本実施例の基板の一方の面（最上層）には、ソルダーレジスト１が形成されている。その下にグランド用導体２が形成されており、グランド導体２と同層に、半導体素子を搭載するためのパッド（図示せず）が設けられている。グランド用導体２と信号用導体４によってＭＳＬ（マイクロストリップライン）の線路形態が形成され、ビア６、ランド８、ビア１１、パッド１２に接続されることで外部電気回路基板にはんだボールなどを利用して接続できるよう構成されている。さらに、３層には電源用導体７が形成され、最下層にパッド１２が形成された４層基板を構成している。絶縁材３、５、１０に使用されている材料の比誘電率εｒは４．５である。絶縁材９に使用した材料の比誘電率は２．２である。ここで、パッド径をＷｐ、絶縁材１０の幅をＷｄとすると
【００３０】
【数３】
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となるよう絶縁材１０を形成した。
【００３１】
以上より、パッド１２と電源用導体７間の絶縁材の誘電率を通常使用している材料である比誘電率４．５の材料を使用せず、低い誘電率の材料を使用することで、パッド１２と電源用導体７間の容量結合を低減する構造となっている。これにより、パッド部での反射を低減でき高周波伝送波形の劣化を抑制する構造となる。
【００３２】
本発明の半導体パッケージの例を、図（図３）を用いて説明する。
図３は、本発明の半導体素子搭載用基板のその他の実施例を示す模式構成の断面図である。
【００３３】
図３において、本実施例の基板の一方の面（最上層）には、ソルダーレジスト１が形成されている。その下にグランド用導体２が形成されており、グランド導体２と同層に、半導体素子を搭載するためのパッド（図示せず）が設けられている。グランド用導体２と信号用導体４によってＭＳＬ（マイクロストリップライン）の線路形態が形成され、ビア６、ランド８、ビア１１、パッド１２に接続されることで外部電気回路基板にはんだボールなどを利用して接続できるよう構成されている。さらに、３層には電源用導体７が形成され、最下層にパッド１２が形成された４層基板を構成している。絶縁材３、５に使用されている材料の比誘電率εｒは４．５である。絶縁材９に使用した材料の比誘電率は２．２である。ここで、パッド層と電源用導体７の絶縁材の厚さをｈｐ、他の層間厚をｈｏとすると、hpはhoの2倍の厚さで
【００３４】
【数４】
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となるよう厚みのある絶縁材９を使用した。
【００３５】
以上より、パッド１２と電源用導体７間の絶縁材の誘電率を通常使用している材料である比誘電率４．５の材料を使用せず、低い誘電率の材料を使用し、かつ絶縁層厚を厚くすることでパッド１２と電源用導体７間の容量結合を低減する構造となっている。これにより、パッド部での反射を低減でき高周波伝送波形の劣化を抑制する構造となる。
【００３６】
図５に本発明の一実施例の半導体素子搭載用基板（図１）をプリント配線基板にＢＧＡ実装した評価基板の透過特性１４、本発明の他の半導体素子搭載用基板（図２）をプリント配線基板にＢＧＡ実装した評価基板の透過特性１７、本発明のその他の半導体素子搭載用基板（図３）をプリント配線基板にＢＧＡ実装した評価基板の透過特性１５、従来の半導体素子搭載用基板（図４）をプリント配線基板にＢＧＡ実装した評価基板の透過特性１６を測定し比較した結果を示す。半導体素子搭載用基板の線路長は４．２５ｍｍ、プリント配線基板の線路長は４ｍｍである。
【００３７】
なお、本発明では、外部回路基板との接続用に設けられたパッドの層とそのパッドに対向する内部導体層の間にある絶縁材に他の層間で使用している絶縁材よりも低い誘電率の絶縁材としているが、一般に半導体素子搭載用基板に利用されている絶縁材料は、とくにコスト面から誘電率が高いものを利用している。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施例である半導体素子搭載基板を示した模式構成の断面図である。
【図２】本発明の他の実施例である半導体素子搭載基板を示した模式構成の断面図である。
【図３】本発明のその他の実施例である半導体素子搭載基板を示した模式構成の断面図である。
【図４】従来の半導体素子搭載基板を示した模式構成の断面図である。
【図５】本発明の実施例の半導体素子搭載用基板と従来の半導体素子搭載用基板の透過特性を示した図である。
【符号の説明】
【００３９】
１、１3・・・・ソルダーレジスト
２、７・・・・導体
３、５、１0・・・・絶縁材
４・・・・信号用導体
６、１1・・・・ビア
８・・・・ランド
９・・・・低誘電率絶縁材
１２・・・・パッド
１４・・・・本発明の一実施例である半導体素子搭載用基板（図１）の透過特性
１５・・・・本発明のその他の実施例である半導体素子搭載用基板（図３）の透過特性
１６・・・・従来の半導体素子搭載用基板（図４）の透過特性
１７・・・・本発明の他の実施例である半導体素子搭載用基板（図２）の透過特性
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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