(57)【要約】【課題】順方向電圧を印加した場合にＰＮ接合箇所において電流が流れるのを抑制することができ、逆方向電圧を印加した場合の耐圧を保持し、さらに、逆方向飽和電流を抑制することのできる半導体装置およびその製造方法を提供する。【解決手段】本発明の半導体装置では、Ｓｉ基板１０内において、ソース・ドレイン部２０に挟まれる領域にＳｉＧｅ層２５が埋め込まれている。ＳｉＧｅ層２５の上には、ゲート絶縁膜２７およびゲート電極２８が形成されている。本発明では、ＳｉＧｅ層２５のかわりとしてＳｉよりもバンドギャップの小さい材料を用いることができる。例えば、ＳｉＣ層やＳｉＧｅＣ層などを用いることができる。【選択図】図１
2007019314.tif 000002
【特許請求の範囲】
【請求項１】
表面部がＳｉからなる半導体層と、
前記半導体層における前記表面部に設けられた凹部の底面上に配置し、Ｓｉよりも小さなバンドギャップを有する第１導電型の第１の半導体部と、
前記半導体層のうち前記凹部の側面に隣接する領域に設けられた第２導電型のソース・ドレインと、
前記第１の半導体部の上方に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記ゲート電極の側方に設けられたサイドウォールとを備える半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１の半導体部と前記ゲート絶縁膜との間には、前記第１の半導体部よりも大きなバンドギャップを有する第２の半導体部が介在している半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記第１の半導体部の不純物濃度は１０15ｃｍ-3以上１０18ｃｍ-3以下である半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記ゲート絶縁膜は、前記ゲート電極の側面および底面を覆うＵ字型の断面形状で設けられ、
前記サイドウォールは、前記ゲート絶縁膜の側面上に設けられている半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
前記第１の半導体部は、ＳｉＧｅ、ＳｉＣまたはＳｉＧｅＣである半導体装置。
【請求項６】
請求項２に記載の半導体装置であって、
前記第２の半導体部はＳｉである半導体装置。
【請求項７】
請求項１に記載の半導体装置であって、
前記ゲート絶縁膜は、シリコン酸化膜よりも大きな誘電率をもつ材質からなる半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記ゲート絶縁膜は、ＺｒもしくはＨｆまたはその両方を含む酸化物、ＺｒもしくはＨｆまたはその両方を含む窒化物、ＺｒもしくはＨｆまたはその両方を含む酸窒化物およびＴｉＯ2、Ｌａ2Ｏ3、Ａｌ2Ｏ3、ＳｒＴｉＯ3、ＢａＳｒＴｉＯ3、Ｎｄ2Ｏ3もしくはＴａ2Ｏ5からなる高誘電率材料またはこれらの積層構造のうちいずれか１つを含む半導体装置。
【請求項９】
請求項１に記載の半導体装置であって、
前記ゲート電極は金属である半導体装置。
【請求項１０】
請求項９に記載の半導体装置であって、
前記ゲート電極は、Ａｌ、Ｃｕ、Ａｕ、Ｗ、Ａｇ、Ｎｉ、Ｔｉ、Ｐｔ、Ｆｅ、ＣｏおよびＴａのうちの少なくともいずれか１つを含む半導体装置。
【請求項１１】
半導体層の上にダミーゲートが形成された状態でイオン注入を行うことにより、ソース・ドレインを形成する工程（ａ）と、
前記ソース・ドレインに対して熱処理を行う工程（ｂ）と、
前記工程（ｂ）の後に、前記半導体層のうち前記ダミーゲートの周囲を囲む領域に層間絶縁膜を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記ダミーゲートを除去することにより、前記層間絶縁膜に空孔を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記半導体層のうち前記空孔の下に位置する部分を掘り下げることにより、前記半導体層に凹部を形成するエッチング工程（ｅ）と、
前記凹部に、前記半導体層よりもバンドギャップの小さな第１の半導体部を埋め込む工程（ｆ）と、
前記第１の半導体部の上方に、ゲート絶縁膜を堆積する工程（ｇ）と、
前記ゲート絶縁膜の上にゲート電極を形成する工程（ｈ）とを備える半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法であって、
前記工程（ｆ）の後であって前記工程（ｇ）の前に、前記第１の半導体部の上に、前記第１の半導体部よりも大きなバンドギャップを有する第２の半導体部を形成する工程をさらに備え、
前記工程（ｇ）では、前記第２の半導体部の上に前記ゲート絶縁膜を形成する半導体装置の製造方法。
【請求項１３】
請求項１１に記載の半導体装置の製造方法であって、
前記工程（ｇ）では、前記空孔の側面および底面を覆うＵ字型の断面形状を有する前記ゲート絶縁膜を形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板内部に低バンドギャップ半導体が埋め込まれた電界効果トランジスタおよびその製造方法に関するものである。
【背景技術】
【０００２】
従来から提案されている半導体装置として、Ｓｉ基板上に堆積したＳｉＧｅ層をチャネルとするＳｉＧｅ電界効果トランジスタがある（例えば特許文献１参照）。前記ＳｉＧｅ電界効果トランジスタでは、Ｓｉ層とＳｉＧｅ層の価電子帯に発生するバンドオフセットに正孔が流れる。ＳｉＧｅはＳｉよりも正孔移動度が２〜３倍程度大きいため、高い駆動力が得られるという特徴がある。また、ＳｉＧｅ電界効果トランジスタのゲート電極と基板領域（ウェル領域）を接続したＤＴＭＯＳ（Ｄｙｎａｍｉｃ  Ｔｈｒｅｓｈｏｌｄ−Ｖｏｌｔａｇｅ  ＭＯＳＦＥＴの略。例えば特許文献２参照）に応用することで、さらに高い電流駆動力が得られることが知られている。また、ＳｉＧｅ以外のチャネル材料としてＳｉＧｅＣやＳｉＣなどの材料も提案されている（例えば非特許文献１参照）。
【０００３】
近年では、シリコン酸化膜やシリコン酸窒化膜よりも大きな誘電率を有する材料（Ｈｉｇｈ−Ｋ材料）をゲート絶縁膜に用いることで、ゲートのリーク電流を発生しにくくすることが提案されている。しかしながら、Ｈｉｇｈ−Ｋ材料をゲート絶縁膜に用いた場合、界面散乱の影響によりキャリアの移動度が劣化することが知られている。この移動度劣化を補うため、Ｓｉよりも高い移動度を有するこれらの材料（ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ）は、ますます注目を集めている（例えば非特許文献２参照）。
【特許文献１】特許第２５２８５３７号
【特許文献２】特開２００１−２１０８３１号公報
【非特許文献１】Ｏ．  Ｗｅｂｅｒその他，  ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．，  ｐ８６７，  ２００４．
【非特許文献２】Ｈｏｗａｒｄ  Ｃ．−Ｈ．  Ｗａｎｇその他，  ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．，  ｐ１６１，  ２００４．
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１７は、従来のｐ型ＳｉＧｅ電界効果トランジスタの構造を示す断面図である。図１７に示すように、従来の電界効果トランジスタにおいて、シリコン基板１１０には、素子分離１１１およびＮウェル１１２が形成されている。シリコン基板１１０の表面部分には、ＳｉＧｅ層１２５とＳｉキャップ層１２６とが配置し、Ｓｉキャップ層１２６の上には、ゲート絶縁膜１２７とゲート電極１２８が配置されている。ゲート絶縁膜１２７とゲート電極１２８を挟み込むようにサイドウォール１１９が配置されている。また、シリコン基板１１０の基板表面付近には、ゲート電極１２８を挟み込むようにして不純物が注入されたＬＤＤ部１１８が形成され、さらにＬＤＤ部を挟み込むようにソース・ドレイン部１２０が形成されている。ソース・ドレイン部１２０の表面部分にはシリサイド１２１が形成され、シリコン基板１１０の表面は、層間絶縁膜１２２で被覆されている。
【０００５】
このような従来構造のＳｉＧｅ電界効果トランジスタでは、Ｎウェル１１２に順方向電圧が印加されると、ウェル領域からソース・ドレイン部に電流が流れ込みやすくなる。この電流は、回路の誤動作の原因となる。一方、Ｎウェル１１２に逆方向の電圧を印加した場合には、ソース・ドレインとウェル領域間のＰＮ接合耐圧の低下、さらには、逆方向飽和電流の増加によるダイオードリーク電流の増加という問題がある。
【０００６】
また、従来構造のＳｉＧｅ電界効果トランジスタでは、ソース・ドレイン部の活性化熱処理を高温で行うために、ＳｉＧｅ層の格子緩和が起こり、結晶性が低下するという不具合も生じていた。
【０００７】
本発明では、順方向電圧を印加した場合にＰＮ接合箇所において電流が流れるのを抑制することができると共に、逆方向電圧を印加した場合の耐圧の低下およびダイオードリーク電流の増加を抑制することのできる半導体装置およびその製造方法を提供することを目的とする。また、結晶性の高い半導体装置を提供することも目的とする。
【課題を解決するための手段】
【０００８】
本発明における一形態の半導体装置は、表面部がＳｉからなる半導体層と、半導体層における表面部に設けられた凹部の底面上に配置し、Ｓｉよりも小さなバンドギャップを有する第１導電型の第１の半導体部と、半導体層のうち凹部の側面に隣接する領域に設けられた第２導電型のソース・ドレインと、第１の半導体部の上方に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極と、ゲート電極の側方に設けられたサイドウォールとを備える。
【０００９】
本発明の一形態における半導体装置では、低バンドギャップ材料と高バンドギャップ材料の異種半導体によるＰＮ接合が形成されることにより、従来構造よりもＰＮ接合部におけるエネルギー障壁を高めることができる。したがって、従来から問題となっていた順方向電圧印加時のウェル領域（チャネル領域）からソース・ドレイン領域への電流の流入を抑制することが可能となる。したがって、半導体層に印加できる電圧範囲を拡大することができる。
【００１０】
また、逆方向電圧を印加した時に、逆方向飽和電流が増加するのを抑制することができるため、耐圧が向上し、ダイオードリーク電流を抑制できる。
【００１１】
さらに本構成によれば、チャネル部分のバンドギャップがソース部分よりも小さいため、ソースからキャリアを引き抜くことが可能となり、しきい値電圧の低減および電流駆動力の向上が実現できる。
【００１２】
本発明の一形態の半導体装置において、第１の半導体部とゲート絶縁膜との間には、第１の半導体部よりも大きなバンドギャップを有する第２の半導体部が介在していてもよい。
【００１３】
本発明の一形態の半導体装置において、第１の半導体部の不純物濃度は１０15ｃｍ-3以上１０18ｃｍ-3以下であってもよい。
【００１４】
本発明の一形態の半導体装置において、ゲート絶縁膜は、ゲート電極の側面および底面を覆うＵ字型の断面形状で設けられ、サイドウォールは、ゲート絶縁膜の側面上に設けられていてもよい。
【００１５】
本発明の一形態の半導体装置において、第１の半導体部は、ＳｉＧｅ、ＳｉＣまたはＳｉＧｅＣであってもよい。
【００１６】
本発明の一形態の半導体装置において、第２の半導体部はＳｉであってもよい。
【００１７】
本発明の一形態の半導体装置において、ゲート絶縁膜は、シリコン酸化膜よりも大きな誘電率をもつ材質からなっていてもよい。
【００１８】
本発明の一形態の半導体装置において、ゲート絶縁膜は、ＺｒもしくはＨｆまたはその両方を含む酸化物、ＺｒもしくはＨｆまたはその両方を含む窒化物、ＺｒもしくはＨｆまたはその両方を含む酸窒化物およびＴｉＯ2、Ｌａ2Ｏ3、Ａｌ2Ｏ3、ＳｒＴｉＯ3、ＢａＳｒＴｉＯ3、Ｎｄ2Ｏ3もしくはＴａ2Ｏ5からなる高誘電率材料またはこれらの積層構造のうちいずれか１つを含んでいてもよい。
【００１９】
本発明の一形態の半導体装置において、ゲート電極は金属であってもよい。
【００２０】
本発明の一形態の半導体装置において、ゲート電極は、Ａｌ、Ｃｕ、Ａｕ、Ｗ、Ａｇ、Ｎｉ、Ｔｉ、Ｐｔ、Ｆｅ、ＣｏまたはＴａのうちの少なくともいずれか１つを含んでいてもよい。
【００２１】
本発明における一形態の半導体装置の製造方法は、半導体層の上にダミーゲートが形成された状態でイオン注入を行うことにより、ソース・ドレインを形成する工程（ａ）と、ソース・ドレインに対して熱処理を行う工程（ｂ）と、工程（ｂ）の後に、半導体層のうちダミーゲートの周囲を囲む領域に層間絶縁膜を形成する工程（ｃ）と、工程（ｃ）の後に、ダミーゲートを除去することにより、層間絶縁膜に空孔を形成する工程（ｄ）と、工程（ｄ）の後に、半導体層のうち空孔の下に位置する部分を掘り下げることにより、半導体層に凹部を形成するエッチング工程（ｅ）と、凹部に、半導体層よりもバンドギャップの小さな第１の半導体部を埋め込む工程（ｆ）と、第１の半導体部の上方に、ゲート絶縁膜を堆積する工程（ｇ）と、ゲート絶縁膜の上にゲート電極を形成する工程（ｈ）とを備える。
【００２２】
本発明の一形態の半導体装置の製造方法によれば、ソース・ドレインに対する熱処理を行った後に第１の半導体部を形成するため、熱処理の負担が第１の半導体部にかかることがない。また、ソース・ドレインに対する熱処理の後にゲート絶縁膜を形成するため、熱処理の負担がゲート絶縁膜にかかることもない。そのため、ゲート絶縁膜として高誘電体材料（Ｈｉｇｈ−Ｋ材料）を用いた場合でも、高誘電体材料に含まれる金属元素が、高温熱処理によって拡散するという問題を回避することができる。さらに、前記熱処理の後にゲート電極を形成するため、ゲート電極材料として金属を用いることが可能となる。この場合においても、高温熱処理による金属拡散および金属材料の溶融などの問題を回避することができる。
【００２３】
本発明における一形態の半導体装置の製造方法において、工程（ｆ）の後であって工程（ｇ）の前に、第１の半導体部の上に、第１の半導体部よりも大きなバンドギャップを有する第２の半導体部を形成する工程をさらに備え、工程（ｇ）では、第２の半導体部の上にゲート絶縁膜を形成してもよい。
【００２４】
本発明における一形態の半導体装置の製造方法において、工程（ｇ）では、空孔の側面および底面を覆うＵ字型の断面形状を有するゲート絶縁膜を形成してもよい。
【発明の効果】
【００２５】
本発明の電界効果トランジスタの構造では、基板領域に順方向電圧を印加した場合に、基板領域からソースもしくはドレインへ流れる電流を抑制することができる。これにより、基板領域に印加できる電圧範囲が向上する。
【発明を実施するための最良の形態】
【００２６】
（発明者らの考察）
従来のＳｉＧｅ電界効果トランジスタにおいて生じる課題の原因について以下に説明する。図１７に示すように、従来構造のＳｉＧｅ電界効果トランジスタでは、ＳｉＧｅ層１２５内に、ソース・ドレイン部１２０と、Ｎウェル１１２のうちチャネルとなる部分とが配置している。そのため、Ｎウェル１１２とソース・ドレイン部１２０との間にＳｉＧｅのＰＮ接合ダイオードが形成される。
【００２７】
図１４（ａ）はＳｉにおけるＰＮ接合のエネルギーバンドを示す図であり、図１４（ｂ）は、ＳｉＧｅにおけるＰＮ接合のエネルギーバンドを示す図である。図１４（ａ）、（ｂ）において、Ｅｃは伝導帯、Ｅｖは価電子帯、Ｅｆはフェルミレベルを意味している。図１４（ａ）、（ｂ）に示すように、バンドギャップが小さいＳｉＧｅでは、Ｓｉよりも接合の障壁が小さくなる。従って、ＳｉＧｅのＰＮ接合に順方向の電圧を印加した場合、ＳｉのＰＮ接合よりも小さな電圧でＰＮ接合ダイオードがオン状態になり、電流が流れることになる。つまり、従来のＳｉＧｅ電界効果トランジスタでは、ウェル領域に順方向電圧が印加されると、ＳｉＧｅのＰＮ接合箇所において、ウェル領域からソース・ドレイン部に電流が流れ込みやすくなる。この電流が、回路が誤動作を生じる原因となる。
【００２８】
一方、ＳｉＧｅのＰＮ接合に逆方向の電圧を印加した場合、ＳｉのＰＮ接合よりも逆方向飽和電流が大きくなる。ソース・ドレイン部とウェル領域に形成されるＰＮ接合の逆方法飽和電流は、ドレイン電流の下限値、すなわちＩｏｆｆの下限値を決定している。従って従来のＳｉＧｅ電界効果トランジスタでは、ＳｉよりもＩｏｆｆが大きくなるという問題がある。
【００２９】
以上の考察に基づいて創作された本発明における実施の形態について、以下に詳細に説明する。
【００３０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＳｉＧｅ電界効果トランジスタの構造を示す断面図である。ここでは、Ｓｉ基板１０に製作したＳｉＧｅ電界効果トランジスタを例にあげる。図１に示すように、Ｓｉ基板１０において、ｐ型電界効果トランジスタ３１およびｎ型電界効果トランジスタ３２が形成される領域は、素子分離１１によってそれぞれ区切られて、互いに電気的に分離されている。
【００３１】
そして、Ｓｉ基板１０のうちｐ型電界効果トランジスタ３１が形成される領域にはＮウェル１２が形成されている。Ｎウェル１２には、砒素もしくは燐などのｎ型不純物が１×１０17〜５×１０18ｃｍ-3程度の濃度で含まれている。一方、ｎ型電界効果トランジスタ３２が形成される領域にはＰウェル１３が形成されている。Ｐウェル１３には、ホウ素が１×１０17〜５×１０18ｃｍ-3程度の濃度で含まれている。
【００３２】
Ｓｉ基板１０の表面近くには、Ｓｉよりもバンドギャップが小さいＳｉＧｅ層２５が埋め込まれている。ＳｉＧｅ層２５の厚さは５〜３０ｎｍ程度、Ｇｅ組成は１５〜５０％程度に設定することが好ましい。また、ｐ型電界効果トランジスタ３１におけるＳｉＧｅ層２５にはｎ型不純物が含まれており、ｎ型電界効果トランジスタ３２におけるＳｉＧｅ層２５にはｐ型不純物が含まれている。ＳｉＧｅ層２５における不純物濃度は１×１０15ｃｍ-3以上１×１０18ｃｍ-3以下の範囲にすることが好ましく、さらに、１×１０15ｃｍ-3以上１×１０17ｃｍ-3以下の範囲にすれば、不純物散乱による移動度低下を抑制することができる。
【００３３】
また、Ｓｉ基板１０の表面近くにおいてＳｉＧｅ層２５を挟み込む領域には、１０18ｃｍ-3程度の不純物が注入されたＬＤＤ部１８が形成されている。さらに、Ｓｉ基板１０においてＬＤＤ部１８の外側に位置する領域には、１×１０20ｃｍ-3程度の不純物が注入されたソース・ドレイン部２０が形成されている。
【００３４】
ＳｉＧｅ層２５の上部にはゲート絶縁膜２７が配置されている。ゲート絶縁膜２７の材料としては、シリコン酸化膜もしくはシリコン酸窒化膜を用いるとよい。また、ゲート絶縁膜２７の材料として、ＺｒもしくはＨｆまたはその両方を含む酸化物、ＺｒもしくはＨｆまたはその両方を含む窒化物、ＺｒもしくはＨｆまたはその両方を含む酸窒化物、ＴｉＯ2、Ｌａ2Ｏ3、Ａｌ2Ｏ3、ＳｒＴｉＯ3、ＢａＳｒＴｉＯ3、Ｎｄ2Ｏ3およびＴａ2Ｏ5のうちの少なくとも１つを用いてもよい。または、これらの膜の積層構造を用いてもよい。従来のＳｉＯ2ゲート絶縁膜よりも誘電率が大きいこれらの高誘電率材料をゲート絶縁膜２７として用いることで、電流駆動力の向上およびゲートリーク電流の低減などが実現できる。
【００３５】
ゲート絶縁膜２７の上部には、ゲート電極２８が配置されている。ゲート電極２８の材料としてポリシリコンを用いた場合には、不純物の種類や不純物濃度を制御することで、電界効果トランジスタのしきい値電圧の調整が可能となる。また、ゲート電極２８の材料として金属を用いた場合には、ポリシリコンゲートよりもゲート抵抗が低減できることから、ゲート抵抗に起因するノイズの低減、高速度動作および最大発振周波数ｆｍａｘの向上が実現できる。
【００３６】
ゲート絶縁膜２７およびゲート電極２８の側面上には、これらを挟み込むようにサイドウォール１９が形成されている。サイドウォール１９の材料としてはシリコン酸化膜もしくはシリコン窒化膜またはこれらの積層構造を用いるとよい。
【００３７】
ソース・ドレイン部２０の表面付近には、シリサイド２１が形成されている。シリサイド２１の材料としては、Ｔｉシリサイド、Ｃｏシリサイド、Ｎｉシリサイド、Ｗシリサイド、Ｍｏシリサイド、Ｎｂシリサイド、ＴａシリサイドまたはＶシリサイドなどを用いるとよい。
【００３８】
Ｓｉ基板１０の表面付近は、層間絶縁膜２２で覆われている。層間絶縁膜２２にはシリコン酸化膜を主成分とする材料を用いるとよい。また、誘電率を下げるために、フッ素や炭素を微量含む材料を用いるとさらによい。
【００３９】
図１５（ａ）は、ＳｉＧｅ層におけるＰＮ接合のバンドギャップを示す図であり、図１５（ｂ）は、ｎ−Ｓｉとｐ−ＳｉＧｅとの異種半導体におけるＰＮ接合のバンドギャップを示す図である。図１５（ａ）、（ｂ）に示すように、ｎ−Ｓｉとｐ−ＳｉＧｅとの間のｐｎにおけるＰＮ接合部では、ＳｉＧｅ層内におけるＰＮ接合部よりも価電子帯のエネルギー障壁を高めることができる。本実施形態におけるｎ型電界効果トランジスタ３２では、Ｓｉ基板１０内に形成されたソース領域とＳｉＧｅ層２５との間にｐｎ接合が形成されるため、ＳｉＧｅ層内にｐｎ接合が形成される場合と比較して、価電子帯のエネルギー障壁を高めることができる。つまり、ｎ型電界効果トランジスタ３２における多数キャリアである電子に関する障壁を高めることができる。
【００４０】
また、図１６（ａ）は、ＳｉＧｅ層におけるＰＮ接合のバンドギャップを示す図であり、図１６（ｂ）は、ｐ−Ｓｉとｎ−ＳｉＧｅとの異種半導体ＰＮ接合のバンドギャップを示す図である。図１６（ａ）、（ｂ）に示すように、本実施形態のｐ型電界効果トランジスタでは、伝導帯のエネルギー障壁を従来よりも高めることができる。本実施形態におけるｐ型電界効果トランジスタ３１では、Ｓｉ基板１０内に形成されたソース領域とＳｉＧｅ層２５との間にｐｎ接合が形成されているため、ＳｉＧｅ層内にｐｎ接合が形成される場合と比較して、伝導帯のエネルギー障壁を高めることができる。つまり、ｐ型電界効果トランジスタ３２における多数キャリアである正孔に関する障壁を高めることができる。
【００４１】
以上に述べたように、本実施形態では、低バンドギャップ材料であるＳｉＧｅ層２５と、高バンドギャップ材料であるＳｉ基板１０とによるＰＮ接合が形成される。これにより、多数キャリアに関してエネルギー障壁を高めることができる。したがって、従来から問題となっていた順方向電圧印加時のウェル領域（ＳｉＧｅ層２５）からソース・ドレイン領域への電流流入を抑制することが可能となる。したがって、基板に印加できる電圧範囲を拡大することができる。
【００４２】
また、本実施形態の半導体装置では、逆方向電圧を印加した時に、逆方向飽和電流が増加するのを抑制することができるため、逆方向耐圧の劣化を防止できる。
【００４３】
さらに、本実施形態の半導体装置では、チャネル部分（ウェル領域）のバンドギャップがソースのバンドギャップよりも小さいため、ソースからキャリアを引き抜くことが可能となる。したがって、しきい値電圧の低減および電流駆動力の向上が実現できる。なお、上述の説明ではｎ型電界効果トランジスタおよびｐ型電界効果トランジスタの両方を同一基板上に作り込む例について説明した。しかしながら、ｎ型電界効果トランジスタまたはｐ型電界効果トランジスタのいずれかのみが形成される場合であっても、本実施形態の構造を適用すると、そのトランジスタにおいて逆方向飽和電流の抑制が可能となる。
【００４４】
図２は、第１の実施形態において、チャネル材料としてＳｉＣ層を用いた場合の構造を示す断面図である。図２に示す構造では、チャネルが形成される領域にＳｉよりもバンドギャップが小さいＳｉＣ層３０が埋め込まれている。ＳｉＣ層３０の厚さは５〜３０ｎｍ程度にすることが好ましく、また、ＳｉＣ層３０におけるＣ組成は０．５〜４％程度に設定するとよい。
【００４５】
ＳｉＣ層３０をチャネルにもちいた場合は、伝導帯側においてバンドオフセットが発生する。そのため、伝導帯側において、ソースから電子を引き抜くことが可能となり、ソース端における電子の速度が上昇し、電流駆動力を高めることができる。さらに、しきい値電圧を下げることができる。また、電子の移動度が向上するため、主にｎ型電界効果トランジスタの電流駆動力を向上させることができる。そのため、特に図示しないが、ｎ型電界効果トランジスタに関してのみ本構造を用いた場合においても同様の効果を得ることができる。
【００４６】
図３は、第１の実施形態において、ｐ型電界効果トランジスタのチャネル材料にＳｉＧｅ層を、ｎ型電界効果トランジスタのチャネル材料にＳｉＣ層を用いた場合の構造を示す断面図である。図３において、ｐ型電界効果トランジスタ３１では、チャネルが形成される領域にＳｉよりもバンドギャップが小さいＳｉＧｅ層２５が埋め込まれている。一方、ｎ型電界効果トランジスタ３２では、チャネルが形成される領域に、Ｓｉよりもバンドギャップの小さいＳｉＣ層３０が埋め込まれている。ＳｉＧｅ層２５の厚さは５〜３０ｎｍ程度、Ｇｅ組成は１５〜５０％程度に設定するとよい。
【００４７】
図３に示す構造では、ｐ型電界効果トランジスタ３１において、ＳｉＧｅ層２５がチャネル層として機能することで、ソースからキャリアを引き抜くことが可能となり、ソース端における正孔の速度が上昇し、電流駆動力を高めることができる。さらに、しきい値電圧を下げることができる。また、ｎ型電界効果トランジスタ３２において、ＳｉＣ層３０がチャネル層として機能することで、ソースから電子を引き抜くことが可能となり、ソース端における電子の速度が上昇し、電流駆動力を高めることができる。さらに、しきい値電圧をさげることができる。
【００４８】
図４は、第１の実施形態において、チャネル材料にＳｉＧｅＣ層を用いた場合の構造を示す断面図である。図４において、チャネルが形成される領域にはＳｉよりもバンドギャップが小さいＳｉＧｅＣ層３３が埋め込まれている。ＳｉＧｅＣ層３３の厚さは５〜３０ｎｍ程度、Ｇｅ組成は１０〜４０％程度、Ｃ組成は０．５〜４％程度に設定するとよい。
【００４９】
ＳｉＧｅＣ層３３では、Ｓｉに対して、価電子帯側および伝導帯側の両方にバンドオフセットが発生する。従って、ｐ型電界効果トランジスタ３１およびｎ型電界効果トランジスタ３２の両方において、ソースからキャリアを引き抜くことが可能となり、しきい値電圧の低減および電流駆動力の向上が実現できる。また、特に図示しないが、ｎ型電界効果トランジスタのみまたはｐ型電界効果トランジスタにのみに本構造を用いた場合においても、同様の効果が得られる。
【００５０】
次に、本実施形態の電界効果トランジスタの製造方法について、図面を参照しながら説明する。図５（ａ）〜図６（ｇ）は、第１の実施形態における電界効果トランジスタの製造工程を示す断面図である。
【００５１】
本実施形態の製造方法では、まず、図５（ａ）に示す工程で、Ｓｉ基板１０の表面部分に、従来のＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）形成技術を用いて、厚さ２００ｎｍ〜３５０ｎｍ程度のシリコン酸化膜からなる素子分離１１を形成する。
【００５２】
続いて、ｐ型電界効果トランジスタを形成する領域３１ａには、砒素もしくは燐などの不純物を、不純物濃度が１×１０17〜５×１０18ｃｍ-3程度になるようにイオン注入を行い、Ｎウェル１２を形成する。一方、ｎ型電界効果トランジスタを形成する領域３２ａには、ホウ素などの不純物を、不純物濃度が１×１０17〜５×１０18ｃｍ-3程度になるようにイオン注入を行い、Ｐウェル１３を形成する。
【００５３】
次に、図５（ｂ）に示す工程で、Ｓｉ基板１０の表面に、厚さ５〜２０ｎｍ程度のシリコン酸化膜１４を形成する。ここでは、基板表面を熱酸化することでシリコン酸化膜を形成してもよいし、ＣＶＤ法を用いてシリコン酸化膜を堆積してもよい。次に、ＣＶＤ法を行うことにより、厚さ１５０ｎｍ〜２００ｎｍ程度のポリシリコン１５を堆積する。その後、ポリシリコン１５の上に、厚さ５〜２０ｎｍ程度の酸化シリコンまたは酸窒化シリコンからなるゲート保護膜１６を堆積する。
【００５４】
次に、図５（ｃ）に示す工程で、リソグラフィ技術を用いてフォトレジスト（図示せず）のパターンニングを行う。その後、ドライエッチング技術を用いて、シリコン酸化膜１４、ポリシリコン１５およびゲート保護膜１６の加工を行うことにより、ダミーゲート１７を形成する。その後、フォトレジストを除去する。なお、シリコン酸化膜１４やゲート保護膜１６の加工時には、ＣＦ4やＣＨＦ3などのガスを用いればよく、ポリシリコン１５の加工時にはＣｌ2やＨＢｒなどのガスを用いればよい。
【００５５】
次に、図５（ｄ）に示す工程で、ｐ型電界効果トランジスタを形成する領域３１ａには、ホウ素を１×１０18ｃｍ-3程度の不純物濃度でイオン注入し、また、ｎ型電界効果トランジスタを形成する領域３２ａには、砒素または燐を１×１０18ｃｍ-3程度の不純物濃度でイオン注入することで、ＬＤＤ部１８を形成する。
【００５６】
次に、図５（ｅ）に示す工程で、Ｓｉ基板１０の表面全体にシリコン酸化膜（図示せず）もしくはシリコン酸窒化膜（図示せず）をＣＶＤ法により堆積した後、ドライエッチングを行うことにより、ダミーゲート１７の側面上にサイドウォール１９を形成する。
【００５７】
次に、図５（ｆ）に示す工程で、ｐ型電界効果トランジスタを形成する領域３１ａにはホウ素を１×１０20ｃｍ-3程度の不純物濃度でイオン注入し、また、ｎ型電界効果トランジスタを形成する領域３２ａには砒素もしくは燐を１×１０20ｃｍ-3程度の不純物濃度でイオン注入することにより、ソース・ドレイン部２０を形成する。
【００５８】
続いて、９５０℃〜１１００℃程度の高温の熱処理を施すことで、イオン注入がされた領域（ＬＤＤ部１８およびソース・ドレイン部２０の不純物を活性化し、かつ、イオン注入により劣化した結晶性を回復させる。
【００５９】
次に、図５（ｆ）に示す工程で、シリサイド技術を用いることにより、Ｓｉが露出しているソース・ドレイン部２０の表面をシリサイド化する。シリサイドとしては、Ｔｉシリサイド、Ｃｏシリサイド、Ｎｉシリサイド、Ｗシリサイド、Ｍｏシリサイド、Ｎｂシリサイド、ＴａシリサイドまたはＶシリサイドなどを形成すればよい。
【００６０】
次に、図５（ｇ）に示す工程で、基板の表面全体に、シリコン酸化膜を主材料とする層間絶縁膜２２を堆積する。なお、誘電率を下げるために、層間絶縁膜２２にフッ素や炭素を微量添加してもよい。
【００６１】
次に、図６（ａ）に示す工程で、ＣＭＰ技術を用い、ポリシリコン１５が露出する深さまで層間絶縁膜２２を除去する。
【００６２】
次に、図６（ｂ）に示す工程で、弗硝酸を用いてポリシリコン１５のみを選択的に剥離する。その後、さらにフッ酸を用いてシリコン酸化膜１４を剥離する。これにより、空孔２３を形成する。
【００６３】
次に、図６（ｃ）に示す工程で、ドライエッチングを行うことにより空孔２３の底面を掘り下げて、Ｓｉ基板１０に凹部２４を形成する。ドライエッチング方法としては、ＨＣｌガスまたはＣｌ2ガス中で、基板を７５０℃〜１０５０℃程度に加熱してｖａｐｏｒ  ｅｔｃｈｉｎｇを行ってもよいし、Ｃｌ2やＨＢｒなどのガスを用いた反応性イオンエッチングを行ってもよい。また、反応性イオンエッチングの後に、ｖａｐｏｒ  ｅｔｃｈｉｎｇ法によりエッチングダメージ層を除去してもよい。なお、本工程でＳｉ基板１０を選択的に掘り下げる深さとしては、次工程で結晶成長する膜厚と同じ量にすることが好ましい。
【００６４】
次に、図６（ｄ）に示す工程で、ＵＨＶ−ＣＶＤ（Ｕｌｔｒａ  Ｈｉｇｈ  Ｖａｃｕｕｍ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、Ｓｉ基板に形成された凹部２４内にのみ、厚さ５〜３０ｎｍ程度のＳｉＧｅ層２５を選択的に結晶成長する。ここで、Ｓｉの原料ガスとしてはＳｉＨ4やＳｉ2Ｈ6を用い、Ｇｅの原料としてはＧｅＨ4を用い、成長温度は５００℃〜６５０℃程度に設定する。
【００６５】
なお、チャネル部にＳｉＣを用いる場合には、Ｓｉの原料ガスとしてＳｉＨ4やＳｉ2Ｈ6を用い、Ｃの原料ガスとしてＳＨ3ＣＨ3を用い、成長温度は４５０℃〜５５０℃程度に設定する。チャネル部にＳｉＧｅＣを用いる場合には、Ｓｉの原料ガスとしてＳｉＨ4やＳｉ2Ｈ6を用い、Ｇｅの原料ガスとしてはＧｅＨ4を用い、Ｃの原料ガスとしてＳＨ3ＣＨ3を用い、成長温度は４５０℃〜５５０℃程度に設定する。なお、本工程のＣＶＤでは、結晶成長時の選択性を高めるために、原料ガスにＨＣｌガスやＣｌ2ガスを添加してもよい。また、Ｓｉの原料ガスとしてＳｉＨ2Ｃｌ2を用いてもよい。
【００６６】
次に、図６（ｅ）に示す工程で、スパッタ法を用いて、凹部２４の底面に露出するＳｉＧｅ層２５の上に、ゲート絶縁膜２７を堆積する。ゲート絶縁膜２７の材料としては、シリコン酸化膜またはシリコン酸窒化膜を用いるとよい。また、ゲート絶縁膜２７の材料として、ＺｒもしくはＨｆまたはその両方を含む酸化物、ＺｒもしくはＨｆまたはその両方を含む窒化物、ＺｒもしくはＨｆまたはその両方を含む酸窒化物、ＴｉＯ2、Ｌａ2Ｏ3、Ａｌ2Ｏ3、ＳｒＴｉＯ3、ＢａＳｒＴｉＯ3、Ｎｄ2Ｏ3およびＴａ2Ｏ5などの高誘電率材料ならびにこれらの積層構造を用いるとさらによい。
【００６７】
次に、図６（ｆ）に示す工程で、ＣＶＤ法を用いて、空孔２３を埋める導体膜２８ａを堆積する。例えば、Ｗからなる導体膜２８ａを形成する場合には、ＷＦ6とＨ2を用いたＣＶＤ法を用いればよい。また、Ａｌからなる導体膜２８ａを形成する場合には、Ａｌ（ＣＨ3）3を用いたＣＶＤ法を用いればよい。また、ポリシリコンからなる導体膜２８ａを形成する場合には、ＳＨ4やＳｉ2Ｈ6を用いたＣＶＤ法を用いればよい。
【００６８】
次に、図６（ｇ）に示す工程で、ＣＭＰ法を用いて、層間絶縁膜２２が露出する深さまで導体膜２８ａを除去することにより、空孔２３を埋めるゲート電極２８を形成する。
【００６９】
従来では、ソース・ドレイン部のための熱処理がＳｉＧｅ層などの結晶歪みを有する材料に負担を与え、格子緩和を引き起こすなどの問題を生じていた。それに対し、本実施形態の製造方法によれば、図５（ｆ）に示す工程で、ソース・ドレイン部２０のための活性化熱処理を行った後に、図６（ｄ）に示す工程でＳｉＧｅ層２５を形成する。そのため、ソース・ドレイン部２０のための活性化熱処理によってＳｉＧｅ層２５へ負担がかかることはない。
【００７０】
さらに、本実施形態の製造方法では、ゲート絶縁膜となるシリコン酸化膜１４を堆積した後に高温熱処理工程が存在しない。そのため、高誘電体材料（Ｈｉｇｈ−Ｋ材料）をゲート絶縁膜に用いた場合でも、高誘電体材料に含まれる金属元素が、高温熱処理によって拡散するという問題を回避することができる。また、高温熱処理が不要であるため、結晶化させることなく、Ｈｉｇｈ−Ｋ材料を用いることが可能となる。
【００７１】
さらに、ゲート電極２８を形成した後にも高温熱処理工程が存在しないため、ゲート電極材料として金属を用いることが可能となる。この場合においても、高温熱処理による金属拡散および金属材料の溶融などの問題を回避することができる。
【００７２】
（第２の実施形態）
図７は、本発明の第２の実施形態に係る、Ｓｉキャップ層を有するＳｉＧｅ電界効果トランジスタの構造を示す断面図である。ここでは、Ｓｉ基板１０に製作したＳｉＧｅ電界効果トランジスタを例にあげる。図７に示すように、Ｓｉ基板１０において、ｐ型電界効果トランジスタ３１およびｎ型電界効果トランジスタ３２が形成される領域は、素子分離１１によってそれぞれ区切られて、互いに分離されている。
【００７３】
そして、Ｓｉ基板１０のうちｐ型電界効果トランジスタ３１が形成される領域にはＮウェル１２が形成されている。Ｎウェル１２には、砒素もしくは燐などのｎ型不純物が１×１０17〜５×１０18ｃｍ-3程度の濃度で注入されている。一方、ｎ型電界効果トランジスタ３２が形成される領域にはＰウェル１３が形成されている。Ｐウェル１３には、ホウ素が１×１０17〜５×１０18ｃｍ-3程度の濃度で注入されている。
【００７４】
Ｓｉ基板１０の表面近くには、Ｓｉよりもバンドギャップが小さいＳｉＧｅ層２５が埋め込まれている。ＳｉＧｅ層２５の厚さは５〜３０ｎｍ程度、Ｇｅ組成は１５〜５０％程度に設定することが好ましい。また、ＳｉＧｅ層２５の上には、ＳｉＧｅ層２５に接するようにＳｉキャップ層２６が形成されている。Ｓｉキャップ層２６の厚さは１〜１０ｎｍ程度に設定するとよい。ｐ型電界効果トランジスタ３１におけるＳｉＧｅ層２５およびＳｉキャップ層２６にはｎ型不純物が注入されており、ｎ型電界効果トランジスタ３２におけるＳｉＧｅ層２５およびＳｉキャップ層２６には、ｐ型不純物が注入されている。ＳｉＧｅ層２５およびＳｉキャップ層２６の不純物濃度は１×１０15ｃｍ-3以上１×１０18ｃｍ-3以下の範囲にすることが好ましく、さらに、１×１０15ｃｍ-3以上１×１０17ｃｍ-3以下の範囲にすれば、不純物散乱による移動度低下を抑制することができる。
【００７５】
また、Ｓｉ基板１０の表面近くにおいてＳｉＧｅ層２５およびＳｉキャップ層２６を挟み込む領域には、１０18ｃｍ-3程度の不純物が注入されたＬＤＤ部１８が形成されている。さらに、Ｓｉ基板１０においてＬＤＤ部１８の外側に位置する領域には、１×１０20ｃｍ-3程度の不純物が注入されたソース・ドレイン部２０が形成されている。
【００７６】
Ｓｉキャップ層２６の上部にはゲート絶縁膜２７が配置されている。ゲート絶縁膜２７の材料としては、シリコン酸化膜もしくはシリコン酸窒化膜を用いるとよい。また、ゲート絶縁膜２７の材料として、ＺｒもしくはＨｆまたはその両方を含む酸化物、ＺｒもしくはＨｆまたはその両方を含む窒化物、ＺｒもしくはＨｆまたはその両方を含む酸窒化物、ＴｉＯ2、Ｌａ2Ｏ3、Ａｌ2Ｏ3、ＳｒＴｉＯ3、ＢａＳｒＴｉＯ3、Ｎｄ2Ｏ3およびＴａ2Ｏ5のうちの少なくとも１つを用いてもよい。または、これらの膜の積層構造を用いてもよい。従来のＳｉＯ2ゲート絶縁膜よりも誘電率が大きいこれらの高誘電率材料をゲート絶縁膜２７として用いることで、電流駆動力の向上およびゲートリーク電流の低減などが実現できる。
【００７７】
ゲート絶縁膜２７の上部には、ゲート電極２８が配置されている。ゲート電極２８の材料としてポリシリコンを用いた場合には、不純物の種類や不純物濃度を制御することで、電界効果トランジスタのしきい値電圧の調整が可能となる。また、ゲート電極２８の材料として金属を用いた場合には、ポリシリコンゲートよりもゲート抵抗が低減できることから、ゲート抵抗に起因したノイズの低減、高速度動作および最大発振周波数ｆｍａｘの向上が実現できる。
【００７８】
ゲート絶縁膜２７およびゲート電極２８の側面上には、これらを挟み込むようにサイドウォール１９が形成されている。サイドウォール１９の材料としてはシリコン酸化膜もしくはシリコン窒化膜またはこれらの積層構造を用いるとよい。
【００７９】
ソース・ドレイン部２０の表面付近には、シリサイド２１が配置されている。シリサイドの材料としては、Ｔｉシリサイド、Ｃｏシリサイド、Ｎｉシリサイド、Ｗシリサイド、Ｍｏシリサイド、Ｎｂシリサイド、ＴａシリサイドまたはＶシリサイドなどを用いるとよい。
【００８０】
Ｓｉ基板１０の表面付近は、層間絶縁膜２２で覆われている。層間絶縁膜２２にはシリコン酸化膜を主成分とする材料を用いるとよい。また、誘電率を下げるために、フッ素や炭素を微量含む材料を用いるとさらによい。
【００８１】
本実施形態の半導体装置では、ＳｉＧｅ層２５の上部に、ＳｉＧｅ層２５よりもバンドギャップが大きなＳｉキャップ層２６が配置している。ＳｉＧｅ層２５とＳｉキャップ層２６との間の接合では、価電子帯にバンドオフセットが発生する。したがって、ｐ型電界効果トランジスタ３１では、正孔は、主としてＳｉＧｅ層２５とＳｉキャップ層２６の界面を走行する。このように、ｐ型電界効果トランジスタ３１では、ゲート絶縁膜２７からＳｉキャップ層２６の厚さ程度分だけ基板側に奥まった部分をキャリアが走行するため、キャリアがゲート絶縁膜２７の界面の影響を受けにくい。そのため、１／ｆノイズ特性を改善することができる。なお、ｎ型電界効果トランジスタ３２では、電子は、主としてＳｉキャップ層２６を走行する。
【００８２】
また、ＳｉＧｅ層２５の上面をＳｉキャップ層２６によって被覆することで、半導体装置の製造中に、金属ゲルマニウムが製造装置などに付着することを回避することができる。これにより、製造ラインのゲルマニウム金属汚染の懸念が無くなる。
【００８３】
さらには、ＳｉＧｅ層２５の上面をＳｉキャップ層２６に被膜することで、化学的に安定したＳｉＯ2膜、ＳｉＮ膜またはＳｉＯＮ膜などの層を、ゲート絶縁膜２７として形成しやすくなる。また、特に図示しないが、ｐ型電界効果トランジスタに関してのみ本構造を用いた場合においても、同様の効果が得られる。
【００８４】
図８は、第２の実施形態において、チャネル材料としてＳｉＣ層を用いた場合の構造を示す断面図である。図８に示すように、ゲート電極２８の下方には、Ｓｉよりもバンドギャップが小さいＳｉＣ層３０が埋め込まれている。ＳｉＣ層３０の厚さは５〜３０ｎｍ程度にすることが好ましく、また、ＳｉＣ層３０におけるＣ組成は０．５〜４％程度に設定するとよい。
【００８５】
ＳｉＣ層３０の上部に接するように、ＳｉＣ層３０よりもバンドギャップが大きな材料であるＳｉキャップ層２６が配置している。Ｓｉキャップ層２６の厚さは、１〜１０ｎｍ程度に設定するとよい。
【００８６】
この場合、ＬＤＤ部１８およびソース・ドレイン部２０は、ＳｉＣ層３０およびＳｉキャップ層２６を挟み込むように形成されている。ＳｉＣ層３０とＳｉキャップ層２６との間の接合では、伝導帯にバンドオフセットが発生する。したがって、ｎ型電界効果トランジスタ３２では、電子は、主としてＳｉＣ層３０とＳｉキャップ層２６との界面を走行する。このように、ｎ型電界効果トランジスタ３２では、ゲート絶縁膜２７からＳｉキャップ層２６の厚さ程度分だけ基板側に奥まった部分をキャリアが走行するため、ゲート絶縁膜界面の影響を受けにくい。そのため、１／ｆノイズ特性を改善することができる。なお、ｐ型電界効果トランジスタ３１では、正孔は、主としてＳｉキャップ層２６を走行する。
【００８７】
また、ＳｉＣ層３０の表面をＳｉキャップ層２６によって被覆することで、化学的に安定したＳｉＯ2膜、ＳｉＮ膜、ＳｉＯＮ膜などの層を、ゲート絶縁膜２７として形成しやすくなる。また、特に図示しないが、ｎ型電界効果トランジスタに関してのみ本構造を用いた場合においても、同様の効果が得られる。
【００８８】
図９は、第２の実施形態において、ｐ型電界効果トランジスタのチャネル材料にＳｉＧｅ層を、ｎ型電界効果トランジスタのチャネル材料にＳｉＣ層を用いた場合の構造を示す断面図である。図９において、ｐ型電界効果トランジスタ３１のゲート電極２８の下方においてチャネルが形成される領域には、Ｓｉよりもバンドギャップが小さいＳｉＧｅ層２５が埋め込まれ、ＳｉＧｅ層２５の上部に接するように、ＳｉＧｅ層２５よりもバンドギャップが大きな材料であるＳｉキャップ層２６が形成されている。ＳｉＧｅ層２５の厚さは５〜３０ｎｍ程度、Ｇｅ組成は１５〜５０％程度に設定するとよい。
【００８９】
一方、ｎ型電界効果トランジスタ３２のゲート電極の下方においてチャネルが形成される領域には、Ｓｉよりもバンドギャップが小さいＳｉＣ層３０が埋め込まれ、ＳｉＣ層３０の上部に接するように、ＳｉＧｅ層２５よりもバンドギャップが大きな材料であるＳｉキャップ層２６が形成されている。ＳｉＣ層３０の厚さは５〜３０ｎｍ程度、Ｃ組成は０．５〜４％程度に設定するとよい。Ｓｉキャップ層２６は、１〜１０ｎｍ程度の厚さに設定するとよい。この場合、ＬＤＤ部１８およびソース・ドレイン部２０は、Ｓｉ基板１０におけるＳｉＧｅ層２５およびＳｉキャップ層２６の両側方に配置し、ＳｉＧｅ層２５およびＳｉキャップ層２６を挟み込むように形成されている。
【００９０】
この場合、ｐ型電界効果トランジスタ３１では、ＳｉＧｅ層２５とＳｉキャップ層２６の界面を正孔が走行し、ｎ型電界効果トランジスタ３２では、ＳｉＣ層３０とＳｉキャップ層２６の界面を電子が走行する。そのため、１／ｆノイズの低減、しきい値電圧の低減および電流駆動力の向上が実現できる。
【００９１】
図１０は、第２の実施形態において、チャネル材料にＳｉＧｅＣ層を用いた場合の構造を示す断面図である。図１０において、ゲート電極２８の下方には、チャネルが形成される領域にＳｉよりもバンドギャップが小さいＳｉＧｅＣ層３３が埋め込まれ、ＳｉＧｅＣ層３３の上部に接するように、ＳｉＧｅＣ層３３よりもバンドギャップが大きな材料であるＳｉキャップ層２６が形成されている。ＳｉＧｅＣ層３３の厚さは５〜３０ｎｍ程度、Ｇｅ組成は１０〜４０％程度、Ｃ組成は０．５〜４％程度に設定するとよい。
【００９２】
Ｓｉキャップ層２６の厚さは、１〜１０ｎｍ程度に設定するとよい。この場合、ＬＤＤ部１８およびソース・ドレイン部２０は、Ｓｉ基板１０においてＳｉＧｅＣ層３３およびＳｉキャップ層２６を挟み込むように形成されている。
【００９３】
ＳｉＧｅＣ層３３では、Ｓｉに対して、価電子帯側および伝導帯側にバンドオフセットが発生する。したがって、ｐ型電界効果トランジタ３１およびｎ型電界効果トランジスタ３２の両方において、ＳｉＧｅＣ層３３とＳｉキャップ層２６との界面をキャリアが走行する。本変形例によると、ｐ型電界効果トランジタ３１およびｎ型電界効果トランジスタ３２の両方において、しきい値電圧の低減、１／ｆノイズの低減および電流駆動力の向上が実現できる。また特に図示しないが、ｎ型電界効果トランジスタに関してのみまたはｐ型電界効果トランジスタに関してのみ本構造を用いた場合においても、同様の効果が得られる。
【００９４】
なお、本実施形態の半導体装置を製造するためには、ＵＨＶ−ＣＶＤ法によりＳｉＧｅ層、ＳｉＣ層またはＳｉＧｅＣ層を結晶成長した後、続けてＳｉキャップ層２６を結晶成長すればよい。Ｓｉキャップ層２６の結晶成長では、５００℃〜６５０℃程度の温度で、原料としてＳｉＨ4やＳｉ2Ｈ6を用いればよい。
【００９５】
（第３の実施形態）
図１１は、本発明の第３の実施形態に係る、Ｕ字型のゲート絶縁膜を有するＳｉＧｅ電界効果トランジスタの構造を示す断面図である。ここでは、Ｓｉ基板に製作したｉＧｅ電界効果トランジスタを例にあげる。本実施形態の構造のうち第１の実施形態の構造と異なるのは、ゲート絶縁膜２７が、空孔２３の底面および側面を覆うようにＵ字型の断面形状で形成されている点である。ゲート電極２８は、ゲート絶縁膜２７の内側に接するように配置しており、さらにゲート絶縁膜２７の側面部を挟み込むようにサイドウォール１９が配置している。その他の構造は第１の実施形態と同様であるため、その説明を省略する。
【００９６】
本実施形態では、Ｕ字型の断面形状で形成されたゲート絶縁膜２７を用いることで、ゲート絶縁膜２７とサイドウォール１９との界面にゲートリーク電流が発生するのを抑制することが可能となる。また、ゲートオーバーラップ容量を低減することができるため、高速動作が可能となる。
【００９７】
また特に図示しないが、チャネルにＳｉＣやＳｉＧｅＣを用いた場合においても、Ｕ字型に形成されたゲート絶縁膜を用いてもよい。この場合にも、ゲート絶縁膜２７とサイドウォール１９との界面に起因したゲートリーク電流の抑制やゲートオーバーラップ容量低減による高速動作が実現可能となる。
【００９８】
次に、第３の実施形態に係る電界効果トランジスタの製造方法について説明する。なお、本実施形態の製造方法のうちゲート絶縁膜２７を堆積する工程より前の工程は第１の実施形態で説明した製造方法と同様であるため、その説明を省略する。図１２（ａ）〜（ｃ）は、第３の実施形態に係る電界効果トランジスタの製造工程を示す断面図である。
【００９９】
本実施形態の製造方法において、ゲート絶縁膜２７を形成する際には、図１２（ａ）に示す工程で、ＣＶＤ法を用いて、空孔２３の形成された層間絶縁膜２２の上から、ゲート絶縁膜２７を堆積する。このとき、ＣＶＤ法の被膜性はスパッタ法に比べて高いため、空孔２３の内側を覆うゲート絶縁膜を堆積することができる。ゲート絶縁膜２７の材料としては、従来と同様に、シリコン酸化膜もしくはシリコン酸窒化膜を用いるとよい。また、ゲート絶縁膜２７の材料として、ＺｒもしくはＨｆまたはその両方を含む酸化物、ＺｒもしくはＨｆまたはその両方を含む窒化物、ＺｒもしくはＨｆまたはその両方を含む酸窒化物、ＴｉＯ2、Ｌａ2Ｏ3、Ａｌ2Ｏ3、ＳｒＴｉＯ3、ＢａＳｒＴｉＯ3、Ｎｄ2Ｏ3およびＴａ2Ｏ5などの高誘電率材料ならびにこれらの積層構造を用いるとさらによい。
【０１００】
次に、図１２（ｂ）に示す工程で、ＣＶＤ法を用いて、ゲート絶縁膜２７の上から空孔２３を埋める導体膜２８ａを堆積する。例えば、Ｗからなる導体膜２８ａを形成する場合には、ＷＦ6とＨ2を用いたＣＶＤ法を用いればよい。また、Ａｌからなる導体膜２８ａを形成する場合には、Ａｌ（ＣＨ3）3を用いたＣＶＤ法を用いればよい。また、ポリシリコンからなる導体膜２８ａを形成する場合には、ＳＨ4やＳｉ2Ｈ6を用いたＣＶＤ法を用いればよい。
【０１０１】
次に、図１２（ｃ）に示す工程で、ＣＭＰ法を用いて、層間絶縁膜２２が露出する深さまで導体膜２８ａを除去することにより、ゲート電極２８を形成する。
【０１０２】
従来では、ソース・ドレイン部のための熱処理がＳｉＧｅ層などの低バンドギャップ材料に負担を与えていた。それに対し、本実施形態の製造方法によれば、ソース・ドレイン部のための活性化熱処理の後にＳｉＧｅ層２５を形成する。そのため、ソース・ドレインのための活性化熱処理によって低バンドギャップ材料であるＳｉＧｅ層２５へ負担がかかることはない。
【０１０３】
さらに、本実施形態の製造方法では、ゲート絶縁膜となるシリコン酸化膜１４を堆積した後に高温熱処理工程が存在しない。そのため、高誘電体材料（Ｈｉｇｈ−Ｋ材料）をゲート絶縁膜に用いた場合でも、高誘電体材料に含まれる金属元素が、高温熱処理によって拡散するという問題を回避することができる。
【０１０４】
さらに、ゲート電極２８を形成した後にも高温熱処理工程が存在しないため、ゲート電極材料として金属を用いることが可能となる。この場合においても、高温熱処理による金属拡散および金属材料の溶融などの問題を回避することができる。
【０１０５】
（第４の実施形態）
図１３は、本発明の第４の実施形態に係る、キャップ層およびＵ字型のゲート絶縁膜を有するＳｉＧｅ電界効果トランジスタの構造を示す断面図である。ここでは、Ｓｉ基板に製作したＳｉＧｅ電界効果トランジスタを例にあげる。本実施形態の構造のうち第２の実施形態と異なるのは、ゲート絶縁膜２７がＵ字型に形成されている点である。ゲート電極２８は、Ｕ字型に形成されたゲート絶縁膜２７の内側に接するように配置しており、さらにゲート絶縁膜２７の側面部を挟み込むようにサイドウォール１９が配置している。その他の構造は第２の実施形態と同様であるため、その説明を省略する。
【０１０６】
本実施形態では、Ｕ字型の断面形状で形成されたゲート絶縁膜２７を用いることで、ゲート絶縁膜２７とサイドウォール１９との界面にゲートリーク電流が発生するのを抑制することが可能となる。また、ゲートオーバーラップ容量を低減することができるため、高速動作が可能となる。
また特に図示しないが、チャネルにＳｉＣを用いた場合や、チャネルにＳｉＧｅＣを用いた場合においても、Ｕ字型に形成されたゲート絶縁膜を用いてもよい。この場合には、第２の実施形態で述べた効果に加えて、ゲート絶縁膜２７とサイドウォール１９との界面に起因したゲートリーク電流の抑制や、ゲートオーバーラップ容量低減による高速動作が実現可能となる。
【０１０７】
なお、本実施形態の製造方法においては、第２の実施形態および第３の実施形態で述べた製造方法により実現が可能であるため、その説明は省略する。
【産業上の利用可能性】
【０１０８】
本発明の半導体装置は、ウェル領域に電圧を印加するＶＴＭＯＳ等の半導体装置への利用に有用である。また、高速動作が必要とされるＬＳＩへの利用に有用である。また、低電圧動作が必要とされるＬＳＩへの利用に有用である。また、金属ゲート電極を用いる場合には、ＲＦアナログ用途にも応用できる。
【図面の簡単な説明】
【０１０９】
【図１】本発明の第１の実施形態に係るＳｉＧｅ電界効果トランジスタの構造を示す断面図である。
【図２】第１の実施形態において、チャネル材料としてＳｉＣ層を用いた場合の構造を示す断面図である。
【図３】第１の実施形態において、ｐ型電界効果トランジスタのチャネル材料にＳｉＧｅ層を、ｎ型電界効果トランジスタのチャネル材料にＳｉＣ層を用いた場合の構造を示す断面図である。
【図４】第１の実施形態において、チャネル材料にＳｉＧｅＣ層を用いた場合の構造を示す断面図である。
【図５】（ａ）〜（ｇ）は、第１の実施形態における電界効果トランジスタの製造工程を示す断面図である。
【図６】（ａ）〜（ｇ）は、第１の実施形態における電界効果トランジスタの製造工程を示す断面図である。
【図７】本発明の第２の実施形態に係る、Ｓｉキャップ層を有するＳｉＧｅ電界効果トランジスタの構造を示す断面図である。
【図８】第２の実施形態において、チャネル材料としてＳｉＣ層を用いた場合の構造を示す断面図である。
【図９】第２の実施形態において、ｐ型電界効果トランジスタのチャネル材料にＳｉＧｅ層を、ｎ型電界効果トランジスタのチャネル材料にＳｉＣ層を用いた場合の構造を示す断面図である。
【図１０】第２の実施形態において、チャネル材料にＳｉＧｅＣ層を用いた場合の構造を示す断面図である。
【図１１】本発明の第３の実施形態に係る、Ｕ字型のゲート絶縁膜を有するＳｉＧｅ電界効果トランジスタの構造を示す断面図である。
【図１２】（ａ）〜（ｃ）は、第３の実施形態に係る電界効果トランジスタの製造工程を示す断面図である。
【図１３】本発明の第４の実施形態に係る、キャップ層およびＵ字型のゲート絶縁膜を有するＳｉＧｅ電界効果トランジスタの構造を示す断面図である。
【図１４】（ａ）はＳｉにおけるＰＮ接合のエネルギーバンドを示す図であり、（ｂ）は、ＳｉＧｅにおけるＰＮ接合のエネルギーバンドを示す図である。
【図１５】（ａ）は、ＳｉＧｅ層におけるＰＮ接合のバンドギャップを示す図であり、（ｂ）は、ｎ−Ｓｉとｐ−ＳｉＧｅとの異種半導体におけるＰＮ接合のバンドギャップを示す図である。
【図１６】（ａ）は、ＳｉＧｅ層におけるＰＮ接合のバンドギャップを示す図であり、（ｂ）は、ｐ−Ｓｉとｎ−ＳｉＧｅとの異種半導体ＰＮ接合のバンドギャップを示す図である。
【図１７】従来のｐ型ＳｉＧｅ電界効果トランジスタの構造を示す断面図である。
【符号の説明】
【０１１０】
１０      Ｓｉ基板
１１      素子分離
１２      Ｎウェル
１３      Ｐウェル
１４      シリコン酸化膜
１５      ポリシリコン
１６      ゲート保護膜
１７      ダミーゲート
１８      ＬＤＤ部
１９      サイドウォール
２０      ソース・ドレイン部
２１      シリサイド
２２      層間絶縁膜
２３      空孔
２４      凹部
２５      ＳｉＧｅ層
２６      Ｓｉキャップ層
２７      ゲート絶縁膜
２８      ゲート電極
２８ａ    導体膜
３０      ＳｉＣ層
３１      ｐ型電界効果トランジスタ
３２      ｎ型電界効果トランジスタ
３３      ＳｉＧｅＣ層
【図１】
2007019314.tif 000003
【図２】
2007019314.tif 000004
【図３】
2007019314.tif 000005
【図４】
2007019314.tif 000006
【図５】
2007019314.tif 000007
【図６】
2007019314.tif 000008
【図７】
2007019314.tif 000009
【図８】
2007019314.tif 000010
【図９】
2007019314.tif 000011
【図１０】
2007019314.tif 000012
【図１１】
2007019314.tif 000013
【図１２】
2007019314.tif 000014
【図１３】
2007019314.tif 000015
【図１４】
2007019314.tif 000016
【図１５】
2007019314.tif 000017
【図１６】
2007019314.tif 000018
【図１７】
2007019314.tif 000019