(57)【要約】【課題】過消去の下限の閾値電圧以下のワード線電圧を用いることなく過消去不良を検出可能にする。【解決手段】閾値電圧の相違によって情報を記憶可能な半導体メモリは第１動作と第２動作とが可能である。第１動作では、読出し動作において読出し非選択とする第１電圧を複数のワード線に印加することによってオン状態にされる不揮発性メモリセルが接続するビット線を検出する。第２動作では、第１動作において第１電圧を印加した複数本のワード線に対し、何れか一のワード線の電圧を第１電圧よりも低い第２電圧（Ｖｄｒｂ）にすると共に、残りのワード線の電圧を第１電圧以上の第３電圧（Ｖｕｗｂ）とし、第１動作で検出されたビット線の範囲で、一のビット線を共有する不揮発性メモリセルの全てがオフ状態とされるビット線が少なくとも一つ存在する状態を検出したとき、その状態で第２電圧にされたワード線を過消去不良を有するものとして特定する。【選択図】図１１
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【特許請求の範囲】
【請求項１】
閾値電圧の相違によって情報を記憶する複数の不揮発性メモリセルと、
前記不揮発性メモリセルのデータ端子に接続する複数のビット線と、
前記不揮発性メモリセルの選択端子に接続する複数のワード線と、
制御回路と、を有する半導体メモリであって、
前記制御回路は、所定の動作モードが指定されたとき、第１動作と第２動作とを制御し、
前記第１動作は、読出し動作において読出し非選択とする第１電圧を複数の前記ワード線に印加することによってオン状態にされる不揮発性メモリセルが接続するビット線を検出する動作であり、
前記第２動作は、前記第１動作において第１電圧を印加した複数本のワード線に対し、何れか一のワード線の電圧を前記第１電圧よりも低い第２電圧にすると共に、残りのワード線の電圧を前記第１電圧以上の第３電圧とし、前記第１動作で検出されたビット線の範囲で、一のビット線を共有する不揮発性メモリセルの全てがオフ状態とされるビット線が少なくとも一つ存在する状態を検出したとき、その状態で前記第２電圧にされたワード線を特定する動作である半導体メモリ。
【請求項２】
前記制御回路は、前記第２動作において特定されたワード線に接続する不揮発性メモリセルの閾値電圧を一括して高くする第３動作を更に行う請求項１記載の半導体メモリ。
【請求項３】
前記制御回路は、前記第２動作において前記ワード線の特定を行う毎に逐次前記第３動作を行う請求項２記載の半導体メモリ。
【請求項４】
前記不揮発性メモリセルは、その閾値電圧が相対的に低い第１電圧範囲内とされる第１状態と、相対的に高い第２電圧範囲内とされる第２状態のいずれかの状態を有し、
前記制御回路は、不揮発性メモリセルの閾値電圧を前記第１電圧範囲内とする動作をワード線単位で行う請求項２記載の半導体メモリ。
【請求項５】
前記ビット線はセンスラッチ、プリチャージ回路及びディスチャージ回路を有し、
前記プリチャージ回路はワード線選択動作の開始前に全部のビット線に対するプリチャージが可能にされ、
前記ディスチャージ回路は前記センスラッチの記憶情報に従って対応するビット線を選択的にディスチャージする選択ディスチャージが可能にされ、
前記第１動作において前記センスラッチは対応するビット線の不揮発性メモリセルがオフ状態のときはそれよって得られる第１データを保持し、
前記第２動作において前記ディスチャージ回路はワード線選択動作毎に第１データを保持するセンスラッチによって選択ディスチャージを行い、
前記選択ディスチャージの後のタイミングで前記第２動作における前記検出を行う請求項２記載の半導体メモリ。
【請求項６】
前記ビット線はセンスラッチ及びプリチャージ回路を有し、
前記プリチャージ回路は前記センスラッチの記憶情報に従って対応するビット線を選択的にプリチャージする選択プリチャージが可能にされ、
前記第１動作において前記センスラッチは対応するビット線の不揮発性メモリセルがオン状態のときはそれによって得られる第２データを保持し、
前記第２動作において前記プリチャージ回路はワード線選択動作毎に前記第２データを保持するセンスラッチによって選択プリチャージを行い、
前記選択プリチャージの後のタイミングで前記第２動作における前記検出を行う請求項２記載の半導体メモリ。
【請求項７】
読出し動作において読出し非選択とする第１電圧を複数のワード線に印加することによってオン状態にされる不揮発性メモリセルが接続するビット線を検出する第1動作と、
前記第１動作において第１電圧を印加した複数本のワード線に対し、何れか一のワード線の電圧を前記第１電圧よりも低い第２電圧にすると共に、残りのワード線の電圧を前記第１電圧以上の第３電圧とし、前記第１動作で検出されたビット線の範囲で、一のビット線を共有する不揮発性メモリセルの全てがオフ状態とされるビット線が少なくとも一つ存在する状態を検出したとき、その状態で前記第２電圧にされたワード線を特定する第２動作と、
前記第２動作において特定されたワード線に接続する不揮発性メモリセルの閾値電圧を一括して高くする第３動作と、を行う半導体メモリ。
【請求項８】
不揮発性メモリセルに過消去不良を生じているビット線かを判定し、過消去不良を検出したときは過消去不良を含む消去単位を検出することが可能な制御回路を有する半導体メモリであって、
前記制御回路は、過消去不良を含む消去単位を検出するとき、過消去不良として想定する閾値電圧分布の下限よりも高い第1電圧と読出し動作において読出し非選択とする第２電圧を用い、何れか一のワード線の電圧を前記第１電圧にすると共に、残りのワード線の電圧を前記２電圧とし、前記過消去不良を生じていると判定されたビット線の範囲で、一のビット線を共有する不揮発性メモリセルの全てがオフ状態とされるビット線が少なくとも一つ存在する状態を検出したとき、その状態で前記第１電圧にされたワード線の不揮発性メモリセルを過消去不良を含む消去単位として検出する半導体メモリ。
【請求項９】
閾値電圧の相異によって情報を記憶する複数の不揮発性メモリセルと、
複数のビット線と、
複数のワード線と、
制御回路とを有し、
前記複数のビット線のそれぞれは、前記複数の不揮発性メモリセルのうち対応する不揮発性メモリセルの第１端子に接続され、
前記複数のワード線のそれぞれは、前記複数の不揮発性メモリセルのうち対応する不揮発性メモリセルの第２端子に接続され、
前記制御回路は読み出し動作と、第１動作と、第２動作とを実行制御可能であり、
前記読み出し動作は前記複数のワード線の内１のワード線に第１電圧を印可し、他のワード線に第２電圧を印可し、前記複数のビット線夫々を流れる電流量に起因して生じる状態を検出し、
前記第１動作は、前記複数のワード線に第２電圧を印可し、前記複数のワード線のそれぞれに接続される不揮発性メモリセルがオン状態となるビット線を特定し、
前記第２動作は、前記複数のワード線の内一のワード線に第３電圧を印可し、他のワード線に第１電圧乃至第２電圧の電圧を印可し、前記第１動作において特定されたビット線に接続される不揮発性メモリセルがオフ状態となるか否かを前記特定されたビット線を介して検出し、前記特定されたビット線に接続される不揮発性メモリセルがオフ状態となる一のワード線を特定した場合、前記一のワード線に書込電圧を印可し、前記特定されたビット線に接続される不揮発性メモリセル全てについてオフ状態となる一のワード線を特定できなかった場合、前記特定されたビット線に接続される不揮発性メモリのそれぞれが接続される複数のワード線の全てに書込電圧を印可する制御である不揮発性半導体記憶装置。
【請求項１０】
前記第１乃至第３電圧のうち、前記第１電圧は最も高い電圧であり、前記第３電圧が最も低い電圧であり、前記第２電圧は前記第１電圧と前記第３電圧の間の電圧であり、前記書込電圧は、前記第１電圧よりも高い電圧である請求項９記載の不揮発性半導体記憶装置。
【請求項１１】
前記複数のビット線のそれぞれは、スイッチ回路を介して対応するメインビット線に接続され、
前記メインビット線には、複数のビット線がそれぞれに対応するスイッチ回路を介して接続される請求項１０記載の不揮発性半導体記憶装置。
【請求項１２】
閾値電圧の相異によって情報を記憶する複数の不揮発性メモリセルと、
複数のビット線と、
複数のワード線と、
制御回路とを有し、
前記複数のビット線のそれぞれは、前記複数の不揮発性メモリセルのうち対応する不揮発性メモリセルの第１端子に接続され、
前記複数のワード線のそれぞれは、前記複数の不揮発性メモリセルのうち対応する不揮発性メモリセルの第２端子に接続され、
前記制御回路は読み出し動作と、第１動作と、第２動作とを実行制御可能であり、
前記読み出し動作は前記複数のワード線の内一のワード線に第１電圧を印可し、他のワード線に第２電圧を印可し、前記複数のビット線夫々を流れる電流量に起因して生じる状態を検出し、
前記第１動作は、前記複数のワード線に第２電圧を印可し、前記複数のワード線のそれぞれに接続される不揮発性メモリセルがオン状態となるビット線を特定し、
前記第２動作は、前記第１動作において特定されたビット線に接続される不揮発性メモリセルのそれぞれが接続される複数のワード線の全てに書込電圧を印可する制御である不揮発性半導体記憶装置。
【請求項１３】
前記第１及び第２電圧のうち、前記第１電圧は前記第２電圧より高い電圧であり、前記書込電圧は前記第１電圧より高い電圧である請求項１２記載の不揮発性半導体記憶装置。
【請求項１４】
前記複数のビット線のそれぞれは、スイッチ回路を介して対応するメインビット線に接続され、
前記メインビット線には、複数のビット線がそれぞれに対応するスイッチ回路を介して接続される請求項１０記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、閾値電圧の相違によって情報を記憶する不揮発性メモリセルを備えた半導体メモリにおいて、閾値電圧が低くなり過ぎたすぎた不揮発性メモリセルを検出して、その閾値電圧を持ち上げるリカバリー動作に関し、例えばフラッシュメモリに適用して有効な技術に関する。
【背景技術】
【０００２】
閾値電圧の相違によって情報を記憶することが可能な不揮発性メモリセルは、その電荷蓄積領域に電子の注入（書込み動作）によって高い閾値電圧を得ることができ、電子の放出又はホールの注入（消去動作）によって低い閾値電圧を得ることができる。記憶情報の読出し動作では、メモリゲートに前記高い閾値電圧と低い閾値電圧との間のワード線選択レベルを与えることによってその記憶情報を判定することができる。読出し非選択の不揮発性メモリセルに対しては前記低い閾値電圧以下のワード線選択レベルを与えることによってオフ状態にされる。不揮発性メモリセルの閾値電圧が低くなり過ぎて過消去状態を生ずると、ワード線非選択レベルによっても不揮発性メモリセルをオフ状態にできず、そのような不揮発性メモリセルとビット線を共有する別の不揮発性メモリセルに対しても記憶情報の正常な読出しを行うことができなくなる。不揮発性メモリセルに対する消去動作では、消去ベリファイ動作により、過消去状態の不揮発性メモリセルに対して書き戻し若しくは書き上げ処理を行なうことにより、閾値電圧が望ましい分布に入るようにされる。しかしながら、途中で消去動作が中断されると、過消去状態の不揮発性メモリセルがそのまま残ってしまう。このような事態は電源供給が突然遮断されることによって生ずる。フラッシュメモリがメモリカードに適用されるような場合には、停電やカードスロットからの引き抜きによって突然の電源遮断を生ずる。このような電源遮断に対してカードホストは、メモリカードの再投入に応答してリカバリー動作を指示することができる。リカバリー動作が指示されたフラッシュメモリは過消去不良を生じているかを判定し、過消去不良を検出したときは過消去不良を含む消去単位を検出し、その消去単位の不揮発性メモリセルに対して閾値電圧を高くするための書き上げ処理を行なうことができる。
【０００３】
特許文献1にはそのようなリカバリーコマンドに応答する処理が記載される。これによれば、不揮発性メモリセルに過消去不良を生じているかを判定し、過消去不良を検出したときは過消去不良を含む消去単位を検出する。過消去不良を含む消去単位を検出するとき、過消去不良として想定する閾値電圧分布の下限よりも低い第1電圧（例えば−６V）と読出し非選択レベルである第２電圧（０V）を用いる。そして、何れか一のワード線の電圧を前記第１電圧にすると共に、残りのワード線の電圧を前記２電圧にする。この状態で、全てのビット線において夫々のビット線を共有する不揮発性メモリセルの全てがオフ状態にされる状態、要するに、各ビット線に電流経路が形成されない状態を検出したとき、その状態で前記第１電圧にされたワード線の不揮発性メモリセルを前記書き上げ処理の対象とする。
【０００４】
【特許文献１】特開２００４−２５３０７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、過消去の閾値電圧が前記−６Vのような第１電圧よりも更に低くなっている場合には特許文献１に記載の技術では、前記書き上げ処理単位とするワード線の判定において、各ビット線に電流経路が形成されない状態を検出することはできない。即ち、過消去の閾値電圧が前記−６Vよりも低くされた不揮発性メモリセルのワード線電圧が第１電圧にされても当該不揮発性メモリセルは必ずオン状態にされるからである。これを解決するには第１電圧を更に低い−８Vのような電圧にすればよいが、そうすると、書き上げ処理対象とする過消去不良を含む消去単位を検出するために、順次ワード線を−８Vにして走査するとき、実質的な消去動作が行われ、正常なデータが破壊される虞のあることが明らかになった。微細化により不揮発メモリセルはその素子特性として過消去を生じ易くなるという傾向に鑑みれば、リカバリー動作のためのワード線電圧を低くして対処することは現実的ではない。
【０００６】
本発明の目的は、消去・書込み動作途上で動作電源遮断等があったときに、過消去の下限の閾値電圧以下のワード線電圧を用いることなく過消去不良を検出することができる半導体メモリを提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
〔１〕本発明に係る半導体メモリは、閾値電圧の相違によって情報を記憶する複数の不揮発性メモリセル(ＱＭ)と、前記不揮発性メモリセルのデータ端子に接続する複数のビット線（ＧＢＬ０〜ＧＢＬｊ）と、前記不揮発性メモリセルの選択端子に接続する複数のワード線（ＷＬ０〜ＷＬｍ）と、制御回路（１１）と、を有する。前記制御回路は、所定の動作モードが指定されたとき、第１動作（ストリングチェック）と第２動作（ブロックチェック）とを制御する。前記第１動作は、読出し動作において読出し非選択とする第１電圧（Ｖｕｗｓ）を複数の前記ワード線に印加することによってオン状態にされる不揮発性メモリセルが接続するビット線を検出する動作である。前記第２動作では、前記第１動作において第１電圧を印加した複数本のワード線に対し、何れか一のワード線の電圧を前記第１電圧よりも低い第２電圧（Ｖｄｒｂ）にすると共に、残りのワード線の電圧を前記第１電圧以上の第３電圧（Ｖｕｗｂ）とする。そして、第２動作では、前記第１動作で検出されたビット線の範囲で、一のビット線を共有する不揮発性メモリセルの全てがオフ状態とされるビット線が少なくとも一つ存在する状態を検出したとき、その状態で前記第２電圧にされたワード線を特定する。
【００１０】
上記手段によれば、第１動作では過消去状態の不揮発性メモリセルが接続されたビット線（過消去不良を含むビット線）が特定される。第２動作では過消去状態の不揮発性メモリセルが接続されたワード線を特定する。このとき、検出可能な過消去の閾値電圧の下限に対して第２電圧は高くてもよい。過消去不良を含むビット線の範囲内では、過消去の閾値電圧が前記第２電圧よりも低くされた不揮発性メモリセルのワード線電圧が第２電圧にされると当該メモリセルがオン状態にされビット線はディスチャージされる。一方、そのとき、過消去の閾値電圧が前記第２電圧よりも高くされた不揮発性メモリセルのワード線電圧が第２電圧にされると当該メモリセルはオフ状態を維持しビット線をディスチャージしない。過消去状態の閾値電圧分布を考えると、第２電圧よりも高い過消去の閾値電圧が存在しなければ確率的には第２電圧よりも低い過消去の閾値電圧も存在しないと考えられる。したがって、第２動作において一のビット線を共有する不揮発性メモリセルの全てがオフ状態とされるビット線が少なくとも一つ存在する状態（第２電圧よりも閾値電圧の高い過消去の不揮発性メモリセルが存在する状態）を検出したとき、その状態で前記第２電圧にされたワード線を過消去不良を含むワード線として検出することができる。過消去不良を含むビット線の範囲で第２動作を行うのは、過消去不良を含まないビット線においても当該ビット線を共有する不揮発性メモリセルの全てがオフ状態にされるので、第２動作においてこの状態を検出対象から除外するためである。上記より、消去・書込み動作途上で動作電源遮断等があったときに、過消去の下限の閾値電圧以下のワード線電圧を用いることなく過消去不良を検出することができる。
【００１１】
本発明の一つの具体的な形態として、前記制御回路は、前記第２動作において特定されたワード線に接続する不揮発性メモリセルの閾値電圧を一括して高くする第３動作（書上げ処理）を更に行う。
【００１２】
本発明の更に具体的な形態として、前記制御回路は、前記第２動作において前記ワード線の特定を行う毎に逐次前記第３動作を行う。全ての第２動作を完了してから第３動作に移ることも可能である。
【００１３】
本発明の更に具体的な形態として、前記制御回路は、不揮発性メモリセルの閾値電圧を低い電圧に初期化する動作をワード線単位で行う。
【００１４】
本発明の別の具体的な形態として、前記ビット線はセンスラッチ（２９）、プリチャージ回路（４４）及びディスチャージ回路（４０，４１）を有する。前記プリチャージ回路はワード線選択動作の開始前に全部のビット線に対するプリチャージが可能にされる。前記ディスチャージ回路は前記センスラッチの記憶情報に従って対応するビット線を選択的にディスチャージする選択ディスチャージが可能にされる。前記第１動作において前記センスラッチは対応するビット線の不揮発性メモリセルがオフ状態のときはそれよって得られる第１データを保持する。前記第２動作において前記ディスチャージ回路はワード線選択動作毎に第１データを保持するセンスラッチによって選択ディスチャージを行う。前記選択ディスチャージの後のタイミングで前記第２動作における前記検出を行う。
【００１５】
本発明の別の具体的な形態として、前記ビット線はセンスラッチ（２９）及びプリチャージ回路（４０，４１）を有する。前記プリチャージ回路は前記センスラッチの記憶情報に従って対応するビット線を選択的にプリチャージする選択プリチャージが可能にされる。前記第１動作において前記センスラッチは対応するビット線の不揮発性メモリセルがオン状態のときはそれによって得られる第２データを保持する。前記第２動作において前記プリチャージ回路はワード線選択動作毎に前記第２データを保持するセンスラッチによって選択プリチャージを行う。前記選択プリチャージの後のタイミングで前記第２動作における前記検出を行う。
【００１６】
〔２〕本発明に係る半導体メモリは、第１乃至第３動作を行う。第１動作は、読出し動作において読出し非選択とする第１電圧を複数のワード線に印加することによってオン状態にされる不揮発性メモリセルが接続するビット線を検出する動作である。第２動作は、前記第１動作において第１電圧を印加した複数本のワード線に対し、何れか一のワード線の電圧を前記第１電圧よりも低い第２電圧にすると共に、残りのワード線の電圧を前記第１電圧以上の第３電圧とし、前記第１動作で検出されたビット線の範囲で、一のビット線を共有する不揮発性メモリセルの全てがオフ状態とされるビット線が少なくとも一つ存在する状態を検出したとき、その状態で前記第２電圧にされたワード線を特定する動作である。第３動作は、前記第２動作において特定されたワード線に接続する不揮発性メモリセルの閾値電圧を一括して高くする動作である。
【００１７】
〔３〕本発明に係る半導体メモリは、不揮発性メモリセルに過消去不良を生じているビット線かを判定し、過消去不良を検出したときは過消去不良を含む消去単位を検出することが可能な制御回路を有する。前記制御回路は、過消去不良を含む消去単位を検出するとき、過消去不良として想定する閾値電圧分布の下限よりも高い第1電圧と読出し動作において読出し非選択とする第２電圧を用いる。そして、何れか一のワード線の電圧を前記第１電圧にすると共に、残りのワード線の電圧を前記２電圧とする。この状態で、前記過消去不良を生じていると判定されたビット線の範囲で、一のビット線を共有する不揮発性メモリセルの全てがオフ状態とされるビット線が少なくとも一つ存在する状態を検出したとき、その状態で前記第１電圧にされたワード線の不揮発性メモリセルを過消去不良を含む消去単位として検出する。
【００１８】
〔４〕本発明に係る別の観点による不揮発性半導体記憶装置は、閾値電圧の相異によって情報を記憶する複数の不揮発性メモリセルと、複数のビット線と、複数のワード線と、制御回路とを有する。前記複数のビット線のそれぞれは、前記複数の不揮発性メモリセルのうち対応する不揮発性メモリセルの第１端子に接続される。前記複数のワード線のそれぞれは、前記複数の不揮発性メモリセルのうち対応する不揮発性メモリセルの第２端子に接続される。前記制御回路は読み出し動作と、第１動作と、第２動作とを実行制御可能である。前記読み出し動作は前記複数のワード線の内１のワード線に第１電圧を印可し、他のワード線に第２電圧を印可し、前記複数のビット線夫々を流れる電流量に起因して生じる状態を検出する。前記第１動作は、前記複数のワード線に第２電圧を印可し、前記複数のワード線のそれぞれに接続される不揮発性メモリセルがオン状態となるビット線を特定する。前記第２動作は、前記複数のワード線の内一のワード線に第３電圧を印可し、他のワード線に第１電圧乃至第２電圧の電圧を印可し、前記第１動作において特定されたビット線に接続される不揮発性メモリセルがオフ状態となるか否かを前記特定されたビット線を介して検出し、前記特定されたビット線に接続される不揮発性メモリセルがオフ状態となる一のワード線を特定した場合、前記一のワード線に書込電圧を印可して書上げ処理を行ない、前記特定されたビット線に接続される不揮発性メモリセル全てについてオフ状態となる一のワード線を特定できなかった場合、前記特定されたビット線に接続される不揮発性メモリのそれぞれが接続される複数のワード線の全てに書込電圧を印可する。
【００１９】
前記特定されたビット線に接続される不揮発性メモリセルがオフ状態となる一のワード線を特定した場合とは、前述の通り過消去不良を生じている不揮発性メモリセルを正しく検出できた場合である。これに対し、前記特定されたビット線に接続される不揮発性メモリセル全てについてオフ状態となる一のワード線を特定できなかった場合とは、過消去不良を生じている不揮発性メモリセルを正しく検出できた場合である。このとき、前記特定されたビット線に接続される不揮発性メモリのそれぞれが接続される複数のワード線の全てに書込電圧を印可する。具体的には、過消去不良を検出しているビット線に対して書込電圧を印可し、過消去不良を検出していないビット線には書込阻止電圧を印可し、ワード線には書込電圧を印可する。これにより、不揮発性メモリセルのしきい値電圧を高くし過消去不良を解消することができる。この場合、過消去不良を生じていない不揮発性メモリセルのしきい値電圧をも高くすることになり、正常に書き込まれている情報が変化してしまうことも考えられる。過消去状態にある不揮発性メモリセルのしきい値電圧は正常な消去状態にある不揮発性メモリセルのしきい値電圧よりも低いことを考慮すると、書き上げ処理においてワード線に印可する書込電圧よりも低い書込電圧を用いればよい。過消去状態にあるメモリセルは電荷蓄積領域にある電子の量が少ないことから、ワード線に通常の書込電圧よりも低い電圧を印可したとしても電荷蓄積領域とチャネル領域との間にかかる電圧は、正常な消去状態にあるメモリセルの電荷蓄積領域とチャネル領域との間にかかる電圧より大きくなる。よって過消去状態にあるメモリセルの電荷蓄積領域に注入される電子の量が正常な消去状態にあるメモリセルよりも多くなることから、正常な消去状態にあるメモリセルのしきい値電圧を余り大きく変化させることなく、過消去状態になるメモリセルのしきい値電圧だけを選択的に上げることができる。
【発明の効果】
【００２０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２１】
すなわち、消去・書込み動作途上で動作電源遮断等があったときに、検出可能な過消去の閾値電圧よりも低いワード線電圧を用いることなく過消去不良を検出することができる。
【発明を実施するための最良の形態】
【００２２】
《フラッシュメモリ》
図１には本発明に係る半導体メモリの一例であるフラッシュメモリの構成が示される。同図に示されるフラッシュメモリ１は、特に制限されないが、公知のＭＯＳ集積回路製造方法によって単結晶シリコンのような1個の半導体基板（チップ）に形成される。
【００２３】
フラッシュメモリ１は、複数個のメモリバンクMＢＮＫ０〜MＢＮＫｎを備える。前記メモリバンクＭＢＮＫ０〜ＭＢＮＫｎは、夫々複数個のストリングＳＴＲＧ０〜ＳＴＲＧｉを備える。各々のメモリバンクＭＢＮＫ０〜ＭＢＮＫｎは複数個のストリングＳＴＲＧ０〜ＳＴＲＧｉに共通のグローバルビット線ＧＢＬ０〜ＧＢＬｊを有する。ストリングの構成は図２に例示される。ストリングＳＴＲＧ０はマトリクス配置された複数個の不揮発性メモリセルＱＭを有する。特に図示はしないが、不揮発性メモリセルＱＭはソースとドレインの間のチャネル形成領域の上にゲート酸化膜を介してフローティングゲートとメモリゲートが重ねられたｎチャンネル型のＭＯＳ構造を備える。不揮発性メモリセルＱＭはフローティングゲートが保有する電子の量に応じて異なる閾値電圧を有することができる。ここではフローティングゲートに電子を注入する動作を書込み動作、電子を放出若しくはホールを注入する動作を消去動作と称する。前記メモリセルＱＭは列毎に並列接続され、並列接続されたメモリセルＱＭのコモンドレインは分離スイッチＱＤを介して選択的にグローバルビット線ＧＢＬ０〜ＧＢＬｊに接続される。並列接続されたメモリセルＱＭのコモンソースは分離スイッチＱＤを介して選択的にデータ線ＣＤに接続される。行方向には行単位で不揮発性メモリセルＱＭのメモリゲートに接続するワード線ＷＬ０〜ＷＬｍが配置される。分離スイッチＱＤ，ＱＳはストリング選択信号線ＳＴＤ，ＳＴＳによってスイッチ制御される。その他のストリングＳＴＲＧ１〜ＳＴＲＧｉも同様に構成される。
【００２４】
夫々のストリングＳＴＲＧ０〜ＳＴＲＧｉにおける前記ワード線ＷＬ０〜ＷＬｍ及びストリング選択信号線ＳＴＤ，ＳＴＳは図１のＸデコーダ及びドライバ（ＸＤＥＣ・ＤＲＶ）２によって駆動される。どのメモリバンクのＸデコーダ及びドライバ２を活性化し、活性化したメモリバンクどのストリングのどのワード線を選択するかは、バンク及びＸセレクタ（ＢＸＳＥＬ）３から出力されるアドレス情報に基づいて決定される。
【００２５】
グローバルビット線ＧＢＬ０〜ＧＢＬｊはセンスラッチ回路（ＳＬＡＴ）４に接続され、センスラッチ回路４は対応するデータバッファ（ＤＢＵＦ）５に接続する。データバッファ５はメモリバンク毎に配置される。センスラッチ回路４は例えば各々のグローバルビット線ＧＢＬ０〜ＧＢＬｊに対応する数のセンスラッチ（ＳＬ：図３参照）を有し、センスラッチの記憶ノードは対応するグローバルビット線とデータバッファ５の入出力ノードに接続する。センスラッチは、不揮発性メモリセルＱＭからグローバルビット線ＧＢＬ０〜ＧＢＬｊに読出されたデータを並列にセンスして保持したりデータバッファ５に内部伝送したりする。さらにセンスラッチは、データバッファ５から転送された書込みデータ等を保持してグローバルビット線ＧＢＬ０〜ＧＢＬｊに対する電圧駆動やプリチャージ並びにディスチャージを制御する。データバッファ５の他方のインタフェースはＹデコーダ及びＹゲート（ＹＤＥＣ・ＹＧ）６を介して内部データバス７に接続される。Ｙデコーダ及びＹゲート６はカラムアドレスカウンタ（ＣＡＣＵＮＴ）８から出力されるカラムアドレス信号をデコードして、内部データバス７に導通させるデータバッファのカラム位置を決定する。カラムアドレスカウンタ８はプリセットされたカラムアドレスの初期値を基点にアドレスインクリメントを行って順次更新されたカラムアドレス信号を出力可能である。これにより、データバッファ５の任意のカラム位置との間でデータバス７を介して外部との間でデータの入出力動作を行うことができる。複数ビットの外部入出力端子Ｉ／Ｏはアドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用される。マルチプレクサ（ＭＰＸ）９はデータ入出力に際してデータバスを外部入出力端子Ｉ／Ｏに接続する。マルチプレクサ（ＭＰＸ）９はページアドレス信号の入力に際して外部入出力端子Ｉ／Ｏをページアドレスバッファ（ＰＡＢＵＦ）１０に接続し、カラムアドレス信号の入力に際して外部入出力端子Ｉ／Ｏをカラムアドレスカウンタ８に接続し、コマンドの入力に際して外部入出力端子Ｉ／Ｏを制御回路（ＣＯＮＴ）１１に接続する。
【００２６】
制御回路１１は、マイクロプロセッサ（ＭＰＵ）１３、リードオンリメモリ（ＲＯＭ）１４、コマンドでコーダ（ＣＭＤＤＥＣ）１５及びステータスレジスタ（ＳＲＥＧ）１６等を有する。制御回路１１は制御信号バッファ１７を介して外部からアクセス制御信号を入力する。アクセス制御信号は、チップイネーブル信号／ＣＥ、リードイネーブル信号／ＲＥ、ライトイネーブル信号／ＷＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、リセット信号／ＲＥＳとされる。それらアクセス制御信号のレベルの組合せによってデータ入力、データ出力、アドレス入力、コマンド入力等を区別してアドレスマルチプレクサ９による入出力経路選択を制御する。入力されたコマンドはコマンドデコーダ１５によってデコードされる。マイクロプロセッサ１３はそのデコード結果をベクタとして対応する処理ルーチンの実行に遷移することにより内部のメモリ動作を制御する。処理ルーチンの内容はＲＯＭ１４が保有するプログラムの記述に言って規定される。書込みや消去のように長い時間を要するメモリ動作を行うとき制御回路１１はレディー・ビジー信号（Ｒ／Ｂ）をアサートしてビジー状態であることを外部に通知する。メモリ動作の制御に必要なバンクアドレスとＸアドレスは制御回路１１がページアドレスバッファ１０に格納されたページアドレスに基づいてバンク及びＸセレクタ３にセットする。メモリ動作に必要な各種動作電圧は外部電源電圧ＶＣＣ、ＶＳＳに基づいて電源回路（ＰＳＰＬＹ）１９が生成する。生成された動作電圧は内部メモリ動作に応じて制御回路１１が選択して必要な回路に供給する。オール判定回路（ＡＪＤＧ）２０は書込みベリファイ動作等においてグローバルビット線ＧＢＬ１〜ＧＢＬｊの全論理値に対してＮＡＮＤ又はＮＯＲ等の論理を採って制御回路１１に出力する。
【００２７】
前記不揮発性メモリセルの情報記憶には電荷保持領域としてのフローティングゲートに蓄えられた電荷量に応じてメモリセルの閾値電圧が変化することを利用する。このとき、メモリセルの閾値電圧は記憶データの値に応じて所望の範囲に制限され、その閾値電圧分布をメモリ閾値電圧分布と呼ぶ。例えば、不揮発性メモリセルが１個で１ビットの情報記憶を行う場合、記憶情報としてのデータ０、１に対応する２種類のメモリ閾値電圧分布が決められている。上記メモリ閾値電圧分布を得るには、消去の後の書き込み動作時にワード線に印加する書き込みベリファイ電圧を所要の電圧に設定すればよい。１個の不揮発性メモリセルで２ビットの情報記憶を行う場合、記憶情報としてのデータ０１，００，１０，１１に対応する４種類のメモリ閾値電圧分布が決められる。それらメモリ閾値電圧分布を得るには、消去の後の書き込み動作時にワード線に印加する書き込みベリファイ電圧を相互に異なる３種類の電圧に設定し、これらの３種類の電圧を順次切り替えて、３回に分けて書き込み動作を行えば良い。書き込み動作では例えば、書き込み選択のビット線には０Ｖ、非選択のビット線には１Ｖ、ワード線には１７Ｖを印加すればよい。ビット線に０Ｖを印加するか、１Ｖを印加するかは、対応するセンスラッチにラッチさせる書き込み制御情報の論理値で決定される。書き込み動作時にセンスラッチに“１”または“０”の何れをセットするかは、データバッファ上の書き込みデータに従って制御する。消去動作では例えば、ビット線を２Ｖとし、選択ワード線印加電圧を−１６Ｖ、非選択ワード線を０Ｖとして、ワード線単位の消去動作を行う。
【００２８】
《センスラッチ》
図３にはセンスラッチ回路４に含まれるセンスラッチ(ＳＬ)２９の一例が示される。図においてｐチャネル型ＭＯＳトランジスタにはその基体ゲートに矢印を付してｎチャネル型ＭＯＳトランジスタと区別してある。センスラッチ２９はＳＬＰ（Ｖｄｄ）とＳＬＮ(Ｖｓｓ)を動作電源ノードとするスタティックラッチ３０を有し、一方の入出力ノードはセンスノードＳＮＳ、他方の入出力ノードはリファレンスノードＲＥＦとされる。前記センスノードＳＮＳとリファレンスノードＲＥＦは転送ゲート選択信号ＹＳにてスイッチ制御される転送ゲートＭＯＳトランジスタ３１、３２を介してデータバッファ５の入出力端子ＩＯＲ０，ＩＯＳ０〜ＩＯＲｊ，ＩＯＳｊのうちの対応する入出力端子に接続可能にされる。また、前記センスノードＳＮＳとリファレンスノードＲＥＦは、信号ＲＳＡＳ、ＲＳＡＲにてスイッチ制御されるセンスラッチセットＭＯＳトランジスタ３３，３４を介してプリチャージ電源ノードＦＲＳＡに接続される。読出し動作の開始前に、前記センスノードＳＮＳとリファレンスノードＲＥＦを初期化する動作では信号ＲＳＡＳ、ＲＳＡＲのレベルが相違されることにより、リファレンスノードＲＥＦはセンスノードＳＮＳの大凡半分のレベルにプリチャージされる。センスノードＳＥＳは、センスＭＯＳトランジスタ３５と、信号ＳＥＮＳＥにてスイッチ制御されるセンスイネーブルＭＯＳトランジスタ３６とを介して回路の接地電位に接続される。センスＭＯＳトランジスタ３５のゲートはグローバルビット線ＧＢＬ０〜ＧＢＬｊのうち対応するグローバルビット線に結合され、センスＭＯＳトランジスタ３５は当該グローバルビット線のレベルに応じてスイッチ制御され、センスＭＯＳトランジスタ３５のオン動作によりセンスノードＳＮＳのレベルが選択的にローレベルに反転される。センス動作ではセンスノードＳＮＳとリファレンスノードＲＥＦとの間に電位差が形成され、初期状態においてＭＯＳトランジスタ３６はカットオフされる。グローバルビット線の変化が可能にされるセンスタイミングにおいてＭＯＳトランジスタ３６がオン状態にされ、センスラッチの電源端子ＳＬＰ、ＳＬＮに動作電源が供給され、センス動作を開始する。このとき、対応するグローバルビット線がハイレベルを維持すればセンスノードＳＮＳはローレベルに反転する。そのとき、対応するグローバルビット線がハイレベルからローレベルに変化すればセンスノードＳＮＳはハイレベルとされる。これにより、スタティックラッチ３０は不揮発性メモリセルＱＭの記憶情報を検出してラッチすることができる。また、スタティックラッチ３０は入出力端子ＩＯＲ０，ＩＯＳ０〜ＩＯＲｊ，ＩＯＳｊのうちの対応する入出力端子からの書き込みデータをラッチすることができる。
【００２９】
センスノードＳＮＳは信号ＴＲにてスイッチ制御される分離ＭＯＳトランジスタ３８を介してグローバルビット線ＧＢＬ０〜ＧＢＬｊのうち対応するグローバルビット線に結合される。グローバルビット線ＧＢＬ０〜ＧＢＬｊにはそれらを一括してプリチャージするためのプリチャージＭＯＳトランジスタ４４が接続される。プリチャージＭＯＳトランジスタ４４はプリチャージ電源ＦＲＰＣに接続され、信号ＲＰＣによってスイッチ制御される。更にグローバルビット線ＧＢＬ０〜ＧＢＬｊの夫々は対応するグローバルビット線を選択プリチャージ又は選択ディスチャージ可能にするイネーブルＭＯＳトランジスタ４０と選択ＭＯＳトランジスタ４１を備える。イネーブルＭＯＳトランジスタ４０は対応するグローバルビット線に接続され、信号ＰＣにてスイッチ制御され、後段の選択ＭＯＳトランジスタ４１の出力を対応するグローバルビット線に伝達するか否かのイネーブル制御に利用される。選択ＭＯＳトランジスタ４１はリファレンスノードＲＥＦのレベルに従ってスイッチ制御され、オン状態にされることによってプリチャージ／ディスチャージ電源ＦＰＣに導通する。読出し動作等におけるグローバルビット線のプリチャージはＭＯＳトランジスタ４４を介する全ビットプリチャージで行う。全ビットプリチャージの電流経路は図４に例示される。書込み動作においてスタティックラッチ３０に書き込みデータをラッチしたときリファレンスノードＲＥＦがハイレベルのとき、対応するグローバルビット線は予め電源ＦＰＣによりプリチャージされ、その後、トランジスタ３８がオンされてリファレンスノードＲＥＦのハイレベルに到達する。リファレンスノードＲＥＦのハイレベルは書き込み非選択のビット線における書込み阻止電圧になる。スタティックラッチ３０が書き込みデータをラッチしたときリファレンスノードＲＥＦがローレベルであれば対応するグローバルビット線はリファレンスノードＲＥＦのローレベルに到達し、書込み選択ビット線における書込み電圧になる。図５にＭＯＳトランジスタ４０、４１による選択プリチャージの電流経路が例示される。更に電源ＦＰＣを回路のグランド電位に接続することにより、スタティックラッチ３０が保持するデータの論理値に応じて対応するグローバルビット線をＭＯＳトランジスタ４０，４１を介して選択的にディスチャージすることができる。図６にＭＯＳトランジスタ４１による選択ディスチャージの電流経路が例示される。電源ＦＰＣはプリチャージ／ディスチャージの制御信号ＰＤＣＮＴを入力に受けるＣＭＯＳインバータに代表されるプッシュプル回路によって構成される。
【００３０】
図３において各々のスタティックラッチ３０のセンスノードＳＮＳにゲートが結合されたＭＯＳトランジスタ４６と、リファレンスノードＲＥＦにゲートが結合されたＭＯＳトランジスタ４７とはオール判定を行うためのディスチャージＭＯＳトランジスタである。ＭＯＳトランジスタ４６は、センス動作において不揮発性メモリセルの閾値電圧がワード線レベルよりも高い状態であることをセンスノードＳＮＳで検出したときＥＣＳをローレベルからハイレベルに変化させる。ＭＯＳトランジスタ４７はスタティックラッチ３０がリファレンスノードＲＥＦをハイレベルにするデータを保持しているとき、ＥＣＲをローレベルに変化させる。信号ＥＣＲ、ＥＣＳはメモリバンク毎に対応するオール判定回路２０に供給される。例えば夫々のオール判定回路２０は、図7に例示されるように第1論理回路（ＯＲ）２０Ａと第２論理回路（ＯＲ）２０Ｂとから構成される。第1論理回路（ＯＲ）２０Ａとは、対応するメモリバンクからのｊ＋１ビットの信号ＥＣＳに対してＯＲ論理を採ってその結果ＮＧＳをＭＰＵ１３に返す。第２論理回路(ＯＲ)２０Ｂは対応するメモリバンクからのｊ＋１ビットの信号ＥＣＲに対してＯＲ論理を採ってその結果ＮＧＲをＭＰＵ１３に返す。
【００３１】
《過消去に対するリカバリー》
消去動作若しくは記憶情報の書き換え動作途上で動作電源の遮断等によって消去動作が中断されたとき、過消去状態の不揮発性メモリセルがあればそのまま残ってしまう。フラッシュメモリにリカバリーコマンドが投入されると、ＭＰＵ１３は以下のリカバリー動作を行う。リカバリー動作は、第１動作としてのストリングチェック、第２動作としてのブロックチェック、及び第３処理としての書き上げ処理とから成る。ストリングチェックは、ストリング単位で過消去不良を生じているビット線を検出する動作である。ブロックチェックは過消去不良が検出されたストリングに対して過消去不良を含む消去単位としてのワード線を検出する動作である。書上げ処理はブロックチェックによって検出された過消去不良のワード線を単位に一括書込み処理を行なう動作である。リカバリー処理の前提として、消去は指定されたメモリバンクのワード線を単位として行われるから、過消去不良は１本のワード線に関してのみ生ずることを前提とする。
【００３２】
図８には電源遮断によって消去動作が中断されたときに想定される不揮発性メモリセルの閾値電圧分布ＤＳＢが例示される。“１”、“０”の各分布は例えば２値記憶における正規の閾値電圧分布である。“１”の分布が消去処理された不揮発性メモリセルの正規の閾値電圧分布である。前記閾値電圧分布ＤＳＢに対し、リカバリー動作では電圧Ｖｕｗｓ、Ｖｄｒｂ、Ｖｕｗｂをワード線駆動電圧として用いる。電圧Ｖｗｓは読出し動作において読出し非選択とする電圧であり、例えば０Ｖのような電圧を想定する。電圧Ｖｄｒｂはワード線ディスターブの抑制を考慮した−６Ｖのような電圧を想定する。
【００３３】
ストリングチェックについて説明する。各メモリブロックにおいてＭＯＳトランジスタＱＳ，ＱＤを介して一つのストリングを選択し、選択したストリングに対し全てのグローバルビット線ＧＢＬ０〜ＧＢＬｊを読出し動作と同様にハイレベルにプリチャージし、ワード線ＷＬ０〜ＷＬｍに対しては全てを電圧Ｖｕｗｓで駆動する。グローバルビット線ＧＢＬ０〜ＧＢＬｊのうち、ワード線電圧Ｖｕｗｓよりも閾値電圧が低い不揮発性メモリセルが一つでも接続されているグローバルビット線については、それに対応するセンスラッチ３０のセンスノードＳＮＳがハイレベル、リファレンスノードＲＥＦがローレベルにされ、当該スタティックラッチ３０は論理値“１”を保持する。逆に、ワード線電圧Ｖｕｗｓよりも閾値電圧が低い不揮発性メモリセルが一つも接続されていないグローバルビット線については、それに対応するセンスラッチ３０のセンスノードＳＮＳがローレベル、リファレンスノードＲＥＦがハイレベルにされ、論理値“０”を保持する。前者のグローバルビット線にそのような過消去不良を生じていることは、全ての信号ＥＣＳがローレベルにならないことにより信号ＮＧＳによりＭＰＵ１３に通知される。ＭＰＵ１３はストリングチェックにおいてグローバルビット線の過消去不良を認識すると、過消去不良のあるストリングに対してブロックチェックを開始する。図９にはストリングチェックの動作タイミングが例示される。
【００３４】
ブロックチェックでは、ストリングチェックにおいて電圧Ｖｕｗｓを印加した複数本のワード線ＷＬ０〜ＷＬｍに対し、何れか一のワード線に前記電圧Ｖｕｗｓよりも低い選択電圧Ｖｄｒｂを印加し、残りのワード線に前記Ｖｕｗｓ以上の電圧である非選択電圧Ｖｕｗｂを印加し、選択電圧Ｖｄｒｂを印加するワード線を一巡する。選択電圧Ｖｄｒｂを印加するワード線を切換えていくときは毎回、前記ストリングチェックと同じ動作を行って、過消去不良のあるグローバルビット線に対応するセンスラッチ２９には論理値“1”のデータを保持させ、過消去不良のないグローバルビット線に対応するセンスラッチ２９には論理値“０”のデータを保持させる。読出し動作において読出し非選択とする電圧Ｖｕｗｓよりも非選択電圧Ｖｕｗｂを高くするのは、回路動作や回路状態の許容誤差の累積によって閾値電圧が見掛け上変化しても、ストリングチェックにおいて過消去を生じていると認識されたメモリセルがブロックチェックにおいて過消去を生じないと誤判定されることがないようにするためである。
【００３５】
図１０にはワード線ＷＬ０に選択電圧Ｖｄｒｂを印加し、残りのワード線ＷＬ１〜ＷＬｍに非選択電圧Ｖｕｗｂを印加した状態が例示される。ここではワード線ＷＬ１のメモリセルＱＭａ，ＱＭｂに過消去不良が存在するものとする。その他に過消去不良は存在しないものとして説明を続ける。メモリセルＱＭａの閾値電圧は図８のＶｄｒｂよりも高い領域に分布し、メモリセルＱＭｂの閾値電圧は図８のＶｄｒｂよりも低いハッチング領域に分布するものとする。図１０の状態で読出し動作を行うと、そのときのワード線電位との関係により、予め図４のように全ビットプリチャージされたグローバルビット線ＧＢＬ０〜ＧＢＬｊのうちグローバルビット線ＧＢＬ０、ＧＢＬ１はメモリセルを介するディスチャージ（メモリディスチャージ）をされる。過消去不良を有しないグローバルビット線についてはメモリディスチャージは行われないが、当該ビット線のセンスラッチが保持する論理値“０”のデータ（リファレンスノードＲＥＦがハイレベル）によってトランジスタ４０，４１を介して選択ディスチャージが行われる。その結果、全てのセンスラッチ２９のリファレンスノードＲＥＦはローレベル（Ｌ）、センスノードＳＮＳはハイレベル（Ｈ）にされる。この後、選択レベルを印加するワード線を順次切換えて上記動作を繰り返すことになるが、過消去不良のあるワード線ＷＬ１に選択レベルを印加しない限り図１０と同じ状態になる。
【００３６】
図１１には過消去不良のあるワード線ＷＬ１に選択レベルを印加したときの状態を示す。このとき、過消去メモリセルＱＭａは閾値電圧が選択レベルＶｄｒｂよりも高いのでオフ状態とされ対応するグローバルビット線ＧＢＬ０はメモリディスチャージされない。過消去メモリセルＱＭｂは閾値電圧が選択レベルＶｄｒｂよりも低いのでオン状態にされ、対応するグローバルビット線ＧＢＬ１はメモリディスチャージされる。その他のメモリセルは過消去状態ではないからオフ状態にされるが、上記同様に対応するセンスラッチのラッチデータによりグローバルビット線は選択ディスチャージされる。後者の二つの状態は図１０の状態と同じであるが、グローバルビット線に対してメモリディスチャージも選択ディスチャージもされない状態を少なくとも一つのグローバルビット線に生ずることを検出することによって、そのとき選択レベルを与えたワード線のメモリセルに過消去不良を生じていることが明らかになる。グローバルビット線に対してメモリディスチャージも選択ディスチャージもされない状態は、センスラッチ２９のリファレンスノードＲＥＦの一つがハイレベルにされる（一つの信号ＥＣＲがローレベルに変化される）ことに基づいて検出可能になる。ＭＰＵ１３は信号ＮＧＲによってそれを検出すると、そのとき選択レベルを印加したワード線の不揮発性メモリセルに対して書き上げ処理を行なう。書き上げ処理は書込み処理と同様の電界を当該ワード線を共有する全ての不揮発性メモリセルに一括して印加する処理である。この処理では過消去状態が解消されれば十分であり、ベリファイ動作は行わなくても良い。上記書上げ処理は、ブロックチェックにおいて過消去不良のワード線を特定する毎に逐次行えば良い。要するに複数バンクに過消去不良のワード線が存在することになる場合でも、その都度行ってよい。当然、全てメモリバンクに対するブロックチェックを行った後にまとめて書上げ処理を行ってもよい。
【００３７】
上記過消去に対するリカバリー処理によれば、ストリングチェックでは過消去状態の不揮発性メモリセルが接続されたビット線（過消去不良を含むビット線）が特定される。ブロックチェックでは過消去状態の不揮発性メモリセルが接続されたワード線を特定する。このとき、検出可能な過消去の閾値電圧の下限に対して選択レベルの電圧Ｖｄｒｂは高くてよい。過消去不良を含むビット線の範囲内では、過消去の閾値電圧が前記電圧Ｖｄｒｂよりも低くされた不揮発性メモリセルのワード線電圧が電圧Ｖｄｒｂにされると当該メモリセルがオン状態にされビット線はディスチャージされる。一方、そのとき、過消去の閾値電圧が前記電圧Ｖｄｒｂよりも高くされた不揮発性メモリセルのワード線電圧が電圧Ｖｄｒｂにされると当該メモリセルはオフ状態を維持しビット線をディスチャージしない。過消去状態の閾値電圧分布を考えると、電圧Ｖｄｒｂよりも高い過消去の閾値電圧が存在しなければ確率的には電圧Ｖｄｒｂよりも低い過消去の閾値電圧も存在しないと考えられる。したがって、ワード線選択電圧Ｖｄｒｂにおいて一のビット線を共有する不揮発性メモリセルの全てがオフ状態とされるビット線が少なくとも一つ存在する状態（ワード線選択電圧Ｖｄｒｂよりも閾値電圧の高い過消去の不揮発性メモリセルが存在する状態）を検出したとき、その状態でワード線選択電圧Ｖｄｒｂにされたワード線を過消去不良を含むワード線として検出することができる。ブロックチェックは過消去不良を含むビット線の範囲で実質的に行っている。即ち、ブロックチェックにおいてメモリディスチャージを一切生じない過消去不良のないビット線に関しては、メモリディスチャージを生じない状態を、選択プリチャージによって強制的に変更する。これは、過消去不良を含まないビット線においても当該ビット線を共有する不揮発性メモリセルの全てがオフ状態にされるので、ブロックチェックにおいてこの状態を検出対象から除外するためである。以上より、消去・書込み動作途上で動作電源遮断等があったときに、過消去の下限の閾値電圧以下のワード線電圧を用いることなく過消去不良を検出することができる。要するに、従来のように図８のハッチング領域の下限電圧をブロックチェックのワード線選択レベルにすることを要しないから、過消去に対するリカバリー動作においてワード線選択電圧が低くなり過ぎて、正常なメモリセルの記憶情報は不所望に消去されるというワードディスターブの虞を未然に防止することができる。
【００３８】
図１２には上記リカバリー動作の全体的な制御フローチャートを示す。ストリングチェックでは全メモリバンクに対し、同一番号（Ｎｏ）のストリング（ｓｔｒｉｎｇ）を順次並列処理する（Ｓ１，Ｓ２，Ｓ３）。先ず、先ずストリング内の全ビット線を一括プリチャージし、全ワード線を電圧Ｖｕｗｓにて並列的に選択し、オン状態のメモリセルによってビット線のメモリディスチャージを可能とし、その結果をセンスラッチにセンスさせる（Ｓ４）。センスラッチによるセンス結果に対しオール判定（ＡＬＬ１判定）を行う。即ち1個のセンスラッチのセンスＳＮＳノードにローレベルが出現したかを信号ＮＧＳを用いて検出する（Ｓ５）。これによって過消去（Ｄｅｐｌｅｔｅ）不良の有無を判定する（Ｓ６）。過消去不良が在る場合は、処理対象を過消去を生じたメモリバンクに設定する（Ｓ７）。そして選択ブロック（選択ワード線）を順次切換えてチェックを繰り返す（Ｓ８，Ｓ９）。先ず、ステップＳ４と同じストリングチェックの処理を行なってセンスラッチにグローバルビット線毎の過消去不良の有無の情報をセンスさせる（Ｓ１０）。次に、全ビット線のプリチャージを行い、選択ワード線に電圧Ｖｄｒｂ、残りのワード線に電圧Ｖｕｗｂを印加し、其れによる前記メモリディスチャージと、前記選択ディスチャージとを行い、その結果に対してセンスラッチ２９にセンス動作をさせる（Ｓ１１）。センスラッチによるセンス結果に対しオール判定（ＡＬＬ０判定）を行う。即ち少なくとも１個のセンスラッチのリファレンスノードＲＥＦにハイレベルが出現したかを信号ＮＧＲを用いて検出する（Ｓ１２）。これによって過消去不良の有無を判定する（Ｓ１３）。過消去があれば、そのとき選択レベルを与えたワード線の不揮発性メモリセルに対して書上げ処理を行い（Ｓ１３）。書上げ処理を行なったメモリバンクは処理対象から除外し（Ｓ１４）、ブロック番後を一つインクリメントし（Ｓ１５）、次のストリングをチェック対象として（Ｓ１６）、処理を継続する。前記ステップ（Ｓ６）において一つのストリングチェック結果から消去不良を検出できないときは同様にステップＳ１６に進む。前記ステップＳ１３において一つのブロック結果から消去不良を検出できないときはチェック対象ブロック番号を一つインクリメントし（Ｓ１７）、再び前記ステップＳ１０の処理に進む。上記動作を最後のストリング、最後のブロックに到達するまで繰り返して処理を終了する。
【００３９】
図１３にはリカバリー動作の別の制御フローチャートを示す。図１２との相違点は、第１に、ストリングチェックの結果（グローバルビット線毎の過消去不良の有無の情報）をセンスラッチ回路（ＳＬＡＴ）４からデータバッファ(ＤＢＵＦ)５に内部転送して保存するステップＳ２０を追加したことである。第２に、ブロックチェックにおいては図１２のステップＳ１０のストリングチェック類似の処理によってセンスラッチにグローバルビット線毎の過消去不良の有無の情報をセンスさせる動作を行わず、これに代えて、データバッファ５に保存したストリングチェック結果をセンスラッチ回路４の内部転送する処理を採用したことである。その他の処理は図１２と同様であるからその詳細な説明は省略する。
【００４０】
図１４にはリカバリー動作の更に別の制御フローチャートを示す。図１２との相違点は、ステップＳ１１の全部のグローバルビット線に対するプリチャージ（全ビットプリチャージ）と選択ディスチャージをやめ、その代わりに選択プリチャージを採用するものである（ステップＳ３０）。選択プリチャージは過消去不良のあるグローバルビット線に対して行い、選択ディスチャージが過消去不良のないビット線を対象にするのとは異なる。この点について更に説明する。図１２で説明した全ビットプリチャージは図４のようにして行われる。ストリングチェックにおいて各々のグローバルビット線に対応されるセンスラッチ２９は対応するグローバルビット線の不揮発性メモリセルがオフ状態のときはそれよって第１データを保持する（センスノードＳＮＳにハイレベルを得る）。この後のブロックチェックでは、図６に示されるようにＭＯＳトランジスタ４１はワード線選択動作毎にセンスラッチ２９のセンスノードＳＮＳのハイレベルに応答して選択ディスチャージを行う。この選択ディスチャージの後のタイミングでセンス動作を行う。これに対し、選択プリチャージを行う対象は過消去不良のあるグローバルビット線であるから、図６のように選択ディスチャージと同じ回路を用いて選択プリチャージを行う場合には、選択プリチャージ動作時にセンスラッチ２９が保持するストリングチェック結果を反転したデータをＭＯＳトランジスタ４１に与えなければならない。例えば全ビット線をプリチャージし、次いでセンスラッチを用いて選択ディスチャージをする。その値をセンスラッチに取り込むことによりセンスラッチを反転する。ブロックチェックにおいては選択プリチャージが行われなかった消去不良のないグローバルビット線は最初からディスチャージ状態に初期化されるので、ブロックチェックによる検査対象から実質的に除かれる。尚、その初期化は全ビットプリチャージと同じパスを使用する。ただし、全ビットプリチャージがノードＦＲＰＣをプリチャージ電圧にするのに対し、初期化処理ではＶＳＳにすることで全ビット線をＶＳＳにする。
【００４１】
図１２及び図１３においては、異なるワード線に接続される複数のメモリセルが過消去不良を発生している場合、一方のワード線を電圧Ｖｄｒｂに設定したとしても他方のワード線に電圧Ｖｕｗｂが印可されていることで、他方のメモリセルを介してビット線のメモリディスチャージを生じることとなり、いずれの過消去不良を発生しているメモリセルをも正しく検出することができない。このような場合、ステップＳ９が終了した時点で過消去不良を生じているストリングに含まれるメモリセル全てを書き上げることで過消去不良を解消することができる。具体的には、過消去不良を検出しているグローバルビット線に対して書込電圧を印可し、過消去不良を検出していないグローバルビット線には書込阻止電圧を印可し、ストリングに含まれる全てのワード線に書込電圧を印可することによりメモリセルのしきい値電圧を高くし過消去不良を解消することができる。
【００４２】
この場合、過消去不良を生じていないメモリセルのしきい値電圧をも高くすることになり、正常に書き込まれている情報が変化してしまうことも考えられる。過消去状態にあるメモリセルのしきい値電圧は正常な消去状態にあるメモリセルのしきい値電圧よりも低いことを考慮すると、ステップＳ１４で説明している書き上げ処理においてワード線に印可する書込電圧よりも低い書込電圧を用いればよい。過消去状態にあるメモリセルは電荷蓄積領域にある電子の量が少ないことから、ワード線に通常の書込電圧よりも低い電圧を印可したとしても電荷蓄積領域とチャネル領域との間にかかる電圧は、正常な消去状態にあるメモリセルの電荷蓄積領域とチャネル領域との間にかかる電圧より大きくなる。よって過消去状態にあるメモリセルの電荷蓄積領域に注入される電子の量が正常な消去状態にあるメモリセルよりも多くなることから、正常な消去状態にあるメモリセルのしきい値電圧を余り大きく変化させることなく、過消去状態になるメモリセルのしきい値電圧だけを選択的に上げることができる。
【００４３】
この通常の書込電圧より低い書込電圧での書込について考えると、過消去不良を生じたメモリセルを含むストリングを検出した場合、ブロックチェックを行うことなく、当該ストリングに含まれる全てのメモリセルに対して、通常の書込電圧より低い書込電圧を印可して書込を行うようにすることも考えられる。これによりブロックチェックにかかる時間を削減して高速にリカバリー動作を完了することができる。
【００４４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４５】
例えば、不揮発性メモリセルの情報記憶は２値に限定されず４値等の多値記憶であってもよい。不揮発性メモリセルはフローティングゲートを持つスタック構造に限定されない。シリコン窒化膜等の電荷トラップ性絶縁膜を電荷蓄積領域に持つ構造であってもよい。また、スタック構造に限定されず、選択トランジスタ部とメモリトランジスタ部とを直列に有するスプリットゲート構造の不揮発性メモリセルであってもよい。メモリアレイの構成はメモリセルを直列に接続してストリングを構成するＮＡＮＤ型であってもよい。また、ストリングの構成、バンク構成等は上記に限定されず適宜変更可能である。本発明は単体フラッシュメモリに限定されない。不揮発性メモリを搭載したマイクロコンピュータ等の半導体集積回路にも広く適用することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明に係る半導体メモリの一例であるフラッシュメモリのブロック図である。
【図２】メモリアレイを構成するストリングの一例を示す回路図である。
【図３】センスラッチ回路に含まれるセンスラッチの一例を示す回路図である。
【図４】全ビットプリチャージの電流経路を示す回路図である。
【図５】選択プリチャージの電流経路を示す回路図である。
【図６】選択ディスチャージの電流経路を示す回路図である。
【図７】オール判定回路の一例を示すブロック図である。
【図８】電源遮断によって消去動作が中断されたときに想定される不揮発性メモリセルの閾値電圧分布を例示する説明図である。
【図９】ストリングチェックの動作タイミング図である。
【図１０】ワード線ＷＬ０に選択電圧Ｖｄｒｂを印加し、残りのワード線ＷＬ１〜ＷＬｍに非選択電圧Ｖｕｗｂを印加した状態を例示する回路図である。
【図１１】過消去不良のあるワード線ＷＬ１に選択電圧Ｖｄｒｂを印加し、残りのワード線ＷＬ１〜ＷＬｍに非選択電圧Ｖｕｗｂを印加した状態を例示する回路図である。
【図１２】リカバリー動作の全体的な制御フローチャートである。
【図１３】リカバリー動作の別の制御フローチャートである。
【図１４】リカバリー動作の更に別の制御フローチャートである。
【図１５】選択プリチャージ動作時にセンスラッチが保持するストリングチェック結果を反転する回路を例示する回路図である。
【符号の説明】
【００４７】
１  フラッシュメモリ
MＢＮＫ０〜MＢＮＫｎ  メモリバンク
ＳＴＲＧ０〜ＳＴＲＧｉ  ストリング
ＧＢＬ０〜ＧＢＬｊ  グローバルビット線
ＱＭ  不揮発性メモリセル
ＷＬ０〜ＷＬｍ  ワード線
２  Ｘデコーダ及びドライバ（ＸＤＥＣ・ＤＲＶ）
３  バンク及びＸセレクタ（ＢＸＳＥＬ）
４  センスラッチ回路（ＳＬＡＴ）
５  データバッファ（ＤＢＵＦ）
６  Ｙデコーダ及びＹゲート（ＹＤＥＣ・ＹＧ）
７  内部データバス
８  カラムアドレスカウンタ（ＣＡＣＵＮＴ）
９  マルチプレクサ（ＭＰＸ）
１０ページアドレスバッファ（ＰＡＢＵＦ）
１１  制御回路（ＣＯＮＴ）
１３  マイクロプロセッサ（ＭＰＵ）
１４  リードオンリメモリ（ＲＯＭ）
１５  コマンドでコーダ（ＣＭＤＤＥＣ）
１６  ステータスレジスタ（ＳＲＥＧ）
１９  電源回路（ＰＳＰＬＹ）１９
２０  オール判定回路（ＡＪＤＧ）
２９  センスラッチ(ＳＬ)
ＳＮＳ  センスノード
ＲＥＦ  リファレンスノード
３０  スタティックラッチ
４０，４１  選択プリチャージ／選択ディスチャージ用ＭＯＳトランジスタ
４４  全ビット線プリチャージＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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