(57)【要約】      （修正有）【課題】チップサイズの差異に対する制約なく、多様な種類の異種チップを垂直に積層することができる技術を提供する。【解決手段】サイズが異なる異種チップ１４０ａ、１４０ｂ、１４０ｃのウェーハレベル積層技術及びこれを用いたパッケージ製造技術に関し、サイズが同一のチップ挿入型媒介基板１００ａ、１００ｂ、１００ｃを用いてウェーハレベルで異種チップ１４０ａ、１４０ｂ、１４０ｃの積層構造を形成し、これを切断してパッケージを具現する。チップ挿入型媒介基板１００ａ、１００ｂ、１００ｃは、ウェーハ形態のシリコン基板にキャビティ１３０を形成し、キャビティ１３０周辺のシリコン基板に貫通ビア１２０を形成した後、キャビティ１３０内にチップを挿入し、チップと貫通ビア１２０とを連結する再配線導電体１５０を形成して製造する。【選択図】図５
2007019454.tif 000002
【特許請求の範囲】
【請求項１】
上面と下面を有する基板と、
前記基板の上面に形成される少なくとも１つ以上のキャビティと、
多数の入出力パッドを有し、前記少なくとも１つ以上のキャビティ内に位置する集積回路チップと、
前記基板を貫通する多数の貫通ビアと、
前記入出力パッド及び前記貫通ビアに連結される再配線導電体と、を備えることを特徴とするチップ挿入型媒介基板の構造。
【請求項２】
前記基板は、シリコン基板であることを特徴とする請求項１に記載のチップ挿入型媒介基板の構造。
【請求項３】
前記基板は、ウェーハ形態であることを特徴とする請求項１に記載のチップ挿入型媒介基板の構造。
【請求項４】
前記基板の上面に形成される前記少なくとも１つ以上のキャビティは、隣接するキャビティに対して互いに離れて位置することを特徴とする請求項１に記載のチップ挿入型媒介基板の構造。
【請求項５】
前記貫通ビアの少なくとも一部は、前記隣接するキャビティと前記少なくとも１つ以上のキャビティとの間に位置することを特徴とする請求項４に記載のチップ挿入型媒介基板の構造。
【請求項６】
前記少なくとも１つ以上のキャビティの深さは、前記基板の厚さより小さいことを特徴とする請求項１に記載のチップ挿入型媒介基板の構造。
【請求項７】
前記少なくとも１つ以上のキャビティのサイズは、前記集積回路チップのサイズより大きいことを特徴とする請求項１に記載のチップ挿入型媒介基板の構造。
【請求項８】
前記集積回路チップが内蔵される時、接着物質が前記少なくとも１つ以上のキャビティと前記集積回路チップとの間に介設されることを特徴とする請求項７に記載のチップ挿入型媒介基板の構造。
【請求項９】
前記貫通ビアは、前記基板の下面に突出されることを特徴とする請求項１に記載のチップ挿入型媒介基板の構造。
【請求項１０】
前記少なくとも１つ以上の貫通ビアは、前記基板の貫通孔の内部に満たされた金属物質を含むことを特徴とする請求項１に記載のチップ挿入型媒介基板の構造。
【請求項１１】
前記貫通孔と前記金属物質との間に絶縁膜が介設されることを特徴とする請求項１０に記載のチップ挿入型媒介基板の構造。
【請求項１２】
前記基板の上面と前記再配線導電体との間に保護膜が介設されることを特徴とする請求項１に記載のチップ挿入型媒介基板の構造。
【請求項１３】
上面と下面を有する基板を提供する段階と、
前記基板の上面に多数の貫通ビアを形成する段階と、
前記基板の上面に少なくとも１つ以上のキャビティを形成する段階と、
多数の入出力パッドを有する集積回路チップを前記少なくとも１つ以上のキャビティ内に挿入する段階と、
前記入出力パッド及び前記貫通ビアに連結される再配線導電体を形成する段階と、
前記基板の下面に形成された前記貫通ビアの一部を露出させるために、前記基板を薄くする段階と、を含むことを特徴とするチップ挿入型媒介基板の製造方法。
【請求項１４】
前記基板提供段階は、シリコン基板を提供する段階であることを特徴とする請求項１３に記載のチップ挿入型媒介基板の製造方法。
【請求項１５】
前記基板提供段階は、ウェーハ形態の基板を提供する段階であることを特徴とする請求項１３に記載のチップ挿入型媒介基板の製造方法。
【請求項１６】
前記多数の貫通ビア形成段階は、前記基板に多数の貫通孔を形成する段階と、前記多数の貫通孔を金属物質で満たす段階と、を含むことを特徴とする請求項１３に記載のチップ挿入型媒介基板の製造方法。
【請求項１７】
前記多数の貫通孔形成段階は、前記多数の貫通孔の内壁に絶縁膜を形成する段階をさらに含むことを特徴とする請求項１６に記載のチップ挿入型媒介基板の製造方法。
【請求項１８】
前記少なくとも１つ以上のキャビティ形成段階は、前記基板の一部にマスクパターンを形成する段階と、前記マスクパターンを用いて前記基板の上面を選択的にエッチングする段階と、前記マスクパターンを除去する段階と、を含むことを特徴とする請求項１３に記載のチップ挿入型媒介基板の製造方法。
【請求項１９】
前記集積回路チップ挿入段階は、前記キャビティ内に接着物質を塗布する段階と、前記キャビティ内に前記集積回路チップを位置させるために、前記キャビティに対して前記集積回路チップを整列する段階と、を含むことを特徴とする請求項１３に記載のチップ挿入型媒介基板の製造方法。
【請求項２０】
前記再配線導電体形成段階は、前記基板上に感光膜を塗布する段階と、前記入出力パッドと前記貫通ビアとが連結されるように前記感光膜をパターニングする段階と、パターニングされた前記感光膜の内部に金属物質を形成する段階と、前記感光膜を除去する段階と、を含むことを特徴とする請求項１３に記載のチップ挿入型媒介基板の製造方法。
【請求項２１】
前記再配線導電体形成段階は、前記基板上に保護膜を塗布する段階と、前記入出力パッド及び前記貫通ビアを露出させるように、前記保護膜をパターニングする段階とをさらに含むことを特徴とする請求項２０に記載のチップ挿入型媒介基板の製造方法。
【請求項２２】
前記基板を薄くする段階は、前記基板の下面の一部を除去して、前記基板の厚さを薄くする接触式工程段階と、前記基板の下面の一部を除去して、前記貫通ビアの一部を露出させる非接触式工程段階のうち少なくとも１つ以上を含むことを特徴とする請求項１３に記載のチップ挿入型媒介基板の製造方法。
【請求項２３】
下部媒介基板と少なくとも１つ以上の上部媒介基板とを含み、
前記媒介基板は、各々、
第１面と第２面を有する基板と、前記基板の第１面に形成される少なくとも１つ以上のキャビティと、多数の入出力パッドを有する集積回路チップと、前記基板を貫通する多数の貫通ビアと、前記貫通ビア及び前記入出力パッドに連結される再配線導電体とを含み、
前記上部媒介基板及び前記下部媒介基板は、前記集積回路チップのサイズが互いに異なり、前記上部媒介基板の再配線導電体と前記下部媒介基板の前記貫通ビアとが互いに接合されることができることを特徴とする異種チップのウェーハレベル積層構造。
【請求項２４】
前記基板は、シリコン基板であることを特徴とする請求項２３に記載の異種チップのウェーハレベル積層構造。
【請求項２５】
前記上部媒介基板と前記下部媒介基板は、前記集積回路チップのサイズに対応して前記キャビティのサイズが互い異なることを特徴とする請求項２３に記載の異種チップのウェーハレベル積層構造。
【請求項２６】
前記下部媒介基板の前記貫通ビアは、前記基板の第２面に突出されることを特徴とする請求項２３に記載の異種チップのウェーハレベル積層構造。
【請求項２７】
前記下部媒介基板の下側に提供される受動素子内蔵基板をさらに含むことを特徴とする請求項２３に記載の異種チップのウェーハレベル積層構造。
【請求項２８】
パッケージ基板と、下部媒介基板と、少なくとも１つ以上の上部媒介基板とを含み、
前記媒介基板は、各々、
第１面と第２面を有する基板と、前記基板の第１面に形成される少なくとも１つ以上のキャビティと、多数の入出力パッドを有し、前記少なくとも１つ以上のキャビティに位置する集積回路チップと、前記基板を貫通する多数の貫通ビアと、前記入出力パッド及び前記貫通ビアに連結される再配線導電体とを含み、  前記上部媒介基板及び前記下部媒介基板は、前記集積回路チップのサイズが互いに異なり、前記上部媒介基板の再配線導電体と前記下部媒介基板の前記貫通ビアとが互いに接合され、前記下部媒介基板の再配線導電体が前記パッケージ基板に連結されることを特徴とするパッケージ構造。
【請求項２９】
前記基板は、シリコン基板であることを特徴とする請求項２８に記載のパッケージ構造。
【請求項３０】
前記パッケージ基板と前記下部媒介基板との間に介設される受動素子内蔵基板をさらに含むことを特徴とする請求項２８に記載のパッケージ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ構造及び技術に関し、より詳細には、サイズが異なる異種集積回路チップを垂直に積層する技術及びこれを用いてパッケージを製造する技術に関する。
【背景技術】
【０００２】
デジタルネットワーク情報時代に発展するに伴って、マルチメディア製品、デジタル家電製品、個人用デジタル製品などが急速に成長している。これらの製品は、一般的に、超小型、高性能、多機能、高速、大容量、低価格などの特性を要求し、これに応ずるために、システム−イン−パッケージ（ｓｙｓｔｅｍ−ｉｎ−ｐａｃｋａｇｅ；ＳｉＰ）構造及び技術に対する開発必要性が次第に増加してきている。
【０００３】
システム−イン−パッケージは、種類が異なる異種チップを単一のパッケージ内に組み込んでシステム化したものであって、電気的性能を向上させ、且つ製品のサイズを低減することができ、製造コストを節減することができるなどいろいろな利点がある。一例として、最近、市販されているシステム−イン−パッケージは、３００ＭＨｚ  ＣＰＵ、１Ｇｂ  ＮＡＮＤフラッシュメモリ、２５６Ｍｂ  ＤＲＡＭを１つのパッケージとしてまとめたものであって、ゲーム機、携帯電話、デジタルカムコーダー、ＰＤＡなどの製品に使用されて各種マルチメディア機能を具現する。このシステム−イン−パッケージは、従来、別々に使われた３個のチップを１つのパッケージ内に組み込み、データの転送時に生じる電磁波干渉現象をなくし、製品のサイズを従来の７０％以上減らし、製品の小型化に寄与している。
【０００４】
図１に示される従来のシステム−イン−パッケージ１０は、印刷回路基板１１の上下部に複数の異種チップ１２ａ、１２ｂ、１２ｃ、１２ｄが配置された形態を有する。上側に配置された異種チップ１２ａ、１２ｂ、１２ｃは、ボンディングワイヤー１３を介して、下側に配置された異種チップ１２ｄは、バンプ１４を介して、各々印刷回路基板１１に電気的に連結される。上側異種チップ１２ａ、１２ｂ、１２ｃは、接着層１５を介在して垂直積層構造をなす。印刷回路基板１１の上面には、モルディング樹脂（ｍｏｌｄｉｎｇ  ｒｅｓｉｎ）１６が形成され、異種チップ１２ａ、１２ｂ、１２ｃ及びボンディングワイヤー１３を密封し、印刷回路基板１１の下面と異種チップ１２ｄとの間には、アンダフィル樹脂（ｕｎｄｅｒｆｉｌｌ  ｒｅｓｉｎ）１７が形成され、バンプ１４を取り囲む。印刷回路基板１１の下面には、はんだボール（ｓｏｌｄｅｒ  ｂａｌｌ）１８がパッケージ１０の外部接続端子を形成する。
【０００５】
前述のような構造のシステム−イン−パッケージ１０では、異種チップ１２ａ〜１２ｄがボンディングワイヤー１３（またはバンプ１４）及び印刷回路基板１１を介して互いに連結される。したがって、相互接続の長さが相対的に長く、このため、システムの性能向上に限界がある。また、ボンディングワイヤー１３を用いた接続構造は、パッケージ１０のサイズ縮小に制約が多い。
【０００６】
図２に示された従来のシステム−イン−パッケージ２０は、印刷回路基板２１の上側に異種チップ２２ａ、２２ｂ、２２ｃの積層構造が配置された形態を有する。異種チップ２２ａ、２２ｂ、２２ｃは、チップの内部に形成された貫通ビア（ｔｈｒｏｕｇｈ  ｖｉａ）２３とチップの表面に形成された再配線（ｒｅｒｏｕｔｉｎｇ  ｌｉｎｅ）２４を介して相互接続をなす。最下部側チップ２２ｃと印刷回路基板２１との間には、受動素子内蔵基板２５が介設される。受動素子内蔵基板２５は、システムに必要な受動素子（図示せず）を内蔵するだけでなく、最下部側チップ２２ｃと印刷回路基板２１との間のパッドピッチ（ｐｉｔｃｈ）差異を補完する役目をする。また、受動素子内蔵基板２５には、貫通ビア２３が形成され、バンプ２６を介して印刷回路基板２１に連結される。印刷回路基板２１の下面には、はんだボール２７が形成される。
【０００７】
このような構造のシステム−イン−パッケージ２０において、異種チップ２２ａ、２２ｂ、２２ｃは、チップに形成された貫通ビア２３及び再配線２４を介して互いに直接連結される。したがって、相互接続の長さが相対的に短くて、このため、システムの性能が良くなる。また、ボンディングワイヤーを利用しないので、パッケージ２０のサイズ縮小に有利である。しかし、積層された異種チップ２２ａ、２２ｂ、２２ｃのサイズが互いに異なるため、チップ間の連結に用いられる貫通ビア２３及び再配線２４の配置設計が複雑になる。また、図示のように、小さいチップ２２ｃ上に大きいチップ２２ｂが積層される場合は、実用性がなく、非常に複雑な構造を有するようになる。
【０００８】
しかも、以上説明した従来のシステム−イン−パッケージ１０、２０は、異種チップのサイズが異なるので、ウェーハレベル積層（ｗａｆｅｒ−ｌｅｖｅｌ  ｓｔａｃｋ）技術を適用して製造することが困難である。したがって、ウェーハレベルでチップ積層を具現することによって得られる製造コストの節減効果を期待することができない。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従って、本発明の目的は、チップサイズの差異に対する制約なく、多様な種類の異種チップを垂直に積層することができる技術を提供することにある。
【００１０】
また、本発明の他の目的は、システムの性能向上及びパッケージのサイズ縮小を達成することができると同時に、積層チップ間の相互連結が良好に行われることができるシステム−イン−パッケージを提供することにある。
【００１１】
また、本発明のさらに他の目的は、異種チップの積層構造をウェーハレベルで具現できる技術を提供することにある。
【課題を解決するための手段】
【００１２】
前記目的を達成するために、本発明は、チップ挿入型媒介基板の構造及びその製造方法、並びにこれを用いた異種チップのウェーハレベル積層構造及びパッケージ構造を提供する。
【００１３】
本発明の一態様に係るチップ挿入型媒介基板の構造は、上面と下面を有する基板と、前記基板の上面に形成される少なくとも１つ以上のキャビティと、多数の入出力パッドを有し、前記少なくとも１つ以上のキャビティ内に位置する集積回路チップと、前記基板を貫通する多数の貫通ビアと、前記入出力パッド及び前記貫通ビアに連結される再配線導電体と、を備えることを特徴とする。
【００１４】
本発明に係るチップ挿入型媒介基板の構造において、好ましくは、前記基板は、シリコン基板である。
【００１５】
好ましくは、前記基板は、ウェーハ形態である。
【００１６】
好ましくは、前記基板の上面に形成される前記少なくとも１つ以上のキャビティは、隣接するキャビティに対して互いに離れて位置することが好ましい。前記貫通ビアの少なくとも一部は、前記隣接するキャビティと前記少なくとも１つ以上のキャビティとの間に位置することがてせきる。
【００１７】
好ましくは、前記少なくとも１つ以上のキャビティの深さは、前記基板の厚さより小さい。
【００１８】
好ましくは、前記少なくとも１つ以上のキャビティのサイズは、前記集積回路チップのサイズより大きい。
【００１９】
好ましくは、前記集積回路チップが内蔵される時、接着物質が前記少なくとも１つ以上のキャビティと前記集積回路チップとの間に介設されることができる。  
【００２０】
好ましくは、前記貫通ビアは、前記基板の下面に突出されることができる。
【００２１】
好ましくは、前記少なくとも１つ以上の貫通ビアは、前記基板の貫通孔の内部に満たされた金属物質を含むことができる。
【００２２】
好ましくは、前記貫通孔と前記金属物質との間に絶縁膜が介設されることができる。
【００２３】
好ましくは、前記基板の上面と前記再配線導電体との間に保護膜が介設されることができる。
【００２４】
また、本発明の他の態様に係るチップ挿入型媒介基板の製造方法は、上面と下面を有する基板を提供する段階と、前記基板の上面に多数の貫通ビアを形成する段階と、前記基板の上面に少なくとも１つ以上のキャビティを形成する段階と、多数の入出力パッドを有する集積回路チップを前記少なくとも１つ以上のキャビティ内に挿入する段階と、前記入出力パッド及び前記貫通ビアに連結される再配線導電体を形成する段階と、前記基板の下面に形成された前記貫通ビアの一部を露出させるために、前記基板を薄くする段階と、を含むことを特徴とする。
【００２５】
本発明に係るチップ挿入型媒介基板の製造方法において、好ましくは、前記基板提供段階は、シリコン基板を提供する段階である。
【００２６】
好ましくは、前記基板提供段階は、ウェーハ形態の基板を提供する段階である。
【００２７】
好ましくは、前記多数の貫通ビア形成段階は、前記基板に多数の貫通孔を形成する段階と、前記多数の貫通孔を金属物質で満たす段階と、を含むことができる。
【００２８】
好ましくは、前記多数の貫通孔形成段階は、前記多数の貫通孔の内壁に絶縁膜を形成する段階をさらに含むことができる。
【００２９】
好ましくは、前記少なくとも１つ以上のキャビティ形成段階は、前記基板の一部にマスクパターンを形成する段階と、前記マスクパターンを用いて前記基板の上面を選択的にエッチングする段階と、前記マスクパターンを除去する段階と、を含むことができる。
【００３０】
好ましくは、前記集積回路チップ挿入段階は、前記キャビティ内に接着物質を塗布する段階と、前記キャビティ内に前記集積回路チップを位置させるために、前記キャビティに対して前記集積回路チップを整列する段階と、を含むことができる。
【００３１】
好ましくは、前記再配線導電体形成段階は、前記基板上に感光膜を塗布する段階と、前記入出力パッドと前記貫通ビアとが連結されるように前記感光膜をパターニングする段階と、パターニングされた前記感光膜の内部に金属物質を形成する段階と、前記感光膜を除去する段階と、を含むことができる。
【００３２】
好ましくは、前記再配線導電体形成段階は、前記基板上に保護膜を塗布する段階と、前記入出力パッド及び前記貫通ビアを露出させるように、前記保護膜をパターニングする段階とをさらに含むことができる。
【００３３】
好ましくは、前記基板を薄くする段階は、前記基板の下面の一部を除去して、前記基板の厚さを薄くする接触式工程段階と、前記基板の下面の一部を除去して、前記貫通ビアの一部を露出させる非接触式工程段階のうち少なくとも１つ以上を含むことができる。
【００３４】
また、本発明のさらに他の態様に係る異種チップのウェーハレベル積層構造は、下部媒介基板と少なくとも１つ以上の上部媒介基板とを含み、前記媒介基板は、各々、第１面と第２面を有する基板と、前記基板の第１面に形成される少なくとも１つ以上のキャビティと、多数の入出力パッドを有する集積回路チップと、前記基板を貫通する多数の貫通ビアと、前記貫通ビア及び前記入出力パッドに連結される再配線導電体とを含み、前記上部媒介基板及び前記下部媒介基板は、前記集積回路チップのサイズが互いに異なり、前記上部媒介基板の再配線導電体と前記下部媒介基板の前記貫通ビアとが互いに接合されることができることを特徴とす。
【００３５】
本発明に係る異種チップのウェーハレベル積層構造において、好ましくは、前記基板は、シリコン基板である。
【００３６】
好ましくは、前記上部媒介基板と前記下部媒介基板は、前記集積回路チップのサイズに対応して前記キャビティのサイズが互い異なることができる。
【００３７】
好ましくは、前記下部媒介基板の前記貫通ビアは、前記基板の第２面に突出されることができる。
【００３８】
好ましくは、前記下部媒介基板の下側に提供される受動素子内蔵基板をさらに含むことができる。
【００３９】
また、本発明のさらに他の態様に係るパッケージ構造は、パッケージ基板と、下部媒介基板と、少なくとも１つ以上の上部媒介基板とを含み、前記媒介基板は、各々、第１面と第２面を有する基板と、前記基板の第１面に形成される少なくとも１つ以上のキャビティと、多数の入出力パッドを有し、前記少なくとも１つ以上のキャビティに位置する集積回路チップと、前記基板を貫通する多数の貫通ビアと、前記入出力パッド及び前記貫通ビアに連結される再配線導電体とを含み、前記上部媒介基板及び前記下部媒介基板は、前記集積回路チップのサイズが互いに異なり、前記上部媒介基板の再配線導電体と前記下部媒介基板の前記貫通ビアとが互いに接合され、前記下部媒介基板の再配線導電体が前記パッケージ基板に連結されることを特徴とする。
【００４０】
本発明に係るパッケージ構造において、好ましくは、前記基板は、シリコン基板である。
【００４１】
好ましくは、前記パッケージ基板と前記下部媒介基板との間に介設される受動素子内蔵基板をさらに含むことができる。
【発明の効果】
【００４２】
本発明は、チップ挿入型媒介基板を利用することによって、チップサイズの差異に関係なく、多様な種類の異種チップを垂直に積層することができる。
【００４３】
また、本発明は、チップ挿入型媒介基板に形成した貫通ビア及び再配線導電体を介して積層チップ間の連結を具現するので、相互接続の長さが短くて、システムの性能を向上させることができ、パッケージのサイズを減少することができる。
【００４４】
また、本発明は、サイズが異なる異種チップに貫通ビアを形成せずに、サイズが同一の媒介基板に貫通ビアを形成するので、貫通ビア及び再配線導電体の配置設計が容易であり、それにより、積層チップ間の相互連結が容易である。
【００４５】
また、本発明は、サイズが同一の媒介基板を使用するので、構造的に安定した形態を具現することができる。
【００４６】
さらに、本発明は、ウェーハ形態の媒介基板を利用するので、異種チップの積層構造をウェーハレベルで具現することができ、製造コストを低減することができる。
【発明を実施するための最良の形態】
【００４７】
以下、添付の図面を参照して本発明に係る好適な実施例を詳細に説明する。
【００４８】
本発明の実施例は、本発明の属する技術分野における通常の知識を有する者が本発明を十分に実施することができるように例示されたものに過ぎず、本発明の範囲を限定するものではない。実施例を説明するにあたって、構造の一部や製造工程の一部については、その説明を省略したり、図面の図示を省略する。これは、本発明の特徴的構造をより明確に示すためのものである。同様の理由で、添付の図面において、構成要素の一部は、誇張して図示したり、又は、概略的に図示しており、各構成要素のサイズは、実際のサイズを反映するものではない。
【００４９】
図３ａ乃至図３ｆは、本発明の実施例に係るチップ挿入型媒介基板の構造及びその製造方法を示す断面図である。
【００５０】
まず、図３ａに示されるように、上面１１１と下面１１２を有するウェーハ形態の半導体基板、例えばシリコン基板１１０を準備する。基板１１０の素材及び形態は、ウェーハ形態のシリコン基板に限定されない。
【００５１】
シリコン基板１１０は、通常のウェーハ製造工程に使われるものであって、何も要素や構造等が形成されていない状態のシリコンプレートである。したがって、シリコン基板１１０の直径や厚さは、通常のウェーハと同程度である。例えば、シリコン基板１１０の直径は、８インチ、１２インチなどであり、厚さは、略７００〜８００μｍである。
【００５２】
次いで、図３ｂに示されるように、シリコン基板１１０の所定領域に多数の貫通ビア１２０を形成する。貫通ビア１２０は、シリコン基板１１０の上面１１１から所定の深さをもって形成され、シリコン基板１１０の下面１１２までに形成される必要はない。貫通ビア１２０の配置設計は、後続の積層チップ間の連結を考慮して、積層チップのうち最もサイズが大きいチップを基準にして行われる。これについては後述する。
【００５３】
貫通ビア１２０の形成方法は、次の通りである。まず、レーザ加工またはドライエッチング工程を用いてシリコン基板１１０に貫通孔１２１を加工する。続いて、貫通孔１２１の内壁にシリコン窒化膜のような絶縁膜１２２を全面蒸着する。絶縁膜１２２は、貫通ビア１２０とシリコン基板１１０を電気的に分離し、電流漏洩を防止するためのものである。その後、メッキ工程を用いて貫通孔１２１の内部に銅、金、タングステンのような金属物質を満たすことによって、貫通ビア１２０を形成する。
【００５４】
次いで、図３ｃに示されるように、シリコン基板１１０の所定領域に多数のキャビティ（ｃａｖｉｔｙ）１３０を形成する。キャビティ１３０は、シリコン基板１１０の上面１１１に各々所定のサイズ（すなわち幅と深さ）を有するように形成され、基板の上面１１１全体にわたって互いに離れて位置する。キャビティ１３０のサイズは、挿入しようとする集積回路チップ（図３ｄの１４０）のサイズより若干大きいようにする。キャビティ１３０の形成位置と前述した貫通ビア１２０の形成位置とは、互いに異なる。すなわち、貫通ビア１２０は、キャビティ１３０間の領域に形成される。
【００５５】
キャビティ１３０の形成方法は、次の通りである。まず、キャビティ１３０を形成すべき領域を除いて、シリコン基板１１０の残りの部分にマスクパターン（ｍａｓｋ  ｐａｔｔｅｒｎ）（図示せず）を形成する。マスクパターンは、通常のレジスト（ｒｅｓｉｓｔ）物質または金属層を用いて形成することができる。それから、マスクパターンを介してシリコン基板１１０の上面１１１を選択的にエッチングして、キャビティ１３０を加工する。この時、シリコン基板１１０のエッチングは、プラズマエッチング工程を利用する。それから、マスクパターンを除去する。
【００５６】
次いで、図３ｄに示されるように、キャビティ１３０内に集積回路チップ１４０を挿入する。集積回路チップ１４０は、上面１４１に形成された多数の入出力パッド１４２を有する。
【００５７】
集積回路チップ１４０を挿入する前に、キャビティ１３０内には、まず、接着物質１４３を塗布する。接着物質１４３は、液状、ペースト（ｐａｓｔｅ）、テープ形態がいずれも可能である。接着物質１４３の塗布後、通常のチップ接合設備を用いて集積回路チップ１４０とキャビティ１３０の位置を整列しながら、キャビティ１３０内に集積回路チップ１４０を挿入する。キャビティ１３０内に挿入されたチップ１４０は、接着物質１４３によってシリコン基板１１０と接合される。キャビティ１３０挿入後のチップ１４０の高さは、シリコン基板１１０の上面１１１と同一であってもよく、又は、接着物質１４３に起因してシリコン基板１１０の上面１１１より若干高くなってもよい。
【００５８】
次いで、図３ｅに示されるように、集積回路チップ１４０の入出力パッド１４２とシリコン基板１１０の貫通ビア１２０とを電気的に連結するために、再配線導電体１５０を形成する。
【００５９】
再配線導電体１５０の形成方法は、次の通りである。まず、集積回路チップ１４０が挿入されたシリコン基板１１０上に、緩衝保護膜１５１を全面塗布し、パターニング（ｐａｔｔｅｒｎｉｎｇ）工程を進行して、集積回路チップ１４０の入出力パッド１４２及びシリコン基板１１０の貫通ビア１２０を露出させる。緩衝保護膜１５１は、例えば、光感応性ポリイミド（ｐｈｏｔｏ−ｓｅｎｓｉｔｉｖｅ  ｐｏｌｙｉｍｉｄｅ）系物質よりなる。次いで、スパッタリング（ｓｐｕｔｔｅｒ）工程を用いてシード金属層（ｓｅｅｄ  ｍｅｔａｌ  ｌａｙｅｒ）（図示せず）を全面蒸着した後、感光膜を塗布し、入出力パッド１４２と貫通ビア１２０とが連結されるようにパターニングする。続いて、電気メッキ工程を用いて銅のような金属物質を感光膜パターンの内部に形成し、感光膜除去工程、シード金属層エッチング工程を進行して、再配線導電体１５０を形成する。
【００６０】
次いで、図３ｆに示されるように、シリコン基板１１０の下面１１２を研磨し、基板１１０の厚さを薄く加工すると同時に、基板の下面１１２に貫通ビア１２０を露出させる。最終的に、シリコン基板１１０の厚さは、例えば１００μｍ程度に薄くなる。この場合、シリコン基板１１０に形成されたキャビティ１３０の深さは、５０μｍ程度である。
【００６１】
シリコン基板１１０の下面研磨方法は、通常の接触式工程と非接触式工程を順次に進行する。接触式工程は、基板の下面１１２を継続的に除去することによって、シリコン基板１１０の厚さを薄く加工する工程であって、非接触式工程は、工程進行による機械的損傷を低減しながら、貫通ビア１２０を基板の下面１１２から若干突出させる工程である。接触式工程は、機械的研削（ｍｅｃｈａｎｉｃａｌ  ｇｒｉｎｄｉｎｇ）工程、化学的機械的研磨ＣＭＰ工程などが挙げられ、非接触式工程は、スピンウェットエッチング（ｓｐｉｎ  ｗｅｔ  ｅｔｃｈｉｎｇ）工程、ドライエッチング（ｄｒｙ  ｅｔｃｈｉｎｇ）工程などが挙げられる。
【００６２】
以上説明した方法によって、チップ挿入型媒介基板１００が製造される。チップ挿入型媒介基板１００の最終的な構造を見れば、シリコン基板１１０の上面１１１から所定の深さをもって形成されたキャビティ１３０内に集積回路チップ１４０が挿入され、キャビティ１３０に隣接してシリコン基板１１０の上面１１１と下面１１２を貫通するように貫通ビア１２０が形成される。そして、再配線導電体１５０は、一方の端部が集積回路チップ１４０の上面１４１を介して入出力パッド（図３ｅの１４２）に連結され、他方の端部がシリコン基板１１０の上面１１１を介して貫通ビア１２０に連結される。
【００６３】
図４ａ乃至図４ｃは、本発明の実施例に係るチップ挿入型媒介基板を用いた異種チップのウェーハレベル積層構造及びその工程を示す断面図である。
【００６４】
まず、図４ａに示されるように、サイズが異なる異種チップ１４０ａ、１４０ｂ、１４０ｃが各々挿入された３個のチップ挿入型媒介基板１００ａ、１００ｂ、１００ｃを製造する。参考として、図４ａ乃至図４ｃは、前述したチップ挿入型媒介基板（図３ｆの１００）が裏返された形態のチップ挿入型媒介基板１００ａ、１００ｂ、１００ｃを示す。各々のチップ挿入型媒介基板１００ａ、１００ｂ、１００ｃは、その構造と製造方法において、基本的に前述したチップ挿入型媒介基板と同様である。したがって、重複の説明は省略する。
【００６５】
但し、各々のチップ挿入型媒介基板１００ａ、１００ｂ、１００ｃは、挿入された集積回路チップ１４０ａ、１４０ｂ、１４０ｃのサイズが異なるため、それにより、キャビティ１３０のサイズが異なるように定められる。これに対し、貫通ビア１２０は、後続の積層チップ間の垂直連結を考慮して、積層チップのうち最もサイズが大きいチップ１４０ａを基準にして配置設計がなされる。キャビティ１３０のサイズ及び貫通ビア１２０の配置が定められると、再配線導電体１５０の配置は、それに合せて定めることができる。
【００６６】
次いで、図４ｂに示されるように、チップ挿入型媒介基板１００ａ、１００ｂ、１００ｃを上下に積層し、異種チップのウェーハレベル積層構造２００を形成する。この時、媒介基板１００ａ、１００ｂ、１００ｃ間の機械的接合及び電気的連結は、貫通ビア１２０と再配線導電体１５０の熱圧着によって行われる。中間媒介基板１００ｂと最下部側媒介基板１００ｃを例に取って説明すれば、下部側媒介基板１００ｃの下面（図面では上面）に露出された貫通ビア１２０と上部側媒介基板１００ｂの上面（図面では下面）に形成された再配線導電体１５０が熱圧着によって互いに接合される。前述したように、貫通ビア１２０は、基板の下面から若干突出することが好ましいが、この場合、貫通ビア１２０は、一層容易で且つ確実に再配線導電体１５０と接合されることができる。
【００６７】
一方、異種チップ積層構造２００がパッケージ基板（図５の２３０）と結合される時、積層構造２００の最下部側媒介基板１００ｃとパッケージ基板との接続パッド間ピッチの差異が大きければ、結合が容易でないことがある。このような問題を解決し、システムに必要な受動素子をパッケージ内に含ませるために、積層構造２００に受動素子内蔵基板２１０を使用することができる。受動素子内蔵基板２１０は、必要な受動素子（図示せず）が内蔵され、貫通ビア２１１とバンプ２１２とを備える。
【００６８】
次いで、図４ｃに示されるように、ウェーハレベルの異種チップ積層構造２００を切断して、個別積層構造に分離する。切断工程は、予め設定された切断線２２０に沿って行われ、通常のウェーハ切断方法と同様に切断刃を用いたり、レーザを利用する。したがって、ウェーハレベルの異種チップ積層構造２００を用いてマルチパッケージ構造３００を具現することができる。
【００６９】
図５は、本発明の実施例に係るチップ挿入型媒介基板を用いたパッケージ構造を示す断面図である。
【００７０】
図５に示されたパッケージ３００は、種類が異なる異種チップ１４０ａ、１４０ｂ、１４０ｃをパッケージ基板２３０上に積層しシステム化したシステム−イン−パッケージである。異種チップ１４０ａ、１４０ｂ、１４０ｃは、例えば、各々ＤＲＡＭ、ＮＡＮＤフラッシュ、ＣＰＵである。サイズが異なる異種チップ１４０ａ、１４０ｂ、１４０ｃは、各々のチップ挿入型媒介基板１００ａ、１００ｂ、１００ｃに形成されたキャビティ１３０内に挿入され、キャビティ１３０の周辺に形成された貫通ビア１２０及び再配線導電体１５０を介して電気的に連結される。最下部側媒介基板１００ｃとパッケージ基板２３０との間には、前述した受動素子内蔵基板２１０が介在され、パッケージ基板２３０の下面には、パッケージ外部接続端子であるはんだボール２４０が形成される。
【００７１】
このような構造のパッケージ３００は、チップ挿入型媒介基板１００ａ、１００ｂ、１００ｃに形成された貫通ビア１２０及び再配線導電体１５０を介して積層チップ間の連結がなされるので、相互接続の長さが短くて、システムの性能を向上させることができ、パッケージ３００のサイズを縮小することができる。しかも、貫通ビア１２０は、サイズが異なる異種チップ１４０ａ、１４０ｂ、１４０ｃに形成されずに、サイズが同一の媒介基板１００ａ、１００ｂ、１００ｃに形成されるので、貫通ビア１２０及び再配線導電体１５０の配置設計が容易であり、これにより、積層チップ間の相互連結が容易である。また、サイズが同一の媒介基板１００ａ、１００ｂ、１００ｃを使用すれば、構造的に安定した形態となる。
【００７２】
以上において説明した本発明は、本発明が属する技術分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形及び変更が可能である。幾つかの例を例示すれば、次の通りである。
【００７３】
チップ挿入型媒介基板は、シリコン基板を用いて製造することがいろいろな側面において好ましいが、必ずシリコン素材の基板に限定されるものではない。また、シリコン基板と再配線導電体との間に緩衝保護層を介設することが、信頼度の観点から好ましいが、緩衝保護層なしに直接再配線導電体を形成することが不可能なことではない。また、異種チップ積層構造の最下部側媒介基板とパッケージ基板との間に受動素子内蔵基板を介設することが好ましいが、受動素子内蔵基板が必須なことではない。仮に、最下部側媒介基板の再配線配置設計の時、接続パッド間ピッチの差異を全て解決することができれば、受動素子内蔵基板を使用しなくてもよい。しかも、チップ挿入型媒介基板は、ウェーハ形態であることが好ましいが、必ずこれに限定されるものではなく、したがって、異種チップ積層構造をもウェーハレベルで形成することが好ましいが、必要に応じて、ウェーハレベルで形成しなくてもよい。
【図面の簡単な説明】
【００７４】
【図１】ボンディングワイヤーを用いた従来のシステム−イン−パッケージ構造を概略的に示す断面図である。
【図２】チップ貫通ビアを用いた従来のシステム−イン−パッケージ構造を概略的に示す断面図である。
【図３ａ】本発明の実施例に係るチップ挿入型媒介基板の構造及びその製造方法を示す断面図である。
【図３ｂ】本発明の実施例に係るチップ挿入型媒介基板の構造及びその製造方法を示す断面図である。
【図３ｃ】本発明の実施例に係るチップ挿入型媒介基板の構造及びその製造方法を示す断面図である。
【図３ｄ】本発明の実施例に係るチップ挿入型媒介基板の構造及びその製造方法を示す断面図である。
【図３ｅ】本発明の実施例に係るチップ挿入型媒介基板の構造及びその製造方法を示す断面図である。
【図３ｆ】本発明の実施例に係るチップ挿入型媒介基板の構造及びその製造方法を示す断面図である。
【図４ａ】本発明の実施例に係るチップ挿入型媒介基板を用いた異種チップのウェーハレベル積層構造及びその工程を示す断面図である。
【図４ｂ】本発明の実施例に係るチップ挿入型媒介基板を用いた異種チップのウェーハレベル積層構造及びその工程を示す断面図である。
【図４ｃ】本発明の実施例に係るチップ挿入型媒介基板を用いた異種チップのウェーハレベル積層構造及びその工程を示す断面図である。
【図５】本発明の実施例に係るチップ挿入型媒介基板を用いたパッケージ構造を示す断面図である。
【符号の説明】
【００７５】
１０、２０  システム−イン−パッケージ
１１、２１  印刷回路基板
１２ａ、１２ｂ、１２ｃ、１２ｄ、２２ａ、２２ｂ、２２ｃ  異種チップ
１３  ボンディングワイヤー
１４、２６  バンプ
１５  接着層
１６  モルディング樹脂
１７  アンダフィル樹脂
１８、２７  はんだボール
２３  貫通ビア
２４  再配線
２５  受動素子内蔵基板
１００、１００ａ、１００ｂ、１００ｃ  チップ挿入型媒介基板
１１０  シリコン基板
１２０  貫通ビア
１２１  貫通孔
１２２  絶縁膜
１３０  キャビティ
１４０  集積回路チップ
１４０ａ、１４０ｂ、１４０ｃ  異種チップ
１４２  入出力パッド
１４３  接着物質
１５０  再配線導電体
１５１  緩衝保護膜
２００  異種チップのウェーハレベル積層構造
２１０  受動素子内蔵基板
２２０  切断線
２３０  パッケージ基板
２４０  はんだボール
３００  システム−イン−パッケージ
【図１】
2007019454.tif 000003
【図２】
2007019454.tif 000004
【図３ａ】
2007019454.tif 000005
【図３ｂ】
2007019454.tif 000006
【図３ｃ】
2007019454.tif 000007
【図３ｄ】
2007019454.tif 000008
【図３ｅ】
2007019454.tif 000009
【図３ｆ】
2007019454.tif 000010
【図４ａ】
2007019454.tif 000011
【図４ｂ】
2007019454.tif 000012
【図４ｃ】
2007019454.tif 000013
【図５】
2007019454.tif 000014