(57)【要約】【課題】不整合転位や不純物をほとんど含まず良質であり、光デバイスとして利用可能なＧｅＳｎ半導体デバイスを得る。【解決手段】シリコン基板１に形成した極薄酸化膜２上に分子線エピタキシャル法を用いてＧｅ５とＳｎ６とを蒸着することで、ＧｅＳｎ半導体のナノメーターサイズの微結晶（ナノドット）３を超高密度に形成して、ＧｅＳｎ半導体デバイスを得る。該半導体のドット３は不整合転位や不純物をほとんど含まず良質であり、光デバイスとして利用することができる。【選択図】図２
2007294778.tif 000002
【特許請求の範囲】
【請求項１】
単結晶Ｓｉ、Ｇｅ或いはＳｉＧｅからなる基板に基板側酸化膜を形成する工程と、
該基板側酸化膜にＧｅとＳｎとを蒸着することに基づきＧｅＳｎ半導体のドットを作製する工程と、
を有するＧｅＳｎ半導体デバイスの製造方法。
【請求項２】
前記基板は、単結晶Ｓｉ、Ｇｅ或いはＳｉＧｅ基板、又は、エピタキシャル成長したＳｉ層、Ｇｅ層、或いはＳｉＧｅ混晶層を有する基板である、
ことを特徴とする請求項１に記載のＧｅＳｎ半導体デバイスの製造方法。
【請求項３】
前記ＧｅＳｎ半導体のドットを埋めるようにＳｉ又はＧｅを蒸着してスペーサー層を形成する工程と、
該スペーサー層を熱酸化してスペーサー層側酸化膜を形成する工程と、
ＧｅとＳｎとを前記スペーサー層側酸化膜に蒸着することに基づきＧｅＳｎ半導体のドットを該スペーサー層側酸化膜表面に作製する工程と、
を少なくとも１サイクル実施する、請求項１又は２に記載のＧｅＳｎ半導体デバイスの製造方法。
【請求項４】
前記基板側酸化膜又は前記スペーサー層側酸化膜は、前記基板又は前記スペーサー層を酸素雰囲気中で熱酸化して１ｎｍ以下の厚さに形成した、
ことを特徴とする請求項１乃至３のいずれか１項に記載のＧｅＳｎ半導体デバイスの製造方法。
【請求項５】
Ｇｅの蒸着を先に行い、その後、Ｓｎの蒸着を行うことにより前記ＧｅＳｎ半導体のドットを形成する、
ことを特徴とする請求項１乃至４のいずれか１項に記載のＧｅＳｎ半導体デバイスの製造方法。
【請求項６】
Ｓｎの蒸着を先に行い、その後、Ｇｅの蒸着を行うことにより前記ＧｅＳｎ半導体のドットを形成する、
ことを特徴とする請求項１乃至４のいずれか１項に記載のＧｅＳｎ半導体デバイスの製造方法。
【請求項７】
ＧｅとＳｎを同時に蒸着することにより行うことにより前記ＧｅＳｎ半導体のドットを形成する、
ことを特徴とする請求項１乃至４のいずれか１項に記載のＧｅＳｎ半導体デバイスの製造方法。
【請求項８】
Ｇｅの蒸着を先に行ってＧｅの核を形成し、その後、ＧｅとＳｎを同時に蒸着することにより行うことにより前記ＧｅＳｎ半導体のドットを形成する、
ことを特徴とする請求項１乃至４のいずれか１項に記載のＧｅＳｎ半導体デバイスの製造方法。
【請求項９】
Ｓｎの蒸着を先に行ってＳｎの核を形成し、その後、ＧｅとＳｎを同時に蒸着することにより行うことにより前記ＧｅＳｎ半導体のドットを形成する、
ことを特徴とする請求項１乃至４のいずれか１項に記載のＧｅＳｎ半導体デバイスの製造方法。
【請求項１０】
Ｇｅ及びＳｎを単独で蒸着するとき、基板温度は３０℃から７００℃の範囲であって、エピタキシャル成長をさせるか非エピタキシャル成長をさせるかに応じて調整する、
ことを特徴とする請求項５，６，８，９のいずれか１項に記載のＧｅＳｎ半導体デバイスの製造方法。
【請求項１１】
Ｓｎの蒸着を行うときの基板温度は３０℃から３００℃の範囲である、
ことを特徴とする請求項５に記載のＧｅＳｎ半導体デバイスの製造方法。
【請求項１２】
Ｇｅ及びＳｎを同時に蒸着させるとき、基板温度は３０℃から３００℃の範囲とする、
ことを特徴とする請求項７乃至９に記載のＧｅＳｎ半導体デバイスの製造方法。
【請求項１３】
前記ＧｅＳｎ半導体は直接遷移型半導体である、
ことを特徴とする請求項１０乃至１２に記載のＧｅＳｎ半導体デバイスの製造方法。
【請求項１４】
前記蒸着は、分子線エピタキシャル法、スパッタ法又は化学気相成長法により行う、
ことを特徴とする請求項１乃至１３のいずれか１項に記載のＧｅＳｎ半導体デバイスの製造方法。
【請求項１５】
ＧｅＳｎ半導体におけるＧｅ：Ｓｎの組成比は下式に示す通りである、
ことを特徴とする請求項１乃至１４のいずれか1項に記載のＧｅＳｎ半導体デバイスの製造方法。
【数１】
2007294778.tif 000007
【請求項１６】
Ｇｅ：Ｓｎの速度比は下式に示す通りである、
ことを特徴とする請求項１２に記載のＧｅＳｎ半導体デバイスの製造方法。
【数２】
2007294778.tif 000008
【請求項１７】
前記ＧｅＳｎ半導体の組成比、及び該半導体のドットサイズを調整することにより、該半導体のエネルギーバンドギャップを適正範囲にして、光通信に利用可能な半導体デバイスを製造する、
ことを特徴とする請求項１乃至１６のいずれか１項に記載のＧｅＳｎ半導体デバイスの製造方法。
【請求項１８】
前記エネルギーバンドギャップの適正範囲は０．６ｅＶから０．９ｅＶの範囲である、
ことを特徴とする請求項１７に記載のＧｅＳｎ半導体デバイスの製造方法。
【請求項１９】
Ｇｅ及びＳｎの蒸着後、蒸着中或いは蒸着前に原子状の水素を前記基板に供給する、
ことを特徴とする請求項１乃至１８のいずれか１項に記載のＧｅＳｎ半導体デバイスの製造方法。
【請求項２０】
エレクトロルミネッセンスデバイスを製造する、
ことを特徴とする請求項１乃至１９のいずれか１項に記載のＧｅＳｎ半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧｅＳｎ半導体のドットを有するＧｅＳｎ半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
Ｇｅ及びＳｎからなる半導体（以下、“ＧｅＳｎ半導体”とする）は、Ｓｉ基板上のモノリシックな多機能デバイスの実現を可能とする材料であり、その組成比によっては直接遷移型半導体となり（例えば、非特許文献１参照）、IV族半導体光デバイスとして有望視されている。このＧｅＳｎ半導体は、組成比に応じてエネルギーバンドギャップが変化するため、発光波長をある程度任意に制御できる可能性も有している。
【非特許文献１】G.He,and H.A.Atwater,Interbandtransitions in SnxGe1-x alloys,Phys.Rev.Lett.79(1997)1937
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、不純物の少ないＧｅＳｎ半導体を得る方法は未だ確率されていない。
【０００４】
また、Ｇｅ中のＳｎは偏析しやすく、高い基板温度での蒸着が困難であるため、結晶性の良いＧｅＳｎ半導体を得ることは難しいという問題があった。
【０００５】
さらに、ＧｅＳｎとＳｉとの格子定数の差が大きく、Ｓｉ基板上にＧｅＳｎ半導体薄膜を形成すると、格子不整合から生ずる歪みを緩和するための不整合転位が該薄膜内に発生してしまうという問題もあった。
【０００６】
なお、そのような不整合転位の発生を抑制する方法としては、ＧｅＳｎと格子定数の差が比較的少ないＧｅを、Ｓｉ基板上に薄膜形成し、そのＧｅ薄膜上にＧｅＳｎ半導体を形成する方法が考えられる。しかし、Ｓｉ基板上のＧｅ層は、Ｓｔｒａｎｓｋｉ−Ｋｒａｓｎｏｔａｖ成長し、平坦な緩和Ｇｅ層を得ることが難しいという問題があった。
【０００７】
また、仮に良質のＧｅＳｎ混晶薄膜を形成できたとしても、Ｓｎの偏析が無い状態で、かつ、直接遷移型半導体が得られるという条件の組成比（具体的には、１：１−ｘ。但し、０．１≦ｘ≦０．２）では、バンドギャップは０．２〜０．５ｅＶ程度にしかならず、光ファイバの透過光の波長より小さくなってしまい、光通信への利用は困難であった。
【０００８】
本発明は、上述のような問題の無いＧｅＳｎ半導体デバイスの製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
請求項１に係る発明は、図１乃至図６に例示するものであって、単結晶Ｓｉ、Ｇｅ或いはＳｉＧｅからなる基板（１）に基板側酸化膜（２）を形成する工程と、
該基板側酸化膜（２）にＧｅ（５）とＳｎ（６）とを蒸着することに基づきＧｅＳｎ半導体のドット（３）を作製する工程と、を有するＧｅＳｎ半導体デバイスの製造方法に関するものである。
【００１０】
請求項２に係る発明は、請求項１に係る発明において、前記基板（１）は、単結晶Ｓｉ、Ｇｅ或いはＳｉＧｅ基板、又は、エピタキシャル成長したＳｉ層、Ｇｅ層、或いはＳｉＧｅ混晶層を有する基板であることを特徴とする。
【００１１】
請求項３に係る発明は、図７(a) 〜(d) に例示するものであって、請求項１又は２に記載の発明において、前記ＧｅＳｎ半導体のドット（３）を埋めるようにＳｉ又はＧｅを蒸着してスペーサー層（４）を形成する工程と、
該スペーサー層（４）を熱酸化してスペーサー層側酸化膜（１２）を形成する工程と、
ＧｅとＳｎとを前記スペーサー層側酸化膜（１２）に蒸着することに基づきＧｅＳｎ半導体のドット（１３）を該スペーサー層側酸化膜表面に作製する工程と、
を少なくとも１サイクル実施することを特徴とする。
【００１２】
請求項４に係る発明は、請求項１乃至３のいずれか１項に記載の発明において、前記基板側酸化膜（２）又は前記スペーサー層側酸化膜（１２）は、前記基板（１）又は前記スペーサー層（４）を酸素雰囲気中で熱酸化して１ｎｍ以下の厚さに形成したことを特徴とする。
【００１３】
請求項５に係る発明は、図２に例示するものであって、請求項１乃至４のいずれか１項に記載の発明において、Ｇｅ（５）の蒸着を先に行い、その後、Ｓｎ（６）の蒸着を行うことにより前記ＧｅＳｎ半導体のドット（３）を形成することを特徴とする。
【００１４】
請求項６に係る発明は、図３に例示するものであって、請求項１乃至４のいずれか１項に記載の発明において、Ｓｎ（６）の蒸着を先に行い、その後、Ｇｅ（５）の蒸着を行うことにより前記ＧｅＳｎ半導体のドット（３）を形成することを特徴とする。
【００１５】
請求項７に係る発明は、図４に例示するものであって、請求項１乃至４のいずれか１項に記載の発明において、Ｇｅ（５）とＳｎ（６）を同時に蒸着することにより行うことにより前記ＧｅＳｎ半導体のドット（３）を形成することを特徴とする。
【００１６】
請求項８に係る発明は、図５に例示するものであって、請求項１乃至４のいずれか１項に記載の発明において、Ｇｅ（５）の蒸着を先に行ってＧｅの核（５Ａ)を形成し、その後、Ｇｅ（５）とＳｎ（６）を同時に蒸着することにより行うことにより前記ＧｅＳｎ半導体のドット（３）を形成することを特徴とする。
【００１７】
請求項９に係る発明は、図６に例示するものであって、請求項１乃至４のいずれか１項に記載の発明において、Ｓｎ（６）の蒸着を先に行ってＳｎの核（６Ａ）を形成し、その後、Ｇｅ（５）とＳｎ（６）を同時に蒸着することにより行うことにより前記ＧｅＳｎ半導体のドット（３）を形成することを特徴とする。
【００１８】
請求項１０に係る発明は、請求項５，６，８，９のいずれか１項に記載の発明において、Ｇｅ（５）及びＳｎ（６）を単独で蒸着するとき、基板温度は３０℃から７００℃の範囲であって、エピタキシャル成長をさせるか非エピタキシャル成長をさせるかに応じて調整することを特徴とする。
【００１９】
請求項１１に係る発明は、請求項５に係る発明において、Ｓｎ（６）の蒸着を行うときの基板温度は３０℃から３００℃の範囲であることを特徴とする。
【００２０】
請求項１２に係る発明は、請求項７乃至９に記載の発明において、Ｇｅ（５）及びＳｎ（６）を同時に蒸着させるとき、基板温度は３０℃から３００℃の範囲とすることを特徴とする。
【００２１】
請求項１３に係る発明は、請求項１０乃至１２に記載の発明において、前記ＧｅＳｎ半導体は直接遷移型半導体であることを特徴とする。
【００２２】
請求項１４に係る発明は、請求項１乃至１３のいずれか１項に記載の発明において、前記蒸着を、分子線エピタキシャル法、スパッタ法又は化学気相成長法により行うことを特徴とする。
【００２３】
請求項１５に係る発明は、請求項１乃至１４のいずれか1項に記載の発明において、ＧｅＳｎ半導体におけるＧｅ：Ｓｎの組成比は下式に示す通りであることを特徴とする。
【数３】
2007294778.tif 000003
【００２４】
請求項１６に係る発明は、請求項１２に係る発明において、Ｇｅ：Ｓｎの速度比は下式に示す通りであることを特徴とする。
【数４】
2007294778.tif 000004
【００２５】
請求項１７に係る発明は、請求項１乃至１６のいずれか１項に記載の発明において、前記ＧｅＳｎ半導体の組成比、及び該半導体のドットサイズを調整することにより、該半導体のエネルギーバンドギャップを適正範囲にして、光通信に利用可能な半導体デバイスを製造することを特徴とする。
【００２６】
請求項１８に係る発明は、請求項１７に係る発明において、前記エネルギーバンドギャップの適正範囲は０．６ｅＶから０．９ｅＶの範囲であることを特徴とする。
【００２７】
請求項１９に係る発明は、請求項１乃至１８のいずれか１項に記載の発明において、Ｇｅ及びＳｎの蒸着後、蒸着中或いは蒸着前に原子状の水素を前記基板に供給することを特徴とする。
【００２８】
請求項２０に係る発明は、請求項１乃至１９のいずれか１項に記載の発明において、エレクトロルミネッセンスデバイスを製造することを特徴とする。
【００２９】
なお、括弧内の番号などは、図面における対応する要素を示す便宜的なものであり、従って、本記述は図面上の記載に限定拘束されるものではない。
【発明の効果】
【００３０】
請求項１乃至３、及び請求項２０に係る発明によれば、ＧｅＳｎ半導体は微小なドットであるため歪エネルギーを低下させることができ、その結果、格子定数の不整合から生じる不整合転位を低減させることができる。また、１個当たりのドットに含まれる不純物や点欠陥の数を少なくできる（詳細は後述する）。さらに、ＧｅＳｎの組成比を調整して直接遷移型半導体を得ることができ、ドットサイズを調整することにより、該半導体のエネルギーバンドギャップを適正範囲にして、光通信に利用可能な半導体デバイスを製造することができる。
【００３１】
請求項４に係る発明によれば、極薄の酸化膜を用いることにより、高密度のＧｅＳｎ半導体ドットを得ることができる。
【００３２】
請求項５乃至１６に係る発明によれば、微小で高密度な直接遷移型半導体を得るために有利でかつ結晶性の良いＧｅＳｎ半導体ドットを得ることができる。
【００３３】
請求項１７及び１８に係る発明によれば、光通信に利用できる半導体デバイスを製造することができる。
【００３４】
請求項１９に係る発明によれば、光デバイスとしてより良質なＧｅＳｎ半導体を得ることができる。
【発明を実施するための最良の形態】
【００３５】
以下、図１乃至図８に沿って、本発明を実施するための最良の形態について説明する。
【００３６】
図１は、単結晶Ｓｉ、Ｇｅ、或いはＳｉＧｅ基板に基板側酸化膜を形成する様子を示す模式図であり、図２は、Ｇｅを蒸着した後にＳｎを蒸着してＧｅＳｎ半導体デバイスを作製する様子を示す模式図である。また、図３は、Ｓｎを蒸着した後にＧｅを蒸着して半導体デバイスを作製する様子を示す模式図であり、図４は、Ｇｅ及びＳｎを同時に蒸着してＧｅＳｎ半導体デバイスを作製する様子を示す模式図である。さらに、図５は、Ｇｅを蒸着した後にＧｅ及びＳｎの同時蒸着を行って半導体デバイスを作製する様子を示す模式図であり、図６は、Ｓｎを蒸着した後にＧｅ及びＳｎを蒸着してＧｅＳｎ半導体デバイスを作成する様子を示す模式図である。また、図７は、多層の半導体デバイスを作製する様子を示す模式図であり、図８(a) はエピタキシャル成長時の様子を説明するための模式図であり、(b) は非エピタキシャル成長時の様子を説明するための模式図である。
【００３７】
近年、シリコン系半導体においてナノメータースケールの微結晶（ナノドット）の開発が精力的に行われており、極薄Ｓｉ酸化膜を利用して、ＳｉとＧｅのナノドットを超高密度（＞１０１２ｃｍ−２）に形成する技術が開発されている（Ａ．Ａ．Ｓｈｋｌｙａｅｖ、柴田  元司（Ｍ．Ｓｈｉｂａｔａ）、市川  昌和（Ｍ．Ｉｃｈｉｋａｗａ）、「Ｈｉｇｈ−ｄｅｎｓｉｔｙ  ｕｌｔｒａｓｍａｌｌ  ｅｐｉｔａｘｉａｌ  Ｇｅ  ｉｓｌａｎｄｓ  ｏｎ  Ｓｉ（１１１）ｓｕｒｆａｃｅｓ  ｗｉｔｈ  ａ  ＳｉＯ２  ｃｏｖｅｒａｇｅ」、フィジカル・レビュー（Ｐｈｙｓ．Ｒｅｖ．）Ｂ６２，（２０００）１５４０．参照）。また、本発明者らは、超高密度シリサイドナノドットを形成する技術を提案している（特開２００５−３０３２４９号公報参照）。
【００３８】
本発明により製造されるＧｅＳｎ半導体デバイスは、図２(b) 等に示すように、基板１と、該基板１に支持されたＧｅＳｎ半導体のドット３と、を少なくとも備えている。
【００３９】
ところで、本発明に用いる基板１としては、
・  単結晶Ｓｉ、Ｇｅ或いはＳｉＧｅ基板や、
・  Ｓｉ層、Ｇｅ層、或いはＳｉＧｅ混晶層を単結晶Ｓｉ基板上にエピタキシャル成長させたもの
を挙げることができる。
【００４０】
なお、図２(b) 等に示すＧｅＳｎ半導体デバイスの場合、符号２で示す酸化膜（後述するように、Ｇｅ５やＳｎ６を蒸着する前に前記基板１の表面に形成されたもの。以下、"基板側酸化膜"とする）が基板１の全面にほぼ均一な膜厚で配置されていて、ドット３はこの基板側酸化膜２の表面に形成された状態となっているが、
・  基板側酸化膜２が均一膜厚でなくても（例えば、図８(a) に符号１０で示すように、基板側酸化膜２にボイドが形成されていても）、
・  一旦形成された基板側酸化膜２が、ＧｅやＳｎの蒸着等によって消失されてしまっていても（つまり、ドット３が、基板側酸化膜２の表面に形成されるのではなく、基板１の表面に形成された状態であっても）、
いずれでも良い。
【００４１】
次に、本発明に係る半導体デバイスの製造方法について説明する。
【００４２】
本発明に係る半導体デバイスの製造方法は、
・  前記基板１に前記基板側酸化膜２を形成する工程と（図１(a) (b) 参照）、
・  該基板側酸化膜２にＧｅ５及びＳｎ６を蒸着することに基づきＧｅＳｎ半導体のドット３を形成する工程と（図２乃至図６参照）、
を備えている。
【００４３】
Ｇｅ５及びＳｎ６の蒸着順序は(1) 〜(5) のいずれかにすると良い。
(1)   Ｇｅ５の蒸着を先に行ってドットを形成し（図２(a) の符号５Ａ参照）、その後、Ｓｎ６の蒸着を行う場合（同図(b)
参照）
(2)   Ｓｎ６の蒸着を先に行ってドットを形成し（図３(a) の符号６Ａ参照）、その後、Ｇｅ５の蒸着を行う場合（同図(b)
参照）
(3)   Ｇｅ５の蒸着とＳｎ６の蒸着を同時に行う場合（図４参照）
(4)   Ｇｅ５の蒸着を先に行ってＧｅの核を形成し（図５(a) の符号５Ａ参照）、その後、Ｇｅ５の蒸着とＳｎ６の蒸着を同時に行う場合（図５(b)
参照）
(5)   Ｓｎ６の蒸着を先に行ってＳｎの核を形成し（図６(a) の符号６Ａ参照）、その後、Ｇｅ５の蒸着とＳｎ６の蒸着を同時に行う場合（図６(b)
参照）
【００４４】
なお、ＧｅやＳｎの蒸着は、分子線エピタキシャル法、スパッタ法又は化学気相成長法により行うと良い。すなわち、ＧｅやＳｎの蒸着にはＫｎｕｄｓｅｎセルを用い、Ｓｉの蒸着には電子線蒸着装置を用い、分子線エピタキシャル法により真空蒸着を行う方法、ＧｅやＳｎをスパッタして蒸着するスパッタ法、或いは、ＧｅやＳｎを含む反応ガス（ＧｅＨ４、ＳｎＤ４など）を供給して成長させる方法を使用すると良い。Ｇｅ、Ｓｎの蒸着量や供給量を調整してドットサイズを制御するようにすると良い（詳細は後述する）。また、Ｇｅ及びＳｎの蒸着後、蒸着中或いは蒸着前に原子状の水素を前記基板に供給すると良い。これにより、光デバイスとしてより良質なＧｅＳｎ半導体を得ることができる。
【００４５】
ところで、Ｇｅ５及びＳｎ６を単独で蒸着するときの基板温度は３０℃から７００℃までの範囲にすると良い。また、その基板温度は、エピタキシャル成長させたいか、或いは非エピタキシャル成長させたいかによって調整すれば良い。なお、上記(1) (2) のようにＧｅの蒸着とＳｎの蒸着とを分けて別々に行う場合、それぞれの蒸着時の基板温度を異ならせることも可能となる。したがって、Ｇｅの蒸着時の基板温度とＳｎの蒸着時の基板温度とをそれぞれ最適に保持し、Ｇｅ中のＳｎの偏析を低減し、結晶性が良好で、光デバイスに最適な半導体ドットを形成することができる。さらに本発明によれば、安い材料にて安価に半導体デバイスを製造することが可能となり、またＩＶ族半導体のみを使用しているため、既存のＳｉテクノロジーの利用とＳｉ電子デバイスとの融合が可能となる。
【００４６】
また、上記(1)
においてＳｎの蒸着を行うときの基板温度は３０℃から３００℃の範囲にすると良い。さらに、前記(3)
(4) (5) において、Ｇｅの蒸着とＳｎの蒸着を同時に行うときの基板温度は３０℃から３００℃の範囲内にすると良い。
【００４７】
なお、本発明においては、
・  前記ＧｅＳｎ半導体のドット３を埋めるようにＳｉ又はＧｅを蒸着してスペーサー層４を形成する工程（図７(a) (b) 参照）と、
・  該スペーサー層４を熱酸化してスペーサー層側酸化膜１２を形成する工程と（図７(c) 参照）、
・  Ｇｅ５及びＳｎ６を該スペーサー層側酸化膜１２に蒸着することに基づきＧｅＳｎ半導体のドット１３を該スペーサー層側酸化膜表面に作製する工程と（図７(c) 参照）、
を少なくとも１サイクル実施しても良い。この場合のスペーサー層４は、Ｓｉ、Ｇｅ、或いはＳｉＧｅ混晶にて形成すると良く、蒸着によって形成すると良い。スペーサー層を形成する工程、スペーサー層側酸化膜を形成する工程、及びドットを形成する工程のサイクルを複数回実施し、ドット２３，…、スペーサー層１４，…、スペーサー層側酸化膜２２，…を順番に形成していって、多層構成にすると良い。その多層構成の半導体デバイスによりエレクトロルミネッセンス（ＥＬ）デバイスを作製しても良い。
【００４８】
前記基板側酸化膜２又は前記スペーサー層側酸化膜１２は、前記基板１又は前記スペーサー層４を酸素雰囲気中で熱酸化して形成すると良く、その膜厚は１ｎｍ以下（好ましくは０．３ｎｍ以上）にすると良い。このような極薄の基板側酸化膜２を用いた場合、蒸着時の基板温度を調整することにより、ＧｅＳｎ半導体ドットをエピタキシャル成長、非エピタキシャル成長させることを選択することができる。また、このような極薄の基板側酸化膜２を用いた場合、より高密度のＧｅＳｎ半導体ドット３を得ることができる。
【００４９】
なお、ＧｅＳｎ半導体におけるＧｅ：Ｓｎの組成比は下式に示すようにしても良い。
【数５】
2007294778.tif 000005
【００５０】
また、Ｇｅ：Ｓｎの速度比は下式に示す通りにしても良い
【数６】
2007294778.tif 000006
【００５１】
本発明によれば、ＧｅＳｎ半導体のドット３の組成比を適正にすることにより、基板１との格子不整合による歪みを保持させ、直接遷移型半導体を得ることができる。
【００５２】
ところで、ＧｅＳｎ半導体が薄膜やバルク結晶の場合にはエネルギーバンドギャップを調整することができず、既述したように、例え直接遷移型半導体を形成できたとしても光通信への利用が困難な場合もあり得る。これに対し、本発明にて製造されるＧｅＳｎ半導体は微小なドット形状であるので量子サイズ効果（すなわち、ナノサイズのドットにおいてその大きさを制御することによりエネルギーバンドギャップを変化させることができるという効果）を利用することができ、エネルギーバンドギャップを０．６〜０．９ｅＶ程度（好ましくは、０．７〜０．９ｅＶ程度）にして、光通信に利用可能な半導体を得ることができる。つまり、本発明によれば、前記ＧｅＳｎ半導体の組成比、及び該半導体のドットサイズを調整することにより、該半導体のエネルギーバンドギャップを上記適正範囲にして、光通信に利用可能な半導体デバイスを製造することができる。
【００５３】
一方、ＧｅＳｎ半導体を薄膜状に形成した場合には上述のように不整合転位が発生してしまうおそれがあった。これに対し、本発明にて製造されるＧｅＳｎ半導体は上述のように微小なドットであって半球状をしているため、歪エネルギーを低下させることができ、その結果、格子定数の不整合から生じる不整合転位を低減させることができる。該ＧｅＳｎ半導体ドットは、Ｓｉ基板上に直接形成しても、転位を生じずに成長させることが可能である。
【００５４】
また、本発明により作製されるＧｅＳｎ半導体が上述のように微小なドットであるため、１個当たりのドットに含まれる不純物や点欠陥の数を少なくできる。例えば、薄膜の場合には平均１０１８個／ｃｍ３の割合で不純物や点欠陥を含んでしまうような場合でも、１０ナノメータースケールの微結晶の場合、１個のドット中には不純物や点欠陥は０−１個程度しか存在し得ない。
【実施例１】
【００５５】
本実施例では、図７(d) に示す多層構造のＧｅＳｎ半導体デバイスを作製した。
【００５６】
まず、図１に示すように、１０−４Ｐａ程度の酸素圧力下でＳｉ基板１を熱酸化し、極薄Ｓｉ酸化膜（基板側酸化膜）２を得た。次に、図５(a) に示すように、蒸着装置７を用いて、超高真空下で、基板温度６５０℃でＧｅ５を蒸着して核５Ａを酸化膜上に形成し、その後、同図(b) に示すように、蒸着装置７及び８を用いて、超高真空下で、基板温度１００℃程度で、Ｇｅ５とＳｎ６を蒸着してＧｅＳｎ半導体ドット３を形成した。この条件ではＧｅＳｎ半導体ドットはエピタキシャル成長している。そして、形成したＧｅＳｎ半導体ドット３を埋めるようにＳｉのスペーサー層（図７(b)
の符号４参照）を形成し、該スペーサー層４を熱酸化して酸化膜１２を形成し、該酸化膜１２の表面には上述と同様の方法でＧｅＳｎ半導体ドット１３を形成した（同図(c)
参照）。そして、スペーサー層４，１４，…の形成、酸化膜１２，２２，…の形成、ＧｅＳｎ半導体ドット１３，２３，…の形成を順次繰り返して半導体デバイスを作製した（同図(d)
参照）。
【００５７】
なお、本実施例では上述の方法で複数の半導体デバイスを作成したが、各デバイスの半導体ドットの径は、Ｇｅ及びＳｎの蒸着量を調整することにより、１ｎｍから２０ｎｍの範囲で異ならせた。また、ＧｅとＳｎの蒸着速度比を１−ｘ：１（但し、０．０５≦ｘ≦０．２２）の範囲で変化させて、各デバイスの半導体ドットの組成比を異ならせた。作製したいずれのデバイスにおいても、半導体ドットの面密度は１０１２ｃｍ−２程度となり高密度であった。図９にＧｅＳｎ半導体ドットの走査トンネル顕微鏡（ＳＴＭ）像と反射高速電子線解析（ＲＨＥＥＤ）図形を示す。
【実施例２】
【００５８】
本実施例では、図１０に示す構造のＥＬデバイス（半導体デバイス）を作製した。まず、Ｐ型のシリコン基板１上に基板側酸化膜２を形成し、ＧｅＳｎ半導体ドット３，１３，…、スペーサー層４，１４，…、スペーサー層側酸化膜１２，２２，…を多層に形成し、その後、Ｎ型となるようにドーパントを入れてＳｉを蒸着しＮ型Ｓｉ薄膜４０にてキャップをした。さらに、蒸着法を用いて、透明電極４１、ＡｕＧａ電極４２、Ａｌ電極４３を図示の位置にそれぞれ形成した。本実施例によれば、良質のＥＬデバイスを得ることができた。
【産業上の利用可能性】
【００５９】
ＧｅとＳｎを蒸着してＧｅＳｎ半導体ドットを形成することによって、光デバイス材料の用途に適用できる。
【図面の簡単な説明】
【００６０】
【図１】図１は、単結晶Ｓｉ、Ｇｅ、或いはＳｉＧｅ基板に基板側酸化膜を形成する様子を示す模式図である。
【図２】図２は、Ｇｅを蒸着した後にＳｎを蒸着してＧｅＳｎ半導体デバイスを作製する様子を示す模式図である。
【図３】図３は、Ｓｎを蒸着した後にＧｅを蒸着して半導体デバイスを作製する様子を示す模式図である。
【図４】図４は、Ｇｅ及びＳｎを同時に蒸着してＧｅＳｎ半導体デバイスを作製する様子を示す模式図である。
【図５】図５は、Ｇｅを蒸着した後にＧｅ及びＳｎの同時蒸着を行って半導体デバイスを作製する様子を示す模式図である。
【図６】図６は、Ｓｎを蒸着した後にＧｅ及びＳｎを蒸着してＧｅＳｎ半導体デバイスを作成する様子を示す模式図である。
【図７】図７は、多層の半導体デバイスを作製する様子を示す模式図である。
【図８】図８(a) はエピタキシャル成長時の様子を説明するための模式図であり、(b) は非エピタキシャル成長時の様子を説明するための模式図である。
【図９】図９は、ＧｅＳｎ半導体ナノドットの走査トンネル顕微鏡（ＳＴＭ）像と反射高速電子回折（ＲＨＥＥＤ）図形を示す写真である。
【図１０】図１０は、半導体デバイスの構造の一例を示す模式図である。
【符号の説明】
【００６１】
１        基板
２        基板側酸化膜
３        ＧｅＳｎ半導体のドット
４        スペーサー層
５        Ｇｅ
５Ａ      Ｇｅの核
６        Ｓｎ
１２      スペーサー層側酸化膜
１３      ＧｅＳｎ半導体のドット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図９】
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