(57)【要約】【課題】簡略な工程で生産性良く半導体装置を製造することが可能な半導体装置の製造方法を得ること。【解決手段】半導体基板上にゲート絶縁膜を介して複数のゲート電極を形成する工程と、ゲート電極を覆う絶縁膜を形成する工程と、ゲート電極の表面を露出させる工程と、半導体基板上に絶縁膜とのエッチング選択比が大きい金属膜を形成し、該金属膜をエッチングして少なくともゲート電極のうちシリサイド化を行わないゲート電極上に該ゲート電極のシリサイド化を防止するシリサイド化防止膜を形成する工程と、シリサイド化防止膜で覆われていないゲート電極上に、シリサイド膜形成用の金属膜を形成する工程と、ゲート電極と金属膜とを反応させ、該ゲート電極をシリサイド化する工程と、シリサイド膜形成用の金属膜のうち未反応の金属膜とシリサイド化防止膜とを除去する工程と、半導体基板上に層間絶縁膜を形成する工程と、を含む。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して複数のゲート電極を形成する工程と、
前記ゲート電極を覆う絶縁膜を形成する工程と、
前記絶縁膜を平坦化して前記ゲート電極の表面を露出させる工程と、
前記半導体基板上に前記絶縁膜とのエッチング選択比が大きい金属膜を形成し、該金属膜をエッチングして少なくとも前記ゲート電極のうちシリサイド化を行わないゲート電極上に該ゲート電極のシリサイド化を防止するシリサイド化防止膜を形成する工程と、
少なくとも前記ゲート電極のうち前記シリサイド化防止膜で覆われていないゲート電極上に、シリサイド膜形成用の金属膜を形成する工程と、
前記シリサイド化防止膜で覆われていないゲート電極と前記金属膜とを反応させ、該ゲート電極をシリサイド化する工程と、
前記シリサイド膜形成用の金属膜のうち未反応の金属膜と前記シリサイド化防止膜とを除去する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜とのエッチング選択比が大きい金属膜として、金属窒化膜を用いること
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記金属窒化膜として、チタン窒化膜、タングステン窒化膜およびタンタル窒化膜からなる群より選択される少なくとも１種の膜を用いること
を特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜とのエッチング選択比が大きい金属膜として、シリサイド反応が生じる温度が前記ゲート電極をシリサイド化する温度より高温である金属膜を用いること
を特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものであり、特に、全てシリサイド化したゲート電極を有するトランジスタと、シリサイド化せずにシリコンからなるゲート電極を有するトランジスタとが共存する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、４５ｎｍ以降のＳＯＣ（System On a Chip）デバイスにおいては、ゲート電極をシリコン膜でパターニングし、トランジスタのソース・ドレイン領域を形成した後、シリコン膜を全てシリサイド化するフルシリサイドと呼ばれるプロセスが研究されている。
【０００３】
このような従来のプロセスにおいては、まず、半導体基板上にゲート絶縁膜を介してシリコン膜からなるゲート電極をたとえば１００ｎｍ〜１５０ｎｍ程度の膜厚で形成し、つぎにイオン注入、熱処理の組み合わせにより、ソース・ドレイン領域を形成する。
【０００４】
つぎに、ゲート絶縁膜、ゲート電極の側壁に酸化膜からなるサイドウォールを形成する。その後、絶縁膜としてたとえばシリコン酸化膜を形成し、ＣＭＰ（化学機械研磨法）によりこの絶縁膜を平坦化するとともにその膜厚を減じ、ゲート電極の表面を露出させる。その後、金属膜としてたとえばニッケル膜を形成し、熱処理を施した後、シリコンからなるゲート電極を全てニッケルシリサイド化する。
【０００５】
しかしながら、回路部の領域はゲート電極をシリサイド化せずにシリコン膜のまま残す必要がある。この場合には、金属膜を形成する前に、シリサイド化を防止したい領域にシリサイド化防止膜（シリサイドブロッキング膜）としてシリコン酸化膜やシリコン窒化膜を形成する（たとえば、特許文献１、特許文献２、特許文献３参照）。
【０００６】
たとえば、素子分離１０３を形成した半導体基板１０１上にゲート絶縁膜１０５を介してシリコン膜からなるゲート電極１０７を形成し、つぎにイオン注入、熱処理の組み合わせによりソース・ドレイン領域１０９を形成する。つぎに、ゲート絶縁膜１０５、ゲート電極１０７の側壁に酸化膜からなるサイドウォール１１１を形成する。そして、絶縁膜１１３としてたとえばシリコン酸化膜を形成し、ＣＭＰ（化学機械研磨法）によりこの絶縁膜１１３を平坦化するとともにその膜厚を減じ、ゲート電極１０７の表面を露出させる。
【０００７】
このようにゲート電極１０７の表面を露出させた後、上述した金属膜を形成する前に、シリサイド化防止膜を形成するためのシリコン酸化膜を１０ｎｍ〜２０ｎｍ程度の膜厚で形成し、この上にエッチングマスクを形成する。そして、このエッチングマスクを用いてドライエッチング法によりシリコン酸化膜をパターニングする。これにより、たとえば図３−１に示すようなシリサイド化防止膜１１５を形成することができる。
【０００８】
つぎに、金属膜１１７として、図３−２に示すようにたとえば膜厚２００ｎｍ〜６００ｎｍ程度のニッケル膜をスパッタ法、ＣＶＤ法により、形成する。また、金属膜（ニッケル膜）１１７の表面には、次工程での熱処理時に金属膜（ニッケル膜）１１７が酸化することを防止するための酸化防止膜１１９を形成する。
【０００９】
つぎに、熱処理によりゲート電極１０７のシリコンと金属膜（ニッケル膜）１１７とを反応させて金属シリサイド（ニッケルシリサイド）膜を形成し、シリコン膜が全てシリサイド化された金属シリサイド（ニッケルシリサイド）膜からなるゲート電極１０７ａを形成する。このとき、シリサイド化防止膜１１５が存在する領域では、ゲート電極１０７のシリコン膜と金属膜（ニッケル膜）１１７とは反応せず、シリコン膜からなるゲート電極１０７がそのまま残存する。また、金属シリサイドの組成、たとえば金属膜であるニッケルとシリコンとの組成比は、形成する金属膜（ニッケル膜）１１７の膜厚により制御することができる。
【００１０】
その後、未反応の金属膜（ニッケル膜）１１７を、硫酸と過酸化水素水との混合液により除去する。未反応の金属膜（ニッケル膜）１１７を除去後の状態を図３−３に示す。そして、図３−４に示すように層間絶縁膜１２１を形成し、トランジスタを覆う。最後にトランジスタにつながる配線を形成し、デバイスが完成する。
【００１１】
【特許文献１】特開２００５−２２３０８５号公報
【特許文献２】特開２００４−７１９９１号公報
【特許文献３】特開平１１−３１２７８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来の技術によれば、シリサイド化防止膜１１５をパターニングする際のドライエッチング時に、製造プロセスマージン確保上必要なオーバーエッチングにより、下地のトランジスタを囲むシリコン酸化膜からなるサイドウォール１１１および絶縁膜１１３をエッチングし、実際には図３−５に示すように該サイドウォール１１１および絶縁膜１１３の膜厚が減少する場合が生じる。この場合には、ゲート電極１０７はエッチングされないため、図３−５に示すようにゲート電極１０７の上部がサイドウォール１１１および絶縁膜１１３より突出する。
【００１３】
この後、ゲート電極１０７をシリサイド化するための金属膜１１７として、たとえばニッケルを形成する。ニッケル膜は、つぎにランプアニール等の熱処理によりシリサイドするが、ニッケル膜の表面が酸化されることを防止するために、図３−６に示すように最表面に酸化防止膜１１９としてたとえばチタン窒化膜を形成する。この状態でゲート電極１０７のシリサイド化を行う場合には、図３−６に示すように、ゲート電極１０７の表面が突出しているため、該ゲート電極１０７の上部だけではなく、突出している側面においてもゲート電極１０７のシリコン膜と金属膜（ニッケル膜）１１７とが接触する。
【００１４】
このシリサイド化においては、金属膜（ニッケル膜）１１７とゲート電極１０７のシリコン膜との接触面から金属（ニッケル）が拡散してシリサイド膜が形成される。このため、ゲート電極１０７における突出した側面の面積の量が増加すると、最悪の場合にはシリサイド膜の金属組成が増加することとなる。金属シリサイド膜の組成の変動は、ゲート電極１０７ａの仕事函数の変化を引き起こし、これによりトランジスタのしきい値が変動する。そして、トランジスタの閾値が変動することにより、トランジスタの性能が変動し、デバイスの歩留まりが低下する、という問題がある。
【００１５】
また、ゲート電極１０７のシリコン膜をシリサイド化を防止する領域（以下、シリサイド化防止領域と呼ぶ）にはシリサイド化防止膜１１５が形成されるため、ゲート電極１０７のシリコン膜をシリサイド化を防止する領域とゲート電極１０７のシリコン膜をシリサイド化する領域（以下、シリサイド化領域と呼ぶ）とに、その高さに差が生じる。
【００１６】
さらに、ゲート電極１０７のシリコン膜をシリサイド化する領域の絶縁膜１１３は図３−５に示すようにシリサイド化防止膜１１５のパターニング時のオーバーエッチングにより膜厚が減少するため、図３−７に示すようにシリサイド化防止領域とシリサイド化領域とで高さの差（段差）が拡大する。このため、層間絶縁膜１２１を形成した後に、さらに平坦化のプロセスが必要になるという問題がある。このような問題は、シリサイド化防止膜１１５としてシリコン窒化膜を用いた場合においても同様に生じる。
【００１７】
本発明は、上記に鑑みてなされたものであって、簡略な工程で生産性良く半導体装置を製造することが可能な半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１８】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介して複数のゲート電極を形成する工程と、ゲート電極を覆う絶縁膜を形成する工程と、絶縁膜を平坦化してゲート電極の表面を露出させる工程と、半導体基板上に絶縁膜とのエッチング選択比が大きい金属膜を形成し、該金属膜をエッチングして少なくともゲート電極のうちシリサイド化を行わないゲート電極上に該ゲート電極のシリサイド化を防止するシリサイド化防止膜を形成する工程と、少なくともゲート電極のうちシリサイド化防止膜で覆われていないゲート電極上に、シリサイド膜形成用の金属膜を形成する工程と、シリサイド化防止膜で覆われていないゲート電極と金属膜とを反応させ、該ゲート電極をシリサイド化する工程と、シリサイド膜形成用の金属膜のうち未反応の金属膜とシリサイド化防止膜とを除去する工程と、半導体基板上に層間絶縁膜を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１９】
この発明によれば、シリサイド防止膜をチタン窒化膜で形成するため、シリサイド化防止膜をパターニングする際のエッチングにより下地の絶縁膜をエッチングすることない。このため、ゲート電極が絶縁膜から突出することが防止される。したがって、この発明によれば、ゲート電極が絶縁膜から突出したことに起因して金属シリサイド膜の組成が変動して最終的にデバイスの歩留まりが低下することを効果的に防止することができる。
【００２０】
また、シリサイド化の工程の後に、シリサイド膜形成用の金属膜のうち未反応の金属膜とシリサイド化防止膜とを除去するため、その後に層間絶縁膜が形成されても高さの差（段差）が発生せず、層間絶縁膜の平坦化プロセスが不要である。
【００２１】
したがって、本発明によれば、簡略な工程で生産性良く半導体装置を製造することができる、という効果を奏する。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明にかかる半導体装置の製造方法の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【００２３】
実施の形態
図１は、本発明の実施の形態にかかる半導体装置の概略構成を示す図である。この半導体装置は、本発明にかかる半導体装置の製造方法により作製したものである。図１に示すように、本実施の形態にかかる半導体装置は、半導体基板１の表層に、各素子を分離するための素子分離３と、素子分離３間の領域であって素子が形成される能動領域に互いに距離を隔ててソース・ドレイン領域９が形成されている。
【００２４】
そして、ソース・ドレイン領域９に挟まれた領域には、図１に示すように半導体基板１側から、酸化膜からなるゲート絶縁膜５およびゲート電極７がこの順で積層されたゲート構造が形成されている。また、ゲート絶縁膜５、ゲート電極７の側壁には、酸化膜からなるサイドウォール１１が形成されている。
【００２５】
つぎに、この半導体装置の製造方法について説明する。まず、従来周知のトランジスタの製造方法により、素子分離３を形成した半導体基板１上にゲート絶縁膜５を介してシリコン膜からなるゲート電極７を形成し、つぎにイオン注入、熱処理の組み合わせによりソース・ドレイン領域１０９を形成する。
【００２６】
つぎに、ゲート絶縁膜５およびゲート電極７の側壁に、酸化膜からなるサイドウォール１１を形成する。サイドウォール１１を形成後の状態を図２−１に示す。そして、図２−２に示すように絶縁膜１３としてたとえばシリコン酸化膜をゲート電極７の高さより厚い膜厚で形成し、トランジスタを覆う。その後、ＣＭＰ（化学機械研磨法）、レジストエッチバック法により該絶縁膜１３の膜厚を減じ、図２−３に示すようにゲート電極７の表面を露出させる。このとき、絶縁膜１３とゲート電極７との高さとは略同一となる。
【００２７】
つぎに、ゲート電極７のシリサイド化を防止するためのシリサイド化防止膜形成用のチタン窒化膜を、たとえばスパッタ法により膜厚１０ｎｍ〜１５ｎｍ程度に形成する。その後、チタン窒化膜上にエッチングマスクを形成し、該エッチングマスクを用いてチタン窒化膜をパターニングする。
【００２８】
ここで、チタン窒化膜をパターニングするエッチング法としてウェットエッチング法を用いることで、十分なエッチング選択性が得られる。たとえば、過酸化水素水、塩酸と過酸化水素水の混合液等によりウェットエッチングを行うことにより、ゲート電極７のシリコン膜および絶縁膜１３のシリコン酸化膜をエッチングすることなく、チタン窒化膜のみをエッチングして、図２−４に示すようにシリサイド化防止膜１５を形成することができる。
【００２９】
つぎに、半導体基板１上に、すなわちゲート電極７上、絶縁膜１３上およびシリサイド化防止膜１５上に、図２−５に示すように金属膜１７としてニッケル膜をたとえばスパッタ法により形成する。さらに、金属膜（ニッケル膜）１７の表面には、次工程での熱処理時に金属膜（ニッケル膜）１７が酸化することを防止するために、図２−５に示すように酸化防止膜１９としてチタン窒化膜を形成する。なお、この酸化防止膜（チタン窒化膜）１９は、熱処理時の金属膜（ニッケル膜）１７の酸化が抑制されれば、必ずしも必要なわけではない。
【００３０】
つぎに、ゲート電極７のシリコン膜と金属膜１７とをランプアニール法により反応させて（温度３５０〜５００℃）、金属シリサイド（ニッケルシリサイド）膜を形成し、シリコン膜が全てシリサイド化された金属シリサイド（ニッケルシリサイド）膜からなるゲート電極７ａを形成する。このとき、シリサイド化防止膜１５が存在する領域では、ゲート電極７のシリコン膜と金属膜（ニッケル膜）１７とは反応せず、シリコン膜からなるゲート電極７がそのまま残存する。また、金属シリサイドの組成、たとえば金属膜であるニッケルとシリコンとの組成比は、形成する金属膜（ニッケル膜）１７の膜厚により制御することができる。なお、本例ではニッケル膜とチタン窒化膜とを同時に除去したが、それぞれ別に除去を行っても良いが、同時工程で除去することにより製造工程の簡略化が可能である。
【００３１】
その後、未反応の金属膜（ニッケル膜）１７を、硫酸と過酸化水素水との混合液により同時に除去する。このとき、シリサイド化防止膜１５であるチタン窒化膜も同時に除去される。未反応の金属膜（ニッケル膜）１７を除去後の状態を図２−６に示す。そして、図２−７に示すように層間絶縁膜２１を形成し、トランジスタを覆う。最後にトランジスタにつながる配線を形成し（図示せず）、デバイスが完成する。
【００３２】
上述したように、本実施の形態にかかる半導体装置の製造方法においては、金属膜とシリコン膜との反応を防止し、ゲート電極７のシリサイド化を防止するためのシリサイド化防止膜１５として、絶縁膜１３のシリコン酸化膜との選択比の大きいチタン窒化膜を形成する。シリサイド化防止膜１５としてチタン窒化膜を形成することにより、本実施の形態においては、シリサイド化防止膜１５をパターニングする際のエッチングにより下地の絶縁膜をエッチングすることなく、ゲート電極７が絶縁膜１３から突出した状態とされることを防止することができる。
【００３３】
これにより、ゲート電極７が絶縁膜１３から突出したことに起因してシリサイド膜の組成が変動することを防止でき、ゲート電極７ａの仕事函数の変化およびトランジスタのしきい値が変動を防止することができる。そして、トランジスタのしきい値の変動に起因してトランジスタの性能が変動することを防止し、トランジスタの性能の変動によるデバイスの歩留まりの低下を効果的に防止することができる。
【００３４】
また、上述したように、本実施の形態にかかる半導体装置の製造方法においては、未反応金属膜を除去する工程において該未反応金属膜と同時に除去できるシリサイド化防止膜１５として、チタン窒化膜を形成する。シリサイド化防止膜１５としてチタン窒化膜を形成することにより、ゲート電極７をシリサイド化した後に、未反応金属膜（ニッケル膜）を除去する際にシリサイド化防止膜１５も除去することができる。これにより、その後に形成する層間絶縁膜２１におけるシリサイド化防止領域とシリサイド化領域との間の高さの差（段差）の発生を防止することができ、層間絶縁膜２１の平坦化プロセスが不要である。
【００３５】
したがって、本実施の形態にかかる半導体装置の製造方法によれば、デバイスの歩留まりの低下を防止して、全てシリサイド化したゲート電極７ａを有するトランジスタと、シリサイド化せずにシリコン膜からなるゲート電極７を有するトランジスタとが共存する高性能な半導体装置を、簡略な工程で生産性良く低コストで製造することができる、という効果を奏する。
【００３６】
なお、上記においては、ゲート電極７のシリコン膜のシリサイド化を防止するシリサイド化防止膜としてチタン窒化膜を形成したが、本発明においてシリサイド化防止膜１５はチタン窒化膜に限定されるものではない。本発明におけるシリサイド化防止膜１５としては、絶縁膜１３のシリコン酸化膜との選択比が大きく、金属膜とシリコン膜との反応を防止し、シリコン、絶縁膜、シリサイド膜を高選択比で除去できる膜であれば種々の膜を用いることが可能である。このような膜としては、たとえば、タングステン窒化膜やタンタル窒化膜のような他の金属窒化膜を挙げることができる。
【００３７】
また、このような本発明におけるシリサイド化防止膜としては、絶縁膜１３のシリコン酸化膜との選択比が大きく、シリサイドを形成するための金属膜（たとえばニッケル膜）とシリコンとが反応する温度ではシリサイド反応しない金属膜であり、且つシリコン、絶縁膜、シリサイド膜を高選択に除去できる膜を用いることもできる。すなわち、シリサイド反応が生じる温度が、ゲート電極をシリサイド化する温度より高温である金属膜であっても良い。このような金属膜としては、たとえばタングステン膜を用いることができる。
【００３８】
シリサイド反応温度が、ゲート電極７をシリサイド化する温度より高温であることにより、シリサイド形成の工程において金属膜とシリコン膜との反応を確実に防止することができ、チタン窒化膜の場合と同様に本発明の効果を得ることができる。
【００３９】
また、上記においては、ゲート電極７としてシリコン膜からなるゲート電極７を例に説明したが、本発明においてゲート電極はシリコン膜からなるゲート電極に限定されるものではない。たとえば、シリコン膜からなるゲート電極の他に、シリコンとゲルマニウムとの化合物からなるゲート電極を用いることも可能である。
【００４０】
また、上記においては、金属シリサイドを形成するための金属として、ニッケル（Ｎｉ）を用いた場合を例に説明したが、本発明において金属シリサイドを形成する金属はニッケル（Ｎｉ）に限定されるものではない。本発明において金属シリサイドを形成する金属としては、ニッケル（Ｎｉ）の他に、コバルト（Ｃｏ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、エルビウム（Ｅｒ）、ハフニウム（Ｈｆ）等の他の金属、これらの２種以上の合金を用いることもできる。また、サイドウォール膜もしくはゲート電極を覆う絶縁膜としては、シリコン酸化膜の他に、シリコン窒化膜のような他の絶縁膜であっても良い。
【産業上の利用可能性】
【００４１】
以上のように、本発明にかかる半導体装置の製造方法は、全てシリサイド化したゲート電極を有するトランジスタと、シリサイド化せずにシリコンからなるゲート電極を有するトランジスタとが共存する半導体装置の製造に有用である。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態にかかる半導体装置の概略構成を示す図である。
【図２−１】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図２−２】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図２−３】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図２−４】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図２−５】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図２−６】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図２−７】本発明の実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図３−１】従来の半導体装置の製造方法を説明するための断面図である。
【図３−２】従来の半導体装置の製造方法を説明するための断面図である。
【図３−３】従来の半導体装置の製造方法を説明するための断面図である。
【図３−４】従来の半導体装置の製造方法を説明するための断面図である。
【図３−５】従来の半導体装置の製造方法を説明するための断面図である。
【図３−６】従来の半導体装置の製造方法を説明するための断面図である。
【図３−７】従来の半導体装置の製造方法を説明するための断面図である。
【符号の説明】
【００４３】
１  半導体基板
３  素子分離
５  ゲート絶縁膜
７  ゲート電極
７ａ  ゲート電極
９  ソース・ドレイン領域
１１  サイドウォール
１３  絶縁膜
１５  シリサイド化防止膜
１７  金属膜
１９  酸化防止膜
２１  層間絶縁膜
１０１  半導体基板
１０３  素子分離
１０５  ゲート絶縁膜
１０７  ゲート電極
１０７ａ  ゲート電極
１０９  ソース・ドレイン領域
１１１  サイドウォール
１１３  絶縁膜
１１５  シリサイド化防止膜
１１７  金属膜
１１９  酸化防止膜
１２１  層間絶縁膜
【図１】
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【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図２−５】
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【図２−６】
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【図２−７】
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【図３−１】
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【図３−２】
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【図３−３】
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【図３−４】
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【図３−５】
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【図３−６】
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【図３−７】
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