(57)【要約】【課題】強誘電体メモリのデータ転送能力を向上させ、さらにそのような強誘電体メモリを活用して、高速で信頼性の高い半導体記憶装置、ファイル記憶装置、およびコンピュータシステムを提供する。【解決手段】強誘電体メモリにおいて、第１ステップ＜１１＞で読み出された複数ワードのデータを、第２ステップ＜１２＞において内部のアドレスカウンタ４３を用いて、連続して一括転送する機構が備えられている。また、第３ステップ＜１３＞も、複数ワードの転送終了後の後処理として一回実施するのみで良い。【選択図】図５
2007058940.tif 000002
【特許請求の範囲】
【請求項１】
ビット線に接続され、ワード線により選択駆動される選択トランジスタと、第１電極が選択トランジスタに接続され、第２電極がプレート線に接続された強誘電体キャパシタとを有し、強誘電体膜の分極状態によって２値を記憶する、複数のメモリセルを含む強誘電体メモリセルアレイと、
上記ビット線に接続され、カラムアドレスにより選択されるセンスアンプと、
カラムアドレスを発生可能な内部カウンタと、を有し、
データアクセスが、
ロウアドレスに従ってワード線およびプレート線を選択されたメモリセルから複数ワードのデータが読み出され、センスアンプに格納される第１ステップと、
カラムアドレスからセンスアンプが選択され、外部との間でデータの入出力が行われる第２ステップと、
センスアンプのデータがメモリセル群に書き戻される第３ステップと、
により実施され、
上記第１ステップで上記センスアンプに読み出されたワード群に対して、上記内部カウンタで発生させたカラムアドレスを用いて上記第２ステップを繰り返し実行することで、データを連続的に入力または出力転送する機能を有する
記憶装置。
【請求項２】
上記データアクセス時の第２ステップにおいて、出力データに対してはエラー訂正のための復号化処理を、入力データに対しては符号化処理を施す機能を有する
請求項１記載の記憶装置。
【請求項３】
上記内部カウンタは、連続したカラムアドレスを供給し、
上記第２ステップの内部が複数ステージに分割され、パイプライン化されて繰り返し実行されることにより、データが連続的に入力または出力転送される
請求項１記載の記憶装置。
【請求項４】
出力レジスタを有し、
上記第２ステップにおいて、少なくとも、
上記内部カウンタが更新され、発生したカラムアドレスからセンスアンプが選択される第１ステージと、
選択された上記センスアンプのデータが上記出力レジスタにラッチされ、外部に出力される第２ステージとの処理がパイプライン化されている
請求項１記載の記憶装置。
【請求項５】
上記第１ステージで、さらに選択された上記センスアンプのデータにエラー訂正のための復号化処理を施す機能を有する
請求項４記載の記憶装置。
【請求項６】
入力レジスタを有し、
上記復号化されたデータが上記入力レジスタにラッチされ、再度符号化されて、センスアンプに書き戻される第３ステージを有し、
上記第１ステージで復号化されたデータに対して上記第２ステージと上記第３ステージの処理が並列に実行される
請求項５記載の記憶装置。
【請求項７】
上記強誘電体メモリをキャッシュメモリとし、主記憶媒体としてハードディスクまたはフラッシュメモリを主記憶媒体とし、
上記強誘電体メモリが、
ビット線に接続され、ワード線により選択駆動される選択トランジスタと、第１電極が選択トランジスタに接続され、第２電極がプレート線に接続された強誘電体キャパシタとを有し、強誘電体膜の分極状態によって２値を記憶する、複数のメモリセルを含む強誘電体メモリセルアレイと、
上記ビット線に接続され、カラムアドレスにより選択されるセンスアンプと、
カラムアドレスを発生可能な内部カウンタと、を有し、
データアクセスが、
ロウアドレスに従ってワード線およびプレート線を選択されたメモリセルから複数ワードのデータが読み出され、センスアンプに格納される第１ステップと、
カラムアドレスからセンスアンプが選択され、外部との間でデータの入出力が行われる第２ステップと、
センスアンプのデータがメモリセル群に書き戻される第３ステップと、
により実施され、
上記第１ステップで上記センスアンプに読み出されたワード群に対して、上記内部カウンタで発生させたカラムアドレスを用いて上記第２ステップを繰り返し実行することで、データを連続的に入力または出力転送する機能を有する
ファイル記憶装置。
【請求項８】
システムメモリと、
上記メモリシステムとデータの授受を行う処理ユニットと、を有し、
上記システムメモリは強誘電体メモリを含み、
上記強誘電体メモリが、
ビット線に接続され、ワード線により選択駆動される選択トランジスタと、第１電極が選択トランジスタに接続され、第２電極がプレート線に接続された強誘電体キャパシタとを有し、強誘電体膜の分極状態によって２値を記憶する、複数のメモリセルを含む強誘電体メモリセルアレイと、
上記ビット線に接続され、カラムアドレスにより選択されるセンスアンプと、
カラムアドレスを発生可能な内部カウンタと、を有し、
データアクセスが、
ロウアドレスに従ってワード線およびプレート線を選択されたメモリセルから複数ワードのデータが読み出され、センスアンプに格納される第１ステップと、
カラムアドレスからセンスアンプが選択され、外部との間でデータの入出力が行われる第２ステップと、
センスアンプのデータがメモリセル群に書き戻される第３ステップと、
により実施され、
上記第１ステップで上記センスアンプに読み出されたワード群に対して、上記内部カウンタで発生させたカラムアドレスを用いて上記第２ステップを繰り返し実行することで、データを連続的に入力または出力転送する機能を有する
コンピュータシステム。
【請求項９】
上記処理ユニットはキャッシュメモリを有し、上記強誘電体メモリは当該キャッシュメモリを介してアクセスされる
請求項８記載のコンピュータシステム。
【請求項１０】
システムメモリと、
上記メモリシステムとシステムバスを介してデータの授受を行う処理ユニットと、
上記システムバスと、インターフェース回路を介して接続され、キャッシュメモリを含むファイル記憶装置と、を有し、
上記システムメモリおよび上記ファイル記憶装置のキャッシュメモリの少なくとも一方が強誘電体メモリを含み、
上記強誘電体メモリが、
ビット線に接続され、ワード線により選択駆動される選択トランジスタと、第１電極が選択トランジスタに接続され、第２電極がプレート線に接続された強誘電体キャパシタとを有し、強誘電体膜の分極状態によって２値を記憶する、複数のメモリセルを含む強誘電体メモリセルアレイと、
上記ビット線に接続され、カラムアドレスにより選択されるセンスアンプと、
カラムアドレスを発生可能な内部カウンタと、を有し、
データアクセスが、
ロウアドレスに従ってワード線およびプレート線を選択されたメモリセルから複数ワードのデータが読み出され、センスアンプに格納される第１ステップと、
カラムアドレスからセンスアンプが選択され、外部との間でデータの入出力が行われる第２ステップと、
センスアンプのデータがメモリセル群に書き戻される第３ステップと、
により実施され、
上記第１ステップで上記センスアンプに読み出されたワード群に対して、上記内部カウンタで発生させたカラムアドレスを用いて上記第２ステップを繰り返し実行することで、データを連続的に入力または出力転送する機能を有する
コンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリを含む記憶装置、ファイル記憶装置、およびコンピュータシステムに関するものであり、強誘電体メモリのデータ転送能力を向上させ、さらにそのような強誘電体メモリを活用して、高速で信頼性の高いファイル記憶装置を実現するものである。
【背景技術】
【０００２】
近年、新規なメモリ材料を用いた、さまざまな半導体メモリが提案されている。これらのメモリの多くは不揮発性でありながら高速なランダムアクセス動作が可能であり、「次世代メモリ」として今後の応用が有望視されている。
【０００３】
その代表的な例としては、強誘電体メモリが挙げられる。現在主流となっている強誘電体メモリのセル構造と動作は、特許文献１（ＵＳ４８７３６６４）においてＳ．Ｓｈｅｆｆｅｉｅｌｄらが提案したものである。
【０００４】
図１は、特許文献１等に記載された強誘電体メモリの構成例を示す回路図である。
【０００５】
この強誘電体メモリ１０は、メモリセルを一つのアクセストランジスタ１１と一つの強誘電体キャパシタ１２で構成するものであり、強誘電体キャパシタの分極方向に従って２値、すなわち１ビットを記憶する。
また、図１において、ＢＬ１１，ＢＬ１２はビット線を、ＷＬ１１はワード線を、ＰＬ１１はプレート線を、１３はワード線デコーダおよびドライバ（ＷＬＤＤ）を、１４はプレート線デコーダおよびドライバ（ＰＬＤＤ）を、１５はセンスアンプ（ＳＡ）を、それぞれ示している。
【０００６】
たとえば、強誘電体メモリ１０において、ワード線ＷＬ１１を選択し、さらにプレート線ＰＬ１１にパルスを印加すると、メモリセルの強誘電体キャパシタ１２の対向電極に接続されたビット線ＢＬ１１には読み出し信号が現れる。
【０００７】
この様子を図２のヒステリシスカーブに関連付けて説明する。図２において、横軸は強誘電体キャパシタに印加される電圧、縦軸は分極量を示す。
【０００８】
読み出しの初期状態ではプレート線ＰＬ１１およびビット線ＢＬ１１が０Ｖにイコライズされており、かつビット線ＢＬ１１は浮遊状態となっている。強誘電体キャパシタ１２は記憶されたデータに従って異なる方向に分極しており、たとえば”０”では（Ｈ０）、”１”では（Ｈ１）の状態にある。
ここでプレート線ＰＬ１１にＶｃｃパルスを印加することで、両キャパシタには略Ｖｃｃが印加され、両者はともに（Ｈ２）の状態に移行する。これに伴って初期状態からの分極変異量の差に対応する信号差が”０”と”１”の読み出し信号差としてビット線ＢＬ１１に現れる。
【０００９】
すなわち”１”データが保存され、状態が”Ｈ１”にあったときのみ強誘電キャパシタが分極反転し、その反転に相応した信号差がビット線ＢＬ１１に現れる。
具体的には、ビット線ＢＬ１１の電位は、分極反転した”１”読み出し時の方が、分極反転しない”０”読み出し時より高くなる。
ここでたとえば”１”信号と”０”信号の中間的電位を参照信号として供給し、読み出し信号と参照信号を差動型センスアンプで比較することで、上記読み出し信号が”１”であるか”０”であるかを判定することができる。
さらに上記強誘電体メモリには、相補的にデータを記憶した２個のメモリセルを用いて１ビットを記憶するケースもある。そのような形態ではセンスアンプに接続されるビット線対に、各々のメモリセルから相補的なデータが読み出され、その信号の差異をセンスアンプで比較判定する。したがって別途参照電位を生成する必要は無い。
【００１０】
なお、このような読み出しの際、メモリセル内のキャパシタのデータは一旦破壊されることになる。したがって、アクセス終了時には、センスアンプに読み出されたデータを再度メモリセルに書き戻す必要がある。この場合、センスアンプで増幅された信号がビット線ＢＬ１１に伝達された状態で、プレート線ＰＬ１１にパルスを印加し、キャパシタ１２の対向電極間に電圧を与えて、強誘電体膜を再度分極させる。
【００１１】
また、特許文献２（特開２００２−１９７８５７号公報）や特許文献３（特開平０９−１２１０３２号公報）、または特許文献４（特開２００２−１９７８５７号公報）においては、上記強誘電体メモリの集積度をより向上させる手段としてクロスポイント型強誘電体メモリが提案されている。
これらも強誘電体キャパシタの分極方向で２値を記憶し、ワード線およびプレート線によってメモリセル選択を行う点において、上記した強誘電体メモリと同様であり、その変形とみなすことができる。
【００１２】
このような強誘電体キャパシタの分極反転は数ナノ秒程度で高速に実行できる。したがって、強誘電体メモリは不揮発性でありながらＳＲＡＭやＤＲＡＭに近いランダムアクセス速度を実現することが可能である。
【００１３】
図３は、強誘電体メモリのメモリチップレベルでのアクセス手順を説明するためのブロック図である。
【００１４】
図３のメモリチップ２０は、ロウデコーダ２１、アドレスレジスタ２２、メモリセルアレイ２３、センスアンプ群２４、カラムセレクタ２５、および入出力（Ｉ／Ｏ）バッファ２６を含む。
【００１５】
基本的に強誘電体メモリチップ２０へのアクセスは、以下の３ステップによって実施される。
ステップ＜１＞：
ロウアドレスからワード線およびプレート線を選択し、メモリセルデータをセンスアンプに読み出す。
ステップ＜２＞：
カラムアドレスからセンスアンプを選択してデータの入出力を行う。
ステップ＜３＞：
センスアンプからメモリセルにデータの再書き込みを行う。
【００１６】
さらに詳細に説明する。
【００１７】
ステップ＜１＞：
外部から入力され、アドレスレジスタ２２に格納されたアドレスのうち、ロウアドレスがロウデコーダ２１に入力され、メモリセルアレイ２３からワード線およびプレート線を選択する。
前述のごとくこの組み合わせから選択され、読み出された１６ワード（２５６ビット）分のメモリセルのデータが、センスアンプ群２４で確定されて、ラッチされる。
【００１８】
ステップ＜２＞：
アドレスレジスタ２２に格納されたアドレスのうち、カラムアドレスが、カラムセレクタ２５に入力され、センスアンプ群２４の中から対応する１ワード（１６ビット）のセンスアンプが選択される。
読み出しの際はＩ／Ｏバッファ２６を介してセンスアンプのデータが出力され、書き込みの際はＩ／Ｏバッファ２６を介してセンスアンプのデータが、外部から入力されたデータに更新される。
【００１９】
ステップ＜３＞：
センスアンプ群２４のデータが、ステップ＜１＞で選択された読み出し元のメモリセルに書き戻される。
【００２０】
通常、強誘電体キャパシタを十分に分極判定させるには５ナノ秒程度が必要である。さらにアドレスの入力とそのデコード、セルアレイ動作とセンシング、内部データの転送、データ出力時のバッファによる外部負荷の駆動等を考慮すれば、たとえばステップ＜１＞には３５ナノ秒、ステップ＜２＞の出力には１５ナノ秒、ステップ＜３＞には１５ナノ秒程度が必要になる。およそ６５ナノ秒程度を経て、メモリチップ２０の１ワードに対するランダムアクセスが完了する。
【００２１】
さらに強誘電体メモリの場合、強誘電体膜が多結晶であることから、その分極特性に少なからぬばらつきが含まれる。実質上ばらつきの影響を低減し、動作マージンを向上させる手法としては、符号化エラー訂正（ＥＣＣ）の導入が有効である。
【００２２】
チップ内部でエラー訂正を行う場合、相対的なパリティービット数を減らすため、たとえば３２ビット単位等、複数ワードを単位とする場合が多い。
その場合、上記ステップ＜２＞の工程内に、データの復号化と符号化をシリアルに実施する必要がある。したがって、ステップ＜２＞の所要時間はさらに長くなる。
【００２３】
図４は、符号化エラー訂正（ＥＣＣ）を導入した強誘電体メモリのメモリチップレベルでのアクセス手順を説明するためのブロック図である。
【００２４】
図４のメモリチップ２０Ａは、図３のロウデコーダ２１、アドレスレジスタ２２、メモリセルアレイ２３、センスアンプ群２４、カラムセレクタ２５、および入出力（ＩＯ）バッファ２６に加えて、第２カラムセレクタ２７、Ｉ／Ｏレジスタ２８、ＥＣＣデコーダ２９、およびＥＣＣエンコーダ３０を含む。
【００２５】
図４の強誘電体メモリチップ２０Ａへのアクセスは、以下の３ステップによって実施される。
なお、ステップ＜１＞およびステップ＜３＞の動作は図３の場合と同様である。
【００２６】
ステップ＜１＞：
外部から入力され、アドレスレジスタ２２に格納されたアドレスのうち、ロウアドレスがロウデコーダ２１に入力され、メモリセルアレイ２３からワード線およびプレート線を選択する。
前述のごとくこの組み合わせから選択され、読み出された１６ワード（２５６ビット＋４２ビット）分のメモリセルのデータが、センスアンプ群２４で確定されて、ラッチされる。
【００２７】
ステップ＜２＞：
アドレスレジスタ２２に格納されたアドレスのうち、カラムアドレスの上位ビットが、カラムセレクタ２５に入力されてデコードされ、センスアンプ群２４の中から対応する２ワード分（３２＋６ビット）のセンスアンプが選択される。
それらのデータはＥＣＣデコーダ２９で復号化され、エラー訂正が施された後にＩ／Ｏレジスタ２８にラッチされる。さらに、カラムアドレスの下位ビットがカラムセレクタ２７に入力され、レジスタ２８から１ワード（１６ビット）が選択される。
読み出しの際はその値がＩ／Ｏバッファ２６を介して出力される。
一方、書き込みの際はその値が書き換えられ、さらにＥＣＣエンコーダ３０で符号化されて、センスアンプ群２４の元の場所に書き戻される。
【００２８】
ステップ＜３＞：
センスアンプ群２４のデータが、ステップ＜１＞で選択された読み出し元のメモリセルに書き戻される。
【００２９】
上述の場合、ステップ＜２＞については、符号化または復号化の処理がシリアルに追加される。さらに少なくとも書き込みについては、一旦センスアンプ群２４から読み出したデータの一部を書き換え、さらにそれをセンスアンプ群２４に書き戻す作業が必要となる。これによってステップ＜２＞には、さらに５ナノ秒から１0ナノ秒の所要時間がかかる。
【００３０】
したがって、ステップ＜１＞〜＜３＞までおよそ７０〜７５ナノ秒程度を経て、メモリチップ２０Ａの１ワードに対するランダムアクセスが完了する。
【特許文献１】ＵＳＰ４８７３６６４号
【特許文献２】特開２００２−１９７８５７号公報
【特許文献３】特開平０９−１２１０３２号公報
【特許文献４】特開２００２−１９７８５７号公報
【特許文献５】特開２００５−１１５８５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００３１】
上述の如く、強誘電体メモリは不揮発でありながら、高速なランダムアクセスが実現できる。
しかし、近年半導体メモリに対しては、ランダムアクセスのみならず、連続したデータ群を扱う際の転送能力が重視される傾向がある。
たとえば、ＭＰＵ内部にキャッシュメモリを持つシステムでは、システムメモリにおけるデータはそのライン単位でアクセスされる。
この場合、たとえば２５６ビット（３２バイト）の連続したデータがまとめてアクセスされることになり、１ワードが１６ビットの場合、連続した１６ワードを如何に高速に転送するかが重要となる。
【００３２】
特に、強誘電体メモリに関しては、出願人はファイルストレージへの不揮発性キャッシュとしての用途に注目している。その詳細は特許文献５（特開２００５−１１５８５７号公報）に記載されている。強誘電体メモリをフラッシュメモリやハードディスクを主媒体としたファイルストレージのキャッシュメモリとして用いることで、それらの記憶装置は電源瞬断に対する強い耐性を保ちつつ、そのアクセス性能を向上させることができる。
【００３３】
たとえば、現在デジタルスチルカメラ等に、フラッシュメモリを記憶媒体とし、脱着可能な不揮発性メモリカードが各種製品化されている。
しかし、それらはアクセス性能が不十分であるにもかかわらず、突然の抜き取りに伴う電源瞬断を考慮して、内部にキャッシュを持っていない。このような問題は、突然コンセントを引き抜かれるデジタル家電においても同様である。
【００３４】
近年、デジタル家電にも、ユーザーデータやアプリケーションを保存するため、ハードディスクやフラッシュメモリが使用されている。
高速でかつ不揮発性である強誘電体メモリは、そのようなファイルストレージのキャッシュメモリとして有望である。
【００３５】
このような用途では、ファイルを構成する最小単位であるセクタがアクセス単位となる。それはたとえば５１２バイトである。したがって、１ワードが１６ビット幅のメモリでは、連続した２５６ワード単位での総転送時間がその性能を決定する。その結果、ランダムアクセス性能よりも、連続データの転送性能の方が性能を支配する。
【００３６】
しかし、上述した強誘電体メモリでは、このように連続したデータを転送する際の転送能力向上策が検討されてこなかった。
すなわち、各ワードをアクセスするたびに、以下の各ステップを実施する必要があり、１ワードの転送には７０〜８０ナノ秒を要していた。
ステップ＜１＞：
ロウアドレスからワード線およびプレート線を選択し、メモリセルデータをセンスアンプに読み出す。
ステップ＜２＞：
カラムアドレスからセンスアンプを選択してデータの入出力を行う。
ステップ＜３＞：
センスアンプからメモリセルにデータの再書き込みを行う。
【００３７】
この場合、たとえば１６ビットＩＯのメモリチップでは毎秒２５Ｍ〜３０Ｍバイト（Ｂｙｔｅ）程度の転送しかできない。このようなメモリチップをファイルストレージのキャッシュメモリとして使用しても、不十分な性能しか得られない。
【００３８】
本発明の目的は、強誘電体メモリのデータ転送能力を向上させ、さらにそのような強誘電体メモリを活用して、高速で信頼性の高い半導体記憶装置、ファイル記憶装置、およびコンピュータシステムを提供することにある。
【課題を解決するための手段】
【００３９】
本発明の第１の観点の記憶装置は、ビット線に接続され、ワード線により選択駆動される選択トランジスタと、第１電極が選択トランジスタに接続され、第２電極がプレート線に接続された強誘電体キャパシタとを有し、強誘電体膜の分極状態によって２値を記憶する、複数のメモリセルを含む強誘電体メモリセルアレイと、上記ビット線に接続され、カラムアドレスにより選択されるセンスアンプと、カラムアドレスを発生可能な内部カウンタと、を有し、データアクセスが、ロウアドレスに従ってワード線およびプレート線を選択されたメモリセルから複数ワードのデータが読み出され、センスアンプに格納される第１ステップと、カラムアドレスからセンスアンプが選択され、外部との間でデータの入出力が行われる第２ステップと、センスアンプのデータがメモリセル群に書き戻される第３ステップと、により実施され、上記第１ステップで上記センスアンプに読み出されたワード群に対して、上記内部カウンタで発生させたカラムアドレスを用いて上記第２ステップを繰り返し実行することで、データを連続的に入力または出力転送する機能を有する。
【００４０】
好適には、上記データアクセス時の第２ステップにおいて、出力データに対してはエラー訂正のための復号化処理を、入力データに対しては符号化処理を施す機能を有する。
【００４１】
好適には、上記内部カウンタは、連続したカラムアドレスを供給し、上記第２ステップの内部が複数ステージに分割され、パイプライン化されて繰り返し実行されることにより、データが連続的に入力または出力転送される。
【００４２】
好適には、出力レジスタを有し、上記第２ステップにおいて、少なくとも、上記内部カウンタが更新され、発生したカラムアドレスからセンスアンプが選択される第１ステージと、選択された上記センスアンプのデータが上記出力レジスタにラッチされ、外部に出力される第２ステージとの処理がパイプライン化されている。
【００４３】
好適には、上記第１ステージで、さらに選択された上記センスアンプのデータにエラー訂正のための復号化処理を施す機能を有する。
【００４４】
好適には、入力レジスタを有し、上記復号化されたデータが上記入力レジスタにラッチされ、再度符号化されて、センスアンプに書き戻される第３ステージを有し、上記第１ステージで復号化されたデータに対して上記第２ステージと上記第３ステージの処理が並列に実行される。
【００４５】
本発明の第２の観点のファイル記憶装置は、上記強誘電体メモリをキャッシュメモリとし、主記憶媒体としてハードディスクまたはフラッシュメモリを主記憶媒体とし、上記強誘電体メモリが、ビット線に接続され、ワード線により選択駆動される選択トランジスタと、第１電極が選択トランジスタに接続され、第２電極がプレート線に接続された強誘電体キャパシタとを有し、強誘電体膜の分極状態によって２値を記憶する、複数のメモリセルを含む強誘電体メモリセルアレイと、上記ビット線に接続され、カラムアドレスにより選択されるセンスアンプと、カラムアドレスを発生可能な内部カウンタと、を有し、データアクセスが、ロウアドレスに従ってワード線およびプレート線を選択されたメモリセルから複数ワードのデータが読み出され、センスアンプに格納される第１ステップと、カラムアドレスからセンスアンプが選択され、外部との間でデータの入出力が行われる第２ステップと、センスアンプのデータがメモリセル群に書き戻される第３ステップと、により実施され、上記第１ステップで上記センスアンプに読み出されたワード群に対して、上記内部カウンタで発生させたカラムアドレスを用いて上記第２ステップを繰り返し実行することで、データを連続的に入力または出力転送する機能を有する。
【００４６】
本発明の第３の観点のコンピュータシステムは、システムメモリと、上記メモリシステムとデータの授受を行う処理ユニットと、を有し、上記システムメモリは強誘電体メモリを含み、上記強誘電体メモリが、ビット線に接続され、ワード線により選択駆動される選択トランジスタと、第１電極が選択トランジスタに接続され、第２電極がプレート線に接続された強誘電体キャパシタとを有し、強誘電体膜の分極状態によって２値を記憶する、複数のメモリセルを含む強誘電体メモリセルアレイと、上記ビット線に接続され、カラムアドレスにより選択されるセンスアンプと、カラムアドレスを発生可能な内部カウンタと、を有し、データアクセスが、ロウアドレスに従ってワード線およびプレート線を選択されたメモリセルから複数ワードのデータが読み出され、センスアンプに格納される第１ステップと、カラムアドレスからセンスアンプが選択され、外部との間でデータの入出力が行われる第２ステップと、センスアンプのデータがメモリセル群に書き戻される第３ステップと、により実施され、上記第１ステップで上記センスアンプに読み出されたワード群に対して、上記内部カウンタで発生させたカラムアドレスを用いて上記第２ステップを繰り返し実行することで、データを連続的に入力または出力転送する機能を有する。
【００４７】
好適には、上記処理ユニットはキャッシュメモリを有し、上記強誘電体メモリは当該キャッシュメモリを介してアクセスされる。
【００４８】
本発明の第４の観点のコンピュータシステムは、システムメモリと、上記メモリシステムとシステムバスを介してデータの授受を行う処理ユニットと、上記システムバスと、インターフェース回路を介して接続され、キャッシュメモリを含むファイル記憶装置と、を有し、上記システムメモリおよび上記ファイル記憶装置のキャッシュメモリの少なくとも一方が強誘電体メモリを含み、上記強誘電体メモリが、ビット線に接続され、ワード線により選択駆動される選択トランジスタと、第１電極が選択トランジスタに接続され、第２電極がプレート線に接続された強誘電体キャパシタとを有し、強誘電体膜の分極状態によって２値を記憶する、複数のメモリセルを含む強誘電体メモリセルアレイと、上記ビット線に接続され、カラムアドレスにより選択されるセンスアンプと、カラムアドレスを発生可能な内部カウンタと、を有し、データアクセスが、ロウアドレスに従ってワード線およびプレート線を選択されたメモリセルから複数ワードのデータが読み出され、センスアンプに格納される第１ステップと、カラムアドレスからセンスアンプが選択され、外部との間でデータの入出力が行われる第２ステップと、センスアンプのデータがメモリセル群に書き戻される第３ステップと、により実施され、上記第１ステップで上記センスアンプに読み出されたワード群に対して、上記内部カウンタで発生させたカラムアドレスを用いて上記第２ステップを繰り返し実行することで、データを連続的に入力または出力転送する機能を有する。
【００４９】
本発明によれば、強誘電体メモリのカラムアドレスを内部カウンタを用いて発生させることで、その転送能力を劇的に向上させることが可能である。
すなわち、強誘電体メモリはＤＲＡＭと類似したセルアレイ構造を有しており、そのロウアドレスに従ってワード線およびプレート線が選択されると、複数ワードのデータが一括してセンスアップに読み出される。他の不揮発性メモリと異なり、メモリセルアクセス時に貫通電流が流れないので、この際ピーク電流を気にすることなく、数十またはそれ以上のワードデータに同等するメモリセルを並列、一括でアクセスし、センスアンプに読み出す、またはセンスアンプから書き込むことが可能である。すなわち原理的に第１ステップは多数ワードの転送に対して一回でよい。
さらに、第２ステップについては、センスアンプに読み出された複数ワードをいちいち外部からのアドレス入力を待って選択するのではなく、内部カウンタで発生させたアドレスで自動選択することで、内部を複数のパイプラインステージに分割できる。すなわち第２ステップをパイプラインステージに分割して繰り返し実行することでそのサイクル自体も短縮できる。それによって連続データを高速に転送することが可能になる。
また、さらにＥＣＣによるエラー訂正処理を追加した場合にも、連続したカラムアドレスに対してデータを入出力する仕様であれば、ワードごとに復号化や符号化を実施する必要は無い。
さらに、第３ステップについては、ＳＲＡＭやＤＲＡＭのバーストモードのように転送サイクルごとにメモリセルに書き込みを行うのはやめ、センスアンプに蓄積された複数ワードのデータを、第１ステップ時と同様に一括でメモリセルに書き込めばよい。
【発明の効果】
【００５０】
本発明を採用すれば、強誘電体メモリの転送速度はワードあたり１０ナノ秒またはそれ以下にできる。即ち強誘電体メモリのデータ転送能力を６倍、またはそれ以上に向上させることが可能である。
またこのような強誘電体メモリをキャッシュメモリとして使用することにより、高速で電源瞬断にも強いファイルストレージを実現することが可能である。
また、たとえばこのような強誘電体メモリをモバイル機器のシステムメモリに使用し、かつキャッシュを内蔵したＣＰＵを搭載すれば、高い計算能力を維持しつつ、不使用時のメモリ内容維持に消費電力を必要とせず、バッテリ寿命を長くできる。
【発明を実施するための最良の形態】
【００５１】
以下、本発明の実施形態を図面に関連付けて説明する。
【００５２】
図５は、本発明の第１の実施形態に係る強誘電体メモリ（半導体記憶装置）を示すブロック図である。
【００５３】
図５の強誘電体メモリチップ４０は、ロウデコーダ４１、アドレスレジスタ４２、アドレスカウンタ４３、メモリセルアレイ４４、センスアンプ群４５、カラムセレクタ４６、入出力（Ｉ／Ｏ）バッファ４７、およびＩ／Ｏレジスタ４８を含む。
【００５４】
本強誘電体メモリチップ４０は、関連技術の強誘電体メモリに対して、連続したワードデータを高速転送する機構が新たに追加されている。
【００５５】
すなわち、既に提案されている関連技術の強誘電体メモリの、ステップ＜１＞：ロウアドレスからワード線およびプレート線を選択し、メモリセルデータをセンスアンプに読み出す、ステップ＜２＞：カラムアドレスからセンスアンプを選択してデータの入出力を行う、ステップ＜３＞：センスアンプからメモリセルにデータの再書き込みを行う、というアクセス手順に対して、本実施形態においては、次のような機能を有する。
本実施形態においては、第１ステップ＜１１＞で読み出された複数ワードのデータを、第２ステップ＜１２＞において内部のアドレスカウンタ４３を用いて、連続して一括転送する機構が備えられている。また、第３ステップ＜１３＞も、複数ワードの転送終了後の後処理として一回実施するのみで良い。
【００５６】
以下に、本第１の実施形態における強誘電体メモリのアクセス手順の詳細を説明する。
【００５７】
第１ステップ＜１１＞：
外部から入力され、アドレスレジスタ４２に格納されたアドレスのうち、ロウアドレスがロウデコーダ４１に入力され、メモリセルアレイ４４からワード線およびプレート線を選択する。
前述のごとくこの組み合わせから選択され、読み出された１６ワード（２５６ビット）分のメモリセルのデータが、センスアンプ群４５で確定されて、ラッチされる。
【００５８】
第２ステップ＜２＞：
センスアンプ群４５に記憶された１６ワード（２５６ビット）のデータは以下のように連続アクセスされる。
まず、アドレスレジスタ４２に格納されたアドレスのうち、カラムアドレスが４ビットの内部のアドレスカウンタ４３に入力され、カウンタは同値にセットされる。さらにその出力に従って、センスアンプ群４５の中から対応する１ワード（１６ビット）のセンスアンプが選択される。
読み出しの場合、この時点で選択ワードのセンスアンプに格納されたデータが、Ｉ／Ｏレジスタ４８の直前まで到達した状態となる。
【００５９】
ここで外部から入力された転送クロックを受けて、このワードデータはＩ／Ｏレジスタ４８にラッチされ、その値がＩ／Ｏバッファ４７を介して外部に出力される。それと同時にアドレスカウンタ４２はインクリメントされ、連続した次のカラムアドレスが生成される。
生成されたカラムアドレスがカラムセレクタ４６に入力されてデコードされ、センスアンプ群４５の中から次の１ワード（１６ビット）が選択される。対応するセンスアンプに格納されたデータ、Ｉ／Ｏレジスタ４８の直前まで到達した状態となる。
【００６０】
上記動作は必要に応じて繰り返される。たとえば１６回繰り返せば、センスアンプに読み出された全てのワードデータが出力転送されることになる。
このとき、上記第２ステップは以下の二つのステージに分割され、パイプライン化されて並列実行されている。
【００６１】
第１ステージＳＴＧ１：
内部アドレスカウンタ４３をインクリメントし、発生したカラムアドレスに従って、センスアンプ群４５からワードデータを選択する。
第２ステージＳＴＧ２：
Ｉ／Ｏレジスタ４８にワードデータをラッチし、Ｉ／Ｏバッファ４７を介して外部に出力する。
【００６２】
図６は、本第１の実施形態に係るパイプライン動作の概要を示す図である。
【００６３】
各々のステージＳＴＧ１，ＳＴＧ１２で実行される処理は小さいので、これらは１０ナノ秒以下のサイクルで繰り返し実行できる。したがって、１６ワード分のデータは極めて高速に出力でき、高い転送性能が獲得できる。
【００６４】
第３ステップ＜１３＞：
センスアンプ群４５に記憶された１６ワード（２５６ビット）のデータが、対応するメモリセルに一括で書き戻される。
【００６５】
なお、本構成のメモリにおける書き込みについては、第１ステップ＜１１＞、第３ステップ＜１３＞は読み出しと同様に実施される。
一方、第２ステップ＜１２＞では、センスアンプ群４５に記憶された１６ワード（２５６ビット）への連続書き込みが、以下のように１ステージ（ワンステージ）で実施される。
【００６６】
第１ステップ＜１１＞の処理を経た後、まず読み出し時と同様に、初期アドレスがアドレスカウンタ４３にセットされ、その出力がカラムセレクタ４６に入力されて、センスアンプ群４５の中から対応する１ワード（１６ビット）が選択される。この時同時にＩ／Ｏレジスタ４８に入力データがラッチされており、それらは上記選択センスアンプに到達してその値を書き換える。
【００６７】
外部から入力された次の転送クロックで、Ｉ／Ｏレジスタ４８には次の入力データがラッチされる。それと同時にアドレスカウンタ４３はインクリメントされ、連続した次のカラムアドレスが生成される。生成されたカラムアドレスはカラムセレクタ４６に入力されてデコードされ、センスアンプ群４５の中から次の１ワード（１６ビット）が選択される。これによって次のワードに対応するセンスアンプが書き換えられる。
【００６８】
なお、上記連続書き込みの際、次のデータが前のセンスアンプに誤書き込みされぬよう、Ｉ／Ｏレジスタ４８からカラムセレクタ４６へのデータ転送にディレイを挟む等、タイミングの調整を行うのが望ましい。
【００６９】
ところで、強誘電体メモリは、上記第１ステップ＜１１＞の処理でセンスアンプにデータを読み出した際、選択セル内のデータが破壊される。
したがって、第２ステップ＜１２＞の処理で連続アクセスを実施している間に停電等何らかのトラブルで電源が落ちると、センスアンプ内のデータも消滅して、選択セルのデータは回復不可能となってしまう。これは不揮発性メモリとしては不都合である。
したがって、少なくとも第２ステップ＜１２＞の処理を実施している最中には電源レベルをモニタし、電源レベルの低下を検知したら第２ステップ＜１２＞の処理を中断し、ただちに第３ステップ＜１３＞の処理を実施する保護機能を備えるのが望ましい。
【００７０】
図７は、本発明の第２の実施形態に係る強誘電体メモリ（半導体記憶装置）を示すブロック図である。図７は、本発明をＥＣＣエラー補正と併せて導入した例を示す。
ここではデータの入出力時に３２ビット（２ワード）単位でエラー訂正処理を施しながら、高速なデータ転送を実施する。
【００７１】
図７の強誘電体メモリチップ４０Ａは、図５のロウデコーダ４１、アドレスレジスタ４２、アドレスカウンタ４３Ａ、メモリセルアレイ４４、センスアンプ群４５、カラムセレクタ４６Ａ、入出力（Ｉ／Ｏ）バッファ４７、ＥＣＣデコーダ５０、ＥＣＣエンコーダ５１、レジスタ５２、出力レジスタ５３、入力レジスタ５４、マルチプレクサ（ＭＵＸ）５５、およびデマルチプレクサ（ＤｅＭＵＸ）５６を含む。
【００７２】
本例においても、基本的なアクセス手順、ステップ＜１＞：ロウアドレスからワード線およびプレート線を選択し、メモリセルデータをセンスアンプに読み出す、ステップ＜２＞：カラムアドレスからセンスアンプを選択してデータの入出力を行う、ステップ＜３＞：センスアンプからメモリセルにデータの再書き込みを行う、という処理をワードアクセスごとに通して実施するのではなく、次の処理を実施する。
すなわち、本第２の実施形態においては、第１ステップ＜２１＞の処理で読み出された複数ワードのデータを、第２ステップ＜２２＞の処理において内部のアドレスカウンタ４３を用いて、連続して一括転送する。その後、第３ステップ＜２３＞の処理を、複数ワードの転送終了後の後処理として一回のみ実施する。
【００７３】
さらに、本第２の実施形態は第２ステップ＜２２＞の処理において、ＥＣＣによるエラー訂正処理が追加されている。このような処理の追加は第２ステップ＜２２＞における処理量の増加となるが、内部の処理を複数のステージに分けてパイプライン化することで、高速なデータ転送が可能になる。
【００７４】
以下にアクセス手順の詳細を説明する。
【００７５】
第１ステップ＜２１＞：
外部から入力され、アドレスレジスタ４２に格納されたアドレスのうち、ロウアドレスがロウデコーダ４１に入力され、メモリセルアレイ４４からワード線およびプレート線を選択する。
前述のごとくこの組み合わせから選択され、読み出された１６ワード（２５６ビット＋４２ビット）分のメモリセルのデータが、センスアンプ群４５で確定されて、ラッチされる。
【００７６】
第２ステップ＜２２＞：
センスアンプ群４５に記憶された１６ワード（２５６ビット）のデータは以下のように連続アクセスされる。
まずアドレスレジスタ４２に格納されたアドレスのうち、カラムアドレスが４ビットの内部アドレスカウンタ４３Ａに入力され、アドレスカウンタ４３Ａは同値にセットされる。
アドレスカウンタ４３Ａの出力値のうち、上位ビットが、カラムセレクタ４６Ａに入力されてデコードされ、センスアンプ群４５の中から対応する２ワード分（３２＋６ビット）のセンスアンプが選択される。
【００７７】
なお本例では、センスアンプ群４５のデータはカラムセレクタ４６Ａを介して２ワードずつが選択され、入力、または出力されるが、連続転送中は、それら入力と出力が交互に実施されるようになっている。
【００７８】
すなわち、読み出し動作においては、選択された２ワードはレジスタ５２、ＥＣＣでデコーダ（復号化回路）５０を介して一旦エラー訂正処理が成された後、出力レジスタ５３に送られて出力される訳であるが、それらは同時に入力レジスタ５４にも転送される。
そして、再度ＥＣＣエンコーダ（符号化回路）５１による符号化処理を経て、センスアンプ群４５に書き戻される。
すなわち、上記２ワードを出力するサイクルにおいて、センスアンプ群４５に対する読み出しと書き込みが一回ずつ実施されることになる。
【００７９】
このような処理は、特にデータ保持不良の回復に効果がある。たとえばデータ保持中に分極量が劣化し、欠陥となったセルデータは、このような読み出しを経ることでＥＣＣ回路でエラー訂正され、正常データに回復してメモリセルに書き戻される。
【００８０】
読み出し時のデータ転送においては、選択されたセンスアンプに格納されたワードデータはただちにレジスタ５２にラッチされ、ＥＣＣデコーダ５０によるエラー訂正が実施される。さらに２ワードからマルチプレクサ５５によって１ワードが選択される。
その後、外部から転送クロックが入力されると、それらは出力レジスタ５３にラッチされ、Ｉ／Ｏバッファ４７を介して外部に出力される。さらにそのクロックに同期して、同時にアドレスカウンタ４３Ａがインクリメントされ、マルチプレクサ５５はもう片側のワードを選択する。
また、さらに同期並行して、読み出したワード対は入力レジスタ５４にもラッチされる。それらはＥＣＣエンコーダ５１で再度符号化され、そのままカラムセレクタ４６Ａを介してセンスアンプ群４５に書き戻される。
【００８１】
次の転送クロックが入力されると、次のワードが出力レジスタ５３にラッチされ、Ｉ／Ｏバッファ４７を介して外部に出力される。同時にアドレスカウンタ４３Ａがインクリメントされる。それは次のワード対のアドレスを示すので、センスアンプ群４５から新たに選択されたワード対がカラムセレクタ４６Ａを介して出力され、ただちにレジスタ５２にラッチされて、ＥＣＣデコーダ５０によるエラー訂正が実施される。
【００８２】
このように、転送クロックごとにセンスアンプ群４５に対して２ワード単位の出力アクセスと入力アクセスが交互に絶え間なく繰り返される。そして、それと同時に内部アドレスカウンタ４３Ａが生成するカラムアドレスに従って、選択ワードが一つずつ出力レジスタ５３にラッチされ、記憶装置の外へ出力転送されている。
すなわち、これらの動作は互いにパイプライン化され、高速に並列実行される。
【００８３】
図８は、本第２の実施形態に係るパイプライン動作の概要を示す図である。
【００８４】
このパイプライン処理は、四つの処理ステージＳＴＧ２１〜ＳＴＧ２４を含む。
【００８５】
第１ステージＳＴＧ２１：
センスアンプ群４５からワード対を選択し、ワード対をレジスタ５２にラッチし、ＥＣＣ復号化処理を行う。
第２ステージＳＴＧ２２：
ＥＣＣ復号化後のワード対から出力するワード対を選択する。
第３ステージゲージＳＴＧ２３：
出力レジスタ５２にワードデータをラッチし、Ｉ／Ｏバッファ４７を介してデータを出力する。
第４ステージＳＴＧ２４：
入力レジスタ５４にワード対をラッチし、ＥＣＣ符号化処理を行った後、センスアンプ群４５にワード対を書き戻す。
【００８６】
第３ステップ＜２３＞：
センスアンプ群４５に記憶された１６ワード（２５６ビット）のデータが、対応するメモリセルに一括で書き戻される。
【００８７】
このように内部カウンタで発生させたカラムアドレスを使用して、複数ワードを連続的に転送する本実施形態の仕様においては、第１ステップ＜２１＞および第３ステップ＜２３＞のステップは複数ワードの転送に対して一回ずつで良い。
さらに、第２ステップ＜２２＞についても、図８に示したように、第１ステージＳＴＧ２１の復号化処理および第４ステージＳＧ２４の符号化処理は、それぞれ２ワードの出力に対して１回ずつで良い。さらに内部をパイプライン化できるので、その実行サイクルは大幅に短縮が可能である。
このような効果を併せることで、本第２の実施形態の強誘電体メモリは、そのデータ転送能力が劇的に向上する。
【００８８】
一方、書き込み時のデータ転送については、第１ステップ＜２１＞および第３ステップ＜２３＞の処理は同様だが、第２ステップ＜２２＞については、たとえば以下のように実施される。
【００８９】
まず、アドレスレジスタ４２に格納されたアドレスのうち、カラムアドレスが４ビットの内部アドレスカウンタ４３Ａに入力され、アドレスカウンタ４３Ａは同値にセットされる。
アドレスカウンタ４３Ａの出力値のうち、上位ビットが、カラムセレクタ４６Ａに入力されてデコードされ、センスアンプ群４５の中から対応する２ワード分（３２＋６ビット）のセンスアンプが選択される。上記２ワードのデータはただちにレジスタ５２にラッチされ、ＥＣＣでコーダ５０によるエラー訂正が実施される。
これらのワード対は、たとえば１ワードのみの書き込みで必要なデータ入力が完了し、そのまま第３ステージ＜２３＞に移行する場合でも、２ワード単位での符号化が正常に実施できるよう用意されたデータである。
【００９０】
外部からの転送クロックに同期して、外部から入力されたワードデータが、入力レジスタ５４中の適切な場所に格納される。入力レジスタ５４は２ワード分あるが、格納場所の選択はカウンタのカラムアドレスに従って、該当する側が、デマルチプレクサ５６で決められる。
【００９１】
次の転送クロックで、アドレスカウンタ４３Ａがインクリメントされるとともに、そこで発生したカラムアドレスに従い、外部から入力された次のワードデータが入力レジスタ５４の適切な箇所に格納される。ここで入力レジスタ５４が新規入力データで埋まると、それらはＥＣＣエンコーダ５１による符号化処理を経て、センスアンプ群４５に書き戻される。
【００９２】
さらに次の転送クロックでアドレスカウンタ４３Ａがインクリメントされると、発生したカラムアドレスはセンスアンプ群４５内の次のワード対を指す。この際以下の動作が並列に実施される。
まずカラムセレクタ４６Ａにより対応する次の２ワード分（３２＋６ビット）のセンスアンプが選択され、そのデータはただちにレジスタ５２にラッチされ、ＥＣＣデコーダ５０によるエラー訂正が実施される。
それと並行して外部から入力された次のワードデータが入力レジスタ５４の適切な箇所に格納される。
【００９３】
これ以降、同様の書き込みが繰り返される。読み出し時と同様に、書き込み転送の際にも、センスアンプ群４５に対しては、各転送クロックごとにワード対の読み出しと書き込みが交互に実施される。
【００９４】
なお、本実施形態では、書き込み転送についてはパイプライン化は行っていない。
【００９５】
図９は、本第２の実施形態に係る書き込み転送処理の概要を示す図である。
この書き込み転送処理は、三つのステージＳＴＧ３１〜ＳＴＧ３３を含む。
【００９６】
第１ステージＳＴＧ３１：
センスアンプ群４５からワード対を選択し、ワード対をレジスタ５２３にラッチし、ＥＣＣ復号化処理を行う。
第２ステージＳＴＧ３２：
アドレスカウンタ４３Ａのカラムアドレスを基に、入力レジスタ５４に処理のワードをラッチする。
第３ステージＳＴＧ３３：
ＥＣＣ符号化処理を行い、センスアンプ群４５にワード対を書き戻す。
【００９７】
図９に示すように、書き込み転送処理においては、２クロックで２ワードを処理するサイクル（最初のクロックでステージＳＴＧ３１とＳＴＧ３２２の処理を、次のクロックでステージＳＴＧ３２とＳＴＧ３３の処理）が、この先も繰り返されていく。
【００９８】
なお、１ワードのみの書き込み等、書き込みの際に入力レジスタ５４内を２ワード分の新規入力データで埋めることなく転送を完了する場合、センスアンプから読み出され、復号化されていたデータが必要に応じて入力レジスタ５４の空き側にラッチされる。
これによって、対をなす２ワードを揃うと、それらはＥＣＣエンコーダ５１による符号化処理を経て、センスアンプ群４５に書き戻される。
【００９９】
以上述べてきたように、本実施形態の強誘電体メモリは、連続したワードデータを高速に転送できる機能を有している。このような半導体メモリは不揮発性でありながら、キャッシュのライン（〜２５６ビット）やファイルセクタ（〜５１２バイト）等を極めて高速にアクセスすることができる。
【０１００】
図１０は、このような本実施形態のメモリの特徴を活かした、コンピュータシステムの構成例を示す図である。
【０１０１】
図１０のコンピュータシステム６０は、ＣＰＵ６１、キャッシュメモリ６２、システムメモリ６３，６４、インターフェース回路６５、ハードディスクドライブ６６、強誘電体メモリ（ＦｅＲＡＭ）６７、ハードディスク６８、およびシステムバス６９を有する。
【０１０２】
ＣＰＵ６１は、内部にキャッシュメモリ６２を搭載している。本ＣＰＵ６１は内蔵キャッシュメモリ６２を介して、システムメモリ６３，６４と２５６ビットのライン単位でデータをやりとりする。
【０１０３】
システムメモリ６３はたとえばＤＲＡＭ、システムメモリ６４は本発明の実施形態に係る強誘電体メモリ（ＦｅＲＡＭ）４０，４０Ａにより構成されており、両メモリ６３，６４共にシステムバス６９に接続されている。
強誘電体メモリ（ＦｅＲＡＭ）６４は、アプリケーションプログラムやＪＡＶＡ（登録商標）アプレット、システム設定やユーザーデータの一部を保存する。ＤＲＡＭにより形成されるシステムメモリ６３は主としてプログラムのワークエリアを提供する。
このような強誘電体メモリ（ＦｅＲＡＭ）６４は頻繁なプログラムの更新にも容易に対処でき、また高速に各プログラムを起動、実行できる。
【０１０４】
また、ハードディスクドライブ６６は、インターフェース回路６５を介してシステムバス６９に接続されている。
ハードディスクドライブ６６には、本発明の実施形態に係る強誘電体メモリ（ＦｅＲＡＭ）４０や４０Ａにより構成された強誘電体メモリ（ＦｅＲＡＭ）６７が、主記憶メディアたるハードディスク６８のキャッシュとして内蔵されている。
【０１０５】
キャッシュたる強誘電体メモリ（ＦｅＲＡＭ）６７にはハードディスクドライブ６６内部に保管されるべきユーザーデータの一部が保管されており、キャッシュ内に保管されたデータに対応するアドレスは強誘電体メモリ６７内の図示しないキャッシュテーブルに管理されている。
外部からのデータアクセスに際してはこのキャッシュテーブルが参照され、アクセスされるべきアドレスに対応するデータがキャッシュ内にあれば、キャッシュ内のデータがアクセスされる。
【０１０６】
このようなファイルストレージでは、通常５１２バイト等のセクタ単位でデータはアクセスされる。本発明の実施形態に係る強誘電体メモリは、連続したワードデータを高速に転送できる機能を有しており、そのアクセスはハードディスクに特有のシーク時間も必要としない。
【０１０７】
したがって、このようなＨＤＤ（ハードディスクドライバ）は高速にアクセスできる上、何らかの予期せぬ原因で電源が落ちても、内部のキャッシュデータが消失することはない。
したがって、ＨＤＤの信頼性は大幅に向上する。
【０１０８】
なお、上記キャッシュテーブルも、電源瞬断時に保管される必要があり、強誘電体メモリ（ＦｅＲＡＭ）６７内の空き領域に構築されるのが望ましい。
【０１０９】
さらに、図１１は、本実施形態のバースト転送機能を持った強誘電体メモリをキャッシュメモリに、ＮＡＮＤ型フラッシュメモリをメインメモリに使用した、ファイルストレージの構成例を示す図である。
【０１１０】
図１１のファイルストレージ７０は、ＮＡＮＤ型フラッシュメモリ７１、ＥＣＣ回路７２、ページバッファ７３、強誘電体メモリ７４、制御回路７５、およびインターフェース回路７６を有している。
【０１１１】
ファイルストレージ７０のホストとのインターフェース回路７６は、たとえばＡＴＡ、ＰＣＩエクスプレス、ＵＳＢ等の標準規格にのっとって、５１２バイト（Ｂｙｔｅ）のセクタ単位もしくは連続した複数セクタ単位でホストとデータの授受を行う。
【０１１２】
たとえば４チップよりなるＮＡＮＤ型フラッシュメモリ７１は、ＥＣＣ回路７２を介してページバッファ７３に並列に接続されている。
フラッシュメモリ７１からのデータ読み出しの際は各々のメモリチップからたとえば２ｋＢずつに相当するデータ群が一括連続で読み出され、ＥＣＣ回路７２によってエラー訂正のための復号化が施されて、ページバッファ７３に格納される。
フラッシュメモリ７１へのデータ書き込みの際は、ページバッファ７３のデータがＥＣＣ回路７２によって符号化され、パリティービットが付与された状態でＮＡＮＤ型フラッシュメモリ７１に４チップ並列に書き込まれる。
このようにフラッシュメモリ７１には、ページバッファ７３を介してデータアクセスが実施される。
【０１１３】
一方、制御回路７５は、インターフェース回路７６とページバッファ７３および強誘電体メモリ７４内に構築されたキャッシュメモリ７７との間のデータ転送を制御する。
その際、制御回路７５はユーザーから書き込まれたデータの少なくとも一部をキャッシュメモリ７７内に保存する。
また、制御回路７５は、保存されたデータに対応するアドレスの情報を、同じ強誘電体メモリ７４内に構築したキャッシュテーブル７８に保管する。
外部からのデータアクセスに際してはキャッシュテーブル７８が参照され、アクセスされるべきアドレスに対応するデータがキャッシュメモリ７７内にあれば、キャッシュメモリ内のデータがアクセスされる。
本実施形態の強誘電体メモリ７４は、連続したワードデータを高速に転送できる機能を有しており、そのアクセスはフラッシュメモリより遥かに高速で、フラッシュメモリに特有の消去時間も必要としない。
【０１１４】
さらに、制御回路７５は、同じく強誘電体メモリ７４内に構築されたアドレス変換テーブル７９を使用して仮想アドレスの管理を行なっており、入力されたセクタドレスはアドレス変換テーブル７９への参照を経て、ＮＡＮＤ型フラッシュメモリ７１をアクセスするための物理アドレスに変換される。
これによって、フラッシュメモリ内の欠陥ブロックをスキップしたり、データの書き込み箇所の最適化が実行される。
【０１１５】
このようなファイルストレージ７０は、アクセスが極めて高速である上、たとえばそれがホストから電源供給を受けるモバイルストレージで、動作中に突然引き抜かれた場合でも、キャッシュデータは不揮発性の強誘電体メモリ内に保管されており、消失しない。
さらに、キャッシュテーブルやアドレス変換テーブルも同メモリ内に保管されているため、再度電源を入れれば元の状態に容易に復帰できる。
したがって、高い信頼性を確保することが可能である。
【図面の簡単な説明】
【０１１６】
【図１】強誘電体メモリの構成例を示す回路図である。
【図２】強誘電体メモリの動作原理を説明するためのヒステリシスカーブを示す図である。
【図３】強誘電体メモリのメモリチップレベルでのアクセス手順を説明するためのブロック図である。
【図４】符号化エラー訂正（ＥＣＣ）を導入した強誘電体メモリのメモリチップレベルでのアクセス手順を説明するためのブロック図である。
【図５】本発明の第１の実施形態に係る強誘電体メモリ（半導体記憶装置）を示すブロック図である。
【図６】第１の実施形態に係るパイプライン動作の概要を示す図である。
【図７】本発明の第２の実施形態に係る強誘電体メモリ（半導体記憶装置）を示すブロック図である。
【図８】第２の実施形態に係るパイプライン動作の概要を示す図である。
【図９】第２の実施形態に係る書き込み転送処理の概要を示す図である。
【図１０】本実施形態のメモリの特徴を活かした、コンピュータシステムの構成例を示す図である。
【図１１】本実施形態のバースト転送機能を持った強誘電体メモリをキャッシュメモリに、ＮＡＮＤ型フラッシュメモリをメインメモリに使用した、ファイルストレージの構成例を示す図である。
【符号の説明】
【０１１７】
４０，４０Ａ・・・強誘電体メモリチップ、４１・・・ロウデコーダ、４２・・・アドレスレジスタ、４３，４３Ａ・・・アドレスカウンタ、４４・・・メモリセルアレイ、４５・・・センスアンプ群、４６，４６Ａ・・・カラムセレクタ、４７・・・入出力（Ｉ／Ｏ）バッファ、４８・・・Ｉ／Ｏレジスタ、５０・・・ＥＣＣデコーダ、５１・・・ＥＣＣエンコーダ、５２・・・レジスタ、５３・・・出力レジスタ、５４・・・入力レジスタ、５５・・・マルチプレクサ（ＭＵＸ）、５６・・・デマルチプレクサ（ＤｅＭＵＸ）、６０・・・コンピュータシステム、６１・・・ＣＰＵ、６２・・・キャッシュメモリ、６３・・・メモリシステム（ＤＲＡＭ）、６４・・・システムメモリ（ＦｅＲＡＭ）、６５・・・インターフェース回路、６６・・・ハードディスクドライブ、６７・・・強誘電体メモリ（ＦｅＲＡＭ）、６８・・・ハードディスク、６９・・・システムバス、７０・・・ファイルストレージ、７１・・・ＮＡＮＤ型フラッシュメモリ、７２・・・ＥＣＣ回路、７３・・・ページバッファ、７４・・・強誘電体メモリ、７５・・・制御回路、７６・・・インターフェース回路、７７・・・キャッシュメモリ、７８・・・キャッシュテーブル、７９・・・アドレス変換テーブル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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