(57)【要約】【課題】半導体集積回路装置のレイアウト分析方法を提供する。【解決手段】複数の関心レイアウトそれぞれのランダム欠陥率、システム的欠陥率、パラメータ的欠陥率及び面積を算出し、複数のランダム欠陥率、システム的欠陥率、パラメータ的欠陥率及び面積を用いて、複数の関心レイアウトの面積別の欠陥率を算出し、複数の関心レイアウトの面積別の欠陥率を用いて、複数の関心レイアウトのうち修正する関心レイアウトを選定することを含む半導体集積回路装置のレイアウト分析方法。【選択図】図１
2007200322.tif 000002
【特許請求の範囲】
【請求項１】
複数の関心レイアウトそれぞれのランダム欠陥率、システム的欠陥率、パラメータ的欠陥率及び面積を算出し、
前記複数のランダム欠陥率、システム的欠陥率、パラメータ的欠陥率及び面積を用いて、前記複数の関心レイアウトの面積別の欠陥率を算出し、
前記複数の関心レイアウトの面積別の欠陥率を用いて、前記複数の関心レイアウトのうち修正する関心レイアウトを選定することを含むことを特徴とする半導体集積回路装置のレイアウト分析方法。
【請求項２】
前記関心レイアウトのランダム欠陥率を算出することは、
前記関心レイアウトの各レイヤ別に、欠陥サイズによる欠陥サイズ分布と、前記欠陥サイズによる危険領域のサイズを算出し、
前記複数の欠陥サイズ分布と前記複数の危険領域のサイズを用いて前記レイヤ別のランダム欠陥率をそれぞれ算出し、
前記複数のレイヤ別のランダム欠陥率を用いて前記関心レイアウトのランダム欠陥率を算出することを含むことを特徴とする請求項１に記載の半導体集積回路装置のレイアウト分析方法。
【請求項３】
前記関心レイアウトのシステム的欠陥率を算出することは、
デザインルールに対する複数の実験デザインルール値を決定し、
前記複数の実験デザインルール値別の欠陥率を測定し、
前記関心レイアウト内で前記各実験デザインルール値に該当するフィーチャの数をカウンティングし、
前記実験デザインルール値別の欠陥率とフィーチャの数とを用いて前記デザインルールのシステム的欠陥率を算出し、
前記決定し、前記測定し、前記カウンティングし、前記算出する過程を前記関心レイアウトに使われた複数のデザインルールに対して反復し、
前記算出された複数のデザインルールのシステム的欠陥率を用いて前記関心レイアウトのシステム的欠陥率を算出することを含むことを特徴とする請求項１に記載の半導体集積回路装置のレイアウト分析方法。
【請求項４】
前記関心レイアウトのパラメータ的欠陥率を算出することは、
デザインルールに対する複数の実験デザインルール値を決定し、
前記複数の実験デザインルール値別の欠陥率を測定し、
前記関心レイアウト内で前記各実験デザインルール値に該当するフィーチャの数をカウンティングし、
前記実験デザインルール値別の欠陥率とフィーチャの数とを用いて前記デザインルールのパラメータ的欠陥率を算出し、
前記決定し、前記測定し、前記カウンティングし、前記算出する過程を前記関心レイアウトに使われた複数のデザインルールに対して反復し、
前記算出された複数のデザインルールのパラメータ的欠陥率を用いて前記関心レイアウトのパラメータ的欠陥率を算出することを含むことを特徴とする請求項１に記載の半導体集積回路装置のレイアウト分析方法。
【請求項５】
前記関心レイアウトの面積別の欠陥率を算出することは、前記関心レイアウトのランダム欠陥率、システム的欠陥率、パラメータ的欠陥率の和を前記関心レイアウトの面積で割って算出することを特徴とする請求項１に記載の半導体集積回路装置のレイアウト分析方法。
【請求項６】
前記複数の関心レイアウトのうち修正するレイアウトを選定することは、前記複数の面積別の欠陥率を降順に整列し、前記面積別の欠陥率の整列順序を考慮して修正する関心レイアウトを選定することを含むことを特徴とする請求項１に記載の半導体集積回路装置のレイアウト分析方法。
【請求項７】
前記関心レイアウトは、スタンダードセルライブラリに含まれたセルのレイアウトであることを特徴とする請求項１に記載の半導体集積回路装置のレイアウト分析方法。
【請求項８】
請求項１ないし7のうちいずれか一項に記載のレイアウト分析方法を通じて生成されたスタンダードセルライブラリ。
【請求項９】
請求項１ないし7のうちいずれか一項に記載の半導体集積回路装置のレイアウト分析方法を用いて製造されたマスク。
【請求項１０】
請求項９によって製造されたマスクを用いて製造された半導体集積回路装置。
【請求項１１】
スタンダードセルライブラリに含まれた複数のセルレイアウトそれぞれの面積別の欠陥率が降順に整列されたスタンダードセルリストであって、
前記セルレイアウトの面積別の欠陥率は、前記セルレイアウトのランダム欠陥率、システム的欠陥率及びパラメータ的欠陥率の和を前記セルレイアウトの面積で割って算出されることを特徴とするスタンダードセルリスト。
【請求項１２】
複数の関心レイアウトそれぞれのランダム欠陥率、システム的欠陥率及びパラメータ的欠陥率を算出し、
前記複数のランダム欠陥率、システム的欠陥率及びパラメータ的欠陥率を用いて、複数の関心レイアウトそれぞれの総欠陥率を算出し、
半導体集積回路装置内で前記複数の関心レイアウトそれぞれが使われた頻度をカウンティングし、
前記複数の総欠陥率と前記頻度とを用いて、前記半導体集積回路装置内で前記複数の関心レイアウトそれぞれによって発生しうる欠陥率を算出することを含むことを特徴とする半導体集積回路装置のレイアウト分析方法。
【請求項１３】
前記関心レイアウトのランダム欠陥率を算出することは、
前記関心レイアウトの各レイヤ別に、欠陥サイズによる欠陥サイズ分布と、前記欠陥サイズによる危険領域のサイズを算出し、
前記複数の欠陥サイズ分布と前記複数の危険領域のサイズを用いて前記レイヤ別のランダム欠陥率をそれぞれ算出し、
前記複数のレイヤ別のランダム欠陥率を用いて前記関心レイアウトのランダム欠陥率を算出することを含むことを特徴とする請求項１２に記載の半導体集積回路装置のレイアウト分析方法。
【請求項１４】
前記関心レイアウトのシステム的欠陥率を算出することは、
デザインルールに対する複数の実験デザインルール値を決定し、
前記複数の実験デザインルール値別の欠陥率を測定し、
前記関心レイアウト内で前記各実験デザインルール値に該当するフィーチャの数をカウンティングし、
前記実験デザインルール値別の欠陥率とフィーチャの数とを用いて前記デザインルールのシステム的欠陥率を算出し、
前記決定し、前記測定し、前記カウンティングし、前記算出する過程を前記関心レイアウトに使われた複数のデザインルールに対して反復し、
前記算出された複数のデザインルールのシステム的欠陥率を用いて前記関心レイアウトのシステム的欠陥率を算出することを含むことを特徴とする請求項１２に記載の半導体集積回路装置のレイアウト分析方法。
【請求項１５】
前記関心レイアウトのパラメータ的欠陥率を算出することは、
デザインルールに対する複数の実験デザインルール値を決定し、
前記複数の実験デザインルール値別の欠陥率を測定し、
前記関心レイアウト内で前記各実験デザインルール値に該当するフィーチャの数をカウンティングし、
前記実験デザインルール値別の欠陥率とフィーチャの数とを用いて前記デザインルールのパラメータ的欠陥率を算出し、
前記決定し、前記測定し、前記カウンティングし、前記算出する過程を前記関心レイアウトに使われた複数のデザインルールに対して反復し、
前記算出された複数のデザインルールのパラメータ的欠陥率を用いて前記関心レイアウトのパラメータ的欠陥率を算出することを含むことを特徴とする請求項１２に記載の半導体集積回路装置のレイアウト分析方法。
【請求項１６】
前記関心レイアウトの総欠陥率を算出することは、前記関心レイアウトのランダム欠陥率、システム的欠陥率及びパラメータ的欠陥率を合算することを含むことを特徴とする請求項１２に記載の半導体集積回路装置のレイアウト分析方法。
【請求項１７】
前記半導体集積回路装置内で前記関心レイアウトによって発生しうる欠陥率は、前記関心レイアウトの総欠陥率と前記関心レイアウトに対応する頻度とを乗算して算出されることを特徴とする請求項１２に記載の半導体集積回路装置のレイアウト分析方法。
【請求項１８】
前記関心レイアウトは、スタンダードセルライブラリに含まれたセルのレイアウトであることを特徴とする請求項１２に記載の半導体集積回路装置のレイアウト分析方法。
【請求項１９】
前記複数の半導体集積回路装置内で前記関心レイアウトによって発生しうる欠陥率を降順に整列し、前記整列された欠陥率の整列順序を考慮して修正する関心レイアウトを選定することをさらに含むことを特徴とする請求項１２に記載の半導体集積回路装置のレイアウト分析方法。
【請求項２０】
請求項１２ないし１９のうちいずれか一項に記載の半導体集積回路装置のレイアウト分析方法を用いて製造されたマスク。
【請求項２１】
請求項２０によって製造されたマスクを用いて製造された半導体集積回路装置。
【請求項２２】
半導体集積回路装置を複数の回路ブロックに区分し、
前記各回路ブロック別にランダム欠陥率、システム的欠陥率、パラメータ的欠陥率のうち少なくとも一つを算出し、
前記算出された各回路ブロック別のランダム欠陥率、システム的欠陥率、パラメータ的欠陥率を用いて、前記半導体集積回路装置の歩留まりに決定的な影響を与える回路ブロックを選定することを含むことを特徴とする半導体集積回路装置のレイアウト分析方法。
【請求項２３】
前記複数の回路ブロックは、メモリブロック、機能性ブロック、スタンダードセルで形成されたブロックまたはルーティングブロックを含むことを特徴とする請求項２２に記載の半導体集積回路装置のレイアウト分析方法。
【請求項２４】
前記回路ブロックのランダム欠陥率を算出することは、
前記回路ブロックの各レイヤ別に、欠陥サイズによる欠陥サイズ分布と、前記欠陥サイズによる危険領域のサイズを算出し、
前記複数の欠陥サイズ分布と前記複数の危険領域のサイズを用いて前記レイヤ別のランダム欠陥率をそれぞれ算出し、
前記複数のレイヤ別のランダム欠陥率を用いて前記回路ブロックのランダム欠陥率を算出することを含むことを特徴とする請求項２２に記載の半導体集積回路装置のレイアウト分析方法。
【請求項２５】
前記回路ブロックのシステム的欠陥率を算出することは、
デザインルールに対する複数の実験デザインルール値を決定し、
前記複数の実験デザインルール値別の欠陥率を測定し、
前記回路ブロック内で前記各実験デザインルール値に該当するフィーチャの数をカウンティングし、
前記実験デザインルール値別の欠陥率とフィーチャの数とを用いて前記デザインルールのシステム的欠陥率を算出し、
前記決定し、前記測定し、前記カウンティングし、前記算出する過程を前記回路ブロックに使われた複数のデザインルールに対して反復し、
前記算出された複数のデザインルールのシステム的欠陥率を用いて前記回路ブロックのシステム的欠陥率を算出することを含むことを特徴とする請求項２２に記載の半導体集積回路装置のレイアウト分析方法。
【請求項２６】
前記回路ブロックのパラメータ的欠陥率を算出することは、
デザインルールに対する複数の実験デザインルール値を決定し、
前記複数の実験デザインルール値別の欠陥率を測定し、
前記回路ブロック内で前記各実験デザインルール値に該当するフィーチャの数をカウンティングし、
前記実験デザインルール値別の欠陥率とフィーチャの数とを用いて前記デザインルールのパラメータ的欠陥率を算出し、
前記決定し、前記測定し、前記カウンティングし、前記算出する過程を前記回路ブロックに使われた複数のデザインルールに対して反復し、
前記算出された複数のデザインルールのパラメータ的欠陥率を用いて前記回路ブロックのパラメータ的欠陥率を算出することを含むことを特徴とする請求項２２に記載の半導体集積回路装置のレイアウト分析方法。
【請求項２７】
複数の関心レイアウトそれぞれのランダム欠陥率を算出するランダム欠陥率算出部と、
前記複数の関心レイアウトそれぞれのシステム的欠陥率を算出するシステム的欠陥率算出部と、
前記複数の関心レイアウトそれぞれのパラメータ的欠陥率を算出するパラメータ的欠陥率算出部と、
前記複数のランダム欠陥率、システム的欠陥率、パラメータ的欠陥率及び面積を用いて、前記複数の関心レイアウトの面積別の欠陥率を算出する面積別の欠陥率算出部と、
前記複数の関心レイアウトの面積別の欠陥率を用いて、前記複数の関心レイアウトのうち修正する関心レイアウトを選定する制御部と、を含むことを特徴とする半導体集積回路装置のレイアウト分析システム。
【請求項２８】
複数の関心レイアウトそれぞれのランダム欠陥率を算出するランダム欠陥率算出部と、
前記複数の関心レイアウトそれぞれのシステム的欠陥率を算出するシステム的欠陥率算出部と、
前記複数の関心レイアウトそれぞれのパラメータ的欠陥率を算出するパラメータ的欠陥率算出部と、
前記複数のランダム欠陥率、システム的欠陥率及びパラメータ的欠陥率を用いて、複数の関心レイアウトそれぞれの総欠陥率を算出する総欠陥率算出部と、
半導体集積回路装置内で前記複数の関心レイアウトそれぞれが使われた頻度をカウンティングするカウンターと、
前記複数の総欠陥率と前記頻度とを用いて、前記半導体集積回路装置内で前記複数の関心レイアウトそれぞれによって発生しうる欠陥率を算出する欠陥率算出部と、を含むことを特徴とする半導体集積回路装置のレイアウト分析システム。
【請求項２９】
複数の回路ブロックに区分された半導体集積回路装置に対して、前記各回路ブロック別にランダム欠陥率を算出するランダム欠陥率算出部と、
前記各回路ブロック別にシステム的欠陥率を算出するシステム的欠陥率算出部と、
前記各回路ブロック別にパラメータ的欠陥率を算出するパラメータ的欠陥率算出部と、
前記算出された各回路ブロック別のランダム欠陥率、システム的欠陥率、パラメータ的欠陥率を用いて、前記半導体集積回路装置の歩留まりに決定的な影響を与える回路ブロックを選定する制御部と、を含むことを特徴とする半導体集積回路装置のレイアウト分析方法。
【請求項３０】
請求項２７ないし２９のうちいずれか一項に記載の半導体集積回路装置のレイアウト分析システムを用いて製造されたマスク。
【請求項３１】
請求項３０によって製造されたマスクを用いて製造された半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置のレイアウト分析方法及びレイアウト分析システムに関する。
【背景技術】
【０００２】
最近技術水準が急激に発展し、デザインが複雑になるにつれてDFM(Design For Manufacturability)に対する関心が高まっている。特に、歩留まり向上(yield enhancement)のためにDFM方法のうち、リコメンドルール(recommended rule)に対する開発が進められている。リコメンドルールは、最小デザインルール(minimum design rule)より所定レベル劣る(backed-off)値を有する。
【０００３】
具体的に説明すれば、半導体集積回路装置のレイアウトのデザインは、最小デザインルール値(または、グラウンドルール値(ground rule value))によって決定される。最小デザインルール値は、現在のフォト工程の分解能(resolution)の限界を表わし、具体的に半導体集積回路装置で使われた多様なマスク間または一つのマスク内での最小スペース間隔、最小オーバーラップ領域などを意味する。ところが、現在の工程技術がこのような最小デザインルール値を満足させることができない場合、半導体集積回路装置のレイアウトデザインに最小デザインルール値より若干増加したリコメンドルール値を使うことで早い時間内に歩留まりを向上させうる。
【特許文献１】アメリカ登録特許第６，４４９，７４９号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が果たそうとする技術的課題は、関心レイアウトのランダム欠陥率、システム的欠陥率及びパラメータ的欠陥率を算出し、これを用いて関心レイアウトを修正することで歩留まりを極大化する半導体集積回路装置のレイアウト分析方法を提供することである。
【０００５】
本発明が果たそうとする他の技術的課題は、関心レイアウトのランダム欠陥率、システム的欠陥率及びパラメータ的欠陥率を算出し、これを用いて関心レイアウトを修正することで歩留まりを極大化する半導体集積回路装置のレイアウト分析システムを提供することである。
【０００６】
本発明の技術的課題は、前述した技術的課題に制限されず、言及されていないさらなる技術的課題は、下記から当業者に明確に理解されるであろう。
【課題を解決するための手段】
【０００７】
前記技術的課題を果たすための本発明の一実施形態による半導体集積回路装置のレイアウト分析方法は、複数の関心レイアウトそれぞれのランダム欠陥率、システム的欠陥率、パラメータ的欠陥率及び面積を算出し、複数のランダム欠陥率、システム的欠陥率、パラメータ的欠陥率及び面積を用いて、複数の関心レイアウトの面積別の欠陥率を算出し、複数の関心レイアウトの面積別の欠陥率を用いて、複数の関心レイアウトのうち修正する関心レイアウトを選定することを含む。
【０００８】
前記技術的課題を果たすための本発明の他の実施形態による半導体集積回路装置のレイアウト分析方法は、複数の関心レイアウトそれぞれのランダム欠陥率、システム的欠陥率及びパラメータ的欠陥率を算出し、複数のランダム欠陥率、システム的欠陥率及びパラメータ的欠陥率を用いて、複数の関心レイアウトそれぞれの総欠陥率を算出し、半導体集積回路装置内で複数の関心レイアウトそれぞれが使われた頻度をカウンティングし、複数の総欠陥率と頻度とを用いて、半導体集積回路装置内で複数の関心レイアウトそれぞれによって発生しうる欠陥率を算出することを含む。
【０００９】
前記技術的課題を果たすための本発明のまた他の実施形態による半導体集積回路装置のレイアウト分析方法は、半導体集積回路装置を複数の回路ブロックに区分し、各回路ブロック別にランダム欠陥率、システム的欠陥率、パラメータ的欠陥率のうち少なくとも一つを算出し、算出された各回路ブロック別のランダム欠陥率、システム的欠陥率、パラメータ的欠陥率を用いて、半導体集積回路装置の歩留まりに決定的な影響を与える回路ブロックを選定することを含む。
【００１０】
前記他の技術的課題を果たすための本発明の一実施形態による半導体集積回路装置のレイアウト分析システムは、複数の関心レイアウトそれぞれのランダム欠陥率を算出するランダム欠陥率算出部、複数の関心レイアウトそれぞれのシステム的欠陥率を算出するシステム的欠陥率算出部、複数の関心レイアウトそれぞれのパラメータ的欠陥率を算出するパラメータ的欠陥率算出部、複数のランダム欠陥率、システム的欠陥率、パラメータ的欠陥率及び面積を用いて、複数の関心レイアウトの面積別の欠陥率を算出する面積別の欠陥率算出部、及び複数の関心レイアウトの面積別の欠陥率を用いて、複数の関心レイアウトのうち修正する関心レイアウトを選定する制御部を含む。
【００１１】
前記他の技術的課題を果たすための本発明の他の実施形態による半導体集積回路装置のレイアウト分析システムは、複数の関心レイアウトそれぞれのランダム欠陥率を算出するランダム欠陥率算出部、複数の関心レイアウトそれぞれのシステム的欠陥率を算出するシステム的欠陥率算出部、複数の関心レイアウトそれぞれのパラメータ的欠陥率を算出するパラメータ的欠陥率算出部、複数のランダム欠陥率、システム的欠陥率及びパラメータ的欠陥率を用いて、複数の関心レイアウトそれぞれの総欠陥率を算出する総欠陥率算出部、半導体集積回路装置内で複数の関心レイアウトそれぞれが使われた頻度をカウンティングするカウンター、及び複数の総欠陥率と頻度とを用いて、半導体集積回路装置内で複数の関心レイアウトそれぞれによって発生しうる欠陥率を算出する欠陥率算出部を含む。
【００１２】
前記他の技術的課題を果たすための本発明のさらに他の実施形態による半導体集積回路装置のレイアウト分析システムは、複数の回路ブロックに区分された半導体集積回路装置に対して、各回路ブロック別にランダム欠陥率を算出するランダム欠陥率算出部、各回路ブロック別にシステム的欠陥率を算出するシステム的欠陥率算出部、各回路ブロック別にパラメータ的欠陥率を算出するパラメータ的欠陥率算出部、及び算出された各回路ブロック別のランダム欠陥率、システム的欠陥率、パラメータ的欠陥率を用いて、半導体集積回路装置の歩留まりに決定的な影響を与える回路ブロックを選定する制御部を含む。
【００１３】
その他の実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
【発明の効果】
【００１４】
半導体集積回路装置のレイアウト分析方法及びレイアウト分析システムによれば、関心レイアウトのランダム欠陥率、システム的欠陥率及びパラメータ的欠陥率を算出し、これを用いて関心レイアウトを修正することで歩留まりを極大化できる。
【発明を実施するための最良の形態】
【００１５】
本発明の利点及び特徴、そしてそれらの達成方法は、添付図面と共に詳細に後述されている実施形態を参照すれば、明確になる。しかし、本発明は、以下に開示される実施形態に限定されず、相異なる多様な形態で具現でき、単に本実施形態は本発明の開示を完全にし、当業者に発明の範ちゅうを完全に知らせるために提供され、本発明は特許請求の範囲の範ちゅうによってのみ定義される。明細書全体にわたって同一参考符号は、同一構成要素を指称する。
【００１６】
図１は、本発明の第1実施形態による半導体集積回路装置のレイアウト分析方法を説明するためのフローチャートである。
【００１７】
図１を参照すれば、まず複数の関心レイアウトを選定する(S100)。
【００１８】
具体的に、関心レイアウトは、スタンダードセルライブラリ(standard cell library) のうちから選定されたセルのレイアウトであり得る。スタンダードセルライブラリは、半導体集積回路装置のレイアウトをデザインする時、デザインの容易性のためによく使われる回路のレイアウトをライブラリ化したことを意味する。スタンダードセルライブラリには、インバーター、NAND、フリップフロップなどのレイアウトが含まれうる。
【００１９】
引き続き、各関心レイアウトのランダム欠陥率、システム的欠陥率、パラメータ的欠陥率を算出する(S200、S300)。
【００２０】
具体的には、ランダム欠陥(random defect)は、製造過程で発生したパーティクルなどによって半導体集積回路装置が誤動作することを意味する。二本のライン間に導電性パーティクルが落ちて、二本のラインがショートされる場合を例にあげることができる。
【００２１】
システム的欠陥(systematic defect)は、二本のライン間の間隔や、ラインまたはビアの最小エンクロージャーなどで主に発生する欠陥であって、前述した例では二本のライン間の間隔があまり細くなって二本のラインがショートされるか、ラインまたはビアが配線と繋がらないことも含まれる。
【００２２】
パラメータ的欠陥は、製造された半導体集積回路装置で所望のサイズのパラメータを得ることができない場合を意味し、アクティブ領域の最小幅を例に挙げることができる。前述した例の場合、アクティブ領域の幅が増加するにつれてトランジスタの飽和電流(saturation current)やスレショルド電圧(threshold voltage)のようなパラメータの分布が変化する。
【００２３】
このような相異なる種類の欠陥の欠陥率を算出することは、多様な方法があり得るが、本発明ではランダム欠陥率の測定は、CAA(Critical Area Analysis)を、システム的欠陥率及びパラメータ的欠陥率は、CFA(Critical Feature Analysis)を使うことができる。CAAについては図２ないし図４を参照して、CFAについては図５ないし図６Ｃを参照して具体的に後述する。
【００２４】
引き続き、ランダム欠陥率、システム的欠陥率、パラメータ的欠陥率及び面積を用いて、関心レイアウトの面積別の欠陥率を算出する(S400)。
【００２５】
具体的に、k番目の関心レイアウトをcellkであり、k番目の関心レイアウトの面積別の欠陥率をFaultRatePerSize(cellk)、ランダム欠陥率をrdFR(cellk)、システム的欠陥率を sysFR(cellk)、パラメータ的欠陥率をparaFR (cellk)であり、k番目の関心レイアウトの面積をSize(cellk)とすれば、k番目の関心レイアウトの面積別の欠陥率は、数式１のように算出されうる。
【００２６】
【数１】
2007200322.tif 000003
【００２７】
一方、本発明の一実施形態で関心レイアウトの面積別の欠陥率を算出する方式は、数式１に制限されるものではない。例えば、関心の程度によってランダム欠陥率、システム的欠陥率、パラメータ的欠陥率に相異なる加重値を与える方式を使うことができる。ランダム欠陥率に加重値Wk1、システム的欠陥率に加重値Wk2、パラメータ的欠陥率に加重値 Wk3が付与される場合、数式２のように算出されうる。
【００２８】
【数２】
2007200322.tif 000004
【００２９】
引き続き、最後の関心レイアウトであるか否かを検討して、実施していない他の関心レイアウトに対してランダム欠陥率算出(S200)、システム的欠陥率及びパラメータ的欠陥率算出(S300)、面積別の欠陥率算出(S400)の段階を反復実施する(S500)。その結果を整理すれば、表１のようなセルリストに整理される。
【００３０】
【表１】
2007200322.tif 000005
【００３１】
引き続き、複数の関心レイアウトの面積別の欠陥率を用いて、複数の関心レイアウトのうち修正する関心レイアウトを選定する(S600)。
【００３２】
具体的に、修正する関心レイアウトを選定することは、複数の面積別の欠陥率を降順に整列し、面積別の欠陥率が最も大きい関心レイアウトから修正できる。前記表１の面積別の欠陥率を降順に整理すれば、表２ようなセルリストで整理できる。表１を参照すれば、例えば、最初の関心レイアウト(cell1)の面積別の欠陥率が0.990ppb/μm2で最も大きいために、最初の関心レイアウト(cell1)から修正し、その次に0.855ppb/μm2の面積別の欠陥率を有する六番目のレイアウト(cell6)が修正されうる。
【００３３】
【表２】
2007200322.tif 000006
【００３４】
本発明の一実施形態では、8個の関心レイアウトに対して面積別の欠陥率を降順に整列されたセルリストを例としたが、スタンダードセルライブラリに含まれたすべてのセルレイアウトそれぞれに対して面積別の欠陥率を降順に整列されたスタンダードセルリストも本発明の技術思想に含まれる。
【００３５】
一方、図面では表示していないが、図１を参照して説明した半導体集積回路装置のレイアウト分析方法を用いて製造されたマスクも本発明の技術思想に含まれる。
【００３６】
また、前記マスクを用いて製造された半導体集積回路装置も本発明の技術思想に含まれる。
【００３７】
以下で、図２、図３Ａないし図３Ｃ、図４を用いて関心レイアウトのランダム欠陥率を算出する方法を説明する。図２は、図１のS200を詳しく説明するためのフローチャートであり、図３Ａないし図３Ｃは、図２の各段階を説明するための図面であり、図４は、危険領域を説明するための概念図である。
【００３８】
図２を参照すれば、まず関心レイアウトの各レイヤ別に、欠陥サイズによる欠陥サイズ分布(defect size distribution)を算出すれば(S210)、例えば、図４Ａのように図示されうる。図４Ａでx軸は欠陥サイズ(r)であり、y軸は欠陥サイズ分布(f(r))である。ここで、欠陥サイズ(r)をパーティクルの半径と定義できるが、これは半導体集積回路装置の製造過程のうち発生しうるパーティクルを球形であると仮定できるためである。
【００３９】
ここで、レイヤは、半導体集積回路装置上に形成された各層を意味し、例えば、アクティブレイヤ、ゲートポリレイヤ、コンタクトレイヤ、メタルレイヤ、ビアレイヤなどを含みうる。
【００４０】
引き続き、関心レイアウトの各レイヤ別に、欠陥サイズによる危険領域(critical area)のサイズを算出する(S220)。
【００４１】
具体的に、図４のように危険領域CAは、半導体製造過程で発生した導電性パーティクルPが二つのメタルライン(Metal)の間に落ちて、二つのメタルラインがショートされることができる領域で定義されうる。したがって、導電性パーティクルPのサイズが大きいほど危険領域CAのサイズは大きくなる。このような関係を図示すれば、例えば、図３Ｂのように図示されうる。ここで、x軸は欠陥サイズ(r)であり、y軸は危険領域のサイズCA(r)である。
【００４２】
引き続き、関心レイアウトのレイヤ別のランダム欠陥率を算出する(S230)。
【００４３】
具体的に、D0はレイヤの欠陥濃度(defect density for a layer)である時、k番目の関心レイアウトのh番目のレイヤのレイヤ別のランダム欠陥率をLayerFR(cellk)hは、数式３のように算出されうる。図３Ｃは、図３ＡのCA(r)と図３Ｂのf(r)を互いに乗算して得た図面であり、レイヤ別のランダム欠陥率は図３Ｃで図示したCA(r)f(r)とx軸との間の面積になる。
【００４４】
【数３】
2007200322.tif 000007
【００４５】
引き続き、関心レイアウトの最後のレイヤであるか否かを検討して、実施していない他のレイヤに対してレイヤ欠陥サイズによる欠陥分布算出(S210)、レイヤ別欠陥サイズによる危険領域のサイズ算出(S220)、レイヤ別のランダム欠陥率算出(S230)の段階を反復実施する(S240)。
【００４６】
引き続き、複数のレイヤ別のランダム欠陥率を用いて、関心レイアウトのランダム欠陥率を算出する(S250)。
【００４７】
具体的に、関心レイアウトがl個のレイヤでなされる時、ランダム欠陥率は、数式４のように算出されうる。
【００４８】
【数４】
2007200322.tif 000008
【００４９】
数式４では、レイヤ別のランダム欠陥率を単純合算(summation)したが、ここに制限されていない。例えば、関心の程度によって各レイヤ別のランダム欠陥率に相異なる加重値を与える方式を使うことができる。
【００５０】
以下で、図５、図６Ａないし図６Ｃを用いて関心レイアウトのシステム的欠陥率及びパラメータ的欠陥率を算出する方法を説明する。
【００５１】
図５を参照すれば、デザインルールセット(design rule set)に含まれる複数のデザインルールのうちから歩留まりに決定的な影響を与えるデザインルール(yield critical design rule)(例えば、m個、但し、m≧1)を選別する(S310)。
【００５２】
具体的に、半導体集積回路装置のレイアウトをデザインするには、デザインルールセットが使われ、デザインルールセットは複数のデザインルール、例えば二本のライン(line)間の間隔、ラインの幅、アクティブ領域の最小幅、コンタクトやビアの最小エンクロージャーなどを含む。このような複数のデザインルールのうちから歩留まりに決定的な影響を与えるデザインルール、すなわち、複数のデザインルールのうちから厳格に従うには、ウエハでの歩留まりが低下され得るデザインルールを選別する。
【００５３】
但し、歩留まりに決定的な影響を与えるルールを選別することは、選択的に行うことができ、S310以後の段階をデザインルールセットに含まれるすべてのデザインルールに対して適用することもある。
【００５４】
引き続き、選別されたデザインルールに対する複数の実験デザインルール値(DOE;Design rule value Of Experiment)(例えば、n個、但し、n≧1)を決定する(S320)。
【００５５】
具体的に、複数の実験デザインルール値は、最小デザインルール値(MDR; Minimum Design Rule value)から所定間隔ずつ増加された値であり得る。ここで、所定間隔は、デザイングリッド(design grid)またはデザイングリッドの倍数であり得る。
【００５６】
例えば、選別されたデザインルールが二本のライン間の間隔で最小デザインルール値が0.04μmであってデザイングリッドが0.01μmである場合、決定された実験デザインルール値は0.04μmから0.11μmまで0.01μm単位で増加された値であり得る。一方、複数の実験デザインルール値のうち最大値(すなわち、0.11μm)は、二本のライン間の間隔が十分に遠くて欠陥がほとんど発生しない値であることができ、このような値は過去の経験(past experience)から予測されうる。
【００５７】
引き続き、複数の実験デザインルール値別の欠陥率を測定する(S330)。
【００５８】
具体的に説明すれば、選別されたデザインルールを代表する(represent)テストパターン(test pattern)を複数の実験デザインルール値別にウエハ上に形成して、テストパターンのうち欠陥が発生したテストパターンを複数の実験デザインルール値別にカウンティングする。
【００５９】
例えば、選別されたデザインルールであるライン間の間隔を代表するテストパターンをウエハ上に形成するが、各実験デザインルール値別に(すなわち、0.04μmから0.11μmまで0.01μm単位に) 所定個数ずつ形成する。その後、テストパターンのうち欠陥が発生したテストパターンを各実験デザインルール値別にカウンティングして実験デザインルール値別の欠陥率を算出する。
【００６０】
このように算出された実験デザインルール値別の欠陥率を図示すれば、図６Ａのようである。x軸は実験デザインルール値(DOE)であり、y軸は実験デザインルール値別の欠陥率である。最小デザインルール値が0.04μmでは実験デザインルール値別の欠陥率が約1ppb(parts per billion)であり、0.05μmでは実験デザインルール値別の欠陥率が約0.3ppbであり、実験デザインルール値が大きくなるほど実験デザインルール値別の欠陥率が小くなることが分かる。
【００６１】
一方、選別されたデザインルールは、その特性によってシステム的欠陥のみが発生するか、パラメータ的欠陥のみ発生するか、システム的欠陥とパラメータ的欠陥とがいずれも発生しうる。
【００６２】
システム的欠陥は、二本のライン間の間隔や、ラインまたはビアの最小エンクロージャーなどで主に発生する欠陥であって、前述した例では二本のライン間の間隔があまり細くなって二本のラインがショートされるか、ラインまたはビアが配線と繋がらないこともある。パラメータ的欠陥は、製造された半導体集積回路装置で所望のサイズのパラメータを得ることができない場合を意味し、アクティブ領域の最小幅を例に挙げることができる。前述した例の場合、アクティブ領域の幅が増加するにつれてトランジスタの飽和電流やスレショルド電圧のようなパラメータの分布が変化する。
【００６３】
したがって、パラメータ的欠陥の場合に複数の実験デザインルール値別の欠陥率を測定する方法は、システム的欠陥と多少差異が発生しうる。すなわち、パラメータ的欠陥は、一定したターゲットパラメータ値(target parameter value)を選択した後、前記ターゲットパラメータに及ばないものを欠陥の発生したものと定めうる。例えば、トランジスタの飽和電流のターゲットパラメータ値を1mAに決定し、1mA以上になる場合、選別されたデザインルール(すなわち、アクティブ領域の幅)に欠陥が発生したものと定めうる。但し、パラメータ的欠陥に対する欠陥率を測定する方法が前述した方法に限定されるものではない。
【００６４】
引き続き、関心レイアウト内で各実験デザインルール値に該当するフィーチャの数をカウンティングする(S340)。
【００６５】
ここで、関心レイアウト内で各実験デザインルール値(すなわち、0.04μmから0.11μmまで0.01μm単位に決定された値)に該当するフィーチャをカウンティングするが、その結果を図示すれば、図６Ｂのようである。x軸は実験デザインルール値(DOE)であり、y軸はフィーチャの数である。例えば、関心レイアウト内で最小デザインルール値である0.04μmでは3個であり、0.05μmでは7個であることが分かる。
【００６６】
引き続き、実験デザインルール値別の欠陥率とフィーチャの数とを用いて選別されたデザインルールのシステム的欠陥率及びパラメータ的欠陥を提供する(S350)。
【００６７】
i番目のデザインルールがシステム的欠陥率が発生する場合、数式５のように計算されることができ、i番目のデザインルールがパラメータ的欠陥率が発生する場合、数式６のように計算されうる。ここで、i番目のデザインルールはrulei、i番目のデザインルールのシステム的欠陥率はsysFR(rulei)、i番目のデザインルールのパラメータ的欠陥率はparaFR(rulei)、複数の実験デザインルール値の個数はn、i番目のデザインルールに対するj番目の実験デザインルール値の欠陥率はDOEFR(rulei)j、i番目のデザインルールに対するj番目の実験デザインルール値に該当するフィーチャの数はCOUNT(rulei)jである。
【００６８】
【数５】
2007200322.tif 000009
【数６】
2007200322.tif 000010
【００６９】
例を挙げて説明すれば、選択されたデザインルールがライン間の間隔である場合には、図６Ａの実験デザインルール値別の欠陥率と図６Ｂのフィーチャの数とを乗算して図６ＣのようにDOEFR(rulei)j×COUNT(rulei)jを算出できる。その後、算出された DOEFR(rulei)j×COUNT(rulei)jを合算することでi番目のデザインルールのシステム的欠陥率(sysFR(rulei))を計算できる。
【００７０】
一方、本発明の一実施形態でデザインルールのシステム的欠陥率とパラメータ的欠陥率とを求める方式は、数式５、数式６に制限されるものではない。例えば、特別に関心の対象になる実験デザインルール値別の欠陥率とそうではない実験デザインルール値別の欠陥率とに相異なる加重値を置く方式を使うことができる。例えば、最小デザインルール値で発生しうる実験デザインルール値(0.04μm)の欠陥率は、歩留まりに多くの影響を及ぼすことができるので、他の実験デザインルール値の欠陥率より大きい加重値を与えることができる。すなわち、j番目の実験デザインルール値の欠陥率であるDOEFR(rulei)jに加重値Wjが付与できる。
【００７１】
引き続き、最後の歩留まりに決定的な影響を与えるデザインルール(yield critical rule)であるか否かを検討して、実施していないデザインルールに対してはS320ないしS350の段階(実験デザインルール値の決定段階、実験デザインルール値別の欠陥率測定段階、関心レイアウト内で各実験デザインルール値に該当するフィーチャの数カウンティング段階、選別されたデザインルールのシステム的欠陥率及びパラメータ的欠陥率提供段階)を反復実施する(S360)。
【００７２】
引き続き、算出された複数のデザインルールのシステム的欠陥率及びパラメータ的欠陥率をそれぞれ用いて、関心レイアウトのシステム的欠陥率及びパラメータ的欠陥率を算出する(S370)。
【００７３】
【数７】
2007200322.tif 000011
【数８】
2007200322.tif 000012
【００７４】
数式７、数式８では算出された複数のデザインルールのシステム的欠陥率及びパラメータ的欠陥率を単純合算(summation)したが、ここに制限されていない。例えば、関心の程度によって各デザインルールのシステム的欠陥率及びパラメータ的欠陥率に相異なる加重値を与える方式を使うことができる。
【００７５】
図７は、本発明の第2実施形態による半導体集積回路装置のレイアウト分析方法を説明するためのフローチャートである。図１と実質的に同一の構成要素については同一の図面符号を付し、該当構成要素についての詳細な説明は省略する。
【００７６】
本発明の第2実施形態は、半導体集積回路装置内で関心レイアウトによって発生しうる欠陥率を算出して、半導体集積回路装置内で特定関心レイアウトの欠陥率が高いのかその傾向を検討するか、半導体集積回路装置内で修正する関心レイアウトを選定できる。
【００７７】
図７を参照すれば、まず複数の関心レイアウトを選定する(S100)。半導体集積回路装置内で使われたスタンダードセルのうち一部を選定することができ、すべてのスタンダードセルを選定できる。
【００７８】
引き続き、各関心レイアウトのランダム欠陥率、システム的欠陥率、パラメータ的欠陥率を算出する(S200、S300)。
【００７９】
引き続き、ランダム欠陥率、システム的欠陥率、パラメータ的欠陥率を用いて、関心レイアウトの総欠陥率を算出する(S410)。具体的に、関心レイアウトの総欠陥率は、ランダム欠陥率、システム的欠陥率、パラメータ的欠陥率を単純合算するか、加重値を与えて合算することもある。
【００８０】
引き続き、半導体装置内で関心レイアウトが使われた頻度をカウンティングする(S420)。
【００８１】
引き続き、関心レイアウトの総欠陥率と関心レイアウトに対応する頻度とを乗算して、半導体集積回路装置内で関心レイアウトによって発生しうる欠陥率を算出する(S430)。
【００８２】
引き続き、最後の関心レイアウトであるか否かを検討して実施していない他の関心レイアウトに対してS200ないしS430の段階を反復実施する(S500)。その結果を整理すれば、表３のようなセルリストで整理される。
【００８３】
【表３】
2007200322.tif 000013
【００８４】
引き続き、半導体集積回路装置内で関心レイアウトによって発生しうる欠陥率を降順に整列し、整列順序を考慮して修正する関心レイアウトを選定できる。表４は、表３で半導体集積回路装置内で関心レイアウトによって発生しうる欠陥率を降順に整理した結果である。表４を参照すれば、二番目の関心レイアウト(cell2)が6243.93ppbで最も大きいために二番目の関心レイアウト(cell2)から修正し、その次に五番目の関心レイアウト(cell5)を修正できる。
【００８５】
【表４】
2007200322.tif 000014
【００８６】
一方、図面では表示していないが、図７を参照して説明した半導体集積回路装置のレイアウト分析方法を用いて製造されたマスクも本発明の技術思想に含まれる。
【００８７】
また、前記マスクを用いて製造された半導体集積回路装置も本発明の技術思想に含まれる。
【００８８】
図８は、本発明の第3実施形態による半導体集積回路装置のレイアウト分析方法を説明するためのフローチャートである。図１と実質的に同一の構成要素については同一の図面符号を付し、該当構成要素についての詳細な説明は省略する。
【００８９】
本発明の第3実施形態は、半導体集積回路装置を複数の回路ブロックに区分し、各回路ブロック別に欠陥率または歩留まりを算出して特定回路ブロックの欠陥率が高いのかその傾向を検討できる。
【００９０】
図８を参照すれば、半導体集積回路装置を複数の回路ブロックに区分できる(S110)。
【００９１】
例えば、半導体集積回路装置は、図９のようにSRAM、DRAMとともにデータを保存するメモリブロックa、USB、MPECのように特定機能を実行するように形成された機能性ブロックb、その他のスタンダードセルで形成されたブロックc、複数の素子を互いに連結するルーティングブロックdなど複数の回路ブロックに区分できる。
【００９２】
引き続き、各回路ブロック別にランダム欠陥率、システム的欠陥率、パラメータ的欠陥率のうち少なくとも一つを算出する(S200、S300)。引き続き、最後の回路ブロックであるか否かを検討して、実施していない他の回路ブロックに対してS200、S300段階を反復実施する(S510)。
【００９３】
各回路ブロックのランダム欠陥率、システム的欠陥率、パラメータ的欠陥率は、本発明の第2実施形態で説明した方法と同一または類似した方法に算出されうる。メモリブロックa、機能性ブロックbは、特定の機能をする巨大ブロックであるだけで、スタンダードセルで形成されたことは同様であり、ルーティングブロックdは特定デザインルール(二本のライン間の間隔、ライン幅など)が主に使われるブロックであるためである。
【００９４】
引き続き、算出された各回路ブロック別ランダム欠陥率、システム的欠陥率、パラメータ的欠陥率を用いて、半導体集積回路装置の歩留まりに決定的な影響を与える回路ブロックを選定する(S610)。
【００９５】
具体的に、本発明の第3実施形態では、回路ブロック別のランダム欠陥率、システム的欠陥率、パラメータ的欠陥率それぞれを用いて歩留まりを算出し、これを考慮して歩留まりに決定的な影響を与える回路ブロックを選定する。勿論、歩留まりを算出せずに、回路ブロック別のランダム欠陥率、システム的欠陥率、パラメータ的欠陥率それぞれの値を考慮して選定することもある。
【００９６】
例えば、ポアソンモデルによる、メモリブロックのシステム的欠陥率による歩留まりは、数式９のように計算されうる。ここで、CYield(但し、0≦CYield≦1)は、前述したデザインルールによる歩留まり変化ではないその他の要因によって発生する歩留まり変化を表わす歩留まり定数であり、sysFR(memoryBLK)はメモリブロックのシステム的欠陥率を表わす。
【００９７】
【数９】
2007200322.tif 000015
【００９８】
本発明の第3実施形態による半導体集積回路装置のレイアウト分析方法では、ポアソンモデルを利用した歩留まり算出方法のみを例としたが、ここに制限されるものではない。ネガティブバイノミアルモデル(negative binomial model)のようにその他のモデルを用いて歩留まりを算出できるということは、本発明の技術分野の当業者に自明である。
【００９９】
このような方式で、各回路ブロック別歩留まりを算出した結果を整理すれば、表５のようである。表５を参照すれば、メモリブロックに対してはランダム欠陥率による歩留まりのみを算出し、システム的欠陥率による歩留まり及びパラメータ的欠陥率による歩留まりは算出していなかった。また、ルーティングブロックのパラメータ的欠陥率の歩留まりが93%で最も低いために、半導体集積回路装置の歩留まりに決定的な影響を与える回路ブロックは、ルーティングブロックに該当する。したがって、ルーティングブロックでパラメータ的欠陥と係わる部分を最も先に修正する。
【０１００】
【表５】
2007200322.tif 000016
【０１０１】
図１０は、本発明の第1実施形態による半導体集積回路装置のレイアウト分析システムを説明するためのブロック図である。
【０１０２】
図１０を参照すれば、本発明の第1実施形態による半導体集積回路装置のレイアウト分析システム７００は、本発明の第1実施形態による半導体集積回路装置のレイアウト分析方法を実施するためのシステムであって、ランダム欠陥率算出部７１０、システム的欠陥率算出部７２０、パラメータ的欠陥率算出部７３０、面積別の欠陥率算出部７４０、制御部７５０を含み、各部分はデータインターフェース７６０または他の通信リンクを介してコミュニケーションできる。
【０１０３】
ランダム欠陥率算出部７１０は、複数の関心レイアウトそれぞれのランダム欠陥率を算出し、システム的欠陥率算出部７２０は複数の関心レイアウトそれぞれのシステム的欠陥率を算出し、パラメータ的欠陥率算出部７３０は複数の関心レイアウトそれぞれのパラメータ的欠陥率を算出する。面積別の欠陥率算出部７４０は、ランダム欠陥率算出部７１０、システム的欠陥率算出部７２０、パラメータ的欠陥率算出部７３０から複数のランダム欠陥率、システム的欠陥率、パラメータ的欠陥率を提供されて複数の関心レイアウトの面積別の欠陥率を算出する。制御部７５０は、面積別の欠陥率算出部７４０から複数の関心レイアウトの面積別の欠陥率を提供されて降順に整列し、整列順序を考慮して複数の関心レイアウトのうち修正する関心レイアウトを選定する。
【０１０４】
図１１は、本発明の第2実施形態による半導体集積回路装置のレイアウト分析システムを説明するためのブロック図である。図１０と実質的に同一の構成要素については同一の図面符号を付し、該当構成要素についての詳細な説明は省略する。
【０１０５】
図１１を参照すれば、本発明の第2実施形態による半導体集積回路装置のレイアウト分析システム７０２は、本発明の第2実施形態による半導体集積回路装置のレイアウト分析方法を実施するためのシステムであって、ランダム欠陥率算出部７１０、システム的欠陥率算出部７２０、パラメータ的欠陥率算出部７３０、総欠陥率算出部７４２、カウンター７４４、欠陥率算出部７５２を含み、各部分はデータインターフェース７６０または他の通信リンクを介してコミュニケーションできる。
【０１０６】
総欠陥率算出部７４２は、ランダム欠陥率算出部７１０、システム的欠陥率算出部７２０、パラメータ的欠陥率算出部７３０からそれぞれランダム欠陥率、システム的欠陥率、パラメータ的欠陥率を提供されて、これを合算して総欠陥率を算出する。
【０１０７】
カウンター７４４は、半導体集積回路装置内で複数の関心レイアウトそれぞれが使われた頻度をカウンティングする。
【０１０８】
欠陥率算出部７５２は、関心レイアウトの総欠陥率と前記関心レイアウトに対応する頻度とを乗算して、半導体集積回路装置内で複数の関心レイアウトそれぞれによって発生しうる欠陥率を算出する。
【０１０９】
図１２は、本発明の第3実施形態による半導体集積回路装置のレイアウト分析システムを説明するためのブロック図である。図１０と実質的に同一の構成要素については同一の図面符号を付し、該当構成要素についての詳細な説明は省略する。
【０１１０】
図１２を参照すれば、本発明の第3実施形態による半導体集積回路装置のレイアウト分析システム７０４は、本発明の第3実施形態による半導体集積回路装置のレイアウト分析方法を実施するためのシステムであって、ランダム欠陥率算出部７１０、システム的欠陥率算出部７２０、パラメータ的欠陥率算出部７３０、制御部７５４を含み、各部分はデータインターフェース７６０または他の通信リンクを介してコミュニケーションできる。
【０１１１】
ランダム欠陥率算出部７１０、システム的欠陥率算出部７２０、パラメータ的欠陥率算出部７３０は、それぞれ半導体集積回路装置の複数の回路ブロックに対してランダム欠陥率、システム的欠陥率、パラメータ的欠陥率を算出する。
【０１１２】
制御部７５４は、ランダム欠陥率算出部７１０、システム的欠陥率算出部７２０、パラメータ的欠陥率算出部７３０からそれぞれランダム欠陥率、システム的欠陥率、パラメータ的欠陥率を提供されて、各回路ブロック別ランダム欠陥率による歩留まり、システム的欠陥率による歩留まり、パラメータ的欠陥率による歩留まりを算出する。このように算出された歩留まりを考慮して、半導体集積回路装置の歩留まりに決定的な影響を与える回路ブロックを選定する。
【０１１３】
一方、図面では表示していないが、図１０ないし図１２を参照して説明した半導体集積回路装置のレイアウト分析システムを用いて製造されたマスクも本発明の技術思想に含まれる。
【０１１４】
また、前記マスクを用いて製造された半導体集積回路装置も本発明の技術思想に含まれる。
【０１１５】
以上、添付された図面を参照して、本発明の実施形態を説明したが、当業者ならば本発明がその技術的思想や必須な特徴を変更せず、他の具体的な形態に実施されるということを理解できるであろう。したがって、前述した実施形態は、あらゆる面で例示的なものであり、限定的ではないということを理解せねばならない。
【産業上の利用可能性】
【０１１６】
本発明は、半導体集積回路装置のレイアウト分析方法及びレイアウト分析システムの関連分野に好適に適用されうる。
【図面の簡単な説明】
【０１１７】
【図１】本発明の第1実施形態による半導体集積回路装置のレイアウト分析方法を説明するためのフローチャートである。
【図２】図１のS200を詳しく説明するためのフローチャートである。
【図３Ａ】図２の各段階を説明するための図面である。
【図３Ｂ】図２の各段階を説明するための図面である。
【図３Ｃ】図２の各段階を説明するための図面である。
【図４】危険領域を説明するための概念図である。
【図５】図１のS300を詳しく説明するためのフローチャートである。
【図６Ａ】関心レイアイトのシステム的欠陥率及びパラメータ的欠陥率を算出する方法を説明するための図である。
【図６Ｂ】関心レイアイトのシステム的欠陥率及びパラメータ的欠陥率を算出する方法を説明するための図である。
【図６Ｃ】関心レイアイトのシステム的欠陥率及びパラメータ的欠陥率を算出する方法を説明するための図である。
【図７】本発明の第2実施形態による半導体集積回路装置のレイアウト分析方法を説明するためのフローチャートである。
【図８】本発明の第3実施形態による半導体集積回路装置のレイアウト分析方法を説明するためのフローチャートである。
【図９】半導体集積回路装置を複数の回路ブロックに分けた概念図である。
【図１０】本発明の第1実施形態による半導体集積回路装置のレイアウト分析システムを説明するためのブロック図である。
【図１１】本発明の第2実施形態による半導体集積回路装置のレイアウト分析システムを説明するためのブロック図である。
【図１２】本発明の第3実施形態による半導体集積回路装置のレイアウト分析システムを説明するためのブロック図である。
【符号の説明】
【０１１８】
700,702,704：半導体集積回路装置のレイアウト分析システム
710：ランダム欠陥率算出部
720：システム的欠陥率算出部
730：パラメータ的欠陥率算出部
740：面積別の欠陥率算出部
742：総欠陥率算出部
744：カウンター
750：制御部 
752：欠陥率算出部
【図１】
2007200322.tif 000017
【図２】
2007200322.tif 000018
【図３Ａ】
2007200322.tif 000019
【図３Ｂ】
2007200322.tif 000020
【図３Ｃ】
2007200322.tif 000021
【図４】
2007200322.tif 000022
【図５】
2007200322.tif 000023
【図６Ａ】
2007200322.tif 000024
【図６Ｂ】
2007200322.tif 000025
【図６Ｃ】
2007200322.tif 000026
【図７】
2007200322.tif 000027
【図８】
2007200322.tif 000028
【図９】
2007200322.tif 000029
【図１０】
2007200322.tif 000030
【図１１】
2007200322.tif 000031
【図１２】
2007200322.tif 000032