(57)【要約】【課題】ＰＬＬ回路のロック時のループフィルタの出力電圧の変動を抑えることである。【解決手段】基準クロック信号と帰還クロック信号の位相が一致したとき、基準クロック信号と帰還クロック信号の立ち下がりのタイミングで、オン時間の短いＵＰ信号とＤＯＷＮ信号をチャージポンプ回路の２個のＭＯＳトランジスタに供給する。これにより、チャージポンプ回路の貫通電流を少なくできるので、貫通電流によるループフィルタの出力電圧の変動を抑えることができる。【選択図】図３
2007274033.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振器とループフィルタを有するＰＬＬ回路において、
前記ループフィルタのキャパシタを充放電する第１のトランジスタと第２のトランジスタを有するチャージポンプ回路と、
基準クロック信号と前記電圧制御発振器の発振信号から得られる帰還クロック信号の位相差に応じて前記第１のトランジスタをオンまたはオフにするＵＰ信号と、前記第２のトランジスタをオンまたはオフにするＤＯＷＮ信号を生成する位相比較器とを有し、
前記位相比較器は、前記基準クロック信号と前記帰還クロック信号の位相が一致したとき、前記チャージポンプ回路の前記第１及び第２のトランジスタに流れる貫通電流が所定値以下となるオン時間を有するＵＰ信号とＤＯＷＮ信号を出力して前記第１及び第２のトランジスタを同時にオンさせるＰＬＬ回路。
【請求項２】
前記位相比較器は、前記基準クロック信号と前記帰還クロック信号の位相が一致したとき、前記チャージポンプ回路に流れる貫通電流による前記ループフィルタの出力電圧の変動幅が所定値以内となるオン時間を有するＵＰ信号とＤＯＷＮ信号を生成する請求項１記載のＰＬＬ回路。
【請求項３】
前記第１及び第２のトランジスタは電源と接地間に直列に接続され、前記第１のトランジスタはｐチャネルＭＯＳトランジスタからなり、前記第２のトランジスタはｎチャネルＭＯＳトランジスタからなる請求項１または２記載のＰＬＬ回路。
【請求項４】
前記位相比較器は、前記基準クロック信号の立ち下がりエッジを検出する基準クロック信号立ち下がり検出回路と、
前記基準クロック信号の立ち下がりに同期してＵＰ信号を出力するＵＰ信号生成回路と、
前記基準クロック信号エッジ検出回路の出力信号により出力が変化する第１のフリップフロップと、
前記帰還クロック信号の立ち下がりエッジを検出する帰還クロック信号立ち下がり検出回路と、
前記帰還クロック信号の立ち下がりに同期してＤＯＷＮ信号を出力するダウン信号生成回路と、
前記帰還クロック信号立ち下がり検出回路の出力信号により出力が変化する第２のフリップフロップと、
前記基準クロック信号立ち下がり検出回路の出力と、前記第１のフリップフロップの出力と、前記帰還クロック信号立ち下がり検出回路の出力と、前記第２のフリップフロップの出力の論理積をとり、前記基準クロック信号の立ち下がりまたは前記帰還クロック信号の立ち下がりエッジで変化する信号を出力する論理積回路と、
前記論理積回路の出力信号を所定時間遅延させた信号を出力する遅延回路とを有し、
前記ＵＰ信号生成回路及び前ＤＯＷＮ信号生成回路は、前記基準クロック信号と前記帰還クロック信号の位相が一致したとき、前記第１及び第２のトランジスタを前記遅延回路の遅延時間分同時にオンさせるＵＰ信号とＤＯＷＮ信号を生成する請求項１〜３のいずれか１項に記載のＰＬＬ回路。
【請求項５】
前記電圧制御発振器は、前記ループフィルタの出力電圧を電流に変換する電圧／電流変換部を有し、該電圧／電流変換部の入力側のＭＯＳトランジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌを１／２以下にした請求項１〜４のいずれか１項に記載のＰＬＬ回路。
【請求項６】
ＰＬＬ回路のチャージポンプ回路の駆動方法であって、
基準クロック信号と電圧制御発振器の発振信号から得られる帰還クロック信号の位相差に応じて、チャージポンプ回路の第１のトランジスタをオンまたはオフにするＵＰ信号と、第２のトランジスタをオンまたはオフにするＤＯＷＮ信号を生成し、
前記基準クロック信号と前記帰還クロック信号の位相が一致したときに、前記チャージポンプ回路の前記第１及び第２のトランジスタに流れる貫通電流が所定値以下となるオン時間を有するＵＰ信号とＤＯＷＮ信号を出力して前記チャージポンプ回路の前記第１及び第２のトランジスタを同時にオンさせるチャージポンプ回路の駆動方法。
【請求項７】
前記基準クロック信号と前記帰還クロック信号の位相が一致したとき、前記チャージポンプ回路に流れる貫通電流による前記ループフィルタの出力電圧の変動幅が所定値以内となるオン時間を有するＵＰ信号とＤＯＷＮ信号を生成する請求項６記載のチャージポンプ回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路及びチャージポンプ回路の駆動方法に関する。
【背景技術】
【０００２】
特許文献１には、リングオシレータを有するＰＬＬ回路において、発振回路を構成するトランジスタのゲート長及びゲート幅を制御して位相雑音やジッタを減少させることが記載されている。
【０００３】
特許文献２には、リングオシレータの異なるノードから出力を取り出し、それらの出力をＲＳフリップフロップにそれぞれ入力し、その出力を取り出すことデューティ比２：１の信号を生成することが記載されている。
【０００４】
携帯型の機器用のＩＣでは、ＩＣが実装される基板の面積を小さくすることが求められておりＩＣの外付け部品を減らすことが必要となっている。そのため、外付けのキャパシタが用いられているＰＬＬ回路のループフィルタをＩＣに内蔵することが考えらる。
【０００５】
ＰＬＬ回路のチャージポンプ回路は、一般に２個のトランジスタを電源と接地との間に接続して構成されるが、ロック状態となったときには、トランジスタを駆動する信号が与えられなくなる。その結果、ロック状態ではチャージポンプ回路のトランジスタの状態が不定になる。その問題を解決するために、ロック時にもチャージポンプ回路のトランジスタに駆動信号を与えて動作状態を確定させることが考えられている。
【０００６】
しかしながら、ループフィルタのキャパシタをＩＣ内部に形成するためにキャパシタの容量を小さくすると、チャージポンプ回路の２個のトランジスタを同時にオンさせて貫通電流を流したときに、その貫通電流がループフィルタに流れ込み、その結果、ループフィルタの出力電圧が変動することが考えられる。ループフィルタの出力電圧の変動はＰＬＬ回路の発振周波数の誤差の要因となる。
【特許文献１】特開２００６−４１８１０号公報
【特許文献２】特開平１１−２７４９００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、ＰＬＬ回路のロック時のループフィルタの出力電圧の変動を抑えることである。
【課題を解決するための手段】
【０００８】
本発明のＰＬＬ回路は、電圧制御発振器とループフィルタを有するＰＬＬ回路において、前記ループフィルタのキャパシタを充放電する第１のトランジスタと第２のトランジスタを有するチャージポンプ回路と、基準クロック信号と前記電圧制御発振器の発振信号から得られる帰還クロック信号の位相差に応じて前記第１のトランジスタをオンまたはオフにするＵＰ信号と、前記第２のトランジスタをオンまたはオフにするＤＯＷＮ信号を生成する位相比較器とを有し、前記位相比較器は、前記基準クロック信号と前記帰還クロック信号の位相が一致したとき、前記チャージポンプ回路の前記第１及び第２のトランジスタに流れる貫通電流が所定値以下となるオン時間を有するＵＰ信号とＤＯＷＮ信号を出力して前記第１及び第２のトランジスタを同時にオンさせる。
【０００９】
この発明によれば、第１のトランジスタと第２のトランジスタを流れる貫通電流を所定値以下にすることでループフィルタに流れ込む貫通電流を少なくできる。これによりループフィルタの出力電圧の変動を抑制できる。
【００１０】
本発明のＰＬＬ回路において、前記位相比較器は、前記基準クロック信号と前記帰還クロック信号の位相が一致したとき、前記チャージポンプ回路に流れる貫通電流による前記ループフィルタの出力電圧の変動幅が所定値以内となるようなオン時間を有するＵＰ信号とＤＯＷＮ信号を生成する。
【００１１】
このように構成することで、チャージポンプ回路に流れる貫通電流によるループフィルタの出力電圧の変動幅を抑制できる。
本発明のＰＬＬ回路において、前記第１及び第２のトランジスタは電源と接地間に接続され、前記第１のトランジスタはｐチャネルＭＯＳトランジスタからなり、前記第２のトランジスタはｎチャネルＭＯＳトランジスタからなる。
【００１２】
このように構成することで、チャージポンプ回路のｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの電流駆動能力の差によりループフィルタに流れ込む電流を少なくしてループフィルタの出力電圧の変動を抑えることができる。
【００１３】
本発明のＰＬＬ回路において、前記位相比較器は、前記基準クロック信号の立ち下がりエッジを検出する基準クロック信号立ち下がり検出回路と、前記基準クロック信号の立ち下がりに同期してＵＰ信号を出力するＵＰ信号生成回路と、前記基準クロック信号エッジ検出回路の出力信号により出力が変化する第１のフリップフロップと、前記帰還クロック信号の立ち下がりエッジを検出する帰還クロック信号立ち下がり検出回路と、前記帰還クロック信号の立ち下がりに同期してＤＯＷＮ信号を出力するＤＯＷＮ信号生成回路と、前記帰還クロック信号立ち下がり検出回路の出力信号により出力が変化する第２のフリップフロップと、前記基準クロック信号立ち下がり検出回路と、前記第１のフリップフロップと、前記帰還クロック信号立ち下がり検出回路と、前記第２のフリップフロップの出力の論理積を取り、前記基準クロック信号の立ち下がりまたは前記帰還クロック信号の立ち下がりエッジで変化する信号を出力する論理積回路と、前記論理積回路の出力信号を所定時間遅延させた信号を出力する遅延回路とを有し、前記基準クロック信号と前記帰還クロック信号の位相が一致したとき、前記第１及び第２のトランジスタを前記遅延回路の遅延時間分同時にオンさせるＵＰ信号及びＤＯＷＮ信号を生成する。
【００１４】
このように構成することで、ＰＬＬ回路がロック状態となったとき、基準クロック信号と帰還クロック信号の立ち下がりのタイミングで所定の遅延時間分のオン時間を有するＵＰ信号とＤＯＷＮ信号を第１及び第２のトランジスタに供給してそれらのトランジスタを同時にオンさせることができる。
【００１５】
本発明のＰＬＬ回路において、前記電圧制御発振器は、前記ループフィルタの出力電圧を電流に変換する電圧／電流変換部を有し、該電圧／電流変換部の入力側のＭＯＳトランジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌを１／２以下にした。
【００１６】
このように構成することでループフィルタの出力電圧を増幅するＭＯＳトランジスタの変換利得を小さくしてノイズによる影響を抑えることができる。
【発明の効果】
【００１７】
本発明によれば、ＰＬＬ回路がロック状態のときに、チャージポンプ回路に流れる貫通電流を少なくしてループフィルタの出力電圧の変動を抑えることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照して説明する。図１は、実施の形態のＰＬＬ（Phase Locked Loop）回路１１のブロック図である。実施の形態のＰＬＬ回路１１は、ＭＯＳトランジスタで構成される集積回路、例えば、ラジオのチューナ用ＩＣ等に搭載される。
【００１９】
図１において、位相比較器１２は、基準クロック信号と、後述する電圧制御発振器１５の発振信号を帰還分周器１７で分周した帰還クロック信号との位相差を検出し、位相の進みまたは遅れに応じてＵＰ信号またはＤＯＷＮ信号を出力する。
【００２０】
チャージポンプ回路１３は、電源と接地間に直列に接続された２個のＭＯＳトランジスタ等からなり、２個のＭＯＳトランジスタの接続点の電圧をループフィルタ１４に出力する。ループフィルタ１４は、ＩＣに内蔵できる小容量のキャパシタ（例えば、５００ＰＦ）を有しており、キャパシタで平滑した制御電圧を電圧制御発振器１５に出力する。
【００２１】
電圧制御発振器（ＶＣＯ）１５は、リングオシレータで構成されており、制御電圧に応じた発振周波数の発振信号を １／２分周器１６に出力する。１／２分周器１６は、発振信号を１／２の周波数の信号に変換し、また、９０度位相の異なるＩ、Ｑ信号に変換し、帰還分周器１７及び他の回路に出力する。帰還分周器１７は、発振信号を基準クロックと同じ周波数まで分周して帰還クロック信号として位相比較器１２に帰還する。
【００２２】
次に、図２は、チャージポンプ回路１３とループフィルタ１４の要部の回路図である。チャージポンプ回路１３は、電源電圧ＶＤＤと接地（ＶＳＳ）との間に直列に接続されたｐチャネルＭＯＳトランジスタＴＲ１とｎチャネルＭＯＳトランジスタＴＲ２とで構成され、ｐチャネルＭＯＳトランジスタＴＲ１のゲートにはＵＰ信号が印加され、ｎチャネルＭＯＳトランジスタＴＲ２のゲートにはＤＯＷＮ信号が印加される。
【００２３】
ｐチャネルＭＯＳトランジスタ（以下、ＭＯＳトランジスタと言う）ＴＲ１とｎチャネルＭＯＳトランジスタ（以下、ＭＯＳトランジスタと言う）ＴＲ２との接続点には、抵抗Ｒ１とキャパシタＣ２が接続され、抵抗Ｒ１の他端にはキャパシタＣ１が接続されている。キャパシタＣ１及びＣ２の他端は接地されている。
【００２４】
ＵＰ信号がローレベルで、ＤＯＷＮ信号がローレベルのときには、ＭＯＳトランジスタＴＲ１がオン、ＭＯＳトランジスタＴＲ２がオフとなる。この場合、電源電圧ＶＤＤからＭＯＳトランジスタＴＲ１を介してループフィルタ１４のキャパシタＣ１とＣ２に充電電流が流れ、ＵＰ信号のオン時間の間充電が行われる。キャパシタＣ１、Ｃ２の充電電圧は発振周波数を制御するための制御電圧として電圧制御発振器１５に出力される。
【００２５】
また、ＵＰ信号がハイレベル、かつＤＯＷＮ信号がハイレベルのときには、ＭＯＳトランジスタＴＲ１がオフ、ＭＯＳトランジスタＴＲ２がオンとなり、キャパシタＣ１、Ｃ２に充電された電荷が放電される。その結果、ループフィルタ１４の出力電圧が下がり電圧制御発振器１５の発振周波数が低くなる。
【００２６】
さらに、ＭＯＳトランジスタＴＲ１とＴＲ２を同時にオンさせるＵＰ信号とＤＯＷＮ信号が印加されると、ＭＯＳトランジスタＴＲ１とＴＲ２には貫通電流（ＣＰ電流）が流れる。
【００２７】
この実施の形態では、基準クロック信号と帰還クロック信号の位相が一致したとき、位相比較器１２からチャージポンプ回路１３の２個のＭＯＳトランジスタＴＲ１とＴＲ２を同時にオンさせるＵＰ信号とＤＯＷＮ信号を生成している。その理由は、ＰＬＬ回路１１がロック状態になったときに、ＭＯＳトランジスタＴＲ１とＴＲ２の動作状態を確定させるためである。
【００２８】
上記のようにＰＬＬ回路１１がロック状態となったときに、チャージポンプ回路１３のｐチャネルＭＯＳトランジスタＴＲ１とｎチャネルＭＯＳトランジスタＴＲ２を同時にオンさせると、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの電流駆動能力が異なるために、例えば、電源側に接続されているｐチャネルＭＯＳトランジスタＴＲ１を流れる電流がｎチャネルＭＯＳトランジスタＴＲ２に流れ込めずに、一部がループフィルタ１４のキャパシタＣ１，Ｃ２に流れ込む。それによりループフィルタ１４の出力電圧が変動する可能性がある。この問題は、ループフィルタ１４のキャパシタをＩＣ上に形成するために容量値を小さくしたときにより影響が大きくなる。
【００２９】
そこで、本実施の形態においては、ロック状態になったときのＵＰ信号とＤＯＷＮ信号のオン時間を、チャージポンプ回路１３の貫通電流により生じるループフィルタ１４の出力電圧の変動幅が所定値以内になるような短い時間に設定している。
【００３０】
図３は、ＰＬＬ回路１１がロック状態となったときの基準クロック信号と、帰還クロック信号と、ＵＰ信号と、ＤＯＷＮ信号の信号波形を示す図である。
図３に示すように基準クロック信号と帰還クロック信号の位相が一致したとき、つまりＰＬＬ回路１１がロック状態となったときには、基準クロック信号の立ち下がりエッジに所定のオン時間のローレベルのＵＰ信号と、ハイレベルのＤＯＷＮ信号がチャージポンプ回路１３に供給される。
【００３１】
このときのＵＰ信号とＤＯＷＮ信号のオン時間は、例えば、基準クロック信号の周波数が８ｋＨｚのときに、オン時間を約２ｎｓに設定している。なお、チャージポンプ回路１３の２個のＭＯＳトランジスタＴＲ１、ＴＲ２を同時にオンさせるＵＰ信号とＤＯＷＮ信号のオン時間は２ｎｓには限らない。チャージポンプ回路１３に流れる貫通電流によるループフィルタ１４の出力電圧の変動幅が所定の誤差範囲に入るようなオン時間に設定すれば十分である。ＵＰ信号とＤＯＷＮ信号のオン時間の望ましい値は、ＩＣ上に形成したキャパシタＣ１、Ｃ２の容量値と、ＵＰ信号、ＤＯＷＮ信号の周期と、電圧制御発振器１５の変換利得（Ｈｚ／Ｖ）等から決めることができる。例えば、電圧制御発振器１５の変換利得が大きい場合には、ループフィルタ１４の出力電圧の変動幅がより小さくなるようにオン時間を設定する必要がある。
【００３２】
次に、図４は、位相比較器１２の回路の一例を示す図である。基準クロック信号ＦＲはＮＡＮＤゲート２１（基準クロック立ち下がり検出回路に対応する）に入力し、そのＮＡＮＤゲート２１の出力ａは、フリップフロップＦＦ１と３入力ＮＡＮＤゲート２２と４入力ＮＡＮＤゲート２３に入力している。ＮＡＮＤゲート２１の他方の入力端子には、３入力ＮＡＮＤゲート２２の出力が入力している。３入力ＮＡＮＤゲート２２（ＵＰ信号生成回路に対応する）の出力はＵＰ信号としてチャージポンプ回路１３に出力される。
【００３３】
フリップフロップＦＦ１は、２個のＮＡＮＤゲート２４、２５からなり、ＮＡＮＤゲート２４の出力がＮＡＮＤゲート２５に入力し、ＮＡＮＤゲート２５の出力がＮＡＮＤゲートゲート２４に入力している。
【００３４】
フリップフロップＦＦ１の出力Ｑ１は、３入力ＮＡＮＤゲート２２と４入力ＮＡＮＤゲート２３に入力している。
帰還クロック信号ＦＶは、ＮＡＮＤゲート２６に入力し、そのＮＡＮＤゲート２６（帰還クロック信号立ち下がり検出回路に対応する）の出力ｃは、フリップフロップＦＦ２と３入力ＮＡＮＤゲート２７と４入力ＮＡＮＤゲート２３に入力している。
【００３５】
フリップフロップＦＦ２は、２個のＮＡＮＤゲート２８，２９からなり、ＮＡＮＤゲート２８の出力はＮＡＮＤゲート２９に入力し、ＮＡＮＤゲートゲート２９の出力はＮＡＮＤゲートゲート２８に入力している。
【００３６】
フリップフロップＦＦ２の出力Ｑ２は、４入力ＮＡＮＤゲート２３と３入力ＮＡＮＤゲート２７に入力している。３入力ＮＡＮＤゲート２７の出力はインバータ３０で反転され、そのインバータ３０の出力はＤＯＷＮ信号としてチャージポンプ回路１３に出力される。この３入力ＮＡＮＤゲート２７とインバータ３０は、ＤＯＷＮ信号生成回路に対応する。
【００３７】
４入力ＮＡＮＤゲート２３（論理積回路に対応する）の出力はＮＡＮＤゲート３１に入力し、そのＮＡＮＤゲート３１の出力はバッファ３２に入力している。ＮＡＮＤゲート３１の他方の入力端子には、ＵＰ信号、ＤＯＷＮ信号の出力をイネーブルにするイネーブル信号が入力している。
【００３８】
バッファ３２の出力はインバータ３３に入力し、インバータ３３の出力は、３入力ＮＡＮＤゲート２２及び２７と、フリップフロップＦＦ１のＮＡＮＤゲート２５と、フリップフロップＦＦ２のＮＡＮＤゲート２８に入力している。
【００３９】
上記のバッファ３２及びインバータ３３は遅延回路を構成しており、ＮＡＮＤゲート３１の出力信号に対して所定の遅延（バッファ３１とインバータ３２の内部で生じる遅延）を与え、遅延させた信号ｂを３入力アンド２２及び２７と、フリップフロップＦＦ１及びＦＦ２に出力している。
【００４０】
ここで、図５のタイミングチャートを参照して図４の回路動作を説明する。最初に、基準クロック信号ＦＲと帰還クロック信号ＦＶとの間に所定の位相差がある場合の動作を説明する。
【００４１】
基準クロック信号ＦＲの位相が進んでいる場合、基準クロック信号ＦＲがハイレベルからローレベルに変化すると、ＮＡＮＤゲート２１の出力ａがローレベルからハイレベルに変化する。このとき、フリップフロップＦＦ１の出力Ｑ１はハイレベル、インバータ３３の出力ｂもハイレベルになっているので、３入力ＮＡＮＤゲート２２の入力が全てハイレベルとなる。その結果、３入力ＮＡＮＤゲート２２の出力であるＵＰ信号がローレベルに変化する（図５のＵＰ信号がローレベルに変化するタイミング）。
【００４２】
次に、帰還クロック信号ＦＶがハイレベルからローレベルに変化すると、ＮＡＮＤゲート２６の出力ｃがハイレベルに変化する。このとき、フリップフロップＦＦ２の出力はハイレベル、インバータ３３の出力ｂもハイレベルになっているので、３入力ＮＡＮＤゲート２７の入力が全てハイレベルになる。その結果、３入力ＮＡＮＤゲート２７の出力がローレベルとなり、その反転信号であるＤＯＷＮ信号がハイレベルに変化する（図５のＤＯＷＮ信号がハイレベルに変化するタイミング）。
【００４３】
ＮＡＮＤゲート２６の出力ｃがハイレベルに変化すると、４入力ＮＡＮＤゲート２３の入力が全てハイレベルになり、その出力がローレベルになる。４入力ＮＡＮＤゲート２３の出力の変化は、バッファ３２とインバータ３３の遅延時間を経過した後にインバータ３３の出力の変化として現れる。
【００４４】
遅延時間経過後、インバータ３３の出力ｂがローレベルになると、ＮＡＮＤゲート２５及び２８の出力がハイレベルになり、ＮＡＮＤゲート２４及び２９の出力Ｑ１及びＱ２がローレベルに変化する。ＮＡＮＤゲート２４の出力Ｑ１（ＦＦ１の出力Ｑ１）がローレベルに変化すると、ＵＰ信号はハイレベルになる（図５のＵＰ信号がハイレベルに変化するタイミング）。また、ＮＡＮＤゲート２９の出力Ｑ２がローレベルに変化すると、ＤＯＷＮ信号はローレベルになる（図５のＵＰ信号がハイレベルに変化するタイミングと同じタイミングに、ＤＯＷＮ信号がローレベルに変化する）。
【００４５】
また、フリップフロップＦＦ１、ＦＦ２の出力がローレベルなると、４入力ＮＡＮＤゲート２３の出力が再びハイレベルに変化する。４入力ＮＡＮＤゲート２３の出力がローレベルに変化し、再びハイレベルに変化するまでの期間がインバータ３３の出力信号ｂがローレベルになる期間である（図５に示す信号ｂがローレベルの期間）。
【００４６】
以上の動作により、基準クロック信号ＦＲの位相が進んでいる場合には、基準クロック信号ＦＲの立ち下がりから帰還クロック信号ＦＶの立ち下がりまでの期間ローレベルのＵＰ信号が出力される（図５のＵＰ信号がローレベルの期間）。このローレベルのＵＰ信号は、チャージポンプ回路１３のＭＯＳトランジスタＴＲ１をオンにする。ＭＯＳトランジスタＴＲ１がオンになると、電源ＶＤＤからループフィルタ１４に充電電流が供給され、キャパシタＣ１，Ｃ２が充電される。また、信号ｂがローレベルの期間、ＤＯＷＮ信号がハイレベルとなり、その間チャージポンプ回路１３のＭＯＳトランジスタＴＲ２がオンになるが、この期間は非常に短いのでキャパシタＣ１、Ｃ２の充電電圧には影響しない。
【００４７】
基準クロック信号ＦＲと帰還クロック信号ＦＶの位相が一致した場合の動作も基本的には位相差が有る場合の動作と同じである。
基準クロック信号ＦＲの立ち下がりのタイミングで３入力ＮＡＮＤゲート２２の出力がローレベルに変化し、ローレベルのＵＰ信号がチャージポンプ回路１３に出力される。このとき、帰還クロック信号ＦＶの立ち下がりのタイミングで３入力ＮＡＮＤゲート２７の出力もローレベルに変化し、その信号を反転したハイレベルのＤＯＷＮ信号がチャージポンプ回路１３に出力される。
【００４８】
このとき、４入力ＮＡＮＤゲート２３の入力が全てハイレベルとなるので、その出力がローレベルに変化する。４入力ＮＡＮＤゲート２３の出力の変化は、バッファ３２とインバータ３３の遅延時間を経過した後、インバータ３３の出力の変化として現れ、インバータ３３の出力がローレベルに変化する。その結果、３入力ＮＡＮＤゲート２２及び２７の出力がハイレベルに変化する。
【００４９】
従って、基準クロック信号ＦＲと帰還クロック信号ＦＶの位相が一致した場合には、基準クロック信号ＦＲと帰還クロック信号ＦＶの立ち下がりのタイミングで、チャージポンプ回路１３の２個のＭＯＳトランジスタＴＲ１とＴＲ２を同時にオンさせるＵＰ信号とＤＯＷＮ信号が出力され、バッファ３２とインバータ３３の遅延時間を経過した後、それら２個のＭＯＳトランジスタＴＲ１及びＴＲ２をオフさせるＵＰ信号とＤＯＷＮ信号が出力される。これによりＰＬＬ回路１１がロック状態になったときにも、チャージポンプ回路１１の２個のＭＯＳトランジスタＴＲ１、ＴＲ２を短い期間オンさせてＭＯＳトランジスタの状態を確定させることができる。さらに、２個のＭＯＳトランジスタＴＲ１、ＴＲ２を同時にオンさせる期間は、バッファ３２とインバータ３３の遅延時間で決まる非常に短い時間であるので、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの電流駆動能力の差によりループフィルタ１４に流れ込む電流を少なくできる。これにより、チャージポンプ回路１３に流れる貫通電流によるループフィルタ１４の充電電圧の変動を抑制できる。
【００５０】
図３は、このときのＵＰ信号とＤＯＷＮ信号を示すものであり、基準クロック信号と帰還クロック信号の立ち下がりから一定の遅延時間（実施の形態では、バッファ３２とインバータ３３の遅延時間）が経過するまでの間、チャージポンプ回路１３の２個のＭＯＳトランジスタＴＲ１及びＴＲ２を同時にオンさせることができる。
【００５１】
上述した実施の形態によれば、ＰＬＬ回路１１がロック状態となったときに、チャージポンプ回路１３のｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを非常に短い時間同時にオンさせるＵＰ信号とＤＯＷＮ信号を供給することができる。これにより、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの電流駆動能力の差により貫通電流がｎチャネルＭＯＳトランジスタに流れ込めずに、ループフィルタ１４に流れ込み、その結果、ループフィルタ１４のキャパシタＣ１、Ｃ２の電圧が変動するのを抑制できる。ＩＣ上にループフィルタ１４のキャパシタＣ１，Ｃ２を形成する場合、キャパシタの容量を小さくする必要があり、その場合、ループフィルタ１４に流れ込む貫通電流によるキャパシタＣ１、Ｃ２の電圧の変動幅が大きくなる。本実施の形態は、ループフィルタ１４のキャパシタＣ１，Ｃ２の容量を小さくしてＩＣ上に形成する場合に特に効果がある。
【００５２】
次に、図６は、本発明の第２の実施の形態の電圧制御発振器１５のＶＩ（電圧／電流）変換部の回路図である。このＶＩ変換部は、ループフィルタ１４の出力電圧を電流に変換する。
【００５３】
図６において、ｎチャネルＭＯＳトランジスタＴＲ１１のゲートにはループフィルタ１４の出力電圧が印加される。ｎチャネルＭＯＳトランジスタＴＲ１１は、ｐチャネルＭＯＳトランジスタＴＲ１２と直列に接続され、ｐチャネルＭＯＳトランジスタＴＲ１２はソースが電源電圧ＶＤＤに接続され、ゲートとドレインが接続されている。
【００５４】
ＭＯＳトランジスタＴＲ１３は、ソースが電源電圧ＶＤＤに接続され、ゲートがＭＯＳトランジスタＴＲ１２のゲートに接続されている。ＭＯＳトランジスタＴＲ１２とＴＲ１３は、カレントミラー回路を構成しており、ＭＯＳトランジスタＴＲ１２に流れる電流に比例した電流がＭＯＳトランジスタ１３に流れる。
【００５５】
ＭＯＳトランジスタＴＲ１４は、ＭＯＳトランジスタＴＲ１３と直列に接続されており、ゲートがソースと接続され、ソースが接地されている。このＭＯＳトランジスタＴＲ１４のドレインは、電圧制御発振器１５の発振周波数を制御する出力端子となっている。
【００５６】
ＭＯＳトランジスタＴＲ１５は、ソースが電源電圧ＶＤＤに接続され、ゲートがドレインに接続されている。ＭＯＳトランジスタＴＲ１６は、ＭＯＳトランジスタＴＲ１５と直列に接続されており、ゲートがＭＯＳトランジスタＴＲ１４のゲートと接続されている。ＭＯＳトランジスタＴＲ１６とＴＲ１４はカレントミラー回路を構成している。
【００５７】
ループフィルタ１４の出力電圧は、ＭＯＳトランジスタＴＲ１１のゲートに入力し、その出力電圧に比例した電流がＭＯＳトランジスタＴＲ１２に流れる。さらに、ＭＯＳトランジスタＴＲ１２に流れる電流に比例した電流がＭＯＳトランジスタＴＲ１３及びＴＲ１４に流れる。これにより、ループフィルタ１４の出力電圧に比例した電流を電圧制御発振器１５に供給することができる。
【００５８】
この第２の実施の形態は、ループフィルタ１４の出力電圧がゲートに印加されるＭＯＳトランジスタＴＲ１１のチャネル長Ｌをチャネル幅Ｗより大きく設計している。例えば、チャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌを、１／８（Ｗ＝２μ、Ｌ＝１６μ）にしている。これにより、ｇｍを小さくし、ＶＣＯ変換利得を小さくして外来雑音による変調を軽減している。チャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌは、１／８に限らず、外来雑音を抑制できる程度の比であれば良く、例えば、１／２以上でも良い。
【００５９】
本発明は上述した実施の形態に限らず、以下のように構成しても良い。
（１）実施の形態は、ＰＬＬ回路がロック状態となったときのＵＰ信号とＤＯＷＮ信号のオン時間をバッファ３２とインバータ３３の遅延時間により設定しているが、オン時間を決める回路は遅延回路に限らない。基準クロック信号と帰還クロック信号の位相が一致したときに、貫通電流を一定値以下にするＵＰ信号とＤＯＷＮ信号を生成できる回路であればどのような回路でも良い。
（２）本発明は、ラジオ用ＩＣに限らず、他の用途のＩＣにも適用できる。また、ＰＬＬ回路に使用する電圧制御発振器は、リングオシレータに限らず、共振回路を用いた電圧制御発振器でも良い。
【図面の簡単な説明】
【００６０】
【図１】実施の形態のＰＬＬ回路の回路ブロック図である。
【図２】チャージポンプ回路とループフィルタの要部を示す図である。
【図３】ＰＬＬ回路がロック状態のときのＵＰ信号とＤＯＷＮ信号を示す図である。
【図４】位相比較器の一例を示す図である。
【図５】位相比較器のタイミングチャートである。
【図６】第２の実施の形態のＶＩ変換部の回路図である。
【符号の説明】
【００６１】
１１      ＰＬＬ回路
１２      位相比較器
１３      チャージポンプ回路
１４      ループフィルタ
１５      電圧制御発振器
１６      １／２分周器
１７      帰還分周器
ＴＲ１    ｐチャネルＭＯＳトランジスタ
ＴＲ２    ｎチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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