(57)【要約】【課題】共通ビットラインを有するＮＡＮＤ構造の不揮発性メモリ素子を提供する。【解決手段】両端が共通ビットライン及び共通ソースラインに連結された第１ストリング及び第２ストリングを備えるＮＡＮＤ構造の不揮発性メモリ素子である。第１ストリング及び第２ストリングは、互いに直列に連結されたストリング選択トランジスタ、複数の単位素子及びソース選択トランジスタをそれぞれ備える。複数のワードラインは、同じ行に配置された複数の単位素子の制御ゲートにそれぞれ連結される。第１ストリング選択ライン及び第２ストリング選択ラインは、第１ストリング及び第２ストリングのストリング選択トランジスタのゲートにそれぞれ連結される。第１ソース選択ライン及び第２ソース選択ラインは、第２ストリング及び第１ストリングのソース選択トランジスタのゲートにそれぞれ連結される。【選択図】図１
2007200540.tif 000002
【特許請求の範囲】
【請求項１】
互いに直列に連結されたストリング選択トランジスタ、複数の単位素子、及びソース選択トランジスタを備え、前記複数の単位素子は、制御ゲート及びストレージノードをそれぞれ備え、前記ストリング選択トランジスタ及び前記ソース選択トランジスタは、ゲートをそれぞれ備える第１ストリングと、
互いに直列に連結されたストリング選択トランジスタ、複数の単位素子、及びソース選択トランジスタを備え、前記複数の単位素子は、制御ゲート及びストレージノードをそれぞれ備え、前記ストリング選択トランジスタ及び前記ソース選択トランジスタは、ゲートをそれぞれ備える第２ストリングと、
前記第１ストリング及び前記第２ストリングの同じ行に配置された前記複数の単位素子の制御ゲートにそれぞれ連結され、前記第１ストリング及び前記第２ストリングを横切る複数のワードラインと、
前記第１ストリングのストリング選択トランジスタのゲートに連結され、前記第１ストリングを横切る第１ストリング選択ラインと、
前記第２ストリングのストリング選択トランジスタのゲートに連結され、前記第２ストリングを横切る第２ストリング選択ラインと、
前記第１ストリングのストリング選択トランジスタ及び前記第２ストリングのストリング選択トランジスタの外側に配置され、前記第１ストリング及び第２ストリングの一端を連結する共通ビットラインと、
前記第２ストリングのソース選択トランジスタのゲートに連結され、前記第２ストリングを横切る第１ソース選択ラインと、
前記第１ストリングのソース選択トランジスタのゲートに連結され、前記第１ストリングを横切る第２ソース選択ラインと、
前記第１ストリングのソース選択トランジスタ及び前記第２ストリングのソース選択トランジスタの外側に配置され、前記第１ストリング及び第２ストリングの他端を連結する共通ソースラインと、を備えることを特徴とするＮＡＮＤ構造の不揮発性メモリ素子。
【請求項２】
前記第１ストリング選択ライン及び第２ストリング選択ラインは、互いに異なる行に配置されたことを特徴とする請求項１に記載のＮＡＮＤ構造の不揮発性メモリ素子。
【請求項３】
前記第１ソース選択ライン及び第２ソース選択ラインは、互いに異なる行に配置されたことを特徴とする請求項１に記載のＮＡＮＤ構造の不揮発性メモリ素子。
【請求項４】
前記単位素子は、フラッシュメモリ素子またはＳＯＮＯＳメモリ素子の単位セル構造を有することを特徴とする請求項１に記載のＮＡＮＤ構造の不揮発性メモリ素子。
【請求項５】
複数のストリング内に配列されて、制御ゲート及びストレージノードをそれぞれ備えるＮＡＮＤセルアレイ構造の単位素子と、
前記複数のストリングの隣接した一対のストリングの一端に共通にそれぞれ連結された複数の共通ビットラインと、
前記複数のストリングのそれぞれの単位素子と共通ビットラインとの間に設けられ、ゲートを備えるストリング選択トランジスタと、
前記複数の共通ビットラインのそれぞれに連結された一対のストリングのうち、一つのストリングのストリング選択トランジスタのゲートに連結された第１ストリング選択ラインと、
前記複数の共通ビットラインのそれぞれに連結された一対のストリングのうち、他のストリングのストリング選択トランジスタのゲートに連結された第２ストリング選択ラインと、
前記複数のストリングの前記隣接した一対のストリングの他端に共通にそれぞれ連結された複数の共通ソースラインと、
前記複数のストリングのそれぞれの単位素子と共通ソースラインとの間に設けられ、ゲートを備えるソース選択トランジスタと、
前記複数の共通ビットラインのそれぞれに連結された一対のストリングのうち、他のストリングのソース選択トランジスタのゲートに連結された第１ソース選択ラインと、
前記複数の共通ビットラインのそれぞれに連結された一対のストリングのうち一つのストリングのソース選択トランジスタのゲートに連結された第２ソース選択ラインと、
前記ＮＡＮＤセルアレイ構造の同じ行に配列された前記単位素子の制御ゲートにそれぞれ連結された複数のワードラインと、を備えることを特徴とするＮＡＮＤ構造の不揮発性メモリ素子。
【請求項６】
前記第１ストリング選択ライン及び第２ストリング選択ラインは、互いに異なる行に配置されたことを特徴とする請求項５に記載のＮＡＮＤ構造の不揮発性メモリ素子。
【請求項７】
前記第１ソース選択ライン及び第２ソース選択ラインは、互いに異なる行に配置されたことを特徴とする請求項５に記載のＮＡＮＤ構造の不揮発性メモリ素子。
【請求項８】
前記単位素子は、フラッシュメモリ素子またはＳＯＮＯＳメモリ素子の単位セル構造を有することを特徴とする請求項５に記載のＮＡＮＤ構造の不揮発性メモリ素子。
【請求項９】
前記複数の共通ソースラインは、互いに電気的に連結されたことを特徴とする請求項５に記載のＮＡＮＤ構造の不揮発性メモリ素子。
【請求項１０】
請求項１に記載のＮＡＮＤ構造の不揮発性メモリ素子の動作方法であって、
前記第１ストリングと第２ストリングとのうちいずれか一方のストリングの複数単位素子のうち、一つの単位素子に選択的にデータを保存するプログラミング段階と、
前記一つのストリングの一つの単位素子に保存されたデータを読み出す読み取り段階と、を含むことを特徴とするＮＡＮＤ構造の不揮発性メモリ素子の動作方法。
【請求項１１】
前記プログラミング段階は、
前記一つのストリングの複数の単位素子のチャンネルに低電圧を印加し、他のストリングの複数の単位素子のチャンネルに高電圧を印加する段階と、
前記一つのストリングの一つの単位素子のゲートに連結されたワードラインにプログラム電圧を印加し、他の単位素子のゲートに連結されたワードラインにパス電圧を印加する段階とを含み、
前記低電圧は、前記一つのストリングの複数の単位素子のプログラミングを許容し、前記高電圧は、前記他のストリングの複数の単位素子のプログラミングを許容しないことを特徴とする請求項１０に記載のＮＡＮＤ構造の不揮発性メモリ素子の動作方法。
【請求項１２】
前記低電圧及び高電圧を印加する段階は、
前記共通ビットラインに前記高電圧を印加し、前記共通ソースラインに前記低電圧を印加する段階と、
前記第１及び第２ストリング選択ラインのうち、前記一つのストリングのストリング選択トランジスタのゲートに連結されたストリング選択ラインにターンオフ電圧を印加し、他のストリング選択ラインにターンオン電圧を印加する段階と、
前記第１及び第２ソース選択ラインのうち、前記一つのストリングのソース選択トランジスタのゲートに連結されたソース選択ラインにターンオン電圧を印加し、他のソース選択ラインにターンオフ電圧を印加する段階と、を含むことを特徴とする請求項１１に記載のＮＡＮＤ構造の不揮発性メモリ素子の動作方法。
【請求項１３】
前記低電圧及び高電圧を印加する段階は、
前記共通ソースラインに前記高電圧を印加し、前記共通ビットラインに前記低電圧を印加する段階と、
前記第１及び第２ストリング選択ラインのうち、前記一つのストリングのストリング選択トランジスタのゲートに連結されたストリング選択ラインにターンオン電圧を印加し、他のストリング選択ラインにターンオフ電圧を印加する段階と、
前記第１及び第２ソース選択ラインのうち、前記一つのストリングのソース選択トランジスタのゲートに連結されたソース選択ラインにターンオフ電圧を印加し、他のソース選択ラインにターンオン電圧を印加する段階と、を含むことを特徴とする請求項１１に記載のＮＡＮＤ構造の不揮発性メモリ素子の動作方法。
【請求項１４】
前記読み取り段階は、
前記共通ビットライン及び共通ソースラインのうち一本に高電圧を印加し、他の一本に低電圧を印加する段階と、
前記第１及び第２ストリング選択ラインのうち、前記一つのストリングのストリング選択トランジスタのゲートに連結されたストリング選択ラインにターンオン電圧を印加し、他のストリング選択ラインにターンオフ電圧を印加する段階と、
前記第１及び第２ソース選択ラインのうち、前記一つのストリングのソース選択トランジスタのゲートに連結されたソース選択ラインにターンオン電圧を印加し、他のソース選択ラインにターンオフ電圧を印加する段階と、
前記他のストリングのストリング選択トランジスタのゲートに連結されたストリング選択ライン及びソース選択トランジスタのゲートに連結されたソース選択ラインにターンオフ電圧を印加する段階と、
前記一つのストリングの一つの単位素子のゲートに連結されたワードラインに読み取り電圧を印加し、他の単位素子のゲートに連結されたワードラインにパス電圧を印加する段階と、を含むことを特徴とする請求項１４に記載のＮＡＮＤ構造の不揮発性メモリ素子の動作方法。
【請求項１５】
前記第１ストリング及び第２ストリングの単位素子のデータを一時に消去するブロック消去段階をさらに含むことを特徴とする請求項１０に記載のＮＡＮＤ構造の不揮発性メモリ素子の動作方法。
【請求項１６】
請求項５に記載のＮＡＮＤ構造の不揮発性メモリ素子の動作方法であって、
前記複数のストリングのうちいずれか一方のストリングの複数単位素子のうち、一つの単位素子に選択的にデータを保存するプログラミング段階と、
前記一つのストリングの一つの単位素子に保存されたデータを読み出す読み取り段階と、を含むことを特徴とするＮＡＮＤ構造の不揮発性メモリ素子の動作方法。
【請求項１７】
前記プログラミング段階は、
前記一つのストリングの複数の単位素子のチャンネルに低電圧を印加し、他のストリングの複数の単位素子のチャンネルに高電圧を印加する段階と、
前記一つのストリングの一つの単位素子のゲートに連結されたワードラインにプログラム電圧を印加し、他の単位素子のゲートに連結されたワードラインにパス電圧を印加する段階とを含み、
前記低電圧は、前記一つのストリングの複数の単位素子のプログラミングを許容し、前記高電圧は、前記他のストリングの複数の単位素子のプログラミングを許容しないことを特徴とする請求項１６に記載のＮＡＮＤ構造の不揮発性メモリ素子の動作方法。
【請求項１８】
前記低電圧及び高電圧を印加する段階は、
前記複数の共通ビットラインにいずれも前記高電圧を印加し、前記複数の共通ソースラインのうち、前記一つのストリングに連結された共通ソースラインに前記低電圧を印加し、他の共通ソースラインに前記高電圧を印加する段階と、
前記第１及び第２ストリング選択ラインのうち、前記一つのストリングのストリング選択トランジスタのゲートに連結されたストリング選択ラインにターンオフ電圧を印加し、他のストリング選択ラインにターンオン電圧を印加する段階と、
前記第１及び第２ソース選択ラインのうち、前記一つのストリングのソース選択トランジスタのゲートに連結されたソース選択ラインにターンオン電圧を印加し、他のソース選択ラインにターンオフ電圧を印加する段階と、を含むことを特徴とする請求項１７に記載のＮＡＮＤ構造の不揮発性メモリ素子の動作方法。
【請求項１９】
前記低電圧及び高電圧を印加する段階は、
前記複数の共通ビットラインのうち、前記一つのストリングに連結された共通ビットラインに前記低電圧を印加し、前記複数の共通ソースラインにいずれも前記低電圧を印加する段階と、
前記第１及び第２ストリング選択ラインのうち、前記一つのストリングのストリング選択トランジスタのゲートに連結されたストリング選択ラインにターンオン電圧を印加し、他のストリング選択ラインにターンオフ電圧を印加する段階と、
前記第１及び第２ソース選択ラインのうち、前記一つのストリングのソース選択トランジスタのゲートに連結されたソース選択ラインにターンオフ電圧を印加し、他のソース選択ラインにターンオン電圧を印加する段階と、を含むことを特徴とする請求項１７に記載のＮＡＮＤ構造の不揮発性メモリ素子の動作方法。
【請求項２０】
前記読み取り段階は、
前記一つのストリングに連結された共通ビットライン及び共通ソースラインのうち一本に高電圧を印加し、他の一本に低電圧を印加する段階と、
前記第１及び第２ストリング選択ラインのうち、前記一つのストリングのストリング選択トランジスタのゲートに連結されたストリング選択ラインにターンオン電圧を印加し、
他のストリング選択ラインにターンオフ電圧を印加する段階と、
前記第１及び第２ソース選択ラインのうち、前記一つのストリングのソース選択トランジスタのゲートに連結されたソース選択ラインにターンオン電圧を印加し、他のソース選択ラインにターンオフ電圧を印加する段階と、
前記他のストリングのストリング選択トランジスタのゲートに連結されたストリング選択ライン及びソース選択トランジスタのゲートに連結されたソース選択ラインにターンオフ電圧を印加する段階と、
前記一つのストリングの一つの単位素子のゲートに連結されたワードラインに読み取り電圧を印加し、他の単位素子のゲートに連結されたワードラインにパス電圧を印加する段階と、を含むことを特徴とする請求項１６に記載のＮＡＮＤ構造の不揮発性メモリ素子の動作方法。
【請求項２１】
前記複数のストリングの単位素子のデータを一時に消去するブロック消去段階をさらに含むことを特徴とする請求項１６に記載のＮＡＮＤ構造の不揮発性メモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に、ＮＡＮＤ構造の不揮発性メモリ素子及びその動作方法に関する。
【背景技術】
【０００２】
半導体製品は、その体積がだんだんと小さくなるにつれて、高容量のデータ処理が必要となる。これにより、このような半導体製品に使われる不揮発性メモリ素子の速い動作速度及び高集積度のための方法が研究されている。例えば、Ｆｉｎ−ＦＥＴを利用して集積度を高めた半導体素子は、チャンネル面積を広めて動作速度を速め、同時にフィンの幅を縮小させて集積度を高めることができる。
【０００３】
例えば、Ｄａｖｉｄ Ｍ．Ｆｒｉｅｄらによる特許文献１は、Ｆｉｎ−ＦＥＴ及びフィンメモリセルについて開示している。他の例として、Ｂｉｎ  Ｙｕらによる特許文献２は、絶縁層上に形成されたフィンを含むＦｉｎ−ＦＥＴについて開示している。
【０００４】
しかし、このようなＦｉｎ−ＦＥＴは、低抵抗のビットラインコンタクトを形成することが困難である。例えば、Ｄａｖｉｄ Ｍ．ＦｒｉｅｄらによるＦｉｎ−ＦＥＴは、フィンを横切って形成されたビットラインコンタクトを備える。この場合、ビットラインコンタクトとフィンの狭い上面とが接触して、ビットラインコンタクト抵抗が非常に高くなる可能性がある。さらに、ビットラインコンタクトを形成するために、フィンが曲げる構造となりうるので、製造上の困難さがある。
【０００５】
また、Ｂｉｎ  Ｙｕらによれば、ソース及びドレイン領域がフィンと連結され、コンタクト面積を確保するように広く形成されている。しかし、ソース及びドレイン領域のためにフィン間の距離が広くなり、その結果、Ｆｉｎ−ＦＥＴの集積度が低くなる問題が発生しうる。
【特許文献１】米国特許６，６６４，５８２号明細書
【特許文献１】米国特許６，８７６，０４２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、前記問題点を克服するためのものであって、低いコンタクト抵抗を有する高集積のＮＡＮＤ構造の不揮発性メモリ素子を提供するところにある。
【０００７】
本発明が解決しようとする他の技術的課題は、信頼性のある前記不揮発性メモリ素子の動作方法を提供するところにある。
【課題を解決するための手段】
【０００８】
前記技術的課題を達成するための本発明の一態様によるＮＡＮＤ構造の不揮発性メモリ素子は、第１ストリング及び第２ストリングを備える。前記第１ストリングは、互いに直列に連結されたストリング選択トランジスタ、複数の単位素子、及びソース選択トランジスタを備える。前記複数の単位素子は、制御ゲート及びストレージノードをそれぞれ備え、前記ストリング選択トランジスタ及び前記ソース選択トランジスタは、ゲートをそれぞれ備える。前記第２ストリングは、互いに直列に連結されたストリング選択トランジスタ、複数の単位素子、及びソース選択トランジスタを備える。前記複数の単位素子は、制御ゲート及びストレージノードをそれぞれ備え、前記ストリング選択トランジスタ及び前記ソース選択トランジスタは、ゲートをそれぞれ備える。複数のワードラインは、前記第１ストリング及び前記第２ストリングの同じ行に配置された前記複数の単位素子の制御ゲートにそれぞれ連結され、前記第１ストリング及び前記第２ストリングを横切る。第１ストリング選択ラインは、前記第１ストリングのストリング選択トランジスタのゲートに連結され、前記第１ストリングを横切る。第２ストリング選択ラインは、前記第２ストリングのストリング選択トランジスタのゲートに連結され、前記第２ストリングを横切る。共通ビットラインは、前記第１ストリングのストリング選択トランジスタ及び前記第２ストリングのストリング選択トランジスタの外側に配置され、前記第１ストリング及び第２ストリングの一端を連結する。第１ソース選択ラインは、前記第２ストリングのソース選択トランジスタのゲートに連結され、前記第２ストリングを横切る。第２ソース選択ラインは、前記第１ストリングのソース選択トランジスタのゲートに連結され、前記第１ストリングを横切る。そして、共通ソースラインは、前記第１ストリングのソース選択トランジスタ及び前記第２ストリングのソース選択トランジスタの外側に配置され、前記第１ストリング及び第２ストリングの他端を連結する。
【０００９】
前記技術的課題を達成するための本発明の他の態様によるＮＡＮＤ構造の不揮発性メモリ素子は、ＮＡＮＤセルアレイ構造の単位素子を備える。前記単位素子は、複数のストリング内にそれぞれ配列され、制御ゲート及びストレージノードをそれぞれ備える。複数の共通ビットラインは、前記複数のストリングの隣接した一対のストリングの一端に共通にそれぞれ連結される。ストリング選択トランジスタは、前記複数のストリングのそれぞれの単位素子と共通ビットラインとの間に設けられ、ゲートを備える。第１ストリング選択ラインは、複数の共通ビットラインのそれぞれに連結された一対のストリングのうち、一つのストリングのストリング選択トランジスタのゲートに連結される。第２ストリング選択ラインは、前記複数の共通ビットラインのそれぞれに連結された一対のストリングのうち、他のストリングのストリング選択トランジスタのゲートに連結される。複数の共通ソースラインは、前記複数のストリングの前記隣接した一対のストリングの他端に共通にそれぞれ連結される。ソース選択トランジスタは、前記複数のストリングのそれぞれの単位素子と共通ソースラインとの間に設けられ、ゲートを備える。第１ソース選択ラインは、前記複数の共通ソースラインそれぞれに連結された一対のストリングのうち、一つのストリングのソース選択トランジスタのゲートに連結される。第２ソース選択ラインは、前記複数の共通ソースラインそれぞれに連結された一対のストリングのうち、他のストリングのソース選択トランジスタのゲートに連結される。そして、複数のワードラインは、前記ＮＡＮＤセルアレイ構造の同じ行に配列された前記単位素子の制御ゲートにそれぞれ連結される。
【００１０】
前記他の技術的課題を達成するための本発明の一態様によれば、前記一態様によるＮＡＮＤ構造の不揮発性メモリ素子の動作方法が提供される。プログラミング段階は、前記第１ストリング及び第２ストリングのうちいずれか一方のストリングの複数単位素子のうち、一つの単位素子に選択的にデータを保存する。そして、読み取り段階は、前記一つのストリングの一つの単位素子に保存されたデータを読み出す。
【００１１】
前記本発明の一側面において、前記プログラミング段階は、前記一つのストリングの複数の単位素子のチャンネルに低電圧を印加し、他のストリングの複数の単位素子のチャンネルに高電圧を印加する段階と、前記一つのストリングの一つの単位素子のゲートに連結されたワードラインにプログラム電圧を印加し、他の単位素子のゲートに連結されたワードラインにパス電圧を印加する段階とを含みうる。前記低電圧は、前記一つのストリングの複数の単位素子のプログラミングを許容し、前記高電圧は、前記他のストリングの複数の単位素子のプログラミングを許容しない。
【００１２】
前記本発明の他の側面によれば、前記読み取り段階は、前記一つのストリングに連結された共通ビットライン及び共通ソースラインのうち一本に高電圧を印加し、他の一本に低電圧を印加する段階と、前記第１及び第２ストリング選択ラインのうち、前記一つのストリングのストリング選択トランジスタのゲートに連結されたストリング選択ラインにターンオン電圧を印加し、他のストリング選択ラインにターンオフ電圧を印加する段階と、前記第１及び第２ソース選択ラインのうち、前記一つのストリングのソース選択トランジスタのゲートに連結されたソース選択ラインにターンオン電圧を印加し、他のソース選択ラインにターンオフ電圧を印加する段階と、前記他のストリングのストリング選択トランジスタのゲートに連結されたストリング選択ライン及びソース選択トランジスタのゲートに連結されたソース選択ラインにターンオフ電圧を印加する段階と、前記一つのストリングの一つの単位素子のゲートに連結されたワードラインに読み取り電圧を印加し、他の単位素子のゲートに連結されたワードラインにパス電圧を印加する段階とを含みうる。
【００１３】
前記他の技術的課題を達成するための本発明の他の態様によれば、前記他の態様によるＮＡＮＤ構造の不揮発性メモリ素子の動作方法が提供される。プログラミング段階は、前記複数のストリングのうちいずれか一方のストリングの複数単位素子のうち、一つの単位素子に選択的にデータを保存する。そして、読み取り段階は、前記一つのストリングの一つの単位素子に保存されたデータを読み出す。
【発明の効果】
【００１４】
本発明によるＮＡＮＤ構造の不揮発性メモリ素子は、共通ビットライン構造及び共通ソースライン構造を採択することによって、ストリング間の空間を減らすことが可能になって、高集積度を有することができる。
【００１５】
また、本発明によるＮＡＮＤ構造の不揮発性メモリ素子の動作方法によれば、ストリング選択ラインとソース選択ラインとを分離することによって、ストリングを個別的に信頼性のあるように動作させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付した図面を参照して本発明による望ましい実施の形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、後述する実施の形態に限定されるものではなく、異なる多様な形態に具現され、単に、本実施の形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面における構成要素は、説明の便宜上、そのサイズが誇張されている。
【００１７】
本発明の実施の形態による不揮発性メモリ素子は、ＥＥＰＲＯＭ素子、フラッシュメモリ素子またはＳＯＮＯＳメモリ素子の一例として提供されうる。本発明の実施の形態による不揮発性メモリ素子は、ＮＡＮＤ構造を有する。ＮＡＮＤ構造は、ＮＯＲ構造に対応する概念として使われうる。
【００１８】
本発明の実施の形態による不揮発性メモリ素子は、望ましくは、Ｆｉｎ−ＦＥＴまたはフィンメモリ素子に適用可能であるが、これに制限されるものではない。例えば、本発明の実施の形態による不揮発性メモリ素子は、平面型メモリ素子またはリセス型メモリ素子にも適用可能であるということは明らかである。
【００１９】
図１は、本発明の一実施の形態によるＮＡＮＤ構造の不揮発性メモリ素子を示す回路図である。
図１を参照すれば、ＮＡＮＤ構造の不揮発性メモリ素子は、一対のストリングＳ１、Ｓ２を備える。第１ストリングＳ１及び第２ストリングＳ２の一端は、共通ビットラインＣＢＬによって互いに連結され、他端は、共通ソースラインＣＳＬに連結される。第１ストリングＳ１及び第２ストリングＳ２は、複数の単位素子ＣＴ、ストリング選択トランジスタＳＳＴ、及びソース選択トランジスタＧＳＴをそれぞれ備える。複数の単位素子ＣＴは、マトリックスに配列され、ＮＡＮＤセルアレイ構造を形成する。
【００２０】
共通ビットラインＣＢＬは、第１ストリングＳ１及び第２ストリングＳ２のストリング選択トランジスタＳＳＴの外側に配置される。共通ビットラインＣＢＬの信号は、ストリング選択トランジスタＳＳＴを制御することでストリング単位に分離されうる。このような共通ビットラインＣＢＬ構造は、ストリングＳ１、Ｓ２にそれぞれ連結された従来の個別的なビットライン構造と対照的である。共通ビットラインＣＢＬは、従来の個別的なビットライン構造に比べて広い面積を有するように形成されうる。したがって、共通ビットラインＣＢＬは、十分に低抵抗に形成され、これにより、ストリングＳ１、Ｓ２がさらに稠密に配置されうる。その結果、不揮発性メモリ素子の集積度が向上する。
【００２１】
共通ソースラインＣＳＬは、第１ストリングＳ１及び第２ストリングＳ２のソース選択トランジスタＧＳＴの外側に配置される。共通ソースラインＣＳＬの信号は、ソース選択トランジスタＧＳＴを制御することでストリング単位に分離できる。このような共通ソースラインＣＳＬ構造は、前述した共通ビットラインＣＢＬ構造と共に不揮発性メモリ素子の集積度向上に寄与できる。
【００２２】
第１ストリングＳ１において、ストリング選択トランジスタＳＳＴ、複数の単位素子ＣＴ、及びソース選択トランジスタＧＳＴは、直列に連結される。図１における単位素子ＣＴの数は、例示的なものであり、本発明はこのような数に制限されない。ストリング選択トランジスタＳＳＴは、ゲートＧを備える。ゲートＧは、ストリング選択トランジスタＳＳＴのターンオンまたはターンオフを制御できる。例えば、ストリング選択トランジスタＳＳＴは、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）を含みうる。
【００２３】
第２ストリングＳ２は、第１ストリングＳ１と類似した構造を有する。すなわち、第２ストリングＳ２において、ストリング選択トランジスタＳＳＴ、複数の単位素子ＣＴ、及びソース選択トランジスタＧＳＴは、直列に連結される。但し、第１ストリングＳ１と第２ストリングＳ２とは、ストリング選択トランジスタＳＳＴ及びソース選択トランジスタＧＳＴの配置において差異点を有しうる。例えば、図１に示すように、第１ストリングＳ１及び第２ストリングＳ２のストリング選択トランジスタＳＳＴは、互いに異なる行に配置されうる。第１ストリングＳ１及び第２ストリングＳ２のソース選択トランジスタＧＳＴも、互いに異なる行に配置されうる。
【００２４】
単位素子ＣＴは、制御ゲートＣＧ及びストレージノードＳＮをそれぞれ備える。制御ゲートＣＧは、ストレージノードＳＮの状態を制御できる。ストレージノードＳＮは、電荷保存または電荷トラップのために提供される。例えば、単位素子ＣＴは、フラッシュメモリ素子またはＳＯＮＯＳメモリ素子の単位セル構造を有しうる。
【００２５】
第１ストリング選択ラインＳＳＬ１は、第１ストリングＳ１のストリング選択トランジスタＳＳＴのゲートＧに連結され、第１ストリングＳ１を横切って配置される。第２ストリング選択ラインＳＳＬ２は、第２ストリングＳ２のストリング選択トランジスタＳＳＴのゲートＧに連結され、第２ストリングＳ２を横切って配置される。例えば、第１ストリングＳ１及び第２ストリングＳ２が列に配置されれば、第１ストリング選択ラインＳＳＬ１及び第２ストリング選択ラインＳＳＬ２は、行に配置されうる。この場合、第１ストリング選択ラインＳＳＬ１及び第２ストリング選択ラインＳＳＬ２は、互いに異なる行に配置されうる。
【００２６】
第１ソース選択ラインＧＳＬ１は、第１ストリングＳ１のソース選択トランジスタＧＳＴのゲートＧに連結され、第１ストリングＳ１を横切って配置される。第２ソース選択ラインＧＳＬ２は、第２ストリングＳ２のソース選択トランジスタＧＳＴのゲートＧに連結され、第２ストリングＳ２を横切って配置される。例えば、第１ストリングＳ１及び第２ストリングＳ２が列に配置されれば、第１ソース選択ラインＧＳＬ１及び第２ソース選択ラインＧＳＬ２は、行に配置されうる。この場合、第１ソース選択ラインＧＳＬ１及び第２ソース選択ラインＧＳＬ２は、互いに異なる行に配置されうる。
【００２７】
複数のワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４．．．ＷＬ２９、ＷＬ３０、ＷＬ３１、ＷＬ３２は、第１ストリングＳ１及び第２ストリングＳ２の同じ行に配置された単位素子ＣＴの制御ゲートＣＧにそれぞれ連結され、第１ストリングＳ１及び第２ストリングＳ２を横切って配置される。例えば、第１ワードラインＷＬ１は、第３行の二単位素子ＣＴの制御ゲートＣＧに連結され、第２ワードラインＷＬ２は、第４行の二単位素子ＣＴの制御ゲートＣＧに連結されうる。残りのワードラインＷＬ３、ＷＬ４．．．ＷＬ２９、ＷＬ３０、ＷＬ３１、ＷＬ３２にも同じ原理が適用されうる。ワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４．．．ＷＬ２９、ＷＬ３０、ＷＬ３１、ＷＬ３２の数は、単位素子ＣＴの配置によって決定され、図１に示した数に制限されない。
【００２８】
以下、前述した本発明の一実施の形態による不揮発性メモリ素子の動作方法について説明する。不揮発性メモリ素子の動作は、プログラミング段階、読み取り段階、及びブロック消去段階を含む。プログラミング段階において、第１ストリングＳ１及び第２ストリングＳ２のうちいずれか一方のストリングの複数の単位素子ＣＴのうち、一つの単位素子ＣＴに選択的にデータが保存される。読み取り段階において、一つのストリングの一つの単位素子ＣＴに保存されたデータが読み出される。ブロック消去段階において、第１ストリングＳ１及び第２ストリングＳ２の単位素子ＣＴのデータが一時に消去される。
【００２９】
プログラミング段階をさらに具体的に説明する。例えば、第１ストリングＳ１の第２ワードラインに連結された第４行の単位素子ＣＴにデータを保存する場合を例として挙げて説明する。第１ストリングＳ１の単位素子ＣＴのチャンネルに低電圧を印加し、第２ストリングＳ２の単位素子ＣＴのチャンネルに高電圧を印加する。第１ストリングＳ１の第４行の単位素子ＣＴのゲートＧに連結された第２ワードラインＷＬ２にプログラム電圧を印加し、他の単位素子ＣＴのゲートＧに連結されたワードラインＷＬ１、ＷＬ３、ＷＬ４．．．ＷＬ２９、ＷＬ３０、ＷＬ３１、ＷＬ３２にパス電圧を印加する。選択的に、単位素子ＣＴのチャンネルまたはウェル領域には、所定の電圧、例えば低い負の電圧が印加されうる。
【００３０】
低電圧は、単位素子ＣＴのプログラミングを許容する電圧、例えば０Ｖでありうる。高電圧は、チャンネルブースティングを通じて、単位素子ＣＴのプログラミングを許容しないために適切に選択されうる。パス電圧は、単位素子ＣＴをターンオンさせるが、プログラミングは許容されない範囲の電圧で選択されうる。プログラム電圧は、選択された単位素子ＣＴをプログラムさせうる範囲の電圧、例えば電荷のトンネルリングを誘発できる範囲の電圧に選択されうる。この場合、プログラム電圧は、パス電圧より大きくあり得る。
【００３１】
第１ストリングＳ１を選択する段階、すなわち、前述した低電圧及び高電圧を印加する段階は、次のような方法で行われる。例えば、共通ビットラインＣＢＬに高電圧を印加し、共通ソースラインＣＳＬに低電圧を印加する。この場合、第１ストリング選択ラインＳＳＬ１及び第１ソース選択ラインＧＳＬ１にターンオフ電圧を印加し、第２ストリング選択ラインＳＳＬ２及び第２ソース選択ラインＧＳＬ２にターンオン電圧を印加する。例えば、ターンオン電圧は、ストリング選択トランジスタＳＳＴ及びソース選択トランジスタＧＳＴをターンオンさせるのに適した範囲の電圧が選択され、ターンオフ電圧は、ストリング選択トランジスタＳＳＴ及びソース選択トランジスタＧＳＴをターンオフさせるのに適した範囲の電圧、例えば０Ｖでありうる。
【００３２】
これによれば、第１ストリングＳ１のストリング選択トランジスタＳＳＴは、ターンオフされ、ソース選択トランジスタＧＳＴは、ターンオンされる。その結果、第１ストリングＳ１の単位素子ＣＴのチャンネルは、共通ソースラインＣＳＬに電気的に連結され、したがって、低電圧が印加される。第２ストリングＳ２のストリング選択トランジスタＳＳＴは、ターンオンされ、ソース選択トランジスタＧＳＴは、ターンオフされる。その結果、第２ストリングＳ２の単位素子ＣＴのチャンネルは、共通ビットラインＣＢＬに電気的に連結され、したがって、高電圧が印加される。
【００３３】
他の例として、共通ビットラインＣＢＬに低電圧を印加し、共通ソースラインＣＳＬに高電圧を印加することもある。この場合、第１ストリング選択ラインＳＳＬ１及び第１ソース選択ラインＧＳＬ１にターンオン電圧を印加し、第２ストリング選択ラインＳＳＬ２及び第２ソース選択ラインＧＳＬ２にターンオフ電圧を印加する。その結果、第１ストリングＳ１の単位素子ＣＴのチャンネルは、共通ビットラインＣＢＬに電気的に連結され、したがって、低電圧が印加される。第２ストリングＳ２の単位素子ＣＴのチャンネルは、共通ソースラインＣＳＬに電気的に連結され、したがって、高電圧が印加される。
【００３４】
前述したプログラム動作によれば、第１ストリングＳ１の第４行の単位素子ＣＴのみに選択的にデータが保存されることが可能である。この場合、データは、ストレージノードＳＮに電荷の形態で保存されうる。同様に、第１ストリングＳ１の他の行、例えば、第３２行の単位素子ＣＴのみに選択的にデータを保存するためには、第３０ワードラインＷＬ３０のみにプログラム電圧を印加し、残りのワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４．．．ＷＬ２９、ＷＬ３１、ＷＬ３２にパス電圧を印加する。他の行の単位素子ＣＴに対するプログラムにも同じ原理が適用されうる。
【００３５】
第２ストリングＳ２の単位素子ＣＴに対するプログラム動作は、当業者ならば、前述した第１ストリングＳ１に対するプログラム動作に関する説明を容易に変形して行えるということは自明である。すなわち、第２ストリングＳ２の単位素子ＣＴに低電圧を印加し、第１ストリングＳ１の単位素子ＣＴに高電圧を印加することによって、第２ストリングＳ２を選択できる。
【００３６】
以下、読み取り段階についてさらに詳細に説明する。例えば、第１ストリングの第４行の単位素子ＣＴのデータを読み取る場合を例として挙げて説明する。共通ビットラインＣＢＬ及び共通ソースラインＣＳＬのうち一本に高電圧を印加し、他の一本に低電圧を印加する。第１ストリング選択ラインＳＳＬ１及び第２ソース選択ラインＧＳＬ２にターンオン電圧を印加し、第２ストリング選択ラインＳＳＬ２及び第１ソース選択ラインＧＳＬ１にターンオフ電圧を印加する。
【００３７】
これにより、第１ストリングＳ１のストリング選択トランジスタＳＳＴ及びソース選択トランジスタＧＳＴがターンオンされ、第２ストリングＳ２のストリング選択トランジスタＳＳＴ及びソース選択トランジスタＧＳＴがターンオフされる。第２ワードラインＷＬ２に読み取り電圧を印加し、他のワードラインＷＬ１、ＷＬ３、ＷＬ４．．．ＷＬ２９、ＷＬ３０、ＷＬ３１、ＷＬ３２にパス電圧を印加する。例えば、読み取り電圧は、パス電圧より小さくありうる。選択的に、単位素子ＣＴのチャンネルまたはウェル領域には、所定の電圧、例えば、低い負の電圧が印加されうる。
【００３８】
ブロック消去段階は、ワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４．．．ＷＬ２９、ＷＬ３０、ＷＬ３１、ＷＬ３２と単位素子ＣＴのウェル領域との間に消去電圧を印加することによって行われる。例えば、ワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４．．．ＷＬ２９、ＷＬ３０、ＷＬ３１、ＷＬ３２に負の電圧を印加し、単位素子ＣＴのウェル領域に大きな負の電圧を印加できる。これにより、単位素子ＣＴのストレージノードＳＮに保存された電荷が消滅される。
【００３９】
前述したように、本発明の一実施の形態による不揮発性メモリ素子は、共通ビットラインＣＢＬ及び共通ソースラインＣＳＬ構造を採択することによって、集積度を高めることができる。また、本発明の一実施の形態による動作方法によれば、ストリングＳ１、Ｓ２に対してストリング選択ラインＳＳＬ１、ＳＳＬ２及びソース選択ラインＧＳＬ１、ＧＳＬ２を分離することによって、ストリングＳ１、Ｓ２を個別的に信頼性のあるように動作させることができる。
【００４０】
図２は、本発明の他の実施の形態によるＮＡＮＤ構造の不揮発性メモリ素子を示す回路図である。他の実施の形態は、前述した一実施の形態がアレイに配置された形態でありうる。実施の形態において、同じ参照符号は同じ構成要素を表すので、重複説明は省略する。
【００４１】
図２を参照すれば、ＮＡＮＤ構造の不揮発性メモリ素子は、６個のストリングＳ１１、Ｓ１２、Ｓ２１、Ｓ２２、Ｓ３１、Ｓ３２を備える。隣接した一対の第１及び第２ストリングＳ１１、Ｓ１２の一端は、第１共通ビットラインＣＢＬ１に連結され、他端は、第１共通ソースラインＣＳＬ１に連結される。隣接した他の一対の第３及び第４ストリングＳ２１、Ｓ２２の一端は、第２共通ビットラインＣＢＬ２に連結され、他端は、第２共通ソースラインＣＳＬ２に連結される。そして、隣接した他の一対の第５及び第６ストリングＳ３１、Ｓ３２の一端は、第３共通ビットラインＣＢＬ３に連結され、他端は、第３共通ソースラインＣＳＬ３に連結される。
【００４２】
共通ビットラインＣＢＬ１、ＣＢＬ２、ＣＢＬ３は、図１の共通ビットラインＣＢＬを参照し、共通ソースラインＣＳＬ１、ＣＳＬ２、ＣＳＬ３は、図１の共通ソースラインＣＳＬを参照できる。但し、図２に示すものと違って、本発明の変形された例において、共通ソースラインＣＳＬ１、ＣＳＬ２、ＣＳＬ３は、互いに電気的に連結されるようにしてもよい。
【００４３】
３対のストリング、すなわち、一対の第１及び第２ストリングＳ１１、Ｓ１２、他の一対の第３及び第４ストリングＳ２１、Ｓ２２、及び他の一対の第５及び第６ストリングＳ３１、Ｓ３２は、図１に示す一対の第１及び第２ストリングＳ１、Ｓ２をそれぞれ参照できる。
【００４４】
単位素子ＣＴは、ストリングＳ１１、Ｓ１２、Ｓ２１、Ｓ２２、Ｓ３１、Ｓ３２内にＮＡＮＤセルアレイ構造で配列される。すなわち、単位素子ＣＴは、行及び列に配置され、同じ列またはストリング内の単位素子ＣＴは、互いに直列に連結される。ストリング選択トランジスタＳＳＴは、ストリングＳ１１、Ｓ１２、Ｓ２１、Ｓ２２、Ｓ３１、Ｓ３２それぞれの単位素子ＣＴと共通ビットラインＣＢＬ１、ＣＢＬ２、ＣＢＬ３との間にそれぞれ設けられうる。ソース選択トランジスタＧＳＴは、ストリングＳ１１、Ｓ１２、Ｓ２１、Ｓ２２、Ｓ３１、Ｓ３２それぞれの単位素子ＣＴと共通ソースラインＣＳＬ１、ＣＳＬ２、ＣＳＬ３との間にそれぞれ設けられうる。
【００４５】
第１ストリング選択ラインＳＳＬ１は、第１ストリングＳ１１、第３ストリングＳ２１、及び第５ストリングＳ３１それぞれのストリング選択トランジスタＳＳＴのゲートＧに連結される。第２ストリング選択ラインＳＳＬ２は、第２ストリングＳ１２、第４ストリングＳ２２、及び第６ストリングＳ３２それぞれのストリング選択トランジスタＳＳＴのゲートＧに連結される。
【００４６】
すなわち、第１ストリング選択ラインＳＳＬ１は、共通ビットラインＣＢＬ１、ＣＢＬ２、ＣＢＬ３それぞれに連結されたいずれか一対のストリングＳ１１及びＳ１２、Ｓ２１及びＳ２２、またはＳ３１及びＳ３２のうちいずれかのストリングのストリング選択トランジスタＳＳＴのゲートＧに連結される。第２ストリング選択ラインＳＳＬ２は、共通ビットラインＣＢＬ１、ＣＢＬ２、ＣＢＬ３のそれぞれに連結された一対のストリングＳ１１及びＳ１２、Ｓ２１及びＳ２２、またはＳ３１及びＳ３２のうち、他の一つのストリングのストリング選択トランジスタＳＳＴのゲートＧに連結される。
【００４７】
第１ソース選択ラインＧＳＬ１は、第２ストリングＳ１２、第４ストリングＳ２２、及び第６ストリングＳ３２それぞれのソース選択トランジスタＧＳＴのゲートＧに連結される。第２ソース選択ラインＧＳＬ２は、第１ストリングＳ１１、第３ストリングＳ２１、及び第５ストリングＳ３１それぞれのソース選択トランジスタＧＳＴのゲートＧに連結される。
【００４８】
すなわち、第１ソース選択ラインＧＳＬ１は、共通ソースラインＣＳＬ１、ＣＳＬ２、ＣＳＬ３のそれぞれに連結された一対のストリングＳ１１及びＳ１２、Ｓ２１及びＳ２２、またはＳ３１及びＳ３２のうちいずれかのストリングのソース選択トランジスタＧＳＴのゲートＧに連結される。第２ソース選択ラインＧＳＬ２は、共通ソースラインＣＳＬ１、ＣＳＬ２、ＣＳＬ３のそれぞれに連結された一対のストリングＳ１１及びＳ１２、Ｓ２１及びＳ２２、またはＳ３１及びＳ３２のうち、他の一つのストリングのソース選択トランジスタＧＳＴのゲートＧに連結される。
【００４９】
本発明の変形された実施の形態において、第１ストリング選択ラインＳＳＬ１及び第２ストリング選択ラインＳＳＬ２が互いに置き換わって配置され、第１ソース選択ラインＧＳＬ１及び第２ソース選択ラインＧＳＬ２が互いに置き換わって配置されてもよいということは自明である。
【００５０】
ワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４．．．ＷＬ２９、ＷＬ３０、ＷＬ３１、ＷＬ３２は、同じ行に配列された単位素子ＣＴの制御ゲートＣＴにそれぞれ連結される。図２におけるワードラインの数は、例示的なものであり、本発明の範囲はこれに制限されない。
【００５１】
さらに、図２には６個のストリングＳ１１、Ｓ１２、Ｓ２１、Ｓ２２、Ｓ３１、Ｓ３２が示されているが、本発明の実施の形態による不揮発性メモリ素子は、このようなストリングの数に制限されない。したがって、本発明の実施の形態による不揮発性メモリ素子は、図２の概念によって３対以上のストリングをさらに備えてもよい。
【００５２】
本発明の他の実施の形態によるＮＡＮＤ構造の不揮発性メモリ素子は、共通ビットラインＣＢＬ１、ＣＢＬ２、ＣＢＬ３の構造及び共通ソースラインＣＳＬ１、ＣＳＬ２、ＣＳＬ３の構造を採択することによって、隣接したストリングＳ１１及びＳ１２、Ｓ２１及びＳ２２、またはＳ３１及びＳ３２間の空間を縮小できるので、高集積度を有することが可能である。
【００５３】
以下、本発明の他の実施の形態によるＮＡＮＤ構造の不揮発性メモリ素子の動作方法を説明する。他の実施の形態によるＮＡＮＤ構造の不揮発性メモリ素子の動作は、プログラミング段階、読み取り段階、及びブロック消去段階を含みうる。プログラミング段階において、ストリングＳ１１、Ｓ１２、Ｓ２１、Ｓ２２、Ｓ３１、Ｓ３２のうちいずれかのストリングの複数単位素子ＣＴのうち、一つの単位素子ＣＴに選択的にデータが保存される。読み取り段階において、一つのストリングの一つの単位素子ＣＴに保存されたデータが読み出される。ブロック消去段階において、ストリングＳ１１、Ｓ１２、Ｓ２１、Ｓ２２、Ｓ３１、Ｓ３２の単位素子ＣＴのデータが一時に消去されうる。
【００５４】
他の実施の形態による動作方法は、ほとんど前述した一実施の形態による動作方法を参照できる。但し、一実施の形態においてプログラミングが許容されていない一つのストリングに関する動作は、他の実施の形態においてプログラミングが許容されていない他の複数のストリングにいずれも適用可能である。
【００５５】
図３を参照すれば、第３ストリングＳ２１の第５行の点線内の単位素子ＣＴにデータを保存する場合を例として挙げて説明する。プログラミング段階において、第３ストリングＳ２１の単位素子ＣＴのチャンネルに低電圧（例えば、０Ｖ）を印加し、残りのストリングＳ１１、Ｓ２２、Ｓ３１、Ｓ３２、Ｓ３３の単位素子ＣＴのチャンネルに高電圧（例えば、Ｖｃｃ）を印加する。第３ワードラインＷＬ３にプログラム電圧（例えば、Ｖｐｒ）を印加し、他のワードラインＷＬ１、ＷＬ２、ＷＬ４．．．ＷＬ２９、ＷＬ３０、ＷＬ３１、ＷＬ３２にパス電圧（例えば、Ｖｐｓ）を印加する。選択的に、単位素子ＣＴのチャンネルまたはウェル領域には、所定の電圧、例えば、低い負の電圧が印加されうる。
【００５６】
さらに具体的に説明すれば、共通ビットラインＣＢＬ１、ＣＢＬ２、ＣＢＬ３、第１、第３、及び第４共通ソースラインＣＳＬ１、ＣＳＬ３、ＣＳＬ４には、いずれも高電圧Ｖｃｃを印加し、第２共通ソースラインＣＳＬ２のみに低電圧（０Ｖ）を印加する。第１ストリング選択ラインＳＳＬ１にターンオフ電圧（例えば、０Ｖ）を印加し、第２ストリング選択ラインＳＳＬ２にターンオン電圧（例えば、Ｖｃｃ）を印加する。そして、第１ソース選択ラインＧＳＬ１にターンオフ電圧（例えば、０Ｖ）を印加し、第２ソース選択ラインＧＳＬ２にターンオン電圧（例えば、Ｖｃｃ）を印加する。
【００５７】
これにより、第１ストリング選択ラインＳＳＬ１に連結されたストリング選択トランジスタＳＳＴ及び第１ソース選択ラインＧＳＬ１に連結されたソース選択トランジスタＧＳＴは、いずれもターンオフされる（“Ｘ”と表示）。一方、第２ストリング選択ラインＳＳＬ２に連結されたストリング選択トランジスタＳＳＴ及び第２ソース選択ラインＧＳＬ２に連結されたソース選択トランジスタＧＳＴは、いずれもターンオンされる。
【００５８】
したがって、プログラムのために選択された第３ストリングＳ２１の単位素子ＣＴのチャンネルには、点線で表示したように低電圧（０Ｖ）が印加される。一方、プログラミングが許容されていない他のストリングＳ１１、Ｓ１２、Ｓ２２、Ｓ３１、Ｓ３２の単位素子ＣＴのチャンネルには、実線で表示したように高電圧Ｖｃｃが印加されうる。結果的に、プログラム動作は、チャンネルに低電圧（０Ｖ）が印加され、ゲートＧにプログラム電圧Ｖｐｒが印加された、第３ストリングＳ２１の第５行の単位素子ＣＴでのみ選択的に行われる。
【００５９】
本発明の変形された実施の形態では、一実施の形態の動作方法で説明したように、共通ソースラインＣＳＬ１、ＣＳＬ２、ＣＳＬ３、第１、第３共通ビットラインＣＢＬ１、ＣＢＬ３に高電圧Ｖｃｃを印加し、第２共通ビットラインＣＢＬ１に低電圧（０Ｖ）を印加して、第３ストリングＳ２１の点線内の単位素子ＣＴにデータを保存することも可能である。この場合、共通ソースラインＣＳＬ１、ＣＳＬ２、ＣＳＬ３が電気的に連結され、高電圧Ｖｃｃが同時にこれらに印加されることもある。具体的なプログラム方法は、前述した説明を参照できるので省略する。
【００６０】
他の単位素子ＣＴに対するプログラム動作は、当業者ならば、前述した説明を変形して容易に実施できるということは自明である。
【００６１】
図４を参照して、第３ストリングＳ２１の第５行の単位素子ＣＴからデータを読み出す読み取り動作を例として挙げて説明する。第２共通ビットラインＣＢＬ２に高電圧Ｖｃｃを印加し、第２共通ソースラインＣＳＬ２に低電圧（０Ｖ）を印加する。選択された第３ワードラインＷＬ３に読み取り電圧（例えば、Ｖr）を印加し、他のワードラインＷＬ１、ＷＬ２、ＷＬ４．．．ＷＬ２９、ＷＬ３０、ＷＬ３１、ＷＬ３２には、パス電圧Ｖｐｓを印加する。ストリング選択ラインＳＳＬ１、ＳＳＬ２及びソース選択ラインＧＳＬ１、ＧＳＬ２に対する動作は、図３に示すプログラム動作と同一である。
【００６２】
これによれば、第３ストリングＳ２１に沿って第２共通ビットラインＣＢＬ２から第２共通ソースラインＣＳＬ２方向に流れる電流量は、第３ストリングＳ２１の第５行の単位素子ＣＴの状態によって可変的である。
【００６３】
他の単位素子ＣＴに対する読み取り動作は、当業者ならば、前述した説明を変形して容易に実施できるということは自明である。
【００６４】
前述した本発明の他の実施の形態によるＮＡＮＤ構造の不揮発性メモリ素子の動作方法によれば、共通ビットラインＣＢＬ１、ＣＢＬ２、ＣＢＬ３及び共通ソースラインＣＳＬ１、ＣＳＬ２、ＣＳＬ３に連結された一対のストリングＳ１１及びＳ１２、Ｓ２１及びＳ２２、またはＳ３１及びＳ３２を分離して、個別的に信頼性のあるように動作させることができる。
【００６５】
発明の特定の実施の形態に関する以上の説明は、例示及び説明を目的として提供された。前記実施の形態に限定されず、本発明の技術的思想内で当業者によって前記実施の形態を組合わせて実施するなど様々な多くの修正及び変更が可能であるということは明らかである。
【産業上の利用可能性】
【００６６】
本発明は、半導体素子関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施の形態によるＮＡＮＤ構造の不揮発性メモリ素子を示す回路図である。
【図２】本発明の他の実施の形態によるＮＡＮＤ構造の不揮発性メモリ素子を示す回路図である。
【図３】本発明の一実施の形態によるＮＡＮＤ構造の不揮発性メモリ素子のプログラム動作方法を示す回路図である。
【図４】本発明の一実施の形態によるＮＡＮＤ構造の不揮発性メモリ素子の読み取り動作方法を示す回路図である。
【符号の説明】
【００６８】
ＣＢＬ  共通ビットライン
ＣＧ    制御ゲート
ＣＳＬ  共通ソースライン
ＣＴ    単位素子
Ｇ      ゲート
ＧＳＬ１、ＧＳＬ２  第１、第２ソース選択ライン
ＧＳＴ  ソース選択トランジスタ
Ｓ１、Ｓ２  ストリング
ＳＮ    ストレージノード
ＳＳＬ１、ＳＳＬ２  第１、第２ストリング選択ライン
ＳＳＴ  ストリング選択トランジスタ
ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４．．．ＷＬ２９、ＷＬ３０、ＷＬ３１、ＷＬ３２  ワードライン
【図１】
2007200540.tif 000003
【図２】
2007200540.tif 000004
【図３】
2007200540.tif 000005
【図４】
2007200540.tif 000006