(57)【要約】【課題】半導体装置に均一な高さの電極を複数形成することができる半導体装置の電極形成方法を提供する。【解決手段】ウエハ１が含む複数の半導体装置５０を個々に隔てるスクライブライン３上に配電膜３０を形成すると共に、半導体装置５０上に配線膜を形成する。このとき、ウエハ１の中央部における配電膜３０の形成密度がウエハ１の周縁部における配電膜３０の形成密度よりも大きくなるように、配電膜３０を形成する。【選択図】図２Ｂ
2007019306.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの半導体素子を含む半導体装置が複数形成された半導体基板上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜上に第１の金属膜を形成した後、この第１の金属膜を加工することにより、上記半導体装置上に第１層目配線膜を形成すると共に、上記複数の半導体装置を個々に隔てるスクライブライン上に第１層目配電膜を形成する工程と、
上記第１層目配線膜および上記第１層目配電膜を覆う第２の絶縁膜を形成した後、この第２の絶縁膜に、上記第１層目配電膜の少なくとも一部を露出させる開口部を形成する工程と、
上記第２の絶縁膜上に第２の金属膜を形成した後、この第２の金属膜を加工することにより、上記半導体装置上に第２層目配線膜を形成すると共に、上記スクライブライン上に、上記第１層目配電膜に電気的に接続する第２層目配電膜を形成する工程と、
上記第２層目配線膜および上記第２層目配電膜を覆う第３の絶縁膜を形成した後、この第３の絶縁膜に、上記第２層目配電膜の少なくとも一部を露出させる開口部を形成する工程と、
上記第３の絶縁膜上に第３の金属膜を形成した後、この第３の金属膜を加工することにより、上記半導体装置上に第３層目配線膜を形成すると共に、上記スクライブライン上に、上記第２層目配電膜に電気的に接続する第３層目配電膜を形成する工程と、
上記第３層目配線膜および上記第３層目配電膜を覆う第４の絶縁膜を形成した後、この第４の絶縁膜に、上記第３層目配線膜および上記第３層目配電膜の少なくとも一部を露出させる開口部を形成する工程と、
上記第４の絶縁膜上に、上記第３層目配線膜と上記第３層目配電膜とを電気的に接続するバリアメタルを形成する工程と、
全面に保護膜を形成した後、この保護膜に、上記第３層目配線膜の一部を露出させる開口部を形成する工程と、
上記第１層目配電膜、上記第２層目配電膜および上記第３層目配電膜に通電することにより、上記保護膜に形成された上記開口部から露出した上記第３層目配線膜の一部上に電極を形成する工程と
を備えたことを特徴とする半導体装置の電極形成方法。
【請求項２】
半導体基板が含む複数の半導体装置を個々に隔てるスクライブライン上に配電膜を形成すると共に、上記半導体装置上に配線膜を形成する工程と、
上記配電膜と上記配線膜とを接続するバリアメタルを形成する工程と、
全面に保護膜を形成した後、この保護膜に、上記配線膜の一部を露出させる開口部を形成する工程と、
上記配電膜に通電することにより、上記開口部から露出した上記配線膜の一部上に電極を形成する工程と
を備え、
上記半導体基板の中央部における上記配電膜の形成密度を、上記半導体基板の周縁部における上記配電膜の形成密度よりも大きくすることを特徴とする半導体装置の電極形成方法。
【請求項３】
請求項２に記載の半導体装置の電極形成方法において、
上記配電膜は、第１配電膜と第２配電膜と第３配電膜とを積層した積層構造を有することを特徴とする半導体装置の電極形成方法。
【請求項４】
請求項２に記載の半導体装置の電極形成方法において、
上記半導体基板と上記配電膜との間に絶縁膜を設けることを特徴とする半導体装置の電極形成方法。
【請求項５】
請求項３に記載の半導体装置の電極形成方法において、
上記絶縁膜はＢＰＳＧ膜であることを特徴とする半導体装置の電極形成方法。
【請求項６】
請求項２に記載の半導体装置の電極形成方法において、
上記半導体基板の直径に対して略垂直に延びて上記直径を３分割する第１，第２分割線で上記半導体基板を３つの部分に区分けしたとき、上記３つの部分のうち径方向の中央部の上記配電膜の形成密度は、上記３つの部分うち上記中央部以外の部分の上記配電膜の形成密度の１．５倍〜３倍であることを特徴とする半導体装置の電極形成方法。
【請求項７】
請求項２に記載の半導体装置の電極形成方法において、
上記配電膜の平均形成密度は１．５本／ｉｎｃｈであることを特徴とする半導体装置の電極形成方法。
【請求項８】
請求項２に記載の半導体装置の電極形成方法において、
上記配電膜および上記配線膜上に開口部を有する絶縁膜を形成した後、この絶縁膜上に上記バリアメタルを形成することを特徴とする半導体装置の電極形成方法。
【請求項９】
請求項８に記載の半導体装置の電極形成方法において、
上記絶縁膜はシリコン窒化膜とシリコン酸化膜とを積層した積層構造を有することを特徴とする半導体装置の電極形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体集積回路に使用される半導体装置の製造方法に関するものである。具体的には、半導体装置の電極形成技術に関し、半導体装置の微細かつ多数の配線上に電極を形成する方法に関する。
【背景技術】
【０００２】
半導体装置の一例である半導体集積回路装置は、半導体集積回路装置を搭載する電子機器の高機能化の進展に伴い、集積度（１つの半導体集積回路装置が含む半導体素子の数）が増大する傾向にある。
【０００３】
一方、上記半導体集積回路装置上に電解メッキで堆積、形成されるバンプ電極は、その高さの均一性（半導体基板上および半導体集積回路上での均一性）がより良好であることが重要である。
【０００４】
また、一般的に、上記バンプ電極を電解メッキで形成する場合、基板表面、保護膜上にスパッタリング法等で生成したＡｕ等の金属膜に電流を流し、メッキ液中に浸漬させる方法が採られている。
【０００５】
しかしながら、上記バンプを電解メッキで形成する場合、電解メッキを行うための電流をウエハ表面の端部から金属膜に給電するため、ウエハ外周に近いほどメッキ電流密度が高く、ウエハ中央部ほどメッキ電流密度が低いといった不均一が生じる。
【０００６】
その結果、上記ウエハの部分によってバンプの形成速度が変わり、バンプの高さの均一性を損なうに至る。
【０００７】
この現象の改善を目的とする従来技術が特開平５−１２１４１３号公報（特許文献１）に記載されている。
【０００８】
以下に、上記従来技術を簡単に説明する。
【０００９】
まず、図２Ａ，図３Ａに示す複数の半導体集積回路装置１５０が形成されたウエハ１１０のスクライブライン１０３上に単層の配電膜１１５を複数形成する。この配電膜１１５の材料は、半導体集積回路装置１５０上の配線膜１１４の材料と同じアルミとする。また、上記配電膜１１５は、例えば６０μｍの幅でスクライブライン１０３上に形成されて格子状のパターンを有する。そして、上記スクライブライン１０３は複数の半導体集積回路装置１５０を個々に隔てている。
【００１０】
次に、図３Ｂに示す保護膜１１６を成膜する。この保護膜１１６は、１〜１.５μｍの膜厚のナイトライド膜をＣＶＤ（化学蒸気堆積）法等でウエハ１１０の全面に成膜した後、ナイトライド膜にドライエッチング法で窓１１６ａ，１１６ｂを形成することにより得られる。
【００１１】
上記窓１１６ａはバンプ電極１１８（図３Ｅ参照）を突設すべき箇所に形成されている。また、上記窓１１６ａからは配線膜１１４の端部が露出する一方、窓１１６ｂからは配電膜１１５が露出する。
【００１２】
次に、図３Ｃに示すバリアメタル膜１１７を成膜する。このバリアメタル膜１１７は、窓１１６ａ内で配線膜１１４の端部に電気的に接続すると共に、窓１１６ｂ内で配電膜１１５に電気的に接続している。また、上記バリアメタル膜１１７は２層構造を有する。より詳しくは、上記バリアメタル膜１１７は、チタンからなる膜厚０．２μｍの下側バリアメタル膜１７aと、この下側バリアメタル膜１１７aに積層したパラジュウムからなる膜厚０．４μｍの上側バリアメタル膜１１７ｂとから構成されている。
【００１３】
上記下側バリアメタル膜１１７aおよび上側バリアメタル膜１１７ｂは、それぞれ、スパッタ法等により保護膜１１６の上側に成膜される。
【００１４】
次に、図３Ｄに示すバンプ電極１１８を電解メッキで形成する。より詳しくは、上記上側バリアメタル膜１１７ｂを成膜した後、ウエハ１１０の全面にフォトレジスト膜１３０をスピンコートして、フォトプロセスにより上側バリアメタル膜１１７ｂのみを露出させるメッキ用の窓１３０ａをフォトレジスト膜１３０に形成し、このフォトレジスト膜１３０をメッキ用のマスクとして下側バリアメタル膜１１７aをメッキ電極膜とする電解メッキ法によって、金を上側バリアメタル膜１１７ｂ上に選択的に成長させてバンプ電極１１８を形成する。
【００１５】
次に、図３Ｅに示すように、フォトレジスト膜１３０を除去した後、上側バリアメタル膜１１７ｂをマスクとして希ふっ液を用いる化学エッチング法で下側バリアメタル膜１１７aの一部を溶解除去する。
【００１６】
最後に、上記配電膜１１５を燐酸と硝酸等の混合液を用いるエッチングによりスクライブライン１０３上から除去すると、ウエハ１１０の完成状態となる。
【００１７】
図４Ａに、上記バンプ電極１１８の形成に用いたメッキ装置の概略断面図を示す。
【００１８】
上記バンプ電極１１８の形成時には、まず、図４Ａに示すように、メッキ内槽４０１と外槽４０２からなるメッキカップ内にメッキ液４０３を満たし、そのメッキカップの上部のホルダ４０７にウエハ１１０をセットし、ウエハ１１０の配電膜１１５側の表面をメッキ液４０３に向ける。これにより、上記フォトレジスト膜１３０の窓１３０ａから露出した上側バリアメタル膜１１７ｂがメッキ液４０３に接触する。また、上記配電膜１１５に電流を流すための電極ピン４０９が、ウエハ１１０の周縁部上のフォトレジスト膜１３０を突き破って配電膜１１５に直接接触する。
【００１９】
次に、上記メッキカップの下部に取り付けられたポンプ４０４によって、内槽４０１と外槽４０２との間のメッキ液４０６を内槽４０１内に送り込む。これにより、上記メッキ液４０３が矢印４０５の方向へ流れる。
【００２０】
その後、上記電極４０９およびアノード電極４１０に接続された電源から配電膜１１５へメッキ電流を供給することによって、バンプ電極１１８をフォトレジスト膜１３０の窓１３０ａ内に形成することができる。
【００２１】
しかしながら、上記従来技術では、アルミからなる配電膜１１５がウエハ１１０に接触するため、配電膜１１５のアルミがウエハ１１０内に拡散してしまう。このため、上記配電膜１１５の電気的抵抗が高くなり、ウエハ１１０上のメッキ電流密度を均一にするのは困難である。したがって、上記バンプ電極１１８の高さを充分に均一化できない。
【００２２】
また、上記配電膜１１５の断面積は、より大きいほど電気的抵抗が低く、ウエハ１１０上のメッキ電流密度の均一化に対して有効であるが、スクライブライン１０３の幅はウエハ１１０上でのチップ乗り数（ウエハ１１０に対して半導体集積回路装置１５０を作り込む数）確保のため制限があるため、スクライブライン１０３上に形成する配電膜１１５の断面積が制限されてしまう。
【００２３】
また、上記従来技術では、図２Ａに示すように、配電膜１１５を格子に形成するため、ウエハ１１０上のメッキ電流密度が不均一の程度が大きくなってしまう。つまり、上記ウエハ１１０の周縁部上ではメッキ電流密度が高くなる一方、ウエハ１１０の中央部上ではメッキ電流密度が低くなってしまう。
【００２４】
図４Ｂに、上記バンプ電極１１８の形成中つまりメッキ中のウエハ１の配電膜１１５側の表面のメッキ電流の電流密度分布を示す。
【００２５】
上記ウエハ１の配電膜１１５側の周縁の数箇所からメッキ電極ピン４０９を介して配電膜１１５にメッキ電流が供給されるため、そのメッキ電流の電流密度はウエハ１１０の周縁部上ほど高く、ウエハ１１０の中央部上ほど低くなっている。つまり、上記メッキ電流の電流密度は径方向外側から径方向内側へ進むにつれて電流密度が小さくなっている。
【特許文献１】特開平５−１２１４１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２６】
そこで、本発明の課題は、半導体装置に均一な高さの電極を複数形成することができ半導体装置の電極形成方法を提供することにある。
【課題を解決するための手段】
【００２７】
上記課題は、ウエハ内におけるチップ（半導体装置）相互間のスクライブライン上に高導電性金属からなる配電膜を、ウエハ中央部ほど密に、かつ、ウエハ周縁部ほど疎になるように形成して、ウエハ全面を保護膜で覆った後、バンプ電極を設置すべき個所およびスクライブライン上に窓を開口し、ウエハ全面に金属からなる薄い下地膜によってスクライブライン上の配電膜とバンプ電極を設置すべき個所の配線膜とを接続して、
下地膜をメッキ電極として、その配線膜と下地膜との接続個所の上に突起金属を電解メッキ法により選択的に成長させることで解決できる。
【００２８】
以上のことを鑑みて、本発明者は、上記課題を解決するための本発明を創作した。
【００２９】
すなわち、本発明の半導体装置の電極形成方法は、
少なくとも１つの半導体素子を含む半導体装置が複数形成された半導体基板上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜上に第１の金属膜を形成した後、この第１の金属膜を加工することにより、上記半導体装置上に第１層目配線膜を形成すると共に、上記複数の半導体装置を個々に隔てるスクライブライン上に第１層目配電膜を形成する工程と、
上記第１層目配線膜および上記第１層目配電膜を覆う第２の絶縁膜を形成した後、この第２の絶縁膜に、上記第１層目配電膜の少なくとも一部を露出させる開口部を形成する工程と、
上記第２の絶縁膜上に第２の金属膜を形成した後、この第２の金属膜を加工することにより、上記半導体装置上に第２層目配線膜を形成すると共に、上記スクライブライン上に、上記第１層目配電膜に電気的に接続する第２層目配電膜を形成する工程と、
上記第２層目配線膜および上記第２層目配電膜を覆う第３の絶縁膜を形成した後、この第３の絶縁膜に、上記第２層目配電膜の少なくとも一部を露出させる開口部を形成する工程と、
上記第３の絶縁膜上に第３の金属膜を形成した後、この第３の金属膜を加工することにより、上記半導体装置上に第３層目配線膜を形成すると共に、上記スクライブライン上に、上記第２層目配電膜に電気的に接続する第３層目配電膜を形成する工程と、
上記第３層目配線膜および上記第３層目配電膜を覆う第４の絶縁膜を形成した後、この第４の絶縁膜に、上記第３層目配線膜および上記第３層目配電膜の少なくとも一部を露出させる開口部を形成する工程と、
上記第４の絶縁膜上に、上記第３層目配線膜と上記第３層目配電膜とを電気的に接続するバリアメタルを形成する工程と、
全面に保護膜を形成した後、この保護膜に、上記第３層目配線膜の一部を露出させる開口部を形成する工程と、
上記第１層目配電膜、上記第２層目配電膜および上記第３層目配電膜に通電することにより、上記保護膜に形成された上記開口部から露出した上記第３層目配線膜の一部上に電極を形成する工程と
を備えたことを特徴としている。
【００３０】
上記構成の半導体装置の電極形成方法によれば、上記第１層目配電膜と半導体基板との間に第１の絶縁膜が介在しているので、第１層目配電膜の成分が半導体基板へ拡散するのを第１の絶縁膜で阻止できる。したがって、上記第１層目配電膜の電気抵抗が高くなるのを防ぐことができる。つまり、上記配電膜の電気抵抗を低く保つことができる。その結果、上記第１〜第３層目配電膜に通電したときに、半導体基板上の電流密度を均一にし、電極の高さを充分に均一化できる。
【００３１】
また、上記第１〜第３層目配電膜を形成するから、この第１〜第３層目配電膜の断面積を大きくして、第１〜第３層目配電膜の電気抵抗を低くすることができる。したがって、上記第１〜第３層目配電膜に通電したときに、半導体基板上の電流密度をより均一にし、電極の高さをより充分に均一化できる。
【００３２】
本発明の半導体装置の電極形成方法は、
半導体基板が含む複数の半導体装置を個々に隔てるスクライブライン上に配電膜を形成すると共に、上記半導体装置上に配線膜を形成する工程と、
上記配電膜と上記配線膜とを接続するバリアメタルを形成する工程と、
全面に保護膜を形成した後、この保護膜に、上記配線膜の一部を露出させる開口部を形成する工程と、
上記配電膜に通電することにより、上記開口部から露出した上記配線膜の一部上に電極を形成する工程と
を備え、
上記半導体基板の中央部における上記配電膜の形成密度を、上記半導体基板の周縁部における上記配電膜の形成密度よりも大きくすることを特徴としている。
【００３３】
上記構成の半導体装置の電極形成方法によれば、半導体基板が含む複数の半導体装置を個々に隔てるスクライブライン上に配電膜を形成すると共に、上記半導体装置上に配線膜を形成する。さらに、上記配電膜と配線膜とを接続するバリアメタルを形成して、全面に保護膜を形成した後、保護膜に、配線膜の一部を露出させる開口部を形成する。そして、上記配電膜に通電することにより、開口部から露出した配線膜の一部上に電極を形成する。このとき、上記半導体基板の中央部における配電膜の形成密度が、半導体基板の周縁部における配電膜の形成密度よりも大きいことにより、半導体基板の周縁部上の電流密度と半導体基板の中央部上の電流密度との差を低減することができる。したがって、上記配電膜に通電することで形成する電極の高さを均一にすることができる。
【００３４】
また、上記配電膜の形成は、配線膜を形成する前に行ってもよいし、配線膜を形成した後に行ってもよいし、配線膜の形成と並行して行ってもよい。
【００３５】
また、上記配電膜と配線膜との少なくとも一方は例えばＡｌ，Ｔｉ等の高導電性金属で形成するのが好ましい。
【００３６】
一実施形態の半導体装置の電極形成方法では、
上記配電膜は、第１配電膜と第２配電膜と第３配電膜とを積層した積層構造を有する。
【００３７】
上記実施形態の半導体装置の電極形成方法によれば、上記配電膜は、第１配電膜と第２配電膜と第３配電膜とを積層した積層構造を有するから、配電膜の断面積が大きくなり、配電膜の電気抵抗を低くすることができる。
【００３８】
一実施形態の半導体装置の電極形成方法では、
上記半導体基板と上記配電膜との間に絶縁膜を設ける。
【００３９】
上記実施形態の半導体装置の電極形成方法によれば、上記半導体基板と配電膜との間に絶縁膜が設けられているから、配電膜の成分が半導体基板へ拡散するのを絶縁膜で阻止できる。したがって、上記配電膜の電気抵抗が高くなるのを防ぐことができる。つまり、上記配電膜の電気抵抗を低く保つことができる。
【００４０】
一実施形態の半導体装置の電極形成方法では、
上記絶縁膜はＢＰＳＧ（ボロンリンドープ酸化）膜である。
【００４１】
一実施形態の半導体装置の電極形成方法では、
上記半導体基板の直径に対して略垂直に延びて上記直径を３分割する第１，第２分割線で上記半導体基板を３つの部分の区分けしたとき、上記３つの部分のうち径方向の中央部の上記配電膜の形成密度は、上記３つの部分うち上記中央部以外の部分の上記配電膜の形成密度の１．５倍〜３倍である。
【００４２】
一実施形態の半導体装置の電極形成方法では、
上記配電膜の平均形成密度は１．５本／ｉｎｃｈである。
【００４３】
一実施形態の半導体装置の電極形成方法では、
上記配電膜および上記配線膜上に開口部を有する絶縁膜を形成した後、この絶縁膜上に上記バリアメタルを形成する。
【００４４】
一実施形態の半導体装置の電極形成方法では、
上記絶縁膜はシリコン窒化膜とシリコン酸化膜とを積層した積層構造を有する。
【発明の効果】
【００４５】
本発明の半導体装置の電極形成方法によれば、第１層目配電膜と半導体基板との間に第１の絶縁膜が介在することによって、第１層目配電膜の成分が半導体基板へ拡散するのを第１の絶縁膜で阻止でき、配電膜の電気抵抗を低く保つことができるから、第１〜第３層目配電膜に通電したときに、半導体基板上の電流密度を均一にし、電極の高さを充分に均一化できる。
【００４６】
また、上記第１〜第３層目配電膜を形成するから、この第１〜第３層目配電膜の断面積を大きくして、第１〜第３層目配電膜の電気抵抗を低くすることができる。したがって、上記第１〜第３層目配電膜に通電したときに、半導体基板上の電流密度をより均一にし、電極の高さをより充分に均一化できる。
【００４７】
本発明の半導体装置の電極形成方法によれば、半導体基板の中央部における配電膜の形成密度が半導体基板の周縁部における配電膜の形成密度よりも大きいことによって、配電膜に通電したときに、半導体基板の周縁部上の電流密度と半導体基板の中央部上の電流密度との差を低減することができるから、配電膜に通電することで形成する電極の高さを均一にすることができる。つまり、本発明の半導体装置の電極形成方法によれば、電極の高さの均一性の向上が見込める。
【００４８】
したがって、上記電極の高さの不均一が起因となる実装工程での不良が大幅に減少し、実装工程のコストのみならず、半導体装置製造のトータルなコストの低減させるための技術と、半導体装置製造の信頼性を向上させるための技術とを提供することができる。
【発明を実施するための最良の形態】
【００４９】
以下、本発明の半導体装置の電極形成方法を図示の実施の形態により詳細に説明する。
【００５０】
図１Ａ〜図１Ｊに、本発明の一実施の形態の半導体装置の電極形成方法の主な工程のウエハ断面図を示す。
【００５１】
上記電極形成方法では、まず、図１Ａに示すように、例えば半導体集積回路装置等の複数の半導体装置５０（図２Ｂ参照）を含むシリコン製のウエハ１上に、ＣＶＤ法によって膜厚約８００ｎｍのＢＰＳＧ絶縁膜２を形成する。上記半導体装置５０には少なくとも１つの半導体素子が形成されている。なお、上記ウエハ１は半導体基板の一例である。また、上記ＢＰＳＧ絶縁膜２は、第１の絶縁膜の一例であり、かつ、半導体基板と配電膜との間に絶縁膜を設ける絶縁膜の一例である。
【００５２】
次に、上記ＢＰＳＧ膜２上に、例えばＡｌ，Ｔｉを主体とする第１の金属膜をスパッタリング法で形成した後、この第１の金属膜をパターン加工する。これにより、上記半導体装置５０上には、Ａｌ，Ｔｉを主体とする膜厚約１μｍの第１層目配線膜４が形成される。また、上記複数の半導体装置５０を個々に切り離す際の切りしろであるスクライブライン３上には、Ａｌ，Ｔｉを主体とする膜厚約１μｍの第１層目配電膜５が形成される。なお、上記第１層目配電膜５は第１配電膜の一例である。
【００５３】
次に、全面に第２の絶縁膜の一例としてのＳｉＮ膜をＣＶＤ法で形成した後、このＳｉＮ膜をパターン加工することによって、図１Ｂに示すように、膜厚約１μｍのＳｉＮ絶縁膜６を形成する。これにより、上記第１層目配線膜４とこの上に形成する第２層目配線膜８（図１Ｃ参照）との絶縁が得ることができる。
【００５４】
上記ＳｉＮ絶縁膜６は、第１層目配電膜５と重なるようにフォトリソ法およびドライエッチング法で形成された開口部７を有している。この開口部７が第１層目配電膜５上に位置することにより、第１層目配電膜５とこの上に形成する第２層目配電膜９（図１Ｃ参照）とを導通させることができる。
【００５５】
次に、上記ＳｉＮ絶縁膜６上に、例えばＡｌ，Ｔｉを主体とする第２の金属膜をスパッタリング法で形成した後、この第２の金属膜をパターン加工する。これにより、図１Ｃに示すように、上記半導体装置５０上には、Ａｌ，Ｔｉを主体とする膜厚約１μｍの第２層目配線膜８が形成される。また、上記スクライブライン３上には、Ａｌ，Ｔｉを主体とする膜厚約１μｍの第２層目配電膜９を形成する。なお、上記２層目配電膜９は第２配電膜の一例である。
【００５６】
次に、全面に第３の絶縁膜の一例としての膜厚約１．５μｍのＳｉＯ膜をＣＶＤ法で形成した後、膜厚約８００ｎｍとなるようにＳｉＯ膜をＣＭＰ法で研磨する。これにより、図１Ｄに示すＳｉＯ絶縁膜１０が得られる。
【００５７】
上記ＳｉＯ絶縁膜１０は、第２層目配電膜９と重なるようにフォトリソ法およびドライエッチング法で形成された開口部１１を有している。この開口部１１が第２層目配電膜９上に位置することによって、第２層目配電膜９とこの上に形成する第３層目配電膜１４（図１Ｅ参照）とを導通させることができる。また、上記ＳｉＯ絶縁膜１０によって、第２層目配線膜８とこの上に形成する第３層目配線膜１２（図１Ｅ参照）との絶縁が得られる。
【００５８】
次に、上記ＳｉＯ絶縁膜１０上に、例えばＡｌ，Ｔｉを主体とする第３の金属膜をスパッタリング法で形成した後、この第３の金属膜をパターン加工する。これにより、図１Ｅに示すように、半導体装置５０上には、Ａｌ，Ｔｉを主体とする膜厚約１μｍの第３層目配線膜１２，パッド電極１３が形成される。また、上記スクライブライン３上には、Ａｌ，Ｔｉを主体とする膜厚約１μｍの第３層目配電膜１４が形成される。これにより、上記第１層目配電膜５、第２層目配電膜９および第３層目配電膜１４からなる配電膜３０が得られる。なお、上記パッド電極１３は第３層目配線膜の一例である。また、上記第３層目配電膜１４は第３配電膜の一例である。
【００５９】
次に、全面に第４の絶縁膜の一例としての膜厚約４００ｎｍのＳｉＯ膜をＣＶＤ法で形成した後、このＳｉＯ膜をパターン加工する。これにより、図１Ｆに示すＳｉＯ製のカバー膜１５が得られる。
【００６０】
上記カバー膜１５は、バンプ電極２１（図１Ｉ参照）を形成する箇所、つまりパッド電極１３上の箇所に形成された開口部１６を有すると共に、第３層目配電膜１４上の箇所に形成された開口部１７を有している。なお、上記カバー膜１５は、配電膜および配線膜上に開口部を有する絶縁膜の一例である。
【００６１】
次に、図１Ｇに示すように、上記パッド電極１３と第３層目配電膜１４とを電気的に接続するバリアメタル膜１８を形成する。
【００６２】
上記バリアメタル膜１８は、膜厚約２５０ｎｍのＴｉＷ膜と膜厚約４００ｎｍのＡｕ膜とを積層した膜である。このＴｉＷ膜およびＡｕ膜は共にスパッタリング方により成膜される。
【００６３】
次に、図１Ｈに示すように、バンプ電極２１を形成する箇所に開口部２０を有するレジスト膜１９を形成する。なお、上記レジスト膜１９は保護膜の一例である。
【００６４】
次に、図１Ｉに示すように、第１層目配電膜５、第２層目配電膜９および第３層目配電膜１４からなる配電膜３０に給電して、レジスト膜１９の開口部２０内にバンプ電極２１を形成する。
【００６５】
次に、図１Ｊに示すように、レジスト膜１９を有機溶剤にて除去後、不要な箇所のバリアメタル膜１８をヨウ素系エッチャントおよび過酸化水素系エッチャントで除去すると、完成状態となったウエハ１が得られる。
【００６６】
これ以降、上記ウエハ１をスクライブライン３に沿ってチップ単位に分割すると、バンプ電極２１を持ったチップ状態の半導体装置５０が得られる。
【００６７】
図２Ｂに、図１Ｆの形成工程時のウエハ１を上方から見た概略図を示す。
【００６８】
上記バンプ電極２１を形成する半導体装置５０は例えば液晶表示装置に搭載することができる。そして、上記半導体装置５０の大きさは様々であるが、小さいもので１×１０ｍｍ程度であり、大きいもので３×２０ｍｍ程度である。ここで、上記小さい半導体装置５０について考察すると、第１層目配電膜５、第２層目配電膜９および第３層目配電膜１４からなる給電膜３０の線密度は約１．５本／inchである。これに対して、図２Ａの従来技術では、配電膜１１５の線密度は約１２．５本／inchとなる。
【００６９】
また、上記半導体装置５０の大きさに関わらず、配電膜３０の線密度はウエハ１の直径を３分割する第１，第２分割線Ｌ１，Ｌ２でウエハ１を３つの部分に分けた場合、つまり、ウエハ１を中央部Ｃとこの中央部Ｃに隣接する左部Ｌ，右部Ｒとに分けた場合、中央部Ｃにおける配電膜３０の線密度は左部Ｌ，右部Ｒにおける配電膜３０の線密度よりも大きい。より詳しくは、長方形または正方形のチップ状態の半導体装置５０において、半導体装置５０の直交する二辺の内、バンプ電極形成部の集中する辺に隣接するスクライブライン３上に形成される配電膜３０の線密度は、中央部Ｃが左部Ｌ，右部Ｒの配電膜１３０の１．５〜３倍程度となっている。換言すれば、図２Ｂの上下方向の配電膜３０に関して、中央部Ｃでの線密度が左部Ｌ，右部Ｒの線密度の１．５〜３倍程度となっている。また、上記直交する二辺の内、残りの一辺にはどの半導体装置５０の配列にも配電膜３０を形成している。つまり、図２Ｂの左右方向の配電膜３０は全ての半導体装置５０間に形成されている。
【００７０】
このような施策により、ウエハ１内のバンプ電極２１の高さばらつき（ウエハ内最大高さ−最小高さ）は、図２Ａ，図３Ａ〜図３Ｅの従来技術で約４μｍであったものが約３μｍへと改善された。さらに、上記半導体装置５０内のバンプ高さばらつき（チップ内最大高さ−最小高さ）は、図２Ａ，図３Ａ〜図３Ｅの従来技術で約３μｍであったものが約２μｍへと改善された。
【００７１】
上記実施の形態では、ウエハ１上にＢＰＳＧ膜３を形成したが、ウエハ１上にＰＳＧ（リンドープ酸化）膜またはシリコン酸化膜を形成してもよい。つまり、上記ＢＰＳＧ膜３の代わりに、ＰＳＧ膜またはシリコン酸化膜を用いてもよい。
【図面の簡単な説明】
【００７２】
【図１Ａ】図１Ａは本発明の一実施の形態の半導体装置の電極形成方法の半導体装置上の第１層目配線膜とスクライブライン上の第１層目配電膜との形成工程のウエハ断面図である。
【図１Ｂ】図１Ｂは上記第１層目配線膜と第２層目配線膜との間の層間絶縁膜の形成工程のウエハ断面図である。
【図１Ｃ】図１Ｃは上記半導体装置上の第２層目配線膜とスクライブライン上の第２層目配電膜の形成工程のウエハ断面図である。
【図１Ｄ】図１Ｄは上記第２層目配線膜と第３層目配線膜との間の層間絶縁膜の形成工程のウエハ断面図である。
【図１Ｅ】図１Ｅは半導体装置上の第３層目配線膜とパッド電極とスクライブライン上の第３層目配電膜との形成工程のウエハ断面図である。
【図１Ｆ】図１Ｆは上記パッド電極上の開口部と第３層目配線膜上の開口部とを有するカバー膜の形成工程のウエハ断面図である。
【図１Ｇ】図１Ｇは上記実施の形態のウエハ全面上のバリアメタル形成工程のウエハ断面図である。
【図１Ｈ】図１Ｈはバンプ電極を形成するためのレジストの形成工程のウエハ断面図である。
【図１Ｉ】図１Ｉは上記バンプ電極の形成工程のウエハ断面図である。
【図１Ｊ】図１Ｊは上記実施の形態の完成状態のウエハのウエハ断面図である。
【図２Ａ】図２Ａは従来技術でのスクライブライン上の配電膜の配設状態を示すウエハ上面図である。
【図２Ｂ】図２Ｂは本発明の一実施の形態でのスクライブライン上の配電膜の配設状態を示すウエハ上面図である。
【図３Ａ】図３Ａは上記従来技術の半導体集積回路装置上の配線膜とスクライブライン上の配電膜との形成工程のウエハ断面図である。
【図３Ｂ】図３Ｂは上記従来技術の保護膜の形成工程のウエハ断面図である。
【図３Ｃ】図３Ｃは上記従来技術のウエハ全面上のバリアメタルの形成工程のウエハ断面図である。
【図３Ｄ】図３Ｄは上記バリアメタルの所望の箇所への突起電極の形成工程のウエハ断面図である。
【図３Ｅ】図３Ｅは上記従来技術の完成状態のウエハのウエハ断面図である。
【図４Ａ】図４Ａは上記従来技術で使用するメッキ装置の断面図である。
【図４Ｂ】図４Ｂは上記従来技術のメッキ時のウエハ上のメッキ電流密度の分布を示すウエハ上面図である。
【符号の説明】
【００７３】
１  ウエハ
２  ＢＰＳＧ膜
３  スクライブライン
４  第１層目配線膜
５  第１層目配電膜
６  ＳｉＮ絶縁膜
７  開口部
８  第２層目配線膜
９  第２層目配電膜
１２  第３層目配線膜
１３  パッド電極
１４  第３層目配電膜
１６  開口部
１７  開口部
１９  レジスト膜
２０  開口部
３０  配電膜
５０  半導体装置
Ｃ  中央部
Ｌ  左部
Ｒ  右部
Ｌ１  第１分割線
Ｌ２  第２分割線
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図１Ｉ】
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【図１Ｊ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４Ａ】
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【図４Ｂ】
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