(57)【要約】【課題】入力電圧の比較可能レベルを広げ、かつ比較レベルによる判定時間の変動、入力からみた出力に対する比較精度の変動を抑えられるコンパレータ回路の提供。【解決手段】第１差動増幅回路１１は、入力電圧Ｖin＋、Ｖin−の差に応じた電流を出力する。ソースフォロワ回路１８は、入力電圧Ｖin＋、Ｖin−を電圧ＳＶ＋、ＳＶ−にレベルシフトする。第２差動増幅回路１２は、その電圧ＳＶ＋、ＳＶ−の差に応じた電流を出力する。受け渡し回路１６は、入力電圧Ｖin＋、Ｖin−の動作コモン電位レベルに応じて第１差動増幅回路１と第２差動増幅回路２の動作を切り替える。電流電圧変換回路１５は、第１差動増幅回路１１の出力電流と第２差動増幅回路１２の出力電流とを加算し、その加算に応じた出力電圧Ｖout を出力する。【選択図】  図１
2007142709.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力信号対の差に応じた電流を出力する第１の差動増幅手段と、
前記第１の入力信号対の動作電圧をそれぞれ一定電圧シフトする一対の第１の電位シフト手段と、
該一対の第１の電位シフト手段によりそれぞれ一定電位シフトされた第２の入力信号対の差に応じた電流を出力する第２の差動増幅手段と、
前記第１の差動増幅手段の出力電流と前記第２の差動増幅手段の出力電流とを加算し、その加算に応じた信号を出力する出力手段と、
前記第１の入力信号対の動作コモン電位レベルに応じて前記第１の差動増幅手段と前記第２の差動増幅段が前記出力手段に対する寄与比率を制御する制御手段と、
を備えたことを特徴とするコンパレータ回路。
【請求項２】
前記第１の差動増幅手段と前記第２の差動増幅手段との切り替え動作時に、前記出力手段の誤動作を防止するために、その出力手段のバイアスを生成するバイアス生成手段をさらに備え、
前記バイアス生成手段は、前記第１の差動増幅手段の差動対に流れる電流を複製するとともに、前記第２の差動増幅手段の差動対に流れる電流を複製し、前記両差動増幅手段の両複製電流に基づき、前記バイアスを生成するようになっていることを特徴とする請求項１に記載のコンパレータ回路。
【請求項３】
第２の電位シフト手段と、第３の差動増幅手段とを、さらに備え、
前記第２の電位シフト手段は、前記第１の電位シフト手段でそれぞれ一定電圧シフトされた第１の入力信号対の電圧をさらに一定電圧シフトするようになっており、
前記第３の差動増幅手段は、前記一対の第２の電位シフト手段によりそれぞれ一定電位シフトされた第２の入力信号対の差に応じた電流を出力するようになっており、
前記出力手段は、前記第１の差動増幅手段の出力電流、前記第２の差動増幅手段の出力電流、および前記第３の差動増幅手段の出力電流を加算し、その加算に応じた信号を出力するようになっており、
前記制御手段は、前記第１の入力信号対の動作コモン電位レベルに応じて前記第１の差動増幅手段、前記第２の差動増幅手段、および前記第３の差動増幅手段が前記出力段に対する寄与比率を制御するようになっていることを特徴とする請求項１に記載のコンパレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はコンパレータ回路に関し、特にＰＷＭ(Pulse Width Modulation)回路における比較動作を行うコンパレータ回路に関するものである。
【背景技術】
【０００２】
入力動作範囲の広いコンパレータ回路として、入力電圧が接地電位から電源電圧までの範囲で動作可能なレール・ツー・レール型のコンパレータ回路が提案されている。（例えば、特許文献１参照）
図３は、レール・ツー・レール型コンパレータ回路の構成の一例である。
このコンパレータ回路は、Ｐ型差動入力回路１と、Ｎ型差動入力回路２と、電流電圧変換回路３とを備え、入力端子４、５に入力電圧Ｖin＋、Ｖin−を入力し、出力端子６から出力電圧がＶout を取り出すようになっている。
【０００３】
Ｐ型差動入力回路１は、定電流源として機能するＰＭＯＳトランジスタｐ３と、差動対を構成するＰＭＯＳトランジスタｐ１、ｐ２とから構成される。
ＰＭＯＳトランジスタｐ１は、そのゲートに入力電圧Ｖin＋が供給され、そのドレインが電流電圧変換回路３のノード３１に接続されている。ＰＭＯＳトランジスタｐ２は、そのゲートに入力電圧Ｖin−が供給され、そのドレインが電流電圧変換回路３のノード３２に接続されている。ＰＭＯＳトランジスタｐ３は、そのゲートにバイアス電圧ｐｂ１が供給され、そのソースに電源電圧ＶＤＤが供給され、かつそのドレインがＰＭＯＳトランジスタｐ１、ｐ２の各ソースが共通接続された共通接続部に接続されている。
【０００４】
Ｎ型差動入力回路２は、定電流源として機能するＮＭＯＳトランジスタｎ３と、差動対を構成するＮＭＯＳトランジスタｎ１、ｎ２とから構成される。
ＮＭＯＳトランジスタｎ１は、そのゲートに入力電圧Ｖin＋が供給され、そのドレインが電流電圧変換回路３のノード３３に接続されている。ＮＭＯＳトランジスタｎ２は、そのゲートに入力電圧Ｖin−が供給され、そのドレインが電流電圧変換回路３のノード３４に接続されている。ＮＭＯＳトランジスタｎ３は、そのゲートにバイアス電圧ｎｂ１が供給され、そのソースに接地電圧ＶＳＳが供給され、かつそのドレインがＮＭＯＳトランジスタｎ１、ｎ２の各ソースが共通接続された共通接続部に接続されている。
【０００５】
電流電圧変換回路３は、定電流源として機能するＮＭＯＳトランジスタｎ４〜ｎ７およびＰＭＯＳトランジスタｐ４、ｐ５と、電流を電圧に変換するとともに負荷として機能するＰＭＯＳトランジスタｐ６、ｐ７とから少なくとも構成され、Ｐ型差動入力回路１とＮ型差動入力回路２とからノード３１、３２、３３、３４に流れ込む電流に応じて、出力端子６に所定の出力電圧Ｖout を生成するようになっている。
【０００６】
ＰＭＯＳトランジスタｐ４、ｐ５は、その各ソースに電源電圧ＶＤＤが供給され、その各ゲート同士が接続され、そのゲートがノード３５に接続されている。ＰＭＯＳトランジスタｐ６、ｐ７は、その各ソースがそれぞれノード３３、３４に接続され、その各ゲートにバイアス電圧ｐｂ２が供給され、そのドレインがそれぞれノード３５、出力端子６に接続されている。
【０００７】
ＮＭＯＳトランジスタｎ４、ｎ５は、その各ゲートにバイアス電圧ｎｂ２が供給され、その各ソースに接地電圧ＶＳＳが供給され、その各ドレインはそれぞれノード３１、３２に接続されている。ＮＭＯＳトランジスタｎ６、ｎ７は、その各ゲートにバイアス電圧ｎｂ３が供給され、その各ソースはそれぞれノード３１、３２に接続され、その各ドレインはそれぞれノード３５と出力端子６に接続されている。
【０００８】
次に、このような構成からなる図３のコンパレータ回路の動作例について説明する。
まず、同相入力電圧がＮ型差動入力回路２の差動対ＮＭＯＳトランジスタｎ１、ｎ２の閾値よりも十分に低いときは、Ｎ型差動入力回路２のデバイスはＯＦＦ状態になり、電流を発生せず、Ｐ型差動入力回路１のＰＭＯＳトランジスタｐ１、ｐ２からその電位差に応じた電流がそれぞれノード３１、３２に向かって流れる。
【０００９】
このとき、入力電圧Ｖin＋が入力電圧Ｖin−よりも小さい場合には、ノード３１に流れ込む電流ＰＩ１が相対的に増加し、ノード３２に流れ込む電流ＰＩ２が相対的に減少するので、ノード３１の電位が上昇し、ノード３２の電位が低下する。その結果、電流電圧変換回路３のＮＭＯＳトランジスタｎ６に流れる電流は減少し、ＮＭＯＳトランジスタｎ７に流れる電流は増加するので、出力端子６の出力電圧Ｖout は「Ｌ」レベルになる。
【００１０】
一方、入力電圧Ｖin＋が入力電圧Ｖin−よりも大きい場合には、ノード３１に流れ込む電流ＰＩ１が相対的に減少し、ノード３２に流れ込む電流ＰＩ２が相対的に増加するので、ノード３１の電位が低下し、ノード３２の電位が上昇する。その結果、電流電圧変換回路３のＮＭＯＳトランジスタｎ６に流れる電流は増加し、ＮＭＯＳトランジスタｎ７に流れる電流は減少するので、出力端子６の出力電圧Ｖout は「Ｈ」レベルになる。
【００１１】
次に、同相入力電圧がＰ型差動入力回路１の差動対ＰＭＯＳトランジスタｐ１、ｐ２の閾値よりも十分に高いときは、Ｐ型差動入力回路１のデバイスはＯＦＦ状態になり、電流を発生せず、Ｎ型差動入力回路２のＮＭＯＳトランジスタｎ１、ｎ２からその電位差に応じた電流がそれぞれノード３３、３４から流れ込む。
このとき、入力電圧Ｖin＋が入力電圧Ｖin−よりも大きい場合には、ノード３３から流れ込む電流ＮＩ１が相対的に増加し、ノード３３から流れ込む電流ＮＩ２が相対的に減少するのでノード３３の電位が低下し、ノード３４の電位が上昇する。その結果、電流電圧変換回路３のＰＭＯＳトランジスタｐ６に流れる電流は減少し、ＮＭＯＳトランジスタｎ７に流れる電流は増加するので、出力端子６の出力電圧Ｖout は「Ｈ」レベルになる。
【００１２】
一方、入力電圧Ｖin＋が入力電圧Ｖin−よりも小さい場合には、ノード３３から流れ込むＮＩ１が相対的に減少し、ノード３４から流れ込むＮＩ２が相対的に増加するので、ノード３３の電位が上昇し、ノード３４の電位が低下する。その結果、電流電圧変換回路３のＰＭＯＳトランジスタｎ６に流れる電流は増加し、ＮＭＯＳトランジスタｎ７に流れる電流は減少するので、出力端子６の出力電圧Ｖout は「Ｌ」レベルになる。
【００１３】
さらに、Ｐ型差動入力回路１とＮ型差動入力回路２とが同時に働くような同相入力電圧時には、入力電圧Ｖin＋が入力電圧Ｖin−よりも大きい場合には出力電圧Ｖout は「Ｈ」レベルになり、入力電圧Ｖin＋が入力電圧Ｖin−よりも小さい場合には出力電圧Ｖout は「Ｌ」レベルになる。
【特許文献１】特開平６−８５５７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
従来のレール・ツー・レール型コンパレータ回路は、入力電圧範囲を接地電位付近から電源電圧付近まで広げることができる。しかし、同相入力電圧の値によって動作する入力の差動対がＰＭＯＳトランジスタまたはＮＭＯＳトランジスタであるので判定時間の変動幅が大きく、かつ、入力から出力までの回路構成も変化するために入力からみた出力に対する比較精度の変動幅も大きくなってしまう。
【００１５】
このため、上記のコンパレータ回路を、例えば図２に示すようなランプ波（鋸波）を入力電圧として比較動作を行うＰＷＭ(Pulse Width Modulation)回路に使用する場合には、全ての入力レンジに対して、判定時間の変動幅、比較精度の変動幅が小さく、一定であることが望まれる。
そこで、本発明の目的は、上記の点に鑑み、入力電圧の比較可能レベルを広げ、かつ比較レベルによる判定時間の変動、入力からみた出力に対する比較精度の変動を抑えることができるコンパレータ回路を提供することにある。
【課題を解決するための手段】
【００１６】
上記の課題を解決し本発明の目的を達成するために、本発明は以下のような構成からなる。
すなわち、請求項１に係る発明は、第１の入力信号対の差に応じた電流を出力する第１の差動増幅手段と、前記第１の入力信号対の動作電圧をそれぞれ一定電圧シフトする一対の第１の電位シフト手段と、該一対の第１の電位シフト手段によりそれぞれ一定電位シフトされた第２の入力信号対の差に応じた電流を出力する第２の差動増幅手段と、前記第１の差動増幅手段の出力電流と前記第２の差動増幅手段の出力電流とを加算し、その加算に応じた信号を出力する出力手段と、前記第１の入力信号対の動作コモン電位レベルに応じて前記第１の差動増幅手段と前記第２の差動増幅段が前記出力手段に対する寄与比率を制御する制御手段と、を備えている。
【００１７】
請求項２に係る発明は、請求項１に記載の発明において、前記第１の差動増幅手段と前記第２の差動増幅手段との切り替え動作時に、前記出力手段の誤動作を防止するために、その出力手段のバイアスを生成するバイアス生成手段をさらに備え、前記バイアス生成手段は、前記第１の差動増幅手段の差動対に流れる電流を複製するとともに、前記第２の差動増幅手段の差動対に流れる電流を複製し、前記両差動増幅手段の両複製電流に基づき、前記バイアスを生成するようになっている。
【００１８】
請求項３に係る発明は、請求項１に記載の発明において、第２の電位シフト手段と、第３の差動増幅手段とを、さらに備え、前記第２の電位シフト手段は、前記第１の電位シフト手段でそれぞれ一定電圧シフトされた第１の入力信号対の電圧をさらに一定電圧シフトするようになっており、前記第３の差動増幅手段は、前記一対の第２の電位シフト手段によりそれぞれ一定電位シフトされた第２の入力信号対の差に応じた電流を出力するようになっており、前記出力手段は、前記第１の差動増幅手段の出力電流、前記第２の差動増幅手段の出力電流、および前記第３の差動増幅手段の出力電流を加算し、その加算に応じた信号を出力するようになっており、前記制御手段は、前記第１の入力信号対の動作コモン電位レベルに応じて前記第１の差動増幅手段、前記第２の差動増幅手段、および前記第３の差動増幅手段が前記出力段に対する寄与比率を制御するようになっている。
【発明の効果】
【００１９】
このような構成からなる請求項１に係る発明では、入力信号対の動作コモン電位レベルに応じて第１の差動増幅手段と第２の差動増幅段が出力手段に対する寄与比率を制御するようにしたので、入力比較電圧レベルの範囲を広げられ、所定の電圧を発生する安定した比較動作が可能となる。
また、請求項１に係る発明では、差動増幅手段を構成するＭＯＳトランジスタの閾値に制限されずにコンパレータ回路としての入力レンジを広くすることができる。さらに、第１と第２の差動増幅手段の差動対の回路構成が同じにできるので、差動対選択によっても入力電圧の比較レベルによる判定時間の変動が少なく、かつ、入力からみた出力に対する比較精度の変動も少なくすることが可能になる。
また、請求項２に係る発明によれば、第１の差動増幅手段と第２の差動増幅段との動作の切り替え時のコンパレータ回路の誤動作を防ぐことが可能となる。
さらに、請求項３に係る発明によれば、２つ以上の差動増幅手段を有することが可能になる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を、図面を参照して説明する。
本発明のコンパレータ回路の実施形態の構成について、図１の回路図を参照して説明する。
この実施形態に係るコンパレータ回路は、図１に示すように、第１差動増幅回路１１と、第２差動増幅回路１２と、第３差動増幅回路１３と、第４差動増幅回路１４と、電流電圧変換回路１５と、受け渡し回路１６と、バイアス生成回路１７と、ソースフォロワ回路１８とを少なくとも備え、入力端子４、５に入力信号対である入力電圧Ｖin＋、Ｖin−を入力し、出力端子６から出力電圧がＶout を取り出すようになっている。
【００２１】
ここで、第１〜第４差動増幅回路１１〜１４は、第１〜第４の差動増幅手段にそれぞれ相当する。また、電流変換回路１５、受け渡し回路１６、バイアス生成回路１７、およびソースフォロワ回路１８は、出力手段、制御手段、バイアス生成手段、および電位シフト手段にそれぞれ対応する。
第１差動増幅回路１１は、定電流源として機能するＰＭＯＳトランジスタｐ１１と、差動対を構成するＰＭＯＳトランジスタｐ１、ｐ２と、入力電圧レベルに応じてその定電流源で生成された電流から第２差動増幅回路１２、第４差動増幅回路１４の電流源を動作するためのＰＭＯＳトランジスタｐ９とから少なくとも構成される。
【００２２】
ＰＭＯＳトランジスタｐ１、ｐ２は、その各ゲートに異なる入力電圧Ｖin＋、Ｖin−がそれぞれ供給され、その両入力電圧の電位差に応じた電流Ｉ１、Ｉ２を出力するようになっている。
さらに詳述すると、ＰＭＯＳトランジスタｐ１１は、そのゲートにバイアス電圧ｐｂ１が供給され、そのソースに電源電圧ＶＤＤが供給され、かつそのドレインがＰＭＯＳトランジスタｐ１、ｐ２、ｐ９の各ソースを共通接続した共通接続部に接続されている。
【００２３】
ＰＭＯＳトランジスタｐ１は、そのゲートに入力電圧Ｖin＋が供給され、そのドレインが電流電圧変換回路１５のノード１５１に接続されている。ＰＭＯＳトランジスタｐ２は、そのゲートに入力電圧Ｖin−が供給され、そのドレインが電流電圧変換回路１５のノード１５２に接続されている。
ＰＭＯＳトランジスタｐ９は、そのゲートにバイアス電圧ｐｂ２が供給され、そのドレインが後述する受け渡し回路１６のＮＭＯＳトランジスタｎ６のドレインおよびゲートに接続されている。
【００２４】
第２差動増幅回路１２は、定電流源として機能するＰＭＯＳトランジスタｐ１８と、差動対を構成するＰＭＯＳトランジスタｐ７、ｐ８とから少なくとも構成される。
ＰＭＯＳトランジスタｐ７、ｐ８は、その各ゲートにソースフォロワ１８からの異なる電圧ＳＶ＋、ＳＶ−がそれぞれ供給され、その両電圧の電位差に応じた所定値の電流Ｉ７、Ｉ８を出力するようになっている。
【００２５】
さらに詳述すると、ＰＭＯＳトランジスタｐ１８は、そのゲートに受け渡し回路１６で生成されたバイアス電圧ｐｂ３が供給され、そのソースに電源電圧ＶＤＤが供給され、かつ、そのドレインがＰＭＯＳトランジスタｐ７、ｐ８の各ソースが共通接続した共通接続部に接続されている。ＰＭＯＳトランジスタｐ７は、そのゲートに後述するソースフォロワー回路１８で生成される電圧ＳＶ＋が供給され、そのドレインが電流電圧変換回路１５のノード１５１に接続されている。ＰＭＯＳトランジスタｐ８は、そのゲートにソースフォロワー回路１８で生成される電圧ＳＶ−が供給され、そのドレインが電流電圧変換回路１５のノード１５２に接続されている。
【００２６】
ソースフォロワ回路１８は、定電流源として機能するＮＭＯＳトランジスタｎ３、ｎ４と、入力電圧Ｖin＋、Ｖin−に対して追従した出力電圧を生成するためのＮＭＯＳトランジスタｎ１、ｎ２と、そのＮＭＯＳトランジスタｎ１、ｎ２の負荷として作用するダイオード接続されたＰＭＯＳトランジスタｐ１３、ｐ１４とから少なくとも構成される。
そして、このソースフォロワ回路１８は、入力電圧Ｖin＋、Ｖin−を一定電位シフトさせ、このレベルシフトさせた入力電圧ＳＶ＋、ＳＶ−を第２差動増幅回路１２に出力するようになっている。
【００２７】
ＮＭＯＳトランジスタｎ１、ｎ２は、その各ゲートに異なる入力電圧Ｖin＋、Ｖin−がそれぞれ供給され、ＮＭＯＳトランジスタｎ３、ｎ４を電流源としてソースフォロワ回路を形成し、そのソースに入力電圧Ｖin＋、Ｖin−に追従した電圧ＳＶ＋、ＳＶ−を生成する。
さらに詳述すると、ＰＭＯＳトランジスタｐ１３、ｐ１４は、その各ソースに電源電圧ＶＤＤを供給し、そのそれぞれのゲート及びドレインをダイオード接続してＮＭＯＳトランジスタｎ１、ｎ２のドレインに接続されている。
【００２８】
ＮＭＯＳトランジスタｎ３は、そのゲートにバイアス電圧ｎｂ１が供給され、そのドレインはＮＭＯＳトランジスタｎ１のソースおよび受け渡し回路１６のＰＭＯＳトランジスタｐ２１のドレインに接続されている。ＮＭＯＳトランジスタｎ４は、そのゲートにバイアス電圧ｎｂ１が供給され、そのドレインはＮＭＯＳトランジスタｎ２のソースおよび受け渡し回路１６のＰＭＯＳトランジスタｐ２０のドレインに接続されている。
【００２９】
バイアス生成回路１７は、第３差動増幅回路１３と、第４差動増幅回路１４と、カレントミラー回路を構成するＮＭＯＳトランジスタｎ９とから少なくとも構成されている。
第３差動増幅回路１３は、第１差動増幅回路１１と対をなし、同様の動作を複製するようになっている。すなわち、第３動作増幅回路１３は、第１差動増幅回路１１と同じ入力電圧で動作し、第１差動増幅回路１１の出力電流を複製した電流を出力するようになっている。
【００３０】
第４差動増幅回路１４は、第２差動増幅回路１２と対をなし、同様の動作を複製するようになっている。すなわち、第４動作増幅回路１４は、第２差動増幅回路１２と同じ入力電圧で動作し、第２差動増幅回路１２の出力電流を複製した電流を出力するようになっている。
従って、このバイアス生成回路１７では、入力電圧Ｖin＋、Ｖin−に応じてＰＭＯＳトランジスタｐ３、ｐ４流れる電流Ｉ３、Ｉ４と、入力電圧ＳＶ＋、ＳＶ−に応じてＰＭＯＳトランジスタｐ５、ｐ６流れる電流Ｉ５、Ｉ６とを、ダイオード接続されるＮＭＯＳトランジスタｎ９で受けるようになっている。そして、そのＮＭＯＳトランジスタｎ９とカレントミラー回路を構成する、電流電圧変換回路１５のＮＭＯＳトランジスタｎ１０、ｎ１１のゲートに供給するバイアス電圧ｎｂ３を、ノード１５３に生成するようになっている。
【００３１】
第３差動増幅回路１３は、定電流源として機能するＰＭＯＳトランジスタｐ１２と、差動対を構成するＰＭＯＳトランジスタｐ３、ｐ４と、ＰＭＯＳトランジスタｐ９に対応するＰＭＯＳトランジスタｐ１０とから構成される。
さらに詳述すると、ＰＭＯＳトランジスタｐ１２は、そのゲートにバイアス電圧ｐｂ１が供給され、そのソースに電源電圧ＶＤＤが供給され、かつ、そのドレインがＰＭＯＳトランジスタｐ３、ｐ４、ｐ１０の各ソースが共通接続した共通接続部に接続されている。ＰＭＯＳトランジスタｐ３は、そのゲートに入力電圧Ｖin＋が供給され、そのドレインがＮＭＯＳトランジスタｎ９のドレインとゲートが接続されたノード１５３に接続されている。
【００３２】
ＰＭＯＳトランジスタｐ４は、そのゲートに入力電圧Ｖin＋が供給され、そのドレインがＮＭＯＳトランジスタｎ９のドレインとゲートが接続されたノード１５３に接続されている。ＰＭＯＳトランジスタｐ１０は、そのゲートにバイアス電圧ｐｂ２が供給され、そのドレインがダミー用のＮＭＯＳトランジスタｎ８のドレイン及びゲートに接続されている。
【００３３】
第４動作増幅回路１４は、定電流源として機能するＰＭＯＳトランジスタｐ１７と、差動対を構成するＰＭＯＳトランジスタｐ５、ｐ６とから構成される。
さらに詳述すると、ＰＭＯＳトランジスタｐ１７は、そのゲートに受け渡し回路１６で生成されたバイアス電圧ｐｂ３が供給され、そのソースに電源電圧ＶＤＤが供給され、かつ、そのドレインがＰＭＯＳトランジスタｐ５、ｐ６の各ソースが共通接続した共通接続部に接続されている。
【００３４】
ＰＭＯＳトランジスタｐ５は、そのゲートにソースフォロワ回路１８で生成された電圧ＳＶ＋が供給され、そのドレインがＮＭＯＳトランジスタｎ９のドレインとゲートが接続されたノード１５３に接続されている。ＰＭＯＳトランジスタｐ６は、そのゲートにソースフォロワ回路１８で生成された電圧ＳＶ−が供給され、そのドレインがＮＭＯＳトランジスタｎ９のドレインとゲートが接続されたノード１５３に接続されている。
【００３５】
ＮＭＯＳトランジスタｎ９は、差動増幅回路１３、１４の入力電圧に応じてＰＭＯＳトランジスタｐ３、ｐ４、ｐ５、ｐ６に流れる所定値の電流Ｉ３、Ｉ４、Ｉ５、Ｉ６を受けて、そのゲートとドレインが接続されるノード１５３に、電流電圧変換回路１５で必要なバイアス電圧ｎｂ３を生成している。
電流電圧変換回路１５は、定電流源として機能するＮＭＯＳトランジスタｎ１０〜ｎ１３と、電流を電圧に変換するとともに負荷として機能するＰＭＯＳトランジスタｐ２２、ｐ２３とから少なくとも構成され、第１差動増幅回路１１と第２差動増幅回路１２とからノード１５１、１５２にそれぞれ流れ込む電流に応じて、出力端子６に所定の出力電圧Ｖout を生成するようになっている。
【００３６】
すなわち、この電流電圧変換回路１５は、第１差動増幅回路１１の出力電流と第２差動増幅回路１２の出力電流とを加算し、その加算に応じた信号として出力電圧Ｖout を生成する。
さらに詳述すると、ＰＭＯＳトランジスタｐ２２、ｐ２３は、そのソースに電源電圧ＶＤＤが供給され、その各ゲート同士が接続され、またＰＭＯＳトランジスタｐ２２はゲートとドレインがダイオード接続されている。
【００３７】
ＮＭＯＳトランジスタｎ１２、ｎ１３のゲートにはバイアス電圧ｎｂ２が供給され、ＮＭＯＳトランジスタｎ１０、ｎ１１のゲートにはバイアス生成回路１７で生成されるバイアス電圧ｎｂ３が供給されている。ＮＭＯＳトランジスタｎ１２は、そのソースがノード１５１に接続され、そのドレインがＰＭＯＳトランジスタｐ２２のドレインとゲートの両方に接続されている。
【００３８】
ＮＭＯＳトランジスタｎ１３は、そのソースがノード１５２に接続され、そのドレインが出力端子６に接続されている。ＮＭＯＳトランジスタｎ１０は、そのドレインがノード１５１に接続されている。ＮＭＯＳトランジスタｎ１１は、そのドレインがノード１５２に接続されている。
受け渡し回路１６は、定電流源として機能するＮＭＯＳトランジスタｎ５と、第１カレントミラー回路を構成するＮＭＯＳトランジスタｎ６、ｎ７と、第２カレントミラー回路を構成するＰＭＯＳトランジスタｐ１５、ｐ１６と、第３カレントミラー回路を構成するｐ１９、ｐ２０、ｐ２１とから少なくとも構成される。
【００３９】
この受け渡し回路１６は、入力電圧Ｖin＋、Ｖin−の動作コモン電圧レベルに応じて、第１差動増幅回路１１と第２差動増幅回路１２が電流電圧変換回路１５に対する寄与比率を制御するようになっている。
すなわち、受け渡し回路１６は、第１差動増幅回路１１のＰＭＯＳトランジスタｐ９に接続されたＮＭＯＳトランジスタｎ６に対して流れ込む電流に応じて、ソースフォロワ回路１８に必要な電流源、および第２差動増幅回路１２、第４差動増幅回路１４に必要な電流の複製が行えるようにするためのバイアス電圧を作成するようになっている。
【００４０】
さらに詳述すると、ＮＭＯＳトランジスタｎ６は、ゲートとドレインが接続され、第１差動増幅回路１１のＰＭＯＳトランジスタｐ９から流れ込む電流を電流電圧変換してゲートが接続されているＮＭＯＳトランジスタｎ７に対し所定の電流を複製している。
ＰＭＯＳトランジスタｐ１５は、ＮＭＯＳトランジスタｎ７と接続され、そのゲートとドレインが接続することでＮＭＯＳトランジスタｎ７へと流れ出る電流を電流電圧変換してゲートが接続されているＰＭＯＳトランジスタｐ１６、第２差動増幅回路１２のＰＭＯＳトランジスタｐ１８、第４差動増幅回路１４のＰＭＯＳトランジスタｐ１７に対してバイアス電圧ｐｂ３を生成している。
【００４１】
ＮＭＯＳトランジスタｎ５は、そのゲートにバイアス電圧ｎｂ１が供給され、そのドレインはＰＭＯＳトランジスタｐ１６のドレインとＰＭＯＳトランジスタｐ１９のドレインとゲートが接続されたものがノード１６１で接続されている。
ＰＭＯＳトランジスタｐ１９は、そのソースに電源電圧ＶＤＤが供給され、ＰＭＯＳトランジスタｐ１６から流れ出る電流から定電流源として動作するＮＭＯＳトランジスタｎ５に流れる電流を差し引いた電流がこのＰＭＯＳトランジスタｎ１９に流れ、ドレインとゲートが接続されることで電流電圧変換を行い、ゲートが接続されたＰＭＯＳトランジスタｐ２０、ｐ２１に対して所定の電流の複製を行っている。
【００４２】
次に、このような構成からなる実施形態に係るコンパレータ回路の動作を図２を参照して説明する。
まず、時刻ｔ１、ｔ２において、入力電圧Ｖin＋、Ｖin−がバイアス電圧ｐｂ２に比べてかなり小さいという状況を仮定する。このときに、入力電圧Ｖin＋、Ｖin−がゲートに入力される第１差動増幅回路１１のＰＭＯＳトランジスタｐ１、ｐ２、および第３差動増幅回路１３のＰＭＯＳトランジスタｐ３、ｐ４は、その電位差に応じた電流が流れる。
【００４３】
また、入力電圧Ｖin＋、Ｖin−がバイアス電圧ｐｂ２に比べてかなり小さいという仮定により、ＰＭＯＳトランジスタｐ９、ｐ１０はゲート・ソース間電圧が閾値電圧を越えられず、それらはＯＦＦ状態になり、電流は流れ込まない。
ＰＭＯＳトランジスタｐ９に電流が流れ込まないので、受け渡し回路１６におけるＮＭＯＳトランジスタｎ６、ｎ７、ＰＭＯＳトランジスタｐ１５、ｐ１６、ｐ１７、ｐ１８もＯＦＦ状態になっている。
【００４４】
受け渡し回路１６におけるＰＭＯＳトランジスタｐ１９の電流は、定電流源として働くＮＭＯＳトランジスタｎ５を流れる電流からＰＭＯＳトランジスタｐ１６の電流を差し引いたものとなるが、ＰＭＯＳトランジスタｐ１６がＯＦＦ状態であるために電流源の電流がそのままＰＭＯＳトランジスタｐ１９から流れ出ることになる。
ＰＭＯＳトランジスタｐ２０、ｐ２１は、ＰＭＯＳトランジスタｐ１９とカレントミラーの関係にあるので、その２つのＰＭＯＳトランジスタｐ２０、ｐ２１からは電流がそれぞれ流れ出し、それは各々電流源として働いているソースフォロワ回路１８のＮＭＯＳトランジスタｎ３、ｎ４に流れ込む。
【００４５】
これによって，ＮＭＯＳトランジスタｎ３、ｎ４の各ドレインの電圧ＳＶ＋、ＳＶ−の電圧は電源電圧ＶＤＤに近い電圧となり、第２差動増幅回路１２及び第４差動増幅回路１４のＰＭＯＳトランジスタｐ５〜ｐ８のゲート・ソース間電圧が閾値電圧を越えられない。このため、その４つのデバイスはＯＦＦ状態になり、ＰＭＯＳトランジスタｐ５〜ｐ８の各電流は、ノード１５１、１５２およびＮＭＯＳトランジスタｎ９に向かって流れ出さない。
【００４６】
時刻ｔ１では、図２に示すように、入力電圧Ｖin＋が入力電圧Ｖin−に対して相対的に低い（小さい）。このため、ノード１５１に流れ込む電流Ｉ１が相対的に増加し、ノード１５２に流れ込む電流Ｉ２が相対的に減少するので、ノード１５１の電位が上昇し、ノード１５２の電位が低下する。その結果、電流電圧変換回路１５のＮＭＯＳトランジスタｎ１２に流れる電流は減少し、ＮＭＯＳトランジスタｎ１３に流れる電流は増加するので、出力端子６の出力電圧Ｖout は「Ｌ」レベルになる。
【００４７】
一方、時刻ｔ２では、図２に示すように、入力電圧Ｖin＋が入力電圧Ｖin−に対して相対的に高い（大きい）。このため、ノード１５１に流れ込む電流Ｉ１が相対的に減少し、ノード１５２に流れ込む電流Ｉ２が相対的に増加するので、ノード１５１の電位が低下し、ノード１５２の電位が上昇する。その結果、電流電圧変換回路１５のＮＭＯＳトランジスタｎ１２に流れる電流は増加し、ＮＭＯＳトランジスタｎ１３に流れる電流は減少するので、出力端子６の出力電圧Ｖout は「Ｈ」レベルになる。
【００４８】
次に、時刻ｔ１、ｔ２において、入力電圧Ｖin＋、Ｖin−がバイアス電圧ｐｂ２に比べてかなり大きいという状況を仮定する。第１差動増幅回路１１、第３差動増幅回路１３における電流源として働くＰＭＯＳトランジスタｐ１１、ｐ１２から流れ出た電流は、全てがＰＭＯＳトランジスタｐ９に電流が流れこみ、差動対はＯＦＦ状態となる。
ＰＭＯＳトランジスタｐ９に流れ込んだ電流によって、受け渡し回路１６におけるＮＭＯＳトランジスタｎ６、ｎ７、ＰＭＯＳトランジスタｐ１５、ｐ１６、ｐ１７、ｐ１８はカレントミラー回路として働き、第２差動増幅回路１２、第４差動増幅回路１４のＰＭＯＳトランジスタｐ１７、ｐ１８は電流源として働く。
【００４９】
受け渡し回路１６におけるＰＭＯＳトランジスタｐ１９の電流は、定電流源として働くＮＭＯＳトランジスタｎ５を流れる電流からＰＭＯＳトランジスタｐ１６の電流を差し引いたものである。このため、ＰＭＯＳトランジスタｐ１６は、カレントミラー回路としてＮＭＯＳトランジスタｎ５と同量の電流を流れ出すような構成であれば、ＰＭＯＳトランジスタｐ１９はＯＦＦ状態になる。
【００５０】
ＰＭＯＳトランジスタｐ１９はＯＦＦ状態であるので、ＰＭＯＳトランジスタｐ２０、ｐ２１からは電流が流れ出さず、ソースフォロワ回路１８の電圧ＳＶ＋、ＳＶ−の電圧は、入力電圧Ｖin＋、Ｖin−をＮＭＯＳトランジスタｎ１、ｎ２の閾値分押し下げられた電圧となっている。それによって、第２差動増幅回路１２及び第４差動増幅回路１４のＰＭＯＳトランジスタｐ５〜ｐ８は、各々の電位差に応じた電流をノード１５１、１５２、およびＮＭＯＳトランジスタｎ９に向けて出力する。
【００５１】
時刻ｔ１では、図２に示すように、入力電圧Ｖin＋が入力電圧Ｖin−に対して相対的に低い。このため、ノード１５１に流れ込む電流Ｉ７が相対的に増加し、ノード１５２に流れ込む電流Ｉ８が相対的に減少するので、ノード１５１の電位が上昇し、ノード１５２の電位が低下する。その結果、電流電圧変換回路１５のＮＭＯＳトランジスタｎ１２に流れる電流は減少し、ＮＭＯＳトランジスタｎ１３に流れる電流は増加するので、出力端子６の出力電圧Ｖout は「Ｌ」レベルになる。
【００５２】
一方、時刻ｔ２では、図２に示すように、入力電圧Ｖin＋が入力電圧Ｖin−に対して相対的に高い。このため、ノード１５１に流れ込む電流Ｉ７が相対的に減少し、ノード１５２に流れ込む電流Ｉ８が相対的に増加するので、ノード１５１の電位が低下し、ノード１５２の電位が上昇する。その結果、電流電圧変換回路１５のＮＭＯＳトランジスタｎ１２に流れる電流は増加し、ＮＭＯＳトランジスタｎ１３に流れる電流は減少するので、出力端子６の出力電圧Ｖout は「Ｈ」レベルになる。
【００５３】
以上のように、この実施形態では、入力電圧Ｖin＋、Ｖin−の大小によって受け渡し回路１６が、第１差動増幅回路１１と第２差動増幅回路１２の切り替え動作を行う。
ところが、第１差動増幅回路１１、第２差動増幅回路１２の切り替え時は、非常に短い時間ではあるが第１差動増幅回路１１の差動対に流れる電流が減り、第１差動増幅回路１１のＰＭＯＳトランジスタｐ９を流れる電流が増え、受け渡し回路１６の動作により、第２差動増幅回路１２の差動対に流れる電流が増えるという時間があり、第１差動増幅回路１１、第２差動増幅回路１２の両方の差動対から電流電圧変換回路１５に電流が流れ出るときがある。
【００５４】
このときに、電流電圧変換回路１５に流れ出る各電流の和は、受け渡し回路１６におけるカレントミラーをするＭＯＳトランジスタの各ゲート電圧のバイアス状態に依存してしまい、短い切り替え時の間で若干変動する。
それに対して、電流電圧変換回路１５のＮＭＯＳトランジスタｎ１０、ｎ１１のゲートに一定のバイアス電圧を常時与えてしまうと、コンパレータ回路として誤動作を引き起こす恐れがある。
【００５５】
そのために、ＮＭＯＳトランジスタｎ１０、ｎ１１は、各々のゲートの電圧に対してバイアス生成回路１７を用意して第１差動増幅回路１１、第２差動増幅回路１２の複製としての第３差動増幅回路１３、第４差動増幅回路１４から流れ出た電流を用いてＮＭＯＳトランジスタｎ９のダイオード接続によって生成したバイアス電圧ｎｂ３を与えるようにしている。
【００５６】
それによって、切り替え時に起こる第１差動増幅回路１１、第２差動増幅回路１２の差動対から流れ出る電流の和の変動に応じた電流源として動作させることで、コンパレータ回路としての比較誤動作を防ぎ、安定した動作を可能にしている。
以上のように、この実施形態によれば、入力電圧の比較レベルの高低で、第１差動増幅回路１１、第２差動増幅回路１２を受け渡し回路１６を用いて切り替えて動作をさせることで、差動増幅回路のＭＯＳトランジスタの閾値値に制限されずにコンパレータ回路としての入力レンジを広くとることを可能にしている。
【００５７】
また、この実施形態では、差動増幅回路１１、差動増幅回路１２が同じ構成からなり、これらを切り替えて動作しているので、入力電圧の比較レベルによる判定時間の変動が少なく、入力からみた出力に対する比較精度の変動も少なくでき、広い入力レンジで安定して動作させることを可能になっている。
さらに、この実施形態では、差動対の複製電流からバイアス電圧を生成するためのバイアス生成回路１７の働きによって比較誤動作を防ぎ、安定した動作を可能にしている。
【００５８】
なお、上記の実施形態では、第１差動増幅回路１１、第２差動増幅回路１２、第３差動増幅回路１３、第４差動増幅回路１４をＰＭＯＳトランジスタで構成したが、これに代えてＮＭＯＳトランジスタで構成することが可能である。そのときには、電流電圧変換回路１５の構成をそれに合わせて変更すればよい。
また、上記の実施形態では，ＭＯＳトランジスタで全てを構成したが、バイポーラなどのデバイスを用いても構成することが可能である。
【００５９】
さらに、上記の実施形態では、第１差動増幅回路１１、第２差動増幅回路１２の２つの差動増幅回路で構成したが、電源電圧ＶＤＤ、必要となる入力レンジに応じて２つ以上の複数の差動増幅回路で構成することも可能である。
例えば、３個の差動増幅回路で構成するときには、適宜のバイアス電圧ｐｂ３を設け、ソースフォロワ回路１８で押し下げられた電圧ＳＶ＋、ＳＶ−をさらに押し下げる為のソースフォロワ回路を各々設け、第２、４差動増幅回路にバイアス電圧ｐｂ３を受ける為のＰＭＯＳトランジスタを第１、３差動増幅回路でのＭＯＳトランジスタｐ９、ｐ１０と同様の働きをさせる為に各々追加し、３個目の差動対を２対追加する、３個目の差動対のための受け渡し回路を追加する、等の構成を合わせて変更すればよい。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１実施形態の構成を示す回路図である。
【図２】第１実施形態の動作例を示す各部の波形図である。
【図３】従来回路の構成を示す回路図である。
【符号の説明】
【００６１】
１１  第１差動増幅回路
１２  第２差動増幅回路
１３  第３差動増幅回路
１４  第４差動増幅回路
１５  電流電圧変換回路
１６  受け渡し回路
１７  バイアス生成回路
１８  ソースフォロワ回路
【図１】
2007142709.tif 000003
【図２】
2007142709.tif 000004
【図３】
2007142709.tif 000005