(57)【要約】【課題】バイアホールの形成が困難な材料の半導体基板を用いてもモノリシック化が容易なモノリシックマイクロ波集積回路を提供すること。【解決手段】半導体基板と、この半導体基板の一方の面に形成される導体と、この導体の形成された面と同じ面に形成された接地導体とを有し、前記導体と前記接地導体により高周波回路を構成することを特徴とするモノリシックマイクロ波集積回路。【選択図】図１
2007201080.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、この半導体基板の一方の面に形成される導体と、この導体の形成された面と同じ面に形成された接地導体とを有し、前記導体と前記接地導体により高周波回路を構成することを特徴とするモノリシックマイクロ波集積回路。
【請求項２】
半導体基板の一方の面に形成された入力導体及び出力導体と、この入力導体に接続された電力分配部と、前記出力導体に接続された電力合成部と、前記電力分配部及び前記電力合成部の間に設けられた一対の３端子増幅素子と、接地導体とを有するモノリシックマイクロ波集積回路であって、
前記接地導体は、前記半導体基板の前記入力導体及び出力導体の形成されている面に形成されてなることを特徴とするモノリシックマイクロ波集積回路。
【請求項３】
半導体基板と、この半導体基板の一方の面に形成される接地導体と、
この接地導体の形成された面に形成された入力導体と、
前記接地導体の形成された面に形成され、前記入力導体に入力端を接続され分岐された分岐部導体と、
前記接地導体の形成された面に形成され、前記分岐部導体の第１，第２の出力端に各々ソース端子を接続された第１,第２の３端子増幅素子と、
前記接地導体の形成された面に形成され、前記第１，第２の３端子増幅素子のドレイン端子に第１，第２の分岐入力端を接続された合成部導体と、
前記接地導体の形成された面に形成され、前記合成導体の出力端に接続された出力導体と、
を具備することを特徴とするモノリシックマイクロ波集積回路。
【請求項４】
前記分岐部導体と前記接地導体により構成された線路のインピーダンスは、前記入力導体と前記接地導体により構成された線路のインピーダンスより高いことを特徴とする請求項３記載のモノリシックマイクロ波集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モノリシックマイクロ波集積回路の構造に関する。
【背景技術】
【０００２】
従来、モノリシックマイクロ波集積回路（ＭＭＩＣ）としては、マイクロ波ストリップ線路を用いた構造のものが多い。このような構造のＭＭＩＣを製造する場合、表面に設けられた例えば電界効果トランジスタ（ＦＥＴ）のソース電極を、裏面に設けられた接地導体に接続する必要があり、通常半導体基板に穴（バイアホール）を開けて、この部分で接続する（例えば特許文献１参照）。しかし、このバイアホールを設けることは、製造工程が増加しまた、特にシリコンカーバイト（ＳｉＣ）など硬い材料を基板に用いる場合、バイアホールの形成が困難となり、モノリシック化自体が難しくなるという問題があった。
【０００３】
図２（ａ）（ｂ）に、従来のＭＭＩＣの構成の一例を示す。図示するように、半導体基板２１の裏面には、接地導体２２を設ける。この接地導体２２は、表面に設けられるＦＥＴのソース電極２３Ｓと半導体基板２１に設けられたバイアホール２４を介して接続される。図２（ａ）において、半導体基板２１上には、高周波（ＲＦ）線路の上部導体２５、ＲＦ電力分配導体２６、ＦＥＴのゲート電極２３Ｇ、ドレイン電極２３Ｄが形成され、ゲート電極２３ＧはＲＦ電力分配導体２６の出力端に接続され、ドレイン電極２３Ｄは電力合成導体２７の入力端に接続され、ＲＦ電力分配導体２６とＲＦ電力合成器２７には各々終端抵抗が接続されている。ＲＦ電力分配導体２６で等分配された高周波電力はそれぞれのＦＥＴのゲート電極２３Ｇに供給され、それぞれのＦＥＴで増幅されたＲＦ電力は各々のドレイン電極２３Ｄから出力され、ＲＦ電力合成導体２７で合成され、同一の半導体基板上で分配、増幅、合成の機能を有している。しかし、上述のようにソース電極２３Ｓは半導体基板に設けられたバイアホール２４を介して接地導体２２に接続する必要があり、製造が困難であった。
【０００４】
なお、半導体基板の一面のみにしかも、ストリップ線路の両側でなく片側のみに接地導体を設けるコプレナ型線路は知られている（例えば特許文献２参照）。
【特許文献１】特開平３−５２２３９号公報
【特許文献２】特開平９−２７５１４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記のような従来のモノリシックマイクロ波集積回路の問題点にかんがみてなされたもので、バイアホールの形成が困難な材料の半導体基板を用いてもモノリシック化が容易なモノリシックマイクロ波集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の請求項１によれば、半導体基板と、この半導体基板の一方の面に形成される導体と、この導体の形成された面と同じ面に形成された接地導体とを有し、前記導体と前記接地導体により高周波回路を構成することを特徴とするモノリシックマイクロ波集積回路を提供する。
【０００７】
本発明の請求項２によれば、半導体基板の一方の面に形成された入力導体及び出力導体と、この入力導体に接続された電力分配部と、前記出力導体に接続された電力合成部と、前記電力分配部及び前記電力合成部の間に設けられた一対の３端子増幅素子と、接地導体とを有するモノリシックマイクロ波集積回路であって、前記接地導体は、前記半導体基板の前記入力導体及び出力導体の形成されている面に形成されてなることを特徴とするモノリシックマイクロ波集積回路を提供する。
【０００８】
本発明の請求項３によれば、半導体基板と、この半導体基板の一方の面に形成される接地導体と、この接地導体の形成された面に形成された入力導体と、前記接地導体の形成された面に形成され、前記入力導体に入力端を接続され分岐された分岐部導体と、前記接地導体の形成された面に形成され、前記分岐部導体の第１，第２の出力端に各々ソース端子を接続された第１,第２の３端子増幅素子と、前記接地導体の形成された面に形成され、前記第１，第２の３端子増幅素子のドレイン端子に第１，第２の分岐入力端を接続された合成部導体と、前記接地導体の形成された面に形成され、前記合成導体の出力端に接続された出力導体と、を具備することを特徴とするモノリシックマイクロ波集積回路を提供する。
【発明の効果】
【０００９】
本発明によれば、バイアホールの形成が困難な材料の半導体基板を用いてもモノリシック化が容易なモノリシックマイクロ波集積回路が得られる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について図面を用いて説明する。図１に本発明一実施形態の全体構成例を示す。このモノリシックマイクロ波集積回路１０は、２個の並列に設けられた電界効果トランジスタ（ＦＥＴ）と、このＦＥＴに入力を分岐する電力分配部と、この電力分配部により分配された出力を上記ＦＥＴにより増幅された出力を合成する電力合成部を有する構成となっている。そして構造的には、半導体基板１１と、この基板の一方の面に上下対称にパターン形成された各種の導体などから成る。
【００１１】
半導体基板１１上には入力導体１２が設けられ、この入力導体１２の一端には上下方向に分岐されコの字形状を有する分岐部導体１３ａ，１３ｂが接続され、この分岐部導体１３ａ，１３ｂの出力分岐端１４ａ，１４ｂにはＦＥＴのゲート電極１５ａＧ，１５ｂＧが接続される。１５ａＳ，１５ｂＳはＦＥＴ１５ａ，１５ｂのソース電極であり、ＦＥＴ１５ａ，１５ｂのドレイン電極１５ａＤ，１５ｂＤには、電力合成部を構成する合成部導体１６ａ，１６ｂの入力分岐端１７ａ，１７ｂが接続されている。合成部導体１６ａ，１６ｂはコの字形状をしておりその出力合成端１８ａ，１８ｂは出力導体１９に接続されている。
【００１２】
上記入力導体１２、分岐部導体１３ａ，１３ｂ、合成部導体１６ａ，１６ｂ、出力導体１９の外側の半導体基板１１上には、これらの導体から所定の距離を置いて接地導体２０ａ，２０ｂが形成されている。電力分岐部と、電力合成部には、各々終端抵抗２１ａ，２１ｂが接続されている。これらの導体の幅や、これらの導体と接地導体２０ａ，２０ｂとの間隔はインピーダンスその他の観点に基づいて適宜、調整される。
【００１３】
入力導体１２と接地導体２０ａ，２０ｂにより入力部の線路が構成され、分岐部導体１３ａ，１３ｂと接地導体２０ａ，２０ｂにより電力分岐部が構成され、合成部導体１６ａ，１６ｂと接地導体２０ａ，２０ｂにより電力合成部が構成され、出力導体１９と接地導体２０ａ，２０ｂにより出力部の線路が構成されている。すなわち、これらの導体と接地導体は、いわゆる非対称のコプレナ型線路の構造を有している。
【００１４】
入力部に入力された高周波信号は電力分岐部にて２分岐され、分岐された信号は各々ＦＥＴ１５ａ，１５ｂのゲート電極１５ａＧ，１５ｂＧに入力され、これらのＦＥＴ１５ａ，１５ｂにて増幅された後、ドレイン電極１５ａＤ，１５ｂＤから出力される。その後、これらのＦＥＴで増幅された信号は、電力合成部にて電力合成され出力部に送られ、外部に出力される。
【００１５】
本発明のこの実施形態において、入力部のインピーダンスは通常５０Ωであるが、電力分岐部において、導体が分岐されており、各々の線路におけるインピーダンスは７０．７５Ω程度となり、上記入力部のインピーダンスより高くなり、それが並列接続されることになるので、インピーダンス整合の観点からは好ましい。同様に、電力合成部の各線路におけるインピーダンスは７０．７５Ω程度となり、出力部のインピーダンスは５０Ωであるからこの部分においてもインピーダンス整合は良好である。
【００１６】
以上述べたように、上記実施形態のＭＭＩＣではバイアホールを形成する必要がないので、半導体基板にシリコンカーバイトなどの硬い材料を用いる場合でも容易にモノリシック化が可能となる。
【００１７】
近年、ＦＥＴ部の能動領域に窒化ガリウムなどの材料を用いた半導体は、基板にシリコンカーバイトなどの硬い材料を使用することが多く、窒化ガリウムを使用したモノリシックマイクロ波集積回路の実現が容易となる。
【００１８】
なお上記実施形態では、半導体基板上にＦＥＴを形成したＭＭＩＣについて説明した。しかし本発明はＦＥＴだけに限られず、ＨＥＭＴ、ＨＦＥＴ、ＨＢＴなどその他の３端子増幅素子を構成するＭＭＩＣに同様に適用することが可能である。
【００１９】
本発明は上記実施形態に限定されるものではなく、本発明の技術思想の範囲内で種々変形して実施可能である。
【図面の簡単な説明】
【００２０】
【図１】本発明一実施形態によるＭＭＩＣの全体の構成を示す図。
【図２】従来のＭＭＩＣの構成例を示す図。
【符号の説明】
【００２１】
１１，２１・・・半導体基板、
１２・・・入力導体、
１３ａ，１３ｂ・・・分岐部導体、
１４ａ，１４ｂ・・・出力分岐端、
１５ａ，１５ｂ・・・電界効果トランジスタ（ＦＥＴ）、
１５ａＳ，１５ｂＳ，２３Ｓ・・・ソース電極、
１５ａＧ，１５ｂＧ，２３Ｇ・・ゲート電極、
１５ａＤ，１５ｂＤ，２３Ｄ・・・ドレイン電極、
２１ａ，２１ｂ・・・終端抵抗、
１６ａ，１６ｂ・・・合成部導体、
１７ａ，１７ｂ・・・入力分岐端、
１８ａ，１８ｂ・・・出力合成端、
１９・・・出力導体、
２０ａ，２０ｂ，２２・・・接地導体、
２４・・・バイアホール、
２５・・・上部電極、
２６・・・ＲＦ電力分配導体、
２７・・・ＲＦ電力合成導体。
【図１】
2007201080.tif 000003
【図２】
2007201080.tif 000004