(57)【要約】【課題】  バリアメタル層によるビットライン抵抗値の増加および静電容量値の増加を防止することが可能な半導体素子のビットライン形成方法の提供。【解決手段】  所定の構造物が形成された半導体基板の上部に第１層間絶縁膜を形成した後、コンタクトホールを形成する段階と、前記コンタクトホールの内部に第１導電層を形成する段階と、前記第１導電層を所定の深さエッチングした後、バリアメタル層を形成して前記コンタクトホールを埋め込む段階と、全体構造上に第２層間絶縁膜を形成する段階と、前記バリアメタル層が露出されるように前記第２層間絶縁膜をエッチングした後、第２導電層を埋め込む段階とを含む、半導体素子のビットライン形成方法を提供する。【選択図】    図２
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【特許請求の範囲】
【請求項１】
所定の構造物が形成された半導体基板の上部に第１層間絶縁膜を形成した後、コンタクトホールを形成する段階と、
前記コンタクトホールの内部に第１導電層を形成する段階と、
前記第１導電層を所定の深さエッチングした後、バリアメタル層を形成して前記コンタクトホールを埋め込む段階と、
全体構造上に第２層間絶縁膜を形成する段階と、
前記バリアメタル層が露出されるように前記第２層間絶縁膜をエッチングした後、第２導電層を埋め込む段階とを含むことを特徴とする、半導体素子のビットライン形成方法。
【請求項２】
前記第１導電層はポリシリコンで形成することを特徴とする、請求項１に記載の半導体素子のビットライン形成方法。
【請求項３】
前記所定の深さは１００Å〜５０００Åであることを特徴とする、請求項１に記載の半導体素子のビットライン形成方法。
【請求項４】
前記バリアメタル層はチタニウム（Ｔｉ）またはチタニウムナイトライド（ＴｉＮ）で形成することを特徴とする、請求項１に記載の半導体素子のビットライン形成方法。
【請求項５】
前記コンタクトホールを埋め込んだ後、化学的機械的研磨工程を行って平坦化する段階をさらに含むことを特徴とする、請求項１に記載の半導体素子のビットライン形成方法。
【請求項６】
前記第２層間絶縁膜のエッチング幅を前記バリアメタル層の幅より所定の幅大きくしてミスアラインを防止することを特徴とする、請求項１に記載の半導体素子のビットライン形成方法。
【請求項７】
前記第２導電層はタングステン（Ｗ）、アルミニウム（Ａｌ）および銅（Ｃｕ）のいずれか一つで形成することを特徴とする、請求項１に記載の半導体素子のビットライン形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子のビットライン形成方法に係り、特に、バリアメタル層によるビットライン抵抗の増加を防止することが可能な半導体素子のビットライン形成方法に関する。
【背景技術】
【０００２】
以下、半導体素子の小型化による従来のビットライン形成方法の問題点と素子内のカップリングキャパシタによるＲＣ遅延(Delay)問題について簡略に説明する。
【０００３】
ゲートおよび接合領域を含んだ所定の下部構造物が形成された半導体基板の上部に第１層間絶縁膜を蒸着する。前記第１層間絶縁膜の所定の領域をエッチングして接合領域を同時に露出させるコンタクトホールを形成した後、前記コンタクトホール内にポリシリコン膜を埋め込ませてコンタクトプラグを形成する。
【０００４】
コンタクトプラグが形成された第１層間絶縁膜の上部に、例えばＢＰＳＧ(Boron Phosphorous Silicate Glass)からなる第２層間絶縁膜を蒸着する。第２層間絶縁膜をエッチングしてコンタクトプラグを露出させるコンタクトホール、すなわちビットラインコンタクトを形成する。ビットラインコンタクトおよび第２層間絶縁膜の上部にＴｉ／ＴｉＮ成分のバリアメタルを蒸着する。前記Ｔｉ（チタニウム）／ＴｉＮ（チタニウムナイトライド）成分のバリアメタルの上部に、ビットラインコンタクトを埋め込むようにタングステン膜を蒸着することにより、タングステンビットラインを形成する。
【０００５】
前述したような従来の半導体素子のビットライン形成方法は、最近、半導体素子の小型化に伴ってメモリセルの回路線幅が段々微細化するにつれて、抵抗の高いバリアメタルが第２層間絶縁膜の側壁にも蒸着されるため、低い抵抗を要求する微細素子の製造に適用する場合、ビットラインの抵抗が急激に増加するという問題が発生する。
【０００６】
また、１００ナノ以下の半導体素子では、下部素子のパターンサイズが減少し、これによりビットラインのパターン間のスペースも益々減少してカップリングキャパシタによるＲＣ遅延問題が台頭している。
【０００７】
一例として、フラッシュメモリ素子において第１ビットラインに隣接したカップリングキャパシタンスを発生させ得る金属膜は、まず、下部のワードラインと、隣接した第２および第３ビットラインと、上部の金属配線などがある。ワードラインと前記第１ビットラインとは第１層間絶縁膜によって分離されているが、これらの間に第１相互キャパシタンスが存在する。また、前記第１ビットラインに隣接した第２及び第３ビットラインの間も第２層間絶縁膜によって電気的に分離されているが、これらの間にも第２相互キャパシタンスが存在する。また、前記第１ビットラインと上部の金属配線との間も第３層間絶縁膜によって電気的に分離されているが、これらの間にも第３相互キャパシタンスが存在する。
【０００８】
このようなカップリングキャパシタンスは、ビットラインパターンの厚さと隣接したビットライン間の間隔が重要な要素である。すなわち、ビットラインギャップを減らすためには、ビットラインの厚さは減少させ、隣接したビットライン間の間隔は広めることが有利であるが、ビットラインの厚さとビットライン間の間隔をあまり減らすと、ビットラインの抵抗が増加するという問題が発生するため、２種の要素を考慮して最適の条件を探さなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、コンタクトホールに埋め込まれた第１導電層を所定の深さエッチングし、バリアメタル層を形成した後、バリアメタルの上部にビットラインを形成し、微細線幅でビットライン間の層間絶縁膜の厚さを維持することにより、バリアメタル層によるビットライン抵抗値の増加および静電容量値の増加を防止することが可能な半導体素子のビットライン形成方法を提供することにある。
【００１０】
また、本発明の他の目的は、コンタクトとビットラインを同時に形成して工程の単純化を図り、メタルパターニングに伴われるドライエッチングによるプラズマ劣化を防止してセルの信頼性を向上させることが可能な半導体素子のビットライン形成方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の一実施例に係る半導体素子のビットライン形成方法は、所定の構造物が形成された半導体基板の上部に第１層間絶縁膜を形成した後、コンタクトホールを形成する段階と、前記コンタクトホールの内部に第１導電層を形成する段階と、前記第１導電層を所定の深さエッチングした後、バリアメタル層を形成して前記コンタクトホールを埋め込む段階と、全体構造上に第２層間絶縁膜を形成する段階と、前記バリアメタル層が露出されるように前記第２層間絶縁膜をエッチングした後、第２導電層を埋め込む段階とを含む。前記第１導電層はポリシリコンで形成する。
【００１２】
前記所定の深さは１００Å〜５０００Åである。前記バリアメタル層は、チタニウム（Ｔｉ）またはチタニウムナイトライド（ＴｉＮ）で形成する。前記コンタクトホールを埋め込んだ後、化学的機械的研磨工程を行って平坦化する段階をさらに含む。
【００１３】
前記第２層間絶縁膜のエッチング幅を前記バリアメタル層の幅より所定の幅大きくしてミスアラインを防止する。前記第２導電層は、タングステン（Ｗ）、アルミニウム（Ａｌ）および銅（Ｃｕ）のいずれか一つで形成する。前記第２層間絶縁膜の幅は、第２導電層の幅より所定の幅大きくする。
【００１４】
本発明は、ＮＡＮＤフラッシュ素子の製造にのみ限定されるのではなく、ダマシン工程(damascene process)を採用するＤＲＡＭ(Dynamic Random Access Memory)とＳＲＡＭ(Static Random Access Memory)だけでなく、微細伝導体回路線を実現するその他の素子製造技術に適用することができるが、ＮＡＮＤフラッシュ素子を一例として説明する。
【発明の効果】
【００１５】
上述した本発明によれば、コンタクトホールに埋め込まれた第１導電層を所定の深さエッチングし、バリアメタル層を形成した後、バリアメタルの上部にビットラインを形成し、微細線幅でビットライン間の層間絶縁膜の厚さを維持することにより、バリアメタル層によるビットライン抵抗値の増加および静電容量値の増加を防止することができる。したがって、ページバッファから印加されたバイアスを選択されたメモリ素子にまで安定的に伝達することができるため、時間差(Timing difference)によるプログラム妨害(Program Disturbance)を防止することができる。
【００１６】
また、本発明は、既存のダマシン工程をそのまま維持したまま行われるので、コンタクトビットラインを同時に形成することができて工程の単純化を図ることができ、メタルパターニングに伴われるドライエッチングによるプラズマ劣化を防止してセルの信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下に添付図面を参照して本発明の好適な実施例を詳細に説明する。
【００１８】
図１及び図２は、本発明の一実施例に係る半導体素子のビットライン形成工程を順次示す図である。
【００１９】
図１（ａ）を参照すると、半導体基板１００にＳＴＩ(Shallow Trench Isolation)工程によって素子分離膜を形成してアクティブ領域とフィールド領域を画定する。アクティブ領域の半導体基板１００上に、ゲート両側面に形成した酸化膜スペーサを含んだゲートパターン１０２を形成する。不純物イオン注入工程を行って接合領域（ソース／ドレイン領域）１０４を形成する。
【００２０】
所定の構造物が形成された半導体基板１００の全体構造上に第１層間絶縁膜１０６を形成した後、第１層間絶縁膜１０６の所定の領域をエッチングして、前記接合領域１０４の一部を露出させるコンタクトホールを形成する。コンタクトホールの内部に第１導電層１０８を埋め込んでコンタクトプラグを形成する。第１導電層１０８は、タングステンＷまたはアルミニウムＡｌなどの金属物質で形成することができるが、微細なコンタクトに適したポリシリコンで形成することが好ましい。
【００２１】
図１（ｂ）を参照すると、第１導電層１０８に対するエッチング選択比の高い物質で全面エッチング(Etch-back)して第１導電層１０８を１００Å〜５０００Åの深さにエッチングする。
【００２２】
図１（ｃ）を参照すると、コンタクトホールが完全に埋め込まれるように全体構造上にバリアメタル層１１０を形成した後、化学的機械的研磨工程を行って平坦化する。バリアメタル層１１０は、チタニウム（Ｔｉ）又はチタニウムナイトライド（ＴｉＮ）で形成することが好ましい。バリアメタル層１１０を含んだ全体構造上に第２層間絶縁膜１１２を形成する。
【００２３】
前述した図１（ｂ）および図１（ｃ）は、ＮＭＯＳとセルドレイン領域のコンタクトプラグを形成するときの工程順序を示す。ＰＭＯＳとセルソース領域のビットラインコンタクトプラグを形成するときは、工程順序を変更して、コンタクトホールを形成した後、第１導電層１０８の蒸着前にバリアメタル層１１０を蒸着する。
【００２４】
図２（ａ）を参照すると、全体構造上に感光膜１１４を形成した後、感光膜１１４の所定の領域をエッチングする。エッチングされた感光膜１１４をマスクとして第２層間絶縁膜１１２をエッチングしてバリアメタル層１１０を露出させる。この際、感光膜１１４および第２層間絶縁膜１１２のエッチング幅をバリアメタル層１１０の幅より所定の幅大きくすることにより、工程の際にミスアラインが発生しないようにする。
【００２５】
図２（ｂ）を参照すると、感光膜１１４を除去した後、バリアメタル層１１０と接触するように第２導電層１１６を埋め込んで形成する。第２導電層１１６は、タングステン（Ｗ）、アルミニウム（Ａｌ）および銅（Ｃｕ）のいずれか一つで形成することが好ましい。
【００２６】
前述したように、本発明は、バリアメタル層をコンタクトホール内に形成するので、メモリセルの回路線幅が微細に行われても、低静電容量値と低抵抗値を実現することができる。
【００２７】
また、本発明は、既存のダマシン工程をそのまま維持したまま行われるので、コンタクトとビットラインを同時に形成することができて工程の単純化を図ることができ、メタルパターニングに伴われるドライエッチングによるプラズマ劣化を防止してセルの信頼性を向上させることができる。
【００２８】
本発明は、図示した実施例を参考として説明したが、これの実施例は例示的なものに過ぎず、当該技術分野における通常の知識を有する者であれば、これらから各種変形例および均等な他の実施例に想到し得ることを理解するであろう。
【００２９】
したがって、本発明の真正な技術的保護範囲は、特許請求の範囲の技術的思想によって定められるべきである。
【産業上の利用可能性】
【００３０】
本発明の活用例として、半導体素子のビットライン形成方法に適用出来、特に、バリアメタル層によるビットライン抵抗の増加を防止することが可能な半導体素子のビットライン形成方法に適用出来る。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施例に係る半導体素子のビットライン形成工程を順次示す図である。
【図２】本発明の一実施例に係る半導体素子のビットライン形成工程を順次示す図である。
【符号の説明】
【００３２】
１００…半導体基板
１０２…ゲートパターン
１０４…接合領域
１０６…第１層間絶縁膜
１０８…第１導電層
１１０…バリアメタル層
１１２…第２層間絶縁膜
１１４…感光膜
１１６…第２導電層
【図１】
2007019501.tif 000003
【図２】
2007019501.tif 000004