(57)【要約】【課題】連続する同一値のビットデータを簡単な回路構成で短時間に転送可能な簡易なデータ転送回路を提供する。【解決手段】ｍビット毎に分割された送信データＳＤが送信バッファ１１に保持され、一致検出部１３で同一ビットの連続データか否かが判定される。前データの転送が終了すると、タイミング制御部１７からのタイミング信号ＴＳで送信バッファ１１の送信データＳＤがシフトレジスタ１２に格納され、一致検出部１３の一致信号ＥＱがＦＦ１４から選択信号ＳＬとしてセレクタ１５に与えられる。送信データＳＤが同一ビットの連続データの時はセレクタ１５でクロック信号ＣＫが選択され、連続データでない時はクロック信号ＣＫを１／ｎに分周した信号が選択され、送信クロックＳＣとしてシフトレジスタ１２に与えられる。従って、連続する同一ビットのデータの転送時間が１／ｎとなる。【選択図】図１
2007201802.tif 000002
【特許請求の範囲】
【請求項１】
送信側回路から受信側回路へクロック信号に同期してデータをシリアルに転送するデータ転送回路であって、
前記送信側回路は、
前記転送するデータをｍ（但し、ｍは２以上の整数）ビット毎の分割データに分割し、該分割データが同一ビットの連続か否かを判定する一致検出手段と、
前記一致検出手段によって前記分割データが同一ビットの連続であると判定されたときに、該分割データを同一ビットの連続でないときのクロック速度のｎ（但し、ｎは２以上の整数）倍の速度のクロック信号に同期して転送する転送手段とを、
備えたことを特徴とするデータ転送回路。
【請求項２】
送信側回路から受信側回路へクロック信号に同期してデータをシリアルに転送するデータ転送回路であって、
前記送信側回路は、
前記転送するデータをｍ（但し、ｍは２以上の整数）ビット毎の分割データに分割し、該分割データが同一ビットの連続か否かを判定する一致検出手段と、
前記一致検出手段の判定結果の信号を前記受信側回路へ伝送する伝送手段と、
前記一致検出手段によって前記分割データが同一ビットの連続でないと判定されたときには該分割データの各ビットを前記クロック信号に同期して前記受信側回路へ転送し、前記分割データが同一ビットの連続であると判定されたときには該分割データの１ビットだけを前記クロック信号に同期して転送する転送手段とを備え、
前記受信側回路は、
前記送信側回路から前記分割データが同一ビットの連続でない旨の前記判定結果の信号が与えられたときは該送信側回路から転送されてくる前記分割データを前記クロック信号のタイミングに従って受信し、前記分割データが同一ビットの連続である旨の前記判定結果の信号が与えられたときは前記送信側回路から転送されてくる１ビットのデータをｍビットの同一ビットの分割データと見なして受信する受信手段を備えたことを特徴とするデータ転送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期シリアル通信におけるデータ転送回路に関するものである。
【背景技術】
【０００２】
【特許文献１】特開２００４−２４２０５４号公報
【０００３】
シリアル通信を用いて画像データを伝送する画像データ伝送装置では、伝送時間を短縮するために、同じデータパターンが連続する長さ（ランレングス）を符号化して伝送データ量を削減する圧縮符号が用いられ、ＭＨ符号化方式、ＭＭＲ符号化方式、ＪＰＥＧ符号化方式等が規格化されている。通常、これらの符号化処理は、プロセッサ等を使用してランレングスをカウントし、これに対応する符号を割り当てる方式で行われるので、符号化及び復号化に多くの処理時間を必要としていた。上記特許文献１には、プロセッサによる処理時間を短縮するために、画像データを複数の固定長データに分割し、分割した各固定長データを複数の参照パターンと比較して、その比較結果に基づいてランレングス符号化を行うハードウエア化された画像データ伝送装置が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記特許文献１の画像データ伝送装置では、各種の符号化方式に対応してプロセッサ等の処理時間を短縮することはできるが、ハードウエアの規模が大きくなるという課題があった。
【０００５】
本発明は、連続する同一値のビットデータを短時間に転送することができる簡易な回路構成のデータ転送回路を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明は、送信側回路から受信側回路へクロック信号に同期してデータをシリアルに転送するデータ転送回路において、前記送信側回路は、前記転送するデータをｍ（但し、ｍは２以上の整数）ビット毎の分割データに分割し、該分割データが同一ビットの連続か否かを判定する一致検出手段と、前記一致検出手段によって前記分割データが同一ビットの連続であると判定されたときに、該分割データを同一ビットの連続でないときのクロック速度のｎ（但し、ｎは２以上の整数）倍の速度のクロック信号に同期して転送する転送手段とを備えたことを特徴としている。
【発明の効果】
【０００７】
本発明では、ｍビットの分割データが同一ビットの連続である場合に、通常のｎ倍の速度のクロック信号で転送するようにしている。これにより、簡易な回路構成で、連続する同一値のビットデータを短時間に転送することができるという効果がある。
【発明を実施するための最良の形態】
【０００８】
送信側回路に、転送するデータをｍビット毎の分割データに分割して同一ビットの連続か否かを判定する一致検出手段と、この一致検出手段の判定結果の信号を受信側回路へ伝送する伝送手段と、分割データが同一ビットの連続でないと判定されたときにはその分割データの各ビットをクロック信号に同期して受信側回路へ転送し、分割データが同一ビットの連続であると判定されたときにはこの分割データの１ビットだけをクロック信号に同期して転送する転送手段とを設ける。一方、受信側回路には、送信側回路から分割データが同一ビットの連続でない旨の判定結果の信号が与えられたときは、転送されてくる分割データをクロック信号のタイミングに従って受信し、分割データが同一ビットの連続である旨の判定結果の信号が与えられたときは、転送されてくる１ビットのデータをｍビットの同一ビットの分割データと見なして受信する受信手段を設ける。これにより、同一ビットが連続するときの転送時間を更に短縮することができる。
【０００９】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１０】
図１は、本発明の実施例１を示すデータ転送回路の構成図である。
このデータ転送回路は、データを送信するマスタ側の送信回路１０と、受信するスレーブ側の受信回路２０とで構成されている。
【００１１】
送信回路１０は、図示しないマスタ側のプロセッサ等から並列に与えられるｍビット（但し、ｍは２以上の整数で、ここでは８ビットとする）の送信データＳＤを制御信号ＬＤに従って保持する送信バッファ１１を有している。送信バッファ１１の出力側には、シフトレジスタ１２と一致検出部１３が接続されている。シフトレジスタ１２は、送信データＳＤと同じビット数の並列入力・直列出力型のシフトレジスタで、タイミング信号ＴＳによって送信バッファ１１に保持された送信データＳＤを並列に入力し、送信クロックＳＣに従って１ビットずつシフトして転送データＴＤとして受信回路２０へ出力するものである。一致検出部１３は、送信バッファ１１に保持された送信データＳＤの各ビットが同じ値（“０”または“１”）であるか否かを検出するものである。この一致検出部１３は、排他的論理和ゲート等で構成され、全ビットが“０”または“１”のときに“１”の一致信号ＥＱを出力し、それ以外のときには“０”の一致信号ＥＱを出力するものである。
【００１２】
一致検出部１３の出力側には、フリップフロップ（以下、「ＦＦ」という）１４が接続されている。ＦＦ１４は、タイミング信号ＴＳによって一致信号ＥＱを保持し、選択信号ＳＬとして出力するものである。選択信号ＳＬは、セレクタ（ＳＥＬ）１５に与えられるようになっている。
【００１３】
セレクタ１５は、第１と第２の入力端子を備え、第１の入力端子にはデータ転送用のクロック信号ＣＫが与えられ、第２の入力端子にはこのクロック信号ＣＫが分周器１６で１／ｎ（但し、ｎは２以上の整数で、ここでは２とする）に分周されて与えられている。セレクタ１５は、選択信号ＳＬが“１”の時に第１の入力端子に与えられるクロック信号ＣＫを選択し、この選択信号ＳＬが“０”の時には第２の入力端子に与えられる分周されたクロック信号を選択して、送信クロックＳＣとして出力するものである。
【００１４】
送信クロックＳＣは、前述のシフトレジスタ１２の他、タイミング制御部１７と受信回路２０に与えられるようになっている。タイミング制御部１７は、送信クロックＳＣに基づいてタイミング信号ＴＳを生成し、シフトレジスタ１２、ＦＦ１４及びマスタ側のプロセッサ等へ与えるものである。
【００１５】
一方、受信回路２０は、直列入力・並列出力型のシフトレジスタ２１を有し、このシフトレジスタ２１の入力側に、送信回路１０から転送データＴＤが与えられるようになっている。また、シフトレジスタ２１のクロック端子には、送信回路１０からの送信クロックＳＣがインバータ２２で反転されて与えられている。更に、シフトレジスタ２１の出力側には、このシフトレジスタ２１と同じビット数の受信バッファ２３が接続されている。受信バッファ２３は、タイミング制御部２４によって送信クロックＳＣに基づいて生成されたタイミング信号ＴＲに従って、シフトレジスタ２１に保持された転送データＴＤを取り込み、図示しないスレーブ側のプロセッサ等へ、受信データＲＤとして並列に出力するものである。
【００１６】
図２は、図１の動作を示す信号波形図である。以下、この図２を参照しつつ、図１の動作を説明する。
【００１７】
図２の時刻ｔ０において、全ビットが“０”または“１”ではない送信データＳＤ０がシフトレジスタ１２に保持され、送信クロックＳＣに同期して受信回路２０へ転送データＴＤとしてシリアルに転送されているとする。この時、図示しないマスタ側のプロセッサ等から、次の送信データＳＤ１が出力されている。但し、この送信データＳＤ１は全ビットが“０”または“１”ではない通常のデータであるとする。
【００１８】
時刻ｔ１において、マスタ側のプロセッサ等から制御信号ＬＤが与えられる。これにより、受信バッファ１１に送信データＳＤ１が保持され、シフトレジスタ１２と一致検出部１３の入力側に与えられる。送信データＳＤ１は、全ビットが“０”または“１”ではない通常のデータであるので、一致検出部１３から出力される一致信号ＥＱは、“０”である。シフトレジスタ１２では、送信クロックＳＣに同期して、転送データＴＤの出力が継続される。
【００１９】
時刻ｔ２において、シフトレジスタ１２から送信データＳＤ０の出力が完了すると、タイミング制御部１７によってタイミング信号ＴＳが出力される。これにより、受信バッファ１１から出力されている送信データＳＤ１がシフトレジスタ１２に保持されると共に、一致検出部１３から出力されている一致信号ＥＱ（“０”）がＦＦ１４に保持されて選択信号ＳＬとしてセレクタ１５に与えられる。選択信号ＳＬは“０”であるので、セレクタ１５では、分周器１６で１／２に分周されたクロック信号ＣＫが選択されて送信クロックＳＣとして出力される。シフトレジスタ１２では、送信データＳＤ１が１／２に分周されたクロック信号ＣＫに同期して１ビットずつシフトされ、転送データＴＤとして出力される。
【００２０】
時刻ｔ３において、マスタ側のプロセッサ等から次の送信データＳＤ２が出力される。ここでは、送信データＳＤ２の全ビットが“０”であるとする。
【００２１】
時刻ｔ４において、マスタ側のプロセッサ等から制御信号ＬＤが与えられ、受信バッファ１１に送信データＳＤ２が保持され、シフトレジスタ１２と一致検出部１３の入力側に与えられる。送信データＳＤ２は、全ビットが“０”の連続データであるので、一致検出部１３から出力される一致信号ＥＱは、“１”となる。
【００２２】
時刻ｔ５において、シフトレジスタ１２から送信データＳＤ１の全ビットの出力が完了すると、タイミング制御部１７によってタイミング信号ＴＳが出力される。これにより、受信バッファ１１から出力されている送信データＳＤ２がシフトレジスタ１２に保持されると共に、一致検出部１３から出力されている一致信号ＥＱ（“１”）がＦＦ１４に保持されて選択信号ＳＬとしてセレクタ１５に与えられる。選択信号ＳＬは“１”となるので、セレクタ１５では、クロック信号ＣＫが選択されて送信クロックＳＣとして出力される。シフトレジスタ１２では、送信データＳＤ２がクロック信号ＣＫに同期して１ビットずつシフトされ、転送データＴＤとして出力される。
【００２３】
時刻ｔ６において、マスタ側のプロセッサ等から次の送信データＳＤ３が出力される。  時刻ｔ７において、マスタ側のプロセッサ等から制御信号ＬＤが与えられ、受信バッファ１１に送信データＳＤ３が保持され、シフトレジスタ１２と一致検出部１３の入力側に与えられる。送信データＳＤ３が、全ビットが“０”または“１”でない通常のデータであれば、一致検出部１３から出力される一致信号ＥＱは、“０”となる。
【００２４】
時刻ｔ８において、シフトレジスタ１２から送信データＳＤ２の全ビットの出力が完了し、タイミング制御部１７からタイミング信号ＴＳが出力されと、受信バッファ１１の送信データＳＤ３がシフトレジスタ１２に保持されると共に、一致検出部１３から出力されている一致信号ＥＱがＦＦ１４に保持されて選択信号ＳＬとしてセレクタ１５に与えられる。選択信号ＳＬは“０”であるので、セレクタ１５では、送信データＳＤ３が１／２に分周されたクロック信号ＣＫに同期して、転送データＴＤとして出力される。
【００２５】
一方、受信回路２０には、送信回路１０から送信クロックＳＣに同期して転送データＴＤが与えられ、シフトレジスタ２１に逐次シフトして蓄積される。そして、８ビットの転送データＴＤ毎にタイミング制御部２４からタイミング信号ＴＲが出力され、シフトレジスタ２１に蓄積された転送データＴＤが受信バッファ２３に保持されて受信データＲＤとして並列に出力される。
【００２６】
以上のように、この実施例１のデータ転送回路は、送信データＳＤを８ビット毎に同じビットの連続であるか否かを検出する一致検出部１３を有し、同じビットの連続の場合に、通常のｎ倍（本例では２倍）の送信クロックＳＣで転送するようにしている。これにより、連続する同一ビットの転送時間を短縮することができるという利点がある。
【実施例２】
【００２７】
図３は、本発明の実施例２を示すデータ転送回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００２８】
このデータ転送回路は、スレーブ側からマスタ側へデータを転送するもので、図１においてマスタ側に設けられていた送信回路１０に代えてスレーブ側に送信回路１０Ａを設け、スレーブ側に設けられていた受信回路２０に代えてマスタ側に受信回路２０Ａを設けている。
【００２９】
このデータ転送回路では、図１において送信回路１０中に設けられていたセレクタ１５と分周器１６を削除して送信回路１０Ａとし、代わりに図１中の受信回路２０にセレクタ２５と分周器２６を設けて受信回路２０Ａを構成している。
【００３０】
セレクタ２５は、受信回路２０Ａ側のクロック信号ＣＫ、またはこのクロック信号ＣＫを分周器２６によって１／ｎに分周されたクロック信号を、送信回路１０Ａ側から与えられる選択信号ＳＬに従って選択して送信クロックＳＣとして出力するものである。その他の構成は、図１と同様である。
【００３１】
また、このデータ転送回路の動作は、送信クロックＳＣが受信回路２０Ａから出力されること以外は、図１の動作と同じである。
従って、この実施例２のデータ転送回路は、実施例１と同様の利点がある。
【実施例３】
【００３２】
図４は、本発明の実施例３を示すデータ転送回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３３】
このデータ転送回路は、送信回路１０Ｂと受信回路２０Ｂとで構成され、送信回路１０Ｂは、並列に与えられる送信データＳＤを制御信号ＬＤに従って保持する送信バッファ１１を有し、この送信バッファ１１の出力側には、シフトレジスタ１２と一致検出部１３が接続されている。シフトレジスタ１２は、タイミング信号ＴＳによって送信バッファ１１に保持された送信データＳＤを並列に入力し、クロック信号ＣＫに従って１ビットずつシフトして転送データＴＤとして受信回路２０Ｂへ出力するものである。一致検出部１３は、送信バッファ１１に保持された送信データＳＤの各ビットが同じ値であるか否かを検出し、全ビットが“０”または“１”のときに“１”、それ以外のときには“０”の一致信号ＥＱを出力するものである。一致検出部１３の出力側には、タイミング信号ＴＳによって一致信号ＥＱを保持して選択信号ＳＬとして出力するＦＦ１４が接続されている。選択信号ＳＬは、タイミング制御部１８と受信回路Ｂに与えられるようになっている。タイミング制御部１８は、選択信号ＳＬとクロック信号ＣＫに基づいてタイミング信号ＴＳを生成し、シフトレジスタ１２、ＦＦ１４及びプロセッサ等へ与えるものである。
【００３４】
一方、受信回路２０Ｂは、送信回路１０Ｂから転送データＴＤが与えられるシフトレジスタ２１を有し、このシフトレジスタ２１のクロック端子には、送信回路１０Ｂと同じクロック信号ＣＫがインバータ２２で反転されて与えられている。シフトレジスタ２１の並列出力側は、セレクタ２７の第１入力側に接続されている。セレクタ２７の第２入力側には、送信回路１０Ｂからの転送データＴＤが共通に与えられるようになっている。セレクタ２７は、送信回路１０Ｂから与えられる選択信号ＳＬが“０”の時に第１入力側を選択し、この選択信号ＳＬが“１”の時には第２入力側を選択するもので、このセレクタ２７の出力側に受信バッファ２３が接続されている。受信バッファ２３は、タイミング制御部２８によって選択信号ＳＬとクロック信号ＣＫに基づいて生成されたタイミング信号ＴＲに従い、セレクタ２７で選択された転送データＴＤを取り込んで、図示しないプロセッサ等へ受信データＲＤとして並列に出力するものである。
【００３５】
図５は、図４の動作を示す信号波形図である。以下、この図５を参照しつつ、図４の動作を説明する。
【００３６】
図５の時刻Ｔ１において、送信データＳＤ０の最後のビットの転送が終了すると、受信回路２０Ｂのタイミング制御部２８からタイミング信号ＴＲが出力され、シフトレジスタ２１に保持された転送データＴＤがセレクタ２７を介して受信バッファ２３に取り込まれ、受信データＲＤとして出力される。
【００３７】
一方、送信回路１０Ｂでは、タイミング制御部１８からタイミング信号ＴＳが出力され、送信バッファ１１に保持されている送信データＳＤ１がシフトレジスタ１２に取り込まれると共に、一致検出部１３から出力されている一致信号ＥＱがＦＦ１４に取り込まれ、選択信号ＳＬとして出力される。この時、送信データＳＤ１は全ビットが“０”または“１”ではない通常のデータであるので、選択信号ＳＬは“０”である。シフトレジスタ１２に取り込まれた送信データＳＤ１は、クロック信号ＣＫに同期して受信回路２０Ｂへ転送データＴＤとしてシリアルに転送される。
【００３８】
タイミング制御部１８からのタイミング信号ＴＳを受けて、時刻Ｔ２において、送信側のプロセッサ等から次の送信データＳＤ２が送信バッファ１１に格納される。送信データＳＤ２が、全ビットが“０”の連続データであると、一致検出部１３から出力される一致信号ＥＱは、“１”となる。但し、ＦＦ１４から出力される選択信号ＳＬは、この時点では変化しない。
【００３９】
時刻Ｔ３において、送信データＳＤ１の最後のビットの転送が終了すると、受信回路２０Ｂのタイミング制御部２８からタイミング信号ＴＲが出力され、シフトレジスタ２１に保持された転送データＴＤがセレクタ２７を介して受信バッファ２３に取り込まれ、受信データＲＤとして出力される。
【００４０】
一方、送信回路１０Ｂでは、タイミング制御部１８からタイミング信号ＴＳが出力され、送信バッファ１１に保持されている送信データＳＤ２がシフトレジスタ１２に取り込まれると共に、一致検出部１３から出力されている一致信号ＥＱがＦＦ１４に取り込まれる。これにより、タイミング制御部１８，２８とセレクタ２７に与えられる選択信号ＳＬは“１”に変化し、セレクタ２７では第２入力側が選択され、送信データＳＤ２の第１ビットが並列に受信バッファ２３に与えられる。
【００４１】
タイミング制御部１８からのタイミング信号ＴＳを受けて、時刻Ｔ４において、送信側のプロセッサ等から次の送信データＳＤ３が送信バッファ１１に格納される。送信データＳＤ３が、“０”と“１”の混在した通常のデータであると、一致検出部１３から出力される一致信号ＥＱは、“０”となる。但し、ＦＦ１４から出力される選択信号ＳＬは、この時点では変化しない。
【００４２】
時刻Ｔ５において、タイミング制御部２８からタイミング信号ＴＲが出力され、セレクタ２７で選択されている送信データＳＤ２の第１ビットが受信バッファ２３に取り込まれ、受信データＲＤとして出力される。
【００４３】
一方、送信回路１０Ｂでは、タイミング制御部１８からタイミング信号ＴＳが出力され、送信バッファ１１に保持されている送信データＳＤ３がシフトレジスタ１２に取り込まれると共に、一致検出部１３から出力されている一致信号ＥＱがＦＦ１４に取り込まれる。これにより、タイミング制御部１８，２８とセレクタ２７に与えられる選択信号ＳＬは“０”に変化する。セレクタ２７では第１入力側が選択され、クロック信号ＣＫに同期してシフトレジスタ２１に順次シフトして保持された送信データＳＤ３が、受信バッファ２３に与えられる。
【００４４】
以上のように、この実施例３のデータ転送回路は、送信回路１０Ｂ側に送信データＳＤを８ビット毎に同じビットの連続であるか否かを検出する一致検出部１３を設けると共に、受信回路２０Ｂ側には、同じビットの連続の場合に、転送データＴＤの第１ビットを受信データＲＤとして選択するセレクタ２７を設けている。これにより、連続する同一ビットを１クロックで転送することができ、転送時間を更に短縮することができるという利点がある。
【００４５】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）  図２及び図５に示したタイミングは、動作の概念を示すための一例であり、これに限定するものではない。
（２）  図４のデータ転送回路では、送信回路１０Ｂ側をマスタと想定して受信回路２０Ｂにクロック信号ＣＫを供給するようにしているが、受信回路２０Ｂ側をマスタとして送信回路１０Ｂにクロック信号ＣＫを供給するようにしても良い。
（３）  図４のデータ転送回路では、送信回路１０Ｂの一致検出部１３で検出された一致信号ＥＱに基づいてタイミング信号ＴＳを生成しているが、受信回路２０Ｂにも受信データＲＤが同一ビットの連続データであるか否かを検出する一致検出部を設け、その一致検出部の検出結果の信号を送信回路１０Ｂにフィードバックさせてタイミング信号ＴＳを生成するようにしても良い。これにより、タイミングの設定は若干複雑になるが、受信回路２０Ｂ側での受信状態を確実に判断することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施例１を示すデータ転送回路の構成図である。
【図２】図１の動作を示す信号波形図である。
【図３】本発明の実施例２を示すデータ転送回路の構成図である。
【図４】本発明の実施例３を示すデータ転送回路の構成図である。
【図５】図４の動作を示す信号波形図である。
【符号の説明】
【００４７】
１０，１０Ａ，１０Ｂ    送信回路
１１    送信バッファ
１２，２１    シフトレジスタ
１３    一致検出部
１４    ＦＦ（フリップフロップ）
１５，２５，２７    セレクタ
１６，２６    分周器
１７，１８，２４，２８    タイミング制御部
２０，２０Ａ，２０Ｂ    受信回路
２３    受信バッファ
【図１】
2007201802.tif 000003
【図２】
2007201802.tif 000004
【図３】
2007201802.tif 000005
【図４】
2007201802.tif 000006
【図５】
2007201802.tif 000007