(57)【要約】【課題】  シリコン膜の擬似単結晶化で発生した凝集に起因する表示装置の歩留まり低下を低減した表示装置の製造方法を提供する。【解決手段】  第１の状態の半導体膜にレーザを照射して細長い結晶粒を有する第２の状態の半導体膜に改質する半導体膜改質工程と、  前記半導体膜改質工程において発生した前記半導体膜の凝集を検出する凝集検出工程と、  前記凝集の位置が、所定の領域内に存在する場合は不良と判定し、前記所定の領域外に存在する場合は良品と判定する不良判定工程とを含むことを特徴とする表示装置の製造方法。【選択図】  図１４
2007095726.tif 000002
【特許請求の範囲】
【請求項１】
第１の状態の半導体膜にレーザを照射して細長い結晶粒を有する第２の状態の半導体膜に改質する半導体膜改質工程と、
前記半導体膜改質工程において発生した前記半導体膜の凝集を検出する凝集検出工程と、
前記凝集の位置が、所定の領域内に存在する場合は不良と判定し、前記所定の領域外に存在する場合は良品と判定する不良判定工程とを含むことを特徴とする表示装置の製造方法。
【請求項２】
前記所定の領域は、前記第２の状態の前記半導体膜をパターニングする際に、前記第２の状態の前記半導体膜が残る領域を含むことを特徴とする請求項１に記載の表示装置の製造方法。
【請求項３】
前記所定の領域は、前記第２の状態の前記半導体膜を用いた薄膜トランジスタが形成される領域を含むことを特徴とする請求項１または２に記載の表示装置の製造方法。
【請求項４】
前記所定の領域は、前記第２の状態の前記半導体膜を用いた薄膜トランジスタのチャネル領域が形成される領域を含むことを特徴とする請求項１から３の何れかに記載の表示装置の製造方法。
【請求項５】
前記所定の領域は、前記第２の状態の前記半導体膜を用いた薄膜トランジスタのソース領域またはドレイン領域のうち、コンタクトホールが形成される領域を含むことを特徴とする請求項１から４の何れかに記載の表示装置の製造方法。
【請求項６】
前記所定の領域は、前記第２の状態の前記半導体膜を用いた容量が形成される領域を含むことを特徴とする請求項１から５の何れかに記載の表示装置の製造方法。
【請求項７】
前記所定の領域は、１または複数のホトマスクのデータに基づいて計算されることを特徴とする請求項１から６の何れかに記載の表示装置の製造方法。
【請求項８】
前記凝集検出工程は、前記半導体膜を透過する光量で前記凝集の存在を検出するものであることを特徴とする請求項１から７の何れかに記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体膜を有する表示装置の歩留まり低下を防止した表示装置の製造方法に関する。本発明は、特に、連続発振レーザによるシリコン膜の擬似単結晶化において発生する凝集に起因する不良によって歩留まりが低下する可能性のある表示装置の製造方法に関する。
【背景技術】
【０００２】
液晶表示パネルや有機ＥＬパネル等の所謂フラット型表示装置では、当該パネルを構成する基板上に表示領域の画素回路に加えて駆動回路を含むより多くの周辺回路を作りこむために、高性能な低温ポリシリコン薄膜トランジスタ（ｐｏｌｙ-ＳｉＴＦT（ＬＴＰＳ‐ＴＦＴ））の開発が行われている。高性能な低温ポリシリコン薄膜トランジスタの製造にはシリコン膜の結晶性の改善が重要であり、従来のエキシマレーザアニール（ＥＬＡ）を用いた結晶化に比べ、さらに大粒径化（擬似単結晶化）する手法が検討されている。
【０００３】
結晶性改善の手法の一つに、基板面上にＣＶＤ等で成膜したシリコン膜に連続発振の固体レーザ等を照射して、特定の方向に選択的に結晶を成長させ擬似単結晶化する方法（以下、ＳＥＬＡＸと称する）などがある。ＳＥＬＡＸと称する選択的擬似単結晶化方法については、特許文献１、特許文献２に開示されている。
【特許文献１】特開２００２−２２２９５９号公報
【特許文献２】特開２００３−１２４１３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＥＬＡＸは、従来のパルスレーザ照射に比べシリコン（Ｓｉ）膜の溶融時間を長くなるため、溶融したＳｉが部分的に集まる“凝集”という現象が発生して基板面の所要領域における面内一様なシリコン膜が得られない場合がある。この凝集は、ある領域のシリコン膜が集まって、部分的にシリコン膜が有る部分と無い部分とが存在する現象である。その原因となるものとしては、シリコン膜中の異物やキズ、ＣＶＤ膜質、下地の表面凹凸などが考えられている。
【０００５】
このようなＳｉ膜の凝集が存在する領域を活性層（薄膜トランジスタのチャネル領域等）に用いて薄膜トランジスタ等のアクティブ素子を形成した場合は、当該アクティブ素子の動作に不具合が生じ、パネルそのものが不良品となり、歩留まりの低下を招く。
【０００６】
従来、このような凝集の有無検査は、投光機による目視、もしくは顕微鏡を用いた観察が採用されていた。そのため、固体レーザの照射領域を全て検査するためには相当な時間が必要であり、実質は全数検査できない状況であった。
【０００７】
また、発生した凝集の位置が有効領域（ＴＦＴ配置位置など）以外であった場合、次工程のホト・エッチング工程で除去されるため、不良にはならない。しかしながら、凝集発生の有無のみで良品と不良品を選別する方法では、本来は不良とすべきでない有効領域の外に存在する凝集があっても、これを不良品として判定するため、歩留まり低下の原因となる。
【０００８】
本発明の目的は、連続発振レーザによるシリコン膜の擬似単結晶化で発生した凝集に起因する表示装置の歩留まり低下を低減した表示装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的は、凝集の位置が、所定の領域（例えばアクティブ素子の形成領域や容量の形成領域）内に存在する場合は不良と判定し、所定の領域外に存在する場合は良品と判定することで達成される。
【００１０】
本発明では、ＳＥＬＡＸによる結晶化と同時に所定領域内の凝集の存在、不存在を判定して不良品、良品の選別を行う。凝集発生個所には、凝集によるポリシリコン膜の欠如が見られることから、パネルの背面等からの透過光を用いて透過率の違いをカメラや光センサ等を用いてイメージ化し、凝集の存在、不存在を判別するか、もしくは反射率の違いをカメラや光センサ等を用いてイメージを取得し、画像認識で凝集の有無を判別する、などの方法が考えられる。
【００１１】
上記の方法による凝集の有無を判定すると同時に、凝集が存在する箇所の座標を記録する。固体レーザの走査座標と検出機構（カメラ、光センサ等）の位置関係から凝集発生座標を記録できるようにする。
【００１２】
一方、パネルを構成する基板上の周辺回路を作り込む有効領域を規定するホトリソグラフィー・プロセスに用いるホトマスクのマップデータをテーブルとして作成しておく。そして、記録した凝集発生座標とマスクデータとを照らし合わせ、ポリシリコン膜の有効領域内に凝集が存在する場合のみ不良品として選別する。周辺回路に限定されず、画素回路に適用しても構わない。また、アクティブ素子の形成領域に限定されず、容量形成領域に適用しても構わない。また、両者の組み合わせでも構わない。
【００１３】
本発明の具体的な構成を列記すると、例えば、次のようになる。すなわち、
（１）第１の状態の半導体膜にレーザを照射して細長い結晶粒を有する第２の状態の半導体膜に改質する半導体膜改質工程と、
前記半導体膜改質工程において発生した前記半導体膜の凝集を検出する凝集検出工程と、
前記凝集の位置が、所定の領域内に存在する場合は不良と判定し、前記所定の領域外に存在する場合は良品と判定する不良判定工程とを含むことを特徴とする。
【００１４】
（２）（１）において、前記所定の領域は、前記第２の状態の前記半導体膜をパターニングする際に、前記第２の状態の前記半導体膜が残る領域を含む。
【００１５】
（３）（１）または（２）において、前記所定の領域は、前記第２の状態の前記半導体膜を用いた薄膜トランジスタが形成される領域を含む。
【００１６】
（４）（１）から（３）の何れかにおいて、前記所定の領域は、前記第２の状態の前記半導体膜を用いた薄膜トランジスタのチャネル領域が形成される領域を含む。
【００１７】
（５）（１）から（４）の何れかにおいて、前記所定の領域は、前記第２の状態の前記半導体膜を用いた薄膜トランジスタのソース領域またはドレイン領域のうち、コンタクトホールが形成される領域を含む。
【００１８】
（６）（１）から（５）の何れかにおいて、前記所定の領域は、前記第２の状態の前記半導体膜を用いた容量が形成される領域を含む。
【００１９】
（７）（１）から（６）の何れかにおいて、前記所定の領域は、１または複数のホトマスクのデータに基づいて計算されることを特徴とする。
【００２０】
（８）（１）から（７）の何れかにおいて、前記凝集検出工程は、前記半導体膜を透過する光量で前記凝集の存在を検出する。
【発明の効果】
【００２１】
本発明により、シリコン膜に発生した凝集の全てを検査可能であり、次工程への不良パネルの流れ込みを防止できる。また、結晶化工程での不良を結晶化の完了時点で選別することで、以降の完成工程までの作業に関して無駄が無くなる。凝集発生が直接そのまま不良品になるわけではなく、ポリシリコン膜のアイランド加エ等のプロセスで有効領域（アクティブ素子の少なくともチャネルを作り込む部分として残される領域など）以外はエッチング工程で除去されるため、結晶化工程において有効領域以外の場所で発生している凝集は問題とならない。
【００２２】
マスクデータと凝集発生座標を照合して選別するものであるため、基板毎に選別規格を設定することが可能である。これにより、ある製品に対して凝集不良が発生した基板を不良とならない製品へ適用することで基板の救済をすることができる。
【００２３】
また、不良の基板に関しては、検査工程、液晶工程(モジュール組み立て作業)に搬送されないため、作業時間の短縮と、使用部材の削減が可能である。
【００２４】
なお、本発明は、低温ポリシリコン（ＬＴＰＳ）ＴＦＴを用いた液晶表示装置やその他のフラットパネル型の表示装置に限らず、これらと類似の表示装置、あるいは半導体チップの製造にも同様に適用できる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の最良の実施形態を実施例の図面を参照して詳細に説明する。
【実施例１】
【００２６】
図１は、表示装置のパネルを構成する基板を多数作り込んだ母基板の平面図である。ここでは、低温ポリシリコン（ＬＴＰＳ）ＴＦＴを作り込む基板として説明する。なお、この個々の基板をチップと称する場合もある。母基板（基板）１０１はガラス基板である。ガラス基板１０１上にパネルの基板１０２が縦横に複数個配置される。符号１０３は擬似単結晶シリコン領域を示す。
【００２７】
また、図２は、母基板に形成される個々の基板を説明する平面図である。ガラス基板１０２には、エキシマレーザ等を用いた多結晶シリコン領域１０４と連続発振の固体レーザを用いて結晶化させた擬似単結晶化シリコン領域（擬似単結晶化領域）１０３が存在する。
【００２８】
図３は、ＴＦＴを擬似単結晶化シリコン膜に形成するガラス基板の面上に配置される各機能領域を説明する平面図である。図３において、ガラス基板１０１には、画素部１０５、データドライバ（信号線選択回路部１０６、水平走査回路部１０７）、ゲートドライバ（垂直走査回路部１０８）、昇圧回路および入カ信号処理回路部１０９が配置される。なお、入力パッド部１１０は外部電源や信号源に接続する端子である。ガラス基板１０１上に配置される各回路部の構成によって必要なデバイス特性が決まる。擬似単結晶を用いた高性能デバイスは、高速動作回路部（信号線選択回路部１０６、水平走査回路部１０７、昇圧回路および入カ信号処理回路部１０９）に採用する。これ以外の場所は、多結晶シリコン領域である。このように、必要な領域だけに選択的に擬似単結晶化を行うプロセスが採用される。
【００２９】
図４乃至図１０は、ｎ-ＭＯＳトップゲートＴＦＴの製造プロセスを説明する工程図である。このプロセスを図４の（１）から図１０の（２２）の順で説明する。
【００３０】
図４（１）：ガラス基板２０１上に窒化シリコン（ＳｉＮ）２０２、酸化シリコン（Ｓｉ０2）２０３、及びアモルファスシリコン２０４をプラズマＣＶＤ法により成膜する。熱処理によりアモルファスシリコン２０４中の水素を脱離させる。
【００３１】
図４（２）：アモルファスシリコン２０４にエキシマレーザ２０５を照射して多結晶化させる。
【００３２】
図４（３）：多結晶シリコン膜２０６が完成する。
【００３３】
図４（４）：多結晶シリコン膜２０６に連続発振レーザ２０７等を走査して照射することにより、アニールし、多結晶シリコン膜２０６を擬似単結晶化したシリコン膜（擬似単結晶シリコン膜２０８）に改質する。走査方向を矢印Ｓで示す。尚、本明細書におけるレーザの走査は、レーザ光のスポットと半導体膜との位置関係を相対的に移動させることを意味しており、基板を動かす場合と、レーザ光を動かす場合と、両方を動かす場合とを含む。連続発振レーザ２０７としては固体レーザを用いることが望ましい。
【００３４】
図５（５）：所要の領域に擬似単結晶シリコン膜２０８を形成する。
【００３５】
図５（６）：擬似単結晶化が終了した後、ホト・エッチングエ程によりシリコン膜を島状シリコン２０９、２１０に加工する。島状シリコン２１０は多結晶Ｓｉ-ＴＦＴに用いられ、島状シリコン２０９は擬似単結晶Ｓｉ-ＴＦＴに用いられる。
【００３６】
図５（７）：島状加工を行った島状シリコン２０９、２１０上にゲート絶縁膜（Ｓｉ０2）２１１をプラズマＣＶＤ法により成膜する。
【００３７】
図５（８）：ＴＦＴのＶth制御のために低濃度のイオン２１２を打ち込む（イオン種は、一般的にＢ+）。
【００３８】
図６（９）：ゲート配線、容量線となるメタル層２１３を成膜する。
【００３９】
図６（１０）：ホトレジスト２１４を塗布、乾燥して、ホト・エッチングエ程によってホトレジスト２１４を加工する。
【００４０】
図６（１１）：エッチングによってメタル層２１３を加工し、ゲート電極２１５を形成する。このときサイドエッチングを行うことでホトレジスト２１４に比ベゲート電極２１５の加工寸法を小さくする。
【００４１】
図６（１２）：ソース・ドレイン領域にイオン打ち込みを行う。イオン２１６はＰ+である。
【００４２】
図７（１３）：ソース・ドレイン領域２１７が完成する。ホトレジスト２１４を除去する。
【００４３】
図７（１４）：ＴＦＴにＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を作製するため、ゲート電極２１７をマスクにして低濃度のP+イオン２１８を全面打ち込む。
【００４４】
図７（１５）：ＬＤＤ領域２１９が形成された。
【００４５】
図７（１６）：層間絶縁膜２２０を成膜する。打ち込まれた不純物イオンの活性化のためアニール処理を行う。
【００４６】
図８（１７）：ソース・ドレイン領域への接続用コンタクトホール２２１をホト・エッチングにより加工する。
【００４７】
図８（１８）：ソース・ドレイン配線（バリア層２２２、アルミニウム（Ａｌ）層２２３、キャップ層２２４）を成膜する。
【００４８】
図８（１９）：ソース・ドレイン配線（バリア層２２２、アルミニウム（Ａｌ）層２２３、キャップ層２２４）をホト・エッチングエ程により加工し、ソース・ドレイン配線に分離する。一部がソース・ドレイン電極となる。
【００４９】
図９（２０）：パッシベーション膜（絶縁膜）２２５を成膜する。終端処理を行ってＴＦＴが完成する。
【００５０】
図９（２１）：画素電極（画素部の場合）または配線（周辺回路の場合）となるｌＴＯとのコンタクトホール２２６用開口部をホト・エッチングにより加工する。
【００５１】
図１０（２２）：ＩＴＯ２２７を成膜し、所定のパターンに加工する。擬似単結晶シリコン膜を用いた薄膜トランジスタ（ＴＦＴ）２２８と、多結晶シリコン膜を用いた薄膜トランジスタ（ＴＦＴ）２２９を作り込んだ基板が完成する。
【００５２】
図１１は、連続発振レーザによるシリコン膜の擬似単結晶化処理を説明する概略図である。図１１において、ガラス基板３０１上にプラズマＣＶＤによって成膜したＳｉＮ膜３０２、Ｓｉ０2膜３０３、エキシマレーザによって結晶化した第１の状態のポリシリコン膜（１）３０４を有する試料に対して、連続発振レーザ３０８を照射することで擬似単結晶化させ第２の状態のポリシリコン膜（２）３０５に改質する。ポリシリコン膜（２）３０５の領域の位置は、適用する製品毎に異なり、基板位置に対してあらかじめ設定した領域を選択的に擬似単結晶化させる。
【００５３】
ポリシリコン膜（２）３０５の結晶化工程において、凝集３０６、３０７が発生する。凝集の形状には、スポット状凝集３０６、ライン状凝集３０７などがある。凝集発生の原因には、基板上及びシリコン膜上の異物、基板のキズ、ポリシリコン膜と、その下地膜となるＳｉ０2膜との界面状況、連続発振レーザ３０８による結晶化時のＳｉ膜の溶融時間などがある。
【００５４】
図１２は、スポット状凝集の形状を説明する断面図である。この断面は図１１のＡ−Ａ’方向に沿った断面を観察したものである。スポット状凝集３０６は、ポリシリコン膜（２）３０５が無くなり、破線３０６で囲んだようにシリコン膜に穴が空いた形状になる。
【００５５】
図１３は、ライン状凝集の形状を説明する断面図である。ライン状凝集３０７はＳｉ膜が間隔をあけて集中する。この断面は図１１のＢ−Ｂ’方向に沿った断面を観察したもので、ある間隔を置いてシリコンが点在する形状になる。
【００５６】
図１２、図１３に示すように、凝集発生箇所はポリシリコン膜が一部に集中するため、シリコン膜の集まる部分とシリコン膜が無くなる部分とが発生する。
【００５７】
図１４は、擬似単結晶化工程における凝集検査方法の一例を説明する概念図である。図１４において、ガラス基板４０１上にプラズマＣＶＤによって成膜したＳｉＮ膜４０２、Ｓｉ０2膜４０３、エキシマレーザによって結晶化した第１の状態のポリシリコン膜（１）４０４を有する試料に対して、連続発振レーザ４０８を照射することで擬似単結晶化させ第２の状態のポリシリコン膜（２）４０５を作製する。ポリシリコン膜（１）４０４は粒状結晶であるのに対し、ポリシリコン膜（２）は、細長い結晶粒を有する帯状結晶となっている。結晶粒界も、帯状となっている。これは、レーザの走査方向に結晶が選択的に横方向成長したためである。
【００５８】
ポリシリコン膜（２）４０５において、その擬似結晶化の際に凝集４０６、４０７が発生する。この結晶化と平行して、ガラス基板４０１の裏面に配置した光源４１０から入射光を照射し、ガラス基板の膜面側に配置した光センサー４０９によって入射光の変化を読み取る。光センサ４０９は連続発振レーザ４０８の走査方向Ｓと同様に移動させ、光量の変化と基板の座標との相関をとる。また、光センサー４０９をカメラ等に置き換えることで、画像から凝集位置を画素情報として読み取ることも可能である。
【００５９】
図１５は、図１４のＣ−Ｃ’方向に沿った断面を示す概略図である。図１５において、光源４１０からの光をガラス基板を介して光センサー４０９で検知する。凝集４０６の部分にはシリコン膜４０５が無いため、光の透過率に変化が生じる。
【００６０】
図１６は、凝集検査方法の原理を説明する図１５と同様の概略図である。図１６において、入射光４１１がガラス基板（詳細には、ガラス基板４０１、ＳｉＮ膜４０２、Ｓｉ０2膜４０３、ポリシリコン膜４０５）を透過した場合、ポリシリコン膜４０５の吸収によって透過量４１３は減少する。凝集個所４０６では、ポリシリコン膜４０５による光吸収が無いため、透過量４１２は透過量４１３に比べて大きい。この差を利用して凝集個所を検出する。
【００６１】
図１７は、ガラス基板の周辺回路部におけるシリコン膜とＴＦＴの配置を説明する部分平面図である。また、図１８は、擬似単結晶化の処理後のシリコン膜のパターンを示す部分平面図である。エキシマレーザアニールを行ったポリシリコン膜（１）５０１内部に固体レーザ等によって擬似単結晶化したポリシリコン膜（２）５０２がある。このポリシリコン膜（２）５０２内には結晶化工程で発生した凝集５０３がランダムに存在する。
【００６２】
本発明では、凝集の位置が、所定の領域内に存在する場合は不良と判定し、所定の領域外に存在する場合は良品と判定する。尚、この不良判定は、ポリシリコン膜のパターニング工程に入る前に行うことが望ましい。この所定の領域は、１または複数のホトマスクのデータに基づいて計算することができる。例えば、図１７のようなＴＦＴの配置を行う場合を例として、どの領域に凝集がある場合を不良と判定するかを説明する。
【００６３】
図１９は、図１８に示した擬似単結晶化したポリシリコン膜をパターニングした後の状態を説明する部分平面図である。ポリシリコン膜（２）５０２をホト・エッチング工程により加工する場合、有効領域５０４の部分だけ、ポリシリコン膜（２）５０２が残る。
【００６４】
尚、図１９では、本発明の判定方法とその効果を説明するために、あえて凝集を残したままにしている。このとき、有効領域（パターニングで残る領域）５０４の部分に発生した凝集を凝集（１）５０５、これ以外の凝集を凝集（２）５０６とする。凝集（２）５０６はエッチングにより除去されるため、ポリシリコン膜の加工後には基板上に存在しない。したがって、ＴＦＴ形成領域に凝集が配置されるのを防ぐため、あるいは、パターニング後のポリシリコンに凝集が残るのを防ぐためには、凝集（１）５０５が存在する場合には不良と判定し、凝集（２）５０６のみが存在する場合は良品と判定すればよい。
【００６５】
これによって、擬似単結晶化領域内に凝集が１つでもあったら不良と判定する場合に比べて不良と判断される率が下がるため、歩留まり低下を低減できる。この場合、不良判定に用いる所定の領域は、パターニングにより半導体膜が残る領域である。これは、パターニングを行うマスクのデータから計算できる。
【００６６】
図２０は、ポリシリコン膜（２）にゲート電極を形成した状態を説明する部分平面図である。ゲート電極５０７は、ポリシリコン膜（２）５０２のうちパターニングで残った有効領域５０４の上に、絶縁膜を介して形成される。このとき、ポリシリコン膜のパターンを形成後に残った凝集（１）５０５において、ゲート電極５０７と重なる部分（すなわち、ＴＦＴのチャネル領域）に位置するものを凝集（１−a）５０８、重ならないもの（チャネル領域以外に位置するもの）を凝集（１―b）５０９とする。
【００６７】
図２１は、コンタクトホール５１０を形成した状態を示す部分平面図である。また、図２２は、アルミニウム配線５１１を形成した状態を示す部分平面図である。凝集が発生した位置が薄膜トランジスタＴＦＴのゲート部分（チャネル領域）と重なるものは動作不良の不良トランジスタ（１）５１２となる。よって、この基板は不良となる。ゲート部分（チャネル領域）以外の場所に凝集がある不良トランジスタ（２）５１３は基本的には動作不良にならない。しかし、コンタクト部分５１０と重なった場合は導通不良になるため、良/不良の判別は凝集の発生位置及びそのサイズとの兼ね合いになる。
【００６８】
凝集発生位置（基板上の座標）が認識できれば、マスクデータとの照合で凝集全体を有効領域内の凝集（１）５０５、有効領域外の凝集（２）５０６、ゲート電極５０７と重なる部分に位置する凝集（１−a）５０８、ゲート電極５０７と重ならない凝集（１―b）５０９に分類することが可能である。ゲート電極５０７と重ならない凝集（１―b）５０９についても、２つ以上のマスクデータを用いて計算（例えばアンドをとるなど）すれば、ソース領域またはドレイン領域で、かつ、コンタクトホールの位置に凝集がある場合とない場合とに分類することも出来る。
【００６９】
したがって、不良トランジスタ（１）５１２、不良トランジスタ（２）５１３の発生が凝集検査完の時点で判別できるため、不良と判別すれば、完成時のプローブ検査やモジュールエ程の作業が無くなり、検査工程のスループット短縮、モジュール部材の無駄を低減して、高効率で低コストで表示装置を製造することができる。
【００７０】
不良判定に用いる所定の領域をＴＦＴのチャネル領域にすれば、凝集（１−a）５０８を不良と判定できる。これは、ポリシリコン膜のパターニングのマスクデータと、ゲート電極のパターニングのマスクデータのアンドをとれば計算できる。
【００７１】
不良判定に用いる所定の領域をソース領域またはドレイン領域のうち、コンタクトホールが形成される領域にすれば、不良トランジスタ（２）５１３の発生を回避できる。
また、今回は図示していないが、ポリシリコン膜を用いて容量を形成する場合には、凝集が発生すると容量が変動してしまうので、不良判定に用いる所定の領域を容量が形成される領域にすればこの問題を回避できる。
【００７２】
また、有効領域外の凝集（２）は薄膜トランジスタの作り込みには影響がないことから、適用する表示装置の基板のレイアウトを考慮することで不良基板を良基板として救済することが可能である。
【図面の簡単な説明】
【００７３】
【図１】表示装置のパネルを構成する基板を多数作り込んだ母基板の平面図である。
【図２】母基板に形成される個々の基板を説明する平面図である。
【図３】ＴＦＴを擬似単結晶シリコン膜に形成するガラス基板の面上に配置される各機能領域を説明する平面図である。
【図４】ｎ-ＭＯＳトップゲートＴＦＴの製造プロセスを説明する工程図である。
【図５】ｎ-ＭＯＳトップゲートＴＦＴの製造プロセスを説明する図４に続く工程図である。
【図６】ｎ-ＭＯＳトップゲートＴＦＴの製造プロセスを説明する図５に続く工程図である。
【図７】ｎ-ＭＯＳトップゲートＴＦＴの製造プロセスを説明する図６に続く工程図である。
【図８】ｎ-ＭＯＳトップゲートＴＦＴの製造プロセスを説明する図７に続く工程図である。
【図９】ｎ-ＭＯＳトップゲートＴＦＴの製造プロセスを説明する図８に続く工程図である。
【図１０】ｎ-ＭＯＳトップゲートＴＦＴの製造プロセスを説明する図９に続く工程図である。
【図１１】連続発振レーザによるシリコン膜の擬似単結晶化処理を説明する概略図である。
【図１２】スポット状凝集の形状を説明する断面図である。
【図１３】ライン状凝集の形状を説明する断面図である。
【図１４】擬似単結晶化工程における凝集検査方法の一例を説明する概念図である。
【図１５】図１４のＣ−Ｃ’方向に沿った断面を示す概略図である。
【図１６】凝集検査方法の原理を説明する図１５と同様の概略図である。
【図１７】ガラス基板の周辺回路部におけるシリコン膜とＴＦＴの配置を説明する部分平面図である。
【図１８】擬似単結晶化の処理後のシリコン膜のパターンを示す部分平面図である。
【図１９】図１８に示した擬似単結晶化したポリシリコン膜をパターニングした後の状態を説明する部分平面図である。
【図２０】ポリシリコン膜（２）にゲート電極を形成した状態を説明する部分平面図である。
【図２１】コンタクトホールを形成した状態を示す部分平面図である。
【図２２】アルミニウム配線５１１を形成した状態を示す部分平面図である。
【符号の説明】
【００７４】
１０１・・・母基板、１０２・・・パネルの基板、１０３・・・擬似多結晶化シリコン領域、１０４・・・多結晶化シリコン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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