(57)【要約】【課題】表示素子の表示特性の補償を、低消費電力で小規模の構成で実現できる表示素子駆動装置等を提供すること。【解決手段】表示素子駆動装置はＤ／Ａコンバータ２００を含み、Ｄ／Ａコンバータ２００が、画像信号に対応した画像デジタルデータの値に応じた電荷を蓄積する第１の電荷蓄積手段２０２と、表示素子の表示特性を補償するための補正デジタルデータの値に応じた電荷を蓄積する第２の電荷蓄積手段２０４と、第１の電荷蓄積手段２０２と電極線との間を電気的に接続し、第１の電荷蓄積手段２０２に蓄積された電荷を所与のタイミングで電極線に対して放出する第１の接続手段２０６と、第２の電荷蓄積手段２０４と電極線との間を電気的に接続し、第２の電荷蓄積手段２０４に蓄積された電荷を所与のタイミングと同一のタイミングで電極線に対して放出する第２の接続手段２０８を含む。【選択図】図３
2007058229.tif 000002
【特許請求の範囲】
【請求項１】
容量性の表示素子に電気的に接続される電極線に対して所与の画像信号に基づく印加電圧を与えるためのＤ／Ａコンバータを含む表示素子駆動装置であって、
前記Ｄ／Ａコンバータが、
前記画像信号に対応した画像デジタルデータが入力され、該画像デジタルデータの値に応じた電荷を蓄積する第１の電荷蓄積手段と、
前記表示素子の表示特性を補償するための補正デジタルデータが入力され、該補正デジタルデータの値に応じた電荷を蓄積する第２の電荷蓄積手段と、
前記第１の電荷蓄積手段と前記電極線との間を電気的に接続し、第１の電荷蓄積手段に蓄積された電荷を所与のタイミングで前記電極線に対して放出する第１の接続手段と、
前記第２の電荷蓄積手段と前記電極線との間を電気的に接続し、第２の電荷蓄積手段に蓄積された電荷を前記所与のタイミングと同一のタイミングで前記電極線に対して放出する第２の接続手段とを含むことを特徴とする表示素子駆動装置。
【請求項２】
請求項１において、
前記画像デジタルデータのＬＳＢが変化した場合の前記印加電圧の変化値をＶ１、前記補正デジタルデータのＬＳＢが変化した場合の前記印加電圧の変化値をＶ２とした場合に、Ｖ１＞２×Ｖ２の関係が成り立つことを特徴とする表示素子駆動装置。
【請求項３】
請求項１又は２において、
前記画像デジタルデータのビット数をｍ、前記補正デジタルデータのビット数をｎとした場合に、ｍ≧ｎの関係が成り立つことを特徴とする表示素子駆動装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１、第２の電荷蓄積手段が、
バイナリに容量が重み付けされた容量素子群を含み、
前記第１、第２の接続手段が、
前記容量性素子群と前記電極線との間を所与のタイミングで一斉に電気的に接続するスイッチ群を含むことを特徴とする表示素子駆動装置。
【請求項５】
請求項４において、
前記画像デジタルデータ、前記補正デジタルデータとして、２の補数形式のデジタルデータが入力され、
前記第１、第２の電荷蓄積手段の少なくとも１つに含まれる容量素子群の中のデジタルデータのＭＳＢに対応する容量素子の容量を、ＬＳＢに対応する容量素子の容量と同一にすることを特徴とする表示素子駆動装置。
【請求項６】
請求項１乃至５のいずれかの表示素子駆動装置と、該表示素子駆動装置により駆動される表示素子とを含むことを特徴とする表示装置。
【請求項７】
請求項６において、
薄膜トランジスタ又は薄膜非線形素子から成るスイッチング素子が形成される基板を含み、
前記表示素子駆動装置が、該基板上に一体に形成されていることを特徴とする表示装置。
【請求項８】
表示素子駆動装置と、該表示素子駆動装置により駆動される表示素子と、薄膜トランジスタ又は薄膜非線形素子から成るスイッチング素子が形成される基板とを含む表示装置であって、
前記表示素子駆動装置が、
画像デジタルデータと、前記表示素子の表示特性を補償するための補正デジタルデータとが入力され、補正処理が施された印加電圧を出力するＤ／Ａコンバータを含み、
前記表示素子駆動装置が、前記基板上に一体に形成されていることを特徴とする表示装置。
【請求項９】
請求項８の表示装置と、該表示装置に与える画像信号を出力する少なくとも１つの画像信号出力装置とを含むことを特徴とする情報処理装置。
【請求項１０】
容量性の表示素子に電気的に接続される電極線に対して所与の画像信号に基づく印加電圧を与えるための表示素子駆動方法であって、
第１の電荷蓄積手段に対して、前記画像信号に対応した画像デジタルデータを入力すると共に該画像デジタルデータの値に応じた電荷を蓄積し、
第２の電荷蓄積手段に対して、前記表示素子の表示特性を補償するための補正デジタルデータを入力すると共に該補正デジタルデータの値に応じた電荷を蓄積し、
前記第１の電荷蓄積手段と前記電極線との間を電気的に接続し、第１の電荷蓄積手段に蓄積された電荷を所与のタイミングで前記電極線に対して放出すると共に、前記第２の電荷蓄積手段と前記電極線との間を電気的に接続し、第２の電荷蓄積手段に蓄積された電荷を前記所与のタイミングと同一のタイミングで前記電極線に対して放出することを特徴とする表示素子駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶等の表示素子の駆動を行う表示素子駆動装置、該表示素子駆動装置を含む表示装置、該表示装置を含む情報処理装置及び表示素子駆動方法に関する。
【背景技術】
【０００２】
図２１に、特開平６−２２２７４１に開示された従来のデータドライバの回路例を示す。このデータドライバでは、外部から与えられる９レベルの電圧Ｖ１〜Ｖ９を用いて、６４レベルの印加電圧を信号線に出力する。画像信号のデジタルデータの上位３ビットはデコーダ９２３により８値のデータに変換される。そして電圧選択回路９２７、９２５は、これらの８値のデータに基づいて電圧Ｖ１〜Ｖ９のいずれかを選択し、これをＶＨ、ＶＬとして出力する。また画像信号のデジタルデータの下位３ビットはデコーダ９２４により８値のデータに変換される。そして抵抗分割方式Ｄ／Ａコンバータ９２６は、これらの８値のデータに基づいて上記ＶＨ、ＶＬを８等分した電圧の中からいずれかを選び、これをＶｏｕｔとして信号線に出力する。この従来例の構成を用いても、例えば外部から入力する電圧Ｖ１〜Ｖ９を液晶素子のγ特性に応じて最適化すれば、ある程度のγ補正が可能である。
【０００３】
しかしながら、上記手法では、Ｖ１〜Ｖ９を補間することにより出力電圧を生成するため、得られる出力電圧は本来表示すべき電圧と異なってしまい、表示特性が劣化する等の問題があった。
【０００４】
一方、図２２には、アナログ方式のデータドライバを用いてγ補正を行う場合の例が示される。この手法では、画像信号はＤ／Ａコンバータ９３０によりアナログデータに変換される。そして、このアナログデータと、γ補正テーブルＲＯＭ９３２からの補正データとに基づいてγ補正回路９３４がγ補正処理を行う。従って、液晶表示装置９４０内のアナログ方式のデータドライバ９４２には、γ補正後のアナログデータが入力される。
【０００５】
しかしながらアナログ方式のデータドライバ９４２は、アナログ回路を内蔵しなければならない等の理由により消費電力が大きく、携帯用のコンピュータのディスプレイ用としては一般的に不向きであるという問題がある。
【０００６】
また近年、データドライバ９４２等を、ＴＦＴ（薄膜トランジスタ）９４４が形成される基板上に一体形成することが試みられている。一体形成することで、液晶表示装置の大幅な小型化と低コスト化を実現できる。そして、このような一体形成を行う場合、アナログ方式のデータドライバ９４２では内蔵するアナログ回路もＴＦＴにより形成する必要が生じる。しかしながらアナログ回路をＴＦＴで形成すると、ＴＦＴのトランジスタ特性が経時変化する、あるいは所望の性能を得るのが困難である等の種々の問題が生じる。更に、γ補正回路９３４もデータドライバ９４２に内蔵することを試みた場合、アナログ回路であるγ補正回路９３４では多くの電流が流れるため、ＴＦＴのトランジスタ特性が経時変化する等の問題が生じる。
【０００７】
以上のように従来のデータドライバには種々の問題があった。
【０００８】
さて、いわゆるマルチメディア端末、グラフィックアクセラレータ等の情報処理装置では、液晶表示装置で使用されるＲＧＢ信号ではなく、ＹＵＶと呼ばれる画像信号を取り扱うものや、あるいはＲＧＢ及びＹＵＶの両方が混在しているものがある。このような情報処理装置のディスプレイとして液晶表示装置を使用する場合、ＲＧＢ及びＹＵＶの両方の画像信号を表示できることが望まれる。このため、従来は図２３に示すような変換回路９５０を設け、ＹＵＶ信号をＲＧＢ信号に変換し、その後にＤ／Ａコンバータ９５２によりＤ／Ａ変換を行い、Ｄ／Ａ変換後のアナログデータをデータドライバ９６２に与えていた。
【０００９】
しかしながら、この構成では、データドライバ９６２としてアナログ方式のものを用いなければならなく、このため上述したように消費電力の増加等の問題が生じる。またＴＦＴ９６４が形成される基板へのデータドライバ９６２の一体形成が困難であるという問題も生じる。
【特許文献１】特開平５−１０８０３０号公報
【特許文献２】特開平５−３０３０８０号公報
【特許文献３】特開平６−２２２７４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、以上述べた課題を解決するためになされたものであり、その目的とするところは、表示素子の表示特性の補償を、低消費電力で小規模の構成で実現できる表示素子駆動装置等を提供することにある。
【００１１】
また本発明の他の目的は、ＴＦＴ等が形成される基板に一体形成するのに最適な表示素子駆動装置等を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するために本発明は、容量性の表示素子に電気的に接続される電極線に対して所与の画像信号に基づく印加電圧を与えるためのＤ／Ａコンバータを含む表示素子駆動装置であって、前記Ｄ／Ａコンバータが、前記画像信号に対応した画像デジタルデータが入力され、該画像デジタルデータの値に応じた電荷を蓄積する第１の電荷蓄積手段と、前記表示素子の表示特性を補償するための補正デジタルデータが入力され、該補正デジタルデータの値に応じた電荷を蓄積する第２の電荷蓄積手段と、前記第１の電荷蓄積手段と前記電極線との間を電気的に接続し、第１の電荷蓄積手段に蓄積された電荷を所与のタイミングで前記電極線に対して放出する第１の接続手段と、前記第２の電荷蓄積手段と前記電極線との間を電気的に接続し、第２の電荷蓄積手段に蓄積された電荷を前記所与のタイミングと同一のタイミングで前記電極線に対して放出する第２の接続手段とを含むことを特徴とする。
【００１３】
本発明によれば、画像デジタルデータのＤ／Ａ変換と、液晶のγ補正処理等を同時に行うことが可能となる。また補正処理を正確に行うことが可能となり、装置の低消費電力化、小規模化も可能となる。
【００１４】
また本発明は、前記画像デジタルデータのＬＳＢが変化した場合の前記印加電圧の変化値をＶ１、前記補正デジタルデータのＬＳＢが変化した場合の前記印加電圧の変化値をＶ２とした場合に、Ｖ１＞２×Ｖ２の関係が成り立つことを特徴とする。このようにすることで、画像デジタルデータの増加に対して印加電圧が減少してしまう等の事態が防止され、正常な階調表現が可能となる。
【００１５】
また本発明は、前記画像デジタルデータのビット数をｍ、前記補正デジタルデータのビット数をｎとした場合に、ｍ≧ｎの関係が成り立つことを特徴とする。これにより正常な階調表現を可能としながらも、表示素子駆動装置の面積の縮小化を図ることができる。
【００１６】
また本発明は、前記第１、第２の電荷蓄積手段が、バイナリに容量が重み付けされた容量素子群を含み、前記第１、第２の接続手段が、前記容量性素子群と前記電極線との間を所与のタイミングで一斉に電気的に接続するスイッチ群を含むことを特徴とする。
【００１７】
また本発明は、前記画像デジタルデータ、前記補正デジタルデータとして、２の補数形式のデジタルデータが入力され、前記第１、第２の電荷蓄積手段の少なくとも１つに含まれる容量素子群の中のデジタルデータのＭＳＢに対応する容量素子の容量を、ＬＳＢに対応する容量素子の容量と同一にすることを特徴とする。
【００１８】
また本発明に係る表示装置は、以上のいずれかの表示素子駆動装置と、該表示素子駆動装置により駆動される表示素子とを含むことを特徴とする。更に本発明に係る表示装置は、薄膜トランジスタ又は薄膜非線形素子から成るスイッチング素子が形成される基板を含み、前記表示素子駆動装置が、該基板上に一体に形成されていることを特徴とする。このように基板上に一体形成することで、表示装置の外形寸法の小型化、低コスト化を図ることができる。
【００１９】
また本発明は、表示素子駆動装置と、該表示素子駆動装置により駆動される表示素子と、薄膜トランジスタ又は薄膜非線形素子から成るスイッチング素子が形成される基板とを含む表示装置であって、前記表示素子駆動装置が、画像デジタルデータと、前記表示素子の表示特性を補償するための補正デジタルデータとが入力され、補正処理が施された印加電圧を出力するＤ／Ａコンバータを含み、前記表示素子駆動装置が、前記基板上に一体に形成されていることを特徴とする。
【００２０】
本発明によれば、表示素子駆動装置を、ＴＦＴの基板上に一体に形成できるため、装置の小規模化、低コスト化を図れる。また表示素子駆動装置内を総てデジタル系の回路により形成することが可能となり、設計等を容易化できる。
【００２１】
また本発明に係る情報処理装置は、上記のいずれかの表示装置と、該表示装置に与える画像信号を出力する少なくとも１つの画像信号出力装置とを含むことを特徴とする。
【００２２】
また本発明は、所与の電圧が一方側に与えられる容量性の表示素子の他方側に電気的に接続される電極線に対して所与の画像信号に基づく印加電圧を与えるためのＤ／Ａコンバータを含む表示素子駆動装置であって、
前記Ｄ／Ａコンバータが、前記画像信号に対応した第１〜第Ｎのデジタルデータが入力され、該第１〜第Ｎのデジタルデータの値に応じた電荷を蓄積する第１〜第Ｎの電荷蓄積手段と、前記第１〜第Ｎの電荷蓄積手段と前記電極線との間を電気的に接続し、第１〜第Ｎの電荷蓄積手段に蓄積された電荷を所与のタイミングで前記電極線に対して放出する第１〜第Ｎの接続手段とを含むことを特徴とする。
【００２３】
本発明によれば、Ｎ＝２の場合を例にとれば、第１の電荷蓄積手段には第１のデジタルデータの値に応じた電荷が、第２の電荷蓄積手段には、第２のデジタルデータの値に応じた電荷が蓄積される。そして第１、第２の接続手段が、第１、第２の電荷蓄積手段と電極線との間を電気的に接続することで、第１、第２の電荷蓄積手段に蓄積された電荷が電極線に放出される。すると、この放出電荷と、例えば表示素子、電極線、第１、第２の電荷蓄積手段の容量等とに基づいて、電極線への印加電圧が決定される。本発明によれば、Ｄ／Ａ変換を行うのと同時に、デジタルデータ同士の加減算あるいはデジタルデータに対して所与の係数を乗算して加減算する等の処理が可能となる。
【００２４】
また本発明は、前記第１〜第Ｎの電荷蓄積手段が、前記第１〜第Ｎのデジタルデータと少なくとも１つの所与の電圧とに基づいて前記電荷の蓄積を行うことを特徴とする。このようにすれば、所与の電圧として種々のものを用意する、あるいは所与の電圧の値を変化させることで、デジタルデータの単純な加算処理のみならず、減算処理、係数の乗算処理等の種々の処理を容易に行うことができる。
【００２５】
また本発明は、前記第１〜第Ｎの電荷蓄積手段が、所与の電圧が一方側に与えられ、バイナリに容量が重み付けされた容量素子群を含み、前記第１〜第Ｎの接続手段が、前記容量性素子群の他方側と前記電極線との間を所与のタイミングで一斉に電気的に接続するスイッチ群を含むことを特徴とする。容量素子の容量を例えば１：２：４：８・・・というようにバイナリに重み付けしておくことで、デジタルデータの加減算処理等を容易に行うことができる。
【００２６】
また本発明は、前記第１〜第Ｎの電荷蓄積手段が、前記第１〜第Ｎのデジタルデータに基づいて前記容量素子群の中から電荷を蓄積する少なくとも１つの容量素子を選択し、選択された該容量素子に対して少なくとも１つの所与の電圧で電荷を蓄積することを特徴とする。例えば所与の電圧としてＶ１、ＶＣ、−Ｖ１（Ｖ１−ＶＣ＝ＶＣ−（−Ｖ１））を用意し、第１の電荷蓄積手段が、第１のデジタルデータに基づいて、Ｖ１、ＶＣにより電荷蓄積する容量素子を選択し、第２の電荷蓄積手段が、第２のデジタルデータに基づいて、−Ｖ１、ＶＣにより電荷蓄積する容量素子を選択することで、減算処理等が可能となる。また第１〜第Ｎの電荷蓄積手段に対して与える上記所与の電圧を互いに異ならせることで、小規模で、しかも製造プロセスの変動に影響されにくい表示素子駆動装置を実現できる。
【００２７】
また本発明は、前記第１〜第Ｎのデジタルデータとして、２の補数形式のデジタルデータが入力され、前記第１〜第Ｎの電荷蓄積手段の少なくとも１つに含まれる容量素子群の中のデジタルデータのＭＳＢに対応する容量素子の容量を、ＬＳＢに対応する容量素子の容量と同一にすることを特徴とする。例えば、加算するデジタルデータが負である場合に、ＭＳＢ（Most Significant Bit）に相当する容量に電荷蓄積を行うことで、２の補数形式のデジタルデータの減算処理等を実現できる。
【００２８】
また本発明は、表示素子が各々に電気的に接続される赤用、緑用、青用の電極線に対して、ＹＵＶ信号のデジタルデータＤＹ１、ＤＵ１、ＤＶ１に基づき生成する印加電圧ＶＲ１、ＶＧ１、ＶＢ１を与えるための表示素子駆動装置であって、デジタルデータＤＹ１、ＤＶ１が入力され、ＶＲ１＝ａＤＹ１＋ｂＤＶ１の関係式にしたがった変換により赤用の電極線に対する印加電圧ＶＲ１を生成する第１のＤ／Ａコンバータと、デジタルデータＤＹ１、ＤＵ１、ＤＶ１が入力され、ＶＧ１＝ｃＤＹ１＋ｄＤＵ１＋ｅＤＶ１の関係式にしたがった変換により緑用の電極線に対する印加電圧ＶＧ１を生成する第２のＤ／Ａコンバータと、デジタルデータＤＹ１、ＤＵ１が入力され、ＶＢ１＝ｆＤＹ１＋ｇＤＵ１の関係式にしたがった変換により青用の電極線に対する印加電圧ＶＢ１を生成する第３のＤ／Ａコンバータとを含むことを特徴とする。
【００２９】
本発明によれば、Ｄ／Ａ変換と、ＹＵＶからＲＧＢへの変換処理等を同時に行うことが可能となる。これにより、ＹＵＶ信号を使用する情報処理装置等に最適の表示素子駆動装置を提供できる。なお本発明によれば、ＹＵＶ４２２、ＹＵＶ４１１等、種々の方式のＹＵＶ信号を変換することが可能である。
【００３０】
また本発明は、前記赤用、緑用、青用の電極線に隣り合う第２の赤用、緑用、青用の電極線に対して与える印加電圧ＶＲ２、ＶＧ２、ＶＢ２を生成するためのデジタルデータＤＹ２及び前記デジタルデータＤＶ１が入力され、ＶＲ２＝ａＤＹ２＋ｂＤＶ１の関係式にしたがった変換により第２の赤用の電極線に対する印加電圧ＶＲ２を生成する第４のＤ／Ａコンバータと、デジタルデータＤＹ２、ＤＵ１、ＤＶ１が入力され、ＶＧ２＝ｃＤＹ２＋ｄＤＵ１＋ｅＤＶ１の関係式にしたがった変換により第２の緑用の電極線に対する印加電圧ＶＧ２を生成する第５のＤ／Ａコンバータと、デジタルデータＤＹ２、ＤＵ１が入力され、ＶＢ２＝ｆＤＹ２＋ｇＤＵ１の関係式にしたがった変換により第２の青用の電極線に対する印加電圧ＶＢ２を生成する第６のＤ／Ａコンバータとを含むことを特徴とする。このようにすることで、特にＹＵＶ４２２方式のＹＵＶ信号の変換に最適な構成の表示素子駆動装置を提供できる。
【００３１】
また本発明は、前記係数ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇの各々を、少なくとも１つの所与の電圧と、Ｄ／Ａコンバータが内蔵し該所与の電圧により電荷蓄積される容量素子の容量とにより決定することを特徴とする。このように、Ｄ／Ａコンバータが容量素子を内蔵する場合には、容量素子の容量（例えば総容量、あるいはデジタルデータのＬＳＢに対応する容量）と、所与の電圧とにより係数ａ〜ｇを決定することが望ましい。
【００３２】
また本発明は、前記係数ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇの各々を決定する前記容量素子の容量を互いに同一にすると共に、係数ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇの各々を決定する前記電圧を互いに異ならせることを特徴とする。例えば係数ａ〜ｇを決定する容量Ｃａ〜Ｃｇを総て同一のＣEQとし、係数ａ〜ｇを決定する電圧Ｖａ〜Ｖｇを互いに異ならせることで、係数ａ〜ｇを互いに異なる値にすることができる。特に係数比が整数でない場合には、容量Ｃａ〜Ｃｇを同一にできるこの手法が、製造プロセスの変動の影響を受けにくく、好ましい。
【００３３】
また本発明は、前記係数ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇの各々を決定する前記電圧を互いに同一にすると共に、係数ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇの各々を決定する前記容量素子の容量を互いに異ならせることを特徴とする。例えば係数ａ〜ｇを決定する電圧Ｖａ〜Ｖｇを総て同一のＶEQとし、係数ａ〜ｇを決定する容量Ｃａ〜Ｃｇを互いに異ならせることで、係数ａ〜ｇを互いに異なる値にすることができる。
【００３４】
また本発明は、前記表示素子は、一方側に所与の電圧が与えられる容量性の表示素子であり、前記第１のＤ／Ａコンバータが、ＤＹ１、ＤＶ１が各々入力され、該ＤＹ１、ＤＶ１の値に応じた電荷を蓄積する第１、第２の電荷蓄積手段と、前記第１、第２の電荷蓄積手段と前記赤用の電極線との間を電気的に接続し、第１、第２の電荷蓄積手段に蓄積された電荷を所与のタイミングで前記赤用の電極線に対して放出する第１、第２の接続手段とを含み、前記第２のＤ／Ａコンバータが、ＤＹ１、ＤＵ１、ＤＶ１が各々入力され、該ＤＹ１、ＤＵ１、ＤＶ１の値に応じた電荷を蓄積する第３、第４、第５の電荷蓄積手段と、前記第３、第４、第５の電荷蓄積手段と前記緑用の電極線との間を電気的に接続し、第３、第４、第５の電荷蓄積手段に蓄積された電荷を所与のタイミングで前記緑用の電極線に対して放出する第３、第４、第５の接続手段とを含み、前記第３のＤ／Ａコンバータが、ＤＹ１、ＤＵ１が各々入力され、該ＤＹ１、ＤＵ１の値に応じた電荷を蓄積する第６、第７の電荷蓄積手段と、前記第６、第７の電荷蓄積手段と前記青用の電極線との間を電気的に接続し、第６、第７の電荷蓄積手段に蓄積された電荷を所与のタイミングで前記青用の電極線に対して放出する第６、第７の接続手段とを含むことを特徴とする。このように第１〜第７の電荷蓄積手段、第１〜第７の接続手段を設けることで、Ｄ／Ａ変換及びＹＵＶからＲＧＢへの変換を、低消費電力で、しかも比較的簡易な構成で実現することが可能となる。
【００３５】
また本発明は、前記表示素子は、一方側に所与の電圧が与えられる容量性の表示素子であり、前記第１のＤ／Ａコンバータが、ＤＹ１、ＤＶ１が各々入力され、該ＤＹ１、ＤＶ１の値に応じた電荷を蓄積する第１、第２の電荷蓄積手段と、前記第１、第２の電荷蓄積手段と前記赤用の電極線との間を電気的に接続し、第１、第２の電荷蓄積手段に蓄積された電荷を所与のタイミングで前記赤用の電極線に対して放出する第１、第２の接続手段とを含み、前記第２のＤ／Ａコンバータが、ＤＹ１、ＤＵ１、ＤＶ１が各々入力され、該ＤＹ１、ＤＵ１、ＤＶ１の値に応じた電荷を蓄積する第３、第４、第５の電荷蓄積手段と、前記第３、第４、第５の電荷蓄積手段と前記緑用の電極線との間を電気的に接続し、第３、第４、第５の電荷蓄積手段に蓄積された電荷を所与のタイミングで前記緑用の電極線に対して放出する第３、第４、第５の接続手段とを含み、前記第３のＤ／Ａコンバータが、ＤＹ１、ＤＵ１が各々入力され、該ＤＹ１、ＤＵ１の値に応じた電荷を蓄積する第６、第７の電荷蓄積手段と、前記第６、第７の電荷蓄積手段と前記青用の電極線との間を電気的に接続し、第６、第７の電荷蓄積手段に蓄積された電荷を所与のタイミングで前記青用の電極線に対して放出する第６、第７の接続手段とを含み、前記第４のＤ／Ａコンバータが、ＤＹ２、ＤＶ１が各々入力され、該ＤＹ２、ＤＶ１の値に応じた電荷を蓄積する第８、第９の電荷蓄積手段と、前記第８、第９の電荷蓄積手段と前記第２の赤用の電極線との間を電気的に接続し、第８、第９の電荷蓄積手段に蓄積された電荷を所与のタイミングで前記第２の赤用の電極線に対して放出する第８、第９の接続手段とを含み、前記第５のＤ／Ａコンバータが、ＤＹ２、ＤＵ１、ＤＶ１が各々入力され、該ＤＹ２、ＤＵ１、ＤＶ１の値に応じた電荷を蓄積する第１０、第１１、第１２の電荷蓄積手段と、前記第１０、第１１、第１２の電荷蓄積手段と前記第２の緑用の電極線との間を電気的に接続し、第１０、第１１、第１２の電荷蓄積手段に蓄積された電荷を所与のタイミングで前記第２の緑用の電極線に対して放出する第１０、第１１、第１２の接続手段とを含み、前記第６のＤ／Ａコンバータが、ＤＹ２、ＤＵ１が各々入力され、該ＤＹ２、ＤＵ１の値に応じた電荷を蓄積する第１３、第１４の電荷蓄積手段と、前記第１３、第１４の電荷蓄積手段と前記第２の青用の電極線との間を電気的に接続し、第１３、第１４の電荷蓄積手段に蓄積された電荷を所与のタイミングで前記第２の青用の電極線に対して放出する第１３、第１４の接続手段とを含むことを特徴とする。このように第１〜第１４の電荷蓄積手段、第１〜第１４の接続手段を設けることで、Ｄ／Ａ変換及びＹＵＶ４２２からＲＧＢへの変換を、低消費電力で、しかも比較的簡易な構成で実現することが可能となる。
【００３６】
また本発明は、ＲＧＢ信号のデジタルデータＤＲ１、ＤＧ１、ＤＢ１が更に与えられ、デジタルデータＤＹ１、ＤＵ１、ＤＶ１に基づき印加電圧ＶＲ１、ＶＧ１、ＶＢ１を生成するＹＵＶモードと、デジタルデータＤＲ１、ＤＧ１、ＤＢ１に基づき印加電圧ＶＲ１、ＶＧ１、ＶＢ１を生成するＲＧＢモードとを備えることを特徴とする。
【００３７】
本発明によれば、ＹＵＶからＲＧＢへの変換のみならず、ＲＧＢのデジタルデータのＤ／Ａ変換も可能となる。これによりＹＵＶ及びＲＧＢが混在する情報処理装置等に最適の表示素子駆動装置を提供できる。
【００３８】
また本発明は、前記ＲＧＢモードの際に、前記第１のＤ／Ａコンバータに対してＤＹ１、ＤＶ１の代わりにＤＲ１を入力し、前記第２のＤ／Ａコンバータに対してＤＹ１、ＤＵ１、ＤＶ１の代わりにＤＧ１を入力し、前記第３のＤ／Ａコンバータに対してＤＹ１、ＤＵ１の代わりにＤＢ１を入力する手段を含むことを特徴とする。このようにすることで、ＲＧＢモード及びＹＵＶモードの変換処理の両方を、同じ第１〜第３のＤ／Ａコンバータにより実現することができ、ハードウェア資源の有効利用を図ることができる。
【００３９】
また本発明は、ＲＧＢ信号のデジタルデータＤＲ１、ＤＧ１、ＤＢ１、ＤＲ２、ＤＧ２、ＤＢ２が更に与えられ、デジタルデータＤＹ１、ＤＵ１、ＤＶ１、ＤＹ２に基づき印加電圧ＶＲ１、ＶＧ１、ＶＢ１、ＶＲ２、ＶＧ２、ＶＢ２を生成するＹＵＶモードと、デジタルデータＤＲ１、ＤＧ１、ＤＢ１、ＤＲ２、ＤＧ２、ＤＢ２に基づき印加電圧ＶＲ１、ＶＧ１、ＶＢ１、ＶＲ２、ＶＧ２、ＶＢ２を生成するＲＧＢモードとを備えることを特徴とする。このようにすることで、特にＹＵＶ４２２及びＲＧＢが混在する情報処理装置等に最適な表示素子駆動装置を提供できる。
【００４０】
また本発明は、前記ＲＧＢモードの際に、前記第１のＤ／Ａコンバータに対してＤＹ１、ＤＶ１の代わりにＤＲ１を入力し、前記第２のＤ／Ａコンバータに対してＤＹ１、ＤＵ１、ＤＶ１の代わりにＤＧ１を入力し、前記第３のＤ／Ａコンバータに対してＤＹ１、ＤＵ１の代わりにＤＢ１を入力し、前記第４のＤ／Ａコンバータに対してＤＹ２、ＤＶ１の代わりにＤＲ２を入力し、前記第５のＤ／Ａコンバータに対してＤＹ２、ＤＵ１、ＤＶ１の代わりにＤＧ２を入力し、前記第６のＤ／Ａコンバータに対してＤＹ２、ＤＵ１の代わりにＤＢ２を入力する手段を含むことを特徴とする。このようにすれば、特にＹＵＶ４２２方式のＹＵＶ信号の変換においてハードウェア資源の有効利用を図ることができる。
【００４１】
また本発明は、表示素子が各々に電気的に接続される第１、第２の赤用、緑用、青用の電極線に対して、ＹＵＶ信号のデジタルデータに基づき生成する第１、第２の赤用、青用、緑用の印加電圧を与えるための表示素子駆動装置であって、ＹＵＶ信号のデジタルデータＤＹ1、ＤＹ2、ＤＹ3、ＤＹ4・・・・ＤＹ2K-1、ＤＹ2K・・・・ＤＹLを順次転送する第１の転送ラインと、ＹＵＶ信号のデジタルデータＤＶ1、ＤＵ1、ＤＶ2、ＤＵ2・・・・ＤＶK、ＤＵK・・・・ＤＶL/2、ＤＵL/2あるいはＤＵ1、ＤＶ1、ＤＵ2、ＤＶ2・・・・ＤＵK、ＤＶK・・・・ＤＵL/2、ＤＶL/2を順次転送する第２の転送ラインと、前記第１の転送ラインのＤＹ2K-1をラッチする第１のラッチと、前記第２の転送ラインのＤＶK又はＤＵKを前記第１のラッチと略同時のタイミングでラッチする第２のラッチと、前記第２の転送ラインのＤＵK又はＤＶKをラッチする第３のラッチと、前記第１の転送ラインのＤＹ2Kを前記第３のラッチと略同時のタイミングでラッチする第４のラッチと、前記第１〜第４のラッチによりラッチされたＤＹ2K-1、ＤＶK、ＤＵK、ＤＹ2Kに基づいて第１、第２の赤用、緑用、青用の印加電圧を生成する第１〜第６のＤ／Ａコンバータとを含むことを特徴とする。
【００４２】
本発明によれば、第１、第２の転送ラインに無駄なくデータを流すことができ、また第１〜第６のＤ／Ａコンバータへのデータ転送も無駄なく行うことができるため、装置の低消費電力化、小規模化を図れる。
【００４３】
本発明に係る情報処理装置は、表示素子駆動装置及び該表示素子駆動装置により駆動される表示素子を含む表示装置と、ＹＵＶ信号のデジタルデータを出力する第１の画像信号出力装置と、ＲＧＢ信号のデジタルデータを出力する第２の画像信号出力装置とを含む情報処理装置であって、前記表示素子駆動装置が、前記ＹＵＶ信号のデジタルデータが入力された場合には、該ＹＵＶ信号のデジタルデータを赤、緑、青用のアナログの印加電圧に直接変換し出力し、前記ＲＧＢ信号のデジタルデータが入力された場合には、該ＲＧＢ信号のデジタルデータを赤、緑、青用のアナログの印加電圧に変換し出力する手段を含むことを特徴とする。このようにすることで、表示素子駆動装置を総てデジタル系の回路で形成することが可能となり、ＲＧＢとＹＵＶが混在する情報処理装置の低消費電力化、小型化を図ることができる。
【発明を実施するための最良の形態】
【００４４】
（実施例１）
図１に実施例１の構成を示す。実施例１の表示素子駆動装置は、複数のＤ／Ａコンバータ１１０、１２０等を含む。Ｄ／Ａコンバータ１１０は、電極線１３０に対して所与の画像信号に基づく印加電圧を与えるものであり、電極線１３０には、所与の電圧Ｖ０が一方側に与えられた容量性の表示素子が電気的に接続される。図１では、この表示素子の容量及び電極線１３０に寄生する容量等をＣＳ０と表している。電極線１３０と表示素子は電気的に接続されていればよく、これらの間にトランジスタ素子、スイッチ素子、抵抗素子等が介在していても構わない。
【００４５】
Ｄ／Ａコンバータ１１０は、第１〜第Ｎの電荷蓄積部１１２-1〜１１２-Nと、第１〜第Ｎの接続部１１４-1〜１１４-Nを含む。第１〜第Ｎの電荷蓄積部１１２-1〜１１２-Nは、画像信号に対応した第１〜第Ｎのデジタルデータが入力され、これらの第１〜第Ｎのデジタルデータの値に応じた電荷を蓄積するものである。
【００４６】
ここで第１〜第Ｎのデジタルデータは、少なくとも画像信号に対応するものであればよく、必ずしも画像信号を単にデジタルデータに変換したものである必要はない。即ち第１〜第Ｎのデジタルデータには、例えば画像信号に基づき生成されたデジタルデータ、画像信号を補正するためのデジタルデータ等、種々のものが含まれる。
【００４７】
また第１〜第Ｎの電荷蓄積部１１２-1〜１１２-Nに蓄積する電荷の量は、少なくとも第１〜第Ｎのデジタルデータの値に応じたものであればよく、必ずしも第１〜第Ｎのデジタルデータの値に比例するものである必要はない。例えば、第１〜第Ｎのデジタルデータと、１又は複数の所与の電圧とに基づいて、蓄積電荷の量を決めてもよい。即ち、第１〜第Ｎのデジタルデータに基づいて、複数の所与の電圧のいずれかを選択し該選択電圧により電荷を蓄積する、あるいは第１〜第Ｎのデジタルデータと所与の電圧との乗算値に相当する電荷を蓄積する等、種々の手法が考えられる。
【００４８】
第１〜第Ｎの接続部１１４-1〜１１４-Nは、第１〜第Ｎの電荷蓄積部１１２-1〜１１２-Nと電極線１３０との間を電気的に接続し、第１〜第Ｎの電荷蓄積部１１２-1〜１１２-Nに蓄積された電荷を所与のタイミングで電極線１３０に対して放出するものである。この時、第１〜第Ｎの電荷蓄積部１１２-1〜１１２-Nは、蓄積電荷を互いに略同時のタイミングで電極線１３０に放出することが望ましい。電荷が電極線１３０に放出されると、この電荷量と、ＣＳ０の容量、第１〜第Ｎの電荷蓄積部１１２-1〜１１２-Nの有する容量等に基づいて、電極線１３０への印加電圧が決まる。そしてこの印加電圧が表示素子に与えられ、これにより表示素子が駆動される。なおＤ／Ａコンバータ１２０等の他のＤ／Ａコンバータも、Ｄ／Ａコンバータ１１０と同様の構成になっており、電極線１３２等の他の電極線への印加電圧を生成している。
【００４９】
図２に、電荷蓄積部、接続部の具体的構成の一例を示す。第１、第２の電荷蓄積部１１２-1、１１２-2は、各々、所与の電圧が一方側に与えられたキャパシタ（容量素子）ＣＡ０〜ＣＡ３、ＣＢ０〜ＣＢ３を含む。第１、第２の接続部１１４-1、１１４-2は、各々、電極線１３０とＣＡ０〜ＣＡ３、ＣＢ０〜ＣＢ３との間を所与のタイミングで一斉に電気的に接続するスイッチＳＷＡ０〜ＳＷＡ３、ＳＷＢ０〜ＳＷＢ３を含む。ここでキャパシタＣＡ０〜ＣＡ３の容量はバイナリに重み付けされており、図２ではその容量比はＣａ：２Ｃａ：４Ｃａ：８Ｃａ＝１：２：４：８となっている。キャパシタＣＢ０〜ＣＢ３の容量もバイナリに重み付けされており、その容量比はＣｂ：２Ｃｂ：４Ｃｂ：Ｃｂ＝１：２：４：１となっている。なおキャパシタＣＢ３の容量は図２ではＣＢ０と同一のＣｂとなっているが、これは後述するように２の補数形式による減算を可能とするためである。また電極線１３０への印加電圧ＶＳ０の初期値は０Ｖとなっている。
【００５０】
第１のデジタルデータとして（０１０１）２＝５を与え、第２のデジタルデータとして（００１０）２＝２を与えた場合を考える。図２では、第１、第２のデジタルデータの値に基づいて電荷を蓄積する１又は複数のキャパシタを選択し、選択されたキャパシタに対して１又は複数の所与の電圧により電荷を蓄積する。この例では第１のデジタルデータは（０１０１）２であるためＣＡ２とＣＡ０を選択し、ＣＡ２とＣＡ０に所与の電圧であるＶａを印加し、他のキャパシタへの印加電圧を０Ｖとする。一方、第２のデジタルデータは（００１０）２であるためＣＢ１を選択し、ＣＢ１に所与の電圧であるＶｂを印加し、他のキャパシタへの印加電圧を０Ｖとする。このように第１、第２の電荷蓄積部１１２-1、１１２-2のキャパシタに電荷蓄積した後、第１、第２接続部１１４-1、１１４-2のスイッチがオンになると、電極線１３０への印加電圧ＶＳ０は初期値である０Ｖから変化し、
ＶＳ０＝Ｄ１／Ｄ２
Ｄ１＝（４Ｃａ＋Ｃａ）×Ｖａ＋２Ｃｂ×Ｖｂ                
＝５Ｃａ×Ｖａ＋２Ｃｂ×Ｖｂ                          （１）
Ｄ２＝（８Ｃａ＋４Ｃａ＋２Ｃａ＋Ｃａ）
＋（Ｃb＋４Ｃｂ＋２Ｃｂ＋Ｃｂ）＋ＣＳ０            （２）
となる。ここで上式から明らかなように、分母Ｄ２は第１、第２のデジタルデータの値に依存せず一定であり、よってＶＳ０の大きさは分子Ｄ１により決まる。即ち第１、第２のデジタルデータの値及びＣａ、Ｃｂ、Ｖａ、Ｖｂを種々の値に設定することで、種々の値のＶＳ０を得ることができる。例えばＣａ＝Ｃｂ、Ｖａ＝Ｖｂとすると、Ｄ１＝７Ｃａ×Ｖａとなり、第１、第２のデジタルデータの加算値に相当するＶＳ０を得ることができる。即ち本実施例によれば、第１、第２のデジタルデータのＤ／Ａ変換と加算処理とを同時に行うことができる。
【００５１】
次に第１のデジタルデータとして（０１０１）２＝５を、第２のデジタルデータとして（１１１０）２＝−２を与えた場合を考える。ここでは第１、第２のデジタルデータとして２の補数形式のデジタルデータが入力されている。第１のデジタルデータは（０１０１）２であるため、上記と同様にＣＡ２とＣＡ０を選択し、ＣＡ２とＣＡ０にＶａを印加する。一方、第２のデジタルデータ（１１１０）２は、ＭＳＢ（Most Significant Bit）であるビット３が１であるため負の数である。従って、（１１１０）２と（１１１１）２との排他論理和をとる、あるいは（１１１０）２を反転することで（０００１）２を生成する。そして得られたデジタルデータのビット０は１であるためＣＢ０を選択する。更に本実施例ではＬＳＢ（Least Significant Bit）であるビット０に対応するＣＢ０と同一の容量を有するＣＢ３も選択する。そしてＣＢ０、ＣＢ３に対して負の電圧−Ｖｂを印加する。すると印加電圧ＶＳ０は、
ＶＳ０＝Ｄ３／Ｄ４
Ｄ３＝（４Ｃａ＋Ｃａ）×Ｖａ＋（Ｃｂ＋Ｃｂ）×（−Ｖｂ）
＝５Ｃａ×Ｖａ−２Ｃｂ×Ｖｂ                          （３）
Ｄ４＝（８Ｃａ＋４Ｃａ＋２Ｃａ＋Ｃａ）
＋（Ｃb＋４Ｃｂ＋２Ｃｂ＋Ｃｂ）＋ＣＳ０            （４）
となる。ここで分母の値は上記Ｄ２と変わらず、Ｄ４＝Ｄ２である。そしてＣａ＝Ｃｂ、Ｖａ＝Ｖｂとすると、Ｄ３＝５Ｃａ×Ｖａ−２Ｃａ×Ｖａ＝３Ｃａ×Ｖａとなる。即ち本実施例によれば加算処理のみならず減算処理（負数の加算）も行うことができ、Ｄ／Ａ変換と加減算処理とを同時に行うことができる。
【００５２】
特に本実施例では、ＣＢ３〜ＣＢ０の中のＭＳＢに相当するＣＢ３の容量を、ＬＳＢに相当するＣＢ０と同一にすることで、２の補数形式での減算を可能にしている。即ち、よく知られるように２の補数形式の減算をする場合、データを反転をすると共に１（ＬＳＢに相当）を加算する必要がある。この場合、１を加算するためのキャパシタを別に設ける手法も考えられるが、これは回路規模の増大につながる。そこで本実施例では、ＣＢ３を用いてこの１の加算処理を行っている。第２のデジタルデータが負数である場合にはビット３は１となり、第２のデジタルデータ全体を反転するとビット３は０になる。従って、減算（負数の加算）処理においては、通常、ＣＢ３からの電荷放出は必要なくなる。本実施例では、負数の加算で使用しないＣＢ３を有効利用し、このＣＢ３を用いて１の加算処理を行うことで、装置の小規模化を図っている。
【００５３】
以上説明したように、本実施例の第１の特徴は、デジタルデータのＤ／Ａ変換と、デジタルデータ同士の加算、減算、係数の乗算等の種々の処理を同時に行える点にある。これにより後述するように、例えばＤ／Ａ変換とγ補正、あるいはＤ／Ａ変換とＹＵＶ／ＲＧＢ変換とを同時に行うことが可能となる。この結果、γ補正、ＹＵＶ／ＲＧＢ変換等をデジタル処理系で行うことができ、装置の小規模化、低消費電力化を図ることが可能となる。
【００５４】
また本実施例の第２の特徴は、駆動対象である表示素子が容量性の素子であることを上手く利用して表示素子の駆動を行っている点にある。即ち表示素子、電極線の容量等と、電荷蓄積部からの放出電荷に基づいて電極線への印加電圧を決めている点にある。このようにすることで、例えばオペアンプに流れるバイアス電流等の無駄な電流の消費が必要なくなり、装置の低消費電力化を図ることができ、携帯用のディスプレイに最適な表示素子駆動装置を提供できる。
【００５５】
また本実施例の第３の特徴は、電荷放出時における電極線の容量を、第１〜第Ｎのデジタルデータの値に依存せずに一定にできる点にある。即ち、上式（２）、（４）に示すように分母Ｄ２、Ｄ４の値はデジタルデータの値に依存せず常に一定となる。従って本実施例によれば、簡易な構成及び制御で、電極線に与える印加電圧の値を決めることが可能となる。
【００５６】
（実施例２）
以下に述べる実施例２〜６では、液晶（表示素子）を駆動するデータドライバ（表示素子駆動装置）、該データドライバを含む液晶表示装置（表示装置）、該液晶表示装置を含む情報処理装置及び液晶駆動方法（表示素子駆動方法）に本発明を適用した場合について主に説明する。
【００５７】
実施例２は、Ｄ／Ａ変換と液晶の表示特性の補正とを同時に行う実施例であり、図３にその構成の一例を示す。画像信号に対応したｍビットの画像デジタルデータは、画像デジタルデータラッチ２１２にラッチされる。また補正デジタルデータ生成部２１４は、画像デジタルデータに基づいて補正デジタルデータを生成する。補正デジタルデータの生成は、γ補正ＲＯＭ等のメモリ、あるいは所与の演算式（サインウェーブ等）に従った演算を行う回路等を用いることで実現できる。γ補正ＲＯＭを用いる場合には、液晶のγ特性を実際に測定し、入力された画像デジタルデータをアドレスとして補正デジタルデータを出力するγ補正テーブルをＲＯＭ上に構築すればよい。生成された補正デジタルデータは補正デジタルデータラッチ２１６にラッチされる。
【００５８】
Ｄ／Ａコンバータ２００は、第１、第２の電荷蓄積部２０２、２０４、第１、第２の接続部２０６、２０８を含む。第１、第２の電荷蓄積部２０２、２０４は、画像デジタルデータ、補正デジタルデータが入力され、これらのデータに応じた電荷を蓄積する。第１、第２の接続部２０６、２０８は、蓄積された電荷を所与のタイミングで信号線（電極線）２１０に放出する。これにより前述した実施例１の原理にしたがって、γ補正が施された印加電圧ＶＳ０を信号線２１０に印加することができる。なお図３では省略しているが、信号線２１０以外の他の信号線にも上記した構成のＤ／Ａコンバータが接続されている。
【００５９】
図４（Ａ）のＰに、液晶のＶ（印加電圧）−Ｔ（透過率）特性の一例を示す。このように実際の液晶においては、印加電圧の変化に対して透過率はリニアに変化しない。そこでγ補正処理を行うことで、Ｑに示すような理想特性を得ることができる。なお図４（Ｂ）は、印加電圧と、理想特性を得るために必要なγ補正量との関係を示すものである。
【００６０】
図５（Ａ）に、画像デジタルデータ（４ビット）と、本実施例で得られる印加電圧ＶＳ０との関係を示す。図５（Ａ）のＨが、画像デジタルデータをそのままＤ／Ａ変換した場合に得られる印加電圧を示すものであり、Ｉが、γ補正を施した場合に得られる印加電圧を示すものである。このＩは、図４（Ａ）のＰと、Ｑに関してほぼ線対称になっている。従って、Ｉに示すような印加電圧を液晶に加えることで、図４（Ａ）に示すような理想特性Ｑを得ることができる。なお図５（Ｂ）に、本実施例で用いる補正電圧Ｊ（３ビットの補正デジタルデータに対応）の一例を示す。この補正電圧Ｊを、図５（Ａ）のＨに加算等することで、Ｉに示すような印加電圧を得ることができる。
【００６１】
図５（Ａ）のＧに示すように、本実施例においては、Ｖ１＞２×Ｖ２の関係が成り立っている。ここでＶ１は、画像デジタルデータのＬＳＢが変化した場合の印加電圧の変化値に相当する。またＶ２は、補正デジタルデータのＬＳＢが変化した場合の印加電圧の変化値に相当する。この関係を成り立たせることで、画像デジタルデータの増加に対して印加電圧が減少してしまう等の事態が防止され、正常な階調表示が可能となる。
【００６２】
また本実施例では、画像デジタルデータのビット数をｍ、補正デジタルデータのビット数をｎとした場合に、ｍ≧ｎの関係が成り立つようにしている。このようにすることで、画像デジタルデータの増加に対して印加電圧が減少してしまう等の事態が防止しながらも、第１、第２電荷蓄積部２０２、２０４のキャパシタの面積、データドライバの面積を縮小できる。即ち本実施例によれば、第２の電荷蓄積部２０４のキャパシタの容量を第１の電荷蓄積部２０２のキャパシタの容量よりも小さくすることで、ｍ≧ｎとすることができる。そして、このようにすれば、ビット数ｎをビット数ｍよりも１つ小さくする毎にキャパシタの面積を１／２にできる。また本実施例によれば、第２の電荷蓄積部２０４のキャパシタに電荷蓄積するための電圧を、第１の電荷蓄積部２０２の電荷蓄積のための電圧よりも小さくすることで、ｍ≧ｎとすることができる。そして、このようにすれば、データドライバの面積を（ｎ＋ｍ）／２ｍに縮小でき、実用的な範囲と考えられるｍ＝６、ｎ＝４の場合には、面積を約２０％程度節約できることになる。
【００６３】
図６に、第１、第２の電荷蓄積部２０２、２０４、第１、第２の接続部２０６、２０８の具体的な構成の一例を示す。この構成は、後に詳細に説明する図１１に示す構成とほぼ同様であるため、ここでは説明を省略する。
【００６４】
図７に、γ補正等の補正処理が可能なＤ／Ａコンバータ２２２をデータドライバ２２０に内蔵させた液晶表示装置の一例を示す。この液晶表示装置は、データドライバ２２０と、このデータドライバ２２０により駆動されるＴＦＴ２３２（あるいは薄膜非線形素子）が少なくとも形成される基板２３０とを含む。そしてデータドライバ２２０は、画像デジタルデータと、液晶の表示特性を補償するための補正デジタルデータが入力され、補正処理が施された印加電圧を出力するＤ／Ａコンバータ２２２を含む。このＤ／Ａコンバータ２２２は、各信号線に対応して複数設けられる。また補正デジタルデータは、補正デジタルデータ生成部２２４が生成する。そして図７では、データドライバ２２０を基板２３０上に一体に形成している。このようにデータドライバ２２０を、ＴＦＴ２３２等と共に基板２３０上に一体に形成することで、装置の大幅な低消費電力化、小規模化を図ることができる。特に、図７の構成によれば、データドライバ２２０を総てデジタル信号系で形成することが可能となる。従って、アナログ回路をデジタルドライバ２２０内に内蔵する必要性がなくなり、更なる低消費電力化を図れる。またデジタルドライバ２２０の回路を構成するＴＦＴに大きな電流を流す必要がなくなり、ＴＦＴのトランジスタ特性の経時特性に起因する問題を防止できる。またデジタル回路であれば比較的低性能のＴＦＴでも問題なく動作させることができるため、設計等も容易となる。そして補正デジタルデータ生成部２２４も、データドライバ２２０に内蔵し、基板２３０上に一体形成すれば、装置の更なる低消費電力化、小規模化が図れる。なおＤ／Ａコンバータ２２２は、図３、図６のような構成のものが低消費電力化の見地等から特に望ましいが、これ以外の構成のものを採用することも可能である。
【００６５】
（実施例３）
実施例３は、Ｄ／Ａ変換と、ＹＵＶ／ＲＧＢ変換とを同時に行う実施例であり、図８にその構成を示す。実施例３のデータドライバは、液晶素子が各々に電気的に接続される赤用、緑用、青用の信号線３１２、３１４、３１６に対して、ＹＵＶ信号のデジタルデータＤＹ１、ＤＵ１、ＤＶ１に基づき生成する印加電圧ＶＲ１、ＶＧ１、ＶＢ１を与えるものである。そしてこのデータドライバは、第１、第２、第３のＤ／Ａコンバータ３００、３０２、３０４を含む。ここで第１のＤ／Ａコンバータ３００は、ＤＹ１、ＤＶ１が入力され、ＶＲ１＝ａＤＹ１＋ｂＤＶ１の関係式にしたがった変換によりＶＲ１を生成する。第２のＤ／Ａコンバータ３０２は、ＤＹ１、ＤＵ１、ＤＶ１が入力され、ＶＧ１＝ｃＤＹ１＋ｄＤＵ１＋ｅＤＶ１の関係式にしたがった変換によりＶＧ１を生成する。第３のＤ／Ａコンバータ３０４は、ＤＹ１、ＤＵ１が入力され、ＶＢ１＝ｆＤＹ１＋ｇＤＵ１の関係式にしたがった変換によりＶＢ１を生成する。この場合、第１〜第３のＤ／Ａコンバータ３００〜３０４の構成は、実施例１の図１、図２等に示した構成のものであることが特に望ましいが、これ以外の構成とすることも可能である。
【００６６】
ここでＹＵＶ信号とは、テレビ、ビデオ等で一般的に用いられる色信号である。Ｙは赤青緑の総てを合わせた輝度（明るさ）を、Ｕは赤の色差を、Ｖは青の色差を表す。ＹＵＶ信号では、人間の目が輝度の変化に比べると、色の変化に対して鈍感であることに着目し、４画素につき、Ｙ情報は総ての４画素に与え、Ｕ情報、Ｖ情報は２画素毎に与えている。この方式をＹＵＶ４２２（４：２：２）と呼ぶ。この他に、Ｕ情報、Ｖ情報の割合を更に減らしたＹＵＶ４１１（４：１：１）と呼ばれる方式もある。
【００６７】
さて近年、パーソナルコンピュータを用いたマルチメディア端末等においては、ＹＵＶ信号とＲＧＢ信号とが混在しているものが多い。一方、液晶表示装置の表示にはＲＧＢ信号が用いられるのが一般的である。従ってマルチメディア端末等のディスプレイとして液晶表示装置を使用する場合にはＹＵＶ信号をＲＧＢ信号に変換する必要がある。この時の変換式として例えば以下のようなものが考えられる。
【００６８】
Ｒ＝Ｙ＋１．３６７Ｖ
Ｇ＝Ｙ−０．７０３１２５Ｖ−０．３４３７５Ｕ
Ｂ＝Ｙ＋１．７３４５Ｕ                                          
但しＹ＝０〜２５５、Ｕ＝−１２８〜１２７、Ｖ＝−１２８〜１２７  （５）
本実施例の第１〜第３のＤ／Ａコンバータ３００〜３０４は、上式に示す変換と、Ｄ／Ａ変換とを同時に行っている。即ち第１〜第３のＤ／Ａコンバータ３００〜３０４は、入力されたＹＵＶ信号のデジタルデータＤＹ１〜ＤＵ１から直接にアナログの赤用、緑用、青用の印加電圧ＶＲ１〜ＶＢ１を生成している。このようにすることで、データドライバ内の回路を総てデジタル系で形成することが可能となる。これにより多くの電力を消費し、設計が難しいアナログ回路を設ける必要性を無くすことができ、装置の低消費電力化、小規模化を図れる。
【００６９】
なおＹＵＶ４２２を採用する場合には、図８に示すような構成の第４〜第６のＤ／Ａコンバータ３０６〜３１０を設けることが望ましい。ここで第４のＤ／Ａコンバータ３０６は、信号線３１２〜３１６の隣の信号線３１８〜３２２に対する印加電圧ＶＲ２、ＶＧ２、ＶＢ２を生成するためのデジタルデータＤＹ２及びデジタルデータＤＶ１が入力され、ＶＲ２＝ａＤＹ２＋ｂＤＶ１の関係式にしたがった変換によりＶＲ２を生成する。第５のＤ／Ａコンバータ３０８は、ＤＹ２、ＤＵ１、ＤＶ１が入力され、ＶＧ２＝ｃＤＹ２＋ｄＤＵ１＋ｅＤＶ１の関係式にしたがった変換によりＶＧ２を生成する。第６のＤ／Ａコンバータ３１０は、ＤＹ２、ＤＵ１が入力され、ＶＢ２＝ｆＤＹ２＋ｇＤＵ１の関係式にしたがった変換により印加電圧ＶＢ２を生成する。このようにＹＵＶ４２２の場合には、ＶＲ１〜ＶＢ１、ＶＲ２〜ＶＢ２、即ち２画素×ＲＧＢの印加電圧を得るのに、ＤＹ１、ＤＹ２、ＤＵ１、ＤＶ１の４つのデジタルデータを与える。一方、ＹＵＶ４１１の場合には、４画素×ＲＧＢの印加電圧を得るのに、ＤＹ１、ＤＹ２、ＤＹ３、ＤＹ４、ＤＵ１、ＤＶ１の６つのデジタルデータを与えればよい。
【００７０】
図９に、第１〜第３のＤ／Ａコンバータ３００〜３０４の具体的構成の一例を示す。図９では、第１のＤ／Ａコンバータ３００は、第１、第２の電荷蓄積部３３０、３３２、第１、第２の接続部３３４、３３６を、第２のＤ／Ａコンバータ３０２は、第３〜第５の電荷蓄積部３４０〜３４３、第３〜第５の接続部３４４〜３４７を、第３のＤ／Ａコンバータ３０４は、第６、第７の電荷蓄積部３５０、３５２、第６、第７の接続部３５４、３５６を含む。これらの電荷蓄積部、接続部の動作原理については実施例１で既に述べたため、説明を省略する。なお第４〜第６のＤ／Ａコンバータ３０６〜３１０も、入力デジタルデータが異なる以外は、第１〜第３のＤ／Ａコンバータ３００〜３０４と同様の構成となる。
【００７１】
図１０に、第２のＤ／Ａコンバータ３０２の更なる具体的な構成の一例を示す。第３、第４、第５の電荷蓄積部３４０、３４２、３４２は、各々、バイナリに容量が重み付けされたキャパシタＣＹ７〜ＣＹ０、ＣＵ７〜ＣＵ０、ＣＶ７〜ＣＶ０を含み、第３、第４、第５の接続部３４４、３４６、３４７は、各々、スイッチＳＷ７〜ＳＷ０、ＳＷＵ７〜ＳＷＵ０、ＳＷＶ７〜ＳＷＶ０を含む。この第２のＤ／Ａコンバータ３０２は、例えば下記の演算式にしたがったＤ／Ａ変換及びＹＵＶ／ＲＧＢ変換を行う。
【００７２】
ＶＧ１＝ｃＤＹ１＋ｄＤＵ１＋ｅＤＶ１
＝ＤＹ１−０．７０３１２５ＤＵ１−０．３４３７５ＤＶ１  （６）
本実施例では、ＤＹ１、ＤＵ１、ＤＶ１は２の補数形式で入力され、ＤＵ１、ＤＶ１は正負の両方の値をとるため、減算（負数の加算）処理が必要となる。そこで本実施例では、ＤＵ１、ＤＶ１のＭＳＢに対応するキャパシタであるＣＵ７、ＣＶ７の容量をＣＵ０、ＣＶ０の容量Ｃｕ、Ｃｖと同一にしている。
【００７３】
また上式（６）に示すように、ＤＹ１、ＤＵ１、ＤＶ１の係数ｃ、ｄ、ｅは異なっているため、キャパシタ（ＬＳＢに対応するキャパシタ）の容量、あるいは電荷を蓄積する際に使用する電圧等を第１〜第３の電荷蓄積部３４０〜３４３の間で異ならせる必要がある。キャパシタの容量を異ならせる場合には、例えばＣｙ：Ｃｕ：Ｃｖ＝ｃ：ｄ：ｅとする必要があるが、このようにすることは製造プロセスの変動等を考慮すると好ましくない。例えば、第１のポリシリコンを下側電極、第２のポリシリコンを上側電極、第１、第２のポリシリコン間の絶縁膜を誘電体とするキャパシタを形成する場合を考える。この時、例えばＣｙとＣｖの比をｃ：ｅ＝１：０．３４３７５とするためには、上側電極のパターン形状の面積比をｃ：ｅ＝１：０．３４３７５とする必要がある。しかしながら整数の面積比を有するパターン形状を形成するのは容易だが、１：０．３４３７５のように整数ではない面積比を有するパターン形状を形成するのは困難であり、また形成できたとしても面積比が製造プロセスの変動等に大きく影響され、正確な印加電圧を生成するのが困難となる。
【００７４】
そこで本実施例では、ＬＳＢに対応するキャパシタの容量は同一とし（Ｃｙ＝Ｃｕ＝Ｃｖ）、電荷蓄積の際に使用する電圧を第１〜第３の電荷蓄積部３４０〜３４３の間で異ならせている。例えばＣＹ７〜ＣＹ０、ＣＵ７〜ＣＵ０、ＣＶ７〜ＣＶ０の電荷蓄積に使用する電圧をＶＹ、ＶＵ、ＶＶとした場合に、ＶＹ：ＶＵ：ＶＶ＝ｃ：ｄ：ｅとしている。このようにすることで、例えばＣＹ０、ＣＵ０、ＣＶ０の上側電極のパターン形状を同一にすることができ、これにより容易な設計が可能になると共に、得られる印加電圧に対する製造プロセス変動の影響等を最適化できる。なおこの場合にも、例えばＣＹ０、ＣＹ１の容量は異なることになるが、この容量比は整数となるため問題はない。
【００７５】
なお製造プロセスの変動に関係なく整数の容量比を得るためには、同一のパターン形状の上側電極を有するキャパシタを複数個並列に接続すればよい。
【００７６】
図１１に、電荷蓄積に使用する電圧を異ならせる構成の具体例を示す。図１１は、第３のＤ／Ａコンバータ３０４の具体例に相当する。また図１２に、図１１の回路の動作を表すタイミングチャート、図１３（Ａ）〜図１３（Ｃ）に真理値表を示す。
【００７７】
図１３（Ａ）に示すように、Ｙ７が０の場合には、スイッチＳＢ７がオンし電圧ＶＣが選択され、ＶＣ＝０Ｖである場合にはＣＹ７には電荷は蓄積されないことになる。但しＶＣは必ずしも０Ｖである必要はない。なおここでＶＢ-Y＞ＶＣであり、ＶＣは、ＶＢ-U1、ＶＢ-U2の中間電圧に相当し、更に、ＶＢ-Y−ＶＣ＞ＶＢ-U1−ＶＣ＝ＶＣ−ＶＢ-U2となっている（図１２参照）。
【００７８】
一方、Ｙ７が１の場合には、スイッチＳＡ７がオンし電圧ＶＢ-Yが選択され、ＣＹ７への電荷の蓄積はこのＶＢ-Yにより行われる。
【００７９】
図１３（Ｂ）に示すように、Ｕ７が０の場合にはスイッチＳＣ７がオンしＶＣが選択され、Ｕ７が１の場合にはスイッチＳＤ７がオンし、ＶＢ-U2が選択される。ＶＢ-U2はＶＣを基準にして負側の電圧である。またＵ７が１の場合には、２の補数形式のデジタルデータであるＤＵ１が負の数であることを意味する。２の補数形式で負の数を加算する場合、データを反転をすると共に１（ＬＳＢに相当）を加算する必要がある。そこで本実施例では、この１の加算をＣＵ７に蓄積した電荷により行っている。即ち本実施例では、ＭＳＢに相当するＣＵ７の容量をＣＵ０の容量と同一にすると共に、加算するデータが負である場合に、負側の電圧であるＶＢ-U2によりＣＵ７に電荷を蓄積している。
【００８０】
図１３（Ｃ）に示すように、Ｕ７、Ｕ６が共に０の場合には、スイッチＳＣ６がオンしＶＣが選択される。またＵ７が０、Ｕ６が１の場合には、スイッチＳＤ６がオンし、正側の電圧であるＶＢ-U1によりＣＵ６への電荷蓄積が行われ、正の数の加算が行われる。一方、Ｕ７が１、Ｕ６が０の場合には、スイッチＳＥ６がオンし、負側の電圧であるＶＢ-U2によりＣＵ６への電荷蓄積が行われ、負の数の加算が行われる。またＵ７、Ｕ６が共に１の場合には、ＶＣが選択される。
【００８１】
図１２に示すタイミングチャートでは、前半ではＤＹ１及びＤＵ１を共に０から７に変化させている。一方、後半ではＤＹ１は０から７に変化させているが、ＤＵ１は０から−７に変化させている。この時の、出力結果の一例がＶＢ１として示される。スイッチＳＳＹ７〜ＳＳＹ０、ＳＳＵ７〜ＳＳＵ０をオン・オフさせるＳＥＴ信号、スイッチＳＷＹ７〜ＳＷＹ０、ＳＷＵ７〜ＳＷＵ０をオン・オフさせるＥＮＢＬ信号は、図１２に示すように交互にＨ、Ｌとなる。この時、ＳＥＴ信号とＥＮＢＬ信号とを、ノンオーバラップの関係とすることが望ましい。
【００８２】
図１４に、第１〜第９のＤ／Ａコンバータ４００〜４１６の周辺回路である第１〜第６のラッチ４２０〜４３０、シフトレジスタ４６６の構成の一例を示し、また図１５に、これらの動作を説明するためのタイミングチャートを示す。図１５に示すように、第１の転送ライン４６０では、ＹＵＶ信号のデジタルデータＤＹ1、ＤＹ2、ＤＹ3、ＤＹ4・・・・ＤＹ2K-1、ＤＹ2K・・・・ＤＹ640が順次転送される。一方、第２の転送ライン４６２では、ＹＵＶ信号のデジタルデータＤＶ1、ＤＵ1、ＤＶ2、ＤＵ2・・・・ＤＶK、ＤＵK・・・・ＤＶ320、ＤＵ320が順次転送される。
【００８３】
第１のラッチ４２０は、第１の転送ライン４６０のＤＹ2K-1をラッチし、第２のラッチ４２２は、第２の転送ライン４６２のＤＶKを第１のラッチ４２０と略同時のタイミングでラッチする。より具体的には、シフトレジスタ４６６からの信号Ｂ１によりスイッチ４３２、４３４が同時にオンし、例えばデジタルデータＤＹ１、ＤＶ１が、各々、第１、第２のラッチ４２０、４２２にラッチされる。また第３のラッチ４２４は、第２の転送ライン４６２のＤＵKをラッチし、第４のラッチ４２６は、第１の転送ライン４６０のＤＹ2Kを第３のラッチ４２４と略同時のタイミングでラッチする。より具体的には、シフトレジスタ４６６からの信号Ｂ２によりスイッチ４３６、４３８が同時にオンし、例えばデジタルデータＤＵ１、ＤＹ２が、各々、第３、第４のラッチ４２４、４２６にラッチされる。そして第１〜第６のＤ／Ａコンバータ４００〜４１０は、第１〜第４のラッチ４２０〜４２６によりラッチされたＤＹ2K-1、ＤＶK、ＤＵK、ＤＹ2K、例えばＤＹ１、ＤＶ１、ＤＵ１、ＤＹ２に基づいて第１、第２の赤用、緑用、青用の印加電圧ＶＲ１、ＶＧ１、ＶＢ１、ＶＲ２、ＶＧ２、ＶＢ２を生成する。この場合、第１〜第６のＤ／Ａコンバータ４００〜４１０の構成は、図８、図９等に示した構成のものであることが特に望ましいが、これ以外の構成とすることも可能である。
【００８４】
図１５に示すようなタイミングでデータの転送及びラッチを行うことで、転送ライン、ラッチの数を最適化でき、装置の小規模化を図れる。即ち図１５に示すように、第１、第２の転送ライン４６０、４６２に無駄なくデータを流すことができ、また第１〜第６のＤ／Ａコンバータ４００〜４１０へのデータ転送も無駄なく行うことができる。
【００８５】
なお図１５においては、ＤＶ1、ＤＵ1、ＤＶ2、ＤＵ2・・・・ＤＶK、ＤＵK・・・・ＤＶ320、ＤＵ320の順でデータを転送しているが、ＤＶとＤＵの順序を入れ替えて、ＤＵ1、ＤＶ1、ＤＵ2、ＤＶ2・・・・ＤＵK、ＤＶK・・・・ＤＵ320、ＤＶ320の順でデータを転送しても構わない。またＹＵＶ４１１を使用する場合には、第１〜第４の赤用、青用、緑用の印加電圧毎に、即ち４画素×ＲＧＢ毎に、ＤＵ、ＤＶ用のラッチを各々１つずつ設ければよい。
【００８６】
図１６に、第１〜第６のＤ／Ａコンバータ４７０〜４８０、第１〜第４のラッチ４８２〜４８８及びシフトレジスタ４９０間の配線の更なる具体例を示す。図１６で特に特徴的なことは、例えばＶＲ-Y、ＶＲ-V1、ＶＲ-V2を、第１、第４のＤ／Ａコンバータ４７０、４７６で共通に使用している点である。更にＶＧ-Y〜ＶＧ-V2、ＶＢ-Y〜ＶＢ-U2、ＶＣもＤ／Ａコンバータ間で共通に使用している。図１１において説明したように、図１１の構成では、電圧ＶＢ-Y、ＶＣ、ＶＢ-U1、ＶＢ-U2の値を調整することで、ＤＹ１、ＤＵ１に乗算する係数の調整を行っている。このようにすることで、例えば図１１のキャパシタＣＹ６〜ＣＹ０とＣＵ６〜ＣＵ０とを、容量が同一で、同一パターン形状の上側電極を有するものとすることができる。なおＣＵ７は、ＣＹ０及びＣＵ０と同一になる。そして図１６では、例えばＶＲ-Y〜ＶＲ-V2を第１、第４のＤ／Ａコンバータ４７０、４７６で共通に使用することで、第１、第４のＤ／Ａコンバータ４７０、４７６に含まれるキャパシタを同一にできる。同様に、第２、第５のＤ／Ａコンバータ４７２、４７８間、第３、第６のＤ／Ａコンバータ４７４、４８０間においてもキャパシタを同一にできる。これによりＤ／Ａコンバータ等のレイアウトパターンを規則正しいものとすることができ、この結果、装置の小規模化を図れると共に、製造プロセスの変動等の影響を受けにくいデータドライバを提供できる。
【００８７】
（実施例４）
図１７に実施例４の構成の一例を示す。実施例４は、デジタルのＹＵＶをアナログのＲＧＢに変換するモード（以下、ＹＵＶモードと呼ぶ）と、デジタルのＲＧＢをアナログのＲＧＢに変換するモード（以下、ＲＧＢモードと呼ぶ）とを兼ね備えたデータドライバに関する実施例である。より具体的には図１７に示すように、実施例４では、ＲＧＢ信号のデジタルデータが更に与えられる。そしてデジタルデータＤＹ１、ＤＵ１、ＤＶ１、ＤＹ２に基づき印加電圧ＶＲ１、ＶＧ１、ＶＢ１、ＶＲ２、ＶＧ２、ＶＢ２を生成するＹＵＶモードと、デジタルデータＤＲ１、ＤＧ１、ＤＢ１、ＤＲ２、ＤＧ２、ＤＢ２に基づき印加電圧ＶＲ１、ＶＧ１、ＶＢ１、ＶＲ２、ＶＧ２、ＶＢ２を生成するＲＧＢモードとを備えている。
【００８８】
ＲＧＢモードの際には、第１〜第６のＤ／Ａコンバータ５００〜５１０に対して入力されるデータが以下のように切り替えられる。即ち、第１のＤ／Ａコンバータ５００に対しては、ＤＹ１、ＤＶ１の代わりにＤＲ１が入力される。また第２のＤ／Ａコンバータ５０２に対してはＤＹ１、ＤＵ１、ＤＶ１の代わりにＤＧ１が入力される。また第３のＤ／Ａコンバータ５０４に対してはＤＹ１、ＤＵ１の代わりにＤＢ１が入力される。同様に、第４、第５、第６のＤ／Ａコンバータ５０６、５０８、５１０に対しては、各々、ＤＹ２、ＤＶ１の代わりにＤＲ２が、ＤＹ２、ＤＵ１、ＤＶ１の代わりにＤＧ２が、ＤＹ２、ＤＵ１の代わりにＤＢ２が入力される。
【００８９】
以上の切り替え処理を更に詳細に説明すると以下のようになる。第１の転送ライン５３２では、対象とする画像信号がＲＧＢであるかＹＵＶであるかを判断するためのデータ（以下、ＲＧＢ／ＹＵＶデータと呼ぶ）が転送される。また第２の転送ライン５３４ではＤＲ、ＤＵ、ＤＶが転送され、第３の転送ライン５３６ではＤＧ、ＤＹが転送され、第４の転送ライン５３８ではＤＢが転送される。スイッチ５４０〜５４６は、シフトレジスタ５３０からのＢ１信号によりオンし、これにより第１〜第４の転送ライン５３２〜５３８に流れるデータが、ＲＧＢ／ＹＵＶ切替回路５２４及び第１〜第３のラッチ５１２〜５１６にラッチされる。またスイッチ５４８〜５５４は、シフトレジスタ５３０からのＢ２信号によりオンし、これにより第１〜第４の転送ライン５３２〜５３８に流れるデータが、ＲＧＢ／ＹＵＶ切替回路５２４及び第４〜第６のラッチ５１８〜５２２にラッチされる。
【００９０】
ＹＵＶモードの際には、第１、第２、第４、第５のラッチ５１２、５１４、５１８、５２０には、各々、ＤＵ１、ＤＹ１、ＤＶ１、ＤＹ２がラッチされる。またＲＧＢ／ＹＵＶ切替回路５２４の制御により、スイッチ５６０、５６２、５６４、５６６、５６８、５７０がオフになると共に、スイッチ５８０、５８２、５８４、５８６、５８８、５９０がオンになる。これにより図１４と同様の信号接続関係になり、図１４の場合と同様に、第１〜第６のＤ／Ａコンバータ５００〜５１０に所望のデジタルデータが入力される。そして、デジタルのＹＵＶからアナログの印加電圧ＶＲ１〜ＶＢ１、ＶＲ２〜ＶＢ２への変換処理が行われる。
【００９１】
一方、ＲＧＢモードの際には、第１〜第６のラッチ５１２〜５２２には、各々、ＤＲ１、ＤＧ１、ＤＢ１、ＤＲ２、ＤＧ２、ＤＢ２がラッチされる。またＲＧＢ／ＹＵＶ切替回路５２４の制御により、スイッチ５８０〜５９０がオフになると共に、スイッチ５６０〜５７０がオンになる。これにより、第１〜第６のＤ／Ａコンバータ５００〜５１０にＲＧＢのデジタルデータが入力される。そして、デジタルのＲＧＢからアナログの印加電圧ＶＲ１〜ＶＢ１、ＶＲ２〜ＶＢ２への変換処理が行われる。
【００９２】
本実施例によれば、デジタルのＹＵＶとデジタルのＲＧＢの両方を取り扱うことが可能となる。従って、ＹＵＶとＲＧＢとが混在しているようなマルチメディア端末、グラフィックアクセラレータ等から、Ｄ／Ａコンバータ等を介さずデジタルのＹＵＶとＲＧＢを直接受け取り、アナログの印加電圧を生成することが可能となる。これによりデータドライバの総てをデジタル系で形成することが可能となり、装置の低消費電力化、小規模化を図ることができる。
【００９３】
（実施例５）
実施例５は、データドライバを、ＴＦＴが形成される基板に一体形成する液晶表示装置に関する実施例である。図１８において、データドライバ６００は、上記実施例で説明したγ補正、ＹＵＶ／ＲＧＢ変換、ＹＵＶ及びＲＧＢの兼用等が可能なデータドライバである。図１８では、このデータドライバ６００及びゲートドライバ６０２と、アクティブマトリクス部６０８（ＴＦＴ６０４、６０６等がマトリクス状に配置されている）とが基板６１０上に一体形成されている。基板６１０上に一体形成することで、液晶表示装置の外形寸法を小型化でき、低コスト化が可能となる。
【００９４】
図１９（Ａ）〜図１９（Ｅ）に、ＣＭＯＳセルフアライン型のポリシリコンＴＦＴでデータドライバ６００等を形成し、ＬＤＤ型のポリシリコンＴＦＴでアクティブマトリクス部６０８を形成する場合の工程断面図を示す。図１９（Ａ）に示すように、ガラス基板７１上に基板からの不純物の拡散を防止するための絶縁膜を堆積させた後、ポリシリコン薄膜７２を堆積させる。このポリシリコン薄膜７２の結晶性を向上させることが、電界効果移動度の増加には必要となる。そこで、レーザーアニールや固相成長法等を用いてポリシリコン薄膜を再結晶化したり、アモルファスシリコン薄膜を結晶化してポリシリコン化したものを使用する。このポリシリコン膜７２を島状にパターニングした後、ゲート絶縁膜７３を堆積させる。
【００９５】
次に図１９（Ｂ）に示すように、ゲート電極７４を形成した後、ＮチャネルＴＦＴとなる部分をマスク材７５で覆い、ボロンイオンを高濃度でドーピングし、ＰチャネルＴＦＴのソース・ドレイン部を形成する。
【００９６】
次に図１９（Ｃ）に示すように、マスク材を除去して前面にリンイオンを低濃度でドーピングする。更に図１９（Ｄ）に示すように、ＰチャネルＴＦＴとなる部分と画素ＴＦＴのＬＤＤ部分を再びマスク材で覆い、リンイオンを高濃度でドーピングする。こうしてアクティブマトリクス部（画素部）のＴＦＴは、Ｎ型低抵抗ポリシリコン薄膜（ｎ＋ｐｏｌｙ−ｓｉ）からなるソース・ドレイン部とチャネル部との間にＮ型高抵抗ポリシリコン薄膜（ｎ−ｐｏｌｙ−ｓｉ）からなるＬＤＤ部が形成される構成となる。これによりアクティブマトリクス部のＴＦＴのオフ電流が十分低く抑えられ、クロストークの発生等を防止できる。
【００９７】
最後に、図１９（Ｅ）に示すように、層間絶縁膜７６を形成し、金属薄膜７７で配線を形成し、透明導電膜７９等で画素電極を形成し、パシベーション膜７８を形成すれば、データドライバ一体形成アクティブマトリクス基板が完成する。この基板に配向処理を施し、配向処理を同様に施した対向基板を数μｍのギャップを介して対向させ、液晶を封入すれば液晶表示装置が完成する。
【００９８】
（実施例６）
実施例６は、液晶表示装置と、この液晶表示装置に与える画像信号を出力する画像信号出力装置とを含む情報処理装置（マルチメディア端末等）に関する実施例であり、図２０にその構成の一例を示す。
【００９９】
液晶表示装置７００は、データドライバ７０２、７０４、ゲートドライバ７０６、及び、ＴＦＴ７０８等が形成されるアクティブマトリクス部７１０を含む。画像情報再生装置７２０としては、例えばＤＶＤ、ＣＤＲＯＭ、デジタルビデオ等が考えられる。画像情報再生装置７２０から出力された例えばＪＰＥＧ規格の静止画情報は静止画情報デコーダ７２２に入力される。静止画情報デコーダ７２２は、ＪＰＥＧ規格で圧縮等された静止画情報をデコードし、デジタルのＹＵＶ信号を出力する。同様に画像情報再生装置７２０から出力された例えばＭＰＥＧ規格の動画情報は動画情報デコーダ７２４に入力される。動画情報デコーダ７２４は、ＭＰＥＧ規格で圧縮等された動画情報をデコードし、デジタルのＹＵＶ信号を出力する。一方、コンピュータ処理画像記憶装置７２６としては、ＶＲＡＭ等が考えられる。このコンピュータ処理画像記憶装置７２６からは、デジタルのＲＧＢ信号が出力される。
【０１００】
第１の画像信号出力装置（画像情報再生装置７２０、静止画情報デコーダ７２２及び動画情報デコーダ７２４）から出力されたデジタルのＹＵＶ信号、並びに、第２の画像信号出力装置（コンピュータ処理画像記憶装置７２６）から出力されたデジタルのＲＧＢ信号は、画像信号セレクタ７２８に入力される。そしてＹＵＶ信号、ＲＧＢ信号のいずれかが選択され、データドライバ７０２、７０４に入力される。なお信号の入出力のタイミングの制御等は、ＲＧＢ／ＹＵＶタイミングコントローラ７３０、コンピュータ７３２により行われる。
【０１０１】
データドライバ７０２、７０４は、ＹＵＶ信号のデジタルデータが入力された場合には、これを赤、緑、青用のアナログの印加電圧に直接変換し出力し、ＲＧＢ信号のデジタルデータが入力された場合には、これを赤、緑、青用のアナログの印加電圧に変換し出力する手段を含む。このような手段としては、例えば図１７で説明した構成のものが特に望ましいが、これ以外の構成のものを採用することも可能である。そしてこのような手段をデータドライバ内に設けることにより、データドライバを総てデジタル系の回路で形成することが可能となり、装置の低消費電力化、小規模化等を図ることができる。
【０１０２】
なおデータドライバ７０２、７０４、ゲートドライバ７０６は、アクティブマトリクス部７１０が形成される基板に一体形成することが望ましい。更に、静止画情報デコーダ７２２、動画情報デコーダ７２４、画像信号セレクタ７２８、ＲＧＢ／ＹＵＶタイミングコントローラ７３０をデータドライバに内蔵させ、アクティブマトリクス部７１０が形成される基板に一体形成させることも可能である。
【０１０３】
なお本発明は上記実施例１〜６に限定されず本発明の要旨の範囲内で種々の変形実施が可能である。
【０１０４】
例えば上記実施例では、液晶のγ補正、ＹＵＶ／ＲＧＢ変換に本発明を適用した場合について説明したが、本発明はこれ以外の種々の変換処理に適用できる。
【０１０５】
また本発明は、データドライバ以外の表示素子駆動装置、液晶表示装置以外の表示装置、マルチメディア端末以外の情報処理装置にも適用できる。更に本発明は、薄膜トランジスタ、薄膜非線形素子（例えばＭＩＭ）等を用いたアクティブマトリクス型の液晶表示装置及びそのデータドライバのみならず、単純マトリクス型を含む総ての液晶表示装置及びそのデータドライバに適用できる。
【図面の簡単な説明】
【０１０６】
【図１】実施例１の構成を示す図である。
【図２】電荷蓄積部、接続部の具体的構成の一例を示す図である。
【図３】実施例２の構成を示す図である。
【図４】図４（Ａ）は印加電圧と液晶の透過率の関係を、図４（Ｂ）は、印加電圧とγ補正量の関係を示す図である。
【図５】図５（Ａ）は、画像デジタルデータと印加電圧の関係を、図５（Ｂ）は、画像デジタルデータと補正電圧の関係を示す図である。
【図６】電荷蓄積部と接続部の具体的な構成の一例を示す図である。
【図７】γ補正が可能なＤ／Ａコンバータをデータドライバに内蔵させた液晶表示装置の一例を示す図である。
【図８】実施例３の構成を示す図である。
【図９】第１〜第３のＤ／Ａコンバータの具体的構成の一例を示す図である。
【図１０】電荷蓄積部と接続部の具体的な構成の一例を示す図である。
【図１１】電荷蓄積に使用する電圧を異ならせる場合の具体的な構成を示す図である。
【図１２】図１１の構成の動作を説明するためのタイミングチャートである。
【図１３】図１３（Ａ）〜図１３（Ｃ）は、図１１の構成の動作を説明するための真理値表である。
【図１４】Ｄ／Ａコンバータの周辺回路の構成の例を示す図である。
【図１５】図１４の構成の動作を説明するためのタイミングチャートである。
【図１６】第１〜第６のＤ／Ａコンバータ、第１〜第４のラッチ及びシフトレジスタ間の配線の具体例を示す図である。
【図１７】実施例４の構成を示す図である。
【図１８】実施例５に係る液晶表示装置の構成を示す図である。
【図１９】図１９（Ａ）〜図１９（Ｅ）は、データドライバを基板に一体形成する場合の工程断面図の一例である。
【図２０】実施例６に係る情報処理装置の構成を示す図である。
【図２１】従来のデータドライバに内蔵されるＤ／Ａコンバータを示す図である。
【図２２】アナログ方式のデータドライバを用いてγ補正を行う場合の例を示す図である。
【図２３】従来のＹＵＶ／ＲＧＢ変換を説明するための図である。
【符号の説明】
【０１０７】
１００  表示素子駆動装置、１１０、１２０  Ｄ／Ａコンバータ、
１１２-1〜１１２-N  第１〜第Ｎの電荷蓄積部、
１１４-1〜１１４-N  第１〜第Ｎの接続部、
２００  Ｄ／Ａコンバータ、２０２  第１の電荷蓄積部、２０４  第２の電荷蓄積部、
２０６  第１の接続部、２０８  第２の接続部、２１２  画像デジタルデータラッチ、
２１４  補正デジタルデータ生成部、２１６  補正デジタルデータラッチ
【図１】
2007058229.tif 000003
【図２】
2007058229.tif 000004
【図３】
2007058229.tif 000005
【図４】
2007058229.tif 000006
【図５】
2007058229.tif 000007
【図６】
2007058229.tif 000008
【図７】
2007058229.tif 000009
【図８】
2007058229.tif 000010
【図９】
2007058229.tif 000011
【図１０】
2007058229.tif 000012
【図１１】
2007058229.tif 000013
【図１２】
2007058229.tif 000014
【図１３】
2007058229.tif 000015
【図１４】
2007058229.tif 000016
【図１５】
2007058229.tif 000017
【図１６】
2007058229.tif 000018
【図１７】
2007058229.tif 000019
【図１８】
2007058229.tif 000020
【図１９】
2007058229.tif 000021
【図２０】
2007058229.tif 000022
【図２１】
2007058229.tif 000023
【図２２】
2007058229.tif 000024
【図２３】
2007058229.tif 000025