(57)【要約】【課題】シリサイド形成領域の隣接するゲート電極の間隔が狭い場合でも、不純物拡散層の接合リークを増大させずに、シリサイド領域と非シリサイド領域の双方に素子を備えた半導体装置を製造する。【解決手段】シリサイド領域Ｒｓｉｌｉおよび非シリサイド領域Ｒｎｏｎに、複数のゲート電極１０３および各ゲート電極１０３から露出する半導体基板１０１に拡散層１０４を形成する拡散層形成工程（ａ）と、半導体基板１０１上に第１絶縁膜１０７を形成する第１絶縁膜形成工程（ｂ）と、非シリサイド領域Ｒｎｏｎの第１絶縁膜１０７を、不純物を添加して、第１絶縁膜１０７よりもエッチングレートが遅い第２絶縁膜１０７ｂを形成する第２絶縁膜形成工程（ｃ）と、異方性エッチングにより第１絶縁膜１０７を後退させた（ｄ）後に、ウェットエッチングによりシリサイド領域Ｒｓｉｌｉ上に残留する第１絶縁膜１０７ａを除去する工程を備える。【選択図】図１
2007201294.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、シリサイド素子を有するシリサイド領域、および非シリサイド素子を有する非シリサイド領域を形成する、半導体装置の製造方法において、
前記半導体基板上に複数のゲート電極を形成するゲート電極形成工程と、
前記ゲート電極から露出する半導体基板に、不純物拡散層を形成する拡散層形成工程と、
前記ゲート電極を含む前記半導体基板上に、第１絶縁膜を形成する第１絶縁膜形成工程と、
前記非シリサイド領域上に形成された前記第１絶縁膜に不純物を添加して第２絶縁膜を形成する第２絶縁膜形成工程と、
前記シリサイド領域上の前記第１絶縁膜を除去する第１絶縁膜除去工程と、
前記半導体基板上に、金属膜を堆積する金属膜堆積工程と、
前記シリサイド領域上の前記ゲート電極の表面および前記不純物拡散層の表面に金属シリサイド層を形成するシリサイド層形成工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２絶縁膜は、前記第１絶縁膜よりもエッチングレートが遅いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２絶縁膜形成工程の後、前記第１絶縁膜除去工程の前に、前記第２絶縁膜の表面をマスクして、前記シリサイド領域上の前記第１絶縁膜を後退させる第１絶縁膜エッチング工程をさらに備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記不純物は、少なくとも、ボロン、ＢＦ２または炭素のいずれかであって、
前記第２絶縁膜形成工程は、イオン注入法を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第２絶縁膜形成工程の後、前記第１絶縁膜除去工程の前に、熱処理を行うことにより前記不純物を前記第２絶縁膜中に拡散させることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１絶縁膜除去工程はウェットエッチングを用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
半導体基板上に、シリサイド素子を有するシリサイド領域、および非シリサイド素子を有する非シリサイド領域を形成する、半導体装置の製造方法において、
前記半導体基板上に複数のゲート電極を形成するゲート電極形成工程と、
前記ゲート電極から露出する半導体基板に、不純物拡散層を形成する拡散層形成工程と、
前記ゲート電極を含む前記半導体基板上に、第１絶縁膜を形成する第１絶縁膜形成工程と、
前記シリサイド領域上に形成された前記第１絶縁膜に不純物を添加して第２絶縁膜を形成する第２絶縁膜形成工程と、
前記シリサイド領域上の第２絶縁膜を除去する第２絶縁膜除去工程と、
前記半導体基板上に、金属膜を堆積する金属膜堆積工程と、
前記シリサイド領域上の前記ゲート電極の表面および前記不純物拡散層の表面に金属シリサイド層を形成するシリサイド層形成工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記第２絶縁膜は、前記第１絶縁膜よりもエッチングレートが早いことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２絶縁膜形成工程の後、前記第２絶縁膜除去工程の前に、前記第１絶縁膜の表面をマスクして、前記シリサイド領域上の前記第２絶縁膜を後退させる第２絶縁膜エッチング工程をさらに備えることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記不純物は、リンであって、
前記第２電極形成工程は、イオン注入法を用いることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１１】
前記第２絶縁膜形成工程の後、前記第２絶縁膜除去工程の前に、熱処理を行うことにより前記不純物を前記第２絶縁膜中に拡散させることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２絶縁膜除去工程はウェットエッチングを用いることを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は金属シリサイド層を有する半導体装置の製造方法に関するものであって、特に、サリサイド技術に関するものである。
【背景技術】
【０００２】
近年の半導体装置の製造方法においては、回路素子の高速化を実現するため、ゲート電極やソース／ドレイン領域の不純物拡散層に金属シリサイド層を形成して低抵抗化するサリサイドプロセスが用いられている。
【０００３】
一方、半導体素子を抵抗素子として使用する場合には、ゲート電極やソース／ドレイン領域の不純物拡散層をシリサイド化しない方が適している。そこで、同一の半導体基板上にシリサイド素子と非シリサイド素子の両方を形成する半導体装置の製造方法が用いられている（例えば、特許文献１参照）。
【０００４】
図６（ａ）〜（ｄ）および図７（ａ）は、従来のサリサイドプロセスによる半導体装置の製造方法の各工程を示す断面図である。
【０００５】
図６（ａ）〜（ｄ）および図７（ａ）において、左側はシリサイド素子を形成するシリサイド形成領域ＲＳｉｌｉを示し、右側は非シリサイド素子を形成する非シリサイド形成領域Ｒｎｏｎを示している。
【０００６】
ここでは、半導体基板１上のシリサイド形成領域Ｓｉｌｉに２つの近接するＦＥＴを形成し、非シリサイド形成領域Ｒｎｏｎに１つのＦＥＴを形成する場合について説明する。
【０００７】
まず、図６（ａ）に示すように、半導体基板１上に、ＬＯＣＯＳ分離法又はＳＴＩ分離法により、活性化させる領域を囲むように素子分離酸化膜２を形成する。次に、素子分離酸化膜２に囲まれた各活性領域に、熱酸化法により、ゲート酸化膜（図示せず）を成長させる。次に、ゲート酸化膜上に、ＣＶＤ法によりポリシリコン膜を成長させ、フォトリソグラフィー法及びドライエッチング法により、ポリシリコン膜をパターンニングしてゲート電極３を形成する。ここでは、シリサイド形成領域ＲＳｉｌｉに２つのゲート電極３を、非シリサイド形成領域Ｒｎｏｎに１つのゲート電極３を、それぞれ形成する。
【０００８】
次に、ＣＶＤ法及びエッチング技術を用いて、各ゲート電極３及びゲート酸化膜の側面にシリコン酸化膜からなる酸化膜サイドウォール５を形成する。次に、ＣＶＤ法及びエッチング技術を用いて、酸化膜サイドウォール５の側面にシリコン窒化膜からなる窒化膜サイドウォール６を形成する。次に、各ゲート電極３の両サイドの、半導体基板１の表面が露出している位置に、フォトリソグラフィー法及びイオン注入法により、高濃度の浅い不純物拡散層４を形成する。
【０００９】
次に、図６（ｂ）に示すように、ＣＶＤ法により、シリサイド反応を抑制するためのシリサイドプロテクション膜としてＣＶＤ酸化膜７を形成する。
【００１０】
次に、図６（ｃ）に示すように、非シリサイド形成領域Ｒｎｏｎにおいて、フォトリソグラフィー法により、ＣＶＤ酸化膜７の表面にレジスト８を形成する。その後、レジスト８をエッチングマスクとして、異方性エッチングにより、シリサイド形成領域ＲｓｉｌｉのＣＶＤ酸化膜７を除去する。このとき、シリサイド形成領域Ｒｓｉｌｉでは、窒化膜サイドウォール６の外側にさらにダブルサイドウォール７ａが形成される。その後、半導体基板１の表面の清浄を行う。
【００１１】
この窒化膜サイドウォール６の外側に形成されるダブルサイドウォール７ａは、不純物拡散層４上の領域の一部を覆う。特に、隣接するゲート電極３の間隔が狭い場合には、図６（ｃ）のシリサイド形成領域Ｒｓｉｌｉの２つのゲート電極３間のように、それらの窒化膜サイドウォール６に挟まれた不純物拡散層４上の領域が、このダブルサイドウォール７ａによって覆われる。
【００１２】
次に、レジスト８を除去した後、図６（ｄ）に示すように、スパッタ法等により、半導体基板１の表面全体にＮｉ、Ｃｏ又はＴｉ等からなる高融点金属膜９を堆積する。
【００１３】
次に、図７（ａ）に示すように、適当な熱処理を加えることにより、シリサイド形成領域Ｒｓｉｌｉにおける高融点金属膜９と、ゲート電極３及び不純物拡散層４との接触している部分のシリサイド化反応を行わせて、ゲート電極３上に金属シリサイド層１０ａを形成し、不純物拡散層４上に金属シリサイド層１０ｂを形成する。その後、選択エッチングにより、硫酸過水等を用いて、未反応の高融点金属膜９を除去する。
【００１４】
以上のような製造工程により、同一の半導体基板１上の、シリサイド形成領域Ｒｓｉｌｉにシリサイド素子を形成し、非シリサイド形成領域Ｒｎｏｎに非シリサイド素子を形成する。
【特許文献１】特開２００４−１４６６１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来のサリサイドプロセスによる半導体装置の製造方法では、シリサイド形成領域に形成する隣接するゲート電極の間隔が狭い場合には、シリサイド化反応が正常に行われなかったり、接合リークが増大するなどの問題があった。
【００１６】
以下に、この従来のサリサイドプロセスによる半導体装置の製造方法における問題について説明する。
【００１７】
図８（ａ）は、図６（ｂ）の工程でＣＶＤ酸化膜７を形成させた際の、半導体装置の断面図を示している。なお、図６（ｂ）と同じ構成部分には、同じ符号を用いている。
【００１８】
従来のサリサイドプロセスによる半導体装置の製造方法では、図６（ｂ）に示すＣＶＤ酸化膜７を形成する工程において、隣接するゲート電極３の間隔が一定の距離以下に狭くなると、その２つのゲート電極３に挟まれた領域のＣＶＤ酸化膜７の膜厚が厚くなる。
【００１９】
特に、図８（ａ）に示すように、隣接するゲート電極３のそれぞれの窒化膜サイドウォール６間の距離Ｌ１が、ＣＶＤ酸化膜厚Ｔ１の２倍よりも狭くなるような領域においては、両側から成長してきたＣＶＤ酸化膜７が接着し、狭ゲート電極３間のＣＶＤ酸化膜厚Ｔ２の厚膜化が顕著となる。Ｔ２／Ｔ１の膜厚比が、図６（ｃ）に示す工程における異方性エッチングのオーバーエッチング比よりも大きくなった場合、狭ゲート電極３間の不純物拡散層４上のＣＶＤ酸化膜７は、異方性エッチングでは除去しきれなくなる。これにより、図６（ｄ）に示す高融点金属膜９を堆積する工程において、狭ゲート電極３間の不純物拡散層４の上に存在するダブルサイドウォール７ａがシリサイドプロテクション膜として働き、図７（ａ）に示す工程で、シリサイド化反応が行われず、不純物拡散層抵抗の上昇や、コンタクト抵抗の上昇が発生してしまう。
【００２０】
一方、図６（ｃ）に示す異方性エッチングによりＣＶＤ酸化膜７を除去する工程において、シリサイド形成領域Ｒｓｉｌｉにおける狭ゲート電極３間のＣＶＤ酸化膜７を除去できる異方性エッチングのオーバーエッチング量を設定した場合、隣接するゲート電極３の間隔が広い領域の不純物拡散層４が過剰にエッチングされてしまう。
【００２１】
図８（ｂ）は、図６（ｃ）の工程において、シリサイド形成領域Ｒｓｉｌｉの狭ゲート電極３間のＣＶＤ酸化膜７を除去できるオーバーエッチング量を設定して異方性エッチングを行った場合の、図７（ａ）のシリサイド化反応を行わせる工程後の、半導体装置の断面図を示している。なお、図７（ａ）と同じ構成部分には、同じ符号を用いている。
【００２２】
図６（ｃ）の工程において、不純物拡散層４が過剰にエッチングされた場合には、隣接するゲート電極３の間隔が広い不純物拡散層４上にダメージ層が形成される。ダメージ層が形成された後にシリサイド化反応を行わせると、図８（ｂ）に示すように、異常成長した金属シリサイド層１０ｃが発生し、接合リークが増大してしまう。
【００２３】
また、図６（ｄ）に示す高融点金属膜９を堆積する工程の前の、図６（ｃ）に示す工程後にレジスト８を除去した際に、金属シリサイド層１０ｂを確保するために、狭ゲート電極３間に残留するＣＶＤ酸化膜７ａをウェットエッチングにより除去した場合には、非シリサイド形成領域ＲｎｏｎにおけるＣＶＤ酸化膜７の膜厚が減ってしまう。
【００２４】
すなわち、非シリサイド形成領域ＲｎｏｎにおけるＣＶＤ酸化膜７のエッチングレートは、狭ゲート電極３間に残留するＣＶＤ酸化膜７ａのエッチングレートと同じなので、ＣＶＤ酸化膜７ａを除去するために必要な分だけ、非シリサイド形成領域ＲｎｏｎにおけるＣＶＤ酸化膜７の膜厚が減ってしまう。これにより、この場合には、非シリサイド形成領域Ｒｎｏｎにおけるシリサイドプロテクション膜としてのＣＶＤ酸化膜７の膜厚が確保できなくなってしまう。
【００２５】
本発明は、上述した従来の課題を解決するもので、シリサイド形成領域の隣接するゲート電極の間隔が狭い場合でも、不純物拡散層の接合リークを増大させずに、同一の半導体基板上にシリサイド素子と非シリサイド素子の両方を形成できる、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２６】
上述した課題を解決するために、第１の本発明は、半導体基板上に、シリサイド素子を有するシリサイド領域、および非シリサイド素子を有する非シリサイド領域を形成する、半導体装置の製造方法において、前記半導体基板上に複数のゲート電極を形成するゲート電極形成工程と、前記ゲート電極から露出する半導体基板に、不純物拡散層を形成する拡散層形成工程と、前記ゲート電極を含む前記半導体基板上に、第１絶縁膜を形成する第１絶縁膜形成工程と、前記非シリサイド領域上に形成された前記第１絶縁膜に不純物を添加して第２絶縁膜を形成する第２絶縁膜形成工程と、前記シリサイド領域上の前記第１絶縁膜を除去する第１絶縁膜除去工程と、前記半導体基板上に、金属膜を堆積する金属膜堆積工程と、前記シリサイド領域上の前記ゲート電極の表面および前記不純物拡散層の表面に金属シリサイド層を形成するシリサイド層形成工程と、を備えることを特徴とする半導体装置の製造方法である。
【００２７】
また、第２の本発明は、前記第２絶縁膜は、前記第１絶縁膜よりもエッチングレートが遅いことを特徴とする第１の本発明の半導体装置の製造方法である。
【００２８】
また、第３の本発明は、前記第２絶縁膜形成工程の後、前記第１絶縁膜除去工程の前に、前記第２絶縁膜の表面をマスクして、前記シリサイド領域上の前記第１絶縁膜を後退させる第１絶縁膜エッチング工程をさらに備えることを特徴とする第１の本発明の半導体装置の製造方法である。
【００２９】
また、第４の本発明は、前記不純物は、少なくとも、ボロン、ＢＦ２または炭素のいずれかであって、前記第２絶縁膜形成工程は、イオン注入法を用いることを特徴とする第１の本発明の半導体装置の製造方法である。
【００３０】
また、第５の本発明は、前記第２絶縁膜形成工程の後、前記第１絶縁膜除去工程の前に、熱処理を行うことにより前記不純物を前記第２絶縁膜中に拡散させることを特徴とする第４の本発明の半導体装置の製造方法である。
【００３１】
また、第６の本発明は、前記第１絶縁膜除去工程はウェットエッチングを用いることを特徴とする第１の本発明の半導体装置の製造方法である。
【００３２】
また、第７の本発明は、半導体基板上に、シリサイド素子を有するシリサイド領域、および非シリサイド素子を有する非シリサイド領域を形成する、半導体装置の製造方法において、前記半導体基板上に複数のゲート電極を形成するゲート電極形成工程と、前記ゲート電極から露出する半導体基板に、不純物拡散層を形成する拡散層形成工程と、前記ゲート電極を含む前記半導体基板上に、第１絶縁膜を形成する第１絶縁膜形成工程と、前記シリサイド領域上に形成された前記第１絶縁膜に不純物を添加して第２絶縁膜を形成する第２絶縁膜形成工程と、前記シリサイド領域上の第２絶縁膜を除去する第２絶縁膜除去工程と、前記半導体基板上に、金属膜を堆積する金属膜堆積工程と、前記シリサイド領域上の前記ゲート電極の表面および前記不純物拡散層の表面に金属シリサイド層を形成するシリサイド層形成工程と、を備えることを特徴とする半導体装置の製造方法である。
【００３３】
また、第８の本発明は、前記第２絶縁膜は、前記第１絶縁膜よりもエッチングレートが早いことを特徴とする第７の本発明の半導体装置の製造方法である。
【００３４】
また、第９の本発明は、前記第２絶縁膜形成工程の後、前記第２絶縁膜除去工程の前に、前記第１絶縁膜の表面をマスクして、前記シリサイド領域上の前記第２絶縁膜を後退させる第２絶縁膜エッチング工程をさらに備えることを特徴とする第７の本発明の半導体装置の製造方法である。
【００３５】
また、第１０の本発明は、前記不純物は、リンであって、前記第２電極形成工程は、イオン注入法を用いることを特徴とする第７の本発明の半導体装置の製造方法である。
【００３６】
また、第１１の本発明は、前記第２絶縁膜形成工程の後、前記第２絶縁膜除去工程の前に、熱処理を行うことにより前記不純物を前記第２絶縁膜中に拡散させることを特徴とする第１０の本発明の半導体装置の製造方法である。
【００３７】
また、第１２の本発明は、前記第２絶縁膜除去工程はウェットエッチングを用いることを特徴とする第７の本発明の半導体装置の製造方法である。
【発明の効果】
【００３８】
本発明により、シリサイド形成領域の隣接するゲート電極の間隔が狭い場合でも、不純物拡散層の接合リークを増大させずに、同一の半導体基板上にシリサイド素子と非シリサイド素子の両方を形成できる、半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００４０】
（実施の形態１）
図１（ａ）〜（ｄ）および図２（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００４１】
図１（ａ）〜（ｄ）および図２（ａ）〜（ｃ）において、左側はシリサイド素子を形成するシリサイド形成領域Ｒｓｉｌｉを示し、右側は非シリサイド素子を形成する非シリサイド形成領域Ｒｎｏｎを示している。
【００４２】
ここでは、半導体基板１０１上のシリサイド形成領域Ｓｉｌｉに２つの近接するＦＥＴを形成し、非シリサイド形成領域Ｒｎｏｎに１つのＦＥＴを形成する場合について説明する。
【００４３】
また図３は、図１（ｂ）の工程における、シリサイド形成領域Ｒｓｉｌｉに形成する２つのゲート電極３間の部分の拡大断面を示す模式図である。
【００４４】
図１〜図３を用いて、本実施の形態１の半導体装置の製造方法について説明する。
【００４５】
まず、図１（ａ）に示すように、半導体基板１０１上に、ＬＯＣＯＳ分離法又はＳＴＩ分離法により、活性化させる領域を囲むように素子分離酸化膜１０２を形成する。次に、素子分離酸化膜１０２に囲まれた各活性領域に、熱酸化法により、ゲート酸化膜（図示せず）を成長させる。次に、ゲート酸化膜上に、ＣＶＤ法により、ポリシリコン膜を成長させ、フォトリソグラフィー法及びドライエッチング法により、ポリシリコン膜をパターンニングしてゲート電極１０３を形成する。ここでは、シリサイド形成領域ＲＳｉｌｉに２つのゲート電極１０３を、非シリサイド形成領域Ｒｎｏｎに１つのゲート電極１０３を、それぞれ形成する。
【００４６】
次に、ＣＶＤ法及びエッチング技術を用いて、各ゲート電極１０３及びゲート酸化膜の側面にシリコン酸化膜からなる酸化膜サイドウォール１０５を形成する。次に、ＣＶＤ法及びエッチング技術を用いて、酸化膜サイドウォール１０５の側面にシリコン窒化膜からなる窒化膜サイドウォール１０６を形成する。次に、各ゲート電極１０３の両サイドの、半導体基板１０１が露出している位置に、フォトリソグラフィー法及びイオン注入法により、高濃度の浅い不純物拡散層１０４を形成する。
【００４７】
次に、図１（ｂ）に示すように、５００℃以下のＣＶＤ法によりＣＶＤ酸化膜１０７を堆積する。なお、ＣＶＤ酸化膜１０７が、本発明の第１絶縁膜の一例にあたり、このＣＶＤ酸化膜１０７を堆積する工程が、本発明の第１絶縁膜形成工程の一例にあたる。
【００４８】
このとき、隣接する２つのゲート電極１０３の各窒化膜サイドウォール１０６間の距離がＣＶＤ酸化膜１０７の膜厚の２倍よりも小さい場合には、両側から成長してきたＣＶＤ酸化膜１０７が接着し、２つのゲート電極１０３間の不純物拡散層１０４上のＣＶＤ酸化膜１０７は厚くなる。
【００４９】
図３に示すように、ゲート電極１０３上のＣＶＤ酸化膜厚をＴ１１、２つのゲート電極１０３の窒化膜サイドウォール１０６間の距離をＬ１１、窒化膜サイドウォール１０６のテーパー角をθ、ＣＶＤ酸化膜１０７の側壁被膜率（カバレッジ）をＣ１１とすると、２つのゲート電極１０３間の不純物拡散層１０４上のＣＶＤ酸化膜厚Ｔ１２は、（１）式で近似できる。
【００５０】
Ｔ１２＝（Ｔ１１×Ｃ１１−Ｌ１１／２）×ｔａｎθ  ・・・  （１）
ここでは、ＣＶＤ酸化膜厚Ｔ１１を５０ｎｍ、窒化膜サイドウォール１０６間の距離Ｌ１１を７０ｎｍ、窒化膜サイドウォール１０６のテーパー角θを８０度、ＣＶＤ酸化膜１０７のカバレッジＣ１１を１００％と仮定すると、２つのゲート電極１０３間の不純物拡散層１０４上のＣＶＤ酸化膜厚Ｔ１２は８５ｎｍとなる。
【００５１】
次に、図１（ｃ）に示すように、シリサイド形成領域Ｒｓｉｌｉにおいて、フォトリソグラフィー法により、ＣＶＤ酸化膜１０７の表面にレジスト１０８ａを形成する。その後、レジスト１０８ａを注入マスクとして、イオン注入法により、非シリサイド形成領域Ｒｎｏｎに堆積させたＣＶＤ酸化膜１０７にボロンを注入し、ＣＶＤ酸化膜１０７ｂに変質させる。
【００５２】
なお、上記のＣＶＤ酸化膜１０７をＣＶＤ酸化膜１０７ｂに変質させる工程が、本発明の第２絶縁膜形成工程の一例にあたり、ＣＶＤ酸化膜１０７ｂが、本発明の第２絶縁膜の一例にあたる。
【００５３】
次に、レジスト１０８ａを除去した後、熱処理を加え、非シリサイド形成領域ＲｎｏｎにおけるＣＶＤ酸化膜１０７ｂ中に不純物を拡散させる。その後、図１（ｄ）に示すように、非シリサイド形成領域Ｒｎｏｎにおいて、フォトリソグラフィー法により、ＣＶＤ酸化膜１０７ｂの表面にレジスト１０８ｂを形成する。その後、レジスト１０８ｂをエッチングマスクとして、シリサイド形成領域ＲｓｉｌｉのＣＶＤ酸化膜１０７を異方性エッチングで除去する。異方性エッチングは、不純物拡散層１０４にダメージを与えないようにＣＶＤ酸化膜１０７の膜厚５０ｎｍに対して、ジャストエッチングを行う。このとき、シリサイド形成領域Ｒｓｉｌｉにおける窒化膜サイドウォール１０６間の距離Ｌ１１が７０ｎｍの領域では、ＣＶＤ酸化膜１０７が完全には除去されず、３５ｎｍのＣＶＤ酸化膜１０７ａが残留する。
【００５４】
なお、上記の異方性エッチングによりシリサイド形成領域ＲｓｉｌｉのＣＶＤ酸化膜１０７を後退させる工程が、本発明の第１絶縁膜エッチング工程の一例にあたる。
【００５５】
次に、図２（ａ）に示すように、レジスト１０８ｂを除去した後、シリサイド形成領域Ｒｓｉｌｉに残留するＣＶＤ酸化膜１０７ａをウェットエッチングで除去する。このとき、非シリサイド形成領域ＲｎｏｎにおけるＣＶＤ酸化膜１０７ｂのウェットエッチングレートはシリサイド形成領域ＲｓｉｌｉにおけるＣＶＤ酸化膜１０７ａに比べ遅いため、シリサイド形成領域Ｒｓｉｌｉにおける近接する２つのゲート電極１０３間に残留したＣＶＤ酸化膜１０７ａに対し、十分なオーバーエッチを実施しても、非シリサイド形成領域ＲｎｏｎにおけるＣＶＤ酸化膜１０７ｂは残留する。上記した窒化膜サイドウォール１０６間の距離が７０ｎｍとなる場合を例にとると、残留した３５ｎｍのＣＶＤ酸化膜１０７ａに対し、５０％程度のオーバーエッチを実施しても、非シリサイド形成領域ＲｎｏｎのＣＶＤ酸化膜１０７ｂは残留する。
【００５６】
なお、このウェットエッチングによりシリサイド形成領域Ｒｓｉｌｉに残留するＣＶＤ酸化膜１０７ａを除去する工程が、本発明の第１絶縁膜除去工程の一例にあたる。
【００５７】
次に、図２（ｂ）に示すように、スパッタ法により、半導体基板１０１の表面全体にＮｉ、Ｃｏ又はＴｉ等からなる高融点金属膜１０９を堆積する。
【００５８】
次に、図２（ｃ）に示すように、適切な熱処理を加えることにより、シリサイド形成領域Ｒｓｉｌｉにおける高融点金属膜１０９と、ゲート電極１０３及び不純物拡散層１０４との接触している部分のシリサイド化反応を行わせ、ゲート電極１０３上に金属シリサイド層１１０ａと、不純物拡散層１０４上に金属シリサイド層１１０ｂを形成する。このとき、非シリサイド形成領域ＲｎｏｎにおいてはＣＶＤ酸化膜１０７ｂがシリサイドプロテクション膜として働くため、シリサイド化を防止することができる。その後、硫酸過水等の選択エッチングにより、未反応の高融点金属膜１０９を除去する。
【００５９】
このようにして、同一の半導体基板１０１上の、シリサイド形成領域Ｒｓｉｌｉにシリサイド素子を形成し、非シリサイド形成領域Ｒｎｏｎに非シリサイド素子を形成する。
【００６０】
本実施の形態１の半導体装置の製造方法によると、ＣＶＤ酸化膜１０７よりも相対的にエッチングレートの遅いＣＶＤ酸化膜１０７ｂが、近接したゲート電極１０３間に残留したＣＶＤ酸化膜１０７ａ除去時のエッチングストッパー及びシリサイド化反応時のマスクとして機能するため、シリサイド領域における狭ゲート電極間の金属シリサイド層の確保と、非シリサイド領域におけるシリサイド化反応防止とを両立させることができる。
【００６１】
また、本実施の形態１の半導体装置の製造方法では、図１（ｄ）のシリサイド形成領域ＲｓｉｌｉのＣＶＤ酸化膜１０７を異方性エッチングで除去する工程において、不純物拡散層１０４にダメージを与えないようにＣＶＤ酸化膜１０７の膜厚に対してジャストエッチングを行うので、不純物拡散層１０４の接合リークの増大も生じさせない。
【００６２】
なお、図１（ｃ）に示す工程において、非シリサイド形成領域ＲｎｏｎのＣＶＤ酸化膜１０７へドーパントする不純物としてボロンを使用したが、ＢＦ２又は炭素等を用いても同様の効果が得られる。
【００６３】
また、本実施の形態１においては、ウェットエッチングによりＣＶＤ酸化膜１０７ａを除去する第１絶縁膜除去工程の前に、異方性エッチングによりＣＶＤ酸化膜１０７をジャストエッチングする第１絶縁膜エッチング工程を行うこととしたが、ＣＶＤ酸化膜１０７をＣＶＤ酸化膜１０７ｂに変質させた第２絶縁膜形成工程の後に、第１絶縁膜エッチング工程を行わずに、第１絶縁膜除去工程を行うようにしてもよい。このようにした場合にも、ＣＶＤ酸化膜１０７よりもＣＶＤ酸化膜１０７ｂの方がエッチングレートが遅いので、同様の効果が得られる。
【００６４】
（実施の形態２）
図４（ａ）〜（ｄ）および図５（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造方法の各工程を示す断面図である。なお、図１および図２と同じ構成部分には、同じ符号を用いている。
【００６５】
図４（ａ）〜（ｄ）および図５（ａ）〜（ｃ）において、左側はシリサイド素子を形成するシリサイド形成領域Ｒｓｉｌｉを示し、右側は非シリサイド素子を形成する非シリサイド形成領域Ｒｎｏｎを示している。実施の形態１と同様に、ここでは、半導体基板１上のシリサイド形成領域Ｓｉｌｉに２つの近接するＦＥＴを形成し、非シリサイド形成領域Ｒｎｏｎに１つのＦＥＴを形成する場合について説明する。
【００６６】
図４および図５を用いて、本実施の形態２の半導体装置の製造方法について説明する。
【００６７】
まず、図４（ａ）に示すように、半導体基板１０１上に、ＬＯＣＯＳ分離法又はＳＴＩ分離法により、活性化させる領域を囲むように素子分離酸化膜１０２を形成する。次に、素子分離酸化膜１０２に囲まれた各活性領域に、熱酸化法により、ゲート酸化膜（図示せず）を成長させる。次に、ゲート酸化膜上に、ＣＶＤ法により、ポリシリコン膜を成長させ、フォトリソグラフィー法及びドライエッチング法により、ポリシリコン膜をパターンニングしてゲート電極１０３を形成する。ここでは、シリサイド形成領域ＲＳｉｌｉに２つのゲート電極１０３を、非シリサイド形成領域Ｒｎｏｎに１つのゲート電極１０３を、それぞれ形成する。
【００６８】
次に、ＣＶＤ法及びエッチング技術を用いて、各ゲート電極１０３及びゲート酸化膜の側面にシリコン酸化膜からなる酸化膜サイドウォール１０５を形成する。次に、ＣＶＤ法及びエッチング技術を用いて、酸化膜サイドウォール１０５の側面にシリコン窒化膜からなる窒化膜サイドウォール１０６を形成する。次に、各ゲート電極１０３の両サイドの、半導体基板１０１が露出している位置に、フォトリソグラフィー法及びイオン注入法により、高濃度の浅い不純物拡散層１０４を形成する。
【００６９】
次に、図４（ｂ）に示すように、５００℃以下のＣＶＤ法によりＣＶＤ酸化膜２０１を堆積する。このとき、隣接する２つのゲート電極１０３の各窒化膜サイドウォール１０６間の距離がＣＶＤ酸化膜２０１の膜厚の２倍よりも小さい場合には、両側から成長してきたＣＶＤ酸化膜２０１が接着し、２つのゲート電極１０３間の不純物拡散層１０４上のＣＶＤ酸化膜２０１は厚くなる。
【００７０】
次に、図４（ｃ）に示すように、非シリサイド形成領域Ｒｎｏｎにおいて、フォトリソグラフィー法により、ＣＶＤ酸化膜２０１の表面にレジスト１０８を形成する。その後、レジスト１０８を注入マスクとして、イオン注入法により、シリサイド形成領域Ｒｓｉｌｉに堆積させたＣＶＤ酸化膜２０１にリンを注入し、ＣＶＤ酸化膜２０１ｂに変質させる。
【００７１】
なお、上記のＣＶＤ酸化膜２０１をＣＶＤ酸化膜２０１ｂに変質させる工程が、本発明の第２絶縁膜形成工程の一例にあたり、ＣＶＤ酸化膜２０１ｂが、本発明の第２絶縁膜の一例にあたる。
【００７２】
次に、レジスト１０８を除去した後、熱処理を加え、シリサイド形成領域ＲｓｉｌｉにおけるＣＶＤ酸化膜２０１ｂ中に不純物を拡散させる。その後、非シリサイド形成領域Ｒｎｏｎにおいて、フォトリソグラフィー法により、ＣＶＤ酸化膜２０１の表面に再度レジストを形成した後、そのレジストをエッチングマスクとして、シリサイド形成領域ＲｓｉｌｉにおけるＣＶＤ酸化膜２０１ｂを異方性エッチングで除去する。異方性エッチングは、不純物拡散層１０４にダメージを与えないようにＣＶＤ酸化膜２０１ｂの膜厚に対して、ジャストエッチングを行う。このとき、図４（ｄ）に示すように、シリサイド形成領域Ｒｓｉｌｉにおける２つの近接したゲート電極１０３間では、ＣＶＤ酸化膜２０１ｂが完全には除去されず、ＣＶＤ酸化膜２０１ｃが残留する。そして、レジストを除去する。
【００７３】
なお、上記の異方性エッチングによりシリサイド形成領域ＲｓｉｌｉのＣＶＤ酸化膜２０１ｂを後退させる工程が、本発明の第２絶縁膜エッチング工程の一例にあたる。
【００７４】
次に、図５（ａ）に示すように、シリサイド形成領域ＲｓｉｌｉにおけるＣＶＤ酸化膜２０１ｃをウェットエッチングで除去する。このとき、非シリサイド形成領域ＲｎｏｎにおけるＣＶＤ酸化膜２０１のウェットエッチングレートはシリサイド形成領域ＲｓｉｌｉにおけるＣＶＤ酸化膜２０１ｃに比べ遅いため、シリサイド形成領域Ｒｓｉｌｉにおける近接する２つのゲート電極１０３間に残留したＣＶＤ酸化膜２０１ｃに対し、十分なオーバーエッチを実施しても、非シリサイド形成領域ＲｎｏｎにはＣＶＤ酸化膜２０１ａとして残留する。
【００７５】
なお、このウェットエッチングによりシリサイド形成領域Ｒｓｉｌｉに残留するＣＶＤ酸化膜２０１ｃを除去する工程が、本発明の第２絶縁膜除去工程の一例にあたる。
【００７６】
次に、図５（ｂ）に示すように、スパッタ法により、半導体基板１０１の表面全体にＮｉ、Ｃｏ又はＴｉ等からなる高融点金属膜１０９を堆積する。
【００７７】
次に、図５（ｃ）に示すように、適切な熱処理を加えることにより、シリサイド形成領域Ｒｓｉｌｉにおける高融点金属膜１０９と、ゲート電極１０３及び不純物拡散層１０４との接触している部分のシリサイド化反応を行わせ、ゲート電極１０３上に金属シリサイド層１１０ａと、不純物拡散層１０４上に金属シリサイド層１１０ｂを形成する。このとき、非シリサイド形成領域ＲｎｏｎにおいてはＣＶＤ酸化膜２０１ａがシリサイドプロテクション膜として働くため、シリサイド化を防止することができる。その後、硫酸過水等の選択エッチングにより、未反応の高融点金属膜１０９を除去する。
【００７８】
このようにして、同一の半導体基板１０１上の、シリサイド形成領域Ｒｓｉｌｉにシリサイド素子を形成し、非シリサイド形成領域Ｒｎｏｎに非シリサイド素子を形成する。
【００７９】
本実施の形態２の半導体装置の製造方法によると、シリサイド形成領域ＲｓｉｌｉのＣＶＤ酸化膜２０１ｂのエッチングレートを非シリサイド形成領域のＣＶＤ酸化膜２０１のエッチングレートよりも速くすることで、ＣＶＤ酸化膜２０１ｃよりも相対的にエッチングレートの遅いＣＶＤ酸化膜２０１が、近接したゲート電極１０３間に残留したＣＶＤ酸化膜２０１ｃ除去時のエッチングストッパー及びシリサイド化反応時のマスクとして機能するため、シリサイド領域に残留するＣＶＤ酸化膜２０１ｃの除去と非シリサイド領域のＣＶＤ酸化膜２０１ａの確保を両立させ、シリサイド領域における狭ゲート電極間の金属シリサイド層の確保と、非シリサイド領域におけるシリサイド化反応防止とを両立させることができる。
【００８０】
また、本実施の形態２の半導体装置の製造方法では、図４（ｄ）のシリサイド形成領域ＲｓｉｌｉのＣＶＤ酸化膜２０１ｂを異方性エッチングで除去する工程において、不純物拡散層１０４にダメージを与えないようにＣＶＤ酸化膜２０１ｂの膜厚に対してジャストエッチングを行うので、不純物拡散層１０４の接合リークの増大も生じさせない。
【００８１】
また、本実施の形態２においては、ウェットエッチングによりＣＶＤ酸化膜２０１ｃを除去する第２絶縁膜除去工程の前に、異方性エッチングによりＣＶＤ酸化膜２０１ｂをジャストエッチングする第２絶縁膜エッチング工程を行うこととしたが、ＣＶＤ酸化膜２０１をＣＶＤ酸化膜２０１ｂに変質させた第２絶縁膜形成工程の後に、第２絶縁膜エッチング工程を行わずに、第２絶縁膜除去工程を行うようにしてもよい。このようにした場合にも、ＣＶＤ酸化膜２０１よりもＣＶＤ酸化膜２０１ｂの方がエッチングレートが早いので、同様の効果が得られる。
【００８２】
なお、各実施の形態では、同一の半導体基板上の、シリサイド形成領域に近接する２つのＦＥＴと非シリサイド領域に１つのＦＥＴを形成させる部分について説明したが、ＦＥＴに限らず、シリサイド領域に近接するＦＥＴ以外のシリサイド素子を形成させる場合にも本発明の半導体装置の製造方法を適用できる。
【００８３】
また、同一半導体基板上に、シリサイド形成領域および非シリサイド形成領域がそれぞれ複数あってもよく、少なくとも同じシリサイド形成領域内に近接するシリサイド素子があれば、本発明の半導体装置の製造方法を適用できる。
【産業上の利用可能性】
【００８４】
本発明にかかる半導体装置の製造方法は、シリサイド形成領域の隣接するゲート電極の間隔が狭い場合でも、不純物拡散層の接合リークを増大させずに、同一の半導体基板上にシリサイド素子と非シリサイド素子の両方を形成できる効果を有し、金属シリサイド層が設けられる半導体装置の製造方法等に有用である。
【図面の簡単な説明】
【００８５】
【図１】本発明の実施の形態１に係る半導体装置の製造方法の工程を示す断面図
【図２】本発明の実施の形態１に係る半導体装置の製造方法の工程を示す断面図
【図３】本発明の実施の形態１に係る半導体装置の、図１（ｂ）の工程における、シリサイド形成領域に形成する２つのゲート電極間の部分の拡大断面を示す模式図
【図４】本発明の実施の形態２に係る半導体装置の製造方法の工程を示す断面図
【図５】本発明の実施の形態２に係る半導体装置の製造方法の工程を示す断面図
【図６】従来の半導体装置の製造方法の工程を示す断面図
【図７】従来の半導体装置の製造方法の工程を示す断面図
【図８】従来の半導体装置の課題を示す断面図
【符号の説明】
【００８６】
１０１  半導体基板
１０２  素子分離酸化膜
１０３  ゲート電極
１０４  不純物拡散層
１０５  酸化膜サイドウォール
１０７、１０７ａ、１０７ｂ  ＣＶＤ酸化膜
１０８、１０８ａ、１０８ｂ  レジスト
１０９  高融点金属膜
１１０ａ、１１０ｂ  金属シリサイド層
２０１、２０１ａ、２０１ｂ、２０１ｃ  ＣＶＤ酸化膜
Ｌ１１  窒化膜サイドウォール間距離
θ  窒化膜サイドウォールテーパー角
Ｔ１１  ＣＶＤ酸化膜厚
Ｔ１２  ＣＶＤ酸化膜厚
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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