(57)【要約】【課題】低電界ではトンネル電流が流れ難く、かつ、高電界ではトンネル電流が流れ易いトンネル絶縁膜を有してなり、電気的特性の向上が図られた記憶素子を備える半導体装置を提供する。【解決手段】半導体装置１５を半導体基板１、トンネル絶縁膜５、および電荷蓄積層６などから構成する。トンネル絶縁膜５は半導体基板１の表面上に設けられている。トンネル絶縁膜５を介して半導体基板１から供給される電荷が蓄えられる電荷蓄積層６は、トンネル絶縁膜５上に少なくとも１つ設けられている。トンネル絶縁膜５のうち少なくとも半導体基板１との界面付近の一部４には、電子ポテンシャルが半導体基板１のフェルミレベルよりも高い電荷トラップ準位が設けられている。【選択図】      図４
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられているとともに、前記トンネル絶縁膜を介して前記半導体基板から供給される電荷が蓄えられる少なくとも１つの電荷蓄積層と、
を具備してなり、前記トンネル絶縁膜のうち少なくとも前記半導体基板との界面付近の一部に電子ポテンシャルが前記半導体基板のフェルミレベルよりも高い電荷トラップ準位が設けられていることを特徴とする半導体装置。
【請求項２】
表層部に不純物拡散層が形成された半導体基板と、
前記半導体基板の表面上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられているとともに、前記トンネル絶縁膜を介して前記半導体基板から供給される電荷が蓄えられる少なくとも１つの電荷蓄積層と、
を具備してなり、前記トンネル絶縁膜の一部に電子ポテンシャルが前記半導体基板のフェルミレベルよりも高い電荷トラップ準位が設けられており、前記電荷トラップ準位は前記トンネル絶縁膜のうち少なくとも前記半導体基板との界面付近において前記不純物拡散層の少なくとも一部を覆う領域内に設けられているとともに、さらに前記電荷蓄積層の下方かつ前記トンネル絶縁膜の膜厚方向の中間部にも設けられていることを特徴とする半導体装置。
【請求項３】
前記半導体基板との界面付近において前記不純物拡散層の少なくとも一部を覆う領域内に設けられている前記電荷トラップ準位と、前記電荷蓄積層の下方かつ前記トンネル絶縁膜の膜厚方向の中間部に設けられている前記電荷トラップ準位とは、互いに分離されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板の表面を覆ってトンネル絶縁膜を設け、
このトンネル絶縁膜のうち少なくとも前記半導体基板との界面付近の一部に電子ポテンシャルが前記半導体基板のフェルミレベルよりも高い電荷トラップ準位を設け、
前記トンネル絶縁膜上に少なくとも１つの電荷蓄積層を設け、
この電荷蓄積層に前記トンネル絶縁膜を介して電荷を供給する不純物拡散層を前記半導体基板の表層部に形成する、
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記電荷トラップ準位を、前記トンネル絶縁膜のうち少なくとも前記半導体基板との界面付近において前記不純物拡散層の少なくとも一部を覆う領域内に設けるとともに、さらに前記電荷蓄積層の下方かつ前記トンネル絶縁膜の膜厚方向の中間部にも設けることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記電荷トラップ準位は、シリコン、窒素、水素を含有する膜から水素を脱離させる工程を行うことによって未結合手を有する窒素を形成して生じさせることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶素子を備える半導体装置およびその製造方法に係り、特に電気的特性の向上が図られた記憶素子を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の中には、フラッシュメモリと称される記憶型半導体装置がある。このフラッシュメモリが備える記憶素子（メモリセル）は、例えば特許文献１に記載されているように、一般的には次に述べるような構造を有している。
【０００３】
半導体基板の表層部に不純物拡散層からなるソース領域およびドレイン領域が設けられている。これらソース領域およびドレイン領域を覆って半導体基板の表面上にトンネル絶縁膜が設けられている。そして、このトンネル絶縁膜の上に、浮遊ゲート電極、電極間絶縁膜、および制御ゲート電極からなるスタックゲート構造が設けられている。スタックゲート構造（浮遊ゲート電極）は、ソース領域とドレイン領域との間に挟まれるようにそれら各領域の中間部の上方に位置して設けられている。
【０００４】
このメモリセルは、浮遊ゲート電極に電子または正孔が蓄積されてそのトランジスタの閾値が変動されることにより電気的に異なる状態に設定される。これにより、メモリセルはメモリ機能を発現する。浮遊ゲート電極に電子または正孔を蓄積するには、制御ゲート電極に高電圧を印加してトンネル絶縁膜に高電界を印加する。この結果、トンネル絶縁膜にトンネル電流が流れて浮遊ゲート電極に電子または正孔が蓄積される。
【０００５】
通常、トンネル絶縁膜には、例えばシリコン酸化膜やシリコン酸窒化膜のように、バリヤハイトの高い絶縁膜が用いられる。具体的には、トンネル絶縁膜には、バリヤハイトが約３ｅＶ以上の絶縁膜が用いられるのが一般的である。これは、メモリセルにデータを保持させたり、メモリセルのデータを読み込んだりする際にトンネル絶縁膜に印加する弱い電界では、トンネル絶縁膜にトンネル電流が流れないようにするためである。具体的には、トンネル絶縁膜に印加される電界の強さが約５ＭＶ／ｃｍ以下では、トンネル絶縁膜にトンネル電流が流れないようにするためである。
【０００６】
ところが、トンネル絶縁膜に前述したようなバリヤハイトの高い絶縁膜を用いると、メモリセルにデータを書き込んだり、あるいはメモリセル内のデータを消去したりするためにトンネル絶縁膜に強い電界を印加する際にも、トンネル絶縁膜にトンネル電流が流れ難くなる。具体的には、トンネル絶縁膜に印加される電界の強さが約１０ＭＶ／ｃｍ以上でも、トンネル絶縁膜にトンネル電流が流れ難くなる。この結果、メモリセルへのデータの書き込み時間や消去時間が遅くなっていた。
【０００７】
このような問題を克服するために、これまでは制御ゲート電極に印加する電圧を高くして対処していた。しかし、メモリセル等の微細化が進むに連れて、高電圧に対するトンネル絶縁膜の耐圧不良等が発生し易くなってきた。具体的には、概ね１００ｎｍ以下のデザインルールの下で作製されたメモリセルにおいて、トンネル絶縁膜の耐圧不良等の問題を克服することができなくなってきた。
【特許文献１】特開２００２−２６１０９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明においては、低電界ではトンネル電流が流れ難く、かつ、高電界ではトンネル電流が流れ易いトンネル絶縁膜を有してなり、電気的特性の向上が図られた記憶素子を備える半導体装置、およびそのような半導体装置を容易に製造することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００９】
前記課題を解決するために、本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板の表面上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられているとともに、前記トンネル絶縁膜を介して前記半導体基板から供給される電荷が蓄えられる少なくとも１つの電荷蓄積層と、を具備してなり、前記トンネル絶縁膜のうち少なくとも前記半導体基板との界面付近の一部に電子ポテンシャルが前記半導体基板のフェルミレベルよりも高い電荷トラップ準位が設けられていることを特徴とするものである。
【００１０】
また、前記課題を解決するために、本発明の他の態様に係る半導体装置は、表層部に不純物拡散層が形成された半導体基板と、前記半導体基板の表面上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられているとともに、前記トンネル絶縁膜を介して前記半導体基板から供給される電荷が蓄えられる少なくとも１つの電荷蓄積層と、を具備してなり、前記トンネル絶縁膜の一部に電子ポテンシャルが前記半導体基板のフェルミレベルよりも高い電荷トラップ準位が設けられており、前記電荷トラップ準位は前記トンネル絶縁膜のうち少なくとも前記半導体基板との界面付近において前記不純物拡散層の少なくとも一部を覆う領域内に設けられているとともに、さらに前記電荷蓄積層の下方かつ前記トンネル絶縁膜の膜厚方向の中間部にも設けられていることを特徴とするものである。
【００１１】
さらに、前記課題を解決するために、本発明の他の態様に係る半導体装置の製造方法は、半導体基板の表面を覆ってトンネル絶縁膜を設け、このトンネル絶縁膜のうち少なくとも前記半導体基板との界面付近の一部に電子ポテンシャルが前記半導体基板のフェルミレベルよりも高い電荷トラップ準位を設け、前記トンネル絶縁膜上に少なくとも１つの電荷蓄積層を設け、この電荷蓄積層に前記トンネル絶縁膜を介して電荷を供給する不純物拡散層を前記半導体基板の表層部に形成する、ことを特徴とするものである。
【発明の効果】
【００１２】
本発明によれば、低電界ではトンネル電流が流れ難く、かつ、高電界ではトンネル電流が流れ易いトンネル絶縁膜を有してなり、電気的特性の向上が図られた記憶素子を備える半導体装置、およびそのような半導体装置を容易に製造することができる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明に係る各実施形態を図面を参照しつつ説明する。
【００１４】
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１〜図７を参照しつつ説明する。図１および図２は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。図３は、本実施形態に係る半導体装置の記憶素子形成領域をその上方から臨んで示す平面図である。図４は、図３中破断線Ａ−Ａ’に沿って示す断面図である。図５は、図３中破断線Ｂ−Ｂ’に沿って示す断面図である。図６は、本実施形態に係る半導体装置が備えるトンネル絶縁膜のエネルギーバンド構造（energy band diagram）を模式的に示す図である。図７は、本実施形態に係る半導体装置が備えるトンネル絶縁膜中の電荷トラップ準位のエネルギーレベルおよび膜厚方向の存在範囲を模式的に示す図である。
【００１５】
本実施形態においては、半導体装置としての記憶型半導体装置のうち、電荷注入アシスト準位を有するトンネル絶縁膜を備える不揮発性メモリおよびその製造方法について説明する。特に、不揮発性メモリの一種であるフラッシュメモリに使用されるとともに電気的特性の向上が図られたトンネル絶縁膜の構造、およびその製造方法に関する。以下、詳しく説明する。
【００１６】
先ず、図１〜図５を参照しつつ、本実施形態に係る半導体装置としての不揮発性メモリの製造方法について説明する。
【００１７】
先ず、図１（ａ）に示すように、ｐ型半導体基板としてのボロン元素（Ｂ）がドーピングされた結晶シリコン基板（シリコンウェーハ）１の表面上にシリコン酸化膜（ＳｉＯ2 膜）２を熱酸化法により設ける。シリコン酸化膜２は、その膜厚が約８ｎｍになるまで結晶シリコン基板１の表面上に成膜される。このシリコン酸化膜２は、後述する２層構造のトンネル絶縁膜５の基礎となる。
【００１８】
次に、図１（ｂ）中斜線矢印で示すように、シリコン酸化膜２にアンモニアガス（ＮＨ3 ）を用いる熱窒化処理を施して、シリコン酸化膜２中に窒素元素（Ｎ）を導入する。この熱窒化処理の温度は、典型的には約６００℃〜約１２００℃程度である。具体的には、シリコン酸化膜２にアンモニア熱窒化処理を施すことにより、図１（ｂ）中白抜き矢印で示すように、化学式（１）で表される２個のシリコン元素（Ｓｉ）および１個の水素元素（Ｈ）に結合した窒素元素（Ｎ）をシリコン酸化膜２中に導入する。これにより、シリコン酸化膜２はシリコン酸窒化膜３となる。
【００１９】
【化１】
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【００２０】
次に、図１（ｃ）に示すように、シリコン酸窒化膜３に酸素ラジカルを含む雰囲気下で熱酸化処理を施す。この熱酸化処理の温度は、典型的には約６００℃〜約１２００℃程度である。これにより、シリコン酸窒化膜３の上側および下側を互いに異なる膜質に変質させる。具体的には、シリコン酸窒化膜３にラジカル熱酸化処理を施すことにより、図１（ｃ）中黒塗り矢印で示すように、シリコン酸窒化膜３のうち結晶シリコン基板１の表面との界面付近から水素元素を脱離させる。この水素元素の脱離は、主に高温熱処理の効果により起こると考えられる。これにより、シリコン酸窒化膜３の結晶シリコン基板１の表面との界面付近に導入されていた化学式（１）で表される窒素化合物を、ラジカル熱酸化処理により化学式（２）で表される窒素化合物に変換する。すなわち、図１（ｃ）中白抜き矢印で示すように、シリコン酸窒化膜３の結晶シリコン基板１の表面との界面付近に化学式（２）で表される１個の未結合手を有する窒素元素（Ｎ・）が実質的に導入される。このシリコン酸窒化膜３の下部領域４内に生成された窒素の未結合手（Ｎ・）は、エネルギーレベルの浅い電荷トラップ準位として機能する。
【００２１】
【化２】
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【００２２】
本発明者等が行った実験によれば、シリコン酸窒化膜３の下部領域４内に生成された窒素の未結合手（Ｎ・）のエネルギーレベルは、シリコン酸化膜２の伝導帯から約１ｅＶ程度の深さであることが分かった。また、１個の未結合手を有する窒素元素は、シリコン酸窒化膜３のうち結晶シリコン基板１の表面との界面から約３ｎｍ程度までの領域４内に生成されたことが分かった。すなわち、１個の未結合手を有する窒素元素は、シリコン酸窒化膜３のうちおよそ結晶シリコン基板１側の半分の領域４内に生成されたことが分かった。以下の説明においては、シリコン酸窒化膜３のうち１個の未結合手を有する窒素元素が生成された略下側半分の領域４を下部領域（下層部）と称することとする。
【００２３】
これに対して、シリコン酸窒化膜３のうち結晶シリコン基板１の表面に接しない略上側半分の領域の内部からは、図１（ｃ）中斜線矢印で示すように、ラジカル熱酸化処理により窒素元素および水素元素を脱離させる。この窒素元素および水素元素の脱離は、ラジカル酸化と高温アニールとの相乗効果により起こると考えられる。これにより、シリコン酸窒化膜３の略上側半分の領域は、その内部で酸化反応が進行してシリコン酸化膜２となる。以下の説明においては、シリコン酸窒化膜３のうちシリコン酸化膜２に変質した略上側半分の領域を上部領域（上層部）と称することとする。このように、結晶シリコン基板１の表面上に設けられたシリコン酸化膜２にアンモニア熱窒化処理およびラジカル熱酸化処理を連続して施すことにより、膜質が互いに異なる下部領域４および上部領域２からなる２層構造のトンネル絶縁膜５を結晶シリコン基板１の表面上に形成することができる。また、トンネル絶縁膜５の下部領域４および上部領域２には、必ずしも明確な界面が存在していなくてもよい。
【００２４】
次に、図２（ａ）に示すように、周知のＣＶＤ技術、リソグラフィー技術、およびその他の各種加工技術を用いて、トンネル絶縁膜５の上に電荷蓄積層６、電極間絶縁膜７、制御ゲート電極８、およびマスク層（マスク材）９を積層して設ける。電荷蓄積層６は、いわゆる浮遊ゲート電極となる。この浮遊ゲート電極６は、その厚さが約５０ｎｍ程度のリン（Ｐ）ドープのｎ型多結晶シリコン膜からなる。浮遊ゲート電極６、電極間絶縁膜７、および制御ゲート電極８からなる積層構造１０は、スタックゲート構造と称される。
【００２５】
次に、図２（ｂ）に示すように、周知のイオン注入技術を用いて砒素元素（Ａｓ）を結晶シリコン基板１の表層部に導入し、一対のｎ型不純物拡散層１１を形成する。この一対のｎ型不純物拡散層１１は、いわゆる電荷供給層として機能し、浮遊ゲート電極６にはトンネル絶縁膜５を介して一対の不純物拡散層１１および結晶シリコン基板１の表面から電荷が供給（注入）される。これら各不純物拡散層１１は、スタックゲート構造１０をマスクとして、それらの中間部にスタックゲート構造１０が位置する領域に形成される。具体的には、各不純物拡散層１１のうち一方はソース領域１１ａとなり、他方はドレイン領域１１ｂとなる。これまでの工程により、本実施形態に係る記憶型半導体装置１５が備える記憶素子としてのメモリセル１２の主要部が形成される。なお、図２（ｂ）および後に参照する図４において図示は省略するが、メモリセル１２へのデータ書き込み時に、ソース領域１１ａとドレイン領域１１ｂとの間の表層部に形成されるチャネル領域も電荷供給層の一部として機能する。
【００２６】
なお、図２（ａ）、（ｂ）では、トンネル絶縁膜５は結晶シリコン基板１の表面上に全面的に設けられているが、これには限られない。トンネル絶縁膜５は、少なくとも浮遊ゲート電極６の下方領域に設けられていれば、本実施形態と同様の効果を得ることができる。さらには、浮遊ゲート電極６の下方領域の一部にのみトンネル絶縁膜５を設けた記憶素子構造でも良い。また、本実施例では、電荷供給層として不純物拡散層１１を形成しているが、これには限らない。例えば、金属層や金属シリサイド層などを形成しても良い。さらにまた、本実施例では、一対の電荷供給層１１の中間部に電荷蓄積層６を設けているが、これには限らない。電荷供給層は少なくとも片方にあれば良いし、あるいは、電荷蓄積層６の下部領域の少なくとも一部にあれば良い。
【００２７】
次に、図４および図５に示すように、スタックゲート構造１０、マスク層９、およびスタックゲート構造１０から露出しているトンネル絶縁膜５（シリコン酸化膜２）のそれぞれの表面を覆って、ゲート側壁絶縁膜１３を設ける。続けて、ゲート側壁絶縁膜１３を覆って層間絶縁膜１４を設ける。この後、図示を伴う具体的かつ詳細な説明は省略するが、配線形成工程等の所定の工程を経ることにより、所望の半導体装置１５を得る。すなわち、膜質が上下各層２，４間で互いに異なるとともに、結晶シリコン基板１の表面との界面付近（電荷注入側の界面付近）にエネルギーレベルが他の領域よりも浅い電荷トラップ準位が設けられた２層構造のトンネル絶縁膜５を備えるフラッシュメモリ１５を得る。なお、図１および図２においては、説明を分かり易くするために、フラッシュメモリ１５が備える複数の記憶素子（メモリセル）１２のうち、１個のメモリセル１２およびその付近の構造を示した。
【００２８】
なお、図４は、図３中破断線Ａ−Ａ’に沿って示す断面図である。すなわち、図４は、フラッシュメモリ１５が備える図示しないビット線が延びる方向に沿って示す断面図である。また、図５は、図３中破断線Ｂ−Ｂ’に沿って示す断面図である。すなわち、図５は、フラッシュメモリ１５のワード線となる制御ゲート電極８が延びる方向に沿って示す断面図である。そして、図３は、フラッシュメモリ１５の記憶素子形成領域１６をその上方から臨んで示す平面図である。なお、図５に示すように、各浮遊ゲート電極６同士は、結晶シリコン基板１の表層部に設けられている複数の素子分離領域１７により隣接する他の浮遊ゲート電極６から電気的に切り離されている。
【００２９】
次に、図６（ａ）および（ｂ）を参照しつつ、本発明者等が調べたフラッシュメモリ１５が備えるトンネル絶縁膜５のエネルギーバンド構造について説明する。図６（ａ）および（ｂ）は、トンネル絶縁膜５のエネルギーバンド構造を模式的に示す図である。
【００３０】
先ず、フラッシュメモリ１５の各メモリセル１２のデータを読み込んだり、あるいはデータを保持したりする場合について説明する。この場合、トンネル絶縁膜５には約５ＭＶ／ｃｍ以下の弱い電界が印加される。すると、トンネル絶縁膜５のエネルギーバンドは、図６（ａ）に示すような構造となることが分かった。なお、図６（ａ）は、各メモリセル１２のデータ読み込み状態、あるいはデータ消去セルのデータ保持状態を示す。このようなエネルギーバンド構造においては、トンネル絶縁膜５を介して結晶シリコン基板１および不純物拡散層１１から浮遊ゲート電極（リンドープ多結晶シリコン膜）６内に供給される電荷１８は、図６（ａ）中破線矢印で示す経路を通る。この場合、電荷１８は、トンネル絶縁膜５の下部領域４内に生成されたエネルギーレベルの浅い電荷トラップ準位１９に捕獲されない。このように、トンネル絶縁膜５に約５ＭＶ／ｃｍ以下の弱い電界を印加する場合には、電荷トラップ準位１９はトンネル絶縁膜５の電気伝導に関与しないことが分かった。
【００３１】
ひいては、トンネル絶縁膜５を備えるフラッシュメモリ１５においては、各メモリセル１２にデータを長期間保持させる際にデータが誤って書き換えられる等のデータ保持不良が殆ど発生しなかった。同様に、各メモリセル１２のデータを読み込む際に他のメモリセルのデータが書き換えられる等のデータ読み込み不良が殆ど発生しなかった。すなわち、本実施形態のフラッシュメモリ１５は、データの保存時やデータの読み込み時に各メモリセル（メモリデバイス）１２の誤動作を殆ど起こさなかった。
【００３２】
次に、フラッシュメモリ１５の各メモリセル１２内にデータを書き込む場合について説明する。この場合、トンネル絶縁膜５には約１０ＭＶ／ｃｍ以上の強い電界を印加する。すると、トンネル絶縁膜５のエネルギーバンドは、図６（ｂ）に示すような構造となることが分かった。このようなエネルギーバンド構造においては、トンネル絶縁膜５を介して結晶シリコン基板１の表層部に形成されたチャネル領域および不純物拡散層１１から浮遊ゲート電極６内に供給される電荷１８は、図６（ａ）中実線矢印で示す経路を通る。この場合、電荷１８は、その移動行程中においてトンネル絶縁膜５の下部領域４内に生成されたエネルギーレベルの浅い電荷トラップ準位１９に一旦捕獲される。この後、電荷１８は、エネルギーレベルの浅い電荷トラップ準位１９から浮遊ゲート電極６内に向けて移動する。このように、トンネル絶縁膜５に約１０ＭＶ／ｃｍ以上の強い電界を印加する場合には、結晶シリコン基板１と浮遊ゲート電極６との間にエネルギーレベルの浅い電荷トラップ準位１９を介する２段階（２ステップ）のトンネル電流が流れるため、トンネル効率が大幅に向上することが分かった。このような機能を有する電荷トラップ準位１９は、電荷注入アシスト準位とも称することができる。
【００３３】
なお、これまでは、各メモリセル１２へのデータ書き込み時におけるトンネル効率を向上させる方法について説明した。これに対して、各メモリセル１２内のデータ消去時におけるトンネル効率を向上させるためには、トンネル絶縁膜５の上部領域２にエネルギーレベルの浅い電荷トラップ準位を形成すれば良い。具体的には、図示は省略するが、先ず、結晶シリコン基板１の表面上に熱酸化法により下層シリコン酸化膜を形成する。続けて、アンモニアおよびシリコンを含む原料ガスを用いるＣＶＤ法により下層シリコン酸化膜の上に上層シリコン窒化膜を形成する。この後、上層シリコン窒化膜に対して約６００℃〜約１２００℃程度の高温熱処理を施して、上層シリコン窒化膜中の水素元素を脱離させる。これにより、トンネル絶縁膜５の上部領域２にエネルギーレベルの浅い電荷トラップ準位を形成することができる。ひいては、各メモリセル１２内のデータ消去時におけるトンネル効率を向上させることができる。
【００３４】
本実施形態のトンネル絶縁膜５は、図示しない従来のトンネル絶縁膜に比べて、各メモリセル１２にデータを書き込んだり、あるいは各メモリセル１２内のデータを消去したりする際のトンネル効率が大幅に向上されていることが分かった。本発明者等が行った実験によれば、電荷注入アシスト準位１９を有する本実施形態のトンネル絶縁膜５は、各メモリセル１２内にデータを書き込んだり、あるいは各メモリセル１２内のデータを消去したりする際に、図示しない従来のトンネル絶縁膜に比べて同じ電圧で約１００倍の流量のトンネル電流を得られることが分かった。すなわち、本実施形態のフラッシュメモリ１５は、データの書き込み動作または消去動作を高速化できることが分かった。それとともに、フラッシュメモリ１５は、データの書き込み動作または消去動作における動作電圧の低電圧化を実現できることが分かった。
【００３５】
次に、図７（ａ）、（ｂ）、および（ｃ）を参照しつつ、本発明者等が調べたフラッシュメモリ１５が備えるトンネル絶縁膜５中の電荷トラップ準位の存在範囲について説明する。具体的には、前述したような効果を得ることができるトンネル絶縁膜５中の電荷トラップ準位１９のエネルギー深さΦｔ、および結晶シリコン基板１とトンネル絶縁膜５との界面からの電荷トラップ準位１９の距離ｄの、それぞれの範囲について説明する。図７（ａ）、（ｂ）、および（ｃ）は、トンネル絶縁膜５中の電荷トラップ準位１９の存在範囲を模式的に示す図である。
【００３６】
先ず、図７（ａ）に示すように、トンネル絶縁膜５の膜厚をｔox とする。また、トンネル絶縁膜５の伝導帯と結晶シリコン基板１のフェルミレベルとのエネルギー差をΦｂ_sub とする。また、トンネル絶縁膜５の伝導帯と浮遊ゲート電極６のフェルミレベルとのエネルギー差をΦｂ_ｆｇとする。また、トンネル絶縁膜５の伝導帯と電荷トラップ準位１９とのエネルギー差をΦｔとする。また、電荷トラップ準位１９と結晶シリコン基板１との最短距離をｄ１とする。さらに、電荷トラップ準位１９と結晶シリコン基板１との最長距離をｄ２とする。このような設定の下、前述したような効果を得るために、電荷トラップ準位１９の深さΦｔ、および結晶シリコン基板１とトンネル絶縁膜５との界面からの電荷トラップ準位１９の距離ｄ１，ｄ２を次に述べる条件を満たすように設定する。
【００３７】
先ず、フラッシュメモリ１５の各メモリセル１２内にデータを書き込む際にトンネル絶縁膜５に流れるトンネル電流のトンネル効率を向上させるためには、次の数式（１）および（２）を満たすように、Φｔ，ｄ１，ｄ２を設定すればよい。なお、数式（１）において、Ｅwrite_max はデータ書き込み時にトンネル絶縁膜５に印加する電界の最大値を表す。また、数式（２）において、Ｅwrite_min はデータ書き込み時にトンネル絶縁膜５に印加する電界の最小値を表す。さらに、数式（１）および（２）において、ｅは電荷素量を表す。
【００３８】
【数１】
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【００３９】
【数２】
2007294845.tif 000006
【００４０】
次に、各メモリセル１２にデータを読み込ませる際にトンネル絶縁膜５に流れるトンネル電流のリーク電流が増大するのを回避するためには、次の数式（３）を満たすように、Φｔ，ｄ２を設定すればよい。なお、数式（３）において、Ｅread はデータ読み込み時にトンネル絶縁膜５に印加する電界の値を表す。
【００４１】
【数３】
2007294845.tif 000007
【００４２】
次に、フラッシュメモリ１５が備える各メモリセル１２のうち、データ書き込みセルとして機能するメモリセル１２のデータを保持する際にトンネル絶縁膜５に流れるトンネル電流のリーク電流が増大するのを回避するためには、次の数式（４）を満たすように、Φｔ，ｄ１を設定すればよい。なお、数式（４）において、Ｅret_ｗはデータ書き込みセルのデータ保持時にトンネル絶縁膜５に生じる自己電界の値を表す。
【００４３】
【数４】
2007294845.tif 000008
【００４４】
次に、フラッシュメモリ１５が備える各メモリセル１２のうち、データ消去セルとして機能するメモリセル１２のデータを保持する際にトンネル絶縁膜５に流れるトンネル電流のリーク電流が増大するのを回避するためには、次の数式（５）を満たすように、Φｔ，ｄ２を設定すればよい。なお、数式（５）において、Ｅret_ｅはデータ消去セルのデータ保持時にトンネル絶縁膜５に生じる自己電界の値を表す。
【００４５】
【数５】
2007294845.tif 000009
【００４６】
以上説明した電荷トラップ準位１９のエネルギー深さΦｔおよび電荷トラップ準位１９の距離ｄ１，ｄ２のそれぞれの制限範囲を図示すると、図７（ｂ）に示す範囲となる。すなわち、データ書き込み動作の高速化および書き込み動作電圧の低電圧化などの効果を得るためには、電荷トラップ準位１９を、トンネル絶縁膜５の膜厚方向に分布させて、その最も基板１に近い部分が図７（ｂ）中打点部で示すバンド領域（ｄ１領域）２０内に位置するように設ければよい。それとともに、電荷トラップ準位１９を、その最も基板１から遠い部分が図７（ｂ）中斜線部で示すバンド領域（ｄ２領域）２１内に位置するように設ければよい。このように、電荷トラップ準位１９をｄ１領域２０からｄ２領域２１に渡って設けることにより、本実施形態のフラッシュメモリ１５は、図示しない従来のフラッシュメモリでは得ることのできない前述した格段に優れた効果を得ることができる。
【００４７】
なお、本発明者等が調べた結果、トンネル絶縁膜５の伝導帯と結晶シリコン基板１のフェルミレベルとのエネルギー差であるΦｂ_sub は、約３．２ｅＶであった。また、トンネル絶縁膜５の伝導帯とトンネル絶縁膜５の価電子帯とのエネルギー差は約８〜９ｅＶであった。
【００４８】
また、図７（ｂ）では、エネルギー深さΦｔが一定の複数の電荷トラップ準位が設けられている場合を示したが、これには限られない。電荷トラップ準位は、ｄ１領域２０からｄ２領域２１に渡って設けられていれば、準位のエネルギー深さΦｔは変化しても良い。
【００４９】
さらに、図７（ｃ）を参照しつつ、データの書き込み動作および消去動作の高速化、およびこれらの動作電圧の低電圧化を実現できるトンネル絶縁膜５中の電荷トラップ準位２２のエネルギー深さΦｔ、および結晶シリコン基板１とトンネル絶縁膜５との界面からの電荷トラップ準位２２の距離ｄ１，ｄ２の、それぞれの範囲について説明する。図７（ｃ）は、トンネル絶縁膜５中の電荷トラップ準位２２の存在範囲を模式的に示す図である。
【００５０】
フラッシュメモリ１５の各メモリセル１２内のデータを消去する際にトンネル絶縁膜５に流れるトンネル電流のトンネル効率を向上させるためには、次の数式（６）および（７）を満たすように、Φｔ，ｄ１，ｄ２を設定すればよい。なお、数式（６）において、Ｅerase_max はデータ消去時にトンネル絶縁膜５に印加する電界の最大値を表す。また、数式（７）において、Ｅerase_min はデータ消去時にトンネル絶縁膜５に印加する電界の最小値を表す。その他のパラメータは、第１実施形態の数式（１）〜数式（５）と同様である。
【００５１】
【数６】
2007294845.tif 000010
【００５２】
【数７】
2007294845.tif 000011
【００５３】
以上説明した電荷トラップ準位２２のエネルギー深さΦｔおよび電荷トラップ準位２２の距離ｄ１，ｄ２のそれぞれの制限範囲を図示すると、図７（ｃ）に示す範囲となる。すなわち、データの書き込み動作および消去動作の高速化、およびそれらの動作電圧の低電圧化の効果を得るためには、電荷トラップ準位２２をトンネル絶縁膜５の膜厚方向に分布させて、その最も基板に近い部分が図７（ｃ）中打点部で示すバンド領域（ｄ１領域）２３内に位置するように設ければよい。それとともに、電荷トラップ準位２２を、その最も基板から遠い部分が図７（ｃ）中斜線部で示すバンド領域（ｄ２領域）２４内に位置するように設ければよい。このように、電荷トラップ準位２２をｄ１領域２３からｄ２領域２４に渡って設けることにより、本実施形態のフラッシュメモリ１５は、図示しない従来のフラッシュメモリでは得ることのできない前述した格段に優れた効果を得ることができる。
【００５４】
なお、図７（ｃ）では、エネルギー深さΦｔが一定の複数の電荷トラップ準位が設けられている場合を示したが、これには限られない。電荷トラップ準位は、ｄ１領域２３からｄ２領域２４に渡って設けられていれば、準位のエネルギー深さΦｔは変化しても良い。
【００５５】
以上説明したように、この第１実施形態においては、トンネル絶縁膜５の基礎となる結晶シリコン基板１の表面上に設けられたシリコン酸化膜２にアンモニア熱窒化処理およびラジカル熱酸化処理を連続して施す。これにより、膜質が互いに異なる下部領域４および上部領域２からなる２層構造のトンネル絶縁膜５を結晶シリコン基板１の表面上に成膜する。この際、アンモニア熱窒化処理によりトンネル絶縁膜５の下部領域４内に導入された化学式（１）に示す物質は、ラジカル熱酸化処理により水素脱離されて化学式（２）に示す物質に変換される。この結果、トンネル絶縁膜５の電荷注入側の界面付近であるトンネル絶縁膜５の結晶シリコン基板１との界面付近に、エネルギーレベルの浅い電荷トラップ準位１９が設けられる。すなわち、電子ポテンシャルが結晶シリコン基板１のフェルミレベルよりも高い電荷トラップ準位１９が、トンネル絶縁膜５の結晶シリコン基板１との界面付近に設けられる。
【００５６】
このような構造からなるトンネル絶縁膜５を備えるフラッシュメモリ１５は、高電界印加時のトンネル効率が大幅に向上されており、各メモリセル（メモリデバイス）１２の書き込み動作速度および消去動作速度の高速化を実現することができる。それとともに、各メモリセル１２の書き込み動作電圧および消去動作電圧の低電圧化を実現することができる。さらには、各メモリセル１２にデータの読み込み動作やデータの保持を行わせる際の低電圧印加時にトンネル絶縁膜５にリーク電流が殆ど流れないので、各メモリセル１２の誤動作を回避することができる。このように、本実施形態のフラッシュメモリ１５は、その性能、品質、信頼性、および歩留まり等が従来のフラッシュメモリに比べて向上されている。
【００５７】
したがって、本実実施形態によれば、低電界ではトンネル電流が流れ難く、かつ、高電界ではトンネル電流が流れ易いトンネル絶縁膜５を有してなり、電気的特性の向上が図られたメモリセル１２を複数個備えるフラッシュメモリ１５を提供することができる。それとともに、そのようなフラッシュメモリ１５を容易に製造することができるフラッシュメモリ１５の製造方法を提供することができる。
【００５８】
（第２の実施の形態）
次に、本発明に係る第２実施形態を図８〜図１４を参照しつつ説明する。図８〜図１０は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。図１１は、本実施形態に係る半導体装置の記憶素子形成領域をその上方から臨んで示す平面図である。図１２は、図１１中破断線Ｃ−Ｃ’に沿って示す断面図である。図１３は、図１１中破断線Ｄ−Ｄ’に沿って示す断面図である。図１４は、本実施形態に係る半導体装置およびその変形例が備えるトンネル絶縁膜の電荷トラップ準位の空間分布を示す断面図である。なお、前述した第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【００５９】
本実施形態においては、第１実施形態で説明したトンネル絶縁膜中にエネルギーレベルの浅い電荷トラップ準位を設ける技術を、書き込み動作および消去動作をともにトンネル電流を用いて行うフラッシュメモリ（不揮発性メモリ）について適用する場合について説明する。具体的には、書き込み動作に寄与する電荷トラップ準位および消去動作に寄与する電荷トラップ準位を、トンネル絶縁膜中の異なる領域に個別に形成する技術について説明する。以下、詳しく説明する。
【００６０】
先ず、図８〜図１３を参照しつつ、本実施形態に係る半導体装置としての不揮発性メモリの製造方法について説明する。
【００６１】
先ず、図８（ａ）に示すように、ＣＶＤ法により下層シリコン酸化膜３１、シリコン窒化膜３２、および上層シリコン酸化膜３３を結晶シリコン基板１の表面上に順次堆積させる。この際、下層シリコン酸化膜３１および上層シリコン酸化膜３３は、それらの膜厚が約３ｎｍになるまで成膜される。また、シリコン窒化膜３２は、その膜厚が約２ｎｍになるまで成膜される。これら結晶シリコン基板１上に積層されて設けられた下層シリコン酸化膜３１、シリコン窒化膜３２、および上層シリコン酸化膜３３は、後述する３層構造のトンネル絶縁膜３６の基礎となる。すなわち、下層シリコン酸化膜３１は、トンネル絶縁膜３６の下部領域（下層側トンネル絶縁膜）の基礎となる。また、シリコン窒化膜３２は、トンネル絶縁膜３６の中間部領域（中層トンネル絶縁膜）の基礎となる。そして、上層シリコン酸化膜３３は、トンネル絶縁膜３６の上部領域（上層側トンネル絶縁膜）の基礎となる。
【００６２】
また、シリコン窒化膜３２を成膜する際に、その原料ガスのうちの窒素ソースガスとしてアンモニアガスを用いる。これにより、２個のシリコン元素および１個の水素元素に結合した窒素元素を有するシリコン窒化膜３２を形成する。このような方法によりシリコン窒化膜３２を成膜した後、シリコン窒化膜３２に対して約１０００℃で加熱処理（高温アニール処理）を施す。これにより、第１実施形態と同様にシリコン窒化膜３２中から水素元素を脱離させて、シリコン窒化膜３２中にエネルギーレベルの浅い電荷トラップ準位を形成する。なお、前記加熱処理の温度は、典型的には約６００℃〜約１２００℃程度の範囲で設定することができる。
【００６３】
次に、図８（ｂ）に示すように、第１実施形態と同様の方法により、上層シリコン酸化膜３３の上に浮遊ゲート電極６、電極間絶縁膜７、および制御ゲート電極８からなるスタックゲート構造１０を設ける。それとともに、制御ゲート電極８の上にマスク層９を設ける。
【００６４】
次に、図９（ａ）に示すように、下層シリコン酸化膜３１、シリコン窒化膜３２、および上層シリコン酸化膜３３に対して酸素ラジカルを含む雰囲気下で熱酸化処理を施す。これにより、シリコン窒化膜３２のうち浮遊ゲート電極６（スタックゲート構造１０）の下方から外れているシリコン窒化膜３２中に含まれている殆どの窒素元素および水素元素が脱離する。この結果、浮遊ゲート電極６の下方から外れているシリコン窒化膜３２は、シリコン酸窒化膜３４に変質する。この際、酸素ラジカルは、シリコン窒化膜３２の浮遊ゲート電極６の下方から外れている領域のみならず、その奥側の領域中にも入り込む。すなわち、酸素ラジカルは、浮遊ゲート電極６の下方に位置するシリコン窒化膜３２のうち、浮遊ゲート電極６の結晶シリコン基板１の表面に沿った方向の両端部（エッジ部）の下方に位置しているシリコン窒化膜３２中にも入り込む。この酸素ラジカルが入り込む距離は、前記熱酸化処理の設定温度に応じて約１ｎｍ〜約３０ｎｍ程度の範囲で制御することができる。この結果、図９（ａ）に示すように、浮遊ゲート電極６の下方から外れているシリコン窒化膜３２のみならず、浮遊ゲート電極６の両端部の下方に位置しているシリコン窒化膜３２も、その内部から殆どの窒素元素および水素元素が脱離してシリコン酸窒化膜３４に変質する。このシリコン酸窒化膜３４は、シリコン窒化膜３２とともにトンネル絶縁膜３６の中間部領域（中層トンネル絶縁膜）を構成する。
【００６５】
なお、本発明者等が調べた結果によれば、シリコン窒化膜３２中に存在した窒素の未結合手は、シリコン酸窒化膜３４中には殆ど無いことが分かった。また、前述したように、シリコン窒化膜３２のうち浮遊ゲート電極６の下方から外れている領域からその内側である浮遊ゲート電極６の両端部の下方に位置する領域に向かって行う酸化処理は、バーズビーク（bird’s beak）酸化処理と称される。
【００６６】
次に、図９（ｂ）に示すように、第１実施形態と同様の方法により、結晶シリコン基板１の表層部に一対のソース領域１１ａおよびドレイン領域１１ｂを形成する。
【００６７】
次に、図１０に示すように、下層シリコン酸化膜３１、シリコン酸窒化膜３４、および上層シリコン酸化膜３３に対してアンモニア熱窒化処理およびラジカル熱酸化処理を順次施す。これにより、下層シリコン酸化膜３１のうち浮遊ゲート電極６の下方から外れている下層シリコン酸化膜３１中に、エネルギーレベルの浅い電荷トラップ準位が形成される。この際、窒化剤および酸化剤は、前述した酸素ラジカルと同様に、下層シリコン酸化膜３１の浮遊ゲート電極６の下方から外れている領域のみならず、その奥側の領域中にも入り込む。すなわち、窒化剤および酸化剤は、浮遊ゲート電極６の下方に位置する下層シリコン酸化膜３１のうち、浮遊ゲート電極６の両端部の下方に位置している下層シリコン酸化膜３１中にも入り込む。これらの窒化剤および酸化剤が入り込む距離は、前記アンモニア熱窒化処理および前記ラジカル熱酸化処理の設定温度に応じて約１ｎｍ〜約２０ｎｍ程度の範囲で制御することができる。なお、下層シリコン酸化膜３１はシリコン窒化膜３２（シリコン酸窒化膜３４）よりも深い位置（下層側）に設けられているので、窒化剤および酸化剤は、シリコン酸窒化膜３４を形成したときの酸素ラジカルほど浮遊ゲート電極６の下方の奥側（内側）に入り込み難い。この結果、下層シリコン酸化膜３１においては、エネルギーレベルの浅い電荷トラップ準位は、シリコン窒化膜３２の下方の領域よりも外側の領域中に形成される。
【００６８】
このように、エネルギーレベルの浅い電荷トラップ準位を有する下層シリコン酸化膜３５は、シリコン窒化膜３２の下方の領域よりも外側の領域に形成される。それとともに、エネルギーレベルの浅い電荷トラップ準位を有する下層シリコン酸化膜３５は、シリコン窒化膜３２から分離されて形成される。すなわち、エネルギーレベルの浅い電荷トラップ準位を有する下層シリコン酸化膜３５は、図１０に示すように、シリコン窒化膜３２から分離されて浮遊ゲート電極６の両端部の下方からその外側の領域に形成される。このエネルギーレベルの浅い電荷トラップ準位を有する下層シリコン酸化膜３５は、下層シリコン酸化膜３１とともにトンネル絶縁膜３６の下部領域（下層側トンネル絶縁膜）を構成する。
【００６９】
本発明者等が調べた結果によれば、エネルギーレベルの浅い電荷トラップ準位を有する下層シリコン酸化膜３５は、下層シリコン酸化膜３１の結晶シリコン基板１との界面付近において、おおよそソース領域１１ａおよびドレイン領域１１ｂを覆って形成されていることが分かった。また、前述したバーズビーク酸化処理と同様に、下層シリコン酸化膜３１のうち浮遊ゲート電極６の下方から外れている領域からその内側である浮遊ゲート電極６の両端部の下方に位置する領域に向かって行う窒化処理は、バーズビーク窒化処理と称される。
【００７０】
このように、結晶シリコン基板１の表面上に設けられた下層シリコン酸化膜３１、シリコン酸窒化膜３４、および上層シリコン酸化膜３３に対して、酸素ラジカルを含む熱酸化処理（バーズビーク酸化処理）、アンモニア熱窒化処理（バーズビーク窒化処理）、およびラジカル熱酸化処理（バーズビーク酸化処理）を連続して施すことにより、３層構造のトンネル絶縁膜３６を結晶シリコン基板１の表面上に形成することができる。また、これまでの工程により、図１０に示すように、本実施形態に係る記憶型半導体装置３８が備える記憶素子としてのメモリセル３７の主要部が形成される。
【００７１】
なお、図８（ａ）、図８（ｂ）、図９（ａ）、（ｂ）、および図１０では、トンネル絶縁膜３６は結晶シリコン基板１の表面上に全面的に設けられているが、これには限られない。トンネル絶縁膜３６は、少なくとも浮遊ゲート電極６の下方領域に設けられていれば、本実施形態と同様の効果を得ることができる。
【００７２】
次に、図１２および図１３に示すように、第１実施形態と同様の方法により、スタックゲート構造１０、マスク層９、およびスタックゲート構造１０から露出しているトンネル絶縁膜３６のそれぞれの表面を覆って、ゲート側壁絶縁膜１３を設ける。続けて、ゲート側壁絶縁膜１３を覆って層間絶縁膜１４を設ける。この後、図示を伴う具体的かつ詳細な説明は省略するが、配線形成工程等の所定の工程を経ることにより、所望の半導体装置３８を得る。すなわち、膜厚方向の中間部においてエネルギーレベルの浅い電荷トラップ準位が形成された領域と、結晶シリコン基板１の表面との界面付近（電荷注入側の界面付近）においてエネルギーレベルの浅い電荷トラップ準位形成された領域とが、互いに分離されて異なる位置に形成されている３層構造のトンネル絶縁膜３６を備えるフラッシュメモリ３８を得る。なお、図８〜図１０においては、説明を分かり易くするために、フラッシュメモリ３８が備える複数のメモリセル３７のうち、１個のメモリセル３７およびその付近の構造を示した。
【００７３】
なお、図１２は、図１１中破断線Ｃ−Ｃ’に沿って示す断面図である。すなわち、図１２は、フラッシュメモリ３８が備える図示しないビット線が延びる方向に沿って示す断面図である。また、図１３は、図１１中破断線Ｄ−Ｄ’に沿って示す断面図である。すなわち、図１３は、フラッシュメモリ３８のワード線となる制御ゲート電極８が延びる方向に沿って示す断面図である。そして、図１１は、フラッシュメモリ３８の記憶素子形成領域３９をその上方から臨んで示す平面図である。なお、図１３に示すように、各浮遊ゲート電極６同士は、結晶シリコン基板１の表層部に設けられている複数の素子分離領域１７により隣接する他の浮遊ゲート電極６から電気的に切り離されている。
【００７４】
次に、図１４（ａ）を参照しつつ、トンネル絶縁膜３６中のエネルギーレベルの浅い電荷トラップ準位４０の形成位置について説明する。図１４（ａ）は、トンネル絶縁膜３６中の電荷トラップ準位４０の空間分布を図１１中破断線Ｃ−Ｃ’に沿って示す断面図である。すなわち、図１４（ａ）は、トンネル絶縁膜３６中の電荷トラップ準位４０の空間分布をフラッシュメモリ３８が備える図示しないビット線が延びる方向に沿って示す断面図である。したがって、図１４（ａ）に示す電荷トラップ準位４０の空間分布は、図１２に示すフラッシュメモリ３８の断面構造に対応する。
【００７５】
図１４（ａ）に示すように、前述した本実施形態のフラッシュメモリ３８の製造方法によれば、トンネル絶縁膜３６の膜厚方向の中間部においては、浮遊ゲート電極６の下方のうち浮遊ゲート電極６の両エッジ部の下方を除く領域内にエネルギーレベルの浅い電荷トラップ準位４０ａ（４０）が形成される。
【００７６】
このチャネル領域４１の上方に形成された電荷トラップ準位４０ａは、メモリセル３７内に書き込まれたデータを消去する際に、浮遊ゲート電極６から結晶シリコン基板１に向けてトンネル絶縁膜３６内に２段階（２ステップ）でトンネル電流を流す役割を果たす。すなわち、電荷トラップ準位４０ａは、メモリセル３７の消去動作に積極的に寄与する電荷トラップ準位として機能する。このような機能を有する電荷トラップ準位４０ａは、電荷放出アシスト準位とも称される。一般的なメモリセルでは、データ消去時のトンネル電流は、浮遊ゲート電極の両エッジ部の尖り形状に起因して両エッジ部付近に集中して流れる。これに対して、本実施形態では、浮遊ゲート電極６の下方に電荷放出アシスト準位４０ａが設けられていることによって、データ消去時のトンネル電流を浮遊ゲート電極６の底面領域全体にわたって効率良く流すことができる。
【００７７】
また、前述した本実施形態のフラッシュメモリ３８の製造方法によれば、トンネル絶縁膜３６の結晶シリコン基板１との界面付近においては、浮遊ゲート電極６の両エッジ部の下方から浮遊ゲート電極６の下方の外側に向かってエネルギーレベルの浅い電荷トラップ準位４０ｂ（４０）が形成される。すなわち、トンネル絶縁膜３６の結晶シリコン基板１との界面付近においては、ソース領域１１ａおよびドレイン領域１１ｂを覆うようにエネルギーレベルの浅い電荷トラップ準位４０ｂ（４０）が形成される。
【００７８】
このソース領域１１ａおよびドレイン領域１１ｂの上方に形成された各電荷トラップ準位４０ｂは、メモリセル３７内にデータを書き込む際に、ソース領域１１ａおよびドレイン領域１１ｂから浮遊ゲート電極６に向けてトンネル絶縁膜３６内に第１実施形態で述べたように２段階でトンネル電流を流す役割を果たす。すなわち、各電荷トラップ準位４０ｂは、メモリセル３７の書き込み動作に積極的に寄与する電荷トラップ準位として機能する。このような機能を有する電荷トラップ準位４０ｂは、第１実施形態で述べたように電荷注入アシスト準位とも称される。この電荷注入アシスト準位４０ｂが、基板１の表面の電荷密度が高いソース領域１１ａおよびドレイン領域１１ｂの上方に設けられていることによって、より効率的にデータ書き込み時のトンネル電流を流すことができる。
【００７９】
なお、上述の電荷放出アシスト準位と電荷注入アシスト準位をトンネル絶縁膜の異なる領域に設ける方法は、図１４（ａ）に示す構造には限られない。例えば、図１４（ｂ）に示すように、ワード線方向に沿った断面構造において、電荷放出アシスト準位４０ａおよび電荷注入アシスト準位４０ｂを形成しても良い。図１４（ｂ）は、図１４（ａ）に示すトンネル絶縁膜３６中の電荷トラップ準位４０の空間分布の変形例であり、図１１中破断線Ｄ−Ｄ’に沿って示す断面図に対応する。ここでは、電荷放出アシスト準位４０ａを、トンネル絶縁膜３６の膜厚方向の中間部で、かつ、浮遊ゲート電極６の両エッジ部の下方領域に形成する。それとともに、電荷注入アシスト準位４０ｂを、トンネル絶縁膜３６の結晶シリコン基板１（チャネル領域４１）との界面付近で、かつ、浮遊ゲート電極６の下方のうち浮遊ゲート電極６の両エッジ部の下方を除く領域内に形成している。
【００８０】
具体的には、先ず、アンモニアおよびシリコンを含む原料ガスを用いるＣＶＤ法および高温熱処理により、エネルギーレベルの浅い電荷トラップ準位４０ｂ（４０）を有する下層シリコン窒化膜を結晶シリコン基板１の表面に形成する。続けて、下層シリコン窒化膜の上に熱酸化法により上層シリコン酸化膜を形成する。続けて、素子分離絶縁膜１７を埋め込むための溝を結晶シリコン基板１の表層部に形成する。この後、これらの素子分離溝の側壁部に対してラジカル熱酸化処理、アンモニア熱窒化処理、およびラジカル熱酸化処理を順次施す。これにより、図１４（ｂ）に示すようなエネルギーレベルの浅い電荷トラップ準位４０ｂ（４０）の空間分布を形成することができる。
【００８１】
このように、本実施形態のフラッシュメモリ３８の製造方法によれば、消去動作に積極的に寄与する電荷トラップ準位（電荷放出アシスト準位）４０ａと、書き込み動作に積極的に寄与する電荷トラップ準位（電荷注入アシスト準位）４０ｂとを、トンネル絶縁膜３６の膜厚方向およびトンネル絶縁膜３６の面方向の両方向においてそれぞれ異なる領域に個別に作り分けることができる。しかも、電荷放出アシスト準位４０ａと電荷注入アシスト準位４０ｂとは、実質的に自己整合的に互いに分離して形成される。
【００８２】
以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、本実施形態においては、前述したように、トンネル絶縁膜３６を形成する際に、その膜厚方向の中間部の全領域にわたってエネルギーレベルの浅い電荷トラップ準位を一旦設ける。この後、メモリセル３７のビット線方向に沿った両エッジ部からトンネル絶縁膜３６に対してバーズビーク酸化処理およびバーズビーク窒化処理を施す。
【００８３】
これにより、図１４（ａ）に示すビット線方向に沿った断面視においては、先ず、トンネル絶縁膜３６の膜厚方向の中間部かつメモリセル３７（浮遊ゲート電極６）の両エッジ部の下方からエネルギーレベルの浅い電荷トラップ準位を消失させる。これにより、トンネル絶縁膜３６の膜厚方向の中間部かつメモリセル３７の下方のうち両エッジ部の下方を除く領域中に電荷放出アシスト準位４０ａを残す。この後、トンネル絶縁膜３６の結晶シリコン基板１との界面付近かつメモリセル３７の両エッジ部の下方に電荷注入アシスト準位４０ｂを生成させる。
【００８４】
このように、書き込み動作と消去動作をともにトンネル電流を用いて行うフラッシュメモリ３８（メモリセル３７）においては、電荷放出アシスト準位４０ａをトンネル絶縁膜３６の膜厚方向の中間部に形成するとともに、電荷注入アシスト準位４０ｂをトンネル絶縁膜３６の結晶シリコン基板１との界面付近に形成することにより、次に述べるような効果を得ることができる。例えば、メモリセル（メモリデバイス）３７の書き込み動作速度および消去動作速度のさらなる高速化を実現することができる。それとともに、メモリセル３７の書き込み動作電圧および消去動作電圧のさらなる低電圧化を実現することができる。
【００８５】
また、各電荷放出アシスト準位４０ａと各電荷注入アシスト準位４０ｂとを互いに分離させて異なる位置に形成するので、メモリセル３７が読み込み動作やデータ保持を行う際にトンネル絶縁膜３６内に流れるトンネル電流に各アシスト準位４０ａ，４０ｂが関与するおそれを殆どなくすことができる。これにより、読み込み動作やデータ保持動作におけるメモリセル３７の誤動作を殆どなくすことができる。
【００８６】
さらに、図１４（ａ）に示す構造からなるトンネル絶縁膜３６を用いることにより、不純物拡散層１１であるソース領域１１ａおよびドレイン領域１１ｂにおけるトンネル注入効率を高めて書き込み効率を向上させることができる。それとともに、チャネル領域４１におけるトンネル注入効率は高くならない。これにより、データ読み込み動作を行う際のチャネル領域４１における誤書き込みを抑制もしくは低減させることができる。
【００８７】
なお、本発明に係る半導体装置およびその製造方法は、前述した第１および第２の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００８８】
例えば、第１実施形態においては、トンネル絶縁膜５中にエネルギーレベルの浅い電荷トラップ準位１９を形成するために、アンモニア熱窒化処理を行った後にラジカル熱酸化処理を行ったが、これには限定されない。例えば、アンモニアラジカル窒化処理によりトンネル絶縁膜５中に化学式（１）に示す物質を導入した後、この物質から高温アニール処理により水素を脱離させて化学式（２）に示す物質に変換しても構わない。このような方法によっても、第１実施形態と同様にトンネル絶縁膜５中にエネルギーレベルの浅い電荷トラップ準位１９を形成することができる。
【００８９】
また、エネルギーレベルの浅い電荷トラップ準位１９の形成方法は、必ずしもトンネル絶縁膜５中への窒素未結合手の導入によるものには限られない。例えば、トンネル絶縁膜５中に酸素未結合手を導入することにより、エネルギーレベルの浅い電荷トラップ準位１９を形成しても構わない。あるいは、トンネル絶縁膜５中にエネルギーレベルの浅い電荷トラップ準位１９を形成できる不純物元素を導入することにより、エネルギーレベルの浅い電荷トラップ準位１９を形成しても構わない。
【００９０】
また、エネルギーレベルの浅い電荷トラップ準位１９を有するトンネル絶縁膜５の形成方法は、必ずしも第１実施形態で述べた方法には限定されない。例えば、エネルギーレベルの浅い電荷トラップ準位１９を有する下層側トンネル絶縁膜４を形成した後、この上にシリコン酸化膜等を堆積させて上層側トンネル絶縁膜２を形成することにより２層構造のトンネル絶縁膜５を形成しても構わない。
【００９１】
また、第１および第２の各実施形態でトンネル絶縁膜５，３６中に形成したエネルギーレベルの浅い各電荷トラップ準位１９，４０ａ，４０ｂは、前述したエネルギーレベル（膜厚方向位置、面方向形成領域）には限定されない。各電荷トラップ準位１９，４０ａ，４０ｂは、第１および第２の各実施形態において規定した制限範囲内ならば、互いにエネルギーレベルの異なる複数種類の準位がトンネル絶縁膜５，３６中に併存しても構わない。ひいては、各電荷トラップ準位１９，４０ａ，４０ｂの形成領域は、メモリセル１２，３７の書き込み特性、消去特性、あるいはデータ保存特性等に応じて適宜、適正な範囲に設定することができる。
【００９２】
また、第１および第２の各実施形態においては、本発明に係る半導体装置およびその製造方法を、浮遊ゲート電極６を備える不揮発性メモリ（フラッシュメモリ）１５，３８について限定して説明した。しかし、本発明に係る半導体装置およびその製造方法は、そのような不揮発性メモリ１５，３８に限定されるものではない。本発明に係る半導体装置およびその製造方法は、電荷供給層（不純物拡散領域１１およびチャネル領域４１）と電荷蓄積層６との間にトンネル絶縁膜５，３６が設けられた不揮発性メモリならば、そのまま適用することができる。
【００９３】
さらに、第１および第２の各実施形態においては、メモリセル１２，３７のデータ書き込み動作およびデータ消去動作を担う注入電荷および放出電荷が電子の場合を説明したが、これには限定されない。メモリセル１２，３７のデータ書き込み動作およびデータ消去動作を担う注入電荷および放出電荷としてホールを適用した場合でも、第１および第２の各実施形態と同様の効果が得られるのはもちろんである。なお、この場合には、電荷注入アシスト準位および電荷放出アシスト準位は、トンネル絶縁膜５，３６の価電子帯付近に設ければ良い。すなわち、ホールポテンシャルを半導体基板１のフェルミレベルよりも高い準位に設定すれば良い。
【図面の簡単な説明】
【００９４】
【図１】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図３】第１実施形態に係る半導体装置の記憶素子形成領域をその上方から臨んで示す平面図。
【図４】図３中破断線Ａ−Ａ’に沿って示す断面図。
【図５】図３中破断線Ｂ−Ｂ’に沿って示す断面図。
【図６】第１実施形態に係る半導体装置が備えるトンネル絶縁膜のエネルギーバンド構造を模式的に示す図。
【図７】第１実施形態に係る半導体装置が備えるトンネル絶縁膜の電荷トラップ準位のエネルギーレベルおよび膜厚方向の存在範囲を模式的に示す図。
【図８】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図９】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１０】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１１】第２実施形態に係る半導体装置の記憶素子形成領をその上方から臨んで示す平面図。
【図１２】図１１中破断線Ｃ−Ｃ’に沿って示す断面図。
【図１３】図１１中破断線Ｄ−Ｄ’に沿って示す断面図。
【図１４】第２実施形態に係る半導体装置およびその変形例が備えるトンネル絶縁膜の電荷トラップ準位の空間分布を示す断面図。
【符号の説明】
【００９５】
１…結晶シリコン基板（半導体基板）、２…シリコン酸化膜（トンネル絶縁膜の上部領域、上層側トンネル絶縁膜）、４…エネルギーレベルの浅い電荷トラップ準位を有するシリコン酸化膜（シリコン酸窒化膜、トンネル絶縁膜の下部領域、下層側トンネル絶縁膜）、５，３６…トンネル絶縁膜、６…浮遊ゲート電極（電荷蓄積層）、１１…不純物拡散層（電荷供給層）、１１ａ…ソース領域（電荷供給層）、１１ｂ…ドレイン領域（電荷供給層）、３１…下層シリコン酸化膜（トンネル絶縁膜の下部領域、下層側トンネル絶縁膜）、３２…シリコン窒化膜（トンネル絶縁膜の中間部領域、中層トンネル絶縁膜）、３３…上層シリコン酸化膜（トンネル絶縁膜の上部領域、上層側トンネル絶縁膜）、３４…エネルギーレベルの浅い電荷トラップ準位を有するシリコン窒化膜（シリコン酸窒化膜、トンネル絶縁膜の中間部領域、中層トンネル絶縁膜）、３５…エネルギーレベルの浅い電荷トラップ準位を有するシリコン酸化膜（トンネル絶縁膜の下部領域、下層側トンネル絶縁膜）、４１…チャネル領域（電荷供給層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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