(57)【要約】【課題】ダイオード内蔵型の接合ＦＥＴにおいて、低いゲートバイアスでもブロッキング状態を維持でき、かつ大きな飽和電流を実現する。  【解決手段】ｎ＋ＳｉＣ基板１０をドレイン層、ドレイン層に接するｎ−ＳｉＣ層１１をドリフト層、ドリフト層上に形成されたｎ＋ＳｉＣ層１２をソース層、ソース層からドリフト層の所定深さまでトレンチ溝を形成してドリフト層の一部をチャネル領域とし、トレンチ溝を充填するｐ型多結晶Ｓｉをゲート領域とする接合ＦＥＴにおいて、チャネル片側のゲート領域をソース電極と短絡させてダイオードのｐエミッタとする。【選択図】図１
2007294716.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型の高濃度ＳｉＣドレイン層と、
前記ドレイン層に接する第一導電型の低濃度ＳｉＣドリフト層と、
前記ドリフト層上に形成された第一導電型の高濃度ＳｉＣソース層と、
前記ソース層から前記ドリフト層の所定深さまで形成されたトレンチ溝により前記ドリフト層の一部に形成されるチャネル領域と、
前記チャネル領域両側の前記トレンチ溝の側壁および底面部分に形成された第二導電型のゲート領域とを具備し、
前記チャネル領域の片側のゲート領域が前記ソース層と短絡されて成ることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第二導電型のゲート領域は、前記トレンチ溝に充填された第二導電型のＳｉゲート領域であることを特徴とする半導体装置。
【請求項３】
請求項２において、
前記チャネル領域の側壁部分の略全体のＳｉゲート領域を高濃度とし、
前記ソース領域の側壁部分およびその近傍付近のＳｉゲート領域を低濃度とし、
前記低濃度Ｓｉゲート領域の表面に高濃度Ｓｉ領域が形成されて成ることを特徴とする半導体装置。
【請求項４】
請求項１において、
前記ソース領域と短絡接続される前記ゲート領域が、前記ソース領域により囲まれるように配置されていることを特徴とする半導体装置。
【請求項５】
請求項２において、
前記ソース領域と短絡接続される前記ゲート領域が、前記ソース領域により囲まれるように配置されていることを特徴とする半導体装置。
【請求項６】
請求項３において、
前記ソース領域と短絡接続される前記ゲート領域が、前記ソース領域により囲まれるように配置されていることを特徴とする半導体装置。
【請求項７】
請求項１において、
前記ソース領域と短絡接続されない前記ゲート領域が、前記ソース領域により囲まれるように配置されていることを特徴とする半導体装置。
【請求項８】
請求項２において、
前記ソース領域と短絡接続されない前記ゲート領域が、前記ソース領域により囲まれるように配置されていることを特徴とする半導体装置。
【請求項９】
請求項３において、
前記ソース領域と短絡接続されない前記ゲート領域が、前記ソース領域により囲まれるように配置されていることを特徴とする半導体装置。
【請求項１０】
第一導電型の高濃度ＳｉＣドレイン層と、
前記ドレイン層に接する第一導電型の低濃度ＳｉＣドリフト層と、
前記ドリフト層上に形成された第一導電型の高濃度ＳｉＣソース層と、
前記ソース層から前記ドリフト層の所定深さまで形成されたトレンチ溝により前記ドリフト層の一部に形成されるチャネル領域と、
前記チャネル領域両側の前記トレンチ溝の側壁および底面部分に形成された第二導電型のゲート領域とを具備し、
前記チャネル領域の片側のゲート領域が前記ソース層と短絡されて成る接合ＦＥＴを含んで構成されることを特徴とする電気回路。
【請求項１１】
請求項１０に記載の接合ＦＥＴは、前記第二導電型のゲート領域が、前記トレンチ溝に充填された第二導電型のＳｉゲート領域であることを特徴とする電気回路。
【請求項１２】
請求項１０に記載の接合ＦＥＴは、前記チャネル領域の側壁部分の略全体のＳｉゲート領域を高濃度とし、前記ソース領域の側壁部分およびその近傍付近のＳｉゲート領域を低濃度とし、前記低濃度Ｓｉゲート領域の表面に高濃度Ｓｉ領域が形成されて成ることを特徴とする電気回路。
【請求項１３】
請求項１０に記載の接合ＦＥＴは、前記ソース領域と短絡接続される前記ゲート領域が、前記ソース領域により囲まれるように配置されていることを特徴とする電気回路。
【請求項１４】
請求項１０に記載の接合ＦＥＴは、前記ソース領域と短絡接続されない前記ゲート領域が、前記ソース領域により囲まれるように配置されていることを特徴とする電気回路。
【請求項１５】
請求項１０において、
前記電気回路は３相インバータ回路であることを特徴とする電気回路。
【請求項１６】
請求項１１において、
前記電気回路は３相インバータ回路であることを特徴とする電気回路。
【請求項１７】
請求項１２において、
前記電気回路は３相インバータ回路であることを特徴とする電気回路。
【請求項１８】
請求項１３において、
前記電気回路は３相インバータ回路であることを特徴とする電気回路。
【請求項１９】
請求項１４において、
前記電気回路は３相インバータ回路であることを特徴とする電気回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に接合ＦＥＴ（ＪＦＥＴ）あるいは静電誘導トランジスタ（ＳＩＴ）に好適な半導体装置に関する。
【背景技術】
【０００２】
ＪＦＥＴあるいはＳＩＴでインバータ回路を構成した場合、モーターなどが負荷に用いられるため、インダクタンスによりＪＦＥＴがオフ状態で逆方向に電流が流れるモードが存在する。そのため、インバータでは電流を還流させるためのダイオードを各ＪＦＥＴに逆並列接続させる必要があり、コスト増になる。また、パッケージサイズの小型化に限界があるという問題があった。
【０００３】
一方シリコンカーバイド（ＳｉＣ）は絶縁破壊電界がＳｉに比べ約１０倍大きいため、耐圧を維持するドリフト層を薄く、かつ高濃度にすることができる材料である。そのためＳｉＣを用いたパワー半導体素子の一つであるＪＦＥＴは、Ｓｉに比べて低損失化を図れるとともに、破壊に強いデバイスとして期待されている。図１０に、従来のＳｉＣを用いたＪＦＥＴの断面構造を示す。上記問題点の改善策として還流用のダイオードを内蔵させる工夫がなされている。図において、参照番号１０はドレイン層であるｎ＋基板、１１はｎ−ドリフト層、１２はｎ＋ソース領域、１５はｐゲート領域、２１はドレイン電極、２２はソース電極、２３はゲート電極である。ｎ＋ソース１２の中央部に高濃度のｐ＋型領域１６を設けてｐ＋エミッタとし、ソース電極２２と短絡することにより、ＪＦＥＴにダイオードを内蔵させた構造としている。このような構造は、例えば特許文献１に開示されている。
【０００４】
【特許文献１】特開２００２−２５２５５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１１は、ゲート電圧とソース電圧が同電位（ゲートバイアス０Ｖ）の場合における空乏層の拡がりを示した図であり、図１１（Ａ）はオフ状態、図１１（Ｂ）はオン状態を示している。空乏層ＤＰはｎ−ドリフト層１１側に拡がるとともに、チャネルＣＨ側にも拡がる。ＳｉＣの内側へ深くなるにつれてチャネル幅が拡がる構造となっているため、ゲートバイアス０Ｖの状態ではソースｐ＋エミッタ領域１６からの空乏化領域とｐ＋ゲート１５からの空乏化領域が互いに接することはない。そのため図１１（Ｂ）のオン状態を実現し、ブロッキング状態を維持するには、ゲート電極２３に負のバイアスを印加してｐ＋ゲート領域１５からの空乏化領域を拡げる必要がある。表面のチャネル幅を狭くすれば、ゲートバイアス０Ｖで両者の空乏化領域が接することは可能であるが、チャネル幅を著しく狭くする必要がある。ソース電極２２に接しているので、ｐ＋エミッタ１６からの空乏化領域は、ゲート電圧によって変化することはなく、ゲートに正のバイアスを加えてｐ＋エミッタ１６からの空乏化領域を狭くしても、オン抵抗が増大すると共に飽和ドレイン電流が著しく低下する。十分な飽和電流を確保するには、表面のチャネル幅を広くする必要があるので、ブロッキング状態を維持するためには、より大きな負のゲートバイアスが必要となる。
【０００６】
そこで、本発明の目的は、低いゲートバイアスでもブロッキング状態を維持でき、かつ飽和電流の大きなダイオード内蔵型の半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
本明細書において開示される半導体装置のうち代表的手段の一例を示せば、次の通りである。即ち、本発明に係る半導体装置は、第一導電型の高濃度ＳｉＣドレイン層と、
前記ドレイン層に接する第一導電型の低濃度ＳｉＣドリフト層と、
前記ドリフト層上に形成された第一導電型の高濃度ＳｉＣソース層と、
前記ソース層から前記ドリフト層の所定深さまで形成されたトレンチ溝により前記ドリフト層の一部に形成されるチャネル領域と、
前記チャネル領域両側の前記トレンチ溝の側壁および底面部分に形成された第二導電型のゲート領域とを具備し、
前記チャネル領域の片側のゲート領域が前記ソース層と短絡されて成ることを特徴とするものである。
【０００８】
要するに本発明は、トレンチ接合ＦＥＴにおいてチャネル片側のｐ型領域をソース電極と短絡させて還流用ダイオードのｐ＋エミッタとすることを最も主要な特徴とする。
【発明の効果】
【０００９】
図２は本発明のＪＦＥＴにおける空乏化領域ＤＰの拡がりを示した図である。同図（Ａ）はオフ状態、（Ｂ）はオン状態を示している。トレンチ構造を採用しているため、ｐ＋エミッタ１６からの空乏化領域とｐゲート領域１５からの空乏層領域が効率的に重なるようになる。そのため、図２（Ａ）に示したオフ状態を、広いチャネル幅であっても低いゲートバイアスで実現できる。またチャネル幅を広く設定できることは、飽和ドレイン電流を大きくできるため、オフ時のゲートバイアス低減とオン時のドレイン電流向上を、還流用ダイオード内蔵（以下、単に「ダイオード内蔵」と称する）接合ＦＥＴで同時に実現できる。
【００１０】
また、通常の接合ＦＥＴでは電流経路のデッドスペースとなっているｐ型領域及びその下部をダイオードとして用いているため、還流用ダイオードとトランジスタの二つの動作をする素子を、通常の接合ＦＥＴとダイオードの面積を合算した場合に比べて小さなチップ面積で実現できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明に係る半導体装置の実施例について、添付図面を参照しながら詳細に説明する。
【実施例１】
【００１２】
図１は、本発明に係る半導体装置の第１の実施例を示すＪＦＥＴの断面図である。実施例１では、ｐ＋ゲート領域１５およびｐ＋エミッタ領域１６として、トレンチ溝をｐ型多結晶Ｓｉで充填した構造とした。図３Ａ〜３Ｆは、実施例１のＪＦＥＴを形成するための概略プロセスを示す断面構造図である。以下、順を追って説明する。
【００１３】
ｎ＋ＳｉＣ基板１０上には、ｎ−ＳｉＣドリフト層１１（濃度２×１０１６ｃｍ−２、厚さ６．５μｍ）と、その上に酸化膜４０が形成され、さらにその上にイオン注入マスク材４１が形成されている。酸化膜４０上のイオン注入マスク材４１をパターニングし、ｎ＋ＳｉＣソース１２を形成するために窒素４２をイオン注入する（ピーク濃度１×１０２０ｃｍ−２、厚さ０．２５μｍ）（図３Ａ参照）。
【００１４】
酸化膜４０とマスク材４１を除去後、注入された窒素を活性化するために１７００℃で熱処理する。熱処理後、ｎ＋ＳｉＣソース１２上に酸化膜などのエッチングマスク材４３を形成し、パターニング後、ドライエッチによりトレンチを形成する（トレンチ幅１．４μｍ、トレンチ間隔０．６μｍ、トレンチ深さ１．５μｍ）（図３Ｂ参照）。
【００１５】
トレンチをｐ型多結晶Ｓｉ１５、１６で埋め込み平坦化する（濃度１×１０１８ｃｍ−３）（図３Ｃ参照）。なお、このトレンチ内の埋め込みは、ｐ型ＳｉＣのエピタキヤル成長による埋め込みであるが、工程の簡便さとゲート電極コンタクト形成の容易さの点から、本実施例ではｐ型多結晶で形成した。
【００１６】
表面に酸化膜２０１を形成後ドレインであるｎ＋ＳｉＣ基板１０の表面にドレイン電極となるＮｉ／Ｔｉの積層膜２１１を形成し、さらにｎ＋ソース１２の表面とｐ＋エミッタ領域である多結晶Ｓｉ１５の表面の酸化膜を除去し、ソース電極となるＮｉ／Ｔｉ積層膜２２１を形成し、Ｎｉ／Ｔｉ積層膜２１１、２２１をシリサイド化するため、１０００℃で熱処理する（図３Ｄ参照）。
【００１７】
ｐ＋ゲート領域である多結晶Ｓｉ１６の酸化膜２０１にゲートコンタクト窓を形成後、Ａｌ電極を形成し、エッチングにより分離して、ソースＡｌ電極２２２とゲートＡｌ電極２３を形成する（図３Ｅ参照）。
【００１８】
これにより図１に示した本発明のＪＦＥＴの構造となる（図３Ｆ参照）。なお、図１では簡単のため、Ｎｉ／Ｔｉの積層膜からなるシリサイド２２１とＡｌ電極２２２を合わせてソース電極２２としている。
【００１９】
チャネルの一方のｐ型多結晶Ｓｉ１６にゲート電極２３を形成して、本来はＪＦＥＴのｐ＋ゲート領域となるべき他方のｐ型多結晶Ｓｉ１５は、ソース電極（Ｓ）２２と短絡させることでｐ＋エミッタとなり、ｎ−層１１、ｎ＋ＳｉＣ基板層１０、ドレイン電極（Ｄ）２１と組み合わされてｐｎダイオードが形成される。ゲート電極（Ｇ）に負のバイアスを印加することでチャネル領域（ＣＨ）には空乏化領域ＤＰが拡がり、図２（Ａ）に示すようなオフ状態が実現する。
【００２０】
ゲートに正のバイアスを印加すると、ｐ型多結晶Ｓｉ１６側の空乏化領域が縮小してチャネルが開き、図２（Ｂ）に太い矢印で示すように、電子電流がソース電極Ｓからドレイン電極Ｄへ（電流としてはドレイン電極からソース電極へ）流れることで、オン状態となる。本実施例では、ゲート電圧を−５Ｖとすることで４５０Ｖのソース−ドレイン間耐圧を実現できるとともに、ゲート電圧を２．５Ｖとすることで、４００Ａ／ｃｍ２の飽和ドレイン電流を達成できた。なお、トレンチ間隔を０．４５μｍとした場合、ゲート電圧が０Ｖで、４００Ｖの耐圧が得られており、ノーマリオフ動作も実現できた。その場合の飽和ドレイン電流は、２００Ａ／ｃｍ２であった。
【００２１】
すなわち、低いゲートバイアスでもブロッキング状態を維持でき、かつ大きな飽和電流を実現することができた。
【実施例２】
【００２２】
図４は、本発明に係る半導体装置の第２の実施例を示すＪＦＥＴの断面構造である。実施例１では、トレンチ全体を同一濃度のｐ型多結晶Ｓｉで埋め込んだ。スイッチング時の誤作動を防ぐには、ノーマリオフであってもゲートに負の電圧を印加できることが望ましく、ソース／ゲート間耐圧の信頼性を保証する必要がある。そこで本実施例では、埋め込み多結晶Ｓｉのｎ＋ソース１２に触れる側壁部分を、低濃度部分１５２、１６２（濃度２×１０１７ｃｍ−３）とし、高濃度部分１５１、１６１（濃度５×１０１９ｃｍ−３）はチャネル底部側とした。
【００２３】
これにより、ソース／ゲート耐圧を確保でき、かつオフ性能も向上することが可能となる。但し、低濃度多結晶Ｓｉ１６２に直接電極をコンタクトさせるとコンタクト抵抗が大きくなるため、本実施例では低濃度多結晶Ｓｉ１６２内に部分的に高濃度のコンタクト領域１５３、１６３（濃度２×１０１９ｃｍ−３）を設ける構造とした。これらによりソース／ゲート耐圧は、１０Ｖから５０Ｖに上昇したため、ゲート電圧を−１５Ｖとすることにより、６７０Ｖのソース−ドレイン間耐圧を実現できた。
【実施例３】
【００２４】
図５は、本発明に係る半導体装置の第３の実施例を示すＪＦＥＴの断面構造である。ｐ型多結晶Ｓｉ１６３、１５３とｎ型ＳｉＣのｐｎ接合で高耐圧を実現するには、多結晶Ｓｉの濃度として１０１９ｃｍ−３後半から１０２０ｃｍ−３台が必要である。これに対し本実施例では、１０１８ｃｍ−３台の多結晶Ｓｉ濃度で高耐圧を実現するための構造であり、トレンチ底部と側壁に、ｐ型ＳｉＣ層１７、１８を設けた。ｐ型ＳｉＣ層１７、１８の濃度は１×１０１８ｃｍ−３、厚さは０．２μｍである。このときのトレンチ間隔は１．０μｍであり、トレンチ幅は１．０μｍ、トレンチ深さは１．３μｍとした。これにより、ｎ−ドリフト層１１のドレイン側からの空乏層はｐ型ＳｉＣ層１８の内部に留まるため、多結晶Ｓｉ１６３には高電界が発生することはなく、７５０Ｖの高耐圧を実現できた。
【実施例４】
【００２５】
図６は、本発明に係る半導体装置の第４の実施例を説明するためのレイアウト図であり、一例として実施例１のＪＦＥＴで説明するが、他の実施例のＪＦＥＴでも同様である。通常のトレンチＪＦＥＴの場合、チャネル両側のｐ型領域は全てゲート領域であるためつながっている。これに対し、本発明のトレンチＪＦＥＴでは、一方のｐ＋型領域をソース電極と短絡させたｐ＋エミッタ領域としている構造であるため、ｐ＋ゲート領域である他方のｐ＋型領域と分離させる必要がある。そのため本実施例では、ｐ＋エミッタ領域１５を、ｎ＋ソース１２により囲まれた構造とした。ｐ＋ゲート領域１６はｐ＋エミッタ領域１５を囲んだｎ＋ソース１２の外側につながって配置するレイアウトとした。これにより、ｐ＋エミッタ領域１５はｐ＋ゲート領域１６と分離され、互いに影響を受けることがなくなり、ダイオード内蔵ＪＦＥＴを実現できる。
【実施例５】
【００２６】
図７は、本発明に係る半導体装置の第５の実施例を説明するためのレイアウト図である。本実施例では、実施例４とは逆に、ｐ＋ゲート領域１６をｎ＋ソース１２により囲まれた構造とし、ｐ＋エミッタ領域１５がｐ＋ゲート領域１６を囲んだｎ＋ソース１２の外側につながって配置するレイアウトとした。この場合でも実施例４と同様、ｐ＋エミッタ領域１５はｐ＋ゲート領域１６と分離され、互いに影響を受けることがなくなり、ダイオード内蔵ＪＦＥＴを実現できる。
【実施例６】
【００２７】
図８、図９は本発明に係る半導体装置の第６の実施例を説明するための回路図であり、ダイオード内蔵ＪＦＥＴを用いた３相インバータ回路の例である。図において７０は直流電源であるコンデンサ、７１はモーターなどの負荷、８１〜８６は本発明のダイオード内蔵ＪＦＥＴである。本発明のダイオード内蔵ＪＦＥＴをインバータ回路等に用いる場合、素子単体をパッケージングしたものを個別部品として回路構成する場合もあるが、一般的には２つのダイオード内蔵ＪＦＥＴをパッケージングし、Ｕ相、Ｖ相、Ｗ相、いずれかの１相分に相当する２ｉｎ１モジュール８７を組み合わせるか、あるいは６つのダイオード内蔵ＪＦＥＴをパッケージングし、ＵＶＷの３相を実現した６ｉｎ１モジュール８８を用いることが多い。
【００２８】
本発明の特長はチップを小型化できることであるため、本実施例では、６つの本発明のダイオード内蔵ＪＦＥＴをパッケージングした６ｉｎ１モジュールに適用した。これにより従来の６ｉｎ１パッケージに比べ、サイズを２／３に小型化できた。
【００２９】
次に、回路動作の一部に関し説明する。誘導性負荷７１のＵ相からＷ相に電流が流れている状態を図８に示す。この場合、ＪＦＥＴは８１と８６がオン状態となり、他のＪＦＥＴは全てオフ状態である。電流は電源７０のプラス側からＪＦＥＴ８１を通って誘導性負荷７１のＵ相に流れ、Ｗ相を経てＪＦＥＴ８６を通り、電源７０のマイナス側に戻る。ＪＦＥＴ８１と８６を同時にオフさせた状態が図９である。全てのＪＦＥＴがオフ状態になっても、負荷７１のインダクタンスにより電流は瞬間的に０とはならず、そのまま流れ続けようとする。そのため、ＪＦＥＴ８１の対であるＪＦＥＴ８２のダイオードとＪＦＥＴ８６の対であるＪＦＥＴ８５のダイオードがオンとなる。
【００３０】
回路全体の負荷電流の流れは、オン状態とは完全に異なり、電源７０のマイナス側からＪＦＥＴ８２のダイオードを通って誘導性負荷７１のＵ相に流れ、Ｗ相を経てＪＦＥＴ８５のダイオードを通り、電源７０のプラス側に戻る。電源から見ると逆方向であるため、電流の流れにブレーキがかかり減少していく。
【００３１】
この場合、電源電圧はダイオード内蔵ＪＦＥＴ８１と８６に加わるため、ダイオード内蔵ＪＦＥＴ８２と８５には外部電圧が印加されることはない。ＪＦＥＴ部分がオフ状態であってもダイオード部分に空乏化領域が拡がることはないので、ダイオード電流が流れることができる。従って還流用ダイオード内蔵構造であっても、動作上問題となることはなく、従来に比べ小型のモジュールで高効率のインバータ動作を確認できた。
【００３２】
また、還流用ダイオードとＪＦＥＴを同時に形成できるためコスト低減が図れるとともに、ダイオードとＪＦＥＴが別チップの場合より小さなサイズで同様の機能を実現できる。このため、ＪＦＥＴとダイオードから構成されるモジュールを小型化でき、インバータシステムも小型化できる。
【図面の簡単な説明】
【００３３】
【図１】本発明に係る半導体装置の第１の実施例を示すＪＦＥＴの概略断面図。
【図２】図１のＪＦＥＴの空乏層の拡がりを示す説明図であり、（Ａ）はオフ状態、（Ｂ）はオン状態を示す。
【図３Ａ】図１に示したＪＦＥＴの最初の製造工程での概略断面図。
【図３Ｂ】図３Ａに示した次の製造工程における概略断面図。
【図３Ｃ】図３Ｂに示した次の製造工程における概略断面図。
【図３Ｄ】図３Ｃに示した次の製造工程における概略断面図。
【図３Ｅ】図３Ｄに示した次の製造工程における概略断面図。
【図３Ｆ】図３Ｅに示した次の製造工程における概略断面図。
【図４】本発明に係る半導体装置の第２の実施例を示すＪＦＥＴの概略断面図。
【図５】本発明に係る半導体装置の第３の実施例を示すＪＦＥＴの概略断面図。
【図６】本発明に係る半導体装置の第４の実施例を示すレイアウト図。
【図７】本発明に係る半導体装置の第５の実施例を示すレイアウト図。
【図８】第６の実施例を示す本発明のＪＦＥＴを用いた３相インバータでＪＦＥＴ８１、８６がオン、他はオフの場合の電流経路を示す説明図。
【図９】第６の実施例を示す本発明のＪＦＥＴを用いた３相インバータでＪＦＥＴ８１、８６を同時にオフさせた場合の電流経路を示す説明図。
【図１０】ＳｉＣを用いたＪＦＥＴの従来例を示す概略断面図。
【図１１】図１０のＪＦＥＴの空乏層の拡がりを示す説明図であり、（Ａ）はオフ状態、（Ｂ）はオン状態を示す。
【符号の説明】
【００３４】
１０…ｎ＋ＳｉＣ基板、１１…ｎ−ドリフト層、１２…ｎ＋ソース層、１５…ｐ＋ゲート領域、１６…ｐ＋エミッタ領域、１７，１８…ｐ型ＳｉＣ、２１…ドレイン電極、
２２，２２２…ソース電極、４１…イオン注入用マスク材、４２…窒素イオン、７０…コンデンサ、７１…誘導性負荷、８１〜８６…ダイオード内蔵接合ＦＥＴ、８７…ダイオード内蔵ＪＦＥＴを用いた２ｉｎ１モジュール、８８…ダイオード内蔵ＪＦＥＴを用いた６ｉｎ１モジュール、１５１，１５３，１６１，１６３…高濃度ｐ型Ｓｉ、１５２，１６２…低濃度ｐ型Ｓｉ、２０１，２０２…酸化膜、２１１…シリサイドドレイン電極、２２１…シリサイドソース電極。
【図１】
2007294716.tif 000003
【図２】
2007294716.tif 000004
【図３Ａ】
2007294716.tif 000005
【図３Ｂ】
2007294716.tif 000006
【図３Ｃ】
2007294716.tif 000007
【図３Ｄ】
2007294716.tif 000008
【図３Ｅ】
2007294716.tif 000009
【図３Ｆ】
2007294716.tif 000010
【図４】
2007294716.tif 000011
【図５】
2007294716.tif 000012
【図６】
2007294716.tif 000013
【図７】
2007294716.tif 000014
【図８】
2007294716.tif 000015
【図９】
2007294716.tif 000016
【図１０】
2007294716.tif 000017
【図１１】
2007294716.tif 000018