(57)【要約】【課題】ＭＩＳトランジスタとのプロセス整合性のある、平坦性に優れた容量素子を備えた半導体装置及びその製造方法を提供することにある。【解決手段】半導体基板１０上に絶縁膜２１ｃ及びシリコン膜１２ｃをパターニングして容量形成部Ｃを形成した後、容量形成部Ｃの側面上に側壁絶縁膜１４ｃを形成する。然る後、絶縁膜２１ｃを選択的に除去して、側壁絶縁膜１４ｃに囲まれる凹部３０ｃ内にシリコン膜１２ｃを露出させる。その後、第１の金属膜３１を堆積した後、熱処理を行って、シリコン膜１２ｃを第１の金属シリサイド膜３２ｃに変換する。然る後、凹部３０ｃ内に絶縁膜２３ｃ及び第２の金属膜３３ｃを埋設する。絶縁膜２３は、容量素子の容量絶縁膜を構成し、第１の金属シリサイド膜３２ｃ及び第２の金属膜３３ｃは、容量素子の下部電極及び上部電極を構成する。【選択図】図３
2007201062.tif 000002
【特許請求の範囲】
【請求項１】
容量素子を備えた半導体装置であって、
前記容量素子は、
半導体基板に設けられた素子分離領域上に形成された金属シリサイド膜からなる下部電極と、該下部電極上に形成された第１の絶縁膜からなる容量絶縁膜と、該容量絶縁膜上に形成された金属膜からなる上部電極とを有する容量素子部と、
前記容量素子部の側面上に形成された第１の側壁絶縁膜と、
前記半導体基板上における前記第１の側壁絶縁膜の側方に形成された第２の絶縁膜と
を備え、
前記容量素子部の上面は、前記第２の絶縁膜の上面の高さで平坦化されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記金属シリサイド膜は、ＮｉＳｉまたはＮｉ2Ｓｉからなり、前記金属膜は、ニッケル膜からなることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記半導体装置は、第１のＭＩＳトランジスタをさらに備え、
前記第１のＭＩＳトランジスタは、
前記半導体基板上に形成された第１のゲート絶縁膜と、該第１のゲート絶縁膜上に形成された第１の金属シリサイド膜からなる第１のゲート電極と、該第１のゲート電極上に形成された前記第１の絶縁膜と、該第１の絶縁膜上に形成された前記金属膜とを有する第１のゲート部と、
前記第１のゲート部の側面上に形成された第２の側壁絶縁膜と、
前記半導体基板上における前記第２の側壁絶縁膜の側方に形成された前記第２の絶縁膜と
を備え、
前記第１のゲート部の上面は、前記第２の絶縁膜の上面の高さで平坦化されていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１の金属シリサイド膜は、前記金属シリサイド膜と同じ組成比を有することを特徴とする半導体装置。
【請求項５】
請求項３又は４に記載の半導体装置において、
前記第１のＭＩＳトランジスタは、Ｎ型ＭＩＳトランジスタであることを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
前記半導体装置は、第２のＭＩＳトランジスタをさらに備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板上に形成された第２のゲート絶縁膜と、該第２のゲート絶縁膜上に形成された第２の金属シリサイド膜からなる第２のゲート電極とを有する第２のゲート部と、
前記第２のゲート部の側面上に形成された第３の側壁絶縁膜と、
前記半導体基板上における前記第３の側壁絶縁膜の側方に形成された前記第２の絶縁膜と
を備え、
前記第２のゲート部の上面は、前記第２の絶縁膜の上面の高さで平坦化されていることを特徴とする半導体装置。
【請求項７】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
前記第２の金属シリサイド膜は、前記金属シリサイド膜に比べて金属リッチであることを特徴とする半導体装置。
【請求項８】
請求項６又は７に記載の半導体装置において、
前記第２の金属シリサイド膜は、Ｎｉ3Ｓｉからなることを特徴とする半導体装置。
【請求項９】
請求項６〜８のうちいずれか１項に記載の半導体装置において、
前記第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであることを特徴とする半導体装置。
【請求項１０】
容量素子部を有する容量素子を備えた半導体装置の製造方法であって、
前記容量素子部は、金属シリサイド膜からなる下部電極と、第１の絶縁膜からなる容量絶縁膜と、金属膜からなる上部電極とを有し、
半導体基板上に素子分離領域を形成する工程（ａ）と、
前記素子分離領域上に、第１のシリコン膜と第１の保護膜からなる容量形成部を形成する工程（ｂ）と、
前記容量形成部の側面上に第１の側壁絶縁膜を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記半導体基板上に第２の絶縁膜を形成した後、前記第１の保護膜の上面が露出するように前記第２の絶縁膜を平坦化する工程（ｄ）と、
前記工程（ｄ）の後に、前記容量形成部のうち前記第１の保護膜を選択的に除去する工程（ｅ）と、
前記工程（ｅ）の後に、前記第１のシリコン膜の全体をシリサイド化してなる前記金属シリサイド膜を形成する工程（ｆ）と、
前記金属シリサイド膜上を覆う前記第１の絶縁膜を形成する工程（ｇ）と、
前記第１の絶縁膜上に前記金属膜を形成する工程（ｈ）と、
前記工程（ｈ）の後に、前記容量素子部における前記金属膜の上面を、前記第２の絶縁膜の上面の高さで平坦化する工程（ｉ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記金属シリサイド膜は、ＮｉＳｉまたはＮｉ2Ｓｉからなり、前記金属膜は、ニッケル膜からなることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０又は１１に記載の半導体装置の製造方法において、
前記半導体装置は、第１のゲート部を有する第１のＭＩＳトランジスタをさらに備え、
前記第１のゲート部は、第１のゲート絶縁膜と、第１の金属シリサイド膜からなるゲート電極と、前記第１の絶縁膜と、前記金属膜とを有し、
前記工程（ｂ）では、前記素子分離領域によって囲まれた前記半導体基板上に、前記第１のゲート絶縁膜と第２のシリコン膜と第２の保護膜からなる第１のゲート形成部を形成し、
前記工程（ｃ）では、前記第１のゲート形成部の側面上に第２の側壁絶縁膜を形成し、
前記工程（ｄ）では、前記第２の保護膜の上面が露出するように前記第２の絶縁膜を平坦化し、
前記工程（ｅ）では、前記第１のゲート形成部のうち前記第２の保護膜を選択的に除去し、
前記工程（ｆ）では、前記第２のシリコン膜の全体をシリサイド化して前記第１の金属シリサイド膜を形成し、
前記工程（ｇ）では、前記第１の金属シリサイド膜上を覆う前記第１の絶縁膜を形成し、
前記工程（ｉ）では、前記第１のゲート部における前記金属膜の上面を、前記第２の絶縁膜の上面の高さで平坦化することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０〜１２のうちいずれか１項に記載の半導体装置の製造方法において、
前記半導体装置は、第２のゲート部を有する第２のＭＩＳトランジスタをさらに備え、
前記第２のゲート部は、第２のゲート絶縁膜と、第２の金属シリサイド膜からなるゲート電極とを有し、
前記工程（ｂ）では、前記素子分離領域によって囲まれた前記半導体基板上に、前記第２のゲート絶縁膜と第３のシリコン膜と第３の保護膜からなる第２のゲート形成部を形成し、
前記工程（ｃ）では、前記第２のゲート形成部の側面上に第３の側壁絶縁膜を形成し、
前記工程（ｄ）では、前記第３の保護膜の上面が露出するように前記第２の絶縁膜を平坦化し、
前記工程（ｅ）では、前記第２のゲート形成部のうち前記第２の保護膜を選択的に除去し、
前記工程（ｆ）では、前記第３のシリコン膜の全体をシリサイド化して前記第２の金属シリサイド膜を形成し、
前記工程（ｉ）では、前記第２のゲート部における前記第２の金属シリサイド膜の上面を、前記第２の絶縁膜の上面の高さで平坦化することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、ＭＩＳ型トランジスタとのプロセス整合性の高い容量素子を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化に伴い、アナログ回路等との集積化がますます重要になってきている。そして、アナログ回路においては、安定した容量素子を形成することに加え、ＭＩＳトランジスタとのプロセス整合性を高めることが要求されている。
【０００３】
従来の容量素子を含むＭＩＳトランジスタは、図１０（ａ）〜（ｄ）に示すような製造工程により形成されていた。
【０００４】
すなわち、図１０（ａ）に示すように、半導体基板１０１に素子分離絶縁膜１０２を形成した後、半導体基板１０１表面に、ゲート絶縁膜（不図示）、シリコン膜よりなるゲート電極１０３を形成する。また、通常の場合、素子分離絶縁膜１０２上にもゲート電極１０３が形成される。
【０００５】
次に、図１０（ｂ）に示すように、平坦化された層間絶縁膜１０４を形成した後、層間絶縁膜１０４上に、パターニングされた下部電極１０５、容量絶縁膜１０６、及び上部電極１０７からなる容量素子を形成する。
【０００６】
その後、図１０（ｃ）に示すように、層間絶縁膜１０８をさらに形成した後、所定の領域にコンタクトホール１１０、１１１、１１２を形成する。そして、図１０（ｄ）に示すように、各コンタクトホールに金属１１３を埋め込んで、容量素子の下部電極１０５及び上部電極１０７、並びにＭＩＳトランジスタのゲート電極１０３を、それぞれ配線１１４に接続することによって、容量素子を含むＭＩＳトランジスタを完成する。
【０００７】
しかしながら、従来の方法では、ゲート電極１０３の形成後に、容量素子の下部電極１０５及び上部電極１０７を形成するため、工程が複雑になると共に、ＭＩＳトランジスタの形成後に容量素子を形成するための熱処理が入るため、トランジスタの不純物プロファイルが変動するという問題があった。
【０００８】
そこで、容量素子を形成する工程を、ＭＩＳトランジスタを形成する工程に整合させる方法が有用になるが、特許文献１にそのようなプロセス整合性を図った製造方法が提案されている。以下、図１１（ａ）〜（ｄ）に示す工程断面図を参照しながら、説明する。
【０００９】
まず、図１１（ａ）に示すように、半導体基板１０１の表面に、厚さの異なる素子分離絶縁膜１０２ａ、１０２ｂを形成する。そして、半導体基板１０１表面に、ゲート絶縁膜（不図示）、シリコン膜からなるゲート電極１０３を形成すると同時に、厚い素子分離絶縁膜１０２ｂ上にも、同じシリコン膜からなる容量素子の下部電極１０５を形成する。また、通常の場合、素子分離絶縁膜１０２ａ上にもゲート電極１０３が形成される。
【００１０】
次に、図１１（ｂ）に示すように、平坦化された層間絶縁膜１０４を形成した後、図１１（ｃ）に示すように、下部電極１０５上の層間絶縁膜１０４が、容量素子の所望の容量値となる膜厚になるまで、層間絶縁膜１０４をエッチバックする。そして、所定の領域にコンタクトホール１１０、１１１を形成する。
【００１１】
最後に、図１１（ｄ）に示すように、各コンタクトホールに金属１１３を埋め込んだ後、容量素子の下部電極１０５、及びＭＩＳトランジスタのゲート電極１０３に接続する配線１１４を形成すると同時に、容量素子の上部電極１１５を形成することによって、容量素子を含むＭＩＳトランジスタを完成する。
【００１２】
この方法によれば、容量素子の下部電極１０５及び上部電極１１５を、ＭＩＳトランジスタのゲート電極１０３及び配線１１４と同時に形成することによって、工程を簡略化することができる。
【００１３】
また、容量素子が形成される素子分離絶縁膜１０２ｂの膜厚を予め厚く形成しておくことによって、層間絶縁膜１０４のエッチバックにより、下部電極１０５上に所望の容量値をもつ容量絶縁膜を形成した際、素子分離絶縁膜１０２ａ上に形成されたゲート電極１０３と配線１１４との間の層間絶縁膜１０４は、寄生容量が無視できるほどの膜厚に維持される。従って、工程を簡略化しても、半導体集積回路装置の特性を劣化させることはない。
【００１４】
加えて、容量素子は、ＭＩＳトランジスタの形成に必要な工程において、同時に形成されるので、容量素子を形成することによって、トランジスタの不純物プロファイルが変動するという問題は生じない。
【特許文献１】特開２００３−２３４４１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
特許文献１に記載された方法は、容量素子が、ＭＩＳトランジスタを形成する工程において、同時に形成されるので、工程を簡約化でき、これにより製造コストが低減できるという点で有効である。
【００１６】
しかしながら、容量素子の容量絶縁膜を、層間絶縁膜１０４のエッチバックにより形成するため、容量絶縁膜の膜厚制御は容易でなく、また、エッチバックによる容量絶縁膜のダメージも発生するので、容量素子の特性が安定しない。
【００１７】
また、容量素子は、予め厚く形成された素子分離絶縁膜１０２ｂ上に形成されるので、容量素子とＭＩＳトランジスタのゲート電極との間に段差が生じ、平坦性が要求される半導体集積回路素子の高密度化には不利である。
【００１８】
本発明はかかる点に鑑みてなされたもので、ＭＩＳトランジスタとのプロセス整合性のある、平坦性に優れた容量素子を備えた半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明に係わる半導体装置は、容量素子を備えた半導体装置であって、該容量素子は、半導体基板に設けられた素子分離領域上に形成された金属シリサイド膜からなる下部電極と下部電極上に形成された第１の絶縁膜からなる容量絶縁膜と容量絶縁膜上に形成された金属膜からなる上部電極とを有する容量素子部、容量素子部の側面上に形成された第１の側壁絶縁膜、及び半導体基板上における第１の側壁絶縁膜の側方に形成された第２の絶縁膜を備え、容量素子部の上面は、第２の絶縁膜の上面の高さで平坦化されていることを特徴とする。
【００２０】
このような構成にすることによって、容量素子部の上面が、第１の側壁絶縁膜の測方に形成された第２の絶縁膜の上面の高さで平坦化されているので、平坦性の優れた容量素子を得ることができる。また、この容量素子の下部電極である金属シリサイド膜をゲート電極とし、その側面に第１の側壁絶縁膜が形成されたＭＩＳトランジスタを、容量素子と同時に形成すれば、同じ第１の側壁絶縁膜で高さが画された容量素子及びＭＩＳトランジスタを形成することができ、ＭＩＳトランジスタとのプロセス整合性のある、平坦性に優れた容量素子を備えた半導体装置を得ることができる。
【００２１】
ある好適な実施形態において、金属シリサイド膜は、ＮｉＳｉまたはＮｉ2Ｓｉからなり、金属膜は、ニッケル膜からなることが好ましい。
【００２２】
ある好適な実施形態において、半導体装置は、第１のＭＩＳトランジスタをさらに備え、該第１のＭＩＳトランジスタは、半導体基板上に形成された第１のゲート絶縁膜と第１のゲート絶縁膜上に形成された第１の金属シリサイド膜からなる第１のゲート電極と第１のゲート電極上に形成された第１の絶縁膜と第１の絶縁膜上に形成された金属膜とを有する第１のゲート部、第１のゲート部の側面上に形成された第２の側壁絶縁膜、及び半導体基板上における第２の側壁絶縁膜の側方に形成された第２の絶縁膜とを備え、第１のゲート部の上面は、第２の絶縁膜の上面の高さで平坦化されていることが好ましい。
【００２３】
ある好適な実施形態において、第１の金属シリサイド膜は、金属シリサイド膜と同じ組成比を有することが好ましい。
【００２４】
ある好適な実施形態において、第１のＭＩＳトランジスタは、Ｎ型ＭＩＳトランジスタであることが好ましい。
【００２５】
ある好適な実施形態において、半導体装置は、第２のＭＩＳトランジスタをさらに備え、該第２のＭＩＳトランジスタは、半導体基板上に形成された第２のゲート絶縁膜と第２のゲート絶縁膜上に形成された第２の金属シリサイド膜からなる第２のゲート電極とを有する第２のゲート部、第２のゲート部の側面上に形成された第３の側壁絶縁膜、及び半導体基板上における第３の側壁絶縁膜の側方に形成された第２の絶縁膜とを備え、第２のゲート部の上面は、第２の絶縁膜の上面の高さで平坦化されていることが好ましい。
【００２６】
ある好適な実施形態において、第２の金属シリサイド膜は、金属シリサイド膜に比べて金属リッチであることが好ましい。また、第２の金属シリサイド膜は、Ｎｉ3Ｓｉからなることが好ましい。
【００２７】
ある好適な実施形態において、第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであることが好ましい。
【００２８】
本発明に係わる半導体装置の製造方法は、容量素子部を有する容量素子を備えた半導体装置の製造方法であって、該容量素子部は、金属シリサイド膜からなる下部電極と、第１の絶縁膜からなる容量絶縁膜と、金属膜からなる上部電極とを有し、半導体基板上に素子分離領域を形成する工程（ａ）と、素子分離領域上に、第１のシリコン膜と第１の保護膜からなる容量形成部を形成する工程（ｂ）と、容量形成部の側面上に第１の側壁絶縁膜を形成する工程（ｃ）と、工程（ｃ）の後に、半導体基板上に第２の絶縁膜を形成した後、第１の保護膜の上面が露出するように第２の絶縁膜を平坦化する工程（ｄ）と、工程（ｄ）の後に、容量形成部のうち第１の保護膜を選択的に除去する工程（ｅ）と、工程（ｅ）の後に、第１のシリコン膜の全体をシリサイド化してなる金属シリサイド膜を形成する工程（ｆ）と、金属シリサイド膜上を覆う第１の絶縁膜を形成する工程（ｇ）と、第１の絶縁膜上に前記金属膜を形成する工程（ｈ）と、工程（ｈ）の後に、容量素子部における金属膜の上面を、第２の絶縁膜の上面の高さで平坦化する工程（ｉ）とを備えていることを特徴とする。
【００２９】
このような構成にすることによって、容量素子部の上面が、第１の側壁絶縁膜の側方に形成された第２の絶縁膜の上面の高さで平坦化されるので、平坦性の優れた容量素子を得ることができる。また、この容量素子の下部電極である金属シリサイド膜をゲート電極とし、その側面に第１の側壁絶縁膜が形成されたＭＩＳトランジスタを、容量素子と同時に形成すれば、同じ第１の側壁絶縁膜で高さが画された容量素子及びＭＩＳトランジスタを形成することができ、ＭＩＳトランジスタとのプロセス整合性のある、平坦性に優れた容量素子を備えた半導体装置を得ることができる。
【００３０】
ある好適な実施形態において、金属シリサイド膜は、ＮｉＳｉまたはＮｉ2Ｓｉからなり、金属膜は、ニッケル膜からなることが好ましい。
【００３１】
ある好適な実施形態において、半導体装置は、第１のゲート部を有する第１のＭＩＳトランジスタをさらに備え、該第１のゲート部は、第１のゲート絶縁膜、第１の金属シリサイド膜からなるゲート電極、第１の絶縁膜、及び金属膜とを有し、工程（ｂ）では、素子分離領域によって囲まれた半導体基板上に、第１のゲート絶縁膜と第２のシリコン膜と第２の保護膜からなる第１のゲート形成部を形成し、工程（ｃ）では、第１のゲート形成部の側面上に第２の側壁絶縁膜を形成し、工程（ｄ）では、第２の保護膜の上面が露出するように第２の絶縁膜を平坦化し、工程（ｅ）では、第１のゲート形成部のうち第２の保護膜を選択的に除去し、工程（ｆ）では、第２のシリコン膜の全体をシリサイド化して第１の金属シリサイド膜を形成し、工程（ｇ）では、第１の金属シリサイド膜上を覆う第１の絶縁膜を形成し、工程（ｉ）では、第１のゲート部における金属膜の上面を、第２の絶縁膜の上面の高さで平坦化することが好ましい。
【００３２】
ある好適な実施形態において、半導体装置は、第２のゲート部を有する第２のＭＩＳトランジスタをさらに備え、該第２のゲート部は、第２のゲート絶縁膜と第２の金属シリサイド膜からなるゲート電極とを有し、工程（ｂ）では、素子分離領域によって囲まれた半導体基板上に、第２のゲート絶縁膜と第３のシリコン膜と第３の保護膜からなる第２のゲート形成部を形成し、工程（ｃ）では、第２のゲート形成部の側面上に第３の側壁絶縁膜を形成し、工程（ｄ）では、第３の保護膜の上面が露出するように第２の絶縁膜を平坦化し、工程（ｅ）では、第２のゲート形成部のうち第２の保護膜を選択的に除去し、工程（ｆ）では、第３のシリコン膜の全体をシリサイド化して第２の金属シリサイド膜を形成し、工程（ｉ）では、第２のゲート部における第２の金属シリサイド膜の上面を、第２の絶縁膜の上面の高さで平坦化することが好ましい。
【発明の効果】
【００３３】
本発明に係わる半導体装置およびその製造方法によれば、容量素子部の上面が、第１の側壁絶縁膜の測方に形成された第２の絶縁膜の上面の高さで平坦化されているので、平坦性の優れた容量素子を得ることができる。また、この容量素子の下部電極である金属シリサイド膜をゲート電極とし、その側面に第１の側壁絶縁膜が形成されたＭＩＳトランジスタを、容量素子と同時に形成すれば、同じ第１の側壁絶縁膜で高さが画された容量素子及びＭＩＳトランジスタを形成することができ、ＭＩＳトランジスタとのプロセス整合性のある、平坦性に優れた容量素子を備えた半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００３４】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００３５】
（第１の実施形態）
図１（ａ）〜図３（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。図中において、左側に容量素子形成領域Ｒｃ、中央にＮ型ＭＩＳトランジスタ形成領域Ｒｎ、右側にＰ型ＭＩＳトランジスタ形成領域Ｒｐを示している。
【００３６】
まず、図１（ａ）に示すように、シリコンからなる半導体基板１０に素子分離領域２０を形成して、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎの活性領域とＰ型ＭＩＳトランジスタ形成領域Ｒｐの活性領域とを区画する。この素子分離領域２０は、容量素子と相補型ＭＩＳトランジスタ（ゲート電極）との平坦性を高めるために、例えば、半導体基板１０に形成されたトレンチ内に絶縁膜が埋め込まれたシャロートレンチ分離（ＳＴＩ）構造を有していることが好ましい。
【００３７】
その後、半導体基板１０におけるＮ型ＭＩＳトランジスタ形成領域ＲｎにＰ型ウェル（図示せず）を形成し、半導体基板１０におけるＰ型ＭＩＳトランジスタ形成領域ＲｐにＮ型ウェル（図示せず）を形成する。そして、半導体基板１０におけるＮ型ＭＩＳトランジスタ形成領域Ｒｎの活性領域及びＰ型ＭＩＳトランジスタ形成領域Ｒｐの活性領域上に厚さ１．７ｎｍのゲート絶縁膜を形成した後、半導体基板１０上の全面に厚さ４０ｎｍのシリコン膜を形成する。ここで、ゲート絶縁膜として、ＨｆＯ2 又はＨｆＳｉＯＮ等の高誘電率材料を用いることが好ましい。その後、シリコン膜上にＣＶＤ−酸化膜よりなる厚さ８０ｎｍの保護膜を形成する。
【００３８】
その後、異方性エッチングにより、保護膜、シリコン膜及びゲート絶縁膜を順次エッチングしてパターニングすることにより、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎの半導体基板１０からなる活性領域上に、第１のゲート絶縁膜１１ａ、第２のシリコン膜１２ａ及び第２の保護膜２１ａからなる第１のゲート形成部Ａを形成すると共に、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐの半導体基板１０からなる活性領域上に、第２のゲート絶縁膜１１ｂ、第３のシリコン膜１２ｂ及び第３の保護膜２１ｂからなる第２のゲート形成部Ｂを形成し、さらに容量素子形成領域Ｒｃの素子分離領域２０上に、第１のシリコン膜１２ｃ及び第１の保護膜２１ｃからなる容量形成部Ｃを同時に形成する。このとき、素子分離領域２０とシリコン膜１２ｃとの間にゲート絶縁膜からなる絶縁膜が残存してもよい。
【００３９】
次に、図１（ｂ）に示すように、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎの半導体基板１０における第１のゲート形成部Ａの両側方に位置する領域に、ｎ型エクステンション領域１３ａを自己整合的に形成し、また、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐの半導体基板１０における第１のゲート形成部Ｂの両側方に位置する領域に、ｐ型エクステンション領域１３ｂを自己整合的に形成する。
【００４０】
その後、半導体基板１０上の全面にシリコン窒化膜からなる絶縁膜を形成した後、異方性のドライエッチングにより絶縁膜をエッチングすることにより、第１のゲート形成部Ａ及び第２のゲート形成部Ｂの各側面上に側壁絶縁膜（第２及び第３の側壁絶縁膜）１４ａ、１４ｂを形成するのと同時に、容量形成部Ｃの側面上に側壁絶縁膜（第１の側壁絶縁膜）１４ｃを形成する。
【００４１】
その後、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎの半導体基板１０における側壁絶縁膜１４ａの側方に位置する領域に、ｎ型ソース・ドレイン領域１５ａを自己整合的に形成し、また、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐの半導体基板１０における側壁絶縁膜１４ｂの側方に位置する領域に、ｐ型ソース・ドレイン領域１５ｂを自己整合的に形成する。
【００４２】
次に、図１（ｃ）に示すように、ｎ型ソース・ドレイン領域１５ａ及びｐ型ソース・ドレイン領域１５ｂの上に、サリサイド技術を用いて例えばＮｉシリサイドからなるシリサイド膜１６ａ、１６ｂを形成する。その後、第１のゲート形成部Ａ、第２のゲート形成部Ｂ、容量形成部Ｃ以外の半導体基板１０上に、平坦化されたＣＶＤ−酸化膜からなる絶縁膜（第２の絶縁膜）２２を形成する。平坦化は、例えば、絶縁膜２２を半導体基板１０上の全面に堆積した後、ＣＭＰ（化学機械的研磨）法を用いて保護膜２１ａ、２１ｂ、２１ｃの上面が露出するまで研磨することにより行うことができる。
【００４３】
次に、図１（ｄ）に示すように、第１のゲート形成部Ａ、第２のゲート形成部Ｂ、容量形成部Ｃのうち保護膜２１ａ、２１ｂ、２１ｃを選択的に除去して、側壁絶縁膜１４ａ、１４ｂ、１４ｃに囲まれる凹部３０ａ、３０ｂ、３０ｃの底面に、シリコン膜１２ａ、１２ｂ、１２ｃを露出させる。保護膜２１ａ、２１ｂ、２１ｃの選択的な除去は、例えば、絶縁膜２２、側壁絶縁膜１４ａ、１４ｂ、１４ｃ及びシリコン膜１２ａ、１２ｂ、１２ｃに対して、選択比の大きなエッチャントを用いたエッチングにより行うことができる。
【００４４】
次に、図２（ａ）に示すように、半導体基板１０上の全面に、厚さ３０ｎｍの第１の金属膜３１を形成する。これにより、凹部３０ａ、３０ｂ、３０ｃ内に露出するシリコン膜１２ａ、１２ｂ、１２ｃは第１の金属膜３１によって覆われる。このとき、第１の金属膜３１は、必ずしも絶縁膜２２の上面上には形成する必要がなく、少なくとも凹部３０ａ、３０ｂ、３０ｃ内のシリコン膜１２ａ、１２ｂ、１２ｃ上を覆うように形成されておればよい。
【００４５】
次に、図２（ｂ）に示すように、半導体基板１０を熱処理することにより、シリコン膜１２ａ、１２ｂ、１２ｃと第１の金属膜３１とを反応させて、シリコン膜１２ａ、１２ｂ、１２ｃの全体をシリサイド化して、第１の金属シリサイド膜３２ａ、３２ｂ、３２ｃに変換する。このとき、熱処理によりシリコン膜１２ａ、１２ｂ、１２ｃと第１の金属膜３１が反応して第１の金属シリサイド膜３２ａ、３２ｂ、３２ｃが形成されるが、その膜厚比は、所望の組成比の金属シリサイド膜が得られるように、予め設定しておく。例えば、第１の金属膜３１をニッケル（Ｎｉ）材料にした場合、第１の金属シリサイド膜３２ａ、３２ｂは、ＮｉＳｉまたはＮｉ2Ｓｉの組成比になるように、膜厚比を設定しておくことが好ましい。
【００４６】
次に、図２（ｃ）に示すように、未反応の第１の金属膜３１を除去した後、厚さ１０ｎｍの窒化膜からなる絶縁膜（第１の絶縁膜）２３を半導体基板１０の全面に形成する。
【００４７】
次に、図３（ａ）に示すように、絶縁膜２３上に、第１の金属シリサイド膜３２ａ、３２ｃ上を覆い、第１の金属シリサイド膜３２ｂ上に開口を有するレジスト膜４０を形成する。その後、レジスト膜４０をマスクにして、ドライエッチングを用いて絶縁膜２３のエッチングをすることにより、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐの第１の金属シリサイド膜３２ｂの上面を露出する。これにより、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎの第１の金属シリサイド膜３２ａの上面、及び容量素子形成領域Ｒｃの第1の金属シリサイド膜３２ｃを覆うように絶縁膜２３が残存する。このとき、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐの第１の金属シリサイド膜３２ｂ上に位置する凹部３０ｂの内側面となる側壁絶縁膜１４ｂの側面上にも絶縁膜２３からなる側壁絶縁膜２３ｂが残存する。なお、側壁絶縁膜２３ｂは必ずしも残存させる必要はなく完全にエッチング除去してもよい。
【００４８】
次に、図３（ｂ）に示すように、半導体基板１０上の全面に、厚さ５０ｎｍの第２の金属膜３３を形成する。このとき、第２の金属膜３３の膜厚は、凹部３０ａ、３０ｃ内が完全に埋め込まれる厚さで形成する。ここで、第２の金属膜３３は、第１の金属膜３１と同じ金属材料が好ましい。例えば、第１の金属膜３１がニッケル材料の場合、第２の金属膜としてニッケル材料を用いる。
【００４９】
次に、図３（ｃ）に示すように、半導体基板１０を熱処理することにより、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐの第１の金属シリサイド膜３２ｂと第２の金属膜３３とを反応させて、第１の金属シリサイド膜３２ｂの全体をさらに金属リッチな第２の金属シリサイド膜３４に変換する。例えば、第２の金属膜３３がニッケル材料の場合、第２の金属シリサイド膜３４は、第１の金属シリサイド膜３２ｂであるＮｉＳｉまたはＮｉ2Ｓｉと、第２の金属膜３３であるＮｉとが反応して形成されるため、よりＮｉリッチなＮｉ3Ｓｉ膜となる。
【００５０】
その後、ＣＭＰ法を用いて未反応の第２の金属膜３３を、絶縁膜２２の上面が露出するまで研磨除去する。このとき、絶縁膜２２上に残存する絶縁膜２３も研磨除去することが望ましい。これにより、第１の金属シリサイド膜３２ａ、３２ｃ上の凹部３０ａ、３０ｃ内は、断面が凹部形状を有する絶縁膜２３ａ、２３ｃと、絶縁膜２３ａ、２３ｃ上に形成された第２の金属膜３３ａ、３３ｃとによって埋め込まれた構成となる。
【００５１】
こうして、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎには、ゲート絶縁膜１１ａと第１の金属シリサイド膜３２ａと絶縁膜２３ａと第２の金属膜３３ａとからなるゲート部を有するＮ型ＭＩＳトランジスタが形成され、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐには、ゲート絶縁膜１１ｂと第２の金属シリサイド膜３４と側壁絶縁膜２３ｂとからなるゲート部を有するＰ型ＭＩＳトランジスタが形成され、容量素子形成領域Ｒｃには、第１の金属シリサイド膜３２ｃと絶縁膜２３ｃと第２の金属膜３３ｃとからな容量素子部を有する容量素子が形成される。そして、Ｎ型ＭＩＳトランジスタのゲート部の上面（第２の金属膜３３ａの上面）、Ｐ型ＭＩＳトランジスタのゲート部の上面（第２の金属シリサイド膜３４の上面）、容量素子の容量素子部の上面（第２の金属膜３３ｃの上面）は、絶縁膜２２の上面の高さで平坦化される。なお、Ｐ型ＭＩＳトランジスタのゲート部における側壁絶縁膜２３ｂは設けなくてもよい。
【００５２】
ここで、熱処理によってＰ型ＭＩＳトランジスタ形成領域Ｒｐの第２の金属シリサイド膜３４を形成する際、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおける第１の金属シリサイド膜３２ａと第２の金属膜３３ａとの間、及び容量素子形成領域Ｒｃの第１の金属シリサイド膜３２ｃと第２の金属膜３３ｃとの間には、絶縁膜２３ａ，２３ｃが介在しているので、第１の金属シリサイド膜３２ａ、３２ｃが第２の金属シリサイド膜３４と同じ組成比になることはない。
【００５３】
以上の製造方法によって、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎには、半導体基板１０上に形成されたゲート絶縁膜１１ａと、ゲート絶縁膜１１ａ上に形成された第１の金属シリサイド膜３２ａからなるゲート電極と、第１の金属シリサイド膜３２ａ上に形成された断面が凹部形状を有する絶縁膜２３ａと、絶縁膜２３ａ上の凹部内に形成された第２の金属膜３３ａと、ゲート電極（第１の金属シリサイド膜３２ａ）の側面上に形成された側壁絶縁膜１４ａと、半導体基板１０におけるゲート電極（第１の金属シリサイド膜３２ａ）の側方下に形成されたｎ型エクステンション領域１３ａと、半導体基板１０における側壁絶縁膜１４ａの側方下に形成されたｎ型ソース・ドレイン領域１５ａと、ｎ型ソース・ドレイン領域１５ａ上に形成されたシリサイド膜１６ａとを有するＮ型ＭＩＳトランジスタが形成される。
【００５４】
ここで、絶縁膜２３ａ及び第２の金属膜３３ａは、側壁絶縁膜１４ａに囲まれた凹部３０ａ内の第１の金属シリサイド膜３２ａ上に形成されており、且つ、第２の金属膜３３ａの上面は、絶縁膜２２の上面及び側壁絶縁膜１４ａの上端とほぼ同じ高さで平坦化されている。
【００５５】
また、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐには、半導体基板１０上に形成されたゲート絶縁膜１１ｂと、ゲート絶縁膜１１ｂ上に形成された第２の金属シリサイド膜３４からなるゲート電極と、ゲート電極（第２の金属シリサイド膜３４）の側面上に形成された側壁絶縁膜１４ｂと、半導体基板１０におけるゲート電極（第２の金属シリサイド膜３４）の側方下に形成されたｐ型エクステンション領域１３ｂと、半導体基板１０における側壁絶縁膜１４ｂの側方下に形成されたｐ型ソース・ドレイン領域１５ｂと、ｐ型ソース・ドレイン領域１５ｂ上に形成されたシリサイド膜１６ｂとを有するＰ型ＭＩＳトランジスタが形成される。ここで、第２の金属シリサイド膜３４の上面は、絶縁膜２２の上面及び側壁絶縁膜１４ｂの上端とほぼ同じ高さで平坦化されている。なお、側壁絶縁膜１４ｂの内側面の上部には、底面の高さが保護絶縁膜２３ａの底面の高さとほぼ同じ位置にある側壁絶縁膜２３ｂが形成されている。
【００５６】
また、容量素子形成領域Ｒｃには、素子分離領域２０上に形成された第１の金属シリサイド膜３２ｃからなる下部電極と、第１の金属シリサイド膜３２ｃ上に形成された断面が凹部形状を有する絶縁膜２３ｃからなる容量絶縁膜と、絶縁膜２３ｃ上の凹部内に形成された第２の金属膜３３ｃからなる上部電極とを有する容量素子が形成される。ここで、絶縁膜２３ｃ及び第２の金属膜３３ｃは、側壁絶縁膜１４ｃに囲まれた凹部３０ｃ内の第１の金属シリサイド膜３２ｃ上に形成されており、且つ、第２の金属膜３３ｃの上面は、絶縁膜２２の上面及び側壁絶縁膜１４ｃの上端とほぼ同じ高さで平坦化されている。
【００５７】
以上、説明したように、本実施形態によれば、容量素子の容量素子部の上面（第２の金属膜３３ｃの上面）は、Ｎ型ＭＩＳトランジスタのゲート部の上面（第２の金属膜３３ａの上面）及びＰ型ＭＩＳトランジスタのゲート部の上面（第２の金属シリサイド膜３４の上面）と同じ絶縁膜２２の上面の高さで平坦化されるので、平坦性のよい半導体装置を得ることができる。しかも、第１の金属シリサイド膜３２ｃからなる下部電極を有する容量素子は、第１の金属シリサイド膜３２ａからなるゲート電極を有するＮ型ＭＩＳトランジスタと同時に形成することができるため、容量素子を含む半導体装置の製造工程を簡易化することが可能となる。さらに、Ｎ型ＭＩＳトランジスタのゲート電極となる第１の金属シリサイド膜３２ａとＰ型ＭＩＳトランジスタのゲート電極となる第２の金属シリサイド膜３４とは、組成比の異なる金属シリサイド膜で構成することができるため、相補型ＭＩＳトランジスタの閾値電圧を適正な値に制御することができる。
【００５８】
本実施形態では、第１の金属膜３１、第２の金属膜３３としてニッケル材料を用いて説明したが、シリコン膜と反応して金属シリサイド膜を形成する材料であれば特に制限はないが、Ｔｉ、Ｃｏ、Ｍｏ、Ｐｔ等の高融点金属であることが好ましい。
【００５９】
（第２の実施形態）
本発明に係わる半導体装置の製造方法を、図１（ａ）〜図３（ｃ）に示した工程断面図を用いて説明したが、半導体装置を構成する容量素子と他のトランジスタ等の素子との電気的接続を容易にするためには、容量素子の下部電極の電位が半導体基板（通常は、半導体基板上に形成された層間絶縁膜）の表面に取り出される構成をとることが好ましい。
【００６０】
そこで、本実施形態において、容量素子の下部電極の電位を半導体基板（層間絶縁膜）の表面に取り出す具体的な方法について説明する。
【００６１】
（第１の実施例）
図４（ａ）〜図５（ｄ）は、その第１の実施例を示す工程断面図である。なお、下部電極を取り出す工程以外の工程は、図１（ａ）〜図３（ｃ）で示した工程と同じであるので、詳細な説明は省略する。
【００６２】
まず、 図４（ａ）に示すように、半導体基板１０表面に形成された素子分離領域２０上に、シリコン膜及び保護膜を形成した後、シリコン膜及び保護膜をパターニングして、シリコン膜１２ｃ及び保護膜２１ｃからなる容量形成部Ｃを形成する。その後、容量形成部Ｃの側面上に側壁絶縁膜１４ｃを形成した後、容量形成部Ｃ以外の半導体基板１０上に、平坦化された絶縁膜２２を形成する。ここまでの工程は、図１（ａ）〜（ｃ）の工程と同じである。
【００６３】
次に、図４（ｂ）に示すように、容量形成部Ｃにおける絶縁膜２１ｃを選択的に除去して、側壁絶縁膜１４ｃに囲まれる凹部３０ｃ内にシリコン膜１２ｃを露出させる。このとき、シリコン膜１２ｃ上における下部電極のコンタクト形成領域となる領域に、側壁絶縁膜１４ｃに接する絶縁膜２１ｃの一部を残しておく。
【００６４】
その後、図４（ｃ）に示すように、半導体基板１０上の全面に、第１の金属膜３１を堆積した後、熱処理を行って、シリコン膜１２ｃを第１の金属シリサイド膜３２ｃに変換する（図４（ｄ））。
【００６５】
次に、図５（ａ）に示すように、未反応の第１の金属膜３１を除去した後、絶縁膜２３を半導体基板１０上の全面に形成する。その後、図５（ｂ）に示すように、絶縁膜２３をパターンニングして第１の金属シリサイド膜３２ｃを覆う絶縁膜２３を形成した後、半導体基板１０上の全面に第２の金属膜３３を形成する。このとき、第２の金属膜３３の膜厚は、凹部３０ｃ内が完全に埋め込まれる厚さで形成する。
【００６６】
次に、図５（ｃ）に示すように、ＣＭＰ法を用いて第２の金属膜３３を、絶縁膜２２の上面が露出するまで研磨除去する。このとき、絶縁膜２２上に残存する絶縁膜２３も研磨除去することが望ましい。これにより、第１の金属シリサイド膜３２ｃ上の凹部３０ｃ内は、コンタクト形成領域に残存する絶縁膜２１ｃと、断面が凹部形状を有する絶縁膜２３ｃと、絶縁膜２３ｃ上の凹部内に形成された第２の金属膜３３ｃとによって埋め込まれた構成となり、これらの上面は絶縁膜２２の上面の高さで平坦化されている。
【００６７】
最後に、図５（ｄ）に示すように、半導体基板１０上の全面に層間絶縁膜２４を形成した後、層間絶縁膜２４及び絶縁膜２３ｃに下部電極となる金属シリサイド膜３２ｃに到達するコンタクトホールを形成するとともに、層間絶縁膜２４に及び上部電極となる第２の金属膜３３ｃに到達するコンタクトホールを形成した後、コンタクトホール内に導電材料からなるコンタクトプラグ４１、４２を形成する。
【００６８】
これにより、容量素子は、素子分離領域２０上に形成された第１の金属シリサイド膜３２ｃからなる下部電極と、第１の金属シリサイド膜３２ｃ上に形成された断面が凹部形状を有する絶縁膜２３ｃからなる容量絶縁膜と、絶縁膜２３ｃ上の凹部内に形成された第２の金属膜３３ｃからなる上部電極と、第１の金属シリサイド膜３２ｃ（下部電極）におけるコンタクト形成領域上に形成された絶縁膜２１ｃと有し、第１の金属シリサイド膜３２ｃ（下部電極）には、層間絶縁膜２４及び絶縁膜２１ｃを貫通して設けられたコンタクトプラグ４１が接続され、第２の金属膜３３ｃ（上部電極）には、層間絶縁膜２４を貫通して設けられたコンタクトプラグ４２が接続された構成となる。ここで、絶縁膜２３ｃ及び第２の金属膜３３ｃは、側壁絶縁膜１４ｃに囲まれた凹部３０ｃ内の第１の金属シリサイド膜３２ｃ上に形成されており、且つ、第２の金属膜３３ｃの上面は、絶縁膜２２の上面及び側壁絶縁膜１４ｃの上端とほぼ同じ高さで平坦化されている。この構成によれば、下部電極（第１の金属シリサイド膜３２ａ）に接続するコンタクトプラグ４１は、側壁絶縁膜１４ａの内側に残存させた絶縁膜２１ｃを貫通して形成されるので、容量素子の面積を変動させることなく、下部電極（第１の金属シリサイド膜３２ａ）の電位を、コンタクトプラグ４１を介して、層間絶縁膜２４の表面に取り出すことができる。
【００６９】
（第２の実施例）
図６（ａ）〜図７（ｄ）は、下部電極の電位を取り出す第２の実施例を示す工程断面図である。
【００７０】
まず、図６（ａ）に示すように、半導体基板１０表面に形成された素子分離領域２０上に、シリコン膜及び保護膜を形成した後、シリコン膜及び保護膜をパターニングして、シリコン膜１２ｃ及び保護膜２１ｃからなる容量形成部Ｃを形成する。このとき、シリコン膜１２ｃのうちコンタクト形成領域の表面が露出するように、絶縁膜２１ｃの端部がシリコン膜１２ｃの端部よりも内側になるように、絶縁膜２１ｃをパターニングしておく。
【００７１】
次に、図６（ｂ）に示すように、容量形成部Ｃの側面上に、側壁絶縁膜１４ｃを形成する。このとき、絶縁膜２１ｃとシリコン膜１２ｃとの段差部においては、絶縁膜２１ｃの側面上、及びシリコン膜１２ｃの側面上にそれぞれ側壁絶縁膜１４ｃが形成される。これにより、シリコン膜１２ｃのうちコンタクト形成領域の表面が露出する。
【００７２】
その後、図６（ｃ）に示すように、容量形成部Ｃ以外の半導体基板１０上に、平坦化された絶縁膜２２を形成した後、図６（ｄ）に示すように、容量形成部Ｃのうち絶縁膜２１ｃを選択的に除去して、側壁絶縁膜１４ｃに囲まれる凹部３０ｃ内にシリコン膜１２ｃを露出させ、然る後、半導体基板１０上の全面に第１の金属膜３１を堆積する。
【００７３】
次に、図７（ａ）に示すように、熱処理を行って、シリコン膜１２ｃを第１の金属シリサイド膜３２ｃに変換した後、未反応の第１の金属膜３１を除去する。
【００７４】
次に、図７（ｂ）に示すように、絶縁膜２３を半導体基板１０の全面に形成する。その後、絶縁膜２３をパターンニングして第１の金属シリサイド膜３２ｃを覆う絶縁膜２３を形成した後、半導体基板１０上の全面に第２の金属膜３３を形成する。このとき、第２の金属膜３３の膜厚は、凹部３０ｃ内が完全に埋め込まれる厚さで形成する。
【００７５】
次に、図７（ｃ）に示すように、ＣＭＰ法を用いて第２の金属膜３３を、絶縁膜２２の上面が露出するまで研磨除去する。このとき、絶縁膜２２上に残存する絶縁膜２３も研磨除去することが望ましい。これにより、第１の金属シリサイド膜３２ｃ上の凹部３０ｃ内は、断面が凹部形状を有する絶縁膜２３ｃと、絶縁膜２３ｃ上の凹部内に形成された第２の金属膜３３ｃとによって埋め込まれた構成となり、これらの上面は絶縁膜２２の上面の高さで平坦化されている。このとき、第１の金属シリサイド膜３２ｃにおけるコンタクト形成領域上には、平坦化された絶縁膜２２が形成される。
【００７６】
最後に、図７（ｄ）に示すように、半導体基板１０上の全面に層間絶縁膜２４を形成した後、層間絶縁膜２４及ぶ絶縁膜２２に下部電極となる金属シリサイド膜３２ｃに到達するコンタクトホールを形成するとともに、層間絶縁膜２４に上部電極となる第２の金属膜３３ｃに到達するコンタクトホールを形成した後、コンタクトホール内に導電材料からなるコンタクトプラグ４１、４２を形成する。
【００７７】
この容量素子は、第１の金属シリサイド膜３２ｃ（下部電極）に接続されるコンタクトプラグ４１が層間絶縁膜２４及び絶縁膜２２を貫通して設けられている点において図５（ｄ）に示す容量素子と異なっている。この構成によれば、下部電極（第１の金属シリサイド膜３２ａ）に接続するコンタクトプラグ４１は、下部電極（第１の金属シリサイド膜３２ａ）と上部電極（第２の金属膜３３ｃ）との段差部における絶縁膜２２を貫通して形成されるので、容量素子の面積を変動させることなく、下部電極（第１の金属シリサイド膜３２ａ）の電位を、コンタクトプラグ４１を介して、層間絶縁膜２４の表面に取り出すことができる。
【００７８】
（変形例）
なお、上記の第１の実施例及び第２の実施例に示した以外にも、図８、図９に示すような方法により、下部電極の電位を取り出すことができる。
【００７９】
図８に示す例は、素子分離領域２０上にシリコン膜１２ｃを形成する際、予め、シリコン膜１２ｃの下に、引き出し用の導電膜４３を形成しておくことによって、下部電極（第１の金属シリサイド膜３２ｃ）の電位を、導電膜４３及びコンタクトプラグ４１を介して層間絶縁膜２４の表面に引き出すものである。
【００８０】
また、図９に示す例は、素子分離領域２０上にシリコン膜１２ｃを形成する際、シリコン膜１２ｃの引き出し部を、側壁絶縁膜１４ｃの高さに揃うように形成しておくことによって、下部電極（第１の金属シリサイド膜３２ｃ）の電位を、シリコン膜１２ｃの引き出し部をシリサイド化して設けた第１の金属シリサイド膜３２ｃの引き出し部を介して層間絶縁膜２４の表面に引き出すものである。
【００８１】
以上のように、容量素子の下部電極の電位の取り出しには、種々の方法が考えられるが、容量素子以外の他の素子の形成工程との整合性等を踏まえ、最適な方法を採用することが好ましい。
【００８２】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記の実施形態では、下部電極をシリコン膜と第１の金属膜との反応により形成された金属シリサイド膜としたが、シリコン膜自身を下部電極にしてもよい。この場合、容量素子と同時に相補型ＭＩＳトランジスタを形成する場合、Ｎ型ＭＩＳトランジスタのゲート電極をシリコン膜、Ｐ型ＭＩＳトランジスタのゲート電極を金属シリサイドとすることが好ましい。
【産業上の利用可能性】
【００８３】
本発明は、ＭＩＳトランジスタとのプロセス整合性のある、平坦性に優れた容量素子の形成等に有用である。
【図面の簡単な説明】
【００８４】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図３】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図４】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る容量素子の製造方法の第１の実施例を示した工程断面図である。
【図５】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る容量素子の製造方法の第１の実施例を示した工程断面図である。
【図６】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る容量素子の製造方法の第２の実施例を示した工程断面図である。
【図７】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る容量素子の製造方法の第２の実施例を示した工程断面図である。
【図８】本発明の第２の実施形態に係る容量素子の変形例を示す断面図である。
【図９】本発明の第２の実施形態に係る容量素子の変形例を示す断面図である。
【図１０】（ａ）〜（ｄ）は、従来の容量素子の製造方法を示した工程断面図である。
【図１１】（ａ）〜（ｄ）は、従来の容量素子の製造方法を示した工程断面図である。
【符号の説明】
【００８５】
１０      半導体基板
１１ａ、１１ｂ    ゲート絶縁膜
１２ａ、１２ｂ、１２ｃ      シリコン膜
１３ａ    ｎ型エクステンション領域
１３ｂ    ｐ型エクステンション領域
１４ａ、１４ｂ、１４ｃ    側壁絶縁膜
１５ａ    ｎ型ソース・ドレイン領域
１５ｂ    ｐ型ソース・ドレイン領域
１６ａ、１６ｂ    シリサイド膜
２０    素子分離領域
２１ａ、２１ｂ、２１ｃ    保護膜
２２    第２の絶縁膜
２３ａ、２３ｂ、２３ｃ  第１の絶縁膜
２４    層間絶縁膜
３０ａ、３０ｂ、３０ｃ    凹部
３１      第１の金属膜
３２ａ、３２ｂ、３２ｃ  第１の金属シリサイド膜
３３      第２の金属膜
３４      第２の金属シリサイド膜
４０      レジスト膜
４１、４２      コンタクトプラグ
４３      導電膜
【図１】
2007201062.tif 000003
【図２】
2007201062.tif 000004
【図３】
2007201062.tif 000005
【図４】
2007201062.tif 000006
【図５】
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【図６】
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【図７】
2007201062.tif 000009
【図８】
2007201062.tif 000010
【図９】
2007201062.tif 000011
【図１０】
2007201062.tif 000012
【図１１】
2007201062.tif 000013