(57)【要約】【課題】少ない電流消費を有する内部アドレス生成装置を提供すること。【解決手段】アドレスを読込み駆動クロックを基準にしてアディティブレイテンシーに対応する内部読込みアドレスや書込み駆動クロックを基準にしてＣＡＳレイテンシーに対応する遅延を有する内部書込みアドレスとして生成するための複数のアドレス生成手段と、ＣＡＳレイテンシーに対応する遅延を有する内部書込みアドレスとして生成するためのモードカラムアドレス生成手段と、内部クロックを読込み駆動クロック、書込み駆動クロック、バンド幅−読込み駆動クロック、またはバンド幅−書込み駆動クロックとして生成するための駆動クロック生成手段とを備えた内部アドレス生成装置を提供する。【選択図】図３
2007095257.tif 000002
【特許請求の範囲】
【請求項１】
該当のアドレスを読込み駆動クロックを基準にしてアディティブレイテンシーに対応する内部読込みアドレス、または書込み駆動クロックを基準にしてＣＡＳレイテンシーに対応する遅延を有する内部書込みアドレスとして生成するための複数のアドレス生成手段と、
該当のアドレスをバンド幅−読込み駆動クロックを基準に前記アディティブレイテンシーに対応する内部読込みアドレス、またはバンド幅−書込み駆動クロックを基準にして前記ＣＡＳレイテンシーに対応する遅延を有する内部書込みアドレスとして生成するためのモードカラムアドレス生成手段と、
アディティブレイテンシーの情報信号、バンド幅信号、及び書込み区間信号が印加され、内部クロックを前記読込み駆動クロック、前記書込み駆動クロック、前記バンド幅−読込み駆動クロック、または前記バンド幅−書込み駆動クロックとして生成するための駆動クロック生成手段と
を備えたことを特徴とする内部アドレス生成装置。
【請求項２】
前記バンド幅信号が、前記内部アドレス生成装置を使用する半導体メモリ装置の出力ビット数を決定する信号であることを特徴とする請求項１に記載の内部アドレス生成装置。
【請求項３】
前記書込み区間信号が、書込み駆動時に活性化されることを特徴とする請求項２に記載の内部アドレス生成装置。
【請求項４】
前記駆動クロック生成手段が、
前記アディティブレイテンシーの情報信号の活性化に応答し、前記内部クロックを前記読込み駆動クロックとして出力するための読込み駆動クロック生成部と、
前記アディティブレイテンシーの情報信号及び前記バンド幅信号の活性化に応答し、前記内部クロックを前記バンド幅−読込み駆動クロックとして出力するためのバンド幅読込み駆動クロック生成部と、
前記書込み区間信号の活性化時に前記内部クロックを前記書込み駆動クロックとして出力するための書込み駆動クロック生成部と、
前記アディティブレイテンシーの情報信号及び前記バンド幅信号の活性化に応答し、前記内部クロックを前記バンド幅−書込み駆動クロックとして出力するためのバンド幅書込み駆動クロック生成部と
を備えたことを特徴とする請求項３に記載の内部アドレス生成装置。
【請求項５】
前記読込み駆動クロック生成部が、
前記アディティブレイテンシーの情報信号が第１ロジックレベルに活性化されれば、前記読込み駆動クロックを第１ロジックレベルに維持して出力し、
前記アディティブレイテンシーの情報信号の非活性化時には、前記内部クロックを前記読込み駆動クロックとして出力することを特徴とする請求項４に記載の内部アドレス生成装置。
【請求項６】
前記読込み駆動クロック生成部が、
前記内部クロックを反転させるための第１インバーターと、
前記アディティブレイテンシーの情報信号を反転させるための第２インバーターと、
前記第１及び第２インバーターの出力信号を入力とするロジックゲートと、
前記ロジックゲートの出力信号を遅延して前記読込み駆動クロックとして出力するためのインバーターチェインと
を含むことを特徴とする請求項５に記載の内部アドレス生成装置。
【請求項７】
前記バンド幅読込み駆動クロック生成部が、
前記アディティブレイテンシーの情報信号が非活性化され、前記バンド幅信号が非活性化される時に前記内部クロックを前記バンド幅−読込み駆動クロックとして出力することを特徴とする請求項４に記載の内部アドレス生成装置。
【請求項８】
前記バンド幅読込み駆動クロック生成部が、
前記内部クロックを反転させるための第１インバーターと、
前記アディティブレイテンシーの情報信号を反転させるための第２インバーターと、
前記第１及び第２インバーターの出力信号を入力とする第１ロジックゲートと、
前記第１ロジックゲートの出力信号と前記バンド幅信号を入力とする第２ロジックゲートと、
前記第２ロジックゲートの出力信号を反転して、前記バンド幅−読込み駆動クロックとして出力するための第３インバーターと
を備えたことを特徴とする請求項７に記載の内部アドレス生成装置。
【請求項９】
前記書込み駆動クロック生成部が、
前記書込み区間信号の非活性化時に前記書込み駆動クロックを第１ロジックレベルに維持して出力し、
前記書込み区間信号の活性化時に前記内部クロックを前記書込み駆動クロックとして出力することを特徴とする請求項４に記載の内部アドレス生成装置。
【請求項１０】
前記内部クロックを反転させるためのインバーターと、
前記インバーターの出力と前記書込み区間信号を入力とする第１ロジックゲートと、
前記第１ロジックゲートの出力信号を遅延して前記書込み駆動クロックとして出力するためのインバーターチェインと
を備えたことを特徴とする請求項９に記載の内部アドレス生成装置。
【請求項１１】
前記バンド幅書込み駆動クロック生成部が、前記書込み区間信号及び前記バンド幅信号の全てが活性化される時に、前記内部クロックを前記バンド幅−書込み駆動クロックとして出力することを特徴とする請求項４に記載の内部アドレス生成装置。
【請求項１２】
前記バンド幅書込み駆動クロック生成部が、
前記内部クロックを反転させるための第１インバーターと、
前記第１インバーターの出力と前記書込み区間信号を入力とする第１ロジックゲートと、
前記第１ロジックゲートの出力信号と前記バンド幅信号を入力とする第２ロジックゲートと、
前記第２ロジックゲートの出力信号を反転して、前記バンド幅−書込み駆動クロックとして出力するための第２インバーターと
を備えたことを特徴とする請求項１１に記載の内部アドレス生成装置。
【請求項１３】
前記カラムアドレス生成手段のそれぞれが、
前記該当のアドレスを前記読込み駆動クロックを基準にして前記アディティブレイテンシーに対応する遅延を有する前記内部読込みアドレスとして生成するための読込みアドレス生成部と、
前記内部読込みアドレスを前記書込み駆動クロックを基準にして前記ＣＡＳレイテンシーに対応する遅延を有する前記内部書込みアドレスとして生成するための書込みアドレス生成部と
を備えたことを特徴とする請求項３に記載の内部アドレス生成装置。
【請求項１４】
前記読込みアドレス生成部が、
前記該当のアドレスの印加により前記読込み駆動クロックを基準にして１クロックずつ遅延され順次活性化される複数の遅延アドレスを出力するための読込み遅延部と、
前記該当のアドレスと前記複数の遅延アドレスのうち、前記該当のアディティブレイテンシーの情報信号に対応するアドレスを選択し出力するための読込み選択部と、
前記第１選択部の出力アドレスを遅延して前記内部読込みアドレスとして出力するための読込み出力部と
を備えたことを特徴とする請求項１３に記載の内部アドレス生成装置。
【請求項１５】
直列接続され、先端の出力アドレスを前記読込み駆動クロックに同期させて前記遅延アドレスとして出力するための複数のフリップフロップを備えたことを特徴とする請求項１４に記載の内部アドレス生成装置。
【請求項１６】
前記それぞれのフリップフロップが、
前記読込み駆動クロックの第１ロジックレベルに応答して、入力アドレスを伝送するための第１トランスファーゲートと、
前記第１トランスファーゲートの出力信号をラッチするための第１ラッチと、
前記読込み駆動クロックの第２ロジックレベルに応答して、前記第１ラッチの出力信号を伝送するための第２トランスファーゲートと、
前記第２トランスファーゲートの出力信号をラッチするための第２ラッチと
を備えたことを特徴とする請求項１５に記載の内部アドレス生成装置。
【請求項１７】
前記読込み選択部が、
前記該当のアディティブレイテンシーの情報信号の活性化に応答し、前記該当のアドレスまたは前記複数の遅延アドレスを伝送するための複数のトランスファーゲートを備えたことを特徴とする請求項１４に記載の内部アドレス生成装置。
【請求項１８】
前記読込み出力部が、
前記読込み選択部の出力信号を遅延して出力するためのインバーターチェインからなることを特徴とする請求項１４に記載の内部アドレス生成装置。
【請求項１９】
前記書込みアドレス生成部が、
前記内部読込みアドレスの印加により前記書読込み駆動クロックを基準にして１クロックずつ遅延され順次活性化される複数の遅延アドレスを出力するための書込み遅延部と、
前記内部読込みアドレスと前記複数の遅延アドレスのうち、前記該当のＣＡＳレイテンシーの情報信号に対応するアドレスを選択し出力するための書込み選択部と、
前記第２選択部の出力アドレスを遅延して前記内部書込みアドレスとして出力するための書込み出力部と
を備えたことを特徴とする請求項１３に記載の内部アドレス生成装置。
【請求項２０】
前記モードカラムアドレス生成手段が、
前記該当のアドレスを前記バンド幅−読込み駆動クロックを基準にして前記アディティブレイテンシーに対応する遅延を有する前記内部読込みアドレスとして生成するためのモード読込みアドレス生成部と、
前記内部読込みアドレスを前記バンド幅−書込み駆動クロックを基準にして前記ＣＡＳレイテンシーに対応する遅延を有する前記内部書込みアドレスとして生成するためのモード書込みアドレス生成部と
を備えたことを特徴とする請求項３に記載の内部アドレス生成装置。
【請求項２１】
前記バンド幅読込み駆動クロック生成部が、
前記アディティブレイテンシーの情報信号が非活性化され、前記バンド幅信号が非活性化される時に前記内部クロックを前記バンド幅−読込み駆動クロックとして出力することを特徴とする請求項５に記載の内部アドレス生成装置。
【請求項２２】
前記書込み駆動クロック生成部が、
前記書込み区間信号の非活性化時に、前記書込み駆動クロックを第１ロジックレベルに維持して出力し、
前記書込み区間信号の活性化時に、前記内部クロックを前記書込み駆動クロックとして出力することを特徴とする請求項２１に記載の内部アドレス生成装置。
【請求項２３】
前記バンド幅書込み駆動クロック生成部が、
前記書込み区間信号及び前記バンド幅信号の全てが活性化される時に、前記内部クロックを前記バンド幅−書込み駆動クロックとして出力することを特徴とする請求項２２に記載の内部アドレス生成装置。
【請求項２４】
前記カラムアドレス生成手段のそれぞれが、
前記該当のアドレスを前記読込み駆動クロックを基準にして前記アディティブレイテンシーに対応する遅延を有する前記内部読込みアドレスとして生成するための読込みアドレス生成部と、
前記内部読込みアドレスを前記書込み駆動クロックを基準にして前記ＣＡＳレイテンシーに対応する遅延を有する前記内部書込みアドレスとして生成するための書込みアドレス生成部と
を備えたことを特徴とする請求項２３に記載の内部アドレス生成装置。
【請求項２５】
前記モードカラムアドレス生成手段が、
前記該当のアドレスを前記バンド幅−読込み駆動クロックを基準にして前記アディティブレイテンシーに対応する遅延を有する前記内部読込みアドレスとして生成するためのモード読込みアドレス生成部と、
前記内部読込みアドレスを前記バンド幅−書込み駆動クロックを基準にして前記ＣＡＳレイテンシーに対応する遅延を有する前記内部書込みアドレスとして生成するためのモード書込みアドレス生成部と
を備えたことを特徴とする請求項２４に記載の内部アドレス生成装置。
【請求項２６】
前記書込み駆動クロック生成部は、
前記内部クロックを反転させるためのインバーターと、
前記インバーターの出力と前記書込み区間信号を入力とする第１ロジックゲートと、
前記第１ロジックゲートの出力信号を遅延して前記書込み駆動クロックとして出力するためのインバーターチェインとを備えたことを特徴とする
請求項９に記載の内部アドレス生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体設計技術に関し、特に、消費電流の少ない内部アドレス生成装置に関する。
【背景技術】
【０００２】
一般に、ＤＲＡＭにおいて、ＭＲＳ（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）とＥＭＲＳ（Ｅｘｔｅｎｄｅｄ  Ｍｏｄｅ  Ｓｅｔ）を介してユーザの環境にＤＲＡＭを駆動することができるよう施し、メモリの運用性を拡張する機能がある。
【０００３】
特に、ＤＤＲ  ＩＩ  ＳＤＲＡＭ以上の半導体メモリ素子におけるアディティブレイテンシー（Ａｄｄｉｔｉｖｅ  Ｌａｔｅｎｃｙ：ＡＬ）とＣＡＳレイテンシー（ＣＡＳ  Ｌａｔｅｎｃｙ：ＣＬ ）の概念が導入された。ここで、ＣＡＳレイテンシーは、外部から読込みコマンドが印加される時、それに対応するＤＲＡＭ内部のロジック構成による遅延時間に対する規定であって、クロック周波数が変化しても内部的な遅延時間は変化しないことから、ＣＡＳレイテンシーの設定を通じて正常に動作を行わせるものである。これはＭＲＳを介して設定される。
【０００４】
また、アディティブレイテンシーは、データバスの効率性を増加させるためのものであって、ｔＲＣＤ＿ｍｉｎ（Ｍｉｎｉｍｕｍ  Ｒａｓ  ｔｏ  Ｃａｓ  Ｄｅｌａｙ）内に読込みコマンドまたは書込みコマンドを印加するためのもので、アディティブレイテンシーだけｔＲＣＭ＿ｍｉｎより先にコマンドを印加することができ、これはＥＭＲＳにより設定される。
【０００５】
一方、前述したように、読込みコマンドが外部から印加されてもすぐに行われることなく、アディティブレイテンシーに対応する遅延時間後、ＤＲＡＭ内部の読込み動作を行わせるための内部読込み信号が活性化される。書込みコマンドにおいても、アディティブレイテンシー及びＣＡＳレイテンシーに対応する遅延時間後、内部の書込み動作を行わせるための内部書込み信号が活性化される。
【０００６】
また、読込みコマンド及び書込みコマンドと共に印加されるアドレスも設定されたレイテンシー以後に内部カラムアドレスとして生成される。次は、内部アドレスが生成される過程について図面に基づき詳説する。
【０００７】
図１は、従来技術に係る内部アドレス生成装置のブロック構成図である。
【０００８】
同図に示すように、従来技術による内部アドレス生成装置は、該当のアドレスを内部クロックＣＫＤを基準にしてアディティブレイテンシー及びＣＡＳレイテンシーに対応する遅延を有する読込みアドレスＲＤＣＯＬまたは書込みアドレスＷＴＣＯＬに生成するための第１〜第１１カラムアドレス生成部１０，２０，３０，４０，５０を有する。
【０００９】
第１〜第１１カラムアドレス生成部１０，２０，３０，４０，５０は、同一の回路的な具現からなるので、第１カラムアドレス生成部１０を例示的に説明する。
【００１０】
図２は、図１の第１カラムアドレス生成部１０の内部回路図である。
【００１１】
同図に示すように、第１カラムアドレス生成部１０は、アドレスＡＤＤ<０>を内部クロックＣＫＤを基準にしてアディティブレイテンシーに対応する遅延を有する読込みアドレスＲＤＣＯＬとして生成するための読込みアドレス生成部１１と、書込みアドレスＲＤＣＯＬを内部クロックＣＫＤを基準にしてアディティブレイテンシーに対応する遅延を有する書込みアドレスＷＴＣＯＬとして生成するための書込みアドレス生成部１５と、を備える。
【００１２】
そして、読込みアドレス生成部１１は、アドレスＡＤＤ<０>の印加から内部クロックＣＫＤを基準にして１クロックずつ遅延された第１〜第５遅延アドレスを出力するためのＡＬ遅延部１２と、アドレスＡＤＤ<０>と第１〜第５遅延アドレスのうち活性化された該当のアディティブレイテンシーの情報信号ＡＬ<０：５>に選択し、アドレスをアディティブ−アドレスとして出力するための選択部１３と、アディティブ−アドレスをラッチして内部読込みアドレスＲＤＣＯＬ<０>として出力するための出力部１４と、を備える。
【００１３】
因みに、書込みアドレス生成部１５は、アドレスＡＤＤ<０>の代わりに内部読込みアドレスＲＤＣＯＬ<０>が印加されように、また、アディティブレイテンシーの情報信号ＡＬ<０：５>の代わりにＣＡＳレイテンシーの情報信号ＣＬ<２：６>が印加されるように、印加された信号が相違しているだけであって、同じ回路的な具現を有する。従って、書込みアドレス生成部１５に対する詳細な記載は省略する。
【００１４】
以下、第１カラムアドレス生成部１０の動作について詳説する。
まず、書込みコマンドと共にアドレスＡＤＤ<０>が印加され、内部書込みアドレスＷＴＣＯＬ<０>が生成される過程について詳説する。
【００１５】
なお、アディティブレイテンシーは３、ＣＡＳレイテンシーは５であると仮定する。従って、アディティブレイテンシーの情報信号ＡＬ<３>、ＣＡＳレイテンシーの情報信号ＣＬ<５>が活性化される。
【００１６】
書込みコマンドと共にアドレスＡＤＤ<０>が印加されると、第１カラムアドレス生成部１０内のＡＬ遅延部１２がアドレスの活性化により内部クロックＣＫＤを基準に１クロックずつ遅延された第１〜第５ＡＬ遅延アドレスを出力する。そして、選択部１３は、アドレスＡＤＤ<０>と、第１〜第５ＡＬ遅延アドレスのうち，アディティブレイテンシーの情報信号ＡＬＯ<３>に対応する第３ＡＬ遅延アドレスを選択して出力する。出力部１４は、選択部１３の出力アドレスを内部読込みアドレスＲＤＣＯＬ<０>として出力する。
【００１７】
そして、書込みアドレス生成部１５は、内部読込みアドレスＲＤＣＯＬ<０>を内部クロックＣＫＤを基準にして１クロックずつ遅延させた第１〜第５ＣＬ遅延アドレスとして出力し、内部読込みアドレスＲＤＣＯＬ<０>と第１〜第５ＣＬ遅延アドレスのうちＣＡＳレイテンシーの情報信号ＣＬ<５>に対応する第４ＣＬ遅延アドレスを内部書込みアドレスＷＴＣＯＬ<０>として出力する。
次に、読込みコマンドと共にアドレスＡＤＤ<０>が印加される場合における内部読込みアドレスＲＤＣＯＬ<０>が生成される過程について詳説する。
【００１８】
なお、アディティブレイテンシーが０であると仮定する。従って、アディティブレイテンシーの情報信号ＡＬ<０>は、ロジックレベル「Ｈ」に活性化され、その他のアディティブレイテンシーの情報信号ＡＬ<１：５>は、論理レベル「Ｌ」に非活性化される。
【００１９】
読込みコマンドと共にアドレスＡＤＤ<０>が印加されると、第１カラムアドレス生成部１０内のＡＬ遅延部１２がアドレスの活性化により内部クロックＣＫＤを基準にして１クロックずつ遅延された第１〜第５ＡＬ遅延アドレスを出力する。そして、選択部１３は、アドレスＡＤＤ<０>と、第１〜第５ＡＬ遅延アドレスのうち、アディティブレイテンシーの情報信号ＡＬ<０>に対応するアドレスＡＤＤ<０>を選択して出力する。出力部１４は、選択部１３の出力アドレスを内部読込みアドレスＲＤＣＯＬ<０>として出力する。
【００２０】
また、アディティブレイテンシーが３に設定された場合、アディティブレイテンシーの情報信号ＡＬ<３>が活性化される。
【００２１】
読込みコマンドと共にアドレスＡＤＤ<０>が印加されると、第１カラムアドレス生成部１０は、第１〜第５ＡＬ遅延アドレスを生成する。そして、第１〜第５遅延アドレスと、アドレスのうちアディティブレイテンシーの情報信号ＡＬ<３>に対応する第３遅延アドレスを選択して内部読込みアドレスＲＤＣＯＬ<０>として出力する。
【００２２】
前述の過程は、アドレス印加時に各該当のアドレスビットを印加される第１〜第９カラムアドレス生成部１０，２０，３０，４０と、第１１カラムアドレス生成部５０にて同様に行われる。
【特許文献１】特開平０７−１８２８６３
【発明の開示】
【発明が解決しようとする課題】
【００２３】
ところで、係る従来技術を用いる場合、不要な駆動による電流消費が発生してしまう。即ち、読込みコマンドと同時に印加されたアドレスが内部読込みアドレスとして生成されるべき場合であっても、内部クロックＣＫＤの印加を受ける書込みアドレス生成部内のＣＬ遅延部が駆動されることで電流消費が発生する。そして、読込みアドレスの生成時に、アディティブレイテンシーが０に設定された場合、遅延アドレスが不要にも関わらず、ＡＬ遅延部及びＣＬ遅延部が駆動されて、電流消費が発生する。さらに、出力データのビット数を意味するＸ４モードでのみ、アドレスＡＤＤ<１１>に有効なアドレスが印加されても、Ｘ４，Ｘ８，及びＸ１６モードにて第１１カラムアドレス生成部が常に駆動されていることから不要な電流消費が発生するという問題を抱えている。
【００２４】
本発明は前述した問題点を解決するために案出されたもので、本発明の目的は、電流消費の少ない構造を有する内部アドレス生成装置を提供することにある。
【課題を解決するための手段】
【００２５】
そこで、上記の目的を達成するための本発明は、第一の発明としては、該当のアドレスを読込み駆動クロックを基準にしてアディティブレイテンシーに対応する内部読込みアドレス、または書込み駆動クロックを基準にしてＣＡＳレイテンシーに対応する遅延を有する内部書込みアドレスとして生成するための複数のアドレス生成手段と、該当のアドレスをバンド幅−読込み駆動クロックを基準に前記アディティブレイテンシーに対応する内部読込みアドレス、またはバンド幅−書込み駆動クロックを基準にして前記ＣＡＳレイテンシーに対応する遅延を有する内部書込みアドレスとして生成するためのモードカラムアドレス生成手段と、アディティブレイテンシーの情報信号、バンド幅信号、及び書込み区間信号が印加され、内部クロックを前記読込み駆動クロック、前記書込み駆動クロック、前記バンド幅−読込み駆動クロック、または前記バンド幅−書込み駆動クロックとして生成するための駆動クロック生成手段とを備えたことを特徴とする内部アドレス生成装置を提供する。
【００２６】
第二の発明としては、前記バンド幅信号が、前記内部アドレス生成装置を使用する半導体メモリ装置の出力ビット数を決定する信号であることを特徴とする内部アドレス生成装置を提供する。
【００２７】
第三の発明としては、前記書込み区間信号が、書込み駆動時に活性化されることを特徴とする内部アドレス生成装置を提供する。
【００２８】
第四の発明としては、前記駆動クロック生成手段が、前記アディティブレイテンシーの情報信号の活性化に応答し、前記内部クロックを前記読込み駆動クロックとして出力するための読込み駆動クロック生成部と、前記アディティブレイテンシーの情報信号及び前記バンド幅信号の活性化に応答し、前記内部クロックを前記バンド幅−読込み駆動クロックとして出力するためのバンド幅読込み駆動クロック生成部と、前記書込み区間信号の活性化時に前記内部クロックを前記書込み駆動クロックとして出力するための書込み駆動クロック生成部と、前記アディティブレイテンシーの情報信号及び前記バンド幅信号の活性化に応答し、前記内部クロックを前記バンド幅−書込み駆動クロックとして出力するためのバンド幅書込み駆動クロック生成部とを備えたことを特徴とする内部アドレス生成装置を提供する。
【００２９】
第五の発明としては、前記読込み駆動クロック生成部が、前記アディティブレイテンシーの情報信号が第１ロジックレベルに活性化されれば、前記読込み駆動クロックを第１ロジックレベルに維持して出力し、前記アディティブレイテンシーの情報信号の非活性化時には、前記内部クロックを前記読込み駆動クロックとして出力することを特徴とする内部アドレス生成装置を提供する。
第六の発明としては、前記読込み駆動クロック生成部が、前記内部クロックを反転させるための第１インバーターと、前記アディティブレイテンシーの情報信号を反転させるための第２インバーターと、前記第１及び第２インバーターの出力信号を入力とするロジックゲートと、前記ロジックゲートの出力信号を遅延して前記読込み駆動クロックとして出力するためのインバーターチェインとを含むことを特徴とする内部アドレス生成装置を提供する。
【００３０】
第七の発明としては、前記バンド幅読込み駆動クロック生成部が、前記アディティブレイテンシーの情報信号が非活性化され、前記バンド幅信号が非活性化される時に前記内部クロックを前記バンド幅−読込み駆動クロックとして出力することを特徴とする内部アドレス生成装置を提供する。
【００３１】
第八の発明としては、前記バンド幅読込み駆動クロック生成部が、前記内部クロックを反転させるための第１インバーターと、前記アディティブレイテンシーの情報信号を反転させるための第２インバーターと、前記第１及び第２インバーターの出力信号を入力とする第１ロジックゲートと、前記第１ロジックゲートの出力信号と前記バンド幅信号を入力とする第２ロジックゲートと、前記第２ロジックゲートの出力信号を反転して、前記バンド幅−読込み駆動クロックとして出力するための第３インバーターとを備えたことを特徴とする内部アドレス生成装置を提供する。
【００３２】
第九の発明としては、前記書込み駆動クロック生成部が、前記書込み区間信号の非活性化時に前記書込み駆動クロックを第１ロジックレベルに維持して出力し、前記書込み区間信号の活性化時に前記内部クロックを前記書込み駆動クロックとして出力することを特徴とする請求項４に記載の内部アドレス生成装置。
【００３３】
第十の発明としては、前記内部クロックを反転させるためのインバーターと、前記インバーターの出力と前記書込み区間信号を入力とする第１ロジックゲートと、前記第１ロジックゲートの出力信号を遅延して前記書込み駆動クロックとして出力するためのインバーターチェインとを備えたことを特徴とする内部アドレス生成装置を提供する。
【００３４】
第十一の発明としては、前記バンド幅書込み駆動クロック生成部が、前記書込み区間信号及び前記バンド幅信号の全てが活性化される時に、前記内部クロックを前記バンド幅−書込み駆動クロックとして出力することを特徴とする内部アドレス生成装置を提供する。
【００３５】
第十二の発明としては、前記バンド幅書込み駆動クロック生成部が、前記内部クロックを反転させるための第１インバーターと、前記第１インバーターの出力と前記書込み区間信号を入力とする第１ロジックゲートと、前記第１ロジックゲートの出力信号と前記バンド幅信号を入力とする第２ロジックゲートと、前記第２ロジックゲートの出力信号を反転して、前記バンド幅−書込み駆動クロックとして出力するための第２インバーターとを備えたことを特徴とする内部アドレス生成装置を提供する。
【００３６】
第十三の発明としては、前記カラムアドレス生成手段のそれぞれが、前記該当のアドレスを前記読込み駆動クロックを基準にして前記アディティブレイテンシーに対応する遅延を有する前記内部読込みアドレスとして生成するための読込みアドレス生成部と、前記内部読込みアドレスを前記書込み駆動クロックを基準にして前記ＣＡＳレイテンシーに対応する遅延を有する前記内部書込みアドレスとして生成するための書込みアドレス生成部とを備えたことを特徴とする内部アドレス生成装置を提供する。
【００３７】
第十四の発明としては、前記読込みアドレス生成部が、前記該当のアドレスの印加により前記読込み駆動クロックを基準にして１クロックずつ遅延され順次活性化される複数の遅延アドレスを出力するための読込み遅延部と、前記該当のアドレスと前記複数の遅延アドレスのうち、前記該当のアディティブレイテンシーの情報信号に対応するアドレスを選択し出力するための読込み選択部と、前記第１選択部の出力アドレスを遅延して前記内部読込みアドレスとして出力するための読込み出力部とを備えたことを特徴とする内部アドレス生成装置を提供する。
【００３８】
第十五の発明としては、直列接続され、先端の出力アドレスを前記読込み駆動クロックに同期させて前記遅延アドレスとして出力するための複数のフリップフロップを備えたことを特徴とする内部アドレス生成装置を提供する。
【００３９】
第十六の発明としては、前記それぞれのフリップフロップが、前記読込み駆動クロックの第１ロジックレベルに応答して、入力アドレスを伝送するための第１トランスファーゲートと、前記第１トランスファーゲートの出力信号をラッチするための第１ラッチと、前記読込み駆動クロックの第２ロジックレベルに応答して、前記第１ラッチの出力信号を伝送するための第２トランスファーゲートと、前記第２トランスファーゲートの出力信号をラッチするための第２ラッチとを備えたことを特徴とする内部アドレス生成装置を提供する。
【００４０】
第十七の発明としては、前記読込み選択部が、前記該当のアディティブレイテンシーの情報信号の活性化に応答し、前記該当のアドレスまたは前記複数の遅延アドレスを伝送するための複数のトランスファーゲートを備えたことを特徴とする内部アドレス生成装置を提供する。
【００４１】
第十八の発明としては、前記読込み出力部が、前記読込み選択部の出力信号を遅延して出力するためのインバーターチェインからなることを特徴とする内部アドレス生成装置を提供する。
【００４２】
第十九の発明としては、前記書込みアドレス生成部が、前記内部読込みアドレスの印加により前記書読込み駆動クロックを基準にして１クロックずつ遅延され順次活性化される複数の遅延アドレスを出力するための書込み遅延部と、前記内部読込みアドレスと前記複数の遅延アドレスのうち、前記該当のＣＡＳレイテンシーの情報信号に対応するアドレスを選択し出力するための書込み選択部と、前記第２選択部の出力アドレスを遅延して前記内部書込みアドレスとして出力するための書込み出力部とを備えたことを特徴とする内部アドレス生成装置を提供する。
【００４３】
第二十の発明としては、前記モードカラムアドレス生成手段が、前記該当のアドレスを前記バンド幅−読込み駆動クロックを基準にして前記アディティブレイテンシーに対応する遅延を有する前記内部読込みアドレスとして生成するためのモード読込みアドレス生成部と、前記内部読込みアドレスを前記バンド幅−書込み駆動クロックを基準にして前記ＣＡＳレイテンシーに対応する遅延を有する前記内部書込みアドレスとして生成するためのモード書込みアドレス生成部とを備えたことを特徴とする内部アドレス生成装置を提供する。
【００４４】
第二十一の発明としては、前記バンド幅読込み駆動クロック生成部が、前記アディティブレイテンシーの情報信号が非活性化され、前記バンド幅信号が非活性化される時に前記内部クロックを前記バンド幅−読込み駆動クロックとして出力することを特徴とする内部アドレス生成装置を提供する。
【００４５】
第二十二の発明としては、前記書込み駆動クロック生成部が、前記書込み区間信号の非活性化時に、前記書込み駆動クロックを第１ロジックレベルに維持して出力し、前記書込み区間信号の活性化時に、前記内部クロックを前記書込み駆動クロックとして出力することを特徴とする内部アドレス生成装置を提供する。
【００４６】
第二十三の発明としては、前記バンド幅書込み駆動クロック生成部が、前記書込み区間信号及び前記バンド幅信号の全てが活性化される時に、前記内部クロックを前記バンド幅−書込み駆動クロックとして出力することを特徴とする内部アドレス生成装置を提供する。
【００４７】
第二十四の発明としては、前記カラムアドレス生成手段のそれぞれが、前記該当のアドレスを前記読込み駆動クロックを基準にして前記アディティブレイテンシーに対応する遅延を有する前記内部読込みアドレスとして生成するための読込みアドレス生成部と、前記内部読込みアドレスを前記書込み駆動クロックを基準にして前記ＣＡＳレイテンシーに対応する遅延を有する前記内部書込みアドレスとして生成するための書込みアドレス生成部とを備えたことを特徴とする内部アドレス生成装置を提供する。
【００４８】
第二十五の発明としては、前記モードカラムアドレス生成手段が、前記該当のアドレスを前記バンド幅−読込み駆動クロックを基準にして前記アディティブレイテンシーに対応する遅延を有する前記内部読込みアドレスとして生成するためのモード読込みアドレス生成部と、前記内部読込みアドレスを前記バンド幅−書込み駆動クロックを基準にして前記ＣＡＳレイテンシーに対応する遅延を有する前記内部書込みアドレスとして生成するためのモード書込みアドレス生成部とを備えたことを特徴とする内部アドレス生成装置を提供する。
【００４９】
第二十六の発明としては、第９の発明の前記書込み駆動クロック生成部が、前記内部クロックを反転させるためのインバーターと、前記インバーターの出力と前記書込み区間信号を入力とする第１ロジックゲートと、前記第１ロジックゲートの出力信号を遅延して前記書込み駆動クロックとして出力するためのインバーターチェインとを備えたことを特徴とする内部アドレス生成装置を提供する。
【発明の効果】
【００５０】
本発明は、読込み及び書込み駆動のような駆動モードに応じて、またバンド幅に応じて、駆動クロックをそれぞれ生成し、駆動クロックによりブロックのアクティブを制御することで不要な駆動による電流消費を防止する。
【発明を実施するための最良の形態】
【００５１】
以下、本発明の好適な実施形態を添付図面に基づいて説明する。
【００５２】
図３は、本発明の一実施の形態に係る内部アドレス生成装置のブロック構成図である。同図に示すように、本発明の一実施の形態に係る内部アドレス生成装置は、該当のアドレスＡＤＤ<０：９>，ＡＤＤ<１１>を、読込み駆動クロックＣＫＤＲＤを基準にしてアディティブレイテンシーに対応する内部読込みアドレスＲＤＣＯＬ<０：９>，ＲＤＣＯＬ<１１>に、また、書込み駆動クロックＣＫＤＷＴを基準にしてＣＡＳレイテンシーに対応する遅延を有する内部書込みアドレスＷＴＣＯＬ<０：９>，ＷＴＣＯＬ<１１>として生成するための第０〜第９カラムアドレス生成部２００，３００，４００，５００を備える。また、本発明の一実施の形態に係る内部アドレス生成装置は、該当アドレスＡＤＤ<０：９>、ＡＤＤ<１１>を、バンド幅‐読込み駆動クロックＣＫＤＲＤ１１を基準にしてアディティブレイテンシーに対応する内部読込みアドレスＲＤＣＯＬ<０：９>、ＲＤＣＯＬ<１１>に、また、バンド−書込み駆動クロックＣＫＤＷＴ１１を基準にしてＣＡＳレイテンシーに対応する遅延を有する内部書込みアドレスＷＴＣＯＬ<０：９>，ＷＴＣＯＬ<１１>として生成するためのモードカラムアドレス生成部を備える。また、内部アドレス生成装置は、アディティブレイテンシー、バンド幅信号ＩＯＸ４、及び書込み区間信号ＷＴＥＮが印加されて内部クロックＣＫＤを読込み駆動クロックＣＫＤＲＤ、書込み駆動クロックＣＫＤＷＴ、バンド幅−読込み駆動クロックＣＫＤＲＤ１１、あるいはバンド幅−書込み駆動クロックＣＫＤＷＴ１１を生成するための駆動クロック生成部１００を備える。
【００５３】
このように、本発明に係る内部アドレス生成装置は、アディティブレイテンシー、書込み区間信号ＷＴＥＮ、及びバンド幅信号ＩＯＸ４が印加される駆動クロック生成部１００を備えて、該当信号の活性時に読込み駆動クロックＣＫＤＲＤ、書込み駆動クロックＣＫＤＷＴ、バンド幅−書込み駆動クロックＣＫＤＷＴ１１、あるいはバンド幅−読込み駆動クロックＣＫＤＲＤ１１を選択的に活性化させる。従って、素子の駆動モードに応じて必要とされるブロックのみが該当の駆動クロックの印加によりアクティブになることから、駆動モードに関わらないブロックの駆動による電流消費を減らすことが可能となる。
【００５４】
次に、各ブロックの回路的な具現につき、図面に基づいて詳説する。
【００５５】
図４は、図３の駆動クロック生成部１００の内部回路図である。同図に示すように、駆動クロック生成部１００は、アディティブレイテンシーの情報信号ＡＬ<０>に応答して、内部クロックＣＫＤを読込み駆動クロックＣＫＤＲＤとして出力するための読込み駆動クロック生成部１２０と、アディティブレイテンシーの情報信号ＡＬ<０>及びバンド幅信号ＩＯＸ４に応答して、内部クロックＣＫＤをバンド幅−読込み駆動クロックＣＫＤＲＤ１１として出力するためのバンド幅読込み駆動クロック生成部１４０と、書込み区間信号ＷＴＥＮに応答して内部クロックＣＫＤを書込み駆動クロックＣＫＤＷＴとして出力するための書込み駆動クロック生成部１６０と、アディティブレイテンシーの情報信号ＡＬ<０>及びバンド幅信号ＩＯＸ４に応答して、内部クロックＣＫＤをバンド幅−書込み駆動クロックＣＫＤＷＴ１１として出力するためのバンド幅書込み駆動クロック生成部１８０と、を備える。
【００５６】
詳説すると、読込み駆動クロック生成部１２０は、アディティブレイテンシーの情報信号ＡＬ<０>を反転させるためのインバーターＩ２と、インバーターＩ２の出力信号と内部クロックＣＫＤを入力とするＮＡＮＤゲートＮＤ１と、ＮＡＮＤゲートＮＤ１の出力信号を遅延して読込み駆動クロックＣＫＤＲＤとして出力するための第３及び第４インバーターＩ３，Ｉ４から具現されたインバーターチェインを含んでなる。
【００５７】
バンド幅読込み駆動クロック生成部１４０は、アディティブレイテンシーの情報信号ＡＬ<０>を反転させるためのインバーターＩ２と、インバーターＩ２の出力信号と内部クロックＣＫＤを入力とするＮＡＮＤゲートＮＤ１と、ＮＡＮＤゲートＮＤ１の出力信号とバンド幅信号ＩＯＸ４を入力とするＮＡＮＤゲートＮＤ２と、ＮＡＮＤゲートＮＤ２の出力信号を反転してバンド幅−読込み駆動クロックＣＫＤＲＤ１１として出力するためのインバーターＩ５を含んでなる。
【００５８】
書込み駆動クロック生成部１６０は、内部クロックＣＫＤと書込み区間信号ＷＴＥＮを入力とするＮＡＮＤゲートＮＤ３と、ＮＡＮＤゲートＮＤ３の出力信号を遅延して書込み駆動クロックＣＫＤＷＴとして出力するための第６及び第７インバーターＩ６，Ｉ７から具現されたインバーターチェインを含んでなる。
【００５９】
バンド幅書込み駆動クロック生成部１８０は、内部クロックＣＫＤと書込み区間信号ＷＴＥＮを入力とするＮＡＮＤゲートＮＤ３と、ＮＡＮＤゲートＮＤ３の出力信号とバンド幅信号ＩＯＸ４を入力とするゲートナンドＮＤ４と、ＮＡＮＤゲートＮＤ４の出力信号を反転してバンド幅−書込み駆動クロックＣＫＤＷＴ１１として出力するためのインバーターＩ８を含んでなる。
【００６０】
簡略ながら駆動クロック生成部１００の動作について説明する。
【００６１】
まず、読込み駆動クロック生成部１２０は、アディティブレイテンシーの情報信号ＡＬ<０>がロジックレベル「Ｈ」に活性化されると、読込み駆動クロックＣＫＤＲＤをロジックレベル「Ｈ」に維持して出力する。そして、アディティブレイテンシーの情報信号ＡＬ<０>が非活性化時には、内部クロックＣＫＤを反転して読込み駆動クロックＣＫＤＲＤとして出力する。
【００６２】
そして、バンド幅読込み駆動クロック生成部１４０は、アディティブレイテンシーの情報信号ＡＬ<０>が活性化またはバンド幅信号ＩＯＸ４の非活性化時に、読込み駆動クロックＣＫＤＲＤをロジックレベル「Ｈ」に維持して出力する。そして、アディティブレイテンシーの情報信号ＡＬ<０>の非活性化及びバンド幅信号ＩＯＸ４の活性化時には、内部クロックＣＫＤを反転してバンド幅−読込み駆動クロックＣＫＤＲＤ１１として出力する。
【００６３】
書込み駆動クロック生成部１６０は、書込み区間信号ＷＴＥＮの非活性化時に書込み駆動クロックＣＫＤＷＴをロジックレベル「Ｈ」に維持して出力する。書込み区間信号ＷＴＥＮの活性化時に内部クロックＣＫＤを反転して書込み駆動クロックＣＫＤＷＴとして出力する。
【００６４】
バンド幅書込み駆動クロック生成部１８０は、書込み区間信号ＷＴＥＮまたはバンド幅信号ＩＯＸ４の非活性化時にバンド幅−書込み駆動クロックＣＫＤＷＴ１１をロジックレベル「Ｈ」に維持して出力する。書込み区間信号ＷＴＥＮ及びバンド幅信号ＩＯＸ４の活性化時に内部クロックＣＫＤを反転してバンド幅−書込み駆動クロックＣＫＤＷＴ１１として出力する。
【００６５】
即ち、駆動クロック生成部１００は、アディティブレイテンシーが０に設定された場合、読込み駆動クロックＣＫＤＲＤを一定の電圧レベルに維持することで、第０〜第９カラムアドレス生成部２００，３００，４００内のＡＬ遅延部をターンオフさせる。そして、書込み駆動時にのみ書込み駆動クロックＣＫＤＷＴを活性化させるため、これが印加されたＣＬ遅延部が書込み駆動時にのみアクティブされ、その他の駆動においてはターンオフする。また、Ｘ４モードにのみアドレスＡＤＤ<１１>に有効なアドレスが印加されるので、バンド幅信号ＩＯＸ４の検知を通じてバンド幅−読込み駆動クロックＣＫＤＲＤ１１及びバンド幅−書込み駆動クロックＣＫＤＷＴ１１を活性化しモードカラムアドレス生成部の駆動を制御する。
【００６６】
従って、本発明に係る内部アドレス生成装置は、駆動クロック生成部を更に備えることで、アディティブレイテンシーが０である場合に、ＡＬ遅延部の駆動による電流消費を減らすことができ、また、読込み駆動時にＣＬ遅延部による電流消費を減らし得ると同時に、Ｘ８及びＸ１６モードにおいてもモードカラムアドレス生成部の駆動による電流消費を減らすことが可能である。
【００６７】
図５は、図３の第０カラムアドレス生成部２００の内部回路図であって、第０〜第９カラムアドレス生成部２００，３００，４００，５００は、印加されるアドレスビットのみが相違し回路的な具現は同一であるため、第０カラムアドレス生成部２００について例示的に説明する。
【００６８】
同図に示すように、第０カラムアドレス生成部２００は、アドレスＡＤＤ<０>を読込み駆動クロックＣＫＤＲＤを基準にしてアディティブレイテンシーに対応する遅延を有する読込みアドレスＲＤＣＯＬ<０>として生成するための読込みアドレス生成部２１０と、読込みアドレスＲＤＣＯＬ<０>を書込み駆動クロックＣＫＤＷＴを基準にしてＣＡＳレイテンシーに対応する遅延を有する書込みアドレスＷＴＣＯＬ<０>として生成するための書込みアドレス生成部２５０と、を備える。
【００６９】
そして、読込みアドレス生成部２１０は、アドレスＡＤＤ<０>の印加により読込み駆動クロックＣＫＤＲＤを基準に１クロックずつ遅延された第１〜第５遅延アドレスを出力するためのＡＬ遅延部２２０と、アドレスＡＤＤ<０>と第１〜第５遅延アドレスのうち該当のアディティブレイテンシーの情報信号ＡＬ<０：５>が活性化されたアドレスを選択して出力するための選択部２３０と、選択部２３０の出力アドレスを遅延させて内部読込みアドレスＲＤＣＯＬ<０>として出力するための出力部２４０と、を備える。
【００７０】
ＡＬ遅延部２２０は、直列接続された先端の出力アドレスを読込み駆動クロックＣＫＤＲＤに同期させ出力するための第１〜第５フリップフロップ２２２，２２４を備える。
【００７１】
ここで、第１〜第５フリップフロップ２２２，２２４は、同じ回路的な具現を有するので、第１フリップフロップ２２２について例示的に説明する。第１フリップフロップ２２２は、読込み駆動クロックＣＫＤＲＤのロジックレベル「Ｈ」に応答して入力アドレスを伝送するための第１トランスファーゲートＴＧ１と、第１トランスファーゲートＴＧ１の出力信号をラッチするための第１ランチ２２２aと、読込み駆動クロックＣＫＤＲＤのロジックレベル「Ｌ」に応答して第１ラッチ２２２ａの出力信号を伝送するための第２トランスファーゲートＴＧ２と、第２トランスファーゲートＴＧ２の出力信号をラッチするための第２ランチ２２２ｂと、を備える。
【００７２】
そして、選択部２３０は、該当のアディティブレイテンシーの情報信号ＡＬ<０：５>の活性化に応答して、該当のアドレスＡＤＤ<０>または遅延−アドレスを伝送するための第１〜第６トランスファーゲートＴＧ３，ＴＧ４，ＴＧ５を備える。
【００７３】
最後に、出力部２４０は、選択部２３０の出力信号を遅延させて出力するためのインバーターチェインから具現される。
【００７４】
因みに、書込みアドレス生成部２５０は、アドレスＡＤＤ<０>の代わりに、内部読込みアドレスＲＤＣＯＬ<０>を、アディティブレイテンシーの情報信号ＡＬ<０：５>の代わりにＣＡＳレイテンシーの情報信号ＣＬ<０：５>を、読込み駆動クロックＣＫＤＲＤの代わりに書込み駆動クロックＣＫＤＷＴを印加されるように、印加される信号のみが相違しているだけであって、同じ回路的な具現からなる。
【００７５】
図６は、図３のモードカラムアドレス生成部の内部回路図であって、モードカラムアドレス生成部は、バンド幅−読込み駆動クロックＣＫＤＲＤ１１及びバンド幅−書込み駆動クロックＣＫＤＷＴ１１として駆動クロックのみが相違しているだけであって、第０カラムアドレス生成部２００と同じ回路的な具現を有していることが分かる。
【００７６】
一方、第０カラムアドレス生成部２００及びモードカラムアドレス生成部の動作について簡略ながら説明する。
【００７７】
まず、書込みコマンドと共にアドレスＡＤＤ<０>が印加され、内部書込みアドレスＷＴＣＯＬ<０>が生成される過程を詳説する。
【００７８】
なお、アディティブレイテンシーは３、ＣＡＳレイテンシーは５に設定されていると仮定する。そしてＸ１６モードに設定されたと仮定する。従って、アディティブレイテンシーの情報信号ＡＬ<３>及びＣＡＳレイテンシー情報信号ＣＬ<５>が活性化され、バンド幅信号ＩＯＸ４は非活性化される。
【００７９】
駆動クロック生成部１００は、アディティブレイテンシーの情報信号ＡＬ<０>の非活性化に応答して内部クロックＣＫＤを読込みクロックＣＫＤＲＤとして出力し、書込みコマンドによりアクティブされた書込み区間信号ＷＴＥＮに応答して内部クロックＣＫＤを書込み駆動クロックＣＫＤＷＴとして出力する。また、バンド幅信号ＩＯＸ４の非活性化に応答してバンド幅−読込み駆動クロックＣＫＤＲＤ１１及びバンド幅−書込み駆動クロックＣＫＤＷＴ１１をロジックレベル「Ｌ」に維持して出力する。
【００８０】
先ず、書込みコマンドと共にＡＤＤアドレス<０>が印加されると、第０カラムアドレス生成部２００内のＡＬ遅延部２２０がアドレスＡＤＤ<０>の活性化から読込み駆動クロックＣＫＤＲＤを基準に１クロックずつ遅延された第１〜第５遅延アドレスを出力する。そして、選択部２３０は、アドレスＡＤＤ<０>と、第１〜第５遅延アドレスのうちアディティブレイテンシーの情報信号ＡＬ<３>に対応する第３遅延−アドレスを選択し出力する。出力部２４０は、選択部２３０の出力アドレスを内部読込みアドレスＲＤＣＯＬ<０>として出力する。
【００８１】
そして、カラムアドレス生成部２５０は、内部読込みアドレスＲＤＣＯＬを書込み駆動クロックＣＫＤＷＴを基準にして１クロックずつ遅延された第１〜第５ＣＬ遅延−アドレスを生成し、複数のＣＬ遅延−アドレスのうちＣＡＳレイテンシー情報信号ＣＬ<５>に対応する第５ＣＬ遅延アドレスを内部書込みアドレスＷＴＣＯＬ<０>として出力する。
一方、アドレスＡＤＤ<１１>が印加されたモードカラムアドレス生成部内のＡＬ遅延部及びＣＬ遅延部は、バンド幅−書込み駆動クロックＣＫＤＷＴ１１及びバンド幅−読込み駆動クロックＣＫＤＲＤ１１がロジックレベル「Ｌ」に一定維持されるので、駆動されない。
【００８２】
しかし、Ｘ４モードが設定されている場合、アドレスＡＤＤ<１１>にも有効なアドレスが印加され、内部的にはバンド幅信号ＩＯＸ４が活性化されて、駆動クロック生成部１００が内部クロックＣＫＤをバンド幅−読込み駆動クロックＣＫＤＲＤ１１及び書込み駆動クロックＣＫＤＷＴとして出力する。従って、モードカラムアドレス生成部６００も前述した第０カラムアドレス生成部２００と同じ駆動を通じて書込みレイテンシーに対応する内部書込みアドレスＷＴＣＯＬ<１１>を出力する。
【００８３】
次に、読込みコマンドと共にアドレスが印加される場合であって、内部読込みアドレスＲＤＣＯＬの生成過程について説明する。
【００８４】
まず、アディティブレイテンシーが０であると仮定する。従って、アディティブレイテンシーの情報信号ＡＬ<０>は、ロジックレベル「Ｈ」に活性化され、その他のアディティブレイテンシーの情報信号ＡＬ<１：５>は、ロジックレベル「Ｌ」に非活性化される。
従って、駆動クロック生成部１００は、アディティブレイテンシーの情報信号ＡＬ<０>に応答して、読込み駆動クロックＣＫＤＲＤをロジックレベル「Ｈ」に維持し出力する。そして書込み区間信号ＷＴＥＮの非活性化に応答して、書込み駆動クロックＣＫＤＷＴをロジックレベル「Ｈ」に、バンド幅信号ＩＯＸ４の非活性化に応答して、バンド幅−読込み駆動クロックＣＫＤＲＤ１１及びバンド幅−書込み駆動クロックＣＫＤＷＴ１１をロジックレベル「Ｌ」に維持して出力する。
【００８５】
先ず、読込みコマンドと共にアドレスＡＤＤ<０>が印加される。しかし、読込み駆動クロックＣＫＤＲＤがロジックレベル「Ｈ」に維持されるので、第０カラムアドレス生成部２００内のＡＬ遅延部２２０は駆動されず、よって第１〜第５ＡＬ遅延アドレスは生成されない。
【００８６】
次に、選択部２３０は、アディティブレイテンシーの情報信号ＡＬ<０>に応答して、アドレスＡＤＤ<０>を選択して出力し、出力部２４０はこれを内部読込みアドレスＲＤＣＯＬ<０>として出力する。
【００８７】
また、書込み駆動クロックＣＫＤＷＴがロジックレベル「Ｈ」に維持されるので、第０カラムアドレス生成部内のＣＬ遅延部はターンオフされる。
【００８８】
また、アディティブレイテンシーが３として設定された場合、アディティブレイテンシーの情報信号ＡＬ<３>が活性化される。
【００８９】
従って、駆動クロック生成部１００はアディティブレイテンシーの情報信号ＡＬ<０>の非活性化に応答して、内部クロックＣＫＤを読込み駆動クロックＣＫＤＲＤとして出力する。そして、書込み区間信号ＷＴＥＮの非活性化に応答して、書込み駆動クロックＣＫＤＷＴをロジックレベル「Ｈ」に、バンド幅信号ＩＯＸ４の非活性化に応答して、バンド幅−読込み駆動クロックＣＫＤＲＤ１１及びバンド幅−書込み駆動クロックＣＫＤＷＴ１１をロジックレベル「Ｌ」に維持して出力する。
【００９０】
先ず、読込みコマンドと共にアドレスＡＤＤ<０>が印加されると、第０カラムアドレス生成部２００内のＡＬ遅延部２２０がアドレスＡＤＤ<０>の活性化により読込み駆動クロックＣＫＤＲＤを基準にして１クロックずつ遅延された第１〜第５遅延アドレスを出力する。そして、選択部２３０は、アドレスＡＤＤ<０>と、第１〜第５遅延アドレスのうちアディティブレイテンシーの情報信号ＡＬ<３>に対応する第３アドレスを選択して出力する。出力部２４０は、選択部の出力アドレスを内部読込みアドレスＲＤＣＯＬ<０>として出力する。
【００９１】
この時、書込み駆動クロックＣＫＤＷＴがロジックレベル「Ｈ」に維持されるので、第０カラムアドレス生成部２００内のＣＬ遅延部はターンオフされる。
【００９２】
一方、Ｘ４モードが設定される場合、アドレスＡＤＤ<１１>にも有効なアドレスが印加され、内部的にはバンド幅信号ＩＯＸ４が活性化されて、駆動クロック生成部１００が内部クロックＣＫＤをバンド幅−読込み駆動クロックＣＫＤＲＤ１１として出力する。従って、モードカラムアドレス生成部内の読込みアドレス生成部も前述した第０カラムアドレス生成部２００と同じ駆動を通じてアディティブレイテンシーに対応する内部読込みアドレスＲＤＣＯＬ<１１>を出力する。
【００９３】
従って、前述した本発明に係る内部アドレス生成装置は、アディティブレイテンシーが０として設定された場合、遅延されたアドレスが不要であるため、読込み駆動クロックＣＫＤＲＤ及び書込み駆動クロックＣＫＤＷＴを非活性化させ、これを印加されるＡＬ遅延部及びＣＬ遅延部をターンオフさせる。従って、設定されたアディティブレイテンシーに対応する内部アドレスを生成するのに不要なＡＬ遅延部及びＣＬ遅延部の駆動による電流消費を減らすことができる。
【００９４】
そして、書込み駆動時に活性化される書込み区間信号ＷＴＥＮを通じて書込み駆動クロックＣＫＤＷＴを活性化させることによって、読込み駆動時にはＣＬ遅延部をターンオフさせて、これによる電流消費を減らす。
【００９５】
また、Ｘ４モードが設定された場合、活性化されるバンド幅信号ＩＯＸ４を通じてバンド幅−書込み駆動クロックＣＫＤＷＴ１１及びバンド幅−読込み駆動クロックＣＫＤＲＤ１１を活性化させるため、それに同期され駆動されるモードカラムアドレス生成部がアドレスＡＤＤ<１１>の使用されないＸ８及びＸ１６モードにおいてはターンオフされるようにする。従来設定されたモードとは関係なく常に駆動されることにより、不要な電流消費を発生させた第１１カラムカラムアドレス生成部は必要に応じて駆動されることから、電流消費を抑えることが可能となる。
【００９６】
従って、前述した本発明に係る内部アドレス生成装置は、駆動クロック生成部を更に備え、読込みまたは書込み動作に応じて、またバンド幅に応じて、それぞれ駆動クロックを生成し、それを該当のブロックに印加することによって、動作及びバンド幅に応じて選択的にブロックをアクティブさせることができる。よって、従来に不要なブロック駆動による電流消費を防止することで電流消費を抑えることができる。
【００９７】
一方、前述した本発明では、アドレスが設定されたレイテンシーに対応する遅延時間を有することで内部アドレスを生成する内部アドレス生成装置について例示したが、本発明はそれに限らずに印加された信号を駆動モードに応じて選択的に遅延の必要な場合であっても適用可能であり、不要な電流消費の無駄使いを抑える効果がある。
【００９８】
なお、本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００９９】
【図１】従来技術に係る内部アドレス生成装置のブロック構成図である。
【図２】図１の第１カラムアドレス生成部の内部回路図である。
【図３】本発明の一実施の形態に係る内部アドレス生成装置のブロック構成図である。
【図４】図３の駆動クロック生成部の内部回路図である。
【図５】図３の第０カラムアドレス生成部の内部回路図である。
【図６】図３のモードカラムアドレス生成部の内部回路図である。
【符号の説明】
【０１００】
１００      駆動クロック生成部
２００〜９００      第０〜第９カラムアドレス生成部、モードカラムアドレス生成部
【図１】
2007095257.tif 000003
【図２】
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【図３】
2007095257.tif 000005
【図４】
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【図５】
2007095257.tif 000007
【図６】
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