(57)【要約】【課題】ＣＰＵ制御プログラムのデバッグ時のようにＣＰＵ制御プログラムを中断してパワーアンプを停止する場合であっても、当該パワーアンプを適切に保護する。【解決手段】複数の処理からなる停止処理が規定されているデバイスを制御するデバイス制御装置１０は、中央処理装置１１によって再構築可能な半導体集積回路１３から出力される時間的に変化するシリアル信号を用いて、デバイスの停止処理のうちの少なくとも１つの処理を行うように構成されており、中央処理装置１１の初期化後、半導体集積回路１３の初期化前に、デバイスの停止処理を実行するように構成されている。【選択図】図２
2007142592.tif 000002
【特許請求の範囲】
【請求項１】
複数の処理からなる停止処理が規定されているデバイスを制御するデバイス制御装置であって、
中央処理装置によって再構築可能な半導体集積回路から出力される時間的に変化するシリアル信号を用いて、前記デバイスの停止処理のうちの少なくとも１つの処理を行うように構成されており、
前記中央処理装置の初期化後、前記半導体集積回路の初期化前に、前記デバイスの停止処理を実行するように構成されていることを特徴とするデバイス制御装置。
【請求項２】
前記デバイスは、パワーアンプであり、
前記停止処理は、前記パワーアンプに対して、ゲートバイアス電圧の印加を停止した後、ドレイン電圧の印加を停止するものであることを特徴とする請求項１に記載のデバイス制御装置。
【請求項３】
前記ＦＰＧＡの初期化は、前記中央処理装置から前記半導体集積回路に対するリセット処理及び前記半導体集積回路の再構築、又は、前記中央処理装置から前記半導体集積回路に対するリセット処理のみのいずれかによって行われることを特徴とする請求項１又は２に記載のデバイス制御装置。
【請求項４】
第１のデバイスの停止処理を実行した後、第２のデバイスの停止処理を実行するように構成されていることを特徴とする請求項１乃至３のいずれか一項に記載のデバイス制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の処理からなる停止処理が規定されているデバイス（例えば、パワーアンプ）を制御するデバイス制御装置に関する。
【背景技術】
【０００２】
従来のパワーアンプでは、起動手順（パワーアップ手順）及び停止手順（パワーダウン手順）が決められている。
【０００３】
従来のパワーアンプの起動手順では、当該パワーアンプに対して、ドレイン電圧を印加しない状態（ドレイン電圧：ＯＦＦ）で、ゲートバイアス電圧を、殆ど印加していない状態（ゲートバイアス電圧：ＯＦＦ）から徐々に印加していき適正なゲートバイアス電圧にした後（ゲートバイアス電圧：ＯＮ）に、ドレイン電圧を印加する（ドレイン電圧：ＯＮ）ように規定されている。
【０００４】
また、従来のパワーアンプの停止手順では、当該パワーアンプに対して、ゲートバイアス電圧を、徐々に弱めていき殆ど印加していない状態（ゲートバイアス電圧：ＯＦＦ）にした後、ドレイン電圧の印加を停止する(ドレイン電圧：ＯＦＦ)用に規定されている。  ここで、図４を参照して、ＦＰＧＡ等のコンフィグレーションデバイス（すなわち、中央処理装置によって再構築可能な半導体集積回路）を介して、パワーアンプを起動する動作について説明する。
【０００５】
図４に示すように、ステップＳ２０１において、ＣＰＵが初期化された後、ステップＳ２０２において、ＦＰＧＡの初期化が行われる。
【０００６】
ここで、ＦＰＧＡの初期化が始まると、当該ＦＰＧＡの出力は、ハードウェアにより予め定められた極性指定により、瞬時に、ゲートバイアス電圧を殆ど印加しない初期状態にした後、ドレイン電圧をＯＦＦにする。この結果、理想的ではないが、ＦＰＧＡ起動時におけるパワーアンプの保護を行うことができる。
【０００７】
初期化が行われたＦＰＧＡは、正常に動作した後、ステップＳ２０３において、パワーアンプのゲートバイアス電圧をＯＮした後、ステップＳ２０４において、当該パワーアンプのドレイン電圧をＯＮにする。その結果、当該パワーアンプは、稼動状態（ゲートバイアス電圧が完全に印加されており、ドレイン電圧も印加されている状態）となる（ステップＳ２０５）。
【０００８】
また、ＦＰＧＡは、パワーアンプを停止する際、ステップＳ２０６において、当該パワーアンプのゲートバイアス電圧をＯＦＦにした後、ステップＳ２０７において、当該パワーアンプのドレイン電圧をＯＦＦにするよう構成されている。
【特許文献１】黒田訳：「ＲＦ  マイクロエレクトロニクス」、黒田忠広訳、丸善株式会社発行、９章パワーアンプ、３２５頁乃至３５３頁
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来のパワーアンプの起動手順は、従来のパワーアンプの停止手順が正常に行われることが前提として規定されているため、ＣＰＵ制御プログラムのデバッグ時のように、従来のパワーアンプの停止手順を行うことなく、ＣＰＵ制御プログラムを中断してパワーアンプを停止する場合、当該パワーアンプを適切に保護することができないという問題点があった。
【００１０】
また、実運用時におけるＣＰＵ制御プログラムの暴走等の不足の事態において、理想的なパワーアンプの停止手順を行えないという問題点があった。
【００１１】
そこで、本発明は、以上の点に鑑みてなされたもので、ＣＰＵ制御プログラムのデバッグ時のようにＣＰＵ制御プログラムを中断してパワーアンプ等のデバイスを停止する場合であっても、また、実運用時においても、当該パワーアンプ等のデバイスを適切に保護することができるデバイス制御装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の第１の特徴は、複数の処理からなる停止処理が規定されているデバイスを制御するデバイス制御装置であって、中央処理装置（ＣＰＵ）によって再構築可能な半導体集積回路から出力される時間的に変化するシリアル信号を用いて、前記デバイスの停止処理のうちの少なくとも１つの処理を行うように構成されており、前記中央処理装置の初期化後、前記半導体集積回路の初期化前に、前記デバイスの停止処理を実行するように構成されていることを要旨とする。
【００１３】
本発明の第１の特徴において、前記デバイスは、パワーアンプであり、前記停止処理は、前記パワーアンプに対して、ゲートバイアス電圧の印加を停止した後、ドレイン電圧の印加を停止するものであってもよい。
【００１４】
かかる発明によれば、中央処理装置（ＣＰＵ）によって再構築可能な半導体集積回路（例えば、ＦＰＧＡ）の初期化を行う前に、所定手順でデバイス（例えば、パワーアンプ）を停止するように構成されているので、ＣＰＵ制御プログラムのデバッグ時のようにＣＰＵ制御プログラムを中断してデバイスを停止した場合であっても、当該デバイスを適切に保護することができる。
【００１５】
本発明の第１の特徴において、前記ＦＰＧＡの初期化は、前記中央処理装置から前記半導体集積回路に対するリセット処理及び前記半導体集積回路の再構築、又は、前記中央処理装置から前記半導体集積回路に対するリセット処理のみのいずれかによって行われてもよい。
【００１６】
本発明の第１の特徴において、第１のデバイスの停止処理を実行した後、第２のデバイスの停止処理を実行するように構成されていてもよい。
【００１７】
かかる発明によれば、複数のデバイスを起動するように構成されている場合であっても、１つのデバイスを完全に停止させた後に、次のデバイスを停止することで、各デバイスに対する負担を減らすことができる。
【発明の効果】
【００１８】
以上説明したように、本発明によれば、ＣＰＵ制御プログラムのデバッグ時のようにＣＰＵ制御プログラムを中断してパワーアンプ等のデバイスを立ち下げる場合であっても、また、実運用時においても、当該パワーアンプ等のデバイスを適切に保護することができるデバイス制御装置を提供することができる。
【発明を実施するための最良の形態】
【００１９】
（本発明の第１の実施形態に係るデバイス制御装置の構成）
図１乃至図２を参照して、本発明の第１の実施形態に係るデバイス制御装置の構成について説明する。本実施形態では、本発明に係るデバイス制御装置として、パワーアンプを制御するパワーアンプ制御装置１０について説明するが、本発明は、これに限定されることなく、複数の処理からなる停止処理が規定されているデバイスを制御するデバイス制御装置に適用される。
【００２０】
図１に、本実施形態に係るパワーアンプ制御装置１０を備えた基地局１の下り方向の通信に関する概略機能ブロック図を示す。図１に示すように、基地局１は、無線回線制御局インターフェース２と、送信処理部３と、複数の無線モジュール＃１乃至＃ｎとを具備する。
【００２１】
なお、後述するように、本実施形態に係るパワーアンプ制御装置１０は、各無線モジュール＃１乃至＃ｎに設けられている。
【００２２】
また、パワーアンプ制御装置１０は、ＣＰＵ（中央処理装置）１１によって再構築可能な半導体集積回路（ＦＰＧＡ）１３から出力される時間的に変化するシリアル信号（ゲート信号やドレイン信号等）を用いて、パワーアンプの停止処理のうちの少なくとも１つの処理を行うように構成されている。
【００２３】
また、パワーアンプ制御装置１０は、ＣＰＵ１１の初期化後、ＦＰＧＡ１３の初期化前に、パワーアンプの停止処理を実行するように構成されている。
【００２４】
ここで、ＦＰＧＡ１３の初期化は、ＣＰＵ１１からＦＰＧＡ１３に対するリセット処理及びＦＰＧＡの再構築、又は、ＣＰＵ１１からＦＰＧＡ１３に対するリセット処理のみのいずれかによって行われるものとする。
【００２５】
無線回線制御局インターフェース２は、無線回線制御局との間のインターフェースの役割を果たすものである。無線回線制御局インターフェース２は、無線回線制御局から受信した移動局宛ての送信データ（ディジタル）を、送信処理部３に転送するように構成されている。
【００２６】
送信処理部３は、無線回線制御局インターフェース２から送信された送信データ（ディジタル）に対して、所定の送信処理を施して、該当する無線モジュール＃１乃至＃ｎに転送するように構成されている。
【００２７】
各無線モジュール＃１乃至＃ｎは、図２に示すように、パワーアンプ制御装置１０と、複数のパワーアンプによって構成されているパワーアンプ部１５とを具備している。
【００２８】
パワーアンプ制御装置１０は、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）１３を介して、パワーアンプ部１５を構成する各パワーアンプを起動するように構成されている。図２に示すように、パワーアンプ制御装置１０は、ＣＰＵ１１と、ＦＲＯＭ１２と、ＦＰＧＡ１３と、ＤＡＣ＃１及び＃２とによって構成されている。
【００２９】
ＣＰＵ１１は、各無線モジュール＃１乃至＃ｎにおける中央処理装置である。ＣＰＵ１１は、パワーアンプ部１５を構成するパワーアンプを起動する際に、所定手順で当該パワーアンプを停止した後、ＦＲＯＭ１２に記憶されているＦＰＧＡのコンフィグレーションデータを用いて、ＦＰＧＡ１３の初期化を行うように構成されている。
【００３０】
なお、ＦＰＧＡ１３の初期化は、ＦＰＧＡのコンフィグレーションデータによってＦＰＧＡ１３の内部回路が構築された状態で、ＣＰＵ１１からＦＰＧＡ１３へのリセット信号で、クロックジェネレータやＦＰＧＡ内部レジスタ等を初期化することで終了する。
【００３１】
ＦＲＯＭ１２は、ＦＰＧＡのコンフィグレーションデータ等を記憶しているフラッシュメモリ（フラッシュＲＯＭ）である。
【００３２】
ＦＰＧＡ１３は、各無線モジュール＃１乃至＃ｎに設けられているプログラミング可能なＬＳＩである。
【００３３】
ここで、ＦＰＧＡ１３は、シリアル信号であるゲート信号を用いて、パワーアンプ部１５を構成するパワーアンプに対してゲートバイアス電圧を印加するように構成されており、パラレル信号であるドレイン信号を用いて、当該パワーアンプに対してドレイン電圧を印加するように構成されている。なお、かかるゲート信号は、ＤＡＣ（Ｄｉｇｉｔａｌ-Ａｎａｌｏｇｕｅ  Ｃｏｎｖｅｒｔｅｒ）によって、アナログ信号に変換された後、当該パワーアンプに入力される。
【００３４】
具体的には、ＦＰＧＡ１３は、ＣＰＵ１１によって初期化が行われた後、パワーアンプ部１５を構成するパワーアンプに対して、ドレイン電圧を印加していない状態でゲートバイアス電圧を印加した後、ドレイン電圧を印加することによって、当該パワーアンプを起動するように構成されている。
【００３５】
なお、ＦＰＧＡ１３は、当該パワーアンプに対して、ゲートバイアス電圧の印加を停止した後、ドレイン電圧の印加を停止することによって、当該パワーアンプを停止するように構成されている。
【００３６】
また、パワーアンプ部１５を構成する複数のパワーアンプにおいて、フィードフォワード制御が行われており、停止する順番が決められている場合、ＦＰＧＡ１３は、第１のパワーアンプに対して、ゲートバイアス電圧の印加を停止した後、ドレイン電圧の印加を停止することによって、当該第１のパワーアンプを停止した後、第２のパワーアンプに対して、ゲートバイアス電圧の印加を停止した後、ドレイン電圧の印加を停止することによって、当該第２のパワーアンプを停止するように構成されている。
【００３７】
すなわち、かかる場合、ＦＰＧＡ１３は、単純に、各パワーアンプのゲートバイアス電圧をＯＦＦにするだけではなく、各パワーアンプのドレイン電圧もＯＦＦにすることのよって、１つのパワーアンプを完全に停止させた後に、次のパワーアンプを停止するように構成されている。
【００３８】
換言すると、ＦＰＧＡ１３は、かかる場合、第１のパワーアンプの停止処理を実行した後、第２のパワーアンプの停止処理を実行するように構成されている。
【００３９】
パワーアンプ部１５は、ＤＡＣ＃ｎによってアナログ信号に変換された送信データの送信電力を増幅した後、送信アンテナを介して移動局に送信するように構成されている。
【００４０】
（本発明の第１の実施形態に係るパワーアンプ制御装置の動作）
図３を参照して、本実施形態に係るパワーアンプ制御装置１０によって、パワーアンプを起動する動作について説明する。
【００４１】
図３に示すように、ステップＳ１０１において、ＣＰＵ１１が初期化された後、ステップＳ１０２において、当該パワーアンプのゲートバイアス電圧をＯＦＦにした後、ステップＳ１０３において、当該パワーアンプのドレイン電圧をＯＦＦにする（パワーアンプ停止処理）。この結果、起動時におけるパワーアンプを保護することができる。
【００４２】
その後、ステップＳ１０４において、ＦＲＯＭ１２に記憶されているＦＰＧＡのコンフィグレーションデータを用いて、ＦＰＧＡの初期化が行われる（パワーアンプの強制停止）。
【００４３】
初期化が行われたＦＰＧＡは、正常に動作した後、ステップＳ１０５において、当該パワーアンプのゲートバイアス電圧を徐々に印加していきＯＮにした後、ステップＳ１０６において、当該パワーアンプのドレイン電圧をＯＮにする（パワーアンプ停止処理）。その結果、当該パワーアンプは、稼動状態となる（ステップＳ１０７）。
【００４４】
また、ＦＰＧＡ１３は、パワーアンプを停止する際、ステップＳ１０８において、当該パワーアンプのゲートバイアス電圧の印加を徐々に弱めて行きＯＦＦにした後、ステップＳ１０９において、当該パワーアンプのドレイン電圧をＯＦＦにする（パワーアンプ停止処理）。
【００４５】
（本実施形態に係るパワーアンプ制御装置の作用・効果）
本実施形態に係るパワーアンプ制御装置１０によれば、ＣＰＵ１１の初期化後、ＦＰＧＡ１３の初期化前に、所定手順で、パワーアンプ部１５を構成するパワーアンプを停止するように構成されているので、ＣＰＵ制御プログラムのデバッグ時のようにＣＰＵ制御プログラムを中断して当該パワーアンプを停止した場合であっても、当該パワーアンプを適切に保護することができる。
【００４６】
また、本実施形態に係るパワーアンプ制御装置１０によれば、実運用時において、ＣＰＵ制御プログラムの暴走等の不足の事態においても、理想的なパワーアンプの停止手順を行うことができ、当該パワーアンプを適切に保護することができる。
【００４７】
また、本実施形態に係るパワーアンプ制御装置１０によれば、複数のパワーアンプを起動するように構成されている場合であっても、１つのパワーアンプを完全に停止させた後に、次のパワーアンプを停止することで、各パワーアンプに対する負担を減らすことができる。
【００４８】
更に、本実施形態に係るパワーアンプ制御装置１０によれば、ソフトウェアによって理想的なパワーアンプの停止手順を実現できるので、ハードウェアによる当該パワーアンプの停止に関わる保護回路の実装を必要最小限に留めることができる。
【００４９】
以上、上述の実施形態を用いて本発明について詳細に説明したが、当業者にとっては、本発明が本明細書中に説明した実施形態に限定されるものではないということは明らかである。本発明は、特許請求の範囲の記載により定まる本発明の趣旨及び範囲を逸脱することなく修正及び変更態様として実施することができる。従って、本明細書の記載は、例示説明を目的とするものであり、本発明に対して何ら制限的な意味を有するものではない。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態に係るパワーアンプ制御装置を具備する基地局の構成図である。
【図２】本発明の第１の実施形態に係るパワーアンプ制御装置の構成図である。
【図３】本発明の第１の実施形態に係るパワーアンプ制御装置によってパワーアンプを起動する動作を示すフローチャートである。
【図４】従来のパワーアンプ制御装置によってパワーアンプを起動する動作を示すフローチャートである。
【符号の説明】
【００５１】
１０…パワーアンプ制御装置
１１…ＣＰＵ
１２…ＦＲＯＭ
１３…ＦＰＧＡ
１５…パワーアンプ部
【図１】
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【図２】
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【図３】
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【図４】
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