(57)【要約】【課題】画像データを記憶する記憶容量が低減できる画像データをフォーマット変換する装置を提供する。【解決手段】全体でｍ０ライン分のノン・インターレース方式の画像信号をｍ１ラインごとの複数のセクションからなる（ｍ０／ｍ１）数のブロックに分割して使用される画像メモリ（３０）を準備し、フレーム番号およびライン番号に応じた記憶用パラメータを用いて、ＮＩ方式の画像信号を、奇数ラインの画像信号と偶数ラインの画像信号とに応じて、かつ、複数の奇数ラインの画像信号と複数の偶数ラインの画像信号とをそれぞれまとめて、該当するブロックの該当するセクションに記憶させる。そして、読み出し用パラメータを用いて該当するブロックの該当するセクションに記憶された画像信号を読み出す。【選択図】図１
2007235489.tif 000002
【特許請求の範囲】
【請求項１】
ノン・インターレース方式の画像信号をインターレース方式の画像信号に変換する画像信号処理装置であって、
ノン・インターレース方式の画像信号を記憶し、該記憶した画像信号を読み出すため、それぞれ複数のセクションからなる複数のブロックに分割して使用される第１記憶手段と、
前記ノン・インターレース方式の画像信号の垂直同期信号を検出してフレーム番号および各フレーム内のライン番号を計数し、水平同期信号を検出してライン番号を計数する、フレーム・ライン検出手段と、
前記フレーム番号およびライン番号に応じて規定される前記ノン・インターレース方式の各ラインの画像信号を奇数ラインの画像信号と偶数ラインの画像信号とに分離し、かつ、複数の奇数ラインの画像信号と複数の偶数ラインの画像信号とをそれぞれまとめて、前記記憶手段の対応するブロックの対応するセクションに記憶するための画像信号記憶用パラメータと、前記第１記憶手段の対応するブロックの対応するセクションに記憶された画像信号を読み出す画像信号読み出し用パラメータとを記憶している第２記憶手段と、
前記フレーム・ライン検出手段で検出したフレーム番号およびライン番号に応じて前記第２記憶手段から対応する画像信号記憶用パラメータおよび画像信号読み出し用パラメータを読み出し、読み出した画像信号記憶用パラメータに基づいてノン・インターレース方式の画像信号を、奇数ラインの画像信号と偶数ラインの画像信号とに分離し、かつ、複数の奇数ラインの画像信号と複数の偶数ラインの画像信号とをそれぞれまとめて、前記第１記憶手段の該当するブロックの該当するセクションに記憶させるように前記第１記憶手段を制御し、読み出した画像信号読み出し用パラメータに基づいて前記第１記憶手段の該当するブロックの該当するセクションに記憶された画像信号を出力するように前記第１記憶手段を制御する記憶手段制御手段と
を有し、
前記第１の記憶手段は、全体でｍ０ライン分のノン・インターレース方式の画像信号をｍ１ラインごとに分割した複数のブロックとして、前記第１の記憶手段の各ブロックの複数のセクションに記憶させるとき、〔（ｍ０／ｍ１）ブロック分〕と「遊び容量」とを合計した記憶容量を有する、
画像信号処理装置。
【請求項２】
前記「遊び容量」は、前記ブロック数に応じて規定され、少なくとも２以上である、
請求項１に記載の画像信号処理装置。
【請求項３】
前記第２の記憶手段に記憶されている、前記画像信号記憶用パラメータと、前記読みです画像信号読み出し用パラメータとは、前記複数の奇数ラインの画像信号と複数の偶数ラインの画像信号とをそれぞれまとめて処理するライン数に応じて規定され、所定のフレームで循環して使用する、
請求項１または２に記載の画像信号処理装置。
【請求項４】
前記画像信号記憶用パラメータは、奇数ラインデータ書き込みパラメータと偶数ラインデータ書き込みパラメータとからなる、
請求項３に記載の画像信号処理装置。
【請求項５】
前記フレームおよびライン検出手段と、前記記憶手段制御手段とがコンピュータによって構成されている、
請求項１〜４のいずれかに記載の画像信号処理装置。
【請求項６】
前記第２記憶手段が、前記コンピュータ内の記憶手段である、
請求項５記載の画像信号処理装置。
【請求項７】
ノン・インターレース方式の画像信号を記憶し、該記憶した画像信号を読み出すため、それぞれ複数のセクションからなる複数のブロックに分割して使用される記憶手段を用いて、ノン・インターレース方式の画像信号をインターレース方式の画像信号に変換する画像信号処理方法であって、
前記ノン・インターレース方式の画像信号の垂直同期信号を検出してフレーム番号および各フレーム内のライン番号を計数し、水平同期信号を検出してライン番号を計数する、フレーム・ライン検出工程と、
フレーム番号およびライン番号に応じて規定される前記ノン・インターレース方式の各ラインの画像信号を奇数ラインの画像信号と偶数ラインの画像信号とに分離し、かつ、複数の奇数ラインの画像信号と複数の偶数ラインの画像信号とをそれぞれまとめて、前記記憶手段の対応するブロックの対応するセクションに記憶するための画像信号記憶用パラメータと、前記記憶手段の対応するブロックの対応するセクションに記憶された画像信号を読み出す画像信号読み出し用パラメータとを用いて、ノン・インターレース方式の画像信号を、奇数ラインの画像信号と偶数ラインの画像信号とに分離し、かつ、複数の奇数ラインの画像信号と複数の偶数ラインの画像信号とをそれぞれまとめて、前記記憶手段の該当するブロックの該当するセクションに記憶させるように前記記憶手段を制御し、読み出した画像信号読み出し用パラメータに基づいて前記記憶手段の該当するブロックの該当するセクションに記憶された画像信号を出力するように前記記憶手段を制御する制御工程と
を有する画像信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画像信号処理装置および画像信号処理方法に関する。
より特定的には、本発明は、たとえば、ノン・インターレース方式の画像信号をインターレース方式の画像信号に変換する画像信号処理装置と方法に関する。さらに、本発明は、インターレース方式の画像信号をノン・インターレース方式の画像信号に変換する画像信号処理装置と方法に関する。
【背景技術】
【０００２】
通常、画像表示装置に表示すべき画像データは、たとえば、行と列とで構成される二次元状に多数のＣＣＤ素子が配列されたＣＣＤセンサ、または、二次元状に多数のＣＭＯＳ素子が配列されたＣＭＯＳセンサなどの撮像デバイスで検出される。
撮像デバイスで検出した画像信号（画像データ）は、二次元状に配列されたアナログ形式の画像信号であり、信号処理装置が、たとえば、ＣＣＤセンサの１行ごとの画像信号を順次読み出し、読み出したアナログ画像信号をデジタル画像信号に変換する。信号処理装置は、この処理を全ライン（行）の画像信号について行う。その結果、各行（各ライン）当たりｎ個（ｎ列）の画像信号をｍ行（ｍライン）有する、１フレーム当たりｍ×ｎ個の二次元状に配列された画像信号が得られる。
撮像デバイスで撮像されて信号処理装置で生成された画像信号を、以下、便宜的に「原画像信号」という
【０００３】
原画像信号は、順次表示する方式（ノン・インターレース方式またはプログレッシブ・スキャン方式）の表示装置、たとえば、コンピュータ表示装置、グラフィック表示装置には、そのまま表示することができる。
【０００４】
他方、たとえば、テレビジョン（ＴＶ）受像機は、インターレース方式（飛び越し走査方式）で表示するので、原画像信号をそのまま表示することはできない。そのため、１フレームの原画像信号を、奇数フィールドの画像信号と偶数フィールドの画像信号とに分離し、まず、奇数フィールド（第１フィールド）の画像信号を表示し、次いで、偶数フィールド（第２フィールド）の画像信号を表示する。
奇数フィールドの画像信号と偶数フィールドの画像信号とでＴＶ受像機の１画面に表示される１フレームの画像信号となる。
このように、ノン・インターレース方式の画像信号をインターレース方式の画像信号にフォーマットを変換することが必要となる。
【０００５】
そのようなフォーマット変換方法の基本的な技術を述べる。
１フレーム分の画像信号を記憶可能なフレームメモリを２個準備する。
インターレース方式のＴＶ受像機には、たとえば、１秒間に３０フレーム分の画像信号が表示されるから、原画像信号は、撮像デバイスと信号処理装置によって１秒間に３０回連続的に生成される。
一方のフレームメモリに第１フレームの原画像信号を順次記憶していき、第１フレーム分の画像信号を記憶している間に、他方のフレームメモリから以前に記憶された前のフレームの画像信号を、まず、奇数フィールドに該当する画像信号を各行ごと順次読み出し、次いで、偶数フィールドに該当する画像信号を各行ごと順次読み出す。
次のサイクルで、他方のフレームメモリに第２フレームの原画像信号を順次記憶していき、第２フレーム分の画像信号を記憶している間に、第１フレームの画像信号が記憶されている一方のフレームメモリから奇数フィールドの画像信号の読み出し、次いで偶数フィールドの画像信号を読み出す。
このような処理を反復していく。
【０００６】
上述した基本的な方法は、１フレーム分の画像信号を格納するフレームメモリを２個用意しなければならないという課題に遭遇している。
たとえば、１フレームが480行×640列の画像信号で構成されていると仮定すると、１フレーム当たり307,200個の画像信号（画素データ）となる。１画像信号当たり16ビットで表現すると仮定すると、データ量は4,915,200ビット／フレームとなり、１フレームメモリ当たり約５Ｍビットの記憶容量が必要となる。上述した基本的な方法では、独立に動作する５Ｍビットの記憶容量のフレームメモリを２個設け、これらフレームメモリの記憶と読み出しを制御する制御回路が必要となる。
【０００７】
高精度な（高品質の）画像データを表示する場合、あるいは、大画面の画像を表示する場合など、１フレームの画像信号の数が大きくなる上、１画像信号当たりのビット数も多くなるから、フレームメモリとしてさらに大きな記憶容量が必要となる。
【０００８】
かかる観点からメモリの記憶容量を低減する方法が種々提案されている。
特許文献１に開示されている方法は、原画像信号をメモリに書き込んだ後、奇数ライン順に画像データを読み出しつつ、読み出したラインに順に次の原画像データを書き込む（記憶する）処理を反復する技術である。この技術によれば、１フレーム分の画像データの記憶容量の、（1+1/3）までに記憶容量を低減できると記載されている。
【０００９】
特許文献２に開示されている方法は、メモリを１ラインごと読み出し制御し、読み出されたフレーム領域の順に、順次原画像信号を書き込む技術である。
【特許文献１】特開平８−１８９２５号公報
【特許文献２】特開２００３−２３０１０８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特許文献１に記載された技術は、１フレーム分の画像データの容量の、（1+1/3）までに記憶容量を低減できると記載されているが、さらに記憶容量を低減したいという要望がある。
たとえば、上述した高精度な（高品質の）画像信号を表示する場合、あるいは、大画面の画像を表示する場合など、１フレームの画像信号の数が大きくなると、あるいは、１画像信号のビット数が大きい場合には、記憶容量が非常に大きくなるからである。
【００１１】
特許文献２に記載された技術は、空いた254個の各ラインについて信号制御が必要となり、読み出し制御のために高速処理かつ高性能の信号処理装置、たとえば、マイクロコンピュータが必要になる。通常、高速処理かつ高性能の信号処理装置は高価になる。しかしながら、ノン・インターレース方式の画像信号をインターレース方式の画像信号に変換するのに、高価な信号処理装置の導入は回避したいという要望がある。
【００１２】
以上から、記憶容量が低減でき、かつ、高速処理かつ高性能の信号処理装置、たとえば、高速処理かつ高性能のマイクロコンピュータを必要としない画像信号処理装置の実現が要求されている。
【課題を解決するための手段】
【００１３】
本発明の目的は、記憶容量が低減でき、かつ、信号処理が容易（簡単）であり、高速処理かつ高性能の信号処理装置を必要としない画像信号処理装置を提供することにある。
また本発明の目的は、記憶容量が低減でき、かつ、信号処理が容易（簡単）な画像信号処理方法を提供することにある。
【００１４】
本発明の第１の観点によれば、ノン・インターレース方式の画像信号をインターレース方式の画像信号に変換する画像信号処理装置であって、
ノン・インターレース方式の画像信号を記憶し、該記憶した画像信号を読み出すため、それぞれ複数のセクションからなる複数のブロックに分割して使用される第１記憶手段と、前記ノン・インターレース方式の画像信号の垂直同期信号を検出してフレーム番号および各フレーム内のライン番号を計数し、水平同期信号を検出してライン番号を計数する、フレームおよびライン検出手段と、前記フレーム番号およびライン番号に応じて規定される前記ノン・インターレース方式の各ラインの画像信号を奇数ラインの画像信号と偶数ラインの画像信号とに分離し、かつ、複数の奇数ラインの画像信号と複数の偶数ラインの画像信号とをそれぞれまとめて、前記記憶手段の対応するブロックの対応するセクションに記憶するための画像信号記憶用パラメータと、前記第１記憶手段の対応するブロックの対応するセクションに記憶された画像信号を読み出す画像信号読み出し用パラメータとを記憶している第２記憶手段と、前記フレームおよびライン検出手段で検出したフレーム番号およびライン番号に応じて前記第２記憶手段から対応する画像信号記憶用パラメータおよび画像信号読み出し用パラメータを読み出し、読み出した画像信号記憶用パラメータに基づいてノン・インターレース方式の画像信号を、奇数ラインの画像信号と偶数ラインの画像信号とに分離し、かつ、複数の奇数ラインの画像信号と複数の偶数ラインの画像信号とをそれぞれまとめて、前記第１記憶手段の該当するブロックの該当するセクションに記憶させるように前記第１記憶手段を制御し、読み出した画像信号読み出し用パラメータに基づいて前記第１記憶手段の該当するブロックの該当するセクションに記憶された画像信号を出力するように前記第１記憶手段を制御する記憶手段制御手段とを有し、
前記第１の記憶手段は、全体でｍ０ライン分のノン・インターレース方式の画像信号をｍ１ラインごとに分割した複数のブロックとして、前記第１の記憶手段の各ブロックの複数のセクションに記憶させるとき、（ｍ０／ｍ１）ブロック分と「遊び容量」とを合計した記憶容量を有する、画像信号処理装置が提供される。
【００１５】
本発明の第２の観点によれば、ノン・インターレース方式の画像信号を記憶し、該記憶した画像信号を読み出すため、それぞれ複数のセクションからなる複数のブロックに分割して使用される記憶手段を用いて、ノン・インターレース方式の画像信号をインターレース方式の画像信号に変換する画像信号処理方法であって、
前記ノン・インターレース方式の画像信号の垂直同期信号を検出してフレーム番号および各フレーム内のライン番号を計数し、水平同期信号を検出してライン番号を計数する、フレーム・ライン検出工程と、
前記フレーム番号およびライン番号に応じて規定される前記ノン・インターレース方式の各ラインの画像信号を奇数ラインの画像信号と偶数ラインの画像信号とに分離し、かつ、複数の奇数ラインの画像信号と複数の偶数ラインの画像信号とをそれぞれまとめて、前記記憶手段の対応するブロックの対応するセクションに記憶するための画像信号記憶用パラメータと、前記記憶手段の対応するブロックの対応するセクションに記憶された画像信号を読み出す画像信号読み出し用パラメータとを用いて、ノン・インターレース方式の画像信号を、奇数ラインの画像信号と偶数ラインの画像信号とに分離し、かつ、複数の奇数ラインの画像信号と複数の偶数ラインの画像信号とをそれぞれまとめて、前記記憶手段の該当するブロックの該当するセクションに記憶させるように前記記憶手段を制御し、読み出した画像信号読み出し用パラメータに基づいて前記記憶手段の該当するブロックの該当するセクションに記憶された画像信号を出力するように前記記憶手段を制御する制御工程と
を有する画像信号処理方法が提供される。
【発明の効果】
【００１６】
本発明の画像信号処理装置によれば、記憶容量が低減できる。
また本発明では、信号処理が容易（簡単）であり、高速処理かつ高性能の信号処理装置を必要としない。
さらに、本発明によれば、第２記憶手段に記憶する、画像信号記憶用パラメータと、画像信号読み出し用パラメータとを事前に設定しておくことにより、記憶制御手段の処理内容を変更することなく、希望する方法でフォーマット変換処理を行うことができる。
【発明を実施するための最良の形態】
【００１７】
第１実施の形態
本発明の画像信号装置の第１実施の形態を図１〜図７を参照して述べる。
図１は本発明の第１実施の形態の画像信号装置１の構成図である。
画像信号装置１は、撮像デバイス１０と、原画像信号生成装置２０と、画像メモリ３０と、制御回路４０と、メモリ制御データメモリ５０と、ＮＴＳＣエンコーダ６０とを有する。
【００１８】
撮像デバイス１０と原画像信号生成装置２０とは原画像信号を生成する部分である。
本発明のノン・インターレース方式の画像信号をインターレース方式の画像信号に変換する（フォーマット変換する）部分は、画像メモリ３０、制御回路４０およびメモリ制御データメモリ５０である。
【００１９】
原画像信号は、ノン・インターレース方式（または、プログレッシブ・スキャン方式）の画像信号であり、その１例として、ＩＢＭ社の第２世代のパーソナルコンピュータシリーズに組み込まれたＶＧＡ（Video Graphics Array) 方式が知られている。
本実施の形態においては例示として、ＶＧＡ方式として提案され、図２に図解したように、１ライン（行）＝640画素（640列）、合計480ラインのノン・インターレース方式の原画像信号を、各ライン＝640画素（640列）を、たとえば、ＮＴＳＣ方式のインターレース画像に変換する場合を例示する。
【００２０】
撮像デバイス１０は、たとえば、ＣＣＤセンサまたはＣＭＯＳセンサであり（以下、ＣＣＤセンサを例示する）、たとえば480行×640列＝307,200個の画素分のＣＣＤ素子が二次元状に配列されており、１フレーム分として307,200画素分の画像信号を検出する。
【００２１】
原画像信号生成装置２０は、たとえば、アナログ／デジタル変換機能を有し、デジタル・シグナル・プロセッサ（ＤＳＰ）を用いて構成されており、撮像デバイス１０で検出したアナログ形式の画像信号（撮像信号Ｓ１０）をデジタル形式の画像信号に変換し、たとえば、１画素当たり１６ビットの、480行×640列の原画像信号を生成する。
詳しく言えば、原画像信号生成装置２０から出力される原画像信号は、１フレームごと、垂直同期信号Ｖ−ＳＹＮＣ、垂直ブランキング期間Ｖ−ＢＬＫ、その後に各水平方向の画像信号が、480行（ライン）連続する。各水平方向の画像信号は、水平同期信号Ｈ−ＳＹＮＣ、水平ブランキング期間Ｈ−ＢＬＫ、そして、640個の画像信号（これを便宜的に画像データと呼ぶ）が連続している。
原画像信号生成装置２０は、垂直同期信号Ｖ−ＳＹＮＣおよび垂直ブランキング期間Ｖ−ＢＬＫ、水平同期信号Ｈ−ＳＹＮＣおよび水平ブランキング期間Ｈ−ＢＬＫを含む画像タイミング信号Ｓ２０Ｔを制御回路４０に出力し、各ライン640個の画像データを含む画像データＳ２０Ｄを画像メモリ３０に出力する。
【００２２】
画像メモリ３０は、本発明の第１記憶手段に該当し、たとえば、図３に例示したように、１ブロックを２０ライン分の画像信号（20×640列）を記憶する１〜２０の２０個のセクション（区分または領域）とし、15個のブロックＢ１〜Ｂ１５に分割して使用する。
１セクションは１ライン分の画像データ、たとえば、640個の画像データを記憶可能な容量を意味している。
画像メモリ３０は本実施の形態では、基本的には、15ブロック×20セクション＝300セクション分の記憶容量を持つ。本例の画像メモリ３０は、１フレーム分、480ライン分の記憶容量ではなく300ライン分のメモリ容量でよく、480ライン分の１フレームの画像データをそのまま記憶する場合に比較して、1/n=300/480=1/1.6=62.5%の記憶容量に減少している。すなわち、従来は、１フレーム分の画像データを記憶する２個のフレームが必要であったが、本実施の形態では、メモリ容量が、0.625×２＝1.25＝（１＋１／４）個分のメモリ容量に減少する。
この他、画像メモリ３０は、「遊び容量（またはマージン（余裕）容量」が必要となる。「遊び容量」とは、画像メモリ３０を、たとえば、上述した例示のように、１ブロックを２０セクションとして画像メモリ３０を１５ブロックに分割し、１５ブロックを循環的に使用して、画像データを記憶し、読み出すとき、この記憶と読み出しのための余裕（または遊び）の記憶容量である。
「遊び容量」は、画像メモリ３０をどれだけのブロックに分割して使用するかに応じて規定されるが、少なくとも２ブロック、本例では、好ましくは、３ブロック必要となる。
以上から、本例では画像メモリ３０は、（１２＋３）ブロックの記憶容量を持つから、画像メモリ３０は合計で、本例では、(12+3)ブロック×20セクション×640×ビット数（たとえば、16ビット／１画像データとして）の記憶容量となる。
「遊び容量」の理解のために付言すると、たとえば、１〜１５の数字が付されたコマがランダムに配列されている状態から順番に数字を並べる数字並べゲーム器において、数字が付されたコマを移動させる最低の空きスペース、たとえば、２コマ分の空きスペースが必要であるが、この空きスペースに相当する。
本発明によれば、この「遊び容量」がない場合には、各ブロックに記憶された画像信号が読み出された瞬間に次の画像信号を記憶しなければならず読み出し用パラメータをシビアに管理しなければならず信号処理の安定性に不安が残るが、本発明によれば、「遊び容量」の存在によって、安定した信号処理が可能となる。
このように、本発明の実施の形態の画像メモリ３０は、セクションとブロックの切りわけを工夫することにより、従来２個のメモリ容量が必要であったものを、一般的に言えば、（１＋１／ｎ）に低減することができる。なお、ｎは上記例では、480/300である。その他の例は後述する。
【００２３】
制御回路４０とメモリ制御データメモリ５０とは協働して、本発明のフレームおよびライン検出手段、第２記憶手段と、記憶手段制御手段として動作する。
制御回路４０は、たとえば、図示しない、中央演算処理ユニット（ＣＰＵ）、ＲＯＭ、ＲＡＭ、インターフェースを有するマイクロコンピュータ（μＣ）で構成される。この一般的な構成自体は公知であるから、図解を省略する。ただし、具体的な構成、および、処理内容は後述するように、本実施の形態による新規なものである。
ＲＯＭにはＣＰＵで行われる後述する種々の処理のためのプログラムが格納されている。ＲＡＭにはＣＰＵで処理を行うときに使用する各種のパラメータ、たとえば、フレームカウンタＦＣ、ラインカウンタＬＣ、奇数ラインデータ書き込みカウンタＯＷＣ、偶数ラインデータ書き込みカウンタＥＷＣなど一時的に記憶される。インターフェースは、原画像信号生成装置２０から原画像信号としての画像データＳ２０Ｄを入力してＣＰＵに印加するための回路である。
【００２４】
メモリ制御データメモリ５０は、本発明の第２記憶手段に該当し、制御回路４０で使用する画像メモリ３０の記憶・読み出しを制御するメモリ制御データ（パラメータ）を格納しているメモリであり、たとえば、不揮発性メモリで構成されている。メモリ制御データメモリ５０に記憶されるデータの詳細は後述する。
なお、本発明の第２記憶手段に該当するメモリ制御データメモリ５０を削除し、制御回路４０内のＲＯＭにメモリ制御データメモリ５０に記憶すべき情報をメモリ制御データ（パラメータ）を格納することができる。その場合、ＲＯＭが本発明の第２記憶手段に該当する。
以下、メモリ制御データメモリ５０を用いた場合について述べる。
【００２５】
ＮＴＳＣエンコーダ６０は、画像メモリ３０から出力されるフォーマット変換画像信号Ｓ３０を入力してＮＴＳＣ方式のアナログ形式の映像信号に符号処理する装置である。
ＮＴＳＣエンコーダ６０の後段には、たとえば、ＴＶ受像機が設けられており、ＮＴＳＣエンコーダ６０からのインターレース方式の画像信号がＴＶ受像機に表示される。
【００２６】
図３に例示した、画像メモリ３０を１５のブロックに分割した使用する場合について、図４のフローチャートを参照して制御回路４０、メモリ制御データメモリ５０および画像メモリ３０の処理を述べる。なお、主として、本発明のフレームおよびライン検出手段、および、記憶手段制御手段として機能する、制御回路４０のＣＰＵが行う処理を中心に述べる。
【００２７】
ステップ０１：第１初期化
制御回路４０のＣＰＵは動作を開始すると、以下の処理で使用する各種パラメータ、たとえば、フレームカウンタＦＣを０に初期化する。以後、フレームカウンタＦＣは、画像タイミング信号Ｓ２０Ｔに含まれる垂直同期信号Ｖ−ＳＹＮＣが制御回路４０のＣＰＵで検出されるたびに、１つずつ更新されていく。
【００２８】
ステップ０２：Ｖ−ＳＹＮＣの検出
制御回路４０のＣＰＵは、原画像信号生成装置２０からの画像タイミング信号Ｓ２０Ｔを入力し、画像タイミング信号Ｓ２０Ｔに含まれる１フレームの始めを示す垂直同期信号Ｖ−ＳＹＮＣが入力されたか否かをチェックする。
【００２９】
ステップ０３：第２初期化
制御回路４０のＣＰＵが垂直同期信号Ｖ−ＳＹＮＣを検出した場合、１フレームの始めであるから、ＣＰＵはＲＡＭに格納される、たとえば、下記パラメータを初期化および更新する。
（１）フレームカウンタＦＣを１だけ更新する。
（２）ラインカウンタＬＣを０にクリアする。
フレームカウンタＦＣとは、フレーム番号を示し、ラインカウンタＬＣとは１フレーム内のライン番号を示す。
【００３０】
ステップ０４：Ｈ−ＳＹＮＣの検出
制御回路４０のＣＰＵは、原画像信号生成装置２０からの画像タイミング信号Ｓ２０Ｔを入力し、各ラインの始めを示す水平同期信号Ｈ−ＳＹＮＣが入力されか否かをチェックする。
【００３１】
ステップ０５：パラメータ更新、パラメータ読み出し
制御回路４０のＣＰＵが水平同期信号Ｈ−ＳＹＮＣを検出した場合、水平ブランキング期間Ｈ−ＢＬＫの後に、１ライン分の６０４個の画像データＳ２０Ｄが到来するから、たとえば、下記の処理を行う。
【００３２】
（１）ラインカウンタＬＣを更新する（１だけ増加させる）。
（２）次いで、更新したラインカウンタＬＣを用いて、ラインカウンタＬＣの値に対応するメモリ制御データメモリ５０内の奇数ラインデータ書き込みパラメータＯＷＰと、偶数ラインデータ書き込みパラメータＥＷＰと、画像データ読み出しパラメータＲＰとを読み出し、これらをＲＡＭに保存する。
【００３３】
奇数ラインデータ書き込みパラメータＯＷＰと偶数ラインデータ書き込みパラメータＥＷＰが本発明の画像信号記憶用パラメータに該当し、画像データ読み出しパラメータＲＰが本発明の画像信号読み出しパラメータに該当する。
奇数ラインデータ書き込みパラメータＯＷＰとは、たとえば、ラインカウンタＬＣ＝１のとき、図３および図５に例示したように、第１フレームの第１ライン（００１）の６４０個の画像データを、画像メモリ３０内のブロックＢ７の第１セクション部分に順次記憶することを示すパラメータをいう。
同様に、偶数ラインデータ書き込みパラメータＥＷＰとは、たとえば、ラインカウンタＬＣ＝２のとき、図３および図５に例示したように、第１フレームの第２ライン（００２）の６４０個の画像データを、画像メモリ３０内のブロックＢ１の第１セクション部分に順次記憶することを示すパラメータをいう。
画像データ読み出しパラメータＲＰとは、たとえば、タイミングｔｂにおいて、ＲＰ＝１のとき、画像メモリ３０のブロックＢ７に記憶された奇数ライン００１，００３，…，０３９を読み出し、次いで、ＲＰ＝２のとき、画像メモリ３０のブロックＢ６に記憶された奇数ライン０４１，０４３，…，０７９を読み出すことを示すパラメータをいう。
【００３４】
ステップ０６：画像データ記憶処理
制御回路４０のＣＰＵは、ラインカウンタＬＣ、および、奇数ラインデータ書き込みパラメータＯＷＰまたは偶数ラインデータ書き込みパラメータＥＷＰに基づいて、原画像信号生成装置２０から入力される、奇数ラインか偶数ラインかの画像データＳ２０Ｄを画像メモリ３０の対応するブロックのセクションに記憶されるように、画像メモリ３０に対してメモリ制御信号Ｓ４０Ｃを出力する。
画像メモリ３０は、メモリ制御信号Ｓ４０Ｃで指定されたブロックのセクションに、原画像信号生成装置２０から出力された画像データＳ２０Ｄを記憶する。
奇数ラインデータ書き込みパラメータＯＷＰまたは偶数ラインデータ書き込みパラメータＥＷＰが、特別な値、たとえば、０の場合は、画像メモリ３０に記憶すべき画像データが存在しないことを示す。このような場合、ＣＰＵは、画像メモリ３０に対する画像信号記憶のためのメモリ制御信号Ｓ４０Ｃの出力を行わない。この状態を、図５〜図７において、○内に×の印をしている。
【００３５】
ステップ０７：読み出し処理
制御回路４０のＣＰＵは、ラインカウンタＬＣ、および、画像データ読み出しパラメータＲＰに基づいて、画像メモリ３０に記憶されている画像データを読み出すため、画像メモリ３０にメモリ制御信号Ｓ４０Ｃを出力する。
画像メモリ３０は、メモリ制御信号Ｓ４０Ｃで指定されたブロックのセクションから画像データを読み出して、フォーマット変換画像信号Ｓ３０をＮＴＳＣエンコーダ６０に出力する。
なお、画像データ読み出しパラメータＲＰが、特別な値、たとえば、０の場合は、画像メモリ３０から読み出すべき画像データが存在しないことを示す。このような場合、ＣＰＵは、画像メモリ３０に対する読み出しのためのメモリ制御信号Ｓ４０Ｃの出力を行わない。この状態を、図５〜図７において、□内に×の印をしている。
図５におけるタイミングｔｂまでは、画像メモリ３０から読み出すべき画像信号が存在しない。
【００３６】
ステップ０８：ライン数のチェック
本実施の形態においては、図５〜図７に例示したように、４０ラインの画像データを、すなわち、２０個の奇数ライン画像データと、２０個の偶数ライン画像データを、画像メモリ３０の対応するブロックの対応するセクションに記憶していき、対応するブロックの対応するセクションに記憶された画像データを読み出していく。
本実施の形態では、制御回路４０のＣＰＵは、上述した処理により、たとえば、４０ライン分処理したか否かをチェックする。
所定のライン、たとえば、４０ライン分の処理が終了しない場合、制御回路４０のＣＰＵは、４０ラインの処理を行うまで、ステップ０４の処理に戻り上述した処理を反復する。
【００３７】
ステップ０９：全ライン数チェック
所定のライン、たとえば、４０ライン分の処理が終了した場合、制御回路４０のＣＰＵは、１フレーム内の全ラインについて上記処理を終了したか否かをチェックする。
【００３８】
ステップ１０：次の所内ライン処理のための第３初期化
１フレーム内の全ラインについて処理が終了していない場合には、制御回路４０のＣＰＵは、ステップ１０において、ラインカウンタＬＣを０にリセットして（初期化して）ステップ０４から上記処理を反復する。
【００３９】
ステップ１１：フレーム番号チェック
１フレームについて変換処理が終了した場合、制御回路４０のＣＰＵは、所定のフレーム番号になったか否かをチェックする。
本実施の形態においては、後述するように、メモリ制御データメモリ５０に記憶されている各種パラメータは、２フレームごと周期的にその値が戻るようになっている。したがって、メモリ制御データメモリ５０には、連続する２フレーム分のパラメータが記憶されている。
本実施の形態においては、フレームカウンタＦＣは、１、２、１、２と循環的に更新される。
【００４０】
ステップ１２、第４初期化
制御回路４０のＣＰＵは、フレームカウンタＦＣが２のとき０にリセットし（次の垂直同期信号Ｖ−ＳＹＮＣによって１に更新される）、フレームカウンタＦＣが１のときは１のままにして（次の垂直同期信号Ｖ−ＳＹＮＣによって２に更新される）、ステップ０２の処理に戻る。
【００４１】
具体例
以下、具体例を述べる。
第１具体例
画像メモリ３０を図３に例示した、１５ブロックに分割した使用する場合、すなわち、奇数画像信号を２０個、偶数画像データを２０個、合計４０個の画像データを１ブロックとして、画像メモリ３０に、循環的に記憶し、読み出して、ノン・インターレース方式の画像信号をインターレース方式の画像信号に変換する場合の第１具体例を、図５〜図７を参照して、特にステップ０６、ステップ０７の処理を述べる。
第１具体例において、「遊び容量」を３ブロック分の記憶容量としている。
したがって、画像メモリ３０の容量は、（１２＋３）ブロック×２０セクション（640
画素データ)＝３００ライン分の容量となる。なお、このブロックの中の１２ブロック分が１フィールドのメモリ容量に相当する。
画像メモリ３０の各ブロックの使用方法を規定する、画像信号記憶用パラメータと画像信号読み出し用パラメータとが下記の例示によって明瞭となる。
【００４２】
図５〜図７において、○のなかに挿入した数字は、奇数ラインデータ書き込みカウンタＯＷＣと、偶数ラインデータ書き込みカウンタＥＷＣを示す。○の中を×にしたものは、そのとき、画像メモリ３０に記憶すべき画像データ／存在しないことを示す。
数字が挿入された○の下のＯＤＤ、ＥＶＥＮはそれぞれ、奇数ラインの画像データおよび偶数ラインの画像データを示す。
これらの画像データの下は、これらの画像データが書き込まれる画像メモリ３０のブロックＢＬＫの番号を示す。
画像メモリ３０は、例示として図２に図解したように、１５個のブロックＢ１〜Ｂ１５に分割して使用され、１ブロックは１〜２０の２０個のセクション（区分、または領域）に分割されており、１セクションに１ライン分の画像データ、たとえば、６４０個の画像データが順次格納される。
【００４３】
たとえば、第１フレームで（フレームカウンタＦＣ＝１）、第１ライン（ラインカウンタＬＣ＝１）のとき、奇数ラインデータ書き込みカウンタＯＷＣ＝１とＬＣ＝１とによって、画像メモリ３０のブロックＢ７が規定され、ＦＣ＝１によってブロックＢ７のうちの第１セクションに第１ラインの画像データが記憶されることが規定されている。
また、ＦＣ＝１、ＬＣ＝３のとき、ＯＷＣ＝１とＬＣ＝３とによって、画像メモリ３０のブロックＢ７が規定され、ＦＣ＝３によってブロックＢ７のうちの第２セクションに第３ラインの画像データが記憶されることが規定されている。以下同様である。
【００４４】
ＦＣ＝１、ＬＣ＝２のとき、偶数ラインデータ書き込みカウンタＥＷＣ＝１によって、画像メモリ３０のブロックＢ１が規定され、ＦＣ＝１によってブロックＢ１のうちの第１セクションに第２ラインの画像データが記憶されることが規定されている。
ＦＣ＝１、ＬＣ＝４のとき、ＥＷＣ＝１によって画像メモリ３０のブロックＢ１が規定され、ＦＣ＝４によってブロックＢ１のうちの第２セクションに第４ラインの画像データが記憶されることが規定されている。以下同様である。
【００４５】
メモリ制御データメモリ５０には上述したパラメータが、奇数ラインデータ書き込みパラメータＯＷＰおよび偶数ラインデータ書き込みパラメータＥＷＰとして格納されており、制御回路４０のＲＡＭに読み出されて、メモリ制御信号Ｓ４０Ｃとして画像メモリ３０の制御に使用される。
【００４６】
□の中に挿入した数字は、画像メモリ３０に記憶させた画像データの画像データ読み出しカウンタＲＣを示す。なお、□の中を×にしたものは、そのとき、画像メモリ３０から読み出すべき画像データ／存在しないことを示す。
数字が挿入された□の下は、読み出される画像データＤＡＴＡを示す。
これらの画像データＤＡＴＡの下は、読み出される画像データが書き込まれている画像メモリ３０のブロックＢＬＫの番号を示す。
矢印は画像データの読み出し順序を示している。
【００４７】
たとえば、画像データ読み出しカウンタＲＣ＝１のとき、画像メモリ３０のブロックＢ７のセクション１〜２０に記憶されている奇数ライン００１，００３、…，０３９が順に連続的に読み出されることを示している。次いで、ＲＣが２に更新され、画像メモリ３０のブロックＢ６のセクション１〜２０に記憶されている奇数ライン０４１，０４３、…，０７９が順に連続的に読み出されることを示している。以下同様である。
【００４８】
メモリ制御データメモリ５０にはそのようなパラメータが画像データ読み出しパラメータＲＰとして格納されていて、制御回路４０のＲＡＭに読み出されて、メモリ制御信号Ｓ４０Ｃとして画像メモリ３０の制御に使用される。
【００４９】
タイミングｔａ
図５のタイミングｔａにおいて、原画像信号生成装置２０から、画像タイミング信号Ｓ２０Ｔに含まれる、垂直同期信号Ｖ−ＳＹＮＣ、垂直ブランキング期間Ｖ−ＢＬＫが入力される。
制御回路４０のＣＰＵは、ステップ０２において、垂直同期信号Ｖ−ＳＹＮＣを検出すると、ステップ０３において、フレームカウンタＦＣとラインカウンタＬＣとを初期化する。
【００５０】
原画像データ生成装置２０から、画像タイミング信号Ｓ２０Ｔに含まれる、第１ラインの水平同期信号Ｈ−ＳＹＮＣ、水平ブランキング期間Ｈ−ＢＬＫが制御回路４０に入力される。
制御回路４０のＣＰＵは、ステップ０４において、水平同期信号Ｈ−ＳＹＮＣを検出すると、ステップ０５において各種パラメータを更新し、メモリ制御データメモリ５０から画像データの画像メモリ３０へ記憶し、および／または、画像メモリ３０から画像データを読み出すためのパラメータを読み出して制御回路４０内のＲＡＭに保存する。
【００５１】
ステップ０６において、ＣＰＵは、ＲＡＭに読み出された奇数ラインデータ書き込みパラメータＯＷＰを用いてメモリ制御信号Ｓ４０Ｃを生成し、画像メモリ３０に出力する。画像メモリ３０は、メモリ制御信号Ｓ４０Ｃに基づいて、この時点においては、第１ラインの画像データをブロックＢ７の第１セクションに記憶する。
【００５２】
ステップ０７において、制御回路４０のＣＰＵは、画像データ読み出しカウンタＲＣ＝０であるから、画像メモリ３０に対するメモリ制御信号Ｓ４０Ｃを出力しない。
【００５３】
ステップ０８において、制御回路４０のＣＰＵは、ラインカウンタＬＣをチェックして、たとえば、まだ４０ラインに到達していないことをチェックし、ステップ０４の処理に戻る。
【００５４】
水平同期信号Ｈ−ＳＹＮＣが入力されると、ステップ０５において、ラインカウンタＬＣが２に更新される。制御回路４０のＣＰＵは、メモリ制御データメモリ５０から画像データの画像メモリ３０へ記憶し、および／または、画像メモリ３０から画像データを読み出すためのパラメータを読み出して制御回路４０内のＲＡＭに保存する。この場合、偶数ラインデータ書き込みパラメータＥＷＰが読み出される。
【００５５】
ステップ０６において、ＣＰＵは、ＲＡＭに読み出された偶数ラインデータ書き込みパラメータＥＷＰを用いてメモリ制御信号Ｓ４０Ｃを生成し、画像メモリ３０に出力する。画像メモリ３０は、メモリ制御信号Ｓ４０Ｃに基づいて、この時点においては、第２ラインの画像データをブロックＢ１の第１セクションに記憶する。
【００５６】
このように、奇数ラインの画像データと偶数ラインの画像データとが、交互に、画像メモリ３０の異なるブロックの対応するセクションに記憶される。
【００５７】
この時点では、画像メモリ３０から読み出される画像データはない。
【００５８】
以上の処理が４０ライン分行われると、画像メモリ３０のブロックＢ７の第１〜２０セクションに奇数ライン００１，…，００３９の画像データが記憶され、ブロックＢ１の第１〜２０セクションに偶数ライン００２，…，００４０の画像データが記憶される。すなわち、４０ライン分の画像データが、ブロックＢ７とブロックＢ１に分割して、かつ、ラインの始めから順次、各ブロックの第１〜２０セクションに１ライン分の画像データが記憶されていく。
【００５９】
タイミングｔｂ
以上の処理がタイミングｔｂまで反復される。この間、画像メモリ３０からの画像データの読み出しはない。
タイミングｔｂに到達すると、画像メモリ３０への画像データの記憶処理と同時に、画像メモリ３０に記憶された画像データの読み出しが開始する。ステップ０６における、画像データの記憶処理の説明を省略する。
【００６０】
ステップ０７において、制御回路４０のＣＰＵは、画像データ読み出しカウンタＲＣ＝１とラインカウンタＬＣ＝１に基づく画像データ読み出しパラメータＲＰをメモリ制御データメモリ５０から読み出してＲＡＭに保存する。このときの画像データ読み出しパラメータＲＰは、ブロックＢ７の第１セクションに記憶されている第１ラインの画像データを読み出すことを示している。
制御回路４０のＣＰＵはそのパラメータに基づくメモリ制御信号Ｓ４０Ｃを画像メモリ３０に出力する。画像メモリ３０はメモリ制御信号Ｓ４０Ｃに基づいて、ブロックＢ７の第１セクションに記憶されている第１ラインの画像データを読み出してＮＴＳＣエンコーダ６０に出力する。
【００６１】
第２ラインに対する次のサイクルのステップ０７の処理においては、制御回路４０のＣＰＵは、画像データ読み出しカウンタＲＣ＝１とラインカウンタＬＣ＝３に基づく画像データ読み出しパラメータＲＰをメモリ制御データメモリ５０から読み出してＲＡＭに保存する。このときの画像データ読み出しパラメータＲＰは、ブロックＢ７の第２セクションに記憶されている第３ラインの画像データを読み出すことを示している。
制御回路４０のＣＰＵはそのパラメータに基づくメモリ制御信号Ｓ４０Ｃを画像メモリ３０に出力する。画像メモリ３０はメモリ制御信号Ｓ４０Ｃに基づいて、ブロックＢ７の第２セクションに記憶されている第３ラインの画像データを読み出してＮＴＳＣエンコーダ６０に出力する。
【００６２】
以下、同様に読み出し処理が行われる。
【００６３】
タイミングｔｃ
タイミングｔｃにおいて、奇数ラインデータ書き込みカウンタＯＷＣ＝１２に基づいて奇数ライン画像データ４４１，…，４７９が画像メモリ３０のブロックＢ６に書き込まれ、偶数ラインデータ書き込みカウンタＥＷＣ＝１２に基づいて偶数ライン画像データ４４２，…，４８０がブロックＢ１５に書き込まれる。以上により、１フレーム分の全画像データが一旦、画像メモリ３０に書き込まれたことになる。
【００６４】
この時、画像データ読み出しカウンタＲＣ＝１１、１２に基づいて奇数ラインデータ書き込みカウンタＯＷＣ＝１１のとき画像メモリ３０に書き込まれた奇数ライン画像データ４０１，…，４３９の読み出しと、偶数ラインデータ書き込みカウンタＥＷＣ＝１２に基づいて画像メモリ３０に書き込まれた奇数ライン画像データ４４１，…，４７９の読み出しが行われる。
以上により、奇数ラインの画像データが全て順序通り画像メモリ３０から読み出されてＮＴＳＣエンコーダ６０に出力されたことになる。
【００６５】
タイミングｔｄ
タイミングｔｄは、垂直ブランキング期間Ｖ−ＢＬＫに該当するので、画像メモリ３０に書き込む画像データは存在しない。
ただし、この時点から画像データ読み出しカウンタＲＣ＝１３に基づいて偶数ライン画像データ００２，…，０４０の読み出しが開始する。
【００６６】
タイミングｔｅ
タイミングｔｅにおいて、第２フレームの画像データの書き込み処理が開始する。
なお、下記に一部を例示するように、第２フレームの画像データが書き込まれる分の画像メモリ３０のブロックの使用順序が、第１フレームの画像データのブロックの使用順序とは異なる。
（奇数ラインデータ）
第１フレーム、Ｂ７−Ｂ６−Ｂ５−Ｂ１２−Ｂ１３−Ｂ１４−Ｂ１５−Ｂ７
第２フレーム、Ｂ７−Ｂ６−Ｂ５−Ｂ８  −Ｂ９  −Ｂ１０−Ｂ１１−Ｂ７
第３フレーム、Ｂ７−Ｂ６−Ｂ５−Ｂ１２−Ｂ１３−Ｂ１４−Ｂ１５−Ｂ７
（偶数ラインデータ）
第１フレーム、Ｂ１−Ｂ２−Ｂ３−Ｂ４  −Ｂ８  −Ｂ９  −Ｂ１０−Ｂ１１−
第２フレーム、Ｂ１−Ｂ２−Ｂ３−Ｂ４  −Ｂ１２−Ｂ１３−Ｂ１４−Ｂ１５−
第３フレーム、Ｂ１−Ｂ２−Ｂ３−Ｂ４  −Ｂ８  −Ｂ９  −Ｂ１０−Ｂ１１−
【００６７】
ただし、第１フレームと第３フレームのメモリブロックＢの使用方法は同じになる。
したがって、メモリ制御データメモリ５０には、２フレーム分の奇数ラインデータ書き込みパラメータＯＷＰ、偶数ラインデータ書き込みパラメータＥＷＰおよび画像データ読み出しパラメータＲＰを記憶しておけばよい。
【００６８】
タイミングｔｆ
タイミングｔｆにおいて、画像データ読み出しカウンタＲＣ＝２４に応じて第１フレームの最後の偶数ライン画像データが画像メモリ３０から読み出される。
以上により、第１フレームの偶数ライン画像データが全て画像メモリ３０から読み出されてＮＴＳＣエンコーダ６０に出力されたことになる。
【００６９】
制御回路４０による以上の処理が、たとえば、１秒間に３０フレーム分の画像データについて連続して行われる。
【００７０】
制御回路４０、特に、ＣＰＵの処理は、図４のフローチャートに示したように、簡単な処理を反復して行うだけである。したがって、ＣＰＵで動作するＲＯＭに格納されたプログラムの簡単であり、ＣＰＵの負荷も低く、時間的な制約も少ない。その結果、制御回路４０として、性能の高いマイクロコンピュータ（μＣ）を用いる必要がない。
【００７１】
メモリ制御データメモリ５０に記憶する画像メモリ３０のブロックの使用方法、順序は、重複することがないようにしておけば、任意であり、上述した例示には限定されない。画像メモリ３０のブロックの使用方法は、一部不規則な面もあるが、重複することがないように画像メモリ３０内のブロックの使用方法を事前に決定してメモリ制御データメモリ５０に格納しておけばよい。画像信号記憶用パラメータと画像信号読み出し用パラメータとはこのようにして規定される。
ブロックの使用方法を規定するデータも２フレーム分でよいので、メモリ制御データメモリ５０の容量は少なくて良い。
【００７２】
第１具体例において「遊び容量」を３ブロック分の記憶容量としている。「遊び容量」は最低２ブロック必要であるが、本例では余裕をみて３ブロック分の記憶容量とした。
【００７３】
第２具体例
第２具体例は、第１具体例の半分、すなわち、奇数画像信号を１０個、偶数画像データを１０個、合計２０個の画像データを、画像メモリ３０に、循環的に記憶し、読み出して、ノン・インターレース方式の画像信号をインターレース方式の画像信号に変換する場合の具体例である。
第２具体例は、画像メモリ３０は、図８に例示したように、２９ブロックに分割した使用する。１ブロックは１〜１０の１０個のセクションの画像データを記憶する容量を持つ。
第２具体例ではブロック数が多いことから、「遊び容量」を５ブロックとした。
したがって、画像メモリ３０の容量は、（２４＋５＝２９）ブロック×１０セクション（ライン)＝２９０ライン分の容量となる。1/n=290/480=0.604であるから、0.604×2=1.208となり、メモリ用容量は、従来２個必要であったのに対して、約（１＋１／５）となる。このメモリ容量は、第１具体例よりさらに少ない。
すなわち、ブロック数を大きくとると、換言すれば、１ブロックに記憶する画像データの量を少なくすると、画像メモリの容量は少なくなる。ただし、画像データの記憶と読み出し回数は増加する。
【００７４】
画像信号記憶用パラメータと画像信号読み出し用パラメータとしての、画像メモリ３０内のブロックの使用方法と、各サイクルにおいて、対応するブロックに記憶され、読み出される画像データが、図９および図１０に詳細に示されている。
図９、図１０（Ａ）、（Ｂ）を参照すると、たとえば、第１サイクル１について、１０個の奇数画像データ１，３，…，１９がブロック１６に記憶され、１０個の偶数画像データ２，４，…，２０がブロック１に記憶される。
以下、同様に行われる。
【００７５】
図９および図１０（Ａ），（Ｂ）の処理について概要を述べる。
サイクル１において、奇数データ１，３…，１９がブロックＢ１６に、偶数データ２，４，…，２０がブロックＢ１に記憶される。以下、同様に、サイクル２〜１２まで進行すると、サイクル１２において奇数データ２４１，２４３，…，２５９がブロックＢ２７，偶数データ２２２，２２４，…，２４０がブロックＢ１２に記憶されて、１フレームの画像データの半分が記憶されたことになる。
サイクル１３において、奇数データ２４１，２４３…，２５９がブロックＢ２８に、偶数データ２４２，２４４，…，２６０がブロックＢ１３に記憶されると共に、サイクル１２において、ブロックＢ１６，Ｂ１７に記憶した奇数データ１，３，…，３９の読み出しが始まる。
データの読み出しによって空いたブロックＢ１６，Ｂ１７はサイクル２１，２２において、それぞれ奇数データ４０１，４０３，…４１９と奇数データ４２１，４２３，…，４３９の記憶が行われる。
このようにして、同じブロック内にタイミングを変えてデータの記憶と読み出しが行われる。
このように、データの記憶、読み出しの際の遊び（空いている）ブロックとして、本例では５ブロック設けている。
【００７６】
第１具体例および第２具体例から理解されるように、画像メモリ３０に、画像データを、ブロック単位で記憶し、読み出すようにし、かつ、画像データに記憶するタイミングと読み出すタイミングとを調整する。ここで、１つのブロックを、１ライン分の画像データが記憶される複数のセクションで構成し、画像メモリ３０はそのようにブロックに分割した使用するブロックを複数個、規定する（設ける）。ブロック数は、第１具体例および第２具体例ではそれぞれ、１５および２９であり、ブロック数は、１度の記憶および読み出しで処理する画像データのライン数によって規定される。
以上のように行うことで、画像メモリの容量が、従来例に比較して、第１具体例および第２具体例ではそれぞれ、（１＋１／４）および約（１＋１／５）に減少することができた。
【００７７】
第１具体例と第２具体例とを比較すると、第２具体例のように、１度に記憶し、読み出す画像データの量を第１具体例の半分にすると、ブロック数としては２９ブロックに増加するが、１ブロックの容量が１０セクション（１０ライン分）と半分であるから、「遊び容量」を考慮しても、第２具体例の画像メモリ３０の合計容量は、第１具体例の３００セクション分に対して２９０セクション分と低下する。
ただし、記憶・読み出し回数は増加するから、メモリ制御コントローラの処理の負担は重くなる。しかしながら、第２具体例における１回当たりの処理データ数は、第１具体例の１回当たりの処理データ数の半分である。たとえば、２０ラインごとに上述した処理を行う場合、各ブロックのセクションは４０ラインごとに行う場合の２０セクションから、１０セクションに半減する。よって上述した実施の形態における画像メモリの１ブロックの容量は半分となる。
１度（サイクル）における記憶・読み出しの画像データの量は、画像メモリの容量、画像データの記憶、読み出し回数などの観点に基づく効率、画像信号記憶用パラメータと画像信号読み出し用パラメータを便宜と回路設計の便宜などから決定する。
【００７８】
１ブロックのセクション（ライン）の数は、第１および第２具体例のように、２０、１０などの１０の整数倍が、ブランキングのタイミングから効率がよい。ブランキングの効率の観点から最も効率のよいのは、１ブロックのセクション（ライン）数が２０のときである。
【００７９】
「遊び容量」のブロック数は、上述したように、１フレーム分の画像データを、画像メモリ３０に記憶し、全体のブロック数が多く、ブロックの読み出し回数が多い程多くなる。他方、画像データを記憶し、全体のブロック数が多く、ブロックの読み出し回数が多い程、１ブロックのメモリ容量は少なくなる。
「遊び容量」のブロック数は多いほうが、画像メモリ３０に記憶し、読み出す処理のシーケンスの自由度が広がるが、多くするとメモリ容量が増加する。したがって、最小の「遊び容量」を２とし、記憶し、読み出す処理の容易さを考慮して、上述したブロックの使用順序（シーケンス）を決定するときに、同時に決定する。
【００８０】
第２実施の形態
インターレース方式の画像データをノン・インターレース方式の画像データに変換する例を簡単に述べる。
インターレース方式の画像データの読み出し方法を記憶方法にし、ノン・インターレースの画像データの記憶方法を読み出し方法にすれば、インターレース方式の画像データをノン・インターレース方式の画像データに変換できる。
この場合も画像メモリ３０の記憶容量は上述したと同様、低減する。
制御回路４０の処理方法は簡単であり、ＣＰＵの処理負担は少ない。
メモリ制御データメモリ５０には上記同様のパラメータが記憶される。
以上のとおり、第２実施の形態においても、第１実施の形態と同様の効果を奏する。
【００８１】
上述した実施の形態は例示にすぎず、本発明が上述した例示に限定されないことは自明である。
【図面の簡単な説明】
【００８２】
【図１】図１は本発明の画像信号処理装置の実施の形態の構成図である。
【図２】図２は本発明の第１実施の形態で処理するノン・インターレース方式の画像信号をインターレース方式の画像信号に変換する１例を示す図である。
【図３】図３は図１に図解した画像メモリのブロック分割を示す図である。
【図４】図４は図１に図解した制御回路が行う処理を示すフローチャートである。
【図５】図５は図１に図解した制御回路が行う処理の第１具体例（１）を示す図である。
【図６】図６は図１に図解した制御回路が行う処理の第１具体例（２）を示す図である。
【図７】図７は図１に図解した制御回路が行う処理の第１具体例（３）を示す図である。
【図８】図８は図１に図解した画像メモリの第２具体例のブロック分割を示す図である。
【図９】図９は図１に図解した制御回路が行う処理の第２具体例を示す図である。
【図１０】図１０（Ａ）、（Ｂ）は第２具体例におけるデータ処理を示す図である。
【符号の説明】
【００８３】
１…画像信号装置
１０…撮像デバイス、２０…原画像信号生成装置
３０…画像メモリ、４０…制御回路
５０…メモリ制御データメモリ、６０…ＮＴＳＣエンコーダ
【図１】
2007235489.tif 000003
【図２】
2007235489.tif 000004
【図３】
2007235489.tif 000005
【図４】
2007235489.tif 000006
【図５】
2007235489.tif 000007
【図６】
2007235489.tif 000008
【図７】
2007235489.tif 000009
【図８】
2007235489.tif 000010
【図９】
2007235489.tif 000011
【図１０】
2007235489.tif 000012