(57)【要約】【課題】ライトワンスメモリは、一度しか書き込みができないため、実際の書き込み検査によって不良ビットを検出することができない。このため、上述したように冗長回路を設けて不良ビットを修正した後に出荷するといった対策を取ることができず、不良の少ないメモリを提供することが難しかった。不良確率を大幅に低減したライトワンスメモリを提供することを課題とする。【解決手段】冗長メモリセルと、前記冗長メモリセルへアドレスの割り当てを行う第１回路と、書き込みが正常に行われたかどうかを表す判定信号を出力する第２回路と、前記判定信号が入力され、前記第１回路と前記第２回路のタイミングを制御する第３回路と、を有する一度だけ書き込み可能な不揮発性メモリ。【選択図】図１
2007200521.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つの冗長メモリセルを含み、一回書き込みの複数のメモリセルを有するメモリセルアレイと、
前記冗長メモリセルへアドレスの割り当てを行う第１回路と、
書き込みが正常に行われたか否かを表す判定信号を出力する第２回路と、
前記判定信号が入力され、前記第１回路と前記第２回路を制御する第３回路とを有することを特徴とする不揮発性メモリ。
【請求項２】
データレジスタと、第１書き込み回路と、読み出し回路と、ビット線駆動回路と、ワード線駆動回路と、少なくとも一つの冗長メモリセルを含み、一回書き込みの複数のメモリセルを有するメモリセルアレイと、ベリファイ回路と、前記冗長メモリセルへアドレスの割当を行う第２書き込み回路と、タイミング制御回路とを有し、
前記ベリファイ回路は、前記データレジスタに格納されたデータと前記メモリセルに格納されたデータを比較して判定信号を出力し、
前記タイミング制御回路は、前記判定信号が入力され、少なくとも第１制御信号、第２制御信号、第３制御信号及び第４制御信号を出力し、
前記ベリファイ回路は前記第１制御信号が入力され、
前記第２書き込み回路は前記第２制御信号が入力され、
前記第１書き込み回路は前記第３制御信号が入力され、
前記読み出し回路は前記第４制御信号が入力されることを特徴とする不揮発性メモリ。
【請求項３】
請求項１または請求項２において、前記複数の各メモリセルは記憶素子を有し、当該記憶素子は有機層を有することを特徴とする不揮発性メモリ。
【請求項４】
請求項１または請求項２に記載の不揮発性メモリを内蔵し、通信機能を有することを特徴とする半導体装置。
【請求項５】
請求項１または請求項２に記載の不揮発性メモリを内蔵し、通信機能を有する半導体装置であって、
前記複数の各メモリセルは記憶素子を有し、当該記憶素子は有機層を有することを特徴とする半導体装置。
【請求項６】
請求項１または請求項２に記載の不揮発性メモリを内蔵し、可撓性を有する基板上に形成され、通信機能を有することを特徴とする半導体装置。
【請求項７】
請求項１または請求項２に記載の不揮発性メモリを内蔵し、可撓性を有する基板上に形成され、通信機能を有する半導体装置であって、
前記複数の各メモリセルは記憶素子を有し、当該記憶素子は有機層を有することを特徴とする半導体装置。
【請求項８】
請求項４乃至請求項７のいずれか一項に記載の半導体装置が搭載されていることを特徴とする紙幣。
【請求項９】
請求項４乃至請求項７のいずれか一項に記載の半導体装置が搭載されていることを特徴とする硬貨。
【請求項１０】
請求項４乃至請求項７のいずれか一項に記載の半導体装置が搭載されていることを特徴とする有価証券。
【請求項１１】
請求項４乃至請求項７のいずれか一項に記載の半導体装置が搭載されていることを特徴とする証書。
【請求項１２】
請求項４乃至請求項７のいずれか一項に記載の半導体装置が搭載されていることを特徴とする無記名債券。
【請求項１３】
請求項４乃至請求項７のいずれか一項に記載の半導体装置が搭載されていることを特徴とする包装用容器。
【請求項１４】
請求項４乃至請求項７のいずれか一項に記載の半導体装置が搭載されていることを特徴とする書籍。
【請求項１５】
請求項４乃至請求項７のいずれか一項に記載の半導体装置が搭載されていることを特徴とする記録媒体。
【請求項１６】
請求項４乃至請求項７のいずれか一項に記載の半導体装置が搭載されていることを特徴とする乗物。
【請求項１７】
請求項４乃至請求項７のいずれか一項に記載の半導体装置が搭載されていることを特徴とする食品。
【請求項１８】
請求項４乃至請求項７のいずれか一項に記載の半導体装置が搭載されていることを特徴とする衣類。
【請求項１９】
請求項４乃至請求項７のいずれか一項に記載の半導体装置が搭載されていることを特徴とする保健用品。
【請求項２０】
請求項４乃至請求項７のいずれか一項に記載の半導体装置が搭載されていることを特徴とする生活用品。
【請求項２１】
請求項４乃至請求項７のいずれか一項に記載の半導体装置が搭載されていることを特徴とする薬品。
【請求項２２】
請求項４乃至請求項７のいずれか一項に記載の半導体装置が搭載されていることを特徴とする電子機器。
【請求項２３】
第１アドレスに第１データを書き込む第１ステップと、
当該第１ステップ後に前記第１アドレスに格納された第２データと前記第１データを比較する第２ステップと、
当該第２ステップの結果が不一致の場合に、一回書き込みの冗長メモリセルに前記第１アドレスを割り当てる第３ステップと、
当該第３ステップ後に前記一回書き込みの冗長メモリセルに前記第１データを書き込む第４ステップとを有することを特徴とする不揮発性メモリの書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリに関する。特に、一回書き込み可能なメモリセルを複数有する不揮発性メモリ（不揮発性半導体メモリともいう）に関する。
【背景技術】
【０００２】
半導体メモリには、ＤＲＡＭ（Ｄｉｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、フラッシュメモリ、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｒｅａｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などがある。これらのメモリは大容量になるほど、高度な製造工程であっても不良ビットが存在する確率が高くなる。従来の大容量メモリは、冗長回路を設け、チップ製造後に不良ビットを修正することで、歩留まりを向上しコストダウンを図っている。具体的には、出荷前にメモリの検査を行い、不良ビットがあれば、冗長回路内のヒューズを切断する等して設定を行い、不良ビットを修正した後に出荷する（例えば、非特許文献１参照）。
【０００３】
【非特許文献１】キース・ベイカー（Ｋｅｅｔｈ  Ｂａｋｅｒ）著，「ディーラム・サーキット・デザイン・ア・チュートリアル（ＤＲＡＭ  Ｃｉｒｃｕｉｔ  Ｄｅｓｉｇｎ  Ａ  ＴＵＴＯＲＩＡＬ）」，アイイーイーイー・プレス（ＩＥＥＥ  ＰＲＥＳＳ），２００１年，Ｐ．１０８
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体メモリの一種に、一回だけ書き込みが可能なメモリセルを複数有する不揮発性メモリがあり、ライトワンスメモリ、あるいはワンタイムプログラマブルメモリなどと呼ばれる。ライトワンスメモリは、各メモリセルに対して一度しか書き込みができないため、実際の書き込み検査によって不良ビットを検出することができない。つまり、使用するまで良品と不良品の区別ができないという問題がある。このため、上述したように冗長回路を設けて不良ビットを修正した後に出荷するといった対策を取ることができず、不良の少ないメモリを提供することが難しかった。
【０００５】
本発明は、上記課題を鑑み、不良確率を大幅に低減したライトワンスメモリを提供することを課題とする。
【課題を解決するための手段】
【０００６】
上述したように、ライトワンスメモリは、出荷前に不良ビットを検査することが出来ないため、不良ビットの確率を極めて低くすることが要求される。そこで、発明者は、ライトワンスメモリの書き込み動作として、データの書き込みに加えて、不良ビットの検出と不良ビットの修正という一連の動作を含めることで、不良が生じる確率を低減することを考えた。
【０００７】
以下に本発明の具体的な構成を示す。
【０００８】
本発明の不揮発性メモリの一形態は、冗長メモリセルを含む複数のメモリセルからなるメモリセルアレイと、前記冗長メモリセルへアドレスの割り当てを行う第１回路と、書き込みが正常に行われたか否かを表す判定信号を出力する第２回路と、前記判定信号が入力され、前記第１回路と前記第２回路を制御する第３回路とを有することを特徴とする。
【０００９】
本発明の不揮発性メモリの一形態は、データレジスタ、第１書き込み回路、読み出し回路、ビット線駆動回路、ワード線駆動回路、冗長メモリセルを含む複数のメモリセルからなるメモリセルアレイ、ベリファイ回路、前記冗長メモリセルへアドレスの割当を行う第２書き込み回路、タイミング制御回路を有することを特徴とする。前記ベリファイ回路は、前記データレジスタに格納されたデータと前記メモリセルに格納されたデータを比較して判定信号を出力する。前記タイミング制御回路は、前記判定信号が入力され、少なくとも第１制御信号、第２制御信号、第３制御信号、及び第４制御信号を出力する。前記ベリファイ回路は第１制御信号が入力される。前記第２書き込み回路は第２制御信号が入力される。前記第１書き込み回路は第３制御信号が入力される。前記読み出し回路は第４制御信号が入力される。
【００１０】
本発明の不揮発性メモリにおいて、複数のメモリセル各々は記憶素子を有し、当該記憶素子は有機層を有していてもよい。
【００１１】
本発明の別の一形態として、前記不揮発性メモリを内蔵した通信機能を有する半導体装置が提供される。
【００１２】
本発明の別の一形態として、前記不揮発性メモリを内蔵し、可撓性を有する基板上に形成された、通信機能を有する半導体装置が提供される。
【００１３】
本発明の別の一形態として、前記半導体装置が搭載されていることを特徴とする紙幣、硬貨、有価証券、証書、無記名債券、包装用容器、書籍、記録媒体、乗物、食品、衣類、保健用品、生活用品、薬品あるいは電子機器が提供される。
【００１４】
本発明のライトワンスメモリの書き込み方法の一形態は、第１アドレスに第１データを書き込む第１ステップと、当該第１ステップ後に前記第１アドレスに格納された第２データと前記第１データを比較する第２ステップと、当該第２ステップの結果が不一致の場合に、冗長メモリセルに前記第１アドレスを割り当てる第３ステップと、当該第３ステップ後に前記冗長メモリセルに前記第１データを書き込む第４ステップと、からなることを特徴とする。
【発明の効果】
【００１５】
本発明の構成と書き込み方法により、不良の少ないライトワンスメモリが提供される。
【００１６】
また、可撓性を有する基体上に形成され、本発明の不揮発性メモリを内蔵した通信機能を有する半導体装置は、不良が少なく、データを書き換えられることがなく、高いセキュリティを実現することができる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
（実施の形態１）
本実施の形態では、本発明のライトワンスメモリの構成と動作について説明する。
【００１９】
まず、標準的な書き込み動作を行うライトワンスメモリの構成と動作の一例について説明する。ここで、記憶素子は、初期状態が高抵抗状態であり、６Ｖの電圧を印加することで書き込みを行うことができ、書き込み後には低抵抗状態となる特性を有するものとする。記憶素子としては、電極間に無機膜や有機膜を設けた構造とすることが出来る。
【００２０】
図１０（Ａ）は、ライトワンスメモリのブロック図の一例であり、メモリ１００１は、読み出し／書き込み回路１００２、ビット線駆動回路１００３、ワード線駆動回路１００７、メモリセルアレイ１０１０を有する。ビット線駆動回路１００３は、コラムデコーダ１００４、レベルシフタ１００５、セレクタ１００６を有し、ワード線駆動回路１００７は、ローデコーダ１００８、レベルシフタ１００９を有する。図１０（Ｂ）はメモリセルアレイ１０１０を構成するメモリセルの回路図である。メモリセル１０１１は、選択トランジスタ１０１２と、記憶素子１０１３とから構成され、選択トランジスタのソース電極とドレイン電極の一方はビット線に、残る一方は記憶素子１０１３の一方の電極に、ゲート電極はワード線に、それぞれ接続される。また、記憶素子１０１３の他方の電極は、共通電極（電位Ｖｃ）に接続される。
【００２１】
図１０に示したライトワンスメモリは、ライトイネーブル信号（ＷＥ）、リードイネーブル信号（ＲＥ）、クロック信号（ＣＬＫ）、アドレス信号（ＡＤＲ）、入力データ信号（ＤＡＴＡＩＮ）が入力されて、出力データ信号（ＤＡＴＡＯＵＴ）が出力される。ライトイネーブル信号（ＷＥ）がアサート（ａｓｓｅｒｔ）されると、アドレス信号が指定したメモリセルが選択され、選択されたメモリセルに入力データが書き込まれる。また、リードイネーブル信号（ＲＥ）がアサートされると、アドレス信号が指定したメモリセルが選択され、選択されたメモリセルに格納されたデータが出力データ信号（ＤＡＴＡＯＵＴ）として読み出される。本発明のメモリはライトワンスメモリであるため、不良ビットを検出および修正するために、出荷前にライトイネーブル信号をアサートしてデータを入力することはできない。したがって、本発明のメモリでは、ライトイネーブル信号はユーザーによってアサートされてもよい。また、入力データ信号は検査用のデータでなくてもよい。
【００２２】
コラムデコーダ１００４にアドレス信号が入力され、指定された列の信号線を選択する。レベルシフタ１００５は必要に応じて信号線の電圧レベルを変化させる。セレクタ１００６は、コラムデコーダ１００４によって選択された列のスイッチを駆動し、ビット線と読み出し／書き込み回路１００２とを接続する。ローデコーダ１００８にアドレス信号が入力され、指定された行の信号線を選択する。レベルシフタ１００９は必要に応じて信号線の電圧を変化せる。その結果、選択されたワード線に所定の電位が入力される。
【００２３】
例えば、書き込み時には、選択されたメモリセルのビット線およびワード線に６Ｖ、共通電極に０Ｖが与えられる。その結果、選択トランジスタ１０１２はオン状態となり、記憶素子１０１３には６Ｖ程度が印加され、記憶素子１０１３の素子特性（抵抗値など）が変化する。また、読み出し時には、選択されたメモリセルのワード線に３Ｖ、共通電極に０Ｖが与えられ、選択トランジスタ１０１２はオン状態となり、選択されたビット線が読み出し回路に接続される。その結果、記憶素子１０１３の素子特性（高抵抗状態か低抵抗状態など）から格納されたデータが読み出される。
【００２４】
以上のようにして、標準的な書き込み動作を行うライトワンスメモリが構成され、書き込み動作や読み出し動作が行われる。
【００２５】
次に、本発明のライトワンスメモリの構成と動作の一例について説明する。図１は、本発明のライトワンスメモリのブロック図の一例であり、メモリ１０１は、読み出し／書き込み／ベリファイ回路１０２、ビット線駆動回路１０７、ワード線駆動回路１０８、メモリセルアレイ１０９、第２書き込み回路１１０、タイミング制御回路１１１を有する。読み出し／書き込み／ベリファイ回路１０２は、読み出し／書き込み回路１０４、ベリファイ回路１０５、およびデータレジスタ１０６を有する。読み出し／書き込み回路１０４中の書き込み回路を第１書き込み回路とも言う。
【００２６】
本発明のライトワンスメモリの構成は、通常のライトワンスメモリに比較して、メモリセルアレイ１０９は冗長メモリセルを有し、メモリセルアレイ１０９の駆動回路は冗長メモリセルに対応した構成を有することを特徴とする。また、書き込み結果を確認するベリファイ回路１０５を有し、冗長メモリセルへのアドレスの割当を行う第２書き込み回路１１０を有し、かつ、読み出し／書き込み／ベリファイ回路１０２、第２書き込み回路１１０、ビット線駆動回路１０７、およびワード線駆動回路１０８を制御するタイミング制御回路１１１を有することを特徴とする。また、ベリファイ回路１０５から出力される判定信号がタイミング制御回路１１１に入力されることを特徴とする。
【００２７】
メモリ１０１は、ライトイネーブル信号（ＷＥ）、リードイネーブル信号（ＲＥ）、クロック信号（ＣＬＫ）、アドレス信号（ＡＤＲ）、入力データ信号（ＤＡＴＡＩＮ）が入力され、出力データ信号（ＤＡＴＡＯＵＴ）が出力される。読み出し動作は、リードイネーブル信号（ＲＥ）がアサートされることで行われる。リードイネーブル信号（ＲＥ）がアサートされると、アドレス信号が指定したメモリセルが選択され、選択されたメモリセルに格納されたデータが出力データ信号（ＤＡＴＡＯＵＴ）として読み出される。
【００２８】
図２には、一連の書き込み動作の一例を示すフローチャートを示す。書き込み動作は、ライトイネーブル信号（ＷＥ）がアサート（Ｓ１）されることで行われる。ライトイネーブル信号がアサート（Ｓ１）されると、まず、アドレス信号（ＡＤＲ）が指定するメモリセルが選択され、選択されたメモリセルに入力データが書き込まれる（Ｓ２）。そして入力データが書き込まれた後、選択されたメモリセルに格納されたデータと入力データとを比較する（Ｓ３）ことで、書き込み結果の確認を行う。両データが一致（Ｓ４）した場合には書き込み動作が正常に行われたと判定し、書き込み動作を終了する（Ｓ５）。両データが不一致の場合（Ｓ６）には、書き込みに異常が発生したと判定して、冗長メモリセルに異常が発生したアドレスを割り当てる（Ｓ７）。そして再度書き込みを行って書き込み動作を終了する。
【００２９】
なお、異常書き込みと判定した場合に、冗長メモリセルへ異常が発生したアドレスを割り当てることができる回数は、冗長メモリセルやワード線駆動回路１０８、ビット線駆動回路１０７の構成によって決まる。複数回割り当て可能な場合には、書き込み結果の確認をその回数だけ繰り返してもよい。冗長メモリセルへの割り当て可能回数を越えて書き込み不良が生じた場合は、書き込み不良となる。また、一連の書き込み動作を終了する前に書き込み結果を確認して、書き込み動作が正常に終了したか、不良が発生したかを知らせる判定信号を出力しても良い。
【００３０】
このような構成および書き込み動作を行うことで、本発明のライトワンスメモリは、不良となる確率を極めて低減することが可能となる。例えば、１Ｇビットあたり１ビットの不良を有する製造工程を仮定すると、従来の１Ｍビットライトワンスメモリでは、不良ビットが１ビットでもあると不良品となるため、１０００個に１個程度の不良品が生じてしまう。一方、本発明の構成を有する１Ｍビットライトワンスメモリでは、例えば任意の１ビットの不良に対して修正が可能とすると、２ビット以上の不良ビットが生じた場合のみ不良品となるため、不良品は、およそ１００００００個に１個程度に低減される。
【００３１】
次に図１に示した個々のブロックの動作について説明する。読み出し／書き込み回路１０４、メモリセルアレイ１０９が有するメモリセル、およびメモリセルが有する記憶素子の動作条件は図１０を用いて説明したライトワンスメモリと同様でよい。なお、データレジスタ１０６は、読み出したデータ、書き込むデータ、あるいは比較を行うデータを格納するレジスタである。
【００３２】
メモリセルアレイ１０９は冗長メモリセルを有し、ビット線駆動回路１０７およびワード線駆動回路１０８は冗長メモリセルに対応した構成を有する。例えば、ワード線を１本とメモリセルを１行追加した構成を考えることができる。ワード線駆動回路１０８は冗長メモリセルへのアドレス割り当ての設定を記憶する不揮発性の記憶素子を有する。第２書き込み回路１１０は該記憶素子への書き込みを行う回路である。例えば、入力したアドレスで異常書き込みが発生した場合、第２書き込み回路１１０が書き込みを行うことで、冗長メモリセルに当該アドレスを割り当てる。
【００３３】
ベリファイ回路１０５は、書き込みを行うデータと書き込んだ後のデータを比較し、判定信号を出力する回路である。例えば、両データ間で排他的論理和を行うことで比較を行い、全ての比較結果の論理和を取ることで判定信号を生成する。その場合、判定信号は論理値「０」で一致、論理値「１」で不一致を表し、正常書き込み時には論理値「０」が、異常書き込み時には論理値「１」がそれぞれ出力される。
【００３４】
タイミング制御回路１１１は、本発明の一連の書き込み動作のタイミングを制御する回路である。タイミング制御回路１１１は、ＷＥ信号、ＲＥ信号、ＣＬＫ信号、および判定信号が入力され、また、読み出し／書き込み回路１０４を制御する信号、ベリファイ回路１０５を制御する信号、および第２書き込み回路１１０を制御する信号をそれぞれ生成し出力する。
【００３５】
読み出し／書き込み回路１０４を制御する信号は、読み出しを制御する第４制御信号と、書き込みを制御する第３制御信号を少なくとも有し、読み出し／書き込み回路１０４に入力される。ベリファイ回路１０５を制御する信号（第１制御信号とも呼ぶ）は、ベリファイ回路１０５に入力される。第２書き込み回路１１０を制御する信号（第２制御信号とも呼ぶ）は、第２書き込み回路１１０に入力される。
【００３６】
ＲＥ信号がアサートされると、ビット線駆動回路１０７と、ワード線駆動回路１０８と、読み出し／書き込み回路１０４中の読み出し回路とをイネーブル（ｅｎａｂｌｅ）とし、通常の読み出し動作の制御を行う。また、ＷＥ信号がアサートされると、例えば以下のような一連の書き込み動作の制御を行う。
【００３７】
ＷＥ信号がアサートされると、ビット線駆動回路１０７とワード線駆動回路１０８と書き込み回路をイネーブルとして入力データの書き込みを行う。次にベリファイ回路１０５をイネーブルとし書き込み結果の確認を行う。そして、ベリファイ回路１０５からの出力である判定信号に基づいて以下の処理を行う。
【００３８】
判定信号が正常書き込みを示す場合は書き込み動作を終了する。判定信号が異常書き込みを示す場合は、タイミング制御回路１１１は、第２書き込み回路１１０をイネーブルとし、冗長メモリセルに入力したアドレスを割り当てる。次に、ビット線駆動回路１０７とワード線駆動回路１０８と読み出し／書き込み回路１０４中の書き込み回路（第１書き込み回路）をイネーブルとして、入力データを新しく割り当てたメモリセルに書き込んで、書き込み動作を終了する。図４には、タイミング制御回路１１１によって制御される書き込み時のタイミングチャートを示す。図４（Ａ）は正常書き込み時のタイミングチャートを表し、図４（Ｂ）は異常書き込み時のタイミングチャートを表す。
【００３９】
なお、判定信号が異常書き込みを示す場合の処理は、冗長メモリセルの構成によって多少異なる。上述した処理は、書き込みを行うアドレスのみに冗長メモリセルを割り当てる構成の場合に行う。一方、書き込みを行うアドレスを含む一行に冗長メモリセルを割り当てる構成の場合は次のようになる。
【００４０】
判定信号が異常書き込みを示すと、タイミング制御回路１１１はビット線駆動回路１０７とワード線駆動回路１０８と読み出し／書き込み回路１０４中の読み出し回路をイネーブルとして異常書き込みが発生した行のデータを読み出す。このとき、読み出し／書き込み回路は異常書き込みが発生した行のデータと入力データに基づいて、正常書き込みが行われた場合の一行分のデータを構成し、データレジスタ１０６に格納する。次に、第２書き込み回路１１０をイネーブルとし、冗長メモリセルに入力したアドレスを割り当てる。次に、ビット線駆動回路１０７とワード線駆動回路１０８と読み出し／書き込み回路１０４中の書き込み回路をイネーブルとして、データレジスタ１０６に格納した一行分のデータを、新しく割り当てたメモリセルに書き込んで、書き込み動作を終了する。
【００４１】
以上のようにして、タイミング制御回路１１１は、読み出し動作や一連の書き込み動作のタイミングを制御する。
【００４２】
次に、冗長メモリセルに対応したワード線駆動回路１０８の例を、図３を用いて説明する。図３に示したワード線駆動回路３０１は、行デコーダ３０３、レベルシフタ３０４、冗長行デコーダ３０５、活性ビット３０６、および他の論理ゲートから構成され、行アドレス信号と列アドレス信号とイネーブル信号がワード線駆動回路３０１に入力される。行デコーダ３０３はイネーブル信号と行アドレス信号が入力され、イネーブル信号がアサートされた場合に行アドレスが指定するワード線を選択、他のワード線を非選択とする。冗長行デコーダ３０５は冗長メモリセルのアドレスを格納するアドレスレジスタ３０７を有し、イネーブル信号とアドレス信号が入力される。そして、イネーブル信号がアサートされ、かつ、入力したアドレスとアドレスレジスタに格納されたアドレスとが一致した場合に、冗長メモリセルに接続されるワード線を選択する。その他の場合、冗長メモリセルに接続されるワード線は非選択となる。アドレスレジスタ３０７と、活性ビット３０６は、不揮発性メモリによって構成され、メモリセルを構成する記憶素子と同様に１ビット分の記憶素子を用いることができる。第２書き込み回路３０２は、タイミング制御回路１１１からの制御信号が入力され、ワード線駆動回路３０１が有するアドレスレジスタ３０７と活性ビット３０６への書き込みを行う。
【００４３】
次に図３に示したワード線駆動回路３０１の動作について説明する。アドレスレジスタ３０７と活性ビット３０６の初期値は論理値「１」とし、イネーブル信号は論理値「１」でアサートされるとする。また、行デコーダ３０３の出力信号のうち選択された信号線には論理値「１」、非選択の信号線には論理値「０」が出力されるとする。
【００４４】
冗長行デコーダ３０５の出力信号が論理値「０」（非選択）の場合には、ワード線駆動回路３０１に入力されるイネーブル信号と行デコーダ３０３に入力されるイネーブル信号は一致し、ワード線駆動回路３０１は冗長構成を有さないワード線駆動回路として機能する。従って、ワード線駆動回路３０１に入力されるイネーブル信号がアサートされると、行デコーダ３０３は行アドレスが指定するワード線を選択する。一方、冗長行デコーダ３０５の出力信号が論理値「１」（選択）の場合には、行デコーダ３０３に入力されるイネーブル信号はアサートされず、冗長メモリセルに接続されるワード線のみが選択される。
【００４５】
初期状態では、活性ビット３０６が論理値「１」であるから、冗長行デコーダ３０５のイネーブル信号はアサートされないため、ワード線駆動回路３０１は冗長構成を有さないワード線駆動回路として機能する。つまり、イネーブル信号がアサートされると、行デコーダ３０３は行アドレスが指定するワード線を選択する。
【００４６】
次に、第２書き込み回路３０２によって活性ビット３０６には論理値「０」が、アドレスレジスタ３０７には冗長メモリセルに割り当てるアドレスが、それぞれ書き込まれたとする。その場合、ワード線駆動回路３０１に入力されるイネーブル信号がアサートされると、冗長行デコーダ３０５に入力されるイネーブル信号もアサートされ、入力されるアドレスとアドレスレジスタ３０７に格納されたアドレスとの比較を行う。両者が一致した場合、冗長メモリセルに接続されるワード線のみが選択される。両者が一致しない場合、冗長メモリセルに接続されるワード線は選択されず、冗長行デコーダ３０５の出力信号が論理値「０」となるため、冗長構成を有さないワード線駆動回路として機能する。その結果、行デコーダ３０３は行アドレスが指定するワード線を選択する。
【００４７】
図３に示した例は、アドレスレジスタ３０７に行アドレスおよび列アドレスを格納することで、異常書き込みを行ったアドレスのみを冗長メモリセルに割り当てる構成である。アドレスレジスタ３０７に行アドレスのみを格納する構成とすることもできる。その場合、異常書き込みが発生した行アドレスが指定する行全体を冗長メモリセルに割り当てる構成となる。
【００４８】
なお、冗長メモリセルとしてワード線１行分のメモリを追加した場合を示したが、複数行追加することも可能である。また、ビット線を一列もしくは複数列追加することも可能である。
【００４９】
次に、図３に示したワード線駆動回路３０１の詳細な回路構成の一例について説明する。図５には、ワード線駆動回路５０１の一部分と第２書き込み回路５０２を示す。図５において、ワード線駆動回路５０１は、活性ビット５０４と、冗長行デコーダ５０３と、論理ゲート５１１を有し、イネーブル信号とｋ（ｋは自然数）ビットのアドレス信号が入力される。ｋビットのアドレス信号は、行アドレスと列アドレスから構成されても良いし、行アドレスのみで構成されても良い。
【００５０】
活性ビット５０４は、選択トランジスタ５０５と、記憶素子５０６と、プルアップ抵抗５０７を有する。初期状態では、記憶素子５０６は高抵抗状態であり、論理値「１」を出力する。書き込み時には、第２書き込み回路５０２から例えば６Ｖの信号を入力し、記憶素子５０６を低抵抗状態に変化させる。その結果、記憶素子５０６の抵抗値がプルアップ抵抗５０７よりも十分小さくなり、活性ビット５０４は論理値「０」を出力する。
【００５１】
冗長行デコーダ５０３は、アドレスレジスタ５１３と、比較回路５０９と、論理ゲート５１０とレベルシフタ５１２から構成される。アドレスレジスタ５１３は、ｋビットのメモリセル５０８（１）、５０８（２）〜５０８（ｋ）を有し、各メモリセルは、選択トランジスタ、記憶素子、プルアップ抵抗を有する。書き込み時には、第２書き込み回路５０２から例えば６Ｖの信号を入力することで、入力したｋビットのアドレスが書き込まれる。比較回路５０９は、アドレス信号とアドレスレジスタ５１３に格納されたアドレスとを比較し、論理ゲート５１０は、冗長行デコーダ５０３に入力されるイネーブル信号と、比較回路５０９の出力信号の論理演算を行う。その結果、イネーブル信号がアサートされ、かつ入力したアドレスとアドレスレジスタ５１３に格納されたアドレスが一致した場合のみ、冗長ワード線が選択される。
【００５２】
以上のような構成および書き込み動作を行うことで、本発明のライトワンスメモリは、不良となる確率を極めて低減することが可能となる。
【００５３】
なお、本実施の形態において、記憶素子は初期状態が高抵抗状態であり、書き込み後に低抵抗状態となる場合について説明したが、記憶素子の素子特性はこれに限らない。記憶素子は、初期状態が低抵抗状態であり、電圧を印加することで、高抵抗状態に変化する特性を有してもよい。また、電圧印加による特性変化以外にも、電流を流すことで特性が変化する素子でも構わない。
【００５４】
なお、本実施の形態に示した構成において、書き込みや読み出しを行うビット幅に特に指定はない。１ビットずつのシリアル書き込みとシリアル読み出し、複数ビットの並列書き込みと並列読み出し、一行同時読み出しと一行同時書き込み、あるいは、一行同時読み出しとシリアル書き込みといった組み合わせであっても構わない。
【実施例１】
【００５５】
本発明のライトワンスメモリの構成と動作について、図１とは異なる例を挙げて説明する。図６は、本発明のライトワンスメモリのブロック構成であり、メモリ６０１は、データレジスタ６０２を有する読み出し回路６０３、データレジスタ６０４を有する書き込み回路６０５（第１書き込み回路ともいう）、ベリファイ回路６０６、タイミング制御回路６０７、第２書き込み回路６０８、アドレスレジスタ６０９、ビット線駆動回路６１０、ワード線駆動回路６１１、メモリセルアレイ６１２、昇圧回路６１３を有する。また、メモリ６０１は、ライトイネーブル信号（ＷＥ）、リードイネーブル信号（ＲＥ）、クロック信号（ＣＬＫ）、アドレス信号（ＡＤＲ）、入力データ信号（ＤＡＴＡＩＮ）、第２クロック信号（ＣＬＫ２）が入力され、出力データ信号（ＤＡＴＡＯＵＴ）が出力される。
【００５６】
図６は、図１に示すブロック構成と比較して、昇圧回路６１３とアドレスレジスタ６０９を有しており、また、読み出し／書き込み／ベリファイ回路（図６中、読み出し回路６０３、書き込み回路６０５及びベリファイ回路６０６に相当）や、ビット線駆動回路６１０、ワード線駆動回路６１１の構成例が示されている。
【００５７】
読み出し回路６０３、書き込み回路６０５はそれぞれデータレジスタを有し、読み出し回路６０３が読み出したデータをデータレジスタ６０２に格納し、書き込み回路６０５が書き込む入力データをデータレジスタ６０４に格納する。ベリファイ回路６０６は、読み出し回路６０３のデータレジスタ６０２に格納されたデータと、書き込み回路６０５のデータレジスタ６０４に格納されたデータとを参照して、比較を行う。
【００５８】
ビット線駆動回路６１０はコラムデコーダ６１４、レベルシフタ６１５、セレクタ６１６を有する。コラムデコーダ６１４は、アドレスレジスタ６０９から列アドレスを入力しデコードする。レベルシフタ６１５は、コラムデコーダ６１４の出力電位のレベルをシフトする。例えば、書き込み時において、コラムデコーダ出力の０〜３Ｖを、０〜６Ｖの高電圧に変換する。セレクタ６１６は、レベルシフタ６１５の出力に従ってスイッチングを行い、列アドレスが指定するビット線を、読み出し回路６０３あるいは書き込み回路６０５に接続する。ワード線駆動回路６１１はローデコーダ６１７、レベルシフタ６１８を有する。ローデコーダ６１７は、アドレスレジスタから行アドレスを入力しデコードする。レベルシフタ６１８は、ローデコーダの出力電位のレベルをシフトし、ワード線を駆動する。
【００５９】
昇圧回路６１３は、第２クロック信号とタイミング制御回路６０７からの制御信号が入力され、書き込み時に必要な高電源電圧を生成し、レベルシフタ６１５、レベルシフタ６１８および書き込み回路６０５に高電源電圧を供給する。
【００６０】
タイミング制御回路６０７は、読み出し回路６０３、書き込み回路６０５、ベリファイ回路６０６、第２書き込み回路６０８、ビット線駆動回路６１０、ワード線駆動回路６１１および昇圧回路６１３のタイミングを制御する。また、ベリファイ回路６０６から出力される判定信号が入力される。
【００６１】
他の構成および動作は、図１の説明と同様である。メモリセルアレイ６１２は冗長メモリセルを有し、駆動回路は冗長メモリセルに対応した構成を有する。リードイネーブル信号（ＲＥ）がアサートされると、アドレス信号が指定したメモリセルが選択され、選択されたメモリセルに格納されたデータが出力データ信号（ＤＡＴＡＯＵＴ）として読み出される。また、ライトイネーブル信号がアサートされると、アドレス信号が指定したメモリセルを選択し、選択されたメモリセルに入力データを書き込む。そして入力データを書き込んだ後、書き込まれたデータと入力データとを比較し、一致しなかった場合には、冗長メモリセルに入力したアドレスを割り当て、再度書き込みを行う。
【００６２】
以上のような構成および書き込み動作を行うことで、本発明のライトワンスメモリは、不良となる確率を極めて低減することが可能となる。
【００６３】
なお、本実施例に示した構成において、書き込みや読み出しを行うビット幅に特に指定はない。１ビットずつのシリアル書き込みとシリアル読み出し、複数ビットの並列書き込みと並列読み出し、一行同時読み出しと一行同時書き込み、あるいは、一行同時読み出しとシリアル書き込みといった組み合わせであっても構わない。本実施例は上記実施の形態と自由に組み合わせて実施することが可能である。
【実施例２】
【００６４】
ワード線駆動回路および第２書き込み回路について、図３とは異なる回路構成例を説明する。
【００６５】
図７には、ワード線駆動回路７０１と第２書き込み回路７０２が示されている。ワード線駆動回路７０１は、行デコーダ７０３、レベルシフタ７０４、設定ビット７０５、論理ゲート７１０（１）〜７１０（ｎ−１）、トランスミッションゲート７１１（１）〜７１１（ｎ）、７１２（１）〜７１２（ｎ）、インバータ７１３（１）〜７１３（ｎ）を有し、行アドレスとイネーブル信号が入力され、ワード線Ｗ１〜Ｗ（ｎ＋１）が出力される。行デコーダ７０３の出力信号がｎ本であるのに対し、ワード線は冗長メモリセルに接続されるワード線１本を含む（ｎ＋１）本設けられている。
【００６６】
設定ビット７０５には、行デコーダ７０３の出力毎にメモリセル７０６（ｉ）（ｉ＝１〜ｎ）が設けられている。設定ビット７０５は、不揮発性メモリであり、メモリセルアレイを構成する記憶素子と同様な記憶素子を用いることができる。各メモリセル７０６（ｉ）は、選択トランジスタ７０７（ｉ）、プルアップ抵抗７０８（ｉ）、記憶素子７０９（ｉ）を有する（ｉ＝１〜ｎ）。初期状態は、記憶素子が高抵抗状態でありデータの論理値「１」が出力される。書き込み時には、第２書き込み回路７０２より例えば６Ｖ程度の制御信号を入力することで、入力アドレスが指定する行の設定ビットが有する記憶素子が低抵抗状態に変化する。その結果、記憶素子の抵抗値がプルアップ抵抗よりも十分小さくなり、データの論理値「０」が書き込まれる。
【００６７】
レベルシフタ７０４の出力信号ｏｕｔ（ｉ）は、ワード線Ｗ（ｉ）とトランスミッションゲート７１１（ｉ）を介して接続され、また、ワード線Ｗ（ｉ＋１）とトランスミッションゲート７１２（ｉ）を介して接続される（ｉ＝１〜ｎ）。トランスミッションゲート７１１（ｉ）と７１２（ｉ）は、１〜ｉ行目の設定ビットの出力信号により制御される。
【００６８】
第２書き込み回路７０２は、タイミング制御回路からの制御信号が入力され、レベルシフタ７０４と設定ビット７０５へ制御信号を出力する。
【００６９】
次に、ワード線駆動回路７０１の動作について説明する。設定ビット７０５の初期値は論理値「１」とし、ワード線は選択時に論理値「１」、非選択時に論理値「０」が出力されるとする。
【００７０】
初期状態では、設定ビットが論理値「１」であるから、トランスミッションゲート７１１（ｉ）は全て開き、トランスミッションゲート７１２（ｉ）は全て閉じる。従って、レベルシフタの出力信号ｏｕｔ（ｉ）はワード線Ｗ（ｉ）に接続され、Ｗ（ｉ）を駆動する。ワード線Ｗ（ｎ＋１）は使用されない。
【００７１】
次に、第２書き込み回路７０２によって、ｋ行目の設定ビットにのみ論理値「０」が書き込まれたとする。その場合、メモリセル７０６（ｋ）の出力は論理値「０」となり、ｋ行目以降について、トランスミッションゲート７１１（ｉ）（ｉ＝ｋ〜ｎ）は全て閉じ、トランスミッションゲート７１２（ｉ）（ｉ＝ｋ〜ｎ）は全て開く。一方、１〜（ｋ−１）行目の設定ビットは論理値「１」であるから、トランスミッションゲート７１１（ｉ）（ｉ＝１〜（ｋ−１））は全て開き、トランスミッションゲート７１２（ｉ）（ｉ＝１〜（ｋ−１））は全て閉じる。従って、レベルシフタの出力信号ｏｕｔ（ｉ）はｉ＝１〜（ｋ−１）において、ワード線Ｗ（ｉ）に接続され、Ｗ（ｉ）を駆動する。一方、ｉ＝ｋ〜ｎにおいて、ワード線Ｗ（ｉ＋１）に接続され、Ｗ（ｉ＋１）を駆動する。ワード線Ｗ（ｋ）は使用されない。
【００７２】
このように、図７に示したワード線駆動回路７０１は、任意の一行を修正可能であることがわかる。つまり、ｋ行目に異常書き込みが発生した場合には、ｋ行目の設定ビットに論理値「０」を書き込むことで、ｋ行目の使用を中止し、それ以降を全て一行ずらして行アドレスを割り当てることができる。
【００７３】
なお、本発明のライトワンスメモリにおいて、このような冗長メモリ構成を用いる場合は、メモリへの書き込みがランダムアクセスではなく、シーケンシャルであることが必要である。
【００７４】
なお、本実例は上記実施の形態および実施例１と自由に組み合わせて行うことができる。
【実施例３】
【００７５】
ベリファイ回路の構成の一例について、図８を用いて説明する。
【００７６】
図８には、データのビット幅が４ビットの場合における、書き込み回路８０１、読み出し回路８０２、ベリファイ回路８０３の構成例が示されている。書き込み回路８０１はデータレジスタ８０４を有し、入力データ（ＤＡＴＡＩＮ）と制御信号が入力され、データレジスタ８０４の値が出力される。読み出し回路８０２はセンスアンプ８０６とデータレジスタ８０５を有し、ビット線駆動回路から出力されるデータと制御信号が入力され、データレジスタ８０５の値が出力される。ベリファイ回路８０３は、排他的論理和ゲートとＯＲゲートを有し、制御信号およびデータレジスタ８０４の値とデータレジスタ８０５の値が入力され、判定信号が出力される。
【００７７】
図８に示したベリファイ回路８０３は、データレジスタ８０４とデータレジスタ８０５の各ビットについて排他的論理和演算を行う。そして、各演算結果の論理和演算を行うことで、判定信号を生成する。判定信号は、データレジスタ８０４とデータレジスタ８０５が完全に一致した場合のみ論理値「０」となり、１ビットでも不一致があれば論理値「１」となる。
【００７８】
図８に示すように、ベリファイ回路８０３が組み合わせ回路だけで構成される場合には、タイミング制御回路からの制御信号を入力する必要はない。一方、ＯＲゲートの出力にラッチを設ける場合には、制御信号に同期して判定信号の値を更新する、といったタイミング制御を行う際に、制御信号が必要となる。
【００７９】
なお、本実例は上記実施の形態や、実施例１、２と自由に組み合わせて行うことができる。
【実施例４】
【００８０】
本発明のライトワンスメモリの応用形態として、無線通信機能を有する半導体装置に内蔵する形態について説明する。そのような半導体装置は、例えばＲＦＩＤ（ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ  ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）のタグとして使用される。半導体装置のブロック図の一例を図９に示す。
【００８１】
図９に示すのは、アンテナ９０１と半導体装置９０２によって構成されるＲＦＩＤのタグである。アンテナを半導体装置に含めて考えてもよい。
【００８２】
半導体装置９０２は、整合回路９０３、変調回路９０４、復調回路９０５、電源回路９０６、位相同期回路９０７、論理回路部９０８を有する。論理回路部９０８は、一部アナログ回路を含むが、多くは論理回路で構成され、半導体装置の機能を決定する部分である。
【００８３】
論理回路部９０８は、復号化回路９０９、符号化回路９１０、命令解析部９１１、チェック回路９１２、出力制御回路９１３、メモリ制御回路９１４、ＲＯＭ９１５、ライトワンスメモリ９１６、昇圧回路９１７を有する。
【００８４】
整合回路９０３は、半導体装置９０２とアンテナ９０１の整合を取るための回路であり、必要に応じて設けられる。変調回路９０４は、負荷抵抗とスイッチング素子を有し、入力信号に従ってタグのインピーダンスを変化させる回路である。復調回路９０５は、包絡線回路を有し、受信した電磁波から副搬送波を抽出する回路である。電源回路９０６は、整流回路、保持容量および定電圧回路を有し、電源電位Ｖｄｄを論理回路部９０８や位相同期回路９０７に供給する。位相同期回路９０７は、ループフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）、分周回路を有し、副搬送波の入力をもとにクロック信号を生成する。
【００８５】
ＲＯＭ９１５は識別番号や各種の固定情報を格納するリードオンリーメモリである。マスクＲＯＭなどを用いることが出来る。ライトワンスメモリ９１６には本発明のライトワンスメモリを用いる。ライトワンスメモリを内蔵することで、出荷後にデータを追記することが可能となり、非接触で対象物の履歴情報等を明確にし、生産・管理等に役立てることが可能である。
【００８６】
復号化回路９０９は、復調回路から出力されるコード化されたデジタル信号を規格に従ってデコードする。命令解析部９１１は、デコードされた信号から命令を解析し、データの比較、ステートの変更、および命令に従った各種制御信号の出力を行う。また、ＲＯＭ９１５やライトワンスメモリから読み出したデータが入力されたり、ライトワンスメモリへ書き込むデータが出力されたりする。メモリ制御回路９１４は、制御信号を入力し、所定のアドレスを生成し、ＲＯＭ９１５の読み出しの制御や、ライトワンスメモリ９１６の読み出しあるいは書き込みの制御を行う。ライトワンスメモリ９１６の書き込み時に必要となる昇圧回路９１７の制御も行う。
【００８７】
出力制御回路９１３は、命令解析部９１１からの制御信号が入力され、出力するデータの準備やタイミング制御を行う。メモリ制御回路に制御信号を出力し、ＲＯＭ９１５やライトワンスメモリから読み出したデータが入力される。出力するタイムスロットを決める乱数発生回路を有してもよい。チェック回路９１２は、ＣＲＣ（Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋ）回路やパリティチェック回路を有し、符号化回路９１０からの出力信号を入力し、受信データが正しく転送されたことをチェックする。また、符号化回路９１０から入力信号が入力され、送信データが正しく転送されることをチェック可能なデータを生成する。符号化回路９１０は、出力制御回路９１３から出力されたデータを規格に従ってエンコードする。
【００８８】
このような構成によって、本発明のライトワンスメモリを内蔵した半導体装置を実現することができる。このような本発明の半導体装置は、例えばＲＦＩＤのタグとして使用することが出来る。本発明の半導体装置を使用することで、情報の追記が可能となり、非接触で対象物の履歴情報等を明確にし、生産・管理等に役立てることが可能である。また、不良が少なく、かつ、データを書き換えられることがないことから、高いセキュリティが実現される。
【００８９】
さらに、本発明の半導体装置において、低温プロセスで形成可能な有機ライトワンスメモリを搭載することが好ましい。低温プロセスで作製できることから、可撓性を有する基体上に形成することができ、ＲＦＩＤのタグとしての応用形態が飛躍的に拡大される。
【００９０】
なお、本実例は上記実施の形態および実施例１乃至３と自由に組み合わせて行うことができる。
【実施例５】
【００９１】
本実施例では、有機記憶素子を用いた本発明のライトワンスメモリの可撓性基体上への作製方法について図１１及び図１２を用いて説明する。
【００９２】
図１１に示すように、基板２５０上に剥離層２６８、絶縁層２５１を形成する。絶縁層２５１上にトランジスタ２６０ａ及びトランジスタ２６０ｂを形成する。図１１におけるトランジスタ２６０ａ及びトランジスタ２６０ｂはトップゲート型のプレーナ構造の薄膜トランジスタであり、ゲート電極層端部にサイドウォールを有する構造であるが、本発明はこの構造に限定されない。トランジスタ２６０ａ及びトランジスタ２６０ｂ上に絶縁層２６９、絶縁層２６１が積層している。絶縁層２６９及び絶縁層２６１には、トランジスタ２６０ａ及びトランジスタ２６０ｂの半導体層中のソース領域又はドレイン領域となる不純物領域に達する開口が設けられ、それぞれの開口には配線層２５５ａ、配線層２５５ｂ、配線層２５５ｃ、配線層２５５ｄが形成されている。
【００９３】
配線層２５５ａ、配線層２５５ｂ、配線層２５５ｃ、配線層２５５ｄ上には絶縁層２７０が形成されており、絶縁層２７０には、配線層２５５ａ及び配線層２５５ｃに達する開口が設けられている。当該開口に第１の導電層２５６ａ、第１の導電層２５６ｂが形成され、配線層２５５ａ、配線層２５５ｃをそれぞれ介してトランジスタ２６０ａ、トランジスタ２６０ｂと電気的に接続している。
【００９４】
第１の導電層２５６ａ及び第１の導電層２５６ｂ上に開口を有し、第１の導電層２５６ａ及び第１の導電層２５６ｂの端部を覆う隔壁（絶縁層）２６７が形成されている。第１の導電層２５６ａ上には有機化合物層２６２ａが、第１の導電層２５６ｂ上には有機化合物層２６２ｂがそれぞれ積層され、有機化合物層２６２ａ、有機化合物層２６２ｂ及び隔壁（絶縁層）２６７上に第２の導電層２６３が形成されている（図１１（Ａ）参照。）。このように第１の導電層２５６ａ、有機化合物層２６２ａ及び第２の導電層２６３を有する記憶素子２６５ａ、第１の導電層２５６ｂ、有機化合物層２６２ｂ、及び第２の導電層２６３を有する記憶素子２６５ｂが基板２５０上に設けられる。
【００９５】
基板２５０は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等からなるガラス基板、石英基板、金属基板やステンレス基板の一表面に絶縁層を形成したもの、又は本実施例作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いる。また、基板２５０の表面が平坦化されるようにＣＭＰ法などによって、研磨しても良い。
【００９６】
剥離層２６８は、スパッタリング法やプラズマＣＶＤ法、塗布法、印刷法等により、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、珪素（Ｓｉ）から選択された元素、又は元素を主成分とする合金材料、又は前記元素を主成分とする化合物材料からなる層を、単層又は積層して形成する。珪素を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれの場合でもよい。なお、ここでは、塗布法は、スピンコーティング法、液滴吐出法、ディスペンス法を含む。
【００９７】
剥離層２６８が単層構造の場合、好ましくは、タングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成する。又は、タングステンの酸化物若しくは酸化窒化物を含む層、モリブデンの酸化物若しくは酸化窒化物を含む層、又はタングステンとモリブデンの混合物の酸化物若しくは酸化窒化物を含む層を形成する。なお、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当する。
【００９８】
剥離層２６８が積層構造の場合、好ましくは、１層目としてタングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成し、２層目として、タングステン、モリブデン又はタングステンとモリブデンの混合物の酸化物、窒化物、酸化窒化物又は窒化酸化物を形成する。
【００９９】
剥離層２６８として、タングステンを含む層とタングステンの酸化物を含む層の積層構造を形成する場合、タングステンを含む層を形成し、その上層に酸化物で形成される絶縁層を形成することで、タングステン層と絶縁層との界面に、タングステンの酸化物を含む層が形成されることを活用してもよい。さらには、タングステンを含む層の表面を、熱酸化処理、酸素プラズマ処理、オゾン水等の酸化力の強い溶液での処理等を行ってタングステンの酸化物を含む層を形成してもよい。またプラズマ処理や加熱処理は、酸素、窒素、一酸化二窒素、一酸化二窒素単体、あるいは前記ガスとその他のガスとの混合気体雰囲気下で行ってもよい。これは、タングステンの窒化物、酸化窒化物及び窒化酸化物を含む層を形成する場合も同様であり、タングステンを含む層を形成後、その上層に窒化珪素層、酸化窒化珪素層、窒化酸化珪素層を形成するとよい。
【０１００】
タングステンの酸化物は、ＷＯｘで表される。Ｘは２〜３の範囲内にあり、ｘが２の場合（ＷＯ２）、ｘが２．５の場合（Ｗ２Ｏ５）、ｘが２．７５の場合（Ｗ４Ｏ１１）、ｘが３の場合（ＷＯ３）などがある。
【０１０１】
また、上記の工程によると、基板２５０に接するように剥離層２６８を形成しているが、本発明はこの工程に制約されない。基板２５０に接するように下地となる絶縁層を形成し、その絶縁層に接するように剥離層２６８を設けてもよい。
【０１０２】
絶縁層２５１は、スパッタリング法やプラズマＣＶＤ法、塗布法、印刷法等により、無機化合物を用いて単層又は積層で形成する。無機化合物の代表例としては、珪素酸化物又は珪素窒化物が挙げられる。珪素酸化物の代表例としては、酸化珪素、酸化窒化珪素、窒化酸化珪素等が該当する。珪素窒化物の代表例としては、窒化珪素、酸化窒化珪素、窒化酸化珪素等が該当する。
【０１０３】
さらには、絶縁層２５１を積層構造としても良い。例えば、無機化合物を用いて積層してもよく、代表的には、酸化珪素、窒化酸化珪素、及び酸化窒化珪素を積層して形成しても良い。
【０１０４】
トランジスタ２６０ａ及びトランジスタ２６０ｂが有する半導体層を形成する材料は、シランやゲルマンに代表される半導体材料ガスを用いて気相成長法やスパッタリング法で作製されるアモルファス半導体（以下「ＡＳ」ともいう。）、該非晶質半導体を光エネルギーや熱エネルギーを利用して結晶化させた多結晶半導体、或いはセミアモルファス（微結晶若しくはマイクロクリスタルとも呼ばれる。以下「ＳＡＳ」ともいう。）半導体などを用いることができる。半導体層は公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜することができる。
【０１０５】
ＳＡＳは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造を有し、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な領域を含んでいる。ＳＡＳは、珪化を含む気体をグロー放電分解（プラズマＣＶＤ）して形成する。珪化を含む気体としては、ＳｉＨ４、その他にもＳｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などを用いることが可能である。またＦ２、ＧｅＦ４を混合させても良い。この珪化を含む気体をＨ２、又は、Ｈ２とＨｅ、Ａｒ、Ｋｒ、Ｎｅから選ばれた一種または複数種の希ガス元素で希釈しても良い。また半導体層としてフッ素系ガスより形成されるＳＡＳ層に水素系ガスより形成されるＳＡＳ層を積層してもよい。
【０１０６】
アモルファス半導体としては、代表的には水素化アモルファスシリコン、結晶性半導体としては代表的にはポリシリコンなどがあげられる。ポリシリコン（多結晶シリコン）には、８００℃以上のプロセス温度を経て形成されるポリシリコンを主材料として用いた所謂高温ポリシリコンや、６００℃以下のプロセス温度で形成されるポリシリコンを主材料として用いた所謂低温ポリシリコン、また結晶化を促進する元素などを添加し結晶化させたポリシリコンなどを含んでいる。もちろん、前述したように、セミアモルファス半導体又は半導体層の一部に結晶相を含む半導体を用いることもできる。
【０１０７】
また、半導体の材料としてはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの単体のほかＧａＡｓ、ＩｎＰ、ＳｉＣ、ＺｎＳｅ、ＧａＮ、ＳｉＧｅなどのような化合物半導体も用いることができる。また酸化物半導体である酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ２）なども用いることができ、ＺｎＯを半導体層に用いる場合、ゲート絶縁層をＹ２Ｏ３、Ａｌ２Ｏ３、ＴｉＯ２、それらの積層などを用いるとよく、ゲート電極層、ソース電極層、ドレイン電極層としては、ＩＴＯ（インジウム錫酸化物）、Ａｕ、Ｔｉなどを用いるとよい。また、ＺｎＯにＩｎやＧａなどを添加することもできる。
【０１０８】
半導体層に、結晶性半導体層を用いる場合、その結晶性半導体層の作製方法は、公知の方法（レーザ結晶化法、熱結晶化法、またはニッケルなどの結晶化を助長する元素を用いた熱結晶化法等）を用いれば良い。また、ＳＡＳである微結晶半導体をレーザ照射して結晶化し、結晶性を高めることもできる。結晶化を助長する元素を導入しない場合は、非晶質珪素膜にレーザ光を照射する前に、窒素雰囲気下５００℃で１時間加熱することによって非晶質珪素膜の含有水素濃度を１×１０２０ａｔｏｍｓ／ｃｍ３以下にまで放出させる。これは水素を多く含んだ非晶質珪素膜にレーザ光を照射すると膜が破壊されてしまうからである。
【０１０９】
非晶質半導体層への金属元素の導入の仕方としては、当該金属元素を非晶質半導体層の表面又はその内部に存在させ得る手法であれば特に限定はなく、例えばスパッタ法、ＣＶＤ法、プラズマ処理法（プラズマＣＶＤ法も含む）、吸着法、金属塩の溶液を塗布する方法を使用することができる。このうち溶液を用いる方法は簡便であり、金属元素の濃度調整が容易であるという点で有用である。また、このとき非晶質半導体層の表面の濡れ性を改善し、非晶質半導体層の表面全体に水溶液を行き渡らせるため、酸素雰囲気中でのＵＶ光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜を成膜することが望ましい。
【０１１０】
また、非晶質半導体層を結晶化し、結晶性半導体層を形成する結晶化工程で、非晶質半導体層に結晶化を促進する元素（触媒元素、金属元素とも示す）を添加し、熱処理（５５０℃〜７５０℃で３分〜２４時間）により結晶化を行ってもよい。結晶化を助長する金属元素としては鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）及び金（Ａｕ）から選ばれた一種又は複数種類を用いることができる。
【０１１１】
結晶化を促進する元素を結晶性半導体層から除去、又は軽減するため、結晶性半導体層に接して、不純物元素を含む半導体層を形成し、ゲッタリングシンクとして機能させる。不純物元素としては、ｎ型を付与する不純物元素、ｐ型を付与する不純物元素や希ガス元素などを用いることができ、例えばリン（Ｐ）、窒素（Ｎ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、ボロン（Ｂ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種または複数種を用いることができる。結晶化を促進する元素を含む結晶性半導体層に、希ガス元素を含む半導体層を形成し、熱処理（５５０℃〜７５０℃で３分〜２４時間）を行う。結晶性半導体層中に含まれる結晶化を促進する元素は、希ガス元素を含む半導体層中に移動し、結晶性半導体層中の結晶化を促進する元素は除去、又は軽減される。その後、ゲッタリングシンクとなった希ガス元素を含む半導体層を除去する。
【０１１２】
非晶質半導体層の結晶化は、熱処理とレーザ光照射による結晶化を組み合わせてもよく、熱処理やレーザ光照射を単独で、複数回行っても良い。
【０１１３】
また、結晶性半導体層を、直接基板にプラズマ法により形成しても良い。また、プラズマ法を用いて、結晶性半導体層を選択的に基板に形成してもよい。
【０１１４】
半導体として、有機半導体材料を用い、印刷法、スプレー法、スピン塗布法、液滴吐出法などで形成することができる。この場合、上記エッチング工程が必要ないため、工程数を削減することが可能である。有機半導体としては、低分子材料、高分子材料などが用いられ、有機色素、導電性高分子材料などの材料も用いることができる。有機半導体材料としては、その骨格が共役二重結合から構成されるπ電子共役系の高分子材料が望ましい。代表的には、ポリチオフェン、ポリフルオレン、ポリ（３−アルキルチオフェン）、ポリチオフェン誘導体、ペンタセン等の可溶性の高分子材料を用いることができる。
【０１１５】
その他にも本発明に用いることができる有機半導体材料としては、可溶性の前駆体を成膜した後で処理することにより半導体層を形成することができる材料がある。なお、このような有機半導体材料としては、ポリチエニレンビニレン、ポリ（２，５−チエニレンビニレン）、ポリアセチレン、ポリアセチレン誘導体、ポリアリレンビニレンなどがある。
【０１１６】
前駆体を有機半導体に変換する際には、加熱処理だけではなく塩化水素ガスなどの反応触媒を添加することがなされる。また、これらの可溶性有機半導体材料を溶解させる代表的な溶媒としては、トルエン、キシレン、クロロベンゼン、ジクロロベンゼン、アニソール、クロロフォルム、ジクロロメタン、γブチルラクトン、ブチルセルソルブ、シクロヘキサン、ＮＭＰ（Ｎ−メチル−２−ピロリドン）、シクロヘキサノン、２−ブタノン、ジオキサン、ジメチルホルムアミド（ＤＭＦ）または、ＴＨＦ（テトラヒドロフラン）などを適用することができる。
【０１１７】
ゲート電極層は、ＣＶＤ法やスパッタ法、液滴吐出法などを用いて形成することができる。ゲート電極層は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｓｉ、Ｇｅ、Ｚｒ、Ｂａから選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄＣｕ合金を用いてもよい。また、単層構造でも複数層の構造でもよく、例えば、窒化タングステン膜とモリブデン膜との２層構造としてもよいし、膜厚５０ｎｍのタングステン膜、膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、膜厚３０ｎｍの窒化チタン膜を順次積層した３層構造としてもよい。また、３層構造とする場合、第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜のアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、第３の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。
【０１１８】
ゲート電極層に可視光に対して透光性を有する透光性の材料を用いることもできる。透光性の導電材料としては、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、有機インジウム、有機スズ、酸化亜鉛（ＺｎＯ）等を用いることができる。また、酸化亜鉛（ＺｎＯ）を含むインジウム亜鉛酸化物（ＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ））、ＺｎＯにガリウム（Ｇａ）をドープしたもの、酸化スズ（ＳｎＯ２）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物なども用いてもよい。
【０１１９】
ゲート電極層を形成するのにエッチングにより加工が必要な場合、マスクを形成し、ドライエッチングまたはウエットエッチングにより加工すればよい。ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することにより、電極層をテーパー形状にエッチングすることができる。なお、エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。
【０１２０】
本実施例では、シングルゲート構造を説明したが、ダブルゲート構造などのマルチゲート構造でもよい。この場合、半導体層の上方、下方にゲート電極層を設ける構造でも良く、半導体層の片側（上方又は下方）にのみ複数ゲート電極層を設ける構造でもよい。半導体層は濃度の異なる不純物領域を有していてもよい。例えば、半導体層のチャネル領域近傍、ゲート電極層と積層する領域は、低濃度不純物領域とし、その外側の領域を高濃度不純物領域としてもよい。
【０１２１】
配線層２５５ａ、配線層２５５ｂ、配線層２５５ｃ、配線層２５５ｄは、ＰＶＤ法、ＣＶＤ法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、印刷法、電界メッキ法等により、所定の場所に選択的にソース電極層又はドレイン電極層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。ソース電極層又はドレイン電極層の材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、Ｂａ等の金属、Ｓｉ、Ｇｅ等の半導体又はその合金、若しくはその窒化物を用いて形成すればよい。また透光性の材料も用いることができる。
【０１２２】
また、透光性の導電性材料であれば、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）を含むインジウム亜鉛酸化物（ＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ））、酸化亜鉛（ＺｎＯ）、ＺｎＯにガリウム（Ｇａ）をドープしたもの、酸化スズ（ＳｎＯ２）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物などを用いることができる。
【０１２３】
絶縁層２６１、絶縁層２７０、隔壁（絶縁層）２６７は、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウムその他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド（ｐｏｌｙｉｍｉｄｅ）、芳香族ポリアミド、ポリベンゾイミダゾール（ｐｏｌｙｂｅｎｚｉｍｉｄａｚｏｌｅ）などの耐熱性高分子、また、ポリビニルアルコール、ポリビニルブチラールなどのビニル樹脂、エポキシ樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂、シロキサン樹脂等の樹脂材料を用いてもよい。アクリル、ポリイミド等は感光性、非感光性どちらの材料を用いて形成してもよい。特に隔壁（絶縁層）２６７は曲率半径が連続的に変化する形状が好ましく、上に形成される有機化合物層２６２ａ、有機化合物層２６２ｂ、第２の導電層２６３の被覆性が向上する。絶縁層は、ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法、液滴吐出法や、印刷法（スクリーン印刷、オフセット印刷、凸版印刷やグラビア（凹版）印刷法など）、スピンコート法などの塗布法、ディッピング法などを用いて形成することができる。
【０１２４】
本実施例では、第１の導電層２５６ａ、第１の導電層２５６ｂ、及び第２の導電層２６３に用いる金属材料として、インジウム（Ｉｎ）、錫（Ｓｎ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、カルシウム（Ｃａ）、アンチモン（Ｓｂ）、亜鉛（Ｚｎ）の一種又は複数種を用いる。その他、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、カドミウム（Ｃｄ）、タリウム（Ｔｌ）、テルル（Ｔｅ）、バリウム（Ｂａ）の一種又は複数種を用いる。上記金属材料同士を複数含んでもよいし、上記材料の一種又は複数種を含む合金を用いてもよい。特に、溶解度パラメータの比較的小さな金属であるインジウム（Ｉｎ）、錫（Ｓｎ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、カルシウム（Ｃａ）、マンガン（Ｍｎ）、亜鉛（Ｚｎ）、もしくはこれらを含む合金は電極材料として好ましい。用いることのできる合金としては、インジウム合金として、インジウム錫合金（ＩｎＳｎ）、マグネシウムインジウム合金（ＩｎＭｇ）、リンインジウム合金（ＩｎＰ）、ヒ素インジウム合金（ＩｎＡｓ）、クロムインジウム合金（ＩｎＣｒ）などが挙げられる。
【０１２５】
有機化合物層２６２ａ、有機化合物層２６２ｂとして、ポリイミド、アクリル、ポリアミド、ベンゾシクロブテン、ポリエステル、ノボラック樹脂、メラミン樹脂、フェノール樹脂、エポキシ樹脂、珪素樹脂、フラン樹脂、ジアリルフタレート樹脂、シロキサン樹脂を用いることができる。
【０１２６】
有機化合物層２６２ａ、有機化合物層２６２ｂに用いることのできる他の有機化合物として、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：α−ＮＰＤ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）、４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物、フタロシアニン（略称：Ｈ２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）等のフタロシアニン化合物、２Ｍｅ−ＴＰＤ、ＦＴＰＤ、ＴＰＡＣ、ＯＴＰＡＣ、Ｄｉａｍｉｎｅ、ＰＤＡ、トリフェニルメタン（略称：ＴＰＭ）、ＳＴＢなどを用いることができる。
【０１２７】
有機化合物層２６２ａ、有機化合物層２６２ｂに用いることのできる他の有機化合物として、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）、５，６，１１，１２−テトラフェニルテトラセン（略称：ルブレン）、ヘキサフェニルベンゼン、ｔ−ブチルペリレン、９，１０−ジ（フェニル）アントラセン、クマリン５４５Ｔ等、デンドリマー、４−ジシアノメチレン−２−メチル−６−［２−（１，１，７，７−テトラメチル−９−ジュロリジル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴ）、４−ジシアノメチレン−２−ｔ−ブチル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴＢ）、ペリフランテン、２，５−ジシアノ−１，４−ビス［２−（１０−メトキシ−１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］ベンゼン、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）、クマリン６、９，９’−ビアントリル、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）や９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、２，５，８，１１−テトラ−ｔ−ブチルペリレン（略称：ＴＢＰ）、ＢＭＤ、ＢＤＤ、２，５−ビス（１−ナフチル）−１，３，４−オキサジアゾール（略称：ＢＮＤ）、ＢＡＰＤ、ＢＢＯＴ、ＴＰＱ１、ＴＰＱ２、ＭＢＤＱなどを用いることができる。
【０１２８】
有機化合物層２６２ａ、有機化合物層２６２ｂに用いることのできる他の有機化合物として、ポリアセチレン類、ポリフェニレンビニレン類、ポリチオフェン類、ポリアニリン類、ポリフェニレンエチニレン類などを用いることができる。ポリパラフェニレンビニレン系には、ポリ（パラフェニレンビニレン）［ＰＰＶ］の誘導体、ポリ（２，５−ジアルコキシ−１，４−フェニレンビニレン）  ［ＲＯ−ＰＰＶ］、ポリ（２−（２’−エチル−ヘキソキシ）−５−メトキシ−１，４−フェニレンビニレン）［ＭＥＨ−ＰＰＶ］、ポリ（２−（ジアルコキシフェニル）−１，４−フェニレンビニレン）［ＲＯＰｈ−ＰＰＶ］等が挙げられる。ポリパラフェニレン系には、ポリパラフェニレン［ＰＰＰ］の誘導体、ポリ（２，５−ジアルコキシ−１，４−フェニレン）［ＲＯ−ＰＰＰ］、ポリ（２，５−ジヘキソキシ−１，４−フェニレン）等が挙げられる。ポリチオフェン系には、ポリチオフェン［ＰＴ］の誘導体、ポリ（３−アルキルチオフェン）［ＰＡＴ］、ポリ（３−ヘキシルチオフェン）［ＰＨＴ］、ポリ（３−シクロヘキシルチオフェン）［ＰＣＨＴ］、ポリ（３−シクロヘキシル−４−メチルチオフェン）［ＰＣＨＭＴ］、ポリ（３，４−ジシクロヘキシルチオフェン）［ＰＤＣＨＴ］、ポリ［３−（４−オクチルフェニル）−チオフェン］［ＰＯＰＴ］、ポリ［３−（４−オクチルフェニル）−２，２ビチオフェン］［ＰＴＯＰＴ］等が挙げられる。ポリフルオレン系には、ポリフルオレン［ＰＦ］の誘導体、ポリ（９，９−ジアルキルフルオレン）［ＰＤＡＦ］、ポリ（９，９−ジオクチルフルオレン）［ＰＤＯＦ］等が挙げられる。
【０１２９】
有機化合物層２６２ａ、有機化合物層２６２ｂに用いることのできる他の有機化合物として、ＰＦＢＴ、カルバゾール誘導体、アントラセン、ｃｏｒｏｎｅｎｅ、ｐｅｒｙｒｅｎｅ、ＰＰＣＰ、ＢＰＰＣ、Ｂｏｒｙｌ  Ａｎｔｈｒａｃｅｎｅ、ＤＣＭ、ＱＤ、Ｅｕ（ＴＴＡ）３ｐｈｅｎなどを用いることができる。
【０１３０】
有機化合物層２６２ａ、有機化合物層２６２ｂに用いることのできる有機化合物として、上記有機化合物の一種、または複数種を用いることができる。
【０１３１】
次に、図１１（Ｂ）に示すように、第２の導電層２６３上に絶縁層２６４を形成する。次に、絶縁層２６４表面に基板２６６を貼りあわせる。
【０１３２】
絶縁層２６４は、塗布法を用いて組成物を塗布し、乾燥加熱して形成することが好ましい。このような絶縁層２６４としては、後の剥離工程での保護層として設けるため、表面の凹凸の少ない絶縁層であることが好ましい。このような絶縁層は、塗布法により形成することができる。また、ＣＶＤ法やスパッタリング法等の薄膜形成方法により形成した後、ＣＭＰ法により表面を研磨して絶縁層２６４を形成してもよい。塗布法を用いて形成された絶縁層２６４は、アクリル樹脂、ポリイミド樹脂、メラミン樹脂、ポリエステル樹脂、ポリカーボネート樹脂、フェノール樹脂、エポキシ樹脂、ポリアセタール、ポリエーテル、ポリウレタン、ポリアミド（ナイロン）、フラン樹脂、ジアリルフタレート樹脂等の有機化合物、シリカガラスに代表されるシロキサンポリマー系材料を出発材料として形成された珪素、酸素、水素からなる化合物のうちＳｉ−Ｏ−Ｓｉ結合を含む無機シロキサンポリマー、又はアルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー、水素化シルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマーに代表される珪素に結合される水素がメチルやフェニルのような有機基によって置換された有機シロキサンポリマーで形成される。また、上記の薄膜形成方法により絶縁膜を成膜した後、ＣＭＰ法により表面を研磨して形成される絶縁層は、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素等で形成される。また、絶縁層２６４は形成せず、直接基板２６６を第２の導電層２６３に貼り付けて設けてもよい。
【０１３３】
基板２６６としては、可撓性を有する基板を用いることが好ましく、薄くて軽いものが好ましい。代表的には、ＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）、ＰＥＳ（ポリエーテルスルホン）、ポリプロピレン、ポリプロピレンサルファイド、ポリカーボネート、ポリエーテルイミド、ポリフェニレンサルファイド、ポリフェニレンオキサイド、ポリサルフォン、ポリフタールアミド等からなる基板を用いることができる。また、繊維質な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙等）と接着性有機樹脂フィルム（アクリル系有機樹脂、エポキシ系有機樹脂等）との積層フィルムなどを用いることもできる。上記基板を用いる場合、図示しないが、絶縁層２６４と基板２６６との間に接着層を設けて、絶縁層２６４及び基板２６６を貼りあわせるとよい。
【０１３４】
又、基板２６６として、熱圧着により、被処理体と接着する接着層を有するフィルム（ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなる）を用いてもよい。このようなフィルムは、最表面に設けられた接着層か、又は最外層に設けられた層（接着層ではない）を加熱処理によって溶かし、加圧により接着することで、被処理体にフィルムを接着することが可能である。この場合は、絶縁層２６４及び基板２６６の間に接着層を設ける必要は無い。
【０１３５】
ここでは、絶縁層２６４は、塗布法によりエポキシ樹脂を含む組成物を塗布し、乾燥焼成して形成する。次に、絶縁層２６４表面にフィルムを熱圧着して基板２６６を絶縁層２６４上に貼りあわせる。
【０１３６】
次に、図１２（Ａ）に示すように、剥離層２６８と絶縁層２５１の間を剥離する。このようにして記憶素子及び回路部を有する素子形成層が基板２５０より剥離され、絶縁層２６４及び基板２６６に転置される。
【０１３７】
なお、本実施例においては、基板と素子形成層の間に剥離層及び絶縁層を形成し、剥離層及び絶縁層の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、当該素子形成層を剥離する方法を用いたがこれに限られない。（１）耐熱性の高い基板と素子形成層の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより当該非晶質珪素膜を除去することで、当該素子形成層を剥離する方法、（２）基板と素子形成層の間に剥離層及び絶縁層を形成し、剥離層及び絶縁層の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化し、剥離層の一部を溶液やＮＦ３、ＢｒＦ３、ＣｌＦ３等のフッ化ハロゲンガスによりエッチングで除去した後、脆弱化された金属酸化膜において剥離する方法、（３）素子形層が形成された基板を機械的に削除又は溶液やＮＦ３、ＢｒＦ３、ＣｌＦ３等のフッ化ハロゲンガスによるエッチングで除去する方法等を適宜用いることができる。また、剥離層として窒素、酸素や水素等を含む膜（例えば、水素を含む非晶質珪素膜、水素含有合金膜、酸素含有合金膜など）を用い、剥離層にレーザ光を照射して剥離層内に含有する窒素、酸素や水素をガスとして放出させ素子形成層と基板との剥離を促進する方法を用いてもよい。
【０１３８】
上記剥離方法を組み合わすことでより容易に転置工程を行うことができる。つまり、レーザ光の照射、ガスや溶液などによる剥離層のエッチング、鋭いナイフやメスなどによる機械的な削除を行い、剥離層と素子形成層とを剥離しやすい状態にしてから、物理的な力（人間の手や機械等による）によって剥離を行うこともできる。また、上記剥離方法は一例であり、本発明は上記剥離方法に限定されない。本発明を適用すると、剥離工程でかかる力によって素子が破壊されないため良好な状態で素子を転置することができる。
【０１３９】
次に、図１２（Ｂ）に示すように、絶縁層２５１表面に基板２７５を貼り付ける。基板２７５は、基板２６６と同様のものを適宜用いることが可能である。ここでは、フィルムを熱圧着して基板２７５を絶縁層２５１上に貼りあわせる。
【０１４０】
なお、基板２６６に記憶素子を有する素子形成層を転置した後に、基板２６６より再び剥離してもよい。例えば、第１の基板である基板２５０より素子形成層を剥離し、第２の基板である基板２６６に転置した後、第３の基板である基板２７５に転置し、第２の基板である基板２６６を素子形成層より剥離してもよい。
【０１４１】
本実施例で示す第１の導電層２５６ａ、有機化合物層２６２ａ、及び第２の導電層２６３を有する記憶素子２６５ａ、第１の導電層２５６ｂ、有機化合物層２６２ｂ、及び第２の導電層２６３を有する記憶素子２６５ｂは記憶素子内部において密着性が良いので、第１の基板である基板２５０に形成された後に、第２の基板である基板２６６に転置される工程でかかる力によって、層界面で膜剥がれなどの不良が生じない。よって良好な形状で記憶素子を剥離、転置し、半導体装置を作製することができる。
【０１４２】
以上の作製方法により、可撓性を有する基板上に有機素子を用いた本発明のライトワンスメモリを作製することができ、不良が少なく、データの書き換えの心配がなく、応用形態に優れた本発明のライトワンスメモリを実現することが可能となる。
【０１４３】
なお、本実例は上記実施の形態および実施例１乃至４と自由に組み合わせて行うことができる。
【実施例６】
【０１４４】
本実施例では、本発明の半導体装置の一例に関して、可撓性を有する基板上に有機ライトワンスメモリが形成された無線通信機能を有する半導体装置の一例に関して図面を用いて説明する。本実施例の半導体装置の上面図を図１３（Ａ）に、図１３（Ａ）における線Ｘ−Ｙの断面図を図１３（Ｂ）に示す。
【０１４５】
図１３（Ａ）に示すように、基板４００上に記憶素子を有する半導体装置である記憶素子部４０４、回路部４２１、アンテナ４３１が形成されている。図１３（Ａ）及び（Ｂ）は、作製工程途中であり、作製条件に耐えうる基板４００上に記憶素子部、回路部、及びアンテナを形成した状態である。材料及び作製工程は実施例５と同様に選択し、作製すればよい。
【０１４６】
基板４００上に剥離層４５２、絶縁層４５３を介して記憶素子部４０４にはトランジスタ４４１、回路部４２１にはトランジスタ４４２が設けられている。トランジスタ４４１及びトランジスタ４４２上に絶縁層４６１、絶縁層４５４、絶縁層４５５が形成されており、絶縁層４５５上に第１の導電層４５７ｄ、有機化合物層４５８及び第２の導電層４５９の積層から構成される記憶素子４４３が形成されている。隔壁として機能する絶縁層４６０ｂにより有機化合物層４５８は個々に隔てられている。第１の導電層４５７ｄはトランジスタ４４１の配線層と接続しており、記憶素子４４３は、トランジスタ４４１と電気的に接続している。
【０１４７】
図１３（Ｂ）における半導体装置では、第２の導電層４５９は、配線層４５６ａ、導電層４５７ｃと積層して電気的に接続している。絶縁層４５５上に導電層４５７ａとアンテナ４３１ａ、導電層４５７ｂとアンテナ４３１ｂ、導電層４５７ｅとアンテナ４３１ｃ、及び導電層４５７ｆとアンテナ４３１ｄとがそれぞれ積層して形成されている。導電層４５７ｅは絶縁層４５５に形成された配線層４５６ｂに達する開口において、配線層４５６ｂと接して形成されており、アンテナと記憶素子部４０４及び回路部４２１とを電気的に接続している。アンテナ４３１ａ、アンテナ４３１ｂ、アンテナ４３１ｃ、及び４３１ｄ下の導電層４５７ａ、導電層４５７ｂ、導電層４５７ｅ、導電層４５７ｆは、絶縁層４５５とアンテナ４３１ａ、アンテナ４３１ｂ、アンテナ４３１ｃ、及び４３１ｄとの密着性を向上させる効果もある。本実施例では、絶縁層４５５にポリイミド膜、導電層４５７ａ、導電層４５７ｂ、導電層４５７ｅ、及び導電層４５７ｆにチタン膜、アンテナ４３１ａ、アンテナ４３１ｂ、アンテナ４３１ｃ、及び４３１ｄにアルミニウム膜をそれぞれ用いている。
【０１４８】
第１の導電層４５７ｄ及びトランジスタ４４１と、導電層４５７ｃ及び配線層４５６ａと、導電層４５７ｅ及び配線層４５６ｂとがそれぞれ接続するために絶縁層４５５に開口（コンタクトホールとも言う）を形成する。開口を大きくし、導電層同士の接触面積を増加した方がより低抵抗となるため、本実施例では、第１の導電層４５７ｄとトランジスタ４４１とが接続する開口が一番小さく、その次が導電層４５７ｃと配線層４５６ａとが接続する開口、導電層４５７ｅと配線層４５６ｂとが接続する開口が一番大きいというように順に開口を大きく設定している。本実施例では、第１の導電層４５７ｄとトランジスタ４４１とが接続する開口を５μｍ×５μｍ、導電層４５７ｃと配線層４５６ａとが接続する開口を５０μｍ×５０μｍ、導電層４５７ｅと配線層４５６ｂとが接続する開口を５００μｍ×５００μｍとしている。
【０１４９】
本実施例では、絶縁層４６０ａからアンテナ４３１ｂまでの距離ａを５００μｍ以上、第２の導電層４５９の端部から絶縁層４６０ａの端部までの距離ｂを２５０μｍ以上、第２の導電層４５９の端部から絶縁層４６０ｃの端部までの距離ｃを５００μｍ以上、絶縁層４６０ｃの端部からアンテナ４３１ｃまでの距離ｄを２５０μｍ以上としている。回路部４２１は部分的に絶縁層４６０ｃが形成されており、トランジスタ４４２も絶縁層４６０ｃに覆われていない領域と覆われている領域がある。
【０１５０】
このような半導体装置を用いることで、外部入力部から電源電圧や信号を記憶素子部４０４に直接入力することで、記憶素子部４０４にデータ（情報に相当する）を書き込む、もしくは記憶素子部４０４からデータを読み出すことが可能となる。
【０１５１】
また、外部入力部に信号を直接入力しない場合、アンテナ部で受信した電波を、ＲＦ入力部を通して内部で電源や信号を生成し、記憶素子部４０４からデータを読み出すことが可能となる。
【０１５２】
また、アンテナは、記憶素子部に対して、重なって設けてもよいし、重ならずに周囲に設ける構造でもよい。また重なる場合も全面が重なってもよいし、一部が重なっている構造でもよい。アンテナ部と記憶素子部が重なる構造であると、アンテナが交信する際に信号に載っているノイズ等や、電磁誘導により発生する起電力の変動等の影響による、半導体装置の動作不良を減らすことが可能であり、信頼性が向上する。また、半導体装置を小型化することもできる。
【０１５３】
また、上述した非接触データの入出力が可能である半導体装置における信号の伝送方式は、電磁結合方式、電磁誘導方式またはマイクロ波方式等を用いることができる。伝送方式は、実施者が使用用途を考慮して適宜選択すればよく、伝送方式に伴って最適なアンテナを設ければよい。
【０１５４】
例えば、半導体装置における信号の伝送方式として、電磁結合方式または電磁誘導方式（例えば１３．５６ＭＨｚ帯）を適用する場合には、磁界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電層を輪状（例えば、ループアンテナ）、らせん状（例えば、スパイラルアンテナ）に形成する。
【０１５５】
また、半導体装置における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよく、例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）またはリボン型の形状等に形成することができる。また、アンテナとして機能する導電層の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
【０１５６】
アンテナとして機能する導電層は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【０１５７】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電層を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、珪素樹脂等の有機樹脂が挙げられる。また、導電層の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電層を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。また、上述した材料以外にも、フェライト等をアンテナに適用してもよい。
【０１５８】
また、電磁結合方式または電磁誘導方式を適用する場合であって、アンテナを備えた半導体装置を金属膜に接して設ける場合には、当該半導体装置と金属膜との間に透磁率を備えた磁性材料を設けることが好ましい。アンテナを備えた半導体装置を金属膜に接して設ける場合には、磁界の変化に伴い金属膜に渦電流が流れ、当該渦電流により発生する反磁界によって、磁界の変化が弱められて通信距離が低下する。そのため、半導体装置と金属膜との間に透磁率を備えた材料を設けることにより金属膜の渦電流を抑制し通信距離の低下を抑制することができる。なお、磁性材料としては、高い透磁率を有し高周波損失の少ない金属膜やフェライトなどを用いることができる。
【０１５９】
また、アンテナを設ける場合には、１枚の基板上にトランジスタ等の半導体素子とアンテナとして機能する導電層を直接作り込んで設けてもよいし、半導体素子とアンテナとして機能する導電層を別々の基板上に設けた後に、電気的に接続するように貼り合わせることによって設けてもよい。
【０１６０】
本実施例で示す第１の導電層４５７ｄ、有機化合物層４５８、及び第２の導電層４５９を有する記憶素子４４３は、記憶素子内部において密着性が良いので、第１の基板である基板４００に形成された後に、第２の基板に転置される工程でかかる力によって、層界面で膜剥がれなどの不良が生じない。よって良好な形状で記憶素子を剥離、転置し、半導体装置を作製することができる。
【０１６１】
以上の作製方法により、可撓性を有する基板上に本発明のライトワンスメモリを内蔵した半導体装置を作製することができる。このような本発明の半導体装置は、例えばＲＦＩＤのタグとして使用することが出来る。本発明の半導体装置を使用することで、情報の追記が可能となり、非接触で対象物の履歴情報等を明確にし、生産・管理等に役立てることが可能である。また、不良が少なく、かつ、かつデータを書き換えられることがないことから、高いセキュリティが実現される。さらに、可撓性を有する基体上に形成することでＲＦＩＤのタグとしての応用形態が飛躍的に拡大される。
【０１６２】
なお、本実例は上記実施の形態および実施例１乃至４と自由に組み合わせて行うことができる。
【実施例７】
【０１６３】
本発明の不揮発性メモリを内蔵した半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することができる。図１４に示すように本発明の半導体装置２０は、例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。
【０１６４】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す（図１４（Ａ）参照）。証書類とは、運転免許証、住民票等を指す（図１４（Ｂ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す（図１４（Ｃ）参照）。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す（図１４（Ｄ）参照）。書籍類とは、書物、本等を指す（図１４（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指す（図１４（Ｆ）参照）。乗物類とは、自転車等の車両、船舶等を指す（図１４（Ｇ）参照）。身の回り品とは、鞄、眼鏡等を指す（図１４（Ｈ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等を指す。
【０１６５】
紙幣、硬貨、有価証券類、証書類、無記名債券類等に上記実施例で示した半導体装置を設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等に上記実施例で示した半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等に上記実施例で示した半導体装置を設けることにより、偽造や盗難の防止、薬品類ならば、薬の服用の間違いを防止することができる。半導体装置の設け方としては、物品の表面に貼ったり、物品に埋め込んだりして設ける。例えば、本ならば紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。また、後に光学的作用を加えて書き込み（追記）をする場合には、チップに設けられた記憶素子の部分に光が照射できるように透明な材料で形成しておくことが好ましい。さらに、一度書き込んだデータの書き換えが不可能である記憶素子を用いることによって、効果的に偽造を防止することが可能となる。また、ユーザーが商品を購入した後のプライバシー等の問題についても、半導体装置に設けられた記憶素子のデータを消去するシステムを設けておくことによって解決することができる。
【０１６６】
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に上記実施例で示した半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類に上記実施例で示した半導体装置を設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた上記実施例で示した半導体装置を埋め込むことによって、生まれた年や性別または種類等はもちろん現在の体温等の健康状態を容易に管理することが可能となる。また、通信距離を短く制御することによって、第三者に盗み見られることを防止することができる。
【０１６７】
以上のように、本発明の半導体装置はどのようなものにでも設けて使用することができる。なお、本実施例は上記実施の形態及び実施例１〜６と自由に組み合わせて行うことができる。
【図面の簡単な説明】
【０１６８】
【図１】本発明の半導体メモリのブロック図。
【図２】本発明の半導体メモリの書き込み動作を表すフローチャート。
【図３】本発明の半導体メモリが有するワード線駆動回路の構成を説明する図。
【図４】本発明の半導体メモリの書き込み動作を表すタイミングチャート。
【図５】本発明の半導体メモリが有するワード線駆動回路の構成を説明する図。
【図６】本発明の半導体メモリのブロック図。
【図７】本発明の半導体メモリが有するワード線駆動回路の構成を説明する図。
【図８】本発明の半導体メモリが有するベリファイ回路の構成を説明する図。
【図９】本発明の半導体メモリを内蔵した半導体装置のブロック図。
【図１０】半導体メモリのブロック図。
【図１１】本発明の半導体装置の作製方法を説明する図。
【図１２】本発明の半導体装置の作製方法を説明する図。
【図１３】本発明の半導体装置の上面図および断面図。
【図１４】本発明の半導体装置の応用形態を示す図。
【符号の説明】
【０１６９】
２０  半導体装置
１０１  メモリ
１０２  読み出し／書き込み／ベリファイ回路
１０４  読み出し／書き込み回路
１０５  ベリファイ回路
１０６  データレジスタ
１０７  ビット線駆動回路
１０８  ワード線駆動回路
１０９  メモリセルアレイ
１１０  第２書き込み回路
１１１  タイミング制御回路
３０１  ワード線駆動回路
３０２  第２書き込み回路
３０３  行デコーダ
３０４  レベルシフタ
３０５  冗長行デコーダ
３０６  活性ビット
３０７  アドレスレジスタ
５０１  ワード線駆動回路
５０２  第２書き込み回路
５０３  冗長行デコーダ
５０４  活性ビット
５０５  選択トランジスタ
５０６  記憶素子
５０７  プルアップ抵抗
５０８  メモリセル
５０９  比較回路
５１０  論理ゲート
５１１  論理ゲート
５１２  レベルシフタ
５１３  アドレスレジスタ
６０１  メモリ
６０２  データレジスタ
６０３  読み出し回路
６０４  データレジスタ
６０５  書き込み回路
６０６  ベリファイ回路
６０７  タイミング制御回路
６０８  第２書き込み回路
６０９  アドレスレジスタ
６１０  ビット線駆動回路
６１１  ワード線駆動回路
６１２  メモリセルアレイ
６１３  昇圧回路
６１４  コラムデコーダ
６１５  レベルシフタ
６１６  セレクタ
６１７  ローデコーダ
６１８  レベルシフタ
７０１  ワード線駆動回路
７０２  第２書き込み回路
７０３  行デコーダ
７０４  レベルシフタ
７０５  設定ビット
７０６  メモリセル
７０７  選択トランジスタ
７０８  プルアップ抵抗
７０９  記憶素子
７１０  論理ゲート
７１１  トランスミッションゲート
７１２  トランスミッションゲート
７１３  インバータ
８０１  書き込み回路
８０２  読み出し回路
８０３  ベリファイ回路
８０４  データレジスタ
８０５  データレジスタ
８０６  センスアンプ
９０１  アンテナ
９０２  半導体装置
９０３  整合回路
９０４  変調回路
９０５  復調回路
９０６  電源回路
９０７  位相同期回路
９０８  論理回路部
９０９  復号化回路
９１０  符号化回路
９１１  命令解析部
９１２  チェック回路
９１３  出力制御回路
９１４  メモリ制御回路
９１５  ＲＯＭ
９１６  ライトワンスメモリ
９１７  昇圧回路
１００１  メモリ
１００２  読み出し／書き込み回路
１００３  ビット線駆動回路
１００４  コラムデコーダ
１００５  レベルシフタ
１００６  セレクタ
１００７  ワード線駆動回路
１００８  ローデコーダ
１００９  レベルシフタ
１０１０  メモリセルアレイ
１０１１  メモリセル
１０１２  選択トランジスタ
１０１３  記憶素子
２５０  基板
２５１  絶縁層
２５５ａ  配線層
２５５ｂ  配線層
２５５ｃ  配線層
２５５ｄ  配線層
２５６ａ  第１の導電層
２５６ｂ  第１の導電層
２６０ａ  トランジスタ
２６０ｂ  トランジスタ
２６１  絶縁層
２６２ａ  有機化合物層
２６２ｂ  有機化合物層
２６３  第２の導電層
２６４  絶縁層
２６５ａ  記憶素子
２６５ｂ  記憶素子
２６６  基板
２６７  隔壁（絶縁層）
２６８  剥離層
２６９  絶縁層
２７０  絶縁層
２７５  基板
４００  基板
４０４  記憶素子部
４２１  回路部
４３１  アンテナ
４３１ａ  アンテナ
４３１ｂ  アンテナ
４３１ｃ  アンテナ
４３１ｄ  アンテナ
４４１  トランジスタ
４４２  トランジスタ
４４３  記憶素子
４５２  剥離層
４５３  絶縁層
４５４  絶縁層
４５５  絶縁層
４５６ａ  配線層
４５６ｂ  配線層
４５７ａ  導電層
４５７ｂ  導電層
４５７ｃ  導電層
４５７ｄ  第１の導電層
４５７ｅ  導電層
４５７ｆ  導電層
４５８  有機化合物層
４５９  第２の導電層
４６０ａ  絶縁層
４６０ｂ  絶縁層
４６０ｃ  絶縁層
４６１  絶縁層
【図１】
2007200521.tif 000003
【図２】
2007200521.tif 000004
【図３】
2007200521.tif 000005
【図４】
2007200521.tif 000006
【図５】
2007200521.tif 000007
【図６】
2007200521.tif 000008
【図７】
2007200521.tif 000009
【図８】
2007200521.tif 000010
【図９】
2007200521.tif 000011
【図１０】
2007200521.tif 000012
【図１１】
2007200521.tif 000013
【図１２】
2007200521.tif 000014
【図１３】
2007200521.tif 000015
【図１４】
2007200521.tif 000016