(57)【要約】【課題】積層膜のシミュレーションを迅速かつ高精度に実行でき、また研磨時間・研磨量の制御を精度よく実施することによってデバイス製造不良を未然に防止することが可能となる半導体デバイスの形状予測技術を提供する。【解決手段】複数の異なる材質を積層して形成された膜（例えば酸化膜５２と窒化膜５３）のＣＭＰプロセス後のデバイス表面の標高を予測するにあたり、デバイス表面を平面方向に領域分割し、この分割した各領域での研磨時間に応じた標高を一つもしくは複数の計算式に基づいて予測し、研磨の進行によりいずれかの領域において下層の材質が露出した場合には、この露出した領域の標高を計算するにあたって、計算式に含まれるパラメータをこの領域に限って変更することにより標高計算を実施する。これにより、積層膜ＣＭＰシミュレーションの計算速度の高速化と計算結果の高精度化が実現できる。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体デバイスの形状を予測する、コンピュータを用いた半導体デバイスの形状予測方法であって、
複数の異なる材質を積層して形成された膜のＣＭＰプロセス後のデバイス表面の標高を予測するにあたり、デバイス表面を平面方向に領域分割し、この分割した各領域での研磨時間に応じた標高を一つもしくは複数の計算式に基づいて予測し、研磨の進行によりいずれかの領域において下層の材質が露出した場合には、この露出した領域の標高を計算するにあたって、計算式に含まれるパラメータをこの領域に限って変更することにより標高計算を実施することを特徴とする半導体デバイスの形状予測方法。
【請求項２】
請求項１記載の半導体デバイスの形状予測方法において、
前記計算式の中にいずれかの種類の応力応答関数が含まれ、かつ下層の材質が露出した場合に、この含まれている応力応答関数のパラメータを変更することを特徴とする半導体デバイスの形状予測方法。
【請求項３】
請求項２記載の半導体デバイスの形状予測方法において、
前記応力応答関数として、実測から求めた実験式、ガウス型関数、ステップ型関数のいずれかを用いることを特徴とする半導体デバイスの形状予測方法。
【請求項４】
請求項２記載の半導体デバイスの形状予測方法において、
前記応力応答関数中に含まれるパラメータが下層の材質が露出した場合に変更されることを特徴とする半導体デバイスの形状予測方法。
【請求項５】
請求項２記載の半導体デバイスの形状予測方法において、
前記応力応答関数に応力による歪みが到達する距離を現すパラメータとして長さの次元を持つものが含まれており、かつこのパラメータが下層の材質が露出した場合に変更されることを特徴とする半導体デバイスの形状予測方法。
【請求項６】
請求項１記載の半導体デバイスの形状予測方法において、
対象とするデバイスがデバイスの上部表面から数えて１層目からＮ層目までの材質により積層されており、１層目がデバイス表面の全分割領域から研磨され除去されるまでの研磨時間Ｔ１を求めることを特徴とする半導体デバイスの形状予測方法。
【請求項７】
請求項６記載の半導体デバイスの形状予測方法において、
Ｍ（１≦Ｍ＜Ｎ）層目が研磨を開始してからデバイス表面の全分割領域から研磨され除去されるまでの研磨時間Ｔ１と、研磨を開始してからＭ＋１層目がデバイス表面の全分割領域から研磨され除去されるまでの研磨時間Ｔ２を同時に求めることを特徴とする半導体デバイスの形状予測方法。
【請求項８】
請求項７記載の半導体デバイスの形状予測方法において、
前記研磨時間Ｔ１と前記研磨時間Ｔ２を用いて、Ｔ３＝（Ｔ１＋Ｔ２）／Ｋ（Ｋは１以上の実数）なる式により時間Ｔ３を算出し、研磨時間の管理に前記時間Ｔ３を利用することを特徴とする半導体デバイスの形状予測方法。
【請求項９】
請求項８記載の半導体デバイスの形状予測方法において、
前記研磨時間Ｔ１、Ｔ２および前記時間Ｔ３における全分割領域のうち、指定した一つの分割領域の研磨量をＨ１、Ｈ２およびＨ３とし、研磨量の管理に前記研磨量Ｈ３を用いることを特徴とする半導体デバイスの形状予測方法。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体デバイスの形状予測方法において、
前記デバイスが、タンタルを含む金属、銅を含む金属、タングステンを含む金属、シリコン酸化膜、有機物を含むシリコン酸化膜、シリコン窒化膜、あるいは酸素の元素が添加されたシリコン窒化膜により積層構造が形成されていることを特徴とする半導体デバイスの形状予測方法。
【請求項１１】
半導体デバイスの形状を予測する、コンピュータを用いた半導体デバイスの形状予測システムであって、
複数の異なる材質を積層して形成された膜のＣＭＰプロセス後のデバイス表面の標高を予測するにあたり、デバイス表面を平面方向に領域分割し、この分割した各領域での研磨時間に応じた標高を一つもしくは複数の計算式に基づいて予測し、研磨の進行によりいずれかの領域において下層の材質が露出した場合には、この露出した領域の標高を計算するにあたって、計算式に含まれるパラメータをこの領域に限って変更することにより標高計算を実施し、
前記計算式の中にいずれかの種類の応力応答関数が含まれ、かつ下層の材質が露出した場合に、この含まれている応力応答関数のパラメータを変更し、
対象とするデバイスがデバイスの上部表面から数えて１層目からＮ層目までの材質により積層されており、Ｍ（１≦Ｍ＜Ｎ）層目が研磨を開始してからデバイス表面の全分割領域から研磨され除去されるまでの研磨時間Ｔ１と、研磨を開始してからＭ＋１層目がデバイス表面の全分割領域から研磨され除去されるまでの研磨時間Ｔ２を同時に求め、
前記研磨時間Ｔ１と前記研磨時間Ｔ２を用いて、Ｔ３＝（Ｔ１＋Ｔ２）／Ｋ（Ｋは１以上の実数）なる式により時間Ｔ３を算出し、研磨時間の管理に前記時間Ｔ３を利用し、
前記研磨時間Ｔ１、Ｔ２および前記時間Ｔ３における全分割領域のうち、指定した一つの分割領域の研磨量をＨ１、Ｈ２およびＨ３とし、研磨量の管理に前記研磨量Ｈ３を用いるものであり、
前記応力応答関数のパラメータを入力する手段と、各時刻における各領域の標高を算出する手段と、各領域の標高を出力および記憶する手段と、前記Ｔ１、Ｔ２、Ｔ３、Ｈ１、Ｈ２およびＨ３を出力および記憶する手段とを兼ね備えたことを特徴とする半導体デバイスの形状予測システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの形状予測技術に関し、特に、複数の異なる材質を積層して形成された膜のＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）プロセス後のデバイス表面の標高を予測する方法に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、半導体デバイスの形状予測技術としては、特許文献１〜４のような技術が挙げられる。
【０００３】
（１）特許文献１及び特許文献２では、金属配線層表面上のストッパとしてシリコン窒化膜周囲に絶縁膜を形成し、ＣＭＰされる際に、ｐＨの変化に基づいて絶縁膜の研磨を終了する方法が記載されている。
【０００４】
（２）特許文献３では、ＣＭＰ法におけるスループット向上と平坦性維持を両立させるようにシミュレーションパラメータを変更する方法について記載されている。
【０００５】
（３）特許文献４では、加工対象となる製品種が切り替わるごとに基礎式に含まれるパラメータの値をＣＭＰ装置の特性を再現するように変更する研磨方法について記載されている。
【特許文献１】特開平８−１６２４３１号公報
【特許文献２】特表２００３−５２１８１７号公報
【特許文献３】特開２００３−２５７９１５号公報
【特許文献４】特開２００３−３４７２５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上記における特許文献１〜４では、いずれも積層膜のシミュレーションを高速・高精度に実現するためのものではない。例えば、（１）特許文献１及び特許文献２に関しては終点検出を目的としており、（２）特許文献３に関してはスループット向上を目的としたシミュレーションパラメータ変更方法である。また、（３）特許文献４は、積層膜ではなく製品種が変わるたびにシミュレーションパラメータを変える方法である。このように、上記（１）〜（３）のいずれの特許文献１〜４においても、積層膜のシミュレーションを高速・高精度に実現することは不可能である。
【０００７】
そこで、本発明の目的は、以上の課題を解決し、積層膜のシミュレーションを迅速かつ高精度に実行でき、また研磨時間・研磨量の制御を精度よく実施することによってデバイス製造不良を未然に防止することが可能となる半導体デバイスの形状予測技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明は、半導体デバイスの形状を予測する、コンピュータを用いた半導体デバイスの形状予測方法であって、複数の異なる材質を積層して形成された膜のＣＭＰプロセス後のデバイス表面の標高を予測するにあたり、デバイス表面を平面方向に領域分割し、この分割した各領域での研磨時間に応じた標高を一つもしくは複数の計算式に基づいて予測し、研磨の進行によりいずれかの領域において下層の材質が露出した場合には、この露出した領域の標高を計算するにあたって、計算式に含まれるパラメータをこの領域に限って変更することにより標高計算を実施することを特徴とする。これにより、積層膜ＣＭＰシミュレーションの計算速度の高速化と計算結果の高精度化が実現できる。
【００１１】
好ましくは、前記計算式の中にいずれかの種類の応力応答関数が含まれ、かつ下層の材質が露出した場合に、この含まれている応力応答関数のパラメータを変更することを特徴とする。これにより、積層膜ＣＭＰシミュレーションの計算速度の高速化と計算結果の高精度化が実現できる。
【００１２】
好ましくは、前記応力応答関数として、実測から求めた実験式、ガウス型関数、ステップ型関数のいずれかを用いることを特徴とする。これにより、演算速度と精度の兼ね合いで適切な応力応答関数を使用して、高速化と高精度化を両立することが可能となる。
【００１３】
好ましくは、前記応力応答関数中に含まれるパラメータが下層の材質が露出した場合に変更されることを特徴とする。これにより、積層膜ＣＭＰシミュレーションの計算速度の高速化と計算結果の高精度化が実現できる。
【００１４】
好ましくは、前記応力応答関数に応力による歪みが到達する距離を現すパラメータとして長さの次元を持つものが含まれており、かつこのパラメータが下層の材質が露出した場合に変更されることを特徴とする。これにより、積層膜ＣＭＰシミュレーションの計算速度の高速化と計算結果の高精度化が実現できる。
【００１５】
好ましくは、対象とするデバイスがデバイスの上部表面から数えて１層目からＮ層目までの材質により積層されており、１層目がデバイス表面の全分割領域から研磨され除去されるまでの研磨時間Ｔ１を求めることを特徴とする。これにより、プロセス技術者による研磨終点管理がより容易に実施可能となる。
【００１６】
また、更に好ましくは、Ｍ（１≦Ｍ＜Ｎ）層目が研磨を開始してからデバイス表面の全分割領域から研磨され除去されるまでの研磨時間Ｔ１と、研磨を開始してからＭ＋１層目がデバイス表面の全分割領域から研磨され除去されるまでの研磨時間Ｔ２を同時に求めることを特徴とする。これにより、プロセス技術者による研磨終点管理がより容易に実施可能となる。
【００１７】
また、更に好ましくは、前記研磨時間Ｔ１と前記研磨時間Ｔ２を用いて、Ｔ３＝（Ｔ１＋Ｔ２）／Ｋ（Ｋは１以上の実数）なる式により時間Ｔ３を算出し、研磨時間の管理に前記時間Ｔ３を利用することを特徴とする。これにより、プロセス技術者による研磨終点管理がより容易に実施可能となる。
【００１８】
また、更に好ましくは、前記研磨時間Ｔ１、Ｔ２および前記時間Ｔ３における全分割領域のうち、指定した一つの分割領域の研磨量をＨ１、Ｈ２およびＨ３とし、研磨量の管理に前記研磨量Ｈ３を用いることを特徴とする。これにより、プロセス技術者による研磨終点管理がより容易に実施可能となる。
【００１９】
また、更に好ましくは、前記デバイスが、タンタルを含む金属、銅を含む金属、タングステンを含む金属、シリコン酸化膜、有機物を含むシリコン酸化膜、シリコン窒化膜、あるいは酸素の元素が添加されたシリコン窒化膜により積層構造が形成されていることを特徴とする。これにより、様々な材質から構成される積層膜のＣＭＰシミュレーションを高速・高精度に実施可能となる。
【００２０】
また、本発明は、半導体デバイスの形状を予測する、コンピュータを用いた半導体デバイスの形状予測システムであって、前記応力応答関数のパラメータを入力する手段と、各時刻における各領域の標高を算出する手段と、各領域の標高を出力および記憶する手段と、前記Ｔ１、Ｔ２、Ｔ３、Ｈ１、Ｈ２およびＨ３を出力および記憶する手段とを兼ね備えたことを特徴とする。これにより、一連のシミュレーションとシミュレーション結果の蓄積が容易に可能となる。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２２】
本発明によれば、積層膜のシミュレーションを迅速かつ高精度に実行でき、また研磨時間・研磨量の制御を精度よく実施することによってデバイス製造不良を未然に防止することが可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
（実施の形態１）
本発明にかかる半導体デバイスの形状予測方法における実施の形態１を、図１〜図７を用いて以下に説明する。図１はデバイスパターンの断面図（１）、図２はデバイスパターンの上面図（１）、図３はデバイスパターンの上面図（２）、図４は応力応答関数の特性図（１）、図５はデバイスパターンの断面図（２）、図６はデバイスパターンの断面図（３）、図７はデバイスパターンの上面図（３）を示す。
【００２５】
最初に、図１〜図４を用いて、ＣＭＰシミュレーションに用いられる応力応答関数について説明する。
【００２６】
まず、図１を用いて、ＣＭＰプロセスにおける研磨過程について説明する。ＣＭＰプロセスにおいては、研磨パッド１３をデバイスの凸パターン１５に押し当てて回転させ、デバイス表面上に存在する凸部分を研磨して平坦化する。酸化膜ＣＭＰプロセスの場合、凸パターン１５は、パターン１１上に堆積された酸化膜１２によって形成されている。この際、研磨パッド１３は、デバイス表面上に存在する凸パターン１５の影響を受けて変形を起こす。研磨パッド１３は、凸パターン１５に接触するが、研磨パッド１３の変形のために、注目している凸パターン１５上だけに応力が集中せずに凸パターン１５から遠方に向かってたわむ。
【００２７】
この影響を考慮したシミュレーションを実行するため、通常は、応力応答関数Ｆと呼ばれる関数によって局所的なパターン密度ρを平均化し、平均化したパターン密度ρ’を求めることが行われる。ここで、局所的なパターン密度とは単位面積あたりに存在する凸パターン１５の占める割合のことである。通常、上記単位面積は数十μｍ×数十μｍの領域が占める面積であり、本実施の形態では２５μｍ×２５μｍ（＝６２５μｍ2）である。局所パターン密度ρを求めるには、チップ（通常、１辺が数ｍｍサイズの長方形もしくは正方形。数ｍｍ：１〜１５ｍｍ程度）を上記で述べたような、例えば２５μｍ×２５μｍの領域に分割し、各分割領域での凸パターンが占める割合を求める。
【００２８】
図２及び図３に、局所パターン密度ρと局所パターン密度ρ’を平均化したものの概念図を示す。図２において、黒い部分のパターン２１は、凸パターンの局所パターン密度ρが８０％を占めていることを示す。図２を平均化処理すると、図３のようにパターン２１の輪郭がぼやけて密度の高い部分（灰色の濃い部分）と低い部分（灰色の薄い部分）の分布が発生することが分かる。このようにして、平均化パターン密度ρ’のチップ内分布を求めることができる。
【００２９】
平均化パターン密度ρ’を用いて、研磨時間に対してどのように研磨が進行していくかを表す式については、現在までに多くの論文（例えば、Ｔａｂｅｒ  Ｈ．Ｓｍｉｔｈ，Ｓｉｍｏｎ  Ｊ．Ｆａｎｇ，Ｄｕａｎｅ  Ｓ．Ｂｏｎｉｎｇ，Ｇｒｅｇ  Ｂ．Ｓｈｉｎｎ，  ａｎｄ  Ｊｅｒｒｙ  Ａ．Ｓｔｅｆａｎｉ，“Ａ  ＣＭＰ  Ｍｏｄｅｌ  Ｃｏｍｂｉｎｉｎｇ  Ｄｅｎｓｉｔｙ  ａｎｄ  Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｃｉｅｓ，”１９９９  Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ  ｆｏｒ  ＵＬＳＩ  Ｍｕｌｔｉｌｅｖｅｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ  Ｃｏｎｆｅｒｅｎｃｅ（ＣＭＰ−ＭＩＣ），Ｓａｎｔａ  Ｃｌａｒａ，Ｆｅｂ．１９９９．など）が発表されているので、ここでは詳述しない。
【００３０】
上記までに述べたとおり、通常のＣＭＰシミュレーション方法では、応力応答関数Ｆによりチップのパターン密度を平均化処理して得られた結果を特定の式を用いて研磨速度の算出に利用する。応力応答関数Ｆは、注目している箇所からの距離ｒに対する関数であり、例えば図４のような距離と関数値の関係を持っている。応力応答関数の特性は、距離に関係したパラメータによって定義されている。ここで、応力応答関数がガウス型関数で表されていれば、Ｆの表式は次のようになる。
【００３１】
Ｆ（ｒ）＝Ａｅｘｐ（−２ｒ2／Ｂ2）
ここで、Ａは定数（通常１．０）、Ｂはパラメータ［ｍｍ］、ｒは距離［ｍｍ］である。Ｆの距離ｒに対する特性は、距離の次元を持つパラメータＢによって決定される。Ｂの値が大きいほど、関数はｒの増大に対して緩やかに減衰する。例えば、図４のようにＢ＝２ｍｍの場合とＢ＝０．２ｍｍの場合を比較すると、Ｂ＝２ｍｍの場合の方が緩やかに減衰する。この結果、図３における平均化された密度ρ’の分布は、Ｂ＝０．２ｍｍの場合よりＢ＝２ｍｍの方がより広く広がる。
【００３２】
上記では、研磨対象を酸化膜だけの単一層として説明しているが、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ、素子分離溝）などを研磨するＣＭＰ工程の場合には、図５のようにＳｉ基板５１上の複数の層（酸化膜５２と窒化膜５３）を研磨することになる。図５では、研磨前の段階では酸化膜５２が露出しており、これに研磨パッドが接触することにより酸化膜５２だけが研磨される。しかし、次第に研磨が進むに従い、窒化膜５３が露出して、場所によっては窒化膜５３の研磨が進行する。
【００３３】
シミュレーション上では、図６のように領域分割を行っている。図６における６１と６２はメッシュ境界線である。また、メッシュ境界線６１、６２によって分割されたメッシュが６１１と６２１である。メッシュ６１１においては酸化膜５２が残っており、メッシュ６２１においては窒化膜５３が露出している。一つのメッシュの中で窒化膜５３が露出している部分と酸化膜５２が残っている部分が共存する場合には、その比率に応じて、窒化膜５３が残っているメッシュと判定するか、酸化膜５２が残っているメッシュと判定するかを決定する。
【００３４】
判定基準は、解析条件に応じて自由に変更してよいが、本実施の形態では酸化膜５２が残っている領域が５０％以上の時に当該メッシュを酸化膜５２が残っているメッシュとして判定し、酸化膜５２が残っている領域が５０％未満の時に当該メッシュを窒化膜５３が露出したメッシュとして判定する。この基準により判定を実施すれば、研磨時間が長くなるに従い、窒化膜５３が露出しているメッシュがチップ全体で増えていくことになる。これを表したものが図７である。
【００３５】
図７（１）では、ｘ［ｍｍ］×ｙ［ｍｍ］の大きさの半導体チップ（研磨前）をメッシュ分割したものを表している。研磨前であるため、図７（１）では酸化膜が残っているメッシュ７１（白いメッシュ）だけで構成されている。研磨が進むに従い、図７（２）、図７（３）のように次第に窒化膜が露出したメッシュ７２が広がっていく。このような状況をシミュレーションする際に、本実施の形態では、酸化膜が残っているメッシュ７１について図４におけるＢの値を２ｍｍとし、窒化膜が露出したメッシュ７２においてＢの値を０．２ｍｍとする。Ｂの値の大きさが大きいほど、柔かいものを削っている状態に相当する。通常、酸化膜は窒化膜に比較して柔かいために上記のような取り扱いを実施する。
【００３６】
以上のような取り扱いにより、ＳＴＩのＣＭＰシミュレーションを実施した結果、実測との誤差はプラスマイナス１５ｎｍ以内、市販のパーソナルコンピュータを用いての計算時間は１０ｍｍ角のシステムＬＳＩを対象とした場合で１分以内であった。
【００３７】
以上のように、本実施の形態によれば、異なる複数の層（本実施の形態では２層の例）の研磨シミュレーションを応力応答関数のパラメータをメッシュごとに変えて実施する。これにより、複数層の研磨シミュレーションを高速・高精度かつ簡素に実行することが可能となる。すなわち、積層膜ＣＭＰシミュレーションの計算速度の高速化と計算結果の高精度化が実現できる。
【００３８】
（実施の形態２）
本発明にかかる半導体デバイスの形状予測方法における実施の形態２を、図８を用いて以下に説明する。図８は応力応答関数の特性図（２）を示す。
【００３９】
上記実施の形態１では、図４に示したガウス型関数を利用したが、シミュレーションする対象によって図８に示すようなステップ型関数を用いてもよい。また、実測から求めた実験式などを用いても同様の効果を得ることが可能となる。すなわち、演算速度と精度の兼ね合いで適切な応力応答関数を使用して、高速化と高精度化を両立することが可能となる。
【００４０】
（実施の形態３）
本発明にかかる半導体デバイスの形状予測方法における実施の形態３を、以下に説明する。
【００４１】
上記実施の形態１では、対象層が酸化膜と窒化膜であったが、２層以上の場合でも同様のシミュレーションが可能である。例えば、１層目が銅、２層目が窒化タンタル、３層目が炭素を含むシリコン酸化膜というような構成でも同様の効果を得ることが可能となる。すなわち、タンタルを含む金属、銅を含む金属、タングステンを含む金属、シリコン酸化膜、有機物を含むシリコン酸化膜、シリコン窒化膜、あるいは酸素の元素が添加されたシリコン窒化膜などにより積層構造が形成されている場合でも、様々な材質から構成される積層膜のＣＭＰシミュレーションを高速・高精度に実施可能となる。
【００４２】
（実施の形態４）
本発明にかかる半導体デバイスの形状予測方法における実施の形態４を、図９を用いて以下に説明する。図９はデバイスパターンの上面図（４）を示す。
【００４３】
本実施の形態では、ＳＴＩプロセスで形成された膜のＣＭＰ研磨を対象とする。図９において、図９（１）は研磨前の段階であり、チップ全領域が酸化膜が占めるメッシュ９１によって覆われている。図９（１）における研磨開始段階での時刻をＴ＝０とする。研磨が進行するに従い、図９（２）のように窒化膜が露出するメッシュ９２が現れる。この時刻ＴをＴ＝Ｔ１とする。更に研磨が進行すると、図９（３）のようにチップ全領域で窒化膜が露出する。
【００４４】
更に研磨が進行すると、図９（４）、図９（５）のように、やがて窒化膜が研磨されて窒化膜の下層にある下地膜が露出するメッシュ９３が現れる。Ｔ＝０からカウントしたとき、下地膜が露出する瞬間の時刻をＴ２とする。上記のようにして、酸化膜が除去されるまでの時間Ｔ１および下地膜が露出されるまでの時間Ｔ２を求めることができる。以上までに述べたＴ１およびＴ２は全てシミュレーションによって求める。
【００４５】
通常、ＳＴＩ研磨工程で酸化膜残りが生じると、後の工程で不具合を生じることがある。また、窒化膜が除去されて下地が研磨されると、後の工程で形成されるＭＯＳデバイスの動作に悪影響を与える。そこで、最適な研磨時間を予め、シミュレーションによって予測しておけば、上記に述べた不良誘発原因を回避することが可能である。そこで、最適研磨時間Ｔ３をＴ３＝（Ｔ１＋Ｔ２）／２として求め、上記研磨時間を実際の研磨プロセスに適用すれば、過剰な削れ過ぎや酸化膜の残りを防止することが可能となる。これにより、プロセス技術者による研磨終点管理がより容易に実施可能となる。
【００４６】
以上のように、本実施の形態によれば、最適な研磨時間を予測することにより研磨に起因する不良を回避することが可能となる。すなわち、シミュレーション結果を実際のプロセスに反映させることにより、研磨不良の抑制が可能となる。
【００４７】
（実施の形態５）
本発明にかかる半導体デバイスの形状予測方法における実施の形態５を、以下に説明する。
【００４８】
上記実施の形態４において、最適研磨時間を算出する際に、Ｔ３＝（Ｔ１＋Ｔ２）／２として求めたが、Ｔ３＝（Ｔ１＋Ｔ２）／Ｋとして、任意の実数値のＫ（Ｋ≧１）を用いてもよい。この場合、最適なＫの値は、実験とシミュレーションを比較して決定することになる。よって、本実施の形態においても、上記実施の形態４と同様の効果が期待できる。
【００４９】
（実施の形態６）
本発明にかかる半導体デバイスの形状予測方法における実施の形態６を、以下に説明する。
【００５０】
上記実施の形態４においては、複数層からなる研磨対象としてＳＴＩを用いたが、更に複数の多層構造からなる膜の研磨に適用しても同様の効果を得ることが可能となる。この場合、Ｍ（１≦Ｍ＜Ｎ）層目の研磨を開始してからデバイス表面全領域から研磨され除去されるまでの研磨時間Ｔ１と、研磨を開始してからＭ＋１層目がデバイス表面の全分割領域から研磨され除去されるまでの研磨時間Ｔ２を求めて、最適研磨時間Ｔ３をＴ３＝（Ｔ１＋Ｔ２）／Ｋとして求めることになる。
【００５１】
（実施の形態７）
本発明にかかる半導体デバイスの形状予測方法における実施の形態７を、以下に説明する。
【００５２】
上記実施の形態４〜６では、研磨時間Ｔ１、Ｔ２、Ｔ３を求めたが、本実施の形態ではチップ内の特定のメッシュＺ（ｉｘ，ｉｙ）（ｉｘ，ｉｙはｘ方向へのメッシュ番号、ｉｙはｙ方向へのメッシュ番号）を予め指定しておき、上記研磨時間Ｔ１、Ｔ２、Ｔ３で研磨した際にメッシュＺ（ｉｘ，ｉｙ）における研磨量をＨ１、Ｈ２およびＨ３とする。ＣＭＰ研磨プロセスでは、膜厚を測定するための特別なパターンをチップ内の特定の場所に用意しておき、このパターンの研磨量によって研磨終点に到達したかどうかを判定することがある。このような終点判定方法に対応するためには、研磨時間ではなく、研磨量で判定を実施することが必要である。上記に述べたＨ３を最適研磨量として設定し、実際に研磨を実行する際に、メッシュＺ（ｉｘ，ｉｙ）に相当する位置の研磨量がＨ３になるよう制御することにより、過剰な研磨や研磨残りを防止することができる。
【００５３】
以上のように、本実施の形態によれば、シミュレーション結果を実際のプロセスに反映させることにより、研磨不良の抑制が可能となる。
【００５４】
（実施の形態８）
本発明にかかる半導体デバイスの形状予測方法における実施の形態８を、図１０を用いて以下に説明する。図１０は研磨時間・研磨量予測システムの構成図を示す。
【００５５】
上記実施の形態１〜７における半導体デバイスの形状予測方法は、コンピュータを用いた研磨時間・研磨量予測システム（形状予測システム）で実現され、本実施の形態においては、この研磨時間・研磨量予測システムの一例を説明する。
【００５６】
本実施の形態における研磨時間・研磨量予測システムは、図１０に示すように、信号線１０１、１０２、１０３および１０４、入出力端末１３１、計算サーバ１３２、データサーバ１３４およびＣＭＰ装置１３３から構成される。入出力端末１３１は、応力応答関数のパラメータを入力する手段、各領域の標高を出力する手段、前記Ｔ１、Ｔ２、Ｔ３、Ｈ１、Ｈ２およびＨ３を出力する手段などを備えている。計算機サーバ１３２は、各時刻における各領域の標高を算出する手段などを備えている。データサーバ１３４は、各領域の標高を記憶する手段と、前記Ｔ１、Ｔ２、Ｔ３、Ｈ１、Ｈ２およびＨ３を記憶する手段などを備えている。
【００５７】
入出力端末１３１から、研磨対象とする製品チップと応力応答関数Ｆの種類を指定すると、データサーバ１３４から研磨条件および堆積した膜の種類、研磨対象とする製品チップの設計データ（通常はＧＤＳＩＩと呼ばれるフォーマットで格納）が計算サーバ１３２に転送される。計算サーバ１３２は、ＣＭＰ研磨シミュレーションを実行して上記実施の形態までに述べたＴ１、Ｔ２、Ｔ３、Ｈ１、Ｈ２およびＨ３を算出する。この結果はデータサーバ１３４に蓄積され、また入出力端末１３１に表示される。
【００５８】
同時に、信号線１０４を通じて外部ネットワークへ出力され、各生産拠点にデータが転送される。また、Ｔ１、Ｔ２、Ｔ３、Ｈ１、Ｈ２およびＨ３の結果が分かり次第、自動的にＣＭＰ装置１３３を駆動して、必要な研磨時間もしくは研磨量だけ研磨を実行する。上記のＣＭＰ装置１３３の駆動に関しては、自動着工ではなく、入出力端末１３１から指示によって実行してもよい。
【００５９】
以上のようなシステムを構成することにより、一連のシミュレーションとシミュレーション結果の蓄積を容易にして、迅速なシミュレーションの実行と、この結果に応じた適正な研磨時間・研磨量のコントロールが可能となり、製品不良の発生を回避することが可能となる。すなわち、複数層からなるデバイスのＣＭＰ研磨シミュレーションを実行するにあたり、各層ごとに異なるパラメータを持つ応力応答関数を用い、シミュレーションした結果から最適な研磨時間および研磨量を求め、実際のＣＭＰプロセスの研磨終点管理に利用することにより、積層膜の研磨シミュレーションを迅速かつ高精度に実行でき、また研磨時間・研磨量の制御を精度よく実施することによってデバイス製造不良を未然に防止することが可能となる。
【００６０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６１】
本発明は、半導体デバイスの形状予測技術に関し、特に、複数の異なる材質を積層して形成された膜のＣＭＰプロセス後のデバイス表面の標高を予測する方法に適用して有効である。
【図面の簡単な説明】
【００６２】
【図１】本発明にかかる半導体デバイスの形状予測方法における実施の形態１において、デバイスパターンを示す断面図（１）である。
【図２】本発明にかかる半導体デバイスの形状予測方法における実施の形態１において、デバイスパターンを示す上面図（１）である。
【図３】本発明にかかる半導体デバイスの形状予測方法における実施の形態１において、デバイスパターンを示す上面図（２）である。
【図４】本発明にかかる半導体デバイスの形状予測方法における実施の形態１において、応力応答関数を示す特性図（１）である。
【図５】本発明にかかる半導体デバイスの形状予測方法における実施の形態１において、デバイスパターンを示す断面図（２）である。
【図６】本発明にかかる半導体デバイスの形状予測方法における実施の形態１において、デバイスパターンを示す断面図（３）である。
【図７】本発明にかかる半導体デバイスの形状予測方法における実施の形態１において、デバイスパターンを示す上面図（３）である。
【図８】本発明にかかる半導体デバイスの形状予測方法における実施の形態２において、応力応答関数を示す特性図（２）である。
【図９】本発明にかかる半導体デバイスの形状予測方法における実施の形態４において、デバイスパターンを示す上面図（４）である。
【図１０】本発明にかかる半導体デバイスの形状予測方法における実施の形態８において、研磨時間・研磨量予測システムを示す構成図である。
【符号の説明】
【００６３】
１１…パターン、１２…酸化膜、１３…研磨パッド、１５…凸パターン、２１…パターン、５１…Ｓｉ基板、５２…酸化膜、５３…窒化膜、６１…メッシュ境界線、６２…メッシュ境界線、６１１…分割されたメッシュ、６２１…分割されたメッシュ、７１…酸化膜が残っているメッシュ、７２…窒化膜が露出したメッシュ、９１…酸化膜が占めるメッシュ、９２…窒化膜が露出するメッシュ、９３…下地膜が露出するメッシュ、１０１〜１０４…信号線、１３１…入出力端末、１３２…計算サーバ、１３３…ＣＭＰ装置、１３４…データサーバ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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