(57)【要約】【課題】  歩留まりを低下することなく且つ安価に膜厚の異なる金属化合物膜を形成可能な半導体装置の製造方法を提供する。【解決手段】  複数のストライプ状の素子分離絶縁膜を最上部が基板１０の表面より高くなるように基板１０に埋め込み素子分離絶縁膜で挟まれた基板１０の表面を第１の方向に測って互いに異なる幅を有する第１及び第２の素子領域として定義する工程と、第１の方向に沿って延伸するようにゲート電極１５１，１５ｘを形成する工程と、第１及び第２の素子領域に第１の方向と直交する方向にゲート電極１５１，１５ｘを挟んでソース領域１３１，１３ｘ及びドレイン領域１４１，１４ｘを形成する工程と、第１の方向に平行な面において基板１０表面に対して斜め方向から金属膜を堆積する工程と、熱処理により金属化合物膜１７１，１７ｘ，１８１，１８ｘを形成する工程とを含む。【選択図】      図２
2007019178.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域及びドレイン領域上に金属化合物膜が形成された第１のトランジスタを有するＳＲＡＭ部と、
前記ＳＲＡＭ部と同一基板に形成され、前記ＳＲＡＭ部の金属化合物膜よりも厚い金属化合物膜がソース領域及びドレイン領域上に形成された第２のトランジスタを有するロジック部
とを備える半導体装置。
【請求項２】
複数のストライプ状の素子分離絶縁膜を最上部が基板の表面より高くなるように前記基板に埋め込み、且つこれにより前記素子分離絶縁膜で挟まれた前記基板の表面を、第１の方向に測って、互いに異なる幅を有する第１及び第２の素子領域として、それぞれ定義する工程と、
前記第１の方向に沿って延伸するように、前記第１及び第２の素子領域にゲート電極をそれぞれ形成する工程と、
前記第１及び第２の素子領域に、前記第１の方向と直交する方向に前記ゲート電極を挟んでソース領域及びドレイン領域をそれぞれ形成する工程と、
前記第１の方向に平行な面において、前記基板表面に対して斜め方向から、前記ソース領域及びドレイン領域上に金属膜を堆積する工程と、
熱処理により、前記基板と前記金属膜とを反応させ、前記ソース領域及びドレイン領域の上部に前記反応による金属化合物膜をそれぞれ形成する工程
とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記第１の素子領域の前記幅を前記第２の素子領域より狭く定義し、
前記幅の差により、前記第１の素子領域の金属膜を前記第２の素子領域よりも薄く堆積することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記熱処理は、前記第１及び第２の素子領域のそれぞれに対して互いに異なる熱処理条件を用いることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記金属膜の堆積は、前記ゲート電極上に前記金属膜を更に堆積し、
前記熱処理は、前記第１及び第２の素子領域のゲート電極と前記金属膜とを反応させ、前記第１及び第２の素子領域のゲート電極上に前記ゲート電極との反応による金属化合物膜を、前記第１及び第２の素子領域のソース領域及びドレイン領域上の金属化合物膜よりも厚く形成することを特徴とする請求項２〜４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サリサイド技術を用いた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来のサリサイド工程では、ＭＯＳトランジスタのソース・ドレイン領域をイオン注入と活性化アニールにより形成した後、チタン（Ｔｉ）、コバルト（Ｃｏ）又はニッケル（Ｎｉ）又は白金（Ｐｔ）等の金属膜をスパッタリング法等により素子領域全面に堆積させ、その後の熱処理により素子領域上ならびにゲート電極上に金属化合物膜を形成する（例えば、特許文献１参照。）。
【０００３】
金属化合物膜の膜厚を厚くすると寄生抵抗を低減できるが、金属化合物膜が接合界面から拡がる空乏層と接するためリーク電流が増大する傾向にある。逆に金属化合物膜の膜厚を薄膜化するとリーク電流を低減できるが、金属化合物膜を形成した後の熱工程により金属化合物膜が凝集し抵抗値が増大するというトレードオフの関係にある。
【０００４】
素子の微細化と共に、チップに集積されるメモリの容量は増大傾向にある。通常集積される大容量メモリはＳＲＡＭであり、ＳＲＡＭのメモリセルを構成するＭＯＳトランジスタの素子領域幅（チャネル幅）は最小線幅に近く、接合リーク電流が増大してきている。ＬＳＩの総リーク電流に占めるＳＲＡＭの割合は増大傾向にあり、メモリセル領域（メモリセル部）の接合リーク電流を低減するのは急務である。このため、メモリセル領域のＭＯＳトランジスタにおいては、接合リーク電流の観点から、素子領域上に形成される金属化合物膜の膜厚を薄くすることが望まれる。
【０００５】
一方、周辺回路領域（ロジック部）に使用されるＭＯＳＦＥＴのチャネル幅には種々のサイズがあるが、外部との信号をやり取りする回路では、比較的大きなチャネル幅が使用される。このようなＭＯＳトランジスタにおいては、電流駆動能力を高めるために寄生抵抗の低減が重要である。寄生抵抗を低減するために、金属化合物膜の膜厚を厚く形成することが望まれる。
【０００６】
従来のＬＳＩ並びにサリサイド形成方法では、膜厚が１種類の金属化合物膜しか形成できない。このため、メモリセル領域におけるリーク電流を低減させるために金属化合物膜の膜厚を薄くして周辺回路領域のトランジスタの性能を犠牲にするか、性能を優先して金属化合物膜の膜厚を厚くして、メモリセル領域のリーク電流を許容するかの選択しかできなかった。
【０００７】
また、メモリセル領域及び周辺回路領域に対して個々にサリサイド工程を実施する方法も考えられる。この場合、サリサイド工程が２度必要であり、またメモリセル領域及び周辺回路領域のうちサリサイド工程を行わない一方には保護膜を形成する工程も必要である。したがって、工程の複雑化のために、歩留まりの低下を招き、安価に提供することも出来なかった。
【特許文献１】特開２００１−１２７２７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、歩留まりを低下することなく且つ安価に膜厚の異なる金属化合物膜を形成可能な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本願発明の一態様によれば、（イ）ソース領域及びドレイン領域上に金属化合物膜が形成された第１のトランジスタを有するＳＲＡＭ部と、（ロ）ＳＲＡＭ部と同一基板に形成され、ＳＲＡＭ部の金属化合物膜よりも厚い金属化合物膜がソース領域及びドレイン領域上に形成された第２のトランジスタを有するロジック部を備える半導体装置が提供される。
【００１０】
本願発明の他の態様によれば、（イ）複数のストライプ状の素子分離絶縁膜を最上部が基板の表面より高くなるように基板に埋め込み、且つこれにより素子分離絶縁膜で挟まれた基板の表面を、第１の方向に測って、互いに異なる幅を有する第１及び第２の素子領域として、それぞれ定義する工程と、（ロ）第１の方向に沿って延伸するように、第１及び第２の素子領域にゲート電極をそれぞれ形成する工程と、（ハ）第１及び第２の素子領域に、第１の方向と直交する方向にゲート電極を挟んでソース領域及びドレイン領域をそれぞれ形成する工程と、（ニ）第１の方向に平行な面において、基板表面に対して斜め方向から、ソース領域及びドレイン領域上に金属膜を堆積する工程と、（ホ）熱処理により、基板と金属膜とを反応させ、ソース領域及びドレイン領域の上部に反応による金属化合物膜をそれぞれ形成する工程とを含む半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、歩留まりを低下することなく且つ安価に膜厚の異なる金属化合物膜を形成可能な半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
本発明の実施の形態に係る半導体装置は、図１に示すように、命令を実行するロジック部であるプロセッサコア領域１、複数のメモリセルを有するメモリセル領域２〜４、外部との信号をやり取りするロジック部である周辺回路領域５、及び入出力部分であるＩ／Ｏ領域６を備える。メモリセル領域２は、例えばＳＲＡＭで構成される。本発明の実施の形態では、メモリセル領域２のメモリセルを構成する絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）と、周辺回路領域（ＳＲＡＭ部）５を構成するＭＩＳＦＥＴについて説明する。
【００１４】
メモリセル領域２は、ソース領域１３１及びドレイン領域１４１上に金属化合物膜１７１，１８１が形成されたＭＩＳＦＥＴ（第１のトランジスタ）を有する。メモリセル領域２のＭＩＳＦＥＴは、図２に示すように、基板１０の上部に互いに離間したｎ-型の半導体領域（エクステンション領域）１１１，１２１と、基板１０の上部にエクステンション領域１１１，１２１を挟むように配置されたｎ＋型の半導体領域（ソース領域）１３１及びｎ＋型の半導体領域（ドレイン領域）１４１と、エクステンション領域１１１，１２１に挟まれたチャネル領域上に図示を省略したゲート絶縁膜１０１を介して配置されたゲート電極１５１を備える。
【００１５】
一方、周辺回路領域５は、メモリセル領域２と同一基板１０に形成され、メモリセル領域２の金属化合物膜１７１，１８１よりも厚い金属化合物膜１７ｘ，１８ｘがソース領域１３ｘ及びドレイン領域１４ｘ上に形成されたＭＩＳＦＥＴ（第２のトランジスタ）を有する。周辺回路領域５のＭＩＳＦＥＴは、基板１０の上部に互いに離間したｎ-型の半導体領域（エクステンション領域）１１ｘ，１２ｘと、基板１０の上部にエクステンション領域１１ｘ，１２ｘを挟むように配置されたｎ+型の半導体領域（ソース領域）１３ｘ及びｎ+型の半導体領域（ドレイン領域）１４ｘと、エクステンション領域１１ｘ，１２ｘに挟まれたチャネル領域上にゲート絶縁膜１０１を介して配置されたゲート電極１５ｘを備える。
【００１６】
メモリセル領域２及び周辺回路領域５のそれぞれのＭＩＳＦＥＴにおいて、エクステンション領域１１１，１１ｘ，１２１，１２ｘは、ソース領域１３１，１３ｘ及びドレイン領域１４１，１４ｘに対して、比較的浅く形成され且つ不純物密度が低い領域である。エクステンション領域１１１，１１ｘ，１２１，１２ｘを形成して、ライトリー・ドープト・ドレイン（ＬＤＤ）構造とすることで、ＭＩＳＦＥＴの特性向上を図っている。
【００１７】
ゲート電極１５１の側壁には、側壁絶縁膜１６ａ，１６ｂが配置されている。ゲート電極１５ｘの側壁には、側壁絶縁膜１６ｃ，１６ｄが配置されている。側壁絶縁膜１６ａ，１６ｂ，１６ｃ，１６ｄの材料としては、例えばシリコン酸化膜（ＳｉＯ2膜）やシリコン窒化膜（Ｓｉ3Ｎ4膜）等が使用可能である。ゲート絶縁膜１０１の材料としては、ＭＯＳＦＥＴで使用されるシリコン酸化膜（ＳｉＯ2膜）の他にも、窒化シリコン（Ｓｉ3Ｎ4）、酸化タンタル（Ｔａ2Ｏ5）、酸化チタン（ＴｉＯ2）、アルミナ（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）、及びハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ)等が使用可能である。
【００１８】
金属化合物膜１７１，１７ｘ，１８１，１８ｘ，１９１，１９ｘの種類としては、例えば基板１０の材料がシリコン（Ｓｉ）である場合には、コバルトシリサイド（ＣｏＳｉ2）、チタニウムシリサイド（ＴｉＳｉ2）、白金シリサイド（ＰｔＳｉ2）、タングステンシリサイド（ＷＳｉ2）、ニッケルシリサイド（ＮｉＳｉ2）等のシリサイドが使用可能である。
【００１９】
ソース領域１３１及びドレイン領域１４１の上部には、金属化合物膜１７１，１８１がそれぞれ形成され、ゲート電極１５１の上部には金属化合物膜１９１が形成されている。ゲート電極１５１がポリシリコン等のＳｉを含む材料の場合はシリサイドを形成することによりサリサイド構造をなしている。ソース領域１３ｘ及びドレイン領域１４ｘの上部には、金属化合物膜１７ｘ，１８ｘがそれぞれ形成され、ゲート電極１５ｘの上部には金属化合物膜１９ｘが形成されている。ゲート電極１５ｘがポリシリコン等のＳｉを含む材料の場合はシリサイドを形成することによりサリサイド構造をなしている。サリサイド構造は、ゲート電極１５１，１５ｘやソース領域１３１及びドレイン領域１４１のコンタクト部の寄生抵抗を低減するのに有効である。
【００２０】
ここで、メモリセル領域２の金属化合物膜１７１，１８１の膜厚Ｔs1が、周辺回路領域５の金属化合物膜１７ｘ，１８ｘの膜厚Ｔs2よりも薄い。メモリセル領域２では、トランジスタの接合リーク電流を低減するために、金属化合物膜１７１，１８１の膜厚Ｔs1を薄くすることが好ましい。金属化合物膜１７１，１８１の膜厚Ｔs1は、例えば２〜２０ｎｍであり、好ましくは２〜１５ｎｍ程度である。
【００２１】
一方、周辺回路領域５では、寄生抵抗の低減が重要であるので、金属化合物膜１７ｘ，１８ｘの膜厚Ｔs2も厚く形成することが好ましい。金属化合物膜１７ｘ，１８ｘの膜厚Ｔs2は、例えば５〜３０ｎｍであり、好ましくは８〜２５ｎｍ程度である。
【００２２】
メモリセル領域２のゲート電極１５１上の金属化合物膜１９１の膜厚Ｔs3は、金属化合物膜１７１，１８１の膜厚Ｔs1よりも厚い。周辺回路領域５のゲート電極１５ｘの金属化合物膜１９ｘの膜厚Ｔs4は、金属化合物膜１７ｘ，１８ｘの膜厚Ｔs2よりも厚い。金属化合物膜１９１の膜厚Ｔs3と、金属化合物膜１９ｘの膜厚Ｔs4は略等しく、例えば１０〜４０ｎｍである。
【００２３】
図３〜図４に示すように、メモリセル領域２のＭＩＳＦＥＴ及び周辺回路領域５のＭＩＳＦＥＴは同一基板１０上に形成され、素子分離絶縁膜（ＳＴＩ）２０により隣接する素子と分離されている。メモリセル領域２では、素子領域（以下、「第１の素子領域」という。）が周期的に複数配置されている。第１の素子領域上には、周期方向（以下、「第１の方向」という。）にゲート電極１５１が延伸している。第１の方向の第１の素子領域の幅Ｗ1は、周辺回路領域５の素子領域（以下、「第２の素子領域」という。）の幅Ｗ2よりも狭い。第１の素子領域の幅Ｗ1は、例えば０．０１〜０．３μｍであり、第２の素子領域の幅Ｗ2は、例えば０．１〜１０μｍである。
【００２４】
メモリセル領域２の第１の素子領域の、基板１０表面から素子分離絶縁膜２０の底部までの深さＤ1と、周辺回路領域５の第２の素子領域の、基板１０表面から素子分離絶縁膜２０の底部までの深さＤ2は互いに略等しい。素子分離絶縁膜２０の深さＤ1，Ｄ2は、例えば２００〜５００ｎｍである。
【００２５】
図１に示した半導体装置によれば、メモリセル領域２の金属化合物膜１７１，１８１の膜厚Ｔs1が、周辺回路領域５の金属化合物膜１７ｘ，１８ｘの膜厚Ｔs2と比較して相対的に薄いので、接合リーク電流を低減することが要求されるメモリセル領域２では接合リーク電流を低減することができる。
【００２６】
また、周辺回路領域５の金属化合物膜１７ｘ，１８ｘの膜厚Ｔs2が、メモリセル領域２の金属化合物膜１７１，１８１の膜厚Ｔs1と比較して相対的に厚いので高い電流駆動能力が要求される周辺回路領域５では、低抵抗化によりトランジスタの電流駆動能力を高めることができる。即ち、低接合リーク電流が要求されるトランジスタの接合リーク電流の低減と、高い電流駆動能力が要求されるトランジスタの低抵抗化による性能の向上を両立することができる。
【００２７】
次に、本発明の実施の形態に係る半導体装置の製造方法を図６〜図１５を用いて説明する。なお、以下に述べる半導体装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００２８】
（イ）まず、図６に示すようにＳｉ基板等の基板１０を用意する。基板１０上にレジスト膜を塗布し、リソグラフィ技術を用いてレジスト膜をパターニングする。パターニングされたレジスト膜をマスクとして反応性イオンエッチング（ＲＩＥ）等により基板１０表面から所定の深さまで選択的に除去する。残存したレジスト膜はレジストリムーバ等を用いて除去される。この結果、図７に示すように、複数の溝部２２が形成される。
【００２９】
（ロ）引き続き、図８に示すように化学気相成長（ＣＶＤ）法等により全面にＳｉＯ2膜等の素子分離絶縁膜２０を堆積する。その後、化学的機械研磨（ＣＭＰ）法等により平坦化させて、図９に示すように複数のストライプ状の素子分離絶縁膜２０を、最上部が基板１０の表面より高くなるように基板１０に埋め込む。これにより、メモリセル領域２において素子分離絶縁膜２０で挟まれた、第１の方向に測って幅Ｗ1を有する基板１０の表面を、「第１の素子領域」として定義する。一方、周辺回路領域５において素子分離絶縁膜２０で挟まれた、第１の方向に測って第１の素子領域の幅Ｗ1より広い幅Ｗ2を有する基板１０の表面を、「第２の素子領域」として定義する。
【００３０】
（ハ）次に、熱酸化等により、基板１０上にＳｉＯ2膜等のゲート絶縁膜を堆積する（図示省略）。そして、減圧化学気相成長（ＬＰＣＶＤ）法等により、ゲート絶縁膜上にゲート電極となる多結晶Ｓｉ膜を堆積する。引き続き、多結晶Ｓｉ膜の表面にレジスト膜を塗布し、リソグラフィ技術を用いてレジスト膜をパターニングする。パターニングされたレジスト膜をマスクとしてＲＩＥ等により多結晶Ｓｉ膜及びゲート絶縁膜の一部を選択的に除去する。残存したレジスト膜はレジストリムーバ等を用いて除去される。この結果、図１１に示すように第１及び第２の素子領域上に多結晶Ｓｉ膜からなるゲート電極１５１，１５ｘのパターン及びゲート絶縁膜１０１のパターンが第１の方向に沿って延伸するように形成される。
【００３１】
（ニ）次に、ゲート電極１５１，１５ｘをマスクとして基板１０に砒素（Ａｓ）イオン等のｎ型不純物イオンを注入する。残存したレジスト膜はレジストリムーバ等を用いて除去される。その後、ＲＴＰを用いて不純物イオンを活性化させる。この結果、図１１に示すように、メモリセル領域２及び周辺回路領域５のそれぞれにおいて、第１の方向に直交する方向（以下、「第２の方向」という。）にゲート電極１５１，１５ｘを挟んで、第１及び第２の素子領域に不純物がドープされたエクステンション領域１１１，１２１及びエクステンション領域１１ｘ，１２ｘが形成される。
【００３２】
（ホ）次に、ＬＰＣＶＤ法を使用し、基板１０及びゲート電極１５１，１５ｘ表面にＳｉＯ2膜等の絶縁膜を堆積する。引き続き、ゲート電極１５１，１５ｘの側壁に平行な指向性を有したＲＩＥ等の指向性エッチングにより、絶縁膜を選択的に除去する。この結果、図１２に示すようにゲート電極１５１，１５ｘの上面を露出して、ゲート電極１５１の側壁に側壁絶縁膜１６ａ，１６ｂ、ゲート電極１５ｘの側壁に側壁絶縁膜１６ｃ，１６ｄをそれぞれ形成する。
【００３３】
（ヘ）次に、レジスト膜を塗布してパターニングし、ゲート電極１５１，１５ｘ、側壁絶縁膜１６ａ，１６ｂ，１６ｃ，１６ｄをマスクとして用いて基板１０に燐（Ｐ）イオン等のｎ型不純物を打ち込む。残存したレジスト膜はレジストリムーバ等を用いて除去される。その後、ＲＴＰにより不純物イオンを活性化させる。この結果、図１３に示すようにメモリセル領域２においては第２の方向にゲート電極１５１を挟んで、基板１０の上部にエクステンション領域１１１，１２１を挟むように、エクステンション領域１１１，１２１よりも不純物密度の高いソース領域１３１及びドレイン領域１４１が自己整合的に形成される。周辺回路領域５においては第２の方向にゲート電極１５ｘを挟んで、基板１０の上部にエクステンション領域１１ｘ，１２ｘを挟むように、エクステンション領域１１ｘ，１２ｘよりも不純物密度の高いソース領域１３ｘ及びドレイン領域１４ｘが形成される。
【００３４】
（ト）次に、サリサイド工程において、図１４（ａ）及び図１４（ｂ）に示すようにスパッタリング法により例えばＮｉ等の金属粒子を、第１の方向に平行方向な面において、基板１０表面に対して斜めから、ウェハ全面に付着させる。このとき、上に突き出た素子分離絶縁膜２０の陰になる部分には金属粒子が付着しにくくなるシャドウイング効果が生じる。メモリセル領域２においては第１の素子領域の幅Ｗ1が狭く、陰になる部分が比較的大きい。このため、シャドウイング効果が顕著となり、金属粒子が表面に付着しにくい。一方、周辺回路領域５においては第２の素子領域の幅Ｗ2が広く、陰になる部分が比較的少ない。このため、シャドウイング効果の影響が少なく金属粒子が表面に付着しやすい。この幅Ｗ1，Ｗ2の差により、メモリセル領域２の第１の素子領域表面には例えば５〜１５ｎｍの膜厚Ｔm1で、周辺回路領域５の第２の素子領域表面には膜厚Ｔm1より厚い例えば１０〜３０ｎｍの膜厚Ｔm2で金属膜１８が堆積する。また、ゲート電極１５１，１５ｘ上には、周辺回路領域５の第２の素子領域の膜厚Ｔm2と略同じ膜厚Ｔm3，Ｔm4で、金属膜１８が堆積する。
【００３５】
（チ）その後、シリサイド反応を起こさせる温度（２５０℃〜７００℃）で熱処理を施し、基板１０と金属膜１８とを反応させる。この反応により、図１５に示すようにメモリセル領域２の第１の素子領域ではソース領域１３１及びドレイン領域１４１の上部に例えば２〜２０ｎｍの膜厚Ｔs1の金属化合物膜１７１，１８１が形成される。一方、周辺回路領域５の第２の素子領域では、金属膜１８の膜厚Ｔm1が第１の素子領域の膜厚膜厚Ｔm1よりも厚いので、金属化合物膜１７１，１８１の膜厚Ｔs1より厚い例えば５〜３０ｎｍの膜厚Ｔs2の金属化合物膜１７ｘ，１８ｘがソース領域１３ｘ及びドレイン領域１４ｘの上部に形成される。同時に、熱処理によりゲート電極１５１，１５ｘと金属膜１８を反応させる。ゲート電極１５１，１５ｘの多結晶Ｓｉは、基板１０の結晶Ｓｉと比較して金属膜１８とのシリサイド反応が早く進む。この反応により、ゲート電極１５１，１５ｘ上には、金属化合物膜１７１，１７ｘ，１８１，１８ｘの膜厚Ｔs1，Ｔs2より厚い、互いに略同一の例えば１０〜４０ｎｍの膜厚Ｔs3，Ｔs4の金属化合物膜１９１，１９ｘが形成される。Ｓｉと未反応の金属膜１８を除去し、必要に応じて層間絶縁膜の堆積や配線を行い、図１に示した半導体装置を実現可能となる。
【００３６】
以上のように、本発明の実施の形態に係る半導体装置の製造方法によれば、メモリセル領域２と周辺回路領域５において、膜厚Ｔs1，Ｔs2の異なる金属化合物膜１７１，１７ｘ，１８１，１８ｘを同時に形成することができるので、サリサイド工程を分けてやる必要がない。また、メモリセル領域２と周辺回路領域５の一方に金属化合物膜が形成されないように保護膜を形成する工程も不要となる。したがって、歩留まりの低下を抑制でき、安価に提供することもできる。
【００３７】
図１６に、図１４（ａ）及び図１４（ｂ）に示したＮｉをスパッタリングしたときの金属膜１８の膜厚Ｔm1，Ｔm2と、図１５に示した熱処理後の金属化合物膜１７１，１７ｘ，１８１，１８ｘの膜厚Ｔs1，Ｔs2の関係を示す。図１６から、金属膜１８の膜厚Ｔm1，Ｔm2が厚ければ、金属化合物膜１７１，１７ｘ，１８１，１８ｘの膜厚Ｔs1，Ｔs2が厚く形成されることが分かる。
【００３８】
図１７に、図１４（ａ）及び図１４（ｂ）に示したＮｉをスパッタリングしたときの金属膜１８の膜厚Ｔm1，Ｔm2と、接合リーク電流の相関関係を示す。金属膜１８の膜厚Ｔm1，Ｔm2が薄いほど、接合リーク電流が小さくなることが分かる。
【００３９】
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００４０】
例えば、本発明のその他の実施の形態としては、図１５に示したサリサイド反応を生じさせる熱プロセスの際に、熱処理の条件をメモリセル領域２と周辺回路領域５で変えることで、異なる膜厚Ｔs1，Ｔs2の金属化合物膜１７１，１７ｘ，１８１，１８ｘを形成しても良い。例えばレーザービーム照射装置を用いてレーザービームを照射して加熱する局所加熱プロセスを使用する。レーザービームによる加熱では、ビーム径を任意に変えることが可能であり、チップ全面を加熱することや、チップ内の特定の領域のみを加熱することが可能である。局所加熱プロセスにより、例えば図１に示したメモリセル領域２では比較的低温・短時間で加熱して金属化合物膜１７１，１８１の膜厚を薄く形成する。一方、周辺回路領域５では高温・長時間で加熱し、金属化合物膜１７ｘ，１８ｘを厚く形成する。
【００４１】
従来、シリサイド反応を生じさせる熱処理は、ランプ加熱もしくはヒーター加熱方式により、ウェハ全面を均一に加熱して反応を生じさせていた。これに対して、局所的に熱処理条件を変えることにより、異なる膜厚Ｔs1，Ｔs2の金属化合物膜１７１，１７ｘ，１８１，１８ｘを形成することが可能となる。
【００４２】
なお、局所的に熱処理条件を変えれば、図９に示したＣＭＰのときに素子分離絶縁膜２０を基板１０表面から突出させたが、突出させず基板１０と同一レベルの高さに平坦化させても良い。また、図１４（ａ）及び図１４（ｂ）に示すようにスパッタリングを基板１０に対して斜め方向から行えばより膜厚差を大きくできるが、基板１０に対して垂直方向から行っても良い。
【００４３】
更に、素子分離絶縁膜２０の材料または性質（応力）をメモリセル領域２と周辺回路領域５で変えることで、異なる膜厚Ｔs1，Ｔs2の金属化合物膜１７１，１７ｘ，１８１，１８ｘを形成しても良い。例えば、メモリセル領域２においてシリサイド反応を抑制するような応力が、素子領域に加わるようにする。そのために、素子分離絶縁膜２０として膜応力の大きな材料を用いても良く、本発明の実施の形態と同じ材料を用いて、素子分離後に熱処理を加えることにより膜応力を変えても良い。素子分離絶縁膜２０の材料は、必要な特性から適宜選べばよい。その後のスパッタリングでは、金属粒子を基板１０に対して斜め方向から付着させても良いし、垂直方向から付着させても良い。
【００４４】
元々狭い素子領域にはシリサイドが成長しにくい応力が掛かっているが、金属膜２０の膜厚を変えることにより、仕上がりの金属化合物膜１７１，１７ｘ，１８１，１８ｘの膜厚差をより大きくすることが出来る。このように、
本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態に係る半導体装置のブロック図である。
【図２】本発明の実施の形態に係る半導体装置の第２の方向の断面図である。
【図３】本発明の実施の形態に係る半導体装置の平面図である。
【図４】本発明の実施の形態に係る半導体装置の第１の方向のゲート電極を含む断面図（図３のＢ−Ｂ方向の断面図）である。
【図５】本発明の実施の形態に係る半導体装置の第１の方向のゲート電極を含まない断面図（図３のＣ−Ｃ方向の断面図）である。
【図６】本発明の実施の形態に係る半導体装置の製造方法を説明するための工程断面図（図３のＣ−Ｃ方向の工程断面図）である。
【図７】本発明の実施の形態に係る半導体装置の製造方法を説明するための図６に引き続く工程断面図（図３のＣ−Ｃ方向の工程断面図）である。
【図８】本発明の実施の形態に係る半導体装置の製造方法を説明するための図７に引き続く工程断面図（図３のＣ−Ｃ方向の工程断面図）である。
【図９】本発明の実施の形態に係る半導体装置の製造方法を説明するための図８に引き続く工程断面図（図３のＣ−Ｃ方向の工程断面図）である。
【図１０】本発明の実施の形態に係る半導体装置の製造方法を説明するための図９に引き続く工程断面図（図３のＡ−Ａ方向の工程断面図）である。
【図１１】本発明の実施の形態に係る半導体装置の製造方法を説明するための図１０に引き続く工程断面図（図３のＡ−Ａ方向の工程断面図）である。
【図１２】本発明の実施の形態に係る半導体装置の製造方法を説明するための図１１に引き続く工程断面図（図３のＡ−Ａ方向の工程断面図）である。
【図１３】本発明の実施の形態に係る半導体装置の製造方法を説明するための図１２に引き続く工程断面図（図３のＡ−Ａ方向の工程断面図）である。
【図１４】図１４（ａ）は、本発明の実施の形態に係る半導体装置の製造方法を説明するための図１３に引き続く工程断面図（図３のＡ−Ａ方向の工程断面図）である。図１４（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法を説明するための図１３に引き続く工程断面図（図３のＣ−Ｃ方向の工程断面図）である。
【図１５】本発明の実施の形態に係る半導体装置の製造方法を説明するための図１４に引き続く工程断面図（図３のＡ−Ａ方向の工程断面図）である。
【図１６】本発明の実施の形態に係るＮｉスパッタ膜厚と、Ｎｉシリサイド膜厚の相関関係の一例を示すグラフである。
【図１７】本発明の実施の形態に係るＮｉスパッタ膜厚と、接合リーク電流の相関関係の一例を示すグラフである。
【符号の説明】
【００４６】
１０…基板
１０１…ゲート絶縁膜
１１１，１１ｘ，１２１，１２ｘ…半導体領域（エクステンション領域）
１３１，１３ｘ…半導体領域（ソース領域）
１４１，１４ｘ…半導体領域（ドレイン領域）
１５１，１５ｘ…ゲート電極
１６ａ，１６ｂ，１６ｃ，１６ｄ…側壁絶縁膜
１７１，１７ｘ，１８１，１８ｘ，１９１，１９ｘ…金属化合物膜（シリサイド膜）
２０…素子分離絶縁膜
２２…溝部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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