(57)【要約】【課題】    半導体装置に設けられた半導体素子内の位置における電気抵抗率の相違を低減する半導体装置を提供する。【解決手段】  周辺部Ｒと中央部Ｃを有する半導体素子１０と、半導体素子１０の実装基板２０と、半導体素子１０を実装基板２０に接合している接合層３０を備え、実装基板２０と接合層３０のうち少なくとも一方は、半導体素子１０の周辺部Ｒに対応している領域と、半導体素子１０の中央部Ｃに対応している領域とで不均一に構成されている。【選択図】  図１
2007201314.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子が接合層によって実装基板に接合されている半導体装置であり、
接合層と実装基板の少なくとも一方は、半導体素子の周辺部に接合している領域と半導体素子の中央部に接合している領域とで、材料組成が異なっていることを特徴とする半導体装置。
【請求項２】
前記接合層は、半導体素子の周辺部を実装基板に接合している領域では引っ張り強度が高い材料組成を有し、半導体素子の中央部を実装基板に接合している領域では引っ張り強度が低い材料組成を有することを特徴とする請求項１の半導体装置。
【請求項３】
前記接合層は、半導体素子の周辺部を実装基板に接合している領域では融点が高い材料組成を有し、半導体素子の中央部を実装基板に接合している領域では融点が低い材料組成を有することを特徴とする請求項１の半導体装置。
【請求項４】
前記実装基板は、接合層によって半導体素子の周辺部に接合されている領域では線膨張係数が大きい材料組成を有し、接合層によって半導体素子の周辺部に接合されている領域では線膨張係数が小さい材料組成を有することを特徴とする請求項１の半導体装置。
【請求項５】
前記実装基板は、多孔質の母材の孔に、母材とは相違する線膨張係数を有する部材が配設された材料で形成されており、接合層によって半導体素子の周辺部に接合されている領域と、接合層によって半導体素子の中央部に接合されている領域とで、前記孔に配設されている部材の量が相違していることを特徴とする請求項４の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子が接合層によって実装基板に接合されている半導体装置に関し、特に、半導体素子内の位置による電気抵抗率のばらつきが小さい半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、一般的に、スイッチング素子等を構成する半導体素子が接合層によって実装基板に接合されている。
例えば、図２２に示すように、特許文献１の半導体装置１００では、半導体素子１１０が接合層１３０によって実装基板１２０に接合されている。実装基板１２０には、半導体素子１１０の冷却を促進するために、熱伝導率の高いＣｕ又はＡｌ等の金属基板が用いられ、接合層１３０には、はんだが用いられる。なお、接合層１３０に、はんだ以外の金属や接着剤等が用いられる場合もある。
【特許文献１】特開２００４−８７７３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体素子１１０を接合層１３０によって実装基板１２０に接合する際には、加熱接合することが多い。また、実装基板１２０の主材料（Ｃｕ，Ａｌ等）の線膨張係数は、半導体素子１１０の主材料（Ｓｉ，ＧａＮ等）の線膨張係数よりも大きい場合が多い。接合層１３０の厚みは、半導体素子１１０や実装基板１２０の厚みと比較して薄いので、実装基板１２０と半導体素子１１０の線膨張係数の差が、実装基板１２０と半導体素子１１０の接合状態に影響を及ぼす。半導体素子１１０を実装基板１２０に加熱接合した後に、動作温度（例えば、２０〜３０℃）にまで温度を下げると、半導体素子１１０よりも実装基板１２０の線膨張係数が大きいため、半導体素子１１０に半導体素子１１０を中央部に向けて圧縮する熱応力が発生する。
この場合、半導体素子１１０に発生する熱応力は、半導体素子１１０の周辺部において相対的に小さく、中央部において相対的に大きくなりやすい。半導体素子１１０内の位置によって熱応力の値がばらつくと、ピエゾ抵抗効果によって半導体素子１１０を構成する材料の電気抵抗率が変化することから、半導体素子１１０内の位置によって電気抵抗率がばらついてしまう。すると、半導体素子がオンした際に、電気抵抗率が低い部分に電流が集中し、この部分が局所的に発熱し易い。
本発明は、上記の問題点を解決するために創案された。本発明では、実装基板に接合されている半導体素子の電気抵抗率が半導体素子内の位置によってばらつく度合いが小さい半導体装置を提供する。
【課題を解決するための手段】
【０００４】
（請求項１に記載の発明）
本発明の半導体装置では、半導体素子が接合層によって実装基板に接合されている。本発明の半導体装置では、接合層と実装基板の少なくとも一方が、半導体素子の周辺部に接合している領域と半導体素子の中央部に接合している領域とで、材料組成が異なっていることを特徴とする。
ここでいう「半導体素子の周辺部」は、半導体素子の周囲の全範囲を意味する場合もあれば、半導体素子の周囲の一部の範囲を意味する場合もある。たとえば、半導体素子の平面形状が略四角形に形成されている場合には、四辺に隣接する範囲であることもあれば、対向する二辺に隣接する範囲のみであることもある。「半導体素子の中央部」は、半導体素子の周辺部に囲まれている範囲を意味する場合もあれば、中心を含む範囲であって上記した「周辺部」以外の全ての範囲を意味する場合もあれば、「周辺部」以外の一部の範囲を意味する場合もある。典型的には、「中央部」には、半導体素子の主動作領域が配設されており、「周辺部」には、主動作領域が配設されていない。「周辺部」には、例えば周辺耐圧領域やワイヤ等とのボンディング領域が形成されている。
【０００５】
従来の技術の欄で記載したように、一般的に、半導体素子を接合層によって実装基板に加熱接合した後に温度を下げると、半導体素子に熱応力が発生する。実装基板の材料組成が一様であり、接合層の材料組成が一様であると、半導体素子の中心に近いほど半導体素子に発生する熱応力が大きくなる。
本発明の半導体装置の場合、接合層と実装基板の少なくとも一方では、半導体素子の周辺部に接合している領域と半導体素子の中央部に接合している領域とで、材料組成が変えてある。材料組成を変えることによって、熱応力が集中しやすい半導体装置の中央部では実装基板による機械的拘束力を弱め、熱応力が集中しづらい半導体装置の周辺部では実装基板による機械的拘束力を強めることができる。これにより、半導体素子は周辺部において相対的に強固に実装基板に固定され、中央部では相対的にフリーな状態におかれる。これによって、半導体素子を実装基板に確実に接合するとともに、中心に近い程大きくなっていた熱応力の分布を一様化することができる。したがって、ピエゾ抵抗効果によって、電気抵抗率が半導体素子内の位置によってばらついてしまう現象の発生を抑制することができる。半導体素子がオン状態の際に、応力集中とピエゾ抵抗効果によって、電気抵抗率が低くなった部分に電流が集中し、この部分が局所的に発熱するのを防止することができる。
【０００６】
（請求項２に記載の発明）
半導体素子と実装基板を接合する接合層が、半導体素子の周辺部を実装基板に接合している領域では引っ張り強度が高い材料組成を有し、半導体素子の中央部を実装基板に接合している領域では引っ張り強度が低い材料組成を有していてもよい。
この場合、半導体素子は、周辺部において強く拘束され、中央部では弱く拘束される。従って、半導体素子は、周辺部において強く拘束された状態で実装基板に接合される。この場合、半導体素子の中心に近づくほど熱応力が発達する現象が抑制される。半導体素子内の位置によって熱応力が大きく分布する現象を抑制することができる。
【０００７】
（請求項３に記載の発明）
半導体素子と実装基板を接合する接合層が、半導体素子の周辺部を実装基板に接合している領域では融点が高い材料組成を有し、半導体素子の中央部を実装基板に接合している領域では融点が低い材料組成を有していてもよい。
この場合、半導体素子の周辺部は高い温度状態で実装基板に拘束され、中央部は低い温度状態で実装基板に拘束される。すなわち、半導体素子の周辺部が実装基板に拘束される時の温度と半導体素子の動作温度の差に比して、半導体素子の中央部が実装基板に拘束される時の温度と半導体素子の動作温度の差は小さい。半導体素子に加わる熱応力は、前記の温度差が小さいほど小さい。従って、半導体素子の中央部において、大きな熱応力が発達することを防止できる。半導体素子内の位置によって熱応力が大きく分布する現象を抑制することができる。
【０００８】
（請求項４に記載の発明）
実装基板が、接合層によって半導体素子の周辺部に接合している領域では線膨張係数が大きい材料組成を有し、接合層によって半導体素子の中央部を接合している領域では線膨張係数が小さい材料組成を有していてもよい。
この場合、半導体素子を実装基板に加熱接合してから半導体素子の動作温度にまで温度を下げた場合に、半導体素子の中央部が接合される実装基板では収縮率が小さいに対し、半導体素子の周辺部が接合される実装基板では収縮率が大きい。従って、半導体素子の中央部において熱応力が発達する程度が低減される。半導体素子内の位置によって熱応力が大きく分布する現象を抑制することができる。
【０００９】
（請求項５に記載の発明）
実装基板を多孔質の母材で構成することができ、多孔質の母材の孔に母材とは相違する線膨張係数を有する部材を配設することができる。この場合、接合層によって半導体素子の周辺部に接合されている領域と、接合層によって半導体素子の中央部に接合されている領域とで、前記孔に配設されている部材の量を相違させることによって、半導体素子の周辺部に接合されている実装基板の線膨張係数の方が、半導体素子の中央部に接合されている実装基板の線膨張係数よりも大きくすることができる。
本発明の半導体装置によれば、半導体素子の周辺部に接合されている実装基板の線膨張係数と中央部に接合されている実装基板の線膨張係数の関係を簡単に調節することができる。
【００１０】
多孔質の母材の孔に、母材よりも大きな線膨張係数を有する部材を配設してもよいし、小さな線膨張係数を有する部材を配設してもよい。小さな線膨張係数を有する部材を配設する場合には、例えば以下の構成を採用することができる。
典型的には、母材の孔は基本的に同じサイズとし、半導体素子の周辺部に対応する領域では孔の密度を低くし、中央部に対応する領域では孔の密度を高くする。この場合、全ての孔に母材よりも小さい線膨張係数を有する部材を含浸すると、半導体素子の周辺部が接合される領域では小さな線膨張係数を有する部材が少量存在するのに対し、半導体素子の中央部が接合される領域では小さな線膨張係数を有する部材が多量に存在する関係を得ることができる。
あるいは、母材の孔は基本的に同じサイズとし、孔の密度を実装基板の全体に亘って均一としてもよい。この場合、半導体素子の周辺部に対応する領域では少ない孔に母材よりも小さい線膨張係数を有する部材を配設し、中央部に対応する領域では多くの孔に母材よりも小さい線膨張係数を有する部材を配設する。こうしても、半導体素子の周辺部が接合される領域では小さな線膨張係数を有する部材が少量存在するのに対し、半導体素子の中央部が接合される領域では小さな線膨張係数を有する部材が多量に存在する関係を得ることができる。
あるいは、孔の密度を実装基板の全体に亘って均一とする一方、半導体素子の周辺部に対応する領域では孔のサイズを小さくし、中央部に対応する領域では孔のサイズを大きくする。こうしても、半導体素子の周辺部が接合される領域では小さな線膨張係数を有する部材が少量存在するのに対し、半導体素子の中央部が接合される領域では小さな線膨張係数を有する部材が多量に存在する関係を得ることができる。
いずれによっても、半導体素子の周辺部に接合されている実装基板の線膨張係数の方が、半導体素子の中央部に接合されている実装基板の線膨張係数よりも大きいという関係を得ることができる。
【発明の効果】
【００１１】
本発明によれば、半導体素子内の位置による電気抵抗率のばらつきが小さな半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下に説明する実施例の主要な特徴を列記しておく。
（第１実施形態）半導体素子は上面略四角形であって、半導体素子の周辺部とは、半導体素子の四辺に隣接する範囲を示す。
（第２実施形態）半導体素子は上面略四角形であって、半導体素子の周辺部とは、半導体素子の対向する二辺に隣接する範囲を示す。
（第３実施形態）半導体素子の最周辺部と周辺部と中央部とでは、異なる融点を有する接合部材で実装基板に接合されている。
（第４実施形態）半導体素子の周辺部を実装基板に接合する接合部材の融点は、半導体素子の最周辺部を実装基板に接合する接合部材の融点よりも低く、半導体素子の中央部を実装基板に接合する接合部材の融点よりも高い。
（第５実施形態）半導体素子の周辺部と中央部は、実装基板の異なる線膨張係数を有する領域に接合されている。
（第６実施形態）実装基板は、異なる線膨張係数を有する基板部材が組み合わされて形成され、領域によって異なる線膨張係数を有している。半導体素子の周辺部は実装基板の線膨張係数が大きい領域に接合されており、半導体素子の中央部は実装基板の線膨張係数が小さい領域に接合されている。
【実施例】
【００１３】
（第１実施例）
以下に第１実施例の半導体装置１を図１〜図６を参照して説明する。第１実施例の半導体装置には、スイッチング素子等を構成する半導体素子が設けられている。そして、半導体素子の周辺部を実装基板に接合する接合部材と、半導体素子の中央部を実装基板に接合する接合部材の引っ張り強度が相違する。
図１には、半導体装置１の要部分解図が模式的に示されている。図２〜図４は、半導体素子が実装基板に接合される工程を示す。図５は、実装基板に接合した半導体素子に発生する熱応力を示す斜視図である。図６では、半導体装置１の上面図と、半導体素子内の位置に対応する熱応力の分布を示す。
【００１４】
図１に示すように、半導体装置１では、上面略正方形の半導体素子１０が接合層３０によって実装基板２０に接合されている。接合層３０は、上面から見て、半導体素子１０よりも若干大きい略正方形となっている。
本実施例の半導体素子１０は、主にＳｉ（シリコン）により構成されている。半導体素子１０の中央部Ｃには、図示していないが、半導体素子１０の主動作領域が配設されている。半導体素子１０の四辺に隣接する周辺部Ｒには、電極パッド等が配設されている。
実装基板２０は、主にＣｕ（銅）又はＡｌ（アルミニウム）等の熱伝導率の高い金属で構成されている。
接合層３０は２種類の材料からなり、略正方形の四辺に沿って、枠形状の第１接合部材３１が設けられている。第１接合部材３１の中央の開口には、第２接合部材３２が設けられている。第１接合部材３１の引っ張り強度Ｔ１（Ｐａ）は、第２接合部材３２の引っ張り強度Ｔ２（Ｐａ）よりも大きい（Ｔ１＞Ｔ２）。第１接合部材３１の引っ張り強度Ｔ１（Ｐａ）は、２００（ＭＰａ）以上であることが好ましい。第１接合部材３１としては、ＡｕＳｎ，ＡｕＳｉ，ＡｕＧｅ等の材料が用いられる。第２接合部材３２の引っ張り強度Ｔ２（Ｐａ）は、１０（ＭＰａ）以下であることが好ましい。第２接合部材３２には、Ａｇ系のエポキシ導電性接着材（Ａｇ：８５％〜９０％、エポキシ：１５％〜１０％）等が用いられる。
【００１５】
次に図２〜図４を用いて、半導体素子１０を実装基板２０に接合する工程を説明する。図２〜図４は、図１のII−II線に対応する半導体装置１０の断面図である。
まず図２に示すように、実装基板２０の上面に、枠形状の第１接合部材３１と枠内に嵌まる第２接合部３２を載置する。
次に図３に示すように、半導体素子１０の中央部Ｃを第２接合部材３２の上に配置するとともに、半導体素子１０の周辺部Ｒを第１接合部材３１の上に配置する。そして、温度を、第１接合部材３１の融点と第２接合部材３２の融点のいずれよりも高い温度にまで上昇させる。
すると図４に示すように、第１接合部材３１と第２接合部材３２は溶融する。その後に温度が下げられることによって、第１接合部材３１と第２接合部材３２は再び固化する。これにより、半導体素子１０は接合層３０によって実装基板２０に接合（加熱接合）される。
【００１６】
ここで、実装基板の線膨張係数をＴＣＥｓｕｂ、Ｓｉの線膨張係数をＴＣＥｓｉ、半導体素子を実装基板に実装する際の加熱温度をＴｐａｃｋ、半導体装置の動作温度をＴｏｐ、Ｓｉのヤング率をＹｓｉとすると、図５に示す半導体素子１０のｘ方向及び−ｘ方向に発生する熱応力σｘと、ｙ方向及び−ｙ方向に作用する熱応力σｙの絶対値は、それぞれ（式１）によって算出される。
σｘ，σｙの絶対値＝ＡＢＳ［（ＴＣＥｓｕｂ−ＴＣＥｓｉ）×（Ｔｐａｃｋ−Ｔｏｐ）×Ｙｓｉ］
・・・（式１）
【００１７】
本実施例の実装基板２０を構成している金属は、半導体素子１０を構成しているＳｉよりも線膨張係数ＴＣＥが大きい（ＴＣＥｓｕｂ＞ＴＣＥｓｉ）。この場合、熱応力σｘ，σｙは負の値となり、図５に示すように、半導体素子１０を中心方向に圧縮する圧縮応力が発生する。
なお、実際の半導体素子１０では、接合層が一様な場合には、半導体素子の中心に近い程、機械的拘束力が強くなる。これに対応して、接合層が一様な場合には、図６の太い破線（σｘ２，σｙ２）で示すように、実際の熱応力の絶対値は、半導体素子１０の中心に近い程大きくなる。
半導体素子に応力が発生すると、ピエゾ抵抗効果によって、応力の大きさに応じて半導体素子の電気抵抗率が変化することが知られている。
例えば図５に示すように、電流が−ｚ方向に流れる半導体素子１０（縦型半導体素子）の場合、熱応力σｘ，σｙが発生すると、−ｚ方向の電気抵抗率は、下記の（式２）に示す変化割合で変化する。
電気抵抗率が変化割合＝［（ピエゾ抵抗係数５３．４×１０−１１）×（σｘ＋σｙ）］
・・・（式２）
熱応力σｘ，σｙが、図５、図６に示すような圧縮応力である場合（熱応力σｘ，σｙが負の値となる場合）、熱応力σｘと熱応力σｙの絶対値が大きくなる程、−ｚ方向の電気抵抗率は（式２）で算出される割合をもって小さくなる。したがって、接合層が一様な場合には、実際の電気抵抗率は、半導体素子の中心に近い程小さくなる。そこで、−ｚ方向に流れる電流は、半導体素子の中央部に集中し、中央部が集中的に発熱する現象が生じる。
【００１８】
一方、実施例１の半導体装置１を用いれば、半導体素子１０の周辺部Rが、引っ張り強度の大きい第１接合部材３１によって、実装基板２０に強く拘束された状態となっている。これに対応して、図６の太い実線（σｘ１，σｙ１）で示すように、第１接合部材３１によって実装基板２０に接合されている領域（周辺部Ｒ）では、熱応力σｘ１，σｙ１の絶対値が半導体素子の中心に近づくほど大きくなっているものの、第２接合部材３２によって実装基板２０に接合されている領域（中央部Ｃ）では、熱応力σｘ１，σｙ１の絶対値が半導体素子内の位置に無関係にほぼ一定値に維持されている。
熱応力が分布していなければ、電気抵抗率も分布しない。したがって、半導体装置１を用いれば、半導体素子１０内の中央部Ｃにおいて電気抵抗率が局所的に減少し、大電流が局所的に流れて局所的に発熱する現象の発生を抑制することができる。
【００１９】
前述したように、中央部Ｃに半導体素子１０の主動作領域が配設されている。周辺部Ｒには、電極パッド等が配設されている。したがって、周辺部Ｒでは、その位置によって電気抵抗率が変化していても、半導体素子１０の動作には影響が少ない。本実施例の半導体装置１によれば、半導体素子１０の周辺部Ｒが集中的に拘束された状態で実装基板２０に確実に接合されるとともに、中央部Ｃの機械的拘束力が弱められることで、中央部Ｃの中心に近づくほど発達していた熱応力が発達するのを抑制することができる。これにより、中央部Ｃでは、位置によって電気抵抗率が相違する度合いを低減することができる。したがって、半導体素子１０がオン状態の際に、主動作領域の電気抵抗率が低い部分に電流が集中し、この部分が局所的に発熱するのを防止することができる。
【００２０】
（第２実施例）
次に第２実施例の半導体装置１ａを図７、図８を参照して説明する。
半導体装置１ａでは、半導体素子１０の対向する二辺に隣接する範囲が集中的に拘束された状態で実装基板２０に接合されている。
図７には、半導体装置１ａの要部分解図が模式的に示されている。図８では、半導体装置１ａの上面図と、半導体素子１０内の位置に対応する熱応力の分布を示す。
【００２１】
図７に示すように、半導体装置１ａでは、上面略正方形の半導体素子１０が接合層３０ａによって実装基板２０に接合されている。
本実施例の半導体素子１０は、主にＳｉ（シリコン）により構成されている。半導体素子１０の中央部Ｃａには、スイッチング素子等が配設され、半導体素子１０の主動作領域が構成されている。半導体素子１０の対向する二辺に隣接する周辺部Ｒａには、電極パッド等が配設されている。本実施例の半導体素子１０と実装基板２０は、実施例１の半導体装置１と同様の構成であるので説明を省略し、図７，８中では同じ符号を用いている。
接合層３０ａは、半導体素子１０のｙ方向に伸びる対向する二辺に沿って伸びるストライプ状の第１接合部材３１ａを備えている。第１接合部材３１ａの間には、第２接合部材３２ａが設けられている。第１接合部材３１ａの引っ張り強度Ｔ１（Ｐａ）は、第２接合部材３２ａの引っ張り強度Ｔ２（Ｐａ）よりも大きい（Ｔ１＞Ｔ２）。
半導体装置１ａについて、半導体素子１０を実装基板２０に接合する工程は、実装基板２０に載置する接合層３０ａの構成が相違するだけで、あとは実施例１の半導体装置１と同様であるので、説明を省略する。
第１接合部材３１ａによって半導体素子１０ａの周辺部Ｒａが実装基板２０に接合される。また、第２接合部材３２ａによって半導体素子１０ａの中央部Ｃａが実装基板２０に接合される。
【００２２】
実施例２の半導体装置１ａを用いれば、半導体素子１０は、引っ張り強度の大きい第１接合部材３１ａによって対向する二辺に隣接する周辺部Ｒａが集中的に拘束された状態となっている。これに対応して、ｘ方向及び−ｘ方向では、図８の太い実線（σｘ１ａ）で示すように、第１接合部材３１ａによって実装基板２０に接合されている領域（周辺部Ｒａ）では、熱応力σｘ１ａの絶対値が半導体素子の中心に近づくほど大きくなっているのに対し、第２接合部材３２ａによって実装基板２０に接合されている領域（中央部Ｃａ）では、熱応力σｘ１ａの絶対値は半導体素子内の位置に無関係にほぼ一定値に維持されている。
また、ｘ方向での中央部Ｃａにおけるｙ方向に沿った断面では、半導体素子１０ａの周辺部Ｒｚは第２接合部材３２ａで実装基板に接合されており、周辺部Ｒｚで集中的に拘束されているわけでない。しかしながら、第２接合部材３２ａの引っ張り強度Ｔ２が低いので、図８の太い実線（σｙ１ａ）で示すように、大きな熱応力は発生しない。なお、周辺部Ｒａにおけるｙ方向に沿った断面では、全てが第１接合部材３１ａで接合されており、強固に拘束されている。したがって、図８の太い破線（σｙ２）で示すような熱応力σｙ２が発生する。しかしながら、その部分は半導体素子１０の主動作領域でなく、大きな熱応力が作用しても特段の問題は生じない。
図８に示す中央部Ｃａのように、熱応力σｘ１ａに変化がない部分では、電気抵抗率の変化はない。したがって、半導体装置１ａを用いれば、半導体素子１０ａの中央部Ｃａ内の位置によって電気抵抗率が分布する度合いを低減することができる。また、図８に示す中央部Ｃａのように、ｙ方向の熱応力（σｙ１ａ）が小さければ、電気抵抗率はほとんど変化しない。
【００２３】
図１の半導体装置１と図７の半導体装置１ａは、ｚ方向に電流が流れる縦型の半導体素子であるが、本発明は、図９に示すように、ｘ方向に電流が流れる横型の半導体装置１ｂにも適用することができる。半導体装置１ｂの接合層３０ｂは、半導体装置１ａの接合層３０ａと同様に構成されている。接合層３０ｂは、半導体素子のｘ方向に伸びる対向する二辺に沿って伸びるストライプ状の第１接合部材３１ｂを備えている。第１接合部材３１ｂの間には、第２接合部材３２ｂが設けられている。半導体素子１０ｂは、ｙ方向の両端に位置する周辺部Ｒｂが、集中的に拘束された状態となっている。これによって、ｙ方向及び−ｙ方向の熱応力σｙ１ｂが発生し、ｘ方向及び−ｘ方向の熱応力はほとんど発生しない。
【００２４】
一般的に、接合層や実装基板が一様であれば、ｘ方向とｙ方向に熱応力σｘ，σｙが発生する。この応力によって、ｘ方向の電気抵抗率が変化する割合が、下記の（式３）で算出される。
電気抵抗率が変化する割合＝ピエゾ抵抗係数（−１０２．２×１０−１１）×σｘ
＋ピエゾ抵抗係数（５３．４×１０−１１）×σｙ・・・（式３）
これは、熱応力σｘと熱応力σｙが、図９に示すように圧縮応力である場合（熱応力σｘとσｙが負の値の場合）、熱応力σｘの絶対値が大きくなる程、ｘ方向の電気抵抗率は（式３）で算出される割合をもって大きくなることを示している。また、熱応力σｙの絶対値が大きくなる程、ｘ方向の電気抵抗率は、（式３）で算出される割合をもって小さくなることを示している。
【００２５】
半導体装置１ｂでは、図９に示すようにｙ方向の熱応力σｙ１ｂが、半導体素子１０ｂを圧縮する方向に発生する。ｘ方向の熱応力σｘ１ｂは小さい。
したがって、図９に示す半導体装置１ｂの場合には、下記式が得られる。
ｘ方向の電気抵抗率が変化する割合＝ピエゾ抵抗係数（５３．４×１０−１１）×σｙ１ｂ
半導体装置１ｂでは、この割合をもって、熱応力σｙ１ｂの絶対値が大きくなる程、ｘ方向の電気抵抗率が小さくなる。これにより、半導体装置１ｂは、周辺部Ｒｂで確実に実装基板２０に接合されているとともに、通電方向であるｘ方向の抵抗が大きくなることがなく、オン状態の際の損失が少ない。このように、半導体装置１ｂでは、一方向に発生する熱応力を積極的に利用している。
【００２６】
また、本発明は、図１０に示すようなｘ方向に電流が流れる横型の半導体装置１ｃにも適用することができる。半導体装置１ｃの接合層３０ｃは、半導体装置１ａの接合層３０ａと同様に構成されている。接合層３０ｃは、半導体素子のｙ方向に伸びる対向する二辺に沿って伸びるストライプ状の第１接合部材３１ｃを備えている。第１接合部材３１ｃの間には、第２接合部材３２ｃが設けられている。半導体素子１０ｃは、ｘ方向の両端に存在する周辺部Ｒｃで、集中的に拘束された状態となっている。これによって、ｘ方向及び−ｘ方向の熱応力σｘ１ｃが発生し、ｙ方向及び−ｙ方向の熱応力はほとんど発生しない。
【００２７】
したがって、図１０に示す半導体装置１ｃの場合には、下記式が得られる。
ｘ方向の電気抵抗率が変化する割合＝ピエゾ抵抗係数（−１０２．２×１０−１１）×σｘ１ｃ
半導体装置１ｃでは、この割合をもって、熱応力σｘ１ｃの絶対値が大きくなる程、ｘ方向の電気抵抗率が大きくなる。これにより、半導体装置１ｃは、周辺部Ｒｃで確実に実装基板２０に接合されているとともに、通電方向であるｘ方向の抵抗が大きくなり、短絡負荷時の破壊耐量が高い。このように、半導体装置１ｃでは、一方向に発生する熱応力を積極的に利用している。
【００２８】
（第３実施例）
次に第３実施例の半導体装置１ｄを図１１〜図１８を参照して説明する。
半導体装置１ｄでは、半導体素子１０の周辺部Ｒを実装基板２０に接合する接合部材の融点と、半導体素子１０の中央部Ｃを実装基板２０に接合する接合部材の融点が相違している。
図１１には、半導体装置１ｄの要部分解図が模式的に示されている。図１２〜図１７には、半導体素子が実装基板に接合される工程を示す。図１８では、半導体装置１ｄ内の位置に対応する電気抵抗率の分布を示す。
【００２９】
図１１に示すように、半導体装置１ｄには、上面略正方形の半導体素子１０が接合層３０ｄによって実装基板２０に接合されている。接合層３０ｄは、上面から見て、半導体素子１０よりも若干大きい略正方形となっている。
本実施例の半導体素子１０、実装基板２０は、第１実施例の半導体装置１と同様であるので、説明を省略する。
接合層３０ｄには、略枠状であるとともに、1辺に間隔ｄの開口部を有する第３接合部材３１ｄが設けられている。第３接合部材３１ｄの中央部には、第４接合部材３２ｄが設けられている。第３接合部材３１ｄの融点Ｔｍ１（℃）は、第４接合部材３２ｄの融点Ｔｍ２（℃）よりも高い（Ｔｍ１（℃）＞Ｔｍ２（℃））。第３接合部材３１ｄには、ＡｕＳｎ，ＡｕＳｉ，ＡｕＧｅ等の部材が用いられる。第４接合部材３２ｄには、ＳｎＡｇ，ＰｂＳｎ（Ｐｂは５０パーセント以下），ＳｎＣｕ，ＳｎＩｎ，ＳｎＢｉ等の部材が用いられる。
【００３０】
次に、図１２〜図１７を用いて、半導体素子１０を実装基板２０に接合する工程を説明する。
図１２に示すように、まず、実装基板２０の上面にソルダーレジスト４０をパターンニングして配設する。ソルダーレジスト４０は、第３接合部材３１ｄと第４接合部材３２ｄと同じ厚みか、あるいはそれ以上の厚み（図１２に示す上下方向の寸法）に形成する。ソルダーレジスト４０には、第３接合部材３１ｄの形状に対応する溝４１が設けられている。
次に、図１３に示すように、溝４１に第３接合部材３１ｄを配置する。第３接合部材３１ｄには、間隔ｄのゲートＧが設けられている。そして、その上に半導体素子１０を載置する。
この状態で、第３接合部材３１ｄの融点よりも高い温度にまで加熱し、図１４に示すように、半導体素子１０を実装基板２０に加熱接合する。
次に図１５に示すように、ソルダーレジスト４０を除去する。これにより、第４接合部材３２ｄの溶融材料が注入される中空部が形成されるとともに、第４接合部材３２ｄの溶融材料を注入可能なゲートＧ(幅ｄ)が形成される。
そして図１６に示すように、ゲートＧから、第４接合部材３２ｄの融点よりも高い温度にまで加熱することで溶融させた第４接合部材３２ｄを注入する。溶融材料は毛細管現象によって中空部に広がる。その後温度を下げることによって、第４接合部材３２ｄが固化する。以上によって熱接合が完成する。
【００３１】
ここで、実装基板の線膨張係数をＴＣＥｓｕｂ、Ｓｉの線膨張係数をＴＣＥｓｉ、第３接合部材３１ｄの融点をＴｍ１、第４接合部材３２ｄの融点をＴｍ２、半導体装置の動作時の温度をＴｏｐ（２０℃〜３０℃程度）、Ｓｉのヤング率をＹｓｉとすると、第３接合部材３１ｄにより接合された周辺部Ｒ（４辺の周辺）に作用する熱応力σ１、第４接合部材３２ｄにより接合された中央部Ｃに作用する熱応力σ２の絶対値は、それぞれ下記（式４）によって算出される。熱応力σ１及び熱応力σ２は、半導体素子１０を圧縮する方向に発生する。
熱応力σｉの絶対値＝ＡＢＳ［（ＴＣＥｓｕｂ−ＴＣＥｓｉ）×（Ｔｍｉ−Ｔｏｐ）×Ｙｓｉ］
ここで、ｉは１または２である                                    （式４）
前述したように、融点Ｔｍ１（℃）＞融点Ｔｍ２（℃）であるので、（式４）より、熱応力σ１の絶対値＞熱応力σ２の絶対値となる。したがって、接合層３０ｄを、一様に第３接合部材３１ｄによって形成した場合と比較して、半導体素子１０の中央部Ｃに発生する熱応力の絶対値を低減することができる。
【００３２】
半導体素子１０は、−ｚ方向に電流が流れる縦型半導体素子であるので、熱応力σ１，σ２が発生すると、−ｚ方向の電気抵抗率が変化する。その割合が、（式５）で算出される。
−ｚ方向の電気抵抗率が変化する割合＝［（ピエゾ抵抗係数５３．４×１０−１１）×σｉ］
ここで、ｉは１または２である                                    （式５）
これにより、熱応力σ１の絶対値＞熱応力σ２の絶対値の場合、図１８に示すように、中央部Ｃの電気抵抗率の変化を低減することができる。
【００３３】
このように、第３実施例の半導体装置１ｄを用いれば、半導体素子１０の中央部Ｃ内の位置による電気抵抗率の変化の度合いを低減することができる。したがって、半導体素子１０がオン状態の際に、主動作領域の電気抵抗率が低い部分に電流が集中し、この部分が局所的に発熱するのを防止することができる。
【００３４】
第３実施例では、接合層３０ｄに、融点が相違する２種類の接合部材、すなわち第３接合部材３１ｄと第４接合部材３２ｄが設けられている場合について説明した。接合層には、融点が相違する３種類以上の接合部材が設けられていてもよい。例えば、接合層に３種類の接合部材が設けられている場合、図１１に示す接合層３０ｄのように二重ではなく、三重（最周辺部対応領域、周辺部対応領域、中央部対応領域）に構成される。そして、外側ほど融点が高い材料で接合部材が形成される。この構成によれば、半導体素子１０が接合層によって実装基板２０に接合される際の機械的拘束力（クランプ力）、及び半導体素子１０に発生する熱応力の大きさの両者を満足する値に調整し易い。
【００３５】
（第４実施例）
次に第４実施例の半導体装置１ｅを図１９を参照して説明する。
半導体装置１ｅでは、半導体素子１０の周辺部Ｒが接合される実装基板の領域（周辺部対応領域）の線膨張係数が、中央部Ｃが接合される実装基板の領域（中央部対応領域）の線膨張係数と相違する。
図１９には、半導体装置１ｅの要部断面図と、実装基板２０ｅの位置に対応する線膨張係数ＴＣＥの分布を示す。
【００３６】
図１９に示すように、半導体装置１ｅには、上面略正方形の半導体素子１０が実装基板２０ｅに接合層３０ｅで接合されている。接合層３０ｅは、上面から見て、半導体素子１０よりも若干大きく形成されている。
本実施例の半導体素子１０は、第１実施例と同様であるので、説明を省略する。本実施例の接合層３０ｅは、一様な部材で形成されている。
実装基板２０ｅは、周辺部Ｒ側ほど、多数の孔２１ｅが形成された多孔体の孔２１ｅに多孔体と異なる材料を含浸させた材料で構成されている。含浸させた材料は多孔体の材料よりも、線膨張係数が大きい。多孔体の材料には、タングステン、Ｍｏ，ＳｉＣ等が用いられる。多孔体の孔２１ｅに含浸させる材料には、Ｃｕ，Ａｌ等が用いられる。多孔体に設ける孔２１ｅの数は、作業温度や、冷却条件、雰囲気等により制御可能であることが知られている。この実施例では、２種類の材料を組み合わせて用いる点では、半導体素子の周辺部に接合している領域と半導体素子の中央部に接合している領域とで異ならない。ただし、組成比が相違する。これもまた、半導体素子の周辺部に接合している領域と半導体素子の中央部に接合している領域とで材料組成が異なることに相当する。
【００３７】
一般的に、一様な実装基板に一様な接合層で接合された半導体素子には、半導体素子の中心に近い程熱応力による影響が大きくなる。本実施例の半導体装置１ｅでは、周辺部対応領域と中央部対応領域とで、単位体積あたりの実装基板に配設する材料（多孔体の材料よりも線膨張係数の大きい）の量を異ならせることによって、周辺部対応領域の線膨張係数の方が中央部対応領域の線膨張係数よりも大きくなるように構成している。
この実施例では、半導体素子１０の周辺部Ｒ側を接合する領域ほど、実装基板２０ｅの線膨張係数が大きい。したがって、周辺部Ｒ側と比較して中央部Ｃの方が機械的拘束力が小さく、周辺部Ｒで集中的にクランプされた状態となって実装基板２０ｅに接合されている。これにより、半導体素子１０の中央部Ｃ内の位置による熱応力の変化の度合いを低減することができる。熱応力の変化の度合いが低減されれば、電気抵抗率の変化の度合いも低減される。したがって、半導体装置１ｅを用いれば、半導体素子１０内の位置による電気抵抗率の相違を低減することができる。
また、第４実施例の半導体装置１ｅによれば、実装基板の周辺部対応領域と中央部対応領域の線膨張係数を簡単に調節することができる。
【００３８】
第４実施例では、単位体積あたりの実装基板２０ｅに空けられている同じ大きさの孔２１ｅの数が、中央部対応領域よりも周辺部対応領域の方が多く、全ての孔２１ｅに実装基板２０ｅよりも大きい線膨張係数を有する材料を含浸する場合について説明した。周辺部対応領域の線膨張係数を中央部対応領域の線膨張係数よりも大きくする構成は本実施例に限定されるものではない。
例えば、単位体積あたりの実装基板に空けられている同じ大きさの孔の数は、中央部対応領域も周辺部対応領域も同じであって、孔に選択的に実装基板よりも大きい線膨張係数を有する材料を配設してもよい。この場合、中央部対応領域に設けられている孔よりも周辺部対応領域に設けられている孔に多くの材料を含浸する。あるいは、単位体積あたりの実装基板に空けられている孔の数は同じであって、周辺部対応領域では中央部対応領域よりも大きい孔が設けられていてもよい。
また、多孔質の実装基板の孔に、実装基板よりも小さい線膨張係数を有する材料を配設する場合としては以下の構成が考えられる。
例えば、単位体積あたりの実装基板に空けられている同じ大きさの孔の数が、周辺部対応領域よりも中央部対応領域の方が多く、全ての孔に実装基板よりも小さい線膨張係数を有する材料を含浸する。あるいは、単位体積あたりの実装基板に空けられている孔の数と大きさは同じであって、孔に選択的に実装基板よりも小さい線膨張係数を有する材料を配設してもよい。この場合、周辺部対応領域に設けられている孔よりも中央部対応領域に設けられている孔に多くの材料を含浸する。あるいは、単位体積あたりの実装基板に空けられている孔の数は同じであって、中央部対応領域では周辺部対応領域よりも大きい孔が設けられていてもよい。
これらによって、周辺部対応領域の線膨張係数の方が中央部対応領域の線膨張係数よりも大きくなるように構成することができる。
【００３９】
また、図２０に示すように、線膨張係数の大きい材料と線膨張係数の小さい材料を貼り合わせることで、実装基板を形成してもよい。
図２０に示す実装基板２０ｆでは、母材２２ｆに、半導体素子１０の中心が接合される領域程深く形成した上面開口の穴を設ける。そして、この穴に母材２２ｆよりも線膨張係数の小さい材料で形成されているとともに穴を埋める形状の部材２３ｆを、ろう付け等で張り合わせる。母材２２ｆとしては、Ｃｕ，Ａｌ等が用いられる。部材２３ｆとしては、Ｗ，Ｍｏ等が用いられる。このように構成された実装基板２０ｆは、図１９に示した実装基板２０ｅと同様、半導体素子１０の周辺部対応領域ほど線膨張係数が大きい。したがって、実装基板２０ｅと同様、半導体素子１０中央部の位置による熱応力の変化を低減することができる。また、母体である多孔体の孔に材料を含浸させる方法と比較して、母体の構成、及び製造方法が簡単であるので、製造コストを抑制することができる。
また、図２１に示す実装基板２０ｇでは、母材２２ｇに、半導体素子１０の中心が接合される領域程深く形成した上面開口の階段上の穴を設ける。そして、この穴に母材２２ｇよりも線膨張係数の小さい材料で形成されているとともに穴を埋める形状の部材２３ｇを張り合わせる。母材２２ｇとしては、Ｃｕ，Ａｌ等が用いられる。部材２３ｇとしては、Ｗ，Ｍｏ等が用いられる。このように構成された実装基板２０ｇは、図１９に示した実装基板２０ｅと同様、半導体素子１０の周辺部対応領域ほど線膨張係数が大きい。したがって、実装基板２０ｅと同様、半導体素子１０中央部の位置による熱応力の変化を低減することができる。また、母体である多孔体の孔に材料を含浸させる方法と比較して、母体の構成、及び製造方法が簡単であるので、製造コストを抑制することができる。
以上の実施例では、２種類の材料を張り合わせて用いる点では、半導体素子の周辺部に接合している領域と半導体素子の中央部に接合している領域とで異ならない。ただし、厚み(それが組成比となる)が相違する。これもまた、半導体素子の周辺部に接合している領域と半導体素子の中央部に接合している領域とで材料組成が異なることに相当する。
【００４０】
また、第１実施例〜第４実施例では、半導体素子が上面略正方形である場合について説明した。本発明は、半導体素子が上面略長方形等、他の形状の半導体素子が設けられた半導体装置についても適用することができる。例えば、半導体素子が上面略長方形の形状である場合、対向する短辺の周りを集中的にクランプするように構成すれば、四辺の周りや対向する長辺の周りを集中的にクランプする場合と比較して、機械的拘束力が弱まるとともに、半導体素子に発生する熱応力が低減する。一方、対向する長辺の周りを集中的にクランプするように構成すれば、四辺の周りを集中的にクランプする場合と比較して、機械的拘束力が弱まるとともに半導体素子に発生する熱応力が低減するが、対向する短辺の周りを集中的にクランプする場合と比較すれば、機械的拘束力が強く半導体素子に発生する熱応力が大きい。
このように、不均一な接合層や不均一な実装基板を用いて、半導体素子を集中的にクランプする領域の位置や面積等を調節することで、半導体素子の機械的拘束力、半導体素子に発生する熱応力、半導体素子の電気抵抗率等を調節することができる。
【００４１】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００４２】
【図１】第１実施例の半導体装置１の要部分解図を示す。
【図２】半導体装置１で、半導体素子１０が実装基板２０に接合される工程を示す。
【図３】半導体装置１で、半導体素子１０が実装基板２０に接合される工程を示す。
【図４】半導体装置１で、半導体素子１０が実装基板２０に接合される工程を示す。
【図５】実装基板２０に接合した半導体素子１０に作用する熱応力を示す斜視図である。
【図６】半導体装置１の上面図と、半導体素子内の位置に対応する熱応力の分布を示す。
【図７】第２実施例の半導体装置１ａの要部分解図を示す。
【図８】半導体装置１ａの上面図と、半導体素子内の位置に対応する熱応力の分布を示す。
【図９】半導体装置１ｂで、実装基板２０に接合した半導体素子１０に作用する熱応力を示す斜視図である。
【図１０】半導体装置１ｃで、実装基板２０に接合した半導体素子１０に作用する熱応力を示す斜視図である。
【図１１】第３実施例の半導体装置１ｄの要部分解図を示す。
【図１２】半導体装置１ｄで、半導体素子１０が実装基板２０に接合される工程を示す。
【図１３】半導体装置１ｄで、半導体素子１０が実装基板２０に接合される工程を示す。
【図１４】半導体装置１ｄで、半導体素子１０が実装基板２０に接合される工程を示す。
【図１５】半導体装置１ｄで、半導体素子１０が実装基板２０に接合される工程を示す。
【図１６】半導体装置１ｄで、半導体素子１０が実装基板２０に接合される工程を示す。
【図１７】半導体装置１ｄで、半導体素子１０が実装基板２０に接合される工程を示す。
【図１８】半導体装置１ｄの位置に対応する熱応力の分布を示す。
【図１９】第４実施例の半導体装置１ｅの要部断面図と、実装基板２０ｅの位置に対応する線膨張係数ＴＣＥを示す。
【図２０】半導体装置１ｆの要部断面図を示す。
【図２１】半導体装置１ｇの要部断面図を示す。
【図２２】従来の半導体装置１００の断面図を示す。
【符号の説明】
【００４３】
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ  半導体装置
１０，１０ａ  半導体素子
２０，２０ｅ，２０ｆ，２０ｇ  実装基板
２１ｅ  孔
２２ｆ，２２ｇ  母材
２３ｆ，２３ｇ  部材
３０，３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ  接合層
３１，３１ａ，３１ｂ，３１ｃ  第１接合部材
３２，３２ａ，３２ｂ，３２ｃ  第２接合部材
３１ｄ  第３接合部材
３２ｄ  第４接合部材
４０  ソルダーレジスト
Ｃ，Ｃａ，Ｃｂ  中央部
Ｇ  ゲート
Ｒ，Ｒａ、Ｒｂ  周辺部
【図１】
2007201314.tif 000003
【図２】
2007201314.tif 000004
【図３】
2007201314.tif 000005
【図４】
2007201314.tif 000006
【図５】
2007201314.tif 000007
【図６】
2007201314.tif 000008
【図７】
2007201314.tif 000009
【図８】
2007201314.tif 000010
【図９】
2007201314.tif 000011
【図１０】
2007201314.tif 000012
【図１１】
2007201314.tif 000013
【図１２】
2007201314.tif 000014
【図１３】
2007201314.tif 000015
【図１４】
2007201314.tif 000016
【図１５】
2007201314.tif 000017
【図１６】
2007201314.tif 000018
【図１７】
2007201314.tif 000019
【図１８】
2007201314.tif 000020
【図１９】
2007201314.tif 000021
【図２０】
2007201314.tif 000022
【図２１】
2007201314.tif 000023
【図２２】
2007201314.tif 000024