(57)【要約】【課題】  電界効果トランジスタの動作状態に応じてしきい値電圧を設定する。【解決手段】  複数の電界効果トランジスタを有する電界効果トランジスタ回路において、電界効果トランジスタの時間軸上または確率的にオン動作状態とオフ動作状態の期間に応じて、しきい値電圧を設定した複数のしきい値電圧の電界効果トランジスタを有し、電界効果トランジスタのオフ時のリーク電流を削減するとともに、動作スピードを改善する。【選択図】図１
2007019997.tif 000002
【特許請求の範囲】
【請求項１】
複数の電界効果トランジスタを有する電界効果トランジスタ回路において、
前記電界効果トランジスタの時間軸上または確率的にオン動作状態とオフ動作状態の期間に応じてしきい値電圧を設定した複数のしきい値電圧の電界効果トランジスタ
を有する
電界効果トランジスタ回路。
【請求項２】
前記電界効果トランジスタ回路は半導体記憶装置のワード線ドライバ回路である
請求項１記載の電界効果トランジスタ回路。
【請求項３】
前記電界効果トランジスタ回路は半導体記憶装置のデコーダ回路である
請求項１記載の電界効果トランジスタ回路。
【請求項４】
複数の電界効果トランジスタを有する電界効果トランジスタ回路において、
前記電界効果トランジスタ回路の時間軸上または確率的に、オン動作状態の期間よりオフ動作状態の期間が長い電界効果トランジスタは高しきい値電圧の高い電界効果トランジスタを用い、オフ動作状態の期間よりオン動作状態の期間が長い電界効果トランジスタには低しきい値電圧の電界効果トランジスタを用いた、
複数のしきい値電圧の電界効果トランジスタ
を有する
電界効果トランジスタ回路。
【請求項５】
前記電界効果トランジスタ回路は半導体記憶装置のワード線ドライバ回路である
請求項４記載の電界効果トランジスタ回路。
【請求項６】
前記電界効果トランジスタ回路は半導体記憶装置のデコーダ回路である
請求項４記載の電界効果トランジスタ回路。
【請求項７】
回路の遷移状態を検証する第１のステップと、
前記検証により時間軸上または確率的に、オンまたはオフ動作状態の期間が長い電界効果トランジスタを特定する第２のステップと、
前記特定された電界効果トランジスタのしきい値電圧を前記オン、オフ動作状態の期間に対応して設定する第３のステップと
を有する
電界効果トランジスタ回路設計方法。
【請求項８】
前記しきい値電圧設定は、オフ動作状態の期間が長い電界効果トランジスタには高いしきい値電圧を、オン動作状態の期間が長い電界効果トランジスタには低いしきい値電圧とする
請求項７記載の電界効果トランジスタ回路設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、しきい値電圧を有する電界効果トランジスタ回路およびその設計方法に関し、特にその回路の動作状態の期間に基き電界効果トランジスタのＭｕｌｔｉ−Ｖｔｈ（多しきい値電圧）を設定する。
【背景技術】
【０００２】
Ｍｕｌｔｉ−Ｖｔｈ（多しきい値電圧）技術の導入として従来、遅延量を計算し、ディレイ（遅延）に余裕の無い経路においては低しきい値電圧の電界効果Ｔｒ（トランジスタ）を、ディレイに余裕のある経路には高いしきい値電圧の電界効果トランジスタを用いることにより、リーク電流削減・消費電力の削減を行う技術が特許文献１に開示してある。
しかし、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）回路のように、十分最適化された回路ブロックでは、全てがクリティカルパスになるため、このＭｕｌｔｉ−Ｖｔｈ技術を適用できないという問題がある。
【０００３】
また従来のＳＲＡＭにおいて、たとえばワードライン（線）ドライバ回路（ワード線駆動回路）などにおいては、たとえばｐ個（ｐは正の整数）のワードライングループに分割され、このワードライングループはｑ本（ｑは正の整数）のワードラインで構成されている。プリデコーダでｐ個から特定の１個のワードライングループが選択され、さらにワードアドレスの一部のデータを用いてデコードしたワードアドレスにより、１本のワードラインが選択される。
このとき、ワードライングループは特定の１個しかアクティブ状態になっていないので、同時に他のｑ−１個のワードライングループをアクティブ状態にする必要がないため、トータルで消費電力を１／ｐｑに削減している。
しかしながら、この選択されたワードライングループのワードラインドライバ回路を構成する各電界効果Ｔｒ（トランジスタ）のしきい値電圧は各導電型においては全て同じ値にしている。このため、ＯＦＦ（オフ）期間が長いとき、出力（電界効果）トランジスタのしきい値電圧に伴うリーク電流があり、特にしきい値電圧が低い場合、リーク電流が増加しそれに伴って消費電流も増加する不利益がある。
【０００４】
上述の例において、出力（電界効果）トランジスタ全てのしきい値電圧を可変すると、たとえば大きくした場合、ＯＦＦ時のリーク電流は抑えられるが、動作スピードが遅くなりワードラインなどの選択に時間がかかり、書き込み、読み出しスピードが遅くなる不具合がある。
また、一方しきい値電圧を小さくした場合、動作スピードは速くなるが、ＯＦＦ時のリーク電流は大きくなる不具合がある。
このように、回路内で一様に電界効果トランジスタのしきい値電圧を大きく、または小さくすると回路のリーク電流の削減と動作スピードの改善は両立させることはできない。
【特許文献１】特開平１１−１９５９７６号公報
【特許文献２】特開平１０−１９９２４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
回路の遷移状態、たとえば回路を構成する電界効果トランジスタの時間軸上もしくは確率的なＯＮ状態とＯＦＦ状態を調査し、ＯＮ状態の期間が長い電界効果トランジスタを低しきい値電圧（Ｌｏｗ  Ｖｔｈ）、またＯＦＦ状態の期間が長い電界効果トランジスタに高しきい値電圧（Ｈｉｇｈ  Ｖｔｈ）をそれぞれ適用することにより、リーク電流削減、消費電流の削減を行う。
また、パルス形クロックに同期する回路の場合、その回路内にある電界効果トランジスタはクロックパルスがアクティブ（Ａｃｔｉｖｅ）の時（短い時間）のみＯＮ状態になり、それ以外の時間はＯＦＦ状態となっている。このような電界効果トランジスタにはＨｉｇｈ  Ｖｔｈ（Ｈｖｔｈ；高しきい値電圧）の電界効果トランジスタを適用してリーク電流の削減を行う。
一方、クロックパルスがＡｃｔｉｖｅのときＯＦＦ状態、それ以外の時間帯にＯＮ状態になっている電界効果トランジスタにはＬｏｗ  Ｖｔｈ（Ｌｖｔｈ；低しきい値電圧）の電界効果トランジスタを適用し、速度改善を行う。
【課題を解決するための手段】
【０００６】
本発明の電界効果トランジスタ回路は、複数の電界効果トランジスタを有する電界効果トランジスタ回路において、前記電界効果トランジスタの時間軸上または確率的にオン動作状態とオフ動作状態の期間に応じてしきい値電圧を設定した複数のしきい値電圧の電界効果トランジスタを有する。
本発明の電界効果トランジスタ回路は、複数の電界効果トランジスタを有する電界効果トランジスタ回路において、前記電界効果トランジスタ回路の時間軸上または確率的に、オン動作状態の期間よりオフ動作状態の期間が長い電界効果トランジスタは高しきい値電圧の高い電界効果トランジスタを用い、オフ動作状態の期間よりオン動作状態の期間が長い電界効果トランジスタには低しきい値電圧の電界効果トランジスタを用いた、複数のしきい値電圧の電界効果トランジスタを有する。
本発明の電界効果トランジスタ回路の設計方法は、回路の遷移状態を検証する第１のステップと、前記検証により時間軸上または確率的に、オンまたはオフ動作状態の期間が長い電界効果トランジスタを特定する第２のステップと、前記特定された電界効果トランジスタのしきい値電圧を前記オン、オフ動作状態の期間に対応して設定する第３のステップとを有する。
【発明の効果】
【０００７】
Ｍｕｌｔｉ−Ｖｔｈ技術をたとえば駆動回路の出力トランジスタに適用することにより、十分に最適化された回路ブロックで全てがクリティカルパスのような場合でも、電界効果トランジスタ、たとえばＭｕｌｔｉ−ＶｔｈＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタによるリーク電流削減、消費電流削減と速度改善ができる。
【発明を実施するための最良の形態】
【０００８】
図１に実施形態例であるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１０の回路ブロックの構成を示す。
図１に示すＳＲＡＭ（回路）１０は、ワード線ドライバ（Ｗｏｒｄ  Ｄｒｉｖｅｒ）回路２０、デコーダ（Ｄｅｃｏｄｅ）／コントロール（制御；Ｃｏｎｔｒｏｌ）回路３０、ライトバッファ（Ｗｒｉｔｅ  Ｂｕｆｆｅｒ）／センスアンプ（ＳｅｎｓｅＡｍｐ）５０、メモリセル部４０などで構成されている。
図１においては、簡略するため、ワード線ドライバ（Ｗｏｒｄ  Ｄｒｉｖｅｒ）回路２０とメモリブロックＢＬＫ１を１個しか図示していないが、実際はワード線が２３を単位として配置されたメモリブロック（ＢＬＫ１）が２ｎ／２３個存在する。図１において、ワード線ドライバのブロック（ＢＬＫ１〜ＢＬＫｎ）内にワード線は２３個存在し、ＷＬ０〜ＷＬ７と図示してあり、またそれぞれのワード線（ライン）に対してメモリセルＭＣ（４１−００，４１−１０，・・・，４１−７０，・・・）が接続されている。
デコーダ／コントロール回路３０は、プリデコーダ、内部タイミング制御回路などで構成され、アドレスデータが入力されこれをデコードし、また外部クロックＣＫを基準に内部クロック信号、制御信号などを発生する。
Ｄｅｃｏｄｅ（デコーダ）回路の中には、プリデコーダが無く、アドレスバッファで発生した内部アドレス信号で直接デコードする方式がある。
しかし、デコーダを構成するトランジスタの数を減らし、またその面積を減らすとともに高速動作させるため、記憶容量の増加と高速化、低消費電力化を目的としたプリデコーダ方式が一般に用いられている。
このプリデコーダは、多ビットアドレスが入力された場合、たとえば２ビットまたは３ビット単位のグループに分けてデコード（プリデコード）し、このグループの中から特定のグループを選択し、この選択されたグループ内で２ビットまたは３ビットのワード線から１本のワード線を選択する構成となっている。それによって、消費電力を削減している。
また、選択されるデコード単位のビット数を少なくするとアドレスバッファの負荷を少なくして動作スピードを速くすることができ、一方デコード単位内のビット数を多くすると配線による面積は削減できるが、アドレスバッファの負荷が増え動作スピードが遅くなる。そのため、ワード線ドライバ回路２０で構成される１ブロック内のワード線は上述したように、２または３ビット構成の例が多い。
デコーダにはローアドレスデコーダの他にカラムアドレスデコーダもあり、このカラムアドレスデコーダは入力されたアドレスデータに基いてカラム（列方向）のアドレスを選択する。
Ｃｏｎｔｒｏｌ（制御）回路のタイミング制御回路は、外部制御信号ＣｏｎｔｒｏｌとクロックＣＫ信号が供給されると、たとえばコントロール信号（ＷＥ；ライトイネーブル信号）をデコードしてプリデコーダおよびワード線ドライバ回路２０に供給してアドレス信号Ａ［０］〜Ａ［ｎ］をデコードさせ、ワード線を活性化または不活性化させる信号を出力する。
またこれ以外に、クロックＰＣＬＫを発生し、Ｗｒｉｔｅ  Ｂｕｆｆｅｒ（ライトバッファ）にコントロール信号ＷＥ（ライトイネーブル）信号を出力し、書き込みタイミングを制御する。
またビット線対ＢＬ，ＸＢＬ（ＢＬの反転）上のデータを増幅するＳｅｎｓｅＡｍｐ回路５０にＳｅｎｓｅＡｍｐイネーブル信号を出力する。
さらに、カラムデコーダから出力するカラムアドレス［Ａｎ＋１］〜［Ａｍ］（データ）を制御するタイミング信号を出力する。
【０００９】
ワード線ドライバ（Ｗｏｒｄ  Ｄｒｉｖｅｒ）回路２０は、プリデコーダで１個選択され、この選択された特定のワード線ドライバ回路２０に、デコーダ／コントロール回路３０から出力されたクロックＰＣＬＫとＤＡＴＡが供給される。
この選択されたワード線ドライバ回路２０のブロックでは、たとえばデコーダの単位が３ビットの場合、８本のワード線から１本のワード線に“Ｈ”（ハイ）レベルの電圧を供給することにより、メモリセルＭＣ（４１−００〜４１−７０）部４０の中から１本をアクティブ（活性化）にする。またこれと同時に、他の７本のワードラインには“Ｌ”（ロー）レベルの電圧が供給され、非活性化される。
各ワード線ドライバ回路の構成は、１例として図１、図２に示すように、ＮＡＮＤ回路とＮＯＴ回路で構成されている。
このワード線ドライバ回路２０において、デコーダ／コントロール回路３０から出力された制御信号（クロック）ＰＣＬＫとデータＤＡＴＡがＮＡＮＤ回路に供給され演算された後その論理結果がＮＯＴ回路で反転されてメモリセルＭＣ（４１−００，４１−１０，・・・）部４０を駆動するワード線ＷＬ０〜ＷＬ７に出力される。
【００１０】
ライトバッファ／センスアンプ（回路）５０の一部を構成するライトバッファ回路に、ライトイネーブル（ＷＥ）信号とカラムデコーダからカラム選択信号が供給され、特定のカラムが選択されると入力データＤｉｎ（Ｉｎ）がメモリセルＭＣ内のビット線対ＢＬ、ＸＢＬに（相補）データが出力される。
上述したように、たとえば内部タイミング制御回路からの信号に基いて、選択されたメモリセルＭＣのデータがビット線対ＢＬ，ＸＢＬ上に出力され、このデータをセンスアンプ回路（５０）で増幅し、ライトバッファ／センスアンプ回路５０の出力バッファを介してＤｏｕｔ（出力）データが出力される。
一方、書き込み時において、データ信号Ｉｎが入力端子を介してライトバッファ／センスアンプ回路５０に供給される。カラム選択信号でビット線対ＢＬ，ＸＢＬが選択されると、ライトバッファ回路を介してメモリセルＭＣに書き込まれる。
【００１１】
メモリセル（ＭＣ）部４０は、たとえばＳＲＡＭセルやＲＯＭセルなどの複数のメモリセルＭＣ４１−００〜ＭＣ４１−ｎｍがマトリックス状に配列され、一般にＭＣ４１―００〜ＭＣ４１−０ｍが同一のワードラインに接続され、ＭＣ−００〜ＭＣ―ｎ０がビット線対ＢＬ，ＸＢＬに接続され、このビット線対ＢＬ，ＸＢＬはセンスアンプ（５０）に接続されている。
図１におけるメモリセル（ＭＣ）部４０の例はＳＲＡＭの１列のみを示したもので、複数列構成されていて、またこのメモリセルＭＣ４１−００〜ＭＣ４１−ｎｍはＣＭＯＳ回路構成となっている。
メモリセルＭＣ４１−００〜ＭＣ４１−ｎｍは、ＰチャンネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ４３，４５とＮチャンネルＭＯＳトランジスタ４２，４４，４６，４７で構成されている。
ワード線（ＷＬ０〜ＷＬ７）はＮＭＯＳトランジスタ４２，４７のゲートに接続され、ビット線ＢＬ，ＸＢＬはＮＭＯＳトランジスタ４２，４７のドレイン／ソースに接続されている。
ＰＭＯＳトランジスタ４３のソースは電源に、ドレインはＮＭＯＳトランジスタ４４のドレインとＮＭＯＳトランジスタ４２のソース／ドレインに接続されている。またＮＭＯＳトランジスタ４４のソースは基準電位たとえばＧＮＤ（グランド）に接続されている。
また同様に、ＰＭＯＳトランジスタ４５のソースは電源に、ドレインはＮＭＯＳトランジスタ４６のドレインとＮＭＯＳトランジスタ４７のソース／ドレインに接続されている。ＮＭＯＳトランジスタ４６のソースは基準電位たとえばＧＮＤ（グランド）に接続されている。
そして、ＰＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４の各ゲートが共通接続され、この共通接続されたゲートがＰＭＯＳトランジスタ４５とＮＭＯＳトランジスタ４６が共通接続されたドレインに接続されている。
ＰＭＯＳトランジスタ４５とＮＭＯＳトランジスタ４６の各ゲートが共通接続され、この共通接続されたゲートがＰＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４が共通接続されたドレインに接続されている。
メモリセルＭＣは、このクロスカップルされた回路構成によりデータがＳｔａｔｉｃに記憶される。
【００１２】
次ぎに図１に示した、ＳＲＡＭ回路１０の動作について説明する。
デコーダ／コントロール回路３０にアドレスデータやクロックＰＣＬＫ、制御信号が供給されると、プリデコーダ回路、３ｔｏ８デコーダ回路、カラムデコーダ回路などが駆動され、その結果がワード線ドライバ（回路）２０やライトバッファ／センスアンプ回路５０に供給される。
詳細には、デコーダ／コントロール回路３０からクロックＰＣＬＫとＤＡＴＡがワード線ドライバに出力される。デコーダ回路のプリデコーダ回路では、ワード線ブロックＢＬＫ１〜ＢＬＫｎの中から１個のブロックが選択される。
さらに、このデコーダ／コントロール回路３０のデコード動作により、各ワード線ドライバブロック内のワード線（ライン）、たとえば２３の８本中１本が選択される。
したがって、ワード線ドライバ回路２０を構成するＯＦＦ期間とＯＮ期間の長いトランジスタのしきい値電圧を変えることによりリーク電流を削減することができる。詳細については後述する。
ワード線ドライバの各ブロックの中から１つのブロックが選択されると、図１に示してあるように、ＰＣＬＫとＤＡＴＡがＮＡＮＤ回路２１に入力され、そのＮＡＮＤ回路２１の出力がＮＯＴ回路２２で反転され、そのブロック内の行方向のアドレスが２３（＝８）本から１本選択され、ワード線が“Ｈ”（ハイ）レベルとなり活性化される。
ワード線が８本の場合、選択されるワード線は１本で、残りの７本は非活性化された状態であるので、確率的に活性化されるラインは１／８となる。
このように、確率的に非活性化される回路ブロックが多いところ、たとえばＳＲＭ回路１０の１例として、ワード線ドライバを構成するトランジスタの中で、ＯＦＦ期間が長い確率をもつトランジスタのしきい値電圧を可変することにより、リーク電流を削減することができる。これについては、後で図を用いて詳細に述べる。
【００１３】
列方向において、カラムアドレスにより選択されたビット線対が選択され、読み出し（または書き込み）対象のメモリセルＭＣが選択される。
たとえばデータ読出しの場合、内部タイミング制御回路からセンスアンプイネーブル信号が出力されると、特定されたメモリセルＭＣのデータがビット線対ＢＬ，ＸＢＬに出力される。センスアンプはビット線対ＢＬ，ＸＢＬに出力されたメモリセルＭＣのデータを増幅する。そして、この増幅されたデータはバッファを介して出力データ（Ｄｏｕｔ）として出力される。
データの書き込みは、ローデコーダで１行のみを選択し、またカラムデコーダ回路で１列を選択してメモリセルＭＣを特定する。ライトバッファ／センスアンプ回路５０から入力データＩｎが入力されると、ライトイネーブル（ＷＥ；書き込み可能）信号に応じてビット線対ＢＬ，ＸＢＬに入力データＩｎを転送して、選択したメモリセルＭＣ（４１−００，４１−１０，・・・）に書き込む。
この場合、データの振幅レベルが大きいので、読み出しと異なり、センスアンプは使用していない。
【００１４】
図２に、図１に示したデコーダ（／コントロール）回路３０とワード線ドライバ回路（２０）に関し、さらに詳細な回路構成を示す。
図２において、デコーダ（／コントロール）回路３０はプリデコーダ回路１５２と３ｔｏ８デコーダ（回路）１５１とカラムデコーダ（回路）１５３で構成されている。
各ワード線ドライバのブロックはプリデコーダ回路１５２で選択される。このワード線ドライバ回路２０はたとえば２３（３ビットアドレス；８本）のそれぞれのワードラインを駆動するためのドライブ回路で構成されている。
アドレス信号に基づきＢＬＫ１（１２０−１）〜ＢＬＫｎ（１２０−ｎ）の中から１個のブロックが選択され、この選択されたブロック内のワード線はさらに３（ビット）ｔｏ８デコーダ回路１５１で、８本の中から１本選択され、ワード線（ＷＬ０〜ＷＬ７）に“Ｈ”レベルの電圧が出力され、アクティブ化される。
３ｔｏ８デコーダ回路１５１から出力される０〜７の８本の行選択線は、図２に示す各ブロックＢＬＫ１（１２０−１）〜ＢＬＫｎ（１２０−ｎ）全てに接続されアドレスデータ（ＤＡＴＡ）を出力する。このＤＡＴＡはタイミング発生器（ＴＧ）１１０から出力されるタイミングクロック、ＰＣＬＫに同期してＮＡＮＤ処理とＮＯＴ処理され、その結果８本中１本だけが活性化される。
カラムデコーダ回路１５３はＡｎ＋１〜Ａｍのアドレスデータにより、デコードされて列が選択される。このカラムデコーダ回路１５３の出力回路においても、上述したワード線ドライバ回路と同様に、それを構成するトランジスタについて、ＯＦＦ動作期間が確率的に長いトランジスタのしきい値電圧を変え、たとえば大きくすることによりリーク電流を削減し、それに伴って消費電流（消費電力）を減らすことができる。
【００１５】
図３に本発明の実施形態例であるデコーダ回路２００とその回路構成を示す。
デコーダ（Ｄｅｄｏｄｅ）回路２０１（２００）は図３（Ａ）に示すように、３ビットの入力データＩｎ３００、Ｉｎ３０１、Ｉｎ３０２が入力される。この３ビットの入力データはデコードされて、８本の出力データ（信号）Ｏｕｔ３０３、・・・、Ｏｕｔ３１０が出力される。この出力データの８本の内、１本のみが選択され、例えば“Ｈ”レベルの電圧が出力される。
“Ｈ”レベルの電圧が、ワード線ドライバ回路にＤＡＴＡとして出力され、そこでＰＣＬＫと共にＮＡＮＤ回路に入力され、ＮＯＴ回路を介してワード線に“Ｈ”レベルの電圧が出力され、活性化される。
【００１６】
デコーダ（Ｄｅｃｏｄｅ）回路２０１（２００）の出力段の回路構成は、図３（Ｂ）、（Ｃ）に示すように、たとえばＩＮＶ（インバータ）回路で構成される。
たとえばＩＮＶ回路がＣＭＯＳ回路構成の場合、ＰＭＯＳトランジスタ２１０のソースは電源ＶＤＤに接続され、ドレインはＮＭＯＳトランジスタ２１１のドレインに接続され、ゲートはＮＭＯＳトランジスタ２１１のゲートに共通接続される。そして、このＮＭＯＳトランジスタ２１１のソースは基準電位たとえばＧＮＤ（グランド）に接続される。
図３（Ｂ）と図３（Ｃ）にＩＮＶ回路の入力、出力状態に対応するトランジスタの動作状態を示している。
まず入力に“Ｌ”レベルの信号（データ）が供給されると、ＰＭＯＳトランジスタ２１０はＯＮ動作状態で、一方ＮＭＯＳトランジスタ２１１はＯＦＦ動作状態となり、その結果出力は“Ｈ”レベル状態になる（図３（Ｂ））。
一方、入力に“Ｈ”レベルの信号（データ）が供給されると、ＰＭＯＳトランジスタ２１０はＯＦＦ動作状態で、一方ＮＭＯＳトランジスタ２１１はＯＮ動作状態となり、その結果出力は“Ｌ”レベル状態になる（図３（Ｃ））。
【００１７】
上述したように、デコーダ回路２０１の出力部におけるインバータ（ＩＮＶ）回路は８個構成され、入力データＩＮ３００〜Ｉｎ３０２に応じて、出力データＯｕｔ３０３〜Ｏｕｔ３１０から選択された１個が“Ｈ”レベルで（図３（Ｂ））、また残りの７個は“Ｌ”レベルとなる（図３（Ｃ））。
さらに詳細には、デコーダ回路２０１の出力回路の８個のインバータ回路のうち、７個は“Ｌ”レベルであるので、７個のＰＭＯＳトランジスタ２１０はＯＦＦ動作状態であり、これと逆に７個のＮＭＯＳトランジスタ２１１はＯＮ動作状態である。
【００１８】
このように、デコーダ回路２０１の出力回路をインバータ回路構成としかつＣＭＯＳ回路で構成すると、ワード線ドライバ回路をドライブするインバータ回路の大部分が、ＯＦＦであり、またインバータ回路を構成するある導電型のトランジスタ、ＣＭＯＳトランジスタ構成の場合、ＰＭＯＳトランジスタのほとんどがＯＦＦ状態である。
以上述べたように、デコーダ回路２０１を構成する出力回路のＩＮＶ回路は、確率的にＯＦＦ動作状態となるトランジスタの数が多く、またはそれを合計するとＯＦＦ動作状態になる期間が長い。
図３（Ｂ）、図３（Ｃ）において、ＯＦＦ動作期間の長いトランジスタたとえばＰＭＯＳトランジスタ２１０に対してしきい値電圧を大きくすると、しきい値電圧が大きくなるに伴い、所定ゲートバイアスでの電流が減少し、またそれに伴いＯＦＦ時のリーク電流も減少する。
一方、インバータ回路の８個のうち７個がＯＦＦ状態であるが、その７個の出力ＣＭＯＳ回路において、ＮＭＯＳトランジスタ２１１がＯＮ動作状態となっている。
７個のＮＭＯＳトランジスタ２１１のＯＮ期間を合計すると確率的にＯＮ動作状態の時間が長く、ＮＭＯＳトランジスタ２１１に対しては、リーク電流を削減するよりしきい値電圧を低くすることにより、動作スピードを速くし、速度の改善を行っている。
【００１９】
図４に他の実施形態例であるワード線ドライバ回路（２５０）の回路構成を示す。
図４のワード線ドライバ回路２５０は図１、図２に示したように、ＮＡＮＤ回路２１（ＮＡＮＤ１−０〜ＮＡＮＤ１−７，・・・，ＮＡＮＤｎ−０〜ＮＡＮＤｎ−７）とＮＯＴ回路２２（ＮＯＴ１−０〜ＮＯＴ１−７，・・・，ＮＯＴｎ−０〜ＮＯＴｎ―７）で構成されている。
このワード線ドライバ回路２５０はＰＭＯＳトランジスタとＮＭＯＳトランジスタのＣＭＯＳ回路で構成されている。
ＮＡＮＤ回路（ＮＡＮＤ１−０〜ＮＡＮＤ１−７，・・・，ＮＡＮＤｎ−０〜ＮＡＮＤｎ−７）において、ＰＭＯＳトランジスタ２５１のソースは電源ＶＤＤに接続され、ドレインはＮＭＯＳトランジスタ２５２のドレインとＰＭＯＳトランジスタ２５３のドレインに接続されている。
ＮＭＯＳトランジスタ２５２のゲートはＰＭＯＳトランジスタ２５１のゲートに接続され、ドレインはＮＭＯＳトランジスタ２５４のドレインに接続されている。
ＮＭＯＳトランジスタ２５４のソースは基準電位たとえばＧＮＤに接続され、ゲートはＰＭＯＳトランジスタ２５３のゲートに接続されている。
ＰＭＯＳトランジスタ２５３のソースは電源ＶＤＤに接続され、ドレインはＰＭＯＳトランジスタ２５５のゲートとＮＭＯＳトランジスタ２５６のゲートに接続されている。
【００２０】
このＮＡＮＤ回路を構成するＰＭＯＳトランジスタ２５１とＮＭＯＳトランジスタ２５２の共通接続されたゲートにはたとえばＰＣＬＫデータが入力され、ＰＭＯＳトランジスタ２５３とＮＭＯＳトランジスタ２５４の共通接続されたゲートにはＤＡＴＡ（データ）が入力される。
ＮＡＮＤ回路（ＮＡＮＤ１−０〜ＮＡＮＤ１−７，・・・，ＮＡＮＤｎ−０〜ＮＡＮＤｎ−７）を構成するＰＭＯＳトランジスタ２５１のしきい値電圧を低くし（Ｌｖｔｈ）、一方ＮＭＯＳトランジスタ２５２のしきい値電圧を高く（Ｈｖｔｈ）設定する。
ＰＣＬＫデータは図２で示すタイミング発生器１１０から出力されるクロックに相当し、またＤＡＴＡは３ｔｏ８デコーダ回路１５１から出力されるワード線選択のためのデータに相当する。
【００２１】
また、ＰＭＯＳトランジスタ２５５とＮＭＯＳトランジスタ２５６はＮＯＴ回路を構成していて、ＰＭＯＳトランジスタ２５５のソースは電源ＶＤＤに接続され、ドレインはＮＭＯＳトランジスタ２５６のドレインと出力端子（ＯＵＴ）に接続され、このＮＭＯＳトランジスタ２５６のソースは基準電位たとえばＧＮＤに接続されている。
ＮＯＴ回路の入力すなわちＰＭＯＳトランジスタ２５５とＮＭＯＳトランジスタ２５６のゲートは共通接続され、このゲートにＮＡＮＤ回路の出力データが供給される。  
【００２２】
次に、ワード線ドライバ回路２５０を構成するＮＡＮＤ回路とＮＯＴ回路の動作について、図５に示すタイミングチャートを用いて説明する。
時刻ｔ０以前は、ＰＣＬＫとＤＡＴＡは共に“Ｌ”レベルであり（図５（Ａ），（Ｂ））、ＰＣＬＫの“Ｌ”レベルのデータ（電圧）がＰＭＯＳトランジスタ２５１とＮＭＯＳトランジスタ２５２の各ゲートに供給される。その結果、ＰＭＯＳトランジスタ２５１はＯＮ動作状態に、ＮＭＯＳトランジスタ２５２はＯＦＦ動作状態となる。
一方このとき、ＤＡＴＡの“Ｌ”レベルの電圧がＰＭＯＳトランジスタ２５３のゲートとＮＭＯＳトランジスタ２５４のゲートに供給される。その結果、ＰＭＯＳトランジスタ２５３はＯＮ動作状態となり、ＮＭＯＳトランジスタ２５４はＯＦＦ動作状態となる。
したがって、ＮＭＯＳトランジスタ２５２，２５４はＯＦＦ動作状態、ＰＭＯＳトランジスタ２５１，２５３はＯＮ動作状態となるので、ＮＡＮＤ回路の出力は“Ｈ”レベルになる。
しかし、このＮＡＮＤ回路からの出力の“Ｈ”レベルの電圧は、ＰＭＯＳトランジスタ２５５とＮＭＯＳトランジスタ２５６で構成されるＮＯＴ回路で反転されるので、ＮＯＴ回路出力（ＯＵＴ）の出力レベルは“Ｌ”レベルとなる（図５（Ｃ））。
【００２３】
時刻ｔ０〜ｔ１において、ＰＣＬＫは“Ｌ”レベルであるが、ＤＡＴＡは“Ｌ”レベルから“Ｈ”レベルに遷移する（図５（Ａ），（Ｂ））。
ＰＣＬＫは“Ｌ”レベルであるのでＰＭＯＳトランジスタ２５１とＮＭＯＳトランジスタ２５２の動作に関して、時刻ｔ０以前と同じ動作状態である。一方、ＤＡＴＡが“Ｈ”レベルとなるので、ＰＭＯＳトランジスタ２５３とＮＭＯＳトランジスタ２５４の動作が変化する。
すなわち、ＤＡＴＡが“Ｈ”レベルであるので、ＰＭＯＳトランジスタ２５３のゲートは“Ｈ”レベルとなり、ＯＦＦ動作状態となる。ＮＭＯＳトランジスタ２５４のゲートは“Ｈ”レベルであるので、ＯＮ動作状態が可能となる。しかし、このときＮＭＯＳトランジスタ２５２はＯＦＦ動作状態であるので、ＮＭＯＳトランジスタ２５２，２５４は共にＯＦＦ動作状態となる。
その結果、ＰＭＯＳトランジスタ２５３はＯＦＦ動作状態であるが、ＰＭＯＳトランジスタ２５１がＯＮ動作状態であるので、ＮＡＮＤ回路出力は“Ｈ”レベルとなる。この“Ｈ”レベルの電圧をＮＯＴ回路に供給するので、その出力ＯＵＴは“Ｌ”レベルとなる（図５（Ｃ））。
【００２４】
時刻ｔ１において、ＰＣＬＫが“Ｌ”レベルから“Ｈ”レベルに遷移する（図５（Ａ））。このとき、ＤＡＴＡは“Ｈ”レベルを維持している（図５（Ｂ））。
ＰＭＯＳトランジスタ２５１とＮＭＯＳトランジスタ２５２のゲートにはＰＣＬＫの“Ｈ”レベルの電圧が供給されるので、ＰＭＯＳトランジスタ２５１はＯＦＦ動作状態となり、ＮＭＯＳトランジスタ２５２はＯＮ動作状態へと遷移する。
このとき、ＤＡＴＡは“Ｈ”レベルであるので、ＮＭＯＳトランジスタ２５４はＯＮ動作可能状態であるので、ＮＭＯＳトランジスタ２５２，２５４はＯＮ動作状態へと遷移する。また、ＰＭＯＳトランジスタ２５３のゲートには“Ｈ”レベルの電圧が供給されているので、ＯＦＦ動作状態である。
その結果、ＮＡＮＤ出力は“Ｈ”レベルから“Ｌ”レベルへ遷移し、その状態を時刻ｔ３まで維持する。
そして、ＮＡＮＤ回路出力の“Ｌ”レベルの電圧をＮＯＴ回路で反転するので、その出力ＯＵＴは“Ｈ”レベルとなる。だだし、図５（Ｃ）においては、ＤＡＴＡやＰＣＬＫがデコーダ（３ｔｏ８デコーダ回路１５１）またはタイミング発生器１１０からこのＮＡＮＤ回路の入力端子まで配線容量、配線抵抗などによる信号伝播の遅延や、時定数により信号の立ち上がり立下り波形が劣化するので、その遅延による影響を強調した波形（図５（Ｃ）の時刻ｔ２）をタイミングチャートに示している。
【００２５】
時刻ｔ３において、ＰＣＬＫが“Ｈ”レベルから“Ｌ”レベルへと遷移するが（図５（Ａ））、ＤＡＴＡは“Ｈ”レベルを維持したままである（図５（Ｂ））。
この入力データの条件は時刻ｔ０〜ｔ１と同じである。ＰＣＬＫが“Ｌ”レベルであるので、ＰＭＯＳトランジスタ２５１はＯＮ動作状態、一方ＮＭＯＳトランジスタ２５２はＯＦＦ動作状態となる。このとき、ＤＡＴＡは“Ｈ”レベルであるので、ＰＭＯＳトランジスタ２５３のゲートは“Ｈ”レベルとなり、ＯＦＦ動作状態となり、またＮＭＯＳトランジスタ２５４のゲートは“Ｈ”レベルであるので、ＯＮ動作状態が可能となる。しかし、このときＮＭＯＳトランジスタ２５２はＯＦＦ動作状態であるので、ＮＭＯＳトランジスタ２５２，２５４は共にＯＦＦ動作状態である。
ＰＭＯＳトランジスタ２５３はＯＦＦ動作状態であるが、ＰＭＯＳトランジスタ２５１がＯＮ動作状態であるので、ＮＡＮＤ回路出力は“Ｈ”レベルとなる。この“Ｈ”レベルの電圧がＮＯＴ回路に供給されるので、ＮＯＴ回路の出力ＯＵＴは“Ｌ”レベルとなる（図５（Ｃ））。ここでも遅延時間を考慮して、ＮＯＴ回路の出力ＯＵＴは時刻ｔ４で“Ｌ”レベルに遷移する波形を図示している（図５（Ｃ））。
【００２６】
時刻ｔ３〜ｔ５において、入力条件は時刻ｔ３と同じであり、ＰＣＬＫは“Ｌ”レベルを維持したままで、ＤＡＴＡは“Ｈ”レベルを維持している。そのときのＮＯＴ回路の出力波形は図５（Ｃ）のタイミングチャートに図示してあるように、“Ｌ”レベルである。
【００２７】
時刻ｔ５において、ＰＣＬＫは“Ｌ”レベルであり、これに対してＤＡＴＡは“Ｈ”レベルから“Ｌ”レベルへ遷移する。このときのＮＡＮＤ回路の入力条件は、上述した時刻ｔ０以前の入力条件と同じである。
ＰＣＬＫはＤＡＴＡとともに“Ｌ”レベルであり（図５（Ａ），（Ｂ））、ＰＭＯＳトランジスタ２５１はＯＮ動作状態に、ＮＭＯＳトランジスタ２５２はＯＦＦ動作状態となる。
一方、ＰＭＯＳトランジスタ２５３はＯＮ動作状態となり、ＮＭＯＳトランジスタ２５４はＯＦＦ動作状態となる。
その結果、ＮＭＯＳトランジスタ２５２，２５４はＯＦＦ動作状態、ＰＭＯＳトランジスタ２５１，２５３はＯＮ動作状態となるので、ＮＡＮＤ回路出力は“Ｈ”レベルになる。
そして、このＮＡＮＤ出力の“Ｈ”レベルの電圧は、ＰＭＯＳトランジスタ２５５とＮＭＯＳトランジスタ２５６で構成されるＮＯＴ回路で反転されるので、ＮＯＴ回路出力（ＯＵＴ）の出力レベルは“Ｌ”レベルとなる（図５（Ｃ））。
【００２８】
このように、図４に示すＳＲＡＭ用ワード線ドライバ回路２５０は、図５に示すようにＰＣＬＫのクロックパルスが非アクティブ（Ａｃｔｉｖｅ）すなわち“Ｌ”レベルである長い期間には、ＮＡＮＤ回路とＮＯＴ回路を構成するトランジスタのうち、ＮＭＯＳトランジスタ２５２とＰＭＯＳトランジスタ２５５はＯＦＦ動作状態に、ＰＭＯＳトランジスタ２５１とＮＭＯＳトランジスタ２５６はＯＮ動作状態になっている。
【００２９】
図４と図５に示すワード線ドライバ回路２５０とそのタイミングチャートにおいて、長い時間ＯＦＦ動作状態にあるトランジスタ、ＮＭＯＳトランジスタ２５２とＰＭＯＳトランジスタ２５５のしきい値電圧をそれぞれ高く（Ｈｖｔｈ）設定し、また、長い時間ＯＮ動作状態にあるトランジスタ、ＰＭＯＳトランジスタ２５１とＮＭＯＳトランジスタ２５６のしきい値電圧をそれぞれ低く（Ｌｖｔｈ）設定する。
【００３０】
このように、時間軸上において、ＯＮ動作時間とＯＦＦ動作時間の持続期間を考慮することにより、長い時間ＯＦＦ動作状態にあるトランジスタ、ＮＭＯＳトランジスタ２５２とＰＭＯＳトランジスタ２５５には高いしきい値電圧のトランジスタを適用して、ＯＦＦ動作期間のリーク電流を削減することができる。
また、長い時間ＯＮ動作状態にあるトランジスタ、ＰＭＯＳトランジスタ２５１とＮＭＯＳトランジスタ２５６には、低いしきい値電圧のトランジスタを適用して、出力信号（ＯＵＴ）の立下り時の遅延時間を低減することができる。
ＮＭＯＳトランジスタとＰＭＯＳトランジスタを用いたＣＭＯＳ回路構成について説明してきたが、明らかにその他の電界効果トランジスタでも構成することができ、同様な作用効果が得られる。
上述したように、ローアドレスに関するデコーダ回路とワード線ドライバ回路について主に説明したが、図２に示すカラムデコーダ回路１５３についても、同様な回路構成、動作が適用できそれに伴い、リーク電流を削減でき、消費電力を低減できる。またこれと同時に動作スピードの改善もできる。
【００３１】
いままでＳＲＡＭの回路を例にとり説明してきたが、本発明は、これらの実施形態例に限定されるべきものでなく、これ以外に、メモリまたはそれ以外の製品でも使用でき、十分最適化された回路ブロック、全てがクリティカルパスの回路にも本発明の技術思想が適用できる。
【００３２】
以上述べたように、確率的または時間軸上で電界効果トランジスタのＯＦＦ動作期間とＯＮ動作期間が求められる回路において、電界効果トランジスタのしきい値電圧を動作状態に応じて設定することにより、リーク電流を削減（消費電力を削減）し、また動作スピードの改善ができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態例のＳＲＡＭの回路構成を示した回路図である。
【図２】図１に示したＳＲＡＭのデコーダ回路とワード線ドライバ回路を示した図である。
【図３】本発明の他の実施形態例のデコーダ回路の回路図である。
【図４】本発明の他の実施形態例のワード線ドライバ回路の回路図である。
【図５】図４に示したワード線ドライバ回路の動作を説明するためのタイミングチートである。
【符号の説明】
【００３４】
１０…ＳＲＡＭ回路、２０，１２０−１〜１２０−ｎ…ワード線ドライバ回路、２１…ＮＡＮＡＤ回路、２２…ＮＯＴ回路、３０…デコーダ（Ｄｅｃｏｄｅ）回路／コントロール（Ｃｏｎｔｒｏｌ）回路、４０…メモリセル（ＭＣ）部、５０…ライトバッファ（Ｗｒｉｔｅ  Ｂｕｆｆｅｒ）／センスアンプ（Ｓｅｎｓｅ  Ａｍｐ）回路、１１０…タイミング発生器、１５０…デコーダ回路、１５１，２０１…３ｔｏ８デコーダ回路、１５２…プリデコーダ回路、１５３…カラムデコーダ回路、２１０，２５１，２５３，２５５…ＰＭＯＳトランジスタ、２１１，２５２，２５４，２５６…ＮＭＯＳトランジスタ。
【図１】
2007019997.tif 000003
【図２】
2007019997.tif 000004
【図３】
2007019997.tif 000005
【図４】
2007019997.tif 000006
【図５】
2007019997.tif 000007