(57)【要約】【課題】独立的なデータ処理が要求される応用素子を備えた外部装置と多様なマルチメディア機能を行うことができるマルチポートメモリ素子を提供する。【課題を解決するための手段】コア領域の中央部に配置し、各々互いに目標の異なる外部装置と独立的な通信を行うための複数のポートと、該ポートを基準に前記コア領域の上部及び下部にそれぞれ一定個数分だけ行方向に配置された複数のバンクと、前記ポートと前記バンクとの間にそれぞれ行方向に配置され、前記ポートと前記バンクとの間に独立的なデータの伝送を行うように提供する第１及び第２グローバルデータバスと、前記第１及び第２グローバルデータバスと前記バンクとの間、前記第１及び第２グローバルデータバスと前記ポートとの間にデータの伝送を行うように提供する第１及び第２ローカルデータバスとを備える。【選択図】図２
2007095284.tif 000002
【特許請求の範囲】
【請求項１】
コア領域の中央部に配置し、各々互いに目標の異なる外部装置と独立的な通信を行うための複数のポートと、
該ポートを基準に前記コア領域の上部及び下部にそれぞれ一定個数分だけ行方向に配置された複数のバンクと、
前記ポートと前記バンクとの間にそれぞれ行方向に配置され、前記ポートと前記バンクとの間に独立的なデータの伝送を行うように提供する第１及び第２グローバルデータバスと、
前記第１及び第２グローバルデータバスと前記バンクとの間、前記第１及び第２グローバルデータバスと前記ポートとの間にデータの伝送を行うように提供する第１及び第２ローカルデータバスと
を備えることを特徴とするマルチポートメモリ素子。
【請求項２】
前記バンクごとに１つずつ配置され、前記第１及び第２グローバルデータバスと前記バンクとの間のデータの伝送を制御する複数のバンク制御部をさらに備えることを特徴とする請求項１に記載のマルチポートメモリ素子。
【請求項３】
前記バンク制御部が、
前記ポート及び前記バンクと並列のデータの伝送を行うことを特徴とする請求項２に記載のマルチポートメモリ素子。
【請求項４】
前記バンク制御部が、
前記ポートからバンク選択信号及び入力有効データ信号を受信し、前記バンク選択信号に応答して、前記入力有効データ信号が担当バンクの有効信号であるか否かを判断することにより、前記担当バンクに前記入力有効データ信号を伝送することを特徴とする請求項３に記載のマルチポートメモリ素子。
【請求項５】
前記バンク制御部が、
前記担当バンクのデータラインに対応するビット数で並列化して前記担当バンクに伝送することを特徴とする請求項４に記載のマルチポートメモリ素子。
【請求項６】
前記バンク制御部が、
前記バンク選択信号に応答して、前記担当バンクから出力された出力有効データ信号を該当ポートに伝送することを特徴とする請求項５に記載のマルチポートメモリ素子。
【請求項７】
前記バンク制御部が、
前記出力有効データ信号を前記第１及び第２グローバルデータバスのライン数に対応するビット数でグループ化して、前記ポートに伝送することを特徴とする請求項６に記載のマルチポートメモリ素子。
【請求項８】
前記バンク制御部が、
前記ポート部からバンク選択信号及び入力有効データ信号を受信し、前記バンク選択信号に応答して、入力有効データ信号のうち、担当バンクに入力されなければならない入力有効データ信号を選択してバンク有効データ信号として出力するバンク選択手段と、
前記バンク有効データ信号を受信して、前記バンク有効データ信号の状態を判別する入力信号の状態判別手段と、
前記バンク有効データ信号の状態を利用して、前記担当バンクの命令、アドレス及び制御信号を生成して出力するステートマシンと、
該ステートマシンの制御信号に応答して、前記バンク有効データ信号を前記担当バンクのデータラインの数に対応するビット数で並列化して出力する第１並列化手段と、
前記ステートマシンの制御信号に応答して、前記担当バンクから出力される出力有効データ信号を前記第１及び第２グローバルデータバスのライン数に対応するビット数でグループ化し、かつ、直列化して出力する第１直列化手段と、
前記バンク選択信号に対応する前記ステートマシンの制御信号に応答して、前記第１直列化手段から出力された出力有効データ信号を前記ポートに出力するポート選択手段と
を備えることを特徴とする請求項３に記載のマルチポートメモリ素子。
【請求項９】
前記バンク選択手段が、
前記入力有効データ信号のビット数に対応する複数のマルチプレクサからなることを特徴とする請求項８に記載のマルチポートメモリ素子。
【請求項１０】
前記マルチプレクサが、４個の入力及び１個の出力を有することを特徴とする請求項９に記載のマルチポートメモリ素子。
【請求項１１】
前記入力信号の状態判別手段が、
前記バンク有効データ信号の最上位のビットである命令フラグ信号の状態から、前記最上位のビットを除く残りのビットの信号がデータ、アドレス又は命令信号であるかを判別した後、
データ信号ではない場合、前記バンク有効データ信号を前記ステートマシンに出力し、
データ信号である場合、前記最上位のビットを除く残りのビットの信号を前記第１並列化手段に出力することを特徴とする請求項８に記載のマルチポートメモリ素子。
【請求項１２】
前記ステートマシンが、
前記バンク有効データ信号の最上位のビットに応答してイネーブルされ、前記最上位のビットを除く残りのビットをデコードすることにより、前記命令信号を生成する第１命令生成手段と、
前記命令信号のうち、書き込み命令信号に応答して、第１及び第２ストローブ信号を生成する入力データストローブ生成手段と、
前記命令信号のうち、内部活性化命令信号に応答して、前記バンク有効データ信号を前記担当バンクの行アドレスとして出力する行アドレス生成手段と、
前記命令信号のうち、前記書き込み命令信号及び読み出し命令信号に応答して、前記バンク有効データ信号を前記担当バンクの列アドレスとして出力する列アドレス生成手段と、
前記読み出し命令信号に応答して、第１及び第２パイプストローブ信号を出力するパイプ制御手段と、
前記読み出し命令信号に応答して、前記バンク選択信号を利用して出力制御信号を出力する出力制御手段と
を備えることを特徴とする請求項１１に記載のマルチポートメモリ素子。
【請求項１３】
前記第１及び第２ストローブ信号が、前記第１並列化手段を制御し、前記第１及び第２パイプストローブ信号が、前記第１直列化手段を制御し、前記出力制御信号が、前記ポート選択手段を制御することを特徴とする請求項１２に記載のマルチポートメモリ素子。
【請求項１４】
前記第１命令生成手段が、
ｎ（自然数）個のデジタル信号を受信して、２ｎ個のデジタル信号を生成するデコーダからなることを特徴とする請求項１３に記載のマルチポートメモリ素子。
【請求項１５】
前記第１並列化手段が、
前記第１ストローブ信号に応答して、入力信号の状態判別手段から入力される前記バンク有効データ信号を各々格納する複数のレジスタを備える格納手段と、
前記第２ストローブ信号に応答して、前記複数のレジスタから順次出力される信号を整列する整列器と
を備えることを特徴とする請求項１３に記載のマルチポートメモリ素子。
【請求項１６】
前記第１直列化手段が、
前記第１及び第２パイプストローブ信号に応答して、前記担当バンクのデータバス感知増幅器から出力される出力信号を直列化して出力することを特徴とする請求項１３に記載のマルチポートメモリ素子。
【請求項１７】
前記第１直列化手段が、
前記第１及び第２パイプストローブ信号に応答して、データバス感知増幅器から出力される出力信号を格納するための複数のレジスタを備える格納手段を備えることを特徴とする請求項１６に記載のマルチポートメモリ素子。
【請求項１８】
前記ポート選択手段が、
前記出力有効データ信号のビット数に対応する複数のデマルチプレクサからなることを特徴とする請求項１３に記載のマルチポートメモリ素子。
【請求項１９】
前記デマルチプレクサが、
各々のポートと独立的に信号の伝送を行うように、ポート別に割り当てられることを特徴とする請求項１８に記載のマルチポートメモリ素子。
【請求項２０】
前記デマルチプレクサが、
複数のドライバーからなり、各々のドライバーが、３相バッファからなることを特徴とする請求項１９に記載のマルチポートメモリ素子。
【請求項２１】
前記ポートが、
独立的に各々の前記バンクに接近できるように、前記第１及び第２グローバルデータバスと接続される請求項１〜２０のいずれかに記載のマルチポートメモリ素子。
【請求項２２】
前記ポートが、
前記第１及び第２グローバルデータバスを媒介に各々の前記バンクと並列のデータの伝送を行い、
前記外部装置と直列データの伝送を行うことを特徴とする請求項２１に記載のマルチポートメモリ素子。
【請求項２３】
前記各々のポートが、
受信パッドを媒介に前記外部装置から入力される入力信号を受信する受信部と、
前記第１及び第２グローバルデータバスを媒介に前記バンクから出力される出力信号を、伝送パッドを媒介に前記外部装置に送信する送信部と
を備え、
前記受信部及び送信部は独立的に駆動して、前記入力信号及び出力信号が同時に伝達されるようにすることを特徴とする請求項２２に記載のマルチポートメモリ素子。
【請求項２４】
前記受信部が、
前記外部装置から前記受信パッドを介して直列に入力される入力信号を並列化して、バンク選択信号及び入力有効データ信号を出力することを特徴とする請求項２３に記載のマルチポートメモリ素子。
【請求項２５】
前記受信部が、
前記外部装置から前記受信パッドを介して直列信号として入力される入力信号を並列化して出力する第２並列化手段と、
該第２並列化手段から出力される並列化された入力信号を利用して、バンク情報信号を出力する第２命令生成手段と、
該第２命令生成手段から出力されるバンク情報信号を利用して、該当バンクを選択するためのバンクアドレスを生成するバンクアドレス生成手段と、
該バンクアドレス生成手段から出力された前記バンクアドレスを利用して、バンク選択信号を前記第１グローバルデータバスに出力するバンクアドレス出力手段と、
前記第２並列化手段から出力される並列化された入力信号を利用して、前記第１グローバルデータバスに出力する入力有効データ出力手段と
を備えることを特徴とする請求項２４に記載のマルチポートメモリ素子。
【請求項２６】
前記バンクアドレス生成手段が、
デコーダからなることを特徴とする請求項２５に記載のマルチポートメモリ素子。
【請求項２７】
前記バンクアドレス出力手段が、
複数の出力ドライバーからなることを特徴とする請求項２５に記載のマルチポートメモリ素子。
【請求項２８】
前記入力有効データ出力手段が、
複数の出力ドライバーからなることを特徴とする請求項２５に記載のマルチポートメモリ素子。
【請求項２９】
前記送信部が、
前記第１グローバルデータバスを媒介に前記バンクから並列に入力される出力信号を直列化して、前記送信パッドに出力することを特徴とする請求項２３に記載のマルチポートメモリ素子。
【請求項３０】
前記送信部が、
前記第２グローバルデータバスを媒介に前記バンクから前記出力信号を並列に受信して、伝送プロトコルに適合するようにパケット化する出力有効データ入力手段と、
該出力有効データ入力手段から並列に入力される出力信号を直列化して、前記送信パッドに出力する第２直列化手段と
を備えることを特徴とする請求項２９に記載のマルチポートメモリ素子。
【請求項３１】
前記第１及び第２グローバルデータバスが、
前記バンクと前記ポートとの間に並列のデータの伝送を行うことを特徴とする請求項２１に記載のマルチポートメモリ素子。
【請求項３２】
前記第１グローバルデータバスが、
前記ポートから前記バンクに入力される入力有効データ信号を並列伝送することを特徴とする請求項３１に記載のマルチポートメモリ素子。
【請求項３３】
前記第１グローバルデータバスが、
前記ポートと前記コア領域の下部に配置されたバンクとの間に配置されることを特徴とする請求項３２に記載のマルチポートメモリ素子。
【請求項３４】
前記第２グローバルデータバスが、
前記バンクから前記ポートに出力される出力有効データ信号を並列伝送することを特徴とする請求項３１に記載のマルチポートメモリ素子。
【請求項３５】
前記第２グローバルデータバスが、
前記ポートと前記コア領域の上部に配置されたバンクとの間に配置されることを特徴とする請求項３４に記載のマルチポートメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に外部装置と複数の並行（ｍｕｌｔｉｐｌｅ  ｃｏｎｃｕｒｒｅｎｔ）処理を行うために、直列入／出力インターフェイスを有するマルチポートメモリ素子の構造に関する。
【背景技術】
【０００２】
一般に、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）をはじめとする殆どのメモリ素子は、１つのポート（１つのポートに複数の入／出力ピンセット（ｐｉｎ  ｓｅｔ）が存在する）を備える（特許文献１参照）。すなわち、外部チップセットとのデータ交換のために、１つのポートのみを備えている。このような単一ポートを有するメモリ素子は、複数の入／出力ピンに接続した信号線を介して、同時に複数のビットのデータを伝送する並列入／出力インターフェイスを用いている。すなわち、複数の入／出力ピンを介して外部素子とデータを並列に交換する。
【０００３】
上述した入／出力インターフェイスは、互いに異なる機能を有する単位素子を信号線で互いに接続して、送／受信データを相手に正確に伝送する電気的、機械的取扱方法をいい、後述する入／出力インターフェイスもこれと同じ意味で解析すべきである。また、信号線は、通常、アドレス信号、データ信号及び制御信号などのような信号を伝送するバスをいい、後述する信号線は、説明の便宜上、全てバスと称する。
【０００４】
並列入／出力インターフェイスは、複数のバスを介して同時に複数のビットのデータを伝送できるから、データ処理の効率速度に優れているため、速い速度を要する短い距離の伝送に主に用いられている。しかしながら、並列入／出力インターフェイスは、入／出力データを伝送するためのバスが増加するが、距離が長くなれば、製品単価が高くなる。また、マルチメディアシステムのハードウェアの側面から見るとき、単一ポートという制約のため、多様なマルチメディア機能を支援するためには、複数のメモリ素子を独立的に構成するか、１つの機能に対する動作が行われるときには、他の機能の動作を同時に行うことができないという短所がある。
【０００５】
上述したような並列入／出力インターフェイスの短所を考慮して、並列入／出力インターフェイスを有するメモリ素子を直列入／出力インターフェイスに転換しようとする努力が続いており、また、他の直列入／出力インターフェイスを有する装置との互換性の拡張などを考慮して、半導体メモリ素子の入出力環境の直列入／出力インターフェイスへの転換が求められている。なお、表示装置、例えば、ＨＤＴＶ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  ＴｅｌｅＶｉｓｉｏｎ）やＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）ＴＶのような表示装置では、オーディオプロセッサやビデオプロセッサなどの応用素子が内蔵されている。このような応用素子は、独立的なデータ処理が求められるため、複数のポートを介して直列入／出力インターフェイスを有するマルチポートメモリ素子の開発が切実に求められているのが現状である。
【０００６】
図１は、一般的な単一ポートメモリ素子の構造を説明するために示す構成図である。ここでは、説明の便宜上、一般的なｘ１６  ５１２Ｍ  ＤＲＡＭを例に挙げて示した。
【０００７】
同図に示すように、一般に、ｘ１６  ５１２Ｍ  ＤＲＡＭ単一ポートメモリ素子は、Ｎ×Ｍ（Ｎ，Ｍは自然数）個のメモリセルが行列形態で配置された複数のメモリセルと、行／列ライン別にメモリセルを選択する行／列デコーダとが備えられた４個のバンクＢＡＮＫ０〜ＢＡＮＫ３と、４個のバンクＢＡＮＫ０〜ＢＡＮＫ３に入／出力される信号等の入／出力を担当する１個のポートＰＯＲＴと、ポートＰＯＲＴとバンクＢＡＮＫ０〜ＢＡＮＫ３及びポートＰＯＲＴとピンとの間に信号伝達のための複数のバスＧＩＯとを備える。ここで、バスＧＩＯは、ＤＲＡＭ素子において通常呼ばれているグローバル入／出力バスを意味し、制御バス、１５個のアドレスバス及び１６個のデータバスからなる。
【０００８】
上述したように、単一ポートメモリ素子には、ポートＰＯＲＴが１つのみ存在し、ポートＰＯＲＴ内には、外部ピンとのインターフェイスのために、複数の入／出力ピンセットが存在する。
【０００９】
以下、バンクＢＡＮＫ０〜ＢＡＮＫ３から外部装置への信号（データ）伝達過程を説明する。バンクＢＡＮＫ０〜ＢＡＮＫ３から出力されて入／出力データバスＧＩＯに伝達されるデータは、ポートＰＯＲＴを経由して１６個の入／出力データピン（外部ピン）を介して外部装置に並列に伝達される。
【００１０】
以下、外部装置からバンクＢＡＮＫ０〜ＢＡＮＫ３への信号（データ）伝達過程を説明する。データは、外部装置から１６個の入／出力データピンを介して並列にポートＰＯＲＴに伝達され、ポートＰＯＲＴに伝達されたデータは、並列に１６個の入／出力データバスを介してバンクＢＡＮＫ０〜ＢＡＮＫ３に伝達される。そして、バンクＢＡＮＫ０〜ＢＡＮＫ３に伝達されたデータは、バンク内に構成された制御回路（例えば、デコーダ、ドライバー等）を介してメモリセルに伝達される。
【００１１】
一方、外部装置からバンクＢＡＮＫ０〜ＢＡＮＫ３に伝達される信号は、データ信号だけでなく、アドレス及び命令信号も含む。アドレス及び命令信号は、１６個の入／出力データピンを除外した別途の入／出力アドレスピン及び命令ピンを介して、並列に外部装置からポートＰＯＲＴに伝達される。ポートＰＯＲＴに伝達された命令信号は、並列に１個の制御バスに載せられ、アドレス信号は、１５個のアドレスバスに載せられて並列にバンクＢＡＮＫ０〜ＢＡＮＫ３に伝達される。
【００１２】
しかしながら、単一ポートメモリ素子において最も大きい問題は、単一ポートを使用するため、多様なマルチメディア機能の具現が不可能なことである。単一ポートメモリ構造においてマルチメディア機能を具現するためには、複数のメモリ素子、例えばＤＲＡＭ素子を独立的に構成して各々のＤＲＡＭ素子が互いに異なる機能を担当するように提供しなければならない。しかしながら、ＤＲＡＭ素子を独立的に構成する場合、メモリアクセス量が多い素子と少ない素子との間に適切なメモリ量の割り当てが難しく、全体メモリ素子の密度に比べて利用効率が落ちるという短所がある。
【特許文献１】特開平１０‐１７８１１０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、上述の問題点を解決するためになされたものであって、その目的は、独立的なデータ処理が要求される応用素子を備えた外部装置、及び多様なマルチメディア機能を行うことできるマルチポートメモリ素子を提供することにある。
【課題を解決するための手段】
【００１４】
上記の目的を達成すべく、本発明に係るマルチポートメモリ素子によれば、コア領域の中央部に配置し、各々互いに目標の異なる外部装置と独立的な通信を行うための複数のポートと、該ポートを基準に前記コア領域の上部及び下部にそれぞれ一定個数分だけ行方向に配置された複数のバンクと、前記ポートと前記バンクとの間にそれぞれ行方向に配置され、前記ポートと前記バンクとの間に独立的なデータの伝送を行うように提供する第１及び第２グローバルデータバスと、前記第１及び第２グローバルデータバスと前記バンクとの間、前記第１及び第２グローバルデータバスと前記ポートとの間にデータの伝送を行うように提供する第１及び第２ローカルデータバスとを備える。
【００１５】
即ち、本発明のうち、請求項１に記載の発明は、コア領域の中央部に配置し、各々互いに目標の異なる外部装置と独立的な通信を行うための複数のポートと、該ポートを基準に前記コア領域の上部及び下部にそれぞれ一定個数分だけ行方向に配置された複数のバンクと、前記ポートと前記バンクとの間にそれぞれ行方向に配置され、前記ポートと前記バンクとの間に独立的なデータの伝送を行うように提供する第１及び第２グローバルデータバスと、前記第１及び第２グローバルデータバスと前記バンクとの間、前記第１及び第２グローバルデータバスと前記ポートとの間にデータの伝送を行うように提供する第１及び第２ローカルデータバスとを備えることを特徴とするマルチポートメモリ素子を提供する。また、請求項２に記載の発明は、前記バンクごとに１つずつ配置され、前記第１及び第２グローバルデータバスと前記バンクとの間のデータの伝送を制御する複数のバンク制御部をさらに備えることを特徴とする請求項１に記載のマルチポートメモリ素子を提供する。また、請求項３に記載の発明は、前記バンク制御部が、前記ポート及び前記バンクと並列のデータの伝送を行うことを特徴とする請求項２に記載のマルチポートメモリ素子を提供する。また、請求項４に記載の発明は、前記バンク制御部が、前記ポートからバンク選択信号及び入力有効データ信号を受信し、前記バンク選択信号に応答して、前記入力有効データ信号が担当バンクの有効信号であるか否かを判断することにより、前記担当バンクに前記入力有効データ信号を伝送することを特徴とする請求項３に記載のマルチポートメモリ素子を提供する。また、請求項５に記載の発明は、前記バンク制御部が、前記担当バンクのデータラインに対応するビット数で並列化して前記担当バンクに伝送することを特徴とする請求項４に記載のマルチポートメモリ素子を提供する。また、請求項６に記載の発明は、前記バンク制御部が、前記バンク選択信号に応答して、前記担当バンクから出力された出力有効データ信号を該当ポートに伝送することを特徴とする請求項５に記載のマルチポートメモリ素子を提供する。また、請求項７に記載の発明は、前記バンク制御部が、前記出力有効データ信号を前記第１及び第２グローバルデータバスのライン数に対応するビット数でグループ化して、前記ポートに伝送することを特徴とする請求項６に記載のマルチポートメモリ素子を提供する。また、請求項８に記載の発明は、前記バンク制御部が、前記ポート部からバンク選択信号及び入力有効データ信号を受信し、前記バンク選択信号に応答して、入力有効データ信号のうち、担当バンクに入力されなければならない入力有効データ信号を選択してバンク有効データ信号として出力するバンク選択手段と、前記バンク有効データ信号を受信して、前記バンク有効データ信号の状態を判別する入力信号の状態判別手段と、前記バンク有効データ信号の状態を利用して、前記担当バンクの命令、アドレス及び制御信号を生成して出力するステートマシンと、該ステートマシンの制御信号に応答して、前記バンク有効データ信号を前記担当バンクのデータラインの数に対応するビット数で並列化して出力する第１並列化手段と、前記ステートマシンの制御信号に応答して、前記担当バンクから出力される出力有効データ信号を前記第１及び第２グローバルデータバスのライン数に対応するビット数でグループ化し、かつ、直列化して出力する第１直列化手段と、前記バンク選択信号に対応する前記ステートマシンの制御信号に応答して、前記第１直列化手段から出力された出力有効データ信号を前記ポートに出力するポート選択手段とを備えることを特徴とする請求項３に記載のマルチポートメモリ素子を提供する。また、請求項９に記載の発明は、前記バンク選択手段が、前記入力有効データ信号のビット数に対応する複数のマルチプレクサからなることを特徴とする請求項８に記載のマルチポートメモリ素子を提供する。また、請求項１０に記載の発明は、前記マルチプレクサが、４個の入力及び１個の出力を有することを特徴とする請求項９に記載のマルチポートメモリ素子を提供する。また、請求項１１に記載の発明は、前記入力信号の状態判別手段が、前記バンク有効データ信号の最上位のビットである命令フラグ信号の状態から、前記最上位のビットを除く残りのビットの信号がデータ、アドレス又は命令信号であるかを判別した後、データ信号ではない場合、前記バンク有効データ信号を前記ステートマシンに出力し、データ信号である場合、前記最上位のビットを除く残りのビットの信号を前記第１並列化手段に出力することを特徴とする請求項８に記載のマルチポートメモリ素子を提供する。また、請求項１２に記載の発明は、前記ステートマシンが、前記バンク有効データ信号の最上位のビットに応答してイネーブルされ、前記最上位のビットを除く残りのビットをデコードすることにより、前記命令信号を生成する第１命令生成手段と、前記命令信号のうち、書き込み命令信号に応答して、第１及び第２ストローブ信号を生成する入力データストローブ生成手段と、前記命令信号のうち、内部活性化命令信号に応答して、前記バンク有効データ信号を前記担当バンクの行アドレスとして出力する行アドレス生成手段と、前記命令信号のうち、前記書き込み命令信号及び読み出し命令信号に応答して、前記バンク有効データ信号を前記担当バンクの列アドレスとして出力する列アドレス生成手段と、前記読み出し命令信号に応答して、第１及び第２パイプストローブ信号を出力するパイプ制御手段と、前記読み出し命令信号に応答して、前記バンク選択信号を利用して出力制御信号を出力する出力制御手段とを備えることを特徴とする請求項１１に記載のマルチポートメモリ素子を提供する。また、請求項１３に記載の発明は、前記第１及び第２ストローブ信号が、前記第１並列化手段を制御し、前記第１及び第２パイプストローブ信号が、前記第１直列化手段を制御し、前記出力制御信号が、前記ポート選択手段を制御することを特徴とする請求項１２に記載のマルチポートメモリ素子を提供する。また、請求項１４に記載の発明は、前記第１命令生成手段が、ｎ（自然数）個のデジタル信号を受信して、２ｎ個のデジタル信号を生成するデコーダからなることを特徴とする請求項１３に記載のマルチポートメモリ素子を提供する。また、請求項１５に記載の発明は、前記第１並列化手段が、前記第１ストローブ信号に応答して、入力信号の状態判別手段から入力される前記バンク有効データ信号を各々格納する複数のレジスタを備える格納手段と、前記第２ストローブ信号に応答して、前記複数のレジスタから順次出力される信号を整列する整列器とを備えることを特徴とする請求項１３に記載のマルチポートメモリ素子を提供する。また、請求項１６に記載の発明は、前記第１直列化手段が、前記第１及び第２パイプストローブ信号に応答して、前記担当バンクのデータバス感知増幅器から出力される出力信号を直列化して出力することを特徴とする請求項１３に記載のマルチポートメモリ素子を提供する。また、請求項１７に記載の発明は、前記第１直列化手段が、前記第１及び第２パイプストローブ信号に応答して、データバス感知増幅器から出力される出力信号を格納するための複数のレジスタを備える格納手段を備えることを特徴とする請求項１６に記載のマルチポートメモリ素子を提供する。また、請求項１８に記載の発明は、前記ポート選択手段が、前記出力有効データ信号のビット数に対応する複数のデマルチプレクサからなることを特徴とする請求項１３に記載のマルチポートメモリ素子を提供する。また、請求項１９に記載の発明は、前記デマルチプレクサが、各々のポートと独立的に信号の伝送を行うように、ポート別に割り当てられることを特徴とする請求項１８に記載のマルチポートメモリ素子を提供する。また、請求項２０に記載の発明は、前記デマルチプレクサが、複数のドライバーからなり、各々のドライバーが、３相バッファからなることを特徴とする請求項１９に記載のマルチポートメモリ素子を提供する。また、請求項２１に記載の発明は、前記ポートが、独立的に各々の前記バンクに接近できるように、前記第１及び第２グローバルデータバスと接続される請求項１〜２０のいずれかに記載のマルチポートメモリ素子を提供する。また、請求項２２に記載の発明は、前記ポートが、前記第１及び第２グローバルデータバスを媒介に各々の前記バンクと並列のデータの伝送を行い、前記外部装置と直列データの伝送を行うことを特徴とする請求項２１に記載のマルチポートメモリ素子を提供する。また、請求項２３に記載の発明は、前記各々のポートが、受信パッドを媒介に前記外部装置から入力される入力信号を受信する受信部と、前記第１及び第２グローバルデータバスを媒介に前記バンクから出力される出力信号を、伝送パッドを媒介に前記外部装置に送信する送信部とを備え、前記受信部及び送信部は独立的に駆動して、前記入力信号及び出力信号が同時に伝達されるようにすることを特徴とする請求項２２に記載のマルチポートメモリ素子を提供する。また、請求項２４に記載の発明は、前記受信部が、前記外部装置から前記受信パッドを介して直列に入力される入力信号を並列化して、バンク選択信号及び入力有効データ信号を出力することを特徴とする請求項２３に記載のマルチポートメモリ素子を提供する。また、請求項２５に記載の発明は、前記受信部が、前記外部装置から前記受信パッドを介して直列信号として入力される入力信号を並列化して出力する第２並列化手段と、該第２並列化手段から出力される並列化された入力信号を利用して、バンク情報信号を出力する第２命令生成手段と、該第２命令生成手段から出力されるバンク情報信号を利用して、該当バンクを選択するためのバンクアドレスを生成するバンクアドレス生成手段と、該バンクアドレス生成手段から出力された前記バンクアドレスを利用して、バンク選択信号を前記第１グローバルデータバスに出力するバンクアドレス出力手段と、前記第２並列化手段から出力される並列化された入力信号を利用して、前記第１グローバルデータバスに出力する入力有効データ出力手段とを備えることを特徴とする請求項２４に記載のマルチポートメモリ素子を提供する。また、請求項２６に記載の発明は、前記バンクアドレス生成手段が、デコーダからなることを特徴とする請求項２５に記載のマルチポートメモリ素子を提供する。また、請求項２７に記載の発明は、前記バンクアドレス出力手段が、複数の出力ドライバーからなることを特徴とする請求項２５に記載のマルチポートメモリ素子を提供する。また、請求項２８に記載の発明は、前記入力有効データ出力手段が、複数の出力ドライバーからなることを特徴とする請求項２５に記載のマルチポートメモリ素子を提供する。また、請求項２９に記載の発明は、前記送信部が、前記第１グローバルデータバスを媒介に前記バンクから並列に入力される出力信号を直列化して、前記送信パッドに出力することを特徴とする請求項２３に記載のマルチポートメモリ素子を提供する。また、請求項３０に記載の発明は、前記送信部が、前記第２グローバルデータバスを媒介に前記バンクから前記出力信号を並列に受信して、伝送プロトコルに適合するようにパケット化する出力有効データ入力手段と、該出力有効データ入力手段から並列に入力される出力信号を直列化して、前記送信パッドに出力する第２直列化手段とを備えることを特徴とする請求項２９に記載のマルチポートメモリ素子を提供する。また、請求項３１に記載の発明は、前記第１及び第２グローバルデータバスが、前記バンクと前記ポートとの間に並列のデータの伝送を行うことを特徴とする請求項２１に記載のマルチポートメモリ素子を提供する。また、請求項３２に記載の発明は、前記第１グローバルデータバスが、前記ポートから前記バンクに入力される入力有効データ信号を並列伝送することを特徴とする請求項３１に記載のマルチポートメモリ素子を提供する。また、請求項３３に記載の発明は、前記第１グローバルデータバスが、前記ポートと前記コア領域の下部に配置されたバンクとの間に配置されることを特徴とする
請求項３２に記載のマルチポートメモリ素子を提供する。また、請求項３４に記載の発明は、前記第２グローバルデータバスが、前記バンクから前記ポートに出力される出力有効データ信号を並列伝送することを特徴とする請求項３１に記載のマルチポートメモリ素子を提供する。また、請求項３５に記載の発明は、前記第２グローバルデータバスが、前記ポートと前記コア領域の上部に配置されたバンクとの間に配置されることを特徴とする請求項３４に記載のマルチポートメモリ素子を提供する。
【発明の効果】
【００１６】
本発明によれば、次のような効果を得ることができる。
【００１７】
第１に、本発明によれば、マルチポートメモリ素子を構成することによって複数のマルチメディア装置との連係が可能であり、マルチメディアのうち、メモリの活用効率の高い装置に、より多くのメモリの割り当てが容易となるため、メモリの活用効率を上げることができる。
【００１８】
第２に、本発明によれば、グローバルデータバスを入力バスＧＩＯ＿ＩＮと出力バスＧＩＯ＿ＯＵＴに分離して構成することによって、１つのポートからデータが出力される間も、他のポートからデータの入力されることができるため、同一時間内でのメモリの動作効率を高めることができる。
【００１９】
第３に、本発明によれば、各バンクにおいて１６ビットずつ直列化されたデータを６４ビットの並列化されたデータに変換して、読み出し／書き込み動作が可能なように提供することによって、一度のメモリアクセスによっても、伝達される入／出力データの幅（Ｉ／Ｏ  ｗｉｄｔｈ）を増大させることができる。
【００２０】
第４に、本発明によれば、各バンクごとに各バンクを担当するバンク制御部を備え、これを介して入力信号がデータ信号であるか、命令信号であるか、あるいはアドレス信号であるかを判別するように提供することによって、１つのポートにデータビット、アドレスビット、命令ビットを区分する必要がないため、フレームを効率的に使用できることにより、小さなフレームでも大きな入／出力データ幅（Ｉ／Ｏ  ｗｉｄｔｈ）が可能となり、高い密度のアドレッシング（ａｄｄｒｅｓｓｉｎｇ）を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の好ましい実施の形態を、添付図面に基づき詳細に説明する。また、明細書全体にわたって同一の参照番号（図面番号）で表示された部分は、同一の構成要素を表す。
【００２２】
図２は、本発明の実施形態に係るマルチポートメモリ素子の構造を説明するために示す構成図である。ここでは、説明の便宜上、４個のポートＰＯＲＴ０〜ＰＯＲＴ３と、８個のバンクＢＡＮＫ０〜ＢＡＮＫ７とを備え、１６ビットのデータフレームを有し、６４ビットのプリフェッチ動作を行うメモリ素子を例に挙げて説明する。
【００２３】
本発明の実施形態に係るマルチポートメモリ素子は、コア領域の中央部に行方向（図面では左右方向）に配置され、各々互いに異なる目標（ｔａｒｇｅｔ）の外部装置と独立的に直列データ通信を行うための複数のポートＰＯＲＴ０〜ＰＯＲＴ３と、複数のポートＰＯＲＴ０〜ＰＯＲＴ３を境界に、上部と下部に各々一定の個数分だけ行方向に配置された複数のバンクＢＡＮＫ０〜ＢＡＮＫ３及びＢＡＮＫ４〜ＢＡＮＫ７と、コア領域の上部に配置された複数のバンクＢＡＮＫ０〜ＢＡＮＫ３とポートＰＯＲＴ０〜ＰＯＲＴ３との間に行方向に配置されて並列のデータの伝送を行う第１グローバルデータバスＧＩＯ＿ＯＵＴと、コア領域の下部に配置された複数のバンクＢＡＮＫ４〜ＢＡＮＫ７とポートＰＯＲＴ４〜ＰＯＲＴ７との間に行方向に配置されて並列のデータの伝送を行う第２グローバルデータバスＧＩＯ＿ＩＮと、第１及び第２グローバルデータバスＧＩＯ＿ＯＵＴ，ＧＩＯ＿ＩＮと複数のバンクＢＡＮＫ０〜ＢＡＮＫ７との間に信号の伝送を制御するバンク制御部ＢＣ０〜ＢＣ７とを備える。
【００２４】
図３は、図２に示すバンクのうち、バンクＢＡＮＫ０（以下「第１バンクＢＡＮＫ０」ということがある。）の内部構成を示す構成図である。残りのバンクＢＡＮＫ１〜ＢＡＮＫ３も、第１バンクＢＡＮＫ０と類似した構造を有するため、詳細な説明は省略する。
【００２５】
同図に示すように、第１バンクＢＡＮＫ０は、Ｎ×Ｍ（Ｎ，Ｍは自然数）個のメモリセルＭＣが行列形態で配置されたメモリセルアレイ１０と、行／列ライン別にメモリセルを選択する行／列デコーダ１１，１２とを備え、各バンクの内部には、通常のＤＲＡＭコア領域において必須となっているデータバス感知増幅器ＤＢＳＡ１４、等化器（図示せず）、及び書き込みドライバーＷ／Ｄ１３を備える。一方、上記において、データバスはビットラインであって、列ラインに該当する。
【００２６】
このような構成を備えたバンクＢＡＮＫ０〜ＢＡＮＫ７は、複数のポートＰＯＲＴ０〜ＰＯＲＴ３を境界にコア領域を２分割して、互いに対称的に上部に４個のバンクＢＡＮＫ０〜ＢＡＮＫ３が行方向に配置され、下部に残り４個のバンクＢＡＮＫ４〜ＢＡＮＫ７が配置される。
【００２７】
図４は、図２に示すポートＰＯＲＴ０（以下「第１ポートＰＯＲＴ０」ということがある。）の内部構成を示す構成図である。残りのポートＰＯＲＴ１〜ＰＯＲＴ７も、第１ポートＰＯＲＴ０と類似した構造を有するため、詳細な説明は省略する。
【００２８】
４個のポートＰＯＲＴ０〜ＰＯＲＴ３のそれぞれは、コア領域の中央部に配置され、独立的に全てのバンクＢＡＮＫ０〜ＢＡＮＫ７にアクセスできるように、第１及び第２グローバルデータバスＧＩＯ＿ＯＵＴ，ＧＩＯ＿ＩＮと接続される。また、受信パッドＲｘを媒介に外部装置（応用素子）から入力される入力信号、及び第１グローバルデータバスＧＩＯ＿ＯＵＴを媒介にバンクＢＡＮＫ０〜ＢＡＮＫ７から出力される出力信号が同時に伝達され得るように、受信パッドＲｘから前記入力信号を受信する受信部４１と、前記出力信号を伝送パッドＴｘを媒介に外部装置に送信する送信部４２とを独立的に備える。
【００２９】
同図に示すように、受信部４１は、外部装置から受信パッドＲｘを介して直列に入力される２０ビットフレームの入力信号を並列化して、ＤＲＡＭ動作に有効な２６ビットの有効信号に変換して出力する。ここで、２６ビットの有効信号は、８ビットのポート／バンク選択信号Ｐ０＿ＢＫ<０：７>と、１８ビットの入力有効データ信号Ｐ０＿ＲＸ<０：１７>とからなる。また、１８ビットの入力有効データ信号Ｐ０＿ＲＸ<０：１７>は、１個の命令フラグ信号と、１個のＲＡＳ／ＤＭと、１６ビットの命令／アドレス／データ信号とからなる。このとき、１６ビットの命令／アドレス／データ信号は、１６ビットの信号が命令として認識されることもでき、アドレスとして認識されることもでき、データとして認識されることができることを意味する。
【００３０】
一方、信号の伝送のためのプロトコルの形態として、入力信号のフレーム形態が図５（ａ）〜５（ｆ）に示された。図５（ａ）は、基本フレーム形態であり、図５（ｂ）は、書き込み命令フレーム形態であり、図５（ｃ）は、書き込みデータフレーム形態であり、図５（ｄ）は、読み出し命令フレーム形態であり、図５（ｅ）は、読み出しデータフレーム形態であり、図５（ｆ）は、命令フレーム形態である。
【００３１】
以下、一例として、図５（ｂ）及び５（ｃ）に示す書き込み命令／データフレームを説明する。
【００３２】
図５（ｂ）に示すように、書き込み命令フレーム形態は、２０ビット単位の直列化された信号として、外部装置から入力され、各ビットのうち、１９及び１８番目のビットＰＨＹは、物理的リンクコードビットに該当し、その次の１７番目のビット「ＣＭＤ」、１６〜１４番目のビットは、それぞれ「ＡＣＴ（ａｃｔｉｖｅ」、「ＷＴ（ｗｒｉｔｅ）」、「ＰＣＧ（ｐｒｅｃｈａｒｇｅ）」に該当する信号であって、「ＡＣＴ」は内部活性化信号であり、「ＷＴ」は内部書き込み命令信号であり、「ＰＣＧ」は内部非活性化信号を示す。例えば、正常な書き込み動作時には、１７〜１４番目のビットは「１０１０」となり、自動プリチャージを有する書き込み動作時には「１０１１」となる。また、１３〜１０番目のビットＵＤＭは、４クロックにわたって印加される書き込みデータの上位バイトの書き込みデータマスク信号として用いられる。また、９〜６番目のビットＢＡＮＫは、書き込み動作時にデータが書き込まれるバンクデータを示し、５〜０番目のビットＣＯＬＵＭＮ  ＡＤＤＲＥＳＳは、列アドレスを示す。
【００３３】
一方、図５（ｃ）に示す書き込みデータフレームは、図５（ｂ）に示す書き込み命令フレームが入力された後、１６ビット書き込みデータが４クロックにわたって入力される。書き込みデータフレーム形態において１７番目のビットＣＭＤは、論理ロー「０」にならなければならず、１６番目のビットＬＤＭは、入力されるデータの下位バイト書き込みデータマスク信号を意味し、１５〜８番目のビットＵＰＰＥＲ  ＢＹＴＥと７〜０番目のビットＬＯＷＥＲ  ＢＹＴＥは、それぞれ書き込みデータの上位バイトと下位バイトを意味する。
【００３４】
以下、上記の動作を具現するための一例として、受信部４１の構成を説明する。
【００３５】
図４に示すように、受信部４１は、並列化部４１１（請求項２５などにいう「第２並列化手段」に相当する）、命令生成部４１２（請求項２５などにいう「第２命令生成手段」に相当する）、バンクアドレス生成部４１３（請求項２５などにいう「バンクアドレス生成手段」に相当する）、バンクアドレス出力部４１４（請求項２５などにいう「バンクアドレス出力手段」に相当する）、及び入力有効データ出力部４１５（請求項２５などにいう「入力有効データ出力手段」に相当する）を備える。
【００３６】
並列化部４１１は、外部装置から受信パッドＲｘを媒介に直列信号に入力される２０ビット（１フレーム）の入力信号を受信して、２０ビットの並列信号に変換して出力する。
【００３７】
命令生成部４１２は、並列化部４１１から出力される２０ビットフレームの入力信号のビットのうち、１７番目のビット（命令フラグビット）を利用して、入力信号がどの動作を行うための信号であるかを判断する。すなわち、図５に示すフレームにおいて１７番目のビットが「０」である場合、書き込み動作を行うための信号と判断し、「１」である場合、読み出し動作を行うための信号と判断する。また、命令生成部４１２は、入力信号のビットのうち、バンクデータとして活用されるビット（ここでは、８個のバンクであるから３ビットが用いられ、図５（ａ）におけるＦＲＡＭＥ  ＰＡＹＬＯＡＤに含まれるビット）を出力する。
【００３８】
バンクアドレス生成部４１３は、命令生成部４１２から、バンクＢＡＮＫ０〜ＢＡＮＫ７のうち該当バンクを選択するための選択データとして活用されるビット（ここでは、３ビット）を受信し、８ビットのバンクアドレスを生成して出力する。このため、バンクアドレス生成部４１３は、３ビットの入力信号を受信して８ビットの出力信号を出力する３×８デコーダで構成される。
【００３９】
バンクアドレス出力部４１４は、バンクアドレス生成部４１３からバンクアドレスを受信し、バンクアドレスに対応する８ビットのバンク／ポート選択信号Ｐｉ＿ＢＫ<０：７>を第２グローバルデータバスＧＩＯ＿ＩＮに載せて送信する。このために、バンクアドレス出力部４１４は、複数の出力ドライバーで構成され、出力ドライバーは、公知された全ての出力ドライバーを含む。
【００４０】
入力有効データ出力部４１５は、並列化部４１１を媒介に入力される１８ビットの有効データ信号Ｐｉ＿ＲＸ<０：１７>を第２グローバルデータバスＧＩＯ＿ＩＮに載せて送信する。このために、入力有効データ出力部４１５は、バンクアドレス出力部４１４と同様に、複数の出力ドライバーで構成される。
【００４１】
送信部４２は、第１グローバルデータバスＧＩＯ＿ＯＵＴを媒介にバンクＢＡＮＫ０〜ＢＡＮＫ７から並列に入力される出力有効データ信号Ｐ０＿ＤＡＴＡ<０：１５>を直列化して、送信パッドＴｘに出力する。
【００４２】
このために、送信部４２は、直列化部４２１（請求項３０などにいう「第２直列化手段」に相当する）と、出力有効データ入力部４２２（請求項３０などにいう「出力有効データ入力手段」に相当する）とを備える。
【００４３】
出力有効データ入力部４２２は、第１グローバルデータバスＧＩＯ＿ＯＵＴを媒介にバンクＢＡＮＫ０〜ＢＡＮＫ７から１６ビットの出力有効データ信号Ｐ０＿ＤＡＴＡ<０：１５>を並列に受信し、命令生成部４１２の制御（書き込み又は読み出し動作によるデータ信号入出力制御）に応答して、出力有効データ信号Ｐ０＿ＤＡＴＡ<０：１５>を伝送プロトコルに適合するようにパケット化した後、２０ビットフレームを有する出力信号を生成して出力する。このために、出力有効データ入力部４２２は、複数の入力ドライバーで構成される。
【００４４】
直列化部４２１は、出力有効データ入力部４２２から並列に入力される２０ビットの出力信号を直列化し、直列化された２０ビットの出力信号を順次に送信パッドＴｘに出力する。
【００４５】
一方、第１グローバルデータバスＧＩＯ＿ＯＵＴは、各バンクＢＡＮＫ０〜ＢＡＮＫ７から入力される出力有効データ信号Ｐｉ＿ＤＡＴＡ<０：１５>（ここで、「ｉ」はポート数に対応する自然数であって、「０〜３」である）を並列に各ポートＰＯＲＴ０〜ＰＯＲＴ３に独立的に伝達するために、合計６４ビット（１６（データビット数）×４（ポート数）ビット）のバスからなる。また、第２グローバルデータバスＧＩＯ＿ＩＮは、各ポートＰＯＲＴ０〜ＰＯＲＴ３から入力される２６ビットの信号（１８ビットの入力有効データ信号Ｐｉ＿ＲＸ<０：１７>、及び８ビットのバンク／ポート選択信号Ｐｉ＿ＢＫ<０：７>とを含む）を並列に各バンクＢＡＮＫ０〜ＢＡＮＫ７に独立的に伝達するために、合計１０４個（２６（データビット数）×４（ポート数）個）のバスからなる。
【００４６】
このような第１及び第２グローバルデータバスＧＩＯ＿ＯＵＴ，ＧＩＯ＿ＩＮは、各バンク制御部ＢＣ０〜ＢＣ７又は各ポートＰＯＲＴ０〜ＰＯＲＴ３と信号の伝送をするために、ローカルデータバスと接続される。ローカルデータバスは、第１及び第２グローバルデータバスＧＩＯ＿ＯＵＴ，ＧＩＯ＿ＩＮを各バンク制御部ＢＣ０〜ＢＣ７と各ポートＰＯＲＴ０〜ＰＯＲＴ３と接続させる。ここでは、説明の便宜上、接続させる対象に応じて、第１〜第４ローカルデータバスＬＩＯ＿ＢＯＵＴ，ＬＩＯ＿ＢＩＮ，ＬＩＯ＿Ｐ１，ＬＩＯ＿Ｐ２に区分して説明した。
【００４７】
図６は、図２に示すバンク制御部ＢＣ０（以下「第１バンク制御部ＢＣ０」ということがある。）の構成を示す構成図である。残りのバンク制御部ＢＣ１〜ＢＣ７も、第１バンク制御部ＢＣ０と類似した構造を有するため、詳細な説明は省略する。
【００４８】
バンク制御部ＢＣ０〜ＢＣ７のそれぞれは、各バンクＢＡＮＫ０〜ＢＡＮＫ７を担当するために、各バンクごとに１つずつ設置され、該当バンク（担当バンク）と各ポートＰＯＲＴ０〜ＰＯＲＴ３との間の信号の伝送を担当する。
【００４９】
同図に示すように、第１バンク制御部ＢＣ０は、並列化部６１（請求項８などにいう「第１並列化手段」に相当する）、直列化部６２（請求項８などにいう「第１直列化手段」に相当する）、ステートマシン６３、入力信号の状態判別部６４（請求項８などにいう「入力信号の状態判別手段」に相当する）、バンク選択部６５（請求項８などにいう「バンク選択手段」に相当する）、及びポート選択部６６（請求項８などにいう「ポート選択手段」に相当する）を備える。
【００５０】
まず、バンク選択部６５は、バンク選択信号ＢＫ０＿Ｐ<０：３>に応答して、複数のポートＰＯＲＴ０〜ＰＯＲＴ３から各々独立的に入力される入力有効データ信号Ｐｉ＿ＲＸ<０：１７>のうち、担当する該当バンクに入力されなければならない信号のみを選択して、これをバンク有効データ信号Ｂ０＿ＲＸ<０：１７>として第１バンクＢＡＮＫ０に伝達する機能を果たす。このような動作を行う理由は、第２グローバルデータバスＧＩＯ＿ＩＮを媒介に全てのポートＰＯＲＴ０〜ＰＯＲＴ３から同時に入力有効データ信号Ｐｉ＿ＲＸ<０：１７>が入力されることができるためである。このとき、バンク選択信号ＢＫ０＿Ｐ<０：３>は、図４に示すバンクＢＡＮＫ０〜ＢＡＮＫ３のバンクアドレス出力部４１４のバンク選択信号Ｐｉ＿ＢＫ<０：７>を含む。このようなバンク選択部６５は、第２グローバルデータバスＧＩＯ＿ＩＮを媒介にポートＰＯＲＴ０〜ＰＯＲＴ３からそれぞれ入力される１８ビットの入力有効データ信号Ｐｉ＿ＲＸ<０：１７>と、バンクを選択するためのバンク選択信号ＢＫ０＿Ｐ<０：３>を含み、合計２２ビットの信号を受信して１８ビットのバンク有効データ信号Ｂ０＿ＲＸ<０：１７>を出力する。
【００５１】
バンク選択部６５から出力される１８ビットのバンク有効データ信号Ｂ０＿ＲＸ<０：１７>）のうち、１６ビットは、データ、アドレス又はバンクの状態決定信号（命令信号）として用いられ、１ビットの信号は、活性化フラグ信号として用いられ、残り１ビットの信号は、１６ビットの信号がデータ信号であるか否か（アドレス又は命令信号）を判別する命令フラグ信号として用いられる。ここでは、一例として「Ｂ０＿ＲＸ<１７>」を命令フラグ信号として用い、「Ｂ０＿ＲＸ<１６>」を活性化フラグ信号として用いる。ここで、命令フラグ信号Ｂ０＿ＲＸ<１７>は、ステートマシン６３のイネーブル信号として用いられ、活性化フラグ信号Ｂ０＿ＲＸ<１６>は、ＤＲＡＭ素子において動作信号として用いられるＲＡＳ／ＤＭ信号として用いられる。参考に、「ＲＡＳ」は、ＤＲＡＭ全体を制御するチップイネーブル信号であって、ＤＲＡＭ動作の初期信号である。
【００５２】
入力信号の状態判別部６４は、バンク選択部６５から１８個のバンク有効データ信号Ｂ０＿ＲＸ<０：１７>を受信し、受信した１８ビットのバンク有効データ信号Ｂ０＿ＲＸ<０：１７>がデータ、アドレス又は命令信号であるかを判別する。具体的に、入力信号の状態判別部６４は、１８ビットのバンク有効データ信号Ｂ０＿ＲＸ<０：１７>のうち、最上位のビットである命令フラグ信号Ｂ０＿ＲＸ<１７>の状態（０又は１）を見て、１７番目のビットＢ０＿ＲＸ<１６>を除く残りの１６ビットの信号ＢＯ＿ＲＸ<０：１５>が、データ、アドレス又は命令信号であるかを判別する。このとき、命令フラグ信号Ｂ０＿ＲＸ<１７>の状態に応じて、残りの１６ビットの信号Ｂ０＿ＲＸ<０：１５>がデータ信号ではないと判断されれば、１８個の信号Ｂ０＿ＲＸ<０：１７>をステートマシン６３に出力する。また、データ信号である場合は、１６ビットの信号Ｂ０＿ＲＸ<０：１５>を並列化部６１に出力する。
【００５３】
ステートマシン６３は、入力信号の状態判別部６４から伝送された１８ビットのバンク有効データ信号Ｂ０＿ＲＸ<０：１７>を受信し、この信号を利用してＤＲＡＭの動作を制御するアドレス／命令信号ａｄｄ／ｃｏｎを出力する。ここで、アドレス／命令信号ＡＤＤ／ＣＯＮは、内部活性化命令信号ＡＣＴ、内部非活性化命令信号ＰＣＧ、内部読み出し命令信号ＲＥＡＤ、内部書き込み命令信号ＷＲＩＴＥなどの内部命令信号と、行アドレスＸＡＤＤ、列アドレスＹＡＤＤなどの内部アドレス信号と、入力データストローブ信号ＤＳＴＲＯＢＥ１６<０：３>，ＤＳＴＲＯＢＥ６４、制御信号ＤＲＶＥＮ＿Ｐ<０：３>、パイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥ、及びパイプ出力制御信号ＰＯＵＴ<０：３>などの内部制御信号を生成して出力する。
【００５４】
一方、並列化部６１は、信号の状態判別部６４から伝送されたバンク有効データ信号Ｂ０＿ＲＸ<０：１５>を並列化して、６４ビットの並列化された信号を出力する。すなわち、入力信号の状態判別部６４から伝送された信号Ｂ０＿ＲＸ<０：１５>は、予め並列化された信号形態で入力されるが、バンクＢＡＮＫ０〜ＢＡＮＫ７のメモリセル領域において６４ビットでデータを処理（書き込み又は読み出し動作を行う）するため、１６ビットのデータを６４ビットデータに変換させなければならない必要がある。
【００５５】
直列化部６２は、パイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥと、パイプ出力制御信号ＰＯＵＴ<０：３>とに応答して、バンクのデータバスと接続した６４個のデータバス感知増幅器ＤＢＳＡ１４から出力される６４ビットのデータ信号を１６ビットのデータ信号ＤＯ<０：１５>＿Ｂ０に直列化して出力する。
【００５６】
一方、ポート選択部６６は、直列化部６２から１６ビットずつ出力されるデータ信号ＤＯ<０：１５>＿Ｂ０を順次受信し、ポート選択信号ＢＲＸ＿Ｐ<０：３>により選択されたポートに出力有効データ信号Ｐｉ＿ＤＡＴＡ<０：１５>を出力する。このとき、ポート選択信号ＢＲＸ＿Ｐ<０：３>は、図４に示すバンクＢＡＮＫ０〜ＢＡＮＫ３のバンクアドレス出力部４１４のバンク選択信号Ｐｉ＿ＢＫ<０：７>を含む。
【００５７】
図７は、図６に示すバンク選択部６５の構成を示す構成図である。
【００５８】
同図に示すように、バンク選択部６５は、４×１（４個の入力と１個の出力）構造を有する１８個のマルチプレクサＭＵＸ１〜ＭＵＸ１８からなり、１８個の各マルチプレクサＭＵＸ１〜ＭＵＸ１８は、４個の論理積ゲートＡＮＤ１〜ＡＮＤ４と、１個の論理和ゲートＯＲ１とからなる。
【００５９】
その動作特性を説明すれば、各マルチプレクサＭＵＸ１〜ＭＵＸ１８に入力されるバンク選択信号Ｐｉ＿ＢＫ<０：７>が論理ハイ「１」である場合のみに、該当ポートから入力される入力有効データ信号Ｐｉ＿ＲＸ<０：１７>を出力する。例えば、「ＭＵＸ１」においてＢＫ０＿Ｐ<０>が論理ハイであり、残りＢＫ０＿Ｐ<１：３>が論理ロー「０」である場合、ポートＰ０ＲＴ０から入力される入力有効データ信号Ｐ０＿ＲＸ<０>のみがバンク有効データ信号Ｂ０＿ＲＸ<０>として出力される。
【００６０】
図８は、図６に示すステートマシン６３の構成を示す構成図である。
【００６１】
同図に示すように、ステートマシン６３は、命令生成部６３１、入力データストローブ生成部６３２、行アドレス生成部６３３、列アドレス生成部６３４、読み出しデータパイプ制御部６３５、及びデータ出力制御部６３６を備える。
【００６２】
命令生成部６３１は、バンク有効データ信号Ｂ０＿ＲＸ<０：１７>のうち、最上位の２つのビットＢ０＿ＲＸ<１６：１７>に応答してイネーブルされ、他のビットＢ０＿ＲＸ<０：１５>をデコードして、内部活性化命令信号ＡＣＴ、内部非活性化命令信号ＰＣＧ、内部読み出し命令信号ＲＥＡＤ、内部書き込み命令信号ＷＲＩＴＥなどの内部命令信号を生成する。このような命令生成部６３１は、「ｎ」（自然数）個のデジタル信号を受信して、２ｎ個のデジタル信号を生成するデコーダからなる。
【００６３】
入力データストローブ生成部６３２は、バンク有効データ信号Ｂ０＿ＲＸ<０：１７>のうち、最上位のビットのＢ０＿ＲＸ<１７>と書き込み命令信号ＷＲＩＴＥに応答して、入力データストローブ信号ＤＳＴＲＯＢＥ１６<０：３>、ＤＳＴＲＯＢＥ６４を生成する。ここで、入力データストローブ信号ＤＳＴＲＯＢＥ１６<０：３>、ＤＳＴＲＯＢＥ６４は、並列化部６１の動作を制御する制御信号として用いられる。
【００６４】
行アドレス生成部６３３は、内部活性化命令信号ＡＣＴに応答（同期）して、バンク有効データ信号Ｂ０＿ＲＸ<０：ｍ>（ここで、ｍは自然数）を行アドレス（ＸＡＤＤ<０：ｍ>として生成して出力する。
【００６５】
列アドレス生成部６３４は、書き込み命令信号ＷＲＩＴＥ及び読み出し命令信号ＲＥＡＤに応答して、バンク有効データ信号Ｂ０＿ＲＸ<０：ｎ>（ここで、ｎは自然数）を列アドレスＹＡＤＤ<０：ｎ>として生成して出力する。
【００６６】
読み出しデータパイプ制御部６３５は、読み出し命令信号ＲＥＡＤに応答して、パイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥと、パイプ出力制御信号ＰＯＵＴ<０：３>とを生成して出力する。
【００６７】
データ出力制御部６３６は、読み出し命令信号ＲＥＡＤに応答して、ポート選択信号ＢＲＸ＿Ｐ<０：３>を利用して制御信号ＤＲＶＥＮ＿Ｐ<０：３>を生成して出力する。ここで、制御信号ＤＲＶＥＮ＿Ｐ<０：３>は、ポート選択部６６の動作を制御するための制御信号として用いられる。
【００６８】
図９は、図６に示す並列化部６１の構成を示す構成図である。
【００６９】
並列化部６１は、同図に示すように、格納部６１１及び整列器６１２を備える。
【００７０】
格納部６１１は、入力データストローブ信号ＤＳＴＲＯＢＥ１６<０：３>（図８参照）に応答して、１６ビットずつ入力されるバンク有効データ信号Ｂ０＿ＲＸ<０：１５>をそれぞれ格納するために、１６ビット用レジスタが複数（ここでは一例として６４ビットを格納するために４個）で構成される。
【００７１】
整列器６１２は、６４ビット整列器であって、入力データストローブ信号ＤＳＴＲＯＢＥ６４に応答して、格納部６１１を構成する４個のレジスタからそれぞれデータを受信して並列化する。
【００７２】
図１０は、図６に示す直列化部６２の構成を示す構成図である。
【００７３】
直列化部６２は、同図に示すように格納部６２１からなる。
【００７４】
格納部６２１は、パイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥに応答して、６４個のデータバス感知増幅器ＤＢＳＡ１４から出力される６４ビットのデータ信号を、１６ビットずつ分けてそれぞれ格納するために、４個の１６ビット用レジスタからなる。４個のレジスタは、パイプ出力制御信号ＰＯＵＴ<０：３>に応答して、それぞれに格納されたデータ信号ＤＯ<０：１５>をポート選択部６６に順次出力する。すなわち、１６ビットずつ直列に出力する。
【００７５】
図１１は、図６に示すポート選択部６６の構成を示す構成図である。
【００７６】
同図に示すように、ポート選択部６６は、デマルチプレクサ（以下、ＤＥＭＵＸと記す）からなり、それぞれのＤＥＭＵＸは、全てのポートＰＯＲＴ０〜ＰＯＲＴ３と独立的に信号の伝送できるように、各ポートＰＯＲＴ０〜ＰＯＲＴ３別に割り当てられている。また、それぞれのＤＥＭＵＸは、１６ビットのデータ信号ＤＯ<０：１５>を処理するために、１６個のドライバーからなる。
【００７７】
各バンクＢＡＮＫ０〜ＢＡＮＫ７からポートＰＯＲＴ０〜ＰＯＲＴ３に出力される信号は、第１グローバルデータバスＧＩＯ＿ＯＵＴを媒介に全てのバンクＢＡＮＫ０〜ＢＡＮＫ７が共有するようになっているため、他のバンクに影響を与えないようにするために、それぞれのドライバーは、３相バッファからなることが好ましい。
【００７８】
３相バッファは、４個の反転部ＩＮＶ１〜ＩＮＶ４、１個の否定論理和ゲートＮＯＲ、１個の否定論理積ゲートＮＡＮＤ、ＣＭＯＳからなるプルアップ（ｐｕｌｌ−ｕｐ）及びプルダウン（ｐｕｌｌ−ｄｏｗｎ）トランジスタＰＭ，ＮＭからなる。
【００７９】
したがって、ポート選択部６６は、直列化部６２から入力されたデータ信号ＤＯ<０：１５>を受信し、制御信号ＤＲＶＥＮ＿Ｐ<０：３>に応答して、選択されたポートに１６ビットずつ第１グローバルデータバスＧＩＯ＿ＯＵＴを媒介に出力有効データ信号Ｐ０＿ＤＡＴＡ<０：１５>を順次出力する。
【００８０】
以下、図２〜図１１を参照して、上記のように構成された本発明の実施形態に係るマルチポートメモリ素子の動作を説明する。
【００８１】
図１２は、ポートＰＯＲＴ０〜ＰＯＲＴ３からバンクＢＡＮＫ０〜ＢＡＮＫ７への信号Ｐｉ＿ＢＫ<０：７>，Ｐｉ＿ＲＸ<０：１７>の経路を説明するために示す図であり、図１３は、バンクＢＡＮＫ０〜ＢＡＮＫ７からポートＰＯＲＴ０〜ＰＯＲＴ３への信号Ｐｉ＿ＤＡＴＡ<０：１５>の経路を説明するために示す図である。
【００８２】
まず、ポートＰＯＲＴ０からバンクＢＡＮＫ１への入力信号経路を説明する。
【００８３】
図１２に示すように、外部装置から受信パッドＲｘを介してポートＰＯＲＴ０に２０ビットの入力信号が直列に入力されると、ポートＰＯＲＴ０は、２０ビットの入力信号をバンク選択信号Ｐ０＿ＢＫ<０：７>、及び入力有効データ信号Ｐ０＿ＲＸ<０：１７>を含む２６ビットの有効な信号に変換して、第２グローバルデータバスＧＩＯ＿ＩＮに載せて送信する。このとき、第２グローバルデータバスＧＩＯ＿ＩＮは、第２ローカルデータバスＬＩＯ＿ＢＩＮ（図２参照）を介してバンクＢＡＮＫ１だけでなく、残りのバンクＢＡＮＫ０、ＢＡＮＫ２〜ＢＡＮＫ７と接続された状態であるため、２６ビットの有効信号は、第２ローカルデータバスＬＩＯ＿ＢＩＮを介して全てのバンク制御部ＢＣ０〜ＢＣ７のバンク選択部６５（図６参照）に伝達される。
【００８４】
このとき、入力有効データ信号Ｐ０＿ＲＸ<０：１７>は、バンクＢＡＮＫ１のみに伝達されるべき信号であるため、前記入力有効データ信号Ｐ０＿ＲＸ<０：１７>がバンクＢＡＮＫ１を除く残りのバンクＢＡＮＫ０，ＢＡＮＫ２〜ＢＡＮＫ７に伝達されることを遮断するための信号として、バンク選択信号Ｐ０＿ＢＫ<０：７>が用いられる。
【００８５】
バンクＢＡＮＫ１の入力信号の伝送を担当するバンク選択部６５は、バンク選択信号ＢＫ１＿Ｐ<０：３>により動作（イネーブル）されて、入力有効データ信号Ｐ０＿ＲＸ<０：１７>を受信してバンクＢＡＮＫ１に伝達する。このとき、残りのバンク選択信号ＢＫ０＿Ｐ<０：３>，ＢＫ２＿Ｐ<０：３>〜ＢＫ７＿Ｐ<０：３>は、非アクティブ（論理ハイ又は論理ロー状態）になるため、残りのバンク制御部ＢＣ０，ＢＣ２〜ＢＣ７のバンク選択部６５は、動作（イネーブル）されなくなって、入力有効データ信号Ｐ０＿ＲＸ<０：１７>は、バンクＢＡＮＫ０，ＢＡＮＫ２〜ＢＡＮＫ７に伝達されなくなる。
【００８６】
次に、バンクＢＡＮＫ１からポートＰＯＲＴ０への出力信号経路を説明する。
【００８７】
図１３に示すように、バンクＢＡＮＫ１から出力される６４ビットのデータ信号は、バンク制御部ＢＣ１の直列化部６２を介して１６ビットのデータ信号ＤＯ<０：１５>＿Ｂ１に直列化されて、ポート選択部６６、例えばデマルチプレクサに出力される。デマルチプレクサは、制御信号ＤＲＶＥＮ＿Ｐ<０：３>のうち、アクティブになった制御信号ＤＲＶＥＮ＿Ｐ<０>に応答して、データ信号ＤＯ<０：１５>＿Ｂ１を出力有効データ信号Ｐ０＿ＤＡＴＡ<０：１５>とし、第１グローバルデータバスＧＩＯ＿ＯＵＴに載せて送信する。
【００８８】
第１グローバルデータバスＧＩＯ＿ＯＵＴに伝達された出力有効データ信号Ｐ０＿ＤＡＴＡ<０：１５>は、第３ローカルデータバスＬＩＯ＿Ｐ１を媒介にポートＰＯＲＴ０に伝達される。
【００８９】
次に、マルチポートメモリ素子の正常な読み出し動作を説明する。ここで、正常な読み出し動作は、該当バンクの特定アドレスからデータを持ってくる動作である。
【００９０】
受信パッドＲｘを媒介に、読み出し動作に該当する入力信号（図５（ｄ）及び図５（ｅ）参照）が直列にポートＰＯＲＴ０に入力されると、ポートＰＯＲＴ０は、直列に入力される入力信号を並列化した後、２６ビットの有効信号に変換して出力する。
【００９１】
ポートＰＯＲＴ０から出力される２６ビットの有効信号は、第２グローバルデータバスＧＩＯ＿ＩＮを介してバンクＢＡＮＫ１を担当しているバンク制御部ＢＣ１のバンク選択部６５に入力される。このとき、バンク制御部ＢＣ１のバンク選択部６５は、全ての第２グローバルデータバスＧＩＯ＿ＩＮ、及び第２ローカルデータバスＬＩＯ＿ＢＩＮを介して接続されているため、ポートＰＯＲＴ０を含む残りのポートＰＯＲＴ１〜ＰＯＲＴ３からも信号が伝送される。
【００９２】
これにより、各ポートＰＯＲＴ０〜ＰＯＲＴ３から入力される２６ビットの有効信号には、バンクを選択するための８ビットバンク選択信号Ｐｉ＿ＢＫ<０：７>が含まれており、このバンク選択信号Ｐｉ＿ＢＫ<０：７>を利用して該当バンクを選択する。ここでは、ポートＰＯＲＴ０の該当バンク選択信号のみがアクティブになっているため、バンクＢＡＮＫ１のバンク制御部ＢＣ１では、残りのポートＰＯＲＴ１〜ＰＯＲＴ３から伝達されたそれぞれの２６ビットの信号（有効信号ではない）は入力されず、ポートＰＯＲＴ０から入力される入力有効データ信号Ｐ０＿ＲＸ<０：１７>のみが入力される。
【００９３】
バンク制御部ＢＣ１のステートマシン６３は、入力有効データ信号Ｐ０＿ＲＸ<０：１７>を利用して、内部活性化信号ＡＣＴ及び読み出し命令信号ＲＥＡＤをアクティブにし、アクティブになった内部活性化信号ＡＣＴ及び読み出し命令信号ＲＥＡＤを利用して、行／列アドレス生成部６３３，６３４を介してバンクＢＡＮＫ１の行／列アドレスＸＡＤＤ，ＹＡＤＤを生成し、読み出しデータパイプ制御部６３５を介してパイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥ、及びパイプ出力制御信号ＰＯＵＴ<０：３>をアクティブにし、データ出力制御部６３６を介して制御信号ＤＲＶＥＮ＿Ｐ<０：３>をアクティブにして出力する。
【００９４】
バンク制御部ＢＣ１から入力される読み出し命令信号ＲＥＡＤに応答して、該当列アドレスＹＡＤＤに応じて、バンクＢＡＮＫ１から６４個のデータがデータラインを媒介にデータバス感知増幅器ＤＢＳＡ（ここでは６４個）を介してそれぞれ増幅されて、直列化部６２に出力される。
【００９５】
直列化部６２に入力された６４ビットの出力信号は、パイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥ、及びパイプ出力制御信号ＰＯＵＴ<０：３>に応答して、１６ビットＤＯ<０：１５>に直列化されて出力される。すなわち、直列化部６２は、６４ビットの出力信号が入力されると、この信号を１６ビットずつ４単位の直列化された信号に変換及び一時格納した後、順次に１６ビットずつポート選択部６６に出力する。
【００９６】
ポート選択部６６は、直列化部６２から入力されたデータ信号ＤＯ<０：１５>＿Ｂ１を制御信号ＤＲＶＥＮ＿Ｐ<０：３>（制御信号ＤＲＶＥＮ＿Ｐ<０：３>は、図８に示すようにポート選択信号ＢＲＸ＿Ｐ<０：３>に対応する信号）に応答して、第１グローバルデータバスＧＩＯ＿ＯＵＴを媒介に選択されたポートＰＯＲＴ０に出力有効データ信号Ｐ０＿ＤＡＴＡ<０：１５>を順次出力する。
【００９７】
図４に示すように、ポートＰＯＲＴ０は、順次に１６ビットずつ出力された出力有効データ信号Ｐ０＿ＤＡＴＡ<０：１５>を受信した後、直列化部４２１を介して直列化して、送信パッドＴｘを介して該当外部装置に送信する。
【００９８】
次に、マルチポートメモリ素子の正常な書き込み動作を説明する。ここで、正常な書き込み動作は、該当バンクの特定アドレスにデータを書き込むための動作であって、受信パッドＲｘから５フレームの入力信号（スペックにより変更可能）を受信する。このとき、第１のフレームは、命令信号（以下、命令フレームと記す）（図５（ｂ）参照）に該当し、残り４個のフレームは、データ信号（以下、データフレームと記す）（図５（ｃ）参照）に該当するものであって、それぞれ１６ビットずつ合計６４ビットとなる。
【００９９】
受信パッドＲｘを媒介に書き込み動作に該当する命令フレームとデータフレームが連続してポートＰＯＲＴ０に入力されると、ポートＰＯＲＴ０は、直列に入力される各フレーム信号を並列化部４１１を介して並列化した後、２６ビットの有効信号に変換して出力する。
【０１００】
ポートＰＯＲＴ０から出力される２６ビットの有効信号は、第２グローバルデータバスＧＩＯ＿ＩＮを介して、バンクＢＡＮＫ１を担当しているバンク制御部ＢＣ１のバンク選択部６５に入力される。このとき、バンク制御部ＢＣ１のバンク選択部６５は、全て第２グローバルデータバスＧＩＯ＿ＩＮ、及び第２ローカルデータバスＬＩＯ＿ＢＩＮを介して接続されているため、ポートＰＯＲＴ０を含む残りのポートＰＯＲＴ１〜ＰＯＲＴ３からも信号が伝送される。
【０１０１】
これにより、各ポートＰＯＲＴ０〜ＰＯＲＴ３から入力される２６ビットの有効信号には、バンクを選択するために８ビットのバンク選択信号Ｐｉ＿ＢＫ<０：７>が含まれており、このバンク選択信号Ｐｉ＿ＢＫ<０：７>を利用して、該当バンクを選択する。ここでは、バンク選択信号Ｐ０＿ＢＫ<１>のみがアクティブになっているため、バンクＢＡＮＫ１のバンク制御部ＢＣ１では、残りのポートＰＯＲＴ１〜ＰＯＲＴ３から伝達されたそれぞれの２６ビット信号は入力されず、ポートＰＯＲＴ０から入力される入力有効データ信号Ｐ０＿ＲＸ<０：１７>のみが入力される。
【０１０２】
バンク制御部ＢＣ１のステートマシン６３は、入力有効データ信号Ｐ０＿ＲＸ<０：１７>を利用して内部活性化信号ＡＣＴ及び書き込み命令信号ＷＲＩＴＥをアクティブにし、バンク有効データ信号Ｂ０＿ＲＸ<１７>に応答して、アクティブになった内部活性化信号ＡＣＴ及び書き込み命令信号ＷＲＩＴＥを利用して、行／列アドレス生成部６３３，６３４を介してバンクＢＡＮＫ１の行／列アドレスＸＡＤＤ，ＹＡＤＤを生成し、入力データストローブ生成部６３２を介して、入力データストローブ信号ＤＳＴＲＯＢＥ１６<０：３>，ＤＳＴＲＯＢＥ６４をアクティブにして出力する。
【０１０３】
こういう状態で、連続して入力される残りのデータフレーム（３個のフレーム）信号の入力有効データ信号Ｐ０＿ＲＸ<０：１７>のうち、有効データ信号に該当する１６ビットのバンク有効データ信号Ｂ１＿ＲＸ<０：１５>を並列化部６１（図６参照）を介して６４ビット（１６×４）に並列化された後、同時に書き込みドライバーＷ／Ｄを介してバンクＢＡＮＫ１のメモリセルアレイ１０に書き込まれる。
【０１０４】
本発明では、書き込み動作の際、１つのバンクに４個のフレーム（データフレームを含む）の信号が連続して入力されれば、６４個のデータが同時にメモリセルに書き込まれるが、このとき、４個のフレームが全て入力される前に割込み（ｉｎｔｅｒｒｕｐｔ）により他の命令が実行される場合が発生し得る。このときは、割込み前まで入力されたデータのみを該当メモリセルに書き込む。
【０１０５】
上述したように、本発明の実施形態に係るマルチポートメモリ素子は、４個のポート、８個のバンク、１６ビットのフレーム構造を有し、６４ビットのプリフェッチ動作を行うメモリ素子を例に挙げたものであって、この説明が本発明の範囲を限定するものではない。仮に、「ｊ」個のポート、「ｋ」個のバンク、「ｍ」ビットのフレームを有し、「ｎ」ビットのプリフェッチ動作を行うメモリ素子であれば、各ポートからバンクとデータをやり取りするためのグローバルデータバスの数を適切に変更すればよい。すなわち、ポートからバンクに信号を伝送するためのバスは、ポート１つに対してバンク／ポート選択信号を伝送するための「ｋ」個のバスと、入力命令／アドレス／データ信号を伝送するための「ｍ」個のバスと、命令フラグ信号及びＲＡＳ／ＤＭ信号などを伝送するための「ａ」個のバスを必要とし、バンクからポートに信号を伝送するためのバスは、「ｍ」個のバスを必要とする。すなわち、ポート、バンク、フレームビット数、プリフェッチ数を拡張してマルチポートメモリ素子を構成することができる。ここで、「ｊ」、「ｋ」、「ｍ」、「ｎ」、「ａ」は全て自然数である。
【０１０６】
なお、本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【０１０７】
【図１】一般的な単一ポートメモリ素子の構造を示す構成図である。
【図２】本発明の実施形態に係るマルチポートメモリ素子の構造を示す構成図である。
【図３】図２に示すバンクの内部構成を示す構成図である。
【図４】図２に示すポートの内部構成を示す構成図である。
【図５】図２に示すポートに入力される入力信号のフレーム形態を示す図である。
【図６】図２に示すバンク制御部の構成を示す構成図である。
【図７】図６に示すバンク選択部の構成を示す構成図である。
【図８】図６に示すステートマシンの構成を示す構成図である。
【図９】図６に示す並列化部の構成を示す構成図である。
【図１０】図６に示す直列化部の構成を示す構成図である。
【図１１】図６に示すポート選択部の構成を示す構成図である。
【図１２】ポートからバンクへの入力信号の伝送経路を説明するために示す図である。
【図１３】バンクからポートへの出力信号の伝送経路を説明するために示す図である。
【符号の説明】
【０１０８】
ＢＡＮＫ０〜ＢＡＮＫ７      バンク
ＰＯＲＴ０〜ＰＯＲＴ３      ポート
ＢＣ０〜ＢＣ７      バンク制御部
ＧＩＯ＿ＯＵＴ，ＧＩＯ＿ＩＮ      グローバルデータバス
ＬＩＯ＿ＢＯＵＴ，ＬＩＯ＿ＢＩＮ，ＬＩＯ＿Ｐ１，ＬＩＯ＿Ｐ２      ローカルデータバス
Ｔｘ      伝送パッド
Ｒｘ      受信パッド
ＭＵＸ１〜ＭＵＸ１８      マルチプレクサ
ＤＥＭＵＸ０〜ＤＥＭＵＸ３      デマルチプレクサ
１０      メモリセルアレイ
１１      行デコーダ
１２      列デコーダ
１３      書き込みドライバー
１４      データバス感知増幅器
４１      受信部
４２      送信部
４１１，６１      並列化部
４１２      命令生成部
４１３      バンクアドレス生成部
４１４      バンクアドレス出力部
４１５      入力有効データ出力部
４２１，６２      直列化部
４２２      出力有効データ入力部
６３      ステートマシン
６４      入力信号の状態判別部
６５      バンク選択部
６６      ポート選択部
６３１      命令生成部
６３２      入力データストローブ生成部
６３３      行アドレス生成部
６３４      列アドレス生成部
６３５      読み出しデータパイプ制御部
６３６      データ出力制御部
６１１，６２１      格納部
６１２      整列器
【図１】
2007095284.tif 000003
【図２】
2007095284.tif 000004
【図３】
2007095284.tif 000005
【図４】
2007095284.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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