(57)【要約】【課題】タイミングの揃ったデータを得、かつ消費電力を減少することが出来る、マイクロプログラム制御装置を提供する。【解決手段】マイクロ命令のアドレスを出力するデコーダ３と、出力されたアドレスから次に実行するマイクロ命令の実行アドレスを生成するマルチプレクサと、マイクロ命令が格納されているマイクロロム５と、マイクロ命令のタイミングを揃える基準クロックを発振する基準クロック発振回路１１と、実行アドレスによって読み出されたマイクロ命令を基準クロックを用いて制御データを生成するパイプラインレジスタ６と、を具備し、パイプラインレジスタ６は、マイクロ命令を基準クロックでラッチしてラッチデータを生成するラッチフリップフロップ６ａと、ラッチデータと基準クロックとからクロックの１クロック幅で並列にタイミングを揃えた制御データを生成する論理素子６ｂと、を有する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
画像や文字等の処理を行う制御データを生成するマイクロプログラム制御装置において、
前記画像や文字等の所定の処理条件を選択するデータセレクタと、
前記選択された所定の処理条件に基づいたマイクロ命令をデコードするとともに、このマイクロ命令に付加されているアドレスを出力するデコーダと、
前記出力されたアドレスから次に実行するマイクロ命令の実行アドレスを生成するマルチプレクサと、
前記アドレスと実行アドレスが対応付けられて前記マイクロ命令が格納されているマイクロロムと、
前記マイクロ命令の配列のタイミングを揃える基準クロックを発振する基準クロック発振回路と、
前記実行アドレスによって読み出されたマイクロ命令の配列を前記基準クロックを用いてタイミングを揃えた制御データを生成するパイプラインレジスタと、を具備し、
前記パイプラインレジスタは、前記マイクロ命令を前記基準クロックのタイミングでラッチしたラッチデータを生成するラッチフリップフロップと、前記ラッチデータと前記基準クロックとから前記クロックの１クロック幅で並列にタイミングを揃えた前記制御データを生成する論理素子と、を有することを特徴とするマイクロプログラム制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路で形成されるマイクロプログラム制御装置において、制御されたデータをパイプラインレジスタで整形して出力するマイクロプログラム制御装置に関する。
【背景技術】
【０００２】
従来、各種機器を制御するために、各種機器の用途に応じて外部から制御用のマイクロプログラムを転送するマイクロプログラム制御装置があった。
図３は、特許文献１に記載されている従来のマイクロプログラム制御装置の概要を示す図である。
【０００３】
図３に示すように、マイクロプログラム制御装置は、外部記憶装置１０１と、マイクロプロセッサ１０２と、から構成されている。
機器は、制御用計算機１０３と、ディスク１０４と、ＩＣ試験装置１０５と、から構成されている。
【０００４】
外部記憶装置１０１は、各種機器のマイクロプログラムを記憶している。
マイクロプロセッサ１０２は、外部記憶装置１０１に記憶されているマイクロプログラムを各種機器に応じて読み出し各種機器にマイクロプログラムのフォーマットを合わせて転送する。
制御用計算機１０３は、ミニコンピュータを内蔵し、マイクロプロセッサ１０２から転送されたマイクロプログラムを一旦ディスク１０４に記憶した後、読み出してマイクロプログラムの内容に基づいてプログラムを実行する。
ディスク１０４は、マイクロプログラムを記憶する。
ＩＣ試験装置１０５は、ＩＣ（半導体集積回路）を装着し、制御用計算機１０３によりマイクロプログラム内容に基づいて実行されるプログラムに応じてＩＣを試験する。
【０００５】
次に動作について説明する。
まず、外部記憶装置１０１に記憶されている各種機器のマイクロプログラムからＩＣ試験装置１０５で使用するマイクロプログラムを読み出し、マイクロプロセッサ１０２から制御用計算機１０３に転送する。
制御用計算機１０３では、マイクロプロセッサ１０２から転送されたマイクロプログラムを一旦ディスク１０４に記憶した後、読み出してマイクロプログラムの内容に基づいてプログラムを実行し、ＩＣ試験装置１０５を制御して、ＩＣ試験装置１０５に装着してあるＩＣを試験する。
【０００６】
このようにして、マイクロプログラム制御装置は、各種機器に応じたマイクロプログラムを作成しこれを転送することにより、各種機器は実行するマイクロプログラムのみをその都度記憶すればよいので、機器の簡便化や小型化を行うことが出来た。
【特許文献１】特開平５−２６９６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図４（Ａ）に示すように従来のマイクロプログラム制御装置ではＤタイプのフリップフロップからなるパイプラインレジスタ１０６を用いて、マイクロプログラムのプログラム用データをクロックＡによりラッチしてタイミングを揃えたデータＡ及びデータＢとして制御用計算機１０３の受信用フリップフロップ１０７のＥＮ入力に転送し制御用計算機１０３の内部の処理用データをそれぞれのＤ入力に加えて制御用計算機１０３の内部クロックＢによりラッチしてディスク１０４に記憶する実行データＡ及び実行データＢとしていたが、クロックＡとクロックＢが非同期関係である時はその位相関係を調整する回路が必要であり、クロックＢが比較的大きいジッタ成分を含む時は要求される周波数比範囲内で例えば図４（Ｂ）の実行データＡと実行データＢに示すようにラッチするタイミングを一致させることが出来ず、的確に動作させる事が困難であるという問題点があった。
また、制御用計算機１０１の内部クロックＢを常に受信用フリップフロップ１０７に加えていなければならないので受信用フリップフロップ１０７の消費電力が多いという問題点が合った。
【０００８】
そこで、本発明は、上記のような問題点を解消するためになされたもので、タイミングの揃ったデータを得、かつ消費電力を減少することが出来る、マイクロプログラム制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本願発明における第１の発明は、画像や文字等の処理を行う制御データを生成するマイクロプログラム制御装置において、前記画像や文字等の所定の処理条件を選択するデータセレクタと、前記選択された所定の処理条件に基づいたマイクロ命令をデコードするとともに、このマイクロ命令に付加されているアドレスを出力するデコーダと、前記出力されたアドレスから次に実行するマイクロ命令の実行アドレスを生成するマルチプレクサと、前記アドレスと実行アドレスが対応付けられて前記マイクロ命令が格納されているマイクロロムと、前記マイクロ命令の配列のタイミングを揃える基準クロックを発振する基準クロック発振回路と、前記実行アドレスによって読み出されたマイクロ命令の配列を前記基準クロックを用いてタイミングを揃えた制御データを生成するパイプラインレジスタと、を具備し、前記パイプラインレジスタは、前記マイクロ命令を前記基準クロックのタイミングでラッチしたラッチデータを生成するラッチフリップフロップと、前記ラッチデータと前記基準クロックとから前記クロックの１クロック幅で並列にタイミングを揃えた前記制御データを生成する論理素子と、を有することを特徴とするマイクロプログラム制御装置を提供する。
【発明の効果】
【００１０】
本発明によれば、画像や文字等の処理を行う制御データを生成するマイクロプログラム制御装置において、画像や文字等の所定の処理条件を選択するデータセレクタと、選択された所定の処理条件に基づいたマイクロ命令をデコードするとともに、このマイクロ命令に付加されているアドレスを出力するデコーダと、出力されたアドレスから次に実行するマイクロ命令の実行アドレスを生成するマルチプレクサと、アドレスと実行アドレスが対応付けられてマイクロ命令が格納されているマイクロロムと、マイクロ命令の配列のタイミングを揃える基準クロックを発振する基準クロック発振回路と、実行アドレスによって読み出されたマイクロ命令の配列を基準クロックを用いてタイミングを揃えた制御データを生成するパイプラインレジスタと、を具備し、パイプラインレジスタは、マイクロ命令を基準クロックのタイミングでラッチしたラッチデータを生成するラッチフリップフロップと、ラッチデータと基準クロックとからクロックの１クロック幅で並列にタイミングを揃えた制御データを生成する論理素子と、を有することにより、タイミングの揃ったデータを得、かつ消費電力を減少することが出来る。
【発明を実施するための最良の形態】
【００１１】
以下に本発明の実施形態に係るマイクロプログラム制御装置について図１〜図２を用いて説明する。
図１は、本発明の実施形態におけるマイクロプログラム制御装置の構成を示す図である。
図２は、本発明の実施形態におけるマイクロプログラム制御装置のパイプラインレジスタを説明するための図であり、（Ａ）は回路構成図を示す図であり、（Ｂ）は波形を説明するための図である。
【００１２】
図１に示すように、本発明の実施形態におけるマイクロプログラム制御装置１は、データセレクタ２と、デコーダ３と、マルチプレクサ４と、マイクロロム５と、パイプラインレジスタ６と、スタックポインタ７と、スタックレジスタ８と、マイクロプログラムカウンタ９と、インクリメント１０と、クロックオッシレータ１１（基準クロック発振回路）と、から構成される。
図２（Ａ）に示すように、パイプラインレジスタ６は、フリップフロップ６ａと、論理回路６ｂと、からなる。また演算ユニット１２の入力部はフリップフロップ１２ａからなる。
そして、マイクロプログラム制御装置１と、演算ユニット１２と、は画像処理システムを構成する。
【００１３】
データセレクタ２は、画像や文字等の処理条件を入力し選択する。
デコーダ３は、後述のマイクロロム５や、パイプラインレジスタ６を経由したマイクロ命令をデコードしてマイクロ命令に付加されているアドレスを出力する。
マルチプレクサ４は、デコーダ３から入力したアドレスを基準にして次にジャンプするアドレスを選択する。
【００１４】
マイクロロム５は、複数の固定アドレスにマイクロ命令を格納し、所定のアドレスを入力すると、所定のアドレスに相当する固定アドレスに格納されているマイクロ命令が読みだされる。
パイプラインレジスタ６は、マイクロロム５で読み出されたマイクロ命令を並列にタイミングを揃えて、制御データを生成する。
【００１５】
スタックポインタ７は、デコーダ３の出力を受信して、そのときの戻り番地を格納したスタックレジスタ８の番地を格納する。
スタックレジスタ８は、マイクロプログラムカウンタ９からそのときの戻り番地を入力し、スタックポインタ７の示す番地のデータをマルチプレクサ４に出力する。
【００１６】
マイクロプログラムカウンタ９は、現在実行中の次のアドレスを出力する。
インクリメント１０は、現在実行中のアドレスを計算する。
クロックオッシレータ１１は、マイクロプログラム制御装置１内で用いる基準クロックを生成する。
演算ユニット１２は、画像や文字等を入力して画像処理を行う画像処理装置の一部であり、パイプラインレジスタ６で生成された制御データにより画像や文字等の演算処理を行う。
【００１７】
次に動作について説明する。
図１に示すように、画像や文字等の複数の処理条件を外部からデータセレクタ２に入力し、演算ユニット１２における画像処理の処理条件に合った入力を選択する。
デコーダ３では、データセレクタ２で選択された処理条件に基づいたマイクロ命令のアドレスを出力し、マルチプレクサ４でこのアドレスを基準にして次にジャンプするアドレスを選択する。
【００１８】
次に、マイクロロム５からマルチプレクサ４で選択されたアドレスのマイクロ命令を読み出してパイプラインレジスタ６に送る。パイプラインレジスタ６ではマイクロ命令を並列にタイミングの合った制御データに変換する。
そしてこの制御データは演算ユニット１２に送られ、演算ユニット１２ではこの制御データをフリップフロップ１２ａのクロック入力Ｃｋに入力し、演算ユニット１２内で生成された処理用データをフリップフロップ１２ａのＤ入力に加えることにより実行データが出力され画像処理がなされる。
【００１９】
一方、パイプラインレジスタ６からは、デコーダ３とマルチプレクサ４にも制御データが送られ、この制御データをデコーダ３でデコードした情報に基づき現行アドレスの次のアドレスを選択するときは、インクリメント１０により１を加算し、マイクロプログラムカウンタ９にクロック毎に格納され、マルチプロセクサ４により選択されて、＋１されたアドレスがマイクロロム５に供給される。
【００２０】
以下同様にして、マイクロロム５からマルチプレクサ４で選択されたアドレスのマイクロ命令を読み出してパイプラインレジスタ６に送り、パイプラインレジスタ６からタイミングの揃った制御データとして演算ユニット１２に送られる。そして、演算ユニット１２に送られた制御データに基づいて画像処理装置の画像や文字の処理が行われる。
【００２１】
そして、図２（Ｂ）に示すようにパイプラインレジスタ６を形成するフリップフロップ６ａのＤ入力にマイクロ命令、−Ｃｋ入力にクロックＡが入力されると、Ｑ出力からはラッチデータが出力される。ラッチデータとクロックＡとを論理回路６ｂに入力すると論理回路６ｂからは制御データが出力され、クロックＡのハイ期間のみにタイミングの揃った制御データが得られる。
【００２２】
制御データを演算ユニット１２の入力部のフリップフロップ１２ａのクロックとしてＣｋ入力に加えれば、従来のイネーブル（ＥＮ）入力とＣｋ入力を兼用した形となり、演算ユニット１２内で処理される画像データによる処理用データがＤ入力に入力されるとこれを制御データでラッチしてＱ出力から実行データが出力される。この実行データを用いて演算ユニット１２内で画像データが処理される。
このように、制御データをクロックとして演算ユニット１２で用いれば、マイクロプログラム制御装置１より供給されるクロックと同等となる為、演算ユニットでは、新たにクロックを発生させる必要はなく、従って、ジッタ成分問題を解消する事ができる。
【００２３】
以上述べてきたように、パイプラインレジスタ６のフリップフロップ６ａのＤ入力にマイクロ命令、−Ｃｋ入力にクロックＡを入力してＱ出力からはラッチデータを出力させ、このラッチデータとクロックＡとをさらにパイプラインレジスタ６を構成する論理回路６ｂに入力すると論理回路６ｂからはクロックＡのハイ期間のみの制御データが得られるので、この制御データを演算ユニット１２内の処理に用いれば、ジッタの影響のないマイクロ命令に相当する制御データをクロックと兼用で用いることが出来るので、演算ユニット１２内では、クロックを常時用意する必要がないため電力消費が著しく低減され、しかも動作の確実な画像処理を行うことが出来る。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態におけるマイクロプログラム制御装置の構成を示す図である。
【図２】本発明の実施形態におけるマイクロプログラム制御装置のパイプラインレジスタを説明するための図であり、（Ａ）は回路構成図を示す図であり、（Ｂ）は波形を説明するための図である。
【図３】従来のマイクロプログラム制御装置の構成を示す図である。
【図４】従来のマイクロプログラム制御装置のパイプラインレジスタを説明するための図であり、（Ａ）は回路構成図を示す図であり、（Ｂ）は波形を説明するための図である。
【符号の説明】
【００２５】
１・・・マイクロプログラム制御装置、２・・・データセレクタ、３・・・デコーダ、４・・・マルチプレクサ、５・・・マイクロロム、６・・・パイプラインレジスタ、６ａ・・・フリップフロップ、６ｂ・・・論理回路と、７・・・スタックポインタ、８・・・スタックレジスタ、９・・・マイクロプログラムカウンタ、１０・・・インクリメント、１１・・・クロックオッシレータ（基準クロック発振回路）、１２・・・演算ユニット、１２ａ・・・フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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