(57)【要約】【課題】ＬＳＩ用の駆動回路で周囲の温度変化による遅延量の変動を抑制する。【解決手段】入力信号ＩＮを反転増幅する２段のＣＭＯＳインバータ１，２に加えて、入力信号ＩＮの立上りを検出して周囲温度に依存したパルス幅の立上りエッジ検出信号Ｓ３を出力する立上りエッジ検出部３と、この立上りエッジ検出信号Ｓ３に従って出力ノードＮＯを電源電位ＶＤＤに駆動するＰＭＯＳ５と、入力信号ＩＮの立下りを検出して周囲温度に依存したパルス幅の立下りエッジ検出信号Ｓ４を出力する立下りエッジ検出部４と、この立下りエッジ検出信号Ｓ４に従って出力ノードＮＯを接地電位ＧＮＤに駆動するＮＭＯＳ６を設ける。周囲温度が上昇してＣＭＯＳインバータ１，２の遅延時間が長くなると、立上りエッジ検出信号Ｓ３等のパルス幅も大きくなり、ＰＭＯＳ５等による補助の駆動で遅延時間が短縮される。【選択図】図１
2007274422.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を電力増幅して出力ノードに出力する駆動部と、
前記入力信号の立上りを検出して周囲温度に応じたパルス幅の検出信号を出力する立上りエッジ検出部と、
前記出力ノードと電源電位の間に接続され、前記検出信号によって導通状態に制御されるトランジスタとを、
備えたことを特徴とする駆動回路。
【請求項２】
入力信号を電力増幅して出力ノードに出力する駆動部と、
前記入力信号の立下りを検出して周囲温度に応じたパルス幅の検出信号を出力する立下りエッジ検出部と、
前記出力ノードと接地電位の間に接続され、前記検出信号によって導通状態に制御されるトランジスタとを、
備えたことを特徴とする駆動回路。
【請求項３】
入力信号を電力増幅して出力ノードに出力する駆動部と、
前記入力信号の立上りを検出して周囲温度に応じたパルス幅の第１の検出信号を出力する立上りエッジ検出部と、
前記入力信号の立下りを検出して周囲温度に応じたパルス幅の第２の検出信号を出力する立下りエッジ検出部と、
前記出力ノードと電源電位の間に接続され、前記第１の検出信号によって導通状態に制御される第１のトランジスタと、
前記出力ノードと接地電位の間に接続され、前記第２の検出信号によって導通状態に制御される第２のトランジスタとを、
備えたことを特徴とする駆動回路。
【請求項４】
入力信号を電力増幅して出力ノードに出力する駆動部と、
前記入力信号の立上りを検出して一定時間後に検出信号を出力し、該入力信号の立下りを検出することにより該検出信号の出力を停止するレベル検出部と、
前記出力ノードと電源電位の間に接続され、前記検出信号によってオン状態に制御されるトランジスタとを、
備えたことを特徴とする駆動回路。
【請求項５】
入力信号を電力増幅して出力ノードに出力する駆動部と、
前記入力信号の立下りを検出して一定時間後に検出信号を出力し、該入力信号の立上りを検出することにより該検出信号の出力を停止するレベル検出部と、
前記出力ノードと接地電位の間に接続され、前記検出信号によってオン状態に制御されるトランジスタとを、
備えたことを特徴とする駆動回路。
【請求項６】
入力信号を電力増幅して出力ノードに出力する駆動部と、
前記入力信号の立上りを検出して一定時間後に第１の検出信号を出力し、該入力信号の立下りを検出することにより該第１の検出信号の出力を停止する第１のレベル検出部と、
前記入力信号の立下利を検出して一定時間後に第２の検出信号を出力し、該入力信号の立上利を検出することにより該第２の検出信号の出力を停止する第２のレベル検出部と、
前記出力ノードと電源電位の間に接続され、前記第１の検出信号によって導通状態に制御される第１のトランジスタと、
前記出力ノードと接地電位の間に接続され、前記第２の検出信号によって導通状態に制御される第２のトランジスタとを、
備えたことを特徴とする駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ（大規模集積回路）の出力側に設けられて外部に接続される回路を駆動するための駆動回路（ドライバ）に関するものである。
【背景技術】
【０００２】
従来のＬＳＩの出力側には、外部に接続される回路を駆動するために、例えば下記特許文献１に記載されるようなＣＭＯＳインバータを複数段縦続接続した駆動回路が設けられていた。
【０００３】
【特許文献１】特開２００３−１３３９４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のＣＭＯＳインバータを用いた駆動回路では、次のような課題があった。
（１）  周囲の温度変動によって遅延量が変動するため、タイミング不具合などの原因となっていた。そのため、タイミング設計時にその変動を考慮した上で動作可能なＬＳＩを開発せざるを得なかった。しかしながら、ＬＳＩの大規模化、微細化により、このばらつきは増加する一方で、このばらつきを押さえなければ動作可能なＬＳＩの開発が困難な状況となってきた。更に、温度変動は見積もることが困難な上に、時間と共に大きく変動するため、タイミングに与える影響は計り知れないものとなる。
（２）  大駆動型の駆動回路は、出力信号の変化時にＣＭＯＳを構成するＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）とＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）が同時に導通（オン）となる期間に、電源側から接地側に流れる貫通電流により電力を無駄に消費していた。この貫通電流はＬＳＩ全体の消費電力増大に結び付き、温度上昇に対応するために高価なパッケージを使用せざるを得なくなり、その結果、製品のコストアップの要因となっていた。更に、消費電力の大きさが、携帯機器に用いるに当たっての障害となっていた。
（３）  ＬＳＩのレイアウト後にクロストークによる影響を受ける箇所は、配線の引き回しや、駆動回路の位置変更などのレイアウト修正を行って、クロストークを回避する必要がある。ところが、最初のレイアウトによってはその修正が困難な場合があり、大幅なレイアウト変更、ひいては、回路設計まで戻って対応する必要があった。
【課題を解決するための手段】
【０００５】
本発明の駆動回路は、入力信号を電力増幅して出力ノードに出力する駆動部と、前記入力信号の立上りを検出して周囲温度に応じたパルス幅の検出信号を出力する立上りエッジ検出部と、前記出力ノードと電源電位の間に接続され、前記検出信号によって導通状態に制御されるトランジスタとを備えたことを特徴としている。
【発明の効果】
【０００６】
本発明では、立上りエッジ検出部によって入力信号の立上りを検出して周囲温度に応じたパルス幅の検出信号を出力し、この検出信号によって、出力ノードと電源電位の間に接続されたトランジスタを導通状態に制御するようにしている。
【０００７】
これにより、入力信号が立上ったときに、駆動部の出力信号に加えて、電源電位からトランジスタを介して出力ノードが駆動される。これにより、周囲温度が上昇して駆動部の遅延時間が増加して駆動能力が低下しても、その遅延時間に応じてトランジスタによる補助の駆動が行われるので、周囲の温度変化による遅延量の変動を抑制できるという効果がある。
【発明を実施するための最良の形態】
【０００８】
入力信号の立上りを検出して周囲温度に応じたパルス幅の第１の検出信号を出力する立上りエッジ検出部と、この第１の検出信号に従って出力ノードを電源電位に駆動する第１のトランジスタに加えて、入力信号の立下りを検出して周囲温度に応じたパルス幅の第２の検出信号を出力する立下りエッジ検出部と、この第２の検出信号に従って出力ノードを接地電位に駆動する第２のトランジスタを設ける。
【０００９】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１０】
図１は、本発明の実施例１を示す駆動回路の構成図である。
この駆動回路は、入力信号ＩＮが与えられる入力ノードＮＩを有しており、この入力ノードＮＩに、電源電位ＶＤＤと接地電位ＧＮＤの間に設けられたＰＭＯＳ１ｐとＮＭＯＳ１ｎで構成されるＣＭＯＳインバータ１が接続されている。ＣＭＯＳインバータ１の出力側には、電源電位ＶＤＤと接地電位ＧＮＤの間に設けられたＰＭＯＳ２ｐとＮＭＯＳ２ｎで構成されるＣＭＯＳインバータ２が接続され、このＣＭＯＳインバータ２の出力側が出力ノードＮＯに接続され、この出力ノードＮＯから出力信号ＯＵＴが出力されるようになっている。更に、この駆動回路の入力ノードＮＩには、立上りエッジ検出部３と立下りエッジ検出部４が接続されている。また、この駆動回路の出力ノードＮＯと電源電位ＶＤＤ及び接地電位ＧＮＤの間には、それぞれＰＭＯＳ５とＮＭＯＳ６が接続されている。
【００１１】
立上りエッジ検出部３は、入力信号ＩＮが接地電位レベル“Ｌ”から電源電位レベル“Ｈ”に立上ったときに、周囲温度に依存して、この周囲温度に応じたパルス幅を有する立上り制御信号Ｓ３を出力するもので、この入力信号ＩＮを遅延及び反転するインバータ３ｉと、入力信号ＩＮとこのインバータ３ｉから出力される信号ＩＮｉの否定的論理積を立上り制御信号Ｓ３として出力するＮＡＮＤゲート３ｎａとで構成されている。
【００１２】
立上り制御信号Ｓ３は、ドレインとソースがそれぞれ出力ノードＮＯと電源電位ＶＤＤが供給される端子に接続されたＰＭＯＳ５のゲートに与えられるようになっている。
【００１３】
一方、立下りエッジ検出部４は、入力信号ＩＮが“Ｈ”から“Ｌ”に立下がったときに、周囲温度に依存して、この周囲温度に応じたパルス幅を有する立下り制御信号Ｓ４を出力するもので、この入力信号ＩＮを遅延及び反転するインバータ４ｉと、入力信号ＩＮとこのインバータ４ｉから出力される信号ＩＮｉの否定的論理和を立下り制御信号Ｓ４として出力するＮＯＲゲート４ｎｏとで構成されている。
【００１４】
立下り制御信号Ｓ４は、ドレインとソースがそれぞれ出力ノードＮＯと接地電位ＧＮＤが供給される端子に接続されたＮＭＯＳ６のゲートに与えられるようになっている。
【００１５】
図２は、図１の動作を示す信号波形図である。以下、この図２を参照しつつ、図１の動作を説明する。
【００１６】
入力信号ＩＮが“Ｌ”で安定しているとき、立上りエッジ検出部３から出力される立上り制御信号Ｓ３は“Ｈ”、立下りエッジ検出部４から出力される立下り制御信号Ｓ４は“Ｌ”である。従って、ＰＭＯＳ５及びＮＭＯＳ６は共に非導通（オフ）状態となっている。また、入力信号ＩＮは、縦続接続されたＣＭＯＳインバータ１，２で２度反転されるので、出力信号ＯＵＴは“Ｌ”である。
【００１７】
図２の時刻ｔ１において、入力信号ＩＮが“Ｌ”から“Ｈ”に立上ると、この入力信号ＩＮは、立上りエッジ検出部３のインバータ３ｉと立下りエッジ検出部４のインバータ４ｉによってそれぞれ反転され、遅延時間ｔｄ後の時刻ｔ２において、これらのインバータ３ｉ，４ｉから出力される信号ＩＮｉは、“Ｈ”から“Ｌ”に立下る。このインバータ３ｉ，４ｉにおける遅延時間ｔｄは、一般的に正の温度係数を有しており、周囲温度の上昇に従って遅延時間ｔｄは増加する。
【００１８】
時刻ｔ１から時刻ｔ２までの期間、信号ＩＮｉは“Ｈ”であるので、立上りエッジ検出部３のＮＡＮＤ３ｎａから出力される立上り制御信号Ｓ３は、この期間中“Ｌ”となる。そして、時刻ｔ２で信号ＩＮｉが“Ｌ”になると、立上り制御信号Ｓ３は“Ｈ”に戻る。従って、立上りエッジ検出部３から、入力信号ＩＮの立上り時点から周囲温度に応じたパルス幅ｔｄを有する立上り制御信号Ｓ３が出力され、ＰＭＯＳ５のゲートに与えられる。これにより、ＰＭＯＳ５は、時刻ｔ１から時刻ｔ２までの間、オン状態となる。なお、この時点では、立下りエッジ検出部４から出力される立下り制御信号Ｓ４は“Ｌ”で、ＮＭＯＳ６はオフ状態である。
【００１９】
一方、ＣＭＯＳインバータ１では、入力信号ＩＮが“Ｌ”から“Ｈ”に立上ると、このＣＭＯＳインバータ１から出力される信号Ｓ１は、“Ｈ”から“Ｌ”に変化する。そして、この信号Ｓ１が、更にＣＭＯＳインバータ２で反転され、出力ノードＮＯの出力信号ＯＵＴは、“Ｌ”から“Ｈ”に変化する。この時、出力ノードＮＯは、時刻ｔ１から時刻ｔ２までの間、オン状態となったＰＭＯＳ５を介して電源電位ＶＤＤが供給される。従って、出力信号ＯＵＴは、実線で示すように、急速に“Ｌ”から“Ｈ”に変化する。
【００２０】
時刻ｔ２になると、信号Ｓ３は“Ｈ”となり、ＰＭＯＳ５はオフ状態となるが、出力ノードＮＯの出力信号ＯＵＴは、ＣＭＯＳインバータ２から出力される信号によって“Ｈ”に維持される。
【００２１】
時刻ｔ３において、入力信号ＩＮが“Ｈ”から“Ｌ”に立下がると、この入力信号ＩＮは、立上りエッジ検出部３のインバータ３ｉと立下りエッジ検出部４のインバータ４ｉによってそれぞれ反転され、遅延時間ｔｄ後の時刻ｔ４において、これらのインバータ３ｉ，４ｉから出力される信号ＩＮｉは、“Ｌ”から“Ｈ”に立上る。
【００２２】
時刻ｔ３から時刻ｔ４までの期間、信号ＩＮｉは“Ｌ”であるので、立下りエッジ検出部４のＮＯＲ４ｎｏから出力される立下り制御信号Ｓ４は、この期間中“Ｈ”となる。そして、時刻ｔ４で信号ＩＮｉが“Ｈ”になると、立下り制御信号Ｓ４は“Ｌ”に戻る。従って、立下りエッジ検出部４から、入力信号ＩＮの立下り時点から周囲温度に応じたパルス幅ｔｄを有する立下り制御信号Ｓ４が出力され、ＮＭＯＳ６のゲートに与えられる。これにより、ＮＭＯＳ６は、時刻ｔ３から時刻ｔ４までの間、オン状態となる。なお、この時点では、立上りエッジ検出部３から出力される立上り制御信号Ｓ３は“Ｈ”で、ＰＭＯＳ５はオフ状態である。
【００２３】
一方、ＣＭＯＳインバータ１では、入力信号ＩＮが“Ｈ”から“Ｌ”に立下ると、このＣＭＯＳインバータ１から出力される信号Ｓ１は、“Ｌ”から“Ｈ”に変化する。そして、この信号Ｓ１が、更にＣＭＯＳインバータ２で反転され、出力ノードＮＯの出力信号ＯＵＴは、“Ｈ”から“Ｌ”に変化する。この時、出力ノードＮＯは、時刻ｔ３から時刻ｔ４までの間、オン状態となったＮＭＯＳ６を介して接地電位ＧＮＤが供給される。従って、出力信号ＯＵＴは、実線で示すように、急速に“Ｈ”から“Ｌ”に変化する。
【００２４】
時刻ｔ４になると、信号Ｓ４は“Ｌ”となり、ＮＭＯＳ６はオフ状態となるが、出力ノードＮＯの出力信号ＯＵＴは、ＣＭＯＳインバータ２から出力される信号によって“Ｌ”に維持される。
【００２５】
なお、図２中の出力信号ＯＵＴの点線は、ＰＭＯＳ５とＮＭＯＳ６が無かった場合の信号波形である。
【００２６】
以上のように、この実施例１の駆動回路は、入力信号ＩＮの立上りを検出して周囲温度に応じたパルス幅の立上り制御信号Ｓ３を出力する立上りエッジ検出部３と、入力信号ＩＮの立下りを検出して周囲温度に応じたパルス幅の立下り制御信号Ｓ４を出力する立下りエッジ検出部４と、これらの立上り制御信号Ｓ３及び立下り制御信号Ｓ４に従ってそれぞれ、出力ノードＮＯを電源電位ＶＤＤ及び接地電位ＧＮＤに駆動するＰＭＯＳ５とＮＭＯＳ６を有している。これにより、周囲温度が上昇すると、ＣＭＯＳインバータ１，２の駆動能力が減少して遅延時間が大きくなるが、これと同時に、立上り制御信号Ｓ３と立下り制御信号Ｓ４のパルス幅も同様に広くなる。これにより、入力信号ＩＮが変化した時の補助の駆動回路であるＰＭＯＳ５及びＮＭＯＳ６による駆動時間が長くなる。従って、出力信号ＯＵＴの周囲温度の変化による遅延時間の変動を抑制することができるという利点がある。
【実施例２】
【００２７】
図３は、本発明の実施例２を示す駆動回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００２８】
この駆動回路は、図１中の立上りエッジ検出部３と立下りエッジ検出部４に代えて、それぞれ第１の検出部としてのハイレベル検出部７と、第２の検出部としてのロウレベル検出部８を設けたものである。
【００２９】
ハイレベル検出部７は、入力信号ＩＮが“Ｌ”から“Ｈ”に変化したときに、一定時間の経過後にハイレベル検出信号Ｓ７を“Ｌ”にして出力し、この入力信号ＩＮが“Ｈ”から“Ｌ”に変化したときには、直ちにこのハイレベル検出信号Ｓ７を“Ｈ”に戻すものである。ハイレベル検出部７は、入力信号ＩＮを一定時間遅延させる遅延素子７ｄと、入力信号ＩＮとこの遅延素子７ｄから出力される信号ＩＮｄの否定的論理積をハイレベル検出信号Ｓ７として出力するＮＡＮＤゲート７ｎａとで構成されている。ハイレベル検出信号Ｓ７は、ＰＭＯＳ５のゲートに与えられるようになっている。
【００３０】
一方、ロウレベル検出部８は、入力信号ＩＮが“Ｈ”から“Ｌ”に変化したときに、一定時間の経過後にロウレベル検出信号Ｓ８を“Ｈ”にして出力し、この入力信号ＩＮが“Ｌ”から“Ｈ”に変化したときには、直ちにこのロウレベル検出信号Ｓ８を“Ｌ”に戻すものである。ロウレベル検出部８は、入力信号ＩＮを一定時間遅延させる遅延素子８ｄと、入力信号ＩＮとこの遅延素子８ｄから出力される信号ＩＮｄの否定的論理和をロウレベル検出信号Ｓ８として出力するＮＯＲゲート８ｎｏとで構成されている。ロウレベル検出信号Ｓ８は、ＮＭＯＳ６のゲートに与えられるようになっている。その他の構成は、図１と同様である。
【００３１】
図４は、図３の動作を示す信号波形図である。以下、この図４を参照しつつ、図３の動作を説明する。
【００３２】
入力信号ＩＮが“Ｌ”で安定しているとき、ハイレベル検出部７から出力されるハイレベル検出信号Ｓ７とロウレベル検出部８から出力されるロウレベル検出信号Ｓ８は、共に“Ｈ”である。従って、ＰＭＯＳ５はオフ状態、ＮＭＯＳ６はオン状態となっている。また、入力信号ＩＮは、縦続接続されたＣＭＯＳインバータ１，２で２度反転されるので、出力信号ＯＵＴは“Ｌ”である。
【００３３】
図４の時刻Ｔ１において、入力信号ＩＮが“Ｌ”から“Ｈ”に立上ると、ロウレベル検出部８から出力されるロウレベル検出信号Ｓ８は“Ｌ”となる。これにより、ＮＭＯＳ６はオフ状態となる。一方、ハイレベル検出部７では、遅延素子７ｄから出力される信号ＩＮｄが一定時間遅延されて“Ｌ”に維持されるので、ハイレベル検出信号Ｓ７は“Ｈ”に維持され、ＰＭＯＳ５はオフ状態である。
【００３４】
一方、入力信号ＩＮは、ＣＭＯＳインバータ１で反転されて信号Ｓ１が“Ｈ”から“Ｌ”に変化する。更に、信号Ｓ１はＣＭＯＳインバータ２で反転され、出力信号ＯＵＴは“Ｌ”から“Ｈ”に変化する。
【００３５】
時刻Ｔ１から一定時間ｔｄが経過して時刻Ｔ２になると、ハイレベル検出部７の遅延素子７ｄとロウレベル検出部８の遅延素子８ｄから出力される信号ＩＮｄは、“Ｌ”から“Ｈ”に立上る。これにより、ハイレベル検出部７から出力されるハイレベル検出信号Ｓ７が“Ｌ”に変化し、ＰＭＯＳ５はオン状態となる。なお、この時点では、ロウレベル検出部８から出力されるロウレベル検出信号Ｓ８は“Ｌ”で、ＮＭＯＳ６はオフ状態である。即ち、入力信号ＩＮが“Ｈ”で安定すると、ハイレベル検出部７から出力されるハイレベル検出信号Ｓ７とロウレベル検出部８から出力されるロウレベル検出信号Ｓ８は、共に“Ｌ”となる。これにより、ＰＭＯＳ５はオン状態、ＮＭＯＳ６はオフ状態となる。また、入力信号ＩＮは、縦続接続されたＣＭＯＳインバータ１，２で２度反転されるので、出力信号ＯＵＴは“Ｈ”である。
【００３６】
時刻Ｔ３において、入力信号ＩＮが“Ｈ”から“Ｌ”に立下ると、ハイレベル検出部７から出力されるハイレベル検出信号Ｓ７は“Ｈ”となる。これにより、ＰＭＯＳ５はオフ状態となる。一方、ロウレベル検出部８では、遅延素子８ｄから出力される信号ＩＮｄが一定時間遅延されて“Ｈ”に維持されるので、ロウレベル検出信号Ｓ８は“Ｌ”に維持され、ＮＭＯＳ６はオフ状態である。
【００３７】
一方、入力信号ＩＮは、ＣＭＯＳインバータ１で反転されて信号Ｓ１が“Ｌ”から“Ｈ”に変化する。更に、信号Ｓ１はＣＭＯＳインバータ２で反転され、出力信号ＯＵＴは“Ｈ”から“Ｌ”に変化する。
【００３８】
時刻Ｔ３から一定時間ｔｄが経過して時刻Ｔ４になると、ハイレベル検出部７の遅延素子７ｄとロウレベル検出部８の遅延素子８ｄから出力される信号ＩＮｄは、“Ｈ”から“Ｌ”に立上る。これにより、ロウレベル検出部８から出力されるロウレベル検出信号Ｓ８が“Ｈ”に変化し、ＮＭＯＳ６はオン状態となり、この駆動回路は、入力信号ＩＮが“Ｌ”で安定しているときの状態に戻る。
【００３９】
以上のように、この実施例２の駆動回路は、入力信号ＩＮの立上りを検出してその一定時間後にハイレベル検出信号Ｓ７を出力するハイレベル検出部７と、入力信号ＩＮの立下りを検出してその一定時間後にロウレベル検出信号Ｓ８を出力するロウレベル検出部８と、これらのハイレベル検出信号Ｓ７及びロウレベル検出信号Ｓ８に従ってそれぞれ、出力ノードＮＯを電源電位ＶＤＤ及び接地電位ＧＮＤに駆動するＰＭＯＳ５とＮＭＯＳ６を有している。これにより、入力信号ＩＮのレベルが変化中で不安定なときは、ＰＭＯＳ５とＮＭＯＳ６がオフ状態に維持され、この入力信号ＩＮのレベルが安定した時点で、ＰＭＯＳ５またはＮＭＯＳ６の一方による出力信号ＯＵＴの駆動が行われる。従って、大容量の駆動回路で駆動能力の大きなＰＭＯＳ５やＮＭＯＳ６を使用する場合でも、入力信号ＩＮの変化時に同時にオン状態となることが防止され、貫通電流を低減することができるという利点がある。
【００４０】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）  動作の説明において、インバータ３ｉ，４ｉの遅延時間や、遅延素子７ｄ，８ｄの遅延時間を同一として説明したが、所定の遅延時間が得られるものであれば、同一の遅延時間である必要はない。
（２）  実施例１では、ＰＭＯＳ５とＮＭＯＳ６を、ＣＭＯＳインバータ２を補助するための駆動素子として説明したが、立上り制御信号Ｓ３と立下り制御信号Ｓ４のパルス幅を大きくすると共に、ＰＭＯＳ５とＮＭＯＳ６の駆動能力を大きくして、これらのＰＭＯＳ５とＮＭＯＳ６をメインの駆動素子とするように構成しても良い。これにより、実施例２と同様に、メインの駆動素子となるＰＭＯＳ５とＮＭＯＳ６が同時にオン状態となることが避けられるので、貫通電流を低減することができるという利点がある。
（３）  実施例１では立上りエッジ検出部３と立下りエッジ検出部４を有し、実施例２ではハイレベル検出部７とロウレベル検出部８を有しているが、使用条件によっては、一方の検出部だけを用いても良い。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施例１を示す駆動回路の構成図である。
【図２】図１の動作を示す信号波形図である。
【図３】本発明の実施例２を示す駆動回路の構成図である。
【図４】図３の動作を示す信号波形図である。
【符号の説明】
【００４２】
１，２    ＣＭＯＳインバータ
３    立上りエッジ検出部
４    立下りエッジ検出部
５    ＰＭＯＳ
６    ＮＭＯＳ
７    ハイレベル検出部
８    ロウレベル検出部
【図１】
2007274422.tif 000003
【図２】
2007274422.tif 000004
【図３】
2007274422.tif 000005
【図４】
2007274422.tif 000006