(57)【要約】【課題】浮遊ゲートを有する半導体集積回路装置において、書込み／消去時の内部動作電圧の低減が可能となる半導体集積回路装置を提供する。【解決手段】浮遊ゲートと制御ゲートを有する半導体集積回路装置において、浮遊ゲートポリシリコン膜２０９ｂの浮遊ゲートの上面の表面積を増大させ、メモリセルのカップリング比を増大することにより、書込み／消去時の内部動作電圧の低減を実現する。【選択図】図２
2007201510.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）上面の中央部における高さが、前記上面の両側部における高さよりも低く、基板上の第１方向に延在する第１導電膜を形成する工程、
（ｂ）前記第１導電膜上に絶縁膜を形成する工程、
（ｃ）前記絶縁膜上に第２導電膜を形成する工程、
（ｄ）前記第２導電膜が前記第１方向と直交する第２方向に延在するように、前記第２導電膜をパターニングする工程。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法であって、
前記第１導電膜は、前記第２方向の断面において、Ｕ字型をしている。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法であって、
前記第１導電膜は積層膜である。
【請求項４】
請求項１記載の半導体集積回路装置の製造方法であって、
前記第１導電膜を形成する工程は、以下の工程を含む：
（ａ１）前記基板上に第３導電膜を形成する工程、
（ａ２）前記第３導電膜上に第４導電膜を形成する工程、
（ａ３）前記第４導電膜を異方性ドライエッチングによってエッチングする工程。
【請求項５】
請求項１記載の半導体集積回路装置の製造方法であって、
前記第１導電膜は浮遊ゲートであり、前記第２方向に延在する第２導電膜はワード線である。
【請求項６】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）基板上に第１パターンを形成する工程、
（ｂ）上面の中央部における高さが、前記上面の両側部における高さよりも低く、前記第１パターン間に形成された隙間において浮遊ゲートとして機能する第２パターンを形成する工程、
（ｃ）前記浮遊ゲート上に絶縁膜を介して制御ゲートを形成する工程。
【請求項７】
請求項６記載の半導体集積回路装置の製造方法であって、
前記第２パターンは、前記制御ゲートが延在する方向の断面において、Ｕ字型をしている。
【請求項８】
請求項６記載の半導体集積回路装置の製造方法であって、
前記工程（ａ）の前に、前記第２パターンの下部を構成する第３パターンを形成した後、前記第１パターンを以下のいずれか１つの工程によって形成する：
（ａ１）前記第３パターン間の隙間を完全に埋め込むポリシリコン膜を形成した後、前記ポリシリコン膜にドライエッチングを施す第１工程、
（ａ２）前記第３パターン間の隙間を完全に埋め込むポリシリコン膜を形成した後、前記ポリシリコン膜に化学的機械研磨法による研磨を施し、その後ドライエッチングを施す第２工程、
（ａ３）前記第３パターン間の隙間を完全に埋め込まないようにポリシリコン膜を形成した後、前記ポリシリコン膜に化学的機械研磨法による研磨を施す第３工程、
（ａ４）前記第３パターン間の隙間を完全に埋め込まないようにポリシリコン膜を形成した後、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および前記ポリシリコン膜にドライエッチングを施す第４工程、
（ａ５）前記第３パターン間の隙間を完全に埋め込まないようにポリシリコン膜を形成した後、前記隙間を埋め込むシリコン酸化膜を堆積し、前記シリコン酸化膜および前記ポリシリコン膜に化学的機械研磨法による研磨を施す第５工程。
【請求項９】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）第１方向に延在するパターンを基板上に形成する工程、
（ｂ）前記パターンの上部、前記パターンの両側および前記基板上に、前記パターン間の隙間を完全に埋め込まないように、第１導電膜を形成する工程、
（ｃ）前記パターンの上部における前記第１導電膜を除去する工程、
（ｄ）前記第１導電膜上に絶縁膜を形成する工程、
（ｅ）前記絶縁膜上に第２導電膜を形成する工程、
（ｆ）前記第２導電膜が前記第１方向と直交する第２方向に延在するように、前記第２導電膜をパターニングする工程。
【請求項１０】
請求項９記載の半導体集積回路装置の製造方法であって、
前記第１導電膜は、前記第２方向の断面において、Ｕ字型をしている。
【請求項１１】
請求項９記載の半導体集積回路装置の製造方法であって、
前記工程（ｃ）では、前記第１導電膜の除去を化学的機械研磨法によって行う。
【請求項１２】
請求項９記載の半導体集積回路装置の製造方法であって、
前記パターンは絶縁体からなる。
【請求項１３】
請求項９記載の半導体集積回路装置の製造方法であって、
前記第１導電膜は浮遊ゲートであり、前記第２方向に延在する第２導電膜はワード線である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置およびその製造方法に関し、特に電気的書き換えが可能な不揮発性半導体記憶装置の高集積化、高信頼化、高速で、低電圧の動作を実現する技術に関する。
【背景技術】
【０００２】
電気的書き換えが可能な不揮発性半導体記憶装置のうち、一括消去が可能なものとしていわゆるフラッシュメモリが知られている。フラッシュメモリは携帯性、耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソーナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器のファイル（記憶装置）として急速に需要が拡大している。その市場の拡大にはメモリセル面積の縮小によるビットコストの低減が重要な要素であり、たとえば、１９９６年１１月１０日、応用物理学会発行、「応用物理」第６５巻１１号、ｐ１１１４〜ｐ１１２４（非特許文献１）に記載されているように、これを実現する様々なメモリセル方式が提案されている。
【０００３】
また、たとえば、特許第２６９４６１８号公報（特許文献１）には３層ポリシリコンゲートを用いた仮想接地型のメモリセルが記載されている。すなわち、このメモリセルは、半導体基板中のウェルに形成された半導体領域および３つのゲートから構成される。３つのゲートは、ウェル上に形成された浮遊ゲート、浮遊ゲート上に形成された制御ゲート、および隣り合う制御ゲート、浮遊ゲート間に形成された消去ゲートである。３つのゲートはポリシリコンからなり、各々絶縁膜で分離され、浮遊ゲートとウェルとの間も絶縁膜で分離されている。制御ゲートは行方向に接続されてワード線を構成している。ソースおよびドレイン拡散層は列方向に形成され、隣接するメモリセルと拡散層を共用する仮想接地型である。これにより行方向のピッチ縮小を図っている。消去ゲートはチャネルと平行で、かつ、ワード線（制御ゲート）の間にワード線と平行に配置される。
【０００４】
この特許文献１記載のメモリセルへの書込みの際は、ワード線およびドレインにそれぞれ独立した正の電圧を印加し、ウェル、ソースおよび消去ゲートは０Ｖとする。これによりドレイン近傍のチャネル部でホットエレクトロンが発生し、浮遊ゲートに電子が注入され、メモリセルのしきい値が上昇する。消去の際は、消去ゲートに正の電圧を印加し、ワード線、ソース、ドレインおよびウェルは０Ｖとする。これにより浮遊ゲートから消去ゲートに電子が放出され、しきい値が低下する。
【０００５】
また、たとえば特開平９−３２１１５７号公報（特許文献２）には、スプリットゲート型のメモリセルが開示され、拡散層と浮遊ゲートとのオーバーラップを大きくとり、拡散層の電位により浮遊ゲート電位を大とするとともに、ワード線に低い電圧を印加することにより、情報書き込みの際のホットエレクトロンの発生と注入効率を高める方法が提案されている。
【０００６】
また、たとえばインターナショナル  エレクトロン  デバイシズ  ミーティング  テクニカル  ダイジェスト１９８９、６０３頁から６０６頁（International Electron Devices Meeting, 1989, pp. 603-606）（非特許文献２）には、浮遊ゲート電位をワード線で制御するとともに、浮遊ゲートおよび制御ゲートとは異なる第３ゲートによりスプリットチャネルを制御する方法が論じられている。
【特許文献１】特許第２６９４６１８号公報
【特許文献２】特開平９−３２１１５７号公報
【非特許文献１】１９９６年１１月１０日、応用物理学会発行、「応用物理」第６５巻１１号、ｐ１１１４〜ｐ１１２４
【非特許文献２】インターナショナル  エレクトロン  デバイシズ  ミーティング  テクニカル  ダイジェスト１９８９、６０３頁から６０６頁
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、前記したメモリセルにおいては、高集積化を進めるといくつかの問題が生じることを本発明者らは認識した。なお、以下の問題点は、本発明者らによって検討されたものであり、特に公知にされたわけではない。
【０００８】
すなわち、前記特許文献１に記載の技術においては、第３のゲートの上表面が浮遊ゲートの上表面より上部に存在するメモリセル構造となっている。このようなメモリセル構造では、浮遊ゲートの上端の凸部と第３ゲートとが層間絶縁膜を介して対向して存在している。本構造では、消去動作を行なうための電圧を第３のゲートに印加すると、浮遊ゲート上端部分の層間絶縁膜の電界が局所的に増大し、この部分で主にトンネル電流が流れる。このため、消去動作を繰り返して行なうと、上記浮遊ゲート上端部付近の層間絶縁膜が劣化し、浮遊ゲートに蓄積された電荷が第３のゲートに漏洩してデータの保持（リテンション）が困難になるという問題がある。また、繰り返し消去を行なうことにより、上記浮遊ゲート上端部付近の層間絶縁膜に電子がトラップされる結果、トンネル電流が減少し、消去速度が低下するという問題がある。
【０００９】
また、前記特許文献１記載のメモリセルにおいては、チャネル部の一部分に浮遊ゲートが存在しないスプリットチャネル型と呼ばれるメモリセル構造が採用されている。そして、前記メモリセルにおけるスプリットチャネルの制御は、そのスプリットチャネル上に存在する制御ゲート（ワード線）の電位を制御することにより行われる。従って、ワード線はスプリットゲートとしての機能も有することとなる。メモリセルへのデータの書込みの際には、ホットエレクトロンの発生および注入効率を増大する必要がある。このためには、浮遊ゲートの電位を大きくしてチャネル部の垂直方向の電界を大とするとともに、スプリットゲートの電位を低くしてチャネル水平方向の電界を増大することが効果的である。しかしながら前記特許文献１記載のメモリセルでは、スプリットゲートの電位はワード線電位によって制御されるから、浮遊ゲートとスプリットゲートの電位を独立に制御することはできない。すなわち、ワード線の電位によって浮遊ゲートおよびスプリットゲートの両電位を制御せざるを得ず、ホットエレクトロンの発生および注入効率を同時に増大できないという問題がある。このため、データの書込みの際に、注入電流に対し、非常に大きなチャネル電流が流れてしまい、複数のメモリセルを同時に書込めないという問題がある。このため、高い書込み速度が得られないという問題も生じる。
【００１０】
また、スプリットチャネル型のメモリセルであってホットエレクトロンの発生および注入効率を同時に増大する方法として、前記特許文献２記載の手段が考え得るが、この方法では、微細化に伴い、拡散層と浮遊ゲートのオーバーラップが取り難くなるという問題が生じる。
【００１１】
さらに、前記非特許文献２記載の技術により、浮遊ゲート電位をワード線で制御するとともに、浮遊ゲートおよび制御ゲートとは異なる第３ゲートによりスプリットチャネルを制御する方法が考え得るが、この技術においては微細化に関する検討、観点が欠落している。
【００１２】
本発明の目的は、高い信頼性を有し、書換え速度が速い半導体集積回路装置及びその製造方法を提供することにある。
【００１３】
また、本発明の他の目的は、書込み／消去時の内部動作電圧の低減が可能となる半導体集積回路装置及びその製造方法を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
すなわち、本発明の半導体集積回路装置の製造方法は、シリコン基板中にたとえばｐ型（第１導電型）のウェルを形成し、第１絶縁膜を介して浮遊ゲートパターン（第１パターン）を形成し、さらにソース・ドレインとなるｎ型半導体領域を形成し、第１パターンを覆う第２絶縁膜を形成し、第１パターンによって形成される隙間に第３ゲートを形成し、さらに制御ゲートを形成する工程を有する半導体集積回路装置の製造方法であって、第３ゲート上面の標高を浮遊ゲートとなる第１パターン上面の標高より低く形成するものである。
【００１７】
第３ゲートの形成方法は、隙間を完全に埋め込む多結晶シリコン膜を形成した後、多結晶シリコン膜にドライエッチングを施す第１方法、隙間を完全に埋め込む多結晶シリコン膜を形成した後、多結晶シリコン膜に化学的機械研磨法（ＣＭＰ）法による研磨を施し、その後ドライエッチングを施す第２方法、隙間を完全に埋め込む多結晶シリコン膜を形成した後、多結晶シリコン膜にＣＭＰ法による研磨を施し、その後多結晶シリコン膜の表面部を酸化し、酸化された部分を選択的に除去する第３方法がある。
【００１８】
また、第３ゲートは、隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、隙間を埋め込むフォトレジスト膜を形成し、フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す第４方法、隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、多結晶シリコン膜にＣＭＰ法による研磨を施し、隙間を埋め込むフォトレジスト膜を形成し、フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す第５方法、隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、隙間を埋め込むシリコン酸化膜を堆積し、シリコン酸化膜および多結晶シリコン膜にＣＭＰ法による研磨を施し、隙間のシリコン酸化膜を選択的に除去し、隙間を埋め込むフォトレジスト膜を形成し、フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す第６方法、の何れかの方法により形成することもできる。
【００１９】
この第４〜第６方法の場合、フォトレジスト膜および多結晶シリコン膜がほぼ等しいエッチング速度でエッチングされるようにエッチング条件を選択することができる。
【００２０】
また、第３ゲートは、隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、多結晶シリコン膜上にシリコン酸化膜を形成し、シリコン酸化膜および多結晶シリコン膜にＣＭＰ法による研磨を施し、多結晶シリコン膜にドライエッチングを施し、シリコン酸化膜を除去する第７方法により形成することができる。
【００２１】
この第４〜第７方法の場合、多結晶シリコン膜の膜厚は、浮遊ゲートとなる第１パターンの膜厚よりも薄く形成することができる。
【００２２】
また、本発明の半導体集積回路装置の製造方法は、シリコン基板中にたとえばｐ型（第１導電型）のウェルを形成し、シリコン基板上に第２絶縁膜を介して第３ゲートを形成し、ウェル中にソース・ドレインとなるｎ型（第２導電型）の半導体領域を形成し、第３ゲートを覆う第１絶縁膜を形成し、第３ゲートによって形成される隙間に、浮遊ゲートとなる第１パターンを形成し、さらに制御ゲートを形成する工程とを有する半導体集積回路装置の製造方法であって、第３ゲート上面の標高を浮遊ゲートとなる第１パターン上面の標高より低く形成するものである。
【００２３】
この第１パターンは、隙間を完全に埋め込む多結晶シリコン膜を形成した後、多結晶シリコン膜にドライエッチングを施す第１方法、隙間を完全に埋め込む多結晶シリコン膜を形成した後、多結晶シリコン膜にＣＭＰ法による研磨を施し、その後ドライエッチングを施す第２方法、隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、多結晶シリコン膜にＣＭＰ法による研磨を施す第３方法、隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、隙間を埋め込むフォトレジスト膜を形成し、フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す第４の方法、隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、隙間を埋め込むシリコン酸化膜を堆積し、シリコン酸化膜および多結晶シリコン膜にＣＭＰ法により研磨を施す第５の方法、の何れかの方法により形成できる。
【００２４】
なお、前記した方法において、第３ゲートは浮遊ゲートに対して自己整合的に形成できる。また、前記した方法において、浮遊ゲートは第３ゲートに対して自己整合的に形成できる。
【００２５】
本発明の半導体集積回路装置は、半導体基板の主面に形成された第１導電型のウェルと、ウェル内に形成された第２導電型の半導体領域と、半導体基板上に第１絶縁膜を介して形成された第１ゲートと、第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有し、第３ゲートが第１ゲートの隙間に埋め込んで形成されている半導体集積回路装置であって、第３ゲート表面の標高が、第１ゲート表面の標高よりも低いものである。
【００２６】
この場合、第３ゲートは、消去ゲート、スプリットチャネルを制御するゲート、あるいはその両方の機能を有するゲートとすることができる。
【００２７】
また、第３絶縁膜は、窒素を添加したシリコン酸化膜とすることができる。
【発明の効果】
【００２８】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００２９】
半導体集積回路装置の繰返し書換え後の信頼性が向上できる。
【００３０】
半導体集積回路装置の内部動作電圧の低減が図れる。
【００３１】
半導体集積回路装置の歩留りの向上が図れる。
【００３２】
半導体集積回路装置のメモリセル面積を縮小することが可能である。
【００３３】
半導体集積回路装置の動作速度の向上が図れる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００３５】
（実施の形態１）
図１は、本発明の実施の形態１である半導体集積回路装置の一例を示した一部平面図であり、図２（ａ）、（ｂ）および（ｃ）は、各々、図１におけるＡ−Ａ’、Ｂ−Ｂ’およびＣ−Ｃ’線断面図である。なお、図１の平面図において、図面を見やすくするため各部材にハッチングを施し、一部の部材は省略している。
【００３６】
本実施の形態の半導体集積回路装置は、いわゆるフラッシュメモリのメモリセルを有し、このメモリセルは半導体基板２００の主面に形成されたウェル２０１中のソース／ドレイン拡散層２０５、第１ゲート（浮遊ゲート）２０３ｂ、第２ゲート（制御ゲート）２１１ａ、および第３ゲート２０７ａを有する。各メモリセルの制御ゲート（第２ゲート）２１１ａは行方向（ｘ方向）に接続され、ワード線ＷＬを形成している。
【００３７】
浮遊ゲート（第１ゲート）２０３ｂとウェル２０１はゲート絶縁膜（第１絶縁膜）２０２に、浮遊ゲート２０３ｂと第３ゲート２０７ａは絶縁膜（第３絶縁膜）２０６ａに、浮遊ゲート２０３ｂとワード線（制御ゲート）２１１ａは絶縁膜（第２絶縁膜）２１０ａに、第３ゲート２０７ａとワード線２１１ａは絶縁膜２０８ａにより、それぞれ分離されている。
【００３８】
ソース／ドレイン拡散層２０５はワード線２１１ａの延在方向（ｘ方向）に垂直な方向（ｙ方向）に延在して配置され、列方向（ｙ方向）のメモリセルのソース／ドレインを接続するローカルソース線およびローカルデータ線として機能する。すなわち、本実施の形態の半導体集積回路装置は、メモリセル毎にコンタクト孔を持たない、いわゆるコンタクトレス型のアレイから構成される。この拡散層２０５に垂直な方向（ｘ方向）にチャネルが形成される。
【００３９】
第３ゲート２０７ａの２つの端面は、前記浮遊ゲート２０３ｂの端面のうちワード線２１１ａおよびチャネルとそれぞれ垂直な２つの端面と、それぞれ絶縁膜２０６ａを介して対向して存在する。
【００４０】
また、第３ゲート２０７ａはワード線２１１ａおよびチャネルと垂直な方向（ｙ方向）に存在する浮遊ゲート２０３ｂの隙間に埋込まれて存在する。さらに、浮遊ゲート２０３ｂが第３ゲート２０７ａに対し対称に、また前記第３ゲート２０７ａが浮遊ゲート２０３ｂに対し対称に存在する。
【００４１】
一方、本実施の形態においては、ソース／ドレインを形成する１対の拡散層２０５が浮遊ゲートパターン２０３ｂに対し非対称の位置関係にあり、一方の拡散層が浮遊ゲートとオーバーラップしないオフセット構造となっている。また、本実施の形態においては、第３ゲート２０７ａと拡散層２０５はそれぞれの一部分がオーバーラップするように存在する。これにより、本実施の形態では第３ゲート２０７ａ下のウェル中にもチャネルが形成され、第３ゲート２０７ａは消去ゲートとしてばかりではなく、その下部に存在するチャネルを制御するゲートとしても機能する。
【００４２】
すなわち、書込みの際は制御ゲートに正の大きな電圧、例えば１２Ｖ程度を、また、第３ゲートには２Ｖ程度の低い電圧を、また、ドレインには５Ｖ程度の電圧を印加する。ソース及びウェルは０Ｖに保持する。これにより第３ゲート２０７ａ下のウェル中にチャネルが形成され、ソース側の浮遊ゲート端部のチャネルでホットエレクトロンが発生し、浮遊ゲートに電子が注入される。つまり本第３ゲート２０７ａはその下部に存在するチャネルを制御するゲートとして機能する。本メモリセルによれば、従来のＮＯＲ型フラッシュメモリに比ベホットエレクトロンの発生及び注入効率が増大し、チャネル電流の小さな領域での書込みが可能となる。従って、従来と同程度の電流供給能力をもつ内部電源で、キロバイトオーダー以上の多数個のメモリセルの並列書込みが可能となる。
【００４３】
消去の際はワード線に負の大きな電圧、例えば−１３．５Ｖを、また第３ゲートに正の小さな電圧、例えば３．５Ｖを印加する。これにより、浮遊ゲートから第３ゲートにトンネル電流が流れ、浮遊ゲートに蓄積された電子が放出される。つまり、第３ゲート２０７ａは消去ゲートとしても機能することになる。本実施の形態では第３ゲート２０７ａの上表面が浮遊ゲート２０３ｂの上表面より下になるような構造となっている。これにより、消去の際、浮遊ゲート上端部での局所的な電界の増大が防止でき、繰り返し書換え後の層間絶縁膜（絶縁膜２０６ａ）の劣化を抑制することが可能となる。これによりメモリセルの信頼性が確保できる。
【００４４】
なお、このような構造では、浮遊ゲート２０３ｂと制御ゲート２１１ａ以外の第３ゲート２０７ａが存在する場合であっても、ワード線ＷＬ方向（ｘ方向）、およびローカルデータ線方向（ｙ方向）のピッチを最小加工寸法の２倍とすることができる。従って、メモリセル面積をクロスポイント型のアレイでは最小の４Ｆ２（Ｆ：最小加工寸法）に縮小することが可能となる。
【００４５】
図３〜図５は、実施の形態１の半導体集積回路装置の製造方法の一例を示した断面図である。
【００４６】
まず、半導体基板２００にｐ型（第１導電型）のウェル２０１を形成し、ウェル２０１上にたとえば熱酸化法により１２ｎｍ程度のゲート絶縁膜（第１絶縁膜）２０２を形成する（図３（ａ））。
【００４７】
続いて浮遊ゲート２０３ｂとなるリン（Ｐ）をドーピングしたポリシリコン膜２０３とシリコン窒化膜２０４を順次堆積する（図３（ｂ））。ポリシリコン膜２０３とシリコン窒化膜２０４の堆積には、たとえばＣＶＤ（Chemical Vapor Deposition ）法を用いることができる。
【００４８】
次にリソグラフィとドライエッチング技術により前記シリコン窒化膜２０４およびポリシリコン膜２０３をパターニングする。このパターニングによりシリコン窒化膜２０４およびポリシリコン膜２０３は、シリコン窒化膜２０４ａおよびポリシリコン膜２０３ａとなる（図３（ｃ））。シリコン窒化膜２０４ａおよびポリシリコン膜２０３ａは、ｙ方向に延在して形成されるようにストライプ状にパターニングされる。
【００４９】
その後、斜めイオン打込み法によりひ素（Ａｓ）イオンをウェル２０１に打込み、メモリセルのソース／ドレインとなる拡散層２０５を形成する。（図３（ｄ））。拡散層２０５は、メモリセルのソース線またはデータ線として機能する。このイオン注入の際にはシリコン窒化膜２０４ａおよびポリシリコン膜２０３ａがマスクとして機能し、拡散層２０５はポリシリコン膜２０３ａに対して自己整合的に形成される。なお、シリコン窒化膜２０４ａおよびポリシリコン膜２０３ａがｙ方向に延在してストライプ状に形成されているため、拡散層２０５はｙ方向に延在して形成される。また、拡散層２０５は斜めイオン打込み法により形成されるため、照射イオンがシリコン窒化膜２０４ａおよびポリシリコン膜２０３ａで遮蔽され、ポリシリコン膜２０３ａ間の全領域には拡散層２０５は形成されない。また、斜め方向からイオンが照射されるため、ポリシリコン膜２０３ａ下部の一部にも拡散層２０５が形成される。これにより前記の通り第３ゲート２０７ａと拡散層２０５とがそれぞれの一部分がオーバーラップするように形成され、第３ゲート２０７ａ下のウェル２０１中にもチャネルが形成されるようになる。
【００５０】
なお、本工程でエッチングされる部材（シリコン窒化膜２０４ａおよびポリシリコン膜２０３ａ）には金属膜あるいは金属化合物が含まれていないため、このエッチング工程後の洗浄工程では金属が溶出しエッチングされた部材壁面に溶出金属が再付着することがない。このため、次工程で説明するシリコン酸化膜２０６に金属（不純物）が含まれることが無く、シリコン酸化膜２０６の欠陥を低く抑え、信頼性を高めることができる。
【００５１】
次に、浮遊ゲート２０３ｂと第３ゲート２０７ａを分離するためのシリコン酸化膜２０６を以下の方法により形成する。
【００５２】
まず、減圧化学気相成長法（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition）により１０．５ｎｍ程度のシリコン酸化膜を堆積する（図３（ｅ））。続いてこのシリコン酸化膜をアンモニア雰囲気中で熱処理し、前記シリコン酸化膜２０６に窒素を導入する。その後、窒素が導入されたシリコン酸化膜２０６にウェット酸化処理を行う。これは、アンモニア中での熱処理によりシリコン酸化膜中に導入された水素を除去するためである。
【００５３】
このような方法により形成されたシリコン酸化膜２０６は、膜中の電荷トラップ量が小さく、高い書換え耐性を有している。すなわち、仮にシリコン酸化膜２０６中に電荷がトラップされるとトラップされた電子は放置状態で第３ゲートに移動し、この移動電子の量が多い場合にはリテンション不良を引き起こす可能性が大きくなる。移動電子量はトラップ密度とともに増大するから、シリコン酸化膜２０６中のトラップ量が多いとリテンション不良を引き起こす確率が高くなる。しかし、本実施の形態では、膜中の電荷トラップ量が抑制されるため、リテンション不良を抑制し、高い書換え耐性を実現できる。また、シリコン酸化膜２０６に金属不純物が含まれないことは前記の通りである。
【００５４】
その後、第３ゲート２０７ａとなるリン（Ｐ）をドーピングしたポリシリコン膜２０７を浮遊ゲートパターン２０３ａの隙間が完全に埋まるように堆積する（図４（ａ））。ポリシリコン膜２０７の形成にはたとえばＣＶＤ法を用いる。
【００５５】
その後、たとえば異方性ドライエッチングを行い、ポリシリコン膜２０７をエッチバックする。これにより浮遊ゲートパターン２０３ａの隙間に所定の厚さに残した第３ゲート２０７ａを形成する（図４（ｂ））。ここで、前記エッチバック後残存するポリシリコン膜（第３ゲート２０７ａ）の膜厚は、浮遊ゲートポリシリコン２０３ａの膜厚に比べて小さいくなるように調整して形成する。このように、第３ゲート２０７ａの膜厚を薄く形成することにより浮遊ゲートポリシリコン２０３ａと第３ゲート２０７ａとを絶縁する絶縁膜２０６ａの信頼性を向上し、リテンション不良を低減できることは前記の通りである。
【００５６】
その後、シリコン酸化膜２０８を浮遊ゲートパターン２０３ａの隙間が完全に埋まるように堆積する（図４（ｃ））。シリコン酸化膜２０８の堆積には、たとえばＣＶＤ法を用いる。
【００５７】
次に、シリコン酸化膜２０８をたとえば化学的機械研磨法（ＣＭＰ法：Chemical Mechanical Polishing ）によりシリコン窒化膜２０４ａが露出するまで研磨する。（シリコン窒化膜２０４ａおよびシリコン酸化膜２０６および２０８はそれぞれシリコン窒化膜２０４ｂ、絶縁膜２０６ａおよびシリコン酸化膜２０８ａとなる（図４（ｄ））。
【００５８】
その後、たとえば熱リン酸水溶液を用いてシリコン窒化膜２０４ｂを除去し、ポリシリコン２０３ａの表面を露出させる（図５（ａ））。次に、リン（Ｐ）をドーピングしたポリシリコン膜２０９を堆積し（図５（ｂ））、これを異方性ドライエッチングする（ポリシリコン膜２０９は２０９ａとなる）（図５（ｃ））。ポリシリコン膜２０９ａはポリシリコン２０３ａと電気的に接続しており、この２層のポリシリコンで浮遊ゲートを形成する。ポリシリコン２０９ａは浮遊ゲートの表面積を増大し、メモリセルのカップリング比を増大する効果がある。これにより書込み／消去時の内部動作電圧の低減が可能となる。
【００５９】
次に、図３（ｅ）で示した方法と同一の手法により、浮遊ゲートとワード線を分離する窒素を添加したシリコン酸化膜（膜厚１０．５ｎｍ程度）２１０を形成する（図５（ｄ））。
【００６０】
その後、ポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜、いわゆるポリメタル膜を堆積し、これをリソグラフィとドライエッチング技術によりパターニングしてワード線２１１ａを形成する。このパターニングは、ワード線２１１ａがｘ方向に延在するように、すなわち拡散層２０５、第３ゲート２０７ａの延在方向（ｙ方向）に垂直な方向（ｘ方向）に延在するようにパターニングされる。
【００６１】
さらにシリコン酸化膜２１０、ポリシリコン膜２０９ａ、２０３ａをエッチングし、浮遊ゲートを完成した（これによりシリコン酸化膜２１０は２１０ａに、ポリシリコン２０３ａ、２０９ａはそれぞれ２０３ｂおよび２０９ｂとなる）（図５（ｅ））。なお、このエッチング工程では、シリコン酸化膜２１０がエッチングされる段階ではシリコン酸化膜がエッチングできる条件でエッチングを行うが、ポリシリコン膜２０９ａ、２０３ａがエッチングされる段階では、シリコンはエッチングされるがシリコン酸化膜はエッチングされない選択エッチングの条件でエッチングを行う。これにより、シリコン酸化膜である絶縁膜２０８ａがエッチングストッパとして機能し、絶縁膜２０８ａ下部の第３ゲート２０７ａがエッチングされることはない。すなわち、このエッチング工程により、第３ゲート２０７ａはｙ方向に延在して形成されたストライプ状の形体を維持しつつ、浮遊ゲート２０３ｂは、ｘ方向、ｙ方向の両方向において分断され、島状の浮遊ゲートが形成される。
【００６２】
その後、図には示していないが、層間絶縁膜を形成した後、ワード線２１１ａ、ソース／ドレイン拡散層２０５、ウェル２０１、第３ゲート２０７ａに至るコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成できる。
【００６３】
図６は、上記方法により形成したメモリセルにおいて繰返し書換えを行なった際の書換え回数としきい値電圧の関係を示したグラフである。同図には比較のため、前記特許文献１の技術を用いて作成したメモリセルのデータを従来技術として示した。
【００６４】
従来技術では書換え回数が１０４回を越えた付近から消去速度が低下し、しきい値ウィンドウが狭くなる。これは次の理由によると考えられる。
【００６５】
すなわち、従来技術においては、浮遊ゲートの上表面が第３ゲートの上表面よりも低い位置に存在する。このような構造のメモリセルにおいて消去電圧を第３ゲートに印加すると、浮遊ゲート上端の凸部に電気力線が集中し、この部分のポリシリコン間を絶縁する層間絶縁膜の電界が浮遊ゲート側壁平坦部に比べ増大する。このため浮遊ゲート上端の凸部でのみトンネル電流が流れる結果、凸部に接した部分の層間絶縁膜が少ない書換え回数で劣化し、電子がトラップされる。このような電子トラップにより層間絶縁膜に印加される電界が実効的に減少した結果、消去速度が低下し、しきい値ウィンドウが狭くなると考えられる。
【００６６】
これに対し本実施の形態のメモリセルにおいては、１０６回の書換えを行ってもしきい値ウィンドウにほとんど変化を生じない。これは浮遊ゲート２０９ａの上表面の凸部が厚い酸化膜２０８ａに接しており、消去の際の電子放出が浮遊ゲート２０３ｂの側壁平坦部で行われるためである。
【００６７】
図７は本実施の形態のメモリセルを１０６回書換えた後、放置した際のしきい値電圧の変化を測定した結果を示すグラフである。同図にも前記同様の従来技術における結果を併記した。
【００６８】
従来技術においては、放置時間の増大とともに大きなしきい値の低下が見られた。これに対し、本実施の形態の場合は、しきい値の低下は観察されなかった。これは、従来技術に比べ本実施の形態のメモリセルの方が書換えに伴うポリシリコン間の層間絶縁膜の劣化が少なく、浮遊ゲートに蓄積された電子の第３ゲートヘの漏洩が抑制されたためである。
【００６９】
なお、第３ゲートの上表面を浮遊ゲート上表面より低い位置とすることは、動作電圧の低減にも有効である。図８は、所定の時間で消去動作を完了しようとした時の、浮遊ゲート上表面−第３ゲート上表面間の標高差と制御ゲート−第３ゲート間の電位差との関係を示したグラフである。ここでは浮遊ゲート膜厚は一定とした。ここで第３ゲート上表面が浮遊ゲート上表面より高い位置にある場合、標高差は正の値を、第３ゲート上表面が浮遊ゲート上表面より低い位置にある場合、標高差は負の値を有する。同図より、第３ゲート上表面が浮遊ゲート上表面より低い位置にあるほど、消去の際の第３ゲート制御ゲート間電圧を小さくでき、動作電圧が低減可能であることがわかる。
【００７０】
また、第３ゲート上表面が浮遊ゲート上表面より高い位置にある場合は、ワード線−第３ゲート間が短絡し、所望のメモリセル動作ができなくなる不良が発生したが、第３ゲート上表面を浮遊ゲート上表面より低い位置とすることにより、本不良は抑制可能であった。
【００７１】
また、上記方法により形成したメモリセルは、浮遊ゲート及び制御ゲート以外の第３ゲートを有するにもかかわらず、ローカルデータ線方向及びワード線方向の寸法を、それぞれ最小加工寸法Ｆの２倍とすることが可能であった。このため、メモリセル面積を４Ｆ２に縮小することができた。
【００７２】
（実施の形態２）
図９は、本発明の実施の形態２である半導体集積回路装置の製造方法の一例を示した断面図である。本実施の形態の製造方法と実施の形態１の製造方法との違いは、第３ゲートとなるポリシリコン膜を堆積する際、その膜厚を実施の形態１の場合に比べて薄くした点にある。そして、膜堆積後にできた浮遊ゲートパターン隙間のポリシリコン上の窪みにレジストを埋込み、上記レジストと第３ゲートとなるポリシリコンを概ね等速でエッチバックしてポリシリコンのみを浮遊ゲートパターン間に残す。フラッシュメモリセルの平面配置、完成後の断面構造、動作方式は実施の形態１と同一でありここでは説明を省略する。
【００７３】
以下、本実施の形態の製造方法を説明する。まず実施の形態１の図３（ａ）から（ｅ）に示したのと同一の方法により、シリコン基板２００にウェル２０１、ゲート酸化膜２０２、浮遊ゲートパターン２０３ａ，２０４ａ、拡散層２０５、浮遊ゲートと第３ゲートとを分離するための窒素を添加したシリコン酸化膜２０６を順次形成した（図示せず）。
【００７４】
その後、第３ゲートとなるリンをドーピングしたポリシリコン膜２１２を浮遊ゲートパターン２０３ａ，２０４ａの隙間が埋まらないように堆積した（図９（ａ））。ポリシリコン腹２１２の膜厚は概ねメモリセル完成後の第３ゲートの膜厚である。
【００７５】
次にフォトレジスト２１３を、浮遊ゲートパターン２０３ａ，２０４ａの隙間が完全に埋まるように塗布した（図９（ｂ））。その後、上記フォトレジスト２１３とポリシリコン膜２１２を概ね等しい速度でエッチバックし、ポリシリコン膜２１２のみを浮遊ゲートパターン２０３ａ，２０４ａの隙間に所定の厚さ残した（ポリシリコン２１２は２１２ａとなる）（図９（ｃ））。エッチングはフォトレジストが完全になくなった状態を終点とした。
【００７６】
その後、実施の形態１の図４（ｃ）から図５（ｅ）と同様の方法によりシリコン酸化膜２０８ａ，２層目の浮遊ゲートポリシリコン膜２０９ａ、窒素を添加したシリコン酸化膜２１０、ポリメタル膜からなるワード線２１１ａを形成し、メモリセルを完成した。
【００７７】
本方法により形成したメモリセルは実施の形態１に比べて第３ゲート２１２ａの膜厚ばらつきを低減可能であった。すなわち、ポリシリコン膜２１２を膜として形成し、この膜厚をもって第３ゲートの膜厚とすることができるため、膜厚制御が容易である。また、本実施の形態では流動性に富むレジスト２１３を形成するため、エッチバック開始時のレジスト２１３の表面平坦性を向上できる。このためエッチバック後の第３ゲートの平坦性を向上できる。さらに、本実施の形態ではエッチバックの終点検出をレジスト２１３に起因するプラズマ発光強度のモニタにより容易に行える。この結果、第３ゲートの膜厚制御が容易である。また、本実施の形態ではレジスト２１３を用いるため、凹部にボイドが形成されることが無く、エッチバックの管理性が向上し、第３ゲートの膜厚制御を容易に行える。これに対し、実施の形態１ではエッチバックにより第３ゲートを形成し、またそのエッチバックは時間管理により行われるため、その膜厚制御が本実施の形態に比べて難しくなる。このため、本実施の形態では、メモリセル間のカップリング比のばらつきが低減でき、書込み／消去時間の均一化が図れた。
【００７８】
また、実施の形態１と同様、従来技術に比べ繰返し書換えの際のしきい値ウィンドウの狭帯化が抑制可能であった。また、放置後のしきい値変動を抑制可能であった。また、低い電圧で動作が可能であった。あわせて消去ゲート−浮遊ゲート間の短絡が抑制可能であった。また、メモリセル面積を４Ｆ２に縮小することができた。さらに書込み単位の増大が可能となり、書込み速度の増大が図れた。
【００７９】
（実施の形態３）
図１０は、本発明の実施の形態３である半導体集積回路装置の製造方法の一例を示した断面図である。本実施の形態の製造方法と実施の形態２の製造方法との違いは、第３ゲートとなるポリシリコン膜を堆積した後、フォトレジストを塗布してエッチバックを行う前に、化学的機械研磨法により浮遊ゲートパターン上のポリシリコン膜を除去した点である。フラッシュメモリセルの平面配置、完成後の断面構造、動作方式は実施の形態１と同一でありここでは省略した。
【００８０】
本メモリセルの製造方法は以下の通りである。まず実施の形態１の図３（ａ）から（ｅ）に示したのと同一の方法により、シリコン基板２００にウェル２０１、ゲート酸化膜２０２、浮遊ゲートパターン２０３ａ，２０４ａ、拡散層２０５、浮遊ゲートと第３ゲートを分離するための窒素を添加したシリコン酸化膜２０６を順次形成した（図示せず）。
【００８１】
その後、第３ゲートとなるリンをドーピングしたポリシリコン膜２１４を浮遊ゲートパターン２０３ａ，２０４ａの隙間が埋まらないように堆積した（図１０（ａ））。ポリシリコン膜２１４の膜厚は概ねメモリセル完成後の第３ゲートの膜厚である。
【００８２】
次に化学的機械研磨法（ＣＭＰ法）により、浮遊ゲートパターンのシリコン窒化膜２０４ａが露出するまで上記ポリシリコン膜２１４を研磨除去した（ポリシリコン膜２１４及びシリコン酸化膜２０６はそれぞれ２１４ａ，２０６ａとなる）（図１０（ｂ））。
【００８３】
次にフォトレジスト２１５を、浮遊ゲートパターン２０３ａ，２０４ａの隙間が完全に埋まるように塗布した（図１０（ｃ））。その後、上記フォトレジスト２１５とポリシリコン腹２１４ａを概ね等しい速度でエッチバックし、ポリシリコン膜２１４ａのみを浮遊ゲートパターン２０３ａ，２０４ａの隙間に所定の厚さ残した（ポリシリコン２１４ａは２１４ｂとなる）（図１０（ｄ））。エッチングはフォトレジストが完全になくなった状態を終点とした。
【００８４】
その後、実施の形態１の図４（ｃ）から図５（ｅ）と同様の方法によりシリコン酸化膜２０８ａ，２層目の浮遊ゲートポリシリコン膜２０９ａ、窒素を添加したシリコン酸化膜２１０、ポリメタル膜からなるワード線２１１ａを形成し、メモリセルを完成した。
【００８５】
本方法により形成したメモリセルは実施の形態２に比べて更に第３ゲート２１４ｂの膜厚ばらつきを低減可能であった。すなわち、本実施の形態では、あらかじめポリシリコン膜２１４の上面がＣＭＰ法により研磨されているため、ポリシリコンのエッチング量を低減できる。この結果、第３ゲート２１４ｂの膜厚ばらつきを低減できる。このため、メモリセル間のカップリング比ばらつきが低減でき、書込み／消去時間の均一化が図れた。
【００８６】
また、実施の形態１と同様、従来技術に比べ繰返し書換えの際のしきい値ウィンドウの狭帯化が抑制可能であった。また、放置後のしきい値変動を抑制可能であった。また、低い電圧で動作が可能であった。あわせて消去ゲート−浮遊ゲート間の短絡が抑制可能であった。また、メモリセル面積を４Ｆ２に縮小することができた。さらに書込み単位の増大が可能となり、書込み速度の増大が図れた。
【００８７】
なお、図１１に示すように、ＣＭＰ法によるポリシリコン膜２１４の研磨の前に、シリコン酸化膜２１４’（たとえばＴＥＯＳ酸化膜、ＳＯＧ膜等）を形成し（図１１（ａ））、このシリコン酸化膜２１４’とポリシリコン膜２１４とをともにＣＭＰ法により研磨できる（シリコン酸化膜２１４’は、２１４ａ’となる）（図１１（ｂ））。この場合、ＣＭＰ法によりポリシリコン膜２１４が凹部の内側に倒されて損傷することがない。その後、シリコン酸化膜２１４ａ’を選択的に除去して、前記図１０（ｂ）以降の工程を継続できる。
【００８８】
（実施の形態４）
図１２および図１３は、本発明の実施の形態４である半導体集積回路装置の製造方法の一例を示した断面図である。本実施の形態の製造方法と実施の形態２の製造方法との違いは、第３ゲートとなるポリシリコン膜を堆積した後、シリコン酸化膜を形成して、エッチバックの際の保護膜とした点である。フラッシュメモリセルの平面配置、完成後の断面構造、動作方式は実施の形態１と同一でありここでは省略した。
【００８９】
まず実施の形態１の図３（ａ）から（ｅ）に示したのと同一の方法により、シリコン基板２００にウェル２０１、ゲート酸化膜２０２、浮遊ゲートパターン２０３ａ，２０４ａ、拡散層２０５、浮遊ゲートと第３ゲートを分離するための窒素を添加したシリコン酸化膜２０６を順次形成した（図示せず）。
【００９０】
その後、第３ゲートとなるリンをドーピングしたポリシリコン腹２１６を浮遊ゲートパターン２０３ａ，２０４ａの隙間が埋まらないように堆積した（図１２（ａ））。ポリシリコン膜２１６の膜厚は概ねメモリセル完成後の第３ゲートの膜厚である。
【００９１】
次に、ポリシリコン膜２１６をエッチバックする際の保護膜となるシリコン酸化膜２１７を形成した（図１２（ｂ）））。
【００９２】
続いて化学的機械研磨法により、浮遊ゲートパターンのシリコン窒化膜２０４ａが露出するまで上記ポリシリコン膜２１６及びシリコン酸化膜２１７を研磨除去した（ポリシリコン膜２１６、シリコン酸化膜２０６及び２１７はそれぞれ２１６ａ，２０６ａ及び２１７ａとなる）（図１２（ｃ））。
【００９３】
その後、ポリシリコン膜２１６ａをエッチバックし、浮遊ゲートパターン２０３ａ，２０４ａの隙間に所定の厚さでポリシリコン膜２１６ａを残した（ポリシリコン２１６ａは２１６ｂとなる）（図１３（ａ））。
【００９４】
続いて浮遊ゲートパターン２０３ａ，２０４ａの隙間に残存するシリコン酸化膜２１７ａをウエットエッチングにより除去した（図１３（ｂ））。
【００９５】
その後、実施の形態１の図４（ｃ）から図５（ｅ）と同様の方法によりシリコン酸化膜２０８ａ，２層目の浮遊ゲートポリシリコン膜２０９ａ、窒素を添加したシリコン酸化膜２１０、ポリメタル膜からなるワード線２１１ａを形成し、メモリセルを完成した。
【００９６】
本方法により形成したメモリセルは実施例１から３と同様、従来技術に比べ繰返し書換えの際のしきい値ウィンドウの狭帯化が抑制可能であった。また、放置後のしきい値変動を抑制可能であった。また、低い電圧で動作が可能であった。あわせて第３ゲート浮遊ゲート間の短絡の抑制が可能であった。また、メモリセル面積を４Ｆ２に縮小することができた。さらに書込み単位の増大が可能となり、書込み速度の増大が図れた。
【００９７】
なお、本実施の形態では、シリコン酸化膜２１７ａを第３ゲート２１６ｂの出来上がり状態の中央部に形成するため、シリコン酸化膜２１７ａで覆われていないシリコン酸化膜２１７ａの側壁部分（第３ゲート２１６ｂの両端部）が選択的にエッチングされる。このため、第３ゲート２１６ｂの出来上がり状態において、その両端部のエッチング断面形状が側壁部分でも十分に平坦に形成できる。すなわち、通常のエッチングにおいては側壁部分のエッチング速度が遅いため、その形状は図１３（ｄ）に示すように側壁部分に鋭利な突起Ｐを残す形状で形成される。しかし、本実施の形態では、前記したとおり中央部にマスクとして機能するシリコン酸化膜２１７ａが形成されているため、このような形状にはならない。このため、第３ゲート２１６ｂの標高を浮遊ゲート２０３ａの標高よりも確実に低く形成でき、本発明の目的を確実に達成することができる。
【００９８】
なお、図１４に示すように、シリコン酸化膜２１７に代えて、凹部を埋め込む厚い膜厚のシリコン酸化膜２１７ｃを形成してもよい（図１４（ａ））。そして、シリコン酸化膜２１７ｃおよびポリシリコン膜２１６にＣＭＰ法による研磨を施す（図１４（ｂ））。このときシリコン酸化膜２１７ｃはシリコン酸化膜２１７ｄとなり、ポリシリコン膜２１６はポリシリコン膜２１６ａとなる。その後、前記同様、ポリシリコン膜２１６ａをエッチバックし、浮遊ゲートパターン２０３ａ，２０４ａの隙間に所定の厚さでポリシリコン膜２１６ａを残す（ポリシリコン２１６ａは２１６ｂとなる）（図１４（ｃ））。その後、シリコン酸化膜２１７ｄを除去し、図１３（ｂ）以降の工程を継続する。このような場合、ＣＭＰ法によりポリシリコン膜２１６が凹部の内側に倒されて損傷することを防止できる。
【００９９】
（実施の形態５）
図１５は、本発明の実施の形態５である半導体集積回路装置の製造方法の一例を示した断面図である。本実施の形態では、第３ゲートとなるポリシリコン膜を加工する際、化学的機械研磨法とドライエッチングによるエッチバックを併用した。フラッシュメモリセルの平面配置、完成後の断面構造、動作方式は実施の形態１と同一でありここでは省略した。
【０１００】
まず実施の形態１の図３（ａ）から（ｅ）に示したのと同一の方法により、シリコン基板２００にウェル２０１、ゲート酸化膜２０２、浮遊ゲートバターン２０３ａ，２０４ａ、拡散層２０５、浮遊ゲートと第３ゲートを分離するための窒素を添加したシリコン酸化膜２０６を順次形成した（図示せず）。
【０１０１】
その後、第３ゲートとなるリンをドーピングしたポリシリコン腹２１８を浮遊ゲートパターン２０３ａ，２０４ａの隙間を完全に埋め込むように堆積した（図１５（ａ））。
【０１０２】
続いて化学的機械研磨法により、浮遊ゲートパターンのシリコン窒化膜２０４ａが露出するまで上記ポリシリコン膜２１８を研磨除去した（ポリシリコン膜２１８、シリコン酸化膜２０６はそれぞれ２１８ａ，２０６ａとなる）（図１５（ｂ））。
【０１０３】
その後、ポリシリコン膜２１８ａをエッチバックし、浮遊ゲートパターン２０３ａ，２０４ａの隙間に所定の厚さ残した（ポリシリコン２１８ａは２１８ｂとなる）（図１５（ｃ））。
【０１０４】
その後、実施の形態１の図４（ｃ）から図５（ｅ）と同様の方法によりシリコン酸化膜２０８ａ，２層目の浮遊ゲートポリシリコン膜２０９ａ、窒素を添加したシリコン酸化膜２１０、ポリメタル膜からなるワード線２１１ａを形成し、メモリセルを完成した。
【０１０５】
本方法により形成したメモリセルは実施例１から４と同様、従来技術に比べ繰返し書換えの際のしきい値ウィンドウの狭帯化が抑制可能であった。また、放置後のしきい値変動を抑制可能であった。また、低い電圧で動作が可能であった。あわせて第３ゲート浮遊ゲート間の短絡が抑制可能であった。また、メモリセル面積を４Ｆ２に縮小することができた。さらに書込み単位の増大が可能となり、書込み速度の増大が図れた。
【０１０６】
なお、本実施の形態の製造方法では、図１５（ｂ）に示すようにポリシリコン膜２１８を研磨しているので、その表面が平坦化されている。このため、その後のエッチバックにおけるポリシリコンの除去量を低減できるので、エッチバック工程の負荷を低減できる。また、平坦化した後にエッチングを行うので、ポリシリコン膜２１８ｂの表面を平坦に形成しやすいというメリットがある。
【０１０７】
（実施の形態６）
図１６および図１７は、本発明の実施の形態６である半導体集積回路装置の製造方法の一例を示した断面図である。本実施の形態と実施の形態１から５との違いは、第３ゲートとなるポリシリコン膜の上表面の高さを熱酸化法により調整した点である。フラッシュメモリセルの平面配置、完成後の断面構造、動作方式は実施の形態１と同一でありここでは省略した。
【０１０８】
まず実施の形態１の図３（ａ）から（ｅ）に示したのと同一の方法により、シリコン基板２００にウェル２０１、ゲート酸化膜２０２、浮遊ゲートパターン２０３ａ，２０４ａ、拡散層２０５、浮遊ゲートと第３ゲートを分離するための窒素を添加したシリコン酸化膜２０６を順次形成した（図示せず）。
【０１０９】
その後、第３ゲートとなるリンをドーピングしたポリシリコン膜２１９を浮遊ゲートパターン２０３ａ，２０４ａの隙間を完全に埋め込むように堆積した（図１６（ａ））。
【０１１０】
その後、異方性ドライエッチングを行い、ポリシリコン膜２１９をエッチバックして浮遊ゲートパターン２０３ａの隙間に残した（ポリシリコン２１９は２１９ａとなる）（図１６（ｂ））。
【０１１１】
次に熱酸化法によりポリシリコン膜２１９ａの表面にシリコン酸化膜２２０を形成し、ポリシリコン２１９ａの上表面が浮遊ゲートポリシリコン２０３ａより下の所望の位置となるようにした（ポリシリコン２１９ａは２１９ｂとなる）（図１６（ｃ））。この際、シリコン酸化膜２０６中の窒素は浮遊ゲートポリシリコン２０３ａの側壁が酸化されるのを抑制する効果があり、好都合である。
【０１１２】
その後、フッ酸水溶液によりシリコン窒化膜パターン２０４ａの上表面上に存在するシリコン酸化膜２０６を除去した（シリコン酸化膜２０６は２０６ｂになる）（図１７（ａ））。
【０１１３】
その後、熱リン酸水溶液を用いてシリコン窒化膜２０４ａを除去し、ポリシリコン２０３ａの表面を露出させた（図１７（ｂ））。
【０１１４】
その後の工程は、実施の形態１の図５（ｂ）以降の工程と同様である。
【０１１５】
本実施の形態では実施の形態１から５に比べて第３ゲート２１９ｂの膜厚ばらつきを低減可能であった。すなわち、図１６（ｂ）に示すエッチバック工程においては、浮遊ゲート間の凹部に形成するポリシリコン膜２１９ａの表面は比較的浅い位置に形成されるため、平坦に形成できる。また、熱酸化法によりシリコン酸化膜２２０を形成するため、その膜厚制御は比較的容易である。このため、第３ゲート２１９ｂの膜厚を制御性よく形成でき、その膜厚ばらつきを抑制できる。このため、メモリセル間のカップリング比ばらつきが低減でき、書込み／消去時間の均一化が図れた。
【０１１６】
また、実施の形態１と同様、従来技術に比べ繰返し書換えの際のしきい値ウィンドウの狭帯化が抑制可能であった。また、放置後のしきい値変動を抑制可能であった。また、低い電圧で動作が可能であった。あわせて消去ゲート−浮遊ゲート間の短絡が抑制可能であった。また、メモリセル面積を４Ｆ２に縮小することができた。さらに書込み単位の増大が可能となり、書込み速度の増大が図れた。
【０１１７】
（実施の形態７）
図１８〜図２０は、本発明の実施の形態７である半導体集積回路装置の製造方法の一例を示した断面図である。本実施の形態では、実施の形態１から６とは異なり、浮遊ゲートパターンを形成する前に第３ゲートを形成した場合を説明する。フラッシュメモリセルの平面配置、動作方式は実施の形態１と同一でありここでは省略した。
【０１１８】
まず、シリコン基板３００上にｐ型ウェル３０１を形成した後、たとえば熱酸化法により１２ｎｍ程度のゲート酸化膜３０２を形成した（図１８（ａ））。
【０１１９】
続いて第３ゲートとなるリンをドーピングしたポリシリコン膜３０３及びシリコン酸化膜３０４を順次堆積した（図１８（ｂ））。
【０１２０】
次にリソグラフィとドライエッチング技術により上記シリコン酸化膜３０４及びポリシリコン膜３０３をパターニングした（シリコン酸化膜及びポリシリコン膜はそれぞれ３０４ａ，３０３ａとなる）（図１８（ｃ））。
【０１２１】
その後、斜めイオン打込み法によりひ素イオンを打込み、メモリセルのソース／ドレインとなる拡散層３０５を形成した（図１８（ｄ））。
【０１２２】
次に、浮遊ゲートと第３ゲートを分離するための窒素を添加したシリコン酸化膜３０６を実施の形態１の図３（ｅ）と同一の方法により形成した後（図１９（ａ））、浮遊ゲートとなるリンをドーピングしたポリシリコン膜３０７を第３ゲートパターン３０３ａ，３０４ａの隙間が完全に埋まるように堆積した（図１９（ｂ））。
【０１２３】
その後、異方性ドライエッチングを行い、ポリシリコン膜３０７をエッチバックして第３ゲートパターン３０３ａ，３０４ａの隙間に残した（ポリシリコン３０７は３０７ａとなる）。この際、ポリシリコン膜３０７ａの表面がポリシリコン膜３０３ａの表面より高くなるようにエッチング量を調整した（図１９（ｃ））。
【０１２４】
その後、リンをドーピングしたポリシリコン膜３０８を堆積し（図１９（ｄ））、これを異方性ドライエッチングした（ポリシリコン膜３０８は３０８ａとなる）（図２０（ａ））。本ポリシリコン膜３０８ａはポリシリコン３０７ａと電気的に接続しており、この２層のポリシリコンで浮遊ゲートを形成する。ポリシリコン３０８ａは浮遊ゲートの表面積を増大し、メモリセルのカップリング比を増大する効果がある。これにより書込み／消去時の内部動作電圧の低減が可能である。
【０１２５】
次に、図３（ｅ））で示した方法と同一の手法により、浮遊ゲートとワード線を分離する１０．５ｎｍの窒素を添加したシリコン酸化膜３０９を形成した（図２０（ｂ））。
【０１２６】
その後、ポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜、いわゆるポリメタル膜３１０を堆積し、これを公知のリソグラフィとドライエッチング技術によりパターニングしてワード線を形成した（ポリメタル膜３１０は３１０ａとなる）。さらにシリコン酸化膜３０９、ポリシリコン膜３０８ａ，３０７ａを順次エッチングし、浮遊ゲートを完成した（これによりポリシリコン３０８ａ，３０７ａはそれぞれ３０８ｂ及び３０７ｂに、またシリコン酸化膜３０９は３０９ａとなる）（図２０（ｃ））。
【０１２７】
その後、図には示していないが、層間絶縁膜を形成した後、ワード線３１０ａ、ソース／ドレイン拡散層３０５、ウェル３０１、第３ゲート３０３ａに至るコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成した。
【０１２８】
本実施の形態により形成されたメモリセルでは、実施の形態１から６に比べ、ビット間の書込み／消去時間のばらつきが低減可能であった。これは、本実施の形態では第３ゲートの上表面の位置がポリシリコン膜３０３の堆積膜厚で決まるため、メモリセル間のカップリング比のばらつきが低減できるためである。
【０１２９】
また、実施の形態１から５で行なったシリコン酸化膜２０８による浮遊ゲートパターン２０３ａ間の埋め込みと機械的化学研磨法による平坦化が不要となり、製造工程の簡略化が図れた。
【０１３０】
また、他の実施の形態と同様、従来技術に比べ繰返し書換えの際のしきい値ウィンドウの狭帯化が抑制可能であった。また、放置後のしきい値変動を抑制可能であった。また、低い電圧で動作が可能であった。あわせて第３ゲート浮遊ゲート間の短絡が抑制可能であった。また、メモリセル面積を４Ｆ２に縮小することができた。さらに書込み単位の増大が可能となり、書込み速度の増大が図れた。
【０１３１】
（実施の形態８）
図２１は、本発明の実施の形態８である半導体集積回路装置の製造方法の一例を示した断面図である。本実施の形態の製造方法は、浮遊ゲートパターンを形成する前に第３ゲートを形成した別の例である。フラッシュメモリセルの平面配置、動作方式は実施の形態１と同一でありここでは省略した。
【０１３２】
実施の形態７の図１８（ａ）〜図１９（ａ）と同様の工程で、シリコン基板３００上にｐ型ウェル３０１、ゲート酸化膜３０２、ポリシリコン膜３０３ａ、シリコン酸化膜３０４ａを形成し、メモリセルのソース／ドレインとなる拡散層３０５、窒素を添加したシリコン酸化膜３０６を形成する。
【０１３３】
その後、浮遊ゲートとなるリンをドーピングしたポリシリコン膜３１１を堆積した。この際、実施の形態７とは異なり、ポリシリコン膜３１１の膜厚は第３ゲートパターン３０３ａ，３０４ａの隙間が埋まらないような値とした（図２１（ａ））。
【０１３４】
次に化学的機械研磨法（ＣＭＰ法）により、ポリシリコン膜３１１をシリコン酸化膜３０４ａの上表面が露出するまで研磨除去した（ポリシリコン膜３１１は３１１ａに、シリコン酸化膜３０４ａ，３０６はそれぞれ３０４ｂ，３０６ａとなる）（図２１（ｂ））。なお、ここでは化学的機械研磨法を例示しているが、エッチバック法を用いても良い。また、レジストを埋め込んだ後にエッチバックを行っても良い。さらに、シリコン酸化膜を埋め込んだ後にＣＭＰ法を施しても良い。
【０１３５】
次に、図３（ｅ）で示した方法と同一の手法により、浮遊ゲートとワード線を分離する膜厚約１０．５ｎｍの窒素を添加したシリコン酸化膜３１０を形成した（図２１（ｃ））。
【０１３６】
その後、ポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜、いわゆるポリメタル膜３１０を堆積し、これを公知のリソグラフィとドライエッチング技術によりパターニングしてワード線を形成した（ポリメタル膜３１０は３１０ａとなる）。さらにシリコン酸化膜３０９、ポリシリコン膜３０８ａ，３０７ａを順次エッチングし、浮遊ゲートを完成した（これによりポリシリコン３０７ａはそれぞれ３０７ｂに、またシリコン酸化膜３０９は３０９ａとなる）（図２１（ｄ））。
【０１３７】
その後、図には示していないが、層間絶縁膜を形成した後、ワード線３１０ａ、ソース／ドレイン拡散層３０５、ウェル３０１、第３ゲート３０３ａに至るコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成した。
【０１３８】
本実施の形態により形成したメモリセルでは、実施の形態７と同様、ビット間の書込み／消去時間のばらつきが低減可能であった。また、浮遊ゲートを１層のポリシリコンで形成したため、実施の形態７に比べ更に製造工程の簡略化が図れた。
【０１３９】
また、他の実施の形態と同様、従来技術に比べ繰返し書換えの際のしきい値ウィンドウの狭帯化が抑制可能であった。また、放置後のしきい値変動を抑制可能であった。また、低い電圧で動作が可能であった。あわせて第３ゲート浮遊ゲート間の短絡の抑制が可能であった。また、メモリセル面積を４Ｆ２縮小することができた。さらに書込み単位の増大が可能となり、書込み速度の増大が図れた。
【０１４０】
（実施の形態９）
図２２〜図２４は、本発明の実施の形態９である半導体集積回路装置の製造方法の一例を示した断面図である。
【０１４１】
まず、シリコン基板４００中にｐ型ウェル４０１を形成し、この上に素子分離領域となるフィールド酸化膜４０２を形成した（図２２（ａ））。次に、たとえば熱酸化法によりゲート酸化膜４０３を形成した（図２２（ｂ））。
【０１４２】
続いて浮遊ゲートとなるリンをドーピングしたポリシリコン膜４０４を堆積し（図２２（ｃ））、リソグラフィとドライエッチング技術により上記ポリシリコン膜４０４をパターニングして浮遊ゲートを形成した（ポリシリコン膜は４０４ａとなる）（図２２（ｄ））。
【０１４３】
その後、イオン打込み法によりひ素イオンを打込み、メモリセルのソース／ドレインとなる拡散層４０５を形成した（図示せず）。
【０１４４】
次に、実施の形態１の図３（ｅ）で示した方法により浮遊ゲートと第３ゲートを分離するための絶縁膜４０６を形成した（図２３（ａ））。
【０１４５】
その後、第３ゲートとなるリンをドーピングしたポリシリコン膜４１０を浮遊ゲートパターン４０４ａの隙間が完全に埋まるように堆積した（図２３（ｂ））。
【０１４６】
その後、ドライエッチング技術によりポリシリコン膜４１０を、その上表面が浮遊ゲートポリシリコン４０４ａの上表面より低い位置となるようエッチバックした（ポリシリコン４１０は４１０ａとなる）（図２３（ｃ））。
【０１４７】
その後、図３（ｅ）で示した方法と同一の手法により、浮遊ゲートとワード線を分離する窒素を添加したシリコン酸化膜４０８を形成した（図２４（ａ））。
【０１４８】
その後、ポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜、いわゆるポリメタル膜４０９を堆積し（図２４（ｂ））、これをリソグラフィとドライエッチング技術によりパターニングしてワード線を形成した（ポリメタル膜４０９は４０９ａとなる）（図２４（ｃ））。
【０１４９】
その後、図には示していないが、層間絶縁膜を形成した後、ワード線４０９ａ、ソース／ドレイン拡散層４０５、ウェル４０１、第３ゲート４０７ａに至るコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成した。
【０１５０】
上記方法により形成したメモリセルは、従来技術に比べ繰返し書換えの際のしきい値ウィンドウの狭帯化が抑制可能であった。また、放置後のしきい値変動を抑制可能であった。また、低い電圧で動作が可能であった。
【０１５１】
本実施の形態によれば、半導体集積回路装置の繰返し書換え後の信頼性が向上できるという効果がある。また、内部動作電圧の低減が図れるという効果がある。
【０１５２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１５３】
たとえば、前記実施の形態では、ワード線の材料としてポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜を用いたが、窒化タングステン膜に代えて他のバリアメタル膜、例えばタングステン、チタン、タンタル等の遷移金属元素単体、あるいはその窒化物、もしくはその珪化物（シリサイド）やアルミニウム窒化物、コバルトシリサイド、モリブデンシリサイド、更にはチタンタングステン等の合金膜を用いても同等の効果が得られる。またポリシリコン膜と金属珪化物の積層膜、いわゆるポリサイド膜であっても同様の効果が得られる。
【０１５４】
また、前記実施の形態では、ワード線の材料としてポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜を用いたが、これに代えてポリシリコン膜と金属珪化物の積層膜を用いても同様の効果が得られる。金属珪化物の代表例としてはタングステンシリサイド膜がある。また、ポリシリコン単層膜でも同様の効果が得られる。
【０１５５】
また、前記実施の形態では、浮遊ゲートと第３ゲートを分離する絶縁膜として窒素を添加したシリコン酸化膜を用いたが、本不揮発性半導体記憶装置を書換え回数が少ない製品に応用するような場合には、従来の熱酸化法やＣＶＤ法により形成したシリコン酸化膜を用いてもよい。
【０１５６】
また、前記実施の形態では、浮遊ゲートと制御ゲートを分離する絶縁膜に対しても窒素を添加したシリコン酸化膜を用いたが、書換え時の内部動作電圧や書換え速度があまり重要とならないような目的で使用される場合には、従来広く用いられているシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜、いわゆるＯＮＯ膜を用いてもよい。
【０１５７】
また、前記実施の形態では、ｐ型のウェル中にｎ型の拡散層を形成したｎチャネル型のメモリセルを例に説明したが、ウェルがｎ型であり、拡散層がｐ型となるｐチャネル型のメモリセルにおいても同様の効果が得られる。この場合、書込みの際の制御ゲート、第３ゲート、およびドレインの電位はウェル電位に対し相対的に負の値となる。この場合、ホットエレクトロンにより電子注入が生じる。
【０１５８】
また、上記実施の形態においては、第３ゲートは書込みの際のスプリットチャネルを制御するゲート及び消去ゲートの両方の機能を有したが、いずれか一方の機能を有していればよい。
【０１５９】
また、いずれの実施の形態においても、書込みの際、浮遊ゲートに蓄積される電子の状態は最低２状態必要であるが、４状態以上のレベルを形成し、１つのメモリセルに２ビット以上のデータを記憶するいわゆる多値記憶に適用してもよい。従来の多値記憶では、浮遊ゲートに蓄積される電子の量を高精度に制御して各レベルのしきい値分布を圧縮しても、２値記憶に比べ、いちばん低いしきい値状態といちばん高いしきい値状態の差が大きくなるという問題があった。このためファウラー・ノールドハイム型の書換えでは、書換え速度が遅くなるか、書込み電圧が高くなるという問題が生じた。本発明によれば、書込みおよび消去をともに１３．５Ｖ以下と低電圧化できる、言い換えれば書換えの高速化ができるので、多値記憶方式に極めて有効である。
【０１６０】
また、本発明は、不揮発性半導体記憶素子を有するメモリセルアレイ部を備えたワンチップマイクロコンピュータ、システムＬＳＩ等の半導体装置に広く適用してもよい。
【産業上の利用可能性】
【０１６１】
本発明は、半導体集積回路装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【０１６２】
【図１】本発明の実施の形態１である半導体集積回路装置の一例を示した一部平面図である。
【図２】（ａ）、（ｂ）および（ｃ）は、各々、図１におけるＡ−Ａ’、Ｂ−Ｂ’およびＣ−Ｃ’線断面図である。
【図３】（ａ）〜（ｅ）は、実施の形態１の半導体集積回路装置の製造方法の一例を示した断面図である。
【図４】（ａ）〜（ｄ）は、実施の形態１の半導体集積回路装置の製造方法の一例を示した断面図である。
【図５】（ａ）〜（ｅ）は、実施の形態１の半導体集積回路装置の製造方法の一例を示した断面図である。
【図６】繰返し書換えを行なった際の書換え回数としきい値電圧の関係を示したグラフである。
【図７】１０６回書換えた後、放置した際のしきい値電圧の変化を測定した結果を示すグラフである。
【図８】所定の時間で消去動作を完了しようとした時の、浮遊ゲート上表面−第３ゲート上表面間の標高差と制御ゲート−第３ゲート間の電位差との関係を示したグラフである。
【図９】（ａ）〜（ｃ）は、実施の形態２の半導体集積回路装置の製造方法の一例を示した断面図である。
【図１０】（ａ）〜（ｄ）は、実施の形態３の半導体集積回路装置の製造方法の一例を示した断面図である。
【図１１】（ａ）および（ｂ）は、実施の形態３の半導体集積回路装置の製造方法の他の例を示した断面図である。
【図１２】（ａ）〜（ｃ）は、実施の形態４の半導体集積回路装置の製造方法の一例を示した断面図である。
【図１３】（ａ）および（ｂ）は、実施の形態４の半導体集積回路装置の製造方法の一例を示した断面図であり、（ｃ）は（ｂ）における一部を拡大した断面図であり、（ｄ）は比較のために示した拡大断面図である。
【図１４】（ａ）〜（ｃ）は、実施の形態４の半導体集積回路装置の製造方法の他の例を示した断面図である。
【図１５】（ａ）〜（ｃ）は、実施の形態５の半導体集積回路装置の製造方法の一例を示した断面図である。
【図１６】（ａ）〜（ｃ）は、実施の形態６の半導体集積回路装置の製造方法の一例を示した断面図である。
【図１７】（ａ）および（ｂ）は、実施の形態６の半導体集積回路装置の製造方法の一例を示した断面図である。
【図１８】（ａ）〜（ｄ）は、実施の形態７の半導体集積回路装置の製造方法の一例を示した断面図である。
【図１９】（ａ）〜（ｄ）は、実施の形態７の半導体集積回路装置の製造方法の一例を示した断面図である。
【図２０】（ａ）〜（ｃ）は、実施の形態７の半導体集積回路装置の製造方法の一例を示した断面図である。
【図２１】（ａ）〜（ｄ）は、実施の形態８の半導体集積回路装置の製造方法の一例を示した断面図である。
【図２２】（ａ）〜（ｄ）は、実施の形態９の半導体集積回路装置の製造方法の一例を示した断面図である。
【図２３】（ａ）〜（ｃ）は、実施の形態９の半導体集積回路装置の製造方法の一例を示した断面図である。
【図２４】（ａ）〜（ｃ）は、実施の形態９の半導体集積回路装置の製造方法の一例を示した断面図である。
【符号の説明】
【０１６３】
２００，３００，４００…半導体基板（シリコン基板）、
２０１，３０１，４０１…ウェル、
２０２，３０２，４０３…絶縁膜（ゲート酸化膜）、
４０２…素子分離膜、
２０３，２０３ａ，２０３ｂ，２０９，２０９ａ，２０９ｂ，３０７，３０７ａ，３０７ｂ，３０８，３０８ａ，３０８ｂ，３１１，３１１ａ，４０４，４０４ａ…浮遊ゲートポリシリコン膜、
２０４，２０４ａ…シリコン窒化膜、
２０５，３０５，４０５…拡散層領域、
２０６，２０６ａ，２１６ｂ，３０６，４０６…窒素を導入したシリコン酸化膜、
２０７，２０７ａ，２１２，２１２ａ，２１４，２１４’，２１４ａ，２１４ａ’，２１４ｂ，２１６，２１６ａ，２１６ｂ，２１８，２１８ａ，２１８ｂ，２１９，２１９ａ，２１９ｂ，３０３，３０３ａ，４１０，４１０ａ…第３のゲートとなるポリシリコン膜、
２０８，２０８ａ，２１７，２１７ａ，２１７ｂ，２１７ｃ，２２０，３０４，３０４ａ…シリコン酸化膜、
２１０，２１０ａ，３０９，３０９ａ，４０８…窒素を導入したシリコン酸化膜、
２１１，２１１ａ，３１０，４０９…ポリメタル膜、
２１１ａ，３１０ａ，４０９ａ…ワード線。
【図１】
2007201510.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2007201510.tif 000007
【図６】
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【図７】
2007201510.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2007201510.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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