(57)【要約】【課題】メモリ回路と論理回路とでしきい電圧の異なるＣＭＯＳトランジスタを容易に製造することができ、ＣＭＯＳトランジスタのオフリーク電流を低減して消費電力を低減することができる半導体集積回路及びその製造方法を得る。【解決手段】本発明に係る半導体集積回路は、絶縁膜上に半導体膜を形成した半導体基板上に第１のＣＭＯＳトランジスタ及び第２のＣＭＯＳトランジスタが形成され、第１のＣＭＯＳトランジスタに用いられた第１のゲート絶縁膜の誘電率は、第２のＣＭＯＳトランジスタに用いられた第２のゲート絶縁膜の誘電率よりも高く、第１のＣＭＯＳトランジスタによりメモリ回路が構成され、第２のＣＭＯＳトランジスタにより論理回路が構成されている。【選択図】図１７
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【特許請求の範囲】
【請求項１】
絶縁膜上に半導体膜を形成した半導体基板上に第１のＣＭＯＳトランジスタ及び第２のＣＭＯＳトランジスタが形成され、
前記第１のＣＭＯＳトランジスタに用いられた第１のゲート絶縁膜の誘電率は、前記第２のＣＭＯＳトランジスタに用いられた第２のゲート絶縁膜の誘電率よりも高く、
前記第１のＣＭＯＳトランジスタによりメモリ回路が構成され、
前記第２のＣＭＯＳトランジスタにより論理回路が構成されていることを特徴とする半導体集積回路。
【請求項２】
前記第１のゲート絶縁膜はハフニューム酸化物を主材料とする絶縁膜であり、前記第２のゲート絶縁膜はシリコン酸化膜を主材料とする絶縁膜であることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
絶縁膜上に半導体膜を形成した半導体基板上のメモリ回路領域及び論理回路領域にハフニューム酸化物を主材料とする第１のゲート絶縁膜を形成し、
前記論理回路領域において前記第１のゲート絶縁膜を除去し、
前記論理回路領域に酸化処理によりシリコン酸化膜を主材料とする第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜を用いたＣＭＯＳトランジスタによりメモリ回路を構成し、
前記第２のゲート絶縁膜を用いたＣＭＯＳトランジスタにより論理回路を構成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜ＳＯＩ基板上に形成されたＣＭＯＳトランジスタにより構成された半導体集積回路及びその製造方法に関し、特にメモリ回路と論理回路とでしきい電圧の異なるＣＭＯＳトランジスタを容易に製造することができ、ＣＭＯＳトランジスタのオフリーク電流を低減して消費電力を低減することができる半導体集積回路及びその製造方法に関するものである。
【背景技術】
【０００２】
シリコン膜の厚さが５０ｎｍ以内の薄膜ＳＯＩ基板上に形成されたＣＭＯＳトランジスタは、バルク基板上に形成されたものよりも接合容量が低いため、高速化を実現することができる。さらに、ＳＯＩ基板のシリコン膜の不純物濃度を低く設定することでシリコン膜が完全に空乏するため、短チャネルの場合でもしきい電圧の低下が防止され、しきい電圧のバラツキが低減されて安定したスイッチグ特性を得ることができる。
【０００３】
【特許文献１】特開２００３−１５８１９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、ゲート長が３０ｎｍ以内のＣＭＯＳトランジスタを用いた完全空乏化型の薄膜ＳＯＩ（Si-On-Insulator）デバイスでは、シリコン膜が完全空乏化するようにシリコン膜の不純物濃度が設定されるので、しきい電圧として一つの値しか得ることができない。そして、完全空乏化するためにシリコン膜の厚さを薄く、不純物濃度を低く設定するので、しきい電圧が下がってオフリーク電流が増加し、保持時の消費電力が増加する。従って、完全空乏化型の薄膜ＳＯＩデバイスは、大規模メモリ回路を内蔵するシステムＬＳＩには適用できないという問題があった。
【０００５】
また、特許文献１では、Ｉ／Ｏ（入出力）部のゲート絶縁膜としてシリコン酸化膜上にＨｉｇｈ−ｋ膜を形成したものを用い、メモリ部のゲート絶縁膜としてＨｉｇｈ−ｋ膜を用いることで、Ｉ／Ｏ部とメモリ部とでしきい電圧の異なるＣＭＯＳトランジスタを製造していた。しかし、Ｉ／Ｏ部とメモリ部には別のウェルを形成してしきい電圧の調整を行う必要があり、製造工程数が増えるという問題があった。
【０００６】
本発明は、上述のような課題を解決するためになされたもので、その目的は、メモリ回路と論理回路とでしきい電圧の異なるＣＭＯＳトランジスタを容易に製造することができ、ＣＭＯＳトランジスタのオフリーク電流を低減して消費電力を低減することができる半導体集積回路及びその製造方法を得るものである。
【課題を解決するための手段】
【０００７】
本発明に係る半導体集積回路は、絶縁膜上に半導体膜を形成した半導体基板上に第１のＣＭＯＳトランジスタ及び第２のＣＭＯＳトランジスタが形成され、第１のＣＭＯＳトランジスタに用いられた第１のゲート絶縁膜の誘電率は、第２のＣＭＯＳトランジスタに用いられた第２のゲート絶縁膜の誘電率よりも高く、第１のＣＭＯＳトランジスタによりメモリ回路が構成され、第２のＣＭＯＳトランジスタにより論理回路が構成されている。
【０００８】
また、本発明に係る半導体集積回路の製造方法は、絶縁膜上に半導体膜を形成した半導体基板上のメモリ回路領域及び論理回路領域にハフニューム酸化物を主材料とする第１のゲート絶縁膜を形成し、論理回路領域において第１のゲート絶縁膜を除去し、論理回路領域に酸化処理によりシリコン酸化膜を主材料とする第２のゲート絶縁膜を形成し、第１のゲート絶縁膜を用いたＣＭＯＳトランジスタによりメモリ回路を構成し、第２のゲート絶縁膜を用いたＣＭＯＳトランジスタにより論理回路を構成する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【０００９】
本発明により、メモリ回路と論理回路とでしきい電圧の異なるＣＭＯＳトランジスタを容易に製造することができ、ＣＭＯＳトランジスタのオフリーク電流を低減して消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１０】
実施の形態１．
本発明の実施の形態１に係る半導体集積回路の製造方法について図面を用いて説明する。
【００１１】
まず、図１に示すように、埋め込み酸化膜（絶縁膜）１上にシリコン膜（半導体膜）２を形成したＳＯＩ基板（半導体基板）３の表面を酸化してパッド酸化膜３を形成する。その後、パッド酸化膜３上にシリコン窒化膜４を形成する。
【００１２】
次に、図２に示すように、シリコン窒化膜４をパターニングする。そして、パターニングされたシリコン窒化膜４をマスクとしてパッド酸化膜３及びシリコン膜２をエッチングして溝５を形成する。
【００１３】
次に、図３に示すように、溝５内に酸化膜６を埋め込む。そして、図４に示すように、全面に絶縁膜７を形成し、ＣＭＰ（Chemical Mechanical Polishing）で絶縁膜７を研磨することで、溝５内に絶縁膜７を埋め込む。こうして素子分離が完成する。ここでは、図面左側がメモリ回路領域であり、図面右側が論理回路領域である。
【００１４】
次に、図５に示すように、シリコン窒化膜４を除去する。そして、図６に示すように、シリコン膜２に不純物を注入してウェル８を形成する。具体的には、ＮＭＯＳトランジスタを形成する領域にはＢを注入し、ＰＭＯＳトランジスタを形成する領域にはＰを注入する。
【００１５】
次に、図７に示すように、ハフニューム酸化物（ＨｆＯ２又はＨｆＳｉｘＯｙ）を主材料とするハフニューム酸化膜９を２ｎｍ〜３ｎｍ形成する。そして、レジスト（不図示）をメモリ領域（図面右側）に形成し、レジストをマスクとしてフッ酸を含む水溶液により論理回路領域においてハフニューム酸化膜９を除去する。その後、レジストを除去する。
【００１６】
次に、図８に示すように、プラズマ酸化処理によりシリコン膜２を約１．２ｎｍ酸化することで、ハフニューム酸化膜９の下部、及び、ハフニューム酸化膜９が除去された論理回路領域にシリコン酸化膜１０を形成する。
【００１７】
次に、図９に示すように、多結晶シリコン膜１１を形成し、この多結晶シリコン膜１１上にゲート加工用ハードマスクであるシリコン酸化膜１２を形成する。
【００１８】
次に、図１０に示すように、リグラフィーにより、ゲート電極を形成する領域にレジスト（不図示）を形成し、このレジストをマスクとしてシリコン酸化膜１２をエッチングする。その後、レジストを除去する。そして、シリコン酸化膜１２をマスクとして、多結晶シリコン膜１１及びハフニューム酸化膜９をエッチグし、ゲート電極１３を形成する。
【００１９】
次に、図１１に示すように、ゲート電極１３の表面に薄いシリコン酸化膜１４を形成する。そして、図１２に示すように、１０ｎｍ〜２０ｎｍのシリコン窒化膜１５を全面に形成し、エッチングを行うことで、ゲート電極１３の側面に薄いスペーサ（オフセット・スペーサ）を形成する。その後、露出しているシリコン酸化膜１０を除去する。
【００２０】
次に、図１３に示すように、ＮＭＯＳトランジスタにはＡｓ、ＰＭＯＳトランジスタにはＢをそれぞれ低エネルギーで注入してイクステンション１６を形成する。
【００２１】
次に、図１４に示すように、４０ｎｍ〜５０ｎｍのシリコン窒化膜１７を全面に形成し、エッチングを行うことで、ゲート電極１３の側面にスペーサを形成する。
【００２２】
次に、図１５に示すように、ＮＭＯＳトランジスタにはＡｓ、ＰＭＯＳトランジスタにはＢをそれぞれ注入してソース・ドレイン１８を形成する。その後、注入されたイオンの活性化のための熱処理を行う。
【００２３】
次に、図１６に示すように、コンタクト加工のエッチングストッパであるシリコン窒化膜１９を全面に形成する。そして、図１７に示すように、層間膜２０を形成し、層間膜２０をＣＭＰで平坦化する。その後、コンタクトホールを開口し、コンタクトホール内にＷ／ＴｉＮを埋め込んでコンタクトプラグ２１を形成する。そして、Ｃｕにより上層配線２２を形成する。
【００２４】
以上より、ハフニューム酸化膜９をゲート絶縁膜とする第１のＣＭＯＳトランジスタ１００と、シリコン酸化膜１０をゲート絶縁膜とする第２のＣＭＯＳトランジスタ２００が形成される。ここで、ハフニューム酸化膜９の誘電率は、シリコン酸化膜１０の誘電率よりも高い。
【００２５】
図１８は、第１のＣＭＯＳトランジスタのバンド図である。ＮＭＯＳトランジスタでは、酸素空孔（ＶＯ）から電子が放出され、ＳＯＩ基板内のＳｉ／ＢＯＸ界面（ＢＯＸとはＳＯＩ基板内の酸化膜を意味する）にトラップされる。このため、基板の電位が下がり（負にシフトし）、ゲート絶縁膜としてＳｉＯ２を用いた場合よりもしきい電圧が約０．３Ｖ高くなる。一方、ＰＭＯＳトランジスタでは、フェルミレベルピンニングを誘発する正電荷がハフニューム酸化膜中に形成され、しきい電圧が約０．６Ｖ高くなる。しかし、ＶＯから電子が放出され、ＳＯＩ基板内のＳｉ／ＢＯＸ界面にトラップされる。このため、基板の電位が下がり、しきい電圧の増加が抑制される。従って、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタともにしきい電圧の増加量は同じとなる。
【００２６】
実際に試作したトランジスタのＩｄｓ−Ｖｇ特性を図１９に示す。ゲート絶縁膜としてＳｉＯＮを用いた場合に対し、ＨｆＳｉＯＮを用いた場合は、Ｉｄｓ−Ｖｇ特性がＮＭＯＳトランジスタでは正方向に、ＰＭＯＳトランジスタでは負方向にシフトする。
【００２７】
このように、第２のＣＭＯＳトランジスタ２００に比べて第１のＣＭＯＳトランジスタ１００ではしきい電圧が高くなる。そこで、第１のＣＭＯＳトランジスタ１００によりメモリ回路を構成し、第２のＣＭＯＳトランジスタ２００により論理回路を構成する。これにより、メモリ回路と論理回路とでしきい電圧の異なるＣＭＯＳトランジスタを容易に製造することができる。また、完全空乏化した場合でも、メモリ回路を構成するＣＭＯＳトランジスタのしきい電圧を高くすることができるため、オフリーク電流を低減して消費電力を低減することができる。
【００２８】
実施の形態２．
本発明の実施の形態２に係る半導体集積回路の製造方法について図面を用いて説明する。図１〜１７と同様の構成要素には同じ番号を付し、説明を省略する。
【００２９】
まず、実施の形態１と同様に図１〜図１４の工程を行う。次に、図２０に示すように、選択ＣＶＤにより、シリコンの露出した領域、即ち、ソース・ドレインとなるシリコン膜２上とゲート電極１３の上面にそれぞれシリコン膜２３、２４を形成する。
【００３０】
次に、図２１に示すように、ソース・ドレイン１８をイオン注入により形成する。その後、図２２に示すように、Ｎｉ膜をスパッタで形成し、熱処理によりシリコン膜２３、２４からＮｉＳｉ膜２５を形成する。そして、未反応のＮｉ膜をＨ２Ｏ２を含む水溶液で選択的に除去する。
【００３１】
次に、図２３に示すように、コンタクト加工のエッチングストッパであるシリコン窒化膜１９を全面に形成する。そして、図２４に示すように、層間膜２０を形成し、層間膜２０をＣＭＰで平坦化する。その後、コンタクトホールを開口し、コンタクトホール内にＷ／ＴｉＮを埋め込んでコンタクトプラグ２１を形成する。そして、Ｃｕにより上層配線２２を形成する。
【００３２】
本実施の形態では、ソース・ドレインとなるＳＯＩ基板に選択的にシリコンを成長させ、シリサイド化する際のシリコンの消費量を多くしている。これにより、シリサイドの形成過程でシリコン基板中のシリコンが消費されて結晶欠陥が発生し、接合リークが増加するという問題を回避できる。また、ＮｉＳｉ膜２５がＮｉリッチになって抵抗が高くなるという問題も回避できる。そして、ソース・ドレイン及びゲート電極がシリサイド化されるので、抵抗が低下し、動作速度が向上する。
【００３３】
実施の形態３．
本発明の実施の形態２に係る半導体集積回路の製造方法について図面を用いて説明する。図１〜１７と同様の構成要素には同じ番号を付し、説明を省略する。
【００３４】
まず、実施の形態１と同様に図１〜図１３の工程を行う。次に、図２５に示すように、シリコン酸化膜２６を１０ｎｍ〜２０ｎｍ程度形成し、シリコン窒化膜２７を４０ｍｍ程度形成する。その後、シリコン窒化膜２７をプラズマエッチングでエッチバックした後、シリコン酸化膜２６をフッ酸を含む水溶液でエッチングする。これにより、シリコン酸化膜２６が後退したノッチ形状となる。
【００３５】
次に、図２６に示すように、ソース・ドレイン１８をイオン注入により形成する。その後、注入されたイオンの活性化のための熱処理を行う。
【００３６】
次に、図２７に示すように、１０ｍｍ程度のシリコン膜２８をスパッタで形成する。この際、ノッチ部分にはシリコン膜２８は形成されないので、ソース・ドレイン１８とゲート電極１３の上面及び側面にのみシリコン膜２８が形成される。さらに、素子分離上のシリコン膜２８をエッチングにより除去する。
【００３７】
次に、図２８に示すように、Ｎｉ膜をスパッタで形成し、熱処理によりシリコン膜２８からＮｉＳｉ膜２９を形成する。そして、未反応のＮｉ膜をＨ２Ｏ２を含む水溶液で選択的に除去する。
【００３８】
次に、図２９に示すように、コンタクト加工のエッチングストッパであるシリコン窒化膜１９を全面に形成する。そして、図３０に示すように、層間膜２０を形成し、層間膜２０をＣＭＰで平坦化する。その後、コンタクトホールを開口し、コンタクトホール内にＷ／ＴｉＮを埋め込んでコンタクトプラグ２１を形成する。そして、Ｃｕにより上層配線２２を形成する。
【００３９】
本実施の形態では、実施の形態２と同様にソース・ドレイン及びゲート電極がシリサイド化されているため、実施の形態２と同様の効果を奏する。そして、実施の形態２と異なり、ゲート電極の側面にもＮｉＳｉ膜２９が形成されている。これにより、ゲート上面及び側面に形成されたＮｉＳｉ膜２９からの圧縮応力がチャネル領域に加わり、ＰＭＯＳトランジスタのチャネル移動度が向上する。よって、実施の形態２よりも更に動作速度が向上する。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態１に係る半導体集積回路の製造方法を示す断面図である。
【図２】本発明の実施の形態１に係る半導体集積回路の製造方法を示す断面図である。
【図３】本発明の実施の形態１に係る半導体集積回路の製造方法を示す断面図である。
【図４】本発明の実施の形態１に係る半導体集積回路の製造方法を示す断面図である。
【図５】本発明の実施の形態１に係る半導体集積回路の製造方法を示す断面図である。
【図６】本発明の実施の形態１に係る半導体集積回路の製造方法を示す断面図である。
【図７】本発明の実施の形態１に係る半導体集積回路の製造方法を示す断面図である。
【図８】本発明の実施の形態１に係る半導体集積回路の製造方法を示す断面図である。
【図９】本発明の実施の形態１に係る半導体集積回路の製造方法を示す断面図である。
【図１０】本発明の実施の形態１に係る半導体集積回路の製造方法を示す断面図である。
【図１１】本発明の実施の形態１に係る半導体集積回路の製造方法を示す断面図である。
【図１２】本発明の実施の形態１に係る半導体集積回路の製造方法を示す断面図である。
【図１３】本発明の実施の形態１に係る半導体集積回路の製造方法を示す断面図である。
【図１４】本発明の実施の形態１に係る半導体集積回路の製造方法を示す断面図である。
【図１５】本発明の実施の形態１に係る半導体集積回路の製造方法を示す断面図である。
【図１６】本発明の実施の形態１に係る半導体集積回路の製造方法を示す断面図である。
【図１７】本発明の実施の形態１に係る半導体集積回路の製造方法を示す断面図である。
【図１８】第１のＣＭＯＳトランジスタのバンド図である。
【図１９】実際に試作したトランジスタのＩｄｓ−Ｖｇ特性を示す図である。
【図２０】本発明の実施の形態２に係る半導体集積回路の製造方法を示す断面図である。
【図２１】本発明の実施の形態２に係る半導体集積回路の製造方法を示す断面図である。
【図２２】本発明の実施の形態２に係る半導体集積回路の製造方法を示す断面図である。
【図２３】本発明の実施の形態２に係る半導体集積回路の製造方法を示す断面図である。
【図２４】本発明の実施の形態２に係る半導体集積回路の製造方法を示す断面図である。
【図２５】本発明の実施の形態３に係る半導体集積回路の製造方法を示す断面図である。
【図２６】本発明の実施の形態３に係る半導体集積回路の製造方法を示す断面図である。
【図２７】本発明の実施の形態３に係る半導体集積回路の製造方法を示す断面図である。
【図２８】本発明の実施の形態３に係る半導体集積回路の製造方法を示す断面図である。
【図２９】本発明の実施の形態３に係る半導体集積回路の製造方法を示す断面図である。
【図３０】本発明の実施の形態３に係る半導体集積回路の製造方法を示す断面図である。
【符号の説明】
【００４１】
１  埋め込み酸化膜（絶縁膜）
２  シリコン膜（半導体膜）
９  ハフニューム酸化膜（第１のゲート絶縁膜）
１０  シリコン酸化膜（第２のゲート絶縁膜）
１００  第１のＣＭＯＳトランジスタ
２００  第２のＣＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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