(57)【要約】【課題】ＤＱ配線をＶＤＤＱ配線及びＶＳＳＱ配線で挟んでなるレイアウトを有するＤＲＡＭパッケージ及びそれを製造する方法を提供すること。【解決手段】ＶＤＤＱパッド１１をＶで表し、ＶＳＳＱパッド１２をＧで表し、ＤＱパッド１３をＳで表した場合に、単位配列ＧＳＳＶＶＳＳＧの両端に対してＧＧとなるようにＧをそれぞれ付加してなる配列Ｇ−ＧＳＳＶＶＳＳＧ−Ｇを含んで構成する。かかる単位配列を含む部分は、隣接するパッドから第１領域５１と第２領域５２に交互に配線を引くことにより、容易にＤＱ配線をＶＤＤＱ配線とＶＳＳＱ配線とで挟んでなるレイアウトを得ることができる。【選択図】図３
2007095970.tif 000002
【特許請求の範囲】
【請求項１】
複数の信号パッド、当該信号パッドに関連する電源用のパッドである複数の信号関連電源パッド、及び当該信号パッドに関連するグランド用のパッドである複数の信号関連グランドパッドを含むパッド列を半導体チップの主面上中央部に形成するパッド形成ステップと、
複数の信号配線と複数の信号関連電源配線と複数の信号関連グランド配線を所定のレイアウトに従って絶縁体上に形成してなる基体を用意するステップと、
前記信号パッド、前記信号関連電源パッド、及び前記信号関連グランドパッドをそれぞれ前記信号配線、前記信号関連電源配線、及び前記信号関連グランド配線に接続する一方、外部接続端子となる信号端子、信号関連電源端子、及び信号関連グランド端子をそれぞれ前記信号配線、前記信号関連電源配線、及び前記信号関連グランド配線に接続する接続ステップと
を備える半導体パッケージの製造方法であって、
前記所定のレイアウトは、前記絶縁体の中央部領域を境界として当該絶縁体を第１及び第２領域に分割した場合に、前記第１及び前記第２領域のそれぞれにおいて、前記信号配線のそれぞれを前記信号関連電源配線及び前記信号関連グランド配線にて挟み、且つ、前記信号配線と当該信号配線を挟む前記信号関連電源配線及び信号関連グランド配線とを一組の配線群とした場合に隣接する二組の配線群が前記信号関連電源配線又は信号関連グランド配線を共用するようなレイアウトである
半導体パッケージの製造方法。
【請求項２】
前記隣接する二組の配線群が前記信号関連電源配線を共用している場合において、該二組の配線群における前記信号関連グランド配線は、該二組の配線群に含まれる前記信号配線及び前記信号関連電源配線を囲むようにして、同一の前記信号関連グランド端子に接続されている
請求項１記載の半導体パッケージの製造方法。
【請求項３】
前記隣接する二組の配線群が前記信号関連グランド配線を共用している場合において、該二組の配線群における前記信号関連電源配線は、該二組の配線群に含まれる前記信号配線及び前記信号関連グランド配線を囲むようにして、同一の前記信号関連電源端子に接続されている
請求項１又は２記載の半導体パッケージの製造方法。
【請求項４】
前記パッド列は、前記信号パッドをＳで表し、前記信号関連電源パッドをＶで表し、且つ、前記信号関連グランドパッドをＧで表し、且つ、前記信号パッド、前記信号関連電源パッド及び前記信号関連グランドパッドのみを抽出して表現した場合に、ＧＳＳＶＶＳＳＧで示される第１単位配列及び／又はＶＳＳＧＧＳＳＶで示される第２単位配列を少なくとも含むようにして構成されている
請求項１乃至３のいずれかに記載の半導体パッケージの製造方法。
【請求項５】
前記パッド列は、前記信号パッドをＳで表し、前記信号関連電源パッドをＶで表し、且つ、前記信号関連グランドパッドをＧで表し、且つ、前記信号パッド、前記信号関連電源パッド及び前記信号関連グランドパッドのみを抽出して表現した場合に、ＧＳＳＶＶＳＳＧで示される第１単位配列又はＶＳＳＧＧＳＳＶで示される第２単位配列における左から２ｎ−１番目のパッドと２ｎ番目のパッドの組（ｎは１〜４の自然数）を少なくとも一組入れ替えることにより得られる配列を少なくとも含むようにして構成されている
請求項１乃至３のいずれかに記載の半導体パッケージの製造方法。
【請求項６】
前記一組の配線群に属する前記信号配線並びに前記信号関連電源配線及び前記信号関連グランド配線に接続される前記信号パッド並びに前記信号関連電源パッド及び前記信号関連グランドパッドを一組のパッド群とした場合に、前記信号パッドのそれぞれと当該信号パッドと同じ前記パッド群に属する前記信号関連電源パッド又は前記信号関連グランドパッドとの間には、当該一組のパッド群に属さない他のパッドが４つ以上介在しないようにして、行われる
請求項５記載の半導体パッケージの製造方法。
【請求項７】
複数の信号配線と複数の信号関連電源配線と複数の信号関連グランド配線を所定のレイアウトに従って絶縁体上に形成してなる基体と、
複数の信号パッド、複数の信号関連電源パッド及び複数の信号関連グランドパッドを含むパッド列を主面上中央部に形成してなるセンターパッド構造の半導体チップであって、前記信号パッドを前記信号配線に接続され、前記信号関連電源パッドを前記信号関連電源配線に接続され、且つ、前記信号関連グランドパッドを前記信号関連グランド配線に接続されるようにして該基体上にマウントされた半導体チップと、
前記信号配線、前記信号関連電源配線、及び前記信号関連グランド配線に接続されるようにして前記基体上に形成された信号端子、信号関連電源端子、及び信号関連グランド端子
を備えた半導体パッケージにおいて、
前記所定のレイアウトは、前記絶縁体の中央部領域を境界として当該絶縁体を第１及び第２領域に分割した場合に、前記第１及び前記第２領域のそれぞれにおいて、前記信号配線のそれぞれを前記信号関連電源配線及び前記信号関連グランド配線にて挟み、且つ、前記信号配線と当該信号配線を挟む前記信号関連電源配線及び信号関連グランド配線とを一組の配線群とした場合に隣接する二組の配線群が前記信号関連電源配線又は信号関連グランド配線を共用するようなレイアウトである
半導体パッケージ。
【請求項８】
前記隣接する二組の配線群が前記信号関連電源配線を共用している場合において、該二組の配線群における前記信号関連グランド配線は、該二組の配線群に含まれる前記信号配線及び前記信号関連電源配線を囲むようにして、同一の前記信号関連グランド端子に接続されている
請求項７記載の半導体パッケージ。
【請求項９】
前記隣接する二組の配線群が前記信号関連グランド配線を共用している場合において、該二組の配線群における前記信号関連電源配線は、該二組の配線群に含まれる前記信号配線及び前記信号関連グランド配線を囲むようにして、同一の前記信号関連電源端子に接続されている
請求項７又は８記載の半導体パッケージ。
【請求項１０】
前記パッド列は、前記信号パッドをＳで表し、前記信号関連電源パッドをＶで表し、且つ、前記信号関連グランドパッドをＧで表し、且つ、前記信号パッド、前記信号関連電源パッド及び前記信号関連グランドパッドのみを抽出して表現した場合に、ＧＳＳＶＶＳＳＧ、ＳＧＳＶＶＳＳＧ、ＧＳＶＳＶＳＳＧ、ＳＧＳＶＶＳＧＳ、ＳＧＳＶＳＶＳＧ、ＳＧＶＳＶＳＳＧ、ＳＧＶＳＳＶＳＧ、ＳＧＶＳＶＳＧＳ、又はＳＧＶＳＳＶＧＳで示される配列を少なくとも含むようにして構成されている
請求項７乃至９のいずれかに記載の半導体パッケージ。
【請求項１１】
前記パッド列は、前記信号パッドをＳで表し、前記信号関連電源パッドをＶで表し、且つ、前記信号関連グランドパッドをＧで表し、且つ、前記信号パッド、前記信号関連電源パッド及び前記信号関連グランドパッドのみを抽出して表現した場合に、ＶＳＳＧＧＳＳＶ、ＳＶＳＧＧＳＳＶ、ＶＳＧＳＧＳＳＶ、ＳＶＳＧＧＳＶＳ、ＳＶＳＧＳＧＳＶ、ＳＶＧＳＧＳＳＶ、ＳＶＧＳＳＧＳＶ、ＳＶＧＳＧＳＶＳ、又はＳＶＧＳＳＧＶＳで示される配列を少なくとも含むようにして構成されている
請求項７乃至１０記載の半導体パッケージ。
【請求項１２】
前記一組の配線群に属する前記信号配線並びに前記信号関連電源配線及び前記信号関連グランド配線に接続される前記信号パッド並びに前記信号関連電源パッド及び前記信号関連グランドパッドを一組のパッド群とした場合に、前記信号パッドのそれぞれと当該信号パッドと同じ前記パッド群に属する前記信号関連電源パッド又は前記信号関連グランドパッドとの間には、当該一組のパッド群に属さない他のパッドが４つ以上介在していない
請求項７乃至１１のいずれかに記載の半導体パッケージ。
【請求項１３】
前記半導体チップは、ＤＲＡＭチップであり、
前記信号パッドは、ＤＱパッドであり、
前記信号関連電源パッドは、ＶＤＤＱパッドであり、
信号関連グランドパッドは、ＶＳＳＱパッドである
前記パッド列は、前記半導体チップに供給される電源及びグランドのパッドであるＶＤＤパッド及びＶＳＳパッドを更に含んでいる、
請求項７乃至１２のいずれかに記載の半導体パッケージ。
【請求項１４】
前記基体上には、相補信号配線が少なくとも一対形成されており、
該相補信号線は、互いに近接して設けられ、且つ、一組の前記信号関連電源配線及び前記信号関連グランド配線によって挟まれている
請求項７乃至１３のいずれかに記載の半導体パッケージ。
【請求項１５】
前記信号端子、信号関連電源端子、及び信号関連グランド端子は、半田ボールである
請求項７乃至１４のいずれかに記載の半導体パッケージ。
【請求項１６】
前記絶縁体は、絶縁テープであり、
前記信号配線、前記信号関連電源配線及び前記信号関連グランド配線は、電解めっきにより前記絶縁テープ上に形成されたものである
請求項７乃至１５のいずれかに記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ、特にセンターパッド構造の半導体チップを有するＢＧＡパッケージの製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭチップに代表されるセンターパッド構造の半導体チップを、配線の形成された絶縁テープの上面上にマウントする一方、下面上に外部端子として半田ボールを形成してなるＢＧＡパッケージが知られている（例えば、特許文献１又は特許文献２参照）。
【０００３】
ここで、例えば、ＤＲＡＭチップを含むＢＧＡパッケージにおける半田ボールの配置は、汎用性を確保するために、ＪＥＤＥＣにより規格化されている。
【０００４】
【特許文献１】特開２００１−２７４３２３
【特許文献２】特開平１１−８７４０９
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＤＲＡＭにおけるデータ転送の高速化のためには、ＤＱ配線をＶＤＤＱ配線とＶＳＳＱ配線とで挟むことが望ましい。このようなレイアウトをとることにより、ＤＱ配線同士をシールドすることができると共に、ＤＱのロー出力及びハイ出力のいずれにおいても帰還電流を隣接する直近のＶＤＤＱ配線又はＶＳＳＱ配線に流すことができ、ＤＱ系信号の実効インダクタンスを低減することができるからである。
【０００６】
しかしながら、ＤＲＡＭチップ上に配置可能なパッド数の制約及びパッケージ上配線のレイアウト的制約から、ＤＱパッド、ＶＤＤＱパッド及びＶＳＳＱパッドは通常２：１：１程度が限界となっており、それに伴って、ＤＱ配線を必ずしもＶＤＤＱ配線とＶＳＳＱ配線とで挟むことができていなかった。
【０００７】
そこで、本発明は、ＤＱ配線とＶＤＤＱ配線及びＶＳＳＱ配線のように、信号配線とそれに関連する電源配線及びグランド配線（以下、半導体チップの電源及びグランドと区別すべく「信号関連電源配線」及び「信号関連グランド配線」という。）に関し、信号配線を信号関連電源配線及び信号関連グランド配線とで挟んでなるレイアウトを有する半導体パッケージ及びそれを製造する方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明によれば、半導体パッケージの製造方法は：複数の信号パッド、当該信号パッドに関連する電源用のパッドである複数の信号関連電源パッド、及び当該信号パッドに関連するグランド用のパッドである複数の信号関連グランドパッドを含むパッド列を半導体チップの主面上中央部に形成するパッド形成ステップと；複数の信号配線と複数の信号関連電源配線と複数の信号関連グランド配線を所定のレイアウトに従って絶縁体上に形成してなる基体を用意するステップと；前記信号パッド、前記信号関連電源パッド、及び前記信号関連グランドパッドをそれぞれ前記信号配線、前記信号関連電源配線、及び前記信号関連グランド配線に接続する一方、外部接続端子となる信号端子、信号関連電源端子、及び信号関連グランド端子をそれぞれ前記信号配線、前記信号関連電源配線、及び前記信号関連グランド配線に接続する接続ステップと；を備えている。ここで、前記所定のレイアウトは、前記絶縁体の中央部領域を境界として当該絶縁体を第１及び第２領域に分割した場合に、前記第１及び前記第２領域のそれぞれにおいて、前記信号配線のそれぞれを前記信号関連電源配線及び前記信号関連グランド配線にて挟み、且つ、前記信号配線、前記信号関連電源配線及び信号関連グランド配線を一組の配線群とした場合に隣接する二組の配線群が前記信号関連電源配線又は信号関連グランド配線を共用するようなレイアウトである。
【０００９】
前記隣接する二組の配線群が前記信号関連電源配線を共用している場合において、該二組の配線群における前記信号関連グランド配線は、該二組の配線群に含まれる前記信号配線及び前記信号関連電源配線を囲むようにして、同一の前記信号関連グランド端子に接続されていても良い。また、前記隣接する二組の配線群が前記信号関連グランド配線を共用している場合において、該二組の配線群における前記信号関連電源配線は、該二組の配線群に含まれる前記信号配線及び前記信号関連グランド配線を囲むようにして、同一の前記信号関連電源端子に接続されていても良い。
【００１０】
加えて、前記パッド列は、前記信号パッドをＳで表し、前記信号関連電源パッドをＶで表し、且つ、前記信号関連グランドパッドをＧで表し、且つ、前記信号パッド、前記信号関連電源パッド及び前記信号関連グランドパッドのみを抽出して表現した場合に、ＧＳＳＶＶＳＳＧで示される第１単位配列及び／又はＶＳＳＧＧＳＳＶで示される第２単位配列を少なくとも含むようにして構成されていても良いし、前記パッド列は、前記信号パッドをＳで表し、前記信号関連電源パッドをＶで表し、且つ、前記信号関連グランドパッドをＧで表し、且つ、前記信号パッド、前記信号関連電源パッド及び前記信号関連グランドパッドのみを抽出して表現した場合に、ＧＳＳＶＶＳＳＧで示される第１単位配列又はＶＳＳＧＧＳＳＶで示される第２単位配列における左から２ｎ−１番目のパッドと２ｎ番目のパッドの組（ｎは１〜４の自然数）を少なくとも一組入れ替えることにより得られる配列を少なくとも含むようにして構成されていても良い。
【００１１】
上記のようにして製造された半導体パッケージは、
複数の信号配線と複数の信号関連電源配線と複数の信号関連グランド配線を所定のレイアウトに従って絶縁体上に形成してなる基体と、
複数の信号パッド、複数の信号関連電源パッド及び複数の信号関連グランドパッドを含むパッド列を主面上中央部に形成してなるセンターパッド構造の半導体チップであって、前記信号パッドを前記信号配線に接続され、前記信号関連電源パッドを前記信号関連電源配線に接続され、且つ、前記信号関連グランドパッドを前記信号関連グランド配線に接続されるようにして該基体上にマウントされた半導体チップと、
前記信号配線、前記信号関連電源配線、及び前記信号関連グランド配線に接続されるようにして前記基体上に形成された信号端子、信号関連電源端子、及び信号関連グランド端子を備えており、
前記所定のレイアウトは、前記絶縁体の中央部領域を境界として当該絶縁体を第１及び第２領域に分割した場合に、前記第１及び前記第２領域のそれぞれにおいて、前記信号配線のそれぞれを前記信号関連電源配線及び前記信号関連グランド配線にて挟み、且つ、前記信号配線、前記信号関連電源配線及び信号関連グランド配線を一組の配線群とした場合に隣接する二組の配線群が前記信号関連電源配線又は信号関連グランド配線を共用するようなレイアウトである。
【００１２】
前記所定のレイアウトにおいて、前記隣接する二組の配線群が前記信号関連電源配線を共用している場合、該二組の配線群における前記信号関連グランド配線は、該二組の配線群に含まれる前記信号配線及び前記信号関連電源配線を囲むようにして、同一の前記信号関連グランド端子に接続されていても良い。また、前記隣接する二組の配線群が前記信号関連グランド配線を共用している場合、該二組の配線群における前記信号関連電源配線は、該二組の配線群に含まれる前記信号配線及び前記信号関連グランド配線を囲むようにして、同一の前記信号関連電源端子に接続されていても良い。
【００１３】
加えて、前記パッド列は、前記信号パッドをＳで表し、前記信号関連電源パッドをＶで表し、且つ、前記信号関連グランドパッドをＧで表し、且つ、前記信号パッド、前記信号関連電源パッド及び前記信号関連グランドパッドのみを抽出して表現した場合に、ＧＳＳＶＶＳＳＧ、ＳＧＳＶＶＳＳＧ、ＧＳＶＳＶＳＳＧ、ＳＧＳＶＶＳＧＳ、ＳＧＳＶＳＶＳＧ、ＳＧＶＳＶＳＳＧ、ＳＧＶＳＳＶＳＧ、ＳＧＶＳＶＳＧＳ、又はＳＧＶＳＳＶＧＳで示される配列を少なくとも含むようにして構成されていても良い。
【００１４】
一方、前記パッド列は前記信号パッドをＳで表し、前記信号関連電源パッドをＶで表し、且つ、前記信号関連グランドパッドをＧで表し、且つ、前記信号パッド、前記信号関連電源パッド及び前記信号関連グランドパッドのみを抽出して表現した場合に、ＶＳＳＧＧＳＳＶ、ＳＶＳＧＧＳＳＶ、ＶＳＧＳＧＳＳＶ、ＳＶＳＧＧＳＶＳ、ＳＶＳＧＳＧＳＶ、ＳＶＧＳＧＳＳＶ、ＳＶＧＳＳＧＳＶ、ＳＶＧＳＧＳＶＳ、又はＳＶＧＳＳＧＶＳで示される配列を少なくとも含むようにして構成されていても良い。
【発明の効果】
【００１５】
本発明によれば、信号配線を必ず一組の信号関連電源配線及び信号関連グランド配線とで挟んでなるレイアウトを有する半導体パッケージを得ることができる。すなわち、ＤＲＡＭパッケージの場合、ＤＱ配線を必ず一組のＶＤＤＱ配線及びＶＳＳＱ配線で挟むことが可能となり、ＤＱ出力がいずれの値をとる場合であっても、帰還電流を隣接するＶＤＤＱ配線又はＶＳＳＱ配線に流すことができる。それ故、ＤＱ信号の品質の改善、タイミングマージンの改善を図ることができ、ＤＲＡＭにおけるデータ転送速度の向上を図ることが可能となる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施の形態による半導体パッケージは、絶縁テープ上に配線及びボールランドを形成してなる基体の上面にセンターパッド構造のＤＲＡＭチップを搭載する一方、基体の下面のボールランド上に外部端子としての半田ボールを形成してなるＢＧＡパッケージである。かかるＢＧＡパッケージにおける基体や半田ボール及びＤＲＡＭチップの構造的及び位置的関係は、例えば、前掲の特許文献２の図１及び図２などに示されているものと類するものである。
【００１７】
かかるＤＲＡＭパッケージにおいて、データ転送速度の向上を図るためには、ＤＱ配線同士を互いにシールドし、且つ、ＤＱ出力に応じた帰還電流の経路を考慮して実効インダクタンスの低減を図ることが必要である。そのためには、各ＤＱ配線（例えば、ＤＱＳ配線及びＤＱＳＢ配線やＲＤＱＳ配線及びＲＤＱＳＢ配線のような相補の信号配線の場合は、配線対）をＶＤＤＱ配線とＶＳＳＱ配線とで挟み込むようなレイアウトにして、ＤＱ配線をＶＤＤＱ配線とＶＳＳＱ配線とでシールドすると共にＤＱパッドとＶＤＤＱパッド及びＶＳＳＱパッドとをできるだけ近接させて帰還電流経路を短くして関連するインダクタンスを下げればよい（図１参照）。これを踏まえて、以下に示す本発明の実施の形態においては、外部端子（半田ボール）の配置を変更することなく（従って、例えばＪＥＤＥＣ規格を遵守しつつ）上述した配線の位置的関係を充足させることのできる、基体上における配線レイアウト及びパッドの配列に重点をおいて説明する。
【００１８】
（第１の実施の形態）
図２を参照すると、本発明の第１の実施の形態による半導体パッケージを半田ボール側から見た場合の半田ボールの配置、配線レイアウトの概略及びパッドの配列が模式的に示されている。
【００１９】
ＤＲＡＭチップの主面上中央部にはＶＤＤＱパッド１１、ＶＳＳＱパッド１２及びＤＱパッド１３を含むパッド列１０が所定の配列（後述）に従って形成されている。ＶＤＤＱパッド１１は、ＶＤＤＱ配線２１を介して、ＶＤＤＱ端子３１に接続され、ＶＳＳＱパッド１２は、ＶＳＳＱ配線２２を介して、ＶＳＳＱ端子３２に接続されている。また、ＤＱパッド１３は、ＤＱ配線２３を介して、ＤＱ端子３３に接続されている。
【００２０】
中央部領域を境界にして基体を二分し、一方を第１領域５１とし、他方を第２領域５２とすると、図２から明らかなように、第１領域５１及び第２領域５２のいずれにおいても、ＤＱ配線２３がＶＤＤＱ配線２１とＶＳＳＱ配線２２とで挟まれており、干渉を生じる可能性のあるＤＱ配線２３同士が並んでいたり、ＤＱ配線２３を２本のＶＤＤＱ配線２１で挟んでいたり、逆にＤＱ配線２３を２本のＶＳＳＱ配線２２で挟んでいたりする箇所はない。ここで、ＤＱＳ配線２３１及びＤＱＳＢ配線２３２は隣接して配置されているが、これらは相補の関係にあるものであり、概念的には一本のＤＱ配線２３と同様に考えることができることから、上記の条件を満たしている。同様に、ＲＤＱＳ配線及びＲＤＱＳＢ配線も相補配線であり、これについても上記の関係を満たしている。
【００２１】
より具体的に説明すると、第１領域５１上においては、特にパッド列１０近傍に着目すれば明らかなように、図２左側から、ＶＤＤＱ配線２１、ＤＱ配線（ＲＤＱＳＢ配線及びＲＤＱＳ配線の対）、ＶＳＳＱ配線２２、ＤＱ配線２３、ＶＤＤＱ配線２１、ＤＱ配線２３、ＶＳＳＱ配線２２、ＤＱ配線２３、ＶＤＤＱ配線２１、ＤＱ配線２３、ＶＳＳＱ配線２２の順に配設されている。ここで、ＤＱ配線２３とそれを挟むＶＤＤＱ配線２１及びＶＳＳＱ配線２２の３本の配線（即ち、帰還電流経路を構成する配線）を一組の配線群とすると、隣接する配線群は、ＶＤＤＱ配線２１又はＶＳＳＱ配線２２のいずれか一方を共用している。
【００２２】
詳しくは、図２の第１領域５１の左側に示されているＶＳＳＱ配線２２を共用する二組の配線群においては、外側の配線となる２本のＶＤＤＱ配線２１が、当該二組の配線群に属する２本のＤＱ配線と共用されているＶＳＳＱ配線２２とを囲むようにして、同一のＶＤＤＱ端子３１に接続されている。また、図２の第１領域５１の右側に示されているＶＤＤＱ配線２１を共用する二組の配線群においては、外側の配線となる２本のＶＳＳＱ配線２２が、当該二組の配線群に属する２本のＤＱ配線と共用されているＶＤＤＱ配線２１とを囲むようにして、同一のＶＳＳＱ端子３２に接続されている。
【００２３】
同様に、第２領域５２上においては、特にパッド列１０近傍に着目すると、図２左側から、破線で示されるＶＳＳＱ配線２２に続いて、ＶＤＤＱ配線２１、ＤＱ配線（ＤＱＳＢ配線２３２及びＤＱＳ配線２３１の対）、ＶＳＳＱ配線２２、ＤＱ配線２３、ＶＤＤＱ配線２１、ＤＱ配線２３、ＶＳＳＱ配線２２、ＤＱ配線２３、ＶＤＤＱ配線２１、ＤＱ配線２３、ＶＳＳＱ配線２２の順に配設されており、隣接する配線群は、第１領域５１の場合と同様に、ＶＤＤＱ配線２１又はＶＳＳＱ配線２２のいずれか一方を共用している。
【００２４】
更に、図２の第２領域５２の右側に示されているＶＤＤＱ配線２１を共用する二組の配線群においては、外側の配線となる２本のＶＳＳＱ配線２２が、当該二組の配線群に属する２本のＤＱ配線と共用されているＶＤＤＱ配線２１とを囲むようにして、同一のＶＳＳＱ端子３２に接続されている。
【００２５】
図２及び図３を参照すると、本実施の形態によるパッド列１０におけるＶＤＤＱパッド１１、ＶＳＳＱパッド１２、及びＤＱパッド１３の配列は、ＶＤＤＱパッド１１をＶで表し、ＶＳＳＱパッド１２をＧで表し、ＤＱパッド１３をＳで表し、その他のパッドをＭで表すと、ＭＭＧＶＳＳＶＳＳＧＧＳＳＶＶＳＳＧＧＳＳＶＶＳＳＧＧＭＭで示されるものであり、ＧＳＳＶＶＳＳＧを単位配列として２度繰り返し、その両端に対してＧＧとなるようにＧをそれぞれ付加してなる配列Ｇ−ＧＳＳＶＶＳＳＧ−ＧＳＳＶＶＳＳＧ−Ｇを含んで構成されている。上記の単位配列を含む部分は、図３に示されるように、隣接するパッドから第１領域５１と第２領域５２に交互に配線を引くことにより、容易にＤＱ配線をＶＤＤＱ配線とＶＳＳＱ配線とで挟んでなるレイアウトを得ることができる。そのため、本実施の形態においては、相補信号線に関連するＤＱパッドを除くノーマルなＤＱ配線２３に接続されるＤＱパッド１３とＶＤＤＱパッド１１及びＶＳＳＱパッド１２に関しては、単位配列ＧＳＳＶＶＳＳＧを利用して配列してある。
【００２６】
（第２の実施の形態）
図４及び図５を参照すると、本発明の第２の実施の形態によるＤＲＡＭパッケージにおける外部接続端子（半田ボール）の配置は、上述した第１の実施の形態によるＤＲＡＭパッケージと異なっているが、第１及び第２領域５１及び５２のいずれにおいても、ＤＱ配線２３がＶＤＤＱ配線２１とＶＳＳＱ配線２２とで挟まれている点で上述した第１の実施の形態によるＤＲＡＭパッケージと同じである。
【００２７】
具体的には、本実施の形態による第１領域５１においては、特にパッド列１０近傍に着目すると、図４左側から、ＶＤＤＱ配線２１、ＤＱ配線２３、ＶＳＳＱ配線２２、ＤＱ配線２３、ＶＤＤＱ配線２１、ＤＱ配線（ＤＱＳ配線２３１及びＤＱＳＢ配線２３２の対）、ＶＳＳＱ配線２２、ＤＱ配線２３、ＶＤＤＱ配線２１、ＤＱ配線２３、ＶＳＳＱ配線２２の順に配設されており、隣接する配線群は、ＶＤＤＱ配線２１又はＶＳＳＱ配線２２のいずれか一方を共用している。
【００２８】
詳しくは、図４の第１領域５１の左側に示されているＶＳＳＱ配線２２を共用する二組の配線群においては、外側の配線となる２本のＶＤＤＱ配線２１が、当該二組の配線群に属する２本のＤＱ配線と共用されているＶＳＳＱ配線２２とを囲むようにして、同一のＶＤＤＱ端子３１に接続されている。また、図４の第１領域５１の右側に示されているＶＤＤＱ配線２１を共用する二組の配線群においては、外側の配線となる２本のＶＳＳＱ配線２２が、当該二組の配線群に属する２本のＤＱ配線と共用されているＶＤＤＱ配線２１とを囲むようにして、同一のＶＳＳＱ端子３２に接続されている。
【００２９】
同様に、第２領域５２上においては、特にパッド列１０近傍に着目すると、図４左側から、ＶＳＳＱ配線２２、ＤＭ配線、ＶＤＤＱ配線２１、ＤＱ配線２３、ＶＳＳＱ配線２２、ＤＱ配線２３、ＶＤＤＱ配線２１、ＶＤＤ配線、ＶＳＳ配線、ＶＳＳＱ配線２２、ＤＱ配線２３、ＶＤＤＱ配線２１、ＤＱ配線２３、ＶＳＳＱ配線２２の順に配設されており、隣接する配線群は、ＶＤＤＱ配線２１又はＶＳＳＱ配線２２のいずれか一方を共用している。
【００３０】
更に、第２領域５２の左側に示されているＶＳＳＱ配線２２を共用する二組の配線群においては、外側の配線となる２本のＶＤＤＱ配線２１が、当該二組の配線群に属する２本のＤＱ配線と共用されているＶＳＳＱ配線２２とを囲むようにして、同一のＶＤＤＱ端子３１に接続されている。また、第２領域５２の右側に示されているＶＤＤＱ配線２１を共用する二組の配線群においては、外側の配線となる２本のＶＳＳＱ配線２２が、当該二組の配線群に属する２本のＤＱ配線と共用されているＶＤＤＱ配線２１とを囲むようにして、同一のＶＳＳＱ端子３２に接続されている。
【００３１】
図４及び図５を参照すると、本実施の形態によるパッド列１０におけるＶＤＤＱパッド１１、ＶＳＳＱパッド１２、及びＤＱパッド１３の配列は、ＶＤＤＱパッド１１をＶで表し、ＶＳＳＱパッド１２をＧで表し、ＤＱパッド１３をＳで表し、その他のパッドをＭで表すと、ＭＧＭＶＶＳＳＧＧＳＳＶＶＳＳＧＭＭＧＳＳＶＶＳＳＧＧＭＭで示されるものであり、ＶＤＤＱパッド１１、ＶＳＳＱパッド１２及びＤＱパッド１３のみを抽出して表現すると、第１単位配列ＧＳＳＶＶＳＳＧの両端にそれぞれＧを付加してなる配列Ｇ−ＧＳＳＶＶＳＳＧ−Ｇと第２単位配列ＶＳＳＧＧＳＳＶの両端にそれぞれＶを付加してなる配列Ｖ−ＶＳＳＧＧＳＳＶ−ＶとでＤＱＳパッドとＤＱＳＢパッドの相補対を挟んでなる配列Ｖ−ＶＳＳＧＧＳＳＶ−Ｖ−ＳＳ−Ｇ−ＧＳＳＶＶＳＳＧ−Ｇを含むようにして構成されている。第１単位配列ＧＳＳＶＶＳＳＧ及び第２単位配列ＶＳＳＧＧＳＳＶを含む部分は、図５に示されるように、隣接するパッドから第１領域５１と第２領域５２に交互に配線を引くことにより、容易にＤＱ配線をＶＤＤＱ配線とＶＳＳＱ配線とで挟んでなるレイアウトを得ることができる。そのため、本実施の形態においては、少なくともノーマルなＤＱ配線２３に接続されるＤＱパッド１３とＶＤＤＱパッド１１及びＶＳＳＱパッド１２に関しては、第１単位配列ＧＳＳＶＶＳＳＧ及び第２単位配列ＶＳＳＧＧＳＳＶを利用して配列してある。
【００３２】
なお、ＶＤＤＱパッド３１、ＶＳＳＱパッド３２、ＤＱパッド３３の配置等によっては、第２単位配列ＶＳＳＧＧＳＳＶを繰り返してなる配列を含むようにしてパッド列を構成しても良い。
【００３３】
（第３の実施の形態）
本発明の第３の実施の形態によるＤＲＡＭパッケージは、上述した第１及び第２の実施の形態の応用又は変形であり、絶縁テープ上に各種配線を電解めっきで形成する場合を考慮したものである。
【００３４】
図６を参照すると、絶縁テープ上に各種配線を電解めっきにて形成する場合には、めっき時のみに導通させられるめっき配線２５も形成される。このめっき配線２５は全配線がめっきの対象となるように設けられるものであり、めっき配線２５と対応するパッドとの接続部はくびれを有するようにして（即ち、他の箇所より細く）形成され、半導体チップ上のパッドと配線とのボンディング時に加えられる圧力により、めっき配線２５とパッドとを切り離すように構成されている。
【００３５】
図６において、ＶＤＤＱパッド１１、ＶＳＳＱパッド１２及びＤＱパッド１３は、第１および第２の実施の形態と同様に、ＶＤＤＱパッド１１をＶで表し、ＶＳＳＱパッド１２をＧで表し、ＤＱパッド１３をＳで表した場合に、ＶＶＳＳＧＧＳＳＶＶで示される規則的な配列に従って形成されているが、このような配列に従うと、めっき時に冗長なめっき配線２７をも形成しなくてはならない場合がある。この冗長なめっき配線２７は、スタブとして動作し、高周波信号伝送に悪影響を与える恐れがあるので、できるだけ排除したほうが良い。
【００３６】
本実施の形態においては、かかる冗長なめっき配線２７を形成せずに電解めっきによる配線形成を行うべく、パッド列１０におけるパッドの入れ替えを行う。具体的には、パッド列１０を、ＧＳＳＶＶＳＳＧで示される第１単位配列又はＶＳＳＧＧＳＳＶで示される第２単位配列において左から２ｎ−１番目のパッドと２ｎ番目のパッドの組（ｎは１〜４の自然数）を少なくとも一組入れ替えることにより得られる配列を少なくとも含むようにして構成すれば良い。即ち、第１単位配列ＧＳＳＶＶＳＳＧ又は第２単位配列ＶＳＳＧＧＳＳＶにおいて、左から１番目のパッドと２番目のパッドとを入れ替えるか、左から３番目のパッドと４番目のパッドとを入れ替えるか、左から５番目のパッドと６番目のパッドとを入れ替えるか、若しくは、左から７番目のパッドと８番目のパッドとを入れ替えるか、又はそれらの入れ替えの組み合わせを実行するかのいずれかを行えばよい。このパッド入替に際しては、ＤＱパッドとＶＤＤＱパッド及びＶＳＳＱパッドとの距離が離れることにより帰還電流経路のインダクタンスが不要に大きくなることを避けるため、ＤＱパッドとそのＤＱパッドに関連して帰還電流経路を構成するＶＤＤＱパッド／ＶＳＳＱパッドとの間）に他のパッドを４つ以上介在させないこととするのが望ましい。即ち、一組の配線群に属するＤＱ配線並びにＶＤＤＱ配線及びＶＳＳＱ配線に接続されるＤＱパッド並びにＶＤＤＱパッド及びＶＳＳＱパッドを一組のパッド群と定義すると、ＤＱパッドのそれぞれと当該ＤＱパッドと同じパッド群に属するＶＤＤＱパッド／ＶＳＳＱパッドとの間には、一組のパッド群に属さないパッドが４つ以上介在しないことが望ましい。
【００３７】
図６と図７を対比してみると明らかなように、ＶＤＤＱパッド１１をＶで表し、ＶＳＳＱパッド１２をＧで表し、ＤＱパッド１３をＳで表した場合にＶＶＳＳＧＧＳＳＶＶで示される配列に含まれるＶＳＳＧＧＳＳＶの左から１番目と２番目のパッドが入れ替えられて、Ｖ−ＳＶＳＧＧＳＳＶ−Ｖで示される配列となっており、その結果、図７に示される例では、冗長なめっき配線２７を削除できている。
【００３８】
かかるパッドの入替は、上述の第１単位配列ＧＳＳＶＶＳＳＧ又は第２単位配列ＶＳＳＧＧＳＳＶのそれぞれについて、鏡像関係にあるものを排除すると、８通りずつある。
【００３９】
具体的には、第１単位配列ＧＳＳＶＶＳＳＧについては、図８に示されるように、第１乃至第８パターンの入れ替えが可能である。第１パターンは、左から１番目のＶＳＳＱパッドと左から２番目のＤＱパッドとを入れ替えてＧ−ＳＧＳＶＶＳＳＧ−Ｇとするものであり、第２パターンは、左から３番目のＤＱパッドと左から４番目のＶＤＤＱパッドとを入れ替えてＧＧＳＶＳＶＳＳＧ−Ｇとするものである。第３パターンは、左から１番目のＶＳＳＱパッドと左から２番目のＤＱパッドとを入れ替えると共に、左から７番目のＤＱパッドと左から２番目のＶＳＳＱパッドとを入れ替えてＧ−ＳＧＳＶＶＳＧＳ−Ｇとするものである。第４パターンは、左から１番目のＶＳＳＱパッドと左から２番目のＤＱパッドとを入れ替えると共に、左から５番目のＶＤＤＱパッドと左から６番目のＤＱパッドとを入れ替えてＧ−ＳＧＳＶＳＶＳＧ−Ｇとするものである。第５パターンは、左から１番目のＶＳＳＱパッドと左から２番目のＤＱパッドとを入れ替えると共に、左から３番目のＤＱパッドと左から４番目のＶＤＤＱパッドとを入れ替えてＧ−ＳＧＶＳＶＳＳＧ−Ｓとするものである。第６パターンは、第５パターンの入れ替えに加え、左から５番目のＶＤＤＱパッドと左から６番目のＤＱパッドとを入れ替えてＧ−ＳＧＶＳＳＶＳＧ−Ｇとするものであり、第７パターンは、第５パターンの入れ替えに加え、左から７番目のＤＱパッドと左から８番目のＶＳＳＱパッドとを入れ替えてＧ−ＳＧＶＳＶＳＧＳ−Ｇとするものである。第８パターンは、入れ替え可能なパッドのすべて（４組）を入れ替えてＧ−ＳＧＶＳＳＶＧＳ−Ｇとするものである。
【００４０】
第２単位配列ＶＳＳＧＧＳＳＶについても、図９に示されるように、第１乃至第８パターンの入れ替えが可能である。第１パターンは、左から１番目のパッドと左から２番目のパッドとを入れ替えて、Ｖ−ＳＶＳＧＧＳＳＶ−Ｖとするものであり、第２パターンは、左から３番目のパッドと左から４番目のパッドとを入れ替えて、Ｖ−ＶＳＧＳＧＳＳＶ−Ｖとするものである。第３パターンは、左から１番目のパッドと左から２番目のパッドとを入れ替えると共に、左から７番目のパッドと左から２番目のパッドとを入れ替えて、Ｖ−ＳＶＳＧＧＳＶＳ−Ｖとするものである。第４パターンは、左から１番目のパッドと左から２番目のパッドとを入れ替えると共に、左から５番目のパッドと左から６番目のパッドとを入れ替えて、Ｖ−ＳＶＳＧＳＧＳＶ−Ｖとするものである。第５パターンは、左から１番目のパッドと左から２番目のパッドとを入れ替えると共に、左から３番目のパッドと左から４番目のパッドとを入れ替えて、Ｖ−ＳＶＧＳＧＳＳＶ−Ｖとするものである。第６パターンは、第５パターンの入れ替えに加え、左から５番目のパッドと左から６番目のパッドとを入れ替えて、Ｖ−ＳＶＧＳＳＧＳＶ−Ｖとするものであり、第７パターンは、第５パターンの入れ替えに加え、左から７番目のパッドと左から８番目のパッドとを入れ替えて、Ｖ−ＳＶＧＳＧＳＶＳ−Ｖとするものである。第８パターンは、入れ替え可能なパッドのすべて（４組）を入れ替えて、Ｖ−ＳＶＧＳＳＧＶＳ−Ｖとするものである。
【００４１】
以上例示したパッド入替を実行すれば、冗長なめっき配線２７を形成することなく、配線全体に電解めっきを施すことができる。いずれのパターンのパッド入替を行うかは、ノーマルなＤＱパッドのみならずＤＱＳパッドやＤＱＳＢパッドなども含めて考慮し全帰還電流路を不要に長くしないようにして選択すればよい。具体的には、例えば上述したように、ＤＱパッドとＶＤＤＱパッド／ＶＳＳＱパッドとの間に４つ以上他のパッドが介在させないようにすることが望ましい。更に好ましくは、ＶＤＤＱ配線やＶＳＳＱ配線の配線幅を考慮し、可能な限り配線幅を圧迫しないようにしてパッド入替パターンの選択をすればよい。
【図面の簡単な説明】
【００４２】
【図１】ＤＱ配線をドライブする際の帰還電流を示す図である。
【図２】本発明の第１の実施の形態による半導体パッケージにおけるパッド列及びテープ上における配線レイアウトを模式的に示す図である。
【図３】図２に示される半導体パッケージにおけるパッドの配列及び配線レイアウトをより大きく示す概略図である。
【図４】本発明の第２の実施の形態による半導体パッケージにおけるパッド列及びテープ上における配線レイアウトを模式的に示す図である。
【図５】図４に示される半導体パッケージにおけるパッドの配列及び配線レイアウトをより大きく示す概略図である。
【図６】第３の実施の形態に関連して冗長めっき配線の問題を示す図である。
【図７】本発明の第３の実施の形態による半導体パッケージにおけるパッド配列及び配線レイアウトを部分的に示す概略図である。
【図８】第３の実施の形態に関連するパッド入替のパターンを示す図である。
【図９】第３の実施の形態に関連するパッド入替のパターンを示す他の図である。
【符号の説明】
【００４３】
１０        パッド列
１１        ＶＤＤＱパッド
１２        ＶＳＳＱパッド
１３        ＤＱパッド
２１        ＶＤＤＱ配線
２２        ＶＳＳＱ配線
２３        ＤＱ配線
２３１      ＤＱＳ配線
２３２      ＤＱＳＢ配線
３１        ＶＤＤＱ端子
３２        ＶＳＳＱ端子
３３        ＤＱ端子
５１        第１領域
５２        第２領域
【図１】
2007095970.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2007095970.tif 000007
【図６】
2007095970.tif 000008
【図７】
2007095970.tif 000009
【図８】
2007095970.tif 000010
【図９】
2007095970.tif 000011
【手続補正書】
【提出日】平成19年1月15日(2007.1.15)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2007095970.tif 000012