(57)【要約】【課題】不純物のイオン注入および拡散で形成したチャネル層は、ＭＯＳＦＥＴの動作に実質的な影響を及ぼさないテール領域が存在するため、実効チャネル領域の深さより、チャネル長が長くなり、低容量化、低オン抵抗化を阻んでいた。【解決手段】チャネル層とｎ−型半導体層の境界付近に埋め込みｎ型不純物領域を設ける。埋め込みｎ型不純物領域によりチャネル層のテール領域が補償されるため、実効チャネル領域の深さとチャネル長を同等にできる。これにより、オン抵抗の低減、およびゲート−ソース間容量Ｃｇｓの低減によるスイッチング特性の向上が図れる。埋め込みｎ型不純物領域は、チャネル層形成前にイオン注入するため、実効チャネル領域の不純物プロファイルに影響を与えない。またマスクを設けることなく全面にイオン注入が可能である。【選択図】    図２
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【特許請求の範囲】
【請求項１】
一導電型半導体基板上に一導電型半導体層を積層して形成したドレイン領域と、
前記半導体層表面に設けられた逆導電型のチャネル層と、
前記チャネル層下方と一部重畳して設けられた一導電型不純物領域と、
該一導電型不純物領域と隣接し、少なくとも該一導電型不純物領域に達する深さに設けられたトレンチと、
前記トレンチ内壁に設けた絶縁膜と、
前記トレンチ内に埋設されたゲート電極と、
前記トレンチに隣接する前記半導体層表面に設けられた一導電型のソース領域と、
を具備することを特徴とする半導体装置。
【請求項２】
前記一導電型不純物領域は、前記一導電型半導体層より不純物濃度が高く、前記チャネル層より不純物濃度が低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記一導電型不純物領域は、イオン注入領域であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記一導電型不純物領域の不純物濃度プロファイルのピークは、前記チャネル層と前記一導電型半導体層の境界付近に位置することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記チャネル層は、所定の不純物濃度を有する実効チャネル領域と、該実効チャネル領域より不純物濃度が低いテール領域とを有し、前記一導電型不純物領域の不純物プロファイルのピークは前記テール領域に位置することを特徴とする請求項１に記載の半導体装置。
【請求項６】
一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成する工程と、
前記一導電型半導体層にトレンチを形成する工程と、
該トレンチに隣接して前記一導電型半導体層内に埋め込まれた一導電型不純物領域を形成する工程と、
前記一導電型半導体層の表面に逆導電型のチャネル層を形成する工程と、
少なくとも前記トレンチ内壁に絶縁膜を形成する工程と、
前記トレンチ内にゲート電極を形成する工程と、
前記トレンチに隣接する前記半導体層表面に一導電型のソース領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項７】
前記一導電型不純物領域は、前記チャネル層の底部付近と重畳して形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記トレンチは、少なくとも前記一導電型不純物領域に達する深さに形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記チャネル層は、イオン注入により形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記チャネル層と前記一導電型半導体層の境界付近に前記一導電型不純物領域の不純物濃度プロファイルのピークが位置するように前記イオン注入を行うことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１１】
前記一導電型不純物領域は、前記チャネル層より不純物濃度が低く、前記一導電型半導体層より不純物濃度が高いことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１２】
前記一導電型不純物領域を形成した後、前記チャネル層を形成すること特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１３】
前記一導電型不純物領域は、全面に一導電型不純物をイオン注入して形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に係り、特にトレンチ構造の絶縁ゲート型半導体装置において低容量化および低オン抵抗化が実現する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図１４は従来の半導体装置の断面図であり、一例としてｎチャネル型のトレンチ構造のＭＯＳＦＥＴを示す。
【０００３】
ｎ＋型のシリコン半導体基板２１の上にｎ−型のエピタキシャル層２２を積層するなどしてドレイン領域を設け、その表面にｐ型のチャネル層２４を設ける。
【０００４】
トレンチ２７は、チャネル層２４を貫通し、ドレイン領域まで到達して設けられ、トレンチ２７の内壁をゲート酸化膜３１で被膜し、トレンチ２７に充填されたポリシリコンよりなるゲート電極３３を設ける。
【０００５】
トレンチ２７に隣接したチャネル層２４表面にはｎ＋型のソース領域３５が設けられ、隣り合う２つのセルのソース領域３５間のチャネル層２４表面にはｐ＋型のボディ領域３４が配置される。さらにゲート電極３３に印加時にはソース領域３５からトレンチ２７に沿ってチャネル（図示せず）が形成される。ゲート電極３３上は層間絶縁膜３６で覆う。層間絶縁膜３６間のコンタクトホールＣＨに露出したソース領域３５およびボディ領域３４にはバリアメタル層（不図示）がコンタクトし、アルミニウム合金などによるソース電極３８が設けられる。
【０００６】
図１５を参照して、従来の半導体装置の製造方法について説明する。
【０００７】
ｎ＋型シリコン半導体基板２１にｎ−型のエピタキシャル層２２を積層してドレイン領域を形成する。表面にｐ型のチャネル層２４を形成し、チャネル層２４を貫通してドレイン領域２２まで達するトレンチ２７を形成する（図１５（Ａ））。
【０００８】
トレンチ２７の内壁にゲート酸化膜３１を形成し、ポリシリコンによりトレンチ２７に埋設したゲート電極３３を形成する（図１５（Ｂ））。
【０００９】
トレンチ２７周囲のチャネル層２４表面にイオン注入によりｎ＋型不純物領域を形成し、隣合うｎ＋型不純物領域間のチャネル層２４表面にｐ＋型不純物領域を形成する。全面に絶縁膜を形成してｎ＋型のソース領域３５およびｐ＋型のボディ領域３４を形成し、絶縁膜にコンタクトホールＣＨを形成すると共にゲート電極３３上を覆う層間絶縁膜３６を形成する（図１５（Ｃ））。
【００１０】
その後全面にソース電極となる金属層を形成し、図１４に示す最終構造を得る（例えば特許文献１参照）。
【特許文献１】特開２００２−３４３８０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図１６を参照して従来構造のチャネル層２４について説明する。図１６（Ａ）は従来構造のＭＯＳＦＥＴの拡大断面図である。また図１６（Ｂ）は、従来のソース領域３５、チャネル層２４、ｎ−型エピタキシャル層２２、半導体基板２１の不純物濃度プロファイルであり、縦軸が不純物濃度、横軸が半導体層表面からの深さである。
【００１２】
チャネル層２４はイオン注入および拡散により形成された領域であり、その不純物濃度プロファイルは図１６（Ａ）の形状となる。このように不純物の拡散領域であるチャネル層２４は、深さ方向（基板垂直方向）に沿って不純物プロファイルは均一とならず、特に底部付近では不純物濃度が大幅に低減する。
【００１３】
チャネル層２４に要求される不純物濃度はリーク電流を抑制できる不純物濃度であり、１Ｅ１７ｃｍ−３程度である。つまりチャネル層２４は、基板表面から所定の深さ（特性に応じて例えば表面から０．８μｍ以内）までは要求される不純物濃度のプロファイルとなるように形成される。そしてその所定の深さまでの領域が、実効チャネル領域２４ｓとなる。
【００１４】
一方、実効チャネル領域２４ｓより下方は、特に不純物濃度の低い（１Ｅ１５〜１Ｅ１６ｃｍ−３程度）領域となる。このような不純部濃度の低い領域は、実質的な特性にほとんど影響しない、いわばチャネル層２４として不要な領域である。つまり、チャネル層２４は、実効チャネル領域２４ｓの下方に、実質的な特性にほとんど影響しない領域（以下テール領域２４ｔ）が存在する。
【００１５】
テール領域２４ｔは、実質的な特性にほとんど影響しないにもかかわらず、チャネル層２４の深さに影響を及ぼしている。この結果、例えば図１６ではチャネル層２４に要求される不純物濃度を有する深さは０．９μｍ程度であるにも関わらず、チャネル層２４は表面から約１μｍ程度の深さとなっている。
【００１６】
チャネル層２４が必要以上に深いと、トレンチ２７も深く形成する必要がある。すなわちゲート電極３３の深さ（ゲート長）が長くなことにより例えばゲート−ソース間容量Ｃｇｓの低減が図れず、低容量化を阻むことになる。
【００１７】
また、テール領域２４ｔの不純物も極性反転して破線の如くチャネルＣ’の一部となるため、チャネルが形成される長さ（チャネル長）Ｘｃ’が長くなり、オン抵抗の低減も進まない問題がある。
【００１８】
また、チャネル層２４のイオン注入時の加速エネルギーを減速して、チャネル層２４の不純物濃度プロファイルを全体的に浅く形成する方法も知られている。しかし、この方法では、実効チャネル領域２４ｓも必要以上に浅くなり、ＩＤＳＳリーク等、ショートチャネル効果による問題が発生する。
【課題を解決するための手段】
【００１９】
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体基板上に一導電型半導体層を積層して形成したドレイン領域と、前記半導体層表面に設けられた逆導電型のチャネル層と、前記チャネル層下方と一部重畳して設けられた一導電型不純物領域と、該一導電型不純物領域と隣接し、少なくとも該一導電型不純物領域に達する深さに設けられたトレンチと、前記トレンチ内壁に設けた絶縁膜と、前記トレンチ内に埋設されたゲート電極と、前記トレンチに隣接する前記半導体層表面に設けられた一導電型のソース領域と、を具備することにより解決するものである。
【００２０】
第２に、一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成する工程と、前記一導電型半導体層にトレンチを形成する工程と、該トレンチに隣接して前記一導電型半導体層内に埋め込まれた一導電型不純物領域を形成する工程と、前記一導電型半導体層の表面に逆導電型のチャネル層を形成する工程と、少なくとも前記トレンチ内壁に絶縁膜を形成する工程と、前記トレンチ内にゲート電極を形成する工程と、前記トレンチに隣接する前記半導体層表面に一導電型のソース領域を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００２１】
第１に、チャネル層のテール領域を補償する一導電型不純物領域により、トレンチとチャネル層が接する深さを実効チャネル領域の深さと同等にできる。これにより例えば、トレンチ深さやチャネル層深さが従来と同等であっても、チャネル長を従来より短縮できる。従って、オン抵抗の低減が図れる。
【００２２】
第２に、トレンチはその底部が少なくとも埋め込みｎ型不純物領域に達する深さに設ければよい。つまりトレンチはチャネル層を貫通する必要はなく、チャネル層が従来と同等の深さの場合、トレンチ深さを浅くできる。
【００２３】
つまり、ゲート電極深さ（ゲート長）を短縮できるので、ゲート電極と半導体によるＭＯＳ構造の面積を低減でき、例えばゲート−ソース間容量Ｃｇｓを低減できる。つまり、チャネル層などの設計パラメータを変更することなく、ＭＯＳＦＥＴの低容量化が図れる。更に、ゲート−ソース間容量Ｃｇｓ＋ゲート−ドレイン間容量Ｃｇｄで近似的に表わされる入力容量Ｃｉｓｓを低減でき、スイッチング特性が向上する。
【００２４】
不純物のイオン注入及び拡散により形成したチャネル層は、テール領域が発生し、実効チャネル領域の深さに対してチャネル層が必要以上に深くなる要因となっていた。しかし本実施形態によれば実質的に特性に影響しないテール領域を補償できる。つまり、チャネル層が従来と同等であればチャネル長を、実効チャネル領域深さと同等にできるのでオン抵抗を低減できる。またトレンチを浅くすることにより低容量化が図れる。
【００２５】
第３に、チャネル層および一導電型不純物領域はイオン注入により形成できるので、これらをエピタキシャル層で形成する場合と比較してコストを低減できる。
【００２６】
一導電型不純物領域は、全面にイオン注入できる。つまり、１回のイオン注入工程が追加にはなるが新たなマスクは不要であるので、製造工程を複雑にすることなく実施できる。
【００２７】
あるいは、マスクにより一導電型不純物領域を所望の領域に選択的に形成してもよい。これにより、一導電型不純物領域をトレンチに隣接する領域のみに形成できる。本実施形態の一導電型不純物領域は、チャネル長と実効チャネル領域の深さを同等にするものであり、少なくともトレンチに隣接した領域に設ければ十分である。従って工程は複雑になるが、選択的に一導電型不純物領域を設けることにより、耐圧に及ぼす影響を極めて少なくできる。
【００２８】
第４に、テール領域を補償する一導電型不純物領域は、チャネル層形成前に形成する。従ってチャネル層（実効チャネル領域）の不純物濃度プロファイルに影響を与えずに、チャネル長を実効チャネル領域の深さに近づけることができる。
【発明を実施するための最良の形態】
【００２９】
本発明の実施の形態を、ｎチャネル型のトレンチ構造のＭＯＳＦＥＴを例に図１から図１３を参照して説明する。  
【００３０】
図１は、ＭＯＳＦＥＴの構造を示す断面図である。
【００３１】
ＭＯＳＦＥＴは、半導体基板１と、半導体層２と、トレンチ７と、チャネル層４と、ゲート電極１３と、ソース領域１５と、一導電型不純物領域３とを有する。
【００３２】
ｎ＋型シリコン半導体基板１の上にｎ−型半導体層２を積層するなどした基板１０によりドレイン領域Ｄを設ける。ｎ−型半導体層２は、例えばｎ＋型シリコン半導体基板１上にエピタキシャル成長により形成されたエピタキシャル層である。ｎ−型半導体層２表面にはｐ型のチャネル層４が設けられる。
【００３３】
チャネル層４はイオン注入により設けられ、所定の特性を得るための値以上の不純物濃度を有する実効チャネル領域４ｓと、不純物濃度が実効チャネル領域４ｓより低いテール領域４ｔを有する。実効チャネル領域４ｓの不純物濃度とは、例えば１Ｅ１６ｃｍ−３〜１Ｅ１７ｃｍ−３程度である。また本実施形態ではトレンチ７に沿った実効チャネル領域４ｓの不純物の極性が反転し、チャネルが形成される。
【００３４】
一方、テール領域４ｔは、チャネル層４底部付近で、不純物濃度が実効チャネル領域４ｓより低く、特性にほとんど影響を及ぼさない領域である。
【００３５】
トレンチ７はチャネル層４に設けられる。トレンチ７の内壁はゲート酸化膜１１で被膜され、トレンチ７に充填されたポリシリコンよりなるゲート電極１３が設けられる。
【００３６】
トレンチ７に隣接したチャネル層４表面にはｎ＋型のソース領域１５が設けられ、隣り合う２つのソース領域１５間のチャネル層４表面にはｐ＋型のボディ領域１４が配置される。これによりゲート電極１３に印加時にはソース領域１５からトレンチ７に沿ってチャネル（図示せず）が形成される。ゲート電極１３上は層間絶縁膜１６で覆い、層間絶縁膜１６間はソース電極１８とのコンタクトホールＣＨとなる。コンタクトホールＣＨから露出したソース領域１５およびボディ領域１４には、バリアメタル層（不図示）を介して、アルミニウム合金などにより形成されたソース電極１８が電気的に接続する。
【００３７】
本実施形態では、少なくともトレンチ７周囲のチャネル層４底部付近に、一導電型不純物領域３を設ける。一導電型不純物領域３は、チャネル層４とｎ−型半導体層２の境界に埋め込まれたｎ型の不純物領域であり、以下埋め込みｎ型不純物領域３と称する。トレンチ７は埋め込みｎ型不純物領域３と接し、少なくとも埋め込みｎ型不純物領域３に達する深さに設けられる。
【００３８】
図２は、ｎ型不純物領域３を説明する図であり、図２（Ａ）は図１の一部拡大図である。図２（Ｂ）は本実施形態のＭＯＳＦＥＴのソース領域１５、チャネル層４、埋め込みｎ型不純物領域３、ｎ−型半導体層２、半導体基板１の不純物濃度プロファイルを示す図であり、縦軸が不純物濃度、横軸が半導体層表面からの深さである。また実線が本実施形態の場合であり、点線が従来（図１６）の場合である。
【００３９】
図２（Ａ）の如く本実施形態では、半導体層２表面に設けられ、表面からｎ−型半導体層２までの領域がチャネル層４であり、実効チャネル領域４ｓはソース領域１５の下端から一導電型不純物領域３の上端までの領域とする。テール領域４ｔは、実効チャネル領域４ｓの下端からｎ−型半導体層２までの領域とする。
【００４０】
そして、トレンチ７と隣接する埋め込みｎ型不純物領域３を設ける。図２（Ａ）においては埋め込みｎ型不純物領域３は全面に設けられているが、少なくともトレンチ７の周囲に設けられていれば良く、これについては後述する。また、埋め込みｎ型不純物領域３は、一例としてドーズ量２．４Ｅ１２ｉｏｎｓ／ｃｍ２、加速エネルギー８００ＫｅＶでイオン注入されたイオン注入領域であり、注入後の不純物濃度は、ｎ−型半導体層２より高くチャネル層４（より具体的には実効チャネル領域４ｓ）より低い。
【００４１】
ここで、本実施形態において、テール領域４ｔはｐ型のチャネル層４の一部として説明する。しかし本実施形態のＭＯＳＦＥＴの最終構造においてテール領域４ｔは実質的には存在せず、実効チャネル領域４ｓの下方には埋め込みｎ型不純物領域３が設けられる。従って、テール領域４ｔに相当する領域は、実際は（ＭＯＳＦＥＴの最終構造では）ｎ型領域となっている。
【００４２】
図２（Ｂ）を参照し、チャネル層４は、ｎ−型エピタキシャル層２表面に不純物を注入し、長時間の熱処理により不純物を拡散して設けられる。つまり、ｐ型のチャネル層４としては、ＭＯＳＦＥＴの特性上チャネル層４に要求される所定の不純物濃度を有する実効チャネル領域４ｓと、不純物濃度が低く特性にほとんど影響を及ぼさないテール領域４ｔを有する。一例として実効チャネル領域４ｓは、例えば１Ｅ１６ｃｍ−３〜１Ｅ１７ｃｍ−３程度の不純物濃度であり、テール領域４ｔは実効チャネル領域４ｓより低い不純物濃度である。すなわち、ｐ型の拡散領域である本願のチャネル層４部分は、従来のチャネル層２４と同様（点線）の不純物濃度プロファイルとなる。
【００４３】
ＭＯＳＦＥＴの特性上チャネル層４に要求される所定の不純物濃度とは、チャネル層４のリーク電流を抑制して動作するために必要な不純物濃度である。チャネル層４の不純物濃度プロファイルの平均投影飛程（ピーク）の濃度は、例えば１Ｅ１７ｃｍ−３程度である。
【００４４】
埋め込みｎ型不純物領域３の不純物濃度プロファイルの平均投影飛程は、チャネル層４とｎ−型半導体層２の境界付近に位置し、より具体的にはチャネル層４のテール領域４ｔに位置する。また、埋め込みｎ型不純物領域３の不純物濃度プロファイルのピーク濃度は、１Ｅ１５ｃｍ−３以上であり、例えば１Ｅ１６ｃｍ−３〜１Ｅ１７ｃｍ−３程度である。
【００４５】
埋め込みｎ型不純物領域３は、ｐ型のテール領域４ｔと逆導電型の不純物領域である。そして、ｐ型のテール領域４ｔに重畳するようにそれより高濃度の逆導電型（ｎ型）の不純物をイオン注入する。
【００４６】
尚、詳細は後述するが、本実施形態では埋め込みｎ型不純物領域３を形成した後、チャネル層４を形成する。つまり、製造工程順は異なるが、結果的にはテール領域４ｔにｎ型不純物がカウンタードープされたこととなり、テール領域４ｔに相当する領域はｎ型領域となる。
【００４７】
このようにテール領域４ｔは埋め込みｎ型不純物領域３により補償され、実質的に存在しないこととなる。
【００４８】
従って、トレンチ７（ゲート電極１３）の深さは、少なくとも埋め込みｎ型不純物領域３に達していればチャネルが形成できる。
【００４９】
つまり図２（Ａ）を参照し、ゲート電極１３に、所定のゲート電圧が印加されると細破線の如くトレンチ７に沿ったチャネル層４にチャネルＣが形成される。具体的には、ソース領域１５の下端から埋め込みｎ型不純物領域３までの実効チャネル領域４ｓにチャネルＣが形成され、実質的に存在しないテール領域４ｔにはチャネルが形成されない。つまり、チャネル層４の不純物濃度および深さが従来と同等であっても、チャネル層４の不純物が極性反転して形成されるチャネルＣの長さ（以下チャネル長Ｘｃ）は、実質的に実効チャネル領域４ｓの深さと同等となる。従来では、チャネル長Ｘｃはチャネル層２４の深さと同等であったが、本実施形態によれば従来よりチャネル長Ｘｃを短くできる。
【００５０】
図２（Ｂ）を参照し、更に説明する。従来の構造（破線）では、実効チャネル領域２４ｓとテール領域２４ｔにチャネルＣ’（図１６参照）が形成される。従って、図２（Ｂ）の如くチャネル長Ｘｃ’は約０．７μｍである。一方、本実施形態（実線）では、埋め込みｎ型不純物領域によりテール領域４ｔが補償され、実効チャネル領域４ｓのみにチャネルＣが形成される。従って、チャネル長Ｘｃは約０．６μｍとなる。つまり上記の注入条件の場合、本実施形態は従来構造よりチャネル長Ｘｃを０．１μｍ短縮することができる。
【００５１】
これにより、チャネル長Ｘｃが短くなることによりオン抵抗が低減する。  
【００５２】
また、トレンチ７はその底部が少なくとも埋め込みｎ型不純物領域３に達する深さに設ければよい。つまり本実施形態ではトレンチ７がチャネル層４を貫通する必要はなく、チャネル層４が従来と同等の深さの場合、従来構造よりトレンチ７深さを浅くできる。
【００５３】
例えば、埋め込みｎ型不純物領域３の上端に達する深さにトレンチ７を形成することにより、トレンチ７深さは例えば０．８μｍとなる。つまり、チャネル層２４を貫通して形成されていた従来構造のトレンチ２７（１μｍ）と比較してトレンチ７の深さを浅くできる。
【００５４】
これによりゲート電極１３と半導体によるＭＯＳ構造の面積を低減できる。従って例えばゲート−ソース間容量Ｃｇｓが低減し、ゲート−ソース間容量Ｃｇｓ＋ゲート−ドレイン容量Ｃｇｄで近似される入力容量Ｃｉｓｓが低減するため、スイッチング特性が向上する。
【００５５】
尚、上記の実効チャネル領域４ｓおよびテール領域４ｔの不純物濃度、埋め込みｎ型不純物領域３のイオン注入条件は一例である。一般的に実効チャネル領域は、ＭＯＳＦＥＴに要求される特性に応じて選択する。そして、テール領域の不純物濃度は、実効チャネル領域の不純物濃度により変化する。すなわち本実施形態では、ＭＯＳＦＥＴの特性に応じて実効チャネル領域４ｓの不純物濃度が適宜選択され、それより低い不純物濃度の領域がテール領域４ｔとなり、この領域を埋め込みｎ型不純物領域３で補償する。従って、埋め込みｎ型不純物領域３は、テール領域４ｔを補償できる不純物濃度および不純物濃度のピーク位置が得られる条件が適宜選択され、イオン注入される。
【００５６】
図３を参照し、本発明の第２の実施形態を説明する。第２の実施形態は、チャネルＣの形成領域に選択的に埋め込みｎ型不純物領域を設ける場合である。
【００５７】
埋め込みｎ型領域３は、テール領域４ｔを補償し、チャネル長Ｘｃを実効チャネル領域４ｓの深さと同等にするために設けられる。従って、図３の破線の如くチャネルＣが形成される場合、埋め込みｎ型不純物領域３はチャネルＣの幅Ｗｃと同等の幅で、トレンチ７の周囲に選択的に設けられれば十分である。
【００５８】
埋め込みｎ型不純物領域３を選択的に設けることで、新たなマスクが１枚増加するが、耐圧に及ぼす影響を極めて少なくできる。
【００５９】
図４から図１１を参照し、第１の実施形態のｎチャネル型ＭＯＳＦＥＴの製造方法の一例を示す。
【００６０】
第１工程（図４参照）：一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成する工程。
【００６１】
まず、ｎ＋型シリコン半導体基板１にｎ−型半導体層２を積層するなどした基板１０を準備し、ドレイン領域Ｄを形成する。ｎ−型半導体層２は、例えばｎ＋型シリコン半導体基板１上にエピタキシャル成長により形成されたエピタキシャル層であり、不純物濃度は、例えば１Ｅ１９ｃｍ−３程度の低濃度層である。
【００６２】
第２工程（図５参照）：一導電型半導体層にトレンチを形成する工程。
【００６３】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜（不図示）を生成し、レジスト膜によるマスクをトレンチ開口部となる部分を除いてかける。ＣＶＤ酸化膜をドライエッチングして部分的に除去し、ｎ−型半導体層２が露出したトレンチ開口部を形成する。
【００６４】
更に、ＣＶＤ酸化膜をマスクとしてトレンチ開口部のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、トレンチ７を形成する。トレンチ７深さは後の工程で形成される埋め込みｎ型不純物領域に少なくとも達する深さを適宜選択する。一例として１．０μｍ程度とする。
【００６５】
第３工程（図６参照）：トレンチに隣接して一導電型半導体層内に埋め込まれた一導電型不純物領域を形成する工程。
【００６６】
マスクとなったＣＶＤ酸化膜を除去し、全面に、ｎ型不純物（例えばリン（Ｐ））をイオン注入し、後の工程で形成されるチャネル層の底部付近と重畳するように埋め込みｎ型不純物領域３を形成する。注入条件は、例えばドーズ量２．４Ｅ１２ｉｏｎｓ／ｃｍ２であり、加速エネルギー８００ＫｅＶである。これにより、埋め込みｎ型不純物領域３の不純物濃度プロファイルのピーク濃度は１Ｅ１５ｃｍ−３以上となる。より具体的には１Ｅ１６ｃｍ−３〜１Ｅ１７ｃｍ−３程度である。また埋め込みｎ型不純物領域３は、その平均投影飛程が基板１０表面から例えば０．９μｍ程度の深さに形成される。トレンチ７の底部は少なくとも埋め込みｎ型不純物領域３に達する深さに位置する。このように、埋め込みｎ型不純物領域３は、全面にイオン注入すればよく、新たなマスクは不要である。
【００６７】
尚、上述の如くこの条件は一例であり、ＭＯＳＦＥＴに要求される実効チャネル領域の不純物濃度や、チャネル長に応じて所望のイオン注入条件が選択される。
【００６８】
第４工程（図７参照）：一導電型半導体層の表面に逆導電型のチャネル層を形成する工程。
【００６９】
表面に酸化膜（不図示）を形成した後、チャネル層の形成領域の酸化膜をエッチングして基板１０表面を露出する。この酸化膜をマスクとして全面に例えばドーズ量１．０Ｅ１２〜１．０Ｅ１３ｉｏｎｓ・ｃｍ-２、加速エネルギー５０ＫｅＶ程度でボロン等を注入した後、熱処理により拡散してｐ型のチャネル層４を形成する。
【００７０】
ｐ型不純物が拡散されるチャネル層４深さは、基板１０表面から約０．９μｍ程度である。また例えば、チャネル層４に要求される不純物濃度は、１Ｅ１６ｃｍ−３〜１Ｅ１７ｃｍ−３程度の不純物濃度とし、実効チャネル領域４ｓの深さは、基板１０表面から０．８μｍ程度とする。
【００７１】
チャネル層４はイオン注入および拡散で形成した領域であるため、実効チャネル領域４ｓの下方（基板１０表面からの深さが約０．８μｍより深い領域）に実効チャネル領域４ｓより低い不純物濃度のテール領域４ｔが形成される。しかし本実施形態では、前の工程において形成された埋め込みｎ型不純物領域３の不純物濃度プロファイルのピークがチャネル層４とｎ−型半導体層２の境界付近に位置し、埋め込みｎ型不純物領域３はテール領域４ｔと重畳する。
【００７２】
より具体的には、平均投影飛程が基板１０表面から例えば０．９μｍ程度の深さの埋め込みｎ型領域３が設けられている。つまり、低濃度のｐ型のテール領域４ｔに対してそれより高濃度のｎ型不純物がカウンタードープされたことと同等となる。これによりテール領域４ｔは埋め込みｎ型領域３により補償され、実質的には存在しない領域となる。
【００７３】
ここで、埋め込みｎ型領域３は、チャネル層４形成前にイオン注入される。従って、埋め込みｎ型不純物領域３は、実効チャネル領域４ｓの不純物濃度プロファイルに影響を与えることはない。
【００７４】
第５工程（図８参照）：少なくともトレンチ内壁に絶縁膜を形成する工程。
【００７５】
チャネル層４を形成したマスクを除去し、ダミー酸化をしてトレンチ７内壁とチャネル層４表面にダミー酸化膜（不図示）を形成し、ドライエッチングの際のエッチングダメージを除去する。このダミー酸化で形成されたダミー酸化膜をフッ酸などの酸化膜エッチャントにより除去する。
【００７６】
これにより安定したゲート酸化膜を形成することができる。また高温で熱酸化することによりトレンチ７開口部に丸みをつけ、トレンチ７開口部での電界集中を避ける効果もある。その後、ゲート酸化膜１１を形成する。すなわち、全面を熱酸化（１０００℃程度）してゲート酸化膜１１を閾値に応じて例えば厚み約数百Åに形成する。
【００７７】
第６工程（図９参照）：トレンチ内にゲート電極を形成する工程。
【００７８】
更に、全面にノンドープのポリシリコン層を堆積し、例えばリン（Ｐ）を高濃度に注入・拡散して高導電率化を図る。全面に堆積したポリシリコン層をマスクなしでドライエッチして、トレンチ７に埋設したゲート電極１３を形成する。尚、不純物がドープされたポリシリコンを全面に堆積後、エッチバックしてトレンチ７にゲート電極１３を埋設してもよい。
【００７９】
第７工程（図１０参照）：トレンチに隣接する半導体層表面に一導電型のソース領域を形成する工程。
【００８０】
レジスト膜によるマスクによりボディ領域の形成領域に選択的にボロン（Ｂ）等のｐ型不純物を注入エネルギー５０ＫｅＶ、ドーズ量１０１５ｉｏｎｓ・ｃｍ−２台程度でイオン注入し、ｐ＋型不純物領域１４’を形成した後、レジスト膜を除去する（図１０（Ａ））。
【００８１】
更に、新たなレジスト膜でソース領域の形成領域およびゲート電極１３を露出する様にマスクして、ヒ素（Ａｓ）等のｎ型不純物を注入エネルギー５０ＫｅＶ、ドーズ量５Ｅ１５ｉｏｎｓ・ｃｍ−２程度でイオン注入し、ｎ＋型不純物領域１５’を形成する（図１０（Ｂ））。
【００８２】
その後、図１０（Ｃ）のごとく全面に、層間絶縁膜となるＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの絶縁膜１６’をＣＶＤ法により堆積する。この成膜時の熱処理（１０００℃未満、６０分程度）により、ｐ＋型不純物領域１４’およびｎ＋型不純物領域１５’を拡散してトレンチ７に隣接するチャネル層４表面にソース領域１５を形成する。同時に、ソース領域１５間に位置するボディ領域１４を形成する。
【００８３】
なお、本実施形態ではｐ＋型不純物領域１４’形成後、ｎ＋型不純物領域１５’を形成しているが、ｎ＋型不純物領域１５’を形成後、ｐ＋型不純物領域１４’を形成してもよい。
【００８４】
これにより本実施形態のチャネルＣは、ｎ型のソース領域１５の下端から埋め込みｎ型領域３までの実効チャネル領域４ｓに形成される（図２（Ａ）参照）。従って、チャネル長Ｘｃは実効チャネル領域４ｓの長さと同等となる。
【００８５】
第８工程（図１１参照）：金属配線層を形成する工程。
【００８６】
レジスト膜をマスクにして絶縁膜１６’をエッチングし、少なくともゲート電極１３上に層間絶縁膜１６を残すと共に、ソース領域１５およびボディ領域１４が露出したコンタクトホールＣＨを形成する。
【００８７】
その後シリコンノジュールを抑制し、また、スパイク（金属とシリコン基板との相互拡散）を防止するために、チタン系の材料によるバリアメタル層（不図示）を形成する。
【００８８】
そして全面に例えばアルミニウム合金を５０００Å程度の膜厚にスパッタし金属配線層を形成する。その後、金属とシリコン表面を安定させるために、合金化熱処理を行う。この熱処理は、水素含有ガス中で、３００〜５００℃（例えば４００℃程度）の温度で３０分程度行い、金属膜内の結晶ひずみを除去し、界面を安定化させる。金属配線層はソース電極１８およびゲートパッド電極（不図示）など所定の形状にパターニングされる。ソース電極１８は、コンタクトホールＣＨを介してソース領域１５およびボディ領域１４と電気的に接続する。これにより、図１に示す最終構造を得る。
【００８９】
さらに図示はしないが、パッシベーション膜となるＳｉＮ等を設ける。その後更に、ダメージ除去のために３００〜５００℃（例えば４００℃）で３０分程度の熱処理を行う。
【００９０】
次に、図１２を参照し、本発明の第２の実施形態の製造方法について説明する。第２の実施形態は、図３の如く埋め込みｎ型不純物領域３を選択的に設ける場合であり、以下その製造方法を示す。尚、第１の実施形態の製造方法と重複する箇所は、説明を省略する。
【００９１】
この場合、第３工程（図６参照）の一導電型不純物領域の形成工程が異なる。すなわち、図１２（Ａ）の如く、トレンチ７形成のマスクとなったＣＶＤ酸化膜を除去し、酸化膜により新たなマスク５を形成する。マスクは、トレンチ７周囲のチャネルの形成領域が露出するように設ける。
【００９２】
図１２（Ｂ）の如く、全面に、ｎ型不純物（例えばリン（Ｐ））をイオン注入し、後の工程で形成されるチャネル層の底部付近に埋め込みｎ型不純物領域３を形成する。イオン注入条件は、例えばドーズ量２．４Ｅ１２ｉｏｎｓ・ｃｍ−２であり、加速エネルギー８００ＫｅＶである。トレンチ７の底部は少なくとも埋め込みｎ型不純物領域３に達する深さに位置する。その後、マスク５を除去する。
【００９３】
これによりチャネルが形成される領域のテール領域４ｔを選択的に補償する、埋め込みｎ型不純物領域３が形成される。
【００９４】
尚、図１３の如く、埋め込みｎ型不純物領域３とトレンチ７は形成工程の順序を入れ替えてもよい。
【００９５】
すなわち第１の実施形態の製造方法の第１工程でドレイン領域Ｄを形成した後、図１３（Ａ）の如く、第２工程において、全面に、ｎ型不純物（例えばボロン（Ｂ））をイオン注入し、後の工程で形成されるチャネル層の底部付近に埋め込みｎ型不純物領域３を形成する。注入条件は、例えばドーズ量２．４Ｅ１２ｉｏｎｓ・ｃｍ−２であり、加速エネルギー８００ＫｅＶである。埋め込みｎ型不純物領域３は、全面にイオン注入すればよく、新たなマスクは不要である。また、第２実施形態の如く、マスクを設けてトレンチの周囲に選択的に配置されるように埋め込みｎ型不純物領域３を形成してもよい。
【００９６】
次に、図１３（Ｂ）の如く、第３工程においてトレンチ７を形成する。トレンチ７は、トレンチ開口部を設けたＣＶＤ酸化膜をマスクとして基板１０をエッチングし、少なくとも埋め込みｎ型不純物領域３に達する深さに形成する。その後、第１の実施形態の製造方法の第４工程と同様にチャネル層４を形成し、第５工程〜第８工程を経て最終構造を得る。
【００９７】
尚上記の製造方法は、トレンチ深さが従来と同等の場合を例に説明したが、トレンチ７は、少なくとも埋め込みｎ型不純物領域３に達する深さに形成すればよい。例えば、埋め込みｎ型不純物領域３の上端に達する深さに形成することにより、トレンチ７深さは例えば０．８μｍとなり、従来構造と比較してゲート電極１３深さを浅くでき、低容量化が図れる。
【００９８】
以上、本発明の実施の形態ではｎチャネル型のＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであっても同様に実施できる。またこれに限らず、上記のＭＯＳＦＥＴの一導電型半導体基板１の下層に逆導電型半導体層を設けた絶縁ゲート型バイポーラトランジスタ（Insulated  Gate  Bipolar  Transistor：ＩＧＢＴ）をはじめ絶縁ゲート型の半導体素子であれば同様に実施でき同様の効果が得られる。
【図面の簡単な説明】
【００９９】
【図１】本発明の第１の実施形態の半導体装置を説明する断面図である。
【図２】本発明の第１の実施形態の半導体装置を説明する（Ａ）断面図、（Ｂ）不純物濃度プロファイルである。
【図３】本発明の第２の実施形態の半導体装置を説明する断面図である。
【図４】本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。
【図５】本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。
【図６】本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。
【図７】本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。
【図８】本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。
【図９】本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。
【図１０】本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。
【図１１】本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。
【図１２】本発明の第２の実施形態の半導体装置の製造方法を説明する断面図である。
【図１３】本発明の他の実施形態の半導体装置の製造方法を説明する断面図である。
【図１４】従来の半導体装置を説明する断面図である。
【図１５】従来の半導体装置の製造方法を説明する断面図である。
【図１６】従来の半導体装置を説明する（Ａ）断面図、（Ｂ）不純物濃度プロファイルである。
【符号の説明】
【０１００】
１    ｎ＋型半導体基板
２    ｎ−型半導体層
３    埋め込みｎ型不純物領域
４    チャネル層
４ｓ  実効チャネル領域
４ｔ  テール領域
５    マスク
７    トレンチ
１０  基板
１１  ゲート酸化膜
１３  ゲート電極
１４  ボディ領域
１５  ソース領域
１６  層間絶縁膜
１８  ソース電極
２１  ｎ＋半導体基板
２２  ｎ−型エピタキシャル層（ドレイン領域）
２４  チャネル層
２４ｓ  実効チャネル領域
２４ｔ  テール領域  
２７  トレンチ
３１  ゲート酸化膜
３３  ゲート電極
３４  ボディ領域
３５  ソース領域
３６  層間絶縁膜
３８  ソース電極
Ｃ、Ｃ’      チャネル
Ｘｃ、Ｘｃ’    チャネル長
Ｗｃ    チャネル幅  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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