(57)【要約】【課題】画像符号化装置および画像復号装置において、演算ハードウエアの規模を削減する。【解決手段】Ｈ．２６４／ＡＶＣに基づいた画像符号化装置および画像復号装置において、フレーム間予測処理における輝度１６×１６画素ブロックの１／４精度予測画素の生成演算およびフレーム内予測処理における予測画素ブロックの生成演算に所要とする演算器の構成を予測モードに対応して切り替えることができる加算器アレイ部１１４を備え、フレーム内予測処理とフレーム間予測処理とで加算器アレイ部１１４を共用する。【選択図】図１２
2007201880.tif 000002
【特許請求の範囲】
【請求項１】
単一のフレーム画像を用いて画像の符号化を行うフレーム内予測符号化手段と、複数のフレーム画像を用いて画像の符号化を行うフレーム間予測符号化手段とを備える画像符号化装置であって、
２画素の平均値を算出する複数の２画素入力の加算平均器と、予測画素ブロックを生成する際の演算パターンに応じて各２画素入力の加算平均器の入出力の接続経路を切り替えるセレクタスイッチとを有し、前記演算パターンに応じて、前記フレーム内予測符号化手段における予測画素ブロックを生成するための演算、および前記フレーム間予測符号化手段における予測画素ブロックを生成するために整数精度の動き予測画素から小数精度の動き予測画素を生成するための演算を行う加算器アレイを備えることを特徴とする画像符号化装置。
【請求項２】
単一のフレーム画像を用いて画像の符号化を行うフレーム内予測符号化手段と、複数のフレーム画像を用いて画像の符号化を行うフレーム間予測符号化手段とを備える画像符号化装置であって、
２画素の平均値を算出する複数の２画素入力の加算平均器を有し、前記フレーム内予測符号化手段における予測画素ブロックの種類および予測パターンに応じて複数の前記２画素入力の加算平均器の使用個数および接続構成を変更し、前記フレーム内予測符号化手段におけるフレーム内の予測画素ブロックを生成するための演算を行う演算手段を備えることを特徴とする画像符号化装置。
【請求項３】
単一のフレーム画像を用いて画像の符号化を行うフレーム内予測符号化手段と、複数のフレーム画像を用いて画像の符号化を行うフレーム間予測符号化手段とを備える画像符号化装置であって、
前記フレーム間予測符号化手段における予測画素ブロックを生成するために整数精度の動き予測画素から小数精度の動き予測画素を生成するための演算を行う２画素入力の加算平均器を、少なくとも前記フレーム間予測符号化手段で用いる予測画素ブロックの画素数に相当する数だけ備える演算手段を有することを特徴とする画像符号化装置。
【請求項４】
単一のフレーム画像を用いて画像の符号化を行うフレーム内予測符号化手段と、複数のフレーム画像を用いて画像の符号化を行うフレーム間予測符号化手段とを備える画像符号化装置で符号化された画像を復号する画像復号装置であり、前記フレーム内予測符号化手段で生成された符号化データを復号するフレーム内復号手段と、前記フレーム間予測符号化手段で生成された符号化データを復号するフレーム間復号手段とを備える画像復号装置であって、
２画素の平均値を算出する複数の２画素入力の加算平均器と、予測画素ブロックを生成する際の演算パターンに応じて各２画素入力の加算平均器の入出力の接続経路を切り替えるセレクタスイッチとを有し、前記演算パターンに応じて、前記フレーム内復号手段における予測画素ブロックを生成するための演算、および前記フレーム間復号手段における予測画素ブロックを生成するために整数精度の動き予測画素から小数精度の動き予測画素を生成するための演算を行う加算器アレイを備えることを特徴とする画像復号装置。
【請求項５】
単一のフレーム画像を用いて画像の符号化を行うフレーム内予測符号化手段と、複数のフレーム画像を用いて画像の符号化を行うフレーム間予測符号化手段とを備える画像符号化装置で符号化された画像を復号する画像復号装置であり、前記フレーム内予測符号化手段で生成された符号化データを復号するフレーム内復号手段と、前記フレーム間予測符号化手段で生成された符号化データを復号するフレーム間復号手段とを備える画像復号装置であって、
２画素の平均値を算出する複数の２画素入力の加算平均器を有し、前記フレーム内復号手段における予測画素ブロックの種類および予測パターンに応じて複数の前記２画素入力の加算平均器の使用個数および接続構成を変更し、前記フレーム内復号手段におけるフレーム内の予測画素ブロックを生成するための演算を行う演算手段を備えることを特徴とする画像復号装置。
【請求項６】
単一のフレーム画像を用いて画像の符号化を行うフレーム内予測符号化手段と、複数のフレーム画像を用いて画像の符号化を行うフレーム間予測符号化手段とを備える画像符号化装置で符号化された画像を復号する画像復号装置であり、前記フレーム内予測符号化手段で生成された符号化データを復号するフレーム内復号手段と、前記フレーム間予測符号化手段で生成された符号化データを復号するフレーム間復号手段とを備える画像復号装置であって、
前記フレーム間復号手段における予測画素ブロックを生成するために整数精度の動き予測画素から小数精度の動き予測画素を生成するための演算を行う２画素入力の加算平均器を、少なくとも前記フレーム間復号手段で用いる予測画素ブロックの画素数に相当する数だけ備える演算手段を有することを特徴とする画像復号装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像の相関を利用する予測符号化方式を用いた画像符号化装置および画像復号装置に関する。
【背景技術】
【０００２】
現在、画像信号の予測符号化方式としてＭＰＥＧ（Moving Picture Experts Group）およびＨ．２６Ｘ等の標準化方式などが知られている。これらの方式におけるフレーム間の予測符号化の基本原理は、ＭＰＥＧ１、ＭＰＥＧ２と同様であり、図１５に示すように、対象フレーム中の対象ブロック１０に対応する予測ブロック１１，１２を、それぞれ整数精度の動きベクトルＭＶｉ、小数精度の動きベクトルＭＶｄによって参照フレーム中に求め、画像の冗長成分を除いて圧縮する。
【０００３】
なお、Ｈ．２６４／ＡＶＣ（Advanced Video Coding）方式では、予測画素ブロックの大きさについて、図１６に示すように、１６×１６画素、８×１６画素、１６×８画素、８×８画素、４×８画素、８×４画素、４×４画素の７種類のブロックサイズが用意され、選択が可能である。
【０００４】
動き検出の精度は、例えば輝度については、ＭＰＥＧ１、ＭＰＥＧ２では１／２画素精度であり、Ｈ．２６４／ＡＶＣでは１／４画素精度である。従来、これら小数精度（１／２画素精度、１／４画素精度）以下の動き補償用の予測画素の生成には、それぞれ対称の係数値を持つ６タップの補間フィルタあるいは２タップの平均値フィルタ用いられている（例えば、特許文献１参照）。
【０００５】
さらに、Ｈ．２６４／ＡＶＣ画像符号化方式においては、フレーム間の予測符号化に加えてフレーム内の予測符号化が用意されており、符号化処理において双方の予測符号化モードを選択することが可能である。
【０００６】
フレーム内の予測符号化は、基本的に画素ブロック単位で隣接する画素ブロックの画素を参照し、複数の予測方向に対応して参照画素をもとに内挿あるいは演算をしてフレーム内の予測画素ブロックを生成する。
【０００７】
ここで、Ｈ．２６４／ＡＶＣに基づいた従来の画像符号化装置を、図１７を参照して説明する。図１７に示すように、Ｈ．２６４／ＡＶＣの画像符号化装置は、演算器１０１、直交変換部１０２、量子化部１０３、可変長符号化部１０４、逆量子化部１０５、逆直交変換部１０６、演算器１０７、デブロックフィルタ１０８、参照フレームメモリ１０９、動き検出部１１０、動き補償部１１１、画面内符号化部１１２、スイッチ１１３を備える。
【０００８】
フレーム内予測符号化、すなわち単一のフレームを用いてする符号化が行われる画像に関しては、入力画像は演算器１０１と画面内符号化部１１２とに入力され、画面内符号化部１１２により生成される画素値はスイッチ１１３のポート１１３ｂ−１１３ａを介して演算器１０１に供給される。演算器１０１では、入力画像と画面内符号化部１１２により生成される画素値との差分が求められ、得られた差分情報は直交変換部１０２に供給される。直交変換部１０２では、離散コサイン変換等の直交変換が施され、得られた変換係数が量子化部１０３に供給される。
【０００９】
量子化部１０３では、変換係数の量子化がなされ、生成された量子化データは、可変長符号化部１０４に供給される。そして、可変長符号化部１０４で量子化データに可変長符号化が施された後、符号化データとして出力される。
【００１０】
また、量子化部１０３で生成された量子化データは、逆量子化部１０５に供給されて逆量子化がなされ、その逆量子化のなされたデータは逆直交変換部１０６に供給されて逆直交変換が施され、復号画像情報となる。
【００１１】
逆直交変換部１０６で得られた復号画像情報は、演算器１０７に供給され、画面内符号化部１１２より供給される画素値が加算される。加算して得られる画像情報は、デブロックフィルタ１０８においてブロック歪の除去が行われた後、参照フレームメモリ１０９に蓄積される。画面内符号化部１１２において、当該ブロック／マクロブロックに対して適用されたフレーム内予測の予測モードに関する情報は、可変長符号化部１０４に供給され、画像圧縮情報におけるヘッダ情報の一部として符号化される。
【００１２】
一方、フレーム間予測符号化、すなわち複数のフレームの画像情報を用いて符号化が行われる画像に関しては、まず、符号化対象の画像の情報が動き検出部１１０に入力される。
【００１３】
動き検出部１１０では、参照フレームメモリ１０９を参照して動きベクトルを検出し、検出された動きベクトルは動き補償部１１１に供給される。動き補償部１１１では、動きベクトルを用いて動き補償処理が行われ、参照画像情報が生成される。
【００１４】
この参照画像情報は、スイッチ１１３のポート１１３ｃ−１１３ａを介して演算器１０１に供給される。演算器１０１では、入力画像情報と動き補償部１１１により生成される参照画像情報との差分が求められ、得られた差分情報は直交変換部１０２に供給される。動き検出部１１０は、動きベクトル情報を可変長符号化部１０４に供給し、可変長符号化部１０４において、動きベクトル情報は符号化され、画像圧縮情報におけるヘッダ部に挿入される。その他の処理はフレーム内予測符号化に関するものと同様である。
【００１５】
次に、Ｈ．２６４／ＡＶＣに基づいた従来の画像復号装置を、図１８を参照して説明する。図１８に示すように、Ｈ．２６４／ＡＶＣの画像復号装置は、可変長復号部２０１、逆量子化部２０２、逆直交変換部２０３、演算器２０４、画面内復号部２０５、スイッチ２０６、参照フレームメモリ２０７、動き補償部２０８、ベクトル復号部２０９を備える。
【００１６】
まず、入力情報（画像圧縮情報）は、可変長復号部２０１に入力される。可変長復号部２０１では、画像圧縮情報の可変長復号処理が行われ、量子化された変換係数が出力される。また、当該フレームがフレーム内予測符号化されたものである場合、可変長復号部２０１は、画像圧縮情報のヘッダ部に格納されたフレーム内予測の予測モード情報を画面内復号部２０５に供給する。当該フレームがフレーム間予測符号化されたものである場合、可変長復号部２０１は、画像圧縮情報のヘッダ部に格納された動きベクトル情報をベクトル復号部２０９に供給する。
【００１７】
可変長復号部２０１から出力される量子化された変換係数は、逆量子化部２０２に供給され、ここで変換係数として出力される。変換係数は、逆直交変換部２０３において、逆直交変換が施される。
【００１８】
当該フレームがフレーム内予測符号化されたものである場合には、画面内復号部２０５は、フレーム内予測の予測モード情報を復号し、この予測モード情報に基づいて予測画像を生成する。この予測画像は、スイッチ２０６のポート２０６ｂ−２０６ａを介して演算器２０４に供給される。そして、逆直交変換処理が施された画像情報と、画面内復号部２０５において生成された予測画像とが、演算器２０４において合成され、復号データとして出力される。
【００１９】
当該フレームがフレーム間予測符号化されたものである場合には、ベクトル復号部２０９は、動きベクトル情報を復号する。動き補償部２０８は、復号された動きベクトル情報、および参照フレームメモリ２０７に格納された画像情報を元に参照画像を生成する。この参照画像は、スイッチ２０６のポート２０６ｃ−２０６ａを介して演算器２０４に供給される。そして、動き補償部２０８で生成された参照画像と、逆直交変換部２０３の出力とが、演算器２０４において合成され、復号データとして出力される。その他の処理はフレーム内予測符号化されたフレームに関するものと同様である。
【００２０】
なお、Ｈ．２６４／ＡＶＣ画像符号化方式に関しては、非特許文献１に詳細が記載されている。
【特許文献１】特開２００４−９６７５７号公報
【非特許文献１】大久保榮監修、「Ｈ．２６４／ＡＶＣ教科書」、インプレス、２００４年８月１１日
【発明の開示】
【発明が解決しようとする課題】
【００２１】
上述のように、Ｈ．２６４／ＡＶＣ画像符号化方式の予測符号化は、フレーム間の予測符号化に加えフレーム内の予測符号化の処理を必要とするため、各々に対応した予測画素ブロックを生成するための演算処理回路が必要となり、画像符号化装置および画像復号装置における演算ハードウエアの規模が大きくなるという問題があった。
【００２２】
そこで本発明は、Ｈ．２６４／ＡＶＣ画像符号化方式、復号方式のようにフレーム内予測符号化、フレーム間予測符号化の処理をおこなう方式を用いた画像符号化装置および画像復号装置において、演算ハードウエアの規模を削減することを目的とする。
【課題を解決するための手段】
【００２３】
本発明の画像符号化装置は、単一のフレーム画像を用いて画像の符号化を行うフレーム内予測符号化手段と、複数のフレーム画像を用いて画像の符号化を行うフレーム間予測符号化手段とを備える画像符号化装置であって、２画素の平均値を算出する複数の２画素入力の加算平均器と、予測画素ブロックを生成する際の演算パターンに応じて各２画素入力の加算平均器の入出力の接続経路を切り替えるセレクタスイッチとを有し、前記演算パターンに応じて、前記フレーム内予測符号化手段における予測画素ブロックを生成するための演算、および前記フレーム間予測符号化手段における予測画素ブロックを生成するために整数精度の動き予測画素から小数精度の動き予測画素を生成するための演算を行う加算器アレイを備えることを特徴とする。
【００２４】
また、本発明の画像符号化装置は、単一のフレーム画像を用いて画像の符号化を行うフレーム内予測符号化手段と、複数のフレーム画像を用いて画像の符号化を行うフレーム間予測符号化手段とを備える画像符号化装置であって、２画素の平均値を算出する複数の２画素入力の加算平均器を有し、前記フレーム内予測符号化手段における予測画素ブロックの種類および予測パターンに応じて複数の前記２画素入力の加算平均器の使用個数および接続構成を変更し、前記フレーム内予測符号化手段におけるフレーム内の予測画素ブロックを生成するための演算を行う演算手段を備えることを特徴とする。
【００２５】
また、本発明の画像符号化装置は、単一のフレーム画像を用いて画像の符号化を行うフレーム内予測符号化手段と、複数のフレーム画像を用いて画像の符号化を行うフレーム間予測符号化手段とを備える画像符号化装置であって、前記フレーム間予測符号化手段における予測画素ブロックを生成するために整数精度の動き予測画素から小数精度の動き予測画素を生成するための演算を行う２画素入力の加算平均器を、少なくとも前記フレーム間予測符号化手段で用いる予測画素ブロックの画素数に相当する数だけ有する演算手段を備えることを特徴とする。
【００２６】
本発明の画像復号装置は、単一のフレーム画像を用いて画像の符号化を行うフレーム内予測符号化手段と、複数のフレーム画像を用いて画像の符号化を行うフレーム間予測符号化手段とを備える画像符号化装置で符号化された画像を復号する画像復号装置であり、前記フレーム内予測符号化手段で生成された符号化データを復号するフレーム内復号手段と、前記フレーム間予測符号化手段で生成された符号化データを復号するフレーム間復号手段とを備える画像復号装置であって、２画素の平均値を算出する複数の２画素入力の加算平均器と、予測画素ブロックを生成する際の演算パターンに応じて各２画素入力の加算平均器の入出力の接続経路を切り替えるセレクタスイッチとを有し、前記演算パターンに応じて、前記フレーム内復号手段における予測画素ブロックを生成するための演算、および前記フレーム間復号手段における予測画素ブロックを生成するために整数精度の動き予測画素から小数精度の動き予測画素を生成するための演算を行う加算器アレイを備えることを特徴とする。
【００２７】
また、本発明の画像復号装置は、単一のフレーム画像を用いて画像の符号化を行うフレーム内予測符号化手段と、複数のフレーム画像を用いて画像の符号化を行うフレーム間予測符号化手段とを備える画像符号化装置で符号化された画像を復号する画像復号装置であり、前記フレーム内予測符号化手段で生成された符号化データを復号するフレーム内復号手段と、前記フレーム間予測符号化手段で生成された符号化データを復号するフレーム間復号手段とを備える画像復号装置であって、２画素の平均値を算出する複数の２画素入力の加算平均器を有し、前記フレーム内復号手段における予測画素ブロックの種類および予測パターンに応じて複数の前記２画素入力の加算平均器の使用個数および接続構成を変更し、前記フレーム内復号手段におけるフレーム内の予測画素ブロックを生成するための演算を行う演算手段を備えることを特徴とする。
【００２８】
また、本発明の画像復号装置は、単一のフレーム画像を用いて画像の符号化を行うフレーム内予測符号化手段と、複数のフレーム画像を用いて画像の符号化を行うフレーム間予測符号化手段とを備える画像符号化装置で符号化された画像を復号する画像復号装置であり、前記フレーム内予測符号化手段で生成された符号化データを復号するフレーム内復号手段と、前記フレーム間予測符号化手段で生成された符号化データを復号するフレーム間復号手段とを備える画像復号装置であって、前記フレーム間復号手段における予測画素ブロックを生成するために整数精度の動き予測画素から小数精度の動き予測画素を生成するための演算を行う２画素入力の加算平均器を、少なくとも前記フレーム間復号手段で用いる予測画素ブロックの画素数に相当する数だけ有する演算手段を備えることを特徴とする。
【発明の効果】
【００２９】
本発明の画像符号化装置によれば、演算パターンに応じて複数の２画素入力の加算平均器の入出力の接続経路を切り替え、演算パターンに応じて、フレーム内予測符号化における予測画素ブロックを生成するための演算、およびフレーム間予測符号化における予測画素ブロックを生成するために整数精度の動き予測画素から小数精度の動き予測画素を生成するための演算を行うので、フレーム内予測符号化とフレーム間予測符号化とで演算ハードウエアを共用でき、演算ハードウエアの規模を削減することができる。
【００３０】
また、本発明の画像復号装置によれば、演算パターンに応じて複数の２画素入力の加算平均器の入出力の接続経路を切り替え、演算パターンに応じて、フレーム内復号における予測画素ブロックを生成するための演算、およびフレーム間復号における予測画素ブロックを生成するために整数精度の動き予測画素から小数精度の動き予測画素を生成するための演算を行うので、フレーム内復号とフレーム間復号とで演算ハードウエアを共用でき、演算ハードウエアの規模を削減することができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の画像符号化装置および画像復号装置を実施するための最良の形態について、図面を参照して説明する。
【００３２】
最初に、Ｈ．２６４／ＡＶＣ画像符号化方式の動き補償フレーム間符号化および復号の動き補償における輝度成分の予測画像の生成処理方法について説明する。
【００３３】
図１に示すように、輝度成分は基本的に整数画素精度、１／２画素精度および１／４画素精度までの予測画像を生成可能であり、動き検出ができる。小数精度（１／２画素精度、１／４画素精度）の予測画素は、整数画素をもとに、以下の式により補間処理することによって求められる。
【００３４】
１／２画素精度の予測画素は、図１において、例えば水平方向の２つの整数画素Ｇ，Ｈの中間における画素ｂは、水平６タップフィルタ［係数：（１，−５，２０，２０，−５，１）／３２］により、整数画素Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊから、
ｂ＝（Ｅ−５Ｆ＋２０Ｇ＋２０Ｈ−５Ｉ＋Ｊ）／３２      （１ａ）
で求められる。
【００３５】
また、垂直方向の２つの整数画素の中間にある画素ｈは、垂直６タップフィルタにより整数画素Ａ，Ｃ，Ｇ，Ｍ，Ｒ，Ｔから、
ｈ＝（Ａ−５Ｃ＋２０Ｇ＋２０Ｍ−５Ｒ＋Ｔ）／３２      （２ａ）
で求められる。
【００３６】
さらに、水平垂直４つの整数画素の中間にある画素ｊは水平１／２精度画素ａａ，ｂｂ，ｂ，ｓ，ｇｇ，ｈｈを水平６タップフィルタにより生成した後、垂直６タップフィルタによって
ｊ＝（ａａ−５ｂｂ＋２０ｂ＋２０ｓ−５ｇｇ＋ｈｈ）／３２      （３ａ）
あるいは、垂直１／２精度画素ｃｃ，ｄｄ，ｈ，ｍ，ｅｅ，ｆｆを垂直６タップフィルタにより生成した後、水平６タップフィルタによって、
ｊ＝（ｃｃ−５ｄｄ＋２０ｈ＋２０ｍ−５ｅｅ＋ｆｆ）／３２      （４ａ）
で求められる。
【００３７】
次に、１／４画素精度の予測画素は、整数画素あるいは１／２画素精度の予測画素を用いて、平均値フィルタ（係数：（１／２，１／２））により生成される。図１において、画素ａ，ｃ，ｉ，ｋは、隣接する整数画素あるいは１／２予測画素から水平方向の平均値フィルタにより生成され、例えば画素ａは、
ａ＝（Ｇ＋ｂ）／２      （５ａ）
で求められる。
【００３８】
画素ｄ，ｆ，ｎ，ｑは、隣接する整数画素あるいは１／２予測画素から垂直方向の平均値フィルタにより生成され、例えば画素ｆは、
ｆ＝（ｂ＋ｊ）／２      （６ａ）
で求められる。
【００３９】
画素ｅ，ｇ，ｐ，ｒは、１／２予測画素から斜め方向の平均値フィルタにより生成され、例えば画素ｒは、
ｒ＝（ｍ＋ｓ）／２      （７ａ）
で求められる。
【００４０】
次に、フレーム内予測符号化および復号処理における予測画像の生成処理方法について説明する。フレーム内予測符号化および復号における予測画像の単位は、輝度信号において、基本的に４×４画素ブロック単位の予測符号化と、１６×１６画素ブロック単位の予測符号化との２つのモードが用意され、符号化処理時に選択される。
【００４１】
予測するための参照画素ブロックは、基本的に予測対象画素ブロックに隣接する画素ブロックである。
【００４２】
まず、４×４画素ブロック単位の予測について説明する。
【００４３】
図２に示すように、符号化対象ブロックＥ０とすると、４×４画素ブロック単位の予測で参照できるブロックは、ブロックＡ０（左）、Ｂ０（上）、Ｃ０（右上）、Ｄ０（左上）の４つのブロックであり、実際に予測に用いる画素は、この内の隣接する画素である、図３に示す画素Ａ１〜Ｍ１の１３個の画素となる。
【００４４】
また、４×４画素ブロック単位の予測には、図４（ａ）〜（ｉ）に示すモード０〜９の合計９つの予測モードが用意されており、最大で画素Ａ１〜Ｍ１の１３個の隣接画素を用いて、図４（ａ）〜（ｉ）に示す９パターンの４×４予測画素ブロックを生成することができる。各モードにおける予測画素の生成方法を、図３、図４を参照して以下に示す。
【００４５】
モード０においては、図４（ａ）に示すように、垂直方向に画素を予測し、予測画素ａ１〜ｐ１は、
ａ１＝ｅ１＝ｉ１＝ｍ１＝Ａ１      （１ｂ）
ｂ１＝ｆ１＝ｊ１＝ｎ１＝Ｂ１      （２ｂ）
ｃ１＝ｇ１＝ｋ１＝ｏ１＝Ｃ１      （３ｂ）
ｄ１＝ｈ１＝ｌ１＝ｐ１＝Ｄ１      （４ｂ）
で求められる。
【００４６】
モード１においては、図４（ｂ）に示すように、水平方向に画素を予測し、予測画素ａ１〜ｐ１は、
ａ１＝ｂ１＝ｃ１＝ｄ１＝Ｉ１      （５ｂ）
ｅ１＝ｆ１＝ｇ１＝ｈ１＝Ｊ１      （６ｂ）
ｉ１＝ｊ１＝ｋ１＝ｌ１＝Ｋ１      （７ｂ）
ｍ１＝ｎ１＝ｏ１＝ｐ１＝Ｌ１      （８ｂ）
で求められる。
【００４７】
モード２においては、図４（ｃ）に示すように、有効である隣接する周辺画素の平均値を予測画素とし、予測画素ａ１〜ｐ１すべての予測値は同一であり、画素Ａ１，Ｂ１，Ｃ１，Ｄ１，Ｉ１，Ｊ１，Ｋ１，Ｌ１が有効な場合、
ＡＬＬ＝（Ａ１＋Ｂ１＋Ｃ１＋Ｄ１＋Ｉ１＋Ｊ１＋Ｋ１＋Ｌ１）／８      （９ｂ）
画素Ａ１，Ｂ１，Ｃ１，Ｄ１のみが有効な場合、
ＡＬＬ＝（Ａ１＋Ｂ１＋Ｃ１＋Ｄ１）／４      （１０ｂ）
Ｉ１，Ｊ１，Ｋ１，Ｌ１のみが有効な場合、
ＡＬＬ＝（Ｉ１＋Ｊ１＋Ｋ１＋Ｌ１）／４      （１１ｂ）
Ａ１，Ｂ１，Ｃ１，Ｄ１，Ｉ１，Ｊ１，Ｋ１，Ｌ１が無効な場合、
ＡＬＬ＝１２８
で求められる。
【００４８】
モード３においては、図４（ｄ）に示すように、左斜め下方向に画素を予測し、予測画素ａ１〜ｐ１は、
ａ１＝（Ａ１＋２Ｂ１＋Ｃ１）／４      （１２ｂ）
ｂ１＝ｅ１＝（Ｂ１＋２Ｃ１＋Ｄ１）／４      （１３ｂ）
ｃ１＝ｆ１＝ｌ１＝（Ｃ１＋２Ｄ１＋Ｅ１）／４      （１４ｂ）
ｄ１＝ｇ１＝ｊ１＝ｍ１＝（Ｄ１＋２Ｅ１＋Ｆ１）／４      （１５ｂ）
ｈ１＝ｋ１＝ｎ１＝（Ｅ１＋２Ｆ１＋Ｇ１）／４      （１６ｂ）
ｌ１＝ｏ１＝（Ｆ１＋２Ｇ１＋Ｈ１）／４      （１７ｂ）
ｐ１＝（Ｇ１＋３Ｈ１）／４      （１８ｂ）
で求められる。
【００４９】
モード４においては、図４（ｅ）に示すように、右斜め下方向に画素を予測し、予測画素ａ１〜ｐ１は、
ｍ１＝（Ｊ１＋２Ｋ１＋Ｌ１）／４      （１９ｂ）
ｉ１＝ｎ１＝（Ｉ１＋２Ｊ１＋Ｋ１）／４      （２０ｂ）
ｅ１＝ｊ１＝ｏ１＝（Ｍ１＋２Ｉ１＋Ｊ１）／４      （２１ｂ）
ａ１＝ｆ１＝ｋ１＝ｐ１＝（Ａ１＋２Ｍ１＋Ｉ１）／４      （２２ｂ）
ｂ１＝ｇ１＝ｌ１＝（Ｍ１＋２Ａ１＋Ｂ１）／４      （２３ｂ）
ｃ１＝ｈ１＝（Ａ１＋２Ｂ１＋Ｃ１）／４      （２４ｂ）
ｄ１＝（Ｂ１＋３Ｃ１＋Ｄ１）／４      （２５ｂ）
で求められる。
【００５０】
モード５においては、図４（ｆ）に示すように、右斜め下方向に画素を予測し、予測画素ａ１〜ｐ１は、
ａ１＝（Ｍ１＋Ａ１）／２      （２６ｂ）
ｂ１＝ｋ１＝（Ａ１＋Ｂ１）／２      （２７ｂ）
ｃ１＝ｌ１＝（Ｂ１＋Ｃ１）／２      （２８ｂ）
ｄ１＝（Ｃ１＋Ｄ１）／２      （２９ｂ）
ｅ１＝ｎ１＝（Ｉ１＋２Ｍ１＋Ａ１）／４      （３０ｂ）
ｆ１＝ｏ１＝（Ｍ１＋２Ａ１＋Ｂ１）／４      （３１ｂ）
ｇ１＝ｐ１＝（Ａ１＋２Ｂ１＋Ｃ１）／４      （３２ｂ）
ｈ１＝（Ｂ１＋２Ｃ１＋Ｄ１）／４      （３３ｂ）
ｉ１＝（Ｍ１＋２Ｉ１＋Ｊ１）／４      （３４ｂ）
ｍ１＝（Ｉ１＋２Ｊ１＋Ｋ１）／４      （３５ｂ）
で求められる。
【００５１】
モード６においては、図４（ｇ）に示すように、右斜め下方向に画素を予測し、予測画素ａ１〜ｐ１は、
ａ１＝ｇ１＝（Ｍ１＋Ｉ１）／２      （３６ｂ）
ｂ１＝ｈ１＝（Ｉ１＋２Ｍ１＋Ａ１）／４      （３７ｂ）
ｃ１＝（Ｍ１＋２Ａ１＋Ｂ１）／４      （３８ｂ）
ｄ１＝（Ａ１＋２Ｂ１＋Ｃ１）／４      （３９ｂ）
ｅ１＝ｋ１＝（Ｉ１＋Ｊ１）／２      （４０ｂ）
ｆ１＝ｌ１＝（Ｍ１＋２Ｉ１＋Ｊ１）／４      （４１ｂ）
ｉ１＝ｏ１＝（Ｊ１＋Ｋ１）／２      （４２ｂ）
ｊ１＝ｐ１＝（Ｉ１＋２Ｊ１＋Ｋ１）／４      （４３ｂ）
ｍ１＝（Ｋ１＋Ｌ１）／２      （４４ｂ）
ｎ１＝（Ｊ１＋２Ｋ１＋Ｌ１）／４      （４５ｂ）
で求められる。
【００５２】
モード７においては、図４（ｈ）に示すように、左斜め下方向に画素を予測し、予測画素ａ１〜ｐ１は、
ａ１＝（Ａ１＋Ｂ１）／２      （４６ｂ）
ｂ１＝ｉ１＝（Ｂ１＋Ｃ１）／２      （４７ｂ）
ｃ１＝ｊ１＝（Ｃ１＋Ｄ１）／２      （４８ｂ）
ｄ１＝ｋ１＝（Ｄ１＋Ｅ１）／２      （４９ｂ）
ｌ１＝（Ｅ１＋Ｆ１）／２      （５０ｂ）
ｅ１＝（Ａ１＋２Ｂ１＋Ｃ１）／４      （５１ｂ）
ｆ１＝ｍ１＝（Ｂ１＋２Ｃ１＋Ｄ１）／４      （５２ｂ）
ｇ１＝ｎ１＝（Ｃ１＋２Ｄ１＋Ｅ１）／４      （５３ｂ）
ｈ１＝ｏ１＝（Ｄ１＋２Ｅ１＋Ｆ１）／４      （５４ｂ）
ｐ１＝（Ｅ１＋２Ｆ１＋Ｇ１）／４      （５５ｂ）
で求められる。
【００５３】
モード８においては、図４（ｉ）に示すように、右斜め上方向に画素を予測し、予測画素ａ１〜ｐ１は、
ａ１＝（Ｉ１＋Ｊ１）／２      （５６ｂ）
ｂ１＝（Ｉ１＋２Ｊ１＋Ｋ１）／４      （５７ｂ）
ｃ１＝ｅ１＝（Ｊ１＋Ｋ１）／２      （５８ｂ）
ｄ１＝ｆ１＝（Ｊ１＋２Ｋ１＋Ｌ１）／４      （５９ｂ）
ｇ１＝ｌ１＝（Ｋ１＋Ｌ１）／２      （６０ｂ）
ｈ１＝ｊ１＝（Ｋ１＋３Ｌ１）／４      （６１ｂ）
ｋ１＝ｌ１＝ｍ１＝ｎ、ｏ１＝ｐ１＝Ｌ１      （６２ｂ）
で求められる。
【００５４】
次に、１６×１６画素ブロック単位の予測について説明する。
【００５５】
１６×１６画素ブロック単位の予測では、図５に示すように、ＶＥ１（左）、ＨＯ１（上）に含まれる合計３２個の画素が、１６×１６画素ブロックの予測画素の生成に用いられる。
【００５６】
１６×１６画素ブロック単位の予測には、図６（ａ）〜（ｄ）に示すモード０〜３の合計４つの予測モードが用意されており、最大３２個の隣接画素を用いて予測画素を生成する。各モードの予測画素の生成方法を以下に示す。
【００５７】
モード０においては、図６（ａ）に示すように、垂直方向に画素を予測し、予測画素は、図４（ａ）に示す４×４画素予測のモード０と同様にして１６×１６画素を求める（画素記号は省略）。
【００５８】
モード１においては、図６（ｂ）に示すように、水平方向に画素を予測し、予測画素は、図４（ｂ）に示す４×４画素予測のモード１と同様にして１６×１６画素を求める（画素記号は省略）。
【００５９】
モード２においては、図１０（ｃ）に示すように、隣接画素の平均値を予測画素とし、予測画素は、図５においてＨＯ１の画素、ＶＥ１の画素ともに有効な場合、
ＡＬＬ＝（ＨＯ１の１６画素の和＋ＶＥ１の１６画素の和）／３２      （１ｃ）
ＨＯ１の画素のみが有効な場合、
ＡＬＬ＝ＨＯ１の１６画素の和／１６      （２ｃ）
ＶＥ１の画素のみが有効な場合、
ＡＬＬ＝ＶＥ１の１６画素の和／１６      （３ｃ）
で求められる（画素記号は省略）。
【００６０】
モード３は、図６（ｄ）に示すように、平面モードの予測であり、予測画素は、Ｈ．２６４／ＡＶＣ規格に示される加算、減算、乗算の演算要素とバッファメモリとを用いた特有の演算方法により求められる。
【００６１】
次に、色差信号のフレーム内予測符号化について説明する。
【００６２】
色差信号のフレーム内予測符号は、基本的に８×８画素ブロック単位での予測処理が行われるが、輝度信号の１６×１６画素の予測とブロックの大きさに相違があるだけで基本的に同様である。
【００６３】
図７に示すように、ＶＥ２（左）、ＨＯ２（上）に含まれる合計１６個の画素が８×８画素ブロックの予測画素の生成に用いられ、予測方法には図８（ａ）〜（ｄ）に示すモード０〜３の合計４つの予測モードが用意されており、最大１６個の隣接画素を用いて予測画素を生成する。各モードの予測画素の生成方法を以下に示す。
【００６４】
モード０においては、図８（ａ）に示すように、隣接画素の平均値を予測画素とし、予測画素は、図７においてＨＯ２の画素、ＶＥ２の画素ともに有効な場合、
ＡＬＬ＝（ＨＯ２の８画素の和＋ＶＥ２の８画素の和）／１６      （１ｄ）
ＨＯ２の画素のみが有効な場合、
ＡＬＬ＝ＨＯ２の８画素の和／８      （２ｄ）
ＶＥ２の画素のみが有効な場合、
ＡＬＬ＝ＶＥ２の８画素の和／８      （３ｄ）
で求められる（画素記号は省略）。
【００６５】
モード１においては、図８（ｂ）に示すように、水平方向に画素を予測し、図４（ｂ）に示す４×４画素予測のモード１と同様にして８×８画素を求める（画素記号は省略）。
【００６６】
モード２においては、図８（ｃ）に示すように、垂直方向に画素を予測し、図４（ａ）に示す４×４画素予測のモード０と同様にして８×８画素を求める（画素記号は省略）。
【００６７】
モード３は、図８（ｄ）に示すように、平面モードの予測であり、予測画素は、Ｈ．２６４／ＡＶＣ規格に示される加算、減算、乗算の演算要素とバッファメモリとを用いた特有の演算方法により求められる。
【００６８】
これまでの説明により、次の（１）〜（４）の演算処理は、基本的に加算演算要素およびビットシフトで構成できることがわかる。
【００６９】
（１）フレーム間予測符号化および復号化処理の１／４画素精度の予測画素ブロックの生成演算処理
（２）フレーム内符号化および復号化処理の輝度信号４×４予測におけるモード２〜モード８の予測画素ブロックの生成演算処理
（３）フレーム内符号化および復号化処理の輝度信号１６×１６予測モードにおけるモード２の予測画素ブロックの生成演算処理
（４）フレーム内符号化および復号化処理の色差信号８×８予測におけるモード０の予測画素ブロックの生成演算処理
本発明においては、これらの各演算処理を、２画素入力の加算平均器を基本単位として、各予測モードに対応して２画素入力の加算平均器を組み合わせて所要とする演算器構成とすることにより、フレーム間予測における１／４画素予測生成回路と、フレーム内予測の特定のモードにおける予測画素の生成演算回路を共用する。
【００７０】
Ｈ．２６４／ＡＶＣ画像符号化方式のフレーム間予測符号化方式の動き補償は、図１６に示すように、１６×１６画素、８×１６画素、１６×８画素、８×８画素、４×８画素、８×４画素、４×４画素の合計７種類の動き検出および動き補償ブロックが用意されている。
【００７１】
したがって、最大では、１６×１６＝２５６画素ブロック単位での予測処理が行われる。ここで本発明では、一般的な動き検出処理回路の構成であるブロックマッチング用のプロセッサエレメント（差分絶対値の計算処理）の総数＝予測画素ブロックの画素数とし、本発明の実施形態として、最大２５６画素分のプロセッサエレメントを構成、実装する方式を前提とする。
【００７２】
これより、動き検出および動き補償の処理単位は最大２５６画素となり、予測画素ブロック生成の処理単位は、最大２５６画素となる。
【００７３】
ここで、先に説明したように、予測精度が図１に示すような１／４画素精度である予測画素を生成するには、２画素入力の加算平均器（２入力加算器＋１ビットシフト）による演算が必要となる。
【００７４】
したがって、本実施形態では、１／４画素精度の予測画素ブロック全体を生成するために、図９に示すような２５６個の２画素入力の加算平均器（以下、２inＡＶＥとも称す）ＡＶ１〜ＡＶ２５６を実装した構成とする。
【００７５】
図１の小数画素の生成パターンにおける１／４画素ａの演算生成の演算生成と２画素入力の加算平均器の構成との対応例を図１０（ａ）に示す。また、１／４画素ｅの演算生成の演算生成と２画素入力の加算平均器の構成との対応例を図１０（ｂ）に示す。
【００７６】
次に、フレーム内予測符号化における予測画素ブロックの生成について説明する。
【００７７】
先の説明により、フレーム内予測画素を生成する演算のパターンは次の演算パターンＡ〜Ｆの６種類に分類することができる。以下では、上記の式に付した記号によって各分類を行う。
【００７８】
演算パターンＡ：２画素の平均値演算
輝度４×４画素ブロック予測
モード５：（２６ｂ）（２７ｂ）（２８ｂ）（２９ｂ）
モード６：（３６ｂ）（４０ｂ）（４２ｂ）（４４ｂ）
モード７：（４６ｂ）（４７ｂ）（４８ｂ）（４９ｂ）（５０ｂ）
モード８：（５６ｂ）（５８ｂ）（６０ｂ）
図１１（ａ）は演算パターンＡに対応した、２画素入力の加算平均器（２inＡＶＥ）による接続構成を示す。図１１（ａ）に示すように、演算パターンＡでは、１個の２画素入力の加算平均器により演算が行われる。
【００７９】
演算パターンＢ：３画素の平均値演算（この内の１画素は２倍で左シフト）
輝度４×４画素ブロック予測
モード３：（１２ｂ）（１３ｂ）（１４ｂ）（１５ｂ）（１６ｂ）（１７ｂ）（１８ｂ）
モード４：（１９ｂ）（２０ｂ）（２１ｂ）（２２ｂ）（２３ｂ）（２４ｂ）（２５ｂ）
モード５：（３０ｂ）（３１ｂ）（３２ｂ）（３３ｂ）（３４ｂ）（３５ｂ）
モード６：（３７ｂ）（３８ｂ）（３９ｂ）（４１ｂ）（４３ｂ）（４５ｂ）
モード７：（５１ｂ）（５２ｂ）（５３ｂ）（５４ｂ）（５５ｂ）
モード８：（５７ｂ）（５８ｂ）（６１ｂ）
図１１（ｂ）は演算パターンＢに対応した、２画素入力の加算平均器（２inＡＶＥ）による接続構成を示す。図１１（ｂ）に示すように、演算パターンＢでは、２個の２画素入力の加算平均器により演算が行われる。
【００８０】
演算パターンＣ：４画素の平均値演算
輝度４×４画素ブロック予測  モード２：（１０ｂ）（１１ｂ）
図１１（ｃ）は演算パターンＣに対応した、２画素入力の加算平均器（２inＡＶＥ）による接続構成を示す。図１１（ｃ）に示すように、演算パターンＣでは、３個の２画素入力の加算平均器により演算が行われる。
【００８１】
演算パターンＤ：８画素の平均値演算
輝度４×４画素ブロック予測  モード２：（９ｂ）
色差８×８画素ブロック予測  モード０：（２ｄ）（３ｄ）
図１１（ｄ）は演算パターンＤに対応した、２画素入力の加算平均器（２inＡＶＥ）による接続構成を示す。図１１（ｄ）に示すように、演算パターンＤでは、７個の２画素入力の加算平均器により演算が行われる。
【００８２】
演算パターンＥ：１６画素の平均値演算
輝度１６×１６画素ブロック予測  モード２：（２ｃ）（３ｃ）
色差８×８画素ブロック予測  モード０：（１ｄ）
図１１（ｅ）は演算パターンＥに対応した、２画素入力の加算平均器（２inＡＶＥ）による接続構成を示す。図１１（ｅ）に示すように、演算パターンＥでは、１５個の２画素入力の加算平均器により演算が行われる。
【００８３】
演算パターンＦ：３２画素の平均値演算
輝度１６×１６画素ブロック予測  モード２：（１ｃ）
図１１（ｆ）は演算パターンＦに対応した、２画素入力の加算平均器（２inＡＶＥ）による接続構成を示す。図１１（ｆ）に示すように、演算パターンＦでは、１５個の２画素入力の加算平均器により演算が行われる。
【００８４】
なお、以上の演算パターンの組み合わせで最も多くの２画素入力の加算平均器（２inＡＶＥ）を使用するフレーム内予測モードは、輝度１６×１６画素ブロック予測のモード２（１ｃ）であり、総合６３個の２inＡＶＥを使用する。
【００８５】
これより、本実施形態の画像符号化装置および画像復号装置では、図９に示すように最大２５６個の複数個の２画素入力の加算平均器（２inＡＶＥ）、および予測モードによって各演算器間の接続構成を切り替えることを可能とするマトリックス態様のセレクタスイッチで構成した加算器アレイ部を設ける。
【００８６】
図１２は本発明の実施形態に係る画像符号化装置の構成を示すブロック図である。図１２に示すように、本実施形態の画像符号化装置は、演算器１０１、直交変換部１０２、量子化部１０３、可変長符号化部１０４、逆量子化部１０５、逆直交変換部１０６、演算器１０７、デブロックフィルタ１０８、参照フレームメモリ１０９、動き検出部１１０、動き補償部１１１、画面内符号化部１１２、スイッチ１１３、加算器アレイ部１１４を備える。なお、図１２において、図１７に示した従来の画像符号化装置の構成と同一構成には同一符号を付して、詳細な説明は省略する。
【００８７】
演算器１０１は、フレーム内予測符号化が行われる場合、入力画像と画面内符号化部１１２により生成される画素値との差分を求める。フレーム間予測符号化が行われる場合、演算器１０１は、入力画像情報と動き補償部１１１により生成される参照画像情報との差分を求める。
【００８８】
直交変換部１０２は、演算器１０１で生成された差分情報に離散コサイン変換等の直交変換を施す。量子化部１０３は、直交変換が施された変換係数の量子化処理を行う。可変長符号化部１０４は、量子化部１０３で生成された量子化データに可変長符号化を施し、符号化データとして出力する。
【００８９】
逆量子化部１０５は、量子化部１０３で生成された量子化データの逆量子化を行う。逆直交変換部１０６は、逆量子化のなされたデータに逆直交変換を施し、復号画像情報を生成する。
【００９０】
演算器１０７は、逆直交変換部１０６で得られた復号画像情報と、画面内符号化部１１２より供給される画素値とを加算する。デブロックフィルタ１０８は、演算器１０７で得られる画像情報に含まれるブロック歪の除去を行う。参照フレームメモリ１０９は、デブロックフィルタ１０８からのブロック歪が除去された画像情報を蓄積する。
【００９１】
動き検出部１１０は、参照フレームメモリ１０９を参照して動きベクトルを検出し、検出された動きベクトルを動き補償部１１１に供給する。動き補償部１１１は、動きベクトルを用いて動き補償処理を行う。画面内符号化部１１２は、入力画像に対してフレーム内予測処理を行う。
【００９２】
スイッチ１１３はポート１１３ａ，１１３ｂ，１１３ｃを備え、ポート１１３ｂ−１１３ａが接続されたときには演算器１０１と画面内符号化部１１２とが接続され、ポート１１３ｃ−１１３ａが接続されたときには演算器１０１と動き補償部１１１とが接続される。
【００９３】
加算器アレイ部１１４は、上述したような、フレーム間予測処理における輝度１６×１６画素ブロックの１／４精度予測画素の生成演算およびフレーム内予測処理の所定の予測モードにおける予測画素ブロックの生成演算を行う。
【００９４】
図１２に示す本実施形態の画像符号化装置において、図１７に示す従来の画像符号化装置と異なる点は、加算器アレイ部１１４が追加された点であり、加算器アレイ部１１４を除く各構成要素の動作は、図１７に示す従来の画像符号化装置と同様である。
【００９５】
図１４は図１２に示す画像符号化装置の加算器アレイ部の構成を示すブロック図である。加算器アレイ部１１４は、最大２５６個の複数個の２画素入力の加算平均器ＡＶ１〜ＡＶｎと、予測モードによって各加算平均器間の接続構成を切り替えることを可能とするマトリックス態様のセレクタスイッチ１１５ａ，１１５ｂ，…とを備える。
【００９６】
加算器アレイ部１１４は、フレーム間予測符号化処理においては、フレーム間予測処理部１１７から１／４画素精度の予測画素ブロック生成用の画素を受け取り、１／４画素精度の予測画素ブロックの生成演算処理を行う。
【００９７】
また、加算器アレイ部１１４は、フレーム内予測符号化処理においては、フレーム内予測処理部１１８から予測モードに対応した予測画素ブロック生成用の画素を受け取り、上述した演算パターンＡ〜Ｆに応じてセレクタスイッチ１１５ａ，１１５ｂ，…を切り替えることにより各加算平均器間の接続構成を切り替え、予測画素ブロックの生成演算処理を行う。ここでは、フレーム間予測処理部１１７は、図１２の動き検出部１１０、動き補償部１１１により構成され、フレーム内予測処理部１１８は、図１２の画面内符号化部１１２により構成される。
【００９８】
図１３は本発明の実施形態に係る画像復号装置の構成を示すブロック図である。図１３に示すように、本実施形態の画像復号装置は、可変長復号部２０１、逆量子化部２０２、逆直交変換部２０３、演算器２０４、画面内復号部２０５、スイッチ２０６、参照フレームメモリ２０７、動き補償部２０８、ベクトル復号部２０９、加算器アレイ部１１４を備える。
【００９９】
可変長復号部２０１は、入力情報（画像圧縮情報）の可変長復号処理を行われ、量子化された変換係数を出力する。また、当該フレームがフレーム内予測符号化されたものである場合、可変長復号部２０１は、フレーム内予測の予測モード情報を画面内復号部２０５に供給する。当該フレームがフレーム間予測符号化されたものである場合、可変長復号部２０１は、動きベクトル情報をベクトル復号部２０９に供給する。
【０１００】
逆量子化部２０２は、量子化された変換係数の逆量子化を行い変換係数を出力する。逆直交変換部２０３は、変換係数に逆直交変換処理を施す。
【０１０１】
画面内復号部２０５は、フレーム内予測の予測モード情報を復号し、この予測モード情報に基づいて予測画像を生成する。演算器２０４は、逆直交変換処理が施された画像情報と、画面内復号部２０５において生成された予測画像とを合成し、復号データとして出力する。参照フレームメモリ２０７は、この復号データを蓄積する。
【０１０２】
ベクトル復号部２０９は、動きベクトル情報を復号する。動き補償部２０８は、復号された動きベクトル情報、および参照フレームメモリ２０７に格納された画像情報を元に参照画像を生成する。演算器２０４は、動き補償部２０８で生成された参照画像と、逆直交変換部２０３の出力とを合成し、復号データとして出力する。
【０１０３】
スイッチ２０６はポート２０６ａ，２０６ｂ，２０６ｃを備え、ポート２０６ｂ−２０６ａが接続されたときには演算器２０４と画面内復号部２０５とが接続され、ポート２０６ｃ−２０６ａが接続されたときには演算器２０４と動き補償部２０８とが接続される。
【０１０４】
加算器アレイ部１１４は、図１２に示す画像符号化装置と同様に、フレーム間予測処理における輝度１６×１６画素ブロックの１／４精度予測画素の生成演算およびフレーム内予測処理の所定の予測モードにおける予測画素ブロックの生成演算を行う。
【０１０５】
図１３に示す本実施形態の画像復号装置において、図１８に示す従来の画像復号装置と異なる点は、加算器アレイ部１１４が追加された点であり、加算器アレイ部１１４を除く各構成要素の動作は、図１８に示す従来の画像復号装置と同様である。
【０１０６】
図１３に示す画像復号装置の加算器アレイ部１１４は、図１２に示す画像符号化装置の加算器アレイ部１１４と同様の構成であり、同様の処理を行う。なお、画像復号装置では、図１４のフレーム間予測処理部１１７は、図１３の動き補償部２０８、ベクトル復号部２０９により構成され、フレーム内予測処理部１１８は、図１３の画面内復号部２０５により構成される。
【０１０７】
このように、本実施形態の画像符号化装置および画像復号装置によれば、フレーム間予測処理における輝度１６×１６画素ブロックの１／４精度予測画素の生成演算およびフレーム内予測処理における予測画素ブロックの生成演算に所要とする演算器の構成を予測モードに対応して切り替えて演算を行うので、フレーム内予測処理とフレーム間予測処理とで加算器アレイ部１１４を共用することができ、演算ハードウエアの規模を削減することができる。
【図面の簡単な説明】
【０１０８】
【図１】Ｈ．２６４／ＡＶＣ方式における小数精度の画素の補間方法を説明するための図である。
【図２】４×４画素フレーム内予測における参照方向を示す図である。
【図３】４×４画素フレーム内予測における参照画素および予測画素を示す図である。
【図４】４×４画素フレーム内予測における予測方向を示す図である。
【図５】１６×１６画素フレーム内予測における参照方向を示す図である。
【図６】１６×１６画素フレーム内予測における予測方向を示す図である。
【図７】８×８画素フレーム内予測における参照方向を示す図である。
【図８】８×８画素フレーム内予測における予測方向を示す図である。
【図９】フレーム間予測における１／４画素精度の予測画素生成のための演算器構成を示す図である。
【図１０】フレーム間予測における１／４画素精度の予測画素と演算器の対応例を示す図である。
【図１１】フレーム内予測における各予測画素の生成演算に対応した演算器の構成を示す図である。
【図１２】本発明の実施形態に係る画像符号化装置の構成を示すブロック図である。
【図１３】本発明の実施形態に係る画像復号装置の構成を示すブロック図である。
【図１４】図１２に示す画像符号化装置の加算器アレイ部の構成を示すブロック図である。
【図１５】動きベクトルと予測画素ブロックの関係を示す図である。
【図１６】Ｈ．２６４／ＡＶＣ方式における可変動き予測ブロックを示す図である。
【図１７】従来の画像符号化装置の構成を示すブロック図である。
【図１８】従来の画像復号装置の構成を示すブロック図である。
【符号の説明】
【０１０９】
１０１，１０７，２０４    演算器
１０２    直交変換部
１０３    量子化部
１０４    可変長符号化部
１０５，２０２    逆量子化部
１０６，２０３    逆直交変換部
１０８    デブロックフィルタ
１０９，２０７    参照フレームメモリ
１１０    動き検出部
１１１，２０８    動き補償部
１１２    画面内符号化部
１１３，２０６  スイッチ
１１４    加算器アレイ部
１１５ａ，１１５ｂ    セレクタスイッチ
２０１    可変長復号部
２０５    画面内復号部
２０９    ベクトル復号部
ＡＶ１〜ＡＶｎ    加算平均器
【図１】
2007201880.tif 000003
【図２】
2007201880.tif 000004
【図３】
2007201880.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2007201880.tif 000009
【図８】
2007201880.tif 000010
【図９】
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【図１０】
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【図１１】
2007201880.tif 000013
【図１２】
2007201880.tif 000014
【図１３】
2007201880.tif 000015
【図１４】
2007201880.tif 000016
【図１５】
2007201880.tif 000017
【図１６】
2007201880.tif 000018
【図１７】
2007201880.tif 000019
【図１８】
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