(57)【要約】【課題】電気ヒューズを切断するための切断用トランジスタの占める面積の増加及びスタンバイ電流の増加を抑制することができる半導体装置を提供する。【解決手段】半導体基板の上に、電流を流すことにより切断される電気ヒューズが形成されている。半導体基板の第１導電型の第１の表層部に、チャネル領域を挟むように配置されたソース及びドレイン領域と、ソース及びドレイン領域の間の導通状態を制御するゲート電極とを含む切断用トランジスタが形成されている。切断用トランジスタのドレイン領域が、電気ヒューズの一端に接続されている。電気ヒューズの他端に、電気ヒューズに切断用電流を供給する切断用パッドが接続されている。バックバイアス用パッドが、第１の表層部に、電源電圧及び接地電位のいずれからも独立して固定電圧を印加する。ヒューズ情報読出回路が、電気ヒューズの切断／非切断の状態を読み出す。【選択図】  図１
2007200387.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に形成され、電流を流すことにより切断される第１の電気ヒューズと、
前記半導体基板の第１導電型の第１の表層部に、チャネル領域を挟むように配置されたソース及びドレイン領域と、該ソース及びドレイン領域の間の導通状態を制御するゲート電極とを含み、該ドレイン領域が前記第１の電気ヒューズの一端に接続されている第１の切断用トランジスタと、
前記第１の電気ヒューズの他端に接続され、該第１の電気ヒューズに切断用電流を供給する切断用パッドと、
前記第１の表層部に、電源電圧及び接地電位のいずれからも独立して固定電圧を印加することができるバックバイアス用パッドと、
前記第１の電気ヒューズの切断／非切断の状態を読み出す第１のヒューズ情報読出回路と
を有する半導体装置。
【請求項２】
さらに、
前記第１の表層部に配置された他の第１のトランジスタと、
前記第１の表層部内に配置され、該第１の表層部に固定電位を印加するための第１のウェルコンタクトと、
前記第１の表層部内に配置され、前記バックバイアス用パッドに接続されたバックバイアス用ウェルコンタクトと
を有する請求項１に記載の半導体装置。
【請求項３】
基準の大きさの正方形の単位領域を定義したとき、該単位領域を、前記半導体基板の表層部に形成されたウェル内のどの領域に配置しても、単位領域が少なくとも１つのウェルコンタクトと重なるかまたは接する条件に従って複数のウェルコンタクトが分布しており、前記第１の表層部内に、前記第１のウェルコンタクトにより印加される固定電位と同一の固定電位を印加するための他のウェルコンタクトが配置されており、該固定電位を印加するためのウェルコンタクト同士は、該単位領域の一辺の長さよりも短い間隔で配置されることが許容され、前記バックバイアス用ウェルコンタクトと他のウェルコンタクトとは、該単位領域の一辺の長さよりも短い間隔で配置されることが禁止される条件で、該バックバイアス用ウェルコンタクト、該第１のウェルコンタクト、及び他のウェルコンタクトが分布している請求項１または２に記載の半導体装置。
【請求項４】
さらに、
前記第１の電気ヒューズの一方の端部を接地電位に接続する第１の読出用トランジスタと、
前記第１の電気ヒューズの他方の端部を前記第１のヒューズ情報読出回路に接続する第２の読出用トランジスタと、
前記第１の切断用トランジスタが配置された前記第１の表層部が、第１のウェルで構成されており、
さらに、
前記第１及び第２の読出用トランジスタが配置されている第２のウェルと、
前記第１のウェル内に配置され、前記バックバイアス用パッドに接続されたバックバイアス用ウェルコンタクトと、
前記第２のウェル内に配置され、該第２のウェルに固定電位を印加するための第１のウェルコンタクトと
有し、該第１のウェルと第２のウェルとは電気的に分離されている請求項１に記載の半導体装置。
【請求項５】
さらに、
前記半導体基板の上に形成され、電流を流すことにより切断する他の複数の第２の電気ヒューズと、
前記第１の表層部に、前記第２の電気ヒューズごとに配置された第２の切断用トランジスタであって、チャネル領域を挟むように配置されたソース及びドレイン領域と、該ソース及びドレイン領域の間の導通状態を制御するゲート電極とを含み、該ドレイン領域が対応する第２の電気ヒューズの一端に接続されている第２の切断用トランジスタと、
前記第２の電気ヒューズごとに配置され、対応する第２の電気ヒューズの切断状態を読み出す第２のヒューズ情報読出回路と
を有し、前記切断用パッドが、前記第２の電気ヒューズの他端に接続されている請求項１に記載の半導体装置。
【請求項６】
半導体基板上に配置され、冗長構成を有する第１のＲＡＭマクロと、
前記第１のＲＡＭマクロに冗長救済情報を与える第１の冗長情報記憶回路と、
切断用パッドと、
バックバイアス用パッドと
を有し、該第１の冗長情報記憶回路は複数のヒューズブロックを含み、該ヒューズブロックの各々は、
前記半導体基板の上に形成され、電流を流すことにより切断される電気ヒューズと、
前記半導体基板の第１導電型の第１の表層部に、前記電気ヒューズごとに配置された切断用トランジスタであって、各々、チャネル領域を挟むように配置されたソース及びドレイン領域と、該ソース及びドレイン領域の間の導通状態を制御するゲート電極とを含み、該ドレイン領域が対応する電気ヒューズの一端に接続されている切断用トランジスタと、
前記電気ヒューズごとに配置され、対応する電気ヒューズの切断／非切断の状態を読み出すヒューズ情報読出回路と
を含み、
前記切断用パッドは、前記複数の電気ヒューズの他端に接続され、該電気ヒューズに切断用電流を供給し、
前記バックバイアス用パッドは、前記第１の表層部に、電源電圧及び接地電位のいずれからも独立して固定電圧を印加することができる半導体装置。
【請求項７】
さらに、前記半導体基板の上に配置され、冗長構成を有する少なくとも１つの第２のＲＡＭマクロと、
前記第２のＲＡＭマクロに冗長救済情報を与える第２の冗長情報記憶回路と
を有し、該第２の冗長情報記憶回路は複数のヒューズブロックを含み、該ヒューズブロックの各々は、
前記半導体基板の上に形成され、電流を流すことにより切断する電気ヒューズと、
前記半導体基板の第１導電型の第１の表層部に、前記電気ヒューズごとに配置された切断用トランジスタであって、各々、チャネル領域を挟むように配置されたソース及びドレイン領域と、該ソース及びドレイン領域の間の導通状態を制御するゲート電極とを含み、該ドレイン領域が対応する電気ヒューズの一端に接続されている切断用トランジスタと、
前記電気ヒューズごとに配置され、対応する電気ヒューズの切断状態を読み出すヒューズ情報読出回路と
を含み、
前記第１の冗長情報記憶回路と、前記第２の冗長情報記憶回路とは、相互に隣接して配置されている請求項６に記載の半導体装置。
【請求項８】
前記第１のヒューズブロックの切断用トランジスタと第２のヒューズブロックの切断用トランジスタは、第１導電型の同一のウェル内に配置されている請求項６または７に記載の半導体装置。
【請求項９】
半導体基板の上に形成され、電流を流すことにより切断する電気ヒューズと、
前記半導体基板の第１導電型の第１の表層部に、チャネル領域を挟むように配置されたソース及びドレイン領域と、該ソース及びドレイン領域の間の導通状態を制御するゲート電極とを含み、該ドレイン領域が前記電気ヒューズの一端に接続されている切断用トランジスタと
を含む半導体装置の製造方法であって、
前記第１の表層部とソース領域とのＰＮ接合界面に順方向電圧が印加されるように、前記第１の表層部にバックバイアスを印加し、かつ前記ゲート電極に、前記切断用トランジスタが導通状態になるゲート電圧を印加した状態で、前記電気ヒューズと前記切断用トランジスタとの直列回路に切断電流を流すことによって、前記電気ヒューズを切断する工程を含む半導体装置の製造方法。
【請求項１０】
前記バックバイアスにより前記第１の表層部とソース領域との間に印加される電圧は、前記第１の表層部とソース領域とのＰＮ接合界面に、順方向電流が流れ始めるしきい値電圧以下である請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に電気的に切断される電気ヒューズを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＲＡＭの冗長やチップＩＤの識別のために、半導体基板上に形成された電気ヒューズが用いられている。電気ヒューズは、大電流を流してエレクトロマイグレーションを生じさせることによって切断される。この電気ヒューズは、レーザ照射によって切断するヒューズに比べて、占有面積が小さいという特徴を有する。さらに、レーザ切断用のヒューズが、すべての配線層を占有してしまうのに対し、電気ヒューズは、使用する配線層が１層のみである。このため、レイアウトの自由度が高い。また、電気ヒューズは、テスタ上で試験、切断、及び切断チェックが行えるため、レーザ切断を行う場合に比べて、試験コストを削減することができる。さらに、パッケージング後でも切断を行うことが可能である。
【０００３】
図９に、従来の半導体集積回路装置に採用されている電気ヒューズ及びその切断回路の等価回路図を示す。同様の切断回路が、下記の非特許文献１に開示されている。
【０００４】
電気ヒューズ１の一方の端子に、切断用トランジスタＴ１のドレイン領域が接続されている。切断用トランジスタＴ１のソース領域は接地されている。電気ヒューズ１の他方の端子に切断用パッド２が接続されている。切断用パッド２が接続された方の端子は、第１の読出用トランジスタＴ２を介して接地されている。電気ヒューズ１の、切断用トランジスタＴ１が接続された方の端子は、第２の読出用トランジスタＴ３を介してヒューズ情報読出回路８に接続されている。電気ヒューズ１に直接接続されている切断用トランジスタＴ１、第１の読出用トランジスタＴ２、及び第２の読出用トランジスタＴ３は、切断時の高電圧に耐えることができるように高耐圧のトランジスタで構成される。切断用トランジスタＴ１、読出用トランジスタＴ２、Ｔ３の配置されているＰ型ウェルには接地電位ＶＳＳが印加される。
【０００５】
電気ヒューズ１を切断するときは、読出用トランジスタＴ２及びＴ３をオフ状態にし、切断用トランジスタＴ１をオン状態にして、切断用パッド２から電気ヒューズ１と切断用トランジスタＴ１との直列回路に切断電流を流す。電気ヒューズ１が切断状態であるか非切断状態であるかを読み出すときには、読出用トランジスタＴ２及びＴ３をオン状態にし、切断用トランジスタＴ１をオフ状態にする。ヒューズ情報読出回路８が、電気ヒューズ１の状態を読出し、読出結果を出力端子ＶＦに出力する。
【０００６】
図１０に、下記の特許文献１に開示された電気ヒューズの切断回路を示す。電気ヒューズ７５と切断用トランジスタＴＲ１との直列接続回路の、電気ヒューズ７５側の端子がパッド７１に接続され、切断用トランジスタＴＲ１のソース領域が接地されている。半導体基板と同一電位のパッド７０により、切断用トランジスタＴＲ１の基板電位が与えられる。
【０００７】
同一基板上に、電子回路７２が形成されている。電子回路７２は、ＮＭＯＳトランジスタＴＲ２を含む。ＮＭＯＳトランジスタＴＲ２の基板電位も、パッド７０により与えられる。電気ヒューズ７５とパッド７１との相互接続点が、ＮＭＯＳトランジスタＴＲ２のゲート電極に接続されている。
【０００８】
電気ヒューズ７５の切断時には、切断用トランジスタＴＲ１をオン状態にし、パッド７１に電源電圧を印加することにより、電気ヒューズ７５に切断電流を流す。電気ヒューズ７５が切断された後の確認は、パッド７０に対してパッド７１をより低い電位に保持する。電気ヒューズ７５が切断されていない場合には、切断用トランジスタＴＲ１の拡散層と半導体基板との間のＰＮ接合に順方向電流が流れる。電気ヒューズ７５が切断されている場合には、この順方向電流が流れない。
【０００９】
パッド７１が、電子回路７２内のＮＭＯＳトランジスタのソースまたはドレインに領域に接続されている場合には、電気ヒューズ７５の切断確認時に、このＮＭＯＳトランジスタの拡散層と半導体基板との間のＰＮ接合に順方向電流が流れてしまうため、電気ヒューズ７５の切断状態を確認することができない。図１０に示した回路では、パッド７１が、電子回路７２内のＮＭＯＳトランジスタＴＲ２のゲート電極のみに接続されているため、電子回路７２内のＮＭＯＳトランジスタを介してパッド７０からパッド７１に電流が流れることはない。
【００１０】
【特許文献１】特開昭５９−６６１４２号公報
【非特許文献１】ISSCC 2004 3.7 PowerPC 970 in130 nm and 90 nm Technologies
【発明の開示】
【発明が解決しようとする課題】
【００１１】
電気ヒューズを切断する際には、電気ヒューズに大電流を流す必要がある。このため、電気ヒューズに直列接続された切断用トランジスタのゲート幅を大きくしなければならない。トランジスタのゲート幅が大きくなると、スタンバイ電流が増加してしまう。電気ヒューズは、チップ内に多数搭載されるため、切断用トランジスタの占める面積が大きくなるとともに、消費電力が増大してしまう。
【００１２】
本発明の目的は、電気ヒューズを切断するための切断用トランジスタの占める面積の増加及びスタンバイ電流の増加を抑制することができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明の一観点によると、半導体基板の上に形成され、電流を流すことにより切断される第１の電気ヒューズと、前記半導体基板の第１導電型の第１の表層部に、チャネル領域を挟むように配置されたソース及びドレイン領域と、該ソース及びドレイン領域の間の導通状態を制御するゲート電極とを含み、該ドレイン領域が前記第１の電気ヒューズの一端に接続されている第１の切断用トランジスタと、前記第１の電気ヒューズの他端に接続され、該第１の電気ヒューズに切断用電流を供給する切断用パッドと、前記第１の表層部に、電源電圧及び接地電位のいずれからも独立して固定電圧を印加することができるバックバイアス用パッドと、前記第１の電気ヒューズの切断／非切断の状態を読み出す第１のヒューズ情報読出回路とを有する半導体装置が提供される。
【００１４】
本発明の他の観点によると、半導体基板の上に形成され、電流を流すことにより切断する電気ヒューズと、前記半導体基板の第１導電型の第１の表層部に、チャネル領域を挟むように配置されたソース及びドレイン領域と、該ソース及びドレイン領域の間の導通状態を制御するゲート電極とを含み、該ドレイン領域が前記電気ヒューズの一端に接続されている切断用トランジスタとを含む半導体装置の製造方法であって、前記第１の表層部とソース領域とのＰＮ接合界面に順方向電圧が印加されるように、前記第１の表層部にバックバイアスを印加し、かつ前記ゲート電極に、前記切断用トランジスタが導通状態になるゲート電圧を印加した状態で、前記電気ヒューズと前記切断用トランジスタとの直列回路に切断電流を流すことによって、前記電気ヒューズを切断する工程を含む半導体装置の製造方法が提供される。
【発明の効果】
【００１５】
第１の表層部にバックバイアスを印加することにより、バックバイアスを印加しない場合に比べて切断用トランジスタに大きな電流を流すことができる。切断用トランジスタのゲート幅を狭くしても、電気ヒューズの切断に十分な大きさの電流を流すことが可能になる。これにより、切断用トランジスタの占める領域を縮小し、かつオフ状態のリーク電流を削減することが可能になる。
【発明を実施するための最良の形態】
【００１６】
図１Ａに、第１の実施例による半導体装置の等価回路図を示す。第１の実施例による半導体装置は、複数、例えば７個のヒューズブロック９、切断ヒューズ選択レジスタ４、及び選択情報入力回路５を含んで構成される。複数のヒューズブロック９は、すべて同一の構成を有する。以下、１つのヒューズブロック９の構成について説明する。
【００１７】
電気ヒューズ１の一方の端子に、Ｎチャネルの切断用トランジスタＴ１のドレイン領域が接続されている。電気ヒューズ１は、しきい値電流以上の電流を流すことにより、切断することができる。切断用トランジスタＴ１のソース領域は接地されている。バックバイアス用パッド３から、切断用トランジスタＴ１の配置されているＰ型ウェルに、バックバイアスが与えられる。バックバイアス用パッドとＰ型ウェルとを接続する配線は、接地電位が印加される接地線及び電源電圧が印加される電源線のいずれからも分離されており、接地電位及び電源電圧とは独立して、Ｐ型ウェルにバックバイアスを印加することができる。
【００１８】
電気ヒューズ１の、切断用トランジスタＴ１に接続されていない方の端子に、切断用パッド２、及びＮチャネルの第１の読出用トランジスタＴ２のドレイン領域が接続されている。第１の読出用トランジスタＴ２のソース領域は接地されている。電気ヒューズ１の、切断用トランジスタＴ１に接続されている方の端子が、第２の読出用トランジスタＴ３のソース領域に接続されている。Ｎチャネルの第２の読出用トランジスタＴ３のドレイン領域は、ヒューズ情報読出回路８に接続されている。
【００１９】
以下、ヒューズ情報読出回路８の構成について説明する。電源電圧ＶＤＤと第２の読出用トランジスタＴ３との間に、ＰＭＯＳトランジスタＴ４とＮＭＯＳトランジスタＴ５とからなる直列回路が挿入されている。ＰＭＯＳトランジスタＴ４とＮＭＯＳトランジスタＴ５とのゲート電極に、リセット信号ＶＲが印加される。
【００２０】
ＰＭＯＳトランジスタＴ４とＮＭＯＳトランジスタＴ５との相互接続点の電位が、ラッチ回路８Ａによりラッチされる。ラッチ回路８Ａの出力端子の情報が、インバータ８Ｂを介して、ヒューズ情報読出回路８の出力端子ＶＦに出力される。
【００２１】
第１の読出用トランジスタＴ２、第２の読出用トランジスタＴ３、及びヒューズ情報読出回路８のＮＭＯＳトランジスタＴ５の配置されているＰ型ウェルに、接地電位ＶＳＳが与えられている。ヒューズ情報読出回路８のＰＭＯＳトランジスタＴ４が配置されているＮ型ウェルには、電源電圧ＶＤＤが与えられている。
【００２２】
電気ヒューズ１、切断用トランジスタＴ１、第１の読出用トランジスタＴ２、第２の読出用トランジスタＴ３、及びヒューズ情報読出回路８により１つのヒューズブロック９が構成される。
【００２３】
切断ヒューズ選択レジスタ４は、ヒューズブロック９の個数と同じ数のビット数を有する。切断情報入力回路５から切断ヒューズ選択レジスタ４に切断情報が入力される。切断ヒューズ選択レジスタ４の各ビットに記憶された情報が、対応するヒューズブロック９の切断用トランジスタＴ１のゲート電極に与えられる。第１の読出用トランジスタＴ２及び第２の読出用トランジスタＴ３のゲート電極に、パッドを介して制御電圧Ｖ２が与えられる。
【００２４】
図１Ｂに、電気ヒューズ１及び切断用トランジスタＴ１が配置された領域の半導体装置の断面図を示す。Ｐ型シリコンからなる半導体基板１０の表層部に、Ｐ型ウェル１３、及び素子分離絶縁膜１１が形成されている。素子分離絶縁膜１１により、Ｐ型ウェル１３の表面に２つの活性領域が画定されている。一つの活性領域内に、切断用トランジスタＴ１が形成されている。切断用トランジスタＴ１は、Ｐ型ウェル１３の表層部に、チャネル領域を挟むように配置されたソース領域Ｔ１Ｓ及びドレイン領域Ｔ１Ｄと、ソース及びドレイン領域の間の導通状態を制御するゲート電極Ｔ１Ｇとを含む。もう一方の活性領域内に、Ｐ＋型の不純物拡散領域であるバックバイアス用ウェルコンタクト１４が形成されている。
【００２５】
素子分離絶縁膜１１の上に、電気ヒューズ１が形成されている。電気ヒューズ１は、例えば多結晶シリコン膜１Ａの上にコバルトシリサイド膜１Ｂが積層された２層構造を有する。例えば、電気ヒューズ１の長さは１μｍ、幅は０．１μｍ、多結晶シリコン膜１Ａとコバルトシリサイド膜１Ｂとの合計の厚さは０．１μｍである。
【００２６】
電気ヒューズ１及び切断用トランジスタＴ１を覆うように、層間絶縁膜２０が形成されている。層間絶縁膜２０に形成されたビアホール内に、タングステンからなるプラグ２１Ａ〜２１Ｆが充填されている。プラグ２１Ａは、バックバイアス用ウェルコンタクト１４に接続されている。プラグ２１Ｂ、２１Ｃ、及び２１Ｄは、それぞれ切断用トランジスタＴ１のソース領域Ｔ１Ｓ、ゲート電極Ｔ１Ｇ、及びドレイン領域Ｔ１Ｄに接続されている。プラグ２１Ｅは電気ヒューズ１の一端に接続され、プラグ２１Ｆは、電気ヒューズ１の他端に接続されている。
【００２７】
層間絶縁膜２０の上に形成された配線２２が、プラグ２１Ｄと２１Ｅとを接続する。これにより、電気ヒューズ１の一端が切断用トランジスタＴ１のドレイン領域Ｔ１Ｄに接続される。
【００２８】
層間絶縁膜２０の上に多層の配線層が配置され、最上の層間絶縁膜の上に、切断用パッド２及びバックバイアス用パッド３が形成されている。切断用パッド２は、プラグ２１Ｆを介して電気ヒューズ１に接続されている。バックバイアス用パッド３は、プラグ２１Ａを介してバックバイアス用ウェルコンタクト１４に接続されている。ソース領域Ｔ１Ｓは、プラグ２１Ｂを介して接地電位ＶＳＳに接続されている。
【００２９】
図１Ｂでは、切断用トランジスタＴ１をＰ型ウェル１３内に配置したが、Ｐ型基板を用いる場合には、Ｐ型ウェルを形成することなく、基板１０のＰ型の表層部に切断用トランジスタＴ１を形成してもよい。この場合、切断用トランジスタＴ１の配置されたＰ型の表層部の他の場所に、バックバイアス用ウェルコンタクト１４を配置すればよい。
【００３０】
図２に、第１の実施例による半導体装置のレイアウトの一例を示す。図２の縦方向にＰ型ウェル１３が延在する。Ｐ型ウェル１３に、Ｎ型ウェル２３が並走する。Ｐ型ウェル１３及びＮ型ウェル２３の長手方向に、複数のヒューズブロック９が配列し、ヒューズブロック９の各々は、Ｐ型ウェル１３からＮ型ウェル２３に跨って配置される。ヒューズブロック９内の素子の配置は、すべてのヒューズブロック９について合同である。以下、１つのヒューズブロック９内の素子の配置について説明する。
【００３１】
Ｐ型ウェル１３内に、切断用トランジスタＴ１、第１及び第２の読出用トランジスタＴ２及びＴ３、ヒューズ状態読出回路８のＮＭＯＳトランジスタＴ５が配置されている。Ｐ型ウェル１３の上面を覆う素子分離絶縁膜の上に、電気ヒューズ１が配置されている。Ｎ型ウェル２３内にヒューズ状態読出回路８のＰＭＯＳトランジスタＴ４が配置されている。さらに、Ｐ型ウェル１３及びＮ型ウェル２３内に、ヒューズ情報読出回路８のラッチ回路８Ａ及びインバータ８Ｂを構成するＭＯＳトランジスタが配置される。
【００３２】
Ｐ型ウェル１３内のうち、切断用トランジスタＴ１の近傍に、バックバイアス用ウェルコンタクト１４が配置される。Ｐ型ウェル１３内のうち、バックバイアス用ウェルコンタクト１４とは異なる位置にＶＳＳ用ウェルコンタクト１５が配置される。ＶＳＳ用ウェルコンタクト１５は、例えば、ヒューズ情報読出回路８の近傍に配置される。Ｎ型ウェル２３内の、ヒューズ情報読出回路８の近傍に、ＶＤＤ用ウェルコンタクト２４が配置されている。
【００３３】
次に、第１の実施例による半導体装置の電気ヒューズ１の切断方法について説明する。      
【００３４】
Ｐ型ウェル１３と、切断用トランジスタＴ１のソース領域Ｔ１Ｓとの界面に順方向電圧が印加されるように、Ｐ型ウェル１３にバックバイアスを印加する。このバックバイアスは、バックバイアス用パッド３から与えられる。ゲート電極Ｔ１Ｇに、切断用トランジスタＴ１が導通状態になるゲート電圧を印加する。このゲート電圧は、図１Ａに示した切断ヒューズ選択レジスタ４の該当のビットをハイレベル状態に設定することにより与えられる。第１及び第２の読出用トランジスタＴ２及びＴ３のゲート電極に印加する制御電圧Ｖ２をローレベルにすることにより、第１及び第２の読出用トランジスタＴ２及びＴ３をオフ状態にする。この状態で、切断用パッド２に切断用の電圧を印加することにより、電気ヒューズ１に切断電流を流す。
【００３５】
例えば、電源電圧ＶＤＤは１．０〜１．２Ｖであり、切断用パッド２に印加される電圧は、３．３Ｖであり、バックバイアス用パッド３に印加されるバックバイアスは、０．５Ｖである。バックバイアスは、Ｐ型ウェル１３とソース領域Ｔ１Ｓとの間に形成されるＰＮ接合ダイオードの順方向電流が立ち上がるしきい値電圧よりも小さくすることが好ましい。バックバイアスをこのしきい値電圧よりも小さくすることにより、バックバイアス用パッド３から接地電位への順方向電流の急激な増加を防止することができる。
【００３６】
切断用トランジスタＴ１に０．５Ｖ程度のバックバイアスを印加すると、Ｐ型ウェル１３を接地する場合（すなわちバックバイアスをＯＶとする場合）に比べて、切断用トランジスタＴ１を流れる電流が２０％程度増加する。すなわち、切断用トランジスタＴ１のゲート幅を２０％程度狭くしても、バックバイアスを印加することにより、バックバイアスを印加しない場合と同程度の切断電流を流すことができる。例えば、バックバイアスを印加しない従来の構成において、切断トランジスタＴ１のゲート幅を１０〜２０μｍにする必要がある場合、第１の実施例においては、ゲート幅を８〜１６μｍにすることが可能になる。
【００３７】
ゲート幅を狭くすることにより、切断用トランジスタＴ１の占める面積を削減することが可能になる。さらに、切断用トランジスタＴ１がオフ状態のときのリーク電流を少なくすることが可能になる。
【００３８】
第１の実施例による半導体装置の動作時には、バックバイアス用パッド３は、開放状態（オープン状態）にされる。
【００３９】
次に、半導体装置の動作時において、電気ヒューズ１の切断／非切断情報を読出す方法について説明する。半導体装置の動作時には、切断用トランジスタＴ１をオフ状態にし、第１及び第２の読出用トランジスタＴ２及びＴ３をオン状態にする。電源投入時に、リセット信号ＶＲをＬレベルにすると、出力端子ＶＦがＨレベルになる。電源が完全に立ち上がった後に、リセット信号ＶＲをＨレベルにする。電気ヒューズ１が切断されている場合には、出力端子ＶＦはＨレベルのままである。電気ヒューズ１が非切断状態のときには、出力端子ＶＦがＬレベルになる。
【００４０】
電気ヒューズ１の切断時に、図２に示したバックバイアス用ウェルコンタクト１４に０．５Ｖ程度のバックバイアスを印加すると、バックバイアス用ウェルコンタクト１４からＶＳＳ用ウェルコンタクト１５に向かって貫通電流が流れる。ただし、貫通電流が流れるのは、電気ヒューズ１を切断する期間のみである。半導体装置の動作時には、バックバイアス用パッド３がオープン状態にされるため、貫通電流は流れない。従って、半導体装置の動作上の問題は生じない。なお、動作時に、バックバイアス用パッド３に接地電位ＶＳＳを印加してもよい。電気ヒューズ１の切断時に流れる貫通電流を少なくするために、図２に示したバックバイアス用ウェルコンタクト１４と、ＶＳＳ用ウェルコンタクト１５とをなるべく遠ざけることが好ましい。
【００４１】
図３に、ウェルコンタクトの配置の一例を示す。図３では、バックバイアス用ウェルコンタクト１４を白抜きの正方形で示し、ＶＳＳ用ウェルコンタクト１５を、ハッチ付きの正方形で示す。一般に、ウェル内の電位を均一にするために、ウェルコンタクトはウェル内に一様に分布させることが好ましい。例えば、一辺の長さがＬ１の単位領域を定義したとき、この単位領域をウェル内のどの位置に配置しても、単位領域が少なくとも１つのウェルコンタクトと重なるかまたは接するように、ウェルコンタクトが配置される。一般的には、２つのウェルコンタクト同士が、長さＬ１よりも狭い間隔で配置されることが許容される。長さＬ１は、例えば２０μｍである。
【００４２】
ところが、バックバイアス用ウェルコンタクト１４と、ＶＳＳ用ウェルコンタクト１５とを近づけすぎると、電気ヒューズ１を切断するときの貫通電流が大きくなってしまう。貫通電流の増大を抑制するために、バックバイアス用ウェルコンタクト１４と、ＶＳＳ用ウェルコンタクト１５とが、長さＬ１よりも狭い間隔で配置されることを禁止することが好ましい。この条件を「禁止条件」と呼ぶこととする。
【００４３】
図３において、一辺の長さがＬ１の正方形の単位領域をＰ型ウェル１３内のどの位置に配置しても、単位領域が、少なくとも１つのバックバイアス用ウェルコンタクト１４またはＶＳＳ用ウェルコンタクト１５と重なるかまたは接する。例えば、単位領域４０Ａは、１つのバックバイアス用ウェルコンタクト１４と重なる。単位領域４０Ｂは、２つのＶＳＳ用ウェルコンタクト１５と重なり、かつ２つのＶＳＳ用ウェルコンタクト１５と接する。単位領域４０Ｃは、１つのバックバイアス用ウェルコンタクト１４と接し、かつ１つのＶＳＳ用ウェルコンタクト１５と接する。
【００４４】
ＶＳＳ用ウェルコンタクト１５同士は、長さＬ１よりも狭い間隔で配置されることが許容されている。これに対し、バックバイアス用ウェルコンタクト１４から、最近接のＶＳＳ用ウェルコンタクト１５までの距離は少なくともＬ１であり、それよりも近い領域にはＶＳＳ用ウェルコンタクト１５が配置されておらず、上述の禁止条件が満たされている。
【００４５】
バックバイアス用ウェルコンタクト１４同士の間隔は、長さＬ１より狭くしても、貫通電流の増大の要因にならない。
【００４６】
図４に、第２の実施例による半導体装置の等価回路図を示す。以下、図１Ａに示した第１の実施例による半導体装置との相違点に着目して説明する。第１の実施例による半導体装置と構成が同一の部分については説明を省略する。
【００４７】
第１の実施例では、第１の読出用トランジスタＴ２のソース領域は、それが配置されたＰ型ウェルに接続され、ソース領域とＰ型ウェルとの両方に接地電位が印加されていた。第２の実施例においては、切断用トランジスタＴ１、第１及び第２の読出用トランジスタＴ２、Ｔ３、ヒューズ情報読出回路８のＮＭＯＳトランジスタＴ５が配置されているＰ型ウェルの電位を、接地電位とは独立して制御することができる構成とされている。第１の実施例のバックバイアス用パッド３の代わりに、Ｐウェル電位用パッド３０によってＰ型ウェルに固定電位が印加される。
【００４８】
電気ヒューズ１の切断時に、Ｐ型ウェルに０．５Ｖ程度のバックバイアスを印加しておくことにより、第１の実施例の場合と同様に、切断用トランジスタＴ１に大きな電流を流すことができる。なお、第１及び第２の読出用トランジスタＴ２及びＴ３のゲート電極には、バックバイアスが印加されている状態でもオフ状態を維持できる程度のゲート電圧を印加しておく必要がある。
【００４９】
半導体装置の動作時には、Ｐウェル電位用パッド３０に接地電位が印加される。なお、Ｐ型ウェル内のＮＭＯＳトランジスタの動作特性を調節するために、接地電位以外の固定電位を印加してもよい。
【００５０】
図５Ａに、第３の実施例による半導体装置の各素子のレイアウトを示す。第３の実施例による半導体装置の等価回路は、図１Ａに示した第１の半導体装置の等価回路と同一である。以下、図２に示した第１の実施例による半導体装置の各素子のレイアウトとの相違点に着目して説明する。第１の実施例による半導体装置と構成が同一の部分については説明を省略する。
【００５１】
第１の実施例では、図２に示したように、切断用トランジスタＴ１が、ヒューズブロック９内の他のＮＭＯＳトランジスタと共通のＰ型ウェル１３内に配置されていた。第３の実施例では、切断用トランジスタＴ１が、他のＮＭＯＳトランジスタが配置されたＰ型ウェル１３Ｂとは異なる切断トランジスタ用ウェル１３Ａ内に配置されている。切断トランジスタ用ウェル１３Ａ内に、バックバイアス用ウェルコンタクト１４が配置されている。切断トランジスタ用ウェル１３Ａは、深いＮ型ウェル３５内に配置されている。
【００５２】
図５Ｂに、電気ヒューズ１及び切断トランジスタ用ウェル１３Ａの断面図を示す。切断トランジスタ用ウェル１３Ａが、それよりも深いＮ型ウェル３５内に配置されており、いわゆるトリプルウェル構造になっている。切断トランジスタ用ウェル１３Ａの表層部にバックバイアス用ウェルコンタクト１４が形成されている。バックバイアス用パッド３からバックバイアス用ウェルコンタクト１４を介して、切断トランジスタ用ウェル１３Ａにバックバイアスが印加される。
【００５３】
切断トランジスタ用ウェル１３Ａは、より深いＮ型ウェル３５内に配置されているため、その他のＮＭＯＳトランジスタＴ２、Ｔ３、Ｔ５が配置されたＰ型ウェル１３Ｂから電気的に分離される。
【００５４】
電気ヒューズ１を切断する際には、バックバイアス用パッド３からバックバイアス用ウェルコンタクト１４を経由して、切断トランジスタ用ウェル１３Ａにバックバイアスを印加する。他のＮＭＯＳトランジスタＴ２、Ｔ３、Ｔ５が配置されたＰ型ウェル１３Ｂには、ＶＳＳ用ウェルコンタクト１５を経由して接地電位が印加される。
【００５５】
第１の実施例では、電気ヒューズ１を切断する際に、図２に示したバックバイアス用ウェルコンタクト１４からＶＳＳ用ウェルコンタクト１５に向かって貫通電流が流れた。第３の実施例では、バックバイアス用ウェルコンタクト１４が配置された切断トランジスタ用ウェル１３Ａと、ＶＳＳ用ウェルコンタクト１５が配置されたＰ型ウェル１３Ｂとが、電気的に分離されているため、電気ヒューズ１の切断時にも貫通電流が流れない。
【００５６】
第３の実施例では、切断トランジスタ用ウェル１３Ａに、ＶＳＳ用ウェルコンタクト１５から接地電位が印加されない。このため、半導体装置の動作時に、バックバイアス用パッド３から、切断トランジスタ用ウェル１３Ａに接地電位を印加することが好ましい。
【００５７】
図６に、第４の実施例による半導体装置の等価回路図を示す。以下、図１Ａに示した第１の実施例による半導体装置の等価回路との相違点に着目して説明する。第１の実施例による半導体装置と構成が同一の部分については説明を省略する。
【００５８】
第１の実施例では、切断用トランジスタＴ１がＮＭＯＳトランジスタで構成されていたが、第４の実施例では、ＰＭＯＳトランジスタで構成されている。これに対応して、切断用パッド２が、電気ヒューズ１と第２の読出用トランジスタＴ３との相互接続点に接続され、切断用トランジスタＴ１のドレイン領域が、電気ヒューズ１と第１の読出用トランジスタＴ２との相互接続点に接続される。切断用トランジスタＴ１のソース領域には、電源電圧ＶＤＤが印加される。
【００５９】
ＰＭＯＳトランジスタが配置されたＮ型ウェルには、通常、電源電圧ＶＤＤが印加されるが、切断用トランジスタＴ１の配置されたＮ型ウェルには、バックバイアス用パッド３から、電源電圧ＶＤＤとは独立に、所定の電圧が印加される。電気ヒューズ１の切断時には、切断用トランジスタＴ１の配置されているＮ型ウェルに、ソース領域とＮ型ウェルとのＰＮ接合に順方向の電圧が印加されるように、バックバイアス用パッド３を通してＮ型ウェルにバックバイアスを印加する。切断用パッド２は接地する。バックバイアスは、ソース領域とＮ型ウェルとのＰＮ接合に順方向電流が流れ始めるしきい値電圧よりも高い電圧、例えば電源電圧ＶＤＤよりも０．５Ｖ程度低い電圧とすることが好ましい。
【００６０】
切断用トランジスタＴ１にバックバイアスを印加することにより、より大きな電流を流すことが可能になる。半導体装置の動作時には、バックバイアス用パッド３をオープン状態にしておいてもよいし、バックバイアス用パッド３に電源電圧ＶＤＤを印加した状態にしておいてもよい。
【００６１】
図７に、第５の実施例による半導体装置のブロック図を示す。第５の実施例による半導体装置は、冗長情報記憶回路５０、デコーダ５２、及びＲＡＭマクロ６０を含む。冗長情報記憶回路５０は、７個のヒューズブロック９を含む。ヒューズブロック９の各々は、第１〜第４の実施例による半導体装置のヒューズブロック９のいずれかと同一の構成を有する。
【００６２】
７個のヒューズブロック９の各々の電気ヒューズ１に、切断用パッド２から切断電流が供給される。７個のヒューズブロック９の切断用トランジスタＴ１に、バックバイアス用パッド３からバックバイアスが印加される。
【００６３】
切断情報入力回路５から７ビットの切断ヒューズ選択レジスタ４に切断情報が入力される。切断ヒューズ選択レジスタ４の各ビットの情報が、対応するヒューズブロック９の切断トランジスタＴ１のゲート電極に入力される。７個のヒューズブロック９の各々が、出力端子ＶＦから、電気ヒューズ１の切断／非切断に応じた信号を出力する。
【００６４】
ヒューズブロック９の出力端子ＶＦから出力されたヒューズ情報がデコーダ５２に入力される。デコーダ５２は、ヒューズ情報をデコードして６５ビットの信号を生成し、ＲＡＭマクロ６０に入力する。
【００６５】
ＲＡＭマクロ６０は、６４ビットのメモリアレイに加えて、１ビットの冗長用アレイを有する。デコーダ５２から入力される６５ビットの信号のうち１ビットは、冗長の要否を表す。残りの６４ビットにより、不良が検出された冗長すべきメモリアレイが特定される。
【００６６】
図８に、第６の実施例による半導体装置のチップ内のレイアウトを示す。第６の実施例においては、１チップ内に複数のＲＡＭマクロ６０Ａ〜６０Ｆが配置されている。ＲＡＭマクロ６０Ａ〜６０Ｃに対応する冗長情報記憶回路５０Ａ〜５０Ｃが１箇所に集められて、冗長情報記憶部５１を構成する。例えば、冗長情報記憶回路５０Ａと５０Ｂとが相互に隣接して配置され、冗長情報記憶回路５０Ｂと５０Ｃとが相互に隣接して配置される。他のＲＡＭマクロ６０Ｄ〜６０Ｆに対応する冗長情報記憶回路５０Ｄ〜５０Ｆも１箇所に集められて、他の冗長情報記憶部５１Ｂを構成する。冗長情報記憶部５１Ａ内の複数の切断トランジスタＴ１は、１つのウェル内に配置される。他の冗長情報記憶部５１Ｂ内の複数の切断トランジスタＴ１も、１つのウェル内に配置される。なお、図７に示したデコーダ５２は、冗長情報記憶部の近傍に配置してもよいし、ＲＡＭマクロの近傍に配置してもよい。
【００６７】
切断用パッド２から、冗長情報記憶部５１Ａ及び５１Ｂの電気ヒューズ１に切断電流が供給される。バックバイアス用パッド３から、冗長情報記憶部５１Ａ及び５１Ｂの切断用トランジスタＴ１にバックバイアスが印加される。切断用パッド２と冗長情報記憶部５１Ａ及び５１Ｂとを接続する配線には、他の配線に比べて大きな切断電流が流れる。このため、この配線を、他の配線に比べて太くする必要がある。冗長情報記憶回路５０Ａ〜５０Ｆを、それぞれ対応するＲＡＭマクロ６０Ａ〜６０Ｆの近傍に配置すると、太い配線をチップ内に引き回さなければならない。複数のＲＡＭマクロ６０Ａ〜６０Ｃに対応する冗長情報記憶部５０Ａ〜５０Ｃを１箇所に集めて配置することにより、太い配線の長さを短くし、配線によって占められる領域を縮小することができる。
【００６８】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００６９】
【図１】（１Ａ）は、第１の実施例による半導体装置の等価回路図であり、（１Ｂ）は、その主要部の断面図である。
【図２】第１の実施例による半導体装置の素子のレイアウトを示す平面図である。
【図３】第１の実施例による半導体装置のウェルコンタクトの配置の一例を示す平面図である。
【図４】第２の実施例による半導体装置の等価回路図である。
【図５】（５Ａ）は、第３の実施例による半導体装置の素子のレイアウトを示す平面図であり、（５Ｂ）は、その主要部の断面図である。
【図６】第４の実施例による半導体装置の等価回路図である。
【図７】第５の実施例による半導体装置のブロック図である。
【図８】第６の実施例による半導体装置のチップ内のレイアウトを示す平面図である。
【図９】従来の電気ヒューズを含む半導体装置の等価回路図である。
【図１０】従来の電気ヒューズを含む半導体装置の等価回路図である。
【符号の説明】
【００７０】
１  電気ヒューズ
２  切断用パッド
３  バックバイアス用パッド
４  切断ヒューズ選択レジスタ
５  切断情報入力回路
８  ヒューズ情報読出回路
８Ａ  ラッチ回路
８Ｂ  インバータ
９  ヒューズブロック
１０  半導体基板
１１  素子分離絶縁膜
１３、１３Ｂ  Ｐ型ウェル
１３Ａ  切断トランジスタ用ウェル
１４  バックバイアス用ウェルコンタクト
１５  ＶＳＳ用ウェルコンタクト
２０  層間絶縁膜
２１Ａ〜２１Ｆ  プラグ
２２  配線
２３  Ｎ型ウェル
２４  ＶＤＤ用ウェルコンタクト
３０  Ｐウェル電位用パッド
３５  深いＮ型ウェル
４０Ａ〜４０Ｃ  単位領域
５０、５０Ａ〜５０Ｆ  冗長情報記憶回路
５１Ａ、５１Ｂ  冗長情報記憶部
５２  デコーダ
６０、６０Ａ〜６０Ｆ  ＲＡＭマクロ
Ｔ１  切断用トランジスタ
Ｔ２  第１の読出用トランジスタ
Ｔ３  第２の読出用トランジスタ
Ｔ４  ＰＭＯＳトランジスタ
Ｔ５  ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007200387.tif 000009
【図８】
2007200387.tif 000010
【図９】
2007200387.tif 000011
【図１０】
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