(57)【要約】【課題】広い受光感度範囲と高いコントラスト検知機能とを備えた高精度かつ小型な半導体撮像素子を簡易な回路構成により実現する。【解決手段】各画素回路１０のノードＮ１には、入射光量に応じた信号電荷が蓄積される。蓄積電荷排出回路２０は、同一の画素グループに属する複数個の画素回路１０の各ノードＮ１と、可変抵抗素子として機能する電荷排出ゲートＤＧを介して接続されるノードＮ２を有する。ノードＮ２は、制御スイッチ２４のオン期間にはフローティングドレインとして機能する一方で、１フレーム期間の中間タイミングに設けられた制御スイッチ２４のオフ期間には、各画素回路１０から流出した信号電荷を容量２２により蓄積する。画素グループへの入射光が強い場合には、容量２２に蓄積される信号電荷の増加に応じて各電荷排出ゲートＤＧの抵抗値が低下することによって、各画素回路１０の蓄積信号電荷を上記中間タイミングで一旦排出できる。【選択図】図１
2007306541.tif 000002
【特許請求の範囲】
【請求項１】
複数個の画素グループに分割される複数の画素回路と、
前記画素グループごとに設けられた蓄積電荷排出回路とを備え、
各前記画素グループは、複数個の前記画素回路を含み、
各前記画素回路は、
当該画素回路への入射光量に応じた信号電荷を生じさせるための第１の受光検知素子と、
前記第１の受光検知素子により発生された前記信号電荷が蓄積される、所定容量の第１のノードと、
フレーム期間の切換わりに対応して前記第１のノードに蓄積される前記信号電荷をクリアするための第１の初期化回路とを含み、
前記蓄積電荷排出回路は、各前記フレーム期間中の所定タイミングに予め設定される所定期間において、対応の前記画素グループへの入射光が強いときに、当該画素グループに含まれる前記複数個の画素回路中の各前記第１のノードから信号電荷を排出する電荷排出動作を実行するように構成され、
各前記画素回路について、各前記フレーム期間において前記所定期間より後の所定タイミングに設定された出力タイミングにおける、前記第１のノードに蓄積された前記信号電荷の量に応じた電気信号を出力するように構成された読出回路をさらに備える、半導体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体撮像素子に関し、より特定的には、視野内に輝度差が大きい領域が混在しても広いダイナミックレンジでの撮像が可能で、かつ全領域で十分なコントラストを検知することが可能な半導体撮像素子に関する。
【背景技術】
【０００２】
ＣＣＤ（Charge-coupled device）やＣＭＯＳ（Complementary mental-oxide semiconductor）イメージャーなどの固体撮像素子、所謂、半導体イメージセンサ（以下、“半導
体撮像素子”とも称する）は、ビデオカメラやデジタルカメラを始めとして、今や携帯電話などにも内蔵されるようになり、廉価で消費電力の少ない撮像素子として広く普及している。
【０００３】
しかしながら、半導体撮像素子の感知能力は、ヒトの視覚感知と比べて、大きく劣っている。ヒトの視覚では、一視野内に、４〜５桁程度の輝度分布があっても、明るい所と暗い所のコントラストを十分に検知することが可能である。この優れたコントラスト感知能力は、網膜内にある受光細胞が、その光感応特性を個々の細胞毎に調整できる機能によって実現されている。
【０００４】
これに対して、従来の半導体撮像素子では、すべての画素が同じ受光特性であることから、視野内の明るい所と暗い所で十分なコントラストを同時に得ることが困難であった。このため、広い受光感度範囲と高いコントラスト検知機能とを実現するために、周辺画素への入射光量に応じて、各画素回路での受光感度範囲をシフト可能な機構を備えた半導体撮像素子の構成が開示されている（たとえば特許文献１および２）。
【特許文献１】特開２０００−３４０７７９号公報
【特許文献２】特開２００５−１６００３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に開示された構成では、各画素回路において、自身の受光量を検知するための第１の受光検知素子と、近傍画素での平均受光光量を検出するために他の画素回路との間で抵抗素子を介して互いに接続される第２の受光検知素子との２個の受光検知素子を配置する必要が生じる。このため、近年の高解像度化の要求に対応するために不可欠である画素サイズ縮小に困難を伴うおそれがある。
【０００６】
また、この第１および第２の受光検知素子が各画素回路内で直列に接続されているため、周辺の画素回路と電気的に接続されたノードに流入したノイズが上記第１の受光検知素子の光電流に重畳される可能性があり、これによりノイズを拾いやすくなり検知精度が低下するおそれがある。
【０００７】
また、上記特許文献２に開示された構成では、各画素回路に配置される受光検知素子は１個であるものの、１つの画素回路内で、複数種類の信号電流を取扱う必要が生じるため、そのための周辺回路の構成が複雑化してしまう。このような周辺回路の複雑化により、画素間での特性ばらつきを抑制するために画素回路の各構成素子（特にトランジスタ）の製造に高い精度が要求される可能性がある。
【０００８】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、一視野内の輝度分布が大きい場合であっても明るい部分と暗い部分とを十分なコントラストで検知可能である、高精度かつ小型な半導体撮像素子を簡易な回路構成で提供することである。
【課題を解決するための手段】
【０００９】
本発明による半導体撮像素子は、複数個の画素グループに分割される複数の画素回路と、画素グループごとに設けられた蓄積電荷排出回路と、読出回路とを備える。各画素グループは、複数個の画素回路を含む。各画素回路は、第１の受光検知素子と、所定容量の第１のノードと、第１の初期化回路とを含む。第１の受光検知素子は、当該画素回路への入射光量に応じた信号電荷を生じさせるように構成される。第１のノードは、第１の受光検知素子により発生された信号電荷が蓄積されるように構成される。第１の初期化回路は、フレーム期間の切換わりに対応して第１のノードに蓄積される信号電荷をクリアするように構成される。蓄積電荷排出回路は、各フレーム期間中の所定タイミングに予め設定される所定期間において、対応の画素グループへの入射光が強いときに、当該画素グループに含まれる複数個の画素回路中の各第１のノードから信号電荷を排出する電荷排出動作を実行するように構成される。読出回路は、各画素回路について、各フレーム期間において所定期間より後の所定タイミングに設定された出力タイミングにおける、第１のノードに蓄積された信号電荷の量に応じた電気信号を出力するように構成される。
【００１０】
上記半導体撮像素子によれば、画素グループごとに設けられた蓄積電荷排出回路によって、当該画素グループへの入射光が強い場合（高照度）には、各画素回路に蓄積された信号電荷を、１フレーム期間の中間タイミング（所定タイミング）でそれまでの入射光量に応じた量を一旦排出することが可能となる。したがって、高照度時には、１フレーム期間中の当該所定タイミングから出力タイミングまでの再蓄積期間に対する１フレーム期間の比に従ってダイナミックレンジを拡大した撮像が可能となる。一方で、当該画素グループへの入射光が弱い（低照度）の場合には、蓄積電荷排出回路による信号電荷排出動作を非実行として、ダイナミックレンジを拡大することなくコントラストを確保した撮像を行なうことができる。
【００１１】
これにより、各画素回路に配置される受光検知素子を１個とし、かつ、当該受光検知素子によって生じる信号電荷の蓄積量のみに基づいて受光量を検知する簡易な回路構成によって、高照度時におけるダイナミックレンジを拡大して、視野内の輝度分布が大きい場合であっても明るい部分と暗い部分との十分なコントラストを検知することが可能となる。
【００１２】
好ましくは、上記半導体撮像素子において、蓄積電荷排出回路は、容量部と、制御部とを含む。容量部は、第１のノードにおける信号電荷の飽和により、複数個の画素回路中の各第１のノードから流出した信号電荷を蓄積するように構成される。制御部は、容量部に蓄積された信号電荷量の増加に応じて、所定期間において各第１のノードから排出する信号電荷の量を増加させるように構成される。そして、容量部に蓄積された信号電荷は、所定期間の終了に応答してクリアされる。
【００１３】
このような構成とすることにより、同一の画素グループ内の画素回路中の受光検知素子から信号電荷の飽和により流出してきた信号電荷の蓄積量に応じて、当該画素グループにおける入射光の強度を判断して、蓄積電荷排出回路による信号電荷排出動作の要否を制御することが可能となる。
【００１４】
さらに好ましくは、上記半導体撮像素子において、蓄積電荷排出回路は、当該蓄積電荷排出回路への入射光量に応じた信号電荷を生じさせるための第２の受光検知素子をさらに含む。そして、容量部は、第２の受光検知素子により発生された信号電荷をさらに蓄積するように構成される。
【００１５】
このような構成とすることにより、同一画素グループ内の複数個の画素回路により共有される単一の受光検知素子（第２の受光検知素子）が発生する信号電荷と、当該画素グループ内の各画素回路中の受光検知素子（第１の受光検知素子）で飽和した信号電荷との両方により、当該画素グループの入射光量が大きいことを検知することができ、これに応答して蓄積電荷排出回路により信号電荷を放出する動作を実行することが可能となる。これにより、高照度時に同一のダイナミックレンジを得るために必要な１フレーム期間が相対的に短縮されるので、より高速な撮像を実行することが可能となる。
【００１６】
また好ましくは、蓄積電荷排出回路は、第２の受光検知素子と、容量部と、制御部とを含む。第２の受光検知素子は、当該蓄積電荷排出回路への入射光量に応じた信号電荷を生じさせるように構成される。容量部は、第２の受光検知素子により発生された信号電荷が蓄積するように構成される。制御部は、容量部に蓄積された信号電荷量の増加に応じて、所定期間において各第１のノードから排出する信号電荷の量を増加させるように構成される。そして、容量部に蓄積された信号電荷は、所定期間の終了に応答してクリアされる。
【００１７】
このような構成とすることにより、同一画素グループ内の複数個の画素回路により共有される単一の受光検知素子（第２の受光検知素子）によって当該画素グループへの入射光量を検出し、この検出結果に応じて、蓄積電荷排出回路による信号電荷排出動作の要否を制御することが可能となる。
【００１８】
あるいは好ましくは、上記半導体撮像素子では、蓄積電荷排出回路は、所定容量を有する第２のノードと、可変抵抗素子と、制御部と、制御スイッチ素子とを含む。可変抵抗素子は、複数個の画素回路中の第１のノードの各々を、第２のノードと電気的に接続するように配置される。制御部は、第１のノードから伝達されて第２のノードに蓄積される信号電荷の増加に従って、可変抵抗素子の抵抗値を低下させるように構成される。そして、制御スイッチ素子は、信号電荷を吸引するための所定電位を供給する電位ノードと第２のノードとの間に配置され、かつ、所定期間において電位ノードおよび第２のノードを非接続とする一方で、所定期間以外において電位ノードおよび第２のノードを接続する。
【００１９】
このような構成とすることにより、蓄積電荷排出回路が動作する所定期間以外においては、所定電位と結合されることによってオーバーフロードレインとして動作する第２のノードに形成される容量を利用して、蓄積電荷排出回路の機構を実現できる。すなわち、オーバーフロードレイン容量を利用して、新たに配置が必要となる回路素子点数を削減して、本発明の構成を実現することが可能となる。
【００２０】
さらに好ましくは、上記半導体撮像素子では、蓄積電荷排出回路は、当該蓄積電荷排出回路への入射光量に応じた信号電荷を生じさせるための第２の受光検知素子をさらに含む。この第２の受光検知素子は、発生した信号電荷が第２のノードに蓄積されるように構成される。
【００２１】
このような構成とすることにより、オーバーフロードレイン容量として動作することが可能な第２のノードを用いて構成された第２の受光検知素子によって、各画素グループへの入射光量を検知することが可能となるので、新たに配置が必要となる回路素子点数を削減して、本発明の構成を実現することが可能となる。
【００２２】
特に上記半導体撮像素子では、可変抵抗素子は、第１のノードを構成する第１の不純物拡散領域をソースとし、第２のノードを構成する第２の不純物拡散領域をドレインとする第１の電界効果トランジスタを含む。そして、制御部は、第２のノードに蓄積される信号電荷の増加に従って、ソースおよびドレイン間のチャネル抵抗が低下するように、第１の電界効果トランジスタのゲート電位を制御するように構成される。さらに、各画素回路は、出力タイミングにおいて飽和領域または線形領域でオンすることにより、第１の不純物拡散領域に蓄積された信号電荷を第３の不純物拡散領域へ転送するように構成された第２の電界効果トランジスタと、同一のフレーム期間内で、第２の電界効果トランジスタのオンに先立って第３の不純物拡散領域内の信号電荷をクリアするための第２の初期化回路とをさらに含む。そして、読出回路は、第３の不純物拡散領域に蓄積された信号電荷の量に応じた電気信号を出力するように構成される。
【００２３】
このような構成とすることにより、第１のノードに相当する第１の不純物拡散領域に蓄積された信号電荷を、第２の不純物拡散領域および第３の不純物拡散領域との間にそれぞれ形成される第１および第２の電界効果トランジスタにより、蓄積電荷排出回路あるいは読出回路に対して伝達することが可能となる。これにより、第１のノードに対して直接物理的にコンタクトする接点を設けることなく信号電荷の取出が可能となるので、第１の受光検知素子を埋込型ダイオードで構成して耐ノイズ性の高い構造とすることができる。
【００２４】
好ましくは、上記半導体撮像素子では、蓄積電荷排出回路は、入射光を受ける平面内において、対応の画素グループに含まれる複数個の画素回路によって囲まれる領域内に形成される。
【００２５】
このような構成とすることにより、蓄積電荷排出回路を効率的に配置することができるので、半導体撮像素子の小型化に寄与することができる。
【発明の効果】
【００２６】
この発明によれば、一視野内の輝度分布が大きい場合であっても明るい部分と暗い部分とを十分なコントラストで検知可能であり、高精度かつ小型な半導体撮像素子を簡易な回路構成により実現することができる。
【発明を実施するための最良の形態】
【００２７】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお以下では図中の同一または相当部分には同一符号を付してその説明は原則的に繰返さないものとする。
【００２８】
（実施の形態１）
図１は、この発明の実施の形態１による導体撮像素子の主要部の概略構成を説明する回路図である。
【００２９】
図１を参照して、画素回路１０は、受光検知素子としてのフォトダイオードＰＤ、転送ゲート１２、リセットスイッチ１４、電圧増幅器１６、および画素選択スイッチ１８を有する。
【００３０】
リセットスイッチ１４は、電源電位ＶＤＤを供給する電源電位ノード５と、フローティングディフュージョンとして作用するノードＮｆとの間に配置され、リセット制御信号ＲＦに応じてオン・オフされる。転送ゲート１２は、フォトダイオードＰＤによる光電流の発生によって信号電荷が蓄積されるノードＮ１と、ノードＮｆとの間に接続される。転送ゲート１２のオン・オフは、転送制御信号ＴＧにより制御される。
【００３１】
フォトダイオードＰＤは、接地電位ＶＳＳを供給する接地ノード６およびノードＮ１の間に配置される。フォトダイオードＰＤのアノードは、接地ノード６により接地電位ＶＳＳにバイアスされる。ノードＮ１は、フォトダイオードＰＤのカソードに対応する。すなわち、画素回路１０では、信号電荷は、カソード（ｎ型）での多数キャリアである電子（負電荷）となる。
【００３２】
なお、本実施の形態において、電源電位ＶＤＤおよび接地電位ＶＳＳは、ＶＤＤ＞ＶＳＳの関係にあり、かつ、（ＶＤＤ−ＶＳＳ）の電位差により回路動作に必要なバイアスを与えることが可能であれば、それぞれ任意の電位に設定できる。すなわち、接地電位ＶＳＳについても、接地電位以外の任意の電位（負電位でも可）に設定することが可能であることを確認的に記載する。
【００３３】
電圧増幅器１６は、たとえば、ソースフォロア回路によって構成され、その入力ノードがノードＮｆと接続されるとともに、その出力ノードは、画素選択スイッチ１８を介して出力ノードＮｏと接続される。画素選択スイッチ１８のオン・オフは画素選択制御信号ＰＳによって制御される。
【００３４】
本発明による半導体撮像素子では、受光面に配置された複数の画素回路１０は、Ｎ個（Ｎ≧２の整数）の画素回路１０ごとに１つのグループ（画素グループ）を構成するように配置される。そして、画素グループごとに蓄積電荷排出回路２０が配置される。実施の形態１の例示では、隣接する４個の画素回路１０ごとに、１つの画素グループが構成される。
【００３５】
蓄積電荷排出回路２０は、同一の画素グループに含まれるＮ個（本実施の形態では４個）の画素回路１０によって共有される。蓄積電荷排出回路２０は、ノードＮ２と、制御スイッチ２４と、反転増幅器２６と、Ｎ個の電荷排出ゲートＤＧとを含む。ノードＮ２には、オーバーフロードレイン容量２２が形成される。
【００３６】
制御スイッチ２４は、電源電位ノード５およびノードＮ２の間に接続されて、制御信号ＲＯに応じてオン・オフされる。反転増幅器２６は、ノードＮ２の電位が高いほど出力ノードの電位Ｖｇ（以下、出力電位Ｖｇとも称する）が低下し、反対にノードＮ２の電位が低くなるほどその出力電位Ｖｇが上昇するように構成される。
【００３７】
電荷排出ゲートＤＧは、同一画素グループに含まれる各画素回路１０内のノードＮ１と、蓄積電荷排出回路２０内のノードＮ２との間に接続されて、等価的に可変抵抗として機能する。電荷排出ゲートＤＧの電気抵抗は、反転増幅器２６の出力電位Ｖｇに応じて制御される。具体的には、出力電位Ｖｇが高くなるほど各電荷排出ゲートＤＧの電気抵抗が低下し、出力電位Ｖｇが低くなるほど各電荷排出ゲートＤＧの電気抵抗が高くなるように、各電荷排出ゲートＤＧは構成される。
【００３８】
図２には、画素グループごとの画素回路および蓄積電荷排出回路の配置例が示される。
図２を参照して、入射光を受ける受光面内に、各画素回路１０のフォトダイオードＰＤが行列状に配置される（領域３０）。受光面内でＸ方向およびＹ方向に隣接する４個の画素回路１０によって１つの画素グループ２が形成される。各画素回路１０のフォトダイオードＰＤ以外の回路要素は、フォトダイオードＰＤが設けられる領域３０の間の領域３６を適宜利用して配置される。なお、各画素回路１０の転送ゲート１２は、領域３０および領域３６の境界領域３５に対応して配置される。
【００３９】
蓄積電荷排出回路２０のうち、ノードＮ２（オーバーフロードレイン容量２２）は、同一画素グループに含まれるＮ個（４個）のフォトダイオードＰＤの配置領域３０で囲まれた領域３４に形成される。また、電荷排出ゲートＤＧは、領域３０および領域３４の境界領域３２に対応して配置される。蓄積電荷排出回路２０のその他の回路素子についても、領域３６を適宜利用して配置される。
【００４０】
このように、各画素グループ２において、蓄積電荷排出回路２０は、当該画素グループを構成するＮ個（４個）の画素回路１０によって囲まれた領域３内に配置される。また、各電荷排出ゲートＤＧの可変抵抗としての動作が同一となるように、ノードＮ２（領域３４）およびフォトダイオードＰＤ（領域３０）の間の位置関係は、各画素回路１０で共通とされる。
【００４１】
次に図３を用いて、図１に示した画素回路１０および蓄積電荷排出回路２０の具体的な構造について説明する。図３には、同一画素グループ中の１つの画素回路１０および、それと接続される蓄積電荷排出回路２０の構造例が示されており、図３は、図２におけるＩＩＩ−ＩＩＩ断面図に相当する。
【００４２】
図３を参照して、ｐ型シリコン基板１００は、基板電位として、接地ノード６により接地電位ＶＳＳを供給されている。ｐ型シリコン基板１００の主表面には、ｎ＋拡散領域１１０および１２０と、埋込型のｎ−拡散領域１３０とが形成される。
【００４３】
ｎ＋拡散領域１１０は、図１におけるノードＮ２に相当し、ｎ＋拡散領域１１０の上部（受光面側）には導電性の遮光板１１５が形成される。オーバーフロードレイン容量２２は、ｐ型シリコン基板１００およびｎ＋拡散領域１１０間の接合容量により形成される。
【００４４】
埋込型のｎ−拡散領域１３０の上部にはｐ型領域が形成される。ｎ−拡散領域１３０およびその上下のｐ型領域との間のｐｎ接合によって、図１中のフォトダイオードＰＤが構成される。すなわち、実施の形態１では、フォトダイオードＰＤは、埋め込み型ダイオードとして構成される。
【００４５】
ｎ＋拡散領域１１０およびｎ−拡散領域１３０の間のチャネル領域上部には、絶縁層１４０を介してゲート電極１４５が構成される。これにより、ｎ−拡散領域１３０をソースとし、ｎ＋拡散領域１１０をドレインとし、ゲート電極１４５をゲートとする電界効果トランジスタである、ｎ−ＭＯＳトランジスタ１６０が構成される。ｎ−ＭＯＳトランジスタ１６０は、図１に示した電荷排出ゲートＤＧを構成する。
【００４６】
ゲート電極１４５は、反転増幅器２６の出力ノードと接続される。すなわち、ｎ−ＭＯＳトランジスタ１６０のゲート電位は、反転増幅器２６の出力電位Ｖｇとなる。反転増幅器２６は、たとえば、図４に示すような回路構成で実現される。
【００４７】
図４を参照して、反転増幅器２６は、直列接続された２個のｎ−ＭＯＳトランジスタ２７および２８によって構成される。
【００４８】
ｎ−ＭＯＳトランジスタ２７は、出力電位Ｖｇが生成される出力ノードＮ３および電源電位ノード５の間に接続され、そのゲートは電源電位ノード５と接続される。一方ｎ−ＭＯＳトランジスタ２８は、出力ノードＮ３および接地ノード６の間に接続され、そのゲートはノードＮ２と接続される。出力ノードＮ３は、図３に示したゲート電極１４５と接続される。
【００４９】
このため、制御スイッチ２４がオンされて、ノードＮ２が電源電位ＶＤＤと接続されたときには、ノードＮ３は、接地電位ＶＳＳよりも所定電位高い低電位Ｖｌに設定される。一方、入力ノードＮ２の電位が接地電位ＶＳＳまで低下した場合には、電源電位ＶＤＤよりも所定電位低い高電位Ｖｈとなる。このように、反転増幅器２６の出力電位Ｖｇは、入力となるノードＮ２の電位に応じて、低電位Ｖｌ（＞ＶＳＳ）および高電位Ｖｈ（＜ＶＤＤ）の範囲内で変化する。
【００５０】
再び図３を参照して、ｎ−ＭＯＳトランジスタ１６０のゲート電位を、反転増幅器２６０で制御することにより、各電荷排出ゲートＤＧの電気抵抗は、制御スイッチ２４のオン時（Ｖｇ＝Ｖｌ）には最高値Ｒｈとなり、制御スイッチ２４のオフ時には、ノードＮ２の電位低下に従って、Ｖｇ＝Ｖｈのとき（すなわち、ノードＮ２が接地電位ＶＳＳまで低下したとき）の最低値Ｒｌまでの範囲内で低下する。なお、制御スイッチ２４のオン時にも、ｎ−ＭＯＳトランジスタ１６０は完全にターンオフされないので、ノードＮ１からノードＮ２への信号電荷の伝達経路を形成することが可能である。
【００５１】
制御スイッチ２４のオン期間には、ノードＮ２（すなわちｎ＋拡散領域１１０）は、電源電位ＶＤＤと接続されることにより、オーバーフロードレインとして作用する。ここで、図５および図６により、オーバーフロードレインの動作を説明する。
【００５２】
図５（ａ）およびそのＸ−Ｘ断面でのポテンシャル分布を表わす図５（ｂ）に示されるように、フォトダイオードＰＤへの入射光が強い場合には、信号電荷７０（負電荷）が多量に発生するため、フォトダイオードが形成するポテンシャル井戸６０が信号電荷７０によって満たされて飽和する。これにより、溢れた信号電荷７０が、基板領域ＳＵＢを介して隣接するフォトダイオードＰＤのポテンシャル井戸６５に流れ込み、偽信号として検知される、いわゆるブルーミングと呼ばれる現象が発生する。
【００５３】
このため、図６（ａ）およびそのＸ−Ｘ断面でのポテンシャル分布を表わす図６（ｂ）に示されるように、フォトダイオードＰＤから溢れ出した信号電荷７０を吸収するためのラテラルオーバーフロードレインＯＦＤがフォトダイオードＰＤ間に配置される。ラテラルオーバーフロードレインＯＦＤは、所定導電型の不純物拡散領域（図３でのｎ＋拡散領域１１０）を、信号電荷７０を吸引可能な所定電位（本実施の形態では電源電位ＶＤＤ）によりバイアスすることによって形成される。Ｘ−Ｘ断面図に示されるように、ラテラルオーバーフロードレインＯＦＤを設けることにより、フォトダイオードＰＤから溢れ出した信号電荷７０を吸収することができるため、ブルーミング現象（図５）の発生を防止できる。上述のラテラルオーバーフロードレインは、シリコン基板の深部の方向にオーバーフロードレインを形成する、バーティカルオーバーフロードレインと同様に、ブルーミング対策として一般的に用いられる手法である。
【００５４】
再び図３を参照して、制御スイッチ２４のオフ期間には、ｎ−拡散領域１１０は電源電位ＶＤＤと切離される。このため、各画素回路１０の各フォトダイオードＰＤ（具体的にはノードＮ１）から溢れ出た信号電荷は、ｐ型シリコン基板１００およびｎ−拡散領域１１０の間に形成されるオーバーフロードレイン容量２２により蓄積される。
【００５５】
このため、画素グループ２内の各画素回路１０、すなわち、当該画素グループ２への入射光が強い場合には、各フォトダイオードＰＤから溢れ出た信号電荷が蓄積されるのに伴って、ノードＮ２の電位が低下する。これにより、反転増幅器２６の出力電位Ｖｇが上昇するのに伴って、各電荷排出ゲートＤＧの電気抵抗（ｎ−ＭＯＳトランジスタ１６０のチャネル抵抗）が低下するので、各画素回路１０のノードＮ１から蓄積電荷排出回路２０のノードＮ２への電荷排出動作が促進される。
【００５６】
これに対して、画素グループ２への入射光が弱く、各フォトダイオードＰＤから信号電荷が流出しない場合には、ノードＮ２の電位は電源電位ＶＤＤから低下しない。このとき、反転増幅器２６の出力電位Ｖｇは上昇しないので、各電荷排出ゲートＤＧの電気抵抗（ｎ−ＭＯＳトランジスタ１６０のチャネル抵抗）は、ｎ＋拡散領域１１０がオーバーフロードレインとして動作する場合と同様に維持される。
【００５７】
このように、オーバーフロードレインを利用して追加的に必要となる回路素子およびその配置面積を抑制した上で、電荷排出動作を行なうための蓄積電荷排出回路２０を構成することができる。
【００５８】
一方、ｎ＋拡散領域１２０およびｎ−拡散領域１３０の間のチャネル領域には、絶縁膜１５０を介してゲート電極１５５が形成される。これにより、ｎ−拡散領域１３０をソースとし、ｎ＋拡散領域１２０をドレインとし、ゲート電極１５５をゲートとする電界効果トランジスタである、ｎ−ＭＯＳトランジスタ１７０が形成される。ｎ−ＭＯＳトランジスタ１７０は、図１に示した転送ゲート１２を構成する。
【００５９】
ゲート電極１５５には、転送制御信号ＴＧが入力される。転送制御信号ＴＧのハイレベル（以下Ｈレベルとも称する）期間には、ｎ−ＭＯＳトランジスタ１７０が飽和領域または線形領域でターンオンされて、ｎ−拡散領域１３０に蓄積された信号電荷がｎ＋拡散領域１２０へ転送される。ｎ＋拡散領域１２０は、リセットスイッチ１４を介して電源電位ノード５と接続され、かつ、電圧増幅器１６の入力ノードと接続される。すなわち、ｎ＋拡散領域１２０は、図１に示したフローティングディフュージョンとしてのノードＮｆに相当する。
【００６０】
このように、ｎ−ＭＯＳトランジスタ１７０によって転送ゲート１２（図１）を構成することにより、ｎ−拡散領域１３０に対して直接物理的にコンタクトする接点を設けることなく、ｎ−拡散領域１３０に蓄積された信号電荷を取出すことが可能となる。すなわち、転送ゲート１２の配置により、埋込型ダイオードに本発明を適用することが可能となる。埋込型ダイオードでは、信号電荷の蓄積ノード（ノードＮ１）が、他のノードと物理的に直接接続されないため、耐ノイズ性を高めた高精度の光電検出が期待できる。
【００６１】
次に、画素回路１０および蓄積電荷排出回路２０の動作について説明する。
再び図１を参照して、各画素回路１０において、フォトダイオードＰＤは、当該画素回路１０の入射光に応じた光電流を生じさせ、この光電流の発生に応じて信号電荷（負電荷）がノードＮ１に信号電荷として蓄積される。
【００６２】
上記のように、蓄積電荷排出回路２０は、制御スイッチ２４のオン・オフに従って、異なった機能を発揮する。制御スイッチ２４のオン期間には、ノードＮ２（図３のｎ＋拡散領域１１０）が電源電位ＶＤＤと接続されることによりフォトダイオードＰＤから飽和により溢れ出した信号電荷を排出するので、蓄積電荷排出回路２０は、同一画素グループ内の各画素回路１０によって共有されるオーバーフロードレインとして機能する。
【００６３】
一方、蓄積電荷排出回路２０は、制御スイッチ２４のオフ期間には、同一画素グループ内の各画素回路１０のフォトダイオードＰＤから溢れ出した信号電荷を蓄積することにより、対応の画素グループへの入射光量に応じた電位をノードＮ２に発生させる。そして、入射光が強い（光量大）場合には、ノードＮ２の電位低下に伴って電荷排出ゲートＤＧの電気抵抗が低下することにより、蓄積電荷排出回路２０は、各画素回路１０のノードＮ１にその時点までに蓄積された信号電荷をノードＮ２へ排出する「信号電荷排出動作」を実行する。これに対して、入射光が弱く（光量小）、ノードＮ２の電位が低下しないときには、電荷排出ゲートＤＧの電気抵抗が高抵抗に維持されるので、蓄積電荷排出回路２０は、上記信号電荷排出動作を非実行とする。このように、蓄積電荷排出回路２０による電荷排出動作は、各画素回路１０から溢れ出した信号電荷が多いほど、すなわち対応の画素グループ２への入射光が強いほど発生しやすくなる。すなわち、蓄積電荷排出回路２０は、当該画素グループへの入射光量に応じた量の信号電荷を、同一画素グループ中の各画素回路１０内のノードＮ１から排出するように動作する。
【００６４】
画素回路１０において、転送ゲート１２は、転送制御信号ＴＧに従って飽和領域または線形領域でオンすることにより、１フレーム期間中にノードＮ１に蓄積された信号電荷をノードＮｆに転送する。ノードＮｆは、リセットスイッチ１４のターンオンにより電源電位ＶＤＤにプリチャージされ、その後リセットスイッチ１４がターンオフされた状態で、転送ゲート１２により転送された信号電荷を受けて蓄積する。転送ゲート１２は、１フレーム期間の切換わりに対応して設けられる出力タイミングに対応してターンオンされる。
【００６５】
この結果、フローティングディフュージョンとしてのノードＮｆには、１フレーム期間中において上記出力タイミングにおいてノードＮ１に蓄積される信号電荷量に応じた電位が発生する。電圧増幅器１６は、ノードＮｆの電位に応じた出力電圧を発生し、かつ、画素選択制御信号ＰＳに従ってオンされた画素選択スイッチ１８を介して出力ノードＮｏと接続される。これにより、出力ノードＮｏには、当該１フレーム期間にノードＮ１に蓄積された信号電荷量に応じた出力電圧信号Ｖｏｕｔが出力される。
【００６６】
本発明の特徴点として、１フレーム期間中に制御スイッチ２４のオフ期間（以下、電荷排出期間とも称する）を適宜設けることによって、入射光が強く、ノードＮ１の信号電荷が１フレーム期間の途中で飽和するような場合には、蓄積電荷排出回路２０による信号電荷排出動作により、ノードＮ１に一旦蓄積された信号電荷を、１フレーム期間の途中で排出することができる。
【００６７】
次に、図７および図８を用いて、実施の形態１による半導体撮像素子の１フレーム期間の動作について説明する。
【００６８】
図７を参照して、画素選択制御信号ＰＳ、リセット制御信号ＲＦ、転送制御信号ＴＧおよび制御信号ＲＯは、各フレーム期間内において所定タイミングで、ハイレベル（Ｈレベル）からローレベル（Ｌレベル）への遷移、あるいは、ＬレベルからＨレベルへの遷移が発生するように設定される。
【００６９】
転送ゲート１２、リセットスイッチ１４、画素選択スイッチ１８および制御スイッチ２４は、それぞれに対応する転送制御信号ＴＧ、リセット制御信号ＲＦ、画素選択制御信号ＰＳおよび制御信号ＲＯのＨレベル期間にオンし、Ｌレベル期間にオフする。
【００７０】
フレーム期間の切換わりに対応して、画素選択制御信号ＰＳは、所定期間Ｈレベルに設定される。画素選択制御信号ＰＳのＨレベル期間（画素選択期間）では、まず、リセット制御信号ＲＦがＨレベルに設定されてノードＮｆの信号電荷がクリアされた後に、転送制御信号ＴＧのＨレベル期間（転送期間）が設けられる。この転送期間において、当該１フレーム期間におけるノードＮ１の蓄積信号電荷がノードＮｆへ転送され、電圧増幅器１６により、このタイミングにおけるノードＮ１の蓄積信号電荷量に応じた出力電圧信号Ｖｏｕｔが発生される。
【００７１】
さらに、１フレーム期間内には、上記画素選択期間に先立って、制御信号ＲＯのＬレベル期間（電荷排出期間）が所定タイミングに設けられる。上述のように、電荷排出期間では、画素グループへの入射光量に応じて、蓄積電荷排出回路２０による電荷排出動作が実行される。
【００７２】
図８には、図７中の時刻ｔ０〜ｔ６におけるポテンシャル障壁の形成と信号電荷の動きが模式的に示される。
【００７３】
図８中において、縦軸はポテンシャル障壁の高さを示す。横軸において、Ｗ１はオーバーフロードレイン容量２２（ノードＮ２）の配置領域に対応し、Ｗ２は電荷排出ゲートＤＧ（ｎ−ＭＯＳトランジスタ１６０）のチャネル領域に対応し、Ｗ３はフォトダイオードＰＤの配置領域に対応し、Ｗ４は転送ゲート１２（ｎ−ＭＯＳトランジスタ１７０）のチャネル領域に対応し、Ｗ５はフローティングディフュージョン領域（ノードＮｆ）に対応する。
【００７４】
時刻ｔ０においては、画素選択制御信号ＰＳ、リセット制御信号ＲＦおよび転送制御信号ＴＧがＬレベルに設定され、制御信号ＲＯがＨレベルに設定されている。このため、図１において、蓄積電荷排出回路２０では、制御スイッチ２４のオンによりノードＮ２がオーバーフロードレインとして機能する。一方、画素回路１０では、転送ゲート１２およびリセットスイッチ１４はターンオフされており、ノードＮ１では、画素回路１０への入射光量に応じてフォトダイオードＰＤが生じさせる光電流により、信号電荷が蓄積される。なお、フォトダイオードＰＤは、当該画素回路１０への入射光量に応じた光電流を常時発生させるので、ノードＮ１における信号電荷の蓄積動作についても、１フレーム期間を通じて継続的に実行される。
【００７５】
図８（ａ）を参照して、時刻ｔ０では、ノードＮ２（オーバーフロードレイン容量２２）に対応する領域Ｗ１は電源電位ＶＤＤにバイアスされている。したがって、フォトダイオード領域Ｗ３から、飽和により溢れ出した信号電荷７０は、オーバーフロードレイン容量２２（領域Ｗ１）に蓄積されることなく排出される。このとき、領域Ｗ２すなわち電荷排出ゲート下領域のポテンシャルは、フォトダイオードＰＤ（領域Ｗ３）からすべての信号電荷を引抜くことがないように、フォトダイオードＰＤのポテンシャル井戸の底を形成するビルトイン電圧よりも低く設定される必要がある。これは、上述した可変抵抗素子としての電荷排出ゲートＤＧについての、制御スイッチ２４のオン時（Ｖｇ＝Ｖｌ）の電気抵抗Ｒｈを適切に設計することと等価である。
【００７６】
再び図７を参照して、時刻ｔ０の状態より制御信号ＲＯがＨレベルからＬレベルへ遷移した、電荷排出期間Ｔｄｒの時刻ｔ１〜ｔ２では、蓄積電荷排出回路２０において制御スイッチ２４がターンオフされる。このため、ノードＮ２には、オーバーフロードレイン容量２２によって各画素回路１０のノードＮ１からの漏れ信号電荷が蓄積される。
【００７７】
図８（ｂ）を参照して、時刻ｔ１では、領域Ｗ１（ノードＮ２）が電源電位ＶＤＤと切離されることにより、フォトダイオード領域Ｗ３（ノードＮ１）からの流入電荷の蓄積が開始される。
【００７８】
図８（ｃ）を参照して、時刻ｔ２においては、フォトダイオード領域Ｗ３（ノードＮ１）から流入する信号電荷がオーバーフロードレイン容量部Ｗ１（ノードＮ２）に蓄積されるのに従って、電荷排出ゲート下領域Ｗ２のポテンシャルが上昇する。この結果、電荷排出ゲートＤＧの抵抗が低下するのと等価となり、各画素回路１０内のノードＮ１からの信号電荷排出動作が促進される
ここで、フォトダイオードＰＤに電荷排出を疎外するポテンシャルのバリアやポケットが存在せず、電荷排出ゲート下領域Ｗ２のポテンシャルの最大値がフォトダイオードのビルトイン電圧を超えないとすると、フォトダイオード領域Ｗ３から領域Ｗ１（ノードＮ２）への信号電荷の移動は、下記（１）式に示す、ｎ−ＭＯＳトランジスタ１６０のサブスレッショルド電流式でモデル化することができる。
【００７９】
Ｉｄｓ＝Ｉｄ０・ｅｘｐ{ｑ／（ｎ・ｋ・Ｔ）・（Ｖｇ−Ｖｓ−Ｖｔ）}  …（１）
ただし、（１）式中において、Ｉｄ０は、下記（２）式で示される。
【００８０】
Ｉｄ０＝（Ｗ／Ｌ）・μｎ・Ｃ０・（ｋ・Ｔ／ｑ）・ｅｘｐ（１）  …（２）
なお、（１），（２）式中で、ｑは素電荷、ｋはボルツマン係数、Ｔは絶対温度、μｎはキャリア移動度（電子）を示し、ＷおよびＬは、ｎ−ＭＯＳトランジスタ１６０のゲート幅およびゲート長を示す。また、Ｖｓはフォトダイオード電位（ノードＮ１の電位）を示し、Ｖｔはｎ−ＭＯＳトランジスタ１６０の閾値電圧を示す。なお、ｎは、ｎ−ＭＯＳトランジスタ１６０のゲート絶縁膜容量Ｃ０および空乏層容量Ｃｄを用いて、ｎ＝（Ｃ０＋Ｃｄ）／Ｃ０で示される係数である。
【００８１】
このように、電荷排出期間において、ｎ−ＭＯＳトランジスタ１６０に生じるサブスレッショルド電流Ｉｄｓ、すなわち、単位時間当たりにノードＮ１からノードＮ２へ排出される信号電荷の量は、画素グループへの入射光量に応じたノードＮ２の電位に従った、反転増幅器２６の出力電位Ｖｇに応じたものとなる。
【００８２】
ここで、フォトダイオードＰＤ（ノードＮ１）での飽和信号電荷量をＱとすると、ノードＮ１に信号電荷量Ｑが蓄積されたときの各点の電位が、容量値等の回路定数より求められ、かつ、このときのサブスレッショルド電流Ｉｄｓの推定値に対応させて、飽和信号電荷量Ｑのすべてを蓄積電荷排出回路２０によってノードＮ１から排出するのに必要な所要時間が予め予測できる。したがって、この予測時間に対応させて電荷排出期間の長さを設定することができる。なお、電荷排出期間は、制御信号ＲＯの設定により設けることができるので、１フレーム期間内に１回のみでなく、複数回設けることとしてもよい。
【００８３】
再び図７を参照して、時刻ｔ２からｔ３の間に制御信号ＲＯがＬレベルからＨレベルに遷移すると、制御スイッチ２４が再びターンオンされて、時刻ｔ０の状態が再現される。これにより、ノードＮ１では、画素回路１０への入射光量に応じた信号電荷の蓄積動作が再開される。
【００８４】
図８（ｄ）を参照して、信号電荷の蓄積動作が再開される時刻ｔ３、すなわち電荷排出期間Ｔｄｒの終了時において、入射光が強い場合には、例示するように、電荷排出期間Ｔｄｒにおける蓄積電荷排出回路２０の信号電荷排出動作によって、フォトダイオード領域Ｗ３（ノードＮ１）の信号電荷は、一旦クリアされた状態となる。一方、図示は省略するが、画素グループへの入射光が弱い場合には、蓄積電荷排出回路２０による信号電荷排出動作が実行されず、フォトダイオード領域Ｗ３（ノードＮ１）には、これまでに蓄積された信号電荷がそのまま残存する形となる。また、中間的な入射光の領域では、ノードＮ１にはそれまでに蓄積された信号電荷のうちの一部が残存することとなる。このように、電荷排出期間Ｔｄｒでは、蓄積電荷排出回路２０により、画素グループへの入射光量に応じた量の信号電荷が、フォトダイオード領域Ｗ３（ノードＮ１）から排出される。
【００８５】
再び図７を参照して、画素選択制御信号ＰＳがＨレベルに設定される画素選択期間では、まず、リセット制御信号ＲＦが所定期間Ｈレベルに設定されることにより、リセットスイッチ１４のオンによって、フローティングディフュージョンとしてのノードＮｆが電源電位ＶＤＤと接続される（時刻ｔ４）。
【００８６】
さらに、転送制御信号ＴＧがＨレベルに設定される転送期間では、転送ゲート１２がオンされて、その時点までにノードＮ１に蓄積された信号電荷がノードＮｆへ転送される（時刻ｔ５）。その後、転送制御信号ＴＧがＬレベルへ復帰して転送期間が終了することにより、転送ゲート１２はオフされる（時刻ｔ６）。さらに、画素選択制御信号ＰＳがＬレベルへ復帰して、画素選択期間が終了することにより、１フレーム期間の動作が終了する。
【００８７】
図８（ｅ）を参照して、時刻ｔ４では、電荷排出期間Ｔｄｒ後にノードＮ１に蓄積された信号電荷がフォトダイオード領域Ｗ３（ノードＮ１）に保持される。一方、フローティングディフュージョン領域Ｗ５（ノードＮｆ）は、電源電位ＶＤＤと接続されてこの領域に蓄積された信号電荷がクリアされる。
【００８８】
図８（ｆ）を参照して、時刻ｔ５では、転送ゲート１２をターンオンすることにより、転送ゲート下領域Ｗ４のポテンシャルのポテンシャルが上昇して、当該１フレーム期間にフォトダイオード領域Ｗ３（ノードＮ１）にこれまで蓄積された信号電荷がフローティングディフュージョン領域Ｗ５（ノードＮｆ）へ転送される。
【００８９】
転送される信号電荷量は、入射光が強く、電荷排出期間Ｔｄｒに信号電荷排出動作が完全に行なわれる場合には、電荷排出期間Ｔｄｒ後の再蓄積期間Ｔａｇ（図７）に蓄積された信号電荷量となり、入射光が弱く、電荷排出期間Ｔｄｒに信号電荷排出動作が非実行とされる場合には、１フレーム期間で蓄積された信号電荷となる。
【００９０】
図８（ｇ）を参照して、時刻ｔ６では、転送ゲート１２がターンオフされて、転送ゲート下領域Ｗ４のポテンシャルのポテンシャルが下降するので、フォトダイオード領域Ｗ３（ノードＮ１）から転送された信号電荷が、フローティングディフュージョン領域Ｗ５（ノードＮｆ）に蓄積される。この結果、フローティングディフュージョン領域Ｗ５（ノードＮｆ）は、このときの蓄積信号電荷量、すなわち、１フレーム期間終了時でのノードＮ１の蓄積信号電荷量に応じた電位となり、このときのノードＮｆの電位に応じた出力電圧信号Ｖｏｕｔが出力ノードＮｏから出力される。なお、時刻ｔ６において、１フレーム期間の切換わりに対応して、フォトダイオード領域Ｗ３（ノードＮ１）での蓄積信号電荷は一旦クリアされる。
【００９１】
以上説明したように、実施の形態１による半導体撮像素子では、画素グループごとに設けられた蓄積電荷排出回路によって、当該画素グループへの入射光が強い場合（高照度時）には、各画素回路に蓄積された信号電荷を、１フレーム期間の中間タイミング（電荷排出期間）で一旦排出することが可能となる。したがって、高照度時には、電荷排出期間（複数回設けられる場合には最後の電荷排出期間）の終了から、転送期間が終了するまでの再蓄積期間Ｔａｇに対する１フレーム期間Ｔｆｒの比であるｋ＝（Ｔｆｒ／Ｔａｇ）に従って、各画素回路１０でのダイナミックレンジを拡大することが可能となる。
【００９２】
一方で、当該画素グループへの入射光が弱い（低照度）場合には、蓄積電荷排出回路２０による信号電荷排出動作を非実行として、各画素回路１０でのダイナミックレンジを拡大することなくコントラストを確保した撮像を行なうことができる。
【００９３】
この結果、各画素回路１０に配置される受光検知素子（フォトダイオード）を１個とし、かつ、当該受光検知素子によって生じる信号電荷の蓄積量のみに基づいて受光量を検知する簡易な回路構成によって、高照度時におけるダイナミックレンジを拡大して、視野内の輝度分布が大きい場合であっても明るい部分と暗い部分との十分なコントラストを検知することが可能となる。
【００９４】
ここで、画素回路１０において、フォトダイオードＰＤは本発明での「第１の受光検知素子」に対応し、ノードＮ１は本発明の「第１のノード」に対応する。また、転送ゲート１２は、ノードＮ１の蓄積電荷をクリアする「第１の初期化回路」に対応し、リセットスイッチ１４は、本発明での「第２の初期化回路」に対応する。さらに、電圧増幅器１６は、本発明での「読出回路」に対応する。なお、この「読出回路」については、画素回路１０の外部要素として、たとえば、複数の画素回路１０の間で共有させるように配置することも可能である。
【００９５】
また、蓄積電荷排出回路２０において、オーバーフロードレイン容量２２は、本発明における「容量部」に対応し、各電荷排出ゲートＤＧは本発明での「可変抵抗素子」に対応し、反転増幅器２６は、本発明での「制御部」に対応し、制御スイッチ２４は、本発明での「制御スイッチ素子」に対応する。
【００９６】
さらに、図３において、ｎ−拡散領域１３０は、本発明での「第１の不純物拡散領域」に対応し、ｎ＋拡散領域１１０は、本発明での「第２の不純物拡散領域」に対応し、ｎ＋拡散領域１２０は、本発明での「第３の不純物拡散領域」に対応する。また、ｎ−ＭＯＳトランジスタ１６０は、本発明での「第１の電界効果トランジスタ」に対応し、ｎ−ＭＯＳトランジスタ１７０は、本発明での「第２の電界効果トランジスタ」に対応する。
【００９７】
図９は、実施の形態１による画素回路および蓄積電荷排出回路を行列状に配列して構成された実施の形態１による半導体撮像素子の全体構成を示すブロック図である。
【００９８】
図９を参照して、実施の形態に従う半導体撮像素子２００は、入射光を受ける受光面に行列状に配列された複数の画素回路１０と、行方向および列方向に隣接する４個ずつの画素回路１０によって構成される画素グループごとに配置された蓄積電荷排出回路２０と、制御信号発生回路２１０と、電圧ラッチ回路２２０と、行方向に延在して配置された信号線２３０と、列方向に延在して配置されたデータ線２４０とを備える。
【００９９】
制御信号発生回路２１０は、１フレーム期間に対応させて垂直方向（列方向）の走査を実行する垂直シフトレジスタ（図示せず）の出力に基づき、図７で説明した、画素選択制御信号ＰＳ、リセット制御信号ＲＦ、転送制御信号ＴＧおよび制御信号ＲＯを含む制御信号群を画素行単位で発生する。
【０１００】
制御信号発生回路２１０によって生成された制御信号群は信号線２３０によって伝達され、同一画素行中の各画素回路１０および各蓄積電荷排出回路２０へ取込まれる。
【０１０１】
データ線２４０は、画素列ごとに設けられ、対応の画素列中の各画素回路１０の出力ノードＮｏと接続される。電圧ラッチ回路２２０は、各データ線２４０と接続され、水平方向（行方向）の走査を実行する水平シフトレジスタ（図示せず）の出力に基づき、データ線２４０上の電圧を順次読取ることにより、画素回路１０の走査順序に従って各画素回路１０からの出力電圧信号Ｖｏｕｔを順に取得することができる。これにより、画素回路１０の走査順序に従って、各画素回路１０からの出力電圧信号Ｖｏｕｔがシリアルに配列されたデータ列信号Ｖｄａｔを得ることができる。
【０１０２】
なお、本実施の形態のように、同一の画素グループに属する画素回路が複数（２個）の画素行にまたがる場合には、同一の画素グループに対応する複数（２個）の画素行では、制御信号群を共通のタイミングで設定することが好ましい。この場合には、各画素列において、同一の画素グループに属する複数（２個）の画素回路１０から出力電圧信号Ｖｏｕｔが出力されるので、データ線２４０についても画素列ごとに複数本（２本）配置して、同一の画素グループに属する複数（２個）の画素回路１０を、複数本（２本）配置されたデータ線２４０とそれぞれ接続する読出構成とすることが必要である。これにより、より精度の高い読出動作を実行することが可能となる。
【０１０３】
なお、本発明の実施の形態において、各画素回路１０の走査および出力電圧信号の取出のための構成は、図９の例示に限定されるものではなく、当業者に周知の任意の手法を適宜用いることが可能である点を確認的に記載する。また、蓄積電荷排出回路２０を共有する画素グループについても、任意の個数の画素行および画素列にわたって構成することが可能である。
【０１０４】
（実施の形態１の変形例）
実施の形態１では、埋込型ダイオードによってフォトダイオードＰＤを構成する画素回路１０を備えた半導体撮像素子を例示した。しかしながら、本発明は、埋込型ダイオード以外のフォトダイオードにより構成された画素回路にも適用することが可能である。      
【０１０５】
図１０に示すように、図１における画素回路１０を、画素回路１１に置換しても、同一の画素グループ内の複数個の画素回路１１によって蓄積電荷排出回路２０を共有して、実施の形態１と同様の半導体撮像素子を構成することが可能である。
【０１０６】
図１０を参照して、画素回路１１は、図１に示した画素回路１０と比較して、転送ゲート１２の配置が省略される点で異なる。すなわち、リセットスイッチ１４は、ノードＮ１を直接リセットするように接続され、電圧増幅器１６の入力ノードは、ノードＮ１と直接接続される。
【０１０７】
したがって、画素回路１１では、図６に示した構造において、フォトダイオードＰＤを埋込型ダイオードに限定することなく、通常のｐｎ接合ダイオードとして構成することができる。この場合には、ノードＮ１に対応するｎ型拡散領域をｐ型シリコン基板１００の主表面上に設けることとなるため、ノードＮ１に対して直接物理的にコンタクトする接点を形成することが可能となる。このため、各画素回路１１において図１における転送ゲート１２（図６におけるｎ−ＭＯＳトランジスタ１７０）の配置を省略しても、実施の形態１と同様の半導体撮像素子を構成することが可能となる。
【０１０８】
すなわち、画素回路１１では、リセットスイッチ１４が本発明での「第１の初期化回路」に対応し、本発明における「第２の初期化回路」は配置されない。
【０１０９】
次に図１１を用いて、画素回路１１を適用した実施の形態１の変形例による半導体撮像素子における１フレーム期間の動作を説明する。
【０１１０】
図１１を参照して、実施の形態１の変形例による半導体撮像素子では、制御信号ＲＯが実施の形態１（図７）と同様に設定される一方で、画素選択制御信号ＰＳは、図７での時刻ｔ５に対応するタイミングにてＨレベルに設定される。そして、リセット制御信号ＲＦは、１フレーム期間の切換わりに対応するように、画素選択期間（画素選択制御信号ＲＳのＨレベル期間）の終了に応答して、新たな１フレーム期間の開始時にＨレベルに設定される。これにより、各フレーム期間の開始時に、ノードＮ１の蓄積信号電荷をクリアすることができる。
【０１１１】
１フレーム期間において、ノードＮ１の電位および電圧増幅器１６の出力電圧は、ノードＮ１での信号電荷の蓄積量に応じて時々刻々変化していくが、１フレーム期間の途中に制御信号ＲＯのＬレベル期間（電荷排出期間）を設けて蓄積電荷排出回路２０による信号電荷排出動作を適宜実行することにより、実施の形態１での画素回路１０と同様の出力電圧信号Ｖｏｕｔを、画素回路１１により発生することができる。
【０１１２】
（実施の形態２）
図１２は、実施の形態２に従う半導体撮像素子における画素回路および蓄積電荷排出回路の構成を説明する回路図である。
【０１１３】
図１２を参照して、実施の形態２に従う半導体撮像素子においては、図１に示した蓄積電荷排出回路２０に代えて、蓄積電荷排出回路２１が設けられる。
【０１１４】
蓄積電荷排出回路２１は、図１に示した蓄積電荷排出回路２０において、ノードＮ２および接地ノード６の間に、「第２の受光検知素子」としてのフォトダイオードＰＤ♯が配置された回路構成を有する。
【０１１５】
図１３は、図３に示した蓄積電荷排出回路２１の主要部の断面図に対応する、蓄積電荷排出回路２１の主要部の構造を示す断面図である。図１３および図３の比較から理解されるように、蓄積電荷排出回路２１は、オーバーフロードレインとして作用するｎ＋拡散領域１１０の主表面側に設けられた遮光板１１５の配置を省略した構造を有する。これにより、接地電位ＶＳＳにバイアスされたｐ型シリコン基板１００をアノードとし、ｎ＋拡散領域１１０をカソードとするフォトダイオードＰＤ♯が形成される。蓄積電荷排出回路２１のその他の部分の構成および構造については、蓄積電荷排出回路２０と同様であるので詳細な説明は繰返さない。
【０１１６】
蓄積電荷排出回路２１は、実施の形態１と同様に画素グループごとに設けられ、同一の画素グループに含まれる画素回路１０の各ノードＮ１と電荷排出ゲートＤＧを介して電気的に接続される。
【０１１７】
再び図１２を参照して、蓄積電荷排出回路２１では、制御スイッチ２４のオン期間中には、ｎ＋拡散領域１１０は、電源電位ＶＤＤにバイアスされることにより、実施の形態１の蓄積電荷排出回路２０と同様にオーバーフロードレインとして作用する。一方、制御スイッチ２４のオフ期間（電荷排出期間）には、フォトダイオードＰＤ♯により、蓄積電荷排出回路２１への入射光、すなわち当該画素グループへの入射光量に応じた光電流を発生させ、光電流の発生に伴って信号電荷をノードＮ２に蓄積することが可能となる。
【０１１８】
この際に、図２に例示したレイアウトと同様に、同一の画素グループに属する画素回路によって囲まれる領域内に、各画素回路から実質的に等距離となるようにノードＮ２（すなわちフォトダイオードＰＤ♯）を設けることにより、直接の露光によって、当該画素グループでの平均的な入射光量に応じた光電流をフォトダイオードＰＤ♯により発生することができる。
【０１１９】
これにより、蓄積電荷排出回路２１では、電荷排出期間において、実施の形態１と同様に各画素回路１０から溢れ出した信号電荷に加えて、フォトダイオードＰＤ♯によって生じた信号電荷についてもノードＮ２に蓄積される。このため、蓄積電荷排出回路２１では、ノードＮ２に信号電荷が蓄積されやすくなり、ノードＮ１からの信号電荷排出動作を起こりやすくし、かつ信号電荷の排出速度を高めることが可能となる。
【０１２０】
この結果、高照度時に同一のダイナミックレンジを得るために必要な１フレーム期間が相対的に短縮されるので、より高速な撮像を実行することが可能となる。
【０１２１】
あるいは、電荷排出期間において、フォトダイオードＰＤ♯によって検知される受光量のみに応じて、ノードＮ２の電位、すなわち電荷排出ゲートＤＧの抵抗を制御する構成とすることも原理的に可能である。このような構成では、蓄積電荷排出回路２１において、各画素回路１０のノードＮ１からの信号電荷を排出するための電荷排出部（図示せず）を別途設けることにより、各電荷排出ゲートＤＧは、ノードＮ２から切離して、当該電荷排出口と各画素回路１０中のノードＮ１との間に接続すればよい。
【０１２２】
また、実施の形態２による半導体撮像素子において、画素回路１０についても、実施の形態１の変形例で示した画素回路１１と置換することが可能である。すなわち、画素回路１０または１１と、実施の形態２による蓄積電荷排出回路２１とを、たとえば、図９に示すように配置することによって、実施の形態２による半導体撮像素子を構成することができる。
【０１２３】
（実施の形態３）
以上のように、画素回路１０または１１と、蓄積電荷排出回路２０または２１との組合せによって、本発明の実施の形態による半導体撮像素子を構成することが可能である。ここで、実施の形態１および２では、フォトダイオードＰＤのアノードを接地電位ＶＳＳに固定する回路構成を例示したが、各回路での極性を反転して、フォトダイオードＰＤのカソードを電源電位ＶＤＤに固定する回路構成とすることも可能である。
【０１２４】
図１４および図１５には、画素回路１０および１１の極性をそれぞれ反転した変形例である実施の形態３による画素回路１０♯および１１♯がそれぞれ示される。
【０１２５】
画素回路１０♯および１１♯では、フォトダイオードＰＤのカソードが電源電位ノード５と接続される構成とされ、画素回路１０および１１と比較して、ノードＮ１と電源電位ノード５および接地ノード６のそれぞれとの間に接続される回路素子の配置が入れ換えられる。なお、画素回路１０♯および１１♯では、ノードＮ１がフォトダイオードのアノードに対応するので、蓄積される信号電荷は正電荷となる。
【０１２６】
図１６および図１７には、蓄積電荷排出回路２０および２１の極性をそれぞれ反転した変形例である実施の形態３による蓄積電荷排出回路２０♯および２１♯が示される。蓄積電荷排出回路２０♯および２１♯では、蓄積電荷排出回路２０および２１と比較して、ノードＮ１と電源電位ノード５および接地ノード６のそれぞれとの間に接続される回路素子の配置が入れ換えられる。
【０１２７】
また、各画素回路１０♯（または１１♯）中のノードＮ１と、蓄積電荷排出回路２０♯（または２１♯）中のノードＮ２との間には、電荷排出ゲートＤＧに代えて、ノードＮ１から正電荷を排出するための電荷排出ゲートＤＧ♯が接続される。電荷排出ゲートＤＧ♯は、電荷排出ゲートＤＧとは反対に、反転増幅器２６の出力電位Ｖｇが低下（すなわち、ノードＮ２の電位が上昇）するのに従って、電気抵抗が低下し、出力電位Ｖｇが上昇するのに従って電気抵抗が高くなるように構成される。
【０１２８】
画素回路１０♯，１１♯および蓄積電荷排出回路２０♯，２１♯は、図６または図１３に示した構造例において、ｎ型およびｐ型の導電型を適宜反転することによって構成することが可能である。すなわち、画素回路１０♯，１１♯では転送ゲート１２は、ｐ−ＭＯＳトランジスタで構成され、蓄積電荷排出回路２０♯，２１♯では電荷排出ゲートＤＧは、ｐ−ＭＯＳトランジスタにより構成される。
【０１２９】
画素回路１０♯，１１♯および蓄積電荷排出回路２０♯，２１♯の動作および機能は、画素回路１０，１１および蓄積電荷排出回路２０，２１と同様であるので、詳細な説明は繰返さない。すなわち、画素回路１０♯または１１♯と、蓄積電荷排出回路２０♯または２１♯との組合せによっても、本発明の実施の形態による半導体撮像素子を構成することが可能である。ただし、正電荷（正孔）の移動度は、負電荷（電子）の移動度よりも小さいので、画素回路１０，１１および蓄積電荷排出回路２０，２１により構成された半導体撮像素子は、画素回路１０♯，１１♯および蓄積電荷排出回路２０♯，２１♯により構成された半導体撮像素子と比較して、高速撮像の面で相対的に有利である。
【０１３０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１３１】
以上説明したように、この発明による半導体撮像素子は、高い視覚検知能力を有した撮像素子として様々な状況下で使用可能であり、屋外を含む監視用カメラや車載用カメラなどに利用することが可能である。また、簡易な回路構成のため画素サイズを縮小できるので、多画素化に適するとともに携帯機器への搭載にも好適である。
【図面の簡単な説明】
【０１３２】
【図１】この発明の実施の形態１による半導体撮像素子の主要部の概略構成を説明する回路図である。
【図２】図１に示した画素回路および蓄積電荷排出回路の配置例を示す平面図である。
【図３】図２におけるＩＩＩ−ＩＩＩ断面図である。
【図４】図１に示した反転増幅器の構成例を示す回路図である。
【図５】フォトダイオードへの入射光が強いときのブルーミング現象を説明する概念図である。
【図６】オーバーフロードレインの動作を説明する概念図である。
【図７】実施の形態１による半導体撮像素子における１フレーム期間の動作を説明するタイミングチャートである。
【図８】図７に示したタイミングチャートの各時点におけるポテンシャル障壁の形成および信号電荷の動きを説明する概念図である。
【図９】実施の形態１による半導体撮像素子の全体構成を示すブロック図である。
【図１０】この発明の実施の形態１の変形例による半導体撮像素子の主要部の概略構成を説明する回路図である。
【図１１】実施の形態１の変形例による半導体撮像素子における１フレーム期間の動作を説明するタイミングチャートである。
【図１２】この発明の実施の形態２による半導体撮像素子の主要部の概略構成を説明する回路図である。
【図１３】図１２に示した蓄積電荷排出回路の具体的な構造例を示す断面図である。
【図１４】実施の形態３による画素回路の第１の構成例を示す回路図である。
【図１５】実施の形態３による画素回路の第２の構成例を示す回路図である。
【図１６】実施の形態３による蓄積電荷排出回路の第１の構成例を示す回路図である。
【図１７】実施の形態３による蓄積電荷排出回路の第２の構成例を示す回路図である。
【符号の説明】
【０１３３】
２  画素グループ、３  領域（画素グループ）、５  電源電位ノード、６  接地ノード、１０，１０♯，１１，１１♯  各画素回路、１２  転送ゲート、１４  リセットスイッチ、１６  電圧増幅器、１８  画素選択スイッチ、２０，２０♯，２１，２１♯  蓄積電荷排出回路、２２  オーバーフロードレイン容量、２４  制御スイッチ、２６  反転増幅器、２７，２８  ｎ−ＭＯＳトランジスタ、３０  配置領域（フォトダイオード）、３２，３５  境界領域、３４  配置領域（オーバーフロードレイン）、３６  配置領域（周辺回路）、６０，６５  ポテンシャル井戸、７０  信号電荷、１００  ｐ型シリコン基板、１１０，１２０  ｎ＋拡散領域、１１５  遮光板、１２０  Ｎ拡散領域、１３０  ｎ−拡散領域、１４０，１５０  絶縁層、１４５，１５５  ゲート電極、１６０，１７０  ｎ−ＭＯＳトランジスタ（電界効果トランジスタ）、２００  半導体撮像素子、２１０  制御信号発生回路、２２０  電圧ラッチ回路、２３０  信号線、２４０  データ線、２６０  反転増幅器、ＤＧ  電荷排出ゲート、Ｎ１，Ｎ２，Ｎ３，Ｎｆ  ノード、Ｎｏ  出力ノード、ＯＦＤ  ラテラルオーバーフロードレイン、ＰＤ  フォトダイオード、ＰＳ  画素選択制御信号、ＲＦ  リセット制御信号、ＲＯ  制御信号、ＲＳ  画素選択制御信号、ＳＵＢ  基板領域、Ｔａｇ  再蓄積期間、Ｔｄｒ  電荷排出期間、Ｔｆｒ  １フレーム期間、ＴＧ  転送制御信号、Ｖｄａｔ  データ列信号、ＶＤＤ  電源電位、Ｖｏｕｔ  出力電圧信号、ＶＳＳ  接地電位、Ｗ１  オーバーフロードレイン容量部、Ｗ２  電荷排出ゲート下領域、Ｗ３  フォトダイオード領域、Ｗ４  転送ゲート下領域、Ｗ５  フローティングディフュージョン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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