(57)【要約】【課題】応力制御膜に生ずる複数の歪によって異なる複数種のトランジスタのチャネル移動度を向上させる。【解決手段】シリコン基板２１上にｎ型ＦＥＴ素子領域３０aとｐ型ＦＥＴ素子領域３０bとを形成し、ゲート電極２５a,２５bおよびソース・ドレイン領域２８a,２８bを内包すると共に、ｐ型ＦＥＴ素子領域３０bに対して最適化された真性応力を有する応力制御膜３１を形成し、ｎ型ＦＥＴ素子領域３０a上の応力制御膜３１に対して化学反応処理を施すことによって、ｎ型ＦＥＴ素子領域３０a上に他とは異なる真性応力を有する応力制御膜３１aにす。こうして、互いに異なる応力を両ＦＥＴ素子領域３０a,３０bに作用させてチャネル領域の電子移動度を向上させ、ドレイン電流を向上させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１種のＭＩＳ電界効果トランジスタと、
上記半導体基板上に形成された第２種のＭＩＳ電界効果トランジスタと、
上記第１種のＭＩＳ電界効果トランジスタおよび上記第２種のＭＩＳ電界効果トランジスタにおける各ゲート電極と各ソース領域と各ドレイン領域とを内包する１つの絶縁膜と
を備え、
上記絶縁膜は、上記第１種のＭＩＳ電界効果トランジスタと上記第２種のＭＩＳ電界効果トランジスタとに対して、夫々異なる応力を生じさせるようになっている
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記第１種のＭＩＳ電界効果トランジスタは、ｎチャネルＭＩＳ電界効果トランジスタであり、
上記第２種のＭＩＳ電界効果トランジスタは、ｐチャネルＭＩＳ電界効果トランジスタであり、
上記絶縁膜は、上記第１種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している領域では第１応力を有する一方、上記第２種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している領域では、上記第１応力とは異なる第２応力を有する
ことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
上記第１種のＭＩＳ電界効果トランジスタは、ｎチャネルＭＩＳ電界効果トランジスタであり、
上記第２種のＭＩＳ電界効果トランジスタは、上記第１種のＭＩＳ電界効果トランジスタとは異なる駆動電流性能を有するｎチャネルＭＩＳ電界効果トランジスタであり、
上記絶縁膜は、上記第１種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している領域では第１応力を有する一方、上記第２種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している領域では、上記第１応力とは異なる第２応力を有する
ことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
上記第１種のＭＩＳ電界効果トランジスタは、ｐチャネルＭＩＳ電界効果トランジスタであり、
上記第２種のＭＩＳ電界効果トランジスタは、上記第１種のＭＩＳ電界効果トランジスタとは異なる駆動電流性能を有するｐチャネルＭＩＳ電界効果トランジスタであり、
上記絶縁膜は、上記第１種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している領域では第１応力を有する一方、上記第２種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している領域では、上記第１応力とは異なる第２応力を有する
ことを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
上記絶縁膜は、上記第１種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している領域と、上記第２種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している領域とで、異なる膜厚を有している
ことを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
上記絶縁膜は、シリコン窒化膜であることを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
上記絶縁膜は、シリコン酸窒化膜を含むシリコン酸化膜である
ことを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
上記絶縁膜は、上記第１種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している第１領域と、上記第２種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している第２領域とで、異なる応力を有しており、
上記絶縁膜の上記第１領域中における窒素水素結合を形成している水素濃度である窒素水素結合水素濃度が、上記第２領域における上記窒素水素結合水素濃度に対して、５Ｅ２０cm-3以上の濃度差を有している
ことを特徴とする半導体装置。
【請求項９】
半導体基板上に、第１種のＭＩＳ電界効果トランジスタと第２種のＭＩＳ電界効果トランジスタとを形成する工程と、
上記第１種のＭＩＳ電界効果トランジスタおよび上記第２種のＭＩＳ電界効果トランジスタにおける各ゲート電極と各ソース領域と各ドレイン領域とを内包する１つの絶縁膜を形成する工程と、
上記絶縁膜において、上記第１種のＭＩＳ電界効果トランジスタおよび上記第２種のＭＩＳ電界効果トランジスタのうち何れか一方のゲート電極,ソース領域およびドレイン領域を内包している第１領域に対して選択的に化学反応処理を施して、他方のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している第２領域と上記第１領域とが互いに異なる応力を有するようにする工程と
を備え、
上記絶縁膜が、上記第１種のＭＩＳ電界効果トランジスタと上記第２種のＭＩＳ電界効果トランジスタとに対して、夫々異なる応力を生じさせるようにする
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
上記絶縁膜に対する選択的な化学反応処理は、紫外光の照射処理である
ことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９に記載の半導体装置の製造方法において、
上記絶縁膜に対する選択的な化学反応処理は、酸素プラズマへの暴露処理である
ことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９に記載の半導体装置の製造方法において、
上記絶縁膜に対する選択的な化学反応処理は、レーザー光の照射処理である
ことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項９に記載の半導体装置の製造方法において、
上記絶縁膜に対する選択的な化学反応処理は、電子線の照射処理である
ことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９に記載の半導体装置の製造方法において、
上記絶縁膜に対する選択的な化学反応処理は、反応性ガスへの暴露処理である
ことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項９に記載の半導体装置の製造方法において、
上記絶縁膜に対する選択的な化学反応処理は、上記紫外光の照射処理,酸素プラズマへの暴露処理,レーザー光の照射処理,電子線の照射処理および反応性ガスへの暴露処理のうち何れかの組み合わせである
ことを特徴とする半導体装置の製造方法。
【請求項１６】
半導体基板上に、第１種のＭＩＳ電界効果トランジスタと第２種のＭＩＳ電界効果トランジスタとを形成する工程と、
上記第１種のＭＩＳ電界効果トランジスタおよび上記第２種のＭＩＳ電界効果トランジスタにおける各ゲート電極と各ソース領域と各ドレイン領域とを内包する１つの絶縁膜を形成する工程と、
上記絶縁膜における上記第１種のＭＩＳ電界効果トランジスタおよび上記第２種のＭＩＳ電界効果トランジスタのうちの何れか一方のゲート電極,ソース領域およびドレイン領域を内包している第１領域の膜厚を、他方のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している第２領域の膜厚とは異なる膜厚にする工程と
を備え、
上記絶縁膜が、上記第１種のＭＩＳ電界効果トランジスタと上記第２種のＭＩＳ電界効果トランジスタとに対して、夫々異なる応力を生じさせるようにする
ことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
上記絶縁膜における上記第１領域に対してエッチングを行って、上記第１領域の膜厚を上記第２領域の膜厚とは異なる膜厚にする
ことを特徴とする半導体装置の製造方法。
【請求項１８】
半導体基板上に、第１種のＭＩＳ電界効果トランジスタと第２種のＭＩＳ電界効果トランジスタとを形成する工程と、
上記第１種のＭＩＳ電界効果トランジスタおよび上記第２種のＭＩＳ電界効果トランジスタにおける各ゲート電極と各ソース領域と各ドレイン領域とを内包する１つの絶縁膜を形成する工程と、
上記絶縁膜における上記第１種のＭＩＳ電界効果トランジスタおよび上記第２種のＭＩＳ電界効果トランジスタのうち何れか一方のゲート電極,ソース領域およびドレイン領域を内包している第１領域、あるいは、他方のＭＩＳ電界効果トランジスタにおけるゲート電極,ソース領域およびドレイン領域を内包している第２領域に対して、選択的に化学反応処理を行う工程と、
上記絶縁膜における上記第２領域あるいは上記第１領域に対して、選択的に膜厚を変える処理を行う工程と
を備え、
上記絶縁膜が、上記第１種のＭＩＳ電界効果トランジスタと上記第２種のＭＩＳ電界効果トランジスタとに対して、夫々異なる応力を生じさせるようにする
ことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項９あるいは請求項１６に記載の半導体装置の製造方法において、
上記絶縁膜は、シリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項９あるいは請求項１６に記載の半導体装置の製造方法において、
上記絶縁膜は、シリコン酸窒化膜を含むシリコン酸化膜である
ことを特徴とする半導体装置の製造方法。
【請求項２１】
請求項９あるいは請求項１６に記載の半導体装置の製造方法において、
上記絶縁膜の上記第１領域中における窒素水素結合を形成している水素濃度である窒素水素結合水素濃度を、上記第２領域における上記窒素水素結合水素濃度に対して、５Ｅ２０cm-3以上の濃度差を有するようにする
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、情報通信機器の高性能化に伴って、ＬＳＩ(Large Scale Integrated Circuit)の微細化および高集積化が図られ、ＬＳＩを構成するトランジスタの処理能力に対しても厳しい要求がなされるようになってきている。従来、トランジスタ動作の高速化は微細化によって進められてきたのであるが、要求されるゲート加工寸法の実現およびゲート絶縁膜の膜厚縮小が、物理的に困難になってきている。
【０００３】
そこで、半導体に応力を印加することで、キャリア移動度を変化させて、トランジスタ動作の高速化を図る試みが成されてきている。例えば、特開平１１‐３４０３３７号公報(特許文献１)には、電界効果型トランジスタを形成する下地膜にシリコンよりも格子定数の大きなシリコンゲルマニウムを用い、その上にシリコン層をエピタキシャル成長させることによってチャネル部分に歪を与え、キャリア移動度を高めてトランジスタの高速化を図る半導体装置および半導体装置の製造方法が開示されている。
【０００４】
しかしながら、上記特許文献１における半導体装置の製造方法においては、格子定数の異なる材料を格子整合させるようにエピタキシャル成長させた場合には、ＬＳＩの製造工程中において、転位が発生して歪が緩和され、結晶欠陥を生じてしまう問題や、下地に含まれるＧeがチャネル中に拡散することによって移動度を劣化させてしまう等の問題がある。したがって、一般的なＬＳＩ製造プロセスに対しては、制約が大きいために導入が困難なのである。
【０００５】
更に、下地の基板によって応力を生じさせるため、特定のチャネル領域に対して最適な応力を生じさせることが困難であり、その結果として、ＬＳＩ全体の特性を最適に向上させることが難しいという問題もある。
【０００６】
また、より簡便な手法として、特開２００３‐６００７６号公報(特許文献２)に開示された半導体装置およびその製造方法においては、ｎチャネル電界効果トランジスタ(ＦＥＴ)とｐチャネル電界効果トランジスタにおいて、ｎチャネル電界効果トランジスタの被覆領域にｎチャネルに適した応力(第１応力)を有する膜を用い、ｐチャネル電界効果トランジスタの被覆領域にｐチャネルに適した応力(第２応力)を有する膜を用いことによって、ｎチャネル電界効果トランジスタおよびｐチャネル電界効果トランジスタの両方のドレイン電流を向上させ、全体としてトランジスタの高速化を図るようにしている。
【０００７】
図１１に、上記特許文献２に開示された従来の半導体装置の構造断面図を示す。以下、図１２〜図１６に従って、上記従来の半導体装置の製造方法について説明する。
【０００８】
先ず、図１２に示すように、シリコン基板１上に、素子分離領域２,ソース・ドレイン領域３〜６(ＬＤＤ(Lightly Doped Drain)を含む),ゲート絶縁膜７,ゲート電極８,９,ゲート電極表面およびソース・ドレイン表面のシリサイド１０、および、ゲート電極８,９の側面に形成された側壁絶縁膜１１を形成する。
【０００９】
その後、図１３に示すように、ＬＰＣＶＤ(低圧気相成長法：Low Pressure CVD)によって、第１応力を有する窒化膜１２を成長させ、フォトレジスト１３によってｎチャネルＭＯＳＦＥＴ領域を覆う。そして、フォトレジスト１３をマスクとして、図１４に示すように、ｐチャネルＭＯＳＦＥＴ領域上の第１応力を有する窒化膜１２を除去した後、フォトレジスト１３を剥離する。
【００１０】
その後、図１５に示すように、第２応力を有する窒化膜１４を、プラズマ励起化学気相成長法(ＰＥＣＶＤ：Plasma Enhanced CVD)によって、シリコン基板１上の全体に形成する。
【００１１】
次に、図１６に示すように、フォトレジスト１５によってｐチャネルＭＯＳＦＥＴ領域を覆い、フォトレジスト１５をマスクとして、上記ｎチャネルＭＯＳＦＥＴ領域上に形成されている窒化膜１４をプラズマエッチングする。この後、フォトレジスト１５を剥離する。
【００１２】
以上のような製造工程を経て、図１１に示すようなＭＯＳＦＥＴが作製される。尚、１６はＢＰＳＧ(Boron Phosphoruｓ Silicate Glass)であり、１７,１８は素子分離領域２によって区画された領域に低濃度不純物を注入して得られる異なる導電型のウェル領域である。また、上記特許文献２においては、上記「第１応力を有する膜」として伸張性を有する膜を用い、上記「第２応力を有する膜」として圧縮性を有する膜を用いた場合について例示されている。
【００１３】
しかしながら、上記特許文献２に開示された従来の半導体装置の製造方法においては、以下のような問題がある。すなわち、第１応力を有する窒化膜１２および第２応力を有する窒化膜１４でなる２種類の応力制御膜を形成するに際して、成膜工程,リソグラフィ工程およびエッチング工程を繰り返す必要があり、製造プロセスが複雑になるという問題がある。
【００１４】
また、上記２種類の応力制御膜が存在する境界領域においては、上記応力制御膜が重なり合う領域が存在する。この重ね合わせ領域においては、局所的に物理的な膜厚が大きくなってしまう。また、場合によっては、何れの応力膜も存在しない領域が形成されてしまい。したがって、何れの場合であっても層間膜の平坦性が損なわれ、その結果、後工程のリソグラフィおよびエッチング加工におけるプロセスマージンを圧迫してしまうという問題がある。
【００１５】
さらに、マルチ閾値電圧(マルチＶth)トランジスタや周辺回路用の高電圧系トランジスタのように、チャネル型は同一であるが、性能の異なるトランジスタを複数有する半導体装置がある。このような半導体装置に対して各トランジスタに最適な応力を印加する場合には、夫々のトランジスタ毎に最適な応力膜を複数に亘って成膜する必要が有り、ＬＳＩの製造プロセスが複雑になるという問題がある。
【特許文献１】特開平１１‐３４０３３７号公報
【特許文献２】特開２００３‐６００７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
そこで、この発明の課題は、局所的に異なる応力を生ずる１つの応力制御膜を用い、その応力制御膜に生ずる複数の歪によって異なる複数種のトランジスタのチャネル移動度を向上させることが可能な半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記課題を解決するため、この発明の半導体装置は、
半導体基板上に形成された第１種のＭＩＳ電界効果トランジスタと、
上記半導体基板上に形成された第２種のＭＩＳ電界効果トランジスタと、
上記第１種のＭＩＳ電界効果トランジスタおよび上記第２種のＭＩＳ電界効果トランジスタにおける各ゲート電極と各ソース領域と各ドレイン領域とを内包する１つの絶縁膜と
を備え、
上記絶縁膜は、上記第１種のＭＩＳ電界効果トランジスタと上記第２種のＭＩＳ電界効果トランジスタとに対して、夫々異なる応力を生じさせるようになっている
ことを特徴としている。
【００１８】
上記構成によれば、１つのみ成膜された絶縁膜に、異なる２種類のＭＩＳ電界効果トランジスタに適した異なる応力を生じさせることができる。したがって、上記絶縁膜によって互いに異なる応力を２種類のＭＩＳ電界効果トランジスタに作用させて、各ＭＩＳ電界効果トランジスタのチャネル領域の電子移動度を向上させ、ドレイン電流を向上させることができる。その結果、異なる２種類のＭＩＳ電界効果トランジスタに異なる応力を生じさせるために複数の絶縁膜を形成する必要がなくなり、複数の絶縁膜の境界領域に生ずる段差をなくして半導体装置の平坦性を向上させることができ、生産安定性を保って高い性能を得ることができるのである。
【００１９】
また、１実施の形態の半導体装置では、
上記第１種のＭＩＳ電界効果トランジスタは、ｎチャネルＭＩＳ電界効果トランジスタであり、
上記第２種のＭＩＳ電界効果トランジスタは、ｐチャネルＭＩＳ電界効果トランジスタであり、
上記絶縁膜は、上記第１種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している領域では第１応力を有する一方、上記第２種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している領域では、上記第１応力とは異なる第２応力を有する。
【００２０】
この実施の形態によれば、上記第１種,第２種のＭＩＳ電界効果トランジスタの各ゲート電極と各ソース領域と各ドレイン領域とを内包する１つの絶縁膜において、上記第１応力を上記ｎチャネルＭＩＳ電界効果トランジスタに対して最適化された応力とする一方、上記第２応力を上記ｐチャネルＭＩＳ電界効果トランジスタに対して最適化された応力とすることによって、上記１つの絶縁膜によって互いに異なる上記第１,第２応力を上記ｎ,ｐチャネルの両ＭＩＳ電界効果トランジスタに作用させて、チャネル領域の電子移動度を向上することができる。
【００２１】
また、１実施の形態の半導体装置では、
上記第１種のＭＩＳ電界効果トランジスタは、ｎチャネルＭＩＳ電界効果トランジスタであり、
上記第２種のＭＩＳ電界効果トランジスタは、上記第１種のＭＩＳ電界効果トランジスタとは異なる駆動電流性能を有するｎチャネルＭＩＳ電界効果トランジスタであり、
上記絶縁膜は、上記第１種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している領域では第１応力を有する一方、上記第２種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している領域では、上記第１応力とは異なる第２応力を有する。
【００２２】
この実施の形態によれば、上記第１種,第２種のＭＩＳ電界効果トランジスタの各ゲート電極と各ソース領域と各ドレイン領域とを内包する１つの絶縁膜において、上記第１応力を、上記第１種のＭＩＳ電界効果トランジスタであるｎチャネルＭＩＳ電界効果トランジスタに対して最適化された応力とする一方、上記第２応力を、上記第１種のＭＩＳ電界効果トランジスタとは異なる駆動電流性能を有するｎチャネルＭＩＳ電界効果トランジスタに対して最適化された応力とすることによって、上記１つの絶縁膜によって互いに異なる上記第１,第２応力を上記両ｎチャネルＭＩＳ電界効果トランジスタに作用させて、チャネル領域の電子移動度を向上することができる。
【００２３】
また、１実施の形態の半導体装置では、
上記第１種のＭＩＳ電界効果トランジスタは、ｐチャネルＭＩＳ電界効果トランジスタであり、
上記第２種のＭＩＳ電界効果トランジスタは、上記第１種のＭＩＳ電界効果トランジスタとは異なる駆動電流性能を有するｐチャネルＭＩＳ電界効果トランジスタであり、
上記絶縁膜は、上記第１種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している領域では第１応力を有する一方、上記第２種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している領域では、上記第１応力とは異なる第２応力を有する。
【００２４】
この実施の形態によれば、上記第１種,第２種のＭＩＳ電界効果トランジスタの各ゲート電極と各ソース領域と各ドレイン領域とを内包する１つの絶縁膜において、上記第１応力を、上記第１種のＭＩＳ電界効果トランジスタであるｐチャネルＭＩＳ電界効果トランジスタに対して最適化された応力とする一方、上記第２応力を、上記第１種のＭＩＳ電界効果トランジスタとは異なる駆動電流性能を有するｐチャネルＭＩＳ電界効果トランジスタに対して最適化された応力とすることによって、上記１つの絶縁膜によって互いに異なる上記第１,第２応力を上記両ｐチャネルＭＩＳ電界効果トランジスタに作用させて、チャネル領域の電子移動度を向上することができる。
【００２５】
また、１実施の形態の半導体装置では、
上記絶縁膜は、上記第１種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している領域と、上記第２種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している領域とで、異なる膜厚を有している。
【００２６】
この実施の形態によれば、上記絶縁膜は、上記第１種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している領域と、上記第２種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している領域とで、異なる膜厚を有している。したがって、上記絶縁膜は、上記第１種のＭＩＳ電界効果トランジスタと上記第２種のＭＩＳ電界効果トランジスタとに対して、夫々異なる応力を生じさせることができる。
【００２７】
また、１実施の形態の半導体装置では、
上記絶縁膜は、シリコン窒化膜である。
【００２８】
この実施の形態によれば、上記絶縁膜であるシリコン窒化膜中に存在しているＳi−Ｈ結合およびＮ−Ｈ結合を切断して膜組成を変化させることによって、上記シリコン窒化膜において、上記第１種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している領域の応力を、上記第２種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している領域の応力とは異なる応力に変化させることができる。
【００２９】
また、１実施の形態の半導体装置では、
上記絶縁膜は、シリコン酸窒化膜を含むシリコン酸化膜である。
【００３０】
この実施の形態によれば、上記絶縁膜であるシリコン酸化膜中に存在しているＳi−Ｈ結合およびＯ−Ｈ結合を切断して膜組成を変化させることによって、上記シリコン酸化膜において、上記第１種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している領域の応力を、上記第２種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している領域の応力とは異なる応力に変化させることができる。
【００３１】
また、１実施の形態の半導体装置では、
上記絶縁膜は、上記第１種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している第１領域と、上記第２種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している第２領域とで、異なる応力を有しており、
上記絶縁膜の上記第１領域中における窒素水素結合を形成している水素濃度である窒素水素結合水素濃度が、上記第２領域における上記窒素水素結合水素濃度に対して、５Ｅ２０cm-3以上の濃度差を有している。
【００３２】
この実施の形態によれば、上記絶縁膜における上記第１領域と上記第２領域とにおける上記窒素水素結合水素濃度が５Ｅ２０cm-3以上の濃度差を有しているので、上記第１領域と上記第２領域とにおける応力差を１０％以上にすることができる。
【００３３】
また、この発明の半導体装置の製造方法は、
半導体基板上に、第１種のＭＩＳ電界効果トランジスタと第２種のＭＩＳ電界効果トランジスタとを形成する工程と、
上記第１種のＭＩＳ電界効果トランジスタおよび上記第２種のＭＩＳ電界効果トランジスタにおける各ゲート電極と各ソース領域と各ドレイン領域とを内包する１つの絶縁膜を形成する工程と、
上記絶縁膜において、上記第１種のＭＩＳ電界効果トランジスタおよび上記第２種のＭＩＳ電界効果トランジスタのうち何れか一方のゲート電極,ソース領域およびドレイン領域を内包している第１領域に対して選択的に化学反応処理を施して、他方のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している第２領域と上記第１領域とが互いに異なる応力を有するようにする工程と
を備え、
上記絶縁膜が、上記第１種のＭＩＳ電界効果トランジスタと上記第２種のＭＩＳ電界効果トランジスタとに対して、夫々異なる応力を生じさせるようにする
ことを特徴としている。
【００３４】
上記構成によれば、上記１つの絶縁膜における上記第１領域に対して選択的に化学反応処理を施すことによって、簡単に、上記第１領域と上記第２領域とが互いに異なる応力を有するようにして、上記第１種のＭＩＳ電界効果トランジスタと上記第２種のＭＩＳ電界効果トランジスタとに対して、夫々異なる応力を生じさせることができる。したがって、上記２種類のＭＩＳ電界効果トランジスタのチャネル領域の電子移動度を向上させ、ドレイン電流を向上させることができる。
【００３５】
すなわち、上記異なる２種類のＭＩＳ電界効果トランジスタに異なる応力を生じさせるために複数の絶縁膜を形成する必要がなくなり、複数の絶縁膜の境界領域に生ずる段差をなくして半導体装置の平坦性を向上させることができ、生産安定性を保って高い性能を得ることができるのである。
【００３６】
また、１実施の形態の半導体装置の製造方法では、
上記絶縁膜に対する選択的な化学反応処理は、紫外光の照射処理である。
【００３７】
この実施の形態によれば、上記絶縁膜中のＳi−Ｈ結合およびＮ−Ｈ結合等を切断して上記絶縁膜の組成を変化させることができる。
【００３８】
また、１実施の形態の半導体装置の製造方法では、
上記絶縁膜に対する選択的な化学反応処理は、酸素プラズマへの暴露処理である。
【００３９】
この実施の形態によれば、上記絶縁膜中のＳi−Ｈ結合およびＮ−Ｈ結合等を切断して上記絶縁膜の組成を変化させることができる。
【００４０】
また、１実施の形態の半導体装置の製造方法では、
上記絶縁膜に対する選択的な化学反応処理は、レーザー光の照射処理である。
【００４１】
この実施の形態によれば、上記絶縁膜中のＳi−Ｈ結合およびＮ−Ｈ結合等を切断して上記絶縁膜の組成を変化させることができる。
【００４２】
また、１実施の形態の半導体装置の製造方法では、
上記絶縁膜に対する選択的な化学反応処理は、電子線の照射処理である。
【００４３】
この実施の形態によれば、上記絶縁膜中のＳi−Ｈ結合およびＮ−Ｈ結合等を切断して上記絶縁膜の組成を変化させることができる。
【００４４】
また、１実施の形態の半導体装置の製造方法では、
上記絶縁膜に対する選択的な化学反応処理は、反応性ガスへの暴露処理である。
【００４５】
この実施の形態によれば、上記絶縁膜中のＳi−Ｈ結合およびＮ−Ｈ結合等を切断して上記絶縁膜の組成を変化させることができる。
【００４６】
また、１実施の形態の半導体装置の製造方法では、
上記絶縁膜に対する選択的な化学反応処理は、上記紫外光の照射処理,酸素プラズマへの暴露処理,レーザー光の照射処理,電子線の照射処理および反応性ガスへの暴露処理のうち何れかの組み合わせである。
【００４７】
この実施の形態によれば、上記絶縁膜の上記第１領域あるいは上記第２領域に対して、上記紫外光の照射処理,酸素プラズマへの暴露処理,レーザー光の照射処理,電子線の照射処理および反応性ガスへの暴露処理のうち何れかの組み合わせでなる化学反応処理が施されるので、上記絶縁膜における上記第１領域の応力と上記第２領域の応力とを、きめ細かく設定することが可能になる。
【００４８】
また、この発明の半導体装置の製造方法は、
半導体基板上に、第１種のＭＩＳ電界効果トランジスタと第２種のＭＩＳ電界効果トランジスタとを形成する工程と、
上記第１種のＭＩＳ電界効果トランジスタおよび上記第２種のＭＩＳ電界効果トランジスタにおける各ゲート電極と各ソース領域と各ドレイン領域とを内包する１つの絶縁膜を形成する工程と、
上記絶縁膜における上記第１種のＭＩＳ電界効果トランジスタおよび上記第２種のＭＩＳ電界効果トランジスタのうちの何れか一方のゲート電極,ソース領域およびドレイン領域を内包している第１領域の膜厚を、他方のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している第２領域の膜厚とは異なる膜厚にする工程と
を備え、
上記絶縁膜が、上記第１種のＭＩＳ電界効果トランジスタと上記第２種のＭＩＳ電界効果トランジスタとに対して、夫々異なる応力を生じさせるようにする
ことを特徴としている。
【００４９】
上記構成によれば、上記１つの絶縁膜における上記第１領域の膜厚を、上記第２領域の膜厚とは異なる膜厚にすることにより、簡単に、上記第１領域と上記第２領域とが互いに異なる応力を有するようにでき、上記第１種のＭＩＳ電界効果トランジスタと上記第２種のＭＩＳ電界効果トランジスタとに対して、夫々異なる応力を生じさせることができる。したがって、上記２種類のＭＩＳ電界効果トランジスタのチャネル領域の電子移動度を向上させ、ドレイン電流を向上させることができる。
【００５０】
すなわち、上記異なる２種類のＭＩＳ電界効果トランジスタに異なる応力を生じさせるために複数の絶縁膜を形成する必要がなくなり、複数の絶縁膜の境界領域に生ずる段差をなくして半導体装置の平坦性を向上させることができ、生産安定性を保って高い性能を得ることができるのである。
【００５１】
また、１実施の形態の半導体装置の製造方法では、
上記絶縁膜における上記第１領域に対してエッチングを行って、上記第１領域の膜厚を上記第２領域の膜厚とは異なる膜厚にする。
【００５２】
この実施の形態によれば、上記絶縁膜における上記第１領域に対してエッチングを行うことによって、簡単に上記第１領域の膜厚を上記第２領域の膜厚とは異なる膜厚にして、上記第１種,第２種の両ＭＩＳ電界効果トランジスタに対して異なる応力を生じさせることができる。
【００５３】
また、この発明の半導体装置の製造方法は、
半導体基板上に、第１種のＭＩＳ電界効果トランジスタと第２種のＭＩＳ電界効果トランジスタとを形成する工程と、
上記第１種のＭＩＳ電界効果トランジスタおよび上記第２種のＭＩＳ電界効果トランジスタにおける各ゲート電極と各ソース領域と各ドレイン領域とを内包する１つの絶縁膜を形成する工程と、
上記絶縁膜における上記第１種のＭＩＳ電界効果トランジスタおよび上記第２種のＭＩＳ電界効果トランジスタのうち何れか一方のゲート電極,ソース領域およびドレイン領域を内包している第１領域、あるいは、他方のＭＩＳ電界効果トランジスタにおけるゲート電極,ソース領域およびドレイン領域を内包している第２領域に対して、選択的に化学反応処理を行う工程と、
上記絶縁膜における上記第２領域あるいは上記第１領域に対して、選択的に膜厚を変える処理を行う工程と
を備え、
上記絶縁膜が、上記第１種のＭＩＳ電界効果トランジスタと上記第２種のＭＩＳ電界効果トランジスタとに対して、夫々異なる応力を生じさせるようにする
ことを特徴としている。
【００５４】
上記構成によれば、上記絶縁膜における上記第１領域あるいは上記第２領域に対して、選択的に化学反応処理を行うと共に、上記第２領域あるいは上記第１領域に対して、選択的に膜厚を変える処理を行うので、上記絶縁膜における上記第１領域あるいは上記第２領域の応力を、上記第１種のＭＩＳ電界効果トランジスタおよび上記第２種のＭＩＳ電界効果トランジスタにより最適化された応力にすることができる。
【００５５】
また、１実施の形態の半導体装置の製造方法では、
上記絶縁膜は、シリコン窒化膜である。
【００５６】
この実施の形態によれば、上記絶縁膜であるシリコン窒化膜中に存在しているＳi−Ｈ結合およびＮ−Ｈ結合を切断して上記絶縁膜の膜組成を変化させることによって、あるいは、上記絶縁膜の膜厚を変化させることによって、上記絶縁膜において、上記第１種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している上記第１領域の応力を、上記第２種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している上記第２領域の応力とは異なる応力に変化させることができる。
【００５７】
また、１実施の形態の半導体装置の製造方法では、
上記絶縁膜は、シリコン酸窒化膜を含むシリコン酸化膜である。
【００５８】
この実施の形態によれば、上記絶縁膜であるシリコン窒化膜中に存在しているＳi−Ｈ結合およびＯ−Ｈ結合を切断して上記絶縁膜の膜組成を変化させることによって、あるいは、上記絶縁膜の膜厚を変化させることによって、上記絶縁膜において、上記第１種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している上記第１領域の応力を、上記第２種のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している上記第２領域の応力とは異なる応力に変化させることができる。
【００５９】
また、１実施の形態の半導体装置の製造方法では、
上記絶縁膜の上記第１領域中における窒素水素結合を形成している水素濃度である窒素水素結合水素濃度を、上記第２領域における上記窒素水素結合水素濃度に対して、５Ｅ２０cm-3以上の濃度差を有するようにする。
【００６０】
この実施の形態によれば、上記絶縁膜における上記第１領域と上記第２領域とにおける上記窒素水素結合水素濃度が５Ｅ２０cm-3以上の濃度差を有しているので、上記第１領域と上記第２領域とにおける応力差を１０％以上にすることができる。
【発明の効果】
【００６１】
以上より明らかなように、この発明の半導体装置は、第１種のＭＩＳ電界効果トランジスタおよび第２種のＭＩＳ電界効果トランジスタにおける各ゲート電極と各ソース領域と各ドレイン領域とを内包して成膜された１つの絶縁膜によって、上記異なる２種類のＭＩＳ電界効果トランジスタに対して異なる応力を生じさせるので、上記絶縁膜によって上記２種類のＭＩＳ電界効果トランジスタに夫々適した応力を作用させて、各ＭＩＳ電界効果トランジスタのチャネル領域の電子移動度を向上させ、ドレイン電流を向上させることができる。
【００６２】
したがって、上記異なる２種類のＭＩＳ電界効果トランジスタに異なる応力を生じさせるために複数の絶縁膜を形成する必要がなく、複数の絶縁膜の境界領域に生ずる段差をなくして半導体装置の平坦性を向上させることができ、生産安定性を保って高い性能を得ることができるのである。
【００６３】
また、この発明の半導体装置の製造方法は、第１種,第２種のＭＩＳ電界効果トランジスタにおける各ゲート電極と各ソース領域と各ドレイン領域とを内包する１つの絶縁膜を形成し、この絶縁膜において、上記２種類のＭＩＳ電界効果トランジスタのうち何れか一方のゲート電極,ソース領域およびドレイン領域を内包している第１領域に対して選択的に化学反応処理を施して、他方のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している第２領域とは異なる応力を有するようにするので、上記１つの絶縁膜によって上記２種類のＭＩＳ電界効果トランジスタに夫々適した応力を作用させて、各ＭＩＳ電界効果トランジスタのチャネル領域の電子移動度を向上させ、ドレイン電流を向上させることができる。
【００６４】
したがって、上記異なる２種類のＭＩＳ電界効果トランジスタに異なる応力を生じさせるために複数の絶縁膜を個別に形成する必要がなく、複数の絶縁膜の境界領域に生ずる段差をなくして半導体装置の平坦性を向上させることができ、生産安定性を保って高い性能を得ることができるのである。
【００６５】
また、この発明の半導体装置の製造方法は、第１種,第２種のＭＩＳ電界効果トランジスタにおける各ゲート電極と各ソース領域と各ドレイン領域とを内包する１つの絶縁膜を形成し、この絶縁膜において、上記２種類のＭＩＳ電界効果トランジスタのうち何れか一方のゲート電極,ソース領域およびドレイン領域を内包している第１領域の膜厚を、他方のＭＩＳ電界効果トランジスタのゲート電極,ソース領域およびドレイン領域を内包している第２領域とは異なる膜厚にするので、上記１つの絶縁膜によって上記２種類のＭＩＳ電界効果トランジスタに夫々適した応力を作用させて、各ＭＩＳ電界効果トランジスタのチャネル領域の電子移動度を向上させ、ドレイン電流を向上させることができる。
【００６６】
したがって、上記異なる２種類のＭＩＳ電界効果トランジスタに異なる応力を生じさせるために複数の絶縁膜を個別に形成する必要がなく、複数の絶縁膜の境界領域に生ずる段差をなくして半導体装置の平坦性を向上させることができ、生産安定性を保って高い性能を得ることができるのである。
【００６７】
また、この発明の半導体装置の製造方法は、第１種,第２種のＭＩＳ電界効果トランジスタにおける各ゲート電極と各ソース領域と各ドレイン領域とを内包する１つの絶縁膜を形成し、この絶縁膜において、上記２種類のＭＩＳ電界効果トランジスタのうち何れか一方のゲート電極,ソース領域およびドレイン領域を内包している第１領域、あるいは、他方のＭＩＳ電界効果トランジスタにおけるゲート電極,ソース領域およびドレイン領域を内包している第２領域に対して、選択的に化学反応処理を行う一方、上記絶縁膜における上記第２領域あるいは上記第１領域に対して、選択的に膜厚を変える処理を行うので、上記１つの絶縁膜によって上記２種類のＭＩＳ電界効果トランジスタに夫々適した応力を作用させて、各ＭＩＳ電界効果トランジスタのチャネル領域の電子移動度を向上させ、ドレイン電流を向上させることができる。
【００６８】
したがって、上記異なる２種類のＭＩＳ電界効果トランジスタに異なる応力を生じさせるために複数の絶縁膜を個別に形成する必要がなく、複数の絶縁膜の境界領域に生ずる段差をなくして半導体装置の平坦性を向上させることができ、生産安定性を保って高い性能を得ることができるのである。
【００６９】
さらに、上記各半導体装置の製造方法によれば、上記引用文献２に開示された上記従来の半導体装置の製造方法のごとく、複数の応力制御用の絶縁膜の成膜工程が不要となる。また、複数の絶縁膜を成膜する際に必要であった不要な絶縁膜を除去するためのフォトリソグラフィ・エッチング加工工程を、１回以上削減することが可能になる。したがって、製造工程を簡略化し、生産性を向上させることができる。
【発明を実施するための最良の形態】
【００７０】
以下、この発明を図示の実施の形態により詳細に説明する。尚、この発明は、この発明の要旨を変更しない限りにおいて、以下に具体的に示す実施の形態に限定されるものではない。
【００７１】
・第１実施の形態
図１は、本実施の形態の半導体装置における縦断面図である。また、図２〜図５は、図１に示す半導体装置における各製造工程での縦断面図である。以下、図２〜図５にしたがって、本実施の形態における半導体装置およびその製造方法ついて説明する。
【００７２】
図２に示すように、シリコン基板２１に素子分離領域２２を形成した後、シリコン基板２１における素子分離領域２２によって区画された領域に、低濃度(１Ｅ１８cm-3〜１Ｅ１９cm-3)に不純物を注入して、異なる導電型のウェル領域２３a,２３bを形成する。そして、例えばシリコン基板２１を熱酸窒化することによって、膜厚が２nmのゲート絶縁膜２４を形成した後、膜厚１００nmでポリシリコンを成膜し、周知のリソグラフィー技術およびエッチング技術を用いて、上記ポリシリコンでゲート長２０nm〜３００nmのゲート電極２５a,２５bを形成する。
【００７３】
次に、高濃度(１Ｅ２０cm-3〜１Ｅ２１cm-3)に不純物を注入してエクステンション・ソース・ドレイン領域２６a,２６bを形成し、シリコン酸化膜あるいはシリコン窒化膜から成るサイドウォール２７を形成する。さらに、高濃度(１Ｅ２０cm-3〜１Ｅ２２cm-3)に不純物を注入した後、１０００℃〜１０７０℃での熱処理を約１秒間施すことによってソース・ドレイン領域２８a,２８bを形成する。続いて、ソース・ドレイン領域２８a,２８b上およびゲート電極２５a,２５b上に、周知のサリサイド技術を用いて、シリサイド２９を形成する。
【００７４】
尚、上記ソース・ドレイン領域２８a,２８bおよびエクステンション・ソース・ドレイン領域２６a,２６bへの高濃度不純物の注入時において、上記ゲート電極２５a,２５bにも同時に不純物が注入される。その場合における不純物の注入は、夫々のトランジスタ領域において、ｎチャネル電界効果トランジスタを形成する場合には、リン(Ｐ)あるいは砒素(Ａs)を不純物注入種として用いる。また、ｐチャネル電界効果トランジスタを形成する場合には、ボロン(Ｂ)を不純物注入種として用いる。このようにして、互いに異なる特性を示す電界効果トランジスタ素子領域３０a,３０bが形成される。尚、本実施の形態においては、電界効果トランジスタ素子領域３０aをｎチャネル電界効果トランジスタ素子領域とする一方、電界効果トランジスタ素子領域３０bをｐチャネル電界効果トランジスタ素子領域とする。
【００７５】
次に、図３に示すように、上記シリコン基板２１上の全面に、応力制御膜３１としてのシリコン窒化膜を、ゲート電極２５a,２５bとその両側に位置する各ソース・ドレイン領域２８a,２８bを内包するように形成する。尚、上記シリコン窒化膜の形成に際しては、例えば上記ＰＥＣＶＤを用い、成膜温度３５０℃〜４５０℃によって、真性応力「０」ＧＰaを有するシリコン窒化膜を２０nm〜１００nmの厚さで形成する。
【００７６】
ここで形成された、上記シリコン窒化膜で成る応力制御膜３１の真性応力は、シリコン基板２１上に形成されたトランジスタ素子領域３０a,３０bの少なくとも一つに対して、最適化されていることが望ましい。すなわち、ｎチャネル電界効果トランジスタ素子領域３０aに対しては真性応力が０ＧＰa〜＋３ＧＰaであり、ｐチャネル電界効果トランジスタ素子領域３０bに対しては真性応力が−３ＧＰa〜０ＧＰaであることが望ましい。
【００７７】
尚、本実施の形態における応力制御膜３１はｐチャネル電界効果トランジスタに対して特性劣化の無い膜とするのであるが、上述の真性応力を有する応力制御膜３１を用いることは、ｐチャネル電界効果トランジスタの特性改善の観点からより好適である。その理由は、上記ｎチャネル電界効果トランジスタでは、応力制御膜が伸張性の場合にキャリアである電子の移動度が向上する。これに対して、ｐチャネル電界効果トランジスタでは、応力制御膜の真性応力が圧縮性の場合に、キャリアである正孔の移動度が向上するからである。
【００７８】
尚、上記応力制御膜３１としては、上記シリコン窒化膜以外にも、シリコン酸化膜およびシリコン酸窒化膜を用いることも可能である。その場合、上記シリコン酸化膜およびシリコン酸窒化膜の成長には、上記ＰＥＣＶＤ,上記ＬＰＣＶＤおよびスピン塗布型堆積法（ＳＯＤ)を用いることができる。
【００７９】
続いて、図４に示すように、フォトレジスト３２によってｐチャネル電界効果トランジスタ素子領域３０bを覆い、例えば、ＵＶ(紫外線)照射光３３を露光することによって、フォトレジスト３２で被覆していない領域の応力制御膜(シリコン窒化膜)３１に対して化学反応処理を施すのである。その結果、ＵＶ照射された領域の応力制御膜３１は、化学反応によって異なる真性応力を有する応力制御膜３１aへと変化する。こうして、膜応力が変化した応力制御膜３１aが形成されたことによって、元の応力制御膜３１とは異なる応力を、ｎ型電界効果トランジスタ素子領域３０aに印加することが可能になるのである。
【００８０】
図６に示すように、上記ＰＥＣＶＤによって成長させた応力制御膜(シリコン窒化膜)に対してＵＶ照射することによって、シリコン窒化膜の真性応力値が、ＵＶ照射時間の増加に伴って増加することが知られている(日経マイクロデバイス２００５年５月号)。したがって、ＵＶ照射時間を適切に設定することによって、各トランジスタに特性を最適にするような歪を生じさせることが可能になる。
【００８１】
尚、上述のような化学反応処理によって応力制御膜３１の真性応力が変化する理由は、成長された応力制御膜(シリコン窒化膜)３１中に存在しているシリコン−水素結合(Ｓi−Ｈ結合)および窒素―水素結合(Ｎ−Ｈ結合)がＵＶ照射により切断され、新たにシリコン−窒素結合(Ｓi−Ｎ結合)が形成されるためであり、その結果応力制御膜３１の膜組成が変化するためである。
【００８２】
例えば、上記Ｎ−Ｈ結合を構成する水素を１Ｅ２２cm-3含有している応力制御膜(シリコン窒化膜)３１の場合には、Ｎ−Ｈ結合を構成する水素濃度が３Ｅ２1cm-3だけ減少することによって、膜応力が−４５０ＭＰaから−２００ＭＰaへと＋２５０ＭＰa(元の膜応力の５５％に相当)だけ変化する。したがって、Ｎ−Ｈ結合を構成する水素の濃度を５Ｅ２０cm-3以上減少させることによって、応力が１０％以上変化した応力制御膜(シリコン窒化膜)３１を形成することが可能なのである。
【００８３】
上記応力制御膜３１に及ぼす化学反応処理として、上述したＵＶ照射以外にも電子線照射処理を用いることも可能である。その理由は、エネルギー的に高い電子線を照射することによって、ＵＶ照射した場合と同様に、応力制御膜３１であるシリコン窒化膜中のＳi−Ｈ結合およびＮ−Ｈ結合を切断することができ、シリコン窒化膜の組成を変化させることが可能なためである。尚、応力制御膜３１に対して電子線照射によって化学反応処理を施す場合には、フォトレジスによるマスクを用いることなく、局所領域に電子線をスキャンさせて直接描画することも可能である。この場合には、工程削減の観点でより好適である。
【００８４】
また、本実施の形態のごとく、上記応力制御膜３１としてシリコン窒化膜を用いた場合には、化学反応処理として酸素プラズマに暴露することも可能である。その理由は、酸素プラズマに露出された領域においては、応力制御膜３１であるシリコン窒化膜が、酸素プラズマによって酸化されて、膜の組成が局所的に変化するためである。
【００８５】
更に、上記応力制御膜３１に施す化学反応処理として、高エネルギーのレーザーを照射するレーザーアニール処理を施すことも可能である。このレーザーアニール処理を行った場合には、局所的に応力制御膜３１が加熱された場合と同様の状況になり、レーザーが照射された領域の応力制御膜(シリコン窒化膜)３１中におけるＳi−Ｈ結合およびＮ−Ｈ結合が切断されて、膜組成が変化するためである。同様に、反応性ガスに暴露することによって、応力制御膜３１に化学反応を生じさせることも可能である。その理由についても、反応性ガスによって応力制御膜３１の膜組成が変化するためである。
【００８６】
上述のようにして、上記ｎチャネル電界効果トランジスタ素子領域３０a上の応力制御膜３１に対して化学反応処理を施して、膜応力が変化した応力制御膜３１aが形成されると、次に、図５に示すように、上記化学反応処理を施す際にマスクとして用いたフォトレジスト３２をＳＰＭ(硫酸・過酸化水素水混合液)で剥離する。そして、シリコン基板２１上の全面にシリコン酸化膜から成る層間膜３４を形成した後に、周知のリソグラフィー技術およびエッチング技術によって、層間膜３４におけるコンタクトプラグ形成領域を開口し、この開口内にバリアメタルとタングステンとの積層構造で成るコンタクトプラグ３５を形成する。そして、層間膜３４の表面におけるコンタクトプラグ３５の露出部に引き出し用の金属配線３６を形成する。
【００８７】
以上のようにして、図１に示すような構造を有する電界効果トランジスタが作製されるのである。
【００８８】
上述のごとく、本実施の形態においては、上記シリコン基板２１上に、ｎチャネル電界効果トランジスタ素子領域３０aとｐチャネル電界効果トランジスタ素子領域３０bとの異なる導電型の電界効果トランジスタ素子領域を形成する。そして、シリコン基板２１上の全面に、ゲート電極２５a,２５bおよびソース・ドレイン領域２８a,２８bを内包するように、ｐチャネル電界効果トランジスタ素子領域３０bに対して最適化された真性応力−３ＧＰa〜０ＧＰaを有する応力制御膜(シリコン窒化膜)３１を形成する。
【００８９】
そして、上記ｎチャネル電界効果トランジスタ素子領域３０a上に形成されている応力制御膜３１に対して、ＵＶ照射光３３の露光処理,電子線照射処理,酸素プラズマ暴露処理およびレーザーアニール処理等の化学反応処理を施すことによって、ｎチャネル電界効果トランジスタ素子領域３０a上の領域を、他の領域とは異なる真性応力を有する応力制御膜３１aに変化させるようにしている。
【００９０】
すなわち、本実施の形態によれば、１つのみ成膜された上記応力制御膜３１に、ｎチャネル電界効果トランジスタ素子領域３０aに適した応力を生じさせる領域と、ｐチャネル電界効果トランジスタ素子領域３０bに適した応力を生じさせる領域とを、形成することができる。したがって、応力制御膜３１によって、互いに異なる応力を両電界効果トランジスタ素子領域３０a,３０bに作用させてチャネル領域の電子移動度を向上させ、ドレイン電流を向上させることができるのである。
【００９１】
また、その際に、互いに異なる導電型の電界効果トランジスタに対して互いに異なる応力を生じさせるための２種類の応力制御膜を、個別に成膜する必要が無くなる。したがって、上記引用文献２に開示された上記従来の半導体装置の製造方法のごとく、２種類以上の応力制御膜の成膜工程が不要となる。また、２種類以上の応力制御膜を成膜する際に必要であった不要な応力制御膜を除去するためのフォトリソグラフィ・エッチング加工工程を、１回以上削減することが可能になる。したがって、製造工程を簡略化し、生産性を向上させることができる。
【００９２】
さらに、本実施の形態によれば、１つの上記応力制御膜３１において局所的に異なる応力を生じさせるため、上記引用文献２に開示された上記従来の半導体装置の製造方法において、２種類の応力制御膜の境界領域に生じていた段差が発生することがない。したがって、製造される半導体装置の平坦性を向上させることが可能になり、後工程における加工制御性を保つことができる。そのために、生産安定性を損なうことがなく、高性能なトランジスタ素子を含む半導体装置を製造することができるのである。
【００９３】
尚、上記実施の形態においては、上記ｐチャネル電界効果トランジスタ素子領域３０bに対して最適化された真性応力を有する応力制御膜３１を成膜し、ｎチャネル電界効果トランジスタ素子領域３０a上の応力制御膜３１に対して化学反応処理を施して、応力制御膜３１におけるｎチャネル電界効果トランジスタ素子領域３０a上の領域に他の領域とは異なる真性応力を有する応力制御膜３１aを形成するようにしている。しかしながら、この発明はこれに限定されるものではなく、上記ｎチャネル電界効果トランジスタ素子領域３０aに対して最適化された真性応力を有する応力制御膜３１を形成し、ｐチャネル電界効果トランジスタ素子領域３０b上の応力制御膜３１に対して化学反応処理を施して、応力制御膜３１におけるｐチャネル電界効果トランジスタ素子領域３０b上の領域に他の領域とは異なる真性応力を有する応力制御膜を形成しても一向に構わない。
【００９４】
また、上記ｎチャネル電界効果トランジスタ素子領域３０a上の応力制御膜３１あるいはｐチャネル電界効果トランジスタ素子領域３０b上の応力制御膜３１に対する選択的な化学反応処理は、上記ＵＶ照射光３３の露光処理,電子線照射処理,酸素プラズマ暴露処理,レーザーアニール処理および反応性ガス暴露処理のうち何れかの組み合わせであっても差し支えない。
【００９５】
・第２実施の形態
図７は、本実施の形態の半導体装置における縦断面図である。また、図８〜図１０は、図７に示す半導体装置における各製造工程での縦断面図である。以下、図８〜図１０に従って、本実施の形態における半導体装置およびその製造方法ついて説明する。
【００９６】
図８に示すように、上記第１実施の形態の場合と同様に、シリコン基板４１に素子分離領域４２を形成し、シリコン基板４１における素子分離領域４２によって区画された領域に低濃度(１Ｅ１８cm-3〜１Ｅ１９cm-3)に不純物を注入して、異なる導電型のウェル領域４３a,４３bを形成する。そして、ゲート絶縁膜４４を形成した後に、ポリシリコンを成膜し、周知のリソグラフィー技術およびエッチング技術を用いてゲート電極４５a,４５bを形成する。
【００９７】
次に、高濃度(１Ｅ２０cm-3〜１Ｅ２１cm-3)に不純物を注入してエクステンション・ソース・ドレイン領域４６a,４６bを形成し、サイドウォール４７を形成する。さらに、高濃度(１Ｅ２０cm-3〜１Ｅ２２cm-3)に不純物を注入した後、熱処理を施すことによってソース・ドレイン領域４８a,４８bを形成する。続いて、ソース・ドレイン領域４８a,４８b上およびゲート電極４５a,４５b上に、周知のサリサイド技術を用いて、シリサイド４９を形成する。
【００９８】
尚、上記第１実施の形態の場合と同様に、上記ソース・ドレイン領域４８a,４８bおよびエクステンション・ソース・ドレイン領域４６a,４６bへの高濃度不純物の注入時においては、ゲート電極４５a,４５bにも同時に不純物が注入される。その場合における不純物の注入は、夫々のトランジスタ領域において、ｎチャネル電界効果トランジスタを形成する場合には、リン(Ｐ)または砒素(Ａs)を不純物注入種として用いる。また、ｐチャネル電界効果トランジスタを形成する場合には、ボロン(Ｂ)を不純物注入種として用いる。尚、本実施の形態における電界効果トランジスタ素子領域５０a,５０bは、共にｎチャネル型であるが、互いに電流特性が異なる電界効果トランジスタ素子領域であるとする。
【００９９】
次に、上記シリコン基板４１上の全面に、応力制御膜５１としてのシリコン窒化膜を、ゲート電極４５a,４５bとその両側に位置する各ソース・ドレイン領域４８a,４８bを内包するように形成する。尚、上記シリコン窒化膜の形成に際しては、例えば上記ＬＰＣＶＤを用い、成膜温度４００℃〜８００℃によって、真性応力「０.２〜１.５」ＧＰaを有するシリコン窒化膜を４０nm〜１００nmの厚さで形成する。
【０１００】
上記第１実施の形態において述べたように、ここで形成された上記シリコン窒化膜で成る応力制御膜５１の真性応力は、シリコン基板４１上に形成されたトランジスタ素子領域５０a,５０bの少なくとも一つに対して最適化されていることが望ましい。本実施の形態における応力制御膜５１は、ｎチャネル電界効果トランジスタ素子領域５０bに対して最適な膜であるとする。
【０１０１】
続いて、図９に示すように、フォトレジスト５２によって電界効果トランジスタ素子領域５０bを覆い、例えば、反応性プラズマエッチングによって、フォトレジスト５２で被覆していない領域の応力制御膜(シリコン窒化膜)５１に対して、膜厚を１０nm〜４０nmにするエッチングを行って、電界効果トランジスタ素子領域５０b側の応力制御膜５１とは異なる膜厚を有する応力制御膜５１aを形成する。こうして、膜厚が変化した応力制御膜５１aが形成されたことによって、元の応力制御膜５１とは異なる応力を、電界効果トランジスタ素子領域５０aに印加することが可能になるのである。
【０１０２】
その理由は、電界効果トランジスタのチャネル領域に印加される応力は、応力制御膜５１の膜厚に依存して変化するためである。一般的に、応力制御膜５１が厚い場合には、印加応力が大きくなる。
【０１０３】
次に、図１０に示すように、上記第１実施の形態の場合と同様に、上記エッチングを施す際にマスクとして用いたフォトレジスト５２を上記ＳＰＭで剥離する。そして、シリコン基板４１上の全面にシリコン酸化膜から成る層間膜５３を形成した後、周知のリソグラフィー技術およびエッチング技術によって、層間膜５３におけるコンタクトプラグ形成領域を開口し、この開口内にバリアメタルとタングステンとの積層構造で成るコンタクトプラグ５４を形成する。そして、層間膜５３の表面におけるコンタクトプラグ５４の露出部に引き出し用の金属配線５５を形成する。
【０１０４】
以上のようにして、図７に示すような構造を有する電界効果トランジスタが作製されるのである。
【０１０５】
上述のごとく、本実施の形態においては、上記シリコン基板４１上に同じ導電型ではあるが電流特性が異なる複数のｎチャネル電界効果トランジスタ素子領域５０a,５０bを形成する。そして、シリコン基板４１上の全面に、ｎチャネル電界効果トランジスタ素子領域５０bに対して最適化された真性応力０.２ＧＰa〜１.５ＧＰaを有する応力制御膜(シリコン窒化膜)５１を形成する。
【０１０６】
そして、上記ｎチャネル電界効果トランジスタ素子領域５０a上に形成されている応力制御膜５１に対して、エッチングを行って膜厚を１０nm〜４０nmにする。こうして、ｎチャネル電界効果トランジスタ素子領域５０a上の領域を、他の領域とは異なる真性応力を有する応力制御膜３１aに変化させるようにしている。
【０１０７】
すなわち、本実施の形態によれば、１つのみ成膜された応力制御膜５１に、ｎチャネル電界効果トランジスタ素子領域５０aに適した応力を生じさせる領域と、ｎチャネル電界効果トランジスタ素子領域５０bに適した応力を生じさせる領域とを、形成することができる。したがって、互いに異なる応力を両電界効果トランジスタ素子領域５０a,５０bに作用させてチャネル領域の電子移動度を向上させ、ドレイン電流を向上させることができるのである。
【０１０８】
また、上記第１実施の形態の場合と同様に、２種類以上の応力制御膜の成膜工程が不要となり、製造工程を簡略化して生産性を向上できる。さらに、製造される半導体装置の平坦性を向上させることが可能になり、高性能なトランジスタ素子を含む半導体装置を製造できるのである。
【０１０９】
尚、上記第２実施の形態においては、上記電界効果トランジスタ素子領域５０bに対して最適化された真性応力を有する応力制御膜５１を成膜し、電界効果トランジスタ素子領域５０a上の応力制御膜５１を薄膜化して、応力制御膜５１における電界効果トランジスタ素子領域５０a上の領域に他の領域とは異なる真性応力を有する応力制御膜５１aを形成するようにしている。しかしながら、この発明はこれに限定されるものではなく、電界効果トランジスタ素子領域５０aに対して最適化された真性応力を有する応力制御膜５１を形成し、電界効果トランジスタ素子領域５０a上の応力制御膜５１をマスクで覆い、電界効果トランジスタ素子領域５０b上に対して応力制御膜５１の成膜を継続して厚膜化し、応力制御膜５１における電界効果トランジスタ素子領域３０b上の領域に他の領域とは異なる真性応力を有する応力制御膜を形成することも可能である。
【０１１０】
また、上記第１実施の形態においては、ｎチャネル型とｐチャネル型とから成る相補型ＭＯＳＦＥＴ(ＣＭＯＳＦＥＴ)を含む半導体装置を例に上げて、第２実施の形態においては、互いに異なる特性を有する２種類のｎチャネル型ＭＯＳＦＥＴを含む半導体装置を例に上げて、説明している。しかしながら、上記第１実施の形態および第２実施の形態の何れにおいても、ｎチャネル型とｐチャネル型から成る相補型ＭＯＳＦＥＴでの実施、互いに異なる特性を有する２種類のｎチャネル型ＭＯＳＦＥＴでの実施、および、互いに異なる特性を有する２種類のｐチャネル型ＭＯＳＦＥＴでの実施が可能であることは言うまでもない。
【０１１１】
また、上記第１実施の形態と上記第２実施の形態とを組み合わせて用いることも可能であり、互いに特性の異なる２種類以上の複数の電界効果トランジスタに対して、各々に最適な歪を生じさせるためにはより好適である。
【０１１２】
また、上記各実施の形態においては、この発明をＭＯＳＦＥＴに適用した場合を例に説明しているが、ゲート絶縁膜がハフニウム酸化物,ハフニウムシリケート,ハフニウムアルミネートあるいはこれらの窒化物であるＭＩＳＦＥＴにも適用できることは言うまでもない。
【図面の簡単な説明】
【０１１３】
【図１】この発明の半導体装置における縦断面図である。
【図２】図１に示す半導体装置の製造工程における断面図である。
【図３】図２に続く製造工程における断面図である。
【図４】図３に続く製造工程における断面図である。
【図５】図４に続く製造工程における断面図である。
【図６】応力制御膜に対するＵＶ照射時間と応力値との関係を示す図である。
【図７】図１とは異なる半導体装置における縦断面図である。
【図８】図７に示す半導体装置の製造工程における断面図である。
【図９】図８に続く製造工程における断面図である。
【図１０】図９に続く製造工程における断面図である。
【図１１】従来の半導体装置における構造を示す断面図である。
【図１２】図１１に示す従来の半導体装置の製造工程における断面図である。
【図１３】図１２に続く製造工程における断面図である。
【図１４】図１３に続く製造工程における断面図である。
【図１５】図１４に続く製造工程における断面図である。
【図１６】図１５に続く製造工程における断面図である。
【符号の説明】
【０１１４】
２１,４１…シリコン基板、
２２,４２…素子分離領域、
２３a,２３b,４３a,４３b…ウェル領域、
２４,４４…ゲート絶縁膜、
２５a,２５b,４５a,４５b…ゲート電極、
２６a,２６b,４６a,４６b…エクステンション・ソース・ドレイン領域、
２７,４７…サイドウォール、
２８a,２８b,４８a,４８b…ソース・ドレイン領域、
２９,４９…シリサイド、
３０a,５０a,５０b…ｎチャネル電界効果トランジスタ素子領域、
３０b…ｐチャネル電界効果トランジスタ素子領域、
３１,５１,３１a,５１a…応力制御膜、
３２,５２…フォトレジスト、
３３…ＵＶ照射光、
３４,５３…層間膜、
３５,５４…コンタクトプラグ、
３６,５５…金属配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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