(57)【要約】【課題】  例えば、無線システムに用いられる小型化、低消費電力化が可能な受信装置及び自動利得制御方法を提供する。【解決手段】  電力測定部１８は、パイプライン型Ａ／Ｄ変換器６，７の変換途中結果である６ビットの信号の電力値を測定し、制御部１９へ出力する。制御部１９は、この電力値をもとに可変利得アンプ２に対しＡＧＣ粗調整を行う。ＡＧＣ粗調整を行った後、電力測定部１８は、パイプライン型Ａ／Ｄ変換器６，７の変換結果である１０ビットの信号の電力値を測定し、制御部１９へ出力する。制御部１９は、この電力値をもとに、可変利得アンプ２に対しＡＧＣ微調整を行う。パイプライン型Ａ／Ｄ変換器６，７の変換途中の信号をもとにＡＧＣ粗調整を行うことで、電界強度検出器を必要とせず、受信装置の小型化を可能とする。【選択図】  図２
2007142775.tif 000002
【特許請求の範囲】
【請求項１】
無線信号を受信する受信部と、
前記受信部から出力されるアナログ信号の周波数を変換する周波数変換部と、
前記周波数変換部から出力されるアナログ信号をディジタル信号へ変換するＡ／Ｄ変換部と、
前記Ａ／Ｄ変換部から出力される前記ディジタル信号を処理し受信データを得るディジタル信号処理部とを有し、
前記Ａ／Ｄ変換部は、
前記周波数変換部から出力される前記アナログ信号の信号レベルを調整する可変利得アンプと、
前記可変利得アンプから出力される前記アナログ信号からｍビットのディジタル信号と、前記ディジタル信号処理部への出力信号となるｎビット（ｎ＞ｍ）のディジタル信号とを変換出力するＡ／Ｄ変換手段と、
前記ｍビットのディジタル信号の電力値をもとに前記可変利得アンプの粗調整用利得値を算出して前記可変利得アンプを利得制御し、前記ｎビットのディジタル信号の電力値をもとに微調整用利得値を算出して前記可変利得アンプを利得制御する利得制御手段と
を備えることを特徴とする受信装置。
【請求項２】
無線信号を受信する受信部と、
前記受信部から出力されるアナログ信号の周波数を変換する周波数変換部と、
前記周波数変換部から出力されるアナログ信号をディジタル信号へ変換するＡ／Ｄ変換部と、
前記Ａ／Ｄ変換部から出力される前記ディジタル信号を処理し受信データを得るディジタル信号処理部とを有し、
前記Ａ／Ｄ変換部は、
前記周波数変換部から出力される前記アナログ信号の信号レベルを調整する可変利得アンプと、
前記可変利得アンプから出力される前記アナログ信号を同相成分及び直交成分に分離する直交検波器と、
前記直交検波器から出力される前記同相成分及び直交成分のアナログ信号に含まれる高調波を除去する同相成分及び直交成分のローパスフィルタと、
前記同相及び直交成分のローパスフィルタから出力される前記アナログ信号からｍビットの同相成分及び直交成分のディジタル信号と、前記ディジタル信号処理部への出力信号となるｎビット（ｎ＞ｍ）の同相成分及び直交成分のディジタル信号とを変換出力するＡ／Ｄ変換手段と、
前記ｍビットの同相成分及び直交成分のディジタル信号の電力値をもとに前記可変利得アンプの粗調整用利得値を算出して前記可変利得アンプの利得制御し、前記ｎビットの同相成分及び直交成分のディジタル信号の電力値をもとに微調整用利得値を算出して前記可変利得アンプの利得制御を行う利得制御手段と
を備えることを特徴とする受信装置。
【請求項３】
前記Ａ／Ｄ変換手段は、ｎビットパイプライン型Ａ／Ｄ変換器であり、前記ｍビットのディジタル信号は、前記ｎビットパイプライン型Ａ／Ｄ変換器が変換する上位ｍビットの変換出力信号であり、前記ｎビットのディジタル信号は、前記ｎビットパイプライン型Ａ／Ｄ変換器が変換した全ビットの変換信号であることを特徴とする請求項１又は請求項２に記載の受信装置。
【請求項４】
前記Ａ／Ｄ変換手段は、前記ｍビットの同相成分及び直交成分のディジタル信号を生成出力する同相成分及び直交成分用の第１のＡ／Ｄ変換器と、前記ｎビットの同相成分及び直交成分のディジタル信号を生成出力する同相成分及び直交成分用の第２のＡ／Ｄ変換器とを備えることを特徴とする請求項２に記載の受信装置。
【請求項５】
前記第１のＡ／Ｄ変換器はフラッシュ型Ａ／Ｄ変換器であり、前記第２のＡ／Ｄ変換器はパイプライン型Ａ／Ｄ変換器であることを特徴とする請求項３に記載の受信装置。
【請求項６】
無線信号を受信する受信部と、
前記受信部から出力されるアナログ信号の周波数を変換する周波数変換部と、
前記周波数変換部から出力されるアナログ信号をディジタル信号へ変換するＡ／Ｄ変換部と、
前記Ａ／Ｄ変換部から出力される前記ディジタル信号を処理し受信データを得るディジタル信号処理部とを有し、
前記Ａ／Ｄ変換部は、
前記周波数変換部から出力される前記アナログ信号の信号レベルを調整する可変利得アンプと、
前記可変利得アンプから出力される前記アナログ信号を同相成分及び直交成分に分離する直交検波器と、
前記直交検波器から出力される前記同相成分及び直交成分のアナログ信号に含まれる高調波を除去する同相成分及び直交成分のローパスフィルタと、
前記同相及び直交成分のローパスフィルタから出力される前記アナログ信号から前記ディジタル信号処理部への出力信号となるｎビットの同相成分及び直交成分のディジタル信号を変換出力するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段に前記アナログ信号が入力されたときに前記Ａ／Ｄ変換手段が飽和したか否かを検出するオーバーフロー検出手段と、
前記オーバーフロー検出手段にて前記Ａ／Ｄ変換手段が飽和したことが検出されたときに前記可変利得アンプの利得値を下げる粗調整用利得値を算出して前記可変利得アンプの利得制御を行い、その後前記ｎビットの同相成分及び直交成分のディジタル信号の電力値をもとに前記粗調整用利得値を修正した微調整用利得値を算出して前記可変利得アンプの利得制御を行う利得制御手段と、
を備えることを特徴とする受信装置。
【請求項７】
入力されたアナログ信号をＡ／Ｄ変換手段を用いてｍビットのディジタル信号と、出力信号となるｎビット（ｎ＞ｍ）のディジタル信号に変換するＡ／Ｄ変換ステップと、
前記ｍビットのディジタル信号の電力値をもとに可変利得アンプの粗調整用利得値を算出して、前記Ａ／Ｄ変換ステップ前の前記アナログ信号の信号レベルを調整する第１の利得調整制御ステップと、
前記ｎビットのディジタル信号の電力値をもとに前記可変利得アンプの微調整用利得値を算出して、前記第１の利得調整制御ステップでレベル調整された前記アナログ信号の信号レベルを調整する第２の利得調整制御ステップと
を備えることを特徴とする自動利得制御方法。
【請求項８】
入力された前記アナログ信号をＡ／Ｄ変換手段を用いて出力信号となるｎビットのディジタル信号に変換するＡ／Ｄ変換ステップと、
前記Ａ／Ｄ変換ステップの前記Ａ／Ｄ変換手段に入力されたアナログ信号がオーバーフローしているか否かを検出するオーバーフロー検出ステップと、
前記オーバーフロー検出ステップにてオーバーフローしていると検出された場合は、可変利得アンプの利得値を下げる粗調整用利得値を算出して、前記Ａ／Ｄ変換ステップ前の前記アナログ信号の信号レベルを調整する第１の利得調整制御ステップと、
その後前記ｎビットのディジタル信号の電力値をもとに前記可変利得アンプの微調整用利得値を算出して、前記第１の利得調整制御ステップでレベル調整された前記アナログ信号の信号レベルを調整する第２の利得調整制御ステップと
を備えることを特徴とする自動利得制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信装置及び自動利得制御方法に関する。
【背景技術】
【０００２】
従来、受信装置では、Ａ／Ｄ変換器への入力信号のレベルを一定に保つため、可変利得アンプを用いて入力信号のレベルの調整を行っている。この可変利得アンプの利得は、受信信号レベルとＡ／Ｄ変換器の出力信号レベルに応じて制御される。この制御を自動利得制御（ＡＧＣ：Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ）と呼ぶ。
【０００３】
この自動利得制御方法として、フィードフォワード制御方法とフィードバック制御方法を組み合わせた方法がある（例えば、特許文献１参照。）。
【０００４】
この特許文献１に記載された自動利得制御方法では、まず可変利得アンプへ入力する前のアナログ受信信号の電界強度を受信電界強度検出器にて検出し、この電界強度に基づいて可変利得アンプの利得を制御するＡＧＣ粗調整を行う（フィードフォワード制御）。次に、このＡＧＣ粗調整を行った後、Ａ／Ｄ変換器にて変換されたディジタル信号の電力値を電力測定部にて測定し、この測定した電力値に基づいて可変利得アンプの利得を制御するＡＧＣ微調整を行う（フィードバック制御）。
【０００５】
このように、特許文献１に記載された自動利得制御方法は、ＡＧＣ粗調整とＡＧＣ微調整の２段階にわけて自動利得制御を行う。そのため、Ａ／Ｄ変換結果のディジタル信号の電力値をもとに複数回フィードバック制御を行う自動利得制御方法に比べ、制御時間を短縮することができる。
【特許文献１】特開平１０−５６３４３号公報（３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、特許文献１に記載された発明は、自動利得制御を高速化することができるが、ＡＧＣ粗調整を行うために受信電界強度検出器を別途設ける必要があり、回路規模が増大し消費電力が大きくなるという問題が発生する。特に、携帯端末などは小型化、低消費電力化が求められており、このような回路規模の問題は深刻なものとなる。
【０００７】
本発明は、上記従来技術の問題点を解決するためになされたものであって、小型化、消費電力化が可能な受信装置及び自動利得制御方法の提供を目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の受信装置は、無線信号を受信する受信部と、前記受信部から出力されるアナログ信号の周波数を変換する周波数変換部と、前記周波数変換部から出力されるアナログ信号をディジタル信号へ変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部から出力される前記ディジタル信号を処理し受信データを得るディジタル信号処理部とを有し、前記Ａ／Ｄ変換部は、前記周波数変換部から出力される前記アナログ信号の信号レベルを調整する可変利得アンプと、前記可変利得アンプから出力される前記アナログ信号からｍビットのディジタル信号と、前記ディジタル信号処理部への出力信号となるｎビット（ｎ＞ｍ）のディジタル信号とを変換出力するＡ／Ｄ変換手段と、前記ｍビットのディジタル信号の電力値をもとに前記可変利得アンプの粗調整用利得値を算出して前記可変利得アンプを利得制御し、前記ｎビットのディジタル信号の電力値をもとに微調整用利得値を算出して前記可変利得アンプを利得制御する利得制御手段とを備えることを特徴とする。
【０００９】
また、本発明の受信装置は、無線信号を受信する受信部と、前記受信部から出力されるアナログ信号の周波数を変換する周波数変換部と、前記周波数変換部から出力されるアナログ信号をディジタル信号へ変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部から出力される前記ディジタル信号を処理し受信データを得るディジタル信号処理部とを有し、前記Ａ／Ｄ変換部は、前記周波数変換部から出力される前記アナログ信号の信号レベルを調整する可変利得アンプと、前記可変利得アンプから出力される前記アナログ信号を同相成分及び直交成分に分離する直交検波器と、前記直交検波器から出力される前記同相成分及び直交成分のアナログ信号に含まれる高調波を除去する同相成分及び直交成分のローパスフィルタと、前記同相及び直交成分のローパスフィルタから出力される前記アナログ信号からｍビットの同相成分及び直交成分のディジタル信号と、前記ディジタル信号処理部への出力信号となるｎビット（ｎ＞ｍ）の同相成分及び直交成分のディジタル信号とを変換出力するＡ／Ｄ変換手段と、前記ｍビットの同相成分及び直交成分のディジタル信号の電力値をもとに前記可変利得アンプの粗調整用利得値を算出して前記可変利得アンプの利得制御し、前記ｎビットの同相成分及び直交成分のディジタル信号の電力値をもとに微調整用利得値を算出して前記可変利得アンプの利得制御を行う利得制御手段とを備えることを特徴とする。
【００１０】
また、本発明の受信装置は、無線信号を受信する受信部と、前記受信部から出力されるアナログ信号の周波数を変換する周波数変換部と、前記周波数変換部から出力されるアナログ信号をディジタル信号へ変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部から出力される前記ディジタル信号を処理し受信データを得るディジタル信号処理部とを有し、前記Ａ／Ｄ変換部は、前記周波数変換部から出力される前記アナログ信号の信号レベルを調整する可変利得アンプと、前記可変利得アンプから出力される前記アナログ信号を同相成分及び直交成分に分離する直交検波器と、前記直交検波器から出力される前記同相成分及び直交成分のアナログ信号に含まれる高調波を除去する同相成分及び直交成分のローパスフィルタと、前記同相及び直交成分のローパスフィルタから出力される前記アナログ信号から前記ディジタル信号処理部への出力信号となるｎビットの同相成分及び直交成分のディジタル信号を変換出力するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段に前記アナログ信号が入力されたときに前記Ａ／Ｄ変換手段が飽和したか否かを検出するオーバーフロー検出手段と、前記オーバーフロー検出手段にて前記Ａ／Ｄ変換手段が飽和したことが検出されたときに前記可変利得アンプの利得値を下げる粗調整用利得値を算出して前記可変利得アンプの利得制御を行い、その後前記ｎビットの同相成分及び直交成分のディジタル信号の電力値をもとに前記粗調整用利得値を修正した微調整用利得値を算出して前記可変利得アンプの利得制御を行う利得制御手段と、を備えることを特徴とする。
【００１１】
また、本発明の自動利得制御方法は、入力されたアナログ信号をＡ／Ｄ変換手段を用いてｍビットのディジタル信号と、出力信号となるｎビット（ｎ＞ｍ）のディジタル信号に変換するＡ／Ｄ変換ステップと、前記ｍビットのディジタル信号の電力値をもとに可変利得アンプの粗調整用利得値を算出して、前記Ａ／Ｄ変換ステップ前の前記アナログ信号の信号レベルを調整する第１の利得調整制御ステップと、前記ｎビットのディジタル信号の電力値をもとに前記可変利得アンプの微調整用利得値を算出して、前記第１の利得調整制御ステップでレベル調整された前記アナログ信号の信号レベルを調整する第２の利得調整制御ステップとを備えることを特徴とする。
【００１２】
また、本発明の自動利得制御方法は、入力された前記アナログ信号をＡ／Ｄ変換手段を用いて出力信号となるｎビットのディジタル信号に変換するＡ／Ｄ変換ステップと、前記Ａ／Ｄ変換ステップの前記Ａ／Ｄ変換手段に入力されたアナログ信号がオーバーフローしているか否かを検出するオーバーフロー検出ステップと、前記オーバーフロー検出ステップにてオーバーフローしていると検出された場合は、可変利得アンプの利得値を下げる粗調整用利得値を算出して、前記Ａ／Ｄ変換ステップ前の前記アナログ信号の信号レベルを調整する第１の利得調整制御ステップと、その後前記ｎビットのディジタル信号の電力値をもとに前記可変利得アンプの微調整用利得値を算出して、前記第１の利得調整制御ステップでレベル調整された前記アナログ信号の信号レベルを調整する第２の利得調整制御ステップとを備えることを特徴とする。
【発明の効果】
【００１３】
本発明によると、Ａ／Ｄ変換器で行う変換の途中結果を用いてＡＧＣ粗調整を行うことで、ＡＧＣ粗調整のために電界強度検出器を別途用意する必要が無く、さらに途中結果を出力できるＡ／Ｄ変換器は従来のＡ／Ｄ変換器の回路規模とほぼ同程度で実現できるため、受信装置の小型化、低消費電力化が図ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を、図面を参照して説明する。
【実施例１】
【００１５】
まず図１を用いて、本発明に係る受信装置の概略構成について説明する。
【００１６】
図１に示す受信装置は、高周波の無線信号を受信するアンテナ１、このアンテナ１で受信した信号を低雑音で増幅する低雑音アンプ（ＬＮＡ）２、この低雑音アンプ２の出力信号を中間周波数信号に変換する周波数変換部３、この周波数変換部３から出力される信号をアナログ信号からディジタル信号へ変換するＡ／Ｄ変換部４、及びこのＡ／Ｄ変換部４から出力されるディジタル信号を処理し受信データを得るディジタル信号処理部５を備えている。
【００１７】
本発明は、上述した受信装置のＡ／Ｄ変換部４において実行される自動利得制御に関する。そこで、以下、Ａ／Ｄ変換部４を中心にその構成及び動作について詳細に説明する。
【００１８】
図２乃至図５を用いて、本発明の実施例１を説明する。  
図２は、第１の実施例に係るＡ／Ｄ変換部４の詳細構成を示す図である。図２に示すＡ／Ｄ変換部４は、帯域制限用のバンドパスフィルタ１１（以下、ＢＰＦ１１と称する）、このＢＰＦ１１通過後の受信ＩＦ信号の信号レベルを調整する可変利得アンプ１２、この可変利得アンプ１２から出力される受信ＩＦ信号を同相成分及び直交成分に分離する直交検波器１３、この直交検波器１３から出力される受信ＩＦ信号の各成分に含まれる高調波を除去するローパスフィルタ１４，１５（以下、ＬＰＦ１４，１５と称する）、このＬＰＦ１４，１５から出力される高調波を除去した各成分をアナログ信号からディジタル信号に変換するパイプライン型Ａ／Ｄ変換器１６，１７を備えている。このパイプライン型Ａ／Ｄ変換器１６，１７は、最終的な変換結果として１０ビットディジタル信号と、変換途中の結果として６ビットディジタル信号を出力する。パイプライン型Ａ／Ｄ変換器１６，１７の詳細については後述する。
【００１９】
Ａ／Ｄ変換部４はさらに、Ａ／Ｄ変換後のディジタル信号の電力値を測定する電力測定部１８、この電力測定部１８が測定した電力値に基づき可変利得アンプ１２の利得を制御する制御部１９、この制御部１９からの出力信号をディジタル信号からアナログ信号へと変換して可変利得アンプ１２に供給するＤ／Ａ変換器２０を備えている。
【００２０】
次に、図３を用いてパイプライン型Ａ／Ｄ変換器１６，１７の詳細な構成を説明する。
【００２１】
受信ＩＦ信号の同相成分及び直交成分ごとにパイプライン型Ａ／Ｄ変換器１６，１７が備えられているが、パイプライン型Ａ／Ｄ変換器１６，１７はほぼ同じ構成であるため、ここでは受信ＩＦ信号の同相成分を変換するパイプライン型Ａ／Ｄ変換器１６の構成について説明する。
【００２２】
パイプライン型Ａ／Ｄ変換器１６は、ｓｔａｇｅＫ（Ｋ＝０〜９）からなるステージ１６１、このステージ１６１の各ｓｔａｇｅＫから出力されるディジタル信号の出力タイミングをそろえるために多段接続されたシフトレジスタ群１６２、このシフトレジスタ群１６２の前段６ビットの出力信号が供給される６ビット用ディジタル補正回路（Ｄｉｇｉｔａｌ  ｃｏｒｒｅｃｔｉｏｎ  ｌｏｇｉｃ）１６３、及びシフトレジスタ群１６２の全ビットの出力信号が供給される１０ビット用ディジタル補正回路（Ｄｉｇｉｔａｌ  ｃｏｒｒｅｃｔｉｏｎ  ｌｏｇｉｃ）１６４を備えている。
【００２３】
各ｓｔａｇｅＫは、ｓｔａｇｅ９から順に直列に接続されており、ｓｔａｇｅ９にＬＰＦ１４からのアナログ信号が入力されるとｓｔａｇｅ９、ｓｔａｇｅ８、‥、ｓｔａｇｅ０の順に１ビットずつ送り出される。そして、各ｓｔｅｇｅＫは、クロックタイミングにあわせてｓｔａｇｅ９−０からアナログ信号を１ビット量子化し、結果を出力する。この量子化結果は、各ｓｔａｇｅＫで量子化したタイミングで出力されるため、ｓｔａｇｅ９から順に１クロックずつ遅れて出力される。この量子化結果の出力タイミングのずれをそろえるため、量子化結果はシフトレジスタ群１６２に入力される。
【００２４】
ここで、シフトレジスタ群１６２は、１ビットの信号を１クロック分遅らせるために設けられており、ｓｔａｇｅ９での量子化結果の出力タイミングを、ｓｔａｇｅ０での量子化結果の出力タイミングにそろえるためには、ｓｔａｇｅ９には９個のシフトレジスタ（１６２のａ１−ａ９）が直列接続された構成となる。同様に、ｓｔａｇｅ８では８個のシフトレジスタ(１６２のｂ１−ｂ８）が直接接続され、以下同様の構成をとって、最後のｓｔａｇｅ０は直接１０ビット用ディジタル補正回路１６４に接続されている。
【００２５】
以上のようにして、出力タイミングをそろえた量子化結果のうち、ｓｔａｇｅ９からｓｔａｇｅ４までの出力結果が、６ビット用ディジタル補正回路１６３に入力される。そして、６ビット用ディジタル補正回路１６３にて利得誤差補正が行われた後、６ビットディジタル信号として出力される。また、ｓｔａｇｅ９からｓｔａｇｅ０までの出力結果は、１０ビット用ディジタル補正回路１６４に入力され、ここで利得誤差補正が行われた後、１０ビットディジタル信号として出力される。
【００２６】
なお、上述したｓｔａｇｅＫ（Ｋ＝０〜９）では、アナログ信号を１ビットずつ量子化しているが、代わりに複数ビットまとめて量子化してもよい。またシフトレジスタにおいても、１つのシフトレジスタで複数ビットのシフト演算を行ってもよい。
【００２７】
次に、図４および図５を用いてＡ／Ｄ変換部４の動作を説明する。まず、図４を用いて、本実施例の受信装置を無線システムである無線ＬＡＮに適用した場合の無線パケット信号のフレーム構成を説明し、その後、図５を用いて、この無線パケット信号を受信した場合のＡ／Ｄ変換部４の動作を説明する。
【００２８】
図４の上段は、無線ＬＡＮの標準規格であるＩＥＥＥ８０２．１１ａ／ｇにおける無線パケット信号のフレーム構成を示す。無線パケット信号は、先頭から自動利得制御及びキャリア／クロック再生などに使用されるプリアンブル部（ＰＲ）１１１、フレーム同期用のユニークワード部（ＵＷ）１１２、伝送速度やデータ長等の情報を送るシグナル部（ＳＩＧ）１１３、データそのものを示す情報部（ＤＡＴＡ）１１４の順で構成される。この内、プリアンブル部１１１は複数のシンボルからなり、一部のシンボル（ここではｎ個のシンボル）が自動利得制御に使用される。
【００２９】
図４の下段は、無線パケット信号のプリアンブル部１１１のうち、主に自動利得制御に使用される部分の構成を示したものである。先頭から２個のシンボルは、Ａ／Ｄ変換部４が起動するまでの応答時間に相当する装置応答用シンボル１１５である。この装置応答用シンボル１１５に続く１個のシンボルが、ＡＧＣ粗調整に用いられるＡＧＣ粗調整用シンボル１１６である。このＡＧＣ粗調整については後述する。次に、ＡＧＣ粗調整用シンボル１１６に続く１個のシンボルが、粗調整応答用シンボル１１７であり、これはＡＧＣ粗調整を行った後に可変利得アンプ１２の利得値が安定するまでの応答時間に相当する。ＡＧＣ粗調整用シンボル１１６に続くシンボルからｎ−１シンボルまでのｎ−５個のシンボルは、ＡＧＣ微調整に用いられるＡＧＣ微調整用シンボル１１８である。このＡＧＣ微調整については後述する。最後のｎシンボルは、ＡＧＣ微調整後に可変利得アンプ１２の利得値が安定するまでの応答時間に相当する微調整応答用シンボル１１９である。
【００３０】
次に、図５のフローチャートを用いて、上述した無線パケット信号を受信した場合のＡ／Ｄ変換部４の動作を説明する。
【００３１】
Ａ／Ｄ変換部４に受信ＩＦ信号が入力されると、装置応答用シンボル１１５に相当する時間をかけてＡ／Ｄ変換部４が起動する。入力された受信ＩＦ信号は、帯域制限用のＢＰＦ１１を通過し、ある帯域幅に制限される（ステップ１０１）。
【００３２】
ＢＰＦ１１を通過した受信ＩＦ信号は、可変利得アンプ１２に入力され、設定されている利得値に応じたレベルに調整される（ステップ１０２）。次に、可変利得アンプ１２で増幅された受信ＩＦ信号は、直交検波器１３にて同相成分及び直交成分に分離され、さらにＬＰＦ１４，１５をそれぞれ通過して高調波が除去される（ステップ１０３）。ここで、各ＬＰＦ１４，１５通過後の受信ＩＦ信号の同相成分をアナログＩ信号、直交成分をアナログＱ信号と呼ぶ。
【００３３】
これらアナログＩ信号はパイプライン型Ａ／Ｄ変換器１６に、アナログＱ信号はパイプライン型Ａ／Ｄ変換器１７にそれぞれ入力され、ディジタルＩ信号及びディジタルＱ信号に変換される。そして、パイプライン型Ａ／Ｄ変換器１６，１７に入力され最初の６ビットＡ／Ｄ変換されたディジタルＩ信号及びディジタルＱ信号は、ＡＧＣ粗調整用信号として電力測定部１８へ出力される（ステップ１０４）。
【００３４】
電力測定部１８は、このＡＧＣ粗調整用信号をｄＢ（デシベル）値に変換したＡＧＣ粗調整用電力値を生成し、制御部１９へと出力する（ステップ１０５）。
【００３５】
制御部１９では、このＡＧＣ粗調整用電力値と最適なＡ／Ｄ変換器への入力信号レベルを基に、可変利得アンプ１２の出力がこの最適な信号レベルとなると推定する第１の利得値を算出し、可変利得アンプ１２の利得を指示する粗調整用利得制御信号を生成し、Ｄ／Ａ変換器２０へ出力する。制御部１９が生成し出力する粗調整用利得制御信号は、ディジタル信号であるため、Ｄ／Ａ変換器２０にてアナログ信号へと変換され、可変利得アンプ１２に対し利得指示信号として与えられる（ステップ１０６）。
【００３６】
このＡＧＣ粗調整用信号を使用した自動利得制御をＡＧＣ粗調整と呼び、図４に示すＡＧＣ粗調整用シンボル１１６を用いて行われる。
【００３７】
Ａ／Ｄ変換部４は、粗調整用利得制御信号による利得指示が可変利得アンプ１２に反映されるまで、粗調整応答用シンボル１１７に相当する時間だけ待った後、次に受信ＩＦ信号のＡＧＣ微調整用シンボル１１８を用いてＡＧＣ微調整を行う。このＡＧＣ微調整は、次のようにして実行される。
【００３８】
まず、各パイプライン型Ａ／Ｄ変換器１６，１７にてＡＧＣ微調整用シンボル１１８は１０ビットのディジタルＩ信号及びディジタルＱ信号にＡ／Ｄ変換される。このディジタルＩ信号及びディジタルＱ信号は、次段のディジタル信号処理部５へと出力されるとともに、ＡＧＣ微調整用信号として電力測定部１８に入力される。電力測定部１８は、このＡＧＣ微調整用信号をｄＢ（デシベル）値に変換したＡＧＣ微調整用電力値を生成し、制御部１９へと出力する（ステップ１０７）。
【００３９】
制御部１９は、電力測定部１８から入力される微調整用電力値をＡＧＣ微調整用シンボル１１８が続く期間に渡り観測し、その平均値を求める（ステップ１０８）。その後、この平均値と最適なＡ／Ｄ変換器への入力信号レベルを基に、可変利得アンプ１２の出力がこの最適な信号レベルとなる第２の利得値を算出し、可変利得アンプ１２の利得を指示する微調整用利得制御信号を生成し、Ｄ／Ａ変換器２０へ出力する。制御部１９が生成し出力する微調整用利得制御信号は、ディジタル信号であるため、Ｄ／Ａ変換器２０にてアナログ信号へと変換され、可変利得アンプ１２に対し利得指示信号として与えられる（ステップ１０９）。そして、Ａ／Ｄ変換部４は、微調整用利得制御信号による利得指示が可変利得アンプ１２に反映されるまで、微調整応答用シンボル１１９に相当する時間だけ待った後、微調整応答用シンボル１１９に続く残りの無線フレームをＡ／Ｄ変換する。
【００４０】
ここで、制御部１９で算出する可変利得アンプ１２の利得値は、各パイプライン型Ａ／Ｄ変換器１６，１７の出力で飽和が生じない程度、例えばパイプライン型Ａ／Ｄ変換器１６，１７へ入力する信号の振幅が、フルスケールの１／４〜１／２程度としてもよい。また、他には飽和レベルを落として所望のダイナミックレンジを満足するように利得値を設定してもよい。
【００４１】
以上のように実施例１によれば、パイプライン型Ａ／Ｄ変換器１６，１７で行う変換の途中結果を用いて可変利得アンプ１２のＡＧＣ粗調整を行うことで、ＡＧＣ粗調整のために電界強度検出器を別途用意する必要が無く、さらに途中結果を出力できるパイプライン型Ａ／Ｄ変換器１６，１７は、従来のパイプライン型Ａ／Ｄ変換器の回路規模とほぼ同程度で実現できるため、回路規模の削減、低消費電力化を図ることができる。また、電力測定部１８が入出力する信号はディジタル信号であるため、アナログ信号の電界強度をディジタル信号に変換する場合に比べ、安定した情報を制御部１９に供給することができる。さらに、２段階の自動利得制御を行うため、制御を高速化できる。これにより、自動利得制御用のプリアンブル信号を短縮することができ、時間同期や周波数同期用のプリアンブル信号を長く確保するなど、パケット長に対する他の信号の割合を増加させることができる。
【実施例２】
【００４２】
次に、図６及び図７を用いて、本発明の第２の実施例を説明する。図５は、第２の実施例におけるＡ／Ｄ変換部４の構成図である。この第２の実施例のＡ／Ｄ変換部４の構成と図２に示すＡ／Ｄ変換部４の同じ構成要素には同一符号を付して説明を省略する。
【００４３】
第２の実施例に係るＡ／Ｄ変換部４は、６ビットフラッシュ型Ａ／Ｄ変換器２１，２２と１０ビットパイプライン型Ａ／Ｄ変換器２３，２４を備えている。この６ビットフラッシュ型Ａ／Ｄ変換器２１，２２は、ＬＰＦ１４，１５からの入力信号に対する６ビットのＡ／Ｄ変換結果を電力測定部１８に出力する。また１０ビットパイプライン型Ａ／Ｄ変換器２３，２４は、図２に示したパイプライン型Ａ／Ｄ変換器６、７と異なり、ＬＰＦ１４，１５からの入力信号に対するＡ／Ｄ変換の途中結果を出力せず、１０ビットのＡ／Ｄ変換結果のみを後段の信号処理部５と電力測定部１８に出力する。
【００４４】
本実施例の受信装置で受信される無線パケット信号のフレーム構成は、第１の実施例と同じ構成であるため説明は省略する。
【００４５】
次に、図７を用いて、この無線パケット信号を受信した場合の第２の実施例のＡ／Ｄ変換部４の動作を説明する。なお、図５と同じ動作を行うステップには同一符号を付して説明は省略する。
【００４６】
まず、受信信号は、第１の実施例と同様にして、アナログＩ信号及びアナログＱ信号に分離される（ステップ１０１〜ステップ１０３）。その後、アナログＩ信号は、６ビットフラッシュ型Ａ／Ｄ変換器２１と１０ビットパイプライン型Ａ／Ｄ変換器２３に入力され、アナログＱ信号は、６ビットフラッシュ型Ａ／Ｄ変換器２２と１０ビットパイプライン型Ａ／Ｄ変換器２４に入力される。各６ビットフラッシュ型Ａ／Ｄ変換器２１，２２に入力されたアナログＩ信号及びアナログＱ信号は、６ビットのディジタルＩ信号及びディジタルＱ信号に変換され、ＡＧＣ粗調整用信号として電力測定部１８へ出力される（ステップ１１０）。入力後は第１の実施例と同様にして、可変利得アンプ１２に対しＡＧＣ粗調整が行われる（ステップ１０５、ステップ１０６）。
【００４７】
その後、各１０ビットパイプライン型Ａ／Ｄ変換器２３，２４にて変換されたディジタルＩ信号及びディジタルＱ信号は、ディジタル信号処理部５へと出力されるとともに、ＡＧＣ微調整用信号として電力測定部１８へ出力される（ステップ１１１）。入力後は第１の実施例と同様にして、可変利得アンプ１２に対しＡＧＣ微調整が行われる（ステップ１０８、ステップ１０９）。
【００４８】
以上のように第２の実施例によれば、６ビットフラッシュ型Ａ／Ｄ変換器２１，２２の出力を用いて可変利得アンプ１２のＡＧＣ粗調整を行うことで、ＡＧＣ粗調整のために電界強度検出器を別途用意する必要が無いため、回路規模の削減、低消費電力化を図ることができる。また、電力測定部１８が入出力する信号はディジタル信号であるため、アナログ信号の電界強度をディジタル信号に変換する場合に比べ、安定した情報を制御部１９に供給することができる。さらに、２段階の自動利得制御を行うため、制御を高速化できる。これにより、自動利得制御用のプリアンブル信号を短縮することができ、時間同期や周波数同期用のプリアンブル信号を長く確保するなど、パケット長に対する他の信号の割合を増加させることができる。
【実施例３】
【００４９】
次に、図８及び図９を用いて、本発明の第３の実施例を説明する。図８は、第３の実施例に係るＡ／Ｄ変換部４の構成図である。第３の実施例のＡ／Ｄ変換部４の構成と、図５に示すＡ／Ｄ変換部４の同じ構成要素には同一符号を付して説明を省略する。
【００５０】
第３の実施例のＡ／Ｄ変換部４は、第２の実施例のＡ／Ｄ変換部４における６ビットフラッシュ型Ａ／Ｄ変換器２１，２２の代わりにオーバーフロー検出器２５，２６を有している。このオーバーフロー検出器２５，２６は、１０ビットパイプライン型Ａ／Ｄ変換器２３，２４への入力信号が飽和しているか否かを検出し、その検出結果を制御部１９へと出力する。
【００５１】
第３の実施例にかかる受信装置で受信される無線パケット信号のフレーム構成は、第１の実施例と同じ構成であるため説明は省略する。
【００５２】
次に、図９を用いて、この無線フレームからなる信号を受信した場合の第３の実施例のＡ／Ｄ変換部４の動作を説明する。なお、図５と同じ動作を行うステップには同一の符号を付して説明は省略する。
【００５３】
まず、受信信号は、第１の実施例と同様にしてアナログＩ信号及びアナログＱ信号に分離される（ステップ１０１〜ステップ１０３）。その後、アナログＩ信号及びアナログＱ信号は、各１０ビットパイプライン型Ａ／Ｄ変換器２３，２４に入力される。このとき、各オーバーフロー検出器２５，２６は、各１０ビットパイプライン型Ａ／Ｄ変換器２３，２４に対する各入力信号が飽和しているか否かを検出し、その検出結果を制御部１９へと出力する（ステップ１１２）。
【００５４】
各オーバーフロー検出器２５，２６によって各１０ビットパイプライン型Ａ／Ｄ変換器２３，２４に対する各入力信号が飽和していると検出された場合、制御部１９は可変利得アンプ１２の利得値を下げるよう指示する粗調整用利得制御信号を生成し、Ｄ／Ａ変換器２０へ出力する。この制御部１９が生成し出力する粗調整用利得制御信号はディジタル信号であるため、Ｄ／Ａ変換器２０にてアナログ信号へと変換され、可変利得アンプ１２に対し利得指示が与えられる（ステップ１１３）。しかし、各入力信号が飽和していないことが検出された場合、制御部１９は、可変利得アンプ１２の利得値を変更しない。
【００５５】
また、各１０ビットパイプライン型Ａ／Ｄ変換器２３，２４にて変換された１０ビットのディジタルＩ信号及びディジタルＱ信号は、ディジタル信号処理部５へと出力されるとともに、ＡＧＣ微調整用信号として電力測定部１８へ出力される（ステップ１１４）。入力後は第１の実施例と同様にして、可変利得アンプ１２に対しＡＧＣ微調整が行われる（ステップ１０８、ステップ１０９）。
【００５６】
以上のように第３の実施例によれば、各オーバーフロー検出器２５，２６によって各１０ビットパイプライン型Ａ／Ｄ変換器２３，２４に対する各入力信号が飽和していると検出された場合、可変利得アンプ１２のＡＧＣ粗調整を行うので、ＡＧＣ粗調整のために電界強度検出器を別途用意する必要が無いため、回路規模の削減、低消費電力化を図ることができる。また、電力測定部１８が入出力する信号はディジタル信号であるため、アナログ信号の電界強度をディジタル信号に変換する場合に比べ、安定した情報を制御部１９に供給することができる。さらに、２段階の自動利得制御を行うため、制御を高速化できる。これにより、自動利得制御用のプリアンブル信号を短縮することができ、時間同期や周波数同期用のプリアンブル信号を長く確保するなど、パケット長に対する他の信号の割合を増加させることができる。
【００５７】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施形態に係る受信装置の構成を示すブロック図。
【図２】本発明の第２の実施形態に係るＡ／Ｄ変換部の構成を示すブロック図。
【図３】本発明の第１の実施形態に係る１０ビットパイプライン型Ａ／Ｄ変換器の構成を示すブロック図。
【図４】本発明の第１の実施形態に係る無線フレームの構成を示す構成図。
【図５】本発明の第１の実施形態に係るＡ／Ｄ変換部の動作を示すフローチャート。
【図６】本発明の第２の実施形態に係るＡ／Ｄ変換部の構成を示すブロック図。
【図７】本発明の第２の実施形態に係るＡ／Ｄ変換部の動作を示すフローチャート。
【図８】本発明の第３の実施形態に係るＡ／Ｄ変換部の構成を示すブロック図。
【図９】本発明の第３の実施形態に係るＡ／Ｄ変換部の動作を示すフローチャート。
【符号の説明】
【００５９】
１・・・アンテナ
２・・・低雑音アンプ（ＬＮＡ）
３・・・周波数変換部
４・・・Ａ／Ｄ変換部
５・・・ディジタル信号処理部
１１・・・バンドパスフィルタ
１２・・・可変利得アンプ
１３・・・直交検波器
１４，１５・・・ローパスフィルタ
１６，１７，２１，２２，２３，２４・・・Ａ／Ｄ変換器
１８・・・電力測定部
１９・・・制御部
２０・・・Ｄ／Ａ変換器
２５，２６・・・オーバーフロー検出器
１６１・・・ステージ
１６２・・・シフトレジスタ群
１６３，１６４・・・ディジタル補正回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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