(57)【要約】【課題】ソースドレインエクステンション領域とは逆導電型のハロ領域を形成することで、ＤＩＢＬの劣化と短チャネル特性の劣化を抑制する。【解決手段】半導体基板１１上にゲート絶縁膜１５を介して形成されたゲート電極１６と、ゲート電極１６の両側の半導体基板１１に第１導電型のソースドレインエクステンション領域２１、２２が形成された半導体装置１において、ソースドレインエクステンション領域２１、２２の下部に形成されたもので、それよりも低濃度の第１導電型とは逆導電型の第２導電型の下部ハロ領域２３、２４と、ソースドレインエクステンション領域２１、２２のゲート電極１６側下部で、ソースドレインエクステンション領域２１、２２の上部側に形成されたもので、それよりも低濃度の第２導電型の上部ハロ領域２５、２６とを備えたことを特徴とする。【選択図】図１
2007235099.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板に第１導電型のソースドレインエクステンション領域が形成された半導体装置において、
前記ソースドレインエクステンション領域の下部に形成されたもので前記ソースドレインエクステンション領域よりも低濃度の前記第１導電型とは逆導電型である第２導電型の下部ハロ領域と、
前記ソースドレインエクステンション領域のゲート電極側下部で、前記ソースドレインエクステンション領域の上部側に形成された前記ソースドレインエクステンション領域よりも低濃度の第２導電型の上部ハロ領域と
を備えたことを特徴とする半導体装置。
【請求項２】
前記ソースドレインエクステンション領域間の前記半導体基板に第１導電型のチャネル不純物領域が形成されているカウンターチャネル構造
を備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート絶縁膜が高誘電率膜で形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板に第１導電型のソースドレインエクステンション領域が形成された半導体装置の製造方法において、
前記ソースドレインエクステンション領域の下部に前記ソースドレインエクステンション領域よりも低濃度の前記第１導電型とは逆導電型の第２導電型の下部ハロ領域を形成する工程と、
前記ソースドレインエクステンション領域のゲート電極側下部で、前記ソースドレインエクステンション領域の上部側に前記ソースドレインエクステンション領域よりも低濃度の第２導電型の上部ハロ領域を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記上部ハロ領域を形成する工程は、
前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極およびその下部に形成されたゲート絶縁膜の側壁にサイドウォールを形成する工程と、
前記サイドウォールを通して前記ソースドレインエクステンション領域のチャネル領域側の前記半導体基板上層に第２導電型の不純物を注入して前記上部ハロ領域を形成する工程と
を備えたことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記上部ハロ領域を形成する工程は、
前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極およびその下部に形成されたゲート絶縁膜の側壁にサイドウォールを形成する工程と、
前記ゲート電極の側壁下部およびゲート絶縁膜の側壁に形成された前記サイドウォールの少なくとも一部を除去する工程と、
前記サイドウォールの除去領域より前記ソースドレインエクステンション領域のチャネル領域側の前記半導体基板上層に第２導電型の不純物を注入して前記上部ハロ領域を形成する工程と
を備えたことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項７】
前記上部ハロ領域を形成する工程は、
前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート絶縁膜上のゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート絶縁膜を除去して前記ゲート電極の下部のみに前記ゲート絶縁膜を残し、前記サイドウォールの下部に空洞を形成する工程と、
前記サイドウォールの下部の空洞より前記ソースドレインエクステンション領域のチャネル領域側の前記半導体基板上層に第２導電型の不純物を注入して前記上部ハロ領域を形成する工程と
を備えたことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項８】
前記ソースドレインエクステンション領域間の前記半導体基板に第１導電型のチャネル不純物領域を形成する工程
を備えたことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項９】
前記ゲート絶縁膜を高誘電率膜で形成する
ことを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、短チャネル効果を抑制する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ゲート絶縁膜が高誘電率（Ｈｉｇｈ−ｋ）膜で形成された電界効果トランジスタは、フラットバンド電圧（Ｖｆｂ）のシフトが起きる。この対策として、しきい値を調整するチャネル不純物注入をソースドレイン領域の導電型と同導電型の不純物を導入する、いわゆるカウンターチャネル構造が採用されている。このようなデバイス構造は埋め込みチャネル構造とも呼ばれ、移動度が改善する利点がある反面、その動作原理から短チャネル特性が劣化することが問題となる。
【０００３】
そこで、例えば、ゲート絶縁膜をＨｉｇｈ−ｋゲート絶縁膜とし、カウンターチャネル構造を採用し、しきい値調整を行うことで、短チャネル特性が劣化しないようにデバイス構造を最適化している（例えば、非特許文献１参照。）。すなわち通常のカウンターチャネル構造では短チャネル特性が劣化する。
【０００４】
非特許文献１では、短チャネル特性の指標としてＤＩＢＬ（Drain Induced Barrier Lowering）を劣化させないようなカウンターチャネルと、ポケット注入を最適化することで、なるべく短チャネル特性の劣化を最小限に抑えるようにしている。しかしながら、カウンターチャネル構造を取るデバイスでは、短チャネル特性の劣化がデバイスの動作原理から避けることが困難であった。
【０００５】
【非特許文献１】N.Kimizuka,Y.Yasuda,T.Iwamoto,I.Yamamoto,K.Takano,Y.Akiyama and K.Imai著  「Ultra-Low Standby Power(U-LSTP)65-nm node CMOS Technology Utilizing HfSiON Dielectric and Body-biasing Scheme」2005 Symposium on VLSI Technology Digest Papers  p.218-219  ２００５年
【発明の開示】
【発明が解決しようとする課題】
【０００６】
解決しようとする問題点は、カウンターチャネル構造を取るデバイスでは、短チャネル特性の劣化がデバイスの動作原理から避けることができない点である。
【０００７】
本発明は、ソースドレインエクステンション領域とは逆導電型のハロ領域を形成することで、短チャネル特性の劣化を抑制することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に第１導電型のソースドレインエクステンション領域が形成された半導体装置において、前記ソースドレインエクステンション領域の下部に形成された前記ソースドレインエクステンション領域よりも低濃度の前記第１導電型とは逆導電型である第２導電型の下部ハロ領域と、前記ソースドレインエクステンション領域のゲート電極側下部で、前記ソースドレインエクステンション領域の上部側に形成された前記ソースドレインエクステンション領域よりも低濃度の第２導電型の上部ハロ領域とを備えたことを特徴とする。
【０００９】
本発明の半導体装置では、ソースドレインエクステンション領域の下部に形成された第１導電型とは逆導電型である第２導電型の下部ハロ領域と、ソースドレインエクステンション領域のゲート電極側下部で、ソースドレインエクステンション領域の上部側に形成された第２導電型の上部ハロ領域とを備えたことから、上部ハロ領域により表面のパンチスルーが抑制されるようになる。また、下部ハロ領域によりソースドレインエクステンション領域下部のパンチスルーが抑制されるようになる。さらに、表面に上部ハロ領域が形成されていることでチャネルパスがよりチャネル深部へ移動可能なデバイス構造となる。
【００１０】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に第１導電型のソースドレインエクステンション領域が形成された半導体装置の製造方法において、前記ソースドレインエクステンション領域の下部に前記ソースドレインエクステンション領域よりも低濃度の前記第１導電型とは逆導電型の第２導電型の下部ハロ領域を形成する工程と、前記ソースドレインエクステンション領域のゲート電極側下部で、前記ソースドレインエクステンション領域の上部側に前記ソースドレインエクステンション領域よりも低濃度の第２導電型の上部ハロ領域を形成する工程とを備えたことを特徴とする。
【００１１】
本発明の半導体装置の製造方法では、ソースドレインエクステンション領域のゲート電極側下部で、ソースドレインエクステンション領域の上部側に、第２導電型の上部ハロ領域が形成されるので、表面のパンチスルーが抑制されたデバイスが形成される。また、ソースドレインエクステンション領域の下部に、ソースドレインエクステンション領域よりも低濃度の前記第１導電型とは逆導電型の第２導電型の下部ハロ領域が形成されるので、ソースドレインエクステンション領域下部のパンチスルーが抑制される。さらに、表面に上部ハロ領域を形成するので、チャネルパスがよりチャネル深部へ移動可能なデバイス構造が形成される。
【発明の効果】
【００１２】
本発明の半導体装置は、第１導電型のソースドレインエクステンション領域の下部に、ソースドレインエクステンション領域よりも低濃度の第２導電型の下部ハロ領域と、チャネル領域１４側におけるソースドレインエクステンション領域よりも上部に、ソースドレインエクステンション領域よりも低濃度の第２導電型の上部ハロ領域とが形成されているため、しきい値電圧を高めることができ、パンチスルーを抑制することができるので、カウンターチャネル構造をとることが可能となり、埋め込みチャネル構造による移動度の向上が図れる。また、チャネルパスをチャネル深部に移動させることが可能になる。よって、移動度のより高いデバイスを提供することが可能になるという利点がある。
【００１３】
本発明の半導体装置の製造方法は、第１導電型のソースドレインエクステンション領域の下部に、ソースドレインエクステンション領域よりも低濃度の第２導電型の下部ハロ領域を形成するとともに、チャネル領域側におけるソースドレインエクステンション領域よりも上部に、ソースドレインエクステンション領域よりも低濃度の第２導電型の上部ハロ領域を形成するため、しきい値電圧を高めることができ、パンチスルーを抑制することができるので、チャネルをカウンターチャネル構造に形成することが可能となる。また、チャネルパスをチャネル深部に移動させることが可能な構造になる。これによって、埋め込みチャネル構造による移動度の向上が図れる。よって、移動度のより高いデバイスを製造することが可能になるという利点がある。
【発明を実施するための最良の形態】
【００１４】
本発明の半導体装置に係る一実施の形態の一例を、図１の概略構成断面図および図２の不純物濃度プロファイル図によって説明する。
【００１５】
図１に示すように、半導体基板（例えばシリコン基板）１１に素子形成領域を電気的に分離する素子分離領域１２が形成されている。この素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）で形成されている。また素子（ＰＭＯＳＦＥＴ）の形成領域にＮ型のウエル領域１３が形成されている。このウエル領域１３の上部にはＰ型のチャネル不純物領域１４が形成されている。このチャネル不純物領域１４は、しきい値調整用のイオン注入が施されており、一例として、Ｐ型不純物としてホウ素（Ｂ）を用い、注入エネルギーを例えば１５ｋｅＶ、ドーズ量を例えば５×１０12ａｔｏｍｓ／ｃｍ2で打ちこまれている。この結果、Ｐ型のチャネル不純物領域１４が形成される。通常のＰＭＯＳＦＥＴのチャネル注入はヒ素を用いるが、本発明の半導体装置１では、逆導電型のチャネル不純物領域１４を用いるカウンターチャネル構造としてある。
【００１６】
上記半導体基板１１（ウエル領域１３）上にはゲート絶縁膜１５を介してゲート電極１６が形成されている。このゲート絶縁膜１５には、例えば高誘電率膜を用いることができる。高誘電率膜には、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、イットリウム（Ｙ）などの酸化物、酸窒化物、酸珪化物、酸窒化珪化物等があり、例えば、ＨｆＯ2、ＺｒＯ2、ＨｆＳｉxＯy、ＨｆＳｉＯＮ、ＺｒＳｉxＯy、Ｈｆ(1-x)ＡｌxＯy、Ｚｒ(1-x)ＡｌxＯyなどを用いる。ここでは、例えば窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜を用いる。この膜厚は、酸化膜換算膜厚（ＥＯＴ）にして例えば１．６ｎｍ程度に形成されている。上記ゲート電極１６は、例えばポリシリコンで形成されている。
【００１７】
上記ゲート電極１６の両側壁には側壁酸化膜１７、１８が形成されている。この側壁酸化膜１７、１８は、例えば急速熱酸化（ＲＴＯ：Rapid Thermal Oxidation）法等で形成されたものであり、例えば２ｎｍの厚さに形成されている。
【００１８】
上記ゲート電極１６の両側の上記半導体基板１１には第１導電型（以下、第１導電型をＰ型とする）のソースドレインエクステンション（ＳＤＥ）領域２１、２２が形成されている。このソースドレインエクステンション領域２１、２２は、例えばＰ型不純物をイオン注入して形成され、基板表面からの深さ（平均深さ）は２０ｎｍであり、その不純物（例えばホウ素）濃度は２×１０19ａｔｏｍｓ／ｃｍ3程度に設定されている。
【００１９】
また、上記ソースドレインエクステンション領域２１、２２の下部側には、このソースドレインエクステンション領域２１、２２より低濃度の第２導電型（以下第２導電型をＮ型とする）の下部ハロ（Ｈａｌｏ）領域２３、２４が形成されている。なお、このハロ領域はポケット（ｐｏｃｋｅｔ）領域という場合もある。この下部ハロ領域２３、２４は、例えばＮ型不純物（例えばヒ素）をイオン注入して形成され、基板表面からの深さ（平均深さ）は４０ｎｍであり、その不純物濃度は３×１０18ａｔｏｍｓ／ｃｍ3程度に設定されている。
【００２０】
また、上記ソースドレインエクステンション領域２１、２２の上部側でゲート電極１６側、実際にはゲート電極１６下方側に、上記ソースドレインエクステンション領域２１、２２より低濃度の第２導電型（Ｎ型）の上部ハロ（Ｈａｌｏ）領域２５、２６が形成されている。この上部ハロ領域２５、２６は、例えばＮ型不純物（例えばヒ素）をイオン注入して、上記ソースドレインエクステンション領域２１、２２よりも浅い深さ、例えば基板表面近傍に形成され、その不純物濃度は２×１０18ａｔｏｍｓ／ｃｍ3程度に設定されている。
【００２１】
したがって、ソースドレインエクステンション領域２１（２２）、下部ハロ領域２３（２４）、上部ハロ領域２５（２６）の濃度プロファイルは、図２に示すようになる。
【００２２】
さらに、上記ゲート電極１６の側壁には、上記側壁酸化膜１７、１８を介してサイドウォールスペーサー１９、２０が形成されている。このサイドウォールスペーサー１９、２０は、例えば４５ｎｍ程度の厚さに形成されている。
【００２３】
上記ゲート電極１６の両側における半導体基板１１には、上記ソースドレインエクステンション領域２１、２２を介して、ソースドレイン領域２７、２８が形成されている。このソースドレイン領域２７、２８は、例えばＰ型不純物（例えばホウ素）をイオン注入して形成され、基板表面からの深さ（平均深さ）は例えば８０ｎｍであり、その不純物濃度は２×１０20ａｔｏｍｓ／ｃｍ3程度に設定されている。
【００２４】
上記上部ハロ領域２５、２６は、ヒ素をイオン注入エネルギーが２０ｋｅＶ、ドーズ量が２×１０13ａｔｏｍｓ／ｃｍ2でイオン注入して形成されている。このイオン注入を行わない、すなわち、上部ハロ領域２５、２６を形成しない場合、および上記イオン注入エネルギーは変えないでドーズ量を１．５倍、２倍とした場合について、ゲート長Ｌｇとしきい値電圧Ｖthとの関係を調べた。その結果を図３に示す。
【００２５】
図３に示すように、同一ゲート長で比較した場合、上部ハロ領域２５、２６を形成したことにより、上部ハロ領域２５、２６を形成しない場合より高いしきい値電圧が得られることが判った。また、上部ハロ領域２５、２６を形成する際のイオン注入におけるドーズ量を増加させることによって、しきい値電圧が高くなることが判った。これによって、ゲート長が微細化した際に生じる短チャネル効果によるしきい値電圧の低下を抑制することができるという利点もある。したがって、短チャネル効果（パンチスルー）を考慮してＰＭＯＳＦＥＴとして求めるしきい値電圧となるように、上部ハロ領域２５、２６のイオン注入条件を設定することができる。
【００２６】
次に、パラメータには、上部ハロ領域２５、２６を形成するヒ素イオン注入のドーズ量をパラメータにとり、オン電流−オフ電流特性を調べた。パラメータは、ドーズ量が０の場合（上部ハロ領域を形成しない場合）、ドーズ量が２×１０13ａｔｏｍｓ／ｃｍ2の場合、ドーズ量が３×１０13ａｔｏｍｓ／ｃｍ2の場合、およびドーズ量が４×１０13ａｔｏｍｓ／ｃｍ2の場合である。その結果を図４に示す。
【００２７】
図４に示すように、オン電流（Ｉon5）−オフ電流（Ｉoff）特性には差異がほとんど無かった。したがって、上部ハロ領域２５、２６を形成しても、オン電流−オフ電流特性には影響を及ぼさないことが判った。このため、ソースドレインエクステンション領域２１、２２、下部ハロ領域２３、２４、ソースドレイン領域２７、２８等の設計を代えることなく、上部ハロ領域２５、２６を形成することで、表面のパンチスルーの発生を抑制することができる。
【００２８】
上記構成の半導体装置１では、ソースドレインエクステンション領域２１、２２の下部に形成されたＮ型の下部ハロ領域２３、２４と、ソースドレインエクステンション領域２１、２２のゲート電極１６側下部で、ソースドレインエクステンション領域２１、２２の上部側に形成されたＮ型の上部ハロ領域２５、２６とを備えたことから、特に上部ハロ領域２５、２６を形成したことにより、しきい値電圧を高めることができ、表面のパンチスルーが抑制されるようになる。また、下部ハロ領域２３、２４によりソースドレインエクステンション領域２１、２２下部のパンチスルーが抑制されるようになる。これによって、カウンターチャネル構造をとることが可能となり、埋め込みチャネル構造による移動度の向上が図れる。すなわち、図５に示すように、チャネル不純物領域１４側のソースドレインエクステンション領域２１、２２上部と基板表面との間に上部ハロ領域２５、２６が形成されていることでチャネルパス３１をよりチャネル深部に移動させることが可能になる。したがって、キャリアはチャネルパス３１中を例えば矢印方向に移動する。よって、チャネルパス３１がチャネル表面から遠ざかることで表面粗さによる散乱の影響が避けられるので、移動度の高いデバイスを提供することが可能になるという利点がある。なお、図５では、チャネルパス３１を説明する要部のみを示し、側壁酸化膜、サイドウォールスペーサー、ソースドレイン領域等の図示は省略してある。
【００２９】
上記第１例ではＰＭＯＳＦＥＴに適用した一例を説明したが、本発明の半導体装置１は、ＮＭＯＳＦＥＴにも適用できる。その一例を以下に説明する。
【００３０】
ＮＭＯＳＦＥＴの構成は、上記第１例において、ウエル領域１３、ソースドレインエクステンション領域２１、２２、下部ハロ領域２３、２４、上部ハロ領域２５、２６、ソースドレイン領域２７、２８の導電型が逆になる。すなわち、Ｐ型はＮ型に、Ｎ型はＰ型になる。その他の構成は、上記第１例と同様となる。
【００３１】
例えば、ソースドレインエクステンション領域２１、２２は、例えばＮ型不純物（例えばヒ素）をイオン注入して形成され、基板表面からの深さ（平均深さ）は例えば２０ｎｍであり、その不純物濃度は２×１０18ａｔｏｍｓ／ｃｍ3程度に設定されている。下部ハロ領域２３、２４は、例えばＰ型不純物（例えば二フッ化ホウ素）をイオン注入して形成され、基板表面からの深さ（平均深さ）は例えば４０ｎｍであり、その不純物濃度は２×１０18ａｔｏｍｓ／ｃｍ3程度に設定されている。上部ハロ領域２５、２６は、例えばＰ型不純物（例えば二フッ化ホウ素）をイオン注入して形成され、基板表面からの深さ（平均深さ）は例えば１０ｎｍであり、その不純物濃度は２×１０18ａｔｏｍｓ／ｃｍ3程度に設定されている。
【００３２】
したがって、ソースドレインエクステンション領域２１（２２）、下部ハロ領域２３（２４）、上部ハロ領域２５（２６）の濃度プロファイルは、図６に示すようになる。
【００３３】
また、上記半導体装置１において、ＰＭＯＳＦＥＴもＮＭＯＳＦＥＴもともに、世代が進みゲート長がさらに短くなってきた場合、上部ハロ領域２５、２６はゲート電極１６下方において接合される状態に形成されてもよい。このような構成としても、前記第１例と同様なる作用効果が得られる。
【００３４】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を、図７および図８の製造工程断面図によって説明する。図７および図８では、一例として、６５ｎｍルールのＰＭＯＳＦＥＴの製造方法を示す。
【００３５】
図７（１）に示すように、半導体基板（例えばシリコン基板）１１に素子分離領域１２を形成する。この素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）で形成する。また半導体装置（ＰＭＯＳＦＥＴ）の形成領域にウエル領域１３を形成する。次いで、上記半導体基板１１のチャネルが形成される領域に、しきい値調整用のイオン注入を行う。このイオン注入は、一例として、Ｐ型不純物としてホウ素（Ｂ）を用い、注入エネルギーを例えば１５ｋｅＶ、ドーズ量を例えば５×１０12ａｔｏｍｓ／ｃｍ2とする。この結果、Ｐ型のチャネル不純物領域１４が形成される。このように、通常、ＰＭＯＳＦＥＴのチャネル注入は砒素を用いるが、本発明では、逆導電型のチャネル不純物領域１４を用いるカウンターチャネル構造を採用する。
【００３６】
次に、図７（２）に示すように、上記半導体基板１１上にゲート絶縁膜１５を形成する。このゲート絶縁膜１５には、例えば高誘電率膜を用いることができる。高誘電率膜には、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、イットリウム（Ｙ）などの酸化物、酸窒化物、酸珪化物、酸窒化珪化物等があり、例えば、ＨｆＯ2、ＺｒＯ2、ＨｆＳｉxＯy、ＨｆＳｉＯＮ、ＺｒＳｉxＯy、Ｈｆ(1-x)ＡｌxＯy、Ｚｒ(1-x)ＡｌxＯyなどを用いる。ここでは、例えばＨｆＳｉＯＮ膜を用いる。この高誘電率膜の膜厚は、酸化膜換算膜厚（ＥＯＴ）にして例えば１．６ｎｍ程度とする。次いで、上記ゲート絶縁膜１５上にゲート電極形成膜４１を形成する。このゲート電極形成膜４１は、例えばポリシリコンで形成する。例えば化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）法等でポリシリコンを１３０ｎｍの厚さに堆積して成膜する。
【００３７】
次に、図７（３）に示すように、レジスト塗布、リソグラフィー技術およびエッチング技術等を用いて、上記ゲート電極形成膜４１を加工してゲート電極１６を形成する。このリソグラフィー技術には、例えばＡｒＦ光源を有する露光機を用いた。また、エッチングはドライエッチングにて行った。その結果、ゲート長方向のパターン幅が５０ｎｍのゲート電極１６を形成することができる。このとき、ゲート絶縁膜１５も加工される。続いてゲート電極１６の側壁に側壁酸化膜１７、１８を形成する。この側壁酸化膜１７、１８は、例えば急速熱酸化（ＲＴＯ：Rapid Thermal Oxidation）法等で形成することができ、例えば２ｎｍの厚さに形成される。その際、半導体基板１１表面にも酸化膜（図示せず）が形成される。
【００３８】
次に、図８（４）に示すように、上記ゲート電極１６の両側の上記半導体基板１１にソースドレインエクステンション（ＳＤＥ）領域２１、２２を形成する。このソースドレインエクステンション領域２１、２２は、例えばＰ型不純物をイオン注入して形成する。このイオン注入条件は、一例として、不純物に二フッ化ホウ素（ＢＦ2）を用い、注入エネルギーを例えば２ｋｅＶ、ドーズ量を例えば１×１０15ａｔｏｍｓ／ｃｍ2に設定する。
【００３９】
また、上記ソースドレインエクステンション領域２１、２２の下部側に、下部ハロ（Ｈａｌｏ）領域２３、２４を形成する。なお、このハロ領域はポケット（ｐｏｃｋｅｔ）領域という場合もある。この下部ハロ領域２３、２４は、イオン注入により形成する。このイオン注入条件は、一例として、イオン注入不純物にＮ型不純物を用いる。このＮ型不純物には、例えばヒ素を用いることができる。このヒ素を用いた場合、注入エネルギーを４０ｋｅＶ、ドーズ量を３×１０13ａｔｏｍｓ／ｃｍ2、イオン注入角度を３０°とした。
【００４０】
また、上記ソースドレインエクステンション領域２１、２２の上部側でゲート電極１６側、実際にはゲート電極１６下方側に、上部ハロ（Ｈａｌｏ）領域２５、２６を形成する。この上部ハロ領域２５、２６は、イオン注入により形成する。このイオン注入条件は、一例として、イオン注入不純物にＮ型不純物を用いる。このＮ型不純物には、例えばヒ素を用いることができる。このヒ素を用いた場合、注入エネルギーを２０ｋｅＶ、ドーズ量を２×１０13ａｔｏｍｓ／ｃｍ2、イオン注入角度を３０°とした。
【００４１】
したがって、前記図２に示したような、ソースドレインエクステンション領域２１（２２）、下部ハロ領域２３（２４）、上部ハロ領域２５（２６）の濃度プロファイルが得られる。
【００４２】
その後、ゲート電極１６を被覆するようにサイドウォール形成膜を成膜する。このサイドウォール形成膜は、例えば酸化シリコン（ＳｉＯ2）膜で５０ｎｍ程度の厚さに形成する。その成膜方法は、例えばＣＶＤ法で形成することができる。
【００４３】
そして、ドライエッチングによりサイドウォール形成膜をエッチバックして、図８（５）に示すように、ゲート電極１６側方に残したサイドウォール形成膜でサイドウォールスペーサー幅が４５ｎｍのサイドウォールスペーサー１９、２０を形成する。
【００４４】
次に、図８（６）に示すように、上記ゲート電極１６、側壁酸化膜１７、１８、サイドウォールスペーサー１９、２０、素子分離領域１２等をマスクにしてイオン注入を行い、上記ゲート電極１６の両側における半導体基板１１にソースドレインエクステンション領域２１、２２を介してソースドレイン領域２７、２８を形成する。このイオン注入では、Ｐ型不純物としてホウ素（Ｂ）を用い、例えば、注入エネルギーを２ｋｅＶ、ドーズ量を３×１０15ａｔｏｍｓ／ｃｍ2に設定して行なった。
【００４５】
次に、急速熱処理（ＲＴＡ：Rapid Thermal Anneal）を行う。この熱処理は、いわゆるスパイクアニールで行われ、例えば１０５０℃、０．secで実施し、半導体基板１１等に導入された不純物を活性化する。その後、シリサイド形成プロセスを行なう。それ以降、標準的なＣＭＯＳＦＥＴのフローに従う。
【００４６】
上記半導体装置１の製造方法では、ソースドレインエクステンション領域２１、２２の下部に第１導電型とは逆導電型である第２導電型の下部ハロ領域２３、２４を形成するとともに、ソースドレインエクステンション領域２１、２２のゲート電極１６側下部で、ソースドレインエクステンション領域２１、２２の上部側に、第２導電型の上部ハロ領域２５、２６を形成することから、特に上部ハロ領域２５、２６を形成することによって、しきい値電圧を高めることができ、表面のパンチスルーを抑制したデバイスを形成することができる。また、表面に上部ハロ領域２５、２６を形成するので、チャネルパスをチャネル深部に移動させたデバイス構造が得られる。これによって、埋め込みチャネル構造による移動度の向上が図れる。よって、移動度の高いデバイスを製造することが可能になるという利点がある。
【００４７】
また、上記製造方法において、半導体装置の世代が進み、ゲート長がさらに短くなってきた場合、上記図８（４）によって説明した上部ハロ領域２５、２６の形成工程において、上部ハロ領域２５、２６同士が接合される状態に形成されてもよい。上部ハロ領域２５、２６同士が接合される状態に形成されたとしても、上記製造方法と同様なる上部ハロ領域２５、２６の作用効果が得られる。
【００４８】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第１実施例の変形例）を、図９〜図１１の製造工程断面図によって説明する。図９〜図１１では、一例として、６５ｎｍルールのＰＭＯＳＦＥＴの製造方法を示す。
【００４９】
図９（１）に示すように、半導体基板（例えばシリコン基板）１１に素子分離領域１２を形成する。この素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）で形成する。また半導体装置（ＰＭＯＳＦＥＴ）の形成領域にウエル領域１３を形成する。次いで、上記半導体基板１１のチャネルが形成される領域に、しきい値調整用のイオン注入を行う。このイオン注入は、一例として、Ｐ型不純物としてホウ素（Ｂ）を用い、注入エネルギーを例えば１５ｋｅＶ、ドーズ量を例えば５×１０12ａｔｏｍｓ／ｃｍ2とする。この結果、Ｐ型のチャネル不純物領域１４が形成される。このように、通常、ＰＭＯＳＦＥＴのチャネル注入は砒素を用いるが、本発明では、逆導電型のチャネル不純物領域１４を用いるカウンターチャネル構造を採用する。
【００５０】
次に、上記半導体基板１１上にゲート絶縁膜１５を形成する。このゲート絶縁膜１５には、例えば高誘電率膜を用いることができる。高誘電率膜には、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、イットリウム（Ｙ）などの酸化物、酸窒化物、酸珪化物、酸窒化珪化物等があり、例えば、ＨｆＯ2、ＺｒＯ2、ＨｆＳｉxＯy、ＨｆＳｉＯＮ、ＺｒＳｉxＯy、Ｈｆ(1-x)ＡｌxＯy、Ｚｒ(1-x)ＡｌxＯyなどを用いる。ここでは、一例として、ＨｆＳｉＯＮ膜を用いる。この高誘電率膜の膜厚は、酸化膜換算膜厚（ＥＯＴ）にして例えば１．６ｎｍ程度とする。次いで、上記ゲート絶縁膜１５上にゲート電極形成膜４１を形成する。このゲート電極形成膜４１は、例えばポリシリコンで形成する。例えば化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）法等でポリシリコンを１３０ｎｍの厚さに堆積して成膜する。
【００５１】
次に、図９（２）に示すように、レジスト塗布、リソグラフィー技術およびエッチング技術等を用いて、上記ゲート電極形成膜４１を加工してゲート電極１６を形成する。このリソグラフィー技術には、例えばＡｒＦ光源を有する露光機を用いた。また、エッチングはドライエッチングにて行った。その結果、ゲート長方向のパターン幅が５０ｎｍのゲート電極１６を形成することができる。このとき、ゲート絶縁膜１５も加工される。ここで、ゲート絶縁膜１５を除去することは、高誘電率材料による製造ライン汚染の懸念を払拭する上で有効である。続いてゲート電極１６の側壁に側壁酸化膜１７、１８を形成する。この側壁酸化膜１７、１８は、例えば急速熱酸化（ＲＴＯ：Rapid Thermal Oxidation）法等で形成することができ、例えば２ｎｍの厚さに形成される。その際、半導体基板１１表面にも酸化膜（図示せず）が形成される。
【００５２】
次に、図９（３）に示すように、上記ゲート電極１６、側壁酸化膜１７、１８を被覆するように、オフセットスペーサー５１膜を形成する。このオフセットスペーサー膜５１は、例えば、ＣＶＤ法により、酸化膜で形成され、その膜厚は６ｎｍに形成される。
【００５３】
次に、図１０（４）に示すように、上記オフセットスペーサー膜５１を、例えばドライエッチングにより異方性加工（エッチバック）し、ゲート絶縁膜１５およびゲート電極１６の側壁に上記側壁酸化膜１７、１８を介してオフセットスペーサー５２を形成する。この異方性加工では、半導体基板１１表面およびゲート電極１６上等のオフセットスペーサー膜５１が除去される。
【００５４】
次に、図１０（５）に示すように、上記ゲート電極１６の両側の上記半導体基板１１にソースドレインエクステンション（ＳＤＥ）領域２１、２２を形成する。このソースドレインエクステンション領域２１、２２は、例えばＰ型不純物をイオン注入して形成する。このイオン注入条件は、一例として、不純物に二フッ化ホウ素（ＢＦ2）を用い、注入エネルギーを例えば２ｋｅＶ、ドーズ量を例えば１×１０15ａｔｏｍｓ／ｃｍ2に設定する。
【００５５】
次に、図１０（６）に示すように、上記ソースドレインエクステンション領域２１、２２の下部側に、下部ハロ（Ｈａｌｏ）領域２３、２４を形成する。なお、このハロ領域はポケット（ｐｏｃｋｅｔ）領域という場合もある。この下部ハロ領域２３、２４は、イオン注入により形成する。このイオン注入条件は、一例として、イオン注入不純物にＮ型不純物を用いる。このＮ型不純物には、例えばヒ素を用いることができる。このヒ素を用いた場合、注入エネルギーを４０ｋｅＶ、ドーズ量を３×１０13ａｔｏｍｓ／ｃｍ2、イオン注入角度を３０°とした。
【００５６】
また、上記ソースドレインエクステンション領域２１、２２の上部側でゲート電極１６側、実際にはゲート電極１６下方側に、上部ハロ（Ｈａｌｏ）領域２５、２６を形成する。この上部ハロ領域２５、２６は、イオン注入により形成する。このイオン注入条件は、一例として、イオン注入不純物にＮ型不純物を用いる。このＮ型不純物には、例えばヒ素を用いることができる。このヒ素を用いた場合、注入エネルギーを２０ｋｅＶ、ドーズ量を１×１０14ａｔｏｍｓ／ｃｍ2、イオン注入角度を４０°とした。
【００５７】
したがって、前記図２に示したような、ソースドレインエクステンション領域２１（２２）、下部ハロ領域２３（２４）、上部ハロ領域２５（２６）の濃度プロファイルが得られる。
【００５８】
次に、図１１（７）に示すように、ゲート電極１６を被覆するようにサイドウォール形成膜５３を成膜する。このサイドウォール形成膜５３は、例えば窒化シリコン（ＳｉＮ）膜で３０ｎｍ程度の厚さに形成する。その成膜方法は、例えばＣＶＤ法で形成することができる。
【００５９】
次に、図１１（８）に示すように、上記サイドウォール形成膜５３を、例えばドライエッチングにより異方性加工（エッチバック）し、ゲート絶縁膜１５およびゲート電極１６の側壁に上記側壁酸化膜１７、１８およびオフセットスペーサー５２を介してサイドウォール１９、２０を形成する。上記除去加工では、半導体基板１１表面およびゲート電極１６上等のサイドウォール形成膜５３が除去される。
【００６０】
次に、図１１（９）に示すように、上記ゲート電極１６、側壁酸化膜１７、１８、オフセットスペーサー５２、サイドウォールスペーサー１９、２０、素子分離領域１２等をマスクにしてイオン注入を行い、上記ゲート電極１６の両側における半導体基板１１にソースドレインエクステンション領域２１、２２を介してソースドレイン領域２７、２８を形成する。このイオン注入では、Ｐ型不純物としてホウ素（Ｂ）を用い、例えば、注入エネルギーを２ｋｅＶ、ドーズ量を３×１０15ａｔｏｍｓ／ｃｍ2に設定して行った。
【００６１】
次に、急速熱処理（ＲＴＡ：Rapid Thermal Anneal）を行う。この熱処理は、いわゆるスパイクアニールで行われ、例えば１０５０℃、０．secで実施し、半導体基板１１等に導入された不純物を活性化する。その後、シリサイド形成プロセスを行う。それ以降、標準的なＣＭＯＳＦＥＴのフローに従う。
【００６２】
上記第１実施例の変形例でも上記第１実施例と同様なる作用、効果が得られる。よって、移動度の高いデバイスを製造することが可能になるという利点がある。また、上記製造方法において、半導体装置の世代が進み、ゲート長がさらに短くなってきた場合、上記図１０（６）によって説明した上部ハロ領域２５、２６の形成工程において、上部ハロ領域２５、２６同士が接合される状態に形成されてもよい。上部ハロ領域２５、２６同士が接合される状態に形成されたとしても、上記製造方法と同様なる上部ハロ領域２５、２６の作用効果が得られる。
【００６３】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を、図１２〜図１３の製造工程断面図によって説明する。図１２〜図１３では、一例として、６５ｎｍルールのＰＭＯＳＦＥＴの製造方法を示す。
【００６４】
図１２（１）に示すように、前記図９（１）〜（３）によって説明したのと同様に、半導体基板（例えばシリコン基板）１１に素子分離領域１２を形成する。この素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）で形成する。また半導体装置（ＰＭＯＳＦＥＴ）の形成領域にウエル領域１３を形成する。次いで、上記半導体基板１１のチャネルが形成される領域に、しきい値調整用のイオン注入を行い、Ｐ型のチャネル不純物領域１４を形成する。本発明では、逆導電型のチャネル不純物領域１４を用いるカウンターチャネル構造を採用する。
【００６５】
次に、上記半導体基板１１上にゲート絶縁膜１５を形成する。このゲート絶縁膜１５には、例えば高誘電率膜を用いることができる。高誘電率膜には、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、イットリウム（Ｙ）などの酸化物、酸窒化物、酸珪化物、酸窒化珪化物等があり、例えば、ＨｆＯ2、ＺｒＯ2、ＨｆＳｉxＯy、ＨｆＳｉＯＮ、ＺｒＳｉxＯy、Ｈｆ(1-x)ＡｌxＯy、Ｚｒ(1-x)ＡｌxＯyなどを用いる。ここでは、一例として、ＨｆＳｉＯＮ膜を用いる。この高誘電率膜の膜厚は、酸化膜換算膜厚（ＥＯＴ）にして例えば１．６ｎｍ程度とする。次いで、上記ゲート絶縁膜１５上にゲート電極形成膜４１を形成する。このゲート電極形成膜４１は、例えばポリシリコンで形成する。例えば化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）法等でポリシリコンを１３０ｎｍの厚さに堆積して成膜する。
【００６６】
次に、上記ゲート電極形成膜４１を加工してゲート電極１６を形成する。このとき、ゲート絶縁膜１５も加工される。続いてゲート電極１６の側壁に側壁酸化膜１７、１８を形成する。この側壁酸化膜１７、１８は、例えば急速熱酸化（ＲＴＯ：Rapid Thermal Oxidation）法等で形成することができ、例えば２ｎｍの厚さに形成される。その際、半導体基板１１表面にも酸化膜（図示せず）が形成される。
【００６７】
次に、ゲート電極１６、側壁酸化膜１７、１８を被覆する第１オフセットスペーサー膜５５を形成する。この第１オフセットスペーサー膜５５は、例えば、酸化膜（例えば酸化シリコン膜）を６ｎｍの膜厚で、例えばＣＶＤ法により形成される。さらに第１オフセットスペーサー膜５５を被覆する第２オフセットスペーサー膜５６を形成する。この第２オフセットスペーサー膜５６は、例えば、窒化膜（例えば窒化シリコン膜）で、ＣＶＤ法にて形成され、その膜厚は例えば６ｎｍとする。
【００６８】
次に、図１２（５）に示すように、上記第２オフセットスペーサー５５膜を異方性エッチングして、ゲート電極１６の側方に第２オフセットスペーサー５７を形成する。
【００６９】
次に、図１２（６）に示すように、上記第２オフセットスペーサー５７をマスクにして、上記第１オフセットスペーサー５５膜を異方性エッチングし、ゲート電極１６の側方に第１オフセットスペーサー５８を形成する。したがって、ゲート電極１６の側部には側壁酸化膜１７、１８、第１オフセットスペーサー５８、第２オフセットスペーサー５７が形成される。
【００７０】
次いで、上記ゲート電極１６の両側の上記半導体基板１１にソースドレインエクステンション（ＳＤＥ）領域２１、２２を形成する。このソースドレインエクステンション領域２１、２２は、例えばＰ型不純物をイオン注入して形成する。このイオン注入条件は、一例として、不純物に二フッ化ホウ素（ＢＦ2）を用い、注入エネルギーを例えば２ｋｅＶ、ドーズ量を例えば１×１０15ａｔｏｍｓ／ｃｍ2に設定する。
【００７１】
次いで、上記ソースドレインエクステンション領域２１、２２の下部側に、下部ハロ（Ｈａｌｏ）領域２３、２４を形成する。なお、このハロ領域はポケット（ｐｏｃｋｅｔ）領域という場合もある。この下部ハロ領域２３、２４は、イオン注入により形成する。このイオン注入条件は、一例として、イオン注入不純物にＮ型不純物を用いる。このＮ型不純物には、例えばヒ素を用いることができる。このヒ素を用いた場合、注入エネルギーを４０ｋｅＶ、ドーズ量を３×１０13ａｔｏｍｓ／ｃｍ2、イオン注入角度を３０°とした。
【００７２】
次に、図１３（７）に示すように、上記第２オフセットスペーサー５７をマスクにして、第２オフセットスペーサー５７下に形成されていた第１オフセットスペーサー５８部分を除去する。このとき、側壁酸化膜１７、１８の一部がエッチングされてもよい。このエッチングには、例えばウエットエッチングを用い半導体基板１１にエッチングダメージが入らないようにする。
【００７３】
次いで、上記ソースドレインエクステンション領域２１、２２の上部側でゲート電極１６側、実際にはゲート電極１６下方側に、上部ハロ（Ｈａｌｏ）領域２５、２６を形成する。この上部ハロ領域２５、２６は、イオン注入により形成する。このイオン注入条件は、一例として、イオン注入不純物にＮ型不純物を用いる。このＮ型不純物には、例えばヒ素を用いることができる。このヒ素を用いた場合、注入エネルギーを１ｋｅＶ、ドーズ量を１×１０14ａｔｏｍｓ／ｃｍ2、イオン注入角度を４０°とした。
【００７４】
次に、図１３（８）に示すように、ゲート電極１６を被覆するようにサイドウォール形成膜を成膜する。このサイドウォール形成膜は、例えば窒化シリコン（ＳｉＮ）膜で３０ｎｍ程度の厚さに形成する。その成膜方法は、例えばＣＶＤ法で形成することができる。そして上記サイドウォール形成膜を、例えばドライエッチングにより異方性加工（エッチバック）し、ゲート絶縁膜１５およびゲート電極１６の側壁に上記側壁酸化膜１７、１８および第１オフセットスペーサー５８、第２オフセットスペーサー５７等を介してサイドウォール１９、２０を形成する。上記除去加工では、半導体基板１１表面およびゲート電極１６上等のサイドウォール形成膜が除去される。
【００７５】
次に、図１３（９）に示すように、イオン注入法により、上記ゲート電極１６の両側における半導体基板１１にソースドレインエクステンション領域２１、２２を介してソースドレイン領域２７、２８を形成する。このイオン注入では、Ｐ型不純物としてホウ素（Ｂ）を用い、例えば、注入エネルギーを２ｋｅＶ、ドーズ量を３×１０15ａｔｏｍｓ／ｃｍ2に設定して行った。
【００７６】
次に、急速熱処理（ＲＴＡ：Rapid Thermal Anneal）を行う。この熱処理は、いわゆるスパイクアニールで行われ、例えば１０５０℃、０．secで実施し、半導体基板１１等に導入された不純物を活性化する。その後、シリサイド形成プロセスを行う。それ以降、標準的なＣＭＯＳＦＥＴのフローに従う。
【００７７】
上記第２実施例でも上記第１実施例と同様なる作用、効果が得られる。よって、移動度の高いデバイスを製造することが可能になるという利点がある。また、上記製造方法において、半導体装置の世代が進み、ゲート長がさらに短くなってきた場合、上記図１０（６）によって説明した上部ハロ領域２５、２６の形成工程において、上部ハロ領域２５、２６同士が接合される状態に形成されてもよい。上部ハロ領域２５、２６同士が接合される状態に形成されたとしても、上記製造方法と同様なる上部ハロ領域２５、２６の作用効果が得られる。
【００７８】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を、図１４〜図１６の製造工程断面図によって説明する。図１４〜図１６では、一例として、６５ｎｍルールのＰＭＯＳＦＥＴの製造方法を示す。
【００７９】
図１４（１）に示すように、前記図９（１）によって説明したのと同様に、半導体基板（例えばシリコン基板）１１に素子分離領域１２を形成する。この素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）で形成する。また半導体装置（ＰＭＯＳＦＥＴ）の形成領域にウエル領域１３を形成する。次いで、上記半導体基板１１のチャネルが形成される領域に、しきい値調整用のイオン注入を行い、Ｐ型のチャネル不純物領域１４を形成する。本発明では、逆導電型のチャネル不純物領域１４を用いるカウンターチャネル構造を採用する。
【００８０】
次に、上記半導体基板１１上にゲート絶縁膜１５を形成する。このゲート絶縁膜１５には、例えば高誘電率膜を用いることができる。高誘電率膜には、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、イットリウム（Ｙ）などの酸化物、酸窒化物、酸珪化物、酸窒化珪化物等があり、例えば、ＨｆＯ2、ＺｒＯ2、ＨｆＳｉxＯy、ＨｆＳｉＯＮ、ＺｒＳｉxＯy、Ｈｆ(1-x)ＡｌxＯy、Ｚｒ(1-x)ＡｌxＯyなどを用いる。ここでは、一例として、ＨｆＳｉＯＮ膜を用いる。この高誘電率膜の膜厚は、酸化膜換算膜厚（ＥＯＴ）にして例えば１．６ｎｍ程度とする。次いで、上記ゲート絶縁膜１５上にゲート電極形成膜４１を形成する。このゲート電極形成膜４１は、例えばポリシリコンで形成する。例えば化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）法等でポリシリコンを１３０ｎｍの厚さに堆積して成膜する。
【００８１】
次に、図１４（２）に示すように、上記ゲート電極形成膜４１を加工してゲート電極１６を形成する。ここでゲート絶縁膜１５を残すことは、以降の工程において、このゲート絶縁膜１５がエッチングストッパとなる。
【００８２】
次に、図１４（３）に示すように、上記ゲート電極１６を被覆するように、オフセットスペーサー５１を形成する。このオフセットスペーサー５１は、例えば、ＣＶＤ法により、窒化膜で形成され、その膜厚は６ｎｍに形成される。
【００８３】
次に、図１５（４）に示すように、上記オフセットスペーサー膜５１を、例えばドライエッチングにより異方性加工（エッチバック）し、ゲート電極１６の側壁にオフセットスペーサー５２を形成する。この異方性加工では、オフセットスペーサー５２部分を残してゲート絶縁膜１５表面およびゲート電極１６上等のオフセットスペーサー膜５１が除去される。
【００８４】
次に、図１５（５）に示すように、上記ゲート電極１６の両側の上記半導体基板１１にソースドレインエクステンション（ＳＤＥ）領域２１、２２を形成する。このソースドレインエクステンション領域２１、２２は、例えばＰ型不純物をイオン注入して形成する。このイオン注入条件は、一例として、不純物に二フッ化ホウ素（ＢＦ2）を用い、注入エネルギーを例えば３ｋｅＶ、ドーズ量を例えば１×１０15ａｔｏｍｓ／ｃｍ2に設定する。
【００８５】
次いで、上記ソースドレインエクステンション領域２１、２２の下部側に、下部ハロ（Ｈａｌｏ）領域２３、２４を形成する。なお、このハロ領域はポケット（ｐｏｃｋｅｔ）領域という場合もある。この下部ハロ領域２３、２４は、イオン注入により形成する。このイオン注入条件は、一例として、イオン注入不純物にＮ型不純物を用いる。このＮ型不純物には、例えばヒ素を用いることができる。このヒ素を用いた場合、注入エネルギーを４５ｋｅＶ、ドーズ量を３×１０13ａｔｏｍｓ／ｃｍ2、イオン注入角度を３０°とした。
【００８６】
次に、図１５（６）に示すように、ゲート電極１６下のゲート絶縁膜１５を残して、その他の領域に形成されているゲート絶縁膜１５を除去する。この除去加工は、例えばウエットエッチングにより行い、エッチング液には例えばフッ酸を用いる。これにより高誘電率膜からなるゲート絶縁膜１５が選択的にエッチングされる。この結果、オフセットスペーサー５２下部に空洞６１が形成される。また、上記このエッチングをウエットエッチングで行うことから、半導体基板１１にエッチングダメージが入らない。
【００８７】
次に、図１６（７）に示すように、上記ソースドレインエクステンション領域２１、２２の上部側でゲート電極１６側、実際にはゲート電極１６下方側に、上部ハロ（Ｈａｌｏ）領域２５、２６を形成する。この上部ハロ領域２５、２６は、イオン注入により形成する。このイオン注入条件は、一例として、イオン注入不純物にＮ型不純物を用いる。このＮ型不純物には、例えばヒ素を用いることができる。このヒ素を用いた場合、注入エネルギーを１ｋｅＶ、ドーズ量を１×１０14ａｔｏｍｓ／ｃｍ2、イオン注入角度を４０°とした。
【００８８】
次に、図１６（８）に示すように、ゲート電極１６を被覆するようにサイドウォール形成膜を成膜する。このサイドウォール形成膜は、例えば窒化シリコン（ＳｉＮ）膜で３０ｎｍ程度の厚さに形成する。その成膜方法は、例えばＣＶＤ法で形成することができる。そして上記サイドウォール形成膜を、例えばドライエッチングにより異方性加工（エッチバック）し、ゲート絶縁膜１５およびゲート電極１６の側壁にオフセットスペーサー５２を介してサイドウォール１９、２０を形成する。上記除去加工では、半導体基板１１表面およびゲート電極１６上等のサイドウォール形成膜が除去される。
【００８９】
次に、図１６（９）に示すように、イオン注入法により、上記ゲート電極１６の両側における半導体基板１１にソースドレインエクステンション領域２１、２２を介してソースドレイン領域２７、２８を形成する。このイオン注入では、Ｐ型不純物としてホウ素（Ｂ）を用い、例えば、注入エネルギーを２ｋｅＶ、ドーズ量を３×１０15ａｔｏｍｓ／ｃｍ2に設定して行った。
【００９０】
次に、急速熱処理（ＲＴＡ：Rapid Thermal Anneal）を行う。この熱処理は、いわゆるスパイクアニールで行われ、例えば１０５０℃、０．secで実施し、半導体基板１１等に導入された不純物を活性化する。その後、シリサイド形成プロセスを行う。それ以降、標準的なＣＭＯＳＦＥＴのフローに従う。
【００９１】
上記第３実施例でも上記第１実施例と同様なる作用、効果が得られる。よって、移動度の高いデバイスを製造することが可能になるという利点がある。また、上記製造方法において、半導体装置の世代が進み、ゲート長がさらに短くなってきた場合、上記図１０（６）によって説明した上部ハロ領域２５、２６の形成工程において、上部ハロ領域２５、２６同士が接合される状態に形成されてもよい。上部ハロ領域２５、２６同士が接合される状態に形成されたとしても、上記製造方法と同様なる上部ハロ領域２５、２６の作用効果が得られる。
【００９２】
また、上記製造方法はＰＭＯＳＦＥＴの製造方法を説明したが、本発明の半導体装置の製造方法はＮＭＯＳＦＥＴにも適用できる。ＮＭＯＳＦＥＴの製造方法では、ＰＭＯＳＦＥＴの製造方法で用いて導電型とは逆の導電型の不純物を用いることで、ＰＭＯＳＦＥＴの製造方法と同様に製造することができる。
【００９３】
一例として、ＮＭＯＳＦＥＴでは、上記しきい値調整用のカウンターチャネル構造として、Ｎ型不純物にリン（Ｐ）を、注入エネルギーを８０ｋｅＶ、ドーズ量を５×１０12ａｔｏｍｓ／ｃｍ2に設定してリンを導入する。またソースドレインエクステンション領域を形成するイオン注入では、注入不純物に砒素を用い、注入エネルギーを１ｋｅＶ、ドーズ量を１×１０15ａｔｏｍｓ／ｃｍ2に設定する。下部ハロ領域を形成するイオン注入では、注入不純物に二フッ化ホウ素（ＢＦ2）を用い、注入エネルギーを４０ｋｅＶ、ドーズ量を３×１０13ａｔｏｍｓ／ｃｍ2、注入角度を３０°に設定する。上部ハロ領域を形成するイオン注入では、注入不純物に二フッ化ホウ素（ＢＦ2）を用い、注入エネルギーを３ｋｅＶ、ドーズ量を１×１０14ａｔｏｍｓ／ｃｍ2に設定する。ソースドレイン領域を形成するイオン注入では、注入不純物にリンを用い、注入エネルギーを４ｋｅＶ、ドーズ量を３×１０15ａｔｏｍｓ／ｃｍ2に設定する。
【００９４】
また、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴ共にサイドウォール形成前にイオン注入による欠陥を解消するためのＲＴＡを行う。このＲＴＡは、例えば９５０℃、０．secのいわゆるスパイクアニールにより行う。
【００９５】
上記イオン注入工程以外の製造工程は、前記ＰＭＯＳＦＥＴの製造方法と同様となる。
【００９６】
また、本発明の半導体装置では、ゲート絶縁膜１５にハフニウム系絶縁膜等の高誘電率絶縁材料を用いることができるようになる。このようなフラットバンド電圧（Ｖｆｂ）が大きいＭＯＳＦＥＴにおいて、本発明のような、第１導電型のソースドレインエクステンション領域２１、２２の下部に、それよりも低濃度の第２導電型の下部ハロ領域２３、２４と、ソースドレインエクステンション領域２１、２２のゲート電極１６側下部で、ソースドレインエクステンション領域２１、２２の上部側に、それよりも低濃度の第２導電型の上部ハロ領域２５、２６とを形成することにより、カウンターチャネル構造をとることが可能になる。
【図面の簡単な説明】
【００９７】
【図１】本発明の半導体装置に係る一実施の形態の第１例を示した概略構成断面図である。
【図２】ＰＭＯＳＦＥＴのソースドレインエクステンション領域と上部、下部ハロ領域の不純物濃度プロファイル図である。
【図３】上部ハロ領域への不純物のドーズ量をパラメータとしたゲート長Ｌｇとしきい値電圧Ｖthとの関係図である。
【図４】上部ハロ領域への不純物のドーズ量をパラメータとしたオン電流−オフ電流特性図である。
【図５】本発明の半導体装置に係るＰＭＯＳＦＥＴのチャネルパスを示した概略構成断面図である。
【図６】ＮＭＯＳＦＥＴのソースドレインエクステンション領域と上部、下部ハロ領域の不純物濃度プロファイル図である。
【図７】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図８】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図９】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例の変形例）を示した製造工程断面図である。
【図１０】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例の変形例）を示した製造工程断面図である。
【図１１】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例の変形例）を示した製造工程断面図である。
【図１２】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１３】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１４】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。
【図１５】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。
【図１６】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。
【符号の説明】
【００９８】
１…半導体装置、１１…半導体基板、１５…ゲート絶縁膜、１６…ゲート電極、２１，２２…ソースドレインエクステンション領域、２３，２４…下部ハロ領域、２５，２６…上部ハロ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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