(57)【要約】【課題】多電源回路の起動時の不安定な論理動作をなくする。【解決手段】第１と第２の異なる電源電圧が供給され、バイアス電圧を出力するとともに、上記第１と第２の電源電圧の立ち上がりを検出し、電源電圧の立ち上がりから安定するまでの期間に対応する制御信号を出力する制御部と、上記制御信号とバイアス電圧が供給され、上記制御信号に応じて動作が遮断状態または正常動作状態に設定され、該正常動作状態のとき入力信号のレベルを変換して該入力信号とレベルの異なる信号を出力するレベル変換部とを有し、電源立ち上がり時のレベル変換動作を安定化させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１と第２の異なる電源電圧が供給され、バイアス電圧を出力するとともに、上記第１と第２の電源電圧の立ち上がりを検出し、電源電圧の立ち上がりから安定するまでの期間に対応する制御信号を出力する制御部と、
上記制御信号とバイアス電圧が供給され、上記制御信号に応じて動作が遮断状態または正常動作状態に設定され、該正常動作状態のとき入力信号のレベルを変換して該入力信号とレベルの異なる信号を出力するレベル変換部と
を有するレベル変換回路。
【請求項２】
上記レベル変換部は、高耐圧トランジスタの閾値以下で動作させるため、カスコード接続した高耐圧トランジスタの入力へ上記第１または第２の電源電圧の低電圧に閾値電圧を加えた電圧を印加して上記カスコード接続した高耐圧トランジスタの出力端子を上記第１または２の電源電圧の低電位へ制限されることで低電圧動作するようにした請求項１記載のレベル変換回路。
【請求項３】
上記カスコード接続した高耐圧トランジスタは、上記制御信号により制御され、上記第１と第２の電源電圧が安定化するまで遮断される請求項１記載のレベル変換回路。
【請求項４】
上記レベル変換回路は昇圧型レベル変換回路であって、上記カスコード接続した高耐圧トランジスタの基準端子は低耐圧のＣＭＯＳバッファで駆動される請求項３記載のレベル変換回路。
【請求項５】
上記レベル変換回路は降圧型レベル変換回路であって、上記カスコード接続した高耐圧トランジスタは前記制御部からバイアス電圧が供給され、該カスコード接続した高耐圧トランジスタの出力端子をクランプする請求項２記載のレベル変換回路。
【請求項６】
第１と第２の異なる電源電圧が供給され、バイアス電圧を出力し、また上記第１と第２の電源電圧の立ち上がりを検出し、電源電圧の立ち上がりから安定するまでの期間に対応する制御信号を出力する制御部と、
上記第１または第２の電源電圧が供給され、正常動作状態のとき入力信号のレベルを変換して該入力信号とレベルの異なる電圧の出力信号を出力するレベル変換部と、
上記制御信号が供給され、上記レベル変換部に直列または並列に接続され、上記制御信号に応じて上記レベル変換部の動作を遮断または動作状態に制御する動作制御部と
を有するレベル変換回路。
【請求項７】
上記レベル変換部はカスコード接続した高耐圧トランジスタを有し、該カスコードトランジスタの入力に上記バイアス電圧が供給され、該カスコード接続した高耐圧トランジスタの出力レベルを所定電圧にクランプする請求項６記載のレベル変換回路。
【請求項８】
上記カスコード接続した高耐圧トランジスタの出力端子に接続され出力信号をラッチ回路でラッチし、上記動作制御部が上記ラッチ回路の出力の少なくとも一方に接続された請求項７記載のレベル変換回路。
【請求項９】
上記カスコード接続した高耐圧トランジスタの基準端子に低耐圧トランジスタが接続され、入力信号が該低耐圧トランジスタを介して供給される請求項８記載のレベル変換回路。
【請求項１０】
上記動作制御部は、上記カスコード接続した高耐圧トランジスタに接続され、上記制御信号により上記カスコード接続された高耐圧トランジスタを遮断するトランジスタを有する請求項７記載のレベル変換回路。
【請求項１１】
上記レベル変換部は、上記カスコード接続した高耐圧トランジスタの基準端子にＣＭＯＳバッファが接続された請求項７記載のレベル変換回路。
【請求項１２】
上記動作制御部は、上記カスコード接続した高耐圧トランジスタに並列に接続され、上記制御信号により上記レベル変換部の出力値を固定するトランジスタを有する請求項７記載のレベル変換回路。
【請求項１３】
第１と第２の電源電圧が供給され、バイアス電圧を出力し、起動時上記第１と第２の電源電圧の立ち上がりを検出し、上記第１と第２の電源電圧が安定化するまでの期間制御信号を出力する制御部と、
上記制御部から制御信号とバイアス電圧が供給され、上記第１と第２の電源電圧が安定化するまでの期間レベル変換動作が遮断され、上記第１と第２の電源電圧が安定化すると第１の信号レベルから第２の信号レベルへ変換する少なくとも１個の第１のレベル変換回路と、
上記制御部から制御信号とバイアス電圧が供給され、上記第１と第２の電源電圧が安定化するまでの期間レベル変換動作が遮断され、上記第１と第２の電源電圧が安定化すると上記第２の信号レベルから上記第１の信号レベルへ変換する少なくとも１個の第２のレベル変換回路と
を有する入出力装置。
【請求項１４】
上記第１と第２のレベル変換回路はカスコード接続した高耐圧トランジスタを有し、上記制御部から出力されたバイアス電圧によりカスコード接続されたトランジスタの出力レベルがクランプされる請求項１３記載の入出力装置。
【請求項１５】
上記第１と第２のレベル変換回路は、該第１または第２のレベル変換回路に直列または並列にトランジスタが接続され、上記制御部から出力された制御信号に応じて動作がオンまたはオフ制御され、上記第１と第２のレベル変換回路の動作が制御される請求項１３記載の入出力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力パルスを後段に接続された論理回路の動作電圧レベルに応じて高電圧または低電圧のパルスに変換するレベル変換回路及びこれを用いた入出力装置に関する。
【背景技術】
【０００２】
図９に従来の昇圧型のレベル変換回路４００を示す。このレベル変換回路４００は一般に広く使用されているが、電源電圧の起動時に不定動作が発生する。また、図示するように高耐圧ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＨＭＮ１（４０１），ＨＭＮ２（４０２）とＨＭＰ１（４０３），ＨＭＰ２（４０４）を使っているため高耐圧Ｎ（Ｎチャネル）ＭＯＳトランジスタの閾値以下の電源電圧で動作させることができない。
【０００３】
前者の問題を解決する手段として例えば、図１０に示すレベル変換回路４５０が、特許文献１（特開２００５−３２３１９５号公報）に開示されている。しかしこの方法では、パワーオンリセット信号（ＰＯＲ）でインバータ４５３とＮＡＮＤ回路４５４で構成されるラッチ回路を動作させている。このため、初期値を確定させることができ電源シーケンスの問題は改善されるが、高耐圧ＭＯＳトランジスタだけで回路が構成されているので低電源電圧動作が不可能である。また、後者の問題が残ったままである。さらに、一般的には高耐圧ＭＯＳトランジスタは動作速度が遅いため高速化が容易にはできない。
【０００４】
後者の問題を解決する手段として例えば、図１１に示すレベル変換回路５００が特許文献２に開示されている。この方法は低電源電圧化が可能となっているが、電源シーケンスフリーに対応していない。また、レベル変換回路（５００）自体に初期値を設定する回路がないため起動時の値が不定である。さらに、バイアス（ＢＩＡＳ）電圧が速く起動するようになっているため、高電圧電源ＶＤＤＨが起動後に低電圧電源ＶＤＤＬがゆっくりと起動するような場合には入力信号が確定しないままレベル変換回路が動作するので、誤動作を起こす。
【０００５】
一方、図１２に降圧型のレベル変換回路を示す。図１２に示すように、この回路では単純に高耐圧ＭＯＳトランジスタでインバータを構成しているため、低電源電圧ＶＤＤＬを高耐圧ＭＯＳトランジスタの閾値以下で動作させることができない。この方法を解決する手段として例えば、図１３に示すように、降圧型のレベル変換回路６００が特許文献３に開示されている。この方法により低電圧電源ＶＤＤＬの低電圧化が可能にはなるが、図１３に示すように抵抗Ｒ１（６０３）とＲ２（６０４）、あるいは不図示のＭＯＳトランジスタのダイオード接続で分圧しているためＤＣ電流を消費してしまう欠点がある。また、抵抗値Ｒ１（６０３）とＲ２（６０４）の抵抗値を大きくしてＤＣ電流を下げれば動作速度が遅くなってしまう。
【０００６】
他の従来技術として図１４に示すレベル変換回路６５０が特許文献４に開示されている。図１４の回路においては、ＰＭＯＳトランジスタ側のトランジスタＬＭＰ１（６５２）とＬＭＰ２（６５３）を低耐圧ＭＯＳトランジスタに変更したことで、低電圧電源ＶＤＤＬを高耐圧ＭＯＳトランジスタの閾値以下で動作させることができる。しかし、クロスカップル接続されたＰＭＯＳトランジスタＬＭＰ１（６５２）とＬＭＰ２（６５３）を反転させているために、過渡状態の電流が増加する問題点があり、また、電源シーケンスフリーに対応していない欠点がある。
【特許文献１】特開２００５−３２３１９５号公報
【特許文献２】特開２００５−３１１７１２号公報
【特許文献３】特開２００５−６４９５２号公報
【特許文献４】特開２００５−３３３５９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したように、従来のレベル変換回路においては昇圧型と降圧型のいずれも問題を抱えていた。
また、従来は一般に図９に示すようなラッチ型のレベル変換回路が使われていたが、低電源電圧で動作しない、起動時に貫通電流が流れる、出力が不定になるなどの問題があった。
これらの問題点に対してさまざまな取り組みがなされてきたが、いずれも低電源電圧化や電源シーケンスフリーなどの点において問題をかかえていた。
本発明の目的は、これらの問題をシンプルな回路構成ですべて同時に解決することである。
また、本発明はレベル変換回路において、多電源の起動順番および電源電圧の傾きによらず不定出力を出さないで初期値が定まり（電源シーケンスフリー）、なおかつ高耐圧ＭＯＳトランジスタの閾値以下の低電源電圧からでも高速動作が可能となり、定常状態のＤＣ電流をほぼゼロで動作させることを目的とする。
【課題を解決するための手段】
【０００８】
本発明のレベル変換回路は、第１と第２の異なる電源電圧が供給され、バイアス電圧を出力するとともに、上記第１と第２の電源電圧の立ち上がりを検出し、電源電圧の立ち上がりから安定するまでの期間に対応する制御信号を出力する制御部と、上記制御信号とバイアス電圧が供給され、上記制御信号に応じて動作が遮断状態または正常動作状態に設定され、該正常動作状態のとき入力信号のレベルを変換して該入力信号とレベルの異なる信号を出力するレベル変換部とを有する。
【０００９】
本発明のレベル変換回路は、第１と第２の異なる電源電圧が供給され、バイアス電圧を出力し、また上記第１と第２の電源電圧の立ち上がりを検出し、電源電圧の立ち上がりから安定するまでの期間に対応する制御信号を出力する制御部と、上記第１または第２の電源電圧が供給され、正常動作状態のとき入力信号のレベルを変換して該入力信号とレベルの異なる電圧の出力信号を出力するレベル変換部と、上記制御信号が供給され、上記レベル変換部に直列または並列に接続され、上記制御信号に応じて上記レベル変換部の動作を遮断または動作状態に制御する動作制御部とを有する。
【００１０】
本発明の入出力装置回路は、第１と第２の電源電圧が供給され、バイアス電圧を出力し、起動時上記第１と第２の電源電圧の立ち上がりを検出し、上記第１と第２の電源電圧が安定化するまでの期間制御信号を出力する制御部と、上記制御部から制御信号とバイアス電圧が供給され、上記第１と第２の電源電圧が安定化するまでの期間レベル変換動作が遮断され、上記第１と第２の電源電圧が安定化すると第１の信号レベルから第２の信号レベルへ変換する少なくとも１個の第１のレベル変換回路と、上記制御部から制御信号とバイアス電圧が供給され、上記第１と第２の電源電圧が安定化するまでの期間レベル変換動作が遮断され、上記第１と第２の電源電圧が安定化すると上記第２の信号レベルから上記第１の信号レベルへ変換する少なくとも１個の第２のレベル変換回路とを有する。
【発明の効果】
【００１１】
高電圧と低電圧電源の起動時の立ち上がり電圧を検出して、高電圧と低電圧の電源が安定するまで、レベル変換回路をシャットダウン（遮断）し、電源電圧が安定化した後、レベル変換することにより電源シーケンスフリー、低電源電圧化、高速動作ができる。
【発明を実施するための最良の形態】
【００１２】
図１に、本発明の第１の実施形態である昇圧型のレベル変換回路５０の構成図を示す。
レベル変換回路５０は、１組のクロスカップルされた高耐圧ＰＭＯＳトランジスタＨＭＰ１（１２）、ＨＭＰ２（１３）と２個のカスコード接続された高耐圧ＮＭＯＳトランジスタＨＭＮ１（１４）とＨＭＮ２（１５）および、低耐圧ＣＭＯＳトランジスタで構成された３個のインバータＩＮＢＡ（１６）、ＩＮＢＢ（１７）、ＩＮＢＣ（１８）、１個の初期値設定用ＮＭＯＳトランジスタ（ＨＭＮ３（１１））および電圧検出（Ｄｅｔｅｃｔｏｒ）機能付バイアス（ＢＩＡＳ）回路１０から構成される。
【００１３】
次に、レベル変換回路５０の回路の接続構成について述べる。電圧検出機能付バイアス回路１０は、高電圧電源ＶＤＤＨと低電圧電源ＶＤＤＬに他の端子が接続され、電源電圧検出（以後ＰＯＷ＿ＧＯＯＤと記載する）端子から制御信号と、またバイアス（ＢＩＡＳ）端子からバイアス電圧が出力される。
ＰＯＷ＿ＧＯＯＤ端子はＨＭＮ３（１１）のゲートに接続され、このＨＭＮ３（１１）のドレインはＨＭＰ２（１３）のドレイン、ＨＭＰ１（１２）のゲートと出力端子ＯＵＴに接続され、ソースは基準電圧電源ＶＳＳに接続される。またバイアス（ＢＩＡＳ）端子はＨＭＮ１（１４）とＨＭＮ２（１５）のゲートに接続され、ＨＭＮ１（１４）のドレインは、ＨＭＰ１（１２）のドレインとＨＭＰ２（１３）のゲートに接続され、ソースはインバータＩＮＢＢ（１７）の出力に接続される。
ＨＭＮ２（１５）のドレインは、ＨＭＰ２（１３）のドレインとＨＭＰ１（１２）のゲートに接続され、ソースはインバータＩＮＢＣ（１８）の出力に接続される。ＨＭＰ１（１２）のソースとＨＭＰ２（１３）のソースは高電圧電源ＶＤＤＨに接続される。
入力端子ＩＮは低耐圧ＭＯＳトランジスタで構成されるインバータＩＮＢＡ（１６）とインバータＩＮＢＢ（１７）の入力に接続され、インバータＩＮＢＢ（１７）の出力はＨＭＮ１（１４）のソースに接続され、インバータＩＭＢＡ（１６）の出力は低耐圧ＭＯＳトランジスタで構成されるインバータＩＮＢＣ（１８）の入力に接続され、このインバータＩＮＢＣ（１８）の出力は、ＨＭＮ２（１５）のソースに接続される。またこれらのインバータＩＮＢＡ（１６）、ＩＮＢＢ（１７）、ＩＮＢＣ（１８）は低電圧電源ＶＤＤＬと基準電圧電源ＶＳＳに接続され、低電圧で動作する。
【００１４】
次に、電圧検出機能付きバイアス回路１０のバイアス端子から出力されるバイアス（ＢＩＡＳ）電圧について述べる。
バイアス端子の出力値は、電圧検出機能付きバイアス回路１０が動作可能（ＯＫ）な場合以下の式の電圧値が出力される。
【００１５】
［数１］
ＢＩＡＳ＝ＶＤＤＬ＋Ｖｎｔｈｈ              ・・・（１）
ここで、ＶＤＤＬは低電圧電源ＶＤＤＬの出力電圧、Ｖｎｔｈｈは高耐圧ＮＭＯＳトランジスタの閾値電圧を表す。
電圧検出機能付バイアス回路１０が動作可能（ＯＫ）でない場合は、以下の値が出力される。
【００１６】
［数２］
ＢＩＡＳ＝ＶＤＤＬ                          ・・・（２）
電圧Ｄｅｔｅｃｔｏｒ機能付きバイアス回路１０の動作は、［数３］に示すように以下の条件Ａ、Ｂをすべて満たすかどうかを検出する。
【００１７】
［数３］
条件Ａ：  ＶＤＤＨ＞ＶＡ                    ・・・（３）
条件Ｂ：  ＶＤＤＬ＞ＶＢ                    ・・・（４）
ここで、ＶＡとＶＢはそれぞれ高耐圧ＣＭＯＳトランジスタと低耐圧ＣＭＯＳトランジスタが動作する最低限の電圧値である。
条件ＡとＢを両方満たしたときに、ＰＯＷ＿ＧＯＯＤ端子をＶＤＤＨレベルからＶＳＳレベルへ変化させて、式（１）で与えられるＢＩＡＳ電圧を供給する。
【００１８】
レベル変換回路５０は、低電圧電源ＶＤＤＬから供給される低電圧ＶＤＤＬで動作するために入力は低耐圧ＣＭＯＳトランジスタ構成になっており、このＣＭＯＳトランジスタの耐圧を守るために、ノード（Ｎｏｄｅ）Ａとノード（Ｎｏｄｅ）Ｂはそれぞれカスコード接続されたＮＭＯＳトランジスタＨＭＮ１（１４），ＨＭＮ２（１５）のソース電圧で、ほぼ低電圧電源ＶＤＤＬの電圧値ＶＤＤＬへクランプされる。カスコード接続されたＮＭＯＳトランジスタＨＭＮ１（１４）とＨＭＮ２（１５）のゲート電圧は、ＶＤＤＬ＋Ｖｎｔｈｈが印加される。
このレベル変換回路５０を図１１に示す従来のレベル変換回路５００と比較すると、図１１と同じようにカスコード接続されているが、本発明の構成ではＣＭＯＳ構成によりカスコード接続されたＮＭＯＳトランジスタ（ＨＭＮ１（１４），ＨＭＮ２（１５））をドライブしているため、ＯＦＦ（オフ）時の動作スピードが速く高速動作が可能になるだけでなく、Ｄｕｔｙ（デューティ）比が改善される。
【００１９】
次に、レベル変換回路５０の起動時の動作について述べる。このレベル変換回路５０の電源は高電圧電源ＶＤＤＨの高電圧ＶＤＤＨと低電圧電源ＶＤＤＬの低電圧ＶＤＤＬの２種類あるので、どちらが先に立ち上がるか不明であり、そのためレベル変換回路５０の動作が不安定にならないようにしている。
まず、高電圧電源ＶＤＤＨが低電圧電源ＶＤＤＬより先に起動する場合について、図２（ａ）を用いて説明する。
時刻ｔ１で高電圧電源ＶＤＤＨが立ち上がり、それに伴いＰＯＷ＿ＧＯＯＤ端子の電圧も上昇する。時刻ｔ１とｔ２の間で電圧ＶＡ以上になり、時刻ｔ２で高電圧電源ＶＤＤＨは安定化し例えば３．３Ｖとなり、またＰＯＷ＿ＧＯＯＤ端子も安定化し、３．３Ｖの電圧が出力される。
時刻ｔ３で低電圧電源ＶＤＤＬが立ち上がり、電圧ＶＤＤＬは上昇し、時刻ｔ４でＶＢになる。
上述した条件Ａを満たしてはいるが、条件Ｂを満たすまでの期間、ＢＩＡＳ電圧はＶＤＤＬの電圧になっており、低耐圧ＣＭＯＳトランジスタが不定動作になっているときにはノードＡとノードＢの電圧は以下の式（５）で表される。
【００２０】
［数４］
ＶＤＤＬ−Ｖｎｔｈｈ                        ・・・（５）
ノードＡとノードＢの電圧はこの式（５）の電圧へクランプされており、低耐圧ＣＭＯＳトランジスタが不定動作になるような低い電圧（ＶＤＤＬ）のときには式(５)の値は負になるため、このときレベル変換回路５０はシャットダウン状態である。
ＰＯＷ＿ＧＯＯＤ端子は高電圧電源ＶＤＤＨの電圧ＶＤＤＨを出力するため、シャットダウントランジスタ（ＨＭＮ３（１１））によって出力はＶＳＳレベルへ初期値が与えられている。
時刻ｔ４以後、低電圧電源ＶＤＤＬの電圧レベル（ＶＤＤＬ）が上昇し条件ＢをみたせばＰＯＷ＿ＧＯＯＤ信号はＶＳＳレベルへ変化しバイアス（ＢＩＡＳ）電圧も、式(１)で表される値になり正常動作する。
即ち、ＨＭＮ３（１１）のゲート電圧はＶＳＳレベルとなるので、遮断され、レベル変換回路５０は正常動作に遷移する。
また、時刻ｔ７で低電圧電源ＶＤＤＬの電圧ＶＤＤＬはＶＢ以下となり、さらに時刻ｔ８になるとＰＯＷ＿ＧＯＯＤ端子は３．３Ｖとなり、ＨＭＮ３（１１）はオン動作し、レベル変換回路をシャットダウンする。
【００２１】
次に、低電圧電源ＶＤＤＬが高電源電圧ＶＤＤＨより先に起動する場合について、図２（ｂ）を用いて説明する。
この場合、上述した条件Ｂを満たしてはいるが、条件Ａを満たすまでの間、バイアス端子の電圧はＶＤＤＬの電圧になっており、条件Ｂを満たしているので低耐圧ＣＭＯＳトランジスタは正常動作しているが、ノードＡとノードＢは同様に式(５)で表される値へクランプされるので、レベル変換回路５０はシャットダウン状態である（時刻ｔ１〜ｔ４）。即ち、ＰＯＷ＿ＧＯＯＤ端子はＶＤＤＨの電圧を出力するため、ＶＤＤＨの電圧値がＶｎｔｈｈを超えればシャットダウントランジスタ（ＨＭＰ３（１１））によって出力はＶＳＳレベルへ初期値が与えられている（時刻ｔ４）。その後、高電圧電源ＶＤＤＨの電圧レベルが上昇し条件Ａを満たせば、ＰＯＷ＿ＧＯＯＤ信号はＶＳＳへ変化しＢＩＡＳ電圧も、式(１)で表される値になり正常動作する（時刻ｔ５）。
【００２２】
上述したように、レベル変換回路５０は、高電圧電源ＶＤＤＨまたは低電圧電源ＶＤＤＬの電圧のいずれが先に立ち上がっても、両電源ＶＤＤＨ、ＶＤＤＬが安定するまでレベル変換回路５０の動作は停止される。電源が安定すると、図２（ａ）に示す時刻ｔ５〜ｔ６の期間、レベル変換回路５０は正常なレベル変換動作し、また図２（ｂ）において時刻ｔ５〜ｔ８の期間正常なレベル変換動作を行う。
正常動作時、低電圧動作のインバータＩＮＢＡ１６の入力端子ＩＮに“Ｈ”レベルの信号が入力されると、ＩＮＢＣ１８の出力のノードＢには“Ｈ”レベルの信号が出力され、またインバータＩＮＢＢ１７の出力のノードＡには“Ｌ”レベルの信号が出力される。
このとき、ＨＭＮ１（１４）とＨＭＮ１（１５）のゲートに、たとえば０．６＋Ｖｎｔｈｎ［Ｖ］が供給されている。インバータＩＮＢＢ１７の出力は“Ｌ”レベルであるので、ＨＭＮ１（１４）はＯＮ動作状態となりドレインの電圧は下がり、それとともにＨＭＰ２（１３）のゲートも下がるのでＨＭＰ２（１３）はＯＮ動作状態となる。一方、ＨＭＰ２（１３）のドレインは“Ｈ”レベルへ遷移するので、ＨＭＰ１（１２）のゲートも“Ｈ”レベルとなりラッチ状態となる。従って、ＨＭＰ２（１３）のドレインは高電圧電源ＶＤＤＨの電圧レベルとなり、ＨＭＰ２（１３）のドレインは“Ｈ”レベルにラッチされる。すなわち、入力信号が“Ｈ”レベルのとき、出力ＯＵＴから高電圧電源ＶＤＤＨに対応した“Ｈ”レベルの信号が出力される。
一方、“Ｌ”レベルの入力信号が低電圧動作のインバータＩＮＢＡ（１６）、ＩＮＢＢ（１７）に入力されると、上述した動作と逆の状態となり、出力ＯＵＴから“Ｌ”レベルの信号が出力される。
ここで、ＨＭＮ１（１４）とＨＭＮ２（１５）のゲートに電圧検出機能付バイアス回路１０からバイアス（ＢＩＡＳ）電圧が供給されている。その結果、ノードＡとノードＢの電圧をバイアス電圧｛（ＶＢＩＡＳ）−Ｖｎｔｈｎ｝つまりＶＤＤＬの電圧にクランプすることができ、低耐圧ＭＯＳトランジスタで構成されたインバータＩＮＢＢ１７，ＩＮＢＣ１８の破壊を防止することができる。
【００２３】
図３に、本発明の第２の実施形態の降圧型のレベル変換回路１００の構成図を示す。このレベル変換回路１００において、電圧検出機能付バイアス回路１１０は図１と同じ構成、機能とする。
まず、図３に示すレベル変換回路１００の回路構成について述べる。高電圧電源ＶＤＤＨと低電圧電源ＶＤＤＬが電圧検出機能付バイアス回路１１０に接続され、ＰＯＷ＿ＧＯＯＤ端子がＨＭＰ１（１１３）、ＨＭＮ３（１１１）、ＨＭＮ４（１１２）のゲートに接続される。またバイアス（ＢＩＡＳ）端子はＨＭＮ１（１１５）のゲートに接続される。ＨＭＮ３（１１１）のドレインはノードＡに接続され、ソースは基準電圧電源ＶＳＳに接続される。ＨＭＮ４（１１２）のドレインは、ノードＢに接続され、ソースは基準電圧電源ＶＳＳに接続される。ＨＭＰ１（１１３）のソースは高電圧電源ＶＤＤＨに接続され、ドレインはＨＭＰ２（１１４）のソースに接続される。ＨＭＰ２（１１４）のゲートは入力端子ＩＮに接続され、ドレインはノードＡ、ＨＭＮ１（１１５）のドレイン、ＨＭＮ３（１１１）のドレインとＨＭＮ５（１１８）のゲートに接続される。ＨＭＮ１（１１５）のソースは、ノードＢ、ＨＭＮ４（１１２）のドレイン、ＨＭＮ２（１１６）のドレインとＬＭＰ１（１１７）のゲートに接続される。ＨＭＮ２（１１６）のゲートは入力端子ＩＮに接続され、ソースは基準電圧電源ＶＳＳに接続される。ＬＭＰ１（１１７）のソースは低電圧電源ＶＤＤＬに接続され、ドレインはＨＭＮ５のドレインと出力端子ＯＵＴに接続される。ＨＭＮ５（１１８）のゲートはノードＡに接続され、ソースは基準電圧電源ＶＳＳに接続される。
【００２４】
上述したように、ＨＭＰ２（１１４）とＨＭＮ２（１１６）でインバータを構成しているがその間にカスコード接続されたＨＭＮ１（１１５）でノード（Ｎｏｄｅ）Ｂを低電圧電源ＶＤＤＬの電圧ＶＤＤＬにクランプしてある。ＨＭＮ３（１１１）、ＨＭＮ４（１１２）、ＨＭＰ１（１１３）のゲートはＰＯＷ＿ＧＯＯＤ端子へ接続されており、起動時には、ＨＭＰ２（１１４）とＨＭＮ２（１１６）の電流経路を切り、ノード（Ｎｏｄｅ）Ａとノード（Ｎｏｄｅ）Ｂの電位をＶＳＳにして確実にシャットダウンさせている。
ＬＭＰ１（１１７）のゲートはノードＢへ接続されているが、ノードＢは低電圧電源ＶＤＤＬの電圧へクランプされているので耐圧を超えることはない。ＬＭＰ１（１１７）のゲートがノードＢへ接続され、ＨＭＮ５（１１８）と組み合わせて２段目のインバータが構成されており、この構成により低電圧電源ＶＤＤＬの低電圧ＶＤＤＬで動作し、クロスカップル接続にもなっていないため高速動作が可能となっている。
ここで、電圧検出機能付バイアス回路１１０は図１と同様であるので説明は省略する。
【００２５】
次に、レベル変換回路１００の起動時の動作について説明する。この場合も高電圧電源ＶＤＤＨと低電圧電源ＶＤＤＬが、起動時どちらが先に立ち上がるか不明であるのでこれを検出して安定した動作が得られるようにしている。
まず、高電圧電源ＶＤＤＨが低電圧電源ＶＤＤＬより先に起動する場合について説明する。
図２（ａ）に示すように、高電圧電源ＶＤＤＨは、時刻ｔ１で高電圧電源ＶＤＤＨが立ち上がり、時刻ｔ２で安定する。すると、ＰＯＷ＿ＧＯＯＤから高電圧ＶＤＤＨたとえば３．３Ｖの電圧が出力され、ＨＭＰ１（１１３）、ＨＭＮ３（１１１）とＨＭＮ４（１１２）のゲートに印加される。ＨＭＰ１（１１３）のゲートに高電圧ＶＤＤＨ（３．３Ｖ）が印加されるので、ＨＭＰ１（１１３）はオフ状態となり、高電圧側の回路はシャットダウンされる。
時刻ｔ３で低電圧電源ＶＤＤＬが立ち上がり、時刻ｔ４で電圧ＶＢ以上になり、時刻ｔ５で電源電圧が安定化する。電圧検出機能付バイアス回路１１０のＰＯＷ＿ＧＯＯＤ端子の電圧は時刻ｔ４で立ち下がり、時刻ｔ５で基準電圧電源ＶＳＳの電圧ＶＳＳに遷移する。時刻ｔ４〜ｔ５の期間、ＨＭＰ１（１１３）のゲート電圧は下がるので、オン動作状態へ遷移し、高電圧側の回路は動作開始し、またＨＭＮ４（１１２）はオフ動作状態となるので、回路は動作状態になる。またこれに伴い、電圧検出機能付バイアス回路１１０のバイアス（ＢＩＡＳ）端子からバイアス電圧が出力され、ＨＭＮ１（１１５）のゲートに供給される。
【００２６】
上述したように、時刻ｔ１〜ｔ３までの期間、上述した条件Ａを満たしているが、条件Ｂを満たすまでの間は、高電圧電源ＶＤＤＨが起動しているので入力データは確定しているが、レベル変換回路１００はシャットダウンしており、低電圧電源ＶＤＤＬの電圧ＶＤＤＬがＶｐｔｈｌを超えるまでの間は、出力はＨｉｚ（ハイインピーダンス）の状態であり、Ｖｐｔｈｌ（低耐圧ＰチャネルＭＯＳトランジスタの閾値）を超えれば出力値は、低電圧電源ＶＤＤＬの電圧ＶＤＤＬとなる。
その後、時刻ｔ４になり低電圧電源ＶＤＤＬの電圧ＶＤＤＬが条件Ｂを満たせば、ＰＯＷ＿ＧＯＯＤ端子がＶＳＳレベルになり、ＢＩＡＳ電圧が、ＶＤＤＬ＋Ｖｎｔｈｈになり回路は正常動作を始める。
【００２７】
次に、低電圧電源ＶＤＤＬが高電圧電源ＶＤＤＨより先に起動する場合について説明する。
この場合、上述した条件Ｂを満たしているが、条件Ａを満たすまでの間は、高電圧電源ＶＤＤＨは起動途中であり入力データは不定状態である（時刻ｔ４）。しかし、ＰＯＷ＿ＧＯＯＤ端子は高電圧（ＶＤＤＨ）レベルであるので、ノードＡの電位は高電圧電源ＶＤＤＨの電圧ＶＤＤＨがＶｎｔｈｈを超えるまでは、弱くＶＳＳレベルであり、高電圧電源ＶＤＤＨの電圧ＶＤＤＨがＶｎｔｈｈを超えればＶＳＳレベルになるため、出力はＶＤＤＬレベルとなる。
さらに、高電圧電源ＶＤＤＨの電圧ＶＤＤＨが条件Ａを満たせば、ＰＯＷ＿ＧＯＯＤ端子はＶＳＳへ変化し、バイアス（ＢＩＡＳ）電圧もＶＤＤＬ＋Ｖｎｔｈｈとなり回路は正常動作をはじめる（時刻ｔ５）。
【００２８】
次に、レベル変換回路１００に供給される高電圧電源ＶＤＤＨと低電圧電源ＶＤＤＬの電圧が安定化した後の回路動作について述べる。
電圧検出機能付バイアス回路１１０のＰＯＷ＿ＧＯＯＤ端子は基準電圧電源ＶＳＳの電圧ＶＳＳに遷移し、バイアス（ＢＩＡＳ）端子からバイアス電圧が出力される。ＨＭＰ１（１１３）はオン動作状態、ＨＭＮ３（１１１）とＨＭＮ４（１１２）はオフ動作状態に設定され、ＨＭＮ１（１１５）のゲートにバイアス電圧が供給され、ノードＢは｛（ＶＢＩＡＳ）−Ｖｎｔｈｎ｝つまりＶＤＤＬの電圧にクランプされる。
入力端子ＩＮに“Ｈ”レベルの信号が供給されると、ＨＭＮ２（１１６）のゲートとＨＭＰ２（１１４）のゲートに“Ｈ”レベルの電圧が供給される。その結果、ＨＭＮ２（１１６）はオン動作状態、ＨＭＰ２（１１４）はオフ状態となるため、ノードＢとノードＡは共に“Ｌ”レベルとなる。このときＬＭＰ１（１１７）とＨＭＮ５（１１８）のゲートは共に“Ｌ”レベルになるため、出力ＯＵＴは“Ｈ”レベルになる。
【００２９】
一方、入力端子ＩＮに“Ｌ”レベルの信号が入力されると、ＨＭＮ２（１１６）はオフ動作状態となり、ＨＭＰ１（１１３）とＨＭＰ２（１１４）はオン動作状態であるので、ノードＡの電圧は高くなるので、ＨＭＮ５（１１８）はオン動作状態となり、出力ＯＵＴは“Ｌ”レベルへ遷移する。
このように、電圧検出機能付バイアス回路１１０により、レベル変換回路１００は高電圧電源ＶＤＤＨと低電圧電源ＶＤＤＬが安定するまでの期間、変換動作を停止し、電圧が安定した後正常なレベル変換動作が行われる。
【００３０】
次に、図４に本発明の第３の実施形態の電圧検出機能付バイアス回路１５０の具体構成を示す。この電圧検出機能付バイアス回路１５０は図１，３に示した電圧検出機能付バイアス回路１０，１１０である。
高電圧電源ＶＤＤＨにＨＭＰ４（１５１）のソースが接続され、ドレインは抵抗Ｒ３（１５２）の一方の端子に接続され、ゲートにイネーブル（Ｅｎａｂｌｅ）信号が供給される。抵抗Ｒ３（１５２）の他方の端子はＨＭＮ５（１５５）のゲートと抵抗Ｒ４（１５３）の一方の端子に接続される。抵抗Ｒ４（１５３）の他方の端子は基準電圧電源ＶＳＳに接続される。
抵抗Ｒ２（１５４）の一方の端子は高電圧電源ＶＤＤＨに接続され、他方の端子はＨＭＰ３（１５７）のゲートとＨＭＮ５（１５５）のドレインに接続される。この抵抗Ｒ２（１５４）とＨＭＮ５（１５５）のドレインの共通接続点から制御信号のＰＯＷ＿ＧＯＯＤが出力される。
ＨＭＮ５（１５５）のソースはＬＭＮ１（１５６）のドレインに接続され、このＬＭＮ１（１５６）のゲートは低電圧電源ＶＤＤＬに接続され、ソースは基準電圧電源ＶＳＳに接続される。
ＨＭＰ３（１５７）のソースは高電圧電源ＶＤＤＨに接続され、ドレインは抵抗Ｒ１（１５８）の一方の端子に接続される。抵抗Ｒ１（１５８）の他方の端子は、ＨＭＮ４（１５９）のドレインとゲートに接続され、バイアス（ＢＩＡＳ）電圧が出力される。ＨＭＮ４（１５９）のソースは低電圧電源ＶＤＤＬに接続される。
【００３１】
次に電圧検出機能付バイアス回路１５０の動作について述べる。
起動時に、高電圧電源ＶＤＤＨが低電圧電源ＶＤＤＬより先に立ち上がる場合と、その逆の低電圧電源ＶＤＤＬが高電圧電源ＶＤＤＨより先に立ち上がる場合がある。
ます、高電圧電源ＶＤＤＨが低電圧電源ＶＤＤＬより先に起動する場合について述べる。
Ｅｎａｂｌｅ信号が高電圧電源ＶＤＤＨの電圧ＶＤＤＨであれば、ＨＭＰ４（１５１）はオフ動作状態で、ＨＭＮ５（１５５）とＨＭＰ３（１５７）はオフ動作状態であるので、回路はシャットダウン状態であり電流は全く流れない。その結果、ＰＯＷ＿ＧＯＯＤ端子はＶＤＤＨレベルのままで、バイアス（ＢＩＡＳ）端子は、ＶＤＤＬレベルを出力する。
Ｅｎａｂｌｅ信号が基準電圧電源ＶＳＳのＶＳＳレベルであれば、ＶＤＤＬがＬＭＮ１（１５６）の閾値を超えるとＨＭＮ５（１５５）は既にオン動作状態になっているので、Ｒ２（１５４）の経路に電流が流れ始める。
ところで、ＰＯＷ＿ＧＯＯＤ端子をＶＳＳレベルにするためには、以下の条件を満たすように、ＬＭＮ（１５６）の駆動能力を設定する必要がある。
【００３２】
［数５］
ＶＤＤＨ／Ｒ３  ≦  Ａ・Ｗ／Ｌ・（ＶＤＤＬ−Ｖｎｔｈｌ）2・・・（６）
（ここで、Ａは定数、Ｗ、ＬはＬＭＮ１（１５６）のパラメータ値、Ｖｎｔｈｌは低耐圧ＮチャネルＭＯＳトランジスタの閾値電圧である）
また、電圧シーケンスフリーを確実なものとするためには、上述した条件Ｂを満たさなければならない。したがって、式（６）を満たすまでＶＤＤＬが上昇したときのＶＤＤＬの値は、Ｖｐｔｈｈｌよりも大きくなるように、パラメータＲ３とＷとＬの値を設定する。
ＶＤＤＬが式（６）を満たすまで上昇すると、ＰＯＷ＿ＧＯＯＤ端子はＶＳＳレベルに変化し、ＨＭＰ３（１５７）がオン動作状態になりバイアス（ＢＩＡＳ）端子は、式（１）で示される値が出力されることになる。ここで、Ｒ２（１５３）の抵抗の役割は、ＨＭＮ４（１５１）流れる電流を制限している。
このとき、条件Ａと条件Ｂを満たしており図４の電圧検出機能付バイアス（ＢＩＡＳ）回路１５０が実現される。
【００３３】
次に、低電圧電源ＶＤＤＬが高電圧電源ＶＤＤＨより先に起動する場合について述べる。
Ｅｎａｂｌｅ信号がＶＤＤＨレベルであれば、回路はシャットダウン状態であり電流は全く流れないで、ＰＯＷ＿ＧＯＯＤ端子はＶＤＤＨレベルのままで、バイアス（ＢＩＡＳ）端子は、ＶＤＤＬレベルを出力する。
Ｅｎａｂｌｅ信号がＶＳＳレベルの状態では、ＶＤＤＨが高耐圧ＰＭＯＳトランジスタの閾値を超えれば、ＨＭＮ５（１５５）のゲートにはおよそ次式で示される値の電圧ＶＧ５が出力される。
【００３４】
［数６］
ＶＧ５＝ＶＤＤＨ・Ｒ４／（Ｒ３＋Ｒ４）                ・・・（７）
ＶＤＤＨの値が上昇して、式（７）のＶＧ５の値が高耐圧ＮＭＯＳトランジスタの閾値をこえればＬＭＮ１（１５６）とＨＭＮ５（１５５）のどちらもオン動作状態であるのでＲ２（１５４）に電流が流れて、ＰＯＷ＿ＧＯＯＤ端子の電位はＶＤＤＨレベルからＶＳＳレベルへと変化する。このとき、ＨＭＰ３（１５７）もＯＮになるので、Ｒ１（１５８）とＨＭＮ４（１５９）の経路に電流が流れることとなり、ＢＩＡＳ端子の電位は、ほぼ式（１）で表される値が出力される。
このとき、条件Ａと条件Ｂを満たしており図４の電圧検出機能付バイアス回路１５０を実現される。
また、ＬＭＮ１（１５６）だけが低耐圧ＭＯＳトランジスタであるが、そのドレインはＨＭＮ５（１５５）のソース電位になっており、その電位は次式で表される値にクランプされる。
【００３５】
［数７］
ＮｏｄｅＣ＝ＶＤＤＨ・Ｒ４／（Ｒ３＋Ｒ４）−  Ｖｎｔｈｈ・・・（８）
この値が、低耐圧ＭＯＳトランジスタの耐圧を超えないように設定しておかなければならない。
【００３６】
次に、図５に本発明の第４実施形態である電圧検出機能付バイアス回路２００の具体回路構成を示す。
図５に示す電圧検出機能付バイアス回路２００と図４に示した電圧検出機能付バイアス回路１５０との違いは、ＰＯＷ＿ＧＯＯＤ端子とバイアス（ＢＩＡＳ）端子へ容量が追加されている点のみである。
すなわち、Ｅｎａｂｌｅ信号の入力端子からＰＯＷ＿ＧＯＯＤとＢＩＡＳ端子を構成する抵抗とトランジスタの接続構成は同じであるが、ＰＯＷ＿ＧＯＯＤ端子と基準電位ＶＳＳ間に容量Ｃ１（２１０）が接続され、さらにＢＩＡＳ端子と基準電圧電源ＶＳＳ間に容量Ｃ２（２１１）が接続されている。ここでは、基本回路の接続は図４と同じであるので省略する。
容量Ｃ１（２１０）が出力端子ＰＯＷ＿ＧＯＯＤに接続され、またＣ２（２１１）がＢＩＡＳ端子に接続されているため、ノイズやカップリングによる誤動作を防止することができる。
【００３７】
次に、図６に本発明の第５実施形態の昇圧型レベル変換回路２５０の回路構成を示す。
ＰＯＷ＿ＧＯＯＤ端子がＨＭＮ３（２６１）のゲートに接続され、このＨＭＮ３（２６１）のドレインはラッチ回路を構成するＨＭＰ２（２６３）のドレインとＨＭＰ１（２６２）のゲートに接続され、ソースは基準電圧電源ＶＳＳに接続されている。
ＨＭＰ１（２６２）のソースは高電圧電源ＶＤＤＨに接続され、ゲートはＨＭＰ２（２６３）のドレインに接続され、ドレインはＨＭＮ１（２６４）のドレインに接続される。ＨＭＰ２（２６３）のソースは高電圧電源ＶＤＤＨに接続され、ゲートはＨＭＰ１（２６２）のドレインとＨＭＮ１（２６４）のドレインに接続され、ドレインはＨＭＮ３（２６１），ＨＭＮ２（２６６）のドレインに接続される。
ＨＭＮ１のゲートはバイアス（ＢＩＡＳ）とＨＭＮ２（２６６）のゲートに接続され、ソースはＬＭＮ１（２６５）のドレインに接続される。ＬＭＮ１（２６５）のゲートは入力端子ＩＮとインバータＩＮＢＡ（２６８）の入力に接続され、ソースは基準電圧電源ＶＳＳに接続される。
ＨＭＮ２（２６６）のドレインはＨＭＮ３（２６１）のドレイン、ＨＭＰ２（２６３）のドレインと出力ＯＵＴに接続され、ゲートはバイアス（ＢＩＡＳ）に接続され、ソースはＬＭＮ２（２６７）のドレインに接続される。
ＬＭＮ２（２６７）のゲートはインバータＩＮＢＡ（２６８）の出力に接続され、ソースは基準電圧電源ＶＳＳに接続される。
【００３８】
ＰＯＷ−ＧＯＯＤが“Ｈ”レベルのとき、ＨＭＮ３（２６１）はオン動作状態となり、レベル変換回路の出力ＯＵＴを“Ｌ”にして、またこのとき、バイアス（ＢＩＡＳ）電圧も、ＶＤＤＬであるためレベル変換回路２５０の動作は遮断される。
一方、ＰＯＷ＿ＧＯＯＤが“Ｌ”レベルになるとＨＭＮ３（２６１）はオフ動作状態となるので、またこのとき、バイアス（ＢＩＡＳ）電圧も、ＶＤＤＬ＋ＶｎｔｈｌのレベルがＨＭＮ１（２６４）とＨＭＮ２（２６６）のゲートに供給され、レベル変換回路２５０は正常動作状態へ遷移する。
一方、入力端子ＩＮから“Ｈ”レベルの入力信号が印加されたとき、ＬＭＮ１（２６５）はＯＮ動作し、ドレインは“Ｌ”レベルとなり、その結果ＨＭＰ１（２６２）のドレインの電圧は下がる。すると、ＨＭＰ２（２６３）のゲートの電圧も下がるのでＨＭＰ２（２６３）はＯＮ動作状態となり、ドレインは“Ｈ”レベルとなり、この値がラッチされて、出力ＯＵＴは“Ｈ”レベルとなる。
一方、入力が“Ｌ”レベルの時は、同様にして、ＬＭＮ１（２６５）、ＨＭＮ１（２６４）はオフとなり、ＬＭＮ２（２６７）、ＨＭＮ２（２６６）がＯＮ動作状態で、ＯＵＴは“Ｌ”レベルとなる。
このレベル変換回路２５０はＣＭＯＳ入力をＮＭＯＳへ変更した回路構成となっている。ＣＭＯＳ入力の方が高速動作するが、用途によってはその必要がない場合が生じ、回路素子数を減らしレイアウト面積を削減することができる。
【００３９】
図７に第６実施形態の降圧型レベル変換回路３００の回路構成を示す。
このレベル変換回路３００の２段目のインバータの高耐圧ＮＭＯＳトランジスタを低耐圧ＮＭＯＳトランジスタへ変更して、ゲートの接続先ノード（Ｎｏｄｅ）Ａからノード（Ｎｏｄｅ）Ｂへ変更し、ＨＭＮ３を削除したものである。
ＰＯＷ＿ＧＯＯＤがＨＭＰ１（３１２）のゲートとＨＭＮ４（３１１）のゲートに接続され、ＨＭＰ１（３１２）のソースは高電圧電源ＶＤＤＨに接続され、ドレインはＨＭＰ２（３１３）のソースに接続される。ＨＭＰ２（３１３）のゲートは入力端子ＩＮとＨＭＮ２（３１５）のゲートに接続され、ドレインはＨＭＮ１（３１４）のドレインに接続される。
ＨＭＮ１（３１４）のゲートはバイアス（ＢＩＡＳ）に接続され、ソースはＨＭＮ４（３１１）のドレイン、ＨＭＮ２（３１５）のドレインとＣＭＯＳを構成するＬＭＰ１（３１６）とＩＭＮ１（３１７）のゲートに接続される。
ＬＭＮ４（３１１）のソースとＨＭＮ２（３１５）のソースは基準電圧電源ＶＳＳに接続される。ＬＭＰ１（３１６）のソースは低電圧電源ＶＤＤＬに接続され、ドレインはＬＭＮ１（３１７）のドレインと出力ＯＵＴに接続され、ＬＭＮ１（３１７）のソースは基準電圧電源ＶＳＳに接続される。
このレベル変換回路３００では、ＰＯＷ＿ＧＯＯＤから制御信号をＨＭＰ１（３１２）とＨＭＮ４（３１１）に供給することにより、レベル変換部を遮断または動作状態の制御を行っている。
【００４０】
ＰＯＷ＿ＧＯＯＤが“Ｈ”レベルのとき、ＨＭＮ４（３１１）がオン動作状態となり、ＨＭＰ１（３１２）はオフ状態になり、ノードＢは“Ｌ”レベルへ固定されて、レベル変換の動作は停止される。ＰＯＷ＿ＧＯＯＤが“Ｌ”レベルになると、ＨＭＮ４（３１１）はオフ状態となり、ＨＭＰ１（３１２）が動作状態となるので、レベル変換回路３００は動作状態となる。
入力端子ＩＮから“Ｈ”レベルの信号が供給されると、ＨＭＮ２（３１５）はオン動作状態、ＨＭＮ３（３１３）はオフ状態となり、ノードＢが“Ｌ”レベルとなるので、ＬＭＰ１（３１６）がオン動作状態、ＬＭＮ１（３１７）がオフ動作状態になり、出力ＯＵＴは“Ｈ”レベルになる。
一方、入力端子ＩＮから“Ｌ”レベルの信号が供給されると、ＨＭＮ２（３１５）はオフ動作状態、ＨＭＰ２（３１３）はオン動作状態になる。ＨＭＰ１（３１２）はオン動作状態であるので、それに伴いノードＢの電圧も高くなり、ＬＭＮ１“３１７）はオン動作状態、ＬＭＰ１（３１６）はオフ動作状態となり、出力ＯＵＴは”Ｌ“レベルになる。
レベル変換回路３００は、ＶＤＤＬのレベルを低電圧電源で駆動する場合には、動作速度が落ちるが、動作速度を問題としない領域で使用する場合、素子数削減ができる利点がある。
【００４１】
図８に本発明の第７の実施形態である入出力装置３５０を示す。この入出力装置３５０は降圧型と昇圧型のレベル変換回路と１個の電圧検出機能付バイアス回路３６０で構成される。また、これ以外に、降圧型と昇圧型のレベル変換回路を任意個用いて構成しても良く、これらの変形は本発明では限定しない。
【００４２】
図８の入出力装置３５０において、電圧検出機能付バイアス回路３６０は、高電圧電源ＶＤＤＨと低電圧電源ＶＤＤＬに接続され、ＰＯＷ＿ＧＯＯＤ制御信号と、バイアス（ＢＩＡＳ）電圧が出力される。
ＰＯＷ＿ＧＯＯＤ端子は、昇圧型レベル変換回路３７０，３８０と降圧型レベル変換回路３９０に接続される。また、バイアス（ＢＩＡＳ）端子は、昇圧型レベル変換回路３７０，３８０と降圧型レベル変換回路３９０に接続される。これらの詳細な接続構成は図１,３〜７と同様であるので、回路接続構成の説明は省略する。
【００４３】
入出力装置３５０が起動して、高電圧電源ＶＤＤＨと低電圧電源ＶＤＤＬのいずれか一方が先に立ち上がると、電圧検出機能付バイアス回路３６０が動作し、昇圧型レベル変換回路３７０、３８０と降圧型レベル変換回路３９０の動作をシャットダウンする。バイアス電圧は起動時または電源安定化した後に供給さる。
高電圧電源ＶＤＤＨと低電圧電源ＶＤＤＬのいずれか一方の電圧が先に立ち上がり、その後他方の電圧が所定の閾値以上になると、ＰＯＷ＿ＧＯＯＤから出力される制御信号が“Ｌ”レベル、たとえば基準電圧電源ＶＳＳのＶＳＳレベルとなり、昇圧型レベル変換回路３７０、３８０と降圧型レベル変換回路３９０が動作状態となる。
高電圧電源ＶＤＤＨと低電圧電源ＶＤＤＬが安定化すると、昇圧型レベル変換回路３７０、３８０と降圧型レベル変換回路３９０は正常動作常態に遷移する。
昇圧型レベル変換回路３７０、３８０において、入力端子ＩＮ１、ＩＮ２からの入力電圧（信号）はＶＤＤＬとＶＳＳレベルのロジック振幅から、出力信号はＶＤＤＨからＶＳＳ間のロジック振幅に変換される。
一方、降圧型レベル変換回路３９０において、入力端子ＩＮ３の入力電圧（信号）は、ＶＤＤＨとＶＳＳレベルのロジック振幅から、出力信号はＶＤＤＬからＶＳＳレベルのロジック振幅に変換される。
【００４４】
上述した入出力装置３５０において、昇圧型レベル変換回路３７０，３８０と降圧型レベル変換回路３９０のいずれも同じ電圧検出機能付バイアス回路３６０で共通化できるため、図８に示すように複数個のレベル変換回路を接続することが可能になる。
【００４５】
このように、上述したレベル変換回路は、電源シーケンスフリーに対応したレベル変換をおこなうことができ、その結果電源シーケンスを考慮する設計期間を短縮できるだけでなく、初期値不定や起動時の誤動作回避できるので起動に関わる予期せぬ不具合を防止できる。
また、高電圧電源ＶＤＤＨとして高耐圧ＭＯＳの閾値以下の低電源電圧で動作が可能となり、その結果電力効率が改善される。バッテリー駆動の駆動時間を延ばすことができる。
ＤＣ電流の増加なしの高速動作が可能となるため、高速動作が要求されるものにも低消費電力化が可能となる。
さらに、レベルアップ回路とレベルダウン回路のバイアス回路を共通化できるため、チップ面積の削減と設計工数の削減のよるコストダウンが可能となる。
【００４６】
以上の述べたように、レベル変換回路においてこれまでの方法では昇圧型と降圧型のいずれも問題を抱えていたが、本発明によると比較的シンプルな構成で昇圧型と降圧型のいずれも低電源電圧化と電源シーケンスフリーを同時に実現でき、さらに高速動作が可能となる。またＢＩＡＳ回路を共通化できることで、回路規模が小さくなりコストダウンにもつながる。
【図面の簡単な説明】
【００４７】
【図１】第1の実施形態のレベル変換回路の回路構成を示す。
【図２】図１のレベル変換回路の電圧検出機能付バイアス回路の動作を説明するための波形図を示す。
【図３】第２の実施形態のレベル変換回路の回路構成を示す。
【図４】図１,３に示した第３の実施形態の電圧検出機能付きバイアス回路の回路構成を示す。
【図５】図１,３に示した第４の実施形態の電圧検出機能付きバイアス回路の回路構成を示す。
【図６】第５の実施形態のレベル変換回路の回路構成を示す。
【図７】第６の実施形態のレベル変換回路の回路構成を示す。
【図８】第７の実施形態の入出力装置のブロック構成を示す。
【図９】第１の従来例のレベル変換回路の回路構成を示す。
【図１０】第１の従来例のレベル変換回路の回路構成を示す。
【図１１】第２の従来例のレベル変換回路の回路構成を示す。
【図１２】第３の従来例のレベル変換回路の回路構成を示す。
【図１３】第４の従来例のレベル変換回路の回路構成を示す。
【図１４】第５の従来例のレベル変換回路の回路構成を示す。
【符号の説明】
【００４８】
１０，１１０，１５０，２００，２６０，…電圧検出機能付バイアス（ＢＩＡＳ）回路、１１,１４，１５，１１１，１１２，１１５，１１８，１５５，１５９，２０５，２０９，２６４，２６６，３１１，３１４，３１５，４０１１，４０２，４５１，４５２，５０３，５５２，５５４，６０２，６５１，６５４…高耐圧ＮチャネルＭＯＳトランジスタ、１２，１３，１１３，１１４，１５１，１５７，２０１，２０７，２６２，２６３，３１２，３１３，４０３，４０４，５０１，５０４，５０６，５０９，５５１，５５３，６０１…高耐圧ＰチャネルＭＯＳトランジスタ、１６，１７，１８，２６８，４０５，４５５，５１２…低耐圧インバータ、５０，１００，２５０，３００…レベル変換回路、１１７，３１６，６０５，６５２…低耐圧ＰチャネルＭＯＳトランジスタ、１５６，２０６，２６５，２６７，３１７，５０８，５１１…低耐圧ＮチャネルＭＯＳトランジスタ、１５２，１５８，２０２，２０３，２０８，５０２，６０３，６０４…抵抗、２１０，２１１…容量、３５０…入出力装置、４５３，６５５…高耐圧インバータ、４５４…高耐圧ＮＡＮＤ（ナンド）回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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