(57)【要約】      （修正有）【課題】フラッシュメモリデバイスにおけるビット線とローカル配線との間の接点を形成する際に、有効な重ね合わせ割当量を増加させる方法を提供する。【解決手段】酸化物誘電体層を堆積する前に、ローカル配線の最上部が露出した平坦面に、ハードマスク層を形成する工程を含んでいる。ハードマスク１８の開口部は、最上部で露出したローカル配線との接点の位置を規定する。エッチマスクは、ビット線トレンチを規定するために、層間絶縁層上に形成される。ハードマスク１８の開口部を通過するように、ローカル配線の最上部に対し下方に、例えば異方エッチングを行う。この工程で、ハードマスク及びエッチマスク層双方の開口部が重複する部分のみで、接点が確立される。特に、接続孔は、ビット線を規定するエッチマスク直下にのみ形成されるので、形成されるビット線トレンチは、均一な幅になり、かつ隣接するビット線と均一な間隙になる。【選択図】図９
2007019493.tif 000002
【特許請求の範囲】
【請求項１】
ローカル配線が、ワード線に沿って配された隣接する２つのメモリセルの第１及び第２のソース／ドレイン領域と、電気的に接続された、フラッシュメモリデバイスにおける、ビット線とローカル配線との間に接点を形成する方法であって、
上記第１及び第２のソース／ドレイン領域、上記ワード線、並びに上記ローカル配線を備え、ローカル配線の最上部が露出された平坦面を有する構造が被覆された基板を準備する、（ａ）工程と、
上記平坦面及び上記最上部上に、第１の誘電体層を堆積する、（ｂ）工程と、
上記第１の誘電体層内に第１の開口部をエッチングし、ローカル配線の最上部を露出させる、（ｃ）工程と、
第１の誘電体層上及び上記第１の開口部内に第２の誘電体層を堆積する工程であって、第１の誘電体層に対し、第２の誘電体層を選択的にエッチングする、（ｄ）工程と、
上記第１の開口部の上に第２の開口部を有する、第２の誘電体層上にエッチマスクを形成し、上記ビット線を示すトレンチを規定する、（ｅ）工程と、
上記エッチマスクを用いて、第２の誘電体層をエッチングし、上記ビット線を示すトレンチを形成するとともに、ローカル配線の最上部を露出させ、エッチマスクの上記第２の開口部が第１の開口部の上に位置するようにする、（ｆ）工程と、
上記エッチマスクを除去し、上記ローカル配線の最上部上にある第１の誘電体層の第１の開口部に導電性充填物を堆積し、ローカル配線との接点を形成する、（ｇ）工程と、を含む、方法。
【請求項２】
請求項１に記載の接点を形成する方法であって、
上記（ｇ）工程では、ローカル配線とビット線との接点を形成するのと同時に、ビット線を示すトレンチに導電性充填物を充填する、方法。
【請求項３】
請求項２に記載の接点を形成する方法であって、
トレンチを充填する（ｇ）工程の後に、表面を平坦化し、第２の誘電体層を露出させる、（ｈ）工程を含む、方法。
【請求項４】
請求項１に記載の接点を形成する方法であって、
上記（ｂ）工程では、第１の誘電体層を堆積する材料として、窒化物または酸窒化物を選択し、上記ハードマスクを形成する、方法。
【請求項５】
請求項４に記載の接点を形成する方法であって、
第１の誘電体層を堆積する前に、上記平坦面及び上記最上部上に、第３の誘電体層を堆積する、（ｂ１）工程を含み、
第１の誘電体層をエッチングする（ｃ）工程は、第３の誘電体層をエッチングし、第１の開口部を形成する（ｃ１）工程を含む、方法。
【請求項６】
請求項５に記載の接点を形成する方法であって、
上記第３の誘電体層を堆積する工程では、第３の誘電体層を堆積する材料として、酸化物を選択する、方法。
【請求項７】
請求項５に記載の接点を形成する方法であって、
上記（ｂ）工程では、第１の誘電体層を堆積する材料として、窒化物を選択し、
上記第３の誘電体層を堆積する工程では、第３の誘電体層を堆積する材料として、酸窒化物を選択する、方法。
【請求項８】
請求項１に記載の接点を形成する方法であって、
導電性充填物を堆積する工程では、導電性充填物としてタングステンを含む材料を選択する、方法。
【請求項９】
請求項１に記載の接点を形成する方法であって、
第２の誘電体層を堆積する工程では、第２の誘電体層を堆積する材料として、酸化物を選択する、方法。
【請求項１０】
請求項１に記載の接点を形成する方法であって、
上記（ｂ）工程では、第１の誘電体層に関し、厚さが３０ｎｍよりも大きく、かつ９０ｎｍよりも小さくなるように、第１の誘電体層を堆積する、方法。
【請求項１１】
請求項１に記載の接点を形成する方法であって、
上記（ｂ）工程では、第１の誘電体層に関し、厚さが４０ｎｍよりも大きく、かつ６０ｎｍよりも小さくなるように、第１の誘電体層を堆積する、方法。
【請求項１２】
請求項５に記載の接点を形成する方法であって、
上記（ｂ１）工程では、第３の誘電体層に関し、厚さが３０ｎｍよりも大きく、かつ９０ｎｍよりも小さくなるように、第３の誘電体層を堆積する、方法。
【請求項１３】
請求項５に記載の接点を形成する方法であって、
上記（ｂ１）工程では、第３の誘電体層に関し、厚さが４０ｎｍよりも大きく、かつ６０ｎｍよりも小さくなるように、第３の誘電体層を堆積する、方法。
【請求項１４】
請求項１に記載の接点を形成する方法であって、
（ｆ）工程では、第２の誘電体層を異方エッチングする、方法。
【請求項１５】
請求項１に記載の接点を形成する方法であって、
（ｃ）工程では、第２の誘電体層を異方エッチングする、方法。
【請求項１６】
請求項５に記載の接点を形成する方法であって、
（ｃ１）工程では、第２の誘電体層を異方エッチングする、方法。
【請求項１７】
基板と、
該基板表面を横断し、少なくとも２つの隣接するメモリセルにアクセスするワード線と、
ビット線とを備え、
第１及び第２のソース／ドレイン領域がフラッシュメモリデバイスの上記ワード線に沿って配され、第１及び第２のソース／ドレイン領域それぞれが、上記２つの隣接するメモリセルのうちの１つに配線され、
上記２つの隣接するメモリセルにおける第１及び第２のソース／ドレイン領域に、ローカル配線が接続されており、
上記ビット線とローカル配線との間に、ビット線と、２つの隣接するメモリセルにおける第１及び第２のソース／ドレイン領域とを電気接続する接点が備えられた、フラッシュメモリデバイスにおいて、
上記接点は第１の誘電体層内に形成され、ビット線は第２の誘電体層内に形成されており、
上記第２の誘電体層は、第１の誘電体層と比較して、エッチ処理に対しエッチ選択性を有している、フラッシュメモリデバイス。
【請求項１８】
請求項１７に記載のフラッシュメモリデバイスであって、
基板面を投影したときに、第１の誘電体層内に形成された上記接点は、第２の誘電体層内に形成されたビット線と位置合わせされている、フラッシュメモリデバイス。
【請求項１９】
請求項１７に記載のフラッシュメモリデバイスであって、
上記第１の誘電体層は、窒化物または酸窒化物を含有している、フラッシュメモリデバイス。
【請求項２０】
請求項１７に記載のフラッシュメモリデバイスであって、
上記第２の誘電体層は、酸化物を含有している、フラッシュメモリデバイス。
【請求項２１】
請求項１７に記載のフラッシュメモリデバイスであって、
上記第１の誘電体層の下に配された、第３の誘電体層を備え、
上記接点は、上記第１及び第３の誘電体層内に形成されている、フラッシュメモリデバイス。
【請求項２２】
請求項１７〜２１の何れか１項に記載のフラッシュメモリデバイスであって、
第１の誘電体層、または第１及び第３の誘電体層は、ワード線とビット線との間の層間絶縁を形成している、フラッシュメモリデバイス。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔発明の背景〕
本発明は、フラッシュメモリデバイスにおける接点形成方法に関するものである。また、本発明は、フラッシュメモリデバイスのメモリアレイの製造に関するものである。具体的には、本発明は、ローカル配線を備え、該ローカル配線が隣接するメモリセルのソース領域とドレイン領域との間に電気接点を具備したフラッシュメモリアレイに関する。
【０００２】
〔従来技術の説明〕
不揮発性メモリ（具体的にはフラッシュメモリ）は、メディア、カード、及びコード生成物の大容量記憶に、ますます重要になってきている。フラッシュメモリアレイのメモリセルは、浮遊ゲートまたは誘電体メモリ層における電荷担体のトラッピングに基づいている。浮遊ゲートまたは誘電体メモリ層は、制限薄層（例えばＯＮＯ層の列）により制限されている。これらの不揮発性メモリは、電気的にプログラム及び消去可能になっている。
【０００３】
フラッシュメモリデバイスには、いわゆるＮＯＲ‐フラッシュデバイス、またはＮＡＮＤ‐フラッシュデバイスという２つの概念がある。ＮＯＲ‐フラッシュデバイスは、そのフラッシュ概念により、かなり速くメモリセルへアクセス可能になるので、ソフトウェア及びプログラムファイルの記憶に適している。ＮＡＮＤ‐フラッシュデバイスは、メモリセルサイズがかなり小さくなるので、大容量のユーザーデータ記憶に適している。
【０００４】
近年、セル当たり２ビットの記憶が可能な中間セルの概念が開発されている。この概念では、活性基板と交差し、かつＯＮＯ層の列とともに設けられたワード線が、ＯＮＯ層の列の制限領域で、チャネルホットエレクトロン（ＣＨＥ）をチャージトラップするように設計されている。このＯＮＯ層の列は、活性基板のチャネル領域または空乏領域の両側にある。換言すると、電荷担体は、ワード線（またはゲート電極）と活性基板とにより狭持されたＯＮＯ層列の位置にトラップされる。電界担体がトラップされる上記位置は、ソース領域とドレイン領域とを隔離しており、チャネル領域とゲート電極とが互いに接近している。
【０００５】
チャネル領域または空乏領域を介して、ソースからドレインへ移動する電荷担体は、加速する。そして、ＯＮＯ層列下部の制限層を貫通するのに十分なエネルギーを得る。このとき、これら電荷担体は、メモリ層内でトラップされる。その結果、トラップされた電荷担体は、セルトランジスタ構造の閾値電圧に影響を与える。そして、適切な読み込み電圧を印加することにより、異なるプログラミング状態が読取り可能になる。
【０００６】
結果として、トランジスタの対向するソース領域とドレイン領域とを接続する、２つのビット線それぞれに異なる電圧を印加することより、プログラミング及び読み取りが起きる。セル当たりの上記２箇所のうち何れが読み出されるかは、２つのビット線間の電圧降下に応じた電流の方向に依存する。
【０００７】
ＮＯＲフラッシュデバイスの概念に基づいているとはいえ、上述のメモリアレイ（「ＮＲＯＭ」と呼ばれている）では、各セルに２ビット記憶可能であるので、メモリ密度が顕著に増加する。その結果、ＮＲＯＭデバイスの概念は、ＮＡＮＤ‐フラッシュデバイスに典型的な利点を有する一方、メモリセルアクセスを高速にできる。この目的により、ソース領域とドレイン領域とを接続するために、ビット線のパッケージングが増加する。そして、各ビット線は、接点当たり２つのソース／ドレイン領域それぞれと接続する。なぜなら、各メモリセルは、２つの異なるビット線により接続され、メモリセル毎に電流測定回路が形成される必要があるからである。
【０００８】
図１は、この概念を示したものであり、メモリアレイ１０の上面図である。複数のワード線ＷＬが基板表面を横断している。そして、この基板表面は、ワード線間に、さらにソース領域４１とドレイン領域４２とを備えたトランジスタ３１を形成する。この上面図では、ビット記憶位置が、ワード線境界のドットにより表されている。複数のビット線ＢＬは、金属表面レベルで、ワード線ＷＬと直交して横断している。これらビット線においては、ビット線ＢＬＩ及びＢＬＩ＋１はそれぞれ、ソース領域４１及びドレイン領域４２と電気的に接続している。この接続は、積層接点により確立される。積層接点は、下部にローカル配線(local interconnect)２１，２２を備え、上部にビット線接点５１，５２を備えている。
【０００９】
ローカル配線２１または２２はそれぞれ、２つのソース／ドレイン領域４１・４３及び４２・４４と接続している。ソース／ドレイン領域４１・４３及び４２・４４はそれぞれ、ワード線方向に沿って隣接する２つのメモリセルにある。さらに、ローカル配線２１，２２はそれぞれ、接点５１，５２とともに設けられ、ビット線ＢＬＩまたはＢＬＩ＋１のソース／ドレイン領域と接続するようになっている。それゆえ、接点５１，５２は、トランジスタ３１に対しオフセットされた位置を有する。
【００１０】
この概念の結果として、ビット線密度は、トランジスタ３１におけるソース及びドレイン領域４１，４２それぞれを占める活性領域の密度に相当し得る。なお、活性領域は、シャロートレンチ分離（ＳＴＩ）された領域により分離されている。これらのＳＴＩ領域のうち２つは、図１のドット領域として表されている。
【００１１】
しかしながら、図１から明らかなことは、接点５１，５２の幅を、下層のローカル配線２１，２２よりもはるかに小さくして製造する必要があることである。そして、ビット線ＢＬに対する接点５１，５２の位置合わせの精度を高くする必要があるということである。
【００１２】
図１に示されるようなメモリアレイ１０の従来の製造方法によれば、接点は、平坦面に誘電体層を堆積することにより製造される。この接点は、すでに形成された、ワード線ＷＬ及びローカル配線上に形成される。平坦面では、ローカル配線２１，２２の最上部が露出している（すなわち開口している）。第１リソグラフィ工程では、先に露出されたローカル配線２１，２２に対し下方になるように、誘電体層内に接点５１，５２用トレンチをエッチングする。続いて、第２リソグラフィ工程により、誘電体層内に、ビット線トレンチを所定の深さに下方エッチングし構造化する。
【００１３】
図２は、従来技術に基づいて製造された製造物の構造を示す断面図である。なお、本明細書に渡って特に限定しない限り、図面において同一の参照符号で示された部材は、同一の特徴を有する。図２Ａは、図１のＡ−Ａ線断面図であり、図２Ｂは、図１のＢ−Ｂ線断面図である。Ｂ−Ｂ線は、ワード線方向に平行であるが、実質的に２つのワード線ＷＬＩ及びＷＬＩ−１間を延びる直線である。
【００１４】
絶縁層６０は、２つのローカル配線２１，２２それぞれを分離する役割を果たす。誘電体層６１’は、ワード線ＷＬ及びローカル配線２１，２２からビット線ＢＬを分離する役割を果たす。誘電体層６１’は、層間絶縁機能を有する。ビット線ＢＬ及び接点５１には、ダマシン処理により導電材料が充填されている。図２から判るように、ビット線ＢＬと接点５１との位置合わせが厳密になる。接点５１に対し左方向にビット線が少し位置ずれが、図２Ｂの矢印として示されている。この位置ずれにより、２つのリソグラフィマスク工程に対応する、重ね合わせ精度が不足、もしくは少なくとも割当量(budget)がより小さくなる。
【００１５】
本発明の目的は、フラッシュメモリデバイスの品質を向上させることにある。また、本発明の目的は、フラッシュメモリデバイスの製造効率を増加させることにある。さらに、フラッシュメモリデバイスを製造するに際し、有効な重ね合わせ割当量を増加させることを目的としている。さらに、半導体フラッシュメモリ製造におけるコスト及び労力を低減させることを目的としている。
【００１６】
〔発明の概要〕
上記の目的は、以下の方法により解決される。すなわち、ローカル配線が、ワード線に沿って配された隣接する２つのメモリセルの第１及び第２のソース／ドレイン領域と、電気的に接続された、フラッシュメモリデバイスにおける、ビット線とローカル配線との間に接点を形成する方法であって、
上記第１及び第２のソース／ドレイン領域、上記ワード線、並びに上記ローカル配線を備え、ローカル配線の最上部が露出された平坦面を有する構造が被覆された基板を準備する、（ａ）工程と、
上記平坦面及び上記最上部上に、第１の誘電体層を堆積する、（ｂ）工程と、
上記第１の誘電体層内に第１の開口部をエッチングし、ローカル配線の最上部を露出させる、（ｃ）工程と、
第１の誘電体層上及び上記第１の開口部内に第２の誘電体層を堆積する工程であって、第１の誘電体層に対し、第２の誘電体層を選択的にエッチングする、（ｄ）工程と、
上記第１の開口部の上に第２の開口部を有する第２の誘電体層上にエッチマスクを形成し、上記ビット線を示すトレンチを規定する、（ｅ）工程と、
上記エッチマスクを用いて、第２の誘電体層をエッチングし、上記ビット線を示すトレンチを形成するとともに、ローカル配線の最上部を露出させ、エッチマスクの上記第２の開口部が第１の開口部の上に位置するようにする、（ｆ）工程と、
上記エッチマスクを除去し、上記ローカル配線の最上部上にある第１の誘電体層の第１の開口部に導電性充填物を堆積し、ローカル配線との接点を形成する、（ｇ）工程と、を含む、方法である。
【００１７】
また、上記目的は、請求項に記載のフラッシュメモリデバイスにより解決される。
【００１８】
ローカル配線が露出した（すなわち開口した）平坦面から開始して、まず、誘電体層（ハードマスク形成のために設けられる）が堆積される。この第１の誘電体層用に選択される材料は、後に堆積される第２の誘電体層の材料に対しエッチ耐性になっている。換言すると、第２の誘電体層はエッチ工程に対しエッチ選択性を有し、第２の誘電体層が底面へ下方エッチされたときに、ハードマスクがエッチストップ（層）となる。
【００１９】
結果として、本発明は、第２の誘電体層により埋め込まれ、処理中に上記平坦面上に配されたままになったハードマスクを提供する。
【００２０】
上記ハードマスクにおける、ローカル配線が上記接点により接続される必要がある場所に開口部が形成される。通常、ローカル配線は、最上部で幅が広くなっており、ローカル配線に対するハードマスク開口部の位置合わせに問題がないようになっている。しかしながら、本発明は、最上部で幅が広くなった特定の構成に限定されるものではない。
【００２１】
ハードマスクの開口には、リソグラフィ構造化工程が含まれていてもよい。リソグラフィ構造化工程は、（第１の）誘電体層表面にレジストを塗布する工程と、開口部が露光される領域を露出させる工程と、露出レジストを現像する工程と、誘電体層（すなわちハードマスク）にパターンを転写する工程とを有する。なお、本発明は、リソグラフィにより開口部を構造化する方法に限定されるものではない。
【００２２】
上記ハードマスク上に、第２の誘電体層が堆積され、リソグラフィ工程にて構造化される。対応するエッチマスク（例えば、レジスト、または他のハードマスク）は、トレンチ用の開口部を備えており、該トレンチはビット線を形成する。ハードマスクへ第２の誘電体層を下方エッチングすることで、時間制御と独立した自動エッチストップを実現できるという利点がある。
【００２３】
また、本発明の実施の一形態によれば、第２の誘電体層をエッチングする工程では、異方エッチングを行ってもよい。結果として、第１の誘電体層におけるハードマスク開口部のみがエッチングされる、もしくは再度開口される。そして、第１の誘電体層におけるハードマスク開口部が、第２の誘電体層のエッチマスク開口部の上に配されるようになる。その結果、ローカル配線とビット線との間で確立された接点は、各ビット線と十分に自己整列(self-align)するようになる。短絡が妨げられるという利点があり、ハードマスク層の開口部が適切な幅で製造されれば、所定の電気抵抗になった接点を、より均一な幅にすることができる。
【００２４】
従来技術の場合では、本発明における上記接点を形成するのに、２つのマスク工程が必要になる。しかしながら、従来の２回のエッチングの代わりに、第２の誘電体層のエッチングが１回だけ行われる。従来技術では、２つのマスクの位置ずれにより、対応する接続孔の幅が大きくなり好ましくなかった。
【００２５】
本発明の一態様は、ハードマスクに用いられる材料に関する。好ましくは、窒化物または酸窒化物が、第１の誘電体層に用いられ、第２の誘電体層の酸化物材料に対するエッチ選択性を実現している。通常、酸化物は、ＴＥＯＳ処理により堆積される。
【００２６】
本発明の他の態様によれば、第１の誘電体層を堆積する前に、上記平坦面上に第３の誘電体層を堆積する。第１の誘電体層が窒化物である場合、このさらなる層は、酸化物または酸窒化物からなっていてもよい。この第３の層は、ハードマスクの厚さを低減させるとともに、絶縁性と必要とされるキャパシタンスとを整合させるのに十分な大きさで、積層厚さを保持するという利点がある。
【００２７】
それにも関わらず、逆に、窒化物のみからなる単層は、不意に、接続孔の側壁に下方エッチングが進むことを防止するという利点がある。
【００２８】
第１の誘電体層（ハードマスク）及び第３の誘電体層の２層の積層、または第１の誘電体層単層には、ハードマスクの開口部に、第２の誘電体層の材料が確実に充填される（すなわち隙間無く）必要性に起因した、厚さ限界がある。
【００２９】
また、第１の誘電体層（ハードマスク）及び第３の誘電体層の２層の積層、または第１の誘電体層単層には、厚さ限界がある。これは、接続孔に導電性材料が確実に充填される必要性、及び中間層として機能する第１及び第３の層、または第１の層単層における、誘電性及び電気的要件が満足されることに起因するものである。
【００３０】
有利な厚さとしては、例えば８０ｎｍ〜１２０ｎｍが挙げられる。しかしながら、本発明は、この厚さに限定されない。
【００３１】
なお、本発明は、フラッシュメモリデバイスに限定されるものではない。上記デバイス部品の方法及び構成が、同様に、他のタイプのメモリ（特に、スタティックメモリ、不揮発性メモリ、または、メモリアレイに接点が積層される必要がある、読み出し書き込み可能なダイナミックメモリ（ＤＲＡＭ））に実施可能であることは、当業者にとって明らかなことであろう。
【００３２】
また、有利な態様及び形態は、従属項から明らかである。
【００３３】
以下、添付図面の構成を適用した場合の実施形態について、説明する。
【００３４】
〔図面の説明〕
図１は、従来のメモリアレイを示す平面図である。
【００３５】
図２は、図１に示される従来の構成における、Ａ−Ａ線断面図（ａ）及びＢ−Ｂ線断面図（ｂ）である。
【００３６】
図３〜９は、本発明の実施の一形態の一連の処理工程について示し、図１に示された、Ａ−Ａ線断面図（ａ）及びＢ−Ｂ線断面図（ｂ）である。
【００３７】
図１０及び１１は、本発明の方法により幅が小さくなった、接続孔及びビット線の概略を示す平面図である。
【００３８】
図１２は、本発明の実施形態のメモリアレイの断面図であり、図１に示されたＣ−Ｃ線断面図である。
【００３９】
〔発明の詳細な説明〕
本発明の方法の実施の一形態を、図３〜９に示す。図３〜９は、メモリアレイ１０のＡ−Ａ線断面図及びＢ−Ｂ線断面図である。なお、Ａ−Ａ線及びＢ−Ｂ線は図１に示されている。図３は、本発明のメモリアレイの一連の製造工程の中の中間工程を示す。ここでは、本発明の詳細を説明するため、この中間工程を開始点としている。
【００４０】
しかしながら、図３の状態に至るまでの処理工程の概要は、以下の通りである。すなわち、半導体基板を準備し、該基板表面に一連のワード線ＷＬを平行に形成する。ワード線ＷＬは、底面から最上面まで、ＯＮＯ層、ポリシリコン（４）からなる導電層、金属ケイ素化合物（５）からなる導電層、キャップ層（６）がこの順に積層された、誘電体材料からなる層列により構成されていてもよい。ＯＮＯ層は、トランジスタ３１のゲート誘電体としても機能を有するとともに、閉込層（１，３）により狭持されたメモリ層（２）として機能する。また、ポリシリコン（４）からなる導電層は、ゲート電極を形成する。金属ケイ素化合物（５）（例えばタングステンケイ素化合物）からなる導電層は、抵抗特性を低く改善する。キャップ層（６）は、例えば窒化物からなっている。さらに、ワード線ＷＬは、例えば、酸化物、または窒化物からなる側壁スペーサ（７）を備えている。
【００４１】
ワード線ＷＬの詳細な断面は、図１２からわかる。図１２は、図１におけるＣ−Ｃ線断面図である。なお、図１におけるメモリレイアウトは、同様に、本発明の特徴と組み合わせて適用可能である。しかしながら、本発明は、ここに示された特定の構成に限定されるものではない。また、可能な限り簡潔にするため、図１２に示されたワード線の詳細は、図３〜９に示されていない。
【００４２】
なお、また、本発明の実施の他の形態によれば、ワード線は、半導体基板のトレンチに埋め込まれて形成されたワード線のような形態であってもよい。ここで重要なことは、ビット線ＢＬが、上の導電層でワード線ＷＬと交差していることである。従って、メモリセルの記憶容量へアクセスするために、上記基板の活性領域（すなわち、ソース／ドレイン領域）とビット線との間に電気導電性接点が必要になる。
【００４３】
図３に示された状態に戻って説明すると、ワード線ＷＬ同士の間の空間には、酸化物６０（例えばＢＰＳＧ；ボロンリンガラス）が充填されている。次に、酸化物ライナ（ＴＥＯＳ堆積；テトラエチルオルソ珪酸塩）が堆積される。この酸化物ライナは、後述の化学的機械的研磨（ＣＭＰ）を行うのに用いられる。この酸化物ライナは、適宜選択しえるものである。次に、ポリシリコンハードマスクを堆積し、ローカル配線２１，２２等のための孔を規定する。
【００４４】
このために、レジスト処理を用いて、リソグラフィ工程が行われる。すなわち、レジストで基板を被覆する工程と、該レジストを露光し現像し、エッチマスクを形成する工程とにより行われる。上記マスクを用いて、ポリシリコン層をエッチングする。そして、レジストを除去し、その結果であるポリシリコン層を用いて、基板面へＴＥＯＳ酸化物ライナ及び酸化物層６０を下方エッチングする。すなわち、ローカル配線２１，２２を形成するために、ソース／ドレイン領域４１，４３、及び２つの隣接するメモリセルのソース／ドレイン領域４１，４３それぞれを分離するシャロートレンチ分離ＳＴＩ部分（図３参照）をエッチングする。
【００４５】
そして、Ｔｉ／ＴｉＮライナを堆積し、上記配線のための孔にタングステンを充填する。その後、上述のＣＭＰ工程が実行される。このＣＭＰ工程は、ワード線ＷＬの最上部にある、ＴＥＯＳ酸化物ライナまたは窒化物チャップ層で停止される。結果として、これらの工程から平坦面１２が形成される。なお、ローカル配線２１，２２は、平坦面１２内の最上部２５で幅が広くなるように形成されていることが好ましい。しかしながら、配線２１，２２が、例えば垂直に直立した側壁を有していることが好ましい。最上部２５は、ＢＰＳＧからなる絶縁材料６０、及び／またはワード線の絶縁キャップ材料（窒化物）により囲まれている。
【００４６】
図４に示されるように、ＣＭＰ平坦面１２、及びローカル配線２１，２２の露出した最上部２５上に、第１の酸化物層１４、及び窒化物または酸窒化物からなる第２の層１６が堆積される。両層の厚さは、例えば５０ｎｍである。
【００４７】
図５は、窒化物層１６に対して行われたリソグラフィ工程の結果を示している。ここで、この窒化物層１６は、ハードマスクとして機能する。それゆえ、窒化物層１６には、開口部１８が形成される。そして、開口部１８は、その真下にある酸化物層１４の部分を露出させる。開口部１８は、最上部２５の部分を規定し、形成予定のビット線との接点を確立するのに利用される。リソグラフィ構造化工程は、ウエハにレジストを被覆する工程と、レジストを露光する工程と、レジストを現像する工程と、レジストマスクを用いてハードマスクをエッチングする工程を含んでいてもよい（図５では示されていない）。
【００４８】
図６は、ハードマスク（すなわち、窒化物層１６、及び開口部１８内）に酸化物層６１（例えばＴＥＯＳ酸化物）を堆積する次工程を示している。キャップ窒化物６とともに、層１４，１６は、下部のワード線から上部のビット線を絶縁する層間絶縁として機能する。また、ポリシリコンまたは窒化物からなる層６３が、酸化物層６１上に堆積される。このさらなる層６３は、ビット線トレンチ８４、及び酸化物層６１内に形成される接続孔８２のためのエッチマスクを設けるための層である。
【００４９】
図７は、対応する（第２）リソグラフィ工程の結果を示している。図７Ａは、形成されるビット線に沿った断面図である。ポリシリコンまたは窒化物のエッチマスク層６３は、層６１の表面から、完全に除去されている。しかしながら、図７Ｂの断面図では、開口部６８は、エッチングされるビット線トレンチ８４の部分を示している。なお、エッチマスク層６３（このエッチマスク層は、実際には、ハードマスク層を表わす。しかしながら、さらに他の実施形態によれば、単一レジスト層は、適切なエッチマスクを表わす。）における開口部６８は、窒化物ハードマスク層１６における開口部１８に位置合わせされる。ハードマスク層６３は、前述の例で記載したリソグラフィ処理（すなわち、レジストを被覆、露光、現像し、層６３をエッチングし、レジストを除去する等）を用いて、エッチングされていてもよい。
【００５０】
図８は、エッチマスクとしてのパターン化された層６３を用いて、層６１をエッチングした後の状態を示している。層６１の酸化物は、窒化物ハードマスク層１６に対し下方に、異方エッチングされる。ここでは、開口部１８、及びその下の最上部２５が存在しない。開口部１８は、ローカル配線２１，２２表面で、自由通路(free passage)になっている。参照符号８２及び８４はそれぞれ、接続孔及びビット線トレンチのエッチスペースを示している。なお、接続孔８２は、ビット線トレンチ８４と位置合わせされる。
【００５１】
図９は、トレンチ８４及び接続孔８２に、ダマシン処理で、導電材料７０（例えばタングステン）を充填し、ポリシリコンまたは窒化物エッチマスク層６３を除去し、ＣＭＰ工程を行った後の状態を示している。図９に示されるように、上記ＣＭＰ工程は、トレンチ８４及び接続孔８２内に金属層７０を閉じ込めるために実施される。
【００５２】
図９Ｂから明らかなように、形成された接点５１，５１’，５２，５２’の幅は、ハードマスク開口部１８の幅よりもはるかに小さくなっている。また、酸化物層６１は、異方エッチングされているので、開口部１８及び６８の重複部分９５のみが、局所的に、接続孔８２形成をもたらす。
【００５３】
このことは、図１０及び１１に、より詳細に示されている。図１０は、ローカル配線２１，２２の最上部２５に関して、開口部１８及び６８それぞれにより規定される、トレンチ及び接続孔の配置を示す平面図である。図１１は、接続孔の配置を拡大した一例である。
【００５４】
最上部２５は、ローカル配線２１，２２との接続をもたらす接点を確立するのに利用される。窒化物層１６の開口部１８は、図１１に示された接続領域を制限する。また、ポリ、または窒化物エッチマスク層６３の開口部６８は、開口部１８及び開口部６８の重複部分９５により示された利用領域を制限する。この利用領域は、ビット線トレンチ８４を規定する。接続孔８２の形成は、重複部分９５に制限されるとともに、ビット線トレンチ８４に位置合わせされる。
【００５５】
しかしながら、従来技術では、開口部１０８が、接続孔５１，５２を形成するのに寄与し、かつ本発明の開口部１８に対応する。この開口部１０８は、酸化物層６１の上に形成されたエッチマスクで実現されている。本発明では、酸化物層６１の下にない。単純にビット線トレンチ及び接続孔の領域を互いに付加するので、リソグラフィ構造化工程のための重ね合わせ割当量は、隣接するビット線ＢＬＩ＋１のトレンチと開口部１０８による孔との間の小さくなった距離（図１１では矢印２０３により示されている）から決定される。
【００５６】
これに対して、本発明のこの実施形態によれば、重ね合わせ割当量が増加している。なぜなら、矢印２０２により示されるように、接続孔は、ビット線トレンチに自己整合して形成されるためである。それゆえ、接点５１，５２が存在する位置であっても、ビット線ＢＬは、その長さ方向で、均一な幅になり、かつ均一な間隙２０１になる。
【００５７】
〔先行技術文献〕
ＵＳ  ６，７５６，２７１
ＵＳ  ２００１／００４８６２４
【図面の簡単な説明】
【００５８】
【図１】従来のメモリアレイを示す平面図である。
【図２Ａ】図１に示される従来の構成における、Ａ−Ａ線断面図である。
【図２Ｂ】図１に示される従来の構成における、Ｂ−Ｂ線断面図である。
【図３Ａ】本発明の実施の一形態の一連の処理工程について示し、図１に示されたＡ−Ａ線断面図である。
【図３Ｂ】本発明の実施の一形態の一連の処理工程について示し、図１に示されたＢ−Ｂ線断面図である。
【図４Ａ】本発明の実施の一形態の一連の処理工程について示し、図１に示されたＡ−Ａ線断面図である。
【図４Ｂ】本発明の実施の一形態の一連の処理工程について示し、図１に示されたＢ−Ｂ線断面図である。
【図５Ａ】本発明の実施の一形態の一連の処理工程について示し、図１に示されたＡ−Ａ線断面図である。
【図５Ｂ】本発明の実施の一形態の一連の処理工程について示し、図１に示されたＢ−Ｂ線断面図である。
【図６Ａ】本発明の実施の一形態の一連の処理工程について示し、図１に示されたＡ−Ａ線断面図である。
【図６Ｂ】本発明の実施の一形態の一連の処理工程について示し、図１に示されたＢ−Ｂ線断面図である。
【図７Ａ】本発明の実施の一形態の一連の処理工程について示し、図１に示されたＡ−Ａ線断面図である。
【図７Ｂ】本発明の実施の一形態の一連の処理工程について示し、図１に示されたＢ−Ｂ線断面図である。
【図８Ａ】本発明の実施の一形態の一連の処理工程について示し、図１に示されたＡ−Ａ線断面図である。
【図８Ｂ】本発明の実施の一形態の一連の処理工程について示し、図１に示されたＢ−Ｂ線断面図である。
【図９】本発明の実施の一形態の一連の処理工程について示し、Ａは図１に示されたＡ−Ａ線断面図であり、Ｂは図１に示されたＢ−Ｂ線断面図である。
【図１０】本発明の方法により幅が小さくなった、接続孔及びビット線の概略を示す平面図である。
【図１１】本発明の方法により幅が小さくなった、接続孔及びビット線の概略を示す平面図である。
【図１２】本発明の実施形態のメモリアレイの断面図であり、図１に示されたＣ−Ｃ線断面図である。
【符号の説明】
【００５９】
１    閉込層（Ｏ）
２    メモリ層（Ｎ）
３    閉込層（Ｏ）
４    ポリシリコンゲート
５    タングステンケイ素化合物
６    窒化物キャップ層
７    側壁スペーサ
１０    メモリアレイ
１２    平坦面
１４    酸化物／酸窒化物層、第３の誘電体層
１６    窒化物／酸窒化物層、第１の誘電体層
１８    窒化物層の開口部（ハードマスク）
２０，２１，２２    ローカル配線
２５    ローカル配線の最上部
３１    トランジスタ
４１−４４    ソース／ドレイン領域
５１，５２    配線との接点
６０    ワード線インタースペース用の酸化物層（ＢＰＳＧ）
６１    酸化物層（ＴＥＯＳ）、第２の誘電体層（本発明）
６１’  酸化物層（ＴＥＯＳ）、層間絶縁層を有する第２の誘電体層（従来技術）
６３    ポリシリコンまたは窒化物層、層間絶縁用のエッチマスク
６８    エッチマスクの開口部
７０    導電性充填物
８２    接続孔
８４    ビット線トレンチ
９５    重複部分
１０８  接続孔用のエッチマスク開口部（従来技術）
２０１  ビット線の間隙（本発明）
２０２  本発明により増加した重ね合わせ割当量
２０３  ビット線の間隙（従来技術）
ＢＬ    ビット線
ＷＬ    ワード線
ＳＴＩ  シャロートレンチ分離
【図１】
2007019493.tif 000003
【図２Ａ】
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【図２Ｂ】
2007019493.tif 000005
【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【外国語明細書】
2007019493000001.pdf