(57)【要約】【課題】素子パターンがより微細な固体撮像装置と、ゲート酸化膜の窒化処理と、主要熱処理工程における急速熱処理とを行うことなく、ファーネスアニール処理を採用する固体撮像装置の製造方法とを実現する。【解決手段】本発明に係る固体撮像装置の製造方法は、半導体基板を熱酸化することによって、Ｎチャンネル及びＰチャンネルトランジスタの各々のゲート絶縁膜を形成する工程と、Ｐチャンネルトランジスタのゲート電極を形成すると共に、Ｎチャンネルトランジスタのゲート電極を、その最小ゲート長が０．３μｍ以下となるように形成する工程と、ゲート電極をマスクとして、半導体基板に不純物を注入する工程と、不純物が注入された半導体基板をファーネスアニール処理する工程とを備える。【選択図】図２
2007142035.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、マトリクス状に配列された複数の画素セルと、前記画素セルを駆動する周辺回路とが構成され、前記半導体基板上にＮチャンネルトランジスタ及びＰチャンネルトランジスタを含む固体撮像装置の製造方法であって、
前記半導体基板を熱酸化することによって、前記Ｎチャンネルトランジスタ及び前記Ｐチャンネルトランジスタの各々のゲート絶縁膜を形成する工程と、
前記Ｐチャンネルトランジスタのゲート電極を形成すると共に、前記Ｎチャンネルトランジスタのゲート電極を、その最小ゲート長が０．３μｍ以下となるように形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板に不純物を注入する工程と、
前記不純物が注入された半導体基板をファーネスアニール処理する工程とを備える、固体撮像装置の製造方法。
【請求項２】
前記Ｎチャンネルトランジスタ及び前記Ｐチャンネルトランジスタの各々のゲート電極は、Ｎ型シリコン膜によって形成されることを特徴とする、請求項１に記載の固体撮像装置の製造方法。
【請求項３】
前記不純物が注入された半導体基板上に金属膜を形成する工程と、
前記金属膜が形成された半導体基板を急速に熱処理することによって、前記金属膜の材料と、前記半導体基板上の材料とを含む金属化合物膜を形成する工程とを更に備える、請求項１または２に記載の固体撮像装置の製造方法。
【請求項４】
前記金属化合物膜を形成する工程において、前記金属膜が形成された半導体基板は、９００℃以下の温度において熱処理されることを特徴とする、請求項３に記載の固体撮像装置の製造方法。
【請求項５】
前記ファーネスアニール処理する工程は、前記金属化合物膜を形成する工程の後に行われることを特徴とする、請求項３または４に記載の固体撮像装置の製造方法。
【請求項６】
半導体基板上に、マトリクス状に配列された複数の画素セルと、前記画素セルを駆動する周辺回路とが構成され、前記半導体基板上にＮチャンネルトランジスタ及びＰチャンネルトランジスタを含む固体撮像装置であって、
シリコン酸化膜よりなるゲート絶縁膜と、
Ｎ型シリコン膜よりなるゲート電極とを備え、
前記Ｎチャンネルトランジスタのゲート電極の最小ゲート長は、０．３μｍ以下に形成される、固体撮像装置。
【請求項７】
前記Ｐチャンネルトランジスタのゲート電極の最小ゲート長は、前記Ｎチャンネルトランジスタの最小ゲート長より大きいことを特徴とする、請求項６に記載の固体撮像装置。
【請求項８】
前記Ｐチャンネルトランジスタは、埋め込みチャネル構造を有することを特徴とする、請求項６または７に記載の固体撮像装置。
【請求項９】
前記Ｎ型シリコン膜に導入されている不純物は、リンまたは砒素であることを特徴とする、請求項６〜８のいずれかに記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、より特定的には、ＭＯＳ型固体撮像装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、一般的な半導体装置において、素子寸法の微細化が進展するのに伴い、ＭＯＳ型固体撮像装置においても、素子寸法の微細化が進展している。これにより、ＭＯＳ型固体撮像装置の画素セルのピッチを微細化することが可能であるため、同じ光学サイズ、すなわち、画素アレイが存在する受光領域の面積が一定であっても、受光領域により多くのセルを配置することによって、高解像度の固体撮像装置を構成することができる。
【０００３】
図６は、従来のＭＯＳ型固体撮像装置の代表的な構成を示す回路図である。
【０００４】
図６に示される固体撮像装置は、フォトダイオード３０１と、転送ゲート３０２と、増幅トランジスタ３０４と、リセットトランジスタ３０３とを含み、かつ、各々がマトリクス状に配列される複数の感光セルと、複数の垂直信号線３１１と、複数の共通ドレイン線３０６と、垂直ドライバ回路３０７と、雑音抑圧回路３０８と、水平ドライバ回路３０９とを備える。
【０００５】
増幅トランジスタ３０４及びリセットトランジスタ３０３の各々のドレインは、共通ドレイン線３０６に接続されている。また、増幅トランジスタ３０４のソースは、垂直信号線３１１に接続されている。垂直信号線３１１の一方端は、負荷トランジスタ３０５に接続され、垂直信号線３１１の他方端は、雑音抑圧回路３０８に接続されている。雑音抑圧回路３０８の出力は、水平ドライバ回路３０９によって駆動される水平トランジスタ３１０に結線されている。
【０００６】
ここで、感光セルと雑音抑圧回路の動作の一部について説明する。
【０００７】
図７は、従来のＭＯＳ型固体撮像装置における基本的な構成を示す回路図である。尚、図７においては、感光セルと、雑音抑圧回路と、水平シフトレジスタ（ＳＲ）を含む部分が中心に記載され、他の構成は省略されている。
【０００８】
まず、リセットトランジスタ２０３をオン及びオフさせることによって、フローティングディフュージョン２０２の電位は、ＶＤＤにリセットされる。このとき、定電流源２０５によって規定される増幅トランジスタ２０４の動作点によって、垂直信号線の電位（例えば、節点２０６の電位）Ｖ１は、次式（ａ）を満たす。
Ｖ１＝ＶＧ−ＶＧＳ＝ＶＤＤ−ＶＧＳ    …（ａ）
ここで、ＶＧは、増幅トランジスタ２０４のゲート電位を示し、ＶＧＳは、増幅トランジスタのゲート−ソース間電圧を示す。また、ＶＧＳは、増幅トランジスタ２０４の動作点によって、定数として求められる。
【０００９】
次に、トランジスタ２１０をオンすることによって、節点２０９の電位がＶＤＤに制御されている状態において、トランジスタ２０７をオンすることによって、キャパシタ２０８に充電する。このとき、キャパシタの容量をＣ１、キャパシタ２０８に充電される電荷Ｑは、次式（ｂ）を満たす。
Ｃ１（ＶＤＤ−Ｖ１）＝Ｑ              …（ｂ）
【００１０】
次に、トランジスタ２１０をオフし、続いて、トランスファーゲート２０１をオンすることによって、フォトダイオードに蓄積されている電荷Ｑ１がフローティングディフュージョン２０２に転送される。フローティングディフュージョン２０２の容量をＣとすると、フローティングディフュージョン２０２の電位は、（ＶＤＤ−Ｑ１／Ｃ）に変化する。このとき、節点２０６の電位Ｖ２は、次式（ｃ）を満たす。
Ｖ２＝ＶＤＤ−Ｑ１／Ｃ−ＶＧＳ        …（ｃ）
【００１１】
キャパシタ２０８に最初に充電されていた電荷Ｑは、キャパシタ２０８及び２１１の容量値に従って、キャパシタ２０８及び２１１に分配される。ここで、節点２０９の電位をＶｏｕｔとし、キャパシタ２０８に充電されていた電荷の変化量をΔＱとすると、次式（ｄ）及び（ｅ）が成立する。
Ｃ１（Ｖｏｕｔ−Ｖ２）＝Ｑ＋ΔＱ    …（ｄ）
Ｃ２Ｖｏｕｔ＝−ΔＱ                …（ｅ）
【００１２】
上記式（ａ）〜（ｅ）を解くことによって、Ｖｏｕｔは、次式（ｆ）の通りに求められる。
Ｖｏｕｔ＝Ｃ１／（Ｃ１＋Ｃ２）×（ＶＤＤ−Ｑ１／Ｃ）  …（ｆ）
【００１３】
上記式（ｆ）で表される電位Ｖｏｕｔは、水平選択トランジスタ２１２をオンすることによって、水平信号線２１３を介してアンプへと出力される。
【００１４】
ところで、マイクロコンピュータや、ロジック半導体装置においては、素子寸法が微細化される場合、スケーリング則に従って、全ての素子のサイズが比例縮小することが想定される。
【００１５】
一方、図６及び図７に示されるような固体撮像装置においては、フォトダイオードが配置される所定面積の領域を確保することを優先して、感度や飽和電子数のようなフォトダイオードの特性を維持することが重要である。したがって、固体撮像装置において、素子寸法が微細化される場合、全ての素子のサイズが単純に比例縮小されるのではなく、フォトダイオードが配置される面積を可能な限り減少させることなく、セルや周辺回路に含まれるトランジスタのサイズを微細化する方針が採用される。
【００１６】
一般的なＭＯＳトランジスタのサイズを微細化する際には、後述するショートチャネル特性等の影響によって、各トランジスタの特性のばらつきが大きくなる。各トランジスタの特性のばらつきは、画素毎の特性差に起因する画質の不均一性を引き起こす可能性があるため、トランジスタ特性のばらつきを抑制するために必要なプロセス改善が行われる。
【００１７】
例えば、最小ゲート長が０．３μｍより小さい世代のＣＭＯＳロジック半導体デバイス製造プロセスにおいては、デュアルゲート構造が採用されることが一般的である。より特定的には、ＮチャンネルＭＯＳトランジスタは、Ｎ+ポリシリコンゲートを備え、ＰチャンネルＭＯＳトランジスタは、Ｐ+ポリシリコンゲートを備え、Ｎチャンネル及びＰチャンネルＭＯＳトランジスタの各々のゲート電極は、表面チャネル構造を有する。一般に、素子サイズの微細化に伴ってゲート長が短くなると、トランジスタにおけるショートチャネル効果を無視することができない。上記のように表面チャネルを採用するのは、チャネルのポテンシャルコントロールを可能な限りゲート電界によって行い、その結果、電流制御を容易にするために、ゲート電極直下におけるＳｉ基板とゲート酸化膜との界面近くにチャネルを形成するためである。
【００１８】
しかしながら、ポリシリコンゲートの伝導型をＰ型にするために一般的に用いられるボロン不純物は、ゲート電極形成後の熱処理によって、ゲート電極からゲート酸化膜へと染み出す性質を有する。ボロンがゲート電極からゲート酸化膜へと染み出すと、半導体装置の特性が設計されたものから変化する。したがって、ボロンの染み出しを回避するために、半導体製造プロセスにおいて、以下に示される対策がなされている。
【００１９】
（１）ボロンがゲート電極から半導体基板側へと染み出すことを抑制するために、ゲート酸化膜を窒化する。
（２）サーマルバジェットを抑制するために、ファーネスアニールを禁止する。
（３）サーマルバジェットを抑制するために、半導体基板を急速に熱処理する。
【００２０】
すなわち、最小ゲート長が０．３μｍより小さいゲート電極を有し、かつ、受光領域が組み込まれないＣＭＯＳロジック素子の製造のために、ゲート酸化膜の窒化工程と、基板の急速熱処理工程とを備え、ファーネスアニール工程を備えない製造プロセスが採用されている（例えば、特許文献１参照）。
【特許文献１】特許第３２２８２５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、ＭＯＳ型固体撮像装置に要求される電気的特性及び性能等を維持したまま、ＭＯＳ型固体撮像装置の素子パターンを微細化するために上記のＣＭＯＳロジック用微細化プロセスをそのまま採用すると、以下に示す問題が生じていた。
【００２２】
第１に、ゲート酸化膜を窒化することは、次の理由により、固体撮像装置の製造にとっては好ましくない。ゲート酸化膜を構成するシリコン酸化膜が窒化されると、確かに、ゲート電極から半導体基板中へとボロンが拡散することを防止することができる。しかしながら、ゲート酸化膜中のトラップが増加することによって、界面準位が生じる。固体撮像装置は、光電変換によって生成された電気信号をトランジスタで増幅して出力する。界面準位は、１／ｆノイズの原因であり、界面準位の増加は、１／ｆノイズの増加をもたらす。すなわち、ゲート酸化膜が窒化されると、窒素によってゲート酸化膜のエネルギーギャップに準位が発生するため、その準位とトランジスタのチャネル間の電荷のやり取りにより１／ｆノイズが発生する。また、ゲート酸化膜の窒化は、固体撮像装置のＳ／Ｎ比を悪化させる要因ともなる。以上のように、ゲート酸化膜の窒化は、ＣＭＯＳロジック素子の製造プロセスに適用される場合とは異なり、固体撮像装置の画質に影響する。
【００２３】
第２に、固体撮像装置の製造工程において、８００℃以上の温度下で基板をファーネスアニールすることは、イオン注入時にシリコン基板に発生した欠陥を回復させる効果や、ＳＴＩ等の構成物によって基板に生じる応力を緩和させる効果等をもたらし、その結果、固体撮像装置の暗電流を低減するのに役立つ。したがって、Ｐ+ポリシリコンゲートからのボロン染み出しを抑制するために、８００℃以下の温度下でのファーネスアニールを禁止して、代わりに高温の短時間急速熱処理を採用することは、ＣＭＯＳロジック素子の製造には何ら問題がない。しかしながら、固体撮像装置の製造においてファーネスアニールを採用しないことは、画質のＳ／Ｎ比の悪化につながるため、望ましくない。
【００２４】
より詳細には、暗電流ノイズの原因は、シリコン基板の結晶欠陥による再結合中心であり、バルクの空乏層において発生する。ファーネスアニールには、（１）基板の昇温時及び降温時において、単位時間当たりの温度変化率が緩やかであり、（２）基板が比較的低い温度下で長時間熱処理されるという特徴がある。したがって、ファーネスアニールによれば、基板の欠陥回復や応力緩和等の固相反応のために、反応時間を十分に確保することができるので、固体撮像装置の製造プロセスには、ファーネスアニールが必要である。
【００２５】
第３に、基板を急速に熱処理すると、特に、９００℃以上の温度下で基板を急速に熱処理すると、熱衝撃によって基板内部に応力が発生し、固体撮像装置の暗電流が増加する。したがって、Ｐ+ポリシリコンゲートからのボロン染み出しを抑制するために、急速熱処理を採用することは、ＣＭＯＳロジック素子の製造には問題ないが、基板内部に欠陥等を発生させるため、固体撮像装置の画質のＳ／Ｎ比を悪化させる。
【００２６】
それ故に、本発明は、素子パターンがより微細な固体撮像装置と、ゲート酸化膜の窒化処理と、主要熱処理工程における急速熱処理とを行うことなく、ファーネスアニール処理を採用する固体撮像装置の製造方法とを実現することを目的とする。
【課題を解決するための手段】
【００２７】
第１の発明は、半導体基板上に、Ｎチャンネルトランジスタ及びＰチャンネルトランジスタによって、マトリクス状に配列された複数の画素セルと、画素セルを駆動する周辺回路とが構成される固体撮像装置の製造方法であって、半導体基板を熱酸化することによって、Ｎチャンネルトランジスタ及びＰチャンネルトランジスタの各々のゲート絶縁膜を形成する工程と、Ｐチャンネルトランジスタのゲート電極を形成すると共に、Ｎチャンネルトランジスタのゲート電極を、その最小ゲート長が０．３μｍ以下となるように形成する工程と、ゲート電極をマスクとして、半導体基板に不純物を注入する工程と、不純物が注入された半導体基板をファーネスアニール処理する工程とを備える。
【００２８】
この場合、Ｎチャンネルトランジスタ及びＰチャンネルトランジスタの各々のゲート電極は、Ｎ型シリコン膜によって形成されることが好ましい。
【００２９】
また、当該固体撮像装置の製造方法は、不純物が注入された半導体基板上に金属膜を形成する工程と、金属膜が形成された半導体基板を急速に熱処理することによって、金属膜の材料と、半導体基板上の材料とを含む金属化合物膜を形成する工程とを更に備えても良い。
【００３０】
この場合、金属化合物膜を形成する工程において、金属膜が形成された半導体基板は、９００℃以下の温度において熱処理されることが好ましい。
【００３１】
また、ファーネスアニール処理する工程は、金属化合物膜を形成する工程以降、すなわち、シリサイド形成工程以降に行われても良い。
【００３２】
第２の発明は、半導体基板上に、Ｎチャンネルトランジスタ及びＰチャンネルトランジスタによって、マトリクス状に配列された複数の画素セルと、画素セルを駆動する周辺回路とが構成される固体撮像装置であって、シリコン酸化膜よりなるゲート絶縁膜と、Ｎ型シリコン膜よりなるゲート電極とを備え、Ｎチャンネルトランジスタのゲート電極の最小ゲート長は、０．３μｍ以下に形成されるものである。
【００３３】
この場合、Ｐチャンネルトランジスタのゲート電極の最小ゲート長は、Ｎチャンネルトランジスタの最小ゲート長より大きいことが好ましい。
【００３４】
また、Ｐチャンネルトランジスタは、埋め込みチャネル構造を有していても良い。
【００３５】
また、Ｎ型シリコン膜に導入されている不純物は、リンまたは砒素であることが好ましい。
【発明の効果】
【００３６】
本発明に係る固体撮像装置の製造方法によれば、ゲート酸化膜の窒化処理と、急速熱処理とが行われず、ファーネスアニールが採用されるので、最小ゲート長が０．３μｍ以下に微細化され、かつ、１／ｆノイズを増加させることなく、暗電流が低減された固体撮像装置を製造することができる。
【００３７】
また、本発明に係る固体撮像装置によれば、最小ゲート長が０．３μｍ以下に微細化されるため、解像度及び画質が向上する。
【発明を実施するための最良の形態】
【００３８】
（第１の実施形態）
以下、本発明の第１の実施形態に係る固体撮像装置及びその製造方法について、その詳細を説明する。
【００３９】
まず、第１の実施形態に係る固体撮像装置の特徴について説明する。第１の実施形態に係る固体撮像装置は、Ｎチャンネルトランジスタ及びＰチャンネルトランジスタの各々のゲート電極として、リンまたは砒素が不純物として導入されたＮ+ポリシリコンゲートを備える。したがって、Ｎチャンネルトランジスタは、表面チャネル構造を有し、Ｐチャンネルトランジスタは、埋め込みチャネル構造を有する。
【００４０】
一般に、ゲート長を微細化するためには、デュアルゲートと、表面チャネル構造とを採用することが考えられる。しかしながら、第１の実施形態に係る固体撮像装置は、埋め込みチャネル構造を含むため、最小ゲート長が０．３μｍ以下に微細化された場合、ショートチャネル特性が悪化する。したがって、ショートチャネル特性の悪化を回避するために、第１の実施形態に係る固体撮像装置においては、次のような対策がなされている。
【００４１】
（１）Ｎ型不純物を用いてパンチスルー制御注入を行う。
（２）Ｎチャンネルトランジスタの最小ゲート長が０．３μｍ以下であるとき、Ｐチャンネルトランジスタのゲート電極を、その最小ゲート長が０．３μｍより大きくなるように形成する。この場合、Ｐチャンネルトランジスタの最小ゲート長は、０．５μｍ以上となるように制限されることが望ましい。
【００４２】
図１は、Ｐチャンネルトランジスタのチャネル構造と、ショートチャネル効果との関係を示す図である。図１において、実線は、表面チャネル型トランジスタのショートチャネル特性を示し、破線は、埋め込みチャネル型トランジスタのショートチャネル特性を示す。
【００４３】
図１に示されるように、上記（２）に示される対策に従って、Ｐチャンネルトランジスタのゲート長は、０．５μｍ以上に設定されることが、ショートチャネル特性を向上させるために望ましい。
【００４４】
次に、第１の実施形態に係る固体撮像装置の製造方法を説明する。第１の実施形態に係る固体撮像装置の製造方法は、半導体基板を熱酸化することによって、Ｎチャンネルトランジスタ及びＰチャンネルトランジスタの各々のゲート絶縁膜を形成する工程と、Ｐチャンネルトランジスタのゲート電極を形成すると共に、Ｎチャンネルトランジスタのゲート電極を、その最小ゲート長が０．３μｍ以下となるように形成する工程と、ゲート電極をマスクとして、半導体基板に不純物を注入する工程と、不純物が注入された半導体基板をファーネスアニール処理する工程とを少なくとも備える。
【００４５】
一般に、固体撮像装置において発生するリーク電流は、暗電流または白キズとして、画質を劣化する要因となる。
【００４６】
そこで第１の実施形態に係る製造方法においては、ＭＯＳトランジスタの低濃度ソース・ドレイン（いわゆる、ＬＤＤ）及び高濃度ソース・ドレインへのイオン注入や、ＭＯＳトランジスタのチャネルの閾値制御用イオン注入の後に、半導体基板を８００℃以上の温度下でファーネスアニールする工程を備える。ファーネスアニールは、半導体基板に不純物イオンを注入した時に発生した欠陥を回復したり、ＳＴＩなどのデバイス構成物によって生じる応力を緩和したりするために効果的である。
【００４７】
また、上述したように、第１の実施形態に係る固体撮像装置において、Ｎチャンネルトランジスタ及びＰチャンネルトランジスタの各々のゲート電極は、Ｎ型ポリシリコンによって形成される。したがって、不純物がゲート電極に導入された後、配線工程に至るまでに行われる熱処理工程として、８００℃以上の温度下における長時間のファーネスアニールが採用されても、ＣＭＯＳロジック素子におけるＰ+ポリシリコンゲートとは異なり、ボロン不純物がゲート電極から半導体基板へと染み出すことはない。むしろ、ファーネスアニールによって、フォトダイオード及びその周辺におけるＰＮ接合または半導体基板中の欠陥、応力発生の問題等を回避することができる。
【００４８】
また、微細な素子寸法を有する固体撮像装置において、画素セル領域及び周辺回路の少なくとも一部には、サリサイド構造、すなわち、ゲート電極と半導体基板拡散層表面に、いわゆる金属シリサイド（例えば、チタンシリサイド、コバルトシリサイド、ニッケルシリサイドなど）を張り付けたサリサイド構造が採用される。
【００４９】
サリサイド構造を形成するために、第１の実施形態に係る固体撮像装置の製造方法は、更に、不純物が注入された半導体基板上に金属膜を形成する工程と、金属膜が形成された半導体基板を急速に熱処理することによって、金属膜の材料と、半導体基板上の材料とを含む金属化合物膜を形成する工程とを備えていれば良い。
【００５０】
尚、サリサイド構造（金属化合物膜）を形成するためには、半導体基板を急速に熱処理することが必要である。したがって、当該金属化合物膜を形成する工程において、金属膜が形成された半導体基板は、９００℃以下の温度において熱処理される。
【００５１】
ここで、第１の実施形態に係る固体撮像装置の製造方法の一例について、従来の製造方法と対比して説明する。
【００５２】
図２は、本発明の第１の実施形態に係る固体撮像装置の製造方法の一例を示すフローチャートである。尚、図１においては、固体撮像装置の製造工程のうち、ゲート電極形成後の一部の工程のみが示されている。
【００５３】
図２に示される製造方法の一例は、ゲート電極を形成する工程に続いて、次の各工程を備える。尚、一例として、各ステップの加熱温度及び処理時間等の条件が併せて記載されている。
（１ａ）ソース／ドレイン拡散層へのイオン注入
（２ａ）注入イオン活性化ファーネスアニール（加熱温度：８００〜８５０℃、処理時間：３０〜６０分）
（３ａ）スパッタリングによるコバルト膜堆積（膜厚：３０〜５０ｎｍ）
（４ａ）１回目コバルトシリサイド化ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）（加熱温度：４５０〜６００℃、加熱時間：６０秒）
（５ａ）未反応コバルト除去
（６ａ）２回目コバルトシリサイド化ＲＴＡ（加熱時間：７５０〜８５０℃（最高９００℃）、加熱温度：６０秒）
【００５４】
尚、上記の具体例において、工程（１ａ）は、半導体基板に不純物を注入する工程に相当し、工程（２ａ）は、ファーネスアニール処理する工程に相当し、工程（３ａ）は、金属膜を堆積する工程に相当し、工程（４ａ）〜（６ａ）は、金属化合物膜を形成する工程に相当する。
【００５５】
図２に示されるように、サリサイド形成工程（工程（３ａ）〜（６ａ））において、ＲＴＡ、すなわち、急速熱処理が採用されている。しかしながら、サリサイド形成工程におけるＲＴＡは、概ね８００℃未満の温度下で行われるため、固体撮像装置の特性に影響する程に深刻な画像ノイズの原因は、ＲＴＡの急激な温度変化によって発生し難い。
【００５６】
図３は、従来のコバルトシリサイド形成工程を含む固体撮像装置の製造方法を示すフローチャートである。
【００５７】
図３に示される従来の製造方法は、ゲート電極を形成する工程に続いて、次の各工程を備える。尚、一例として、各ステップの加熱温度及び処理時間等の条件が併せて記載されている。
（１ｂ）ソース／ドレイン拡散層へのイオン注入
（２ｂ）注入イオン活性化ＲＴＡ（加熱温度：９５０〜１０５０℃、処理時間：１０〜２０秒）
（３ｂ）スパッタリングによるコバルト膜堆積（膜厚：３０〜５０ｎｍ）
（４ｂ）１回目コバルトシリサイド化ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）（加熱温度：４５０〜６００℃、加熱時間：６０秒）
（５ｂ）未反応コバルト除去
（６ｂ）２回目コバルトシリサイド化ＲＴＡ（加熱時間：７５０〜８５０℃（最高９００℃）、加熱温度：６０秒）
【００５８】
図３に示される従来の製造方法は、工程（２ｂ）において、注入イオンを活性化するために急速熱処理が行われる点で、図１に示される製造方法と相違する。
【００５９】
ところで、ＰＮ接合の境界にコバルトシリサイド細線が形成された後に、基板に８００℃以上の温度下でのファーネスアニールを実施した場合、コバルトシリサイド細線は、凝集によって断線してしまうことが知られている。そのため、一般には、コバルトシリサイドを形成した後の工程においては、ファーネスアニールを実施しないことが通例であった。
【００６０】
これに対し、第１の実施形態に係る固体撮像装置においては、ゲート電極は、Ｎ型ポリシリコンのみで形成されている。したがって、ＰＮ接合境界が存在しないので、コバルトシリサイド形成前にのみ適用されていたファーネスアニールを、コバルトシリサイド形成後に適用することも可能である。
【００６１】
コバルトシリサイド形成後に、８００℃以上の温度下でのファーネスアニールが行われると、更に、コバルトシリサイド形成時の急速熱処理によって半導体基板に発生した応力をも開放することが可能となる。この結果、応力に起因する暗電流発生要因を、消滅または低減させることができる。この場合の製造工程を以下に示す。
【００６２】
図４は、本発明の第１の実施形態に係る固体撮像装置の製造方法の他の一例を示すフローチャートである。
【００６３】
図４に示される製造方法の他の一例は、ゲート電極を形成する工程に続いて、次の各工程を備える。尚、各ステップの加熱温度及び処理時間等の条件が併せて記載されている。
（１ｃ）ソース／ドレイン拡散層へのイオン注入
（２ｃ）スパッタリングによるコバルト膜堆積（膜厚：３０〜５０ｎｍ）
（３ｃ）１回目コバルトシリサイド化ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）（加熱温度：４５０〜６００℃、加熱時間：６０秒）
（４ｃ）未反応コバルト除去
（５ｃ）２回目コバルトシリサイド化ＲＴＡ（加熱時間：７５０〜８５０℃（最高９００℃）、加熱温度：６０秒）
（６ｃ）注入イオン活性化ファーネスアニール（加熱温度：８００〜８５０℃、処理時間：３０〜６０分）
【００６４】
尚、上記において、工程（１ｃ）は、半導体基板に不純物を注入する工程に相当し、工程（２ｃ）は、金属膜を堆積する工程に相当し、工程（３ｃ）〜（５ｃ）は、金属化合物膜を形成する工程に相当し、工程（６ｃ）は、ファーネスアニール処理する工程に相当する。
【００６５】
図４に示される製造工程においては、２回目コバルトシリサイド化ＲＴＡ（工程（５ｃ））において、加熱温度が比較的高く設定されても、後続のファーネスアニール（工程（６ｃ））において、ＲＴＡにおいて半導体基板中に生じた応力が開放される。したがって、図４に示される固体撮像装置の製造方法は、固体撮像装置のノイズを更に低減することができるという利点を有する。
【００６６】
図５は、本発明に係る代表的なＭＯＳ型固体撮像装置と、標準ＣＭＯＳロジック素子とについて、半導体装置の種類毎のデバイスパラメータと、製造工程の特徴とを示す比較表である。
【００６７】
図５の列Ａに示されるように、シングルゲート世代のＣＭＯＳロジック素子において、Ｎチャンネルトランジスタは、表面チャネル構造を有し、Ｐチャンネルトランジスタは、埋め込みチャネル構造を有する。製造プロセスにおいては、ファーネスアニールが採用されるが、ボロンの染み出しの問題があるために、形成されるトランジスタの最小ゲート長は、０．３５μｍ以上に限られていた。
【００６８】
一方、図５の列Ｂに示されるように、デュアルゲート世代のＣＭＯＳロジック素子において、Ｎチャンネルトランジスタ及びＰチャンネルトランジスタは、表面チャネル構造を有するので、両トランジスタのゲート長を共に微細化することができる。その反面、デュアルゲート世代のＣＭＯＳロジック素子の製造プロセスにおいては、ボロンの染み出しを抑制する観点で、熱処理の選択肢は、ＲＴＡによる活性化アニールに限定される。
【００６９】
元来、デュアルゲート化は、トランジスタの駆動能力を向上させるために採用されたものである。しかしながら、固体撮像装置においては、トランジスタのサイズを微細化することは必要であるが、トランジスタの能力の向上（駆動電流量の増加・低抵抗化）はあまり求められていない。これは、固体撮像装置にとっては、セル内部のフォトダイオード領域を確保することが優先されるため、固体撮像装置の素子の微細化が、単純な比例縮小ではなく、フォトダイオードの面積をできるだけ減少することなく、セルや周辺回路に含まれるトランジスタを微細化する方針に従ってなされることによるものである。
【００７０】
これに対し、図５の列Ｃは、本発明に係る固体撮像装置のデバイスパラメータと、製造工程の特徴とを示す。本発明にかかる固体撮像装置及びその製造方法は、上述したような固体撮像装置への要求の特殊性に合致するものであり、０．３μｍ以下の最小ゲート長を有するＮチャンネルトランジスタを含み、微細な素子サイズを有する固体撮像装置に最適である。
【産業上の利用可能性】
【００７１】
本発明は、例えば、最小ゲート長が０．３μｍ以下に微細化されたＭＯＳ型固体撮像装置を製造するために有用である。
【図面の簡単な説明】
【００７２】
【図１】Ｐチャンネルトランジスタのチャネル構造と、ショートチャネル効果との関係を示す図
【図２】本発明の第１の実施形態に係る固体撮像装置の製造方法の一例を示すフローチャート
【図３】従来の固体撮像装置の製造方法を示すフローチャート
【図４】本発明の第１の実施形態に係る固体撮像装置の製造方法の他の一例を示すフローチャート
【図５】半導体装置の種類毎のデバイスパラメータと、製造工程の特徴とを示す図
【図６】従来のＭＯＳ型固体撮像装置の代表的な構成を示す回路図
【図７】従来のＭＯＳ型固体撮像装置における基本的な構成を示す回路図
【符号の説明】
【００７３】
２０１  トランスファーゲート
２０２  フローティングディフュージョン
２０３  リセットトランジスタ
２０４  増幅トランジスタ
２０５  定電流源
２０６  節点
２０７  トランジスタ
２０８  キャパシタ
２０９  節点
２１０  トランジスタ
２１１  キャパシタ
２１２  水平選択トランジスタ
２１３  水平信号線
３０１  フォトダイオード
３０２  転送ゲート
３０３  リセットトランジスタ
３０４  増幅トランジスタ
３０５  負荷トランジスタ
３０６  共通ドレイン線
３０７  垂直ドライバ回路
３０８  雑音抑圧回路
３０９  水平ドライバ回路
３１０  水平トランジスタ
３１１  垂直信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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