(57)【要約】【課題】  貫通電流を防止するクロック回路を提供すること。【解決手段】  クロック信号供給回路１０と、これに接続された論理ゲートＡＮＤ１及びＡＮＤ２と、これに接続された複数段のクロックドライバ回路Ｂ２〜Ｂ１１と、最終段に接続されたクロック信号被供給回路１３〜１８と、論理ゲートＡＮＤ１及びＡＮＤ２に制御信号を入力する制御回路１１及び１２とを備えている。クロックドライバ回路Ｂ１〜Ｂ１１は、ともにＣＭＯＳインバータ回路構成の第１のインバータ回路ＩＮＶ１及びＩＮＶ２と、振幅制御回路ＣＴ１とで構成されている。第１のインバータ回路ＩＮＶ１は、基板に高電位側電源電圧ＶＤＤよりも高い電圧が印加されるｐ型ＦＥＴ（Ｐ１）を具備している。振幅制御回路ＣＴ１は、２つのｎ型ＦＥＴ（Ｎ３及びＮ４）で構成されている。【選択図】  図１
2007058717.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号供給回路（１０）と、
このクロック信号供給回路（１０）に一方の入力端子が接続された論理ゲート（ＡＮＤ１及びＡＮＤ２）と、この論理ゲートの出力端子に接続された複数段のバッファ構成のクロックドライバ回路（Ｂ２〜Ｂ１１）と、このクロックドライバ回路の最終段に接続されたクロック信号被供給回路（１３〜１８）と、前記論理ゲート（ＡＮＤ１及びＡＮＤ２）の他方の入力端子（ＥＮ１及びＥＮ２）に制御信号を入力する制御回路（１１及び１２）と、
を備え、
前記クロックドライバ回路（Ｂ１〜Ｂ１１）は、
第１のｎ型電界効果型トランジスタ（Ｎ１）と第１のｐ型電界効果型トランジスタ（Ｐ１）との直列接続からなる第１の回路（ＩＮＶ１）と、
第２のｎ型電界効果型トランジスタ（Ｎ２）と第２のｐ型電界効果型トランジスタ（Ｐ２）との直列接続からなる第２の回路（ＩＮＶ２）と、
第３のｎ型電界効果型トランジスタ（Ｎ３）と第４のｎ型電界効果型トランジスタ（Ｎ４）との直列接続からなる第３の回路（ＣＴ１）とで構成され、
前記第１の回路（ＩＮＶ１）は、
第１のｎ型電界効果型トランジスタ（Ｎ１）のゲートと第１のｐ型電界効果型トランジスタ（Ｐ１）のゲートが共通接続されて、前記論理ゲート（ＡＮＤ１及びＡＮＤ２）又は前段のクロックドライバ回路からの信号が入力され、前記第１のｎ型電界効果型トランジスタ（Ｎ１）と第１のｐ型電界効果型トランジスタ（Ｐ１）との接続部が、前記第２の回路（ＩＮＶ２）における第２のｎ型電界効果型トランジスタ（Ｎ２）と第２のｐ型電界効果型トランジスタ（Ｐ２）の、各ゲートに接続されると共に、前記第３の回路（ＣＴ１）における第４のｎ型電界効果型トランジスタ（Ｎ４）のゲートに接続され、
前記第１のｎ型電界効果型トランジスタ（Ｎ１）は、
その基板に低電位側電源電圧（ＶＳＳ）が印加されると共に、前記第１のｐ型電界効果型トランジスタ（Ｐ１）に接続されていない側の端子が、前記低電位側電源電圧（ＶＳＳ）に保持され、
前記第１のｐ型電界効果型トランジスタ（Ｐ１）は、
その基板に高電位側電源電圧（ＶＤＤ）よりも高い電圧が印加されると共に、前記第１のｎ型電界効果型トランジスタ（Ｎ１）に接続されていない側の端子が、前記高電位側電源電圧（ＶＤＤ）に保持され、
前記第２の回路（ＩＮＶ２）は、
前記第２のｎ型電界効果型トランジスタ（Ｎ２）と第２のｐ型電界効果型トランジスタ（Ｐ２）との接続部が、前記第３の回路（ＣＴ１）における第３のｎ型電界効果型トランジスタ（Ｎ３）のゲートに接続され、
前記第２のｎ型電界効果型トランジスタ（Ｎ２）は、
その基板に前記低電位側電源電圧（ＶＳＳ）が印加されると共に、前記第２のｐ型電界効果型トランジスタ（Ｐ２）に接続されていない側の端子が、前記低電位側電源電圧（ＶＳＳ）に保持され、
前記第２のｐ型電界効果型トランジスタ（Ｐ２）は、
その基板に前記高電位側電源電圧（ＶＤＤ）が印加されると共に、前記第２のｎ型電界効果型トランジスタ（Ｎ２）に接続されていない側の端子が、前記高電位側電源電圧（ＶＤＤ）に保持され、
前記第３の回路（ＣＴ１）は、
前記第３のｎ型電界効果型トランジスタ（Ｎ３）と第４のｎ型電界効果型トランジスタ（Ｎ４）との接続部から出力信号が出力され、
前記第３のｎ型電界効果型トランジスタ（Ｎ３）は、
その基板に前記低電位側電源電圧（ＶＳＳ）が印加されると共に、前記第４のｎ型電界効果型トランジスタ（Ｎ４）に接続されていない側の端子が、前記高電位側電源電圧（ＶＤＤ）に保持され、
前記第４のｎ型電界効果型トランジスタ（Ｎ４）は、
その基板に前記低電位側電源電圧（ＶＳＳ）が印加されると共に、前記第３のｎ型電界効果型トランジスタ（Ｎ３）に接続されていない側の端子が、前記低電位側電源電圧（ＶＳＳ）に保持されることを、
特徴としたクロック回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号を被供給回路に供給する回路に関する。
【背景技術】
【０００２】
携帯機器を代表とする、電池駆動される機器に搭載されるＬＳＩの消費電力を削減するための手法として、電力消費の占める割合の高い、クロック信号を低振幅化する手法が提案されている。この低振幅クロック信号に対応する低振幅クロックドライバ回路が、非特許文献１のFig.3に提案されている。図５に示す低振幅クロックドライバ回路５００は、非特許文献１のFig.3の回路において、CMOSインバータ部分（否定ゲート）をトランジスタレベルで表記したものであり、非特許文献１のFig.3に示される Type A1 クロックドライバと図５の低振幅クロックドライバ回路５００回路は等価である。
【０００３】
図５の低振幅クロックドライバ回路５００において、入力端子ＩＮに高電位側電源電圧ＶＤＤと低電位側電源電圧ＶＳＳの中間の電位が入力される場合、ｐ型電界効果型トランジスタＰ５とｎ型電界効果型トランジスタＮ５が、両方ともオンの状態、つまりともにカットオフしていない状態になる。この時、高電位側電源電圧ＶＤＤから低電位側電源電圧ＶＳＳまでショート状態となり、貫通電流が発生する。低振幅クロックドライバ５００に入力されるクロック信号の内、この貫通電流を発生させるのは、高電位側電源電圧ＶＤＤより低いＨｉｇｈ信号を含む低振幅クロック信号であり、特にこの低Ｈｉｇｈ信号が、ｎ型電界効果型トランジスタＮ１の閾値電圧をＶｔｎ、ｐ型電界効果型トランジスタＰ５の閾値電圧をＶｔｐとした場合に、両トランジスタが互いにオンの状態になるＶｔｎ以上であって（高電位側電源電圧ＶＤＤ−Ｖｔｐ）以下の範囲にある場合である。以下低振幅とは、低電位側振幅が低電位側電源電圧ＶＳＳで、高電位側振幅が高電位側電源電圧ＶＤＤよりも低いことであり、特にこの高電位側振幅が、高電位側電源電圧からトランジスタの閾値電圧を差し引いた電位になることを指す。
【０００４】
これに対して低振幅クロックドライバ回路５００は、ｐ型電界効果型トランジスタＰ５の基板電圧を高電位側電源電圧ＶＤＤより大きくすることで、実効的な閾値電圧を大きくし、前記貫通電流を低減することができる。
【０００５】
また、ｎ型電界効果型トランジスタＮ６とｎ型電界効果型トランジスタＮ７によって出力端子ＯＵＴに出力されるクロック信号の振幅は、ｎ型電界効果型トランジスタＮ６の閾値電圧をＶｔｎ６とすると、低電位側電源電圧ＶＳＳのＬｏｗ信号、（高電位側電源電圧ＶＤＤ−Ｖｔｎ６）のＨｉｇｈ信号になる。つまり高振幅側の出力を、通常のＨｉｇｈ信号である高電位側電源電圧から、ｎ型電界効果型トランジスタＮ６の閾値電圧分低く出力することができ、低振幅化できる。これにより、低振幅クロック信号を複数のクロックドライバを介しても、振幅を低く保ちながら配信することを実現している。
【０００６】
ここで、低振幅クロックドライバ５００はインバータ回路構成であるので、Ｌｏｗ信号が入力端子ＩＮへ入力される場合、出力端子ＯＵＴには低Ｈｉｇｈ信号が出力され、一方、Ｈｉｇｈ信号又は低Ｈｉｇｈ信号が入力端子ＩＮへ入力される場合、出力端子ＯＵＴにはＬｏｗ信号が出力される。
【０００７】
また、クロック信号をクロック発生回路からクロック信号被供給回路（出力バッファ３０〜４５）へ配信するクロック回路において、クロック信号の伝搬遅延時間が等しくなるように、インバータ構成のドライバ回路を介して配信し、さらに任意のクロック信号被供給回路に、任意のタイミングでクロックの供給を制御するために論理ゲートを挿入し、クロック信号供給の必要がないクロック信号被供給回路へ随時クロックの供給を停止することによって低消費電力化する技術が特許文献１に提案されている。
【０００８】
図６のクロック回路６００は、特許文献１の図２に示されるクロック回路を一部抜粋したものである。クロック回路６００において、クロック信号発生回路１０から発生したクロック信号は、端子ＣＬＫに入力され、論理ゲートＮＡＮＤ１へ入力される。この時、入力端子ＥＮ１に入力される制御信号により、前記クロック信号は論理ゲートＮＡＮＤ１の通過の可否を制御される。
【０００９】
前記クロック信号の通過が論理ゲートＮＡＮＤ１により拒否された場合は、論理ゲートの出力は入力されるクロック信号に関わらずＨｉｇｈ信号で固定される。このＨｉｇｈ信号はドライバ回路Ｃ１へ入力され、ドライバ回路はインバータ回路であることから、その出力はＬｏｗ信号となる。このＬｏｗ信号はドライバ回路Ｃ２へ入力され、その出力はＨｉｇｈ信号となる。このように、このドライバ回路はＨｉｇｈ入力に対してＬｏｗ出力、Ｌｏｗ入力に対してＨｉｇｈ出力と反転を繰り返し、最終的にクロック信号被供給回路１１〜１４へＬｏｗ信号を供給する。これは、動作する必要のないクロック信号被供給回路にはクロック信号を供給せずに、信号の遷移を止めて消費電力を低減する手法である。クロック信号被供給回路として、具体的にはレジスタと呼ばれる記憶保持素子の値を書き換える必要のないときは、クロックを供給しない。レジスタの値を書き換える必要があるかどうかは事前に検知することができ、それによってクロックを供給するかどうかを判定する。
【非特許文献１】IEEE Journal of Solid-State Circuits, Vol. 33, No. 5, May 1998, A Reduced Clock-Swing Flip-Flop (RCSFF) for 63% Power Reduction, Hiroshi Kawaguchi and Takayasu Sakurai.
【特許文献１】特開２０００−３５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、以上の上記従来技術、低振幅クロックドライバとクロック信号供給の制御をする論理ゲートを利用したクロックツリーにより、更なる低消費電力化を図ろうとすると、前述のように任意の論理ゲートがクロック信号供給を停止している時、その論理ゲートに接続されている低振幅クロックドライバは入力がＬｏｗ信号に対して出力は反転し、高電位側電源電圧ＶＤＤより低い低Ｈｉｇｈ信号を出力し、次の段の低振幅クロックドライバがこの低Ｈｉｇｈ信号を受けることになり、貫通電流が発生する要因を作ってしまう。前述のように、低振幅クロックドライバはこの低Ｈｉｇｈ信号に対応したクロックドライバであるが、このクロックドライバ内の前記高閾値ｐ型電界効果型トランジスタの基板電圧は、増幅器により通常電源電圧の２倍程度まで上げるが、前記増幅器の規模は増幅率に比例し、貫通電流を完全に防止するレベルまで上げることは、非現実的である。それ故、この低振幅クロックドライバは、前述のように低Ｈｉｇｈの信号入力された時に発生する貫通電流を低減することを目的とし、完全に防止することはできない。
【００１１】
本発明は上記事情に鑑みなされたものであって、その目的とするところは、貫通電流を防止するクロック回路、を提供することにある。
【課題を解決するための手段】
【００１２】
本発明のクロック回路は、クロック信号供給回路と、このクロック信号供給回路に一方の入力端子が接続された論理ゲートと、この論理ゲートの出力端子に接続された複数段のバッファ構成のクロックドライバ回路と、このクロックドライバ回路の最終段に接続されたクロック信号被供給回路と、前記論理ゲートの他方の入力端子に制御信号を入力する制御回路と、を備え、前記クロックドライバ回路は、第１のｎ型電界効果型トランジスタと第１のｐ型電界効果型トランジスタとの直列接続からなる第１の回路と、第２のｎ型電界効果型トランジスタと第２のｐ型電界効果型トランジスタとの直列接続からなる第２の回路と、第３のｎ型電界効果型トランジスタと第４のｎ型電界効果型トランジスタとの直列接続からなる第３の回路とで構成され、前記第１の回路は、第１のｎ型電界効果型トランジスタのゲートと第１のｐ型電界効果型トランジスタのゲートが共通接続されて、前記論理ゲート又は前段のバッファ回路からの信号が入力され、前記第１のｎ型電界効果型トランジスタと第１のｐ型電界効果型トランジスタとの接続部が、前記第２の回路における第２のｎ型電界効果型トランジスタと第２のｐ型電界効果型トランジスタの、各ゲートに接続されると共に、前記第３の回路における第４のｎ型電界効果型トランジスタのゲートに接続され、前記第１のｎ型電界効果型トランジスタは、その基板に低電位側電源電圧が印加されると共に、前記第１のｐ型電界効果型トランジスタに接続されていない側の端子が、前記低電位側電源電圧に保持され、前記第１のｐ型電界効果型トランジスタは、その基板に高電位側電源電圧よりも高い電圧が印加されると共に、前記第１のｎ型電界効果型トランジスタに接続されていない側の端子が、前記高電位側電源電圧に保持され、前記第２の回路は、前記第２のｎ型電界効果型トランジスタと第２のｐ型電界効果型トランジスタとの接続部が、前記第３の回路における第３のｎ型電界効果型トランジスタのゲートに接続され、前記第２のｎ型電界効果型トランジスタは、その基板に前記低電位側電源電圧が印加されると共に、前記第２のｐ型電界効果型トランジスタに接続されていない側の端子が、前記低電位側電源電圧に保持され、前記第２のｐ型電界効果型トランジスタは、その基板に前記高電位側電源電圧が印加されると共に、前記第２のｎ型電界効果型トランジスタに接続されていない側の端子が、前記高電位側電源電圧に保持され、前記第３の回路は、前記第３のｎ型電界効果型トランジスタと第４のｎ型電界効果型トランジスタとの接続部から出力信号が出力され、前記第３のｎ型電界効果型トランジスタは、その基板に前記低電位側電源電圧が印加されると共に、前記第４のｎ型電界効果型トランジスタに接続されていない側の端子が、前記高電位側電源電圧に保持され、前記第４のｎ型電界効果型トランジスタは、その基板に前記低電位側電源電圧が印加されると共に、前記第３のｎ型電界効果型トランジスタに接続されていない側の端子が、前記低電位側電源電圧に保持されることをその要旨とする。
【００１３】
このような構成により、前記論理ゲートによって前記クロック信号の供給を停止させた場合、前記論理ゲートからはＬｏｗの信号が出力される。このＬｏｗ信号を入力とするクロックドライバは、前述のようにバッファ構成であり、このバッファの出力も入力と同様のＬｏｗ信号である。このＬｏｗ信号を入力として受けた次の段のバッファも同様にＬｏｗ信号を出力する。このように、前記クロックドライバの入出力がＬｏｗになり、貫通電流の発生原因である低Ｈｉｇｈのクロック信号が発生することが無くなるので、前記クロックドライバに貫通電流が発生しない。
【００１４】
ここで低Ｈｉｇｈのクロック信号とは、前記クロックドライバを構成する前記第１の回路に、貫通電流が発生する条件のクロック入力信号の振幅範囲であるので、具体的には、前記第１のｐ型電界効果型トランジスタの閾値電圧をＶｔｐとし、前記第１のｎ型電解効果型トランジスタの閾値電圧をＶｔｎとした場合、Ｖｔｎ以上であって、（前記高電位側電源電圧−Ｖｔｐ）以下、である。
【発明の効果】
【００１５】
本発明によれば、クロックドライバに貫通電流が発生することがなく、低消費電力化が実現可能なクロック回路を提供できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を好適な実施形態を基に説明する。
【００１７】
図１は本発明の実施形態に係るクロック回路１００の構成図である。
【００１８】
クロック信号供給回路１０は、クロック信号を供給する回路であり、例えばクロック発振器である。
【００１９】
クロック信号被供給回路１３〜１８は、クロック信号を受ける回路であり、例えばフリップフロップやラッチなどである。
【００２０】
端子ＣＬＫは、クロック信号供給回路がクロック信号を出力する端子であり、端子ＣＬＫ１〜ＣＬＫ６は、各クロック信号被供給回路へクロック信号を入力する端子である。
【００２１】
クロックドライバＢ１〜Ｂ１１は、ツリー状に構成されたクロック信号ラインの伝搬遅延時間を均一にするように配置されている。
【００２２】
論理ゲートＡＮＤ１及びＡＮＤ２は、ＡＮＤゲートであり、２つある入力端子の一方はクロックドライバＢ１から出力されるクロック信号を入力し、もう一方の入力端子ＥＮ１及びＥＮ２、はそれぞれ制御回路１１及び１２からの制御信号を入力する。この制御信号により、論理ゲートＡＮＤ１及びＡＮＤ２の出力は供給／停止を制御される。
【００２３】
制御回路１１及び１２は、入力端子ＥＮ１及びＥＮ２でそれぞれ論理ゲートＡＮＤ１及びＡＮＤ２と接続されている。論理ゲートＡＮＤ１の出力は制御回路１１、論理ゲートＡＮＤ２は制御回路１２によってそれぞれ出力を制御している。例えば論理ゲートＡＮＤ１がクロックドライバＢ１から出力されるクロック信号の通過を許可する場合、制御回路１１はＨｉｇｈ信号を入力端子ＥＮ１へ入力する。一方、論理ゲートＡＮＤ２がクロックドライバＢ１から出力されるクロック信号の通過を拒否する場合、制御回路１２はＬｏｗ信号を入力端子ＥＮ２へ入力し、論理ゲートＡＮＤ２の出力はＬｏｗ信号で固定される。
【００２４】
クロック信号供給回路１０より発信され、端子ＣＬＫへ入力されたクロック信号は、クロックドライバＢ１を介して論理ゲートＡＮＤ１及びＡＮＤ２へ入力される。各論理ゲートＡＮＤ１及びＡＮＤ２は、制御回路１１及び１２からそれぞれ入力端子ＥＮ１及びＥＮ２に入力される信号によって、もう一方の入力端子へ入力されたクロック信号の供給／停止の制御をする。例えば、入力端子ＥＮ１にＨｉｇｈ信号が入力され、入力端子ＥＮ２にＬｏｗ信号が入力された場合、論理ゲートＡＮＤ１はクロック信号の通過を許可する一方、論理ゲートＡＮＤ２はクロック信号の通過を拒否する。論理ゲートＡＮＤ１を通過したクロック信号は、次の段のクロックドライバＢ２及びＢ３へ配信される。クロックドライバＢ２の出力はクロックドライバＢ６へ入力され、端子ＣＬＫ１へ入力され、クロック信号被供給回路１３へ供給される。同様に、クロックドライバＢ３の出力はクロックドライバＢ７及びＢ８へ配信され、それぞれの端子ＣＬＫ２及びＣＬＫ３へ入力され、個々のクロック信号被供給回路１４及び１５へ供給される。
【００２５】
一方、論理ゲートＡＮＤ２の出力は、クロック信号通過を拒否したので、Ｌｏｗ信号で固定される。このＬｏｗ信号は次の段のクロックドライバＢ４及びＢ５へ配信される。クロックドライバＢ４の出力は、クロックドライバＢ９及びＢ１０へ、クロックドライバＢ５の出力はクロックドライバＢ１１へそれぞれ入力される。そしてクロックドライバＢ９及びＢ１０及びＢ１１のそれぞれの出力であるＬｏｗ信号は各端子ＣＬＫ４及びＣＬＫ５及びＣＬＫ６を介してそれぞれのクロック信号被供給回路１６及び１７及び１８へ供給される。
【００２６】
図２は、クロックドライバ回路Ｂ１〜Ｂ１１の個々の構成を示している。
【００２７】
図２のクロックドライバ回路は、第１のｎ型電界効果型トランジスタ以下ｎ型ＦＥＴ（Ｎ１）と第１のｐ型電界効果型トランジスタ以下ｐ型ＦＥＴ（Ｐ１）との直列接続からなる第１のインバータ回路ＩＮＶ１と、第２のｎ型ＦＥＴ（Ｎ２）と第２のｐ型ＦＥＴ（Ｐ２）との直列接続からなる第２のインバータ回路ＩＮＶ２と、第３のｎ型ＦＥＴ（Ｎ３）と第４のｎ型ＦＥＴ（Ｎ４）との直列接続からなる第１の振幅制御回路ＣＴ１とで構成される。
【００２８】
インバータ回路ＩＮＶ１は、ｎ型ＦＥＴ（Ｎ１）のゲートとｐ型ＦＥＴ（Ｐ１）のゲートが共通接続されて、前記論理ゲート又は前段のクロックドライバ回路からの信号が入力される。ｎ型ＦＥＴ（Ｎ１）とｐ型ＦＥＴ（Ｐ１）との接続部が、インバータ回路ＩＮＶ２におけるｎ型ＦＥＴ（Ｎ２）とｐ型ＦＥＴ（Ｐ２）の、各ゲートに接続されると共に、振幅制御回路ＣＴ１におけるｎ型ＦＥＴ（Ｎ４）のゲートに接続される。
【００２９】
ｎ型ＦＥＴ（Ｎ１）は、その基板に低電位側電源電圧ＶＳＳが印加されると共に、ｐ型ＦＥＴ（Ｐ１）に接続されていない側の端子が、前記低電位側電源電圧ＶＳＳに保持される。
【００３０】
ｐ型ＦＥＴ（Ｐ１）は、その基板に高電位側電源電圧ＶＤＤよりも高い電圧、Ｖｗｅｌｌが印加されると共に、ｎ型ＦＥＴ（Ｎ１）に接続されていない側の端子が、前記高電位側電源電圧ＶＤＤに保持される。
【００３１】
インバータ回路ＩＮＶ２は、ｎ型ＦＥＴ（Ｎ２）とｐ型ＦＥＴ（Ｐ２）との接続部が、振幅制御回路ＣＴ１におけるｎ型ＦＥＴ（Ｎ３）のゲートに接続される。
【００３２】
ｎ型ＦＥＴ（Ｎ２）は、その基板に低電位側電源電圧ＶＳＳが印加されると共に、ｐＦＥＴ（Ｐ２）に接続されていない側の端子が、低電位側電源電圧ＶＳＳに保持される。
【００３３】
ｐ型ＦＥＴ（Ｐ２）は、その基板に高電位側電源電圧ＶＤＤが印加されると共に、ｎ型ＦＥＴ（Ｎ２）に接続されていない側の端子が、高電位側電源電圧ＶＤＤに保持される。
【００３４】
振幅制御回路ＣＴ１は、ｎ型ＦＥＴ（Ｎ３）とｎ型ＦＥＴ（Ｎ４）との接続部から出力信号が出力される。
【００３５】
ｎ型ＦＥＴ（Ｎ３）は、その基板に低電位側電源電圧ＶＳＳが印加されると共に、ｎ型ＦＥＴ（Ｎ４）に接続されていない側の端子が、高電位側電源電圧ＶＤＤに保持される。
【００３６】
ｎ型ＦＥＴ（Ｎ４）は、その基板に低電位側電源電圧ＶＳＳが印加されると共に、ｎ型ＦＥＴ（Ｎ３）に接続されていない側の端子が、低電位側電源電圧ＶＳＳに保持される。
【００３７】
以上の構成において、
（クロックドライバ回路２００の入力端子ＩＮへＬｏｗ信号、つまり低電位側電源電圧ＶＳＳが入力された場合）
Ｌｏｗ信号はｐ型ＦＥＴ（Ｐ１）とｎ型ＦＥＴ（Ｎ１）のそれぞれのゲートに印加され、ｐ型ＦＥＴ（Ｐ１）はオンになり、ｎ型ＦＥＴ（Ｎ１）はオフになる。これによりインバータ回路ＩＮＶ１の出力点には高電位側電源電圧ＶＤＤが印加される。このＨｉｇｈ信号が次のインバータ回路ＩＮＶ２の入力となり、ｐ型ＦＥＴ（Ｐ２）とｎ型ＦＥＴ（Ｎ２）とｎ型ＦＥＴ（Ｎ４）のそれぞれのゲートに印加され、ｐ型ＦＥＴ（Ｐ２）はオフになり、ｎ型ＦＥＴ（Ｎ２）はオンになり、ｎ型ＦＥＴ（Ｎ４）はオンになる。これによりインバータ回路ＩＮＶ２の出力点には低電位側電源電圧ＶＳＳが印加される。このＬｏｗ信号が振幅制御回路ＣＴ１の入力となり、ｎ型ＦＥＴ（Ｎ３）のゲートに印加されてオフとなることと、前述のようにｎ型ＦＥＴ（Ｎ４）はオンになることによって、振幅制御回路ＣＴ１の出力点、つまりクロックドライバ回路２００の出力端子ＯＵＴには低電位側電源電圧ＶＳＳ、Ｌｏｗ信号の電位が印加される。
【００３８】
（クロックドライバ回路２００の入力端子ＩＮへＨｉｇｈ信号、つまり高電位側電源電圧ＶＤＤが入力された場合）
Ｈｉｇｈ信号はｐ型ＦＥＴ（Ｐ１）とｎ型ＦＥＴ（Ｎ１）のそれぞれのゲートに印加され、ｐ型ＦＥＴ（Ｐ１）はオフになり、ｎ型ＦＥＴ（Ｎ１）はオンになる。これによりインバータ回路ＩＮＶ１の出力点には低電位側電源電圧ＶＳＳが印加される。このＬｏｗ信号が次のインバータ回路ＩＮＶ２の入力となり、ｐ型ＦＥＴ（Ｐ２）とｎ型ＦＥＴ（Ｎ２）とｎ型ＦＥＴ（Ｎ４）のそれぞれのゲートに印加され、ｐ型ＦＥＴ（Ｐ２）はオンになり、ｎ型ＦＥＴ（Ｎ２）はオフになり、ｎ型ＦＥＴ（Ｎ４）はオフになる。これによりインバータ回路ＩＮＶ２の出力点には高電位側電源電圧ＶＤＤが印加される。このＨｉｇｈ信号が振幅制御回路ＣＴ１の入力となり、ｎ型ＦＥＴ（Ｎ３）のゲートに印加されてオンとなることと、前述のようにｎ型ＦＥＴ（Ｎ４）はオフになることによって、振幅制御回路ＣＴ１の出力点、つまりクロックドライバ回路２００の出力ＯＵＴには高電位側電源電圧ＶＤＤからｎ型ＦＥＴ（Ｎ３）の閾値電圧を差し引いた電位、低Ｈｉｇｈ信号の電位が印加される。
【００３９】
以下低Ｈｉｇｈ信号とは、低振幅クロック信号の高電位側振幅であり、高電位側電源電圧ＶＤＤより低い電位である。本発明の目的は、貫通電流を完全に防止することであるので、その貫通電流が発生する条件である、クロック信号の高電位側振幅を低Ｈｉｇｈ信号と定義する。特に、ｎ型ＦＥＴ（Ｎ１）の閾値電圧をＶｔｎ、ｐ型ＦＥＴ（Ｐ１）の閾値電圧をＶｔｐとした場合に、両トランジスタが互いにオンの状態になるＶｔｎ以上であって（高電位側電源電圧ＶＤＤ−Ｖｔｐ）以下の範囲にある電位を低Ｈｉｇｈ信号とする。上記高電位側電源電圧ＶＤＤからｎ型ＦＥＴ（Ｎ３）の閾値電圧を差し引いた電位の低Ｈｉｇｈ信号も、ＶｔｐとＶｔｎがほぼ同じ値になることから、上記低Ｈｉｇｈ信号の定義に含まれることは明らかである。
【００４０】
（クロックドライバ回路２００の入力端子ＩＮへ低Ｈｉｇｈ信号、つまり高電位側電源電圧より低い電位が入力された場合）
低Ｈｉｇｈ信号はｐ型ＦＥＴ（Ｐ１）とｎ型ＦＥＴ（Ｎ１）のそれぞれのゲートに印加される。ここでｐ型ＦＥＴ（Ｐ１）は高閾値ｐ型ＦＥＴであるので、低Ｈｉｇｈが入力された時に、ｐ型ＦＥＴ（Ｐ１）に接続された高電位側電源電圧とｎ型ＦＥＴ（Ｎ１）に接続された低電位側電源電圧間で発生する貫通電流を低減できる。ｐ型ＦＥＴ（Ｐ１）はオフになり、ｎ型ＦＥＴ（Ｎ１）はオンになる。これによりインバータ回路ＩＮＶ１の出力点には低電位側電源電圧ＶＳＳが印加される。このＬｏｗ信号が次のインバータ回路ＩＮＶ２の入力となり、ｐ型ＦＥＴ（Ｐ２）とｎ型ＦＥＴ（Ｎ２）とｎ型ＦＥＴ（Ｎ４）のそれぞれのゲートに印加され、ｐ型ＦＥＴ（Ｐ２）はオンになり、ｎ型ＦＥＴ（Ｎ２）はオフになり、ｎ型ＦＥＴ（Ｎ４）はオフになる。これによりインバータ回路ＩＮＶ２の出力点には高電位側電源電圧ＶＤＤが印加される。このＨｉｇｈ信号が振幅制御回路ＣＴ１の入力となり、ｎ型ＦＥＴ（Ｎ３）のゲートに印加されてオンとなることと、前述のようにｎ型ＦＥＴ（Ｎ４）はオフになることによって、振幅制御回路ＣＴ１の出力点、つまりクロックドライバの出力ＯＵＴには低Ｈｉｇｈの電位が印加される。
【００４１】
この低Ｈｉｇｈのクロック信号とは、前述のとおり高電位側電源電圧ＶＤＤからトランジスタの閾値電圧を差し引いた電位であり、ここでは特に、高電位側電源電圧ＶＤＤからｎ型ＦＥＴ（Ｎ３）の閾値電圧を差し引いた電位である。
【００４２】
以上の構成において、本発明の一実施形態であるクロック回路の動作を、図１に基づいて説明する。
【００４３】
クロック信号供給回路１０からクロック信号を、クロック信号被供給回路１３及び１４及び１５へは配信し、クロック信号被供給回路１６及び１７及び１８へ配信しない場合は、制御回路１１から入力端子ＥＮ１を介して論理ゲートＡＮＤ１へ、Ｈｉｇｈ信号を入力し、その一方、制御回路１２から入力端子ＥＮ２を介して論理ゲートＡＮＤ２へＬｏｗ信号を入力する。
【００４４】
（クロック信号供給回路から端子ＣＬＫへ入力されたクロック信号がＬｏｗ信号、つまり低電位側電源電圧の場合）、
このＬｏｗ信号はクロックドライバＢ１へ入力され、その出力としてＬｏｗ信号を論理ゲートＡＮＤ１及びＡＮＤ２へ配信する。
【００４５】
論理ゲートＡＮＤ１は前述のようにクロック信号の通過を許可しているので、このＬｏｗ信号は論理ゲートＡＮＤ１を通過し、クロックドライバＢ２及びＢ３へと配信される。前述のクロックドライバ回路の動作説明から、Ｌｏｗ信号を入力されたクロックドライバ回路はＬｏｗ信号を出力するので、クロックドライバＢ２及びＢ３の出力はＬｏｗ信号になる。クロックドライバＢ２の出力はクロックドライバＢ６へ、クロックドライバＢ３の出力はクロックドライバＢ７及びＢ８へそれぞれ入力される。クロックドライバＢ６及びＢ７及びＢ８の出力は入力信号同様にＬｏｗ信号となる。クロックドライバＢ６はそのＬｏｗ信号を端子ＣＬＫ１へ入力し、クロック信号被供給回路１３へ配信する。クロックドライバＢ７及びＢ８はそのＬｏｗ信号出力をそれぞれ端子ＣＬＫ２及びＣＬＫ３へ入力し、クロック信号被供給回路１４及び１５へ配信する。
【００４６】
論理ゲートＡＮＤ２は前述のようにクロック信号の通過を拒否しているので、その出力はＬｏｗ信号になり、このＬｏｗ信号はクロックドライバＢ４及びＢ５へ配信される。同様に、Ｌｏｗ信号を入力されたクロックドライバＢ４及びＢ５はＬｏｗ信号を出力し、それぞれクロックドライバＢ９及びＢ１０及びＢ１１へ配信される。このＬｏｗ信号入力を受けたクロックドライバＢ９及びＢ１０及びＢ１１は、やはりＬｏｗ信号を出力し、このＬｏｗ信号をそれぞれの端子ＣＬＫ４及びＣＬＫ５及びＣＬＫ６へと入力し、個々のクロック信号被供給回路１６及び１７及び１８へと配信する。
【００４７】
（クロック信号供給回路から端子ＣＬＫへ入力されたクロック信号がＨｉｇｈ信号、つまり高電位側電源電圧の場合）、
このＨｉｇｈ信号はクロックドライバＢ１へ入力され、その出力として低Ｈｉｇｈ信号を論理ゲートＡＮＤ１及びＡＮＤ２へ配信する。
【００４８】
論理ゲートＡＮＤ１は前述のようにクロック信号の通過を許可しているので、この低Ｈｉｇｈ信号は論理ゲートＡＮＤ１を通過し、クロックドライバＢ２及びＢ３へと配信される。前述のクロックドライバ回路の動作説明から、低Ｈｉｇｈ信号を入力されたクロックドライバ回路は低Ｈｉｇｈ信号を出力するので、クロックドライバＢ２及びＢ３の出力は低Ｈｉｇｈ信号になる。クロックドライバＢ２の出力はクロックドライバＢ６へ、クロックドライバＢ３の出力はクロックドライバＢ７及びＢ８へそれぞれ入力される。クロックドライバＢ６及びＢ７及びＢ８の出力は入力信号同様に低Ｈｉｇｈ信号となる。クロックドライバＢ６はその低Ｈｉｇｈ信号を端子ＣＬＫ１へ入力し、クロック信号被供給回路１３へ配信する。クロックドライバＢ７及びＢ８はその低Ｈｉｇｈ信号出力をそれぞれ端子ＣＬＫ２及びＣＬＫ３へ入力し、クロック信号被供給回路１４及び１５へ配信する。
【００４９】
論理ゲートＡＮＤ２は前述のようにクロック信号の通過を拒否しているので、その出力はＬｏｗ信号になり、このＬｏｗ信号はクロックドライバＢ４及びＢ５へ配信される。同様に、Ｌｏｗ信号を入力されたクロックドライバＢ４及びＢ５はＬｏｗ信号を出力し、それぞれクロックドライバＢ９及びＢ１０及びＢ１１へ配信される。このＬｏｗ信号入力を受けたクロックドライバＢ９及びＢ１０及びＢ１１は、やはりＬｏｗ信号を出力し、このＬｏｗ信号をそれぞれの端子ＣＬＫ４及びＣＬＫ５及びＣＬＫ６へと入力し、個々のクロック信号被供給回路１６及び１７及び１８へと配信する。
【００５０】
以上のように、論理ゲートＡＮＤ２がクロック信号の通過を拒否した場合に、クロックドライバＢ４〜Ｂ１１は入出力がＬｏｗ信号となり、前記の貫通電流発生原因である低Ｈｉｇｈ信号が発生しないことから、貫通電流を完全に防止できる。
【００５１】
さらに、（クロック信号供給回路から端子ＣＬＫへ入力されたクロック信号が低Ｈｉｇｈ信号）、つまり高電位側電源電圧より低い電位の場合、この低Ｈｉｇｈ信号はクロックドライバＢ１へ入力され、その出力として低Ｈｉｇｈ信号を論理ゲートＡＮＤ１及びＡＮＤ２へ配信する。
【００５２】
前述同様、論理ゲートＡＮＤ１はクロック信号の通過を許可しているので、この低Ｈｉｇｈ信号は論理ゲートＡＮＤ１を通過し、クロックドライバＢ２及びＢ３へと配信される。前述のクロックドライバ回路の動作説明から、低Ｈｉｇｈ信号を入力されたクロックドライバ回路は低Ｈｉｇｈ信号を出力するので、クロックドライバＢ２及びＢ３の出力は低Ｈｉｇｈ信号になる。クロックドライバＢ２の出力はクロックドライバＢ６へ、クロックドライバＢ３の出力はクロックドライバＢ７及びＢ８へそれぞれ入力される。クロックドライバＢ６及びＢ７及びＢ８の出力は入力信号同様に低Ｈｉｇｈ信号となる。クロックドライバＢ６はその低Ｈｉｇｈ信号を端子ＣＬＫ１へ入力し、クロック信号被供給回路１３へ配信する。クロックドライバＢ７及びＢ８はその低Ｈｉｇｈ信号出力をそれぞれ端子ＣＬＫ２及びＣＬＫ３へ入力し、クロック信号被供給回路１４及び１５へ配信する。
【００５３】
論理ゲートＡＮＤ２は前述のようにクロック信号の通過を拒否しているので、その出力はＬｏｗ信号になり、このＬｏｗ信号はクロックドライバＢ４及びＢ５へ配信される。同様に、Ｌｏｗ信号を入力されたクロックドライバＢ４及びＢ５はＬｏｗ信号を出力し、それぞれクロックドライバＢ９及びＢ１０及びＢ１１へ配信される。このＬｏｗ信号入力を受けたクロックドライバＢ９及びＢ１０及びＢ１１は、やはりＬｏｗ信号を出力し、このＬｏｗ信号をそれぞれの端子ＣＬＫ４及びＣＬＫ５及びＣＬＫ６へと入力し、個々のクロック信号被供給回路１６及び１７及び１８へと配信する。
【００５４】
以上のように、論理ゲートＡＮＤ２がクロック信号の通過を拒否した場合に、クロックドライバＢ４〜Ｂ１１は入出力がＬｏｗ信号となり、前記の貫通電流発生原因である低Ｈｉｇｈ信号が発生しないことから、貫通電流を完全に防止できる。このように回路上不必要の電流を無くすことにより、回路全体の更なる低消費電力化を実現することができる。
【００５５】
以上の実施形態における変形例を以下に述べる。
【００５６】
（１）基板電圧を電源電圧より高くすることによって閾値電圧を高くしたｐ型ＦＥＴ（Ｐ１）の代わりに、図３で示されるような、チャネル注入量を増大させチャネルのイオン濃度を高くする方法によって、閾値電圧を高くした高閾値ｐ型ＦＥＴ（Ｐ８）を代用する。
【００５７】
（２）クロックドライバ回路２００において、振幅制御回路ＣＴ１のｎ型ＦＥＴ（Ｎ３）のドレインと高電位側電源電圧ＶＤＤとの接続点に、図６で示されるように単数又は複数の、ドレインソース間で直列に接続されたｎ型ＦＥＴ（Ｎ３−１、Ｎ３−２、Ｎ３−３．．．Ｎ３−ｎ、n＝１、２、３、．．．）を挿入することによって、振幅制御回路ＣＴ１の出力、つまりクロックドライバの出力をさらに低振幅化することができる。ｎ型ＦＥＴ（Ｎ３−１、Ｎ３−２、Ｎ３−３．．．Ｎ３−ｎ、n＝１、２、３、．．．）の閾値電圧をＶｔｎとすると、出力端子ＯＵＴには高電位側電源電圧ＶＤＤ−ｎ*Ｖｔｎの電位が出力される。このように、挿入するｎ型ＦＥＴの数によって、低振幅率を制御することができる。ここで、ｎ型ＦＥＴ（Ｎ３−１、Ｎ３−２、Ｎ３−３．．．Ｎ３−ｎ、n＝１、２、３、．．．）のそれぞれのゲートは高電位側電源電圧と接続されている。
【００５８】
（３）論理ゲートはＡＮＤゲート以外の論理ゲート、ＯＲ、ＮＡＮＤ、ＮＯＲ、ＸＯＲゲートで代用しても良い。
【図面の簡単な説明】
【００５９】
【図１】本発明を具体化した実施形態におけるクロック回路図である。
【図２】本発明を具体化した実施形態におけるクロックドライバ回路図である。
【図３】第１の変形例におけるクロックドライバ回路図である。
【図４】第２の変形例におけるクロックドライバ回路図である。
【図５】従来例におけるクロックドライバ回路図である。
【図６】従来例におけるクロックツリー回路図である。
【符号の説明】
【００６０】
ＣＬＫ  クロック信号供給回路からクロックツリーへの入力端子
ＣＬＫ１〜ＣＬＫ６  クロックツリーから各クロック信号被供給回路への入力端子
Ｂ１〜Ｂ１１  クロックドライバ
ＥＮ１、ＥＮ２  論理ゲート（ＡＮＤゲート又はＮＡＮＤゲート）の出力制御信号を入力する入力端子
ＡＮＤ１、ＡＮＤ２  ＡＮＤゲート
ＮＡＮＤ１  ＮＡＮＤゲート
ＶＤＤ  高電位側電源電圧
ＶＳＳ  低電位側電源電圧
ＩＮ  クロックドライバの入力端子
ＯＵＴ  クロックドライバの出力端子
Ｐ１、Ｐ５  高閾値Ｐ型電界効果型トランジスタ
Ｎ１〜Ｎ７  Ｎ型電界効果型トランジスタ
Ｎ３−１〜Ｎ３−ｎ  Ｎ型電界効果型トランジスタ（ｎ＝１，２，３．．．）
Ｐ８  チャネル注入量を変えた高閾値Ｐ型電界効果型トランジスタ
Ｐ２  Ｐ型電界効果型トランジスタ
ＩＮＶ１、ＩＮＶ２  インバータ回路
ＣＴ１  振幅制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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