(57)【要約】【課題】ラッチアップを減少させるように構成された半導体デバイスを提供する。【解決手段】前記の半導体デバイスは、（１）浅いトレンチ分離（ＳＴＩ）酸化物領域と、（２）ＳＴＩ酸化物領域の第１側に結合された第１金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、（３）ＳＴＩ酸化物領域の第２側に結合された第２ＭＯＳＦＥＴであって、第１及び第２ＭＯＳＦＥＴの一部分が、ループ状に結合された第１及び第２バイポーラ接合トランジスタ（ＢＪＴ）を形成する第２ＭＯＳＦＥＴと、（４）ＳＴＩ酸化物領域の下にあるドーパント注入領域であって、ＢＪＴのループの一部分を形成し、ループの利得を減少させるように構成されたドーパント注入領域とを含む。【選択図】図２
2007201463.tif 000002
【特許請求の範囲】
【請求項１】
基板上の半導体デバイスであって、
浅いトレンチ分離（ＳＴＩ）酸化物領域と、
前記ＳＴＩ酸化物領域の第１側に結合された第１金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、
前記ＳＴＩ酸化物領域の第２側に結合された第２ＭＯＳＦＥＴであって、前記第１及び第２ＭＯＳＦＥＴの一部分が、ループ状に結合された第１及び第２バイポーラ接合トランジスタ（ＢＪＴ）を形成する前記第２ＭＯＳＦＥＴと、
前記ＳＴＩ酸化物領域の下にあるドーパント注入領域であって、前記ＢＪＴのループの一部分を形成し、前記ループの利得を減少させるように構成された前記ドーパント注入領域と
を含む前記半導体デバイス。
【請求項２】
前記ドーパント注入領域が約５×１０１８ｃｍ−３〜約５×１０２０ｃｍ−３の濃度のＮ型ドーパントを含む、請求項１に記載の半導体デバイス。
【請求項３】
前記ドーパント注入領域が前記ＳＴＩ酸化物領域の底面から約０．２μｍ〜約０．３μｍの深度まで形成されている、請求項１に記載の半導体デバイス。
【請求項４】
前記ドーパント注入領域の占有空間が前記ＳＴＩ酸化物領域の占有空間内に完全に存在する、請求項１に記載の半導体デバイス。
【請求項５】
前記ドーパント注入領域の占有空間が前記ＳＴＩ酸化物領域の占有空間内に完全には存在しない、請求項１に記載の半導体デバイス。
【請求項６】
前記第１ＢＪＴがＮＰＮトランジスタであり、前記第２ＢＪＴがＰＮＰトランジスタであり、
前記ドーパント注入領域が前記ＰＮＰトランジスタのベースの幅を増大させるように構成されている、請求項１に記載の半導体デバイス。
【請求項７】
前記第１ＢＪＴがＮＰＮトランジスタであり、前記第２ＢＪＴがＰＮＰトランジスタであり、
前記ドーパント注入領域が前記ループの担体寿命を減少させるように構成されている、請求項１に記載の半導体デバイス。
【請求項８】
バルク・シリコン層と、
前記バルク・シリコン層に一部分が形成された半導体デバイスとを含む基板であって、前記半導体デバイスが、
浅いトレンチ分離（ＳＴＩ）酸化物領域と、
前記ＳＴＩ酸化物領域の第１側に結合された第１金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、
前記ＳＴＩ酸化物領域の第２側に結合された第２ＭＯＳＦＥＴであって、前記第１及び第２ＭＯＳＦＥＴの一部分が、ループ状に結合された第１及び第２バイポーラ接合トランジスタ（ＢＪＴ）を形成する前記第２ＭＯＳＦＥＴと、
前記ＳＴＩ酸化物領域の下にあるドーパント注入領域であって、前記ＢＪＴのループの一部分を形成し、前記ループの利得を減少させるように構成された前記ドーパント注入領域と
を有する前記基板。
【請求項９】
半導体デバイスを基板上に製造する方法であって、
浅いトレンチ分離（ＳＴＩ）酸化物領域を前記基板上に形成することと、
前記ＳＴＩ酸化物領域の第１側に結合された第１金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を形成することと、
前記ＳＴＩ酸化物領域の第２側に結合された第２ＭＯＳＦＥＴを形成することであって、前記第１及び第２ＭＯＳＦＥＴの一部分が、ループ状に結合された第１及び第２バイポーラ接合トランジスタ（ＢＪＴ）を形成することと、
前記ＳＴＩ酸化物領域の下にドーパント注入領域を形成することであって、前記ドーパント注入領域が前記ＢＪＴのループの一部分を形成し、前記ループの利得を減少させるように構成されることと
を含む前記方法。
【請求項１０】
前記ＳＴＩ酸化物領域を前記基板上に形成することが、分離トレンチを前記基板内に形成することを含み、
前記ドーパント注入領域を形成することが、
スペーサを前記分離トレンチの側壁に沿って形成することと、
マスクを前記基板上に形成することと、
約５×１０１８ｃｍ−３〜約５×１０２０ｃｍ−３の濃度のＮ型ドーパントを前記基板上へ注入することと
を含む、請求項９に記載の方法。
【請求項１１】
前記ドーパント注入領域を形成することが、酸化物層及び窒化物の１つ以上を前記基板上に形成することを含む、請求項１０に記載の方法。
【請求項１２】
前記ＳＴＩ酸化物領域を前記基板上に形成することが、第１分離トレンチ及び第２分離トレンチを前記基板上に形成することを含み、前記第１分離トレンチが前記第２分離トレンチよりも幅広く、
前記ドーパント注入領域を形成することが、
前記第１分離トレンチの側壁及び底面に沿って酸化物を形成し、前記第２分離トレンチを酸化物で充填するように共形酸化物層を前記基板上に形成することと、
前記共形酸化物層の一部分を除去することによりスペーサを前記第１分離トレンチの側壁に沿って形成することと、
約５×１０１８ｃｍ−３〜約５×１０２０ｃｍ−３の濃度のＮ型ドーパントを前記基板上へ注入することと
を含む、請求項９に記載の方法。
【請求項１３】
前記ドーパント注入領域を形成することが、酸化物層及び窒化物の１つ以上を前記基板上に形成することを含む、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、半導体デバイスの製造に関し、特に、ラッチアップを減少させるように構成されたＣＭＯＳデバイス及びその製造方法に関する。
【背景技術】
【０００２】
従来の相補型金属酸化物半導体電界効果トランジスタ（ＣＭＯＳＦＥＴ）デバイスの領域は（例えば、ループ状に結合された）複数のバイポーラ接合トランジスタ（ＢＪＴ）として作用するかまたはこれらを形成するおそれがある。例えば、従来のＣＭＯＳデバイスは、浅いトレンチ分離（ＳＴＩ）酸化物領域の第１側に隣接するＰＦＥＴと、ＳＴＩ酸化物領域の第２側に隣接するＮＦＥＴとを含む場合がある。ＮＦＥＴ及びＰＦＥＴの拡散領域またはウェルあるいはその両方は、第１ＢＪＴを第２ＢＪＴにループ状に結合するように形成するおそれがある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＣＭＯＳデバイスに衝突する粒子と、ＣＭＯＳデバイスに誘起された電圧と、類似の事象とのいずれか１つまたは任意の組み合わせは再生作用を開始し、ＢＪＴループに電流を誘起させるおそれがある。ＢＪＴループを流れる電流は、ＢＪＴループの利得のため、デバイスが破壊される（「ラッチアップ」と称する状態）まで増大し続けるおそれがある。従って、ラッチアップを減少させるようにＣＭＯＳデバイス及びその製造方法を改善するのが望ましい。
【課題を解決するための手段】
【０００４】
本発明の第１の側面では、第１装置を提供する。第１装置は、（１）浅いトレンチ分離（ＳＴＩ）酸化物領域と、（２）ＳＴＩ酸化物領域の第１側に結合された第１金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、（３）ＳＴＩ酸化物領域の第２側に結合された第２ＭＯＳＦＥＴであって、第１及び第２ＭＯＳＦＥＴの一部分が、ループ状に結合された第１及び第２バイポーラ接合トランジスタ（ＢＪＴ）を形成する第２ＭＯＳＦＥＴと、（４）ＳＴＩ酸化物領域の下にあるドーパント注入領域であって、ＢＪＴのループの一部分を形成し、ループの利得を減少させるように構成されたドーパント注入領域とを含む半導体デバイスである。
【０００５】
本発明の第２の側面では、第１システムを提供する。第１システムは、（１）バルク・シリコン層と、（２）バルク・シリコン層に一部分が形成された半導体デバイスとを含む基板であって、半導体デバイスが、（ａ）浅いトレンチ分離（ＳＴＩ）酸化物領域と、（ｂ）ＳＴＩ酸化物領域の第１側に結合された第１金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、（ｃ）ＳＴＩ酸化物領域の第２側に結合された第２ＭＯＳＦＥＴであって、第１及び第２ＭＯＳＦＥＴの一部分が、ループ状に結合された第１及び第２バイポーラ接合トランジスタ（ＢＪＴ）を形成する第２ＭＯＳＦＥＴと、（ｄ）ＳＴＩ酸化物領域の下にあるドーパント注入領域であって、ＢＪＴのループの一部分を形成し、ループの利得を減少させるように構成されたドーパント注入領域とを含む基板である。
【０００６】
本発明の第３の側面では、半導体デバイスを基板上に製造する第１方法を提供する。第１方法は、（１）浅いトレンチ分離（ＳＴＩ）酸化物領域を基板上に形成するステップと、（２）ＳＴＩ酸化物領域の第１側に結合された第１金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を形成するステップと、（３）ＳＴＩ酸化物領域の第２側に結合された第２ＭＯＳＦＥＴを形成し、第１及び第２ＭＯＳＦＥＴの一部分が、ループ状に結合された第１及び第２バイポーラ接合トランジスタ（ＢＪＴ）を形成するステップと、（４）ＳＴＩ酸化物領域の下にドーパント注入領域を形成し、ドーパント注入領域がＢＪＴのループの一部分を形成し、ループの利得を減少させるように構成されるステップとを含む。本発明のこれらの側面及びその他の側面に従ってその他の多くの側面を提供する。
【発明を実施するための最良の形態】
【０００７】
本発明のその他の特徴及び態様は、特許請求の範囲、以下の詳細な説明及び添付図面から充分明らかになるであろう。
【０００８】
本発明は、改善されたＣＭＯＳデバイス及びその製造方法を提供する。特に、本発明は、浅いトレンチ分離（ＳＴＩ）酸化物領域の第１側に隣接するＰＦＥＴと、ＳＴＩ酸化物領域の第２側に隣接するＮＦＥＴとを有するＣＭＯＳデバイスを提供する。しかし、従来のＣＭＯＳデバイスとは対照的に、本発明の一実施形態によるＣＭＯＳデバイスは、注入されたＮ＋領域またはポケットをＳＴＩ酸化物領域の下に形成する。このような注入されたＮ＋領域またはポケットは、粒子の衝突、誘起電圧及び類似の事象のいずれか１つまたは任意の組み合わせにより生じる再生作用を最小限に抑えるように作用することができる。例えば、ＢＪＴループ内の電流がＮ＋領域またはポケットを流れるので、Ｎ＋領域またはポケットは、そこから離れる正孔の数を減少させることができる。その結果として、Ｎ＋領域またはポケットは、ループを流れる電流の利得を減少させるか、阻止するか、あるいはその両方を行うことができる。そのために、ラッチアップに達する電圧を増大させることができる。従って、ＣＭＯＳデバイスに印加される電源電圧を、このように増大された電圧よりも下に保持することにより、ＣＭＯＳは、ＣＭＯＳデバイスの性能要件を満たす電圧レベルで依然として動作するが、ラッチアップを回避することができる。このようにして、本発明は、改善されたＣＭＯＳデバイス及びその製造方法を提供する。
【０００９】
図１は従来のＣＭＯＳデバイス１００である。図１に関して、従来のＣＭＯＳデバイス１００をバルク基板１０２上に形成することがある。ＣＭＯＳデバイス１００は、ＰチャネルＭＯＳＦＥＴ（ＰＦＥＴ）１０６のような第２トランジスタに結合されたＮチャネルＭＯＳＦＥＴ（ＮＦＥＴ）１０４のような第１トランジスタを有するインバータであることがある。特に、ＣＭＯＳデバイス１００は、標準の３重ウェル・バルクＣＭＯＳ構造に見られるようにＮウェル領域１０８、隣接の埋め込みＮバンド領域１１０及びＰウェル領域１１２を含み、Ｐウェル領域１１２は、バルク基板１０２上に形成された埋め込みＮバンド領域１１０上に位置することがある。あるいはまたは、幾つかの実施形態では、従来のＣＭＯＳデバイス１００は埋め込みＮバンド領域１１０を含まないことがある。
【００１０】
ＮＦＥＴ１０４の第１及び第２ソース／ドレイン拡散領域１１４，１１６（例えば、Ｎ＋拡散領域）をバルク基板１０２のＰウェル領域１１２上に形成することがある。更に、このような第１及び第２ソース／ドレイン拡散領域１１４，１１６間にゲート積層体１１７を形成することがある。これと同様に、ＰＦＥＴ１０６の第１及び第２ソース／ドレイン拡散領域１１８，１２０（例えば、Ｐ＋拡散領域）をＮウェル領域１０８上に形成することがある。更に、このような第１及び第２ソース／ドレイン拡散領域１１８，１２０間にゲート積層体１２１を形成することがある。更に、バルク基板１０２は１つ以上の浅いトレンチ分離（ＳＴＩ）酸化物領域を含むことがある。例えば、バルク基板１０２は、ＮＦＥＴ１０４の第１ソース／ドレイン拡散領域１１４とＰＦＥＴ１０６の第２ソース／ドレイン拡散領域１２０との間に第１ＳＴＩ酸化物領域１２２を含むことがある。Ｎウェル領域１０８及び埋め込みＮバンド領域１１０の境界と、Ｎウェル領域１０８及びＰウェル領域１１２の境界とを第１ＳＴＩ酸化物領域１２２の下に形成することがある。更に、ＣＭＯＳデバイス１００は、ＰＦＥＴ１０６の第１ソース／ドレイン拡散領域１１８に隣接する第１側を有する第２ＳＴＩ酸化物領域１２４を含むことがある。ＣＭＯＳデバイス１００は、第２ＳＴＩ酸化物領域１２４の第２側に隣接する別のＮ＋拡散領域１２６を含むことがある。このような拡散領域は、Ｎウェル領域１０８と接触する作用をすることがある。更に、ＣＭＯＳデバイス１００は、ＮＦＥＴ１０４の第２ソース／ドレイン拡散領域１１６に隣接する第１側を有する第３ＳＴＩ酸化物領域１２８を含むことがある。ＣＭＯＳデバイス１００は、第３ＳＴＩ酸化物領域１２８の第２側に隣接する別のＰ＋拡散領域１３０を含むことがある。このようなＰ＋拡散領域１３０は、Ｐウェル領域１１２と接触する作用をすることがある。
【００１１】
ＮＦＥＴ１０４のゲート積層体１１７及びＰＦＥＴ１０６のゲート積層体１２１はＣＭＯＳデバイス１００の第１及び第２入力端１３２，１３４として作用することがある。ＮＦＥＴ１０４の第１ソース／ドレイン拡散領域１１４及びＰＦＥＴ１０６の第２ソース／ドレイン拡散領域１２０はＣＭＯＳデバイス１００の出力端１３６として作用することがある。これに加えて、ＮＦＥＴ１０４の第２ソース／ドレイン拡散領域１１６及びＰ＋拡散領域１３０をアースのような低電圧に結合することがある。更に、ＰＦＥＴ１０６の第１ソース／ドレイン拡散領域１１８及びＮ＋拡散領域１２６をＶＤＤのような高電圧に結合することがある。
【００１２】
従来のＣＭＯＳデバイス１００の構造のため、動作中、ＣＭＯＳデバイス１００の一部分は、１つ以上の寄生バイポーラ接合トランジスタ（ＢＪＴ）として作用するかまたはこれらを形成するおそれがある。例えば、動作中、ＣＭＯＳデバイス１００においてＮＰＮトランジスタ１３８のような第１ＢＪＴと、ＰＮＰトランジスタ１４０のような第２ＢＪＴとを形成するおそれがある。ＮＰＮトランジスタ１３８は、ほとんど垂直な配向を有するおそれがあり、ＰＮＰトランジスタ１４０は、ほとんど水平または垂直な配向を有するおそれがある。このようなＮＰＮトランジスタ１３８及びＰＮＰトランジスタ１４０はループ状に連結するおそれがある。特に、ＮＦＥＴ１０４の第１ソース／ドレイン拡散領域１１４はＮＰＮトランジスタ１３８のエミッタ１４２として作用するおそれがある。あるいはまた、幾つかの実施形態では、第２ソース／ドレイン拡散領域１１６はＮＰＮトランジスタ１３８のエミッタとして作用するおそれがある。更に、ＣＭＯＳデバイス１００のＰウェル領域１１２はＮＰＮトランジスタ１３８のベース１４４として作用するおそれがあり、ＣＭＯＳデバイス１００の埋め込みＮバンド領域１１０はＮＰＮトランジスタ１３８のコレクタ１４６として作用するおそれがある。これと同様に、ＰＦＥＴ１０６の第１ソース／ドレイン拡散領域１１８はＰＮＰトランジスタ１４０のエミッタ１４８として作用するおそれがある。あるいはまた、幾つかの実施形態では、第２ソース／ドレイン拡散領域１２０はＰＮＰトランジスタ１４０のエミッタ１４８として作用するおそれがある。更に、ＣＭＯＳデバイス１００のＮウェル領域１０８はＰＮＰトランジスタ１４０のベース１５０として作用するおそれがあり、ＣＭＯＳデバイス１００のＰウェル領域１１２はＰＮＰトランジスタ１４０のコレクタ１５２として作用するおそれがある。ＮＰＮトランジスタ１３８のコレクタ１４６及びＰＮＰトランジスタ１４０のベース１５０が連結され（例えば、共有され）、ＮＰＮトランジスタ１３８のベース１４４及びＰＮＰトランジスタ１４０のコレクタ１５２が連結され（例えば、共有され）るので、寄生ＢＪＴすなわちＮＰＮトランジスタ１３８及びＰＮＰトランジスタ１４０をループ状に連結する（例えば、正のフィードバック構成を形成するように配線される）おそれがある。
【００１３】
これに加えて、Ｎウェル領域１０８は、高電圧ＶＤＤをＰＮＰトランジスタ１４０のベース１５０に結合するおそれのある第１及び第２抵抗素子Ｒ１，Ｒ２として作用するおそれがある。同様に、Ｐウェル領域１１２は、ＮＰＮトランジスタ１３８のベース１４４をアースに結合するおそれのある第３及び第４抵抗素子Ｒ３，Ｒ４として作用するおそれがある。更に、ＣＭＯＳデバイス１００の埋め込みＮバンド領域１１０は、ＮＰＮトランジスタ１３８のコレクタ１４６をＰＮＰトランジスタ１４０のベース１５０に結合するおそれのある第５抵抗素子Ｒ５として作用するおそれがある。
【００１４】
動作中、ＣＭＯＳデバイス１００はインバータとして機能することができる。しかし、ＣＭＯＳデバイス１００に衝突する粒子（例えば、イオン、宇宙線及び類似の粒子のいずれか１つまたは任意の組み合わせ）のようなＣＭＯＳデバイスへの妨害と、ＣＭＯＳデバイス１００に誘起された電圧と、類似の事象とのいずれか１つまたは任意の組み合わせはＣＭＯＳデバイス１００において再生作用を開始するおそれがある。例えば、重イオン衝突のような妨害、または、ＰＮＰトランジスタ１４０のエミッタ１４８上の電圧オーバーシュート、または、ＮＰＮトランジスタ１３８のエミッタ１４２上の電圧アンダーシュートは、ＣＭＯＳデバイス１００の負性微分抵抗特性及び最終的なラッチアップを生じさせるおそれのある（以下に図３を参照して示す）再生作用の発現となるおそれがある。再生作用はＮＰＮトランジスタ１３８とＰＮＰトランジスタ１４０との間におけるフィードバックを意味することがあり、電流がループを介して供給されるにつれて、妨害により誘起される電流を増大させるおそれがある。このような再生作用は結果的にラッチアップを生じさせるおそれがある。特に、増大する電流のため、ＮＰＮトランジスタ１３８及びＰＮＰトランジスタ１４０のそれぞれのベース１４４，１５０を担体であふれさせるおそれがある。その結果として、ＮＰＮトランジスタ１３８のエミッタ１４２とＰＮＰトランジスタ１４０のエミッタ１４８との間に極めて低いインピーダンス経路が形成するおそれがある。ＣＭＯＳデバイス１００にまたがって印加される電圧は、ＣＭＯＳデバイスがラッチアップに達するしきい値と定義される保持電圧よりも大きくなるおそれがある。ＣＭＯＳデバイス１００が、低インピーダンス経路を形成する状態になると、経路を形成するＣＭＯＳデバイス１００の一部分が機能性を失うか、または、元に戻せないほど損傷を受けるおそれがある。ＣＭＯＳデバイス１００がラッチアップに達した後、ＣＭＯＳデバイス１００にまたがって印加された電圧（例えば、電源電圧）を（例えば、急激に）低下させるかまたは取り除くことによりこのような状態からＣＭＯＳデバイス１００を取り除くことがある。しかし、元に戻せないほどの損傷は、ＣＭＯＳデバイスがラッチアップに達した後、ほとんど瞬時に生じる。
【００１５】
半導体デバイスに生じる壊滅的な損傷がラッチアップによって生じるので、再生作用を開始し結果としてラッチアップを生じさせるおそれのある電気動作及び環境状態を回避する必要がある。重要な役割を担う分野に用いられる半導体デバイスに関して、ラッチアップを生じるおそれのある電気動作及び環境状態から確実に免れるようにする必要がある。しかし、（例えば、半導体デバイスが厳しい環境にさらされる分野において）このように確実にラッチアップから免れるようにすることは困難である。例えば、航空宇宙分野では、チップ上の半導体デバイスは高いレベルの宇宙放射線にさらされるおそれがある。本発明は、基本的に耐久性のあるバルクＣＭＯＳ技術を用いて高いレベルでラッチアップから免れるようにする。特に、本発明は、既存の技術に適用することができるラッチアップの減少または防止あるいはその両方に適するドーピングの修正を含む構造上の機能強化を提供する。図２〜図１４を参照して本発明の方法及び装置の詳細を以下に説明する。
【００１６】
図２には、本発明の一実施形態に従ってラッチアップを減少させるように構成されたＣＭＯＳデバイス２０２のシミュレーション２００を示す。図２に関して、ＣＭＯＳデバイス２０２を従来のＣＭＯＳデバイス１００に類似することができる。しかし、ＣＭＯＳデバイス２０２は２重ウェル構造を含む（例えば、３重ウェル設計を含まない）。あるいはまた、ＣＭＯＳデバイス２０２は異なる構造を有することができる。従来のＣＭＯＳデバイス１００とは対照的に、ＣＭＯＳデバイス２０２は、ＣＭＯＳデバイス２０２のＮＦＥＴの拡散領域２０８とＰＦＥＴの拡散領域２１０との間にあるＳＴＩ酸化物領域２０６の下にドーパント注入領域またはポケット２０４を含むことができる。例えば、図２の（「Ｐ基板」と示す）バルク基板２１５上に形成されたＰウェル領域２１２とＮウェル領域２１４との間にドーパント注入領域またはポケット２０４を選択的に形成することができる。以下で更に詳細に説明するように、ドーパント注入領域またはポケット２０４はラッチアップを減少させるか、阻止するか、あるいはその両方を行うのに適する。例えば、ドーパント注入領域またはポケット２０４は、約５×１０１８ｃｍ−３〜約５×１０２０ｃｍ−３の濃度のＮ型ドーパントを有することができる（しかし、これよりも大きいか小さい、または、これと異なる濃度範囲を用いることができる）。更に、異なるドーパントまたは追加のドーパントあるいはその両方を用いることができる。その結果として、正孔がドーパント注入領域またはポケット２０４を移動するので、正孔の幾つかはドーパント注入領域またはポケット２０４で電子と結合し、これにより担体寿命を減少させることができる。従って、ドーパント注入領域またはポケット２０４に存在する正孔を、ドーパント注入領域またはポケット２０４に入る正孔よりも少なくすることができる。このようにして、再生作用が開始するトリガー電圧、または、ラッチアップが発生するおそれのある保持電圧、あるいはその両方は増大することができる。
【００１７】
シミュレーション２００は、Ｐウェル領域２１２の異なる部分におけるドーパント濃度を示す第１輪郭線セット２１６を更に表す。例えば、Ｐウェル領域２１２の第１の部分２１８は約１×１０１８ｃｍ−３の濃度を有することができ、Ｐウェル領域２１２の第２の部分２２０は約１×１０１７ｃｍ−３の濃度を有することができ、Ｐウェル領域２１２の第３の部分２２２は約１×１０１６ｃｍ−３の濃度を有することができる。これと同様に、シミュレーション２００は、Ｎウェル領域２１４の異なる部分におけるドーパント濃度を示す第２輪郭線セット２２４を更に表す。例えば、Ｎウェル領域２１４の第１の部分２２６は約１×１０１８ｃｍ−３の濃度を有することができ、Ｎウェル領域２１４の第２の部分２２８は約１×１０１７ｃｍ−３の濃度を有することができ、Ｎウェル領域２１４の第３の部分２３０は約１×１０１６ｃｍ−３の濃度を有することができる。しかし、Ｐウェル領域２１２の部分２１８〜２２２のいずれか、またはＮウェル領域２１４の部分２２６〜２３０のいずれか、あるいはその両方のすべてに対して、異なる濃度を用いることができる。図示のように、ＣＭＯＳデバイス２０２の上面より下にＳＴＩ酸化物領域を約０．４５μｍの深度まで形成することができる（しかし、この深度よりも深くまたは浅くＳＴＩ酸化物領域２０６を形成することができる）。更に、ＣＭＯＳデバイスのシミュレーション２００の領域の寸法は一例であるので、異なる寸法を用いることができる。
【００１８】
図３は、本発明の一実施形態に従って、ラッチアップを減少させるように構成されたＣＭＯＳデバイスを流れる電流と、ＣＭＯＳデバイスにまたがって印加された電圧との間の関係を示すグラフ３００である。図３に関して、グラフ３００は、ＴＳＵＰＲＥＭ４プロセス・モデル及びＦＩＥＬＤＡＹデバイス・モデル有限要素法プログラムを用いて、ラッチアップを減少させるように構成されたＣＭＯＳデバイスの動作をシミュレートした結果を表す。ＣＭＯＳデバイスを従来のＣＭＯＳデバイス１００に類似することができるが、ＣＭＯＳデバイスは、以下で説明するようにドーパント注入領域またはポケットを含むことができる。グラフ３００は、ＮＰＮトランジスタのエミッタに対するＰＮＰトランジスタのエミッタの電圧（Ｐ＋対Ｎ＋電圧）と、ＰＮＰトランジスタのエミッタを流れる電流（Ｐ＋電流）との間の関係を示す。例えば、このような関係を、第１曲線３０２は、ドーパント注入領域またはポケットを含まないＣＭＯＳデバイスに対して示す。第２曲線３０４は、このような関係を、ＳＴＩ酸化物領域の底面より下に約０．４３μｍまでＳＴＩ酸化物領域下に形成されたドーパント注入領域またはポケット（例えば、Ｎ＋領域またはポケット）を有するＣＭＯＳデバイスに対して示す。第３曲線３０６は、このような関係を、ＳＴＩ酸化物領域の底面より下に約０．５３μｍまでＳＴＩ酸化物領域下に形成されたドーパント注入領域またはポケットを有するＣＭＯＳデバイスに対して示す。
【００１９】
各ＣＭＯＳデバイスに対して、ＣＭＯＳデバイスのＮウェル領域が電源電圧ＶＤＤにバイアスされる一方で、Ｐウェル領域及び基板（例えば、ＣＭＯＳデバイスのバルク・シリコン領域）は接地電位にバイアスされる。ＣＭＯＳデバイスのＮＦＥＴのソース‐ドレイン拡散領域として作用することがあるＰウェル領域のＮ＋拡散領域はゼロ電圧にバイアスされる。動作中、ＣＭＯＳデバイスのＰ＋拡散領域への電流は増大する（例えば、一定の割合で上昇される）ので、１つのＣＭＯＳデバイスの寄生バイポーラのコレクタ‐ベース接合部が破壊する地点に達して再生作用を引き起こす。この地点のＰ＋対Ｎ＋電圧をトリガー電圧と称する。グラフ３００の部分３０８は、再生作用の正のフィードバックにより生じる負の追加抵抗を示す。特に、特性の部分３０８の負の追加抵抗に従って電流が増大するにつれて再生作用はＰ＋対Ｎ＋電圧を減少させる。各ＣＭＯＳデバイスがラッチアップに達するＰ＋対Ｎ＋電圧を保持電圧と称することができる。再生作用が開始した後、ラッチアップは０．１ナノ秒以内で生じるおそれがある。外部抵抗により無制限であれば、ラッチアップ中にＣＭＯＳデバイスを流れる電流は限りなく増大し、デバイスを破壊するおそれがある。ＣＭＯＳデバイスのドーパント注入領域は、（例えば、ＣＭＯＳデバイスへの妨害に応答して）再生作用が開始する電圧（例えば、トリガー電圧）を増大することができる。追加として、または代わりとして、ＣＭＯＳデバイスのドーパント注入領域は、ＣＭＯＳデバイスがラッチアップに達する電圧（例えば、保持電圧）を増大することができる。
【００２０】
特に、第１曲線３０２及び第２曲線３０４により示すように、ＳＴＩ酸化物領域の底面より下に約０．４３μｍの深度までＳＴＩ酸化物領域下に形成されたドーパント注入領域は、ドーパント注入領域を持たないＣＭＯＳデバイスに比べて２００ｍＶだけトリガー電圧を増大させることができる。これに類似して、第１曲線３０２及び第３曲線３０６により示すように、ＳＴＩ酸化物領域の底面より下に約０．５３μｍの深度までＳＴＩ酸化物領域下に形成されたドーパント注入領域は、ドーパント注入領域を持たないＣＭＯＳデバイスに比べて２８０ｍＶだけトリガー電圧を増大させることができる。このようなトリガー電圧の増大は、再生作用を引き起こさない電圧範囲をより高いものにする。このようにして、トリガー電圧の増大は、ＣＭＯＳデバイスのラッチアップを減少させるか、削減するか、あるいはその両方を行うことができる。
【００２１】
追加として、または代わりとして、第１曲線３０２及び第２曲線３０４により示すように、ＳＴＩ酸化物領域の底面より下に約０．４３μｍの深度までＳＴＩ酸化物領域下に形成されたドーパント注入領域は、ドーパント注入領域を持たないＣＭＯＳデバイスに比べて３６ｍＶだけ保持電圧を増大させることができる。これに類似して、第１曲線３０２及び第３曲線３０６により示すように、ＳＴＩ酸化物領域の底面より下に約０．５３μｍの深度までＳＴＩ酸化物領域下に形成されたドーパント注入領域は、ドーパント注入領域を持たないＣＭＯＳデバイスに比べて６８ｍＶだけ保持電圧を増大させることができる。動作中、ＣＭＯＳデバイスに印加される電源電圧をデバイスの保持電圧より下に維持することによりＣＭＯＳデバイスはラッチアップを回避することができる。その結果として、ＣＭＯＳデバイスのドーパント注入領域は、（このようなドーパント注入領域を持たないＣＭＯＳデバイスに比べて）より大きい電源電圧でＣＭＯＳデバイスに動作させることができ、これにより、ＣＭＯＳデバイスまたは、ＣＭＯＳデバイスを含む回路の性能要件に適することができる。約１．１Ｖ〜約１．２Ｖの電源電圧ＶＤＤがＣＭＯＳデバイスに典型的に印加されるので、保持電圧において数１０ｍＶの改善は、極めて価値のあるものである。ＣＭＯＳデバイスの保持電圧またはトリガー電圧あるいはその両方を増大させることによりドーパント注入領域はラッチアップを減少させることができ、場合によってはラッチアップから免れるようにすることができる。
【００２２】
図４〜１４を参照して、ラッチアップを減少させるように構成された第１〜第３の例示的なＣＭＯＳデバイスを製造する方法を以下に説明する。図４は、本発明の一実施形態に従ってラッチアップを減少させるように構成された第１の例示的なＣＭＯＳデバイスを製造する方法の第１ステップで生じた基板４００の断面側面図である。図４に関して、バルク・シリコンの基板４００を用いることができる。ＣＶＤまたは別の適切な方法を用いて、酸化物または別の適切な材料の層を基板４００上に堆積することができる。酸化物層の厚さを約５ｎｍ〜約２０ｎｍとすることができる（しかし、これよりも大きいか小さい、または、これと異なる厚さの範囲を用いることができる）。追加として、または代わりとして、ＣＶＤまたは別の適切な方法を用いて、窒化物または別の適切な材料の層を基板４００上に堆積することができる。窒化物層の厚さを約５０ｎｍ〜約５００ｎｍとすることができる（しかし、これよりも大きいか小さい、または、これと異なる厚さの範囲を用いることができる）。このようにして、１つ以上のパッド層４０２を基板４００上に形成することができる。ＲＩＥまたは別の適切な方法を用いてパッド層４０２及び基板４００の一部分を除去することができる。このようにして、パッド層４０２をパターン化することができ、浅いトレンチ４０４（例えば、浅い分離トレンチ）を基板４００内に形成することができる。浅いトレンチ４０４を約０．２μｍ〜約１μｍの深度に形成することができ、浅いトレンチ４０４は約２５ｎｍ〜約１０００ｎｍの幅を有することができる（しかし、これよりも大きいか小さい、または、これと異なる幅の範囲を用いることができる）。
【００２３】
図５は、本発明の一実施形態に従ってラッチアップを減少させるように構成された第１の例示的なＣＭＯＳデバイスを製造する方法の第２ステップで生じた基板４００の断面側面図である。図５に関して、レジスト（例えば、フォトレジスト）層を基板４００に被着し、レジスト遮断マスク５００を形成するようにパターン化することができる。幾つかの実施形態では、レジスト層内に開口部を規定するために遮断マスクを用いることができる。レジスト遮断マスク５００の一部分を基板４００の上面上に且つ、浅いトレンチ４０４の側壁に沿って形成することができる。レジスト遮断マスク５００は、基板４００の一部分をその後の処理（例えば、ドーパント注入）から保護する作用をすることができる。
【００２４】
基板４００の一部分を選択的にドープするために注入を用いることができる。注入中、レジスト遮断マスク５００は、基板４００の一部分がドーパント（例えば、Ｎ＋ドーパント）にさらされないようにすることができる。例えば、レジスト遮断マスク５００により保護された浅いトレンチ４０４の部分（例えば、開口されていない部分）をドーパントにさらさないようにすることができる。すなわち、レジスト遮断マスク５００により被覆されていない浅いトレンチ４０４の部分にドーパントを注入し、これにより、浅いトレンチ４０４の下にドーパント注入領域またはポケット４０６を形成することができる。上述したようにラッチアップを減少させるためにドーパント注入領域またはポケット４０６を構成することができる。幾つかの実施形態では、注入は、約５×１０１８ｃｍ−３〜約５×１０２０ｃｍ−３のピーク濃度を有するＮ＋のドーパント注入領域またはポケット４０６を浅いトレンチ４０４の底面から約０．２μｍ〜約０．３μｍの接合深度まで形成することができる。しかし、これよりも大きいか小さい、または、これと異なる濃度範囲または深度範囲あるいはその両方を用いることができる。ドーパント注入領域またはポケット４０６の過度の拡散を回避するためにヒ素を注入ドーパント種として用いることができる。しかし、リン、アンチモン及び類似のもののいずれか１つまたは任意の組み合わせのような異なるドーパント種を用いることができる。注入中に用いられる条件を、標準のＮ＋ソース／ドレイン注入中に用いられる条件に類似することができる（しかし、異なる条件を用いることができる）。
【００２５】
ドーパント注入領域またはポケット４０６の占有空間が、次に酸化物で充填して形成するＳＴＩ酸化物領域（図６の６０２）の占有空間内に完全に存在しなくてもよいことに留意すべきである。あるいはまた、ドーパント注入領域またはポケット４０６の占有空間は、次に酸化物で充填して形成するＳＴＩ酸化物領域６０２の占有空間内に完全に存在しうる。
【００２６】
図６は、本発明の一実施形態に従ってラッチアップを減少させるように構成された第１の例示的なＣＭＯＳデバイスを製造する方法の第３ステップで生じた基板４００の断面側面図である。図６に関して、フォトレジスト剥離液浴または別の適切な方法を用いて基板４００からレジスト遮断マスク（図５の５００）を除去することができる。その後、ＣＭＯＳデバイス６００を製造し終えるために標準の処理を用いることができる。基板４００で形成されたＭＯＳＦＥＴを、従来のＣＭＯＳデバイス１００上に形成されたＭＯＳＦＥＴに類似することができる。便宜上、図６においてこのようなＭＯＳＦＥＴを示さない。例えば、ＲＩＥまたは別の適切な方法を続いて行うＣＶＤまたは別の適切な方法を用いてＳＴＩ酸化物領域６０２を基板４００上に形成できるようにトレンチ（図５の４０４）を酸化物または別の適切な材料で充填することができる。その後、ＲＩＥまたは別の適切な方法を用いてパッド層（図４の４０２）を基板４００から除去することができる。更に、ドーパント注入領域またはポケット４０６がＰウェル領域６０４とＮウェル領域６０６との間に且つＳＴＩ酸化物領域６０２の下に存在するように１つ以上の注入ステップを用いてＰウェル領域６０４及びＮウェル領域６０６を基板４００上に形成することができる。これに加えて、Ｐウェル領域６０４の分離（例えば、３重ウェル構造）が望まれるような幾つかの実施形態では、Ｐウェル領域６０４を基板４００のバルク・シリコン６１０から分離するのに適したＮバンド領域６０８をＰウェル領域６０４の下に形成するためにＮ型ドーパントの深い注入を用いることができる。
【００２７】
その後、基板４００（例えば、チップ）上にＣＭＯＳデバイス６００を製造し終えるために、当業者にとって既知である標準の処理を用いることができる。例えば、ＣＭＯＳデバイスの１つ以上のトランジスタのしきい値電圧に影響を与えることができるように注入を用いて基板４００の１つ以上の領域をドープすることができる。これに加えて、ＣＭＯＳデバイス６００に含まれるトランジスタのためにゲート誘電体を形成することができる。更に、ＣＭＯＳデバイス６００のトランジスタのためにゲート導体を形成する（例えば、蒸着し、パターン化する）ことができる。注入を用いてＣＭＯＳデバイス６００の各トランジスタのソース／ドレイン拡散領域を形成することができる。これに加えて、標準の処理を用いて１つ以上のビア、接点、中間誘電体層及び金属配線層を基板４００上に形成することができる。このようにして、ラッチアップを上述したように減少させるか、削減するか、またはその両方を行うように構成されたドーパント注入領域またはポケット４０６を含む第１の例示的なＣＭＯＳデバイス６００を形成することができる。第１の例示的なＣＭＯＳデバイス６００を形成するために、ドーパント注入領域またはポケット４０６を形成するのに用いられるドーパントが通る浅いトレンチ４０４の部分を、レジスト遮断マスク５００を用いて規定することができる。その後に形成するＰウェル領域６０４とＮウェル領域６０６との間に位置するＳＴＩ酸化物領域６０２を浅いトレンチ４０４内に形成することができる。
【００２８】
本発明は、ラッチアップを減少させるか、阻止するか、またはその両方を行うように構成された更なるＣＭＯＳデバイス及びその製造方法を含むことができる。例えば、図７は、本発明の一実施形態に従ってラッチアップを減少させるように構成された第２の例示的なＣＭＯＳデバイスを製造する方法の第１ステップで生じた基板７００の断面側面図である。第２の例示的なＣＭＯＳデバイスを製造するステップを、図１を参照して説明した第１の例示的なＣＭＯＳデバイス４００を製造するステップに類似することができる。特に、バルク・シリコンの基板７００を用いることができる。ＣＶＤまたは別の適切な方法を用いて、酸化物または別の適切な材料の層を基板７００上に堆積することができる。追加として、または代わりとして、ＣＶＤまたは別の適切な方法を用いて、窒化物または別の適切な材料の層を基板７００上に堆積することができる。このようにして、１つ以上のパッド層７０２を基板７００上に形成することができる。ＲＩＥまたは別の適切な方法を用いてパッド層７０２及び基板７００の一部分を除去することができる。このようにして、パッド層７０２をパターン化することができ、浅いトレンチ７０４（例えば、浅い分離トレンチ）を基板７００内に形成することができる。浅いトレンチ７０４を約０．２μｍ〜約１μｍの深度に形成することができ、浅いトレンチ７０４は約２５ｎｍ〜約１０００ｎｍの幅を有することができる（しかし、これよりも大きいか小さい、または、これと異なる深度範囲または幅範囲あるいはその両方を用いることができる）。第１の例示的なＣＭＯＳデバイス４００を製造する方法とは対照的に、第２の例示的なＣＭＯＳデバイスを製造する方法中、ＣＶＤまたは別の適切な方法を用いてゲルマニウムまたは同様な材料の共形層を基板７００上に堆積することができ、その後、ＲＩＥまたは別の適切な方法を用いてこのような共形層の一部分を除去し、これにより、スペーサ７０６（例えば、ゲルマニウム・スペーサ）を浅いトレンチ７０４の側壁に沿って形成することができる。スペーサ７０６の幅を約１０ｎｍ〜約２００ｎｍとすることができる（しかし、これよりも大きいか小さい、または、これと異なる幅範囲を用いることができる）。次の処理中（例えば、ドーパント注入領域を形成するための基板注入後）、基板からゲルマニウムを容易に選択的に除去することができるので、ゲルマニウムをスペーサ材料として用いることができる。しかし、異なる材料または追加の材料あるいはその両方を用いてスペーサ７０６を形成することができる。これに加えて、幾つかの実施形態では、このようなスペーサ７０６を基板７００から除去しなくてもよい。例えば、スペーサ７０６をＳｉＯ２または別の適切な材料から形成することができ、次の処理（例えば、基板注入後の処理）中、浅いトレンチ７０４を充填するのに用いられる材料の一部分として作用するようにスペーサ７０６を同じ位置に残しておくことができる。
【００２９】
図８は、本発明の一実施形態に従ってラッチアップを減少させるように構成された第２の例示的なＣＭＯＳデバイスを製造する方法の第２ステップで生じた基板７００の断面側面図である。図８に関して、レジスト（例えば、フォトレジスト）層を基板７００に被着し、レジスト遮断マスク８０２を形成するようにパターン化することができる。幾つかの実施形態では、レジスト層内に開口部を規定するために遮断マスクを用いることができる。次の処理（例えば、ドーパント注入）中、浅いトレンチ７０４の一部分を露出している間、（パッド層７０２及びスペーサ７０６と一緒に）レジスト遮断マスク８０２は、基板７００の一部分を次の処理から保護する作用をすることができる。第１の例示的なＣＭＯＳデバイスを製造する方法中に形成するレジスト遮断マスク５００とは対照的に、レジスト遮断マスク８０２は重大でない場合がある。例えば、次に注入されるドーパントを受け入れない基板７００の部分を被覆するようにレジスト遮断マスク８０２を構成することができ、従って、浅いトレンチ７０４の側壁のエッジ部にレジスト遮断マスク８０２を形成しなくてもよい。しかし、パッド層７０２及びスペーサ７０６は、レジスト遮断マスク８０２により露出された基板７００の一部分をドーパント注入のような次の処理から保護することができる。
【００３０】
上記で図５を参照して説明した注入ステップに類似して、第２の例示的なＣＭＯＳデバイスを製造する方法中、基板７００の一部分を選択的にドープするために注入を用いることができる。特に、レジスト遮断マスク８０２（図８）により被覆されていない浅いトレンチ７０４の部分にドーパントを注入することができ、これにより、浅いトレンチ７０４の下にドーパント注入領域またはポケット８００（図８）を形成することができる。上述したようにラッチアップを減少させるようにドーパント注入領域またはポケット８００を構成することができる。第２の例示的なＣＭＯＳデバイスを製造する方法中に用いる注入条件を、第１の例示的なＣＭＯＳデバイス１００を製造する方法中に用いる条件と同一または類似することができる。
【００３１】
ドーパント注入領域またはポケット８００の占有空間が、次に酸化物で充填して形成するＳＴＩ酸化物領域（図９の９０２）の占有空間内に完全に存在しうることに留意すべきである。あるいはまた、ドーパント注入領域またはポケット８００の占有空間は、次に酸化物で充填して形成するＳＴＩ酸化物領域９０２の占有空間内に完全に存在しなくてもよい。
【００３２】
図９は、本発明の一実施形態に従ってラッチアップを減少させるように構成された第２の例示的なＣＭＯＳデバイスを製造する方法の第３ステップで生じた基板の断面側面図である。図９に関して、フォトレジスト剥離液浴または別の適切な方法を用いて基板７００からレジスト遮断マスク（図８の８０２）を除去することができる。その後、ＣＭＯＳデバイス９００を製造し終えるために標準の処理を用いることができる。基板７００上で形成されたＭＯＳＦＥＴを、従来のＣＭＯＳデバイス１００上に形成されたＭＯＳＦＥＴに類似することができる。便宜上、図９においてこのようなＭＯＳＦＥＴを示さない。例えば、ＲＩＥまたは別の適切な方法を続いて行うＣＶＤまたは別の適切な方法を用いてＳＴＩ酸化物領域９０２を基板７００上に形成できるようにトレンチ（図８の７０４）を酸化物または別の適切な材料で充填することができる。その後、ＲＩＥまたは別の適切な方法を用いてパッド層（図８の７０２）を基板７００から除去することができ、場合によってはスペーサ（図８の７０６）の一部分を基板７００から除去することができる。更に、ドーパント注入領域またはポケット８００がＰウェル領域９０４とＮウェル領域９０６との間に且つＳＴＩ酸化物領域９０２の下に存在するように１つ以上の注入ステップを用いてＰウェル領域９０４及びＮウェル領域９０６を基板７００上に形成することができる。これに加えて、Ｐウェル領域の分離（例えば、３重ウェル構造）が望まれるような幾つかの実施形態では、Ｐウェル領域９０４を基板７００のバルク・シリコン９０８から分離するのに適したＮバンド領域（図示せず）をＰウェル領域９０４の下に形成するためにＮ型ドーパントの深い注入を用いることができる。その後、上記に図６を参照して説明したことに類似して基板７００（例えば、チップ）上にＣＭＯＳデバイス９００を製造し終えるために、当業者にとって既知である標準の処理を用いることができる。
【００３３】
このようにして、ラッチアップを上述したように減少させるか、削減するか、またはその両方を行うように構成されたドーパント注入領域またはポケット８００を含む第２の例示的なＣＭＯＳデバイス９００を形成することができる。第２の例示的なＣＭＯＳデバイス９００を形成するため、ドーパント注入領域またはポケット８００を形成するのに用いられるドーパントが通るトレンチ（図８の７０４）の部分を、スペーサ（図８の７０６）を用いて規定することができる。その後に形成するＰウェル領域９０４とＮウェル領域９０６との間に位置するＳＴＩ酸化物領域９０２をトレンチ（図８の７０４）内に形成することができる。レジスト遮断マスク（図８の８０２）の位置決め公差に対してスペーサ７０６が適合することができる。特に、注入により生じたドーパント注入領域またはポケット８００の占有空間をスペーサ７０６によりＳＴＩ酸化物領域９０２の占有空間内に形成させることができる。例えば、ドーパント注入領域またはポケット８００をＳＴＩ酸化物領域９０２の下に中心付けることができる。ドーパント注入領域またはポケット８００の占有空間がＳＴＩ酸化物領域９０２の占有空間を超えて延在しないようにすることにより、ドーパント注入領域またはポケット８００とＰウェル領域９０４の表面のＮ＋拡散領域との間に形成する漏洩電流を減少させるか、削減するか、またはその両方を行うことができる。
【００３４】
本発明は、ラッチアップを減少させるか、阻止するか、またはその両方を行うように構成された別の更なるＣＭＯＳデバイス及びその製造方法を含むことができる。例えば、図１０は、本発明の一実施形態に従ってラッチアップを減少させるように構成された第３の例示的なＣＭＯＳデバイスを製造する方法の第１ステップで生じた基板の断面側面図である。図１０に関してバルク・シリコンの基板１０００を用いることができる。ＣＶＤまたは別の適切な方法を用いて、酸化物または別の適切な材料の層を基板１０００上に堆積することができる。酸化物層の厚さを約５ｎｍ〜約２０ｎｍとすることができる（しかし、これよりも大きいか小さい、または、これと異なる厚さの範囲を用いることができる）。追加として、または代わりとして、ＣＶＤまたは別の適切な方法を用いて、窒化物または別の適切な材料の層を基板１０００上に堆積することができる。窒化物層の厚さを約５０ｎｍ〜約５００ｎｍとすることができる（しかし、これよりも大きいか小さい、または、これと異なる厚さの範囲を用いることができる）。このようにして、１つ以上のパッド層１００２を基板１０００上に形成することができる。少なくとも１つの幅広く浅いトレンチ（第１分離トレンチ）１００４（１つだけを示す）と少なくとも１つの幅狭く浅いトレンチ（第２分離トレンチ）１００６（１つだけを示す）とを基板１０００上に形成できるように、ＲＩＥまたは別の適切な方法を用いてパッド層１００２及び基板１０００の一部分を除去することができる。幅広く浅いトレンチ１００４を、次の処理中に形成する基板１０００上のＰウェル領域とＮウェル領域との間のＳＴＩ酸化物領域に形成することができる。幾つかの実施形態では、幅広く浅いトレンチ１００４は約２００ｎｍ〜約１０００ｎｍの幅を有することができ、幅狭く浅いトレンチ１００６は約２２ｎｍ〜約９０ｎｍの幅を有することができる（しかし、これよりも大きいか小さい、または、これと異なる幅の範囲を、幅広く浅いトレンチ１００４または幅狭く浅いトレンチ１００６あるいはその両方に対して用いることができる）。このようにして、本発明の方法は、ラッチアップを減少させるのが望ましいＮウェル領域とＰウェル領域との間に位置付けられた標準のトレンチ（例えば、幅狭く浅いトレンチ１００６）よりもかなり幅広くなっている幅広く浅いトレンチ１００４を形成することができる。幅広く浅いトレンチ１００４を形成することにより、基板１０００上のデバイス密度を減少させる場合がある。しかし、以下に説明するように、幅広く浅いトレンチ１００４を用いることにより、本発明の方法は、図１４における第３の例示的なＣＭＯＳデバイス１４００を形成するのにマスクを用いることを回避することができる。幅狭く浅いトレンチ１００６を基板１０００上の他のどの場所にも位置付けることができる。
【００３５】
図１１は、本発明の一実施形態に従ってラッチアップを減少させるように構成された第３の例示的なＣＭＯＳデバイスを製造する方法の第２ステップで生じた基板１０００の断面側面図である。図１１に関して、ＣＶＤまたは別の適切な方法を用いて酸化物または別の適切な材料の共形層（共形酸化物層）１１００を基板１０００上に形成することができる。幅狭いＳＴＩ領域（例えば、幅狭く浅いトレンチ（図１０の１００６））のほとんどを充填する一方で、幅広いＳＴＩ領域（例えば、幅広く浅いトレンチ１００４）のみを共形的に被覆するように共形層１１００の厚さを調整することができる。例えば、共形層１１００の厚さｔ１を幅狭く浅いトレンチ１００６の幅よりも大きくするか、または、幅狭く浅いトレンチ１００６の幅の半分とし、幅広く浅いトレンチ１００４の幅の半分未満にすることができるように、幅狭く浅いトレンチ（図１０の１００６）の幅、幅広く浅いトレンチ（図１０の１００４）の幅及び共形層１１００の厚さｔ１を選択することができる。従って、酸化物の共形層１１００は幅狭く浅いトレンチ１００６を完全に充填する一方で、幅広く浅いトレンチ１００４を完全に充填することなく、幅広いトレンチの側壁及び底面に沿って形成することができる。
【００３６】
図１２は、本発明の一実施形態に従ってラッチアップを減少させるように構成された第３の例示的なＣＭＯＳデバイスを製造する方法の第３ステップで生じた基板１０００の断面側面図である。図１２に関して、スペーサ１２００を幅広く浅いトレンチ１００４の側壁に沿って形成する一方で、幅狭く浅いトレンチ（図１０の１００６）の酸化物のみにくぼみをパッド層１００２の上面より下に形成させることができるように、ＲＩＥまたは別の適切な方法を用いて共形層１１００の一部分を除去することができる。
【００３７】
図１３は、本発明の一実施形態に従ってラッチアップを減少させるように構成された第３の例示的なＣＭＯＳデバイスを製造する方法の第４ステップで生じた基板１０００の断面側面図である。図１３に関して、上記で図５を参照して説明した注入ステップに類似して、第３の例示的なＣＭＯＳデバイスを製造する方法中、基板１０００の一部分を選択的にドープするために注入を用いることができる。特に、スペーサ１２００により被覆されていない幅広く浅いトレンチ１００４の部分にドーパントを注入し、これにより、幅広く浅いトレンチ１００４の下にドーパント注入領域またはポケット１３００（例えば、Ｎ＋ドーパント注入領域またはポケット）を形成することができる。上述したようにラッチアップを減少させるようにドーパント注入領域またはポケット１３００を構成することができる。幅狭く浅いトレンチ（図１０の１００６）を充填する（例えば、ふさぐ）共形層１１００の部分は、幅狭く浅いトレンチ１００６の下にドーパントを注入しないようにすることができる。第３の例示的なＣＭＯＳデバイスを製造する方法中に用いる注入条件を、第１の例示的なＣＭＯＳデバイス６００または第２の例示的なＣＭＯＳデバイス９００あるいはその両方を製造する方法中に用いる条件と同一または類似することができる。
【００３８】
ドーパント注入領域またはポケット１３００の占有空間が、次に酸化物で充填して形成するＳＴＩ酸化物領域（図１４の１４０２）の占有空間内に完全に存在しうることに留意すべきである。あるいはまた、ドーパント注入領域またはポケット１３００の占有空間は、次に酸化物で充填して形成するＳＴＩ酸化物領域１４０２の占有空間内に完全に存在しなくてもよい。
【００３９】
図１４は、本発明の一実施形態に従ってラッチアップを減少させるように構成された第３の例示的なＣＭＯＳデバイス１４００を製造する方法の第５ステップで生じた基板１０００の断面側面図である。図１４に関して、パッド層（図１２の１００２）と、共形層１１００により形成されたスペーサ１２００の部分を含む共形層１１００の一部分とを、ＲＩＥまたは別の適切な方法を用いて基板１０００から除去することができる。ＣＭＯＳデバイス１４００を製造し終えるために標準の処理を用いることができる。基板１０００上に形成されたＭＯＳＦＥＴを、従来のＣＭＯＳデバイス１００上に形成されたＭＯＳＦＥＴに類似することができる。便宜上、このようなＭＯＳＦＥＴを図１４に示していない。例えば、ＲＩＥまたは別の適切な方法を続いて行うＣＶＤまたは別の適切な方法を用いてＳＴＩ酸化物領域１４０２，１４０４を基板１０００上に形成できるように幅広く浅いトレンチ（図１０の１００４）または幅狭く浅いトレンチ（図１０の１００６）あるいはその両方を酸化物または別の適切な材料で充填することができる。幾つかの実施形態では、共形層１１００により形成されたスペーサ１２００を含む共形層１１００を、ＳＴＩ酸化物領域１４０２，１４０４を形成するＳＴＩ充填動作中、同じ位置に残しておくことができる。あるいはまた、その他の幾つかの実施形態では、共形層１１００により形成されたスペーサ１２００を含む共形層１１００をＳＴＩ充填動作前に基板１０００から除去することができる。特に、このような実施形態では、共形層１１００により形成されたスペーサ１２００を含む共形層１１００を、ＲＩＥまたは別の適切な方法を用いて基板１０００から除去することができる。その後、例えば、ＲＩＥを続いて行うＣＶＤを用いてＳＴＩ酸化物領域１４０２，１４０４を基板１０００上に形成できるように幅広く浅いトレンチ（図１０の１００４）または幅狭く浅いトレンチ（図１０の１００６）あるいはその両方を酸化物または別の適切な材料で充填することができる。
【００４０】
更に、ドーパント注入領域またはポケット１３００がＰウェル領域１４０６とＮウェル領域１４０８との間に且つＳＴＩ酸化物領域１４０２の下に存在するように１つ以上の注入ステップを用いてＰウェル領域１４０６及びＮウェル領域１４０８を基板１０００上に形成することができる。これに加えて、Ｐウェル領域１４０６の分離（例えば、３重ウェル構造）が望まれるような幾つかの実施形態では、Ｐウェル領域１４０６を基板１０００のバルク・シリコン１４１０から分離するのに適したＮバンド領域（図示せず）をＰウェル領域１４０６の下に形成するためにＮ型ドーパントの深い注入を用いることができる。
【００４１】
その後、基板１０００（例えば、チップ）上にＣＭＯＳデバイス１４００を製造し終えるために、当業者にとって既知である標準の処理を用いることができる。例えば、ＣＭＯＳデバイス１４００の１つ以上のトランジスタのしきい値電圧に影響を与えることができるように注入を用いて基板１０００の１つ以上の領域をドープすることができる。これに加えて、ＣＭＯＳデバイス１４００に含まれるトランジスタのためにゲート誘電体を形成することができる。更に、ＣＭＯＳデバイス１４００のトランジスタのためにゲート導体を形成する（例えば、蒸着し、パターン化する）ことができる。注入を用いてＣＭＯＳデバイス１４００の各トランジスタのソース／ドレイン拡散領域を形成することができる。これに加えて、標準の処理を用いて１つ以上のビア、接点、中間誘電体層及び金属配線層を基板１０００上に形成することができる。このようにして、ラッチアップを上述したように減少させるか、削減するか、またはその両方を行うように構成されたドーパント注入領域またはポケット１３００を含む第３の例示的なＣＭＯＳデバイス１４００を形成することができる。第３の例示的なＣＭＯＳデバイス１４００を形成するために、幅広く浅いトレンチ１００４の側壁に沿って形成されたスペーサ１２００を、ドーパント注入領域またはポケット１３００を形成するのに用いられるドーパントが通る幅広く浅いトレンチ１００４の部分を規定するのに用いることができる。その後に形成するＰウェル領域１４０６とＮウェル領域１４０８との間に位置するＳＴＩ酸化物領域１４０２を幅広く浅いトレンチ１００４内に形成することができる。第１及び第２の例示的なＣＭＯＳデバイス６００，９００を製造する方法とは対照的に、第３の例示的なＣＭＯＳデバイス１４００を製造する方法はマスクを用いない。特に、本発明の方法は、Ｐウェル領域１４０６とＮウェル領域１４０８との間に且つＳＴＩ酸化物領域１４０２の下に存在するドーパント注入領域またはポケット１３００を規定するため、遮断マスクを用いるのではなく、むしろ、側壁に形成されたスペーサ１２００を用いる。
【００４２】
本発明は、ラッチアップを軽減するか、削減するか、またはその両方を行うように構成されたＣＭＯＳデバイス６００，９００，１４００及びその製造方法を提供する。特に、ＣＭＯＳデバイス６００，９００，１４００は、ウェル間にあるＳＴＩ酸化物領域の下にドーパント注入領域またはポケット４０６，８００，１３００を含む。このようなドーパント注入領域またはポケット４０６，８００，１３００は、動作中、ＣＭＯＳデバイス６００，９００，１４００内に形成する寄生性のＰＮＰトランジスタ１４０のベース幅を増大させることができる。これに加えて、または代わりとして、ドーパント注入領域またはポケット４０６，８００，１３００は担体寿命を減少させることができる。担体寿命の短縮またはベース幅の増大あるいはその両方は、寄生性のＰＮＰトランジスタ１４０のβ従って利得を減少させることができる。その結果として、ドーパント注入領域またはポケット４０６，８００，１３００はＢＪＴループの利得を減少させ、ＣＭＯＳデバイス６００，９００，１４００の保持電圧またはトリガー電圧あるいはその両方を増大させ、これによりラッチアップを減少させるか、削減するか、またはその両方を行うことができる。本発明の方法及び装置は、ラッチアップから免れることが不可欠である航空宇宙、防衛及び類似の分野のいずれか１つまたは任意の組み合わせのような分野に有用である。更に、本発明は、バルク技術において、ラッチアップから免れることを改善するように構成された費用効果的なＣＭＯＳデバイスを提供する。特に、これによって形成された本発明の方法及び装置は、ドープド・ポリシリコン充填剤を含む局所的に深いＳＴＩ領域を含むＣＭＯＳデバイスなど、ラッチアップを減少させるための従来の方法及び装置と関連する複雑性及び費用を回避することができる。
【００４３】
上述の説明は本発明の例示的な実施形態のみを開示する。本発明の範囲に含まれる上記で開示した装置及び方法の変形形態は当業者にとって容易に明らかであろう。例えば、上述したＣＭＯＳデバイス６００，９００，１４００はインバータであるが、本発明は、異なる論理機能を実行することができるＣＭＯＳデバイス及びその製造方法を含む。
【００４４】
従って、本発明の例示的な実施形態に関連して本発明を開示したが、当然のことながら、特許請求の範囲に定義したようなその他の実施形態を本発明の意図及び範囲に含めることができる。
【図面の簡単な説明】
【００４５】
【図１】従来のＣＭＯＳデバイスの断面側面図である。
【図２】本発明の一実施形態に従ってラッチアップを減少させるように構成されたＣＭＯＳデバイスのシミュレーションを示す図である。
【図３】本発明の一実施形態に従って、ラッチアップを減少させるように構成されたＣＭＯＳデバイスを流れる電流と、ＣＭＯＳデバイスにまたがって印加された電圧との間の関係を示すグラフである。
【図４】本発明の一実施形態に従ってラッチアップを減少させるように構成された第１の例示的なＣＭＯＳデバイスを製造する方法の第１ステップで生じた基板の断面側面図である。
【図５】本発明の一実施形態に従ってラッチアップを減少させるように構成された第１の例示的なＣＭＯＳデバイスを製造する方法の第２ステップで生じた基板の断面側面図である。
【図６】本発明の一実施形態に従ってラッチアップを減少させるように構成された第１の例示的なＣＭＯＳデバイスを製造する方法の第３ステップで生じた基板の断面側面図である。
【図７】本発明の一実施形態に従ってラッチアップを減少させるように構成された第２の例示的なＣＭＯＳデバイスを製造する方法の第１ステップで生じた基板の断面側面図である。
【図８】本発明の一実施形態に従ってラッチアップを減少させるように構成された第２の例示的なＣＭＯＳデバイスを製造する方法の第２ステップで生じた基板の断面側面図である。
【図９】本発明の一実施形態に従ってラッチアップを減少させるように構成された第２の例示的なＣＭＯＳデバイスを製造する方法の第３ステップで生じた基板の断面側面図である。
【図１０】本発明の一実施形態に従ってラッチアップを減少させるように構成された第３の例示的なＣＭＯＳデバイスを製造する方法の第１ステップで生じた基板の断面側面図である。
【図１１】本発明の一実施形態に従ってラッチアップを減少させるように構成された第３の例示的なＣＭＯＳデバイスを製造する方法の第２ステップで生じた基板の断面側面図である。
【図１２】本発明の一実施形態に従ってラッチアップを減少させるように構成された第３の例示的なＣＭＯＳデバイスを製造する方法の第３ステップで生じた基板の断面側面図である。
【図１３】本発明の一実施形態に従ってラッチアップを減少させるように構成された第３の例示的なＣＭＯＳデバイスを製造する方法の第４ステップで生じた基板の断面側面図である。
【図１４】本発明の一実施形態に従ってラッチアップを減少させるように構成された第３の例示的なＣＭＯＳデバイスを製造する方法の第５ステップで生じた基板の断面側面図である。
【符号の説明】
【００４６】
１００、２０２、６００、９００、１４００  ＣＭＯＳデバイス
１０２、２１５  バルク基板
１０４  ＮチャネルＭＯＳＦＥＴ（ＮＦＥＴ）
１０６  ＰチャネルＭＯＳＦＥＴ（ＰＦＥＴ）
１０８、２１４、６０６、９０６、１４０８  Ｎウェル領域
１１０  埋め込みＮバンド領域
１１２、２１２、６０４、９０４、１４０６  Ｐウェル領域
１１４、１１８  第１ソース／ドレイン拡散領域
１１６、１２０  第２ソース／ドレイン拡散領域
１７１、１２１  ゲート積層体
１２２  第１ＳＴＩ酸化物領域
１２４  第２ＳＴＩ酸化物領域
１２６  Ｎ＋拡散領域
１２８  第３ＳＴＩ酸化物領域
１３０  Ｐ＋拡散領域
１３２  第１入力端
１３４  第２入力端
１３６  出力端
１３８  ＮＰＮトランジスタ
１４０  ＰＮＰトランジスタ
１４２、１４８  エミッタ
１４４、１５０  ベース
１４６、１５２  コレクタ
２０４、４０６、８００、１３００  ドーパント注入領域またはポケット
２０６、６０２、９０２、１４０２、１４０４  ＳＴＩ酸化物領域
２０８、２１０  拡散領域
４００、７００、１０００  基板
４０２、７０２、１００２  パッド層
４０４、７０４  浅いトレンチ
５００、８０２  レジスト遮断マスク
６０８  Ｎバンド領域
６１０、９０８、１４１０  バルク・シリコン
７０６、１２００  スペーサ
１００４  幅広く浅いトレンチ
１００６  幅狭く浅いトレンチ
１１００  共形層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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