(57)【要約】【課題】アライメントマークの視認性を良好にし、半導体素子の実装基板への高速実装を可能にする半導体装置の製造方法を提供する。【解決手段】半導体素子６上に形成されたバンプ５と実装基板上に形成された電極パッドとを、接着層１１を介して電気的に接続されてなる半導体装置の製造方法であって、複数の半導体素子６と半導体素子６の周辺部に配設されたバンプ５及びアライメントマーク１０を有するシリコンウェハ４上に、アライメントマーク１０上を除いて接着層１１を形成する工程と、シリコンウェハ４をダイシングして複数の半導体素子６に個片化する工程と、半導体素子６を接着層１１を介して実装基板へ実装する工程と、接着層１１を加熱及び加圧する工程とを有し、接着層１１を介してバンプ５と電極パッドとの電気的接続を得る。【選択図】図２
2007294575.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子上に形成されたバンプと実装基板上に形成された電極パッドとを、接着層を介して電気的に接続されてなる半導体装置の製造方法であって、
複数の前記半導体素子と該半導体素子の周辺部に配設されたバンプ及びアライメントマークを有するウェハ上に、前記アライメントマーク上を除いて前記接着層を形成する工程と、
前記ウェハをダイシングして複数の前記半導体素子に個片化する工程と、
前記半導体素子を前記接着層を介して前記実装基板へ実装する工程と、
前記接着層を加熱及び加圧する工程とを有し、
前記接着層を介して前記バンプと前記電極パッドとの電気的接続を得ることを特徴とする半導体装置の製造方法。
【請求項２】
前記アライメントマークを、前記半導体素子の四隅のうちのいずれか２箇所以上の領域に形成するとともに、前記バンプよりも前記ダイシングライン寄りに配置することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記接着層を少なくとも前記バンプ上に形成することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記接着層は、熱硬化性を有していることを特徴とする請求項１から３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記接着層を形成する工程において、
前記ウェハ上の複数の前記アライメントマークを画像認識し、
前記半導体素子上の前記アライメントマーク同士の相対的位置関係から決定する方向に従ってフィルム状の前記接着材を設けた後、該接着材に予め貼付されている保護シートを剥がすことにより、前記アライメントマークを除いた箇所に前記接着層が形成されることを特徴とする請求項１から４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記接着材は、リール状で供給され、前記半導体素子内でバンプを介して対向する前記アライメントマーク同士の間隔よりも狭い幅を有することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記接着層を、導電性粒子を含む異方性導電フィルムにより形成することを特徴とする請求項５又は６記載の半導体装置の製造方法。
【請求項８】
前記接着層を形成する工程において、
前記ウェハ上の複数の前記アライメントマークを画像認識し、
前記アライメントマークを被覆するようにして前記マスキング材を配置した後、
前記ウェハ上に液状の接着材を塗布し、
該接着材が硬化する前に前記マスキング材を前記ウェハから除去することにより、前記接着層を形成することを特徴とする請求項１から４のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記接着層を、導電性粒子を含む異方性導電ペーストにより形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
電気製品の小型・軽量化、高速化及び低消費電力化等の要求に応えるため、半導体素子を高密度に配置する実装技術、つまりＩＣの高集積化、微細化を図って複数の機能をワンチップ（システムＬＳＩ）化している。実装技術のパッケージ形態としては、複数の半導体素子を共通の実装基板に実装したものや、ある半導体素子を別の半導体素子に実装したもの（チップオンチップ型）などがある。
【０００３】
このようなパッケージ形態を採用した半導体装置の実装方式として、フリップチップ方式が知られている。フリップチップ方式では、半導体素子の電極パッド上にバンプを形成し、このバンプを実装基板の電極部または半導体素子の電極部と接着層を介して接合（ボンディング）させることで、半導体素子と実装基板または半導体素子同士を電気的かつ機械的に接続することになる。フリップチップ方式は、電極取り出し位置の自由度が高い、配線長さが最短距離になる、高密度実装が可能である等の利点を有している。
【０００４】
半導体素子は、一般的に、１枚のウェハから複数の半導体素子を多面取りすることにより形成される。接着層を有する半導体素子は、ウェハ上にフィルム状の接着層を設けた後にダイシングすることで個片化され、このようにして能動素子形成面側に接着層を有することになる。
【０００５】
特許文献１には、半導体素子のバンプと実装基板のパッドとの電気的な接続に、半導体素子と実装基板との間に介在している樹脂フィルム（接着層）の硬化収縮力を利用した方法が開示されている。この方法は、ウェハ状態の半導体素子の電極としてのバンプを一括形成し、樹脂フィルムをこのウェハ上へ真空ラミネートなどにより仮接着した後、ダイシングにより個片化を行うものである。
【特許文献１】特開２００１−２３７２６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体素子を実装基板へ実装する際には必ず電極同士の位置合わせを行う必要があるが、上記形態の半導体素子には次のような問題がある。一般的に、実装基板に対する半導体素子の位置精度を良好にするため、半導体素子側にアライメントマークが設けられている。しかしながら、上述した半導体素子では接着層がアライメントマーク上を被覆した状態となってしまい、接着層に混入するボイド等から実装時におけるアライメントマークの認識が劣る（コントラストの低下が生じる）ようになる。また、減圧することによって理想的に接着層中のボイドを除いたとしても、導電性粒子の存在、接着樹脂の色、光の透過性を影響を全て取り除くことは困難である。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、その目的は、アライメントマークの視認性を良好にし、半導体素子の実装基板への高速実装を可能にする半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、上記課題を解決するために、半導体素子上に形成されたバンプと実装基板上に形成された電極パッドとを、接着層を介して電気的に接続されてなる半導体装置の製造方法であって、複数の半導体素子と半導体素子の周辺部に配設されたバンプ及びアライメントマークを有するウェハ上に、アライメントマーク上を除いて接着層を形成する工程と、ウェハをダイシングして複数の半導体素子に個片化する工程と、半導体素子を接着層を介して実装基板へ実装する工程と、接着層を加熱及び加圧する工程とを有し、接着層を介してバンプと電極パッドとの電気的接続を得ることを特徴とする。
【０００９】
この製造方法によれば、アライメントマークを除いて接着層が設けられることから、アライメントマークを確実に露出させることができるので、視認性の良いアライメントマークを有する半導体素子を形成することが可能となる。これにより、半導体素子を実装基板へと容易に位置合わせできるとともに精度良く実装することができる。よって、実装基板に対する半導体素子の高速実装を可能とすることができる。
【００１０】
また本発明の半導体装置の製造方法は、アライメントマークを、半導体素子の四隅のうちのいずれか２箇所以上の領域に形成するとともに、バンプよりもダイシングライン寄りに配置することを特徴とすることも好ましい。
この製造方法によれば、個片化される半導体素子の四隅のうちいずれか２箇所以上の領域にアライメントマークが形成されることから、アライメントマークを合わせるだけで実装基板に対する半導体素子の方向性が一致する。これによって、半導体素子及び実装基板の位置決めが容易となるとともに互いの位置精度を高度なものとすることができる。また、これらアライメントマークがダイシングライン近傍に設けられるバンプよりもさらにダイシングライン寄りに配置されることで、アライメントマークのみを除いて接着層を形成することが容易となる。
【００１１】
また、接着層を少なくともバンプ上に形成することも好ましい。
この製造方法によれば、少なくともバンプ上に接着層が形成されることから、接着層が半導体素子からはみ出す量を抑えることができる。また、半導体素子に実装される能動素子の品種に関わらず接着層を形成することができるので、半導体素子の形成及び実装タクトを短縮することができる。バンプ上への接着層の良好な形成により、半導体素子のバンプと実装基板の電極パッドとの電気的な接続を長期的に維持可能とすることができる。
【００１２】
また、接着層は、熱硬化性を有していることも好ましい。
この製造方法によれば、接着層が熱硬化性を有していることから、加熱することにより確実且つ容易にバンプと電極パッドとの接続を行うことができる。
【００１３】
また、前記接着層を形成する工程において、ウェハ上の複数のアライメントマークを画像認識し、半導体素子上のアライメントマーク同士の相対的位置関係から決定する方向に従ってフィルム状の接着材を設けた後、該接着材に予め貼付されている保護シートを剥がすことにより、アライメントマークを除いた箇所に接着層が形成されることも好ましい。
この製造方法によれば、半導体素子上におけるアライメントマーク同士の相対的位置関係から接着材の形成方向が定められ、アライメントマークを確実に除いた箇所に接着層を形成することができる。よって、接着層がアライメントマークの視認性を低下させるということがなくなる。また、前記接着層がフィルム状であることからその取り扱いが容易で作業性に優れたものとなり、製造効率が向上する。
【００１４】
また、接着材は、リール状で供給され、半導体素子内でバンプを介して対向するアライメントマーク同士の間隔よりも狭い幅を有することも好ましい。
この製造方法によれば、接着材がリール状で供給されることから、接着層の形成が容易であるとともに、複数の半導体素子に亘って一度に形成することができることから作業効率が良い。また、接着材が半導体素子内におけるアライメントマーク同士の間隔よりも狭い幅となっていることから、アライメントマーク上に該接着層が掛かる虞を確実に防ぐことができる。
【００１５】
また、接着層を、導電性粒子を含む異方性導電フィルムにより形成することも好ましい。
この製造方法によれば、接着層が導電性粒子を含む異方性導電フィルム（ＡＣＦ）であることから、実装時に熱圧着することにより、圧着部分、つまり、半導体素子のバンプと実装基板の電極パッドとの接続部分における接続方向に対しては導通性、一方、接続部分に直交する方向に対しては絶縁性という電気的異方性を示すことになる。電気的異方性は、バンプと電極パッドとの間に少なくとも一つの導電性粒子が存在することによって可能となる。これらのことから、対向する電極同士を電気的に導通させるだけでなく、接続部分を機械的に固定することができる。
【００１６】
また、前記接着層を形成する工程において、ウェハ上の複数のアライメントマークを画像認識し、アライメントマークを被覆するようにしてマスキング材を配置した後、ウェハ上に液状の接着材を塗布し、該接着材が硬化する前にマスキング材をウェハから除去することにより、接着層を形成することも好ましい。
この製造方法によれば、アライメントマーク上にマスキングテープを配置した後、ウェハ上に液状の接着材を塗布することとしたため、ウェハ上の各半導体素子に一度に接着層を容易に形成することが可能となる。また、アライメントマークはマスキングテープにより保護されていることから、アライメントマーク上に接着材が塗布されることを確実に防ぐことができ、接着層によってアライメントマークの視認性が低下することを阻止できる。
【００１７】
また、接着層を、導電性粒子を含む異方性導電ペーストにより形成することも好ましい。
この製造方法によれば、接着層が異方性導電ペースト（ＡＣＰ）であることから、実装時に半導体素子及び実装基板を熱圧着することにより、圧着部分、つまり、バンプと電極パッドとの接続部分における接続方向に対しては導通性、一方、接続部分に直交する方向に対しては絶縁性という電気的異方性を示すことになる。電気的異方性は、バンプと電極パッドとの間に少なくとも一つの導電性粒子が存在することによって可能となる。これらのことから、対向する電極同士を電気的に導通させるだけでなく、接続部分を機械的に固定することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするために各部材の縮尺を適宜変更している。
【００１９】
［半導体装置の製造方法の第１実施形態］
図１〜図５は、本実施形態の半導体装置の製造方法を示す説明図である。図１に示す半導体装置製造用基板２は、複数の半導体素子領域３を有するウェハ４を基材として構成している。なお、ここではウェハ４にシリコンを用いるものとする。
【００２０】
半導体素子６の形成には、ウェハ４（以下、シリコンウェハ４と称す）の状態において一括してバンプ５の形成等を行ってから個々の半導体素子６に分離する、Ｗ−ＣＳＰ（Wafer level Chip Scale Package）技術を利用する。
【００２１】
以下に、半導体装置製造用基板２の製造工程について、図１を参照しながら説明する。
まず、単結晶シリコンからなるシリコンウェハ４の能動素子形成面（表面）側に集積回路を形成し、その後、集積回路を覆うようにしてシリコンウェハ４上に絶縁膜層を一面に形成する。このシリコンウェハ４は、ダイシングライン８によって区画される複数の半導体素子領域３を有してなるもので、半導体素子領域３毎に所定数のバンプ５が存在するよう構成される。
【００２２】
バンプ５は、各半導体素子領域３の周辺部に位置する電極上に、公知の方法で所定高さに一括形成されるもので、本実施形態においてはメッキにて形成した金バンプを採用するものとする。バンプ５の高さは適宜設定されるものとするが、全て均一とし所定パターンで形成されることになる。
なお、バンプ５は、ボールバンプを採用することも可能であって、メッキにて形成した金バンプの他、ニッケルをコアとしてその表面に金メッキを施してなるものを採用しても良い。
【００２３】
次に、半導体素子６をＣＯＧ基板や液晶パネル等の実装基板７へ実装するための位置決め、つまり、半導体素子６のバンプ５と、図４に示す実装基板７の電極パッド９とを接続するための高度な位置精度を満足するために、シリコンウェハ４上の半導体素子領域３にアライメントマーク１０と呼ばれる目印を複数設ける。これらアライメントマーク１０を半導体素子領域３の四隅のうちの２箇所以上、本実施形態においては、四隅それぞれに当該アライメントマーク１０を形成し、上記バンプ５よりもダイシングライン８寄りに配置する。アライメントマーク１０は、半導体装置製造用基板２上に回路パターンを形成するプロセスにおいて、回路パターン及びアライメントマークパターンの像が描かれたマスクを、露光装置によりシリコンウェハ４に転写することで回路パターンと共に形成されるものとする。ここで、例えば一つの半導体素子領域３内において対角線上に位置するアライメントマーク１０を同じ形状にし、隣り合うアライメントマーク１０を異なった形状にすることによって、実装基板７への位置決めのみならず半導体素子６の実装方向等を正確に行うための機能を果たすこともできる。
【００２４】
このように、半導体素子領域３の四隅にアライメントマーク１０が形成されることから、実装基板７に対する半導体素子６の位置精度を高度なものとすることができる。また、これらアライメントマーク１０がダイシングライン８近傍に設けられるバンプ５よりもさらにダイシングライン８寄りにパターニングされることで、後述する接着層１１を、アライメントマーク１０を除いて形成することが容易となる。
【００２５】
なお、ダイシングライン８は、実際に線引きされたものではなく、アライメントマーク１０（図１参照）による実装基板との位置合わせにより一義的に決まる仮想のダイシングライン８である。各半導体素子領域３の境界は、このダイシングライン８に対応するものである。
【００２６】
次に、画像認識装置によってシリコンウェハ４上に形成されたアライメントマーク１０の位置（形状）を検出し、半導体素子領域３内におけるアライメントマーク１０同士の相対的位置関係からアライメントマーク１０を除いた箇所に、図２に示すような、加熱加圧により接着が可能な熱硬化タイプの接着層１１を形成する。このとき、少なくともバンプ５上に接着層１１を形成してバンプ５を含めるようにする。接着層１１の形成には、例えば一方の面（裏面）に保護シートを有するフィルム状の両面テープ、本実施形態においては、導電性粒子１３（図４参照）を含む異方性導電フィルム（ＡＣＦ）を用いるものとする。異方性導電フィルム（接着材）は、例えば、主に金メッキ処置が施された樹脂からなる導電性粒子１３と、熱硬化性を有したエポキシ系樹脂からなるバインダ１４とから構成されており、半導体素子６を実装基板７等に接着させた場合に、導電性粒子１３によって上記バンプ５及び電極パッド９同士を電気的に導通させ、バインダ１４によって相互接続部を機械的に固定する役割を担うことができる。
【００２７】
異方性導電フィルムは、半導体素子領域３内においてバンプ５を介して対向するアライメントマーク１０同士の間隔よりも狭いリール幅を有しており、リール装置によってシリコンウェハ４上に順次供給されるようになっている。そして、接着性を有する他方の面（表面）側をアライメントマーク１０を避けるようにしてシリコンウェハ４上における複数の半導体素子領域３に亘って貼着した後、裏面側に予め設けられていた前記保護シートを剥離することによって、シリコンウェハ４上に接着層１１が形成される。
【００２８】
このように、異方性導電フィルムをリール状で供給することにより、複数の半導体素子６に亘って一度に貼着できることから作業効率が良い。また、異方性導電フィルムが半導体素子６内におけるアライメントマーク１０同士の間隔よりも狭い幅と成っていることから、アライメントマーク１０上に該接着層１１が掛かる虞を確実に防ぐことができるようになっている。
【００２９】
バンプ５と電極パッド９との接続部分を確実に固定するためには、例えばバンプ５及び電極パッド９の高さを考慮した上で異方性導電フィルムの厚みを適宜設定する必要がある。つまり、バンプ５の高さ以上の厚みを有した異方性導電フィルムを貼着することによって、該バンプ５の上面が露出することを防ぐことができる。しかしながら、半導体素子６を実装基板７へ搭載した際に該実装基板７の電極パッド９とバンプ５との接続に支障のない厚みを有した異方性導電フィルムを採用するようにする。
【００３０】
このように、異方性導電フィルムを各半導体素子６のアライメントマーク１０が形成されていない領域に貼着し、各半導体素子６の中心側領域にバンプ５を含めた状態で接着層１１が選択形成されてなることから、必然的にアライメントマーク１０が外部に露出することになる。
【００３１】
次に、半導体素子６の製造工程について、図２及び図３を参照しつつ説明する。
まず、上述の半導体装置製造用基板２をダイシングする。具体的には、ダイヤモンドブレードを用いて、図２に示す半導体素子領域３の境界線（ダイシングライン８）に沿うようにして、シリコンウェハ４及び異方性導電フィルムを同時に切断するものとしており、ダイシングにより個片化することにより図３に示すような半導体素子６が複数得られる。このように、ダイシングライン８に沿ってダイヤモンドブレードを作動させることで、ずれのない精度の良いダイシングが可能となり、同一形状の半導体素子６を形成することができる。
【００３２】
また、アライメントマーク１０のみならず、可能な限りダイシングライン８上を除くようにして接着層１１を形成しておくことが好ましい。これにより、シリコンウェハ４のダイシングが行い易くなり作業性を向上させることができる。
【００３３】
次に、半導体素子６の実装工程について、図４及び図５を参照しつつ説明する。
まず、画像認識装置によって、半導体素子６のアライメントマーク１０の位置（形状）を検出する。そして、検出されたアライメントマーク１０を参照しつつ半導体素子６を実装基板７に対して所定位置となるように位置合わせしながら、半導体素子６を実装基板７上に対向配置させる。続けて、所定のパターンを有した回路パターンを備える実装基板７上に半導体素子６を搭載させ、実装基板７と半導体素子６とを上述の異方性導電フィルムを介してアライメントさせる。
【００３４】
具体的には、実装基板７のうち回路パターンが形成されている領域（回路パターン形成領域）と半導体素子６の異方性導電フィルムとを対向させた状態で位置合わせを行った後、実装基板７に半導体素子６を搭載し（図４参照）、そのままの状態で加熱加圧装置により半導体素子６側から加熱及び加圧を加えることによって実装させる（図５参照）。加熱及び加圧の条件は、上記異方性導電フィルムの性質により決定されるものである。
【００３５】
実装基板７と半導体素子６とを一定時間加圧すると、図５に示すように、バンプ５及び電極パッド９間の異方性導電フィルムのバインダ１４が押し退けられて、相互間に導電性粒子１３が少なくとも１つ以上挟み込まれることになり、該導電性粒子１３を介して電気的導通が実現されることになる。半導体素子６と実装基板７とのアライメントは、上述したようにアライメントマーク１０を参照しながら行うものとし、また、接着は実装基板７と半導体素子６とが接触した状態のものを加熱することで、異方性導電フィルムのバインダ１４を硬化させることにより行うこととしている。そして、接続の信頼性は、バインダ１４の硬化、つまり凝集力によって電極間に導電性粒子１３を維持することにより保持されることになる。
【００３６】
このような実装方法により、図３に示したような半導体素子６が実装された半導体装置１が製造される。製造された半導体装置１は、バンプ５と電極パッド９との電気的接続に優れ、半導体素子６と実装基板７との密着性（固定）も優れたものとなる。
【００３７】
以上述べたことによれば、アライメントマーク１０上を除いて接着層１１が設けられることから、接着層１１がアライメントマーク１０の視認性を低下させるということがなくなる。つまり、アライメントマーク１０を確実に露出させることができるので、視認性の良いアライメントマーク１０を有する半導体素子６を形成することが可能となる。これより、半導体素子６のアライメントマーク１０に対して実装基板７を容易に位置合わせできるとともに精度良く実装することができる。よって、実装基板７に対する半導体素子６の高速実装が可能となる。
【００３８】
また、少なくともバンプ５上に接着層１１が形成されることから、接着層１１が半導体素子６からはみ出すことを防ぐことができる。また、半導体素子６に搭載される能動素子の品種に関わらず接着層１１を形成することができるので、半導体素子６の形成及び実装タクトを短縮することができる。接着層１１の良好な貼着により、半導体素子６のバンプ５と実装基板７の電極パッド９との電気的な接続を長期的に維持可能とすることができる。
【００３９】
［半導体装置の製造方法の第２実施形態］
次に、第２の実施形態について図６〜図８を参照して説明する。図６〜図８において、図１〜図５の各部に対応する部分には同一の符号を付け、その説明を省略する。
半導体装置製造用基板２の基本構成は上記実施形態と同様である。上記第１実施形態と異なる点は、シリコンウェハ４上のアライメントマーク１０を避けるようにして接着層１１を形成するのではなく、予めアライメントマーク１０をマスキングした後、液状の接着材を塗布することによって各半導体素子領域３の接着層２２を一括して形成するようにしたことである。
【００４０】
本実施形態においては、シリコンウェハ４上のアライメントマーク１０を画像認識装置によって検出した後、粘着層の少なくとも一方の面に保護シートを有するマスキングテープ２１を、ダイシングライン８を介して両側に位置するアライメントマーク１０上に位置合わせを行い、これらアライメントマーク１０及びダイシングライン８を覆うようにして、図６に示すようなマスキングテープ２１を複数貼着する。
【００４１】
次に、マスキングテープ２１を含むシリコンウェハ４の表面に液状（ペースト状）の接着材、本実施形態においては、導電性粒子１３を含む異方性導電ペースト（ＡＣＰ）を、スピン或いはスリットコート等により塗布することによって接着層２２を形成するものとする。異方性導電ペーストは、例えば上記導電性粒子１３と熱硬化性及び熱可塑性を有するバインダ１４とからなるもので、該異方性導電ペーストをシリコンウェハ４とマスキングテープ２１との間に形成される段差を埋めるようにしてシリコンウェハ４上に塗布することによって、マスキングテープ２１の厚さと略同様の厚さを有した接着層２２を形成することができる。したがって、マスキングテープ２１の厚さが接着層２２の厚さにそのまま反映されることになることから、バンプ５の高さ等を考慮した上で所望とする厚さの接着層２２となるように、マスキングテープ２１の厚さを設定しておく必要がある。本実施形態においては、マスキングテープ２１の厚さを、例えば１００μｍ以下とする。
【００４２】
また、異方性導電ペーストのラミネートに際しては、減圧状態で行うことが好ましい。減圧状態で行うことで、シリコンウェハ４と異方性導電ペーストとの間に気泡が混入するという不具合発生を防止することができるからである。
【００４３】
図７に示すように異方性導電ペーストを塗布した後、接着層２２となる異方性導電ペーストを硬化させる前にマスキングテープ２１をシリコンウェハ４上から除去する。すると、シリコンウェハ４上の全てのアライメントマーク１０を露出させることができると同時に、該シリコンウェハ４上には図８に示すような帯状の接着層２２が複数形成されることになる。このように、マスキングテープ２１を含むシリコンウェハ４の表面全体に異方性導電ペーストをラミネートした後にマスキングテープ２１を除去することによって、半導体素子領域３毎に均一な厚さの接着層２２が一括形成されることになる。したがって、マスキングテープ２１を用いることによって確実且つ容易に、アライメントマーク１０以外の箇所に接着層２２を形成することができる。
【００４４】
このようにして製造されたシリコンウェハ４によれば、マスキングテープ２１によってマスキングされていたダイシングライン８に対応する位置には、勿論接着層２２は形成されていないことから、ダイシングによって複数の半導体素子６に個片化する際に、ダイヤモンドブレードの刃先に接着層２２が付着してダイシングし難くなるということを防止することができる。
【００４５】
また、シリコンウェハ４上における各半導体素子領域３間の全ての境界、つまり、ダイシングライン８上に接着層２２を形成しないよう形成することにより、ダイヤモンドブレードによる切断作業をより迅速且つ正確に行うことができる。
このようにして形成された半導体素子６を実装基板７へとアライメントする方法は、上記実施形態と同様である。
【００４６】
以上述べた半導体装置１の製造方法によれば、アライメントマーク１０上にマスキングテープ２１を貼り付けた後、シリコンウェハ４上に液状の接着材（導電性ペースト）を塗布することによって接着層２２を形成することとしたため、アライメントマーク１０上に接着層２２が掛かることを確実に防ぐことができる他、シリコンウェハ４上の各半導体素子領域３に一括して接着層２２を形成することが可能となる。また、アライメントマーク１０はマスキングテープ２１により確実に保護されることから、アライメントマーク１０上に接着層２２が形成されるようなことはなくなり、アライメントマーク１０の視認性が低下することを防止することができる。
【００４７】
また、接着層２２が異方性導電ペースト（ＡＣＰ）であることから、実装時に半導体素子６及び実装基板７を加熱圧着することにより、圧着部分、つまり、バンプ５と電極パッド９との接続部分における接続方向に対しては導通性、一方、接続部分に直交する方向に対しては絶縁性という電気的異方性を示すことになる。電気的異方性は、バンプ５と電極パッド９との間に少なくとも一つの導電性粒子１３が存在することによって可能となることから、対向する電極同士を電気的に導通させるだけでなく、接続部分を機械的に固定することができる。したがって、本実施形態における製造方法によっても上記第１実施形態と同様の効果を奏することができる。
【００４８】
なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。
例えば、上記実施形態では、ダイシングライン８を仮想のラインとしたが、ダイシングライン８は、シリコンウェハ４上に直接形成しても良いし、ダイシングライン８を有したダイシングシート上にシリコンウェハ４を貼着するようにしても良い。
【００４９】
また、接着層２２の厚みの値が大きい場合、例えば１００μｍ以上の厚みにおいては、バンプ５と電極パッド９とを接続するために半導体素子６及び実装基板７を加熱圧着する際に接着層２２を押し広げる量が多くなることから、半導体素子６から接着層２２がはみ出してしまうという虞がある。その為、接着層２２の厚さは、導電性粒子１３の直径、バンプ５及び電極パッド９の高さ等の観点から、実装基板７及び半導体装置１の接着を良好に維持可能とする最低限の厚みに設定するものとする。これにより、バンプ５及び電極パッド９間に存在する接着層２２を押し広げることが容易になるとともに、接着層２２のはみ出し量を少なくすることができる。したがって、実装基板７上の実装領域を要望に応じて調整することができる他、半導体装置１の小型化を図ることも可能となる。
【図面の簡単な説明】
【００５０】
【図１】半導体装置製造用基板の概略構成を示す平面図である。
【図２】シリコンウェハ上に接着層を形成する工程を示す説明図である。
【図３】個片化された半導体素子を示す平面図である。
【図４】半導体素子を実装基板に実装させる工程を示す説明図である。
【図５】第１実施形態により製造された半導体装置の概略構成を示す断面図である。
【図６】第２実施形態の半導体装置の製造方法における工程を説明する説明図であって、マスキングテープが貼着された半導体装置製造用基板を示す平面図である。
【図７】シリコンウェハ上に導電性ペーストを塗布する工程を説明する平面図である。
【図８】各半導体素子領域に接着層が形成されたシリコンウェハを示す平面図である。
【符号の説明】
【００５１】
１…半導体装置、２…半導体装置製造用基板、３…半導体素子領域、４…シリコンウェハ、５…バンプ、６…半導体素子、８…ダイシングライン、９…電極パッド、１０…アライメントマーク、１１，２２…接着層、１３…導電性粒子、１４…バインダ、２１…マスキングテープ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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