(57)【要約】【課題】Ｌレベル出力時の動作電流を低減できる出力回路を提供する。【解決手段】パルス生成部１０３は、入力信号ＤＡＴＡがＬレベルに変化すると、そのタイミングから所定時間だけＨレベルとなるパルスを発生する。メイン出力部１０１は、パルス生成部１０３がパルスを出力する間、トランジスタＰ１、Ｎ１、Ｎ２がオンになってＬレベルの信号を出力する。パルスが立ち下がると、トランジスタＰ１、Ｎ１がオフになり、出力ノードＤｏｕｔの電位は、Ｌレベル保持部１０２の抵抗Ｒ２、Ｒ３により、Ｌレベルに保持される。【選択図】図１
2007235546.tif 000002
【特許請求の範囲】
【請求項１】
入力信号のレベルに応じた信号レベルを出力ノードから出力する出力回路において、
前記入力信号のレベルに応じて、前記出力ノードに、Ｈレベル又はＬレベルを出力するメイン出力部と、
前記出力ノードからＬレベルを出力する際に、前記出力ノードの電位をＬレベルに保持するＬレベル保持部とを備えており、
前記メイン出力部は、前記出力ノードからＬレベルを出力する際に、入力信号の切り替わりタイミングから所定時間が経過した後に、Ｌレベルの出力を停止することを特徴とする出力回路。
【請求項２】
前記メイン出力部は、高電位側電源線と出力ノードとの間に接続された終端抵抗、及び、前記出力ノードと低電位側電源線との間に接続された、前記入力信号のレベルに応じてオン／オフが制御される出力用トランジスタを有する、請求項１に記載の出力回路。
【請求項３】
前記メイン出力部は、前記終端抵抗と高電位側電源線との間に挿入された高電位側電源切断用トランジスタと、前記出力用トランジスタと前記低電位側電源線との間に挿入された低電位側電源切断用トランジスタとを備えており、前記高電位側電源切断用及び前記低電位側電源切断用トランジスタは、前記出力ノードからＬレベルを出力する際に、信号切り替わりタイミングから前記所定の時間が経過するまでオンとなる、請求項２に記載の出力回路。
【請求項４】
前記高電位側電源切断用トランジスタは、前記出力ノードからＨレベルを出力するときオンする、請求項３に記載の出力回路。
【請求項５】
前記出力ノードからＬレベルを出力する際に、信号切り替わりタイミングから前記所定の時間だけＨレベルとなるパルスを生成するパルス生成部を更に備える、請求項３又は４に記載の出力回路。
【請求項６】
前記パルス生成部が生成するパルスのパルス時間幅を定めるレジスタを更に有する、請求項５に記載の出力回路。
【請求項７】
前記Ｌレベル保持部は、高電位側電源線と出力ノードとの間に接続された、前記終端抵抗よりも抵抗値が高いＬレベル保持用の第１の抵抗、及び、前記出力ノードと低電位側電源線との間に接続された、前記終端抵抗よりも抵抗値が高いＬレベル保持用の第２の抵抗を有する、請求項２〜６の何れか一に記載の出力回路。
【請求項８】
前記Ｌレベル保持部は、前記Ｌレベル保持用の第１の抵抗と高電位側電源線との間、及び、前記Ｌレベル保持用の第２の抵抗と低電位側電源線との間にそれぞれ挿入された別の電源切断用のトランジスタを更に備える、請求項７に記載の出力回路。
【請求項９】
前記終端抵抗が、前記出力ノードとデータ受け取り側の他のデバイスとの間の伝送路のインピーダンスに整合されている、請求項７又は８に記載の出力回路。
【請求項１０】
前記Ｌレベル保持部は、高電位側電源線と出力ノードとの間に接続された、前記終端抵抗よりも抵抗値が高いＬレベル保持抵抗、及び、前記出力ノードと前記低電位側電源線との間に接続された、前記入力信号に応じてオン／オフが制御されるＬレベル保持トランジスタを有する、請求項２〜６の何れか一に記載の出力回路。
【請求項１１】
前記終端抵抗及び前記Ｌレベル保持抵抗の合成抵抗が、前記出力ノードとデータ受け取り側の他のデバイスとの間の伝送路のインピーダンスに整合されている、請求項１０に記載の出力回路。
【請求項１２】
前記出力用トランジスタと、前記Ｌレベル保持トランジスタとのサイズ比が、前記終端抵抗と前記Ｌレベル保持抵抗の抵抗比に基づいて設定されている、請求項１０又は１１に記載の出力回路。
【請求項１３】
前記メイン出力部が、前記出力ノードに対して並列に接続された複数の抵抗と、前記出力ノードに対して並列に接続された複数のトランジスタとを有する、請求項１に記載の出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路に関し、更に詳しくは、オープンドレインの出力回路に関する。
【背景技術】
【０００２】
半導体装置に用いられる出力回路としては、オープンドレインの出力回路がある（例えば特許文献１参照）。図６は、従来の一般的なオープンドレインの出力回路の構成を示している。この出力回路２００は、高電位側電源線と低電位側電源線との間に直列に接続された抵抗Ｒ２１とＮチャネルトランジスタＮ２１の接続ノードＤｏｕｔから、伝送路２０３を介して他デバイス２０２に信号を出力する。入力信号ＤＡＴＡは、インバータ２０１を介してトランジスタＮ２１のゲートに接続される。抵抗Ｒ２１は、遅延時間ｔｐｄの伝送路２０３とインピーダンスマッチングされている。
【０００３】
図７は、上記従来の出力回路における各部の動作をタイミングチャートで示している。出力回路２００では、入力信号ＤＡＴＡがＨレベルになると、ＮチャネルトランジスタＮ２１がオフすることにより、出力ノードＤｏｕｔが抵抗Ｒ２１を介して高電位側電源線に接続され、出力信号はＨレベルとなる。また、入力信号ＤＡＴＡがＬレベルになると、ＮチャネルトランジスタＮ２１がオンすることにより、出力ノードＤｏｕｔがトランジスタＮ２１を介して低電位側電源線に接続され、出力信号はＬレベルとなる。
【０００４】
ここで、出力ノードＤｏｕｔの電位は、信号反射の影響等により、入力信号ＤＡＴＡが変化してからすぐにＨレベル又はＬレベルに変化せず、信号切替わりタイミングから少し遅れてＨレベル又はＬレベルに落ち着く。例えば、入力信号ＤＡＴＡがＨレベルからＬレベルに変化する場合には、他デバイス２０２における入力がオープンであるとすると、信号が他デバイス２０２の入力で全反射する。この影響で、出力ノードＤｏｕｔの電位は、すぐにＬレベルにまで低下せず、徐々にＬレベルに近づいていく。出力ノードＤｏｕｔの電位は、最終的に、入力信号ＤＡＴＡがＬレベルとなってから信号が伝送路２０３を往復する時間が経過した後に、つまりｔｐｄ×２だけ経過した後に、Ｌレベルに落ち着く。
【０００５】
【特許文献１】特開平６−２６８４９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、出力回路２００では、Ｌレベルを出力する間は、トランジスタＮ２１がオンし続けることにより、抵抗Ｒ２１及びトランジスタＮ２１を介して、高電位側電源線から低電位側電源線に向かって電流が流れ続けることになる。例えば、図７では、入力信号ＤＡＴＡがＬレベルとなる期間Ｔ１、期間Ｔ４〜Ｔ５、及び、期間Ｔ７では、電流が流れ続ける。近年、半導体装置には、より低消費電力化が求められているが、従来の出力回路２００では、Ｌレベル時に動作電流が流れる続けることにより、消費電力が大きいという問題があった。
【０００７】
本発明は、上記問題を解消し、Ｌレベル出力時の動作電流を削減できるオープンドレインの出力回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の出力回路は、入力信号のレベルに応じた信号レベルを出力ノードから出力する出力回路において、前記入力信号のレベルに応じて、前記出力ノードに、Ｈレベル又はＬレベルを出力するメイン出力部と、前記出力ノードからＬレベルを出力する際に、前記出力ノードの電位をＬレベルに保持するＬレベル保持部とを備えており、前記メイン出力部は、前記出力ノードからＬレベルを出力する際に、入力信号の切り替わりタイミングから所定時間が経過した後に、Ｌレベルの出力を停止することを特徴とする。
【０００９】
本発明の出力回路では、メイン出力部は、出力ノードからＬレベルを出力する際に、信号切り替わりタイミングから、所定の時間だけＬレベルを出力し、その後、Ｌレベルの出力を停止する。メイン出力部の停止後は、Ｌレベル保持部により、Ｌレベルを保持する。この場合、Ｌレベル保持部の動作電流を、メイン出力部がＬレベルを出力する際の動作電流よりも低く設定することで、Ｌレベル出力期間の全ての期間でメイン出力部からＬレベルを出力する場合に比して、出力回路のＬレベル出力時の動作電流を低減できる。
【００１０】
本発明の出力回路では、前記メイン出力部は、高電位側電源線と出力ノードとの間に接続された終端抵抗、及び、前記出力ノードと低電位側電源線との間に接続された、前記入力信号のレベルに応じてオン／オフが制御される出力用トランジスタを有する構成を採用できる。出力用トランジスタのゲートには、例えば、インバータを介して入力信号を入力する。この場合、入力信号レベルがＨレベルのとき、出力用トランジスタがオフとなり、出力ノードが終端抵抗を介して高電位側電源線に接続されることで、メイン出力部は、出力ノードからＨレベルを出力する。また、入力信号レベルがＬレベルのとき、出力用トランジスタがオンとなり、メイン出力部がＬレベルの出力を停止するまでの間、高電位側電源線から終端抵抗を介して低電位側電源線に向けて電流を流すことで、メイン出力部は、出力ノードからＬレベルを出力する。
【００１１】
本発明の出力回路では、前記メイン出力部は、前記終端抵抗と高電位側電源線との間に挿入された高電位側電源切断用トランジスタと、前記出力用トランジスタと前記低電位側電源線との間に挿入された低電位側電源切断用トランジスタとを備えており、前記高電位側電源切断用及び前記低電位側電源切断用トランジスタは、前記出力ノードからＬレベルを出力する際に、信号切り替わりタイミングから前記所定の時間が経過するまでオンとなる構成を採用できる。この場合、信号切り替わりタイミングから所定の時間が経過した後に、高電位側電源切断用及び低電位側電源切断用トランジスタをオフすることにより、メイン出力部からのＬレベルの出力を停止できる。
【００１２】
本発明の出力回路では、前記高電位側電源切断用トランジスタは、前記出力ノードからＨレベルを出力するときオンする構成を採用できる。この場合、高電位側電源切断用トランジスタをオンすることで、出力ノードと高電位側電源線とを終端抵抗を介して接続し、出力ノードから、Ｈレベルを出力する。
【００１３】
本発明の出力回路は、前記出力ノードからＬレベルを出力する際に、信号切り替わりタイミングから前記所定の時間だけＨレベルとなるパルスを生成するパルス生成部を更に備える構成を採用できる。このパルス生成部が生成したパルスは、信号切り替わりから所定の時間が経過した後のメイン出力部からのＬレベルの出力を停止する際の制御に用いることができる。
【００１４】
本発明の出力回路は、前記パルス生成部が生成するパルスのパルス時間幅を定めるレジスタを更に有する構成を採用できる。この場合、出力回路と信号受信側回路の間の伝送路の特性に応じて、所定の時間を可変に設定できる。
【００１５】
本発明の出力回路では、前記Ｌレベル保持部は、高電位側電源線と出力ノードとの間に接続された、前記終端抵抗よりも抵抗値が高いＬレベル保持用の第１の抵抗、及び、前記出力ノードと低電位側電源線との間に接続された、前記終端抵抗よりも抵抗値が高いＬレベル保持用の第２の抵抗を有する構成を採用できる。この場合、Ｌレベル保持用の第１の抵抗と第２の抵抗の抵抗比を、出力ノードの電位がＬレベルとなるように設定することで、出力ノードの電位をＬレベルに保持できる。その際、Ｌレベル保持用の第１の抵抗及び第２の抵抗が、それぞれ終端抵抗の抵抗値よりも高いことで、Ｌレベル保持時の動作電流を、メイン出力部がＬレベルを出力する際の動作電流よりも低くできる。
【００１６】
本発明の出力回路では、前記Ｌレベル保持部は、前記Ｌレベル保持用の第１の抵抗と高電位側電源線との間、及び、前記Ｌレベル保持用の第２の抵抗と低電位側電源線との間にそれぞれ挿入された別の電源切断用のトランジスタを更に備える構成を採用できる。例えば、出力回路の出力ノードを、他のデバイスからの入力ノードとしても使用する場合には、他のデバイスからの信号入力時には、Ｌレベル保持部を停止することが望ましい。この場合、データ入力モードであるか、データ出力モードであるかを制御するための信号に基づいて、データ入力時には、別の電源切断用のトランジスタをオフにすることにより、Ｌレベル保持部を停止することができる。
【００１７】
本発明の出力回路では、前記終端抵抗が、前記出力ノードとデータ受け取り側の他のデバイスとの間の伝送路のインピーダンスに整合されていることが好ましい。この場合、信号反射の影響を低減できる。
【００１８】
本発明の出力回路では、前記Ｌレベル保持部は、高電位側電源線と出力ノードとの間に接続された、前記終端抵抗よりも抵抗値が高いＬレベル保持抵抗、及び、低電位側電源線との間に接続された、前記入力信号に応じてオン／オフが制御されるＬレベル保持トランジスタを有する構成を採用できる。この場合、Ｌレベル保持抵抗の抵抗値が終端抵抗の抵抗値よりも高いことで、Ｌレベル保持時の動作電流を、メイン出力部がＬレベルを出力する際の動作電流よりも低くできる。
【００１９】
本発明の出力回路では、前記終端抵抗及び前記Ｌレベル保持抵抗の合成抵抗が、前記出力ノードとデータ受け取り側の他のデバイスとの間の伝送路のインピーダンスに整合されていることが好ましい。Ｌレベル保持抵抗を用いる場合には、メイン出力部及びＬレベル保持部の双方によってＬレベル又はＨレベルを出力する際の出力ノードから見た合成抵抗は、終端抵抗とＬレベル保持抵抗の並列抵抗となる。この場合、その並列抵抗の抵抗値を、伝送路のインピーダンスに整合させることで、信号反射の影響を低減できる。
【００２０】
本発明の出力回路では、前記出力用トランジスタと、前記Ｌレベル保持トランジスタとのサイズ比が、前記終端抵抗と前記Ｌレベル保持抵抗の抵抗比に基づいて設定されている構成を採用できる。例えば、終端抵抗とＬレベル保持用抵抗の抵抗比が１：２．５であれば、出力用トランジスタとＬレベル保持トランジスタのサイズ比を、２．５：１に設定する。この場合には、メイン出力部がＬレベルの出力を停止した後の出力回路の動作電流を、停止前の動作電流の１／３．５倍に低減できる。
【００２１】
本発明の出力回路では、前記メイン出力部が、前記出力ノードに対して並列に接続された複数の抵抗と、前記出力ノードに対して並列に接続された複数のトランジスタとを有する構成を採用できる。この場合、複数の抵抗及び複数のトランジスタの接続数をそれぞれ制御することにより、出力回路の出力インピーダンス、及び、電流駆動能力を、プログラマブルに構成できる。
【発明の効果】
【００２２】
本発明の出力回路では、メイン出力部は、出力ノードからＬレベルを出力する際に、信号切り替わりタイミングから、所定の時間経過後に、Ｌレベルの出力を停止する。メイン出力部の停止後は、Ｌレベル保持部により、Ｌレベルを保持する。この場合、Ｌレベル保持部の動作電流を、メイン出力部がＬレベルを出力する際の動作電流よりも低く設定することにより、Ｌレベル出力期間の全ての期間でメイン出力部からＬレベルを出力する場合に比して、出力回路のＬレベル出力時の動作電流を低減できる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照し、本発明の実施の形態を詳細に説明する。図１は、本発明の第１実施形態の出力回路の構成を回路図で示している。出力回路１００は、メイン出力部１０１、Ｌレベル保持部１０２、パルス生成部１０３、及び、レジスタ１０４を備える。この出力回路１００は、信号出力側の半導体装置に内蔵されており、図示しない内部回路から入力する入力信号ＤＡＴＡに応じた信号を、遅延時間ｔｐｄの伝送路１２０を介して、他デバイス１２１に出力する。
【００２４】
メイン出力部１０１は、入力信号ＤＡＴＡに応じた電位を出力ノードＤｏｕｔに出力する。具体的には、入力信号ＤＡＴＡがＨレベルからＬレベルに変化すると、Ｌレベルを出力して、出力ノードＤｏｕｔの電位をＨレベルからＬレベルに引き下げる。また、入力信号ＤＡＴＡがＬレベルからＨレベルに変化すると、Ｈレベルを出力して、出力ノードＤｏｕｔの電位をＬレベルからＨレベルに引き上げる。Ｌレベル保持部１０２は、単独では出力ノードＤｏｕｔの電位をＨレベルからＬレベルに低下させる能力はないが、Ｌレベルとなった出力ノードＤｏｕｔの電位を、Ｌレベルに維持できる回路として構成される。
【００２５】
メイン出力部１０１は、高電位側電源線と低電位側電源線との間に直列に接続されたＰチャネルトランジスタＰ１（高電位側電源切断用トランジスタ）、抵抗Ｒ１（終端抵抗）、及び、ＮチャネルトランジスタＮ１（低電位側電源切断用トランジスタ）、Ｎ２（出力用トランジスタ）を有する。抵抗Ｒ１は、従来の出力回路２００（図６）における抵抗Ｒ２１に相当し、トランジスタＮ２は、出力回路２００におけるトランジスタＮ２１に相当する。抵抗Ｒ１は、伝送路１２０のインピーダンス、例えば５０Ωに整合されている。なお、図示は省略するが、伝送路１２０の他デバイス１２１側は、例えば、ＯＤＴ（ON DIE TERMINATION）によって、他デバイス１２１内で、伝送路インピーダンスに整合する終端抵抗によって終端されている。
【００２６】
パルス生成部１０３は、入力信号ＤＡＴＡがＨレベルからＬレベルへと変化すると、そのタイミングから、所定の時間幅だけＨレベルとなるワンショットパルスを生成する。レジスタ１０４は、パルス生成部１０３が生成するワンショットパルスのパルス時間幅を定める。メイン出力部１０１のトランジスタＮ１のゲートは、パルス生成部１０３の出力に接続されており、トランジスタＮ１は、パルス生成部１０３がＨレベルを出力する間、つまり、ワンショットパルスが出力されている間だけオンとなる。また、トランジスタＰ１のゲートは、入力信号ＤＡＴＡとパルス生成部１０３の出力との否定論理和を出力するＮＯＲ回路１０６に接続されており、トランジスタＰ１は、入力信号ＤＡＴＡ及びパルス生成部１０３の出力の双方がＬレベルのときにのみオフ、それ以外でオンとなる。
【００２７】
Ｌレベル保持部１０２は、高電位側電源線と低電位側電源線との間に直列に接続されたＰチャネルトランジスタＰ２（別の電源切断用トランジスタ）、抵抗Ｒ２（Ｌレベル保持用の第１の抵抗）、Ｒ３（Ｌレベル保持用の第２の抵抗）、及び、ＮチャネルトランジスタＮ３（別の電源切断用トランジスタ）を有する。トランジスタＰ２及びＮ３のゲートには、それぞれ、／Ｒｅａｄ信号（Ｒｅａｄ信号のバー）、及び、／Ｒｅａｄ信号をインバータ１０７で反転した信号が入力される。トランジスタＰ２及びＮ３は、／ＲｅａｄがＬレベルのとき、つまりは、他デバイス１２１に対するデータ書き込み動作時に、それぞれオンとなる。抵抗Ｒ２及びＲ３は、トランジスタＰ２、Ｎ３がオンのとき、高電位側電源線と低電位側電源線との間の電位差を、所定の抵抗比で分圧する。
【００２８】
抵抗Ｒ２とＲ３の抵抗比は、抵抗Ｒ２とＲ３の接続ノードの電位がＬレベルとなるように、高電位側電源線と低電位側電源線との間の電位差、及び、Ｌレベルの電位に基づいて設定される。例えば、高電位側電源線が１．８Ｖであり、Ｌレベル電位が１．４Ｖであれば、抵抗Ｒ２とＲ３の抵抗比は、Ｒ２：Ｒ３＝２：７に設定される。抵抗Ｒ２及びＲ３は、メイン出力部１０１の抵抗Ｒ１に比して、十分に高抵抗とする。例えば、抵抗Ｒ１が５０Ωであれば、抵抗Ｒ２及びＲ３は、それぞれその１０倍の５００Ω以上とする。なお、メイン出力部１０１のトランジスタＰ１、Ｎ１、及び、Ｌレベル保持部１０２のトランジスタＰ２、Ｎ３については、出力回路１００の出力インピーダンスや電流駆動能力には影響を与えない程度の十分に大きなサイズとする。
【００２９】
図２は、出力回路１００の各部の動作波形をタイミングチャートで示している。入力信号ＤＡＴＡは、図示しないクロック信号に同期して入力される。期間Ｔ０からＴ１へ移行する際に、入力信号ＤＡＴＡがＨレベルからＬレベルへ変化すると、パルス生成部１０３は、ワンショットパルスを生成する。これにより、トランジスタＮ１のゲートの電位はパルス時間幅の間だけＨレベルとなり、トランジスタＮ１がオンとなる。また、ＮＯＲ回路１０６は、入力信号ＤＡＴＡがＬレベル、パルス生成部１０３の出力がＨレベルとなることで、Ｌレベルを出力し、トランジスタＰ１は、オンとなる。トランジスタＮ２は、ゲートに、インバータ１０５からＨレベルの信号を入力してオンとなり、メイン出力部１０１では、高電位側電源線から抵抗Ｒ１を経由して低電位側電源線に向かって電流が流れ、出力ノードＤｏｕｔの電位は低下していく。
【００３０】
出力ノードＤｏｕｔの電位は、他デバイス１２１における信号反射の影響等により、すぐにＬレベルには低下せず、徐々にＬレベルに近づくことになる。出力ノードがＬレベルに落ち着くまでに要する時間は、他デバイス１２１における入力がオープンであるとすると、信号が伝送路１２０を往復する時間、つまりｔｐｄ×２であり、その時間は、トランジスタＰ１及びＮ１をオンし続けることが望ましい。そこで、パルス生成部１０３が生成するワンショットパルスの時間幅ＰＷは、ｔｐｄ×２以上とする。具体的には、レジスタ１０４に、パルス生成部１０３が生成するパルスのパルス幅ＰＷが、ｔｐｄ×２以上となる値を格納する。
【００３１】
パルス生成部１０３が出力するワンショットパルスがＨレベルからＬレベルに立ち下がると、メイン出力部１０１のトランジスタＰ１及びＮ１は、それぞれオフとなる。この時点では、出力ノードＤｏｕｔの電位は、Ｌレベルにまで低下している。トランジスタＰ１及びＮ１がオフとなることにより、高電位側電源線から抵抗Ｒ１を経由して低電位側電源線に向けて流れる電流が遮断され、抵抗Ｒ１とトランジスタＮ２の接続ノードは、フローティング状態となる。その後、期間Ｔ１における出力ノードＤｏｕｔの電位は、Ｌレベル保持部１０２の抵抗Ｒ２とＲ３とによる分圧により、Ｌレベルに保持される。つまり、期間Ｔ１では、入力信号ＤＡＴＡの切り替わりから２×ｔｐｄまではメイン出力部１０１を動作させて出力ノードＤｏｕｔの電位を低下させ、その後、メイン出力部１０１の動作電流を遮断して、Ｌレベル保持部１０２により、Ｌレベルを保持する。
【００３２】
期間Ｔ２に移行して、入力信号ＤＡＴＡがＨレベルに変化すると、メイン出力部１０１のデータ出力用のトランジスタＮ２はオフとなる。また、パルス生成部１０３は、Ｌレベルを出力しており、ＮＯＲ回路１０６はＬレベルを出力するため、トランジスタＰ１のゲート電位はＬレベルとなって、トランジスタＰ１がオンとなる。これにより、出力ノードＤｏｕｔは、メイン出力部１０１の抵抗Ｒ１を介して高電位側電源線に接続され、出力ノードＤｏｕｔの電位は、信号変化タイミングから少し遅れて、Ｈレベルに落ち着く。
【００３３】
ここで、出力ノードＤｏｕｔは、Ｌレベル保持部１０２の抵抗Ｒ２とＲ３の接続ノードにも接続されているため、その接続ノードの電位の影響を受けるように見える。しかしながら、抵抗Ｒ２及びＲ３を、抵抗Ｒ１よりも十分に高抵抗とすることで、抵抗Ｒ２及びＲ３には、電流はほとんど流れない。従って、Ｌレベル保持部１０２の抵抗Ｒ２及びＲ３による影響は小さく、トランジスタＰ２及びＮ３は、オンのままでも問題はない。
【００３４】
期間Ｔ４に移行する際に、再び、入力信号がＬレベルに変化すると、期間Ｔ１と同様な動作により、メイン出力部１０１は、パルス生成部１０３が生成するワンショットパルスの時間幅だけ、抵抗Ｒ１から低電位側電源線に向けて電流を流して出力ノードＤｏｕｔの電位をＬレベルまで低下させる。その後、トランジスタＰ１及びＮ１をオフして、Ｌレベル保持部１０２により、出力ノードＤｏｕｔの電位をＬレベルに保持する。
【００３５】
本実施形態では、入力信号がＬレベルに変化してから所定の時間だけメイン出力部１０１により出力ノードＤｏｕｔの電位を低下させ、出力ノードＤｏｕｔの電位が安定した後に、メイン出力部１０１の動作電流を遮断する。メイン出力部１０１の動作電流を遮断した後は、Ｌレベル保持部１０２により、出力ノードＤｏｕｔの電位をＬレベルに保持する。このようにすることにより、入力信号ＤＡＴＡがＬレベルとなる期間の全てで抵抗Ｒ２１（図６）に電流を流し続ける必要がある従来の出力回路２００に比して、Ｌレベル出力時の動作電流を削減することができる。
【００３６】
図３は、本発明の第２実施形態の出力回路の構成を回路図で示している。本実施形態の出力回路１００ａは、Ｌレベル保持部１０２ａの構成が、第１実施形態の出力回路１００と相違する。Ｌレベル保持部１０２ａは、抵抗Ｒ３（図１）に代えて、ゲートに入力信号ＤＡＴＡの反転信号を入力するトランジスタＮ４（Ｌレベル保持用トランジスタ）を有する。本実施形態では、抵抗Ｒ１及びＲ２の並列抵抗が、伝送路１２０のインピーダンスに整合するように設定される。例えば、伝送路１２０のインピーダンスが５０Ωであれば、抵抗Ｒ１は７０Ωに、抵抗Ｒ２は１７５Ωに設定される。また、トランジスタＮ４のサイズと、メイン出力部１０１のトランジスタＮ２のサイズとの比は、抵抗Ｒ１とＲ２の抵抗比に応じて設定され、例えば、「トランジスタＮ４のサイズ：トランジスタＮ２のサイズ」は、「１：２．５」に設定される。
【００３７】
図４は、第２実施形態における出力回路の各部の動作波形をタイミングチャートで示している。期間Ｔ１へ移行する際に、入力信号ＤＡＴＡがＬレベルに変化すると、メイン出力部１０１のトランジスタＮ２、及び、Ｌレベル保持部１０２ａのトランジスタＮ４がそれぞれオンになる。また、パルス生成部１０３が生成するワンショットパルスによって、トランジスタＰ１、Ｎ１がオンとなる。これにより、メイン出力部１０１では、抵抗Ｒ１から低電位側電源線に向けて電流が流れ、Ｌレベル保持部１０２ａでは、抵抗Ｒ２から低電位側電源線に向けて電流が流れて、出力ノードＤｏｕｔの電位は低下していく。
【００３８】
パルス生成部１０３がワンショットパルスを出力しているとき、出力ノードＤｏｕｔからメイン出力部１０１及びＬレベル保持部１０２ａ側を見ると、インピーダンスは、抵抗Ｒ１（７０Ω）及び抵抗Ｒ２（１７５Ω）の並列抵抗（５０Ω）となっており、伝送路１２０のインピーダンスに整合している。Ｈレベルを１．８Ｖ、Ｌレベルを１．４Ｖとして、振幅が０．４Ｖであるとすると、０．４Ｖ／５０Ω＝８ｍＡであるため、メイン出力部１０１とＬレベル保持部１０２ａとで、合わせて８ｍＡの電流が流れることにより、出力ノードＤｏｕｔの電位がＬレベルまで低下していく。
【００３９】
出力ノードＤｏｕｔの電位がＬレベルに落ち着いた後、パルス生成部１０３が生成するワンショットパルスがＬレベルに立ち下がると、メイン出力部１０１のトランジスタＰ１及びＮ１はそれぞれオフとなり、抵抗Ｒ１から低電位側電源線に向けて流れる電流は遮断される。一方、Ｌレベル保持部１０２ａのトランジスタＮ４はオンのままである。このときＬレベル保持部１０２ａで抵抗Ｒ２から低電位側電源線に向けて流れる電流は、メイン出力部１０１のトランジスタＮ２とのサイズ比が２．５：１であるから、８ｍＡ×（１／３．５）＝２．２８６ｍＡとなる。抵抗Ｒ２の電圧降下は、１７５Ω×２．２８６ｍＡ＝０．４Ｖとなり、出力ノードＤｏｕｔの電位は、出力ノードＬレベル保持部１０２ａによってＬレベルに保持される。
【００４０】
期間Ｔ２に移行する際に、入力信号ＤＡＴＡがＨレベルに変化すると、メイン出力部１０１のトランジスタＰ１はオンに、トランジスタＮ２はオフになる。また、Ｌレベル保持部１０２ａのトランジスタＮ４は、オフになる。これにより、出力ノードＤｏｕｔは、メイン出力部１０１の抵抗Ｒ１及びＬレベル保持部１０２ａの抵抗Ｒ２を介して高電位側電源線に接続され、出力ノードＤｏｕｔの電位は、信号変化タイミングから少し遅れて、Ｈレベルに落ち着く。このときの、出力ノードＤｏｕｔからメイン出力部１０１及びＬレベル保持部１０２ａ側を見たインピーダンスは、５０Ωであり、伝送路１２０のインピーダンスに整合している。
【００４１】
本実施形態では、入力信号がＬレベルに変化してから所定の時間だけメイン出力部１０１及びＬレベル保持部１０２ａにより出力ノードＤｏｕｔの電位を低下させ、出力ノードＤｏｕｔの電位が安定した後に、メイン出力部１０１の動作電流を遮断する。メイン出力部１０１の電流遮断後は、Ｌレベル保持部１０２ａにより、出力ノードＤｏｕｔの電位をＬレベルに保持する。Ｌレベル保持部１０２ａでは、抵抗Ｒ２がメイン出力部１０１の抵抗Ｒ１よりも高抵抗であり、トランジスタＮ４のサイズは、トランジスタＮ２のサイズよりも小さく設定されている。このため、Ｌレベル保持時のＬレベル保持部１０２ａの動作電流は、メイン出力部１０１及びＬレベル保持部１０２ａの動作電流の合計よりも低く、入力信号ＤＡＴＡがＬレベルとなる期間の全てで抵抗Ｒ２１（図６）に電流を流し続ける必要がある従来の出力回路２００に比して、Ｌレベル出力時の動作電流を削減することができる。
【００４２】
第１実施形態では、Ｌレベル保持部１０２（図１）の抵抗Ｒ２及びＲ３として、メイン出力部１０１の抵抗Ｒ１よりも例えば１０倍の高抵抗が使用できる場合には効果的であるが、他のデータ信号とのクロストークなどを考慮した場合には、Ｌレベル保持部１０２により、高抵抗でＬレベルを維持することが困難な場合も考えられる。本実施形態では、Ｌレベル保持部１０２ａの抵抗Ｒ２を抵抗Ｒ１の３倍程度とし、トランジスタＮ４により、入力信号ＤＡＴＡに応じて、抵抗Ｒ２と低電位側電源線との間の接続を制御する。このような構成を採用することにより、Ｌレベルの保持に高抵抗が使用できない場合でも、Ｌレベル保持部１０２ａによって、出力ノードＤｏｕｔの電位をＬレベルにまで低下させた後に、少ない動作電流で、出力ノードＤｏｕｔの電位をＬレベルに保持できる。
【００４３】
なお、上記各実施形態では、説明簡略化のために、トランジスタＰ１、Ｐ２、Ｎ１、Ｎ３が、それぞれ出力回路１００のインピーダンス及び電流能力に影響を与えない程度の十分な大きさを持つ例を説明した。実際の設計においては、これらトランジスタＰ１、Ｐ２、Ｎ１、Ｎ３の能力を考慮した上で、所望のインピーダンス特性及び電流能力特性が得られるように設計すればよい。また、上記実施形態では、パルス生成部１０３が生成するワンショットパルスの時間幅を、レジスタ１０４に格納された値に応じて調整可能な例を説明した。しかしながら、伝送路１２０の遅延時間が固定的である場合には、パルス生成部１０３が生成するワンショットパルスの時間幅は固定値であってもよい。
【００４４】
図５は、メイン出力部の変形例の構成の一部を示している。同図に示す回路部分は、図１（又は図３）における抵抗Ｒ１及びトランジスタＮ２が直列に接続された部分に相当する。この例では、抵抗Ｒ１は、抵抗値が相互に異なる複数の抵抗Ｒ１ａ〜Ｒ１ｄの並列接続に置き換えられ、トランジスタＮ２は、サイズが相互に異なる複数のトランジスタＮ２ａ〜Ｎ２ｄの並列接続に置き換えられる。抵抗Ｒ１ａ〜Ｒ１ｄは、それぞれ、図示しない制御部からの制御信号に基づいて制御されるトランジスタＰ３ａ〜Ｐ３ｄによって接続／切断が制御される。
【００４５】
信号出力用のトランジスタＮ２ａ〜Ｎ２ｄは、それぞれ、制御部からの制御信号に基づいて制御されるトランジスタＮ５ａ〜Ｎ５ｄによって、接続／切断が制御される。信号出力用のトランジスタＮ２ａ〜Ｎ２ｄは、例えば、サイズ比が、１：２：４：８に設計される。制御部により、出力回路のインピーダンスや電流能力が所望の値となるように、抵抗Ｒ１ａ〜Ｒ１ｄの並列接続数、及び、トランジスタＮ２ａ〜Ｎ２ｄのうちのどのトランジスタを使用するかを制御する。メイン出力部１０１の構成を、このような構成を採用することで、出力回路１００のインピーダンスや電流能力をプログラマブルに構成できる。
【００４６】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明の出力回路は、上記実施形態例にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１実施形態の出力回路の構成を示す回路図。
【図２】第１実施形態の出力回路の各部の動作波形を示すタイミングチャート。
【図３】本発明の第２実施形態の出力回路の構成を示す回路図。
【図４】第２実施形態の出力回路の各部の動作波形を示すタイミングチャート。
【図５】メイン出力部の変形例の構成の一部を示す回路図。
【図６】従来の一般的な出力回路の構成を示す回路図。
【図７】従来の出力回路における各部の動作波形を示すタイミングチャート。
【符号の説明】
【００４８】
１００：出力回路
１０１：メイン出力部
１０２：Ｌレベル保持部
１０３：パルス生成部
１０４：レジスタ
１０５、１０７：インバータ
１０６：ＮＯＲ回路
１２０：伝送路
１２１：他デバイス
Ｒ１〜Ｒ３：抵抗
Ｐ１〜Ｐ３、Ｎ１〜Ｎ５：トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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