(57)【要約】      （修正有）【課題】実装面積、実装不良、コストの削減を図るためにピン数を縮減してなるコントローラデバイスに接続可能なメモリの提供。【解決手段】ｎ本の信号を供給するｎ本のピン数を縮減しｍ本としてなるコントローラデバイスに接続可能とされる半導体記憶装置であって、半導体記憶装置内に、ｍ本の信号線を入力して展開しｎ本の信号を生成する変換回路を少なくとも１つ備え、前記半導体記憶装置の内部には変換回路からのｎ本の信号が供給される。半導体記憶装置はｎ本の入力ピンと切替信号を入力するピンを備え、切替信号が第１の論理値を示すとき、ｍ本の信号線が前記変換回路に供給され、前記変換回路からのｎ本の信号が前記メモリ内部に供給され、前記ｎ本のピンのうち残りのピンは非接続ピンとされ、前記切替信号が第２の論理値を示す構成の場合、前記ｎ本の信号線が前記変換回路を経ることなく、直接前記メモリ内部に供給されるよう制御する切替回路を備える。【選択図】図３
2007200392.tif 000002
【特許請求の範囲】
【請求項１】
複数本の信号を縮退させ信号本数を縮減してなるデバイスからの信号を入力して展開して、元の信号本数の信号に復元する変換回路を半導体集積回路装置内のインタフェース部に備え、
前記変換回路で復元された信号が、前記半導体集積回路装置の内部回路に供給される、ことを特徴とする半導体集積回路装置。
【請求項２】
前記デバイスは、ｎ本の信号を出力するｎ個のピンをｍ個（ただし、ｍ＜ｎ）のピンに縮減してｍ本の信号に縮退させ、
前記変換回路として、前記ｍ本の信号を入力し前記ｍ本の信号から前記ｎ本の信号を生成する論理回路を少なくとも１つ備え、
前記内部回路には、前記変換回路からの前記ｎ本の信号が供給される、ことを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記半導体集積回路装置は、ｎ本の信号を入力するためのｎ個のピンと、切替信号を入力するピンと、を備え、
前記切替信号が第１の論理値を示す場合、前記半導体集積回路装置のｍ個のピンに供給されたｍ本の信号が前記変換回路に供給され、前記変換回路からの前記ｎ本の信号が前記内部回路に供給され、
前記切替信号が第２の論理値を示す場合、前記半導体集積回路装置の前記ｎ個のピンからのｎ本の信号が、前記変換回路を経ることなく、直接に、前記内部回路に供給されるように、信号パスの切替を制御する切替回路を備えている、ことを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
複数本の制御信号を縮退させ信号本数を縮減してなるコントローラデバイス側からの制御信号を入力して展開して、元の信号本数の制御信号に復元する変換回路を、半導体集積回路装置内の制御信号入力部に備え、
前記変換回路で復元された制御信号がメモリ内部に供給される、ことを特徴とする半導体記憶装置。
【請求項５】
ｎ本の信号を出力するｎ個のピンをｍ個（ただし、ｍ＜ｎ）のピンに縮減しｍ本の信号に縮退させてなるコントローラデバイスに接続可能とされる半導体記憶装置であって、
前記半導体記憶装置内に、前記ｍ本の信号を入力し前記ｍ本の信号を展開して前記ｎ本の信号を生成する変換回路を少なくとも１つ備え、
前記半導体記憶装置のメモリ内部には、前記変換回路からの前記ｎ本の信号が供給される、ことを特徴とする半導体記憶装置。
【請求項６】
前記半導体記憶装置は、ｎ本の信号を入力するためのｎ個のピンと、切替信号を入力するピンと、を備え、
前記切替信号が第１の論理値を示す場合、前記半導体記憶装置のｍ個のピンに供給されたｍ本の信号が前記変換回路に供給され、前記変換回路からのｎ本の信号が前記メモリ内部に供給され、
前記切替信号が第２の論理値を示す場合には、前記半導体記憶装置の前記ｎ個のピンからのｎ本の信号が、前記変換回路を経ることなく、直接に、前記メモリ内部に供給されるように、信号パスの切替を制御する切替回路を備えている、ことを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記コントローラデバイスのｍ個のピンからの信号が前記半導体記憶装置のｍ個のピンに供給される場合、前記ｎ個のピンのうち残りのピンは非接続ピンとされる、ことを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記切替信号を入力するピンとして、未使用ピンが割り付けられる、ことを特徴とする請求項６記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、コントローラデバイスと接続する半導体記憶装置のインタフェース回路に関する。
【背景技術】
【０００２】
近時、実装面積の縮減、実装不良の低減、コストの削減等のため、ＣＰＵあるいはマイクロプロセッサ等のコントローラデバイス（ＬＳＩチップ）において、信号線を共用させるか縮退させ、ピン数を削減する製品が用いられている。信号を縮退させる構成のコントローラデバイス製品のインタフェースは、製品毎に各種各様である場合がある。かかるコントローラデバイス製品にメモリデバイスを接続する場合、コントローラデバイスとメモリデバイスとの間にロジックデバイス（ＬＳＩチップ）等を配置し、外付のロジックデバイスにて、コントローラデバイスからメモリデバイスに供給される信号（信号本数を縮退させた信号）を一旦受け取り、本来の信号本数に展開した上でメモリデバイスに供給する構成が、一般的に採用されている。
【０００３】
なお、特に制限されないが、以下では、コントローラデバイスからメモリデバイスへ供給される制御信号としてリード／ライトアクセス時におけるワード、バイトを制御する信号に即して説明する。図６に、メモリデバイスとして、バイト／ワードアクセスコントロール付ＳＲＡＭ（スタティック・ランダム・アクセスメモリ）インタフェース仕様のメモリデバイスを用いたシステム構成の一例を示す。このメモリデバイス３０は、ＳＲＡＭインタフェース互換のＤＲＡＭメモリ（「擬似ＳＲＡＭ」ともいう）であってもよい。
【０００４】
図６において、メモリデバイス３０のピン／ＬＢ、／ＵＢは、バイトデータセレクト入力であり、（／ＬＢ、／ＵＢ）＝（Ｌ、Ｌ）の場合（ただし、ＬはＬＯＷレベルを表す）、入出力ピンＩ／Ｏ１−Ｉ／Ｏ８、Ｉ／Ｏ９−Ｉ／Ｏ１６（図７参照）の下位バイト、上位バイトのワードＩ／Ｏ１−Ｉ／Ｏ１６が選択され、（／ＬＢ、／ＵＢ）＝（Ｌ、Ｈ）の場合（ただし、ＨはＨＩＧＨレベルを表す）、下位バイトＩ／Ｏ１−Ｉ／Ｏ８のデータが選択され、Ｉ／Ｏ９−Ｉ／Ｏ１６はハイインピーダンス状態とされ、（／ＬＢ、／ＵＢ）＝（Ｈ、Ｌ）の場合、上位バイトＩ／Ｏ９−Ｉ／Ｏ１６のデータが選択され、下位バイトＩ／Ｏ１−Ｉ／Ｏ８はハイインピーダンス状態とされる。／ＷＥはライトイネーブル信号の入力ピンであり、ライト時にＬＯＷレベル、リード時にＨＩＧＨレベルとされる。／ＯＥはアウトプットイネーブル信号の入力ピンであり、リード時にＬＯＷレベル、ライト時にＨＩＧＨレベルとされる。
【０００５】
ここで、／ＬＢ、／ＵＢの具体的な説明のため、メモリデバイス３０の典型的な構成の一例を図７に示しておく。図７を参照すると、メモリデバイス３０は、メモリセルアレイ３０１と、ロウ（ＲＯＷ）アドレス、カラム（ＣＯＬＵＭＮ）アドレスをそれぞれ格納するアドレスバッファ３０５、３０６と、ロウアドレスをデコードするロウデコーダ３０２と、カラムアドレスをデコードするカラムデコーダ３０３と、入出力ピンＩ／Ｏ１−Ｉ／Ｏ８からのデータ（下位バイト）を入力する入力バッファ（３ステートバッファ）３０９と、入出力ピンＩ／Ｏ９−Ｉ／Ｏ１６からのデータ（上位バイト）を入力する入力バッファ（３ステートバッファ）３１０と、カラムデコーダ３０３で選択されたビット線と入力、出力線をそれぞれ接続するセンスアンプ／スイッチング回路３０４と、書き込みデータ、読み出しデータをそれぞれ一時的に保持するレジスタ等を含む入力データコントローラ３０７、及び出力データコントローラ３０８と、出力データコントローラ３０８からの読み出しデータ（下位バイト）を入出力ピンＩ／Ｏ１−Ｉ／Ｏ８に出力する出力バッファ３１１と、出力データコントローラ３０８からの読み出しデータ（上位バイト）を入出力ピンＩ／Ｏ９−Ｉ／Ｏ１６に出力する出力バッファ３１２と、を備えている。
【０００６】
また、３入力ＡＮＤ回路３１３は、／ＷＥ、／ＣＳ（チップセレクト信号）、／ＬＢを入力し、これらの３入力が全てＬＯＷレベルのとき、入力バッファ３０９を活性化させ、出力イネーブル状態とする。３入力ＡＮＤ回路３１４は、／ＷＥ、／ＣＳ、／ＵＢを入力し、これらの３入力が全てＬＯＷレベルのとき、入力バッファ３１０を活性化させ、出力イネーブル状態とする。４入力ＡＮＤ回路３１５は、／ＷＥ、／ＣＳ、／ＬＢ、／ＯＥを入力し、これらの４入力が全てＬＯＷレベルのとき、出力バッファ（スリーステートバッファ）３１１を活性化させ、出力イネーブル状態とする。４入力ＡＮＤ回路３１６は、／ＷＥ、／ＣＳ、／ＵＢ、／ＯＥを入力し、これらの４入力が全てＬＯＷレベルのとき、出力バッファ（スリーステートバッファ）３１２を活性化し、出力イネーブル状態とする。
【０００７】
再び、図６を参照すると、本来、図２に示すように、メモリデバイスの入力ピン／ＬＢ、／ＵＢ、／ＷＥ、／ＯＥに対してそれぞれ信号を供給するために、コントローラデバイス側に４ピン用意すべきところ、実装面積、コスト低減等のため、このコントローラデバイス１０は、３本の信号を出力するために、３ピンＸＷＲ０、ＸＷＲ１、ＸＯＥを備えている。ここで、出力ピンＸＷＲ０、ＸＷＲ１は、／ＬＢと／ＷＥ、／ＵＢと／ＷＥをそれぞれ統合（縮退）させたものといえる。なお、図６において、コントローラデバイス１０は、リード時、／ＬＢ、／ＵＢをともにＬＯＷレベルとしてメモリデバイス３０からワード（１６ビット）単位にデータを読み出す。一方、ライト時には、コントローラデバイス１０は、／ＬＢ、／ＵＢのＬＯＷ／ＨＩＧＨを制御し下位バイト、上位バイトを指定して、メモリデバイス３０へのデータの書き込みを行う。
【０００８】
図６に示す例では、コントローラデバイス１０とメモリデバイス３０との間にロジックデバイス４０が配設されている。このロジックデバイス４０は、２入力ＡＮＤ回路４１、４２、４３を備えており、それぞれ以下の演算を行う。
【０００９】
／ＬＢ＝ＡＮＤ（ＸＷＲ０、ＸＯＥ）；
／ＵＢ＝ＡＮＤ（ＸＷＲ１、ＸＯＥ）；
／ＷＥ＝ＡＮＤ（ＸＷＲ０、ＸＷＲ１）；
／ＯＥ＝ＸＯＥ  あるいは、  ／ＯＥ＝ＡＮＤ（ＸＯＥ、ＸＯＥ）；
すなわち、上記論理演算により、ロジックデバイス４０は、３本の制御信号ＸＷＲ０、ＸＷＲ１、ＸＯＥから、４本の制御信号／ＬＢ、／ＵＢ、／ＷＥ、／ＯＥへの展開を行っている。なお、ロジックデバイス４０の真理値表は以下のとおりである。
【００１０】
【表１】
2007200392.tif 000003
【００１１】
上記表１に示したように、（ＸＷＲ０、ＸＷＲ１、ＸＯＥ）＝（Ｈ、Ｈ、Ｌ）の場合、（／ＬＢ、／ＵＢ、／ＷＥ、／ＯＥ）＝（Ｌ、Ｌ、Ｈ、Ｌ）となり、ワードデータ（図７のＩ／Ｏ１〜Ｉ／Ｏ１６）のリードアクセスが行われる。
【００１２】
（ＸＷＲ０、ＸＷＲ１、ＸＯＥ）＝（Ｌ、Ｈ、Ｈ）の場合、（／ＬＢ、／ＵＢ、／ＷＥ、／ＯＥ）＝（Ｌ、Ｈ、Ｌ、Ｈ）は下位バイト（図７のＩ／Ｏ１〜Ｉ／Ｏ８）のライトとなる。（ＸＷＲ０、ＸＷＲ１、ＸＯＥ）＝（Ｈ、Ｌ、Ｈ）の場合、（／ＬＢ、／ＵＢ、／ＷＥ、／ＯＥ）＝（Ｈ、Ｌ、Ｌ、Ｈ）となり、上位バイト（図７のＩ／Ｏ９〜Ｉ／Ｏ１６）のライトとなる。（ＸＷＲ０、ＸＷＲ１、ＸＯＥ）＝（Ｌ、Ｌ、Ｈ）のとき、（／ＬＢ、／ＵＢ、／ＷＥ、／ＯＥ）＝（Ｌ、Ｌ、Ｌ、Ｈ）となり、ワード単位（図７のＩ／Ｏ１〜Ｉ／Ｏ１６参照）のライトとなる。デバイス静止時（非動作時）は、（ＸＷＲ０、ＸＷＲ１、ＸＯＥ）＝（Ｈ、Ｈ、Ｈ）である。（ＸＷＲ０、ＸＷＲ１、ＸＯＥ）について、これ以外の組み合わせ（例えば（ＸＷＲ０、ＸＷＲ１、ＸＯＥ）＝（Ｌ、Ｌ、Ｌ）、等）は用いられない。
【００１３】
なお、ＬＳＩのピン数の縮減に関する刊行物の一例として、例えば特許文献１には、半導体集積回路内での障害発生時、クロック生成回路からのスキャンクロックが２相クロック時と同一入力ピンを介して集積回路内に入力されるようにして、スキャンクロック専用の入力ピンを設けることを不要とし入力ピン数を減らしパッケージを小さくした構成が開示されている。なお、後述される本発明の制御ピンに関連して、制御ピンを用いて信号パスの切替を行うものとして、例えば特許文献２には、通常モードとスルーモードを選択するためのピンとデコーダを備え、通常モードでは、前段論理からの信号をスルーモードでは、前段論理をバイパスしてきた信号を選択可能なスイッチを有する構成が開示されている。
【００１４】
【特許文献１】特開昭６３−１４６１３６号公報
【特許文献２】特開昭５８−１４５２３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
図６に示した構成の場合、コントローラデバイス（ＬＳＩ）側の実装面積、パッケージ・サイズ、コスト等の縮減を図ったものであるが、実装基板上において、信号変換用のロジックデバイスを配置することが必要とされる。このため、システムのさらなる小型化の実現は困難であり、コストアップにもつながる。特に、小型化の要求が著しいモバイル関連製品の場合、部品点数が制限され、基板上に信号変換用のロジックデバイスを配置すること自体が、著しく困難になってきている。
【００１６】
したがって、本発明は、上記課題に鑑みて創案されたものであって、その主たる目的は、システムの実装面積の削減とコストの削減を可能とする半導体記憶装置及び半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１７】
本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。
【００１８】
本発明の１つのアスペクト（側面）に係る装置は、複数本の信号を縮退させ信号本数を縮減してなるデバイス側からの信号を入力して展開し、元の信号本数の信号に復元する変換回路を半導体集積回路装置内のインタフェース部に備え、前記変換回路で復元された信号が、前記半導体集積回路装置の内部回路に供給される。
【００１９】
本発明において、前記デバイスは、ｎ本の信号を出力するｎ個のピンをｍ個（ただし、ｍ＜ｎ）のピンに縮減しｍ本の信号に縮退させ、前記変換回路として、前記ｍ本の信号を入力し前記ｍ本の信号から前記ｎ本の信号を生成する論理回路を少なくとも１つ備え、前記内部回路には、前記論理回路からの前記ｎ本の信号が供給される、構成としてもよい。
【００２０】
本発明において、前記半導体集積回路装置は、ｎ本の信号を入力するためのｎ個のピンと、切替信号を入力するピンと、を備え、前記切替信号が第１の論理値を示す場合、前記半導体集積回路装置のｍ個のピンに供給されたｍ本の信号が前記変換回路に供給され、前記変換回路からの前記ｎ本の信号が前記内部回路に供給され、前記切替信号が第２の論理値を示す場合、前記半導体集積回路装置の前記ｎ個のピンからのｎ本の信号が、前記変換回路を経ることなく、直接に、前記内部回路に供給されるように、信号パスの切替を制御する切替回路を備えた構成としてもよい。前記切替信号が第１の論理値を示す場合、前記デバイスのｍ個のピンからのｍ本の信号が、前記半導体集積回路装置のｍ個のピンに入力される接続構成とされ、前記切替信号が第２の論理値を示す場合、ｎ本の信号（縮退させない信号）をｎ個のピンから出力する別のデバイスからの前記ｎ本の信号が、前記半導体集積回路装置の前記ｎ個のピンに入力される接続構成とされる。
【００２１】
本発明の他のアスペクトに係る半導体記憶装置において、複数本の制御信号を縮退させ信号本数を縮減してなるコントローラデバイス側からの制御信号を入力して展開して、元の信号本数の制御信号に復元する変換回路を、半導体集積回路装置内の制御信号の入力部に備え、前記変換回路で復元された制御信号がメモリ内部に供給される。
【００２２】
本発明に係る半導体記憶装置においては、ｎ本の信号を出力するｎ個のピンをｍ個（ただし、ｍ＜ｎ）のピンに縮減しｍ本の信号に縮退させてなるコントローラデバイスに接続可能とされ、前記半導体記憶装置内に、前記ｍ本の信号を入力し前記ｍ本の信号を展開して前記ｎ本の信号を生成する変換回路を少なくとも１つ備え、前記半導体記憶装置のメモリ内部には、前記変換回路からの前記ｎ本の信号が供給される。
【００２３】
本発明において、前記半導体記憶装置は、ｎ本の信号を入力するためのｎ個のピンと、切替信号を入力するピンと、を備え、前記切替信号が第１の論理値を示す場合、前記半導体記憶装置のｍ個のピンに供給されたｍ本の信号が前記変換回路に供給され、前記変換回路からのｎ本の信号が前記メモリ内部に供給され、前記切替信号が第２の論理値を示す場合には、前記半導体記憶装置の前記ｎ個のピンからのｎ本の信号が、前記変換回路を経ることなく、直接に、前記メモリ内部に供給されるように、信号パスの切替を制御する切替回路を備えている。前記切替信号が第１の論理値を示す場合、前記コントローラデバイスのｍ個のピンからのｍ本の信号が、前記半導体記憶装置のｍ個のピンに入力される接続構成とされ、前記切替信号が第２の論理値を示す場合、ｎ本の信号（縮退させない信号）をｎ個のピンから出力する別のコントローラデバイスからの前記ｎ本の信号が、前記半導体記憶装置の前記ｎ個のピンに入力される接続構成とされる。
【００２４】
本発明において、前記コントローラデバイスのｍ個のピンからの信号が前記半導体記憶装置のｍ個のピンに供給される場合、前記ｎ個のピンのうち残りのピンは非接続ピンとされる構成としてもよい。
【００２５】
本発明において、前記切替信号を入力するピンとして、好ましくは、未使用ピンを割り付け、ピン数の増加を避けるようにしてもよい。
【発明の効果】
【００２６】
本発明によれば、半導体記憶装置側に、コントローラデバイスからの縮退した信号を展開して内部信号を生成する回路を備えたことにより、信号変換用のロジックデバイスを配置することを不要とし、システムの実装面積の増大を抑止している。
【００２７】
また、本発明によれば、コントローラデバイスからの信号を展開するか、またはそのまま供給するかを制御ピンに基づき、選択可能としたことにより、互いに異なるインタフェースの複数のタイプのコントローラデバイスのいずれにも接続可能としている。
【発明を実施するための最良の形態】
【００２８】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。本発明に係る半導体集積回路装置（ＬＳＩ）は、複数本の信号を縮退させ信号本数を縮減してなるデバイス側より送信される制御信号を入力し、前記信号本数を縮減させてなる制御信号を展開して元の信号本数の制御信号を復元する変換回路を半導体集積回路装置内部に備え、半導体集積回路装置内の内部回路には、前記変換回路で展開された制御信号が供給される。本発明において、該デバイスはｎ本の信号を出力するｎ個のピンをｍ個（ｍ＜ｎ）のピンに縮減してｍ本の信号に縮退させ、半導体集積回路装置内の変換回路は、前記ｍ本の信号を入力し前記ｎ本の信号に展開する論理回路を備え、前記内部回路には、前記論理回路からの前記ｎ本の信号が供給される。
【００２９】
また、本発明に係る半導体集積回路装置は、好ましくは、ｎ本の信号を入力するためのｎ個のピンと、切替信号を入力するピンと、を備えている。半導体集積回路装置は、例えば前記切替信号が第１の論理値を示すときには、前記デバイスのｍ個のピンから前記半導体集積回路装置のｍ個のピンに供給されたｍ本の信号が前記論理回路に供給され、前記論理回路からのｎ本の信号が前記内部回路に供給され、前記切替信号が第２の論理値を示すときには、ｎ本の信号をｎ個のピンから出力する別のデバイスからの前記ｎ本の信号を、前記半導体集積回路装置の前記ｎ個のピンから入力し、前記論理回路を経ることなく、直接に、前記内部回路に供給するように、信号パスの切替を制御する切替回路を備えている。以下、本発明を、半導体メモリに適用した実施例に即して説明する。
【実施例１】
【００３０】
図１は、本発明の一実施例の構成を示す図である。図１を参照すると、本実施例は、図６の構成と比べて、ロジックデバイス４０が不要とされている。図１のコントローラデバイス１０は、図６のものと同一である。メモリデバイス２０は、図６のメモリデバイス３０と相違しており、図６のロジックデバイス４０に対応する回路を、メモリデバイス２０内のインタフェース部に備えている。このため、コントローラデバイス１０及びメモリデバイス２０が実装される基板上において、図６のロジックデバイス４０に相当する分の領域は空き領域となり、例えば他のデバイス等の利用に供することができる。あるいは、この空き領域を削ることで、システムの実装面積（基板）の縮減を可能としている。
【００３１】
メモリデバイス２０において、／ＬＢ、／ＵＢ、／ＯＥが、コントローラデバイス１０の出力ピンＸＷＲ０、ＸＷＲ１、ＸＯＥにそれぞれ接続され、／ＷＥはＮ．Ｃ（非接続、オープン）とされている。
【００３２】
本実施例によれば、制御ピンＲＤＢＷＣＮＴの電位を例えばＬＯＷレベル固定とすることで、ロジックデバイス（不図示）によって、ＸＷＲ０、ＸＷＲ１、ＸＯＥを、／ＬＢ、／ＵＢ、／ＷＥ、／ＯＥに変換した後の信号が、図示されない内部のメモリのパッド／ＬＢ、／ＵＢ、／ＷＥ、／ＯＥに供給される。
【００３３】
図１において、前記表１を参照して説明したように、リード時、コントローラデバイス１０からの信号は（ＸＷＲ０、ＸＷＲ１、ＸＯＥ）＝（Ｈ、Ｈ、Ｌ）とされ、ワード単位（図７のＩ／Ｏ１〜Ｉ／Ｏ１６）でのデータアクセスが行われる。ライト時には、（ＸＷＲ０、ＸＷＲ１、ＸＯＥ）＝（Ｌ、Ｈ、Ｈ）の場合、下位バイト（図７のＩ／Ｏ１〜Ｉ／Ｏ８）、（ＸＷＲ０、ＸＷＲ１、ＸＯＥ）＝（Ｈ、Ｌ、Ｈ）の場合、上位バイト（図７のＩ／Ｏ９〜Ｉ／Ｏ１６）のライト、（ＸＷＲ０、ＸＷＲ１、ＸＯＥ）＝（Ｌ、Ｌ、Ｈ）のとき、ワード単位のライトとなる。
【００３４】
また、本発明において、図２に示すように、コントローラデバイス１０’が出力ピン／ＬＢ、／ＵＢ、／ＷＥ、／ＯＥを備えている場合、コントローラデバイス１０’が出力ピン／ＬＢ、／ＵＢ、／ＷＥ、／ＯＥは、本発明のメモリデバイス２０の対応するピン／ＬＢ、／ＵＢ、／ＷＥ、／ＯＥにそのまま配線接続される。メモリデバイス２０の対応するピン／ＬＢ、／ＵＢ、／ＷＥ、／ＯＥに供給された制御信号はそのまま図示されない内部のメモリのパッド／ＬＢ、／ＵＢ、／ＷＥ、／ＯＥに供給される。この場合、制御ピンＲＤＢＷＣＮＴは、図１の電位と相補のＨＩＧＨレベル固定とされる。
【００３５】
図２において、リード時には、／ＬＢ、／ＵＢのＬＯＷ／ＨＩＧＨの設定（ただし、（／ＬＢ、／ＵＢ）＝（Ｈ、Ｈ）の組み合わせは除く）により、下位、上位バイト、ワードのアクセスが選択自在とされる。ライト時も同様とされる。すなわち、制御ピンＲＤＢＷＣＮＴの信号は、リード時のワード、バイトアクセスの切替制御信号として機能している。
【００３６】
本実施例において、コントローラとの接続構成が図１の場合、制御ピンＲＤＢＷＣＮＴを実装基板のＧＮＤ配線に接続し、コントローラとの接続構成が図２の場合、制御ピンＲＤＢＷＣＮＴを実装基板の電源（ＶＣＣ）配線に接続するようにしてもよい。
【００３７】
なお、図１の接続構成のとき、制御ピンＲＤＢＷＣＮＴをＨＩＧＨレベル、図２の接続構成のとき、制御ピンＲＤＢＷＣＮＴをＬＯＷレベルに設定するようにしてもよいことは勿論である。
【００３８】
図３は、本実施例のメモリデバイス２０の構成の一部（入力インタフェース部）を示す図である。図３を参照すると、本実施例のメモリ２０は、入力パッド２０１、２０２、２０３、２０４、２０５と、切替スイッチ２０６、２０７、２０８、２０９と、切替スイッチ２１０、２１１、２１２と、２入力ＡＮＤ回路２１３、２１４、２１５、２１６と、切替スイッチ２１７、２１８、２１９、２２０と、メモリ内部２２５とを備えている。
【００３９】
切替スイッチ２０６、２０７、２０８、２０９は、各々入力が、パッド（／ＬＢ）２０１、パッド（／ＵＢ）２０２、パッド（／ＷＥ）２０３、パッド（／ＯＥ）２０４にそれぞれ接続され、切替制御信号をなすパッド（ＲＤＢＷＮＣＴ）２０５の値に応じて、出力Ａ又はＢとの接続に切り替える。例えば、パッド（ＲＤＢＷＮＣＴ）２０５がＬＯＷレベルのとき、入力と出力Ａを接続し、パッド（ＲＤＢＷＮＣＴ）２０５がＨＩＧＨレベルのとき、入力と出力Ｂを接続する。切替スイッチ２０６、２０７、２０８、２０９のそれぞれの出力Ｂは、メモリ内部２２５の内部パッド（内部／ＬＢ）２０１、内部パッド（内部／ＵＢ）２０２、内部パッド（内部／ＷＥ）２０３、内部パッド（内部／ＯＥ）２０４とそれぞれ接続されている。
【００４０】
切替スイッチ２０６、２０７、２０８、２０９のそれぞれの出力Ａは、切替スイッチ２１０、２１１、２１２の入力Ａとそれぞれ接続されている。切替スイッチ２１０、２１１、２１２の入力Ｂは、抵抗２２６を介して電源ＶＣＣに接続されている。切替スイッチ２１０、２１１、２１２は、パッド（ＲＤＢＷＮＣＴ）２０５がＨＩＧＨレベルのとき、出力／ＬＢ、／ＵＢ、／ＯＥを端子Ｂに接続して電源電位ＶＣＣとし、制御パッド２０５がＬＯＷレベルのとき、出力端子／ＬＢ、／ＵＢ、／ＯＥを端子Ａに接続する。
【００４１】
２入力ＡＮＤ回路２１３、２１４、２１５は、図６の２入力ＡＮＤ回路４１、４２、４３に対応している（前記表１参照）。２入力ＡＮＤ回路２１６は、／ＯＥを２つの入力に共通に入力する。
【００４２】
切替スイッチ２１７、２１８、２１９、２２０は、ＡＮＤ回路２１３、２１４、２１５、２１６の出力を、パッド（ＲＤＢＷＮＣＴ）２０５がＬＯＷレベルのとき、内部パッド２２１、２２２、２２３、２２４にそれぞれ接続し、パッド（ＲＤＢＷＮＣＴ）２０５がＨＩＧＨレベルのとき、端子Ｂに接続する。切替スイッチ２１７、２１８、２１９、２２０の端子Ｂはオープンである（非接続）。なお、２入力ＡＮＤ回路２１６は、他の制御信号と負荷、遅延等を整合させる役割も担っているが、なくてもよい。
【００４３】
パッド（ＲＤＢＷＮＣＴ）２０５がＬＯＷレベルのときは、図１の接続構成とされ、２入力ＡＮＤ回路２１３、２１４、２１５、２１６による信号変換が行われる。
【００４４】
一方、パッド（ＲＤＢＷＮＣＴ）２０５がＨＩＧＨレベルのとき、パッド（／ＬＢ）２０１、パッド（／ＵＢ）２０２、パッド（／ＷＥ）２０３、パッド（／ＯＥ）２０４は、それぞれ、内部パッド（内部／ＬＢ）２２１、内部パッド（内部／ＵＢ）２２２、内部パッド（内部／ＷＥ）２２３、内部パッド（内部／ＯＥ）２２４にストレート接続される。
【００４５】
メモリ内部２２５の内部パッド（内部／ＵＢ）２２２、内部パッド（内部／ＷＥ）２２３、内部パッド（内部／ＯＥ）２２４は、図７の／ＬＢ、／ＵＢ、／ＷＥ、／ＯＥに対応する。
【００４６】
図４（Ｂ）は、図４（Ａ）の切替スイッチ（図３の切替スイッチ２０６−２０９、２１７−２２０に対応）の構成の一例を示す図である。この切替スイッチ（デマルチプレクサ）は、入力に一端が共通接続し、出力を端子Ａ、Ｂに接続した２つの３ステートバッファについて制御信号ＲＤＢＷＣＮＴに基づき、一方がオンのとき、他方をオフする構成からなる。より詳細には、図４（Ｂ）を参照すると、ＲＤＢＷＣＮＴがＨＩＧＨレベルのとき、ＮＡＮＤ１の出力は、入力信号の論理レベルによらずにＨＩＧＨレベルとなり、ＰＭＯＳトランジスタＭＰ１はオフとなり、ＮＯＲ１の出力はＬＯＷレベルとなり、ＮＭＯＳトランジスタＭＮ１もオフとなり、端子Ａはハイインピーダンス状態となる。そして、このとき、ＮＡＮＤ２は、一方の入力端に接続するＲＤＢＣＮＴがＨＩＧＨレベルであるため、他方の入力端の信号を反転するインバータとして働き、ＮＯＲ２も、一方の入力端がＬＯＷレベルであるため、他方の入力端の信号を反転するインバータとして働き、入力信号がＨＩＧＨレベルのとき、ＰＭＯＳトランジスタＰＭ２がオンし、端子ＢをＨＩＧＨレベルとし、入力信号がＬＯＷレベルのとき、ＮＭＯＳトランジスタＮＭ２がオンし、端子ＢをＬＯＷレベルとする。結果として、入力と端子Ｂを接続する。
【００４７】
一方、ＲＤＢＷＣＮＴがＬＯＷレベルのとき、ＮＡＮＤ２の出力はＨＩＧＨレベル、ＮＯＲ２の出力はＬＯＷレベルとなり、ＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ２はともにオフし、端子Ｂはハイインピーダンス状態となる。ＮＡＮＤ１は、一方の入力端がＨＩＧＨレベルであるため、他方の入力端の信号を反転するインバータとして働き、ＮＯＲ１も、一方がＬＯＷレベルであるため、他方の入力端の信号を反転するインバータとして働き、入力がＨＩＧＨレベルのとき、ＰＭＯＳトランジスタＰＭ１がオンし、端子ＡをＨＩＧＨレベルとし、入力信号がＬＯＷレベルのとき、ＮＭＯＳトランジスタＮＭ１がオンし、端子ＡをＬＯＷレベルとする。結果として入力と端子Ａを接続する。
【００４８】
上記実施例では、３ステートバッファを用いた例に即して説明したが、トランスファゲート（ＣＭＯＳトランスファゲート、あるいはパストランジスタ）を用いてもよいことは勿論である。この場合、入力に一端が共通接続し、他端を端子Ａ、Ｂに接続した２つのトランスファゲートについて制御信号ＲＤＢＷＣＮＴに基づき、一方がオンのとき、他方をオフする構成とされる。
【００４９】
図５（Ｂ）は、図５（Ａ）の切替スイッチ（すなわち、図３の切替スイッチ２１０−２１２）の構成の一例を示す図である。この切替スイッチは、端子Ａ、Ｂに入力がそれぞれ接続し、出力が共通接続された２つの３ステートバッファについて制御信号ＲＤＢＷＣＮＴに基づき、一方がオンのとき、他方をオフする構成からなる。より詳細には、図５（Ｂ）を参照すると、制御信号ＲＤＢＷＣＮＴがＨＩＧＨレベルのとき、ＮＡＮＤ３の出力は信号の論理レベルによらずＨＩＧＨレベルとなり、ＰＭＯＳトランジスタＭＰ３はオフ、ＮＯＲ３の出力はＬＯＷレベルとなり、ＮＭＯＳトランジスタＭＮ３はオフとなる。ＮＡＮＤ４は、一方の入力端に接続するＲＤＢＣＮＴがＨＩＧＨレベルであるため、他方の入力端が接続する端子Ｂを反転するインバータとして働き、ＮＯＲ４も、一方の入力端がＬＯＷレベルであるため、他方の入力端が接続する端子Ｂの信号を反転するインバータとして働き、端子ＢがＨＩＧＨレベルのとき、ＰＭＯＳトランジスタＰＭ２がオンし出力をＨＩＧＨレベルとし、端子ＢがＬＯＷレベルのとき、ＮＭＯＳトランジスタＮＭ２がオンし出力をＬＯＷレベルとする。結果として、端子Ｂ（信号Ｂ）を出力に接続する。
【００５０】
一方、ＲＤＢＷＣＮＴがＬＯＷレベルのとき、ＮＡＮＤ４の出力はＨＩＧＨレベル、ＮＯＲ４の出力はＬＯＷレベルとなり、ＰＭＯＳトランジスタＰＭ４、ＮＭＯＳトランジスタＮＭ４がオフし、ＮＡＮＤ３は、一方の入力端がＨＩＧＨレベルであるため、他方の入力端が接続する端子Ａの信号を反転するインバータとして働き、ＮＯＲ３も、一方の入力端がＬＯＷレベルであるため、他方の入力端が接続する端子Ａの信号を反転するインバータとして働き、端子ＡがＨＩＧＨレベルのとき、ＰＭＯＳトランジスタＰＭ３がオンし、出力をＨＩＧＨレベルとし、端子ＡがＬＯＷレベルのとき、ＮＭＯＳトランジスタＮＭ３がオンし、出力をＬＯＷレベルとする。結果として、端子Ａ（信号Ａ）と出力を接続する。
【００５１】
なお、上記実施例では、３ステートバッファを用いた例に即して説明したが、トランスファゲート（ＣＭＯＳトランスファゲートあるいはパストランジスタ）を用いてもよいことは勿論である。この場合、一端に端子Ａ、Ｂがそれぞれ接続し、他端が共通接続された２つのトランスファゲートについて制御信号ＲＤＢＷＣＮＴに基づき、一方がオンのとき、他方をオフする構成からなる。
【００５２】
本実施例によれば、メモリデバイスの制御信号の入力インタフェース部に、切替スイッチ、ロジック回路を備えたことにより、図１あるいは図６に示したような、ピンを統合化させたコントローラデバイスとの接続を行う場合にも、外付変換用のロジックデバイスを配置することを要しなくしている。このため、コントローラデバイス、メモリデバイスを搭載するシステムの実装基板においても、コントローラデバイス側で意図した実装面積の削減、実装不良の低減を図るためのピン数の削減に見合った、実装面積の削減、実装不良の削減、コストの低減を実現可能としている。
【００５３】
また、本実施例によれば、切替信号により、ピン数の削減を行わない通常のコントローラにも対応可能としており、適用可能なコントローラの範囲を拡大している。
【００５４】
また、本実施例においては、変換を行うために、変換パターンを記憶するためのメモリカード、フラッシュメモリ等を用いることなく、簡易なスイッチ（トライステートバッファの組み合わせ、あるいはトランファゲートの組み合わせ）と論理回路で構成することができる。
【００５５】
本実施例において、図３に示した切替スイッチ、論理回路の構成は、メモリデバイスの周辺回路（制御信号の入力インタフェース部）に配置されるものであり、メモリデバイスのチップ面積にほとんど影響を与えない。また、本実施例においては、メモリデバイス内部で信号変換を行うため、外付けロジックデバイスによって信号変換を行う場合と比較して、信号の伝播遅延時間等の影響は無視できる。
【００５６】
なお、前記実施例では、信号の変換を行うロジック回路として、ＡＮＤ回路２１３−２１６を備えた構成を示したが、本発明において、縮退させた信号を展開するロジック回路（変換回路）は、１組に制限されるものでないことは勿論である。すなわち、互いに変換パターンが異なる複数組のロジック回路（変換回路）とスイッチ群をメモリデバイス内に備え、スイッチによって、変換を行うロジック回路を選択自在とすることで、互いに異なる複数の変換パターンで縮退させた信号をそれぞれ送信する複数のコントローラデバイスに対応するようにしてもよい。この場合、コントローラデバイスからのコマンドや、デバイスのボンディング時のオプションによって、複数組の変換パターンの中から、変換パターンを選択する構成としてもよいことは勿論である。
【００５７】
また、上記実施例では、ＳＲＡＭインタフェース準拠のメモリについて説明したが、本発明は、ＳＲＡＭに限定されるものでないことは勿論である。また、制御信号として、／ＬＢ、／ＵＢ、／ＷＥ、／ＯＥ等のメモリ制御信号にのみに制限されるものでないことは勿論であり、例えばコントローラデバイスからの任意の制御信号あるいはコマンド信号等であってもよい。さらに、前記実施例に示した構成は、メモリデバイスに制限されるものでなく、本来の信号本数から縮退させた信号を送信するデバイスと接続される任意の半導体集積回路装置（ＬＳＩデバイス）に適用可能である。
【００５８】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施例の構成の一例を示すブロック図である。
【図２】本発明の一実施例の構成の他の例を示すブロック図である。
【図３】本発明の一実施例のメモリデバイスのインタフェース回路を示す図である。
【図４】（Ａ）、（Ｂ）は、切替スイッチの構成を示す図である。
【図５】（Ａ）、（Ｂ）は、切替スイッチの構成を示す図である。
【図６】ロジックデバイスを介してのメモリとコントローラの接続形態を示す図である。
【図７】ＳＲＡＭメモリの構成の一例を示す図である。
【符号の説明】
【００６０】
１０、１０’  コントローラデバイス
２０  メモリデバイス
３０  メモリデバイス
４０  ロジックデバイス
４１、４２、４３  ＡＮＤ回路
２０１−２０５  パッド
２０６−２０９、２１７−２２０  切替スイッチ（出力切替）
２１０−２１２  切替スイッチ（入力切替）
２１３−２１６  ＡＮＤ回路
２２１−２２４  内部パッド
２２５  メモリ内部
２２６  抵抗
３０１  メモリセルアレイ
３０２  ロウデコーダ
３０３  カラムデコーダ
３０４  センスアンプ／スイッチング回路
３０５、３０６  アドレスバッファ
３０７  入力データコントローラ
３０８  出力データコントローラ
３０９、３１０  入力バッファ
３１１、３１２  出力バッファ
３１３−３１６  ＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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