(57)【要約】【課題】位相比較器のフリップフロップ間の誤差に起因するスプリアスを抑圧することができる位相同期ループ形周波数シンセサイザを得ることを目的とする。【解決手段】位相比較器３３から出力された位相比較信号Ｄnu（ｔ）を第１の利得値αnuで電圧増幅するとともに、その位相比較器３３から出力された位相比較信号Ｄnd（ｔ）を第１の利得値αnuと異なる第２の利得値αndで電圧増幅し、電圧増幅後の位相比較信号Ｄnu（ｔ）と電圧増幅後の第２の位相比較信号Ｄnd（ｔ）との差分信号を出力する減算回路３３を設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準信号を発振する基準発振器と、高周波信号を分周して同期信号を生成する可変分周器と、上記基準発振器により発振された基準信号と上記可変分周器により生成された同期信号の位相を比較して、上記基準信号を基準とする第１の位相比較信号と上記同期信号を基準とする第２の位相比較信号を出力する位相比較器と、上記位相比較器から出力された第１の位相比較信号を第１の利得値で電圧増幅するとともに、上記位相比較器から出力された第２の位相比較信号を第１の利得値と異なる第２の利得値で電圧増幅し、電圧増幅後の第１の位相比較信号と電圧増幅後の第２の位相比較信号との差分信号を出力する減算回路と、上記減算回路から出力された差分信号を平滑化するループフィルタと、上記ループフィルタにより平滑化された差分信号に応じて上記高周波信号を発生する電圧制御発振器とを備えた位相同期ループ形周波数シンセサイザ。
【請求項２】
位相比較器から出力された第１の位相比較信号と第２の位相比較信号との差分信号を求め、上記差分信号を増幅する演算増幅器と、上記第１の位相比較信号を出力する上記位相比較器の出力端子と上記演算増幅器の第１の入力端子との間に接続された第１の抵抗と、上記第２の位相比較信号を出力する上記位相比較器の出力端子と上記演算増幅器の第２の入力端子との間に接続された第２の抵抗と、上記演算増幅器の第１の入力端子と上記演算増幅器の出力端子との間に接続された第３の抵抗と、上記演算増幅器の第２の入力端子とグランドとの間に接続された第４の抵抗とから減算回路を構成し、上記第１の抵抗と上記第３の抵抗の抵抗比と、上記第２の抵抗と上記第４の抵抗の抵抗比とが異なることを特徴とする請求項１記載の位相同期ループ形周波数シンセサイザ。
【請求項３】
ループフィルタがオフセット電圧を生成する直流電源回路を備え、減算回路から出力された差分信号に上記オフセット電圧を加算し、加算後の差分信号を増幅することを特徴とする請求項１または請求項２記載の位相同期ループ形周波数シンセサイザ。
【請求項４】
基準信号を発振する基準発振器と、高周波信号を分周して同期信号を生成する可変分周器と、上記基準発振器により発振された基準信号と上記可変分周器により生成された同期信号の位相を比較して、上記基準信号を基準とする第１の位相比較信号と上記同期信号を基準とする第２の位相比較信号を出力する位相比較器と、上記位相比較器から出力された第１の位相比較信号と第２の位相比較信号との差分信号を出力する減算回路と、上記減算回路から出力された差分信号を平滑化するループフィルタと、上記ループフィルタにより平滑化された差分信号に応じて上記高周波信号を発生する電圧制御発振器とを備えた位相同期ループ形周波数シンセサイザにおいて、上記ループフィルタがオフセット電圧を生成する直流電源回路を備え、上記減算回路から出力された差分信号に上記オフセット電圧を加算し、加算後の差分信号を増幅することを特徴とする位相同期ループ形周波数シンセサイザ。
【請求項５】
減算回路から出力された差分信号に直流電源回路により生成されたオフセット電圧を加算し、加算後の差分信号を増幅する演算増幅器と、上記減算回路の出力端子と上記演算増幅器の第１の入力端子との間に接続された第１の抵抗と、上記直流電源回路と上記演算増幅器の第２の入力端子との間に接続された第２の抵抗と、上記演算増幅器の第１の入力端子と上記演算増幅器の出力端子との間に接続された第３の抵抗及び第１のコンデンサと、上記演算増幅器の第２の入力端子とグランドとの間に接続された第４の抵抗及び第２のコンデンサとからループフィルタを構成していることを特徴とする請求項３または請求項４記載の位相同期ループ形周波数シンセサイザ。
【請求項６】
可変分周器により生成された同期信号に同期して、上記可変分周器の制御信号を生成するフラクショナル制御回路を設けたことを特徴とする請求項１から請求項５のうちのいずれか１項記載の位相同期ループ形周波数シンセサイザ。
【請求項７】
基準発振器により発振された基準信号に同期して、可変分周器の制御信号を生成するフラクショナル制御回路を設けたことを特徴とする請求項１から請求項５のうちのいずれか１項記載の位相同期ループ形周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば、無線通信装置などに用いられるフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザに関するものである。
【背景技術】
【０００２】
例えば、以下の特許文献１及び非特許文献１には、図１０に示すようなフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザが開示されている。
従来の位相同期ループ形周波数シンセサイザの位相比較器２は、基準発振器１が基準信号Ｄr（ｔ）を発振し、可変分周器５が高周波信号Ｄo（ｔ）を周波数分周して同期信号Ｄv（ｔ）を生成すると、その基準信号Ｄr（ｔ）と同期信号Ｄv（ｔ）の位相を比較して、その基準信号Ｄr（ｔ）を基準とする位相比較信号Ｄnu（ｔ）と、その同期信号Ｄv（ｔ）を基準とする位相比較信号Ｄnd（ｔ）を出力する。
【０００３】
ループフィルタ３は、位相比較器２から出力された位相比較信号Ｄnu（ｔ）と位相比較信号Ｄnd（ｔ）を入力して、その位相比較信号Ｄnu（ｔ）と位相比較信号Ｄnd（ｔ）の差分信号を平滑化し、その平滑化信号である制御信号Ｄt（ｔ）を出力する。
電圧制御発振器４は、ループフィルタ３から出力された制御信号Ｄt（ｔ）に応じて高周波信号Ｄo（ｔ）を発生する。
なお、フラクショナル制御回路６は、可変分周器５により生成された同期信号Ｄv（ｔ）に同期して、外部から与えられる設定データＮ，Ｋ，Ｍに応じて可変分周器５の制御信号ｎ（ｔ）を生成し、その制御信号ｎ（ｔ）を可変分周器５に出力する。
【０００４】
以下の非特許文献２には、位相比較器２とループフィルタ３の内部を示す構成図が開示されている（図１１を参照）。
位相比較器２のフリップフロップ１１は、ＡＮＤ回路１３の出力信号Ｒに同期して、基準発振器１から発振された基準信号Ｄr（ｔ）の立ち上がりエッジを検出し、フリップフロップ１２は、ＡＮＤ回路１３の出力信号Ｒに同期して、可変分周器５により生成された同期信号Ｄv（ｔ）の立ち上がりエッジを検出する。
【０００５】
位相比較器２のＡＮＤ回路１３は、フリップフロップ１１による基準信号Ｄr（ｔ）の立ち上がりエッジの検出結果を示す出力信号Ｑ１と、フリップフロップ１２による同期信号Ｄv（ｔ）の立ち上がりエッジの検出結果を示す出力信号Ｑ２との論理積を求め、その論理積結果を示す出力信号Ｒをフリップフロップ１１，１２に出力する。
位相比較器２のインバータ１４は、フリップフロップ１１の出力信号Ｑ１の振幅を反転し、その反転信号である位相比較信号Ｄnu（ｔ）を出力する。
位相比較器２のインバータ１５は、フリップフロップ１２の出力信号Ｑ２の振幅を反転し、その反転信号である位相比較信号Ｄnd（ｔ）を出力する。
【０００６】
ループフィルタ３は、抵抗２１，２２，２４，２５、コンデンサ２３，２６及び演算増幅器２７から構成されている。
ループフィルタ３は、位相比較器２から出力された位相比較信号Ｄnu（ｔ）と位相比較信号Ｄnd（ｔ）を入力すると、その位相比較信号Ｄnu（ｔ）と位相比較信号Ｄnd（ｔ）の差分信号Ｄnd（ｔ）−Ｄnu（ｔ）の高調波成分を抑圧し、高調波成分抑圧後の差分信号を制御信号Ｄt（ｔ）として電圧制御発振器４に出力する。
【０００７】
図１２は同期信号Ｄv（ｔ）の周波数ｆvが基準信号Ｄr（ｔ）の周波数ｆrより高い場合、または、同期信号Ｄv（ｔ）と基準信号Ｄr（ｔ）の周波数が同じであるが、同期信号Ｄv（ｔ）の立ち上がりエッジが基準信号Ｄr（ｔ）の立ち上がりエッジより早い場合における位相比較器２の動作を示す説明図である。
図において、横軸は同期信号Ｄv（ｔ）と基準信号Ｄr（ｔ）の立ち上がりエッジの時間差から求められる位相差であり、縦軸は位相比較器２の出力信号の平均電圧である。
フリップフロップ１１の出力信号Ｑ１とフリップフロップ１２の出力信号Ｑ２の下限値をＶL、上限値をＶHとする条件下では、図１２（ｃ）に示すように、位相比較信号Ｄnd（ｔ）を出力するインバータ１５の前段のフリップフロップ１２のみが位相差に応じた信号を出力しており、平均電圧の下限値がＶL−ＶH、上限値が０である。
【０００８】
図１３は同期信号Ｄv（ｔ）の周波数ｆvが基準信号Ｄr（ｔ）の周波数ｆrより低い場合、または、同期信号Ｄv（ｔ）と基準信号Ｄr（ｔ）の周波数が同じであるが、同期信号Ｄv（ｔ）の立ち上がりエッジが基準信号Ｄr（ｔ）の立ち上がりエッジより遅い場合における位相比較器２の動作を示す説明図である。
図において、横軸は同期信号Ｄv（ｔ）と基準信号Ｄr（ｔ）の立ち上がりエッジの時間差から求められる位相差であり、縦軸は位相比較器２の出力信号の平均電圧である。
フリップフロップ１１の出力信号Ｑ１とフリップフロップ１２の出力信号Ｑ２の下限値をＶL、上限値をＶHとする条件下では、図１３（ｃ）に示すように、位相比較信号Ｄnu（ｔ）を出力するインバータ１４の前段のフリップフロップ１１のみが位相差に応じた信号を出力しており、平均電圧の下限値が０、上限値がＶH−ＶLである。
【０００９】
図１４は位相比較器２の出力信号の平均電圧を示す説明図である。
図１４は図１２（ｃ）に示す信号と図１３（ｃ）に示す信号を足し合わせた結果を示している。
位相差に応じて出力する平均電圧の下限値はＶL−ＶH、上限値はＶH−ＶLである。
一般的に、位相同期ループ形周波数シンセサイザで用いるループフィルタ３のＤＣ利得が非常に高いため、電圧制御発振器４の制御信号Ｄv（ｔ）の平均電圧値によらず、位相比較器２の出力信号の平均電圧値が０近傍になる。
【００１０】
従来、位相同期ループ形周波数シンセサイザでは、可変分周器５に対する分周数の制御信号ｎ（ｔ）が周期性を有し、かつ、時間変動している。
１周期内の制御信号ｎ（ｔ）の時間平均ｎaveは、下記に示すように、外部から与えられる設定データＮ，Ｋ，Ｍで決定される。
ｎave＝Ｎ＋Ｋ／Ｍ                                              （１）
したがって、位相同期ループ形周波数シンセサイザから出力される高周波信号Ｄo（ｔ）の周波数ｆoは、下記の式（２）のようになる。
ｆo＝ｆr・ｎave＝ｆr・（Ｎ＋Ｋ／Ｍ）                          （２）
ここで、ｆrは基準信号Ｄr（ｔ）の周波数、Ｎは可変分周器５の分周数の整数部、Ｋ／Ｍは可変分周器５の分周数の分数部である（例えば、非特許文献１を参照）。
【００１１】
位相同期ループ形周波数シンセサイザの位相同期が確立すると、同期信号Ｄv（ｔ）の周波数ｆvの平均値ｆv_aveが、基準信号Ｄr（ｔ）の周波数ｆrと同じになるため、式（２）より、下記の式（３）が成立する。
ｆv_ave＝ｆr＝ｆo／（Ｎ＋Ｋ／Ｍ）                            （３）
同期信号Ｄv（ｔ）の周波数ｆvは、高周波信号Ｄo（ｔ）の周波数ｆoを整数分周するため、同期信号Ｄv（ｔ）の周波数ｆvの平均値ｆv_aveと等しくならず、式（４）の条件式を満足する。ただし、Ｋ／Ｍは０から１までの値である。
ｆo／（Ｎ＋１）＜ｆv_ave＜ｆo／Ｎ                            （４）
式（４）より、位相同期ループ形周波数シンセサイザの位相比較器２では、フリップフロップ１１又はフリップフロップ１２のいずれか一方が同期信号Ｄv（ｔ）の周波数ｆvに応じて動作する。
【００１２】
ここで、位相比較器２から出力される位相比較信号Ｄnu（ｔ）と位相比較信号Ｄnd（ｔ）に振幅誤差がある場合について述べる。
図１５（ａ）の波形は振幅誤差がある場合の位相比較器２の出力波形であり、図１５（ｂ）は振幅誤差がない場合の位相比較器２の出力波形であり、図１５（ｃ）は振幅誤差波形である。
図１５（ａ）の波形は、振幅差がない場合の波形と、誤差電圧波形との組み合わせであると考えられる。
よって、振幅誤差がある場合、図１５（ｃ）に示すような振幅誤差波形に応じたスプリアスが新たに発生する。
図示していないが、位相比較信号Ｄnu（ｔ）と位相比較信号Ｄnd（ｔ）の幅に誤差がある場合でも同様にスプリアスが発生する。
【００１３】
【特許文献１】特表平０５−５００８９４号公報
【非特許文献１】Ｔ．Ａ．Ｄ．Ｒｉｌｅｙ、“Ｄｅｌｔａ−Ｓｉｇｍａ  Ｍｏｄｕｌａｔｉｏｎ  ｉｎ  Ｆｒａｃｔｉｏｎａｌ−Ｎ  Ｆｒｅｑｕｅｎｃｙ  Ｓｙｎｔｈｅｓｉｓ、”  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．２８、Ｎｏ．２８、ｐｐ．５５３〜５５９、１９９３．
【非特許文献２】Ｐ．Ｓｈｏｃｋｍａｎ、“Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ  Ｇｅｎｅｒａｌ  Ｏｐｅｒａｔｉｏｎｓ、”  ＯＮ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ａｐｐｌｉｃａｔｉｏｎ  ｎｏｔｅ  ＡＮＤ８０４０／Ｄ．
【発明の開示】
【発明が解決しようとする課題】
【００１４】
従来の位相同期ループ形周波数シンセサイザは以上のように構成されているので、位相比較器２のフリップフロップ１１，１２間の誤差に起因して、位相比較器２から出力される位相比較信号Ｄnu（ｔ）と位相比較信号Ｄnd（ｔ）に振幅誤差がある場合や、その位相比較信号Ｄnu（ｔ）と位相比較信号Ｄnd（ｔ）の幅に誤差がある場合、スプリアスが発生するなどの課題があった。
【００１５】
この発明は上記のような課題を解決するためになされたもので、位相比較器のフリップフロップ間の誤差に起因するスプリアスを抑圧することができる位相同期ループ形周波数シンセサイザを得ることを目的とする。
【課題を解決するための手段】
【００１６】
この発明に係る位相同期ループ形周波数シンセサイザは、位相比較器から出力された第１の位相比較信号を第１の利得値で電圧増幅するとともに、その位相比較器から出力された第２の位相比較信号を第１の利得値と異なる第２の利得値で電圧増幅し、電圧増幅後の第１の位相比較信号と電圧増幅後の第２の位相比較信号との差分信号を出力する減算回路を設けるようにしたものである。
【発明の効果】
【００１７】
この発明によれば、位相比較器から出力された第１の位相比較信号を第１の利得値で電圧増幅するとともに、その位相比較器から出力された第２の位相比較信号を第１の利得値と異なる第２の利得値で電圧増幅し、電圧増幅後の第１の位相比較信号と電圧増幅後の第２の位相比較信号との差分信号を出力する減算回路を設けるように構成したので、位相比較器のフリップフロップ間の誤差に起因するスプリアスを抑圧することができる効果がある。
【発明を実施するための最良の形態】
【００１８】
実施の形態１．
図１はこの発明の実施の形態１による位相同期ループ形周波数シンセサイザを示す構成図であり、図において、基準発振器３１は基準信号Ｄr（ｔ）を発振する。
位相比較器３２は基準発振器１から発振された基準信号Ｄr（ｔ）と可変分周器３６により生成された同期信号Ｄv（ｔ）の位相を比較して、その基準信号Ｄr（ｔ）を基準とする位相比較信号Ｄnu（ｔ）と、その同期信号Ｄv（ｔ）を基準とする位相比較信号Ｄnd（ｔ）を出力する。
【００１９】
減算回路３３は位相比較器３２から出力された位相比較信号Ｄnu（ｔ）を第１の利得値αnuで電圧増幅するとともに、位相比較器３２から出力された位相比較信号Ｄnd（ｔ）を第１の利得値αnuと異なる第２の利得値αndで電圧増幅し、電圧増幅後の位相比較信号Ｄnu（ｔ）と電圧増幅後の位相比較信号Ｄnd（ｔ）との差分信号を出力する。
ループフィルタ３４は減算回路３３から出力された差分信号を平滑化し、その平滑化信号である制御信号Ｄt（ｔ）を出力する。
電圧制御発振器３５はループフィルタ３４から出力された制御信号Ｄt（ｔ）に応じて高周波信号Ｄo（ｔ）を発生する。
【００２０】
可変分周器３６はフラクショナル制御回路３７により生成された制御信号ｎ（ｔ）にしたがって電圧制御発振器３５から発生された高周波信号Ｄo（ｔ）を周波数分周することにより、同期信号Ｄv（ｔ）を生成する。
フラクショナル制御回路３７は可変分周器３６により生成された同期信号Ｄv（ｔ）に同期して、外部から与えられる設定データＮ，Ｋ，Ｍに応じて可変分周器３６の制御信号ｎ（ｔ）を生成する。
【００２１】
図２はこの発明の実施の形態１による位相同期ループ形周波数シンセサイザの位相比較器３２、減算回路３３及びループフィルタ３４の内部を示す構成図である。
図において、位相比較器３２のフリップフロップ４１はＡＮＤ回路４３の出力信号Ｒに同期して、基準発振器３１から発振された基準信号Ｄr（ｔ）の立ち上がりエッジを検出する。
位相比較器３２のフリップフロップ４２はＡＮＤ回路４３の出力信号Ｒに同期して、可変分周器３６により生成された同期信号Ｄv（ｔ）の立ち上がりエッジを検出する。
【００２２】
位相比較器３２のＡＮＤ回路４３はフリップフロップ４１による基準信号Ｄr（ｔ）の立ち上がりエッジの検出結果を示す出力信号Ｑ１と、フリップフロップ４２による同期信号Ｄv（ｔ）の立ち上がりエッジの検出結果を示す出力信号Ｑ２との論理積を求め、その論理積結果を示す出力信号Ｒをフリップフロップ４１，４２に出力する。
位相比較器３２のインバータ４４はフリップフロップ４１の出力信号Ｑ１の振幅を反転し、その反転信号である位相比較信号Ｄnu（ｔ）を出力する。
位相比較器３２のインバータ４５はフリップフロップ４２の出力信号Ｑ２の振幅を反転し、その反転信号である位相比較信号Ｄnd（ｔ）を出力する。
【００２３】
減算回路３３の抵抗５１（第１の抵抗）は位相比較信号Ｄnu（ｔ）を出力する位相比較器３２の出力端子と演算増幅器５５の反転入力端子（第１の入力端子）との間に接続された抵抗値Ｒx1の抵抗である。
減算回路３３の抵抗５２（第２の抵抗）は位相比較信号Ｄnd（ｔ）を出力する位相比較器３２の出力端子と演算増幅器５５の非反転入力端子（第２の入力端子）との間に接続された抵抗値Ｒy1の抵抗である。
減算回路３３の抵抗５３（第３の抵抗）は演算増幅器５５の反転入力端子と演算増幅器５５の出力端子との間に接続された抵抗値Ｒx2の抵抗である。
減算回路３３の抵抗５４（第４の抵抗）は演算増幅器５５の非反転入力端子とグランドとの間に接続された抵抗値Ｒy2の抵抗である。
【００２４】
減算回路３３の演算増幅器５５は位相比較器３２から出力された位相比較信号Ｄnu（ｔ）と位相比較信号Ｄnd（ｔ）の差分信号を求め、その差分信号を増幅する。
なお、抵抗５１と抵抗５３の抵抗比はＲx2／Ｒx1で表され、抵抗比Ｒx2／Ｒx1は第１の利得値αnuに一致する。
また、抵抗５２と抵抗５４の抵抗比はＲy2／Ｒy1で表され、抵抗比Ｒy2／Ｒy1は第２の利得値αndに一致する。
【００２５】
ループフィルタ３４の抵抗６１は減算回路３３の出力端子と演算増幅器６４の反転入力端子との間に接続された抵抗値Ｒ1の抵抗である。
ループフィルタ３４の抵抗６２は一端が演算増幅器６４の反転入力端子に接続された抵抗値Ｒ2の抵抗である。
ループフィルタ３４のコンデンサ６３は一端が抵抗６２の他端と接続され、他端が演算増幅器６４の出力端子と接続された容量値Ｃ1のコンデンサである。
ループフィルタ３４の演算増幅器６４は減算回路３３から出力された差分信号の符号を反転して、符号反転後の差分信号を増幅し、増幅後の差分信号を制御信号Ｄt（ｔ）として出力する。
【００２６】
次に動作について説明する。
位相比較器３２は、基準発振器１が基準信号Ｄr（ｔ）を発振し、可変分周器３６が同期信号Ｄv（ｔ）を生成すると、その基準信号Ｄr（ｔ）と同期信号Ｄv（ｔ）の位相を比較して、その基準信号Ｄr（ｔ）を基準とする位相比較信号Ｄnu（ｔ）と、その同期信号Ｄv（ｔ）を基準とする位相比較信号Ｄnd（ｔ）を出力する。
【００２７】
減算回路３３は、位相比較器３２から位相比較信号Ｄnu（ｔ）と位相比較信号Ｄnd（ｔ）を受けると、その位相比較信号Ｄnu（ｔ）を第１の利得値αnuで電圧増幅するとともに、その位相比較信号Ｄnd（ｔ）を第２の利得値αndで電圧増幅し、電圧増幅後の位相比較信号Ｄnu（ｔ）と電圧増幅後の位相比較信号Ｄnd（ｔ）との差分信号を出力する。
減算回路３３における第１の利得値αnuは、抵抗５１と抵抗５３の抵抗比であるＲx2／Ｒx1に相当し、第２の利得値αndは、抵抗５２と抵抗５４の抵抗比であるＲy2／Ｒy1に相当するので、減算回路３３から出力される差分信号の電圧Ｖxは、下記の式（５）で与えられる。
Ｖx＝（Ｒy2／Ｒy1）・Ｄnd（ｔ）−（Ｒx2／Ｒx1）・Ｄnu（ｔ）
＝αnd・Ｄnd（ｔ）−αnu・Ｄnu（ｔ）                        （５）
【００２８】
αnd＝αnu＝１の場合、従来の位相同期ループ形周波数シンセサイザにおける位相比較器２と同じ動作となる。
この実施の形態１では、αnd≠αnu（αnd＞αnu）として、位相比較器３２の動作状態を制御するため、詳細は後述するが、スプリアスの抑圧を実現することができる。
【００２９】
ループフィルタ３４は、減算回路３３から差分信号を受けると、その差分信号を平滑化し、その平滑化信号である制御信号Ｄt（ｔ）を出力する。
電圧制御発振器３５は、ループフィルタ３４から制御信号Ｄt（ｔ）を受けると、その制御信号Ｄt（ｔ）に応じて高周波信号Ｄo（ｔ）を発生する。
可変分周器３６は、電圧制御発振器３５が高周波信号Ｄo（ｔ）を発生すると、フラクショナル制御回路３７により生成された制御信号ｎ（ｔ）にしたがって、その高周波信号Ｄo（ｔ）を周波数分周することにより、同期信号Ｄv（ｔ）を生成する。
なお、フラクショナル制御回路３７は、可変分周器３６により生成された同期信号Ｄv（ｔ）に同期して、外部から与えられる設定データＮ，Ｋ，Ｍに応じて可変分周器３６の制御信号ｎ（ｔ）を生成する。
【００３０】
図３は同期信号Ｄv（ｔ）の周波数ｆvが基準信号Ｄr（ｔ）の周波数ｆrより高い場合、または、同期信号Ｄv（ｔ）と基準信号Ｄr（ｔ）の周波数が同じであるが、同期信号Ｄv（ｔ）の立ち上がりエッジが基準信号Ｄr（ｔ）の立ち上がりエッジより早い場合における減算回路３３の動作を示す説明図である。
図において、横軸は同期信号Ｄv（ｔ）と基準信号Ｄr（ｔ）の立ち上がりエッジの時間差から求められる位相差であり、縦軸は減算回路３３の出力信号の平均電圧である。
フリップフロップ４１の出力信号Ｑ１とフリップフロップ４２の出力信号Ｑ２の下限値をＶL、上限値をＶHとする条件下では、図３（ｃ）に示すように、平均電圧の下限値がαnd・ＶL−αnu・ＶH、上限値がαnd・ＶH−αnu・ＶHになる。
【００３１】
図４は同期信号Ｄv（ｔ）の周波数ｆvが基準信号Ｄr（ｔ）の周波数ｆrより低い場合、または、同期信号Ｄv（ｔ）と基準信号Ｄr（ｔ）の周波数が同じであるが、同期信号Ｄv（ｔ）の立ち上がりエッジが基準信号Ｄr（ｔ）の立ち上がりエッジより遅い場合における減算回路３３の動作を示す説明図である。
図において、横軸は同期信号Ｄv（ｔ）と基準信号Ｄr（ｔ）の立ち上がりエッジの時間差から求められる位相差であり、縦軸は減算回路３３の出力信号の平均電圧である。
フリップフロップ４１の出力信号Ｑ１とフリップフロップ４２の出力信号Ｑ２の下限値をＶL、上限値をＶHとする条件下では、図４（ｃ）に示すように、平均電圧の下限値がαnd・ＶH−αnu・ＶH、上限値がαnd・ＶH−αnu・ＶLになる。
【００３２】
図５は減算回路３３の出力信号の平均電圧を示す説明図である。
図５は、図３（ｃ）に示す信号と図４（ｃ）に示す信号を足し合わせた結果を示している。
ループフィルタ３４のＤＣ利得が非常に高いため（理想的には無限大）、電圧制御発振器３５の制御信号Ｄv（ｔ）の平均電圧値によらず、減算回路３３の出力信号の平均電圧値が０近傍になる。
αnd＞αnuの場合、減算回路３３の出力信号の上限値であるαnd・ＶH−αnu・ＶHが正の値となる（図３を参照）。
したがって、フラクショナル動作時には、実質的に、位相比較器３２のフリップフロップ４１が動作を停止して（動作停止の意味は、フリップフロップ４１が位相差に応じた電圧を出力しないという意味であり、フリップフロップ４１の全ての動作が停止するという意味ではない）、フリップフロップ４２のみが動作することにより、位相差に応じて位相比較信号Ｄnd（ｔ）のみが位相比較器３２から出力される状況を作ることができる（図５（ａ）を参照）。
同様に、αnd＜αnuの場合、減算回路３３の出力信号の下限値であるαnd・ＶH−αnu・ＶHが負の値となる（図４を参照）。
したがって、フラクショナル動作時には、実質的に、位相比較器３２のフリップフロップ４２が動作を停止して（動作停止の意味は、フリップフロップ４２が位相差に応じた電圧を出力しないという意味であり、フリップフロップ４２の全ての動作が停止するという意味ではない）、フリップフロップ４１のみが動作することにより、位相差に応じて位相比較信号Ｄnu（ｔ）のみが位相比較器３２から出力される状況を作ることができる（図５（ｂ）を参照）。
【００３３】
このように、減算回路３３における利得値をαnd≠αnuに設定することにより、位相比較器３２のフリップフロップ４１又はフリップフロップ４２のいずれか一方のみを使用することができるようになる。
この結果、位相比較器３２のフリップフロップ４１とフリップフロップ４２の間に誤差が存在する場合でも、この誤差に起因するスプリアスを抑圧することができる。
【００３４】
以上で明らかなように、この実施の形態１によれば、位相比較器３３から出力された位相比較信号Ｄnu（ｔ）を第１の利得値αnuで電圧増幅するとともに、その位相比較器３３から出力された位相比較信号Ｄnd（ｔ）を第１の利得値αnuと異なる第２の利得値αndで電圧増幅し、電圧増幅後の位相比較信号Ｄnu（ｔ）と電圧増幅後の第２の位相比較信号Ｄnd（ｔ）との差分信号を出力する減算回路３３を設けるように構成したので、位相比較器３２のフリップフロップ４１，４２間の誤差に起因するスプリアスを抑圧することができる効果を奏する。
【００３５】
実施の形態２．
上記実施の形態１では、ループフィルタ３４が、入力電圧の符号を反転出力する反転増幅形のフィルタ回路構成であるものについて示したが（図２を参照）、図６に示すように、ループフィルタ３４が、入力電圧の符号を保持して出力する非反転増幅形のフィルタ回路構成であってもよい。
この場合も、上記実施の形態１と同様に、位相比較器３２のフリップフロップ４１，４２間の誤差に起因するスプリアスを抑圧することができる効果を奏する。
【００３６】
実施の形態３．
図７はこの発明の実施の形態３による位相同期ループ形周波数シンセサイザを示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
フラクショナル制御回路３８は基準発振器１から発振された基準信号Ｄr（ｔ）に同期して、外部から与えられる設定データＮ，Ｋ，Ｍに応じて可変分周器３６の制御信号ｎ（ｔ）を生成する。
【００３７】
上記実施の形態１では、フラクショナル制御回路３７が可変分周器３６により生成された同期信号Ｄv（ｔ）に同期して、外部から与えられる設定データＮ，Ｋ，Ｍに応じて可変分周器３６の制御信号ｎ（ｔ）を生成するものについて示したが、図７に示すように、フラクショナル制御回路３８が基準発振器１から発振された基準信号Ｄr（ｔ）に同期して、外部から与えられる設定データＮ，Ｋ，Ｍに応じて可変分周器３６の制御信号ｎ（ｔ）を生成するようにしてもよい。
この場合も、上記実施の形態１と同様に、可変分周器３６の制御信号ｎ（ｔ）を適正に生成することができるため、位相比較器３２のフリップフロップ４１，４２間の誤差に起因するスプリアスを抑圧することができる効果を奏する。
【００３８】
実施の形態４．
図８はこの発明の実施の形態４による位相同期ループ形周波数シンセサイザの減算回路３３及びループフィルタ３４の内部を示す構成図であり、図において、図２と同一符号は同一または相当部分を示すので説明を省略する。
ループフィルタ３４のＤＣ電源回路７１はＤＣオフセット電圧Ｖfを生成する直流電源回路である。
ループフィルタ３４の抵抗７２（第１の抵抗）は減算回路３３の出力端子と演算増幅器７８の反転入力端子との間に接続された抵抗値Ｒ1の抵抗である。
ループフィルタ３４の抵抗７３（第２の抵抗）はＤＣ電源回路７１と演算増幅器７８の非反転入力端子との間に接続された抵抗値Ｒ1の抵抗である。
【００３９】
ループフィルタ３４の抵抗７４（第３の抵抗）は一端が演算増幅器６４の反転入力端子に接続された抵抗値Ｒ2の抵抗である。
ループフィルタ３４のコンデンサ７５（第１のコンデンサ）は一端が抵抗７４の他端と接続され、かつ、他端が演算増幅器７８の出力端子と接続された容量値Ｃ1のコンデンサである。
ループフィルタ３４の抵抗７６（第４の抵抗）は一端が演算増幅器６４の非反転入力端子に接続された抵抗値Ｒ2の抵抗である。
ループフィルタ３４のコンデンサ７７（第２のコンデンサ）は一端が抵抗７６の他端と接続され、かつ、他端がグランドと接続された容量値Ｃ1のコンデンサである。
ループフィルタ３４の演算増幅器７８は減算回路３３から出力された差分信号の符号を反転して、符号反転後の差分信号にＤＣ電源回路７１により生成されたＤＣオフセット電圧Ｖfを加算し、ＤＣオフセット電圧加算後の差分信号を増幅して、増幅後の差分信号を制御信号Ｄt（ｔ）として出力する。
【００４０】
上記実施の形態１〜３では、減算回路３３の利得値αnu，αndを変更すれば、位相比較器３２の動作状態を制御することができるものについて示したが、ループフィルタ３４のＤＣ電源回路７１により生成されるＤＣオフセット電圧Ｖfを適宜設定することにより、位相比較器３２の動作状態を制御するようにしてもよい。
具体的には、以下の通りである。
【００４１】
この実施の形態４では、減算回路３３における第１の利得値αnu（＝Ｒx2／Ｒx1）と、第２の利得値αnd（＝Ｒy2／Ｒy1）とが同一値であるものとする。
このため、減算回路３３から出力される差分信号の電圧Ｖxは、下記の式（６）で与えられる。
Ｖx＝（Ｒy2／Ｒy1）・Ｄnd（ｔ）−（Ｒx2／Ｒx1）・Ｄnu（ｔ）
＝α・（Ｄnd（ｔ）−Ｄnu（ｔ））                              （６）
ただし、αは差分信号（Ｄnd（ｔ）−Ｄnu（ｔ））の利得を表している。
【００４２】
また、ループフィルタ３４から出力される制御信号Ｄt（ｔ）の電圧Ｖtは、下記の式（７）で与えられる。
Ｖt＝（Ｖf−Ｖx）・Ｚf／Ｒ1                                      （７）
Ｚf＝（ｓ・Ｒ2・Ｃ1＋１）／（ｓ・Ｃ1）
ｓ＝ｊω
ただし、ｊは虚数を表し、ωは角周波数である。
【００４３】
ループフィルタ３４のＤＣ利得が非常に高いため（理想的には無限大）、電圧制御発振器３５の制御信号Ｄv（ｔ）の平均電圧値によらず、差分電圧値（Ｖf−Ｖx）が０近傍になる。
したがって、減算回路３３から出力される差分信号の電圧Ｖxは、ＤＣ電源回路７１により生成されたＤＣオフセット電圧Ｖfとほぼ同じ値になる。
【００４４】
図９は減算回路３３の出力信号の平均電圧を示す説明図である。
Ｖf＞０の場合、減算回路３３から出力される差分信号の平均電圧値Ｖfも、Ｖf＞０になる。
したがって、フラクショナル動作時には、実質的に、位相比較器３２のフリップフロップ４２が動作を停止して（動作停止の意味は、フリップフロップ４２が位相差に応じた電圧を出力しないという意味であり、フリップフロップ４２の全ての動作が停止するという意味ではない）、フリップフロップ４１のみが動作することにより、位相差に応じて位相比較信号Ｄnu（ｔ）のみが位相比較器３２から出力される状況を作ることができる（図９（ａ）を参照）。
同様に、Ｖf＜０の場合、減算回路３３から出力される差分信号の平均電圧値Ｖfも、Ｖf＜０になる。
したがって、フラクショナル動作時には、実質的に、位相比較器３２のフリップフロップ４１が動作を停止して（動作停止の意味は、フリップフロップ４１が位相差に応じた電圧を出力しないという意味であり、フリップフロップ４１の全ての動作が停止するという意味ではない）、フリップフロップ４２のみが動作することにより、位相差に応じて位相比較信号Ｄnd（ｔ）のみが位相比較器３２から出力される状況を作ることができる（図９（ｂ）を参照）。
【００４５】
このように、ループフィルタ３４のＤＣ電源回路７１がＤＣオフセット電圧Ｖfを演算増幅器７８の非反転入力端子に与えることにより、位相比較器３２のフリップフロップ４１又はフリップフロップ４２のいずれか一方のみを使用することができるようになる。
この結果、位相比較器３２のフリップフロップ４１とフリップフロップ４２の間に誤差が存在する場合でも、この誤差に起因するスプリアスを抑圧することができる。
【００４６】
この実施の形態４では、Ｒy2／Ｒy1＝Ｒx2／Ｒx1の場合について示したが、上記実施の形態１と同様に、Ｒy2／Ｒy1≠Ｒx2／Ｒx1の場合でも同様の効果を奏することができる。
【図面の簡単な説明】
【００４７】
【図１】この発明の実施の形態１による位相同期ループ形周波数シンセサイザを示す構成図である。
【図２】この発明の実施の形態１による位相同期ループ形周波数シンセサイザの位相比較器３２、減算回路３３及びループフィルタ３４の内部を示す構成図である。
【図３】減算回路３３の動作を示す説明図である。
【図４】減算回路３３の動作を示す説明図である。
【図５】減算回路３３の出力信号の平均電圧を示す説明図である。
【図６】この発明の実施の形態２による位相同期ループ形周波数シンセサイザの減算回路３３及びループフィルタ３４の内部を示す構成図である。
【図７】この発明の実施の形態３による位相同期ループ形周波数シンセサイザを示す構成図である。
【図８】この発明の実施の形態４による位相同期ループ形周波数シンセサイザの減算回路３３及びループフィルタ３４の内部を示す構成図である。
【図９】減算回路３３の出力信号の平均電圧を示す説明図である。
【図１０】従来のフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザを示す構成図である。
【図１１】位相比較器及びループフィルタの内部を示す構成図である。
【図１２】位相比較器の動作を示す説明図である。
【図１３】位相比較器の動作を示す説明図である。
【図１４】位相比較器の出力信号の平均電圧を示す説明図である。
【図１５】位相比較器の出力波形を示す説明図である。
【符号の説明】
【００４８】
１  基準発振器、２  位相比較器、３  ループフィルタ、４  電圧制御発振器、５  可変分周器、６  フラクショナル制御回路、１１，１２  フリップフロップ、１３  ＡＮＤ回路、１４，１５  インバータ、２１，２２，２４，２５  抵抗、２３，２６  コンデンサ、２７  演算増幅器、３１  基準発振器、３２  位相比較器、３３  減算回路、３４  ループフィルタ、３５  電圧制御発振器、３６  可変分周器、３７，３８  フラクショナル制御回路、４１，４２  フリップフロップ、４３  ＡＮＤ回路、４４，４５  インバータ、５１  抵抗（第１の抵抗）、５２  抵抗（第２の抵抗）、５３  抵抗（第３の抵抗）、５４  抵抗（第４の抵抗）、５５  演算増幅器、６１，６２  抵抗、６３  コンデンサ、６４  演算増幅器、７１  ＤＣ電源回路（直流電源回路）、７２  抵抗（第１の抵抗）、７３  抵抗（第２の抵抗）、７４  抵抗（第３の抵抗）、７５  コンデンサ（第１のコンデンサ）、７６  抵抗（第４の抵抗）、７７  コンデンサ（第２のコンデンサ）、７８  演算増幅器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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