(57)【要約】【課題】累積されたディスターブによりメモリセルのデータが消失するのを抑制することが可能なメモリを提供する。【解決手段】このメモリは、メモリセル２１と、メモリセル２１に対して再書き込みするためのリフレッシュ制御回路３とを備え、リフレッシュ制御回路３は、電源立ち下げの際に、メモリセル２１に対して読み出しおよび再書き込みを行う。【選択図】図１
2007058969.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性のメモリセルと、
前記メモリセルに対して再書き込みするためのリフレッシュ手段とを備え、
前記リフレッシュ手段は、電源立ち下げの際に、前記メモリセルに対して読み出しおよび再書き込みを行う、メモリ。
【請求項２】
電源の立ち下げを検出する電源立ち下げ検出手段をさらに備え、
前記リフレッシュ手段は、前記電源立ち下げ検出手段により前記電源の立ち下げが検出されたことに基づいて、前記メモリセルに対して読み出しおよび再書込みを行う、請求項１に記載のメモリ。
【請求項３】
電源が立ち下げられることに応答して、電源立ち下げ信号が生成されるとともに、前記リフレッシュ手段へ入力され、
前記リフレッシュ手段は、前記電源立ち下げ信号に基づいて、前記メモリセルに対して読み出しおよび再書込みを行う、請求項１に記載のメモリ。
【請求項４】
前記メモリセルに対するアクセス回数を検出する第１回数検出手段をさらに備え、
前記リフレッシュ手段は、前記電源立ち下げの際に加えて、少なくとも前記第１回数検出手段によって前記メモリセルに対するアクセス回数の合計が所定回数に達したことが検出されたことに基づいて、前記メモリセルに対して読み出しおよび再書き込みを行う、請求項１〜３のいずれか１項に記載のメモリ。
【請求項５】
前記メモリセルは、複数設けられ、
複数の前記メモリセルをそれぞれ有する複数のメモリセルブロックを含むメモリセルアレイと、
所定数の前記メモリセル毎のアクセス動作を検出するアクセス動作検出手段とをさらに備え、
前記リフレッシュ手段は、前記電源立ち下げの際に加えて、少なくとも前記アクセス動作検出手段の検出結果に基づいて、前記所定数のメモリセルの属する少なくとも１つの前記メモリセルブロックに含まれるメモリセルに対して読み出しおよび再書き込みを行う、請求項１〜４のいずれか１項に記載のメモリ。
【請求項６】
前記アクセス動作検出手段は、前記メモリセルブロック毎のアクセス動作の有無を保持する第１保持手段を含み、
前記リフレッシュ手段は、前記電源立ち下げの際に加えて、少なくとも前記第１保持手段によって対応する前記メモリセルブロックに対するアクセス動作が有ったことが保持されていることに基づいて、少なくとも１つの前記メモリセルブロックに含まれるメモリセルに対して読み出しおよび再書き込みを行う、請求項５に記載のメモリ。
【請求項７】
前記アクセス動作検出手段は、前記メモリセルブロック毎のアクセス回数を検出する第２回数検出手段を含み、
前記リフレッシュ手段は、前記電源立ち下げの際に加えて、少なくとも前記第２回数検出手段によって対応する前記メモリセルブロックに対するアクセス回数が所定回数に達したことが検出されたことに基づいて、少なくとも１つの前記メモリセルブロックに含まれるメモリセルに対して読み出しおよび再書き込みを行う、請求項５に記載のメモリ。
【請求項８】
前記所定数のメモリセルがそれぞれ接続される複数のワード線をさらに備え、
前記アクセス動作検出手段は、前記ワード線毎のアクセス動作の有無を保持する第１保持手段を含み、
前記リフレッシュ手段は、前記電源立ち下げの際に加えて、少なくとも前記第１保持手段によって対応する前記ワード線に対するアクセス動作が有ったことが保持されていることに基づいて、少なくとも１つの前記ワード線に対応する前記メモリセルブロックに含まれる前記メモリセルに対して読み出しおよび再書き込みを行う、請求項５に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、特に、メモリセルに対して読み出しおよび再書き込みするためのリフレッシュ手段を備えたメモリに関する。
【背景技術】
【０００２】
従来、強誘電体メモリにおいては、強誘電体キャパシタを含むメモリセルに対する読み出し動作後の再書き込み動作および書き込み動作の際、選択したワード線以外のワード線に接続されるメモリセルに所定の電圧が印加されることに起因して、強誘電体キャパシタの分極量が減少することによりデータが消失するディスターブが知られている。このようなディスターブを抑制するために、従来では、強誘電体キャパシタを含むメモリセルに対して再書き込みするためのリフレッシュ手段と、メモリセルに対するアクセス回数を検出するためのカウンタとを備えた強誘電体メモリが知られている（たとえば特許文献１参照）。
【０００３】
上記特許文献１に開示された従来の強誘電体メモリでは、カウンタにより検出されるメモリセルに対するアクセス回数が所定回数に達したことに応答して、リフレッシュ手段によりメモリセルに対して強制的に再書き込みすることによって、強誘電体キャパシタの分極量の減少に起因するディスターブが発生するのを抑制している。
【０００４】
【特許文献１】特開平７−７３６８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に開示された従来の強誘電体メモリでは、メモリセルに対するアクセス回数がリフレッシュ動作を行うための所定回数に達する前に電源を立ち下げた場合には、リフレッシュ動作を行う前にカウンタで検出されたアクセス回数のデータが消失する場合がある。この場合に、アクセス回数が所定回数に達する前に電源を立ち下げた後、電源を立ち上げるという動作を繰り返すと、電源を立ち下げるまでのアクセス動作によるディスターブがメモリセルに累積されるため、累積されたディスターブによりメモリセルのデータが消失する場合があるという問題点があった。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、累積されたディスターブによりメモリセルのデータが消失するのを抑制することが可能なメモリを提供することである。
【課題を解決するための手段および発明の効果】
【０００７】
上記目的を達成するために、この発明の一の局面におけるメモリは、不揮発性のメモリセルと、メモリセルに対して再書き込みするためのリフレッシュ手段とを備えている。そして、リフレッシュ手段は、電源立ち下げの際に、メモリセルに対して読み出しおよび再書き込みを行う。
【０００８】
この一の局面によるメモリでは、上記のように、電源の立ち下げの際に、リフレッシュ手段によりメモリセルに対して読み出しおよび再書き込みを行うことによって、電源を立ち下げる毎にメモリセルに対してリフレッシュ動作を行うことができる。これにより、メモリセルに対するアクセス回数が所定回数に達する前に電源を立ち下げた後、電源を立ち上げるという動作を繰り返す場合にも、電源を立ち下げるまでのアクセス動作により生じたディスターブがメモリセルに累積されるのを抑制することができる。その結果、累積されたディスターブによりメモリセルのデータが消失するのを抑制することができる。
【０００９】
上記一の局面によるメモリにおいて、好ましくは、電源の立ち下げを検出する電源立ち下げ検出手段をさらに備え、リフレッシュ手段は、電源立ち下げ検出手段により電源の立ち下げが検出されたことに基づいて、メモリセルに対して読み出しおよび再書込みを行う。このように構成すれば、容易に、電源立ち下げの際にリフレッシュ手段によりメモリセルに対して読み出しおよび再書込みを行うことができる。
【００１０】
上記一の局面によるメモリにおいて、好ましくは、電源が立ち下げられることに応答して、電源立ち下げ信号が生成されるとともに、リフレッシュ手段へ入力され、リフレッシュ手段は、電源立ち下げ信号に基づいて、メモリセルに対して読み出しおよび再書込みを行う。このように構成すれば、電源の立ち下げを検出するための回路を設けることなく、電源立ち下げの際にリフレッシュ手段によりメモリセルに対して読み出しおよび再書込みを行うことができるので、回路構成を簡略化することができる。
【００１１】
上記一の局面によるメモリにおいて、好ましくは、メモリセルに対するアクセス回数を検出する第１回数検出手段をさらに備え、リフレッシュ手段は、電源立ち下げの際に加えて、少なくとも第１回数検出手段によってメモリセルに対するアクセス回数の合計が所定回数に達したことが検出されたことに基づいて、メモリセルに対して読み出しおよび再書き込みを行う。このように構成すれば、電源立ち下げの際に加えて、少なくとも第１回数検出手段によってメモリセルに対するアクセス回数の合計が所定回数に達したことが検出された場合にも、メモリセルに対して読み出しおよび再書き込みを行うことができる。これにより、より確実にディスターブによるデータの消失を抑制することができる。
【００１２】
上記一の局面によるメモリにおいて、好ましくは、メモリセルは、複数設けられ、複数のメモリセルをそれぞれ有する複数のメモリセルブロックを含むメモリセルアレイと、所定数のメモリセル毎のアクセス動作を検出するアクセス動作検出手段とをさらに備え、リフレッシュ手段は、電源立ち下げの際に加えて、少なくともアクセス動作検出手段の検出結果に基づいて、所定数のメモリセルの属する少なくとも１つのメモリセルブロックに含まれるメモリセルに対して読み出しおよび再書き込みを行う。このように構成すれば、所定数のメモリセルの属するメモリセルブロック内のメモリセルに限定して読み出しおよび再書き込みを行うことができるので、リフレッシュ動作時にメモリセルアレイに含まれる全てのメモリセルに対して順次読み出しおよび再書き込みを行う場合に比べて、既に読み出しおよび再書き込み（リフレッシュ）されたメモリセルが他のメモリセルのリフレッシュ動作に起因するディスターブを受ける回数を減少させることができる。これにより、リフレッシュ時にメモリセルが受けるディスターブの回数を減少させることができる。
【００１３】
この場合において、好ましくは、アクセス動作検出手段は、メモリセルブロック毎のアクセス動作の有無を保持する第１保持手段を含み、リフレッシュ手段は、電源立ち下げの際に加えて、少なくとも第１保持手段によって対応するメモリセルブロックに対するアクセス動作が有ったことが保持されていることに基づいて、少なくとも１つのメモリセルブロックに含まれるメモリセルに対して読み出しおよび再書き込みを行う。このように構成すれば、容易に、アクセス動作が有ったメモリセルブロック内のメモリセルに限定して再書き込みを行うことができるので、容易に、リフレッシュ時にメモリセルが受けるディスターブの回数を減少させることができる。
【００１４】
上記アクセス動作検出手段を含む構成において、好ましくは、アクセス動作検出手段は、メモリセルブロック毎のアクセス回数を検出する第２回数検出手段を含み、リフレッシュ手段は、電源立ち下げの際に加えて、少なくとも第２回数検出手段によって対応するメモリセルブロックに対するアクセス回数が所定回数に達したことが検出されたことに基づいて、少なくとも１つのメモリセルブロックに含まれるメモリセルに対して読み出しおよび再書き込みを行う。このように構成すれば、容易に、アクセス回数が所定回数に達したことによりリフレッシュ動作が必要なメモリセルブロックを選択してリフレッシュ動作を行うことができる。
【００１５】
上記アクセス動作検出手段を含む構成において、好ましくは、所定数のメモリセルがそれぞれ接続される複数のワード線をさらに備え、アクセス動作検出手段は、ワード線毎のアクセス動作の有無を保持する第１保持手段を含み、リフレッシュ手段は、電源立ち下げの際に加えて、少なくとも第１保持手段によって対応するワード線に対するアクセス動作が有ったことが保持されていることに基づいて、少なくとも１つのワード線に対応するメモリセルブロックに含まれるメモリセルに対して読み出しおよび再書き込みを行う。このように構成すれば、アクセス動作が有ったワード線に対応するメモリセルブロック内のメモリセルに限定して読み出しおよび再書き込みを行うことができるので、容易に、リフレッシュ時にメモリセルが受けるディスターブの回数を減少させることができる。
【００１６】
なお、本発明では、以下のような構成も考えられる。すなわち、上記アクセス動作検出手段がワード線毎のアクセス動作の有無を保持する第１保持手段を含む構成において、好ましくは、第１保持手段は、ワード線毎に設けられている。このように構成すれば、容易に、第１保持手段に基づいてアクセス動作が有ったワード線に対応するメモリセルブロックを選択することができる。
【００１７】
また、上記アクセス動作検出手段がワード線毎のアクセス動作の有無を保持する第１保持手段を含む構成において、好ましくは、メモリセルブロック毎のアクセス回数を検出する第２回数検出手段をさらに備え、第２回数検出手段によって少なくとも１つのメモリセルブロックに対するアクセス回数が所定回数に達したことが検出されたときに、少なくとも１つのメモリセルブロックに対応する全ての第１保持手段によってアクセス動作が有ったことが保持されている場合には、少なくとも１つのメモリセルブロックに対応する全ての第１保持手段は、アクセス動作の無かったことが保持される状態に変化され、リフレッシュ手段は、少なくとも１つのメモリセルブロックに対応する全ての第１保持手段によってアクセス動作が無かったことが保持されている場合には、少なくとも１つのメモリセルブロックに含まれるメモリセルに対して読み出しおよび再書き込みを行わない。このように構成すれば、対応する全てのワード線を介してアクセス動作が行われることにより比較的均等にメモリセルに対するアクセス動作が行われることによってディスターブの影響が小さいと考えられるメモリセルブロックには、再書き込みを行わないようにすることができる。これにより、リフレッシュ動作による読み出しおよび再書き込みを行う回数を少なくすることができるので、これによっても、リフレッシュ時にメモリセルが受けるディスターブの回数を減少させることができる。
【００１８】
この場合において、好ましくは、第２回数検出手段は、メモリセルブロック毎に設けられている。このように構成すれば、容易に、第２回数検出手段によりメモリセルブロック毎のアクセス回数を検出することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の実施形態の説明では、本発明によるメモリの一例としての強誘電体メモリを例にとって説明する。
【００２０】
（第１実施形態）
図１は、本発明の第１実施形態による強誘電体メモリの全体構成を説明するためのブロック図である。図２は、図１に示した第１実施形態による強誘電体メモリの詳細な構成を説明するためのブロック図である。図３は、図１に示した第１実施形態による強誘電体メモリのメモリセルアレイの構成を説明するための図である。図４は、図１に示した第１実施形態による強誘電体メモリの電源立ち下げ検出部の構成を説明するための回路図である。まず、図１〜図４を参照して、本発明の第１実施形態による強誘電体メモリの構成について説明する。
【００２１】
第１実施形態による強誘電体メモリは、図１に示すように、メモリセルアレイ１と、ロウデコーダ２と、リフレッシュ制御回路３と、電源立ち下げ検出部４と、カウンタ５、アクセス検出部６およびステートマシン回路７を含むクロック生成回路８と、ロウアドレスバッファ９と、カラムアドレスバッファ１０と、ライトアンプ１１と、リードアンプ１２と、入力バッファ１３と、出力バッファ１４と、カラムデコーダ１５と、ワード線ソースドライバ１６と、電圧生成回路１７と、センスアンプ１８と、ビット線ソースドライバ１９とを備えている。なお、リフレッシュ制御回路３は、本発明の「リフレッシュ手段」の一例であり、電源立ち下げ検出部４は、本発明の「電源立ち下げ検出手段」の一例である。また、カウンタ５は、本発明の「第１回数検出手段」の一例である。
【００２２】
メモリセルアレイ１には、複数のワード線ＷＬと複数のビット線ＢＬとが交差するように配置されているとともに、その各交差位置に強誘電体キャパシタ２０が配置されている。また、強誘電体キャパシタ２０は、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜（図示せず）を含んでいる。そして、２つの強誘電体キャパシタ２０によって、１つのメモリセル２１が構成されている。また、メモリセルアレイ１は、図２に示すように、４つのメモリセルブロック１ａによって構成されている。各メモリセルブロック１ａは、図３に示すように、８本のワード線ＷＬと、各ワード線ＷＬに接続される複数のメモリセル２１（図１参照）とを含んでいる。
【００２３】
また、各メモリセルブロック１ａおよび各ワード線ＷＬには、それぞれ、所定のロウアドレスが割り当てられている。具体的には、図３に示すように、各メモリセルブロック１ａには、（Ｘ４，Ｘ３）で表されるロウアドレスが割り当てられるとともに、各ワード線ＷＬには、（Ｘ２，Ｘ１，Ｘ０）で表されるロウアドレスが割り当てられている。これにより、各メモリセルブロック１ａに含まれる各ワード線ＷＬのロウアドレスは、（Ｘ４，Ｘ３，Ｘ２，Ｘ１，Ｘ０）によって表される。なお、４つのメモリセルブロック１ａの（Ｘ４，Ｘ３）のロウアドレスは、（０，０）、（０，１）、（１，０）および（１，１）のロウアドレスによってそれぞれ表される。また、８本のワード線ＷＬの（Ｘ２，Ｘ１，Ｘ０）のロウアドレスは、それぞれ、（０，０，０）、（０，０，１）、（０，１，０）、（０，１，１）、（１，０，０）、（１，０，１）、（１，１，０）および（１，１，１）のロウアドレスによって表される。
【００２４】
また、ワード線ＷＬには、図１に示すように、ロウデコーダ２が接続されている。このロウデコーダ２は、図２に示すように、ワード線ＷＬ（図１参照）に接続されるロウデコーダ回路部２ａと、４つのラッチ回路部２ｂとによって構成されている。なお、このラッチ回路部２ｂは、本発明の「第１保持手段」の一例である。
【００２５】
ここで、第１実施形態では、ラッチ回路部２ｂは、各メモリセルブロック１ａに対応するようにそれぞれ設けられている。また、ラッチ回路部２ｂは、メモリセルブロック１ａ毎の読み出しおよび再書き込み動作または書き込み動作（以下、アクセス動作という）の有無を保持する機能を有している。具体的には、ラッチ回路部２ｂは、対応するメモリセルブロック１ａに対するアクセス動作が有った場合には、Ｈレベルのデータを保持する一方、対応するメモリセルブロック１ａに対するアクセス動作が無かった場合には、Ｌレベルのデータを保持するように構成されている。また、ロウデコーダ２には、メモリセル２１に対するリフレッシュ動作を制御するためのリフレッシュ制御回路３が接続されているとともに、リフレッシュ制御回路３には、電源立ち下げ検出部４と、クロック生成回路８のカウンタ５とが接続されている。
【００２６】
また、第１実施形態の電源立ち下げ検出部４は、電源の立ち下げを検出することにより、リフレッシュ制御回路３にリフレッシュ制御回路３を駆動させるための活性化信号ＦＲＥを出力するように構成されている。具体的には、図４に示すように、電源立ち下げ検出部４は、２つのｐチャネルトランジスタ３１および３２と、４つのｎチャネルトランジスタ３３〜３６と、インバータ回路３７とによって構成されている。ｐチャネルトランジスタ３１のソースには、電源電圧（０Ｖ〜Ｖｃｃ）が供給されるとともに、ドレインには、ｎチャネルトランジスタ３３のドレインが接続されている。また、ｐチャネルトランジスタ３１のゲートと、ｐチャネルトランジスタ３２のゲートとは、互いに接続されているとともに、そのｐチャネルトランジスタ３１および３２のゲートは、共に、ｐチャネルトランジスタ３１とｎチャネルトランジスタ３３との間のノードＮ１に接続されている。また、ｐチャネルトランジスタ３２のソースには、電源電圧（０Ｖ〜Ｖｃｃ）が供給されるとともに、ドレインには、ｎチャネルトランジスタ３４のドレインが接続されている。
【００２７】
また、ｎチャネルトランジスタ３３および３４のソースは、共に、ｎチャネルトランジスタ３５のドレインに接続されている。また、ｎチャネルトランジスタ３３および３５のゲートには、電源電圧（０Ｖ〜Ｖｃｃ）が供給されている。また、ｎチャネルトランジスタ３５のソースは、接地されており、電位Ｖｓｓ（接地電位ＧＮＤ）が供給される。また、ｎチャネルトランジスタ３４のゲートには、ｎチャネルトランジスタ３６のソースが接続されている。ｎチャネルトランジスタ３６のゲートおよびドレインは、互いに接続されているとともに、そのゲートおよびドレインには、電源電圧（０Ｖ〜Ｖｃｃ）が供給されている。また、ｐチャネルトランジスタ３２とｎチャネルトランジスタ３４との間のノードＮ２は、インバータ回路３７の入力側に接続されている。また、インバータ回路３７の出力側からは、リフレッシュ制御回路３（図１参照）を駆動させるための活性化信号ＦＲＥが出力されるように構成されている。
【００２８】
また、カウンタ５（図２参照）は、メモリセルアレイ１に含まれる全てのメモリセル２１（図１参照）に対するアクセス回数（読み出し、再書き込み動作および書き込み動作の回数）を検出するとともに、アクセス回数が所定回数に達した場合には、所定の信号をリフレッシュ制御回路３へ出力するように構成されている。また、リフレッシュ制御回路３は、電源の立ち下げ時に電源立ち下げ検出部４から活性化信号ＦＲＥが入力された場合、および、全てのメモリセル２１に対するアクセス回数が所定回数に達したときにカウンタ５から所定の信号が入力された場合に、リフレッシュ動作を開始させるための制御信号をロウデコーダ２へ出力するように構成されている。また、クロック生成回路８（図１参照）のアクセス検出部６は、メモリセル２１に対するアクセス動作を検出するために設けられている。また、カウンタ５は、アクセス検出部６によりメモリセル２１に対するアクセス動作が検出されたのを受けて、アクセス回数のカウントを＋１だけカウントアップするように構成されている。
【００２９】
また、カウンタ５は、図１に示すように、ロウアドレスバッファ９、カラムアドレスバッファ１０、ライトアンプ１１およびリードアンプ１２に接続されている。ライトアンプ１１およびリードアンプ１２には、それぞれ、入力バッファ１３および出力バッファ１４が接続されている。また、ロウアドレスバッファ９およびカラムアドレスバッファ１０は、それぞれ、ロウデコーダ２およびカラムデコーダ１５に接続されている。また、ロウデコーダ２には、ワード線ソースドライバ１６が接続されるとともに、ワード線ソースドライバ１６には、電圧生成回路１７およびクロック生成回路８のステートマシン回路７が接続されている。また、メモリセルアレイ１のビット線ＢＬには、センスアンプ１８を介してカラムデコーダ１５が接続されている。また、センスアンプ１８には、ライトアンプ１１、リードアンプ１２およびビット線ソースドライバ１９が接続されるとともに、ビット線ソースドライバ１９には、電圧生成回路１７およびステートマシン回路７が接続されている。
【００３０】
図５は、本発明の第１実施形態による強誘電体メモリの電源立ち下げ検出部の動作について説明するための電圧波形図である。次に、図１〜図５を参照して、本発明の第１実施形態による強誘電体メモリの動作について説明する。
【００３１】
第１実施形態による強誘電体メモリの使用時には、まず、電源を投入することにより電源を立ち上げる。そして、第１実施形態では、電源の立ち上げ時にカウンタ５（図２参照）をリセットすることにより、カウンタ５のカウント数を「０」にする。また、各メモリセルブロック１ａに対応するラッチ回路部２ｂも全てリセットすることにより、全てのラッチ回路部２ｂをＬレベルのデータを保持した状態（リセット状態）にする。その後、メモリセル２１（図１参照）に対するアクセス動作を開始する。この際、全てのメモリセル２１に対するアクセス動作は、アクセス検出部６によって検出される。そして、アクセス検出部６によりアクセス動作が１回検出される毎に、カウンタ５のカウント数は、＋１だけカウントアップされる。これにより、カウンタ５によってメモリセルアレイ１内の全てのメモリセル２１に対するアクセス回数が検出される。
【００３２】
メモリセル２１に対するアクセス動作が読み出しおよび再書き込み動作の場合には、強誘電体メモリの外部から入力されたロウアドレスに対応するワード線ＷＬ（図１参照）がロウデコーダ２によって選択される。これにより、選択ワード線ＷＬに接続された複数のメモリセル２１のデータがビット線ＢＬを介して一括してセンスアンプ１８に読み出されるとともに、そのデータは、センスアンプ１８により増幅される。そして、センスアンプ１８により増幅されたデータは、リードアンプ１２および出力バッファ１４を介して強誘電体メモリの外部に読み出される。この後、データの読み出されたメモリセル２１に対して、センスアンプ１８により読み出されたデータが再書き込みされる。一方、メモリセル２１に対するアクセス動作が書き込み動作の場合には、上記の読み出し動作の場合と同様、選択ワード線ＷＬに接続された複数のメモリセル２１のデータがセンスアンプ１８に読み出された後、その読み出されたデータが強誘電体メモリの外部から入力されたデータに書き換えられる。この後、その書き換えられたデータがセンスアンプ１８からメモリセル２１に書き込まれる。
【００３３】
なお、上記した読み出し動作後の再書き込み動作と、書き込み動作とにおいて、選択ワード線ＷＬに対応するメモリセルブロック１ａ内の選択ワード線ＷＬ以外のワード線ＷＬ（以下、非選択ワード線ＷＬという）に接続されるメモリセル２１には、所定の電圧（１／２Ｖｃｃや１／３Ｖｃｃなど）が印加される。これにより、選択ワード線ＷＬに対応するメモリセルブロック１ａ内の非選択ワード線ＷＬに接続されるメモリセル２１では、強誘電体キャパシタ２０の分極量が減少することによりディスターブが生じる。上記のアクセス動作において、アクセス動作の有ったメモリセルブロック１ａに対応するラッチ回路部２ｂは、Ｈレベルのデータを保持した状態になる一方、アクセス動作の無かったメモリセルブロック１ａに対応するラッチ回路部２ｂには、Ｌレベルのデータが保持される。
【００３４】
次に、第１実施形態では、カウンタ５は、全てのメモリセル２１に対するアクセス回数が所定回数に達したことを検出すると、所定の信号をリフレッシュ制御回路３へ出力する。このカウンタ５からの信号を受けて、リフレッシュ制御回路３は、ロウデコーダ２へリフレッシュ動作を開始させるための制御信号を出力する。この際、第１実施形態では、リフレッシュ制御回路３は、ラッチ回路部２ｂに保持されているデータに基づいてリフレッシュ動作を行うワード線ＷＬを選択するためのロウアドレスをロウデコーダ回路部２ａへ出力する。すなわち、リフレッシュ制御回路３は、ラッチ回路部２ｂがＨレベルのデータを保持している場合には、そのラッチ回路部２ｂに対応するメモリセルブロック１ａに含まれるワード線ＷＬのロウアドレスをロウデコーダ回路部２ａに出力する一方、ラッチ回路部２ｂがＬレベルのデータを保持している場合には、そのラッチ回路部２ｂに対応するメモリセルブロック１ａに含まれるワード線ＷＬのロウアドレスをロウデコーダ回路部２ａへ出力しない。
【００３５】
たとえば、図３に示すメモリセルアレイ１において、（０，０）、（１，０）および（１，１）のロウアドレスのメモリセルブロック１ａに対するアクセス動作が有り、（０，１）のロウアドレスのメモリセルブロック１ａに対するアクセス動作は無かったとする。この場合、（０，０）、（１，０）および（１，１）のロウアドレスのメモリセルブロック１ａに対応するラッチ回路部２ｂ（図２参照）にはＨレベルのデータが保持されている一方、（０，１）のロウアドレスのメモリセルブロック１ａに対応するラッチ回路部２ｂ（図２参照）にはＬレベルのデータが保持されている。この場合には、リフレッシュ制御回路３（図２参照）は、ロウデコーダ回路部２ａへ（０，０）のロウアドレスのメモリセルブロック１ａに含まれるワード線ＷＬに対応する（０，０，０，０，０）〜（０，０，１，１，１）のロウアドレスを順次出力した後、（０，１）のロウアドレスのメモリセルブロック１ａに含まれるワード線ＷＬに対応する（０，１，０，０，０）〜（０，１，１，１，１）のロウアドレスは出力しない。したがって、リフレッシュ制御回路３は、（０，０，１，１，１）のロウアドレスを出力した後、（１，０）および（１，１）のロウアドレスのメモリセルブロック１ａに含まれるワード線ＷＬに対応する（１，０，０，０，０）〜（１，０，１，１，１）および（１，１，０，０，０）〜（１，１，１，１，１）のロウアドレスを順次出力する。
【００３６】
そして、上記のようにロウデコーダ回路部２ａ（図２参照）に出力されたロウアドレスの順番にロウデコーダ回路部２ａによりワード線ＷＬが選択されるとともに、選択された各ワード線ＷＬに接続されるメモリセル２１のデータがセンスアンプ１８に読み出されて増幅される。この後、センスアンプ１８により読み出されたデータと同じデータが元のメモリセル２１に再書き込みされる。したがって、リフレッシュ制御回路３からロウデコーダ回路部２ａへ出力された（０，０，０，０，０）〜（０，０，１，１，１）、（１，０，０，０，０）〜（１，０，１，１，１）および（１，１，０，０，０）〜（１，１，１，１，１）のロウアドレスのワード線ＷＬに接続されるメモリセル２１には読み出しおよび再書き込みが行われる一方、リフレッシュ制御回路３からロウデコーダ回路部２ａへ出力されなかった（０，１，０，０，０）〜（０，１，１，１，１）の８つのロウアドレスのワード線ＷＬに接続されるメモリセル２１には読み出しおよび再書き込みが行われない。これにより、アクセス動作が有った（０，０）、（１，０）および（１，１）のロウアドレスのメモリセルブロック１ａに含まれる全てのメモリセル２１には、読み出しおよび再書き込みが行われる一方、アクセス動作が無かった（０，１）のロウアドレスのメモリセルブロック１ａに含まれる全てのメモリセル２１には、読み出しおよび再書き込みが行われない。上記のようにして、所定回数のアクセス動作後のメモリセル２１に対するリフレッシュ動作が行われる。
【００３７】
なお、リフレッシュ動作による読み出しおよび再書き込みの際に、選択ワード線ＷＬに対応するメモリセルブロック１ａ内の非選択ワード線ＷＬに接続されるメモリセル２１には、所定の電圧（１／２Ｖｃｃや１／３Ｖｃｃなど）が印加されるので、強誘電体キャパシタ２０の分極量が減少することによりディスターブが生じる。そして、所定回数のアクセス動作後のリフレッシュ動作が終了した後は、カウンタ５をリセットすることによりカウント数を「０」にするとともに、全てのラッチ回路部２ｂをリセットすることによりＬレベルのデータを保持した状態にする。この後、上記の動作が繰り返し行われる。
【００３８】
そして、第１実施形態では、電源の立ち下げ時に、全てのメモリセル２１（図１参照）に対するリフレッシュ動作を行う。具体的には、図５に示すように、電源の立ち下げを開始する前の初期状態（Ｔ１以前の状態）では、電源立ち下げ検出部４（図４参照）に供給される電源電圧は、Ｖｃｃになっている。これにより、ゲートに電源電圧が供給されるｎチャネルトランジスタ３３、３５および３６は、オン状態になっている。また、ｐチャネルトランジスタ３１および３２は、それぞれ、ゲート−ソース間電圧ＶＧＳ（ノードＮ１の電位−電源電圧Ｖｃｃ）がｐチャネルトランジスタ３１および３２のしきい値電圧Ｖｔｈよりも低い電圧になっていることによりオン状態になっている。なお、この際、ノードＮ１の電位は、ｐチャネルトランジスタ３１とｎチャネルトランジスタ３３および３５との抵抗分割によりＶｃｃ−α１になっている。また、ｎチャネルトランジスタ３４のゲートに入力されるノードＮ３の電位は、ｎチャネルトランジスタ３６によるしきい値電圧落ちによって、Ｖｃｃ−α２になっている。これにより、ｎチャネルトランジスタ３４のゲート電位（Ｖｃｃ−α２）は、ｎチャネルトランジスタ３３のゲート電位（電源電圧Ｖｃｃ）よりも低くなっているので、ｎチャネルトランジスタ３４の抵抗は、ｎチャネルトランジスタ３３の抵抗よりも大きくなる。このため、ｐチャネルトランジスタ３２とｎチャネルトランジスタ３４および３５との抵抗分割によって決定されるノードＮ２の電位は、ｐチャネルトランジスタ３１とｎチャネルトランジスタ３３および３５との抵抗分割によって決定されるノードＮ１の電位よりも高くなることにより、ほぼＶｃｃになっている。
【００３９】
そして、電源立ち下げ時には、電源電圧はＶｃｃから徐々に０Ｖまで低下する。これに伴って、ノードＮ１の電位もＶｃｃ−α１から徐々に０Ｖまで低下する。この際、ノードＮ１の電位は、電源電圧に比べて緩やかに低下する。すなわち、電源電圧が低下するにつれて、ｎチャネルトランジスタ３３および３５のオン状態が弱くなっていくので、ｎチャネルトランジスタ３３および３５の抵抗が増大する。そして、ｎチャネルトランジスタ３３および３５の抵抗が増大することに起因して、ｐチャネルトランジスタ３１とｎチャネルトランジスタ３３および３５との抵抗分割によって決定されるノードＮ１の電位は、電源電圧に比べて緩やかに低下する。
【００４０】
また、電源電圧がＶｃｃから低下するのに伴って、ノードＮ３の電位もＶｃｃ−α２から徐々に電位α３まで低下する。この際、ノードＮ３の電位は、電源電圧に比べて緩やかに低下する。すなわち、電源電圧がＶｃｃから低下するのに伴って、ｎチャネルトランジスタ３６のゲート−ソース間電圧ＶＧＳが小さくなるので、ｎチャネルトランジスタ３６がオフ状態に近づく。これにより、ｎチャネルトランジスタ３６の抵抗が増大するので、ｎチャネルトランジスタ３６を介して流れる電流が減少する。このため、ｎチャネルトランジスタ３６のソースに繋がるノードＮ３の電位は、電源電圧の低下に比べて緩やかに低下する。
【００４１】
そして、図５に示したＴ２の時点で電源電圧とノードＮ３の電位とが等しくなる。これにより、Ｔ２以降では、ノードＮ３の電位が電源電圧よりも大きくなる。このため、ノードＮ３にゲートが接続されたｎチャネルトランジスタ３４は、電源電圧がゲートに供給されるｎチャネルトランジスタ３３よりも抵抗が小さくなる。これにより、ｐチャネルトランジスタ３２とｎチャネルトランジスタ３４および３５との抵抗分割によって決定されるノードＮ２の電位は、ｐチャネルトランジスタ３１とｎチャネルトランジスタ３３および３５との抵抗分割によって決定されるノードＮ１の電位よりも低くなる。これにより、Ｔ２以降において、ノードＮ２の電位は、ほぼＶｓｓまで立ち下がる。そして、ノードＮ２の電位がほぼＶｓｓに立ち下がることに応答して、ノードＮ２に入力側が接続されたインバータ回路３７から出力される活性化信号ＦＲＥの電位は、Ｖｃｃに立ち上がる。そして、Ｖｃｃの活性化信号ＦＲＥは、リフレッシュ制御回路３（図２参照）に入力される。
【００４２】
また、図５に示した時点Ｔ３以降では、電源電圧の低下によって、強誘電体メモリの各部が正常に動作することが困難になる。したがって、時点Ｔ３までに全てのワード線ＷＬ（図１参照）を介して電源立ち下げ時のリフレッシュ動作を完了させる必要がある。なお、図５に示したＴ２からＴ３までの期間の長さは、少なくとも、数１００μｓ以上の時間となる。ここで、１本のワード線ＷＬを介したリフレッシュ動作に要するサイクル時間が５０ｎｓで、５１２本分のワード線ＷＬを介するリフレッシュ動作を行ったとすると、全てのリフレッシュ動作に要する時間は２５．６μｓ（＝５０ｎｓ×５１２本）である。したがって、Ｔ２からＴ３までの期間（数１００μｓ以上）で５１２本分のワード線ＷＬを介するリフレッシュ動作を完了させることは十分可能である。すなわち、電源の立ち下げ時に強誘電体メモリの各部が正常に動作しなくなるまでに、５１２本分のワード線ＷＬを介するリフレッシュ動作を完了させることが可能である。
【００４３】
電源立ち下げ検出部４からＶｃｃの活性化信号ＦＲＥがリフレッシュ制御回路３（図２参照）に入力されると、リフレッシュ制御回路３は、全てのメモリセル２１（図１参照）に対するリフレッシュ動作を開始させるための制御信号をロウデコーダ２へ出力する。この際、リフレッシュ制御回路３は、全てのロウアドレス（０，０，０，０，０）〜（１，１，１，１，１）（図３参照）を順次ロウデコーダ回路部２ａへ出力する。これにより、メモリセルアレイ１内の全てのメモリセル２１に対して順次リフレッシュ動作が行われる。なお、この電源立ち下げ時の各メモリセル２１に対するリフレッシュ動作は、それぞれ、上記したアクセス回数が所定回数に達したことに応答して行われるリフレッシュ動作と同様にして、メモリセル２１に対して読み出しおよび再書き込みすることによって行われる。
【００４４】
第１実施形態では、上記のように、電源の立ち下げ時に、リフレッシュ制御回路３により全てのメモリセル２１に対して読み出しおよび再書き込みを行うことによって、電源を立ち下げる毎に全てのメモリセル２１に対してリフレッシュ動作を行うことができる。これにより、メモリセル２１に対するアクセス回数が所定回数に達する前に電源を立ち下げた後、電源を立ち上げるという動作を繰り返す場合にも、電源を立ち下げるまでのアクセス動作により生じたディスターブがメモリセル２１に累積されるのを抑制することができる。その結果、累積されたディスターブによりメモリセル２１のデータが消失するのを抑制することができる。
【００４５】
また、第１実施形態では、電源立ち下げ時に加えて、カウンタ５によりメモリセル２１に対するアクセス回数の合計が所定回数に達したことが検出されたことに基づいて、メモリセル２１に対して読み出しおよび再書き込みを行うことによって、より確実にディスターブによるメモリセル２１のデータの消失を抑制することができる。
【００４６】
また、第１実施形態では、メモリセルブロック１ａ毎のアクセス動作の有無を保持するラッチ回路部２ｂを設けるとともに、リフレッシュ制御回路３がラッチ回路部２ｂによって対応するメモリセルブロック１ａに対するアクセス動作が有ったこと（Ｈレベルのデータ）が保持されていることに基づいて、そのラッチ回路部２ｂに対応するメモリセルブロック１ａに含まれるメモリセル２１に対して再書き込みを行うように構成することによって、アクセス動作の有ったメモリセルブロック１ａ内のメモリセル２１に限定して再書き込みを行うことができる。これにより、リフレッシュ動作時にメモリセルアレイ１に含まれる全てのメモリセル２１に対して順次再書き込みを行う場合に比べて、既に再書き込み（リフレッシュ）されたメモリセル２１が他のメモリセル２１のリフレッシュ動作に起因するディスターブを受ける回数を減少させることができる。これにより、リフレッシュ時にメモリセル２１が受けるディスターブの回数を減少させることができる。
【００４７】
また、第１実施形態では、リフレッシュ制御回路３が、カウンタ５によってメモリセルアレイ１に含まれる全てのメモリセル２１に対するアクセス回数の合計が所定回数に達したことが検出されたことに基づいて再書き込みを行うように構成することによって、各メモリセルブロック１ａに対するアクセス回数を検出して、各メモリセルブロック１ａに対する所定のアクセス回数毎にリフレッシュ動作を行う場合と異なり、一定のアクセス回数毎に定期的にリフレッシュ動作を行うことができる。これにより、リフレッシュ動作時に通常のアクセス動作を一時待機させるなどの制御を一定のアクセス回数毎に定期的に行うことができるので、強誘電体メモリの制御を簡素化することができる。
【００４８】
（第２実施形態）
図６は、本発明の第２実施形態による強誘電体メモリの構成を説明するためのブロック図である。次に、図６を参照して、本発明の第２実施形態による強誘電体メモリの構成について説明する。
【００４９】
第２実施形態による強誘電体メモリでは、図６に示すように、上記第１実施形態による強誘電体メモリと異なり、各メモリセルブロック１ａに対応するように、カウンタ回路部４２ｃが設けられている。なお、このカウンタ回路部４２ｃは、本発明の「第２回数検出手段」の一例である。このカウンタ回路部４２ｃは、各メモリセルブロック１ａ毎のアクセス回数を検出するために設けられている。また、カウンタ回路部４２ｃは、対応するメモリセルブロック１ａに対するアクセス動作が１回行われる毎に、＋１だけカウントアップするように構成されている。また、第２実施形態では、ラッチ回路部２ｂ（図２参照）は設けられていないとともに、ロウデコーダ４２は、１つのロウデコーダ回路部２ａと、４つのカウンタ回路部４２ｃとによって構成されている。第２実施形態による強誘電体メモリの上記以外の構成は、上記第１実施形態による強誘電体メモリの構成と同様である。
【００５０】
次に、図６を参照して、第２実施形態による強誘電体メモリの動作について説明する。第２実施形態による強誘電体メモリでは、カウンタ５により全てのメモリセル２１に対するアクセス回数を検出するとともに、カウンタ回路部４２ｃにより各メモリセルブロック１ａ毎のアクセス回数を検出する。そして、カウンタ回路部４２ｃでは、対応するメモリセルブロック１ａに対するアクセス動作が１回行われる毎に、アクセス回数のカウントを＋１だけカウントアップする。
【００５１】
そして、全てのメモリセル２１に対するアクセス回数が所定回数に達したことをカウンタ５が検出したことに基づいて、カウンタ５は、リフレッシュ制御回路３へ所定の信号を出力する。そして、リフレッシュ制御回路３は、カウンタ５からの信号に基づいてロウデコーダ４２へリフレッシュ動作を開始させるための制御信号を出力する。この際、第２実施形態では、リフレッシュ制御回路３は、カウンタ回路部４２ｃによって検出されたメモリセルブロック１ａ毎のアクセス回数に基づいて、リフレッシュ動作を行うワード線ＷＬを選択するためのロウアドレスをロウデコーダ回路部２ａへ出力する。
【００５２】
すなわち、リフレッシュ制御回路３は、カウンタ回路部４２ｃにより検出されたアクセス回数が所定回数（Ｎｂ）未満の場合には、そのカウンタ回路部４２ｃに対応するメモリセルブロック１ａに含まれるワード線ＷＬのロウアドレスをロウデコーダ回路部２ａへ出力しない。その一方、リフレッシュ制御回路３は、カウンタ回路部４２ｃにより検出されたアクセス回数が所定回数（Ｎｂ）以上の場合には、そのカウンタ回路部４２ｃに対応するメモリセルブロック１ａに含まれるワード線ＷＬのロウアドレスをロウデコーダ回路部２ａへ出力する。これにより、アクセス回数が所定回数（Ｎｂ）未満であるメモリセルブロック１ａのメモリセル２１に対してリフレッシュ動作を行わないとともに、アクセス回数が所定回数（Ｎｂ）以上であるメモリセルブロック１ａのメモリセル２１に対してリフレッシュ動作を行うことができる。また、第２実施形態による強誘電体メモリでは、第１実施形態による強誘電体メモリと同様にして、電源の立ち下げ時に、全てのメモリセル２１（図１参照）に対してリフレッシュ動作（読み出しおよび再書き込み）を行う。第２実施形態による強誘電体メモリの上記以外の動作は、上記第１実施形態による強誘電体メモリの動作と同様である。
【００５３】
第２実施形態では、上記のように、メモリセルブロック１ａ毎のアクセス回数を検出するカウンタ回路部４２ｃを設けるとともに、リフレッシュ制御回路３が、カウンタ回路部４２ｃによって対応するメモリセルブロック１ａに対するアクセス回数が所定回数（Ｎｂ）に達したことが検出されたことに基づいて、そのカウンタ回路部４２ｃに対応するメモリセルブロック１ａに含まれる全てのメモリセル２１に対して再書き込みを行うように構成することによって、アクセス回数が所定回数（Ｎｂ）に達することによりリフレッシュ動作を行う必要があるメモリセルブロック１ａ内のメモリセル２１に限定して再書き込みを行うことができる。これにより、リフレッシュ動作時にメモリセルアレイ１に含まれる全てのメモリセル２１に対して順次再書き込みを行う場合に比べて、既に再書き込み（リフレッシュ）されたメモリセル２１が他のメモリセル２１のリフレッシュ動作に起因するディスターブを受ける回数を減少させることができる。これにより、リフレッシュ時にメモリセル２１が受けるディスターブの回数を減少させることができる。
【００５４】
第２実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。
【００５５】
（第３実施形態）
図７は、本発明の第３実施形態による強誘電体メモリの構成を説明するためのブロック図である。図８は、図７に示した第３実施形態による強誘電体メモリのメモリセルブロックおよびロウデコーダの構成を説明するための図である。次に、図７および図８を参照して、本発明の第３実施形態による強誘電体メモリの構成について説明する。
【００５６】
第３実施形態による強誘電体メモリは、図７および図８に示すように、上記第１実施形態による強誘電体メモリと異なり、ラッチ回路部５２ｂがワード線ＷＬ毎に設けられている。したがって、各メモリセルブロック１ａは、８つのワード線ＷＬを含むので、各メモリセルブロック１ａ毎に８つのラッチ回路部５２ｂが設けられている。なお、このラッチ回路部５２ｂは、本発明の「第１保持手段」の一例である。また、ラッチ回路部５２ｂは、ワード線ＷＬ毎のアクセス動作の有無を保持する機能を有している。具体的には、このラッチ回路部５２ｂは、対応するワード線ＷＬを介してのアクセス動作が有った場合には、Ｈレベルのデータを保持する一方、対応するワード線ＷＬを介してのアクセス動作が無い場合には、Ｌレベルのデータを保持するように構成されている。
【００５７】
また、第３実施形態による強誘電体メモリは、メモリセルブロック１ａ毎のアクセス回数を検出するためのカウンタ回路部５２ｄを有している。なお、このカウンタ回路部５２ｄは、本発明の「第２回数検出手段」の一例である。このカウンタ回路部５２ｄは、各メモリセルブロック１ａ毎に設けられている。また、カウンタ回路部５２ｄは、対応するメモリセルブロック１ａに対するアクセス動作が１回行われる毎に、＋１だけカウントアップするように構成されている。また、ロウデコーダ５２は、１つのロウデコーダ回路部２ａと、３２個のラッチ回路部５２ｂと、４つのカウンタ回路部５２ｄとによって構成されている。第３実施形態による強誘電体メモリの上記以外の構成は、上記第１実施形態による強誘電体メモリの構成と同様である。
【００５８】
次に、図７および図８を参照して本発明の第３実施形態による強誘電体メモリの動作について説明する。第３実施形態による強誘電体メモリでは、各ワード線ＷＬを介してメモリセル２１に対するアクセス動作が行われると、そのワード線ＷＬに対応するラッチ回路部５２ｂの保持するデータがＨレベルに変化される。また、各ワード線ＷＬを介してメモリセル２１に対するアクセス動作が１回行われる毎に、そのワード線ＷＬの属するメモリセルブロック１ａに対応するカウンタ回路部５２ｄでは、アクセス回数が＋１だけカウントアップされる。
【００５９】
そして、第３実施形態では、カウンタ回路部５２ｄによって、メモリセルブロック１ａに対するアクセス回数が所定回数（Ｎｃ）に達したことが検出されたときに、そのメモリセルブロック１ａに対応する８つのラッチ回路部５２ｂによってＨレベルのデータが保持されている場合には、その８つのラッチ回路部５２ｂの保持するデータをＬレベルに変化させて固定する。また、カウンタ回路部５２ｄによって、メモリセルブロック１ａに対するアクセス回数が所定回数（Ｎｃ）に達したことが検出されたときに、そのメモリセルブロック１ａに対応する８つのラッチ回路部５２ｂの中にＬレベルのデータを保持するラッチ回路部５２ｂとＨレベルのデータを保持するラッチ回路部５２ｂとが存在する場合には、その８つのラッチ回路部５２ｂの保持するデータをＨレベルに変化させて固定する。
【００６０】
また、全てのメモリセル２１に対するアクセス回数が所定回数に達したことをカウンタ５が検出した時、カウンタ５からリフレッシュ制御回路３へ所定の信号が出力される。そして、リフレッシュ制御回路３は、カウンタ５からの信号に基づいてロウデコーダ５２へリフレッシュ動作を開始させるための制御信号を出力する。この際、第３実施形態では、リフレッシュ制御回路３は、ラッチ回路部５２ｂに保持されているデータに基づいて、リフレッシュ動作を行うワード線ＷＬを選択するためのロウアドレスをロウデコーダ回路部２ａへ出力する。すなわち、リフレッシュ制御回路３は、所定のメモリセルブロック１ａに対応する８つのラッチ回路部５２ｂに保持されているデータがＨレベルの場合には、そのメモリセルブロック１ａに含まれる全てのワード線ＷＬのロウアドレスをロウデコーダ回路部２ａへ出力する。その一方、リフレッシュ制御回路３は、所定のメモリセルブロック１ａに対応する８つのラッチ回路部５２ｂに保持されているデータが全てＬレベルの場合には、そのメモリセルブロック１ａに含まれる全てのワード線ＷＬのロウアドレスをロウデコーダ回路部２ａへ出力しない。これにより、メモリセルブロック１ａに含まれる８つ全てのワード線ＷＬを介してアクセス動作が有った場合と、８つのワード線ＷＬを介して全くアクセス動作が無かった場合とには、そのメモリセルブロック１ａに含まれる全てのメモリセル２１に対してリフレッシュ動作は行われない。
【００６１】
一方、メモリセルブロック１ａに含まれる８つのワード線ＷＬの内、アクセス動作が有ったワード線ＷＬとアクセス動作が無かったワード線ＷＬとが存在する場合には、そのメモリセルブロック１ａに含まれる全てのメモリセル２１に対してリフレッシュ動作が行われる。なお、メモリセルブロック１ａに含まれる８つ全てのワード線ＷＬを介してアクセス動作が有った場合に、そのメモリセルブロック１ａに含まれる全てのメモリセル２１に対してリフレッシュ動作を行わないのは、以下の理由による。すなわち、８つ全てのワード線ＷＬを介してアクセス動作が有ったメモリセルブロック１ａのメモリセル２１には、比較的均等にアクセス動作が行われていると考えられるので、ディスターブによる影響が比較的小さいと考えられるためである。また、第３実施形態では、電源の立ち下げ時に、第１実施形態による強誘電体メモリと同様にして全てのメモリセル２１（図８参照）に対してリフレッシュ動作（読み出しおよび再書き込み）が行われる。第３実施形態による強誘電体メモリの上記以外の動作は、上記第１実施形態による強誘電体メモリの動作と同様である。
【００６２】
第３実施形態では、上記のように、カウンタ回路部５２ｄによって、メモリセルブロック１ａに対するアクセス回数が所定回数（Ｎｃ）に達したことが検出されたときに、そのメモリセルブロック１ａに対応する８つ全てのラッチ回路部５２ｂによってＨレベルのデータが保持されている場合に、その８つのラッチ回路部５２ｂの保持するデータを全てＬレベルに変化させて固定することによって、そのメモリセルブロック１ａに含まれるワード線ＷＬのロウアドレスをリフレッシュ制御回路３からロウデコーダ回路部２ａへ出力しないようにすることができる。これにより、８つ全てのワード線ＷＬを介してアクセス動作が有ったことにより比較的均等にメモリセル２１に対してアクセス動作が行われたメモリセルブロック１ａには、読み出しおよび再書き込み（リフレッシュ）を行わないようにすることができる。このため、リフレッシュ動作時に、メモリセル２１に対して比較的均等にアクセス動作が行われることによりディスターブの影響が小さいと考えられるメモリセルブロック１ａのメモリセル２１には、読み出しおよび再書き込みを行わないようにすることができる。これにより、リフレッシュ動作による読み出しおよび再書き込みを行う回数を少なくすることができるので、これによっても、リフレッシュ動作時にメモリセル２１が受けるディスターブの回数を減少させることができる。
【００６３】
第３実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。
【００６４】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６５】
たとえば、上記実施形態では、本発明によるメモリの一例として強誘電体メモリを例にとって説明したが、本発明はこれに限らず、強誘電体メモリ以外の不揮発性メモリについても本発明を適用することができる。
【００６６】
また、上記実施形態では、メモリの内部に設けた電源立ち下げ検出部により電源の立ち下げを検出するとともに、その電源立ち下げ検出部からリフレッシュ制御回路へ活性化信号を出力することによって、電源立ち下げ時のリフレッシュ動作を開始するように構成したが、本発明はこれに限らず、上記以外の種々の構成により電源立ち下げ時のリフレッシュ動作を開始するようにしてもよい。たとえば、図９および図１０に示すように、上記第１実施形態による強誘電体メモリの電源立ち下げ検出部４（図１および図２参照）を設けることなく、電源立ち下げ時にユーザーが電源スイッチを押すことに応答して生成される電源立ち下げ信号をリフレッシュ制御回路３に入力するとともに、リフレッシュ制御回路３がその電源立ち下げ信号に基づいてリフレッシュ動作を開始するように構成してもよい。このように構成すれば、電源の立ち下げを検出するための回路を設けることなく、電源立ち下げ時にリフレッシュ制御回路３によりメモリセル２１に対して読み出しおよび再書込みを行うことができるので、回路構成を簡略化することができる。また、その他の構成として、メモリの外部に設けた電源立ち下げ検出部により電源の立ち下げを検出するとともに、そのメモリの外部の電源立ち下げ検出部からリフレッシュ制御回路に所定の信号を入力することによって、電源立ち下げ時のリフレッシュ動作を開始するようにしてもよい。
【００６７】
また、上記実施形態では、１つのメモリセルブロックに対して８つのワード線を設けたが、本発明はこれに限らず、１つのメモリセルブロックに対して８つ以外の所定の数のワード線を設けてもよい。
【００６８】
また、上記第３実施形態では、カウンタ回路部５２ｄによって、メモリセルブロック１ａに対するアクセス回数が所定回数（Ｎｃ）に達したことが検出されたときに、そのメモリセルブロック１ａに対応するラッチ回路部５２ｂの保持するＨレベルまたはＬレベルのデータに基づいて、ラッチ回路部５２ｂの保持するデータをＨレベルまたはＬレベルに変化させて固定したが、本発明はこれに限らず、別途メモリセルブロック１ａ毎にラッチ回路を設けるとともに、そのラッチ回路の保持するデータを上記ラッチ回路部５２ｂの保持するＨレベルまたはＬレベルのデータに基づいて、変化させるとともに固定してもよい。そして、リフレッシュ制御回路３がロウアドレスをロウデコーダ回路部２ａに出力する際には、上記の別途設けたラッチ回路の保持するデータに基づいて、ロウデコーダ回路部２ａに出力するロウアドレスと、出力しないロウアドレスとを決定するようにしてもよい。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１実施形態による強誘電体メモリの全体構成を説明するためのブロック図である。
【図２】図１に示した第１実施形態による強誘電体メモリの詳細な構成を説明するためのブロック図である。
【図３】図１に示した第１実施形態による強誘電体メモリのメモリセルアレイの構成を説明するための図である。
【図４】図１に示した第１実施形態による強誘電体メモリの電源立ち下げ検出部の構成を説明するための回路図である。
【図５】本発明の第１実施形態による強誘電体メモリの電源立ち下げ検出部の動作について説明するための電圧波形図である。
【図６】本発明の第２実施形態による強誘電体メモリの構成を説明するためのブロック図である。
【図７】本発明の第３実施形態による強誘電体メモリの構成を説明するためのブロック図である。
【図８】図７に示した第３実施形態による強誘電体メモリのメモリセルブロックおよびロウデコーダの構成を説明するための図である。
【図９】本発明の変形例による強誘電体メモリの全体構成を説明するためのブロック図である。
【図１０】図９に示した本発明の変形例による強誘電体メモリの詳細な構成を説明するためのブロック図である。
【符号の説明】
【００７０】
１  メモリセルアレイ
１ａ  メモリセルブロック
２ｂ  ラッチ回路部（第１保持手段）
３  リフレッシュ制御回路（リフレッシュ手段）
４  電源立ち下げ検出部（電源立ち下げ検出手段）
５  カウンタ（第１回数検出手段）
２０  強誘電体キャパシタ
２１  メモリセル
４２ｃ  カウンタ回路部（第２回数検出手段）
５２ｂ  ラッチ回路部（第１保持手段）
５２ｄ  カウンタ回路部（第２回数検出手段）
【図１】
2007058969.tif 000003
【図２】
2007058969.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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