(57)【要約】【課題】トランジスタの特性に悪影響を及ぼすことを抑えることができる半導体基板の製造方法及び半導体装置の製造方法、半導体装置を提供する。【解決手段】半導体基板４１の製造方法は、まず、ＳＯＩ素子形成領域１３に第１支持体穴２１及び第２支持体穴２２を形成するとともに、ＳＯＩ素子形成領域１３と素子分離層１２との境界に沿った全周に境界溝１４を形成する。次に、シリコン基板１１上の全体に支持体形成層２７を形成する。そのあと、支持体２６とともに、素子分離層１２上の多結晶エピタキシャル膜１８の端部１８ａが露出しないように、支持体形成層２７の一部を残してエッチングする。これにより、端部１８ａが側壁膜２７ａで覆われたままの状態を維持することができ、第１シリコンゲルマニウム層１５ａをエッチングで除去する際に、端部１８ａとエッチング液とが接触することが抑えられる。【選択図】図６
2007201004.tif 000002
【特許請求の範囲】
【請求項１】
半導体基材上に素子領域と他の領域とを分離する素子分離層を形成する工程と、
半導体基材上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングの選択比が小さい第２半導体層を前記第１半導体層の上に形成する工程と、
前記第１半導体層及び前記第２半導体層における支持体穴の領域に相当する部分を除去して前記支持体穴を形成する工程と、
前記支持体穴及び前記第２半導体層が覆われるようにして前記半導体基材上の全体に支持体形成層を形成する工程と、
前記支持体穴と前記素子領域とを含む領域を残して、その他の部分をエッチングすることにより、支持体および前記支持体の下方に位置する前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、
前記露出面を介して前記第１半導体層をエッチングすることにより、前記素子領域の前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に埋め込み絶縁層を形成する工程と、
前記第２半導体層の上方を平坦化処理し、前記第２半導体層上に位置する前記支持体の一部を取り除く工程と、を含み、
前記支持体穴を形成する工程は、前記素子領域に前記支持体穴を形成するとともに、前記第１半導体層及び前記第２半導体層における前記素子分離層と前記素子領域との境界に沿って溝を形成することを特徴とする半導体基板の製造方法。
【請求項２】
請求項１に記載の半導体基板の製造方法であって、
前記露出面を形成する工程は、前記溝を形成したことによって露出する前記素子分離層上に形成された多結晶エピタキシャル膜の端部を覆うべく、前記支持体形成層の一部から側壁膜を形成することを特徴とする半導体基板の製造方法。
【請求項３】
請求項１又は２に記載の半導体基板の製造方法であって、
前記第１半導体層は、シリコンゲルマニウム層であり、
前記第２半導体層は、シリコン層であることを特徴とする半導体基板の製造方法。
【請求項４】
請求項１に記載の半導体基板の製造方法を行ったあとに、前記第２半導体層にトランジスタを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基材上に第１半導体層に代えて埋め込まれた埋め込み絶縁層が形成され、前記埋め込み絶縁層上に第２半導体層が形成され、前記第２半導体層を支持する支持体が形成されたＳＯＩ構造を有する半導体装置であって、
前記支持体を形成する際に、素子分離層上に形成された多結晶エピタキシャル膜の端部が露出しないように覆うべく、素子領域と素子分離層との境界に沿って前記支持体をつくるための支持体形成層の一部を用いて形成された側壁膜を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法及び半導体装置の製造方法、半導体装置に関し、特に、半導体基板にＳＯＩ（Silicon On Insulator）構造を形成する技術に関する。
【背景技術】
【０００２】
上記した半導体基板の製造方法は、例えば非特許文献１に記載のように、ＳＢＳＩ（Separation by Bonding Si Islands）法を用いて、バルクシリコン基板上にＳＯＩ層を部分的に形成し、更にこのＳＯＩ層にＳＯＩトランジスタを形成する。ＳＯＩ層を部分的に形成することで、例えばＳＯＩトランジスタを低コストで形成することが可能となっている。
【０００３】
次に、バルクシリコン基板上にＳＯＩ構造を形成する方法を説明する。まず、上記ＳＢＳＩ法にしたがって、バルクシリコン基板上にシリコンゲルマニウム（ＳｉＧｅ）層、シリコン（Ｓｉ）層をエピタキシャル成長させ、ＳＯＩ層が形成される素子領域に支持体を形成するための支持体穴を形成する。その上から酸化膜などを成膜した後、図１０（ａ）に示すように、素子形成領域１０１の形状を得るように周辺の酸化膜１０２、シリコン層１０３、シリコンゲルマニウム層１０４をドライエッチングする。そのあと、支持体１０２ａの下側にあるシリコンゲルマニウム層１０４ａをフッ硝酸で選択的にエッチングするとシリコン層１０３ａが支持体１０２ａに支持され、図１０（ｂ）に示すように、シリコン層１０３ａの下に空洞部１０５が形成される。そして、この空洞部１０５にＳｉＯ2などの絶縁層を埋め込むことでバルクシリコン基板１０６とシリコン層１０３ａとの間にＢＯＸ（Buried Oxide）層（図示せず）を形成する。その後、バルクシリコン基板１０６の表面を平坦化処理してシリコン層１０３ａを表面に露出させることでバルクシリコン基板１０６上にＳＯＩ構造が形成される。
【０００４】
【非特許文献１】Ｔ．Ｓａｋａｉ ｅｔ ａｌ．，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図１０（ａ）に示すように、ＳＯＩ構造形成領域を素子分離するために素子分離層１０７を形成することを考えた場合、バルクシリコン基板上にシリコンゲルマニウム層、シリコン層をエピタキシャル成長させた際、素子分離層１０７上には多結晶エピタキシャル膜１０８（多結晶のシリコン層１０３及びシリコンゲルマニウム層１０４）が形成される。この場合、エッチングによって支持体１０２ａを形成した際に、素子分離層１０７上の多結晶エピタキシャル膜１０８の端面が露出する。多結晶のシリコンは、単結晶のシリコンに比べてエッチングレートが高いことから、シリコンゲルマニウム層１０４ａをエッチングした際に多結晶エピタキシャル膜１０８の一部も一緒に除去される。これにより、図１０（ｂ）に示すように、多結晶エピタキシャル膜１０８の露出した端面付近が塊となって剥がれたり、これに起因して多結晶エピタキシャル膜１０８上にある酸化膜１０２に亀裂が入り塊となって剥がれたりすることが考えられる。この場合、これらの塊がエッチング液の中に拡散すると半導体基板１１０に付着し、その結果、トランジスタの特性に悪影響を及ぼすという問題が考えられる。
【０００６】
本発明は、トランジスタの特性に悪影響を及ぼすことを抑えることができる半導体基板の製造方法及び半導体装置の製造方法、半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係る半導体基板の製造方法は、半導体基材上に素子領域と他の領域とを分離する素子分離層を形成する工程と、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングの選択比が小さい第２半導体層を前記第１半導体層の上に形成する工程と、前記第１半導体層及び前記第２半導体層における支持体穴の領域に相当する部分を除去して前記支持体穴を形成する工程と、前記支持体穴及び前記第２半導体層が覆われるようにして前記半導体基材上の全体に支持体形成層を形成する工程と、前記支持体穴と前記素子領域とを含む領域を残して、その他の部分をエッチングすることにより、支持体および前記支持体の下方に位置する前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、前記露出面を介して前記第１半導体層をエッチングすることにより、前記素子領域の前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に埋め込み絶縁層を形成する工程と、前記第２半導体層の上方を平坦化処理し、前記第２半導体層上に位置する前記支持体の一部を取り除く工程と、を含み、前記支持体穴を形成する工程は、前記素子領域に前記支持体穴を形成するとともに、前記第１半導体層及び前記第２半導体層における前記素子分離層と前記素子領域との境界に沿って溝を形成する。
【０００８】
この方法によれば、素子領域に支持体穴を形成する際に、第１半導体層及び第２半導体層における素子分離層と素子領域との境界に沿って溝を形成するので、半導体基材上全体に支持体形成層を形成することによって、溝の中に支持体形成層を埋め込むことができる。よって、素子分離層上に形成された多結晶のエピタキシャル膜（多結晶の第１半導体層、多結晶の第２半導体層）の端部と支持体形成層とを密着させることが可能となる。そのあと、支持体を形成する際に、多結晶エピタキシャル膜の端部を覆ったままの状態にするべく支持体形成層の一部を残してエッチングすることにより、多結晶エピタキシャル膜の端部が露出することが抑えられる。よって、支持体の下側にある第１半導体層をエッチングによって除去する際に、端部とエッチング液とが接触することが抑えられ、多結晶エピタキシャル膜の端部がエッチングによって剥がれたり、多結晶エピタキシャル膜上に形成された支持体形成層が剥がれることを低減することができる。これにより、剥がれた多結晶エピタキシャル膜の塊や支持体の塊がエッチング液の中に拡散することが抑えられ、半導体基板に膜の塊が付着することを抑えることができる。
【０００９】
本発明に係る半導体基板の製造方法では、前記露出面を形成する工程は、前記溝を形成したことによって露出する前記素子分離層上に形成された多結晶エピタキシャル膜の端部を覆うべく、前記支持体形成層の一部から側壁膜を形成する。
【００１０】
この方法によれば、溝に埋め込んだ支持体形成層の一部から側壁膜を形成するので、素子分離層上の多結晶エピタキシャル膜の端部を側壁膜によって覆ったままの状態にすることが可能となり、第１半導体層をエッチングによって除去した際に、多結晶エピタキシャル膜の端部とエッチング液とが接触することが抑えられる。よって、多結晶エピタキシャル膜の端部がエッチングによって剥がれたり、多結晶エピタキシャル膜上に形成された支持体形成層が剥がれることを抑えることができる。
【００１１】
本発明に係る半導体基板の製造方法では、前記第１半導体層は、シリコンゲルマニウム層であり、前記第２半導体層は、シリコン層である。
【００１２】
この方法によれば、シリコンがシリコンゲルマニウムよりエッチングの選択比が小さいことから、シリコン層を残してシリコンゲルマニウム層を選択的にエッチングして除去することが可能となる。これにより、シリコン層の下側に埋め込み絶縁層を埋めるべく空洞部を形成することができる。
【００１３】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板の製造方法を行ったあとに、前記第２半導体層にトランジスタを形成する工程を有する。
【００１４】
この方法によれば、素子分離層上の多結晶エピタキシャル膜の端部が支持体形成層の一部で覆われていることにより、第１半導体層をエッチングで除去したときに多結晶エピタキシャル膜や支持体が一緒に除去されることが抑えられ、これにより、トランジスタの特性を維持することが可能な半導体装置の製造方法を提供することができる。
【００１５】
上記目的を達成するために、本発明に係る半導体装置は、半導体基材上に第１半導体層に代えて埋め込まれた埋め込み絶縁層が形成され、前記埋め込み絶縁層上に第２半導体層が形成され、前記第２半導体層を支持する支持体が形成されたＳＯＩ構造を有する半導体装置であって、前記支持体を形成する際に、素子分離層上に形成された多結晶エピタキシャル膜の端部が露出しないように覆うべく、素子領域と素子分離層との境界に沿って前記支持体をつくるための支持体形成層の一部を用いて形成された側壁膜を有する。
【００１６】
この構造によれば、支持体とともに形成した側壁膜によって、素子分離層上に形成された多結晶エピタキシャル膜の端部が覆われたままの状態になっているので、第１半導体層をエッチングで除去する際に、端部とエッチング液とが接触することによる多結晶エピタキシャル膜の一部が塊となって剥がれたり支持体の一部が塊となって剥がれたりすることが抑えられる。よって、これらの塊が半導体装置に付着することを抑えることが可能となり、その結果、トランジスタの特性を維持することが可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明に係る半導体基板の製造方法及び半導体装置の製造方法、半導体装置の実施形態について、図面を参照しながら説明する。
【００１８】
図１〜図８は、半導体基板の製造方法を示す模式図である。図１〜図８の各図（ａ）は模式平面図であり、各図（ｂ）は各図（ａ）におけるＡ−Ａ´断面に沿う模式断面図である。以下、半導体基板の製造方法を、図１〜図８を参照しながら説明する。
【００１９】
図１に示す工程では、半導体基材（バルクシリコン基板）としてのシリコン基板１１に素子分離層１２を形成する。素子分離層１２は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜である。素子分離層１２は、ＳＯＩ構造のトランジスタが形成される素子領域としてのＳＯＩ素子形成領域１３と、バルク構造のトランジスタが形成される他の領域としてのバルク素子形成領域（図示せず）とを電気的に絶縁させるために形成される。以下、バルク素子形成領域の説明は省略する。
【００２０】
まず、シリコン基板１１上全体に、図示しないシリコン酸化膜（ＳｉＯ2）を形成する。次に、ＳＯＩ素子形成領域１３のシリコン基板１１上に、フォトリソグラフィ技術を用いて図示しないシリコン窒化膜（ＳｉＮ）を形成する。そのあと、シリコン窒化膜をマスクとして、ＳＯＩ素子形成領域１３以外の領域のシリコン基板１１を酸化させる。これにより、ＳＯＩ素子形成領域１３以外の領域のシリコン基板１１上に、素子分離層１２が形成される。
【００２１】
図２に示す工程では、シリコン基板１１上全体に、第１半導体層としてのシリコンゲルマニウム（ＳｉＧｅ）層１５と、第２半導体層としてのシリコン（Ｓｉ）層１６とを、順に形成する。まず、ＳＯＩ素子形成領域１３におけるシリコン基板１１上のシリコン酸化膜（図示せず）を、フォトリソグラフィ技術を用いて除去する。これにより、ＳＯＩ素子形成領域１３のみシリコン基板１１が露出する。
【００２２】
次に、エピタキシャル成長技術を用いて、シリコン基板１１上の全体に、犠牲層としてのシリコンゲルマニウム層１５と、ＳＯＩ素子をつくるためのシリコン層１６とを順にエピタキシャル成長させる。これにより、シリコン基板１１が露出した領域上には、シリコン基板１１の結晶性を引き継いで新たに成長した単結晶エピタキシャル膜１７が形成される。単結晶エピタキシャル膜１７は、単結晶として成長した第１シリコンゲルマニウム層１５ａ及び第１シリコン層１６ａである。一方、素子分離層１２上には、多結晶エピタキシャル膜１８が形成される。多結晶エピタキシャル膜１８は、多結晶として成長した第２シリコンゲルマニウム層１５ｂ及び第２シリコン層１６ｂである。
【００２３】
図３に示す工程では、単結晶エピタキシャル膜１７に、支持体穴としての第１支持体穴２１と第２支持体穴２２と、溝としての境界溝１４とを形成する。まず、第１支持体穴２１、第２支持体穴２２、境界溝１４に相当する領域が開口するレジストパターン（図示せず）を、フォトリソグラフィ技術を用いて形成する。次に、このレジストパターンをマスクとして、支持体穴２１，２２、境界溝１４に相当する領域の単結晶エピタキシャル膜１７、多結晶エピタキシャル膜１８、シリコン基板１１の一部をエッチングによって除去する。
【００２４】
以上により、ＳＯＩ素子形成領域１３に第１支持体穴２１と第２支持体穴２２とが形成され、シリコン基板１１の表面１１ａが露出する。また、ＳＯＩ素子形成領域１３と素子分離層１２との境界に沿って境界溝１４が形成され、境界の領域に相当するシリコン基板１１の表面１１ａ及び素子分離層１２の表面１２ａが露出する。なお、第１支持体穴２１と第２支持体穴２２との間の領域が素子形成領域２５となる。
【００２５】
図４に示す工程では、支持体穴２１，２２、境界溝１４、シリコン層１６を覆うように、シリコン基板１１上の全体に支持体２６（図５参照）をつくるための支持体形成層２７を形成する。支持体形成層２７は、例えば、シリコン酸化膜（ＳｉＯ2）である。まず、前工程で使用したレジストパターンを除去する。次に、例えばＣＶＤ（Chemical Vapor Deposition）法などにより、シリコン酸化膜（ＳｉＯ2）などの支持体形成層２７を、第１支持体穴２１及び第２支持体穴２２、境界溝１４の中に埋め込むとともに、多結晶エピタキシャル膜１８を覆うようにシリコン基板１１上全体に形成する。
【００２６】
図５に示す工程では、支持体２６を形成する領域である支持体形成領域２８以外の支持体形成層２７の一部を除去して支持体２６を完成させるとともに、素子分離層１２上の多結晶エピタキシャル膜１８の端部１８ａに側壁膜２７ａを形成する。まず、支持体２６の平面外周形状のから側壁膜２７ａに至るまでの領域が開口するレジストパターン（図示せず）をマスクとして、支持体形成層２７の一部をエッチングにより除去する。これにより、素子分離層１２上の多結晶エピタキシャル膜１８の端部１８ａが側壁膜２７ａで覆われた状態のまま、支持体２６が完成する。次に、同じレジストパターンをマスクとして、ＳＯＩ素子形成領域１３における支持体２６の領域以外の単結晶エピタキシャル膜１７を、エッチングにより除去する。
【００２７】
以上のように、支持体形成層２７の一部から側壁膜２７ａを形成することにより素子分離層１２上の多結晶エピタキシャル膜１８の端部１８ａを覆ったままの状態に維持するとともに、支持体２６が完成する。また、支持体２６の第１側面２６ａ及び第２側面２６ｂ（共に図５ａ参照）が露出する。更に、支持体２６の第１側面２６ａ及び第２側面２６ｂの下側にある単結晶エピタキシャル膜１７の側面は、第１シリコン層１６ａと第１シリコンゲルマニウム層１５ａとが露出した露出面となっている。
【００２８】
図６に示す工程では、支持体２６の下側にある第１シリコンゲルマニウム層１５ａ（図５（ｂ）参照）を、例えばウエットエッチングによって選択的に除去する。まず、前工程で使用したレジストパターンを除去する。次に、支持体２６の下側にある単結晶エピタキシャル膜１７（図５（ｂ）参照）に、フッ硝酸などのエッチング液を接触させる。このとき、単結晶エピタキシャル膜１７が露出している部分（支持体２６の第１側面２６ａ及び第２側面２６ｂの下側の露出面）からエッチングされる。第１シリコン層１６ａは、第１シリコンゲルマニウム層１５ａよりエッチングの選択比が小さいことから、第１シリコン層１６ａを残して第１シリコンゲルマニウム層１５ａを選択的にエッチングして除去することが可能である。
【００２９】
以上により、支持体２６によって第１シリコン層１６ａが支持され、シリコン基板１１と第１シリコン層１６ａとの間（第１シリコン層１６ａの下側）に中空の空洞部２９が形成される。また、素子分離層１２上の多結晶エピタキシャル膜１８の端部１８ａが側壁膜２７ａで覆われていることから、フッ硝酸などのエッチング液を使用したとしても、多結晶エピタキシャル膜１８が一緒にエッチングされることを抑えることができる。
【００３０】
図７に示す工程では、空洞部２９（図６参照）に埋め込み絶縁層（ＢＯＸ層：Buried Oxide層）３１を形成する。埋め込み絶縁層３１は、例えばシリコン酸化膜であり、熱酸化法を用いることにより、シリコン基板１１及び第１シリコン層１６ａに含まれるシリコンと酸素とが反応して形成される。
【００３１】
図８に示す工程では、半導体基板４１を完成させる。まず、ＳＯＩ素子を電気的に絶縁するために、シリコン基板１１の上方全体にシリコン酸化膜からなる絶縁膜３２を形成する。絶縁膜３２は、例えばＣＶＤ法によって形成される。次に、多結晶エピタキシャル膜１８（図７参照）をストッパー層として、ＣＭＰ研磨（Chemical Mechanical Polishing：化学的機械研磨）によってシリコン基板１１上の全面を平坦化する（平坦化処理）。これにより、絶縁膜３２及び支持体２６の一部が取り除かれる。そのあと更に、第１シリコン層１６ａの上面１６ｃまで、不用な支持体２６の一部、絶縁膜３２の一部、及び多結晶エピタキシャル膜１８を除去する。これにより、第１シリコン層１６ａの上面１６ｃが露出するとともに、シリコン基板１１上に第１シリコン層１６ａが絶縁膜３２および埋め込み絶縁層３１で素子分離された構造（ＳＯＩ構造）が形成され、その結果、半導体基板４１が完成する。
【００３２】
以上のように、この半導体基板４１の製造方法によれば、ＳＯＩ素子形成領域１３と素子分離層１２との境界に沿って境界溝１４を形成するので、シリコン基板１１上に支持体形成層２７を形成した際に、素子分離層１２上の多結晶エピタキシャル膜１８の端部１８ａと支持体形成層２７とを密着させることができる。更に、支持体２６を形成する際に、多結晶エピタキシャル膜１８の端部１８ａが露出しないように、支持体形成層２７の一部を残してエッチングすることにより、端部１８ａを側壁膜２７ａで覆った状態に維持することができる。これにより、第１シリコンゲルマニウム層１５ａをエッチングする際にエッチング液が端部１８ａに接触することが抑えられ、端部１８ａがエッチングによって剥がれたり、これに起因して支持体２６の端部が塊となって剥がれたりすることが低減できる。その結果、膜の塊が半導体基板４１に付着することを抑えることができる。
【００３３】
図９は、半導体装置の製造方法及び半導体装置の構造を示す模式図である。（ａ）は模式平面図であり、（ｂ）は同図（ａ）におけるＡ−Ａ´断面に沿う模式断面図である。以下、半導体装置の製造方法及び半導体装置の構造を、図９を参照しながら説明する。なお、半導体装置の製造方法は、図１〜図８において説明した半導体基板の製造方法に引き続いて行われる。
【００３４】
図９に示す工程では、半導体装置５１を完成させる。まず、第１シリコン層１６ａの表面に熱酸化を施し、第１シリコン層１６ａの表面にゲート絶縁膜５２を形成する。そして、例えばＣＶＤ法により、ゲート絶縁膜５２上に多結晶シリコン層を形成する。そのあと、フォトリソグラフィ技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜５２上にゲート電極５３を形成する。
【００３５】
次に、ゲート電極５３をマスクとして、Ａｓ（ヒ素）、リン（Ｐ）、ボロン（Ｂ）などの不純物を第１シリコン層１６ａ内にイオン注入することにより、ゲート電極５３の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層５４ａ，５４ｂを第１シリコン層１６ａに形成する。そして、例えばＣＶＤ法により、ＬＤＤ層５４ａ，５４ｂが形成された第１シリコン層１６ａ上に絶縁層を形成し、ＲＩＥなどのドライエッチングを用いて絶縁層をエッチバックすることによりゲート電極５３の側壁にサイドウォール５５ａ，５５ｂをそれぞれ形成する。
【００３６】
そして、ゲート電極５３およびサイドウォール５５ａ，５５ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第１シリコン層１６ａ内にイオン注入する。これにより、第１シリコン層１６ａにおけるサイドウォール５５ａ，５５ｂの側方に、高濃度不純物導入層からなるソース／ドレイン電極層５６ａ，５６ｂが形成され、その結果、トランジスタが完成する。加えて、バルク素子形成領域にバルク素子を形成することにより、シリコン基板１１上に、ＳＯＩ素子とバルク素子とが混載する半導体装置５１が完成する。
【００３７】
以上のように、側壁膜２７ａによって多結晶エピタキシャル膜１８の端部１８ａを覆ったままの状態にすることにより、多結晶エピタキシャル膜１８や支持体２６が塊となって剥がれることが抑えられることから、これらの膜の塊が半導体装置５１に付着することを低減できる。その結果、トランジスタの特性を維持することができる半導体装置５１の製造方法及び半導体装置５１を提供することができる。
【００３８】
以上詳述したように、本実施形態の半導体基板の製造方法及び半導体装置の製造方法、半導体装置によれば、以下に示す効果が得られる。
【００３９】
（１）本実施形態によれば、ＳＯＩ素子形成領域１３と素子分離層１２との境界に沿って境界溝１４を形成するので、引き続く工程においてシリコン基板１１上全体に支持体形成層２７を形成することにより、素子分離層１２上の多結晶エピタキシャル膜１８の端部１８ａと支持体形成層２７とを密着させることができる。更に、支持体２６を形成する際に、素子分離層１２上に形成された多結晶エピタキシャル膜１８の端部１８ａが露出しないように、支持体形成層２７の一部を残してエッチングすることにより、端部１８ａを側壁膜２７ａで覆った状態にさせることができる。これにより、第１シリコンゲルマニウム層１５ａをエッチングする際に、端部１８ａとエッチング液とが接触することが抑えられ、多結晶エピタキシャル膜１８の端部１８ａがエッチングによって塊となって剥がれたり、これに起因して支持体２６の端部が塊となって剥がれたりすることを抑えることができる。よって、膜の塊が半導体基板４１に付着することを抑えることができ、その結果、トランジスタの特性を維持することができる。
【００４０】
（２）本実施形態によれば、支持体２６を形成する際に、素子分離層１２上の多結晶エピタキシャル膜１８の端部１８ａを側壁膜２７ａで覆った状態にすることから、ＣＭＰ研磨の際にストッパー層として用いる多結晶エピタキシャル膜１８の領域（面積）が少なくなることを抑えることができる。これにより、平坦化処理の際に、第１シリコン層１６ａを過剰に除去することを抑えることができる。
【００４１】
なお、本実施形態は上記に限定されず、以下のような形態で実施することもできる。
【００４２】
（変形例１）上記したように、半導体基材の材質としてシリコンを用いて説明したが、これに限定されず、例えば、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いるようにしてもよい。
【００４３】
（変形例２）上記したように、第１半導体層の材質としてシリコンゲルマニウム、第２半導体層の材質としてシリコンを例に説明したが、第１半導体層よりもエッチングの選択比の小さい第２半導体層を組み合わせれば良く、例えば、第１半導体層と第２半導体層の材質として、Ｇｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどの中から選択した組合せを用いるようにしてもよい。
【図面の簡単な説明】
【００４４】
【図１】一実施形態における、半導体基板の製造方法を工程順に示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図２】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図３】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図４】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図５】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図６】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図７】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図８】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図９】半導体装置の製造方法及び半導体装置の構造を示す模式図であり、（ａ）は模式平面図、（ｂ）は模式断面図。
【図１０】（ａ）は従来の半導体基板の製造方法を示す模式断面図、（ｂ）は従来の半導体基板の製造方法を示す模式断面図。
【符号の説明】
【００４５】
１１…半導体基材としてのシリコン基板、１１ａ…表面、１２…素子分離層、１２ａ…表面、１３…素子領域としてのＳＯＩ素子形成領域、１４…溝としての境界溝、１５…シリコンゲルマニウム層、１５ａ…第１半導体層としての第１シリコンゲルマニウム層、１５ｂ…第２シリコンゲルマニウム層、１６…シリコン層、１６ａ…第２半導体層としての第１シリコン層、１６ｂ…第２シリコン層、１６ｃ…上面、１７…単結晶エピタキシャル膜、１８…多結晶エピタキシャル膜、１８ａ…端面、２１…第１支持体穴、２２…第２支持体穴、２５…素子形成領域、２６…支持体、２６ａ…第１側面、２６ｂ…第２側面、２７…支持体形成層、２７ａ…側壁膜、２８…支持体形成領域、２９…空洞部、３１…埋め込み絶縁層、３２…絶縁膜、４１…半導体基板、５１…半導体装置、５２…ゲート絶縁膜、５３…ゲート電極、５４ａ，５４ｂ…ＬＤＤ層、５５ａ，５５ｂ…サイドウォール、５６ａ…ソース電極層、５６ｂ…ドレイン電極層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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