(57)【要約】【課題】  一時的な商用電源の落ち込み（瞬断）による電源出力が中間電位から復帰した場合に起こるＣＰＵまたはＬＳＩのハングアップ障害を自動的に回避すること。【解決手段】  ＡＣ／ＤＣ電源回路２から供給された直流電源電圧を監視し、当該直流電源電圧が検出電圧設定値以下になった場合に切断信号を送出する電圧監視回路５と、前記直流電源電圧を入力して動作する電子回路８がハングアップしない時間まで前記切断信号出力が維持されるように前記切断信号の出力時間を調整する時定数回路４と、前記切断信号を受け、瞬時に前記直流電源電圧を遮断してＧＮＤ電位にし、時定数回路４で調整された前記切断信号の出力時間経過後、前記直流電源電圧の遮断を解除する切断回路６を有して構成される。【選択図】    図１
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【特許請求の範囲】
【請求項１】
ＡＣ／ＤＣ電源回路から供給された直流電源電圧を監視し、当該直流電源電圧が検出電圧設定値以下になった場合に切断信号を送出する電圧監視回路と、
前記直流電源電圧を入力して動作する電子回路がハングアップしない時間まで前記切断信号出力が維持されるように前記切断信号の出力時間を調整する時定数回路と、
前記切断信号を受け、瞬時に前記直流電源電圧を遮断してＧＮＤ電位にし、前記時定数回路で調整された前記切断信号の出力時間経過後、前記直流電源電圧の遮断を解除する切断回路
を有することを特徴とするハングアップ防止回路。
【請求項２】
前記ハングアップしない時間とは、前記電子回路の不要電荷を確実にディスチャージする時間であることを特徴とする請求項１記載のハングアップ防止回路。
【請求項３】
前記切断回路はＦＥＴ（Field Effect Transistor）で構成され、前記電圧監視回路は前記直流電源電圧が前記検出電圧設定値以下になった場合、前記ＦＥＴのソース−ドレイン間を導通から非導通にし、前記電子回路への出力を遮断すべく前記ＦＥＴのゲートへローレベル信号を出力し、前記切断信号の出力時間経過後、前記ＦＥＴのソース−ドレイン間を非導通から導通にし、前記電子回路への出力を遮断すべく前記ＦＥＴのゲートへハイレベル信号を出力することを特徴とする請求項２記載のハングアップ防止回路。
【請求項４】
前記電圧監視回路は、
少なくとも２つ以上の抵抗、基準電圧ダイオード、オペアンプ、及び前記
切断信号を安定的に出力するバッファを含んで構成され、前記２つ以上の
抵抗の組み合わせにより前記検出電圧設定値が設定されることを特徴とする
請求項３記載のハングアップ防止回路。
【請求項５】
前記時定数回路は前記バッファの入力に接続されるコンデンサを含む遅延回路であり、前記切断信号出力時間の遅延を当該コンデンサの容量値を変化させて調整することを特徴とする請求項４記載のハングアップ防止回路。
【請求項６】
ＡＣ／ＤＣ電源回路から供給された直流電源電圧を監視し、当該直流電源電圧が検出電圧設定値以下になった場合に切断信号を送出するステップと、
前記直流電源電圧を入力して動作する電子回路がハングアップしない時間まで前記切断信号出力が維持されるように前記切断信号の出力時間を調整するステップと、
前記切断信号を受け、瞬時に前記直流電源電圧を遮断してＧＮＤ電位にし、前記切断信号の出力時間経過後、前記直流電源電圧の遮断を解除するステップ
を有することを特徴とするハングアップ防止方法。
【請求項７】
前記ハングアップしない時間とは、前記電子回路の不要電荷を確実にディスチャージする時間であることを特徴とする請求項６記載のハングアップ防止方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子機器におけるハングアップアップ防止回路及び方法に関し、特に電源電圧が低下した際に生じるハングアップアップを自動的に回避することができるハングアップアップ防止回路及び方法に関する。
【背景技術】
【０００２】
半導体集積回路では、電源が投入された際に、あるいは電源電圧が低下または遮断された際に、電源電圧値を検出して回路を初期化するためのリセット信号を発生するパワーオンリセット回路が必要であった。従来、この種のパワーオンリセット回路は、電源が投入されて、ある電圧レベルに達するとリセット信号を発生させ、集積回路が動作中に電源電圧が低下あるいは遮断された場合でも、電源電圧の電圧値に応じてリセット信号を発生させリセット動作を行うようにしていた。
【０００３】
【特許文献１】特開平８−２２３０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、瞬断により中途半端な電位（例えば１．７５Ｖ）から復帰した場合、ＣＰＵ内部が不安定になりやすく、ＣＰＵにリセット回路からのリセット信号を入力しても稀に固まって（フリーズして）しまうことがある。
【０００５】
なお、上記した一般的なリセット回路は、不安定動作の防止のため、２次側ＤＣ電源（例えば３．３Ｖ）が動作電圧（例えば閾値３．１３５Ｖ）を割り込んだ場合、ＣＰＵに対して、リセット信号を送出する仕組みとなっている。すなわち、一般的なリセット回路は、電源電圧を監視し、動作電圧が割り込んだ場合に規定時間のリセット信号を送出している。
【０００６】
上記したフリーズの原因はＣＰＵ内部の回路のなかで不要電荷がチャージしていることによる。この現象は、通常のリセット回路では回避できず、商用電源の再投入で正常復帰する。すなわち、従来のリセット回路では、瞬断によって電源出力を復帰させた場合、ハングアップ（動作しない状態）する可能性を有し、ハングアップした場合には主電源を人力によって落として、再度立上げをしなければならず、自動運転における課題となっていた。
【０００７】
本発明は、以上のような課題を解決するためになされたもので、特に、一時的な商用電源の落ち込み（瞬断）による電源出力が中間電位から復帰した場合に起こるＣＰＵまたはＬＳＩのハングアップ障害を自動的に回避することができるハングアップアップ防止回路及び方法を提供することを目的とする。
【０００８】
なお、以下の特許文献には関連する先行技術が開示されているので参照されたい。
【０００９】
【特許文献１】特開平８−２２３０２
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本件発明は、以下の特徴を有する課題を解決するための手段を採用している。
【００１１】
本発明の第１の態様によるハングアップ防止回路は、ＡＣ／ＤＣ電源回路（２）から供給された直流電源電圧を監視し、当該直流電源電圧が検出電圧設定値以下になった場合に切断信号を送出する電圧監視回路（５）と、
前記直流電源電圧を入力して動作する電子回路（８）がハングアップしない時間まで前記切断信号出力が維持されるように前記切断信号の出力時間を調整する時定数回路（４）と、
前記切断信号を受け、瞬時に前記直流電源電圧を遮断してＧＮＤ電位にし、時定数回路（４）で調整された前記切断信号の出力時間経過後、前記直流電源電圧の遮断を解除する切断回路（６）
を有することを特徴とする。
【００１２】
また、前記ハングアップしない時間とは、電子回路（８）の不要電荷を確実にディスチャージする時間である。
【００１３】
さらに、切断回路（６）はＦＥＴ（Field Effect Transistor）で構成される。電圧監視回路（５）は前記直流電源電圧が前記検出電圧設定値以下になった場合、前記ＦＥＴのソース−ドレイン間を導通から非導通にし、電子回路（８）への出力を遮断すべく前記ＦＥＴのゲートへローレベル信号を出力し、前記切断信号の出力時間経過後、前記ＦＥＴのソース−ドレイン間を非導通から導通にし、電子回路（８）への出力を遮断すべく前記ＦＥＴのゲートへハイレベル信号を出力する。
【００１４】
また、電圧監視回路（５）は、少なくとも２つ以上の抵抗、基準電圧ダイオ
ード、オペアンプ、及び前記切断信号を安定的に出力するバッファを含んで
構成される。前記検出電圧設定値は、前記２つ以上の抵抗の組み合わせにより
設定される。
【００１５】
また、時定数回路（４）は前記バッファの入力に接続されるコンデンサ
を含む遅延回路であり、前記切断信号出力時間の遅延を当該コンデンサの容量
値を変化させて調整する。
【００１６】
本発明の第２の態様によるハングアップ防止方法は、
ＡＣ／ＤＣ電源回路（２）から供給された直流電源電圧を監視し、当該直流電源電圧が検出電圧設定値以下になった場合に切断信号を送出するステップと、
前記直流電源電圧を入力して動作する電子回路（８）がハングアップしない時間まで前記切断信号出力が維持されるように前記切断信号の出力時間を調整するステップと、
前記切断信号を受け、瞬時に前記直流電源電圧を遮断してＧＮＤ電位にし、前記切断信号の出力時間経過後、前記直流電源電圧の遮断を解除するステップを有することを特徴とする。
【００１７】
ここで、前記ハングアップしない時間とは、前記電子回路の不要電荷を確実にディスチャージする時間である。
【発明の効果】
【００１８】
電源瞬断によるＣＰＵやＬＳＩのハングアップを自動的に回避することができる。メンテナンスマンがいない遠隔データ通信装置などで、電源の再投入をしなくてもよくなる。
【発明を実施するための最良の形態】
【００１９】
次に、本発明の一実施の形態について図面を参照して詳細に説明する。
【００２０】
ハングアップ防止回路１は、サージ保護回路３、時定数回路４、電圧監視回路５、切断回路６、誤接続防止回路７で構成される。
【００２１】
電圧監視回路５は、ＡＣ／ＤＣ電源回路２から供給された直流電源電圧を監視し、当該直流電源電圧が検出電圧設定値以下になった場合（図２の符号１の領域）に切断信号を送出する。すなわち、電圧監視回路５は、電源電圧を監視する機能と、所定の検出電圧以下になった場合通知信号を出力する機能を有する。
【００２２】
この機能は、例えば２つ以上の抵抗、基準電圧ダイオード及びオペアンプで
実現される。この２つ以上の抵抗の組合せにより監視する電圧を自在にカスタ
マイズすることが可能である。
【００２３】
電圧監視回路５の内部には、回路切断信号を安定的に出力するバッファ（図
示せず）を有し、そのバッファの入力には後述する外部コンデンサ（図示せず）
が接続される。
【００２４】
この外部コンデンサは、後述する時定数回路における遅延機能を実施するために必要な素子であり、当該有しており当該外部コンデンサの容量を変化させることにより、電圧監視回路５から出力される切断信号の出力時間を調整する。
【００２５】
時定数回路４は、前記直流電源電圧を入力して動作する電子回路８がハングアップしない時間（図２の符号２の領域）まで前記切断信号出力が維持されるように前記切断信号の出力時間を調整する回路である。具体的には電圧監視回路５内部のバッファ（図示せず）の入力にコンデンサ（図示せず）を接続することにより出力時間の遅延を調整する。この外部コンダンサの容量により、プログラマブルに出力時間を調整できる。
【００２６】
なお、前記切断信号は、上述した検出電圧設定値（動作電圧範囲）を割り込んだら、直ちに出力し、回路を切断する。
【００２７】
切断回路６は、電圧監視回路５から出力される切断信号を受け、瞬時に前記直流電源電圧を遮断してＧＮＤ電位にし、時定数回路４で調整された前記切断信号の出力時間経過後、前記直流電源電圧の遮断を解除する。
【００２８】
切断回路６はＦＥＴ（Field Effect Transistor）で構成される。電圧監視回路５は前記直流電源電圧が前記検出電圧設定値以下になった場合、前記ＦＥＴのソース−ドレイン間を導通から非導通にし、電子回路８への出力を遮断すべく前記ＦＥＴのゲートへローレベル信号を出力し、前記切断信号の出力時間経過後、前記ＦＥＴのソース−ドレイン間を非導通から導通にし、前記電子回路８への出力を遮断すべく前記ＦＥＴのゲートへハイレベル信号を出力する。
【００２９】
なお、切断時間は、時定数回路４により依存される。
すなわち、ＡＣ／ＤＣ電源装置２の出力電圧が中間電位から復帰しないよう
に時定数回路４により、ＦＥＴのゲート電圧０Ｖの電位レベルを規定時間（ハ
ングアップしない時間）まで保ち続ける。これにより、ＤＣ出力電圧は中間
電位から復帰することなく、０Ｖ電位から復帰する。
【００３０】
この動作により、ＣＰＵ（またはＬＳＩ）の不要電荷を確実にディスチャー
ジし、ハングアップを回避することができる。
【００３１】
また、上記した各実施の形態は、本発明を好適に実施した形態の一例に過ぎず、本発明は、その主旨を逸脱しない限り、種々変形して実施することが可能なものである。
【産業上の利用可能性】
【００３２】
本発明の構成は、電子機器のカテゴリーのみならず、電源装置の分野にも適用されうる。
【図面の簡単な説明】
【００３３】
【図１】本発明のハングアップ防止回路の構造を示したブロック図である。
【図２】本発明のハングアップ防止回路の動作を説明するための図である。
【符号の説明】
【００３４】
１    ハングアップ防止回路
２    ＡＣ／ＤＣ電源装置
３    サージ保護回路
４    時定数回路
５    電圧監視回路
６    切断回路
７    誤接続防止回路
８    電子回路
【図１】
2007306218.tif 000003
【図２】
2007306218.tif 000004