(57)【要約】【課題】ＦＰＧＡのコンフィギュレーション動作を選択的に行う。【解決手段】接続確認信号の入力の有無に応じてＦＰＧＡ１１のコンフィギュレーション動作を制御するものである。セレクタＳは、接続確認信号「０」がセレクタ制御信号として入力された場合は外部メモリが接続されているため、ＦＰＧＡ１１のコンフィギュレーションを実行するように制御信号enableをＲＯＭ１２に出力し、接続確認信号が入力されず、プルアップ回路１４により「１」のセレクタ制御信号が入力された場合は外部メモリが接続されていないと判別して、ＦＰＧＡ１１のコンフィギュレーションの実行を回避するように制御信号disableをＲＯＭ１２に出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
フィールド・プログラマブル・ゲートアレイが搭載された回路装置において、
特定外部入力信号の有無に応じて前記フィールド・プログラマブル・ゲートアレイに対するコンフィギュレーション動作を制御する制御手段を備えたことを特徴とする回路装置。
【請求項２】
前記フィールド・プログラマブル・ゲートアレイは複数であることを特徴とする請求項１に記載の回路装置。
【請求項３】
前記フィールド・プログラマブル・ゲートアレイは複数従属的に接続されていることを特徴とする請求項１に記載の回路装置。
【請求項４】
前記制御手段は、前記複数のフィールド・プログラマブル・ゲートアレイに対するコンフィギュレーション動作を選択的に制御することを特徴とする請求項２又は３に記載の回路装置。
【請求項５】
前記制御手段は、フィールド・プログラマブル・ゲートアレイにより実現される機能が不要なフィールド・プログラマブル・ゲートアレイにおけるコンフィギュレーション動作を選択的に制御することを特徴とする請求項４に記載の回路装置。
【請求項６】
前記制御手段は、前記フィールド・プログラマブル・ゲートアレイに接続されたコンフィギュレーション用記憶手段に対し、コンフィギュレーション動作に係る制御信号を出力することを特徴とする請求項１〜４の何れか一項に記載の回路装置。
【請求項７】
他の回路装置のコネクタと電気的に接続するためのコネクタを更に備え、前記コネクタ同士の接続時に前記特定外部入力信号が入力される特定接続端子を有し、
前記制御手段は、前記特定接続端子への前記特定外部入力信号の入力の有無に応じて、前記フィールド・プログラマブル・ゲートアレイに対するコンフィギュレーション動作を制御することを特徴とする請求項１〜４の何れか一項に記載の回路装置。
【請求項８】
前記特定外部入力信号は、前記コネクタ同士の接続を確認するための接続確認信号であることを特徴とする請求項７に記載の回路装置。
【請求項９】
前記制御手段は、前記特定接続端子に前記接続確認信号が入力されると、前記コネクタの接続機能に係るフィールド・プログラマブル・ゲートアレイに対するコンフィギュレーション動作を制御することを特徴とする請求項８に記載の回路装置。
【請求項１０】
複数のフィールド・プログラマブル・ゲートアレイが搭載された回路装置において、
前記複数のフィールド・プログラマブル・ゲートアレイに対するコンフィギュレーション動作を選択的に制御する制御手段を備えたことを特徴とする回路装置。
【請求項１１】
特定外部入力信号の有無に応じてフィールド・プログラマブル・ゲートアレイに対するコンフィギュレーション動作を制御することを特徴とするコンフィギュレーション制御方法。
【請求項１２】
前記フィールド・プログラマブル・ゲートアレイは複数であることを特徴とする請求項１１に記載のコンフィギュレーション制御方法。
【請求項１３】
前記フィールド・プログラマブル・ゲートアレイは複数従属的に接続されていることを特徴とする請求項１１に記載のコンフィギュレーション制御方法。
【請求項１４】
前記複数のフィールド・プログラマブル・ゲートアレイに対するコンフィギュレーション動作を選択的に制御することを特徴とする請求項１２又は１３に記載のコンフィギュレーション制御方法。
【請求項１５】
フィールド・プログラマブル・ゲートアレイにより実現される機能が不要なフィールド・プログラマブル・ゲートアレイにおけるコンフィギュレーション動作を選択的に制御することを特徴とする請求項１４に記載のコンフィギュレーション制御方法。
【請求項１６】
前記フィールド・プログラマブル・ゲートアレイに接続されたコンフィギュレーション用記憶手段に対し、コンフィギュレーション動作に係る制御信号を出力することを特徴とする請求項１１〜１４の何れか一項に記載のコンフィギュレーション制御方法。
【請求項１７】
前記フィールド・プログラマブル・ゲートアレイは、他の回路装置のコネクタと電気的に接続するためのコネクタを備え、前記コネクタ同士の接続時に前記特定外部入力信号が入力される特定接続端子を有する回路装置に搭載されており、
前記特定接続端子への前記特定外部入力信号の入力の有無に応じて、前記フィールド・プログラマブル・ゲートアレイに対するコンフィギュレーション動作を制御することを特徴とする請求項１１〜１４の何れか一項に記載のコンフィギュレーション制御方法。
【請求項１８】
前記特定外部入力信号は、前記コネクタ同士の接続を確認するための接続確認信号であることを特徴とする請求項１７に記載のコンフィギュレーション制御方法。
【請求項１９】
前記特定接続端子に前記接続確認信号が入力されると、前記コネクタの接続機能に係るフィールド・プログラマブル・ゲートアレイに対するコンフィギュレーション動作を制御することを特徴とする請求項１８に記載のコンフィギュレーション制御方法。
【請求項２０】
複数のフィールド・プログラマブル・ゲートアレイに対するコンフィギュレーション動作を選択的に制御することを特徴とするコンフィギュレーション制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィールド・プログラマブル・ゲートアレイ（以下、ＦＰＧＡという）を搭載した回路装置及び当該ＦＰＧＡのコンフィギュレーション動作を制御する制御方法に関する。
【背景技術】
【０００２】
ＦＰＧＡは、パーソナルコンピュータやプリンタ等の様々な機器において幅広く利用されている。ＦＰＧＡの論理回路の書込方式は、一般にＳＲＡＭ（Static Random Access Memory）方式であるため、ＦＰＧＡを搭載する回路装置では、電源投入する毎に必ず論理回路の構成を書き換え更新する（以下、コンフィギュレーションという）必要があった。このコンフィギュレーションによって初めて、論理回路による所望の機能を実現することができる。
【０００３】
コンフィギュレーション動作は、通常、論理回路の構成データ（以下、コンフィギュレーションデータという）を記憶させたコンフィギュレーション用のＲＯＭ（Read Only Memory）を準備し、その記憶されたコンフィギュレーションデータに基づいて行われる。一般的に、コンフィギュレーション用ＲＯＭはＪＴＡＧ（Joint Test Action Group）インターフェイスを有し、基板に複数のＦＰＧＡが搭載されている場合には、各ＦＰＧＡのコンフィギュレーション用ＲＯＭはデイジーチェーンによる従属接続がなされている。そのため、電源投入することでデイジーチェーンの先頭のＦＰＧＡから順に後続のＦＰＧＡについて連鎖状にコンフィギュレーションが実行され、各ＦＰＧＡについて所望の論理回路を実現することができる。しかし、ＦＰＧＡが大規模なものであればコンフィギュレーションに要する時間もその規模に比例して長くなってしまい、電源投入時の初期起動時間が延びてしまう。
【０００４】
従来から、このような問題に対して、一つのＦＰＧＡをいくつかの機能毎に分割してコンフィギュレーションを行う方法が開示されている（例えば、特許文献１参照）。この方法は、大規模なＦＰＧＡにおいて必要な機能を選択し、その選択した機能に係るＦＰＧＡから優先的にコンフィギュレーションを行って、ＦＰＧＡ全領域についてのコンフィギュレーションの終了を待たずに、当該ＦＰＧＡを動作可能な状態をするものである。もっとも、最終的にはＦＰＧＡ全領域のコンフィギュレーションを実施するため、基板に複数のＦＰＧＡが搭載されている場合、ある機能を実現するために必要としないＦＰＧＡであっても全てコンフィギュレーションを実行することとなる。
【特許文献１】特開２００１−１８６０１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＦＰＧＡが搭載されている機器や装置の機能、外部装置の接続状況等によっては搭載されているＦＰＧＡ全てをコンフィギュレーションする必要がない場合がある。例えば、ある基板がコネクタを介して別の外部の基板と接続する際に、その接続に係るインターフェイス等を制御するためのＦＰＧＡが搭載されている場合、その外部の基板が接続していない状態ではその接続に係るＦＰＧＡについては機能が不要であるため、コンフィギュレーションも必要ない。
【０００６】
そのため、従来のように全てのＦＰＧＡについて一律にコンフィギュレーションが実行されＦＰＧＡが再構成されると、そのＦＰＧＡによる機能が必要とされていないにも拘わらず、クロック入力等により本来機能しなくてもよいＦＰＧＡが動作することとなり、無駄に電力消費してしまうこととなっていた。また、動作しない状態での入力されるクロック信号はノイズ発生源となる可能性があった。
【０００７】
本発明の課題は、ＦＰＧＡのコンフィギュレーション動作を選択的に行うことである。
【課題を解決するための手段】
【０００８】
請求項１に記載の発明は、回路装置において、
フィールド・プログラマブル・ゲートアレイが搭載された回路装置において、
特定外部入力信号の有無に応じて前記フィールド・プログラマブル・ゲートアレイに対するコンフィギュレーション動作を制御する制御手段を備えたことを特徴とする。
【０００９】
請求項２に記載の発明は、請求項１に記載の回路装置において、
前記フィールド・プログラマブル・ゲートアレイは複数であることを特徴とする。
【００１０】
請求項３に記載の発明は、請求項１に記載の回路装置において、
前記フィールド・プログラマブル・ゲートアレイは複数従属的に接続されていることを特徴とする。
【００１１】
請求項４に記載の発明は、請求項２又は３に記載の回路装置において、
前記制御手段は、前記複数のフィールド・プログラマブル・ゲートアレイに対するコンフィギュレーション動作を選択的に制御することを特徴とする。
【００１２】
請求項５に記載の発明は、請求項４に記載の回路装置において、
前記制御手段は、フィールド・プログラマブル・ゲートアレイにより実現される機能が不要なフィールド・プログラマブル・ゲートアレイにおけるコンフィギュレーション動作を選択的に制御することを特徴とする。
【００１３】
請求項６に記載の発明は、請求項１〜４の何れか一項に記載の回路装置において、
前記制御手段は、前記フィールド・プログラマブル・ゲートアレイに接続されたコンフィギュレーション用記憶手段に対し、コンフィギュレーション動作に係る制御信号を出力することを特徴とする。
【００１４】
請求項７に記載の発明は、請求項１〜４の何れか一項に記載の回路装置において、
他の回路装置のコネクタと電気的に接続するためのコネクタを更に備え、前記コネクタ同士の接続時に前記特定外部入力信号が入力される特定接続端子を有し、
前記制御手段は、前記特定接続端子への前記特定外部入力信号の入力の有無に応じて、前記フィールド・プログラマブル・ゲートアレイに対するコンフィギュレーション動作を制御することを特徴とする。
【００１５】
請求項８に記載の発明は、請求項７に記載の回路装置において、
前記特定外部入力信号は、前記コネクタ同士の接続を確認するための接続確認信号であることを特徴とする。
【００１６】
請求項９に記載の発明は、請求項８に記載の回路装置において、
前記制御手段は、前記特定接続端子に前記接続確認信号が入力されると、前記コネクタの接続機能に係るフィールド・プログラマブル・ゲートアレイに対するコンフィギュレーション動作を制御することを特徴とする。
【００１７】
請求項１０に記載の発明は、回路装置において、
複数のフィールド・プログラマブル・ゲートアレイが搭載された回路装置において、
前記複数のフィールド・プログラマブル・ゲートアレイに対するコンフィギュレーション動作を選択的に制御する制御手段を備えたことを特徴とする。
【００１８】
請求項１１に記載の発明は、コンフィギュレーション制御方法において、
特定外部入力信号の有無に応じてフィールド・プログラマブル・ゲートアレイに対するコンフィギュレーション動作を制御することを特徴とする。
【００１９】
請求項１２に記載の発明は、請求項１１に記載のコンフィギュレーション制御方法において、
前記フィールド・プログラマブル・ゲートアレイは複数であることを特徴とする。
【００２０】
請求項１３に記載の発明は、請求項１１に記載のコンフィギュレーション制御方法において、
前記フィールド・プログラマブル・ゲートアレイは複数従属的に接続されていることを特徴とする。
【００２１】
請求項１４に記載の発明は、請求項１２又は１３に記載のコンフィギュレーション制御方法において、
前記複数のフィールド・プログラマブル・ゲートアレイに対するコンフィギュレーション動作を選択的に制御することを特徴とする。
【００２２】
請求項１５に記載の発明は、請求項１４に記載のコンフィギュレーション制御方法において、
フィールド・プログラマブル・ゲートアレイにより実現される機能が不要なフィールド・プログラマブル・ゲートアレイにおけるコンフィギュレーション動作を選択的に制御することを特徴とする。
【００２３】
請求項１６に記載の発明は、請求項１１〜１４の何れか一項に記載のコンフィギュレーション制御方法において、
前記フィールド・プログラマブル・ゲートアレイに接続されたコンフィギュレーション用記憶手段に対し、コンフィギュレーション動作に係る制御信号を出力することを特徴とする。
【００２４】
請求項１７に記載の発明は、請求項１１〜１４の何れか一項に記載のコンフィギュレーション制御方法において、
前記フィールド・プログラマブル・ゲートアレイは、他の回路装置のコネクタと電気的に接続するためのコネクタを備え、前記コネクタ同士の接続時に前記特定外部入力信号が入力される特定接続端子を有する回路装置に搭載されており、
前記特定接続端子への前記特定外部入力信号の入力の有無に応じて、前記フィールド・プログラマブル・ゲートアレイに対するコンフィギュレーション動作を制御することを特徴とする。
【００２５】
請求項１８に記載の発明は、請求項１７に記載のコンフィギュレーション制御方法において、
前記特定外部入力信号は、前記コネクタ同士の接続を確認するための接続確認信号であることを特徴とする。
【００２６】
請求項１９に記載の発明は、請求項１８に記載のコンフィギュレーション制御方法において、
前記特定接続端子に前記接続確認信号が入力されると、前記コネクタの接続機能に係るフィールド・プログラマブル・ゲートアレイに対するコンフィギュレーション動作を制御することを特徴とする。
【００２７】
請求項２０に記載の発明は、コンフィギュレーション制御方法において、
複数のフィールド・プログラマブル・ゲートアレイに対するコンフィギュレーション動作を選択的に制御することを特徴とする。
【発明の効果】
【００２８】
請求項１、６、１１、１６に記載の発明によれば、特定外部入力信号によりＦＰＧＡのコンフィギュレーション動作を実行するか否かを任意に制御することができる。
【００２９】
請求項２、３、４、１０、１２、１３、１４、２０に記載の発明によれば、複数のＦＰＧＡのうち、任意のＦＰＧＡについてそのコンフィギュレーション動作を制御することができる。また、従属的に接続されている場合、各ＦＰＧＡのコンフィギュレーション動作は連鎖的に行われるが、選択的にあるＦＰＧＡをこの連鎖から除外することができる。
【００３０】
請求項５、１５に記載の発明によれば、機能が不要なＦＰＧＡについて選択的にコンフィギュレーション動作を行わないように制御することができる。これによりＦＰＧＡによる電力消費を削減することができるとともに、不要にも拘わらずＦＰＧＡが動作することによりノイズが発生することを防止することができる。
【００３１】
請求項７、８、９、１７、１８、１９に記載の発明によれば、外部装置の非接続時には機能が不要なＦＰＧＡについて選択的にコンフィギュレーション動作を行わないように制御することができる。これにより接続に係る機能が不要なＦＰＧＡによる電力消費を削減することができるとともに、不要にも拘わらずＦＰＧＡが動作することによりノイズが発生することを防止することができる。
【発明を実施するための最良の形態】
【００３２】
〈第１実施形態〉
第１実施形態では、本発明に係る回路装置としてＦＰＧＡが搭載された制御基板を有する画像形成装置の例を示し、この制御基板上に外部装置との接続機能に係るＦＰＧＡが単独で搭載されている場合のコンフィギュレーションの制御方法について説明する。
【００３３】
まず、構成を説明する。
図１に、ＦＰＧＡが搭載された画像形成装置の制御基板１の一部を示す。
図１に示すように、制御基板１上には、外部装置と接続するためのコネクタ１３、ＰＣＩ（Peripheral Component Interconnect）ブリッジ用の論理回路であるＦＰＧＡ１１、当該ＦＰＧＡ１１のコンフィギュレーションデータを記憶する記憶手段であるコンフィギュレーション用ＲＯＭ１２、ＦＰＧＡ１１のコンフィギュレーション動作を制御する制御手段であるセレクタＳが設けられている。
【００３４】
上記画像形成装置に外部装置としてハードディスク等の外部メモリを接続する場合、画像形成装置の制御基板１と外部メモリ側のメモリ搭載基板５とを互いのコネクタ１３、５２同士を接続することにより信号接続を行う。このとき、ＰＣＩバスにより信号接続を行うが、ＰＣＩバスに接続可能なスロット数には限界があるため、ＰＣＩブリッジによりスロット拡張を行う。画像形成装置の制御基板１上に設けられたＦＰＧＡ１１は、このときのブリッジ機能を実現するために設けられている論理回路である。
【００３５】
ＦＰＧＡ１１は、コンフィギュレーションにより回路構成されて初めて論理回路としての機能を発揮する。回路構成のためのコンフィギュレーションデータは、ＲＯＭ１２に格納されており、このＲＯＭ１２から提供されるコンフィギュレーションに基づいてコンフィギュレーション動作を実行する。
【００３６】
ＦＰＧＡ１１は、画像形成装置の電源が投入されている間、start信号をセレクタＳに出力する。start信号は、コンフィギュレーションの開始及び終了のタイミングを制御するための信号である。ＦＰＧＡ１１は、画像形成装置の電源が投入されると、start信号「０」を出力し、コンフィギュレーションが終了すると、start信号を「０」から「１」に切り替えて出力する。
【００３７】
一方、外部メモリのメモリ搭載基板５上には、メモリ５１、コネクタ５２が設けられている。コネクタ５２は、画像形成装置との接続時にはａ１〜ａ５のピンを画像形成装置側との信号入出力用に割り当て、任意の１ピンａ６を接続確認信号の出力用に割り当てる。接続確認信号は、メモリ搭載基板５と制御基板１がそれぞれのコネクタ５２、１３を介して接続された際に、当該コネクタ５２、１３同士が接続中である旨を示す信号である。なお、本実施形態では接続確認信号の出力用ピンａ６はＧＮＤ固定とする。出力用ピンａ６がＧＮＤ固定されているため、制御基板１側へ出力される接続確認信号は「０」の値となる。
【００３８】
これに対し、画像形成装置側の制御基板１に設けられたコネクタ１３では、外部メモリ側で割り当てられたａ１〜ａ５に対応するピンｂ１〜ｂ５を割り当て、さらに出力用ピンａ６に対応して、ピンｂ６を接続確認信号が入力される特定接続端子として割り当てる。この入力ピンｂ６は、セレクタＳに信号接続されており、セレクタＳとの間にはプルアップ回路１４が設けられている。なお、プルアップ回路１４は、外部メモリ側の出力ピンａ６の論理固定がＧＮＤ固定であるのに応じて設けられたものであり、出力ピンａ６がＶｃｃ固定であれば、プルアップ回路１４ではなくプルダウン回路を設ければよい。接続確認信号の入力が無い場合、つまり外部メモリが非接続の場合には、このプルアップ回路１４により内部制御信号として「１」の信号がセレクタＳに入力されることとなる。
【００３９】
セレクタＳは、接続確認信号の入力の有無に応じてＦＰＧＡ１１のコンフィギュレーション動作を制御するものである。
セレクタＳは、３入力１出力の負論理回路であり、入力用の端子として、接続確認信号又はプルアップ回路１４による内部制御信号（以下、これらをセレクタ制御信号という）を入力するための端子の他、０端子と１端子を有している。０端子にはＦＰＧＡ１１からのstart信号が入力されるよう信号接続されており、１端子はＶｃｃ固定されている。
【００４０】
セレクタＳは、入力されるセレクタ制御信号が「０」の場合は０端子から入力される信号を選択してＲＯＭ１２に出力し、セレクタ制御信号が「１」の場合は１端子から入力される信号を選択してＲＯＭ１２に出力する。セレクタＳはローレベルのときアクティブとなる負論理回路であるので、選択した信号が「０」の場合はコンフィギュレーション動作の実行を指示する制御信号enableとして出力し、選択した信号が「１」の場合はコンフィギュレーション動作を行わない旨を指示する制御信号disableとして出力する。
【００４１】
ＲＯＭ１２は、ＥＮＢ端子を有し、このＥＮＢ端子から制御信号enableが入力されると、コンフィギュレーションデータをＦＰＧＡ１１に出力し、制御信号disableが入力されると、コンフィギュレーションデータの出力を停止する。
【００４２】
すなわち、セレクタＳは、接続確認信号「０」がセレクタ制御信号として入力された場合は外部メモリが接続されているため、ＦＰＧＡ１１のコンフィギュレーションを実行するように制御信号enableをＲＯＭ１２に出力し、接続確認信号が入力されず、プルアップ回路１４により「１」のセレクタ制御信号が入力された場合は外部メモリが接続されていないと判別して、ＦＰＧＡ１１のコンフィギュレーションの実行を回避するように制御信号disableをＲＯＭ１２に出力する。
【００４３】
次に、上記構成の画像形成装置に外部メモリが接続されている場合におけるコンフィギュレーションの制御方法について、図１を参照して説明する。
まず、画像形成装置の電源を投入すると、ＦＰＧＡ１１よりstart信号「０」がセレクタＳに出力される。またこのとき、画像形成装置に接続された外部メモリのコネクタ（出力ピンａ６）から、画像形成装置側に接続確認信号「０」が入力されるため、画像形成装置のセレクタＳにはセレクタ制御信号「０」が入力されることとなる。よって、セレクタＳでは、０端子から入力されるstart信号「０」が選択され、制御信号enableがＲＯＭ１２に出力される。
【００４４】
ＲＯＭ１２では、ＥＮＢ端子から制御信号enableが入力されると、ＲＯＭ１２の内部に格納されているコンフィギュレーションデータがＦＰＧＡ１１に出力される。ＦＰＧＡ１１では、入力されるコンフィギュレーションデータに基づいてコンフィギュレーションが実行される。この間、ＦＰＧＡ１１からセレクタＳにはstart信号「０」が出力されているが、コンフィギュレーションの実行が終了し、論理回路として機能すると、start信号が「１」に切り替えられてセレクタＳに出力される。
【００４５】
セレクタＳでは、選択している０端子から入力されるstart信号が「１」に切り替わるので、制御信号disable「１」がＲＯＭ１２に出力される。この制御信号disableを受けてＲＯＭ１２及びＦＰＧＡ１１では、コンフィギュレーションが終了される。
【００４６】
コンフィギュレーションにより、ＦＰＧＡ１１は外部メモリとの接続に係る機能を発揮することができ、画像形成装置は正常に外部メモリとのデータのやりとりを行うことが可能となる。
【００４７】
次に、図２を参照して画像形成装置に外部メモリが接続されていない場合について説明する。
外部メモリが接続されていない場合、ＦＰＧＡ１１の接続に係る機能は不要となるため、コンフィギュレーションの必要が無い。よって、このような場合にはＦＰＧＡ１１のコンフィギュレーションの実行を回避するように制御する。
【００４８】
まず、画像形成装置の電源が投入されると、ＦＰＧＡ１１からセレクタＳにstart信号「０」が出力される。
このとき、外部メモリが接続されていないため、外部メモリ側の出力用ピンａ６から接続確認信号は入力されない。そのため、セレクタＳには、プルアップ回路１４によるセレクタ制御信号「１」が入力されることとなる。制御信号が「１」であるため、セレクタＳでは１端子からの入力信号が選択され、出力されることとなる。１端子はＶｃｃ固定であるため、その入力信号は常に「１」である。よって、セレクタＳからＲＯＭ１２へは、制御信号disableが出力されることとなる。
【００４９】
ＲＯＭ１２では、セレクタＳから入力される制御信号disableに従ってコンフィギュレーションデータの出力は停止され、ＦＰＧＡ１１ではコンフィギュレーションデータの入力が無いためコンフィギュレーションが実行されない。コンフィギュレーションが実行されないため、ＦＰＧＡ１１は論理回路としての機能を発揮しないこととなる。
【００５０】
以上のように、本実施形態によれば、外部メモリから入力される接続確認信号を、コンフィギュレーション動作の制御信号として利用し、接続確認信号が入力された場合にはセレクタＳからＲＯＭ１２に制御信号enableを出力し、外部メモリが接続されておらず接続確認信号の入力が無い場合にはセレクタＳからＲＯＭ１２に制御信号disableを出力する。これにより、外部メモリの非接続時には機能が不要なＦＰＧＡ１１について、外部メモリの接続時には当該ＦＰＧＡ１１のコンフィギュレーションを実行し、非接続時にはコンフィギュレーションの実行を回避するよう、簡易な構成で制御することができる。
【００５１】
よって、非接続時にはＦＰＧＡ１１は論理回路として機能しないため、電源入力やクロック入力のみの待機状態であっても電力消費することなく、またクロック入力により動作することがないため、ノイズの発生を防止することができる。
【００５２】
また、外部メモリの非接続時にはＦＰＧＡのコンフィギュレーションを実行しないので、電源投入時の初期起動時間を短縮することができる。
【００５３】
〈第２実施形態〉
第２実施形態では、複数のＦＰＧＡが搭載され、各ＦＰＧＡがデイジーチェーン接続されている場合におけるコンフィギュレーションの制御方法について説明する。
【００５４】
図３は、複数のＦＰＧＡが搭載された画像形成装置の制御基板の一部を示す図である。なお、画像形成装置に接続される外部メモリについては、第１実施形態と同じであるので図１で示した各部と同一の符号を付し、その説明は省略する。また、外部メモリにおける接続確認信号を出力する出力ピンａ６に対応して、画像形成装置のコネクタ１３において設けられる入力ピンｂ６、プルアップ回路１４についても第１実施形態と同様の構成であるので同一の符号を用いることとし、以下、異なる構成部分についてのみ説明する。
【００５５】
図３に示すように、制御基板２上には、３つのＦＰＧＡ２１、２２、２３が設けられており、各ＦＰＧＡ２１〜２３はそれぞれのコンフィギュレーションデータを格納しているコンフィギュレーション用ＲＯＭ３１、３２、３３を介して従属的に接続され、デイジーチェーンを形成している。ＦＰＧＡ２１は画像処理用の論理回路であり、ＦＰＧＡ２２はＰＣＩブリッジ用、ＦＰＧＡ２３はプリント制御用の論理回路である。
【００５６】
デイジーチェーンの場合、一般にチェーンの先頭に位置するＦＰＧＡから順に、コンフィギュレーション終了の信号を後続のＦＰＧＡに出力することにより次のＦＰＧＡのコンフィギュレーションが行われるように構成される。そのため、デイジーチェーン接続された各ＦＰＧＡ２１〜２３は一旦ＦＰＧＡ２１についてコンフィギュレーションが行われると、全てのＦＰＧＡ２１〜２３についてのコンフィギュレーションが実行されることとなる。しかし、画像形成装置に外部メモリを接続していないときにはその接続機能に係るＰＣＩブリッジ用のＦＰＧＡ２２の機能が不要となる。よって、本実施形態では、複数あるＦＰＧＡ２１〜２３のうち、外部メモリが接続されていない場合はその機能が不要となるＦＰＧＡ２２のコンフィギュレーション動作を選択的に制御し、コンフィギュレーションを回避することとする。
この制御のための制御手段として、ＲＯＭ３２の前後にはセレクタＳＡ、ＳＢが設けられている。
【００５７】
セレクタＳＡ、ＳＢには、第１実施形態と同様に外部メモリ側から入力された接続確認信号又はプルアップ回路１４による内部制御信号（セレクタ制御信号）が入力される。
セレクタＳＡ、ＳＢは、３入力１出力の論理回路であり、前記セレクタ制御信号を入力する入力端子の他、０端子及び１端子を有している。セレクタＳＡ、ＳＢは、入力されるセレクタ制御信号が「０」の場合は０端子から入力される信号を選択して出力し、セレクタ制御信号が「１」の場合は１端子から入力される信号を選択して出力する論理回路である。
【００５８】
セレクタＳＡの０端子にはＦＰＧＡ２１のコンフィギュレーション終了を示すdone信号が入力されるよう信号接続されており、１端子はＶｃｃ固定されている。
【００５９】
セレクタＳＢの０端子にはＦＰＧＡ２２のコンフィギュレーション終了を示すdone信号が入力されるよう信号接続されており、１端子にはＦＰＧＡ２１のコンフィギュレーション終了を示すdone信号が入力されるよう信号接続されている。
【００６０】
ここで、done信号は、コンフィギュレーションの終了を示す信号であり、各ＲＯＭ３１、３２、３３から出力されるものである。
各ＲＯＭ３１〜３３は、それぞれが有するＥＮＢＯ端子から、コンフィギュレーションデータの出力を終えるまではdone信号「１」を出力し、コンフィギュレーションデータの出力が終了した後はdone信号「０」を出力する。
【００６１】
また、複数のＦＰＧＡ２１〜２３を搭載する第２実施形態では、各ＦＰＧＡ２１〜２３のコンフィギュレーションの開始及び終了のタイミングを制御するためのstart信号制御部１５が、ＦＰＧＡ２１及びＲＯＭ３１の間に設けられる。start信号制御部１５は、デイジーチェーンの先頭に該当するＦＰＧＡ２１と、最後尾のＦＰＧＡ２３のＲＯＭ３３とに信号接続されており、ＦＰＧＡ１１からはstart信号、ＲＯＭ３３からはdone信号が入力される。start信号制御部１５は、start信号が「０」、かつdone信号が「１」の場合にコンフィギュレーションの開始を可能とする制御信号enable「０」をＲＯＭ３１に出力し、start信号が「１」、かつdone信号が「０」の場合にコンフィギュレーションを終了する制御信号disableをＲＯＭ３１に出力する。
【００６２】
次に、上記構成の画像形成装置に外部メモリが接続されている場合におけるコンフィギュレーションの制御方法について、図３を参照して説明する。
なお、コンフィギュレーション開始前は、各ＲＯＭ３１〜３３が出力するdone信号は「１」の状態である。
【００６３】
画像形成装置の電源を投入すると、画像処理用のＦＰＧＡ２１からstart信号制御部１５にstart信号「０」が出力される。
start信号制御部１５では、ＲＯＭ３３から入力されるdone信号が「１」の状態でstart信号「０」が入力されるため、ＲＯＭ３１には制御信号enableが出力される。ＲＯＭ３１では、制御信号enableを受けてＲＯＭ３１内に格納されているコンフィギュレーションデータがＦＰＧＡ２１に出力される。ＦＰＧＡ２１では、ＲＯＭ３１から入力されたコンフィギュレーションデータに基づいてコンフィギュレーションが実行される。
【００６４】
そして、ＲＯＭ３１において全てのコンフィギュレーションデータの出力が終了すると、ＲＯＭ３１ではそれまで出力されていたdone信号「１」がコンフィギュレーションが終了した旨を示す「０」に切り替えられてセレクタＳＡ及びＳＢに出力される。
【００６５】
一方、画像形成装置に外部メモリが接続されているため、セレクタＳＡにはセレクタ制御信号として接続確認信号「０」が入力されている。よって、０端子から入力されるdone信号が選択される。このdone信号は、ＦＰＧＡ２１におけるコンフィギュレーションが未終了の間は「１」が入力されるため、ＲＯＭ３２には制御信号disableが出力されるが、ＦＰＧＡ２１におけるコンフィギュレーションが終了した時点でdone信号が「０」に切り替わるため、ＲＯＭ３２に出力される信号も制御信号enableに切り替えて出力されることとなる。
【００６６】
ＲＯＭ３２では、制御信号enableが入力されるとＦＰＧＡ２２にコンフィギュレーションデータが出力されるので、ＦＰＧＡ２２では当該コンフィギュレーションデータに基づいてコンフィギュレーションが実行される。次いで、ＲＯＭ３２においてコンフィギュレーションデータが全て出力されると、それまでＲＯＭ３２から出力されていたdone信号「１」が、ＦＰＧＡ２２におけるコンフィギュレーションが終了した旨を示す「０」に切り替えられてセレクタＳＢに出力される。
【００６７】
セレクタＳＢでは、セレクタＳＡと同様に「０」の接続確認信号が入力されているため、０端子から入力されるdone信号が選択され、ＲＯＭ３３に出力されることとなる。０端子に入力されるdone信号は、ＦＰＧＡ２２のコンフィギュレーションが終了するまでは「１」が入力され、終了後は「０」が入力される。よって、ＦＰＧＡ２２のコンフィギュレーション終了までは制御信号disableがＲＯＭ３３に出力され、終了後は制御信号enableが出力されることとなる。
【００６８】
ＲＯＭ３３では、ＥＮＢ端子に制御信号enableが入力されると、ＲＯＭ３３内に格納されているコンフィギュレーションデータがプリント制御用ＦＰＧＡ２３に出力される。ＦＰＧＡ２３では、当該コンフィギュレーションデータに基づいてコンフィギュレーションが実行される。
【００６９】
そして、ＲＯＭ３３から全てのコンフィギュレーションデータが出力されると、ＲＯＭ３３では、出力していた「１」のdone信号がＦＰＧＡ２３におけるコンフィギュレーションが終了した旨を示す「０」に切り替えられてstart信号制御部１５に出力される。start信号制御部１５では、ＦＰＧＡ２１から「１」のstart信号が入力され、かつＲＯＭ３３からdone信号「０」が入力されると、ＲＯＭ３１に出力していた制御信号enableがdisableに切り替えられる。ＲＯＭ３１では、制御信号disableを受けてdone信号が「０」から「１」に切り替えて出力される。これにより、後続のＲＯＭ３２、３３では制御信号disableが入力されるため、全てのＦＰＧＡ２１〜２３におけるコンフィギュレーションが終了することとなる。
【００７０】
次に、図４を参照して、外部メモリが接続されていない場合について説明する。
なお、コンフィギュレーション前に各ＲＯＭ３１〜３３から出力されるdone信号は「１」である。
まず、画像形成装置の電源が投入されると、ＦＰＧＡ２１からstart信号「０」がstart信号制御部１５に出力される。その後、start信号制御部１５の制御により、ＦＰＧＡ２１についてコンフィギュレーションが行われ、その終了後ＲＯＭ３１からdone信号「０」が出力される点は、上述した外部メモリが接続されている場合と同様であるので、ここでは詳細な説明を省略する。
【００７１】
外部メモリが非接続の場合、プルアップ回路１４により内部制御信号「１」がセレクタ制御信号としてセレクタＳＡ、ＳＢに入力される。よって、セレクタＳＡでは、１端子の入力信号、つまりＶｃｃから入力された「１」の信号が選択され、制御信号disableがＲＯＭ３２へ出力される。ＲＯＭ３２では、制御信号disableに基づいてコンフィギュレーションデータの出力が行われないため、ＦＰＧＡ２２のコンフィギュレーションが実行されないこととなる。
【００７２】
一方、ＦＰＧＡ２２のコンフィギュレーションが開始されないため、ＲＯＭ３２からは「１」のdone信号がセレクタＳＢに出力されたままとなる。セレクタＳＢでは、入力されるセレクタ制御信号「１」に基づいて１端子の入力信号、つまりＲＯＭ３１からのdone信号「０」が選択され、制御信号enableがＲＯＭ３３に出力される。ＲＯＭ３３では、制御信号enableを受けてコンフィギュレーションデータがＦＰＧＡ２３に出力され、ＦＰＧＡ２３においてコンフィギュレーションが実行される。
【００７３】
そして、ＲＯＭ３３から全てのコンフィギュレーションデータの出力が終了すると、done信号が「１」から「０」に切り替えられてstart信号制御部１５に出力される。start信号制御部１５では、ＦＰＧＡ２１から「１」のstart信号が入力され、ＲＯＭ３３から「０」のdone信号が入力されると、ＲＯＭ３１に出力していた制御信号enableがdisableに切り替えて出力される。これにより、ＲＯＭ３１からは「１」のdone信号が出力されるため、後続のＲＯＭ３２、３３でには制御信号disableが入力され、各ＦＰＧＡ２１〜２３のコンフィギュレーションが終了することとなる。
【００７４】
以上のように、第２実施形態によれば、複数のＦＰＧＡ２１〜２３がデイジーチェーン接続されている場合であっても、セレクタＳＡ、ＳＢにより、特定のＦＰＧＡ２２について選択的にコンフィギュレーション動作を制御することができる。
【００７５】
デイジーチェーン接続の場合、連鎖的に各ＦＰＧＡ２１〜２３のコンフィギュレーションが行われる。しかし、本発明によれば、複雑な制御を行うことなく、簡易な構成で外部メモリの非接続時に機能が不要となるＦＰＧＡ２２のみをコンフィギュレーションの連鎖から除外することができる。非接続時にはＦＰＧＡ１１は論理回路として機能しないため、電源入力やクロック入力のみの待機状態であっても電力消費することなく、またクロック入力により動作することがないため、ノイズの発生を防止することができる。
【００７６】
また、外部メモリの非接続時にはＦＰＧＡのコンフィギュレーションを実行しないので、電源投入時の初期起動時間を短縮することができる。
【００７７】
なお、上記第１及び第２実施形態では、セレクタを設けてコンフィギュレーション動作を制御することとしたが、ＣＰＵ（Central Processing Unit）等、他の制御手段により接続確認信号の入力の有無に応じてコンフィギュレーション動作の制御信号を出力することとしてもよい。
【図面の簡単な説明】
【００７８】
【図１】外部装置が接続されている場合の回路装置（第１実施形態）の構成を示す図である。
【図２】図１の回路装置において、外部装置が接続されていない場合の構成を示す図である。
【図３】外部装置が接続されている場合の回路装置（第２実施形態）の構成を示す図である。
【図４】図３の回路装置において、外部装置が接続されていない場合の構成を示す図である。
【符号の説明】
【００７９】
１１    ＦＰＧＡ（第１実施形態）
１２    ＲＯＭ
Ｓ    セレクタ
２１〜２３    ＦＰＧＡ（第２実施形態）
３１〜３３    ＲＯＭ
ＳＡ、ＳＢ    セレクタ
１５    start信号制御部
【図１】
2007019952.tif 000003
【図２】
2007019952.tif 000004
【図３】
2007019952.tif 000005
【図４】
2007019952.tif 000006