(57)【要約】【課題】  半導体チップの面積の縮小化が十分に図られた半導体装置を提供する。【解決手段】  互いに接する２辺１０，２０それぞれに沿って配列されたＩ／Ｏセル１１，１２，１３，２１，２２，２３と、それら２辺１０，２０が互いに接する角部３０の、Ｉ／Ｏセル１１，１２，１３，２１，２２，２３の配列の内側に配置されたコーナーセル３１と、２辺１０，２０が互いに接する角部３０の、Ｉ／Ｏセル１１，１２，１３，２１，２２，２３の配列と並ぶ位置に形成された認識マーク４１，４２とを有する半導体チップ１を備えた。【選択図】  図１
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【特許請求の範囲】
【請求項１】
互いに接する２辺それぞれに沿って複数ずつ配列されたＩ／Ｏセルと、
前記２辺が互いに接する角部の、前記Ｉ／Ｏセルの配列の内側に配置されたコーナーセルと、
前記２辺が互いに接する角部の、前記Ｉ／Ｏセルの配列と並ぶ位置に形成された認識マークとを有する半導体チップを備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、認識マークを有する半導体チップを備えた半導体装置に関する。
【背景技術】
【０００２】
従来より、認識マークを有する半導体チップを備えた半導体装置が知られている。
【０００３】
図２は、従来の半導体装置の、認識マークを有する半導体チップの角部の周辺を示す図である。
【０００４】
図２に示す半導体チップ１００には、互いに接する第１の辺１０，第２の辺２０それぞれに沿って複数ずつＩ／Ｏセルが配列されている。具体的には、第１の辺１０に沿ってＩ／Ｏセル１１，１２，１３が配列され，第２の辺２０に沿ってＩ／Ｏセル２１，２２，２３が配列されている。
【０００５】
また、この半導体チップ１００の、第１の辺１０と第２の辺２０が互いに接する角部３０には、コーナーセル３１が配置されている。
【０００６】
さらに、半導体チップ１００の、コーナーセル３１が配置された外側の位置に、認識マーク４１，４２が形成されている。これら認識マーク４１，４２は、この半導体チップ１００を備えた半導体装置のテストにあたりテストプローブを接触させたり、その半導体装置の組立てにあたり半導体チップ１００の位置を認識する等の目的のために使用される。
【０００７】
また、半導体チップ１００には、Ｉ／Ｏセル１１，１２，１３、コーナーセル３１、およびＩ／Ｏセル２１，２２，２３に電源を供給するための電源配線５１，５２，５３がリング状に形成されている。
【０００８】
このような半導体チップを備えた半導体装置において、その半導体チップの角部の空きスペースの有効利用を図るために、その角部に、複数の電源配線に対応する複数の電源用ボンディングパッドを配置し、これらボンディングパッドを電源端子として使用する技術が提案されている（特許文献１参照）。
【０００９】
また、半導体チップの角部に、Ｉ／Ｏセルからなる入出力バッファ回路ブロックを備え、その入出力バッファ回路ブロック内に前述した認識マークの役割を担う周辺パターンを配置した技術が提案されている（特許文献２参照）。
【特許文献１】特開平６−５７８２号公報
【特許文献２】特開昭６１−１９９６４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
近年、半導体装置に備えられた半導体チップの面積の縮小化に伴い、Ｉ／Ｏセルの高さの低減化は図られているものの、認識マークはテストプローブを接触させる等の目的からして、そのサイズを小さくすることは困難である。従って、半導体チップの面積の縮小化に欠けるという問題がある。以下、図３を参照して詳細に説明する。
【００１１】
図３は、図２に示す半導体チップにおいて、認識マークに起因して面積の縮小化が困難であるという問題を説明するための図である。
【００１２】
半導体チップ１００の面積の縮小化に伴い、Ｉ／Ｏセル１１，１２，１３およびＩ／Ｏセル２１，２２，２３のセル高さＨの低減化が図られてきている。これに対して、認識マーク４１，４２のサイズは現状のままである。ここで、これらの認識マーク４１，４２は、半導体チップ１００の、コーナーセル３１が配置された外側の位置に形成されている。このため、半導体チップ１００では、この半導体チップ１００の第１の辺１０側の外周部とＩ／Ｏセル１１，１２，１３の端面との間で、認識マーク４１，４２の大きさに対応する所定のスペースＳ１が必要とされる。同様にして、半導体チップ１００の第２の辺２０側の外周部とＩ／Ｏセル２１，２２，２３の端面との間で、認識マーク４１，４２の大きさに対応する所定のスペースＳ２も必要とされる。従って、上記セル高さＨの低減化が実現されても、認識マーク４１，４２の大きさに起因するチップ面積のオーバーヘッドが生じてしまい、十分な効果が得られないという問題を抱えている。
【００１３】
本発明は、上記事情に鑑み、半導体チップの面積の縮小化が十分に図られた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成する本発明の半導体装置は、
互いに接する２辺それぞれに沿って複数ずつ配列されたＩ／Ｏセルと、
上記２辺が互いに接する角部の、上記Ｉ／Ｏセルの配列の内側に配置されたコーナーセルと、
上記２辺が互いに接する角部の、上記Ｉ／Ｏセルの配列と並ぶ位置に形成された認識マークとを有する半導体チップを備えたことを特徴とする。
【００１５】
本発明の半導体装置は、２辺が互いに接する角部の、Ｉ／Ｏセルの配列の内側にコーナーセルが配置されるとともに、その角部の、Ｉ／Ｏセルの配列と並ぶ位置に認識マークが形成されてなる半導体チップを有するものである。このため、従来の、２辺が互いに接する角部の外側にコーナーセルを配置する技術と比較し、半導体チップの２辺側の外周部とＩ／Ｏセルの端面との間で必要とされる、認識マークの大きさに対応する所定のスペースを不要にすることができる。従って、半導体チップの、認識マークの大きさに起因するチップ面積のオーバーヘッドを小さく抑えることができ、半導体チップの面積の縮小化が十分に図られた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明の実施の形態を説明する。
【００１７】
図１は、本発明の一実施形態の半導体装置の、認識マークを有する半導体チップの角部の周辺を示す図である。
【００１８】
尚、前述した図２，図３に示す半導体装置の構成要素と同じ構成要素には同一の符号を付して説明する。
【００１９】
図１に示す半導体チップ１には、互いに接する第１の辺１０，第２の辺２０それぞれに沿ってＩ／Ｏセル１１，１２，１３，Ｉ／Ｏセル２１，２２，２３が配列されている。
【００２０】
また、この半導体チップ１には、第１の辺１０と第２の辺２０が互いに接する角部３０の、Ｉ／Ｏセル１１，１２，１３，Ｉ／Ｏセル２１，２２，２３の配列の内側にコーナーセル３１が配置されている。即ち、コーナーセル３１は、半導体チップ１のコア領域に配置されている。
【００２１】
さらに、半導体チップ１には、上記角部３０の、Ｉ／Ｏセル１１，１２，１３，Ｉ／Ｏセル２１，２２，２３の配列と並ぶ位置に、認識マーク４１，４２が形成されている。
【００２２】
このように、本実施形態の半導体装置に備えられた半導体チップ１では、図２，図３に示す半導体チップ１００と比較し、コーナーセル３１を反転してコア領域に移動することにより生じるスペースに、認識マーク４１，４２が形成されていることとなる。このため、半導体チップ１の第１の辺１０側の外周部とＩ／Ｏセル１１，１２，１３の端面との間におけるスペースＳ１を小さく抑えることができる。同様にして、半導体チップ１の第２の辺２０側の外周部とＩ／Ｏセル２１，２２，２３の端面との間におけるスペースＳ２も小さく抑えることができる。従って、半導体チップ１の面積の縮小化が十分に図られた半導体装置を提供することができる。
【００２３】
尚、電源配線５１，５２，５３は、Ｉ／Ｏセル１１，１２，１３、コーナーセル３１、およびＩ／Ｏセル２１，２２，２３に電源を供給するための接続が施されている。
【００２４】
また、この半導体チップ１を備えた半導体装置において実施されるテストプローブを接触させてのテストや、その半導体装置の組立てにおいて実施される半導体チップ１の位置の認識は、従来技術と同様にして、半導体チップ１の角部３０の、コーナーセル３１を反転してコア領域に移動することにより生じたスペースに配置された認識マーク４１，４２により行なわれる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態の半導体装置の、認識マークを有する半導体チップの角部の周辺を示す図である。
【図２】従来の半導体装置の、認識マークを有する半導体チップの角部の周辺を示す図である。
【図３】図２に示す半導体チップにおいて、認識マークの大きさに起因して面積の縮小化が困難であるという問題を説明するための図である。
【符号の説明】
【００２６】
１  半導体チップ
１０  第１の辺
１１，１２，１３，２１，２２，２３  Ｉ／Ｏセル
２０  第２の辺
３０  角部
３１  コーナーセル
４１，４２  認識マーク
５１，５２，５３  電源配線
【図１】
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【図２】
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【図３】
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