(57)【要約】【課題】ＩＰ変換の処理に利用される動き検出、斜め検出などのパラメータに対して、ＩＰ変換後のリサイズ処理による倍率を加味して、誤判定が最終画像に及ぼす影響を低減し、ＩＰ変換での鮮鋭な画質を好適に利用した映像信号を得ることが可能となる。【解決手段】ＩＰ変換回路の動き判定回路、斜め判定回路に対し、拡大縮小のための倍率係数を入力し、拡大縮小倍率に応じてＩＰ変換動作、またはＩＰ変換の判定パラメータを制御したのちに、拡大縮小処理を行う。【選択図】        図１
2007019708.tif 000002
【特許請求の範囲】
【請求項１】
フィールド単位で飛び越し走査されたインターレース映像信号が入力され、該インターレース映像信号をフィールド単位で順次遅延させる少なくとも１フィールドの容量を持つメモリと、
入力されたインターレース信号と前記メモリで遅延させた映像信号からフィールド内の映像の動き判定を画素単位で行い、動き判定係数を出力する動き判定回路と、
入力されたインターレース信号と前記メモリで遅延させた映像信号からフィールド内の映像の斜め成分の判定を画素単位で行い、斜め判定係数を出力する斜め判定回路と、
前記動き判定係数及び斜め判定係数から、フィールドの走査線の間に位置する走査線を画素単位で補間演算し、インターレース映像信号をノンインターレース映像信号に変換し出力するライン補間回路と、
前記ライン補間回路から出力されたノンインターレース映像信号を水平及び垂直方向に拡大または縮小して出力する拡大縮小回路と、
外部から指示された倍率に応じて、補間演算のための水平、垂直方向の倍率係数を発生させる倍率係数発生回路とを備えた画像処理装置において、
前記倍率係数発生回路からの出力である水平、垂直方向の倍率係数に基づいて前記拡大縮小回路は拡大又は縮小処理を実行するとともに、前記動き判定回路及び前記斜め判定回路は前記倍率係数に応じて判定結果に重み付けがなされた動き判定係数、斜め判定係数を出力することを特徴とする画像処理装置。
【請求項２】
フィールド単位で飛び越し操作されたインターレース映像信号が入力され、該インターレース映像信号をフィールド単位で順次遅延させる少なくとも１フィールドの容量を持つ第１のメモリと、
入力されたインターレース信号と前記第１のメモリで遅延させた映像信号からフィールド内の映像の動き判定を画素単位で行い、動き判定係数を出力する動き判定回路と、
入力されたインターレース信号と前記第１のメモリで遅延させた映像信号からフィールド内の映像の斜め成分の判定を画素単位で行い、斜め判定係数を出力する斜め判定回路と、
前記動き判定係数及び斜め判定係数から、フィールドの走査線の間に位置する走査線を画素単位で補間演算し、インターレース映像信号をノンインターレース映像信号に変換し出力するライン補間回路と、
前記ライン補間回路から出力されたノンインターレース映像信号を保持する少なくとも１フレームの容量を持つ第２のメモリと、
前記第２のメモリの書き込み及び読み出しを制御するメモリ制御回路と、
前記第２のメモリから出力されたノンインターレース映像信号を水平及び垂直方向に拡大または縮小して出力する拡大縮小回路と、
外部から指示された倍率に応じて、補間演算のための水平、垂直方向の倍率係数を発生させる倍率係数発生回路とを備えた画像処理装置において、
前記倍率係数発生回路からの出力である水平、垂直方向の倍率係数に基づいて前記拡大縮小回路は拡大又は縮小処理を実行するとともに、前記動き判定回路及び前記斜め判定回路は前記倍率係数に応じて判定結果に重み付けがなされた動き判定係数、斜め判定係数を出力し、さらにメモリ制御回路は前記倍率係数に応じてライン補間されたノンインターレース映像信号を保持する前記第２のメモリの書き込みあるいは読み出しの制御を行うことを特徴とする画像処理装置。
【請求項３】
前記動き判定回路は前記倍率係数が拡大側であるほど動き判定結果を動き寄りに重み付けし、画素単位の走査線補間演算でフィールド内補間処理が多くなるようにすることを特徴とする請求項１又は２に記載の画像処理装置。
【請求項４】
前記斜め判定回路は前記倍率係数が拡大側であるほど斜め判定結果を垂直方向寄りに重み付けし、画素単位の走査線補間演算で垂直方向での補間処理が多くなるようにすることを特徴とする請求項１又は２に記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画像処理装置に関し、特にインターレース映像信号をノンインターレース信号に変換するいわゆるＩＰ変換処理において、映像の拡大縮小処理を伴う画像処理装置に関するものである。
【背景技術】
【０００２】
ＮＴＳＣなどのＴＶ方式によって撮像、記録、送信されたインターレース映像信号を、より鮮鋭な映像信号として処理するために、インターレース映像信号をノンインターレース映像信号に変換する、いわゆるＩＰ変換処理がある。
【０００３】
ＩＰ変換は通常、フィールド間の画像の差分情報や、フィールド内の２次元高周波成分を解析した、動き適応或いは斜め適応アルゴリズムで構成されている。
【０００４】
また、映像信号を自由な大きさ、位置で切り出して拡大したり、または元々画素数の多い映像信号を縮小処理して、所定の画素数に縮小する、いわゆる電子ズームと呼ばれるデジタル信号処理がある。
【０００５】
インターレース映像信号をいったんＩＰ変換してノンインターレース信号とし、走査線を倍密度にすることで、電子ズーム処理で倍率が大きく拡大されるような場合にも、垂直解像度をある程度維持した、鮮鋭な映像信号を得ることができる。
【０００６】
しかしながら、ＩＰ変換には動き判定、あるいは斜め判定の誤判定が生じる場合があり、特に誤判定を含んで補間処理されたノンインターレース映像信号を拡大処理した場合には、誤判定した画素による画質の劣化が目立ちやすくなる。
【０００７】
また、映像に重畳しているノイズやパンニングなどによる画角変動により、上記誤判定が起きたり起こらなかったりすることのランダムな繰り返しで、画素単位のドット妨害も起きる場合があり、拡大処理した場合にはこれも目立ちやすくなる。
【０００８】
このような問題を解決する従来の手法としては、例えば、特許文献１の撮像装置があげられる。
【特許文献１】特開２００４−１５３６６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記従来の手法では、動き検出手段の結果に応じて、ＩＰ変換したノンインターレースフレーム映像を使用するか、インターレースフィールド映像を使用するかを、フィールド期間毎に制御している。
【００１０】
しかしながらこのような制御では、動き検出などによる走査線補間処理が画素単位で行われているにもかかわらず、補間結果の取捨選択がフィールド単位でしか行われないことになり、フィールド全体の動き検出の状態次第では、ＩＰ変換により鮮鋭感の向上している画像静止領域が効果的に利用されないことになる。
【００１１】
本発明は、以上の点に着目して成されたもので、誤判定が最終画像に及ぼす影響を低減し、ＩＰ変換での鮮鋭な画質を好適に利用した映像信号を得ることが可能となる画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
前述の課題を解決するため本発明の第１の画像処理装置は、フィールド単位で飛び越し走査されたインターレース映像信号が入力され、該インターレース映像信号をフィールド単位で順次遅延させる少なくとも１フィールドの容量を持つメモリと、
入力されたインターレース信号と前記メモリで遅延させた映像信号からフィールド内の映像の動き判定を画素単位で行い、動き判定係数を出力する動き判定回路と、
入力されたインターレース信号と前記メモリで遅延させた映像信号からフィールド内の映像の斜め成分の判定を画素単位で行い、斜め判定係数を出力する斜め判定回路と、
前記動き判定係数及び斜め判定係数から、フィールドの走査線の間に位置する走査線を画素単位で補間演算し、インターレース映像信号をノンインターレース映像信号に変換し出力するライン補間回路と、
前記ライン補間回路から出力されたノンインターレース映像信号を水平及び垂直方向に拡大または縮小して出力する拡大縮小回路と、
外部から指示された倍率に応じて、補間演算のための水平、垂直方向の倍率係数を発生させる倍率係数発生回路とを備えた画像処理装置において、
前記倍率係数発生回路からの出力である水平、垂直方向の倍率係数に基づいて前記拡大縮小回路は拡大又は縮小処理を実行するとともに、前記動き判定回路及び前記斜め判定回路は前記倍率係数に応じて判定結果に重み付けがなされた動き判定係数、斜め判定係数を出力することを特徴とする。
【００１３】
前述の課題を解決するため本発明の第２の画像処理装置は、フィールド単位で飛び越し操作されたインターレース映像信号が入力され、該インターレース映像信号をフィールド単位で順次遅延させる少なくとも１フィールドの容量を持つ第１のメモリと、
入力されたインターレース信号と前記第１のメモリで遅延させた映像信号からフィールド内の映像の動き判定を画素単位で行い、動き判定係数を出力する動き判定回路と、
入力されたインターレース信号と前記第１のメモリで遅延させた映像信号からフィールド内の映像の斜め成分の判定を画素単位で行い、斜め判定係数を出力する斜め判定回路と、
前記動き判定係数及び斜め判定係数から、フィールドの走査線の間に位置する走査線を画素単位で補間演算し、インターレース映像信号をノンインターレース映像信号に変換し出力するライン補間回路と、
前記ライン補間回路から出力されたノンインターレース映像信号を保持する少なくとも１フレームの容量を持つ第２のメモリと、
前記第２のメモリの書き込み及び読み出しを制御するメモリ制御回路と、
前記第２のメモリから出力されたノンインターレース映像信号を水平及び垂直方向に拡大または縮小して出力する拡大縮小回路と、
外部から指示された倍率に応じて、補間演算のための水平、垂直方向の倍率係数を発生させる倍率係数発生回路とを備えた画像処理装置において、
前記倍率係数発生回路からの出力である水平、垂直方向の倍率係数に基づいて前記拡大縮小回路は拡大又は縮小処理を実行するとともに、前記動き判定回路及び前記斜め判定回路は前記倍率係数に応じて判定結果に重み付けがなされた動き判定係数、斜め判定係数を出力し、さらにメモリ制御回路は前記倍率係数に応じてライン補間されたノンインターレース映像信号を保持する前記第２のメモリの書き込みあるいは読み出しの制御を行うことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、ＩＰ変換の処理に利用される動き検出、斜め検出などのパラメータに対して、ＩＰ変換後のリサイズ処理による倍率を加味して、誤判定が最終画像に及ぼす影響を低減し、ＩＰ変換での鮮鋭な画質を好適に利用した映像信号を得ることが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しながら本発明の好適な実施の形態を説明する。
【実施例１】
【００１６】
本発明の第１の実施形態についての説明をする。図１は、本発明に好適な映像信号処理ブロック図の例である。
【００１７】
入力端子１から入力されたインターレース映像信号Ｓｉは、メモリ２に入力されて、１フィールド期間遅延され、メモリ２からフィールド遅延信号Ｓｍとして出力される。
【００１８】
動き判定回路３は、インターレース映像信号Ｓｉ及びフィールド遅延信号Ｓｍが入力されるとともに、垂直の倍率係数Ｃｚｖが入力され、動き判定処理がなされた後、動き判定信号Ｄｍを出力する。
【００１９】
斜め判定回路４は、インターレース映像信号Ｓｉ及びフィールド遅延信号Ｓｍが入力されるとともに、垂直の倍率係数Ｃｚｖが入力され、斜め判定処理がなされた後、斜め判定信号Ｄｄを出力する。
【００２０】
ライン補間回路５は、インターレース映像信号Ｓｉ及びフィールド遅延信号Ｓｍが入力されるとともに、動き判定信号Ｄｍ及び斜め判定信号Ｄｄが入力され、現在の走査線であるＳｉに対する補間走査線を、動き判定信号Ｄｍ及び斜め判定信号Ｄｄに従って補間画素位置毎に補間演算し、インターレース信号の水平同期信号ＨＤｉ及びノンインターレース信号の水平同期信号ＨＤｐでタイミング制御を行いながら、ノンインターレース映像信号Ｓｐとして順次出力する。
【００２１】
拡大縮小回路６は、ノンインターレース映像信号Ｓｐに対して水平の倍率係数Ｃｚｈ及び垂直の倍率係数Ｃｚｖに基づき、水平方向及び垂直方向に拡大縮小演算を行い、インターレース信号の水平同期信号ＨＤｉ及びノンインターレース信号の水平同期信号ＨＤｐでタイミング制御を行いながら、所定の画像サイズであるインターレース映像信号Ｓｒを出力する。
【００２２】
この時、マイコン７から拡大縮小の指示を受けた倍率係数発生回路８は、指示された拡大縮小率に応じて水平の倍率係数Ｃｚｈ及び垂直の倍率係数Ｃｚｖを画素単位に発生し、動き判定回路３及び斜め判定回路４に垂直の倍率係数Ｃｚｖを入力し、拡大縮小回路６に水平の倍率係数Ｃｚｈ及び垂直の倍率係数Ｃｚｖを入力する。
【００２３】
水平の倍率係数Ｃｚｈ及び垂直の倍率係数Ｃｚｖには、それぞれの補間方向に対する補間位置の重心、参照する原サンプルの移動量などの、補間演算に必要な情報が含まれている。
【００２４】
次に、倍率発生回路８の出力である水平の倍率係数Ｃｚｈ及び垂直の倍率係数Ｃｚｖによる各回路構成及びその制御について、詳しく説明する。
【００２５】
動き判定回路３は、たとえば図２に示すような構成となっている。また、各信号の物理的な位置関係は、図３に示してある。
【００２６】
入力されたインターレース映像信号Ｓｉは、ライン遅延素子３０１で１ライン遅延されたＳｉＡ及び現ライン信号ＳｉＣとされる。
【００２７】
減算器３０２は、ＳｉＡ及びＳｉＣとの差分を演算し、絶対値回路３０３で絶対値として、Ｓｉフィールド内のライン間差分値Ｅｇｖを画素単位で算出する。
【００２８】
加算器３０４は、ＳｉＡ及びＳｉＣとの平均値を演算し、減算器３０５はＳｍフィールドのライン信号ＳｍＢとの差分を演算し、絶対値回路３０６で絶対値として、補間ライン位置におけるＳｍフィールドとＳｉフィールドとのフィールド間差分値Ｆｄｄを画素単位で算出する。
【００２９】
垂直の倍率係数Ｃｚｖは、オフセット回路３０７に入力される。オフセット回路３０７は、例えば図４に示すような入出力特性を持つ関数回路であり、垂直の倍率係数Ｃｚｖが縮小領域である時はオフセット値Ｄｏｆはゼロであるが、拡大領域に入ると徐々に値が大きくなり、ある拡大倍率に達すると、オフセットの最大値になるように制御される。
【００３０】
フィールド間差分値Ｆｄｄはオフセット値Ｄｏｆが加算器３０８で加算されてＦｄｄ’とされ、ライン間差分値Ｅｇｖとともに、比較回路３０９に入力される。
【００３１】
比較回路３０９では、動き判定信号Ｄｍを
Ｄｍ＝Ｆｄｄ’／Ｅｄｖ（ただしＤｍ≦１でリミット）
で求め、多値の係数として出力する。
【００３２】
このような演算で出力された動き判定信号Ｄｍは、値が大きければ大きいほどフィールド間の相関が低いことを示しており、動き部分であると判定する。逆に、値が小さければ小さいほどフィールド間の相関が高いことを示しており、静止部分であると判定する。
【００３３】
オフセット値Ｄｏｆは、最終的に動き判定値が動きよりの判定結果となるように与えればよく、例えば、ライン間差分値Ｅｇｖに対して減算するように与えても良いし、動き判定信号Ｄｍに加算するように与えても良い。
【００３４】
また、この動き判定回路の構成はごく簡素な一例であり、動き判定信号Ｄｍがライン間差分値Ｅｇｖ、フィールド間差分値Ｆｄｄから算出されることを示したものである。
【００３５】
従って、ライン間差分値Ｅｇｖ、フィールド間差分値Ｆｄｄの算出方法、また、それらを利用した動き判定信号Ｄｍの算出方法を限定するものではない。
【００３６】
斜め判定回路３は、たとえば図５に示すような構成となっている。また、各信号の物理的な位置関係は、図６に示してある。
【００３７】
入力されたインターレース映像信号Ｓｉは、ライン遅延素子４０１で１ライン遅延されたＳｉＡ及び現ライン信号ＳｉＣとされる。
【００３８】
１ライン遅延信号ＳｉＡは、遅延素子４０２、４０３で順次１画素単位に遅延され、それぞれＳｉＡ２、ＳｉＡ１を出力する。現在の画素信号はＳｉＡ３とされる。
【００３９】
現ライン信号ＳｉＣは、遅延素子４０４、４０５で順次１画素単位に遅延され、それぞれＳｉＣ２、ＳｉＣ１を出力する。現在の画素信号はＳｉＣ３とされる。
【００４０】
減算器４０６は、ＳｉＡ１及びＳｉＣ３との差分を演算し、絶対値回路４０７で絶対値として、Ｓｉフィールド内の補間画素位置に対する斜め方向差分値Ｄ１を画素単位で算出する。
【００４１】
減算器４０８は、ＳｉＡ２及びＳｉＣ２との差分を演算し、絶対値回路４０９で絶対値として、Ｓｉフィールド内の補間画素位置に対する垂直方向差分値Ｄ２を画素単位で算出する。
【００４２】
減算器４１０は、ＳｉＡ３及びＳｉＣ１との差分を演算し、絶対値回路４１１で絶対値として、Ｓｉフィールド内の補間画素位置に対する斜め方向差分値Ｄ３を画素単位で算出する。
【００４３】
垂直の倍率係数Ｃｚｖは、オフセット回路４１２に入力される。オフセット回路４１２は、例えば図７に示すような入出力特性を持つ関数回路であり、垂直の倍率係数Ｃｚｖが縮小領域である時はオフセット値Ｄｏｆはゼロであるが、拡大領域に入ると徐々に値が大きくなり、ある拡大倍率に達すると、オフセットの最大値になるように制御される。
【００４４】
斜め方向差分値Ｄ１及び斜め方向差分値Ｄ３はオフセット値Ｄｏｆが加算器４１３、４１４で加算されてそれぞれＤ１’、Ｄ３’とされ、垂直方向差分値Ｄ２とともに、比較回路４１５に入力される。
【００４５】
比較回路４１５では、斜め判定信号Ｄｄを
Ｄｄ＝Ｄ１’、Ｄ２、Ｄ３’のうち最小のもの
で求め、方向を示す多値の係数として出力する。これはあくまで、Ｄｄを算出する方法の一例にすぎない。例えばそれぞれの差分値をそのまま出力するなど、より多値な表現も考えられる。
【００４６】
このような演算で出力された斜め判定信号Ｄｄは補間画素を中心とした上下ラインの画素方向のうち、相関がもっとも高い方向を示している。
【００４７】
オフセット値Ｄｏｆは、最終的に斜め判定値が垂直方向になりやすくする判定結果となるように与えればよく、例えば、垂直方向差分値Ｄ２に対して減算するように与えても良い。
【００４８】
また、この斜め判定回路の構成はごく簡素な一例であり、斜め判定信号Ｄｄが補間画素を中心とした上下ラインの画素方向から算出されることを示したものである。
【００４９】
従って、各斜め方向差分値ライン間差分値Ｄｘ（ｘは任意の数字）、また、それらを利用した斜め判定信号Ｄｄの算出方法を限定するものではない。
ライン補間回路５は、たとえば図８に示すような構成となっている。また、各信号の物理的な位置関係は、動き判定回路の説明の図３及び斜め判定回路の説明の図６に示してある。
【００５０】
入力されたインターレース映像信号Ｓｉは、ライン遅延素子４０１で１ライン遅延されたＳｉＡ及び現ライン信号ＳｉＣとされる。
【００５１】
１ライン遅延信号ＳｉＡは、遅延素子５０２、５０３で順次１画素単位に遅延され、それぞれＳｉＡ２、ＳｉＡ１を出力する。現在の画素信号はＳｉＡ３とされる。
【００５２】
現ライン信号ＳｉＣは、遅延素子５０４、５０５で順次１画素単位に遅延され、それぞれＳｉＣ２、ＳｉＣ１を出力する。現在の画素信号はＳｉＣ３とされる。
【００５３】
加算器５０６は、ＳｉＡ１及びＳｉＣ３との平均値を演算し、Ｓｉフィールド内の補間画素位置に対する斜め方向補間値Ｐ１を画素単位で算出する。
【００５４】
減算器５０７は、ＳｉＡ２及びＳｉＣ２との平均値を演算し、Ｓｉフィールド内の補間画素位置に対する垂直方向補間値Ｐ２を画素単位で算出する。
【００５５】
減算器５０８は、ＳｉＡ３及びＳｉＣ１との平均値を演算し、Ｓｉフィールド内の補間画素位置に対する斜め方向補間値Ｐ３を画素単位で算出する。
【００５６】
合成回路５０９は、各補間値Ｐ１、Ｐ２、Ｐ３を、斜め判定信号Ｄｄに従って１つ選択し、Ｓｉフィールド内補間信号ＳｉＢを出力する。
【００５７】
なおこの合成回路はセレクタである必然性はなく、斜め判定信号が各補間画素の重み付けを示すように出力すれば、各補間値Ｐ１、Ｐ２、Ｐ３を重み付けして
ＳｉＢ＝Ｄ１・Ｐ１＋Ｄ２・Ｐ２＋Ｄ３・Ｐ３
のように合成することも可能である。
【００５８】
補間回路５１０は、Ｓｉフィールド内補間信号ＳｉＢ及びＳｍフィールドのライン信号ＳｍＢを、動き判定信号Ｄｍに従って重み付けして、補間ライン信号ＳＢを
ＳＢ＝Ｄｍ・ＳｉＢ＋（１−Ｄｍ）・ＳｍＢ（ただしＤｍ≦１）
のように画素単位に合成する。
【００５９】
Ｄｍがゼロであれば動き判定は完全静止であり、補間ライン信号ＳＢはＳｍフィールド値そのもので行われることになる。
【００６０】
線順次化回路５１１は、例えば図９のような構成をとる。信号のタイミングについては、図１０に示している。文中のカッコ内のアルファベットは、図１０のものと一致している。
【００６１】
なお、ラインメモリ５１１１、５１１２は、クロック、リード・ライトアドレスを独立して制御可能な、少なくとも１ライン分のデータを保持できる容量を持つデュアルポートラインメモリ（図１０ではＬＭ１、ＬＭ２と表記）である。
【００６２】
インターレース信号の水平同期信号ＨＤｉ（Ａ）は書き込み制御回路５１１３に入力され、書き込み制御回路５１１３は、インターレースの１ライン期間で１ラインのデータを順次書き込むようにアドレスＡｗを発生し、ラインメモリ５１１１，５１１２にそれぞれＳｉフィールドのライン信号ＳｉＣ（Ｂ）、Ｓｍフィールドの補間信号ＳＢ（Ｃ）を保持する（Ｄ）、（Ｅ）。
【００６３】
この時、書き込み制御回路５１１３はインターレース信号のドットクロック周期で動作しているので、インターレースの１ライン期間で、ラインメモリ５１１１，５１１２にそれぞれＳｉフィールドのライン信号ＳｉＣ（Ｂ）、Ｓｍフィールドの補間ライン信号ＳＢ（Ｃ）の１ライン分のデータをすべて書き込むことができる。
【００６４】
ノンインターレース信号の水平同期信号ＨＤｐ（Ｆ）は読み出し制御回路５１１４に入力され、読み出し制御回路５１１４は、ノンインターレースの１ライン期間で１ラインのデータを、ラインメモリ５１１１、５１１２で交互に順次読み出すようにアドレスＡｒを発生し、ラインメモリ５１１１，５１１２からそれぞれＳｉフィールドのライン信号ＳｉＣ（Ｇ）、Ｓｍフィールドの補間信号ＳＢ（Ｈ）を間欠的に読み出す。
【００６５】
この時、読み出し制御回路５１１４はインターレース信号の倍の周波数であるノンインターレース信号のドットクロック周期で動作しているので、ノンインターレースの１ライン期間で、ラインメモリ５１１１のＳｉフィールドのライン信号ＳｉＣ（Ｂ）、またはラインメモリ５１１２のＳｍフィールドの補間ライン信号ＳＢ（Ｃ）のいずれかの１ライン分のデータをすべて読み出すことができる。
【００６６】
セレクタ５１１５は、ラインメモリ５１１１，５１１２からそれぞれＳｉフィールドのライン信号ＳｉＣ（Ｇ）、Ｓｍフィールドの補間信号ＳＢ（Ｈ）をノンインターレースで順序が正しくなるように切り替えて、ノンインターレース信号Ｓｐを出力する。
【００６７】
拡大縮小回路６は、たとえば図１１に示すような構成となっている。信号のタイミングについては、図１２及び図１３に示している。文中のカッコ内のアルファベットは、図１２のものと一致している。
【００６８】
ノンインターレース信号Ｓｐは、クロック、リード・ライトアドレスを独立して制御可能な、少なくとも１ライン分のデータを保持できる容量を持つデュアルポートラインメモリ６０１に入力される。
【００６９】
ノンインターレース信号の水平同期信号ＨＤｐは書き込み制御回路６０２に入力され、書き込み制御回路６０２は、ノンインターレースの１ライン期間で１ラインのデータを順次書き込むようにアドレスＡｗｈ１を発生し、ラインメモリ６０１にノンインターレース信号Ｓｐを保持する。
【００７０】
ノンインターレース信号の水平同期信号ＨＤｐ及び水平の倍率係数Ｃｚｈは読み出し制御回路６０３に入力され、読み出し制御回路６０３は、アドレスＡｒｈ１の初期値の設定により、ラインの任意の一部を水平方向に切り出すとともに、水平の倍率係数Ｃｚｈによって定まる所定のパターンでアドレスＡｒｈ１を画素単位でホールドし、ノンインターレースの１ライン期間で１ライン幅のデータを読み出すようにアドレスＡｒｈ１を発生し、ラインメモリ６０１からノンインターレース信号ＳｐＢを読み出す。
【００７１】
水平の倍率係数Ｃｚｈはホールド制御回路６０５に入力され、水平の倍率係数Ｃｚｈによって定まる所定のパターンでホールド制御信号Ｃｈｈを発生する。このパターンは、前記読み出し制御回路６０３が内部で生成するパターンと同一である。
【００７２】
ノンインターレース信号ＳｐＢは、ホールド制御可能な遅延素子６０４に入力され、遅延素子６０４はホールド制御信号Ｃｈｈに従ってノンインターレース信号ＳｐＢをホールドしながら画素単位の遅延信号ＳｐＡを順次出力する。
【００７３】
なお、読み出し制御回路６０３及びホールド回路６０５が画素単位のホールド機能を有効化するのは、水平方向に拡大処理を行う時だけである。
【００７４】
ノンインターレース信号ＳｐＢ、遅延信号ＳｐＡ及び水平の倍率係数Ｃｚｈは、
Ｓｐｈ＝（ＳｐＡ−ＳｐＢ）・ｋ＋ＳｐＢ（ｋはＣｚｈ中の重心値）
で表される線形補間演算が行われるように、減算器６０６、乗算器６０７、加算器６０８で演算され、補間画素信号Ｓｐｈを出力する。
【００７５】
補間画素信号Ｓｐｈは、クロック、リード・ライトアドレスを独立して制御可能な、少なくとも１ライン分のデータを保持できる容量を持つデュアルポートラインメモリ６０９に入力される。
【００７６】
ノンインターレース信号の水平同期信号ＨＤｐ及び水平の倍率係数Ｃｚｈは書き込み制御回路６１０に入力され、書き込み制御回路６１０は、水平の倍率係数Ｃｚｈによって定まる所定のパターンでアドレスＡｗｈ２をホールドし、ノンインターレースの１ライン期間で１ライン幅のデータを書き込むようにアドレスＡｗｈ２を発生し、ラインメモリ６０９に補間画素信号Ｓｐｈを保持する。
【００７７】
ノンインターレース信号の水平同期信号ＨＤｐは読み出し制御回路６１１に入力され、読み出し制御回路６１１は、ノンインターレースの１ライン期間で１ライン幅のデータを読み出すように順次アドレスＡｒｈ２を発生し、ラインメモリ６０９からノンインターレース信号Ｓｐｈ’を読み出す。
【００７８】
なお、書き込み制御回路６１０が画素単位のアドレスホールド機能を有効化するのは、水平方向に縮小処理を行う時だけである。
【００７９】
ノンインターレース信号Ｓｐｈ’は、少なくとも１フィールド分のデータを保持できる容量を持つメモリ６１２に入力される。
【００８０】
ノンインターレース信号の水平同期信号ＨＤｐは書き込み制御回路６１３に入力され、書き込み制御回路６１３は、ノンインターレースの１ライン期間で１ラインのデータを順次書き込むようにアドレスＡｗｖ１を発生し、メモリ６１２にノンインターレース信号Ｓｐｈ’を保持する。
【００８１】
ノンインターレース信号の水平同期信号ＨＤｐ及び垂直の倍率係数Ｃｚｖは読み出し制御回路６１４に入力され、読み出し制御回路６１４は、アドレスＡｒｖ１の初期値の設定により、フィールドの任意の一部を垂直方向に切り出すとともに、垂直の倍率係数Ｃｚｖによって定まる所定のパターンでアドレスＡｒｖ１をライン単位でホールドし、ノンインターレースの１フィールド期間で１フィールドラインのデータを読み出すようにアドレスＡｒｖ１を発生し、メモリ６１２からノンインターレース信号Ｓｐ２を読み出す。
【００８２】
垂直の倍率係数Ｃｚｖはホールド制御回路６１６に入力され、垂直の倍率係数Ｃｚｖによって定まる所定のパターンでホールド制御信号Ｃｈｖを発生する。このパターンは、前記読み出し制御回路６１４が内部で生成するパターンと同一である。
【００８３】
ノンインターレース信号Ｓｐ２は、ラインメモリ６１５に入力され、ラインメモリ６１５はホールド制御信号Ｃｈｖに従ってノンインターレース信号Ｓｐ２をライン単位でホールドしながら画素単位の遅延信号Ｓｐ２を順次出力する。
【００８４】
なお、読み出し制御回路６１４及びホールド回路６１６がライン単位のホールド機能を有効化するのは、垂直方向に拡大処理を行う時だけである。
【００８５】
ノンインターレース信号Ｓｐ２、遅延信号Ｓｐ１及び水平の倍率係数Ｃｚｖは、
Ｓｐｖ＝（Ｓｐ１−Ｓｐ２）・ｋ＋Ｓｐ２（ｋはＣｚｖ中の重心値）
で表される線形補間演算が行われるように、減算器６１７、乗算器６１８、加算器６１９で演算され、補間画素信号Ｓｐｖを出力する。
【００８６】
補間画素信号Ｓｐｖは少なくとも１フィールド分のデータを保持できる容量を持つメモリ６２０に入力される。
【００８７】
ノンインターレース信号の水平同期信号ＨＤｐ及び水平の倍率係数Ｃｚｖは書き込み制御回路６２１に入力され、書き込み制御回路６２１は、水平の倍率係数Ｃｚｖによって定まる所定のパターンでアドレスＡｗｖ２をホールドし、ノンインターレースの１フィールド期間で１フィールドラインのデータを書き込むようにアドレスＡｗｖ２を発生し、メモリ６２０に補間画素信号Ｓｐｖを保持する。
【００８８】
ノンインターレース信号の水平同期信号ＨＤｐ及びインターレース信号の水平同期信号ＨＤｉは読み出し制御回路６２２に入力される。
【００８９】
読み出し制御回路６２２は、出力がノンインターレースの場合は、ノンインターレース信号の水平同期信号ＨＤｐに基づき、ノンインターレースの１フレーム期間で１フレームラインのデータを読み出すように順次アドレスＡｒｖ２を発生し、メモリ６２０からノンインターレース信号Ｓｒを読み出す。
【００９０】
読み出し制御回路６２２は、出力がインターレースの場合は、インターレース信号の水平同期信号ＨＤｉに基づき、インターレースの１フィールド期間で１フィールドラインのデータを読み出すように順次アドレスＡｒｖ２を発生し、メモリ６２０からインターレース信号Ｓｒを読み出す。
【００９１】
なお、書き込み制御回路６２１がライン単位のアドレスホールド機能を有効化するのは、垂直方向に縮小処理を行う時だけである。
【００９２】
このようにして得られた映像信号Ｓｒは、ノンインターレース信号の場合は、動き適応及び斜め適応処理による高精細なＩＰ変換が行われたノンインターレース信号であると同時に、電子ズームによる拡大縮小率に応じて目立ちやすくなる、ＩＰ変換の誤判定による画質劣化を好適に抑制することができ、結果として常に高画質なノンインターレース信号を得ることができる。
【００９３】
映像信号Ｓｒがインターレース信号の場合は、拡大縮小回路６でノンインターレース信号を再びインターレース信号にするように、補間フィールド画像の垂直方向の位相をずらして補間演算することで、高精細なＩＰ変換が行われたノンインターレース信号から、電子ズームによる拡大縮小率に応じて目立ちやすくなる、ＩＰ変換の誤判定による画質劣化を好適に抑制しつつ、フレーム画像からフィールド画像を補間演算することができ、結果として常に高画質なインターレース信号を得ることができる。
【実施例２】
【００９４】
本発明の第２の実施形態についての説明をする。図１２は、本発明に好適な映像信号処理ブロック図の例である。本発明の第１の実施形態と共通するものには、同じ番号が振ってある。
【００９５】
入力端子１から入力されたインターレース映像信号Ｓｉは、メモリ２に入力されて、１フィールド期間遅延され、メモリ２からフィールド遅延信号Ｓｍとして出力される。
【００９６】
動き判定回路３は、インターレース映像信号Ｓｉ及びフィールド遅延信号Ｓｍが入力されるとともに、垂直の倍率係数Ｃｚｖが入力され、動き判定処理がなされた後、動き判定信号Ｄｍを出力する。
【００９７】
斜め判定回路４は、インターレース映像信号Ｓｉ及びフィールド遅延信号Ｓｍが入力されるとともに、垂直の倍率係数Ｃｚｖが入力され、斜め判定処理がなされた後、斜め判定信号Ｄｄを出力する。
【００９８】
ライン補間回路５は、インターレース映像信号Ｓｉ及びフィールド遅延信号Ｓｍが入力されるとともに、動き判定信号Ｄｍ及び斜め判定信号Ｄｄが入力され、現在の走査線（現フィールド）であるＳｉに対する補間走査線（補間フィールド）を、動き判定信号Ｄｍ及び斜め判定信号Ｄｄに従って補間画素位置毎に補間演算し、インターレース信号の水平同期信号ＨＤｉ及びノンインターレース信号の水平同期信号ＨＤｐでタイミング制御を行いながら、ノンインターレース映像信号を現フィールド信号ＳｉＣと補間フィールド信号ＳＢとして、各々順次出力する。
【００９９】
メモリ９は、メモリ制御回路１０がインターレース信号の水平同期信号ＨＤｉ及びノンインターレース信号の水平同期信号ＨＤｐに基づき書き込みアドレスＡｗ及び読み出しアドレスＡｒを制御し、現フィールド信号ＳｉＣと補間フィールド信号ＳＢを、ノンインターレースフレームとして保持し、ノンインターレース信号Ｓｐを出力する。
【０１００】
拡大縮小回路６は、ノンインターレース映像信号Ｓｐに対して水平の倍率係数Ｃｚｈ及び垂直の倍率係数Ｃｚｖに基づき、水平方向及び垂直方向に拡大縮小演算を行い、インターレース信号の水平同期信号ＨＤｉ及びノンインターレース信号の水平同期信号ＨＤｐでタイミング制御を行いながら、所定の画像サイズ、走査方式の映像信号Ｓｒを出力する。
【０１０１】
この時、マイコン７から拡大縮小の指示を受けた倍率係数発生回路８は、指示された拡大縮小率に応じて水平の倍率係数Ｃｚｈ及び垂直の倍率係数Ｃｚｖを画素単位に発生し、動き判定回路３、斜め判定回路４及びメモリ制御回路１０に垂直の倍率係数Ｃｚｖを入力し、拡大縮小回路６に水平の倍率係数Ｃｚｈ及び垂直の倍率係数Ｃｚｖを入力する。
【０１０２】
水平の倍率係数Ｃｚｈ及び垂直の倍率係数Ｃｚｖには、それぞれの補間方向に対する補間位置の重心、参照する原サンプルの移動量などの、補間演算に必要な情報が含まれている。
【０１０３】
次に、倍率発生回路８の出力である水平の倍率係数Ｃｚｈ及び垂直の倍率係数Ｃｚｖによる各回路構成及びその制御について、詳しく説明する。
【０１０４】
動き判定回路３は、たとえば図２に示すような構成となっている。また、各信号の物理的な位置関係は、図３に示してある。
【０１０５】
入力されたインターレース映像信号Ｓｉは、ライン遅延素子３０１で１ライン遅延されたＳｉＡ及び現ライン信号ＳｉＣとされる。
【０１０６】
減算器３０２は、ＳｉＡ及びＳｉＣとの差分を演算し、絶対値回路３０３で絶対値として、Ｓｉフィールド内のライン間差分値Ｅｇｖを画素単位で算出する。
【０１０７】
加算器３０４は、ＳｉＡ及びＳｉＣとの平均値を演算し、減算器３０５はＳｍフィールドのライン信号ＳｍＢとの差分を演算し、絶対値回路３０６で絶対値として、補間ライン位置におけるＳｍフィールドとＳｉフィールドとのフィールド間差分値Ｆｄｄを画素単位で算出する。
【０１０８】
垂直の倍率係数Ｃｚｖは、オフセット回路３０７に入力される。オフセット回路３０７は、例えば図４に示すような入出力特性を持つ関数回路であり、垂直の倍率係数Ｃｚｖが縮小領域である時はオフセット値Ｄｏｆはゼロであるが、拡大領域に入ると徐々に値が大きくなり、ある拡大倍率に達すると、オフセットの最大値になるように制御される。
【０１０９】
フィールド間差分値Ｆｄｄはオフセット値Ｄｏｆが加算器３０８で加算されてＦｄｄ’とされ、ライン間差分値Ｅｇｖとともに、比較回路３０９に入力される。
比較回路３０９では、動き判定信号Ｄｍを
Ｄｍ＝Ｆｄｄ’／Ｅｄｖ（ただしＤｍ≦１でリミット）
で求め、多値の係数として出力する。
【０１１０】
このような演算で出力された動き判定信号Ｄｍは、値が大きければ大きいほどフィールド間の相関が低いことを示しており、動き部分であると判定する。逆に、値が小さければ小さいほどフィールド間の相関が高いことを示しており、静止部分であると判定する。
【０１１１】
オフセット値Ｄｏｆは、最終的に動き判定値が動きよりの判定結果となるように与えればよく、例えば、ライン間差分値Ｅｇｖに対して減算するように与えても良いし、動き判定信号Ｄｍに加算するように与えても良い。
【０１１２】
また、この動き判定回路の構成はごく簡素な一例であり、動き判定信号Ｄｍがライン間差分値Ｅｇｖ、フィールド間差分値Ｆｄｄから算出されることを示したものである。
【０１１３】
従って、ライン間差分値Ｅｇｖ、フィールド間差分値Ｆｄｄの算出方法、また、それらを利用した動き判定信号Ｄｍの算出方法を限定するものではない。
【０１１４】
斜め判定回路３は、たとえば図５に示すような構成となっている。また、各信号の物理的な位置関係は、図６に示してある。
【０１１５】
入力されたインターレース映像信号Ｓｉは、ライン遅延素子４０１で１ライン遅延されたＳｉＡ及び現ライン信号ＳｉＣとされる。
【０１１６】
１ライン遅延信号ＳｉＡは、遅延素子４０２、４０３で順次１画素単位に遅延され、それぞれＳｉＡ２、ＳｉＡ１を出力する。現在の画素信号はＳｉＡ３とされる。
【０１１７】
現ライン信号ＳｉＣは、遅延素子４０４、４０５で順次１画素単位に遅延され、それぞれＳｉＣ２、ＳｉＣ１を出力する。現在の画素信号はＳｉＣ３とされる。
【０１１８】
減算器４０６は、ＳｉＡ１及びＳｉＣ３との差分を演算し、絶対値回路４０７で絶対値として、Ｓｉフィールド内の補間画素位置に対する斜め方向差分値Ｄ１を画素単位で算出する。
【０１１９】
減算器４０８は、ＳｉＡ２及びＳｉＣ２との差分を演算し、絶対値回路４０９で絶対値として、Ｓｉフィールド内の補間画素位置に対する垂直方向差分値Ｄ２を画素単位で算出する。
【０１２０】
減算器４１０は、ＳｉＡ３及びＳｉＣ１との差分を演算し、絶対値回路４１１で絶対値として、Ｓｉフィールド内の補間画素位置に対する斜め方向差分値Ｄ３を画素単位で算出する。
【０１２１】
垂直の倍率係数Ｃｚｖは、オフセット回路４１２に入力される。オフセット回路４１２は、例えば図７に示すような入出力特性を持つ関数回路であり、垂直の倍率係数Ｃｚｖが縮小領域である時はオフセット値Ｄｏｆはゼロであるが、拡大領域に入ると徐々に値が大きくなり、ある拡大倍率に達すると、オフセットの最大値になるように制御される。
【０１２２】
斜め方向差分値Ｄ１及び斜め方向差分値Ｄ３はオフセット値Ｄｏｆが加算器４１３、４１４で加算されてそれぞれＤ１’、Ｄ３’とされ、垂直方向差分値Ｄ２とともに、比較回路４１５に入力される。
【０１２３】
比較回路４１５では、斜め判定信号Ｄｄを
Ｄｄ＝Ｄ１’、Ｄ２、Ｄ３’のうち最小のもの
で求め、方向を示す多値の係数として出力する。これはあくまで、Ｄｄを算出する方法の一例にすぎない。例えばそれぞれの差分値をそのまま出力するなど、より多値な表現も考えられる。
【０１２４】
このような演算で出力された斜め判定信号Ｄｄは補間画素を中心とした上下ラインの画素方向のうち、相関がもっとも高い方向を示している。
【０１２５】
オフセット値Ｄｏｆは、最終的に斜め判定値が垂直方向になりやすくする判定結果となるように与えればよく、例えば、垂直方向差分値Ｄ２に対して減算するように与えても良い。
【０１２６】
また、この斜め判定回路の構成はごく簡素な一例であり、斜め判定信号Ｄｄが補間画素を中心とした上下ラインの画素方向から算出されることを示したものである。
【０１２７】
従って、各斜め方向差分値ライン間差分値Ｄｘ（ｘは任意の数字）、また、それらを利用した斜め判定信号Ｄｄの算出方法を限定するものではない。
ライン補間回路５は、たとえば図８に示すような構成となっている。また、各信号の物理的な位置関係は、動き判定回路の説明の図３及び斜め判定回路の説明の図６に示してある。
【０１２８】
入力されたインターレース映像信号Ｓｉは、ライン遅延素子４０１で１ライン遅延されたＳｉＡ及び現ライン信号ＳｉＣとされる。
【０１２９】
１ライン遅延信号ＳｉＡは、遅延素子５０２、５０３で順次１画素単位に遅延され、それぞれＳｉＡ２、ＳｉＡ１を出力する。現在の画素信号はＳｉＡ３とされる。
【０１３０】
現ライン信号ＳｉＣは、遅延素子５０４、５０５で順次１画素単位に遅延され、それぞれＳｉＣ２、ＳｉＣ１を出力する。現在の画素信号はＳｉＣ３とされる。
【０１３１】
加算器５０６は、ＳｉＡ１及びＳｉＣ３との平均値を演算し、Ｓｉフィールド内の補間画素位置に対する斜め方向補間値Ｐ１を画素単位で算出する。
【０１３２】
減算器５０７は、ＳｉＡ２及びＳｉＣ２との平均値を演算し、Ｓｉフィールド内の補間画素位置に対する垂直方向補間値Ｐ２を画素単位で算出する。
【０１３３】
減算器５０８は、ＳｉＡ３及びＳｉＣ１との平均値を演算し、Ｓｉフィールド内の補間画素位置に対する斜め方向補間値Ｐ３を画素単位で算出する。
【０１３４】
合成回路５０９は、各補間値Ｐ１、Ｐ２、Ｐ３を、斜め判定信号Ｄｄに従って１つ選択し、Ｓｉフィールド内補間信号ＳｉＢを出力する。
【０１３５】
なおこの合成回路はセレクタである必然性はなく、斜め判定信号が各補間画素の重み付けを示すように出力すれば、各補間値Ｐ１、Ｐ２、Ｐ３を重み付けして
ＳｉＢ＝Ｄ１・Ｐ１＋Ｄ２・Ｐ２＋Ｄ３・Ｐ３
のように合成することも可能である。
【０１３６】
補間回路５１０は、Ｓｉフィールド内補間信号ＳｉＢ及びＳｍフィールドのライン信号ＳｍＢを、動き判定信号Ｄｍに従って重み付けして、補間ライン信号ＳＢを
ＳＢ＝Ｄｍ・ＳｉＢ＋（１−Ｄｍ）・ＳｍＢ（ただしＤｍ≦１）
のように画素単位に合成する。
【０１３７】
Ｄｍがゼロであれば動き判定は完全静止であり、補間ライン信号ＳＢはＳｍフィールド値そのもので行われることになる。
【０１３８】
最終的にライン補間回路５は、補間ライン信号ＳＢ及び現ライン信号ＳｉＣを同時に出力する。
【０１３９】
なお、ライン補間回路５は、本発明の第１の実施例と同じ構成をとることもできるが、この実施例では後述するメモリ制御回路９で線順次化回路と等価な動作が可能であり、結果線順次化回路を省略することができるため、ハードウェア規模の削減に有利である。
【０１４０】
メモリ９及びメモリ制御回路１０は、例えば図１６のような構成をとる。信号のタイミングについては、図１７に示している。文中のカッコ内のアルファベットは、図１７のものと一致している。
【０１４１】
なお、メモリ９は、少なくとも１フレーム分のデータを保持できる容量を持つ。
【０１４２】
インターレース信号の水平同期信号ＨＤｉ（Ａ）は書き込み制御回路１００１に入力され、書き込み制御回路１００１は、インターレースの１ライン期間で補間ライン信号ＳＢ及び現ライン信号ＳｉＣの２ライン分のデータを、上下ペアにして順次書き込むようにアドレスＡｗを発生し、メモリ９にそれぞれＳｉＣ（Ｂ）、ＳＢ（Ｃ）をフレームイメージにして保持する（Ｄ）、（Ｅ）。
【０１４３】
この時、書き込み制御回路１００１はインターレース信号の倍の周波数であるノンインターレース信号のドットクロック周期で動作し、走査線の上下に相当するアドレスをクロック周期で時分割に切り替えているので、インターレースの１ライン期間で、メモリ９にそれぞれＳｉフィールドのライン信号ＳｉＣ（Ｂ）、Ｓｍフィールドの補間ライン信号ＳＢ（Ｃ）の２ライン分のデータをすべて書き込むことができる。
【０１４４】
ノンインターレース信号の水平同期信号ＨＤｐ（Ｆ）は読み出し制御回路５１１４に入力され、読み出し制御回路１００２は、ノンインターレースの１ライン期間で１ラインのデータを順次読み出すようにアドレスＡｒを発生し、メモリ９からノンインターレース信号Ｓｐを読み出す（Ｊ）。
【０１４５】
この時、読み出し制御回路１００２はインターレース信号の倍の周波数であるノンインターレース信号のドットクロック周期で動作しているので、ノンインターレースの１ライン期間で、メモリ９の１ライン分のデータをすべて読み出すことができる。
【０１４６】
拡大縮小回路６は、たとえば図１１に示すような構成となっている。信号のタイミングについては、図１２及び図１３に示している。文中のカッコ内のアルファベットは、図１２のものと一致している。
【０１４７】
ノンインターレース信号Ｓｐは、クロック、リード・ライトアドレスを独立して制御可能な、少なくとも１ライン分のデータを保持できる容量を持つデュアルポートラインメモリ６０１に入力される。
【０１４８】
ノンインターレース信号の水平同期信号ＨＤｐは書き込み制御回路６０２に入力され、書き込み制御回路６０２は、ノンインターレースの１ライン期間で１ラインのデータを順次書き込むようにアドレスＡｗｈ１を発生し、ラインメモリ６０１にノンインターレース信号Ｓｐを保持する。
【０１４９】
ノンインターレース信号の水平同期信号ＨＤｐ及び水平の倍率係数Ｃｚｈは読み出し制御回路６０３に入力され、読み出し制御回路６０３は、アドレスＡｒｈ１の初期値の設定により、ラインの任意の一部を水平方向に切り出すとともに、水平の倍率係数Ｃｚｈによって定まる所定のパターンでアドレスＡｒｈ１を画素単位でホールドし、ノンインターレースの１ライン期間で１ライン幅のデータを読み出すようにアドレスＡｒｈ１を発生し、ラインメモリ６０１からノンインターレース信号ＳｐＢを読み出す。
【０１５０】
水平の倍率係数Ｃｚｈはホールド制御回路６０５に入力され、水平の倍率係数Ｃｚｈによって定まる所定のパターンでホールド制御信号Ｃｈｈを発生する。このパターンは、前記読み出し制御回路６０３が内部で生成するパターンと同一である。
【０１５１】
ノンインターレース信号ＳｐＢは、ホールド制御可能な遅延素子６０４に入力され、遅延素子６０４はホールド制御信号Ｃｈｈに従ってノンインターレース信号ＳｐＢをホールドしながら画素単位の遅延信号ＳｐＡを順次出力する。
【０１５２】
なお、読み出し制御回路６０３及びホールド回路６０５が画素単位のホールド機能を有効化するのは、水平方向に拡大処理を行う時だけである。
【０１５３】
ノンインターレース信号ＳｐＢ、遅延信号ＳｐＡ及び水平の倍率係数Ｃｚｈは、
Ｓｐｈ＝（ＳｐＡ−ＳｐＢ）・ｋ＋ＳｐＢ（ｋはＣｚｈ中の重心値）
で表される線形補間演算が行われるように、減算器６０６、乗算器６０７、加算器６０８で演算され、補間画素信号Ｓｐｈを出力する。
【０１５４】
補間画素信号Ｓｐｈは、クロック、リード・ライトアドレスを独立して制御可能な、少なくとも１ライン分のデータを保持できる容量を持つデュアルポートラインメモリ６０９に入力される。
【０１５５】
ノンインターレース信号の水平同期信号ＨＤｐ及び水平の倍率係数Ｃｚｈは書き込み制御回路６１０に入力され、書き込み制御回路６１０は、水平の倍率係数Ｃｚｈによって定まる所定のパターンでアドレスＡｗｈ２をホールドし、ノンインターレースの１ライン期間で１ライン幅のデータを書き込むようにアドレスＡｗｈ２を発生し、ラインメモリ６０９に補間画素信号Ｓｐｈを保持する。
【０１５６】
ノンインターレース信号の水平同期信号ＨＤｐは読み出し制御回路６１１に入力され、読み出し制御回路６１１は、ノンインターレースの１ライン期間で１ライン幅のデータを読み出すように順次アドレスＡｒｈ２を発生し、ラインメモリ６０９からノンインターレース信号Ｓｐｈ’を読み出す。
【０１５７】
なお、書き込み制御回路６１０が画素単位のアドレスホールド機能を有効化するのは、水平方向に縮小処理を行う時だけである。
【０１５８】
ノンインターレース信号Ｓｐｈ’は、少なくとも１フィールド分のデータを保持できる容量を持つメモリ６１２に入力される。
【０１５９】
ノンインターレース信号の水平同期信号ＨＤｐは書き込み制御回路６１３に入力され、書き込み制御回路６１３は、ノンインターレースの１ライン期間で１ラインのデータを順次書き込むようにアドレスＡｗｖ１を発生し、メモリ６１２にノンインターレース信号Ｓｐｈ’を保持する。
【０１６０】
ノンインターレース信号の水平同期信号ＨＤｐ及び垂直の倍率係数Ｃｚｖは読み出し制御回路６１４に入力され、読み出し制御回路６１４は、アドレスＡｒｖ１の初期値の設定により、フィールドの任意の一部を垂直方向に切り出すとともに、垂直の倍率係数Ｃｚｖによって定まる所定のパターンでアドレスＡｒｖ１をライン単位でホールドし、ノンインターレースの１フィールド期間で１フィールドラインのデータを読み出すようにアドレスＡｒｖ１を発生し、メモリ６１２からノンインターレース信号Ｓｐ２を読み出す。
【０１６１】
垂直の倍率係数Ｃｚｖはホールド制御回路６１６に入力され、垂直の倍率係数Ｃｚｖによって定まる所定のパターンでホールド制御信号Ｃｈｖを発生する。このパターンは、前記読み出し制御回路６１４が内部で生成するパターンと同一である。
【０１６２】
ノンインターレース信号Ｓｐ２は、ラインメモリ６１５に入力され、ラインメモリ６１５はホールド制御信号Ｃｈｖに従ってノンインターレース信号Ｓｐ２をライン単位でホールドしながら画素単位の遅延信号Ｓｐ２を順次出力する。
【０１６３】
なお、読み出し制御回路６１４及びホールド回路６１６がライン単位のホールド機能を有効化するのは、垂直方向に拡大処理を行う時だけである。
【０１６４】
ノンインターレース信号Ｓｐ２、遅延信号Ｓｐ１及び水平の倍率係数Ｃｚｖは、
Ｓｐｖ＝（Ｓｐ１−Ｓｐ２）・ｋ＋Ｓｐ２（ｋはＣｚｖ中の重心値）
で表される線形補間演算が行われるように、減算器６１７、乗算器６１８、加算器６１９で演算され、補間画素信号Ｓｐｖを出力する。
【０１６５】
補間画素信号Ｓｐｖは少なくとも１フィールド分のデータを保持できる容量を持つメモリ６２０に入力される。
【０１６６】
ノンインターレース信号の水平同期信号ＨＤｐ及び水平の倍率係数Ｃｚｖは書き込み制御回路６２１に入力され、書き込み制御回路６２１は、水平の倍率係数Ｃｚｖによって定まる所定のパターンでアドレスＡｗｖ２をホールドし、ノンインターレースの１フィールド期間で１フィールドラインのデータを書き込むようにアドレスＡｗｖ２を発生し、メモリ６２０に補間画素信号Ｓｐｖを保持する。
【０１６７】
ノンインターレース信号の水平同期信号ＨＤｐ及びインターレース信号の水平同期信号ＨＤｉは読み出し制御回路６２２に入力され、読み出し制御回路６２２は、出力がノンインターレースの場合はノンインターレースの１フレーム期間で１フレームラインのデータを読み出すように順次アドレスＡｒｖ２を発生し、出力がインターレースの場合はインターレースの１フィールド期間で１フィールドラインのデータを読み出すように順次アドレスＡｒｖ２を発生し、メモリ６２０からインターレース信号Ｓｒを読み出す。
【０１６８】
なお、書き込み制御回路６２１がライン単位のアドレスホールド機能を有効化するのは、垂直方向に縮小処理を行う時だけである。
【０１６９】
このようにして得られた映像信号Ｓｒは、ノンインターレース信号の場合は、動き適応及び斜め適応処理による高精細なＩＰ変換が行われたノンインターレース信号であると同時に、電子ズームによる拡大縮小率に応じて目立ちやすくなる、ＩＰ変換の誤判定による画質劣化を好適に抑制することができ、結果として常に高画質なノンインターレース信号を得ることができる。
【０１７０】
映像信号Ｓｒがインターレース信号の場合は、拡大縮小回路６でノンインターレース信号を再びインターレース信号にするように、補間フィールド画像の垂直方向の位相をずらして補間演算することで、高精細なＩＰ変換が行われたノンインターレース信号から、電子ズームによる拡大縮小率に応じて目立ちやすくなる、ＩＰ変換の誤判定による画質劣化を好適に抑制しつつ、フレーム画像からフィールド画像を補間演算することができ、結果として常に高画質なインターレース信号を得ることができる。
【実施例３】
【０１７１】
本発明の第３の実施形態についての説明をする。図１４は、本発明に好適な映像信号処理ブロック図の例である。
【０１７２】
本実施例は、前述した実施例１、２の応用システムであり、例えば図１４のようなシステム構成をとるビデオカメラである。
【０１７３】
ＣＣＤなどの撮像素子１４１は、蓄積した電荷をビデオ信号のフィールドレート（例えば１／６０秒）で電気信号として出力し、ＣＤＳ回路１４２、ＡＧＣ回路１４３、Ａ／Ｄ変換器１４４を通してデジタル映像信号に変換される。
【０１７４】
カメラ信号処理回路１４５は、入力されたデジタル信号に対して、色分離、ホワイトバランス、輪郭補償、ガンマ処理などのカメラ信号処理を施し、インターレース映像信号を出力する。
【０１７５】
ＩＰ変換回路１４６は、入力されたインターレース映像信号を、上記実施例に基づいてノンインターレース映像信号に変換する。
【０１７６】
拡大縮小処理回路１４７は、入力されたノンインターレース映像信号またはインターレース映像信号を、上記実施例に基づいて拡大または縮小処理し、テープ或いは半導体メモリに代表される記録媒体１４８に変換する。
【０１７７】
このようにして記録されたノンインターレース映像信号またはインターレース映像信号は、動き適応及び斜め適応処理による高精細なＩＰ変換が行われ、電子ズームによる拡大縮小率に応じて、ＩＰ変換の誤判定による画質劣化を好適に抑制することができ、結果として常に高画質な映像信号を記録することができる。
【実施例４】
【０１７８】
本発明の第４の実施形態についての説明をする。図１５は、本発明に好適な映像信号処理ブロック図の例である。
【０１７９】
本実施例は、前述した実施例１、２の応用システムであり、例えば図１５のようなシステム構成をとる再生装置である。
【０１８０】
テープ或いは半導体メモリに代表される記録媒体１５１は、記録した映像信号をビデオ信号のフィールドレート（例えば１／６０秒）でデジタル信号を出力し、再生信号処理回路１５２に入力する。
【０１８１】
再生信号処理回路１５２は、入力されたデジタル信号に対して、伸長処理、輪郭補償、などの再生信号処理を施し、インターレース映像信号を出力する。
【０１８２】
ＩＰ変換回路１５３は、入力されたインターレース映像信号を、上記実施例に基づいてノンインターレース映像信号に変換する。
【０１８３】
拡大縮小処理回路１５４は、入力されたノンインターレース映像信号またはインターレース映像信号を、上記実施例に基づいて拡大または縮小処理し、テレビモニタに代表される表示媒体１５５に変換する。
【０１８４】
このようにして記録されたノンインターレース映像信号またはインターレース映像信号は、動き適応及び斜め適応処理による高精細なＩＰ変換が行われ、電子ズームによる拡大縮小率に応じて、ＩＰ変換の誤判定による画質劣化を好適に抑制することができ、結果として常に高画質な映像信号を表示することができる。
【図面の簡単な説明】
【０１８５】
【図１】本発明の第１の実施例を示す図
【図２】本発明の動き判定回路の例を示す図
【図３】動き判定回路の各信号の物理的な位置関係を示す図
【図４】動き判定回路のオフセット回路の入出力特性の例を示す図
【図５】本発明の斜め判定回路の例を示す図
【図６】斜め判定回路の各信号の物理的な位置関係を示す図
【図７】斜め判定回路のオフセット回路の入出力特性の例を示す図
【図８】本発明の第１の実施例のライン補間回路の例を示す図
【図９】本発明のライン補間回路の線順次化回路の例を示す図
【図１０】線順次化回路のタイミングチャートの例を示す図
【図１１】本発明の拡大縮小回路の例を示す図
【図１２】本発明の第２の実施例を示す図
【図１３】本発明の第２の実施例のライン補間回路の例を示す図
【図１４】本発明の第３の実施例を示す図
【図１５】本発明の第４の実施例を示す図
【図１６】本発明の第２の実施例のメモリ及びメモリ制御回路の例を示す図
【図１７】メモリ制御回路のタイミングチャートの例を示す図
【符号の説明】
【０１８６】
Ｓｉ  インターレース映像信号入力
ＨＤｉ  インターレース信号の水平同期信号
ＨＤｐ  ノンインターレース信号の水平同期信号
Ｃｚｖ  垂直の倍率係数
Ｃｚｈ  水平の倍率係数
Ｓｐ  ノンインターレース映像信号出力
Ｓｒ  拡大縮小後の映像信号
【図１】
2007019708.tif 000003
【図２】
2007019708.tif 000004
【図３】
2007019708.tif 000005
【図４】
2007019708.tif 000006
【図５】
2007019708.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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