(57)【要約】【課題】グランド端子が正規に接地されていないことによる誤動作を防止することが可能な電力供給制御装置を提供する。【解決手段】強制遮断回路５０は、パワーＭＯＳＦＥＴ１４のゲート−ソース間に接続された短絡用ＦＥＴ５１を備え、このゲートには、抵抗５２及び上記抵抗２４を介してグランド端子Ｐ５に接続されており、このグランド端子Ｐ５の電位Ｖgndに応じた電圧がゲートに与えられる。短絡用ＦＥＴ５１は、パワーＭＯＳＦＥＴ１４のソース電位Ｖsに対するグランド端子Ｐ５の電位Ｖgndの電位差が、上記第４レベル以上になっているときにオンしてパワーＭＯＳＦＥＴ１４のゲート−ソース間を短絡させることで、当該パワーＭＯＳＦＥＴ１４を第２強制遮断状態とする。【選択図】図１
2007201723.tif 000002
【特許請求の範囲】
【請求項１】
電源と負荷との間に設けられて前記電源から前記負荷への電力供給を制御する電力供給制御装置であって、
前記電源から前記負荷への通電路に配されるｎチャネル型のＭＯＳＦＥＴと、
グランド端子と、
前記グランド端子の電位を基準に前記ＭＯＳＦＥＴのゲート電位を制御して当該ＭＯＳＦＥＴに通電動作と遮断動作とを行わせるゲート駆動回路と、
前記グランド端子の電位が前記ＭＯＳＦＥＴのソース電位よりも所定レベル以上高くなっているときは、当該ＭＯＳＦＥＴを強制遮断状態とする強制遮断回路と、を備える電力供給制御装置。
【請求項２】
前記所定レベルは、前記グランド端子が正規に接地され、かつ、前記ＭＯＳＦＥＴが遮断状態にあるときにおける前記グランド端子と前記ＭＯＳＦＥＴのソースとの電位差よりも大きい値に設定されている請求項１に記載の電力供給制御装置。
【請求項３】
前記所定レベルは、前記ＭＯＳＦＥＴの閾値電圧よりも小さい値に設定されている請求項１または請求項２に記載の電力供給制御装置。
【請求項４】
前記強制遮断回路は、前記ＭＯＳＦＥＴのゲートとソースとの間に接続されたスイッチ素子を有し、前記グランド端子の電位が前記ＭＯＳＦＥＴのソース電位よりも所定レベル以上高くなっているときに前記スイッチ素子をオンして前記ゲートと前記ソースとの間の電圧を前記ＭＯＳＦＥＴの閾値電圧よりも強制的に小さくする構成である請求項１から請求項３のいずれかに記載の電力供給制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力供給制御装置に関する。
【背景技術】
【０００２】
電力供給制御装置には、下記特許文献１に示すように、ｎチャネル型のＭＯＳＦＥＴをプラス電源と負荷との間に挿入して電流制御を行う、いわゆるハイサイドドライバとして使用されるものがある。このものでは、上記ＭＯＳＦＥＴを十分にオン（通電動作）させるためには、そのゲート電圧を電源電圧以上（一般には電源電圧の２倍程度の電圧）とする必要があり、このためにゲート駆動回路（チャージポンプ回路）が必要となる。具体的には、ゲート駆動回路は、電力供給制御装置に外部からオン指令信号が入力されたときに、電源電圧に基づく入力電圧を昇圧した出力電圧をゲートに与えてＭＯＳＦＥＴをオンさせる。
【特許文献１】特開２００１−２１７６９６公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上記ゲート駆動回路は、電力供給制御装置に設けられたグランド端子の電位を基準にＭＯＳＦＥＴのゲート電位を制御して当該ＭＯＳＦＥＴをオンオフさせるようになっている。従って、グランド端子が接地されていないときには、そのグランド端子の電位がプラス電源電位側に近づき、これに伴ってＭＯＳＦＥＴのゲート電位もプラス電源電位側へと上昇する。そうすると、負荷を介して正規に接地されたＭＯＳＦＥＴのソースの電位と、ゲート電位との電位差が閾値電圧以上となって、オン指令信号が入力されていないにもかかわらずＭＯＳＦＥＴに通電動作をさせてしまう誤動作が生じるおそれがあった。
【０００４】
本発明は上記のような事情に基づいて完成されたものであって、その目的は、グランド端子が正規に接地されていないことによる誤動作を防止することが可能な電力供給制御装置を提供するところにある。
【課題を解決するための手段】
【０００５】
上記の目的を達成するための手段として、請求項１の発明に係る電力供給制御装置は、電源と負荷との間に設けられて前記電源から前記負荷への電力供給を制御する電力供給制御装置であって、前記電源から前記負荷への通電路に配されるｎチャネル型のＭＯＳＦＥＴと、グランド端子と、前記グランド端子の電位を基準に前記ＭＯＳＦＥＴのゲート電位を制御して当該ＭＯＳＦＥＴに通電動作と遮断動作とを行わせるゲート駆動回路と、前記グランド端子の電位が前記ＭＯＳＦＥＴのソース電位よりも所定レベル以上高くなっているときは、当該ＭＯＳＦＥＴを強制遮断状態とする強制遮断回路と、を備える。
【０００６】
請求項２の発明は、請求項１に記載の電力供給制御装置において、前記所定レベルは、前記グランド端子が正規に接地され、かつ、前記ＭＯＳＦＥＴが遮断状態にあるときにおける前記グランド端子と前記ＭＯＳＦＥＴのソースとの電位差よりも大きい値に設定されている。
【０００７】
請求項３の発明は、請求項１または請求項２に記載の電力供給制御装置において、前記所定レベルは、前記ＭＯＳＦＥＴの閾値電圧よりも小さい値に設定されている。
【０００８】
請求項４の発明は、請求項１から請求項３のいずれかに記載の電力供給制御装置において、前記強制遮断回路は、前記ＭＯＳＦＥＴのゲートとソースとの間に接続されたスイッチ素子を有し、前記グランド端子の電位が前記ＭＯＳＦＥＴのソース電位よりも所定レベル以上高くなっているときに前記スイッチ素子をオンして前記ゲートと前記ソースとの間の電圧を前記ＭＯＳＦＥＴの閾値電圧よりも強制的に小さくする構成である。
【発明の効果】
【０００９】
＜請求項１の発明＞
本構成によれば、例えばグランド端子が正規に接地されておらず、そのグランド端子の電位がＭＯＳＦＥＴのソース電位よりも所定レベル以上高くなっているときには、ＭＯＳＦＥＴが強制遮断状態とされる。従って、例えばＭＯＳＦＥＴに通電動作をさせるためのオン指令信号が入力されていないときに、ＭＯＳＦＥＴが通電動作されるといった誤動作を防止できる。
【００１０】
＜請求項２の発明＞
グランド端子が正規に接地され、かつ、ＭＯＳＦＥＴが遮断状態にあるとき（オン指令信号を受けていないとき）でも、例えばグランド端子が接地される箇所と負荷が接地される箇所とが異なることから両者に電位差が生じていることがある。つまり、グランド端子の電位が、ＭＯＳＦＥＴのソース電位（負荷の接地電位）よりも高くなっていることがある。従って、本構成では、グランド端子が正規に接地され、かつ、ＭＯＳＦＥＴが遮断状態にあるときにおけるグランド端子とＭＯＳＦＥＴのソースとの電位差を考慮して、この電位差を越える値だけグランド端子の電位がソースの電位よりも高くなったときにＭＯＳＦＥＴを強制遮断状態とする構成とした。
【００１１】
＜請求項３の発明＞
本構成によれば、ＭＯＳＦＥＴのソースに対するグランド端子の電位差がＭＯＳＦＥＴの閾値電圧（ＭＯＳＦＥＴの通電が開始されるときのゲート−ソース間電圧）よりも小さい値でＭＯＳＦＥＴを強制遮断状態とすることで、ＭＯＳＦＥＴの通電を確実に遮断できる。
【００１２】
＜請求項４の発明＞
本構成によれば、グランド端子の電位がＭＯＳＦＥＴのソース電位よりも所定レベル以上高くなっているときにスイッチ素子をオンして、ＭＯＳＦＥＴのゲート−ソース間電圧をそのＭＯＳＦＥＴの閾値電圧よりも強制的に小さくして強制遮断状態を作り出す構成とした。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態１を図１，２を参照しつつ説明する。
図１は、本実施形態に係る電力供給制御装置１０の全体構成のブロック図である。この電力供給制御装置１０は図示しない車両に搭載され、その車両用電源（以下、「電源１２」）から負荷１１として例えば車両用のランプ、クーリングファン用モータ、ワイパー用モータやデフォッガー用ヒータなどへの電力供給制御を行うために使用される。また、電力供給制御装置１０は、ｎチャネル型のＭＯＳＦＥＴ（以下、「パワーＭＯＳＦＥＴ１４」という）をプラスの電源１２と負荷１１との間に挿入して電流制御を行う、いわゆるハイサイドドライバとして使用される。
【００１４】
（１）基本構成
電力供給制御装置１０は、電源１２から負荷１１への通電路１３中に設けられるパワーＦＥＴとしてのＭＯＳＦＥＴ１４を備えている。そして、電力供給制御装置１０は、パワーＭＯＳＦＥＴ１４のゲートに定電圧信号、或いは、ＰＷＭ（Pulse Width Modulation。パルス幅変調）制御信号などの制御信号Ｓ１を与えてオンオフ動作させることで、この出力段のパワーＭＯＳＦＥＴ１４に連なる負荷１１への電力供給を制御するように構成されている。なお、本実施形態では、この電力供給制御装置１０は、入力端子Ｐ１が外部の操作スイッチ１５に接続される構成をなし、この操作スイッチ１５がオンとなることで動作するようになっている。具体的には、入力端子Ｐ１は、抵抗１５ａを介して操作スイッチ１５に接続され、抵抗１５ａと操作スイッチ１５との接続点が抵抗１５ｂを介して電源１２に接続されており、入力端子Ｐ１は、操作スイッチ１５がオフしているときは、電源電圧Ｖcc側にプルアップされている。
【００１５】
電力供給制御装置１０は、図１に示すように、上記入力端子Ｐ１と、電源１２に接続される電源端子Ｐ２及びタブ端子Ｐ３と、負荷１１に接続される負荷接続端子Ｐ４と、例えば車両のボディなどに接続されてグランド電位とされるグランド端子Ｐ５と、を備えた半導体スイッチ装置１７（半導体ディバイス）として構成されている。
【００１６】
半導体スイッチ装置１７には、主として、入力インターフェース部１８、内部グランド生成部１９、コントロールロジック部２０、ゲート駆動部２１が備えられている。入力インターフェース部１８は、入力側が入力端子Ｐ１に接続されており、操作スイッチ１５がオフしているときにハイレベルの制御信号Ｓ１が入力され、オンしているときにローレベルの制御信号Ｓ１が入力され、この制御信号Ｓ１が内部グランド生成部１９及びコントロールロジック部２０に与えられる。
【００１７】
内部グランド生成部１９は、定電圧電源生成回路としての内部電源生成回路２２を備え、この内部電源生成回路２２は、入力側が上記電源端子Ｐ２に接続されるとともに、出力側がスイッチ素子としてのＦＥＴ２３及びを抵抗２４を介してグランド端子Ｐ５に接続されている。内部グランド生成部１９は、入力インターフェース部１８からローレベルの制御信号Ｓ１を受けることでＦＥＴ２３がオンして内部電源生成回路２２が通電し、これにより、電源電圧Ｖccよりも所定の定電圧Ｖｘ分（本実施形態では例えば６Ｖ）だけ低い内部グランドＧＮＤ２を生成する。そして、電源電圧Ｖccから内部グランドＧＮＤ２を差し引いた生成電圧Ｖinがコントロールロジック部２０に供給されることで、このコントロールロジック部２０が動作可能な状態となる。なお、このような構成により、電源電圧Ｖccが上記定電圧Ｖｘよりも低くなっている場合には、内部電源生成回路２２の生成電圧Ｖinは概ね電源電圧Ｖccと等しくなる。従って、後述するように、電源電圧Ｖccが低い場合には、それと等価的な値を示す生成電圧Ｖinを見ることにより、電源電圧Ｖccのレベル変動を見ることができる。
【００１８】
コントロールロジック部２０は、内部電源生成回路２２の生成電圧Ｖinが第２レベル以上で動作可能となる。この第２レベルは本実施形態では例えば３Ｖである。コントロールロジック部２０は、入力インターフェース部１８から上記ローレベルの制御信号Ｓ１を受けたときには、そのときの電源電圧Ｖcc（内部電源生成回路２２の生成電圧Ｖin）が第１レベル（＞第２レベル  上記の「オン可能レベル」に相当）以上であることを条件に、ゲート駆動部２１によってパワーＭＯＳＦＥＴ１４に通電動作（ターンオン）をさせる。
【００１９】
ここで、後述するようにパワーＭＯＳＦＥＴ１４をゲート駆動するための充電回路２５は、電源電圧Ｖccを入力電圧として昇圧してゲート電圧を電源電圧Ｖccよりも高い電圧に持ち上げることで当該パワーＭＯＳＦＥＴ１４に通電動作を行わせる。従って、電源電圧Ｖccがある程度低いときには、このパワーＭＯＳＦＥＴ１４に十分な通電動作をさせるために必要なレベルまでゲート電圧を持ち上げることができない。従って、上記したように、コントロールロジック部２０は、パワーＭＯＳＦＥＴ１４に十分な通電動作をさせることが可能な第１レベル（本実施形態では例えば４．５Ｖ）以上であることを条件に充電回路２５を駆動させる構成としている。
【００２０】
一方、コントロールロジック部２０は、ハイレベルの制御信号Ｓ１を受けるとゲート駆動部２１によってパワーＭＯＳＦＥＴ１４に遮断動作（ターンオフ）をさせる。従って、この実施形態では、ローレベルの制御信号Ｓ１がパワーＭＯＳＦＥＴ１４に通電動作をさせるための「オン指令信号」に相当し、ハイレベルの制御信号Ｓ１がパワーＭＯＳＦＥＴ１４に遮断動作をさせるための「オフ指令信号」に相当する。
【００２１】
ゲート駆動部２１は、電源端子Ｐ２とパワーＭＯＳＦＥＴ１４のゲートとの間に接続された充電回路２５、及び、パワーＭＯＳＦＥＴ１４のゲートと負荷接続端子Ｐ４との間に接続された放電回路２６を備える。充電回路２５は、チャージポンプ回路であって、電源電圧Ｖcc（生成電圧Ｖin）が第１レベル以上のときに上記ローレベルの制御信号Ｓ１（オン指令信号）を受けているコントロールロジック部２０から駆動信号Ｓ２が与えられて駆動し、パワーＭＯＳＦＥＴ１４のゲート電圧を電源電圧Ｖccの略２倍の電圧まで持ち上げて、パワーＭＯＳＦＥＴ１４に十分な通電動作をさせる。一方、放電回路２６は、上記ハイレベルの制御信号Ｓ１（オフ指令信号）を受けているコントロールロジック部２０から駆動信号Ｓ３を与えられて駆動し、パワーＭＯＳＦＥＴ１４に蓄積されたゲート電荷を放電しパワーＭＯＳＦＥＴ１４に遮断動作をさせる。以下、このようにハイレベルの制御信号Ｓ１に基づくパワーＭＯＳＦＥＴ１４の遮断（動作）を「通常遮断（動作）」という。
【００２２】
（２）電源電圧低下時対策
半導体スイッチ装置１７には、パワーＭＯＳＦＥＴ１４に通電状態になっている間に、電源電圧Ｖccが上記第１レベルよりも低くなったときでもその通電状態を保持するための放電阻止回路２７が備えられている。この放電阻止回路２７は、パワーＭＯＳＦＥＴ１４のゲートと負荷接続端子Ｐ４との間に接続されたスイッチ素子としての放電阻止用ＦＥＴ２８と、上記内部電源生成回路２２の生成電圧Ｖinを入力電圧とするヒステリシス回路２９とを備えて構成されている。
【００２３】
ヒステリシス回路２９は、内部電源生成回路２２の生成電圧Ｖinが増加して第１レベルを超えたときに放電阻止用ＦＥＴ２８をターンオフ（放電阻止）させるためのローレベルの出力信号Ｓ４を出力し、その後に、生成電圧Ｖinが減少して上記第２レベルを下回ったときに放電阻止用ＦＥＴ２８をターンオン（放電）させるためのハイレベルの出力信号Ｓ４を出力する。
【００２４】
具体的には、内部電源生成回路２２の入出力間には抵抗３０及び抵抗３１が直列接続されており、この抵抗３１には抵抗３２及びＦＥＴ３３が並列接続されている。また、内部電源生成回路２２の入出力間には、ＦＥＴ３４と定電流素子３５とが直列接続されており、このＦＥＴ３４のゲートに抵抗３０及び抵抗３１による分圧電圧が与えられるようになっている。更に、内部電源生成回路２２の入出力間には、定電流素子３６とＦＥＴ３７とが直列接続されており、このＦＥＴ３７と上記ＦＥＴ３３とのゲート同士がＦＥＴ３４のドレイン側に共通接続されている。なお、本実施形態では、ＦＥＴ３４の閾値電圧は例えば１．５Ｖに設定されている。また、抵抗３０〜３２は、抵抗比が１：２：２に設定されている。
【００２５】
このような構成により、内部電源生成回路２２の生成電圧Ｖinが第１レベルに達する前まではＦＥＴ３３，３４，３７はいずれもオフしており、第１レベルに達したときにＦＥＴ３４のゲート−ソース間電圧が閾値電圧（１．５Ｖ）となってオンし、これに伴ってＦＥＴ３３，３７もオンし、出力信号Ｓ４がハイレベルからローレベルに反転する。コントロールロジック部２０は、ＦＥＴ３４のドレインに接続されており、このドレイン電位がローレベルからハイレベルに反転したことに基づき内部電源生成回路２２の生成電圧Ｖinが第１レベル以上になっていることを認識できる。一度、生成電圧Ｖinが第１レベル以上になると、ＦＥＴ３３がオンし、出力信号Ｓ４がローレベルからハイレベルに反転する閾値が第２レベルとなる。
【００２６】
ゲート駆動部２１には、電源端子Ｐ２と、ＦＥＴ２３及びを抵抗２４の接続点（ＧＮＤ１）との間において、互いに直列接続されたＦＥＴ４０及び定電流素子４１と、互いに直列接続されたＦＥＴ４２及び定電流素子４３とが備えられている。ＦＥＴ４０は、ヒステリシス回路２９からのローレベルの出力信号Ｓ４をゲートに受けることでオンし、これに伴って、ＦＥＴ４０のドレインにゲートが接続されたＦＥＴ４２がオンし、上記放電阻止用ＦＥＴ２８がターンオフし、パワーＭＯＳＦＥＴ１４のゲート電荷の放電経路を遮断してパワーＭＯＳＦＥＴ１４の通電状態を維持させるように働く。
【００２７】
一方、ヒステリシス回路２９からの出力信号Ｓ４がローレベルからハイレベルに反転すると、上記放電阻止用ＦＥＴ２８がターンオンし、パワーＭＯＳＦＥＴ１４のゲート電荷を放電させてパワーＭＯＳＦＥＴ１４に遮断動作をさせる。このときの遮断動作は、オン指令信号が入力されているときにパワーＭＯＳＦＥＴ１４を強制的に遮断するものであり、以下、これを「第１強制遮断（動作）」という。なお、上記定電流素子３５，３６，４１，４３は、抵抗等の抵抗性回路素子であってもよい。
【００２８】
図２には、電源電圧Ｖccのレベル変動による放電阻止回路２７の動作を示すタイムチャートである。なお、同図中の第３レベル（＜第２レベル）は、放電阻止用ＦＥＴ２８をオンさせるのに必要な電源電圧Ｖccのレベルである。
【００２９】
当初、電源電圧Ｖccが定電圧Ｖｘ以上であるときに、操作スイッチ１５がオンされローレベルの制御信号Ｓ１（オン指令信号）が電力供給制御装置１０に入力されると、内部電源生成回路２２の生成電圧Ｖinが上昇し、上記定電圧Ｖｘが生成される。この過程において、生成電圧Ｖinが第３レベルに達した時点で放電阻止用ＦＥＴ２８がターンオンし、更に第１レベルに達した時点でヒステリシス回路２９からの出力信号Ｓ４がハイレベルからローレベルに反転し、放電阻止用ＦＥＴ２８がオフした放電阻止状態となる。また、上記生成電圧Ｖinが第１レベル以上となったときに、ゲート駆動部２１の充電回路２５が、コントロールロジック部２０から駆動信号Ｓ２に基づき駆動し、パワーＭＯＳＦＥＴ１４にターンオンさせて通電状態とする。
【００３０】
ここで、この通電状態になった後に、例えばエンジン始動時に電源１２の電源電圧Ｖccが一時的に低下することがある。特に、電源１２の充電量が低下しているときには、エンジン始動時に電源電圧Ｖccが一時的に第１レベルよりも低くなることがある。電源電圧Ｖccが内部電源生成回路２２で生成すべき定電圧Ｖｘ以下まで低下した場合には、内部電源生成回路２２の生成電圧Ｖinも電源電圧Ｖccと同レベルまで低下する。
【００３１】
図２に示すように、電源電圧Ｖcc（生成電圧Ｖin）が第１レベルと第２レベルとの間のレベルまで低下したとき（同図Ａ期間）は、電源電圧Ｖcc（生成電圧Ｖin）が第１レベルを下回った時点ではヒステリシス回路２９からの出力信号Ｓ４がローレベルのままとされ、放電阻止用ＦＥＴ２８がオフした放電阻止状態が継続される。つまり、充電回路２５の駆動によって蓄積されたゲート電荷の放電を阻止してゲート電圧を維持することでパワーＭＯＳＦＥＴ１４の通電状態が保持され、負荷１１への電力供給が継続される。このとき、内部電源生成回路２２の生成電圧Ｖinはまだコントロールロジック部２０を動作可能な第２レベル以上になっているから、この状態で、ハイレベルの制御信号Ｓ１（オフ指令信号）が電力供給制御装置１０に入力されても、コントロールロジック部２０が正常に動作し、放電回路２６を駆動させてパワーＭＯＳＦＥＴ１４に通常遮断動作をさせることができる。
【００３２】
これに対して、電源電圧Ｖcc（生成電圧Ｖin）が第２レベルよりも低いレベルまで低下したとき（同図Ｂ，Ｃ期間）は、電源電圧Ｖcc（生成電圧Ｖin）が第２レベルを下回った時点ではヒステリシス回路２９からの出力信号Ｓ４がローレベルからハイレベルに反転し、放電阻止用ＦＥＴ２８がターンオンして第１強制遮断動作が行われる。前述したように電源電圧Ｖcc（生成電圧Ｖin）が第２レベルを下回った場合には、コントロールロジック部２０が正常に動作できなくなり、この状態でハイレベルの制御信号Ｓ１が電力供給制御装置１０に入力されても、通常遮断動作が行われないという事態を回避するためである。その後、電源電圧Ｖcc（生成電圧Ｖin）が第１レベルを上回った時点で放電阻止用ＦＥＴ２８がターンオフされ、充電回路２５によってパワーＭＯＳＦＥＴが通電状態に復帰される。
【００３３】
なお、Ｃ期間においては、電源電圧Ｖcc（生成電圧Ｖin）が第３レベルを下回っているときは、放電阻止用ＦＥＴ２８がオフされるが、その前後のタイミングでの放電阻止用ＦＥＴ２８のターンオフによってゲート電荷が放電されパワーＭＯＳＦＥＴを遮断動作させることができる。
【００３４】
以上のように、本実施形態によれば、電源電圧Ｖcc（生成電圧Ｖin）が第１レベル以上でローレベルの制御信号Ｓ１が入力されて正常にパワーＭＯＳＦＥＴ１４が通電状態になったあと、電源電圧Ｖcc（生成電圧Ｖin）が第１レベルを下回っても、コントロールロジック部２０を正常に動作可能な第２レベルを下回らない限り、パワーＭＯＳＦＥＴ１４の通電状態を保持して負荷１１への電力供給を継続することができる。
【００３５】
（３）グランド端子未接続対策
半導体スイッチ装置１７には、グランド端子Ｐ５が正規に接地箇所に接続されておらず、グランド端子Ｐ５の電位ＶgndがパワーＭＯＳＦＥＴ１４のソース電位Ｖsよりも第４レベル以上高くなっているときに、パワーＭＯＳＦＥＴ１４を強制遮断状態とする強制遮断回路５０が備えられている。なお、この強制遮断回路５０による強制遮断（状態）を、「第２強制遮断（状態）」という。
【００３６】
この強制遮断回路５０は、パワーＭＯＳＦＥＴ１４のゲート−ソース間に接続されたスイッチ素子としての短絡用ＦＥＴ５１を備える。短絡用ＦＥＴ５１のゲートには、抵抗５２及び上記抵抗２４を介してグランド端子Ｐ５に接続されており、このグランド端子Ｐ５の電位Ｖgndに応じた電圧がゲートに与えられるようになっている。また、短絡用ＦＥＴ５１のゲート−ソース間には抵抗５３が接続されている。
【００３７】
この短絡用ＦＥＴ５１は、パワーＭＯＳＦＥＴ１４のソース電位Ｖsに対するグランド端子Ｐ５の電位Ｖgndの電位差が、上記第４レベル以上になっているときにオンしてパワーＭＯＳＦＥＴ１４のゲート−ソース間を短絡させることで、当該パワーＭＯＳＦＥＴ１４を第２強制遮断状態とする。
【００３８】
ここで、グランド端子Ｐ５が正規に接地され、かつ、パワーＭＯＳＦＥＴ１４が通常遮断状態にあるとき（ハイレベルの制御信号Ｓ１を受けているとき）でも、例えば車両用ボディにおいてグランド端子Ｐ５が接地される箇所と負荷１１が接地される箇所とがある程度の距離だけ離れている場合には両者に電位差が生じていることがある。つまり、グランド端子Ｐ５の電位Ｖgndが、パワーＭＯＳＦＥＴ１４のソース電位Ｖs（負荷１１の接地電位）よりもあるレベル（第５レベル）だけ高くなっていることがある。また、上記第４レベルがパワーＭＯＳＦＥＴ１４の閾値電圧（パワーＭＯＳＦＥＴ１４の通電が開始されるときのゲート−ソース間電圧）よりも大きいレベルに設定された場合には、グランド端子Ｐ５が正規に接地されておらず、グランド端子Ｐ５の電位Ｖgndが、パワーＭＯＳＦＥＴ１４のソース電位Ｖs（負荷１１の接地電位）よりも上記閾値電圧分だけ高くなった時点でパワーＭＯＳＦＥＴ１４に通電動作をさせてしまうことになる。
【００３９】
そこで、本実施形態では、上記第４レベルを、グランド端子Ｐ５が正規に接地され、かつ、パワーＭＯＳＦＥＴ１４が通常遮断状態にあるときにおけるグランド端子Ｐ５とパワーＭＯＳＦＥＴ１４のソースとの電位差よりも大きく、パワーＭＯＳＦＥＴ１４の閾値電圧よりも小さいレベルに設定されている。これにより、グランド端子Ｐ５が正規に接地された状態で上記第２強制遮断状態になってしまうことを防止することができる。また、グランド端子Ｐ５が接地されていない状態でパワーＭＯＳＦＥＴ１４が通電動作することを防止しつつ確実に第２強制遮断状態とすることができる。
【００４０】
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
（１）上記実施形態では、パワーＭＯＳＦＥＴ１４のゲート−ソース間に設けた短絡用ＦＥＴ５１をオンすることでパワーＭＯＳＦＥＴ１４のゲート−ソース間を短絡させて上記第２強制遮断状態にする構成としたが、必ずしもパワーＭＯＳＦＥＴ１４のゲート−ソース間を短絡させる必要はなく、パワーＭＯＳＦＥＴ１４のゲート−ソース間の電圧が閾値電圧よりも小さいレベルになるゲート電位にする構成であればよい。
【００４１】
（２）上記実施形態では、パワーＭＯＳＦＥＴ１４のソース電位Ｖsと、グランド端子Ｐ５の電位Ｖgndとを直接検知して、両者の電位差が上記第４レベル以上になっているときに第２強制遮断状態とする構成としたが、これに限らず、プラス電源とグランド端子との電位差を検知し、この電位差が所定値よりも小さくなっているときに第２強制遮断状態を行うようにすることで、グランド端子の電位がパワーＭＯＳＦＥＴ１４のソース電位よりも第４レベル以上高くなっているときに第２強制遮断状態を行う動作を実現する構成であってもよい。具体的には、図３に示すように、電源１２とグランド端子Ｐ５との間に、抵抗６２とスイッチ素子としてのＦＥＴ６０を設け、このＦＥＴ６０のゲートに電源１２とグランド端子Ｐ５との間に接続された抵抗６３，６４による分圧電圧が与えられる。また、パワーＭＯＳＦＥＴ１４のゲート−ソース間には、スイッチ素子としてのＦＥＴ６１が接続され、そのゲートには、上記ＦＥＴ６０のドレインが接続されている。このような構成により、グランド端子ｐ５のＶgndが上昇して電源電圧Ｖccとの電位差が所定値（＝電源電圧Ｖcc−上記第４レベル）よりも小さくなると、ＦＥＴ６０がオフして、ＦＥＴ６１がオンしてパワーＭＯＳＦＥＴ１４が第２強制遮断状態とされる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態に係る電力供給制御装置の全体構成を示すブロック図
【図２】電源電圧のレベル変動による放電阻止回路の動作を示すタイムチャート
【図３】変形例を示すブロック図
【符号の説明】
【００４３】
１０…電力供給制御装置
１１…負荷
１２…電源
１３…通電路
１４…パワーＭＯＳＦＥＴ（ｎチャネル型のＭＯＳＦＥＴ）
２１…ゲート駆動部（ゲート駆動回路）
５０…強制遮断回路
５１…短絡用ＦＥＴ（スイッチ素子）
Ｐ５…グランド端子
【図１】
2007201723.tif 000003
【図２】
2007201723.tif 000004
【図３】
2007201723.tif 000005