(57)【要約】【課題】本発明は、ゲート絶縁膜との密着性に優れ、ＰＭＯＳＦＥＴに適した閾値電圧が得られる半導体装置およびその製造方法を提供する。【解決手段】半導体基板１１上にゲート絶縁膜１４を介してゲート電極１５を備えたｐ型の電界効果トランジスタからなる半導体装置であって、ゲート電極１５は、少なくともゲート絶縁膜１４側がルテニウムとシリコンとを含む膜で構成されていることを特徴とする半導体装置である。また、ゲート電極１５を形成する工程では、堆積法により、少なくともゲート絶縁膜１４側にルテニウムとシリコンとを含む膜を形成することを特徴とする半導体装置の製造方法である。【選択図】図１
2007142127.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介してゲート電極を備えたｐ型の電界効果トランジスタからなる半導体装置であって、
前記ゲート電極は、少なくとも前記ゲート絶縁膜側がルテニウムとシリコンとを含む膜で構成されている
ことを特徴とする半導体装置。
【請求項２】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程を有する半導体装置の製造方法であって、
ゲート電極を形成する工程では、堆積法により、少なくともゲート絶縁膜側にルテニウムとシリコンとを含む膜を形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＰチャネルＭＯＳ型電界効果トランジスタからなる半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
トランジスタの高集積化、高速化は、スケーリング則に基づき、トランジスタの微細化によって実現してきている。ゲート絶縁膜の薄膜化が進められ、例えばゲート長が０．１μｍ以下のトランジスタでは、ゲート絶縁膜を２ｎｍ以下の厚さの薄膜にする必要がある。通常、ゲート電極材料には多結晶シリコン（Ｐｏｌｙ−Ｓｉ）が用いられてきている。この理由としては、ゲート電極直下のゲート絶縁膜との界面が安定している点や、イオンインプランテーション、拡散等の技術を用いてＰｏｌｙ−Ｓｉ内部へ不純物を導入することが容易なので、不純物の元素や濃度を選択して、ＮチャネルＭＯＳ型電界効果トランジスタ（ＮＭＯＳＦＥＴ）およびＰチャネルＭＯＳ型電界効果トランジスタ（ＰＭＯＳＦＥＴ）各々に、最適な仕事関数を持つゲート電極を形成し、最適な閾値を得ることが可能である点が挙げられる。
【０００３】
しかしながら、トランジスタの微細化が進むにしたがって、ゲート電極の空乏化の問題が顕著になってきている。このゲート電極の空乏化はＰｏｌｙ−Ｓｉが半導体であるがゆえに抑制困難な現象である。そこで、Ｐｏｌｙ−Ｓｉに変わって金属膜を直接ゲート絶縁膜上に成膜することによって、ゲート電極の空乏化が抑制できることが報告され、金属ゲートの開発が注目されている。
【０００４】
しかし、ＣＭＯＳデバイスにおいて、金属ゲートを１種類の金属で形成した場合は、ゲート電極の仕事関数はＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴともに同じ値となるので、従来のＰｏｌｙ−Ｓｉゲートのように、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴのゲート電極の仕事関数を調整することが困難になり、適正な閾値電圧を得ることができない。これを克服するためには、デュアル金属ゲート、すなわち、ＮＭＯＳＦＥＴの金属ゲート電極にはＮ型Ｐｏｌｙ−Ｓｉと同様の仕事関数を有し、ＰＭＯＳＦＥＴの金属ゲート電極にはＰ型Ｐｏｌｙ−Ｓｉと同様の仕事関数を得るように、各々の金属材料を選択することが提案されている。
【０００５】
ここで、ＰＭＯＳＦＥＴ用の金属ゲート材料として、Ｐ型Ｐｏｌｙ−Ｓｉと同程度の仕事関数を有するルテニウム（Ｒｕ）が候補の１つに挙げられている（例えば、非特許文献１参照）。
【０００６】
【非特許文献１】「Symposium on VLSI Technology Digest of Technical Papers」 2005, p.50-51
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、ＰＭＯＳＦＥＴ用の金属ゲート材料としてＲｕを用いた場合には、下地のゲート絶縁膜との密着性が悪くなる。図５に示すように、ゲート絶縁膜として用いられる酸化シリコン（ＳｉＯ2）膜上に、Ｒｕ膜を形成した後、上部電極として用いられる窒化チタン（ＴｉＮ）膜を形成した場合には、ＴｉＮの成膜時にＳｉＯ2膜からのＲｕ膜の剥離および破損が観察された。
【０００８】
そこで、本発明は、ゲート絶縁膜との密着性に優れ、ＰＭＯＳＦＥＴに適した閾値電圧が得られる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述したような目的を達成するために、本発明における半導体装置は、半導体基板上にゲート絶縁膜を介してゲート電極を備えたｐ型の電界効果トランジスタからなる半導体装置であって、ゲート電極は、少なくともゲート絶縁膜側がルテニウムとシリコンとを含む膜で構成されていることを特徴としている。
【００１０】
このような半導体装置によれば、ゲート電極の少なくともゲート絶縁膜側がルテニウムとシリコンとを含む膜で構成されることで、発明の実施の形態において詳細に説明するように、ゲート電極がルテニウム膜のみで構成される場合と比較して、ゲート絶縁膜との密着性が高くなることが確認された。これにより、ゲート絶縁膜からのゲート電極の剥離や破損が抑制される。また、ルテニウムとシリコンとを含む膜のシリコンの組成比を調整することで、ＰＭＯＳＦＥＴに適した閾値電圧を得ることが可能となる。
【００１１】
また、本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程を有する半導体装置の製造方法であって、ゲート電極を形成する工程では、堆積法により、少なくともゲート絶縁膜側にルテニウムとシリコンとを含む膜を形成することを特徴としている。
【００１２】
このような半導体装置の製造方法によれば、ゲート電極を形成する工程において、堆積法により、少なくともゲート絶縁膜側にルテニウムとシリコンとを含む膜を形成することから、堆積法の成膜条件を制御することで、所望の組成比のルテニウムとシリコンとを含む膜を形成することが可能である。
【発明の効果】
【００１３】
以上説明したように、本発明における半導体装置によれば、ゲート絶縁膜からのゲート電極の剥離や破損を抑制できるため、半導体装置の歩留まりを向上させることができる。また、ＰＭＯＳＦＥＴとして望ましい閾値電圧が得られることから、ＰＭＯＳＦＥＴとしての性能の向上を図ることができる。
【００１４】
また、本発明の半導体装置の製造方法によれば、ゲート絶縁膜上に所望の組成比でルテニウムとシリコンとを含む膜を形成することができるため、ゲート絶縁膜との密着性に優れるとともに、望ましい閾値電圧が得られるＰＭＯＳＦＥＴを製造することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の半導体装置の実施形態に係るＰＭＯＳＦＥＴの一例を、図１の概略構成断面図によって説明する。
【００１６】
図１に示すように、半導体基板１１には、素子分離領域１２が形成され、素子形成領域１３が区画されている。上記半導体基板１１には、一例としてシリコン基板を用い、上記素子分離領域１２は、例えば半導体基板１１に設けられた溝に酸化シリコン（ＳｉＯ2）が埋め込まれたＳＴＩ（Shallow Trench Isolation）構造とする。なお、素子分離領域１２の構造は、特に限定はされず、ＬＯＣＯＳ（Local Oxidation of Silicon）構造を採用してもよい。
【００１７】
また、上記半導体基板１１の素子形成領域１３上にはゲート絶縁膜１４を介してゲート電極１５が形成されている。上記ゲート絶縁膜１４は、例えばＳｉＯ2膜で形成されている。ゲート絶縁膜１４は、ＳｉＯ2膜以外にも、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）などを含む高誘電率（Ｈｉｇｈ−ｋ）膜で形成されていてもよい。
【００１８】
また、上記ゲート電極１５は、ルテニウム（Ｒｕ）とシリコン（Ｓｉ）とを含む膜で形成されている。したがって、ゲート電極１５のゲート絶縁膜１４側は少なくともＲｕとＳｉを含む膜で形成されることになる。また、ゲート電極１５の両側における半導体基板１１にはソース・ドレイン領域１６、１７が形成されており、ゲート電極１５の直下にチャネル領域１８が設けられている。なお、ここでは、チャネル領域１８の両側にソース・ドレイン領域１６、１７が設けられた例について説明するが、チャネル領域１８の両側にＬＤＤ（Lightly Doped Drain）領域を介してソース・ドレイン領域１６、１７が設けられた構造であってもよい。
【００１９】
ここで、ゲート電極１５を構成するＲｕとＳｉとを含む膜（ＲｕＳｉx膜）について説明する。
【００２０】
まず、ＲｕにＳｉを添加することによって、下地のＳｉＯ2膜からなるゲート絶縁膜１４との密着性が向上することを図２によって説明する。図２には、ＳｉＯ2膜上にＲｕ膜とＲｕＳｉx膜とをそれぞれ成膜し、これらの膜に荷重をかけて破損する際の荷重を測定した結果を示す。一般的に、下地膜との密着性が悪いほど低い荷重で破損する。図２のグラフにおいて、縦軸は荷重（ｌｏａｄ）を示し、横軸のＲｕＳｉx膜のＳｉ組成比〔Ｓｉ／（Ｒｕ＋Ｓｉ）〕は０．１５である。なお、上記Ｓｉ組成比とはＲｕＳｉx膜中のＲｕとＳｉの原子総数に対するＳｉ原子数の比を指す。
【００２１】
このグラフに示すように、ＲｕＳｉx膜は、Ｒｕ膜と比較して２倍程度高い荷重で破損し、Ｒｕ膜にＳｉを含有させることで、下地のＳｉＯ2膜との密着性が高くなることが確認された。
【００２２】
次に、Ｒｕ膜にＳｉを含有させることによって、ＰＭＯＳＦＥＴの閾値電圧（Ｖth）が高くなることを、図３によって説明する。図３は、縦軸にＭＭＯＳＦＥＴの閾値電圧（Ｖth）を示し、横軸にＲｕＳｉx膜のＳｉ組成比〔Ｓｉ／（Ｒｕ＋Ｓｉ）〕を示している。このグラフに示すように、Ｓｉ組成比〔Ｓｉ／（Ｒｕ＋Ｓｉ）〕の増加にともない、閾値電圧（Ｖth）が高くなることが確認された。
【００２３】
ここで、一般的なＰＭＯＳＦＥＴのデバイス性能を考慮すると、閾値電圧（Ｖth）は０．４Ｖ以下であることが好ましく、この場合のＲｕＳｉx膜中のＳｉ組成比〔Ｓｉ／（Ｒｕ＋Ｓｉ）〕は０．３７以下であることから、ＲｕＳｉx膜中のＳｉ組成比は３７％以下であることが好ましい。
【００２４】
以上のことから、ＲｕＳｉx膜は、少なくともＳｉを含み、Ｓｉ組成比は３７％以下に調整されることが好ましい。
【００２５】
上記半導体装置１によれば、ゲート電極１５がＲｕＳｉx膜からなることから、図２を用いて説明したように、ゲート電極１５がＲｕのみで構成される場合と比較して、ゲート絶縁膜１４との密着性が高くなるため、ゲート絶縁膜１４からのゲート電極１５の剥離や破損を抑制することができる。したがって、半導体装置の歩留まりを向上させることができる。
【００２６】
また、ゲート電極１５を構成するＲｕＳｉx膜中のＳｉ組成比を３７％以下とすることで、ＰＭＯＳＦＥＴとして望ましい閾値電圧（Ｖth）を得ることができるため、ＰＭＯＳＦＥＴとしての性能の向上を図ることができる。
【００２７】
なお、上記半導体装置１では、ゲート電極１５のゲート絶縁膜１４側がＲｕＳｉx膜で構成されている例について説明したが、ゲート電極１５のゲート絶縁膜１４側を構成する膜にＲｕとＳｉが含まれていればよく、他の元素が含まれていてもよい。
【００２８】
また、上記半導体装置１では、ＲｕＳｉx膜のみの単層構造でゲート電極１５が構成された例について説明したが、ＲｕＳｉx膜とＲｕＳｉx膜の上層に設けられた上部電極膜との積層構造でゲート電極１５が構成されていてもよい。上部電極膜としては、金属膜、金属化合物膜、Ｐｏｌｙ−Ｓｉ膜、またはこれらを組み合わせた積層膜を用いることが可能である。上記金属膜には、例えば、タングステン（Ｗ）膜、タンタル（Ｔａ）膜等を用いることができ、上記金属化合物膜には、例えば、窒化タンタル（ＴａＮ）膜、窒化チタン（ＴｉＮ）膜、窒化タングステン（ＴｉＷ）膜、窒化ハフニウム（ＴｉＨｆ）膜を用いることが可能である。
【００２９】
また、上記半導体装置１は、上記説明したようなプレーナ構造のゲート電極を有する半
導体装置の他に、埋め込み型ゲート構造（例えばダマシンゲート構造）のゲート電極を有
する半導体装置にも適用することができる。
【００３０】
次に、本発明の半導体装置の製造方法の実施形態に係る一例を、図４の製造工程断面図によって説明する。この製造方法は、前記図１によって説明した半導体装置１の製造方法である。
【００３１】
図４（ａ）に示すように、半導体基板１１に素子分離領域１２を形成し、素子形成領域１３を区画する。上記半導体基板１１には、一例としてシリコン基板を用い、例えばＳＴＩ技術により、半導体基板１１に溝を形成し、この溝をＳｉＯ2で埋め込むことで、上記素子分離領域１２を形成する。次に、上記半導体基板１１上に、例えばＳｉＯ2膜からなるゲート絶縁膜１４を形成する。
【００３２】
次いで、図４（ｂ）に示すように、堆積法により、ゲート絶縁膜１４上にＲｕＳｉx膜からなるゲート電極形成膜１５’を形成する。上記ＲｕＳｉx膜は、少なくともＳｉを含み、ＲｕＳｉx膜中のＳｉ組成比が３７％以下となる条件で成膜する。
【００３３】
ここで、上記ＲｕＳｉx膜を堆積法により形成することで、従来のようにＰｏｌｙ−Ｓｉ膜上にＲｕ膜を形成した後、アニール処理を行ってＲｕＳｉx膜を形成する場合と比較して、成膜条件の制御により、ＲｕＳｉx膜の組成比を容易に制御することが可能となる。ここでは、例えばスパッタリング法により、ＲｕＳｉx膜を形成することとする。
【００３４】
ここで、上記ＲｕＳｉx膜の成膜条件の一例を以下に説明する。スパッタリングのターゲットにＲｕターゲットとＳｉターゲットを用い、各ターゲットに印加するパワーによって、ＲｕＳｉx膜中のＳｉ組成比を調整する。また、プロセスガスにＡｒを用い、プロセス雰囲気の圧力を１３．３ｍＰａ以上１３．３Ｐａ以下の範囲で設定し、基板温度を室温以上３００℃以下の範囲に設定する。
【００３５】
なお、ＲｕＳｉx膜のスパッタ成膜条件は上記に限定する必要は無く、例えばターゲットとしてＳｉ組成比が３７％以下であるようなＲｕＳｉxターゲットを用いてもよい。また、堆積法であれば、スパッタリング法に限定しなくてもよく、例えば化学的気相成長（Chemical Vapor Deposition（ＣＶＤ））法や原子層蒸着（Atomic Layer Deposition（ＡＬＤ））法によって、上記ＲｕＳｉx膜を成膜してもよい。
【００３６】
その後、図４（ｃ）に示すように、例えば通常のレジスト塗布、フォトリソグラフィー技術およびエッチング技術によって、上記ゲート電極形成膜１５’（前記図４（ｂ）参照）およびゲート絶縁膜１４をエッチング加工して、ゲート絶縁膜１４上にゲート電極１５を形成する。さらに、通常のＭＯＳトランジスタのソース・ドレイン領域の形成技術によって、ゲート電極１５の両側における半導体基板１１にソース・ドレイン領域１６、１７を形成する。これにより、ソース・ドレイン領域１６、１７の間にチャネル領域１８が設けられた状態となる。このようにして、半導体装置１を得ることができる。
【００３７】
上記半導体装置１の製造方法では、堆積法により、ＲｕＳｉx膜からなるゲート電極形成膜１５’を形成することから、堆積法の成膜条件を制御することで、所望の組成比のＲｕＳｉx膜を形成することが可能である。この際、ＲｕＳｉx膜のＳｉ組成比が３７％以下となるように、成膜条件を制御することで、ゲート絶縁膜１４との密着性に優れたゲート電極１５を備えるとともに、望ましい閾値電圧が得られるＰＭＯＳＦＥＴを製造することができる。
【００３８】
また、上記半導体装置１の製造方法は、上記説明したようなプレーナ構造のゲート電極
を有する半導体装置の他に、埋め込み型ゲート構造（例えばダマシンゲート構造）のゲー
ト電極を有する半導体装置にも適用することができる。
【００３９】
この場合には、半導体基板上に設けられた層間絶縁膜に半導体基板に達する複数の凹部を形成し、この凹部の内壁を覆う状態でゲート絶縁膜を形成する。その後、堆積法により、この凹部を埋め込む状態で層間絶縁膜上にＲｕＳｉx膜からなるゲート電極形成膜を形成する。この際、従来のように、凹部に埋め込んだＰｏｌｙ−Ｓｉ膜上にＲｕ膜を形成しアニール処理を行うことでＲｕＳｉx膜を形成する場合には、凹部の開口幅によってＲｕＳｉx膜の組成比が変化し易く、組成比の制御も難しい。これに対し、堆積法によりＲｕＳｉx膜を形成することで、凹部の開口幅に依存することなく、複数の凹部で同一の組成比を有するＲｕＳｉx膜を形成することが可能である。そして、上述したようにＲｕＳｉx膜からなるゲート電極形成膜を形成した後、凹部外のゲート絶縁膜およびゲート電極形成膜を除去してゲート電極を形成する。
【図面の簡単な説明】
【００４０】
【図１】本発明の半導体装置に係る実施の形態を説明するための概略構成断面図である。
【図２】ＳｉＯ2膜上にＲｕ膜とＲｕＳｉx膜を形成した場合の荷重試験の結果を示すグラフである。
【図３】ＰＭＯＳＦＥＴの閾値（Ｖth）とＲｕＳｉx膜のＳｉ組成比［Ｓｉ／（Ｓｉ＋Ｒｕ）］との関係を示すグラフである。
【図４】本発明の半導体装置の製造方法に係る実施の形態を説明するための製造工程断面図である。
【図５】従来の半導体装置の課題を説明するための電子顕微鏡写真である。
【符号の説明】
【００４１】
１…半導体装置、１１…半導体基板、１４…ゲート絶縁膜、１５…ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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