(57)【要約】【課題】半導体装置の高性能化（多ピン化、高速化）にともない、当該半導体装置の検査に要する時間が長くなってきている。このため、検査項目を削除し、検査時間を短縮することで生産効率を向上させ、製品となる半導体装置の価格を下げることが重要であるが、一方で品質低下を招くことが懸念される。【解決手段】複数の領域に分割された半導体ウエハ２０から、予め決められた数の領域に形成される半導体チップを選定し、それぞれに対して全ての検査項目を検査する。選定された半導体チップにおいて、各々に備わる複数（Ａ本）のＩ／Ｏピンの検査が終了すると、検査項目毎、およびＩ／Ｏピン毎の不良率が算出される。以降続く半導体チップの検査では、Ａ本のＩ／Ｏピン全てではなく、予め決められた所定の本数Ｂ（Ｂ＜Ａ）のＩ／Ｏピンのみを対象として検査が行われる。【選択図】図３Ａ
2007235108.tif 000002
【特許請求の範囲】
【請求項１】
複数の領域に分割される半導体ウエハのそれぞれの領域に形成される半導体チップから任意の数の前記半導体チップを選択する半導体チップ選択ステップと、
前記半導体チップ選択ステップで選択された前記半導体チップそれぞれに備わる全てのＩ／Ｏピンに対して、全ての検査項目を行う全検査項目実施ステップと、
前記全検査項目実施ステップによる検査結果に基づいて、前記半導体チップ選択ステップで選択されなかった前記半導体チップそれぞれに備わる少なくとも１つのＩ／Ｏピンに対して、前記全ての検査項目のうち選択検査項目とした選択検査項目を抜き取りで検査する抜き取り検査ステップとを具備する半導体検査方法。
【請求項２】
複数の領域に分割される半導体ウエハのそれぞれの領域に形成される半導体チップから任意の数の前記半導体チップを選択する半導体チップ選択ステップと、
前記半導体チップ選択ステップで選択された前記半導体チップに対して、全ての検査項目を行う全検査項目実施ステップと、
前記全ての検査項目を必須検査項目と選択検査項目とに識別し、前記半導体チップ選択ステップで選択されなかった前記半導体チップに対して、前記必須検査項目を行う必須検査実施ステップと、
前記選択検査項目それぞれの累積不良率と、予め設定されている不良率とを比較して、前記半導体チップ選択ステップで選択されなかった前記半導体チップに対して前記選択検査項目を行うか否かを判断する選択検査項目実施判断ステップと、
前記選択検査項目実施判断ステップにおいて、前記選択検査項目の累積不良率が、予め設定されている前記不良率よりも高いと判断された場合、前記選択検査項目の検査を実施する選択検査実施ステップと、
前記選択検査項目実施判断ステップにおいて、前記選択検査項目の累積不良率が、予め設定されている不良率よりも低いと判断された場合、前記半導体チップ選択ステップで選択されなかった前記半導体チップのＩ／Ｏピン単位の不良率を算出するＩ／Ｏピン不良率算出ステップと、
前記Ｉ／Ｏピン不良率算出ステップの算出結果に基づいて、前記半導体チップ選択ステップで選択されなかった前記半導体チップそれぞれの検査省略可能なＩ／Ｏピンを選定する検査省略対象Ｉ／Ｏピン選定ステップと、
前記検査省略対象Ｉ／Ｏピン選定ステップにより選定されなかった前記Ｉ／Ｏピンに対して、前記選択検査項目の検査を実施する抜き取り検査ステップと、
前記選択検査項目実施判断ステップから前記抜き取り検査ステップまでが全ての前記選択検査項目に対して行われた後、前記全ての検査項目の累積不良率を更新する累積不良率更新ステップとを具備する半導体検査方法。
【請求項３】
請求項１または２に記載の半導体検査方法において、
前記半導体チップ選択ステップで選択される前記任意の数は、前記半導体ウエハの前記複数の領域の数の１〜３割に設定される半導体検査方法。
【請求項４】
請求項２に記載の半導体検査方法において、
前記検査省略対象Ｉ／Ｏピン選定ステップで選定される前記Ｉ／Ｏピンは、前記Ｉ／Ｏピン不良率算出ステップの算出結果が０．１％以下のものである半導体検査方法。
【請求項５】
（Ａ）複数の半導体チップが形成された半導体ウエハから第１の半導体チップを選択するステップと、
（Ｂ）前記第１の半導体チップに備わる全てのＩ／Ｏピンに対し、検査を実施するステップと、
（Ｃ）前記複数の半導体チップから前記第１の半導体チップを除く全ての半導体チップのそれぞれに備わる複数のＩ／Ｏピンの一部に対し、検査を実施するステップと、
を具備する半導体検査方法。
【請求項６】
請求項５に記載の半導体検査方法において、
前記（Ｂ）ステップは、前記第１の半導体チップに備わる全てのＩ／Ｏピンに対し、用意された検査項目の全てについて検査を実施するステップを備え、
前記（Ｃ）ステップは、前記複数の半導体チップから前記第１の半導体チップを除く全ての半導体チップのそれぞれに備わる複数のＩ／Ｏピンの一部に対し、用意された前記検査項目の全てについて検査を実施するステップを備える半導体検査方法。
【請求項７】
請求項５又は６に記載の半導体検査方法において、
前記半導体ウエハは、ｎ個の領域に分けられ、前記ｎ個の領域のそれぞれには、複数の半導体チップが形成され、
前記（Ａ）ステップは、
（ａ１）前記ｎ個の領域からｍ個の領域を選択するステップと、
（ａ２）前記ｍ個の領域のそれぞれからｉ個の前記第１の半導体チップを選択するステップとを備え、
前記ｍは前記ｎより小さい整数、前記ｉは前記ｍ個の領域のそれぞれに形成された半導体チップの数と同じ値である半導体検査方法。
【請求項８】
請求項５又は６に記載の半導体検査方法において、
前記半導体ウエハは、ｎ個の領域に分けられ、前記ｎ個の領域のそれぞれには、複数の半導体チップが形成され、
前記（Ａ）ステップは、
（ａ１）前記ｎ個の領域からｍ個の領域を選択するステップと、
（ａ２）前記ｍ個の領域のそれぞれからｉ個の前記第１の半導体チップを選択するステップとを備え、
前記ｍは前記ｎと同じ値、前記ｉは、前記ｍ個の領域のそれぞれに形成された半導体チップの数より小さく１以上の整数である半導体検査方法。
【請求項９】
請求項７又は８に記載の半導体検査方法において、
前記ｉは、前記半導体ウエハの前記複数の領域の数の１〜３割に設定される半導体検査方法。
【請求項１０】
請求項５から９いずれか１項に記載の半導体検査方法において、
（Ｄ）前記（Ｂ）ステップにおける検査項目毎の累積不良率を求めるステップを更に具備し、
前記（Ｃ）ステップは、前記累積不良率が、予め設定されている設定不良率より低い場合、前記複数の半導体チップから前記第１の半導体チップを除く全ての半導体チップのそれぞれに備わる複数のＩ／Ｏピンの一部に対し、検査を実施することを決定するステップを更に備える半導体検査方法。
【請求項１１】
複数の領域に分割される半導体ウエハのそれぞれの領域に形成される半導体チップを検査するための半導体検査装置であって、
それぞれバスラインに接続されるＣＰＵと、予め前記半導体チップの検査を行うための半導体検査プログラムを格納する記憶部と、検査対象となる半導体チップから送られて来るデータ信号を受信するための通信部とを具備し、
前記ＣＰＵが前記記憶部に格納されている前記半導体検査プログラムを読み込んで実行することにより、前記ＣＰＵは、複数の領域に分割される前記半導体ウエハのそれぞれの領域に形成される前記半導体チップから任意の数の前記半導体チップを選択し、選択された前記半導体チップそれぞれに備わる全てのＩ／Ｏピンに対して、全ての検査項目の検査を行い、前記通信部を介して前記全ての検査項目の前記データ信号を取得して前記記憶部に格納し、前記検査の結果に基づいて、選択されなかった前記半導体チップそれぞれに備わる少なくとも１つのＩ／Ｏピンに対して、前記全ての検査項目のうち選択検査項目とした検査項目について抜き取りで検査する半導体検査装置。
【請求項１２】
複数の領域に分割される半導体ウエハのそれぞれの領域に形成される半導体チップを検査するための半導体検査装置であって、
それぞれバスラインに接続されるＣＰＵと、予め前記半導体チップの検査を行うための半導体検査プログラムを格納する記憶部と、検査対象となる半導体チップから送られて来るデータ信号を受信するための通信部とを具備し、
前記ＣＰＵが前記記憶部に格納されている前記半導体検査プログラムを読み込んで実行することにより、前記ＣＰＵは、複数の領域に分割される前記半導体ウエハのそれぞれの領域に形成される前記半導体チップから任意の数の前記半導体チップを選択し、選択された前記半導体チップに対して、全ての検査項目の検査を行い、さらに、選択されなかった前記半導体チップに対して、必須検査項目と選択検査項目とに識別された前記全ての検査項目のうち前記必須検査項目の検査を行い、前記選択検査項目それぞれの累積不良率と、予め設定されている不良率とを比較して、選択されなかった前記半導体チップに対して前記選択検査項目の検査を行うか否かを判断し、前記選択検査項目の前記累積不良率が、予め設定されている不良率よりも高いと判断された場合、前記選択検査項目の検査を実施し、前記選択検査項目の前記累積不良率が、予め設定されている不良率よりも低いと判断された場合、選択されなかった前記半導体チップのＩ／Ｏピン単位の不良率を算出し、算出された前記Ｉ／Ｏピン単位の前記不良率に基づいて、選択されなかった前記半導体チップの検査省略可能なＩ／Ｏピンを選定し、選定されなかった前記Ｉ／Ｏピンに対して、前記選択検査項目を抜き取り検査し、前記選択検査項目の検査を行うか否かの判断から前記抜き取り検査までの工程を全ての前記選択検査項目に対して行った後、前記全ての検査項目の累積不良率を更新する半導体検査装置。
【請求項１３】
請求項１１または１２に記載の半導体検査装置において、
複数の領域に分割される前記半導体ウエハのそれぞれの領域に形成される前記半導体チップから選択される前記任意の数を、前記半導体ウエハの前記複数の領域の数の２〜３割に設定する半導体検査装置。
【請求項１４】
請求項１２に記載の半導体検査装置において、
選択されなかった前記半導体チップそれぞれにおいて選定される前記検査省略可能なＩ／Ｏピンを、前記半導体チップのＩ／Ｏピン単位の不良率の算出結果が０．１％以下のものに設定する半導体検査装置。
【請求項１５】
ＣＰＵと、
半導体チップに形成されたＩ／Ｏピンの検査を行うための半導体検査プログラムを格納する記憶部と、
検査対象となる半導体チップのＩ／Ｏピンからのデータ信号を受信する通信部と、
を具備し、
前記ＣＰＵは、複数の半導体チップが形成された半導体ウエハから第１の半導体チップを選択し、
前記通信部は、前記第１の半導体チップに備わる全てのＩ／Ｏピンと、前記複数の半導体チップから前記第１の半導体チップを除く全ての半導体チップのそれぞれに備わる複数のＩ／Ｏピンの一部とからデータ信号を受信し、
前記ＣＰＵは、前記データ信号に基づいて前記第１の半導体チップに備わる全てのＩ／Ｏピンと、前記複数の半導体チップから前記第１の半導体チップを除く全ての半導体チップのそれぞれに備わる複数のＩ／Ｏピンの一部の検査を実施する
半導体検査装置。
【請求項１６】
請求項１５に記載の半導体検査装置において、
前記ＣＰＵは、前記第１の半導体チップに備わる全てのＩ／Ｏピンに対し、用意された検査項目の全てについて検査を実施し、前記複数の半導体チップから前記第１の半導体チップを除く全ての半導体チップのそれぞれに備わる複数のＩ／Ｏピンの一部に対し、用意された前記検査項目の全てについて検査を実施する半導体検査装置。
【請求項１７】
請求項１５又は１６に記載の半導体検査装置において、
前記半導体ウエハは、ｎ個の領域に分けられ、前記ｎ個の領域のそれぞれには、複数の半導体チップが形成され、
前記ＣＰＵは、前記ｎ個の領域からｍ個の領域を選択し、ｍ個の領域のそれぞれからｉ個の前記第１の半導体チップを選択し、
前記ｍは前記ｎより小さい整数、前記ｉは前記ｍ個の領域のそれぞれに形成された半導体チップの数と同じ値である半導体検査装置。
【請求項１８】
請求項１５又は１６に記載の半導体検査装置において、
前記半導体ウエハは、ｎ個の領域に分けられ、前記ｎ個の領域のそれぞれには、複数の半導体チップが形成され、
前記ＣＰＵは、前記ｎ個の領域からｍ個の領域を選択し、前記ｍ個の領域のそれぞれからｉ個の前記第１の半導体チップを選択し、
前記ｍは前記ｎと同じ値、前記ｉは、前記ｍ個の領域のそれぞれに形成された半導体チップの数より小さく１以上の整数である半導体検査装置。
【請求項１９】
請求項１７又は１８に記載の半導体検査装置において、
前記ｉは、前記半導体ウエハの前記複数の領域の数の１〜３割に設定される半導体検査装置。
【請求項２０】
請求項１５から１９いずれか１項に記載の半導体検査装置において、
検査項目毎の累積不良率を格納する記憶装置を更に具備し、
前記ＣＰＵは、前記累積不良率が、予め設定されている設定不良率より低い場合、前記複数の半導体チップから前記第１の半導体チップを除く全ての半導体チップのそれぞれに備わる複数のＩ／Ｏピンの一部に対し、検査を実施することを決定する半導体検査装置。
【請求項２１】
請求項１から１０いずれか１項に記載の半導体検査方法を実行するための、コンピュータ読み込み可能な半導体検査プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体検査装置、半導体検査方法に関し、特に検査対象となる半導体装置の検査時間を短縮し、且つ当該半導体装置の出荷品質の低下を未然に防止する半導体検査装置、半導体検査方法に関する。
【背景技術】
【０００２】
従来の半導体検査装置による半導体装置の検査においては、１枚の半導体ウエハをｎ個の領域に分割し、そのｎ個の領域から任意にｍ個（ｎ＞ｍ）の領域を選択する。そして、選択されたｍ個の領域に形成され、半導体装置を構成するチップそれぞれについて、必須検査を行う。また、それ以外の（ｎ−ｍ）個の領域については、全ての検査項目を必須検査とせずに、ｍ個の領域に形成されるチップの検査に基づいて求められた累積不良率に基づいて選択検査を適用し、規定の不良率以下の検査項目については、当該検査項目を削除することにより全体としての検査時間の短縮を実現する。
【０００３】
従来の半導体検査装置による半導体装置の検査フローを図１Ａおよび図１Ｂに示す。半導体装置の検査が開始されると、半導体ウエハのｎ個に分割された領域のうち、選択されたｍ個の領域について全ての検査項目（検査１〜５）が必須検査として行われる（ステップＳ１）。そして、実施されたそれぞれの検査結果に基づいて、ｍ個の領域それぞれについての良否判定を行う。次に、ステップＳ１で行われた必須検査の結果に基づいて、同一の半導体装置についての累積不良率と、不良数とが求められる（ステップＳ２）。選択されたｍ個の必須検査が終了した時点で、選択されなかった（ｎ−ｍ）個の領域に形成された半導体チップについて必須検査と選択検査とが行われる（ステップＳ３）。図１Ａおよび図１Ｂに示されている例においては、検査１および検査２を必須検査とし、検査３から検査５までについてを選択検査とする。（ｎ−ｍ）個の領域に形成された半導体チップについての検査は、最初に必須検査である検査１（ステップＳ４）と、検査２（ステップＳ５）とが行われる。それぞれの検査で合格となったものについては、選択検査が行われ、不合格となったものは不良品とされる。
【０００４】
選択検査３が開始されると、まず検査３の累積不良率が調べられる（ステップＳ６）。ここで、累積不良率が例えば０．２％以上であると実際に検査３が行われる（ステップＳ７）。一方、累積不良率が０．２％よりも大きいと、ｍ個の領域に形成されたチップに不良品があったか否かが確認される（ステップＳ８）。ここで、不良品があった場合には実際に検査３が行われ（ステップＳ７）、不良品が無かった場合には、検査３は省略され、（ｎ−ｍ）個の領域に形成された当該半導体チップは良品として次の選択検査である検査４に受け渡される。
【０００５】
検査４および検査５の動作については、検査３のそれと同様であり、ここではその詳細な説明を省略する。選択検査３〜５が終了した時点で、その全ての検査に合格したものは良品とされる（ステップＳ１５）。一方、何れか１つの検査で不良と判断されたもは、不良品とされる（ステップＳ１６）。（ｎ−ｍ）個の領域に形成された半導体チップの検査が全て終了したと確認されると（ステップＳ１７）、検査１から５までの検査結果に基づいて累積不良率が求められて（ステップＳ１８）一連の検査が全て終了する。
【０００６】
上記したように、従来の半導体検査装置による半導体装置の検査においては、選択検査を組み入れることで半導体装置を構成する半導体ウエハの検査項目を省略する場合、半導体ウエハの分割領域に依存したチップの製造ばらつきが小さいことが求められる。例えば、チップの構造に係わる物理的な評価・管理のためのプロセスパラメータ（膜厚、加工寸法等）や、チップの電気性能に係わる評価・管理の為の電気パラメータ（トランジスタ素子の閾値電圧、ＯＮ電流値、抵抗素子の電気的抵抗値、容量素子のキャパシタンス等）が、半導体ウエハの分割領域における中央部に形成されているチップと外周部に形成されているチップとで異なる分布を示す場合、あるいは、製造上のトラブルによって、半導体ウエハの特定分割領域に形成されるチップのプロセスパラメータおよび電気パラメータの値が他の領域に形成されているチップの値と比較して逸脱している場合、所定数のチップを検査した時点で各テスト項目の不良率を計算し、計算された当該不良率が規定される不良率以下であることを理由にそれ以後に続く被検査チップに対して、上記規定不良率以下であった検査項目を省略することは、チップの出荷品質の低下を招くことになる。
【０００７】
このように、半導体ウエハの分割領域それぞれに形成されるチップの検査時間を短縮することを目的に必須検査と選択検査とを実施することは、半導体ウエハの（ｎ−ｍ）個の分割領域それぞれにおいて、本来選択検査により削除された検査項目により品質保証をしていた項目の品質補償が出来なくなる場合がある。
【０００８】
上記した技術に関連して、さらに以下に示す提案がなされている。
【０００９】
特開２００４−２６６０１７号公報に開示されている「半導体ウエハの検査方法」では、半導体ウエハをｎ個の領域に分割しておき、その各領域について検査を行う半導体ウエハの検査方法であって、ｎ個の領域のうちから任意にｍ個（ｎ＞ｍ）の領域を設定し、その任意のｍ個の各領域については、必須検査および選択検査をそれぞれ行い、その検査結果に基づいて良否の判定を行うようにし、（ｎ−ｍ）個の各領域については、必須検査を行うとともに、選択検査をその選択検査の累積不良率に応じて行い、その検査結果に基づいて良否の判定を行うようにした半導体ウエハの検査方法が提案されている。
【００１０】
また、特開２００３−３３２１８９号公報に開示されている「半導体試験システム」では、半導体ウェハに形成された半導体チップに対する複数の試験項目の試験をテストプログラムに基づいて行う半導体試験装置と、この半導体試験装置で使用されるテストプログラムを管理する管理装置と、が通信回線網を介して接続される半導体試験システムであって、管理装置は、半導体チップに対する複数の試験項目の試験結果データを収集する収集手段と、収集手段により収集された試験結果データに基づいて、全ての半導体チップに対してまたは所定の条件が成立した半導体チップに対して省略可能な試験項目を決定する決定手段と、決定手段により決定された試験項目を、全ての半導体チップに対してまたは所定の条件が成立した半導体チップに対して省略するテストプログラムを生成するテストプログラム生成手段と、テストプログラム生成手段によって生成されたテストプログラムを半導体試験装置に送信する送信手段とを備え、半導体試験装置は、送信手段により送信されたテストプログラムに従って試験を行う半導体試験システムが提案されている。
【００１１】
また、特開平７−３７９５９号公報に開示されている「ウエハの検査方法」では、複数のチップを有するウエハの検査方法において、配置位置を選択して定めたウエハ上の一部分のチップについて全検査項目の検査をする第１の検査工程と、ウエハ上の残りのチップについては検査工程の検査結果により選択した検査項目のみの検査をする第２の検査工程を有するウエハの検査方法が提案されている。
【００１２】
【特許文献１】特開２００４−２６６０１７号公報
【特許文献２】特開２００３−３３２１８９号公報
【特許文献３】特開平０７−３７９５９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
近年における半導体装置の高性能化（多ピン化、高速化）にともない、当該半導体装置の検査に要する時間が長くなってきている。半導体装置を構成する半導体ウエハの検査時間を短縮することで生産効率を向上させ、製品となる半導体装置の価格を下げることが重要である。検査時間短縮の方法として、ある検査項目を予め設定した一定条件を満たした場合は削除することがある。また、複雑な検査項目の導入により、測定系の揺らぎなどによって誤って不良品と判定されることもあるので、半導体ウエハの検査工程では、意図的に測定系の揺らぎが発生しやすい検査項目を削除する場合がある。検査項目を削除することで生産性を向上させたり、測定系の揺らぎによる歩留低下を抑える場合、製品となる半導体装置を構成する半導体ウエハの品質低下を招くことがある。
【課題を解決するための手段】
【００１４】
以下に、［発明を実施するための最良の形態］で使用する括弧付き符号を用いて、課題を解決するための手段を説明する。これらの符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１５】
本発明の半導体検査方法は、複数の領域に分割される半導体ウエハ（２０）のそれぞれの領域に形成される半導体チップ（２２）から任意の数の半導体チップを選択する半導体チップ選択ステップと、半導体チップ選択ステップで選択された半導体チップそれぞれに備わる全てのＩ／Ｏピン（１８）に対して、全ての検査項目を行う全検査項目実施ステップと、全検査項目実施ステップによる検査結果に基づいて、半導体チップ選択ステップで選択されなかった半導体チップそれぞれに備わる少なくとも１つのＩ／Ｏピンに対して、全ての検査項目のうち選択検査項目とした選択検査項目を抜き取りで検査する抜き取り検査ステップとを備える。
【発明の効果】
【００１６】
本発明により、特に検査対象となる半導体装置の検査時間を短縮し、且つ当該半導体装置の出荷時における品質の低下を未然に防止する半導体検査装置、半導体検査方法を提供することができる。
【発明を実施するための最良の形態】
【００１７】
添付図面を参照して、本発明による半導体検査装置、半導体検査方法を実施するための最良の形態を以下に説明する。
【００１８】
１．第１の実施の形態
図２から図３Ｂを参照して本発明による半導体検査装置、半導体検査方法の第１の実施の形態を説明する。
【００１９】
（構成）
本発明の第１の実施の形態に係わる半導体検査装置の概略構成を図２に示す。本実施の形態に係わる半導体検査装置１０は、それぞれバスライン１１に接続されるＣＰＵ１５と、記憶部１６と、指示を入力するための入力部１２と、検査対象となる半導体チップ２２の検査結果などを表示するための表示部１３と、通信部１４と、通信部１４を介して検査対象となる半導体装置の有するＩ／Ｏ（ＩＮＰＵＴ／ＯＵＴＰＵＴ）ピン１８それぞれからの入力信号を一時保存するためのレジスタ１７とを有している。ここで、Ｉ／Ｏピンとは、チップ内部にある信号ピンのことであり、チップに対する信号の入出力を行う。このＩ／Ｏピン１８は、半導体内部のトランジスタ、抵抗、容量などの素子、および素子から構成される回路（例えばインターフェース部、ロジック部、メモリ部、ＰＬＬ（Phase-locked loop）、ＤＡＣ（Ｄ／Ａコンバータ）に、配線を介して電気的に接続されている。また、記憶部１６には、予め複数の領域に分割された半導体ウエハ２０から取り出され、検査対象となる半導体チップ２２の検査を実施するための半導体装置検査プログラム１６ａが格納されている。
【００２０】
なお、本実施の形態において、検査対象となる半導体チップ２２のＩ／Ｏピン１８それぞれから送られて来る検査結果を示すデータ信号は、当該半導体チップあるいはウエハ毎に、レジスタ１７において一時保存されてから、記憶部１６に格納される形態を示しているが、このデータ信号は、レジスタ１７を介さずに直接記憶部１６に格納される形態としても良い。
【００２１】
（動作）
本実施の形態に係わる半導体検査装置１０による半導体検査方法は、複数の領域に分割された半導体ウエハ２０から、予め決められた数の領域に形成される半導体チップを選定する。そして、選定された半導体チップそれぞれに対して、全ての検査項目が必須検査として行われる。選定された半導体チップにおいて、各々に備わる複数（Ａ本）のＩ／Ｏピンの検査が終了すると、検査項目毎、およびＩ／Ｏピン毎の不良率が算出される。Ａ本のＩ／Ｏピン全てにおいて、規定の不良率（パッケージに組み立て後に、同様に選別工程で検査するが、不良が後工程に流出した場合のコスト的な問題も加味して０．１％程度が好ましい）以下の検査項目については、それ以降続く半導体チップの検査で、Ａ本のＩ／Ｏピン全てではなく、予め決められた所定の本数Ｂ（Ｂ＜Ａ）のＩ／Ｏピンのみを対象として選択検査が行われる。所定の本数Ｂは、例えば、１割のＩ／Ｏピン、または統計的な手法で計算したＩ／Ｏピンの本数である。ここで、統計的な手法とは、例えば、Ｉ／Оピンで検査する時に、電流値、電圧値などをモニタするが、その値のばらつき、標準偏差など計算し、規格に対して十分にマージンがあると判断した場合（予め、判断基準を設定しておく）には、検査するＩ／Оピンの割合を減少させる。また、規格ぎりぎりで良品となっているような場合は、検査するＩ／Оピンの割合を増やす、または抜き取り検査を廃止することである。
【００２２】
通常、１つの半導体チップ内におけるＩ／Ｏピンの製造バラツキは小さいことが知られており、本実施の形態においては、選択検査を採用することにより、全ての半導体チップの全てのＩ／Ｏピンに対する検査を必須検査としないことで、半導体チップの生産効率の向上を実現する。一方、本願においては、複数の領域に分割される半導体ウエハの全ての領域に形成される半導体チップについて、少なくとも１つ以上のＩ／Ｏピンを選択検査により検査する。これにより、特定の検査項目を全て削除することに比較して、当該半導体チップの品質低下を抑制することができる。
【００２３】
以下、図３Ａ、図３Ｂを用いて、本実施の形態に係わる半導体検査方法について説明する。入力部１２に、検査対象となる半導体チップ２２の検査指示が入力されると、ＣＰＵ１５は、予め記憶部１６に格納されている半導体装置検査プログラム１６ａを読み込んで実行する。半導体装置検査プログラム１６ａが実行されると、複数（ここではｎ個とする）に分割された半導体ウエハ２０のうち、予め設定された任意のｍ個の領域に形成される半導体チップ２２の全てのＩ／Ｏピン１８（第１Ｉ／Ｏピン、第２Ｉ／Ｏピン、・・・、第ｎＩ／Ｏピン）において所定の検査（例えば、複数系複数チャネルの音響信号を対象とする場合は、最高周波数試験や、電圧レベルテスト、機能テストなどの複数のテスト項目であり、ここでは、検査１〜５とする）が実行される（ステップＳ１００）。ここで検査される半導体チップの数は、半導体ウエハにおけるチップ数に対して、１〜３割程度の数が好ましい。このように、全てのＩ／Ｏピンの検査を受ける半導体チップ１８の数を１〜３割程度とすることで、試験時間の短縮と試験信頼度の向上の両方を実現することができる。
【００２４】
ステップＳ１００における各検査結果（不良数及び不良率）は、レジスタ１７、又は記憶部１６に格納される（ステップＳ１０１）。詳細には、先ずステップＳ１００において、予め決められた数の半導体チップ２２の検査を終了した時点で各検査項目の累積不良率が、それぞれのＩ／Ｏピン１８（第１Ｉ／Ｏピン、第２Ｉ／Ｏピン、・・・、第ｎＩ／Ｏピン）毎に計算される。次に、計算されたＩ／Ｏピン１８毎の計算結果は、それぞれのＩ／Ｏピン１８に接続されているレジスタ１７、あるいはレジスタ１７を介して記憶部１６に格納される。ここで、累積不良率とは、現時点までに検査されたＩ／Ｏピンの数に対する、不良と判定されたＩ／Ｏピンの数の割合である。累積不良率は、検査される半導体チップ全てを対象とし、Ｉ／Ｏピン毎に求められる。
【００２５】
半導体ウエハ２０の分割されたｎ個の領域のうち、上記検査で残された（ｎ−ｍ）個の領域（ステップＳ１０１で検査されていない残りの領域）に形成された半導体チップ２２については、検査１〜５を全て必須検査として行わず、必須検査（ここでは検査１、２とする）と、選択検査（ここでは検査３〜５とする）とに区分されて行われる。
【００２６】
ｍ個の領域に形成された半導体チップに対する必須検査が全て終了すると、引き続き、（ｎ−ｍ）個の領域（ステップＳ１０１で検査されていない残りの領域）に形成された半導体チップに対する検査が開始される（ステップＳ１０２）。（ｎ−ｍ）個の領域に形成された半導体チップに対しては、初めに必須検査である検査１（ステップＳ１０３）と検査２（ステップＳ１０４）とが実行される。検査１および検査２の結果、共に規定を満たす半導体チップについては、合格として次のステップに移行し、規定を満たさない半導体チップについては、不合格として不良品とされる。検査１および検査２で合格とされたものについては、以降選択検査が実施される。
【００２７】
選択検査である検査３が実施されると、上記必須検査の対象となったｍ個の領域に形成された半導体チップの検査で取得され、Ｉ／Ｏピン１８に接続されたレジスタ１７、あるいは記憶部１６に格納されている各Ｉ／Ｏピン１８毎の累積不良率が、予め設定されている不良率よりも高いか否かが調べられる（ステップＳ１０５）。検査対象となる半導体チップにおいて、検査３に対する累積不良率が予め設定されている不良率よりも高い場合には、当該半導体チップの各Ｉ／Ｏピン１８において実際に検査３が実施される（ステップＳ１０６）。一方、検査対象となる半導体チップにおいて、検査３に対する累積不良率が予め設定されている不良率よりも低い場合には、当該半導体チップの各Ｉ／Ｏピン１８毎に、不良率の計算が行われる（ステップＳ１１３）。そして、ステップＳ１１３の計算結果に基づいて、検査の省略が可能であるＩ／Ｏピン１８が選定される（ステップＳ１１４）。例えば、計算された不良率が所定の値より低いＩ／Ｏピン１８が検査の省略可能なＩ／Ｏピン１８として選択される。尚、検査されないＩ／Ｏピン１８を予め設定していても構わない。次に、ステップＳ１１４において、検査の省略が可能でないとされたＩ／Ｏピン１８について、検査３に基づく抜き取り検査が実施される（ステップＳ１１５）。ステップＳ１１５の抜き取り検査の結果合格となると、次の選択検査である検査４に移行する。一方、ステップＳ１１５の抜き取り検査で不合格となると、不良品とされる。
【００２８】
選択検査である検査４が実施されると、上記必須検査の対象となったｍ個の領域に形成された半導体チップの検査で取得され、Ｉ／Ｏピン１８に接続されたレジスタ１７、あるいは記憶部１６に格納されている各Ｉ／Ｏピン１８毎の累積不良率が、予め設定されている不良率よりも高いか否かが調べられる（ステップＳ１０７）。検査対象となる半導体チップにおいて、検査４に対する累積不良率が予め設定されている不良率よりも高い場合には、当該半導体チップの各Ｉ／Ｏピン１８において実際に検査４が実施される（ステップＳ１０８）。一方、検査対象となる半導体チップにおいて、検査４に対する累積不良率が予め設定されている不良率よりも低い場合には、当該半導体チップの各Ｉ／Ｏピン１８毎に、不良率の計算が行われる（ステップＳ１１６）。そして、ステップ１１６の計算結果に基づいて、検査の省略が可能であるＩ／Ｏピン１８が選定される（ステップＳ１１７）。例えば、計算された不良率が所定の値より低いＩ／Ｏピン１８が検査の省略可能なＩ／Ｏピン１８として選択される。尚、検査されないＩ／Ｏピン１８を予め設定していても構わない。次に、ステップＳ１１４において、検査の省略が可能でないとされたＩ／Ｏピン１８について、検査３に基づく抜き取り検査が実施される（ステップＳ１１８）。ステップＳ１１８の抜き取り検査の結果合格となると、次の選択検査である検査５に移行する。一方、ステップＳ１１８の抜き取り検査で不合格となると、不良品とされる。
【００２９】
選択検査である検査５が実施されると、上記必須検査の対象となったｍ個の領域に形成された半導体チップの検査で取得され、Ｉ／Ｏピン１８に接続されたレジスタ１７、あるいは記憶部１６に格納されている各Ｉ／Ｏピン１８毎の累積不良率が、予め設定されている不良率よりも高いか否かが調べられる（ステップＳ１０９）。検査対象となる半導体チップにおいて、検査５に対する累積不良率が予め設定されている不良率よりも高い場合には、当該半導体チップの各Ｉ／Ｏピン１８において実際に検査５が実施される（ステップＳ１１０）。一方、検査対象となる半導体チップにおいて、検査５に対する累積不良率が予め設定されている不良率よりも低い場合には、当該半導体チップの各Ｉ／Ｏピン１８毎に、不良率の計算が行われる（ステップＳ１１９）。そして、ステップ１１９の計算結果に基づいて、検査の省略が可能であるＩ／Ｏピン１８が選定される（ステップＳ１２０）。例えば、計算された不良率が所定の値より低いＩ／Ｏピン１８が検査の省略可能なＩ／Ｏピン１８として選択される。尚、検査されないＩ／Ｏピン１８を予め設定していても構わない。次に、ステップＳ１２０において、検査の省略が可能でないとされたＩ／Ｏピン１８について、検査５に基づく抜き取り検査が実施される（ステップＳ１２１）。ステップＳ１２１の抜き取り検査の結果合格となると、当該半導体チップは良品とされる。一方、ステップＳ１２１の抜き取り検査で不合格となると、不良品とされる。そして、上記に説明してきた必須検査、および選択検査が（ｎ−ｍ）個の領域（ステップＳ１０１で検査されていない残りの領域）に形成された半導体チップについて順次行われる（ステップＳ１１１）。
【００３０】
（ｎ−ｍ）個の領域に形成された半導体チップにおける必須検査および選択検査が全て終了すると、これらの検査結果に基づいて、各Ｉ／Ｏピン１８に接続されているレジスタ１７、あるいは記憶部１６における検査１〜５までの累積不良率が更新される（ステップＳ１１２）。
【００３１】
このように、本実施の形態に係わる半導体装置の検査方法においては、規定の不良率以下であった検査項目について、それ以降の当該検査項目を単に削除するのではなく、Ｉ／Ｏピンの抜き取りテストへ変更する。すなわち、所定の本数のＩ／Ｏピンはテストするのでテスト項目は削除されない。また、本実施の形態においては、各Ｉ／Ｏピン毎にテスト結果を保持するレジスタ（記録ユニット）を備えており、テスト省略する場合は、Ｉ／Ｏピン単位で実施し、規定の不良率以下であった検査項目を一括して削除するという方法を取らない。また、本実施の形態においては、各テスト項目のＩ／Ｏピン毎の不良率に基づき、他の半導体チップの検査において、抜き取りでＩ／Ｏピンを検査するかどうか判断する。抜き取りではあるが、チップ単位のテストを実施するので、ウエハ面内の複数のチップ間の製造上のばらつきがあっても問題にはならない。これにより、本実施の形態においては、複数に分割されるウエハ面内のそれぞれの領域に形成されるチップ間に製造上のばらつきが生じていても問題にはならない。
【００３２】
２．第２の実施の形態
図２、図４Ａ乃至図６を参照して、本発明による半導体検査装置及び半導体検査方法の第２の実施の形態を説明する。第２の実施の形態における半導体検査装置１０は、半導体ウエハ２０内の検査対象の半導体チップを、形成された全てのＩ／Ｏピンに対し用意された全ての検査を実施する半導体チップと、一部のＩ／Ｏピンに対し用意された全ての検査を実施する半導体チップとに分けて検査を実施する。第２の実施の形態における半導体検査装置の構成は第１の実施の形態と同様であるので説明は省略する。
【００３３】
（動作）
本実施の形態に係わる半導体検査装置１０による半導体検査方法は、複数の領域に分割された半導体ウエハ２０から、予め決められた領域に形成される半導体チップを選定する。そして、選定された半導体チップそれぞれの全てのＩ／Ｏピン１８に対して、全ての検査項目が検査される。選定された半導体チップにおいて、各々に備わる複数（Ａ本）のＩ／Ｏピンの全ての検査が終了すると、検査項目毎、およびＩ／Ｏピン毎の累積不良率が算出される。Ａ本のＩ／Ｏピン全てにおいて、規定の不良率以下の検査項目については、それ以降続く半導体チップの検査で、Ａ本のＩ／Ｏピン全てではなく、予め決められた所定の本数Ｂ（Ｂ＜Ａ）のＩ／Ｏピンのみを対象として選択検査が行われる。所定の本数Ｂは、検査精度や検査時間によって異なり、少なくとも１つ以上で、Ａ本（全てのピン数）より小さい数である。例えば、Ａ本の１割、又は統計的な手法で計算したＩ／Ｏピンの本数でも良い。又、ここで、統計的な手法とは、例えば、Ｉ／Оピンで検査する時に、電流値、電圧値などをモニタするが、その値のばらつき、標準偏差など計算し、規格に対して十分にマージンがあると判断した場合（予め、判断基準を設定しておく）には、検査するＩ／Оピンの割合を減少させる。また、規格ぎりぎりで良品となっているような場合は、検査対象のＩ／Оピンの割合を増やすことが好ましい。
【００３４】
１枚の半導体ウエハ２０に着目すると、ウエハ中央、ウエハ上部領域、ウエハ下部領域などでは、トランジスタ素子の出来栄え（スレッショルド電圧、ＯＮ抵抗、容量、配線抵抗など）は、大きなバラツキがある。例えば、３００ｍｍウエハでは、ウエハ中央とウエハ外周では、約１５０ｍｍ離れている。このため、従来例のように、テスト項目を省略した場合、検査位置によってはウエハ内のバラツキによる不良を見逃してしまう可能性が高まる。これに対して、本発明では、ウエハ２０内の全ての半導体チップ２２において、少なくとも１ピン以上のＩ／Ｏピン１８に対し、用意した全てのテスト項目の検査が実施される。例えば、６４チャネルのインターフェースがあり、各チャネルが１つのＩ／Ｏピンに対応しているとすれば、１チャネル以上がテストされる。
【００３５】
この６４チャネルのインターフェースは、物理的に非常に近い位置に配置される。例えば、７ｍｍ×７ｍｍの半導体チップの場合、７ｍｍの範囲内に配置されます。すなわち、インタフェース部に接続されるＩ／Ｏピン１８同士も近接して配置される。形成される位置が物理的に近いほど、トランジスタの製造バラツキは小さくなる。従って、Ｉ／Ｏピン１８を抜き取りでテストすることで、そのチップの品質は保証される（１チップ内のインターフェース部に位置する複数のチャネルの出来栄えは、ほとんど同じとみなされる）。よって、Ｉ／Ｏピンを抜き取りでテストすることで、スクリーニングが可能となる。
【００３６】
又、例えば、インターフェース部の各チャネルの出力電圧値を測定する場合、接触抵抗など、測定系のゆらぎが原因で、誤判定される場合がある。複数個のチャネルのうち、１チャネルでも出力電圧を満たさない場合は、そのチップは不良判定と誤判定される。つまり良品が不良品と判定されてしまうことがある（その逆に、不良品が良品と判定されることは通常起こり得ない）。このような問題は、テスト項目を省略する従来技術では解決することができない。
【００３７】
以下、図４Ａ乃至図６を参照して第２の実施の形態における半導体検査方法の詳細を説明する。以下では、インタフェース部に接続するＩ／Ｏピン１８の検査を一例に、半導体検査方法を説明する。
【００３８】
インターフェース部のＩ／Ｏピン１８の検査項目の一例を以下に示す。
（１）ＤＣテスト：電気特性のうち、ＤＣ(直流電流)の項目のテスト
電源電流テスト
出力電流/電圧テスト
入出力リーク電流テスト
抵抗値テスト
（２）ＡＣテスト：電気特性のうちＡＣ(交流)の項目のテスト
伝播遅延時間テスト
動作周波数テスト
（３）機能テスト：論理的に正常に動作しているかのテスト
テストパタンを用いて、正しい動作をするかのテスト
電源電圧マージンテスト
スピードテスト
【００３９】
本実施の形態では、上記のような検査項目が用意され、その検査対象となるＩ／Ｏピンは、インターフェースの６４チャネルの各々に接続された６４本のＩ／Ｏピン１８である。本実施の形態では、検査対象となる６４本全てのＩ／Ｏピン１８に対して上記の全ての検査が行われる半導体チップ２２（以下、半導体チップ２２Ａと称す）と、検査対象となる６４本より小さい所定数（例えば１本）、及び所定の種類のＩ／Ｏピン１８に対して上記の全ての検査が行われる半導体チップ２２（以下、半導体チップ２２Ｂと称す）とが選択される。
【００４０】
図５及び図６に、全ピン検査される半導体チップ２２Ａと、所定数のＩ／Ｏピンが検査される半導体チップ２２Ｂの半導体ウエハ２０における配置例を示す。ここで、半導体ウエハ２０は、同じ工程（例えば同一のパターン製造工程）で近接して形成された複数（ｋ個）の半導体チップ２２を有する複数（ｎ個）の領域３０に分割することができる。尚、半導体ウエハ２０周辺部における半導体チップの配置状態などにより、必ずしも各領域３０内の半導体チップ２２の数（ｋ）は等しくならない場合がある。すなわち、複数の領域３０のそれぞれが有する半導体チップ２２の数（ｋ）は、全て同じ数でも良いし、異なる数でも良い。ここでは、半導体ウエハ２０はｎ＝１６個の領域３０を有し、それぞれの領域３０には、ｋ＝９個又はｋ＝４個の半導体チップ２２が形成される。本実施の形態では、ｎ個の領域のうち、ｍ個（１≦ｍ≦ｎ）の領域が選択され、ｍ個の領域のそれぞれに形成された所定の数（ｉ：１≦ｉ≦ｋ）の半導体チップ２２が、半導体チップ２２Ａとして検査される。又、半導体ウエハ２０内のその他の半導体チップ２２が半導体チップ２２Ｂとして検査される。
【００４１】
図５に示す一例は、一部（ｍ個）の領域３０に形成された全ての半導体チップ２２が、全ピン検査される半導体チップ２２Ａとして選択され、その他の領域（（ｎ−ｍ）個の領域３０に形成された全ての半導体チップ２２が、所定数のＩ／Ｏピンを検査される半導体チップ２２Ｂとして選択される。すなわち、図５に示される一例では、選択されたｍ個の領域のそれぞれに形成された全て（ｋ個）の半導体チップ２２Ａにおける全Ｉ／Ｏピンの検査が行われ、その他のｎ−ｍ個の領域に形成された全ての半導体チップ２２Ｂに対してＩ／Ｏピンの抜き取り検査が行われる（１＜ｍ＜ｎ、ｉ＝ｋ）。ここでは、選択された２つの領域３０内に形成された全て（２×９＝１８個）の半導体チップ２２Ａの全Ｉ／Ｏピンが検査され、その他の１０６個の半導体チップ２２Ｂの一部のＩ／Ｏピンが検査される（ｍ＝２、ｉ＝ｋ＝９）。
【００４２】
図５に示す一例によれば、全てのＩ／Ｏピンに対して検査を施す半導体チップ２２Ａ、及びＩ／Ｏピンの抜き取り検査を施す半導体チップ２２Ｂ、がそれぞれまとまった位置に配置されているので、検査時間を短縮することができる。
【００４３】
図６に示す一例では、半導体ウエハ２０内の全ての領域３０のそれぞれにおいて、所定の数（ｉ）の半導体チップ２２が、全ピン検査される半導体チップ２２Ａとして選択され、その他の半導体チップ２２が所定数のＩ／Ｏピンが検査される半導体チップ２２Ｂとして選択される（ｍ＝ｎ、１≦ｉ＜ｋ）。ここでは、各領域３０の所定の位置に形成された半導体チップ２２が半導体チップ２２Ａとして選択されて検査される（ｍ＝ｎ＝１６、ｉ＝１）。
【００４４】
図６に示す一例によれば、半導体ウエハ２０の面内分布を更に考慮してＩ／Ｏピンの検査を実行できる。このため、半導体ウエハ２０における半導体チップ２２の形成位置による製造バラツキを統計的に分散して検査することができる。
【００４５】
半導体ウエハ２０に形成される半導体チップ２２の一部が全ピン検査される半導体チップ２２Ａとして選択されれば、半導体チップ２２Ａの選択方法は上記に限定されない。又、全ピン検査される半導体チップ２２Ａは、１枚の半導体ウェハ２０に形成される半導体チップ２０全体の１〜３割が選択されることが好ましい。
【００４６】
図４Ａ及び図４Ｂを参照して、本発明による半導体検査装置１０の第２の実施の形態における動作の詳細を説明する。第１の実施の形態と同様に、予め設定された任意のｍ個の領域に形成されるｉ個の半導体チップ２２Ａのそれぞれにおいて、検査対象となる全てのＩ／Ｏピン１８（インタフェース部に接続された６４本のＩ／Ｏピン１８）に対し、用意された上述のＤＣテスト、ＡＣテスト、機能テストが実施される（ステップＳ２００）。
【００４７】
次に、第１の実施の形態におけるステップＳ１０１と同様に、ステップＳ２００における各検査結果（不良数及び不良率）が、レジスタ１７、又は記憶部１６に格納される（ステップＳ２０１）。この際、既に累積不良率が格納されている場合、その値は更新される。ｍ個の領域内の全ての半導体チップ２２Ａに対する全ての検査（ＤＣテスト、ＡＣテスト、機能テスト）が終了するまで、ステップＳ２００及びＳ２０１の動作は繰り返される（ステップＳ２０２）。
【００４８】
ｍ個の領域内の全ての半導体チップ２２Ａが検査されると、現時点におけるＩ／Ｏピン１８毎のＤＣテストの累積不良率と、予め設定された不良率とが比較される（ステップＳ２０３）。ステップＳ２０３において、累積不良率が予め設定された不良率より高いＩ／Ｏピンが存在する場合、未検査の（ｎ−ｍ）個の領域に形成された半導体チップ２２Ｂにおける検査対象のＩ／Ｏピンの全てに対し、ＤＣテストが行われる（ステップＳ２０４）。ステップＳ２０４において不合格のＩ／Ｏピン１８がある場合、不良品とされ（ステップＳ２１２）、検査結果に基づきＩ／Ｏピン１８毎の累積不良率は更新される（ステップＳ２１４）。ここでは、不良と判定されたＩ／Ｏピン１８に対応する累積不良率は増加し、その他、不良のないＩ／Ｏピンの累積不良率は減少するように更新される。
【００４９】
一方、ステップＳ２０３において、全てのＩ／Ｏピン１８の累積不良率が予め設定された不良率より低い場合、未検査の（ｎ−ｍ）個の領域に形成された半導体チップ２２Ｂにおける検査対象のＩ／Ｏピンの一部（少なくとも１本の所定の数、所定の種類のＩ／Ｏピン）に対し、ＤＣテストが行われる（ステップＳ２０５）。ステップＳ２０５においてＤＣテストしたＩ／Ｏピン１８が不合格である場合、不良品とされ（ステップＳ２１２）、不良と判定された当該Ｉ／Ｏピン１８に対応する累積不良率は更新される（ステップＳ２１４）。この場合、不良と判定されたＩ／Ｏピン１８に対応する累積不良率は増加するように更新され、その他の検査されないＩ／Ｏピン１８に対応する累積不良率は更新されない。
【００５０】
ステップＳ２０４又はステップＳ２０５において合格である場合、すなわち、ＤＣテストにおいて不良と判定されたＩ／Ｏピン１８がない場合、次のＡＣテストに移行する。ＡＣテストに移行する際、現時点におけるＩ／Ｏピン１８毎のＡＣテストの累積不良率と、予め設定された不良率とが比較される（ステップＳ２０６）。ステップＳ２０６において、累積不良率が予め設定された不良率より高いＩ／Ｏピンが存在する場合、未検査の（ｎ−ｍ）個の領域に形成された半導体チップ２２Ｂにおける検査対象のＩ／Ｏピンの全てに対し、ＡＣテストが行われる（ステップＳ２０７）。ステップＳ２０７において不合格のＩ／Ｏピン１８がある場合、不良品とされ（ステップＳ２１２）、検査結果に基づきＩ／Ｏピン１８毎の累積不良率は更新される（ステップＳ２１４）。ここでは、不良と判定されたＩ／Ｏピン１８に対応する累積不良率は増加し、その他、不良のないＩ／Ｏピンの累積不良率は減少するように更新される。
【００５１】
一方、ステップＳ２０６において、全てのＩ／Ｏピン１８の累積不良率が予め設定された不良率より低い場合、未検査の（ｎ−ｍ）個の領域に形成された半導体チップ２２Ｂにおける検査対象のＩ／Ｏピンの一部（少なくとも１本の所定の数、所定の種類のＩ／Ｏピン）に対し、ＡＣテストが行われる（ステップＳ２０８）。ステップＳ２０８においてＡＣテストしたＩ／Ｏピン１８が不合格である場合、不良品とされ（ステップＳ２１２）、不良と判定された当該Ｉ／Ｏピン１８に対応する累積不良率は更新される（ステップＳ２１４）。この場合、不良と判定されたＩ／Ｏピン１８に対応する累積不良率は増加するように更新され、その他の検査されないＩ／Ｏピン１８に対応する累積不良率は更新されない。
【００５２】
ステップＳ２０７又はステップＳ２０８において合格である場合、すなわち、ＡＣテストにおいて不良と判定されたＩ／Ｏピン１８がない場合、次の機能テストに移行する。ＡＣテストに移行する際、現時点におけるＩ／Ｏピン１８毎の機能テストの累積不良率と、予め設定された不良率とが比較される（ステップＳ２０９）。ステップＳ２０９において、累積不良率が予め設定された不良率より高いＩ／Ｏピンが存在する場合、未検査の（ｎ−ｍ）個の領域に形成された半導体チップ２２Ｂにおける検査対象のＩ／Ｏピンの全てに対し、機能テストが行われる（ステップＳ２１０）。ステップＳ２１０において不合格のＩ／Ｏピン１８がある場合、不良品とされ（ステップＳ２１２）、検査結果に基づきＩ／Ｏピン１８毎の累積不良率は更新される（ステップＳ２１４）。ここでは、不良と判定されたＩ／Ｏピン１８に対応する累積不良率は増加し、その他、不良のないＩ／Ｏピンの累積不良率は減少するように更新される。
【００５３】
一方、ステップＳ２０９において、全てのＩ／Ｏピン１８の累積不良率が予め設定された不良率より低い場合、未検査の（ｎ−ｍ）個の領域に形成された半導体チップ２２Ｂにおける検査対象のＩ／Ｏピンの一部（少なくとも１本の所定の数、所定の種類のＩ／Ｏピン）に対し、機能テストが行われる（ステップＳ２０８）。ステップＳ２０８において機能テストしたＩ／Ｏピン１８が不合格である場合、不良品とされ（ステップＳ２１２）、不良と判定された当該Ｉ／Ｏピン１８に対応する累積不良率は更新される（ステップＳ２１４）。この場合、不良と判定されたＩ／Ｏピン１８に対応する累積不良率は増加し、その他の検査されないＩ／Ｏピン１８に対応する累積不良率は更新されない。
【００５４】
ステップＳ２１０又はステップＳ２１１において合格である場合、すなわち、機能テストにおいて不良と判定されたＩ／Ｏピン１８がない場合、良品とされ（ステップＳ２１３）、検査結果に基づきＩ／Ｏピン１８毎の累積不良率は更新される（ステップＳ２１４）。ここでは、検査されたＩ／Ｏピン１８毎、及び検査項目毎の累積不良率は減少するように更新される。（ｎ−ｍ）個の領域に形成された全ての半導体チップ２２Ｂに対して全ての検査（ＤＣテスト、ＡＣテスト、機能テスト）が実行されるまで、ステップＳ２０３からステップＳ２１４が繰り返される（ステップＳ２１５）。尚、上述のＤＣテスト、ＡＣテスト、機能テストの順は、これに限らない。
【００５５】
半導体チップ２２Ｂにおいて検査されるＩ／Ｏピンの数及び種類は、Ｉ／Ｏピンの種類、テストの種類、検査装置の規格に応じて決まる。Ｉ／Ｏピンの種類、テストの種類、検査装置の規格によっては、複数のＩ／Ｏピン（たとえば１０個のＩ／Ｏピン）をまとめて同時に検査することが可能な場合や、１つ１つのＩ／Ｏピンを別々にテストせざるをえない場合もある。このため、上述のステップＳ２０５、Ｓ２０８、Ｓ２１１（Ｉ／Ｏピンの抜き取り検査）において検査されるＩ／Ｏピン１８の数は、それぞれ検査項目に応じた値となる。複数のＩ／Ｏピンを同時に検査可能な場合、これらのＩ／Ｏピンのうち１本を選択して検査しても複数選択して検査しても時間的には同じであるため、これらのＩ／Ｏピンの全てを選択して検査しても良い。これにより検査精度を向上しつつ、検査時間の短縮を図ることができる。ただし、他の検査項目においてＩ／Ｏピンを１つ１つ別々にテストする必要がある場合、Ｉ／Ｏピンの抜き取り検査されるＩ／Ｏピン１８の数は、１本とすることが好ましい。これにより、用意された検査項目の全てを検査することができるとともに、複数のＩ／Ｏピン（従来技術であれば全てのＩ／Ｏピン）の検査をする場合に比べ、時間短縮の効果が非常に大きくなる。
【００５６】
更に、Ｉ／Ｏピン抜き取り検査されるＩ／Ｏピンの数及び種類は、全項目検査を考慮しない場合、第１の実施の形態と同様に、累積不良率の大きさに応じて決定されても、検査項目毎に異なる数及び種類に設定されても構わない。
【００５７】
以上のように、本発明による半導体検査装置は、検査対象の全てのＩ／Ｏピンを検査する半導体チップと一部のＩ／Ｏピンを検査する半導体チップとに分けて検査を行う。この際、Ｉ／Ｏピンの抜き取り検査においても用意された検査項目の全ての検査を実施することが好ましい。これにより、検査の信頼性を維持したまま検査時間の短縮を図ることができる。
【００５８】
本実施の形態により、特に検査対象となる半導体装置の検査時間を短縮し、且つ当該半導体装置の出荷時における品質の低下を未然に防止する半導体検査装置、半導体検査方法を提供することができる。
【００５９】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
【図面の簡単な説明】
【００６０】
【図１Ａ】従来の半導体検査方法のフローを示す図である。
【図１Ｂ】従来の半導体検査方法のフローを示す図である。
【図２】本発明の実施の形態に係わる半導体検査装置の概略構成を示す図である。
【図３Ａ】本発明の第１の実施の形態に係わる半導体検査方法のフローを示す図である。
【図３Ｂ】本発明の第１の実施の形態に係わる半導体検査方法のフローを示す図である。
【図４Ａ】本発明の第２の実施の形態に係わる半導体検査方法のフローを示す図である。
【図４Ｂ】本発明の第２の実施の形態に係わる半導体検査方法のフローを示す図である。
【図５】本発明における全Ｉ／Ｏピン検査、及びＩ／Ｏピン抜き取り検査される半導体チップの配置を示す一例を示す図である。
【図６】本発明における全Ｉ／Ｏピン検査、及びＩ／Ｏピン抜き取り検査される半導体チップの配置を示す一例を示す図である。
【符号の説明】
【００６１】
１０…半導体検査装置
１１…バスライン
１２…入力部
１３…表示部
１４…通信部
１５…ＣＰＵ
１６…記憶部
１６ａ…半導体装置検査プログラム
１７…レジスタ
１８…Ｉ／Ｏピン
２０…半導体ウエハ
２２、２２Ａ、２２Ｂ…半導体チップ
３０…領域
【図１Ａ】
2007235108.tif 000003
【図１Ｂ】
2007235108.tif 000004
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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