(57)【要約】【解決手段】  本発明による発光素子は、電子を注入する第１の電極部９と、正孔を注入する第２の電極部１０と、第１の電極部９及び第２の電極部１０と電気的に接続された発光部１１，１２を備え、発光部１１，１２を単結晶のシリコンとし、発光部１１，１２が第１の面（上面）と第１の面に対向する第２の面（下面）を有し、第１及び第２の面の面方位を（１００）面とし、第１及び第２の面に直交する方向の発光部の厚さを薄くする。【効果】  本発明によれば、シリコンなどの基板上に通常のシリコン・プロセスを用いて容易に形成可能で、かつ、高効率に発光する発光素子を提供する事ができる。【選択図】  図５Ｈ
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【特許請求の範囲】
【請求項１】
電子を注入するための第１の電極と、正孔を注入するための第２の電極と、前記第１及び第２の電極と電気的に接続された発光部を有し、前記第１の電極，前記第２の電極及び前記発光部が同一の単結晶材料から構成されており、前記発光部が薄膜であることを特徴とする発光素子。
【請求項２】
請求項１記載の発光素子において、前記薄膜の材料がIV族半導体であることを特徴とする発光素子。
【請求項３】
請求項１記載の発光素子において、前記薄膜の材料が間接遷移型半導体であることを特徴とする発光素子。
【請求項４】
請求項１記載の素子において、前記薄膜の膜厚が10nm以下であることを特徴とする発光素子。
【請求項５】
請求項２記載の素子において、前記IV族半導体がシリコンであり、かつ、前記シリコンの表面の面方位が(100)面あるいはこれと等価な面方位であることを特徴とする発光素子。
【請求項６】
請求項１記載の発光素子において、前記IV族半導体がゲルマニウムであり、かつ、前記ゲルマニウムの表面の面方位が(111)面あるいはこれと等価な面方位であることを特徴とする発光素子。
【請求項７】
請求項２記載の発光素子において、前記発光部がp型半導体領域とn型半導体領域とを有し、前記p型半導体領域における前記発光部の膜厚と前記n型半導体領域における前記発光部の膜厚の差が5nm以下であることを特徴とする発光素子。
【請求項８】
請求項５又は請求項６に記載の発光素子において、前記表面が絶縁体に接触していることを特徴とする発光素子。
【請求項９】
請求項８に記載の発光素子において、前記絶縁体が二酸化シリコンであることを特徴とする発光素子。
【請求項１０】
請求項２記載の発光素子において、前記発光部がp型半導体領域と、n型半導体領域と、前記p型半導体領域と前記n型半導体領域の間に形成されたi型半導体領域とを有し、前記i型半導体領域の膜厚が、前記p型半導体領域の膜厚より大きく、前記n型半導体領域の膜厚より大きいことを特徴とする発光素子。
【請求項１１】
第１の電極部と、第２の電極部と、前記第１の電極部及び前記第２の電極部と電気的に接続された発光部を備え、前記発光部を単結晶のシリコンで構成し、前記発光部が第１の面と第１の面に対向する第２の面を有し、前記第１の面及び前記第２の面の各々の面方位を（１００）面とし、前記第１の面及び前記第２の面に直交する方向の前記発光部の厚さを１０ｎｍ以下としたことを特徴とする発光素子。
【請求項１２】
請求項１１に記載の発光素子において、前記第１の面及び第２の面が絶縁体で覆われていることを特徴とする発光素子。
【請求項１３】
請求項１１に記載の発光素子において、前記第１の電極部が第１導電型の単結晶シリコンからなり、第２の電極部が前記第１導電型と逆導電型の第２導電型の単結晶シリコンからなり、前記発光部は前記第１導電型の第１の領域と前記第２導電型の第２領域とを有し、前記第１の領域が前記第１の電極部と接し、前記第２の領域が前記第２の電極部と接していることを特徴とする発光素子。
【請求項１４】
請求項１３に記載の発光素子において、前記第１の領域と前記第２の領域が接していることを特徴とする発光素子。
【請求項１５】
請求項１３に記載の発光素子において、前記第１の領域と前記第２の領域が離間していることを特徴とする発光素子。
【請求項１６】
電子を注入するための第１の電極部と、正孔を注入するための第２の電極部と、前記第１の電極部及び前記第２の電極部と電気的に接続された発光部を備え、前記発光部を単結晶のゲルマニウムで構成し、前記発光部が第１の面と第１の面に対向する第２の面を有し、前記第１の面及び前記第２の面の各々の面方位を（１１１）面とし、前記第１の面及び前記第２の面に直交する方向の前記発光部の厚さを１０ｎｍ以下としたことを特徴とする発光素子。
【請求項１７】
請求項１６に記載の発光素子において、前記第１の面及び第２の面が絶縁体で覆われていることを特徴とする発光素子。
【請求項１８】
請求項１６に記載の発光素子において、前記第１の電極部が第１導電型の単結晶ゲルマニウムからなり、第２の電極部が前記第１導電型と逆導電型の第２導電型の単結晶ゲルマニウムからなり、前記発光部は前記第１導電型の第１の領域と前記第２導電型の第２領域とを有し、前記第１の領域が前記第１の電極部と接し、前記第２の領域が前記第２の電極部と接していることを特徴とする発光素子。
【請求項１９】
請求項１８に記載の発光素子において、前記第１の領域と前記第２の領域が接していることを特徴とする発光素子。
【請求項２０】
請求項１８に記載の発光素子において、前記第１の領域と前記第２の領域が離間していることを特徴とする発光素子。
【請求項２１】
支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された上面の面方位が（１００）面の単結晶シリコン層からなるＳＯＩ基板を準備する第１の工程と、
前記単結晶シリコン層を加工して島状の単結晶シリコン層を形成する第２の工程と、
前記島状の単結晶シリコン層の一部に第１導電型の不純物を導入する第３の工程と、
前記島状の単結晶シリコン層の一部に前記第１導電型と逆導電型の第２の導電型の不純物を導入する第４の工程と、
前記島状の単結晶シリコン層を横断し、前記第１導電型の不純物が導入された領域と前記第２導電型の不純物が導入された領域のそれぞれ一部を露出する開口部を有する酸化防止膜を、前記島状の単結晶シリコン層上に形成する第５の工程と、
前記開口部から露出している前記島状の単結晶シリコン層の表面を酸化して酸化シリコン膜を形成すると共に、前記酸化シリコン膜の下に単結晶シリコン層を残す第６の工程を有することを特徴とする発光素子の製造方法。
【請求項２２】
請求項２１に記載の発光素子の製造方法において、前記第６の工程で残す単結晶シリコン層の厚さを１０ｎｍ以下とすることを特徴とする発光素子の製造方法。
【請求項２３】
請求項請求項２１に記載の発光素子の製造方法において、前記第３及び第４の工程で、前記第１導電型の不純物の導入領域と前記第２導電型の不純物の導入領域が接するように、前記第１導電型及び第２導電型の各不純物を導入し、前記第５の工程で、前記各導入領域の接触部が前記開口部から露出するように、前記酸化防止膜を形成することを特徴とする発光素子の製造方法。
【請求項２４】
請求項請求項２１に記載の発光素子の製造方法において、前記第３及び第４の工程で、前記第１導電型の不純物及び前記第２導電型の不純物の何れも導入されない領域が形成されるように、前記第１導電型及び第２導電型の各不純物を導入し、前記第５の工程で、前記第１導電型の不純物及び前記第２導電型の不純物の何れも導入されていない領域が前記開口部から露出するように、前記酸化防止膜を形成することを特徴とする発光素子の製造方法。
【請求項２５】
請求項請求項２１に記載の発光素子の製造方法において、前記第３及び第４の工程で、前記第１導電型の不純物及び前記第２導電型の不純物の双方が導入される領域が形成されるように、前記第１導電型及び第２導電型の各不純物を導入し、前記第５の工程で、前記第１導電型の不純物及び前記第２導電型の不純物の双方が導入された領域が前記開口部から露出するように、前記酸化防止膜を形成することを特徴とする発光素子の製造方法。
【請求項２６】
請求項２１に記載の発光素子の製造方法において、前記酸化防止膜が窒化シリコン膜であることを特徴とする発光素子の製造方法。
【請求項２７】
支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された上面の面方位が（１００）面の単結晶ゲルマニウム層からなるＧＯＩ基板を準備する第１の工程と、
前記単結晶ゲルマニウム層を加工して島状の単結晶ゲルマニウム層を形成する第２の工程と、
前記島状の単結晶ゲルマニウム層の一部に第１導電型の不純物を導入する第３の工程と、
前記島状の単結晶ゲルマニウム層の一部に前記第１導電型と逆導電型の第２の導電型の不純物を導入する第４の工程と、
前記島状の単結晶ゲルマニウム層を横断し、前記第１導電型の不純物が導入された領域と前記第２導電型の不純物が導入された領域のそれぞれ一部を露出する開口部を有する酸化防止膜を、前記島状の単結晶ゲルマニウム層上に形成する第５の工程と、
前記開口部から露出している前記島状の単結晶ゲルマニウム層の表面を酸化して酸化ゲルマニウム膜を形成すると共に、前記酸化ゲルマニウム膜の下に単結晶ゲルマニウム層を残す第６の工程を有することを特徴とする発光素子の製造方法。
【請求項２８】
請求項２７に記載の発光素子の製造方法において、前記第６の工程で残す単結晶ゲルマニウム層の厚さを１０ｎｍ以下とすることを特徴とする発光素子の製造方法。
【請求項２９】
請求項請求項２７に記載の発光素子の製造方法において、前記第３及び第４の工程で、前記第１導電型の不純物の導入領域と前記第２導電型の不純物の導入領域が接するように、前記第１導電型及び第２導電型の各不純物を導入し、前記第５の工程で、前記各導入領域の接触部が前記開口部から露出するように、前記酸化防止膜を形成することを特徴とする発光素子の製造方法。
【請求項３０】
請求項請求項２７に記載の発光素子の製造方法において、前記第３及び第４の工程で、前記第１導電型の不純物及び前記第２導電型の不純物の何れも導入されない領域が形成されるように、前記第１導電型及び第２導電型の各不純物を導入し、前記第５の工程で、前記第１導電型の不純物及び前記第２導電型の不純物の何れも導入されていない領域が前記開口部から露出するように、前記酸化防止膜を形成することを特徴とする発光素子の製造方法。
【請求項３１】
請求項請求項２７に記載の発光素子の製造方法において、前記第３及び第４の工程で、前記第１導電型の不純物及び前記第２導電型の不純物の双方が導入される領域が形成されるように、前記第１導電型及び第２導電型の各不純物を導入し、前記第５の工程で、前記第１導電型の不純物及び前記第２導電型の不純物の双方が導入された領域が前記開口部から露出するように、前記酸化防止膜を形成することを特徴とする発光素子の製造方法。
【請求項３２】
請求項２７に記載の発光素子の製造方法において、前記酸化防止膜が窒化シリコン膜であることを特徴とする発光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシリコンを用いた発光素子に関するものであり、特に、高輝度の発光ダイオード、ゲート電圧で光強度・波長を制御可能な光トランジスタ、シリコンレーザー及びそれらの製造方法に関する。
【背景技術】
【０００２】
インターネット産業を支えるブロード・バンド・ネットワークでは、光通信が採用されている。この光通信における光の送受信には、III-V族やII-VI族などの化合物半導体を用いたレーザーが使用されている。
【０００３】
化合物半導体レーザーには、様々な構造が提唱されているが、ダブル・ヘテロ構造が一般的である。ダブル・ヘテロ構造は、２種類の異なる化合物半導体を用いて、バンド・ギャップの小さい化合物半導体をバンド・ギャップの大きい化合物半導体で挟んだ構造をしている。ダブル・ヘテロ構造を作製するには、基板上に導電型がn型、ドーピングしていないi型、そしてp型の各化合物半導体を連続的にエピタキシャル成長させ、垂直方向に積層する。その際、間に挟まれているドーピングしていないi型の化合物半導体のバンド構造に注意をする必要があり、n型とp型の各化合物半導体よりもバンドギャップが小さく、i型の伝導帯レベルがn型の伝導帯レベルよりも低く、i型の価電子帯レベルがp型の価電子レベルよりも高いことが重要である。つまり、電子及び正孔がともに、i型の領域に閉じ込められる構造となっている。そのため、電子と正孔が同じ領域にいやすくなるため、電子と正孔が衝突して対消滅する確立が高まり、結果として、発光効率をあげる事ができる。また、屈折率はバンド・ギャップが小さくなるほど大きくなる傾向があるため、i型の化合物半導体の屈折率がn型やp型の各化合物半導体の屈折率よりも小さい材料を選ぶ事によって、光もi型の化合物半導体に閉じ込められることになる。閉じ込められた光は、反転分布をつくっている電子と正孔の再結合を効率よく誘導するため、レーザー発振することにつながる。
【０００４】
このように効率よく発光する化合物半導体を用いた光通信によって、長距離情報通信が瞬時の間に大量に行われている。すなわち、情報処理や記憶はシリコンを基幹としたLSI上で行われており、情報の送信は化合物半導体を基幹としたレーザーによって行われている。
【０００５】
シリコンを高効率で発光させる事ができれば、シリコン・チップ上に電子デバイスと発光素子をともに集積化させる事ができるため、その産業的価値は甚大である。そこで、シリコンを発光させるという研究は膨大に行われている。
【０００６】
しかしながら、シリコンを高効率に発光させる事は難しい。それは、シリコンが間接遷移型のバンド構造を有しているからである。間接遷移型のバンド構造とは、伝導帯のエネルギーが最低になる運動量または価電子帯のエネルギーが最低になる運動量のどちらか０でないバンド構造を指す。シリコンの場合には、価電子帯の最小エネルギー点は、運動量が０になるΓ点であるが、伝導帯の最小エネルギー点はΓ点にはなくΓ点とＸ点の間にあり、より具体的には、格子定数をaとして、k0=0.85*π/aと定義するならば、(0,0,±k0)、(0,±k0,0)、(±k0,0,0)の６点に縮退して存在する。この様子を、図１Ａに示す。
【０００７】
これに対して、化合物半導体の多くは、伝導帯も価電子帯もΓ点に最小エネルギー点があるため直接遷移型の半導体と呼ばれる。
【０００８】
次に、何故、間接遷移型の半導体では発光効率が悪く、直接遷移型の半導体では発光効率が良いか説明する。
【０００９】
上述のように、半導体素子で発光させるためには、電子と正孔が衝突して対消滅し、両者のエネルギーの差を光として抽出しなければならない。その際、エネルギーと運動量の保存則が共に満足されていなければならない。電子は伝導帯の中にエネルギー準位をもっており、正孔は価電子帯の中で電子がいない部分のエネルギー準位をもっている。両者の差が光の持っているエネルギーになり、エネルギーによって波長が異なるため、伝導帯と価電子帯のエネルギー差、すなわちバンドギャップの大きさが光の波長、すなわち色を決める事になる。こうして考えると、エネルギーの保存則が成立する事に格段の困難さは見いだせられない。
【００１０】
一方、発光には電子と正孔の衝突現象が関与するため、運動量も保存されなければならない。微視的な世界を支配する法則である量子力学によると、電子、正孔、光子（光の量子）は共に、波でもあるが粒子として散乱されるため、運動量の保存則が成立する。運動量とは、定性的には、衝突の際に粒子をどの位の勢いで弾き飛ばすかという事を定量化する尺度である。光の分散関係（ω=ck、 ここでωは光の角振動数、cは高速、kは光子の運動量）やエネルギーから、結晶中の光子の運動量を見積もるとほとんどゼロとなる事がわかる。これは、光が衝突する事によって物質を弾き飛ばすという現象があるとしても、それによって物質が散乱される影響は非常に少ないという事を意味しており、我々の直感とも一致する。
【００１１】
一方、正孔もエネルギーの最小点がΓ点にあるため、ほとんど運動量を有していない。しかしながら、間接遷移型の半導体であるシリコン中では、電子がΓ点にほとんど存在せず、X点付近のエネルギー最小点に存在するため、大きさでk0=0.85*π/aもの大きな運動量を有している。
【００１２】
従って、シリコン中では、単純に電子と正孔が衝突する課程では、運動量保存則とエネルギー保存則を同時に満足させる事ができない。そこで、結晶中の光子振動の量子であるフォノンを吸収または放出するなどして、運動量保存則とエネルギー保存則をなんとか同時に満足できた電子・正孔対のみが光に変換されることになる。このような過程は、物理的に存在しないわけではないが、電子・正孔・光子・フォノンが同時に衝突するような高次の散乱課程であるため、そのような現象がおこる確立は少ない。従って、間接遷移型の半導体であるシリコンは極めて発光効率が悪いということが知られている。
【００１３】
これに対して、直接遷移型の化合物半導体の多くは、伝導帯も価電子帯もΓ点にエネルギーの最小点が存在するため、運動量の保存則とエネルギーの保存則を共に満たす事ができる。従って、化合物半導体では発光効率が高い。
非特許文献1には、発光効率の高い化合物半導体を用いたレーザーを化合物半導体で作られたバイポーラ・トランジスタで駆動するトランジスタ・レーザー素子が報告されている。
【００１４】
上述したようにバルクの状態では極めて発光効率が悪いシリコンであるが、ポーラス状態、あるいは、ナノ粒子状態にすることで発光効率が上がる事が知られている。
【００１５】
たとえば、非特許文献2では、フッ酸溶液中で陽極酸化したシリコンがポーラス状態になることによって、室温でなおかつ可視光波長帯で発光することが報告されている。そのメカニズムに関しては、完全には解明されていないものの、多孔質の形成によって、狭い領域に閉じ込められたシリコンが存在するために生ずる量子サイズ効果が重要ではないかと考えられている。サイズの小さいシリコン中では、電子の位置がその領域内に閉じ込められるため、量子力学の不確定性原理により、逆に運動量が定まらなくなるため、電子と正孔の再結合が生じやすくなっているのではないかと考えられている。
【００１６】
シリコンを用いた別の方法として、たとえば非特許文献3には、Si基板に形成されたpn接合中にErイオンを注入する事によって、発光素子となる発光ダイオード(Light Emitting Diode)をつくることができたと記載されている。ErイオンをSi基板中に注入すると、Erが不純物準位をつくり、不純物準位は空間的に局在した準位であるため、Siの伝導帯にある電子がErイオンのつくる不純物準位に捕獲されると運動量は実効的にゼロとなり、価電子帯の正孔と再結合ができるようになり発光すると考えられる。Erイオンを介在した発光は、1.54μmの波長であるため、周囲のシリコンに吸収されること無く光を伝搬させることができる。また既存の光ファイバーを用いた場合に損失が少なくなる波長でもあるため、将来の技術革新によって、Erイオンを用いたSiベースのLEDが実用化された場合にも、既存の光ファイバー網を利用する事ができるため、大規模な設備投資を必要する事が無いのではないかと、期待されている。
【００１７】
さらに、シリコンを用いた別の方法として、たとえば非特許文献4や非特許文献5には、上述の量子サイズ効果とErイオンのアイディアを組み合わせて、シリコン・ナノ粒子中にErイオンを注入する事によって、効率を上げて発光させる事ができたと記載されている。
【００１８】
【非特許文献１】R. Chan, M. Feng, N. Holonyak, Jr., A. James, and G. Walter, アプライド・フィジックス・レターズ(Appl. Phys. Lett.), 2006年, 88巻,  pp. 143508-1〜143508-3
【非特許文献２】L. T. Canham, アプライド・フィジックス・レターズ(Appl. Phys. Lett.), 1990年, 57巻,  pp. 1046〜1048
【非特許文献３】S. Coffa, G. Franzo, and F. Priolo, アプライド・フィジックス・レターズ(Appl. Phys. Lett.),  1996年, 69巻, pp. 2077〜2079
【非特許文献４】F. Iacona, G. Franzo, E. C. Moreira, and F. Priolo, ジャーナル・オブ・アプライド・フィジックス(J. Appl. Phys.), 2001年, 89巻, pp. 8354〜8356
【非特許文献５】S. Coffa, アイ・イー・イー・イー  スペクトラム(IEEE Spectrum), 2005年, Oct., pp.44〜49
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上述のように、長距離の情報通信は光通信によって行われているが、そのための光素子には化合物半導体が使われている。化合物半導体でつくられたレーザーは効率が極めてよいが、高価な材料であるということと、材料が複数の元素からなっており制御が難しいということから集積化が進んでいないという問題がある。これは、たとえば、ひとつのレーザーや受光素子を化合物半導体で作った時の歩留りが７０%であったとすると、２つ組み合わせるだけで50%になってしまうという問題である。光集積回路（OptoElectronic IC、 OEICと略）という言葉は存在するが、化合物半導体を用いた光素子の場合には、OEICの実現は、現実的には困難である。
【００２０】
一方で、シリコンを用いたLSIの場合、最先端の微細加工を施した製品の場合、すでに一億個を超えるような電界効果型トランジスタ（Metal-Insulator-Semiconductor Field-Effect-Transistor）が集積化され、製品として大量生産されている。つまり、シリコンを用いた素子の場合は、高品質の単結晶シリコン基板が容易に入手可能なことから、ほぼ１００％に近い歩留りで複数の素子を作ることができるため、同じチップ上に大量の素子が集積化されていても、チップとしての歩留りを経済的にも現実的なレベルまで上げることが可能になっている。従って、シリコンやそれに順ずるゲルマニウムなどのIV族半導体を基準とした効率の高い発光素子を実現したいという課題がある。
【００２１】
従来技術では、シリコンを発光させるために、シリコンの伝導帯のバンド構造をバルクのバンド構造と変えて、不確定性原理によって、運動量をk0の点から離すためには、量子サイズ効果によって、シリコンを多孔質状態か、または、ナノ粒子状態などにすれば良いと考えられていた。しかしながら、たとえば、ナノ粒子のような構造のシリコンを形成すると、シリコン表面は極めて酸化されやすいという特徴から、シリコン・ナノ粒子の表面が酸化されて、表面に二酸化シリコンが形成されるという問題がある。二酸化シリコンはバンドギャップが極めて大きい絶縁体であるため、表面に二酸化シリコンが形成されると効率よく電子や正孔を注入することができないという問題が生じる。従って、従来のシリコン発光素子では、フォトルミネッセンスでは高い強度が得られたとしても、エレクトロルミネッセンスでは極めて効率が落ちてしまうという問題が生じる。また、発光の際には、発光層となる物質の結晶性が重要になるが、Chemical Vapor Deposition法で形成したナノ粒子や陽極酸化によって表面に不規則かつ多量の穴を開けた構造では、単結晶と比べて結晶性が悪くなるという問題がある。結晶性が悪いと欠陥準位を介した発光が発生するという事態が生ずるが、欠陥を利用した発光では、効率が悪いため、情報通信などの実用に耐える素子は作製できないという問題がある。
【００２２】
上述のように、ポーラスシリコンやナノ粒子やErドープなど、様々な技術によってシリコンを発光させるという努力は行われているが、発光効率は実用レベルまで高くないという課題がある。
【００２３】
また、従来のシリコン発光素子では、ポーラス状態にしたり、ナノ粒子を用いたりするため、通常のCMOS(Complementary Metal-Oxide-Semiconductor)技術と両立させて高密度に集積化させるのが困難であるという問題がある。発光デバイスを従来の電子デバイスであるLSIと同一チップ上に集積化させるためには、従来のシリコン・プロセスに整合するプロセスを用いて発光素子を作製したいという課題がある。
【００２４】
また、シリコン基板上での発光素子を用いて、チップ間またはチップ内の情報通信を行うためには、単なるLEDではなく、指向性及び単色性が強い発光素子とするため、レーザー発振を実現してレーザー・ダイオードを実現したいという課題がある。
【００２５】
本発明は、上記従来の課題を鑑みてなされたものであり、その目的は、通常のシリコン・プロセスを用いて容易に形成可能な方法によって、シリコンなどの基板上に、シリコンやそれに順ずるゲルマニウムなどのIV族半導体を基本構成要素とした高効率な発光素子及びその製造方法を提供する事にある。
【００２６】
また、本発明の別の目的は、IV族半導体を基本構成要素として、発光強度や発光波長をゲート電圧によって制御可能な電界効果型発光トランジスタ(Light Emitting Field-Effect-Transistor)及びその製造方法を提供する事にある。
【００２７】
また、本発明の別の目的は、レーザー発振するIV族半導体を基準とした素子及びその製造方法を提供する事にある。
【課題を解決するための手段】
【００２８】
本発明において開示される発明のうち、代表的なものの概要を簡単に説明すすれば、以下のとおりである。
【００２９】
本発明による発光素子は、電子を注入する第１の電極部と、正孔を注入する第２の電極部と、第１の電極部及び第２の電極部と電気的に接続された発光部を備え、発光部を単結晶のシリコンとし、発光部が第１の面（上面）と第１の面に対向する第２の面（下面）を有し、第１及び第２の面の面方位を（１００）面とし、第１及び第２の面に直交する方向の発光部の厚さを薄くする。
【発明の効果】
【００３０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００３１】
本発明によれば、シリコンなどの基板上に通常のシリコン・プロセスを用いて容易に形成可能で、かつ、高効率に発光する発光素子を提供する事ができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、本実施例で紹介する方法以外にも、材料や製造工程の組合せを変える等、多くの変更が可能である事は言うまでもない。
【００３３】
まず、本発明の元になるシリコンやそれに順ずるゲルマニウムなどのIV族半導体を効率良く光らせるための原理について述べる。
【００３４】
シリコンなどの結晶中での電子の状態を表す波動関数Ψ(r)は大変良い近似で(数１)のように表すことができる。
【００３５】
【数１】
2007294628.tif 000003
ここで、k0は伝導帯のバンドの谷底(valley)を与える運動量であり、r=(x,y,z)は空間上での位置を表し、Φk0(r)は伝導帯のバンドの谷でのBloch関数を与え、ξ(r)は包絡線関数を表す。Φk0(r)は、結晶中の単位格子ベクトルaに対する周期性を反映した周期関数uk0(r+a)=uk0(r)を用いて(数２)と表せる。
【００３６】
【数２】
2007294628.tif 000004
このことからも明らかなように、原子スケールの距離の関数として激しく振動する。これに対して、包絡線関数ξ(r)は原子スケールでは緩やかな変化をする成分を表しており、半導体の物理的な形状や周囲から印加されている外場に対する応答を表す。ここで、Ψ(r)が、必ずしもバルク結晶ではない、有限の大きさを有した半導体構造中での波動関数である場合も含めて考えると、ξ(r)の満足すべき式を(数３)と導く事ができる。
【００３７】
【数３】
2007294628.tif 000005
ここで、ε=ε(k)は、運動量kを有する伝導帯電子のバルクにおけるバンド構造を表しており、運動量kに微分演算子を-i▽と運動量k0の和を代入したものをε(k0-i▽)と示している。また、V=V(r)は、電子の感じるポテンシャルで、たとえば、半導体の境界部に絶縁体や別の種類の半導体が接触している場合には、ポテンシャル障壁を与えるし、外部から電界効果によって電場を印加することによって、V=V(r)の値を調整する事もできる。ここでは簡単のために、Vのz方向に対する変化のみに注目する。
【００３８】
ここで、理解を容易にするため、具体的に、たとえば、半導体として(100)面上でのシリコンを想定すると、上述のようにバルクでは、図１Ａに示したようなバンド構造をしているため、kz方向の(0,0,±k0)に存在する伝導帯の谷は、(数４)と近似することができる。
【００３９】
【数４】
2007294628.tif 000006
ここで、m*t及びm*tは、回転楕円体形状をしている伝導帯の谷の短軸及び長軸方向の曲率から求めたシリコン結晶中の有効質量を表している。
すると(数３)は、(数５)と表される。
【００４０】
【数５】
2007294628.tif 000007
すると、（100）面に平行な方向を(x,y)とし、幅をW、長さをLとして、包絡線関数を(数６)とおくことによって、(数５)は、(数７)となる。
【００４１】
【数６】
2007294628.tif 000008
【００４２】
【数７】
2007294628.tif 000009
ここで、ΔEは、z方向のエネルギーを表し、伝導帯の底から測った電子の全エネルギーは、(数８)と表される。
【００４３】
【数８】
2007294628.tif 000010
まず、(数７)がバルクの電子状態を再現する事を確かめる。そのためには、V(r)=0とおいた時の連続状態の解を求めれば良い。それは、z方向の厚さをtとして、包絡線波動関数が(数９)となり、ΔEが(数１０)となる事から確かめられる。
【００４４】
【数９】
2007294628.tif 000011
【００４５】
【数１０】
2007294628.tif 000012
すなわち、波動関数は、バルク結晶全体に連続的に広がった状態で、波動関数は激しく振動している。この時、z方向の運動量の量子力学的期待値は、z方向の運動量演算子をkzとして(数１１)となる事は当然である。
【００４６】
【数１１】
2007294628.tif 000013
すなわち、シリコンなどの間接遷移型の半導体では、電子の多くは、運動量空間で、Γ点から遠く離れた点にいる確立が圧倒的に高いため、非常に大きい運動量を持って動いているという事を数式の上からも示している。
【００４７】
本発明は、このz方向の厚さであるtが非常に小さい極薄膜の場合、量子閉じ込め効果によって、バルクでは間接遷移型の半導体が、実効的に直接遷移型に変わるという事を基本原理として使う。以下、この点について詳しく説明する。
【００４８】
話を具体的にわかりやすく説明するために、引き続き、シリコンを例にとり、z方向の厚さtが非常に小さく、z方向の上下には、隣接して、SiO2などのバンドギャップの大きい絶縁体か、さらにエネルギー障壁が大きい真空または大気に接していると想定する。同様の効果が期待できる系としては、たとえば、電界効果などによって、電子を狭い領域に閉じ込めれば同様の効果が期待できる。これらの場合、シリコン中の電子の波動関数は、z方向の上下の界面でゼロになる。もちろん、厳密には量子力学的な波動関数のしみ出しが存在するが、エネルギー障壁が大きいため、z方向の距離に対して指数関数的にしみ出しは小さくなるため、界面でゼロになるという近似はほぼ厳密に正しい。すると、外部から印加されるポテンシャルV(r)=0であったとしても、包絡線波動関数の様子はtが厚い場合と全く異なる。実際、このような量子井戸中に閉じ込められた電子及び正孔の包絡線波動関数は、離散的エネルギー準位を表す指数をnとして、n=0, 2, 4, …と偶数の場合には、(数１２)と解けるし、n=1, 3, 5, …と奇数の場合には、(数１３)となり、エネルギー準位の値は、nが偶数か奇数かによらず、(数１４)と表す事ができる。
【００４９】
【数１２】
2007294628.tif 000014
【００５０】
【数１３】
2007294628.tif 000015
【００５１】
【数１４】
2007294628.tif 000016
【００５２】
最もエネルギーが低い状態がn=0である事は言うまでもない。包絡線波動関数を示すにあたって、z軸の原点を薄膜シリコンの中心にし設定し、z=±t/2にエネルギー障壁の高い界面が存在するとした。ここで、この包絡線波動関数χn(z)の性質について説明する。nが0または偶数であった場合、波動関数は、zの符号変化に対して対称的であり、χn(z)=χn(-z)という性質を有している。これをパリティが偶であるという。一方、nが奇数であった場合には、χn(z)=-χn(-z)という性質を有しており、パリティが奇であるという。このような対称性を反映した構造をもっているため、包絡線波動関数による運動量への寄与を評価すると、(数１５)となる。
【００５３】
【数１５】
2007294628.tif 000017
これは、χn(z)をz方向に対して微分をとると、もともとχn(z)が有していたパリティと変わるため、 z方向に対して積分をとるとゼロになるというきわめて一般的な性質を示している。つまり、電子がz軸方向に強く束縛されているため、包絡線波動関数が定在波となり、電子が動かなくなる性質があることがわかる。これは、バルク状態での包絡線波動関数が(数９)で与えられるように指数関数的であり、電子が運動量をもってバルク結晶全体を動きまわっているのと全く対照的である。ただし、Bloch関数の存在まで考慮した全波動関数は、(数１)の中に、(数２)及び(数６)及び(数１３)または(数１４)を代入したものであるため、z方向の運動量の量子力学的期待値は、(数１６)となる事に注意が必要である。
【００５４】
【数１６】
2007294628.tif 000018
【００５５】
つまり、もともとの半導体材料の性質としてバルクのときには、Γ点に伝導帯の谷底があるわけでなく、(0,0,±k0)に谷底があるため、全体としての波動関数は、その性質を反映している。このようにしてみると、薄膜にしても、運動量±k0を持って、電子が動き回っているように見えるが、そこには注意が必要である事に気付いた。つまり、たとえば、シリコンのように結晶として反転対称性を有している物質では、(0,0,+k0)の谷と(0,0,-k0)の谷がエネルギー的に等しく、縮退している事に注意が必要である。このように、極めて一般的に縮退したエネルギー準位を有する量子力学的な状態が空間的に同じ領域に閉じ込められると、それらの状態間に混成が生じる。つまり、(0,0,+k0)の谷と(0,0,-k0)の谷の間を結ぶエネルギー的な結合が非常にわずかでも存在すれば、２つの離散準位は、結合軌道と反結合軌道を形成する。たとえば、バンド計算には十分に含まれていない電子間のクーロン相互作用などは、狭い領域に閉じ込められている電子間には強く働く事が考えられる。電子間に働く相互作用は電子相関と呼ばれ、高温超伝導をはじめとする多くの遷移金属酸化物などで大問題になっているが、バルクのシリコンでは、もともとのシリコン原子でのsp軌道が大きな軌道をもっていることを反映してこれまでは大きな問題とはなってこなかった。しかしながら、量子力学的な効果が重要となるような非常に狭い領域に閉じ込めた場合には、クーロン相互作用が強く働くために、このような電子間のクーロン相互作用を無視する事ができなくなる。クーロン相互作用をきちんと取り入れて、ハミルトニアンの行列要素を計算すれば、そこには(0,0,+k0)の谷と(0,0,-k0)の谷を結ぶ混成がある。そして、そのハミルトニアンを対角化すれば、結合軌道と反結合軌道に分裂していることがわかる。これは、ふたつの水素原子を近づけていった場合に、水素分子が形成されるプロセスと似ており、そのような系を評価する方法はHeitler-Londonによって量子力学が形成された70年位前から理解されていた。我々は、Heitler-Londonによって理解された結合状態の形成が、シリコンなどのIV族半導体が狭い領域に閉じ込められている場合において、谷間の結合にも重要となることにはじめて気がついた。また、たとえ、もし、そのようなエネルギー的な結合が全くなかったとしても、２つの状態のユニタリー変換から、z軸方向に運動していない定在波を構成できる。これをもう少し具体的に説明する。Bloch状態は、結晶の有する反転対称性からu-k0(r)=uk0(r)という性質があるため、 (0,0,+k0)の谷と(0,0,-k0)の谷のBloch波動関数は、それぞれ、φk0(r)=uk0(r)eik0zとφ-k0(r)=uk0(r)e-ik0zと表せる。すると、e±ik0zの部分に着目すればよい事がわかる。これらの波動関数の和と差から新しい基底状態を構成するには、ユニタリー変換Uによって、(数１７)と変換してやれば良い。
【００５６】
【数１７】
2007294628.tif 000019
すると、原子レベルの波動関数の変化は、21/2uk0(r)cos(k0z)と21/2uk0(r)sin(k0z)という２つの定在波の波動関数によって記述できることがわかる。そして、波動関数全体を示すと(数１８)及び(数１９)と表すことができる。
【００５７】
【数１８】
2007294628.tif 000020
【００５８】
【数１９】
2007294628.tif 000021
(数１８)または(数１９)の状態での運動量のz軸方向の期待値は、定在波である事を反映して(数２０)となる。
【００５９】
【数２０】
2007294628.tif 000022
つまり、電子がz軸方向には、全く動いていない事がわかる。基底を変えるだけで、運動量の期待値が変わって見える事には、誤解が生じかねないので、ここで注意する。実は、(数１８)と(数１９)のような基底波動関数は、運動量の固有状態ではない。すなわち、運動量演算子の行列要素は、(数１８)と(数１９)を用いると、(数２１)となり、対角行列要素がゼロとなり、非対角行列要素が純虚数となる。
【００６０】
【数２１】
2007294628.tif 000023
【００６１】
このような基底を取ることが物理的に適切かどうかは、対象としている系の性質に依存する。我々は、極薄の単結晶シリコン膜を想定しているが、そのような場合は、z軸方向に対する並進対称性が崩れかけているので、運動量の固有状態であるuk0(r)e±ik0zを用いるよりも、むしろ定在波となっている21/2uk0(r)cos(k0z)や21/2uk0(r)sin(k0z)を用いた方が適切である。逆に、バルクの状態を扱う時には、並進対称性が存在するため、uk0(r)e±ik0zを用いた方が良い。また、バルク状態では、運動量±k0を有している電子は結晶中を激しく動き回っており、その際に、結晶中の格子振動の量子であるフォノンなどに強く散乱されており、波動関数の位相がダイナミックに変化しているため、運動量+k0の状態と運動量-k0の状態がコヒーレントに結合した状態を形成する事は期待できない。これとは対称的に、極薄の単結晶シリコン膜などのように、散乱を特長づける長さである平均自由工程lよりも薄いような、極めて狭い領域に電子を閉じ込めている場合、室温でも十分波導関数は位相の定まった定在波を形成できる。定性的には、電子の波が狭い領域を高速で行き来しているうちに、その領域の大きさにピッタリあう定常的な波になるという事を意味している。
【００６２】
上述のように、詳細に簡単な数式を用いて説明したように、極薄の単結晶シリコン膜などに代表される極めて狭い領域に電子を閉じ込めた場合、バルクの電子状態では、伝導帯の電子がΓ点に存在しないシリコンような物質であったとしても、実効的に薄膜に垂直方向には運動しない事がわかる。これは、定性的には、薄膜に垂直な方向がなくなるため、電子が薄膜に垂直な方向には動けなくなるという極めて当然の事を示している。つまり、バルクでは高速に結晶中を動いていたとしても、薄膜では、そもそも動くべき方向がなくなってしまうため、電子は止まらざるを得ないという事を意味する。
【００６３】
この様子をバンド図をつかって説明したものが、図１Ｂである。z軸方向への運動ができなくなったため、バルクのバンド構造である図１Ａは、kz=0の面に射影され、薄膜や電界効果を印加した場合などには、図１Ｂのようなバンド構造になる。図１Ｂのようなバンド構造は、シリコンで電界効果トランジスタを設計する際の基本であり、デバイス物理学の基本であると言っても差し支えない。このように2次元に閉じ込められた系は、2次元電子系と呼ばれている。薄膜でなく、細線構造にすれば、更に、次元を低下させた1次元電子系も形成できる。
【００６４】
図１Ｂのようなバンド構造を前提とすると、上述のように、バルクでは、図１Ａの谷底(0,0,±k0)に対応する状態が、図１ＢではΓ点に来ていることがわかる。上述のように、この状態にいる電子は、z軸方向に動いていない。
本発明に際して、このようなデバイス物理の基礎に立ち戻るならば、図１ＢでΓ点に存在する電子は、正孔と効率よく再結合し、発光素子として使えるはずであるという発想に至った。つまり、電子を閉じ込めることによって、電子は自由に動けなくなるわけであるから、同じくΓ点に存在するため運動量の小さい正孔と衝突した際、やはり運動量の小さい光を運動量とエネルギーの保存則を破ることなく、放出する事ができるわけである。上述のように、運動量とは、粒子が別の粒子に衝突した際に、どの位の衝撃で粒子を散乱するかという尺度である。我々は、電子を狭い領域に閉じ込める事によって、電子を動けなくするようにすれば、電子の運動量が失われるという事に気付いた。電子の運動量が小さくなれば、従来の方法では、難しかった散乱の際の運動量の保存則を満たす事ができるようになるため、シリコンなどのＩＶ族半導体であっても効率よく光るようになる。
【００６５】
このような発想の元、実際に、極薄のSi膜を1cm角の大きさに基板に部分的に形成し、そのフォトルミネッセンスを測定した結果を図2及び図3及び図４Ｂに示す。図2及び図４Ｂには、フォトルミネッセンスによる発光の強度を示してある。ここから、極薄のSi膜から大変強い発光強度が観測された事がわかる。この強度は、バルクのシリコンの間接遷移による発光と比べて数桁大きいものである。つまり、狭い領域に電子を閉じ込める事によって、我々は、シリコンなどのＩＶ族半導体が実効的に直接遷移型へと変化すると考えられる。また、図3には、この実験の際に得られたスペクトルのピークの波長を示してある。ここから、シリコンのバンドギャップより(数１４)で示されるエネルギーだけ大きい波長が得られている事が確認できた。これは、量子閉じ込め効果によって、エネルギーが離散的になる分だけ、バンドギャップが大きい事を反映しており、上述の原理が正しい事を示している。バンドギャップが大きくなった結果、どの程度発光波長が変わるかを計算した結果を、図４Ａに示した。
【００６６】
また、本発明では、電子及び正孔の注入方法も工夫している。従来のポーラス・シリコンやシリコン・ナノ粒子からの発光では、発光中心となる隣接するシリコン・ナノ粒子やシリコン細線の間に二酸化シリコン絶縁膜が存在するため、効率よく電子を注入する事ができなかった。本発明では、単一の単結晶シリコン膜を用いており、それを直接電極へとつなげるため、二酸化シリコン絶縁膜によってキャリアの注入を抑制される事無く、効率よく電気的に発光させる事が可能である。
【００６７】
また、本発明では、極薄シリコン膜の作製方法において、酸化プロセスを用いる事によって、基板上に制御性良く、均一な膜を形成する事ができた。シリコンプロセスにおける酸化プロセスは、最も制御性が高い製造プロセスであるため、これを利用する事によって、均一な極薄膜が形成できた。これは、従来のシリコン発光素子の形成方法とは全く逆で、従来は、CVD法などで、シリコンのナノ粒子を原子レベルから少しずつ大きくし、数nmまで制御していたのに対し、本発明では、もともと結晶性のよいSOI（Silicon On Insulator）などの単結晶シリコンが形成されている基板から素子の製造工程を開始し、極限まで制御よく薄くするという形成プロセスを用いた。また、従来のCVD法によるナノ粒子の形成では、結晶の面方位を一様にそろえる事ができなかった。これは、自然に自己組織的にナノ粒子を形成しているため制御するのが極めて困難である事を意味している。これに対して、本発明に基づく極白シリコン膜による発光素子では、もともと面方位のそろっている単結晶のシリコン基板を用いているため、極めて制御性良く、完全に表面の面方位を規定することが可能である。キャリアを閉じ込めた時に、伝導帯及び価電子帯のエネルギー最小点が運動量ゼロになるように面方位を設計するべきであることは上述の説明の通りである。
【００６８】
上述のように、シリコンを高効率に発光させるためには、(100)面を表面とし、シリコンの膜厚を薄くすることによって、実効的にエネルギーの谷をΓ点とする事ができる。同様に、本発明に基づく高効率発光素子はシリコンだけでなく、ゲルマニウムなど他の半導体にも応用が可能である。ゲルマニウムの場合には、バルクではL点に伝導帯のエネルギーの谷が存在するため、(111)面を表面とする薄膜を形成する事によって、薄膜でのエネルギーの最小点をΓ点とすることができ、高効率に発光させることができる。そのためには、たとえば、表面にシリコン(111)面がでているSOI（Silicon On Insulator）などの基板を用意し、その上にゲルマニウムをエピタキシャル成長した後に、酸化などによって、膜厚を薄くし、(111)面を表面とする極薄のゲルマニウム膜を形成すればよい。また、シリコンとゲルマニウムの混晶であるシリコン・ゲルマニウムを用いれば、シリコンとゲルマニウムの間のバンドギャップとなるため、さらに発光波長を調整する事も可能である。
【００６９】
キャリアを狭い領域に効率よく閉じ込める方法としては、上述のように、極薄のIV族半導体を極薄膜に加工する以外にも幾つかの方法がある。まず、加工方法としては、上述の酸化プロセスのほかに、ウェット・エッチングやドライ・エッチング・プロセスによって削る方法も考えられるし、エピタキシャル成長によって所望の膜厚の層を形成する方法やSELAX(Selectively Enlarging Laser X'tallization)技術などによって擬似単結晶膜を形成する方法なども考えられる。何れの製造方法を用いて極薄単結晶膜を形成しても良い事は言うまでもない。また、極薄シリコン膜のように膜厚を小さくする代わりに、ゲート電圧を印加する事によって反転層または蓄積層を形成する事によって、キャリアを閉じ込めても差し支えない。
【００７０】
上述のように、シリコンを用いたエレクトロニクスは限界に来ているが、本発明に基づく高効率発光素子を用いれば、限界が打破できる可能性がある事に気付いた。すなわち、上述のように、従来は電子や正孔などの電荷を持った素粒子のやり取りによって情報を処理していたが、これでは粒子の速度が光速と比べて圧倒的に遅いため、情報処理速度に限界があった。そこで、その限界を打破するため、光によって直接情報を処理すればよいという発想に至った。本発明では、そのための構造として、電界効果型の光トランジスタを発案した。これは、電界効果によって、電子や正孔の注入量を制御することによって、発光強度を変調させるものである。加えて、ゲート電圧の印加によって量子閉じ込め効果によって生じる束縛エネルギーを制御できるため、発光する波長を変えることもできる。
【００７１】
次に、上述した本発明の原理に基づいた実施例について、以下に述べる。
【実施例１】
【００７２】
本実施例では、通常のシリコン・プロセスを用いて容易に形成可能な方法によって、Silicon On Insulator(SOI)基板上に形成した高効率に発光する素子及びその製造方法を開示する。
【００７３】
図５Ａ〜図５Ｈには、製造工程順に断面構造を示す。また、図６Ａ〜図６Ｈには、SOI基板の上部から見た製造工程順の模式図を示す。ここで、図５Ａ〜図５Ｈは、それぞれ図６Ａ〜図６Ｈの横方向の断面図であり、例えば図5Ｈは、図６Ｈ(1)における断面13で切り出した時の構造を表している。また、図６Ｈ(1)において、断面14で切り出した時の断面構造の模式図を図7に示す。本実施例におけるデバイスの完成図は、図５Ｈ及び図６Ｈ(1)(2)及び図7である。
【００７４】
以下、順をおって製造工程を説明する。
まず、図５Ａに示すように、支持基板として、下からシリコン基板1， 埋め込み酸化膜(Burried Oxide：以下BOXと略す。)2及びSilicon On Insulator（SOI）層3が積層されたSOI基板を用意する。図６Ａに示すように、基板の上部からみるとSOI層3しか見えないが、SOI基板の厚さが薄い場合には、実際に試作すると下の基板が透過してみえることもある。ここで、Silicon On Insulator（SOI）層3を構成している単結晶シリコンとしては、表面に(100)面を有している基板を用いた。本実施例で試作したSOI層3のプロセス前の初期膜厚は55nmであった。また、BOX2の膜厚は約150nmであった。
【００７５】
本実施例の他に、Silicon On Insulator（SOI）層3の面方位として、(111)面を表面結晶構造とするシリコンを用意し、そこに、シリコン・ゲルマニウムをエピタキシャル成長させた基板を用意しても差し支えない。その場合には、以下に示す酸化によって、ゲルマニウムが濃縮されるために、(111)面を表面結晶構造とする極薄のゲルマニウム膜が形成され高効率に発光する。
【００７６】
あるいは、Silicon On Insulator（SOI）層3の代わりに、(111)面を表面結晶構造とするGermanium On Insulator(GOI)基板を用いても差し支えない。 
本実施例では、既存のSOI基板を用いたが、外部へ光を取り出す効率となる外部量子効率を増大させるためには、このSOI基板も工夫した方が望ましい事は容易に判る。つまり、光は誘電率の大きい所に集まる性質を有しているため、シリコン基板1とBOX2が隣接して存在する構造では、光がシリコン基板1に吸収されてしまうため、情報処理などに使える光の量が減ってしまうという問題がある。
【００７７】
発光層として、極薄のゲルマニウム膜を用いた場合には、ゲルマニウムのバンドギャップがシリコンのバンドギャップよりも小さい事を反映して、このような吸収を大幅に抑制する事が可能である。
【００７８】
また、別の対策としては、シリコン基板1とBOX2の間に、光を反射する膜を形成する事が考えられる。具体的には、配線工程などに用いられるLow-k材料などの比誘電率の小さい層をシリコン基板1とBOX2の間に入れておく事が望ましい。あるいは、シリコン基板1とBOX2の間に、Silicon On Nothingなどを形成する工程を用いて、空洞を空けておくことが望ましい。空洞は真空にしておいても大気にしておいても差し支えない。というのは、大気中の比誘電率は真空とほぼ同じで1となるからである。BOX2は通常、二酸化シリコンによって形成されているため、比誘電率は3.9程度である。すると、屈折率の小さいlow-k材料または大気によって光は反射されるため、より多くの光をBOX2に閉じ込めて、情報処理などに使う事ができる。
【００７９】
さらに別の基板構造としては、BOX2として、高誘電率の材料となるHfO2やZrO2などのhigh-k材料を用いても良い。これらの材料は、シリコンよりも比誘電率が大きいため、光をシリコン基板1に透過させずに、BOX2に閉じ込める事ができる。High-k材料は、現在、電界効果トランジスタの製造に際して、ゲート絶縁膜を二酸化シリコンから代替する材料として多くの研究開発が行われている。したがって、汚染などの問題は解消しており、シリコンプロセスに導入することは容易である。また、high-k材料の多くは、CVDなどのプロセスによって形成可能なため、あらかじめBOXとして二酸化シリコンで形成されている基板から製造工程をはじめたとしても、後の工程で、BOXを誘電率の高い材料とすることも可能である。すなわち、二酸化シリコンで形成されているBOXを部分的に除去して空洞を形勢した後、CVDプロセスによって、high-k材料で空洞を埋めることによって、BOXとしてhigh-k材料を有する構造を作る事が可能である。この場合には、同じチップ上にhigh-k材料からなるBOXと二酸化シリコンからなるBOXの2種類以上の材料からなるBOXが形成されることになる。周知のように、BOXは絶縁膜から構成されるため容量としても作用するため、用途によって、BOXの誘電率を上げたかったり、下げたいというニーズがある。本実施例の場合には、発光層に隣接するデバイスではBOXの誘電率を上げたいが、配線の周辺では遅延時間を短くするために、容量を小さくしたいというニーズがある。また、SOI層に完全空乏型の電界効果型トランジスタを形成する場合には、BOXの誘電率を上げることによって、基板側からの電気的な制御が可能になるため、短チャネル効果に強い素子が作製できる。このように、BOX層をチップ上につくりわけると様々なメリットがある。
【００８０】
次に、レジストを塗布した後に、フォトリソグラフィーによるマスク露光によって、所望の領域にのみレジストを残した後に、異方性ドライエッチングを施すによって、Silicon On Insulator（SOI）層3を図５Ｂ及び図６Ｂに示すように、メサ形状に加工した。図では簡略するために、ひとつの素子しか示していないが、基板上に多くの素子を同時に形成している事は言うまでもない。シリコンプロセスを使っているため、歩留まり高く多くの素子を集積化できる。
【００８１】
図には示していないが、引き続き、等方性ドライエッチングを施すことによって、メサ形状に加工したSilicon On Insulator（SOI）層3の角を丸める処理を施す。このような角を丸める処理を施すことによって、この後の工程で酸化処理を施した場合に、エッジ部分のみ応力が集中して酸化が進まなくなる事を防止している。すなわち、もし、角を丸める処理を施さないと、角周辺部分のSilicon On Insulator（SOI）層3が周囲と比べて厚くなるため、電流を流した場合に、この領域に集中して電流が流れてしまい発光効率が落ちるという問題が生じる。本実施例では、あらかじめこの点に対して対策を施した。また、Silicon On Insulator（SOI）層3の角を丸める処理としては、本実施例で行った等方性ドライエッチングの他にも、高温水素アニールを施す事やウェットエッチングを施す事など他の製造方法でも対応できることは言うまでもない。
【００８２】
また、本実施例で行ったようにSOI層3をメサに加工する代わりに、Shallow Trench Isolation（STI）やLocal Oxidation of Si(LOCOS)工程などによって素子分離を施しても差し支えない。
【００８３】
引き続き、表面を保護するために、SOI層3の表面を15 nm程酸化して、図５Ｃ及び図６Ｃに示すように二酸化シリコン膜4を形成した。二酸化シリコン膜4は、この後のプロセスで導入されるイオン注入によって基板が受けるダメージを軽減するばかりでなく、活性化熱処理によって不純物が大気中に抜けるのを抑制する役割がある。
【００８４】
引き続き、フォトリソグラフィーを用いたレジストパターニングによって、所望の領域のみにレジストを残した後に、BF2イオンを加速エネルギー：15keV，ドーズ量：1×1015/cm2でイオン注入することによって、SOI層3中に、P型不純物注入領域5を形成した。
【００８５】
引き続き、レジストを除去した後に、再び、フォトリソグラフィーを用いたレジストパターニングによって、所望の領域のみにレジストを残した後に、Pイオンを加速エネルギー10keV，ドーズ量1×1015/cm2でイオン注入することによって、SOI層3中にN型不純物注入領域6を形成した。この状態を図５Ｄに示す。上部から見た図は図６Ｄ(1)となるが、これではイオン注入した様子がわからないため、二酸化シリコン膜4の下部の様子を示したものが図６Ｄ(2)に示されている。実際に、製造工程中に、光学顕微鏡を使って検査をしたところ、二酸化シリコン膜4はガラスであるため、透けて見え、図６Ｄ(2)のように異なる不純物を注入した領域が若干別の色に見える事が確認された。
【００８６】
このイオン注入工程においては、イオンが注入された部分のSOI層3がアモルファス化するため、結晶性が悪くなる。そこで、図には示していないが、SOI層3の表面のみがアモルファス化し、ＳＯＩ層3がBOX2と隣接している領域には結晶シリコンが残るようにしている事が重要である。イオン注入の加速電圧を高く設定しすぎると、イオン注入した領域のSOI層3のすべてを非晶質化してしまうため、その後のアニール処理を施しても、単結晶性が回復せずに、多結晶となってしまうという問題が生じる。本実施例で設定したようなイオン注入条件にすれば、このように単結晶の角が残っているため、イオン注入後の活性化熱処理などによって、結晶性を回復させる事ができる。上述のように、効率よく発光させるためには、単結晶性が良い事は、極めて重要である。 
また、図５Ｄや図６Ｄ(2)では、P型不純物注入領域5に隣接してN型不純物注入領域6が設けられているが、隣接していなくても差し支えない。マスクを用いたフォトリソグラフィーを製造工程に用いる場合、合わせずれが生じる事があるが、その場合には、P型不純物注入領域5とN型不純物注入領域6が離れたり重なったりする。
【００８７】
実際、本実施例においても、マスクのパターンを適切に設定することによって、故意に、P型不純物注入領域5とN型不純物注入領域6の間にイオン注入を施していないSOI層3を残したものも同時に作製した。このようにイオン注入されていない領域(i領域)を含むダイオードは、pinダイオードと呼ばれる。本発明では、極薄のシリコン層からなるpnダイオードとpinダイオードを同時に形成した。
【００８８】
また、逆に、P型不純物注入領域5とN型不純物注入領域6が重なっていても差し支えない。両者が重なっている領域は、両方の不純物がドーピングされるために、打ち消しあい、結局pinダイオードと同様の特性を示す。pinダイオードにしておく利点は、後に述べる酸化工程によって、たとえば、i領域が若干(数nm程度)厚くなるように、絶妙に洗浄工程と酸化工程を調整することによって、i層に電子と正孔の両方のキャリアを閉じ込める事ができるようになることである。実際に試作してみると、イオン注入した領域の方が洗浄工程などで削れやすいため、このような制御は可能であった。これは、上述の量子閉じ込め効果を利用したもので、膜厚が薄いほどバンドギャップが実効的に大きくなるという性質を利用して、真ん中に若干バンドギャップが狭い領域を設定することによって、両方のキャリアが集まりやすくするということである。これは、化合物半導体で使われているdouble hetero構造に似た発想であるが、化合物半導体では2種類の半導体を用いているので、本発明の構造とは全くことなる。本発明では、一種類の半導体材料を用いている事からも明らかなように、キャリアの注入領域と発光層にはhetero接合がない。すなわち、double heteroという言葉が示しているようなhetero接合界面は存在しない。しかも、その材料は、バルクでは発光効率が極めて小さいIV族半導体材料を用いて、極薄膜を形成することによって発光効率を上げ、さらに、このように部分的に膜厚を調整するだけで、両極性のキャリアを閉じ込めている。つまり、接合界面は存在せず、あえていうのならば、膜厚の違う領域のdouble homo接合ということになる。また、デバイス構造も通常の化合物半導体のdouble hetero構造が基板と垂直方向にpn接合を形成するのに対し、本発明では基板に平行方向にpn接合を形成しているため、素子の形状も全く異なる。
【００８９】
更に制御性良く、部分的に膜厚を調整する事は、部分的にマスクをかけて所望の領域にのみ酸化工程を施せばよいため、シリコンプロセスを用いれば容易に実現できる。たとえば、上述のi領域の上部のみにシリコン窒化膜を堆積させ、それ以外の領域を、若干1nm程度酸化するだけで、これが実現できる。周囲と1nmの膜厚が異なるだけでも図４Ａの計算結果をeVに換算すればわかるように、100meV程度のエネルギーの差をつくる事が用意に可能である。室温でのキャリアは、およそ、26meV程度の運動エネルギーしかもっていないため、このようなエネルギー障壁はキャリアを閉じ込めるのには十分な大きさである。
【００９０】
引き続き、活性化熱処理を施して、不純物を活性化するとともに、イオン注入処理によってダメージを受けたＳＯＩ層3の領域の単結晶性を回復させても良い。しかしながら、本実施例では工程数の簡略化のため、ここでは活性化処理を行わずに、以下に示すように酸化処理を行うのと同時に不純物を活性化させるという製造工程をとった。これによって、工程数を削減できるため、製造コストを削減できる。ただし、ここで、活性化と単結晶性の熱処理を施しておいても問題ない。
【００９１】
また、活性化熱処理をここで行った後に、再び、イオン注入を施すことによって、不純物濃度を更に高める事もできる。ここで不純物濃度を高めておくと、酸化処理によって不純物の一部が二酸化シリコンへと拡散して不純物濃度低下する量を抑制する事が可能となる。
【００９２】
次に、シリコン窒化膜7を全面に100nmの厚さで堆積させ、図５Ｅ及び図６Ｅの状態とした。
【００９３】
引き続き、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、異方性ドライエッチングを用いてシリコン窒化膜7を加工することによって、図５Ｆ及び図６Ｆの状態とした。
【００９４】
引き続き、洗浄工程を施した後に、酸化処理を行うことによってSOI層3の所望の領域を極限まで薄くする処理をおこなった。ここで酸化のための条件は極めて重要である。我々は、通常のシリコンプロセスで良く使われる1000℃以下の温度での酸化処理では、P型不純物注入領域5に形成される二酸化シリコンの膜厚とN型不純物注入領域6に形成される二酸化シリコンの膜厚との間に最大2倍程度の差が出る事を確認した。上述のように、効率よく発光させるためには、SOI層3の膜厚を平均自由工程lよりも薄くする必要がある。シリコンでは室温における平均自由工程lの大きさはおよそ10nmであるので、SOI層の膜厚は10nm以下、より望ましくは5nm以下に設定する必要がある。このような極薄膜を均一に形成するためには、不純物イオンの導電型によって酸化レートが異なる事は許されない。なぜならば、酸化レートに差があると、片方の領域を5nm以下にした場合、もう一方の導電型の領域は厚くなりすぎるか、すべてが酸化されてしまい消失しているかの何れかになってしまうからである。我々は、酸化温度1100℃のドライ酸化処理を施せば、100nmの酸化膜を形成する条件であったとしても、P型不純物注入領域5に形成される二酸化シリコンの膜厚とN型不純物注入領域6をに形成される二酸化シリコンの膜厚の差を1nm程度に抑制できる事を見出した。このように最適な酸化条件に設定しなければ、本発明の発光ダイオードを作製することはできない。
【００９５】
本実施例では、酸化温度1100℃のドライ酸化処理によって、二酸化シリコン膜8を厚さおよそ90nmになるように形成した結果、極薄シリコン層の膜厚を約5nmにすることができた。また、その際に、n型にドーピングした領域とp型にドーピングした領域の膜厚の差を1nm以下に抑制することができた。この酸化処理の際には、極薄シリコン層の膜厚を1nm以下の精度で分光エリプソで観察しながら残りのシリコン層の膜厚を詳しく調べる事が求められる。本実施例では、酸化膜の形成を1回で行わず、ある程度の膜厚まで酸化処理を行ってからそのウェハを取り出し、分光エリプソで膜厚を評価して、再び酸化処理を行うという複数工程に分けておこなった。酸化装置の中に、量産のためには、分光エリプソメトリ−を内臓している事が望ましい。また、生産するウェハの中には、あらかじめ、膜厚を検査するためのパターンを用意しておくことが望ましい。本実施例では、図２または図３の発光領域が示すように、ウェハ中に約1cm2の大きさの検査のためのパターンを用意することで、ウェハ面内での膜厚分布を詳細に調べながら、酸化処理をおこなった。また、1100℃という温度はイオンを活性化させるのに十分な温度であるため、この酸化処理によって、イオン注入によって導入された不純物が活性化され、p型SOI領域9、n型SOI領域10、p型極薄シリコン領域11、及びn型極薄シリコン領域12がそれぞれ形成された。この状態を図５Ｇ及び図６Ｇに示す。
【００９６】
引き続き、洗浄工程と熱燐酸によるウェットエッチングによって、シリコン窒化膜7を除去した。その後、400℃の温度で水素アニール処理を施し、プロセス中に生じた欠陥を水素終端する処理をおこなった。その結果、完成した発光ダイオードの完成断面図が、図５Ｈに示されている。上部から見た図は図６Ｈ(1)となるが、これでは注入した様子がわからないため、二酸化シリコン膜8の下部の様子を示したものが図６Ｈ(2)に示されている。また、断面14で切った場合の模式図が図7に示されている。図7では、n型極薄シリコン領域12に隣接した側壁部が酸化され二酸化シリコン膜8となっている様子が示されている。
この後、所望の配線工程を行うことによって、シリコン基板1上に形成された高効率シリコン発光ダイオードが完成した。
【００９７】
図8には、本実施例による発光ダイオードの特性を調べた時の測定方法を模式的に示した。探針15はp型SOI領域9に接続されており、探針16はn型SOI領域10に接続されている。探針15と探針16の間に電流を流すと、ダイオード特性が得られた。しかも、その電流電圧特性のしきい値は図４Ａで示したバンドギャップの増大分を反映するものであった。また、本実施例と同様の工程によって作製し、p型極薄シリコン領域11とn型極薄シリコン領域12の膜厚が13.6nm，6.3nm，4.0nm，1.3nmと異なるように設計したものについても測定をおこなったところ、確かに図４Ａで示したバンドギャップ増大の膜厚依存性が観測された。フォトルミネッセンスによるスペクトルを図４Ｂに示す。極薄シリコン領域のSOI膜厚が小さくなるにつれて、発光強度が飛躍的に大きくなる様子がわかる。そして、発光17は、図８に示すように、p型極薄シリコン領域11とn型極薄シリコン領域12及びそれらの界面から発光する。図８では、理解を容易にするため、p型極薄シリコン領域11とn型極薄シリコン領域12の上部に重ねては、発光17を示さなかったが、上方にも発光17が進むことは言うまでもない。また、図８に示すように、発光17は基板に平行な方向にも進んでいる。
【００９８】
次に、図９Ａ〜図９Ｆにpn接合に順バイアスをそれぞれ、0, 1, 2, 3, 4, 5V印加した場合の発光像をコントラストによって示し、同時に撮影したデバイス素子の光学像とスーパーインポーズして重ねて表示した写真を示す。この素子の幅Wは100μmであり、p型極薄シリコン領域11とn型極薄シリコン領域12をあわせた極薄シリコン膜の長さLは10μmである。尚、図９Ａにおいてプローブ１とプローブ２の間で縦方向の灰色の帯状に見える部分が、p型極薄シリコン領域11とn型極薄シリコン領域12が形成されている領域である。発光強度を示してあるが、確かに、p型極薄シリコン領域11とn型極薄シリコン領域12の存在するところからの発光強度が強く、SOI層の膜厚の厚いp型SOI領域9やn型SOI領域10からの発光はほとんどないことがわかる。これは、バルクシリコンでは発光強度が極めて弱く、極薄シリコンにすると発光強度が強くなるという本発明が基づく原理が正しい事を証明している。実際、発光によってCCDが観測した光子の数をカウントしたところ、極薄シリコンからの発光強度は厚いシリコンからの発光と比べて数桁大きい事が明らかになった。またフィルタを入れて発光の分光をしてみたところ、波長が約1000nm付近での発光強度が最も高く、波長500nm付近ではほとんど発光が存在しないこともあわせて明らかになった。これは、発光が極薄シリコンのバンドギャップに起因した再結合による発光であり、運動エネルギーの大きいホットエレクトロンなどによる輻射による発光ではないことを示しており、本発明の原理が正しい事が証明された。
【００９９】
次に、観察に用いたレンズをより低倍にして、順バイアス条件を0, 5, 10, 20, 30, 40Vにしてそれぞれ撮影した像を図１０Ａ〜図１０Ｆに示す。発光がやはりp型極薄シリコン領域11とn型極薄シリコン領域12が強く、同心円状に広がっていることがわかる。また、この写真からも明らかなように、我々はシリコン基板上に多くの発光素子を同時に形成しており、すでに集積化に成功している。シリコンプロセスを用いているため、デバイスの歩留まりが良かった事は言うまでもない。
【０１００】
図１０Ｃ〜図１０Ｆでは、光が基板に平行な方向に真直ぐ直進性よくでているように見えるが、これについては、CCDの残像の可能性もあるため、これをもってレーザー発振と考えるのは危険である。実際、本発明に基づくデバイス構造では、極薄シリコン層の膜厚が10nmを切るほどに薄くなっているため、この領域に波長1000nm程度の光を閉じ込める事は不可能である。しかしながら、上下に隣接している二酸化シリコン層に閉じ込めることは可能である。本実施例では、二酸化シリコン膜8の厚さが約90nmであり、BOXの膜厚が約150nmであるから、あわせて約240nmである。これは、SiO2中での発光波長の半波長分1000/2/1.5〜333nmと同程度である。この膜厚を半波長の整数倍に調整することはシリコンプロセスを用いれば数nmのスケールで膜厚を制御できるため、極めて容易である。
【０１０１】
これらの実験データと上述の原理に基づき、シリコンを用いてレーザー発振させるための構造も発案した。それは、発光層となる極薄シリコン膜の上下に、本実施例で示したような二酸化シリコンなどの絶縁層を隣接させ、この絶縁層に光を閉じ込めて増幅させる構造である。そのためには、本実施例でも説明したように、BOX層の下を空洞にするか、BOX層の下に反射膜を形成すれば良い。反射膜を形成するための方法としては、例えば、埋め込み酸化膜であるBOX層の代わりに、埋め込み絶縁膜として複数の層を積層させる事が考えられる。そのための材料としては比誘電率の異なる材料であり、たとえば、二酸化シリコンとシリコン窒化膜の積層とすることが考えられる。あるいは、高誘電率材料と低誘電率材料の組合せでも良い。さらに、発光層がゲルマニウムやシリコン・ゲルマニウムからなる場合には、導波路の材料としてシリコンを使う事も考えられる。また、金属材料を反射ミラーとしても良い。加えて効率よくレーザー発振させるためには、図7の断面図において、BOX層2も極薄シリコン膜と同じ幅Wになるように基板に垂直に異方性ドライエッチングで切り落とし、さらに、その両端に反射ミラーとなる絶縁膜を形成した構造が望ましい。これらの構造はシリコンプロセスを用いて容易に形成可能である。本発明によるレーザーは、従来の半導体レーザーの構造や常識とは全く異なり、発光領域と光を閉じ込める領域が同一でなく、光を閉じ込める領域に含まれるように内部に発光領域が存在するという構造をしている。ここでいう光を閉じ込める領域とは、本実施例に即して言えば、二酸化シリコン膜8とBOX2を合わせた領域である。従って、本実施例における発光ダイオードをほんの少し改良するだけで、レーザーを作製する事ができる。
【０１０２】
本実施例で開示した発光ダイオードまたはレーザーは、シリコン基板中に作製できるため、CMOSと混載できる事はもちろんのこと、その他にも様々なデバイスと混載する事が可能である。たとえば、現在、Micro Electro Mechanical Systems  (MEMS)と呼ばれる機械的に微細な動作をする素子がシリコン基板上に作られている。MEMSをシステムとして活用するためには単に動かすというだけでなく、その位置を検出しなければならない。位置を検出する方法としてレーザーなどの発光素子を使う事も考えられるが、従来はシリコンで高効率に発光させる事ができなかったため、発光素子で位置検出させる事ができなかった。本発明に基づく発光ダイオードまたはレーザーを用いれば、既存のシリコン・プロセスを用いて、高精度にMEMSの位置精度を導出できるようになる。また、MEMSを用いたミラーをつかえば、本発明による発光ダイオードの光を任意の方向にダイナミカルに曲げることができるようになるなど、チップに新しい機能を付与することができるようになる。
【０１０３】
また、本実施例で開示した製造方法以外にも、エピタキシャル成長技術を巧みに利用することもできる。その場合には、高価なSOI基板を用いなくても作成できる。たとえば、(100)面を表面の面方位とするシリコン基板を用意し、そこに、シリコン・ゲルマニウムの膜とシリコンの膜を交互にエピタキシャル成長させる。引き続き、P導電型とN導電型のイオン注入を本実施例と同様にレジストマスクを使って、所望の領域に施した後。しかる後に、所望の形状、たとえば本実施例とおなじような矩形にパターニングする。引き続き、洗浄工程などをもちいて、シリコン・ゲルマニウムの膜からなる層だけを選択的に除去した後、該エピタキシャル成長させたシリコンを酸化処理することによって、極薄のシリコン膜を形成できる。その際、該シリコン・ゲルマニウムを除去した事で、空洞となっていた部分にはSiO2が形成され、酸化の際に体積膨張をするため、空洞はSiO2でほぼ埋められることになる。このように酸化によって、極薄シリコン膜にストレスを印加すると価電子帯のバンド縮退がとけるため、より波長がそろった高効率の光を得る事ができる。また、ゲート電極での制御性をよくしたい場合には、完全に空洞を埋めずに、CVDなどを用いてメタルゲート電極を空洞に入れて、所望の形状とすることによって、ゲート電極でキャリア濃度を制御できるようにしても良い。
【０１０４】
このようにして、エピタキシャル成長技術を使うと、安価な基板を用いて、同様の極薄シリコン膜を利用した発光ダイオードが形成できるばかりでなく、極薄シリコン膜を積層構造とすることができるため、より発光強度を強くすることができる。また、発光層をゲルマニウムとしたい場合には、(111)面を有する単結晶シリコン基板を用意し、同様にシリコン・ゲルマニウムの膜とシリコンの膜を交互にエピタキシャル成長させた後、シリコン膜を選択的に除去することで(111)面を有する極薄ゲルマニウム発光素子を作製できる。
【０１０５】
また、本実施例で示した発光素子は赤外での発光であったため、肉眼では見えないが、さらに閉じ込めを強くして1次元的構造とすれば、可視化も可能である。そのためには、通常のフォトリソグラフィーとドライエッチングなどを用いて、本実施例で示した極薄シリコン膜に相当する部分を細線とするだけで良い。その際、発光効率を高くするためには、1次元系での電子の伝導帯のバンド構造がΓ点により多くの状態密度をもつように面方位を選ぶことが望ましい。たとえば、シリコンの細線にする場合は、<100>結晶軸方向と<010>結晶軸方向あるいはこれと等価な方向に細いシリコン細線をつくる事が望ましい。可視化すれば、チップの一部を高輝度ディスプレーとすることも可能である。チップ上でディスプレーをつくっても小さすぎると思われるかもしれないが、その点は単にレンズを用いて拡大するか、あるいは、MEMSを用いた可動ミラーによって光を所望の領域に送ることも可能である。これによりシリコンを自発光体とするディスプレーができる。
【０１０６】
また、大画面のディスプレー用途に本発明を利用することもできる。その場合には、完全な単結晶シリコンで極薄膜を形成するのは困難であるが、なるべく結晶性の高い多結晶シリコンを用いる事で、効率をあげることができる。ディスプレーは当然可視でなければならないため、上述のように1次元的構造を採用する事が望ましい。ゼロ次元すなわちナノ粒子的な薄膜にすれば、注入効率は落ちるが波長を更に短くすることもできる。このようにして、本発明による発光ダイオードをディスプレーとして用いることもできる。
【０１０７】
また、本発明による発光ダイオードの効率を上げる別の方法として、Erイオンなどの希土類元素を添加することも容易に思いつく。上述のように、Erイオンを注入すると1.5μm程度の波長という光ファイバを利用した長距離光通信に最適な波長での発光が期待できる。本発明に基づく極薄シリコン膜とErイオン注入を組み合わせることによって、波長を最適な領域に設定し、発光効率を更に上げることが可能になる。
【実施例２】
【０１０８】
本実施例では、実施例１によるシリコンなどを用いたチップ上で高効率に発光する素子を用いた光による情報送信による光配線及びその製造方法を開示する。
【０１０９】
まず、実施例1と同様の製造工程によって、シリコン発光ダイオードを作製した。本実施例におけるシリコン発光ダイオードの極薄シリコン膜の幅Wは100μmであり、長さは100μmである。また、シリコン発光ダイオードの製造と同時に、レジストで覆っておく事によって、不純物をイオン注入しなかった領域に、SOI層を薄膜化していない領域に、ノンドープ・シリコン・パッド18, 19, 20, 21と、それらに隣接してSOIを薄くした極薄ノンドープ・シリコン22とからなる図11の上部に記載した素子を作製した。本実施例では、ノンドープ・シリコン・パッドに不純物をドーピングしなかったことにより、これを光の検出器として用いることで、シリコン発光ダイオードからの光配線に成功した例について述べる。
【０１１０】
図11に示したように、ノンドープ・シリコン・パッド19, 20を、それぞれ、探針23及び探針24に接続することによって、光検出器とした。探針23と探針24の間には5Vの電圧を印加した。
【０１１１】
実験に先立ち、まず、 シリコン発光ダイオードを発光させないで、ノンドープ・シリコン・パッド18が光を検出できる事を確かめた。そのためには、まず、光を照射しない状態で電流が流れないことを確認した。これは光が照射されるまえには、不純物をドーピングしていないシリコンではキャリアがいないため電流がほとんど流れない事をいみしている。
【０１１２】
次に、外部から肉眼でもはっきりと確認できる顕微鏡の光を照射することによって、光電流が流れることを確認した。これは、光を照射すると、シリコン中で光を吸収する結果、電子・正孔対が生成するため、キャリアが発生し、電流が流れるようになるためである。このように、SOI基板上に不純物をドーピングしない領域を設けておくだけで、簡単に光の検出器をつくることができた。
【０１１３】
本実施例のような簡単な構成のかわりに、光が到達する領域にpn接合からなるフォトダイオードを形成しても差し支えない。むしろ、光に対する応答速度を上げるためには、既存のフォトダイオードやCCD(Charge Coupled Device)を利用した方が望ましい。これらの製造方法はすでに確立しており、量産でも大量に使われているため、本実施例ではあえてその製造方法を詳しく述べることはしない。
【０１１４】
むしろ、本実施例で強調したいのは、 ノンドープ・シリコン・パッドのような非常に簡単な光検出器を用いても、本発明に基づくシリコン発光ダイオードからの光を容易に検出可能であるということであり、実際に本実施例によって、シリコンのオンチップ上での光配線に成功した事を示す。ここまでの原理実証を行ったので、ここから性能を改善していく事は、現在知られている技術を利用すれば容易である。
【０１１５】
まず、理解を容易にするため、実際にオンチップ上で光らせた時の様子を図１２Ａ〜図１２Ｆに示す。図１２Ａ〜図１２Ｆでは、シリコン発光ダイオードのpn接合にパルス的に電圧を印加した時の発光の様子を示したものである。図１２Ａ〜図１２Ｆは、それぞれ、順バイアスを0, 20, 40, 60, 80, 100V印加したときの発光の様子をとらえたものである。順バイアスが大きくなるにつれて、発光領域がおおきくなり、ノンドープ・シリコン・パッド18に光が到達している事がわかる。
【０１１６】
そこで、次に、シリコン発光ダイオードに印加したパルス電圧の印加によって、ノンドープ・シリコン・パッドを流れる光電流が変化した様子を図13に示す。
測定開始から1秒後にパルス電圧を印加し、そのまま電圧を4V印加しつづけたのちにパルス電圧を切っている。
【０１１７】
パルス電圧が低いうちは、ほとんど応答が観測されないが、パルス電圧が20Vを超えると、光が十分到達し、信号が送信できていることが判明した。さらに電圧が大きくなると、応答時間がどんどん短くなっている。パルス電圧を印加している間の電流値に上限があるのは、ノンドープ・シリコン・パッドを検出器に使っているため、検出限界になっているからであると考えられる。実際、外部からより強い顕微鏡の光を照射した場合ですら、40nA程度の電流しか流れないことからもそれを確認できた。上述のように、シリコンのフォトダイオードは良く知られているため、この検出性能を上げることに関しては、全く困難ではない。
【０１１８】
また、シリコン発光ダイオードから光を送る際に、数十Vと非常に大きな電圧を印加したが、この点に関しても低電圧化は容易である。これは、本実施例に用いたシリコン発光ダイオードの極薄シリコンの長さが100μmと大変長いため、大きな抵抗のロスがあったためである。より小さい0.1μmを切るようなシリコン発光ダイオードも現在の技術を使えば容易に作製できるため、低電圧化も容易である。
【０１１９】
このように本実施例では、非常に簡単な構成において、シリコンチップ上に光配線を形成できた。ここで、写真などからも明らかなように、本実施例で使われた発光素子と光検出素子の間が電気的に完全に分離していることに注意が必要である。すなわち、上述のように、両方の素子ともにメサ形状によってSOI層を加工しているため、SOI層がつながっていない。従って、電気的なシグナルは、電子や正孔などが直接伝わる過程では起こりえない。このことは、本実施例による簡単な情報送信が光を介している事を裏付けるものである。
【０１２０】
ただし、本実施例では、光の導波路は形成しなかったが、この点に関しても従来知られている技術と組み合わせることによって容易に克服できる。すなわち、発光素子から検出素子まで導波路を作るだけでよい。発光ダイオードの発光層として(100)面を表面の面方位とする極薄シリコン膜を用いた場合には、光のエネルギーがシリコンのバンドギャップよりも量子閉じ込め効果の分だけ大きくなるため、周囲に存在するシリコンによって容易に吸収されてしまう。従って、導波路を構成する材料としては、シリコンを用いない方が望ましい。たとえば、二酸化シリコンを導波路として周囲に光がもれないように、より誘電率の小さいlow-k材料で覆っておく事が発案される。あるいは、シリコンプロセスで良く使われるナイトライド膜を導波路とすることが考えられる。あるいは、発光ダイオードの発光層として、(111)面を表面の面方位とする極薄ゲルマニウム膜を用いた場合には、導波路として上述のものを使っても差し支えないし、シリコンを導波路として、周囲をシリコンよりも比誘電率の小さい材料たとえば二酸化シリコンやナイトライド膜で覆っても良い。
【０１２１】
本実施例のように、光配線ができるようになると、シリコンチップ上でたとえば、クロックで同期を取るような用途に本発明を応用する事が容易に可能である。上述のように、光の伝達には電気抵抗のような発熱は発生しないため、より低消費電力でクロック信号を送る事ができるようになる。
【０１２２】
当然、既存のCMOS回路と混載することが容易に可能なため、従来のトランジスタによるロジック機能に加えて、低消費電力のオン・チップの光配線が可能になる。更に、光を外部に取り出せば、オフチップの光配線が可能になる。光を外部に取り出せることは、本実施例で示した写真のようにすでに、実証済みである。すなわち、図１２Ａ〜図１２Ｆのような発光写真は、シリコンを用いたCCDカメラで検出しており、チップとチップの間を信号が送れる事も合わせて実証した結果になっている。もう少し詳しく説明すると、測定系まで考慮に入れれば、探針15, 16には既に電流・電圧を操作するCMOS回路がついており、ここから発光された光は全く配線でつながっていないCCDカメラに取り込まれ、CCDの組み込まれたチップ内で情報処理が行われて発光像としてみえるわけである。従って、チップ間光配線と呼んでも過言ではない。これは単なる一例に過ぎず、発光させるシリコンチップ上でより複雑な情報処理を行うことも可能であるし、より複雑な信号をより早く短時間で応答させる事も可能であるのは言うまでもない。従って、本発明によって、電子デバイスと光デバイスを融合させたチップが実現される。これは、シリコンに基づくエレクトロニクス(Electronics)とフォトニクス(Photonics)を融合させたSi photo-electronicsという新しいイノベーションへとつながるものである。
【実施例３】
【０１２３】
本実施例では、IV族半導体を基本構成要素として、発光強度や発光波長をゲート電圧によって制御可能な電界効果型発光トランジスタ(Light Emitting Field-Effect-Transistor)及びその製造方法を開示する。
【０１２４】
本実施例に基づく、電界効果型発光トランジスタは、シリコンなどの基板上に容易に集積化させることが可能であり、光を用いたロジック回路を構成できる。
【０１２５】
本実施例では、まず、実施例1と同様の製造工程によって、シリコン発光ダイオードを作製した。そして、引き続き、シリコン基板1のBOX2に隣接する面とは反対側の面についている二酸化シリコン（図示せず）をフッ酸を含む溶液で洗浄することによって除去した。これによって、裏面からシリコン基板1に導通を取ることができるようになり、シリコン基板1をバックゲート構造とするシリコン電界効果型発光トランジスタを作製する事に成功した。
【０１２６】
シリコン電界効果型発光トランジスタを作製する別の方法は、二酸化シリコン膜8の上部に金属ゲート電極をパターニングして形成することによっても作製する事ができる。この場合は、通常のCMOSトランジスタと同様に基板の上部にゲート電極が形成されることになる。その場合には、ゲート電極として、たとえば、ITO(Indium-Tin-Oxide)などの透明電極をゲート電極材料とする事が望ましい。なぜならば、透明でない通常の金属ゲート電極を用いた場合には、光がゲート電極から反射されてしまうからである。しかしながら、光の伝播経路によっては、このように透明でない金属ゲート電極を用いた方が良い場合もある。また、通常のCMOSプロセスで使われている多結晶シリコンをゲート電極材料としてもよい。しかしながら、極薄シリコン膜を発光層としているばあいには、多結晶シリコンも光を吸収するために必ずしも最適な組み合わせであるとはいえないが、CMOSの電極と共通化できるためコストを削減できるというメリットがある。あるいは、現在さかんに研究されている完全ニッケルシリサイド化のプロセスを用いてゲート電極を形成してもよい。これらの選択は、プロセスにかかるコストや用途によって種々の組み合わせが実際には実現する事は言うまでもない。
【０１２７】
また、CMOS回路と混載する場合には、通常のシリコンプロセスによってCMOS回路を形成すればよい。本発明の発光ダイオードを形成するための工程の一部は、CMOS作製のためのプロセスと共通化できる。たとえば、ゲート電極を上部から形成するプロセスや、素子分離を行うプロセスがこれに該当する。この後、所望の配線工程を作製する事が望ましい。
【０１２８】
このようにして作製したシリコン電界効果型発光トランジスタの特性を図14に示す。これは、オンチップ上で発光させた光を実施例2で示したdetectorによって光電流として検出した結果を、発光の際に注入した電流との関係でプロットしたものである。
【０１２９】
図14は、注入電流を大きくするにつれ、detectorが光を検出できるようになっていることを示している。注目すべきは、その光電流をバックゲート電極に印加した電圧によって制御できている点である。すなわち、シリコン基板1に負の電圧を印加した場合には、光電流の立ち上がりが少ない注入電流ではじめるようになるのに対し、逆に正の電圧を印加した場合には、注入電流を大きくしないと光電流の出力が立ち上がらない事を示している。これは、通常のトランジスタの特性をドレイン電流とドレイン電圧の間の関係としてプロットし、パラメータとしてゲート電極の電圧をかえて複数プロットしたId-Vd曲線と似ている。違う点は、通常の電界効果トランジスタが荷電粒子の流れである電流を制御しているのに対し、本発明に基づく電界効果型発光トランジスタでは光の出力をゲート電圧によって制御している点である。
【０１３０】
本実施例の場合、シリコン基板に負バイアスを印加した場合に光の出力があがっているが、その理由は簡単である。本実施例による製造工程では、p型極薄シリコン領域11の不純物の多くが二酸化シリコン膜8の中に溶出してしまっているために、濃度が低下しているため、ゲート電圧による変調効果を大きく受けやすくなっているためである。これをより制御よくゲート電圧でコントロール可能なデバイスにするためには、実施例1でも述べたようにP型の不純物を複数回に分けてドーピングするなどして、p型極薄シリコン領域11の不純物濃度を高めた上で、pinダイオードを作製し、ゲート電極としてi領域のキャリアを制御する事が考えられる。その際、ゲート電極は上部にパターニングして形成し、より望ましくはi領域と自己整合となるように配置することが望ましい。そのようなプロセスはたとえば、ダマシンゲートプロセスを用いれば容易に可能であるし、不純物の注入前にゲート電極を加工すれば通常のCMOSプロセスでも十分に対応可能である。後者のプロセスを採用する際には、ゲート電極の上部に両方の導電型の不純物がゲート電極の上部に入らないようにキャップ層を用意することが望ましい。
【０１３１】
本発明に基づく光トランジスタの発光の様子を図15に示した。図１５Ａ〜図１５Ｃは、それぞれ、ゲート電極に-10V, 0V, 10Vを印加した際の発光の様子をとらえたものである。図１４の特性と対応しており、ゲート電極のバイアスが負であるほど、光の強度が強い事がわかる。このように本発明に基づく電界効果型発光トランジスタでは光の強度をゲート電圧によって制御できる。加えて、ゲート電極によって、量子閉じ込め効果をより強める事が可能になるため、発光する光の波長をより短くしたり、ゲート電圧を弱めることで長くしたりする事が可能である。発光の波長を調整できれば、それ自体が信号となりえる上、複数の波長領域を信号のやり取りにつかえるようになる。このような波長変調を利用すれば、従来の電荷のやり取りとは全く異なる方法で、演算処理を行う事ができる。
【０１３２】
加えて、本発明に基づく電界効果型発光トランジスタを複数個集積化させ、さらに光の検出器も複数個チップ上に集積化させることによって、光トランジスタによるロジックを行う事も可能になる。その場合、信号のやり取りを光で行う事ができるため、現在は電子や正孔などで演算処理をおこなっているLSIよりも圧倒的に早く情報処理ができるようになる。また、従来のLSIと作製工程が類似しているため、光トランジスタと従来の電子デバイスを同一チップ上に集積化可能であることもいうまでもない。
【０１３３】
上述の実施例による効果を以下に述べる。
良く知られているように、発光効率は結晶性に依存しており、欠陥などが少なく結晶性が良いものでないと実用に耐えるほどの発光効率は得られない。従来法では結晶性の向上が困難だったのに対し、本発明では、もともと結晶性の良い単結晶基板を用いて加工しているため結晶性が良く、発光効率を高くすることができる。本発明による発光ダイオードを作製することは量産するという観点からも現実的であり、早期の実用化を期待する事ができる。
【０１３４】
また、本発明に基づくシリコン発光ダイオードを用いれば、シリコンなどの基板上に、歩留り良く、IV族半導体を基本構成要素とした高効率に発光する素子と受光素子を集積化したチップ及びその製造方法を提供する事ができる。
【０１３５】
また、シリコンなどを用いたチップ上で高効率に発光する素子を用いて、光による情報送信を実現することによって、光配線を実現することができる。光は電荷をもっていないため、電気抵抗を生ずることなく情報を伝播できる。これにより従来問題であった電気抵抗の上昇によって消費電力が増大するという問題を解消できる。
【０１３６】
さらに、IV族半導体を基本構成要素として、発光強度や発光波長をゲート電圧によって制御可能な電界効果型発光トランジスタ及びその製造方法をする事ができる。電界効果型発光トランジスタを用いれば、発光強度及び発光波長をゲート電圧によって直接的に変調する事が可能である。更に、電界効果型発光トランジスタをシリコンなどの基板上に集積化させることによって、光を用いたロジック回路、及び、その製造方法を提供する事ができる。 
【図面の簡単な説明】
【０１３７】
【図１Ａ】本発明の原理の説明をするためのシリコンのバルク状態でのバンド構造。
【図１Ｂ】本発明の原理の説明をするためのシリコンの薄膜状態またはゲート電界印加状態でのバンド構造。
【図２】本発明の原理を実証する実験データ。極薄シリコン層からの発光強度。
【図３】本発明の原理を実証する実験データ。極薄シリコン層からの発光波長。
【図４Ａ】本発明の原理にもとづく発光波長の極薄シリコン層膜厚依存性。
【図４Ｂ】本発明の原理にもとづく発光波長・強度の極薄シリコン層膜厚依存性。
【図５Ａ】本発明の第１の実施例による発光ダイオード製造工程順を示す断面図。
【図５Ｂ】本発明の第１の実施例による発光ダイオード製造工程順を示す断面図。
【図５Ｃ】本発明の第１の実施例による発光ダイオード製造工程順を示す断面図。
【図５Ｄ】本発明の第１の実施例による発光ダイオード製造工程順を示す断面図。
【図５Ｅ】本発明の第１の実施例による発光ダイオード製造工程順を示す断面図。
【図５Ｆ】本発明の第１の実施例による発光ダイオード製造工程順を示す断面図。
【図５Ｇ】本発明の第１の実施例による発光ダイオード製造工程順を示す断面図。
【図５Ｈ】本発明の第１の実施例による発光ダイオード製造工程順を示す断面図。
【図６Ａ】本発明の第１の実施例による発光ダイオード製造工程順を示す上部からみた図。
【図６Ｂ】本発明の第１の実施例による発光ダイオード製造工程順を示す上部からみた図。
【図６Ｃ】本発明の第１の実施例による発光ダイオード製造工程順を示す上部からみた図。
【図６Ｄ】本発明の第１の実施例による発光ダイオード製造工程順を示す上部からみた図。
【図６Ｅ】本発明の第１の実施例による発光ダイオード製造工程順を示す上部からみた図。
【図６Ｆ】本発明の第１の実施例による発光ダイオード製造工程順を示す上部からみた図。
【図６Ｇ】本発明の第１の実施例による発光ダイオード製造工程順を示す上部からみた図。
【図６Ｈ】本発明の第１の実施例による発光ダイオード製造工程順を示す上部からみた図。
【図７】本発明の第１の実施例による発光ダイオードの断面図。
【図８】本発明の第１の実施例による発光ダイオードの発光検証実験の説明図。
【図９Ａ】本発明の第１の実施例による発光ダイオードの発光写真。
【図９Ｂ】本発明の第１の実施例による発光ダイオードの発光写真。
【図９Ｃ】本発明の第１の実施例による発光ダイオードの発光写真。
【図９Ｄ】本発明の第１の実施例による発光ダイオードの発光写真。
【図９Ｅ】本発明の第１の実施例による発光ダイオードの発光写真。
【図９Ｆ】本発明の第１の実施例による発光ダイオードの発光写真。
【図１０Ａ】本発明の第１の実施例による発光ダイオードの発光写真。
【図１０Ｂ】本発明の第１の実施例による発光ダイオードの発光写真。
【図１０Ｃ】本発明の第１の実施例による発光ダイオードの発光写真。
【図１０Ｄ】本発明の第１の実施例による発光ダイオードの発光写真。
【図１０Ｅ】本発明の第１の実施例による発光ダイオードの発光写真。
【図１０Ｆ】本発明の第１の実施例による発光ダイオードの発光写真。
【図１１】本発明の第2の実施例による光配線検証実験の説明図。
【図１２Ａ】本発明の第2の実施例による光配線検証実験の発光写真。
【図１２Ｂ】本発明の第2の実施例による光配線検証実験の発光写真。
【図１２Ｃ】本発明の第2の実施例による光配線検証実験の発光写真。
【図１２Ｄ】本発明の第2の実施例による光配線検証実験の発光写真。
【図１２Ｅ】本発明の第2の実施例による光配線検証実験の発光写真。
【図１２Ｆ】本発明の第2の実施例による光配線検証実験の発光写真。
【図１３】本発明の第2の実施例による光配線検証実験の信号送信の様子。
【図１４】本発明の第3の実施例による光トランジスタの信号出力の様子。
【図１５Ａ】本発明の第3の実施例による光トランジスタの発光写真。
【図１５Ｂ】本発明の第3の実施例による光トランジスタの発光写真。
【図１５Ｃ】本発明の第3の実施例による光トランジスタの発光写真。
【符号の説明】
【０１３８】
1…シリコン基板。
2…埋め込み酸化膜。
3…Silicon On Insulator（SOI）層。
4…酸化シリコン膜。
5…P型不純物注入領域。
6…N型不純物注入領域。
7…シリコン窒化膜。
8…二酸化シリコン膜。
9…p型SOI領域。
10…n型SOI領域。
11…p型極薄シリコン領域。
12…n型極薄シリコン領域。
13…断面。
14…断面。
15…探針。
16…探針。
17…発光。
18…ノンドープ・シリコン・パッド。
19…ノンドープ・シリコン・パッド。
20…ノンドープ・シリコン・パッド。
21…ノンドープ・シリコン・パッド。
22…極薄ノンドープ・シリコン。
23…探針。
24…探針。
【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図７】
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【図８】
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【図１１】
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【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１２Ｆ】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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