(57)【要約】【課題】低オン電圧を維持し且つスイッチング特性の良好な電力用半導体装置を提供する。【解決手段】電力用半導体装置は、第２導電型のコレクタ層３３から離間した位置で第１導電型の第１ベース層３１内に配設されたトレンチ３４を含む。トレンチに接して第１ベース層上に第２導電型の第２ベース層３７と第１導電型のエミッタ層３８とが配設される。トレンチ内にゲート絶縁膜３５を介してゲート電極３６が配設される。第１ベース層と第２ベース層との間に、第１ベース層よりも不純物濃度が高い第１導電型のバリア層３２が配設される。第２導電型のキャリアを第１ベース層から排出することができるように、第１ベース層上に第２導電型のダイバータ層３９が配設される。装置のターンオフの際に導通状態とされ、ダイバータ層からエミッタ電極に第２導電型のキャリアを排出するように回路素子４４が配設される。【選択図】      図２７
2007019558.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１ベース層と、
前記第１ベース層上に配設された第２導電型のコレクタ層と、
前記コレクタ層から離間した位置で前記第１ベース層内に形成されたトレンチと、
前記トレンチに接して前記第１ベース層上に配設された第２導電型の第２ベース層と、
前記第２ベース層上に配設された第１導電型のエミッタ層と、
前記第１ベース層と前記エミッタ層とにより挟まれた前記第２ベース層の部分にゲート絶縁膜を介して対向するように前記トレンチ内に配設されたゲート電極と、
前記コレクタ層上に配設されたコレクタ電極と、
前記第２ベース層及び前記エミッタ層上に配設されたエミッタ電極と、
前記第１ベース層と前記第２ベース層との間に配設された、前記第１ベース層よりも不純物濃度が高い第１導電型のバリア層と、前記バリア層は、前記装置のオン状態において前記第１ベース層から前記第２ベース層を介して前記エミッタ電極へ向かう第２導電型のキャリアの流れに対して抵抗を増加させ、これにより、前記エミッタ層から前記第１ベース層への第１導電型のキャリアの注入効率を向上させることと、
第２導電型のキャリアを前記第１ベース層から排出することができるように、前記第１ベース層上に配設された第２導電型のダイバータ層と、
前記装置のターンオフの際に導通状態とされ、前記ダイバータ層から前記エミッタ電極に第２導電型のキャリアを排出する回路素子と、
を具備することを特徴とする電力用半導体装置。
【請求項２】
前記回路素子は、前記エミッタ電極に電気的に接続された第１導電型部分と、前記ダイバータ層に電気的に接続された第２導電型部分と、を有する整流素子を具備し、前記整流素子はダイオードを具備し、前記装置のターンオフの際に、前記ダイバータ層の電位の変化によって導通状態とされ、前記ダイバータ層から前記エミッタ電極に第２導電型のキャリアを排出することを特徴とする請求項１に記載の電力用半導体装置。
【請求項３】
前記回路素子は、前記ゲート電極に電気的に接続された駆動電極により駆動され、前記ダイバータ層と前記エミッタ電極とを選択的に接続する第２導電型チャネルＭＯＳＦＥＴを具備し、前記第２導電型チャネルＭＯＳＦＥＴは、前記装置のターンオフの際に、前記駆動電極の電位の変化によって導通状態とされ、前記ダイバータ層から前記エミッタ電極に第２導電型のキャリアを排出することを特徴とする請求項１に記載の電力用半導体装置。
【請求項４】
前記第２導電型チャネルＭＯＳＦＥＴは、前記トレンチに接して前記ダイバータ層上に配設された第１導電型の介在層と、前記介在層上に配設された第２導電型の対向層とを具備することと、前記第２導電型チャネルＭＯＳＦＥＴは、前記介在層をチャネル領域として使用し、前記対向層及び前記ダイバータ層の一部を一対のソース／ドレインとして使用し、前記ゲート絶縁膜を介して前記介在層に対向する前記ゲート電極の部分を前記駆動電極として使用することと、を特徴とする請求項３に記載の電力用半導体装置。
【請求項５】
前記駆動電極は、前記ダイバータ層、前記トレンチ、前記エミッタ層、或いは前記第２ベース層上に絶縁膜を介して配設され、前記第２導電型チャネルＭＯＳＦＥＴの一対のソース／ドレイン及びチャネル領域は、前記駆動電極上に絶縁膜を介して配設された半導体層内に形成されることを特徴とする請求項３に記載の電力用半導体装置。
【請求項６】
前記第２ベース層と前記ダイバータ層とは、チャネル幅方向で前記トレンチに沿って同じ側に並べて配置されることを特徴とする請求項１乃至５のいずれかに記載の電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力用半導体装置に関し、特に電力用スイッチング素子として好適な絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
近年、パワーエレクトロニクス分野においては、電源機器の小型化・高性能化が強く要求されている。この要求を受けて、電力用半導体装置では、高耐圧・大電流化と共に、低損失化や低ノイズ化に対する性能改善が行われている。このような状況下で、低オン電圧特性を有し、同時にターンオフ損失の低減が可能な素子として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を改良したＩＥＧＴ（Injection Enhanced Gate Transistor）が注目されている（例えば、特許文献１、非特許文献１、及び特許文献３参照）。
【０００３】
図２５は、従来のトレンチ構造を有するＩＥＧＴを示す断面図である。図２５図示の如く、ｎ型ベース層１０１の一方側には、ｎ型バッファ層１０２が配設され、更のその上にｐ型コレクタ層１０３が配設される。ｎ型ベース層１０１の他方側には、ｎ型ベース層１０１内に、メインセルＭＲとダミーセルＤＲとを交互に区画するように間隔をおいて複数のトレンチ１０４が形成される。
【０００４】
メインセルＭＲ内でｎ型ベース層１０１上にはｐ型ベース層１０７が配設される。ｐ型ベース層１０７の表面内にはｎ型エミッタ層１０８が形成される。ダミーセルＤＲ内でｎ型ベース層１０１上にはｐ型バッファ層１０９が配設される。ｐ型ベース層１０７とｐ型バッファ層１０９とは共通のｐ型層がトレンチ１０４により分割されることにより形成される。
【０００５】
ｐ型コレクタ層１０３上にコレクタ電極１１１が配設される。ｐ型ベース層１０７及びｎ型エミッタ層１０８上にエミッタ電極１１２が配設される。各トレンチ１０４内に、ゲート絶縁膜１０５で包まれた状態でゲート電極１０６が埋め込まれる。従って、メインセルＭＲ内には、ｐ型ベース層１０７をチャネル領域としてｎ型エミッタ層１０８をｎ型ベース層１０１に選択的に接続する電子注入用のｎ型チャネルＭＯＳＦＥＴが形成される。
【０００６】
図２５図示の断面において、ダミーセルＤＲ内のｐ型バッファ層１０９の表面は絶縁膜１１０によって被覆される。しかし、ｐ型バッファ層１０９の電位を固定する目的から、図２５に示されない位置で、ｐ型バッファ層１０９上にもエミッタ電極１１２が配設される。但し、ｐ型バッファ層１０９上に配設されるエミッタ電極１１２の密度は十分小さく設定され、ｐ型バッファ層１０９とエミッタ電極１１２との間の抵抗は等価的に十分大きくなっている。
【０００７】
このようなＩＥＧＴでは、メインセルＭＲが、ｎ型ベース層１０１とエミッタ電極１１２とをつなぐ十分に狭い電流通路を形成する。このため、ＩＥＧＴのオン状態において、ｎ型ベース層１０１からメインセルＭＲのｐ型ベース層１０７を介してエミッタ電極１１２へ向かう正孔の流れに対して抵抗が増加し、エミッタ電極１１２への正孔の排出が制限される。これにより、ｎ型エミッタ層１０８からｎ型ベース層１０１への電子の注入効率が向上し、ｎ型ベース層１０１の伝導度変調が促進され、低オン電圧がもたらされる。
【０００８】
ＩＥＧＴと同様にオン抵抗を低減可能な電力用半導体装置として、ＣＳＴＢＴ（Carrier Stored Trench-Gate Bipolar Transistor）も提案されている（例えば、特許文献４参照）。図２６は従来のＣＳＴＢＴを示す断面図である。
【０００９】
図２６図示の如く、ｎ型ベース層１３１の一方側にはｐ型コレクタ層１３３が配設される。ｎ型ベース層１３１の他方側には、ｎ型ベース層１３１よりも不純物濃度の高いｎ型バリア層１３２が配設される。バリア層１３２上にはｐ型ベース層１３７が配設される。ｐ型ベース層１３７の表面内にはｎ型エミッタ層１３８が形成される。基板表面からｎ型ベース層１３１内に至るように間隔をおいて複数のトレンチ１３４が形成される。
【００１０】
ｐ型コレクタ層１３３上にコレクタ電極１４１が配設される。ｐ型ベース層１３７及びｎ型エミッタ層１３８上にエミッタ電極１４２が配設される。各トレンチ１３４内に、ゲート絶縁膜１３５で包まれた状態でゲート電極１３６が埋め込まれる。従って、ｐ型ベース層１３７をチャネル領域としてｎ型エミッタ層１３８をｎ型ベース層１３１に選択的に接続する電子注入用のｎ型チャネルＭＯＳＦＥＴが形成される。
【００１１】
このようなＣＳＴＢＴでは、不純物濃度の高いｎ型バリア層１３２が正孔の流れに対する大きな抵抗となる。このため、ＣＳＴＢＴのオン状態において、ｎ型ベース層１３１からｐ型ベース層１３７を介してエミッタ電極１４２へ向かう正孔の流れに対して抵抗が増加し、エミッタ電極１４２への正孔の排出が制限される。これにより、ｎ型エミッタ層１３８からｎ型ベース層１３１への電子の注入効率が向上し、ｎ型ベース層１３１の伝導度変調が促進され、低オン電圧がもたらされる。
【００１２】
従来のＩＥＧＴやＣＳＴＢＴ等の電力用半導体装置は低オン電圧が得られるという利点を有する。しかし、一方、従来の電力用半導体装置は、後述するように、スイッチングの際、特にターンオンの際、大きなノイズが生じる等の問題がある。また、正孔の排出抵抗が高いため、ターンオフ時に電圧上昇が始まり空乏層が伸びるまでの時間（ストレージ期間）が長くなるという問題もある。そのためターンオフ時間が長くなり、ターンオフ損失も増大してしまう。
【特許文献１】特開平５−２４３５６号公報
【特許文献２】特開２０００−４０９５１号公報
【非特許文献１】Jpn. J. Appl. Phys. Vol. 36 (1997) pp. 3433−3437, ISSCC 2000 Digest Paper TA7.2
【非特許文献２】IEEE ELECTRON DEVICE LETTERS, VOL. 18, pp. 121−123
【非特許文献３】M. Kitagawa et al., “A 4500V Injection Enhanced Insulated Gate Bipolar Transistor (IEGT) in a Mode Similar to a Thyristor”, IEDM ‘93, pp. 679-682, 1993
【非特許文献４】H. Takahashi et al., “Carrier Stored Trench-Gate Bipolar Transistor (CSTBT) - A Novel Power Device for High Voltage Application” ISPSD ‘96, pp. 349-352, 1996
【非特許文献５】R. Constapel, J. Korec and B. J. Baliga, “ Trench-IGBTs with Integrated Diverter Structures ”, ISPSD ‘95, pp.201-206, 1995
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、低オン電圧を維持し且つスイッチング特性の良好な電力用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の第１の視点は、電力用半導体装置であって、
第１導電型の第１ベース層と、
前記第１ベース層上に配設された第２導電型のコレクタ層と、
前記コレクタ層から離間した位置で前記第１ベース層内に形成されたトレンチと、
前記トレンチに接して前記第１ベース層上に配設された第２導電型の第２ベース層と、
前記第２ベース層上に配設された第１導電型のエミッタ層と、
前記第１ベース層と前記エミッタ層とにより挟まれた前記第２ベース層の部分にゲート絶縁膜を介して対向するように前記トレンチ内に配設されたゲート電極と、
前記コレクタ層上に配設されたコレクタ電極と、
前記第２ベース層及び前記エミッタ層上に配設されたエミッタ電極と、
前記第１ベース層と前記第２ベース層との間に配設された、前記第１ベース層よりも不純物濃度が高い第１導電型のバリア層と、前記バリア層は、前記装置のオン状態において前記第１ベース層から前記第２ベース層を介して前記エミッタ電極へ向かう第２導電型のキャリアの流れに対して抵抗を増加させ、これにより、前記エミッタ層から前記第１ベース層への第１導電型のキャリアの注入効率を向上させることと、
第２導電型のキャリアを前記第１ベース層から排出することができるように、前記第１ベース層上に配設された第２導電型のダイバータ層と、
前記装置のターンオフの際に導通状態とされ、前記ダイバータ層から前記エミッタ電極に第２導電型のキャリアを排出する回路素子と、
を具備することを特徴とする。
【００１５】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【発明の効果】
【００１６】
本発明によれば、低オン電圧を維持し且つスイッチング特性の良好な電力用半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
本発明者等は、本発明の開発の過程において、図２５図示の従来のＩＥＧＴ等について研究を行った。その結果、以下に述べるような知見を得た。
【００１８】
図２５図示のＩＥＧＴでは、ｐ型バッファ層１０９上に配設されるエミッタ電極１１２の密度は、正孔がエミッタ電極１１２に漏れないよう十分小さく設定される。即ち、ｐ型バッファ層１０９とエミッタ電極１１２との間の抵抗は非常に大きい。このため、このＩＥＧＴは低オン電圧が得られるという利点を有する一方、以下に述べるような問題を伴う。
【００１９】
即ち、ＩＥＧＴのスイッチングの際、特にターンオンの際、コレクタ・エミッタ間の電圧変化率（ｄＶ／ｄｔ）が大きく、過大なスイッチングノイズを発生する。また、一般に、ＭＯＳＦＥＴやＩＧＢＴ等の絶縁ゲート型半導体装置では、ゲート抵抗によりゲート容量の充放電時間を調整することにより、ｄＶ／ｄｔを低減し、スイッチングノイズの低減を図ることができる。しかし、図２５図示のＩＥＧＴではゲート抵抗を用いてもｄＶ／ｄｔが調整されず、ｄＶ／ｄｔが高い状態のままになる。
【００２０】
これ等の問題は、ＩＥＧＴのターンオンの過程における、ゲート・エミッタ間印加電圧（換言すると、ゲート電極に印加する電圧）と、ダミーセルのトレンチより浅い表面領域、特にｐ型バッファ層１０９内に蓄積される正孔との関係によるものと考えられる。即ち、ＩＥＧＴのターンオンの過程において、ゲート・エミッタ間印加電圧を上昇していくと、ＩＥＧＴは次の２つの期間を経てターンオン状態に至る。最初の期間は、ゲート・エミッタ間印加電圧によりゲート・エミッタ間を充電する期間である。次の期間は、ゲート・エミッタ間印加電圧によりゲート・コレクタ間容量を充電する期間（ミラー期間）である。
【００２１】
最初の期間では、ゲート・エミッタ間電圧は負の初期電圧から正の所定電圧に向かって上昇する。この期間では、主に、ゲート電極１０６に面するｐ型ベース層１０７及びｐ型バッファ層１０９の表面部に反転層が形成され、電子が蓄積されて電子の注入が開始される。次のミラー期間では、理想的にはゲート・エミッタ間電圧は正の所定電圧を維持する（但し、理想状態から外れてノイズが発生する）。この期間では、主に、ゲート電極１０６に面するｎ型ベース層１０１の部分において正の空間電荷が除去される。
【００２２】
従来のＩＥＧＴでは、ｐ型バッファ層１０９とエミッタ電極１１２との間の抵抗は非常に大きい。このため、ＩＥＧＴのターンオンの過程の最初の期間に特に電子注入開始後の期間おいて、トレンチ１０４に隣接するダミーセルの表面部（トレンチ１０４で挟まれたｐ型バッファ層１０９及びｎ型ベース層１０１）に蓄積される正孔の量が大きくなる。ｐ型バッファ層１０９に蓄積された正孔は、ＩＥＧＴのターンオンの際に、過大なスイッチングノイズを発生させる原因となっている。このような現象が生じる原理に関する詳細は、後述する実施の形態の説明に関連して更に述べる。
【００２３】
一方、電力用半導体装置のターンオフ特性に関連し、ＩＧＢＴのターンオフ損失を低減するための構造として、ダイバータ構造が提案されている（例えば、非特許文献５参照）。この構造は、ターンオフ時にｎ型ベース層内の正孔を排出することができるように、ＩＧＢＴのｎ型ベース層内に第２導電型のダイバータ層を形成したものである。この構造は、オン状態ではキャリアの蓄積が少なくオン抵抗が高くなる点と、構造的に製造が困難である点が問題である。
【００２４】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下の全ての実施の形態において、第１導電型としてｎ型、第２導電型としてｐ型が使用される。
【００２５】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る電力用半導体装置（ＩＥＧＴ）を示す断面図である。図１図示の如く、高抵抗のｎ型ベース層１の一方側には、高不純物濃度のｎ型バッファ層２が配設され、更のその上に高不純物濃度のｐ型コレクタ層３が配設される。なお、ｎ型バッファ層２なしでｎ型ベース層１上にｐ型コレクタ層３が直接接していてもよい。ｎ型ベース層１の他方側には、ｎ型ベース層１内に、メインセルＭＲとダミーセルＤＲとを区画するように間隔をおいて複数のトレンチ４が形成される。
【００２６】
メインセルＭＲ内でｎ型ベース層１上にはｐ型ベース層７が配設される。ｐ型ベース層７の表面内にはｎ型エミッタ層８が形成される。ダミーセルＤＲ内でｎ型ベース層１上にはｐ型バッファ層９が配設される。ｐ型ベース層７とｐ型バッファ層９とは別々の層として形成することもできるし、共通のｐ型層をトレンチ４により分割することにより形成することもできる。
【００２７】
ｐ型コレクタ層３とコンタクトするようにこの上にコレクタ電極１１が配設される。ｐ型ベース層７及びｎ型エミッタ層８とコンタクトするようにこれ等の上にエミッタ電極１２が配設される。なお、エミッタ電極１２とコンタクトするため、ｐ型ベース層７内に高不純物濃度のｐ型コンタクト層を形成してもよい。
【００２８】
複数のトレンチ４のうちで、メインセルＭＲに隣接するトレンチ４内に、ゲート絶縁膜５で包まれた状態でゲート電極６が埋め込まれる。メインセルＭＲとダミーセルＤＲとが交互に配置される場合は、全てのトレンチ４の夫々内にゲート電極６が配設される。ゲート電極６は、ｎ型ベース層１とｎ型エミッタ層８とにより挟まれたｐ型ベース層７の部分に、ゲート絶縁膜５を介して対向する。
【００２９】
従って、メインセルＭＲ内には、ｐ型ベース層７をチャネル領域としてｎ型エミッタ層８をｎ型ベース層１に選択的に接続する電子注入用のｎ型チャネルＭＯＳＦＥＴが形成される。一方、ダミーセルＤＲ内には、このようなｎ型チャネルＭＯＳＦＥＴは形成されない。
【００３０】
図１図示のＩＥＧＴでは、トレンチ４の深さや幅、間隔等を最適設計することにより、サイリスタ並みの低オン電圧を得ることができる。これは、ダミーセルＤＲを設けることにより、ｐ型コレクタ層３から注入される正孔電流に対し、ｎ型ベース層１の横方向抵抗が発生することと、メインセルＭＲが、ｎ型ベース層１とエミッタ電極１２とをつなぐ十分に狭い電流通路を形成し、抵抗を発生することによる。
【００３１】
即ち、ＩＥＧＴのオン状態において、ｐ型コレクタ層３からｎ型ベース層１及びメインセルＭＲのｐ型ベース層７を介してエミッタ電極１２へ向かう正孔の流れに対して抵抗が増加し、エミッタ電極１２への正孔の排出が制限される。これにより、ｎ型エミッタ層８からｎ型ベース層１への電子の注入効率が向上し、ｎ型ベース層１の伝導度変調が促進され、低オン電圧がもたらされる。
【００３２】
ダミーセルＤＲ内のｐ型バッファ層９上にバッファ電極１３が配設される。バッファ電極１３はバッファ抵抗１４を介してエミッタ電極１２に電気的に接続される。本実施の形態において、バッファ抵抗１４は、バッファ電極１３とエミッタ電極１２とを電気的に接続するようにｐ型バッファ層９外に配設された抵抗体を含む配線の抵抗を使用する。
【００３３】
図２（ａ）、（ｂ）は、実験により得られた、比較例１のＩＥＧＴ及び本実施の形態に係る実施例１のＩＥＧＴのターンオン時の電圧及び電流波形を夫々示すグラフである。図において、Ｖgeはゲート・エミッタ間電圧、Ｖceはコレクタ・エミッタ間電圧、Ｉc はコレクタ電流を夫々示す。
【００３４】
この実験において、比較例１のＩＥＧＴ及び実施例１のＩＥＧＴは共に、ＩＥＧＴの耐圧は１２００Ｖ、コレクタ・エミッタ間の印加電圧は６００Ｖ、ゲート抵抗Ｒg は５１Ωとした。また、比較例１のＩＥＧＴのｐ型バッファ層１０９とエミッタ電極１１２との間の抵抗は１０Ω、実施例１のＩＥＧＴのｐ型バッファ層９とエミッタ電極１２との間の抵抗は１Ωとした。
【００３５】
図２（ａ）図示の如く、比較例１のＩＥＧＴでは、ミラー期間ｔ１〜ｔ２（ゲート・エミッタ間印加電圧によりゲート・コレクタ間を充電する期間）の初期におけるコレクタ・エミッタ間の電圧変化率（ｄＶ／ｄｔ）が約２０ｋＶ／μｓ以上あり、激しく波形が振動した。これに対して、図２（ｂ）図示の如く、実施例１のＩＥＧＴでは、ミラー期間ｔ１〜ｔ２の初期におけるｄＶ／ｄｔが約５ｋＶ／μｓ以下に低減され、波形振動も抑えられた。
【００３６】
また、比較例１のＩＥＧＴ及び実施例１のＩＥＧＴに対してゲート抵抗Ｒg を変化させる実験を行った。その結果、比較例１のＩＥＧＴでは、ゲート抵抗Ｒg を変化させてもｄＶ／ｄｔがほとんど変化しなかった。これに対して、実施例１のＩＥＧＴでは、ゲート抵抗Ｒg を変化させることにより、ｄＶ／ｄｔを例えば２〜１０ｋＶ／μｓのように調整することができた。
【００３７】
図３（ａ）、（ｂ）は、シミュレーションにより得られた、比較例１のＩＥＧＴ及び実施例１のＩＥＧＴのターンオン時のゲート電荷特性を夫々示すグラフである。図において、Ｖgeはゲート・エミッタ間電圧、Ｖceはコレクタ・エミッタ間電圧、Ｑg はゲート電荷を夫々示す。また、実線はダイナミック計算により得られた特性、破線はスタティック計算（Ｖce＝０Ｖ及びＶce＝６００Ｖ）により得られた特性を夫々示す。シミュレーションにおけるＩＥＧＴの条件は、本シミュレーションのパラメータを除いて、図２（ａ）、（ｂ）に関して説明したものと同じである。
【００３８】
比較例１のＩＥＧＴでは、ミラー期間（図２（ａ）の期間ｔ１〜ｔ２）のゲート・エミッタ間電圧Ｖge（以降Ｖge(on)と表記）が、Ｖce＝６００Ｖのスタティック特性でＶgeを上げていくとＱｇが減少するＶge領域（負性容量を示すＶge領域）内に入っている。この場合、ダイナミック特性において、Ｑg の波形が激しく振動している。これに対して、実施例１のＩＥＧＴでは、負性容量を示すＶge領域は高電圧側にシフトし、この領域内にＶge(on)が入っていない。この場合、ダイナミック特性において、Ｑg の波形の振動は殆ど見られない。
【００３９】
Ｖgeを上げていくとＱｇが減少する現象はＣg ＝ｄＱg ／ｄＶgeが負になることから負性容量（ゲートの負性容量）と呼ばれる。負性容量は、半導体装置の並列駆動に際し、電流アンバランスが生じる原因として知られている（例えば、特許文献２及び非特許文献２参照）。更に、本発明者等の研究によれば、ＩＥＧＴにおける負性容量とスイッチングノイズとの関係に関して次のようなことが判明した。
【００４０】
即ち、ミラー期間のＶge(on)が負性容量を示すＶge領域内に入ると、比較例１のＩＥＧＴのダイナミック特性に見られるようにＶgeが振動する。Ｖgeが振動し、短時間でＶgeが上昇してしまう結果、コレクタ電流が急激に通電して大きなｄＶ／ｄｔが発生する。
【００４１】
ＩＥＧＴにおける負性容量は、ダミーセルＤＲのｐ型バッファ層及びｎ型ベース層のトレンチより浅い領域（即ちダミーセルのトレンチ間領域）に蓄積される正孔による、ｐ型バッファ層の電位の上昇によりもたらされる。ｐ型バッファ層の電位の上昇は、ｐ型バッファ層とエミッタ電極との間を電気的に接続する抵抗の抵抗値により制御可能である。
【００４２】
本実施の形態に係るＩＥＧＴのように、所定のバッファ抵抗１４を介してｐ型バッファ層９とエミッタ電極１２を電気的に接続すると、負性容量が現れるＶge範囲を調整することができる。即ち、所定のバッファ抵抗１４を使用することにより、Ｖge(on)が負性容量を示すＶge領域内に入らないようにし、Ｖgeの振動とそれに起因する高ｄＶ／ｄｔを防止することができる。
【００４３】
図４（ａ）、（ｂ）は、シミュレーションにより得られた、バッファ抵抗１４の抵抗値Ｒbuffに対するｄＶ／ｄｔ及びオン電圧の関係、並びにＲbuffに対する負性容量を示すＶgeの範囲ＮＣＲ及びオン電圧との関係を夫々示すグラフである。図において、Ｖce(sat) はオン状態におけるコレクタ・エミッタ間電圧（飽和電圧）、Ｖge(on)はミラー期間中の非振動時のゲート・エミッタ間電圧、Ｖthはゲートしきい値電圧を夫々示す。シミュレーションにおけるＩＥＧＴの条件は、本シミュレーションのパラメータを除いて、図２（ａ）、（ｂ）に関して説明したものと同じである。
【００４４】
本実施の形態に係るＩＥＧＴは、低オン電圧特性を維持したまま、スイッチングノイズの低減が可能な特性を得ることを意図している。即ち、図４（ａ）において、Ｖce(sat) が低く且つｄＶ／ｄｔが小さい範囲が、バッファ抵抗１４の抵抗値Ｒbuffの望ましい範囲となる。この実験条件では、Ｒbuffの望ましい範囲は約０．３〜３Ωとなる。
【００４５】
図４（ｂ）図示の如く、バッファ抵抗１４の抵抗値Ｒbuffが高くなるほど、負性容量を示すＶgeの範囲ＮＣＲ１〜ＮＣＲ６の値は低くなる。Ｒbuffが３Ω以下のＮＣＲ１、ＮＣＲ２では、それ等の範囲がＶge(on)よりも上に位置する。この場合、Ｖgeは負性容量の影響を受ける前にターンオン状態に至るため、スイッチングノイズの発生が防止される。
【００４６】
一方、Ｒbuffが５Ω以上のＮＣＲ３〜ＮＣＲ６では、それ等の範囲がＶge(on)と重なるか或いは下に位置する。これは、ミラー期間のＶge(on)が負性容量を示すＶge領域内に入ることを意味する。従って、従来のＩＥＧＴにおけるスイッチングノイズの原因である、Ｖgeが振動し、短時間でＶgeが上昇してしまう結果、コレクタ電流が急激に通電して大きなｄＶ／ｄｔが発生するという問題が生じる。
【００４７】
このように、本実施の形態に係るＩＥＧＴによれば、低オン電圧特性は維持したまま、スイッチングノイズの低減が可能になる。ここで、ＩＥＧＴのターンオンにおけるコレクタ・エミッタ間の電圧変化率（ｄＶ／ｄｔ）は緩やかで、且つこのｄＶ／ｄｔはゲート抵抗により調整可能となる。また、本実施の形態に係るＩＥＧＴでは、メインセルＭＲの幅Ｗａを縮小したり、ダミーセルＤＲの幅Ｗｂを広げたり、トレンチ４の幅Ｗｃを広げることにより、オン電圧をいっそう低減することができる。
【００４８】
（第２の実施の形態）
図５は、本発明の第２の実施の形態に係る電力用半導体装置（ＩＥＧＴ）の平面レイアウトを示す図である。図６は図５のVI−VI線に沿った断面図である。本実施の形態においては、バッファ抵抗１４が、ｐ型バッファ層９の横方向抵抗を主に使用する。換言すれば、バッファ抵抗１４が平面的に構成される。
【００４９】
具体的には、ダミーセルＤＲ内のｐ型バッファ層９の表面は絶縁膜１０によって被覆される。しかし、チャネル幅方向におけるｎ型エミッタ層８の終端を越えた位置に対応して、ｐ型バッファ層９上にエミッタ電極１２に電気的に接続されたバッファ電極１３が配設される。従って、バッファ抵抗１４は、ｐ型バッファ層９のｎ型エミッタ層８と対向する位置からバッファ電極１３に至る径路において、ｐ型バッファ層９の横方向抵抗を主要素として含むこととなる。
【００５０】
なお、バッファ電極１３は、例えば、接合終端領域やセル周辺領域、或いはチップ内で所定間隔ごとに設けるゲート引出し電極１５の近傍等に形成することができる。バッファ抵抗１４の抵抗値は、ｐ型バッファ層９の不純物濃度を調整すること（所定値以下にする等）により容易に設定可能である。
【００５１】
（第３の実施の形態）
図７は、本発明の第３の実施の形態に係る電力用半導体装置（ＩＥＧＴ）の平面レイアウトを示す図である。図７のVI−VI線に沿った断面図は図６図示のものとなる。本実施の形態においても、バッファ抵抗１４が、ｐ型バッファ層９の横方向抵抗を主に使用する。
【００５２】
具体的には、ゲート電極６を含むトレンチ４が所定間隔ごとに分断される一方、エミッタ電極１２はトレンチ４の分断箇所を含めたメインセルＭＲ上に連続的に形成される。ｐ型バッファ層９は、トレンチ４の分断箇所に位置するｐ型接続層１６を介してエミッタ電極１２に電気的に接続される。従って、バッファ抵抗１４は、ｐ型バッファ層９のｎ型エミッタ層８と対向する位置からｐ型接続層１６を経てエミッタ電極１２に至る径路において、ｐ型バッファ層９の横方向抵抗を主要素として含むこととなる。
【００５３】
なお、本実施の形態においては、ｐ型接続層１６はｐ型ベース層７及びｐ型バッファ層９と共通の層の一部からなる。しかし、ｐ型接続層１６は、その形成の態様にかかわらず、チャネル幅方向におけるゲート電極６の終端を越えた位置において、ｐ型ベース層７とｐ型バッファ層９とを電気的に接続するものであればよい。
【００５４】
（第４の実施の形態）
図８は、本発明の第４の実施の形態に係る電力用半導体装置（ＩＥＧＴ）の平面レイアウトを示す図である。図９は図８のIX−IX線に沿った断面図である。図８のVI−VI線に沿った断面図は図６図示のものとなる。本実施の形態においても、バッファ抵抗１４が、ｐ型バッファ層９の横方向抵抗を主に使用する。
【００５５】
具体的には、ゲート電極６を含むトレンチ４及びエミッタ電極１２が所定間隔ごとに分断される。トレンチ４の分断箇所に帯状で高不純物濃度のｐ型接続層１６Ｈが形成され、ｐ型ベース層７とｐ型バッファ層９とがｐ型接続層１６Ｈを介して電気的に接続される。従って、バッファ抵抗１４は、ｐ型バッファ層９のｎ型エミッタ層８と対向する位置からｐ型接続層１６Ｈ及びｐ型ベース層７を経てエミッタ電極１２に至る径路において、ｐ型バッファ層９及びｐ型ベース層７の横方向抵抗を主要素として含むこととなる。
【００５６】
なお、ｐ型接続層１６Ｈは、例えば、チップ内で所定間隔ごとに設けるゲート引出し電極１５の下側に絶縁膜１７を介して配置することができる。
【００５７】
（第５の実施の形態）
図１０は、本発明の第５の実施の形態に係る電力用半導体装置（ＩＥＧＴ）の平面レイアウトを示す図である。図１１は図１０のXI−XI線に沿った断面図である。図１０のVI−VI線に沿った断面図は図６図示のものとなる。本実施の形態においては、バッファ抵抗１４が、ｐ型バッファ層９及び低不純物濃度のｐ型接続層１６Ｌの横方向抵抗を主に使用する。
【００５８】
具体的には、ゲート電極６を含むトレンチ４及びエミッタ電極１２が所定間隔ごとに分断される。トレンチ４の分断箇所に低不純物濃度のｐ型接続層１６Ｌが形成され、ｐ型ベース層７とｐ型バッファ層９とがｐ型接続層１６Ｌを介して電気的に接続される。従って、バッファ抵抗１４は、ｐ型バッファ層９のｎ型エミッタ層８と対向する位置からｐ型接続層１６Ｌ及びｐ型ベース層７を経てエミッタ電極１２に至る径路において、ｐ型接続層１６Ｌの横方向抵抗を主要素として含むこととなる。
【００５９】
なお、ｐ型接続層１６Ｌは、例えば、チップ内で所定間隔ごとに設けるゲート引出し電極１５の下側に絶縁膜１７を介して配置することができる。バッファ抵抗１４の抵抗値は、ｐ型接続層１６Ｌの不純物濃度を調整することにより容易に設定可能である。
【００６０】
（第６の実施の形態）
図１２は、本発明の第６の実施の形態に係る電力用半導体装置（ＩＥＧＴ）の平面レイアウトを示す図である。図１３は図１２のXIII−XIII線に沿った断面図である。図１２のVI−VI線に沿った断面図は図６図示のものとなる。本実施の形態においては、バッファ抵抗１４が、ｐ型バッファ層９及びｐ型延長層１９の横方向抵抗を主に使用する。
【００６１】
具体的には、チャネル幅方向におけるゲート電極６の終端を越えた位置に、高不純物濃度のｐ型層１８が形成され、ｐ型層１８上に、エミッタ電極１２に電気的に接続された追加電極１２ａが配設される。ｐ型バッファ層９は、所定パターンで形成されたｐ型延長層１９を介して、ｐ型層１８に電気的に接続される。従って、バッファ抵抗１４は、ｐ型バッファ層９のｎ型エミッタ層８と対向する位置からｐ型延長層１９及びｐ型層１８を経て追加電極１２ａに至る径路において、ｐ型バッファ層９及びｐ型延長層１９の横方向抵抗を主要素として含むこととなる。
【００６２】
なお、ｐ型層１８及び追加電極１２ａは、例えば、接合終端領域に配設されたｐ型ガードリング層及びリング電極とすることができる。バッファ抵抗１４の抵抗値は、ｐ型延長層１９の不純物濃度を調整することにより容易に設定可能である。
【００６３】
（第７の実施の形態）
図１４は、本発明の第７の実施の形態に係る電力用半導体装置（ＩＥＧＴ）を示す断面図である。本実施の形態においては、バッファ抵抗１４が、無限大の抵抗値を有する。また、ダミーセルＤＲには、ｐ型ベース層７とｐ型バッファ層９とが同じ不純物濃度及び深さで形成される場合と比較して、ダミーセルのトレンチ間領域、特にｐ型バッファ層９内に流入して蓄積される正孔の量を減少させる抑制構造が付加される。この抑制構造は、ＩＥＧＴのターンオンの過程における最初の期間、即ち、ゲート・エミッタ間印加電圧によりゲート・エミッタ間を充電する期間において、ｐ型コレクタ層３からダミーセルのトレンチ間領域へ正孔が流入するのを抑制するために配設される。
【００６４】
具体的には、ダミーセルＤＲ内のｐ型バッファ層９の表面は絶縁膜１０によって被覆される。ｐ型バッファ層９は、ＩＥＧＴのいかなる領域においてもｐ型ベース層７及びエミッタ電極１２に電気的に接続されず、完全なフローティング状態にある。また、上記抑制構造を構成するため、ｐ型バッファ層９は追加された深さ部分９ａを有し、ｎ型ベース層１とｐ型バッファ層９との間のｐｎ接合が、ゲート電極６を含むトレンチ４よりも深くなるように設定される。ここで、ｐ型バッファ層９の不純物濃度はトレンチ４の下端部近傍で１×１０１４ｃｍ−３以上で、例えば、約１×１０１５ｃｍ−３に設定される。トレンチ４の底部とｎ型ベース層１とｐ型バッファ層９との間のｐｎ接合の最も深い箇所との間の深さの差は０．５μｍ以上、望ましく１μｍ以上に設定される。
【００６５】
図１５（ａ）、（ｂ）は、実験により得られた、比較例２のＩＥＧＴ及び本実施の形態に係る実施例２のＩＥＧＴのターンオン時の電圧及び電流波形を夫々示すグラフである。図において、Ｖgeはゲート・エミッタ間電圧、Ｖceはコレクタ・エミッタ間電圧、Ｉc はコレクタ電流を夫々示す。
【００６６】
この実験において、比較例２のＩＥＧＴ及び実施例２のＩＥＧＴ共に、ＩＥＧＴの耐圧は１２００Ｖ、コレクタ・エミッタ間の印加電圧は６００Ｖ、ゲート抵抗Ｒg は５１Ω、ｐ型バッファ層９とエミッタ電極１２との間の抵抗は無限大、ｐ型バッファ層９の不純物濃度はトレンチ４の下端部近傍で約１×１０１５ｃｍ−３とした。ＩＥＧＴのトレンチ４の底部とｎ型ベース層１とｐ型バッファ層９との間のｐｎ接合の最も深い箇所との間の深さの差は、比較例２が０μｍ、実施例２が１．５μｍとした。
【００６７】
図１５（ａ）図示の如く、比較例２のＩＥＧＴでは、ミラー期間ｔ１〜ｔ２におけるｄＶ／ｄｔが約１ｋＶ／μｓと小さ過ぎるため、ミラー期間が２．５μｓ以上となり、ターンオンが遅くなった。これに対して、図１５（ｂ）図示の如く、実施例２のＩＥＧＴでは、ミラー期間ｔ１〜ｔ２におけるｄＶ／ｄｔが約３．５ｋＶ／μｓと適度であるため、ミラー期間ｔ１〜ｔ２が１．５μｓとなり、ターンオンが速くなった。
【００６８】
図１６は、シミュレーションにより得られた、比較例２のＩＥＧＴ及び実施例２のＩＥＧＴのターンオン時のゲート電荷特性を夫々示すグラフである。図において、Ｖgeはゲート・エミッタ間電圧、Ｖceはコレクタ・エミッタ間電圧、Ｑg はゲート電荷を夫々示す。また、実線はダイナミック計算により得られた特性、破線はスタティック計算（Ｖce＝０Ｖ及びＶce＝６００Ｖ）により得られた特性を夫々示す。シミュレーションにおけるＩＥＧＴの条件は、本シミュレーションのパラメータを除いて、図１５（ａ）、（ｂ）に関して説明したものと同じである。
【００６９】
比較例２のＩＥＧＴでは、Ｖce＝６００Ｖ時の曲線と０Ｖ時の曲線とはＶgeが約−２０Ｖで分岐する。これに対して、実施例２のＩＥＧＴは、両曲線はＶgeが約−７．５Ｖになるまで分岐しない。このため、比較例２のＩＥＧＴの曲線は実施例２のＩＥＧＴの曲線よりもゲート電荷（Ｑg）の小さい側にシフトし、ミラー期間が長くなる。これは、比較例２のＩＥＧＴの方がミラー期間に放電しなければならない正の電荷量が多いことを意味する。本発明者等の研究によれば、ＩＥＧＴにおけるミラー期間の長さとダミーセルＤＲとの関係に関して次のようなことが判明した。
【００７０】
比較例２のＩＥＧＴでは、ターンオンの過程の最初の期間、即ち、ゲート・エミッタ間印加電圧（この期間では主に負の電圧）によりゲート・エミッタ間を充電する期間において、ｐ型コレクタ層３からｎ型ベース層１を通ってｐ型バッファ層９に正孔が多量に流入し、ｐ型バッファ層９の電位が徐々に上昇する。ｐ型バッファ層９の電位の上昇は、ｐ型バッファ層９、ｎ型ベース層１、ｐ型ベース層７、絶縁ゲート電極６より構成されるｐ型チャネルＭＯＳＦＥＴに悪影響を及ぼす。即ち、ｐ型バッファ層９の電位の上昇により、ターンオンの過程の最初の期間の早い時機に、ｐ型チャネルＭＯＳＦＥＴのｐ型チャネルが、トレンチ４の先端部（図１４の点Ａに相当する位置）でピンチオフする。その結果、ｐ型バッファ層９から正孔が排出されなくなり、ｐ型バッファ層９とトレンチ４との界面に１０18のオーダーの正孔が残される。
【００７１】
これに対して、実施例２のＩＥＧＴでは、ｐ型バッファ層９がトレンチ４より深く形成されるので、ターンオンの過程の最初の期間において、ｐ型コレクタ層３からｎ型ベース層１を通ってｐ型バッファ層９に流入して蓄積される正孔の量が減少する。これは、ｐ型バッファ層９の電位上昇とこれに伴うトレンチ先端部（図１４の点Ａに相当する位置）の電位上昇が抑制されるためである。その結果、上記ｐ型チャネルＭＯＳＦＥＴが、ターンオンの過程の最初の期間の遅い時機まで機能し、ｐ型バッファ層９内に蓄積されるの正孔の量が更に低減される。
【００７２】
このように、本実施の形態に係るＩＥＧＴによれば、低オン電圧特性は維持したまま、高速なスイッチング特性を得ることが可能になる。ここで、ＩＥＧＴのターンオンにおけるコレクタ・エミッタ間の電圧変化率（ｄＶ／ｄｔ）は最適化され、且つこのｄＶ／ｄｔはゲート抵抗により調整可能となる。
【００７３】
（第８の実施の形態）
図１７は、本発明の第８の実施の形態に係る電力用半導体装置（ＩＥＧＴ）を示す断面図である。本実施の形態においても、ｐ型バッファ層９が完全なフローティング状態（バッファ抵抗１４が無限大の抵抗値を有する）にある。また、ｎ型ベース層１からｐ型バッファ層９への正孔の流入を抑制する抑制構造として、ダミーセルＤＲの間隔は、メインセルＭＲの間隔よりも狭くなるように設定される。
【００７４】
具体的には、メインセルＭＲとダミーセルＤＲとは交互に形成されておらず、１つのメインセルＭＲに対して複数の間隔の狭いダミーセルＤＲが連続的に形成される。メインセルＭＲ及びダミーセルＤＲを区画するトレンチ４、４ａは同じ深さを有するが、配置間隔が異なる。メインセルＭＲを挟む一対のトレンチ４間の間隔（中心から中心）をＷ１、ダミーセルＤＲを挟む一対のトレンチ４、４ａ間の間隔（中心から中心）をＷ２すると、Ｗ２／Ｗ１は２／３以下、望ましくは１／２以下に設定される。
【００７５】
メインセルＭＲに隣接するトレンチ４内には、ゲート絶縁膜５に包まれた状態でゲート電極６が埋め込まれる。一方、ダミーセルＤＲのみに隣接するトレンチ４ａには、絶縁膜５ａに包まれた状態でダミー電極２０が埋め込まれる。ダミー電極２０はエミッタ電極１２に電気的に接続される。しかし、ダミー電極２０はエミッタ電極１２ではなく、ゲート電極６に電気的に接続してもよい。
【００７６】
ダミーセルＤＲの幅を狭くすることにより、ターンオンの過程の最初の期間において、ｎ型ベース層１からｐ型バッファ層９に流入する正孔の量が減少する。従って、ＩＥＧＴのターンオンの過程で、ｐ型バッファ層９の電位上昇を防ぐことができ、低オン電圧特性は維持したまま、高速なスイッチング特性を得ることが可能になる。
【００７７】
（第９の実施の形態）
図１８は、本発明の第９の実施の形態に係る電力用半導体装置（ＩＥＧＴ）を示す断面図である。本実施の形態においても、ｐ型バッファ層９が完全なフローティング状態（バッファ抵抗１４が無限大の抵抗値を有する）にある。また、ｎ型ベース層１からｐ型バッファ層９への正孔の流入を抑制する抑制構造として、ダミーセルＤＲのトレンチの深さが、メインセルＭＲのトレンチの深さよりも大きくなるように設定される。
【００７８】
具体的には、メインセルＭＲとダミーセルＤＲとは交互に形成されておらず、１つのメインセルＭＲに対して深いトレンチ４ｂを有する複数のダミーセルＤＲが連続的に形成される。メインセルＭＲ及びダミーセルＤＲを区画するトレンチ４、４ｂは等間隔で配置されるが、異なる深さを有する。メインセルＭＲに隣接する深さをＤ１、ダミーセルＤＲのみに隣接するトレンチ４ｂの深さをＤ２すると、Ｄ２−Ｄ１は１μｍ以上、望ましくは１．５μｍ以上に設定される。
【００７９】
メインセルＭＲに隣接するトレンチ４内には、ゲート絶縁膜５に包まれた状態でゲート電極６が埋め込まれる。一方、ダミーセルＤＲのみに隣接するトレンチ４ｂには、絶縁膜５ｂに包まれた状態でダミー電極２０が埋め込まれる。ダミー電極２０はエミッタ電極１２に電気的に接続される。しかし、ダミー電極２０はエミッタ電極１２ではなく、ゲート電極６に電気的に接続してもよい。
【００８０】
ダミーセルＤＲのトレンチ４ｂの深さを大きくすることにより、ターンオンの過程の最初の期間において、ｎ型ベース層１からｐ型バッファ層９に流入する正孔の量が減少する。従って、ＩＥＧＴのターンオンの過程で、ｐ型バッファ層９の電位上昇を防ぐことができ、低オン電圧特性は維持したまま、高速なスイッチング特性を得ることが可能になる。
【００８１】
（第１０の実施の形態）
図１９は、本発明の第１０の実施の形態に係る電力用半導体装置（ＩＥＧＴ）を示す断面図である。本実施の形態においても、ｐ型バッファ層９が完全なフローティング状態（バッファ抵抗１４が無限大の抵抗値を有する）にある。また、ｎ型ベース層１からｐ型バッファ層９への正孔の流入を抑制する抑制構造として、ダミーセルＤＲのトレンチの底部に接して、ｎ型ベース層１内にｐ型張出し層が配設される。
【００８２】
具体的には、メインセルＭＲとダミーセルＤＲとは交互に形成されておらず、１つのメインセルＭＲに対して複数のダミーセルＤＲが連続的に形成される。メインセルＭＲ及びダミーセルＤＲを区画するトレンチ４、４ｃは等間隔で配置され且つ同じ深さを有する。しかし、ダミーセルＤＲのみに隣接するトレンチ４ｃの底部に接して、ｎ型ベース層１内に、ダミーセルＤＲ内に張出すようにｐ型張出し層２１が配設される。ｐ型張出し層２１は、トレンチ４ｃの底部から１μｍ以上、望ましくは１．５μｍ以上の深さにまで至るように形成される。ｐ型張出し層２１は、例えば、トレンチ４ｃを形成した後、このトレンチ４ｃの底部にｐ型不純物をイオン注入し、熱拡散する方法等により形成することができる。
【００８３】
メインセルＭＲに隣接するトレンチ４内には、ゲート絶縁膜５に包まれた状態でゲート電極６が埋め込まれる。一方、ダミーセルＤＲのみに隣接するトレンチ４ｃには、絶縁膜５ｃに包まれた状態でダミー電極２０が埋め込まれる。ダミー電極２０はエミッタ電極１２に電気的に接続される。しかし、ダミー電極２０はエミッタ電極１２ではなく、ゲート電極６に電気的に接続してもよい。
【００８４】
ダミーセルＤＲのトレンチ４ｂの底部にｐ型張出し層２１を配設することにより、ターンオンの過程の最初の期間において、ｎ型ベース層１からｐ型バッファ層９に流入する正孔の量が減少する。従って、ＩＥＧＴのターンオンの過程で、ｐ型バッファ層９の電位上昇を防ぐことができ、低オン電圧特性は維持したまま、高速なスイッチング特性を得ることが可能になる。
【００８５】
（第１１の実施の形態）
図２０は、本発明の第１１の実施の形態に係る電力用半導体装置（ＩＥＧＴ）の平面レイアウトを示す図である。図２１は図２０のXXI −XXI 線に沿った断面図である。図２０のVI−VI線に沿った断面図は図６図示のものとなる。本実施の形態においては、バッファ抵抗１４が無限大の抵抗値を有する。また、チャネル幅方向におけるゲート電極６の終端を越えた位置に、ｐ型ベース層７とｐ型バッファ層９とを選択的に接続するスイッチ素子が形成される。このスイッチ素子は、ＩＥＧＴのターンオンの過程における最初の期間、即ち、ゲート・エミッタ間印加電圧によりゲート・エミッタ間を充電する期間において、ｐ型バッファ層９からｐ型ベース層７へ正孔を排出するために配設される。
【００８６】
具体的には、ダミーセルＤＲ内のｐ型バッファ層９の表面は絶縁膜１０によって被覆される。ｐ型バッファ層９は、ＩＥＧＴのいかなる領域においてもｐ型ベース層７及びエミッタ電極１２に電気的に接続されず、完全なフローティング状態にある。また、ゲート電極６を含むトレンチ４及びエミッタ電極１２が所定間隔ごとに分断され、ここに帯状のｎ型介在層２３が配設される。ｎ型介在層２３上には、チップ内で所定間隔ごとに設けるゲート引出し電極１５が絶縁膜１７を介して配設される。
【００８７】
ゲート電極６の端部及びゲート引出し電極１５に対向するｎ型介在層２３の部分には、これ等の電極に負の電圧が印加される間、ｐ型の反転層が誘起される。即ち、ｐ型ベース層７とｐ型バッファ層９との間には、ｎ型介在層２３をチャネル領域とし且つゲート電極６の端部及びゲート引出し電極１５を駆動電極とするｐ型チャネルＭＯＳＦＥＴ（上述のスイッチ素子）が形成される。
【００８８】
なお、本実施の形態においては、ｎ型介在層２３は低不純物濃度のｎ型ベース層１の一部からなる。しかし、ｎ型介在層２３は、ｎ型ベース層１の一部でなくとも、チャネル幅方向におけるゲート電極６の端部に対向する位置において、ｐ型ベース層７とｐ型バッファ層９と間に介在するｎ型層であればよい。また、上記ｐ型チャネルＭＯＳＦＥＴは、ゲート電極６の端部のみを駆動電極として駆動可能であるため、ｎ型介在層２３は、ゲート引出し電極１５に対応して配設する必要はない。
【００８９】
本実施の形態に係るＩＥＧＴによれば、ターンオンの過程の最初の期間、即ち、ゲート・エミッタ間印加電圧（この期間では主に負の電圧）によりゲート・エミッタ間を充電する期間において、ｐ型チャネルＭＯＳＦＥＴを通してｐ型バッファ層９からｐ型ベース層７に正孔が排出される。このため、ターンオンの過程の最初の期間において、ｐ型バッファ層９内に蓄積されるの正孔の量が低減される。その結果、図１５（ｂ）を参照して述べたように、ミラー期間におけるｄＶ／ｄｔが適度となり、ミラー期間が短縮され、ターンオンが速くなる。
【００９０】
従って、本実施の形態に係るＩＥＧＴによれば、低オン電圧特性は維持したまま、高速なスイッチング特性を得ることが可能になる。ここで、ＩＥＧＴのターンオンにおけるコレクタ・エミッタ間の電圧変化率（ｄＶ／ｄｔ）は最適化され、且つこのｄＶ／ｄｔはゲート抵抗により調整可能となる。
【００９１】
（第１２の実施の形態）
図２２は、本発明の第１２の実施の形態に係る電力用半導体装置（ＩＥＧＴ）の平面レイアウトを示す図である。図２３は図２２のXXIII −XXIII 線に沿った断面図である。図２２のVI−VI線に沿った断面図は図６図示のものとなる。本実施の形態においても、バッファ抵抗１４が無限大の抵抗値を有する。また、ｐ型ベース層７とｐ型バッファ層９とを選択的に接続するスイッチ素子が、プレーナ型のゲート電極を有するｐ型チャネルＭＯＳＦＥＴからなる。
【００９２】
具体的には、ゲート電極６を含むトレンチ４及びエミッタ電極１２が所定間隔ごとに分断され、トレンチ４の分断箇所にトレンチ４の幅でｎ型介在層２４が配設される。また、ｎ型介在層２４の上には、帯状のゲート電極２７が絶縁膜２６を介して配設される。これにより、ｐ型ベース層７とｐ型バッファ層９との間に、ｎ型介在層２４をチャネル領域とし且つゲート電極２７を駆動電極とするｐ型チャネルＭＯＳＦＥＴ（上述のスイッチ素子）が形成される。
【００９３】
本実施の形態に係るＩＥＧＴにおいても、ターンオンの過程の最初の期間において、ｐ型チャネルＭＯＳＦＥＴを通してｐ型バッファ層９からｐ型ベース層７に正孔が排出される。従って、低オン電圧特性は維持したまま、高速なスイッチング特性を得ることが可能になる。
【００９４】
（第１３の実施の形態）
図２４は、本発明の第１３の実施の形態に係る電力用半導体装置（ＩＥＧＴ）を示す断面図である。本実施の形態は、第１乃至第１２の実施の形態の変更例に関するもので、図２４は図６図示の断面に対応する断面を示す。
【００９５】
具体的には、ダミーセルＤＲのｐ型バッファ層９表面にｎ型層２８が形成される。ｎ型層２８は、メインセルＭＲのｐ型ベース層７表面に形成されたｎ型エミッタ層８と同じ工程で形成され、ｎ型エミッタ層８と実質的に同じ層からなる。この構成により、ＩＥＧＴの製造プロセスが容易になる。また、ｐ型バッファ層９の横方向抵抗を使用してバッファ抵抗１４を形成する場合には、ｎ型層２８をバッファ抵抗１４の値を調整するために利用することができる。
【００９６】
（第１４の実施の形態）
図２７は、本発明の第１４の実施の形態に係る電力用半導体装置を示す断面図である。図２７図示の如く、高抵抗のｎ型ベース層３１の一方側には、高不純物濃度のｐ型コレクタ層３３が配設される。なお、ｎ型ベース層３１とｐ型コレクタ層３３との間に高不純物濃度のｎ型バッファ層を配設することもできる。ｎ型ベース層３１の他方側には、ｎ型ベース層３１内に、メインセルＭＲとダミーセルＤＲとを区画するように間隔をおいて複数のトレンチ３４が形成される。
【００９７】
メインセルＭＲ内でｎ型ベース層３１の表面内に、ｎ型ベース層３１よりも不純物濃度の高いｎ型バリア層３２が形成される。ｎ型バリア層３２上にはｐ型ベース層３７が配設される。ｐ型ベース層３７の表面内にはｎ型エミッタ層３８が形成される。ダミーセルＤＲ内でｎ型ベース層３１上にはｐ型ダイバータ層３９が配設される。ｐ型ベース層３７とｐ型ダイバータ層３９とは別々の層として形成することもできるし、共通のｐ型層をトレンチ３４により分割することにより形成することもできる。
【００９８】
ｐ型コレクタ層３３とコンタクトするようにこの上にコレクタ電極４１が配設される。ｐ型ベース層３７及びｎ型エミッタ層３８とコンタクトするようにこれ等の上にエミッタ電極４２が配設される。なお、エミッタ電極４２とコンタクトするため、ｐ型ベース層３７内に高不純物濃度のｐ型コンタクト層を形成してもよい。
【００９９】
複数のトレンチ３４のうちで、メインセルＭＲに隣接するトレンチ３４内に、ゲート絶縁膜３５で包まれた状態でゲート電極３６が埋め込まれる。メインセルＭＲとダミーセルＤＲとが交互に配置される場合は、全てのトレンチ３４の夫々内にゲート電極３６が配設される。ゲート電極３６は、ｎ型ベース層３１とｎ型エミッタ層３８とにより挟まれたｐ型ベース層３７の部分に、ゲート絶縁膜３５を介して対向する。
【０１００】
従って、メインセルＭＲ内には、ｐ型ベース層３７をチャネル領域としてｎ型エミッタ層３８をｎ型ベース層３１に選択的に接続する電子注入用のｎ型チャネルＭＯＳＦＥＴが形成される。一方、ダミーセルＤＲ内には、このようなｎ型チャネルＭＯＳＦＥＴは形成されない。
【０１０１】
図２７図示の電力用半導体装置では、ｎ型バリア層３２の不純物濃度や、トレンチ３４の深さや幅、間隔等を最適設計することにより、サイリスタ並みの低オン電圧を得ることができる。これは、ｎ型バリア層３２のバリア効果やメインセルＭＲが形成する狭い電流通路により、エミッタ電極４２への正孔の排出が制限され、これにより、ｎ型エミッタ層３８からｎ型ベース層３１への電子の注入効率が向上するからである。
【０１０２】
ダミーセルＤＲ内のｐ型ダイバータ層３９上にダイバータ電極４３が配設される。ダイバータ電極４３は整流素子４４を介してエミッタ電極４２に電気的に接続される。整流素子４４のカソード側はエミッタ電極４２に電気的に接続され、アノード側はダイバータ電極４３に接続される。
【０１０３】
図２８（ａ）、（ｂ）は、図２７図示の電力用半導体装置の動作を示す図である。なお、整流素子４４は、ビルトイン電圧（およそ０．７Ｖ）以上の電位がｐ型ダイバータ層３９に掛ると導通状態なるように設定される。ターンオフ時に整流素子４４が導通状態となると、整流素子４４を通してエミッタ電極４２へ正孔が排出される。
【０１０４】
図２８（ａ）図示の如く、オン状態では、ｎ型バリア層３２によりｐ型ベース層３７への正孔の排出抵抗は高くなる。この際、ｐ型ダイバータ層の電位は低いため、整流素子４４は導通状態とならず、正孔は排出されない。即ち、ｐ型ダイバータ層３９が形成されたダミーセルは、ＩＥＧＴのダミーセルと同じ効果をもたらす。このため、ｎ型バリア層のバリア効果と併せて、装置のオン抵抗が大幅に低減される。
【０１０５】
一方、図２８（ｂ）図示の如く、ターンオフ時にはｐ型ダイバータ層３９の電位が上昇し、整流素子４４が導通状態となる。このため、ｎ型ベース層３１からｐ型ダイバータ層３９を経由してエミッタ電極４２へ正孔が排出される。この際、ｎ型バリア層３２の正孔に対する高い抵抗により、ｎ型エミッタ層３８を含むメインセルに流れる正孔の量は、ｐ型ダイバータ層３９を含むダミーセルのそれよりも少ない。即ち、ターンオフ時には、主にｐ型ダイバータ層３９から正孔が排出されるため、ターンオフ時間が短くなり、ターンオフ損失が低減される。
【０１０６】
またｎ型バリア層３２による副次的な効果として、ｎ型エミッタ層３８の直下を流れる正孔電流がＩＥＧＴ、ＣＳＴＢＴ、ダイバータ構造のすべてと比較して低減される。これにより、電力用半導体装置のラッチアップ耐量が増加し、遮断耐量、負荷短絡耐量が向上する。
【０１０７】
（第１５の実施の形態）
図２９は、本発明の第１５の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態においては、図２７図示の整流素子４４がその一例であるダイオード４５からなる。
【０１０８】
具体的には、ｎ型エミッタ層３８、トレンチ３４内の絶縁膜３５、及びｐ型ダイバータ層３９上に、ｐ型アノード層４６及びｎ型カソード層４７を有する半導体層が配設される。ｐ型アノード層４６はダイバータ電極４３にコンタクトし、ｎ型カソード層４７はエミッタ電極４２にコンタクトする。この装置は、次のような方法で形成することができる。
【０１０９】
先ず、ｎ型（或いはｐ型）の不純物をドープされた多結晶シリコンを基板の表面にＣＶＤなどの方法で堆積する。導電型を変える部分には、ｐ型（或いはｎ型）の不純物をイオン注入後、熱拡散を行う。次に、ダイバータ電極４３及びエミッタ電極４２を、夫々ｐ型アノード層４６及びｎ型カソード層４７にコンタクトするように形成する。
【０１１０】
（第１６の実施の形態）
図３０は、本発明の第１６の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態においては、図２７図示の整流素子４４として機能するダイオード４５が、基板の表面上に絶縁膜を介して配設される。
【０１１１】
具体的には、ｎ型エミッタ層３８、トレンチ３４内の絶縁膜３５、及びｐ型ダイバータ層３９上に絶縁膜４８が配設される。絶縁膜４８上に、ｐ型アノード層４６及びｎ型カソード層４７を有する半導体層が配設される。ｐ型アノード層４６はダイバータ電極４３にコンタクトし、ｎ型カソード層４７はエミッタ電極４２にコンタクトする。この装置によれば、ゲート電極３６の上部の絶縁性を高め、装置の信頼性を向上することができる。
【０１１２】
（第１７の実施の形態）
図３１は、本発明の第１７の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態においては、図２７図示の整流素子４４として機能するダイオード４５が、基板の表面上に直接配設される。
【０１１３】
具体的には、ｎ型エミッタ層３８、トレンチ３４内の絶縁膜３５、及びｐ型ダイバータ層３９上に、ｐ型アノード層４６及びｎ型カソード層４７を有する半導体層が配設される。ダイバータ電極４３は省略され、従って、ｐ型アノード層４６はｐ型ダイバータ層３９にコンタクトし、ｎ型カソード層４７はエミッタ電極４２にコンタクトする。この装置によれば、エミッタ側の配線構造を簡略化することができる。
【０１１４】
（第１８の実施の形態）
図３２は、本発明の第１８の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態においては、ダイバータ電極４３とエミッタ電極４２とが、これ等を選択的に接続するｐ型チャネルＭＯＳＦＥＴ５０を介して接続される。ｐ型チャネルＭＯＳＦＥＴ５０は、ゲート電極３６に電気的に接続された駆動電極により駆動される。
【０１１５】
図３２図示の電力用半導体装置においては、ターンオフ時にゲート・エミッタ間印加電圧が正から負に低下し（ゲート電極３６の電位の変化）、所定の負の値になると、ｐ型チャネルＭＯＳＦＥＴ５０が導通状態となる。このため、正孔がｎ型ベース層３１からｐ型ダイバータ層３９を経由してエミッタ電極４２へ排出される。
【０１１６】
ｐ型チャネルＭＯＳＦＥＴ５０の駆動電極を、主構造のゲート電極３６と連動させることにより、図２７の装置と異なり、オン状態でｐ型ダイバータ層３９の電位が上昇しても正孔の排出を防止することができる。また、ＭＯＳＦＥＴはビルトイン電圧がないため、ターンオフ時の正孔の排出抵抗を下げることができる。
【０１１７】
（第１９の実施の形態）
図３３は、本発明の第１９の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態においては、図３２図示のｐ型チャネルＭＯＳＦＥＴ５０として機能するＭＯＳＦＥＴ５１が基板のバルク内に形成される。
【０１１８】
具体的には、ｐ型ダイバータ層３９の表面内に、トレンチ３４に接してｎ型介在層５２が形成される。更に、ｎ型介在層５２の表面内にｐ型対向層５３が形成される。ｎ型介在層５２及びｐ型対向層５３は、エミッタ電極４２の一体的な延長部分である追加電極５４にコンタクトする。ｐ型チャネルＭＯＳＦＥＴ５１は、ｎ型介在層５２をチャネル領域として使用し、ｐ型対向層５３及びｐ型ダイバータ層３９の一部を一対のソース／ドレインとして使用し、ゲート絶縁膜３５を介して介在層５２に対向するゲート電極３６の部分を駆動電極として使用する。この装置によれば、エミッタ側の配線構造を簡略化することができる。
【０１１９】
（第２０の実施の形態）
図３４は、本発明の第２０の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態においては、図３２図示のｐ型チャネルＭＯＳＦＥＴ５０として機能するＭＯＳＦＥＴ５５が基板の表面上に形成される。
【０１２０】
具体的には、ｐ型チャネルＭＯＳＦＥＴ５５の駆動電極５６が、ｎ型エミッタ層３８、トレンチ３４、及びｐ型ダイバータ層３９上に絶縁膜５７を介して配設される。駆動電極５６はゲート電極３６と一体的に形成され、ゲート電極３６駆動電極５６とは断面Ｔ字形の形状を構成する。駆動電極５６上には、ｐ型チャネルＭＯＳＦＥＴ５５の一対のｐ型ソース／ドレイン層６１、６２、及びチャネル領域となるｎ型ベース層６３を有する半導体層が、絶縁膜５８を介して配設される。一対のｐ型ソース／ドレイン層６１、６２は、ダイバータ電極４３及びエミッタ電極４２に夫々コンタクトする。
【０１２１】
図３４図示の装置によれば、三重拡散プロセスが必要となる図３２図示の装置と比較して、ｐ型チャネルＭＯＳＦＥＴのしきい値電圧の設計が容易となる。しかし、この装置では、図３２図示の装置と比較して、配線構造は複雑となる。
【０１２２】
（第２１の実施の形態）
図３５（ａ）〜（ｃ）は、本発明の第２１の実施の形態に係る電力用半導体装の製造方法を順に示す断面図である。この製造方法は、図２７乃至図３４図示の装置（第１４乃至第２０の実施の形態）のいずれにも適用することができる。
【０１２３】
先ず、ｎ型ベース層３１の表面内に、ｎ型エミッタ層３８に対応する領域に重ならないように、複数のｐ型ダイバータ層３９を拡散により形成する（図３５（ａ））。本実施の形態においては、各ｐ型ダイバータ層３９は、トレンチ３４よりも深くなるように形成している。しかし、図２７図示のｐ型ダイバータ層３９のような浅い層とすることもできる。
【０１２４】
次に、複数のｐ型ダイバータ層３９間で、ｎ型バリア層３２、ｐ型ベース層３７、ｎ型エミッタ層３８に対応して不純物のイオン注入を行う。次に、熱処理を行い、イオン注入された不純物の拡散及び活性化を行い、ｎ型バリア層３２、ｐ型ベース層３７、ｎ型エミッタ層３８を形成する（図３５（ｂ））。次に、ｐ型ダイバータ層３９とｐ型ベース層３７とを分けるように、複数のトレンチ３４を形成する。次に、各トレンチ３４内にゲート絶縁膜３５及びゲート電極３６を順次形成する（図３５（ｃ））。
【０１２５】
この方法によれば、ｐ型ベース層３７とｐ型ダイバータ層３９とが別に形成され、最後にトレンチ３４により分割される。この場合、ｐ型ベース層３７の不純物濃度を独立して制御することができるため、ＭＯＳチャネル領域の信頼性が高くなる。
【０１２６】
（第２２の実施の形態）
図３６（ａ）〜（ｄ）は、本発明の第２２の実施の形態に係る電力用半導体装の製造方法を順に示す断面図である。この製造方法は、図２７乃至図３４図示の装置（第１４乃至第２０の実施の形態）のいずれにも適用することができる。
【０１２７】
先ず、ｎ型ベース層３１の表面内に、間隔をおいて複数のトレンチ３４を形成する。次に、各トレンチ３４内にゲート絶縁膜３５及びゲート電極３６を順次形成する（図３６（ａ））。次に、複数のトレンチ３４間の、例えば１つおきの領域で、ｎ型ベース層３１の表面内にｎ型バリア層３２を拡散により形成する（図３６（ｂ））。
【０１２８】
次に、複数のトレンチ３４間の全ての領域で、ｎ型ベース層３１及びｎ型バリア層３２の表面内に、ｐ型の不純物を拡散させる。これにより、ｐ型ベース層３７とｐ型ダイバータ層３９とを同時に形成する（図３６（ｃ））。次に、ｐ型ベース層３７の表面内に、ｎ型エミッタ層３８を拡散により形成する（図３６（ｄ））。
【０１２９】
この方法によれば、トレンチ３４に対して自己整合的にｐ型ベース層３７及びｐ型ダイバータ層３９が形成される。この場合、ｐ型ダイバータ層３９のマスク合わせずれの心配がない。
【０１３０】
（第２３の実施の形態）
図３７は、本発明の第２３の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態に係る装置は、図２７図示の装置と同様、ｐ型ダイバータ層３９をエミッタ電極４２に電気的に接続する整流素子４４を有する。しかし、本実施の形態においては、ｐ型ダイバータ層３９の存在する領域が広く形成される。
【０１３１】
具体的には、メインセルＭＲとダミーセルＤＲとは交互に形成されておらず、１つのメインセルＭＲに対して複数のダミーセルＤＲが連続的に形成される。換言すると、メインセルＭＲの両側の幅広いｐ型ダイバータ層３９内に、複数のダミーセルＤＲを区画するようにダミー用のトレンチ３４ａが形成される。ダミー用のトレンチ３４ａは、メイン用のトレンチ３４と実質的に同寸法及び同間隔で形成される。ダミー用のトレンチ３４ａには、絶縁膜３５ａに包まれた状態でダミー電極６５が埋め込まれる。ダミー電極６５はエミッタ電極４２に電気的に接続される。
【０１３２】
ｐ型ダイバータ層３９の幅が広くなると、ＩＥＧＴ構造における狭い電流通路を形成して電子の注入効率を向上させるという効果は高くなる。反面、トレンチ３４の間隔が広すぎるとトレンチ３４の下端部で電界集中が起こり、耐圧低下を招く。その対策としてダミー用のトレンチ３４ａが形成される。この場合、ダミー電極６５がゲート電極３６に電気的に接続されていると、ゲート容量が大きくなり装置のスイッチング速度が遅くなる。このため、ダミー電極６５がエミッタ電極４２に電気的に接続される。従って、この装置によれば、オン抵抗を低減する一方、ゲート容量の増加によるスイッチング速度の低下を防止することができる。
【０１３３】
（第２４の実施の形態）
図３８は、本発明の第２４の実施の形態に係る電力用半導体装置を示す断面斜視図である。図３９は、図３８のXXXIX −XXXIX 線に沿った断面図である。本実施の形態に係る装置は、図３２図示の装置と同様、ｐ型ダイバータ層３９をエミッタ電極４２に選択的に接続するｐ型チャネルＭＯＳＦＥＴ７０を有する。しかし、本実施の形態においては、ｐ型ベース層３７とｐ型ダイバータ層３９とは、チャネル幅方向でトレンチ３４に沿って同じ側に並べて配置される。
【０１３４】
具体的には、ｎ型ベース層３１の表面内に、ｎ型ベース層３１よりも不純物濃度の高いｎ型バリア層３２が形成される。ｎ型バリア層３２の表面内にはｐ型ベース層３７が配設される。ｐ型ベース層３７の表面内にはｎ型エミッタ層３８が形成される。また、ｎ型バリア層３２から離間して、ｎ型ベース層３１の表面内にｐ型ダイバータ層３９が配設される。トレンチ３４は、ｎ型エミッタ層３８、ｐ型ベース層３７、ｎ型バリア層３２、ｐ型ベース層３７の夫々を２つの部分に分割するように形成される。
【０１３５】
ｐ型ベース層３７とｐ型ダイバータ層３９とに挟まれたｎ型ベース層３１及びｎ型バリア層３２の表面部分上には、ゲート絶縁膜７１を介してゲート電極７２が配設される。従って、ｎ型ベース層３１及びｎ型バリア層３２をチャネル領域として、ｐ型ダイバータ層３９をｐ型ベース層３７に選択的に接続する正孔排出用のｐ型チャネルＭＯＳＦＥＴ７０が形成される。ｐ型チャネルＭＯＳＦＥＴ７０の駆動電極であるゲート電極７２は、トレンチ３４内のゲート電極３６に電気的に接続される。従って、ターンオフ時に、ｐ型チャネルＭＯＳＦＥＴ７０を通して、ｐ型ダイバータ層３９からｐ型ベース層３７を経由してエミッタ電極４２へ正孔を排出することができる。
【０１３６】
この装置構造は、第２１及び第２２の実施の形態で述べた製造方法よりも簡単な方法で製造することができる。図４０（ａ）〜（ｄ）は、本発明の第２４の実施の形態に係る電力用半導体装の製造方法を順に示す断面図である。
【０１３７】
先ず、ｎ型ベース層３１の表面内に、ｎ型バリア層３２、ｐ型ベース層３７、ｎ型エミッタ層３８、ｐ型ダイバータ層３９を拡散により夫々形成する（図４０（ａ））。次に、これ等の層３２、３７、３８、３９の夫々を２つの部分に分割するように、基板の表面からｎ型ベース層３１内に至るトレンチ３４を形成する。次に、トレンチ３４内からこれ等の層３２、３７、３８、３９の表面に亘って、絶縁膜７６及び導電膜７７を順次形成する（図４０（ｂ））。
【０１３８】
次に、トレンチ３４内及びｎ型ベース層３１及びｎ型バリア層３２の表面表面領域上の部分を残して、絶縁膜７６及び導電膜７７を除去する。これにより、トレンチ３４内のゲート絶縁膜３５及びゲート電極３６と、ｐ型チャネルＭＯＳＦＥＴ７０のゲート絶縁膜７１及びゲート電極７２を形成する（図４０（ｃ））。次に、ゲート電極７２を絶縁酸化膜で被覆し、更に、エミッタ電極４２を形成する（図４０（ｄ））。
【０１３９】
この方法によれば、難度の低い製造方法で図３２図示の装置と等価な機能を有する装置を実現することができる。また、ｐ型ベース層３７の不純物濃度をｐ型ダイバータ層３９から独立して制御することができるため、ＭＯＳチャネル領域の信頼性が高くなる。
【０１４０】
（第２５の実施の形態）
図４１（ａ）、（ｂ）は、本発明の第２５の実施の形態に係る電力用半導体装置及びその変更例を示す断面斜視図である。本実施の形態は、ｎ型エミッタ層３８の構造に関する。図４１（ａ）、（ｂ）図示のｎ型エミッタ層３８の構造は、図２７乃至図３７図示の装置（第１４乃至第２３の実施の形態）のいずれにも適用することができる。
【０１４１】
図４１（ａ）において、ｎ型エミッタ層３８が、トレンチ３４に沿って延びる帯状の層として、ｐ型ベース層３７の表面内に形成される。この場合、ｎ型エミッタ層３８及びｐ型ベース層３７は、トレンチ３４と平行に並んだ夫々の表面部分においてエミッタ電極４２とコンタクトする。
【０１４２】
図４１（ｂ）において、ｎ型エミッタ層３８が、トレンチ３４に沿って分割された複数の層部分として、ｐ型ベース層３７の表面内に形成される。この場合、ｎ型エミッタ層３８及びｐ型ベース層３７は、トレンチ３４に沿って交互にエミッタ電極４２とコンタクトする。
【０１４３】
図４１（ｂ）図示の構造によれば、装置の性能向上のために構造を微細化しても、エミッタ電極４２に対するｎ型エミッタ層３８のコンタクトが、マスク合わせなしでも可能となる。この構造によりトレンチ３４の間隔を狭くすることができ、従って、正孔の排出抵抗を更に高めてオン抵抗を低減することができる。
【０１４４】
（第２６の実施の形態）
図４２は、本発明の第２６の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態においては、横型の電力用半導体装置の一例として、図２７図示の装置と等価の機能を有する装置を示す。
【０１４５】
図４２図示の如く、この装置は、半導体支持層８１、絶縁層８２、及び半導体活性層８３を有するＳＯＩ（Silicon On Insulator）基板上に形成される。活性層８３が高抵抗のｎ型ベース層３１として使用される。図４２中の右側に、ｐ型コレクタ層３３及びコレクタ電極４１が配設される。図４２中の左側の、ｐ型コレクタ層３３から離間した位置で、ｎ型ベース層３１内にトレンチ３４が形成される。トレンチ３４の周囲には、図２７図示の装置の上側部分と同じ構造が形成される。
【０１４６】
図２７図示の装置では、コレクタ電極とエミッタ電極とが基板を挟んで配設された縦型の構造であるため、主電流がｎ型ベース層３１を縦に流れる。これに対して、図４２図示の装置では、コレクタ電極とエミッタ電極とが基板の同じ側に配設された横型の構造であるため、主電流がｎ型ベース層３１を横に流れる。しかし、この点を除けば、両装置の動作原理は全く同じである。このように、第１乃至第２５の実施の形態においては、縦型の電力用半導体装置が例示されるが、これ等の実施の形態の特徴は、図４２に図示の如く、横型の電力用半導体装置にそのまま適用することができる。
【０１４７】
なお、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【０１４８】
【図１】本発明の第１の実施の形態に係る電力用半導体装置（ＩＥＧＴ）を示す断面図。
【図２】（ａ）、（ｂ）は、実験により得られた、比較例１のＩＥＧＴ及び第１の実施の形態に係る実施例１のＩＥＧＴのターンオン時の電圧及び電流波形を夫々示すグラフ。
【図３】（ａ）、（ｂ）は、シミュレーションにより得られた、比較例１のＩＥＧＴ及び実施例１のＩＥＧＴのターンオン時のゲート電荷特性を夫々示すグラフ。
【図４】（ａ）、（ｂ）は、シミュレーションにより得られた、バッファ抵抗の抵抗値Ｒbuffに対するｄＶ／ｄｔ及びオン電圧の関係、並びにＲbuffに対する負性容量を示すＶgeの範囲ＮＣＲ及びオン電圧との関係を夫々示すグラフ。
【図５】本発明の第２の実施の形態に係る電力用半導体装置（ＩＥＧＴ）の平面レイアウトを示す図。
【図６】図５、図７、図８、図１０、図１２、図２０、図２２のVI−VI線に沿った断面図。
【図７】本発明の第３の実施の形態に係る電力用半導体装置（ＩＥＧＴ）の平面レイアウトを示す図。
【図８】本発明の第４の実施の形態に係る電力用半導体装置（ＩＥＧＴ）の平面レイアウトを示す図。
【図９】図８のIX−IX線に沿った断面図。
【図１０】本発明の第５の実施の形態に係る電力用半導体装置（ＩＥＧＴ）の平面レイアウトを示す図。
【図１１】図１０のXI−XI線に沿った断面図。
【図１２】本発明の第６の実施の形態に係る電力用半導体装置（ＩＥＧＴ）の平面レイアウトを示す図。
【図１３】図１２のXIII−XIII線に沿った断面図。
【図１４】本発明の第７の実施の形態に係る電力用半導体装置（ＩＥＧＴ）を示す断面図。
【図１５】（ａ）、（ｂ）は、実験により得られた、比較例２のＩＥＧＴ及び第７の実施の形態に係る実施例２のＩＥＧＴのターンオン時の電圧及び電流波形を夫々示すグラフ。
【図１６】シミュレーションにより得られた、比較例２のＩＥＧＴ及び実施例２のＩＥＧＴのターンオン時のゲート電荷特性を夫々示すグラフ。
【図１７】本発明の第８の実施の形態に係る電力用半導体装置（ＩＥＧＴ）を示す断面図。
【図１８】本発明の第９の実施の形態に係る電力用半導体装置（ＩＥＧＴ）を示す断面図。
【図１９】本発明の第１０の実施の形態に係る電力用半導体装置（ＩＥＧＴ）を示す断面図。
【図２０】本発明の第１１の実施の形態に係る電力用半導体装置（ＩＥＧＴ）の平面レイアウトを示す図。
【図２１】図２０のXXI −XXI 線に沿った断面図。
【図２２】本発明の第１２の実施の形態に係る電力用半導体装置（ＩＥＧＴ）の平面レイアウトを示す図。
【図２３】図２２のXXIII −XXIII 線に沿った断面図。
【図２４】本発明の第１３の実施の形態に係る電力用半導体装置（ＩＥＧＴ）を示す断面図。
【図２５】従来のトレンチ構造を有するＩＥＧＴを示す断面図。
【図２６】従来のＣＳＴＢＴを示す断面図。
【図２７】本発明の第１４の実施の形態に係る電力用半導体装置を示す断面図。
【図２８】（ａ）、（ｂ）は、図２７図示の電力用半導体装置の動作を示す図。
【図２９】本発明の第１５の実施の形態に係る電力用半導体装置を示す断面図。
【図３０】本発明の第１６の実施の形態に係る電力用半導体装置を示す断面図。
【図３１】本発明の第１７の実施の形態に係る電力用半導体装置を示す断面図。
【図３２】本発明の第１８の実施の形態に係る電力用半導体装置を示す断面図。
【図３３】本発明の第１９の実施の形態に係る電力用半導体装置を示す断面図。
【図３４】本発明の第２０の実施の形態に係る電力用半導体装置を示す断面図。
【図３５】（ａ）〜（ｃ）は、本発明の第２１の実施の形態に係る電力用半導体装の製造方法を順に示す断面図。
【図３６】（ａ）〜（ｄ）は、本発明の第２２の実施の形態に係る電力用半導体装の製造方法を順に示す断面図。
【図３７】本発明の第２３の実施の形態に係る電力用半導体装置を示す断面図。
【図３８】本発明の第２４の実施の形態に係る電力用半導体装置を示す断面斜視図。
【図３９】図３８のXXXIX −XXXIX 線に沿った断面図。
【図４０】（ａ）〜（ｄ）は、本発明の第２４の実施の形態に係る電力用半導体装の製造方法を順に示す断面図。
【図４１】（ａ）、（ｂ）は、本発明の第２５の実施の形態に係る電力用半導体装置及びその変更例を示す断面斜視図。
【図４２】本発明の第２６の実施の形態に係る電力用半導体装置を示す断面図。
【符号の説明】
【０１４９】
１…ｎ型ベース層、２…ｎ型バッファ層、３…ｐ型コレクタ層、４、４ａ、４ｂ、４ｃ…トレンチ、５…ゲート絶縁膜、５ａ、５ｂ、５ｃ…絶縁膜、６…ゲート電極、７…ｐ型ベース層、８…ｎ型エミッタ層、９…ｐ型バッファ層、９ａ…追加された深さ部分、１０…絶縁膜、１１…コレクタ電極、１２…エミッタ電極、１２ａ…追加電極、１３…バッファ電極、１４…バッファ抵抗、１５…ゲート引出電極、１６、１６Ｈ、１６Ｌ…ｐ型接続層、１７…絶縁膜、１８…ｐ型層、１９…ｐ型延長層、２０…ダミー電極、２１…ｐ型張出し層、２３、２４…ｎ型介在層、２６…絶縁膜、２７…ゲート電極、２８…ｎ型層、３１…ｎ型ベース層、３２…ｎ型バリア層、３３…ｐ型コレクタ層、３４、３４ａ…トレンチ、３５…ゲート絶縁膜、３５ａ…絶縁膜、３６…ゲート電極、３７…ｐ型ベース層、３８…ｎ型エミッタ層、３９…ｐ型ダイバータ層、４１…コレクタ電極、４２…エミッタ電極、４３…ダイバータ電極、４４…整流素子、４５…ダイオード、５０、５１、５５、７０…ｐ型チャネルＭＯＳＦＥＴ、８１…半導体支持層、８２…絶縁層、８３…半導体活性層
【図１】
2007019558.tif 000003
【図２】
2007019558.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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