(57)【要約】【課題】  半導体記憶装置の動作上必要な付帯情報を記憶するとともに、回路面積の増大を抑えつつ、記憶した付帯情報の外部への読み出しが可能な半導体記憶装置を提供する。【解決手段】  メモリセルをマトリクス状に配してなるメモリセルアレイを備えてなる主記憶回路部３１０と、主記憶回路部３１０のメモリセルアレイの中から選択されたメモリセルに記憶されているデータを、メモリセルアレイの一部または全部に対して共通の信号線を介して読み出す読み出し回路部３０９と、所定の付帯情報を保持する付加メモリセル３０１と、付加メモリセル３０１から読み出した情報を保持するレジスタ回路３０３と、レジスタ回路３０３の出力を選択的に共通の信号線に接続するための接続回路を備えてなる付帯情報記憶回路部３００と、読み出し回路部３０９で読み出されたデータと、レジスタ回路３０３の出力とを、択一的に外部に出力可能な出力回路部３１６とを備えてなる。【選択図】        図１
2007058996.tif 000002
【特許請求の範囲】
【請求項１】
データの書き込み及び読み出しが可能なメモリセルをマトリクス状に配してなるメモリセルアレイを備えてなる主記憶回路部と、
前記主記憶回路部の前記メモリセルアレイの中から読み出し対象の前記メモリセルを選択して、選択された前記メモリセルに記憶されているデータを、前記メモリセルアレイの一部または全部に対して共通の信号線を介して読み出す読み出し回路部と、
前記主記憶回路部の動作に関する所定の付帯情報を保持する不揮発性の付加メモリセルと、前記付加メモリセルから読み出した情報を保持するレジスタ回路と、前記レジスタ回路の出力を選択的に前記共通の信号線に接続するための接続回路を備えてなる付帯情報記憶回路部と、
前記読み出し回路部で読み出されたデータと、前記共通の信号線に接続された前記レジスタ回路の出力とを、択一的に外部に出力可能な出力回路部と、
を備えてなることを特徴とする半導体記憶装置。
【請求項２】
前記付加メモリセルがフローティングゲート型トランジスタ構造の不揮発性メモリセルであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記主記憶回路部の前記メモリセルと前記付帯情報記憶回路部の前記付加メモリセルが同じ構造の不揮発性メモリセルであることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記付帯情報記憶回路部を複数備え、
前記付帯情報記憶回路部が、前記付加メモリセルと前記共通の信号線を選択的に接続可能な第１選択トランジスタと、前記第１選択トランジスタと前記付加メモリセルの接続点と前記レジスタ回路の出力端を選択的に接続可能な第２選択トランジスタと、を備えて構成され、
複数の前記付帯情報記憶回路部の一部が、前記第１選択トランジスタによって選択的に前記共通の信号線と接続可能に構成されていることを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、特に、データの書き込み及び読み出しが可能なメモリセルをマトリクス状に配してなるメモリセルアレイを備えた主記憶回路部の動作に関する所定の付帯情報を保持する付帯情報記憶回路部を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
従来、半導体記憶装置の歩留まりを向上させるための技術として、冗長救済技術があり、例えば、データの書き込み及び読み出しが可能なメモリセルをマトリクス状に配したメモリセルアレイを備え、メモリセルアレイの不良ワード線、不良ビット線及び不良メモリセルを夫々、予め用意されている予備の冗長ワード線、冗長ビット線、冗長メモリセルで置き換える冗長救済機能を備えた半導体記憶装置がある（例えば、特許文献１参照）。
【０００３】
この半導体記憶装置は、製品出荷時のテストにおいて、テスターによって検出された不良ワード線、不良ビット線若しくは不良メモリセルを特定するアドレス情報等の冗長置換情報を、半導体記憶装置内に予め用意された付帯情報記憶回路部（以下、適宜「冗長記憶回路」と称す）に記憶させている。そして、読み出し動作若しくは書き込み動作等の通常動作において、外部からアドレスが入力されると、入力されたアドレスと冗長記憶回路に記憶されているアドレスとを比較し、一致した場合、冗長記憶回路に記憶されたアドレスに対応付けられた冗長メモリ領域に切り替えてアクセス動作を行う。
【０００４】
ここで、図３は、特許文献１に記載の半導体記憶装置の概略構成を示す回路図である。この半導体記憶装置は、主記憶回路部１１８、読み出し回路部、付帯情報記憶回路部１１９及び選択トランジスタ１０８等を備えて構成されており、主記憶回路部１１８と付帯情報記憶回路部１１９は、ビット線１０７を共有して接続されている。
【０００５】
主記憶回路部１１８は、電気的にデータの書き込み及び読み出しが可能な不揮発性半導体記憶素子からなるメモリセル１１０が、複数のビット線１０７と複数のワード線１２０との各交差部夫々にマトリックス状に配置されて構成されている。メモリセル１１０は、夫々、ビット線１０７とワード線１２０に接続されている。
【０００６】
読み出し回路部は、カラムデコーダ１１３及びロウデコーダ１１７を備えて構成されている。カラムデコーダ１１３は、複数のビット線１０７が接続されており、入力アドレスに基づいて、接続された複数のビット線１０７から目的のビット線１０７を選択する。ロウデコーダ１１７は、複数のワード線１２０が接続されており、入力アドレスに基づいて、接続された複数のワード線１２０から目的のワード線１２０を選択する。そして、カラムデコーダ１１３で選択されたビット線１０７と、ロウデコーダ１１７で選択されたワード線１２０の交差部のメモリセル１１０に記憶されているデータが読み出される。
【０００７】
付帯情報記憶回路部１１９は、電気的にデータの書き込み及び読み出しが可能な不揮発性半導体記憶素子からなる付加メモリセル１０１が、マトリックス状に配置されて構成されており、冗長置換情報を記憶している。付加メモリセル１０１は、夫々、選択トランジスタ１０８と付帯情報読出し回路１２１に接続されており、これらの付加メモリセル１０１に記憶された情報が、付帯情報読出し回路１２１を通じて、各制御回路に出力される。
【０００８】
選択トランジスタ１０８は、主記憶回路部１１８と付帯情報記憶回路部１１９との間のビット線１０７上に配置されており、ビット線１０７夫々を接続、遮断する。
【０００９】
ここで、説明の簡略化のためにメモリセル１１０、ビット線１０７、及び、ワード線１２０は数本しか示していないが、実際には記憶容量に応じた数のビット線１０７、ワード線１２０及びメモリセル１１０が存在すると共に、それに応じた数の付加メモリセル１０１、付帯情報読出し回路１２１及び選択トランジスタ１０８が存在する。
【００１０】
尚、上記半導体記憶装置において、付帯情報記憶回路部に、主記憶回路部のメモリセルに対する書き込み電圧の設定等、半導体記憶装置の調整を行うための各種設定情報を記憶する半導体記憶装置が開示されている（例えば、特許文献２参照）。ここでの各種設定情報とは、半導体記憶装置内で発生させたクロックのパルス幅調整やオプション回路の使用有無の決定等、半導体記憶装置の各種調整を行なう為の情報である。
【００１１】
図４は、従来の半導体記憶装置２における主記憶回路部２１０、付帯情報記憶回路部２００、出力回路部、及び、周辺回路の構成を示す回路図である。
【００１２】
主記憶回路部２１０は、電気的にデータの書き込み及び読み出しが可能なメモリセル（不揮発性半導体記憶素子）をマトリクス状に配してなるメモリセルアレイで構成されている。更に、複数のローカルビット線２１４の夫々に、所定数のメモリセルが接続されており、ローカルビット線２１４が、カラムデコーダ２１３に接続されている。
【００１３】
メモリセルアレイに対するデータの読み出し及び書き込みは、グローバルビット線２０７を介して行う。読み出し動作において、カラムデコーダ２１３は、選択したローカルビット線２１４の信号をグローバルビット線２０７に出力する。更に、グローバルビット線２０７には夫々、カラムデコーダ２１３とマルチプレクサ２０５との間にセンスアンプ２０９が接続されており、カラムデコーダ２１３を介して出力されるメモリセルアレイ２１０の信号を増幅して、マルチプレクサ２０５に対して出力する。
【００１４】
付帯情報記憶回路部２００は、付加メモリセル２０１、付加メモリセル読み込みトランジスタ２０２、レジスタ回路２０３、及び、第１選択トランジスタ２０８等を備えて構成される。
【００１５】
付加メモリセル２０１は、冗長置き換え制御情報、内部クロックのパルス幅制御情報、及び、オプション回路動作制御情報等の付帯情報等を記憶するための不揮発性のメモリトランジスタである。ここでの付加メモリセル２０１は、第１選択トランジスタ２０８を介してグローバルビット線２０７に接続され、付加メモリセル読み込みトランジスタ２０２を介してレジスタ回路２０３に付帯情報を出力可能に構成されている。尚、ここでの付加メモリセル２０１は、付帯情報以外の他のデータも記憶可能である。
【００１６】
付加メモリセル読み込みトランジスタ２０２は、付加メモリセル２０１とレジスタ回路２０３の接続及び遮断行う。付加メモリセル読み込みトランジスタ２０２は、レジスタ回路２０３の付加メモリセル２０１のデータの取り込み時に、付加メモリセル２０１とレジスタ回路２０３を接続する。
【００１７】
レジスタ回路２０３は、付加メモリセル読み込みトランジスタ２０２を介して付加メモリセル２０１のデータを取り込み、取り込んだデータを保持する内部レジスタを備えて構成され、記憶した付帯情報をマルチプレクサ２０４及び内部レジスタ出力２１２に出力可能に構成されている。内部レジスタ出力２１２は、内部レジスタ２０３に記憶された付帯情報を周辺回路に出力する。尚、周辺回路は、ここでは、メモリセル書き込み電圧発生回路、冗長置き換え回路、内部クロックパルス発生回路、及び、オプション回路動作制御回路等である。
【００１８】
第１選択トランジスタ２０８は、付加メモリセル２０１とグローバルビット線２０７の接続及び遮断を行う。具体的には、付加メモリセル２０１への付帯情報の書き込み時に付加メモリセル２０１とグローバルビット線２０７とを接続し、メモリセルアレイ２１０のデータの読み出し時は付加メモリセル２０１とグローバルビット線２０７とを遮断する。
【００１９】
出力回路部は、マルチプレクサ２０４、マルチプレクサ２０５及び出力バッファ２１７で構成される。マルチプレクサ２０４は、テストモード時における内部レジスタ出力用回路であり、入力側にレジスタ回路２０３が複数個接続され、接続されたレジスタ回路２０３の中から所望のレジスタ回路２０３を選択し、その信号をマルチプレクサ２０５に対して出力するように構成されている。マルチプレクサ２０５は、入力側に、グローバルビット線２０７に接続されたセンスアンプ２０９とマルチプレクサ２０４とが接続されており、センスアンプ２０９の複数とマルチプレクサ２０４から何れかを選択して、出力バッファ２１７に出力可能に構成されている。出力バッファ２１７は、マルチプレクサ２０５から出力された信号を、デバイス外部と信号の入出力を行う入出力パッド２１１を介して、外部デバイスに出力する。
【００２０】
続いて、レジスタ回路２０３の情報を半導体記憶装置２の外部に出力する場合の各回路の動作について説明する。レジスタ回路２０３の情報を外部に出力する際は、マルチプレクサ２０４において、情報の読み出しを行うレジスタ回路２０３を選択し、選択したレジスタ回路２０３の出力信号をマルチプレクサ２０５に出力する。このとき、マルチプレクサ２０５は、マルチプレクサ２０４を選択し、マルチプレクサ２０４からの出力信号を入出力パット２１１に出力する。このようにして、レジスタ回路２０３の情報を入出力パット２１１より半導体記憶装置２の外部に出力する。
【００２１】
尚、図４では、付加メモリセル２０１、付加メモリセル読み込みトランジスタ２０２、レジスタ回路２０３、第１選択トランジスタ２０８、及び、内部レジスタ出力２１２は、説明の簡略化のために各々１個しか示していないが、実際には回路規模に応じて複数個存在する。
【００２２】
【特許文献１】特開２００２‐３５８７９４号公報
【特許文献２】特表平９-５０２８２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
ＤＲＡＭやフラッシュメモリ等の半導体記憶装置では、年々、記憶容量の増大や高性能化に伴い、機能評価に要する時間が増大している。機能評価に要する時間を短縮するため、従来は、半導体記憶装置自体に様々なテスト機能を付加する等しているが、これによって、チップサイズが増大するという問題があった。また、記憶容量の増大や高性能化に伴い、冗長救済のための冗長置換情報や半導体記憶装置の調整を行うための各種設定情報等の付帯情報も増大し、付帯情報を記憶するために必要とされる付帯情報記憶回路部の記憶容量も増大している。そして、付帯情報記憶回路部に記憶された付帯情報をラッチするレジスタ回路の全てに対してテスト及び評価行う場合は、更にチップサイズが増大するという問題があった。
【００２４】
尚、レジスタ回路について、記憶した付帯情報を外部に出力できるレジスタ数に制限を設けることで、レジスタ回路のテスト及び評価に係るチップサイズの増大を押さえることができると考えられるが、この場合には、全てのレジスタに対して、テスト及び評価ができないという問題がある。
【００２５】
本発明は上記の問題に鑑みてなされたものであり、その目的は、半導体記憶装置の動作上必要な付帯情報を記憶するとともに、回路面積の増大を抑えつつ、記憶した付帯情報の外部への読み出しが可能な半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【００２６】
上記目的を達成するための本発明に係る半導体記憶装置は、データの書き込み及び読み出しが可能なメモリセルをマトリクス状に配してなるメモリセルアレイを備えてなる主記憶回路部と、前記主記憶回路部の前記メモリセルアレイの中から読み出し対象の前記メモリセルを選択して、選択された前記メモリセルに記憶されているデータを、前記メモリセルアレイの一部または全部に対して共通の信号線を介して読み出す読み出し回路部と、前記主記憶回路部の動作に関する所定の付帯情報を保持する不揮発性の付加メモリセルと、前記付加メモリセルから読み出した情報を保持するレジスタ回路と、前記レジスタ回路の出力を選択的に前記共通の信号線に接続するための接続回路を備えてなる付帯情報記憶回路部と、前記読み出し回路部で読み出されたデータと、前記共通の信号線に接続された前記レジスタ回路の出力とを、択一的に外部に出力可能な出力回路部と、を備えてなることを特徴とする。
【００２７】
上記特徴の本発明に係る半導体記憶装置は、更に、前記付加メモリセルがフローティングゲート型トランジスタ構造の不揮発性メモリセルであることを特徴とする。
【００２８】
上記何れかの特徴の本発明に係る半導体記憶装置は、更に、前記主記憶回路部の前記メモリセルと前記付帯情報記憶回路部の前記付加メモリセルが同じ構造の不揮発性メモリセルであることを特徴とする。
【００２９】
更に、上記何れかの特徴の本発明に係る半導体記憶装置は、前記付帯情報記憶回路部を複数備え、前記付帯情報記憶回路部が、前記付加メモリセルと前記共通の信号線を選択的に接続可能な第１選択トランジスタと、前記第１選択トランジスタと前記付加メモリセルの接続点と前記レジスタ回路の出力端を選択的に接続可能な第２選択トランジスタと、を備えて構成され、複数の前記付帯情報記憶回路部の一部が、前記第１選択トランジスタによって選択的に前記共通の信号線と接続可能に構成されていることを特徴とする。
【００３０】
上記特徴の本発明に係る半導体記憶装置によれば、付帯情報記憶回路部が、レジスタ回路の出力を共通の信号線に接続するための接続回路を備えて構成されているので、レジスタ回路の出力を共通の信号線を介さずマルチプレクサ等の回路を設けて出力する場合に比べ、主記憶回路部及び読み出し回路の性能を低下させることなく、回路面積の増大を押さえることができる。また、付帯情報の出力を行うレジスタ数に制限を設ける必要がないため、付帯情報記憶部のレジスタ回路の全てに対してテスト及び評価を行う事ができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
【００３２】
本発明装置の実施形態について図面を用いて説明する。ここで、図１は、本実施形態の本発明装置１の構成を模式的に示す回路図であり、本発明装置１は、主記憶回路部３１０、読み出し回路部、付帯情報記憶回路部３００、出力回路部３１６、及び、周辺回路を備えて構成されている。本実施形態の本発明装置１は、付帯情報記憶回路部３００のデータの読み出しを、主記憶回路部３１０のデータの書き込み及び読み出しに用いるグローバルビット線３０７、及び、出力回路部３１６に設けられたバイパストランジスタ３０６を介して行う。
【００３３】
主記憶回路部３１０は、電気的にデータの書き込みまたは消去可能なメモリセル（不揮発性半導体記憶素子）をマトリクス状に配してなるメモリセルアレイを備えて構成される。ここでのメモリセルは、フローティングゲート型トランジスタ構造の不揮発性メモリセルである。更に、複数のローカルビット線３１４の夫々に、所定数のメモリセルが接続されており、複数のローカルビット線３１４は、カラムデコーダ３１３に接続されている。
【００３４】
読み出し回路部は、センスアンプ３０９とカラムデコーダ３１３を備えて構成され、主記憶回路部３１０のメモリセルアレイの中から読み出し対象のメモリセルを選択して、選択されたメモリセルに記憶されているデータを、メモリセルアレイの一部または全部に対して共通の信号線であるグローバルビット線３０７を介して読み出す。カラムデコーダ３１３は、読み出し対象のメモリセルと接続するローカルビット線３１４を選択し、選択したローカルビット線３１４のデータをグローバルビット線３０７に出力する。更に、グローバルビット線３０７には夫々、カラムデコーダ３１３と出力回路部３１６との間にセンスアンプ３０９が接続されている。センスアンプ３０９は、カラムデコーダ３１３を介して出力される主記憶回路部３１０のデータを増幅し、出力回路部３１６のマルチプレクサ３０５に対して出力する。
【００３５】
付帯情報記憶回路部３００は、本実施形態では、主記憶回路部３１０の動作に関する所定の付帯情報を保持する不揮発性の付加メモリセル３０１と、付加メモリセル３０１から読み出した情報を保持するレジスタ回路３０３と、レジスタ回路３０３の出力を選択的に共通の信号線であるグローバルビット線３０７に接続するための接続回路を備えて構成される。尚、ここでの付帯情報は、具体的には、冗長置き換え制御情報、内部クロックのパルス幅制御情報、及び、オプション回路動作制御情報等を想定しているが、他のデータについても記憶可能に構成しても良い。
【００３６】
付加メモリセル３０１は、本実施形態では、フローティングゲート型トランジスタ構造の不揮発性メモリセルであり、主記憶回路部３１０のメモリセルと同じ構造を有している。更に、付加メモリセル３０１は、付加メモリセル読み込みトランジスタ３０２を介してレジスタ回路３０３に付帯情報を出力可能に構成されている。付加メモリセル読み込みトランジスタ３０２は、付加メモリセル３０１とレジスタ回路３０３の接続及び遮断行う。ここでは、レジスタ回路３０３の付加情報の読み込み時に、付加メモリセル３０１とレジスタ回路３０３が接続され、これ以外の場合に、付加メモリセル３０１とレジスタ回路３０３が遮断される。
【００３７】
レジスタ回路３０３は、付加メモリセル読み込みトランジスタ３０２を介して付加メモリセル３０１に記憶された付帯情報を取り込み、取り込んだデータを保持する内部レジスタを備えて構成されている。更に、本実施形態のレジスタ回路３０３は、付加メモリセル３０１から取り込んだ付帯情報を、内部レジスタ出力３１２、及び、第２選択トランジスタ３１５に対して出力可能に構成されている。内部レジスタ出力３１２は、レジスタ回路３０３に記憶された付帯情報を周辺回路に出力する。尚、周辺回路は、メモリセル書き込み電圧発生回路、冗長置き換え回路、内部クロックパルス発生回路、及び、オプション回路動作制御回路等を想定している。
【００３８】
接続回路は、第１選択トランジスタ３０８及び第２選択トランジスタ３１５を備えて構成される。第１選択トランジスタ３０８は、付加メモリセル３０１とグローバルビット線３０７を選択的に接続可能に構成されている。本実施形態では、付加メモリセル３０１の付帯情報の書き込み時及び読み出し時に、付加メモリセル３０１とグローバルビット線３０７を接続し、これ以外の場合は付加メモリセル３０１とグローバルビット線３０７を遮断する。また、本実施形態では、複数の付帯情報記憶回路部３００の一部が、第１選択トランジスタ３０８によって選択的にグローバルビット線３０７と接続可能に構成されている。第２選択トランジスタ３１５は、第１選択トランジスタ３０８と付加メモリセル３０１の接続点とレジスタ回路３０３の出力端を選択的に接続可能に構成されている。本実施形態では、レジスタ回路３０３の付帯情報の読み出し時に、前記接続点とレジスタ回路３０３の出力端を接続し、これ以外の場合は前記接続点とレジスタ回路３０３の出力端を遮断する。
【００３９】
出力回路部３１６は、読み出し回路部３１３で読み出されたデータと、グローバルビット線３０７に接続されたレジスタ回路３０３の出力とを、択一的に外部に出力可能に構成されている。本実施形態では、マルチプレクサ３０５、バイパストランジスタ３０６及び出力バッファ３１７を備えて構成される。
【００４０】
マルチプレクサ３０５は、入力側にグローバルビット線３０７がセンスアンプ３０９を介して接続されており、所望の主記憶回路部３１０を選択し、選択した主記憶回路部３１０のデータを入出力パッド３１１に出力する。更に、マルチプレクサ３０５は、付加メモリセル３０１から付帯情報を読み出す際には、出力をフローティング状態にする。
【００４１】
バイパストランジスタ３０６は、入力側がグローバルビット線３０７に、出力側が出力マルチプレクサ３０５の出力側に接続されており、センスアンプ３０９と出力マルチプレクサ３０５をバイパスして、グローバルビット線３０７と入出力パッド３１１とを選択的に接続する。本実施形態では、レジスタ回路３０３のデータ読み出し時に、グローバルビット線３０７と入出力パッド３１１とを直接接続する。
【００４２】
出力バッファ３１７は、バイパストランジスタ３０６からの信号、若しくは、マルチプレクサ３０５の出力を、入出力回路３１１を介して外部に出力する。入出力パッド３１１は、ここでは入力側の回路は図示しないが、デバイス外部と信号の入出力を行う。
【００４３】
続いて、本発明装置１において、付加メモリセル３０１のデータの読み出し動作について説明する。ここで、図１中の太線は、本実施形態における付加メモリセル３０１のデータ読み出し時におけるデータの経路を示している。
【００４４】
付加メモリセル３０１のデータを入出力パット３１１より装置外部に出力する為には、レジスタ回路３０３の内、データの読み出しを行う付加メモリセル３０１のデータを格納したレジスタ回路３０３が接続されている第１選択トランジスタ３０８と第２選択トランジスタ３１５を選択し、レジスタ回路３０３の出力とグローバルビット線３０７とを接続するとともに、バイパストランジスタ３０６を選択し、グローバルビット線３０７と入出力パッド３１１とを直接接続する。これによって、データの読み出しを行うレジスタ回路３０３のデータが、レジスタ回路３０３からグローバルビット線３０７に出力され、更に、バイパストランジスタ３０６を介して出力バッファ３１７により入出力パット３１１から本発明装置１の外部に出力される。尚、必要であれば、主記憶回路部３１０のデータと同様に、センスアンプ３０９を設けて信号の増幅を行い、入出力パット３１１より、デバイス外部に信号を出力しても構わない。
【００４５】
尚、図１では、付加メモリセル３０１、付加メモリセル読み込みトランジスタ３０２、レジスタ回路３０３、第２選択トランジスタ３１５、第１選択トランジスタ３０８、及び、内部レジスタ出力３１２は、各々１個しか示していないが、実際には回路規模に応じて複数個存在する。
【００４６】
更に、上記実施形態において、センスアンプ３０９を、カラムデコーダ３１３とマルチプレクサ３０５の間に設けたが、これに限られるものではなく、マルチプレクサ３０５の出力側に設けても構わない。
【００４７】
尚、本発明装置１の従来技術との相違点は、図４のテストモード時における内部レジスタ出力用のマルチプレクサ２０４を取り除き、図１の第２選択トランジスタ３１５を追加し、出力回路部３１６にバイパストランジスタ３０６を設けている点である。ここで、図２は、マルチプレクサの構成を示す回路図である。レジスタ回路３０３のデータを、グローバルビット線３０７からではなく、別経路で出力する場合には、マルチプレクサを用いる必要がある。図２に示すように、２入力のマルチプレクサは、通常、３個のＮＡＮＤ回路で構成され、ＮＡＮＤ回路１個あたり４個のトランジスタで構成されていることから、２入力マルチプレクサは１２個のトランジスタで構成されている。具体的には、２つのレジスタ回路３０３に対し、１２個のトランジスタを必要とする。これに対し、本発明装置１は、第２選択トランジスタ３１５を設けてグローバルビット線３０７からデータを出力するよう構成したので、レジスタ回路３０３の数と同数のトランジスタで同じ機能の回路を構成することができる。具体的には、２つのレジスタ回路３０３に対し、２個のトランジスタで付帯情報記憶回路部の接続回路を構成することができる。尚、本発明装置１の出力回路に設けるバイパストランジスタ３０６は、グローバルビット線３０７と同数である。
【００４８】
従って、本発明装置１は、必要とするトランジスタ数が従来の半導体記憶装置より比較的少ないことから、回路面積の増大を押さえることができる。また、全ての付加メモリセル３０１のデータを出力可能に構成してあるので、全てのレジスタ回路３０３に対して機能評価テストを実施することができる。また、通常動作時は、第１選択トランジスタ３０８によって、付帯情報記憶回路部３００と主記憶回路部３１０とが切り離されている為、主記憶回路部３１０の性能を低下させる虞はない。
【産業上の利用可能性】
【００４９】
本発明は、ＤＲＡＭやフラッシュメモリ等の半導体記憶装置、特に、半導体記憶装置の動作上必要な付帯情報を記憶し、記憶した付帯情報の外部への読み出しが可能な半導体記憶装置に有用である。
【図面の簡単な説明】
【００５０】
【図１】本発明に係る半導体記憶装置の主記憶回路部、付帯情報記憶回路部及びその周辺回路の構成を示す回路図
【図２】マルチプレクサの一構成例を示す回路図
【図３】従来技術に係る半導体記憶装置の主記憶回路部及び付帯情報記憶回路部の一構成例を示す回路図
【図４】従来技術に係る半導体記憶装置の主記憶回路部、付帯情報記憶回路部及びその周辺回路の構成を示す回路図
【符号の説明】
【００５１】
１              本発明に係る半導体記憶装置
２              従来技術に係る半導体記憶装置
１０１          付加メモリセル
１０７          ビット線
１０８          選択トランジスタ
１１０          メモリセル
１１３          カラムデコーダ
１１７          ロウデコーダ
１１８          主記憶回路部
１１９          付帯情報記憶回路部
１２０          ワード線
１２１          付帯情報読出し回路
２００、３００  付帯情報記憶回路部
２０１、３０１  付加メモリセル
２０２、３０２  付加メモリセル読み込みトランジスタ
２０３、３０３  レジスタ回路
２０４          マルチプレクサ
２０５、３０５  マルチプレクサ
２０６、３０６  バイパストランジスタ
２０７、３０７  グローバルビット線
２０８、３０８  第１選択トランジスタ
２０９、３０９  センスアンプ
２１０、３１０  主記憶回路部
２１１、３１１  入出力パッド
２１２、３１２  内部レジスタ出力
２１３、３１３  カラムデコーダ
２１４、３１４  ローカルビット線
２１７、３１７  出力バッファ
３１５          第２選択トランジスタ
３１６          出力回路部
【図１】
2007058996.tif 000003
【図２】
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【図３】
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【図４】
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