(57)【要約】【課題】アスペクト比が１：２のパッケージに高い有効比率で収容できる２２Ｎ＋１ビットの半導体記憶装置を提供する。【解決手段】アスペクト比が１：２の半導体基板２の主表面を３行３列の９個の領域に等分割し、中央領域以外の各領域にアスペクト比が１：２で２２Ｎ−２ビットのサブアレイ部３を配置する。中央領域には制御回路４およびパッド５群を設ける。アスペクト比が１：２のメモリチップを形成することができ、従来と同様のアスペクト比が１：２のパッケージに高い有効比率で収容できる。【選択図】図１
2007306012.tif 000002
【特許請求の範囲】
【請求項１】
２２Ｎ＋１ビットの記憶容量を有するダイナミックランダムアクセスメモリであって、
アスペクト比が１：２の半導体基板を備え、前記半導体基板の主表面は３行３列の９個の領域に等分割され、
さらに、前記９個の領域のうちの中央領域以外の各領域に形成され、この各領域は２２ｎ−２ビットの記憶容量を有するメモリアレイを備える、ダイナミックランダムアクセスメモリ。
【請求項２】
前記メモリアレイは、複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数のビット線対とを含み、
各メモリセルは、対応のワード線およびビット線対の２つの交点のうちのいずれか一方の交点に配置されている、請求項１に記載のダイナミックランダムアクセスメモリ。
【請求項３】
さらに、前記半導体基板の前記中央領域内に配置された複数のパッドを備え、
前記複数のパッドは、前記中央領域の短辺方向に並ぶ数より長辺方向に並ぶ数が多くなるように配置される、請求項１または請求項２に記載のダイナミックランダムアクセスメモリ。
【請求項４】
さらに、前記半導体基板は、外形寸法のアスペクト比が１：２のパッケージに収容されている、請求項１から請求項３までのいずれかに記載のダイナミックランダムアクセスメモリ。
【請求項５】
さらに、複数のリードを備え、前記半導体基板は外形寸法のアスペクト比が１：２のパッケージに収容され、
前記複数のリードの内方端部はそれぞれ前記複数のパッドに接続され、前記複数のリードの外方端部は、前記パッケージの長辺方向に露出し、前記パッケージの短辺方向には露出しない、請求項３に記載のダイナミックランダムアクセスメモリ。
【請求項６】
２２Ｎ＋１ビットの記憶容量を有する半導体記憶装置であって、
アスペクト比が１：２の半導体基板を備え、前記半導体基板の主表面は３行３列の９個の領域に等分され、
さらに、前記９個の領域のうちの中央領域以外の各領域に形成され、この各領域は２２ｎ−２ビットの記憶容量を有するメモリアレイを備え、
前記メモリアレイは複数のメモリセルを含み、前記複数のメモリセルの各々は１つのトランジスタと１つのキャパスタを含む、半導体記憶装置。
【請求項７】
前記複数のメモリセルは複数行複数列に配置され、
前記メモリアレイは、さらに、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数のビット線対とを含み、
各メモリセルは、対応のワード線およびビット線対の２つの交点のうちのいずれか一方の交点に配置されている、請求項６に記載の半導体記憶装置。
【請求項８】
さらに、前記半導体基板の前記中央領域内に配置された複数のパッドを備え、
前記複数のパッドは、前記中央領域の短辺方向に並ぶ数より長辺方向に並ぶ数が多くなるように配置される、請求項６または請求項７に記載の半導体記憶装置。
【請求項９】
さらに、前記半導体基板は、外形寸法のアスペクト比が１：２であるパッケージに収容されている、請求項６から請求項８までのいずれかに記載の半導体記憶装置。
【請求項１０】
さらに、複数のリードを備え、前記半導体基板は外形寸法のアスペクト比が１：２のパッケージに収容され、
前記複数のリードの内方端部はそれぞれ前記複数のパッドに接続され、前記複数のリードの外方端部は、前記パッケージの長辺方向に露出し、前記パッケージの短辺方向には露出しない、請求項８に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はダイナミックランダムアクセスメモリおよび半導体記憶装置に関し、特に、２２Ｎ＋１ビットの記憶容量を有するダイナミックランダムアクセスメモリおよび半導体記憶装置に関する。
【背景技術】
【０００２】
図７は、従来のダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）の構成を示すブロック図である。図７を参照して、このＤＲＡＭは、クロック発生回路３１、行および列アドレスバッファ３２、行デコーダ３３、列デコーダ３４、メモリマット３５、入力バッファ３８および出力バッファ３９を備え、メモリマット３５はメモリアレイ３６およびセンスアンプ＋入出力制御回路３７を含む。
【０００３】
クロック発生回路３１は、外部から与えられる制御信号／ＲＡＳ，／ＣＡＳ，／Ｗに基づいて所定の動作モードを選択し、ＤＲＡＭ全体を制御する。
【０００４】
行および列アドレスバッファ３２は、外部から与えられるアドレス信号Ａ０〜Ａｉ（ただし、ｉは０以上の整数である）に基づいて行アドレス信号ＲＡ０〜ＲＡｉおよび列アドレス信号ＣＡ０〜ＣＡｉを生成し、生成した信号ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコーダ３３および列デコーダ３４に与える。
【０００５】
メモリアレイ３６は、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは、行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【０００６】
行デコーダ３３は、行および列アドレスバッファ３２から与えられた行アドレス信号ＲＡ０〜ＲＡｉに応答して、メモリアレイ３６の行アドレスを指定する。列デコーダ３４は、行および列アドレスバッファ３２から与えられた列アドレス信号ＣＡ０〜ＣＡｉに応答して、メモリアレイ３６の列アドレスを指定する。
【０００７】
センスアンプ＋入出力制御回路３７は、行デコーダ３３および列デコーダ３４によって指定されたアドレスのメモリセルをグローバルデータ入出力線対ＧＩＯの一端に接続する。グローバルデータ入出力線対ＧＩＯの他端は、入力バッファ３８および出力バッファ３９に接続される。入力バッファ３８は、書込モード時に、制御信号／Ｗに応答して、外部から入力されたデータＤｊ（ただし、ｊは０以上の整数である）をグローバルデータ入出力線対ＧＩＯを介して選択されたメモリセルに与える。出力バッファ３９は、読出モード時に、外部から入力される制御信号／ＯＥに応答して、選択されたメモリセルからの読出データＤａを外部に出力する。
【０００８】
図８は、図７に示したＤＲＡＭのチップレイアウトを示す図である。図８を参照して、メモリマット３５は、一般には長方形の領域に配置される。メモリアレイ３６は複数のメモリアレイブロックＭＡ０〜ＭＡｎ（ただし、ｎは０以上の整数である）に分割され、センスアンプ＋入出力制御回路３７は複数のセンスアンプ帯ＳＡ０〜ＳＡｎ＋１に分割して配置される。メモリアレイブロックＭＡ０〜ＭＡｎおよびセンスアンプ帯ＳＡ０〜ＳＡｎ＋１は長方形の領域の長辺方向に配列され、メモリアレイブロックＭＡ０〜ＭＡｎはそれぞれセンスアンプ帯ＳＡ０〜ＳＡｎ＋１の各間に配置される。
【０００９】
長方形のメモリマット３５の一方の長辺に沿って行デコーダ３３が配置され、メモリマット３５の一方の短辺に沿って列デコーダ３４が配置される。メモリマット３５、行デコーダ３３および列デコーダ３４は、アレイ部４０を構成する。アレイ部４０以外の制御回路すなわちクロック発生回路３１、行および列アドレスバッファ３２、入力バッファ３８および出力バッファ３９と、制御信号／ＲＡＳ，／ＣＡＳ，／Ｗ，／ＯＥ、アドレス信号Ａ０〜Ａｉ、データ信号Ｄ０〜Ｄｊなどを入出力するためのパッドとは、アレイ部４０の周辺に配置される。
【００１０】
図９は、図８に示したメモリアレイブロックＭＡｎの一部を示す図である。図９を参照して、メモリアレイブロックＭＡｎは、行列状に配列された複数のメモリセルＭＣと、各行に対応して設けられたワード線ＷＬと、各列に対応して設けられたビット線対ＢＬ，／ＢＬとを含む。１個のメモリセルＭＣは、２本のビット線ＢＬ，／ＢＬとこれに直交する１本のワード線ＷＬとの２交点のうちのいずれか一方の交点に配置される。
【００１１】
各メモリセルＭＣは、図１０に示すように、アクセス用のＮチャネルＭＯＳトランジスタＱと情報記憶用のキャパシタＣとを含む。ＮチャネルＭＯＳトランジスタＱおよびキャパシタＣは、対応のビット線ＢＬまたは／ＢＬとセル電位Ｖｃｐのラインとの間に直列接続され、ＮチャネルＭＯＳトランジスタＱのゲートは対応のワード線ＷＬに接続される。
【００１２】
センスアンプ帯ＳＡｎは、図１０に示すように、メモリアレイブロックＭＡｎの各奇数列に対応して設けられた転送ゲート４１，５７、列選択ゲート４４、センスアンプ４７、およびイコライザ５３を含む。メモリアレイブロックＭＡｎの各偶数列用の転送ゲート４１，５７、列選択ゲート４４、センスアンプ４７、およびイコライザ５３は、センスアンプ帯ＳＡｎ＋１に設けられる。
【００１３】
転送ゲート４１は、ＮチャネルＭＯＳトランジスタ４２，４３を含む。ＮチャネルＭＯＳトランジスタ４２，４３は、それぞれセンスアンプ４７の入出力ノードＮ１，Ｎ２とメモリアレイＭＡｎ−１の対応のビット線対ＢＬ，／ＢＬとの間に接続され、そのゲートはブロック選択信号ＢＬＩＲを受ける。
【００１４】
転送ゲート５７は、ＮチャネルＭＯＳトランジスタ５８，５９を含む。ＮチャネルＭＯＳトランジスタ５８，５９は、それぞれ入出力ノードＮ１，Ｎ２とメモリアレイＭＡｎの対応のビット線対ＢＬ，／ＢＬとの間に接続され、そのゲートはブロック選択信号ＢＬＩＬを受ける。
【００１５】
センスアンプ帯ＳＡｎ内の回路は、その両側の２つのメモリアレイブロックＭＡｎ−１，ＭＡｎで共用される。メモリアレイブロックＭＡｎ−１が選択された場合は、信号ＢＬＩＲが「Ｌ」レベルになって転送ゲート４１が遮断され、メモリアレイブロックＭＡｎが選択された場合は、信号ＢＬＩＬが「Ｌ」レベルになって転送ゲート５７が遮断される。
【００１６】
列選択ゲート４４は、それぞれ入出力ノードＮ１，Ｎ２とデータ入出力線ＩＯ，／ＩＯとの間に接続されたＮチャネルＭＯＳトランジスタ４５，４６を含む。ＮチャネルＭＯＳトランジスタ４５，４６のゲートは、列選択線ＣＳＬを介して列デコーダ３４に接続される。列デコーダ３４によって列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられるとＮチャネルＭＯＳトランジスタ４５，４６が導通し、入出力ノードＮ１，Ｎ２すなわちメモリアレイブロックＭＡｎ−１またはＭＡｎのビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとが結合される。データ入出力線対ＩＯ，／ＩＯの他端は図示しないブロック選択スイッチを介してグローバルデータ入出力線対ＧＩＯの一端に接続される。
【００１７】
センスアンプ４７は、それぞれ入出力ノードＮ１，Ｎ２とノードＮ３との間に接続されたＰチャネルＭＯＳトランジスタ４８，４９と、それぞれ入出力ノードＮ１，Ｎ２とノードＮ４との間に接続されたＮチャネルＭＯＳトランジスタ５１，５２とを含む。ＭＯＳトランジスタ４８，５１のゲートはともにノードＮ２に接続され、ＭＯＳトランジスタ４９，５２のゲートはともにノードＮ１に接続される。ノードＮ３，Ｎ４は、それぞれセンスアンプ活性化信号ＳＥ，／ＳＥを受ける。センスアンプ４７は、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベル、「Ｌ」レベルになったことに応じて、ノードＮ１，Ｎ２間すなわちメモリアレイブロックＭＡｎ−１またはＭＡｎのビット線対ＢＬ，／ＢＬ間の微小電位差を電源電圧Ｖｃｃに増幅する。
【００１８】
イコライザ５３は、入出力ノードＮ１とＮ２の間に接続されたＮチャネルＭＯＳトランジスタ５４と、それぞれ入出力ノードＮ１，Ｎ２とノードＮ６との間に接続されたＮチャネルＭＯＳトランジスタ５５，５６とを含む。ＮチャネルＭＯＳトランジスタ５４〜５６のゲートはともにノードＮ５に接続される。ノードＮ５はビット線イコライズ信号ＢＬＥＱを受け、ノードＮ６はプリチャージ電位ＶＢＬ（＝Ｖｃｃ／２）を受ける。イコライザ５３は、ビット線イコライズ信号ＢＬＥＱが活性化レベルの「Ｈ」レベルになったことに応じて、ノードＮ１とＮ２の電位すなわちメモリアレイブロックＭＡｎ−１またはＭＡｎのビット線ＢＬと／ＢＬの電位をプリチャージ電位ＶＢＬにイコライズする。なお、信号ＢＬＩＲ，ＢＬＩＬ，ＳＥ，／ＳＥ，ＢＬＥＱおよびプリチャージ電位ＶＢＬは、図７のクロック発生回路３１から与えられる。
【００１９】
次に、図７〜図１０で示したＤＲＡＭの動作を簡単に説明する。スタンバイ時においては、信号ＢＬＩＲ，ＢＬＩＬ，ＢＬＥＱはともに「Ｈ」レベルとなり、信号ＳＥ，／ＳＥはともに中間レベル（Ｖｃｃ／２）となっており、ビット線ＢＬ，／ＢＬはプリチャージ電位ＶＢＬにイコライズされている。また、ワード線ＷＬおよび列選択線ＣＳＬは、非選択レベルの「Ｌ」レベルとなっている。
【００２０】
書込モード時においては、まずビット線イコライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられて、ビット線ＢＬ，／ＢＬのイコライズが停止される。次いで、行デコーダ３３が、行アドレス信号に応答して、たとえばメモリアレイブロックＭＡｎを選択し、信号ＢＬＩＲ，ＢＬＩＬをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにしてメモリアレイブロックＭＡｎとセンスアンプ帯ＳＡｎ，ＳＡｎ＋１とを結合させる。また、行デコーダ３３は、行アドレス信号に応じた行のワード線ＷＬを選択レベルの「Ｈ」レベルに立上げ、その行のメモリセルＭＣのＮチャネルＭＯＳトランジスタＱを導通させる。
【００２１】
次いで、列デコーダ３４が、列アドレス信号に応じた列の列選択線ＣＳＬを活性化レベルの「Ｈ」レベルに立上げて列選択ゲート４４を導通させる。外部から与えられた書込データＤｊは、入力バッファ３８、グローバルデータ入出力線対ＧＩＯおよびデータ入出力線対ＩＯ，／ＩＯを介して選択された列のビット線対ＢＬ，／ＢＬに与えられる。書込データＤｊは、ビット線ＢＬ，／ＢＬ間の電位差として与えられる。選択されたメモリセルＭＣのキャパシタＣには、ビット線ＢＬまたは／ＢＬの電位に応じた量の電荷が蓄えられる。
【００２２】
読出モード時においては、まずビット線イコライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられて、ビット線ＢＬ，／ＢＬのイコライズが停止される。行デコーダ３３が、書込モード時と同様にして、たとえばメモリアレイブロックＭＡｎを選択し、メモリアレイブロックＭＡｎとセンスアンプ帯ＳＡｎ，ＳＡｎ＋１を結合させるとともに、行アドレス信号に対応する行のワード線ＷＬを選択レベルの「Ｈ」レベルに立上げる。ビット線ＢＬ，／ＢＬの電位は、活性化されたメモリセルＭＣのキャパシタＣの電荷量に応じて微小量だけ変化する。
【００２３】
次いで列デコーダ３４が、列アドレス信号に対応する列の列選択線ＣＳＬを選択レベルの「Ｈ」レベルに立上げて、その列の列選択ゲート４４を導通させる。選択された列のビット線対ＢＬ，／ＢＬのデータＤｊは、列選択ゲート４４およびデータ入出力線対ＩＯ，／ＩＯ、グローバルデータ入出力線対ＧＩＯおよび出力バッファ３９を介して外部に出力される。
【００２４】
さて、このようなＤＲＡＭの記憶容量は世代ごとに増大してきている。具体的には、ＤＲＡＭの記憶容量は、１６Ｋビット以来、６４Ｋ、２５６Ｋ、１Ｍ、４Ｍ、１６Ｍ、６４Ｍと、世代ごとに４倍ずつ増大してきた。ここで１Ｋ＝２１０であるから、ＤＲＡＭの記憶容量は、１６Ｋ＝２１４、６４Ｋ＝２１６、２５６Ｋ＝２１８、１Ｍ＝２２０、４Ｍ＝２２２、１６Ｍ＝２２４、６４Ｍ＝２２６、というように２２Ｎビット（ただし、Ｎは自然数である）であった。
【００２５】
一方ＤＲＡＭにおいては、図９で示したように、１個のメモリセルＭＣは、２本のビット線ＢＬ，／ＢＬとこれに直交する１本のワード線ＷＬとの２交点のうちの一方の交点に配置される。ビット線ＢＬ，／ＢＬのピッチとワード線ＷＬのピッチはほぼ同じであるから、メモリセルＭＣの基本単位は概ね縦横１：２のアスペクト比になっている。
【００２６】
このようにＤＲＡＭの記憶容量が２２Ｎビットであり、メモリセル基本単位が縦横１：２のアスペクト比であるため、メモリセル基本単位の半分の正方形の面積をＳとすると、ＤＲＡＭ全体では２Ｓ×２２Ｎ＝Ｓ×２２Ｎ＋１の面積がメモリセルＭＣによって占められることになる。正方形を２２Ｎ＋１個配置するためには、縦（または横）に２Ｎ個、横（または縦）に２Ｎ＋１個配置し、ＤＲＡＭチップ全体がほぼ２：１のアスペクト比となるように構成するのが従来の方法であった。このように配置するための方法としてさまざまな方法があった。
【００２７】
すなわち、図１１（ａ）に示すように、長方形の半導体基板６４の中央部に縦横２Ｎ×２Ｎ＋１個の面積Ｓの長方形からなるアレイ部４０を配置し、アレイ部４０の周囲に制御回路６１およびパッド６２群を分散配置する方法があった。
【００２８】
なお、この方法について図８でも説明した。図８ではアレイ部４０は、メモリアレイブロックＭＡ０〜ＭＡｎの他、センスアンプ帯ＳＡ０〜ＳＡｎ＋１、行デコーダ３３および列デコーダ３４を含むが、アレイ部４０のほとんど面積はメモリアレイブロックＭＡ０〜ＭＡｎすなわちメモリセルＭＣ群で占められる。
【００２９】
また、図１１（ｂ）に示すように、アレイ部４０を各々が縦横２Ｎ−１×２Ｎ個の正方形からなる４つのサブアレイ部６３に等分割し、それらの４つのサブアレイ部６３を半導体基板６４の四隅にそれぞれ配置し、４つのサブアレイ部６３の間の十字型の領域に制御回路６１およびパッド６２群を分散配置する方法があった。なお、アレイ部４０を複数のサブアレイ部に分割することにより、動作速度の高速化、低消費電力化などを図ることができる。
【００３０】
また、図１１（ｃ）に示すように、図１１（ｂ）で示した４つのサブアレイ部６３の各々を、さらに、各々が縦横２Ｎ−２×２Ｎ−１個の面積Ｓの正方形からなる４つのサブアレイ部６４に分割する方法があった。
【００３１】
また、図１１（ｄ）に示すように、図１１（ｂ）で示した４つのサブアレイ部６３の各々を、さらに、各々が縦横２Ｎ−１×２Ｎ−２個の面積Ｓの正方形からなる４つのサブアレイ部６５に分割する方法があった。
【００３２】
これらの方法は、いずれもアレイ部４０またはサブアレイ部６３〜６５を縦横に１または偶数個ずつ配置するものであった。
【００３３】
また、半導体基板６０の周辺部全域または半導体基板６４の中央部を縦横に横断する領域全域にパッド６２群および制御回路６１を分散配置していたので、ＤＲＡＭチップの縦サイズおよび横サイズは、アレイ部４０（またはサブアレイ部６３〜６５）のサイズとパッド６２群および制御回路６１のサイズとの和になっていた。
【発明の開示】
【発明が解決しようとする課題】
【００３４】
ところで、ＤＲＡＭの記憶容量はこれまで２２Ｎビットであったが、これに限定される特段の理由はないため、２２Ｎ＋１ビットのＤＲＡＭが市場の要求に応じて供給されることがあり得る。この場合、メモリセル全体の面積はＳ×２２Ｎ＋２となる。したがって、従来と同様にサブアレイ部を縦横に１または偶数個配置する方法では、図１２（ａ）〜（ｃ）に示すようにＤＲＡＭチップのアスペクト比は１：１または１：４となってしまい、１：２の比に収めることはできない。
【００３５】
すなわち、図１２（ａ）に示すように、各々が２Ｎ＋１×２Ｎ＋１個の面積Ｓの正方形からなる４つのサブアレイ部７１を半導体基板７０の四隅にそれぞれ配置し、４つのサブアレイ部７１の間に制御回路６１およびパッド６２群を分散配置すると、ＤＲＡＭチップのアスペクト比は１：１になる。
【００３６】
また、図１２（ｂ）に示すように、４つのサブアレイ部７１の各々を、さらに、各々が２Ｎ＋１×２Ｎ個の正方形からなる２つのサブアレイ部７２に分割しても、ＤＲＡＭチップのアスペクト比は１：１になる。
【００３７】
また、図１２（ｃ）に示すように、図１２（ｂ）で示した８個のサブアレイ部７２を横１列に並べ、それらの周囲に制御回路６１およびパッド６２群を分散配置すると、ＤＲＡＭチップのアスペクト比は１：４となる。
【００３８】
一方、ＤＲＡＭチップは従来からアスペクト比がほぼ１：２の長方形のパッケージに封入されて製品化されているため、２２Ｎ＋１ビットのＤＲＡＭチップを製品化する場合でも、アスペクト比がほぼ１：２の長方形のパッケージにチップを封入する必要がある。然るに、図１２（ａ）〜（ｃ）で示したような配置方法では、パッケージ面積に対してチップ面積が占める有効比率が５０％程度となり、結果としてパッケージサイズが大きくなるという問題があった。
【００３９】
また、ＤＲＡＭチップをより小さなパッケージに封入するためには、従来のようにチップの縦・横サイズがアレイ部またはサブアレイ部とパッド６２群および制御回路６１のサイズとの和となるのは好ましくなかった。
【００４０】
それゆえに、この発明の主たる目的は、アスペクト比が１：２のパッケージに高い有効比率で収容することができ、チップの縦サイズおよび横サイズがメモリアレイのサイズのみで決定される２２Ｎ＋１ビットのダイナミックランダムアクセスメモリおよび半導体記憶装置を提供することである。
【課題を解決するための手段】
【００４１】
この発明の一実施例のダイナミックランダムアクセスメモリは、２２Ｎ＋１ビットの記憶容量を有するダイナミックランダムアクセスメモリであって、アスペクト比が１：２の半導体基板を備えたものである。この半導体基板の主表面は、３行３列の９個の領域に等分割されている。また、このダイナミックランダムアクセスメモリは、さらに、９個の領域のうちの中央領域以外の各領域に形成され、この各領域は２２ｎ−２ビットの記憶容量を有するメモリアレイを備える。
【発明の効果】
【００４２】
以上のように、このダイナミックランダムアクセスメモリでは、アスペクト比が１：２の長方形の半導体基板の主表面を３行３列の９個の領域に等分割し、中央領域以外の各領域に、各領域が２２Ｎ−２ビットの記憶容量を有するメモリアレイを設ける。したがって、アスペクト比が１：２で２２Ｎ＋１の記憶容量を有するメモリチップを形成することができ、従来と同様、アスペクト比が１：２のパッケージに高い有効比率で収容することができる。また、半導体基板の中央領域に制御回路などを配置することにより、従来のように制御回路などの寸法がチップの縦・横サイズに影響することがなく、チップの小型化が図られる。
【発明を実施するための最良の形態】
【００４３】
図１は、この発明の一実施の形態によるＤＲＡＭチップ１の構成を示す平面図である。図１を参照して、このＤＲＡＭチップ１では、アスペクト比が１：２の半導体基板２の主表面がそれぞれアスペクト比が１：２の３行３列の９個の領域に等分割される。
【００４４】
このＤＲＡＭは、上述したように２２Ｎ＋１ビットの記憶容量を有し、アレイ部の面積すなわちメモリセルＭＣの全面積はＳ×２２Ｎ＋２となっている。アレイ部は、各々が縦横２Ｎ−１×２Ｎ個の面積Ｓの正方形からなる８個のサブアレイ部３に分割される。
【００４５】
８個のサブアレイ部３は、上記３行３列の９個の領域のうちの中央の領域を除く８個の領域にそれぞれ配置される。中央領域の中央部には制御回路４が集中配置され、制御回路４の周囲にパッド５群が配置される。
【００４６】
図２（ａ）（ｂ）はＤＲＡＭチップ１が収容されたパッケージ１０の外観を示す図、図３（ａ）（ｂ）はパッケージ１０の内部を示す図である。
【００４７】
図２（ａ）（ｂ）および図３（ａ）（ｂ）を参照して、上方から見るとパッケージ１０のアスペクト比がほぼ１：２となっている。パッケージ１０内にはＤＲＡＭチップ１が収容され、ＤＲＡＭチップ１の上方に複数のリードフレーム１１が放射状に配置される。
【００４８】
各リードフレーム１１の内方端部はボンディングワイヤ１２を介してパッド５に接続され、リードフレーム１１の外方端部はパッケージ１１の長辺部から外部に露出している。制御信号、アドレス信号などはリードフレーム１１群を介して外部からＤＲＡＭチップ１に入力され、読出データがリードフレーム１１群を介してＤＲＡＭチップ１から外部に出力される。
【００４９】
他の構成および動作は従来のＤＲＡＭと同様であるので、その説明は繰返さない。
この実施の形態では、アスペクト比が１：２の半導体基板２の主表面を３行３列の９個の領域に分割し、中央領域を除く８個の領域の各々に縦横２Ｎ−１×２Ｎ個の面積Ｓの正方形からなるサブアレイ部３を配置し、中央領域に制御回路４およびパッド５群を集中配置する。したがって、チップ１の縦・横サイズがほぼサブアレイ部３のサイズのみで決まり、パッド５および制御回路４のサイズがチップ１の縦・横サイズに影響しなくなる。また、チップ１全体がほぼ１：２のアスペクト比となるため、ほぼ１：２のアスペクト比のパッケージ１０に収容したとき、パッケージ面積に対するチップ面積の有効比率を高めることができ、結果として小さなパッケージ１０に収容することができる。
【００５０】
なお、図４に示すように各サブアレイ部３を各々が縦横２Ｎ−２×２Ｎ−１個の面積Ｓの正方形からなる４つのサブアレイ部２１に分割してもよい。また、図５に示すように各サブアレイ部３を各々が縦横２Ｎ−１×２Ｎ−１個の正方形からなる２つのサブアレイ部２１に分割してもよい。また、図６に示すように各サブアレイ部３を各々が縦横２Ｎ−２×２Ｎ個の２つのサブアレイ部２３に分割してもよい。
【図面の簡単な説明】
【００５１】
【図１】この発明の一実施の形態によるＤＲＡＭチップの構成を示す平面図である。
【図２】図１に示したＤＲＡＭチップが内部に収容されたパッケージの外観を示す図である。
【図３】図２に示したパッケージの内部を詳細に示す図である。
【図４】図１に示したＤＲＡＭチップの改良例を示す図である。
【図５】図１に示したＤＲＡＭチップの他の改良例を示す図である。
【図６】図１に示したＤＲＡＭチップのさらに他の改良例を示す図である。
【図７】従来のＤＲＡＭの構成を示すブロック図である。
【図８】図７に示した行デコーダ、列デコーダおよびメモリマットのチップレイアウトを示す図である。
【図９】図８に示したメモリアレイブロックの構成を詳細に示す図である。
【図１０】図８に示したメモリアレイブロックおよびセンスアンプ帯の構成を詳細に示す回路図である。
【図１１】２２ＮビットのＤＲＡＭのチップレイアウトを例示する平面図である。
【図１２】２２Ｎ＋１ビットのＤＲＡＭのチップレイアウトを例示する平面図である。
【符号の説明】
【００５２】
１  ＤＲＡＭチップ、２，６０，７０，７３  半導体基板、３，２１〜２３，６３〜６５，７１，７２  サブアレイ部、４，６１  制御回路、５，６２  パッド、１０  パッケージ、１１  リードフレーム、１２  ボンディングワイヤ、３１  クロック発生回路、３２  行および列アドレスバッファ、３３  行デコーダ、３４  列デコーダ、３５  メモリマット、３６  メモリアレイ、３７  センスアンプ＋入出力制御回路、３８  入力バッファ、３９  出力バッファ、４０  アレイ部、４１，５７  転送ゲート、４２，４３，４５，４６，５１，５２，５４〜５６，５８，５９  ＮチャネルＭＯＳトランジスタ、４４  列選択ゲート、４７  センスアンプ、４８，４９  ＰチャネルＭＯＳトランジスタ、５３  イコライザ、ＭＣ  メモリセル、ＷＬ  ワード線、ＢＬ，／ＢＬ  ビット線、ＣＳＬ  
列選択線、ＭＡ  メモリアレイブロック、ＳＡ  センスアンプ帯。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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