(57)【要約】【課題】素子分離溝の側壁に与えられるダメージを抑制できるようにする。【解決手段】シリコン基板２の上方側からインプランテーション技術によりボロン等のｐ型の不純物を導入する。この不純物は、シリコン基板２の素子形成領域ＡＡのチャネル領域ＣＨに導入された不純物と同一導電型の不純物である。この後、アニール工程等により加熱されチャネル領域ＣＨから不純物が素子分離領域１０側に放出されやすくなっても特にシリコン基板２の表面に近い側からの不純物放出を抑制でき、セルトランジスタＴｒの閾値電圧を安定的に保つことができる。【選択図】図１９
2007142183.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
チャネル領域を備え前記半導体基板に形成されたトランジスタと、
前記チャネル領域に隣接して形成されると共に絶縁膜が形成された素子分離領域とを備え、
前記素子分離領域の絶縁膜には、前記チャネル領域に導入された不純物と同種の不純物が導入されていることを特徴とする半導体装置。
【請求項２】
前記素子分離領域の絶縁膜には、前記不純物が前記半導体基板の表面部付近の深さにおいてピーク濃度となり、前記素子分離領域の深さ方向に向けて濃度が低下するように導入されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
セルトランジスタおよびトレンチキャパシタを備えたＤＲＡＭセルが形成されると共に、素子分離溝が形成されることにより前記セルトランジスタのチャネル領域が区画された半導体基板と、
前記ＤＲＡＭセルのセルトランジスタおよびトレンチキャパシタと他の素子とを分離する絶縁膜が形成された素子分離領域とを備え、
前記セルトランジスタのチャネル領域には、所定種の不純物が導入され、
前記素子分離領域の絶縁膜には、前記チャネル領域に導入された不純物と同種の不純物が、前記素子分離領域の上部における前記半導体基板の表面付近の深さにおいてピーク濃度となり、前記素子分離領域の深さ方向に向けて濃度が低下するように導入されていることを特徴とする半導体装置。
【請求項４】
半導体基板に素子分離溝を形成することによりチャネル領域を区画する第１工程と、
前記素子分離溝内に所定種の不純物が導入された絶縁膜を形成する第２工程と、
前記チャネル領域内に前記所定種の不純物を導入する第３工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記第２工程では、前記絶縁膜に対して不純物をイオンインプランテーション技術によりイオン注入することにより前記所定種の不純物が導入された絶縁膜を形成することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子を分離するためのＳＴＩ（Shallow Trench Isolation)構造の素子分離領域を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子の集積度の向上に伴い素子の微細化が進められている。半導体素子の微細化に伴い素子分離領域も微細化されている。そこで、素子分離領域にはＳＴＩ構造が採用されている。このＳＴＩ構造の素子分離領域は、半導体基板の表面に素子分離溝を形成し素子形成領域を区画した後、素子分離溝の内部に絶縁膜が埋め込まれることにより構成される。
【０００３】
素子形成領域には前記素子の一種として例えばトランジスタが形成されるが、例えばトランジスタの閾値電圧を調整するため不純物を素子形成領域に導入する必要がある。しかしながら近年の素子の微細化に伴い不純物を導入したとしても、後の熱処理時に素子分離領域側に拡散してしまうという問題が生じていた。この問題を解決するため素子形成領域の側壁上部にイオン注入する技術がある（例えば、特許文献１参照）。
【０００４】
この特許文献１によれば、ボロン（不純物）を素子形成領域の側壁上部に注入し約１０００℃で約５秒間のＲＴＡ（Rapid Thermal Annealing)法による急速加熱を行うことにより、注入されたボロンと素子形成領域を構成するシリコンとを結合している。これにより、ソース／ドレイン領域の活性化のために行われる熱処理に伴うボロンの拡散を抑制することができる。
【特許文献１】特開２００３−９２３８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示されている技術を適用し素子分離溝の側壁に例えばイオン注入により不純物を導入したとしても素子分離溝の側壁に与えられるダメージが大きくなってしまう。するとリーク電流が増加してしまうため所望の特性を得られないという不具合を生じてしまう。
本発明は、上記事情に鑑みてなされたもので、その目的は、素子分離溝の側壁に与えられるダメージを抑制できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、半導体基板と、チャネル領域を備え半導体基板に形成されたトランジスタと、チャネル領域に隣接して形成されると共に絶縁膜が形成された素子分離領域とを備え、素子分離領域の絶縁膜には、素子形成領域に導入された不純物と同種の不純物が導入されていることを特徴としている。
【０００７】
本発明の半導体装置は、セルトランジスタおよびトレンチキャパシタを備えたＤＲＡＭセルが形成されると共に、素子分離溝が形成されることによりセルトランジスタのチャネル領域が区画された半導体基板と、ＤＲＡＭセルのセルトランジスタおよびトレンチキャパシタと他の素子とを分離する絶縁膜が形成された素子分離領域とを備え、セルトランジスタのチャネル領域には、所定種の不純物が導入され、素子分離領域の絶縁膜には、チャネル領域に導入された不純物と同種の不純物が、前記素子分離領域の上部における半導体基板の表面付近の深さにおいてピーク濃度となり、前記素子分離領域の深さ方向に向けて濃度が低下するように導入されていることを特徴としている。
【０００８】
本発明の半導体装置の製造方法は、半導体基板に素子分離溝を形成することにより素子形成領域を区画する第１工程と、素子分離溝内に所定種の不純物が導入された絶縁膜を形成する第２工程と、チャネル領域内に前記所定種の不純物を導入する第３工程とを備えたことを特徴としている。
【発明の効果】
【０００９】
本発明によれば、素子分離溝の側壁に与えられるダメージを抑制できるという効果を奏する。
【発明を実施するための最良の形態】
【００１０】
本発明の一実施形態について図１ないし図２０を参照しながら説明する。図１および図２は、トレンチキャパシタ型のＤＲＡＭセルを備えた半導体装置としてのＤＲＡＭ半導体記憶装置１について、メモリセルの切断面図およびメモリセルの配設状態の平面図を模式的に示している。本実施形態においては、Ｐ型のシリコン基板にメモリセル領域を形成した例を示す。
【００１１】
＜構造について＞
図２は、ＤＲＡＭ半導体記憶装置１におけるメモリセルの配設状態の一例を模式的な平面図により示している。また図１は、メモリセルの内部構造を図２のＸ−Ｘ線に沿う模式的な切断面図により示している。図２に示すように、ＤＲＡＭ半導体記憶装置１は、シリコン基板２にメモリセル３が複数配列されたメモリセル領域を備えている。このメモリセル領域においてはトレンチ４が千鳥足状に配設されており、それぞれが楕円柱状に形成されている。
図１に示すように、メモリセル３は、トレンチキャパシタＣおよびｎＭＯＳ型のセルトランジスタＴｒにより構成されている。シリコン基板２には、深いトレンチ４が形成されており、このトレンチ４の底部側に位置してトレンチキャパシタＣが形成されている。
【００１２】
以下、トレンチキャパシタＣの構成について説明する。トレンチ４の外周には、当該トレンチ４の下部からある所定の深さまでプレート拡散層５が形成されている。このプレート拡散層５は、メモリセル３の構成するトレンチキャパシタＣのプレート電極として機能する。トレンチ４の内面で且つプレート拡散層５上には、キャパシタ絶縁膜６が形成されている。このキャパシタ絶縁膜６は、ＳｉＮ−ＳｉＯ2膜、またはＡｌ2Ｏ3−ＳｉＯ2膜、またはＨｆＯ2−ＳｉＯ2膜等により形成されており、トレンチキャパシタＣの両プレート電極分離用の誘電体膜として機能する。
【００１３】
トレンチ４の内面且つキャパシタ絶縁膜６の内側には、第１の導電膜７が形成されている。この第１の導電膜７は、例えば不純物がドープされた多結晶シリコン、アモルファスシリコン、もしくはポリサイドにより形成されている。
【００１４】
第１の導電膜７およびキャパシタ絶縁膜６の上には、側壁絶縁膜８がトレンチ４の内周面に形成されている。この側壁絶縁膜８は、縦型寄生トランジスタのリーク電流を抑制するための膜であり、熱処理されることにより形成されたシリコン酸化膜からなる熱酸化膜２９と、その内側に化学気相成長法（ＣＶＤ(Chemical Vapor Deposition)法）により形成されたシリコン酸化膜からなる絶縁膜３０との積層構造で構成されている。
【００１５】
この側壁絶縁膜８の内側には、第２の導電膜９が形成されている。この第２の導電膜９は、例えば不純物がドープされた多結晶シリコン、アモルファスシリコン、もしくはポリサイドにより形成されている。
【００１６】
また、トレンチ４の内部で且つ第２の導電膜９の上には第３の導電膜１３が形成されている。この第３の導電膜１３は、不純物がドープされた多結晶シリコン、アモルファスシリコン、もしくはポリサイドにより形成されている。このようにして、トレンチキャパシタＣは、第１ないし第３の導電膜７、９、１３、プレート拡散層５およびキャパシタ絶縁膜６を備えて構成されている。
【００１７】
第１の導電膜７の上方および第２の導電膜９の上側部にはＳＴＩ(Shallow Trench Isolation)構造の素子分離領域１０が形成されている。図１に示すように、この素子分離領域１０は、トレンチキャパシタＣを挟んでセルトランジスタＴｒの形成側とは反対側に形成され、メモリセル３のトレンチキャパシタＣが、隣接した他のメモリセル３との間で電気的に高抵抗に保たれるように形成されている。
【００１８】
また、この素子分離領域１０の上にはワード線ＷＬが通過するように形成されているが、素子分離領域１０は、トレンチキャパシタＣとワード線ＷＬとの間を電気的に高抵抗に保つように形成されている。この素子分離領域１０は、素子形成領域ＡＡを区画するように形成されている。図２０は、図２のＹ−Ｙ線に沿う切断面図を示している。尚、この図２０には、ゲート酸化膜１８、層間絶縁膜２２、ビット線２０の記載を省略している。この図２０に示すように、素子形成領域ＡＡの両側に隣接して素子分離領域１０が形成されている。
【００１９】
この素子分離領域１０は、素子分離溝１２の内面に対して信頼性向上のためのシリコン酸化膜３２が薄く形成されると共に、このシリコン酸化膜３２の上にＴＥＯＳ(Tetra Ethoxy Silane)膜からなるシリコン酸化膜１１（素子分離絶縁膜に相当）が埋込み形成されることにより構成される。尚、このシリコン酸化膜１１がＴＥＯＳ膜により構成される場合、ＨＤＰ(High Density Plasma)−ＣＶＤ法により形成される。尚、シリコン酸化膜１１および３２が素子分離領域１０の絶縁膜に相当している。
【００２０】
通常、このシリコン酸化膜１１には不純物が導入されていない。このため素子分離領域１０内におけるシリコン酸化膜１１の不純物濃度は素子形成領域ＡＡにおける不純物濃度に比較して低く、熱工程等の影響によりセルトランジスタＴｒのチャネル領域ＣＨの不純物が素子分離領域１０に放出されてしまう。
【００２１】
そこで、本実施形態においては、素子形成領域ＡＡのチャネル領域ＣＨに導入されている不純物と同種の不純物がシリコン酸化膜１１に導入されている。したがって、たとえ熱工程を経たとしても素子形成領域ＡＡのチャネル領域ＣＨからシリコン酸化膜１１に対する不純物抜けを抑制できる。
【００２２】
セルトランジスタＴｒは、トレンチキャパシタＣに隣接して配設されると共に電気的に接続するようにトレンチ４の水平面のある所定方向側に形成されている。また、トレンチ４に埋込まれた第３の導電膜１３とトレンチ４の外周におけるセルトランジスタＴｒとの界面にはストラップ部１４が形成されている。
【００２３】
このストラップ部１４は、ドナー型の不純物が第３の導電膜１３から外方拡散されることによりトレンチ４の上部外周のセルトランジスタＴｒ側に形成される。セルトランジスタＴｒは、ワード線ＷＬとしても機能するゲート電極１５、ｎ型の一方および他方の拡散層１６および１７（ソース／ドレイン拡散層）、ゲート絶縁膜としてのゲート酸化膜１８を備えている。ストラップ部１４や拡散層１６および１７に導入される不純物は、水平方向に略同一濃度で導入されるが、その濃度は素子分離領域１０に導入される不純物の濃度よりも大幅に濃い。
【００２４】
素子分離領域１０には、シリコン酸化膜１１の上部におけるシリコン基板２の表面付近に濃度がピークとなり、その深さ方向に向けて濃度が低下するように導入されている。
ゲート電極１５は、多結晶シリコン層１５ａおよびその上に形成されたシリサイド１５ｂにより構成されている。一方の拡散層１６には、第３の導電膜１３が電気的に接続されている。シリコン基板２の上にはゲート酸化膜１８が形成されている。このゲート酸化膜１８の上にはゲート電極１５が形成されている。このゲート電極１５を覆うようにシリコン窒化膜による側壁絶縁膜２１が形成されている。ゲート電極１５の両脇にはシリコン基板２の表層側に一方および他方の拡散層１６および１７が形成されている。これらの一方および他方の拡散層１６および１７の間がチャネル領域ＣＨとして構成されている。
【００２５】
また、他方の拡散層１７にはコンタクトプラグ１９が構造的および電気的に接続されており、他方の拡散層１７はコンタクトプラグ１９を介して上層側のビット線２０に接続されている。このコンタクトプラグ１９は、拡散層１７およびビット線２０を電気的に導通接続するように形成されている。さらに、ビット線２０とメモリセル３とを電気的に高抵抗に保つように層間絶縁膜２２が形成されている。
【００２６】
本実施形態に係る構成によれば、素子形成領域ＡＡのチャネル領域ＣＨに導入されている不純物と同種の不純物がシリコン酸化膜１１に導入されているため、素子形成領域ＡＡのチャネル領域ＣＨからシリコン酸化膜１１に対する不純物抜けを抑制できる。これにより、素子分離領域１０の側壁に不純物をイオン注入する必要もなくなり、側壁にダメージが与えられることもなくなる。したがってこの原因に起因したリーク電流を抑制できる。
【００２７】
また、本実施形態では、不純物が素子分離領域１０内のシリコン酸化膜１１の上部におけるシリコン基板２の表面付近においてピーク濃度となり、深さ方向に向けて濃度が低下するように導入されている。したがって、ストラップ部１４および拡散層１６の最深部付近に隣接した素子分離領域１０における絶縁膜１１内（図２の領域１１ｂにおけるストラップ部１４および拡散層１６の最深部の隣接領域）の不純物濃度を低下させることができ、ジャンクションリーク電流を抑制できる。
【００２８】
＜製造方法について＞
以下、このようなトレンチキャパシタ型のＤＲＡＭセルを備えたＤＲＡＭ半導体記憶装置１の特にメモリセル３の製造方法について図３ないし図２０を参照しながら説明する。図３ないし図２０は、製造方法の一連の流れを切断面図により模式的に示している。
【００２９】
まず図３に示すように、シリコン基板２上にシリコン酸化膜２８を形成し、この上にシリコン窒化膜２３を堆積する。また、このシリコン窒化膜２３の上にＢＳＧ（Boron Silicate Glass)膜２４を堆積し、この上にハードマスクとして機能するＴＥＯＳ膜２５を堆積する。さらに、図４に示すように、ＴＥＯＳ膜２５上にフォトレジスト（図示せず）を塗布してリソグラフィ技術によりパターン形成し、異方性エッチングによりＴＥＯＳ膜２５、ＢＳＧ膜２４、シリコン窒化膜２３およびシリコン酸化膜２８をエッチングしトレンチ４を形成した後、レジストパターンを除去する。
【００３０】
レジストパターンを除去した後、図５に示すように、ＢＳＧ膜２４およびＴＥＯＳ膜２５をマスクとして異方性エッチングによりシリコン基板２を所定の深さまでエッチングすることにより深いトレンチ４を形成する。このとき、ＴＥＯＳ膜２５もこの異方性エッチングによりエッチングされ、本工程途中において消滅する。次に、ＢＳＧ膜２４を除去する。
【００３１】
さらに、図６に示すように、トレンチ４の底部から所定の高さ（深さ）までトレンチ４の内面に不純物がドープされたシリカガラス２６を堆積し、このシリカガラス２６をＴＥＯＳ膜（図示せず）で覆い、高温で熱処理することによりトレンチ４の外側面にトレンチキャパシタＣのプレート拡散層５を形成する。
【００３２】
その後、トレンチ４内のＴＥＯＳ膜およびシリカガラス２６を除去し洗浄した後、図７に示すように、プレート拡散層５の上にキャパシタ絶縁膜６を成膜し、このキャパシタ絶縁膜６の内側に第１の導電膜７を埋込み形成し、プレート拡散層５の上部付近までエッチバックする。次に、この処理基板を熱処理することによりトレンチ４の内面を熱酸化し熱酸化膜２９を形成する。この熱酸化膜２９は、縦型寄生トランジスタによるリーク電流抑制のために形成される膜であり例えば８００℃以上の高温で形成される。次に、この熱酸化膜２９を覆うようにＣＶＤ法により等方的にシリコン酸化膜（例えばＴＥＯＳ膜）による絶縁膜３０を形成する。
【００３３】
次に、図８に示すように、第１の導電膜７の上部に形成された絶縁膜３０および熱酸化膜２９を異方性エッチングにより除去する。これにより、絶縁膜３０および熱酸化膜２９がトレンチ４の内側壁に残留し、側壁絶縁膜８が形成される。
【００３４】
次に、図９に示すように、第１の導電膜７の上部で且つ側壁絶縁膜８の内側に第２の導電膜９を埋込み形成し、図１０に示すように、シリコン基板２の表面より少し深い位置まで第２の導電膜９をエッチングする。次に、図１１に示すように、第２の導電膜９の上側に形成されたトレンチ４内の側壁絶縁膜８を等方性エッチングにより選択的に除去する。次に、図１２に示すように、第２の導電膜９および側壁絶縁膜８の上に第３の導電膜１３を形成し、シリコン基板２の表面付近までエッチバックする。
【００３５】
さらに、レジスト（図示せず）を塗布しリソグラフィ技術によりレジストパターンを形成した後、図１３に示すように、異方性エッチングにより第２および第３の導電膜９および１３や側壁絶縁膜８に素子分離溝１２を加工形成する。この加工工程においては、隣接する各メモリセル３を構成するトレンチ４間の対向側に素子分離領域１０用の穴部としてシリコン基板２の表面から所定の深さまで素子分離溝１２を形成する。このとき、第３の導電膜１３は、トレンチキャパシタＣに対して自己のメモリセル３を形成するセルトランジスタＴｒの一方の拡散層１６（図１参照）側に残留するようになる。
【００３６】
図１４ないし図１９は、図２におけるＹ−Ｙ線に沿う切断面図を模式的に示している。特に、図１４は、素子分離溝１２の形成時におけるＹ−Ｙ線に沿う切断面図を模式的に示している。
この図１４に示すように、素子分離溝１２を形成するときには、素子形成領域ＡＡの両側に素子分離溝１２を形成する。尚、素子形成領域ＡＡは、メモリセル３におけるセルトランジスタＴｒのチャネル領域ＣＨおよび拡散層１６，１７を含む領域を示している。
【００３７】
次に、図１５に示すように、シリコン窒化膜２３を等方的に１００Å程度後退させる。次に、図１６に示すように、ゲート酸化膜の信頼性向上を目的としてシリコン基板２の素子分離溝１２内の表面を酸化しシリコン酸化膜３２を形成する。次に、図１７に示すように、素子分離溝１２内の表面に形成されたシリコン酸化膜３２の内側に対してＨＤＰ−ＣＶＤ法によりＴＥＯＳ膜（シリコン酸化膜１１）を埋込む。
【００３８】
次に、図１８に示すように、シリコン窒化膜に対して高選択性を有する条件によりシリコン酸化膜１１を所定深さまでエッチバックする。シリコン酸化膜１１の上面は、シリコン窒化膜２３の上面より下方で且つシリコン基板２の上面より上方に位置するように形成される。
【００３９】
次に、図１９に示すように、シリコン基板２の上方側からインプランテーション技術によりボロン等のｐ型の不純物を導入する。図１および図１９には、不純物の注入領域１１ａを示している。この注入領域１１ａは、シリコン基板２の表面付近から所定の深さまでの領域である。導入される不純物は、シリコン基板２におけるセルトランジスタＴｒのチャネル領域ＣＨの導電型と同一導電型の不純物である。尚、不純物導入を望まない領域（例えば周辺回路領域）にはこの不純物の導入工程の前にレジストによりマスクする。
【００４０】
このように不純物を導入するときには、シリコン窒化膜２３がシリコン基板２の上に例えば１５００Å程度残留しているため、このシリコン窒化膜２３がマスクとなり素子形成領域ＡＡには不純物が導入されることがない。これにより、セルトランジスタＴｒの素子特性が変化することもない。また、インプランテーション技術により不純物を導入するため、シリコン基板２の表面に近い側のシリコン酸化膜１１中の不純物濃度を上昇させることができる。
【００４１】
この後、素子形成領域ＡＡに対して閾値調整用の不純物のインプランテーション処理が行われた後、たとえその後活性化アニール工程等により加熱され素子形成領域ＡＡ（チャネル領域ＣＨ）から不純物が素子分離領域１０側に放出されやすくなってもシリコン基板２の素子形成領域ＡＡ（チャネル領域ＣＨ）のうちの特にシリコン基板２の表面に近い側からの不純物放出を抑制でき、セルトランジスタＴｒの閾値電圧を安定的に保つことができる。
【００４２】
シリコン基板２の表面からシリコン酸化膜１１の表面までの高さはデバイス設計に応じて変化するが、この高さに応じてインプランテーション処理の加速電圧を調整し、シリコン基板２の表面付近、もしくは、シリコン基板２の表面から１０００Å程度の深さまでの間の所定の深さに不純物濃度のピークを調整すると良い。実験的に、シリコン窒化膜２３の膜厚を１５００Å、シリコン酸化膜１１のシリコン窒化膜２３の上面からの距離を１０００Åとしたとき、加速電圧を１０〜４０［ｋｅＶ］、ドーズ量を１×１０12〜１×１０14［ｃｍ-2］の範囲内の一定量として不純物をイオン注入すると良い。この場合、上述した深さに不純物濃度のピークを調整しやすくなる。
【００４３】
また、不純物濃度は、シリコン基板２のチャネル領域ＣＨよりも不純物濃度が低くても不純物放出の抑制作用を奏するがチャネル領域ＣＨに導入される不純物濃度よりも高濃度であることが望ましい。この場合、不純物抜けの抑制効果を向上させることができる。
【００４４】
この後、図２０に示すように、シリコン酸化膜に対して高選択性を有する条件で、トレンチ４形成用のハードマスク材として使用したシリコン窒化膜２３を剥離する。
尚、このような構成を製造するときには熱工程を経て製造することになるが、このような熱工程により第３の導電膜１３からドナー型の不純物が外方拡散されることによりストラップ部１４が形成される（図１参照）。このストラップ部１４は、セルトランジスタＴｒの拡散層１６およびトレンチキャパシタＣ間の電気抵抗抑制のために形成される領域である。次に、シリコン酸化膜２８を剥離し、再度シリコン酸化膜（図示せず）を形成した後、セルトランジスタＴｒのチャネル領域ＣＨに対して閾値調整用の不純物をイオン注入する。
【００４５】
次に、図１に示すように、熱酸化処理によりゲート酸化膜１８を形成すると共に、このゲート酸化膜１８上や素子分離領域１０上にゲート電極１５（多結晶シリコン層１５ａおよびシリサイド１５ｂ）を形成すると共に、ゲート電極１５の両脇に対してシリコン基板２の表層側にｎ型の拡散層１６および１７を形成し、その後側壁絶縁膜２１を形成する。このとき、セルトランジスタＴｒの拡散層１６が第３の導電膜１３と電気的に接続するように形成される。
【００４６】
次に、側壁絶縁膜２１の上に層間絶縁膜２２を形成し、この層間絶縁膜２２をエッチング加工することによりセルトランジスタＴｒの他方の拡散層１７の上部の層間絶縁膜２２を除去することでコンタクトホール３３を形成し、コンタクトプラグ１９を埋込み形成する。さらに、コンタクトプラグ１９の上部にＴｉ（チタン）膜もしくはＷ（タングステン）膜等の金属膜からなるビット線２０（上層配線）を形成する。これにより、他方の拡散層１７とビット線２０との間がコンタクトプラグ１９により電気的に導通接続するようになる。この後、数工程を経てＤＲＡＭ半導体記憶装置１が完成するが、この詳細説明については省略する。
【００４７】
本実施形態の製造方法によれば、シリコン基板２に素子分離溝１２を形成することによりチャネル領域ＣＨを区画し、素子分離溝１２の内面にシリコン酸化膜３２を形成すると共にこの上に例えばＴＥＯＳ膜からなるシリコン酸化膜１１を埋込み、このシリコン酸化膜１１に対してインプランテーション技術によりボロン等のｐ型の不純物をイオン注入するため、たとえその後活性化アニール工程等により加熱され素子形成領域ＡＡ（チャネル領域ＣＨ）から不純物が素子分離領域１０側に放出されやすくなってもシリコン基板２の特に表面に近い側からの不純物放出を抑制でき、シリコン基板２の表面付近の不純物濃度低下を抑制することができる。これにより、セルトランジスタＴｒの閾値電圧を安定的に保つことができる。これにより、素子分離領域１０の側壁に不純物をイオン注入する必要もないため、側壁にダメージが与えられることもない。
【００４８】
不純物が素子分離領域１０の上部においてシリコン基板２の表面付近においてピーク濃度となりその深さから深さ方向に向けて濃度が低下するように導入されているため、ストラップ部１４の最深部付近に隣接した素子分離領域１０における絶縁膜１１内（図２の領域１１ｂにおけるストラップ部１４および拡散層１６の最深部付近の隣接領域参照）の不純物濃度を低下させることができ、ジャンクションリーク電流を抑制できる。
【００４９】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
素子分離溝１２にシリコン酸化膜３２および１１を形成した後、シリコン酸化膜３２および１１に対してイオン注入する実施形態を示したが、これに限定されるものではなく、例えば素子分離溝１２内に対して素子形成領域ＡＡのチャネル領域ＣＨに導入される不純物と同種の不純物を含む膜を成膜するようにしても良い。
【００５０】
前述実施形態に限定されるものではなく、半導体装置内にＮチャネル型のＦＥＴが形成されていれば、素子形成領域ＡＡのチャネル領域ＣＨに導入されているＰ型の不純物と同種の不純物（例えばボロン（Ｂ））を素子分離領域１０に導入したり、半導体装置内にＰチャネル型のＦＥＴが形成されていれば、素子形成領域ＡＡのチャネル領域ＣＨに導入されているＮ型の不純物と同種の不純物（例えばリン（Ｐ）や砒素（Ａｓ））を素子分離領域１０に導入するようにしても良い。すなわち、ＤＲＡＭ半導体記憶装置に限定されるものではなく、ＦＥＴが形成されている半導体装置であればどのような半導体装置に適用しても良い。特に汎用ＤＲＡＭ、特定用途ＤＲＡＭ、混載ＤＲＡＭ半導体記憶装置に適用すると良い。Ｐ型のシリコン基板２に形成した例を示したが、その他の半導体基板に適用しても良い。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態を示す模式的な切断面図
【図２】模式的な平面図
【図３】製造の流れを示す模式的な切断面図（その１）
【図４】製造の流れを示す模式的な切断面図（その２）
【図５】製造の流れを示す模式的な切断面図（その３）
【図６】製造の流れを示す模式的な切断面図（その４）
【図７】製造の流れを示す模式的な切断面図（その５）
【図８】製造の流れを示す模式的な切断面図（その６）
【図９】製造の流れを示す模式的な切断面図（その７）
【図１０】製造の流れを示す模式的な切断面図（その８）
【図１１】製造の流れを示す模式的な切断面図（その９）
【図１２】製造の流れを示す模式的な切断面図（その１０）
【図１３】製造の流れを示す模式的な切断面図（その１１）
【図１４】製造の流れを示す模式的な切断面図（その１２）
【図１５】製造の流れを示す模式的な切断面図（その１３）
【図１６】製造の流れを示す模式的な切断面図（その１４）
【図１７】製造の流れを示す模式的な切断面図（その１５）
【図１８】製造の流れを示す模式的な切断面図（その１６）
【図１９】製造の流れを示す模式的な切断面図（その１７）
【図２０】製造の流れを示す模式的な切断面図（その１８）
【符号の説明】
【００５２】
図面中、２はシリコン基板（半導体基板）、１０は素子分離領域、１１および３２はシリコン酸化膜（絶縁膜）、ＣＨはチャネル領域を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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