(57)【要約】【課題】動作特性を劣化させることなくセル面積の縮小化を図ったマクロセル構造の半導体集積回路を得る。【解決手段】Ｐウェル領域１の中央部にＮウェル領域２が形成される。Ｎウェル領域２の平面視上方及び下方にＮ活性領域４ａ及び４ｂが形成される。Ｐウェル領域１内においてＮ活性領域４ａの平面視上方及び下方にＰウェルコンタクト領域５ａ及び５ｂが横方向に延びて形成される。Ｎウェル領域２内において中央にＰ活性領域３が形成され、Ｐ活性領域３の左横に縦方向に延びてＮウェルコンタクト領域６が形成される。Ｐ活性領域３の中心部を横断するＶＤＤ用メタル配線層１４の一部であるウェルコンタクト部１４ｃは、Ｎウェルコンタクト領域６上にも形成され、ウェルコンタクト部１４ｃとＮウェルコンタクト領域６とは複数のコンタクトホール２１を介して電気的に接続される。【選択図】図１
2007095890.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上層部に形成され、第１及び第２の方向によって規定される平面視矩形状の第１の導電型の第１の活性領域を備え、前記第１の活性領域内において、前記第１の方向における第１の長さで所定の動作特性が規定される第１の導電型の基本トランジスタが、前記第２の方向に沿って複数個形成され、
前記半導体基板の上層部に形成され、前記第１の活性領域に対し前記第１の方向における一方側及び他方側にそれぞれ配置される第２の導電型の第２及び第３の活性領域と、
前記半導体基板の上層部に、前記第１の活性領域に対して前記第２の方向の所定側において近傍に配置され、前記第１の方向に延びて形成される第２の導電型の基板電位設定用領域とをさらに備え、前記基板電位設定用領域に付与する電位によって複数の前記基本トランジスタの基板電位が設定される、
半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路であって、
前記半導体基板の上方における同一形成層に設けられる第１及び第２の金属配線層をさらに備え、
前記第１の金属配線層は前記第１の活性領域内の前記第１の方向における一端から他端に延びる第１のコンタクト部分で前記基本トランジスタの一方電極領域と電気的に接続され、
前記第２の金属配線層は前記第１の活性領域内の前記第１の方向における他端から一端に延びる第２のコンタクト部分で前記基本トランジスタの他方電極領域と電気的に接続される、
半導体集積回路。
【請求項３】
請求項１あるいは請求項２記載の半導体集積回路であって、
前記第１の金属配線層は所定電位を付与する電位供給線を含み、
前記基板電位設定用領域は前記第１の活性領域の前記所定側に、前記第１の活性領域と接触して形成される隣接基板電位設定用領域を含み、
前記第１の活性領域の前記隣接基板電位設定用領域と接触する領域は、前記基本トランジスタの一方電極領域を含み、前記所定電位は前記基本トランジスタの基板電位を含む、
半導体集積回路。
【請求項４】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体集積回路であって、
前記第１の導電型はＰ型を含み、前記第２の導電型はＮ型を含む、
半導体集積回路。
【請求項５】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体集積回路であって、
前記第１の導電型はＮ型を含み、前記第２の導電型はＰ型を含む、
半導体集積回路。
【請求項６】
請求項１ないし請求項５のうち、いずれか１項に記載の半導体集積回路であって、
前記半導体基板の上層部に形成され、前記第１の活性領域に対し前記第２の方向にそって配置される第１の導電型の第４の活性領域をさらに備え、
前記半導体基板の上層部に形成され、前記基板電位設定用領域は前記第１の活性領域と前記第４の活性領域と間に配置される基板電位設定用領域を含む、
半導体集積回路。
【請求項７】
請求項１ないし請求項６のうち、いずれか１項に記載の半導体集積回路であって、
前記複数の基本トランジスタは、各々の制御電極に共通の信号を受け、互いに隣接配置される一対の基本トランジスタを含み、前記一対の基本トランジスタの制御電極同士が少なくとも２箇所で電気的に接続されることにより、一つのリング形状を呈することを特徴する、
半導体集積回路。
【請求項８】
請求項１ないし請求項７記載のうち、いずれか１項に記載の半導体集積回路を含む第１の部分回路部と、
前記第１の部分回路部と配線の一部を共用する第２の部分回路部とを備え、
前記第１の回路部は、
前記半導体基板の上層部に形成され、前記第２の活性領域を基準として前記第１の方向における前記第１の活性領域と反対側に配置される第１の導電型の第２の基板電位設定用領域と、
前記半導体基板の上層部に形成され、前記第３の活性領域を基準として前記第１の方向における前記第１の活性領域と反対側に配置される第１の導電型の第３の基板電位設定用領域とをさらに備え、前記第２及び第３の基板電位設定用領域に付与する電位によって前記第２及び第３の活性領域内に形成される第２の導電型のトランジスタの基板電位が設定され、
前記第２の回路部は、
前記半導体基板の上層部に形成される第１の導電型の第４の活性領域と、
前記半導体基板の上層部に形成され、前記第４の活性領域に対し前記第１の方向に沿って配置される第２の導電型の第５の活性領域と、
前記半導体基板の上層部に形成され、前記第４の活性領域を基準として前記第１の方向における前記第５の活性領域と反対側に配置される第２の導電型の第４の基板電位設定用領域と、
前記半導体基板の上層部に形成され、前記第５の活性領域を基準として前記第１の方向における前記第４の活性領域と反対側に配置される第１の導電型の第５の基板電位設定用領域とを備え、前記第４及び第５の基板電位設定用領域に付与する電位によって前記第４及び第５の活性領域内に形成される第１及び第２の導電型のトランジスタそれぞれの基板電位が設定され、
前記第２及び第３の基板電位設定用領域間の前記第１の方向における第１の距離は、前記第４及び第５の基板電位設定用領域間の前記第１の方向における第２の距離よりも長いことを特徴とする、
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、マクロセル構造で構成される半導体集積回路に関する。
【背景技術】
【０００２】
高さ（所定方向のセル形成長）の揃ったマクロセルと呼ばれる論理素子を構成要素に持つ半導体集積回路（以下、「ＬＳＩ」と称する場合あり）では、特定の領域にマクロセルを配置し、マクロセル同士を配線で接続することにより所望の回路を構成する。
【０００３】
図１７は従来のシングルハイトセル構造の一例として１６倍力（×１６）のＮＡＮＤゲートを示した平面図である。なお、本明細書では平面図における位置関係は、図中の上下方向を縦方向（第１の方向）、図中の左右方向を横方向（第２の方向）とし、主として（平面視）上方、下方、左方、右方として表現する。
【０００４】
図１７に示すように、Ｐウェル領域５１内に各々が矩形状のＮウェル領域５２及びＮ活性領域５４がそれぞれ横方向に延びて選択的に形成され、Ｎウェル領域５２内に矩形状のＰ活性領域５３が横方向に延びて選択的に形成される。そして、Ｎウェル領域５２内においてＰ活性領域５３の平面視上方に（Ｐ活性領域５３を基準として上下方向におけるＮ活性領域５４と反対側に）横方向に延びてＮウェルコンタクト領域５６が形成され、Ｎウェル領域５２内において、Ｎ活性領域５４の平面視下方に（Ｎ活性領域５４を基準として上下方向におけるＰ活性領域５３と反対側に）横方向に延びてＰウェルコンタクト領域５５が形成される。
【０００５】
Ｐ活性領域５３及びＮ活性領域５４を縦断して３２本のゲートポリシリコン層５９が横方向に所定間隔毎に並んで形成される。Ｐ活性領域５３及びＮ活性領域５４上の各ゲートポリシリコン層５９がＭＯＳトランジスタのゲート電極として機能する。
【０００６】
Ｎウェルコンタクト領域５６上にＶＤＤ用メタル配線層６４が形成され、ＶＤＤ用メタル配線層６４とＮウェルコンタクト領域５６とは複数のコンタクトホール７１を介して電気的に接続される。さらに、ＶＤＤ用メタル配線層６４は、３２本のゲートポリシリコン層５９のうち、最左端のゲートポリシリコン層５９の左方のＰ活性領域５３上、左から（２ｉ）番目と（２ｉ＋１）番目（ｉ＝１〜１５）のゲートポリシリコン層５９，５９間のＰ活性領域５３上、及び最右端のゲートポリシリコン層５９の右方のＰ活性領域５３上にそれぞれ延びて形成され、コンタクトホール７１を介してＰ活性領域５３（ＰＭＯＳトランジスタのソース領域に相当）と電気的に接続される。
【０００７】
Ｐ活性領域５３の３２本のゲートポリシリコン層５９上を横断するととともに、Ｎ活性領域５４の３２本のゲートポリシリコン層５９を横断してリング形状の出力用メタル配線層６３が形成される。
【０００８】
さらに、出力用メタル配線層６３は、３２本のゲートポリシリコン層５９のうち、左から（２ｉ−１）番目と（２ｉ）番目（ｉ＝１〜１６）のゲートポリシリコン層５９，５９間のＰ活性領域５３上に延びて形成され、コンタクトホール７１を介してＰ活性領域５３（ＰＭＯＳトランジスタのドレイン領域に相当）と電気的に接続される。
【０００９】
３２本のゲートポリシリコン層５９上を横断して第２入力用メタル配線層６２が形成される。さらに、第２入力用メタル配線層６２は、３２本のゲートポリシリコン層５９のうち、最左端のゲートポリシリコン層５９上、左から（４ｉ）番目と（４ｉ＋１）番目（ｉ＝１〜７）のゲートポリシリコン層５９，５９上、及び最右端のゲートポリシリコン層５９上にそれぞれ延びて形成され、コンタクトホール７１を介して対応のゲートポリシリコン層５９（第２入力を受ける第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタのゲート電極に相当）と電気的に接続される。
【００１０】
左右の２本（計四本）を除く、２８本のゲートポリシリコン層５９上を横断して第１入力用メタル配線層６１が形成される。さらに、第１入力用メタル配線層６１は、左から（４ｉ＋２）番目と（４ｉ＋３）番目（ｉ＝０〜７）のゲートポリシリコン層５９，５９上上にそれぞれ延びて形成され、コンタクトホール７１を介して対応のゲートポリシリコン層５９（第１入力を受ける第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタのゲート電極に相当）と電気的に接続される。
【００１１】
出力用メタル配線層６３は、さらに、３２本のゲートポリシリコン層５９のうち、左から（４ｉ＋２）番目と（４ｉ＋３）番目（ｉ＝０〜７）のゲートポリシリコン層５９，５９間のＮ活性領域５４上に延びて形成され、コンタクトホール７１を介してＮ活性領域５４（ＮＭＯＳトランジスタのドレイン領域に相当）と電気的に接続される。
【００１２】
Ｐウェルコンタクト領域５５上にＧＮＤ用メタル配線層６５が形成され、ＧＮＤ用メタル配線層６５とＰウェルコンタクト領域５５とは複数のコンタクトホール７１を介して電気的に接続される。さらに、ＧＮＤ用メタル配線層６５は、３２本のゲートポリシリコン層５９のうち、最左端のゲートポリシリコン層５９の左方のＮ活性領域５４上、左から（４ｉ）番目と（４ｉ＋１）番目（ｉ＝１〜７）のゲートポリシリコン層５９，５９間のＮ活性領域５４上、及び最右端のゲートポリシリコン層５９の右方のＮ活性領域５４上にそれぞれ延びて形成され、コンタクトホール７１を介してＮ活性領域５４（ＮＭＯＳトランジスタのソース領域に相当）と電気的に接続される。
【００１３】
このような構成のマクロセルＭ１１は各々が第１入力をゲート電極に受ける第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと、各々が第２入力をゲート電極に受ける第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタとなる２入力ＮＡＮＤゲートが、３２単位の基本トランジスタ（１本のゲートポリシリコン層５９によって構成されるＭＯＳトランジスタを１単位の基本トランジスタとする）により構成される。マクロセルＭ１１はセルの平面視上方に電源配線（ＶＤＤ用メタル配線層６４）、下方にＧＮＤ配線（ＧＮＤ用メタル配線層６５）が存在し、その間にトランジスタ形成用の活性領域（Ｐ活性領域５３，Ｎ活性領域５４）を配置し、Ｎウェルコンタクト領域５６とＰウェルコンタクト領域５５との距離（第２の距離）によって縦方向の形成長さが規定されるシングルハイトセル構成となっていた。なお、上述したシングルハイト構造のセル構成は、例えば、特許文献１に開示されている。
【００１４】
【特許文献１】特開平６−５３３１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかし、上述したシングルハイトセル構造のマクロセルでは、図１７で示したマクロセルＭ１１のように１６倍力の（３２単位の基本トランジスタによって構成される）ＮＡＮＤゲートや比較的複雑な論理回路であるフリップフロップ等を構成すると、ＬＳＩ構築時の自動配置配線で、これらセルを使用すると、これらセルは横方向のセルサイズが大きいため、設計自由度が低下し、ＬＳＩ全体でのプロアプランを困難にさせる。その結果、レイアウト品質が低下し、作成されたＬＳＩの動作周波数等の動作特性を低下させる原因となっていた。
【００１６】
この発明は上記問題点を解決するためになされたもので、動作特性を劣化させることなくセル面積の縮小化を図ったマクロセル構造の半導体集積回路を得ることを目的とする。
【課題を解決するための手段】
【００１７】
この発明に係る請求項１記載の半導体集積回路は、半導体基板の上層部に形成され、第１及び第２の方向によって規定される平面視矩形状の第１の導電型の第１の活性領域を備え、前記第１の活性領域内において、前記第１の方向における第１の長さで所定の動作特性が規定される第１の導電型の基本トランジスタが、前記第２の方向に沿って複数個形成され、前記半導体基板の上層部に形成され、前記第１の活性領域に対し前記第１の方向における一方側及び他方側にそれぞれ配置される第２の導電型の第２及び第３の活性領域と、前記半導体基板の上層部に、前記第１の活性領域に対して前記第２の方向の所定側において近傍に配置され、前記第１の方向に延びて形成される第２の導電型の基板電位設定用領域とをさらに備え、前記基板電位設定用領域に付与する電位によって複数の前記基本トランジスタの基板電位が設定される。
【発明の効果】
【００１８】
この発明における請求項１記載の半導体集積回路は、第２及び第３の活性領域を第１の活性領域に対し第１の方向に配置することにより、第２の方向へのセル面積増大を効果的に抑制し、設計自由度を高めることができる。
【００１９】
さらに、請求項１記載の半導体集積回路は、基板電位設定用領域を第１の活性領域の対して第２の方向の所定側近傍に配置したため、第１の方向の第１の長さによって規定される基本トランジスタの所定の動作特性に基板電位設定用領域は何ら影響を与えない。
【００２０】
その結果、基板電位設定用領域が上記所定の動作特性に影響を与えない分、１単位の第１の基準トランジスタの上記所定の動作特性の向上が図れるため、動作特性を劣化させることなく、セル面積の縮小化を図りながら第１の活性領域の使用効率を従来より高めることができる効果を奏する。
【発明を実施するための最良の形態】
【００２１】
＜前提技術＞
（ダブルハイトセル構造（その１））
シングルハイトセルの問題点を解決し、横方向へのセル面積増大に伴うＬＳＩの動作特性劣化を抑制するため、以下に示すダブルハイトセル構成のマクロセル構造が考えられる。なお、ダブルハイトセル構成とは、図１７で示したようなシングルハイトセル構成の電源ＶＤＤ配線，ＧＮＤ配線間の距離（第２の距離）である高さの２倍の高さで構成するマクロセル構造を意味する。
【００２２】
図１５は本願発明の前提技術となるダブルハイトセル構成のマクロセルＭ１２のセル構造を示す平面図である。マクロセルＭ１２は電気的にマクロセルＭ１１と等価な２入力ＮＡＮＤゲートを、ＧＮＤ用メタル配線層６５の平面視上下それぞれにおいて１６単位の基本トランジスタ（１本のゲートポリシリコン層５９ａ，５９ｂによって構成されるＭＯＳトランジスタを１単位の基本トランジスタとする）により構成している。
【００２３】
図１５に示すように、Ｐウェル領域５１の中央部に矩形状のＮウェル領域５２が横方向に延びて形成され、Ｎウェル領域５２の平面視上方に矩形状のＮ活性領域５４ａ、平面視下方に矩形状のＮ活性領域５４ｂがそれぞれ横方向に延びて選択的に形成される。Ｐウェル領域５１内においてＮ活性領域５４ａの平面視上方にＰウェルコンタクト領域５５ａが横方向に延びて選択的に形成され、Ｎ活性領域５４ｂの平面視下方にＰウェルコンタクト領域５５ｂが横方向に延びて選択的に形成される。
【００２４】
Ｎウェル領域５２内において、平面視上方及び平面視下方に矩形状のＰ活性領域５３ａ及び５３ｂがそれぞれ横方向に延びて選択的に形成され、Ｐ活性領域５３ａ，５３ｂ間にＮウェルコンタクト領域５６が横方向に延びて形成される。
【００２５】
Ｐ活性領域５３ａ及びＮ活性領域５４ａ上を縦断して１６本のゲートポリシリコン層５９ａが所定間隔毎に横方向に並んで形成され、Ｐ活性領域５３ｂ及びＮ活性領域５４ｂ上を縦断してゲートポリシリコン層５９ｂが所定間隔毎に横方向に並んで形成される。
【００２６】
Ｐウェルコンタクト領域５５ａ上にＧＮＤ用メタル配線層６５ａが形成され、ＧＮＤ用メタル配線層６５ａとＰウェルコンタクト領域５５ａとは複数のコンタクトホール７１を介して電気的に接続される。さらに、ＧＮＤ用メタル配線層６５ａは、１６本のゲートポリシリコン層５９ａのうち、最左端のゲートポリシリコン層５９ａの左方のＮ活性領域５４ａ上、左から（４ｉ）番目と（４ｉ＋１）番目（ｉ＝１〜３）のゲートポリシリコン層５９ａ，５９ａ間のＮ活性領域５４ａ上、及び最右端のゲートポリシリコン層５９ａの右方のＮ活性領域５４ａ上にそれぞれ延びて形成され、コンタクトホール７１を介してＮ活性領域５４ａ（ＮＭＯＳトランジスタのソース領域に相当）と電気的に接続される。
【００２７】
同様にして、Ｐウェルコンタクト領域５５ｂ上にＧＮＤ用メタル配線層６５ｂが形成され、ＧＮＤ用メタル配線層６５ｂとＰウェルコンタクト領域５５ｂとは複数のコンタクトホール７１を介して電気的に接続される。さらに、ＧＮＤ用メタル配線層６５ｂは、１６本のゲートポリシリコン層５９ｂのうち、最左端のゲートポリシリコン層５９ｂの左方のＮ活性領域５４ｂ上、左から（４ｉ）番目と（４ｉ＋１）番目（ｉ＝１〜３）のゲートポリシリコン層５９ｂ，５９ｂ間のＮ活性領域５４ｂ上、及び最右端のゲートポリシリコン層５９ｂの右方のＮ活性領域５４ｂ上にそれぞれ延びて形成され、コンタクトホール７１を介してＮ活性領域５４ｂ（ＮＭＯＳトランジスタのソース領域に相当）と電気的に接続される。
【００２８】
Ｎ活性領域５４ａ上の１６本のゲートポリシリコン層５９ａの大部分を横断して出力用メタル配線層６３ａが形成され、さらに、出力用メタル配線層６３ａは、１６本のゲートポリシリコン層５９ａのうち、左から（４ｉ＋２）番目と（４ｉ＋３）番目（ｉ＝０〜３）のゲートポリシリコン層５９ａ，５９ａ間のＮ活性領域５４ａ上に延びて形成され、コンタクトホール７１を介してＮ活性領域５４ａ（ＮＭＯＳトランジスタのドレイン領域に相当）と電気的に接続される。
【００２９】
同様にして、Ｎ活性領域５４ｂ上の１６本のゲートポリシリコン層５９ｂの大部分を横断して出力用メタル配線層６３ｂが形成され、さらに、出力用メタル配線層６３ｂは、１６本のゲートポリシリコン層５９ｂのうち、左から（４ｉ＋２）番目と（４ｉ＋３）番目（ｉ＝０〜３）のゲートポリシリコン層５９ｂ，５９ｂ間のＮ活性領域５４ｂ上に延びて形成され、コンタクトホール７１を介してＮ活性領域５４ｂ（ＮＭＯＳトランジスタのドレイン領域に相当）と電気的に接続される。
【００３０】
１６本のゲートポリシリコン層５９ａの大部分を横断して第１入力用メタル配線層６１ａが形成され、第１入力用メタル配線層６１ａは、１６本のゲートポリシリコン層５９ａのうち、左から（４ｉ＋２）番目と（４ｉ＋３）番目（ｉ＝０〜３）のゲートポリシリコン層５９ａ，５９ａ上に延びて形成され、コンタクトホール７１を介して対応のゲートポリシリコン層５９ａ（第１入力を受ける第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタのゲート電極に相当）と電気的に接続される。
【００３１】
同様にして、１６本のゲートポリシリコン層５９ｂの大部分を横断して第１入力用メタル配線層６１ｂが形成され、第１入力用メタル配線層６１ｂは、１６本のゲートポリシリコン層５９ｂのうち、左から（４ｉ＋２）番目と（４ｉ＋３）番目（ｉ＝０〜３）のゲートポリシリコン層５９ｂ，５９ｂ上に延びて形成され、コンタクトホール７１を介して対応のゲートポリシリコン層５９ｂ（第１入力を受ける第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタのゲート電極に相当）と電気的に接続される。
【００３２】
そして、第１入力用メタル配線層６１ａ及び６１ｂ間を縦断して、第１入力用メタル配線層６１ａ及び６１ｂと異なる層に第１入力用メタル配線層８１が形成され、第１入力用メタル配線層８１と第１入力用メタル配線層６１ａ及び６１ｂとがそれぞれビアホール７２を介して電気的に接続される。
【００３３】
Ｎウェルコンタクト領域５６上にＶＤＤ用メタル配線層６４が形成され、ＶＤＤ用メタル配線層６４とＮウェルコンタクト領域５６とは複数のコンタクトホール７１を介して電気的に接続される。
【００３４】
さらに、ＶＤＤ用メタル配線層６４は、Ｐ活性領域５３ａ上において、１６本のゲートポリシリコン層５９ａのうち、最左端のゲートポリシリコン層５９ａの左方のＰ活性領域５３ａ上、左から（２ｉ）番目と（２ｉ＋１）番目（ｉ＝１〜７）のゲートポリシリコン層５９ａ，５９ａ間のＰ活性領域５３ａ上、及び最右端のゲートポリシリコン層５９ａの右方のＰ活性領域５３ａ上にそれぞれ延びて形成され、コンタクトホール７１を介してＰ活性領域５３ａ（ＰＭＯＳトランジスタのソース領域に相当）と電気的に接続される。
【００３５】
同様にして、ＶＤＤ用メタル配線層６４は、Ｐ活性領域５３ｂ上において、１６本のゲートポリシリコン層５９ｂのうち、最左端のゲートポリシリコン層５９ｂの左方のＰ活性領域５３ｂ上、左から（２ｉ）番目と（２ｉ＋１）番目（ｉ＝１〜７）のゲートポリシリコン層５９ｂ，５９ｂ間のＰ活性領域５３ｂ上、及び最右端のゲートポリシリコン層５９ｂの右方のＰ活性領域５３ｂ上にそれぞれ延びて形成され、コンタクトホール７１を介してＰ活性領域５３ｂ（ＰＭＯＳトランジスタのソース領域に相当）と電気的に接続される。
【００３６】
Ｐ活性領域５３ａ上の１６本のゲートポリシリコン層５９ａの大部分上を横断してＴｒ間接続用メタル配線層６６ａが形成され、さらに、Ｔｒ間接続用メタル配線層６６ａは、１６本のゲートポリシリコン層５９ａのうち、左から（２ｉ−１）番目と（２ｉ）番目（ｉ＝１〜８）のゲートポリシリコン層５９ａ，５９ａ間のＰ活性領域５３ａ上それぞれ延びて形成され、コンタクトホール７１を介してＰ活性領域５３ａ（ＰＭＯＳトランジスタのドレイン領域に相当）と電気的に接続される。
【００３７】
同様にして、Ｐ活性領域５３ｂ上のゲートポリシリコン層５９ｂの大部分上を横断してＴｒ間接続用メタル配線層６６ｂが形成され、さらに、Ｔｒ間接続用メタル配線層６６ｂは、１６本のゲートポリシリコン層５９ｂのうち、左から（２ｉ−１）番目と（２ｉ）番目（ｉ＝１〜８）のゲートポリシリコン層５９ｂ，５９ｂ間のＰ活性領域５３ｂ上それぞれ延びて形成され、コンタクトホール７１を介してＰ活性領域５３ｂ（ＰＭＯＳトランジスタのドレイン領域に相当）と電気的に接続される。
【００３８】
そして、出力用メタル配線層６３ａ，Ｔｒ間接続用メタル配線層６６ａ，Ｔｒ間接続用メタル配線層６６ｂ及び出力用メタル配線層６３ｂ上を縦断して、出力用メタル配線層６３ａ及び６３ｂ並びにＴｒ間接続用メタル配線層６６ａ及び６６ｂと異なる層に出力用メタル配線層８３が形成され、出力用メタル配線層８３と出力用メタル配線層６３ａ及び６３ｂ並びにＴｒ間接続用メタル配線層６６ａ及び６６ｂとがそれぞれビアホール７２を介して電気的に接続される。
【００３９】
Ｐ活性領域５３ａ上の１６本のゲートポリシリコン層５９ａ上を横断して第２入力用メタル配線層６２ａが形成され、さらに、第２入力用メタル配線層６２ａは、１６本のゲートポリシリコン層５９ａのうち、最左端のゲートポリシリコン層５９ａ上、左から（４ｉ）番目と（４ｉ＋１）番目（ｉ＝１〜３）のゲートポリシリコン層５９ａ，５９ａ上、及び最右端のゲートポリシリコン層５９ａ上にそれぞれ延びて形成され、コンタクトホール７１を介して対応のゲートポリシリコン層５９ａ（第２入力を受ける第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタのゲート電極に相当）と電気的に接続される。
【００４０】
同様にして、Ｐ活性領域５３ｂ上の１６本のゲートポリシリコン層５９ｂ上を横断して第２入力用メタル配線層６２ｂが形成され、さらに、第２入力用メタル配線層６２ｂは、１６本のゲートポリシリコン層５９ｂのうち、最左端のゲートポリシリコン層５９ｂ上、左から（４ｉ）番目と（４ｉ＋１）番目（ｉ＝１〜３）のゲートポリシリコン層５９ｂ，５９ｂ上、及び最右端のゲートポリシリコン層５９ｂ上にそれぞれ延びて形成され、コンタクトホール７１を介して対応のゲートポリシリコン層５９ｂ（第２入力を受ける第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタのゲート電極に相当）と電気的に接続される。
【００４１】
そして、第２入力用メタル配線層６２ａ及び６２ｂ間を縦断して、第２入力用メタル配線層６２ａ及び６２ｂと異なる層に第２入力用メタル配線層８２が形成され、第２入力用メタル配線層８２と第２入力用メタル配線層６２ａ及び６２ｂとがそれぞれビアホール７２を介して電気的に接続される。
【００４２】
このような構成のマクロセルＭ１２は、マクロセルＭ１１と同様、各々が第１入力をゲート電極に受ける第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと、各々が第２入力をゲート電極に受ける第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタとなる２入力ＮＡＮＤゲートが、１６単位のトランジスタにより構成される。マクロセルＭ１２はセルの平面視中央に電源配線（ＶＤＤ用メタル配線層６４）、平面視上方及び下方に分割して２本のＧＮＤ配線（ＧＮＤ用メタル配線層６５ａ，６５ｂ）を設け、ＧＮＤ用メタル配線層６５ａ，ＶＤＤ用メタル配線層６４間に第１のトランジスタ形成領域（Ｐ活性領域５３ａ，Ｎ活性領域５４ａ）を配置し、ＧＮＤ用メタル配線層６５ｂ，ＶＤＤ用メタル配線層６４間に第２のトランジスタ形成領域（Ｐ活性領域５３ｂ，Ｎ活性領域５４ｂ）を配置している。
【００４３】
すなわち、マクロセルＭ１２の上端及び下端に形成されるウェルコンタクト領域間（Ｐウェルコンタクト領域５５ａ，５５ｂ間）の距離（第１の距離）が、マクロセルＭ１１の上端及び下端に形成されるウェルコンタクト領域間（Ｎウェルコンタクト領域５６，Ｐウェルコンタクト領域５５間）の距離（第２の距離）の２倍となるダブルハイトセル構成と採用し、横方向へのセル面積増加を抑制している。
【００４４】
（ダブルハイトセル構造（その２））
図１６は本願発明の前提技術となるダブルハイトセル構成（その２）のマクロセルＭ１３のセル構造を示す平面図である。マクロセルＭ１３はマクロセルＭ１１，Ｍ１２と等価な２入力ＮＡＮＤゲートを、１６単位のトランジスタにより構成している。
【００４５】
図１６に示すように、Ｐウェル領域５１の中央部にＰウェルコンタクト領域５５が横方向に延びて形成され、Ｐウェルコンタクト領域５５の平面視上方に矩形状のＮ活性領域５４ａ、平面視下方に矩形状のＮ活性領域５４ｂがそれぞれ横方向に延びて選択的に形成される。さらに、Ｎ活性領域５４ａの平面視上方に矩形状のＮウェル領域５２ａが横方向に延びて選択的に形成され、Ｎ活性領域５４ｂの平面視下方に矩形状のＮウェル領域５２ｂが横方向に延びて選択的に形成される。
【００４６】
Ｎウェル領域５２ａ及び５２ｂ内それぞれにおいて、矩形状のＰ活性領域５３ａ及び５３ｂがそれぞれ横方向に延びて選択的に形成される。Ｎウェル領域５２ａ内におけるＰ活性領域５３ａの平面視上方にＮウェルコンタクト領域５６ａが横方向に延びて形成され、Ｎウェル領域５２ｂ内におけるＰ活性領域５３ｂの平面視下方にＮウェルコンタクト領域５６ｂが横方向に延びて形成される。
【００４７】
Ｐ活性領域５３ａ及びＮ活性領域５４ａ上を縦断して１６本のゲートポリシリコン層５９ａが所定間隔毎に横方向に並んで形成され、Ｐ活性領域５３ｂ及びＮ活性領域５４ｂ上を縦断してゲートポリシリコン層５９ｂが所定間隔毎に横方向に並んで形成される。
【００４８】
Ｎウェルコンタクト領域５６ａ上にＶＤＤ用メタル配線層６４ａが形成され、ＶＤＤ用メタル配線層６４ａとＮウェルコンタクト領域５６ａとは複数のコンタクトホール７１を介して電気的に接続される。さらに、ＶＤＤ用メタル配線層６４ａは、１６本のゲートポリシリコン層５９ａのうち、最左端のゲートポリシリコン層５９ａの左方のＰ活性領域５３ａ上、左から（２ｉ）番目と（２ｉ＋１）番目（ｉ＝１〜７）のゲートポリシリコン層５９ａ，５９ａ間のＰ活性領域５３ａ上、及び最右端のゲートポリシリコン層５９ａの右方のＰ活性領域５３ａ上にそれぞれ延びて形成され、コンタクトホール７１を介してＰ活性領域５３ａ（ＰＭＯＳトランジスタのソース領域に相当）と電気的に接続される。
【００４９】
同様にして、Ｎウェルコンタクト領域５６ｂ上にＶＤＤ用メタル配線層６４ｂが形成され、ＶＤＤ用メタル配線層６４ｂとＮウェルコンタクト領域５６ｂとは複数のコンタクトホール７１を介して電気的に接続される。さらに、ＶＤＤ用メタル配線層６４ｂは、１６本のゲートポリシリコン層５９ｂのうち、最左端のゲートポリシリコン層５９ｂの左方のＰ活性領域５３ｂ上、左から（２ｉ）番目と（２ｉ＋１）番目（ｉ＝１〜７）のゲートポリシリコン層５９ｂ，５９ｂ間のＰ活性領域５３ｂ上、及び最右端のゲートポリシリコン層５９ｂの右方のＰ活性領域５３ｂ上にそれぞれ延びて形成され、コンタクトホール７１を介してＰ活性領域５３ｂ（ＰＭＯＳトランジスタのソース領域に相当）と電気的に接続される。
【００５０】
Ｐ活性領域５３ａ上の１６本のゲートポリシリコン層５９ａの大部分を横断してＴｒ間接続用メタル配線層６６ａが形成され、さらに、Ｔｒ間接続用メタル配線層６６ａは、１６本のゲートポリシリコン層５９ａのうち、左から（２ｉ−１）番目と（２ｉ）番目（ｉ＝１〜８）のゲートポリシリコン層５９ａ，５９ａ間のＰ活性領域５３ａ上に延びて形成され、コンタクトホール７１を介してＰ活性領域５３ａ（ＰＭＯＳトランジスタのドレイン領域に相当）と電気的に接続される。
【００５１】
同様にして、Ｐ活性領域５３ｂ上の１６本のゲートポリシリコン層５９ｂの大部分を横断してＴｒ間接続用メタル配線層６６ｂが形成され、さらに、Ｔｒ間接続用メタル配線層６６ｂは、１６本のゲートポリシリコン層５９ｂのうち、左から（２ｉ−１）番目と（２ｉ）番目（ｉ＝１〜８）のゲートポリシリコン層５９ｂ，５９ｂ間のＰ活性領域５３ｂ上に延びて形成され、コンタクトホール７１を介してＰ活性領域５３ｂ（ＰＭＯＳトランジスタのドレイン領域に相当）と電気的に接続される。
【００５２】
１６本のゲートポリシリコン層５９ａを横断して第２入力用メタル配線層６２ａが形成され、第２入力用メタル配線層６２ａは、１６本のゲートポリシリコン層５９ａのうち、最左端のゲートポリシリコン層５９ａ上、左から（４ｉ）番目と（４ｉ＋１）番目（ｉ＝１〜３）のゲートポリシリコン層５９ｂ，５９ｂ上、及び最右端のゲートポリシリコン層５９ａ上にそれぞれ延びて形成され、コンタクトホール７１を介して対応のゲートポリシリコン層５９ａ（第２入力を受ける第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタのゲート電極に相当）と電気的に接続される。
【００５３】
同様にして、１６本のゲートポリシリコン層５９ｂを横断して第２入力用メタル配線層６２ｂが形成され、第２入力用メタル配線層６２ｂは、１６本のゲートポリシリコン層５９ｂのうち、最左端のゲートポリシリコン層５９ｂ上、左から（４ｉ）番目と（４ｉ＋１）番目（ｉ＝１〜３）のゲートポリシリコン層５９ｂ，５９ｂ上、及び最右端のゲートポリシリコン層５９ｂ上にそれぞれ延びて形成され、コンタクトホール７１を介して対応のゲートポリシリコン層５９ｂ（第２入力を受ける第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタのゲート電極に相当）と電気的に接続される。
【００５４】
そして、第２入力用メタル配線層６２ａ，６２ｂ間を縦断して、第２入力用メタル配線層６２ａ及び６２ｂと異なる層に第２入力用メタル配線層８２が形成され、第２入力用メタル配線層８２と第２入力用メタル配線層６２ａ及び６２ｂとがそれぞれビアホール７２を介して電気的に接続される。
【００５５】
Ｐウェルコンタクト領域５５上にＧＮＤ用メタル配線層６５が形成され、ＧＮＤ用メタル配線層６５とＰウェルコンタクト領域５５とは複数のコンタクトホール７１を介して電気的に接続される。
【００５６】
さらに、ＧＮＤ用メタル配線層６５は、Ｎ活性領域５４ａ上において、１６本のゲートポリシリコン層５９ａのうち、最左端のゲートポリシリコン層５９ａの左方のＮ活性領域５４ａ上、左から（４ｉ）番目と（４ｉ＋１）番目（ｉ＝１〜３）のゲートポリシリコン層５９ａ，５９ａ間のＮ活性領域５４ａ上、及び最右端のゲートポリシリコン層５９ａの右方のＮ活性領域５４ａ上にそれぞれ延びて形成され、コンタクトホール７１を介してＮ活性領域５４ａ（ＮＭＯＳトランジスタのソース領域に相当）と電気的に接続される。
【００５７】
同様にして、ＧＮＤ用メタル配線層６５は、Ｎ活性領域５４ｂ上において、１６本のゲートポリシリコン層５９ｂのうち、最左端のゲートポリシリコン層５９ｂの左方のＮ活性領域５４ｂ上、左から（４ｉ）番目と（４ｉ＋１）番目（ｉ＝１〜３）のゲートポリシリコン層５９ｂ，５９ｂ間のＮ活性領域５４ｂ上、及び最右端のゲートポリシリコン層５９ｂの右方のＮ活性領域５４ｂ上にそれぞれ延びて形成され、コンタクトホール７１を介してＮ活性領域５４ｂ（ＮＭＯＳトランジスタのソース領域に相当）と電気的に接続される。
【００５８】
Ｎ活性領域５４ａ上のゲートポリシリコン層５９ａの大部分上を横断して出力用メタル配線層６３ａが形成され、さらに、出力用メタル配線層６３ａは、１６本のゲートポリシリコン層５９ａのうち、左から（４ｉ＋２）番目と（４ｉ＋３）番目（ｉ＝０〜３）のゲートポリシリコン層５９ａ，５９ａ間のＮ活性領域５４ａ上それぞれ延びて形成され、コンタクトホール７１を介してＮ活性領域５４ａ（ＮＭＯＳトランジスタのドレイン領域に相当）と電気的に接続される。
【００５９】
同様にして、Ｎ活性領域５４ｂ上のゲートポリシリコン層５９ｂの大部分上を横断して出力用メタル配線層６３ｂが形成され、さらに、出力用メタル配線層６３ｂは、１６本のゲートポリシリコン層５９ｂのうち、左から（４ｉ＋２）番目と（４ｉ＋３）番目（ｉ＝０〜３）のゲートポリシリコン層５９ｂ，５９ｂ間のＮ活性領域５４ｂ上それぞれ延びて形成され、コンタクトホール７１を介してＮ活性領域５４ｂ（ＮＭＯＳトランジスタのドレイン領域に相当）と電気的に接続される。
【００６０】
そして、Ｔｒ間接続用メタル配線層６６ａ及び６６ｂ並びに出力用メタル配線層６３ａ及び６３ｂ上を縦断して、Ｔｒ間接続用メタル配線層６６ａ及び６６ｂ並びに出力用メタル配線層６３ａ及び６６ｂと異なる層に出力用メタル配線層８３が形成され、出力用メタル配線層８３とＴｒ間接続用メタル配線層６６ａ及び６６ｂ並びに出力用メタル配線層６３ｂ及び６６ｂとがそれぞれビアホール７２を介して電気的に接続される。
【００６１】
１６本のゲートポリシリコン層５９ａの大部分上を横断して第１入力用メタル配線層６１ａが形成され、さらに、第１入力用メタル配線層６１ａは、１６本のゲートポリシリコン層５９ａのうち、左から（４ｉ＋２）番目と（４ｉ＋３）番目（ｉ＝０〜３）のゲートポリシリコン層５９ａ，５９ａ上にそれぞれ延びて形成され、コンタクトホール７１を介して対応のゲートポリシリコン層５９ａ（第１入力を受ける第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタのゲート電極に相当）と電気的に接続される。
【００６２】
同様にして、１６本のゲートポリシリコン層５９ｂの大部分上を横断して第１入力用メタル配線層６１ｂが形成され、さらに、第１入力用メタル配線層６１ｂは、１６本のゲートポリシリコン層５９ｂのうち、左から（４ｉ＋２）番目と（４ｉ＋３）番目（ｉ＝０〜３）のゲートポリシリコン層５９ｂ，５９ｂ上にそれぞれ延びて形成され、コンタクトホール７１を介して対応のゲートポリシリコン層５９ｂ（第１入力を受ける第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタのゲート電極に相当）と電気的に接続される。
【００６３】
そして、第１入力用メタル配線層６１ａ及び６１ｂ間を縦断して、第１入力用メタル配線層６１ａ及び６１ｂと異なる層に第１入力用メタル配線層８１が形成され、第１入力用メタル配線層８１と第１入力用メタル配線層６１ａ及び６１ｂとがそれぞれビアホール７２を介して電気的に接続される。
【００６４】
このような構成のマクロセルＭ１３は、マクロセルＭ１１及びＭ１２と同様、２入力ＮＡＮＤゲートが、１６単位のトランジスタにより構成される。マクロセルＭ１３はセルの平面視中央にＧＮＤ配線（ＧＮＤ用メタル配線層６５）、平面視上方及び下方に分割して２本の電源配線（ＶＤＤ用メタル配線層６４ａ，６４ｂ）を設け、ＶＤＤ用メタル配線層６４ａ，ＧＮＤ用メタル配線層６５間に第１のトランジスタ形成領域（Ｐ活性領域５３ａ，Ｎ活性領域５４ａ）を配置し、ＶＤＤ用メタル配線層６４ｂ，ＧＮＤ用メタル配線層６５間に第２のトランジスタ形成領域（Ｐ活性領域５３ｂ，Ｎ活性領域５４ｂ）を配置するという、ダブルハイトセル構成と採用し、横方向へのセル面積増加を抑制している。
【００６５】
しかしながら、上述したダブルハイトセル構造のマクロセルＭ１２，Ｍ１３においては、セル領域の中央にＮウェルコンタクト領域５６とその給電のためのＶＤＤ用メタル配線層６４、あるいはＰウェルコンタクト領域５５とその給電のためのＧＮＤ用メタル配線層６５が横断して配置される関係で、上述したように第１及び第２のトランジスタ形成領域として平面視上下に分断されるため、活性領域の使用効率を劣化を招いてしまうという問題点が残ってしまう。
【００６６】
そこで、トランジスタ等の素子形成用の活性領域の使用効率を劣化させることなく、セル面積の縮小化を図ったマクロセル構造を得ることを目的としたのが以下で述べる実施の形態１〜実施の形態７のマクロセル及び実施の形態８の半導体集積回路である。
【００６７】
＜実施の形態１＞
図１はこの発明の実施の形態１であるダブルハイトセル構成のマクロセルＭ１のセル構造を示す平面図である。図２は図１の変則的なＡ−Ａ断面構造を模式的に示す説明図である。図３は図１の変則的なＢ−Ｂ断面構造を模式的に示す説明図である。
【００６８】
これらの図で示すマクロセルＭ１は後に詳述する２入力ＮＡＮＤゲートを、１２単位の基本トランジスタ構成（１本のゲートポリシリコン層９によって構成されるＭＯＳトランジスタを１単位の基本トランジスタとする）により実現している。なお、図２及び図３に示すように、第１入力用メタル配線層１１ａ，１１ｂ、第２入力用メタル配線層１２ａ，１２ｂ（図２，図３では図示せず）、出力用メタル配線層１３ａ，１３ｂ、ＶＤＤ用メタル配線層１４（ウェルコンタクト部１４ｃ）、ＧＮＤ用メタル配線層１５ａ，１５ｂ、及びＴｒ間接続用メタル配線層１６ａ，１６ｂは同一の層に形成される第１層メタル配線であり、第１及び第２入力用メタル配線層（図示せず）、出力信号接続用メタル配線層３３は上記第１層メタル配線とは異なる層に形成される第２層メタル配線である。したがって、第１層メタル配線と第２層メタル配線とが電気的に接触することはない。
【００６９】
また、図２及び図３に示すように、Ｐウェル領域１及びＮウェル領域２は半導体基板１０の上層部に形成され、平面視矩形状のＰ活性領域３及びＮウェルコンタクト領域６はＮウェル領域２の表面に形成され、平面視矩形状のＮ活性領域４ａ，４ｂ及びＰウェルコンタクト領域５ａ，５ｂはＰウェル領域１の表面に形成される。Ｎウェルコンタクト領域６はＰ活性領域３内に形成されるＰＭＯＳトランジスタの基板電位を設定する基板電位設定用領域として機能し、Ｐウェルコンタクト領域５ａ，５ｂはＮ活性領域４ａ，４ｂ内に形成されるＮＭＯＳトランジスタの基板電位を設定する基板電位設定用領域（第２及び第３の基板電位設定用領域）として機能する。
【００７０】
以下、図１を中心に、適宜、図２，図３を参照してマクロセルＭ１の構造を説明する。図１に示すように、Ｐウェル領域１，１間の中央部に矩形状のＮウェル領域２が横方向に延びて形成される。Ｎウェル領域２の平面視上方（一方側）にＮ活性領域４ａ、平面視下方（他方側）にＮ活性領域４ｂがそれぞれ横方向に延びて選択的に形成される。Ｐウェル領域１内においてＮ活性領域４ａの平面視上方（Ｎ活性領域４ａを基準として上下方向におけるＰ活性領域３と反対側に）にＰウェルコンタクト領域５ａが横方向に延びて選択的に形成される、Ｎ活性領域４ｂの平面視下方に（Ｎ活性領域４ｂを基準として上下方向におけるＰ活性領域３と反対側に）Ｐウェルコンタクト領域５ｂが横方向に延びて選択的に形成される。
【００７１】
Ｎウェル領域２内において、平面視中央に矩形状のＰ活性領域３が選択的に形成され、Ｐ活性領域３の横方向（第２の方向）の左側（所定側）の近傍領域に縦方向（第１の方向）に延びてＮウェルコンタクト領域６が形成される。
【００７２】
Ｐ活性領域３、Ｎ活性領域４ａ及び４ｂ上を縦断して形成される１２本のゲートポリシリコン層９が所定間隔毎に横方向に並んで配置される。
【００７３】
Ｐウェルコンタクト領域５ａ上にＧＮＤ用メタル配線層１５ａが形成され、ＧＮＤ用メタル配線層１５ａとＰウェルコンタクト領域５ａとは複数のコンタクトホール２１を介して電気的に接続される（図２参照）。さらに、ＧＮＤ用メタル配線層１５ａは、１２本のゲートポリシリコン層９のうち、左から（４ｉ＋２）番目と（４ｉ＋３）番目（ｉ＝０〜２）のゲートポリシリコン層９，９間のＮ活性領域４ａ上にそれぞれ延びて形成され、コンタクトホール２１を介してＮ活性領域４ａ（ＮＭＯＳトランジスタのソース領域に相当）と電気的に接続される。
【００７４】
同様にして、Ｐウェルコンタクト領域５ｂ上にＧＮＤ用メタル配線層１５ｂが形成され、ＧＮＤ用メタル配線層１５ｂとＰウェルコンタクト領域５ｂとは複数のコンタクトホール２１を介して電気的に接続される（図２参照）。さらに、ＧＮＤ用メタル配線層１５ｂは、１２本のゲートポリシリコン層９のうち、左から（４ｉ＋２）番目と（４ｉ＋３）番目（ｉ＝０〜２）のゲートポリシリコン層９，９間のＮ活性領域４ｂ上にそれぞれ延びて形成され、コンタクトホール２１を介してＮ活性領域４ｂ（ＮＭＯＳトランジスタのソース領域に相当）と電気的に接続される。
【００７５】
Ｎ活性領域４ａ上のゲートポリシリコン層９を横断して出力用メタル配線層１３ａが形成され、さらに、出力用メタル配線層１３ａは、１２本のゲートポリシリコン層９のうち、最左端のゲートポリシリコン層９の左方のＮ活性領域４ａ上、左から（４ｉ）番目と（４ｉ＋１）番目（ｉ＝１〜２）のゲートポリシリコン層９，９間のＮ活性領域４ａ上、及び最右端のゲートポリシリコン層９の右方のＮ活性領域４ａ上にそれぞれ延びて形成され、コンタクトホール２１を介してＮ活性領域４ａ（ＮＭＯＳトランジスタのドレイン領域に相当）と電気的に接続される（図２参照）。
【００７６】
同様にして、Ｎ活性領域４ｂ上のゲートポリシリコン層９を横断して出力用メタル配線層１３ｂが形成され、さらに、出力用メタル配線層１３ｂは、１２本のゲートポリシリコン層９のうち、最左端のゲートポリシリコン層９の左方のＮ活性領域４ｂ上、左から（４ｉ）番目と（４ｉ＋１）番目（ｉ＝１〜２）のゲートポリシリコン層９，９間のＮ活性領域４ｂ上、及び最右端のゲートポリシリコン層９の右方のＮ活性領域４ｂ上にそれぞれ延びて形成され、コンタクトホール２１を介してＮ活性領域４ｂ（ＮＭＯＳトランジスタのドレイン領域に相当）と電気的に接続される（図２参照）。
【００７７】
１２本のゲートポリシリコン層９を横断して第１入力用メタル配線層１１ａが形成され、第１入力用メタル配線層１１ａは、１２本のゲートポリシリコン層９のうち、最左端のゲートポリシリコン層９上、左から（４ｉ）番目と（４ｉ＋１）番目（ｉ＝１〜２）のゲートポリシリコン層９，９上、及び最右端のゲートポリシリコン層９上にそれぞれ延びて形成され、コンタクトホール２１を介して対応のゲートポリシリコン層９（第１入力を受ける第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタのゲート電極に相当）と電気的に接続される（図２参照）。
【００７８】
同様にして、１２本のゲートポリシリコン層９を横断して第１入力用メタル配線層１１ｂが形成され、第１入力用メタル配線層１１ｂは、１２本のゲートポリシリコン層９のうち、最左端のゲートポリシリコン層９上、左から（４ｉ）番目と（４ｉ＋１）番目（ｉ＝１〜２）のゲートポリシリコン層９，９上、及び最右端のゲートポリシリコン層９上にそれぞれ延びて形成され、コンタクトホール２１を介して対応のゲートポリシリコン層９（第１入力を受ける第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタのゲート電極に相当）と電気的に接続される（図２参照）。
【００７９】
そして、第１入力用メタル配線層１１ａ及び１１ｂ間を縦断して第１入力用メタル配線層１１ａ及び１１ｂと異なる層に、図１５の第１入力用メタル配線層８１相当の第２層メタル配線である第１入力接続用メタル配線層（図示省略）が形成され、第１入力接続用メタル配線層と第１入力用メタル配線層１１ａ及び１１ｂがそれぞれビアホール２２相当のビアホール（図示省略）を介して電気的に接続される。
【００８０】
Ｐ活性領域３の中心部を横断してＶＤＤ用メタル配線層１４が形成され、さらに、ＶＤＤ用メタル配線層１４の一部であるウェルコンタクト部１４ｃは、Ｎウェルコンタクト領域６上にも形成され、ウェルコンタクト部１４ｃとＮウェルコンタクト領域６とは複数のコンタクトホール２１を介して電気的に接続される（図２，図３参照）。
【００８１】
さらに、ＶＤＤ用メタル配線層１４は、Ｐ活性領域３上において、１２本のゲートポリシリコン層９のうち、最左端のゲートポリシリコン層９の左方のＰ活性領域３上、左から（２ｉ）番目と（２ｉ＋１）番目（ｉ＝１〜５）のゲートポリシリコン層９，９間のＰ活性領域３上、及び最右端のゲートポリシリコン層９の右方のＰ活性領域３上にそれぞれ平面視上方及び下方に延びて形成され、コンタクトホール２１を介してＰ活性領域３（ＰＭＯＳトランジスタのソース領域に相当）と電気的に接続される（図３参照）。
【００８２】
ＶＤＤ用メタル配線層１４の平面視上方において、Ｐ活性領域３上の１２本のゲートポリシリコン層９の大部分上を横断してＴｒ間接続用メタル配線層１６ａが形成され、さらに、Ｔｒ間接続用メタル配線層１６ａは、１２本のゲートポリシリコン層９のうち、左から（２ｉ−１）番目と（２ｉ）番目（ｉ＝１〜６）のゲートポリシリコン層９，９間のＰ活性領域３上それぞれ延びて形成され、コンタクトホール２１を介してＰ活性領域３（ＰＭＯＳトランジスタのドレイン領域に相当）と電気的に接続される。
【００８３】
同様にして、ＶＤＤ用メタル配線層１４の平面視下方において、Ｐ活性領域３上の１２本のゲートポリシリコン層９の大部分上を横断してＴｒ間接続用メタル配線層１６ｂが形成され、さらに、Ｔｒ間接続用メタル配線層１６ｂは、１２本のゲートポリシリコン層９のうち、左から（２ｉ−１）番目と（２ｉ）番目（ｉ＝１〜６）のゲートポリシリコン層９，９間のＰ活性領域３上それぞれ延びて形成され、コンタクトホール２１を介してＰ活性領域３（ＰＭＯＳトランジスタのドレイン領域に相当）と電気的に接続される（図３参照）。
【００８４】
そして、出力用メタル配線層１３ａ，Ｔｒ間接続用メタル配線層１６ａ，Ｔｒ間接続用メタル配線層１６ｂ及び出力用メタル配線層１３ｂ上を縦断して、出力用メタル配線層１３ａ及び１３ｂ並びにＴｒ間接続用メタル配線層１６ａ及び１６ｂと異なる層に第２層アルミ配線である出力信号接続用メタル配線層３３が形成され、出力信号接続用メタル配線層３３と出力用メタル配線層１３ａ及び１３ｂ並びにＴｒ間接続用メタル配線層１６ａ及び１６ｂとがそれぞれビアホール２２を介して電気的に接続される。
【００８５】
Ｔｒ間接続用メタル配線層１６ａの平面視上方において、Ｐ活性領域３上の１２本のゲートポリシリコン層９の大部分上を横断して第２入力用メタル配線層１２ａが形成され、さらに、第２入力用メタル配線層１２ａは、１２本のゲートポリシリコン層９のうち、左から（４ｉ＋２）番目と（４ｉ＋３）番目（ｉ＝０〜２）のゲートポリシリコン層９，９上にそれぞれ延びて形成され、コンタクトホール２１を介して対応のゲートポリシリコン層９（第２入力を受ける第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタのゲート電極に相当）と電気的に接続される。
【００８６】
同様にして、Ｔｒ間接続用メタル配線層１６ｂの平面視下方において、Ｐ活性領域３上の１２本のゲートポリシリコン層９の大部分上を横断して第２入力用メタル配線層１２ｂが形成され、さらに、第２入力用メタル配線層１２ｂは、１２本のゲートポリシリコン層９のうち、左から（４ｉ＋２）番目と（４ｉ＋３）番目（ｉ＝０〜２）のゲートポリシリコン層９，９上にそれぞれ延びて形成され、コンタクトホール２１を介して対応のゲートポリシリコン層９（第２入力を受ける第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタのゲート電極に相当）と電気的に接続される。
【００８７】
そして、第２入力用メタル配線層１２ａ及び１２ｂ間を縦断して、第２入力用メタル配線層１２ａ及び１２ｂと異なる層に、図１５の第２入力用メタル配線層８２相当の第２層メタル配線である第２入力接続用メタル配線層（図示省略）が形成され、第２入力接続用メタル配線層と第２入力用メタル配線層１２ａ及び１２ｂとがそれぞれビアホール２２相当のビアホールを介して電気的に接続される。
【００８８】
図４はマクロセルＭ１で実現するＮＡＮＤゲートＧ１を示す回路図である。同図に示すように、ＮＡＮＤゲートＧ１は入力信号Ａ（第１入力）及び入力信号Ｂ（第２入力）を受け、そのＮＡＮＤ演算結果を出力信号ＹＢとして出力する。
【００８９】
図５はＮＡＮＤゲートＧ１を実現するトランジスタ構成を示す回路図である。同図に示すように、ＮＡＮＤゲートＧ１はＰＭＯＳトランジスタＱ１，Ｑ２（第１，第２のＰＭＯＳトランジスタ）及びＮＭＯＳトランジスタＱ３，Ｑ４（第１，第２のＮＭＯＳトランジスタ）によって、ＮＡＮＤゲートＧ１が実現される。
【００９０】
ＰＭＯＳトランジスタＱ１，Ｑ２のソースは電源ＶＤＤに（ＶＤＤ用メタル配線層１４を介して）共通に接続され、ＰＭＯＳトランジスタＱ１，Ｑ２のドレインが共通にＮＭＯＳトランジスタＱ３のドレインに接続され、ＮＭＯＳトランジスタＱ３のソースがＮＭＯＳトランジスタＱ４のドレインに接続され、ＮＭＯＳトランジスタＱ４のソースがＧＮＤレベルに（ＧＮＤ用メタル配線層１５ａ，１５ｂを介して）接続される。そして、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ３のゲートに（第１入力用メタル配線層１１ａ，１１ｂを介して）入力信号Ａを受け、ＰＭＯＳトランジスタＱ２及びＮＭＯＳトランジスタＱ４のゲートに（第２入力用メタル配線層１２ａ，１２ｂを介して）入力信号Ｂを受ける。ＰＭＯＳトランジスタＱ２（ＮＭＯＳトランジスタＱ３）のドレインより（出力用メタル配線層１３ａ，１３ｂを介して）得られる信号が出力信号ＹＢとなる。
【００９１】
１本のゲートポリシリコン層９により構成されるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを１単位（Ｆｉｎｇｅｒ数１）の基本トランジスタとした場合、マクロセルＭ１は図５で示す構成のＮＡＮＤゲートＧ１を１２単位（Ｆｉｎｇｅｒ数１２）の基本トランジスタ構成で実現している。
【００９２】
このような構成の実施の形態１のマクロセルＭ１はセルの平面視中央に電源配線（ＶＤＤ用メタル配線層１４）、平面視上方及び下方に分割して２本のＧＮＤ配線（ＧＮＤ用メタル配線層１５ａ，１５ｂ）を設け、ＰＭＯＳトランジスタ形成用の活性領域をＰ活性領域３のみで構成し、Ｐ活性領域３の平面視上方にＮＭＯＳトランジスタ形成用の第１の活性領域（Ｎ活性領域４ａ）を配置し、Ｐ活性領域３の平面視下方にＮＭＯＳトランジスタ形成用の第２の活性領域（Ｎ活性領域４ｂ）を配置するという、ダブルハイトセル構成と採用し、横方向へのセル面積増加を抑制している。
【００９３】
マクロセルＭ１は、Ｐ活性領域３の横方向左側の近傍領域にＮウェルコンタクト領域６を設け、このＮウェルコンタクト領域６上でＶＤＤ用メタル配線層１４のウェルコンタクト部１４ｃとのコンタクトホール２１による電気的な接続を図っている。
【００９４】
このため、Ｎウェルコンタクト領域６を形成することによって、ＰＭＯＳトランジスタ形成用のＰ活性領域３を、図１５で示すマクロセルＭ１２のＰ活性領域５３ａ，５３ｂのよう平面視上下に分割形成することなく、一つの領域として形成することができる。
【００９５】
Ｐ活性領域３の縦方向の形成長（第１の長さ）は、Ｐ活性領域３を縦断する１本のゲートポリシリコン層９により実現される１単位のＰＭＯＳトランジスタ構成のゲート幅を規定し、ゲート幅によって駆動能力等の動作特性（所定の動作特性）が規定される。
【００９６】
その結果、図１５で示したダブルハイトセル構造のマクロセルＭ１２におけるＮウェルコンタクト領域５６及び、Ｎウェルコンタクト領域５６とＰ活性領域５３ａ，５３ｂに挟まれた領域も、Ｐ活性領域３として活用できるため、１単位のＰＭＯＳトランジスタ構成のゲート幅を、マクロセルＭ１２の１単位のＰＭＯＳトランジスタ構成のゲート幅（Ｐ活性領域５３ａ，５３ｂの縦方向の形成長の和で規定）よりも大きくすることができる。
【００９７】
したがって、実施の形態１のマクロセルＭ１は、１２単位のＰＭＯＳトランジスタによる総ゲート幅を、図１５で示したマクロセルＭ１２における１６単位のＰＭＯＳトランジスタによる総ゲート幅と実質的に同等な大きさとすることにより、マクロセルＭ１２と同等な動作特性を発揮することができる。
【００９８】
その結果、マクロセルＭ１の動作特性をマクロセルＭ１２と同等レベルで実現する場合、Ｐ活性領域３の横幅を図１５で示したマクロセルＭ１２のＰ活性領域５３ａ，５３ｂの横幅より狭くすることができるため、ＰＭＯＳトランジスタ形成用のＰ活性領域３の使用率の向上を図ることができる効果を奏する。
【００９９】
＜実施の形態２＞
図６はこの発明の実施の形態２であるダブルハイトセル構成のマクロセルＭ２のセル構造を示す平面図である。
【０１００】
マクロセルＭ２は基本的構成はマクロセルＭ１と同様であり、２入力ＮＡＮＤゲートを、１６単位の基本トランジスタ構成により実現している点のみ異なる。以下、マクロセルＭ１と異なる点を中心にマクロセルＭ２について説明する。なお、実施の形態１と同様、第１入力用メタル配線層、ビアホールの図示は省略している。
【０１０１】
Ｎウェル領域２内において、平面視中央に実施の形態１のＰ活性領域３Ｌが横方向に実施の形態１のＰ活性領域３の横幅より長く延びて選択的に形成され、Ｐ活性領域３Ｌの横方向左側近傍領域において縦方向に延びてＮウェルコンタクト領域６が形成される。
【０１０２】
Ｐ活性領域３Ｌ、Ｎ活性領域４ａ及び４ｂ上を縦断して形成される１６本のゲートポリシリコン層９が所定間隔毎に横方向に並んで配置される。
【０１０３】
ＧＮＤ用メタル配線層１５ａは、１６本のゲートポリシリコン層９のうち、最左端のゲートポリシリコン層９の左方のＮ活性領域４ａ上、左から（４ｉ）番目と（４ｉ＋１）番目（ｉ＝１〜３）のゲートポリシリコン層９，９間のＮ活性領域４ａ上、最右端のゲートポリシリコン層９の右方のＮ活性領域４ａ上にそれぞれ延びて形成され、コンタクトホール２１を介してＮ活性領域４ａ（ＮＭＯＳトランジスタのソース領域に相当）と電気的に接続される。ＧＮＤ用メタル配線層１５ｂもＧＮＤ用メタル配線層１５ａと同様にＮ活性領域４ｂ上に形成される。
【０１０４】
出力用メタル配線層１３ａは、１６本のゲートポリシリコン層９のうち、左から（４ｉ＋２）番目と（４ｉ＋３）番目（ｉ＝０〜３）のゲートポリシリコン層９，９間のＮ活性領域４ａ上にそれぞれ延びて形成され、コンタクトホール２１を介してＮ活性領域４ａ（ＮＭＯＳトランジスタのドレイン領域に相当）と電気的に接続される（図２参照）。出力用メタル配線層１３ｂも出力用メタル配線層１３ａと同様にＮ活性領域４ｂ上に形成される。
【０１０５】
第１入力用メタル配線層１１ａは、１６本のゲートポリシリコン層９のうち、左から（４ｉ＋２）番目と（４ｉ＋３）番目（ｉ＝０〜３）のゲートポリシリコン層９，９上にそれぞれ延びて形成され、コンタクトホール２１を介して対応のゲートポリシリコン層９（第１入力を受ける第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタのゲート電極に相当）と電気的に接続される。第１入力用メタル配線層１１ｂも第１入力用メタル配線層１１ａと同様にしてゲートポリシリコン層９と電気的に接続される。
【０１０６】
Ｐ活性領域３Ｌの中心部を横断してＶＤＤ用メタル配線層１４が形成され、さらに、ＶＤＤ用メタル配線層１４の一部であるウェルコンタクト部１４ｃは、Ｎウェルコンタクト領域６上にも形成され、ウェルコンタクト部１４ｃとＮウェルコンタクト領域６とは複数のコンタクトホール２１を介して電気的に接続される。
【０１０７】
さらに、ＶＤＤ用メタル配線層１４は、Ｐ活性領域３Ｌ上において、１６本のゲートポリシリコン層９のうち、最左端のゲートポリシリコン層９の左方のＰ活性領域３Ｌ上、左から（２ｉ）番目と（２ｉ＋１）番目（ｉ＝１〜７）のゲートポリシリコン層９，９間のＰ活性領域３Ｌ上、及び最右端のゲートポリシリコン層９の右方のＰ活性領域３Ｌ上にそれぞれ平面視上方及び下方に延びて形成され、コンタクトホール２１を介してＰ活性領域３Ｌ（ＰＭＯＳトランジスタのソース領域に相当）と電気的に接続される。
【０１０８】
Ｔｒ間接続用メタル配線層１６ａは、１６本のゲートポリシリコン層９のうち、左から（２ｉ−１）番目と（２ｉ）番目（ｉ＝１〜８）のゲートポリシリコン層９，９間のＰ活性領域３Ｌ上にそれぞれ延びて形成され、コンタクトホール２１を介してＰ活性領域３Ｌ（ＰＭＯＳトランジスタのドレイン領域に相当）と電気的に接続される。Ｔｒ間接続用メタル配線層１６ｂも、Ｔｒ間接続用メタル配線層１６ａと同様に、ＶＤＤ用メタル配線層１４の平面視下方において、Ｐ活性領域３Ｌと電気的に接続される。
【０１０９】
第２入力用メタル配線層１２ａは、１６本のゲートポリシリコン層９のうち、最左端のゲートポリシリコン層９上、左から（４ｉ）番目と（４ｉ＋１）番目（ｉ＝１〜３）のゲートポリシリコン層９，９上、最右端のゲートポリシリコン層９上にそれぞれ延びて形成され、コンタクトホール２１を介して対応のゲートポリシリコン層９（第２入力を受ける第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタのゲート電極に相当）と電気的に接続される。第２入力用メタル配線層１２ｂも同様にしてゲートポリシリコン層９と電気的に接続される。
【０１１０】
マクロセルＭ２は図５で示す構成のＮＡＮＤゲートＧ１が１６単位（Ｆｉｎｇｅｒ数１６）分含んで構成され、実施の形態１のマクロセルＭ１と同様、ダブルハイトセル構成と採用し、横方向へのセル面積増加を抑制している。
【０１１１】
マクロセルＭ２は、Ｐ活性領域３Ｌの横方向左側近傍領域にＮウェルコンタクト領域６を設け、このＮウェルコンタクト領域６上でＶＤＤ用メタル配線層１４のウェルコンタクト部１４ｃとのコンタクトホール２１による電気的な接続を図っている。
【０１１２】
このため、実施の形態１と同様、マクロセルＭ１２におけるＮウェルコンタクト領域５６及び、Ｎウェルコンタクト領域５６とＰ活性領域５３ａ，５３ｂに挟まれた領域も、Ｐ活性領域３Ｌとして活用できるため、１単位のＰＭＯＳトランジスタ（基本トランジスタ）のゲート幅をマクロセルＭ１２よりも大きくすることができる。
【０１１３】
したがって、実施の形態２のマクロセルＭ２は、１６単位のＰＭＯＳトランジスタによる総ゲート幅を、図１５で示したマクロセルＭ１２における１６単位のＰＭＯＳトランジスタによる総ゲート幅より大きく設定することができるため、マクロセルＭ１２以上の動作特性を発揮することができる。
【０１１４】
その結果、ＰＭＯＳトランジスタ形成用のＰ活性領域３Ｌの使用率の向上を図りながら、基本トランジスタ単位数（Ｆｉｎｇｅｒ数）を増やすことができる分、駆動能力等の動作特性の向上効果をも発揮することができる。
【０１１５】
＜実施の形態３＞
図７はこの発明の実施の形態３であるダブルハイトセル構成のマクロセルＭ３のセル構造を示す平面図である。
【０１１６】
マクロセルＭ３は基本的構成はマクロセルＭ１と同様に２入力ＮＡＮＤゲートを１２単位の基本トランジスタ構成により実現している。以下、マクロセルＭ１と異なる点を中心にマクロセルＭ３について説明する。
【０１１７】
Ｎ活性領域４ｂ近傍において、１２本のゲートポリシリコン層９を横断して第１入力用メタル配線層１１が形成され、第１入力用メタル配線層１１は、１２本のゲートポリシリコン層９のうち、最左端のゲートポリシリコン層９上、左から（４ｉ＋２）番目と（４ｉ＋３）番目（ｉ＝０〜２）のゲートポリシリコン層９，９上、及び最右端のゲートポリシリコン層９上にそれぞれ延びて形成され、コンタクトホール２１を介して対応のゲートポリシリコン層９（第１入力を受ける第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタのゲート電極に相当）と電気的に接続される。
【０１１８】
Ｐ活性領域３の上端部近傍を横断してＶＤＤ用メタル配線層１４Ｌ（第１の金属配線層）が形成され、さらに、ＶＤＤ用メタル配線層１４Ｌの一部であるウェルコンタクト部１４ｃは、Ｎウェルコンタクト領域６上にも形成され、ウェルコンタクト部１４ｃとＮウェルコンタクト領域６とは複数のコンタクトホール２１を介して電気的に接続される。
【０１１９】
さらに、ＶＤＤ用メタル配線層１４Ｌは、Ｐ活性領域３上において、１２本のゲートポリシリコン層９のうち、最左端のゲートポリシリコン層９の左方のＰ活性領域３上、左から（２ｉ）番目と（２ｉ＋１）番目（ｉ＝１〜５）のゲートポリシリコン層９，９間のＰ活性領域３上、及び最右端のゲートポリシリコン層９の右方のＰ活性領域３上にそれぞれ、Ｐ活性領域３内の縦方向における上端から下方に延びて形成され、コンタクトホール２１を介してＰ活性領域３（ＰＭＯＳトランジスタのソース領域（一方電極領域）に相当）と電気的に接続される。
【０１２０】
Ｐ活性領域３の平面視下方領域において、Ｐ活性領域３上の１２本のゲートポリシリコン層９の大部分上を横断してＴｒ間接続用メタル配線層１６（第２の金属配線層）が形成され、さらに、Ｔｒ間接続用メタル配線層１６は、１２本のゲートポリシリコン層９のうち、左から（２ｉ−１）番目と（２ｉ）番目（ｉ＝１〜６）のゲートポリシリコン層９，９間のＰ活性領域３上に、Ｐ活性領域３内の縦方向における下端から上方に延びて形成され、コンタクトホール２１を介してＰ活性領域３（ＰＭＯＳトランジスタのドレイン領域（他方電極領域）に相当）と電気的に接続される。
【０１２１】
そして、出力用メタル配線層１３ａ，Ｔｒ間接続用メタル配線層１６及び出力用メタル配線層１３ｂ上を縦断して、出力用メタル配線層１３ａ及び１３ｂ並びにＴｒ間接続用メタル配線層１６と異なる層に第２層メタル配線である出力信号接続用メタル配線層３３が形成され、出力信号接続用メタル配線層３３と出力用メタル配線層１３ａ及び１３ｂ並びにＴｒ間接続用メタル配線層１６とがビアホール２２を介して電気的に接続される。
【０１２２】
Ｔｒ間接続用メタル配線層１６の平面視下方において、Ｐ活性領域３上の１２本のゲートポリシリコン層９の大部分上を横断して第２入力用メタル配線層１２が形成され、さらに、第２入力用メタル配線層１２は、１２本のゲートポリシリコン層９のうち、左から（４ｉ＋２）番目と（４ｉ＋３）番目（ｉ＝０〜２）のゲートポリシリコン層９，９上にかけてそれぞれ平面視下方に延びて形成され、コンタクトホール２１を介して対応のゲートポリシリコン層９（第２入力を受ける第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタのゲート電極に相当）と電気的に接続される。
【０１２３】
実施の形態３のマクロセルＭ３は図５で示す構成のＮＡＮＤゲートＧ１が１２単位（Ｆｉｎｇｅｒ数１２）分の基本トランジスタを含んで構成され、実施の形態１のマクロセルＭ１と同様、ダブルハイトセル構成と採用し、横方向へのセル面積増加を抑制している。
【０１２４】
実施の形態３のマクロセルＭ３は、Ｐ活性領域３の横方向にＮウェルコンタクト領域６を設け、このＮウェルコンタクト領域６上でＶＤＤ用メタル配線層１４Ｌのウェルコンタクト部１４ｃとのコンタクトホール２１による電気的な接続を図っている。
【０１２５】
このため、実施の形態１及び実施の形態２と同様、マクロセルＭ１２におけるＮウェルコンタクト領域５６及び、Ｎウェルコンタクト領域５６とＰ活性領域５３ａ，５３ｂに挟まれた領域も、Ｐ活性領域３として活用できるため、１本のゲートポリシリコン層９により実現されるゲート幅を大きくすることができる。
【０１２６】
したがって、実施の形態３のマクロセルＭ３は、１２本のゲートポリシリコン層９から実現される１２単位のＰＭＯＳトランジスタ（基本トランジスタ）によって、実施の形態１のマクロセルＭ１と同等のゲート幅のトランジスタ特性を発揮することができる。
【０１２７】
さらに、マクロセルＭ３では、Ｐ活性領域３の上部にＶＤＤ用メタル配線層１４Ｌを配置し、Ｐ活性領域３とのコンタクト部分（第１のコンタクト部分）の配線長をＰ活性領域３の平面視上方から下方にかけて長く設けている、このため、ＰＭＯＳトランジスタのソース領域とのコンタクトホール２１の数を実施の形態１及び実施の形態２以上に多く設けることができる。
【０１２８】
加えて、Ｐ活性領域３の下部にＴｒ間接続用メタル配線層１６を配置し、Ｐ活性領域３とのコンタクト部分（第２のコンタクト部分）の配線長をＰ活性領域３の平面視下方から上方にかけて長く設けている。このため、ＰＭＯＳトランジスタのドレイン領域とのコンタクトホール２１の数を実施の形態１及び実施の形態２以上に多く設けることができる。
【０１２９】
このように、実施の形態３のマクロセルＭ３では、ＶＤＤ用メタル配線層１４Ｌのコンタクト部分及びＴｒ間接続用メタル配線層１６のコンタクト部分の配線長を共に長くすることにより、ＰＭＯＳトランジスタのソース領域及びドレイン領域それぞれにおけるコンタクトホール２１形成数を増やすことができるため、マクロセルＭ３の信頼性の向上を図ることができる効果を奏する。
【０１３０】
その結果、実施の形態３のマクロセルＭ３は、ＰＭＯＳトランジスタ形成用のＰ活性領域３の使用率の向上を図りながら、セルの信頼性向上効果を発揮することができる。
【０１３１】
なお、実施の形態３のマクロセルＭ３のＮＡＮＤゲートを構成する場合の第１層メタル配線であるＶＤＤ用メタル配線層１４Ｌ、Ｔｒ間接続用メタル配線層１６の配置例を示したが、これら第１層メタル配線の最適位置はセルの種類によって適宜変更されるのは勿論である。
【０１３２】
＜実施の形態４＞
図８はこの発明の実施の形態４であるダブルハイトセル構成のマクロセルＭ４のセル構造を示す平面図である。
【０１３３】
マクロセルＭ４はＮウェルコンタクト領域の電気的に接続内容を除き、実施の形態３のマクロセルＭ３と同様である。以下、マクロセルＭ３と異なる点を中心にマクロセルＭ４について説明する。
【０１３４】
Ｐ活性領域３の上端部近傍を横断してＶＤＤ用メタル配線層１４Ｌが形成される。さらに、ＶＤＤ用メタル配線層１４Ｌは、Ｐ活性領域３上において、１２本のゲートポリシリコン層９のうち、最左端のゲートポリシリコン層９の左方のＰ活性領域３上、左から（２ｉ）番目と（２ｉ＋１）番目（ｉ＝１〜５）のゲートポリシリコン層９，９間のＰ活性領域３上、及び最右端のゲートポリシリコン層９の右方のＰ活性領域３上にそれぞれ平面視下方に延びて形成され、コンタクトホール２１を介してＰ活性領域３（ＰＭＯＳトランジスタのソース領域（一方電極領域）に相当）と電気的に接続される。
【０１３５】
隣接Ｎウェルコンタクト領域７はＰ活性領域３の左横方向において接触して設けられる。Ｐ活性領域３の左端領域はＶＤＤ用メタル配線層１４Ｌによって電源ＶＤＤが供給されるＰＭＯＳトランジスタのソース領域に相当するため、隣接Ｎウェルコンタクト領域７は上記ソース領域から電源ＶＤＤの供給（バッティング接続による電源供給）を受けることができる。
【０１３６】
マクロセルＭ４は図５で示す構成のＮＡＮＤゲートＧ１が１２単位（Ｆｉｎｇｅｒ数１２）分の基本トランジスタを含んで構成され、実施の形態１のマクロセルＭ１と同様、ダブルハイトセル構成と採用し、横方向へのセル面積増加を抑制している。
【０１３７】
マクロセルＭ４は、Ｐ活性領域３の横方向に隣接して隣接Ｎウェルコンタクト領域７を設けており、マクロセルＭ１２におけるＮウェルコンタクト領域５６及び、Ｎウェルコンタクト領域５６とＰ活性領域５３ａ，５３ｂに挟まれた領域も、Ｐ活性領域３として活用できるため、実施の形態１〜実施の形態３と同様、１本のゲートポリシリコン層９により実現されるゲート幅を大きくすることができる。
【０１３８】
さらに、隣接Ｎウェルコンタクト領域７は、上部にＶＤＤ用メタル配線層１４Ｌのウェルコンタクト部１４ｃを形成することなく、Ｐ活性領域３の左端領域に接触することによりバッティング接続により電源ＶＤＤの供給を受けているため、ウェルコンタクト部１４ｃを形成する必要がなくなる分、ＬＳＩ構築時の自動配置配線においてこの部分を第１層メタル配線の配線領域として活用することができるので、第１層メタル配線の配線容易性の向上を図ることができる。
【０１３９】
また、実施の形態４のマクロセルＭ４では、実施の形態３のマクロセルＭ３と同様、ＰＭＯＳトランジスタのソース領域及びドレイン領域それぞれにおけるコンタクトホール２１形成数を増やすことができるため、マクロセルＭ４の信頼性の向上を図ることができる効果も奏する。
【０１４０】
その結果、実施の形態４のマクロセルＭ４は、ＰＭＯＳトランジスタ形成用のＰ活性領域３の使用率の向上を図りながら、セルの信頼性向上効果及びメタル配線の配線容易性向上効果を発揮することができる。
【０１４１】
＜実施の形態５＞
図９はこの発明の実施の形態５であるダブルハイトセル構成のマクロセルＭ５のセル構造を示す平面図である。マクロセルＭ５はマクロセルＭ１と等価な２入力ＮＡＮＤゲートを、１２単位の基本トランジスタ構成により実現している。
【０１４２】
図９に示すように、Ｐウェル領域１の中央部に矩形状のＮ活性領域４が横方向に延びて形成される。Ｎ活性領域４の平面視上方にＮウェル領域２ａ、平面視下方にＮウェル領域２ｂがそれぞれ横方向に延びて選択的に形成される。Ｎウェル領域２ａ内に矩形状のＰ活性領域３ａが選択的に形成され、Ｎウェル領域２ｂ内に矩形状のＰ活性領域３ｂが選択的に形成される。
【０１４３】
Ｎウェル領域２ａ内の平面視上方に（Ｐ活性領域３ａを基準として上下方向におけるＮ活性領域４と反対側に）Ｎウェルコンタクト領域６ａが横方向に延びて選択的に形成され、Ｎウェル領域２ｂの平面視下方に（Ｐ活性領域３ｂを基準として上下方向におけるＮ活性領域４と反対側に）Ｎウェルコンタクト領域６ｂが横方向に延びて選択的に形成される。そして、Ｎ活性領域４の横方向左側の近傍領域に縦方向に延びてＰウェルコンタクト領域５が形成される。
【０１４４】
Ｎ活性領域４、Ｐ活性領域３ａ及び３ｂ上を縦断して形成される１２本のゲートポリシリコン層９が所定間隔毎に横方向に並んで配置される。Ｐウェルコンタクト領域５はＮ活性領域４内に形成されるＮＭＯＳトランジスタの基板電位設定用領域として機能し、Ｎウェルコンタクト領域６ａ，６ｂはＰ活性領域３ａ，３ｂ内に形成されるＰＭＯＳトランジスタの基板電位設定用領域として機能する。
【０１４５】
Ｎウェルコンタクト領域６ａ上にＶＤＤ用メタル配線層１４ａが形成され、ＶＤＤ用メタル配線層１４ａとＮウェルコンタクト領域６ａとは複数のコンタクトホール２１を介して電気的に接続される。さらに、ＶＤＤ用メタル配線層１４ａは、１２本のゲートポリシリコン層９のうち、最左端のゲートポリシリコン層９の左方のＰ活性領域３ａ上、左から（２ｉ）番目と（２ｉ＋１）番目（ｉ＝１〜５）のゲートポリシリコン層９，９間のＰ活性領域３ａ上、最右端のゲートポリシリコン層９の右方のＰ活性領域３ａ上にそれぞれ延びて形成され、コンタクトホール２１を介してＰ活性領域３ａ（ＰＭＯＳトランジスタのソース領域に相当）と電気的に接続される。
【０１４６】
同様にして、Ｎウェルコンタクト領域６ｂ上にＶＤＤ用メタル配線層１４ｂが形成され、ＶＤＤ用メタル配線層１４ｂとＮウェルコンタクト領域６ｂとは複数のコンタクトホール２１を介して電気的に接続される。さらに、ＶＤＤ用メタル配線層１４ｂは、１２本のゲートポリシリコン層９のうち、最左端のゲートポリシリコン層９の左方のＰ活性領域３ｂ上、左から（２ｉ）番目と（２ｉ＋１）番目（ｉ＝１〜５）のゲートポリシリコン層９，９間のＰ活性領域３ｂ上、最右端のゲートポリシリコン層９の右方のＰ活性領域３ｂ上にそれぞれ延びて形成され、コンタクトホール２１を介してＰ活性領域３ｂ（ＰＭＯＳトランジスタのソース領域に相当）と電気的に接続される。
【０１４７】
Ｐ活性領域３ａ上の１２本のゲートポリシリコン層９の大部分上を横断してＴｒ間接続用メタル配線層１６ａが形成され、さらに、Ｔｒ間接続用メタル配線層１６ａは、１２本のゲートポリシリコン層９のうち、左から（２ｉ−１）番目と（２ｉ）番目（ｉ＝１〜６）のゲートポリシリコン層９，９間のＰ活性領域３上それぞれ延びて形成され、コンタクトホール２１を介してＰ活性領域３（ＰＭＯＳトランジスタのドレイン領域に相当）と電気的に接続される。
【０１４８】
同様にして、Ｐ活性領域３ｂ上の１２本のゲートポリシリコン層９の大部分上を横断してＴｒ間接続用メタル配線層１６ｂが形成され、さらに、Ｔｒ間接続用メタル配線層１６ｂは、１２本のゲートポリシリコン層９のうち、左から（２ｉ−１）番目と（２ｉ）番目（ｉ＝１〜６）のゲートポリシリコン層９，９間のＰ活性領域３上それぞれ延びて形成され、コンタクトホール２１を介してＰ活性領域３（ＰＭＯＳトランジスタのドレイン領域に相当）と電気的に接続される。
【０１４９】
Ｔｒ間接続用メタル配線層１６ａの平面視下方において、Ｐ活性領域３上の１２本のゲートポリシリコン層９の大部分上を横断して第２入力用メタル配線層１２ａが形成され、さらに、第２入力用メタル配線層１２ａは、１２本のゲートポリシリコン層９のうち、左から（４ｉ＋２）番目と（４ｉ＋３）番目（ｉ＝０〜２）のゲートポリシリコン層９，９上にそれぞれ延びて形成され、コンタクトホール２１を介して対応のゲートポリシリコン層９（第２入力を受ける第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタのゲート電極に相当）と電気的に接続される。
【０１５０】
同様にして、Ｔｒ間接続用メタル配線層１６ｂの平面視上方において、Ｐ活性領域３上の１２本のゲートポリシリコン層９の大部分上を横断して第２入力用メタル配線層１２ｂが形成され、さらに、第２入力用メタル配線層１２ｂは、１２本のゲートポリシリコン層９のうち、左から（４ｉ＋２）番目と（４ｉ＋３）番目（ｉ＝０〜２）のゲートポリシリコン層９，９上にそれぞれ延びて形成され、コンタクトホール２１を介して対応のゲートポリシリコン層９（第２入力を受ける第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタのゲート電極に相当）と電気的に接続される。
【０１５１】
そして、第２入力用メタル配線層１２ａ及び１２ｂ間を縦断して、第２入力用メタル配線層１２ａ及び１２ｂと異なる層に、図１６の第２入力用メタル配線層８２相当の第２層メタル配線層である第２入力接続用メタル配線層（図示省略）が形成され、第２入力接続用メタル配線層と第２入力用メタル配線層１２ａ及び１２ｂとがそれぞれビアホール２２相当のビアホールを介して電気的に接続される。
【０１５２】
Ｎ活性領域４の中心部を横断してＧＮＤ用メタル配線層１５が形成され、さらに、ＧＮＤ用メタル配線層１５の一部であるウェルコンタクト部１５ｃは、Ｐウェルコンタクト領域５上にも形成され、ウェルコンタクト部１５ｃとＰウェルコンタクト領域５とは複数のコンタクトホール２１を介して電気的に接続される。
【０１５３】
さらに、ＧＮＤ用メタル配線層１５は、Ｎ活性領域４上において、１２本のゲートポリシリコン層９のうち、左から（４ｉ＋２）番目と（４ｉ＋３）番目（ｉ＝０〜２）のゲートポリシリコン層９，９間のＮ活性領域４上にそれぞれ平面視上方及び下方に延びて形成され、コンタクトホール２１を介してＮ活性領域４（ＮＭＯＳトランジスタのソース領域に相当）と電気的に接続される。
【０１５４】
ＧＮＤ用メタル配線層１５の平面視上方において、Ｎ活性領域４上のゲートポリシリコン層９を横断して出力用メタル配線層１３ａが形成され、さらに、出力用メタル配線層１３ａは、１２本のゲートポリシリコン層９のうち、最左端のゲートポリシリコン層９の左方のＮ活性領域４上、左から（４ｉ）番目と（４ｉ＋１）番目（ｉ＝１〜２）のゲートポリシリコン層９，９間のＮ活性領域４上、及び最右端のゲートポリシリコン層９の右方のＮ活性領域４上にそれぞれ平面視下方に延びて形成され、コンタクトホール２１を介してＮ活性領域４（ＮＭＯＳトランジスタのドレイン領域に相当）と電気的に接続される。
【０１５５】
同様にして、ＧＮＤ用メタル配線層１５の平面視下方において、Ｎ活性領域４上のゲートポリシリコン層９を横断して出力用メタル配線層１３ｂが形成され、さらに、出力用メタル配線層１３ｂは、１２本のゲートポリシリコン層９のうち、最左端のゲートポリシリコン層９の左方のＮ活性領域４上、左から（４ｉ）番目と（４ｉ＋１）番目（ｉ＝１〜２）のゲートポリシリコン層９，９間のＮ活性領域４上、及び最右端のゲートポリシリコン層９の右方のＮ活性領域４上にそれぞれ平面視上方に延びて形成され、コンタクトホール２１を介してＮ活性領域４（ＮＭＯＳトランジスタのドレイン領域に相当）と電気的に接続される。
【０１５６】
そして、Ｔｒ間接続用メタル配線層１６ａ、出力用メタル配線層１３ａ，１３ｂ、Ｔｒ間接続用メタル配線層１６ｂ上を縦断して、出力用メタル配線層１３ａ及び１３ｂ並びにＴｒ間接続用メタル配線層１６ａ及び１６ｂと異なる層に第２層メタル配線層である出力信号接続用メタル配線層３３が形成され、出力信号接続用メタル配線層３３と出力用メタル配線層１３ａ及び１３ｂ並びにＴｒ間接続用メタル配線層１６ａ及び１６ｂとがビアホール２２を介して電気的に接続される。
【０１５７】
出力用メタル配線層１３ａの平面視上方において、１２本のゲートポリシリコン層９を横断して第１入力用メタル配線層１１ａが形成され、第１入力用メタル配線層１１ａは、１２本のゲートポリシリコン層９のうち、最左端のゲートポリシリコン層９上、左から（４ｉ）番目と（４ｉ＋１）番目（ｉ＝１〜２）のゲートポリシリコン層９，９上、及び最右端のゲートポリシリコン層９上にそれぞれ延びて形成され、コンタクトホール２１を介して対応のゲートポリシリコン層９（第１入力を受ける第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタのゲート電極に相当）と電気的に接続される。
【０１５８】
同様にして、出力用メタル配線層１３ｂの平面視下方において、１２本のゲートポリシリコン層９を横断して第１入力用メタル配線層１１ｂが形成され、第１入力用メタル配線層１１ｂは、１２本のゲートポリシリコン層９のうち、最左端のゲートポリシリコン層９上、左から（４ｉ）番目と（４ｉ＋１）番目（ｉ＝１〜２）のゲートポリシリコン層９，９上、及び最右端のゲートポリシリコン層９上にそれぞれ延びて形成され、コンタクトホール２１を介して対応のゲートポリシリコン層９（第１入力を受ける第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタのゲート電極に相当）と電気的に接続される。
【０１５９】
そして、第１入力用メタル配線層１１ａ及び１１ｂ間を縦断して、第１入力用メタル配線層１１ａ及び１１ｂと異なる層に、図１６の第１入力用メタル配線層８１相当の第２層メタル配線である第１入力接続用メタル配線層（図示省略）が形成され、第１入力接続用メタル配線層と第１入力用メタル配線層１１ａ及び１１ｂがそれぞれビアホール２２相当のビアホールを介して電気的に接続される。
【０１６０】
このような構成の実施の形態１のマクロセルＭ５はセルの平面視中央にＧＮＤ配線（ＧＮＤ用メタル配線層１５）、平面視上方及び下方に分割して２本の電源配線（ＶＤＤ用メタル配線層１４ａ，１４ｂ）を設け、ＮＭＯＳトランジスタ形成用の活性領域をＮ活性領域４のみで構成し、Ｎ活性領域４の平面視上方にＰＭＯＳトランジスタ形成用の第１の活性領域（Ｐ活性領域３ａ）を配置し、Ｎ活性領域４の平面視下方にＰＭＯＳトランジスタ形成用の第２の活性領域（Ｐ活性領域３ｂ）を配置するという、ダブルハイトセル構成と採用し、横方向へのセル面積増加を抑制している。
【０１６１】
マクロセルＭ５は、Ｎ活性領域４の横方向にＰウェルコンタクト領域５を設け、このＰウェルコンタクト領域５上でＧＮＤ用メタル配線層１５のウェルコンタクト部１５ｃとのコンタクトホール２１による電気的な接続を図っている。
【０１６２】
このため、Ｐウェルコンタクト領域５によって、ＮＭＯＳトランジスタ形成用のＮ活性領域４を、図１６で示したマクロセルＭ１３におけるＮ活性領域５４ａ，５４ｂのように平面視上下に分割して形成する必要がなく、一つの領域として形成することができる。
【０１６３】
その結果、図１６で示したマクロセルＭ１３におけるＰウェルコンタクト領域５５及び、Ｐウェルコンタクト領域５５とＮ活性領域５４ａ，５４ｂに挟まれた領域もＮ活性領域４として活用できるため、１本のゲートポリシリコン層９により実現される１単位のＮＭＯＳトランジスタのゲート幅を図１６のマクロセルＭ１３の１単位のＮＭＯＳトランジスタのゲート幅よりも大きくすることができる。
【０１６４】
したがって、実施の形態５のマクロセルＭ５は、１２単位のＮＭＯＳトランジスタ（基本トランジスタ）による総ゲート幅を、図１６で示したマクロセルＭ１３における１６単位のＰＭＯＳトランジスタによる総ゲート幅と実質的に同等の大きさとすることにより、マクロセルＭ１３と同等な動作特性を発揮することができる。
【０１６５】
その結果、マクロセルＭ５の動作特性をマクロセルＭ１３と同等レベルで実現する場合、Ｎ活性領域４の横幅を図１６で示したマクロセルＭ１３のＮ活性領域５４ａ，５４ｂの横幅より狭くすることができるため、ＮＭＯＳトランジスタ形成用のＮ活性領域４の使用率の向上を図ることができる効果を奏する。
【０１６６】
なお、実施の形態５のマクロセルＭ５は、実施の形態１のマクロセルＭ１を基本としてその導電型式を反対にしたセル構造で実現しているが、同様にして実施の形態２〜４のマクロセルＭ２〜Ｍ４を基本としてその導電型式を反対にしたセル構造で実現することも可能である。
【０１６７】
＜実施の形態６＞
図１０はこの発明の実施の形態６であるダブルハイトセル構成のマクロセルＭ６のセル構造を示す平面図である。マクロセルＭ６はマクロセルＭ５の２入力ＮＡＮＤゲートの出力をインバータを介して出力することにより得られる２入力ＡＮＤゲートを、インバータを構成する基本トランジスタを含めて１３単位の基本トランジスタ構成により実現している。以下、マクロセルＭ５と異なる点を中心にマクロセルＭ６の構成を説明する。
【０１６８】
半導体基板１０（図２，図３参照）の上層部において、Ｎウェル領域２ａ内の左方領域にＰ活性領域２３ａが選択的に形成され、Ｎウェル領域２ｂ内の左方領域にＰ活性領域２３ｂが選択的に形成される。
【０１６９】
半導体基板１０の上層部において、Ｐウェル領域１内のＰウェルコンタクト領域５の左横方向にＮ活性領域２４が選択的に形成される。すなわち、Ｐウェルコンタクト領域５はＮ活性領域４，Ｎ活性領域２４間に配置される。
【０１７０】
１２本のゲートポリシリコン層９に加え、Ｐ活性領域２３ａ、Ｎ活性領域２４及びＰ活性領域２３ｂ上を縦断してさらに１３本目のゲートポリシリコン層２９がさらに配置される。
【０１７１】
ＶＤＤ用メタル配線層１４ａは、さらに、ゲートポリシリコン層２９の右方のＰ活性領域２３ａ上に延びて形成され、コンタクトホール２１を介してＰ活性領域２３ａ（第３のＰＭＯＳトランジスタのソース領域に相当）と電気的に接続される。
【０１７２】
同様にして、ＶＤＤ用メタル配線層１４ｂは、さらに、ゲートポリシリコン層２９の右方のＰ活性領域２３ｂ上に延びて形成され、コンタクトホール２１を介してＰ活性領域２３ｂ（第３のＰＭＯＳトランジスタのソース領域に相当）と電気的に接続される。
【０１７３】
Ｔｒ間接続用メタル配線層１６ａは、さらに、ゲートポリシリコン層２９上に延びて形成され、コンタクトホール２１を介してゲートポリシリコン層２９（第３のＰＭＯＳトランジスタのゲート電極に相当）と電気的に接続される。
【０１７４】
同様にして、Ｔｒ間接続用メタル配線層１６ｂは、さらに、ゲートポリシリコン層２９上に延びて形成され、コンタクトホール２１を介してゲートポリシリコン層２９（第３のＰＭＯＳトランジスタのゲート電極に相当）と電気的に接続される。
【０１７５】
出力用メタル配線層１７ａはゲートポリシリコン層２９の左方のＰ活性領域２３ａ上に形成され、コンタクトホール２１を介してＰ活性領域２３ａ（第３のＰＭＯＳトランジスタのドレイン領域に相当）に電気的に接続される。
【０１７６】
同様にして、出力用メタル配線層１７ｂはゲートポリシリコン層２９の左方のＰ活性領域２３ｂ上に形成され、コンタクトホール２１を介してＰ活性領域２３ｂ（第３のＰＭＯＳトランジスタのドレイン領域に相当）に電気的に接続される。
【０１７７】
ＧＮＤ用メタル配線層１５の平面視上方及び下方それぞれにおいて、ＮＭＯＳ用出力メタル配線層（図示せず）はゲートポリシリコン層２９の左方のＮ活性領域２４上に形成され、コンタクトホール（図示せず）を介してＮ活性領域２４（第３のＮＭＯＳトランジスタのドレイン領域に相当）に電気的に接続される。
【０１７８】
そして、出力用メタル配線層１７ａ及び１７ｂ並びにＮＭＯＳ用出力メタル配線層間を縦断して、出力用メタル配線層１７ａ及び１１ｂと異なる層に第２層メタル配線である出力信号接続用メタル配線層３４が形成され、出力信号接続用メタル配線層３４と出力用メタル配線層１７ａ及び１７ｂ並びにＮＭＯＳ用出力メタル配線層とがそれぞれビアホール２２を介して電気的に接続される。
【０１７９】
ＧＮＤ用メタル配線層１５は、さらに、ゲートポリシリコン層２９の右方のＮ活性領域２４上に平面視上方及び下方に延びて形成され、コンタクトホール２１を介してＮ活性領域２４（第３のＮＭＯＳトランジスタのソース領域に相当）と電気的に接続される。
【０１８０】
図１１はマクロセルＭ６で実現するＡＮＤゲートを示す回路図である。同図に示すように、マクロセルＭ６のＡＮＤゲートは、入力信号Ａ及び入力信号Ｂを受け、そのＮＡＮＤ演算結果を出力信号ＹＢとして出力するＮＡＮＤゲートＧ１と、ＮＡＮＤゲートＧ１の出力信号ＹＢを受け、出力信号Ｙを出力するインバータＧ２とにより構成される。
【０１８１】
図１２はインバータＧ２を実現するトランジスタ構成を示す回路図である。同図に示すように、インバータＧ２はＰＭＯＳトランジスタＱ５（第３のＰＭＯＳトランジスタ）及びＮＭＯＳトランジスタＱ６（第３のＮＭＯＳトランジスタ）によってインバータＧ２が実現される。
【０１８２】
ＰＭＯＳトランジスタＱ５のソースは電源ＶＤＤに（ＶＤＤ用メタル配線層１４ａ，１４ｂを介して）共通に接続され、ＰＭＯＳトランジスタＱ５のドレインＮＭＯＳトランジスタＱ６のドレインに接続され、ＮＭＯＳトランジスタＱ６のソースがＧＮＤレベルに（ＧＮＤ用メタル配線層１５を介して）接続される。そして、ＰＭＯＳトランジスタＱ５及びＮＭＯＳトランジスタＱ６ゲートに（Ｔｒ間接続用メタル配線層１６ａ，１６ｂを介して）出力信号ＹＢを受け、ＰＭＯＳトランジスタＱ５（ＮＭＯＳトランジスタＱ６）のドレインより（出力信号接続用メタル配線層３４を介して）得られる信号が出力信号Ｙとなる。
【０１８３】
このような構成の実施の形態６のマクロセルＭ６は、実施の形態５のマクロセルＭ５と同様、ダブルハイトセル構成と採用し、横方向へのセル面積増加を抑制している。
【０１８４】
マクロセルＭ６は、Ｎ活性領域４の横方向にＰウェルコンタクト領域５を設け、このＰウェルコンタクト領域５上でＧＮＤ用メタル配線層１５のウェルコンタクト部１５ｃとのコンタクトホール２１による電気的な接続を図っている。したがって、実施の形態６のマクロセルＭ６は、実施の形態５のマクロセルＭ５と同様、Ｎ活性領域４の横幅を狭くすることができるため、ＮＭＯＳトランジスタ形成用のＮ活性領域４の使用率の向上を図ることができる効果を奏する。
【０１８５】
さらに、実施の形態６のマクロセルＭ６は、ＮＡＮＤゲートＧ１用のＮＭＯＳトランジスタ形成領域のＮ活性領域４とインバータＧ２用のＮＭＯＳトランジスタ形成領域のＮ活性領域２４との間にＰウェルコンタクト領域５を設けることにより、ＮＡＮＤゲートよりも必要トランジスタ数が多くなるＡＮＤゲートを、セル面積増大を効果的に抑えながら、高い使用効率で実現することができる効果を奏する。
【０１８６】
なお、実施の形態６のマクロセルＭ６は、実施の形態５のマクロセルＭ５にインバータ形成領域を追加した構成を示したが、実施の形態１〜実施の形態４のマクロセルＭ１〜Ｍ４にインバータ形成領域を追加した構成でも勿論実現可能である。
【０１８７】
＜実施の形態７＞
図１３はこの発明の実施の形態７であるダブルハイトセル構成のマクロセルＭ７のセル構造を示す平面図である。
【０１８８】
マクロセルＭ７はゲートポリシリコン層９の形状を除き、実施の形態１のマクロセルＭ１と同様である。以下、マクロセルＭ１と異なる点を中心にマクロセルＭ７について説明する。なお、図１３において、実施の形態７の特徴であるゲートポリシリコン層９の形状を明確に示すべく、ゲートポリシリコン層９にハッチングを施し、第１入力用メタル配線層１１ａ，第２入力用メタル配線層１２ａの図示を省略し、Ｔｒ間接続用メタル配線層１６ａ，１６ｂ、第１入力用メタル配線層１１ｂ、第２入力用メタル配線層１２ｂのハッチングを省略している。
【０１８９】
同図に示すように、１２本のゲートポリシリコン層９のうち、左から（２ｉ）番目と（２ｉ＋１）番目（ｉ＝１〜５）のゲートポリシリコン層９，９間において２箇所の接続部９ｃ，９ｄを設けることにより、総計５つのリング状のポリシリコンリング部９Ｒを形成している。すなわち、実施の形態７のマクロセルＭ７は、左から（２ｉ）番目と（２ｉ＋１）番目（ｉ＝１〜５）のゲートポリシリコン層９，９を有する一対の基本トランジスタとなるＰＭＯＳトランジスタのゲート電極（ゲートポリシリコン層９）を一つのリング形状で構成している。なお、他の構成は実施の形態１のマクロセルＭ１と同様である。
【０１９０】
このような構成の実施の形態７のマクロセルＭ７は、実施の形態１のマクロセルＭ１の効果に加え、一対のＰＭＯＳトランジスタのゲート電極をリング形状にすることにより、リング形状のゲート電極での信号伝搬時間を早め、セルの動作速度の向上を図ることができる効果を奏する。
【０１９１】
なお、実施の形態７のマクロセルＭ７は実施の形態１の構造を基本としてポリシリコンリング部９Ｒを有する構造を示したが、他の実施の形態２〜６の構造を基本としてポリシリコンリング部９Ｒを有する構造も勿論実現可能である。
【０１９２】
＜実施の形態８＞
図１４はこの発明の実施の形態８である半導体集積回路８の内部構造を示す平面図である。同図に示すように、半導体基板１０（図２，図３参照）の上層部に形成されるＰウェル領域１内に実施の形態３のマクロセルＭ３（詳細構造は図７参照）、実施の形態５のマクロセルＭ５（詳細構造は図９参照）、及びマクロセルＭ１１（詳細構造は図１７参照）を組み合わせて構成されている。
【０１９３】
そして、マクロセルＭ３のＧＮＤ用メタル配線層１５ａとマクロセルＭ５のＧＮＤ用メタル配線層１５とを共通接続し、マクロセルＭ３のＶＤＤ用メタル配線層１４ＬとマクロセルＭ１１のＶＤＤ用メタル配線層６４とを共通接続し、マクロセルＭ３のＧＮＤ用メタル配線層１５ｂとマクロセルＭ１１のＧＮＤ用メタル配線層６５とを共通接続している。
【０１９４】
マクロセルＭ３，Ｍ５はダブルハイトセル構造であるため、中央左側に第１のウェルコンタクト領域（Ｎウェルコンタクト領域６，Ｐウェルコンタクト領域５）を有し、縦方向上下端に配置される第２，第３のウェルコンタクト領域間（Ｐウェルコンタクト領域５ａ，５ｂ間、Ｎウェルコンタクト領域６ａ，６ｂ間）の第１の距離は、シングルハイトセル構造のマクロセルＭ１１の縦方向上下端に配置される第４，第５のウェルコンタクト領域間（ＶＤＤ用メタル配線層６４，ＧＮＤ用メタル配線層６５間）の第２の距離も長い。
【０１９５】
このように、実施の形態８の半導体集積回路８は、ＰＭＯＳトランジスタ形成領域を中心に配置したＰ型ダブルハイトセル構造のマクロセルＭ３（第１の部分回路部）と、ＮＭＯＳトランジスタ形成領域を中心に配置したＮ型ダブルハイトセル構造のマクロセルＭ５（第１の部分回路部）と、シングルハイトセル構造のマクロセルＭ１１（第２の部分回路部）と、を混在して用いることにより、設計自由度を高めながら、より高度な論理演算を行うことが可能となる。
【０１９６】
実施の形態８の半導体集積回路８は、複数種のマクロセルＭ３，Ｍ５，Ｍ１１を自動配置、配線（Ｐ＆Ｒ）して組み合わせても、従来の設計方法と何ら変わることなく設計することが可能である。
【０１９７】
＜その他＞
実施の形態１〜実施の形態７で示したマクロセルＭ１〜Ｍ７は各々、Ｎウェルコンタクト領域６をＰ活性領域３の横方向の左側近傍領域に配置したり、Ｐウェルコンタクト領域５をＮ活性領域４の横方向の左側近傍領域に配置する構成を示したが、Ｎウェルコンタクト領域６あるいはＰウェルコンタクト領域５をＰ活性領域３あるいはＮ活性領域４の右側近傍領域あるいは左右両側近傍領域に配置する構成も考えられる。
【０１９８】
また、実施の形態１〜実施の形態７で示したマクロセルＭ１〜Ｍ７として、１６倍力のＮＡＮＤゲート，ＡＮＤゲートを例に挙げたが、本発明はマクロセル構造をもつ、フリップフロップ、セレクタ等の論理回路全般にわたって適用することができることは明らかである。
【図面の簡単な説明】
【０１９９】
【図１】この発明の実施の形態１であるダブルハイトセル構成のマクロセルのセル構造を示す平面図である。
【図２】図１の変則的なＡ−Ａ断面構造を模式的に示す説明図である。
【図３】図１の変則的なＢ−Ｂ断面構造を模式的に示す説明図である。
【図４】実施の形態１のマクロセルで実現するＮＡＮＤゲートを示す回路図である。
【図５】図４のＮＡＮＤゲートを実現するトランジスタ構成を示す回路図である。
【図６】この発明の実施の形態２であるダブルハイトセル構成のマクロセルのセル構造を示す平面図である。
【図７】この発明の実施の形態３であるダブルハイトセル構成のマクロセルのセル構造を示す平面図である。
【図８】この発明の実施の形態４であるダブルハイトセル構成のマクロセルのセル構造を示す平面図である。
【図９】この発明の実施の形態５であるダブルハイトセル構成のマクロセルのセル構造を示す平面図である。
【図１０】この発明の実施の形態６であるダブルハイトセル構成のマクロセルのセル構造を示す平面図である。
【図１１】実施の形態６のマクロセルで実現するＡＮＤゲートを示す回路図である。
【図１２】図１１のインバータを実現するトランジスタ構成を示す回路図である。
【図１３】この発明の実施の形態７であるダブルハイトセル構成のマクロセルのセル構造を示す平面図である。
【図１４】この発明の実施の形態８である半導体集積回路の内部構造を示す平面図である。
【図１５】前提技術となるダブルハイトセル構成のマクロセル（その１）のセル構造を示す平面図である。
【図１６】前提技術となるダブルハイトセル構成のマクロセル（その２）のセル構造を示す平面図である。
【図１７】従来のシングルハイトセル構造のマクロセルの構成を示す平面図である。
【符号の説明】
【０２００】
１  Ｐウェル領域、２，２ａ，２ｂ  Ｎウェル領域、３，３Ｌ  Ｐ活性領域、４，４ａ，４ｂ  Ｎ活性領域、５ａ，５ｂ  Ｐウェルコンタクト領域、６  Ｎウェルコンタクト領域、７  隣接Ｎウェルコンタクト領域、８  半導体集積回路、９，２９  ゲートポリシリコン層、１０  半導体基板、１１，１１ａ，１１ｂ  第１入力用メタル配線層、１２，１２ａ，１２ｂ  第２入力用メタル配線層、１３ａ，１３ｂ  出力用メタル配線層、１４，１４ａ，１４ｂ，１４Ｌ  ＶＤＤ用メタル配線層、１５，１５ａ，１５ｂ  ＧＮＤ用メタル配線層、１６，１６ａ，１６ｂ  Ｔｒ間接続用メタル配線層、２１  コンタクトホール、２２  ビアホール、２３ａ，２３ｂ  Ｐ活性領域、２４  Ｎ活性領域、３３，３４  出力信号接続用メタル配線層、Ｍ１〜Ｍ７  マクロセル。
【図１】
2007095890.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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