(57)【要約】      （修正有）【課題】ナンドフラッシュメモリ素子のプログラムディスターバンス特性を評価するためのチャネルブースティング電圧の測定方法を提供する。【解決手段】チャネルブースティング電圧の特定方法は、パスディスターバンスのしきい値電圧測定段階(S201〜S209)、プログラムディスターバンスのしきい値電圧測定段階(S211〜S219)及びチャネルブースティング電圧測定段階(S221及びS223)を含み、具体的には、消去状態の選択されたセルの第１のしきい値電圧を測定する段階と、消去状態の非選択されたセルの第２のしきい値電圧を測定する段階と、プログラム動作時に印加されるパスバイアス時の第２のしきい値電圧を検出し、第１のしきい値電圧が測定される時に印加された第１のパスバイアスのレベルを検出する段階、及び検出された第１のパスバイアスのレベルを用いてチャネルブースティング電圧を測定する段階を含む。【選択図】図２
2007294091.tif 000002
【特許請求の範囲】
【請求項１】
消去状態の非選択されたセルにパスバイアスを固定されたレベルで印加し、消去状態の選択されたセルに印加される第１のパスバイアスのレベルに応じて前記第１のパスバイアスが印加される前記選択されたセルの第１のしきい値電圧を測定する段階と、
消去状態の選択されたセルにプログラムバイアスを印加し、消去状態の非選択されたセルに印加される第２のパスバイアスのレベルに応じて前記プログラムバイアスが印加される前記選択されたセルの第２のしきい値電圧を測定する段階と、
プログラム動作時に印加されるパスバイアスと同一のレベルの第２のパスバイアスが印加される時に測定された第２のしきい値電圧を検出し、前記第２のしきい値電圧と同一の前記第１のしきい値電圧が測定される時に印加された前記第１のパスバイアスのレベルを検出する段階と、
前記検出された第１のパスバイアスのレベルを用いてチャネルブースティング電圧を測定する段階と、
を含むことを特徴とするナンドフラッシュメモリ素子のチャネルブースティング電圧の測定方法。
【請求項２】
前記第１のしきい値電圧を測定する段階は、
全てのメモリセルの消去動作を実施する段階と、
消去状態の前記非選択のセルにパスバイアスを固定されたレベルで印加して消去状態の前記選択されたセルに前記第１のパスバイアスを印加する段階と、
前記第１のしきい値電圧を測定する段階と、
前記第１のパスバイアスのレベルを上昇させる段階と、
を含み、
前記第１のパスバイアスのレベルが目標レベルより低い間、前記の各段階を反復実施することを特徴とする請求項１に記載のナンドフラッシュメモリ素子のチャネルブースティング電圧の測定方法。
【請求項３】
前記第１のしきい値電圧を測定する段階は、
全てのメモリセルの消去動作を実施する段階と、
消去状態の前記非選択のセルにパスバイアスを固定されたレベルで印加し、消去状態の前記選択されたセルに前記第１のパスバイアスを印加する段階と、
前記第１のしきい値電圧を測定する段階と、
前記第１のパスバイアスのレベルを下げる段階と、
を含み、
前記第１のパスバイアスのレベルが目標レベルより高い間、前記の各段階を反復実施することを特徴とする請求項１に記載のナンドフラッシュメモリ素子のチャネルブースティング電圧の測定方法。
【請求項４】
前記第２のしきい値電圧を測定する段階は、
全てのメモリセルの消去動作を実施する段階と、
消去状態の前記選択されたセルに前記プログラムバイアスを固定されたレベルで印加し、消去状態の前記非選択されたセルに前記第２のパスバイアスを印加する段階と、
前記第２のしきい値電圧を測定する段階と、
前記第２のパスバイアスのレベルを上昇させる段階と、
を含み、
前記第２のパスバイアスのレベルが目標レベルが低い間、前記の各段階を反復実施することを特徴とする請求項１に記載のナンドフラッシュメモリ素子のチャネルブースティング電圧の測定方法。
【請求項５】
前記第２のしきい値電圧を測定する段階は、
全てのメモリセルの消去動作を実施する段階と、
消去状態の前記選択されたセルに前記プログラムバイアスを固定されたレベルで印加し、消去状態の前記非選択されたセルに前記第２のパスバイアスを印加する段階と、
前記第２のしきい値電圧を測定する段階と、
前記第２のパスバイアスのレベルを下げる段階と、
を含み、
前記第２のパスバイアスのレベルが目標レベルよりも高い間、前記の各段階を反復実施することを特徴とする請求項１に記載のナンドフラッシュメモリ素子のチャネルブースティング電圧の測定方法。
【請求項６】
前記目標電圧が１４．５Ｖであることを特徴とする請求項２または請求項４に記載のナンドフラッシュメモリ素子のチャネルブースティング電圧の測定方法。
【請求項７】
前記目標電圧が１．５Ｖであることを特徴とする請求項３または請求項５に記載のナンドフラッシュメモリ素子のチャネルブースティング電圧の測定方法。
【請求項８】
前記第１及び第２のパスバイアスは、３０us〜４０usの間印加されることを特徴とする請求項２、３、５及び６の何れか１項に記載のナンドフラッシュメモリ素子のチャネルブースティング電圧の測定方法。
【請求項９】
前記第１及び第２のパスバイアスは１．５Ｖ〜１４．５Ｖの範囲内で変更されることを特徴とする請求項２〜５の何れか１項に記載のナンドフラッシュメモリ素子のチャネルブースティング電圧の測定方法。
【請求項１０】
消去動作を実施した後、前記メモリセルのしきい値電圧を測定する段階をさらに含むことを特徴とする請求項２〜５の何れか１項に記載のナンドフラッシュメモリ素子のチャネルブースティング電圧の測定方法。
【請求項１１】
前記プログラムバイアスが２１Ｖで印加されることを特徴とする請求項１、４及び５の何れか１項に記載のナンドフラッシュメモリ素子のチャネルブースティング電圧の測定方法。
【請求項１２】
前記チャネルブースティング電圧は、前記プログラム電圧から前記検出された第１のパスバイアスを差し引いた値で決定されることを特徴とする請求項１に記載のナンドフラッシュメモリ素子のチャネルブースティング電圧の測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナンドフラッシュメモリ素子に関するものであり、特にナンドフラッシュメモリ素子のプログラムディスターバンス(programdisturbance)特性を評価するためのチャネルブースティング電圧の測定方法{Method of measuring a channel boosting voltage in a NAND flashmemory device}に関するものである。
【背景技術】
【０００２】
ナンドフラッシュメモリ素子は、多数のセルブロックを含んで構成されるが、一つのセルブロックは、図１に示されたようにデータを格納するための多数のセルが直列連結されたセルストリング(101及び102)、セルストリング(101及び102)とビットライン(BL)の間及びセルストリング(101及び102)と共通ソースライン(CSL)の間にそれぞれ接続されたドレイン選択トランジスタ(110)及びソース選択トランジスタ(120)を含んで構成される。ここで、セルストリング(101及び102)はビットライン(BL)の数だけ構成され、これによりドレイン選択トランジスタ(110)及びソース選択トランジスタ(120)もそれだけ構成される。また、セルの所定動作のためにワードライン(WL)を通じてセルゲートに所定のバイアスが印加され、ビットライン(BL)を通じてドレインセレクトトランジスタ(110)のドレインに所定のバイアスが印加され、共通ソースライン(CSL)を通じてソース選択トランジスタ(120)のソースに所定のバイアスが印加される。一方、ナンドフラッシュメモリ素子のセルは半導体基板の上部の所定領域にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されたゲートが形成され、ゲート両側の下部の半導体基板に接合部が形成されて構成される。
【０００３】
上記のように構成されたナンドフラッシュメモリ素子は、セルのフローティングゲートにFNトンネルリングを用いて電子を注入または放出させることにより、プログラムまたは消去を実施するが、消去はブロック単位で実施し、プログラムは選択されたセルに対して実施するようになる。
【０００４】
ナンドフラッシュメモリ素子の選択されたセル(M11)をプログラムするためには、選択されたワードライン(Selected WL)に約18V程度のプログラム電圧を印加し、選択されていないワードライン(PassWL)に約8V程度のパス電圧を印加し、選択されたビットライン(Selected BL)には接地電圧(Vss)を印加し、選択されていないビットライン(Unselected BL)には電源電圧(Vcc)を印加する。この時、ドレイン選択ライン(DSL)には電源電圧(Vcc)を印加し、ソース選択ライン(SSL)には接地電圧(Vss)を印加し、共通ソースライン(CSL)には電源電圧(Vcc)を印加し、ウェル(Bulk)には接地電圧(Vss)を印加する。
【０００５】
このようにすれば、選択されていないビットラインのセル(M14)のコントロールゲートにはプログラム電圧が印加されるが、チャネルにはプログラム電圧、パス電圧及びビットラインからのプリチャージ電圧間のカップリングによる電圧比でチャネルがブースティングされる。このようなチャネルブースティング電圧により、選択されていないビットライン(Unselected BL)内のセルのFNトンネルリングを防止し、プログラムディスターバンス(programdiaturbance)を防止する。一方、選択されたビットライン(Selected BL)内のセルのうち、パス電圧が加えられるセルがプログラムされる場合が発生するが、これをパスディスターバンス(passdisturbance)という。図１では、セル(M11)がプログラムされるセルであり、セル(M12)及びセル(M13)がパスディスターバンスセルであり、セル(M14)がプログラムディスターバンスセルである。
【０００６】
このようなナンドフラッシュメモリ素子においてプログラムディスターバンス特性の確保は、製品開発において非常に重要な課題である。プログラムディスターバンスの特性に影響を与える要因は、プログラム電圧、パス電圧、ドレイン選択トランジスタのしきい値電圧、漏洩電流(GIDL、チャネル漏洩電流)、チャネルキャパシタンス、プログラム時間及びプログラム回数(Number OfProgram; NOP)等がある。また、これらによりチャネルブースティング電圧が決定される。従って、チャネルブースティング電圧を測定すれば、プログラムディスターバンス特性を評価することができる。
【０００７】
ところが、従来は、チャネルブースティング電圧を測定する適切な方法がなかった。なぜならば、チャネルがフローティングされた状態で測定をするためにプルービングをする場合、チャネルがフローティング状態でグラウンド状態に変わり、この時、変化した状態に応じてブースティング電圧が変わるためである。即ち、チャネルブースティング電圧を測定するためにプルーブチップを連結すれば、ブースティング電圧がプルーブを通じて放電されるため、その電圧を測定することができず、プロダクト(product)でフェイルビットが発見されれば、その時になってはじめて任意の漏洩電流によりブースティング電圧が減少したセルが存在することを確認することができ、適時に正確に工程の最適化を施行することができなかった。
【０００８】
従って、現在の方法はブースティング電圧をシミュレーションに依存しているが、チャネルの漏洩電流により変化するブースティング電圧を予測することは容易ではない。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
これに対し、本発明は、消去されたセルのうち、非選択されたセルにパス電圧を一定のレベルで印加した状態で選択されたセルに印加されるパス電圧の変化に応じてパスディスターバンスのしきい値電圧を測定し、消去されたセルのうち、選択されたセルにプログラム電圧を一定のレベルで印加した状態で非選択されたセルに印加されるパス電圧の変化に応じてプログラムディスターバンスのしきい値電圧を測定した後、パスディスターバンスのしきい値電圧とプログラムディスターバンスのしきい値電圧が一致する時に印加されたパスバイアスを用いてチャネルブースティング電圧を測定することにより、プログラム動作時に不確実に計算されたブースティング電圧を正確にモニタリングし、プログラムディスターバンス特性を把握すると共に歩留まり分析及び不良分析を容易にすることができる。
【課題を解決するための手段】
【００１０】
本発明の実施例によるナンドフラッシュメモリ素子のチャネルブースティング電圧の測定方法は、消去状態の非選択されたセルにパスバイアスを固定されたレベルで印加し、消去状態の選択されたセルに印加される第１のパスバイアスのレベルに応じて第１のしきい値電圧を測定する段階と、消去状態の選択されたセルにプログラムバイアスを固定されたレベルで印加し、消去状態の非選択されたセルに印加される第２のパスバイアスのレベルに応じて第２のしきい値電圧を測定する段階と、プログラム動作時に印加されるパスバイアスと同一のレベルの第２のパスバイアスが印加される時に測定された第２のしきい値電圧を検出し、第２のしきい値電圧と同一の第１のしきい値電圧が測定される時に印加された第１のパスバイアスのレベルを検出する段階、及び検出された第１のパスバイアスのレベルを用いてチャネルブースティング電圧を測定する段階を含む。
【００１１】
上記において、第１のしきい値電圧を測定する段階は、全てのメモリセルの消去動作を実施する段階と、消去状態の非選択されたセルにパスバイアスを固定されたレベルで印加し、消去状態の選択されたセルに第１のパスバイアスを印加する段階と、第１のしきい値電圧を測定する段階、及び第１のパスバイアスのレベルを変更する段階を含み、第１のパスバイアスのレベルが目標レベルになるまで上記の段階を反復実施する。この時、第１のしきい値電圧は選択されたセルのしきい値電圧である。
【００１２】
第２のしきい値電圧を測定する段階は、全てのメモリセルの消去動作を実施する段階と、消去状態の選択されたセルにプログラムバイアスを固定されたレベルで印加し、消去状態の非選択されたセルに第２のパスバイアスを印加する段階と、第２のしきい値電圧を測定する段階、及び第２のパスバイアスのレベルを変更する段階を含み、第２のパスバイアスのレベルが目標レベルになるまで上記の段階を反復実施する。この時、第２のしきい値電圧は選択されたセルのしきい値電圧である。
【００１３】
第１及び第２のパスバイアスは３０us〜４０usの間印加され、１．５Ｖ〜１４．５Ｖの範囲内で変更され得る。プログラムバイアスが２１Ｖで印加され得る。
【００１４】
消去動作を実施した後、メモリセルのしきい値電圧を測定する段階をさらに含むことができる。
【００１５】
チャネルブースティング電圧は、プログラム電圧から検出された第１のパスバイアスを差し引いた値で決定される。
【発明の効果】
【００１６】
上述した通り、本発明によれば、消去されたセルのうち、非選択されたセルにパス電圧を一定のレベルで印加した状態で選択されたセルに印加されるパス電圧の変化に応じてパスディスターバンスのしきい値電圧を測定し、消去されたセルのうち、選択されたセルにプログラム電圧を一定のレベルで印加した状態で非選択されたセルに印加されるパス電圧の変化に応じてプログラムディスターバンスのしきい値電圧を測定した後、パスディスターバンスのしきい値電圧とプログラムディスターバンスのしきい値電圧が一致する時に印加されたパスバイアスを用いてチャネルブースティング電圧を測定することにより、プログラム動作時に不確実に計算されたブースティング電圧を正確にモニタリングし、プログラムディスターバンス特性を把握すると共に歩留まり分析及び不良分析を容易にすることができる。
【００１７】
それだけでなく、製品テスト時に不良が予想される工程を早期に正確に確認することができるようにして製品開発の時間及び費用を減らすことができる。
【００１８】
そして、不良が可能な工程をテストの前に分別することができるため、歩留まりを向上させることができ、テストの前に不良製品をスクリーンすることができるため、テスト費用を節減することができる。
【発明を実施するための最良の形態】
【００１９】
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が次に詳述する実施例により限定されるものではない。単に、本実施例は本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。
【００２０】
図２は、本発明の実施例によるナンドフラッシュメモリ素子のチャネルブースティング電圧の測定方法を説明するためのフローチャートである。
【００２１】
図２を参照すれば、チャネルブースティング電圧の特定方法は、パスディスターバンスのしきい値電圧測定段階(S201〜S209)、プログラムディスターバンスのしきい値電圧測定段階(S211〜S219)及びチャネルブースティング電圧測定段階(S221及びS223)を含む。これら段階を具体的に説明すれば、次の通りである。
【００２２】
〔パスディスターバンスのしきい値電圧の測定段階〕
図３は、本発明の実施例によるチャネルブースティング電圧の測定方法においてパスディスターバンスのしきい値電圧の測定方法を説明するための回路図である。
【００２３】
図２及び図３を参照すれば、まず、メモリセルの消去動作を実施し、消去されたメモリセルのしきい値電圧を測定する(S201)。次いで、ビットライン(BL)には接地電圧(例えば、０Ｖ)を印加し、ストリング内で非選択されたセルには固定されたレベルのパスバイアス(例えば、８．５Ｖ)を印加し、選択されたセルには第１のパスバイアスを低いレベル(例えば、１．５Ｖ)から印加する(S203)。以後、通常のプログラム動作時間(例えば、５０us以内)が経過した後に選択されたセルの第１のしきい値電圧を測定する(S205)。第１のパスバイアスがパスディスターバンスの第１のしきい値電圧を測定するのに必要な電圧(例えば、１４．５Ｖ)(以下、‘第１の電圧’という)まで上昇したかを判断する(S207)。そうでなければ、第１のパスバイアスのレベルを調節する(S209)。具体的に説明すれば、第１のパスバイアスのレベルを上昇させ、０．１Ｖ〜２．０Ｖの範囲内で段階的に上昇させる。さらに、消去段階(S201)を経た後、選択されたセルにレベルが変更された第１のパスバイアスを印加する(S203)。次いで、パスディスターバンスの第１のしきい値電圧を測定し(S205)、第１のパスバイアスが第１の電圧まで上昇したかを判断する(S207)。判断結果に応じて、第１のパスバイアスが第１の電圧まで上昇するまで(即ち、第１のパスバイアスが第１の電圧より低い間)、上記の段階(S201〜S209)を反復実施する。
【００２４】
上記においては、第１のパスバイアスのレベルを上昇させながら第１のしきい値電圧を測定したが、第１のパスバイアスのレベルを下げながら第１のしきい値電圧を測定することができる。例えば、第１のパスバイアスのレベルを１４．５Ｖから１．５Ｖまで下げながら第１のしきい値電圧を測定することができる。この場合、目標電圧である第１の電圧は１．５Ｖとなり、第１のパスバイアスが第１の電圧に低くなるまで(即ち、第１のパスバイアスが第１の電圧より高い間)、上記の段階(S201〜S209)を反復実施して第１のしきい値電圧の測定する。
【００２５】
第１のパスバイアスの変化による第１のしきい値電圧の測定が完了すれば、プログラムディスターバンスの第２のしきい値電圧を測定する。
【００２６】
〔プログラムディスターバンスのしきい値電圧測定段階〕
図４は、本発明の実施例によるチャネルブースティング電圧の測定方法においてプログラムディスターバンスのしきい値電圧の測定方法を説明するための回路図である。
【００２７】
図２及び図４を参照すれば、まず、メモリセルの消去動作を実施し、消去されたメモリセルのしきい値電圧を測定する(S211)。次いで、ビットライン(BL)には電源電圧(例えば、Vcc)を印加し、選択されたセルには固定されたレベルのプログラムバイアス(例えば、２１Ｖ)を印加し、ストリング内で非選択されたセルには第２のパスバイアスを低いレベル(例えば、１．５Ｖ)から印加する(S213)。ここで、プログラムバイアスを２１Ｖ程度の高い電圧で印加する理由は、セルが十分にプログラムディスターバンスされるようにするため、即ち、−２Ｖ以上のしきい値電圧を有するようにするためである。以後、通常のプログラム動作時間(例えば、５０us以内)が経過した後にプログラムバイアスが印加された選択されたセルの第２のしきい値電圧を測定する(S215)。第２のパスバイアスがプログラムディスターバンスの第２のしきい値電圧を測定するのに必要な電圧(例えば、１４．５Ｖ)(以下、‘第２の電圧’という)まで上昇したかを判断する(S217)。そうでなければ、第２のパスバイアスのレベルを調節する(S219)。具体的に説明すれば、第２のパスバイアスのレベルを上昇させ、０．１Ｖ〜２．０Ｖの範囲内で段階的に上昇させる。さらに、消去段階(S211)を経た後、非選択されたセルにレベルが変更された第２のパスバイアスを印加する(S213)。次いで、プログラムディスターバンスの第２のしきい値電圧を測定し(S217)、第２のパスバイアスが第２の電圧まで上昇したかを判断する(S217)。判断結果に応じて、第２のパスバイアスが第２の電圧まで上昇するまで(即ち、第２のパスバイアスが第２の電圧より低い間)、上記の段階(S211〜S219)を反復実施する。
【００２８】
上記においては、第２のパスバイアスのレベルを上昇させながら第２のしきい値電圧を測定したが、第２のパスバイアスのレベルを下げながら第２のしきい値電圧を測定することができる。例えば、第２のパスバイアスのレベルを１４．５Ｖから１．５Ｖまで下げながら第２のしきい値電圧を測定することができる。この場合、目標電圧である第２の電圧は１．５Ｖとなり、第２のパスバイアスが第２の電圧で低くなるまで(即ち、第２のパスバイアスが第２の電圧より高い間)、上記の段階(S211〜S219)を反復実施して第２のしきい値電圧の測定する。
【００２９】
第２のパスバイアスの変化による第２のしきい値電圧の測定が完了すれば、チャネルブースティング電圧を測定する。
【００３０】
〔チャネルブースティング電圧〕
図５は、パスディスターバンス及びプログラムディスターバンスによるしきい値電圧の変化を示すグラフである。
【００３１】
図２及び図５を参照すれば、特性グラフＡは、プログラムディスターバンスを測定するために消去されたセルのうち、選択されたセルのゲートにプログラムバイアスを２１Ｖで固定させて印加し、非選択されたセルのゲートにパスバイアスを可変させて印加しながら測定した選択されたセルのしきい値電圧の変化を示す。また、特性グラフＢは、パスディスターバンスを測定するために消去されたセルのうち、選択されたセルのゲートにパスバイアスを可変させて印加し、非選択されたセルのゲートにパスバイアスを固定して印加しながら測定した選択されたセルのしきい値電圧の変化を示す。
【００３２】
実際のプログラム動作で印加されるパスバイアスと同一のレベルのパスバイアスが印加される時のしきい値電圧をプログラムディスターバンス特性Ａから検出し、検出されたしきい値電圧と同一のしきい値電圧で印加されるパスバイアスをパスディスターバンス特性Ｂから検出する(S221)。
【００３３】
具体的に説明すれば、実際のプログラム動作で印加されるパスバイアスのレベルと同一のパスバイアスが印加される時のしきい値電圧をパスディスターバンス特性Ａから検出する(C1)。例えば、実際のプログラム動作でパスバイアスが８．５Ｖで印加されれば、この時に検出されたしきい値電圧は−１Ｖとなる。そして、パスディスターバンスのしきい値電圧特性を検出する動作においてしきい値電圧が−１Ｖになる時(C2)に印加されたパスバイアスを検出する(C3)。しきい値電圧が−１Ｖである時に印加されるパスディスターバンスのパスバイアスは１２Ｖとなる。
【００３４】
パスディスターバンス特性からパスバイアスが測定されれば、これを用いてチャネルブースティング電圧を測定する(S223)。チャネルブースティング電圧は、プログラムディスターバンスのしきい値電圧特性を検出するために選択されたセルに印加されたプログラムバイアスから先に検出されたパスバイアスを差し引いた値で定める。
【００３５】
ここで、プログラムディスターバンスの第２のしきい値電圧はプログラムバイアスからチャネルブースティング電圧を差し引いた電圧であり、パスディスターバンスの第１のしきい値電圧はパスバイアスから０Ｖの電圧を差し引いた電圧であるため、プログラムバイアスと同一のしきい値電圧を有する場合に検出されたパスバイアスの差がチャネルブースティング電圧であると言える。
【００３６】
例えば、パスディスターバンス特性Ｂから検出されたパスバイアスが約１２Ｖである時、２１Ｖのプログラムバイアスから１２Ｖのパスバイアスを差し引いた９Ｖがチャネルブースティング電圧となる。
【００３７】
もし、しきい値電圧が−１Ｖである時、パスディスターバンス特性からパスバイアスが検出されなければ、パスバイアスがさらに高いレベルまで上昇するようにパスバイアスの可変範囲をさらに広めた後、上記で説明した段階(S201〜S219)を再実施する。
【００３８】
即ち、上記構成は、消去状態の非選択されたセルにパスバイアスを固定されたレベルで印加し、消去状態の選択されたセルに印加される第１のパスバイアスのレベルに応じて前記第１のパスバイアスが印加される前記選択されたセルの第１のしきい値電圧を測定する段階と、消去状態の選択されたセルにプログラムバイアスを印加し、消去状態の非選択されたセルに印加される第２のパスバイアスのレベルに応じて前記プログラムバイアスが印加される前記選択されたセルの第２のしきい値電圧を測定する段階と、プログラム動作時に印加されるパスバイアスと同一のレベルの第２のパスバイアスが印加される時に測定された第２のしきい値電圧を検出し、前記第２のしきい値電圧と同一の前記第１のしきい値電圧が測定される時に印加された前記第１のパスバイアスのレベルを検出する段階と、前記検出された第１のパスバイアスのレベルを用いてチャネルブースティング電圧を測定する段階とを含むものである。
【００３９】
また、前記第１のしきい値電圧を測定する段階は、全てのメモリセルの消去動作を実施する段階と、消去状態の前記非選択のセルにパスバイアスを固定されたレベルで印加して消去状態の前記選択されたセルに前記第１のパスバイアスを印加する段階と、前記第１のしきい値電圧を測定する段階と、前記第１のパスバイアスのレベルを上昇させる段階とを含み、前記第１のパスバイアスのレベルが目標レベルより低い間、前記の各段階を反復実施するものである。
【００４０】
また、前記第１のしきい値電圧を測定する段階は、全てのメモリセルの消去動作を実施する段階と、消去状態の前記非選択のセルにパスバイアスを固定されたレベルで印加し、消去状態の前記選択されたセルに前記第１のパスバイアスを印加する段階と、前記第１のしきい値電圧を測定する段階と、前記第１のパスバイアスのレベルを下げる段階とを含み、前記第１のパスバイアスのレベルが目標レベルより高い間、前記の各段階を反復実施するものである。
【００４１】
また、前記第２のしきい値電圧を測定する段階は、全てのメモリセルの消去動作を実施する段階と、消去状態の前記選択されたセルに前記プログラムバイアスを固定されたレベルで印加し、消去状態の前記非選択されたセルに前記第２のパスバイアスを印加する段階と、前記第２のしきい値電圧を測定する段階と、前記第２のパスバイアスのレベルを上昇させる段階とを含み、前記第２のパスバイアスのレベルが目標レベルが低い間、前記の各段階を反復実施するものである。
【００４２】
また、前記第２のしきい値電圧を測定する段階は、全てのメモリセルの消去動作を実施する段階と、消去状態の前記選択されたセルに前記プログラムバイアスを固定されたレベルで印加し、消去状態の前記非選択されたセルに前記第２のパスバイアスを印加する段階と、前記第２のしきい値電圧を測定する段階と、前記第２のパスバイアスのレベルを下げる段階とを含み、前記第２のパスバイアスのレベルが目標レベルよりも高い間、前記の各段階を反復実施するものである。
【００４３】
また、前記第１、第２のパスバイアスのレベルを上昇させる場合の該第１、第２のパスバイアスのレベルの目標電圧が１４．５Ｖであり、前記第１、第２のパスバイアスのレベルを下降させる場合の目標電圧が１．５Ｖである。
【００４４】
また、前記第１及び第２のパスバイアスは、３０us〜４０usの間印加されるものであり、前記第１及び第２のパスバイアスは１．５Ｖ〜１４．５Ｖの範囲内で変更されるものである。
【００４５】
また、消去動作を実施した後、前記メモリセルのしきい値電圧を測定する段階をさらに含むものであり、前記プログラムバイアスが２１Ｖで印加されるものである。
【００４６】
また、前記チャネルブースティング電圧は、前記プログラム電圧から前記検出された第１のパスバイアスを差し引いた値で決定されるものである。
【産業上の利用可能性】
【００４７】
本発明の活用例として、ナンドフラッシュメモリ素子に適用することが出来、特にナンドフラッシュメモリ素子のプログラムディスターバンス特性を評価するためのチャネルブースティング電圧の測定方法に適用することが出来る。
【図面の簡単な説明】
【００４８】
【図１】一般的なナンドフラッシュメモリ素子のプログラム方法を説明するための回路図である。
【図２】本発明の実施例によるナンドフラッシュメモリ素子のチャネルブースティング電圧の測定方法を説明するためのフローチャートである。
【図３】本発明の実施例によるチャネルブースティング電圧の測定方法においてパスディスターバンスのしきい値電圧の測定方法を説明するための回路図である。
【図４】本発明の実施例によるチャネルブースティング電圧の測定方法においてプログラムディスターバンスのしきい値電圧の測定方法を説明するための回路図である。
【図５】パスディスターバンス及びプログラムディスターバンスによるしきい値電圧の変化を示すグラフである。
【符号の説明】
【００４９】
BL…ビットライン
101及び102…セルストリング
CSL…共通ソースライン
110…ドレイン選択トランジスタ
120…ソース選択トランジスタ
WL…ワードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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