(57)【要約】【課題】不揮発性半導体記憶装置の消去動作において、その収束度を高め、消去が高速に行えるようにする。【解決手段】ワード線毎にワードラッチ回路を儲け、選択ブロック中でワード線毎にしきい値管理を行なう。ラッチ回路は複数のワード線で共有し、占有面積を低減する。書戻し電圧は、完成した不揮発性メモリ個別に設定し、不揮発性メモリのブート領域に格納し、電源投入の度に再認識させる。【選択図】図１
2007200553.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
上記複数のメモリセルがそれぞれ接続される複数のワード線とを有し、
メモリセルのしきい値電圧を第１のしきい値電圧から第２のしきい値電圧に向けて変化させる消去動作を行い、過消去状態になったメモリセルに対して書き戻し動作を行い、上記書き戻し時には順次増大するパルスを印加して行う不揮発性半導体記憶装置。
【請求項２】
請求項１において、
上記書き戻し時に印加する印加電圧の最小値、最大値、電圧パルス幅、電圧増分を設定可能である不揮発性半導体記憶装置。
【請求項３】
請求項２において、
上記印加電圧の特性を製品個別に設定する不揮発性半導体記憶装置。
【請求項４】
請求項２において、
上記印加電圧の特性の情報を不揮発性半導体記憶装置のブート領域に格納し、電源投入時に読み出して使用する不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の消去動作における印加電圧制御方法及びこれを適用した不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
浮遊ゲート電極型不揮発性記憶素子（以下、「セル」と表記）は、浮遊ゲート電極に蓄積された電子の個数によるセル特性の差異、すなわち、セルしきい値電圧の大小で情報を記憶する。以下では、しきい値を上昇させる処理を「書込み」、しきい値を下げ、所望の値に収束させる処理を「消去」と定義する。もちろん、しきい値を上昇させる処理を「消去」、しきい値を下げ、所望の値に収束させる処理を「書込み」と定義することも可能である。
【０００３】
図２は、複数個のセルでアレイを構成している一般的な不揮発性半導体記憶装置のセルしきい値分布を示したものである。書込みレベルは書込み下限値Ｖpminで規定され、しきい値の分布はＡのようになる。消去処理は、分布Ａの状態にあるセル群に所定の電圧を印加してしきい値を下げる。通常、消去特性にはバラツキが存在するため、単純にしきい値を下げる処理を行なっただけでは、分布Ｂのように広く裾が広がったしきい値分布になる。しきい値が消去下限値Ｖemin以下（過消去レベル）になってしまったセル群（斜線領域）はリーク電流の発生源となり、正しい情報の読出しを阻害する。これを防ぐため、過消去レベルのセルを書戻し、所望の消去レベル分布Ｃ（消去下限値Ｖemin〜消去上限値Ｖemax）に調整する必要がある。
【０００４】
従来、しきい値を下げる方法として、複数本のワード線を纏めて管理する方法（以下、「ブロック処理」と表記）と、セルのしきい値をワード線単位で管理する方法（以下、「セクター処理」と表記）とがあった。ブロック処理ではレジスタに格納された情報に基づいて、複数のワード線を含むブロックを選択する。例えば、ウェル電位をブロック選択信号として用いるとともに、ブロック内全てのワード線に負電圧を印加する。ワード線に印加された負電圧とウェルに印加された正電位とにより発生する電界を用いて電荷の放出が行われる。続いてセルしきい値の検証を行ない、しきい値が基準以下に下がっていないセルを検出すれば、ブロック内全てのワード線に再び負電圧を印加する。この処理を繰り返し、ブロック内全てのセルのしきい値が基準以下になった時点で、次のブロックに移動して消去処理を行なう。ブロック処理は大量のセルを一括処理できるので、しきい値を下げる処理時間は短い。
【０００５】
セクター処理はワード線毎に管理を行う。あるワード線に負電圧を印加した後、そのワード線に接続されるセルのしきい値を検証する。しきい値が基準以下になっていないセルを検出した段階で、そのワード線に再び負電圧を印加する。そのワード線に接続されるセル全てのしきい値が基準以下になった時点で、次のワード線に移行する。この方式では、しきい値を下げる負電圧が一律に印加されるのは、高々ワード線１本に接続されたセル数である。統計的母数が少なくなる分、処理後のしきい値分布がブロック消去に比して狭くできる。一方、ブロック処理に比較すると処理時間が長くならざるを得なかった。
【０００６】
また、消去処理を行った後に下がり過ぎたしきい値を戻す処理を行う。この処理を「書戻し」という。上記のブロック処理あるいはセクター処理、どちらを用いた場合でも、ある程度の数のセルは過消去レベルになることは避けられない。そこで、それら過消去レベルにあるセルを書き戻す処理が必要になる。これは、弱い書込みを用いて行なう。消去特性にばらつきがあるのと同様、書込み特性にもばらつきが存在するため、しきい値を図２の消去レベルに収束させるには、しきい値の制御を特に精密に行なわねばならない。
【０００７】
精密な書込みを行なうための電圧印加方法としてセルのドレインとゲートに印加する印加パルス電圧を順次上げていく方法が知られている。この例は、ホットエレクトロン注入を用いた書込みである。書込み速度が速いセルは、初期の低い電圧印加にて制御性良く収束させる。低い電圧では書込み速度が遅いセルは、後半の高い電圧にて短時間に制御性良く収束させる。かかる書込電圧の印加方法については、特許文献１、特許文献２に開示されている。
【特許文献１】特開平８−９６５９１号公報
【特許文献２】特開平１０−２２８７８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ブロック処理は対象セル数が多いが故に、処理後のしきい値分布が広くなり過消去レベルのセル数も増加する。したがって、書戻しの処理時間が増えてしまうという欠点がある。セクター処理は、しきい値を下げる電圧を印加する処理をワード線の本数分だけ個別に行なわざるを得ず、その電圧印加の処理時間が増大するという欠点がある。消去処理時間全体の短縮を図るには、しきい値を下げる処理および書戻し処理の双方の処理時間を同時に短縮する必要がある。しかし、従来のブロック処理でもセクター処理でも、そのような同時時間短縮は原理的に困難である。
【０００９】
また、書き戻しにおいても収束性よく書込を行う必要がある。このため、本発明では書き戻し時に書込電圧パルスの電圧を順次上げていく。そのためには、印加電圧の最小値、最大値、電圧の増分およびパルスの時間が適切に設定されることが望ましい。開始電圧が高過ぎる等、ストレスが強すぎる場合は、書戻し速度の速いセルが消去レベル上限値を超過する。開始電圧が低過ぎるあるいは、最大印加電圧が低過ぎる等の場合は、書戻し速度が遅くなり処理時間の増大を招いてしまう。印加すべき電圧パルス条件の適切な設定方法もまた重要な課題である。
【課題を解決するための手段】
【００１０】
選択したブロック内で、消去処理時において、しきい値が適正な範囲となったワード線を追加消去処理の対象から外す。追加消去処理におけるワード線の選択・非選択は、レジスタに格納した処理終了の情報に基づいて、ワード線に付設したラッチ回路を制御して行なう。そのラッチ回路を、同時に処理を行なわない他のワード線と共有することで、面積増加をも防止する。
【００１１】
また、書戻し時に漸次増加する電圧を印加する。この印加電圧はその初期値、最終値、電圧増分およびパルス幅とも設定可能とし、完成した不揮発性メモリ個別の特性に合わせて選定する。選定した条件は、不揮発性情報としてチップ内に格納し、電源投入時毎に読出して使用する。
【発明の効果】
【００１２】
不揮発性メモリの消去において、ブロック処理の特徴である短い処理時間と、セクター処理の特徴である小さなしきい値ばらつきを両立することができる。したがって、消去処理全体の速度を向上させることが出来る。
【発明を実施するための最良の形態】
【００１３】
図３に不揮発性半導体記憶装置（メモリモジュールＭＭ）の構成を示す。メモリアレイＭＡＲＹは、メモリセルをマトリクス状に配列したものである。各メモリセルはそのしきい値を電気的に上げ／下げできる。その他、メモリモジュールＭＭは、行アドレスバッファＸＡＤＢ、行アドレスデコーダＸＤＣＲ、データラッチ回路ＤＬ、センスアンプ回路ＳＡ、列ゲートアレイ回路ＹＧ−Ｇａｔｅ、ＹＷ−Ｇａｔｅ、ＹＴ−Ｇａｔｅ、列アドレスバッファＹＡＤＢ、列アドレスデコーダＹＤＣＲ、ブロック選択制御回路ＢＳＬＣ、入力バッファ回路ＤＩＢ、出力バッファ回路ＤＯＢ、マルチプレクサ回路ＭＰ、モードコントロール回路ＭＣ、コントロール信号バッファ回路ＣＳＢ、内蔵電源回路ＶＳなどから構成されている。
【００１４】
コントロール信号バッファ回路ＣＳＢには、特に制限されるものではないが、チップイネーブル信号ＣＥｂ、アウトプットイネーブル信号ＯＥｂ、ライトイネーブル信号ＷＥｂ、シリアルクロック信号ＳＣなどが入力され、これらの信号に応じて内部制御信号のタイミング信号を発生する。また、モードコントロール回路ＭＣから外部端子Ｒ／Ｂｂにレディ／ビジィ信号が出力されている。
【００１５】
内蔵電源回路ＶＳにおいては、特に制限されるものではないが、外部から電源電圧Ｖｃｃが入力され、書込み、消去、読み出しに必要な電圧を生成して供給する。
【００１６】
外部端子から供給される行（列）アドレス信号ＡＸ（ＡＹ）を受ける行（列）アドレスバッファＸＡＤＢ（ＹＡＤＢ）を通して形成されたアドレス信号が行（列）アドレスデコーダＸＤＣＲ（ＹＤＣＲ）に供給される。
【００１７】
図１は、本発明のワード線ラッチ方式を示す構成図である。メモリアレイＭＡＲＹは互いに電気的に分離されたウェルＷＥＬＬ０１〜ｎを有する。ウェルは複数のワード線Ｗ０１〜ｍを含む領域として分割される。ワード線Ｗ０１〜ｍはそれぞれワードドライバＷＤ０１〜ｍにより駆動される。各ウェルはブロック選択制御回路ＢＳＬＣからのブロック選択信号ＢＳＬによって選択される。
【００１８】
行アドレスデコーダＸＤＣＲは、消去単位選択デコーダＤＥＣＸ１とワード線選択デコーダＤＥＣＸ２とラッチＬＴＣ０１〜３２とを含む。本例では３２本のワード線を１回の消去単位とするため、消去単位選択デコーダＤＥＣＸ１の出力は３２本のワード線を一括して選択し、さらにそのうちの個々のワード線をワード線選択デコーダＤＥＣＸ２により選択できる構成となっている。さらに、メモリアレイの消去を制御するコントローラあるいはＣＰＵ中に、ラッチＬＴＣ１〜３２に対応してレジスタＲＥＳ０１〜３２が設けられている。
【００１９】
ウェルＷＥＬＬ０１で規定される領域に存在するセル群が１ブロックを形成する。本実施例では、ワード線Ｗ０１〜３２がその最初の消去単位となる。ブロック選択信号ＢＳＬが正電位／０Ｖでブロックの選択／非選択とする。消去時の電圧印加の例を図４に示す。セルから基板への電荷放出は、ワード線に印加した負電圧(−１１Ｖ)と、ウェルに印加した正電圧（１０Ｖ）とで形成される電界を用いて行なう。
【００２０】
本発明の回路構成上の特徴として、ラッチ回路ＬＴＣ０１〜３２を、複数の消去単位Ｗ０１乃至Ｗ３２以外のワード線と共有する、つまり、異なる消去単位に含まれる複数のワード線でラッチ回路を共有する。図１では、ラッチＬＴＣ１が夫々異なる消去単位に含まれるワード線Ｗ１とワード線Ｗ３３とで共有されるのを示している。ラッチ回路ＬＴＣに起因する面積増大は、概ねラッチ回路１個あたりの面積とその個数の積になる。本実施例では、複数の消去単位でラッチ回路を共有するので、ラッチ回路の設置による不揮発性メモリのチップ面積の増大を抑える効果がある。
【００２１】
なお、図１ではワード線３２本を消去単位としているが、この数値には限定されない。また、１ブロックには複数の消去単位が含まれるように構成しているが、１ブロックに１消去単位が含まれるようにすることも可能である。このように構成する場合には、ウェルに消去のための正電圧が印加されることによるディスターブの影響をなくすことができる。一方、本構成ではウェル分割するために生じるメモリアレイの面積増大を抑制することができる。
【００２２】
図５のフローチャートにより、セルの消去動作を説明する。まず、レジスタＲＥＳ０１〜３２を全て“０”にする(S51)。消去対象とするワード線を含むブロックのウェルＷＥＬＬ０１に、ＢＳＬを通じてブロック選択信号正電位、たとえば１０Ｖを供給する。続いて、消去単位に含まれるワード線３２本全てに同一の負電圧パルスを印加する(S52)。電圧パルスを印加した後、セルしきい値の検証をワード線Ｗ０１から順次行なう(S53)。基準のしきい値に達しないセルを検知すると、次のワード線に移って(S54)、検証を続ける。セルのしきい値が基準のしきい値に達していれば、同一ワード線内の次のメモリセルに移って(S55)、検証を続ける。同一ワード線内の全てのセルのしきい値が基準のしきい値に達していれば、処理完了情報“１”を対応するレジスタに格納する(S56)。消去単位３２本全てのワード線について検証が終了した後、対応するレジスタに“０”が格納されたワード線に追加の消去処理を施す。レジスタＲＥＳ０１〜３２に格納された値が全て“１”になれば、次の消去単位に対して同様の消去処理を行う(S57)。
【００２３】
レジスタＲＥＳに格納された情報に基づいて、ラッチＬＴＣ０１乃至ＬＴＣ３２を制御して、追加消去処理が必要なワード線にはマイナス１０Ｖのパルスを、不要なワード線には０Ｖを印加または浮遊電位状態にする。追加処理を行なったワード線に対してセルしきい値の検証を行ない、処理が未完了であれば、そのワード線アドレスに対応したレジスタには“０”を再格納し、処理が終了していれば“１”に入れ換える。これらの手順を繰り返すことで、追加消去処理の対象となるワード線本数を順次低減でき、従来のブロック処理に比して検証に要する時間を短縮することが可能になる。また、しきい値を下げる電圧が印加される最小単位はワード線１本であるため、処理後のしきい値分布はセクター処理の場合と同等になる。したがって、書戻し処理の対象である過消去レベルになるセル数をセクター処理並みに低減することができ、書戻し処理時間を短縮することが可能になる。
【００２４】
図６は、本発明の書戻し電圧選定方法を示す流れ図である。完成した不揮発性メモリの中から、電圧設定の試験対象として使用するセルを複数個、あらかじめ決めておく(S61)。製造上の特性ばらつきから予想される最も低い書込み電圧を、試験書込みで用いる電圧の初期値とする。まず、試験対象となるセルを、全て書き込む(S62)。その後、試験対象セルのしきい値を全て読み出す(S63)。読み出された値に従って電圧を選定する方法として、ＣａｓｅＡおよびＣａｓｅＢの２つを説明する。
【００２５】
ＣａｓｅＡでは、検出されたしきい値の中央値が、基準となるしきい値（たとえば書き込み下限値）に満たなければ、一旦、試験用セルのしきい値を下げる(S64)。書込み電圧を初期印加電圧からΔＶだけ増加させ(S65)、再び書込み試験を行ない、しきい値を検証する。この処理を繰り返し、書込み後のセルしきい値の中央値が基準に到達したら、最後に印加した電圧を書込み電圧としてチップ個別に確定する(S66)。書戻し電圧は、ここで選定した書込み電圧に対応付けておいた値を選定し、チップ個別に確定する(S67)。
【００２６】
ＣａｓｅＢでは、ＣａｓｅＡのような繰り返し処理を行なわない。書込み実測データを元にして作られた、書込み後のしきい値と、書込み電圧および書戻し電圧の対応表を元に、チップ個別に印加電圧を確定する(S68)。ＣａｓｅＡおよびＣａｓｅＢ、どちらの場合でも、完成した不揮発性メモリ個別の特性に基づいて、適正な書込み電圧と、適正な書戻し電圧をチップ個別に確定する。
【００２７】
ここでは、試験用セルの書き込み特性から、チップ毎に書戻し電圧を決定したが、直接書戻し特性を評価することにより、書戻し電圧を決定してもよい。また、順次上げていくステップ電圧を可変にし、チップ個別にその電圧を決定しても良い。また、当初定義した「書込み」および「消去」を入れ替えても、即ち、しきい値を下げる処理を「書込み」、上げる処理を「消去」としても適用が可能である。
【００２８】
図６で選定した適切な電圧パルスを再現する手法を、図７を用いて説明する。電圧増分ΔＶが異なるパルス、パルス幅の異なるパルス等の電圧パルスのパターンを複数個、予め準備しておく。適切な電圧パルスが、図７（ｆ）であると想定する。この例では、６４種類準備されたパターンの中からパターンを選び出し、パルスの初期電圧値、増分ΔＶ、パルス幅、最終到達電圧等を指定し、製品チップ個別の特性に合わせた電圧印加条件を再現する。選択する４種のパターンを図７（ａ）乃至図７（ｄ）に示す。図７（ａ）は、パルス幅Ｔ００１のパルス電圧である。図７（ａ）を書戻し電圧の初期パルスに選び、印加電圧初期値としてＶＧ０００１を指定する。電圧増分はΔＶである。図７（ａ）に引き続いて印加する電圧は、図７（ｂ）のパルス幅Ｔ０１１のパルスを用い、印加電圧ＶＧ００１１０から適用する。電圧増分はΔＶである。図７（ｂ）に引き続いて印加する電圧は、図７（ｃ）の単位時間Ｔ１１０のパルスを用い、印加電圧ＶＧ０１００１で適用する。このパルスの電圧増分はゼロであり、規定回数だけ印加される。図７（ｃ）に引き続いて印加する電圧は、図７（ｄ）の単位時間Ｔ１１０のパルスを用い、印加電圧ＶＧ０１０１０で適用する。以降、書き戻しが終了するまで、図７（ｄ）のパルスを適用する。
【００２９】
さて、予め準備された電圧パルスのパターンは、図７（ｅ）に示すように電圧パルス制御レジスタ内に指定情報として格納されている。図７（ｅ）の例では電圧値に５ビット、パルス幅に３ビットを割り当てており、全パターンを合わせて６４種としている。レジスタＲ０１乃至レジスタＲ６４の内、上記図７（ａ）から図７（ｄ）の４つのパターンを指定しているレジスタはＲ０２、Ｒ０４、Ｒ２１およびＲ６３である。このパルス指定条件を示すレジスタのアドレスを、夫々が有する不揮発性メモリアレイＭＭの一部に格納しておく。情報格納に用いる領域は、電源投入時に必ず読み出される領域（ブート領域）を選定する。チップ個別に選定された動作電圧は、電源投入の度にブート領域から読み出されるレジスタアドレスに従って、レジスタに格納された電圧指定情報の中から選定する。
【００３０】
書戻し時の印加電圧を、完成した不揮発性メモリ夫々の特性に合わせて選定することで、適正な消去処理を行なうことが出来るようになる。たとえば、セルのゲート長を０．３μｍに設計したとしても、仕上がり寸法の平均が０．２８μｍ乃至０．３２μｍの範囲のいずれかの数値を取る不揮発性メモリが出来たとする。これにより、同一の書戻し速度を与える印加電圧に１Ｖもの差が生じることも珍しくないが、そのような場合でも、製品個別に印加電圧を選定することが出来るので、適正な動作を行なう製品とすることが出来る。即ち、加工ばらつきがあっても、正常に機能する製品として供することが出来る。適切な電圧パルスの情報を不揮発性メモリに格納することで、電源投入時にその指定を再認識することが可能になる。
【００３１】
以上の方式は、書戻し処理だけでなく、書込みにも適用できる。書込み印加電圧を順次増加させる場合、印加する書込電圧の最小、最大値を可変とし、以上のような試験用書込み特性から、チップ毎に最小、最大値、ステップ電圧を決定するようにできる。また、消去においても同様である。
【００３２】
図８は、同一基板上に不揮発性メモリを搭載した半導体集積回路システムの一例である。中央演算装置ＣＰＵ、キャッシュＣＭ、デジタル・シグナル・プロセッサＤＳＰおよび不揮発性メモリＮＶＭが、夫々バスで接続され、同一のチップＣＨＩＰ５１上の装置として構成されている。ＣＨＩＰ５１は、１個のパッケージＰＫＧ５に封入されている。このような半導体装置におけるＮＶＭは、たとえば、プログラムを格納する用途に用いられる。このＮＶＭに対して本発明を用いれば、プログラム更新の時間、即ち、情報書換え時間の短い半導体装置を実現することができる。
【００３３】
図９は、異なるチップＣＨＩＰ６１およびＣＨＩＰ６２（ＮＶＭ）からなり、同一のパッケージＰＫＧ６内に両チップを搭載した半導体集積回路システムの一例である。構成は、図９のものと同一にしてあるが、チップの切り分けはこれ以外でも良い。ここでも、ＮＶＭに対して本発明を用いれば、プログラム更新の時間、即ち、情報書換え時間の短い半導体装置を実現することができる。また、図は省略するが、ＣＨＩＰ６１とＣＨＩＰ６２を、夫々別のパッケージに封入する場合もある。この場合でも、本発明が適用できることは容易に理解されよう。
【図面の簡単な説明】
【００３４】
【図１】本発明の不揮発性メモリの構成図である。
【図２】不揮発性メモリの「書込み」レベルと「消去」レベルにおけるしきい値分布を示す図である。
【図３】不揮発性半導体記憶装置のブロック図である。
【図４】不揮発性メモリの消去時に印加する電圧関係を示す図である。
【図５】不揮発性メモリのしきい値を下げる処理の流れ図である。
【図６】本発明の書き込みおよび書戻し電圧を決定する処理の流れ図である。
【図７】図７（ａ）は書き戻し時に印加される電圧パルスパターンの一例である、図７（ｂ）は書き戻し時に印加される電圧パルスパターンの一例である、図７（ｃ）は書き戻し時に印加される電圧パルスパターンの一例である、図７（ｄ）は書き戻し時に印加される電圧パルスパターンの一例である、図７（ｅ）は電圧パルスを制御するレジスタの内容の一例である、図７（ｆ）は書き戻し時に印加される電圧パルスパターンの一例である。
【図８】不揮発性メモリを同一基板上に搭載した半導体集積化回路システムの図である。
【図９】不揮発性メモリを同一パッケージ内に搭載した半導体集積化回路システムの図である。
【符号の説明】
【００３５】
Ａ…書込みレベルのしきい値分布、Ｂ…しきい値を下げる処理を行った直後のしきい値分布、Ｃ…適正な消去レベルにおけるしきい値分布、ＤＥＣＸ１…不揮発性メモリアレイの消去単位を選択するデコーダ、ＤＥＣＸ２…不揮発性メモリアレイのワード線を選択するデコーダ、Ｗ０１乃至Ｅ３３…ワード線、ＷＤ０１乃至ＷＤ３３…ワード線Ｗ０１乃至Ｗ３３を駆動するワードドライバ回路、ＷＥＬＬ０１…複数のワード線に接続されるセルを含むウェル、ＢＳＬ…ウェルへの給電信号入力端子、ＬＴＣ０１乃至ＬＴＣ３２…ワードラッチ回路、ＲＥＳ０１乃至ＲＥＳ３２…ワード線消去情報格納用のレジスタ、ＣＰＵ…中央演算装置、ＣＭ…キャッシュ、ＤＳＰ…デジタル・シグナル・プロセッサ、ＮＶＭ…不揮発性メモリ。
【図１】
2007200553.tif 000003
【図２】
2007200553.tif 000004
【図３】
2007200553.tif 000005
【図４】
2007200553.tif 000006
【図５】
2007200553.tif 000007
【図６】
2007200553.tif 000008
【図７】
2007200553.tif 000009
【図８】
2007200553.tif 000010
【図９】
2007200553.tif 000011