(57)【要約】【課題】素子間を分離する絶縁層を容易に形成することができ、また配線の段切れを防止することができ、さらには配線部における寄生容量も低減できる、半導体装置およびその製造方法を提供する。【解決手段】ＳｉＣ基板（またはＳｉＣ薄膜）に素子間を分離する溝１７が形成され、その溝１７内が酸化膜（ＳｉＯ２）１８などの絶縁膜で埋め込まれた構造とする。絶縁膜は堆積によって形成すればよいので、１ｕｍ以上の厚みが容易に得られ、簡便な方法でありながら、良好に素子分離することが可能となる。溝１７内を埋め込んだ絶縁膜上に配線することで、断線を防止し、寄生容量を低減することが可能である。【選択図】図１
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【特許請求の範囲】
【請求項１】
炭化ケイ素基板または炭化ケイ素薄膜に素子間を分離する溝が形成され、その溝内が絶縁膜で埋め込まれた半導体装置。
【請求項２】
炭化ケイ素基板または炭化ケイ素薄膜に素子間を分離する溝を形成する工程と、前記溝を埋め込む絶縁膜を堆積する工程と、前記絶縁膜を炭化ケイ素の最表面まで研磨する工程とを行う半導体装置の製造方法。
【請求項３】
素子間を分離する溝と同時にゲートリセスを形成し、両者を埋め込むように絶縁膜を堆積する請求項２記載の半導体装置の製造方法。
【請求項４】
絶縁膜上に配線を形成する請求項２または請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
絶縁膜が酸化膜である請求項２または請求項３のいずれかに記載の半導体装置の製造方法。
【請求項６】
絶縁膜の堆積膜厚は溝の幅の１/２以上である請求項２または請求項３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化ケイ素を使用した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
シリコンパワーデバイスの開発は成熟期を迎えており、厳環境下でも使用できる新しい電子デバイス用材料の要望が高まっている。この要望に応え得る電子デバイス用半導体材料として、絶縁破壊電界が大きいといった優れた基礎物性を有する炭化ケイ素(ＳｉＣ)が有望である。近年、ＳｉＣを用いたショットキーダイオードの市販が開始され、ＳｉＣによる集積回路実現への先鞭が打たれたが、回路の集積化には素子分離技術の確立が必要不可欠である。
【０００３】
このため、たとえば図３に示す方法が提案されている。まず、図３(ａ)に示すように、ＳｉＣ基板(またはＳｉ基板上になどに形成したＳｉＣ薄膜)３１上の素子形成領域をレジスト膜３２などによりマスクし、素子分離領域のＳｉＣ基板３１中にリン、ホウ素などの不純物をイオン注入、気相拡散、固相拡散などにより導入して、不純物領域３３を形成する。そして、レジスト膜３２を剥離してから熱酸化を行うことにより、図３(ｂ)に示すように、素子形成領域に薄い熱酸化膜３４、素子分離領域に厚い熱酸化層３５を形成する。この方法は、不純物領域３３では熱酸化速度が大きいことを用いて、素子間絶縁層となる熱酸化層３５を４００〜８００ｎｍの厚さで形成するものであり、それより集積回路、ＳｉＣパワーデバイスを作成する（特許文献１）。
【特許文献１】特許２６７０５６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし上記した従来の方法においては、ＳｉＣの熱酸化レートはシリコンの４０〜６０％程度と非常に小さく、８００ｎｍの厚さを堆積させるのに４時間程度かかってしまう。そのため、１ｕｍ以上の絶縁層（熱酸化層）を素子分離領域に形成することは困難である。１ｕｍ以上の厚さの絶縁層を形成したとしても、基板表面に段差が生じ、配線の段切れが生じてしまう。
【０００５】
本発明は、上記問題に鑑みて、素子間を分離する絶縁層を容易に形成することができ、また配線の段切れを防止することができ、さらには配線部における寄生容量も低減できる、半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の半導体装置は、炭化ケイ素基板または炭化ケイ素薄膜に素子間を分離する溝が形成され、その溝内が絶縁膜で埋め込まれた構造としたことを特徴とする。
【０００７】
本発明の半導体装置を製造する際に、炭化ケイ素基板または炭化ケイ素薄膜に素子間を分離する溝を形成する工程と、前記溝を埋め込む絶縁膜を堆積する工程と、前記絶縁膜を炭化ケイ素の最表面まで研磨する工程とを行うことを特徴とする。これにより、素子間を分離する絶縁層を容易に、したがって１ｕｍ以上の厚みにて、表面を平坦化して形成することが可能となる。
【０００８】
素子間を分離する溝と同時にゲートリセスを形成し、両者を埋め込むように絶縁膜を堆積するのが好ましい。溝およびゲートリセスは同時に形成する方が位置精度が高まるからである。
【０００９】
絶縁膜上に配線を形成するのが好ましい。研磨によって平坦化された面上に形成することになるので配線切れを防止することができるからである。また炭化ケイ素表面に直接に配線（パッド）を形成する場合と比較して、絶縁膜が介在する分だけ配線寄生容量を低減できるからである。
【００１０】
絶縁膜が酸化膜であるのが好ましい。絶縁膜としては他にＳｉＮが考えられるが、酸化膜を用いる方が寄生ＭＯＳの問題を回避することができ、またその上に配線を這わせやすいからである。
【００１１】
絶縁膜の堆積膜厚は溝の幅の１/２以上とするのが好ましい。この膜厚条件を満たすことで溝を完全に埋めることが可能になる。
【発明の効果】
【００１２】
本発明の半導体装置は、素子間を分離する溝を形成して絶縁膜で埋め込んだ構造を有し、絶縁膜は堆積によって形成するので、１ｕｍ以上の厚みが容易に得られ、簡便な方法でありながら、良好に素子分離することが可能となる。絶縁膜上に配線を形成する場合には、研磨によって形成された平坦面上に形成することになるので、配線切れを防止することが可能となり、また配線寄生容量も低減できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面を参照しながら具体的に説明する。
図１は本発明の第１実施形態の半導体装置であるＳｉＣ ＭＥＳＦＥＴの製造方法を説明する工程断面図である。
【００１４】
まず、図１(ａ)に示すように、ＳｉＣ基板１１に、ＳｉＣ薄膜よりなるバッファ緩衝層１２とチャネル層１３とソース・ドレイン電子供給層１４とを化学気相成長法(ＣＶＤ)法により成長させる。
【００１５】
ＳｉＣ基板１１は、電気抵抗が極めて低い半絶縁性の基板である。バッファ緩衝層１２としては、ｐ型エピタキシャル成長層を形成する(ドーパントは用いないアンドープ成長である)。このバッファ緩衝層１２の膜厚はチャネル層１３の成長時に基板１１からのオートドープを防ぐために２ｕｍ程度の厚さとする。チャネル層１３の形成時には、ドーパントとして窒素を用い、不純物濃度１×１０１７ｃｍ−３とする。ソース・ドレイン電子供給層１４の形成時には、ドーパントとして窒素を用い、不純物濃度１×１０２０ｃｍ−３とする。
【００１６】
次に、図１(ｂ)に示すように、ソース・ドレイン電子供給層１４上にアルミニウム層１５を抵抗加熱蒸着により堆積し、フォトリソグラフィ技術を利用して、例えば燐酸系エッチャントを用いるウェットエッチングを施して、ゲートとなる領域以外は残すようにパターニングする。その後に、図１(ｃ)に示すように、パターニングされたアルミニウム層１５をマスクとしてＲＩＥによりソース・ドレイン電子供給層１４をエッチングして、ゲート領域に開口（ゲートリセス）１６を形成する。
【００１７】
図１(ｄ)に示すように、アルミニウム層１５を再びウェットエッチングにてパターニングし、パターニングされたアルミニウム層１５をマスクとしてＲＩＥによりバッファ緩衝層１２、チャネル層１３、ソース・ドレイン電子供給層１４をエッチングして、素子分離領域に溝１７をたとえば深さ３ｕｍにて形成する。
【００１８】
図１(ｅ)に示すように、アルミニウム層１５を除去した後、溝１７を埋めるように、例えばプラズマＣＶＤ法により酸化膜（ＳｉＯ２）１８を３ｕｍ以上堆積する。この酸化膜１８の堆積膜厚は溝１７の幅の１/２以上として設計しておけばよい。一般に膜を堆積する場合には、深さ方向の堆積レートと幅方向への堆積レートとがほぼ等しく、溝１７内の両側部（断面視した場合にはコーナー部）から成長してくるので、この膜厚条件を満たすことで溝１７を完全に埋めることが可能となる。
【００１９】
図１(f)に示すように、酸化膜１８の全面に例えばＣＭＰによる平坦化研磨を施す。この際、酸化膜１８のモース硬度はおよそ６であるのに対してＳｉＣのモース硬度は９と非常に高いので、ソース・ドレイン電子供給層１４の表面をマスクする必要はない。ＳｉＣ/ＳｉＯ２の選択比が高いからである。ＳｉＣ（ソース・ドレイン電子供給層１４）の表面に窒化膜などの緩衝層を形成する必要はない。
【００２０】
その後に、図１(ｇ)に示すように、開口１６の酸化膜１８中にフォトリソグラフィ技術を利用したリフトオフ工程によりゲート電極１９を形成する。
そしてその後に、アルミニウムの蒸着およびパターニングにより、ソース領域およびドレイン領域にソース・ドレイン電極を形成するとともに所定の配線を形成して、ＭＥＳＦＥＴとする。図中の２０がソース・ドレイン電極＋配線であり、２１がソース領域、２２がドレイン領域である。
以上の方法により、素子分離領域などに酸化膜１８を容易に、研磨後も１ｕｍ以上の厚みにて、表面を平坦化して、形成することができる。研磨によって平坦化した酸化膜１８上にアルミニウム配線を形成するので、断線を防止することができ、さらに、炭化ケイ素表面に直接に配線（パッド）を形成する場合と比較して、酸化膜１８が介在する分だけ配線寄生容量を低減できる。
【００２１】
なお酸化膜１８に代えてＳｉＮを絶縁膜として用いることが考えられるが、ＳｉＮは酸化膜１８に比べると誘電率が大きく、寄生ＭＯＳとなってしまう恐れがある。ＳｉＮは酸化膜１８に比べて応力が大きいので、酸化膜１８を用いる方がその上に配線を這わせ易くもある。これらの理由で酸化膜１８が望ましい。
【００２２】
図２は本発明の第２実施形態の半導体装置であるＳｉＣ ＭＥＳＦＥＴの製造方法を説明する工程断面図である。この第２実施形態の製造方法が上記した第１実施形態の製造方法と相違するのは、前半工程である。
【００２３】
すなわち、図２(ｂ)に示す工程で、ソース・ドレイン電子供給層１４上にアルミニウム層１５を抵抗加熱蒸着により堆積し、フォトリソグラフィ技術を利用して、例えば燐酸系エッチャントを用いるウェットエッチングを施して、ゲート領域と素子分離領域との他を残すようにパターニングする。
【００２４】
図２(ｃ)に示す工程で、パターニングされたアルミニウム層１５をマスクとしてＲＩＥによりソース・ドレイン電子供給層１４をエッチングして、ゲート領域に開口（ゲートリセス）１６を形成するとともに素子分離領域に溝１７を形成する。
【００２５】
図２(ｄ)に示す工程で、ゲート領域にフォトリソグラフィ技術を用いて開口１６の領域を覆うアルミニウム層１５を形成する。
図２(ｅ)に示す工程で、再びアルミニウム層１５をマスクとしてＲＩＥによりバッファ緩衝層１２、チャネル層１３をエッチングして、素子分離領域の溝１７を２ｕｍ以上の深さとする。
【００２６】
その後に、図２(ｆ)に示すように、アルミニウム層１５を除去した後、開口１６，溝１７を埋めるように、例えばプラズマＣＶＤ法により酸化膜（ＳｉＯ２）１８を溝１７の幅の１/２以上、たとえば３ｕｍ以上堆積する。
【００２７】
以上の方法によっても、第１実施形態の方法と同様に、素子分離領域などに酸化膜１８を容易に形成すること、素子分離領域における配線の断線を防止すること、寄生容量を低減することが可能となる。
【００２８】
加えて、素子分離用の溝１７と同時に開口（ゲートリセス）１６を形成するためには、アルミニウム層１５を一度にパターニングすることになるので、二度に分けてパターニングする場合に較べて、マスクの位置合わせずれを小さくすることができ、溝１７および開口１６の位置精度を高めることができる。
【００２９】
溝１７を掘り下げるエッチングを施す際には、デバイス領域はアルミニウム層１５によりマスクされているので、開口１６（ゲートリセス）部分の汚染を軽減できる。
【産業上の利用可能性】
【００３０】
本発明は、ワイドギャップ半導体回路の配線の断線を防止し、素子分離プロセスを簡便にするものであり、特にＳｉＣを用いた半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１実施形態のＳｉＣ ＭＥＳＦＥＴの製造工程断面図
【図２】本発明の第２実施形態のＳｉＣ ＭＥＳＦＥＴの製造工程断面図
【図３】従来のＳｉＣトランジスタ回路の製造工程断面図
【符号の説明】
【００３２】
１１：ＳｉＣ基板
１２：バッファ緩衝層
１３：チャネル層
１４：ソース・ドレイン電子供給層
１５：アルミニウム層
１６：開口
１７：溝
１８：酸化膜
１９：ゲート電極
２０：ソース・ドレイン電極＋配線
２１：ソース領域
２２：ドレイン領域
【図１】
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【図２】
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【図３】
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