(57)【要約】【課題】負荷の変更などに伴って各種要求値の再調整が必要となる場合であれ、高い自由度をもってそれら要求値の調整、変更に対処することのできる半導体装置を提供する。【解決手段】電流の流路に介在するように接続されるドレイン−ソース電極と、印加される電圧に応じてこれらドレイン−ソース電極間を流れる電流を制御するゲート電極とを備えるＬＤＭＯＳ構造を有するトランジスタを電流の流路に対して電気的に並列接続されるトランジスタＬ１１〜Ｌ１５に分割されるかたちで半導体基板Ｃ１に配列形成する。そして、ＬＤＭＯＳ領域１０を構成するトランジスタＬ１１〜Ｌ１５の各ゲート電極Ｇに対する駆動電圧の印加の可否を示す駆動情報を、同一半導体基板にあって不揮発性メモリ領域１１を構成するメモリセルＭ１１〜Ｍ１５に可変設定できるようにし、この設定された駆動情報に基づいてトランジスタＬ１１〜Ｌ１５が選択的に能動とされるようにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
電流の流路に介在するように接続される第１および第２の電極と、印加される電圧に応じてこれら第１および第２の電極間を流れる電流を制御するゲート電極とを備えるＭＯＳ構造を有するトランジスタが前記電流の流路に対して電気的に並列接続される複数のトランジスタに分割されるかたちで半導体基板に配列形成されてなり、不揮発性メモリに可変設定される前記複数のトランジスタの駆動情報に基づき選択的に能動とされるトランジスタの数に応じて前記分割された複数のトランジスタを単一のトランジスタとみなしたときの実効的なチャネル幅が半導体基板内で可変とされる
ことを特徴とする半導体装置。
【請求項２】
前記不揮発性メモリに可変設定される駆動情報は前記複数のトランジスタの各ゲート電極に対する駆動電圧の印加の可否を示す情報であり、同駆動情報に基づきゲート電極に駆動電圧が印加されるトランジスタが選択的に能動とされる
請求項１に記載の半導体装置。
【請求項３】
前記駆動情報は前記分割された複数のトランジスタの数と同一のビット数を有して構成される情報であるとともに、この駆動情報が可変設定される前記不揮発性メモリは同情報を構成する各ビットの論理レベルに応じてオン／オフがそれぞれ切り替えられる複数のスイッチング素子として機能するものであり、該複数のスイッチング素子が前記複数のトランジスタの各ゲート電極に対する前記駆動電圧の印加線路に介在するかたちで電気的に接続されて且つ、これら各ゲート電極と各スイッチング素子とを結ぶ線路が各々プルダウン抵抗を介して接地されることで、オン状態にあるスイッチング素子に対応するトランジスタが選択的に能動とされる
請求項２に記載の半導体装置。
【請求項４】
前記不揮発性メモリは前記分割された複数のトランジスタが形成された半導体基板と同一の半導体基板に形成されてなる
請求項３に記載の半導体装置。
【請求項５】
前記駆動情報は前記分割された複数のトランジスタの数と同一のビット数を有して構成される情報であるとともに、この駆動情報が可変設定される前記不揮発性メモリは同情報を構成する各ビットの論理レベルに応じてオン／オフがそれぞれ切り替えられる複数のスイッチング素子として機能するものであって、それら複数のスイッチング素子がメモリ電源に対して並列接続されてなり、当該半導体装置は前記分割された複数のトランジスタの各ゲート電極に対する前記駆動電圧の印加線路にそれぞれ介在するかたちでソース電極およびドレイン電極が接続された複数のＭＯＳトランジスタをさらに備えるとともに、それらＭＯＳトランジスタの各ゲート電極が前記複数のスイッチング素子の各々を介して前記メモリ電源に接続されてなり、前記分割された複数のトランジスタの各ゲート電極と前記複数のＭＯＳトランジスタとを結ぶ線路が各々第１のプルダウン抵抗を介して接地されて且つ、前記複数のＭＯＳトランジスタの各ゲート電極が各々第２のプルダウン抵抗を介して接地されることで、前記分割された複数のトランジスタのうちのオン状態にあるスイッチング素子およびＭＯＳトランジスタに対応するトランジスタが選択的に能動とされる
請求項２に記載の半導体装置。
【請求項６】
前記不揮発性メモリおよび前記複数のＭＯＳトランジスタは前記分割された複数のトランジスタが形成された半導体基板と同一の半導体基板に形成されてなる
請求項５に記載の半導体装置。
【請求項７】
前記分割された複数のトランジスタは、それらトランジスタを構成する各第１の電極および各第２の電極がそれぞれ半導体基板内に形成された拡散層を通じて電気的に接続されてなり、同トランジスタを構成する各ゲート電極のみが電気的に分離されるかたちで形成されてなる
請求項２〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記分割された複数のトランジスタは、各々素子分離されて半導体基板にアレイ状もしくはマトリクス状に配列形成されてなり、それらトランジスタを構成する各第１の電極および各第２の電極は、それぞれ配線によって電気的に接続されてなる
請求項２〜６のいずれか一項に記載の半導体装置。
【請求項９】
前記電流の流路に対して並列接続された複数のトランジスタの各ゲート電極には駆動電圧が共通に印加され、前記不揮発性メモリに可変設定される駆動情報はそれら並列接続された複数のトランジスタへの電流供給の可否を示す情報であり、同駆動情報に基づき電流供給が可とされるトランジスタが選択的に能動とされる
請求項１に記載の半導体装置。
【請求項１０】
前記駆動情報は前記並列接続された複数のトランジスタの数と同一のビット数を有して構成される情報であるとともに、この駆動情報が可変設定される前記不揮発性メモリは同情報を構成する各ビットの論理レベルに応じてオン／オフがそれぞれ切り替えられる複数のスイッチング素子として機能するものであり、該複数のスイッチング素子が前記並列接続された複数のトランジスタへの各電流供給路に介在するかたちで電気的に接続されることで、オン状態にあるスイッチング素子に対応するトランジスタが選択的に能動とされる
請求項９に記載の半導体装置。
【請求項１１】
前記不揮発性メモリは前記並列接続された複数のトランジスタが形成された半導体基板と同一の半導体基板に形成されてなる
請求項１０に記載の半導体装置。
【請求項１２】
前記不揮発性メモリは、前記並列接続された複数のトランジスタの各ゲート電極に隣接して形成されたフローティングゲートと、該フローティングゲート上に成膜されたトンネル膜と、該トンネル膜上に積層形成されたコントロールゲートとを備え、該コントロールゲートに印加される電位に応じた前記トンネル膜を介しての前記フローティングゲートとの間での電子の授受に基づいて前記スイッチング素子としての各ビット毎のオン／オフが可変設定される不揮発性メモリとして形成されてなる
請求項１１に記載の半導体装置。
【請求項１３】
前記不揮発性メモリは、前記並列接続された複数のトランジスタの各ゲート電極に隣接して形成されたフローティングゲートと、該フローティングゲートのコーナ部を覆うように同フローティングゲート上に積層形成されたコントロールゲートとを備え、該コントロールゲートに印加される電位に応じた前記フローティングゲートのコーナ部での電界集中を利用して前記スイッチング素子としての各ビット毎のオン／オフが可変設定される不揮発性メモリとして形成されてなる
請求項１１に記載の半導体装置。
【請求項１４】
前記駆動情報は前記並列接続された複数のトランジスタの数と同一のビット数を有して構成される情報であるとともに、この駆動情報が可変設定される前記不揮発性メモリは同情報を構成する各ビットの論理レベルに応じてオン／オフがそれぞれ切り替えられる複数のスイッチング素子として機能するものであって、それら複数のスイッチング素子がメモリ電源に対して並列接続されてなり、当該半導体装置は前記並列接続された複数のトランジスタへの各電流供給路に介在するかたちでソース電極およびドレイン電極が接続された複数のＭＯＳトランジスタをさらに備えるとともに、それらＭＯＳトランジスタの各ゲート電極が前記複数のスイッチング素子の各々を介して前記メモリ電源に接続されてなり、それら複数のＭＯＳトランジスタの各ゲート電極が各々プルダウン抵抗を介して接地されることで、前記並列接続された複数のトランジスタのうちのオン状態にあるスイッチング素子およびＭＯＳトランジスタに対応するトランジスタが選択的に能動とされる
請求項９に記載の半導体装置。
【請求項１５】
前記不揮発性メモリおよび前記複数のＭＯＳトランジスタは前記並列接続された複数のトランジスタが形成された半導体基板と同一の半導体基板に形成されてなる
請求項１４に記載の半導体装置。
【請求項１６】
前記複数のＭＯＳトランジスタは、前記並列接続された複数のトランジスタの各ゲート電極に隣接して形成されたゲート電極を有してチャネル領域を共有するトランジスタとして形成されてなる
請求項１５に記載の半導体装置。
【請求項１７】
前記並列接続された複数のトランジスタは、それらトランジスタを構成する各ゲート電極が同複数のトランジスタの全チャネル領域に対応する単一の電極として形成されてなり、同トランジスタを構成する各第１の電極および各第２の電極のうちの一方が前記半導体基板内に形成された拡散層を通じて電気的に接続されてなり、他方が電気的に分離されるかたちで形成されてなる
請求項９〜１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記並列接続された複数のトランジスタは、各々素子分離されて半導体基板にアレイ状もしくはマトリクス状に配列形成されてなり、それらトランジスタを構成する各ゲート電極、および各第１の電極と各第２の電極とのいずれか一方は、それぞれ配線によって電気的に接続されてなる
請求項９〜１６のいずれか一項に記載の半導体装置。
【請求項１９】
電流の流路に介在するように接続される第１および第２の電極と、印加される電圧に応じてこれら第１および第２の電極間を流れる電流を制御するゲート電極とを備えるＭＯＳ構造を有するトランジスタであって、前記電流の流路に対して電気的に並列接続される複数のトランジスタのうちの少なくとも１つは、前記ゲート電極が、前記第１の電極上からチャネル領域上を覆う第１のゲート電極と、前記チャネル領域上から前記第２の電極上を覆う第２のゲート電極とに分割されて構成され
ることを特徴とする半導体装置。
【請求項２０】
前記第１のゲート電極は、前記第２のゲート電極の少なくとも一部に重なるように形成された
請求項１９に記載の半導体装置。
【請求項２１】
前記第１のゲート電極及び前記第２のゲート電極は、互いに重なる部分を持たないように形成された
請求項１９に記載の半導体装置。
【請求項２２】
前記第１のゲート電極と前記第２のゲート電極との間のチャネル領域には、該チャネル領域と異なる導電型の領域が形成された
請求項２１に記載の半導体装置。
【請求項２３】
前記第１のゲート電極の電位を前記第２のゲート電極の電位と異なる定電位に設定した
請求項１９〜２２のいずれか一項に記載の半導体装置。
【請求項２４】
前記定電位の電圧は、前記トランジスタと同じ基板上に形成された電圧制御回路から供給される
請求項２３に記載の半導体装置。
【請求項２５】
前記第１のゲート電極に重なる金属配線と、前記第２のゲート電極に重なる金属配線とのうちの少なくとも１つの金属配線を形成した
請求項１９〜２４のいずれか一項に記載の半導体装置。
【請求項２６】
前記並列接続された複数のトランジスタのうちの少なくとも２つが前記第１のゲート電極及び第２のゲート電極を有するように構成され、それらトランジスタを構成する第１のゲート電極及び第２のゲート電極のうちの何れか１つのゲート電極が同トランジスタの全チャネル領域に対応する単一の電極として形成されてなり、同トランジスタを構成する各第１の電極および各第２の電極のうちの一方が半導体基板内に形成された拡散層を通じて電気的に接続されてなり、他方が電気的に分離されるかたちで形成されてなる
請求項１９〜２５のいずれか一項に記載の半導体装置。
【請求項２７】
前記並列接続された複数のトランジスタは、各々素子分離されて半導体基板にアレイ状もしくはマトリクス状に配列形成されてなり、それらトランジスタを構成する第１のゲート電極、および各第１の電極と各第２の電極とのいずれか一方は、それぞれ配線によって電気的に接続されてなる
請求項１９〜２５のいずれか一項に記載の半導体装置。
【請求項２８】
前記並列接続された複数のトランジスタは、各々素子分離されて半導体基板にアレイ状もしくはマトリクス状に配列形成されてなり、それらトランジスタを構成する第１のゲート電極、各第１の電極、及び各第２の電極は、それぞれ配線によって電気的に接続されてなる
請求項１９〜２５のいずれか一項に記載の半導体装置。
【請求項２９】
電流の流路に介在するように接続される第１および第２の電極と、印加される電圧に応じてこれら第１および第２の電極間を流れる電流を制御するゲート電極とを備えるＭＯＳ構造を有するトランジスタであって、前記電流の流路に対して電気的に並列接続される複数のトランジスタのうちの少なくとも１つは、前記ゲート電極が、前記第１の電極から前記第２の電極に至るチャネル領域上を覆い前記第１の電極と第２の電極間を開閉するゲート電極として機能する第１の制御電極と、前記第２の電極上を覆う第２の制御電極とに分割されて構成されることを特徴とする半導体装置。
【請求項３０】
前記第１の制御電極は、前記第２の制御電極の少なくとも一部に重なるように形成された
請求項２９に記載の半導体装置。
【請求項３１】
前記第２の制御電極は、前記第１の制御電極の少なくとも一部に重なるように形成された
請求項２９に記載の半導体装置。
【請求項３２】
前記第１の制御電極及び前記第２の制御電極は、互いに重なる部分を持たないように形成された
請求項２９に記載の半導体装置。
【請求項３３】
前記第１の制御電極と前記第２の制御電極との間には、前記チャネル領域と異なる導電型の領域が形成された
請求項３２に記載の半導体装置。
【請求項３４】
前記第２の制御電極の電位を前記第１の制御電極の電位と異なる定電位に設定した
請求項２９〜３３のいずれか一項に記載の半導体装置。
【請求項３５】
前記第２の制御電極の電位を、前記第２の電極の表面に電荷が蓄積するように設定した
請求項３４に記載の半導体装置。
【請求項３６】
前記定電位の電圧は、前記トランジスタと同じ基板上に形成された電圧制御回路から供給される
請求項３４又は３５に記載の半導体装置。
【請求項３７】
前記第２の制御電極の電位を、前記第１の電極と等しい電位に設定した
請求項３４に記載の半導体装置。
【請求項３８】
前記第１の制御電極に重なる金属配線と、前記制御電極に重なる金属配線とのうちの少なくとも１つの金属配線を形成した
請求項２９〜３７のいずれか一項に記載の半導体装置。
【請求項３９】
前記並列接続された複数のトランジスタのうちの少なくとも２つが前記第１の制御電極及び第２の制御電極を有するように構成され、それらトランジスタを構成しゲート電極として機能する第１の制御電極が同トランジスタの全チャネル領域に対応する単一の電極として形成されてなり、同トランジスタを構成する各第１の電極および各第２の電極のうちの一方が半導体基板内に形成された拡散層を通じて電気的に接続されてなり、他方が電気的に分離されるかたちで形成されてなる
請求項２９〜３８のいずれか一項に記載の半導体装置。
【請求項４０】
前記並列接続された複数のトランジスタは、各々素子分離されて半導体基板にアレイ状もしくはマトリクス状に配列形成されてなり、それらトランジスタを構成する第１の制御電極、および各第１の電極と各第２の電極とのいずれか一方は、それぞれ配線によって電気的に接続されてなる
請求項２９〜３８のいずれか一項に記載の半導体装置。
【請求項４１】
前記並列接続される複数のトランジスタに分割されるかたちで半導体基板に配列形成されるトランジスタは、その第１および第２の電極である各ドレイン電極および各ソース電極が駆動負荷の電流流路に介在するように接続されるＬＤＭＯＳ構造を有するトランジスタとして形成されてなる
請求項１〜４０のいずれか一項に記載の半導体装置。
【請求項４２】
前記並列接続される複数のトランジスタに分割されるかたちで半導体基板に配列形成されるトランジスタは、その第１および第２の電極である各ドレイン電極および各ソース電極が駆動負荷の電流流路に介在するように接続されるＶＤＭＯＳ構造を有するトランジスタとして形成されてなる
請求項１〜４０のいずれか一項に記載の半導体装置。
【請求項４３】
前記並列接続される複数のトランジスタに分割されるかたちで半導体基板に配列形成されるトランジスタは、その第１および第２の電極である各コレクタ電極および各エミッタ電極が駆動負荷の電流流路に介在するように接続されるＩＧＢＴ構造を有するトランジスタとして形成されてなる
請求項１〜４０のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えばパワーＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）など、ＭＯＳ構造を有するトランジスタが半導体基板に搭載された半導体装置に関する。
【背景技術】
【０００２】
従来、この種の半導体装置としては、例えば図２６にその一部側面断面構造を例示するように、横型ＭＯＳ（ＬＤＭＯＳ：Ｌａｔｅｒａｌ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が半導体基板に搭載された半導体装置が知られている。以下、同図２６を参照して、この半導体装置についてその概要を説明する。
【０００３】
同図２６に示されるように、この半導体装置は、半導体基板１００に対し適宜の導電型不純物が添加されるかたちで形成された複数の不純物領域を有して構成されている。すなわち、この半導体装置は基本的に、半導体基板１００の大部分を構成するＮ型の拡散層からなるドレイン領域１０１をはじめ、同半導体基板１００の上表面近傍に形成されるＰ型の拡散層（Ｐウェル）からなるチャネル領域１０２を有して構成されている。
【０００４】
ここで、チャネル領域１０２は、該チャネル領域１０２よりも高い濃度をもって形成されるＰ型の拡散層（Ｐ+）からなる基板コンタクト部１０３、およびドレイン領域１０１よりも高い濃度をもって形成されるＮ型の拡散層（Ｎ+）からなるソース領域１０４を囲繞するかたちで形成されている。また、ドレイン領域１０１には、該ドレイン領域１０１よりも高い濃度の拡散層（Ｎ+）からなるドレインコンタクト部１０５が形成されている。
【０００５】
一方、上記基板１００のチャネル領域１０２の近傍には、該チャネル領域１０２と上記ドレインコンタクト部１０５とを互いに素子分離する態様で、ＬＯＣＯＳ構造をとるフィールド酸化膜（ＬＯＣＯＳ酸化膜）１０６が形成されている。そして、チャネル領域１０２の上には、例えば酸化シリコンからなるゲート絶縁膜ＧＩを介して、さらに上記ＬＯＣＯＳ酸化膜１０６の上にその一部が重畳されるかたちで、例えば多結晶シリコンからなるゲート電極１０７が形成されている。
【０００６】
なお、図２６に示されるように、上記ゲート電極１０７は通常、例えばＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などからなる絶縁膜ＩＬＤに覆われてその周囲と絶縁されており、その絶縁膜ＩＬＤに形成されたコンタクトホール（図示略）を介して駆動電圧入力端子Ｖｉｎに電気的に接続される。同様に、上記基板コンタクト部１０３およびソース領域１０４の上にも絶縁膜ＩＬＤが形成されており、これら基板コンタクト部１０３およびソース領域１０４は同絶縁膜ＩＬＤに形成されたコンタクトホール（図示略）を介して例えば接地（ＧＮＤ）電位とされる。さらに、上記ドレインコンタクト部１０５の上にも絶縁膜ＩＬＤが形成されており、ドレインコンタクト部１０５はこの絶縁膜ＩＬＤに形成されたコンタクトホール（図示略）を介して例えば回路電源Ｖｃに電気的に接続される。なお、この場合には通常、これらドレインコンタクト部１０５と回路電源Ｖｃとの間に、当該半導体装置（トランジスタ）が駆動対象とする負荷が接続されることとなる。
【０００７】
このように構成された半導体装置にあっては、駆動電圧入力端子Ｖｉｎから上記ゲート電極１０７に駆動電圧が印加されることで、ドレイン領域１０１とソース領域１０４との間、より正確には、チャネル領域１０２のゲート電極１０７直下の部分に反転層が形成され、この反転層中を電流が流れることとなる。そして、駆動電圧入力端子Ｖｉｎからゲート電極１０７に印加される駆動電圧を調節することで、これらドレイン領域１０１およびソース領域１０４間に流れる電流の量を可変とすることができるようになる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、こうした半導体装置の製造に際しては通常、例えばドレイン領域１０１（正確にはドレインコンタクト部１０５）に接続される駆動負荷の想定される大きさを考慮して上記チャネル領域１０２を流れる電流の量に対応したオン抵抗値やスイッチング時間等についての要求値が求められる。そして、これら要求値が満たされるように当該半導体装置としての上記各不純物領域の大きさや不純物濃度などを含めたトータルレイアウトが決定されることとなる。ただし、こうして決定されたレイアウトのもとに半導体装置を製造することができたとしても、上記接続される駆動負荷が変更されるなどにより、あるいは発熱等の問題などにより、上記オン抵抗値やスイッチング時間等の再調整が必要となることもある。しかし、横型ＭＯＳとして構成される上記従来の半導体装置にあっては、このような要求値の変更に対する自由度が極めて低いために、結局は、それら要求値に見合うようにレイアウトサイズを変えるなどの設計変更が余儀なくされていた。すなわち、接続される駆動負荷の変更等に応じて半導体装置自体を一から作り直すことになる。
【０００９】
なお、上記横型ＭＯＳ構造を有する半導体装置に限らず、一般のＭＯＳ構造を有するトランジスタとして構成される半導体装置にあっても、こうした実情は概ね共通したものとなっている。
【００１０】
この発明は、上記実情に鑑みてなされたものであり、その目的は、例えば負荷の変更などに伴って各種要求値の再調整が必要となる場合であれ、高い自由度をもってそれら要求値の調整、変更に対処することのできる半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
こうした目的を達成するため、請求項１に記載の発明では、電流の流路に介在するように接続される第１および第２の電極と、印加される電圧に応じてこれら第１および第２の電極間を流れる電流を制御するゲート電極とを備えるＭＯＳ構造を有するトランジスタを、前記電流の流路に対して電気的に並列接続される複数のトランジスタに分割するかたちで半導体基板に配列形成するとともに、不揮発性メモリに可変設定される前記複数のトランジスタの駆動情報に基づき選択的に能動とされるトランジスタの数に応じて前記分割した複数のトランジスタを単一のトランジスタとみなしたときの実効的なチャネル幅が半導体基板内で可変とされる構成とした。
【００１２】
半導体装置としてのこのような構成によれば、当該半導体装置の製造後でも、不揮発性メモリに可変設定される駆動情報の操作を通じて上記分割された複数のトランジスタを単一のトランジスタとみなしたときのオン抵抗値やスイッチング時間などを調整することができる。したがって、例えば負荷の変更などに伴って各種要求値の再調整が必要となる場合であれ、高い自由度をもってそれら要求値の調整、変更に対処することができるようになる。
【００１３】
ここで、上記請求項１に記載の半導体装置において、例えば請求項２に記載の発明によるように、前記不揮発性メモリに可変設定される駆動情報を前記複数のトランジスタの各ゲート電極に対する駆動電圧の印加の可否を示す情報とし、同駆動情報に基づきゲート電極に駆動電圧が印加されるトランジスタが選択的に能動とされる構成とすれば、上記分割された複数のトランジスタを単一のトランジスタとみなしたときのオン抵抗値やスイッチング時間等を、前記複数のトランジスタの各ゲート電極に対する駆動電圧の印加態様を通じて任意に調整することができるようになる。
【００１４】
具体的には、上記請求項２に記載の構成の一例として、例えば請求項３に記載の発明では、前記駆動情報を前記分割された複数のトランジスタの数と同一のビット数を有して構成される情報とするとともに、この駆動情報が可変設定される前記不揮発性メモリを、同情報を構成する各ビットの論理レベルに応じてオン／オフがそれぞれ切り替えられる複数のスイッチング素子として機能させ、これら複数のスイッチング素子を前記複数のトランジスタの各ゲート電極に対する前記駆動電圧の印加線路に介在するかたちで電気的に接続する。そして、これら各ゲート電極と各スイッチング素子とを結ぶ線路を各々プルダウン抵抗を介して接地することで、オン状態にあるスイッチング素子に対応するトランジスタが選択的に能動とされるようにした。これにより、上述した複数のトランジスタの各ゲート電極に対する駆動電圧の印加態様を簡素な構成で的確に可変とすることができるようになる。なおこの場合、前記分割された複数のトランジスタは、前記駆動電圧の各々対応するスイッチング素子のオン抵抗とプルダウン抵抗との分圧値（分圧電圧）によって駆動される。その意味で、前記分割された複数のトランジスタのゲート抵抗は、前記各スイッチング素子のオン抵抗に依存した値として設定される。
【００１５】
また、特に上記請求項３に記載の構成において、例えば請求項４に記載の発明によるように、前記分割された複数のトランジスタの形成された半導体基板と同一の半導体基板に前記不揮発性メモリを形成することとすれば、当該半導体装置としての小型化に併せて製造の合理化を図ることができるようになる。すなわち、前記分割された複数のトランジスタおよび前記不揮発性メモリは、その半導体製造プロセスの多くが共通しているため、当該半導体装置としての製造工数も自ずと低減されるようになる。
【００１６】
一方、上記請求項２に記載の構成の他の例として、例えば請求項５に記載の発明では、前記駆動情報を前記分割された複数のトランジスタの数と同一のビット数を有して構成される情報とするとともに、この駆動情報が可変設定される前記不揮発性メモリを、同情報を構成する各ビットの論理レベルに応じてオン／オフがそれぞれ切り替えられる複数のスイッチング素子として機能させ、これら複数のスイッチング素子をメモリ電源に対して並列接続する。また、前記分割された複数のトランジスタの各ゲート電極に対する前記駆動電圧の印加線路にそれぞれ介在するかたちでソース電極およびドレイン電極が接続された複数のＭＯＳトランジスタを設けるとともに、それらＭＯＳトランジスタの各ゲート電極を前記複数のスイッチング素子の各々を介して前記メモリ電源に接続する。そして、前記分割された複数のトランジスタの各ゲート電極と前記複数のＭＯＳトランジスタとを結ぶ線路を各々第１のプルダウン抵抗を介して接地し、前記複数のＭＯＳトランジスタの各ゲート電極を各々第２のプルダウン抵抗を介して接地することで、前記分割された複数のトランジスタのうちのオン状態にあるスイッチング素子およびＭＯＳトランジスタに対応するトランジスタが選択的に能動とされるようにした。これによっても、上述した複数のトランジスタの各ゲート電極に対する駆動電圧の印加態様を的確に可変とすることができるようになる。しかもこの場合、前記各ＭＯＳトランジスタのオン抵抗が加味されることで、前記分割された複数のトランジスタのゲート抵抗とスイッチング素子のオン抵抗とを独立に設定することができるようにもなる。
【００１７】
また、特に上記請求項５に記載の構成において、例えば請求項６に記載の発明によるように、前記分割された複数のトランジスタの形成された半導体基板と同一の半導体基板に前記不揮発性メモリおよび前記複数のＭＯＳトランジスタを形成することとすれば、請求項４に記載の発明と同様、当該半導体装置としての小型化に併せて製造の合理化を図ることができるようになる。すなわちこの場合であれ、前記分割された複数のトランジスタ、前記不揮発性メモリ、および前記複数のＭＯＳトランジスタは、その半導体製造プロセスの多くが共通していることから、当該半導体装置としての製造工程数も自ずと低減されるようになる。
【００１８】
なお、上記請求項２〜６のいずれかに記載の構成において、前記分割されたトランジスタの構造としては、例えば請求項７に記載の発明によるように、
（Ａ１）それらトランジスタを構成する各第１の電極および各第２の電極がそれぞれ半導体基板内に形成された拡散層を通じて電気的に接続されるとともに、同トランジスタを構成する各ゲート電極のみが電気的に分離される構造、
あるいは請求項８に記載の発明によるように、
（Ａ２）それらトランジスタが各々素子分離されて半導体基板にアレイ状もしくはマトリクス状に配列形成されるとともに、それらトランジスタを構成する各第１の電極および各第２の電極がそれぞれ配線によって電気的に接続される構造、
等々の構造を採用することができる。
【００１９】
ちなみに、上記（Ａ１）の構造（請求項７）によれば、前記分割された複数のトランジスタを電流の流路に対して電気的に並列接続するための金属配線などの敷設が不要となるため、その構造の簡略化、並びに製造プロセスの簡素化を図ることができるようになる。また、金属配線などを敷設する場合に比べて断線等の懸念も払拭されるため、より信頼性の高い半導体装置を実現することができるようになる。他方、上記（Ａ２）の構造（請求項８）は、上記（Ａ１）の構造と比較して製造工数は増加するものの、分割された複数のトランジスタ各々の特性の安定化を図る上では望ましい構造となる。また、複数のトランジスタの配列にかかる自由度も高められるようになる。
【００２０】
一方、上記請求項１に記載の構成において、例えば請求項９に記載の発明では、前記電流の流路に対して並列接続された複数のトランジスタの各ゲート電極に駆動電圧を共通に印加するとともに、前記不揮発性メモリに可変設定される駆動情報をそれら並列接続された複数のトランジスタへの電流供給の可否を示す情報とし、同駆動情報に基づき電流供給が可とされるトランジスタが選択的に能動とされるようにした。これにより、上記分割された複数のトランジスタを単一のトランジスタとみなしたときのオン抵抗値やスイッチング時間等を、前記複数のトランジスタへの電流供給態様を通じて任意に調整することができるようになる。
【００２１】
具体的には、上記請求項９に記載の構成の一例として、例えば請求項１０に記載の発明では、前記駆動情報を前記並列接続された複数のトランジスタの数と同一のビット数を有して構成される情報とするとともに、この駆動情報が可変設定される前記不揮発性メモリを、同情報を構成する各ビットの論理レベルに応じてオン／オフがそれぞれ切り替えられる複数のスイッチング素子として機能させ、これら複数のスイッチング素子を前記並列接続された複数のトランジスタへの各電流供給路に介在するかたちで電気的に接続することで、オン状態にあるスイッチング素子に対応するトランジスタが選択的に能動とされるようにした。これにより、上述した複数のトランジスタへの電流供給態様を簡素な構成で的確に可変とすることができるようになる。
【００２２】
また、特に上記請求項１０に記載の構成において、例えば請求項１１に記載の発明によるように、前記並列接続された複数のトランジスタの形成された半導体基板と同一の半導体基板に前記不揮発性メモリを形成することとすれば、これも請求項４に記載の発明と同様、当該半導体装置としての小型化に併せて製造の合理化を図ることができるようになる。前記並列された複数のトランジスタおよび前記不揮発性メモリはその半導体製造プロセスの多くが共通しているため、当該半導体装置としての製造工数も自ずと低減されるようになることは上述の通りである。
【００２３】
なおこの場合、上記不揮発性メモリとしては、例えば請求項１２に記載の発明によるように、
（Ｂ１）前記並列接続された複数のトランジスタの各ゲート電極に隣接して形成されたフローティングゲートと、該フローティングゲート上に成膜されたトンネル膜と、該トンネル膜上に積層形成されたコントロールゲートとを備え、該コントロールゲートに印加される電位に応じた前記トンネル膜を介しての前記フローティングゲートとの間での電子の授受に基づいて前記スイッチング素子としての各ビット毎のオン／オフが可変設定されるタイプのメモリ、
あるいは請求項１３に記載の発明によるように、
（Ｂ２）前記並列接続された複数のトランジスタの各ゲート電極に隣接して形成されたフローティングゲートと、該フローティングゲートのコーナ部を覆うように同フローティングゲート上に積層形成されたコントロールゲートとを備え、該コントロールゲートに印加される電位に応じた前記フローティングゲートのコーナ部での電界集中を利用して前記スイッチング素子としての各ビット毎のオン／オフが可変設定されるタイプのメモリ、
等々、いわゆるＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）やＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等の不揮発性メモリを採用することができる。
【００２４】
また一方、上記請求項９に記載の構成の他の例として、例えば請求項１４に記載の発明では、前記駆動情報を前記並列接続された複数のトランジスタの数と同一のビット数を有して構成される情報とし、この駆動情報が可変設定される前記不揮発性メモリを、同情報を構成する各ビットの論理レベルに応じてオン／オフがそれぞれ切り替えられる複数のスイッチング素子として機能させ、これら複数のスイッチング素子をメモリ電源に対して並列接続する。そして、前記並列接続された複数のトランジスタへの各電流供給路に介在するかたちでソース電極およびドレイン電極が接続された複数のＭＯＳトランジスタを設け、それらＭＯＳトランジスタの各ゲート電極を前記複数のスイッチング素子の各々を介して前記メモリ電源に接続するとともに各々プルダウン抵抗を介して接地することで、前記並列接続された複数のトランジスタのうちのオン状態にあるスイッチング素子およびＭＯＳトランジスタに対応するトランジスタが選択的に能動とされるようにした。これにより、上述した複数のトランジスタへの電流供給態様を簡素な構成で的確に可変とすることができるようになる。
【００２５】
ここで、上記請求項１４に記載の構成において、例えば請求項１５に記載の発明によるように、前記並列接続された複数のトランジスタの形成された半導体基板と同一の半導体基板に前記不揮発性メモリおよび前記複数のＭＯＳトランジスタを形成することとすれば、やはり同様に、当該半導体装置としての小型化に併せて製造の合理化を図ることができるようになる。すなわち、前記並列接続された複数のトランジスタ、前記不揮発性メモリ、および前記複数のＭＯＳトランジスタは、その半導体製造プロセスの多くが共通していることはこれまでも述べた通りであり、これによって当該半導体装置としての製造工数も自ずと低減されるようになる。
【００２６】
また、特に上記請求項１５に記載の構成において、例えば請求項１６に記載の発明によるように、前記複数のＭＯＳトランジスタを、前記並列接続された複数のトランジスタの各ゲート電極に隣接して形成されたゲート電極を有してチャネル領域を共有するトランジスタとして形成すれば、当該半導体装置としての小型化、並びに製造に際しての合理化がさらに促進されるようになる。
【００２７】
なお、上記請求項９〜１６に記載の構成において、前記並列接続された複数のトランジスタの構造としては、例えば請求項１７に記載の発明によるように、
（Ｃ１）それらトランジスタを構成する各ゲート電極を前記複数のトランジスタの全チャネル領域に対応する単一の電極として形成し、同トランジスタを構成する各第１の電極および各第２の電極のうちの一方を前記半導体基板内に形成された拡散層を通じて電気的に接続するとともに他方を電気的に分離されるかたちで形成した構造、
あるいは請求項１８に記載の発明によるように、
（Ｃ２）半導体基板にアレイ状もしくはマトリクス状に各々素子分離して配列形成し、それらトランジスタを構成する各ゲート電極、および各第１の電極と各第２の電極とのいずれか一方を、それぞれ配線によって電気的に接続した構造、
等々の構造を採用することができる。
【００２８】
ちなみに、上記（Ｃ１）の構造（請求項１７）によれば、前記並列接続された複数のトランジスタの各ゲート電極に駆動電圧を共通に印加するための金属配線、あるいは各第１の電極および各第２の電極のうちの一方を電気的に並列接続するための金属配線などを敷設する必要がないため、その構造の簡略化、並びに製造の簡素化を図ることができるようになる。また、金属配線などを敷設する場合と比較して断線等の懸念も払拭されるため、より信頼性の高い半導体装置を実現することができるようになる。他方、上記（Ｃ２）の構造（請求項１８）は、上記（Ｃ１）の構造と比較して製造工数は増加するものの、分割された複数のトランジスタ各々の特性の安定化を図る上では望ましい構造となる。そしてこの場合も、請求項８に記載の発明と同様、複数のトランジスタの配列にかかる自由度が高められるようになる。
【００２９】
請求項１９に記載の発明では、電流の流路に介在するように接続される第１および第２の電極と、印加される電圧に応じてこれら第１および第２の電極間を流れる電流を制御するゲート電極とを備えるＭＯＳ構造を有するトランジスタであって、前記電流の流路に対して電気的に並列接続される複数のトランジスタのうちの少なくとも１つは、前記ゲート電極が、前記第１の電極上からチャネル領域上を覆う第１のゲート電極と、前記チャネル領域上から前記第２の電極上を覆う第２のゲート電極とに分割されて構成された。これにより、第１のゲート電極と第２のゲート電極とのそれぞれにチャネル層が形成されるため、第１のゲート電極と第２のゲート電極に印加する電圧を個別に制御することにより、より複雑な制御を行うことができるようになる。
【００３０】
尚、上記請求項１９に記載の半導体装置において、第１の電極及び第２の電極は一般的なＭＯＳ型トランジスタでいうソース電極（ソース領域）とドレイン電極（ドレイン領域）の何れに設定してもよい。つまり、第１の電極をソース電極とするとともに第２の電極をドレイン電極とする、又は、第１の電極をドレイン電極とするとともに第２の電極をソース電極とすることができる。
【００３１】
上記請求項１９に記載の半導体装置において、例えば請求項２０に記載の発明のように、前記第１のゲート電極は、前記第２のゲート電極の少なくとも一部に重なるように形成されば、第１のゲート電極と第２のゲート電極とによりそれぞれ形成されるチャネル層が容易に接続され、第１のゲート電極と第２のゲート電極との間の距離に応じた実効的なゲート酸化膜の増加を抑え、しきい値及びオン抵抗の増加を抑制することができるようになる。
【００３２】
上記請求項１９に記載の半導体装置において、例えば請求項２１に記載の発明のように、前記第１のゲート電極及び前記第２のゲート電極は、互いに重なる部分を持たないように形成することで、第１のゲート電極と第２のゲート電極とを同時に形成することができ、製造工程を簡略化することができるようになる。
【００３３】
上記請求項２１に記載の半導体装置において、請求項２２に記載の発明のように、前記第１のゲート電極と前記第２のゲート電極との間のチャネル領域には、該チャネル領域と異なる導電型の領域を形成すると、第１のゲート電極と第２のゲート電極とが離れて形成されても、両ゲート電極により形成されるチャネル層が上記の領域により接続されるため、第１のゲート電極と第２のゲート電極との間の距離に応じた実効的なゲート酸化膜の増加を抑え、しきい値及びオン抵抗の増加を抑制することができるようになる。
【００３４】
請求項１９〜２２の何れかに記載の半導体装置において、請求項２３に記載の発明のように、前記第１のゲート電極の電位を前記第２のゲート電極の電位と異なる定電位に設定した。これにより、その定電位の設定によって電流供給を行うトランジスタが選択され、第２のゲート電極に供給する電圧によってオン抵抗値等を要求値に応じて調整することができるようになる。
【００３５】
上記請求項２３に記載の半導体装置において、請求項２４に記載の発明のように、前記定電位の電圧は、前記トランジスタと同じ基板上に形成された電圧制御回路から供給されるようにすることで、この半導体装置に別の半導体装置を接続する、或いは電圧供給を行う必要がなく、容易にオン抵抗値等を要求値に応じて調整することができるようになる。
【００３６】
上記請求項１９〜２４のいずれか一項に記載の半導体装置において、請求項２５に記載の発明のように、前記第１のゲート電極に重なる金属配線と、前記第２のゲート電極に重なる金属配線とのうちの少なくとも１つの金属配線を形成した構造を採用することで、ゲート電極の寄生抵抗を小さくすることができ、より精密な制御を行うことができるようになる。
【００３７】
上記請求項１９〜２５のいずれか一項に記載の半導体装置において、請求項２６に記載の発明のように、前記並列接続された複数のトランジスタのうちの少なくとも２つが前記第１のゲート電極及び第２のゲート電極を有するように構成され、それらトランジスタを構成する第１のゲート電極及び第２のゲート電極のうちの何れか１つのゲート電極が同トランジスタの全チャネル領域に対応する単一の電極として形成されてなり、同トランジスタを構成する各第１の電極および各第２の電極のうちの一方が半導体基板内に形成された拡散層を通じて電気的に接続されてなり、他方が電気的に分離されるかたちで形成した構造を採用することができる。この構造によれば、前記並列接続された複数のトランジスタのゲート電極に駆動電圧を共通に印加するための金属配線、あるいは各第１の電極および各第２の電極のうちの一方を電気的に並列接続するための金属配線などを敷設する必要がないため、その構造の簡略化、並びに製造の簡素化を図ることができるようになる。また、金属配線などを敷設する場合と比較して断線等の懸念も払拭されるため、より信頼性の高い半導体装置を実現することができるようになる。
【００３８】
上記請求項１９〜２５のいずれか一項に記載の半導体装置において、請求項２７に記載の発明のように、前記並列接続された複数のトランジスタは、各々素子分離されて半導体基板にアレイ状もしくはマトリクス状に配列形成されてなり、それらトランジスタを構成する第１のゲート電極、および各第１の電極と各第２の電極とのいずれか一方は、それぞれ配線によって電気的に接続した構造、又は、請求項２８に記載の発明のように、前記並列接続された複数のトランジスタは、各々素子分離されて半導体基板にアレイ状もしくはマトリクス状に配列形成されてなり、それらトランジスタを構成する第１のゲート電極、各第１の電極、及び各第２の電極は、それぞれ配線によって電気的に接続した構造、を採用することができる。この構造によれば、分割された複数のトランジスタ各々の特性の安定化を図る上では望ましい構造となる。
【００３９】
請求項２９に記載の発明では、電流の流路に介在するように接続される第１および第２の電極と、印加される電圧に応じてこれら第１および第２の電極間を流れる電流を制御するゲート電極とを備えるＭＯＳ構造を有するトランジスタであって、前記電流の流路に対して電気的に並列接続される複数のトランジスタのうちの少なくとも１つは、前記ゲート電極が、前記第１の電極から前記第２の電極に至るチャネル領域上を覆い前記第１の電極と第２の電極間を開閉するゲート電極として機能する第１の制御電極と、前記第２の電極上を覆う第２の制御電極とに分割されて構成された。この構成では、ゲート電極として機能する第１の制御電極によってオンオフ（閉路、開路）し、第２の制御電極によって形成される電荷蓄積層によって電流の流れる量、即ち抵抗値が制御される。このため、単純にトランジスタをオンオフ制御する場合に比べ、より精密にオン抵抗値を制御することができるようになる。また、第１の制御電極のみが実質的なゲート電極として機能し、この第１の制御電極と第２の電極との対向面積が小さくなり、寄生容量を低減することができるようになる。
【００４０】
尚、上記請求項２９に記載の半導体装置において、第１の電極及び第２の電極は一般的なＭＯＳ型トランジスタでいうソース電極（ソース領域）とドレイン電極（ドレイン領域）の何れに設定してもよい。つまり、第１の電極をソース電極とするとともに第２の電極をドレイン電極とする、又は、第１の電極をドレイン電極とするとともに第２の電極をソース電極とすることができる。
【００４１】
上記請求項２９に記載の半導体装置において、請求項３０に記載の発明のように、前記第１の制御電極は、前記第２の制御電極の少なくとも一部に重なるように形成した構造、又は、請求項３１に記載の発明のように、前記第２の制御電極は、前記第１の制御電極の少なくとも一部に重なるように形成した構造、を採用することができる。これらの構造によれば、第１の制御電極により形成されるチャネル層と第２の制御電極により形成される電荷蓄積層が容易に接続され、第１の制御電極と第２の制御電極との間の距離に応じた実効的なゲート酸化膜の増加を抑え、オン抵抗の増加を抑制することができるようになる。
【００４２】
上記請求項２９に記載の半導体装置において、請求項３２に記載の発明のように、前記第１の制御電極及び前記第２の制御電極は、互いに重なる部分を持たないように形成した構造を採用することで、第１の制御電極と第２の制御電極とを同時に形成することができ、製造工程を簡略化することができるようになる。
【００４３】
上記請求項３２に記載の半導体装置において、請求項３３に記載の発明のように、前記第１の制御電極と前記第２の制御電極との間に、前記チャネル領域と異なる導電型の領域を形成することで、第１の制御電極と第２の制御電極とが離れて形成されても、それぞれにより形成されるチャネル層及び電荷蓄積層が上記の領域により接続されるため、第１の制御電極と第２の制御電極との間の距離に応じた実効的なゲート酸化膜の増加を抑え、オン抵抗の増加を抑制することができるようになる。
【００４４】
上記請求項２９〜３３のいずれか一項に記載の半導体装置において、請求項３４に記載の発明のように、前記第２の制御電極の電位を前記第１の制御電極の電位と異なる定電位に設定されるようにした。これにより、その定電位の設定によって電流供給を行うトランジスタが選択され、第２の制御電極に供給する電圧によってオン抵抗値等を要求値に応じて調整することができるようになる。
【００４５】
請求項３４に記載の半導体装置において、請求項３５に記載の発明のように、前記第２の制御電極の電位を、前記第２の電極の表面に電荷が蓄積するように設定したことにより、電荷蓄積層が形成され、オン抵抗を低減することができるようになる。
【００４６】
請求項３４又は３５に記載の半導体装置において、請求項３６に記載の発明のように、前記定電位の電圧は、前記トランジスタと同じ基板上に形成された電圧制御回路から供給されるようにすることで、この半導体装置に別の半導体装置を接続する、或いは電圧供給を行う必要がなく、容易にオン抵抗値等を要求値に応じて調整することができるようになる。
【００４７】
請求項３４に記載の半導体装置において、請求項３７に記載の発明のように、前記第２の制御電極の電位を、前記第１の電極と等しい電位に設定したことで、第２の制御電極と対向する領域を高抵抗とすることができるようになる。
【００４８】
請求項２９〜３７のいずれか一項に記載の半導体装置において、請求項３８に記載の発明のように、前記第１の制御電極に重なる金属配線と、前記制御電極に重なる金属配線とのうちの少なくとも１つの金属配線を形成した構造を採用することで、ゲート電極の寄生抵抗を小さくすることができ、より精密な制御を行うことができるようになる。
【００４９】
請求項２９〜３８のいずれか一項に記載の半導体装置において、請求項３９に記載の発明のように、前記並列接続された複数のトランジスタのうちの少なくとも２つが前記第１の制御電極及び第２の制御電極を有するように構成され、それらトランジスタを構成しゲート電極として機能する第１の制御電極が同トランジスタの全チャネル領域に対応する単一の電極として形成されてなり、同トランジスタを構成する各第１の電極および各第２の電極のうちの一方が半導体基板内に形成された拡散層を通じて電気的に接続されてなり、他方が電気的に分離されるかたちで形成した構造を採用することができる。この構造によれば、前記並列接続された複数のトランジスタのゲート電極に駆動電圧を共通に印加するための金属配線、あるいは各第１の電極および各第２の電極のうちの一方を電気的に並列接続するための金属配線などを敷設する必要がないため、その構造の簡略化、並びに製造の簡素化を図ることができるようになる。また、金属配線などを敷設する場合と比較して断線等の懸念も払拭されるため、より信頼性の高い半導体装置を実現することができるようになる。
【００５０】
また、請求項２９〜３８のいずれか一項に記載の半導体装置において、請求項４０に記載の発明のように、前記並列接続された複数のトランジスタは、各々素子分離されて半導体基板にアレイ状もしくはマトリクス状に配列形成されてなり、それらトランジスタを構成する第１の制御電極、および各第１の電極と各第２の電極とのいずれか一方は、それぞれ配線によって電気的に接続した構造を採用することができる。この構造によれば、分割された複数のトランジスタ各々の特性の安定化を図る上では望ましい構造となる。
【００５１】
なお、これら請求項１〜４０に記載のごとく分割されるかたちで半導体基板に配列形成されるトランジスタについてはこれを、例えば請求項４１に記載の発明によるように、
（Ｄ１）その第１および第２の電極である各ドレイン電極および各ソース電極が駆動負荷の電流流路に介在するように接続されたＬＤＭＯＳ構造を有するトランジスタ、
あるいは請求項４２に記載の発明によるように、
（Ｄ２）その第１および第２の電極である各ドレイン電極および各ソース電極が駆動負荷の電流流路に介在するように接続されたＶＤＭＯＳ構造を有するトランジスタ、
あるいは請求項４３に記載の発明によるように、
（Ｄ３）その第１および第２の電極である各コレクタ電極および各エミッタ電極が駆動負荷の電流流路に介在するように接続されたＩＧＢＴ構造を有するトランジスタ、
等々、負荷駆動トランジスタとしていわゆるパワー段に用いられるトランジスタに採用して特に有効である。
【発明を実施するための最良の形態】
【００５２】
（第１の実施の形態）
以下、この発明にかかる半導体装置の第１の実施の形態について図１および図２を参照して説明する。
【００５３】
この実施の形態では、以下に詳述するように、基本的には次のような構成を採用している。すなわち、電流の流路に介在するように接続されるドレイン−ソース電極と、印加される電圧に応じてこれらドレイン−ソース電極間を流れる電流を制御するゲート電極とを備えるＬＤＭＯＳ構造を有するトランジスタを電流の流路に対して電気的に並列接続される複数のトランジスタに分割されるかたちで半導体基板に配列形成する。そして、ＬＤＭＯＳ領域を構成する複数のトランジスタの各ゲート電極に対する駆動電圧の印加の可否を示す駆動情報を、同一半導体基板にあって不揮発性メモリ領域を構成する複数のメモリセルに可変設定できるようにし、この設定された駆動情報に基づいてこれら複数のトランジスタが選択的に能動とされるようにする。これにより、これら複数のトランジスタを単一のトランジスタとみなしたときのオン抵抗値やスイッチング時間等の要求値を可変とし、例えば負荷の変更などに伴ってそれら要求値の再調整が必要となる場合であれ、高い自由度をもって同要求値の調整、変更に対処できるようにしている。
【００５４】
図１は、こうした半導体装置が搭載される半導体基板を中心に駆動負荷をも含めた全体の等価回路を示したものであり、図２は、同半導体基板に作り込まれたＬＤＭＯＳ領域についてその平面構造を模式的に示したものである。
【００５５】
まず、図１に示されるように、この実施の形態の半導体装置が搭載される半導体基板Ｃ１は、回路電源Ｖｃから駆動負荷Ｌｄを介して接地（ＧＮＤ）に至る電流の流路に介在するかたちで設けられている。ここで、駆動負荷Ｌｄは、例えばヒータ等の抵抗、あるいはモータ等のコイル（インダクタンス）などによって構成される負荷である。そして、この半導体基板Ｃ１は基本的に、上記ＬＤＭＯＳ構造を有するトランジスタ領域であるＬＤＭＯＳ領域１０および上記駆動情報が可変設定される領域である不揮発性メモリ領域１１を有して構成されている。
【００５６】
このうち、ＬＤＭＯＳ領域１０には上述のように、ＬＤＭＯＳ構造を有するトランジスタが上記電流の流路に対して電気的に並列接続される例えば５つのトランジスタＬ１１〜Ｌ１５に分割されるかたちで半導体基板Ｃ１に配列形成されている。これらトランジスタＬ１１〜Ｌ１５はそれぞれ、先の図２６に例示したＬＤＭＯＳ構造に準じた構造を有しており、そのドレイン電極（第１の電極）Ｄおよびソース電極（第２の電極）Ｓが各々上記電流の流路に接続され、これらドレイン電極Ｄおよびソース電極Ｓ間を流れる電流を制御するゲート電極Ｇが上記不揮発性メモリ領域１１を構成する各メモリセルに接続されている。
【００５７】
また、電気的に書き換え可能な不揮発性メモリ（例えばＥＰＲＯＭ）からなる上記不揮発性メモリ領域１１には、上記トランジスタＬ１１〜Ｌ１５と同一の数からなる５つのメモリセルＭ１１〜Ｍ１５が形成されている。これらメモリセルＭ１１〜Ｍ１５も基本的にはＭＯＳ構造を有しており、同図１に示されるように、ドレイン電極Ｄおよびソース電極Ｓと、上記駆動情報に応じて印加される電圧に基づきこれらドレイン電極Ｄおよびソース電極Ｓ間に電流を流すか否かを制御するコントロールゲート電極ＣＧとをそれぞれ備えている。そして、これらメモリセルＭ１１〜Ｍ１５の各ドレイン電極Ｄは、定電圧あるいは矩形波電圧からなる駆動電圧が入力される駆動電圧入力端子Ｖｉｎに対して電気的に並列接続されており、同メモリセルＭ１１〜Ｍ１５の各ソース電極Ｓが上記トランジスタＬ１１〜Ｌ１５の各ゲート電極Ｇにそれぞれ接続されている。すなわちこの不揮発性メモリ領域１１を構成するメモリセルＭ１１〜Ｍ１５は、上記ＬＤＭＯＳ領域１０を構成するトランジスタＬ１１〜Ｌ１５の各ゲート電極Ｇに対する駆動電圧の印加線路に介在するかたちでそのスイッチング（オン／オフ）を行うスイッチング素子として機能する。
【００５８】
なお、上記メモリセルＭ１１〜Ｍ１５の各コントロールゲート電極ＣＧは電圧制御回路（図示略）に接続されており、これら各コントロールゲート電極ＣＧには、この電圧制御回路を通じて上記トランジスタＬ１１〜Ｌ１５の駆動情報を構成する書き換え可能な５ビットの情報の各論理レベルに応じた所定の電圧が印加される。具体的には、上記駆動情報を構成する各ビットのうち、例えば論理Ｈ（ハイ）レベルにあるビットに対応するメモリセルのコントロールゲート電極ＣＧに対しては、該当するメモリセルがオン状態とされる大きさの電圧が印加される。一方、同駆動情報を構成する各ビットのうち、例えば論理Ｌ（ロー）レベルにあるビットに対応するメモリセルのコントロールゲート電極ＣＧに対しては、該当するメモリセルがオフ状態とされる大きさの電圧が印加される。これにより、これらメモリセルＭ１１〜Ｍ１５の各ソース電極ＳとトランジスタＬ１１〜Ｌ１５の各ゲート電極Ｇとを結ぶ線路、すなわち上記駆動電圧の印加線路のオン／オフがそれぞれ切り替えられるようになる。
【００５９】
一方、同図１に示されるように、上記駆動電圧の印加線路には各々他端が接地（ＧＮＤ）されたプルダウン抵抗Ｒ１１〜Ｒ１５が接続されている。このため、これらの線路においては、メモリセルＭ１１〜Ｍ１５のオン抵抗およびそれに対応するプルダウン抵抗Ｒ１１〜Ｒ１５による駆動電圧の分圧値（分圧電圧）が、トランジスタＬ１１〜Ｌ１５のうちの各対応するゲート電極Ｇに印加され、該分圧電圧の印加されたトランジスタが選択的に能動とされる。また逆に、メモリセルＭ１１〜Ｍ１５のうちのオフ状態にあるセルに対応した線路は、その対応するプルダウン抵抗によって接地（ＧＮＤ）電位に固定される。すなわち、トランジスタＬ１１〜Ｌ１５のうち、当該線路にゲート電極Ｇが接続されているトランジスタはそのゲート電位が接地（ＧＮＤ）電位に固定され、そこにチャネルが形成されることはない。
【００６０】
ここで、この実施の形態にあっては、図２に上記ＬＤＭＯＳ領域１０を構成するトランジスタＬ１１〜Ｌ１５の平面構造を示すように、その各ドレイン電極（領域）Ｄは、実際には、半導体基板Ｃ１内に形成されたＮ型の拡散層および高濃度（Ｎ+）の拡散層からなるドレインコンタクト部Ｄｃを通じて互いに電気的に接続されている。そして、回路電源Ｖｃに接続されている上記駆動負荷Ｌｄの他端は、このドレインコンタクト部Ｄｃに対して適宜の配線を介して接続されている。また、同トランジスタＬ１１〜Ｌ１５の各ソース電極（領域）Ｓも同様に、実際には、Ｐウェル中に設けられた高濃度（Ｎ+）の拡散層を通じて互いに電気的に接続されている。なお、このソース電極（領域）Ｓは、同じくＰウェル中に高濃度（Ｐ+）の拡散層として形成された基板コンタクト部Ｂｃとともに、適宜の配線を介して接地（ＧＮＤ）電位とされている。このようにして、ＬＤＭＯＳ領域１０を構成するトランジスタＬ１１〜Ｌ１５はそれぞれ、駆動負荷Ｌｄの電流流路に介在するように接続されている。
【００６１】
他方、上記トランジスタＬ１１〜Ｌ１５の各ゲート電極Ｇのみは、同図２に示されるように、ＬＤＭＯＳ領域１０において電気的に互いに分離されるかたちで形成されており、上述した不揮発性メモリ領域１１を構成するメモリセルＭ１１〜Ｍ１５の各ソース電極Ｓ（図１）に適宜の配線を介してそれぞれ電気的に接続されている。そして上述のように、これらゲート電極Ｇに対して選択的に駆動電圧が印加されることにより、ゲート電極Ｇ１１〜Ｇ１５のうちの該駆動電圧が印加されたゲート電極直下の部分にチャネル長ＣｈＬのチャネル層（反転層）が形成され、トランジスタＬ１１〜Ｌ１５のうちの該チャネル層が形成されたトランジスタが選択的に能動となる。すなわち、その形成されたチャネル層を電流が流れることとなる。換言すれば、上記トランジスタＬ１１〜Ｌ１５を単一のトランジスタとみなしたときの実効的なチャネル幅ＣｈＷが、これら能動とされたトランジスタの数に応じて、ＬＤＭＯＳ領域１０内で可変とされるようになる。
【００６２】
次に、以上のように構成された半導体装置において、ＬＤＭＯＳ領域１０を単一のトランジスタとみなしたときの実効的なチャネル幅ＣｈＷを調整する方法について説明する。なお、この調整は、当該半導体装置の製造後であっても任意に実行することができる。
【００６３】
この調整に際してはまず、トランジスタＬ１１〜Ｌ１５（図１）の各ゲート電極Ｇ（Ｇ１１〜Ｇ１５）に対する上記駆動電圧の印加の可否を示す駆動情報を不揮発性メモリ領域１１に設定する。この駆動情報の設定態様は周知のメモリ操作を通じて自由に変更することができる。こうして駆動情報を構成する各ビットの論理レベルに応じた所定の電圧をメモリセルＭ１１〜Ｍ１５の各コントロールゲート電極ＣＧに対し印加し、これを選択的にオン状態とする。これにより、図１に示した駆動電圧入力端子Ｖｉｎから各メモリセルＭ１１〜Ｍ１５の各ドレイン電極Ｄに印加されている駆動電圧に基づき、オン状態とされたメモリセル（スイッチング素子）のドレイン電極Ｄおよびソース電極Ｓ間、そしてその後段に続く線路に接続されたプルダウン抵抗を介して電流が流れ、それぞれ接地（ＧＮＤ）に至る。こうして電流の流れた線路においては、オン状態とされたメモリセルのオン抵抗およびそれに対応するプルダウン抵抗による駆動電圧の分圧電圧がトランジスタＬ１１〜Ｌ１５のうちの対応するトランジスタの各ゲート電極Ｇに印加され、該分圧電圧の印加されたトランジスタが能動とされる。すなわち、回路電源Ｖｃから駆動負荷Ｌｄに供給されている電流は、能動とされたトランジスタのみを流れ、この能動とされたトランジスタの数に応じて、これらトランジスタＬ１１〜Ｌ１５を単一のトランジスタとみなしたときの実効的なチャネル幅ＣｈＷが半導体基板Ｃ１内で可変とされるようになる。
【００６４】
以上説明したように、この第１の実施の形態にかかる半導体装置によれば、以下に列記するような効果が得られるようになる。
（１）ＬＤＭＯＳ領域１０を構成するトランジスタＬ１１〜Ｌ１５の各ゲート電極Ｇ（Ｇ１１〜Ｇ１５）に対する駆動電圧の印加の可否を示す駆動情報を不揮発性メモリ領域１１に可変設定するとともに、同駆動情報に基づきトランジスタＬ１１〜Ｌ１５を選択的に能動とするようにした。これにより、当該半導体装置の製造後でも、これらトランジスタＬ１１〜Ｌ１５を単一のトランジスタとみなしたときのオン抵抗値やスイッチング時間等の要求値を、各ゲート電極Ｇ（Ｇ１１〜Ｇ１５）に対する駆動電圧の印加態様を通じて調整することができるようになる。したがって、例えば負荷の変更などに伴って上記要求値の再調整が必要となる場合であれ、高い自由度をもってそれら要求値の調整、変更に対処することができる。
【００６５】
（２）上記ＬＤＭＯＳ領域１０および不揮発性メモリ領域１１を同一の半導体基板Ｃ１上に形成することとした。これにより、当該半導体装置としての小型化を図ることができるようになる。また、ＬＤＭＯＳ領域１０を構成するトランジスタＬ１１〜Ｌ１５および不揮発性メモリ領域１１を構成するメモリセルＭ１１〜Ｍ１５については、半導体製造プロセスの多くが共通していることから、当該半導体装置としての製造工数の低減を図ることができるようにもなる。
【００６６】
（３）トランジスタＬ１１〜Ｌ１５の各ドレイン電極（領域）Ｄおよび各ソース電極（領域）Ｓをそれぞれ拡散層を通じて電気的に接続することとした。これにより、回路電源Ｖｃから接地（ＧＮＤ）に至る電流の流路に対してこれらトランジスタＬ１１〜Ｌ１５を電気的に並列接続するための金属配線などの敷設が不要となり、その構造の簡略化、並びに製造プロセスの簡素化を図ることができるようになる。また、金属配線などの敷設をする場合に比べて断線の懸念等も払拭されるため、より信頼性の高い半導体装置を実現することができるようになる。
【００６７】
（第２の実施の形態）
次に、この発明にかかる半導体装置の第２の実施の形態について、図３および図４を参照して、先の第１の実施の形態との相違点を中心に説明する。
【００６８】
この実施の形態の半導体装置も、基本的には先の図１および図２に示した第１の実施の形態に準じた構成、すなわちＬＤＭＯＳ領域を構成する複数のトランジスタの各ゲート電極に対する駆動電圧の印加の可否を示す駆動情報を、同一半導体基板にあって不揮発性メモリ領域を構成する複数のメモリセルに可変設定できるようにした構成としている。ただし、この実施の形態では、上記複数のトランジスタの各ゲート電極に対する駆動電圧の印加線路に介在するかたちで複数のＭＯＳトランジスタをそれぞれ接続し、上記駆動情報に基づき、これら複数のＭＯＳトランジスタの駆動を通じて上記複数のトランジスタが選択的に能動とされるようにしている。
【００６９】
図３は、こうした半導体装置が搭載される半導体基板を中心に駆動負荷をも含めた全体の等価回路を示したものであり、図４は、同半導体基板に作り込まれたＬＤＭＯＳ領域についてその平面構造を模式的に示したものである。なお、これらの図において、先の図１および図２に示した要素と同一の要素にはそれぞれ同一の符号を付して示し、それら各要素についての重複する説明は割愛する。
【００７０】
まず、図３に示されるように、この実施の形態の半導体装置が搭載される半導体基板Ｃ２も、先の第１の実施の形態と同様に、回路電源Ｖｃから駆動負荷Ｌｄを介して接地（ＧＮＤ）に至る電流の流路に介在するかたちで設けられている。この半導体基板Ｃ２は基本的に、ＬＤＭＯＳ構造を有するトランジスタ領域であるＬＤＭＯＳ領域２０、上記駆動情報が可変設定される領域である不揮発性メモリ領域２１、および上記駆動電圧の印加線路に介在するかたちで接続されるＮチャンネルＭＯＳ領域２２を有して構成されている。
【００７１】
このうち、ＬＤＭＯＳ領域２０には、先の第１の実施の形態と同様に、ＬＤＭＯＳ構造を有するトランジスタが上記電流の流路に対して電気的に並列接続される例えば５つのトランジスタＬ２１〜Ｌ２５に分割されるかたちで半導体基板Ｃ２に配列形成されている。これらトランジスタＬ２１〜Ｌ２５もそれぞれ、先の図２６に例示したＬＤＭＯＳ構造に準じた構造を有している。ただしここでは、そのドレイン電極Ｄおよびソース電極Ｓが各々上記電流の流路に接続されるとともに、これらドレイン電極Ｄおよびソース電極Ｓ間を流れる電流を制御するゲート電極Ｇは、上記ＮチャンネルＭＯＳ領域２２を構成する各ＭＯＳトランジスタに接続されている。
【００７２】
また、電気的に書き換え可能な不揮発性メモリ（例えばＥＰＲＯＭ）からなる上記不揮発性メモリ領域２１には、これも先の第１の実施の形態と同様に、上記トランジスタＬ２１〜Ｌ２５と同一の数からなる５つのメモリセルＭ２１〜Ｍ２５が形成されている。これらメモリセルＭ２１〜Ｍ２５も基本的にはＭＯＳ構造を有しており、同図３に示されるように、ドレイン電極Ｄおよびソース電極Ｓと、上記駆動情報に応じて印加される電圧に基づきこれらドレイン電極Ｄおよびソース電極Ｓ間に電流を流すか否かを制御するコントロールゲート電極ＣＧとをそれぞれ備えている。そして、これらメモリセルＭ２１〜Ｍ２５の各ドレイン電極Ｄは、定電圧からなるメモリ電圧が印加されるメモリ電源Ｖｍに対して電気的に並列接続されており、同メモリセルＭ２１〜Ｍ２５の各ソース電極Ｓは、上記ＮチャンネルＭＯＳ領域２２を構成する各ＭＯＳトランジスタに接続されている。
【００７３】
なお、上記メモリセルＭ２１〜Ｍ２５の各コントロールゲート電極ＣＧも、先の第１の実施の形態と同様に、電圧制御回路（図示略）に接続されている。そして、これら各コントロールゲート電極ＣＧには、この電圧制御回路を通じて上記トランジスタＬ２１〜Ｌ２５の駆動情報を構成する書き換え可能な５ビットの情報の各論理レベルに応じた所定の電圧が印加される。具体的には、上記駆動情報を構成する各ビットのうち、例えば論理Ｈ（ハイ）レベルにあるビットに対応するメモリセルのコントロールゲート電極ＣＧに対しては、該当するメモリセルがオン状態とされる大きさの電圧が印加される。一方、同駆動情報を構成する各ビットのうち、例えば論理Ｌ（ロー）レベルにあるビットに対応するメモリセルのコントロールゲート電極ＣＧに対しては、該当するメモリセルがオフ状態とされる大きさの電圧が印加される。
【００７４】
また、上記ＮチャンネルＭＯＳ領域２２には、これも上記トランジスタＬ２１〜Ｌ２５と同一の数からなる５つのＭＯＳトランジスタＮ２１〜Ｎ２５が形成されている。これらＭＯＳトランジスタＮ２１〜Ｎ２５は、同図３に示されるように、その各ドレイン電極Ｄが、上記駆動電圧の入力される端子である駆動電圧入力端子Ｖｉｎに対して電気的に並列接続されており、同ＭＯＳトランジスタＮ２１〜Ｎ２５の各ソース電極Ｓは、上記ＬＤＭＯＳ領域２０を構成するトランジスタＬ２１〜Ｌ２５にそれぞれ接続されている。
【００７５】
一方、同図３に示されるように、上記ＬＤＭＯＳ領域２０を構成するトランジスタＬ２１〜Ｌ２５の各ゲート電極Ｇに対する駆動電圧の印加線路には各々他端が接地（ＧＮＤ）されたプルダウン抵抗Ｒ２１１〜Ｒ２１５が接続されている。このため、これらの線路においては、ＭＯＳトランジスタＮ２１〜Ｎ２５のオン抵抗およびそれに対応するプルダウン抵抗Ｒ２１１〜Ｒ２１５による駆動電圧の分圧値（分圧電圧）が、トランジスタＬ２１〜Ｌ２５のうちの各対応するゲート電極Ｇに印加され、該分圧電圧の印加されたトランジスタが選択的に能動とされる。また逆に、ＭＯＳトランジスタＮ２１〜Ｎ２５のうちのオフ状態にあるセルに対応した線路は、その対応するプルダウン抵抗によって接地（ＧＮＤ）電位に固定される。すなわち、トランジスタＬ２１〜Ｌ２５のうち、当該線路にゲート電極Ｇが接続されているトランジスタはそのゲート電位が接地（ＧＮＤ）電位に固定され、そこにチャネルが形成されることはない。
【００７６】
さらに、同図３に示されるように、上記ＮチャンネルＭＯＳ領域２２を構成するＭＯＳトランジスタＮ２１〜Ｎ２５の各ゲート電極Ｇに対するメモリ電圧の印加線路には各々他端が接地（ＧＮＤ）されたプルダウン抵抗Ｒ２２１〜Ｒ２２５が接続されている。このため、これらの線路においては、メモリセルＭ２１〜Ｍ２５のオン抵抗およびそれに対応するプルダウン抵抗Ｒ２２１〜Ｒ２２５によるメモリ電圧の分圧値（分圧電圧）が、ＭＯＳトランジスタＮ２１〜Ｎ２５のうちの各対応するゲート電極Ｇに印加され、該分圧電圧の印加されたＭＯＳトランジスタが選択的に能動とされる。また逆に、メモリセルＭ２１〜Ｍ２５のうちのオフ状態にあるセルに対応した線路は、その対応するプルダウン抵抗によって接地（ＧＮＤ）電位に固定される。
【００７７】
この実施の形態にあってはこのように、上記不揮発性メモリ領域２１を構成するメモリセルＭ２１〜Ｍ２５は、上記メモリ電圧の印加線路に介在するかたちでそのスイッチングを行うスイッチング素子として機能する。そうした上記メモリ電圧の印加線路（ＭＯＳトランジスタＮ２１〜Ｎ２５）の能動／非能動の操作を通じて、上記駆動電圧の印加線路（トランジスタＬ２１〜Ｌ２５）のオン／オフ切り替えを実行する。
【００７８】
ここで、この実施の形態にあっても、図４に上記ＬＤＭＯＳ領域２０を構成するトランジスタＬ２１〜Ｌ２５の平面構造を示すように、その各ドレイン電極（領域）Ｄは、実際には、半導体基板Ｃ２内に形成されたＮ型の拡散層および高濃度（Ｎ+）の拡散層からなるドレインコンタクト部Ｄｃを通じて互いに電気的に接続されている。そして、回路電源Ｖｃに接続されている上記駆動負荷Ｌｄの他端は、このドレインコンタクト部Ｄｃに対して適宜の配線を介して接続されている。また、同トランジスタＬ２１〜Ｌ２５の各ソース電極（領域）Ｓも同様に、実際には、Ｐウェル中に設けられた高濃度（Ｎ+）の拡散層を通じて互いに電気的に接続されている。そして、このソース電極（領域）Ｓは、同じくＰウェル中に高濃度（Ｐ+）の拡散層として形成された基板コンタクト部Ｂｃとともに、適宜の配線を介して接地（ＧＮＤ）電位とされている。このようにして、ＬＤＭＯＳ領域２０を構成するトランジスタＬ２１〜Ｌ２５はそれぞれ、駆動負荷Ｌｄの電流流路に介在するように接続されている。
【００７９】
他方、ここでも上記トランジスタＬ２１〜Ｌ２５の各ゲート電極Ｇのみは、同図４に示されるように、ＬＤＭＯＳ領域２０において電気的に互いに分離されるかたちで形成されており、上述したＮチャンネルＭＯＳ領域２２を構成するＭＯＳトランジスタＮ２１〜Ｎ２５の各ソース電極Ｓ（図３）に適宜の配線を介してそれぞれ電気的に接続されている。そして上述のように、これらゲート電極Ｇに対して選択的に駆動電圧が印加されることにより、ゲート電極Ｇ２１〜Ｇ２５のうちの該駆動電圧が印加されたゲート電極直下の部分にチャネル長ＣｈＬのチャネル層（反転層）が形成され、トランジスタＬ２１〜Ｌ２５のうちの該チャネル層が形成されたトランジスタが選択的に能動となる。すなわち、その形成されたチャネル層を電流が流れることとなる。換言すれば、上記トランジスタＬ２１〜Ｌ２５を単一のトランジスタとみなしたときの実効的なチャネル幅ＣｈＷが、これら能動とされたトランジスタの数に応じて、ＬＤＭＯＳ領域２０内で可変とされるようになる。
【００８０】
次に、以上のように構成された半導体装置において、ＬＤＭＯＳ領域２０を単一のトランジスタとみなしたときの実効的なチャネル幅ＣｈＷを調整する方法について説明する。なお、この調整も、先の第１の実施の形態と同様に、当該半導体装置の製造後であっても任意に実行することができる。
【００８１】
この調整に際してはまず、トランジスタＬ２１〜Ｌ２５（図３）の各ゲート電極Ｇ（Ｇ２１〜Ｇ２５）に対する上記駆動電圧の印加の可否を示す駆動情報を上記不揮発性メモリ領域２１に設定する。この駆動情報の設定も周知のメモリ操作を通じて自由に変更することができる。こうして駆動情報を構成する各ビットの論理レベルに応じた所定の電圧をメモリセルＭ２１〜Ｍ２５の各コントロールゲート電極ＣＧに対し印加し、これを選択的にオン状態とする。これにより、図３に示したメモリ電源Ｖｍから各メモリセルＭ２１〜Ｍ２５の各ドレイン電極Ｄに印加されているメモリ電圧に基づき、オン状態とされたメモリセル（スイッチング素子）のドレイン電極Ｄおよびソース電極Ｓ間、その後段に続く線路に接続されたプルダウン抵抗を介して電流が流れ、それぞれ接地（ＧＮＤ）に至る。こうして電流の流れた線路においては、オン状態とされたメモリセルのオン抵抗およびそれに対応するプルダウン抵抗によるメモリ電圧の分圧電圧がＭＯＳトランジスタＮ２１〜Ｎ２５のうちの対応するＭＯＳトランジスタの各ゲート電極Ｇに印加され、該分圧電圧の印加されたＭＯＳトランジスタが能動とされる。
【００８２】
このようにして、上記駆動情報に基づきＭＯＳトランジスタＮ２１〜Ｎ２５が選択的に能動とされると、駆動電圧入力端子Ｖｉｎから各ＭＯＳトランジスタＮ２１〜Ｎ２５の各ドレイン電極Ｄに印加されている駆動電圧に基づき、能動とされたＭＯＳトランジスタのドレイン電極Ｄおよびソース電極Ｓ間を電流が流れる。そしてこの電流は、その後段に続く線路に接続されたプルダウン抵抗を介して流れ、それぞれ接地（ＧＮＤ）に至る。こうして電流の流れた線路においては、能動とされたＭＯＳトランジスタのオン抵抗およびそれに対応するプルダウン抵抗による駆動電圧の分圧電圧がトランジスタＬ２１〜Ｌ２５のうちの対応するトランジスタの各ゲート電極Ｇに印加され、該分圧電圧の印加されたトランジスタが能動とされる。すなわち、回路電源Ｖｃから駆動負荷Ｌｄに供給されている電流は、能動とされたトランジスタのみを流れ、この能動とされたトランジスタＬ２１〜Ｌ２５を単一のトランジスタとみなしたときの実効的なチャネル幅ＣｈＷが半導体基板Ｃ２内で可変とされるようになる。
【００８３】
以上説明したように、この第２の実施の形態にかかる半導体装置によれば、以下に列記するような効果が得られるようになる。
（１）ＬＤＭＯＳ領域２０を構成するトランジスタＬ２１〜Ｌ２５の各ゲート電極Ｇ（Ｇ２１〜Ｇ２５）に対する駆動電圧の印加の可否を示す駆動情報をメモリセルＭ２１〜Ｍ２５に可変設定する。そして、これらトランジスタＬ２１〜Ｌ２５の各ゲート電極Ｇに対する駆動電圧の印加線路にそれぞれ介在するかたちで接続されたＭＯＳトランジスタＮ２１〜Ｎ２５の駆動を通じて、同駆動情報に基づき、これらトランジスタＬ２１〜Ｌ２５を選択的に能動とするようにした。これにより、当該半導体装置の製造後でも、これらトランジスタＬ２１〜Ｌ２５を単一のトランジスタとみなしたときのオン抵抗値やスイッチング時間等の要求値を、各ゲート電極Ｇ（Ｇ２１〜Ｇ２５）に対する駆動電圧の印加態様を通じて調整することができるようになる。したがって、例えば負荷の変更などに伴って上記要求値の再調整が必要となる場合であれ、高い自由度をもってそれら要求値の調整、変更に対処することができる。しかもこの場合、上記ＭＯＳトランジスタＮ２１〜Ｎ２５が介在することによって、先の第１の実施の形態とは異なり、トランジスタＬ２１〜Ｌ２５のゲート抵抗とスイッチング素子を構成するメモリセルＭ２１〜Ｍ２５のオン抵抗とを独立に設定することができるようにもなる。
【００８４】
（２）上記ＬＤＭＯＳ領域２０および不揮発性メモリ領域２１を同一の半導体基板Ｃ２上に形成することとした。これにより、当該半導体装置としての小型化を図ることができるようになる。また、ＬＤＭＯＳ領域２０を構成するトランジスタＬ２１〜Ｌ２５、不揮発性メモリ領域２１を構成するメモリセルＭ２１〜Ｍ２５、およびＮチャンネルＭＯＳ領域２２を構成するＭＯＳトランジスタＮ２１〜Ｎ２５については、半導体製造プロセスの多くが共通しているため、当該半導体装置としての製造工数の低減を図ることができるようにもなる。
【００８５】
（３）トランジスタＬ２１〜Ｌ２５の各ドレイン電極（領域）Ｄおよび各ソース電極（領域）Ｓをそれぞれ拡散層を通じて電気的に接続することとした。これにより、回路電源Ｖｃから接地（ＧＮＤ）に至る電流の流路に対してこれらトランジスタＬ２１〜Ｌ２５を電気的に並列接続するための金属配線などの敷設が不要となり、その構造の簡略化、並びに製造プロセスの簡素化を図ることができるようになる。また、金属配線などの敷設をする場合に比べて断線の懸念等も払拭されるため、より信頼性の高い半導体装置を実現することができるようになる。
【００８６】
なお、以上説明した第１および第２の実施の形態に関しては、例えば以下の形態で適宜変更してこれを実施することもできる。
・上記第１および第２の実施の形態では、トランジスタＬ１１〜Ｌ１５あるいはトランジスタＬ２１〜Ｌ２５の各ドレイン電極Ｄおよび各ソース電極Ｓをそれぞれ、半導体基板Ｃ１あるいはＣ２に形成された拡散層を通じて電気的に接続する構造を採用した。しかしこの構造に限られることなく、各ゲート電極Ｇはもとより、各ドレイン電極Ｄおよび各ソース電極Ｓについてもこれらをそれぞれ半導体基板で素子分離した上で、適宜の配線を通じて電気的に接続する構造を採用することとしてもよい。
【００８７】
・上記第１および第２の実施の形態では、不揮発性メモリ領域１１あるいは２１、あるいはＮチャンネルＭＯＳ領域２２を、ＬＤＭＯＳ領域１０あるいは２０の形成された１つの半導体基板Ｃ１あるいはＣ２に一括して形成することとしたが、この構成に限られない。他に例えば、不揮発性メモリ領域１１あるいは２１を構成するメモリセルＭ１１〜Ｍ１５あるいはＭ２１〜Ｍ２５、またＮチャンネルＭＯＳ領域２２を構成するＭＯＳトランジスタＮ２１〜Ｎ２５を別の半導体基板に形成し、適宜の配線を通じて、半導体基板Ｃ１あるいはＣ２に形成されたＬＤＭＯＳ領域１０あるいは２０を構成するトランジスタＬ１１〜Ｌ１５あるいはＬ２１〜Ｌ２５にそれぞれ接続することとしてもよい。要は、先の図１および図３に示した等価回路が実現される構造、すなわちトランジスタの各ゲート電極に対する駆動電圧の印加の可否を示す駆動情報を不揮発性メモリ領域に可変設定するとともに、同駆動情報に基づき、ゲート電極に駆動電圧が印加されるトランジスタが選択的に能動とされる構成であれば、その実現態様は任意である。
【００８８】
（第３の実施の形態）
次に、この発明にかかる半導体装置の第３の実施の形態について、図５および図６を参照して、先の第１の実施の形態との相違点を中心に説明する。
【００８９】
この実施の形態の半導体装置も、基本的には先の図１および図２に示した第１の実施の形態に準じた構成、すなわちＬＤＭＯＳ構造を有するトランジスタを電流の流路に対して電気的に並列接続される複数のトランジスタに分割されるかたちで半導体基板に配列形成する構成している。ただし、この実施の形態では、ＬＤＭＯＳ領域を構成する複数のトランジスタへの電流供給の可否を示す駆動情報を、同一半導体基板にあって不揮発性メモリ領域を構成する複数のメモリセルに可変設定できるようにする。そして、この設定された駆動情報に基づいてこれら複数のトランジスタのうちの電流供給が可とされるトランジスタに選択的に電流が流れるようにしている。
【００９０】
図５は、こうした半導体装置が搭載される半導体基板を中心に駆動負荷をも含めた全体の等価回路を示したものであり、図６は、同半導体基板に作り込まれたＬＤＭＯＳ領域についてその平面構造を模式的に示したものである。なお、これらの図においても、先の図１および図２に示した要素と同一の要素にはそれぞれ同一の符号を付して示し、それら各要素についての重複する説明は割愛する。
【００９１】
まず、図５に示されるように、この実施の形態の半導体装置が搭載される半導体基板Ｃ３は、先の第１の実施の形態と同様に、回路電源Ｖｃから駆動負荷Ｌｄを介して接地（ＧＮＤ）に至る電流の流路に介在するかたちで設けられている。この半導体基板Ｃ３は基本的に、ＬＤＭＯＳ構造を有するトランジスタ領域であるＬＤＭＯＳ領域３０および上記駆動情報が可変設定される領域である不揮発性メモリ領域３１を有して構成されている。
【００９２】
このうち、ＬＤＭＯＳ領域３０には、先の第１の実施の形態と同様に、ＬＤＭＯＳ構造を有するトランジスタが上記電流の流路に対して電気的に並列接続される例えば５つのトランジスタＬ３１〜Ｌ３５に分割されるかたちで半導体基板Ｃ３に配列形成されている。これらトランジスタＬ３１〜Ｌ３５もそれぞれ、先の図２６に例示したＬＤＭＯＳ構造に準じた構造を有しており、ドレイン電極Ｄおよびソース電極Ｓと、これらドレイン電極Ｄおよびソース電極Ｓ間を流れる電流を制御するゲート電極Ｇとを備えて構成されている。ただし、これらトランジスタＬ３１〜Ｌ３５にあっては、その各ドレイン電極Ｄが上記不揮発性メモリ領域３１を構成する各メモリセルＭ３１〜Ｍ３５に接続されるとともに、ゲート電極Ｇは、駆動電圧が入力される駆動電圧入力端子Ｖｉｎに対して直接、電気的に並列接続されている。
【００９３】
また、電気的に書き換え可能な不揮発性メモリ（例えばＥＰＲＯＭ）からなる上記不揮発性メモリ領域３１には、これも先の第１の実施の形態と同様に、上記トランジスタＬ３１〜Ｌ３５と同一の数からなる５つのメモリセルＭ３１〜Ｍ３５が形成されている。これらメモリセルＭ３１〜Ｍ３５も基本的にはＭＯＳ構造を有しており、同図５に示されるように、上記電流の流路に接続されるドレイン電極Ｄおよびソース電極Ｓと、上記駆動情報に応じて印加される電圧に基づきこれらドレイン電極Ｄおよびソース電極Ｓ間に電流を流すか否かを制御するコントロールゲート電極ＣＧとをそれぞれ備えている。そして、これらメモリセルＭ３１〜Ｍ３５の各ドレイン電極Ｄはそれぞれ、上記回路電源Ｖｃに接続されている上記駆動負荷Ｌｄの他端に対して適宜の配線を介して電気的に並列接続されており、同メモリセルＭ３１〜Ｍ３５の各ソース電極Ｓが上記トランジスタＬ３１〜Ｌ３５の各ドレイン電極Ｄにそれぞれ接続されている。
【００９４】
なお、上記メモリセルＭ３１〜Ｍ３５の各コントロールゲート電極ＣＧは、先の第１の実施の形態と同様に、電圧制御回路（図示略）に接続されている。そして、これら各コントロールゲート電極ＣＧには、この電圧制御回路を通じて上記トランジスタＬ３１〜Ｌ３５の駆動情報を構成する書き換え可能な５ビットの情報の各論理レベルに応じた所定の電圧が印加される。具体的には、上記駆動情報を構成する各ビットのうち、例えば論理Ｈ（ハイ）レベルにあるビットに対応するメモリセルのコントロールゲート電極ＣＧに対しては、該当するメモリセルがオン状態とされる大きさの電圧が印加される。これにより、当該メモリセルの後段に接続されるトランジスタへの電流供給が許容される。一方、同駆動情報を構成する各ビットのうち、例えば論理Ｌ（ロー）レベルにあるビットに対応するメモリセルのコントロールゲート電極ＣＧに対しては、該当するメモリセルがオフ状態とされる大きさの電圧が印加される。これにより、当該メモリセルの後段に接続されるトランジスタへの電流供給が禁止される。このようにして、この不揮発性メモリ領域３１を構成するメモリセルＭ３１〜Ｍ３５は、それら各ソース電極Ｓと上記ＬＤＭＯＳ領域３０を構成するトランジスタＬ３１〜Ｌ３５の各ドレイン電極Ｄとを結ぶ線路、すなわち電流供給路に介在するかたちでそのスイッチング（オン／オフ）を行うスイッチング素子として機能する。
【００９５】
ここで、この実施の形態にあっては、図６に上記トランジスタＬ３１〜Ｌ３５の平面構造を示すように、その各ゲート電極Ｇは、実際には、ＬＤＭＯＳ領域３０において、トランジスタＬ３１〜Ｌ３５の全チャネル領域に対応する単一のゲート電極Ｇ３として形成されている。一方、同トランジスタＬ３１〜Ｌ３５の各ドレイン電極（領域）Ｄは、実際には、半導体基板Ｃ３内に形成されたＮ型の拡散層および高濃度（Ｎ+）の拡散層からなるドレインコンタクト部Ｄｃが素子分離層Ｉｓによって各々分離されて形成されている。そして、こうして分離されたドレインコンタクト部Ｄｃの各々に対して、上記メモリセルＭ３１〜Ｍ３５の各ソース電極Ｓが適宜の配線を介して電気的に接続されている。他方、同トランジスタＬ３１〜Ｌ３５の各ソース電極（領域）Ｓは、実際にはＰウェル中に設けられた高濃度（Ｎ+）の拡散層を通じて互いに電気的に接続されている。なお、このソース電極（領域）Ｓは、同じくＰウェル中に高濃度（Ｐ+）の拡散層として形成された基板コンタクト部Ｂｃとともに、適宜の配線を介して接地（ＧＮＤ）電位とされている。このようにして、ＬＤＭＯＳ領域３０を構成するトランジスタＬ３１〜Ｌ３５はそれぞれ、駆動負荷Ｌｄの電流流路に介在するように接続されている。
【００９６】
そして、上記駆動電圧入力端子ＶｉｎからトランジスタＬ３１〜Ｌ３５の各ゲート電極Ｇ、すなわち単一のゲート電極Ｇ３に対して共通に駆動電圧が印加されることにより、このゲート電極Ｇ３直下の部分にチャネル長ＣｈＬのチャネル層（反転層）が形成される。ただし、こうしてトランジスタＬ３１〜Ｌ３５のすべてにチャネル層が形成されたとしても、メモリセルＭ３１〜Ｍ３５が選択的にオン状態とされる場合、実際にはこの選択されたメモリセルに対応するトランジスタにしか回路電源Ｖｃから供給される電流が流れることはない。このようにして、トランジスタＬ３１〜Ｌ３５のうち、そのチャネル層に実際に電流が流れたトランジスタのみが選択的に能動となる。すなわちこの場合も、上記トランジスタＬ３１〜Ｌ３５を単一のトランジスタとみなしたときの実効的なチャネル幅ＣｈＷが、これら能動とされたトランジスタの数に応じて、ＬＤＭＯＳ領域３０内で可変とされるようになる。
【００９７】
次に、以上のように構成された半導体装置において、ＬＤＭＯＳ領域３０を単一のトランジスタとみなしたときの実効的なチャネル幅ＣｈＷを調整する方法について説明する。なお、この調整も、先の第１の実施の形態等と同様に、当該半導体装置の製造後であっても任意に実行することができる。
【００９８】
この調整に際してはまず、トランジスタＬ３１〜Ｌ３５（図５）の各ゲート電極Ｇ（単一のゲート電極Ｇ３）に対して上記駆動電圧入力端子Ｖｉｎから共通に駆動電圧を印加し、このゲート電極Ｇ３直下の部分にチャネル層（反転層）を形成する。一方、これらトランジスタＬ３１〜Ｌ３５（図５）への電流供給の可否を示す駆動情報を上記不揮発性メモリ領域３１に設定する。この駆動情報の設定も周知のメモリ操作を通じて自由に変更することができることは前述の通りである。こうして駆動情報を構成する各ビットの論理レベルに応じた所定の電圧をメモリセルＭ３１〜Ｍ３５の各コントロールゲート電極ＣＧに対し印加し、これを選択的にオン状態とする。これにより、図５に示した回路電源Ｖｃから駆動負荷Ｌｄに供給されている電流は、オン状態とされたメモリセル（スイッチング素子）のドレイン電極Ｄおよびソース電極Ｓ間、その後段に続く線路に接続されたトランジスタのみを流れ、これを能動としつつ、それぞれ接地（ＧＮＤ）に至る。そして、この能動とされたトランジスタの数に応じて、これらトランジスタＬ３１〜Ｌ３５を単一のトランジスタとみなしたときの実効的なチャネル幅ＣｈＷが半導体基板Ｃ３内で可変とされるようになる。
【００９９】
以上説明したように、この第３の実施の形態にかかる半導体装置によれば、以下に列記するような効果が得られるようになる。
（１）ＬＤＭＯＳ領域３０を構成するトランジスタＬ３１〜Ｌ３５への電流供給の可否を示す駆動情報を不揮発性メモリ領域３１を構成するメモリセルＭ３１〜Ｍ３５に可変設定するとともに、同駆動情報に基づき、トランジスタＬ３１〜Ｌ３５のうちの電流供給が可とされるトランジスタに選択的に電流を供給するようにした。これにより、当該半導体装置の製造後でも、これらトランジスタＬ３１〜Ｌ３５を単一のトランジスタとみなしたときのオン抵抗値やスイッチング時間等の要求値を、トランジスタＬ３１〜Ｌ３５への電流供給態様を通じて調整することができるようになる。したがって、例えば負荷の変更などに伴って上記要求値の再調整が必要となる場合であれ、高い自由度をもってそれら要求値の調整、変更に対処することができる。
【０１００】
（２）上記ＬＤＭＯＳ領域３０および不揮発性メモリ領域３１を同一の半導体基板Ｃ３上に形成することとした。これにより、当該半導体装置としての小型化を図ることができるようになる。また、ＬＤＭＯＳ領域３０を構成するトランジスタＬ３１〜Ｌ３５および不揮発性メモリ領域３１を構成するメモリセルＭ３１〜Ｍ３５については、半導体製造プロセスの多くが共通していることから、当該半導体装置としての製造工数の低減を図ることができるようになる。
【０１０１】
（３）トランジスタＬ３１〜Ｌ３５の各ゲート電極Ｇを、これらトランジスタＬ３１〜Ｌ３５の全チャネル領域に対応する単一のゲート電極Ｇ３として形成することとした。これにより、これらトランジスタＬ３１〜Ｌ３５の各ゲート電極Ｇに対して駆動電圧を共通に印加するための金属配線などを敷設する必要がないため、その構造の簡略化、並びに製造の簡素化を図ることができるようになる。また、金属配線などを敷設する場合と比較して断線等の懸念も払拭されるため、より信頼性の高い半導体装置を実現することができるようになる。なおこのことは、同トランジスタＬ３１〜Ｌ３５において拡散層を通じて電気的に接続されている各ソース電極Ｓについても同様である。
【０１０２】
（第４の実施の形態）
次に、この発明にかかる半導体装置の第４の実施の形態について、図７および図８を参照して、先の第１の実施の形態、あるいは上記第３の実施の形態との相違点を中心に説明する。
【０１０３】
この実施の形態の半導体装置も、基本的には先の図１および図２に示した第１の実施の形態に準じた構成、すなわちＬＤＭＯＳ構造を有するトランジスタを電流の流路に対して電気的に並列接続される複数のトランジスタに分割されるかたちで半導体基板に配列形成する構成としている。そして、この実施の形態でも、基本的には上記第３の実施の形態と同様、ＬＤＭＯＳ領域を構成する複数のトランジスタへの電流供給の可否を示す駆動情報を、同一半導体基板にあって不揮発性メモリ領域を構成する複数のメモリセルに可変設定できるようにしている。ただしここでは、この設定された駆動情報に基づき、これら複数のトランジスタへの各電流供給路に介在するかたちで接続された複数のＭＯＳトランジスタの駆動を通じて、これら複数のトランジスタのうちの電流供給が可とされるトランジスタに選択的に電流を供給するようにしている。
【０１０４】
図７は、こうした半導体装置が搭載される半導体基板を中心に駆動負荷をも含めた全体の等価回路を示したものであり、図８は、同半導体基板に作り込まれたＬＤＭＯＳ領域についてその平面構造を模式的に示したものである。なお、これらの図においても、先の図１および図２に示した要素と同一の要素にはそれぞれ同一の符号を付して示し、それら各要素についての重複する説明は割愛する。
【０１０５】
まず、図７に示されるように、この実施の形態の半導体装置が搭載される半導体基板Ｃ４は、先の第１の実施の形態と同様に、回路電源Ｖｃから駆動負荷Ｌｄを介して接地（ＧＮＤ）に至る電流の流路に介在するかたちで設けられている。この半導体基板Ｃ４は基本的に、ＬＤＭＯＳ構造を有するトランジスタ領域であるＬＤＭＯＳ領域４０、上記駆動情報が可変設定される領域である不揮発性メモリ領域４１、およびＬＤＭＯＳ領域４０への各電流供給路に介在するかたちで接続されるＮチャンネルＭＯＳ領域４２を有して構成されている。
【０１０６】
このうち、上記ＬＤＭＯＳ領域４０には、先の第１の実施の形態と同様に、ＬＤＭＯＳ構造を有するトランジスタが上記電流の流路に対して電気的に並列接続される例えば５つのトランジスタＬ４１〜Ｌ４５に分割されるかたちで半導体基板Ｃ４に配列形成されている。これらトランジスタＬ４１〜Ｌ４５はそれぞれ、先の図２６に例示したＬＤＭＯＳ構造に準じた構造を有しており、ドレイン電極Ｄおよびソース電極Ｓと、これらドレイン電極Ｄおよびソース電極Ｓ間を流れる電流を制御するゲート電極Ｇとを備えて構成されている。そして、これらトランジスタＬ４１〜Ｌ４５にあっては、その各ドレイン電極Ｄが上記ＮチャンネルＭＯＳ領域４２を構成する各ＭＯＳトランジスタに接続されるとともに、ゲート電極Ｇは、駆動電圧が入力される駆動電圧入力端子Ｖｉｎに対して直接、電気的に並列接続されている。
【０１０７】
また、上記不揮発性メモリ領域４１には、上記トランジスタＬ４１〜Ｌ４５と同一の数からなる５つのメモリセルＭ４１〜Ｍ４５が形成されている。これらメモリセルＭ４１〜Ｍ４５も基本的にはＭＯＳ構造を有しており、同図７に示されるように、ドレイン電極Ｄおよびソース電極Ｓと、上記駆動情報に応じて印加される電圧に基づきこれらドレイン電極Ｄおよびソース電極Ｓ間に電流を流すか否かを制御するコントロールゲート電極ＣＧとをそれぞれ備えている。そして、これらメモリセルＭ４１〜Ｍ４５の各ドレイン電極Ｄは、メモリ電源Ｖｍに対して電気的に並列接続されており、同メモリセルＭ４１〜Ｍ４５の各ソース電極Ｓは上記ＮチャンネルＭＯＳ領域を構成するＭＯＳトランジスタＮ４１〜Ｎ４５の各ゲート電極Ｇにそれぞれ接続されている。
【０１０８】
なお、上記メモリセルＭ４１〜Ｍ４５の各コントロールゲート電極ＣＧも、先の第１の実施の形態と同様に、電圧制御回路（図示略）に接続されている。そして、これら各コントロールゲート電極ＣＧには、この電圧制御回路を通じて上記トランジスタＬ４１〜Ｌ４５の駆動情報を構成する書き換え可能な５ビットの情報の各論理レベルに応じた所定の電圧が印加される。具体的には、上記駆動情報を構成する各ビットのうち、例えば論理Ｈ（ハイ）レベルにあるビットに対応するメモリセルのコントロールゲート電極ＣＧに対しては、該当するメモリセルがオン状態とされる大きさの電圧が印加される。一方、同駆動情報を構成する各ビットのうち、例えば論理Ｌ（ロー）レベルにあるビットに対応するメモリセルのコントロールゲート電極ＣＧに対しては、該当するメモリセルがオフ状態とされる大きさの電圧が印加される。
【０１０９】
また、上記ＮチャンネルＭＯＳ領域４２には、これも上記トランジスタＬ４１〜Ｌ４５と同一の数からなる５つのＭＯＳトランジスタＮ４１〜Ｎ４５が形成されている。これらＭＯＳトランジスタＮ４１〜Ｎ４５はその各ドレイン電極Ｄがそれぞれ上記回路電源Ｖｃに接続されている上記駆動負荷Ｌｄの他端に対して適宜の配線を介して電気的に並列接続されており、同ＭＯＳトランジスタＮ４１〜Ｎ４５の各ソース電極Ｓが上記トランジスタＬ４１〜Ｌ４５の各ドレイン電極Ｄにそれぞれ接続されている。
【０１１０】
一方、同図７に示されるように、上記ＮチャンネルＭＯＳ領域４２を構成するＭＯＳトランジスタＮ４１〜Ｎ４５の各ゲート電極Ｇに対するメモリ電圧の印加線路、すなわち不揮発性メモリ領域４１を構成するメモリセルＭ４１〜Ｍ４５の各ソース電極Ｓとの共通接続部には、各々他端が接地（ＧＮＤ）されたプルダウン抵抗Ｒ４１〜Ｒ４５が接続されている。このため、これらの線路においては、メモリセルＭ４１〜Ｍ４５のオン抵抗およびそれに対応するプルダウン抵抗Ｒ４１〜Ｒ４５によるメモリ電圧の分圧値（分圧電圧）が、ＭＯＳトランジスタＮ４１〜Ｎ４５のうちの各対応するゲート電極Ｇに印加され、該分圧電圧の印加されたＭＯＳトランジスタが選択的に能動とされる。また逆に、メモリセルＭ４１〜Ｍ４５のうちのオフ状態にあるセルに対応した線路は、その対応するプルダウン抵抗によって接地（ＧＮＤ）電位に固定される。
【０１１１】
このように、上記不揮発性メモリ領域４１を構成するメモリセルＭ４１〜Ｍ４５は、上記メモリ電圧の印加線路に介在するかたちでそのスイッチングを行うスイッチング素子として機能する。すなわち、これらスイッチング素子は、上記メモリ電圧の印加線路のオン／オフ、ひいてはＭＯＳトランジスタＮ４１〜Ｎ４５の能動／非能動の切り替えを実行する。そして、これらＭＯＳトランジスタＮ４１〜Ｎ４５の能動／非能動操作を通じて、その後段に接続される上記トランジスタＬ４１〜Ｌ４５への電流供給路のオン／オフ切り替えを実行する。
【０１１２】
ここで、この実施の形態にあっては、図８に上記トランジスタＬ４１〜Ｌ４５の平面構造を示すように、その各ゲート電極Ｇは、実際には、ＬＤＭＯＳ領域４０において、トランジスタＬ４１〜Ｌ４５の全チャネル領域に対応する単一のゲート電極Ｇ４として形成されている。一方、同トランジスタＬ４１〜Ｌ４５の各ドレイン電極（領域）Ｄは、実際には、半導体基板Ｃ４内に形成されたＮ型の拡散層および高濃度（Ｎ+）の拡散層からなるドレインコンタクト部Ｄｃが素子分離層Ｉｓによって各々分離されて形成されている。そして、こうした素子分離されたドレインコンタクト部Ｄｃの各々に対して、上記ＭＯＳトランジスタＮ４１〜Ｎ４５の各ソース電極Ｓが適宜の配線を介して電気的に直列接続されている。他方、同トランジスタＬ４１〜Ｌ４５の各ソース電極（領域）Ｓは、実際にはＰウェル中に設けられた高濃度（Ｎ+）の拡散層を通じて互いに電気的に接続されている。なお、このソース電極（領域）Ｓは、同じくＰウェル中に高濃度（Ｐ+）の拡散層として形成された基板コンタクト部Ｂｃとともに、適宜の配線を介して接地（ＧＮＤ）電位とされている。このようにして、ＬＤＭＯＳ領域４０を構成するトランジスタＬ４１〜Ｌ４５はそれぞれ、駆動負荷Ｌｄの電流流路に介在するように接続されている。
【０１１３】
そして、上記駆動電圧入力端子ＶｉｎからトランジスタＬ４１〜Ｌ４５の各ゲート電極Ｇ、すなわち単一のゲート電極Ｇ４に対して共通に駆動電圧が印加されることにより、このゲート電極Ｇ４直下の部分にチャネル長ＣｈＬのチャネル層（反転層）が形成される。ただし、こうしてトランジスタＬ４１〜Ｌ４５のすべてにチャネル層が形成されたとしても、上記ＭＯＳトランジスタＮ４１〜Ｎ４５が選択的にオン状態（能動）とされる場合、実際にはこの選択されたＭＯＳトランジスタに対応するトランジスタ（Ｌ４１〜Ｌ４５）にしか回路電源Ｖｃから供給される電流が流れることはない。このようにして、トランジスタＬ４１〜Ｌ４５のうち、そのチャネル層に実際に電流が流れたトランジスタのみが選択的に能動となる。すなわちこの場合も、上記トランジスタＬ４１〜Ｌ４５を単一のトランジスタとみなしたときの実効的なチャネル幅ＣｈＷが、これら能動とされたトランジスタの数に応じて、ＬＤＭＯＳ領域４０内で可変とされるようになる。
【０１１４】
次に、以上のように構成された半導体装置において、ＬＤＭＯＳ領域４０を単一のトランジスタとみなしたときの実効的なチャネル幅ＣｈＷを調整する方法について説明する。なお、この調整も、先の第１の実施の形態等と同様に、当該半導体装置の製造後であっても任意に実行することができる。
【０１１５】
この調整に際してはまず、トランジスタＬ４１〜Ｌ４５（図７）の各ゲート電極Ｇ（単一のゲート電極Ｇ４）に対して上記駆動電圧入力端子Ｖｉｎから共通に駆動電圧を印加し、このゲート電極Ｇ４直下の部分にチャネル層（反転層）を形成する。一方、これらトランジスタＬ４１〜Ｌ４５（図５）への電流供給の可否を示す駆動情報を上記不揮発性メモリ領域４１に設定する。この駆動情報の設定も周知のメモリ操作を通じて自由に変更することができる。こうして駆動情報を構成する各ビットの論理レベルに応じた所定の電圧をメモリセルＭ４１〜Ｍ４５の各コントロールゲート電極ＣＧに対し印加し、これを選択的にオン状態とする。これにより、図７に示したメモリ電源Ｖｍから各メモリセルＭ４１〜Ｍ４５の各ドレイン電極Ｄに印加されているメモリ電圧に基づき、オン状態とされたメモリセル（スイッチング素子）のドレイン電極Ｄおよびソース電極Ｓ間、その後段に続く線路に接続されたプルダウン抵抗を介して電流が流れ、それぞれ接地（ＧＮＤ）に至る。こうして電流の流れた線路においては、オン状態とされたメモリセルのオン抵抗およびそれに対応するプルダウン抵抗によるメモリ電圧の分圧電圧がＭＯＳトランジスタＮ４１〜Ｎ４５のうちの対応するＭＯＳトランジスタの各ゲート電極Ｇに印加され、該分圧電圧の印加されたＭＯＳトランジスタが能動とされる。そして、図７に示した回路電源Ｖｃから駆動負荷Ｌｄに供給されている電流は、オン状態とされたＭＯＳトランジスタのドレイン電極Ｄおよびソース電極Ｓ間、その後段に続く線路に接続されたトランジスタのみを流れ、これを能動としつつ、それぞれ接地（ＧＮＤ）に至る。そして、この能動とされたトランジスタの数に応じて、これらトランジスタＬ４１〜Ｌ４５を単一のトランジスタとみなしたときの実効的なチャネル幅ＣｈＷが半導体基板Ｃ４内で可変とされるようになる。
【０１１６】
以上説明したように、この第４の実施の形態にかかる半導体装置によれば、以下に列記するような効果が得られるようになる。
（１）ＬＤＭＯＳ領域４０を構成するトランジスタＬ４１〜Ｌ４５への電流供給の可否を示す駆動情報を不揮発性メモリ領域４１を構成するメモリセルＭ４１〜Ｍ４５に可変設定する。そして、これらトランジスタＬ４１〜Ｌ４５への各電流供給路に介在するかたちで接続されたＭＯＳトランジスタＮ４１〜Ｎ４５の駆動を通じて、同駆動情報に基づき、トランジスタＬ４１〜Ｌ４５のうち電流供給が可とされるトランジスタに選択的に電流を供給するようにした。これにより、当該半導体装置の製造後でも、これらトランジスタＬ４１〜Ｌ４５を単一のトランジスタとみなしたときのオン抵抗値やスイッチング時間等の要求値を、トランジスタＬ４１〜Ｌ４５への電流供給態様を通じて調整することができるようになる。したがって、例えば負荷の変更などに伴って上記要求値の再調整が必要となる場合であれ、高い自由度をもってそれら要求値の調整、変更に対処することができる。しかもこの場合、上記ＭＯＳトランジスタＮ４１〜Ｎ４５が介在することによって、先の第３の実施の形態とはトランジスタＬ４１〜Ｌ４５のゲート抵抗とスイッチング素子を構成するメモリセルＭ４１〜Ｍ４５のオン抵抗とを独立に設定することができるようになる。
【０１１７】
（２）上記ＬＤＭＯＳ領域４０および不揮発性メモリ領域４１を同一の半導体基板Ｃ４上に形成することとした。これにより、当該半導体装置としての小型化を図ることができるようになる。また、ＬＤＭＯＳ領域４０を構成するトランジスタＬ４１〜Ｌ４５、不揮発性メモリ領域４１を構成するメモリセルＭ４１〜Ｍ４５、およびＮチャンネルＭＯＳ領域４２を構成するＭＯＳトランジスタＮ４１〜Ｎ４５については、半導体製造プロセスの多くが共通していることから、当該半導体装置としての製造工数の低減を図ることができるようになる。
【０１１８】
（第５の実施の形態）
次に、この発明にかかる半導体装置の第５の実施の形態について、図９を参照して説明する。
【０１１９】
この実施の形態の半導体装置は、基本的には、先の図５および図６に示した第３の実施の形態に準じた構成となっている。ただし、この実施の形態では、ＬＤＭＯＳ領域３０を構成するトランジスタＬ３１〜Ｌ３５に、不揮発性メモリ領域３１を構成するメモリセルＭ３１〜Ｍ３５をそれぞれ内蔵するようにしている。
【０１２０】
図９は、こうした不揮発性メモリを内蔵したＬＤＭＯＳトランジスタの側面断面構造の一例を模式的に示したものである。なお、この図においても、先の図２６、あるいは先の図５および図６に示した要素と同一の要素には、それぞれ同一の符号を付して示しており、それら各要素についての重複する説明は割愛する。
【０１２１】
この実施の形態では、上記不揮発性メモリとして電気的に書き換え可能なＥＰＲＯＭを採用しており、このメモリ内蔵型トランジスタ３２は、同図９に示されるように、基本的に、上記半導体基板１００に対して、
・駆動電圧入力端子Ｖｉｎに適宜の配線によって接続されるゲート電極３２１，
・ゲート電極３２１に隣接して形成されたフローティングゲート電極３２２，
・フローティングゲート電極３２２上に成膜されたトンネル膜３２４，
・トンネル膜３２４上に積層形成されるとともに電圧制御回路（図示略）に適宜の配線によって接続されるコントロールゲート電極３２３，
等々を備えて構成されている。
【０１２２】
ここで、このメモリ内蔵型トランジスタ３２は、先の図５中、メモリセルＭ３１〜Ｍ３５およびトランジスタＬ３１〜Ｌ３５のうち、適宜の配線によって互いに接続された１組のメモリセルおよびトランジスタに対応するものである。また、ゲート電極３２１は、トランジスタＬ３１〜Ｌ３５の各ゲート電極Ｇに、コントロールゲート電極３２３は、メモリセルＭ３１〜Ｍ３５の各ゲート電極Ｇに、それぞれ対応するものである。
【０１２３】
こうしたメモリ内蔵型トランジスタ３２に対し、トランジスタへの電流供給の可否を示す駆動情報が電圧制御回路の駆動を通じて設定される。すなわち、電圧制御回路によって、駆動情報を構成する各ビットのうち論理Ｈ（ハイ）レベルにあるビット（電流供給が可）に対応する接地（ＧＮＤ）よりも高い所定の大きさの電圧が、メモリ内蔵型トランジスタ３２のコントロールゲート電極３２３に対して印加される。これにより、フローティングゲート電極３２２内に存在する電子がトンネル膜３２４を介してコントロールゲート電極３２３側に引き抜かれ、当該メモリ内蔵型トランジスタ３２はオン状態とされる。一方、電圧制御回路によって、駆動情報を構成する各ビットのうち論理Ｌ（ロー）レベルにあるビット（電流供給が不可）に対応する接地（ＧＮＤ）よりも低い所定の大きさの電圧が、メモリ内蔵型トランジスタ３２のコントロールゲート電極３２３に対して印加される。これにより、コントロールゲート電極３２３からフローティングゲート電極３２２側にトンネル膜３２４を介して電子が注入され、当該メモリ内蔵型トランジスタ３２はオフ状態とされる。このように、メモリ内蔵型トランジスタ３２は、駆動情報を構成する各ビットの論理レベルに応じてそのオン／オフがそれぞれ切り替えられるスイッチング素子として機能することとなる。
【０１２４】
次に、以上のように構成された半導体装置において、ＬＤＭＯＳ領域を単一のトランジスタとみなしたときの実効的なチャネル幅を調整する方法について説明する。なお、この調整も、当該半導体装置の製造後であっても任意に実行することができることは上述の通りである。
【０１２５】
この調整に際してはまず、駆動電圧入力端子Ｖｉｎからトランジスタの各ゲート電極３２１に所定の駆動電圧を印加し、チャネル領域１０２のゲート電極３２１直下の部分にチャネル層（反転層）を形成する。こうして形成されるチャネル層は、ソース領域１０４と接しているため電気的に接続する一方、ドレイン領域１０１と接することはなく電気的に接続されていない。
【０１２６】
一方、電圧制御回路を駆動することにより、コントロールゲート電極３２３に印加される電位に応じた、同コントロールゲート電極３２３とフローティングゲート電極３２２との間でのトンネル膜３２４を介しての電子の授受に基づき、上記駆動情報の各ビット毎のオン／オフを設定する。このとき、メモリ内蔵型トランジスタ３２がオン状態とされると、チャネル領域１０２のフローティングゲート電極３２２直下の部分にチャネル層（反転層）が形成されることとなる。こうして形成されるチャネル層は、上述のゲート電極３２１直下の部分に形成されるチャネル層およびドレイン領域１０１に接するため電気的に接続される。
【０１２７】
このように、メモリ内蔵型トランジスタ３２のコントロールゲート電極３２３に対しては選択的に、トランジスタのゲート電極３２１に対しては共通に、所定の電圧をそれぞれ印加すると、回路電源Ｖｃから供給されている電流は、オン状態とされたメモリ内蔵型トランジスタ３２のドレイン領域１０１およびソース領域１０４間にのみ電流が流れ、接地（ＧＮＤ）に至ることとなる。このようにして、不揮発性メモリ領域に設定されるトランジスタの駆動情報に基づき選択的に能動とされるトランジスタの数に応じて、トランジスタを単一のトランジスタとみなしたときの実効的なチャネル幅が半導体基板内で可変とされる。
【０１２８】
以上説明したこの第５の実施の形態にかかる半導体装置によっても、上記第３の実施の形態と同等の効果が得られるようになる。
なお、第５の実施の形態に関しては、例えば以下の形態で適宜変更してこれを実施することもできる。
・上記第５の実施の形態では、コントロールゲート電極３２３とフローティングゲート電極３２２との間でのトンネル膜３２４を介しての電子の授受に基づき、チャネル領域１０２のフローティングゲート電極３２２直下の部分にチャネル層を形成することとしたが、該チャネル層の形成方法についてはこれに限られない。図９に対応する図として図１０に示すように、メモリ内蔵型トランジスタ３２ａのコントロールゲート電極３２３ａを、フローティングゲート電極３２２ａのコーナ部を覆うように同フローティングゲート電極３２２ａ上に積層形成する。そして、電圧制御回路の駆動を通じてコントロールゲート電極３２３ａに印加される電位に応じたフローティングゲート電極３２２ａのコーナ部での電界集中を利用して、駆動情報の各ビット毎のオン／オフを設定することとしてもよい。これによっても、先の第５の実施の形態、すなわち上記第３の実施の形態と同等の効果が得られるようになる。
【０１２９】
（第６の実施の形態）
次に、この発明にかかる半導体装置の第６の実施の形態について、図１１を参照して説明する。
【０１３０】
この実施の形態の半導体装置は、基本的には先の図７および図８に示した第４の実施の形態に準じた構成となっている。ただし、この実施の形態では、ＬＤＭＯＳ領域４０を構成するトランジスタＬ４１〜Ｌ４５に、ＮチャンネルＭＯＳ領域４２を構成するＭＯＳトランジスタＮ４１〜Ｎ４５をそれぞれ内蔵するようにしている。
【０１３１】
図１１は、そうしたトランジスタの側面断面構造の一例を模式的に示したものである。なお、この図においても、先の図２６、あるいは先の図７および図８に示した要素と同一の要素には、それぞれ同一の符号を付して示しており、それら各要素についての重複する説明は割愛する。
【０１３２】
そうしたＭＯＳトランジスタを内蔵するトランジスタ４３は、同図１１に示されるように、基本的に、上記半導体基板１００に対して、
・駆動電圧入力端子Ｖｉｎに適宜の配線によって接続されるゲート電極４３１，
・このゲート電極４３１に隣接して形成されるとともにメモリ領域４１（図示略）に適宜の配線によって接続されるゲート電極４３３，
等々を備えて構成されている。
【０１３３】
ここで、トランジスタ４３は、先の図７中、ＭＯＳトランジスタＮ４１〜Ｎ４５およびトランジスタＬ４１〜Ｌ４５のうち、適宜の配線によって互いに接続された１組のＭＯＳトランジスタおよびトランジスタに対応するものである。また、ゲート電極４３１は、トランジスタＬ４１〜Ｌ４５の各ゲート電極Ｇに、ゲート電極４３３は、ＭＯＳトランジスタＮ４１〜Ｎ４５の各ゲート電極Ｇに、それぞれ対応するものである。このようにしてトランジスタ４３は、トランジスタＬ４１〜Ｌ４５としてのチャネル領域と、ＭＯＳトランジスタＮ４１〜Ｎ４５としてのチャネル領域を共有するトランジスタとして形成されている。
【０１３４】
次に、このように構成された半導体装置において、ＬＤＭＯＳ領域を単一のトランジスタとみなしたときの実効的なチャネル幅を調整する方法について説明する。なお、この調整も、当該半導体装置の製造後であっても任意に実行することができる。
【０１３５】
この調整に際してはまず、駆動電圧入力端子Ｖｉｎからトランジスタ４３のゲート電極４３１に所定の駆動電圧を印加し、チャネル領域１０２のゲート電極４３１直下の部分にチャネル層（反転層）を形成する。なお、こうして形成されるチャネル層は、ソース領域１０４と接するため電気的に接続されるが、ドレイン領域１０１とは接しないため電気的に接続されない。しかしながら、不揮発性メモリ領域４１を構成するメモリセルＭ４１〜Ｍ４５（図７）がオンとされる場合には、チャネル領域１０２のゲート電極４３２直下の部分にチャネル層（反転層）が形成されるため、上述のゲート電極４３１直下の部分に形成されるチャネル層と接続される。すなわち、ドレイン領域１０１とソース領域１０４が形成されたチャネル層を介して電気的に接続されるようになる。
【０１３６】
このように、不揮発性メモリ領域４１を構成するメモリセルに対しては選択的に、トランジスタのゲート電極４３１に対しては共通に、所定の電圧をそれぞれ印加すると、回路電源Ｖｃから供給されている電流が、オン状態とされたトランジスタ４３のドレイン領域１０１およびソース領域１０４間にのみ流れ、接地（ＧＮＤ）に至ることとなる。このようにして、不揮発性メモリ領域に可変設定されるトランジスタの駆動情報に基づき選択的に能動とされるトランジスタの数に応じて、トランジスタを単一のトランジスタとみなしたときの実効的なチャネル幅が半導体基板内で可変とされる。
【０１３７】
以上説明したこの第６の実施の形態にかかる半導体装置によっても、上記第４の実施の形態と同等の効果が得られるようになる。
また、この第６の実施の形態にかかる半導体装置では、第２ゲート電極４３３を形成した後、第１ゲート電極４３１をその一部が第２ゲート電極４３３と重なるように形成したため、トランジスタ４３のしきい値及びオン抵抗の増加を抑制することができる。
【０１３８】
すなわち、この実施の形態では、隣接して形成した第１ゲート電極４３１と第２ゲート電極４３３とに、それぞれ異なる電圧を供給する必要がある。このため、両ゲート電極４３１，４３３間を電気的にオープン状態とする必要がある。ゲート電極４３１，４３３を分離する方法として、例えば図２６に示すゲート電極１０７をエッチング等の方法によって第１ゲート電極と第２ゲート電極とに分割する方法が考えられる。しかしながら、この方法では、第１ゲート電極と第２ゲート電極とが離れすぎてしまうと、両ゲート電極によりＰウェル１０２に形成されるチャネル層が接続されずにトランジスタがオンし難くなる。このため、このような方法により第１ゲート電極と第２ゲート電極とを形成し、更に第１ゲート電極と第２ゲート電極とが離れすぎてしまった場合、両ゲート電極間の実質的な間隔に応じて高い電圧を印加しなければならない。このことは、厚いゲート絶縁膜が形成されたトランジスタを駆動することと等価であり、しきい値及びオン抵抗の増加を招く。
【０１３９】
この点、本実施の形態では、第１ゲート電極４３１をその一部が第２ゲート電極４３３と重なるように形成されているため、第１ゲート電極４３１と第２ゲート電極４３３との間隔は絶縁膜ＩＬＤの膜厚となり、上記方法により形成されるゲート電極の間隔よりも狭くなる。このため、各ゲート電極４３１，４３３に印加する電圧が低くても両ゲート電極４３１，４３３により形成されるチャネル層が接続されるため、しきい値及びオン抵抗の増加を抑制することができる。
【０１４０】
なお、第６の実施の形態に関しては、例えば以下の形態で適宜変更してこれを実施することもできる。
・上記第６の実施の形態では、第２ゲート電極４３３に第１ゲート電極４３１の一部が重なるように形成したが、図１２に示すように、第１ゲート電極４３１ａを第２ゲート電極４３３ｂの一部が重なるように形成してもよい。これによっても、先の第６の実施の形態、すなわち上記第４の実施の形態と同等の効果が得られるとともにトランジスタ４３ａのしきい値及びオン抵抗の増加を抑制することができる。
【０１４１】
・上記第６の実施の形態では、第１ゲート電極４３１と第２ゲート電極４３３とを、それらの一部が他のゲート電極に重なるように形成したが、図１３に示すように、トランジスタ４３ｂの第１ゲート電極４３１ｂと第２ゲート電極４３３ｂとの距離が十分に短く形成できれば、両ゲート電極４３１ｂ，４３３ｂを重ならないように形成してもよい。これによると、ゲート電極４３１ｂ，４３３ｂを１層で形成できる、つまり同時に形成することができるため、工程数を減少させ、工程を簡略化することができる。
【０１４２】
更に、図１３の構成に加えて、図１４に示すように、第１ゲート電極４３１ｂと第２ゲート電極４３３ｂとの間隙に対応してＰウェル１０２にＮ型の拡散層４３４を形成してもよい。この拡散層４３４の不純物濃度は、例えばソース領域１０４と同じ濃度（Ｎ+）とする。このように構成すると、第１ゲート電極４３１ｂと第２ゲート電極４３３ｂとの距離を十分に短く形成しなくても、第１及び第２ゲート電極４３１ｂ，４３３ｂによりそれぞれ形成されるチャネル層が拡散層４３４により接続されるため、低いゲート電圧によってトランジスタ４３ｃをオンすることができ、しきい値及びオン抵抗の増加を抑制することができる。
【０１４３】
・上記第６の実施の形態及び変形例では、第１ゲート電極４３１等を駆動電圧入力端子Ｖｉｎに接続し、第２ゲート電極４３３等をメモリ領域４１に接続したが、第１ゲート電極４３１等をメモリ領域４１に接続し、第２ゲート電極４３３等を駆動電圧入力端子Ｖｉｎに接続してもよい。また、第５の実施の形態と同様に、これらのトランジスタを形成した基板上に形成された電源回路（電圧制御回路）に接続してもよい。これらの構成によっても、第６の実施の形態と同等の効果が得られるのは明らかである。
【０１４４】
（第７の実施の形態）
次に、この発明にかかる半導体装置の第７の実施の形態について、図１５を参照して説明する。
【０１４５】
図１５（ａ）は、本実施形態の半導体装置に形成されたトランジスタ４５の側面断面構造の一例を模式的に示したものである。このトランジスタ４５は、上記第１〜第４の実施の形態のＬＤＭＯＳ領域１０〜４０を構成するトランジスタＬ１１〜Ｌ１５，Ｌ２１〜Ｌ２５，Ｌ３１〜Ｌ３５，Ｌ４１〜Ｌ４５に適用される。
【０１４６】
なお、この図において、従来例（図２６）、あるいは第６の実施の形態及び変形例（図１１〜図１４）に示した要素と同一の要素には、それぞれ同一の符号を付して示しており、それら各要素についての重複する説明は割愛する。
【０１４７】
このトランジスタ４５は、同図１５（ａ）に示されるように、基本的に、上記半導体基板１００に対して、
・駆動電圧入力端子Ｖｉｎに適宜の配線によって接続される第１の制御電極としてのゲート電極４５１，
・このゲート電極４５１に隣接して形成されるとともに電圧制御回路（図示略）に適宜の配線によって接続される第２の制御電極としての制御電極４５２，
を備えている。つまり、本実施形態のトランジスタ４５は、ソース領域１０４からフィールド酸化膜１０６に亘って形成されるゲート電極が、ゲート電極４５１と制御電極４５２とに分割されている。そして、ゲート電極４５１は、その一部が制御電極４５２と重なるように形成されている。
【０１４８】
そして、チャネル領域１０２は、ソース領域１０４とドレイン領域１０１（ドレインコンタクト部１０５）との間の電流の経路方向の長さが、上記第６の実施の形態と比較して、短く形成されている。そして、上記ゲート電極４５１は、ソース領域１０４からドレイン領域１０１にいたる領域を覆うように形成され、上記制御電極４５２はドレイン領域１０１上を覆うように形成されている。
【０１４９】
次に、このように構成されたトランジスタ４５の動作を説明する。
チャネル領域１０２ａを覆うゲート電極４５１は、駆動電圧入力端子Ｖｉｎから印加される所定の駆動電圧により、チャネル領域１０２ａにチャネル層（反転層）を形成する。なお、こうして形成されるチャネル層は、ソース領域１０４とドレイン領域１０１とを電気的に接続する。したがって、チャネル領域１０２ａを覆うように形成されたゲート電極４５１は、ソース領域１０４及びドレイン領域１０１とともにＮ型のＭＯＳトランジスタを構成する。このＭＯＳトランジスタは、ゲート電極４５１に駆動電圧入力端子Ｖｉｎから印加される所定の駆動電圧によりオンオフする。
【０１５０】
ドレイン領域１０１上を覆う制御電極４５２は、絶縁膜ＩＬＤを介して対向し、キャパシタとして機能する。このため、制御電極４５２に正の電圧を印加すると、それと対向するドレイン領域１０１には、電子が蓄積された電荷蓄積層が形成される。
【０１５１】
ドレイン領域１０１は通常、耐圧確保のため不純物濃度を薄くしてあり抵抗が高いため、電流は主にこの電荷蓄積層を流れる。この電荷蓄積層に蓄積される電子の量は、制御電極４５２に印加する電圧に対応し、更に蓄積される電子の量に応じた電流が流れる。よって、制御電極４５２に印加する電圧により電流の流れやすさ、つまり抵抗値を制御することができる。そして、この電荷蓄積層の抵抗値は、ゲート電極４５１により制御されるＭＯＳトランジスタのオン時に作用する。つまり、このトランジスタ４５は、図１５（ｂ）に示されるように、ＭＯＳトランジスタと、このトランジスタに直列接続された可変抵抗として機能する。そして、制御電極４５２に印加する電圧により、トランジスタ４５のオン抵抗を変化させることができる。このため、複数のＭＯＳトランジスタを並列に接続し、オンオフするトランジスタの数によりオン抵抗値を調整する例に比べて、本実施の形態にトランジスタ４５を採用することにより、オン抵抗値を精密に制御することができるようになる。
【０１５２】
尚、制御電極４５２に印加する電位としては、ソース領域１０４に印加する電位（図１５（ａ）においては接地（ＧＮＤ）電位）、正の定電位を採用することができる。ソース電位及び接地電位では、上記電荷蓄積層が形成されないために、大きな抵抗値（高抵抗）となり、正の電圧を印加した場合に上記電荷蓄積層が形成されて小さな抵抗値（低抵抗）となる。
【０１５３】
以上説明したように、この第７の実施の形態にかかる半導体装置によれば、以下に列記するような効果が得られるようになる。
（１）トランジスタ４５において、ソース領域１０４からフィールド酸化膜１０６に亘って形成されるゲート電極を、ソース領域１０４からドレイン領域１０１にいたる領域を覆うゲート電極４５１と、ドレイン領域１０１上を覆う制御電極４５２とに分割した。このトランジスタは、ＭＯＳトランジスタと可変抵抗とを直列に接続した構造と等価となる。したがって、ゲート電極４５１に駆動電圧入力端子Ｖｉｎから印加される所定の駆動電圧を印加し、制御電極４５２に所定の電圧を印加することにより、ソース領域１０４とドレインコンタクト部１０５との間のオン抵抗値を精密に制御することができるようになる。
【０１５４】
（２）制御電極４５２はトランジスタ４５のオンオフ動作に直接関与しないため、トランジスタ４５は、実質的にゲート電極４５１に印加する電圧によりオンオフする。そして、この第１ゲート電極４５１とドレイン領域との対向面積が、従来例のトランジスタに比べて小さくなるため、寄生容量を小さくすることができるようになる。
【０１５５】
（３）ゲート電極４５１は、その一部が制御電極４５２と重なるように形成されてなる。従って、第６の実施の形態と同様に、トランジスタ４５のオン抵抗の増加を抑制することができる。すなわち、ゲート電極４５１と制御電極４５２とを電気的に分離（オープン状態）する必要がある。このため、ゲート電極４５１と制御電極４５２とが離れすぎてしまうと、ゲート電極４５１により形成されるチャネル層と制御電極４５２により形成される電荷蓄積層との間に高抵抗となる部分が形成されてしまい、制御電極４５２により制御するオン抵抗値がトランジスタ４５の動作に寄与しにくくなり、オン抵抗の増加を招く。
【０１５６】
この点、本実施の形態では、ゲート電極４５１をその一部が制御電極４５２と重なるように形成されているため、ゲート電極４５１と制御電極４５２との間隔は絶縁膜ＩＬＤの膜厚となり、エッチング等の方法により形成される間隔よりも狭くなる。このため、高抵抗な部分が形成されない、あるいは小さくなるため、オン抵抗の増加を抑制することができる。
【０１５７】
なお、第７の実施の形態に関しては、例えば以下の形態で適宜変更してこれを実施することもできる。
・上記第７の実施の形態では、制御電極４５２にゲート電極４５１の一部が重なるように形成したが、図１６に示すように、ゲート電極４５１ａを制御電極４５２ｂの一部が重なるように形成してもよい。これによっても、先の第７の実施の形態と同等の効果が得られるとともにトランジスタ４５ａのオン抵抗の増加を抑制することができる。
【０１５８】
・上記第７の実施の形態では、ゲート電極４５１と制御電極４５２とを、それらの一部が他のゲート電極に重なるように形成したが、図１７に示すように、トランジスタ４５ｂのゲート電極４５１ｂと制御電極４５２ｂとの距離が十分に短く形成できれば、ゲート電極４５１ｂと制御電極４５２ｂとを重ならないように形成してもよい。これによると、ゲート電極４５１ｂと制御電極４５２ｂとを１層で形成できる、つまり同時に形成することができるため、工程数を減少させ、工程を簡略化することができる。
【０１５９】
更に、図１７の構成に加えて、図１８に示すように、ゲート電極４５１ｂと制御電極４５２ｂとの間隙に対応してＰウェル１０２にＮ型の拡散層４３４を形成してもよい。この拡散層４３４の不純物濃度は、例えばソース領域１０４と同じ濃度（Ｎ+）とする。このように構成すると、ゲート電極４５１ｂと制御電極４５２ｂとの距離を十分に短く形成しなくても、ゲート電極４５１により形成されるチャネル層と制御電極４５２により形成される電化蓄積層とが拡散層４３４により接続されるため、オン抵抗の増加を抑制することができる。
【０１６０】
なお、上記の実施の形態に関しては、例えば以下の形態で適宜変更してこれを実施することもできる。
・上記第３〜第７の実施の形態では、トランジスタＬ３１〜Ｌ３５あるいはＬ４１〜Ｌ４５の各ドレイン電極Ｄを電気的に分離されるかたちで形成するとともに、トランジスタＬ３１〜Ｌ３５あるいはＬ４１〜Ｌ４５の各ソース電極Ｓを半導体基板Ｃ３あるいはＣ４内に形成された拡散層Ｓ（Ｎ+）を通じて電気的に接続されるかたちで形成することとした。逆に、トランジスタＬ３１〜Ｌ３５あるいはＬ４１〜Ｌ４５の各ソース電極Ｓを電気的に分離されるかたちで形成するとともに、トランジスタＬ３１〜Ｌ３５あるいはＬ４１〜Ｌ４５の各ドレイン電極Ｄを半導体基板Ｃ３あるいはＣ４内に形成された拡散層Ｄｃ（Ｎ+）を通じて電気的に接続されるかたちで形成してもよい。要は、各ゲート電極Ｇを単一の電極として形成した上で、各ドレイン電極Ｄおよび各ソース電極Ｓのうちの一方を電気的に分離されるかたちで形成するとともに、他方を半導体基板内に形成された拡散層を通じて電気的に接続されるかたちで形成すれば、先の第３の実施の形態の前記（３）の効果を得ることはできる。
【０１６１】
・また、そうしたトランジスタＬｎ１〜Ｌｎ５を、例えば図１９に示すようなアレイ状に各々素子分離した上で半導体基板Ｃ５に配列形成するとともに、それらトランジスタＬｎ１〜Ｌｎ５を構成する各ゲート電極、および各ドレイン電極と各ソース電極とのいずれか一方を、それぞれ配線によって電気的に接続してもよい。あるいは、トランジスタＬ１〜Ｌ９を、例えば図２０に示すようなマトリクス状に各々素子分離した上で半導体基板Ｃ６に配列形成するとともに、それらトランジスタＬ１〜Ｌ９を構成する各ゲート電極、および各ドレイン電極と各ソース電極とのいずれか一方を、それぞれ配線によって電気的に接続してもよい。こうした構造は複雑であるため、製造工数が増加するものの、分割された複数のトランジスタ各々の特性の安定化を図る上では望ましい構造となる。さらにこの場合、複数のトランジスタの配列にかかる自由度が高められるようになる。
【０１６２】
・上記第３〜第７の実施の形態では、ＬＤＭＯＳ領域３０の形成された半導体基板Ｃ３に不揮発性メモリ領域３１を形成する、あるいはＬＤＭＯＳ領域４０およびＮチャンネルＭＯＳ領域４２の形成された半導体基板Ｃ４に不揮発性メモリ領域４１を形成することとしたが、この構成に限られない。不揮発性メモリ領域３１を構成するメモリセルＭ３１〜Ｍ３５を別途の半導体基板に形成し、例えば金属配線によって、半導体基板Ｃ３に形成されたＬＤＭＯＳ領域３０を構成するトランジスタＬ３１〜Ｌ３５にそれぞれ接続することとしてもよい。あるいは、不揮発性メモリ領域４１を構成するメモリセルＭ４１〜Ｍ４５ならびにＮチャンネルＭＯＳ領域４２を構成するＭＯＳトランジスタＮ４１〜Ｎ４５を別途の半導体基板に形成し、例えば金属配線によって、半導体基板Ｃ４に形成されたＬＤＭＯＳ領域４０を構成するトランジスタＬ４１〜Ｌ４５にそれぞれ接続することとしてもよい。要は、図５および図７に示す等価回路の実現される構造、すなわち電流の流路に対して並列接続された複数のトランジスタの各ゲート電極に駆動電圧が共通に印加されるとともに、これら複数のトランジスタへの電流供給の可否を示す駆動情報が不揮発性メモリに可変設定され、同情報に基づき、電流供給が可とされるトランジスタが選択的に能動とされる構造であれば、その具体的な実現態様は任意である。
【０１６３】
また、上記第１〜第７の実施の形態に関しては、例えば以下の形態で適宜変更してこれを実施することもできる。
・上記各実施の形態では、並列接続される複数のトランジスタに分割されるかたちで半導体基板に配列形成されるトランジスタとして、各ドレイン電極Ｄおよび各ソース電極Ｓが駆動負荷Ｌｄの電流流路に介在するように接続されるＬＤＭＯＳ構造を有するトランジスタを採用したが、この構成に限られない。他にも、先の図９に対応する図として図２１に示すように、複数のトランジスタの各ゲート電極５２１に隣接して形成されるフローティングゲート電極５２２と、該フローティングゲート電極５２２上に成膜されたトンネル膜５２４と、該トンネル膜５２４上に積層形成されたコントロールゲート電極５２３とを備えるメモリ内蔵型トランジスタ５２を採用する。そして、コントロールゲート電極５２３とフローティングゲート電極５２２との間における、同コントロールゲート電極５２３に印加される電位に応じたトンネル膜５２４を介しての電子の授受に基づき、各ビット毎のオン／オフを可変設定することとしてもよい。あるいは、先の図１０に対応する図として図２２に示すように、メモリ内蔵型トランジスタ５２ａのコントロールゲート電極５２３ａを、フローティングゲート電極５２２ａのコーナ部を覆うように同フローティングゲート電極５２２ａ上に積層形成する。そして、電圧制御回路の駆動を通じてコントロールゲート電極５２３ａに印加される電位に応じたフローティングゲート電極５２２ａのコーナ部での電界集中を利用して、駆動情報の各ビット毎のオン／オフを可変設定することとしてもよい。要は、本発明は、ＶＤＭＯＳ（Ｖｅｒｔｉｖａｌ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有するトランジスタに適用することもできる。
【０１６４】
・さらに、本発明の適用範囲は、ＬＤＭＯＳ構造およびＶＤＭＯＳ構造を有するトランジスタに限られない。他にも例えば、先の図９および図２１に対応する図として図２３に示すように、Ｎ型の拡散層からなるベース領域６０１がその大部分を構成する半導体基板６００に対して、先のメモリ内蔵型トランジスタ５２に準じた構造を有するメモリ内蔵型トランジスタ６２を形成することとしてもよい。なお、こうした構造では、先のメモリ内蔵型トランジスタ５２と同様に、コントロールゲート電極５２３とフローティングゲート電極５２２との間における、同コントロールゲート電極５２３に印加される電位に応じたトンネル膜５２４を介しての電子の授受に基づき、各ビット毎のオン／オフが可変設定される。そして、オン状態とされた同メモリ内蔵型トランジスタ６２においては、回路電源Ｖｃから供給される電流が、チャネル領域１０２よりも高い濃度の拡散層（Ｐ+）からなるコレクタコンタクト部６２５、ベース領域６０１、チャネル領域１０２、ベース領域６０１よりも高い濃度の拡散層（Ｎ+）からなるエミッタ領域６０４を流れ、接地（ＧＮＤ）に至ることとなる。また他にも、先の図１０および図２２に対応する図として図２４に示すように、Ｎ型の拡散層からなるベース領域６０１がその大部分を構成する半導体基板６００に対して、先のメモリ内蔵型トランジスタ５２ａに準じた構造を有するメモリ内蔵型トランジスタ６２ａを形成することとしてもよい。こうした構造にあっては先のメモリ内蔵型トランジスタ５２ａと同様に、メモリ内蔵型トランジスタ６２ａのコントロールゲート電極５２３ａが、フローティングゲート電極５２２ａのコーナ部を覆うように同フローティングゲート電極５２２ａ上に積層形成される。そして、電圧制御回路の駆動を通じた、コントロールゲート電極５２３ａに印加される電位に応じたフローティングゲート電極５２２ａのコーナ部での電界集中を利用して、駆動情報の各ビット毎のオン／オフが可変設定される。なお、オン状態とされたメモリ内蔵型トランジスタ６２ａにおいては、回路電源Ｖｃから供給される電流が、チャネル領域１０２よりも高い濃度の拡散層（Ｐ+）からなるコレクタコンタクト部６２５、ベース領域６０１、チャネル領域１０２、ベース領域６０１よりも高い濃度の拡散層（Ｎ+）からなるエミッタ領域６０４を流れ、接地（ＧＮＤ）に至ることとなる。すなわち、複数のトランジスタに分割されるかたちで半導体基板に配列形成されるトランジスタとして、各コレクタ電極およびエミッタ電極が駆動負荷の電流流路に介在するように接続されるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｅｒ）構造を有するトランジスタを採用することもできる。
【０１６５】
・上記の各実施の形態におけるトランジスタをＮ型のＭＯＳトランジスタとしたが、これをＰ型のＭＯＳトランジスタにより構成してもよい。また、導電型を適宜変更した、つまりＮ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタとを同じ半導体基板上に形成した、所謂ＣＭＯＳ構造の半導体装置としてもよい。
【０１６６】
・上記の第５〜第７の実施の形態及び変形例におけるトランジスタは、他の素子とともに同じ半導体基板上に形成される。例えば、第７の実施の形態におけるトランジスタ４５を第２の実施の形態におけるトランジスタＬ２１〜Ｌ２５（図３参照）に適用した場合、このトランジスタ４５とともに、不揮発性メモリ領域２１を構成するメモリセルＭ２１〜Ｍ２５及びＮチャンネルＭＯＳ領域２２を構成するＭＯＳトランジスタＮ２１〜Ｎ２５が、１つの半導体基板上に形成される。
【０１６７】
ＭＯＳトランジスタは、例えば図２５（ａ）に示すように、Ｐ型のウェル７０１にＮ型のソース領域７０２とドレイン領域７０３とが形成され、ソース領域７０２とドレイン領域７０３との間のウェル７０１を覆うようにゲート電極７０４が形成されている。そして、このゲート電極７０４は、ゲート酸化膜７０５により、ウェル７０１等と絶縁されている。このＭＯＳトランジスタは、上記各実施の形態のトランジスタのゲート電極、絶縁膜、ソース領域、等と同時に形成される。
【０１６８】
メモリセル（不揮発性メモリ）は、例えば図２５（ｂ）に示すように、Ｐ型のウェル７１１にＮ型のソース領域７１２とドレイン領域７１３とが形成され、ソース領域７１２とドレイン領域７１３との間のウェル７１１を覆うようにフローティングゲート電極７１４及びコントロールゲート電極７１５が形成されている。そして、このフローティングゲート電極７１４は、トンネル酸化膜７１６により、ウェル７０１等と絶縁され、フローティングゲート電極７１４とコントロールゲート電極７１５との間には誘電体膜７１７が介在されている。この不揮発性メモリは、上記第５〜第７の実施の形態におけるトランジスタの第１ゲート電極、第２ゲート電極（第７の実施の形態では制御電極）、絶縁膜、ソース領域、等と同時に形成される。
【０１６９】
また、他の素子として同じ半導体基板上にキャパシタが形成される。このキャパシタは、例えば第２ゲート電極等に所定の電圧を供給する電圧制御回路に含まれる。このキャパシタは、図２５（ｃ）に示すように、基板（又は拡散層）７２１上に形成されたＬＯＣＯＳ酸化膜７２２が形成され、そのＬＯＣＯＳ酸化膜７２２上に下部電極７２３及び上部電極７２４が形成されている。下部電極７２３と上部電極７２４との間には誘電体膜７２５が介在されている。このキャパシタは、上記第５〜第７の実施の形態におけるトランジスタの第１ゲート電極、第２ゲート電極（第７の実施の形態では制御電極）、絶縁膜、ソース領域、等と同時に形成される。
【０１７０】
このように、上記第５〜第７の実施の形態におけるトランジスタと同じ半導体基板上に形成された他の素子について、同じプロセスにより形成する（例えば、図１１に示す第２ゲート電極４３３と図２５（ｂ）に示すフローティングゲート電極７１４や図２５（ｃ）に示す下部電極７２３）ことで、製造工程の増加を抑えて各実施の形態の半導体装置を得ることができるようになる。
【０１７１】
・上記各実施の形態において、ＬＤＭＯＳ領域１０〜４０を構成する複数のトランジスタのうちの少なくとも１つを、第５〜第７の実施の形態及び変形例にて示すトランジスタとしてもよい。この構成により、ＬＤＭＯＳ領域１０〜４０を構成する複数のトランジスタに対して、メモリ領域やＮチャネルＭＯＳ領域による制御に加えて、フローティングゲートや分割されたゲート電極、制御電極に対する制御を行うことで、より精密に制御を行うことができるようになる。
【０１７２】
・上記第５〜第７の実施の形態及び変形例において、ゲート電極又は制御電極に重ねて金属配線を配置してもよい。ゲート電極は例えば多結晶シリコンからなるため、寄生抵抗の値が金属配線（アルミニウム、銅、等）に比べて大きい。上記第３及び第４実施の形態のように、ＬＤＭＯＳ領域３０，４０を構成する複数のトランジスタＬ３１〜Ｌ３５，Ｌ４１〜Ｌ４５が電気的に並列に接続され、且つ各トランジスタＬ３１〜Ｌ３５，Ｌ４１〜Ｌ４５のゲートが共通して駆動電圧入力端子Ｖｉｎ接続されている。このようなゲート電極は、図６及び図８に示すように、共通の１つのゲート電極Ｇ３，Ｇ４として形成されているため、寄生抵抗によって電圧降下が発生することがある。このため、ゲート電極に重ねて金属配線を配置し、複数箇所に形成したコンタクトホールによって金属配線とゲート電極とを接続することで、実質的な配線長を短くして寄生抵抗を小さくする。これにより、ゲート電極に電圧を精度良く印加することができ、より精密な制御を行うことができるようになる。尚、第１及び第２の実施の形態のように、各トランジスタのゲート電極が個別に形成されるものにおいても、金属配線を配置することで、ゲート電極の寄生抵抗を小さくすることができるようになる。
【０１７３】
・またさらに、本発明の適用範囲は、メモリ内蔵型のトランジスタ、あるいはＬＤＭＯＳ構造、ＶＤＭＯＳ構造、およびＩＧＢＴ構造を有するトランジスタにも限られない。要は、電流の流路に介在するように接続される第１および第２の電極と、印加される電圧に応じてこれら第１および第２の電極間を流れる電流を制御するゲート電極とを備えるＭＯＳ構造を有するトランジスタを、上記電流の流路に対して電気的に並列接続される複数のトランジスタに分割するかたちで半導体基板に配列する構造であればよい。こうした構造であれば、不揮発性メモリに可変設定される上記複数のトランジスタの駆動情報に基づき選択的に能動とするトランジスタの数に応じて、上記分割した複数のトランジスタを単一のトランジスタとみなしたときの実効的なチャネル幅を半導体基板内で可変とすることができ、所期の目的を達成することはできる。
【図面の簡単な説明】
【０１７４】
【図１】この発明にかかる半導体装置の第１の実施の形態について、半導体基板を中心に駆動負荷をも含めた全体の等価回路の一例を示す回路図。
【図２】同実施の形態の半導体基板に作り込まれたＬＤＭＯＳ領域について、その平面構造を模式的に示した平面図。
【図３】この発明にかかる半導体装置の第２の実施の形態について、半導体基板を中心に駆動負荷をも含めた全体の等価回路図の一例を示す回路図。
【図４】同実施の形態の半導体基板に作り込まれたＬＤＭＯＳ領域について、その平面構造を模式的に示した平面図。
【図５】この発明にかかる半導体装置の第３の実施の形態について、半導体基板を中心に駆動負荷をも含めた全体の等価回路の一例を示す回路図。
【図６】同実施の形態の半導体基板に作り込まれたＬＤＭＯＳ領域について、その平面構造を模式的に示した平面図。
【図７】この発明にかかる半導体装置の第４の実施の形態について、半導体基板を中心に駆動負荷をも含めた全体の等価回路の一例を示す回路図。
【図８】同実施の形態の半導体基板に作り込まれたＬＤＭＯＳ領域について、その平面構造を模式的に示した平面図。
【図９】この発明にかかる半導体装置の第５の実施の形態について、その断面構造の一例を示す側面断面図。
【図１０】同実施の形態の半導体装置の変形例について、その断面構造の一例を示す側面断面図。
【図１１】この発明にかかる半導体装置の第６の実施の形態について、その断面構造の一例を示す側面断面図。
【図１２】同実施の形態の半導体装置の変形例について、その断面構造の一例を示す側面断面図。
【図１３】同実施の形態の半導体装置の変形例について、その断面構造の一例を示す側面断面図。
【図１４】同実施の形態の半導体装置の変形例について、その断面構造の一例を示す側面断面図。
【図１５】（ａ）はこの発明にかかる半導体装置の第７の実施の形態について、その断面構造の一例を示す側面断面図、（ｂ）は等価回路図。
【図１６】同実施の形態の半導体装置の変形例について、その断面構造の一例を示す側面断面図。
【図１７】同実施の形態の半導体装置の変形例について、その断面構造の一例を示す側面断面図。
【図１８】同実施の形態の半導体装置の変形例について、その断面構造の一例を示す側面断面図。
【図１９】この発明にかかる半導体装置の第３〜第６の実施の形態の変形例について、その平面構造の一例を模式的に示す平面図。
【図２０】この発明にかかる半導体装置の第３〜第６の実施の形態の他の変形例について、その平面構造の一例を模式的に示す平面図。
【図２１】この発明にかかる半導体装置の第１〜第６の実施の形態を、ＶＤＭＯＳ構造を有するトランジスタに適用した場合について、その断面構造の一例を示す側面断面図。
【図２２】この発明にかかる半導体装置の第１〜第６の実施の形態を、ＶＤＭＯＳ構造を有するトランジスタに適用した場合について、その断面構造の他の一例を示す側面断面図。
【図２３】この発明にかかる半導体装置の第１〜第６の実施の形態を、ＩＧＢＴ構造を有するトランジスタに適用した場合について、その断面構造の一例を示す側面断面図。
【図２４】この発明にかかる半導体装置の第１〜第６の実施の形態を、ＩＧＢＴ構造を有するトランジスタに適用した場合について、その断面構造の他の一例を示す側面断面図。
【図２５】（ａ）〜（ｃ）はこの発明にかかる半導体装置に形成された他の素子の一例を示す側面断面図。
【図２６】従来の半導体装置の断面構造を示す側面断面図。
【符号の説明】
【０１７５】
１０、２０、３０、４０…ＬＤＭＯＳ領域、１１、２１、３１、４１…不揮発性メモリ領域、２２、４２…ＮチャンネルＭＯＳ領域、３２、３２ａ、５２、５２ａ、６２、６２ａ…メモリ内蔵型トランジスタ、４３、４３ａ、４３ｂ、４３ｃ…トランジスタ、４５、４５ａ、４５ｂ、４５ｃ…トランジスタ、１００、６００、Ｃ１〜Ｃ６…半導体基板、１０１…ドレイン領域、１０２…チャネル領域、１０３…基板コンタクト部、１０４…ソース領域、１０５…ドレインコンタクト部、１０６…フィールド酸化膜（ＬＯＣＯＳ酸化膜）、１０７…ゲート電極、Ｖｃ…回路電源、Ｖｍ…メモリ電源、Ｖｉｎ…駆動電源、ＧＮＤ…接地電源、Ｌｄ…駆動負荷、Ｍ１１〜Ｍ４５…メモリセル、Ｎ１１〜Ｎ４５…ｎチャネルＭＯＳトランジスタ、Ｌ１１〜Ｌ４５、Ｌｎ１〜Ｌｎ５、Ｌ１〜Ｌ９…トランジスタ、Ｒ１１〜Ｒ１５、Ｒ２１１〜Ｒ２１５、Ｒ２２１〜Ｒ２２５、Ｒ４１〜Ｒ４５…プルダウン抵抗、Ｄ…ドレイン電極、Ｓ…ソース電極、３２１、４３１、４３１ａ、４３１ｂ、４３３、４３３ａ、４３３ｂ、４５１、４５１ａ、４５１ｂ、５２１、Ｇ、Ｇ１１〜Ｇ１５、Ｇ２１〜Ｇ２５、Ｇ３、Ｇ４…ゲート電極、３２３、３２３ａ、５２３、５２３ａ、ＣＧ…コントロールゲート電極、３２２、３２２ａ、５２２、５２２ａ…フローティングゲート電極、３２４、５２４…トンネル膜、４３４…拡散層、４５２、４５２ａ、４５２ｂ…制御電極、６０１…ベース領域、６０４…エミッタ領域、６２５…コレクタコンタクト部、ＩＬＤ…絶縁膜、Ｂｃ…基板コンタクト部、Ｄｃ…ドレインコンタクト部、Ｉｓ…素子分離層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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