(57)【要約】【課題】半導体集積回路に好適な積分回路及び高性能化を図ったカメラ用前処理ＬＳＩを提供する。【解決手段】第１タイミング期間にオン状態にされる第１スイッチ及び第２スイッチにより第１キャパシタの第１端子と第２端子に入力電圧を供給する。上記第１タイミング期間と異なる第２タイミング期間にオン状態にされる第３スイッチ及び第４スイッチにより上記第１キャパシタの第１端子と第２端子を利得１のバッファアンプの入力端子と出力端子に接続する。上記バッファアンプの入力端子と固定電位との間に第２キャパシタを設ける。上記バッファアンプの入力端子又は出力端子の電圧を積分出力とする。固体撮像素子で形成された画素信号のフィードスルー部との差を表す信号部を相関二重サンプリング回路で取り出し、黒レベルクランプ信号を前記の積分回路により取り出して電圧保持回路で保持させる。【選択図】図１
2007201899.tif 000002
【特許請求の範囲】
【請求項１】
第１端子及び第２端子を有する第１キャパシタと、
第１タイミング期間にオン状態にされる第１スイッチ及び第２スイッチと、
上記第１タイミング期間とは異なる第２タイミング期間でオン状態にされる第３スイッチ及び第４スイッチと、
入力端子と出力端子を有するのバッファアンプと、
上記入力端子と固定電位との間に設けられた第２キャパシタとを有し、
上記第１タイミング期間において上記第１スイッチ及び第２スイッチにより上記第１端子と第２端子に入力電圧を供給し、
上記第２タイミング期間において上記第３スイッチにより上記第１端子を上記入力端子に接続し、かつ上記第４スイッチにより上記第２端子を上記出力端子に接続し、
上記入力端子又は出力端子の電圧を積分出力とする積分回路を備えた半導体集積回路装置。
【請求項２】
請求項１において、
上記入力電圧は、所定の基準電圧と上記積分出力に基づいて形成される電圧信号との差分を検出するエラーアンプにより形成される半導体集積回路装置。
【請求項３】
請求項１において、
上記積分回路は、第１回路と第２回路を有し、
上記第１回路の上記第１スイッチ及び第２スイッチがオン状態のときに上記入力信号が第１回路に取り込まれ、第２回路の第３スイッチと第４スイッチがオン状態となって第２回路の積分出力を形成し、
上記第２回路の上記第１スイッチ及び第２スイッチがオン状態のときに上記入力信号が第２回路に取り込まれ、第１回路の第３スイッチと第４スイッチがオン状態となって第１回路の積分出力を形成するという動作を行う半導体集積回路装置。
【請求項４】
請求項２において、
第３タイミング期間に上記積分出力を第３キャパシタに取り込む回路と、
第４タイミング期間に上記第３キャパシタに取り込まれた電圧を受け、その受けた電圧の増幅信号を上記第３キャパシタに伝える所定の電圧利得を持つ電圧増幅器とを含む電圧保持回路を更に備えた半導体集積回路装置。
【請求項５】
請求項４において、
上記第１タイミング期間及び第２タイミング期間と、上記第３タイミング期間及び第４タイミング期間とは、同じクロックにより設定されてなる半導体集積回路装置。
【請求項６】
請求項５において、
上記第３タイミング期間に上記積分出力を第３キャパシタに取り込む回路は、上記第３タイミング期間にオン状態となって上記第３キャパシタに積分出力を伝える第５スイッチと、上記第３キャパシタの保持電圧を出力させる電圧利得が低い電圧増幅器とを有し、
上記電圧増幅器は、上記第４タイミング期間にオン状態となる第６スイッチにより上記電圧増幅器の出力信号に対応した反転増幅信号を上記第３キャパシタに伝えるものである半導体集積回路装置。
【請求項７】
固体撮像素子で形成された画素信号のフィードスルー部の黒レベルに対応した信号をサンプルホールドし、上記画素信号の信号部との差分信号に対応した出力信号を形成する相関二重サンプリング回路と、
上記相関二重サンプリング回路の出力信号と黒レベルクランプ信号との差分を形成するエラーアンプと、
上記エラーアンプの出力信号を受ける積分回路と、
上記積分回路の積分出力を保持する電圧保持回路とを備え、
上記積分回路は、
第１タイミング期間にオン状態にされる第１スイッチ及び第２スイッチにより第１キャパシタの第１端子と第２端子に入力電圧が供給される第１キャパシタと、
上記第１タイミング期間と異なる第２タイミング期間にオン状態にされる第３スイッチにより上記第１キャパシタの第１端子が入力端子に接続され、オン状態にされる第４スイッチにより上記第１キャパシタの第２端子が出力端子に接続されるのバッファアンプと、
上記バッファアンプの入力端子と回路の接地電位との間に設けられた第２キャパシタとを含み、
上記バッファアンプの入力端子又は出力端子の電圧を積分出力とする半導体集積回路装置。
【請求項８】
請求項７において、
上記電圧保持回路は、
第３タイミング期間に上記黒レベルクランプ信号をキャパシタに取り込む回路と、      第４タイミング期間に上記キャパシタに保持された上記黒レベルクランプ信号を受け、上記黒レベルクランプ信号の増幅信号を上記キャパシタに伝える所定の電圧利得を持つ電圧増幅器とにより構成されてなる半導体集積回路装置。
【請求項９】
請求項８において、
上記相関二重サンプリング回路の出力信号を受けて、デジタル信号に変換するＡ／Ｄ変換器を更に備えた半導体集積回路装置。
【請求項１０】
請求項９において、
上記相関二重サンプリング回路は、差動入力端子を備え、
上記エラーアンプ、積分回路及び電圧保持回路は、上記相関二重サンプリング回路の差動入力端子に対して設けられた第１回路と第２回路とを有し、
上記第１回路と第２回路は、インタリーブ動作しそれぞれ入力端子の極性に合わせた黒レベルクランプ信号を形成するためのものである半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、例えば黒レベルクランプ信号を形成する積分回路や電圧保持回路を備えたカメラ用前処理ＬＳＩ（ＡＦＥ；Analog Front End) に利用して有効な技術に関するものである。
【背景技術】
【０００２】
イメージセンサからの信号処理において、クランプオフセットをデジタル的に与えるようにしたフロンドエンド信号処理装置の例として、例えば特開２００１−１８９８９２公報がある。この公報の技術では、イメージセンサからの輝度信号は輝度検出／デジタル部でデジタルコードに変換される。デジタル処理部は前段からのデジタルコードに乗算を行って、その結果をフロントエンド信号処理出力とする。一方、ＯＢクランプ部は輝度検出／デジタル部からのデジタルコードを受け、帰還信号を輝度検出／デジタル部に与えることで、輝度信号の黒レベルを一定値にクランプする。アナログ的にクランプレベルを保持する必要が無い為に大きな容量は不要となる。
【特許文献１】特開２００１−１８９８９２公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
前記特許文献１では、最終出力よりも高い分解能のＡＤＣが必要となる。更にその分解能で、クランプレベルの最小設定レベルが決定されてしまう。またデジタル乗算器が必要となる為チップ面積や消費電力が増大するという問題が生じる。
【０００４】
図１３は、本願発明者により本願発明に先立って検討されたカメラ用前処理ＬＳＩのブロック図である。カメラ用前処理ＬＳＩにおいては、イメージセンサＣＣＤからの画素信号のフィードスルー部がＳ／Ｈ（サンプル／ホールド）アンプにサンプルされ、信号部がＣＤＳ（相関二重サンプリング；Correlated Double Sampling) アンプにサンプルされる。そして、フィードスルー部と信号部との差分がＣＤＳアンプで所定のゲインで増幅され、フィードスルー部と信号部との差分がＣＤＳアンプで所定のゲインで増幅され、更にＰＧＡ（Programmable Gain Amplifier)アンプで増幅され、ＡＤＣ（アナログ／デジタル変換回路）でデジタルコードに変換される。上記ＰＧＡ及びＡＤＣのオフセットはオフセットキャリブレーション期間中に上記ＡＤＣの出力信号を上記ＰＧＡに帰還することで補正される。
【０００５】
上記画素信号の信号部が黒レベルの時、理想的にはフィードスルー部と等しい電圧となるが、イメージセンサＣＣＤやＡＤＣのオフセットにより一致しない。これらのオフセットは、イメージセンサＣＣＤからの信号が光学的黒となる期間に、ＡＤＣ出力を元に論理回路ＬｏｇによりチャージポンプＣＰを制御して、上記ＳＨアンプの入力に接続されているオフセット保持容量に補正電圧を蓄えることで補正される。この構成では、クランプオフセット引込みのループ遅延に、ＡＤＣ出力をデジタル信号処理した遅延とＡＤＣの変換時間が加算される。したがって、クランプのループ遅延が大きくなる為、クランプループが発振しない様にクランプループのゲインを抑える必要があり、クランプオフセット引込み時間の短縮が困難となっている。また、イメージセンサＣＣＤからの信号の少なくとも１ラインの期間は保持される必要がある為、大きな容量値の外付キャパシタＣ及びそれを接続するための外部端子Ｐが必要となる。
【０００６】
この発明の目的は、半導体集積回路に好適な積分回路及び高性能化を図ったカメラ用前処理ＬＳＩを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１タイミング期間にオン状態にされる第１スイッチ及び第２スイッチにより第１キャパシタの第１端子と第２端子に入力電圧を供給する。上記第１タイミング期間と異なる第２タイミング期間にオン状態にされる第３スイッチ及び第４スイッチにより上記第１キャパシタの第１端子と第２端子を利得１のバッファアンプの入力端子と出力端子に接続する。上記バッファアンプの入力端子と固定電位との間に第２キャパシタを設ける。上記バッファアンプの入力端子又は出力端子の電圧を積分出力とする。
【０００８】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。固体撮像素子で形成された画素信号のフィードスルー部との差を表す信号部を相関二重サンプリング回路で取り出し、黒レベルクランプ信号を積分回路により取り出して電圧保持回路で保持させる。この積分回路として以下の回路を用いる。第１タイミング期間にオン状態にされる第１スイッチ及び第２スイッチにより第１キャパシタの第１端子と第２端子に入力電圧を供給する。上記第１タイミング期間と異なる第２タイミング期間にオン状態にされる第３スイッチ及び第４スイッチにより上記第１キャパシタの第１端子と第２端子を利得１のバッファアンプの入力端子と出力端子に接続する。上記バッファアンプの入力端子と固定電位との間に第２キャパシタを設ける。上記バッファアンプの入力端子又は出力端子の電圧を積分出力とする。
【発明の効果】
【０００９】
第１キャパシタに取り込まれた信号電荷の全てを第２キャパシタに転送させて第２キャパシタから積分出力を得ることができる。相関二重サンプリング回路から黒レベルクランプ信号を取り出すのでクランプオフセット引込み時間の短縮が可能となる。
【発明を実施するための最良の形態】
【００１０】
図１には、この発明に係る積分回路の一実施例の回路図が示されている。入力信号Ｖinは、スイッチＳ１を通してキャパシタＣ１の一方の電極に供給される。このキャパシタＣ１の他方の電極は、スイッチＳ２を介して接地電位が与えられる。上記キャパシタＣ１の上記一方の電極は、スイッチＳ３を介してバッファアンプＡＭＰの正相入力端子（＋）に供給される。上記キャパシタＣ１の他方の電極は、スイッチＳ４を介して上記バッファアンプＡＭＰの出力端子と接続される。バッファアンプＡＭＰは、差動増幅回路の負相入力（−）と出力端子とが接続されることにより、１００％負帰還のボルテージフォロワとして動作する。上記入力端子（＋）と回路の接地電位との間には、キャパシタＣ２が設けられる。上記キャパシタＣ２の保持電圧が積分出力Ｖout とされる。
【００１１】
上記スイッチＳ１とＳ２は、タイミング信号φ１によりスイッチ制御される。上記スイッチＳ３とＳ４は、タイミング信号φ２によりスイッチ制御される。これらのタイミング信号φ１とφ２は、タイミング信号φ１によるスイッチＳ１とＳ２のオン期間と、上記タイミング信号φ２によるスイッチＳ３及びＳ４のオン期間とが異なるようノンオーバーラップ信号とされる。
【００１２】
図２には、図１の積分回路の動作の一例を説明するための波形図が示されている。初期状態としてキャパシタＣ１及びＣ２は、ディスチャージされた状態である。タイミング信号φ１がハイレベルのときにスイッチＳ１とＳ２がオン状態にされる。これにより、入力信号ＶinによりキャパシタＣ１に充電動作が行われる。タイミング信号φ１がロウレベルに変化してスイッチＳ１とＳ２がオフ状態にされ、タイミング信号φ２がハイレベルに変化してスイッチＳ３とＳ４がオン状態にされる。上記スイッチＳ３とＳ４のオンにより、バッファアンプＡＭＰの入力（＋）と出力端子との間に上記キャパシタＣ１が接続される。バッファアンプＡＭＰは、入力端子（＋）の入力電圧と出力電圧とを等しくするので、上記キャパシタＣ１に保持された電荷は、キャパシタＣ２に全て転送される。
【００１３】
例えば、キャパシタＣ１の容量値をＣ１とすると、Ｑ＝Ｖin×Ｃ１のような電荷ＱがキャパシタＣ１に保持される。キャパシタＣ２の容量値をＣ２とする。上記電荷ＱがキャパシタＣ２に転送されるから、上記１回の転送動作により、キャパシタＣ２の電圧はＶ＝Ｑ／Ｃ２＝Ｖin×Ｃ１／Ｃ２となる。以下、同様に、入力電圧Ｖinが同じレベルなら、上記タイミング信号φ１とφ２の繰り返しに対応して、キャパシタＣ２の電圧は、上記容量比Ｃ１／Ｃ２に対応して階段状に高くなる。
【００１４】
上記キャパシタＣ２の電圧の上昇に対応して、例えば上記入力電圧Ｖinのレベルが階段状に順次に低くなると、タイミング信号φ１のハイレベルに対応して上記キャパシタＣ１の充電電圧も階段状に低くなり、それに対応して上記キャパシタＣ２に転送される電荷量も順次に減少し、キャパシタＣ２の電圧の上昇量も段階的に小さくなる。例えば、入力電圧Ｖinを所定の目標値の差分に対応した電圧とすることにより、積分出力が上記目標値に到達すると最終的に入力電圧Ｖinが零になり、上記キャパシタＣ２の電圧上昇も零になってその積分出力を維持する。もしも、積分出力が目標値に対して逆に大きくなると入力電圧Ｖinが負電圧になり、キャパシタＣ２に保持された電圧を低下させて目標値に戻すこともできる。
【００１５】
この実施例回路は、上記のように入力信号Ｖinの電圧をキャパシタＣ１でサンプリングし、上記電圧に対応した電荷をキャパシタＣ２に転送して保持させるので、積分動作を行うことができる。このような電荷転送動作は、入力キャパシタと出力キャパシタを並列接続したチャージシェアによりポンピング動作を行うチャージポンプ回路と異なり、入力側のキャパシタＣ１の電荷の全てを出力側のキャパシタＣ２に転送することができるものである。したがって、上記入力信号Ｖinを一定電圧とすると、上記タイミング信号φ１とφ２により、キャパシタＣ１とＣ２の容量比に対応した一定電圧だけ出力信号を階段状に増加させるという計数動作を行わせることができる。上記スイッチＳ１とＳ２に交差的に接続させる機能を付加し、入力電圧Ｖinの極性を切り換えてキャパシタＣ１を充電させるようにすれば、アップ／ダウンの計数動作も行わせることができる。
【００１６】
図１の積分回路を構成するバッファアンプＡＭＰは、一定の電圧利得を持つものであってもよい。あるいは、ソースフォワロＭＯＳＦＥＴのように入力電圧に対して出力電圧がしきい値電圧Ｖth低下するようなオフセットを持つものであってもよい。バッファアンプＡＭＰが１以上の電圧利得を持つ場合、入力電圧に対応したキャパシタＣ１の電荷が上記キャパシタＣ２に転送される。かかる入力電圧に対して電圧増幅された出力電圧との差分の電圧はバッファアンプＡＭＰの電圧増幅動作によってキャパシタＣ１にチャージされる。逆に、上記のようにオフオフセットを持つ場合には、上記オフセット電圧ＶthがキャパシタＣ１に残り、入力電圧とオフセット電圧の差分に対応した電荷がキャパシタＣ２に転送される。
【００１７】
図３には、この発明が適用されたカメラ用前処理ＬＳＩの一実施例のブロック図が示されている。イメージセンサＣＣＤにより形成された画像信号のフィードスルー部と信号部がそれぞれ相関二重サンプリングアンプＣＤＳによりサンプルされ、フィードスルー部と信号部との差分が取り出されて増幅されることにより雑音の除去が行われる。また、相関二重サンプリングアンプＣＤＳにおいて、クランプオフセットの加算も行われる。この相関二重サンプリングアンプＣＤＳの出力は、アナログ／デジタル変換器ＡＤＣによりデジタルコードに変換される。このデジタル化された画像信号は、デジタル信号処理回路ＤＧＢにおいて、デジタル・プログラマブル・ゲイン・アンプにより増幅され、ＡＤＣのオフセットキャンセルの補正動作も行われる。
【００１８】
上記イメージセンサＣＣＤからの画素信号が光学的黒の期間、ＣＤＳアンプ出力はクランプレベルＣＬＶを基準電圧とする誤差検出アンプＥＡに入力されて、その差分がオフセットと見做されて積分器ＩＮＴＧとローパスフィルタＬＰＦを通して、電圧保持回路ＶＨＤに保持される。上記積分器ＩＮＴＧは、前記図１のような積分回路から構成される。上記ＣＤＳ−ＥＡ−ＩＮＴＧ−ＬＰＦ−ＶＨＤの経路により、上記イメージセンサＣＣＤとＣＤＳアンプのオフセットを打ち消すような補正信号が生成されて、電圧保持回路ＶＨＤに保持される。このような帰還ループによって黒レベルクランプ引込みが行われる。バッファＢＡは、上記電圧保持回路ＶＨＤの保持電圧を加算器に伝える。加算器は、イメージセンサＣＣＤから入力される画素信号に上記保持電圧を加えて上記イメージセンサＣＣＤとＣＤＳアンプのオフセットを打ち消すような動作を行う。上記のようなクランプ引込み終了時のクランプレベルは電圧保持回路ＶＨＤで映像期間の間保持される。
【００１９】
この構成では、前記図１３に示したＡＥＦのようにクランプオフセット引込みのループ遅延にＡＤＣ出力をデジタル信号処理した遅延とＡＤＣの変換時間が加算されず、クランプのループ遅延を小さくすることができる。このため、クランプループが発振しない様にクランプループのゲインを抑える必要がなく、クランプオフセット引込み時間の短縮が可能になる。
【００２０】
上記のようにＡＥＦにおいて、クランプ引込み終了後、タイミング信号φ１はロウレベルに固定され積分器ＩＮＴＧの入力のスイッチは切り離され、キャパシタＣ１とＣ２に蓄えられた引込み電圧は、映像期間中電圧保持回路ＶＨＤで保持される。タイミング信号φ２はロウレベル又はハイレベルどちらか一方に固定される。クランプ引込み動作の再開時、ＣＤＳアンプはクランプ引込み終了後の状態をサンプリングする。この出力を誤差検出アンプＥＡが増幅して積分器ＩＮＴＧが積分する。クランプ引込み動作の再開時、積分器ＩＮＴＧの出力はキャパシタＣ１とＣ２に蓄えられ、電圧保持回路ＶＨＤで保持されており、クランプ引込み終了後の状態が保存されている。ＣＤＳアンプはこの状態をサンプリングし、この出力を誤差検出アンプＥＡが増幅して積分器ＩＮＴＧが積分する。積分器ＩＮＴＧの入力には以前の引込み電圧が反映される為ほとんど電荷転送は起こらず、引込み電圧の変動は抑えられる。
【００２１】
図４には、この発明が適用されたカメラ用前処理ＬＳＩの他の一実施例のブロック図が示されている。この実施例では、クランプループの構成を完全差動形式とし、且つインタリーブ動作させたものである。積分器ＩＮＴＧ１，ＩＮＴＧ２、ローパスフィルタＬＰＦ１，ＬＰＦ２及びバッファＢＡ１，ＢＡ２、電圧保持回路ＶＨＤ１，ＶＨＤ２それぞれをＯＤＤとＥＶＥＮの二組（ＶＨＤ１ｏ，ＶＨＤ１ｅとＶＨＤ２ｏ，ＶＨＤ２ｅ）使用し、インタリーブ動作を行う構成である。
【００２２】
光学的黒の期間、誤差検出アンプＥＡはＣＤＳアンプ出力とクランプレベルＣＬＶを比較し、誤差成分を積分器ＩＮＴＧ１，ＩＮＴＧ２に出力する。この誤差検出アンプＥＡの出力は、クロック制御によりＯＤＤ（奇数）とＥＶＥＮ（偶数）の回路にそれぞれ伝達され、引込まれた電圧がバッファＢＡ１，ＢＡ２を通してＣＤＳアンプの入力にオフセットとして加算される。ＯＤＤとＥＶＥＮの動作は互いに重なり合わないようになっており、一方の積分器ＩＮＴＧ１が誤差検出アンプＥＡの出力電圧をサンプリングしているときには、もう一方ＩＮＴＧ２では積分動作を行うようになっている。クランプ引込み終了後、引込み電圧は電圧保持回路ＶＨＤ１ｏ，ＶＨＤ１ｅとＶＨＤ２ｏ，ＶＨＤ２ｅで保持され、映像期間にバッファＢＡ１，ＢＡ２を通してＣＤＳアンプに加算される。
【００２３】
上記誤差検出アンプＥＡでは、上記クランプオフセット（黒レベル補正）を行う補正電圧の半分ずつを形成する。例えば、上記イメージセンサＣＣＤとＣＤＳアンプでのオフセットにより信号部の黒レベルをフィードスルー部と等しくさせる補正電圧が＋ΔＶであるとき、相関二重サンプリングアンプＣＤＳの正相入力（＋）に対応したバッファＢＡ１とＢＡ２からは＋ΔＶ／２の電圧が形成される。これにより、相関二重サンプリングアンプＣＤＳの正相入力（＋）と負相入力（−）間に＋ΔＶのような補正電圧を加えることができる。この構成では、電圧保持回路ＶＨＤ１ｏ，ＶＨＤ１ｅとＶＨＤ２ｏ，ＶＨＤ２ｅの保持電圧に同じノイズが載った場合でも、上記差動増幅を行う相関二重サンプリングアンプＣＤＳによって相殺させることができる。つまり、１水平ラインの期間にわたって保持され補正電圧にコモンモードのノイズが乗ってもそれを相殺させることができるものとなる。このようなクランプオフセット（黒レベル補正）の補正方法を採ることにより、耐ノイズ性を向上させたカメラ用前処理ＬＳＩを得ることができる。
【００２４】
図５は、図４のクランプループの部分構成図が示されている。完全差動形式の誤差検出アンプＥＡと積分器ＩＮＴＧ、及びローパスフィルタＬＰＦ、電圧保持回路ＶＨＤｏ，ＶＨＤｅ、バッファＢＡから構成される。積分器ＩＮＴＧは、スイッチＳ１〜Ｓ８、キャパシタＣ１〜Ｃ４及びバッファアンプＡＭＰから構成される。誤差検出アンプＥＡの差動出力は、タイミング信号φ１がハイレベルのタイミングでサンプル容量Ｃ１にサンプルされ、タイミング信号φ２がハイレベルのタイミングで積分容量Ｃ２とローパスフィルタの容量ＣＦに転送される。
【００２５】
このとき、インタリーブ動作のＯＤＤ（奇数タイミング）のときには上記タイミング信号φ１に対応してスイッチＳ１とＳ２がオン状態になり、タイミング信号φ２に対応してスイッチＳ３とＳ４がオン状態にされ、上記サンプル動作と積分動作が行われ、その積分電圧は電圧保持回路ＶＨＤｏに伝えられる。ＥＶＥＮ（偶数タイミング）のときには上記タイミング信号φ１に対応してスイッチＳ５とＳ６がオン状態になり、タイミング信号φ２に対応してスイッチＳ７とＳ８がオン状態にされ、上記サンプル動作と積分動作が行われ、その積分電圧は電圧保持回路ＶＨＤｅに伝えられる。クランプ引込み動作の再開時、ＣＤＳアンプはクランプ引込み終了後の状態をサンプリングする。この出力を誤差検出アンプＥＡが増幅し、積分器ＩＮＴＧが積分する。この実施例でも、クランプループにＡＤＣを含まない為、ＡＤＣの変換遅延を削減できクランプループ遅延を低減できる。この為、ループゲインを高める事が出来、クランプ引込み動作を高速化できる。
【００２６】
そして、クランプ引込み動作の再開時、積分器出力はＣ２とＣＦの容量に蓄えられ、電圧保持回路ＶＨＤｏ，ＶＨＤｅで保持されており、クランプ引込み終了後の状態が保存されている。ＣＤＳアンプはこの状態をサンプリングし、この出力を誤差検出アンプＥＡが増幅し、積分器ＩＮＴＧが積分する。積分器ＩＮＴＧの入力には以前の引込み電圧が反映される為ほとんど電荷転送は起こらず、引込み電圧の変動が抑えられる。
【００２７】
図６には、前記図３の電圧保持回路ＶＨＤの一実施例の基本的ブロック図が示されている。キャパシタＣに対して、スイッチＳＷのａ側接点を通して入力電圧Ｖｉが入力される。このキャパシタＣの保持電圧は、利得１の増幅回路を通して出力電圧Ｖｏとして出力される。この電圧利得が低いような利得１の増幅回路は、例えばボルテージフォロワ形態の差動増幅回路等から構成される。上記出力電圧Ｖｏは、利得−Ａ（Ａは１以上）の反転増幅回路により増幅され、上記スイッチＳＷのｂ側接点を通して上記キャパシタＣに帰還される。上記スイッチＳＷは、接点ａ又はｂに接続される切り替えスイッチの形式で示されているが、実際の半導体集積回路においては、接点ａ側と入力電圧Ｖｉが供給される入力端子とを接続するＭＯＳＦＥＴのような第１アナログスイッチと、接点ｂ側と利得−Ａの反転増幅回路の出力端子とを接続するＭＯＳＦＥＴのような第２アナログスイッチから構成される。
【００２８】
同図において、上記スイッチＳＷを接点ａ側としてキャパシタＣに入力電圧Ｖｉを供給し、その後にスイッチＳＷを接点ｂ側にしたときの電圧保持状態はＶｏ＝Ｖｉ−Ａ・Ｖｏであるから入出力伝達特性は式（１）の様になる。
Ｖｏ／Ｖｉ＝１／（１＋Ａ）                            ・・・・・・・・・（１）  上記式（１）から１に比べてＡを大きく（１≪Ａ）設定すれば、入力変動の影響をほぼ１／Ａのように大幅に減少させることができる。つまり、キャパシタＣのリーク等による電圧変動を大幅に減少させて電圧保持時間を長くすることができる。
【００２９】
例えば、入力変動が１０ｍＶの時、Ａ＝１０００倍とすると出力変動は１０μＶとなる。つまり、出力電圧Ｖｏに所望の信号を保持した時、出力電圧Ｖｏの変動成分をキャパシタＣの入力電圧Ｖｉへの入力とすればその変動が抑えられる事となる。これを定性的に説明するなら以下の通りである。上記キャパシタＣの入力電圧Ｖｉがリーク電流等によって僅かでも減少しようとすると、それを補うようにＡ倍された帰還信号が上記キャパシタＣに伝えられること、言い換えるならばリーク電流のＡ倍に増幅されたチャージ電流が流れるようにされる。このチャージ電流の補充によって上記キャパシタＣの保持電圧Ｖｉの変動が抑えられる。
【００３０】
上記キャパシタＣの保持電圧Ｖｉが僅かでも変化しようとすると増幅された電流がキャパシタＣに補充される。この補充電流は、上記保持電圧Ｖｉをもとの電圧よりも高くするようには決してならないから結局上記保持電圧Ｖｉを維持するに止まるものとなる。この結果、キャパシタＣを半導体集積回路に形成されるような容量値が小さくて僅かなリーク電流によっても保持電圧Ｖｉが変化しようとしてもそれを補う十分な電流が供給されるから上記電圧Ｖｉを長い時間にわたって保持することができるものとなる。
【００３１】
図７には、この発明に用いられる電圧保持回路の他の一実施例の基本的ブロック図が示されている。この実施例では、差動増幅回路を用いて、上記利得１の増幅回路と上記利得Ａを持つ反転増幅回路との２つの役割を持つようにされる。差動増幅回路の非反転入力（＋）には、差動増幅回路が動作するための所定のバイアス電圧Ｖｒが供給される。差動増幅回路が電源電圧ＶＤＤと回路の接地電位０Ｖで動作するものでは、上記基準電圧Ｖｒは、特に制限されないが、理想的にはＶＤＤ／２のような中間電圧に選ばれる。差動増幅回路が正の電源電圧＋Ｖと負の電源電圧−Ｖの２電源で動作するものでは、上記基準電圧Ｖｒは０Ｖのような回路の接地電位にすることができる。
【００３２】
上記差動増幅回路の反転入力端子（−）と出力端子との間には、第１スイッチＳ１が設けられる。上記差動増幅回路は、オープン利得Ａが前記１０００倍程度の大きな利得を持つようにされる。上記差動増幅回路の出力端子は、キャパシタＣ１の一方の電極に接続される。このキャパシタＣ１の他方の電極は出力電圧Ｖｏを取り出す出力端子に接続される。また、上記出力端子は  第２スイッチＳ２を通して入力電圧Ｖｉが供給される入力端子に接続される。上記出力端子は、またキャパシタＣ２の一方の電極に接続される。このキャパシタＣ２の他方の電極は、上記差動増幅回路の反転入力端子（−）に接続される。
【００３３】
入力電圧Ｖｉを取り込む第１タイミング期間では、上記第１スイッチＳ１と第２スイッチＳ２がオン状態にされて、入力電圧ＶｉがキャパシタＣ１とキャパシタＣ２に伝えられる。上記第１スイッチＳ１のオン状態により、上記差動増幅回路は出力信号が１００％負帰還されてボルテージフォロワ動作を行う。つまり、差動増幅回路は、基準電圧Ｖｒを出力端子に利得１で出力するという正相増幅回路として動作する。これにより、キャパシタＣ１とＣ２には、上記基準電圧Ｖｒと入力電圧Ｖｉの差分の電圧が保持される。
【００３４】
上記取り込まれた入力電圧Ｖｉを保持する第２タイミング期間では、上記第１スイッチＳ１と第２スイッチＳ２が共にオフ状態にされる。この状態では、差動増幅回路は、利得−Ａのような反転増幅回路として動作する。つまり、上記基準電圧Ｖｒに対してキャパシタＣ１，Ｃ２に保持された電圧がリーク電流によって変化し、反転入力端子（−）の電位が変化しようとすると、その変化分を利得Ａ倍してキャパシタＣ１電流を供給して前記同様に出力電圧Ｖｏの電圧変動を抑制するように作用する。このとき、上記キャパシタＣ２は、利得１の信号伝達経路として動作するので等価的には前記図６に示した実施例回路と同様となる。
【００３５】
図８には、この発明に用いられる電圧保持回路の更に他の一実施例の基本的ブロック図が示されている。この実施例においては、図７の差動増幅回路に代えてインバータ回路を用いて−Ａ利得を持つ反転増幅回路として動作させる。上記第１スイッチＳ１は、上記インバータ回路の入力端子と出力端子との間に設けられる。他の構成及び動作は、前記図７同様である。つまり、第１スイッチＳ１をオン状態にすると、インバータ回路の入力と出力とが短絡されてボルティージフォワと同様に利得１の増幅回路として動作するものである。
【００３６】
上記インバータ回路は、例えばＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴを動作電源間に直列に接続し、そのゲートを共通に接続して入力端子とし、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのドレインを共通接続して出力端子とするＣＭＯＳインバータ回路を用いることができる。この実施例では、前記差動増幅回路の供給されるような基準電圧Ｖｒは不要である。しかし、上記インバータ回路の入力と出力とを第１スイッチＳ１により接続することにより入力電圧と出力電圧とが等しくなる論理しきい値電圧を基準電圧として上記入力電圧Ｖｉの取り込みが行われる。この論理しきい値電圧は、上記差動増幅回路における上記基準電圧Ｖｒと同じ役割を果たす。
【００３７】
この実施例の電圧保持回路では、保持電圧に帰還をかけて補償することにより、半導体集積回路に形成されるような小さな容量値のキャパシタを用いても比較的長時間の電圧保持が可能となる。この結果、半導体集積回路に設けられる電圧保持回路において、外付けの大容量値のキャパシタが不要となり、それに伴い外部接続ピンも削減できる。
【００３８】
上記インタリーブ動作のためのタイミング信号φ１、φ２は、前記積分回路のタイミング信号φ１、φ２や電圧保持回路のタイミング信号と同じタイミング信号を用いて同期化させるようにしてもよい。ＡＤＣをインタリーブ動作させるときには、このタイミング信号も同様に共通化することができる。このようにすることにより、全てのタイミング信号の共通化ができ、動作に無駄がなく回路の簡素化を図ることができる。
【００３９】
図９には、この発明に用いられる差動増幅回路の一実施例の回路図が示されている。この実施例の差動増幅回路は、前記図１のバッファアンプＡＭＰや、図６の利得１のアンプ、利得−Ａのアンプや図７の差動増幅回路に用いられる。次の各回路素子により構成される。Ｐチャネル型のＭＯＳＦＥＴＭＰ６とＭＰ７が差動形態に接続される。差動ＭＯＳＦＥＴＭＰ６とＭＰ７のゲートは、入力端子ＩＮ（＋）とＩＮ（−）に接続される。上記差動ＭＯＳＦＥＴＭＰ６とＭＰ７の共通ソースと電源電圧ＶＤＤとの間には、電流源を構成するＰチャネルＭＯＳＦＥＴＭＰ４が設けられる。上記差動ＭＯＳＦＥＴＭＰ６とＭＰ７のドレインと回路の接地電位との間には、ダイオード形態のＮチャネルＭＯＳＦＥＴＭＮ４とＭＮ５が設けられる。上記ダイオード形態のＮチャネルＭＯＳＦＥＴＭＮ４とＭＮ５には、ＮチャネルＭＯＳＦＥＴＭＮ３とＭＮ６が電流ミラー形態に設けられる。これにより、ＭＯＳＦＥＴＭＰ６のドレイン電流に対応した電流が上記ＭＯＳＦＥＴＭＮ３のドレインから出力される。
【００４０】
上記ＭＯＳＦＥＴＭＮ３のドレイン電流は、Ｐチャネル型ＭＯＳＦＥＴＭＰ２とＭＰ３からなる電流ミラー回路を介して上記Ｎチャネル型ＭＯＳＦＥＴＭＮ６のドレインと接続される。この結果、ＰチャネルＭＯＳＦＥＴＭＰ３とＮチャネルＭＯＳＦＥＴＭＮ６のドレインが接続された出力端子ＯＵＴから、上記差動ＭＯＳＦＥＴＭＰ６とＭＰ７のドレイン電流の差電流に対応した出力信号が形成される。
【００４１】
電源電圧ＶＤＤと回路の接地電位との間に抵抗Ｒ１とダイオート形態のＮチャネルＭＯＳＦＥＴＭＮ１が接続される。このＭＯＳＦＥＴＭＮ１に電流ミラー形態にＮチャネルＭＯＳＦＥＴＭＮ２が接続される。このＭＯＳＦＥＴＭＮ２のドレインと電源電圧ＶＤＤとの間にはダイオード形態のＰチャネルＭＯＳＦＥＴＭＰ１が設けられ、かかるＭＯＳＦＥＴＭＰ１と上記ＭＯＳＦＥＭＰ４が電流ミラー形態に接続されることにより、上記抵抗Ｒ１で形成した電流に対応した電流が上記ＭＯＳＦＥＴＭＰ６に流れるようにされる。上記ＰチャネルＭＯＳＦＥＴをＮチャネルＭＯＳＦＥＴに代え、ＮチャネルＭＯＳＦＥＴをＰチャネルＭＯＳＦＥＴに代えても同様な差動アンプを構成することができる。
【００４２】
図１０には、この発明が適用されたカメラ用前処理ＬＳＩの一実施例の構成図が示されている。この実施例は、前記図４の実施例の相関二重サンプリングアンプＣＤＳの構成を具体的に示したものである。前記図４のように黒レベルサンプル用と信号サンプル用の入力容量と帰還容量とオフセット加算用のバッファとスイッチ及び電圧保持回路をそれぞれ二組ＶＤＨ１ｅ，２ｅ及びＶＨＤ１ｏ，２ｏ持つ構成として、一方の入力容量がサンプル動作をしている間、他方は増幅動作を行うインタリーブ動作が可能となっている。なお、上記スイッチや電圧保持回路に付された各記号の末尾の文字ｅはインタリーブ動作のＥＶＥＮ（偶数）を表し、ｏはＯＤＤ（奇数）を表している。
【００４３】
上記図１０の相関二重サンプリングアンプＣＤＳの動作を図１１に示した波形図を参照して説明する。イメージセンサＣＣＤで形成された画像信号が結合容量を介して入力端子ＣＤＳＩＮに供給される。この入力端子ＣＤＳＩＮから入力された画素信号のフィードスルー部f0は、スイッチp1eがオンすることで入力容量c1eにサンプルされる。続いて画素信号の信号部s0がスイッチp2eがオンすることで容量c2eにサンプルされる。ここで、イメージセンサＣＣＤからの画素信号が光学的黒の期間（以下ＯＢＰ期間）、即ちイメージセンサＣＣＤからの信号が黒レベルを出力し続ける期間である場合、積分器ＩＮＴＧの入力スイッチ（obe）はオンしている状態であり、電圧保持回路ＶＨＤ１ｅ〜ＶＨＤ２ｏを構成する差動アンプはセルフバイアスの状態となっている。
【００４４】
また、スイッチp2eがオフするまでのクロック一周期の期間で上記積分器ＩＮＴＧの入力スイッチ(pse)はオンしている状態であり、ＣＤＳアンプ出力とクランプレベルＣＬＶを比較した誤差検出アンプＥＡが出力した誤差成分をサンプルする。スイッチp2eにより画素信号の信号部がサンプルされた後、スイッチpseがオフし、スイッチpaeがオンして積分動作が行われる。同時に積分器出力は電圧保持回路ＶＨＤ１ｅとＶＨＤ２ｅの容量にオフセットが半分ずつサンプルされる。更にバッファＢＡを通して、フィードスルー部と信号部との差信号に、電圧v1eとv2eの差信号がオフセットとして加算され、それが入力容量と帰還容量との比（c2e/cfe及びc1e/cfe）で決まるゲインで増幅される。
【００４５】
一方、スイッチpaeがオンしている間、イメージセンサＣＣＤからは次の画素信号が伝送されており、この画素信号のフィードスルー部f1は、スイッチp1oがオンすることによりサンプルされる。そして、信号部s1はスイッチp2oがオンすることによりサンプルされる。スイッチp2oがオフするまでのクロック一周期の間、積分器ＩＮＴＧの入力スイッチ(pso)はオンしており、ＣＤＳアンプ出力とクランプレベルＣＬＶを比較した誤差検出アンプＥＡが出力した誤差成分をサンプルする。スイッチp2oにより画素信号の信号部がサンプルされた後、スイッチpsoがオフし、スイッチpaoがオンして積分動作が行われる。同時に積分器出力は電圧保持回路ＶＨＤ１ｏとＶＨＤ２ｏの容量にオフセットが半分ずつサンプルされる。更にバッファＢＡを通して、フィードスルー部s1と信号部f1との差信号に電圧v1oとv2oの差信号がオフセットとして加算され、それが入力容量と帰還容量との比（c2o/cfo及びc1o/cfo）で決まるゲインで増幅される。ＯＢＰ期間にある間、スイッチ(obo)がオンした状態であり、この間に所望の電圧レベルが電圧保持回路ＶＨＤ１ｏ，ＶＤＨ２ｏにサンプルされる。上記ＯＢＰ期間が終了した場合はスイッチoboとpso及びobeとpseがオフした状態となり、電圧保持回路ＶＨＤ１ｅとＶＨＤ２ｅ及びＶＨＤ１ｏとＶＤＨ２ｏにサンプルされたv1eとv2e及びv1oとv2oは保持される。
【００４６】
この発明に係る相関二重サンプリングアンプＣＤＳでは、後段の誤差増幅器ＥＡ及び積分器ＩＮＴＧやアナログ／デジタル変換器ＡＤＣも含めてインタリーブ化する事で速度を半分に出来るために消費電流を低減できる。上記のようなカメラ前処理用ＬＳＩ（ＡＦＥ）の消費電力の大半を占めるアナログ／デジタル変換器ＡＤＣを、精度を犠牲にすることなく低電力化が出来ることで、ＡＦＥの精度を上げつつ消費電力を大幅に低減することが出来る。ＣＤＳアンプ本体に容量を二組設けてインタリーブ化することで、アンプは常に増幅を行うことになり、その増幅時間はサンプルとホールド時間が等しい場合、インタリーブ化していない場合の２倍となる。これによりアンプの速度を半分に出来る。アンプの速度はアンプの入力トランジスタの自己コンダクタンスｇｍ比例し、ｇｍは電流の平方根に比例する為に速度が半分になると電流は１／４となる。
【００４７】
図１２には、この発明に用いられる差動アンプの一実施例の回路図が示されている。この実施例の差動アンプは、入力信号としてVIN1、VIN2、出力としてVO1 、VO2 がある完全差動型増幅器であり、フォールデッドカスコードアンプの初段と、出力段、及びコモンモードフィードバックアンプ、コモンモードセンス回路からなる構成である。端子VCMIは差動アンプの出力中心を決めるバイアス電圧で、VSHBN1、VSHBN2及びVSHBP1、VSHBP2は差動アンプの電流源に印加されるバイアス電圧である。この差動アンプは、図１０に示した相関二重サンプリングアンプＣＤＳやエラーアンプ、及び図５に示したようなバッファアンプＡＭＰに用いることができる。
【００４８】
差動アンプの初段は、入力信号VIN1、VIN2がゲートに入力されるＮチャネルＭＯＳＦＥＴＭＮ７１、ＭＮ７２と、その共通ソースと回路の接地電位ＶＳＳとの間に設けられた電流源としてのＮチャネルＭＯＳＦＥＴＭＮ７と、ドレインと電源電圧ＶＤＤとの間に設けられた電流源負荷としてのＰチャネルＭＯＳＦＥＴＭＰ７１、ＭＰ７２、ＰチャネルＭＯＳＦＥＴＭＰ６、ＭＰ８とＰチャネルＭＯＳＦＥＴＭＰ６０、ＭＰ８０とＮチャネルＭＯＳＦＥＴＭＮ６０、ＭＮ８０とＮチャネルＭＯＳＦＥＴＭＮ６、ＭＮ８で構成されるフォールデッドカスコード形式とされる。
【００４９】
差動アンプの出力段は初段の出力ｏ３、ｏ４がゲートに入力されるＮチャネルＭＯＳＦＥＴＭＮ６１、ＭＮ８１と、電流源負荷となるＰチャネルＭＯＳＦＥＴＭＰ６１、ＭＰ８１とＭＰ６２、ＭＰ８２からなり、出力信号VO1、VO2を出力する。ＮチャネルＭＯＳＦＥＴＭＮ４１、ＭＮ４２、ＭＮ４、ＰチャネルＭＯＳＦＥＴＭＰ４１、ＭＰ４２は差動アンプの出力中心を決めるコモンモードフィードバックアンプを構成する。ＮチャネルＭＯＳＦＥＴＭＮ４３、ＭＮ４４と容量Ｃ３、Ｃ４は差動アンプ出力のコモンモード電圧を検出するコモンモードセンス回路を構成する。
【００５０】
上記コモンモードセンス回路はクロック信号VSMPL がハイレベルの時に出力VO1 、VO2 をＮチャネルＭＯＳＦＥＴＭＮ４３、ＭＮ４４で短絡し、センスしたコモンモード電圧を容量Ｃ３、Ｃ４に保存する。ＮチャネルＭＯＳＦＥＴＭＮ９１、ＭＮ９２と容量Ｃ１、Ｃ２は位相補償をする為の回路である。位相補償回路のＮチャネルＭＯＳＦＥＴＭＮ９１、ＭＮ９２は、ＮチャネルＭＯＳＦＥＴＭＮ９、ＭＮ９０、ＭＰ９、ＭＰ９０で発生する電圧でバイアスされる。
【００５１】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、積分回路は、前記のようなＡＦＥに用いられるもの他、積分回路やアナログ的なカウンタ回路やチャージポンプ回路としても利用できる。ＣＣＤは、従来のように１水平ライン毎に水平帰線期間及び１フレーム毎に垂直帰還期間が設けられるもの他、水平帰還期間を省略して１フレーム毎に一定のブランキング期間を設け、フレーム周波数を高くした画素信号を形成するものであってもよい。この場合でも、前記図３、図１０のような帰還ループ及び積分回路により対応できる。電圧保持回路は、前記のような半導体集積回路に形成されるもの他、外部端子に接続された容量素子を用いるものであってもよい。スイッチは、ＭＯＳＦＥＴを用いたアナログスイッチ等種々の実施形態を採ることができる。この発明は、積分回路を内蔵する半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【００５２】
【図１】この発明に係る積分回路の一実施例を示す回路図である。
【図２】図１の積分回路の動作の一例を説明するための波形図である。
【図３】この発明が適用されたカメラ用前処理ＬＳＩの一実施例を示すブロック図である。
【図４】この発明が適用されたカメラ用前処理ＬＳＩの他の一実施例を示すブロック図である。
【図５】図４のクランプループの部分構成図である。
【図６】図３の電圧保持回路の一実施例を示す基本的ブロック図である。
【図７】この発明に用いられる電圧保持回路の他の一実施例を示す基本的ブロック図である。
【図８】この発明に用いられる電圧保持回路の更に他の一実施例を示す基本的ブロック図である。
【図９】この発明に用いられる差動増幅回路の一実施例を示す回路図である。
【図１０】この発明が適用されたカメラ用前処理ＬＳＩの一実施例を示す構成図である。
【図１１】図１０の相関二重サンプリングアンプの動作を説明するための波形図である。
【図１２】この発明に用いられる差動アンプの一実施例を示す回路図である。
【図１３】本願発明に先立って検討されたカメラ用前処理ＬＳＩのブロック図である。
【符号の説明】
【００５３】
ＡＭＰ…バッファアンプ、ＡＭＰ，ＢＡ１，ＢＡ２…バッファアンプ、ＩＮＴＧ，ＩＮＴＧ１，２…積分器、ＬＰＦ，ＬＰＦ１，２…ローパスフィルタ、ＣＤＳ…相関二重サンプリングアンプ、Ｃ１〜Ｃ４，ＣＦ…キャパシタ、Ｓ１〜Ｓ８，ＳＷ…スイッチ、ＡＤＣ…アナログ／デジタル変換器、ＤＧＢ…デジタル信号処理回路、ＣＣＤ…イメージセンサ、ＶＤＨ，ＶＨＤ１，２，ＶＨＤ１ｅ〜ＶＤＨ２ｏ…電圧保持回路、ｐ１ｅ〜ｐ２ｏ，ｐａｏ，ｐａｅ，ｏｂｅ，ｏｂｏ…スイッチ、ｃ１ｏ〜ｃ２ｏ，ｃｆｅ，ｃｆｏ…キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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