(57)【要約】【課題】オン電流が十分に大きいｎチャネルＭＯＳＦＥＴをＳＯＳ基板上に形成する技術を提供する。【解決手段】ＳＯＳ基板のシリコンエピタキシャル層にｐ型で六面体構造のチャネル形成部１２１を設けるとともに、このチャネル形成部１２１の両側面にゲート酸化膜１２５とゲート電極１３１とを設ける。これにより、チャネル形成部１２１の両側面に沿ってチャネルを形成することができる。ＳＯＳ基板１１０では、製造時にシリコンエピタキシャル層１１２に、表面と平行な方向の圧縮応力が発生する。このため、チャネル形成部１２１の上面に沿ってチャネルを形成すると、電子の移動度が小さくなる。これに対して、シリコンエピタキシャル層１１２の表面と垂直な方向には引張応力が発生するので、チャネル形成部１２１の側面に沿ってチャネルを形成することにより、電子の移動度を大きくすることができ、オン電流を大きくできる。【選択図】図１
2007019064.tif 000002
【特許請求の範囲】
【請求項１】
サファイア基板とシリコン半導体層とを有する半導体基板に形成された電界効果トランジスタであって、
前記シリコン半導体層を用いて形成された、ｐ型で六面体構造のチャネル形成部と、
該シリコン半導体層を用いて、前記チャネル形成部の対応する端面と接するように形成されたｎ型ソース領域およびｎ型ドレイン領域と、
前記チャネル形成部の側面にゲート絶縁膜を介して接するように形成されたゲート電極と、
を備えることを特徴とする電界効果トランジスタ。
【請求項２】
前記ゲート電極が、前記ゲート絶縁膜を介して前記チャネル形成部の側面のみと接するように形成されたことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記ゲート電極が、前記ゲート絶縁膜を介して前記チャネル形成部の両側面および上面と接するように形成されたことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項４】
サファイア基板とシリコン半導体層とを有する半導体基板に形成された半導体装置であって、
前記シリコン半導体層を用いて形成されたｐ型で六面体構造の第１チャネル形成部と、前記半導体層を用いて前記第１チャネル形成部の対応する端面と接するように形成されたｎ型ソース領域およびｎ型ドレイン領域と、前記第１チャネル形成部の側面に第１ゲート絶縁膜を介して接する第１ゲート電極とを有するｎ型電界効果トランジスタと、
前記半導体層を用いて形成されたｎ型の第２チャネル形成部と、前記半導体層を用いて前記第２チャネル形成部の対応する端面と接するように形成されたｐ型ソース領域およびｐ型ドレイン領域と、前記第２チャネル形成部の上面に第２ゲート絶縁膜を介して接する第２ゲート電極とを有するｐ型電界効果トランジスタと、
を備えることを特徴とする半導体装置。
【請求項５】
前記第１ゲート電極が、前記第１ゲート絶縁膜を介して前記第１チャネル形成部の側面のみと接するように形成されたことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１ゲート電極が、前記第１ゲート絶縁膜を介して前記第１チャネル形成部の両側面および上面と接するように形成されたことを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記第２チャネル形成部が六面体構造に形成され、且つ、前記第２ゲート電極が前記第２ゲート絶縁膜を介して前記第２チャネル形成部の両側面および上面と接するように形成されたことを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＯＳ(Silicon on Sapphire) 基板を用いて作製した電界効果トランジスタ(FET;Field Effect Transistor) と、この電界効果トランジスタを用いた半導体装置とに関する。
【背景技術】
【０００２】
従来より、絶縁基板上にシリコン半導体層を形成してなる半導体基板が知られており、ＳＯＩ(Silicon On Insulater)基板と称されている。ＳＯＩ基板は、集積率が非常に高い集積回路の作製に適している。ＳＯＩ基板にＭＯＳ(Metal Oxide Semiconductor) 型の電界効果トランジスタ（以下、ＭＯＳＦＥＴと記す）を作製する技術としては、例えば下記特許文献１に記載されたものがある。
【０００３】
また、サファイア基板上にシリコンエピタキシャル層を形成してなるＳＯＩ基板が知られており、ＳＯＳ基板と称されている。ＳＯＳ基板にＭＯＳＦＥＴを作製する技術としては、例えば下記特許文献２に記載されたものが知られている。サファイアは絶縁性が非常に高いため、ＳＯＳ基板に形成したＭＯＳＦＥＴは寄生容量が非常に小さくなり、したがって、高周波性能に優れている。また、サファイアの絶縁性が高いことにより、ＳＯＳ基板には、Ｑ値（Ｑ＝ωＬ／Ｒ；ωは角周波数、Ｌはインダクタンス、Ｒは実効抵抗値）が非常に高いインダクタを形成することができる。その一方で、ＳＯＳ基板を用いる場合、通常のシリコン基板を用いる場合と同じＣＭＯＳ(Complementary Metal Oxide Semiconductor) プロセスを使用できること、ウェル形成工程が不要であることなどの理由により、高価なサファイア基板を使用しているにも拘わらず、バルク構造のシリコンチップと同程度あるいはこれよりも安価に、集積回路チップを製造することができる。このような理由から、ＳＯＳ基板を用いた集積回路は、基板、製造コストともに高価なＧａＡｓ集積回路に代えて、ギガヘルツレベルの高周波回路に適用することが期待される。
【０００４】
しかしながら、ＳＯＳ基板にＭＯＳＦＥＴを作製する場合、通常のシリコン基板を用いる場合と比較して、ｎチャネルＦＥＴのオン電流が非常に小さくなってしまうという欠点がある。これは、以下のような原因によるものであると考えられる。
【０００５】
サファイア基板上にシリコンエピタキシャル層を形成するときの成膜温度は、非常に高温（例えば９００〜１０００℃程度）である。このため、成膜後に基板温度を室温まで低下させる際に、サファイア基板およびシリコンエピタキシャル層は、収縮する。しかし、サファイア基板とシリコンエピタキシャル層とは、熱膨張係数に約２倍の差があり、したがって温度低下時の収縮率にも大きな差がある。このため、室温まで冷却されたとき、シリコンエピタキシャル層には、圧縮応力が発生する。この圧縮応力により、シリコンエピタキシャル層の結晶格子間隔は、基板表面と平行な方向に縮む。格子間隔が小さくなると、ホールの移動度は大きくなるが、電子の移動度は小さくなる。このためＳＯＳ基板を用いたＭＯＳＦＥＴでは、通常のシリコン基板を用いたＭＯＳＦＥＴと比較して、ｐチャネルＦＥＴのオン電流は大きくなるが、ｎチャネルＦＥＴのオン電流が小さくなってしまうのである。
【０００６】
このような欠点を解消する方法としては、例えば、下記特許文献３に記載されたものを適用することが考えられる。特許文献３では、ＦＥＴ素子形成面に引張応力を有する被膜を形成することにより、チャネル領域の収縮を緩和している（例えば特許文献３の段落００４３参照）。しかし、このような技術をＳＯＳ基板技術に適用しても、ｎチャネルＦＥＴのオン電流を十分に大きくすることはできない。
【特許文献１】特開平１−１８３８５５号公報
【特許文献１】特表平８−５１２４３２号公報
【特許文献１】特開２００３−０６００７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明の課題は、オン電流が十分に大きい電界効果トランジスタをＳＯＳ基板上に形成する技術を提供することにある。
【課題を解決するための手段】
【０００８】
（１）第１の発明に係る電界効果トランジスタは、サファイア基板とシリコン半導体層とを有する半導体基板に形成された電界効果トランジスタに関する。
【０００９】
そして、シリコン半導体層を用いて形成されたｐ型で六面体構造のチャネル形成部と、シリコン半導体層を用いてチャネル形成部の対応する端面と接するように形成されたｎ型ソース領域およびｎ型ドレイン領域と、チャネル形成部の側面にゲート絶縁膜を介して接するように形成されたゲート電極とを備える。
【００１０】
（２）第２の発明に係る半導体装置は、サファイア基板とシリコン半導体層とを有する半導体基板に形成された半導体装置に関する。
【００１１】
そして、シリコン半導体層を用いて形成されたｐ型で六面体構造の第１チャネル形成部と、半導体層を用いて第１チャネル形成部の対応する端面と接するように形成されたｎ型ソース領域およびｎ型ドレイン領域と、第１チャネル形成部の側面に第１ゲート絶縁膜を介して接する第１ゲート電極とを有するｎ型電界効果トランジスタと、半導体層を用いて形成されたｎ型の第２チャネル形成部と、半導体層を用いて第２チャネル形成部の対応する端面と接するように形成されたｐ型ソース領域およびｐ型ドレイン領域と、第２チャネル形成部の上面に第２ゲート絶縁膜を介して接する第２ゲート電極とを有するｐ型電界効果トランジスタとを備える。
【発明の効果】
【００１２】
（１）第１の発明によれば、ｐ型チャネル形成部の側面にチャネルを形成するので、オン電流が十分に大きいｎチャネル電界効果トランジスタを提供することができる。
【００１３】
（２）第２の発明によれば、ｐ型チャネル形成部の側面にチャネルを形成し且つｎ型チャネル形成部の上面にチャネルを形成するので、ｎチャネル電界効果トランジスタ、ｐチャネル電界効果トランジスタともにオン電流が十分に大きい半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１５】
第１の実施形態
以下、この発明の第１の実施形態に係るｎチャネルＭＯＳＦＥＴについて、図１および図２を用いて説明する。
【００１６】
図１はこの実施形態に係るｎチャネルＭＯＳＦＥＴの構造を示す平面図、図２（Ａ）は図１のＡ−Ａ”断面図、図２（Ｂ）は図１のＢ−Ｂ”断面図である。
【００１７】
図１および図２に示したように、この実施形態に係るｎチャネルＭＯＳＦＥＴ１００は、ＳＯＳ基板１１０に、素子形成領域１２０、ゲートパターン１３０、中間絶縁膜１４０および配線パターン１５０，１６０を形成することによって、得られる。
【００１８】
ＳＯＳ基板１１０は、サファイア基板１１１とシリコンエピタキシャル層１１２とによって構成される。
【００１９】
素子形成領域１２０は、シリコンエピタキシャル層１１２をエッチング加工することにより、「ロ」字状に形成される。この素子形成領域１２０は、２個のチャネル形成部１２１と、ソース領域１２２と、ドレイン領域１２３とを有する。
【００２０】
チャネル形成部１２１は、「ロ」字形状の、ゲートパターン１３０直下部分に、素子分離領域１２４を挟んで配置される。これらのチャネル形成部１２１は、六面体構造に形成され、ｐ型である。チャネル形成部１２１の両側面には、それぞれ、ゲート酸化膜１２５が形成される。また、チャネル形成部１２１の上面には、酸化膜１２６が形成される。酸化膜１２６は、ゲート電極１３１（後述）がチャネル形成部１２１の上面側にチャネルを形成しないような厚さに、形成される。
【００２１】
ソース領域１２２およびドレイン領域１２３は、２個のチャネル形成部１２１の対応する端面と接するように、形成される。ソース領域１２２およびドレイン領域１２３は、ｎ型である。
【００２２】
ゲートパターン１３０は、ゲート電極１３１と、サイドウォール１３２とを有している。ゲート電極１３１は、ゲート酸化膜１２５を介して、２個のチャネル形成部１２１の側面とそれぞれ接する。サイドウォール１３２は絶縁材料で形成され、ゲート電極１３１と中間絶縁膜１４０との境界に空隙が発生することを防止するための膜である。
【００２３】
中間絶縁膜１４０は、素子形成領域１２０およびゲートパターン１３０の全面を覆うように形成される。この中間絶縁膜１４０は、ソース領域１２２上に形成された１個または複数個のコンタクトホール１４１と、ドレイン領域１２３上に形成された１個または複数個のコンタクトホール１４２とを有する。
【００２４】
配線パターン１５０，１６０は、中間絶縁膜１４０上に形成される。配線パターン１５０は、コンタクトホール１４１を介して、ソース領域１２２に接続される。同様に、配線パターン１６０は、コンタクトホール１４２を介して、ドレイン領域１２３に接続される。
【００２５】
次に、この実施形態に係るｎチャネルＭＯＳＦＥＴの動作を説明する。
【００２６】
ゲート電極１３１に電位を印加すると、ゲート酸化膜１２５を介して、各チャネル形成部１２１の側面に、この電位が印加される。これにより、各チャネル形成部１２１の各側面は、チャネル２０１が形成される（図２（Ａ）参照）。これにより、ソース領域１２２とドレイン領域１２３とが導通し、電流が流れる。
【００２７】
上述のように、ＳＯＳ基板１１０のシリコンエピタキシャル層１１２は、圧縮応力のために、サファイア基板１１１の表面に平行な方向の結晶格子間隔が縮小している。チャネル形成部１２１も、シリコンエピタキシャル層１１２から形成されるので、当該方向に結晶格子間隔が縮小している。ここで、サファイア基板１１１の表面に平行な方向の格子間隔が縮小すると、この圧縮応力を緩和するために、該基板１１１の表面に垂直な方向の格子間隔が大きくなる。すなわち、サファイア基板１１１の表面と平行な方向に圧縮応力が発生した場合、該表面と垂直な方向に引張応力が発生することになる。このため、チャネル形成部１２１の側面にチャネル２０１を形成した場合、電子の移動度は、圧縮応力が発生していない場合よりも、かえって大きくなる。したがって、この実施形態のｎチャネルＭＯＳＦＥＴ１００では、通常のシリコン基板を用いたｎチャネルＭＯＳＦＥＴよりも、オン電流が大きくなる。
【００２８】
本発明者の検討によれば、ＳＯＳ基板１１０に圧縮応力が発生した場合、該圧縮応力が発生していない場合と比較して、電子の移動度が３０パーセント程度減少する。これに対して、引張応力が発生した面にチャネルを形成した場合、圧縮・引張応力が発生していないＳＯＳ基板１１０と比較して、電子の移動度を３０パーセント程度増加させることができる。したがって、この実施形態によれば、従来のＭＯＳＦＥＴ（圧縮応力が発生したＳＯＳ基板のシリコンエピタキシャル層上面にゲート電極を形成したＭＯＳＦＥＴ）と比較して、電子の移動度を６０パーセント程度増加させることができる。
【００２９】
一方、ｐチャネルＭＯＳＦＥＴにおいて、ＳＯＳ基板１１０に圧縮応力が発生すると、該圧縮応力が発生していない場合と比較して、ホールの移動度が３０パーセント程度増加する。したがって、従来のＭＯＳＦＥＴと同様の構成により十分なオン電流を得ることができる。
【００３０】
なお、この実施形態では、チャネル形成部１２１の両側面にチャネル２０１を形成することとしたが、チャネル形成部１２１の片方の側面のみにチャネル２０１を形成することとしてもよい。この場合には、ゲート電極１３１とチャネル形成部１２１とが対向する面積を小さくでき、これにより寄生容量を減らすことができる。
【００３１】
第２の実施形態
次に、この発明の第２の実施形態に係るｎチャネルＭＯＳＦＥＴについて、図３を用いて説明する。
【００３２】
この実施形態に係るｎチャネルＭＯＳＦＥＴの平面構造は、第１の実施形態と場合（図１参照）と同様である。
【００３３】
図３は、この実施形態に係るｎチャネルＭＯＳＦＥＴの構造を示す概念図であり、（Ａ）は図１のＡ−Ａ”断面図、（Ｂ）は図１のＢ−Ｂ”断面図に相当する。図３において、図１、図２と同じ符号は、これらの図と同じ構成要素を示している。
【００３４】
図３に示したように、この実施形態に係るｎチャネルＭＯＳＦＥＴは、チャネル形成部１２１の上面もゲート酸化膜３０１を介してゲート電極１３１と接している点で、第１の実施形態に係るＭＯＳＦＥＴ１００と異なる。これにより、チャネル形成部１２１の上面および側面の両方に、チャネル３０２が形成される。
【００３５】
上述したように、チャネル形成部１２１の上面にチャネルを形成した場合、当該チャネル形成部１２１の側面に形成したチャネルと比較して、７０パーセント程度の電子移動度が得られる。したがって、チャネル形成部１２１の側面に加えて、当該チャネル形成部１２１の上面にもチャネルを形成することにより、ｎチャネルＭＯＳＦＥＴのオン電流をさらに増加させることができる。この効果は、チャネル形成部１２１の上面の面積が大きい場合ほど有効である。
【００３６】
なお、ここではｎチャネルＭＯＳＦＥＴを例に採って説明したが、この実施形態に係る構造は、ｐチャネルＭＯＳＦＥＴにも適用することができる。すなわち、ｐチャネルＭＯＳＦＥＴにおいて、チャネル形成部の側面および上面の両方と接するようなゲート電極を設けることにより、ホール移動度が大きい面と小さい面の両方にチャネルを形成することができるので、従来よりもオン電流を増大させることができる。
【００３７】
第３の実施形態
次に、この発明の第３の実施形態に係る半導体装置について、図４〜図６を用いて説明する。
【００３８】
図４〜図６は、この実施形態に係る半導体装置の構造を示す概念図であり、図４は平面図、図５は図４のＡ−Ａ”断面図、図６（Ａ）は図４のＢ−Ｂ”断面図、図６（Ｂ）は図４のＣ−Ｃ”断面図である。図４〜図６において、図１、図２と同じ符号は、これらの図と同じ構成要素を示している。
【００３９】
図４〜図６に示したように、この実施形態に係る半導体装置は、ｐチャネルＭＯＳＦＥＴ４００と、ｎチャネルＭＯＳＦＥＴ１００とを備えている。ｎチャネルＭＯＳＦＥＴ１００の構造は、第１の実施形態に係るｎチャネルＭＯＳＦＥＴ１００と同じである。一方、ｐチャネルＭＯＳＦＥＴ４００は、素子形成領域４１０、ゲートパターン４２０、配線パターン４４０，４５０を有する。
【００４０】
素子形成領域４１０は、シリコンエピタキシャル層１１２をエッチング加工することにより、矩形に形成される。この素子形成領域４１０は、チャネル形成部４１１と、ソース領域４１２と、ドレイン領域４１３とを有する。
【００４１】
チャネル形成部４１１は、ゲートパターン４２０の直下部分に配置される。このチャネル形成部４１１は、ｎ型である。チャネル形成部４１１の上面および側面には、ゲート酸化膜１２７が形成される。
【００４２】
ソース領域４１２およびドレイン領域４１３は、チャネル形成部４１１の対応する端面と接するように、形成される。ソース領域４１２およびドレイン領域４１３は、ｐ型である。
【００４３】
ゲートパターン４２０は、ゲート電極４２１と、サイドウォール４２２とを有している。ゲート電極４２１は、ゲート酸化膜１２７を介して、チャネル形成部４１１と接する。サイドウォール４２２は絶縁材料で形成され、ゲート電極４２１と中間絶縁膜１４０との境界に空隙が発生することを防止するための膜である。
【００４４】
中間絶縁膜１４０には、コンタクトホール１４３，１４４が、１個または複数個ずつ形成される。コンタクトホール１４３は、ソース領域４１２上に形成される。また、コンタクトホール１４４は、ドレイン領域４１３上に形成される。
【００４５】
配線パターン４４０，４５０は、中間絶縁膜１４０上に形成される。配線パターン４４０は、コンタクトホール１４３を介して、ソース領域４１２に接続される。同様に、配線パターン４５０は、コンタクトホール１４４を介して、ドレイン領域４１３に接続される。
【００４６】
次に、この実施形態に係る半導体装置の動作を説明する。
【００４７】
ゲート電極１３１，４２１に電位を印加すると、ゲート酸化膜１２６，１２７を介して、チャネル形成部１２１の側面とチャネル形成部４１１の上面、側面とに、この電位が印加される。これにより、チャネル形成部１２１の各側面にはチャネル２０１が形成され、且つ、チャネル形成部４１１の上面にはチャネル５０１が形成される（図５参照）。これにより、ソース領域１２２とドレイン領域１２３とが導通して電流が流れるとともに、ソース領域４１２とドレイン領域４１３とが導通して電流が流れる。
【００４８】
第１の実施形態と同様、ｎチャネルＭＯＳＦＥＴ１００では、チャネル形成部１２１の側面（すなわち引張応力が発生している面）にチャネル２０１，２０１が形成されるので、電子移動度が増大し、したがって、通常のシリコン基板を用いたｎチャネルＭＯＳＦＥＴよりもオン電流が大きくなる。また、ｐチャネルＭＯＳＦＥＴ４００では、チャネル形成部４１１の上面（すなわち圧縮応力が発生している面）と側面の両方にチャネル５０１が形成されるので、ホール移動度が増大し、したがって、通常のシリコン基板を用いたｐチャネルＭＯＳＦＥＴよりもオン電流が大きくなる。このように、この実施形態に係る半導体装置によれば、ｎチャネルＭＯＳＦＥＴ１００、ｐチャネルＭＯＳＦＥＴ４００ともに、オン電流を大きくすることができる。
【００４９】
第４の実施形態
次に、この発明の第４の実施形態に係る半導体装置について、図７〜図９を用いて説明する。
【００５０】
図７〜図９は、この実施形態に係る半導体装置の構造を示す概念図であり、図７は平面図、図８は図７のＡ−Ａ”断面図、図９（Ａ）は図７のＢ−Ｂ”断面図、図９（Ｂ）は図７のＣ−Ｃ”断面図である。図７〜図９において、図１〜図６と同じ符号は、これらの図と同じ構成要素を示している。
【００５１】
図７〜図９に示したように、この実施形態に係る半導体装置は、ｐチャネルＭＯＳＦＥＴ６００と、ｎチャネルＭＯＳＦＥＴ３００とを備えている。ｎチャネルＭＯＳＦＥＴ３００の構造は、第２の実施形態に係るｎチャネルＭＯＳＦＥＴ（図１、図３参照）と同じである。一方、ｐチャネルＭＯＳＦＥＴ６００は、素子形成領域６１０を有する。
【００５２】
素子形成領域６１０は、シリコンエピタキシャル層１１２内に、「ロ」字状に形成される。この素子形成領域６１０は、２個のチャネル形成部６１１と、ソース領域６１２と、ドレイン領域６１３とを有する。
【００５３】
チャネル形成部６１１は、「ロ」字形状の、ゲートパターン４２０直下部分に、素子分離領域６１４を挟んで配置される。チャネル形成部６１１は、六面体構造に形成され、ｎ型である。チャネル形成部６１１の両側面および上面には、それぞれ、ゲート酸化膜６１５が形成される。
【００５４】
このように、この実施形態では、ｎチャネルＭＯＳＦＥＴ６００およびｐチャネルＭＯＳＦＥＴ３００の両方において、チャネル形成部６１１，１２１の側面および上面に、ゲート酸化膜６１５，３０１が形成されている。したがって、ＭＯＳＦＥＴ６００，３００において、チャネル形成部６１１，１２１の側面および上面の両方に、チャネルを形成することができる。このため、この実施形態によれば、ｐチャネルＭＯＳＦＥＴ６００およびｎチャネルＭＯＳＦＥＴ３００ともに、オン電流を大きくすることができる。
【図面の簡単な説明】
【００５５】
【図１】第１の実施形態に係るｎチャネル電界効果トランジスタの構造を示す概念図である。
【図２】第１の実施形態に係るｎチャネル電界効果トランジスタの構成を説明するための概念図である。
【図３】第２の実施形態に係るｎチャネル電界効果トランジスタの構造を示す概念図である。
【図４】第３の実施形態に係る半導体装置の構造を示す概念図である。
【図５】第３の実施形態に係る半導体装置の構造を示す概念図である。
【図６】第３の実施形態に係る半導体装置の構造を示す概念図である。
【図７】第４の実施形態に係る半導体装置の構造を示す概念図である。
【図８】第４の実施形態に係る半導体装置の構造を示す概念図である。
【図９】第４の実施形態に係る半導体装置の構造を示す概念図である。
【符号の説明】
【００５６】
１００  ｎチャネルＭＯＳＦＥＴ
１１０  ＳＯＳ基板
１１１  サファイア基板
１１２  シリコンエピタキシャル層
１２０  素子形成領域
１２１  チャネル形成部
１２２  ソース領域
１２３  ドレイン領域
１２４  素子分離領域
１２５  ゲート酸化膜
１２６  酸化膜
１３０  ゲートパターン
１３１  ゲート電極
１３２  サイドウォール
１４０  中間絶縁膜
１４１，１４２  コンタクトホール
１５０，１６０  配線パターン
２０１  チャネル
【図１】
2007019064.tif 000003
【図２】
2007019064.tif 000004
【図３】
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【図４】
2007019064.tif 000006
【図５】
2007019064.tif 000007
【図６】
2007019064.tif 000008
【図７】
2007019064.tif 000009
【図８】
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【図９】
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