(57)【要約】【課題】窒化物化合物半導体を用いた電界効果トランジスタにおいて、チップ面積が小さく高耐圧動作が可能とする。【解決手段】n+型GaN基板上にn-型GaN層にn+型InAlGaN 4元コンタクト層が形成され、このn-型GaN層上及びn+型コンタクト層はその上に形成されたWSiソース電極に庇が形成される形で選択的にエッチングされており、このソース電極をマスクとしてゲート電極がセルフアライン工程にて形成されている。ここで寄生容量低減の低誘電率を有するベンゾシクロブテン(BCB)膜が前記電流が流れる領域の側部を埋める形で形成されていても、例えばａ面などのいわゆる無極性面上にて窒化物半導体層が形成された形でも良い。【選択図】図１
2007142243.tif 000002
【特許請求の範囲】
【請求項１】
キャリア濃度の異なる第一の窒化物半導体層と第二の窒化物半導体層が互いに接する形で形成されており、前記第一の窒化物半導体層のキャリア濃度が前記第二の窒化物半導体層のそれよりも大きく、前記第一及び第二の窒化物半導体層に凸部が形成され、かつ第一の窒化物半導体層に接しかつ庇を形成する形でソース電極が形成され、さらに前記庇の外側に位置しかつ前記第二の窒化物半導体層に接する形でゲート電極が形成されていることを特徴とする窒化物半導体電界効果トランジスタ。
【請求項２】
前記ソース電極の上方にて接する形で前記ゲート電極と同一の電極材料膜が形成されていることを特徴とする、請求項１記載の窒化物半導体電界効果トランジスタ。
【請求項３】
前記第一の窒化物半導体層がInAlGaN 4元混晶により構成されることを特徴とする、請求項１，２記載の窒化物半導体電界効果トランジスタ。
【請求項４】
前記InAlGaN 4元混晶が第二の窒化物半導体層に格子整合する組成であることを特徴とする、請求項３記載の窒化物半導体電界効果トランジスタ。
【請求項５】
前記InAlGaN 4元混晶にて生じる分極が第二の窒化物半導体層における分極と同じかそれよりも大きいことを特徴とする、請求項３記載の窒化物半導体電界効果トランジスタ。
【請求項６】
前記ゲート電極の下方でかつ前記第二の窒化物半導体層の内部に高抵抗化領域が形成されていることを特徴とする、請求項１，２記載の窒化物半導体電界効果トランジスタ。
【請求項７】
前記ゲート電極の周辺部の下方が全て高抵抗化領域であることを特徴とする、請求項６記載の窒化物半導体電界効果トランジスタ。
【請求項８】
前記ソース電極の一部での下方における第一及び第二の窒化物半導体層の内部に高抵抗化領域が形成されていることを特徴とする、請求項１及び２記載の窒化物半導体電界効果トランジスタ。
【請求項９】
前記ソース電極の一部での下方において第一の窒化物半導体層が選択的に除去されていることを特徴とする、請求項１及び２記載の窒化物半導体電界効果トランジスタ。
【請求項１０】
前記ソース電極の一部での下方において第一の窒化物半導体層と前記ソース電極の間に絶縁膜が形成されていることを特徴とする、請求項１及び２記載の窒化物半導体電界効果トランジスタ。
【請求項１１】
前記ソース電極の周辺部が前記第一及び第二の窒化物半導体層における<1-100>方向あるいは<11-20>方向のいずれかの線分のみにより構成されていることを特徴とする、請求項１及び２記載の窒化物半導体電界効果トランジスタ。
【請求項１２】
前記ソース電極の一部がWSiにより構成されていることを特徴とする、請求項１及び２記載の窒化物半導体電界効果トランジスタ。
【請求項１３】
前記電界効果トランジスタの凸部の側部にベンゾシクロブテン膜が埋め込まれる形で形成されていることを特徴とする、請求項１及び２記載の窒化物半導体電界効果トランジスタ。
【請求項１４】
前記第一及び第二の窒化物半導体層表面が、窒素原子とIII族金属原子の数が同一である無極性面であることを特徴とする、請求項１及び２記載の窒化物半導体電界効果トランジスタ。
【請求項１５】
前記第一及び第二の窒化物半導体層表面が、窒素原子のみで構成される窒素面を最表面層とする(000-1)面であることを特徴とする、請求項１及び２記載の窒化物半導体電界効果トランジスタ。
【請求項１６】
前記窒化物半導体電界効果トランジスタがGaN基板上に形成されており、前記GaN基板裏面にドレイン電極が形成されていることを特徴とする、請求項１及び２記載の窒化物半導体電界効果トランジスタ。
【請求項１７】
基板上方にキャリア濃度の異なる第一の窒化物半導体層と第二の窒化物半導体層を互いに接する形でこの順に形成する工程と、前記第二の窒化物半導体層上でソース電極を選択的に形成する工程と、前記ソース電極をマスクとして前記第一及び第二の窒化物半導体層の一部を選択的にエッチングし前記ソース電極下方で庇を形成する工程と、前記庇をマスクとしてゲート電極を第一の窒化物半導体層に接する形で形成する工程を含み、前記第一の窒化物半導体層のキャリア濃度が第二の窒化物半導体層のそれよりも小さいことを特徴とする窒化物半導体電界効果トランジスタの製造方法。
【請求項１８】
前記庇を形成する工程の少なくとも一部にウェットエッチングを用いることを特徴とする、請求項１７記載の窒化物半導体電界効果トランジスタの製造方法。
【請求項１９】
前記第二の窒化物半導体層においてソース電極と接する部分がInAlGaN 4元混晶により構成される形で形成されることを特徴とする、請求項１７記載の窒化物半導体電界効果トランジスタの製造方法。
【請求項２０】
前記ソース電極及びゲート電極を形成する工程に続いて、前記第一及び第二の窒化物半導体層が選択的に除去された部分を埋める形でベンゾシクロブテン膜を形成する工程と、前記ソース電極上部に形成されたゲート電極と同一の導電性材料膜表面が露出するように、前記ベンゾシクロブテン膜を除去する工程と、前記ベンゾシクロブテン膜の上部に前記ソース電極及びゲート電極と電気的に接続された配線金属を形成する工程を含むことを特徴とする、請求項１７記載の窒化物半導体電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、民生機器の電源回路で用いられる高出力トランジスタに適用できる窒化物半導体を用いた電界効果トランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
GaNに代表される窒化物半導体はGaN及びAlNの禁制帯幅がそれぞれ室温で3.4eV、6.2eVと大きく絶縁破壊電界が大きい、また電子の飽和ドリフト速度がGaAsなどの化合物半導体あるいはSi半導体などに比べて大きいという特長を有しており、高耐圧高出力スイッチング素子応用に向け研究開発が活発に行われている。さらに(0001)面上のAlGaN/GaNへテロ構造においては面に垂直方向に生じる自発分極及びピエゾ分極により、アンドープ時においてもヘテロ界面に1x1013cm-2以上のシートキャリア濃度を有する２次元電子ガスが生じることを利用して、オン抵抗の小さないわゆるノーマリオン型のヘテロ接合電界効果トランジスタが報告されている(非特許文献１)。このような横型トランジスタにおいて耐圧を向上させるにはゲート電極とドレイン電極の間隔を大きくすることが必要であり、例えば前述のGaN系トランジスタではこの間隔を10μm程度にまですることで耐圧350Vが実現されている。さらなる高耐圧化に向けてはゲート電極端部での電界を緩和するためにソース電極をパッシベーション膜上部に配置するフィールドプレート構造なども有効である。このように横型トランジスタにおいて高耐圧素子を実現するためにはチップサイズが大きく、また作製プロセスが複雑になってしまうことが課題である。一方、より小さなチップ面積で高耐圧化を実現できるデバイス構造としてはPBT(Permeable Base Transistor)あるいはSIT(Static Induction Transistor:静電誘導トランジスタ)と呼ばれる縦型構造のトランジスタがある。半導体層に凸部を形成しその上下にソース及びドレイン電極を形成、さらに前記凸部の側壁にゲート電極を形成し、印加するゲート電圧によりチャネル電流を制御するトランジスタ構造が一般的である。この縦型トランジスタ構造を前記窒化物半導体に適用した例については、構造提案及びデバイスシミュレーション結果が報告されている(非特許文献２)。
【０００３】
ここで提案されている構造は以下の通りである。ドレイン電極上にn+型GaN層が形成されており、その上部に凸型構造を有するn-型GaN層及びn+型GaN層が形成されている。前記凸型構造の底部及び側壁のn-型GaN層に接する形でゲート電極が形成されている。前記凸部の上部にてソース電極が形成されている。ソース・ドレイン電極間を流れる電流はゲート電極に負電圧を印加することにより制御され、電界効果トランジスタを実現することが可能である。縦型デバイスにおいてドレイン耐圧を向上させるためにはゲート電極下でのn-型GaN層膜厚を厚くすること及びn-型GaN層のキャリア濃度を低減すれば良く、チップ面積を小さく保ったまま高耐圧化が実現できる。
【非特許文献１】M.Hikita et al. IEDM Tech Digest 2004, p.803
【非特許文献２】V.Camarchia et al. IEEE Electron Device Letters 23 (2002) 303
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来例においてその構造が示された縦型チャネルを有する窒化物半導体電界効果トランジスタ構造では、ゲート電極を前記凸部の側壁に接する形で形成する具体的な手法については明記されておらず、実際に側壁に接する形でゲート電極を形成することは非常に困難である。従来の考えうる製造方法では、例えばソース電極を形成した後にマスクパターンにてゲート電極を前記凸部の側方に形成する方法などが考えられるがマスク合わせの精度も考慮し、例えば側壁よりも0.2μm程度離れた位置でしか形成できないので、ゲート電圧によるドレイン電極の制御が不十分であり、良好なピンチオフ動作を実現できず、また高耐圧パワー素子で強く要望されるノーマリオフ動作の実現が非常に困難である。以上の通り、チップ面積が小さく実用上問題のない窒化物半導体を用いた縦型電界効果トランジスタを実現することが困難であった。
【０００５】
本発明は前述の技術的課題に鑑み、ソース電極を庇として前記凸部を形成し、ゲート電極をセルフアライン工程により形成することで、ゲート電極を電流が流れる領域である前記凸部の側壁に形成し、ゲート電圧によるドレイン電流の制御性を向上させ、ピンチオフ特性に優れ、チップ面積が小さな、窒化物半導体を用いた縦型チャネル電界効果トランジスタ及び製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記の課題を解決するために、本発明の窒化物半導体電界効果トランジスタ及びその製造方法は以下に述べる構成となっている。
【０００７】
即ち、n-型GaN層上にn+型コンタクト層が形成され、このn-型GaN層上及びn+型コンタクト層はその上に形成されたソース電極に庇が形成される形で選択的にエッチングされており、このソース電極をマスクとしてゲート電極がセルフアライン工程にて形成されている。ここではコンタクト層としては金属に対する障壁高さが小さいInAlGaN 4元混晶であることが望ましい。またソース電極としては耐熱性に優れたWSiであることが望ましい。このような構成とすることにより、ゲート電極を電流が流れる領域の側壁に再現性良く形成し、ゲート電圧によるドレイン電流の制御性を向上させ、ピンチオフ特性に優れ、チップ面積が小さな、窒化物半導体を用いた縦型チャネル電界効果トランジスタを実現することが可能となる。
【０００８】
具体的には、請求項１記載の窒化物半導体電界効果トランジスタでは、キャリア濃度の異なる第一の窒化物半導体層と第二の窒化物半導体層が互いに接する形で形成されており、前記第一の窒化物半導体層のキャリア濃度が前記第二の窒化物半導体層のそれよりも大きく、前記第一及び第二の窒化物半導体層に凸部が形成され、かつ第一の窒化物半導体層に接しかつ庇を形成する形でソース電極が形成され、さらに前記庇の外側に位置しかつ前記第二の窒化物半導体層に接する形でゲート電極が形成される構成となっている。
【０００９】
このような構成とすることにより、ゲート電極はソース電極とセルフアライン工程にて形成でき、よりチップ面積が小さな縦型チャネルを有する電界効果トランジスタを実現することが可能となる。またドレイン電極側の窒化物半導体層が表面に露出しない構成であり、高電圧印加後にドレイン電流が減少するいわゆる電流コラプス現象を抑制し高信頼性を有する電界効果トランジスタを実現することが可能となる。
【００１０】
請求項２記載の窒化物半導体電界効果トランジスタでは、請求項１記載のトランジスタにおいて、前記ソース電極の上方にて接する形で前記ゲート電極と同一の電極材料膜が形成される構成となっている。
【００１１】
このような構成とすることにより、ゲート電極はソース電極とセルフアライン工程にて形成でき、よりチップ面積が小さな縦型チャネルを有する電界効果トランジスタを実現することが可能となる。
【００１２】
請求項３記載の窒化物半導体電界効果トランジスタでは、請求項１，２記載のトランジスタにおいて、前記第一の窒化物半導体層がInAlGaN 4元混晶により構成されている。
【００１３】
このような構成とすることにより、前記InAlGaN 4元混晶上では金属電極の障壁高さが小さく、前記ソース電極との間にてより低抵抗のオーミックコンタクト抵抗を実現できるので、より直列抵抗の小さい電界効果トランジスタを実現することが可能となる。
【００１４】
請求項４記載の窒化物半導体電界効果トランジスタでは、請求項３記載のトランジスタにおいて、前記InAlGaN 4元混晶が第二の窒化物半導体層に格子整合する組成である構成となっている。
【００１５】
このような構成とすることにより、前記InAlGaN層は結晶性に優れまた厚膜化が容易であり、より低抵抗にできるので、より直列抵抗の小さい電界効果トランジスタを実現することが可能となる。
【００１６】
請求項５記載の窒化物半導体電界効果トランジスタでは、請求項３記載のトランジスタにおいて、前記InAlGaN 4元混晶にて生じる分極が第二の窒化物半導体層における分極と同じかそれよりも大きい構成となっている。
【００１７】
このような構成とすることにより、第一及び第二の窒化物半導体層間において分極電界によるポテンシャル障壁を増加させずに、より直列抵抗の小さい電界効果トランジスタを実現することが可能となる。
【００１８】
請求項６記載の窒化物半導体電界効果トランジスタでは、請求項１，２記載のトランジスタにおいて、前記ゲート電極の下方でかつ前記第二の窒化物半導体層の内部に高抵抗化領域が形成される構成となっている。
【００１９】
このような構成とすることにより、より電流の流れるいわゆるチャネル領域のみにおいてゲート電極に印加する電圧にて空乏層厚を制御することを可能とし、よりピンチオフ特性の優れた電界効果トランジスタを実現することが可能となる。
【００２０】
請求項７記載の窒化物半導体電界効果トランジスタでは、請求項６記載のトランジスタにおいて、前記ゲート電極の周辺部の下方が全て高抵抗化領域である構成となっている。
【００２１】
このような構成とすることにより、前記ゲート電極周辺部が高抵抗化されておりドレイン電極とゲート電極間の耐圧がゲート電極周辺部での電解強度によって決定されることなく、前記第二の窒化物半導体層の膜厚とキャリア濃度によってのみ決定され、結果としてより高耐圧を有する電界効果トランジスタを実現することが可能となる。
【００２２】
請求項８記載の窒化物半導体電界効果トランジスタでは、請求項１，２記載のトランジスタにおいて、前記ソース電極の一部での下方における第一及び第二の窒化物半導体層の内部に高抵抗化領域が形成される構成となっている。
【００２３】
このような構成とすることにより、ソース電極下にてゲート電圧の変化にてその下の電流が制御されない、いわゆるパッド領域を高抵抗化することで、よりピンチオフ特性に優れた電界効果トランジスタを実現することが可能となる。
【００２４】
請求項９記載の窒化物半導体電界効果トランジスタでは、請求項１，２記載のトランジスタにおいて、前記ソース電極の一部での下方において第一の窒化物半導体層が選択的に除去される構成となっている。
【００２５】
このような構成とすることにより、ソース電極下のいわゆるパッド領域の下方でより低抵抗である第一の窒化物半導体層が除去されており、前記パッド領域ではソース電極がより高抵抗である第二の窒化物半導体層と接しており、パッド部分下方では電流が流れず、良好なピンチオフ特性を有する電界効果トランジスタを実現することが可能となる。
【００２６】
請求項１０記載の窒化物半導体電界効果トランジスタでは、請求項１，２記載のトランジスタにおいて、前記ソース電極の一部での下方において第一の窒化物半導体層と前記ソース電極の間に絶縁膜が形成される構成となっている。
【００２７】
このような構成とすることにより、ソース電極下のいわゆるパッド領域の下方で絶縁膜が形成されており、パッド部分下方では電流が流れず、良好なピンチオフ特性を有する電界効果トランジスタを実現することが可能となる。
【００２８】
請求項１１記載の窒化物半導体電界効果トランジスタでは、請求項１，２記載のトランジスタにおいて、前記ソース電極の周辺部が前記第一及び第二の窒化物半導体層における<1-100>方向あるいは<11-20>方向のいずれかの線分のみにより構成される構成となっている。
【００２９】
このような構成とすることにより、ソース電極を庇として前記凸部を形成した場合、凸部側壁のエッチングの際に等方的に半導体層のエッチングが可能となり、セルフアライン工程にてゲート電極を形成した場合にソース電極とゲート電極が電気的に接続されることなく、より再現性良く、またリーク電流の小さい電界効果トランジスタを実現することが可能となる。
【００３０】
請求項１２記載の窒化物半導体電界効果トランジスタでは、請求項１，２記載のトランジスタにおいて、前記ソース電極の一部がWSiにより構成されている。
【００３１】
このような構成とすることにより、例えば第一の窒化物半導体層をInAlGaN 4元混晶にて形成した場合には、ソース電極のコンタクト抵抗を十分小さくでき、またWSiは耐熱性に優れソース電極形成後に熱処理工程を含むことが可能となり、より直列抵抗が小さく高信頼性の電界効果トランジスタを実現することが可能となる。
【００３２】
請求項１３記載の窒化物半導体電界効果トランジスタでは、請求項１、２記載のトランジスタにおいて、前記電界効果トランジスタの凸部の側部にベンゾシクロブテン膜が埋め込まれる形で形成される構成となっている。
【００３３】
このような構成とすることにより、前記凸部の側部が比誘電率が2.5と小さいBCB膜により埋められた構成とできるので、その結果、寄生容量が低減でき高周波特性に優れた縦型電界効果トランジスタを実現することが可能となる。
【００３４】
請求項１４記載の窒化物半導体電界効果トランジスタでは、請求項１，２記載のトランジスタにおいて、前記第一及び第二の窒化物半導体層表面が、窒素原子とIII族金属原子の数が同一である無極性面である構成となっている。
【００３５】
このような構成とすることにより、電流の流れる方向に対して分極による電界が生じないので、例えば第一及び第二の窒化物半導体層の分極が異なる場合でも、例えば電子の蓄積層や空乏層が生じることなく、結果として直列抵抗の小さな電界効果トランジスタを実現することが可能となる。
【００３６】
請求項１５記載の窒化物半導体電界効果トランジスタでは、請求項１，２記載のトランジスタにおいて、前記第一及び第二の窒化物半導体層表面が、窒素原子のみで構成される窒素面を最表面層とする(000-1)面である構成となっている。
【００３７】
このような構成とすることにより、ソース電極から注入された電子が加速される方向で分極電界が生じるため、相互コンダクタンスが大きい、あるいは直列抵抗が小さい電界効果トランジスタを実現することが可能となる。
【００３８】
請求項１６記載の窒化物半導体電界効果トランジスタでは、請求項１、２記載のトランジスタにおいて、前記窒化物半導体電界効果トランジスタがGaN基板上に形成されており、前記GaN基板裏面にドレイン電極が形成される構成となっている。
【００３９】
このような構成とすることにより、ドレイン電極を基板表面側に形成しないのでよりチップ面積が小さく、また裏面に電極を形成することでより直列抵抗の小さな電界効果トランジスタを実現することが可能となる。
【００４０】
請求項１７記載の窒化物半導体電界効果トランジスタの製造方法では、基板上方にキャリア濃度の異なる第一の窒化物半導体層と第二の窒化物半導体層を互いに接する形でこの順に形成する工程と、前記第二の窒化物半導体層上でソース電極を選択的に形成する工程と、前記ソース電極をマスクとして前記第一及び第二の窒化物半導体層の一部を選択的にエッチングし前記ソース電極下方で庇を形成する工程と、前記庇をマスクとしてゲート電極を第一の窒化物半導体層に接する形で形成する工程を含み、前記第一の窒化物半導体層のキャリア濃度が第二の窒化物半導体層のそれよりも小さい構成となっている。
【００４１】
このような構成とすることにより、ゲート電極はソース電極とセルフアライン工程にて形成でき、よりチップ面積が小さく、またドレイン電極側の窒化物半導体層が表面に露出しないため高電圧印加後にドレイン電流が減少するいわゆる電流コラプス現象を抑制でき高信頼性を有する電界効果トランジスタを実現することが可能となる。
【００４２】
請求項１８記載の窒化物半導体電界効果トランジスタの製造方法では、請求項１７記載の製造方法において、前記庇を形成する工程の少なくとも一部にウェットエッチングを用いる構成となっている。
【００４３】
このような構成とすることにより、ウェットエッチングにより前記窒化物半導体層のエッチングを等方的に形成できるので、前記庇を再現性良く形成することができ、高歩留りにて前記チップ面積の小さな電界効果トランジスタを作製することが可能となる。
【００４４】
請求項１９記載の窒化物半導体電界効果トランジスタの製造方法では、請求項１７記載の製造方法において、前記第二の窒化物半導体層においてソース電極と接する部分がInAlGaN 4元混晶により構成される形で形成される構成となっている。
【００４５】
このような構成とすることにより、前記InAlGaN 4元混晶上では金属電極の障壁高さが小さく、前記ソース電極との間にてより低抵抗のオーミックコンタクト抵抗を実現できるので、より直列抵抗の小さい電界効果トランジスタを実現することが可能となる。
【００４６】
請求項２０記載の窒化物半導体電界効果トランジスタの製造方法では、請求項１７記載の製造方法において、前記ソース電極及びゲート電極を形成する工程に続いて、前記第一及び第二の窒化物半導体層が選択的に除去された部分を埋める形でベンゾシクロブテン膜を形成する工程と、前記ソース電極上部に形成されたゲート電極と同一の導電性材料膜表面が露出するように、前記ベンゾシクロブテン膜を除去する工程と、前記ベンゾシクロブテン膜の上部に前記ソース電極及びゲート電極と電気的に接続された配線金属を形成する工程を含む構成となっている。
【００４７】
このような構成とすることにより、前記トランジスタ構造において窒化物半導体層が選択的に除去された部分が比誘電率が2.5と小さいBCB膜により埋められた構成とできるので、その結果、寄生容量が低減でき高周波特性に優れた縦型電界効果トランジスタを実現することが可能となる。
【発明の効果】
【００４８】
以上説明したように、本発明の窒化物半導体電界効果トランジスタ及びその製造方法によれば、ソース電極を庇として有する形で窒化物半導体層に凸部を形成し、さらにこのソース電極をマスクとしてゲート電極をセルフアライン工程により形成することで、ゲート電極を電流が流れる前記凸部の側壁に形成し、ゲート電圧によるドレイン電流の制御性を向上させ、ピンチオフ特性に向上させると同時に、チップ面積が小さな電界効果トランジスタを実現することが可能となる。
【発明を実施するための最良の形態】
【００４９】
以下、本発明の一実施例について図面を参照しながら説明する。
【００５０】
図１は、本発明の第１の実施例における縦型チャネルを有する電界効果トランジスタの断面図である。同図において、１０１はn+型GaN基板、１０２はn-型GaN層、１０３はn型InAlGaN層、１０４はWSiソース電極、１０５はTi/Alドレイン電極、１０６はPdSiゲート電極、１０７はソース電極上PdSi膜、１０８は高抵抗化領域である。
【００５１】
図１は第１の実施例における、ｎ型InAlGaNコンタクト層上にWSiソース電極が形成され、このWSi電極をマスクとしてセルフアライン工程によりPdSiゲート電極がn-型GaN層に接する形で形成された縦型チャネルを有するGaN系電界効果トランジスタの構造を示している。ここではn+型GaN(0001)基板上にn-型GaN層 2μｍ、n型InAlGaNコンタクト層20nmがこの順に形成され、前記n-型GaN層とn型InAlGaN層の一部が例えば300nm程度の深さだけ選択的に除去されている。前記n型InAlGaNコンタクト層に接する形でWSiオーミック電極がソース電極として形成されている。InAlGaN層では金属との障壁高さが小さくなるため、例えば熱処理を施さないWSi電極でも1x10-5Ωcm2台のコンタクト抵抗が得られる。InAlGaN層は例えばIn0.09Al0.39Ga0.6Nであり、GaNに格子整合する形で形成され、結晶性に優れ厚膜化が可能な組成範囲にて形成されている。このWSi電極が庇を形成する形でInAlGaNコンタクト層に接しており、このWSi電極をマスクとしてPdSiゲート電極がいわゆるセルフアライン工程にて形成されている。PdSiゲート電極下のn-型GaN層の一部に例えばBやOなどのイオン注入あるいは選択酸化などより高抵抗化領域が形成されている。n型GaN基板の裏面にはTi/Alドレイン電極が形成されている。ここでは例えば図１に示すn-型GaN層凸部の幅は0.6μm、n-型GaN層のキャリア濃度を1x1017cm-3とすれば、電界効果トランジスタのしきい値電圧が0V付近、いわゆるノーマリオフ動作が実現できる。十分な庇を得るためにWSiソース電極0.8μm幅程度であることが望ましい。ここではより正電圧側のしきい値電圧を得る、あるいはゲート電圧を大きな正電圧側にまでリーク電流が少ない状態で変化させ動作させるためには、ゲート電極の仕事関数が大きいことが望ましい。例えばPd系ではくZnInSnO（ZITO）やGaInSn(GITO)などの酸化物透明導電膜などでは6eV前後の仕事関数を有しており、前述のノーマリオフ動作実現に向け有利である。また、図１に示す(0001)面いわゆるGa面GaN基板上では分極電界が裏面側より表面側に生じ、ソースから注入される電子から見た場合に電子が加速され、高速動作及び相互コンダクタンス向上に向け有利である。InAlGaN層とn-型GaNとの界面では例えばInAlGaN層の分極がGaNのそれよりも大きい場合にヘテロ界面にて電子が溜まりやすく、デバイスの特性を劣化させる懸念がある。一方、例えばサファイアR面((1-102)面)上にいわゆる無極性a面((11-20)面)にてGaN系半導体を形成した場合には、分極電界はヘテロ界面に垂直に形成されないため、電子が分極電界の影響を受けずに走行できるので高速動作上有利である。WSiソース電極のコンタクト抵抗低減のためには前記InAlGaN層のSiドーピング量は大きい程よく、例えば1x1019cm-3以上ドーピングされている。デバイスのオフ状態での耐圧、いわゆるドレイン耐圧はn-型GaN層のキャリア濃度と膜厚で決定される。例えばn-型GaN層のキャリア濃度が1x1017cm-3、膜厚が2μｍであれば耐圧約300Vが実現できる。電界効果トランジスタのしきい値電圧をより小さくし、高耐圧化を実現するためには前記n-型GaN層の残留キャリア濃度はできるだけ小さいほうがよく、例えばアンドープ、さらにはMgやZnあるいはFeなどがドープされ高抵抗化されている形でも良い。ここでは導電性のGaN基板を用いて裏面にドレイン電極を形成したが、例えばサファイア基板やSiC基板やSi基板でも良く、絶��性基板を用いる場合には、n-型GaN層と基板の間にn+型GaN層を形成し、この層の一部を露出するように前記n型InAlGaN層とn-型GaN層の一部を除去し、前記n+型GaN層に接する形でドレイン電極を形成する形でも良い。本実施例に示した縦型電界効果トランジスタによれば、縦型構造とすることにより、小さなチップ面積にて高耐圧デバイスを実現できる。また、ゲート電極よりドレイン電極側が露出されることがないためGaN系電界効果トランジスタで課題であった、いわゆる電流コラプス現象が生じることがなく、高信頼性の電界効果トランジスタを実現することが可能となる。また、本発明の構造を用いれば従来の横型電界効果トランジスタでは非常に困難であった50nm以下のゲート長をゲート電極を薄膜化することのみで実現でき、電子ビームリソグラフィのような高コストのプロセス工程を必要とせず、より低コストで高性能の電界効果トランジスタを実現することが可能となる。
【００５２】
図２は図１に断面構造を示す縦型チャネル電界効果トランジスタについてマスク上のレイアウトの一例を示した構成図である。図２において、２０１はソース電極、２０２はゲート電極、２０３は高抵抗化領域境界である。図２は例えば高耐圧パワートランジスタに第１の実施例の縦型電界効果トランジスタを適用した場合のマスクパターンのレイアウトを示す図である。図２には記されていないが裏面側にドレイン電極が全面で形成されている。ここではソース電極下にてn型InAlGaN層とn-型GaN層がサイドエッチングされる形で選択的に除去されているが、エッチングの異方性の影響をなくすため、ソース電極は<1-100>あるいは<11-20>方向の辺により構成される六角形を組み合わせた形となっている。ゲート電極の周辺部は必ず高抵抗化領域とすることでゲート電極周辺での電界緩和を行い高耐圧化を実現している。ソース電極は大電流化のため複数のフィンガーを有しており、パッド部分の下方は高抵抗化されている。パッド部分の下方では、例えばInAlGaNコンタクト層が除去されている、あるいはSiO2などの絶縁膜をInAlGaN層との間に配置することでゲート・ソース電極間のリーク電流が低減されている形でも良い。以上のような構成の縦型電界効果トランジスタとすることにより、より大電流動作可能な高耐圧パワートランジスタを小さなチップ面積にて実現することが可能となる。
【００５３】
図１に断面図を、図２にそのマスクパターンのレイアウトを示す縦型チャネル電界効果トランジスタを作製するためには、例えば、図３に示す製造方法が考えられる。図３は、本発明の第１の実施例における縦型チャネルを有する電界効果トランジスタの製造方法を示す構成図である。同図において、３０１はn+型GaN基板、３０2はn-型GaN層、３０３はn型InAlGaN層、３０４は高抵抗化領域、３０５はWSiソース電極、３０６はPdSiゲート電極、３０７はTi/Alドレイン電極である。ここではGaN(0001)基板上にn-型GaN層2μm、n型InAlGaN層20nmをこの順に有機金属気相成長法(Metal Organic Chemical Vapor Deposition : MOCVD)により形成する。前記エピタキシャル成長後に例えばBあるいはOイオンを注入することで高抵抗化領域を形成する。さらにWSiソース電極をくし型のパターンを有する形で形成する。このWSiをマスクとして、例えばKOHなどのウエットエッチングによりn型InAlGaN層とn-型GaN層を300nm程度エッチングする。エッチングは比較的等方的に進むためWSiソース電極が庇となる形でGaNがエッチングされる。このWSi上及びエッチングにより露出したn-型GaN層上にPdSiゲート電極を形成する。続いてn+型GaN基板の裏面にTi/Alドレイン電極を形成する。ここでは例えばn+型GaN基板は150μm程度にまで薄膜化した後にドレイン電極を形成する形でも良い。本実施例に示した縦型電界効果トランジスタの製造方法によれば、WSiソース電極を庇としてPdSiゲート電極をセルフアライン工程により形成するので、より簡便にチップ面積の小さな縦型電界効果トランジスタを実現できる。また、ゲート長がパターン寸法にて制御し形成するのではなく、前記PdSiゲート電極膜厚により決定されるので、より薄膜化することで短ゲート長化による特性向上を実現できる。
【００５４】
図４は、本発明の第２の実施例における縦型チャネルを有する電界効果トランジスタの断面図である。同図において、４０１はサファイア基板、４０２はアンドープGaN下地層、４０３はn+型GaN層、４０４はn-型GaN層、４０５はｎ型InAlGaN層、４０６はWSiソース電極、４０７はPdSiゲート電極、４０８はTi/Alドレイン電極、４０９は高抵抗化領域、４１０はソース電極上PdSi膜、４１１はBCB(ベンゾシクロブテン)膜、４１２はソース電極用Auメッキ配線、４１３はゲート電極用Auメッキ配線、４１４はドレイン電極用Auメッキ配線である。
【００５５】
図４は第２の実施例における、ｎ型InAlGaNコンタクト層上にWSiソース電極が形成され、このWSi電極をマスクとしてセルフアライン工程によりPdSiゲート電極がn-型GaN層に接する形で形成された縦型チャネルを有するGaN系電界効果トランジスタの構造を示している。第１の実施例と比較し、サファイア基板上に形成され、ソース、ドレイン、ゲート電極の全てが基板表面側に形成されていること、BCB膜により層間絶縁膜が形成され、それぞれの電極についてBCB膜上にAuメッキ配線が形成されている点が異なっている。ここではサファイア(0001)基板上にアンドープGaN下地層2μｍ、n+型GaN層1μｍ、n-型GaN層 2μｍ、n型InAlGaNコンタクト層20nmがこの順に形成され、前記n-型GaN層とn型InAlGaN層の一部が例えば300nm程度の深さだけ選択的に除去されている。前記n型InAlGaNコンタクト層に接する形でWSiオーミック電極がソース電極として形成されている。InAlGaN層上では第１の実施例と同様1x10-5Ωcm2台のコンタクト抵抗が得られる。InAlGaN層は例えばIn0.09Al0.39Ga0.6Nであり、GaNに格子整合する形で形成され、結晶性に優れ厚膜化が可能な組成範囲にて形成されている。ソース及びゲート電極周辺の構造は図１に示す第１の実施例と同様である。n-型GaN層凸部の幅及びn-型GaN層のキャリア濃度の設定により、いわゆるノーマリオフ動作が実現できる。さらにn-型GaN層を選択的に除去し露出したn+型GaN層に接する形でTi/Alドレイン電極が形成されている。前記WSiソース電極上にはゲート電極と同様のPdSi膜が形成されているが、これより下方を平坦化する形で図４に示す通りBCB厚膜が形成されている。BCB膜は塗布により形成可能であり厚膜の形成が容易であり、また比誘電率が2.5と小さく寄生容量を低減できるので良好な高周波特性を実現することが可能である。ソース電極部分はいわゆるエッチバック工法によりPdSi膜が露出し、ゲート電極及びドレイン電極部分ではBCB膜に開口部が形成されている。前記開口部及び露出したPdSi膜上にAuメッキ配線が形成されている。BCB膜は他の誘電体膜でも良く、ソース電極上部はエッチバックにより露出する形ではなく、微細な開口部を設けて前記Auメッキ配線と接続される形でも良い。本実施例に示した縦型電界効果トランジスタによれば、縦型構造とすることにより、小さなチップ面積にて高耐圧デバイスを実現できる。また、ゲート電極よりドレイン電極側が露出されることがないためGaN系電界効果トランジスタで課題であった、いわゆる電流コラプス現象が生じることがなく、高信頼性の電界効果トランジスタを実現することが可能となる。
【００５６】
図５は図４に断面構造を示す縦型チャネル電界効果トランジスタについてマスク上のレイアウトの一例を示した構成図である。図５において、５０１はソース電極、５０２はゲート電極、５０３はドレイン電極、５０４は高抵抗化領域境界、５０５はゲート電極配線用コンタクト穴、５０６はドレイン電極周辺段差、５０７はドレイン電極配線用コンタクト穴、５０８はソース電極用Auメッキ配線、５０９はゲート電極用Auメッキ配線、５１０はドレイン電極用Auメッキ配線である。図５は例えば高耐圧パワートランジスタに第１の実施例の縦型電界効果トランジスタを適用した場合のマスクパターンのレイアウトを示す図である。図２の第１の実施例と比較しソース電極のパッド部分がBCB膜上のAuメッキ配線により形成されている点、ドレイン電極が基板表面側に形成され、パッド部分がBCB膜上のAuメッキ配線により形成されている点が異なっている。ソース電極下でのn型InAlGaN層とn-型GaN層のエッチング異方性の影響をなくすため、ソース電極は<1-100>あるいは<11-20>方向の辺により構成される六角形となっている。ゲート電極の周辺部は必ず高抵抗化領域とすることでゲート電極周辺での電界緩和を行い高耐圧化を実現している。ソース電極は大電流化のため複数のフィンガーを有しており、前記Auメッキ配線により接続されている。以上のような構成の縦型電界効果トランジスタとすることにより、より大電流動作可能な高耐圧パワートランジスタを小さなチップ面積にて実現することが可能となる。BCB膜を層間絶縁膜に用いており優れた高周波特性の実現も可能である。
【００５７】
図４に断面図を、図５にそのマスクパターンのレイアウトを示す縦型チャネル電界効果トランジスタを作製するためには、例えば、図６に示す製造方法が考えられる。図６は、本発明の第２の実施例における縦型チャネルを有する電界効果トランジスタの製造方法を示す構成図である。同図において、６０１はサファイア基板、６０２はアンドープGaN層、６０３はn+型GaN層、６０４はn-型GaN層、６０５はn型InAlGaN層、６０６は高抵抗化領域、６０７はWSiソース電極、６０８はPdSiゲート電極、６０９はTi/Alドレイン電極、６１０はBCB膜、６１１はソース電極用Auメッキ配線、６１２はゲート電極用Auメッキ配線、６１３はドレイン電極用Auメッキ配線である。ここではサファイア(0001)基板上にアンドープGaN層2μm、n+型GaN層1μm、n-型GaN層2μm、n型InAlGaN層20nmをこの順にMOCVD法により形成する。前記エピタキシャル成長後に例えばBあるいはOイオンを注入することで高抵抗化領域を形成する。さらにWSiソース電極をアイランド状のパターンを有する形で形成する。このWSiをマスクとして、例えばKOHなどのウエットエッチングによりn型InAlGaN層とn-型GaN層を300nm程度エッチングする。この結果WSiソース電極が庇となる形でGaNをエッチングする。アイランドは<1-100>あるいは<11-20>方向を一辺とする六角形であれば庇が等方的に形成されるので望ましい。またこのアイランドが円形や六角形で複数個形成されている形でも良い。このWSi上及びエッチングにより露出したn-型GaN層上にPdSiゲート電極を形成する。続いてn+型GaN層を露出させるためn-型GaN層の一部を例えばICP(Inductory Coupled Plasma)エッチングによりした後に、露出したn+型GaN層の表面にTi/Alドレイン電極を形成する。続いてBCB膜を塗布により形成し、反応性イオンエッチング(Reactive Ion Etching:RIE)などにより前記WSiソース電極上のPdSi膜を露出させる。BCB膜について、PdSiゲート電極、Ti/Alドレイン電極の一部の上方にて例えばRIEにより開口部を形成する。これらの開口部を介し電極に接する形で、また露出したPdSi膜に接する形で、ソース・ゲート・ドレイン電極用にAuメッキ配線を形成する。本実施例に示した縦型電界効果トランジスタの製造方法によれば、第１の実施例と同様にWSiソース電極を庇としてPdSiゲート電極をセルフアライン工程により形成するので、より簡便にチップ面積の小さな縦型電界効果トランジスタを実現できる。また、ゲート長がパターン寸法にて制御し形成するのではなく、前記PdSiゲート電極膜厚により決定されるので、より薄膜化することで短ゲート長化による特性向上を実現できる。
【００５８】
前記の図１〜図６に示す実施例で用いたGaN基板及びサファイア基板はいかなる面方位でも良く、例えば(0001)面等の代表面からオフアングルのついた面方位であっても良い。基板はSiCあるいはZnOあるいはSiあるいはGaAsあるいはGaPあるいはInPあるいはLiGaO2あるいはLiAlO2あるいはこれらの混晶などであっても良い。ここで示した電界効果トランジスタのエピタキシャル成長層は所望のトランジスタ特性が実現できる限りは窒化物半導体のいかなる組成比、あるいはいかなる多層構造を含んでも良く、その結晶成長方法はMOCVDでなく、例えば、分子線エピタキシー(Molecular Beam Epitaxy:MBE)あるいはハイドライド気相成長法(Hydride Vapor Phase Epitaxy:HVPE)による層を含む形でも良い。エピタキシャル成長層はAs,PなどのV族元素あるいはBなどのIII族元素を構成元素として含んでいても良い。
【産業上の利用可能性】
【００５９】
本発明にかかる縦型チャネルを有する電界効果トランジスタは、民生機器の電源回路等で用いられる高出力高耐圧トランジスタとして有用である。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施例における縦型チャネルを有する電界効果トランジスタを示す断面図
【図２】本発明の第１の実施例における縦型チャネルを有する電界効果トランジスタのマスクパターンを示す構成図
【図３】本発明の第１の実施例における縦型チャネルを有する電界効果トランジスタの製造方法を示す構成図
【図４】本発明の第２の実施例における縦型チャネルを有する電界効果トランジスタを示す断面図
【図５】本発明の第２の実施例における縦型チャネルを有する電界効果トランジスタのマスクパターンを示す構成図
【図６】本発明の第２の実施例における縦型チャネルを有する電界効果トランジスタの製造方法を示す構成図
【符号の説明】
【００６１】
１０１  n+型GaN基板
１０２  n-型GaN層
１０３  n型InAlGaN層
１０４  WSiソース電極
１０５  Ti/Alドレイン電極
１０６  PdSiゲート電極
１０７  ソース電極上PdSi膜
１０８  高抵抗化領域
２０１  ソース電極
２０２  ゲート電極
２０３  高抵抗化領域境界
３０１  n+型GaN基板
３０２  n-型GaN層
３０３  n型InAlGaN層
３０４  高抵抗化領域
３０５  WSiソース電極
３０６  PdSiゲート電極
３０７  Ti/Alドレイン電極
４０１  サファイア基板
４０２  アンドープGaN下地層
４０３  n+型GaN層
４０４  n-型GaN層
４０５  ｎ型InAlGaN層
４０６  WSiソース電極
４０７  PdSiゲート電極
４０８  Ti/Alドレイン電極
４０９  高抵抗化領域
４１０  ソース電極上PdSi膜
４１１  BCB(ベンゾシクロブテン)膜
４１２  ソース電極用Auメッキ配線
４１３  ゲート電極用Auメッキ配線
４１４  ドレイン電極用Auメッキ配線
５０１  ソース電極
５０２  ゲート電極
５０３  ドレイン電極
５０４  高抵抗化領域境界
５０５  ゲート電極配線用コンタクト穴
５０６  ドレイン電極周辺段差
５０７  ドレイン電極配線用コンタクト穴
５０８  ソース電極用Auメッキ配線
５０９  ゲート電極用Auメッキ配線
５１０  ドレイン電極用Auメッキ配線
６０１  サファイア基板
６０２  アンドープGaN層
６０３  n+型GaN層
６０４  n-型GaN層
６０５  n型InAlGaN層
６０６  高抵抗化領域
６０７  WSiソース電極
６０８  PdSiゲート電極
６０９  Ti/Alドレイン電極
６１０  BCB膜
６１１  ソース電極用Auメッキ配線
６１２  ゲート電極用Auメッキ配線
６１３ドレイン電極用Auメッキ配線
【図１】
2007142243.tif 000003
【図２】
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【図３】
2007142243.tif 000005
【図４】
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【図５】
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【図６】
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