(57)【要約】【課題】データ読出モードでＯＤＴ回路のオン／オフ状態をテストできる半導体メモリ装置及びＯＤＴ回路の状態テスト方法を提供する。【解決手段】ＯＤＴ回路及びＯＤＴ状態情報出力部を備える半導体メモリ装置である。ＯＤＴ回路は、少なくとも一つのＯＤＴ抵抗を含む。ＯＤＴ状態情報出力部は、メモリセルからデータが出力されるデータ読出モードで、ＯＤＴ制御信号に応答してＯＤＴ回路のオン／オフ如何を表すＯＤＴ状態情報信号を出力する。したがって、本発明によるデータ読出モードでＯＤＴ抵抗部のオン／オフ状態をテストできる半導体メモリ装置及びＯＤＴ回路の状態テスト方法は、データが読出される間にＯＤＴ回路のオン／オフ如何をテストできる。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のメモリセルを備える半導体メモリ装置において、
少なくとも一つのＯＤＴ抵抗を含むＯＤＴ回路と、
前記メモリセルからデータが出力されるデータ読出モードで、ＯＤＴ制御信号に応答して、前記ＯＤＴ回路のオン／オフ如何を表すＯＤＴ状態情報信号を出力するＯＤＴ状態情報出力部と、を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記メモリセルからメモリセルデータが出力される区間前後で、前記ＯＤＴ状態情報信号を出力することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記ＯＤＴ状態情報出力部は、
前記データ読出モードがバースト読出モードである場合に、バースト動作の最初のメモリセルデータが読出される前及び最後のメモリセルデータが読出された後に、前記ＯＤＴ状態情報信号を出力することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記ＯＤＴ状態情報信号は、
前記メモリセルデータが出力されるデータ入出力パッドを介して出力されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記ＯＤＴ状態情報出力部は、
ＯＤＴ状態情報出力を指示するＯＤＴ検出イネーブル信号の活性化及び前記ＯＤＴ制御信号の活性化に応答して、前記ＯＤＴ状態情報信号を出力することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
ＭＲＳ命令に応答してＯＤＴ検出イネーブル信号を出力するＭＲＳ出力部をさらに備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記ＯＤＴ回路は、
前記ＯＤＴ制御信号に応答してオン／オフすることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
前記ＯＤＴ回路は、
前記ＯＤＴ制御信号に同期されるＯＤＴイネーブル信号及び前記ＯＤＴイネーブル信号を反転させた反転ＯＤＴイネーブル信号に応答して、オン／オフすることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記ＯＤＴ回路は、
データ入出力パッドに電気的にそれぞれ接続される第１及び第２ ＯＤＴ抵抗と、
前記反転ＯＤＴイネーブル信号に応答して、前記第１ＯＤＴ抵抗を所定のＯＤＴ電圧に電気的に接続するための第１スイッチと、
前記ＯＤＴイネーブル信号に応答して、前記第２ＯＤＴ抵抗を接地電圧に電気的に接続するための第２スイッチと、を備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記ＯＤＴ状態情報出力部は、
ＯＤＴ状態情報出力を指示するＯＤＴ検出イネーブル信号及び前記ＯＤＴ制御信号が活性化される区間に同期させて、前記反転ＯＤＴイネーブル信号の論理状態を前記ＯＤＴ状態情報信号の論理状態として出力することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記ＯＤＴ状態情報出力部は、
前記ＯＤＴ検出イネーブル信号及びＯＤＴ検出信号を反転論理積して出力する反転論理積手段と、
前記反転論理積手段の出力が活性化される区間で、前記反転ＯＤＴイネーブル信号を前記ＯＤＴ状態情報信号として出力する伝送ゲートと、を備えることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記ＯＤＴ制御信号の活性化または非活性化に応答して、ＯＤＴ検出信号を出力するレイテンシ制御部をさらに備え、
前記ＯＤＴ状態情報出力部は、
前記ＯＤＴ検出信号に応答して前記ＯＤＴ状態情報信号を出力することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１３】
前記ＯＤＴ検出信号は、
前記ＯＤＴ制御信号の活性化または非活性化の時点に同期して発生するオートパルスであることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記メモリセルデータ及び前記ＯＤＴ状態情報信号を出力するデータ出力バッファをさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１５】
少なくとも一つのＯＤＴ抵抗を含むＯＤＴ回路及び複数のメモリセルを備える半導体メモリ装置のＯＤＴ回路の状態テスト方法において、
ＯＤＴ制御信号に応答して前記ＯＤＴ回路をオフにするステップと、
前記メモリセルからメモリセルデータが出力されるデータ読出モードで、前記ＯＤＴ制御信号に応答して、前記ＯＤＴ回路がオフになったか否かを表すＯＤＴ状態情報信号を出力するステップと、を含むことを特徴とするＯＤＴ回路の状態テスト方法。
【請求項１６】
前記ＯＤＴ状態情報信号を出力するステップは、
前記メモリセルデータが出力される区間前後で、前記ＯＤＴ状態情報信号を出力することを特徴とする請求項１５に記載のＯＤＴ回路の状態テスト方法。
【請求項１７】
前記ＯＤＴ状態情報信号を出力するステップは、
前記データ読出モードがバースト読出モードである場合に、バースト動作の最初のメモリセルデータが読出される前及び最後のメモリセルデータが読出された後に、前記ＯＤＴ状態情報信号を出力することを特徴とする請求項１６に記載のＯＤＴ回路の状態テスト方法。
【請求項１８】
前記ＯＤＴ状態情報信号は、
前記メモリセルデータが出力されるデータ入出力パッドを介して出力されることを特徴とする請求項１５に記載のＯＤＴ回路の状態テスト方法。
【請求項１９】
前記ＯＤＴ状態情報信号を出力するステップの次に、データ読出命令に応答して前記メモリセルデータを読出するステップをさらに含むことを特徴とする請求項１５に記載のＯＤＴ回路の状態テスト方法。
【請求項２０】
前記メモリセルデータを読出するステップの次に、前記ＯＤＴ制御信号に応答して前記ＯＤＴ回路をオンにするステップをさらに含むことを特徴とする請求項１９に記載のＯＤＴ回路の状態テスト方法。
【請求項２１】
前記ＯＤＴ回路をオンにするステップの次に、前記ＯＤＴ制御信号に応答して前記ＯＤＴ回路がオンになったか否かを表すＯＤＴ状態情報信号を出力するステップを再び行うことを特徴とする請求項１９に記載のＯＤＴ回路の状態テスト方法。
【請求項２２】
前記ＯＤＴ状態情報信号を出力するステップは、
ＯＤＴ状態情報出力を指示するＯＤＴ検出イネーブル信号の活性化及び前記ＯＤＴ制御信号の活性化に応答して、前記ＯＤＴ状態情報信号を出力することを特徴とする請求項１５に記載のＯＤＴ回路の状態テスト方法。
【請求項２３】
ＭＲＳ命令に応答して前記ＯＤＴ検出イネーブル信号を出力するステップをさらに含むことを特徴とする請求項２２に記載のＯＤＴ回路の状態テスト方法。
【請求項２４】
前記ＯＤＴ回路をオフさせるステップは、
データ読出命令に応答して前記ＯＤＴ回路をオフにすることを特徴とする請求項１５に記載のＯＤＴ回路の状態テスト方法。
【請求項２５】
前記ＯＤＴ回路をオフにするステップは、
前記ＯＤＴ制御信号に同期するＯＤＴイネーブル信号及び前記ＯＤＴイネーブル信号を反転させた反転ＯＤＴイネーブル信号に応答して、前記ＯＤＴ回路をオフにすることを特徴とする請求項２４に記載のＯＤＴ回路の状態テスト方法。
【請求項２６】
前記ＯＤＴ状態情報信号を出力するステップは、
ＯＤＴ状態情報出力を指示するＯＤＴ検出イネーブル信号及び前記ＯＤＴ制御信号が活性化される区間に同期して、前記反転ＯＤＴイネーブル信号の論理状態を前記ＯＤＴ状態情報信号の論理状態に出力することを特徴とする請求項２５に記載のＯＤＴ回路の状態テスト方法。
【請求項２７】
前記ＯＤＴ状態情報信号を出力するステップは、
前記ＯＤＴ検出イネーブル信号及びＯＤＴ検出信号を反転論理積して出力するステップと、
前記反転論理積した出力が活性化される区間で、前記反転ＯＤＴイネーブル信号を前記ＯＤＴ状態情報信号として出力するステップと、を含むことを特徴とする請求項２６に記載のＯＤＴ回路の状態テスト方法。
【請求項２８】
前記ＯＤＴ制御信号の活性化または非活性化に応答して、ＯＤＴ検出信号を出力するステップをさらに含み、
前記ＯＤＴ状態情報信号を出力するステップは、
前記ＯＤＴ検出信号に応答して前記ＯＤＴ状態情報信号を出力することを特徴とする請求項１５に記載のＯＤＴ回路の状態テスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）回路を備える半導体メモリ装置に係り、特に、データ読出モードでＯＤＴ回路のオン／オフ状態をテストできる半導体メモリ装置及びＯＤＴ回路のオン／オフ状態をテストするＯＤＴ回路の状態テスト方法に関する。
【背景技術】
【０００２】
一般的に、信号を送受信するシステムでは、インピーダンス整合のために、バスを終端する終端抵抗が使われる。終端抵抗は、信号の反射を抑制することによって受信された信号の忠実度を高める役割を行う。
終端抵抗は、半導体メモリ装置の外部に位置することもあり、半導体メモリ装置の内部に位置することもある。半導体メモリ装置の内部に位置する終端抵抗をＯＤＴ抵抗という。また、ＯＤＴ抵抗を含んで制御する回路をＯＤＴ回路という。
【０００３】
図１は、ＯＤＴ回路１３０を備える一般的な半導体メモリ装置１００を示すブロック図である。
図１を参照すれば、一般的な半導体メモリ装置１００は、ＯＤＴ回路１３０、ＯＤＴパッド１８０及び入出力パッド１９０を備える。
ＯＤＴ回路１３０は、第１及び第２ ＯＤＴ抵抗Ｒ１,Ｒ２と第１及び第２スイッチＳ１,Ｓ２とを備える。第１スイッチＳ１がオンになれば、第１ ＯＤＴ抵抗Ｒ１がＯＤＴ電圧ＶＤＤＱに連結される。第２スイッチＳ２がオンになれば、第２ ＯＤＴ抵抗Ｒ２が接地電圧ＶＳＳＱに連結される。第１及び第２スイッチＳ１,Ｓ２は、ＯＤＴパッド１８０を介して受信された外部制御信号に応答してオン／オフになる。
【０００４】
ここで、ＯＤＴ回路１３０がオンになっている間に、半導体メモリ装置のデータが読出される場合には、読出されるデータの正確度が完全には保証されない。したがって、データ読出動作が行われる間は、ＯＤＴ回路１３０は、オフにしておかなければならない。そして、読出されるデータの正確度を把握するために、データ読出動作が行われる間にＯＤＴ回路１３０がオフになっているか否かを把握することが必要である。
【０００５】
しかし、一般的な半導体メモリ装置１００では、データ読出動作が行われない間の第１及び第２ ＯＤＴ抵抗Ｒ１,Ｒ２の値のみが分かるだけである。したがって、一般的な半導体メモリ装置１００では、データ読出動作が行われる間にＯＤＴ回路１３０のオン／オフ如何が分からないという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、データ読出モードでＯＤＴ回路のオン／オフ如何をテストできる半導体メモリ装置を提供することである。
本発明が解決しようとする他の技術的課題は、データ読出モードでＯＤＴ回路のオン／オフ如何をテストできるＯＤＴ回路の状態テスト方法を提供することである。
【課題を解決するための手段】
【０００７】
前記技術的課題を達成するための本発明による半導体メモリ装置は、ＯＤＴ回路及びＯＤＴ状態情報出力部を備える。ＯＤＴ回路は、少なくとも一つのＯＤＴ抵抗を含む。ＯＤＴ状態情報出力部は、メモリセルからメモリセルデータが出力されるデータ読出モードで、ＯＤＴ制御信号に応答してＯＤＴ回路のオン／オフ如何を表すＯＤＴ状態情報信号を出力する。
【０００８】
ＯＤＴ状態情報出力部は、メモリセルデータが出力される区間前後で、ＯＤＴ状態情報信号を出力できる。ＯＤＴ状態情報出力部は、データ読出モードがバースト読出モードである場合に、バースト動作の最初のメモリセルデータが読出される前及び最後のメモリセルデータが読出された後に、ＯＤＴ状態情報信号を出力できる。
【０００９】
ＯＤＴ状態情報信号は、メモリセルデータが出力されるデータ入出力パッドを介して出力することが出来る。
ＯＤＴ状態情報出力部は、ＯＤＴ状態情報出力を指示するＯＤＴ検出イネーブル信号の活性化及びＯＤＴ制御信号の活性化に応答して、ＯＤＴ状態情報信号を出力できる。
【００１０】
本発明による半導体メモリ装置は、ＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）出力部をさらに備えることが出来る。ＭＲＳ出力部は、ＭＲＳ命令に応答してＯＤＴ検出イネーブル信号を出力する。
【００１１】
ＯＤＴ回路は、ＯＤＴ制御信号に応答してオン／オフする。ＯＤＴ回路は、ＯＤＴ制御信号に同期するＯＤＴイネーブル信号及びＯＤＴイネーブル信号を反転させた反転ＯＤＴイネーブル信号に応答して、オン／オフする。
【００１２】
ＯＤＴ回路は、第１及び第２ ＯＤＴ抵抗、第１スイッチ及び第２スイッチを備えることが出来る。第１及び第２ ＯＤＴ抵抗は、データ入出力パッドに電気的にそれぞれ接続される。第１スイッチは、反転ＯＤＴイネーブル信号に応答して、第１ＯＤＴ抵抗を所定のＯＤＴ電圧に電気的に接続する。第２スイッチは、ＯＤＴイネーブル信号に応答して、第２ＯＤＴ抵抗を接地電圧に電気的に接続する。
【００１３】
ＯＤＴ状態情報出力部は、ＯＤＴ状態情報出力を指示するＯＤＴ検出イネーブル信号及びＯＤＴ制御信号が活性化される区間に同期して、反転ＯＤＴイネーブル信号の論理状態をＯＤＴ状態情報信号の論理状態として出力できる。
【００１４】
ＯＤＴ状態情報出力部は、反転論理積手段及び伝送ゲートを備えることが出来る。反転論理積手段は、ＯＤＴ検出イネーブル信号及びＯＤＴ検出信号を反転論理積して出力する。伝送ゲートは、反転論理積手段の出力が活性化される区間で、反転ＯＤＴイネーブル信号をＯＤＴ状態情報信号として出力する。
【００１５】
本発明による半導体メモリ装置は、レイテンシ制御部をさらに備えることが出来る。レイテンシ制御部は、ＯＤＴ制御信号の活性化または非活性化に応答してＯＤＴ検出信号を出力する。ＯＤＴ状態情報出力部は、ＯＤＴ検出信号に応答してＯＤＴ状態情報信号を出力できる。ＯＤＴ検出信号は、ＯＤＴ制御信号の活性化または非活性化の時点に同期して発生するオートパルスであってもよい。
【００１６】
本発明による半導体メモリ装置は、データ出力バッファをさらに備えることが出来る。データ出力バッファは、メモリセルデータ及びＯＤＴ状態情報信号を出力する。
【００１７】
前記他の技術的課題を達成するための本発明によるＯＤＴ回路の状態テスト方法は、少なくとも一つのＯＤＴ抵抗を含むＯＤＴ回路を備える半導体メモリ装置のＯＤＴ回路の状態テスト方法である。本発明によるＯＤＴ回路の状態テスト方法は、ＯＤＴ回路をオフにするステップ及びＯＤＴ状態情報信号を出力するステップを含む。ＯＤＴ回路をオフにするステップは、ＯＤＴ制御信号に応答して、ＯＤＴ回路をオフにする。ＯＤＴ状態情報信号を出力するステップは、メモリセルからデータが出力されるデータ読出モードで、ＯＤＴ制御信号に応答して、ＯＤＴ回路がオフになったか否かを表すＯＤＴ状態情報信号を出力する。
【００１８】
本発明によるＯＤＴ回路の状態テスト方法は、ＯＤＴ状態情報信号を出力するステップの次に、データ読出命令に応答して、メモリセルデータを読出するステップをさらに含んでもよい。
【００１９】
本発明によるＯＤＴ回路の状態テスト方法は、メモリセルデータを読出するステップの次に、ＯＤＴ制御信号に応答して、ＯＤＴ回路をオンにするステップをさらに含んでもよい。
【００２０】
本発明によるＯＤＴ回路の状態テスト方法は、ＯＤＴ回路をオンにするステップの次に、ＯＤＴ制御信号に応答して、ＯＤＴ回路がオンになったか否かを表すＯＤＴ状態情報信号を出力するステップを再び行うことが出来る。
【発明の効果】
【００２１】
本発明によるデータ読出モードで、ＯＤＴ回路のオン／オフ状態をテストできる半導体メモリ装置及びＯＤＴ回路の状態テスト方法は、データが読出される間にＯＤＴ回路のオン／オフ如何をテストできる。
【発明を実施するための最良の形態】
【００２２】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。
【００２３】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は、同一部材を表す。
図２は、本発明によるデータ読出モードで、ＯＤＴ回路のオン／オフ状態をテストできる半導体メモリ装置２００を示すブロック図である。
【００２４】
図２を参照すれば、本発明による半導体メモリ装置２００は、ＯＤＴ回路２３０及びＯＤＴ状態情報出力部２１０を備える。
ＯＤＴ回路２３０は、少なくとも一つのＯＤＴ抵抗を含む。ＯＤＴ状態情報出力部２１０は、メモリセルからデータが出力されるデータ読出モードで、ＯＤＴ制御信号ＯＤＴに応答して、ＯＤＴ回路２３０のオン／オフ如何を表すＯＤＴ状態情報信号ＯＮ＿ＯＤＴを出力する。
【００２５】
ＯＤＴ状態情報出力部２１０は、出力データが出力される区間前後で、ＯＤＴ状態情報信号ＯＮ＿ＯＤＴを出力できる。ＯＤＴ状態情報出力部２１０は、データ読出モードがバースト読出モードである場合に、バースト動作の最初のメモリセルデータが読出される前及び最後のメモリセルデータが読出された後に、ＯＤＴ状態情報信号ＯＮ＿ＯＤＴを出力できる。ＯＤＴ状態情報信号ＯＮ＿ＯＤＴは、出力データが出力されるデータ入出力パッド２９０を介して出力することが出来る。
【００２６】
ＯＤＴ状態情報出力部２１０は、ＯＤＴ状態情報出力を指示するＯＤＴ検出イネーブル信号ＤＥＴ＿ＯＤＴの活性化及びＯＤＴ制御信号ＯＤＴの活性化に応答して、ＯＤＴ状態情報信号ＯＮ＿ＯＤＴを出力できる。
ＯＤＴ回路２３０は、ＯＤＴ制御信号ＯＤＴに応答してオン／オフする。ＯＤＴ回路２３０は、ＯＤＴ制御信号ＯＤＴに同期するＯＤＴイネーブル信号ＳＷ及びＯＤＴイネーブル信号ＳＷを反転させた反転ＯＤＴイネーブル信号ｉＳＷに応答して、オン／オフする。
【００２７】
本発明による半導体メモリ装置２００は、ＭＲＳ出力部２２０をさらに備えることが出来る。ＭＲＳ出力部２２０は、ＭＲＳ命令ＭＲＳに応答してＯＤＴ検出イネーブル信号ＤＥＴ＿ＯＤＴを出力する。
【００２８】
本発明による半導体メモリ装置２００は、レイテンシ制御部２４０をさらに備えることが出来る。レイテンシ制御部２４０は、ＯＤＴ制御信号ＯＤＴの活性化に応答してＯＤＴ検出信号Ｒ＿ＯＤＴを出力する。ＯＤＴ状態情報出力部２１０は、ＯＤＴ検出信号Ｒ＿ＯＤＴに応答してＯＤＴ状態情報信号ＯＮ＿ＯＤＴを出力できる。
【００２９】
本発明による半導体メモリ装置２００は、データ出力バッファ２６０をさらに備えることが出来る。データ出力バッファ２６０は、メモリセルデータＤＡＴＡ及びＯＤＴ状態情報信号ＯＮ＿ＯＤＴを、入出力パッド２９０を介して外部に出力する。
一方、メモリセルから出力されるメモリセルデータＤＡＴＡは、読み取り命令判読部２７２により制御されて、メモリセルデータ処理部２７４及びデータマルチプレクサ２７６を経てデータ出力バッファ２６０に伝えられる。
【００３０】
図３は、図２のＯＤＴ状態情報出力部２１０を示す回路図である。
図３を参照すれば、ＯＤＴ状態情報出力部２１０は、ＯＤＴ状態情報出力モードを指すＯＤＴ検出イネーブル信号ＤＥＴ＿ＯＤＴ及びＯＤＴ制御信号ＯＤＴが活性化される区間に同期して、ＯＤＴ状態情報信号ＯＮ＿ＯＤＴを出力できる。ＯＤＴ状態情報信号ＯＮ＿ＯＤＴは、ＯＤＴ検出イネーブル信号ＤＥＴ＿ＯＤＴとＯＤＴ制御信号ＯＤＴとが同時に活性化される区間で、反転ＯＤＴイネーブル信号ｉＳＷの論理状態のような論理状態を有する。反転ＯＤＴイネーブル信号ｉＳＷは、ＯＤＴ回路２３０をオン／オフにする信号であるということは前述の通りである。
【００３１】
ＯＤＴ状態情報出力部２１０は、反転論理積手段２１２及び伝送ゲート２１４を備えることが出来る。反転論理積手段２１２は、クロック信号ＣＫ、ＯＤＴ検出イネーブル信号Ｒ＿ＯＤＴ及びＯＤＴ検出信号Ｒ＿ＯＤＴを反転論理積して出力する。伝送ゲート２１４は、反転論理積手段２１２の出力ＧＯＮＢが活性化される区間で、反転ＯＤＴイネーブル信号ｉＳＷをＯＤＴ状態情報信号ＯＮ＿ＯＤＴとして出力する。
【００３２】
図４は、図２のＯＤＴ回路２３０を示す回路図である。
図４を参照すれば、ＯＤＴ回路２３０は、第１ ＯＤＴ抵抗Ｒ１、第２ ＯＤＴ抵抗Ｒ２、第１スイッチＰ１及び第２スイッチＮ１を備えることが出来る。第１及び第２ ＯＤＴ抵抗Ｒ１,Ｒ２は、データ入出力パッドに電気的にそれぞれ接続される。
【００３３】
第１スイッチＰ１は、反転ＯＤＴイネーブル信号ｉＳＷに応答して、第１ ＯＤＴ抵抗Ｒ１をＯＤＴ電圧ＶＤＤＱに電気的に接続させる。第２スイッチＮ１は、ＯＤＴイネーブル信号ＳＷに応答して、第２ ＯＤＴ抵抗Ｒ２を接地電圧ＶＤＤＱに電気的に接続させる。図４には、第１スイッチＰ１は、ＰＭＯＳトランジスタで実現され、第２スイッチＮ１は、ＮＭＯＳトランジスタで実現された態様が示されている。
【００３４】
論理ローレベルのＯＤＴイネーブル信号ＳＷがＯＤＴ回路２３０に入力されれば、第１スイッチＰ１及び第２スイッチＮ１は、ターンオフされる。それにより、ＯＤＴ回路２３０は、オフになる。一方、論理ハイレベルのＯＤＴイネーブル信号ＳＷがＯＤＴ回路２３０に入力されれば、第１スイッチＰ１及び第２スイッチＮ１は、ターンオンされる。それにより、ＯＤＴ回路２３０は、オンになる。
また、ＯＤＴ回路２３０は、ＯＤＴイネーブル信号ＳＷを反転させて反転ＯＤＴイネーブル信号ｉＳＷを出力するインバータＩ１をさらに備えることが出来る。
【００３５】
図５は、図２の半導体メモリ装置２００の各種信号のタイミング図である。
以下、図５を参照して、本発明による半導体メモリ装置２００の動作を説明する。図５では、読出レイテンシＲＬが１０クロックであり、バーストレングスＢＬは、８と仮定した。また、各種信号は、論理ハイレベルまたは論理ローレベルに活性化されると仮定した。
【００３６】
半導体メモリ装置２００に読出命令ＲＤが印加され、ＯＤＴ回路２３０をオフにするのためのＯＤＴ制御信号ＯＤＴが論理ローレベルに活性化される。ＯＤＴ制御信号ＯＤＴは、バーストレングスＢＬのメモリセルデータが読出されうる区間の間（ＢＬ＝８）に活性化される。すなわち、図５を参照すれば、ＯＤＴ制御信号ＯＤＴは、８個のメモリセルデータが出力されうる区間の間に活性化される。また、ＯＤＴ制御信号ＯＤＴは、バーストレングスＢＬのメモリセルデータが読出されうる区間の前後に、所定のマージンを加算した区間の間に活性化されることが望ましい。ここで、所定のマージンは、ＯＤＴ状態信号ＯＮ＿ＯＤＴが出力されうる時間を意味する。
【００３７】
ＯＤＴ検出信号Ｒ＿ＯＤＴは、ＯＤＴ制御信号ＯＤＴの論理レベルの変化に応答して発生する。すなわち、ＯＤＴ検出信号Ｒ＿ＯＤＴは、ＯＤＴ制御信号ＯＤＴのトリガーに応答して発生する。また、ＯＤＴ検出信号Ｒ＿ＯＤＴは、ＯＤＴ制御信号ＯＤＴの立ち上がりエッジまたは立ち下がりエッジに同期されて発生するオートパルスでありうる。ＯＤＴ制御信号ＯＤＴは、バーストレングスＢＬのメモリセルデータＤＡＴＡが読出されうる区間の間に活性化されるので、ＯＤＴ検出信号Ｒ＿ＯＤＴは、バースト動作の最初のメモリセルデータＤＡＴＡ０が読出される前に発生し、最後のメモリセルデータＤＡＴＡ７が読出された後に発生する。
【００３８】
それにより、ＯＤＴ状態信号ＯＮ＿ＯＤＴもバースト動作による出力データが出力される前後に所定の論理状態を有する。ここで、所定の論理状態は、ＯＤＴ回路２３０がオン／オフになった状態を区分できる論理レベルである。例えば、ＯＤＴ回路２３０がオンである場合に論理ハイレベルであり、ＯＤＴ回路２３０がオフである場合に論理ローレベルである。
最後に、データ出力バッファ２６０及び入出力パッド２９０を介して、出力信号ＤＱが出力される。すなわち、メモリセルデータＤＡＴＡの前後にＯＤＴ状態信号ＯＮ＿ＯＤＴが追加されて出力信号ＤＱとして読出される。
【００３９】
また、図２及び図５を参照すれば、ＯＤＴ状態信号ＯＮ＿ＯＤＴは、ＯＤＴイネーブル信号ＳＷまたは反転ＯＤＴイネーブル信号ｉＳＷに応答して発生する。さらに説明すれば、ＯＤＴ制御信号ＯＤＴが活性化される区間に同期して、ＯＤＴイネーブル信号ＳＷが論理ローレベルに活性化され、反転ＯＤＴイネーブル信号ｉＳＷが論理ハイレベルに活性化される。
【００４０】
次いで、図３を参照すれば、ＯＤＴ検出信号Ｒ＿ＯＤＴ、ＯＤＴ検出イネーブル信号ＤＥＴ＿ＯＤＴ及びクロック信号ＣＫが論理ハイレベルである区間で、伝送ゲート制御信号ＧＯＮＢが反転論理積手段２１２を通じて論理ローレベルに発生する。それにより、伝送ゲート２１４がオンになり、ＯＤＴ状態信号ＯＮ＿ＯＤＴが反転ＯＤＴイネーブル信号ｉＳＷと同じ論理レベルに出力される。一方、前述したように、ＯＤＴ回路２３０は、ＯＤＴ制御信号ＯＤＴに同期するＯＤＴイネーブル信号ＳＷ及び反転ＯＤＴイネーブル信号ｉＳＷに応答してオン／オフする。したがって、反転ＯＤＴイネーブル信号ｉＳＷと同じ論理レベルを有するＯＤＴ状態信号ＯＮ＿ＯＤＴは、ＯＤＴ回路２３０のオン／オフ状態を表すことが出来る。
【００４１】
すなわち、本発明による半導体メモリ装置２００は、データ読出モードで、バーストレングスＢＬに対応するメモリセルデータとＯＤＴ回路２３０がオン／オフになっているという情報とを共に出力できる。
【００４２】
図６は、本発明によるデータ読出モードでＯＤＴ回路のオン／オフ状態をテストできるＯＤＴ回路の状態テスト方法を示すフローチャートである。
図６を参照すれば、本発明によるＯＤＴ回路の状態テスト方法６００は、ＯＤＴ回路をオフにするステップ（Ｓ６１０）及びＯＤＴ状態情報信号を出力するステップ（Ｓ６３０）を含む。ＯＤＴ回路をオフにするステップ（Ｓ６１０）は、ＯＤＴ制御信号に応答して前記ＯＤＴ回路をオフにする。ＯＤＴ状態情報信号を出力するステップ（Ｓ６３０）は、メモリセルからデータが出力されるデータ読出モードで、ＯＤＴ制御信号に応答してＯＤＴ回路がオフになったか否かを表すＯＤＴ状態情報信号を出力する。
【００４３】
本発明によるＯＤＴ回路の状態テスト方法６００は、ＯＤＴ状態情報信号を出力するステップ（Ｓ６３０）の次に、データ読出命令に応答してメモリセルデータを読出するステップ（Ｓ６５０）をさらに含んでもよい。
本発明によるＯＤＴ回路の状態テスト方法６００は、メモリセルデータを読出するステップ（Ｓ６５０）の次に、ＯＤＴ制御信号に応答してＯＤＴ回路をオンにするステップ（Ｓ６７０）をさらに含んでもよい。
【００４４】
本発明によるＯＤＴ回路の状態テスト方法６００は、ＯＤＴ回路をオンにするステップ（Ｓ６７０）の次に、ＯＤＴ制御信号に応答してＯＤＴ回路がオンになったか否かを表すＯＤＴ状態情報信号を出力するステップ（Ｓ６９０）を再び行うことが出来る。
本発明によるＯＤＴ回路の状態テスト方法６００は、前述した本発明による半導体メモリ装置２００と技術的思想が同一であり、本発明による半導体メモリ装置２００の動作に対応する。したがって、当業者ならば、前記の説明から本発明によるＯＤＴ回路の状態テスト方法６００を理解できるので、それについての詳細な説明は省略する。
【００４５】
以上のように、図面及び明細書で本発明の最適の実施形態が開示された。ここで、特定の用語が使われたが、これは、単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。
【産業上の利用可能性】
【００４６】
本発明は、半導体メモリ装置関連の技術分野に適用可能である。
【図面の簡単な説明】
【００４７】
【図１】ＯＤＴ回路を備える一般的な半導体メモリ装置を示すブロック図である。
【図２】本発明によるデータ読出モードで、ＯＤＴ回路のオン／オフ状態をテストできる半導体メモリ装置を示すブロック図である。
【図３】図２のＯＤＴ状態情報出力部を示す回路図である。
【図４】図２のＯＤＴ回路を示す回路図である。
【図５】図２の半導体メモリ装置の各種信号のタイミング図である。
【図６】本発明によるデータ読出モードでＯＤＴ回路のオン／オフ状態をテストできるＯＤＴ回路の状態テスト方法を示すフローチャートである。
【符号の説明】
【００４８】
２００    半導体メモリ装置
２１０    ＯＤＴ状態情報出力部
２２０    ＭＲＳ出力部
２３０    ＯＤＴ回路
２４０    レイテンシ制御部
２５０    ＳＷ発生部
２６０    データ出力バッファ
２７２    読み取り命令判読部
２７４    ＤＲＡＭセルデータ処理部
２７６    データマルチプレクサ
２７８    ＤＱＳ発生部
２９０    入出力パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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