(57)【要約】【課題】半導体メモリ装置のローカル入／出力ラインのプリチャージ回路を提供する。【解決手段】半導体メモリ装置は、複数のセルブロックを備えるバンクと、第１データ出力モードに応じて前記バンクの第１セルブロックに格納されたデータを伝達するための第１ローカル入／出力ラインと、前記第１データ出力モードと第２データ出力モードに応じて前記バンクの第２セルブロックに格納されたデータを伝達するための第２ローカル入／出力ラインと、前記第１ローカル入／出力ラインをプリチャージさせる第１プリチャージ部と、前記第２ローカル入／出力ラインをプリチャージさせる第２プリチャージ部と、前記第１データ出力モードに前記第１セルブロック及び前記第２セルブロックをプリチャージさせ前記第２データ出力モードに前記第２セルブロックをプリチャージさせるための制御信号生成回路とを備える。【選択図】図２
2007095280.tif 000002
【特許請求の範囲】
【請求項１】
複数のセルブロックを備えるバンクと、
第１データ出力モードに応じて、前記バンクの第１セルブロックに格納されたデータを伝達するための第１ローカル入／出力ラインと、
前記第１データ出力モード及び第２データ出力モードに応じて、前記バンクの第２セルブロックに格納されたデータを伝達するための第２ローカル入／出力ラインと、
前記第１ローカル入／出力ラインをプリチャージさせる第１プリチャージ部と、
前記第２ローカル入／出力ラインをプリチャージさせる第２プリチャージ部と、
前記第１データ出力モードに前記第１セルブロック及び前記第２セルブロックをプリチャージさせ、前記第２データ出力モードに前記第２セルブロックをプリチャージさせる制御信号生成回路と
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記制御信号生成回路が、
前記半導体メモリ装置の動作オプション及び内部アドレス信号に応答して、プリチャージ選択信号を生成するプリチャージ選択信号生成回路と、
前記プリチャージ選択信号及びローカル入／出力ラインをリセットさせるラインリセット信号に応答して、プリチャージ信号を生成するプリチャージ信号生成回路と
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記プリチャージ選択信号生成回路が、
前記半導体メモリ装置の動作オプションモードのうち、×４モード信号及び×８モード信号を入力とする第１ＮＯＲゲートと、
前記第１ＮＯＲゲートの出力信号を反転させる第１インバータと、
前記第１インバータの出力信号及び前記内部アドレス信号を入力として、第１プリチャージ選択信号を生成する第１ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの出力信号及び前記第１インバータの出力信号を入力として、第２プリチャージ選択信号を生成する第２ＮＡＮＤゲートと
を備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記プリチャージ信号生成回路が、
前記ラインリセット信号を反転させる第４インバータと、
前記第１プリチャージ選択信号を反転させる第２インバータと、
前記第２プリチャージ選択信号を反転させる第３インバータと、
前記第４及び第２インバータの出力信号を入力として、第１プリチャージ信号を生成する第３ＮＡＮＤゲートと、
前記第４及び第３インバータの出力信号を入力として、第２プリチャージ信号を生成する第４ＮＡＮＤゲートと
を備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
第１データ出力モードに対応して、格納されたデータを出力するための上部メモリブロックと、
前記第１データ出力モード及び第２データ出力モードにそれぞれ対応して、格納されたデータを出力するための下部メモリブロックと、
前記上部メモリブロックのローカル入／出力ラインをプリチャージさせる第１プリチャージ手段と、
下部メモリブロックのローカル入／出力ラインをプリチャージさせる第２プリチャージ手段と、
前記第１データ出力モード又は前記第２データ出力モードに応じて、前記第１及び第２プリチャージ手段をそれぞれ独立して駆動制御するプリチャージ制御手段と
を備えることを特徴とする半導体メモリ装置。
【請求項６】
前記第１データ出力モードが、×４又は×８から選択されたいずれか１つであることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記第２データ出力モードが、×１６モードであることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記プリチャージ制御手段が、
前記×４及び×８動作モードであるとき、前記第１プリチャージ手段はイネーブルさせ、前記第２プリチャージ手段はディセーブルさせることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記プリチャージ制御手段が、
前記×１６動作モードであるとき、前記第１及び第２プリチャージ手段を全てイネーブルさせることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記プリチャージ制御手段が、
前記半導体メモリ装置の動作モード及び内部アドレス信号に応答して、プリチャージ選択信号を生成するプリチャージ選択信号生成回路と、
前記プリチャージ選択信号及びローカル入／出力ラインリセット信号に応答して、プリチャージ信号を生成するプリチャージ信号生成回路と
を備えることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記プリチャージ選択信号生成回路が、
前記半導体メモリ装置の動作モードのうち、×４モード信号及び×８モード信号を入力とする第１ＮＯＲゲートと、
前記第１ＮＯＲゲートの出力信号を反転させる第１インバータと、
前記第１インバータの出力信号及び前記内部アドレス信号を入力として、第１プリチャージ選択信号を生成する第１ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの出力信号及び前記第１インバータの出力信号を入力として、第２プリチャージ選択信号を生成する第２ＮＡＮＤゲートと
を備えることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記プリチャージ信号生成回路が、
前記ラインリセット信号をバッファリングする第１バッファと、
前記第１プリチャージ選択信号をバッファリングする第２バッファと、
前記第２プリチャージ選択信号をバッファリングする第３バッファと、
前記第１及び第２バッファの出力信号を入力として、第１プリチャージ信号を生成する第３ＮＡＮＤゲートと、
前記第１及び第３バッファの出力信号を入力として、第２プリチャージ信号を生成する第４ＮＡＮＤゲートと
を備えることを特徴とする請求項１１に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の設計技術に関し、特に半導体メモリ装置のローカル入／出力ラインのプリチャージ回路に関する。
【背景技術】
【０００２】
一般的なスタックバンク構造を有する半導体メモリ装置は、メモリーセル、メモリーセルの集まりであるメモリーセルアレイ、及びメモリーセルアレイの集まりであるバンクからなる。そして、バンクは、複数個が備えられ、このような複数個のバンクは、ワードライン方向に配置される。そして、メモリーセルアレイは、ワードライン方向に配置され、ローカル入／出力ラインに接続される。そして、ローカル入／出力ラインは、グローバル入／出力ラインに接続されて、データの伝送ラインとして機能する。
【０００３】
ここで、ローカル入／出力ラインは、分割されたバンクに対応して備えられ、それぞれローカル入／出力ラインをプリチャージするプリチャージ回路に接続されている。
【０００４】
このような内容を裏付けるための図面として、図１は、一般的な半導体メモリ装置の１バンクの一部分を示すブロック図である。半導体メモリ装置は、データを出力するパターンに応じて、１バンクを複数の領域に区分して配置する。例えば、ＤＤＲ２メモリ装置の場合には、４ビットのプリフェッチ動作を行うため、１つのバンクが４個の領域（クォーターバンク）に分けられている。半導体メモリ装置が×１６データ出力モードで動作する場合には、１つのクォーターバンクから１６ビットのデータが出力される。
【０００５】
同図は、１クォーターバンクにおけるローカル入／出力ラインプリチャージ部及びこれを制御する従来の技術に係るローカル入／出力ラインプリチャージ部の制御信号生成回路１０３を中心に示すブロック図である。１つのクォーターバンクは、同図に示すように、複数のセルブロックに分けられる。
【０００６】
同図に示すように、ローカル入／出力ラインプリチャージ回路ＬＩＯＰＣＧ１〜ＬＩＯＰＣＧ８は、分割されたセルブロックＵｐ  Ｈａｌｆ，Ｄｏｗｎ  Ｈａｌｆに接続したローカル入／出力ライン１０１，１０２の一方に備えられる。
【０００７】
ここで、ローカル入／出力ライン１０１，１０２に接続するセルブロック、すなわち、アップブロックＵｐ  Ｈａｌｆ及びダウンブロックＤｏｗｎ  Ｈａｌｆは、半導体メモリ装置のデータ動作オプションを満たすように、所定の単位セル（ＵＮＩＴ  ＣＥＬＬ）を備える。
【０００８】
そして、各々のセルブロックは、データ伝送ラインであるローカル入／出力ライン１０１，１０２に接続される。さらにクォーターバンクは、１つのデータ伝送ラインであるグローバル入／出力ラインからローカル入／出力ライン１０１，１０２にデータを伝送するライトドライバーＷＴＤＲＶ１〜ＷＴＤＲＶ８、及びローカル入／出力ライン１０１，１０２をプリチャージさせるローカル入／出力ラインプリチャージ部ＬＩＯＰＣＧ１〜ＬＩＯＰＣＧ８を備える。
【０００９】
このとき、アップブロックＵｐ  Ｈａｌｆ及びダウンブロックＤｏｗｎ  Ｈａｌｆの対称構造で構成され、アップブロックＵｐ  Ｈａｌｆのセルブロックは、アップローカル入／出力ライン（１０１，１０１のように点線を縮約したもの）と、ダウンブロックＤｏｗｎ  Ｈａｌｆのセルブロックは、ダウンローカル入／出力ライン（１０２，１０２のように直線を縮約したもの）に接続される。
【００１０】
また、ライトドライバーＷＴＤＲＶ１〜ＷＴＤＲＶ８及びローカル入／出力ラインプリチャージ部ＬＩＯＰＣＧ１〜ＬＩＯＰＣＧ８も、それぞれアップローカル入／出力ライン１０１及びダウンローカル入／出力ライン１０２とに個別に接続される。
【００１１】
ここで、クォーターバンクをアップブロックＵｐ  Ｈａｌｆ及びダウンブロックＤｏｗｎ  Ｈａｌｆに区分けする理由は、半導体メモリ装置のデータオプションに応じるバンクの効率的な使用と、これによる電流消費を低減させるためである。
【００１２】
ローカル入／出力ラインプリチャージ部ＬＩＯＰＣＧ１〜ＬＩＯＰＣＧ８は、ローカル入／出力ライン１０１，１０２をリセットさせるローカル入／出力ラインリセット信号ＬＩＯＲＳＴによりプリチャージ動作を行う。
【００１３】
例えば、半導体メモリ装置のデータ動作オプションが×４モード及び×８モードの場合は、８個のセルブロックに接続したローカル入／出力ライン（アップローカル入／出力ライン１０１またはダウンローカル入／出力ライン１０２）からデータが出力され、×１６モードの場合は、１６個のセルブロックに接続したローカル入／出力ライン１０１，１０２を介してデータが出力される。これは、データ動作オプションが、×４モード及び×８モード動作の場合は、８個のセルブロックのみを用い、×１６モード動作の場合は、１６個のセルブロックを用いるためである。
【００１４】
ところが、ローカル入／出力ラインプリチャージ部ＬＩＯＰＣＧ１〜ＬＩＯＰＣＧ８は、データ動作オプション×４モード及び×８モード動作に対する制御信号がないため、アップローカル入／出力ライン１０１とダウンローカル入／出力ライン１０２の全てを同時にプリチャージさせる。すなわち、１６セルブロックに接続したローカル入／出力ライン１０１，１０２を全てプリチャージさせるのである。これは、データ動作オプションが×４モード及び×８モードである場合、８個のセルブロックのみを用いるにあたり、１６個のセルブロックに接続したローカル入／出力ライン１０１，１０２をプリチャージさせることによる不要な電流消費という問題を引き起こす。
【００１５】
このような問題は、ローカル入／出力ラインプリチャージ部ＬＩＯＰＣＧ１〜ＬＩＯＰＣＧ８を制御する信号として、ローカル入／出力ラインリセット信号ＬＩＯＲＳＴが用いられるが、このローカル入／出力ラインリセット信号ＬＩＯＲＳＴが、×４モード、×８モード及び×１６モードにより制御されず、単に３個のインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３（ローカル入／出力ラインプリチャージ部の制御信号生成回路）によりバッファリングされて、それぞれのローカル入／出力ラインプリチャージ部ＬＩＯＰＣＧ１〜ＬＩＯＰＣＧ８に印加されることに起因するものである。
【００１６】
したがって、半導体メモリ装置の不要な電流消費を低減するために、動作モードに応じてブロックバンクを独立してプリチャージさせる装置が求められている。
【特許文献１】特開平０９−１６７４９２
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は、上述の問題点を解決するためになされたものであって、その目的は、ブロック別に接続したローカル入／出力ラインのプリチャージ動作を選択的に行うことにより、不要な電流消費を低減することができる半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成すべく、本発明に係る半導体メモリ装置によれば、複数のセルブロックを備えるバンクと、第１データ出力モードに応じて、前記バンクの第１セルブロックに格納されたデータを伝達するための第１ローカル入／出力ラインと、前記第１データ出力モードと第２データ出力モードに応じて、前記バンクの第２セルブロックに格納されたデータを伝達するための第２ローカル入／出力ラインと、前記第１ローカル入／出力ラインをプリチャージさせる第１プリチャージ部と、前記第２ローカル入／出力ラインをプリチャージさせる第２プリチャージ部と、前記第１データ出力モードに前記第１セルブロック及び前記第２セルブロックをプリチャージさせ、前記第２データ出力モードに前記第２セルブロックをプリチャージさせるための制御信号生成回路とを備えることを特徴とする。
【００１９】
また、上記の目的を達成すべく、本発明に係る半導体メモリ装置によれば、第１データ出力モードに対応して、格納されたデータを出力するための上部メモリブロックと、前記第１データ出力モード及び第２データ出力モードにそれぞれ対応して、格納されたデータを出力するための下部メモリブロックと、前記上部メモリブロックのローカル入／出力ラインをプリチャージさせる第１プリチャージ手段と、下部メモリブロックのローカル入／出力ラインをプリチャージさせる第２プリチャージ手段と、前記第１データ出力モード又は前記第２データ出力モードに応じて、前記第１及び第２プリチャージ手段をそれぞれ独立して駆動制御するプリチャージ制御手段とを備えることを特徴とする。
【００２０】
すなわち、第一の発明は、複数のセルブロックを備えるバンクと、第１データ出力モードに応じて、前記バンクの第１セルブロックに格納されたデータを伝達するための第１ローカル入／出力ラインと、前記第１データ出力モード及び第２データ出力モードに応じて、前記バンクの第２セルブロックに格納されたデータを伝達するための第２ローカル入／出力ラインと、前記第１ローカル入／出力ラインをプリチャージさせる第１プリチャージ部と、前記第２ローカル入／出力ラインをプリチャージさせる第２プリチャージ部と、前記第１データ出力モードに前記第１セルブロック及び前記第２セルブロックをプリチャージさせ、前記第２データ出力モードに前記第２セルブロックをプリチャージさせる制御信号生成回路とを備えることを特徴とする半導体メモリ装置である。
【００２１】
第二の発明は、第一の発明にかかり、前記制御信号生成回路が、前記半導体メモリ装置の動作オプション及び内部アドレス信号に応答して、プリチャージ選択信号を生成するプリチャージ選択信号生成回路と、前記プリチャージ選択信号及びローカル入／出力ラインをリセットさせるラインリセット信号に応答して、プリチャージ信号を生成するプリチャージ信号生成回路とを備えることを特徴とする半導体メモリ装置である。
【００２２】
第三の発明は、第二の発明にかかり、前記プリチャージ選択信号生成回路が、前記半導体メモリ装置の動作オプションモードのうち、×４モード信号及び×８モード信号を入力とする第１ＮＯＲゲートと、前記第１ＮＯＲゲートの出力信号を反転させる第１インバータと、前記第１インバータの出力信号及び前記内部アドレス信号を入力として、第１プリチャージ選択信号を生成する第１ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートの出力信号及び前記第１インバータの出力信号を入力として、第２プリチャージ選択信号を生成する第２ＮＡＮＤゲートとを備えることを特徴とする半導体メモリ装置である。
【００２３】
第四の発明は、第三の発明にかかり、前記プリチャージ信号生成回路が、前記ラインリセット信号を反転させる第４インバータと、前記第１プリチャージ選択信号を反転させる第２インバータと、前記第２プリチャージ選択信号を反転させる第３インバータと、前記第４及び第２インバータの出力信号を入力として、第１プリチャージ信号を生成する第３ＮＡＮＤゲートと、前記第４及び第３インバータの出力信号を入力として、第２プリチャージ信号を生成する第４ＮＡＮＤゲートとを備えることを特徴とする半導体メモリ装置である。
【００２４】
第五の発明は、第１データ出力モードに対応して、格納されたデータを出力するための上部メモリブロックと、前記第１データ出力モード及び第２データ出力モードにそれぞれ対応して、格納されたデータを出力するための下部メモリブロックと、前記上部メモリブロックのローカル入／出力ラインをプリチャージさせる第１プリチャージ手段と、下部メモリブロックのローカル入／出力ラインをプリチャージさせる第２プリチャージ手段と、前記第１データ出力モード又は前記第２データ出力モードに応じて、前記第１及び第２プリチャージ手段をそれぞれ独立して駆動制御するプリチャージ制御手段とを備えることを特徴とする半導体メモリ装置である。
【００２５】
第六の発明は、第五の発明にかかり、前記第１データ出力モードが、×４又は×８から選択されたいずれか１つであることを特徴とする半導体メモリ装置である。
【００２６】
第七の発明は、第六の発明にかかり、前記第２データ出力モードが、×１６モードであることを特徴とする半導体メモリ装置である。
【００２７】
第八の発明は、第七の発明にかかり、前記プリチャージ制御手段が、前記×４及び×８動作モードであるとき、前記第１プリチャージ手段はイネーブルさせ、前記第２プリチャージ手段はディセーブルさせることを特徴とする半導体メモリ装置である。
【００２８】
第九の発明は、第八の発明にかかり、前記プリチャージ制御手段が、前記×１６動作モードであるとき、前記第１及び第２プリチャージ手段を全てイネーブルさせることを特徴とする半導体メモリ装置である。
【００２９】
第十の発明は、第九の発明にかかり、前記プリチャージ制御手段が、前記半導体メモリ装置の動作モード及び内部アドレス信号に応答して、プリチャージ選択信号を生成するプリチャージ選択信号生成回路と、前記プリチャージ選択信号及びローカル入／出力ラインリセット信号に応答して、プリチャージ信号を生成するプリチャージ信号生成回路とを備えることを特徴とする半導体メモリ装置である。
【００３０】
第十一の発明は、第十の発明にかかり、前記プリチャージ選択信号生成回路が、前記半導体メモリ装置の動作モードのうち、×４モード信号及び×８モード信号を入力とする第１ＮＯＲゲートと、前記第１ＮＯＲゲートの出力信号を反転させる第１インバータと、前記第１インバータの出力信号及び前記内部アドレス信号を入力として、第１プリチャージ選択信号を生成する第１ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートの出力信号及び前記第１インバータの出力信号を入力として、第２プリチャージ選択信号を生成する第２ＮＡＮＤゲートとを備えることを特徴とする半導体メモリ装置である。
【００３１】
第十二の発明は、第十一の発明にかかり、前記プリチャージ信号生成回路が、前記ラインリセット信号をバッファリングする第１バッファと、前記第１プリチャージ選択信号をバッファリングする第２バッファと、前記第２プリチャージ選択信号をバッファリングする第３バッファと、前記第１及び第２バッファの出力信号を入力として、第１プリチャージ信号を生成する第３ＮＡＮＤゲートと、前記第１及び第３バッファの出力信号を入力として、第２プリチャージ信号を生成する第４ＮＡＮＤゲートとを備えることを特徴とする半導体メモリ装置である。
【００３２】
（予備）
【００３３】
第一の発明は、複数のセルブロックを備えるバンクと、第１データ出力モードに応じて、前記バンクの第１セルブロックに格納されたデータを伝達するための第１ローカル入／出力ラインと、前記第１データ出力モード及び第２データ出力モードに応じて、前記バンクの第２セルブロックに格納されたデータを伝達するための第２ローカル入／出力ラインと、前記第１ローカル入／出力ラインをプリチャージさせる第１プリチャージ部と、前記第２ローカル入／出力ラインをプリチャージさせる第２プリチャージ部と、前記第１データ出力モードに前記第１セルブロック及び前記第２セルブロックをプリチャージさせ、前記第２データ出力モードに前記第２セルブロックをプリチャージさせるプリチャージ信号生成部とを備えることを特徴とする半導体メモリ装置である場合もある。
【００３４】
第二の発明は、前記プリチャージ信号生成部が、前記半導体メモリ装置の動作オプション及び内部アドレス信号に応答して、プリチャージ選択信号を生成するプリチャージ選択信号生成回路と、前記プリチャージ選択信号及びローカル入／出力ラインをリセットさせるラインリセット信号に応答して、プリチャージ信号を生成するプリチャージ信号生成回路とを備えることを特徴とする第一の発明に係る半導体メモリ装置である場合もある。
【００３５】
第四の発明は、前記プリチャージ信号生成回路が、前記ラインリセット信号を反転させる第１インバータと、前記第１プリチャージ選択信号を反転させる第２インバータと、前記第２プリチャージ選択信号を反転させる第３インバータと、前記第１及び第２インバータの出力信号を入力として、第１プリチャージ信号を生成する第３ＮＡＮＤゲートと、前記第１及び第３バッファの出力信号を入力として、第２プリチャージ信号を生成する第４ＮＡＮＤゲートとを備えることを特徴とする第三の発明に係る半導体メモリ装置である場合もある。
【００３６】
第六の発明は、前記第１データ出力動作モードが、×４又は×８から選択されたいずれか１つであることを特徴とする第五の発明に係る半導体メモリ装置である場合もある。
【００３７】
第七の発明は、前記第２データ出力動作モードが、×１６モードであることを特徴とする第六の発明に係る半導体メモリ装置である場合もある。
【発明の効果】
【００３８】
本発明によれば、ブロック別に接続したローカル入／出力ラインのプリチャージ動作を選択的に行うようにプリチャージ信号を生成して、選択的にローカル入／出力ラインをプリチャージさせることにより、不要な電流消費を低減するという効果を奏する。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の好ましい実施の形態を、添付図面に基づき詳細に説明する。
【００４０】
図２は、一般的な半導体メモリ装置のローカル入／出力ラインプリチャージ部、及びこれを制御する本発明に係るローカル入／出力ラインプリチャージ部の制御信号生成回路を示すブロック図である。
【００４１】
同図に示すように、ローカル入／出力ラインプリチャージ回路ＬＩＯＰＣＧ１１〜ＬＩＯＰＣＧ１８は、分割されたバンクＵｐ  Ｈａｌｆ，Ｄｏｗｎ  Ｈａｌｆ（以下、ブロックという）に接続したローカル入／出力ライン２０５，２０７の一方に備えられる。
【００４２】
ここで、ローカル入／出力ライン２０５，２０７に接続するブロック、すなわち、アップブロックＵｐ  Ｈａｌｆ、及びダウンブロックＤｏｗｎ  Ｈａｌｆは、半導体メモリ装置のデータ動作オプションを満たすように、所定の単位セルを備える。
【００４３】
そして、アップブロックＵｐ  ＨａｌｆのセルブロックとダウンブロックＤｏｗｎ  Ｈａｌｆのセルブロックは、対称構造で備えられ、アップブロックＵｐ  Ｈａｌｆは、アップローカル入／出力ライン２０５と、ダウンブロックＤｏｗｎ  Ｈａｌｆのセルブロックは、ダウンローカル入／出力ライン２０７に接続される。また、ライトドライバーＷＴＤＲＶ１１〜ＷＴＤＲＶ１８及びローカル入／出力ラインプリチャージ部ＬＩＯＰＣＧ１１〜ＬＩＯＰＣＧ１８も、それぞれアップローカル入／出力ライン２０５及びダウンローカル入／出力ライン２０７とに個別に接続される。ここで、ローカル入／出力ラインプリチャージ部ＬＩＯＰＣＧ１１〜ＬＩＯＰＣＧ１８は、アップローカル入／出力ライン２０５に接続したアッププリチャージグループＬＩＯＰＣＧ１１，ＬＩＯＰＣＧ１３，ＬＩＯＰＣＧ１５，ＬＩＯＰＣＧ１７と、ダウンローカル入／出力ライン２０７に接続したダウンプリチャージグループＬＩＯＰＣＧ１２，ＬＩＯＰＣＧ１４，ＬＩＯＰＣＧ１６，ＬＩＯＰＣＧ１８とにグループ化し、アッププリチャージグループＬＩＯＰＣＧ１１，ＬＩＯＰＣＧ１３，ＬＩＯＰＣＧ１５，ＬＩＯＰＣＧ１７、及びダウンプリチャージグループＬＩＯＰＣＧ１２，ＬＩＯＰＣＧ１４，ＬＩＯＰＣＧ１６，ＬＩＯＰＣＧ１８をプリチャージさせるプリチャージ部の制御信号生成回路２０９が提供される。プリチャージ部の制御信号生成回路２０９は、第１及び２プリチャージ選択信号Ｃ０及びＣ１を生成するプリチャージ選択信号生成部２０１と、前記プリチャージ選択信号Ｃ０，Ｃ１及びローカル入／出力ラインリセット信号ＬＩＯＲＳＴに応答して、プリチャージ信号を生成し、このプリチャージ信号をアッププリチャージグループＬＩＯＰＣＧ１１，ＬＩＯＰＣＧ１３，ＬＩＯＰＣＧ１５，ＬＩＯＰＣＧ１７、及びダウンプリチャージグループＬＩＯＰＣＧ１２，ＬＩＯＰＣＧ１４，ＬＩＯＰＣＧ１６，ＬＩＯＰＣＧ１８にそれぞれ選択的に伝達するプリチャージ信号生成部２０３とを備える。
【００４４】
ここで、プリチャージ選択信号生成部２０１は、半導体メモリ装置のデータ動作オプションのうち、×４モード信号×４及び×８モード信号×８をそれぞれ入力とするＮＯＲゲートＮＯＲ１、ＮＯＲゲートの出力信号を反転させるインバータＩＮＶ４、インバータＩＮＶ４の出力信号及び内部アドレス信号ＡＸ<１３>を入力として、第１プリチャージ選択信号Ｃ０を出力するＮＡＮＤゲートＮＡＮＤ１、第１プリチャージ選択信号Ｃ０及びインバータＩＮＶ４の出力信号を入力として、第２プリチャージ選択信号Ｃ１を出力するＮＡＮＤゲートＮＡＮＤ２で具現できる。
【００４５】
そして、プリチャージ信号生成部２０３は、ローカル入／出力ライン２０５，２０７をリセットさせるローカル入／出力ラインリセット信号ＬＩＯＲＳＴを反転させる第１インバータＩＮＶ５，ＩＮＶ６、第１プリチャージ選択信号Ｃ０を反転させる第２インバータＩＮＶ７，ＩＮＶ８、第２プリチャージ選択信号Ｃ１を反転させる第３インバータＩＮＶ９，ＩＮＶ１０、第１及び第２インバータＩＮＶ５〜ＩＮＶ８の出力信号を入力として、アッププリチャージグループＬＩＯＰＣＧ１１，ＬＩＯＰＣＧ１３，ＬＩＯＰＣＧ１５，ＬＩＯＰＣＧ１７に第１プリチャージ信号を伝達するＮＡＮＤゲートＮＡＮＤ３、第１及び第３インバータＩＮＶ５，ＩＮＶ６，ＩＮＶ９，ＩＮＶ１０の出力信号を入力として、ダウンプリチャージグループＬＩＯＰＣＧ１２，ＬＩＯＰＣＧ１４，ＬＩＯＰＣＧ１６，ＬＩＯＰＣＧ１８に第２プリチャージ信号を伝達するＮＡＮＤゲートＮＡＮＤ４で具現できる。
【００４６】
以下、簡略な動作を図３に示す。
【００４７】
すなわち、×１６モードでは、アップローカル入／出力ライン２０５及びダウンローカル入／出力ライン２０７をプリチャージさせ、×４モード及び×８モード動作では、第１及び第２プリチャージ選択信号Ｃ０，Ｃ１を組み合わせて、アップローカル入／出力ライン２０５またはダウンローカル入／出力ライン２０７を選択的にプリチャージさせるのである。
【００４８】
上述のように、アッププリチャージグループＬＩＯＰＣＧ１１，ＬＩＯＰＣＧ１３，ＬＩＯＰＣＧ１５，ＬＩＯＰＣＧ１７とダウンプリチャージグループＬＩＯＰＣＧ１２，ＬＩＯＰＣＧ１４，ＬＩＯＰＣＧ１６，ＬＩＯＰＣＧ１８は、それぞれ異なるライン２１１，２１３を介してプリチャージ信号を受信する。これにより、上記のような動作を保障できることである。
【００４９】
上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。
【００５０】
例えば、上述した実施の形態において用いられたロジックの種類及び配置は、入力信号及び出力信号が全てハイアクティブ信号である場合を一例に挙げて具現したものであるため、信号のアクティブ極性が変われば、ロジックの具現例も変わり、このような具現例は、その数があまりにも膨大であり、また、その具現例の変化は、本発明に属する技術分野における通常の知識を有する者にとって、技術的に容易に類推可能な事項であるから、各々のケースに対して直接的に言及しないことにする。
【００５１】
また、上述した実施の形態において、プリチャージ信号生成部２０３及びプリチャージ選択信号生成部２０１は、複数の論理回路で具現することを一例に挙げて説明したが、これも１つの具現例に過ぎない。
【図面の簡単な説明】
【００５２】
【図１】従来の技術に係るローカル入／出力ラインプリチャージ部の制御信号生成回路を示すブロック図である。
【図２】本発明に係るローカル入／出力ラインプリチャージ部の制御信号生成回路を示すブロック図である。
【図３】プリチャージの動作について説明するための図である。
【符号の説明】
【００５３】
２０１      プリチャージ選択信号生成部
２０３      プリチャージ信号生成部
２０５      アップローカル入／出力ライン
２０７      ダウンローカル入／出力ライン
【図１】
2007095280.tif 000003
【図２】
2007095280.tif 000004
【図３】
2007095280.tif 000005