(57)【要約】【課題】  高い耐圧を有し低オン抵抗なスーパージャンクション構造を有する半導体素子を提供する。【解決手段】  このＭＯＳＦＥＴは、ｎ＋型ドレイン層１２上に、第１ｎ型ピラー層１３と、ｐ型ピラー層１４と、ｎ型ピラー層１５とを周期的に交互に配置してなるスーパージャンクション構造を有している。ピラー層１４，１５は、ドレイン電極１１の側よりもソース電極２０の側の方が不純物濃度が大きい。【選択図】  図１
2007019146.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層上に第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層と第１導電型の第３半導体ピラー層とを周期的に交互に配置してなるピラー層と、
前記第１半導体層に電気的に接続された第１の主電極と、
前記第２半導体ピラー層の表面に選択的に形成された第２導電型の半導体ベース層と、
前記半導体ベース層の表面に選択的に形成された第１導電型の半導体拡散層と、
前記半導体ベース層と半導体拡散層に接合するように形成された第２の主電極と、
前記半導体ベース層、前記半導体拡散層、及び前記第１半導体ピラー層に沿って絶縁膜を介して形成された制御電極と
を備え、
前記第２及び第３半導体ピラー層は、前記第１の主電極の側よりも前記第２の主電極の側の方が不純物濃度が大きい不純物濃度分布を有するように形成されている
ことを特徴とする半導体素子。
【請求項２】
前記第２半導体ピラー層の前記第２の主電極側における不純物濃度が、前記第１半導体ピラー層の前記第２の主電極側における不純物濃度と前記第３半導体ピラー層の前記第２の主電極側における不純物濃度との平均値以上に設定されていることを特徴とする請求項１記載の半導体素子。
【請求項３】
前記第２半導体ピラー層の不純物濃度は、前記第１主電極から前記第２主電極に向かうに従って階段状に増加するようにされた請求項１記載の半導体素子。
【請求項４】
前記第２半導体ピラー層の深さ方向における不純物濃度の濃度変化が、前記第３半導体ピラー層の深さ方向における濃度変化よりも大きいことを特徴とする請求項１記載の半導体素子。
【請求項５】
前記第２半導体ピラー層が前記第１半導体層に到達する深さまで形成されていることを特徴とする請求項１記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、より詳しくはドリフト層にｐ型ピラー層とｎ型ピラー層を横方向に交互に埋め込んだスーパージャンクション構造を備えた半導体素子に関する。
【背景技術】
【０００２】
縦型パワーＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、不純物濃度が高くなると、ドリフト層がベース層と形成するＰＮ接合の耐圧が下がるため、不純物濃度は耐圧に応じて決まる限界以上には上げることはできない。このように、素子耐圧とオン抵抗との間にはトレードオフの関係が存在する。このトレードオフを改善することは、低消費電力の半導体素子を提供しようとする場合に重要な課題である。このトレードオフには素子材料により決まる限界が有り、この限界を越えることが低オン抵抗の半導体素子の実現への道である。
【０００３】
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれるｐ型ピラー層とｎ型ピラー層を横方向に交互に埋め込んだ構造が知られている（例えば、特許文献１参照）。スーパージャンクション構造はｐ型ピラー層とｎ型ピラー層に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現するものである。
【０００４】
このようにスーパージャンクション構造を用いることで材料限界を越えたオン抵抗／耐圧トレードオフを実現することが可能であるが、このトレードオフを改善する、つまり、オン抵抗を低減するためにはスーパージャンクション構造の横方向周期を狭くする必要がある。横方向周期を縮めることによりスーパージャンクション構造が空乏化し易くなるため、ｐ／ｎピラー濃度を増加させることが可能になる。これにより、オン抵抗を低減することが可能となる。
【０００５】
横方向周期の狭いスーパージャンクション構造を形成する方法として、例えばｎ型の半導体層にトレンチを形成した後、このトレンチ内にｐ型の半導体層を結晶成長により埋め込む方法が知られている。更に狭い周期を実現する方法として、トレンチを形成した後、トレンチ側壁への斜め方向からのイオン注入によりｐ型ピラーをトレンチ側壁に形成し、その後、トレンチ内にｎ型半導体層を結晶成長する方法が特許文献２に開示されている。この方法を用いることで、斜め方向からのイオン注入を行わない場合に比べて周期を半分にすることが可能となる。
【０００６】
しかし、このように半導体層を結晶成長によりトレンチ内に埋め込む方法の場合、その埋め込みによるｎ型半導体層は、不純物濃度が表面側で高く、底面側で低い不純物濃度を有する。このような分布は、半導体素子の最大耐圧を低下させる。また、このような分布は、隣接するピラー層間でチャージアンバランスが生じた場合に最大耐圧を低下させる原因となる。
【特許文献１】特開２００３−２７３３５５号公報
【特許文献２】特開２００２−３６８２１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、高い耐圧を有し低オン抵抗なスーパージャンクション構造を有する半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体素子は、第１導電型の第１半導体層と、前記第１半導体層上に第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層と第１導電型の第３半導体ピラー層とを周期的に交互に配置してなるピラー層と、前記第１半導体層に電気的に接続された第１の主電極と、前記第２半導体ピラー層の表面に選択的に形成された第２導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に形成された第１導電型の半導体拡散層と、前記半導体ベース層と半導体拡散層に接合するように形成された第２の主電極と、前記半導体ベース層、前記半導体拡散層、及び前記第１半導体ピラー層の上に絶縁膜を介して形成された制御電極とを備え、前記第２及び第３半導体ピラー層は、前記第１の主電極の側よりも前記第２の主電極の側の方が不純物濃度が大きい不純物濃度分布を有するように形成されていることを特徴とする。
【発明の効果】
【０００９】
この発明によれば、高い耐圧を有し低オン抵抗なスーパージャンクション構造を有する半導体素子を提供することが可能となる。
【発明を実施するための最良の形態】
【００１０】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型としている。
【００１１】
（第１の実施形態）  図１は本発明の第１の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。このＭＯＳＦＥＴでは、ｎ＋型ドレイン層１２上に、第１ｎ型ピラー層１３と、ｐ型ピラー層１４と、第２ｎ型ピラー層１５とが横方向に交互に周期的に形成されてなるピラー層が形成されている。各ピラー層１３〜１５は、ここでは紙面直交方向に延びるストライプ形状を有するものとする。しかし、ストライプ形状でなく、例えば各ピラー層１３〜１５が、ｎ＋型ドレイン層１２の面に沿った断面において格子状、又は千鳥状に形成されるものに置き換えることも可能である。なお、ｎ＋型ドレイン層１２の裏面にはドレイン電極１１が形成されている。
【００１２】
ｐ型ピラー層１４の表面には、ｐ型ベース層１６が形成され、このｐ型ベース層１６の表面にはｎ型ソース拡散層１７が、各々選択的に、且つストライプ形状に形成されている。また、ｐ型ベース層１６及びｎ型ソース拡散層１７から、第１ｎ型ピラー層１３又は第２ｎ型ピラー層１５を介して隣接する別のｐ型ベース層１６およびｎ型ソース拡散層１７に至る領域上には、膜厚約０．１μｍの例えばシリコン酸化膜からなるゲート絶縁膜１８を介してゲート電極１９がストライプ形状に形成されている。また、ｐ型ベース層１６及びｎ型ソース拡散層１７に接するように、ソース電極２０がストライプ形状に形成されている。
【００１３】
第１ｎ型ピラー層１３は、後述するようにｎ＋型ドレイン層１２上の全面に亘る結晶成長により形成されているため、図１右側のグラフ中の直線ａ−ａ'に示すように、深さ方向の濃度分布は一定とされている。一方、第２ｎ型ピラー層１５は、狭いトレンチ内に結晶成長により埋め込まれることで形成されるため、図１中のグラフの２点鎖線ｃ−ｃ'で示すようにソース電極２０側で不純物濃度が高く、ドレイン電極１１に向かうに従って不純物濃度が濃度が低くなるような分布を有する。この実施の形態において特徴的なことは、ｐ型ピラー層１４もまた、第２ｎ型ピラー層１５と同様に、ソース電極２０側で不純物濃度が高く、ドレイン電極１１に向かうに従って不純物濃度が濃度が低くなるような分布を有することである。ｐ型ピラー層１４がこのような分布を有することにより、不純物量のバランスを深さ方向において保つことができ、パワーＭＯＳＦＥＴの最大耐圧を高く保つことができる。
【００１４】
ｎ型ピラー層１３、１５の濃度が図１のグラフに示すような不純物濃度分布を有している状況において、ｐ型ピラー層１４の深さ方向の不純物濃度分布が一定であった場合を考える。この場合、スーパージャンクション構造全体の不純物総量が等しくされているとしても、その表面側（ソース電極２０側）ではｎ型の不純物濃度が、ｐ型の不純物濃度よりも高くなる。逆に、底面側（ドレイン電極１１側）では、ｎ型（ドナー）の不純物濃度がｐ型（アクセプタ）の不純物濃度よりも低くなる。すなわち、不純物量のバランスが深さ方向で変化してしまう。すると、理想的なスーパージャンクション構造の電界分布である平坦な分布が得られず、スーパージャンクション構造の上下端部で電界が集中し易くなり、これにより耐圧が低下してしまう。
【００１５】
このような耐圧低下を抑制するために、本実施の形態では、ｐ型ピラー層１４の不純物濃度を第２ｎ型ピラー層１５と同様に、ソース電極２０側で不純物濃度が高く、ドレイン電極１１に向かうに従って不純物濃度が濃度が低くなるような分布としている。好ましくは、各深さ方向の位置におけるｐ型ピラー層１４の不純物濃度が、同じ深さの位置における第１ｎ型ピラー層１３の不純物濃度と第２ｎ型ピラー層１５の不純物濃度との平均と等しくなるようにする。これにより、不純物量のバランスが深さ方向で変化しなくなり、平坦な電界分布を実現し、耐圧の低下を抑制することができる。さらに、深さ方向のｐ／ｎピラー層の不純物量のバランスを一定とすると、図２に示すように横方向において不純物濃度のバラツキ即ちチャージアンバランスが生じた場合の耐圧低下も抑制することができる。
【００１６】
次に、この実施の形態のパワーＭＯＳＦＥＴの製造工程の一例を、図３〜図８を参照して説明する。まず、図３に示すように、ｎ＋型ドレイン層１２の上の全面に、第１ｎ型ピラー層１３となるｎ型層１３'をエピタキシャル成長させ、このｎ型層１３'の上に、フォトリソグラフィ法により、レジストＭ１を第１ｎ型ピラー層１３の形状に沿って形成する。続いて、このレジストＭ１をマスクとして、反応性イオンエッチング（ＲＩＥ）により、第２ｎ型ピラー層１５を埋め込み形成するためのトレンチ１５'を形成する。
【００１７】
次に、図４に示すように、このトレンチ１５'の側壁に向けて斜め方向からボロン（Ｂ）をイオン注入する。その後、図５に示すようにイオン注入の角度を変化させて複数回のイオン注入を行う。これにより、ボロンの注入量は、上側即ちソース電極２０側に向かう程大きくなる。
【００１８】
その後、例えば１１５０℃×８時間程度の熱工程を実行することによりボロンを拡散させ、これにより、ｐ型ピラー層１４をトレンチ１５'の側壁に沿って形成する。ｐ型ピラー層１４は、上記のようにボロンの注入量を変化させたことにより、上側において不純物濃度が大きく、下側において不純物濃度が小さい不純物濃度を有するものとなる。
【００１９】
続いて、レジストＭ１を剥離させた後、図７に示すように、トレンチ１５'に対し、エピタキシャル成長によりｎ型半導体層を埋め込み形成し、第２ｎ型ピラー層１５を形成する。この埋め込み工程の途中においては、図５の点線で示すような空洞（ボイド）がｐ型ピラー層１５に形成されるのを防止するため、適宜エッチングを行ってトレンチ内の埋め込み層をテーパ状に保つのが好適である。このため、第２ｎ型ピラー層１５の幅は、ソース電極２０が形成される表面側が広く、ドレイン電極１１が形成される底部側が狭くなる。スーパージャンクション構造におけるチャージバランスは、ピラー層に含まれるチャージ量、つまり、不純物濃度とピラー層の幅の積で決まる。このため、ピラー層の幅が変化することは、不純物濃度が変化するのと同義である。トレンチ１５’を形成した後、エッチングによりテーパ状にすると、深さ方向にトレンチ幅を変化し、第２ｎ型ピラー層１５の不純物濃度を変化させたのと同様になる。
その後、化学機械研磨法（ＣＭＰ）を用いて、トレンチ１５'の外に形成されたｎ型半導体層をＣＭＰ法等により除去して平坦化させる。最後に、図８に示すように、周知のＭＯＳＦＥＴ製造工程を行うことでＭＯＳＦＥＴを形成する。
【００２０】
図４、及び図５のイオン注入角度を変更する回数を多くし、更に熱工程の時間を十分に長くすることにより、ほぼ図１の直線ｂ−ｂ'に示すような略直線上の不純物濃度分布を有するｐ型ピラー層１４を形成することができる。
【００２１】
図９及び図１０に、第１の実施の形態の変形例を示す。図４、図５の工程に示すようなイオン注入角度を変更する回数を減らし、更に熱工程の時間を短くすると、ｐ型ピラー層１４の不純物濃度分布はドレイン電極１１側からソース電極１２の側に向かう方向で不純部濃度が階段状に増加する分布となる。注入角度の変更回数を２回とした場合は、図９の変形例に示すように、点線ｂ−ｂ'に示すような不純物濃度分布となる。このような不純物濃度分布であっても、電界の集中し易いピラー層の上端部等における不純物量のバランスが保たれていれば、ｐ型ピラー層１４の不純物濃度が深さ方向で一定の場合に比べ、耐圧を十分大きなものとすることが出来る。
【００２２】
なお、また、図１０の変形例のように、トレンチ１５'をｎ＋型ドレイン層１２に到達する深さまで形成することも可能である。この場合、斜め方向からのイオン注入により溝の底部にボロンが注入されてもｐピラー層１４と接続されることはなく、スーパージャンクション構造には影響を及ぼさない。
【００２３】
（第２の実施形態）  図１１は、本発明の第２の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。この実施の形態では、ｐ型ピラー層１４の不純物濃度ｂ−ｂ'が、第２ｎ型ピラー層１５の不純物濃度分布ｃ−ｃ'よりも大きくなっている。これにより、スーパージャンクション構造のソース電極２０側では、ｐ型ピラー層１４の不純物濃度が、ｎ型ピラー層１３及び１４の平均の不純物濃度より高く、ドレイン電極１１側では、ｐ型ピラー層１４の不純物濃度が、ｎ型ピラー層１３及び１５の平均の不純物濃度より低くなる。これにより、スーパージャンクション構造の上下端の電界が低下する。平坦な電界分布ではなくなるために最大耐圧は第１の実施の形態に比べ低下してしまうが、上下端での電界集中が第１の実施の形態に比べ緩和される。これにより横方向における不純物濃度のバラツキ即ちチャージアンバランスによる耐圧低下を低減することが可能となり、広いプロセスマージンを得ることが可能となる。このようにｐ型ピラー層１４の深さ方向の不純物濃度分布（傾斜）をｎ型ピラー層１３及び１５の平均の深さ方向の不純物濃度分布（傾斜）よりも大きくすることでアバランシェ耐量を大きくすることも可能である。深さ方向の不純物濃度分布が大きくなることで、スーパージャンクション構造の上下端での電界集中が弱まり、アバランシェ降伏がスーパージャンクション構造の中央部で起こりやすくなるため、アバランシェ耐量を大きくすることが可能となる。
【００２４】
また、図１２に示すようにｐ型ピラー層１４の不純物濃度分布を階段状とすることで、ソース電極２０側でｐ型不純物濃度が高く、ドレイン電極１１側でｎ型不純物濃度が高くなるようにすることも可能である。この場合、図示は省略するが、ｐ型ピラー層１４がｎ＋ドレイン層１２に到達するように構成することも可能である。
【００２５】
図１２では、ｎ型ピラー層１５の不純物濃度（ｃ−ｃ’）よりもｐ型ピラー層１４の不純物濃度（ｂ−ｂ’）の方が大きい不純物濃度分布を示しているが、第１ｎ型ピラー層１３と第２ｎ型ピラー層１５の平均不純物濃度と比べて、ｐ型ピラー層１４の不純物濃度がスーパージャンクション構造のソース電極２０側で大きく、ドレイン電極１１側で小さければ、上記実施の形態と同様な効果が得られる。
【００２６】
（第３の実施形態）  図１３は、本発明の第３の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。この実施の形態では、ＭＯＳＦＥＴセルが形成される素子形成領域だけでなく、これを囲う終端領域にもスーパージャンクション構造が形成されている。そして、スーパージャンクション構造の表面にはｐ型半導体層であるリサーフ層２４が形成されている。これにより、高電圧が印加された場合、速やかに横方向に空乏層を伸ばし、ｐ型ベース層１６端部での電界集中を抑制し、高耐圧のＭＯＳＦＥＴを得ることができる。リサーフ層１４の表面はフィールド絶縁膜２５が形成される。また、終端領域の端部には、空乏層の伸びを遮断するためのｎ型フィールドストップ層２７が形成され、その上部にはフィールドストップ電極２６が形成される。
【００２７】
図１４に示すように、リサーフ層２４に代えて又はこれに加えて、フィールド絶縁膜２５上にフィールドプレート電極２８を形成することもできる。このフィールドプレート電極２８は、リサーフ層２４と同様に、高電圧が印加された場合、速やかに横方向に空乏層を伸ばす作用をする。図１４では、フィールドプレート電極１８はソース電極２０に接続さているが、ゲート電極１９に接続されたものとすることもできる。
【００２８】
（第４の実施形態）  図１５は、本発明の第４の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【００２９】
この実施の形態では、終端領域にはスーパージャンクション構造は形成されておらず、ｎ−型の高抵抗層３０が形成され、その表面にはｐ型のガードリング層２９が形成されている。これにより、ｐ型ベース層１６端部での電界集中が緩和され、高耐圧のＭＯＦＥＴを得ることが可能となる。このような構造は、ｎ−型の高抵抗エピタキシャル成長層を有する基板表面にトレンチ溝を形成し、斜め方向からのイオン注入により第１ｎ型ピラー層１３を形成した後、ｐ型ピラー層１４を斜め方向からのイオン注入及び熱拡散により形成し、更に埋め込み成長により第２ｎ型ピラー層１５を形成することで形成することが可能である。なお、図１５では３本のガードリング層２９を有するＭＯＳＦＥＴの例を示しているが、ガードリング層の数は特に限定されるものではなく、１本以上形成されていれば実施可能である。
【００３０】
（第５の実施形態）  図１６は、本発明の第５の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。この実施の形態では、ＭＯＳＦＥＴセルのゲート電極１９の構造がいわゆるトレンチゲート構造となっている点において、前述の実施の形態と異なっている。すなわち、ｐ型ベース層１６に第２ｎ型ピラー層１５に達するトレンチを形成し、このトレンチにゲート絶縁膜１８を介してゲート電極を埋め込み形成した構造とされている。スーパージャンクション構造の微細化に伴い、ＭＯＳＦＥＴセルのゲート構造の横方向周期も微細化することが低オン抵抗化のためには必要となる。トレンチゲート構造の場合、プレナーゲート構造よりも更にＭＯＳＦＥＴのゲート構造の微細化を行うことが可能となる。トレンチゲート構造を用いることで、スーパージャンクション構造と同一の横方向周期でＭＯＳＦＥＴセルを形成することが可能となり、スーパージャンクション構造の微細化に伴いオン抵抗を低減することが可能となる。
【００３１】
（第６の実施形態）  図１７は、本発明の第６の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。この実施の形態では、ＭＯＳＦＥＴセルのゲート電極構造と、スーパージャンクション構造とが共にストライプ状に形成され、その延在方向が直交するように配置されている。このような構造とすることによりスーパージャンクション構造の横方向周期とＭＯＳゲート構造の周期を同一にする必要がなくなり、後者よりも前者を小さくすることもできる。このため、微細化が困難なプレナーゲート構造よりもスーパージャンクション構造の横方向周期を狭くすることが可能となり、ＭＯＳＦＥＴセルのゲート電極構造の微細化をしなくても低オン抵抗化することが可能となる。
【００３２】
以上、本発明の実施形態を説明したが、この発明は、上記実施形態に限定されるものではない。例えば、第１の導電型をｎ型、第２の導電型をｐ型として説明をしたが、第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。
【００３３】
また、半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）、等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。
更にスーパージャンクション構造を有するＭＯＳＦＥＴで説明したが、本発明の構造は、スーパージャンクション構造を有する素子であれば、ＳＢＤやＭＯＳＦＥＴとＳＢＤとの混載素子、ＳＩＴ、ＩＧＢＴなどの素子でも適用可能である。
その他、次のような改変、追加等が可能である。
（１）前記第２半導体ピラー層の前記第２の主電極側における不純物濃度が、前記第１半導体ピラー層の前記第２の主電極側における不純物濃度と前記第３半導体ピラー層の前記第２の主電極側における不純物濃度との平均値以上に設定されていることを特徴とする請求項１記載の半導体素子。
（２）前記第２半導体ピラー層の前記第１の主電極側における不純物濃度が、前記第１半導体ピラー層の前記第１の主電極側における不純物濃度と前記第３半導体ピラー層の前記第１の主電極側における不純物濃度との平均値以下に設定されていることを特徴とする（１）記載の半導体素子。
（３）前記第２半導体ピラー層の不純物濃度は、前記第１主電極から前記第２主電極に向かうに従って階段状に増加するようにされた請求項１記載の半導体素子。
（４）前記第２半導体ピラー層の深さ方向における不純物濃度の濃度変化が、前記第３半導体ピラー層の深さ方向における濃度変化よりも大きいことを特徴とする請求項１記載の半導体素子。
（５）前記ピラー層が、素子終端部にも形成されていることを特徴とする請求項１記載の半導体素子。
（６）前記素子終端部に形成された前記ピラー層の上部に第２導電型の半導体層が形成されている（５）記載の半導体素子。
（７）前記第２の主電極又は前記制御電極に電気的に接続されたフィールドプレート電極が素子終端部に形成されていることを特徴とする請求項１記載の半導体素子。
（８）前記第１乃至第３半導体ピラー層が、それぞれストライプ構造を有し横方向に所定の周期で交互に形成されていることを特徴とする請求項１記載の半導体素子。
（９）前記半導体ベース層と前記第１及び第３半導体ピラー層は表面が略一致するように形成され、前記制御電極は、この略一致された表面上に形成された絶縁膜を介して形成される請求項１記載の半導体素子。
（１０）前記制御電極は、前記第１半導体ピラー層の表面側に形成されたトレンチに埋め込み形成された絶縁膜を介して前記半導体ベース層及び前記半導体拡散層に隣接するトレンチゲート構造を有することを特徴とする請求項１記載の半導体素子。
（１１）前記第１乃至第３半導体ピラー層が横方向に周期的に交互にストライプ形状に形成されている方向と、
前記制御電極がストライプ形状に所定の間隔で形成される方向とが同一方向であることを特徴とする請求項１記載の半導体素子。
（１２）前記第１乃至第３半導体ピラー層が横方向に周期的に交互にストライプ形状に形成されている方向と、
前記制御電極がストライプ形状に所定の間隔で形成される方向とが略直交することを特徴とする請求項１記載の半導体素子。
（１３）前記第１乃至第３半導体ピラー層が横方向に形成される周期が、前記制御電極が形成される周期よりも小さいことを特徴とする（１２）記載の半導体素子。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【図２】第１の実施の形態に係るパワーＭＯＳＦＥＴの利点を説明する説明図である。
【図３】第１の実施の形態のパワーＭＯＳＦＥＴの製造工程を示す。
【図４】第１の実施の形態のパワーＭＯＳＦＥＴの製造工程を示す。
【図５】第１の実施の形態のパワーＭＯＳＦＥＴの製造工程を示す。
【図６】第１の実施の形態のパワーＭＯＳＦＥＴの製造工程を示す。
【図７】第１の実施の形態のパワーＭＯＳＦＥＴの製造工程を示す。
【図８】第１の実施の形態のパワーＭＯＳＦＥＴの製造工程を示す。
【図９】第１の実施の形態の第１の変形例を示す。
【図１０】第１の実施の形態の第２の変形例を示す。
【図１１】本発明の第２の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【図１２】第２の実施の形態の変形例を示す。
【図１３】本発明の第３の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【図１４】第３の実施の形態の変形例を示す。
【図１５】本発明の第４の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【図１６】本発明の第５の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【図１７】本発明の第６の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【符号の説明】
【００３５】
１１・・・ドレイン電極、  １２・・・ｎ＋型ドレイン層、  １３・・・第１ｎ型ピラー層、  １４・・・ｐ型ピラー層、  １５・・・第２ｎ型ピラー層、  １６・・・ｐ型ベース層、  １７・・・ｎ型ソース拡散層、  １８・・・ゲート絶縁膜、  １９・・・ゲート電極、  ２０・・・ソース電極、  ２４・・・リサーフ層、  ２５・・・フィールド絶縁膜、  ２７・・・フィールドストップ層、  ２８・・・フィールドストップ電極、  ３０・・・高抵抗層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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