(57)【要約】【課題】フェイルメモリからバッファメモリへの不良メモリセル情報の転送処理に起因する試験時間の長時間化を抑制し、以って半導体メモリの製造時間の短縮化を図る。【解決手段】先の試験条件における不良メモリセル情報を次の試験条件における背面パターンの被試験メモリへの書き込みと並行してフェイルメモリからバッファメモリに転写あるいは転送する。【選択図】図２
2007257684.tif 000002
【特許請求の範囲】
【請求項１】
被試験メモリの各メモリセルに背面パターンを書き込んで初期化した後テストパターンを書き込んで読み出す試験を、試験条件を順次切替えて行い、当該試験条件毎の不良メモリセル情報をフェイルメモリに一旦格納した後バッファメモリに転写あるいは転送して不良救済情報生成処理を行うメモリ試験装置において、
前記背面パターン及び前記テストパターンを発生するパターン発生器と、
前記不良メモリセル情報を前記フェイルメモリに書き込むと共に当該フェイルメモリからバッファメモリに転写あるいは転送する不良メモリセル情報処理部と、
先の試験条件における不良メモリセル情報を次の試験条件における背面パターンの被試験メモリへの書き込みと並行してフェイルメモリからバッファメモリに転写あるいは転送するように前記パターン発生器及び不良メモリセル情報処理部を制御する制御部と
を具備することを特徴とするメモリ試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリの動作試験を行うメモリ試験装置に関する。
【背景技術】
【０００２】
下記特許文献１には、被測定デバイス（半導体メモリ）の不良メモリセル情報をフェイルメモリに一旦蓄積し、このフェイルメモリからバッファメモリに転送された不良メモリセル情報に対して、フェイルサーチを実行することにより不良メモリセルを検出し、この不良メモリセルに対してリダンダンシ処理（不良メモリセルをスペアメモリセルと置き換える処理）を行うＩＣ試験システムが開示されている。
【特許文献１】特開２００３−３４４４９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上記フェイルメモリからバッファメモリへの不良メモリセル情報の転送は、一定の試験処理の間に行われる。例えば電源電圧変動に対する動作試験では、動作保証する電圧範囲内で電源電圧を所定刻み幅で複数設定し、各々の設定電圧（電源電圧）において被測定デバイスへのデータの書き込みと被測定デバイスからのデータの読み出しとが正常に行われるか否かを試験するが、このような動作試験の場合には、ある設定電圧における動作試験が終了した時点で不良メモリセル情報をフェイルメモリからバッファメモリへ転送し、当該転送が終了すると、次の設定電圧における動作試験を開始する。
【０００４】
しかしながら、このような不良メモリセル情報のフェイルメモリからバッファメモリへの転送処理は、一定の試験処理の間に行われる、つまり各試験処理と上記不良メモリセル情報の転送処理とが時間軸上で順番に行われるので、試験時間を長時間化させる要因となっていた。近年、半導体メモリの大容量化が盛んであるが、被測定デバイスの記憶容量の増大に応じて不良メモリセル情報のデータ容量は増大し、したがって記憶容量の大きな半導体メモリ程、不良メモリセル情報の転送処理に時間を要するので、当該不良メモリセル情報の転送処理に起因する試験時間の長時間化は、半導体メモリの製造に際して解決しなければならない重要な問題点である。
【０００５】
本発明は、上述した事情に鑑みてなされたものであり、フェイルメモリからバッファメモリへの不良メモリセル情報の転送処理に起因する試験時間の長時間化を抑制し、以って半導体メモリの製造時間の短縮化を図ることを目的とするものである。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明では、被試験メモリの各メモリセルに背面パターンを書き込んで初期化した後テストパターンを書き込んで読み出す試験を、試験条件を順次切替えて行い、当該試験条件毎の不良メモリセル情報をフェイルメモリに一旦格納した後バッファメモリに転写あるいは転送して不良救済情報生成処理を行うメモリ試験装置において、背面パターン及びテストパターンを発生するパターン発生器と、不良メモリセル情報をフェイルメモリに書き込むと共に当該フェイルメモリからバッファメモリに転写あるいは転送する不良メモリセル情報処理部と、先の試験条件における不良メモリセル情報を次の試験条件における背面パターンの被試験メモリへの書き込みと並行してフェイルメモリからバッファメモリに転写あるいは転送するようにパターン発生器及び不良メモリセル情報処理部を制御する制御部とを具備する、という手段を採用する。
【発明の効果】
【０００７】
このような本発明によれば、先の試験条件における不良メモリセル情報を次の試験条件における背面パターンの被試験メモリへの書き込みと並行してフェイルメモリからバッファメモリに転写あるいは転送するようにパターン発生器及び不良メモリセル情報処理部が制御されるので、フェイルメモリからバッファメモリへの不良メモリセル情報の転送処理に起因する試験時間の長時間化を抑制することができる。そして、この結果として、半導体メモリの製造時間を従来よりも短縮することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して、本発明の一実施形態について説明する。
図１は、本実施形態に係るメモリ試験装置の機能構成を示すブロック図である。この図に示すように、本メモリ試験装置は、試験プログラム記憶部１、ＣＰＵ（Central Processing Unit）２、直流電源３、パターン発生器４、テストヘッド５、コントローラ６、アドレスポインタ７、マルチプレクサ８、フェイルメモリ９、バッファメモリ１０及び不良救済情報生成部１１を備えている。本メモリ試験装置は、多数のメモリセル（被試験メモリセル）が半導体基板上に形成され、被試験メモリセルの個数に応じた記憶容量を有する半導体メモリを被試験メモリＸ（ＤＵＴ：Device Under Test）とする半導体試験装置である。このような被試験メモリＸは、例えばＤＲＡＭ（Dynamic Random Access Memory）である。
【０００９】
試験プログラム記憶部１は、試験プログラムを記憶する記憶装置、例えばハードディスク装置である。試験プログラムは、本メモリ試験装置が上記被試験メモリＸに対して行う試験内容が記述されたプログラムである。ＣＰＵ２は、上記試験プログラム記憶部１から試験プログラムを読み出して実行することにより、直流電源３、パターン発生器４及びコントローラ６を制御する。このＣＰＵ２が試験プログラムに基づいて実行する試験制御処理は本メモリ試験装置の特徴点であるが、その詳細については後述する。
【００１０】
直流電源３は、上記ＣＰＵ２による制御の下で、被試験メモリＸが必要とする所定電圧（電源電圧）の直流電源をテストヘッド５に出力する。周知のように、電子デバイスには、その性能を保証する各種の定格値が設定されるが、被試験メモリＸには、メモリデバイスとしての動作を保証する定格値の１つとして、一定の電源電圧範囲（動作保証電源電圧範囲）が設定されている。直流電源３は、このような動作保証電源電圧範囲内において、後述するように電源電圧を試験条件として複数設定し、所定の順番でテストヘッド５に順次出力する。
【００１１】
パターン発生器４は、上記ＣＰＵ２による制御の下で、被試験メモリセルを指定するアドレス（ＭＣアドレス）、及び当該ＭＣアドレスに同期した背面パターンとテストパターンとを発生する。背面パターンは、上記被試験メモリセルを初期化するため書込データであり、一方、テストパターンは、上記試験条件下において被試験メモリＸの書き込み/読み出し動作を確認するための書込データである。上述したように複数の電源電圧が試験条件として順次設定される場合、複数パターン発生器４は、各試験条件（各電源電圧設定値）毎に背面パターンとテストパターンとを生成してテストヘッド５に出力する一方、ＭＣアドレスをマルチプレクサ８に出力する。
【００１２】
テストヘッド５は、図示するようにフォーマットコントローラ（ＦＣ）５ａ、ドライバ５ｂ、コンパレータ５ｃ及びデジタルコンパレータ（ＤＣ）５ｄを備えており、上記背面パターン及びテストパターンの被試験メモリＸへの書込と被試験メモリＸからのデータ（読出データ）の取得とを行うことにより、被試験メモリセルの正常／不良を示すセル判定信号を生成する。
【００１３】
フォーマットコントローラ（ＦＣ）５ａは、パターン発生器４から入力された背面パターン及びテストパターンを波形整形してドライバ５ｂに出力する。ドライバ５ｂは、このフォーマットコントローラ（ＦＣ）５ａから入力された背面パターン及びテストパターンを電圧調整して被試験メモリＸに出力する。コンパレータ５ｃは被試験メモリＸ内の各被試験メモリセルから読み出された読出データを所定のしきい値電圧Ｖrefと比較し、その比較結果をデジタルコンパレータ（ＤＣ）５ｄに出力する。また、デジタルコンパレータ（ＤＣ）５ｄは、各被試験メモリセルに関する上記比較結果とテストパターン（期待値）とを比較することにより両者が一致するか否か（つまり正常か不良か）を判定し、当該判定結果を各被試験メモリセルのセル判定情報としてフェイルメモリ９に出力する。
【００１４】
コントローラ６、アドレスポインタ７及びマルチプレクサ８は、不良メモリセル情報処理部を構成している。この不良メモリセル情報処理部、上記ＣＰＵ２の制御の下で、各被試験メモリセルに関する不良メモリセル情報のフェイルメモリ９への書込、及び当該フェイルメモリ９からバッファメモリ１０への不良メモリセル情報の転写あるいは転送を制御する。この不良メモリセル情報は、後述するように上記デジタルコンパレータ（ＤＣ）５ｄによって不良と判定された各被試験メモリセルのＭＣアドレスである。
【００１５】
コントローラ６は、不良メモリセル情報処理部の構成要素としてアドレスポインタ７、マルチプレクサ８、フェイルメモリ９及びバッファメモリ１０を制御すると共に、不良メモリセル情報に基づく不良メモリセルの解析・救済を行うようにバッファメモリ１０及び不良救済情報生成部１１を制御する。アドレスポインタ７は、コントローラ６による制御の下で、フェイルメモリ９内のメモリセルを指定するアドレス（ＦＭアドレス）を生成してマルチプレクサ８に出力する。
【００１６】
マルチプレクサ８は、上記アドレスポインタ７から入力されたＦＭアドレスと上記パターン発生器４から入力されたＭＣアドレスとをコントローラ６による制御の下で択一的に選択してフェイルメモリ９に出力する。フェイルメモリ９は、コントローラ６による制御の下で、ＭＣアドレスとセル判定情報とに基づいて当該セル判定情報が不良を示すＭＣアドレス（不良メモリセル情報）を自らのメモリセルに順次記憶すると共に、ＦＭアドレスが示す自らのメモリセルに記憶された不良メモリセル情報を読み出してバッファメモリ１０に出力する。
【００１７】
バッファメモリ１０は、コントローラ６による制御の下で、不良救済情報生成部１１による不良メモリセルの救済情報生成処理（不良救済情報生成処理）用にフェイルメモリ９から入力された不良メモリセル情報を記憶する。不良救済情報生成部１１は、コントローラ６による制御の下で、上記バッファメモリ１０に記憶された不良メモリセル情報を用いて不良救済情報生成処理を行う。
【００１８】
なお、上述した各構成要素のうち、不良救済情報生成部１１を除く各構成要素は各々に個別のハードウエアに基づく機能構成要素であるが、不良救済情報生成部１１は、ＣＰＵ２がプログラムを実行することによって実現される機能構成要素である。特に、パターン発生器４及びコントローラ６は、ＣＰＵ２から入力される指示情報に基づいて並行して動作し得る機能構成要素である。
【００１９】
次に、このように構成された本メモリ試験装置の動作、つまりＣＰＵ２が試験プログラムに基づいて実行する試験制御処理について、図２に示すフローチャートに沿って詳しく説明する。なお、以下の動作説明では、フローチャートに示すように被試験メモリＸに印加する電源電圧を試験条件とする場合についてのみ説明するが、半導体メモリに関する実際の動作試験では半導体メモリの種類や要求性能に応じた種々の試験条件について動作を確認する。
【００２０】
試験開始指示を受け付けると、ＣＰＵ２は、最初に直流電源３に指令を出力することにより上記電源電圧を３．３Ｖ（ボルト）に設定させ、当該３．３Ｖ（ボルト）の直流電源を被試験メモリＸに出力させる（ステップＳ1）。そして、この直流電源の被試験メモリＸへの出力が完了すると、パターン発生器４に指令を出力することにより背面パターンをテストヘッド５に供給させ、被試験メモリＸ内の各被試験メモリセルに書き込ませる（ステップＳ2）。この結果、各被試験メモリセルは全て初期化される。
【００２１】
このように各被試験メモリセルの初期化が完了すると、ＣＰＵ２は、パターン発生器４に指令を出力することによりテストパターンをテストヘッド５に供給させ、各被試験メモリセルに書き込ませると共に各被試験メモリセルから書込データを読み出させることによりテストヘッド５（正確にはデジタルコンパレータ（ＤＣ）５ｄ）からセル判定情報を出力させる（ステップＳ3）。
【００２２】
ここで、パターン発生器４は、上述した背面パターンあるいはテストパターンのテストヘッド５への供給指令が入力されると、各被試験メモリセルの先頭アドレスからＭＣアドレスを順次指定して背面パターンあるいはテストパターンをテストヘッド５に出力する一方、当該背面パターンあるいはテストパターンに同期して上記ＭＣアドレスをマルチプレクサ８に順次出力する。
【００２３】
一方、ＣＰＵ２は、パターン発生器４に背面パターンの出力を指令する期間においてアドレスポインタ７から入力されるＦＭアドレスを選択し、一方、パターン発生器４にテストパターンの出力を指令する期間においては、パターン発生器４から入力されるＭＣアドレスを選択するようにマルチプレクサ８に選択指令を出力する。
【００２４】
この結果、パターン発生器４にテストパターンの出力を指令する期間、つまりストパターンがテストヘッド５に入力されることによりセル判定情報がテストヘッド５からフェイルメモリ９に入力される期間において、パターン発生器４から入力されたＭＣアドレスがセル判定情報に同期してマルチプレクサ８からフェイルメモリ９に入力される。ＣＰＵ２は、この期間にフェイルメモリ９を書込モードに設定する指令をコントローラ６に出力することにより、セル判定情報が不良を示す被試験メモリセルのＭＣアドレスを不良メモリセル情報としてフェイルメモリ９に記憶させる。
【００２５】
以上の各処理によって電源電圧を３．３Ｖ（ボルト）に設定した場合における試験（テスト１）が終了するが、このテスト１の試験結果つまり不良メモリセル情報は、上述したようにフェイルメモリ９に一旦格納される。
【００２６】
上記テスト１に引き続いて、３．６Ｖ（ボルト）の直流電源を直流電源３から被試験メモリＸに出力した場合（ステップＳ4）のテスト２、さらには３．０Ｖ（ボルト）の直流電源を直流電源３から被試験メモリＸに出力した場合（ステップＳ9）のテスト３が図２に示すように実行されるが、ＣＰＵ２は、３．６Ｖ（ボルト）の直流電源を直流電源３から被試験メモリＸに出力させた後、被試験メモリＸへの背面パターンの出力をパターン発生器４に指令し、上述したステップＳ2の場合と同様に背面パターンを被試験メモリＸ内の各被試験メモリセルに書き込ませ（ステップＳ5）、さらにテストパターンを被試験メモリＸに書き込ませる（ステップＳ6）。
【００２７】
しかし、このテスト２における試験において、ＣＰＵ２は、本メモリ試験装置の特徴的な処理として、上記ステップＳ5の処理とステップＳ6の処理と間にステップＳ7の処理を実行する。すなわち、パターン発生器４は、ＣＰＵ２から背面パターンの出力指令が入力されて背面パターンの出力を開始すると、ＣＰＵ２に対してコピー開始信号を出力する。ＣＰＵ２は、このコピー開始信号がパターン発生器４から入力されると、アドレスポインタ７にＦＭアドレスを出力させること、マルチプレクサ８にＦＭアドレスを選択させること、フェイルメモリ９を読出モードとすること、及びバッファメモリ１０を書込モードに設定することをコントローラ６に指令する。
【００２８】
この結果、マルチプレクサ８からＦＭアドレスがフェイルメモリ９に順次入力され、フェイルメモリ９内の全ての不良メモリセル情報がバッファメモリ１０に転写（コピー）される（ステップＳ7）。そして、このようにして不良メモリセル情報のバッファメモリ１０への転写が完了すると、ＣＰＵ２は、パターン発生器４に対してコピー終了信号を出力する。パターン発生器４は、このコピー終了信号が入力されると、被試験メモリＸへのテストパターンの出力を開始する。
【００２９】
このように本メモリ試験装置では、テスト２における背面パターンを被試験メモリＸに書き込む期間（つまり、フェイルメモリ９に不良メモリセル情報の書き込みを行わない期間）に、略並行してテスト１の試験結果である不良メモリセル情報がフェイルメモリ９からバッファメモリ１０に転写される。したがって、従来技術のように各試験処理と不良メモリセル情報の転送処理とを時間軸上で順番に行う場合よりも、フェイルメモリからバッファメモリへの不良メモリセル情報の転送処理に起因する試験時間の長時間化を抑制することができ、したがって半導体メモリの製造時間を従来よりも短縮することができる。
【００３０】
ところで、上記ステップＳ7の処理が完了すると、ＣＰＵ２は、不良救済情報生成部１１として、バッファメモリ１０内の不良メモリセル情報に基づいて不良救済情報生成処理を行う（ステップＳ8）。この不良救済情報生成処理によって、バッファメモリ１０内のＭＣアドレスに該当する被試験メモリセル、つまり不良メモリセルが被試験メモリＸ内に予め形成されたリペアメモリセルと入れ替えられ不良救済するための情報が生成される。
【００３１】
一方、ＣＰＵ２は、上記ステップＳ7の処理が完了すると、テスト１の場合と同様にテストパターンを被試験メモリＸに書き込ませることによりテスト２に関するセル判定情報を取得させ、当該セル判定情報をフェイルメモリ９に上書きさせる。これによって、フェイルメモリ９には、テスト１の試験結果に代えてテスト２の試験結果が保持されることになる
【００３２】
このようにしてテスト２の試験が完了すると、ＣＰＵ２は、３．０Ｖ（ボルト）の直流電源を直流電源３から被試験メモリＸに出力させ（ステップＳ9）、また背面パターンを被試験メモリＸ内の各被試験メモリセルに書き込ませ（ステップＳ10）、さらにテストパターンを被試験メモリＸに書き込ませる（ステップＳ11）ことによって、テスト３の試験を実行するが、このテスト３の場合も上述したテスト２の場合と同様に、ステップＳ9の処理とステップＳ10の処理との間にステップＳ12の処理を実行することによりテスト３に関する不良メモリセル情報をフェイルメモリ９に書き込む前に、フェイルメモリ９内のテスト２に関する不良メモリセル情報をバッファメモリ１０に転写（コピー）させる。そして、ＣＰＵ２は、バッファメモリ１０内のテスト２の不良メモリセル情報に基づいて不良救済情報生成処理を行う（ステップＳ13）。
【００３３】
一方、ＣＰＵ２は、ステップＳ11の処理によって、フェイルメモリ９にテスト３に関する不良メモリセル情報が記憶されると、当該テスト３に関する不良メモリセル情報をバッファメモリ１０に転写（コピー）させ（ステップＳ14）、不良救済情報生成処理を行う（ステップＳ15）。そして、ＣＰＵ２は、以上のようにしてテスト１〜３が完了すると、被試験メモリＸの試験を終了する。
【００３４】
なお、上記実施形態では、ＣＰＵ２は、パターン発生器４からコピー開始信号が入力されると、不良メモリセル情報をバッファメモリ１０に転写させるが、コピー開始信号の入力を待つことなく、パターン発生器４に背面パターンの出力を指令すると、引き続いて速やかにテストパターンの出力を指令するようにしても良い。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施形態に係わるメモリ試験装置の機能構成を示すブロック図である。
【図２】本発明の一実施形態に係わるメモリ試験装置の動作を示すフローチャートである。
【符号の説明】
【００３６】
Ｘ…被試験メモリ、１…試験プログラム記憶部、２…ＣＰＵ、３…直流電源、４…パターン発生器、５…テストヘッド、６…コントローラ、７…アドレスポインタ、８…マルチプレクサ、９…フェイルメモリ、１０…バッファメモリ、１１…不良救済情報生成部
【図１】
2007257684.tif 000003
【図２】
2007257684.tif 000004