(57)【要約】【課題】ノーマリーオフ特性および低オン抵抗を有する窒化物半導体素子を提供する。【解決手段】アンドープの窒化物半導体からなる第１の半導体層と、前記第１の半導体層の上に設けられ、前記第１の半導体層よりもバンドギャップが広く、アンドープもしくはｎ型の窒化物半導体からなる第２の半導体層と、前記第２の半導体層に選択的に形成されたｐ型領域と、前記ｐ型領域の上に設けられたゲート絶縁膜と、前記ｐ型領域の周囲の前記第２の半導体層の上に設けられたフィールド絶縁膜と、前記ｐ型領域を挟んで第２の半導体層にそれぞれ接続された第１及び第２の主電極と、前記ゲート絶縁膜の上に設けられ、少なくともその一部が前記フィールド絶縁膜の上まで延在してなる制御電極と、を備えたことを特徴とする窒化物半導体素子が提供される。【選択図】図１
2007294528.tif 000002
【特許請求の範囲】
【請求項１】
アンドープの窒化物半導体からなる第１の半導体層と、
前記第１の半導体層の上に設けられ、前記第１の半導体層よりもバンドギャップが広く、アンドープもしくはｎ型の窒化物半導体からなる第２の半導体層と、
前記第２の半導体層に選択的に形成されたｐ型領域と、
前記ｐ型領域の上に設けられたゲート絶縁膜と、
前記ｐ型領域の周囲の前記第２の半導体層の上に設けられたフィールド絶縁膜と、
前記ｐ型領域を挟んで第２の半導体層にそれぞれ接続された第１及び第２の主電極と、
前記ゲート絶縁膜の上に設けられ、少なくともその一部が前記フィールド絶縁膜の上まで延在してなる制御電極と、
を備えたことを特徴とする窒化物半導体素子。
【請求項２】
前記ｐ型領域は、前記第２の半導体層を貫通し、前記第１の半導体層に侵入していることを特徴とする請求項１記載の窒化物半導体素子。
【請求項３】
前記ゲート絶縁膜は、前記フィールド絶縁膜の上に延在してなることを特徴とする請求項１または２に記載の窒化物半導体素子。
【請求項４】
前記フィールド絶縁膜は、複数の絶縁膜を積層してなることを特徴とする請求項１〜３のいずれか１つに記載の窒化物半導体素子。
【請求項５】
前記ｐ型領域は、前記第１の主電極に接続されてなることを特徴とする請求項１〜４のいずれか１つに記載の窒化物半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体素子に関し、より詳細には、ヘテロ電界効果トランジスタの構造を有する窒化物半導体素子に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）を含む窒化物半導体材料は、シリコン（Ｓｉ）に比べて大きいバンドギャップを有するため、高い破壊電界強度を有する。したがって、小型且つ高耐圧な素子を実現しやすい。すなわち、窒化物半導体素子を電力制御用素子に用いることで、低オン抵抗となり低損失な素子が実現できる。特に、ＡｌＧａＮ／ＧａＮヘテロ接合を用いたヘテロ電界効果トランジスタ（以下、ＨＦＥＴ：Heterojunction Field Effect Transistor）は、単純な素子構造を有し、且つ良好な高出力制御特性を有することが期待されている。
【０００３】
ＡｌＧａＮ／ＧａＮヘテロ構造は、ＡｌＧａＮ層中に不純物をドープしたり、ＡｌＧａＮ／ＧａＮヘテロ構造を分極させると、ＡｌＧａＮ近傍のＧａＮに二次元電子ガス（２ＤＥＧ：two-Ｄimensional Ｅlectron Ｇas）が形成される。これにより、低オン抵抗及びノーマリーオン特性を有するＨＦＥＴが得られる。
【０００４】
しかし、高出力制御用のＨＦＥＴには、回路の電源投入時における突入電流防止などの目的からノーマリーオフ特性を有することが望まれる。これに対しては、例えば、ＨＦＥＴの２ＤＥＧ濃度を低減させると、ゲートしきい値電圧がプラス側にシフトする。これにより、ノーマリーオフ特性が得られる。しかし、この場合、オン抵抗が増大してしまう。
【０００５】
低オン抵抗を維持しつつノーマリーオフ特性を得るためには、アンドープもしくはｎ型のＡｌＧａＮ上に設けられたゲート電極の略垂直下方の２ＤＥＧ濃度を選択的に低下させる必要がある。
【０００６】
これは、例えばゲート電極下方にｐ型領域を選択的に設けることで実現できる。これにより、ゲートしきい値電圧がプラス側にシフトして、ノーマリーオフ特性が得られる。しかし、この場合、オン状態でのチャネル抵抗を小さくするためには、大きな順方向ゲートバイアスが必要とされる。しかし、順方向に大きなゲートバイアスを印加すると、ゲートリーク電流が流れるという問題が生じる。ゲートリーク電流を抑制するためには、絶縁ゲート構造が有効である。しかし、絶縁ゲート膜を形成する工程とゲート電極下のｐ型層を形成する工程とを別々に行うと、位置合わせずれが発生し、このずれにより、ゲート・ソース間やゲート・ドレイン間のオフセット抵抗が増大してしまい、オン抵抗が増大してしまう。
【０００７】
一方、基板上に形成された窒化物を含む半導体からなるＨＦＥＴであって、基板の上にチャネル層とバリア層とゲート電極とをこの順に備え、ゲート電極とチャネル層との間に、ｐ型半導体層を有する半導体装置が開示されている（特許文献１）。
【特許文献１】特開２００４−２７３４８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、ノーマリーオフ特性および低オン抵抗を有する窒化物半導体素子を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、アンドープの窒化物半導体からなる第１の半導体層と、前記第１の半導体層の上に設けられ、前記第１の半導体層よりもバンドギャップが広く、アンドープもしくはｎ型の窒化物半導体からなる第２の半導体層と、前記第２の半導体層に選択的に形成されたｐ型領域と、前記ｐ型領域の上に設けられたゲート絶縁膜と、前記ｐ型領域の周囲の前記第２の半導体層の上に設けられたフィールド絶縁膜と、前記ｐ型領域を挟んで第２の半導体層にそれぞれ接続された第１及び第２の主電極と、前記ゲート絶縁膜の上に設けられ、少なくともその一部が前記フィールド絶縁膜の上まで延在してなる制御電極と、を備えたことを特徴とする窒化物半導体素子が提供される。
【発明の効果】
【００１０】
本発明によれば、ノーマリーオフ特性および低オン抵抗を有する窒化物半導体素子を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しつつ、本発明の実施の形態について説明する。  
図１（ａ）は、本実施形態に係る窒化物半導体素子の第１具体例の構造を表す模式断面図であり、図１（ｂ）はその模式平面図である。
【００１２】
なお、図１以降の図面については、既出の図面と同様の要素には同一の符号を付して詳細な説明は省略する。
【００１３】
本実施形態の窒化物半導体素子５は、チャネル層１０の主面上に、チャンネル層１０よりもバンドギャップが広いバリア層１５が設けられている。バリア層１５近傍のチャネル層１０には、二次元電子ガス（２ＤＥＧ：two-Ｄimensional Ｅlectron Ｇas）が形成される。この２ＤＥＧのシート電子濃度は、例えば、１×１０１３ｃｍ−２程度である。バリア層１５の主面上には、開口されたフィールド絶縁膜３５と、フィールド絶縁膜３５に設けられた開口を覆うゲート絶縁膜４０とがこの順に設けられている。開口を覆うゲート絶縁膜４０の上には、フィールドプレート電極３０に接続されたゲート電極２５が設けられている。ゲート電極２５の下方のバリア層１５及びバリア層１５近傍のチャネル層１０には、ｐ型領域２０が設けられている。すなわち、ｐ型領域２０は、バリア層１５を選択的に貫通しチャネル層１０に侵入して２ＤＥＧを含むように設けられている。ｐ型領域２０の電子濃度は、シート電子濃度に換算して２ＤＥＧよりも高い値となるようにすることが望ましい。また、バリア層の主面に対して略平行方向のｐ型領域２０の最大長さＬｐは、ゲート絶縁膜２５に設けられた開口径Ａｇｉと同程度である（Ｌｐ＝Ａｇｉ）。
【００１４】
バリア層１５の上には、フィールド絶縁膜３５及びゲート絶縁膜４０を挟むように、ソース電極４５とドレイン電極５０がそれぞれ設けられている。これらの電極は、バリア層１５とそれぞれオーミック接合を形成する。  
また、ドレイン電極５０側に向かって、例えば、距離Ｌｆだけゲート電極２５が延在した領域がある。この領域は、フィールドプレート電極３０としての機能を有する。すなわち、ゲート電極２５とフィールドプレート電極３０とは一体化した構造を有する。
【００１５】
ゲート電極２５とドレイン電極５０との距離（Ｌｆ＋Ｌｆｄ）は、ゲート電極２５とソース電極４５の距離Ｌｇｓよりも長い（Ｌｆ＋Ｌｆｄ＞Ｌｇｓ）。このような非対称構造とすることで、高耐圧を保持し、且つ、低オン抵抗を実現することが可能となる。フィールドプレート電極３０をゲート電極２５と一体に形成することで、ドレイン電極５０側に生じる電界集中を緩和して、耐圧を向上させたり、電流コラプスを抑制させることが可能となる。フィールドプレート電極３０の長さＬｆは、長くなるほどゲート電極２５やｐ型領域２０の端部の電界集中を大幅に抑制できるので、ゲート電極２５とソース電極４５の距離Ｌｇｓよりも長いことが望ましい。ゲート電極２５がゲート絶縁膜４０を介してｐ型領域２０と対向する長さＬｇは、開口径Ａｇｉよりも両脇のゲート絶縁膜４０の厚さの分だけ短くなるが、開口径Ａｇｉが１〜２マイクロメータ程度であるのに対して、ゲート絶縁膜は５〜３０ナノメータ程度なので、開口径Ａｇｉと距離Ｌｇは概ね等しく、チャネル抵抗を小さくすることが可能となる。キャリアは、バリア層１５に隣接したチャネル層１０を走行する。バリア層１５はチャネル層１０よりもバンドギャップが大きい窒化物半導体により構成されている。ゲート絶縁膜４０は、ゲートリーク電流を低減させる役割を有する。
【００１６】
チャネル層１０の材料には、例えば、アンドープ窒化ガリウム（ＧａＮ）を用いることができる。バリア層１５には、例えば、アンドープあるいはｎ型からなる窒化アルミニウムガリウム（ＡｌＧａＮ）を用いることができる。フィールド絶縁膜３５には、例えば、窒化珪素（ＳｉＮ）を用いることができる。ゲート絶縁膜４０には、例えば、ＳｉＮや酸化アルミニウム（Ａｌ２Ｏ３）などを用いることができる。ここで、ゲート絶縁膜４０の誘電率は、フィールド絶縁膜よりも高いことが望ましい。
【００１７】
また、各層の膜厚は、例えば、チャネル層１０が３マイクロメータ、バリア層１５が３０ナノメータ、ｐ型領域２０が４０ナノメータ、フィールド絶縁膜３５が２００ナノメータ、ゲート絶縁膜４０が１５ナノメータとすることができる。
本実施形態のＨＦＥＴは、ゲート電極の下方にゲート酸化膜とｐ型領域とが形成されたＭＩＳ（Metal-Insulator-Semiconductor）構造を有する。これにより、ｐ型領域２０の２ＤＥＧ濃度を低減して空乏層を形成させることができる。したがって、ゲートしきい値をプラス側にシフトさせることが可能となることから、ノーマリーオフ特性を得ることが可能となる。これにより、回路の電源投入時における突入電流を防止することができる。必要に応じてゲート電極２５に電圧を印加し、ゲート電極２５の下方に設けられたｐ型領域２０の周辺に生じる空乏層厚みを変化させることにより、ソース電極及びドレイン電極間の電流を制御することができる。
【００１８】
また、ゲート絶縁膜４０を設けることにより、ゲートリーク電流を低減できる。またさらに、ゲート絶縁膜４０フィールド絶縁膜３５を介してｐ型領域２０を覆うようにゲート電極２５が形成されている。これにより、ゲート・ソース間及びゲート・ドレイン間のオフセットの部分の抵抗が増大するのを抑制し、低オン抵抗を得ることができる。  
次に、第１具体例の窒化物半導体素子５の製造方法について説明する。  
図２（ａ）〜（ｆ）は、図１の第１具体例の窒化物半導体素子の製造工程を表す工程断面図である。
【００１９】
まず、図２（ａ）に表すように、チャネル層１０の上に設けられたバリア層１５にフィールド絶縁膜３５を堆積する。その後、フィールド絶縁膜３５の上に所望のパターンを形成する。そして、図２（ｂ）に表すように、エッチングを用いてフィールド絶縁膜３５を開口する。これにより、開口底部にはバリア層１５が露出する。
【００２０】
続いて、図２（ｃ）に表すように、開口底部のバリア層１５に、例えば、イオン注入法を用いてフッ素イオンを注入したり、プラズマ処理を用いてフッ素元素を含むガスを拡散させる。これにより、開口底部のバリア層１５及び２ＤＥＧ近傍のチャネル層１０にｐ型領域２０を選択的に形成する。
【００２１】
そして、図２（ｄ）に表すように、フィールド絶縁膜３５及びｐ型領域２０の上に、ゲート絶縁膜４０を堆積する。その後、図２（ｅ）に表すように、ｐ型領域２０の上方のゲート絶縁膜４０の上に、ゲート電極２５及びフィールドプレート電極３０をセルフアラインに形成する。その後、図２（ｆ）に表すように、ゲート電極２５を挟むようにバリア層１５の主面上にソース電極４５及びドレイン電極５０をそれぞれ形成する。これにより、本具体例の窒化物半導体素子５が得られる。
【００２２】
ここで、ゲート電極２５とフィールドプレート電極３０は一体化した構造を有する。フィールドプレート電極３０は、ゲート電極２５からドレイン電極５０方向に向かって延在する領域となる。すなわち、フィールドプレート電極３０を含むゲート電極２５の長さＬ１はゲート開口幅Ｌ２よりも長い構造を有する（Ｌ１＞Ｌ２）。
【００２３】
また、図２（ｃ）のｐ型領域２０を形成する工程と、図２（ｄ）のゲート絶縁膜４０を形成する工程と、を別々のマスクを用いて行うと、ｐ型領域２０とゲート電極２５の「位置合わせずれ」が生じやすい。「位置合わせずれ」が生じると、ゲート電極２５とソース電極４５の間や、ゲート電極２５とドレイン電極５０の間のオフセット抵抗が増大して、オン抵抗が増加する場合がある。
【００２４】
これに対して、ｐ型領域２０を形成する際に用いたマスク（フィールド絶縁膜３５）を用いてその開口にゲート絶縁膜４０とゲート電極２５をセルフアライン的に形成し、さらに、ゲート電極２５の長さＬ１をゲート開口幅Ｌ２よりも長くすることで、ｐ型領域２０の上にゲート電極２５（フィールドプレート電極３０）を確実に形成することができる。したがって、オフセット抵抗の増加を抑制することができる。
【００２５】
なお、図２（ｃ）に表した工程では、ｐ型領域２０のドーパントにフッ素（Ｆ）元素を用いた。しかし、本発明はこれには限定されず、例えば、マグネシウム（Ｍｇ）、鉄（Ｆｅ）やマンガン（Ｍｎ）など他のドーパントを使用してもよい。
【００２６】
また、図２（ｅ）に表すように、ゲート電極２５を形成した後に、図２（ｆ）において、ソース電極４５およびドレイン電極５０を形成した。しかし、本発明はこれには限定されず、ソース電極４５およびドレイン電極５０を形成した後にゲート電極２５を形成してもよい。
【００２７】
図３（ａ）は、本実施形態に係る窒化物半導体素子の第２具体例の構造を表す模式断面図であり、図３（ｂ）は、その模式平面図である。
【００２８】
本具体例の基本構造は、図１に表した第１具体例と同様である。ただし、フィールド絶縁膜３５は、複数の絶縁膜が積層された構造を有する。すなわち、バリア層１５の上には、例えば、フィールド絶縁膜３５として、第１絶縁膜３６及び第２絶縁膜３７がこの順に設けられている。
【００２９】
第１絶縁膜３６の材質には、例えば、ＳｉＮxを用いることができる。第２絶縁膜３７には例えば、酸化珪素（ＳｉＯx ）やＡｌ２Ｏ３を用いることができる。第１絶縁膜３６の材料には、ゲート絶縁膜４０と同じものを用いることが望ましい。しかし、第１絶縁膜３６とゲート絶縁膜４０の材質が異なる場合は、ゲート絶縁膜４０の誘電率を第１絶縁膜３６よりも高くすることが望ましい。  
フィールド絶縁膜３５に膜厚の大きい単一層を用いた場合には、応力が発生してウェーハの反りが生じる場合がある。これに対して、本具体例によれば、複数の絶縁膜を積層させてフィールド絶縁膜３５を構成することで、反りを抑制できる。また、前述した図１と同様に、低オン抵抗を維持しつつノーマリーオフ特性が得られる。
【００３０】
図４（ａ）は、本実施形態に係る窒化物半導体素子の第３具体例の構造を表す模式平面図であり、図４（ｂ）は、Ｂ−Ｂ線に沿った模式断面図である。  
ここで、図４（ａ）はゲート電極２５の一部を削除した模式平面図である。なお、図４（ａ）のＡ−Ａ線に沿った模式断面図は、前述した図１の窒化物半導体素子５の模式断面図と同様である。
【００３１】
図４（ａ）に表すように、ゲート絶縁膜４０の主面上には、ストライプ状のソース電極４５及びドレイン電極５０がそれぞれ設けられている。ソース電極４５は、ドレイン電極５０に対して平行に設けられている。これら電極４５、５０の間には、ストライプ状のゲート電極２５がドレイン電極５０に対して略平行に設けられている。また、ゲート電極２５の下方には、ドレイン電極５０に対して平行にｐ型領域２０が設けられている。そして、このｐ型領域２０は、ソース電極４５にも複数のｐ型領域２０が延長して接続されている。この複数のｐ型領域２０は、等間隔Ｄで設けられている。
【００３２】
図４（ｂ）に表すように、ゲート電極２５の下方と、ゲート電極２５及びソース電極４５の間には、ｐ型領域２０が設けられた構造を有する。
【００３３】
本具体例によれば、このようにｐ型領域２０とソース電極４５を接続させることで、スイッチング時にｐ型領域２０に発生するホールを、速やかにソース電極４５へ充放電させることができる。ただし、ｐ型領域２０のストライプや延長パターンは、ゲート絶縁膜４０上に形成する開口パターンを適宜設計することで得られる。また、本具体例においても、前述した図１と同様に、低オン抵抗を維持しつつノーマリーオフ特性が得られる。
【００３４】
図５（ａ）は、本実施形態に係る窒化物半導体素子の第４具体例の構造を表す模式平面図であり、図５（ｂ）は、Ｂ−Ｂ線に沿った模式断面図である。  
ここで、図５はゲート電極２５の一部を削除した模式平面図である。また、図５（ａ）のＡ−Ａ線に沿った模式断面図は、前述した図１の窒化物半導体素子５の模式断面図と同様である。
【００３５】
本具体例の基本構造は、前述した図４と同様である。ただし、ゲート電極２５の下方に設けられたｐ型領域２０に対して垂直方向に位置するドレイン電極５０方向にも、複数のｐ型領域２０が延長した構造を有する。
【００３６】
また、図５（ｂ）に表すように、ソース電極４５とドレイン電極５０間の略中央からソース電極４５の間にｐ型領域２０が設けられた構造を有する。そして、ｐ型領域２０は、チャネル層１０からフィールド絶縁膜３５にかけて設けられている。
【００３７】
このように、ｐ型領域２０をドレイン方向にも延長させることで、短チャネル効果を抑制し、高電圧印加時のチャネルリークを抑制することが可能となる。これにより、実効的なチャネル長が短くなるので、チャネル抵抗の低減により、低オン抵抗が得られる。
【００３８】
ドレイン方向に延長したｐ型領域２０の距離を、Ｄ２とする。ドレイン方向に延びたｐ型領域２０は、ソース電極４５に平行方向に等間隔に設けられており、そのｐ型領域２０の間の距離をＤ３とする。この場合、距離Ｄ２を距離Ｄ３よりも大とすることで（Ｄ２＞Ｄ３）、ｐ型領域２０により遮蔽効果が得られる。本具体例においても、前述した図１と同様に、低オン抵抗を維持しつつノーマリーオフ特性が得られる。
【００３９】
図６（ａ）は、本実施形態に係る窒化物半導体素子の第５具体例の構造を表す模式平面図であり、図６（ｂ）は、Ｂ−Ｂ線に沿った模式断面図である。ここで、図６（a）はゲート電極２５の一部を削除した模式平面図である。また、図６（ａ）のＡ−Ａ線に沿った模式断面図は、前述した図１（ａ）の窒化物半導体素子５の模式断面図と同様である。また、図６（ｂ）のＢ−Ｂ線に沿ったの模式断面図は、図４（ｂ）の窒化物半導体素子５の模式断面図と同様である。
【００４０】
本具体例の基本構造は、前述した図４と同様である。ただし、ソース電極４５に対して略平行なｐ型領域２０は、等間隔に分離した構造を有する。ここで、分離したｐ型領域２０間の間隔を距離ｂとする。また、分離したｐ型領域２０は、ソース電極４５に対して略平行方向には距離ｃを有し、ソース電極４５に対して略垂直方向には距離ａを有する。これらの距離関係は、距離ａが最も長く、距離ｃ、距離ｂの順に小さくなる（ａ＞ｃ＞ｂ）。
【００４１】
本具体例によれば、特に、距離ａを距離ｂより大とすることで（ａ＞ｂ）、チャネルリーク電流を抑制することができる。これは、ｐ型領域２０から延びた空乏層のポテンシャルバリアがドレイン電圧により押し下げられるのを抑制するからである。これにより、低オン抵抗を保ちつつ、ノーマリーオフ特性が得られる。
【００４２】
また、ｐ型領域２０の電子濃度を、例えば、シート濃度に換算して１×１０１３ｃｍ−２よりも高くした場合（Ｐ＋型領域）、ゲートしきい値電圧は、隣接するｐ型領域２０の間隔ｂにより制御することが可能となる。これにより、ｐ型領域２０の濃度を厳密に管理しなくても、低オン抵抗を保ちつつ、ノーマリーオフ特性が得られる。
【００４３】
図７（ａ）は、本実施形態に係る窒化物半導体素子の第６具体例の構造を表す模式平面図であり、図７（ｂ）は、模式平面図である。
【００４４】
本具体例の基本構造は、前述した図１と同様である。ただし、ゲート電極２５と、ゲート絶縁膜４０と、ゲート電極２５側のソース電極４５及びドレイン電極５０と、の主面上には、第２のフィールド絶縁膜６０が設けられている。この第２のフィールド絶縁膜６０の上に、ソース電極４５に接続された第２のフィールドプレート電極６２が設けられた構造を有する。
【００４５】
ここで、第２のフィールドプレート電極６２とドレイン電極５０の最短距離をＬｆｐｄとする。フィールドプレート電極３０とドレイン電極５０の距離をＬｆｄとする。
【００４６】
このように、第２のフィールドプレート電極６２とドレイン電極５０の最短距離Ｌｆｐｄをフィールドプレート電極３０とドレイン電極５０の距離をＬｆｄよりも短くすることで（Ｌｆｄ＞Ｌｆｐｄ）、フィールドプレート電極３０のドレイン電極５０側端部に生じる電界集中を緩和することができる。これにより、高耐圧化させることができる。また、前述した図１と同様に、低オン抵抗を維持しつつノーマリーオフ特性が得られる。
【００４７】
図８（ａ）は、本実施形態に係る窒化物半導体素子の第７具体例の構造を表す模式平面図であり、図８（ｂ）は、模式平面図である。  
本具体例の基本構造は、前述した図７と同様である。ただし、第２のフィールド絶縁膜６０上に、ドレイン電極５０に接続された第３のフィールドプレート電極６４が設けられた構造を有する。ここで、第２のフィールドプレート電極６２と第３のフィールドプレート電極６４は、距離Ｄ６だけ離れて設けられている。
【００４８】
このように、第３のフィールドプレート電極６４を設けることで、ドレイン電極５０のゲート電極２５側の端部に生じる電界集中をさらに、緩和させることができる。これにより、高耐圧化させることができる。本具体例においても、前述した図１と同様に、低オン抵抗を維持しつつノーマリーオフ特性が得られる。
【００４９】
図９（ａ）は、本実施形態に係る窒化物半導体素子の第８具体例の構造を表す模式平面図であり、図９（ｂ）は、模式平面図である。  
図１０（ａ）〜（ｆ）は、図９の第８具体例の窒化物半導体素子の製造工程を表す工程断面図である。
【００５０】
図９（ａ）に表すように、本具体例の基本構造は、前述した図１と同様である。ただし、バリア層１５及びｐ型領域２０の上に、ゲート絶縁膜４０が設けられている。ゲート絶縁膜４０の上にはフィールド絶縁膜３５と、ゲート電極２５及びフィールドプレート電極３０がこの順に設けられている。ここで、ゲート電極の下方には、ゲート絶縁膜４０を介してｐ型領域２０が設けられた構造を有する。  
本具体例においても、ゲート電極２５はＭＩＳ構造を有するので、低オン抵抗を保ちつつ、ノーマリーオフ特性が得られる。
【００５１】
このような構造は、図１０に表すような製造工程により形成することができる。すなわち、図１０（ａ）に表すように、チャネル層１０の上にバリア層１５が設けられている。このバリア層１５の上に、ＣＶＤ（Chemical Vapor Deposition）法やスパッタリング法を用いてゲート絶縁膜４０とフィールド絶縁膜３５をこの順に堆積する。その後、フィールド絶縁膜３５の上にレジストマスク５５を用いて所望なパターンを形成する。
【００５２】
そして、図１０（ｂ）に表すように、エッチングによりフィールド絶縁膜３５を開口する。この際、ゲート絶縁膜４０は、エッチングストップ層としての役割を有する。したがって、フィールド絶縁膜３５のエッチング速度は、ゲート絶縁膜４０よりも高いことが好ましい。
【００５３】
続いて、図１０（ｃ）に表すように、レジストマスクの上から、例えば、イオン注入法を用いて不純物イオンを注入する。ここで、レジストマスクやフィールド絶縁膜３５は、フッ素イオンが注入されるのをブロックする役割を有する。そして、開口底部のゲート絶縁膜４０を介して、バリア層１５と２ＤＥＧ近傍のチャネル層１０にｐ型領域２０を形成する。
【００５４】
そして、レジストマスクを除去した後、図１０（ｄ）に表すように、開口したフィールド絶縁膜３５の周辺に、ゲート電極２５を形成する。
【００５５】
その後、図１０（ｅ）に表すように、ゲート電極２５を挟むようにバリア層１５の主面上にソース電極４５及びドレイン電極５０をそれぞれ設ける。これにより、図９に表した本具体例の窒化物半導体素子５が得られる。
【００５６】
また、本具体例によれば、フィールド絶縁膜３５とバリア層１５との間にゲート絶縁膜４０を設けることで、エッチングによりバリア層１５がダメージを受けるのを防ぐことができる。ちなみに、イオン注入法によりダメージを受けたゲート絶縁膜４０を、例えば、エッチングを用いて除去し、再度ゲート絶縁膜４０を再度堆積させた場合、前述した図３において、第１絶縁膜３６がゲート絶縁膜４０、第２絶縁膜３７がフィールド絶縁膜３５となる。本具体例においても、図１と同様の効果が得られる。
【００５７】
図１１（ａ）は、本実施形態に係る窒化物半導体素子の第９具体例の構造を表す模式平面図であり、図１１（ｂ）は、模式平面図である。  
図１２（ａ）〜（ｆ）は、図１１の第９具体例の窒化物半導体素子の製造工程を表す工程断面図である。  
図１１（ａ）に表すように、本具体例の基本構造は、前述した図１と同様である。ただし、ゲート電極２５の下方にリセス６５が設けられている。すなわち、バリア層１５に設けられたｐ型領域２０の厚みが、部分的に小さい構造を有する。ここで、リセス６５を設けないときのバリア層１５の膜厚は、例えば、約３０ナノメータである。
【００５８】
このように、リセスを設け、ｐ型領域２０の膜厚を低下させることで、ゲートしきい値電圧をさらにプラス側にシフトさせることができる。すなわち、低オン抵抗を保ちつつ、ノーマリーオフ特性が得られる。
【００５９】
ここで、ｐ型領域２０を形成しなくても、リセス６５により、例えば５ナノメータ程度の膜厚のバリア層１５を形成することができればノーマリーオフ特性が得られるはずである。しかし、実際にはこのような膜厚を作製することは極めて困難である。
【００６０】
これに対して、本具体例によれば、ゲート電極２５の下方にリセス６５を設けつつ、ｐ型領域２０を設けることで、ゲート絶縁膜４０とチャンネル層１０の間の厚みを５ナノメータ以上とすることができる。これにより、ゲートしきい値電圧を更に大きくプラス側にシフトさせることができ、低オン抵抗を保ちつつ、ノーマリーオフ特性が得られる。
【００６１】
本具体例の構造は、図１２に示す製造工程を用いて形成することができる。
すなわち、本具体例に用いることができる製造工程は図２とほぼ同様の工程である。しかし、図１２（ｃ）に表すように、開口底部に露出したバリア層１５に、例えば、ドライエッチングを行い、リセス６５を形成する。ここで、リセス６５底部のバリア層１５の膜厚を例えば、５ナノメータより大としてもよい。
【００６２】
その後、図１２（ｄ）に表すように、イオン注入法を用いてフッ素イオンを注入したり、プラズマ処理を用いてフッ素元素を含むガスを拡散させる。これにより、開口底部のバリア層１５及び２ＤＥＧ近傍のチャネル層１０にｐ型領域２０を選択的に形成する。
【００６３】
そして、図１２（ｅ）に表すように、フィールド絶縁膜３５及びｐ型領域２０の上に、ＣＶＤ法やスパッタリング法を用いてゲート絶縁膜４０を堆積する。その後、図１２（ｆ）に表すように、ｐ型領域２０の上方のゲート絶縁膜４０に、蒸着及びリフトオフによりゲート電極２５及びフィールドプレート電極３０を形成する。
【００６４】
図１２（ｇ）に表すように、ゲート電極２５を挟むようにバリア層１５の主面上にソース電極４５及びドレイン電極５０を、例えば、ＣＶＤ法やスパッタリング法を用いてそれぞれ形成する。これにより、本具体例の窒化物半導体素子５が得られる。また、リセス６５のエッチング深さは、ゲート絶縁膜４０の膜厚と同程度としてもよいが、これには限定されない。
【００６５】
図１３（ａ）は、本実施形態に係る窒化物半導体素子の第１０具体例の構造を表す模式平面図であり、図１３（ｂ）は、模式平面図である。  
図１４（ａ）〜（ｆ）は、図１３の第１０具体例の窒化物半導体素子の製造工程を表す工程断面図である。
【００６６】
図１３（ａ）に表すように、本具体例の基本構造は、前述した図１と同様である。ただし、本具体例によれば、ゲート電極２５下方のゲート絶縁膜４０とバリア層１５の間には、例えば、窒化ガリウム（ＧａＮ）からなるｐ型領域２０を選択的に成長させた構造を有する。このｐ型領域２０は、後述するようにセルフアラインに形成することができる。バリア層１５をｎ型に形成すると、ゲートバイアスがゼロの状態でも、バリア層１５とｐ型領域２０との間に形成されたｐｎ接合のビルトインポテンシャルにより空乏層が伸びて、直下のチャネル層１の２ＤＥＧ領域を空乏化できる。つまり、このように、結晶成長したｐ型領域２０を用いても、前述した具体例と同様に、低オン抵抗を維持しつつノーマリーオフ特性が得られる。
【００６７】
本具体例の構造は、図１４に示す製造工程を用いて形成することができる。
すなわち、本具体例に用いることができる製造工程は、図２とほぼ同様の工程である。ただし、図１４（ｃ）に表すように、開口底部に露出したバリア層１５に、例えば、ＧａＮからなるｐ型領域２０を選択的にエピタキシャル成長させる。
【００６８】
その後、図１４（ｄ）に表すように、フィールド絶縁膜３５及びｐ型領域２０の上に、ゲート絶縁膜４０を堆積する。
【００６９】
そして、図１４（ｅ）に表すように、ｐ型領域２０の上方のゲート絶縁膜４０に、ゲート電極２５及びフィールドプレート電極３０を形成する。
【００７０】
図１４（ｇ）に表すように、ゲート電極２５を挟むようにバリア層１５の主面上にソース電極４５及びドレイン電極５０をそれぞれ形成する。本具体例においても、前述した図１と同様の効果が得られる。
【００７１】
ここで、本具体例のｐ型領域２０の材料として、ＧａＮを用いたが、本発明はこれには限定されず、ｐ型ドープ濃度を上げるために、窒化インジウムガリウム（ＩｎＧａＮ）を用いてもよい。また、本具体例では、ｐ型領域２０を選択的にエピタキシャル成長させたが、これには限定されない。
【００７２】
例えば、図１５に表すように、バリア層１５に選択的に形成されたリセス６５の底部に、例えば、ＧａＮからなるｐ型領域２０をエピタキシャル成長させてもよい。このようにしても、本実施形態と同様の効果が得られる。
【００７３】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。これ以外にも当業者が容易に考え得る変形はすべて適用可能である。
【００７４】
例えば、本実施形態の窒化物半導体素子５を複数並列に配置して、連結配線させることで、図１６に表すように、例えば、「マルチフィンガー・タイプ」と呼ばれる半導体装置７０を形成できる。
【００７５】
図１６は、本実施形態の窒化物半導体素子を用いることができる半導体装置の模式平面図である。
【００７６】
ここで、Ａ−Ａ線に沿った模式断面図は、例えば、前述した図１（ａ）の模式断面図と同様である。
【００７７】
この半導体装置は、前述したようにゲート絶縁膜４０上にソース電極４５とゲート電極２５とドレイン電極５０がそれぞれ複数並列して設けられている。これらの電極はストライプ形状をしている。例えば、ソース電極４５の長軸方向に略垂直方向には、ソース電極４５を挟むようにゲート電極２５がそれぞれ設けられている。ゲート電極２５を挟んでソース電極４５と反対方向にはドレイン電極５０、ゲート電極２５、ソース電極４５、がこの順にそれぞれ、並列して設けられている。
【００７８】
そして、例えば、ドレイン電極５０の長手方向の端部には、例えば、ドレイン連結線８０が接続されている。ゲート電極２５やソース電極４５も同様に、それぞれゲート連結線８５やソース連結線９０が接続されている。これらの連結線は電極ごとに区別されている。ここで、隣接する窒化物半導体素子同士は、同じ電極による連結線を共有している。そして、各電極はそれぞれの連結線を介して各連結部、例えば、ドレイン連結部９５、ゲート連結部１００、ソース連結部１０５のそれぞれに接続された構造を有する。  
このように、複数の本具体例の窒化物半導体素子を並列配置して連結配線させることにより、電流容量を増大させ、大電力信号を取り扱うことができる半導体装置７０が得られる。
【００７９】
また、本具体例には、支持基板を図示していないが、本具体例は支持基板材料に限定されるものではない。支持基板としては、例えば、サファイア、炭化珪素（ＳｉＣ）、ＳｉあるいはＧａＮなどの材料を用いても実施可能である。
【００８０】
また、本実施形態において、ＡｌＧａＮ／ＧａＮを組み合わせて説明したが、ＧａＮ／ＩｎＧａＮ、窒化アルミニウム（ＡｌＮ）／ＡｌＧａＮ、あるいは窒化硼素アルミニウム（ＢＡｌＮ）／ＧａＮなど窒化物半導体素子を組み合わせても、同様の効果が得られる。
【００８１】
本実施形態において、バリア層にアンドープＡｌＧａＮバリア層を用いて説明したが、ｎ型ＡｌＧａＮ層を用いても実施可能である。さらにまた、バリア層の上に、例えば、アンドープＧａＮあるいはｎ型ＧａＮからなるキャップ層など形成されていても実施可能である。  
また、上述した各具体例が有する各要素は、可能な限りにおいて組み合わせることができ、これら組み合わせたものも本発明の要旨を含む限り本発明の範囲に包含される。
【００８２】
なお、本明細書において「窒化物半導体」とは、ＢｘＡｌｙＧａｚＩｎ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させたすべての組成の半導体を含むものとする。また、導電型を制御するために添加される各種の不純物のいずれかをさらに含むものも、「窒化物半導体」に含まれるものとする。
【図面の簡単な説明】
【００８３】
【図１】図１（ａ）は、本実施形態に係る窒化物半導体素子の第１具体例の構造を表す模式断面図であり、図１（ｂ）は、模式平面図である。
【図２】図２（ａ）〜（ｆ）は、図１の第１具体例の窒化物半導体素子の製造工程を表す工程断面図である。
【図３】図３（ａ）は、本実施形態に係る窒化物半導体素子の第２具体例の構造を表す模式断面図であり、図３（ｂ）は、模式平面図である。
【図４】図４（ａ）は、本実施形態に係る窒化物半導体素子の第３具体例の構造を表す模式平面図であり、図４（ｂ）は、Ｂ−Ｂ線に沿った模式断面図である。
【図５】図５（ａ）は、本実施形態に係る窒化物半導体素子の第４具体例の構造を表す模式平面図であり、図５（ｂ）は、Ｂ−Ｂ線に沿った模式断面図である。
【図６】図６（ａ）は、本実施形態に係る窒化物半導体素子の第５具体例の構造を表す模式平面図であり、図６（ｂ）は、Ｂ−Ｂ線に沿った模式断面図である。
【図７】図７（ａ）は、本実施形態に係る窒化物半導体素子の第６具体例の構造を表す模式平面図であり、図７（ｂ）は、模式平面図である。
【図８】図８（ａ）は、本実施形態に係る窒化物半導体素子の第７具体例の構造を表す模式平面図であり、図８（ｂ）は、模式平面図である。
【図９】図９（ａ）は、本実施形態に係る窒化物半導体素子の第８具体例の構造を表す模式平面図であり、図９（ｂ）は、模式平面図である。
【図１０】図１０（ａ）〜（ｆ）は、図９の第８具体例の窒化物半導体素子の製造工程を表す工程断面図である。
【図１１】図１１（ａ）は、本実施形態に係る窒化物半導体素子の第９具体例の構造を表す模式平面図であり、図１１（ｂ）は、模式平面図である。
【図１２】図１２（ａ）〜（ｆ）は、図１１の第９具体例の窒化物半導体素子の製造工程を表す工程断面図である。
【図１３】図１３（ａ）は、本実施形態に係る窒化物半導体素子の第１０具体例の構造を表す模式平面図であり、図１３（ｂ）は、模式平面図である。
【図１４】図１４（ａ）〜（ｆ）は、図１３の第１０具体例の窒化物半導体素子の製造工程を表す工程断面図である。
【図１５】図１５（ａ）は、本実施形態に係る窒化物半導体素子の第１１具体例の構造を表す模式平面図であり、図１５（ｂ）は、模式平面図である。
【図１６】本実施形態の窒化物半導体素子を用いることができる半導体装置の模式平面図である。
【符号の説明】
【００８４】
５窒化物半導体素子、１０チャネル層、１５バリア層、２０ｐ型領域、２５ゲート電極、３０フィールドプレート電極、３５フィールド絶縁膜、３６第１絶縁膜、３７第２絶縁膜、４０ゲート絶縁膜、４５ソース電極、５０ドレイン電極、５５レジストマスク、６０第２のフィールド絶縁膜、６２第２のフィールドプレート電極、６４第３のフィールドプレート電極、６５リセス、７０半導体装置 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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