(57)【要約】【課題】耐圧低下を緩和しつつ、小型化が可能な半導体装置を提供することを目的とする。【解決手段】ｎ型の半導体基板４と、半導体基板４上に形成されるｐ型の半導体層５と、半導体層５の表面部分に形成されるｎ型の半導体領域６と、半導体領域６の表面から半導体基板４まで形成されるトレンチ７と、トレンチ７内に形成されるゲート電極９と、トレンチ７と隣のトレンチ７との間において、半導体層５の表面から半導体層５内の底部付近まで形成されるトレンチ１３と、トレンチ１３の底部から半導体基板４まで形成されるｐ型の半導体領域１４とを備えて半導体装置１を構成する。【選択図】図１
2007294766.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型からなる半導体基板と、
前記半導体基板の一方面に形成され、第２導電型からなる半導体層と、
前記半導体層の表面部分に形成され、前記第１導電型からなる第１の半導体領域と、
前記第１の半導体領域の表面から前記半導体基板まで形成され、内部にゲート電極が形成される第１のトレンチと、
前記第１のトレンチと隣の第１のトレンチとの間において、前記半導体層の表面から前記半導体層内の底部付近まで形成される第２のトレンチと、
前記第２のトレンチの底部から前記半導体基板まで形成され、前記第２導電型からなる第２の半導体領域と、
を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第２の半導体領域は、前記半導体層よりも不純物濃度が高い、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ構造の半導体装置に関する。
【背景技術】
【０００２】
図３は、既存のトレンチ構造の半導体装置を示す図である。
図３に示す半導体装置３０は、複数のＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が半導体基板上に形成される半導体装置であって、そのＭＯＳＦＥＴは、ｎ+型の半導体層３１及びその半導体層３１上に形成されるｎ-型の半導体層３２からなる半導体基板３３と、その半導体基板３３上に形成されるｐ型の半導体層３４と、その半導体層３４の表面に選択的に形成されるｎ＋型の半導体領域３５と、その半導体領域３５から半導体層３２まで形成されるトレンチ３６と、そのトレンチ３６の内側壁に形成されるゲート酸化膜３７と、そのゲート酸化膜３７の内側に形成されるゲート電極３８と、トレンチ３６上に形成される絶縁膜３９と、半導体層３４、半導体領域３５、及び絶縁膜３９の上に形成されるソース電極４０と、半導体層３１の下面に形成されるドレイン電極４１とを備えて構成されている。
【０００３】
この半導体装置３０は、ゲート電極３８に正の電圧がかかると、半導体層３４内のトレンチ３６付近にｎ型のチャネルが形成され、ドレイン電極４１からソース電極４０へ電流が流れるようになる。
【０００４】
また、半導体装置３０は、トレンチ３６と隣のトレンチ３６との間において半導体層３２内の半導体層３４との接合部にｐ-型の半導体領域４２が形成されている。これにより、ドレイン電極４１とソース電極４０との間に電圧がかかり、ゲート電極３８に電圧がかかっていない遮断状態のとき、半導体層３２と半導体領域４２との接合部から半導体基板３３側に拡がる空乏層と隣の半導体素子において半導体層３２と半導体領域４２との接合部から半導体基板３３側に拡がる空乏層とが互いにトレンチ３６の下方で接触するようになる。そのため、トレンチ３６の底部付近の電界が緩和されそのトレンチ３６の底部にかかる電圧を低下させることができるので、半導体装置３０の耐圧低下を緩和させることができる。
【０００５】
図４は、既存のトレンチ構造の他の半導体装置を示す図である。なお、図３に示す構成と同じ構成には同じ符号を付している。
図４に示す半導体装置４３は、上記半導体装置３０と同様に、複数のＮチャネルＭＯＳＦＥＴが半導体基板上に形成される半導体装置であって、そのＭＯＳＦＥＴは、ｎ型の半導体基板４４と、その半導体基板４４上に形成される半導体層３４と、半導体領域３５と、半導体領域３５の表面から半導体基板４４まで形成されるトレンチ３６と、ゲート酸化膜３７と、ゲート電極３８と、絶縁膜３９と、ソース電極４０と、半導体基板４４の下面に形成されるドレイン電極４１とを備えて構成されている。
【０００６】
図４に示す半導体装置４３が上記半導体装置３０と異なる点は、トレンチ３６間において半導体領域３５の表面から半導体基板４４までトレンチ４５が形成され、そのトレンチ４５の底部周辺にｐ+型の半導体領域４６が形成されている点である。これにより、上記半導体装置３０と同様に、遮断状態のとき、半導体基板４４と半導体領域４６との接合部から半導体基板４４側に拡がる空乏層と隣の半導体素子において半導体基板４４と半導体領域４６との接合部から半導体基板４４側に拡がる空乏層とが互いにトレンチ３６の下方で接触するようになるため、トレンチ３６の底部にかかる電圧を低下することができ、半導体装置４３の耐圧低下を緩和させることができる。（例えば、特許文献１参照）
【特許文献１】特開平１１−８７７１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図３に示す半導体装置３０では、半導体層３４や半導体領域３５を形成する前において、半導体基板の表面に不純物を注入／拡散することにより半導体領域４２を形成しておく構成であるため、その半導体領域４２を深く形成する必要がありその分半導体領域４２が横へも拡がってしまう。そのため、半導体装置３０では半導体領域４２の横への拡がりを考慮してトレンチ３６の間隔を拡げる必要があり、半導体装置３０全体が大型化してしまうという問題がある。
【０００８】
また、図４に示す半導体装置４３では、トレンチ４５が半導体基板４４まで伸びているため、そのトレンチ４５の形成時のエッチングダメージが半導体基板４４に残り易く、このエッチングダメージによりライフタイムなどが低減するおそれがある。そのため、半導体装置４３は、漏れ電流の増加を招き易く、耐圧が低下するおそれがあるという問題がある。また、半導体装置４３では、半導体領域４６の上方（半導体層３４側）への拡がりを大きくし半導体領域４６と半導体層３４との接触を確実にする必要があるため、その分半導体領域４６が横へも拡がってしまう。そのため、半導体装置４３においても半導体領域４６の横への拡がりを考慮してトレンチ３６の間隔を拡げる必要があり、半導体装置４３全体が大型化してしまうという問題がある。
【０００９】
そこで、本発明では、耐圧低下を緩和しつつ、小型化が可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の半導体装置は、第１導電型からなる半導体基板と、その半導体基板の一方面に形成され、第２導電型からなる半導体層と、その半導体層の表面部分に形成され、上記第１導電型からなる第１の半導体領域と、その第１の半導体領域の表面から半導体基板まで形成され、内部にゲート電極が形成される第１のトレンチと、その第１のトレンチと隣の第１のトレンチとの間において、半導体層の表面から半導体層内の底部付近まで形成される第２のトレンチと、その第２のトレンチの底部から半導体基板まで形成され、上記第２導電型からなる第２の半導体領域とを備える。
【００１１】
これにより、ゲート電極に電圧がかかっていない遮断状態のとき、半導体基板と第２の半導体領域との接合部から半導体基板側に拡がる空乏層と隣の半導体素子において半導体基板と第２の半導体領域との接合部から半導体基板側に拡がる空乏層とが互いに第１のトレンチの下方で接触する。そのため、第１のトレンチの底部付近の電界が緩和されその第１のトレンチの底部にかかる電圧を低下することができるので、半導体装置の耐圧低下を緩和させることができる。
【００１２】
また、本発明の半導体装置は、第２のトレンチが半導体基板まで伸びていないため、第２のトレンチの形成時の半導体基板へのエッチングダメージが小さく漏れ電流の増加を招き難くすることができる。そのため、第２のトレンチを形成することによる半導体装置の耐圧低下を緩和することができる。
【００１３】
また、本発明の半導体装置は、半導体層内の底部付近まで伸びる第２のトレンチの底部に不純物を注入／拡散することにより第２の半導体領域を形成することができるため、第２の半導体領域を薄く形成してもその第２の半導体領域を半導体基板と半導体層との接合部よりも深くすることができると共に第２の半導体領域を半導体層に確実に接触させることができる。これにより、第２の半導体領域の横への拡がりを抑えることができ上記半導体装置３０や半導体装置４３に比べて第１のトレンチの間隔を小さくすることができ半導体装置全体を小型化することができる。
【００１４】
また、上記第２の半導体領域は、半導体層よりも不純物濃度を高くしてもよい。
【発明の効果】
【００１５】
本発明によれば、トレンチ構造の半導体装置において、耐圧低下を緩和しつつ、小型化することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の実施形態の半導体装置１を示す図である。
図１に示す半導体装置１は、複数のＮチャネルＭＯＳＦＥＴが形成される半導体装置であって、そのＭＯＳＦＥＴは、ｎ+型の半導体層２及びその半導体層２上に形成されるｎ-型の半導体層３からなる半導体基板４と、その半導体基板４上に形成されるｐ型の半導体層５と、その半導体層５の表面に選択的に形成されるｎ＋型の半導体領域６（第１の半導体領域）と、その半導体領域６の表面から半導体層３まで形成される紙面奥行き方向に延びるストライプ状のトレンチ７（第１のトレンチ）と、そのトレンチ７の内側壁に形成されるゲート酸化膜８と、そのゲート酸化膜８の内側に形成されるゲート電極９と、トレンチ７上に形成される絶縁膜１０と、半導体層５、半導体領域６、及び絶縁膜１０の上に形成されるソース電極１１と、半導体層２の下面に形成されるドレイン電極１２とから構成されている。なお、半導体装置１に複数形成される半導体素子は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
【００１７】
この半導体装置１は、ゲート電極９に正の電圧が印加されると、半導体層５のトレンチ７付近にｎ型のチャネルが形成され、ドレイン電極１２からソース電極１１へ電流が流れるようになる。
【００１８】
本実施形態の半導体装置１が上記半導体装置３０及び半導体装置４３と異なる点は、トレンチ７と隣のトレンチ７との間の半導体領域６が形成されていない中央部において半導体層５の表面から半導体層５内の底部付近（底部である半導体層３と半導体層５の境界を含む）まで形成されるトレンチ１３（第２のトレンチ）と、そのトレンチ１３の底部から半導体層３まで形成されるｐ型の半導体領域１４（第２の半導体領域）とを備えている点である。なお、半導体領域１４は、半導体層５よりも不純物濃度を高くしてもよい。このように半導体領域１４の不純物濃度を半導体層５の不純物濃度よりも高くする場合では、上記半導体装置４３に比べて、半導体層５内のトレンチ１３の底部近傍の半導体領域１４により半導体層５の抵抗が小さくなるため寄生ｎｐｎバイポーラトランジスタが動作し難くなる。また、トレンチ７およびトレンチ１３は連続でなく断続したストライプ形状にしてもよい。
【００１９】
また、この半導体領域１４の形成方法としては、例えば、絶縁膜１０に半導体層５及び半導体領域６とソース電極１１とを電気的に接続するためのコンタクトホールを形成した後、そのコンタクトホール内の半導体層５及び半導体領域６の所定箇所にレジストを形成しエッチングすることによりトレンチ１３を形成する。次に、レジストを残したままトレンチ１３の底部に不純物（例えば、ボロン）を注入した後、その不純物を半導体層３と半導体層５との接合部よりも深くなるように拡散し半導体領域１４を形成する。なお、半導体領域１４の深さは、半導体装置１の耐圧及びオン電圧の両方を考慮して設定されてもよい。
【００２０】
このように半導体装置１を構成することにより、ドレイン電極１２とソース電極１１との間に電圧がかかり、ゲート電極９に電圧がかかっていない遮断状態のとき、図２に示すように、半導体層３と半導体領域１４との接合部から半導体基板４側（図２に示す矢印方向）に拡がる空乏層１５と隣の半導体素子において半導体層３と半導体領域１４との接合部から半導体基板４側に拡がる空乏層１５とが互いにトレンチ７の下方で接触する。そのため、トレンチ７の底部付近の電界が緩和されそのトレンチ７の底部（のゲート酸化膜８）にかかる電圧を低下することができるので、半導体装置１の耐圧低下を緩和させることができる。
【００２１】
また、本実施形態の半導体装置１は、トレンチ１３が半導体基板４まで伸びていないため、トレンチ１３の形成時の半導体基板４へのエッチングダメージが小さく漏れ電流の増加を招き難くすることができる。そのため、トレンチ１３を形成することによる半導体装置１の耐圧低下を緩和することができる。
【００２２】
また、本実施形態の半導体装置１は、半導体層５内の底部付近まで伸びるトレンチ１３の底部に不純物を注入／拡散することにより半導体領域１４を形成しているので、半導体領域１４を薄く形成してもその半導体領域１４を半導体層３と半導体層５との接合部よりも深くすることができると共に半導体領域１４を半導体層５に確実に接触させることができる。これにより、半導体領域１４の横への拡がりを抑えることができ上記半導体装置３０や半導体装置４３に比べてトレンチ７の間隔を小さくすることができ半導体装置１全体を小型化することができる。
【００２３】
また、本実施形態の半導体装置１は、半導体領域１４に直接ソース電極１１が接触するため、寄生ｎｐｎバイポーラトランジスタが動作し難い。
なお、上記実施形態では、ＮチャネルのＭＯＳＦＥＴまたはＩＧＢＴが半導体基板に複数形成される構成であるが、ＰチャネルのＭＯＳＦＥＴまたはＩＧＢＴが半導体基板に複数形成されてもよい。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態の半導体装置を示す図である。
【図２】空乏層が伸びていく様子を示す図である。
【図３】既存の半導体装置を示す図である。
【図４】既存の他の半導体装置を示す図である。
【符号の説明】
【００２５】
１  半導体装置
２  半導体層
３  半導体層
４  半導体基板
５  半導体層
６  半導体領域
７  トレンチ
８  ゲート酸化膜
９  ゲート電極
１０  絶縁膜
１１  ソース電極
１２  ドレイン電極
１３  トレンチ
１４  半導体領域
１５  空乏層
３０  半導体装置
３１  半導体層
３２  半導体層
３３  半導体基板
３４  半導体層
３５  半導体領域
３６  トレンチ
３７  ゲート酸化膜
３８  ゲート電極
３９  絶縁膜
４０  ソース電極
４１  ドレイン電極
４２  半導体領域
４３  半導体装置
４４  半導体基板
４５  トレンチ
４６  半導体領域
【図３】
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【図４】
2007294766.tif 000004
【図１】
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【図２】
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