(57)【要約】【課題】ゲートリーク電流の発生を低減し、ゲート耐圧などの素子特性を向上させることが可能な電界効果トランジスタ及びその製造方法を提供する。【解決手段】半導体基板１と、半導体基板上に形成され、キャリアを供給する活性層を含むメサ型構造の化合物半導体層２と、前記化合物半導体層２上に形成されるソース電極層３及びドレイン電極層４と、前記化合物半導体層２の段差面を横断し、前記ソース電極層３と前記ドレイン電極層４の間に形成されるゲート電極５と、前記段差面と前記ゲート電極間に設けられる絶縁領域６を備える。【選択図】図１ｂ
2007201352.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、キャリアを供給する活性層を含むメサ型構造の化合物半導体層と、
前記化合物半導体層上に形成されるソース電極層及びドレイン電極層と、
前記化合物半導体層の段差面を横断し、前記ソース電極層と前記ドレイン電極層の間に形成されるゲート電極と、
前記段差面と前記ゲート電極間に設けられる絶縁領域を備えることを特徴とする電界効果トランジスタ。
【請求項２】
前記絶縁領域は、窒化膜又は空隙を備えることを特徴とする請求項1に記載の電界効果トランジスタ。
【請求項３】
半導体基板上にメサ型構造の化合物半導体層を形成する工程と、
前記化合物半導体層上にソース電極層及びドレイン電極層を形成する工程と、
前記ソース電極層及びドレイン電極層の間を、前記化合物半導体層を横断するように、前記化合物半導体層の前記半導体基板との段差面に絶縁領域を介してゲート電極を形成する工程を備えることを特徴とする電界効果トランジスタの製造方法。
【請求項４】
前記ゲート電極を形成する工程は、
少なくとも前記段差面に窒化膜を形成する工程と、
前記窒化膜上に、前記ゲート電極を形成する工程を備えることを特徴とする請求項３に記載の電界効果トランジスタの製造方法。
【請求項５】
前記ゲート電極を形成する工程は、
前記段差面の少なくとも前記ゲート電極の形成される領域を含む領域に、第１の金属層を形成する工程と、
前記第１の金属層上に、第２の金属層を形成する工程と、
前記第１の金属層及び前記第２の金属層を選択的に除去し、前記ゲート電極のパターンを形成する工程と、
前記第１の金属層の前記段差面と接する領域を選択的に除去する工程を備えることを特徴とする請求項３に記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば化合物半導体を用いた電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
近年の情報ネットワークシステムにおける急速な発展に伴い、電界効果トランジスタ（ＦＥＴ）に対して超高速動作、高周波動作、低消費電力及び高効率などの特性が要求されている。
【０００３】
これまで、ＧａＡｓ、ＩｎＰ等の化合物半導体基板上に形成されたショットキーゲート電界効果トランジスタ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）が用いられてきたが、より高性能が期待されるＧａＮ−ＨＥＭＴの研究開発が進められている（例えば特許文献１参照）。
【０００４】
ＧａＮ−ＨＥＭＴは、ＳｉＣ、Ｓｉ、サファイアなどの半導体基板上に形成されたＧａＮ膜をメサ型構造に加工して形成されるが、ＧａＮはウェットエッチング加工が困難であるため、ＥＣＲ−ＲＩＢＥ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ  Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｂｅａｍ  Ｅｔｃｈｉｎｇ）などのドライエッチング装置を用いて、段差面が基板と垂直となるように加工される。しかしながら、このとき、エッチング時のプラズマダメージを受け、段差面表面に結晶欠陥を生じてしまう。そして、メサ部の段差面上を横断して形成されるゲート電極層が、結晶欠陥を生じたＧａＮ層と接触するため、ゲートリーク電流が増大し、ゲート耐圧の低下など、素子特性が劣化するという問題があった。
【特許文献１】特開２００１−２６７５５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ゲートリーク電流の発生を低減し、ゲート耐圧などの素子特性を向上させることが可能な電界効果トランジスタ及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、半導体基板と、半導体基板上に形成され、キャリアを供給する活性層を含むメサ型構造の化合物半導体層と、前記化合物半導体層上に形成されるソース電極層及びドレイン電極層と、前記化合物半導体層の段差面を横断し、前記ソース電極層と前記ドレイン電極層の間に形成されるゲート電極と、前記段差面と前記ゲート電極間に設けられる絶縁領域を備えることを特徴とする電界効果トランジスタが提供される。
【０００７】
また、本発明の一態様によれば、半導体基板上にメサ型構造の化合物半導体層を形成する工程と、前記化合物半導体層上にソース電極層及びドレイン電極層を形成する工程と、前記ソース電極層及びドレイン電極層の間を、前記化合物半導体層を横断するように、前記化合物半導体層の前記半導体基板との段差面に絶縁領域を介してゲート電極を形成する工程を備えることを特徴とする電界効果トランジスタの製造方法が提供される。
【発明の効果】
【０００８】
本発明の一実施態様によれば、ＦＥＴのゲートリーク電流の発生を低減し、ゲート耐圧などの素子特性を向上させることが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施形態について、図を参照して説明する。
【００１０】
（実施形態１）
図１ａに本実施形態のＦＥＴの上面図（概念図）を、図１ｂにそのＡ−Ａ’断面図を示す。図に示すように、ＳｉＣ、Ｓｉ、サファイアなどの半導体基板１上に、キャリアを供給する活性層となるメサ型構造の化合物半導体層（メサ部２）が形成されており、メサ部２上には、ソース電極層３、ドレイン電極層４が形成されている。そして、ソース電極層３及びドレイン電極層４の間には、これらの中間よりソース電極層３側に例えば０．５μｍ程度オフセットした位置に、メサ部２を横断するように、例えばＮｉ層／Ａｕ層より構成されるショットキー接触性を有するゲート電極層５が形成されている。また、メサ部２の外周（段差面）には、絶縁領域となるＳｉＮ膜６が形成されている。
【００１１】
このようなＦＥＴは、以下のようにして形成される。先ず、図２ａに示すように、半導体基板１上にＭＯＣＶＤ（ｍｅｔａｌｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｕｒ  ｄｅｐｏｓｉｔｉｏｎ）法などを用いてＧａＮ層２’を結晶成長させる。そして、図２ｂに示すように、レジスト層７を形成して、通常のリソグラフィ技術によりパターニングし、メサ部以外の領域のレジスト層７を除去する。次いで、図２ｃに示すように、ＥＣＲ−ＲＩＢＥ装置を用いてエッチングを行い、メサ部２を形成する。このとき、メサ部２の段差面２ａは、半導体基板１面に対して垂直に形成される。
【００１２】
次いで、図２ｄに示すように、例えばメサ部２及び半導体基板１上に、プラズマＣＶＤ法などを用いて、プラズマＳｉＮ膜６’を形成する。そして、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）装置などを用いて、異方性エッチングを行い、図２ｅに示すように、メサ部段差面２ａにＳｉＮ膜６が残存した状態とする。
【００１３】
このようにして、段差面にＳｉＮ膜６が形成されたメサ部２上に、オーミック接触性を有するソース電極３及びドレイン電極４を形成する。そして、これらの電極の中間よりソース電極層３側に例えば０．５μｍ程度オフセットした位置に、メサ部２の段差面に形成されたＳｉＮ膜６を横断するように、図２ｆに示すように、レジスト７’によりパターニングを行い、Ｎｉ層／Ａｕ層（ゲート電極層５’）を順次形成した後、レジスト７’を除去することにより、ゲート電極層５を形成し、図１ａ、図１ｂに示すようなＦＥＴが構成される。
【００１４】
このようにして形成されたＦＥＴにおいて、メサ部段差面の結晶欠陥を有する活性層が、ＳｉＮ膜でバリアされ、ゲート電極層と接触しないため、動作時にゲートリーク電流の発生が低減し、ゲート耐圧を向上させることができる。また、ＳｉＮ膜により、メサ部の段差がテーパーを持つため、メサ部のエッジによるゲート電極層の段切れが抑制できる。
【００１５】
本実施形態において、ＳｉＮ膜は、メサ部２の外周部全面に形成されていても、ゲート電極層の接する部分のみ、或いはこれを含む外周部の一部分に形成されていてもよい。そして、ＳｉＮ膜を成膜する際、半導体基板全面に形成されていても、選択的に形成されていてもよい。
【００１６】
また、本実施形態において、絶縁領域として、ＳｉＮ膜を形成し、これを用いているが、
ＳｉＮ膜に限定されるものではない。しかしながら、素子劣化の観点からメサ部に用いられるＧａＮと同様に窒化膜であることが好ましい。
【００１７】
（実施形態２）
図３ａに本実施形態のＦＥＴの上面図を、図３ｂにそのＡ−Ａ’断面図を示す。図に示すように、実施形態１と同様に、ＳｉＣ、Ｓｉ、サファイアなどの半導体基板１１上に、キャリアを供給する活性層となるメサ型構造の化合物半導体層（メサ部１２）が形成されており、メサ部１２上には、ソース電極層１３、ドレイン電極層１４が形成されている。そして、実施形態１と同様に、ソース電極層１３及びドレイン電極層１４の間には、これらの中間よりソース電極層１３側に例えば０．５μｍ程度オフセットした位置に、メサ部１２を横断するように、ショットキー接触性を有するゲート電極層１５が形成されている。このゲート電極層１５は、例えばＮｉ層１５ａ／Ａｕ層１５ｂより構成されているが、メサ部１２の段差面において、空隙１８によりＮｉ層１５ａが分離されている。
【００１８】
このようなＦＥＴは、以下のようにして形成される。図４ａに示すように、先ず、実施形態１と同様に、半導体基板１１上にＭＯＣＶＤ法などを用いて、ＧａＮ層を結晶成長させる。そして、実施形態１と同様に、レジスト層を形成して、通常のリソグラフィ技術によりパターニングし、メサ部以外の領域のレジスト層を除去する。次いで、実施形態１と同様に、ＥＣＲ−ＲＩＢＥ装置を用いてエッチングを行い、メサ部１２を形成する。このとき、メサ部１２の段差面は、半導体基板１１面に対して垂直に形成される。
【００１９】
次いで、実施形態１と同様に、例えばメサ部１２及び半導体基板１１上に、オーミック接触性を有するソース電極１３及びドレイン電極１４を形成する。そして、これらの電極の中間よりソース電極層１３側に例えば０．５μｍ程度オフセットした位置に、以下のようにして、メサ部１２の段差面を横断するようにショットキー接触性を有するゲート電極層を形成する。
【００２０】
先ず、図４ｂに示すように、ゲート電極パターン１５’の形成されたレジスト層１７を形成した後、ゲート電極層１５を構成するＮｉ層１５ａ／Ａｕ層１５ｂを順次成膜する。そして、図４ｃに示すように、レジスト膜１７を除去し、Ｎｉ層１５ａ’／Ａｕ層１５ｂからなるゲート電極層１５’を形成する。
【００２１】
次いで、図４ｄに上面図を、図４ｅにそのＡ−Ａ’断面図を示すように、メサ部１２の段差面に形成されたＮｉ層を除去するため、メサ部２の段差面に開口パターン１９を有するレジスト膜１７’を形成し、通常の酢酸系、希塩酸系のウェットエッチングにより、ゲート電極層１５’の側面より段差面に接触しているＮｉ層を選択的に除去し、空隙１８を形成し、図３ａ、図３ｂに示すようなＦＥＴが形成される。
【００２２】
このようにして形成されたＦＥＴにおいて、メサ部段差面の結晶欠陥を有する活性層が、空隙１８を介することでゲート電極層と接触しないため、実施形態１と同様に、動作時にゲートリーク電流の発生が低減し、ゲート耐圧を向上させることができる。
【００２３】
（実施形態３）
図５ａに本実施形態のＦＥＴの上面図を、図５ｂにそのＡ−Ａ’断面図を示す。図に示すように、実施形態１と同様に、ＳｉＣ、Ｓｉ、サファイアなどの半導体基板２１上に、キャリアを供給する活性層となるメサ型構造の化合物半導体層（メサ部２２）が形成されており、メサ部２２上には、ソース電極層２３、ドレイン電極層２４が形成されている。そして、実施形態１と同様に、ソース電極層２３及びドレイン電極層２４の間には、これらの中間よりソース電極層２３側に例えば０．５μｍ程度オフセットした位置に、メサ部２２を横断するように、例えばＮｉ層２５ａ／Ａｕ層２５ｂより構成されるショットキー接触性を有するゲート電極層２５が形成されている。また、段差面とゲート電極層２５との間には空隙２８が形成されている。
【００２４】
このようなＦＥＴは、以下のようにして形成される。図６ａに示すように、先ず、実施形態１と同様に、半導体基板２１上にＭＯＣＶＤ法などを用いて、ＧａＮ層を結晶成長させる。そして、実施形態１と同様に、レジスト層を形成して、通常のリソグラフィ技術によりパターニングし、メサ部以外の領域のレジスト層を除去する。次いで、実施形態１と同様に、ＥＣＲ−ＲＩＢＥ装置を用いてエッチングを行い、メサ部２２を形成する。このとき、メサ部２２の段差面は、半導体基板２１面に対して垂直に形成される。
【００２５】
次いで、実施形態１と同様に、例えばメサ部２２及び半導体基板２１上に、オーミック接触性を有するソース電極２３及びドレイン電極２４を形成する。そして、これらの電極の中間よりソース電極層２３側に例えば０．５μｍ程度オフセットした位置に、以下のようにして、メサ部２２の段差面を横断するようにショットキー接触性を有するゲート電極層を形成する。
【００２６】
先ず、図６ｂに示すように、メサ部２２の段差面及びゲート電極パターン２５’に夫々レジスト層２７、２７’を形成した後、図６ｃに示すように、ゲート電極層２５を構成するＮｉ層２５ａ／Ａｕ層２５ｂを順次成膜する。そして、レジスト層２７，２７’を除去し、メサ部２２の段差面とＮｉ層２５ａ／Ａｕ層２５ｂからなるゲート電極層２５の界面に空隙２８を形成し、図５ａ、図５ｂに示すようなＦＥＴが形成される。
【００２７】
このようにして形成されたＦＥＴにおいて、メサ部段差面の結晶欠陥を有する活性層が、空隙２８を介することでゲート電極層と接触しないため、実施形態１と同様に、動作時にゲートリーク電流の発生が低減し、ゲート耐圧を向上させることができる。
【００２８】
これら実施形態において、半導体基板上に形成されるＦＥＴ素子は、１つでも複数でもよく、さらに、複数のメサ部を有するアレイを形成してもよい。
【００２９】
また、ゲート電極層として、Ｎｉ層／Ａｕ層を用いているが、これに限定されるものではなく、ＧａＮとの密着性を維持できる金属層と導電性の高い金属層との積層膜を含んでいればよい。
【００３０】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００３１】
【図１ａ】本発明の一態様におけるＦＥＴの構造を示す上面図。
【図１ｂ】本発明の一態様におけるＦＥＴの構造を示す断面図。
【図２ａ】本発明の一態様におけるＦＥＴの製造工程を示す図。
【図２ｂ】本発明の一態様におけるＦＥＴの製造工程を示す図。
【図２ｃ】本発明の一態様におけるＦＥＴの製造工程を示す図。
【図２ｄ】本発明の一態様におけるＦＥＴの製造工程を示す図。
【図２ｅ】本発明の一態様におけるＦＥＴの製造工程を示す図。
【図２ｆ】本発明の一態様におけるＦＥＴの製造工程を示す図。
【図３ａ】本発明の一態様におけるＦＥＴの構造を示す上面図。
【図３ｂ】本発明の一態様におけるＦＥＴの構造を示す断面図。
【図４ａ】本発明の一態様におけるＦＥＴの製造工程を示す図。
【図４ｂ】本発明の一態様におけるＦＥＴの製造工程を示す図。
【図４ｃ】本発明の一態様におけるＦＥＴの製造工程を示す図。
【図４ｄ】本発明の一態様におけるＦＥＴの製造工程を示す図。
【図４ｅ】本発明の一態様におけるＦＥＴの製造工程を示す図。
【図５ａ】本発明の一態様におけるＦＥＴの構造を示す上面図。
【図５ｂ】本発明の一態様におけるＦＥＴの構造を示す断面図。
【図６ａ】本発明の一態様におけるＦＥＴの製造工程を示す図。
【図６ｂ】本発明の一態様におけるＦＥＴの製造工程を示す図。
【図６ｃ】本発明の一態様におけるＦＥＴの製造工程を示す図。
【符号の説明】
【００３２】
１、１１、２１  半導体基板
２、１２、２２  メサ部
３、１３、２３  ソース電極層
４，１４、２４  ドレイン電極層
５、１５、２５、  ゲート電極層
６  ＳｉＮ膜
７、１７、２７  レジスト層
１８、２８  空隙
【図１ａ】
2007201352.tif 000003
【図１ｂ】
2007201352.tif 000004
【図２ａ】
2007201352.tif 000005
【図２ｂ】
2007201352.tif 000006
【図２ｃ】
2007201352.tif 000007
【図２ｄ】
2007201352.tif 000008
【図２ｅ】
2007201352.tif 000009
【図２ｆ】
2007201352.tif 000010
【図３ａ】
2007201352.tif 000011
【図３ｂ】
2007201352.tif 000012
【図４ａ】
2007201352.tif 000013
【図４ｂ】
2007201352.tif 000014
【図４ｃ】
2007201352.tif 000015
【図４ｄ】
2007201352.tif 000016
【図４ｅ】
2007201352.tif 000017
【図５ａ】
2007201352.tif 000018
【図５ｂ】
2007201352.tif 000019
【図６ａ】
2007201352.tif 000020
【図６ｂ】
2007201352.tif 000021
【図６ｃ】
2007201352.tif 000022