(57)【要約】【課題】  ダマシン(Damascene)法によって形成されたヒューズを有する半導体集積回路装置の信頼性を向上させる。【解決手段】  第４層配線５４およびヒューズ５５の上層にバリア絶縁膜５６と層間絶縁膜５７とを堆積する。バリア絶縁膜５６は、Ｃｕの拡散を防ぐための絶縁膜であり、下層のバリア絶縁膜４４と同じく、プラズマＣＶＤ法で堆積したＳｉＣＮ膜で構成する。ヒューズ５５を覆うバリア絶縁膜５６の膜厚は、下層のバリア絶縁膜４４よりも大きく、ヒューズ５５の耐湿性が向上するようになっている。【選択図】  図２２
2007019188.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜に形成された第１配線溝の内部に埋め込まれた第１配線と、
前記第１配線上を覆う第１バリア絶縁膜を介して前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜に形成された第２配線溝の内部に埋め込まれたヒューズと、
前記第２層間絶縁膜に形成された第３配線溝の内部に埋め込まれた第２配線と、
前記ヒューズ上および前記第２配線上を覆う第２バリア絶縁膜と、
前記第２バリア絶縁膜上に第１絶縁膜を介して形成された最上層配線と、
前記最上層配線上を覆う表面保護膜とを有し、
前記第２バリア絶縁膜の膜厚は、前記第１バリア絶縁膜の膜厚よりも大きく、
前記ヒューズの上部の前記第１絶縁膜および前記表面保護膜には、前記第２バリア絶縁膜の表面に達する第１開口が設けられていることを特徴とする半導体集積回路装置。
【請求項２】
前記第１および第２配線と前記ヒューズとは、銅を主体とする金属膜で構成され、前記第１および第２バリア絶縁膜は、ＳｉＣＮ膜で構成されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記最上層配線は、アルミニウムを主体とする金属膜で構成されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記表面保護膜上に形成された第１ポリイミド樹脂膜と、前記第１ポリイミド樹脂膜上に形成され、前記最上層配線に電気的に接続された引き出し配線と、前記引き出し配線を覆う第２ポリイミド樹脂膜と、前記第２ポリイミド樹脂膜の一部から露出する前記引き出し配線上に形成された外部接続端子とをさらに有することを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記引き出し配線は、銅を主体とする金属膜で構成されていることを特徴とする請求項４記載の半導体集積回路装置。
【請求項６】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体基板の主面上に第１層間絶縁膜に形成し、前記第１層間絶縁膜に第１配線溝を形成する工程、
（ｂ）前記第１配線溝の内部を含む前記第１層間絶縁膜上に第１金属膜を形成した後、前記第１配線溝の外部の前記第１金属膜を化学的機械研磨法で除去することにより、前記第１配線溝の内部に前記第１金属膜からなる第１配線を形成する工程、
（ｃ）前記第１配線の上部を含む前記第１層間絶縁膜上に第１バリア絶縁膜を形成する工程、
（ｄ）前記第１バリア絶縁膜上に第２層間絶縁膜を形成し、前記第２層間絶縁膜に第２および第３配線溝を形成する工程、
（ｅ）前記第２および第３配線溝の内部を含む前記第２層間絶縁膜上に第２金属膜を形成した後、前記第２および第３配線溝の外部の前記第２金属膜を化学的機械研磨法で除去することにより、前記第２配線溝の内部に前記第２金属膜からなるヒューズを形成し、前記第３配線溝の内部に前記第２金属膜からなる第２配線を形成する工程、
（ｆ）前記第２配線および前記ヒューズの上部を含む前記第２層間絶縁膜上に、前記第１バリア絶縁膜よりも厚い膜厚を有する第２バリア絶縁膜を形成する工程、
（ｇ）前記第２バリア絶縁膜上に第１絶縁膜を形成し、前記第１絶縁膜上に最上層配線を形成する工程、
（ｈ）前記ヒューズの上部の前記第１絶縁膜および前記表面保護膜に、前記第２バリア絶縁膜の表面に達する第１開口を形成し、前記最上層配線の上部の前記第１絶縁膜および前記表面保護膜に、前記最上層配線に達する第２開口を形成する工程。
【請求項７】
前記第１および第２配線と前記ヒューズとを銅を主体とする金属膜で構成し、前記第１および第２バリア絶縁膜をＳｉＣＮ膜で構成することを特徴とする請求項６記載の半導体集積回路装置の製造方法。
【請求項８】
前記最上層配線をアルミニウムを主体とする金属膜で構成することを特徴とする請求項６記載の半導体集積回路装置の製造方法。
【請求項９】
前記工程（ｈ）の後、さらに、
（ｉ）前記最上層配線の上部を含む前記表面保護膜上に第１ポリイミド樹脂膜を形成した後、前記第１ポリイミド樹脂膜上に引き出し配線を形成し、前記引き出し配線と前記最上層配線とを電気的に接続する工程、
（ｊ）前記引き出し配線の上部を含む前記第１ポリイミド樹脂膜上に第２ポリイミド樹脂膜を形成した後、前記第２ポリイミド樹脂膜の一部から露出する前記引き出し配線上に外部接続端子を形成する工程、
を含むことを特徴とする請求項６記載の半導体集積回路装置の製造方法。
【請求項１０】
前記引き出し配線を銅を主体とする金属膜で構成することを特徴とする請求項９記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ダマシン(Damascene)法で形成したヒューズを有する半導体集積回路装置に適用して有効な技術に関する。
【背景技術】
【０００２】
近年の微細化された半導体集積回路装置の製造工程では、ダマシン(Damascene)法と呼ばれる微細配線形成方法が主流になりつつある。
【０００３】
ダマシン法は、半導体基板上の層間絶縁膜に微細な配線溝を形成した後、この配線溝の内部を含む層間絶縁膜上に金属膜を堆積し、次に化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing）法を用いて配線溝の外部の金属膜を除去することにより、配線溝の内部に微細な埋込み配線を形成する方法である。
【０００４】
上記ダマシン法のうち、デュアルダマシン（Dual-Damascene)法と呼ばれる方法においては、層間絶縁膜に形成した配線溝の下部に下層配線接続用のビアホールを形成し、配線溝とビアホールとに同時に金属膜を埋め込んで配線を形成することにより、工程数の短縮を図っている。一方、あらかじめビアホールの内部に金属プラグを形成した後、配線溝の内部に埋込み配線を形成する方法は、シングルダマシン（Single-Damascene）法と呼ばれる。
【０００５】
埋込み配線用の金属材料としては、細線化しても高い信頼性が確保できるＣｕ（銅）が主に使用されている。また、ダマシン法を用いて層間絶縁膜に埋込み配線を形成する場合は、隣接配線間に生じる容量を低減するために、層間絶縁膜を誘電率の低い絶縁材料で構成することが行われている。低誘電率材料からなる層間絶縁膜にダマシン法で埋込み配線を形成する技術については、例えば特開２００４−２２１２７５号公報（特許文献１）や、特開２００３−１２４３０７号公報（特許文献２）などに記載がある。
【０００６】
また、特開２００３−３１８２６２号公報（特許文献３）には、最上層の銅配線をヒューズとして用い、その最上層の銅配線表面にＳｉＣＮ膜が形成された構造が開示されている。
【特許文献１】特開２００４−２２１２７５号公報
【特許文献２】特開２００３−１２４３０７号公報
【特許文献３】特開２００３−３１８２６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリは、ウエハ製造工程で生じた欠陥を救済するための冗長機能を備えることによって、製造歩留まりの向上を図っている。
【０００８】
これは、回路の一部にあらかじめスペアの行や列（冗長回路）を用意しておき、複数のメモリセルからなるメモリアレイ内の欠陥セル（不良ビット）にアドレス信号が入ったときにスペアの行や列を選択することによって、回路の一部に不良箇所が発生してもチップ全体としては不良とならないようにする不良救済機能である。
【０００９】
不良箇所とスペア箇所との切り換えは、アドレス切り換え回路に接続された欠陥救済用のヒューズを切断することによって行なわれる。このヒューズの切断には、置換プログラムの自由度が高く、面積効率上も有利なレーザ溶断方式が主に採用されている。
【００１０】
欠陥救済用のヒューズは、金属配線材料で構成され、半導体基板上に配線を形成する工程で同時に形成される。そして、ウエハ製造工程の最終工程で行うプローブ検査によって欠陥セルが見出された場合は、上記ヒューズをレーザなどで切断することによって、欠陥セルに対応するアドレスを冗長セルに割り付けする。従って、前述したダマシン法を用いて層間絶縁膜内に銅の埋込み配線を形成する場合には、埋込み配線を形成する工程で同時に銅のヒューズを形成することになる。
【００１１】
上記したレーザ溶断方式によってヒューズを切断する場合は、ヒューズの溶断を容易にするために、プローブ検査に先立ってヒューズの上部の絶縁膜に開口を設け、ヒューズを覆っている絶縁膜の膜厚を他の領域よりも薄くしておかねばならない。しかし、この開口は、ウエハ製造工程が終了し、ウエハがチップに個片化されてもそのまま残るので、膜厚の薄い絶縁膜を通じて外部からチップの内部に水分が浸入すると、ヒューズの腐食を引き起こす。そして、ヒューズが腐食すると、ヒューズに接続された配線を通じてチップ内に腐食が広がるために、半導体集積回路装置の寿命や信頼性が低下する。なお、メモリ製品によっては、プローブ検査を行った後、ウエハの表面にポリイミド樹脂膜を塗布するものもあるが、ポリイミド樹脂膜は耐湿性が低いために、チップ内への水分の浸入を有効に阻止できない。
【００１２】
本発明の目的は、ダマシン法によって形成されたヒューズを有する半導体集積回路装置の信頼性を向上させる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明の半導体集積回路装置は、半導体基板の主面上に形成された第１層間絶縁膜と、前記第１層間絶縁膜に形成された第１配線溝の内部に埋め込まれた第１配線と、前記第１配線上を覆う第１バリア絶縁膜を介して前記第１層間絶縁膜上に形成された第２層間絶縁膜と、前記第２層間絶縁膜に形成された第２配線溝の内部に埋め込まれたヒューズと、前記第２層間絶縁膜に形成された第３配線溝の内部に埋め込まれた第２配線と、前記ヒューズ上および前記第２配線上を覆う第２バリア絶縁膜と、前記第２バリア絶縁膜上に第１絶縁膜を介して形成された最上層配線と、前記最上層配線上を覆う表面保護膜とを有し、前記第２バリア絶縁膜の膜厚は、前記第１バリア絶縁膜の膜厚よりも大きく、前記ヒューズの上部の前記第１絶縁膜および前記表面保護膜には、前記第２バリア絶縁膜の表面に達する第１開口が設けられているものである。
【００１６】
本発明による半導体集積回路装置の製造方法は、（ａ）半導体基板の主面上に第１層間絶縁膜に形成し、前記第１層間絶縁膜に第１配線溝を形成する工程と、（ｂ）前記第１配線溝の内部を含む前記第１層間絶縁膜上に第１金属膜を形成した後、前記第１配線溝の外部の前記第１金属膜を化学的機械研磨法で除去することにより、前記第１配線溝の内部に前記第１金属膜からなる第１配線を形成する工程と、（ｃ）前記第１配線の上部を含む前記第１層間絶縁膜上に第１バリア絶縁膜を形成する工程と、（ｄ）前記第１バリア絶縁膜上に第２層間絶縁膜を形成し、前記第２層間絶縁膜に第２および第３配線溝を形成する工程と、（ｅ）前記第２および第３配線溝の内部を含む前記第２層間絶縁膜上に第２金属膜を形成した後、前記第２および第３配線溝の外部の前記第２金属膜を化学的機械研磨法で除去することにより、前記第２配線溝の内部に前記第２金属膜からなるヒューズを形成し、前記第３配線溝の内部に前記第２金属膜からなる第２配線を形成する工程と、（ｆ）前記第２配線および前記ヒューズの上部を含む前記第２層間絶縁膜上に、前記第１バリア絶縁膜よりも厚い膜厚を有する第２バリア絶縁膜を形成する工程と、（ｇ）前記第２バリア絶縁膜上に第１絶縁膜を形成し、前記第１絶縁膜上に最上層配線を形成する工程と、（ｈ）前記ヒューズの上部の前記第１絶縁膜および前記表面保護膜に、前記第２バリア絶縁膜の表面に達する第１開口を形成し、前記最上層配線の上部の前記第１絶縁膜および前記表面保護膜に、前記最上層配線に達する第２開口を形成する工程とを含んでいる。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
ヒューズ素子の信頼性を向上させることができる。すなわち、半導体集積回路装置の信頼性を向上させることができる。また、半導体集積回路装置の製造方法を簡略化することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
本実施の形態は、例えば、４層Ｃｕ配線とヒューズとを有する半導体集積回路装置であり、その製造方法を図１〜図２６を用いて工程順に説明する。
【００２１】
まず、図１に示すように、例えば、単結晶シリコンからなる半導体基板（以下、単に基板という）１の主面に、半導体素子としてｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）を形成する。なお、図中の符号２は素子分離溝、符号４はｐ型ウエル、符号５はｎ型ウエルをそれぞれ示している。
【００２２】
素子分離溝２は、基板１をエッチングして形成した溝の内部に絶縁膜として、例えば、酸化シリコン膜３を埋め込んで形成する。ｐ型ウエル４およびｎ型ウエル５は、基板１にｐ型不純物（ホウ素）およびｎ型不純物（リン）をイオン注入し、続いて基板１を熱処理してこれらの不純物を基板１中に拡散させることによって形成する。
【００２３】
ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）は、ｐ型ウエル４の表面に形成された酸化シリコン膜または酸窒化窒化シリコン膜からなるゲート絶縁膜６、ゲート絶縁膜６の上部に形成された多結晶シリコン膜などからなるゲート電極７、ゲート電極７の側壁に形成された酸化シリコン膜などからなるサイドウォールスペーサ８、ゲート電極７の両側のｐ型ウエル４に形成された一対のｎ型半導体領域（ソース、ドレイン）１１などによって構成される。ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）は、ゲート絶縁膜６、ゲート電極７、サイドウォールスペーサ８、ゲート電極７の両側のｎ型ウエル５に形成された一対のｐ型半導体領域（ソース、ドレイン）１２などによって構成される。ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のゲート電極７を構成する多結晶シリコン膜中にはｎ型不純物（リン）が導入され、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極７を構成する多結晶シリコン膜中にはｐ型不純物（ホウ素）が導入される。また、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のゲート電極７とｎ型半導体領域（ソース、ドレイン）１１のそれぞれの表面、およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極７とｐ型半導体領域（ソース、ドレイン）１２のそれぞれの表面には、ゲート電極７およびソース、ドレインの低抵抗化を目的としてＣｏ（コバルト）シリサイド膜９が形成される。
【００２４】
次に、図２に示すように、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）の上部にプラグ１６および第１層配線１９を形成し、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）と第１層配線１９とをプラグ１６を介して電気的に接続する。
【００２５】
第１層配線１９は、以下の方法で形成する。まず、基板１上にエッチングストッパ膜１３と絶縁膜１４とを堆積した後、絶縁膜１４の表面を化学的機械研磨法で平坦化する。エッチングストッパ膜１３は、例えばＣＶＤ法で堆積した窒化シリコン膜で構成し、絶縁膜１４は、例えばＣＶＤ法で堆積した酸化シリコン膜で構成する。
【００２６】
次に、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のｎ型半導体領域（ソース、ドレイン）１１およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のｐ型半導体領域（ソース、ドレイン）１２のそれぞれの上部の絶縁膜１４をエッチングし、続いてその下層のエッチングストッパ膜１３をエッチングしてコンタクトホール１５を形成する。次に、コンタクトホール１５の内部にプラグ１６を形成する。プラグ１６は、例えばＴｉＮ（窒化チタン）膜とＷ（タングステン）膜との積層膜で構成する。ここで、ＴｉＮ膜はＷ膜のバリアメタル膜として機能する。バリアメタル膜は、ＴｉＮ膜とＴｉ（チタン）膜との積層膜で構成してもよい。
【００２７】
次に、絶縁膜１４の上部にＣＶＤ法で膜厚２００ｎｍ程度の絶縁膜１７（ＳｉＯＣ膜１７）と膜厚５０ｎｍ程度の酸化シリコン膜からなる絶縁膜１８とを堆積した後、フォトレジスト膜（図示せず）をマスクにして絶縁膜１８およびＳｉＯＣ膜１７をドライエッチングすることにより、配線溝２０を形成する。絶縁膜１７（ＳｉＯＣ膜１７）は、配線間容量を低減するための低誘電率絶縁膜であり、酸化シリコン膜（たとえばＴＥＯＳ（Tetraethoxysilane）酸化膜）の誘電率よりも低い誘電率を有する絶縁膜を例示できる。一般的には、ＴＥＯＳ酸化膜の比誘電率ε＝４．１〜４．２程度以下を低誘電率な絶縁膜と言う。本実施の形態においては、その比誘電率は２．７程度である。ＳｉＯＣ膜１７の上部に形成する絶縁膜１８は、機械的強度が低いＳｉＯＣ膜１７が化学的機械研磨によって劣化するのを防ぐ保護膜として機能する。
【００２８】
次に、配線溝２０の内部に膜厚５０ｎｍ程度のＴｉＮ膜、またはＴｉＮ膜とＴｉ膜との積層膜からなるバリアメタル膜をスパッタリング法で堆積し、続いて配線溝２０の内部を完全に埋め込む厚い（８００ｎｍ〜１６００ｎｍ程度）Ｃｕ膜をスパッタリング法またはメッキ法で堆積する。バリアメタル膜は、Ｃｕ膜が周囲の絶縁膜中に拡散するのを防ぐバリア膜として機能する。バリアメタル膜としては、ＴｉＮ膜の他、ＷＮ（窒化タングステン）膜やＴａＮ（窒化タンタル）膜のような窒化金属膜またはこれらにＳｉを添加した合金膜、あるいはＴａ膜、Ｔｉ膜、Ｗ膜、ＴｉＷ膜のような高融点金属膜、もしくはこれら高融点金属膜の積層膜など、Ｃｕと反応し難い各種導電膜を使用することができる。
【００２９】
次に、配線溝２０の外部のＣｕ膜とバリアメタル膜とを化学的機械研磨法で除去することにより、配線溝２０の内部に銅を主成分とする金属膜が埋め込まれて形成される。このようにして、配線溝２０の内部に残ったバリアメタル膜とＣｕ膜との積層膜からなる第１層配線１９が形成される。
【００３０】
次に、図３に示すように、第１層配線１９の上層にバリア絶縁膜２１、２２、層間絶縁膜２３および絶縁膜２４を順次堆積する。バリア絶縁膜２１は、第１層配線１９の材料であるＣｕが層間絶縁膜２３中に拡散するのを防ぐための絶縁膜であり、例えばプラズマＣＶＤ法で堆積した膜厚２０ｎｍ〜１００ｎｍ程度のＳｉＣＮ膜で構成する。また、バリア絶縁膜２２は、下層のバリア絶縁膜２１を構成するＳｉＣＮ膜中に含まれるアミン化合物が層間絶縁膜２３中に拡散するのを防ぐための絶縁膜であり、例えばＣＶＤ法で堆積した膜厚１０ｎｍ〜１００ｎｍ程度のＳｉＣＯ膜で構成する。層間絶縁膜２３中にアミン化合物が拡散すると、次の工程で絶縁膜２４の上層に形成するフォトレジスト膜中にアミン化合物が拡散し、フォトレジスト膜の感光機能が失活する恐れがある。
【００３１】
層間絶縁膜２３は、第１層配線１９と後の工程で形成する第２層配線との間に形成される容量を低減するために、誘電率の低い絶縁膜、例えば上述のＳｉＯＣ膜で構成する。ＳｉＯＣ膜はＣＶＤ法で堆積し、その膜厚は４６０ｎｍ程度とする。また、層間絶縁膜２３のような低誘電率の膜は塗布法によって形成することもできる。また、層間絶縁膜２３の上部に形成する絶縁膜２４は、下層の絶縁膜１８と同じく、化学的機械研磨によってＣｕ配線を形成する際に、機械的強度が低いＳｉＯＣ膜からなる層間絶縁膜２３を保護するための絶縁膜であり、例えばＣＶＤ法で堆積した膜厚５０ｎｍ程度の酸化シリコン膜で構成する。
【００３２】
次に、図４に示すように、絶縁膜２４上に反射防止膜２５を形成し、反射防止膜２５上にフォトレジスト膜２６を形成する。反射防止膜２５は、フォトレジスト膜２６を露光する際、第１層配線１９の表面で反射した露光光がフォトレジスト膜２６に入射して、解像度をが低下されることを防ぐために形成する。反射防止膜は、ＢＡＲＣ(Bottom Anti Reflective Coating)と呼ばれる膜であり、下地の絶縁膜２４および層間絶縁膜２３よりも屈折率の高い膜である。フォトレジスト膜２６は、ビアホールパターンが形成されたフォトマスク（図示せず）を使って露光を行い、続いて現像を行うことにより、ビアホール形成領域が開口されたパターンを転写する。
【００３３】
次に、図５に示すように、フォトレジスト膜２６をマスクにして反射防止膜２５、絶縁膜２４および層間絶縁膜２３を順次ドライエッチングすることにより、第１層配線１９の上部にビアホール２７を形成する。
【００３４】
次に、フォトレジスト膜２６と反射防止膜２５とを除去する。このとき、反射防止膜２５を上記のＢＡＲＣで形成した場合、膜の組成がフォトレジスト膜２６と類似するため、一度の洗浄によってフォトレジスト膜２６および反射防止膜２５を同時に除去することができる。その後、図６に示すように、ビアホール２７の内部に埋め込み剤２８を充填する。埋め込み剤２８は、反射防止膜２５とほぼ同一組成の絶縁材料からなる。埋め込み剤２８を充填するには、ビアホール２７の内部を含む絶縁膜２４上に埋め込み剤２８をスピン塗布して硬化させた後、ビアホール２７の外部の埋め込み剤２８をエッチバックにより除去する。第１層配線１９と後に形成する第２層配線とを接続するビアホール２７の径は、比較的小さい。そのため、このエッチバックを行うと、ビアホール２７に充填された埋め込み剤２８の表面は、ほぼ平坦な面となり、かつ絶縁膜２４の表面とほぼ同じ高さになる。
【００３５】
次に、図７に示すように、絶縁膜２４上に反射防止膜３０を形成し、反射防止膜３０上にフォトレジスト膜３１を形成する。本実施の形態では、反射防止膜３０は上述のＢＡＲＣを使用している。フォトレジスト膜３１は、配線溝パターンが形成されたフォトマスク（図示せず）を使って露光を行い、続いて現像を行うことにより、配線溝形成領域が開口されたパターンを転写する。
【００３６】
次に、図８に示すように、フォトレジスト膜３１をマスクにして反射防止膜３０および絶縁膜２４を順次ドライエッチングし、続いて層間絶縁膜２３をその途中までドライエッチングすることにより、配線溝３２を形成する。このとき、層間絶縁膜２３にはエッチングストッパとなる膜が存在しないため、配線溝３２形成のエッチングは時間制御によって行われる。後述にも記すが、下層の配線寸法は上層の配線寸法に比べて微細にレイアウトされるため、層間絶縁膜２３よりも誘電率の高い膜を形成すると、配線間容量が増大してしまう。本実施の形態では、層間絶縁膜２３中にエッチングストッパ膜を形成しないことで、配線間の容量を低減することができる。また、上層の配線溝の深さに比べて下層の配線溝の深さは浅くレイアウトされることから、配線溝形成時のエッチング量は少なくて済むので、特にエッチングストッパ膜を設けなくてもエッチングの時間制御によって膜厚を制御することができる。
【００３７】
次に、フォトレジスト膜３１を除去した後、図９に示すように、絶縁膜２４上の反射防止膜３０をドライエッチングで除去する。このとき、ビアホール２７に充填された埋め込み剤２８とその下層のバリア絶縁膜２２、２１もエッチングし、ビアホール２７の底部に第１層配線１９の表面を露出させる。
【００３８】
次に、図１０に示すように、配線溝３２およびビアホール２７の内部に第２層配線３３を形成する。第２層配線３３を形成するには、まず、配線溝３２およびビアホール２７の内部を含む絶縁膜２４上に５０ｎｍ程度の薄いＴｉＮ膜（バリアメタル膜）をスパッタリング法で堆積する。続いて、このＴｉＮ膜上に配線溝３２およびビアホール２７の内部を完全に埋め込む厚いＣｕ膜をスパッタリング法またはメッキ法で堆積した後、配線溝３２の外部のＣｕ膜とバリアメタル膜とを化学的機械研磨法によって除去する。このとき、絶縁膜２４は層間絶縁膜２３よりも機械的強度が強いことから、層間絶縁膜２３の保護膜として機能している。
【００３９】
次に、図１１に示すように、第２層配線３３の上層にバリア絶縁膜３４、層間絶縁膜３５および反射防止膜３６を堆積した後、反射防止膜３６上に形成したフォトレジスト膜３７をマスクにして反射防止膜３６および層間絶縁膜３５をドライエッチングすることにより、第２層配線３３の上部にビアホール３８を形成する。
【００４０】
バリア絶縁膜３４は、第１層配線１９の表面を覆うバリア絶縁膜２１と同じく、配線材料であるＣｕが層間絶縁膜３５中に拡散するのを防ぐための絶縁膜であり、例えばプラズマＣＶＤ法で堆積した膜厚２０ｎｍ〜１００ｎｍ程度のＳｉＣＮ膜で構成する。
【００４１】
一般に、基板１上に形成される多層配線は、上層の配線になるほど配線同士の間隔が広くなるので、配線間容量が小さくなる。従って、層間絶縁膜３５は、後の工程で形成する第３層配線同士や、第３層配線と第２層配線３３との間の容量が問題とならない場合は、例えばＣＶＤ法で堆積した膜厚７００ｎｍ程度の酸化シリコン膜で構成する。酸化シリコン膜は低誘電率材料であるＳｉＣＯ膜に比べて膜質が緻密であることから、層間絶縁膜３５を酸化シリコン膜で構成した場合は、ＳｉＣＮ膜からなるバリア絶縁膜３４上に層間絶縁膜３５を直接堆積しても、アミン化合物の拡散は問題にならない。なお、ＳｉＣＮ膜は、酸化シリコン膜との接着性が比較的低いので、バリア絶縁膜３４と層間絶縁膜３５との接着性を向上させる目的で、両者の間にＳｉＣＯ膜を形成してもよい。また、層間絶縁膜３５を構成する酸化シリコン系材料としては、Ｆ（フッ素）を添加して誘電率を下げた酸化シリコンを使用することもできる。
【００４２】
他方、第３層配線（４３）同士や、第３層配線（４３）と第２層配線３３との間の容量が問題となる場合は、層間絶縁膜３５をＳｉＣＯ膜のような低誘電率材料で構成する。この場合は、バリア絶縁膜３４と層間絶縁膜３５との間にＳｉＣＯ膜を形成し、バリア絶縁膜３４中のアミン化合物の拡散を防止することが望ましい。以下では、層間絶縁膜３５を酸化シリコン膜で構成する場合について説明する。
【００４３】
次に、フォトレジスト膜３７と反射防止膜３６とを除去した後、図１２に示すように、ビアホール３８の内部に埋め込み剤３９を充填する。前述したように、埋め込み剤３９は、上述の反射防止膜とほぼ同一組成の絶縁材料からなる。埋め込み剤３９の充填方法も、前述したビアホール２７の内部に埋め込み剤２８を充填する方法と同じである。第２層配線３３と後に形成する第３層配線とを接続するビアホール３８の径は比較的小さいので、ビアホール３８に充填された埋め込み剤３９の表面は、ほぼ平坦な面となり、かつ層間絶縁膜３５の表面とほぼ同じ高さになる。
【００４４】
次に、図１３に示すように、層間絶縁膜３５に配線溝４２を形成する。配線溝４２を形成するには、層間絶縁膜３５上に反射防止膜４０を形成し、反射防止膜４０上にフォトレジスト膜４１を形成した後、フォトレジスト膜４１をマスクにして反射防止膜４０をドライエッチングし、続いて層間絶縁膜３５をその途中までドライエッチングする。本実施の形態では、前述の配線溝３２の形成と同様に、配線溝４２の形成を時間制御によるエッチングで行っている。
【００４５】
次に、図１４に示すように、配線溝４２およびビアホール３８の内部に第３層配線４３を形成する。第３層配線４３を形成するには、まず、フォトレジスト膜４１を除去し、続いて反射防止膜４０をドライエッチングで除去する。反射防止膜４０を除去する際には、ビアホール３８に充填された埋め込み剤３９とその下層のバリア絶縁膜３４も除去し、ビアホール３８の底部に第２層配線３３の表面を露出させる。次に、配線溝４２およびビアホール３８の内部を含む層間絶縁膜３５上に薄いＴｉＮ膜（バリアメタル膜）をスパッタリング法で堆積し、続いて、このＴｉＮ膜上に厚いＣｕ膜をスパッタリング法またはメッキ法で堆積した後、配線溝４２の外部のＣｕ膜とバリアメタル膜とを化学的機械研磨法によって除去する。
【００４６】
次に、図１５に示すように、第３層配線４３の上層にバリア絶縁膜４４と層間絶縁膜４５とを堆積する。バリア絶縁膜４４は、Ｃｕの拡散を防ぐための絶縁膜であり、下層のバリア絶縁膜３４、２１と同じく、プラズマＣＶＤ法で堆積した膜厚５０ｎｍ〜１００ｎｍ程度のＳｉＣＮ膜で構成する。次の工程で層間絶縁膜４５中に形成する第４層配線は、下層の配線に比べて配線の寸法、配線同士の間隔および配線の膜厚が大きい。そこで、層間絶縁膜４５は、ＣＶＤ法で堆積した膜厚１μｍ程度の酸化シリコン膜で構成する。なお、バリア絶縁膜４４と層間絶縁膜４５との間には、両者の接着性を向上させる目的でＳｉＣＯ膜を形成してもよい。また、層間絶縁膜４５を構成する酸化シリコン系材料として、Ｆを添加して誘電率を下げた酸化シリコンを使用することもできる。
【００４７】
層間絶縁膜４５の膜厚が大きくなると、層間絶縁膜４５をその途中までエッチングして配線溝を形成する際、配線溝の深さを高精度に制御することが困難となる。すなわち、前述の配線溝３２，４２よりも配線溝５２，５３の深さは深いため、前述の配線溝３２，４２のように時間制御のエッチングによって形成することが困難である。そこで、エッチング選択比が層間絶縁膜４５と異なるエッチング選択比を有するようなストッパ膜４６を層間絶縁膜４５の途中に形成し、ストッパ膜４６の表面でエッチングを停止することによって、配線溝の深さを制御する。本実施の形態では、層間絶縁膜４５の途中に形成するストッパ膜４６として、プラズマＣＶＤ法で堆積した膜厚１０ｎｍ〜１００ｎｍ程度のＳｉＣＮ膜を使用する。ＳｉＣＮ膜は、酸化シリコン膜に対するエッチング選択比が大きく、かつ誘電率も低いので、ストッパ膜４６として有用である。また、光の反射率が低い（層間絶縁膜４５に比べて屈折率が小さい）という特性を有するので、後述するように、反射防止膜としても機能する。
【００４８】
次に、図１６に示すように、層間絶縁膜４５上に反射防止膜４７を形成した後、反射防止膜４７上に形成したフォトレジスト膜４８をマスクにして反射防止膜４７、層間絶縁膜４５、ストッパ膜４６および層間絶縁膜４５を順次ドライエッチングすることにより、第３層配線４３の上部にビアホール３８を形成する。
【００４９】
次に、フォトレジスト膜４８と反射防止膜４７とを除去した後、図１７に示すように、ビアホール４９の内部に埋め込み剤５０を充填する。埋め込み剤５０の材料および充填方法は、前述したそれと同じである。ただし、第４層配線を形成するためのビアホール４９は、下層のビアホール３８、２７に比べて径および深さが大きいため、埋め込み剤５０を良好に埋め込むことが困難となる。従って、ビアホール４９に充填された埋め込み剤５０は、その表面が平坦にならず、かつ層間絶縁膜４５の表面との間に段差が生じる。
【００５０】
次に、図１８に示すように、層間絶縁膜４５上にフォトレジスト膜５１を形成する。前述したように、ビアホール４９に充填された埋め込み剤５０の表面は、平坦でなく、かつ層間絶縁膜４５の表面との間に段差が生じているので、層間絶縁膜４５の表面全体に均一な膜厚の反射防止膜を塗布することは困難である。従って、ここでは、反射防止膜を用いることなく、層間絶縁膜４５上にフォトレジスト膜５１を直接形成する。
【００５１】
フォトレジスト膜５１は、配線溝パターンとヒューズパターンとが形成されたフォトマスク（図示せず）を使って露光を行い、続いて現像を行うことにより、配線溝形成領域とヒューズ形成領域とが開口されたパターンを転写する。前述したように、層間絶縁膜４５の途中には、光の反射率が低いＳｉＣＮ膜で構成されたストッパ膜４６が形成されている。そのため、フォトレジスト膜５１の下層に反射防止膜を形成しなくとも、第３層配線４３の表面で反射した露光光がフォトレジスト膜５１に入射して解像度を低下させる不具合を抑制することができる。これにより、フォトレジスト膜５１の下層に反射防止膜を形成する工程が不要となるので、工程を簡略化することができる。このように、層間絶縁膜４５の途中に形成するストッパ膜４６には、エッチング選択比が酸化シリコン膜と異なること、光の反射率が低いこと、および誘電率で低いことが要求される。このような絶縁材料としては、上記ＳｉＣＮの他、窒化シリコン（ＳｉＮ）や酸窒化シリコン（ＳｉＯＮ）が挙げられるが、これらの中ではＳｉＣＮが最も好ましい。
【００５２】
次に、図１９に示すように、フォトレジスト膜５１をマスクにして層間絶縁膜４５をドライエッチングし、ストッパ膜４６の表面でエッチングを停止する。これにより、ストッパ膜４６の上層の層間絶縁膜４５に配線溝５２、５３が形成される。
【００５３】
次に、図２０に示すように、フォトレジスト膜５１およびビアホール４９に充填された埋め込み剤５０をウェットエッチングで除去する。つぎにドライエッチングによりビアホール４９底部のバリア絶縁膜４４を除去することにより、ビアホール４９の底部に第３層配線４３の表面を露出させる。
【００５４】
次に、図２１に示すように、配線溝５２およびビアホール４９の内部に第４層配線５４を形成し、配線溝５３の内部にヒューズ５５となる第４層配線５４を形成する。図示はしないが、ヒューズ５５は、下層配線を介して抵抗素子に接続される。抵抗素子は、ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）のゲート電極７と同層の多結晶シリコン膜を使って形成される。そこで、後述するプローブテストによってＣＭＯＳメモリの一部に欠陥が見いだされた場合は、レーザビームなどを使ってヒューズ５５を切断することにより抵抗素子の抵抗値を変化させ、欠陥メモリを冗長メモリと置き換える。
【００５５】
第４層配線５４およびヒューズ５５を形成するには、配線溝５２、５３およびビアホール４９の内部を含む層間絶縁膜４５上に薄いＴｉＮ膜（バリアメタル膜）をスパッタリング法で堆積し、続いて、このＴｉＮ膜上に厚いＣｕ膜をスパッタリング法またはメッキ法で堆積した後、配線溝５２、５３の外部のＣｕ膜とバリアメタル膜とを化学的機械研磨法によって除去する。
【００５６】
また、層間絶縁膜４５中にはエッチングストッパ膜４６が残されているが、下層の第１、第２および第３配線層に比べると、上層の第４配線層はその配線間距離が大きくレイアウトされており、層間絶縁膜４５の膜厚が厚く形成されているので、配線間容量および配線層間容量の増加はほとんど無視できる。
【００５７】
次に、図２２に示すように、第４層配線５４およびヒューズ５５の上層にバリア絶縁膜５６と層間絶縁膜５７とを堆積する。バリア絶縁膜５６は、Ｃｕの拡散を防ぐための絶縁膜であり、下層のバリア絶縁膜４４、３４、２１と同じく、プラズマＣＶＤ法で堆積したＳｉＣＮ膜で構成する。層間絶縁膜５７は、下層の層間絶縁膜４５、３５と同じく、酸化シリコン系の絶縁膜で構成し、膜厚は９００ｎｍ程度とする。なお、図２２および以下の図においては、第４層配線５４よりも下層の部分の図示を省略する。
【００５８】
後述するように、第４層配線５４およびヒューズ５５の上層には、層間絶縁膜と表面保護膜とが形成される。また、ヒューズ５５の上部の層間絶縁膜と表面保護膜とには、ヒューズ５５にレーザビームを照射するための開口が形成される。そのため、この開口を通じて外部の水分が回路内に侵入した場合、ヒューズ５５が腐食する恐れがある。そこで、本実施の形態では、上記バリア絶縁膜５６の膜厚を、下層のバリア絶縁膜４４、３４、２１よりも大きくし（例えば１５０ｎｍ〜２００ｎｍ程度）、ヒューズ５５の耐湿性を向上させている。
【００５９】
次に、図２３に示すように、層間絶縁膜５７の上部に最上層配線（第５層配線）６０を形成し、続いて最上層配線６０の上部に表面保護膜６１を形成する。最上層配線６０を形成するには、まずフォトレジスト膜（図示せず）をマスクにして第４層配線５４の上層の層間絶縁膜５７をドライエッチングし、続いてその下層のバリア絶縁膜５６をドライエッチングしてスルーホール５８を形成した後、スルーホール５８の内部にプラグ５９を形成する。プラグ５９は、下層のプラグ１６と同じく、ＴｉＮ膜とＷ膜との積層膜で構成する。次に、層間絶縁膜５７の上部にスパッタリング法で膜厚５０ｎｍ〜１００ｎｍ程度のＴｉＮ膜、膜厚１μｍ程度のＡｌ（アルミニウム）合金膜および膜厚５０ｎｍ〜１００ｎｍ程度のＴｉＮ膜を堆積し、フォトレジスト膜（図示せず）をマスクにしてこれらの導電膜をエッチングすることにより、最上層配線６０を形成する。また、最上層配線６０の上部の表面保護膜６１は、プラズマＣＶＤ法で堆積した膜厚２００ｎｍ程度の酸化シリコン膜と膜厚６００ｎｍ程度の窒化シリコン膜との積層膜で構成する。
【００６０】
次に、図２４に示すように、フォトレジスト膜（図示せず）をマスクにして表面保護膜６１をドライエッチングし、最上層配線６０の一部を露出させることによって、ボンディングパッド６０Ｂを形成する。また、ヒューズ５５の上層の表面保護膜６１および層間絶縁膜５７をドライエッチングすることによって、開口６２を形成する。このとき、ヒューズ５５を覆うバリア絶縁膜５６の表面でエッチングを停止し、ヒューズ５５の上部にバリア絶縁膜５６を残しておく。
【００６１】
ここで、ヒューズ５５上部のバリア絶縁膜５５の膜厚を下層のバリア絶縁膜４４，３４，２１よりも厚く形成しているため、耐湿性を確保することができる。すなわち、仮に上記のバリア絶縁膜５６の膜厚が下層のバリア絶縁膜４４，３４，２１の膜厚と同等とした場合、例えば、ヒューズ５５上部に開口６２を形成する際のエッチング工程、フォトレジスト膜を除去する時の酸素プラズマアッシング工程、その他の洗浄工程などにより、バリア絶縁膜５６の膜厚が更に薄くなってしまい、これに伴い耐湿性が低下するという不具合が発生してしまう。特に開口６２のエッチングでは、下層の層間絶縁膜よりも厚い膜厚をエッチングする必要があるため、オーバーエッチによるバリア絶縁膜５６の膜減りが懸念される。従って、本実施の形態のように、バリア絶縁膜５６の膜厚を下層のバリア絶縁膜４４，３４，２１よりも厚く形成する必要がある。
【００６２】
次に、ボンディングパッド６０Ｂの表面にプローブ（図示せず）を当てて回路の電気試験を行う（プローブテスト）。このプローブテストで半導体素子の一部に欠陥が見いだされた場合には、開口６２を通じてヒューズ５５にレーザビームを照射し、ヒューズ５５を切断することによって、欠陥メモリを冗長メモリと置き換える。
【００６３】
また、ヒューズ５５上に残す絶縁膜は、後述のレーザビーム照射で切断が可能な膜厚があればよく、必要に応じて絶縁膜５７を残しておいても差し支えない。
【００６４】
次に、図２５に示すように、表面保護膜６１上にポリイミド樹脂膜６３を堆積した後、ポリイミド樹脂膜６３の上部に引き出し配線６４を形成することによって、ボンディングパッド６０Ｂと引き出し配線６４とを電気的に接続する。この引き出し配線６４は、ＣＭＯＳメモリの外部接続端子を構成する半田バンプとボンディングパッド６０Ｂとを電気的に接続するための配線である。引き出し配線６４を形成するには、まず表面保護膜６１上にポリイミド樹脂膜６３を堆積し、続いてフォトレジスト膜（図示せず）をマスクにしてボンディングパッド６０Ｂの上部のポリイミド樹脂膜６３をエッチングすることにより、ボンディングパッド６０Ｂの表面を露出させる。次に、引き出し配線６４を形成する領域が開口されたフォトレジスト膜（図示せず）を表面保護膜６１上に形成した後、メッキ法またはスパッタリング法を使って表面保護膜６１上にＣｕ膜を堆積する。
【００６５】
次に、図２６に示すように、Ｃｕ膜からなる引き出し配線６４の表面をポリイミド樹脂膜６５で覆った後、ポリイミド樹脂膜６５の一部をエッチングすることにより、引き出し配線６４の一端部を露出させ、その表面にメッキ法でＡｕ（金）膜６６を形成する。その後、Ａｕ（金）膜６６の表面に印刷法で半田バンプ６７を形成することにより、半導体集積回路装置の外部接続端子を形成する。
【００６６】
上記した引き出し配線６４の形成工程では、エッチング処理やフォトレジスト膜のアッシング処理によって、ヒューズ５５の上部のバリア絶縁膜５６も薄くなるが、あらかじめバリア絶縁膜５６の膜厚を厚くしておくことにより、耐湿性の劣化を防止することができる。
【００６７】
（実施の形態２）
前記実施の形態１では、層間絶縁膜にビアホールを形成した後、配線溝を形成する場合について説明したが、本実施の形態では、層間絶縁膜に配線溝を形成した後、ビアホールを形成する場合について説明する。
【００６８】
まず、図２７に示すように、第３層配線４３の上層にバリア絶縁膜４４と層間絶縁膜４５とを堆積する。また、層間絶縁膜４５の途中にはストッパ膜４６を形成する。ストッパ膜４６としては、プラズマＣＶＤ法で堆積した膜厚１０ｎｍ〜１００ｎｍ程度のＳｉＣＮ膜を使用する。ここまでの工程は、前記実施の形態１の図１〜図１５に示した工程と同じである。
【００６９】
次に、図２８に示すように、層間絶縁膜４５上にフォトレジスト膜５１を形成した後、フォトレジスト膜５１をマスクにして層間絶縁膜４５をドライエッチングし、ストッパ膜４６の表面でエッチングを停止することにより、ストッパ膜４６の上層の層間絶縁膜４５に配線溝５２、５３を形成する。ここでは、層間絶縁膜４５とフォトレジスト膜５１との間に反射防止膜を形成しないが、前記実施の形態１と同じく、層間絶縁膜４５の途中には、光の反射率が低いＳｉＣＮ膜で構成されたストッパ膜４６が形成されている。そのため、フォトレジスト膜５１の下層に反射防止膜を形成しなくとも、第３層配線４３の表面で反射した露光光がフォトレジスト膜５１に入射して解像度を低下させる不具合を抑制することができる。
【００７０】
次に、図２９に示すように、層間絶縁膜４５上にフォトレジスト膜４８を形成した後、フォトレジスト膜４８をマスクにして層間絶縁膜４５およびバリア絶縁膜４４をドライエッチングすることにより、ビアホール３８を形成し、ビアホール３８の底部に第３層配線４３を露出させる。この場合も、ストッパ膜４６が反射防止膜として機能するので、第３層配線４３の表面で反射した露光光がフォトレジスト膜４８に入射して解像度を低下させる不具合を抑制することができる。
【００７１】
次に、フォトレジスト膜４８を除去した後、図３０に示すように、配線溝５２およびビアホール４９の内部に第４層配線５４を形成し、配線溝５３の内部にヒューズ５５を形成する。第４層配線５４およびヒューズ５５を形成する方法は、前記実施の形態１で説明した方法と同じである。
【００７２】
このように、層間絶縁膜４５に配線溝５２、５３を形成した後、ビアホール３８を形成する本実施の形態においても、第４層配線５４の形成工程を簡略化することができる。また、第４層配線５４の形成を歩留まり良く行うことができる。
【００７３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、本発明は、５層以上のＣｕ配線を有する半導体集積回路装置の製造方法にも適用することができる。
【産業上の利用可能性】
【００７４】
本発明は、デュアルダマシン法を用いて多層配線を形成する半導体集積回路装置に適用して有用なものである。
【図面の簡単な説明】
【００７５】
【図１】本発明の一実施の形態である半導体集積回路装置の製造方法の製造方法を示す半導体基板の要部断面図である。
【図２】図１に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３】図２に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４】図３に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５】図４に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図６】図５に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図７】図６に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図８】図７に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図９】図８に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１２】図１１に続く半導体集積回路装置の製造方法を示す半導体基板の要部平面図である。
【図１３】図１２に続く半導体集積回路装置の製造方法を示す半導体基板の要部平面図である。
【図１４】図１３に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１５】図１４に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１６】図１５に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１７】図１６に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１８】図１７に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１９】図１８に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２０】図１９に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２１】図２０に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２２】図２１に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２３】図２２に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２４】図２３に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２５】図２４に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２６】図２５に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２８】図２７に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２９】図２８に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３０】図２９に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【符号の説明】
【００７６】
１  半導体基板
２  素子分離溝
３  酸化シリコン膜
４  ｐ型ウエル
５  ｎ型ウエル
６  ゲート絶縁膜
７  ゲート電極
８  サイドウォールスペーサ
９  Ｃｏシリサイド膜
１１  ｎ型半導体領域（ソース、ドレイン）
１２  ｐ型半導体領域（ソース、ドレイン）
１３  エッチングストッパ膜
１４  絶縁膜
１５  コンタクトホール
１６  プラグ
１７  絶縁膜（ＳｉＯＣ膜）
１８  絶縁膜
１９  第１層配線
２０  配線溝
２１、２２  バリア絶縁膜
２３  層間絶縁膜
２４  絶縁膜
２５  反射防止膜
２６  フォトレジスト膜
２７  ビアホール
２８  埋め込み剤
３０  反射防止膜
３１  フォトレジスト膜
３２  配線溝
３３  第２層配線
３４  バリア絶縁膜
３５  層間絶縁膜
３６  反射防止膜
３７  フォトレジスト膜
３８  ビアホール
３９  埋め込み剤
４０  反射防止膜
４１  フォトレジスト膜
４２  配線溝
４３  第３層配線
４４  バリア絶縁膜
４５  層間絶縁膜
４６  ストッパ膜
４７  反射防止膜
４８  フォトレジスト膜
４９  ビアホール
５０  埋め込み剤
５１  フォトレジスト膜
５２、５３  配線溝
５４  第４層配線
５５  ヒューズ
５６  バリア絶縁膜
５７  層間絶縁膜
５８  スルーホール
５９  プラグ
６０  最上層配線（第５層配線）
６０Ｂ  ボンディングパッド
６１  表面保護膜
６２  開口
６３  ポリイミド樹脂膜
６４  引き出し配線
６５  ポリイミド樹脂膜
６６  Ａｕ膜
６７  半田バンプ
Ｑｎ：ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ：ｐチャネル型ＭＩＳＦＥＴ
【図１】
2007019188.tif 000003
【図２】
2007019188.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2007019188.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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