(57)【要約】【課題】本発明は統計処理装置に関し、メインＣＰＵの負荷を低減することができる統計データ処理装置を提供することを目的としている。【解決手段】メインＣＰＵ２と、該メインＣＰＵ２と接続される中継デバイス８と、該中継デバイス８と接続される複数のデータ処理用ＣＰＵ４と、前記中継デバイス８と接続され、前記データ処理用ＣＰＵ４へのデータの振り分けを行なうデータ振分用ＣＰＵ３を含んで構成される制御装置において、前記中継デバイス８内にデータ処理用ＣＰＵ４からのデータ処理結果に基づくデータ処理数を加算する加算処理部１０を設けて構成される。【選択図】図１
2007257446.tif 000002
【特許請求の範囲】
【請求項１】
メインＣＰＵと、該メインＣＰＵと接続される中継デバイスと、該中継デバイスと接続される複数のデータ処理用ＣＰＵと、前記中継デバイスと接続され、前記データ処理用ＣＰＵへのデータの振り分けを行なうデータ振分用ＣＰＵを含んで構成される制御装置において、
前記中継デバイス内にデータ処理用ＣＰＵからのデータ処理結果に基づくデータ処理数を加算する加算処理部を設けたことを特徴とする統計処理装置。
【請求項２】
前記加算処理部の加算結果を記憶する第１のメモリと、該第１のメモリをコピーする第２のメモリとを有し、
前記メインＣＰＵは、前記第２のメモリの内容を読みにいくようにしたことを特徴とする請求項１記載の統計処理装置。
【請求項３】
前記加算処理部は、データ処理用ＣＰＵから書き込みが行われたことにより加算処理を行ない、書き込みによる１加算と、加算したい数を書き込む加算処理を可能とすることを特徴とする請求項１記載の統計処理装置。
【請求項４】
前記加算処理部は、ハードウェア自律でデータの種別毎に加算を実施することを特徴とする請求項１記載の統計処理装置。
【請求項５】
前記データ処理用ＣＰＵは、処理が簡単で短時間で終了する処理はその内部メモリに処理数を保持しておき、ある程度データ処理を実施した時点で処理数を書き込むようにし、処理が重いデータは処理終了後に１加算する処理を行なうようにしたことを特徴とする請求項１記載の統計処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は統計処理装置に関し、更に詳しくは携帯電話等の通信機器に使用される基地局制御装置をはじめとする各種制御装置に使用される統計処理装置に関する。
【背景技術】
【０００２】
図２は従来装置の構成例を示すブロック図である。図において、１は制御装置である。該制御装置１において、２はメインＣＰＵ、４はデータ処理を行なうデータ処理用ＣＰＵである。３はデータ振分用ＣＰＵ、５は中継デバイス、６は外部インタフェースである。メインＣＰＵ２と中継デバイス５はＢＵＳ１で接続されている。
【０００３】
外部インタフェース６とデータ振分用ＣＰＵ３とは、ＢＵＳ２で接続されている。データ振分用ＣＰＵ３と中継デバイス５とは、ＢＵＳ３で接続されている。中継デバイス５とデータ処理用ＣＰＵ４とは、ＢＵＳ４及びＢＵＳ５で接続されている。中継デバイス５は、ＢＵＳ３とＢＵＳ４,ＢＵＳ５の規格が異なっていることに基づき、各ＢＵＳ規格間の変換を行なうために使用される。このように構成された装置の動作を説明すれば、以下の通りである。
【０００４】
外部インタフェース６から入ってくるデータは、ＢＵＳ２を介してデータ振分用ＣＰＵ３に入力される。データ振分用ＣＰＵ３は、入力されたデータのデータ処理用ＣＰＵ４への振り分けを行なう。このデータの振り分けは、図に太い実線で示すように、ＢＵＳ３と中継デバイス５とＢＵＳ５を介して行なう。
【０００５】
ここで、データ振分用ＣＰＵ３は、データ処理用ＣＰＵ４の負荷状態を認識しており、負荷の軽いデータ処理用ＣＰＵ４に入力されてきたデータを分配する。データ振分用ＣＰＵ３は、データ処理用ＣＰＵ４へデータを分配した時、該データ処理用ＣＰＵ４からのデータ処理完了通知を受けると、データ処理にどれだけ時間がかかっているかを認識し、データ処理用ＣＰＵ４の負荷状態を認識することができる。
【０００６】
この場合において、データ振分用ＣＰＵ３からデータ処理用ＣＰＵ４へのデータの振り分けは、ＢＵＳ５を介して行なう。一方、メインＣＰＵ２は、ＢＵＳ１と中継デバイス５とＢＵＳ４を介して各データ処理用ＣＰＵ４の処理結果を読みにいく（図中細い実線で示す）。この場合において、メインＣＰＵ２は、各データ処理用ＣＰＵ４の処理結果を読みにいく場合、メインＣＰＵ２がデータ処理用ＣＰＵ４に対してレジスタリードを実施する。
【０００７】
従来のこの種の装置としては、ハードウェア処理装置が、ノードがリング型ネットワークを構成するシステムにおいて、ハードウェア処理装置の処理の途中結果として得られる処理データを自分宛のパケットとしてリング型ネットワーク上に送出することにより、これらのデータがネットワーク上の各ノードに存在するＦＩＦＯを通過している間に、ハードウェア構成を次の処理内容に対応した構成に再構成して、従来のシステムで必要であった専用の一時記憶装置を不要にしたシステムが知られている（例えば特許文献１参照）。
【特許文献１】特開平１１−２１２９４１号公報（段落００６０〜００７３、図１、図７）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来、さまざまなデータを処理していく必要がある中で、複数のＣＰＵ（処理プロセッサ）が搭載され、それぞれ処理に特化した異なる処理を行なう方法をとっている。従来の構成では、図２について前述したように、監視制御及び処理数の計算処理等を行なうメインＣＰＵ２と、外部とのインタフェース機能を持ち、配下ＣＰＵに対して振り分けを行なうデータ振分用ＣＰＵ３、及び実際の処理を行なうデータ処理用ＣＰＵ４に分けられる。メインＣＰＵ２は各種データの処理数（例えば課金情報等）を知る必要があり、その情報を持っているのはデータ処理用ＣＰＵ４である。
【０００９】
データ処理用ＣＰＵ４が持っている処理数情報を得るためにメインＣＰＵ２は、各データ処理用ＣＰＵ４のレジスタを読み出す必要があった。なおかつ、各データ処理用ＣＰＵ４から収集した処理数を足しあわせることで、処理した数を上位側へ通知を行なうことになる。このようなメインＣＰＵ２の処理を行なうためにはずっと統計処理を行なう必要があり、ＣＰＵの負荷軽減が求められている。
【００１０】
本発明はこのような課題に鑑みてなされたものであって、メインＣＰＵの負荷を低減することができる統計データ処理装置を提供することを目的としている。
【課題を解決するための手段】
【００１１】
（１）請求項１記載の発明は、メインＣＰＵと、該メインＣＰＵと接続される中継デバイスと、該中継デバイスと接続される複数のデータ処理用ＣＰＵと、前記中継デバイスと接続され、前記データ処理用ＣＰＵへのデータの振り分けを行なうデータ振分用ＣＰＵを含んで構成される制御装置において、前記中継デバイス内にデータ処理用ＣＰＵからのデータ処理結果に基づくデータ処理数を加算する加算処理部を設けたことを特徴とする。
（２）請求項２記載の発明は、前記加算処理部の加算結果を記憶する第１のメモリと、該第１のメモリをコピーする第２のメモリとを有し、前記メインＣＰＵは、前記第２のメモリの内容を読みにいくようにしたことを特徴とする。
（３）請求項３記載の発明は、前記加算処理部は、データ処理用ＣＰＵから書き込みが行われたことにより加算処理を行ない、書き込みによる１加算と、加算したい数を書き込む加算処理を可能とすることを特徴とする。
（４）請求項４記載の発明は、前記加算処理部は、ハードウェア自律でデータの種別毎に加算を実施することを特徴とする。
（５）請求項５記載の発明は、前記データ処理用ＣＰＵは、処理が簡単で短時間で終了する処理はその内部メモリに処理数を保持しておき、ある程度データ処理を実施した時点で処理数を書き込むようにし、処理が重いデータは処理終了後に１加算する処理を行なうようにしたことを特徴とする。
【００１２】
また、この発明において、前記メインＣＰＵは、定期的に前記第２のメモリの内容を集計制御し、集計完了を待って集計値を読み込むようにしたことを特徴とする。
【発明の効果】
【００１３】
（１）請求項１記載の発明によれば、メインＣＰＵは加算処理部で加算され記憶されているデータを読みにいくだけでよいので、メインＣＰＵの負荷を低減させることができる。
（２）請求項２記載の発明によれば、メインＣＰＵは中継デバイス内のメモリに記憶された内容を読みにいくだけでよいので、メインＣＰＵの負荷を低減させることができる。
（３）請求項３記載の発明によれば、加算処理部は加算処理を書き込みによる１加算と、加算したい数を書き込む加算処理とを行なうことができる。
（４）請求項４記載の発明によれば、加算処理部はハードウェア自律でデータの種別毎に加算を実行することができる。
（５）請求項５記載の発明によれば、データ処理用ＣＰＵについて、処理が軽い場合と重い場合とでデータの格納先を変える処理を行なうことができる。
【００１４】
また、メインＣＰＵは、定期的にメモリの内容を、集計完了を待って集計値を読み込むようにしているので、常時メモリの内容を読みにいく必要はなくなり、メインＣＰＵの負荷を低減することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の実施の形態例を詳細に説明する。
図１は本発明装置の構成例を示すブロック図である。図２と同一のものは、同一の符号を付して示す。図において、７は図２に示す制御装置１と同様の制御装置である。２はメインＣＰＵ、３はデータ振分用ＣＰＵ、４はデータ処理用ＣＰＵ、８はメインＣＰＵ２とデータ処理用ＣＰＵ４間に配置された中継デバイスである。該中継デバイス８は、基本的な動作は、図２の５と同様である。
【００１６】
中継デバイス８において、１０はデータ処理用ＣＰＵ４からのデータを加算処理する加算処理部、１１は該加算処理部１０の加算結果を記憶する第１のメモリ（メモリ１）、１２はメモリ１からのデータを所定の周期で記憶する第２のメモリ（メモリ２）である。これらメモリ１,メモリ２としては、例えばＲＡＭが用いられる。データ処理用ＣＰＵ４において、４ａはデータ処理結果を一時的に記憶するメモリである。該メモリ４ａとしては、例えばＲＡＭが用いられる。このように構成された装置の動作を説明すれば、以下の通りである。
【００１７】
外部インタフェース６から入ってくるデータは、ＢＵＳ２を介してデータ振分用ＣＰＵ３に入力される。データ振分用ＣＰＵ３は、入力されたデータのデータ処理用ＣＰＵ４への振り分けを行なう。このデータの振り分けは、図に太い実線で示すように、ＢＵＳ３と
中継デバイス８とＢＵＳ５を介して行なう。
【００１８】
ここで、データ振分用ＣＰＵ３は、データ処理用ＣＰＵ４の負荷状態を認識しており、負荷の軽いデータ処理用ＣＰＵ４に入力されてきたデータを分配する。このデータの分配のルートを図中に太い実線で示す。データ処理用ＣＰＵ４は、自己に割り当てられた処理を行なう。この場合において、処理が短時間で終わる処理である場合、自己のメモリ４ａに処理数を保持しておく。そして、ある程度処理を実施した時点でメモリ４ａに記憶されている処理数データを中継デバイス８の加算処理部１０に与える。
【００１９】
該加算処理部１０は、当該メモリ１の記憶領域に記憶されている処理数データに処理数を加算する処理を行なう。各データ処理用ＣＰＵ４毎に処理数を加算し、その結果のデータをメモリ１に記憶させる。なお、データ処理用ＣＰＵ４の処理が重い場合には、該データ処理用ＣＰＵ４は、処理が終了する毎に加算処理部１０に１加算処理を依頼する。以上の処理ルートは図中に細い実線で示す。該加算処理部１０は、当該データ処理用ＣＰＵ４に該当するメモリ１の記憶領域に記憶されている処理数データに１加算する処理を行なう。
【００２０】
このようにして、メモリ１には各データ処理用ＣＰＵ４毎の処理数データが加算されていく。このメモリ１の内容は、ＣＰＵ２により集計制御をかけることによりメモリ２にコピーされる。
【００２１】
メインＣＰＵ２は、集計完了を待ってメモリ２の内容を読みにいく。具体的には、中継デバイス８からの集計完了通知を待ってメモリ２の内容を読みにいく。該メモリ２には、各データ処理用ＣＰＵ４毎の処理数データが記憶されているので、メインＣＰＵ２は、データ処理用ＣＰＵ４の処理数の統計データをとることができる。この統計データは、必要に応じて更に上位の装置（図示せず）に通知される。
【００２２】
なお、この場合において、メインＣＰＵ２からその内容が読まれたメモリ２の内容は、自動的にクリアされる。そして、次にメインＣＰＵ２から読み込まれる時には、集計制御後、次の処理数データが記憶されており、ＣＰＵ２に読み込まれることになる。ここで、メモリ１にはデータ処理用ＣＰＵ４からの処理数データの集計制御が実施される間の和が常時記憶されることになる。
【００２３】
上述の実施の形態例では、各データ処理用ＣＰＵ毎に処理数を加算する場合を例にとったが、本発明はこれに限るものではなく、データの種別毎に統計をとるようにすることもできる。その場合、中継デバイス８のメモリ１には、データの種別毎に処理数データが記憶されることになる。
【００２４】
以上、説明したように、本発明によれば、メインＣＰＵ２は、各データ処理用ＣＰＵ４の処理数データをいちいち読みにいく必要はなくなり、中継デバイス８のメモリ２の内容を読みにいくだけでよいので、メインＣＰＵ２の負荷は著しく軽減される。また、本発明によれば、加算処理部１０は、加算処理を書き込みによる１加算と、加算したい数を書き込む加算処理とを行なうことができる。ここで、加算したい数とは、データ処理用ＣＰＵ４のメモリ４ａに記憶される処理数のことである。例えばメモリ４ａに記憶される加算したい数を“５”と設定すると、データ処理用ＣＰＵ４は、処理数が５になった時に加算処理部１０に処理数を通知する。
【００２５】
また、本発明によれば、加算処理部１０は、ハードウェア自律でデータの種別毎に加算を実行することができる。更に、処理が軽い場合と、重い場合とでデータの格納先を変える処理を行なうことにより、効率的なデータ処理を行なうことができる。
【００２６】
上述の実施の形態例では、加算処理部１０のメモリに、メモリ１とメモリ２とを設けた場合を例にとったが、本発明はこれに限るものではなく、一つのメモリを用いるようにしてもよい。
【図面の簡単な説明】
【００２７】
【図１】本発明装置の構成例を示すブロック図である。
【図２】従来装置の構成例を示すブロック図である。
【符号の説明】
【００２８】
２    メインＣＰＵ
３    データ振分用ＣＰＵ
４    データ処理用ＣＰＵ
４ａ  メモリ
６    外部インタフェース
７    制御装置
８    中継デバイス
１０  加算処理部
１１  メモリ
１２  メモリ
ＢＵＳ１〜ＢＵＳ５  バス
【図１】
2007257446.tif 000003
【図２】
2007257446.tif 000004