(57)【要約】 【課題】アラーム情報が複数発生した場合にもアラーム情報の時系列を保証するとともに、アラーム情報を処理する上位プロセッサの負荷を軽減するアラーム信号制御装置を得る。【解決手段】電子機器内に設けられた複数のアラーム検出部からのアラーム信号の制御方法において、周期的に前記複数のアラーム検出部からアラーム信号を取得し、これらのアラーム信号をＦＩＦＯ方式で管理する。また、前記複数のアラーム信号を複数の信号群に分けて監視し、いずれかの信号群を構成するアラーム信号の状態変化が生じた場合に当該信号群を構成するアラーム信号のみを前記プロセッサへ送出する。【選択図】  図１
2007201692.tif 000002
【特許請求の範囲】
【請求項１】
電子機器内に設けられた複数のアラーム検出部からのアラーム信号の制御方法において、周期的に前記複数のアラーム検出部からアラーム信号を取得するステップと、これらのアラーム信号をＦＩＦＯ方式で蓄積するステップと、前記アラーム信号の一部または全部を前記プロセッサへ送出するステップを備えることを特徴とするアラーム信号制御方法。
【請求項２】
請求項１に記載のアラーム信号制御方法において、前記アラーム信号をプロセッサへ送出するステップは、前記複数のアラーム信号を複数の信号群に分けて監視し、いずれかの信号群を構成するアラーム信号の状態変化が生じた場合に当該信号群を構成するアラーム信号のみを前記プロセッサへ送出することを特徴とするアラーム信号制御方法。
【請求項３】
請求項１または２に記載のアラーム信号制御方法において、前記アラーム検出部から今回受信したアラーム信号ごとに前回受信したアラーム信号と比較して状態変化の有無を検出するステップを備えることを特徴とするアラーム信号制御方法。
【請求項４】
電子機器内に設けられる複数のアラーム検出部からアラーム信号を収集するアラーム信号制御装置であって、周期的に前記複数のアラーム検出部からアラーム信号を取得するアラーム信号収集手段と、これらのアラーム信号をＦＩＦＯ方式で蓄積するＦＩＦＯ手段と、前記アラーム信号の一部または全部を前記プロセッサへ送出するアラームバス制御部とを備えることを特徴とするアラーム信号制御装置。
【請求項５】
請求項４に記載のアラーム信号制御装置がさらに、前記複数のアラーム信号を信号群ごとに監視する複数の信号群監視手段を備え、いずれかの信号群を構成するアラーム信号の状態変化が生じた場合に当該信号群を構成するアラーム信号のみを前記プロセッサへ送出することを特徴とするアラーム信号制御装置。
【請求項６】
請求項４または５に記載のアラーム信号制御装置において、前記アラーム検出部から今回受信したアラーム信号ごとに前回受信したアラーム信号と比較して状態変化の有無を検出する比較手段を備えることを特徴とするアラーム信号制御装置。
【請求項７】
請求項４ないし６のいずれかのアラーム信号制御装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアラーム信号制御方法及び装置に関し、特に、コンピュータ装置などで装置内の被監視部のアラーム情報を収集して上位プロセッサに報告する方法及び装置並びにこれを用いた電子機器に関する。
【背景技術】
【０００２】
例えばコンピュータ装置において、複数の被監視部（スレーブ）で発生するアラーム情報を監視部（マスタ）で収集する２つの方式が特許文献１に開示されている。第１の方式は、図７に示すように、上位プロセッサ７１と、アラーム情報収集装置７２と、複数のアラーム検出部７３〜７５とを具える。各アラーム検出部７３〜７５はアラーム信号線７６でアラーム情報収集装置７２に接続されている。被監視部であるアラーム検出部７３〜７５はアラーム発生事由を検出すると、専用線であるアラーム信号線７６を介してアラーム情報収集部７２へアラームを送出する。その後、監視部であるアラーム情報収集部７２が上位プロセッサ７１にアラーム情報を伝達する。
【０００３】
第２の方式は、図８に示すように、複数のアラーム検出部８３〜８５が共通バス８６，８７で共通バスインタフェース装置８２に接続されている。共通バスインタフェース装置８２は、上位プロセッサ８１の要求により、共通バスを介して任意の被監視部のアラーム検出部からアラーム情報を収集する。そして、共通バスインタフェース装置８２に蓄積されたアラーム情報は上位プロセッサ８１へ伝達される。
【０００４】
【特許文献１】特開平３−３２２４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来技術では、複数のアラーム検出部から送出されるアラームの発生時系列が判断できない場合があり、適切な対処が困難になる問題がある。すなわち、例えば上記第１の方式では、最初に発生したアラームに対して上位プロセッサ７１が処理を行っている間に別途複数のアラームが発生した場合、上位プロセッサ７１はこれらの正確な発生時系列を判断することができない。また、上記第２の方式では、上位プロセッサ８１の要求があった場合に共通バスインタフェース装置８２がアラーム情報を収集する構成であり、アラームが複数発生している場合には正確な発生時系列を判断することができない。したがって、被監視部で発生したアラームが場合によっては長期間処理されない場合があり、障害が深刻化したり障害復旧が遅延してしまうことがあった。
【０００６】
また、上記第２の方式では、上位プロセッサ８１の要求があった場合に被監視部から情報を収集する構成であるため、アラームの発生を早期に認識するには上位プロセッサ８１は絶え間なく共通バスインタフェース装置８２にアラーム情報を要求する必要がある。これにより、上位プロセッサの負荷が高くなる問題がある。
【０００７】
本発明の目的の一つは、アラーム情報が複数発生した場合にもアラーム情報の時系列を保証する方法および装置を提供することにある。
【０００８】
また、本発明の別の目的は、アラーム情報を処理する上位プロセッサの負荷を軽減することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様は、電子機器内に設けられた複数のアラーム検出部からのアラーム信号の制御方法において、周期的に前記複数のアラーム検出部からアラーム信号を取得するステップと、これらのアラーム信号をＦＩＦＯ方式で蓄積するステップと、前記アラーム信号の一部または全部を前記プロセッサへ送出するステップを備えることを特徴とする。
【００１０】
この方法において、前記アラーム信号をプロセッサへ送出するステップは、前記複数のアラーム信号を複数の信号群に分けて監視し、いずれかの信号群を構成するアラーム信号の状態変化が生じた場合に当該信号群を構成するアラーム信号のみを前記プロセッサへ送出することが有効である。
【００１１】
また、前記アラーム検出部から今回受信したアラーム信号ごとに前回受信したアラーム信号と比較して状態変化の有無を検出するステップを備えることが好ましい。
【００１２】
本発明の別の態様は、電子機器内に設けられる複数のアラーム検出部からアラーム信号を収集するアラーム信号制御装置であって、周期的に前記複数のアラーム検出部からアラーム信号を取得するアラーム信号収集手段と、これらのアラーム信号をＦＩＦＯ方式で蓄積するＦＩＦＯ手段と、前記アラーム信号の一部または全部を前記プロセッサへ送出するアラームバス制御部とを備えることを特徴とする。
【００１３】
この装置はさらに、前記複数のアラーム信号を信号群ごとに監視する複数の信号群監視手段を備え、いずれかの信号群を構成するアラーム信号の状態変化が生じた場合に当該信号群を構成するアラーム信号のみを前記プロセッサへ送出することが好ましい。
【００１４】
また、前記アラーム検出部から今回受信したアラーム信号ごとに前回受信したアラーム信号と比較して状態変化の有無を検出する比較手段を備えることが好ましい。
【００１５】
本発明のさらなる別の態様は、上記いずれかのアラーム信号制御装置を備えることを特徴とする電子機器に関する。
【発明の効果】
【００１６】
本発明では、装置内の複数のアラーム検出部から周期的にアラーム信号を取得し、これをＦＩＦＯ（First-In First-Out）方式で蓄積するため、アラームの発生時系列を保証しながらプロセッサへ報告することができる。これにより障害の深刻化や復旧の遅延を防止することができる。また、アラーム情報をＦＩＦＯ手段に蓄積することにより、プロセッサの状況に応じてアラーム情報を転送することが可能となり、プロセッサに過度の負荷がかかるのを防止することができる。
【００１７】
また、多数存在するアラーム信号を信号群に分けて監視し、アラームが発生した信号群の情報のみをプロセッサに転送する構成とすると、プロセッサの処理負担を軽減することができる。
【発明を実施するための最良の形態】
【００１８】
本発明を実施するための最良の実施形態について、図面を参照しながら以下に詳細に説明する。
【実施例１】
【００１９】
図１は、本発明にかかるアラーム信号制御装置の一実施例の構成を示すブロック図である。本実施例のアラーム信号制御装置は、プロセッサ１と、監視制御部２と、複数のアラーム検出部３を具えている。このアラーム信号制御装置は、例えばコンピュータ装置内で多数の被監視部にそれぞれ設けられたアラーム検出部３からアラーム情報を収集し、上位プロセッサ１に報告するものである。本実施例では１２８個のアラーム検出部［０−１２７］３が設けられている。ただしこれは一例にすぎず、アラーム検出部の数はこれ以上であっても以下であってもよい。各アラーム検出部３はそれぞれアラーム信号線５で監視制御部２に接続されている。アラーム検出部３は、個々に割り当てられたアラーム検出機能（図示せず）でアラームを検出するとアラーム出力信号を”０”から”１”に変更する。
【００２０】
監視制御部２は、アラームバス制御部２１と、ＦＩＦＯ手段２２と、アラーム情報収集部２３とを備えている。アラーム情報収集部２３はクロック６のタイミングで、各アラーム検出部３からのアラーム信号５を取得する。
【００２１】
アラーム情報収集部２３の詳細を図２に示す。本図に示すように、電子機器の各所に配設された１２８個のアラーム検出部３からのアラーム信号［０−１２７］５と、クロック信号６とがアラーム情報収集部２３に入力している。このアラーム情報収集部２３において、１２８本のアラーム信号５は８本ごとに分けられ、計１６束の信号群として扱われる。図２ではアラーム信号［０−７］の信号群用の構成のみを詳細に示しているが、アラーム信号［８−１５］、アラーム信号［１６−２３］・・・アラーム信号［１２０−１２７］用にも同様の構成を有するものとする。図に示すように、８本のアラーム信号［０−７］はそれぞれ、アラーム信号収集部２３のクロック動作に合わせてＦ／Ｆ（フリップフロップ）２３１に入力し、次のクロック動作でＦ／Ｆ２３１を出てＦ／Ｆ２３２及びＸＯＲ回路２３３に入力し、さらにアラーム状況を示すステータス信号２９としてアラーム情報収集部２３から出力される。後段のＦ／Ｆ２３２に入力したアラーム信号５は次のクロックでＸＯＲ回路２３３に入力し、その出力がアラーム検出信号２８として出力される。ＸＯＲ２３３は、今回のアラーム信号と１つ前のアラーム信号を入力し、２つの入力が同じであれば”０”を、異なれば”１”を出力する。８本のアラーム検出信号２８はまた、グループごとに１つ設けられたＯＲ回路２３４に入力され、このＯＲ回路２３４からアドレス信号２７が出力する。グループ毎に計１６本出力されるアドレス信号２７は、各グループで１以上の状態変化が検出された場合に”１”を出力する。また、１６本のアドレス信号２７は１つのOR回路２３５に入力され、このOR回路２３５からＦｉｆｏ＿ｗｒ信号２４が出力する。
【００２２】
以上の構成により、本実施例のアラーム信号収集部２３によれば、１２８本のアラーム信号を入力し、１６本のアドレス信号［０−１５］２７と、１２８本のアラーム検出信号［０−１２７］２８と、１２８本のステータス信号［０−１２７］とが出力される。アラーム信号収集部２３はクロック６で動作するＦ／Ｆ２３１、２３２を用い、各アラーム信号３の現在の状態と１サイクル前の状態を比較する。１２８本のうち１つでも状態変化が検出されるとアラーム検出信号２８の対応ビットに”１”がセットされ、状態変化後の信号状態”１”または”０”が１２８本のステータス信号２９の対応ビットにセットされる。また、アラーム検出信号２８は８ビット単位で扱われ、８ビット中に１つでも状態変化を示す”１”がセットされている場合は１６本のアドレス信号２７の対応ビットが”１”にセットされる。また、アラーム情報収集部２３は図１に示すＦＩＦＯ手段２２にライトすべきアラームが発生した場合、すなわちいずれかのアドレス信号２７に”１”がセットされた場合に、ＦＩＦＯ手段２２に対してＯＲ回路２３５からＦｉｆｏ＿ｗｒ信号２４を出力する。
【００２３】
図３に、ＦＩＦＯ手段２２の詳細を示す。図１および図３に示すように、ＦＩＦＯ手段２２は、アドレス信号２７を保管するアドレスＦＩＦＯ２２１と、アラーム検出信号２８を保管するアラームＦＩＦＯ２２２と、ステータス信号２９を保管するステータスＦＩＦＯ２２３を備えている。ＦＩＦＯ（First In, First Out）は、先に入力したものが先に出力されるデータ構造であり、複数のデータをその順番を保証しながら一時的に保持することができる。ＦＩＦＯ手段２２は、一段のビット幅がアドレス信号［０−１５］２７、アラーム検出信号［０−１２７］２８、およびステータス信号［０−１２７］２９に対応した２７２ビットでなり、このビット幅を多数段有する。ＦＩＦＯ手段２２は、アラーム情報収集部２３からＦｉｆｏ＿ｗｒ信号２４が出力されると、その出力タイミングでアドレス信号［０−１５］２７、アラーム検出信号［０−１２７］２８、およびステータス信号［０−１２７］２９をＦＩＦＯ２２内の１段に取り込む。これにより、各ＦＩＦＯの同じ段におけるアラーム情報の同時性が保証される。また、ＦＩＦＯ２２は内部に有効データを保持している間はＤａｔａ＿Ｅｘｓｉｓｔ信号２５をアラームバス制御部２１に出力する。これを受けたアラームバス制御部２１からＦｉｆｏ＿ｒｄ信号２６を受けると、ＦＩＦＯ手段２２はＦｉｆｏ＿ｒｄ信号の入力タイミングで先頭の１段のデータ、すなわちアドレスＦＩＦＯ信号［０−１５］２ａ、アラーム検出ＦＩＦＯ信号［０−１２７］２ｂ、ステータスＦＩＦＯ信号［０−１２７］２ｃをアラームバス制御部２１に出力する。
【００２４】
アラームバス制御部２１は、プロセッサ１に通知すべき情報を保持することを示すＡＬＭ＿ＣＳ＃信号４１と、プロセッサ１に対するライト動作を示すＡＬＭ＿ＷＲ＃信号４２と、アドレスＦＩＦＯ信号２ａをプロセッサ１に通知するための８ビットアドレスであるＡＬＭ＿ＡＤ［７−０］信号４３と、アラームＦＩＦＯ信号２ｂをプロセッサ１に通知するための８ビットデータであるＡＬＭ＿ＤＴ[７−０]信号４４を出力し、プロセッサ１がＡＬＭ＿ＡＤ［７−０］信号４３とＡＬＭ＿ＤＴ[７−０]信号４４を採取したことを示すＡＬＭ＿ＲＤＹ信号４５を入力する。
【００２５】
図４は、アラームバス制御部２１の動作を説明するためのステートマシンである。本ステートマシンのデフォルト「アラームバス＿アイドル」（Ｓ１）では、ＦＩＦＯ手段２２から受信するＤａｔａ＿ｅｘｉｓｔ信号２５が”１”に変化するのを待っている。このとき、カウンタの初期値は０にクリアされ、ＡＬＭ＿ＡＤ［７−０］信号４３にはデフォルト値の”ＦＦｈ”がセットされる。ＦＩＦＯ手段２２からのＤａｔａ＿ｅｘｉｓｔ信号２５が、有効データ保持を示す”１”に変化すると（Ｓ２）、「ＦＩＦＯ＿リード」ステート（Ｓ３）に移行する。この「ＦＩＦＯ＿リード」ステートにおいてアラームバス制御部２１はＦＩＦＯ手段２２にＦＩＦＯ＿ｒｄ信号２６を出力し、この応答であるアドレスＦＩＦＯ信号［０−１５］２ａ、アラーム検出ＦＩＦＯ信号［０−１２７］２ｂ、ステータスＦＩＦＯ信号［０−１２７］２ｃの値を読み込む。その後、次のステート「アラームバス＿スタート」（Ｓ４）に移る。
【００２６】
「アラームバス＿スタート」（Ｓ４）において、アラームバス制御部２１は、ＡＬＭ＿ＤＴ［７−０］信号４４に”００ｈ”をセットし、既にセット済みであるＡＬＭ＿ＡＤ［７−０］信号４３＝”ＦＦｈ”と合わせてプロセッサ１にライト動作を実行する。本実施例では、このＡＬＭ＿ＡＤ［７−０］信号４３＝”ＦＦｈ”とＡＬＭ＿ＤＴ［７−０］信号４４＝”００ｈ”の組み合わせが同じクロックタイミングで採取されたアラームのアラームバス４への転送開始を意味するものとする。これを受けたプロセッサ１は転送準備を整えてＡＬＭ＿ＲＤＹ信号４５を返信する。アラームバス制御部はＡＬＭ＿ＲＤＹ信号４５を受けると、ＡＬＭ＿ＡＤ［７−０］信号４３に”００ｈ”をセットして（Ｓ５）、次のステート「アドレス信号＿チェック」（Ｓ６）に移行する。
【００２７】
ステートＳ６「アドレス信号＿チェック」（Ｓ６）において、アラームバス制御部２１は、カウンタ”ｎ”（初期値は０）で示されるアドレスＦＩＦＯ［０−１５］２ａのビットに対して、”１”がセットされているか、すなわちアドレスＦＩＦＯ［ｎ］で示される領域が有効データを含むかを確認する。ここでアドレスＦＩＦＯ［ｎ］＝０であれば当該アドレス信号に対応する８本のアラーム信号に異常なしということが分かり、ステートＳ７「アドレス信号＿カウント」に進む。このステート（Ｓ７）では”ｎ”の値を１つインクリメントし、”ｎ”が１６未満であればＡＬＭ＿ＡＤ［７−０］信号４３の値を１つインクリメントして（Ｓ８）ステートＳ６「アドレス信号＿チェック」に戻る。またステートＳ７にて、”ｎ”が１６であればアドレスＦＩＦＯ信号「０−１５」全１６ビットの確認が済んだとして、処理を終了すべくステートＳ９「アラームバス＿エンド」に進む。
【００２８】
一方、ステートＳ６「アドレスＦＩＦＯ＿チェック」にてアドレスＦＩＦＯ［ｎ］＝１の場合、当該アドレスＦＩＦＯ［ｎ］に対応する８ビットアラーム信号の１以上に状態変化が生じているため、ステートＳ１０「アラーム＿ライト」に移行する。このステートでアラームバス制御部２１は、アラームＦＩＦＯ［（８×ｎ＋７）−（８×ｎ）］で示される領域の値をＡＬＭ＿ＤＴ［７−０］信号４４にセットし、プロセッサ１にライト動作を行う。これにより、アドレスＦＩＦＯ［ｎ］に対応する８ビットのアラームＦＩＦＯ信号がプロセッサ１に書き込まれる。プロセッサ１はこのライト動作を受けて所定の処理を行い、再び準備ができたらＡＬＭ＿ＲＤＹ信号４５をアラームバス制御部２１に送出する。次に、アラームバス制御部２はステートＳ１１「ステータス＿ライト」に移行し、ステータスＦＩＦＯ［（８×ｎ＋７）−（８×ｎ）］で示される領域の値をＡＬＭ＿ＤＴ［７−０］信号４４にセットし、プロセッサ１にライト動作を実行する。再びプロセッサ１からＡＬＭ＿ＲＤＹ信号４５を受信すると、ステートＳ７「アドレスＦＩＦＯ＿カウント」へ進み、次のアドレスＦＩＦＯ信号への処理へと移行する。
【００２９】
１６ビット総てのアドレスＦＩＦＯ信号についてのチェックおよび処理を行った後、ステートＳ９「アラームバス＿エンド」で、同時発生アラームの転送終了を示すＡＬＭ＿ＡＤ［７−０］信号４３＝”ＦＦｈ”とＡＬＭ＿ＤＴ［７−０］信号４４＝”ＦＦｈ”をセットし、プロセッサ１へライト動作を行う。プロセッサ１からＡＬＭ＿ＲＤＹ信号４５が返ってきたら、最初のステート１「アラームバス＿アイドル」に戻る。
【００３０】
このようにして本実施例のアラーム監視制御部２は、１２８本のアラーム信号を８本づつ１６束の信号群に分け、信号群全体としての状態変化の有無を示すアドレス信号を作成してＦＩＦＯ方式で保管し、アラームが発生した信号群のアラーム信号およびステータス信号のみをプロセッサ１に送るようにしている。アラーム信号をＦＩＦＯに入れることにより、アラーム発生の時系列が保証されるとともに、プロセッサが準備できるのを待ってアラーム信号を転送するためプロセッサの負荷を平坦化できる。さらに、アラーム信号を複数の信号群ごとに監視し、アラームが発生したグループの情報のみをプロセッサに送ることによりプロセッサの負荷が軽減される。
【００３１】
図５に、本実施例においてアラーム信号［０］とアラーム信号「１２７」が同時に発生した場合のタイミングチャートを示す。電子機器の各所に配置されたアラーム検出部［０−１２７］のうち、時刻ｔ１にてアラーム信号［０］（ＡＬＭ＿ＡＤ＝００ｈ／ＡＬＭ＿ＤＴ＝ｂｉｔ０）とアラーム信号［１２７］（ＡＬＭ＿ＡＤ＝０Ｆｈ／ＡＬＭ＿ＤＴ＝ｂｉｔ７）が同時発生したとする。アラームバス制御部２１はこれをＦＩＦＯ手段２２を介して取得し、ＡＬＭ＿ＡＤ＝ＦＦｈ／ＡＬＭ＿ＤＴ＝００ｈのＷｒｉｔｅトランザクションを発行する（ｔ２）。上述のように、本実施例ではこの組み合わせがアラームバス転送のスタートを意味する。
【００３２】
プロセッサ１からのＡＬＭ＿ＲＤＹ信号４５を待って、アラームバス制御部２１は最初に検出されるアラーム信号［０］をプロセッサに報告する。すなわち、ＡＬＭ＿ＡＤ＝００ｈ／ＡＬＭ＿ＤＴ＝０１ｈをセットし、Ｗｒｉｔｅトランザクションを発行する（ｔ３）。その後ＡＬＭ＿ＲＤＹを受けたら、再びＡＬＭ＿ＡＤ＝００ｈ／ＡＬＭ＿ＤＴ＝０１ｈのＷｒｉｔｅトランザクションを発行する（ｔ４）。これにより、ｔ３のトランザクションと合わせアラーム信号がＨｉｇｈになったことを示している。
【００３３】
次にアラーム信号［１２７］の処理へと移り、ＡＬＭ＿ＡＤ＝０Ｆｈ／ＡＬＭ＿ＤＴ＝８０ｈのＷｒｉｔｅトランザクションを発行する（ｔ５）。これはアラーム信号［１２７］にアラーム有りということを示している。続いてＡＬＭ＿ＡＤ＝０Ｆｈ／ＡＬＭ＿ＤＴ＝８０ｈのＷｒｉｔｅトランザクションを発行する（ｔ６）。これはｔ５のトランザクションと合わせアラーム信号［１２７］がＨｉｇｈになったことを示している。最後に、ＡＬＭ＿ＡＤ＝ＦＦｈ／ＡＬＭ＿ＤＴ＝ＦＦｈのＷｒｉｔｅトランザクションを発行する（ｔ７）。この組み合わせが同時発生アラームのアラームバス転送終了を示しており、以降はアイドル状態になる。なお、アラームバス転送の開始および終了の組み合わせはこの例に限るものではなく、実データとして使用するアドレス以外であれば任意のアドレスの組み合わせを用いてもよい。
【実施例２】
【００３４】
図６は、本発明のアラーム信号制御装置の別の実施例の構成を示す図である。本実施例は、図１に示す実施例と対比すると、簡易化のためアドレス信号２７、アドレスＦＩＦＯ２２１、およびアドレスＦＩＦＯ信号２ａが省かれている。また、図示しないが本実施例では図２に示すＯＲ回路２３４も省かれ、ＯＲ回路２３５の入力は１２８ビットからなるアラーム信号２８となる。本実施例では、いずれかのアラーム信号２８がアラーム発生を示す場合にＯＲ回路２３５の出力であるｆｉｆｏ＿ｗｒ２４が”１”となる。またアラームバス制御部２１は、アドレスＦＩＦＯチェックを行わずに、アラームＦＩＦＯ信号［０−１２７］２ｂおよびステータスＦＩＦＯ信号［０−１２７］２ｃの総てをアラームバス４に出力する。これにより装置の構成が簡単になるとともにアラームバス制御部２１の処理を簡略化することができる。ただしこの場合でもアラーム信号はＦＩＦＯ方式で管理されるためアラーム発生の時系列を保証してプロセッサに送ることができる。
【００３５】
以上、本発明の実施例について詳細に説明したが、本発明の技術的範囲は上記実施例に何ら限定されるものではなく、請求項の記載の意図する範囲を超えない限りにおいて、他の様々な変形例として実現することができる。また、本発明のアラーム信号制御装置はコンピュータのみならず、プロセッサを備える様々な電子機器に適用することができる。
【産業上の利用可能性】
【００３６】
本発明に係るアラーム信号制御方法は、複数箇所にアラーム検出部を設けたコンピュータその他の電子機器の製造業で利用することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明のアラーム信号制御装置の一実施例の構成を示すブロック図である。
【図２】図１に示す監視制御部のアラーム情報収集部の詳細を示す図である。
【図３】図１に示す監視制御部のＦＩＦＯ手段の詳細を示す図である。
【図４】アラームバス制御部のステートマシンを示す図である。
【図５】アラームバス制御部のタイミングチャートを示す図である。
【図６】本発明のアラーム信号制御装置の別の実施例の構成を示すブロック図である。
【図７】従来のアラーム信号制御装置の構成を示す図である。
【図８】従来のアラーム信号制御装置の構成を示す図である。
【符号の説明】
【００３８】
１      プロセッサ
２      監視制御部
３      アラーム検出部
４      アラームバス
２１    アラームバス制御部
２２    ＦＩＦＯ手段
２２１  アドレスＦＩＦＯ
２２２  アラームＦＩＦＯ
２２３  ステータスＦＩＦＯ
２３    アラーム情報収集部
２３１、２３２  Ｆ／Ｆ
２３３  ＸＯＲ回路
２３４  ＯＲ回路
【図１】
2007201692.tif 000003
【図２】
2007201692.tif 000004
【図３】
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【図４】
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【図５】
2007201692.tif 000007
【図６】
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【図７】
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【図８】
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