(57)【要約】【課題】  ＳＴＩを形成することなく素子間の分離を可能にし、高密度に集積化できる半導体装置及びその製造方法を提供する。【解決手段】  シリコン基板表面に段差を設けて、互いに異なる表面を形成し、各表面にトランジスタを形成し、トランジスタ間をシリコン層と絶縁性のサイドウォールとによって絶縁分離する。ＳＴＩを設けていないため、トランジスタを高密度に集積できる。【選択図】    図８
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【特許請求の範囲】
【請求項１】
互いに段差のある第１及び第２のシリコン表面に、互いに絶縁分離して形成された第１及び第２のトランジスタをそれぞれ有することを特徴とする半導体装置。
【請求項２】
請求項１において、前記第１のシリコン表面はシリコン基板表面であり、前記第２のシリコン表面は、前記シリコン基板表面上にエピタキシャル成長されたシリコン層の表面であって、前記第１のシリコン表面よりも高い位置にあることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、前記第１及び第２のトランジスタ間には、ＳＴＩを有していないことを特徴とする半導体装置。
【請求項４】
請求項２において、前記第１及び第２のシリコン表面は、互いに直交する行方向及び列方向に対して、平面上交互に配置され、前記第１及び第２のシリコン表面には、それぞれ第１及び第２のトランジスタが、平面上において千鳥状に配列され、それぞれ下部及び上部トランジスタ群を構成していることを特徴とする半導体装置。
【請求項５】
請求項４において、前記第２のシリコン表面に設けられた第２のトランジスタの領域と、第１のシリコン表面に設けられた第１のトランジスタの領域との間には、絶縁膜からなるサイドウォールが設けられていることを特徴とする半導体装置。
【請求項６】
請求項５において、前記第１及び第２のトランジスタは互いに同一の導電性を有するＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項７】
請求項６において、前記下部トランジスタ群を構成する前記各第１のトランジスタは、部分ゲートを積層した構成を有する第１のゲート部を備え、他方、前記上部トランジスタ群を構成する前記各第２のトランジスタは単一段構造の第２のゲート部を備えていることを特徴とする半導体装置。
【請求項８】
請求項７において、前記第１及び第２のトランジスタの第１及び第２のゲート部の上面は、実質的に同一平面を形成していることを特徴とする半導体装置。
【請求項９】
請求項８において、列方向に交互に配列された前記第１及び第２のトランジスタの第１及び第２のゲート部は、前記同一平面上に形成された共通のゲート電極によって接続されていることを特徴とする半導体装置。
【請求項１０】
請求項９において、前記シリコン基板はｐ型シリコン基板であり、前記第１及び第２のトランジスタはＮＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項１１】
請求項５において、前記第１及び第２のトランジスタは、互いに異なる導電型のトランジスタによって構成されたＣＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項１２】
請求項１１において、前記下部トランジスタ群を構成する前記各第１のトランジスタは、部分ゲートを積層した構成を有する第１のゲート部を備え、前記上部トランジスタ群を構成する前記各第２のトランジスタは単一段構造の第２のゲート部を備えていることを特徴とする半導体装置。
【請求項１３】
請求項１２において、前記第１及び第２のトランジスタの第１及び第２のゲート部の上面は、実質的に同一平面を形成していることを特徴とする半導体装置。
【請求項１４】
請求項１３において、列方向に交互に配列された前記第１及び第２のトランジスタは、前記第１及び第２のトランジスタの第１及び第２のゲート部が、前記同一平面上に形成された共通のゲート電極によって接続されていることを特徴とする半導体装置。
【請求項１５】
請求項１４において、前記シリコン基板はｐ型シリコン基板であり、前記第１のトランジスタはＮＭＯＳトランジスタであり、他方、前記第２のトランジスタはＰＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項１６】
シリコン基板上に形成された第１のトランジスタと、
第１のトランジスタに隣接して設けられ、かつ上記シリコン基板の表面に選択的にエピタキシャル成長されたシリコン層と、
このシリコン層の上に形成された第２のトランジスタを有し、
上記第１及び第２のトランジスタは、上記シリコン層によって互いに分離されていることを特徴とする半導体装置。
【請求項１７】
請求項１６において、前記シリコン層の側面には、絶縁膜からなるサイドウォールが形成されていることを特徴とする半導体装置。
【請求項１８】
請求項１７において、前記第１のトランジスタの第１のゲート部の端部と前記サイドウォールまでの第１の距離は、前記第２のトランジスタの第２のゲート部の端部と前記サイドウォールまでの第２の距離と実質的に等しいことを特徴とする半導体装置。
【請求項１９】
請求項１８において、前記第１のトランジスタは第１および第２の絶縁膜で覆われており、
前記第２のトランジスタは第２の絶縁膜で覆われており、
第１の絶縁膜の高さは、第２の絶縁膜の高さと実質的に等しいことを特徴とする半導体装置。
【請求項２０】
シリコン基板上に、互いに段差のある第１及び第２のシリコン表面を形成する工程と、
前記第１のシリコン表面に第１のトランジスタを形成する工程と、
前記第２のシリコン表面に第２のトランジスタを形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０において、前記第１及び第２のシリコン表面を形成する工程は、前記第１のシリコン表面を規定する前記シリコン基板上に、選択的にエピタキシャル成長を行い、前記第１のシリコン表面と段差を有し、前記第１のシリコン表面よりも高い位置にある第２のシリコン表面を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２０又は２１において、前記第１及び第２のシリコン表面を形成する工程は、第１及び第２のシリコン表面を、互いに直交する行方向及び列方向に、交互に形成する工程を含んでいることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２において、更に、前記第１及び第２のシリコン表面に形成される前記第１及び第２のトランジスタを互いに絶縁する絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２０において、前記第１のトランジスタを形成する工程は、
前記第１のシリコン表面に第１のゲート部を形成する工程と、
前記第１のシリコン表面にソース、ドレイン領域を形成する工程を含み、
前記第２のトランジスタを形成する工程は、
前記第２のシリコン表面に第２のゲート部を形成する工程と、
前記第２のシリコン表面にソース、ドレイン領域を形成する工程を含んでいることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４において、前記第１のトランジスタの第１のゲート部を形成する工程は、
下段ゲート部を形成する工程と、前記下段ゲート部上にコンタクトプラグを形成する工程と、前記コンタクトプラグ上に上段ゲート部を形成する工程を含み、
前記第２のトランジスタの第２のゲート部は、前記上段ゲート部と同一工程で形成されることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２２において、第１及び第２のシリコン表面を、互いに直交する行方向及び列方向に、交互に
形成する工程は、
前記シリコン基板表面にゲート絶縁膜、ゲート電極および被覆絶縁膜からなる前記下段ゲート部を形成する工程と、前記シリコン基板表面にソース、ドレイン拡散層を形成する工程と、前記下段ゲート部を覆うように、全面に第１の絶縁膜を形成する工程と、前記下段ゲート部が埋設されるように、前記第１の絶縁膜を前記シリコン基板表面までドライエッチングする工程を含むことを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２６において、前記第１の絶縁膜をドライエッチングする工程は、前記シリコン基板表面に形成されたソース,ドレイン拡散層よりも深い位置までエッチングすることを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２７において、前記第１の絶縁膜をドライエッチングした後、前記第１の絶縁膜の側壁に絶縁膜からなるサイドウォールを形成する工程をさらに含むことを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２８において、前記絶縁膜からなるサイドウォールは、窒化シリコン膜もしくは酸化シリコン膜単層、あるいは窒化シリコン膜上に酸化シリコン膜を形成した２層膜からなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン基板上に複数のトランジスタを有し、複数のトランジスタ間の分離が必要な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
最近、ＤＲＡＭ等に使用されるこの種の半導体装置では、複数のトランジスタ間を分離するために、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）技術の代わりに、ＳＴＩ(Shallow  Trench  Isolation)技術が採用される傾向にある。ＳＴＩ技術を用いた半導体装置の製造方法として、特許文献１に記載されたものがある。
【０００３】
特許文献１は、ＳＴＩによって分離された活性領域のうち、中央部分とＳＴＩに隣接する角部分におけるスレッショルド電圧の差異を改善する半導体装置の製造方法を開示しているが、トレンチを形成することによって、素子間を絶縁分離した場合、回路面積を縮小できる範囲には限界があることについて指摘していない。したがって、特許文献１では、ＳＴＩ技術を用いた場合、素子の集積度はトレンチの幅、深さによって制限されてしまうと言う欠点がある。
【０００４】
ここで、図１〜図５に示されたＳＴＩ技術を用いた一般的な半導体装置の製造方法を用いて、上記した点をより具体的に説明する。
【０００５】
まず、シリコン基板（例えば、ｐ型シリコン基板）１０上に、絶縁膜１１を形成し、活性領域を被覆したフォトレジスト（図示せず）をマスクとして、非活性領域の絶縁膜１１をドライエッチングする。次に、エッチングされた絶縁膜１１をマスクとしてシリコン基板１０の非活性領域をドライエッチングすることにより、シリコン基板１０にトレンチ１２を形成する（図１参照）。
【０００６】
続いて、トランジスタ等の素子間を分離するために、シリコン基板１０及びトレンチ１２上に、絶縁膜１３を成膜する。その後、絶縁膜１３に対してＣＭＰ(Chemical  Mechanical  Polish)を施す。このとき、絶縁膜１１はＣＭＰのストッパーとして働く。次に、絶縁膜１３の高さをシリコン基板１０の表面に合わせるため、絶縁膜１３及び１１をウェットエッチングして、図２に示すように、トレンチ１２内に絶縁膜１３を残し、ＳＴＩを形成する。これによって、シリコン基板１０上には、ＳＴＩによって分離された素子形成領域、即ち、活性領域１４１、１４２が形成される。また、隣接素子との電気的分離のため、注入により活性領域１４１、１４２の下部にウェル分離領域が形成される場合もある。
【０００７】
ＳＴＩを形成した後、熱酸化等によりシリコン基板１０の活性領域１４１、１４２上にゲート酸化膜１５が形成され、続いて、当該ゲート絶縁膜１５上には、複数層（ここでは、３層）からなるゲート電極１６が形成される。更に、当該ゲート電極１６上には、絶縁膜１７が成膜される。以後、フォトレジストをマスクとしてゲート電極１６及び絶縁膜１７をドライエッチングする。これによって、図３に示すように、ゲート酸化膜１５及び絶縁膜１７を含むゲート１８及び１９がシリコン基板１０の活性領域１４１、１４２上に形成される。
【０００８】
次に、ゲートサイドウォール形成のための絶縁膜を成膜し、ドライエッチングすることによりゲートサイドウォール２０を形成する。更に、ゲート層間絶縁膜形成のための絶縁膜を成膜しＣＭＰを行うことにより、ゲート層間絶縁膜２１が形成される(図４参照)。
【０００９】
最後に、フォトレジストをマスクとして絶縁膜２１をドライエッチングすることにより、シリコン基板１０上の活性領域に、それぞれゲート１８及び１９を含むトランジスタに対するソース/ドレイン用コンタクト(ゲート１８に対して２２及び２３、ゲート１９に対して２４及び２５)が形成される(図５参照)。
【００１０】
【特許文献１】特開平９−１２９７２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図６を参照すると、図５に示された半導体装置の二次元的な配列が示されている。尚、前述した図５は図６におけるＡ−Ａ線に沿う断面図に相当する。図６には、活性領域１４１、１４２が図６の横方向（行方向）及び縦方向（列方向）に配列されており、これら行方向及び列方向に配列された活性領域１４１、１４２は、トレンチ内に設けられた絶縁膜１３、即ち、ＳＴＩによって相互に絶縁分離されている。更に、活性領域１４１及び１４２上には、それぞれゲート１８及び１９が配置されており、これらゲート１８及び１９は、列方向に配列された活性領域１４１、１４２に対してそれぞれ共通に設けられている。
【００１２】
図６に示されているように、活性領域１４１、１４２の周辺は、ＳＴＩによって囲まれているから、回路面積を縮小するためには、活性領域間のＳＴＩ、即ち、トレンチを微細化する必要がある。
【００１３】
しかしながら、トレンチの形成、及び、分離用絶縁膜１３の埋設等のため、トレンチの微細化には限界があり、且つ、トレンチの幅を狭くすること及び深さを浅くすることは、素子間の分離特性の劣化を招くと言う問題点がある。
【００１４】
そこで、本発明は、上記従来技術の問題点に鑑みて成されたものであり、その目的は、ＳＴＩを形成することなく素子間の分離を可能とした半導体装置及びその製造方法を提供することにある。
【００１５】
本発明の他の目的は、トレンチを形成する場合に比較して、回路面積を大幅に低減できる半導体装置及びその製造方法を提供することである。
【００１６】
本発明の具体的な目的は、高密度でメモリセルを配列できるＤＲＡＭ及びその製造方法を提供することである。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明の第１の態様によれば、互いに段差のある第１及び第２のシリコン表面に、互いに絶縁分離して形成された第１及び第２のトランジスタをそれぞれ有することを特徴とする半導体装置が得られる。
【００１８】
本発明の第２の態様によれば、請求項１において、前記第１のシリコン表面はシリコン基板表面であり、前記第２のシリコン表面は、前記シリコン基板表面上にエピタキシャル成長されたシリコン層の表面であって、前記第１のシリコン表面よりも高い位置にあることを特徴とする半導体装置が得られる。
【００１９】
本発明の第３の態様によれば、上記した第１及び第２のトランジスタ間には、ＳＴＩが形成されていない半導体装置が得られる。
【００２０】
本発明の第４の態様によれば、前記第１及び第２のシリコン表面は、互いに直交する行方向及び列方向に対して、平面上交互に配置され、前記第１及び第２のシリコン表面には、それぞれ第１及び第２のトランジスタが、平面上において千鳥状に配列され、それぞれ下部及び上部トランジスタ群を構成していることを特徴とする半導体装置が得られる。
【００２１】
本発明の第５の態様によれば、前記第２のシリコン表面に設けられた第２のトランジスタの領域と、第１のシリコン表面に設けられた第１のトランジスタの領域との間には、絶縁膜からなるサイドウォールが設けられていることを特徴とする半導体装置が得られる。
【００２２】
本発明の第６の態様によれば、前記第１及び第２のトランジスタは互いに同一の導電性を有するＭＯＳトランジスタであることを特徴とする半導体装置が得られる。
【００２３】
本発明の第７の態様によれば、前記下部トランジスタ群を構成する前記各第１のトランジスタは、下段ゲート部と上段ゲート部をゲート接続部を介して積層した構成を有する第１のゲート部を備え、他方、前記上部トランジスタ群を構成する前記各第２のトランジスタは単一段構造の第２のゲート部を備えていることを特徴とする半導体装置が得られる。
【００２４】
本発明の第８の態様によれば、前記第１及び第２のトランジスタの第１及び第２のゲート部の上面は、実質的に同一平面を形成していることを特徴とする半導体装置が得られる。
【００２５】
本発明の第９の態様によれば、列方向に交互に配列された前記第１及び第２のトランジスタの第１及び第２のゲート部は、前記同一平面上に形成された共通のゲート電極を含んでいることを特徴とする半導体装置が得られる。
【００２６】
本発明の第１０の態様によれば、前記シリコン基板はｐ型シリコン基板であり、前記第１及び第２のトランジスタはＮＭＯＳトランジスタであることを特徴とする半導体装置が得られる。
【００２７】
本発明の第１１の態様によれば、前記第１及び第２のトランジスタは、互いに異なる導電型のトランジスタによって構成されたＣＭＯＳトランジスタであることを特徴とする半導体装置が得られる。
【００２８】
本発明の第１２の態様によれば、第１１の態様において、前記ＣＭＯＳトランジスタを構成する前記第１のトランジスタは、下段ゲート部と上段ゲート部を、ゲート接続部を介して積層した構成を有する第１のゲート部を備え、前記ＣＭＯＳトランジスタを構成する前記第２のトランジスタは単一段構造の第２のゲート部を備えていることを特徴とする半導体装置が得られる。
【００２９】
本発明の第１３の態様によれば、第１２の態様において、前記ＣＭＯＳトランジスタを構成する第１及び第２のトランジスタの第１及び第２のゲート部は、実質的に同一平面を形成していることを特徴とする半導体装置が得られる。
【００３０】
本発明の第１４の態様によれば、列方向に交互に配列され、前記ＣＭＯＳトランジスタを構成する第１及び第２のトランジスタの第１及び第２のゲート部は、前記同一平面上に形成された共通のゲート電極を備えていることを特徴とする半導体装置が得られる。
【００３１】
本発明の第１５の態様によれば、前記シリコン基板はｐ型シリコン基板であり、前記第１のトランジスタはＮＭＯＳトランジスタであり、他方、前記第２のトランジスタはＰＭＯＳトランジスタであることを特徴とする半導体装置が得られる。
【００３２】
本発明の第１６の態様によれば、シリコン基板上に形成された第１のトランジスタと、
第１のトランジスタに隣接して設けられ、かつ上記シリコン基板の表面に選択的にエピタキシャル成長されたシリコン層と、
このシリコン層の上に形成された第２のトランジスタを有し、
上記第１及び第２のトランジスタは、上記シリコン層によって互いに分離されていることを特徴とする半導体装置が得られる。
【００３３】
本発明の第１７の態様によれば、前記シリコン層の側面には、絶縁膜からなるサイドウォールが形成されていることを特徴とする半導体装置が得られる。
【００３４】
本発明の第１８の態様によれば、前記第１のトランジスタの第１のゲート部の端部と前記サイドウォールまでの第１の距離は、前記第２のトランジスタの第２のゲート部の端部と前記サイドウォールまでの第２の距離と実質的に等しいことを特徴とする半導体装置が得られる。
【００３５】
本発明の第１９の態様によれば、前記第１のトランジスタは第１の絶縁膜で覆われており、前記第２のトランジスタは第２の絶縁膜で覆われており、第１の絶縁膜の高さは、第２の絶縁膜の高さと実質的に等しいことを特徴とする半導体装置が得られる。
【００３６】
本発明の第２０の態様によれば、シリコン基板上に、互いに段差のある第１及び第２のシリコン表面を形成する工程と、前記第１のシリコン表面に第１のトランジスタを形成する工程と、前記第２のシリコン表面に第２のトランジスタを形成する工程を含むことを特徴とする半導体装置の製造方法が得られる。
【００３７】
本発明の第２１の態様によれば、前記第１及び第２のシリコン表面を形成する工程は、前記第１のシリコン表面を規定する前記シリコン基板上に、選択的にエピタキシャル成長を行い、前記第１のシリコン表面と段差を有し、前記第１のシリコン表面よりも高い位置にある第２のシリコン表面を形成する工程を含むことを特徴とする半導体装置の製造方法が得られる。
【００３８】
本発明の第２２の態様によれば、前記第１及び第２のシリコン表面を形成する工程は、第１及び第２のシリコン表面を、互いに直交する行方向及び列方向に、交互に形成する工程を含んでいることを特徴とする半導体装置の製造方法が得られる。
【００３９】
本発明の第２３の態様によれば、更に、前記第１及び第２のシリコン表面に形成される前記第１及び第２のトランジスタを互いに絶縁する絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法が得られる。
【００４０】
本発明の第２４の態様によれば、前記第１のトランジスタを形成する工程は、前記第１のシリコン表面に第１のゲート部を形成する工程と、前記第１のシリコン表面にソース、ドレイン領域を形成する工程を含み、前記第２のトランジスタを形成する工程は、前記第２のシリコン表面に第２のゲート部を形成する工程と、前記第２のシリコン表面にソース、ドレイン領域を形成する工程を含んでいることを特徴とする半導体装置の製造方法が得られる。
【００４１】
本発明の第２５の態様によれば、第２４の態様において、前記第１のトランジスタの第１のゲート部を形成する工程は、下段ゲート部を形成する工程と、前記下段ゲート部上にコンタクトプラグを形成する工程と、前記コンタクトプラグ上に上段ゲート部を形成する工程を含み、前記第２のトランジスタの第２のゲート部は、前記上段ゲート部と同一工程で形成されることを特徴とする半導体装置の製造方法が得られる。
【００４２】
本発明の第２６の態様によれば、第２２の態様において、第１及び第２のシリコン表面を、互いに直交する行方向及び列方向に、交互に形成する工程は、前記シリコン基板表面にゲート絶縁膜、ゲート電極および被覆絶縁膜からなる前記下段ゲート部を形成する工程と、前記シリコン基板表面にソース、ドレイン拡散層を形成する工程と、前記下段ゲート部を覆うように、全面に第１の絶縁膜を形成する工程と、前記下段ゲート部が埋設されるように、前記第１の絶縁膜を前記シリコン基板表面までドライエッチングする工程を含むことを特徴とする半導体装置の製造方法が得られる。
【００４３】
本発明の第２７の態様によれば、第２６の態様において、前記第１の絶縁膜をドライエッチングする工程は、前記シリコン基板表面に形成されたソース,ドレイン拡散層よりも深い位置までエッチングすることを特徴とする半導体装置の製造方法が得られる。
【００４４】
本発明の第２８の態様によれば、第２７の態様において、前記第１の絶縁膜をドライエッチングした後、前記第１の絶縁膜の側壁に絶縁膜からなるサイドウォールを形成する工程をさらに含むことを特徴とする半導体装置の製造方法が得られる。
【００４５】
本発明の第２９の態様によれば、第２８の態様において、前記絶縁膜からなるサイドウォールは、窒化シリコン膜もしくは酸化シリコン膜単層、あるいは窒化シリコン膜上に酸化シリコン膜を形成した２層膜からなることを特徴とする半導体装置の製造方法が得られる。
【発明の効果】
【００４６】
本発明では、ＳＴＩを形成することなく素子間の分離が可能であり、従来技術のように、ＳＴＩを形成した場合に比較して、面積を縮小できる。即ち、本発明に係る半導体装置は、ＳＴＩにより素子分離を行う場合に比較して、面積を２／３程度に縮小できる。更に、本発明は、広いエリアでのエッチング加工及び絶縁膜埋設で済むため、微細加工に有利である。また、本発明では、絶縁分離に使用されるシリコンエピタキシャル成長層の高さを十分高くすることによっても良好な電気的分離特性が得られる。
【発明を実施するための最良の形態】
【００４７】
図７及び図８を参照して、本発明の一実施形態に係る半導体装置の構造を説明する。図７に示されているように、本発明に係る半導体装置は、互いに異なる２つの平面上に形成された２つのトランジスタ（ここでは、第１及び第２のトランジスタ９０ａ及び９０ｂと呼ぶ）を含んでいる。この例では、第１及び第２のトランジスタ９０ａ、９０ｂは、双方共、ＮＭＯＳトランジスタであるものとする。この場合、シリコン基板１００として、ｐ型シリコン基板が用意され、当該シリコン基板１００の表面９２ａには、第１のトランジスタ９０ａが形成される。他方、ｐ型シリコン基板１００の表面９２ａに対して段差を有し、当該表面９２ａより高い位置にある表面９２ｂには、第２のトランジスタ９０ｂが形成されている。
【００４８】
この例の場合、シリコン基板１００表面９２ａに対して、シリコン層１６０が形成され、第２のトランジスタ９０ｂは、その表面９２ｂに形成されている。当該シリコン層１６０は、この例の場合、ｐ型シリコンをシリコン基板１００上に選択的エピタキシャル成長することによって得られる。
【００４９】
シリコン基板１００の表面９２ａに形成された第１のトランジスタ９０ａは、ソース領域１０２ａ、ドレイン領域１０４ａ、及び第１のゲート部１０６ａを有している。
【００５０】
他方、シリコン層１６０の表面９２ｂに形成された第２のトランジスタ９０ｂは、ソース領域１０２ｂ、ドレイン領域１０４ｂ、及び、第２のゲート部１０６ｂを備えている。また、ソース領域１０２ａ及びドレイン領域１０４ａ上には、ソース及びドレイン電極用コンタクト孔１１２ａ及び１１４ａが設けられており、同様に、ソース領域１０２ｂ及びドレイン領域１０４ｂ上にもソース及びドレイン電極用コンタクト孔１１２ｂ及び１１４ｂが設けられている。
【００５１】
ここで、ソース及びドレイン電極用コンタクト孔１１２ａ及び１１４ａは、シリコン基板１００上に形成された絶縁膜１２２、及び、シリコン層１６０形成後に設けられる絶縁膜１２４層をエッチングすることによって形成されている。
【００５２】
図７に示されているように、第１のトランジスタ９０ａは、絶縁膜１２２および絶縁膜１２４で覆われており、第２のトランジスタは絶縁膜１２４で覆われている。また、第１のゲート部１０６ａの上面と第２のゲート部１０６ｂの上面は実質的に等しい状態になっている。
【００５３】
ここで、図示された第１のトランジスタ９０ａの第１のゲート部１０６ａは、下段ゲート部２００と上段ゲート部２０２とによって構成されており、下段ゲート部２００と上段ゲート部２０２とは、ゲート接続部２０４によって電気的に接続されている。即ち、第１のゲート部１０６ａは、下段ゲート部２００と上段ゲート部２０２とを積層した２段構造を備えており、絶縁膜１２２、１２４中に埋設されている。他方、一段のゲート部からなる第２のトランジスタ９０ｂの第２のゲート部１０６ｂは絶縁膜１２４内に埋設されている。第１及び第２のゲート部１０６ａ及び１０６ｂの各段を構成するゲート部の構造は、図５に示されたゲート１８、１９と同様な構造であるが、第１のゲート部１０６ａは、下段ゲート部２００と上段ゲート部２０２とがゲート接続部２０４によって電気的に接続された構造を有している点で、第２のゲート部１０６ｂと異なっている。
【００５４】
一方、絶縁膜１２２とシリコン層１６０との境界には、シリコン窒化膜が側壁絶縁膜（即ち、サイドウォール絶縁膜）１２６として形成されている。即ち、シリコン層１６０の側面はシリコン窒化膜の側壁絶縁膜１２６によって覆われている。また、シリコン層１６０内には、ｐウェル１２８が形成され、これら側壁絶縁膜１２６及びｐウェル１２８によって、第１及び第２のトランジスタ９０ａ及び９０ｂは、相互に絶縁分離されている。即ち、この例では、第１及び第２のトランジスタ９０ａ、９０ｂとは、シリコン層１６０だけでなく、側壁絶縁膜１２６及びｐウェル１２８によっても相互に絶縁分離されている。
【００５５】
図８を参照すると、図７に示した半導体装置の平面図が示されており、図７は図８のＢ−Ｂ線に沿う断面図に相当する。図８では、シリコン基板１００上に形成された第１のトランジスタ９０ａを斜線で示すことによって、斜線を施さないシリコン層１６０上に形成された第２のトランジスタ９０ｂと区別している。ここでは、シリコン基板１００に形成され、シリコン層１６０よりも下部に形成された第１のトランジスタ９０ａを総称して下部トランジスタと呼ぶものとし、他方、シリコン層１６０に形成された第２のトランジスタ９０ｂを総称して上部トランジスタと呼ぶものとする。
【００５６】
図８に示されているように、第１及び第２の共通ゲート部１０７ａ、１０７ｂが互いに間隔をおいて、縦方向（即ち、列方向）に延在していることは、図６の従来例と同様である。具体的に言えば、第１の共通ゲート部１０７ａに対して、当該第１の共通ゲート部１０７ａを共有する上部トランジスタと下部トランジスタがＳＴＩを介することなく、列方向に交互に配列されており、他方、第２の共通ゲート部１０７ｂに対しても、当該第２の共通ゲート部１０７ｂを共有する下部トランジスタと上部トランジスタがＳＴＩを介することなく列方向に交互に配列されている。
【００５７】
更に、図７及び図８の横方向（即ち、行方向）に配列された上部トランジスタと下部トランジスタも、ＳＴＩを介することなく、配置されており、或る行における上部トランジスタと下部トランジスタの位置関係は、隣接した行では、下部トランジスタと上部トランジスタの位置関係に逆転している。この結果、上部トランジスタと下部トランジスタとは、平面的には、図８に示すように、ＳＴＩを介することなく千鳥状に配列されている。
【００５８】
図８に示された配列と、図６に示された配列とを比較しても明らかな通り、図８に示された配列は、ＳＴＩを介して配列した図６の配列に比較して、行方向及び列方向に、トランジスタを高密度に集積することができ、且つ、トランジスタの占有面積を２/３程度まで縮小できる。
【００５９】
図７に示された本発明に係る半導体装置の構造を更に詳細に説明するために、図８のＣ−Ｃ線に沿う断面を示す図９を参照する。
【００６０】
図９では、図８の第２の共通ゲート部１０７ｂを共有する下部トランジスタ９０ａ１、上部トランジスタ９０ｂ、及び、下部トランジスタ９０ａ２が示されている。尚、第１及び第２の共通ゲート部１０７ａ、１０７ｂは、それぞれ、第１のゲート部１０６ａの上段ゲート部２０２及び第２のゲート部１０６ｂ（図７）によって形成されている。
【００６１】
前述したように、上部トランジスタ９０ｂは、シリコン層１６０に形成されており、他方、下部トランジスタ９０ａ１、９０ａ２は、シリコン基板１００に形成されている。図示された下部トランジスタ９０ａ１、９０ａ２は、それぞれ第１のゲート部１０６ａ１、１０６ａ２として、下段ゲート部２００及び上段ゲート部２０２を備え、上段ゲート部２０２は第２の共通ゲート部１０７ｂの一部を構成している。一方、上部トランジスタ９０ｂのゲート部１０６ｂ（図７）は共通ゲート部１０７ｂの一部を構成している。
【００６２】
更に、下部トランジスタ９０ａ１と上部トランジスタ９０ｂとの間、上部トランジスタ９０ｂと下部トランジスタ９０ａ２との間には、シリコン窒化膜によって形成された側壁絶縁膜（サイドウォール絶縁膜）１２６が設けられ、上部及び下部トランジスタ間を互いに絶縁分離している。この例では、側壁絶縁膜１２６はシリコン基板１００に形成された活性領域よりも下部まで延在している。
【００６３】
また、図９からも明らかな通り、上部トランジスタ９０ｂの活性領域と、下部トランジスタ９０ａ１、９０ａ２のゲートのうち、下側に設けられた下段ゲート部２００の上面は、実質的に同一平面上にあり、当該平面上に、上段ゲート部２０２が設けられ、第２の共通ゲート部１０７ｂの一部（特に、共通ゲート電極）を構成している。更に、下段ゲート部２００のゲート電極は、それぞれゲート接続部１０９ａ１、１０９ａ２により、上側に設けられた上段ゲート部２０２に電気的に接続されている。
【００６４】
このことは、第１の共通ゲート部１０７ａも同様であるので説明を省略する。
【００６５】
次に、図１０〜１３を参照して、図７〜９に示された本発明の一実施形態に係る半導体装置の製造方法を工程順に説明する。尚、ここでは、説明を簡略化するために、図８のＢ−Ｂ線に沿った断面について説明する。このため、以下では、図７と同様に、行方向に配列された第１のトランジスタ９０ａと第２のトランジスタ９０ｂについて主に説明する。
【００６６】
まず、図１０を参照すると、ｐ型シリコン基板１００上に、第１のトランジスタ、即ち、下部トランジスタ９０ａの下段ゲート部２００が形成されている。図示された下段ゲート部２００は、ゲート絶縁膜１５、ゲート電極１６、被覆絶縁膜１７、及び、これらの側面を覆うサイドウォール２０によって構成されている。この例では、ゲート絶縁膜１５はシリコン酸化膜によって形成され、他方、ゲート電極１６は、１４０ｎｍ程度の厚さを有し、多結晶シリコン層、タングステン層を含む３層構造を備えている。更に、ゲート電極１６の表面はシリコン窒化膜によって形成された被覆絶縁膜１７で覆われている。また、サイドウォール２０もシリコン窒化膜によって形成されている。
【００６７】
図１０では、上記した下段ゲート部２００の一部がｐ型シリコン基板１００上に形成された状態で、ＬＤＤによりリン打込が行われ、この結果、ＮＭＯＳトランジスタのソース、ドレイン領域となるべきｎ型の不純物を含む部分領域１５０が形成されている。ここで、下段ゲート部２００の図示された部分の高さｄ１は３００ｎｍであるものとする。
【００６８】
次に、図１０に示されたｐ型シリコン基板１００表面及び下段ゲート部２００上に、厚さｄ２の絶縁膜１２２を形成する。この絶縁膜１２２の厚さｄ２は、下段ゲート部２００の厚さｄ１よりも厚く形成される。実際には、絶縁膜１２２の厚さｄ２は、ＣＭＰにおいてゲート露出を防止できる程度のマージンを持つ厚さ、例えば、３５０ｎｍである。絶縁膜１２２形成後、ＣＭＰを施し、絶縁膜１２２の表面を平坦化した後、フォトレジストをマスクとして、絶縁膜１２２及び第１のゲート部１０６ａを選択的にドライエッチングする。
【００６９】
このエッチングの結果、図１１に示すように、下段ゲート部２００上には絶縁膜１２２が残されると共に、シリコン基板１００に形成された部分領域１５０の周辺領域がその底部を越えた領域まで除去される。このため、ソース及びドレイン領域１０２ａ、１０４ａがシリコン基板１００上に残され、領域１０４ａの側面及びシリコン基板１００が露出した状態になる。
【００７０】
続いて、窒化シリコン膜が絶縁膜１２２、露出したシリコン基板１００を含む全面に被着され、エッチバックにより、絶縁膜１２２の表面及びシリコン基板１００上の窒化シリコン膜が除去される。このため、図１２に示すように、絶縁膜１２２の側面上に、絶縁膜からなるサイドウォールとして窒化シリコン膜１２６が残される。絶縁膜１２２の側面の窒化シリコン膜１２６は、ソース、ドレイン領域１０２ａ、１０４ａの底部よりも深い位置まで延在し、これによって、平面視で互いに隣接するソース、ドレイン領域１０２ａ、１０４ａを絶縁している。
【００７１】
なお、絶縁膜からなるサイドウォールは、酸化シリコン膜や窒化シリコン膜と酸化シリコン膜の積層膜などを用いても良い。
【００７２】
図１２に示されているように、窒化シリコン膜１２６を絶縁膜１２２の側面に形成した後、露出したシリコン基板１００上には、選択エピタキシャル成長によってｐ型シリコン層１６０が形成される。
【００７３】
選択エピタキシャル成長は、ジクロルシラン（SiH2Cl2）と塩化水素（HCl）を原料ガスとする水素雰囲気中で、７５０℃から８５０℃の温度範囲で行なうことができる。なお、選択エピタキシャル成長は、シリコン基板１００をシードとして、その上にシリコン単結晶を成長させ、絶縁膜上にはシリコンを成長させない選択成長を意味する。この時、絶縁膜の材質により選択性が異なり、酸化シリコン膜が最も選択性を確保しやすい。したがって、上記のサイドウォールの表面も酸化シリコン膜で覆われていることが望ましい。
【００７４】
また、選択性が維持できず、絶縁膜１２２の上にもシリコンが異常成長した場合でも、後述のゲート接続部を形成する段階のＣＭＰで除去することができる。また、不純物の導入は成長時にドーパントガスを混合させて行なうことができる。ｐ型不純物の場合はジボラン（Ｂ2Ｈ6）、ｎ型不純物の場合はホスフィン（ＰＨ3）などをもちいる。あるいは、ノンドープのシリコンを選択成長させた後、イオン注入で導入しても良い。
【００７５】
シリコン層１６０の高さｄ２’は絶縁膜１２２の高さｄ２と等しいかやや低い程度とする。また、下段ゲート部２００とシリコン層１６０の距離（ここでは、下段ゲート部２００と側壁絶縁膜１２６との距離）をw1とする。この例では、隣接素子、即ち、第１のトランジスタ９０ａとの分離のため、図７と同様に、注入によりウェル分離領域１２８を形成する。ウェル分離領域１２８のシリコン層１６０の上部からの深さｄ３はシリコン層１６０の高さｄ２’よりやや浅く設定する。
【００７６】
次に、下段ゲート部２００のゲート電極１６に接続されるゲート接続部２０４が形成される。ゲート接続部２０４は以下のようにして形成する。まず、リソグラフィとドライエッチングにより絶縁膜１２２および下段ゲート部２００の被覆絶縁膜１７を貫通するコンタクトホールを形成する。その後、コンタクトホールが埋まるようにリンドープシリコン膜を全面に堆積し、絶縁膜１２２上に形成されたリンドープシリコン膜を除去することによって形成する。
【００７７】
続いて、図１３に示すように、ＮＭＯＳトランジスタのチャンネル領域には、ｐウェル１６４の打ち込みが行われた後、第２のトランジスタ（即ち、上部トランジスタ）９０ｂの第２のゲート部１０６ｂが、第１のトランジスタ９０ａの下段ゲート部２００と同様な工程で、シリコン層１６０の表面に形成される。
【００７８】
この時、同時に第１のトランジスタ９０ａの上段ゲート部２０２も形成される。当該第１のトランジスタジス９０ａの上段ゲート部２０２は下段ゲート部２００と同様に、ゲート絶縁膜１５、３層構造のゲート電極１６、被覆絶縁膜１７、及び、サイドウォール２０とにより構成されている。なお、ゲート絶縁膜１５形成時に下段ゲート部２００を構成するゲート接続部２０４の表面にも酸化シリコン膜が形成されるので、上段ゲート部２０２のゲート電極１６を形成する前に、リソグラフィとエッチングによりゲート接続部２０４表面の酸化シリコン膜を除去する。上段ゲート部２０２の形成後、シリコン層１６０の第２のゲート部１０６ｂに隣接した位置には、ｎ型不純物（例えば、リン）が打ち込まれ、上部トランジスタ９０ｂのソース、ドレイン領域１０２ｂが形成される。第２のゲート部１０６ｂの高さｄ１’は第１のゲート部１０６ａの高さｄ1とほぼ等しく設定されている。また、第２のゲート部１０６ｂと絶縁膜１２２の距離（ここでは、第２のゲート部１０６ｂと側壁絶縁膜１５６との距離）w1’は、第１のゲート部１０６ａと側壁絶縁膜１５６の距離w1と同程度とする。
【００７９】
続いて、図１４に示すように、下部トランジスタ９０ａ及び上部トランジスタ９０ｂの第１及び第２のゲート部１０６ａ及び１０６ｂの表面には、絶縁膜１２４が形成され、次に、絶縁膜１２４に対してＣＭＰを施すことにより層間絶縁膜を形成する。図示された絶縁膜１２４の高さｄ４は絶縁膜１２２の高さｄ２と同程度とする。更に、各トランジスタのソース、ドレイン領域上には、コンタクト孔１１２ａ、１１４ａ、１１２ｂ、１１４ｂが形成され、図７に示された構造の第１のゲート部１０６ａを備えた半導体装置が得られる。
【００８０】
次に、図１５に示すように、コンタクト孔１１２ａ、１１４ａ、１１２ｂ、１１４ｂには、フォトレジストをマスクとして絶縁膜１２２及び１２４をドライエッチングすることにより、ソースドレイン用コンタクト２２、２３：２４、２５が形成され、本発明の一実施形態に係る半導体装置が構成される。即ち、シリコン基板１００上に、トランジスタ９０ａ，９０ｂに対するソース/ドレインン用コンタクト(第１のゲート部１０６ａに対して２２、２３、第２のゲート部１０６ｂに対して２４、２５)を形成する。
【００８１】
図示された例では、コンタクト２２、２３の深さはd2+d4であり、コンタクト２４、２５の深さはd4である。また、各コンタクト２３の径w2は、コンタクト２３と側壁絶縁膜１２６の距離w3に必要なマージンを持たせることができる大きさ（例えば、w3(=(w1-w2)/2)）とし、また、コンタクト２４の径w2’も、コンタクト２４と側壁絶縁膜１２６の距離w3’にマージンを持たせることができる大きさ（例えば、w3’(=(w1’-w2)/2)）とする。この場合、w1(w1’)=200nmであり、w2=100nmとすると、w3(w3’は50nm程度となる。
【００８２】
図１５からも明らかな通り、シリコン基板１００上には、下部トランジスタ（即ち、第１のトランジスタ）９０ａが形成され、上段トランジスタ（即ち、第２のトランジスタ）９０ｂがシリコン基板の表面に選択的にエピタキシャル成長されたシリコン層１６０に形成され、第１のトランジスタ９０ａと第２のトランジスタ９０ｂとの間には、ＳＴＩが設けられていない。このような構成では、第１及び第２のトランジスタ９０ａ，９０ｂは、シリコン層１６０を介して電気的に分離されていることが分かる。
【００８３】
図示された例では、第１のトランジスタ９０ａの第１のゲート部１０６ａの端部とシリコン層１６０の端部（ここでは、側壁絶縁膜１２６）までの距離w1を、第２のトランジスタ９０ｂのゲート１９の端部とシリコン層１６０の端部（ここでは、側壁絶縁膜１２６）までの距離w1’と実質的に等しく設定されている。
【００８４】
また、第１のトランジスタ９０ａは、第１の層間絶縁膜（絶縁膜１２２）及び第２の層間絶縁膜（絶縁膜１２４）で覆われており、絶縁膜１２２の厚さｄ２と、絶縁膜１２４の厚さｄ４と実質的に等しく設定されている。
【００８５】
次に、本発明の他の実施形態に係る半導体装置として、ＣＭＯＳトランジスタを製造する場合について説明する。ここでは、ＣＭＯＳトランジスタを構成する下部トランジスタ９０ａとして、ＮＭＯＳトランジスタ、上部トランジスタ９０ｂとして、ＰＭＯＳトランジスタを形成する場合について説明する。この場合、下部トランジスタ９０ａの作成から、シリコン基板１００の選択エッチング、側壁絶縁膜１２６としての窒化シリコン膜の形成、並びに、ｐ型シリコン層１６０の形成までの工程、即ち、図１２までの工程は、第１の実施形態と同様である。この結果、シリコン基板１００上には、下部トランジスタ９０ａの第１のゲート部１０６ａの一部を構成する下段ゲート部２００が形成され、当該下段ゲート部２００は、絶縁膜１２２内に埋め込まれている。
【００８６】
図１６を参照すると、上記工程を経たシリコン層１６０内には、ボロン等のｐ型不純物が打ち込まれｐウェル１６２が形成され、他方、シリコン層１６０表面には、リン等のｎ型不純物が打ち込まれ、ｎウェル１８０が設けられている。
【００８７】
図１７に示すように、シリコン基板１００には、ｎウェル１８０を形成されたシリコン層１６０の表面には、上部トランジスタ９０ｂとしてのＰＭＯＳトランジスタの第２のゲート部１０６ｂが形成される。第２のゲート部１０６ｂの形成と同時に、下部トランジスタ９０ａの上段ゲート部２０２が形成され、第１のゲート部１０６ａを形成している。尚、下段ゲート部２００と上段ゲート部２０２とはゲート接続部２０４によって接続されていることは前述した通りである。
【００８８】
以後、図１４を参照して説明したように、ゲート１０６ｂを絶縁膜によって被覆した後、図１８に示すようにコンタクト孔１１２ａ、１１４ａ：１１２ｂ、１１４ｂを形成する。以後、コンタクトを形成して、図１５と同様な構造を備えたＣＭＯＳトランジスタを得ることができる。
【００８９】
この実施形態では、トレンチを形成した場合に比較して高密度に集積されたＣＭＯＳトランジスタを構成することができる。
【００９０】
尚、上に説明した実施形態では、シリコン基板にシリコン層をエピタキシャル成長させることにより、段差を形成する場合についてのみ説明したが、シリコン基板の一部をエッチングすることによって、シリコン基板に段差を設けても良い。
【産業上の利用可能性】
【００９１】
本発明に係る半導体装置は、ＤＲＡＭ、ＣＭＯＳトランジスタだけでなく、高密度に集積される各種の半導体素子或いは回路にも適用できる。
【図面の簡単な説明】
【００９２】
【図１】従来のＳＴＩを用いた半導体装置の製造工程を説明するための図である。
【図２】図１に示した工程の後に行われる工程を説明する図である。
【図３】図２の工程の後に行われる工程を示す図である。
【図４】図３に示した工程の後に行われる工程を示す図である。
【図５】従来のＳＴＩ技術を用いた製造された半導体装置を説明する断面図である。
【図６】図５に示した半導体装置の平面図である。
【図７】本発明の一実施形態に係る半導体装置の概略構成を示す図である。
【図８】本発明に係る半導体装置を説明するための平面図である。
【図９】図８に示された半導体装置をＣ−Ｃ線に沿って断面した場合を示す断面図である。
【図１０】本発明の一実施例に係る半導体装置の製造方法における一工程を説明する図である。
【図１１】図１０に示された工程の後に行われる工程を示す図である。
【図１２】図１１に続く工程を説明する図である。
【図１３】図１２の後に行われる工程を示す図である。
【図１４】図１３の後工程を説明する図である。
【図１５】本発明の一実施例に係る半導体装置を説明する図である。
【図１６】本発明の他の実施例に係る半導体装置の製造方法における一工程を示す図である。
【図１７】図１６の工程後に行われる工程を説明する図である。
【図１８】図１７の工程後に行われる工程を説明する図である。
【符号の説明】
【００９３】
９０ａ、９０ｂ                                    第１、第２のトランジスタ
９２ａ、９２ｂ                                    表面
１００                                            シリコン基板
１０２ａ、１０２ｂ                                ソース領域
１０４ａ、１０４ｂ                                ドレイン領域
１０６ａ、１０６ｂ                                第１、第２のゲート部
１０７ａ、１０７  ｂ                              第１、第２の共通ゲート部
１１２ａ、１１４ａ、１１２ｂ、１１４ｂ            コンタクト孔
１２６                                            側壁絶縁膜
１６０                                            シリコン層
１２２、１２４                                    絶縁膜
２００                                            下段ゲート部
２０２                                            上段ゲート部
２０４                                            ゲート接続部
【図１】
2007294857.tif 000003
【図２】
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【図３】
2007294857.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2007294857.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2007294857.tif 000018
【図１７】
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【図１８】
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