(57)【要約】【課題】  回路規模の増大を抑えたまま、周波数変調を精度よく行なうことができるスペクトラム拡散クロックジェネレータを提供する。【解決手段】  ＰＦＤ３１０，ＬＰＦ３２０で生成した電圧Ｖｃｏｎｔに応じて遅延量を変化させる第１の遅延素子１１０＿１，…，１１０＿３２で、クロックＣＬＫＩＮを順次に遅延させて３２相のクロックＣＫ１，…，ＣＫ３２を生成し、第１のセレクタ１２０でクロックＣＫＡ，ＣＫＢを出力してエッジディテクタ１３０で粗変調クロックＣＫＣを生成し、精変調部２００で精変調クロックＣＬＫＯＵＴを出力する。【選択図】  図２
2007336271.tif 000002
【特許請求の範囲】
【請求項１】
印加電圧に応じて遅延量を変化させる第１の遅延素子複数個が直列に接続され入力クロックを該複数個の第１の遅延素子で順次に遅延させることにより複数相のクロックを生成する第１の遅延回路を備え、該複数相のクロックの中から所望のクロックを切替自在に選択して前記入力クロックが変調されてなる第１の変調クロックを生成する第１の変調部と、
印加電圧に応じて遅延量を変化させる第２の遅延素子複数個が並列に接続され前記第１の変調クロックを遅延させる第２の遅延回路を備え、該複数個の第２の遅延素子のうちのいずれかの第２の遅延素子を選択することにより該第２の遅延素子で遅延された第２の変調クロックを生成する第２の変調部と、
遅延量調整用の電圧を生成して該電圧を前記第１の遅延回路に並ぶ複数個の第１の遅延素子と前記第２の遅延回路に並ぶ複数個の第２の遅延素子に印加する遅延量制御部とを備えたことを特徴とするスペクトラム拡散クロックジェネレータ。
【請求項２】
前記第１の変調部が、さらに、前記第１の遅延回路で生成された複数相のクロックの中から立ち上がりエッジ生成用の第１のクロックおよび立ち下がりエッジ生成用の第２のクロックを切替自在に選択する第１のセレクタと、前記第１のクロックのエッジおよび前記第２のクロックのエッジを検出して時間軸方向に変調された前記第１の変調クロックを生成するエッジディテクタとを備え、
前記第２の変調部が、前記複数個の第２の遅延素子から出力された複数のクロックのうちの所望のクロックを選択することにより前記第２の変調クロックを出力する第２のセレクタを備えたことを特徴とする請求項１記載のスペクトラム拡散クロックジェネレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一定周波数のクロックから周波数が周期的に変動するスペクトラム拡散クロックを生成するスペクトラム拡散クロックジェネレータに関する。
【背景技術】
【０００２】
近年、電子機器の益々の高速化および高密度化に伴い、その電子機器から放射される電磁波ノイズ（ＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズ）も増大する傾向にある。
【０００３】
ここで、電磁波ノイズを抑制する手段として、スペクトラム拡散クロックジェネレータ（ＳＳＣＧ：Ｓｐｅｃｔｒｕｍ  Ｓｐｒｅａｄ  Ｃｌｏｃｋ  Ｇｅｎｅｒａｔｏｒ）が知られている。スペクトラム拡散とは、水晶振動子等で生成される基本クロックの周波数を、予め定められたプロファイル（周波数変調プロファイルと称する）で周期的に変動させることをいい、スペクトラム拡散クロックジェネレータでは、この周波数拡散によって電磁波ノイズが有する周波数が分散されるため、電磁波ノイズのピークレベルを小さく抑えることができる。
【０００４】
スペクトラム拡散クロックジェネレータの方式としては、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を用いるアナログ方式によるものと、遅延回路（ディレイライン）を用いるデジタル方式によるものとがある。ここで、デジタル方式によるスペクトラム拡散クロックジェネレータとして、入力クロック信号を異なる遅延時間だけ遅延させて、異なる遅延時間だけ遅延されたクロック信号をそれぞれ出力する遅延回路と、その遅延回路から出力されたクロック信号を選択するセレクタと、所定の周期で一巡する組合せのビット出力信号を上記セレクタに供給するコントロール回路とを備えたスペクトラム拡散クロックジェネレータが提案されている（特許文献１参照）。このスペクトラム拡散クロックジェネレータによれば、セレクタで選択されて順次出力される出力クロック信号の周期は、ビット出力信号の組合せに対応して増加または減少する。このため、出力クロック信号の周波数が変動することとなり、従って電磁波ノイズが有する周波数が分散されて電磁波ノイズのピークレベルを小さく抑えることができる。
【特許文献１】国際公開第ＷＯ００／４５２４６号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の、デジタル方式によるスペクトラム拡散クロックジェネレータは、遅延ラインの段数をダイナミックに切り替えていくことにより、一定周波数のクロックから周波数を周期的に変動する周波数変調を実現するものであるため、大きな周波数変調であるほど、また周波数変調周期が長いほど、必要となる遅延ラインの大きさ（回路規模）は増大することとなる。換言すれば、入力クロック周期ごとに、所望の周波数変調プロファイルにするためにはどれだけの時間だけ遅延させるのかをデジタル的に演算し、その結果によって遅延ラインの長さを調節する仕組みが採用される。このため、必要な累積遅延が増大すれば、その分、遅延段数も増大することとなる。
【０００６】
即ち、ゆっくりした周波数変調や大きな変調度を実現しようとすると、必要となる遅延段数は増大することとなる。典型的なデジタル方式によるスペクトラム拡散クロックジェネレータにおいて、必要とされる最大の遅延時間は入力クロックの５周期分にも及ぶこととなる。また、その遅延時間は、ＰＶＴ（Ｐｒｏｃｅｓｓ（工程）／Ｖｏｌｔａｇｅ（電源電圧）／Ｔｅｍｐｅｒａｔｕｒｅ（温度））による依存もあるので、必然的に変調度も条件依存を持ってしまう。従って、周波数変調を精度よく行なうことは困難である。
【０００７】
本発明は、上記事情に鑑み、回路規模の増大を抑えたまま、周波数変調を精度よく行なうことができるスペクトラム拡散クロックジェネレータを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成する本発明のスペクトラム拡散クロックジェネレータは、
印加電圧に応じて遅延量を変化させる第１の遅延素子複数個が直列に接続され入力クロックをそれら複数個の第１の遅延素子で順次に遅延させることにより複数相のクロックを生成する第１の遅延回路を備え、それら複数相のクロックの中から所望のクロックを切替自在に選択して上記入力クロックが変調されてなる第１の変調クロックを生成する第１の変調部と、
印加電圧に応じて遅延量を変化させる第２の遅延素子複数個が並列に接続され上記第１の変調クロックを遅延させる第２の遅延回路を備え、それら複数個の第２の遅延素子のうちのいずれかの第２の遅延素子を選択することによりその第２の遅延素子で遅延された第２の変調クロックを生成する第２の変調部と、
遅延量調整用の電圧を生成してその電圧を上記第１の遅延回路に並ぶ複数個の第１の遅延素子と上記第２の遅延回路に並ぶ複数個の第２の遅延素子に印加する遅延量制御部とを備えたことを特徴とする。
【０００９】
本発明のスペクトラム拡散クロックジェネレータは、入力クロックを、直列に接続された複数個の第１の遅延素子で順次に遅延させることにより生成した複数相のクロックの中から所望のクロックを切替自在に選択して上記入力クロックが変調されてなる第１の変調クロック（粗変調クロック）を生成する第１の変調部（粗変調部）を備えたものである。このため、複数相のクロックそれぞれの遅延時間は１クロック以内であっても、それらを選択し組み合わせていくことによって、理想的には無限大の累積遅延が実現可能である。従って、従来の、必要な累積遅延が増大すれば、その分遅延段数も増大するスペクトラム拡散クロックジェネレータと比較し、回路規模を小さく抑えることができる。
【００１０】
また、本発明のスペクトラム拡散クロックジェネレータは、上記第１の変調部で生成された第１の変調クロックを、並列に接続された複数個の第２の遅延素子のうちのいずれかの第２の遅延素子を選択することによりその第２の遅延素子で遅延された第２の変調クロック（精変調クロック）を生成する第２の変調部（精変調部）を備えたものである。このため、小さな遅延量による周波数変調を実現することができる。
【００１１】
さらに、本発明のスペクトラム拡散クロックジェネレータは、遅延量調整用の印加電圧に応じて、上記第１の変調クロックおよび上記第２の変調クロックを生成するものである。このため、入力クロックの周波数の変動やＰＶＴに起因して、周波数変調を実現するために必要とされる遅延量が変動した場合であっても、その変動に応じた印加電圧が生成されて、複数相のクロック間の遅延量もその変動した分だけ変化することとなり、入力クロックの周波数の変動やＰＶＴによる変調度の依存を小さく抑えることができる。従って、本発明のスペクトラム拡散クロックジェネレータによれば、回路規模の増大を抑えたまま、周波数変調を精度よく行なうことができる。
【００１２】
ここで、上記第１の変調部が、さらに、上記第１の遅延回路で生成された複数相のクロックの中から立ち上がりエッジ生成用の第１のクロックおよび立ち下がりエッジ生成用の第２のクロックを切替自在に選択する第１のセレクタと、上記第１のクロックのエッジおよび上記第２のクロックのエッジを検出して時間軸方向に変調された上記第１の変調クロックを生成するエッジディテクタとを備え、
上記第２の変調部が、上記複数個の第２の遅延素子から出力された複数のクロックのうちの所望のクロックを選択することにより上記第２の変調クロックを出力する第２のセレクタを備えたものであることが好ましい。
【００１３】
このようにすると、後述する実施形態に示すように、上記第１の変調クロックおよび上記第２の変調クロックを簡単に生成することができる。
【発明の効果】
【００１４】
本発明のスペクトラム拡散クロックジェネレータによれば、回路規模の増大を抑えたまま、周波数変調を精度よく行なうことができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の実施の形態を説明する。
【００１６】
図１は、本発明の一実施形態のスペクトラム拡散クロックジェネレータの回路構成を示す図、図２は、図１に示すスペクトラム拡散クロックジェネレータの、ＶＣＤＬ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌ  Ｄｅｌａｙ  Ｌｉｎｅ；電圧制御遅延回路）の構成を含む回路構成を示す図である。
【００１７】
図１に示すスペクトラム拡散クロックジェネレータ１０には、ＶＣＤＬ１０００と、第１のセレクタ１２０と、エッジディテクタ１３０と、精変調部２００（本発明にいう第２の変調部の一例に相当）と、演算回路４００とが備えられている。
【００１８】
ＶＣＤＬ１０００には、図２に示すように、ＰＦＤ（Ｐｈａｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｄｅｔｅｃｔｏｒ：位相・周波数検出回路）３１０およびＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ：ローパスフィルタ）３２０からなる遅延量制御部３００と、粗変調部１００（本発明にいう第１の変調部の一例に相当）を構成する粗遅延回路１１０（本発明にいう第１の遅延回路の一例に相当）が備えられている。粗遅延回路１１０は、後述する印加電圧Ｖｃｏｎｔに応じて遅延量を変化させる第１の遅延素子１１０＿１，１１０＿２，１１０＿３，…，１１０＿３０，１１０＿３１，１１０＿３２が直列に接続され、外部から入力される一定周波数の入力クロックＣＬＫＩＮを、それら第１の遅延素子１１０＿１，１１０＿２，１１０＿３，…，１１０＿３０，１１０＿３１，１１０＿３２で順次に遅延させることにより、３２相のクロックＣＫ１，ＣＫ２，ＣＫ３，…，ＣＫ３０，ＣＫ３１，ＣＫ３２を生成する。
【００１９】
粗変調部１００は、上述した粗遅延回路１１０と、図１にも示す第１のセレクタ１２０およびエッジディテクタ１３０から構成されている。
【００２０】
第１のセレクタ１２０は、粗遅延回路１１０で生成された３２相のクロックＣＫ１，ＣＫ２，ＣＫ３，…，ＣＫ３０，ＣＫ３１，ＣＫ３２の中から、粗変調クロックＣＫＣ（本発明にいう第１の変調クロックの一例に相当）を生成するための立ち上がりエッジ生成用の第１のクロックＣＫＡおよび立ち下がりエッジ生成用の第２のクロックＣＫＢを切替自在に選択する。
【００２１】
例えば、入力クロックＣＬＫＩＮの周期を９．６ｎｓとすると、３２相のクロックＣＫ１，ＣＫ２，ＣＫ３，…，ＣＫ３０，ＣＫ３１，ＣＫ３２の位相差は３００ｐｓとなる。もし、丁度３００ｐｓだけ周期を伸ばしたクロック（つまり９．６ｎｓ＋３００ｐｓ＝９.９ｎｓ周期のクロック）を作りたいときは、１クロック毎に丁度１相ずつ遅れたクロックを第１のセレクタ１２０が選択していけばよいことになる。つまり、図２中で、ＣＫ１→ＣＫ２→ＣＫ３→ＣＫ４→…というようにクロックを選択する。尚、様々な周期のクロックの実現例については後述する。
【００２２】
エッジディテクタ１３０は、第１のクロックＣＫＡの立ち上がりエッジおよび第２のクロックＣＫＢの立ち上がりエッジを検出して時間軸方向に変調された粗変調クロックＣＫＣを生成する。尚、エッジディテクタ１３０の構成については後述する。
【００２３】
次に、遅延量制御部３００を構成するＰＦＤ３１０およびＬＰＦ３２０について説明する。
【００２４】
ＰＦＤ３１０には、外部から一定周波数の入力クロックＣＬＫＩＮが入力される。また、このＰＦＤ３１０には、粗遅延回路１１０からの遅延クロックＣＫＤＬＹも入力される。ＰＦＤ３１０は、これら入力クロックＣＬＫＩＮと遅延クロックＣＫＤＬＹとの周波数および位相を比較して、それら周波数および位相の誤差信号に応じた電圧レベルの信号を出力する。この信号はＬＰＦ３２０に入力される。ＬＰＦ３２０は、入力された信号を直流レベルの電圧Ｖｃｏｎｔに変換する。この電圧Ｖｃｏｎｔは、粗遅延回路１１０を構成する第１の遅延素子１１０＿１，１１０＿２，１１０＿３，…，１１０＿３０，１１０＿３１，１１０＿３２の制御端子に印加される。また、この電圧Ｖｃｏｎｔは、後述する精変調部２００にも印加される。
【００２５】
ここで、多相クロックを切り替えて周波数変調された出力クロックを生成する原理について図３を参照して説明する。
【００２６】
図３は、周波数変調された出力クロックを生成する原理を説明するための図である。
【００２７】
尚、ここでは、説明を簡単にするために、多相クロックとして１０相のクロックＣＫ１，…，ＣＫ１０の例で説明する。
【００２８】
この図３に示すように、出力クロックＯＵＴを構成するパルスの立ち上がりをクロックＣＫ１，ＣＫ２，ＣＫ４，ＣＫ７，ＣＫ１０，ＣＫ４（１４），ＣＫ９（１９），ＣＫ５（２５）の立ち上がりのタイミングで決定する。また、出力クロックＯＵＴを構成するパルスの立ち下がりをクロックＣＫ６，ＣＫ７，ＣＫ９，ＣＫ２（１２），ＣＫ５（１５），ＣＫ９（１９），ＣＫ４（２４）の立ち下がりのタイミングで決定する。このようにすることにより、周波数変調が行なわれた出力クロックＯＵＴを生成することができる。
【００２９】
この図３からわかるように、各々のクロックＣＫ１，…，ＣＫ１０の遅延時間は、１クロック以内であっても、それらを選択し組み合わせていくことによって、理想的には無限大の累積遅延が実現可能であることが理解できる。ここで、この実現にあたり、注意すべき点であるクロックの切替えタイミングおよび演算速度について述べる。先ず、クロックの切替えタイミングについて、図４を参照して説明する。
【００３０】
図４は、クロックの切替えタイミングを示す図である。
【００３１】
図４では、第１のセレクタ１２０のＣＫＡが、ＶＣＤＬ１０００の３２相クロックのうちの一つであるＣＫαから、ＶＣＤＬ１０００の３２相のクロックのうちのもう一つであるＣＫβに、第１のセレクタ１２０によって切替えられる様子を示している。
【００３２】
本実施形態のスペクトラム拡散クロックジェネレータ１０では、遅延切替えの最大値はせいぜい入力クロックＣＬＫＩＮの周期の数％である。つまり、図４でのクロックＣＫαとクロックＣＫβとの位相差は小さく、せいぜい２か３相分の差しかない。ここで、第１のセレクタ１２０のＣＫＡが、クロックαからクロックβに切り替わるにあたり、単に、クロックＣＫαの立ち上がりの直後のタイミングで切り替えたのでは、図４に示すように、ＣＫαからＣＫβへの乗換えが早すぎる場合があり、その場合小さなパルス（ひげ）が発生してしまう。そこで、第１のセレクタ１２０によるＣＫＡの切替えタイミングを例えばＣＫαとＣＫβのＸＮＯＲの立ち上がりにすることにより、この図４に示す、ＣＫαからＣＫβへの乗換えが正常に行なわれたクロックを得ることができる。尚、単純に、位相乗り換えのタイミングに遅延を付加してもよい。
【００３３】
次に、本実施形態のスペクトラム拡散クロックジェネレータ１０における演算速度について説明する。演算が複雑になると、演算速度が低下するという問題が発生するが、本実施形態のスペクトラム拡散クロックジェネレータ１０では、セレクトする位相が３２相であるため何らの問題も発生しない。つまり、従来のスペクトラム拡散クロックジェネレータで行なわれている演算結果の、下位５ビットをそのままセレクト信号にすることができるので、演算の複雑さは全く同じであり、演算に関する速度の制約は生じない。
【００３４】
図５は、エッジディテクタの回路構成を示す図である。
【００３５】
図５に示すエッジディテクタ１３０には、第１のフリップフロップ１３１と、第２のフリップフロップ１３２と、エクスクルーシブ・オアゲート１３３とが備えられている。
【００３６】
第１のフリップフロップ１３１の入力端子Ｄは、第２のフリップフロップ１３２の反転出力端子ＱＢに接続されている。また、第１のフリップフロップ１３１の出力端子Ｑは、第２のフリップフロップ１３２の入力端子Ｄに接続されるとともにエクスクルーシブ・オアゲート１３３の一方の入力端子に接続されている。さらに、第２のフリップフロップ１３２の出力端子Ｑは、エクスクルーシブ・オアゲート１３３の他方の入力端子に接続されている。また、第１のフリップフロップ１３１のクロック端子には、第１のセレクタ１２０から第１のクロックＣＫＡが入力されるとともに、第２のフリップフロップ１３２のクロック端子には、第１のセレクタ１２０から第２のクロックＣＫＢが入力される。
【００３７】
このように構成されたエッジディテクタ１３０では、以下に説明するようにして、入力された２つの第１，第２のクロックＣＫＡ，ＣＫＢから１つの出力クロックである粗変調クロックＣＫＣが生成される。
【００３８】
最初の時点では、第１，第２のフリップフロップ１３１，１３２双方の出力端子Ｑは共に‘Ｌ’レベルにあるものとする。エクスクルーシブ・オアゲート１３３双方の入力端子には、共に‘Ｌ’レベルが入力されているため、エクスクルーシブ・オアゲート１３３から出力される粗変調クロックＣＫＣは‘Ｌ’レベルにある。
【００３９】
ここで、第１のクロックＣＫＡが立ち上がると、第１のフリップフロップ１３１の入力端子Ｄには、第２のフリップフロップ１３２の反転出力端子ＱＢからの‘Ｈ’レベルが入力されているため、第１のフリップフロップ１３１の出力端子Ｑからは‘Ｈ’レベルが出力される。この‘Ｈ’レベルがエクスクルーシブ・オアゲート１３３の一方の入力端子に入力されるため、そのエクスクルーシブ・オアゲート１３３から出力される粗変調クロックＣＫＣは‘Ｈ’レベルに変化する。このようにして、第１のクロックＣＫＡが立ち上がると粗変調クロックＣＫＣが立ち上がる。
【００４０】
次いで、第２のクロックＣＫＢが立ち上がる。ここで、第２のフリップフロップ１３２の入力端子Ｄには、第１のフリップフロップ１３１の出力端子Ｑからの‘Ｈ’レベルが入力されているため、第２のフリップフロップ１３２の出力端子Ｑからは‘Ｈ’レベルが出力される。この‘Ｈ’レベルがエクスクルーシブ・オアゲート１３３の他方の入力端子に入力されるため、そのエクスクルーシブ・オアゲート１３３には共に‘Ｈ’レベルが入力されることとなり、従ってそのエクスクルーシブ・オアゲート１３３から出力される粗変調クロックＣＫＣは‘Ｈ’レベルから‘Ｌ’に変化する。このようにして、第２のクロックＣＫＢが立ち上がると粗変調クロックＣＫＣが立ち下がる。尚、粗変調クロックＣＫＣのデューティを保証するために、第１のクロックＣＫＡと第２のクロックＣＫＢとでは、位相が１８０度異なっている。また、これら２つの第１，第３のクロックＣＫＡ，ＣＫＢの立ち上がりは、交互に１回ずつ行なわれる。
【００４１】
このようにＣＫＡ，ＣＫＢが交互に１回ずつ立ち上がる限り、第１，第２のフリップフロップ１３１，１３２双方の出力端子Ｑの初期状態に関らず、ＣＫＡは粗変調クロックＣＫＣの立ち上がりを、ＣＫＢは粗変調クロックＣＫＣの立ち下がりを決定する。
【００４２】
次に、精変調部２００について、図６を参照して説明する。
【００４３】
図６は、精変調部の回路構成を示す図である。
【００４４】
図６に示す精変調部２００には、精遅延回路２１０（本発明にいう第２の遅延回路の一例に相当）と、第２のセレクタ２２０が備えられている。
【００４５】
精遅延回路２１０は、図２に示すＬＰＦ３２０からの印加電圧Ｖｃｏｎｔに応じて遅延量を変化させる第２の遅延素子２１０＿１，２１０＿２，２１０＿３，２１０＿４，２１０＿５が並列に接続された、粗変調クロックＣＫＣを遅延させる遅延回路である。各遅延素子２１０＿１，２１０＿２，２１０＿３，２１０＿４，２１０＿５は、各１８０ｐｓ，２４０ｐｓ，３００ｐｓ，３６０ｐｓ，４２０ｐｓの遅延値を有する。第２の遅延素子２１０＿１，２１０＿２，２１０＿３，２１０＿４，２１０＿５のうちのいずれの遅延素子を使用するのかは、演算回路４００からの指示を受けた第２のセレクタ２２０により選択される。例えば、遅延素子２１０＿３を使用していた場合、遅延素子２１０＿２に切り替えることで相対的に−６０ｐｓの遅延量の追加になり、逆に遅延素子２１０＿４に切り替えれば、相対的に６０ｐｓの遅延量の追加になる。つまり、この精変調部２００では、遅延量の調整の最小は６０ｐｓである。また、図１に示すスペクトラム拡散クロックジェネレータ１０に外部から入力される入力クロックＣＬＫＩＮの周波数が変化した場合であっても、その変化分に比例してその遅延値が変化するように、ＬＰＦ３２０からの電圧Ｖｃｏｎｔで第２の遅延素子２１０＿１，２１０＿２，２１０＿３，２１０＿４，２１０＿５の遅延値が調節される。
【００４６】
また、演算回路４００（図１，図２参照）には、外部から入力される一定周波数の入力クロックＣＬＫＩＮからその周波数を周期的に変動させるための位相を決定するセレクタ切替えテーブルが備えられている。
【００４７】
ここで、様々な周期（ここでは、６０ｐｓ刻みで調節可能な周期）を有する精変調クロックＣＬＫＯＵＴ（本発明にいう第２の変調クロックの一例に相当）を、どのように発生させるのかを、表１，表２，表３を参照して説明する。
【００４８】
【表１】
2007336271.tif 000003
【００４９】
表１には、入力クロックＣＬＫＩＮの周期Ｔ（９．６ｎｓ）を６０ｐｓだけ長くするために必要なセレクタ切替えテーブルが示されている。詳細には、第１のクロックＣＫＡに対する、入力クロックＣＬＫＩＮの周期Ｔ＝９．６６ｎｓ（９．６ｎｓ＋６０ｐｓ）を実現するためのテーブルである。
【００５０】
この表１に示す切替テーブルの上段には、ＶＣＤＬ１０００を構成する粗遅延回路１１０から出力される３２相のクロックのうちの選択されたＣＫ１，ＣＫ２，ＣＫ３が示されている。また、下段には、精変調部２００（Ｆｉｎｅ  Ｄｅｌａｙ）における第２の遅延素子２１０＿１，２１０＿２，２１０＿３，２１０＿４，２１０＿５が示されている。尚、ここでは、便宜上、第２の遅延素子２１０＿１，２１０＿２，２１０＿３，２１０＿４，２１０＿５を、符号（Ａ），（Ｂ），（Ｃ），（Ｄ），（Ｅ）で示す。
【００５１】
ＶＣＤＬから出力される３２相のクロックのうちのクロックＣＫを選択して、（Ａ），（Ｂ），（Ｃ），（Ｄ），（Ｅ）の順に切り替えていき、精調整の設定が端（（Ｅ））まで来たら、５進法の繰り上がりの要領で、今度はＶＣＤＬの多相の切替え（ＣＫ１からＣＫ２への切替え）を行なう。このようにして、第１のクロックＣＫＡに対する、入力クロックＣＬＫＩＮの周期Ｔ＝９．６６ｎｓを実現する。
【００５２】
第２のクロックＣＫＢに対する、入力クロックＣＬＫＩＮの周期Ｔ＝９．６６ｎｓの実現については、表２を参照して説明する。
【００５３】
【表２】
2007336271.tif 000004
【００５４】
表２は、第２のクロックＣＫＢに対する、入力クロックＣＬＫＩＮの周期Ｔ＝９．６６ｎｓを実現するためのテーブルである。
【００５５】
表１と比べてみると明らかなように、第２のクロックＣＫＢは、第１のクロックＣＫＡよりも１８０度（ＶＣＤＬにおける１６相分）進められている。
【００５６】
ＶＣＤＬから出力される３２相のクロックのうちのクロックＣＫ１７を選択して、（Ａ），（Ｂ），（Ｃ），（Ｄ），（Ｅ）の順に切り替えていき、精調整の設定が端（（Ｅ））まで来たら、５進法の繰り上がりの要領で、今度はＶＣＤＬの多相の切替え（ＣＫ１７からＣＫ１８への切替え）を行なう。このようにして、第２のクロックＣＫＢに対する、入力クロックＣＬＫＩＮの周期Ｔ＝９．６６ｎｓを実現する。
【００５７】
以降、第２のクロックＣＫＢは、第１のクロックＣＫＡの１６相分だけ進められているものとして、第１のクロックＣＫＡ用のテーブルのみ示す。
【００５８】
【表３】
2007336271.tif 000005
【００５９】
表３は、入力クロックＣＬＫＩＮの周期Ｔ（９．６ｎｓ）を２４０ｐｓだけ長くするために必要なセレクタ切替えテーブルである。
【００６０】
表３には、ＶＣＤＬから出力されるクロックＣＫ１の選択に対して（Ｅ）を選択し、クロックＣＫ２の選択に対して（Ｄ）を選択するというようにして切り替えを行なうことにより、入力クロックＣＬＫＩＮの周期Ｔ＝９．８４ｎｓ（９．６ｎｓ＋２４０ｐｓ）を実現する。このように、６０ｐｓ刻みで、様々な周期の精変調クロックＣＬＫＯＵＴを生成することができる。
【００６１】
尚、本実施形態では、３２相のクロックおよび５つの第２の遅延素子を備えた例で説明したが、これに限られるものではなく、本発明は、複数相のクロックおよび複数個の第２の遅延素子であればよい。また、入力クロックＣＬＫＩＮの周波数が変化すれば、多相クロック間の遅延量も連続的に変化することは勿論である。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施形態のスペクトラム拡散クロックジェネレータの回路構成を示す図である。
【図２】図１に示すスペクトラム拡散クロックジェネレータの、ＶＣＤＬの構成を含む回路構成を示す図である。
【図３】周波数変調された出力クロックを生成する原理を説明するための図である。
【図４】クロックの切替えタイミングを示す図である。
【図５】エッジディテクタの回路構成を示す図である。
【図６】精変調部の回路構成を示す図である。
【符号の説明】
【００６３】
１０  スペクトラム拡散クロックジェネレータ
１００  粗変調部
１１０  粗遅延回路
１１０＿１，１１０＿２，１１０＿３，…，１１０＿３０，１１０＿３１，１１０＿３２  第１の遅延素子
１２０  第１のセレクタ
１３０  エッジディテクタ
１３１  第１のフリップフロップ
１３２  第２のフリップフロップ
１３３  エクスクルーシブ・オアゲート
２００  精変調部
２１０  精遅延回路
２１０＿１，２１０＿２，２１０＿３，２１０＿４，２１０＿５  第２の遅延素子
２２０  第２のセレクタ
３００  遅延量制御部
３１０  ＰＦＤ
３２０  ＬＰＦ
４００  演算回路
１０００  ＶＣＤＬ
【図１】
2007336271.tif 000006
【図２】
2007336271.tif 000007
【図３】
2007336271.tif 000008
【図４】
2007336271.tif 000009
【図５】
2007336271.tif 000010
【図６】
2007336271.tif 000011