(57)【要約】【課題】歩留まりを向上させることができる半導体素子の製造方法を提供する。【解決手段】 多数の導電性パターンを含む基板を用意するステップと、 上記基板上に絶縁層を形成するステップと、 上記絶縁層を選択的にエッチングして多数のトレンチを形成するステップと、 上記各トレンチに金属配線を形成するステップと、を含み、 上記トレンチ間に位置した絶縁層の幅は、０．１８５〜０．２２５μｍの範囲を有することを特徴とする。【選択図】図９
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【特許請求の範囲】
【請求項１】
多数の導電性パターンを含む基板を用意するステップと、
上記基板上に絶縁層を形成するステップと、
上記絶縁層を選択的にエッチングして多数のトレンチを形成するステップと、
上記各トレンチに金属配線を形成するステップと、を含み、
上記トレンチ間に位置した絶縁層の幅は、０．１８５〜０．２２５μｍの範囲を有することを特徴とする半導体素子の製造方法。
【請求項２】
上記多数のトレンチを形成するステップは、
上記絶縁層上にフォトレジストを形成するステップと、
マスクを用いて上記フォトレジストを選択的に露光して多数のフォトレジストパターンを形成するステップと、
上記各フォトレジストパターンをマスクにして上記絶縁層をエッチングして多数のトレンチを形成するステップと、
を含むことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
上記トレンチ間に位置したフォトレジストパターンの幅は０．１９〜０．２３μｍの範囲を有することを特徴とする請求項２記載の半導体素子の製造方法。
【請求項４】
多数の導電性パターンを含む基板を用意するステップと、
上記基板上に第１絶縁層と第２絶縁層を形成するステップと、
上記第１と第２絶縁層を選択的にエッチングして多数のビアホールを形成するステップと、
上記各ビアホールと連通されるように上記第２絶縁層を選択的にエッチングして多数のトレンチを形成するステップと、
上記各ビアホール及び各トレンチに金属配線を形成するステップと、を含み、
上記トレンチ間に位置した絶縁層の幅が０．１８５〜０．２２５μｍの範囲を有することを特徴とする半導体素子の製造方法。
【請求項５】
上記多数のビアホールを形成するステップは、
上記第２絶縁層上に第１フォトレジストを形成するステップと、
第１マスクを用いて上記第１フォトレジストを選択的に露光して多数の第１フォトレジストパターンを形成するステップと、
上記各第１フォトレジストパターンをマスクにして上記第１と第２絶縁層をエッチングして多数のビアホールを形成するステップと、
を含むことを特徴とする請求項４記載の半導体素子の製造方法。
【請求項６】
上記多数のトレンチを形成するステップは、
上記第２絶縁層上に第２フォトレジストを形成するステップと、
第２マスクを用いて上記第２フォトレジストを選択的に露光して多数の第２フォトレジストパターンを形成するステップと、
上記各第２フォトレジストパターンをマスクにして上記第２絶縁層をエッチングして多数のビアホールを形成するステップと、
を含むことを特徴とする請求項４記載の半導体素子の製造方法。
【請求項７】
上記トレンチ間に位置した第２フォトレジストパターンの幅は０．１９〜０．２３μｍの範囲を有することを特徴とする請求項６記載の半導体素子の製造方法。
【請求項８】
上記ビアホールと上記トレンチとの間に形成されたフェンスを除去するステップを更に含むことを特徴とする請求項４記載の半導体素子の製造方法。
【請求項９】
上記フェンスは、１２ｓｃｃｍ〜１８ｓｃｃｍの範囲を有するＣＨＦ３ガスを３秒〜５秒の範囲で進行するＲＩＥ工程により除去することを特徴とする請求項８記載の半導体素子の製造方法。
【請求項１０】
多数の導電性パターンを含む基板を用意するステップと、
上記基板上に絶縁層を形成するステップと、
上記絶縁層を選択的にエッチングして多数のトレンチを形成するステップと、
上記各トレンチに金属配線を形成するステップと、を含み、
上記各トレンチの幅と上記トレンチ間に位置した絶縁層の幅の割合は０．４５〜０．５５の範囲を有することを特徴とする半導体素子の製造方法。
【請求項１１】
上記多数のトレンチを形成するステップは、
上記絶縁層上にフォトレジストを形成するステップと、
マスクを用いて上記フォトレジストを選択的に露光して多数のフォトレジストパターンを形成するステップと、
上記各フォトレジストパターンをマスクにして上記絶縁層をエッチングして多数のトレンチを形成するステップと、
を含むことを特徴とする請求項１０記載の半導体素子の製造方法。
【請求項１２】
上記フォトレジストパターン間の幅と上記フォトレジストの幅の割合は０．４６〜０．５６の範囲を有することを特徴とする請求項１１記載の半導体素子の製造方法。
【請求項１３】
多数の導電性パターンを含む基板を用意するステップと、
上記基板上に第１絶縁層と第２絶縁層を形成するステップと、
上記第１と第２絶縁層を選択的にエッチングして多数のビアホールを形成するステップと、
上記各ビアホールと連通されるように上記第２絶縁層を選択的にエッチングして多数のトレンチを形成するステップと、
上記各ビアホール及び各トレンチに金属配線を形成するステップと、を含み、
上記各トレンチの幅と上記トレンチ間に位置した絶縁層の幅の割合は０．４５〜０．５５の範囲を有することを特徴とする半導体素子の製造方法。
【請求項１４】
上記多数のビアホールを形成するステップは、
上記第２絶縁層上に第１フォトレジストを形成するステップと、
第１マスクを用いて上記第１フォトレジストを選択的に露光して多数の第１フォトレジストパターンを形成するステップと、
上記各第１フォトレジストパターンをマスクにして上記第１と第２絶縁層をエッチングして多数のビアホールを形成するステップと、
を含むことを特徴とする請求項１３記載の半導体素子の製造方法。
【請求項１５】
上記多数のトレンチを形成するステップは、
上記第２絶縁層上に第２フォトレジストを形成するステップと、
第２マスクを用いて上記第２フォトレジストを選択的に露光して多数の第２フォトレジストパターンを形成するステップと、
上記各第２フォトレジストパターンをマスクにして上記第２絶縁層をエッチングして多数のビアホールを形成するステップと、
を含むことを特徴とする請求項１３記載の半導体素子の製造方法。
【請求項１６】
上記フォトレジストパターン間の幅と上記フォトレジストの幅の割合は０．４６〜０．５６の範囲を有することを特徴とする請求項１５記載の半導体素子の製造方法。
【請求項１７】
上記ビアホールと上記トレンチとの間に形成されたフェンスを除去するステップを更に含むことを特徴とする請求項１３記載の半導体素子の製造方法。
【請求項１８】
上記フェンスは、ＣＨＦ３ガスを用いるＲＩＥ工程により除去することを特徴とする請求項１７記載の半導体素子の製造方法。
【請求項１９】
上記ＲＩＥ工程は、３秒〜５秒の範囲で進行することを特徴とする請求項１８記載の半導体素子の製造方法。
【請求項２０】
上記ＣＨＦ３ガスは、１２ｓｃｃｍ〜１８ｓｃｃｍの範囲を有することを特徴とする請求項１８記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、特に歩留まりを向上させることができる半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子は、ＢＥＯＬ（Back-End-Of-Line）工程によりＦＳＧからなる金属間絶縁膜を形成して、その上に銅（Ｃｕ）からなる金属配線を形成する。このような半導体素子は既存のアルミニウム（Ａｌ）からなる金属配線を形成するためにサブトラクティブ（subtractive）方式を用いて金属化する代わりに、ダマシン工程が採用された。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
これによって、ＢＥＯＬ工程上の工程条件が大きく変わるようになったが、まだこのような工程条件が最適化されていない。結局、工程条件が最適化しないことによって、半導体素子に対する歩留まりが顕著に低下する問題がある。
【０００４】
本発明は、歩留まり低下の原因を探して最適の工程条件を確保することによって、歩留まりを向上させることができる半導体素子の製造方法を提供することをその目的とする。
【課題を解決するための手段】
【０００５】
本発明の第１実施態様によれば、多数の導電性パターンを含む基板を用意するステップと、上記基板上に絶縁層を形成するステップと、上記絶縁層を選択的にエッチングして多数のトレンチを形成するステップと、上記各トレンチに金属配線を形成するステップと、を含み、上記トレンチ間に位置した絶縁層の幅は、０．１８５〜０．２２５μｍの範囲を有する。
【０００６】
本発明の第２実施態様によれば、多数の導電性パターンを含む基板を用意するステップと、上記基板上に第１絶縁層と第２絶縁層を形成するステップと、上記第１と第２絶縁層を選択的にエッチングして多数のビアホールを形成するステップと、上記各ビアホールと連通されるように上記第２絶縁層を選択的にエッチングして多数のトレンチを形成するステップと、上記各ビアホール及び各トレンチに金属配線を形成するステップと、を含み、上記トレンチ間に位置した絶縁層の幅が０．１８５〜０．２２５μｍの範囲を有する。
【０００７】
本発明の第３実施態様によれば、多数の導電性パターンを含む基板を用意するステップと、上記基板上に絶縁層を形成するステップと、上記絶縁層を選択的にエッチングして多数のトレンチを形成するステップと、上記各トレンチに金属配線を形成するステップとを含み、上記各トレンチの幅と上記トレンチ間に位置した絶縁層の幅の割合は０．４５〜０．５５の範囲を有する。
【０００８】
本発明の第４実施態様によれば、多数の導電性パターンを含む基板を用意するステップと、上記基板上に第１絶縁層と第２絶縁層を形成するステップと、上記第１と第２絶縁層を選択的にエッチングして多数のビアホールを形成するステップと、上記各ビアホールと連通されるように上記第２絶縁層を選択的にエッチングして多数のトレンチを形成するステップと、上記各ビアホール及び各トレンチに金属配線を形成するステップとを含み、上記各トレンチの幅と上記トレンチ間に位置した絶縁層の幅の割合は０．４５〜０．５５の範囲を有する。
【発明の効果】
【０００９】
本発明によれば、セルスペース領域を増加させ、フェンス除去ステップの時間を減らすことによって、半導体素子の歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１０】
以下、添付した図面を参照しつつ本発明の実施形態を詳細に説明する。
【００１１】
まず、歩留まりの低下の原因をさまざまな実験により把握する。
【００１２】
歩留まりと関連した分析、モニタリング、歩留まり向上スプリットテスト（split test）に使われた半導体素子は、コア領域が１．２Ｖ、Ｉ／Ｏ領域はが．３Ｖの駆動電圧で作動するトランジスタを有しており、トランジスタはＳＴＩ（shallow trench isolation）構造が適用された。
【００１３】
上記トランジスタは、コバルトサリサイド、ＦＳＧからなるＩＭＤ（Inter Metal Dielectric）膜、銅配線を備えている。上記銅配線はダマシン工程によって形成することができ、上記銅配線は多数の層で形成されることがある。
【００１４】
半導体素子での歩留まりは、ＳＲＡＭブロックの歩留まりに代えることができる。これは主にＳＲＡＭ領域が工程のデザインルール面から見た時、最も厳格に設計される部分であるためである。本発明で使われた全ての歩留まりデータはＳＲＡＭの歩留まりを採択した。本発明で使われたＧＬ１３レティクルには全体で４個の４Ｍ ＳＲＡＭ歩留まりモニタリングブロック（Ｒ２〜Ｒ５）が備えられている。各ブロックの面積は同一である。
【００１５】
歩留まりの低下の原因を把握するための実験は次のような２ステップの過程で進行する。
【００１６】
第１のステップは、歩留まりの水準の正確な把握と共に、歩留まりの減少を引き起こす現象を捜し出して、これを定量化するものである。
【００１７】
第２のステップは、上記歩留まりの減少の原因を除去すると共に、歩留まりを向上させる歩留まり向上解決案を提供し検証するステップである。
【００１８】
図１は、半導体素子の歩留まりの傾向を示す図である。
【００１９】
ＳＲＡＭ歩留まりの水準の分析と、歩留まりの減少を引き起こす因子を定量的に把握するために１３個のロットの歩留まりモニタリング結果を図１に示した。
【００２０】
図１に示すように、１３個のロットに対し平均４７．１％の歩留まりで、全般的に歩留まりが低いことが分かる。最も高い歩留まりとなったロット（ｌｏｔ  Ｋ）と最も低い歩留まりとなったロット（ｌｏｔ  Ｃ）の平均歩留まりの差は３９．２％であって、安定した歩留まりが確保できていないことが分かる。
【００２１】
各々の歩留まりモニタリングロットのウエハ別歩留まりを見た結果、全体の１３個のロット中の最初の４個のロット（ｌｏｔ  Ａ〜ｌｏｔ  Ｄ）を除外した残りの９個のロット（ｌｏｔ  Ｅ〜ｌｏｔ  Ｍ）全てに対し、ウエハの工程進行順序がスロットディペンデンシ（Slot Dependency；以下、Ｓ／Ｄと称する）と関連があることが確認された。
【００２２】
図２は、スロットディペンデンシを見せた代表的なロットのウエハスロット別歩留まりを示すグラフである。代表的なロットに図１から５番目のロット（lot E）が選択された。図２に示すように、最初の１枚のウエハから最後の１枚のウエハに行くほど歩留まりが向上することを見ることができる。
【００２３】
Ｓ／Ｄが見られたロットのみを対象にして３つの分析が進行した。第１の分析は、ウエハ進行順序別に歩留まりデータを累積させた平均値と標準偏差であって、Ｓ／Ｄの様態を定量化するものである。第２の分析は、各ロット別の最初の１枚のウエハと最後の１枚のウエハの各々の不良モードの差を確認するものである。第３の分析は、ウエハ内の各々のダイ（die）位置別に不良率を定量化してウエハ内で特定の領域別に歩留まりに有意差があるかどうかを確認するものである。
【００２４】
まず、第１の分析に従って進行した工程進行順序によるウエハの累積歩留まり様態が図３に図示された。図３において、ｘ軸は図１で用いられた９個のロット（ｌｏｔ  Ｅ〜ｌｏｔ  Ｍ）の各々で工程進行順序に従うウエハを示す。＃０１から＃１５は、各々ウエハを表す。数字が小さいほど各単位工程で先に進行したことを意味する。ｙ軸は歩留まりを表すものであって、４Ｍ ＳＲＡＭ（Ｒ２〜Ｒ５）の歩留まりモニタリング結果を全部反映して平均で表示した値である。
【００２５】
図３に示すように、最初の１枚のウエハ（＃０１）と最後の１枚のウエハ（＃１５）のＳＲＡＭ歩留まりの差は３４％に達する。１つのロット内のウエハが工程進行順序別に明確にＳ／Ｄが見られることを確認することができた。
【００２６】
統計プログラムでピアソン相関係数を求めて検定してみれば、ｒ値０．８０８、ｐ値は０．０００であって、ウエハの工程進行順序とＳ／Ｄとの間に非常に強い正の相関関係があることを確認した。結果的に、このようなＳ／Ｄ傾向が低い歩留まりに寄与する因子であるということが証明された。
【００２７】
第２の分析によって、最初の１枚のウエハと最後の１枚のウエハに対する不良モードと不良モードの数の差が分析された。[表１]から分かるように、Ｓ／Ｄを見せるロットの主要不良モードは部分、１ビット、そしてｃｏｌ２ビットであることができる。１ビットの場合は最初の１枚のウエハや最後の１枚のウエハで不良数の差は大きくないが、素子の全般的な低い歩留まりに影響を及ぼす因子であることを確認した。すなわち、半導体素子のＢＥＯＬ工程と関連した部分及びｃｏｌ２ビットと、ＦＥＯＬ工程と関連した１ビット不良の減少が、歩留まりの向上のために必ず必要であるということが分かる。部分不良の場合はコラム不良と共に、ＢＥＯＬ金属配線のブリッジ性欠陥が発生した場合に主に発見される不良モードであり、ｃｏｌ２ビット不良の場合は、マイクロブリッジ類の欠陥や、コンタクトのオープン性欠陥を発生した場合に発見される不良モードであると知られている。
【００２８】
【表１】
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【００２９】
第３の分析によって、ウエハ内の各々のダイ位置別に不良率を定量化して、ウエハ内で特定の領域別に歩留まりに有意差があるかどうかを確認した。
【００３０】
図４は、ウエハのダイポジションマップを示す図である。ウエハ上の各々のダイに対し数字を与えた。数字が増加するほどウエハの縁部に位置したダイであることを表す。
【００３１】
図５は、スロットディペンデンシを表さないロットに対する不良率を示すグラフである。
【００３２】
図５の場合、Ｓ／Ｄを見せなかったロットに対してはウエハの中央領域と縁領域間に有意差がないことと表れた。
【００３３】
図６は、スロットディペンデンシを表すロットに対する不良率を示すグラフである。
【００３４】
図６に図示されたデータに基づいて統計プログラムでピアソン相関係数を求めると、ｒ値が０．５７６、ｐ値が０．００１であって、不良率とダイポジションと間に負の相関関係があることを確認した。すなわち、ウエハの中央領域が不良率が高いことを確認した。以上、総合して見れば、半導体素子のＳ／Ｄとウエハ中央領域での相対的に高い不良率の傾向性は互いに緊密に影響を及ぼしていることが分かる。すなわち、Ｓ／Ｄを見せる場合にはウエハの中央領域で高い不良率となる。
【００３５】
したがって、Ｓ／Ｄは、結局各々のウエハのＳＲＡＭ歩留まりにより表れるので、ウエハの歩留まりに直接的に影響を及ぼす縁領域に対して高い水準の中央領域の不良率を減少させれば、Ｓ／Ｄの減少も同時に図ることができるという結論が得られる。
【００３６】
本発明では、分析された３つの主要不良モード（部分不良、１ビット不良、そしてｃｏｌ２ビット不良）を最小化させることができる方法を探す過程を進行した。すなわち、半導体素子のＳＲＡＭ歩留まりの向上のために、本発明では部分不良、１ビット不良、そしてｃｏｌ２ビット不良等の最小化に焦点を合せて、ウエハ中央領域での不良率を減少させることを目標に設定した。
【００３７】
この中で、特にＢＥＯＬ工程領域では、１ビット不良の減少のための項目が歩留まりモニタリングロットに既に多様に適用されて来たので、これの延長線上で追加的な項目が適用された。
【００３８】
すなわち、部分不良（あるいは、コラム不良）やｃｏｌ２ビット不良の減少のために、ＢＥＯＬ工程ではＰＣＭマップデータを用いたウエハの中央領域と縁領域の電気的なパラメータ別の有意差分析を一次的に進行した。参考に、１ビット不良は前述したように、ウエハ上のマップ傾向性に及ぼす影響は少ないと判断したので、持続的な不良分析を通じた現象の把握とスプリット項目の適用を通じた１ビット不良の減少方案を探すことに主眼点を置いた。
【００３９】
図７は、典型的な「ＣＳ  ｎｏｔ  ｏｐｅｎ」類型の１ビット不良に対する不良分析断面ＦＩＢ（Focus Ion Beam）イメージであり、[表２]には１ビット不良の減少のために今まで行われたスプリット項目を簡単に表に整理した。
【００４０】
【表２】
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【００４１】
[表２]から分かるように、１ビット不良の減少のための活動（activities）は、大部分がパーティクル減少を目的としている。
【００４２】
図７において、７０１は銅配線を表し、７０２はプラグを表し、７０３はゲート電極を表し、７０４はＳＴＩを表し、７０５はパーティクルを表し、７０６は絶縁層を表す。
【００４３】
半導体素子の低い歩留まりに影響を及ぼすことと分析されたＢＥＯＬ工程の部分不良は、図８に示すように、銅配線７０１のショートを誘発するブリッジ類の欠陥により発生することと推測される。図８（ａ）と図８（ｂ）は絶縁層７０６の幅（ｄ）が相異する場合を表す。これによって、銅配線７０１のオープン／ショートの可否が判別できるコム（comb）パターンに対するテスト結果で、図８（ａ）と図８（ｄ）全てで銅配線７０１のショートが発生することが分かる。これからウエハの中央領域が縁領域より相対的に銅配線７０１のショート不良がたくさん発生することが分かる。
【００４４】
本発明では、ブリッジ類の欠陥を誘発する原因を除去するために、大きく２つの観点で措置を行なった。第１の措置は、ＳＲＡＭセル領域で目撃される脆弱なセルスペースＤＩＣＤを１０ｎｍ増加させるものである。第２の措置は、セレーション（serration）現象を最小化させるようにトレンチＲＩＥ（Reactive Ion Etching）工程の条件をチューニングするものである。
【００４５】
フォトリソグラフィ工程では、ウエハの上にフォトレジストを塗布し露光した後、現像すると、希望するフォトレジストパターンがウエハ上に形成されるが、このように形成されたＰＲパターンに対してＣＤ（critical dimension）を測定した値をＤＩＣＤという。
【００４６】
また、上記フォトリソグラフィ工程が完了した後には、エッチング工程を進行して上記フォトレジストパターンによって実際のウエハ上にパターンが形成されるが、このようにエッチング工程後にウエハの上に具現されたパターンに対してＣＤを測定した値をＦＩＣＤという。
【００４７】
上記セルスペースＣＤは上記絶縁層の幅（ｄ）を表す。
【００４８】
まず、第１の措置について説明する。
【００４９】
本発明のＤＩＣＤは、０．２１０＋／−０．０２０μｍであり、ＦＩＣＤは０．２０５＋／−０．０２０μｍである。図９において、ＣＭＰ（Chemical Mechanical Polishing）工程後に見たＤＩＣＤ調整前／後のセルスペース領域の平面イメージを表す。図９（ａ）はＤＩＣＤを増加する前の図であり、図９（ｂ）はＤＩＣＤを１０ｎｍ増加した後の図である。図９（ａ）と図９（ｂ）に示すように、ＤＩＣＤが増加することにつれて、絶縁層の幅も増加することが分かる。
【００５０】
このような結果に基づいて、本発明はＤＩＣＤとＦＩＣＤを割合で表すことができる。
【００５１】
フォトリソグラフィ工程を進行する場合、ウエハ上にフォトレジストパターンと、フォトレジストパターン間に区分される。このようなフォトレジストパターンに基づいて絶縁層をエッチングすれば、フォトレジストパターンに対応した絶縁層はそのまま維持され、フォトレジストパターン間に対応した絶縁層はエッチングされてトレンチが形成される。
【００５２】
ＤＩＣＤの場合、フォトレジストパターン間の幅とフォトレジストの幅の割合（ratio）は０．４６〜０．５６である。
【００５３】
ＦＩＣＤの場合、トレンチの幅と絶縁層の幅の割合（ratio）は０．４５〜０．５５である。
【００５４】
第２の措置を説明する。
【００５５】
トレンチＲＩＥ後、セレーション改善のための工程条件のチューニングは大きく２つの方向に接近した。トレンチＲＩＥ工程において、ポリマーガスであるＣＨＦ３の量を調整するものであり、第２はトレンチＲＩＥ工程のフェンス除去ステップの時間を調整してその効果を説明する。
【００５６】
上記フェンスに対してより具体的に説明すれば、次の通りである。
【００５７】
図１０は、フェンスを説明するための図である。図１０に示すように、デュアルダマシンパターンを形成させるためには、ビアホール１０１パターンを先に形成させ、次に、ビアファーストスキーム（via first scheme）工程を用いてトレンチパターン１０２を形成させる。上記トレンチ１０２を形成させるためのエッチング工程を進めてから工程条件が最適化していない時にはトレンチ１０２とビアホール１０１との間の縁に垣根のようにフェンス１０３形態の異質物が残って後続のバリヤ層やシード形成工程に良くない影響を及ぼし、結局、最終的に銅配線の品質を低下させる。上記フェンス１０３の形成を最小化するための工程がフェンス除去ステップである。
【００５８】
図１１はＣＨＦ３の量を調整してセレーションの増減を説明するための図であり、図１２は工程時間を調整してセレーションの増減を説明するための図である。
【００５９】
図１１において、トレンチを形成するための基本工程条件を見れば、１５０ｍＴの圧力、４００度の温度、２００ｓｃｃｍ Ａｒ、５０ｓｃｃｍ ＣＦ４、９ｓｃｃｍ Ｏ２である。図１１において、（ａ）、（ｂ）、（ｃ）は、各々ＣＨＦ３が１０ｓｃｃｍ、２０ｓｃｃｍ、１５ｓｃｃｍである。
【００６０】
図１２において、フェンスを除去するための基本工程条件を見れば、４８０ｍＴの圧力、４００度の温度、１５ｓｃｃｍ ＣＦ４、６００ｓｃｃｍ Ｎ２、５００ｓｃｃｍ Ｈ２である。図１２において、（ａ）、（ｂ）、（ｃ）は、各々１５ｓｅｃ、１０ｓｅｃ、５ｓｅｃである。
【００６１】
図１１の（ｃ）に示すように、１５ｓｃｃｍのＣＨＦ３である時、セレーションが殆ど発生しないことが分かる。
【００６２】
図１２の（ｃ）に示すように、５ｓｅｃの時間でフェンス除去ステップを進行する際、セレーションが殆ど発生しないことが分かる。
【００６３】
図１３は、前述した歩留まり向上活動と共に、このような結果を反映した５個のロットのＳＲＡＭ歩留まりモニタリング結果を示すグラフである。
【００６４】
図１３に示すように、このような結果を反映した５個のロットのＳＲＡＭ歩留まりは全般的に高く表れた。すなわち、最適化したＤＩＣＤと工程条件の改善を反映して５個のロットに対しＳＲＡＭ歩留まりモニタリングを遂行した結果、５個のロットで全て歩留まりが７０％以上を維持している。このような結果から、ウエハ上の縁領域と中央領域間の歩留まり有意差が殆ど無いことを確認することができる。併せて、Ｓ／Ｄ現象も非常に良好になったことを確認した。
【００６５】
したがって、本発明に係るＳＲＡＭの歩留まりは、既存の１３個のロットの平均ＳＲＡＭの歩留まりが４７．１％と比較した際、約２６％程度増加したことが分かる。特に、ウエハの中央領域で歩留まりが低下するが、本発明によれば、ウエハの中央領域が縁領域と類似な歩留まりを維持することができる。
【図面の簡単な説明】
【００６６】
【図１】０．１３μｍ ＦＣＴ歩留まりの傾向を示す図である。
【図２】スロットディペンデンシを見せた代表的なロットのウエハスロット別歩留まりを示すグラフである。
【図３】工程進行順序によってウエハの累積歩留まり様態を示すグラフである。
【図４】ウエハのダイポジションマップを示す図である。
【図５】スロットディペンデンシを表さないロットに対する不良率を示すグラフである。
【図６】スロットディペンデンシを表すロットに対する不良率を示すグラフである。
【図７】「ＣＳ  ｎｏｔ  ｏｐｅｎ」類型の１ビット不良を説明するためのウエハのＦＩＢ断面図である。
【図８】ブリッジ欠陥による銅配線間のショートを説明するための図である。
【図９】従来のセルスペースと本発明のセルスペースを比較説明するための図である。
【図１０】フェンスを説明するための図である。
【図１１】ＣＨＦ３の量を調整してセレーションの増減を説明するための図である。
【図１２】工程時間を調整してセレーションの増減を説明するための図である。
【図１３】本発明に係る製造方法が適用された最近の１５ロットのＳＲＡＭ歩留まりモニタリング結果を示すグラフである。
【符号の説明】
【００６７】
１０１…ビアホール、 １０２…トレンチ、 １０３…フェンス、 ７０１…銅配線、 ７０２…プラグ、 ７０３…ゲート電極、 ７０４…ＳＴＩ、 ７０５…パーティクル、 ７０６…絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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