(57)【要約】【課題】  信号切替回路の出力インピーダンスは、切替制御電圧の影響を受けて変動したり、想定された外部回路と異なる外部回路が、出力端子に接続された場合にインピーダンス不整合が生ずることがあった。【解決手段】  半導体信号切替回路は、切替制御端子（４、５）に印加される切替制御信号に応答して信号経路の導通状態と遮断状態とを切り替えるスイッチ回路（３１、３２）を具備する。スイッチ回路（３１、３２）は、接続端子（２、３）と、外部制御端子（６、７）と、インピーダンス可変回路（１９、２９）とを備える。接続端子（２、３）は、外部回路（図示せず）に接続する。外部制御端子（６、７）は、外部制御信号が印加される。インピーダンス可変回路（１９、２９）は、信号経路に対してシャントに接続される。このスイッチ回路（３１、３２）の接続端子（２、３）からみたインピーダンスは、外部制御信号に基づいて調整される。【選択図】  図３
2007019590.tif 000002
【特許請求の範囲】
【請求項１】
外部回路に接続する接続端子と、
外部制御信号が印加される外部制御端子と、
信号経路に対してシャントに接続されるインピーダンス可変回路と
を備え、切替制御端子に印加される切替制御信号に応答して前記信号経路の導通状態と遮断状態とを切り替えるスイッチ回路
を具備し、
前記スイッチ回路の前記接続端子からみたインピーダンスは、前記外部制御信号に基づいて調整される
半導体信号切替回路。
【請求項２】
前記インピーダンス可変回路は、第５トランジスタを備え、
前記第５トランジスタのゲートは、前記外部制御端子に接続され、前記外部制御信号に基づいてチャネル抵抗が制御される
請求項１に記載の半導体信号切替回路。
【請求項３】
前記インピーダンス可変回路は、
前記外部制御信号により逆方向にバイアスされて等価インピーダンスを制御されるダイオードと、
前記ダイオードに直列に接続され、前記ダイオードに印加されるバイアス電圧が前記信号経路に印加されないように遮断するコンデンサと
を具備する
請求項１に記載の半導体信号切替回路。
【請求項４】
前記ダイオードは、ＰＩＮ（Ｐ−Ｉｎｓｔｒｉｎｓｉｃ−Ｎ）ダイオードである
請求項３に記載の半導体信号切替回路。
【請求項５】
複数の前記スイッチ回路を具備し、
前記複数の前記スイッチ回路の各々の前記接続端子からみたインピーダンスは、前記外部制御信号に基づいて調整される
請求項１から請求項４のいずれかに記載の半導体信号切替回路。
【請求項６】
前記複数の前記スイッチ回路の各々は、個別に設定される前記外部制御信号に基づいて前記インピーダンスを調整される
請求項５に記載の半導体信号切替回路。
【請求項７】
前記複数の前記スイッチ回路の各々は、同一の前記外部制御信号が印加される
請求項５に記載の半導体信号切替回路。
【請求項８】
前記スイッチ回路は、前記遮断状態のとき、前記外部制御信号に基づいて調整される前記インピーダンスにより前記外部回路を終端する
請求項１から請求項７のいずれかに記載の半導体信号切替回路。
【請求項９】
前記複数の前記スイッチ回路のうちの１つのスイッチ回路は、前記切替制御信号に応答して前記導通状態になり、
前記複数の前記スイッチ回路のうちの他のスイッチ回路は、前記切替制御信号に応答して前記遮断状態になり、前記外部制御信号に基づいて調整される前記インピーダンスにより前記外部回路を終端する
請求項５から請求項７のいずれかに記載の半導体信号切替回路。
【請求項１０】
前記スイッチ回路は、
前記接続端子を端点とする前記信号経路の反対側の端点である第２接続端子と、
前記第２接続端子と前記接続端子との間に直列に接続され、前記接続端子と前記第２端子との間の導通状態と遮断状態とを制御する第１及び第３トランジスタと、
前記第１トランジスタと前記第３トランジスタとの接続ノードと、グランドとの間に接続され、前記接続端子と前記第２端子との間が遮断状態のときに漏洩する信号を減衰させる第２トランジスタと、
前記接続端子と前記インピーダンス可変回路との間に接続され、前記接続端子と前記インピーダンス可変回路との間の導通状態と遮断状態とを制御する第４トランジスタと
を備える
請求項１から請求項９のいずれかに記載の半導体信号切替回路。
【請求項１１】
第１端子と第２端子との間に直列に接続される第１１及び第１３トランジスタと、
前記第１１トランジスタと前記第１３トランジスタとの接続ノードと、グランドとの間に接続される第１２トランジスタと、
前記第２端子とグランドとの間に第１４トランジスタを介して接続される第１インピーダンス可変回路と、
前記第１端子と第３端子との間に直列に接続される第２１及び第２３トランジスタと、
前記第２１トランジスタと前記第２３トランジスタとの接続ノードと、グランドとの間に接続される第２２トランジスタと、
前記第３端子とグランドとの間に第２４トランジスタを介して接続される第２インピーダンス可変回路と、
前記第１１トランジスタのゲートと、前記第１３トランジスタのゲートと、前記第２２トランジスタのゲートと、前記第２４トランジスタのゲートとに接続される第１切替制御端子と、
前記第２１トランジスタのゲートと、前記第２３トランジスタのゲートと、前記第１２トランジスタのゲートと、前記第１４トランジスタのゲートとに接続される第２切替制御端子と、
前記第１インピーダンス可変回路のインピーダンスを調整する第１外部制御信号を印加する第１外部制御端子と、
前記第２インピーダンス可変回路のインピーダンスを調整する第２外部制御信号を印加する第２外部制御端子と
を具備し、
前記第１切替制御端子と前記第２切替制御端子とに印加される切替制御信号に応答して、前記第１端子と前記第２端子との間の信号経路と前記第１端子と前記第３端子との間の信号経路との一方の信号経路を導通状態、他方の信号経路を遮断状態にし、
前記第１外部制御信号及び前記第２外部制御信号に基づいて、前記遮断状態の信号経路の前記第２端子又は前記第３端子である遮断側端子から内部をみたインピーダンスを、前記遮断側端子に接続される外部回路のインピーダンスに整合させる
半導体信号切替回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号切替回路に関し、特に、インピーダンス整合が重視される信号切替回路に関する。
【背景技術】
【０００２】
一般にインピーダンス整合が重視される通信機、携帯電話端末等に用いられる信号切替回路において、最も重視される特性は、交流信号通過時の通過損失と遮断側の信号反射である。この特性は、信号切替回路とそれに接続される回路との間のインピーダンスの整合によって大きく影響を受ける。従来の回路ではインピーダンスの微調整ができないため、結果として遮断側のインピーダンス不整合が生じ、遮断側に接続される回路に信号の反射が発生することになる。
【０００３】
半導体を用いた信号切替回路には、以下のような技術が知られている。特開平１０−２１５１６２号公報には、ＩＣ化されたスイッチ回路に関する技術が開示されている。そのスイッチ回路は、少なくとも第１、第２、第３の入出力端子と、第１と第２の入出力端子間の第１の信号経路と、第１と第２の入出力端子間の第２の信号経路と、第１から第４のスイッチング素子を備えている。第１の信号経路は、第１と第２の入出力端子間に直列に接続された少なくとも２つのスイッチング素子を含む。第２の信号経路は、第１と第３の入出力端子間に直列に接続された少なくとも２つのスイッチング素子を含む。第１のスイッチング素子は、第１の信号経路中の第１の入出力端子側のスイッチング素子の第２の入出力端子側の端部とチップ上の共通グランドとの間に接続される。第２のスイッチング素子は、第１の信号経路中の第２の入出力端子側のスイッチング素子の第２の入出力端子側の端部とＩＣ外部のグランドとの間に接続される。第３のスイッチング素子は、第２の信号経路中の第１の入出力端子側のスイッチング素子の第３の入出力端子側の端部とチップ上の共通グランドとの間に接続される。第４のスイッチング素子は、第２の信号経路中の第３の入出力端子側のスイッチング素子の第３の入出力端子側の端部とＩＣ外部のグランドとの間に接続される。
【０００４】
また、特開平１０−３０３７２０号公報には、半導体スイッチ集積回路に関する技術が開示されている。半導体スイッチ集積回路は、第１及び第２半導体スイッチ素子と、第３半導体スイッチ素子と、第４半導体スイッチ素子とを備える。第１及び第２半導体スイッチ素子は、入出力端子間に直列接続され、入出力開閉を担う。第３半導体スイッチ素子は、入力端子にドレイン電極が接続され、かつソース電極が接地電位に接続される。第３半導体スイッチ素子は、第１及び第２半導体スイッチ素子が非導通時に導通となる。第４半導体スイッチ素子は、第１半導体スイッチ素子のドレイン電極と第２半導体スイッチ素子のソース電極の接続点にドレイン電極が接続され、かつソース電極が接地電位に接続される。第４半導体スイッチ素子は、第１及び第２半導体スイッチ素子が非導通時に導通となる。第３半導体スイッチ素子が介在する入力端子と接地電位端子との間に抵抗が付加される。この抵抗は、第３半導体スイッチ素子のソース電極と接地電位との間に存在する所要周波数におけるインピーダンスと比較して十分高くなる抵抗値を有する。
【０００５】
さらに、特開２００３−１９８３４４号公報には、伝送対象の高周波信号に対して、入力端子から第１出力端子又は第２出力端子への出力を切り替える高周波スイッチ回路が開示されている。高周波スイッチ回路は、高周波フィルタと、整合回路と、第１及び第２の切替回路とを備える。高周波フィルタは、入力端子と第１出力端子間の高周波信号の通過と減衰の切り替えを行なう。整合回路は、高周波信号に対して、第１出力端に接続される外部回路とのインピーダンス整合をとる。第１及び第２の切替回路は、高周波信号に対して２つの切替端子間の通過と減衰の切り替えを行なう。第１の切替回路の切替端子の一端は入力端子に接続され、他端は第２出力端子に接続される。第２の切替回路の切替端子の一端は第１出力端子に接続され、他端は整合回路を介して接地されている。
【０００６】
また、特開２００２−２９０１０４号公報には、高周波スイッチ回路が開示されている。この高周波スイッチ回路は、第１〜第６の信号端子（ＲＦ１〜ＲＦ６）と、第１〜第１０のスイッチ（ＦＥＴ１〜ＦＥＴ１０）とを備える。第１のスイッチ（ＦＥＴ１）は、第１の信号端子（ＲＦ１）と第２の信号端子（ＲＦ２）とを連絡する第１の信号経路に挿入接続される。第２のスイッチ（ＦＥＴ２）は、第２の信号端子（ＲＦ２）と第３の信号端子（ＲＦ３）とを連絡する第２の信号経路に挿入接続される。第３のスイッチ（ＦＥＴ３）は、第２の信号端子（ＲＦ２）と第４の信号端子（ＲＦ４）とを連絡する第３の信号経路に挿入接続される。第４のスイッチ（ＦＥＴ４）は、第４の信号端子（ＲＦ４）と第５の信号端子（ＲＦ５）とを連絡する第４の信号経路に挿入接続される。第５のスイッチ（ＦＥＴ５）は、第５の信号端子（ＲＦ５）と第６の信号端子（ＲＦ６）とを連絡する第５の信号経路に挿入接続される。第６のスイッチ（ＦＥＴ６）は、第２の信号端子（ＲＦ２）と第６の信号端子（ＲＦ６）とを連絡する第６の信号経路に挿入接続される。第７のスイッチ（ＦＥＴ７）は、第６の信号端子（ＲＦ６）を基準電位（ＧＮＤ）に接続するか開放するか選択する。第８のスイッチ（ＦＥＴ８）は、第１の信号端子（ＲＦ１）を基準電位（ＧＮＤ）に接続するか開放するか選択する。第９のスイッチ（ＦＥＴ９）は、第４の信号端子（ＲＦ４）を基準電位（ＧＮＤ）に接続するか開放するか選択する。第１０のスイッチ（ＦＥＴ１０）は、第３の信号端子（ＲＦ３）を基準電位（ＧＮＤ）に接続するか開放するか選択する。第７、第８、第９および第１０のスイッチ（ＦＥＴ７〜ＦＥＴ１０）のオン時の特性インピーダンスが、第６，第１，第４および第３の信号端子（ＲＦ６、ＲＦ１、ＲＦ４、ＲＦ３）と接続される第１、第２、第３および第４の外部回路の特性インピーダンスとの整合条件をそれぞれ満たすようにする。
【０００７】
従来の信号切替回路の例としてＳＰＤＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）スイッチが、図１を参照して説明される。従来の信号切替回路は、図１に示されるように、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：以降ＦＥＴと略す）１１〜１４、ＦＥＴ２１〜２４、終端抵抗Ｒ１、Ｒ２を備える。入力端子１から出力端子２に至る信号経路に、直列に接続されるＦＥＴ１１とＦＥＴ１３が挿入される。ＦＥＴ１１とＦＥＴ１３は、切替制御端子４に印加される電圧により制御され、同時にオン／オフされる。シリーズＦＥＴ１１、ＦＥＴ１３は、オン／オフ時のチャネル抵抗が利用されて、入力端子１から入力する信号を通過／遮断する。
【０００８】
シリーズＦＥＴ１１とＦＥＴ１３との間にシャントＦＥＴ１２が接続される。ＦＥＴ１３と出力端子２との間に、終端抵抗Ｒ１がＦＥＴ１４を介して接続される。ＦＥＴ１２とＦＥＴ１４は、切替制御端子５に印加される電圧により、シリーズＦＥＴ１１がオフ状態のときオン状態になるように制御される。オン状態のシャントＦＥＴ１２は、オフ状態のシリーズＦＥＴ１１の容量成分を介して漏洩する信号をグランドに引き込み、入力端子１と出力端子２との間の信号のアイソレーションを向上させる。終端抵抗Ｒ１は、出力端子側インピーダンス整合用の固定抵抗である。終端抵抗Ｒ１とＦＥＴ１４のオン抵抗の和が、出力端子２からみた出力インピーダンスとなる。
【０００９】
同様に、入力端子１から出力端子３に至る信号経路では、直列に接続されるＦＥＴ２１とＦＥＴ２３が挿入される。ＦＥＴ２１とＦＥＴ２３は、切替制御端子５に印加される電圧により制御され、同時にオン／オフされる。シリーズＦＥＴ２１、ＦＥＴ２３は、オン／オフ時のチャネル抵抗が利用されて、入力端子１から入力する信号を通過／遮断する。
【００１０】
シリーズＦＥＴ２１とＦＥＴ２３との間にシャントＦＥＴ２２が接続される。ＦＥＴ２３と出力端子３との間に、終端抵抗Ｒ２がＦＥＴ２４を介して接続される。ＦＥＴ２２とＦＥＴ２４は、切替制御端子４に印加される電圧により、シリーズＦＥＴ２１がオフ状態のときオン状態になるように制御される。オン状態のシャントＦＥＴ２２は、オフ状態のシリーズＦＥＴ２１の容量成分を介して漏洩する信号をグランドに引き込み、入力端子１と出力端子３との間の信号のアイソレーションを向上させる。終端抵抗Ｒ２は、出力端子３側インピーダンス整合用の固定抵抗である。終端抵抗Ｒ２とＦＥＴ２４のオン抵抗の和が、出力端子３からみた出力インピーダンスとなる。
【００１１】
例えば、切替制御端子４にＦＥＴの閾値より大きい電圧が印加され、切替制御端子５にＦＥＴの閾値より小さい電圧が印加されると、ＦＥＴ１１、１３、２２、２４はオン状態に、ＦＥＴ２１、２３、１２、１４はオフ状態になる。したがって、入力端子１と出力端子２との間の信号経路が導通状態になり、入力端子１と出力端子３との間の信号経路は遮断状態になる。そのときの等価回路図は、図２に示されるようになる。
【００１２】
遮断状態にある入力端子１と出力端子３との間の信号アイソレーションは、オン状態のシャントＦＥＴ２２により高められている。抵抗Ｒ２の抵抗値は、出力端子３に接続される外部回路の入力インピーダンスとオン状態にあるＦＥＴ２４のチャネル抵抗（オン抵抗）との差分になるように予め設定されている。したがって、抵抗Ｒ２とオン状態にあるＦＥＴ２４のチャネル抵抗（オン抵抗）との和が、接続される外部回路の入力インピーダンスと等しくなり、外部回路とこの信号切替回路とのインピーダンス整合が実現される。
【００１３】
通常、シリーズＦＥＴのオン抵抗（図２では、ＦＥＴ１１、ＦＥＴ１３のチャネル抵抗の和）は、数オームに抑えられている。しかし、シャントＦＥＴは、チップ面積の節約のため、ゲート幅を狭くすることが多い。したがって、シャントＦＥＴのオン抵抗は、シリーズＦＥＴのオン抵抗より大きく、特に、終端抵抗に直列に接続されるＦＥＴ１４、ＦＥＴ２４のオン抵抗は、終端抵抗値に近づけて設定されることが多い。そのため、ＦＥＴ１４、ＦＥＴ２４のオン抵抗のずれは終端抵抗値に大きく影響する。
【００１４】
【特許文献１】特開平１０−２１５１６２号公報
【特許文献２】特開平１０−３０３７２０号公報
【特許文献３】特開２００３−１９８３４４号公報
【特許文献４】特開２００２−２９０１０４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
この従来の信号切替回路は、切替制御端子４、５に印加される切替制御電圧によりＦＥＴ１４、ＦＥＴ２４をオン／オフする。したがって、切替制御電圧の大きさによりオン抵抗の値が変化する。即ち、外部回路と接続される端子から信号切替回路内部をみたインピーダンスは、切替制御電圧の影響を受けて変動し、終端抵抗値に与える影響が大きい。
【００１６】
また、終端抵抗Ｒ２の抵抗値は、回路設計時に設定した固定値である。そのため、予め想定された外部回路と異なる外部回路が、出力端子３に接続された場合には、インピーダンス不整合が生ずることがあった。
【課題を解決するための手段】
【００１７】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１８】
本発明の観点では、半導体信号切替回路は、切替制御端子（４、５）に印加される切替制御信号に応答して信号経路の導通状態と遮断状態とを切り替えるスイッチ回路（３１、３２）を具備する。スイッチ回路（３１、３２）は、接続端子（２、３）と、外部制御端子（６、７）と、インピーダンス可変回路（１９、２９）とを備える。接続端子（２、３）は、外部回路（図示せず）に接続する。外部制御端子（６、７）は、外部制御信号が印加される。インピーダンス可変回路（１９、２９）は、信号経路に対してシャントに接続される。このスイッチ回路（３１、３２）の接続端子（２、３）からみたインピーダンスは、外部制御信号に基づいて調整される。
【発明の効果】
【００１９】
本発明によれば、外部回路と接続される端子から信号切替回路内部をみたインピーダンスが、接続される外部回路のインピーダンスに整合する半導体信号切替回路を提供することができる。また、本発明によれば、出力インピーダンスが出力切替制御信号の電圧の影響を受けない半導体信号切替回路を提供することができる。
【発明を実施するための最良の形態】
【００２０】
図を参照して本発明を実施するための最良の形態を説明する。本実施の形態では、ＳＰＤＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ：単極双投）スイッチを例として、半導体信号切替回路が説明される。図３に示される半導体信号切替回路は、切替制御端子４、５に印加される電圧に基づいて、入力端子１に印加される信号を出力端子２に伝達し、出力端子３に接続される回路を終端する。又は、半導体信号切替回路は、入力端子１に印加される信号を出力端子３に伝達し、出力端子２に接続される回路を終端する。
【００２１】
半導体信号切替回路は、図３に示されるように、スイッチ回路３１とスイッチ回路３２とを備える。スイッチ回路３１は、入力端子１から出力端子２に至る信号経路を形成する。スイッチ回路３２は、入力端子１から出力端子３に至る信号経路を形成する。入力端子１と、切替制御端子４、５とは、スイッチ回路３１とスイッチ回路３２とにより共有される端子である。スイッチ回路３１は、共有端子である入力端子１、切替制御端子４、５と、出力端子２と外部制御端子６とを備える。スイッチ回路３２は、共有端子である入力端子１、切替制御端子４、５と、出力端子３と外部制御端子７とを備える。
【００２２】
スイッチ回路３１は、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：以降ＦＥＴと略す）１１〜１４、インピーダンス可変回路１９を備える。入力端子１から出力端子２に至る信号経路に、シリーズに接続されるＦＥＴ１１とＦＥＴ１３とが挿入される。ＦＥＴ１１とＦＥＴ１３は、切替制御端子４に印加される電圧により制御され、同時にオン／オフして信号の通過／遮断を決定する。
【００２３】
ＦＥＴ１１とＦＥＴ１３と接続ノードとグランドとの間にシャントＦＥＴ１２が接続される。インピーダンス可変回路１９は、出力端子２とグランドとの間に、ＦＥＴ１４を介して接続される。ＦＥＴ１２とＦＥＴ１４は、切替制御端子５に印加される電圧により、シリーズＦＥＴ１１がオフ状態のとき、オン状態になるように制御される。オン状態のシャントＦＥＴ１２は、オフ状態のシリーズＦＥＴ１１の容量成分を介して漏洩する信号をグランドに引き込み、入力端子１と出力端子２との間の信号のアイソレーションを向上させる。インピーダンス可変回路１９は、出力端子側インピーダンス整合用の回路であり、外部制御端子６に印加される制御電圧によりインピーダンスを変化させる。
【００２４】
スイッチ回路３２は、ＦＥＴ２１〜２４、インピーダンス可変回路２９を備える。入力端子１から出力端子３に至る信号経路に、シリーズに接続されるＦＥＴ２１とＦＥＴ２３とが挿入される。ＦＥＴ２１とＦＥＴ２３は、切替制御端子５に印加される電圧により制御され、同時にオン／オフして信号の通過／遮断を決定する。
【００２５】
ＦＥＴ２１とＦＥＴ２３との接続ノードとグランドとの間にシャントＦＥＴ２２が接続される。インピーダンス可変回路２９は、出力端子３とグランドとの間に、ＦＥＴ２４を介して接続される。ＦＥＴ２２とＦＥＴ２４は、切替制御端子４に印加される電圧により、シリーズＦＥＴ２１がオフ状態のとき、オン状態になるように制御される。オン状態のシャントＦＥＴ２２は、オフ状態のシリーズＦＥＴ２１の容量成分を介して漏洩する信号をグランドに引き込み、入力端子１と出力端子３との間の信号のアイソレーションを向上させる。インピーダンス可変回路２９は、出力端子側インピーダンス整合用の回路であり、外部制御端子７に印加される制御電圧によりインピーダンスを変化させる。
【００２６】
このように、半導体信号切替回路のインピーダンス整合部は、従来の固定抵抗ではなく、インピーダンス可変回路１９、２９とＦＥＴ１４、２４とを含む。したがって、遮断経路となったときの出力端子２から半導体信号切替回路内部をみた出力インピーダンスは、インピーダンス可変回路１９のインピーダンスとオン状態にあるＦＥＴ１４のチャネル抵抗との和になる。また、遮断経路となったときの出力端子３から半導体信号切替回路内部をみた出力インピーダンスは、インピーダンス可変回路２９のインピーダンスとオン状態にあるＦＥＴ２４のチャネル抵抗との和になる。インピーダンス可変回路１９、２９のインピーダンスは、外部制御端子６、７により制御されるため、出力端子２、３に接続される外部回路の入力インピーダンスに整合させることが可能となる。即ち、半導体信号切替回路の出力端子に接続される外部回路の入力インピーダンスを選ぶことなく、両者間のインピーダンス整合を実現することができる。
【００２７】
図４に示されるＦＥＴ終端整合型半導体信号切替回路は、図３に示されるインピーダンス可変回路１９、２９を具体的な回路に展開したものである。インピーダンス可変回路１９、２９は、ＦＥＴのチャネル抵抗のゲート電圧依存性を利用して構成される。インピーダンス可変回路１９は、ゲートが外部制御端子６に接続されるＦＥＴ１５に展開される。また、インピーダンス可変回路２９は、ゲートが外部制御端子７に接続されるＦＥＴ２５に展開される。他の回路は、図３に示される回路と同じであり、同一の符号が付されている。
【００２８】
チャネル抵抗のゲート電圧依存性が利用されるＦＥＴ１５及びＦＥＴ２５は、可変抵抗の役割を果たしている。外部制御端子６及び外部制御端子７に印加される電圧を適当に設定することにより、ＦＥＴ１５及びＦＥＴ２５のチャネル抵抗を所望の値に調節することができる。
【００２９】
切替制御端子４にＦＥＴの閾値電圧より充分大きい電圧が印加され、切替制御端子５にＦＥＴの閾値電圧より充分小さい電圧が印加されると、ＦＥＴ１１、１３、２２、２４はオン状態に、ＦＥＴ２１、２３、１２、１４はオフ状態になる。したがって、入力端子１と出力端子２との間の信号経路が導通状態になり、入力端子１と出力端子３との間の信号経路は遮断状態になる。
【００３０】
この場合の等価回路が図５に示される。等価回路では、オン状態のＦＥＴは抵抗成分（チャネル抵抗）として表わされ、オフ状態のＦＥＴは容量成分として表わされる。導通側の出力端子２からみた出力インピーダンスは、入力端子１に接続された外部回路の出力インピーダンスと、ＦＥＴ１１、１３のオン抵抗の和としてみえる。ＦＥＴ１１、１３のオン抵抗は、入力端子１に接続される外部回路の出力インピーダンスに対して無視できる程度に設定されている。そのため、出力端子２からみた出力インピーダンスは、ほぼ入力端子１に接続された外部回路の出力インピーダンスとなる。したがって、出力端子２からみた出力インピーダンスは、出力端子２に接続される外部回路の入力インピーダンスと整合がとれることになる。
【００３１】
遮断側の出力端子３から半導体信号切替回路を見たときのインピーダンスは、オン状態のＦＥＴ２４のチャネル抵抗と外部制御端子７の電圧により制御されるＦＥＴ２５のチャネル抵抗との和になる。このインピーダンスを出力端子３側に接続される外部回路の入力インピーダンスに等しくなるように、外部制御端子７に印加される電圧が設定されている。このようにして半導体信号切替回路と出力端子３に接続される外部回路とのインピーダンス整合状態が得られる。
【００３２】
同じように、切替制御端子４にＦＥＴの閾値電圧より充分小さい電圧が印加され、切替制御端子５にＦＥＴの閾値電圧より充分大きい電圧が印加されると、ＦＥＴ１１、１３、２２、２４はオフ状態に、ＦＥＴ２１、２３、１２、１４はオン状態になる。したがって、入力端子１と出力端子２との間の信号経路が遮断状態になり、入力端子１と出力端子３との間の信号経路は導通状態になる。
【００３３】
出力端子２から半導体信号切替回路内部を見たときのインピーダンスは、オン状態のＦＥＴ１４のチャネル抵抗と外部制御端子６の電圧により制御されるＦＥＴ１５のチャネル抵抗との和になる。外部制御端子６に印加される電圧は、このインピーダンスを出力端子２に接続される外部回路の入力インピーダンスに等しくなるように設定されている。このようにして半導体信号切替回路と出力端子２に接続される外部回路とのインピーダンス整合状態が得られる。
【００３４】
上述のように、ＦＥＴ１５、ＦＥＴ２５のゲート電圧は適当に調節され、ＦＥＴ１５、ＦＥＴ１４のチャネル抵抗の和、及び、ＦＥＴ２５、ＦＥＴ２４のチャネル抵抗の和が、出力端子２、及び、出力端子３に接続される外部回路の入力インピーダンスと等しくなるように設定される。これにより、半導体信号切替回路と外部回路とのインピーダンス整合を実現することができる。
【００３５】
図６に示されるＰＩＮダイオード終端整合型半導体信号切替回路は、図３に示されるインピーダンス可変回路１９、２９を他の具体的回路に展開したものである。インピーダンス可変回路１９、２９は、ＰＩＮダイオードのインピーダンスのバイアス電圧依存性を利用して構成される。インピーダンス可変回路１９は、ＰＩＮダイオード１６とキャパシタ１７とが直列接続される回路に展開される。外部制御端子６は、ＰＩＮダイオード１６とキャパシタ１７との接続ノードに接続される。この接続ノードに、制御電圧、即ち、ＰＩＮダイオード１６のバイアスが印加される。キャパシタ１７は、そのバイアス電圧が信号経路に影響しないように遮断する。インピーダンス可変回路２９は、ＰＩＮダイオード２６とキャパシタ２７とが直列接続される回路に展開される。外部制御端子７は、ＰＩＮダイオード２６とキャパシタ２７との接続ノードに接続される。この接続ノードに、制御電圧、即ち、ＰＩＮダイオード２６のバイアスが印加される。キャパシタ２７は、そのバイアス電圧が信号経路に影響しないように遮断する。
【００３６】
ＰＩＮダイオード１６及びＰＩＮダイオード２６は、バイアス電圧が制御されて可変インピーダンス素子となる。外部制御端子６及び外部制御端子７に印加される電圧を適当に設定することにより、ＰＩＮダイオード１６及びＰＩＮダイオード２６のインピーダンスは所望の値に調節される。
【００３７】
切替制御端子４にＦＥＴの閾値電圧より充分大きい電圧が印加され、切替制御端子５にＦＥＴの閾値電圧より充分小さい電圧が印加されると、ＦＥＴ１１、１３、２２、２４はオン状態に、ＦＥＴ２１、２３、１２、１４はオフ状態になる。したがって、入力端子１と出力端子２との間の信号経路が導通状態になり、入力端子１と出力端子３との間の信号経路は遮断状態になる。
【００３８】
この場合の等価回路が図７に示される。出力端子３から半導体信号切替回路を見たときのインピーダンスは、外部端子７の電圧により制御されるＰＩＮダイオード２６の等価インピーダンスと、オン状態のＦＥＴ２４のチャネル抵抗との和になる。外部制御端子７に印加される電圧は、このインピーダンスを出力端子３側に接続される外部回路の入力インピーダンスに等しくなるように設定されている。このようにして半導体信号切替回路と出力端子３に接続される外部回路とのインピーダンス整合状態が得られる。
【００３９】
同じように切替制御端子４にＦＥＴの閾値電圧より充分小さい電圧が印加され、切替制御端子５にＦＥＴの閾値電圧より充分大きい電圧が印加されると、ＦＥＴ１１、１３、２２、２４はオフ状態に、ＦＥＴ２１、２３、１２、１４はオン状態になる。したがって、入力端子１と出力端子２との間の信号経路が遮断状態になり、入力端子１と出力端子３との間の信号経路は導通状態になる。
【００４０】
出力端子２から半導体信号切替回路を見たときのインピーダンスは、外部制御端子６の電圧により制御されるＰＩＮダイオード１６の等価インピーダンスと、オン状態のＦＥＴ１４のチャネル抵抗との和になる。外部制御端子６に印加される電圧は、このインピーダンスを出力端子２側に接続される外部回路の入力インピーダンスに等しくなるように設定されている。このようにして半導体信号切替回路と出力端子２に接続される外部回路とのインピーダンス整合状態が得られる。
【００４１】
上述のように、ＰＩＮダイオード１６のバイアス電圧は適当に調節され、ＦＥＴ１４のチャネル抵抗とＰＩＮダイオード１６の等価インピーダンスとの和が、出力端子２に接続される外部回路の入力インピーダンスと等しくなるように設定される。また、ＰＩＮダイオード２６のバイアス電圧は適当に調節され、ＦＥＴ２４のチャネル抵抗とＰＩＮダイオード２６の等価インピーダンスとの和が、出力端子３に接続される外部回路の入力インピーダンスと等しくなるように設定される。これにより、半導体信号切替回路と外部回路とのインピーダンス整合を実現することができる。
【００４２】
ここでは、ＳＰＤＴ型回路で説明したが、他の回路構成、例えば、ＳＰＳＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｓｉｎｇｌｅ  Ｔｈｒｏｗ：単極単投）型回路やＤＰＤＴ（Ｄｏｕｂｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ：２極双投）型回路などの信号切替回路にもこのインピーダンス整合用回路は、適用可能である。また、外部回路が、５０オームインピーダンス系回路、７５オームインピーダンス系回路と変わっても、制御電圧を変更することにより終端インピーダンスを整合させることが可能である。
【００４３】
また、入力端子、出力端子として説明したが、回路は方向性を持たないため、出力端子２、３から信号が入力され、一方の信号を入力端子１に出力するようにすることもできる。その場合、出力インピーダンスとして説明した出力端子２、３からみたインピーダンスは、入力インピーダンスとなる。即ち、信号切替切替回路は、外部回路の出力を終端することになる。さらに、出力端子２、３の一方は、信号が入力される入力端子であってもよい。
【００４４】
このように、半導体信号切替回路のインピーダンス整合回路として、インピーダンス可変回路を採用することにより、半導体信号切替回路の切替制御電圧の如何によらず常に出力端子に接続される外部回路とのインピーダンス整合が可能となる。また、出力端子に接続される外部回路の変更などによる外部回路の入力インピーダンスの変化に対応してインピーダンス整合が可能となる。
【図面の簡単な説明】
【００４５】
【図１】従来の半導体信号切替回路の回路図である。
【図２】従来の半導体信号切替回路の等価回路図である。
【図３】本発明の実施の形態に係る半導体信号切替回路の回路図である。
【図４】本発明の実施の形態に係るＦＥＴ終端整合型半導体信号切替回路の回路図である。
【図５】図４の等価回路図である。
【図６】本発明の実施の形態に係るＰＩＮダイオード終端整合型半導体信号切替回路の回路図である。
【図７】図６の等価回路図である。
【符号の説明】
【００４６】
１  入力端子
２、３  出力端子
４、５  切替制御端子
６、７  外部制御端子
１１、１２、１３、１４、１５、２１、２２、２３、２４、２５  ＦＥＴ
１６、２６  ＰＩＮダイオード
１７、２７  キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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