(57)【要約】【課題】  カルコゲナイド層を記憶素子とした半導体記憶装置において、カルコゲナイド層の上面で上層配線とを接続した場合には、カルコゲナイド層が昇華するという問題がある。【解決手段】  カルコゲナイド層に接続された上部電極配線と他の配線層とを接続する接続部の下にはカルコゲナイド層を配置しない構造とする。これらの構成により、接続孔へのメタル埋設時において、カルコゲナイド層が昇華して消失することを防止する。【選択図】  図６
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【特許請求の範囲】
【請求項１】
１個のトランジスタと、１個の記憶素子としてのカルコゲナイド層から構成されたメモリセルがマトリクス状に配置された半導体記憶装置において、前記カルコゲナイド層に接続された上部電極配線と他の配線層との接続部には前記カルコゲナイド層が配置されていないことを特徴とする半導体記憶装置。
【請求項２】
前記接続部は、層間絶縁膜を開口し、金属を含む材質により埋設されたプラグにより前記上部電極配線と他の配線層とを接続することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記接続部は、前記メモリセルがマトリクス状に配置されたセルアレイの端部、または周辺部に配置されたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記上部電極配線は前記メモリセルのビット線を兼用していることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記カルコゲナイド層は、それぞれのメモリセル単位にパターニングされ、分離されていることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記カルコゲナイド層は、前記メモリセルのワード線に直交する方向に隣接するメモリセル同士は連続パターンとし、並行する方向に隣接するメモリセル間はそれぞれ分離されていることを特徴とする請求項４に記載の半導体記憶装置。
【請求項７】
前記カルコゲナイド層と上部電極配線に間には上部電極が介在していることを特徴とする請求項４に記載の半導体記憶装置。
【請求項８】
前記上部電極は、前記カルコゲナイド層と同一パターンであり、その全上面は前記上部電極配線と直接接触していることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記上部電極配線は、前記プラグにより上層配線、または下層配線に接続されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１０】
前記カルコゲナイド層は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、セレン（Ｓｅ）、ガリウム（Ｇａ）、インジュム（Ｉｎ）のうち少なくともいずれか２つ以上を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１１】
前記上部電極配線は、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタンアルミ（ＴｉＡｌＮ）の高融点金属及びその窒化物、または窒化チタンシリサイド（ＴｉＳｉＮ）、窒化タングステンシリサイド（ＷＳｉＮ）の高融点金属シリサイドの窒化物のいずれかを含んで形成されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１２】
相変化材料を記憶素子として備えた半導体記憶装置において、トランジスタの１つの拡散層に接続された下部ヒーターと、該下部ヒーターに接続されたカルコゲナイド層と、少なくとも前記カルコゲナイド層の上面を覆うように配置された上部電極配線とを備え、前記上部電極配線は前記カルコゲナイド層が配置されていない位置において、他の配線層に接続されるメモリセルを有することを特徴とする半導体記憶装置。
【請求項１３】
前記上部電極配線をビット線とし、前記トランジスタのゲート配線をワード線とすることを特徴とする請求項１２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に相変化材料を用いた半導体記憶装置に関する。
【背景技術】
【０００２】
従来から、相変化材料を用いた相変化メモリが知られている。相変化メモリの記憶素子としてはカルコゲナイド材料が用いられ、カルコゲナイド材料の抵抗値を記憶情報としている。これらのメモリセルの回路図を図１に示す。メモリセルはカルコゲナイド層からなる可変抵抗と、アクセストランジスタにより構成される。図１（Ａ）に示すメモリセルは、抵抗の一端がビット線に、抵抗の他端はトランジスタのドレインに、トランジスタのソースは定電位に、トランジスタのゲートはワード線にそれぞれ接続されている。図１（Ｂ）のメモリセルはビット線と定電位間に接続される抵抗とトランジスタとの接続を逆順にしたものであり、同様の動作を行うことができる。
【０００３】
これらのメモリセルの読み出し動作は、選択されたワード線に接続されたアクセストランジスタが導通し、ビット線に流れる電流を読み出すことにより行われる。このビット線に流れる電流が、カルコゲナイド層の抵抗値により異なることで“１”、“０”が判定される。書き込み動作は、選択されたワード線に接続されたアクセストランジスタを導通させ、カルコゲナイド層に流れる電流のジュール熱により、カルコゲナイド層の結晶状態を変化させることで記憶情報を書き込む。
【０００４】
カルコゲナイド層への情報書き込みには、以下の２つの動作がある。カルコゲナイド層に十分なジュール熱を供給し一旦溶融させ、これを急冷することにより、高抵抗層であるアモルファス状態を維持する動作（リセット）と、これよりもやや少ないジュール熱を供給し徐冷することで低抵抗である面心立方構造を有する結晶状態を作り出す動作（セット）がある。供給する熱量及び冷却速度は、カルコゲナイド層に印加されるパルスの電流値及び長さ（印加時間）により制御される。このようにカルコゲナイド層を異なる結晶構造とし、抵抗値を変えることでメモリとしての読み出し、書き込み動作が行われる。
【０００５】
これらの相変化メモリに関しては下記先行文献がある。特許文献１では下部ヒーター電極上に形成されたカルコゲナイド層を、上部電極によりパターニングすることで小さな径を有するカルコゲナイド層を形成している。特許文献２では立体的に相変化メモリを積層して構成している。特許文献３では下部ヒーター電極と上部電極を同一平面上に形成し、両電極間のカルコゲナイド層を記憶素子としている。これらの文献によれば、電極から流れる電流を記憶素子に集中させ書き込み時の電流効率を向上させるための構成が開示されている。さらに特許文献４には記憶素子のカルコゲナイド層の組成比を変えることで、高温動作可能な相変化メモリの技術が開示されている。
【０００６】
しかし、本願発明者は相変化メモリの検討において新たな問題に直面することになった。以下、この新たな問題点について図２（Ａ），（Ｂ）の相変化メモリのセル断面図を用いて説明する。層間絶縁膜１７に開口して、下部ヒーター電極となるコンタクトプラグ１９を形成する。その上にカルコゲナイド層２０と上部電極２１を成膜し、パターニングする。上部電極２１としては、スパッタ法等により成膜されるタングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタンアルミ（ＴｉＡｌＮ）等の高融点金属およびその窒化物、または窒化チタンシリサイド（ＴｉＳｉＮ）、窒化タングステンシリサイド（ＷＳｉＮ）等の高融点金属シリサイドの窒化物のいずれかを含んだ膜が用いられる。さらに、プラズマＴＥＯＳ膜の第３層間絶縁膜２４を成膜し、上部電極上にビット配線となる配線層への取り出し用の接続孔２５を開口する。
【０００７】
接続孔２５を埋設するプラグとして窒化チタン（ＴｉＮ）、及びタングステン（Ｗ）膜を各々ＣＶＤ法にて成膜する。図２（Ａ）に示すように、このプラグ埋設プロセスの初期段階に、カルコゲナイド層２０の一部が昇華する。カルコゲナイド層２０は上部電極２１で保護されているにもかかわらず、プラグ埋設時の処理温度により上部電極２１を通してカルコゲナイド層２０の一部が昇華する。その結果図２（Ｂ）のように、カルコゲナイド層に空隙が生じる。このカルコゲナイド層の空隙により接続孔形成部の機械的強度が劣化し、さらにカルコゲナイド層と上部電極との接触抵抗が大きくなる。これは、相変化メモリの信頼性低下と、動作マージンの低下につながる欠陥となる。
【０００８】
これらの理由としては、カルコゲナイド材料そのものの昇華温度が４００℃近傍と低温であり、通常の半導体記憶装置のプロセス温度の低温下限に近いことが分かった。上部電極形成は３００℃以下で、スパッタ法により成膜され、プラズマＴＥＯＳ膜も昇華温度以下で成膜できる。しかし上部配線と接続するプラグの形成温度が５５０〜６５０℃と高温である。このことは、カルコゲナイド材料を用いた相変化メモリ素子上に形成する上層配線との接続孔へのメタル埋設プロセス温度が制限されることになる。カルコゲナイド材料の昇華温度以上の高温でメタル埋設を行った場合、プロセス初期のメタルが十分に形成されていない状態では、下地のカルコゲナイド層の昇華が起きることになる。
【０００９】
一方、カルコゲナイド材料の昇華温度以下の低温でメタル埋設を行った場合には、接続孔へのメタル埋設時のステップカバレージが悪く、接続孔の内部に空隙（ボイド）が発生する。接続孔の内部にボイドが発生すると接続孔の配線抵抗が大きくなり相変化メモリの動作マージンが低下してしまう。本願発明者は、このように相変化記憶装置のメタル配設プロセスにおいて、処理温度が高温の場合にはカルコゲナイトが昇華し、低温の場合には接続孔へのメタルが埋設できないという問題を見出した。半導体記憶装置の記憶素子であるカルコゲナイド層は昇華温度が接続孔のメタル埋設時のプロセス温度よりも低く、メタル埋設工程において昇華することが基本的な問題である。本発明はこの問題を、現状の半導体製造装置、製造プロセスを用いて解決するためになされたものである。一方上記先行文献においては、本発明の問題点の認識がなく、また解決方法も記載されていない。
【００１０】
【特許文献１】特開平０４−０４５５８５号公報
【特許文献２】特開２００４−０３１９５３号公報
【特許文献３】特開２００４−１５３０４７号公報
【特許文献４】特開２００４−２８９０２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記したように半導体記憶装置の記憶素子であるカルコゲナイド層は昇華温度が接続孔のメタル埋設時のプロセス温度よりも低く、メタル埋設工程において昇華するという問題がある。
【００１２】
本発明の課題は，上記した問題に鑑み、現状の半導体製造装置及び半導体プロセスを用いて、カルコゲナイド層を昇華させることなく、上層配線との接続孔にメタルを埋設することができるメモリセルの構造、及び半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【００１４】
本発明の半導体記憶装置は、1個のトランジスタと1個の記憶素子としてのカルコゲナイド層から構成されたメモリセルがマトリクス状に配置され、前記カルコゲナイド層に接続された上部電極配線と他の配線層との接続部には前記カルコゲナイド層が配置されていないことを特徴とする。
【００１５】
本発明の半導体記憶装置における前記接続部は、層間絶縁膜を開口し、金属を含む材質により埋設されたプラグにより前記上部電極配線と他の配線層とを接続することを特徴とする。
【００１６】
本発明の半導体記憶装置における前記接続部は、前記メモリセルがマトリクス状に配置されたセルアレイの端部、または周辺部に配置されていることを特徴とする。
【００１７】
本発明の半導体記憶装置における前記上部電極配線は、前記メモリセルのビット線を兼用していることを特徴とする。
【００１８】
本発明の半導体記憶装置における前記カルコゲナイド層は、それぞれのメモリセル単位にパターニングされ、分離されていることを特徴とする。
【００１９】
本発明の半導体記憶装置における前記カルコゲナイド層は、前記メモリセルのワード線に直交する方向に隣接するメモリセル同士は連続パターンとし、並行する方向に隣接するメモリセル間はそれぞれ分離されていることを特徴とする。
【００２０】
本発明の半導体記憶装置においては、前記カルコゲナイド層と上部電極配線に間には上部電極が介在したことを特徴とする。
【００２１】
本発明の半導体記憶装置における前記上部電極は、前記カルコゲナイド層と同一パターンであり、その全上面は前記上部電極配線と直接接触していることを特徴とする。
【００２２】
本発明の半導体記憶装置における前記上部電極配線は、前記プラグにより上層配線、または下層配線に接続されることを特徴とする。
【００２３】
本発明の半導体記憶装置における前記カルコゲナイド層は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、セレン（Ｓｅ）、ガリウム（Ｇａ）、インジュム（Ｉｎ）のうち少なくともいずれか２つ以上を含むことを特徴とする。
【００２４】
本発明の半導体記憶装置における前記上部電極配線は、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタンアルミ（ＴｉＡｌＮ）の高融点金属およびその窒化物、または窒化チタンシリサイド（ＴｉＳｉＮ）、窒化タングステンシリサイド（ＷＳｉＮ）の高融点金属シリサイドの窒化物のいずれかを含んで形成されることを特徴とする。
【００２５】
本発明の相変化材料を記憶素子として備えた半導体記憶装置は、トランジスタの１つの拡散層に接続された下部ヒーターと、該下部ヒーターに接続されたカルコゲナイド層と、少なくとも前記カルコゲナイド層の上面を覆うように配置された上部電極配線とを備え、前記上部電極配線は前記カルコゲナイド層が配置されていない位置において、他の配線層に接続されるメモリセルを有することを特徴とする。
【００２６】
本発明の半導体記憶装置においては、前記上部電極配線をビット線とし、前記トランジスタのゲート配線をワード線とすることを特徴とする。
【発明の効果】
【００２７】
本発明においては、カルコゲナイド層の上に配置された上部電極配線が他の配線層に接続される部分では、当該の接続部分の上部電極配線の下にはガルコゲナイド層を配置しない構造とする。この構造とすることで、他の配線層との接続孔におけるメタル埋設プロセスにおいて、カルコゲナイド層が昇華して消失することを防止できる効果が得られる。
【発明を実施するための最良の形態】
【００２８】
本発明の半導体記憶装置について、図面を参照して説明する。
【実施例１】
【００２９】
実施例１として、図３〜図７を用いて説明する。図３〜図６には、半導体記憶装置の主要製造工程におけるそれぞれの断面図を、図７には半導体記憶装置の平面図を示す。また本発明においては、メモリセルとして図１（Ａ）に示す回路接続を用いて説明するが、これらは特に限定されるものでなく図１（Ｂ）にも応用できることはいうまでもない。
【００３０】
図３に示すように、ＣＭＯＳプロセスに従い、半導体基板１に浅溝（シャロートレンチ）５を開口し、絶縁膜で埋設した素子分離領域６を形成する。さらにＰウェル領域３、４にＮＭＯＳトランジスタ、Ｎウェル領域２にＰＭＯＳトランジスタを形成する。それぞれのＭＯＳトランジスタは、ゲート絶縁膜７、ポリシリ８とメタル９とを積層したゲート電極１０、キャップ絶縁膜１１、側壁シリコン窒化膜１３、不純物拡散領域１２から構成される。不純物拡散領域１２は低濃度不純物拡散領域１２ａと、高濃度不純物拡散領域１２ｂを備えたＬＤＤ（Lightly Doped Drain）構造となっている。トランジスタの上面に層間絶縁膜１４を成膜し、さらに層間絶縁膜１４にはコンタクト１５を開口し、その上に第１配線層１６が形成される。アレイ部においてはメモリセルコンタクト１５ａ、メモリセル第１配線層１６ａとなる。周辺部においては周辺回路配線コンタクト１５ｂ、周辺回路第１配線層１６ｂとなる。その上部にさらに層間絶縁膜１７を堆積し、その表面を平坦化する。
【００３１】
次に、図４に示すように、層間絶縁膜１７、１４を開口し、不純物拡散領域１２に達する下部ヒーターコンタクト１８を開口する。下部ヒーターコンタクト１８をメタルで埋設し、下部ヒーターコンタクトプラグ１９を構築する。さらに図５に示すように、カルコゲナイド層２０、上部電極２１を堆積する。その後、リソグラフィとドライエッチング技術により、ビット毎にカルコゲナイド層２０、上部電極２１を同一パターンとして分離させる。その後、上部電極配線２２となる導電材料を全面に成膜し、リソグラフィとドライエッチング技術により加工する。このとき上部電極配線２２は、上部電極２１の上面は全て覆うようにパターニングする。この上部電極配線２２は、ビット線として兼用することができる。
【００３２】
下部ヒーターコンタクトプラグ１９、上部電極２１および上部電極配線２２としては、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタンアルミ（ＴｉＡｌＮ）等の高融点金属およびその窒化物、または窒化チタンシリサイド（ＴｉＳｉＮ）、窒化タングステンシリサイド（ＷＳｉＮ）等の高融点金属シリサイドの窒化物のいずれかを含んで形成されることが好ましい。また上部電極２１は、カルコゲナイド層２０をリソグラフィとドライエッチング技術により加工するときのカルコゲナイド層２０の変質防止を兼ねている。従って、これらの加工条件によっては、上部電極２１はなくてもよい。
【００３３】
カルコゲナイド層２０には、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、セレン（Ｓｅ）、ガリウム（Ｇａ）、インジュム（Ｉｎ）のうち少なくともいずれか２つ以上を含む材料を用いる。例えば、アンチモン化ガリウム（ＧａＳｂ）、アンチモン化インジュム（ＩｎＳｂ）、セレン化インジュム（ＩｎＳｅ），テルル化アンチモン（Ｓｂ２Ｔｅ３）、テルル化ゲルマニウム（ＧｅＴｅ）、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等である。
【００３４】
さらに、図６に示すように、層間絶縁膜２４を成膜し、接続孔２５ａ、２５ｂを開口する。接続孔２５ａ、２５ｂの内部にメタル、たとえばタングステン膜とチタン窒化膜とからなる膜をＣＶＤ法により埋設し、たとえばＣＭＰ法により研磨エッチバックすることで接続プラグ２６ａ、２６ｂが形成される。その後、第２配線層２７をたとえばスパッタ法によりアルミニウム合金を主体とした膜を成膜し、リソグラフィとドライエッチング技術により所望のパターンに加工する。カルコゲナイド層２０は上部電極配線２２により引き出され、接続プラグ２６ａ、第２配線層２７、さらに接続プラグ２６ｂを経由して周辺回路部に接続される。接続孔２５ａ、２５ｂ及び接続プラグ２６ａ、２６ｂの添え字ａ、ｂはそれぞれアレイ部、周辺部を区別するものである。
【００３５】
図７は、本実施例１について、カルコゲナイド層２０と上部電極配線２２の配置を説明したメモリセル部の平面図である。図７（Ａ）には２つのメモリセルを示す。下部ヒーターコンタクトプラグ１９に接続されたカルコゲナイド層２０と上部電極２１はビット毎に分離され、同一パターンとしてパターニングされている。２つのアクセストランジスタの共通の不純物拡散領域はメモリセルコンタクト１５ａを経由して、定電位配線１６ａに共通接続されている。２つのアクセストランジスタのゲート電極がそれぞれワード線として図の垂直方向に配線されている。
【００３６】
また、図７（Ｂ）に示すように、上部電極配線２２は先に形成されたカルコゲナイド層２０、上部電極２１の上面を全て覆うように、ワード線に直交するように配線されている。上部電極配線２２はメモリセルのビット線を構成し、ワード線との交点がそれぞれ１つのメモリセルとなる。上部電極配線２２は接続プラグ２６ａにより第２配線層２７（不図示）に接続される。接続プラグ２６ａはメモリセルが配列されたセルアレイの端部に配置され、この接続プラグ２６ａの接続孔部分にはカルコゲナイド層が存在しない。接続孔をカルコゲナイド層から離間させることで、カルコゲナイド層は上部電極、上部電極配線及び層間絶縁膜により２重、３重に保護される。そのため接続プラグへのメタル埋設時の処理温度が、カルコゲナイド層の昇華温度よりも高い場合でも、カルコゲナイド層の昇華は生じない。
【００３７】
本実施例のメモリセルは、カルコゲナイド層の引き出し配線として上部電極配線を採用することで、カルコゲナイド層が存在しない領域で他の配線層と接続する。カルコゲナイド層が存在しない領域に他の配線層との接続孔を設けることで、接続孔を埋設するメタル成膜時にカルコゲナイド層の昇華温度よりも高い処理温度で処理可能となる。これらの構成とすることで、カルコゲナイド層が昇華することなく良好な接続性が得られるメモリセルの構造及びこのメモリセルを備えた半導体記憶装置が得られる。
【実施例２】
【００３８】
本発明の実施例２について図８、図９を用いて説明する。図８に断面図、図９に平面図を示す。本実施例のメモリセルは、カルコゲナイド層が存在しない領域に接続孔を設け、上部電極配線を下層配線としての不純物拡散層に接続する実施例である。実施例１と同一構成要素は同じ符号とし、その説明は省略する。
【００３９】
図８において、メモリセルアレイの下部ヒータプラグ１９にはカルコゲナイド層２０と上部電極２１が接続され、その上面に上部電極配線２２が配置されている。上部電極配線２２はメモリセルアレイから周辺回路部まで延伸され、周辺回路の下部ヒータプラグ１９を介して不純物拡散層１２ｂに接続されている。ここでの接続は周辺回路領域で行われている。ヒータプラグ１９を周辺回路部のトランジスタの一方の不純物拡散領域に形成し、延伸された上部電極配線２２に接続している。この場合にも、上部電極配線２２と他の配線層（この実施例では不純物拡散層）との接続部にはカルコゲナイド層２０は存在していない。上部電極配線は下層の拡散層に接続され、上層の配線層とは接続されない。従って、上層の配線層に接続するための接続プラグ形成時には、カルコゲナイド層２０は上部電極、上部電極配線及び層間絶縁膜により２重、３重に保護されていることから、プラグ形成時のカルコゲナイド層の昇華は生じない。
【００４０】
また、本実施例においては、メモリセルのカルコゲナイド層２０、上部電極２１はメモリセル単位に分離されることなく、連続パターンとされる。図９の平面図を用いてさらに説明する。図９（Ａ）において、カルコゲナイド層２０、上部電極２１はセルアレイ領域のマット単位にパターニングされている。セルアレイ領域のマットとは、例えばマトリクス状にメモリセルが配列され、その周囲の１辺はビット線に接続されたセンスアンプ領域、他の辺はアドレスデコーダ領域に囲まれたセルアレイ領域である。従ってカルコゲナイド層２０、上部電極２１はセルアレイの端部のみでパターニングされ、セルアレイ内部では連続パターンとなる。
【００４１】
次に、図９（Ｂ）に示すように上部電極配線２２は、ワード線に直交する方向の隣接するメモリセル同士は連続パターンとし、平行方向の隣接するメモリセル間はそれぞれ分離されるようにパターニングする。このとき上部電極配線２２は、周辺回路まで延伸され、周辺部のヒータプラグ１９に接続される。周辺部のヒータプラグ１９はヒーターとしての機能はないが、メモリセルのヒータプラグ１９と同時に形成されることから同じくヒータプラグ１９と呼称する。このとき、セルアレイ内の露出されたカルコゲナイド層２０、上部電極２１もエッチングされ、図の上下方向が分離される。ワード線と上部電極配線２２との交点には１つのメモリセルが存在することになる。従って、上部電極配線２２はビット線を兼用することができる。この実施例においても、上部電極配線２２を接続する接続孔部分にはカルコゲナイド層が存在しないため、プラグ形成時のカルコゲナイド層の昇華は発生しない。
【００４２】
本実施例のメモリセルは、カルコゲナイド層の引き出し配線として上部電極配線を採用し、周辺回路領域において上部電極配線を周辺回路領域のプラグにより下層の配線層と接続する。従って上層の配線層と接続するプラグ形成時には、上部電極配線とは接続されないことから、カルコゲナイド層の昇華温度よりも高い処理温度においても、カルコゲナイド層が昇華することがなくなる。これらの構成とすることで、カルコゲナイド層が昇華することなく良好な接続性が得られるメモリセル及びメモリセルを備えた半導体記憶装置が得られる。
【００４３】
上記した実施例においては、第１実施例においてはカルコゲナイド層を各セル単位に分離させ、カルコゲナイド層が存在しない領域において上部電極配線を上層の配線層と接続した。また第２実施例においてはカルコゲナイド層を各ビット線方向に連続パターンとし、カルコゲナイド層が存在しない領域において上部電極配線を下層の配線層と接続した。しかしこれらの組み合わせは限定されることなく、任意に組み合わせて適用することが可能である。また、本願発明は前記実施例に限定されるものではなく、本発明の概念を超えない範囲で、種々変更して実施することが可能であり、これらが本願に含まれることはいうまでもない。
【図面の簡単な説明】
【００４４】
【図１】カルコゲナイド層を記憶素子としたメモリセル回路図であり、（Ａ）１つのメモリセル回路図であり、（Ｂ）他のメモリセル回路図である。
【図２】カルコゲナイド層の昇華を説明する概念図であり、（Ａ）メタル成膜スタート時、（Ｂ）昇華後の断面図である。
【図３】実施例１に係る途中工程（１）における断面図である。
【図４】実施例１に係る途中工程（２）における断面図である。
【図５】実施例１に係る途中工程（３）における断面図である。
【図６】実施例１に係る途中工程（４）における断面図である。
【図７】実施例１に係る（Ａ）カルコゲナイド層のパターニング後、（Ｂ）上部電極配線後の平面図である。
【図８】実施例２に係る断面図である。
【図９】実施例２に係る（Ａ）カルコゲナイド層のパターニング後、（Ｂ）上部電極配線後の平面図である。
【符号の説明】
【００４５】
１    半導体基板
２    ｎ型ウェル
３，４    ｐ型ウェル
５    浅溝
６    素子分離領域
７    ゲート絶縁膜
８    ゲート電極（PolySi）
９    ゲート電極（メタル）
１０    ゲート電極
１１    キャップ絶縁膜
１２    不純物拡散領域
１２ａ    低濃度不純物拡散領域
１２ｂ    高濃度不純物拡散領域
１３    側壁シリコン窒化膜
１４    層間絶縁膜
１５ａ    メモリセルコンタクト
１５ｂ    周辺回路コンタクト
１６    第１配線層（タングステン膜）
１６ａ    メモリセル第１配線層
１６ｂ    周辺回路第１配線層
１７    層間絶縁層
１８    下部ヒーターコンタクト開口
１９    下部ヒーターコンタクトプラグ
２０    カルコゲナイド層
２１    上部電極
２２    上部電極配線
２４    層間絶縁膜
２５ａ    メモリセル上部電極接続孔
２５ｂ    周辺回路部接続孔
２６ａ    メモリセル上部電極接続プラグ
２６ｂ    周辺回路部接続プラグ
２７    第２配線層（アルミ配線）
【図１】
2007019305.tif 000003
【図２】
2007019305.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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