(57)【要約】      （修正有）【課題】キャパシタとインダクタを内蔵した積層基板においてインダクタの良好な電気特性（高い自己共振周波数）を保持しつつキャパシタを小さくし基板を小型化する。【解決手段】複数の配線層Ａ１〜Ａ６を有する積層基板の内部にキャパシタＣ１，Ｃ２とインダクタＬ１，Ｌ２を備えた電子部品モジュール用積層基板で、キャパシタＣ１．Ｃ２は、絶縁層を介して互いに対向する第一容量電極と第二容量電極を含み、第一容量電極と、インダクタＬ１，Ｌ２を構成するインダクタ導体Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２の少なくとも一部とが同一の配線層に配され、第一容量電極は、絶縁層に埋め込まれるように配されて第二容量電極と静電容量を形成しかつ同一の配線層に配されたインダクタ導体Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２より厚さが大きい。第一容量電極が、第二容量電極より平面から見たときの面積が大きいことがある。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の配線層を有する積層基板の内部にキャパシタとインダクタとを備えた電子部品モジュール用積層基板であって、
前記キャパシタは、絶縁層を介して互いに対向する第一容量電極と第二容量電極とを含み、
前記第一容量電極と、前記インダクタを構成するインダクタ導体の少なくとも一部とが、同一の配線層に配され、
前記第一容量電極は、前記絶縁層に埋め込まれるように配されて前記第二容量電極と静電容量を形成し、かつ前記同一の配線層に配されたインダクタ導体より厚さが大きい
ことを特徴とする電子部品モジュール用積層基板。
【請求項２】
前記第一容量電極は、前記第二容量電極より平面から見たときの面積が大きい
ことを特徴とする請求項１に記載の電子部品モジュール用積層基板。
【請求項３】
請求項１または２に記載の前記電子部品モジュール用積層基板を含むことを特徴とする電子部品モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品モジュール用積層基板に係り、特にインダクタとキャパシタを内蔵した積層基板構造に関する。
【背景技術】
【０００２】
電子機器の各部を構成する回路モジュールとして、様々な機能を備えた電子部品モジュールが提供されている。このようなモジュール製品の構造のひとつとして、誘電体層（絶縁層）と導体層（配線層）とを複数備えた積層基板の表面にチップ部品を実装する一方、基板の内部にキャパシタやインダクタなどの回路素子を形成したものがある。
【０００３】
例えば、下記特許文献１は携帯電話機のフロントエンドモジュールを開示する。このモジュールは複数の通信方式に兼用可能とするため、対応する送受信回路にアンテナを切り換えるスイッチ回路と、このスイッチ回路とアンテナとの間に介在させるフィルタ（ダイプレクサ）とを備えるが、これらスイッチ回路およびダイプレクサを構成する回路素子を誘電体積層基板の内部に配置してひとつのモジュールとして構成している。
【０００４】
尚、このような電子部品モジュールが種々提案される背景には、携帯電話機をはじめとする通信端末装置の普及があり、これによりマイクロ波帯の送受信部に用いられるアンテナスイッチモジュールなどの需要が高まっている。
【０００５】
【特許文献１】特開２００２−２９０２６７号公報
【特許文献２】特開平６−２２４５３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、近年、携帯電話機等の通信端末装置の小型化の進展が著しく、その結果として上記のようなモジュール製品にもより一層の小型化が強く求められている。
【０００７】
モジュールを小型化するには、基板内に配される回路素子の小型化が必須となる。例えば、図７および図８は従来の高周波モジュールの一例を示す基板断面図と各配線層を示す平面図（同図（ａ）から（ｆ）はそれぞれ基板の第１層Ａ１から第６層Ａ６を示す）であり、このモジュールはＬＣフィルタを構成するインダクタＬ１，Ｌ２とキャパシタＣ１，Ｃ２を基板内部に備えるものであるが、インダクタＬ１，Ｌ２と共にキャパシタＣ１，Ｃ２を構成する容量電極Ｃ５１，Ｃ５２；Ｃ６１，Ｃ６２が各配線層Ａ２〜Ａ５において比較的大きな面積を占めており、モジュールを小型化するにはこれらを更に小さく形成することが望まれる。
【０００８】
一方、キャパシタの容量値Ｃは、基板材質の比誘電率をεr、真空の誘電率をε0、誘電体の厚さをｄ、パターン面積をＳとすると、Ｃ＝εr・ε0・Ｓ／ｄとして表される。したがってこの式からも明らかなようにキャパシタ（面積Ｓ）を小さくするには、誘電体材質の比誘電率εrを高めるか、あるいは誘電体の厚さｄを薄くする必要がある。
【０００９】
具体的には、例えば図９に示すように積層する誘電体シートＳ１として誘電体層が薄いものを使用すれば誘電体厚ｄを小さくしてキャパシタＣ１，Ｃ２を小型化することが出来る。また、図１０に示すように一方の容量電極Ｃ５１，Ｃ６１が含まれる配線層Ａ３，Ａ４の導体厚を厚くしても、結果的に容量電極Ｃ５１，Ｃ５２；Ｃ６１，Ｃ６２間の誘電体厚ｄを小さくすることが可能である。
【００１０】
ところが、このように誘電体層を薄くしあるいは配線層の導体厚を厚くすると、キャパシタＣ１，Ｃ２については小型化を図れるものの、インダクタＬ１，Ｌ２が混在するモジュールにあっては、当該インダクタＬ１，Ｌ２を構成する導体線路Ｌ５１，Ｌ５２；Ｌ６１，Ｌ６２間の間隔（基板の厚さ方向の間隔）も同様に狭まることなり、これら導体間に生じる浮遊容量が増大してインダクタＬ１，Ｌ２の自己共振周波数が低下し、フィルタの周波数特性が劣化する問題が生じ得る（後述の図４，５参照）。
【００１１】
他方、キャパシタを構成する容量電極を多層（３層以上）に亘って形成することも考えられる。しかしながらこのような手法では、個々の電極パターンは小さくなり平面的には小型化は可能となるが、基板（モジュール）の厚さ方向の寸法は増大してしまう。
【００１２】
さらに、異なる機能回路部が混在する基板構造を開示するものとして上記特許文献２があるが、この文献記載の発明は、電力用回路と信号用回路とが混在した回路基板に関するものであって上記キャパシタとインダクタが混在するモジュールに特有の問題を対象とするものではない。
【００１３】
したがって、本発明の目的は、キャパシタとインダクタを内蔵した積層基板においてインダクタの良好な電気特性（特に高い自己共振周波数）を保持しつつキャパシタを小型化する点にある。
【課題を解決するための手段】
【００１４】
前記課題を解決し目的を達成するため、本発明に係る電子部品モジュール用積層基板は、複数の配線層を有する積層基板の内部にキャパシタとインダクタとを備えた電子部品モジュール用積層基板であって、前記キャパシタは、絶縁層を介して互いに対向する第一容量電極と第二容量電極とを含み、前記第一容量電極と、前記インダクタを構成するインダクタ導体の少なくとも一部とが、同一の配線層に配され、前記第一容量電極は、前記絶縁層に埋め込まれるように配されて前記第二容量電極と静電容量を形成し、かつ前記同一の配線層に配されたインダクタ導体より厚さが大きい。
【００１５】
本発明の積層基板は、電子部品モジュールを構成するのに使用可能なものであり、キャパシタ（コンデンサ）とインダクタを基板内に内蔵したものである。キャパシタは、互いに対向して静電容量を形成する第一容量電極と第二容量電極とを備え、第一容量電極が絶縁層（誘電体層）に埋め込まれるように配され、これにより第二容量電極との間に静電容量が形成される。
【００１６】
そして、この第一容量電極は、同じ配線層に形成されるインダクタ導体より厚さ（導体厚）を大きく（厚く）してある。これにより、第一容量電極と第二容量電極との間隔が小さくなり、配線層内で導体厚が一定である従来の構造と比較して、第一および第二両容量電極の基板内における占有面積（平面から見たときの大きさ）を小さくしても同等の静電容量を得ることが出来る。したがって、キャパシタを小型化し、当該積層基板により構成される電子部品モジュールを小型化することが可能となる。
【００１７】
一方、上記のように第一容量電極の導体厚を大きくした場合にも、インダクタ導体の導体厚はそのまま（薄いまま）とする。したがって、当該インダクタ導体と、隣り合う配線層に形成されたインダクタ導体の他の部分や他の導体線路、電極等との間の間隔が狭まって当該インダクタに浮遊容量が発生しあるいは増大することを防ぐことができ、キャパシタの小型化に伴ってインダクタの電気特性（例えば自己共振周波数）が低下する不都合を回避することが出来る。
【００１８】
また、上記積層基板において第一容量電極は、第二容量電極より平面から見たときの面積が大きい場合がある。
【００１９】
積層基板内にキャパシタを設ける場合、例えばグランド電極と、これに対向する容量電極とでキャパシタを形成する場合等のように、キャパシタを構成する一方の電極が大きく、他方の電極が相対的に小さく形成される場合がある。このようなキャパシタに対して上記本発明を適用する場合には、小さい方の電極が上記第二容量電極、大きい方の電極が上記導体厚を厚くする第一容量電極となるよう構成する（上記本発明の積層基板で第一容量電極が第二容量電極より平面から見たときの面積が大きくなるようにする）ことが好ましい。その理由は次のとおりである。
【００２０】
上記容量電極の大きさが異なるキャパシタ構造では、一般に小さい方の電極（の大きさ又は面積）によってキャパシタの容量値が決定される。一方、電極を形成する場合の寸法（面積）精度は一般に導体厚が薄い方が良好であり、導体厚が厚くなると電極の寸法誤差も大きくなる傾向がある。したがって、上記本発明に従い容量電極の導体厚を厚くする場合には、容量値の決定に直接影響する小さい方の電極ではなく、大きい方の電極を厚くするようにした方が当該キャパシタの容量精度を高める点で好ましい。
【００２１】
ただし、本発明は小さい方の電極を厚くする構造を除外するものではなく、このような構造も本発明の範囲内である。さらに本発明では、複数の配線層に亘り形成した容量電極のうちの２以上について電極の厚さを厚くする場合もある。特に、例えば３層以上の配線層に亘って容量電極を設け、これら電極間に容量を形成しキャパシタを構成した場合には、本発明に従い１つのキャパシタ内で２以上の容量電極について導体厚を厚くする場合もある。
【００２２】
上記容量電極およびインダクタ導体を形成する方法（上記第一容量電極とインダクタ導体とで導体厚を異ならせる方法）は特に問わず、例えばめっき成長その他の方法で行うことが可能である。尚、この形成方法については、後の実施形態の説明中で述べる。また、前記積層基板内に備えられるキャパシタおよびインダクタの数は、それぞれひとつであっても良いし、複数個備えていても構わない。
【００２３】
さらに本発明に係る電子部品モジュールは、上記本発明に係る積層基板を使用して形成したものである。このモジュール並びに上記本発明に係る積層基板では、キャパシタおよびインダクタに加え、各種の受動回路素子や能動素子、表面実装部品等を上記積層基板に適宜搭載することが出来る。また、当該電子部品モジュールの種類は、一例を挙げればフィルタ（ローパスフィルタ、ハイパスフィルタ、バンドパスフィルタ等）或いはフロントエンドモジュールであるが、これに何ら限定されるものではなく、キャパシタとインダクタを含む様々な電子部品モジュールに本発明は広く適用することが可能である。
【発明の効果】
【００２４】
本発明によれば、キャパシタとインダクタを内蔵した積層基板においてインダクタの良好な電気特性（特に高い自己共振周波数）を保持しつつキャパシタを小型化することが出来る。
【００２５】
本発明の他の目的、特徴および利点は、図面に基づいて述べる以下の本発明の実施の形態並びに実施例の説明により明らかにする。尚、本発明は下記実施形態および実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で種々の変更を行うことができることは当業者に明らかである。また各図中、同一の符号は、同一又は相当部分を示す。
【発明を実施するための最良の形態】
【００２６】
図１は本発明の一実施形態に係る高周波モジュール用積層基板を示す断面図、図２は当該積層基板の各配線層を示す平面図、図３は当該積層基板に内蔵したフィルタを示す回路図である。
【００２７】
図１に示すようにこの積層基板は、基板表面Ａ１および基板裏面Ａ６を含めて６層の配線層Ａ１〜Ａ６を有する積層基板で、基板内部にフィルタ回路を内蔵したものである。このフィルタ回路は、図３に示すように入力端子ＩＮと出力端子ＯＵＴとの間に直列に順に挿入された第一インダクタＬ１および第一キャパシタＣ１と、当該入出力間の伝送路からグランドへ分岐された分岐路上に配された第二キャパシタＣ２および第二インダクタＬ２とを備える。フィルタ回路を構成するこれら各素子Ｃ１，Ｃ２，Ｌ１，Ｌ２の基板（各配線層）への配置は、図２（ａ）〜（ｆ）に示すとおりである。
【００２８】
すなわち、各配線層を基板表面から基板裏面に向け順に第１層Ａ１、第２層Ａ２、…、第６層Ａ６とした場合に、第２層Ａ２には、第一インダクタＬ１を構成するインダクタ導体の一部Ｌ１１と、第二インダクタＬ２を構成するインダクタ導体の一部Ｌ２１と、第一キャパシタＣ１の一方の容量電極（第二容量電極）Ｃ１２とを配する。第３層Ａ３には、第一インダクタＬ１を構成するインダクタ導体の一部Ｌ１２と、第二インダクタＬ２を構成するインダクタ導体の一部Ｌ２２と、第一キャパシタＣ１の他方の容量電極（第一容量電極）Ｃ１１とを配してある。
【００２９】
また、第２層Ａ２と第３層Ａ３に分割して配置した第一インダクタＬ１用のインダクタ導体Ｌ１１，Ｌ１２、並びに第二インダクタＬ２用のインダクタ導体Ｌ２１，Ｌ２２はそれぞれビアホール（以下、単にビアという）Ｖにより電気的に接続してあり、これによりヘリカル状のインダクタＬ１，Ｌ２をそれぞれ形成した。
【００３０】
第４層Ａ４にはグランド電極ＧＮＤを配してあり、このグランド電極ＧＮＤは第５層Ａ５に設けた容量電極Ｃ２２と対向して第二キャパシタＣ２を構成する容量電極（第一容量電極）Ｃ２１となる。第５層Ａ５には、前記第４層Ａ４のグランド電極ＧＮＤと対向して第二キャパシタＣ２を構成する容量電極（第二容量電極）Ｃ２２を形成する。さらに第６層Ａ６には外部接続用の入力端子ＩＮと出力端子ＯＵＴ、並びにグランド電極ＧＮＤを形成してある。このグランド電極ＧＮＤは前記第４層Ａ４のグランド電極ＧＮＤとビアＶを通じて接続されている。尚、第１層（基板表面）Ａ１には、種々の表面実装部品（図示せず）を搭載できるようにしても良い。
【００３１】
そして、本実施形態の基板では、本発明に基づいてキャパシタを構成する第一容量電極の導体厚を、同一の配線層に配されるインダクタ導体の厚さより大きくする。具体的には、第３層Ａ３に設けた第一キャパシタＣ１の第一容量電極Ｃ１１を、同じ配線層である第３層Ａ３に設けたインダクタ導体Ｌ１２，Ｌ２２の厚さより厚くする。尚、第二キャパシタＣ２についても、第一キャパシタＣ１と同様に一方の容量電極Ｃ２１の導体厚を厚くして当該キャパシタＣ２の小型化を図っている。
【００３２】
このように容量電極Ｃ１１，Ｃ２１の厚さを厚くすることにより、両容量電極Ｃ１１，Ｃ１２；Ｃ２１，Ｃ２２間に介在される誘電体層が薄くなり、容量電極Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２を小さくしても同様の構成を有する従来基板（図７，８）と同等の静電容量を確保することが出来る。したがって当該基板（モジュール）を小型化することが出来る。一方、インダクタＬ１，Ｌ２については、各インダクタ導体Ｌ１１，Ｌ１２；Ｌ２１，Ｌ２２同士の間隔は変わらないから、浮遊容量が増大して当該インダクタＬ１，Ｌ２やこれによって形成されるフィルタの電気特性が劣化するような不都合は生じない。
【００３３】
図４は前に述べた誘電体層を薄くした基板構造（図９）、導体層を厚くした基板構造（図１０）並びに上記本実施形態の基板構造による第一インダクタＬ１の周波数特性を示すもので、同図中、破線は図９の構造を、一点差線は図１０の構造を、実線は本実施形態の構造をそれぞれ表している。また、図５はこれら各基板に内蔵されたフィルタの周波数特性を示すものであり、同図中、破線は図９および図１０の基板構造によるフィルタを、実線は本実施形態の基板構造によるフィルタをそれぞれ表す。
【００３４】
図４に示すように図９及び図１０の基板構造では、本実施形態の構造に較べ、インダクタＬ１の特性が低域側にシフトし、また図５に示すように図９及び図１０の基板構造では通過帯域における挿入損失が増大し、フィルタ特性（通過帯域特性）を満足できない事態が生じている。これに対し本実施形態の基板構造（実線）によれば、フィルタの通過特性を満足させることが出来る。
【００３５】
図６は、上記本発明ないし実施形態に従い同一の配線層内で異なる厚さの導体を形成する方法の一例を順に示す工程図である。
【００３６】
同図に示すようにまず、誘電体層１の表面に導体層２を形成し、あるいは誘電体層１の表面に導体層２を備えた樹脂付き銅箔（ＲＣＣ）を用意し（同図（ａ））、この導体層２の表面に、導体を厚くする部分１０を除いてめっきレジスト３をコーティングする（同図（ｂ））。次に、電解めっきによりめっき金属４を析出させ、導体２を盛り上げて厚くした後（同図（ｃ））、レジスト３を剥離する（同図（ｄ））。
【００３７】
そして、当該配線層において導体を形成すべき部分（薄い導体部分および厚い導体部分）をレジスト５で覆い（同図（ｅ））、エッチングにより不要な導体を除去した後（同図（ｆ））、レジスト５を剥離する（同図（ｇ））。これにより、薄い導体２ｂと厚い導体４とを同一の配線層に形成することが出来る。前記実施形態に対応させれば、薄い導体２ｂがインダクタ導体Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２に相当し、厚い導体４が第一容量電極Ｃ１に相当する。
【００３８】
尚、この図に示した方法では、導体６の一部（ひと続きの連続した導体６の一部分）をめっき金属４によって盛り上げて厚くなるようにしているが、これは例えば当該導体２ａがグランド電極のように大きな電極で、その一部分を厚くしてキャパシタを形成するような場合に特に利用することが出来るものである。導体６の全体を同じ配線層に配される他の導体２ｂより厚く形成する場合には、図６（ｂ）でレジスト３を形成するときにレジストで覆わない部分１０を、導体を厚くする領域２ａに対応させて広く取り、同様にめっき金属４を析出させ、同図（ｅ）でレジスト５を配するときに、めっきで盛り上げた部分４にのみレジスト５を被せるようにすれば良い。
【実施例１】
【００３９】
上記図１に示す実施形態の基板構造に従い、フィルタを内蔵する積層基板をビルドアップ工法により作製した。具体的には、コア基板の表裏両面に前記配線層Ａ３および配線層Ａ４をそれぞれ形成し、これに樹脂付き銅箔（ＲＣＣ）を積層することにより配線層Ａ２，Ａ５，Ａ１，Ａ６を形成した。コア基板の厚さは１５０μｍ、ＲＣＣは樹脂層の厚さが４０μｍ、導体層（銅箔）の厚さが１８μｍであり、コア基板およびＲＣＣ樹脂層の誘電材料の誘電率は１０である。
【００４０】
そして、第一キャパシタＣ１および第二キャパシタＣ２の一方の容量電極Ｃ１１，Ｃ２１について、厚さ１８μｍの導体の厚さをめっきにより増大させて３８μｍとし、これにより第一キャパシタＣ１の容量電極Ｃ１１，Ｃ１２間の誘電体層の厚さと、第二キャパシタＣ２の容量電極Ｃ２１，Ｃ２２間の誘電体層の厚さとを共に４０μｍから２０μｍまで薄くした。
【００４１】
この結果、図７の従来例と同等の容量値を得るのに、パターン面積（容量電極の面積）を第一キャパシタＣ１で約半分、第二キャパシタＣ２で約７５％に縮小化することが出来た。またこのときインダクタ導体間の誘電体厚は変わらないため、各インダクタＬ１，Ｌ２の自己共振周波数は変化せず、前記図５に示す所要のフィルタ特性を得ることが出来た。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態に係る電子部品モジュール用積層基板を示す断面図である。
【図２】前記実施形態に係る積層基板の各配線層を示す平面図である。
【図３】前記実施形態に係る積層基板が備えるフィルタを示す回路図である。
【図４】図９および図１０の基板構造並びに本実施形態の基板構造による第一インダクタＬ１の周波数−インダクタンス特性を示す線図である。
【図５】図９および図１０の基板構造と本実施形態の基板構造によるフィルタの周波数特性を示す線図である。
【図６】（ａ）から（ｇ）は本発明に従い同一の配線層内で異なる厚さの導体を形成する方法の一例を順に示す工程図である。
【図７】従来の高周波モジュールの一例を示す基板断面図である。
【図８】従来の高周波モジュールにおける各配線層の構成例を示す平面図である。
【図９】積層基板に内蔵されたキャパシタを小型化する方法の一例を示す基板断面図である。
【図１０】積層基板に内蔵されたキャパシタを小型化する方法の別の一例を示す基板断面図である。
【符号の説明】
【００４３】
Ａ１〜Ａ６  配線層
Ｌ１，Ｌ２  インダクタ
Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２  インダクタ導体
Ｃ１，Ｃ２  キャパシタ
Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２  容量電極
Ｖ  ビアホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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