(57)【要約】【課題】太幅配線に接続したビア部におけるストレスマイグレーション不良の発生を防止することができ、配線の信頼性を向上させることができる半導体装置を提供する。【解決手段】ヤング率１０ＧＰａ以下の絶縁膜にその少なくとも1面が接するように設けられた第２の配線２５と、この配線２５に接続されたビア２６とを有する多層配線構造の半導体装置であって、第２の配線２５は、幅Ｗが２μｍ以上で、かつ、その先端部でビア２６と接続する太幅配線４１を有しており、この太幅配線４１の先端には、太幅配線４１の延在方向に延びる幅Ａが太幅配線４１の幅Ｗより細いリザーバー４２が設けられている。【選択図】図２
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【特許請求の範囲】
【請求項１】
ヤング率１０ＧＰａ以下の絶縁膜と、この絶縁膜にその少なくとも１面が接するように設けられた配線と、この配線に接続されたビアとを有する多層配線構造の半導体装置であって、
前記配線は、該配線のビアと接続する部位の近傍に、その部位より幅の細いリザーバーを備えたことを特徴とする半導体装置。
【請求項２】
前記配線のビアと接続する部位の幅Ｗが２μｍ以上であることを特徴とする請求項１記載の半導体装置
【請求項３】
前記リザーバーの幅Ａが、前記配線のビアと接続する部位の幅Ｗの８０％以下であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記リザーバーの幅Ａと長さＢとの比（Ａ／Ｂ）が、０．２以下であることを特徴とする請求項２または３記載の半導体装置。
【請求項５】
前記リザーバーの前記ビアの側壁からの離間距離が、１０μｍ以下であることを特徴とする請求項１乃至４のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線構造を有する半導体装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩをはじめとする半導体装置の高速化のため、配線抵抗の低抵抗化や、層間絶縁膜の低誘電率化などが進められている。具体的には、配線の材料がアルミニウム（Ａｌ）から銅（Ｃｕ）へ移行している。また、層間絶縁膜も単純なＳｉＯ２膜からフッ素をドープしたＳｉＯ２膜や、あるいは有機成分を含むＳｉＯ２膜をはじめとする低比誘電率膜（ｌｏｗ−ｋ膜）の採用が図られている。
【０００３】
しかしながら、Ｃｕ／ｌｏｗ−ｋ多層配線構造においては、幅の広い（例えば２μｍ以上）配線に接続したビア部におけるストレスマイグレーション不良が大きな問題となっている。このストレスマイグレーション不良の要因は、ビア内へのＣｕの埋め込み不足やビア底での密着性の低下に加え、こうしたビア部でＣｕに応力勾配が形成されるに起因して、ビア内にボイドが発生することにある。ビア内におけるボイドの発生は、半導体装置の信頼性を低下させるだけでなく、不良な半導体装置が製造されることにより半導体装置の歩留まりが低下し、半導体装置の生産効率を低下させるおそれがある。
【０００４】
この問題を解決するため、ビアと接続する部位の配線幅を細くする方法が提案されている（例えば、特許文献１参照。）。しかしながら、このような方法をもってしてもストレスマイグレーションに起因するビア内のボイドの発生を十分に防止することはできず、さらなる対策が求められている。
【特許文献１】特開２００２−１２４５６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記課題を解決するためになされたもので、低ヤング率膜を層間絶縁膜とする多層配線構造を有する半導体装置などにおいて、太幅配線に接続したビア部におけるストレスマイグレーション不良の発生を防止することができ、配線の信頼性を向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、ヤング率１０ＧＰａ以下の絶縁膜と、この絶縁膜にその少なくとも１面が接するように設けられた配線と、この配線に接続されたビアとを有する多層配線構造の半導体装置であって、前記配線は、該配線のビアと接続する部位の近傍に、その部位より幅の細いリザーバーを有することを特徴とする半導体装置が提供される。
【発明の効果】
【０００７】
本発明の一態様による半導体装置によれば、低ヤング率膜を層間絶縁膜とする多層配線構造を有する半導体装置などにおいて、太幅配線に接続したビア部におけるストレスマイグレーション不良の発生を防止することができ、配線の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明に係る実施の形態について図面を用いて説明する。
【０００９】
（第１の実施の形態）
まず、第１の実施の形態について説明する。図１は、本実施の形態に係る半導体装置における多層配線構造を示す断面図であり、また、図２は、その要部構成を示す図で、（ａ）は斜視図、（ｂ）はその上面図である。
【００１０】
図１に示すように、図示しない各種電子回路を構成する能動領域などが形成されたシリコン基板１１上には、第１の低比誘電率膜１２および第１のシリコン酸化（ＳｉＯ２）膜１３からなる第１の層間絶縁膜１４が形成され、この第１の層間絶縁膜１４には第１の配線（下層配線）１５が設けられている。また、この第１の配線１５が設けられた第１の層間絶縁膜１４上には、第１のシリコン窒化（ＳｉＮ）膜（比誘電率＝７．０）２１、第２の低比誘電率膜２２および第２のシリコン酸化（ＳｉＯ２）膜２３からなる第２の層間絶縁膜２４が形成され、この第２の層間絶縁膜２４には、第２の配線（上層配線）２５と、この第２の配線２５を第１の配線１５に電気的に接続する第１のビア２６が設けられている。
【００１１】
第１および第２の低比誘電率膜１２、２２は、例えば、ポリメチルシロキサン膜（比誘電率＝２．８）により形成される。また、有機樹脂膜や、ハイドロジェンシルセスキオキサン、カーボン含有シリコン酸化（ＳｉＯＣ）膜、多孔質シリカ膜、高分子膜、フッ素をドープしたアモルファスカーボン膜などを用いることができ、さらに、これらの１種以上を組み合わせた積層膜で形成してもよい。これらの材料は、いずれも比誘電率が３．４以下、ヤング率が１０ＧＰａ以下であり、例えば化学気相成長法（ＣＶＤ：Ｃｈｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）や塗布法により形成することができる。第１および第２のシリコン酸化膜１３、２３および第１のシリコン窒化膜２１も、それぞれ、例えばＣＶＤ法により形成される。
【００１２】
また、第２の配線２５および第２のビア２６は、例えば第２の層間絶縁膜２４に、第２の配線用溝２５ａとビアホール２６ｂを設け、これらの第２の配線用溝２５ａとビアホール２６ｂの内面に沿って、バリアメタル層（図示なし）を形成した後、これらの第２の配線用溝２５ａとビアホール２６ｂ内に、Ｃｕ、Ａｌ、これらを含む合金などの導電性材料を埋め込むことによって形成される。バリアメタル層は、Ｔａ、Ｎｂ、これらを含む合金もしくは化合物などからなる膜、または、これらの１種以上を組み合わせた積層膜から構成される。
【００１３】
第２の配線２５および第１のビア２６が形成された第２の層間絶縁膜２４上には、積層保護膜として、例えばプラズマＣＶＤ法により第２のシリコン窒化（ＳｉＮ）膜３１および第３のシリコン酸化（ＳｉＯ２）膜３２が順に形成され、その上に、第２のビア３３を介して第２の配線２５に電気的に接続されるＡｌパッド３４が形成される。Ａｌパッド３５が形成された第３のシリコン酸化（ＳｉＯ２）膜３２上には、積層保護膜として、さらに、例えばプラズマＣＶＤ法により第３のシリコン窒化（ＳｉＮ）膜３５、第４のシリコン酸化（ＳｉＯ２）膜３６および第４のシリコン窒化（ＳｉＮ）膜３７が順に形成され、Ａｌパッド３４上の第３のシリコン窒化（ＳｉＮ）膜３５、第４のシリコン酸化（ＳｉＯ２）膜３６および第４のシリコン窒化（ＳｉＮ）膜３７が開口される。
【００１４】
そして、本実施の形態では、第２の配線２５は、図２に示すような、幅Ｗが２μｍ以上で、かつ、その先端部で第１のビア２６と接続する太幅配線４１を有しており、この太幅配線４１の先端には、太幅配線４１の延在方向に延びる幅Ａが太幅配線４１より細い、すなわち、２μｍ未満のリザーバー４２が設けられている。なお、図２では、太幅配線４１とこれにビア２６を介して接続された第１の配線１５のみが示され、これらに接する絶縁膜等は図示を省略した。また、太幅配線４１およびこれと接続するビア２６の数は単数に限るものではなく、複数存在していてもよい。
【００１５】
このような幅Ｗが２μｍ以上で、その一面がヤング率が１０ＧＰａ以下の絶縁膜に接している太幅配線４１においては、太幅配線４１とビア２６間で生じる応力勾配により、ビア２６内から太幅配線４１に向かってビア２６および太幅配線４１を構成する原子のマイグレーションが起こることがある。すなわち、ｌｏｗ−ｋ膜を構成する材料は、一般的な絶縁膜の材料に比べて本質的に低ヤング率（通常、１０ＧＰａ以下）である。このような低ヤング率の膜に形成されたＣｕ配線は、実使用温度付近において、幅の広いものが幅の狭いものより大きな引張り応力を有している。一例として、図１０に、ヤング率４ＧＰａの多孔質（ポーラス）ＳｉＯ２膜を層間絶縁膜として用いたＣｕ配線（幅０．２μｍの細幅配線および幅１０μｍの太幅配線）の熱応力挙動を示す。Ｃｕ配線を室温から４００℃まで昇降温させたときに生じた応力をＸ線回折を用いて測定したものである。同図から明らかなように、低ヤング率の膜を層間絶縁膜として用いた配線においては、実使用温度付近において、太幅配線が細幅配線よりも大きな引張り応力を有している。このように太幅配線が細幅配線よりも大きな引張り応力を有する結果、幅の広い配線に接続されたビア部においては応力勾配が形成され、これにビア内へのＣｕの埋め込み不足やビア底での密着性の低下という要因が加わって、細いビア内から幅の広い配線に向かってＣｕのマイグレーションが起こり、ビア内にボイドが発生する。
【００１６】
しかしながら、本実施の形態では、２μｍ以上の幅を有する太幅配線４１のビア２６近傍に、太幅配線４１より細い幅を有するリザーバー４２を配設したことにより、太幅配線４１に設けられたリザーバー４２とビア２６間でも応力勾配が生じており、太幅配線４１の先端部に設けられたリザーバー４２からビア２６に向かってビア２６を構成する原子のマイグレーションが起こり得る。このように、ビア２６から太幅配線４１へ移動した構成原子が、リザーバー４２からビア２６に移動した構成原子によって補充されることになり、ビア２６内のボイドの発生が抑制される。この結果、ひいては品質、性能および信頼性が高く、かつ、生産性に優れた半導体装置を得ることができる。
【００１７】
次に、本発明者らが行った実験およびその結果について記載する。
【００１８】
（実験１）
まず、リザーバー４２によるストレスマイグレーション不良を抑制する効果を評価する実験を行った。
【００１９】
本実験では、太幅配線４１の幅Ｗが５μｍ、これと接続するビア２６の径および第１の配線１５の幅がそれぞれ０．１５μｍおよび０．２μｍで、かつ、リザーバーの幅Ａが０．２μｍ、長さＢが５μｍで、ビア２６の側壁からの離間距離Ｄ（ビア２６側壁と、リザーバー４２の太幅配線４１との接続位置間の距離）を０．１μｍとする、本実施の形態に係る図１に示す半導体装置を作製した（実施例）。なお、各配線およびビアの材料にはＣｕを用いた。
【００２０】
また、比較のため、太幅配線４１部分の構成を、図３（ａ）〜図３（ｄ）に示すような、従来技術などによる４種類の配線構造に変える以外は、上記と同様に構成される半導体装置を作製した。図３（ａ）は、幅５μｍの太幅配線４１にリザーバー４２を持たない例（比較例１）、図３（ｂ）は、幅５μｍの太幅配線４１にこの太幅配線４１と同じ幅で長さ５μmのリザーバー４２ａを設けた例（比較例２）、図３（ｃ）は、幅５μｍの太幅配線４１のビア２６と接続する部分をリザーバー４２ｂとして長さ２μｍに亘って幅０．２μｍとし、その中心にビア２６を接続した例（比較例３）、図３（ｄ）は、図３（ｃ）のリザーバー４２ｂの先端に、さらに、幅５μｍ、長さ４μｍのリザーバー４２ｃを設けた例（比較例４）である。
【００２１】
これらの５種類の試料について、太幅配線４１内のビア２６側壁から１０μｍ以上離れた位置での残留応力、太幅配線４１のビア２６周辺での残留応力、リザーバー４２、４２ａ〜４２ｃ内での残留応力を、それぞれＸ線回折を用いて測定した。この測定結果をもとに、太幅配線４１−ビア２６間、リザーバー４２、４２ａ〜４２ｃ−ビア２６間の応力勾配を算出し、応力勾配によるビア２６から太幅配線４１内部へ向かうＣｕのフラックス量、およびビア２６からリザーバー４２、４２ａ〜４２ｃ内部へ向かうＣｕのフラックス量を導出した。さらに、両者の和を取り、ビア２６から外方向へ向かうＣｕの総フラックス量（ビアからのＣｕ総フラックス量と略記）を求めた。その結果を図４に示す。図４において、正の値はビア２６から外方向に向かうフラックス量、負の値は外からビア２６に向かうフラックス量を示している。
【００２２】
図４から明らかなように、比較例１、すなわち図３（ａ）に示すような太幅配線４１にリザーバー４２を持たない構成のものでは、ビア２６周辺と太幅配線４１間の応力勾配（径の細いビア２６周辺の引張り応力が太幅配線４１の引張り応力より小さい）によるビア２６内から太幅配線４１内に向かうＣｕのマイグレーションのみが起こる。一方、図３（ｂ）、図３（ｃ）および図３（ｄ）に示すような配線構造を有する比較例２〜４では、ビア２６周辺と太幅配線４１間の応力勾配によるビア２６内から太幅配線４１に向かうＣｕのマイグレーションに加え、リザーバー４２ａ〜４２ｃとビア２６周辺との応力勾配によるリザーバー４２ａ〜４２ｃからビア２６に向かうＣｕのマイグレーションが起こり、リザーバー４２を有さない比較例１に比べ、ビア２６内から外方向へ向かうＣｕの総フラックス量は減少する。しかしながら、これらの例では、ビア２６内から太幅配線４１内へ向かうフラックス量がリザーバー４２ａ〜４２ｃからビア２６内へ向かうフラックス量より多いために、ビア２６内から外方向へのＣｕマイグレーションを完全には防止することはできず、ビア２６内のボイドの発生を十分に防止することはできない。これに対し、図２に示す配線構造を有する実施例では、リザーバー４２からビア２６内へ向かうフラックス量が、ビア２６内から太幅配線４１内に向かうフラックス量とほぼ同程度となり、その結果、ビア２６から外方向へ向かうＣｕの総フラックス量はほぼ０となる。このため、ビア２６内から外方向へのＣｕマイグレーションはほぼ完全に防止され、ビア内のボイド発生を十分に防止することが可能となる。
【００２３】
本実験では、さらに、上記の５種類の試料について、２００℃で１０００時間のストレスマイグレーション（ＳＭ）試験を行った。図２に示す配線構造を有する実施例では、ビア２６内のボイド発生によるオープン不良は観察されなかった。これに対し、図３（ａ）〜図３（ｄ）の配線構造を有する比較例１〜４では、いずれの試料もオープン不良が発生した。また、ＳＭ試験後の各試料を光学顕微鏡および走査型電子顕微鏡（ＳＥＭ）を用いて観察したところ、比較例１〜４では、いずれの試料においても、太幅配線４１近傍のビア２６内部あるいはビア２６近傍の配線にボイドの発生が観察されたのに対し、図２に示す配線構造を有する実施例では、リザーバー４２内部にボイドが観察されたものの、太幅配線４１およびビア２６に不良の発生は認められなかった。
【００２４】
これらの結果から、Ｃｕ／Ｌｏｗ−ｋ多層配線構造において、２μｍ以上の配線幅を有する太幅配線のビア近傍に、太幅配線よりも細い幅をもつリザーバーを設けることにより、太幅配線におけるストレスマイグレーション不良を抑制することが可能となり、品質、性能および信頼性が高く、かつ、生産性に優れた半導体装置を得ることができることが確認された。
【００２５】
（実験２）
次に、リザーバー４２の幅を変化させたときのストレスマイグレーション不良に対する抑制効果を評価する実験を行った。
【００２６】
本実験では、太幅配線４１の幅Ｗが２μｍ、これと接続するビア２６の径および第１の配線１５の幅がそれぞれ０．１５μｍおよび０．２μｍで、かつ、リザーバー４２の幅Ａが０．１μｍ、０．２５μｍ、１．０μｍ、１．５μｍ、１．８μｍまたは２μｍ、長さＢが５μｍで、ビア２６の側壁からの離間距離Ｄを０．１μｍとする、本実施の形態に係る図１に示す半導体装置を作製した。各配線およびビアの材料にはＣｕを用いた。
【００２７】
リザーバー４２の幅Ａが異なるこれらの６種類の試料について、実験１の場合と同様にしてビア２６からのＣｕの総フラックス量を求めた。すなわち、太幅配線４１内のビア２６側壁から１０μｍ以上離れた位置での残留応力、太幅配線４１のビア２６周辺での残留応力、リザーバー４２内での残留応力を、それぞれＸ線回折を用いて測定し、この測定結果をもとに、太幅配線４１−ビア２６間、リザーバー４２−ビア２６間の応力勾配を算出し、応力勾配によるビア２６から太幅配線４１内部へ向かうＣｕのフラックス量、およびビア２６からリザーバー４２内部へ向かうＣｕのフラックス量を導出し、両者の和を取ってビア２６からのＣｕの総フラックス量を求めた。
【００２８】
図５は、このようにして求めたビア２６からのＣｕの総フラックス量と、リザーバー４２の幅Ａと太幅配線４１の幅Ｗとの比（Ａ／Ｗ）の関係を示したものである。図５から明らかなように、比（Ａ／Ｗ）が０．８以下では、ビア２６から外方向へ向かうＣｕの総フラックス量がほぼ０であった。
【００２９】
また、上記の６種類の試料について、２００℃で１０００時間のストレスマイグレーション（ＳＭ）試験を行った。リザーバー４２の幅が０．１μｍ、０．２５μｍ、１．０μｍ、１．５μｍである試料では、ビア部のボイド発生によるオープン不良は観察されなかったのに対し、リザーバー４２の幅が１．８μｍ、２μｍの試料ではオープン不良が発生した。
【００３０】
これらの結果から、Ｃｕ／Ｌｏｗ−ｋ多層配線構造において、２μｍ以上の配線幅を有する太幅配線のビア近傍に設けるリザーバーの幅は、太幅配線の８０％以下であることが好ましいことが確認された。なお、太幅配線４１の配線幅が２μｍ以上であれば、本実験で記載した以外の太幅配線４１幅、ビア２６径、第１の配線１５幅、リザーバー４２幅、リザーバー４２長さ、リザーバー４２のビア２６の側壁からの離間距離を有する配線構造においても、リザーバー４２の幅を太幅配線４１の幅の８０％以下とした場合に良好な効果を得ることができる。
【００３１】
（実験３）
また、リザーバー４２の長さを変化させたときのストレスマイグレーション不良に対する抑制効果を評価する実験を行った。
【００３２】
本実験では、図１に示す断面構造を有する半導体装置において、太幅配線４１の幅、これと接続するビア２６の径および第１の配線１５の幅を、それぞれ２μｍ、０．１５μｍおよび０．２μｍとし、また、リザーバー４２を、ビア２６の側壁からの距離が０．１μｍとなる位置に設けるとともに、その幅Ａを０．２５μｍ〜１．５μｍ、長さＢを０．２５μｍ〜１０μｍの範囲でそれぞれ変化させ、幅Ａと長さＢの比（Ａ／Ｂ）が異なる１１種の試料を作製した。各配線およびビアの材料にはＣｕを用いた。
【００３３】
これらの１１種類の試料について、実験１の場合と同様にしてビア２６からのＣｕの総フラックス量を求めた。すなわち、太幅配線４１内のビア２６側壁から１０μｍ以上離れた位置での残留応力、太幅配線４１のビア２６周辺での残留応力、リザーバー４２内での残留応力を、それぞれＸ線回折を用いて測定し、この測定結果をもとに、太幅配線４１−ビア２６間、リザーバー４２−ビア２６間の応力勾配を算出し、応力勾配によるビア２６から太幅配線４１内部へ向かうＣｕのフラックス量、およびビア２６からリザーバー４２内部へ向かうＣｕのフラックス量を導出し、両者の和を取ってビア２６からのＣｕの総フラックス量を求めた。
【００３４】
図６は、このようにして求めたビア２６からのＣｕの総フラックス量と、リザーバー４２の幅Ａと長さＢの比（Ａ／Ｂ）の関係を示したグラフである。図６から明らかなように、比（Ａ／Ｂ）が０．２以下では、ビア２６から外方向へ向かうＣｕの総フラックス量がほぼ０であった
【００３５】
また、作製した１１種類の試料について、２００℃で１０００時間のストレスマイグレーション（ＳＭ）試験を行った。リザーバー４２の幅Ａと長さＢの比（Ａ／Ｂ）が０．２以下である試料では、ビア部のボイド発生によるオープン不良は観察されなかったのに対し、リザーバー４２の幅Ａと長さＢの比（Ａ／Ｂ）が０．２を超える試料ではオープン不良が発生した。
【００３６】
これらの結果から、Ｃｕ／Ｌｏｗ−ｋ多層配線構造において、２μｍ以上の配線幅を有する太幅配線のビア近傍に設けるリザーバーは、リザーバーの幅Ｗと長さＬの比（Ｗ／Ｌ）が０．２以下であることが好ましいことが確認された。なお、太幅配線４１の配線幅が２μｍ以上であれば、本実験で記載した以外の太幅配線４１幅、ビア２６の径、第１の配線１５幅、リザーバー４２幅、リザーバー４２長さ、リザーバー４２のビア２６の側壁からの距離を有する配線構造においても、リザーバー４２の幅Ａと長さＢの比（Ａ／Ｂ）を０．２以下とした場合に良好な効果を得ることができる。
【００３７】
（その他の実施の形態）
上記第１の実施の形態では、太幅配線４１にリザーバー４２が単数設けられているが、例えば図７の上面図に示すように、複数設ける構成としてもよい。図７（ａ）の例では、太幅配線４１の先端に、太幅配線４１が延在する方向に３本のリザーバー４２が設けられている。また、図７（ｂ）の例では、太幅配線４１の先端部両側にそれぞれ３本のリザーバー４２が設けられている。また、各リザーバー４２の形状を、例えば図８に示すように、先端部を細くして、意図的に導電材料の埋め込み不足を発生させ、該部にボイドの起点となる微小ボイドを形成させる構成としてもよい。これにより、リザーバー４２におけるボイド発生確率が上昇し、ビア２６におけるボイドの発生をより効果的に抑制することができる。
【００３８】
なお、このようにリザーバー４２の数や形状は特に限定されるものではないが、その太幅配線４１との接続位置は、ビア２６側壁から１０μｍ以内に配置することが好ましく、２μｍ以内に配置することがより好ましい。
【００３９】
すなわち、図９は、ビア２６側壁からの距離に対する配線内の応力変化を、有限要素法を用いて計算した結果を示したものである。ビア２６周辺のＣｕフラックスを大きく変化させるためには、リザーバー４２はビア２６周辺の応力勾配が存在する領域に設けられるが、図９から明らかなように、ビア２６側壁から１０μｍを越えた領域では応力値は一定となり、応力勾配が存在しない。したがって、リザーバー４２と太幅配線４１の接続位置は、応力勾配が存在するビア２６側壁から１０μｍ以内に配置することが好ましい。特に、応力勾配が大きいビア２６側壁から２μｍ以内にリザーバー４２を配置するとさらに大きな効果を得ることができ、より好ましい。
【００４０】
また、上記第１の実施の形態では、第２の配線２５およびビア２６がいずれもヤング率が１０ＧＰａ以下の絶縁膜に接する構造となっているが、第２の配線２５の少なくとも1面に接するようにヤング率１０ＧＰａ以下の絶縁膜が形成されている配線構造であれば、第１の実施の形態と同様の効果を得ることができる。
【００４１】
さらに、上記第１の実施の形態では、上層の配線、すなわち第２の配線２５のみが太幅配線４１を有しているが、下層の配線、すなわち第１の配線１５のみ、あるいは、第１および第２の配線１５、２５がともに太幅配線４１を有していてもよい。いずれの場合であっても、太幅配線４１にリザーバー４２を設けることにより、ビア部におけるストレスマイグレーション不良の発生を防止することができ、配線の信頼性を向上させることができる。なお、下層の配線とビアの導電性材料との間にバリアメタル層が存在すると、これらの間で構成原子のマイグレーションは生じない。しかしながら、このような場合であっても下層の配線に太幅配線が含まれ、その少なくとも１面に接するようにヤング率１０ＧＰａ以下の絶縁膜が形成されている場合には、ビア直下における太幅配線内のボイドの発生を防止する観点から、リザーバー４２を設けることが好ましい。
【００４２】
なお、本発明は、以上説明した実施の形態の記載内容に限定されるものではなく、構造や材質、各部材の配置などは、本発明の要旨を逸脱しない範囲で適宜変更可能であることはいうまでもない。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施の形態に係る半導体装置における配線構造を示す断面図である。
【図２】（ａ）は図１に示す配線構造の要部構成を示す斜視図、（ｂ）はその寸法を説明するための図である。
【図３】（ａ）〜（ｄ）は第１の実施の形態との比較のための配線構造の要部構成を示す斜視図である。
【図４】図２および図３に示す配線構造によるビアからのＣｕフラックス量を示す図である。
【図５】リザーバーの幅Ａと太幅配線の幅Ｗとの比（Ａ／Ｗ）と、ビアからのＣｕ総フラックス量との関係を示す図である。
【図６】リザーバーの幅Ａとリザーバーの長さＢとの比（Ａ／Ｂ）と、ビアからのＣｕ総フラックス量との関係を示す図である。
【図７】（ａ）および（ｂ）はそれぞれ本発明のその他の実施の形態を説明する図である。
【図８】本発明のその他の実施の形態を説明する図である。
【図９】ビア側壁からの距離に対する配線内の応力変化を示す図である。
【図１０】ヤング率４ＧＰａの多孔質ＳｉＯ２膜を層間絶縁膜として用いたＣｕ配線の熱応力挙動を示す図である。
【符号の説明】
【００４４】
１２…第１の低比誘電率膜、１５…第１の配線、２２…第２の低比誘電率膜、２５…第２の配線、２６…第１のビア、４１…太幅配線、４２…リザーバー。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2007294586.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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