(57)【要約】【課題】半導体装置内に全ての信号配線を配線した後であっても、タイミングの合っていない信号配線での信号伝播遅延量の調整を容易に可能として、半導体装置全体のタイミングの収束を短期間で実現する。【解決手段】回路素子Ｘから回路素子Ｙへと信号が信号配線Ｎ１を介して供給されることによって所望の回路動作を実現する半導体装置において、前記信号配線Ｎ１には、その信号配線Ｎ１での信号伝播遅延量を調整するための冗長配線ＪＮ１１〜ＪＮ１４が予め備えられる。前記信号配線Ｎ１の配線実施後に、前記信号配線Ｎ１での信号伝播遅延量の調整が必要になったときには、前記信号配線Ｎ１に接続される冗長配線ＪＮ１１〜ＪＮ１４を縮小することによって、前記信号配線Ｎ１の配線容量を変化させて信号伝播遅延量を調整する。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定の２つの回路素子を信号配線で接続して、所望の回路動作を実現する半導体装置において、
前記信号配線には、その信号配線の信号伝播遅延量を調整するための冗長配線構造が予め備えられている
ことを特徴とする半導体装置。
【請求項２】
前記請求項１記載の半導体装置において、
前記冗長配線構造は、前記信号配線の１箇所以上から分岐する１本以上の冗長配線によって構成される
ことを特徴とする半導体装置。
【請求項３】
前記請求項２記載の半導体装置において、
前記１本以上の冗長配線の少なくとも１本の冗長配線は、前記信号配線と同層のメタル配線層に分岐している
ことを特徴とする半導体装置。
【請求項４】
前記請求項３記載の半導体装置において、
前記少なくとも１本の冗長配線は、前記信号配線と同層のメタル配線層上に配線されて前記信号配線と並走している
ことを特徴とする半導体装置。
【請求項５】
前記請求項３又は４記載の半導体装置において、
前記少なくとも１本の冗長配線は、分岐している箇所よりも前記信号配線の延びる方向の１箇所以上で前記信号配線と合流している
ことを特徴とする半導体装置。
【請求項６】
前記請求項２記載の半導体装置において、
前記１本以上の冗長配線の少なくとも１本の冗長配線は、コンタクトを介して前記信号配線とは異なるメタル配線層に分岐している
ことを特徴とする半導体装置。
【請求項７】
前記請求項６記載の半導体装置において、
前記少なくとも１本の冗長配線は、前記信号配線が配線されるメタル配線層の上層又は下層のメタル配線層上に配線されて前記信号配線と並走している
ことを特徴とする半導体装置。
【請求項８】
前記請求項６又は７記載の半導体装置において、
前記少なくとも１本の冗長配線は、分岐している箇所よりも前記信号配線の延びる方向の１箇所以上でコンタクトを介して前記信号配線と合流している
ことを特徴とする半導体装置。
【請求項９】
前記請求項１記載の半導体装置において、
前記冗長配線構造は、前記信号配線が配線されるメタル配線層の上層又は下層のメタル配線層上に配線されて前記信号配線と並走している冗長配線と、前記信号配線と前記冗長配線とを接続する２個以上のコンタクトとによって構成される
ことを特徴とする半導体装置。
【請求項１０】
前記請求項１記載の半導体装置において、
前記冗長配線構造は、前記信号配線の一部を成す冗長配線部によって構成され、
前記冗長配線部は、前記信号配線の１箇所以上の配線幅が他の箇所の配線幅よりも広く配線されることによって形成される
ことを特徴とする半導体装置。
【請求項１１】
前記請求項１０記載の半導体装置において、
前記冗長配線部が２箇所以上形成されると共に、前記２箇所以上の冗長配線部の配線幅及び配線長は等しく、配線間隔は等間隔又は規則的な間隔である
ことを特徴とする半導体装置。
【請求項１２】
所定の２つの回路素子を信号配線で接続して、所望の回路動作を実現する半導体装置のレイアウト設計方法であって、
前記信号配線に、その信号配線の信号伝播遅延量を調整するための冗長配線構造を予め形成し、
その後、前記信号配線の冗長配線構造を縮小して、その信号配線の信号伝播遅延量を調整する
ことを特徴とする半導体装置のレイアウト設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上の回路素子間に信号配線を配線することにより、所望の回路動作を実現する半導体装置において、特に、タイミング制約違反を回避するために各信号配線を流れる信号の伝播遅延量の調整を容易に可能とする半導体装置に関する。
【背景技術】
【０００２】
一般に、半導体装置では、半導体基板上に配置された複数の回路素子同士を金属薄膜から成る信号配線で接続することによって所望の回路動作を実現している。しかし、実際に半導体基板上に信号配線を配線したときに、信号配線の抵抗や容量に応じて信号配線を流れる信号の伝播遅延が生じ、半導体装置内の各信号配線を流れる信号同士のタイミングが合わずに回路の正常動作が得られない場合がある。このため、半導体基板上に信号配線を配線した際に、半導体装置内の各信号のタイミング制約を満たすように、半導体装置の設計段階において、信号配線の抵抗や容量を考慮した信号の遅延量調整が重要な課題となっている。
【０００３】
従来、半導体装置内の各信号の遅延量を調整する技術として、例えば特許文献１や特許文献２に記載されるように、半導体装置内に全ての信号配線を配線した後に、信号のタイミングが合わない信号配線について、配線経路の変更や遅延素子の挿入、配線長の変更、素子サイズの変更等を行うことが知られている。
【特許文献１】特開平６−２１２２３号公報
【特許文献２】特開２００５−９３４８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記従来の技術を適用した半導体装置では、全ての信号配線を配線した後に、信号配線の配線経路の変更や配線経路中への遅延素子の挿入を行うために、新たに信号配線を配線するエリアや遅延素子を配置するエリア等が必要であり、信号配線や遅延素子を配置することが可能な空きエリアが必ずしも半導体基板上に存在しているとは限らない。その結果、信号配線や遅延素子を配置する空きエリアを設けるために、タイミングの合わない信号配線のみでなく、タイミングの合っている信号配線についても配線経路の変更を余儀なくされる場合がある。この経路変更に起因してタイミングの合っている信号配線の遅延量が変化することとなり、新たにタイミングが合わなくなる信号配線が現れて、全体のタイミング収束が困難であるという課題があった。
【０００５】
本発明の目的は、前記の課題に着目してなされたものであり、その目的は、半導体装置内に全ての信号配線を配線した後であっても、タイミングの合っていない信号配線の遅延量調整を容易に可能として、半導体装置全体のタイミングの調整を短期間で実現することにある。
【課題を解決するための手段】
【０００６】
前記の目的を達成するために、本発明では、所定の２つの回路素子を信号配線で接続して、所望の回路動作を実現する半導体装置において、前記信号配線に予め、その信号配線の信号伝播遅延量を調整するための冗長配線構造を設けておき、タイミングの合わない信号配線では、その冗長配線構造を変化させてタイミングを調整する。
【０００７】
具体的に、請求項１記載の発明の半導体装置は、所定の２つの回路素子を信号配線で接続して、所望の回路動作を実現する半導体装置において、前記信号配線には、その信号配線の信号伝播遅延量を調整するための冗長配線構造が予め備えられていることを特徴とする。
【０００８】
請求項２記載の発明は、前記請求項１記載の半導体装置において、前記冗長配線構造は、前記信号配線の１箇所以上から分岐する１本以上の冗長配線によって構成されることを特徴とする。
【０００９】
請求項３記載の発明は、前記請求項２記載の半導体装置において、前記１本以上の冗長配線の少なくとも１本の冗長配線は、前記信号配線と同層のメタル配線層に分岐していることを特徴とする。
【００１０】
請求項４記載の発明は、前記請求項３記載の半導体装置において、前記少なくとも１本の冗長配線は、前記信号配線と同層のメタル配線層上に配線されて前記信号配線と並走していることを特徴とする。
【００１１】
請求項５記載の発明は、前記請求項３又は４記載の半導体装置において、前記少なくとも１本の冗長配線は、分岐している箇所よりも前記信号配線の延びる方向の１箇所以上で前記信号配線と合流していることを特徴とする。
【００１２】
請求項６記載の発明は、前記請求項２記載の半導体装置において、前記１本以上の冗長配線の少なくとも１本の冗長配線は、コンタクトを介して前記信号配線とは異なるメタル配線層に分岐していることを特徴とする。
【００１３】
請求項７記載の発明は、前記請求項６記載の半導体装置において、前記少なくとも１本の冗長配線は、前記信号配線が配線されるメタル配線層の上層又は下層のメタル配線層上に配線されて前記信号配線と並走していることを特徴とする。
【００１４】
請求項８記載の発明は、前記請求項６又は７記載の半導体装置において、前記少なくとも１本の冗長配線は、分岐している箇所よりも前記信号配線の延びる方向の１箇所以上でコンタクトを介して前記信号配線と合流していることを特徴とする。
【００１５】
請求項９記載の発明は、前記請求項１記載の半導体装置において、前記冗長配線構造は、前記信号配線が配線されるメタル配線層の上層又は下層のメタル配線層上に配線されて前記信号配線と並走している冗長配線と、前記信号配線と前記冗長配線とを接続する２個以上のコンタクトとによって構成されることを特徴とする。
【００１６】
請求項１０記載の発明は、前記請求項１記載の半導体装置において、前記冗長配線構造は、前記信号配線の一部を成す冗長配線部によって構成され、前記冗長配線部は、前記信号配線の１箇所以上の配線幅が他の箇所の配線幅よりも広く配線されることによって形成されることを特徴とする。
【００１７】
請求項１１記載の発明は、前記請求項１０記載の半導体装置において、前記冗長配線部が２箇所以上形成されると共に、前記２箇所以上の冗長配線部の配線幅及び配線長は等しく、配線間隔は等間隔又は規則的な間隔であることを特徴とする。
【００１８】
請求項１２記載の発明は、所定の２つの回路素子を信号配線で接続して、所望の回路動作を実現する半導体装置のレイアウト設計方法であって、前記信号配線に、その信号配線の信号伝播遅延量を調整するための冗長配線構造を予め形成し、その後、前記信号配線の冗長配線構造を縮小して、その信号配線の信号伝播遅延量を調整することを特徴とする。
【００１９】
以上により、請求項１〜１２記載の発明では、所定の２つの回路素子を接続する信号配線には冗長配線構造が予め接続されていて、この冗長配線構造を縮小するだけで、その信号配線の抵抗や容量が調整されるので、新たに信号配線を配線したり遅延素子を配置する必要がなく、遅延量調整が容易に行われる。
【００２０】
特に、請求項５又は８記載の発明では、所定の２つの回路素子を接続する信号配線が断線した場合であっても、その断線箇所が、冗長配線が前記信号配線と分岐する箇所から前記信号配線と合流する箇所までの間であった場合には、前記所定の２つの回路素子間を流れる信号は前記冗長配線を介して伝達される。
【発明の効果】
【００２１】
以上説明したように、請求項１〜１２記載の発明の半導体装置及び半導体装置のレイアウト設計方法によれば、全ての配線の配線実施後に、何れかの信号配線の遅延量調整が必要となったときには、その信号配線に接続される冗長配線構造を縮小することによって、前記信号配線の抵抗や容量を変化させることができるので、全ての信号配線の配線実施後に新たな信号配線を配線することや遅延素子を挿入することが不要となる。従って、タイミングの合わない配線経路のみについて遅延量の調整を行うことができて、信号配線を流れる信号の遅延量調整が容易になると共に、回路全体のタイミングの調整が従来よりも短期間で実現可能となる。
【００２２】
特に、請求項５又は８記載の半導体装置によれば、冗長配線の分岐箇所から合流箇所までの間で信号配線が断線した場合であっても、所定の２つの回路素子間を流れる信号は冗長配線を介して伝達されるので、信号が所定の回路素子に伝達されないことによって起こる半導体装置の誤動作を引き起こす可能性を低減できると共に、半導体装置の歩留まりの向上が期待できる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態の半導体装置及び半導体装置のレイアウト設計方法を図面に基づいて説明する。
【００２４】
（第１の実施形態）
図１は、本発明の第１の実施形態の半導体装置の配線構造を示した配線図である。
【００２５】
同図において、所定の２つの回路素子Ｘ、Ｙは信号配線Ｎ１によって接続されている。前記信号配線Ｎ１の配線経路中の分岐点Ｂ１からは、２本の冗長配線ＪＮ１１、ＪＮ１３が前記信号配線Ｎ１と同層のメタル配線層に分岐している。
【００２６】
ここで、前記回路素子Ｘからの信号が前記信号配線Ｎ１を介して前記回路素子Ｙに供給されて、半導体装置が所望の回路動作を実現するので、前記信号配線Ｎ１は信号伝播遅延量の調整対象の信号配線となる場合がある。
【００２７】
前記冗長配線ＪＮ１１は、コンタクトＪＣ１１を介して上層のメタル配線層上の冗長配線ＪＮ１２と接続されており、前記冗長配線ＪＮ１２の終端部分Ｓ１２は他の配線とは未接続である。また、前記冗長配線ＪＮ１３は、コンタクトＪＣ１２を介して下層のメタル配線層上の冗長配線ＪＮ１４と接続されており、前記冗長配線ＪＮ１４の終端部分Ｓ１４は他の配線とは未接続である。
【００２８】
前記分岐点Ｂ１から前記終端部分Ｓ１２までの配線経路（Ｂ１−Ｓ１２間の配線経路）と、前記分岐点Ｂ１から前記終端部分Ｓ１４までの配線経路（Ｂ１−Ｓ１４間の配線経路）とは冗長配線構造であり、前記信号配線Ｎ１には、この冗長配線構造が予め備えられている。
【００２９】
したがって、本実施形態では、信号配線Ｎ１の配線実施後に、前記信号配線Ｎ１での信号伝播遅延量の調整が必要になったときには、前記信号配線Ｎ１に接続される冗長配線構造、つまり、Ｂ１−Ｓ１２間の配線経路及びＢ１−Ｓ１４間の配線経路の両方又は何れか一方の配線経路の配線長を縮めることによって、前記信号配線Ｎ１の配線容量を変化させることが可能となる。よって、半導体装置内に全ての信号配線を配線した後であっても、半導体装置内に新たな信号配線や遅延素子を設けることなく、冗長配線構造の縮小によって所定の信号配線の配線容量を減少させて信号伝播遅延量を調整できるので、信号配線を流れる信号の伝播遅延量の調整が容易になると共に、半導体装置全体のタイミング収束が従来よりも短期間で実現可能となる。
【００３０】
尚、本実施形態では、冗長配線ＪＮ１１及び冗長配線ＪＮ１３が信号配線Ｎ１と同層のメタル配線層に分岐していると共に、前記冗長配線ＪＮ１１がコンタクトＪＣ１１を介して上層のメタル配線層上の冗長配線ＪＮ１２と接続され、前記冗長配線ＪＮ１３がコンタクトＪＮ１２を介して下層のメタル配線層上の冗長配線ＪＮ１４と接続される構成としたが、前記冗長配線ＪＮ１１及び前記冗長配線ＪＮ１３の少なくとも１本の冗長配線が前記信号配線Ｎ１と同層のメタル配線層に分岐していれば、他の構成であってもよいのは勿論である。
【００３１】
また、前記冗長配線ＪＮ１１及び冗長配線ＪＮ１３は、１箇所の分岐点Ｂ１において分岐しているが、前記２本の冗長配線ＪＮ１１、ＪＮ１３が異なる分岐点で分岐してもよいのは勿論である。
【００３２】
（第２の実施形態）
図２は、本発明の第２の実施形態の半導体装置の配線構造を示した配線図である。
【００３３】
同図に示した半導体装置が第１の実施形態の図１の半導体装置と異なる点は、冗長配線構造内の冗長配線ＪＮ１２がコンタクトＪＣ１３を介して、合流点Ｇ１１において信号配線Ｎ１と合流していると共に、冗長配線ＪＮ１４がコンタクトＪＣ１４と冗長配線ＪＮ１５とを介して、合流点Ｇ１２において信号配線Ｎ１と合流している点である。
【００３４】
ここで、前記合流点Ｇ１１、Ｇ１２は、前記冗長配線ＪＮ１１、ＪＮ１３が分岐している分岐点Ｂ１よりも前記信号配線Ｎ１が延びる方向に設定される。
【００３５】
したがって、本実施形態では、信号配線Ｎ１の配線実施後に、前記信号配線Ｎ１の遅延量調整が必要になったときには、前記信号配線Ｎ１に接続される冗長配線構造つまり、Ｂ１−Ｇ１１間の冗長配線の配線経路及びＢ１−Ｇ１２間の冗長配線の配線経路の両方又は何れか一方の配線経路の配線長を縮めて、必要に応じて前記合流点Ｇ１１及び合流点Ｇ１２の両方又は何れか一方を前記分岐点Ｂ１の方向に近づけることによって、前記信号配線Ｎ１の配線容量及び配線抵抗を変化させることが可能となる。よって、半導体装置内に全ての信号配線を配線した後であっても、半導体装置内に新たな信号配線や遅延素子を設けることなく、所定の信号配線の配線容量の減少や配線抵抗の増加によって信号伝播遅延量を調整できるので、信号配線を流れる信号の伝播遅延量の調整が容易になると共に、半導体装置全体のタイミング収束が従来よりも短期間で実現可能となる。
【００３６】
さらに、本実施形態の半導体装置によれば、半導体装置の製造段階において、信号配線Ｎ１の分岐点Ｂ１から合流点Ｇ１１、Ｇ１２までの間で信号配線Ｎ１が断線した場合であっても、回路素子Ｘから回路素子Ｙに流れる信号は、Ｂ１−Ｇ１１間の冗長配線の配線経路やＢ１−Ｇ１２間の冗長配線の配線経路を介して供給されることとなり、半導体装置の誤動作を引き起こす可能性を低減できると共に、半導体装置の歩留まりの向上が期待できる。
【００３７】
尚、本実施形態では、信号配線Ｎ１の分岐点Ｂ１から分岐した２本の冗長配線ＪＮ１１、ＪＮ１３が２箇所の合流点Ｇ１１、Ｇ１２において前記信号配線Ｎ１と合流しているが、合流点は１箇所であってもよく、前記分岐した２本の冗長配線ＪＮ１１、ＪＮ１３のうちの１本の冗長配線は前記信号配線Ｎ１に合流しなくてもよいのは勿論である。
【００３８】
（第３の実施形態）
図３は、本発明の第３の実施形態の半導体装置の配線構造を示した配線図である。
【００３９】
同図に示した半導体装置が第１の実施形態の図１の半導体装置と異なる点は、信号配線Ｎ１の配線経路中の分岐点Ｂ１から前記信号配線Ｎ１と同層のメタル配線層に分岐した冗長配線ＪＮ２１、ＪＮ２２が、前記信号配線Ｎ１と同層のメタル配線層上に配線されて、前記信号配線Ｎ１と並走している点である。ここで、前記冗長配線ＪＮ２１、ＪＮ２２の終端部分Ｓ２１、Ｓ２２は他の配線とは未接続である。
【００４０】
本実施形態では、予め備えられている冗長配線構造の冗長配線ＪＮ２１及び冗長配線ＪＮ２２の両方又は何れか一方の配線長を縮めることで、前記信号配線Ｎ１での信号伝播遅延量を調整できると共に、前記信号配線Ｎ１と、それに接続される前記冗長配線ＪＮ２１、ＪＮ２２とが並走していることによって、隣接する他の信号配線からのクロストークの影響を低減することが期待できる。
【００４１】
尚、本実施形態では、信号配線Ｎ１から分岐している２本の冗長配線ＪＮ２１、ＪＮ２２が共に前記信号配線Ｎ１と同層のメタル配線層上に配線されて並走しているが、どちらか一方の冗長配線が前記信号配線Ｎ１と並走していればよいのは勿論である。
【００４２】
（第４の実施形態）
図４は、本発明の第４の実施形態の半導体装置の配線構造を示した配線図である。
【００４３】
同図に示した半導体装置が第３の実施形態の図３の半導体装置と異なる点は、信号配線Ｎ１と同層のメタル配線層上に並走して配線されている冗長配線ＪＮ２１、ＪＮ２２が、合流点Ｇ２１、Ｇ２２において前記信号配線Ｎ１と合流している点である。
【００４４】
ここで、前記合流点Ｇ２１、Ｇ２２は、前記冗長配線ＪＮ２１、ＪＮ２２が分岐している分岐点Ｂ１よりも前記信号配線Ｎ１が延びる方向に設定される。
【００４５】
したがって、本実施形態では、前記冗長配線ＪＮ２１及び冗長配線ＪＮ２２の両方又は何れか一方の配線長を短縮し、必要に応じて前記合流点Ｇ２１、Ｇ２２を前記分岐点Ｂ１の方向に近づけることによって、前記信号配線Ｎ１での信号伝播遅延量を調整することが可能となる。
【００４６】
さらに、半導体装置の製造段階において、前記信号配線Ｎ１の分岐点Ｂ１から合流点Ｇ２１、Ｇ２２の間で前記信号配線Ｎ１が断線した場合であっても、回路素子Ｘから回路素子Ｙに流れる信号は、冗長配線ＪＮ２１や冗長配線ＪＮ２２を介して供給されることとなり、半導体装置の誤動作を引き起こす可能性を低減できと共に、半導体装置の歩留まりの向上が期待できる。
【００４７】
尚、本実施形態では、信号配線Ｎ１の分岐点Ｂ１から分岐した２本の冗長配線ＪＮ２１、ＪＮ２２が２箇所の合流点Ｇ２１、Ｇ２２において前記信号配線Ｎ１と合流しているが、合流点は１箇所であってもよく、前記分岐した２本の冗長配線ＪＮ２１、ＪＮ２２のうちの１本の冗長配線は前記信号配線Ｎ１に合流しなくてもよいのは勿論である。
【００４８】
（第５の実施形態）
図５は、本発明の第５の実施形態の半導体装置の配線構造を示した配線図である。
【００４９】
同図において、所定の２つの回路素子Ｘ、Ｙは信号配線Ｎ１によって接続されている。前記信号配線Ｎ１の配線経路中の分岐点Ｂ１からは、コンタクトＪＣ３１を介して、冗長配線ＪＮ３１が前記信号配線Ｎ１の上層のメタル配線層に分岐していると共に、コンタクトＪＣ３３を介して、冗長配線ＪＮ３３前記信号配線Ｎ１の下層のメタル配線層に分岐している。
【００５０】
ここで、前記回路素子Ｘからの信号が前記信号配線Ｎ１を介して前記回路素子Ｙに供給されて、半導体装置が所望の回路動作を実現するので、前記信号配線Ｎ１は信号伝播遅延量の調整対象の信号配線となる場合がある。
【００５１】
前記冗長配線ＪＮ３１は、コンタクトＪＣ３２を介して、さらに上層のメタル配線層上の冗長配線ＪＮ３２と接続されており、前記冗長配線ＪＮ３２の終端部分Ｓ３２は他の配線とは未接続である。また、前記冗長配線ＪＮ３３の終端部分Ｓ３３は他の配線とは未接続である。
【００５２】
前記分岐点Ｂ１から前記終端部分Ｓ３２までの配線経路（Ｂ１−Ｓ３２間の配線経路）と、前記分岐点Ｂ１から前記終端部分Ｓ３３までの配線経路（Ｂ１−Ｓ３３間の配線経路）とは冗長配線構造であり、前記信号配線Ｎ１には前記冗長配線構造が予め備えられている。
【００５３】
したがって、本実施形態では、信号配線Ｎ１の配線実施後に、前記信号配線Ｎ１での信号伝播遅延量の調整が必要になったときには、前記信号配線Ｎ１に接続される冗長配線構造つまり、Ｂ１−Ｓ３２間の配線経路及びＢ１−Ｓ３３間の配線経路の両方又は何れか一方の配線経路の配線長を縮めることによって、前記信号配線Ｎ１の配線容量を変化させることが可能となる。よって、半導体装置内に全ての信号配線を配線した後であっても、半導体装置内に新たな信号配線や遅延素子を設けることなく、冗長配線構造の縮小によって所定の信号配線の配線容量を変化させて信号伝播遅延量を調整できるので、信号配線を流れる信号の伝播遅延量の調整が容易になると共に、半導体装置全体のタイミング収束が従来よりも短期間で実現可能となる。
【００５４】
尚、本実施形態では、冗長配線ＪＮ３１がコンタクトＪＣ３２を介して上層のメタル配線層上の冗長配線ＪＮ３２と接続される構成としたが、前記冗長配線ＪＮ３１及び冗長配線ＪＮ３３の少なくとも１本の冗長配線がコンタクトを介して信号配線Ｎ１とは異なるメタル配線層に分岐していれば、他の構成であってもよいのは勿論である。
【００５５】
また、前記冗長配線ＪＮ３１及び冗長配線ＪＮ３３は、１箇所の分岐点Ｂ１において分岐しているが、前記２本の冗長配線ＪＮ３１、ＪＮ３３が異なる分岐点で分岐してもよいのは勿論である。
【００５６】
（第６の実施形態）
図６は、本発明の第６の実施形態の半導体装置の配線構造を示した配線図である。
【００５７】
同図に示した半導体装置が第５の実施形態の図５の半導体装置と異なる点は、冗長配線構造内の冗長配線ＪＮ３２がコンタクトＪＣ３４及び冗長配線ＪＮ３４、コンタクトＪＣ３５を介して、合流点Ｇ３１において信号配線Ｎ１と合流していると共に、冗長配線ＪＮ３３がコンタクトＪＣ３６及び冗長配線ＪＮ３５を介して、合流点Ｇ３２において信号配線Ｎ１と合流している点である。
【００５８】
ここで、前記合流点Ｇ３１、Ｇ３２は、前記冗長配線ＪＮ３１、ＪＮ３３が分岐している分岐点Ｂ１よりも前記信号配線Ｎ１が延びる方向に設定される。
【００５９】
したがって、本実施形態では、信号配線Ｎ１の配線実施後に、前記信号配線Ｎ１の遅延量調整が必要になったときには、前記信号配線Ｎ１に接続される冗長配線構造つまり、Ｂ１−Ｇ３１間の冗長配線の配線経路及びＢ１−Ｇ３２間の冗長配線の配線経路の両方又は何れか一方の配線経路の配線長を縮めて、必要に応じて前記合流点Ｇ３１及び合流点Ｇ３２の両方又は何れか一方を前記分岐点Ｂ１の方向に近づけることによって、前記信号配線Ｎ１の配線容量及び配線抵抗を変化させることが可能となる。よって、半導体装置内に全ての信号配線を配線した後であっても、半導体装置内に新たな信号配線や遅延素子を設けることなく、所定の信号配線の配線容量の減少や配線抵抗の増加によって信号伝播遅延量を調整できるので、信号配線を流れる信号の伝播遅延量の調整が容易になると共に、半導体装置全体のタイミング収束が従来よりも短期間で実現可能となる。
【００６０】
さらに、本実施形態の半導体装置によれば、半導体装置の製造段階において、信号配線Ｎ１の分岐点Ｂ１から合流点Ｇ３１、Ｇ３２までの間で信号配線Ｎ１が断線した場合であっても、回路素子Ｘから回路素子Ｙに流れる信号は、Ｂ１−Ｇ３１間の冗長配線の配線経路やＢ１−Ｇ３２間の冗長配線の配線経路を介して供給されることとなり、半導体装置の誤動作を引き起こす可能性を低減できると共に、半導体装置の歩留まりの向上が期待できる。
【００６１】
尚、本実施形態では、信号配線Ｎ１の分岐点Ｂ１からコンタクトＪＣ３１、ＪＣ３３を介して分岐した２本の冗長配線ＪＮ３１、ＪＮ３３が２箇所の合流点Ｇ３１、Ｇ３２において前記信号配線Ｎ１と合流しているが、合流点は１箇所であってもよく、前記分岐した２本の冗長配線ＪＮ３１、ＪＮ３３のうちの１本の冗長配線は前記信号配線Ｎ１に合流しなくてもよいのは勿論である。
【００６２】
（第７の実施形態）
図７は、本発明の第７の実施形態の半導体装置の配線構造を示した配線図である。
【００６３】
同図に示した半導体装置が第５の実施形態の図５の半導体装置と異なる点は、信号配線Ｎ１の配線経路中の分岐点Ｂ１からコンタクトＪＣ４１、ＪＣ４２を介して配線された冗長配線ＪＮ４１、ＪＮ４２が、前記信号配線Ｎ１の上層及び下層のメタル配線層上に配線されて、前記信号配線Ｎ１と並走している点である。ここで、前記冗長配線ＪＮ４１、ＪＮ４２の終端部分Ｓ４１、Ｓ４２は他の配線とは未接続である。
【００６４】
本実施形態では、予め備えられている冗長配線構造の冗長配線ＪＮ４１及び冗長配線ＪＮ４２の両方又は何れか一方の配線長を縮めることで、前記信号配線Ｎ１での信号伝播遅延量を調整できると共に、前記信号配線Ｎ１と、それに接続される前記冗長配線ＪＮ４１、ＪＮ４２とが並走していることによって、隣接する他の信号配線からのクロストークの影響の低減が期待できる。
【００６５】
尚、本実施形態では、前記信号配線Ｎ１からコンタクトＪＣ４１、ＪＣ４２を介して分岐している２本の冗長配線ＪＮ４１、ＪＮ４２が前記信号配線Ｎ１の上層又は下層のメタル配線層上に配線されて並走しているが、どちらか一方の冗長配線が前記信号配線Ｎ１と並走していればよいのは勿論である。
【００６６】
（第８の実施形態）
図８は、本発明の第８の実施形態の半導体装置の配線構造を示した配線図である。
【００６７】
同図に示した半導体装置が第７の実施形態の図７の半導体装置と異なる点は、信号配線Ｎ１の上層又は下層のメタル配線層上に配線されて、前記信号配線Ｎ１と並走している冗長配線ＪＮ４１、ＪＮ４２が、合流点Ｇ４１、Ｇ４２においてコンタクトＪＣ４３、ＪＣ４４を介して前記信号配線Ｎ１と合流している点である。
【００６８】
ここで、前記合流点Ｇ４１、Ｇ４２は、前記冗長配線ＪＮ４１、ＪＮ４２が分岐している分岐点Ｂ１よりも前記信号配線Ｎ１が延びる方向に設定される。
【００６９】
したがって、本実施形態では、前記冗長配線ＪＮ４１及び冗長配線ＪＮ４２の両方又は何れか一方の配線長を短縮し、必要に応じて前記合流点Ｇ４１、Ｇ４２を前記分岐点Ｂ１の方向に近づけることによって、前記信号配線Ｎ１での信号伝播遅延量を調整することが可能となる。
【００７０】
さらに、半導体装置の製造段階において、前記信号配線Ｎ１の分岐点Ｂ１から合流点Ｇ４１、Ｇ４２の間で前記信号配線Ｎ１が断線した場合であっても、回路素子Ｘから回路素子Ｙに流れる信号は、冗長配線ＪＮ４１や冗長配線ＪＮ４２を介して供給されることとなり、半導体装置の誤動作を引き起こす可能性を低減できと共に、半導体装置の歩留まりの向上が期待できる。
【００７１】
尚、本実施形態では、信号配線Ｎ１の分岐点Ｂ１から分岐した２本の冗長配線ＪＮ４１、ＪＮ４２が２箇所の合流点Ｇ４１、Ｇ４２において前記信号配線Ｎ１と合流しているが、合流点は１箇所であってもよく、前記分岐した２本の冗長配線ＪＮ４１、ＪＮ４２のうちの１本の冗長配線は前記信号配線Ｎ１に合流しなくてもよいのは勿論である。
【００７２】
（第９の実施形態）
図９は、本発明の第９の実施形態の半導体装置の配線構造を示した配線図である。
【００７３】
同図において、所定の２つの回路素子Ｘ、Ｙは信号配線Ｎ１によって接続されている。前記信号配線Ｎ１の上層のメタル配線層には、前記信号配線Ｎ１と並走する冗長配線ＪＮ５１が配線されている。前記信号配線Ｎ１と前記冗長配線ＪＮ５１とは、４個のコンタクトＪＣ５１〜ＪＣ５４によって接続されている。
【００７４】
ここで、前記回路素子Ｘからの信号が前記信号配線Ｎ１を介して前記回路素子Ｙに供給されて、半導体装置が所望の回路動作を実現するので、前記信号配線Ｎ１は信号伝播遅延量の調整対象の信号配線となる場合がある。
【００７５】
前記信号配線Ｎ１には、前記冗長配線ＪＮ５１と前記４個のコンタクトＪＣ５１〜ＪＣ５４とからなる冗長配線構造が予め備えられる。
【００７６】
したがって、本実施形態では、信号配線Ｎ１の配線実施後に、前記信号配線Ｎ１での信号伝播遅延量の調整が必要になったときには、前記信号配線Ｎ１に接続される冗長配線構造つまり、前記冗長配線ＪＮ５１の配線長ＬJN51を縮小することや前記コンタクトＪＣ５１〜ＪＣ５４の個数を削減することによって、前記信号配線Ｎ１の配線容量や配線抵抗を変化させることが可能となる。よって、半導体装置内に全ての信号配線を配線した後であっても、半導体装置内に新たな信号配線や遅延素子を設けることなく、冗長配線構造の縮小によって所定の信号配線の配線容量や配線抵抗を変化させて信号伝播遅延量を調整できるので、信号配線を流れる信号の伝播遅延量の調整が容易になると共に、半導体装置全体のタイミング収束が従来よりも短期間で実現可能となる。
【００７７】
さらに、本実施形態の半導体装置によれば、半導体装置の製造段階において、前記コンタクトＪＣ５１から前記コンタクトＪＣ５４までの間で信号配線Ｎ１の配線が断線した場合であっても、回路素子Ｘから回路素子Ｙに流れる信号は、冗長配線ＪＮ５１を介して供給されることとなり、半導体装置の誤動作を引き起こす可能性を低減できると共に、半導体装置の歩留まりの向上が期待できる。
【００７８】
尚、本実施形態では、コンタクトをＪＣ５１〜ＪＣ５４の４個としたが、２個以上備えていればよいのは勿論である。
【００７９】
また、本実施形態では、１本の冗長配線を設けて２個以上のコンタクトを介して信号配線と接続したが、２本以上の冗長配線を設けて各々の冗長配線を２個以上のコンタクトで信号配線と接続してもよいのは勿論である。
【００８０】
さらに、信号配線の下層のメタル配線層上に冗長配線が配線されてもよいのは勿論である。
【００８１】
（第１０の実施形態）
図１０は、本発明の第１０の実施形態の半導体装置の配線構造を示した配線図である。
【００８２】
同図において、所定の２つの回路素子Ｘ、Ｙは信号配線Ｎ１によって接続されている。前記信号配線Ｎ１の配線経路中には、前記信号配線Ｎ１の一部を成す冗長配線部ＪＮ６１、ＪＮ６２が接続されて、冗長配線構造を形成している。前記冗長配線部ＪＮ６１の配線幅ＷJN61及びＪＮ６２の配線幅ＷJN62は、前記信号配線Ｎ１の配線幅ＷN1よりも広く（ＷJN61＞ＷN1、ＷJN62＞ＷN1）設定されている。つまり、回路素子Ｘと回路素子Ｙとを接続する信号配線Ｎ１は、前記冗長配線部ＪＮ６１において配線長ＬJN61の範囲に亘って配線幅ＷJN61で配線され、前記冗長配線部ＪＮ６２において配線長ＬJN62の範囲に亘って配線幅ＷJN62で配線されている。
【００８３】
したがって、本実施形態では、信号配線Ｎ１の配線実施後に、前記信号配線Ｎ１での信号伝播遅延量の調整が必要になったときには、前記信号配線Ｎ１の一部を形成している冗長配線構造つまり、冗長配線部ＪＮ６１の配線幅ＷJN61及び冗長配線部ＪＮ６２の配線幅ＷJN62の両方又は何れか一方の配線幅を縮小することや、前記冗長配線部ＪＮ６１の配線長ＬJN61及び前記冗長配線部ＪＮ６２の配線長ＬJN62の両方又は何れか一方の配線長を縮めることによって、前記信号配線Ｎ１の配線容量や配線抵抗を変化させることが可能となる。よって、半導体装置内に全ての信号配線を配線した後であっても、半導体装置内に新たな信号配線や遅延素子を設けることなく、冗長配線構造の縮小によって所定の信号配線の配線容量や配線抵抗を減少させて信号伝播遅延量を調整できるので、信号配線を流れる信号の伝播遅延量の調整が容易になると共に、半導体装置全体のタイミング収束が従来よりも短期間で実現可能となる。
【００８４】
尚、本実施形態では、２箇所の冗長配線部ＪＮ６１、ＪＮ６２が信号配線Ｎ１の一部を成して冗長配線構造を構成していたが、冗長配線部が１箇所や３箇所以上形成されて冗長配線構造を構成してもよいのは勿論である。
【００８５】
（第１１の実施形態）
図１１は、本発明の第１１の実施形態の半導体装置の配線構造を示した配線図である。
【００８６】
同図に示した半導体装置が第１０の実施形態の図１０の半導体装置と異なる点は、信号配線Ｎ１の一部を成す６箇所の冗長配線部ＪＮ７１〜ＪＮ７６の配線幅ＷJN7X及び配線長ＬJN7Xが全て等しいと共に、前記６箇所の冗長配線部ＪＮ７１〜ＪＮ７６の配線間隔が等間隔に設定されている点である。
【００８７】
したがって、本実施形態では、信号配線Ｎ１の配線実施後に、前記信号配線Ｎ１での信号伝播遅延量の調整が必要になったときには、前記信号配線Ｎ１の一部を形成している冗長配線構造つまり、６箇所の冗長配線部ＪＮ７１〜ＪＮ７６の配線幅ＷJN7Xを縮小することや配線長ＬJN7Xを縮小することによって、前記信号配線Ｎ１の配線容量や配線抵抗を変化させることが可能となる。よって、半導体装置内に全ての信号配線を配線した後であっても、半導体装置内に新たな信号配線や遅延素子を設けることなく、冗長配線構造の縮小によって所定の信号配線の配線容量や配線抵抗を減少させて信号伝播遅延量を調整できるので、信号配線を流れる信号の伝播遅延量の調整が容易になると共に、半導体装置全体のタイミング収束が従来よりも短期間で実現可能となる。
【００８８】
また、６箇所の冗長配線部ＪＮ７１〜ＪＮ７６の配線幅ＷJN7Xや配線長ＬJN7Xが全て等しく設定されていることによって、１箇所の冗長配線部当たりの信号伝播遅延量を算出できるので、その信号伝播遅延量に基づいて、前記信号配線Ｎ１での信号の伝播遅延量を所望の遅延量に容易に調整することが可能となる。
【００８９】
尚、本実施形態では、６箇所の冗長配線部ＪＮ７１〜ＪＮ７６の配線間隔を等間隔に設定したが、規則的な間隔に設定した場合であっても、１箇所の冗長配線部当たりの信号伝播遅延量を算出することが可能であるので、複数の冗長配線部が同じ配線幅、配線長で配線されると共に、冗長配線部が２箇所以上形成されていればよいのは勿論である。
【産業上の利用可能性】
【００９０】
以上説明したように、本発明は半導体装置内に新たな信号配線や遅延素子を設けることなく信号配線での信号伝播遅延量を調整できるので、タイミング制約違反の回避を容易に可能とする半導体装置等として有用である。
【図面の簡単な説明】
【００９１】
【図１】本発明の第１の実施形態の半導体装置の配線構造を示す配線図である。
【図２】本発明の第２の実施形態の半導体装置の配線構造を示す配線図である。
【図３】本発明の第３の実施形態の半導体装置の配線構造を示す配線図である。
【図４】本発明の第４の実施形態の半導体装置の配線構造を示す配線図である。
【図５】本発明の第５の実施形態の半導体装置の配線構造を示す配線図である。
【図６】本発明の第６の実施形態の半導体装置の配線構造を示す配線図である。
【図７】本発明の第７の実施形態の半導体装置の配線構造を示す配線図である。
【図８】本発明の第８の実施形態の半導体装置の配線構造を示す配線図である。
【図９】本発明の第９の実施形態の半導体装置の配線構造を示す配線図である。
【図１０】本発明の第１０の実施形態の半導体装置の配線構造を示す配線図である。
【図１１】本発明の第１１の実施形態の半導体装置の配線構造を示す配線図である。
【符号の説明】
【００９２】
Ｎ１                          信号配線
ＪＮ１１〜ＪＮ５１            冗長配線（冗長配線構造）
ＪＮ６１〜ＪＮ７１            冗長配線部（冗長配線構造）
ＪＣ１１〜ＪＣ５１            コンタクト（冗長配線構造）
Ｂ１                          信号配線と冗長配線との分岐点
Ｇ１１〜Ｇ４２                信号配線と冗長配線との合流点
Ｓ１１〜Ｓ４２                冗長配線の終端部分
【図１】
2007142191.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2007142191.tif 000008
【図７】
2007142191.tif 000009
【図８】
2007142191.tif 000010
【図９】
2007142191.tif 000011
【図１０】
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【図１１】
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