(57)【要約】【課題】特性のばらつきおよび分離リークを適切に防ぐことができる半導体装置およびその製造方法を提供する。【解決手段】Ｉ／Ｏトランジスタは、コアトランジスタに比較して、高い電源電圧で駆動されるので、動作に伴い生じたキャリアがボディ領域に溜まることにより、特性のばらつきが生じやすい。従って、Ｉ／ＯトランジスタのＰＴＩ下ウェル領域における不純物濃度を高くすることにより、ＰＴＩ下ウェル抵抗を低減し特性のばらつきを防ぐ。一方、Ｉ／Ｏトランジスタは、コアトランジスタに比較して、分離リーク特性に対する要求が厳しいので、ＰＴＩ下ウェル領域における不純物濃度を低くすることにより、分離リークを防ぐ。【選択図】図２
2007294805.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板、埋め込み絶縁層及び半導体層が順に積層されたＳＯＩ基板上にＭＯＳトランジスタを備えて構成される半導体装置であって、
前記半導体層の上層部に設けられる第１絶縁膜と、
前記第１絶縁膜の下に存在する前記半導体層の一部である第１導電型の第１絶縁膜下半導体領域と、
第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタがそれぞれ形成される第１ＭＯＳトランジスタ領域および第２ＭＯＳトランジスタ領域を分離するように前記半導体層に設けられ前記埋め込み絶縁層に達する第２絶縁膜と
を有し、
前記ＭＯＳトランジスタは、
前記半導体層内に形成される第２導電型のソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域間の前記半導体層の第１導電型の領域であるボディ領域と、
前記ソース領域及びドレイン領域間の前記半導体層の領域上にゲート酸化膜を介して形成されるゲート電極と
を備え、
前記第１絶縁膜下半導体領域を介して前記ボディ領域に接続された第１導電型のウェル電位固定領域
をさらに有する半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１ＭＯＳトランジスタは、前記第２ＭＯＳトランジスタより高い電源電圧で駆動され、
前記第１ＭＯＳトランジスタ領域の前記第１絶縁膜下半導体領域が有する第１の不純物濃度は、前記第２ＭＯＳトランジスタ領域の前記第１絶縁膜下半導体領域が有する第２の不純物濃度より高い
半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記第１ＭＯＳトランジスタ領域と前記第２ＭＯＳトランジスタ領域とは、前記第１絶縁膜下半導体領域を共通に備えている
半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記第１ＭＯＳトランジスタ領域と前記第２ＭＯＳトランジスタ領域とは、前記ボディ領域を共通に備えている
半導体装置。
【請求項５】
半導体基板、埋め込み絶縁層及び半導体層が順に積層されたＳＯＩ基板上にＭＯＳトランジスタを備えて構成される半導体装置であって、
前記半導体層の上層部に設けられる第１絶縁膜と、
前記第１絶縁膜の下に存在する前記半導体層の一部である第１導電型の第１絶縁膜下半導体領域と、
第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタがそれぞれ形成される第１ＭＯＳトランジスタ領域および第２ＭＯＳトランジスタ領域を分離するように前記半導体層に設けられ前記埋め込み絶縁層に達する第２絶縁膜と
を有し、
前記ＭＯＳトランジスタは、
前記半導体層内に形成される第２導電型のソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域間の前記半導体層の第１導電型の領域であるボディ領域と、
前記ソース領域及びドレイン領域間の前記半導体層の領域上にゲート酸化膜を介して形成されるゲート電極と
を備え、
前記第１絶縁膜下半導体領域を介して前記ボディ領域に接続された第１導電型のウェル電位固定領域
をさらに有し、
前記第１ＭＯＳトランジスタ領域と前記第２ＭＯＳトランジスタ領域とは、前記第１絶縁膜下半導体領域を共通に備えている
半導体装置。
【請求項６】
半導体基板、埋め込み絶縁層及び半導体層が順に積層されたＳＯＩ基板上にＭＯＳトランジスタを備えて構成される半導体装置であって、
前記半導体層の上層部に設けられる第１絶縁膜と、
前記第１絶縁膜の下に存在する前記半導体層の一部である第１導電型の第１絶縁膜下半導体領域と、
第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタがそれぞれ形成される第１ＭＯＳトランジスタ領域および第２ＭＯＳトランジスタ領域を分離するように前記半導体層に設けられ前記埋め込み絶縁層に達する第２絶縁膜と
を有し、
前記ＭＯＳトランジスタは、
前記半導体層内に形成される第２導電型のソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域間の前記半導体層の第１導電型の領域であるボディ領域と、
前記ソース領域及びドレイン領域間の前記半導体層の領域上にゲート酸化膜を介して形成されるゲート電極と
を備え、
前記第１絶縁膜下半導体領域を介して前記ボディ領域に接続された第１導電型のウェル電位固定領域
をさらに有し、
前記第１ＭＯＳトランジスタ領域と前記第２ＭＯＳトランジスタ領域とは、前記ボディ領域を共通に備えている
半導体装置。
【請求項７】
請求項５又は請求項６に記載の半導体装置であって、
前記第１ＭＯＳトランジスタ領域と前記第２ＭＯＳトランジスタ領域とは、互いに異なる電源電位で駆動される
半導体装置。
【請求項８】
請求項５又は請求項６に記載の半導体装置であって、
前記第１ＭＯＳトランジスタ領域と前記第２ＭＯＳトランジスタ領域とは、同一導電型を有する
半導体装置。
【請求項９】
請求項５又は請求項６に記載の半導体装置であって、
前記ＭＯＳトランジスタが形成されるＭＯＳトランジスタ領域は、複数の第１導電型のＭＯＳトランジスタ領域の間に第２導電型のＭＯＳトランジスタ領域を備え、
前記第１絶縁膜下半導体領域は、前記第２導電型のＭＯＳトランジスタ領域を横切って前記第１導電型のＭＯＳトランジスタ領域を繋いでいる
半導体装置。
【請求項１０】
半導体基板、埋め込み絶縁層及び半導体層が順に積層されたＳＯＩ基板上にＭＯＳトランジスタを形成するＭＯＳトランジスタ形成工程を備える半導体装置の製造方法であって、
前記半導体層の上層部に第１絶縁膜を設けることにより前記第１絶縁膜の下に存在する前記半導体層の一部を第１導電型の第１絶縁膜下半導体領域とする工程と、
第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタがそれぞれ形成される第１ＭＯＳトランジスタ領域および第２ＭＯＳトランジスタ領域を分離するように前記埋め込み絶縁層に達する第２絶縁膜を前記半導体層に設ける工程と
を有し、
前記ＭＯＳトランジスタ形成工程は、
前記半導体層内に第２導電型のソース領域及びドレイン領域を形成することにより前記ソース領域及びドレイン領域間の前記半導体層の第１導電型の領域をボディ領域とするソース／ドレイン形成工程と、
前記ソース領域及びドレイン領域間の前記半導体層の領域上にゲート酸化膜を介してゲート電極を形成する工程と、
を備え、
前記第１絶縁膜下半導体領域を介して前記ボディ領域に接続された第１導電型のウェル電位固定領域を形成する工程
をさらに有する半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法であって、
前記ソース／ドレイン形成工程は、
前記第１ＭＯＳトランジスタ領域の前記第１絶縁膜下半導体領域に第１の不純物濃度となるように選択的に不純物を注入する工程と、
前記第２ＭＯＳトランジスタ領域の前記第１絶縁膜下半導体領域に前記第１の不純物濃度とは異なる第２の不純物濃度となるように選択的に不純物を注入する工程と
を備える半導体装置の製造方法。
【請求項１２】
請求項１０に記載の半導体装置の製造方法であって、
前記ＳＯＩ層内に不純物を注入することによりＬＤＤ領域を形成するＬＤＤ形成工程
をさらに有し、
前記ＬＤＤ形成工程は、
前記第１ＭＯＳトランジスタ領域の前記第１絶縁膜下半導体領域に第１の不純物濃度となるように選択的に不純物を注入する工程と、
前記第２ＭＯＳトランジスタ領域の前記第１絶縁膜下半導体領域に前記第１の不純物濃度とは異なる第２の不純物濃度となるように選択的に不純物を注入する工程と
を備える半導体装置の製造方法。
【請求項１３】
請求項１１又は請求項１２に記載の半導体装置の製造方法であって、
前記ソース／ドレイン形成工程又はＬＤＤ形成工程においては、前記第１絶縁膜下半導体領域に選択的に注入される不純物は、前記ウェル電位固定領域に注入されない
半導体装置の製造方法。
【請求項１４】
請求項１１又は請求項１２に記載の半導体装置の製造方法であって、
前記ソース／ドレイン形成工程又はＬＤＤ形成工程においては、前記第１絶縁膜下半導体領域に選択的に注入される不純物は、前記ウェル電位固定領域に注入される
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＳＯＩ（Semiconductor On Insulator）上に形成されたＭＯＳＦＥＴを含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＳＯＩ上に形成されたＭＯＳＦＥＴにおいては、分離絶縁膜として、ＳＯＩ領域を貫通し埋め込み酸化膜に達することでＳＯＩ領域を完全に分離する完全分離絶縁膜（ＦＴＩ:Full Trench Isolation）と、ＳＯＩ領域の中途深さで止まることでＳＯＩ領域を部分的に分離する部分分離絶縁膜（ＰＴＩ：Partial Trench Isolation）とが用いられる。これらを併用した構造は、ハイブリッドトレンチ分離構造とも呼ばれる。
【０００３】
完全分離絶縁膜を用いたＦＴＩ構造または部分分離絶縁膜を用いたＰＴＩ構造を有する半導体装置の例は、例えば特許文献１〜２に開示されている。
【０００４】
【特許文献１】特開平１１−３３０４７３号公報
【特許文献２】特開２００４−７２０６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＦＴＩ構造を用いた場合には、各ＭＯＳＦＥＴのゲート電極直下に位置するボディ領域は、電位が浮遊状態となる。従って、ＭＯＳＦＥＴの動作に伴うインパクトイオン化により生じたホール等のキャリアがボディ領域に溜まることにより、特性のばらつきが生じるという問題点があった。
【０００６】
一方、ＰＴＩ構造を用いた場合には、上記したような特性のばらつきを防ぐことができる反面、素子間を完全に分離できず分離リークが発生する場合があるという問題点があった。
【０００７】
本発明は、以上の問題点を解決するためになされたものであり、特性のばらつきおよび分離リークを適切に防ぐことができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、半導体基板、埋め込み絶縁層及び半導体層が順に積層されたＳＯＩ基板上にＭＯＳトランジスタを備えて構成される半導体装置であって、半導体層の上層部に設けられる第１絶縁膜と、第１絶縁膜の下に存在する半導体層の一部である第１導電型の第１絶縁膜下半導体領域と、第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタがそれぞれ形成される第１ＭＯＳトランジスタ領域および第２ＭＯＳトランジスタ領域を分離するように半導体層に設けられ埋め込み絶縁層に達する第２絶縁膜とを有し、ＭＯＳトランジスタは、半導体層内に形成される第２導電型のソース領域及びドレイン領域と、ソース領域及びドレイン領域間の半導体層の第１導電型の領域であるボディ領域と、ソース領域及びドレイン領域間の半導体層の領域上にゲート酸化膜を介して形成されるゲート電極とを備え、第１絶縁膜下半導体領域を介してボディ領域に接続された第１導電型のウェル電位固定領域をさらに有する。
【発明の効果】
【０００９】
本発明に係る半導体装置は、半導体基板、埋め込み絶縁層及び半導体層が順に積層されたＳＯＩ基板上にＭＯＳトランジスタを備えて構成される半導体装置であって、半導体層の上層部に設けられる第１絶縁膜と、第１絶縁膜の下に存在する半導体層の一部である第１導電型の第１絶縁膜下半導体領域と、第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタがそれぞれ形成される第１ＭＯＳトランジスタ領域および第２ＭＯＳトランジスタ領域を分離するように半導体層に設けられ埋め込み絶縁層に達する第２絶縁膜とを有し、ＭＯＳトランジスタは、半導体層内に形成される第２導電型のソース領域及びドレイン領域と、ソース領域及びドレイン領域間の半導体層の第１導電型の領域であるボディ領域と、ソース領域及びドレイン領域間の半導体層の領域上にゲート酸化膜を介して形成されるゲート電極とを備え、第１絶縁膜下半導体領域を介してボディ領域に接続された第１導電型のウェル電位固定領域をさらに有する。従って、第１絶縁膜下半導体領域において抵抗値を低減しつつ第２絶縁膜下の半導体層において分離リークを低減することが可能となる。よって、特性のばらつきおよび分離リークを適切に防ぐことができる。
【発明を実施するための最良の形態】
【００１０】
＜実施の形態１＞
実施の形態１に係る半導体装置は、ＳＯＩ（Semiconductor On Insulator）層上に、互いに特性が異なる第１トランジスタおよび第２トランジスタがそれぞれ形成される第１トランジスタ領域および第２トランジスタ領域が設けられた場合に、これらの特性に応じた濃度の不純物を部分分離絶縁膜下のＳＯＩ層に注入することを特徴とする。
【００１１】
図１〜２は、実施の形態１に係る半導体装置の有効性を説明するためのグラフである。
【００１２】
図１において実線で示されるように、一般的なＭＯＳＦＥＴにおいては、ソース／ドレイン電流Ｉｄｓは、ソース／ドレイン電圧の上昇に応じて、徐々に飽和していく。しかし、上述したように、完全分離絶縁膜（ＦＴＩ:Full Trench Isolation）を用いた場合には、動作に伴い生じたキャリアがボディ領域に溜まることにより、点線で示されるように、特性のばらつき（キンク）が生じる。このキンクは、部分分離絶縁膜（ＰＴＩ：Partial Trench Isolation）を用いてキャリアをボディ領域から引き抜くことにより低減できる。このためには、部分分離絶縁膜下のＳＯＩ層における抵抗値（以下ではＰＴＩ下ウェル抵抗とも呼ぶ）を低減する必要がある。このＰＴＩ下ウェル抵抗の目安としては、ボディ電位の浮きを０．１Ｖ以下、ＳＯＩ層を流れる電流を（１Ｅ−９）Ａと見積もると、１００ＭΩ以下となる。すなわち、抵抗値が１００ＭΩ以下となるように不純物を注入する必要がある。なお、以下では、キャリアをボディ領域から引き抜くために高濃度に不純物を注入し抵抗値を低減した部分分離絶縁膜下のＳＯＩ層を、ＰＴＩ下ウェル領域とも呼ぶ。
【００１３】
また、トランジスタを駆動する電源電圧が高くなると、キャリアが生じやすくなるので、キンクが発生しやすくなる。従って、高い電源電圧で駆動されるトランジスタにおいては、ＰＴＩ下ウェル抵抗を低くする必要がある。本実施の形態においては、このようなトランジスタとして、Ｉ／Ｏトランジスタ（第１トランジスタ）およびコアトランジスタ（第２トランジスタ）を例にとり説明する。Ｉ／Ｏトランジスタは、コアトランジスタに比較してより高い電源電圧で駆動される（例えば、Ｉ／Ｏトランジスタは３．３Ｖまたは１．８Ｖで駆動され、コアトランジスタは１．２Ｖで駆動される）。従って、ＰＴＩ下ウェル抵抗をより低くする必要がある。
【００１４】
図２においては、ウェルの不純物濃度に応じたＰＴＩ下ウェル抵抗および分離リークの変化が示されている。
【００１５】
ウェルの不純物濃度が高くなるにつれて、図２において実線で示されるように、ＰＴＩ下ウェル抵抗は低くなるが、図２において点線で示されるように、接合部分の濃度が高くなり接合リーク等の分離リークが大きくなる。
【００１６】
上述したように、Ｉ／Ｏトランジスタは、コアトランジスタに比較して高い電源電圧で駆動されるので、ＰＴＩ下ウェル抵抗をより低くする必要がある。また、一般に、Ｉ／Ｏトランジスタは、コアトランジスタに比較して、分離リーク特性に対する要求は低い。
【００１７】
そこで、図２においては、二点鎖線で示されるように、Ｉ／ＯトランジスタのＰＴＩ下ウェル領域における不純物濃度（第１の不純物濃度）を高くすることにより、分離リークは比較的に大きいがＰＴＩ下ウェル抵抗を低くする。また、一点鎖線で示されるように、コアトランジスタのＰＴＩ下ウェル領域における不純物濃度（第２の不純物濃度）を低くすることにより、ＰＴＩ下ウェル抵抗は比較的に高いが分離リークを小さくする。このように、トランジスタ領域の特性に応じて部分分離絶縁膜下のＳＯＩ層の不純物濃度を変えることにより、特性のばらつきおよび分離リークを適切に防ぐことが可能となる。
【００１８】
また、Ｉ／Ｏトランジスタにおいて、例えば３．３Ｖの電源電圧で駆動されるものと１．８Ｖの電源電圧で駆動されるものとの両方が含まれている場合には、３．３Ｖで駆動されるＩ／ＯトランジスタのＰＴＩ下ウェル領域における不純物濃度を、１．８Ｖで駆動されるＩ／ＯトランジスタのＰＴＩ下ウェル領域における不純物濃度より高くしてもよい。
【００１９】
次に、図３〜１６を用いて、本実施の形態に係る半導体装置の製造方法について説明する。この半導体装置は、Ｉ／Ｏトランジスタとして機能するＩ／Ｏトランジスタ領域とコアトランジスタとして機能するコアトランジスタ領域とを備えているものとする。これらのトランジスタ領域は、ＳＯＩ層において、完全分離分離膜によりウェルとして区画される。また、Ｉ／Ｏトランジスタ領域は、Ｐ型ＭＯＳＦＥＴ（ＰＭＯＳ）として機能する領域ＰＩおよびＮ型ＭＯＳＦＥＴ（ＮＭＯＳ）として機能する領域ＮＩとを備えており、コアトランジスタ領域は、Ｐ型ＭＯＳＦＥＴ（ＰＭＯＳ）として機能する領域ＰＣおよびＮ型ＭＯＳＦＥＴ（ＮＭＯＳ）として機能する領域ＮＣとを備えているものとする。
【００２０】
まず、図３に示されるように、支持基板１（半導体基板）、埋め込み酸化膜２（埋め込み絶縁膜）及びＳＯＩ層３（半導体層）が順に積層されたＳＯＩ基板を用意する。次に、ＳＯＩ層３上に、膜１０を形成する。この膜１０は、酸化膜やポリシリコン、窒化膜等からなる多層膜であり、後の工程で分離領域を形成するときにマスクとして用いられるものである。次に、膜１０上に、レジスト１１を形成する。このレジスト１１は、後の工程で膜１０を上記の分離領域形成用マスクとして用いるための所定のパターンを有する。なお、図３の工程は、領域ＰＩ，ＮＩ，ＰＣ，ＮＣについて一括して同時に行われる。
【００２１】
次に、図４に示されるように、レジスト１１をマスクとして、膜１０およびＳＯＩ層３をエッチングする。このエッチングは、ＳＯＩ層３の中途深さで止まるように行われる。これにより、ＳＯＩ層３のうち上方にレジスト１１が配置されていない領域に選択的に凹部１２が形成される。なお、この凹部１２には、後の工程において分離絶縁膜（部分分離絶縁膜４または完全分離絶縁膜５）が形成される。次に、レジスト１１を除去し、酸化等の処理を行うことにより凹部１２を丸める。なお、図４の工程は、領域ＰＩ，ＮＩ，ＰＣ，ＮＣについて一括して同時に行われる。
【００２２】
次に、図５に示されるように、凹部１２のうち後の工程において部分分離絶縁膜４が形成されるものを選択的に覆うように（言い換えれば、後の工程において完全分離絶縁膜５が形成されるものを覆わないように）、レジスト１３を形成する。なお、図５の工程は、領域ＰＩ，ＮＩ，ＰＣ，ＮＣについて一括して同時に行われる。
【００２３】
次に、図６に示されるように、レジスト１３をマスクとして、膜１０およびＳＯＩ層３をエッチングする。このエッチングは、埋め込み酸化膜２に達するように行われる。これにより、凹部１２のうち上方にレジスト１３が配置されていない領域においてＳＯＩ層３を完全に除去することができる。なお、図６の工程は、領域ＰＩ，ＮＩ，ＰＣ，ＮＣについて一括して同時に行われる。
【００２４】
次に、図７に示されるように、レジスト１３を除去する。次に、既存の分離絶縁膜形成プロセスを用いて、凹部１２へ酸化膜を埋め込んだ後に、ＣＭＰ等により平坦化処理を行い、ウェットエッチング処理等により酸化膜の膜厚を調整し、膜１０を除去する。これにより、底面がＳＯＩ層３内に位置しＳＯＩ層３を部分的に分離する部分分離絶縁膜４と底面が埋め込み酸化膜２上面に一致しＳＯＩ層３を完全に分離する完全分離絶縁膜５が形成される。なお、図７の工程は、領域ＰＩ，ＮＩ，ＰＣ，ＮＣについて一括して同時に行われる。
【００２５】
すなわち、部分分離絶縁膜４は、ＳＯＩ層３の上層部に第１絶縁膜として設けられ、完全分離絶縁膜５は、埋め込み酸化膜２に達する第２絶縁膜として設けられる。
【００２６】
次に、図８に示されるように、レジスト１６を形成し、より電源電圧が高いＩ／Ｏトランジスタ領域（すなわち領域ＰＩ，ＮＩ）のみに、比較的に高いエネルギーで所定量の不純物イオンを深く注入した後に比較的に低いエネルギーで所定量の不純物イオンを浅く注入する。このような注入を行うことにより、Ｉ／Ｏトランジスタ領域において、浅い位置で閾値電圧を調整しボディ領域２５を形成するとともに深い位置で部分分離絶縁膜４下のＳＯＩ層３の抵抗値を下げＰＴＩ下ウェル領域１５を形成することが可能となる。この注入は、まず、領域ＰＩ上のみで開口するようなレジストパターンを用いて領域ＰＩについて行い、次に、領域ＮＩのみ上で開口するようなレジストパターンを用いて領域ＮＩについて行う。図８（ａ）は、コアトランジスタ領域上をレジスト１６が覆っている様子を示し、図８（ｂ）は、Ｉ／Ｏトランジスタ領域上でレジスト１６が部分的に開口している様子を示している。次に、レジスト１６を除去する。
【００２７】
次に、図９に示されるように、レジスト１８を形成し、より電源電圧が低いコアトランジスタ領域（すなわち領域ＰＣ，ＮＣ）のみに、比較的に高いエネルギーで所定量の不純物イオンを深く注入した後に比較的に低いエネルギーで所定量の不純物イオンを浅く注入する。このような注入を行うことにより、コアトランジスタ領域において、浅い位置で閾値電圧を調整しボディ領域２５を形成するとともに深い位置で部分分離絶縁膜４下のＳＯＩ層３の抵抗値を下げＰＴＩ下ウェル領域１５を形成することが可能となる。この注入は、まず、領域ＰＣ上のみで開口するようなレジストパターンを用いて領域ＰＣについて行い、次に、領域ＮＣ上のみで開口するようなレジストパターンを用いて領域ＮＣについて行う。図９（ａ）は、コアトランジスタ領域上でレジスト１８が部分的に開口している様子を示し、図９（ｂ）は、Ｉ／Ｏトランジスタ領域上をレジスト１８が覆っている様子を示している。次に、レジスト１８を除去する。
【００２８】
一般に、Ｉ／Ｏトランジスタは、コアトランジスタに比較して、電源電圧が高い分、ゲート絶縁膜が厚いので、閾値調節用に注入すべき不純物イオンの量は少ない。従って、図８において浅く注入される不純物イオンの濃度は、図９に比べて低くする。
【００２９】
また、上述したように、Ｉ／Ｏトランジスタは、コアトランジスタに比較して、ＰＴＩ下ウェル抵抗は低くする必要があるが分離リークは大きくてもよい。従って、図８において深く注入される不純物イオンの量は、図９に比べて高くする。
【００３０】
このように、各トランジスタ領域の特性に応じて、深く注入する不純物の濃度を変えることにより、特性のばらつきおよび分離リークを適切に防ぐことができる。また、領域ＰＩ，ＮＩ，ＰＣ，ＮＣについて、各領域上のみで開口するようなレジストパターン（すなわち４種類のレジストパターン）を用いて順次注入を行うことにより、トランジスタ毎にＰＴＩ下ウェル抵抗を調節することができる。また、各トランジスタは完全分離で分離され、ボディ電位をトランジスタ毎に与えることにより、トランジスタ毎にボディ電位を調節することが可能である。
【００３１】
すなわち、ＰＴＩ下ウェル領域１５は、第１導電型を有しており、ＳＯＩ層３の上層部に部分分離絶縁膜４を設けることにより部分分離絶縁膜４の下に存在するＳＯＩ層３の一部が第１絶縁膜下半導体領域とされたものである。
【００３２】
次に、図１０に示されるように、既存のゲート電極形成プロセスを用いて、ボディ領域２５上にゲート電極６を形成する。また、図１０には示していないが、ゲート電極６直下には、ゲート酸化膜が形成される。上述したように、このゲート酸化膜は、トランジスタで用いられる電源電圧に応じた膜厚を有するように形成される。なお、図１０の工程は、領域ＰＩ，ＮＩ，ＰＣ，ＮＣについて一括して同時に行われる。
【００３３】
次に、図１１に示されるように、レジスト１９を形成し、より電源電圧が高いＩ／Ｏトランジスタ領域（すなわち領域ＰＩ，ＮＩ）のみに、所定の条件で不純物イオンを注入する。このような注入を行うことにより、Ｉ／Ｏトランジスタ領域において、ＬＤＤ領域（図示しない）を形成する。この注入は、まず、領域ＰＩ上のみで開口するようなレジストパターンを用いて領域ＰＩについて行い、次に、領域ＮＩ上のみで開口するようなレジストパターンを用いて領域ＮＩについて行う。図１１（ａ）は、コアトランジスタ領域上をレジスト１９が覆っている様子を示し、図１１（ｂ）は、Ｉ／Ｏトランジスタ領域上でレジスト１９が部分的に開口している様子を示している。次に、レジスト１９を除去する。
【００３４】
次に、図１２に示されるように、レジスト２０を形成し、より電源電圧が低いコアトランジスタ領域（すなわち領域ＰＣ，ＮＣ）のみに、所定の条件で不純物イオンを注入する。このような注入を行うことにより、コアトランジスタ領域において、ＬＤＤ領域（図示しない）を形成する。この注入は、まず、領域ＰＣ上のみで開口するようなレジストパターンを用いて領域ＰＣについて行い、次に、領域ＮＣ上のみで開口するようなレジストパターンを用いて領域ＮＣについて行う。図１２（ａ）は、コアトランジスタ領域上でレジスト２０が部分的に開口している様子を示し、図１２（ｂ）は、Ｉ／Ｏトランジスタ領域上をレジスト２０が覆っている様子を示している。次に、レジスト２０を除去する。
【００３５】
次に、図１３に示されるように、ゲート電極６側壁に、絶縁膜等を堆積した後にエッチング等を行うことにより、サイドウォール７を形成する。なお、図１３の工程は、領域ＰＩ，ＮＩ，ＰＣ，ＮＣについて一括して同時に行われる。
【００３６】
次に、図１４に示されるように、レジスト２１を形成し所定の条件で不純物イオンを注入することにより、第２導電型のソース領域及びドレイン領域（図示しない）をＳＯＩ層３内に形成する。この注入は、領域ＰＩ，ＮＩ，ＰＣ，ＮＣについて、領域ＰＩ，ＰＣが開口するようなレジストパターンおよび領域ＮＩ，ＮＣが開口するようなレジストパターン（すなわち２種類のレジストパターン）を用いて順次行う。
【００３７】
図１４に示されるソース／ドレイン領域の形成においては、並行して、図１５に示されるような第１導電型のウェル電位固定領域８の形成が行われる。このウェル電位固定領域８は、ソース領域及びドレイン領域間でゲート電極６直下に位置する第１導電型のボディ領域２５にＰＴＩ下ウェル領域１５を介して接続され、ボディ領域２５の電位を固定することによりボディ領域２５において生じるキャリアを引き抜くためのものである。このウェル電位固定領域８の形成は、同一種類で逆導電型のトランジスタ領域を形成するための不純物イオンを注入するときに、レジスト２１を部分的に開口しておくことにより行われる。例えば、領域ＰＣにソース／ドレイン領域を形成するときには、同一工程で同一のレジスト２１および同一の不純物を用いて、領域ＮＣにウェル電位固定領域８を形成する。すなわち、上述したような４種類のレジストパターンを用いて、領域ＰＩ，ＮＩ，ＰＣ，ＮＣそれぞれにおいて、ソース／ドレイン領域の形成およびウェル電位固定領域８の形成を行う。
【００３８】
次に、図１６に示されるように、レジスト２１を除去する。次に、既存のプロセスを用いて、層間絶縁膜、コンタクト、および配線等を形成することにより、半導体デバイスを形成する。
【００３９】
このように、本実施の形態に係る半導体装置およびその製造方法では、ＳＯＩ層３上に設けられたコアトランジスタ領域およびＩ／Ｏトランジスタ領域において、これらの特性に応じた濃度の不純物を部分分離絶縁膜４下のＳＯＩ層３に注入する。従って、分離リークに対する要求が厳しいコアトランジスタ領域において分離リークを低減しつつ、ＰＴＩ下ウェル抵抗に対する要求が厳しいＩ／Ｏトランジスタ領域においてＰＴＩ下ウェル抵抗を低減することが可能となる。すなわち、特性のばらつきおよび分離リークを適切に防ぐことができる。
【００４０】
また、既存の注入工程を利用して注入を行うので、製造コストの増加を抑えることができる。
【００４１】
なお、上述においては、異なる電源電圧で駆動される複数種類のトランジスタ領域において、不純物濃度を変えて注入する場合について説明したが、これに限らず、例えば、異なる閾値電圧を有する複数種類のトランジスタ領域において、不純物濃度を変えて注入してもよい。閾値電圧が低い場合には、電流が流れやすくなるので、特性のばらつきが生じやすい。従って、閾値電圧が低いトランジスタ領域の注入される不純物濃度を高くすることにより、特性のばらつきを適切に防ぐことが可能となる。
【００４２】
＜実施の形態２＞
実施の形態１においては、分離リークおよびＰＴＩ下ウェル抵抗の両方に着目して説明したが、実施の形態２以降においては、特にＰＴＩ下ウェル抵抗に着目して説明する。
【００４３】
図１７は、実施の形態２に係る半導体装置の有効性を説明するためのグラフであり、ＰＴＩ下ウェル抵抗を１００ＭΩ以下とした場合に実現可能な配線シート数を示している。例えば、ＰＴＩ下ウェル領域１５のシート抵抗を１０ｋΩ／□以下とすれば、１００００シート程度の配線が可能となる。すなわち、要求される分離リーク特性を満たせる範囲であれば、ＰＴＩ下ウェル領域１５は、可能な限り高濃度化しＰＴＩ下ウェル抵抗を低減する方が有利である。以下では、既存の不純物注入プロセスを用いてＰＴＩ下ウェル領域１５を高濃度化し低抵抗化する場合について説明する。
【００４４】
図１８（ａ）は、実施の形態２に係る半導体装置の構造を模式的に示す上面図であり、図１８（ｂ）は、図１８（ａ）におけるＡ−Ａ’断面図である。
【００４５】
図１８（ａ）においては、トランジスタ領域９に、トランジスタとして機能する活性領域３０と活性領域３０におけるウェル電位を固定するためのウェル電位固定領域８とが、図面横方向に離れて形成されている。活性領域３０上には、ゲート電極６が図面横方向に延在している。ゲート電極６の周囲には、サイドウォール７が形成されている（図示の都合上、サイドウォール７は透明であるとし点線で示している）。活性領域３０のうちゲート電極６直下のボディ領域は、ウェル電位固定領域８により、ウェル電位を固定されることによりキャリアを引き抜かれる。
【００４６】
また、活性領域３０、ウェル電位固定領域８間を結ぶように、部分分離絶縁膜４（ＰＴＩ下ウェル領域１５）が横方向に延在して配置されている。図１８（ａ）においては、活性領域３０およびウェル電位固定領域８は濃くハッチングされ、ＰＴＩ下ウェル領域１５は、薄くハッチングされている。
【００４７】
トランジスタ領域９は、領域２８または領域２９のいずれか一方において、高濃度な不純物が注入されることによりＰＴＩ下ウェル抵抗が低減されている。これらの領域２８，２９は、図２２〜２４を用いて後述するように、既存の不純物注入プロセスで用いられるレジストに所定のパターンを追加して開口することにより形成される。
【００４８】
領域２８，２９は、トランジスタ特性に影響を与えないようにするために、活性領域３０から所定の距離離れている。また、領域２８，２９は、次のようにいずれか一方が選択される。すなわち、注入される不純物がウェル電位固定領域８と同一導電型を有する場合には、この不純物はウェル電位固定領域８に注入されてもよいので、より広い領域２９が選択される。また、注入される不純物がウェル電位固定領域８と逆導電型を有する場合には、この不純物はウェル電位固定領域８に注入されてはいけないので、より狭い領域２８が選択される。例えば、コアトランジスタにおけるＬＤＤ領域の形成で、エクステンション注入とポケット注入とでそれぞれ逆導電型の不純物が注入される場合等には、ウェル電位固定領域８にＰＮ接合が形成されることを避けるために、領域２８を選択しウェル電位固定領域８にはこれらの不純物は注入しない。
【００４９】
一方、図面縦方向においては、領域２８，２９は、部分分離絶縁膜４より縦方向に長く形成されればよく、それ以外に制約はない。
【００５０】
図１９〜２１は、比較用に、コアトランジスタとＩ／Ｏトランジスタとで不純物濃度を変えない場合の半導体装置の構造を模式的に示している。
【００５１】
図１９は、活性領域３０の周りに可能な限り広く部分分離絶縁膜４を形成した場合が示されている。このような場合には、上述したように、特性のばらつきは低減できるが、接合部分の濃度が高くなり接合リーク等の分離リークが大きくなってしまうという問題点がある。
【００５２】
図２０は、図１９における問題点を解決するために、活性領域３０の周りに可能な限り広く完全分離絶縁膜５を形成した場合が示されている。このような場合には、接合容量を小さくし、かつ接合リーク等の分離リークを小さくすることはできるが、特性のばらつきが大きくなってしまうという問題点がある。
【００５３】
図２１は、図２０において、ウェル電位固定領域８を、活性領域３０の片側のみにではなく活性領域３０の両側に設けたものである。このような場合においても、図２０と同様の問題点がある。
【００５４】
本実施の形態に係る図１８の半導体装置では、活性領域３０の周りに可能な限り広く完全分離絶縁膜５を形成し各トランジスタ領域９間を分離するとともに、領域２８または領域２９に不純物を高濃度に注入することにより、領域２８または領域２９に含まれる部分分離絶縁膜４の下のＰＴＩ下ウェル領域１５を低抵抗化している。従って、特性のばらつきおよび分離リークを適切に防ぐことができる。
【００５５】
次に、図２２〜２４を用いて、図１８の半導体装置の製造方法について説明する。なお、図２２〜２４においては、コアトランジスタ領域においてＰＴＩ下ウェル領域１５を低抵抗化する場合を例にとり説明するが、Ｉ／Ｏトランジスタ領域についても、同様に実施可能である。また、以下では、閾値電圧調整（チャネルドープ）用、ＬＤＤ領域形成用、およびソース／ドレイン領域形成用（ウェル電位固定領域形成用）に注入される不純物を用いて、ＰＴＩ下ウェル抵抗を低減する手法について説明する。また、これらの手法は、必要に応じ組み合わせて用いてもよい。
【００５６】
閾値電圧調整用の不純物を用いる例は、実施の形態１において図８で既に説明しているが、本実施の形態ではその変形例について説明する。すなわち、図８に示されるようなＩ／Ｏトランジスタ領域のみ上で部分的に開口しているレジスト１６に代えて、図２２に示されるように、Ｉ／Ｏトランジスタ領域上およびコアトランジスタ領域上で部分的に開口しているレジスト１６’を用いる。このようなレジスト１６’を用いることにより、Ｉ／Ｏトランジスタ領域へのチャネルドープ工程において、Ｉ／Ｏトランジスタ領域に加えて、コアトランジスタ領域においても、ＰＴＩ下ウェル抵抗を低減することが可能となる。図２２（ａ）は、コアトランジスタ領域上でレジスト１６’が部分的に開口している様子を示し、図２２（ｂ）は、Ｉ／Ｏトランジスタ領域上でレジスト１６’が部分的に開口している様子を示している。
【００５７】
ＬＤＤ領域形成用の不純物を用いる場合には、図１１に示されるようなレジスト１９に代えて、図２３に示されるように、レジスト１９’を用いる。このレジスト１９’は、レジスト１９において、異なる種類で逆導電型のトランジスタ領域のＰＴＩ下ウェル領域上をさらに開口させたものである。従って、例えば、領域ＰＩにＬＤＤ領域を形成するときには、同一工程で同一のレジスト１９’および同一の不純物を用いて、領域ＮＣにおけるＰＴＩ下ウェル抵抗を低減する。このようなレジスト１９’を用いることにより、Ｉ／Ｏトランジスタ領域のＬＤＤ領域形成工程において、Ｉ／Ｏトランジスタ領域に加えて、コアトランジスタ領域においても、ＰＴＩ下ウェル抵抗を低減することが可能となる。図２３（ａ）は、領域ＮＣ上でレジスト１９’が部分的に開口している様子を示し、図２２（ｂ）は、領域ＮＩ上をレジスト１９’が覆っている様子を示している。
【００５８】
ソース／ドレイン領域形成用の不純物を用いる場合には、図１５に示されるようなレジスト２１に代えて、図２４に示されるように、レジスト２１’を用いる。このレジスト２１’は、レジスト２１において、ウェル電位固定領域８（を形成すべき領域）上に加えて、ＰＴＩ下ウェル領域１５（を形成すべき領域）上をさらに開口させたものである。このようなレジスト２１’を用いることにより、コアトランジスタ領域のソース／ドレイン領域形成工程（ウェル電位固定領域形成工程）において、ウェル電位固定領域８の形成に加えて、ＰＴＩ下ウェル抵抗を低減することが可能となる。図２４（ａ）は、コアトランジスタ領域のＰＴＩ下ウェル領域１５上でレジスト２１’が開口している様子を示し、図２４（ｂ）は、Ｉ／Ｏトランジスタ領域のＰＴＩ下ウェル領域１５上をレジスト２１’が覆っている様子を示している。
【００５９】
このように、本実施の形態に係る半導体装置およびその製造方法では、トランジスタとして機能する活性領域３０と活性領域３０におけるウェル電位を固定するためのウェル電位固定領域８とを結ぶ部分分離領域４下において、ＳＯＩ層３に不純物を高濃度に注入することによりＰＴＩ下ウェル抵抗を高めている。従って、実現可能な配線シート数を高めることができるので、配線レイアウトの自由度を向上させることができる。
【００６０】
また、既存の注入工程を利用して注入を行うので、製造コストの増加を抑えることができる。
【００６１】
＜実施の形態３＞
実施の形態２では、１個のトランジスタ領域９において、活性領域３０、ウェル電位固定領域８間を結ぶ部分分離絶縁膜４下のＳＯＩ層３（ＰＴＩ下ウェル領域１５）のＰＴＩ下ウェル抵抗を低減している。しかし、このＰＴＩ下ウェル領域１５は、必ずしも１個のトランジスタ領域９に閉じて形成される必要はなく、あるいは、複数個のトランジスタ領域９を繋ぐように配置されてもよい。この場合には、ウェル電位固定領域８またはＰＴＩ下ウェル領域１５が、複数個のトランジスタ領域９間の境界を横切って延在するように配置される。
【００６２】
図２５は、実施の形態３に係る配線レイアウトを模式的に示す上面図である。図２５には、２行×３列に配置された６個のトランジスタ領域が示されている。
【００６３】
図２５において、１行目にはＮウェルを有するトランジスタ（ＰＭＯＳ）が、２行目にはＰウェルを有するトランジスタ（ＮＭＯＳ）が、それぞれ配置されている。また、１列目には３．３Ｖの電源電圧で駆動されるＩ／Ｏトランジスタが、２列目には１．２Ｖの電源電圧で駆動されるコアトランジスタが、３列目には１．８Ｖの電源電圧で駆動されるＩ／Ｏトランジスタが、それぞれ配置されている。また、これら６個のトランジスタ領域は、それぞれ、完全分離絶縁膜５で囲まれることにより互いに完全に分離されている。
【００６４】
図２５においては、点線の矢印で模式的に示されるように、同一導電型のトランジスタ同士（ＰＭＯＳ同士またはＮＭＯＳ同士）が、実施の形態１〜２で上述したようなウェル電位活性領域８またはＰＴＩ下ウェル領域１５により、互いに接続される。このような接続を行うことにより、図２６に比較用に示したように互いに全く接続されず完全に分離されている場合に比較して、レイアウトの自由度を高めることが可能となる。
【００６５】
ＮＭＯＳトランジスタにおいては、互いに電源電圧が異なっていても、ボディ領域の電位は全て０Ｖであるので、これらを互いに接続することは当然に可能である。また、ＰＭＯＳトランジスタにおいても、ボディ領域の電位は、１．２Ｖや１．８Ｖ、３．３Ｖと互いに異なるが、これらを接続しバイアス電圧がかかった状態でも使用可能な用途については、互いに接続してもよい。例えば、１．２Ｖの電源電圧で駆動されるコアトランジスタと１．８Ｖの電源電圧で駆動されるＩ／Ｏトランジスタとを接続した場合には、ボディ電圧を１．２ＶとするとＩ／Ｏトランジスタに０．６Ｖのフォワードバイアスが、ボディ電圧を１．８Ｖとするとコアトランジスタに０．６Ｖのバックバイアスがかかることになる。
【００６６】
次に、図２７〜２８を用いて、具体的なレイアウト例について説明する。
【００６７】
図２７は、実際の配線レイアウト例を示す上面図である。また、図２８は、比較用の配線レイアウト例を示す上面図である。
【００６８】
図２７に示されるように、Ｉ／Ｏトランジスタ領域およびコアトランジスタ領域は、互いに隣接して配置されている。Ｉ／Ｏトランジスタ領域は、ＰＭＯＳトランジスタとして機能する領域ＰＩおよびＮＭＯＳトランジスタとして機能する領域ＮＩを備えており、コアトランジスタ領域は、ＰＭＯＳトランジスタとして機能する領域ＰＣおよびＮＭＯＳトランジスタとして機能する領域ＮＣを備えている。領域ＰＩ，ＮＩ，ＰＣ，ＮＣは、それぞれ、活性領域３０を有している。活性領域３０は、ＰＴＩ下ウェル領域１５を介して、ウェル電位固定領域８に接続されている。
【００６９】
図２７においては、図面の上から下へ向かって、領域ＰＩ，ＮＩ，ＮＣ，ＰＣが、この順に形成されている。領域ＰＩ，ＰＣに対しては、それぞれ、ウェル電位固定領域８が１個ずつ個別に配置されているが、領域ＮＩ，ＮＣに対しては、１個のウェル電位固定領域８が共通に配置されている。
【００７０】
なお、図２７において、活性領域３０、ウェル電位固定領域８、およびＰＴＩ下ウェル領域１５は、基板内に形成されるので点線で示し、ゲート電極６および上層配線４０は、基板上に形成されるので実線で示している。また、基板上に形成されたゲート電極６および上層配線４０と基板内に形成された各領域とは、コンタクト（正方形に囲まれた×印）により接続されている。
【００７１】
一方、図２８においては、図面の上から下へ向かって、領域ＰＩ，ＮＩ，ＰＣ，ＮＣが、この順に形成されている。このように配置した場合には、隣接する各領域が互いに逆導電型となるので、ウェル電位固定領域８を共有することはできない。従って、図２８においては、各領域に対して１個（すなわち計４個）のウェル電位固定領域８を配置する必要が生じる。
【００７２】
すなわち、図２７においては、隣接する各領域が互いに同一導電型となるように配置する（すなわち、図２８において、領域ＰＣと領域ＮＣとを入れ替える）ことにより、領域ＮＩ，ＮＣで１個のウェル電位固定領域８を共有することを可能としている。これにより、レイアウト面積を縮小することが可能となる。
【００７３】
次に、図２９〜３５を用いて、複数個のトランジスタ領域（ウェル領域）でウェル電位固定領域８を共有する配線レイアウト例について模式的に説明する。図２９（ａ）〜３５（ａ）は、配線レイアウト例を示す上面図である。図２９（ａ）〜３５（ａ）において、複数個のトランジスタ領域は、図面横方向に並べられる。また、図２９（ｂ）〜３５（ｂ）は、それぞれ、図２９（ａ）〜３５（ａ）におけるＥ−Ｅ’断面図〜Ｋ−Ｋ’断面図である。なお、以下で図２９〜３５を用いて説明するトランジスタ領域Ｗ１〜Ｗ４は、Ｉ／Ｏトランジスタ領域またはコアトランジスタ領域のいずれであってもよい。
【００７４】
図２９では、同一導電型を有するトランジスタ領域Ｗ１，Ｗ２の境界を横切って１個のウェル電位固定領域８が延在している（言い換えれば、各トランジスタ領域Ｗ１，Ｗ２内に個別にウェル電位固定領域８を設けこれらを別のウェル電位固定領域８で結んだ構造を有している）。すなわち、トランジスタ領域Ｗ１，Ｗ２はこの１個のウェル電位固定領域８を共有している（言い換えると、トランジスタ領域Ｗ１，Ｗ２は、１個のボディ領域２５を共通に備えている）。このように、トランジスタ領域Ｗ１内のウェル電位固定領域８とトランジスタ領域Ｗ２内のウェル電位固定領域８とを、基板上に形成される上層配線４０ではなく基板内に形成されるウェル電位固定領域８を用いて結ぶことにより、レイアウトの自由度を向上させることが可能となる。
【００７５】
図３０では、トランジスタ領域Ｗ１，Ｗ２内には、それぞれ、ウェル電位固定領域８が個別に設けられ、これらは、ＰＴＩ下ウェル領域１５で結ばれている。すなわち、図３０は、図２９において、ウェル電位固定領域８に代えて、ＰＴＩ下ウェル領域１５を用いて、トランジスタ領域Ｗ１内のウェル電位固定領域８とトランジスタ領域Ｗ２内のウェル電位固定領域８とを結んだものである（言い換えると、トランジスタ領域Ｗ１，Ｗ２は、１個のＰＴＩ下ウェル領域１５を共通に備えている）。このように配置することにより、例えば図３０に示されるように、トランジスタ領域Ｗ１，Ｗ２境界にゲート電極６が縦方向に延在しウェル電位固定領域８を設けるスペースがない場合であっても、トランジスタ領域Ｗ１，Ｗ２を結ぶことが可能となる。すなわち、図２９，３０は、同様の効果を奏するものである。
【００７６】
図３１では、ウェル電位固定領域８は、トランジスタ領域Ｗ１内にのみ配置されており、トランジスタ領域Ｗ２内には配置されていない。トランジスタ領域Ｗ２内の活性領域３０は、トランジスタ領域Ｗ１，Ｗ２の境界を横切って延在するＰＴＩ下ウェル領域１５を用いて、トランジスタ領域Ｗ１内のウェル電位固定領域８に接続されている。すなわち、図３１は、図３０において、トランジスタ領域Ｗ２内に、ウェル電位固定領域８に代えてＰＴＩ下ウェル領域１５を設けたものである。このように配置することにより、図３１に示されるように、トランジスタ領域Ｗ２内でゲート電極６が横方向にも延在しウェル電位固定領域８を設けるスペースがない場合であっても、トランジスタ領域Ｗ１，Ｗ２を結ぶことが可能となる。
【００７７】
図３２では、トランジスタ領域Ｗ１，Ｗ３，Ｗ２をこの順に横切って１個のウェル電位固定領域８が延在している。すなわち、図３２は、図３０において、トランジスタ領域Ｗ１，Ｗ２間にトランジスタ領域Ｗ１，Ｗ２と同一導電型を有するトランジスタ領域Ｗ３を介在させたものである。このウェル電位固定領域８は、トランジスタ領域Ｗ１の活性領域３０およびトランジスタ領域Ｗ２の活性領域３０には接続されているが、トランジスタ領域Ｗ３の活性領域３０には接続されない。このように、トランジスタ領域Ｗ１，Ｗ２間に介在するトランジスタ領域Ｗ３がトランジスタ領域Ｗ１，Ｗ２と同一導電型を有する場合には、トランジスタ領域Ｗ１，Ｗ２間を繋ぐウェル電位固定領域８は、トランジスタ領域Ｗ３上に直接に形成することができる。
【００７８】
図３３は、図３２において、トランジスタ領域Ｗ１内の活性領域３０とトランジスタ領域Ｗ２内の活性領域３０とを、ウェル電位固定領域８に代えてＰＴＩ下ウェル領域１５を用いて接続したものである。
【００７９】
図３４では、トランジスタ領域Ｗ１，Ｗ４，Ｗ２をこの順に横切って１個のＰＴＩ下ウェル領域１５が延在している。すなわち、図３４は、図３３において、トランジスタ領域Ｗ１，Ｗ２と同一導電型（第１導電型）を有するトランジスタ領域Ｗ３に代えて、トランジスタ領域Ｗ１，Ｗ２と逆導電型（第２導電型）を有するトランジスタ領域Ｗ４を配置したものである。このような場合には、トランジスタ領域Ｗ１，Ｗ２間を結ぶＰＴＩ下ウェル領域１５は、トランジスタ領域Ｗ４上に直接に形成することができない。従って、トランジスタ領域Ｗ４上に、トランジスタ領域Ｗ４と逆導電型を有する（すなわちトランジスタ領域Ｗ１，Ｗ２と同一導電型を有する）領域６０を形成し、この領域６０内にＰＴＩ下ウェル領域１５を形成する。なお、この領域６０における不純物濃度は、トランジスタ領域Ｗ１またはトランジスタ領域Ｗ２の不純物濃度に等しくてもよく、あるいはトランジスタ領域Ｗ１およびトランジスタ領域Ｗ２のいずれの不純物濃度とも異なっていてもよい。
【００８０】
図３５は、図３４に示されるような構造を形成する工程を示す上面図である。図３５に示されるように、領域６０が形成される部分のみを開口させた（あるいは、マージンを取るためにトランジスタ領域Ｗ１，Ｗ２に拡げられていてもよい）パターン７０を有するレジストを形成した後に、このレジストをマスクとして、トランジスタ領域Ｗ１，Ｗ２と同一導電型を有する不純物を注入する。これにより、図３４に示されるようなＰＴＩ下ウェル領域１５を形成することができる。
【００８１】
なお、図３４〜３５においては、１個のＰＴＩ下ウェル領域１５がトランジスタ領域Ｗ１，Ｗ４，Ｗ２をこの順に横切る場合について説明したが、これに限らず、１個のＰＴＩ下ウェル領域１５がトランジスタ領域Ｗ１，Ｗ４，Ｗ１をこの順に横切る場合にも本発明は適用可能である（すなわち、ＰＴＩ下ウェル領域１５は、トランジスタ領域Ｗ４で折り返すような形状を有してもよい）。
【００８２】
また、図２９〜３５で説明したトランジスタ領域Ｗ１〜Ｗ４は、Ｉ／Ｏトランジスタ領域であってもコアトランジスタ領域であってもよい。
【００８３】
このように、本実施の形態では、複数個のトランジスタ領域のウェル電位を、１個のウェル電位固定領域８で固定する。従って、レイアウトの自由度を向上させたり、レイアウト面積を縮小することが可能となる。
【００８４】
なお、上述においては、図２９〜３５を用いて、ウェル電位固定領域８を活性領域３０の片側のみに設ける場合について説明したが、これに限らず、ウェル電位固定領域８を活性領域３０の両側に設けてもよい。
【００８５】
また、上述においては、ＰＴＩ下ウェル領域１５を、活性領域３０やウェル電位固定領域８等の基板内に形成された領域に接続させる場合について説明したが、これに限らず、例えば図２７に示されるような基板上に形成された上層配線４０に接続してもよい。これにより、レイアウトの自由度をさらに向上させることが可能となる。
【００８６】
また、本実施の形態に係るＰＴＩ下ウェル領域１５は、実施の形態２で上述したような既存の不純物注入プロセスにより形成されてもよく、あるいは、新たにレジストパターンを形成し注入工程を追加することにより形成されてもよい。
【図面の簡単な説明】
【００８７】
【図１】実施の形態１に係る半導体装置の有効性を説明するためのグラフである。
【図２】実施の形態１に係る半導体装置の有効性を説明するためのグラフである。
【図３】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図９】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１３】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１４】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１５】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１６】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１７】実施の形態２に係る半導体装置の有効性を説明するためのグラフである。
【図１８】実施の形態２に係る半導体装置の構造を模式的に示す上面図および断面図である。
【図１９】実施の形態２に係る半導体装置の有効性を模式的に示す比較用の上面図および断面図である。
【図２０】実施の形態２に係る半導体装置の有効性を模式的に示す比較用の上面図および断面図である。
【図２１】実施の形態２に係る半導体装置の有効性を模式的に示す比較用の上面図および断面図である。
【図２２】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図２３】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図２４】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図２５】実施の形態３に係る配線レイアウトを模式的に示す上面図である。
【図２６】実施の形態３に係る配線レイアウトの有効性を模式的に示す比較用の上面図である。
【図２７】実施の形態３に係る配線レイアウトを示す上面図である。
【図２８】実施の形態３に係る配線レイアウトの有効性を示す比較用の上面図である。
【図２９】実施の形態３に係る配線レイアウトを模式的に示す上面図である。
【図３０】実施の形態３に係る配線レイアウトを模式的に示す上面図である。
【図３１】実施の形態３に係る配線レイアウトを模式的に示す上面図である。
【図３２】実施の形態３に係る配線レイアウトを模式的に示す上面図である。
【図３３】実施の形態３に係る配線レイアウトを模式的に示す上面図である。
【図３４】実施の形態３に係る配線レイアウトを模式的に示す上面図である。
【図３５】実施の形態３に係る配線レイアウトを模式的に示す上面図である。
【符号の説明】
【００８８】
１  支持基板、２  埋め込み酸化膜、３  ＳＯＩ層、４  部分分離絶縁膜、５  完全分離絶縁膜、６  ゲート電極、７  サイドウォール、８  ウェル電位固定領域、９  トランジスタ領域、１０  膜、１１，１３，１７〜２２  レジスト、１２  凹部、１５  ＰＴＩ下ウェル領域、２５  ボディ領域、２８，２９，６０  領域、３０  活性領域、４０  上層配線、７０  パターン。
【図１】
2007294805.tif 000003
【図２】
2007294805.tif 000004
【図３】
2007294805.tif 000005
【図４】
2007294805.tif 000006
【図５】
2007294805.tif 000007
【図６】
2007294805.tif 000008
【図７】
2007294805.tif 000009
【図８】
2007294805.tif 000010
【図９】
2007294805.tif 000011
【図１０】
2007294805.tif 000012
【図１１】
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【図１２】
2007294805.tif 000014
【図１３】
2007294805.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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