(57)【要約】【課題】デバイス特性の向上を図るとともにさらなる微細化に対応可能な半導体装置の製造方法を得ること。【解決手段】半導体基板１１上にゲート絶縁膜１６を形成する工程と、前記ゲート絶縁膜１６上にゲート電極１７を形成する工程と、前記半導体基板１１の表層の前記ゲート絶縁膜１６およびゲート電極１７の周辺領域に、チャネル領域を規定するように所定の間隔を隔てて一対のソース・ドレイン拡散層１４を形成する工程と、前記ゲート電極１７の表層および前記一対のソース・ドレイン拡散層１４の表層にシリサイド層１５、１８を形成する工程と、前記シリサイド層１５、１８の形成後に、前記半導体基板１１を減圧下において４５０℃以下の温度範囲で窒素含有ガス雰囲気中およびシリコン含有ガス雰囲気中に個別に暴露して半導体基板１１上にライナー膜２２を形成する工程と、を含む。【選択図】        図１−１
2007019330.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
前記半導体基板の表層の前記ゲート絶縁膜およびゲート電極の周辺領域に、チャネル領域を規定するように所定の間隔を隔てて一対のソース・ドレイン拡散層を形成するソース・ドレイン拡散層形成工程と、
前記ゲート電極の表層および前記一対のソース・ドレイン拡散層の表層にシリサイド層を形成するシリサイド層形成工程と、
前記シリサイド層の形成後に、前記半導体基板を減圧下において４５０℃以下の温度範囲で窒素含有ガス雰囲気中およびシリコン含有ガス雰囲気中に個別に暴露して半導体基板上にライナー膜を形成するライナー膜形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ライナー膜形成工程は、
前記半導体基板を減圧下において４５０℃以下の温度範囲で窒素含有ガス雰囲気中に所定の時間だけ暴露する窒素含有ガス暴露工程と、
前記窒素含有ガス雰囲気中に暴露した半導体基板を減圧下において４５０℃以下の温度範囲でシリコン含有ガス雰囲気中に所定の時間だけ暴露するシリコン含有ガス暴露工程と、
を１サイクルとして、該サイクルを１サイクル以上繰り返すこと
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ライナー膜形成工程は、
前記半導体基板を減圧下において４５０℃以下の温度範囲でシリコン含有ガス雰囲気中に所定の時間だけ暴露するシリコン含有ガス暴露工程と、
前記シリコン含有ガス雰囲気中に暴露した半導体基板を減圧下において４５０℃以下の温度範囲で窒素含有ガス雰囲気中に所定の時間だけ暴露する窒素含有ガス暴露工程と、
を１サイクルとして、該サイクルを１サイクル以上繰り返すこと
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記窒素含有ガスとしてアンモニアガスを用いること
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記窒素含有ガスとしてプラズマで励起したアンモニアガスを用いること
を特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記シリコン含有ガスとしてジクロルシランガスを用いること
を特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものであり、特に、ゲート電極の表層やソース・ドレイン拡散層の表層にシリサイド層を備えてなり、デバイス特性の向上を図るとともにさらなる微細化に対応可能な半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来の一般的なＭＯＳ(Metal Oxide Semiconductor)トランジスタに、ポリシリコンからなるゲート電極の表層やソース・ドレイン拡散層の表層にシリサイド層を形成したものがある。このシリサイド層は、デバイス特性、すなわちデバイス動作速度の向上のためにゲート電極の表層やソース・ドレイン拡散層の表層に形成されるものであり、このようなシリサイド層を形成して低抵抗化を図った構造は一般にサリサイド構造と呼ばれている。
【０００３】
また、上記の構成の上部にはたとえば酸化膜からなる層間絶縁膜を有し、ソース・ドレイン拡散層の表層に形成されたシリサイド層に導通するコンタクトを該層間絶縁膜中に備える。このコンタクトを形成するためにＲＩＥを用いて層間絶縁膜中にコンタクトホールを形成するが、このときコンタクトホールの形成位置に位置ずれが生じた場合には、同じ酸化膜からなる素子分離をエッチングしてしまう場合が生じ、確実な素子分離が阻害される。
【０００４】
そこで、素子分離が削られることを防止するために、シリサイド層が形成された後の半導体基板上に層間絶縁膜や素子分離と異なる材料、たとえば窒化シリコン（Ｓｉ3Ｎ4）からなるライナー膜を形成し、その上に層間絶縁膜を形成している。
【０００５】
また、このライナー膜（Ｓｉ3Ｎ4）をゲート構造上に形成することで、該ゲート構造に応力を与え、デバイス特性の向上を図ることができる。このようなライナー膜（Ｓｉ3Ｎ4）は熱ＣＶＤ法により形成されるが、該ライナー膜（Ｓｉ3Ｎ4）を形成するためには最低でも６００℃程度の温度で熱処理が行われる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上記のシリサイド層としては一般にコバルトシリサイド（ＣｏＳｉ）が用いられているが、ＭＯＳトランジスタのさらなる微細化に対応するため、より電気抵抗の低い材料であるニッケルシリサイド（ＮｉＳｉ）の適用が検討されている。
【０００７】
しかしながら、上述したようにニッケルシリサイド（ＮｉＳｉ）は耐熱性が低いため、６００℃程度の温度で熱処理を行った場合には凝集して抵抗が上昇してしまい、低抵抗化が図れないという問題がある。
【０００８】
また、ライナー膜（Ｓｉ3Ｎ4）の形成について具体的に説明すると、シリコンウエハを６００℃〜７５０℃程度の温度のプロセスチャンバに設置し、該プロセスチャンバ内に反応性シリコン含有ガスと反応性窒素含有ガスとを同時に導入して気相中で反応させる。そして、その反応物であるＳｉ3Ｎ4をシリコンウエハに堆積させる。このとき、安全上の問題等から一般的に減圧下でその反応を行うため気相反応は温度依存性が大きく、低温では極端に反応が遅くなる。このため、工業的には６００℃以下の温度での気相反応によるＳｉ3Ｎ4の成膜は不可能であった。
【０００９】
したがって、コバルトシリサイド（ＣｏＳｉ）よりも電気抵抗の低いニッケルシリサイド（ＮｉＳｉ）を用いてデバイス動作速度の向上を図るとともに、ＭＯＳトランジスタのさらなる微細化を実現する半導体装置の製造方法は未だ確立されていないのが現状である。
【００１０】
本発明は、上記に鑑みてなされたものであって、デバイス特性の向上を図るとともにさらなる微細化に対応可能な半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、半導体基板の表層のゲート絶縁膜およびゲート電極の周辺領域に、チャネル領域を規定するように所定の間隔を隔てて一対のソース・ドレイン拡散層を形成するソース・ドレイン拡散層形成工程と、ゲート電極の表層および一対のソース・ドレイン拡散層の表層にシリサイド層を形成するシリサイド層形成工程と、シリサイド層の形成後に、半導体基板を減圧下において４５０℃以下の温度範囲で窒素含有ガス雰囲気中およびシリコン含有ガス雰囲気中に個別に暴露して半導体基板上にライナー膜を形成するライナー膜形成工程と、を含むことを特徴とする。
【発明の効果】
【００１２】
この発明によれば、減圧下において４５０℃以下の温度範囲で窒素含有ガス雰囲気中およびシリコン含有ガス雰囲気中に個別に暴露して半導体基板上にライナー膜を形成するため、シリサイド層に悪影響を与えることなく、ライナー膜を確実に形成することが可能である。したがって、この発明によれば、デバイス特性の向上を図るとともにさらなる微細化に対応可能な半導体装置を作製することができる、という効果を奏する。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明にかかる半導体装置の製造方法の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１４】
実施の形態１．
図１−１は、本発明の実施の形態１にかかる半導体装置（トランジスタ）の構成を示す断面図である。また、図１−２は、本実施の形態にかかる半導体装置のゲート構造を説明する断面図であり、図１−１におけるゲート構造周辺部を拡大して示す図である。
【００１５】
図１−１に示すように本実施の形態にかかる半導体装置においては、半導体基板１１の表層に、各素子を分離するための素子分離であるＳＴＩ素子分離１２と、該ＳＴＩ素子分離１２間の領域であってトランジスタ素子が形成される活性領域にチャネル領域１３を規定するように互いに距離を隔てて形成されたソース・ドレイン拡散層１４と、該ソース・ドレイン拡散層１４の表層部に互いに距離を隔てて形成されたシリサイド層１５と、を有している。ここで、シリサイド層１５は、ニッケルシリサイド（ＮｉＳｉ）からなる。
【００１６】
また、半導体基板１１上のソース・ドレイン拡散層１４上および該ソース・ドレイン拡散層１４に挟まれた領域上には、図１−２に示すように半導体基板１１側からたとえば酸化膜からなるゲート絶縁膜１６、ポリシリコン電極１７と、該ポリシリコン電極の表層がシリサイド化されたメタル電極１８（シリサイド層）とからなるゲート電極１９がこの順で積層された積層構造を有するゲート構造２１が形成されている。
【００１７】
また、ゲート構造２１の外側、すなわち側面には、２層からなるサイドウォールスペーサ２０ａ、２０ｂが形成されている。ここで、サイドウォールスペーサ２０ａは、たとえばシリコン酸化膜からなり、サイドウォールスペーサ２０ｂは、シリコン窒化膜からなる。そして、ＳＴＩ素子分離１２上、ソース・ドレイン拡散層１４上、シリサイド層１５上、サイドウォールスペーサ２０ａ、２０ｂ上およびゲート電極１９上には、これらを覆うようにシリコン窒化膜（Ｓｉ3Ｎ4）からなるライナー膜２２が形成されている。
【００１８】
また、半導体基板１１上にはゲート構造２１およびＳＴＩ素子分離１２を覆う層間絶縁膜２３が形成されている。そして、層間絶縁膜２３には、導電性材料からなり層間絶縁膜２３の上面からシリサイド層１５まで達してソース・ドレイン拡散層１４に導通するコンタクト２４が形成され、さらに該層間絶縁膜２３上にはコンタクト２４と導通する配線層２５が形成されている。
【００１９】
上記のような構成を有する本実施の形態にかかる半導体装置においては、上述したようにＳＴＩ素子分離１２上、ソース・ドレイン拡散層１４上、シリサイド層１５上、サイドウォールスペーサ２０ａ、２０ｂ上およびゲート電極１９上に、これらを覆うようにシリコン窒化膜（Ｓｉ3Ｎ4）からなるライナー膜２２が形成されている。そしてこのライナー膜２２は、所定の方向を向いた応力を有する。その結果、この半導体装置においては、該ライナー膜２２よりゲート構造に対して所定の方向の応力が与えられ、デバイス特性の向上が図られている。したがって、本実施の形態にかかる半導体装置においては、デバイス特性の良好な高品質の半導体装置が実現されている。
【００２０】
また、本実施の形態にかかる半導体装置においては、ゲート電極１９の表層およびソース・ドレイン拡散層１４の表層にシリサイド層１５およびメタル電極１８（シリサイド層）が形成されている。これにより、デバイス特性、すなわちデバイス動作速度の向上が図られている。さらに、本実施の形態にかかる半導体装置においては、シリサイド層１５として、より電気抵抗の低い材料であるニッケルシリサイド（ＮｉＳｉ）が用いられている。これにより、ＭＯＳトランジスタのさらなる微細化に対応が可能とされている。
【００２１】
したがって、本実施の形態にかかる半導体装置においては、電気抵抗の低抵抗化およびゲート構造に対する応力の印加によりデバイス特性の向上を図るとともにさらなる微細化に対応可能な半導体装置が実現されている。
【００２２】
つぎに、図１−１および図１−２に示す本実施の形態にかかる半導体装置の製造方法について図面を参照しながら説明する。図２は本実施の形態にかかる半導体装置の製造方法を説明するためのフローチャートである。図２に示すように、本実施の形態にかかる半導体装置の製造方法は、素子分離形成工程（Ｓ１０１）と、ゲート絶縁膜形成工程（Ｓ１０２）と、ゲート電極形成工程（Ｓ１０３）と、ソース・ドレイン拡散層形成工程（Ｓ１０４）と、シリサイド層形成工程（Ｓ１０５）と、ライナー膜形成工程（Ｓ１０６）と、層間絶縁膜形成工程（Ｓ１０７）と、コンタクト・配線層形成工程（Ｓ１０８）と、を含むものである。以下、図３−１〜図３−７を参照しながら、本実施の形態にかかる半導体装置の製造方法について説明する。図３−１〜図３−７は、本実施の形態にかかる半導体装置の製造工程を説明する断面図である。
【００２３】
（素子分離形成工程）
本実施の形態にかかる半導体装置を作製するには、まず、半導体基板１１を準備し、ＳＴＩ（shallow trench isolation）工程により、各半導体素子を分離するための素子分離であるＳＴＩ素子分離１２を図３−１に示すように半導体基板１１上に選択的に形成する。
【００２４】
（ゲート絶縁膜形成工程、ゲート電極形成工程）
つぎに、従来公知の方法により半導体基板１１上にたとえば酸化膜からなるゲート絶縁膜１６とポリシリコンからなるポリシリコン電極１７とを形成する。そして、従来公知の方法により図３−２に示すようにサイドウォールスペーサ２０ａ、２０ｂを形成する。
【００２５】
（ソース・ドレイン拡散層形成工程、シリサイド層形成工程）
つぎに、図３−３に示すようにチャネル領域１３を規定するように所定の間隔を隔てて一対のソース・ドレイン拡散層１４を従来公知の方法により形成し、さらにシリサイド層１５とメタル電極１８とを形成する。これにより、図３−３に示すようにポリシリコン電極１７と、該ポリシリコン電極の表層がシリサイド化されたメタル電極１８（シリサイド層）とからなるゲート電極１９とがこの順で積層された積層構造を有するゲート構造２１が形成される。ここで、本実施の形態においては、シリサイド層１５として、より電気抵抗の低い材料であるニッケルシリサイド（ＮｉＳｉ）を形成する。これにより、トランジスタのさらなる微細化を図ることができる。
【００２６】
（ライナー膜形成工程）
つぎに、図３−４に示すようにＳＴＩ素子分離１２、ソース・ドレイン拡散層１４、シリサイド層１５、サイドウォールスペーサ２０およびゲート電極１９上に、これらを覆うようにシリコン窒化膜（Ｓｉ3Ｎ4）からなり所定の方向に応力を有するライナー膜２２を形成する。このライナー膜２２を形成することにより、該ライナー膜２２からゲート構造に対して所定の方向の応力が与えることができ、デバイス特性の向上を図ることができる。したがって、本実施の形態にかかる半導体装置においては、デバイス特性の良好な高品質の半導体装置を作製することができる。
【００２７】
ここで、本実施の形態におけるライナー膜２２の形成方法について図４および図５を参照して説明する。図４は、本実施の形態におけるライナー膜２２の製造工程を説明するためのフローチャートである。また、図５は、本実施の形態におけるライナー膜２２の製造工程におけるサイクルを説明するための図である。
【００２８】
本実施の形態におけるライナー膜２２の形成方法は、図４に示すように反応性窒素含有ガス暴露工程（Ｓ２０１）と、反応性シリコン含有ガス暴露工程（Ｓ２０２）と、を有する。反応性窒素含有ガス暴露工程は、上記の図３−３に示すようにシリサイド層１５を形成した半導体基板１１を減圧下において４５０℃以下の温度範囲で反応性窒素含有ガス雰囲気中に所定の時間だけ暴露する工程である。反応性シリコン含有ガス暴露工程は、反応性窒素含有ガス雰囲気中に暴露した半導体基板１１を減圧下において４５０℃以下の温度範囲で反応性シリコン含有ガス雰囲気中に所定の時間だけ暴露する工程である。
【００２９】
そして、これらの反応性窒素含有ガス暴露工程（Ｓ２０１）と、反応性シリコン含有ガス暴露工程（Ｓ２０２）と、を１サイクルとして、該サイクルを１サイクル以上繰り返す。なお、反応性窒素含有ガスとは、４５０℃以下の温度範囲で反応する窒素を含有するガスである。また、反応性シリコン含有ガスとは、４５０℃以下の温度範囲で反応するシリコンを含有するガスである。
【００３０】
具体的に説明すると、まず、反応性窒素含有ガス暴露工程においては、図５に示すように反応槽として用いるチャンバに接続した反応性窒素含有ガスバルブを開き、反応性窒素含有ガスのみをチャンバ内に導入して所定の圧力に減圧する。反応性窒素含有ガスとしては、たとえばアンモニア（ＮＨ3）ガスを用いることができる。そして、チャンバ内を３００℃〜４５０℃の温度範囲に加熱し、上記の図３−３に示すようにシリサイド層１５を形成した半導体基板１１を該チャンバ内に配置して所定の時間だけ該半導体基板１１を反応性窒素含有ガス雰囲気中に暴露する。
【００３１】
これにより反応性窒素含有ガスが、加熱された半導体基板１１のシリコンと直接反応することができる。この場合の反応は気相反応ではないため、温度依存性が小さく、４５０℃以下の低温でも十分に反応可能である。上記のように反応性窒素含有ガスとしてアンモニア（ＮＨ3）ガスを用いることにより、半導体基板１１のシリコンと反応性窒素含有ガスとを確実に反応させることができる。
【００３２】
つぎに、反応性シリコン含有ガス暴露工程に移行する。反応性シリコン含有ガス暴露工程においては、まず、チャンバ内の反応性窒素含有ガスを排出し、図５に示すように反応槽として用いるチャンバに接続した反応性シリコン含有ガスバルブを開き、該チャンバ内に反応性シリコン含有ガスを導入し、所定の圧力に減圧する。反応性シリコン含有ガスとしては、たとえばジクロルシラン（ＳｉＣｌ2Ｈ2）ガスを用いることができる。そして、チャンバ内を３００℃〜４５０℃の温度範囲に加熱し、所定の時間だけ該半導体基板１１を反応性シリコン含有ガス雰囲気中に暴露する。
【００３３】
これにより反応性シリコン含有ガスが、半導体基板１１上の反応性窒素含有ガスと直接反応することができる。この場合の反応も気相反応ではないため、温度依存性が小さく、４５０℃以下の低温でも十分に反応可能である。上記のように反応性シリコン含有ガスとしてジクロルシラン（ＳｉＣｌ2Ｈ2）ガスを用いることにより、反応性窒素含有ガスと反応性シリコン含有ガスとを確実に反応させることができる。
【００３４】
この後、反応性シリコン含有ガスをチャンバから排出することにより、１サイクルが終了する。そして、このサイクルを複数回だけ繰り返すことにより所望の膜厚のシリコン窒化膜（Ｓｉ3Ｎ4）を形成することができる。なお、２サイクル目以降の反応性窒素含有ガス暴露工程においては、先のサイクルで反応性シリコン含有ガスをチャンバから排出した後、チャンバに接続した反応性窒素含有ガスバルブを開き、該チャンバ内に反応性窒素含有ガスを導入し、所定の圧力に減圧する。そして、チャンバ内を３００℃〜４５０℃の温度範囲に加熱し、所定の時間だけ該半導体基板１１を反応性窒素含有ガス雰囲気中に暴露する。
【００３５】
上記の１サイクルにより、半導体基板１１上に１層のシリコン窒化膜（Ｓｉ3Ｎ4）が形成される。１サイクルは、たとえば３０秒〜６０秒とされ、この１サイクルにより０．２ｎｍ〜０．３ｎｍ程度の膜厚のシリコン窒化膜（Ｓｉ3Ｎ4）が形成される。したがって、たとえば５０ｎｍの膜厚のシリコン窒化膜（Ｓｉ3Ｎ4）は、１時間２３分〜２時間４７分程度の時間で形成することが可能であり、工業的に十分な生産性を確保することができる。
【００３６】
上述したように、上記の反応性窒素含有ガス暴露工程（Ｓ２０１）と反応性シリコン含有ガス暴露工程（Ｓ２０２）とは、４５０℃以下の温度範囲で行う。シリサイド層１５およびメタル電極１８（シリサイド層）であるニッケルシリサイド（ＮｉＳｉ）は耐熱性が低い。このため、４５０℃よりも高い温度でライナー膜２２の形成を行った場合には、ニッケルシリサイド（ＮｉＳｉ）が凝集して抵抗が上昇してしまい、低抵抗化が図れず、シリサイド層としてニッケルシリサイド（ＮｉＳｉ）を用いる効果を得ることができないからである。したがって、上記のように４５０℃以下の温度範囲でライナー膜２２の形成を行うことにより、シリサイド層であるニッケルシリサイド（ＮｉＳｉ）に悪影響を与えることなく、ニッケルシリサイド（ＮｉＳｉ）が低電気抵抗値を示す状態を保持したままライナー膜２２を形成することができる。
【００３７】
なお、上記においては、チャンバ内の温度（半導体基板の加熱温度）を３００℃〜４５０℃の温度としているが、これは上記のガスの組み合わせにおいて良好な反応が得られる好ましい温度範囲である。したがって、チャンバ内の温度（半導体基板の加熱温度）はこれに限定されるものではなく、本発明においては、チャンバ内の温度（半導体基板の加熱温度）を４５０℃以下の温度とすることが重要である。
【００３８】
また、上述したように、上記の反応性窒素含有ガス暴露工程（Ｓ２０１）と反応性シリコン含有ガス暴露工程（Ｓ２０２）とは、減圧下で行う。常温では反応性窒素含有ガスと反応性シリコン含有ガスとの反応が生じないためである。なお、減圧する際の圧力は、チャンバ内の温度（半導体基板の加熱温度）、１サイクルの時間、形成するシリコン窒化膜（Ｓｉ3Ｎ4）の膜厚などの諸条件により適宜設定可能である。
【００３９】
また、半導体基板１１を反応性窒素含有ガス雰囲気中に暴露する暴露時間と、半導体基板１１を反応性窒シリコン含有ガス雰囲気中に暴露する暴露時間と、の比率は特に限定されるものではなく、各ガスの流量、圧力などの諸条件により適宜設定可能である。
【００４０】
（層間絶縁膜形成工程、コンタクト・配線層形成工程）
その後、図３−５に示すように層間絶縁膜２３として酸化膜を堆積し、該層間絶縁膜２３のみをエッチングして図３−６に示すように該層間絶縁膜２３の表面からライナー膜２２まで達するコンタクトホール２４ａを形成する。さらに、ライナー膜２２であるシリコン窒化膜（Ｓｉ3Ｎ4）のみをエッチングすることにより、図３−７に示すように層間絶縁膜２３の表面からシリサイド層１５まで達するコンタクトホール２４ｂを形成する。
【００４１】
このように、層間絶縁膜２３のみをエッチングした後、ライナー膜２２であるシリコン窒化膜（Ｓｉ3Ｎ4）のみをエッチングすることにより、コンタクトホール形成の際の位置ずれが生じた場合においても素子分離１２がエッチングされることが防止される。したがって、素子分離１２はその機能を確実に発揮することができる。
【００４２】
そして、少なくとも導電材料を含む材料により該コンタクトホール２４ｂを埋め込んで、シリサイド層１５（ソース・ドレイン拡散層１４）に導通するコンタクト２４を形成する。さらに、層間絶縁膜２３上にコンタクト２４と導通する配線層２５を形成することにより、図１−１に示す本実施の形態にかかる半導体装置を作製することができる。
【００４３】
上述したように、本実施の形態にかかる半導体装置の製造方法においては、反応性窒素含有ガス暴露工程（Ｓ２０１）と反応性シリコン含有ガス暴露工程（Ｓ２０２）とを１サイクルとして、このサイクルを繰り返すことによりシリコン窒化膜（Ｓｉ3Ｎ4）からなるライナー膜２２を形成する。そしてこれらの工程は４５０℃以下の温度範囲で行われるため、シリサイド層であるニッケルシリサイド（ＮｉＳｉ）に悪影響を与えることなく、ニッケルシリサイド（ＮｉＳｉ）が低電気抵抗値を示す状態を保持したままライナー膜２２を形成することができる。したがって、本実施の形態にかかる半導体装置の製造方法においては、デバイス特性の向上を図るとともにさらなる微細化に対応可能な半導体装置を作製することができる。
【００４４】
実施の形態２．
実施の形態２では、図１−１および図１−２に示した半導体装置の他の製造方法について説明する。本実施の形態にかかる半導体装置の製造方法が、上述した実施の形態１における半導体装置の製造方法と異なる点は、シリコン窒化膜（Ｓｉ3Ｎ4）からなるライナー膜２２の形成工程であるため、ここでは、ライナー膜２２の形成工程について説明し、他の工程については省略する。
【００４５】
ここで、本実施の形態におけるライナー膜２２の形成方法について図６および図７を参照して説明する。図６は、本実施の形態におけるライナー膜２２の製造工程を説明するためのフローチャートである。また、図７は、本実施の形態におけるライナー膜２２の製造工程におけるサイクルを説明するための図である。
【００４６】
本実施の形態におけるライナー膜２２の形成方法は、図６に示すように反応性シリコン含有ガス暴露工程（Ｓ３０１）と、反応性窒素含有ガス暴露工程（Ｓ３０２）と、を有する。反応性シリコン含有ガス暴露工程は、上記の図３−３に示すようにシリサイド層１５を形成した半導体基板１１を減圧下において４５０℃以下の温度範囲で反応性シリコン含有ガス雰囲気中に所定の時間だけ暴露する工程である。反応性窒素含有ガス暴露工程は、反応性シリコン含有ガス雰囲気中に暴露した半導体基板を減圧下において４５０℃以下の温度範囲で反応性窒素含有ガス雰囲気中に所定の時間だけ暴露する工程である。
【００４７】
そして、これらの反応性シリコン含有ガス暴露工程（Ｓ３０１）と、反応性窒素含有ガス暴露工程（Ｓ３０２）と、を１サイクルとして、該サイクルを１サイクル以上繰り返す。なお、反応性シリコン含有ガスとは、実施の形態１の場合と同様に４５０℃以下の温度範囲で反応するシリコンを含有するガスである。また、反応性窒素含有ガスとは、実施の形態１の場合と同様に４５０℃以下の温度範囲で反応する窒素を含有するガスである。
【００４８】
つぎに、具体的に説明する。まず、反応性シリコン含有ガス暴露工程においては、図６に示すように反応槽として用いるチャンバに接続した反応性シリコン含有ガスバルブを開き、反応性シリコン含有ガスのみをチャンバ内に導入して所定の圧力に減圧する。反応性シリコン含有ガスとしては、たとえばジクロルシラン（ＳｉＣｌ2Ｈ2）ガスを用いることができる。そして、チャンバ内を３００℃〜４５０℃の温度範囲に加熱し、上記の図３−３に示すようにシリサイド層１５を形成した半導体基板１１を該チャンバ内に配置して所定の時間だけ該半導体基板１１を反応性シリコン含有ガス雰囲気中に暴露する。
【００４９】
これにより反応性シリコン含有ガスが、加熱された半導体基板１１上に堆積し、Ｓｉ3Ｎ4膜を形成する下地部分にＳｉ3Ｎ4が既に形成されている場合においても、後の工程での反応性シリコン含有ガスと反応性窒素含有ガスとが反応し易くなる。
【００５０】
つぎに、反応性窒素含有ガス暴露工程に移行する。反応性窒素含有ガス暴露工程においては、まず、チャンバ内の反応性シリコン含有ガスを排出し、図５に示すように反応槽として用いるチャンバに接続した反応性窒素含有ガスバルブを開き、該チャンバ内に反応性窒素含有ガスを導入し、所定の圧力に減圧する。反応性窒素含有ガスとしては、たとえばアンモニア（ＮＨ3）ガスを用いることができる。そして、チャンバ内を３００℃〜４５０℃の温度範囲に加熱し、所定の時間だけ該半導体基板１１を反応性窒素含有ガス雰囲気中に暴露する。
【００５１】
これにより反応性窒素含有ガスが、半導体基板１１上の反応性シリコン含有ガスと直接反応することができる。この場合の反応は気相反応ではないため、温度依存性が小さく、４５０℃以下の低温でも十分に反応可能である。上記のように反応性窒素含有ガスとしてアンモニア（ＮＨ3）ガスを用いることにより、反応性シリコン含有ガスと反応性窒素含有ガスとを確実に反応させることができる。
【００５２】
この後、反応性窒素含有ガスをチャンバから排出することにより、１サイクルが終了する。そして、このサイクルを複数回だけ繰り返すことにより所望の膜厚のシリコン窒化膜（Ｓｉ3Ｎ4）を形成することができる。なお、２サイクル目以降の反応性シリコン含有ガス暴露工程においては、先のサイクルで反応性窒素含有ガスをチャンバから排出した後、チャンバに接続した反応性シリコン含有ガスバルブを開き、該チャンバ内に反応性シリコン含有ガスを導入し、所定の圧力に減圧する。そして、チャンバ内を３００℃〜４５０℃の温度範囲に加熱し、所定の時間だけ該半導体基板１１を反応性シリコン含有ガス雰囲気中に暴露する。
【００５３】
上記の１サイクルにより、半導体基板１１上に１層のシリコン窒化膜（Ｓｉ3Ｎ4）が形成される。１サイクルは、たとえば３０秒〜６０秒とされ、この１サイクルにより０．２ｎｍ〜０．３ｎｍ程度の膜厚のシリコン窒化膜（Ｓｉ3Ｎ4）が形成される。したがって、たとえば５０ｎｍの膜厚のシリコン窒化膜（Ｓｉ3Ｎ4）は、１時間２３分〜２時間４７分程度の時間で形成することが可能であり、工業的に十分な生産性を確保することができる。
【００５４】
上述したように、上記の反応性シリコン含有ガス暴露工程（Ｓ３０１）と反応性窒素含有ガス暴露工程（Ｓ３０２）とは、４５０℃以下の温度範囲で行う。シリサイド層１５およびメタル電極１８（シリサイド層）であるニッケルシリサイド（ＮｉＳｉ）は耐熱性が低い。このため、４５０℃よりも高い温度でライナー膜２２の形成を行った場合には、ニッケルシリサイド（ＮｉＳｉ）が凝集して抵抗が上昇してしまい、低抵抗化が図れず、シリサイド層としてニッケルシリサイド（ＮｉＳｉ）を用いる効果を得ることができないからである。したがって、上記のように４５０℃以下の温度範囲でライナー膜２２の形成を行うことにより、シリサイド層であるニッケルシリサイド（ＮｉＳｉ）に悪影響を与えることなく、ニッケルシリサイド（ＮｉＳｉ）が低電気抵抗値を示す状態を保持したままライナー膜２２を形成することができる。
【００５５】
なお、上記においては、チャンバ内の温度（半導体基板の加熱温度）を３００℃〜４５０℃の温度としているが、これも実施の形態１の場合と同様に上記のガスの組み合わせにおいて良好な反応が得られる好ましい温度範囲である。したがって、チャンバ内の温度（半導体基板の加熱温度）はこれに限定されるものではなく、本発明においては、チャンバ内の温度（半導体基板の加熱温度）を４５０℃以下の温度とすることが重要である。
【００５６】
また、上述したように、反応性シリコン含有ガス暴露工程（Ｓ３０１）と上記の反応性窒素含有ガス暴露工程（Ｓ３０２）とは、実施の形態１の場合と同様に減圧下で行う。本実施の形態においても、常温では反応性シリコン含有ガスと反応性窒素含有ガスとの反応が生じないためである。なお、減圧する際の圧力は、チャンバ内の温度（半導体基板の加熱温度）、１サイクルの時間、形成するシリコン窒化膜（Ｓｉ3Ｎ4）の膜厚などの諸条件により適宜設定可能である。
【００５７】
また、半導体基板１１を反応性窒シリコン含有ガス雰囲気中に暴露する暴露時間と、半導体基板１１を反応性窒素含有ガス雰囲気中に暴露する暴露時間と、の比率は、実施の形態１の場合と同様に特に限定されるものではなく、各ガスの流量、圧力などの諸条件により適宜設定可能である。
【００５８】
上述したように、本実施の形態にかかる半導体装置の製造方法においては、反応性シリコン含有ガス暴露工程（Ｓ３０１）と反応性窒素含有ガス暴露工程（Ｓ３０２）とを１サイクルとして、このサイクルを繰り返すことによりシリコン窒化膜（Ｓｉ3Ｎ4）からなるライナー膜２２を形成する。そしてこれらの工程は４５０℃以下の温度範囲で行われるため、実施の形態１の場合と同様にシリサイド層であるニッケルシリサイド（ＮｉＳｉ）に悪影響を与えることなく、ニッケルシリサイド（ＮｉＳｉ）が低電気抵抗値を示す状態を保持したままライナー膜２２を形成することができる。したがって、本実施の形態にかかる半導体装置の製造方法においても、実施の形態１の場合と同様にデバイス特性の向上を図るとともにさらなる微細化に対応可能な半導体装置を作製することができる。
【００５９】
実施の形態３．
実施の形態３では、図１−１および図１−２に示した半導体装置の他の製造方法について説明する。本実施の形態にかかる半導体装置の製造方法が、上述した実施の形態１における半導体装置の製造方法と異なる点は、シリコン窒化膜（Ｓｉ3Ｎ4）からなるライナー膜２２の形成工程であるため、ここでは、ライナー膜２２の形成工程について説明し、他の工程については省略する。
【００６０】
本実施の形態においては、ライナー膜形成工程において、反応性窒素含有ガスとしてアンモニア（ＮＨ3）ガスの代わりにプラズマで励起したアンモニア（ＮＨ3）ガスを用いる。
【００６１】
具体的に説明すると、まず、反応性窒素含有ガス暴露工程において、図５に示すように反応槽として用いるチャンバに接続した反応性窒素含有ガスバルブを開き、反応性窒素含有ガスのみをチャンバ内に導入して所定の圧力に減圧する。ここで、反応性窒素含有ガスとして、プラズマで励起したアンモニア（ＮＨ3）ガスを導入する。そして、チャンバ内を３００℃〜４５０℃の温度範囲に加熱し、上記の図３−３に示すようにシリサイド層１５を形成した半導体基板１１を該チャンバ内に配置して所定の時間だけ該半導体基板１１を反応性窒素含有ガス雰囲気中に暴露する。
【００６２】
これにより反応性窒素含有ガスが、加熱された半導体基板１１のシリコンと直接反応することができる。この場合の反応は気相反応ではないため、温度依存性が小さく、４５０℃以下の低温でも十分に反応可能である。上記のように反応性窒素含有ガスとしてプラズマで励起したアンモニア（ＮＨ3）ガスを用いることにより、半導体基板１１のシリコンと反応性窒素含有ガスとをより確実に反応させることができる。すなわち、反応性窒素含有ガスとしてプラズマで励起したアンモニア（ＮＨ3）ガスを用いることにより、反応性が向上するため、反応速度を同じ条件とした場合には、より低温で反応させることができる。また、チャンバ内の温度（半導体基板の加熱温度）を同じ条件とした場合には、より早い反応速度で反応させることができる。
【００６３】
つぎに、反応性シリコン含有ガス暴露工程に移行する。反応性シリコン含有ガス暴露工程においては、まず、チャンバ内の反応性窒素含有ガスを排出し、図５に示すように反応槽として用いるチャンバに接続した反応性シリコン含有ガスバルブを開き、該チャンバ内に反応性シリコン含有ガスを導入し、所定の圧力に減圧する。反応性シリコン含有ガスとしては、たとえばジクロルシラン（ＳｉＣｌ2Ｈ2）ガスを用いることができる。そして、チャンバ内を３００℃〜４５０℃の温度範囲に加熱し、所定の時間だけ該半導体基板１１を反応性シリコン含有ガス雰囲気中に暴露する。
【００６４】
これにより反応性シリコン含有ガスが、半導体基板１１上の反応性窒素含有ガスと直接反応することができる。この場合の反応も気相反応ではないため、温度依存性が小さく、４５０℃以下の低温でも十分に反応可能である。上記のように反応性シリコン含有ガスとしてジクロルシラン（ＳｉＣｌ2Ｈ2）ガスを用いることにより、反応性窒素含有ガスと反応性シリコン含有ガスとを確実に反応させることができる。
【００６５】
この後、反応性シリコン含有ガスをチャンバから排出することにより、１サイクルが終了する。そして、このサイクルを複数回だけ繰り返すことにより所望の膜厚のシリコン窒化膜（Ｓｉ3Ｎ4）を形成することができる。なお、２サイクル目以降の反応性窒素含有ガス暴露工程においては、先のサイクルで反応性シリコン含有ガスをチャンバから排出した後、チャンバに接続した反応性窒素含有ガスバルブを開き、該チャンバ内に反応性窒素含有ガスを導入し、所定の圧力に減圧する。そして、チャンバ内を３００℃〜４５０℃の温度範囲に加熱し、所定の時間だけ該半導体基板１１を反応性窒素含有ガス雰囲気中に暴露する。
【産業上の利用可能性】
【００６６】
以上のように、本発明にかかる半導体装置の製造方法は、電気抵抗の低抵抗化によりデバイス動作速度の向上を図るとともにさらなる微細化に対応可能な半導体装置の製造に有用であり、特に、シリサイド層として、より電気抵抗の低い材料であるニッケルシリサイド（ＮｉＳｉ）を適用した半導体装置の製造に適している。
【図面の簡単な説明】
【００６７】
【図１−１】本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。
【図１−２】実施の形態１にかかる半導体装置のゲート構造を説明する断面図であり、図１−１におけるゲート構造周辺部を拡大して示す図である。
【図２】実施の形態１にかかる半導体装置の製造方法を説明するためのフローチャートである。
【図３−１】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図３−２】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図３−３】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図３−４】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図３−５】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図３−６】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図３−７】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図４】実施の形態１におけるライナー膜の製造工程を説明するためのフローチャートである。
【図５】実施の形態１におけるライナー膜の製造工程におけるサイクルを説明するための図である。
【図６】実施の形態２におけるライナー膜の製造工程を説明するためのフローチャートである。
【図７】実施の形態２におけるライナー膜の製造工程におけるサイクルを説明するための図である。
【符号の説明】
【００６８】
１１  半導体基板
１２  素子分離
１３  チャネル領域
１４  ソース・ドレイン拡散層
１５  シリサイド層
１６  ゲート絶縁膜
１７  ポリシリコン電極
１８  メタル電極
１９  ゲート電極
２０ａ  サイドウォールスペーサ
２０ｂ  サイドウォールスペーサ
２１  ゲート構造
２２  ライナー膜
２３  層間絶縁膜
２４  コンタクト
２４ａ  コンタクトホール
２４ｂ  コンタクトホール
２５  配線層
【図１−１】
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【図１−２】
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【図２】
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【図３−１】
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【図３−２】
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【図３−３】
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【図３−４】
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【図３−５】
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【図３−６】
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【図３−７】
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【図４】
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【図５】
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【図６】
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【図７】
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