(57)【要約】【課題】１回に１つのバンクでのみ用いられるグローバル信号に対し、バンクアドレスを利用してグローバル信号が伝送される距離に応じてバンク別にグローバル信号駆動部の駆動能力を異なるように制御することにより、バンク別スキューを低減させ、グローバル信号を駆動するのに消費される電流を低減すること。【解決手段】本発明のグローバル信号駆動装置は、バンクアドレスをデコーディングし、 グローバル信号が複数のバンクに伝達される距離に応じて互いに異なるように設定された複数の駆動制御信号を出力する駆動制御部と、前記複数の駆動制御信号の選択的にアクティブされた状態に応じて前記グローバル信号が、前記複数のバンクに伝達される距離に対応し、前記グローバル信号の駆動サイズを、互いに異なる値で制御し、前記複数のバンクに出力する駆動部とを備える。【選択図】図４
2007095262.tif 000002
【特許請求の範囲】
【請求項１】
バンクアドレスをデコーディングし、 グローバル信号が複数のバンクに伝達される距離に応じて互いに異なるように設定された複数の駆動制御信号を出力する駆動制御部と、
前記複数の駆動制御信号の選択的にアクティブされた状態に応じて前記グローバル信号が、前記複数のバンクに伝達される距離に対応し、前記グローバル信号の駆動サイズを、互いに異なる値で制御し、前記複数のバンクに出力する駆動部と
を備えたことを特徴とするグローバル信号駆動装置。
【請求項２】
前記グローバル信号が、データ、アドレス及び命令信号のうち、いずれかを備えたことを特徴とする請求項１に記載のグローバル信号駆動装置。
【請求項３】
前記駆動部が、前記複数のバンクに前記グローバル信号が伝達される距離が近接するほど、第１駆動サイズで前記グローバル信号を駆動し、前記複数のバンクに前記グローバル信号が伝達される距離が遠いほど前記第１駆動サイズより大きな第２駆動サイズで前記グローバル信号を駆動することを特徴とする請求項１に記載のグローバル信号駆動装置。
【請求項４】
前記駆動制御部が、
前記バンクアドレスを反転する反転手段と、
該反転手段の出力及び前記バンクアドレスをＮＡＮＤ演算し、複数のバンク選択信号を出力する複数の第１ＮＡＮＤゲートと、
前記複数のバンク選択信号をＮＡＮＤ演算し、前記複数の駆動制御信号を出力する複数の第２ＮＡＮＤゲートと
を備えたことを特徴とする請求項１に記載のグローバル信号駆動装置。
【請求項５】
前記駆動部が、
前記グローバル信号を反転するインバータと、
前記複数の駆動制御信号のアクティブな状態によって選択的にターンオンされ、前記インバータの出力を選択的に出力する複数の伝送ゲートと、
該複数の伝送ゲートの出力によって、前記グローバル信号が互いに異なる電圧値として出力される電圧供給手段と
を備えたことを特徴とする請求項１に記載のグローバル信号駆動装置。
【請求項６】
前記電圧供給手段が、
電源電圧端に直列接続され、それぞれのゲート端子が、前記複数の伝送ゲートの出力端に選択的に接続された複数のＰＭＯＳトランジスタと、
接地電圧端に直列接続され、それぞれのゲート端子が、前記複数の伝送ゲートの出力端に選択的に接続された複数のＮＭＯＳトランジスタと
を備えたことを特徴とする請求項５に記載のグローバル信号駆動装置。
【請求項７】
前記複数の伝送ゲートが、前記複数のＰＭＯＳトランジスタと同じ個数を有することを特徴とする請求項６に記載のグローバル信号駆動装置。
【請求項８】
前記複数の伝送ゲートが、前記複数のＮＭＯＳトランジスタと同じ個数を有することを特徴とする請求項６に記載のグローバル信号駆動装置。
【請求項９】
前記複数のＰＭＯＳトランジスタと前記複数のＮＭＯＳトランジスタが、ゲート端子がそれぞれ対応して接続されることを特徴とする請求項６に記載のグローバル信号駆動装置。
【請求項１０】
前記複数の伝送ゲートが、
前記複数のＰＭＯＳトランジスタのゲート端子と、その出力端子とが、それぞれ接続された第１伝送ゲートと、
前記複数のＰＭＯＳトランジスタゲート端子と、その出力端子とが接続され、前記第１伝送ゲートより少ない個数のＰＭＯＳトランジスタと接続された第２伝送ゲートと、
前記複数のＰＭＯＳトランジスタゲート端子と、その出力端子とが接続され、前記第２伝送ゲートより少ない個数のＰＭＯＳトランジスタと接続された第３伝送ゲートと、
前記複数のＰＭＯＳトランジスタのゲート端子のうちのいずれかと、その出力端子が接続された第４伝送ゲートと
を備えたことを特徴とする請求項５または６に記載のグローバル信号駆動装置。
【請求項１１】
前記複数の伝送ゲートが、
前記複数のＮＭＯＳトランジスタのゲート端子とその出力端子とが、それぞれ接続された第４伝送ゲートと、
前記複数のＮＭＯＳトランジスタゲート端子とその出力端子とが接続され、前記第４伝送ゲートより少ない個数のＮＭＯＳトランジスタと接続された第５伝送ゲートと、
前記複数のＮＭＯＳトランジスタゲート端子とその出力端子とが接続され、前記第５伝送ゲートより少ない個数のＮＭＯＳトランジスタと接続された第６伝送ゲートと、
前記複数のＮＭＯＳトランジスタゲート端子のうちのいずれかと、その出力端子とが接続された第７伝送ゲートと
を備えたことを特徴とする請求項５または６に記載のグローバル信号駆動装置。
【請求項１２】
前記電圧供給手段が、
第１駆動制御信号がアクティブになる場合、前記複数のＰＭＯＳトランジスタと前記複数のＮＭＯＳトランジスタとが全てアクティブになり、第２駆動制御信号がアクティブになる場合、前記複数のＰＭＯＳトランジスタと前記複数のＮＭＯＳトランジスタとのうち、いずれかのＰＭＯＳトランジスタといずれかのＮＭＯＳトランジスタとがアクティブになることを特徴とする請求項５または６に記載のグローバル信号駆動装置。
【請求項１３】
前記複数のＰＭＯＳトランジスタと前記複数のＮＭＯＳトランジスタとが、互いに異なるサイズを有することを特徴とする請求項６に記載のグローバル信号駆動装置。
【請求項１４】
複数のバンクと、
バンクアドレスをデコーディングし、前記複数のバンクのうち、少なくともいずれかを選択する選択部と、
前記バンクに伝達されるドライビング信号を、前記選択部によって選択されたバンクに対応する駆動能力を有するように生成するドライバーと
を備えたことを特徴とする半導体メモリ装置。
【請求項１５】
バンクアドレスをデコーディングし、複数のバンクのうち、いずれかを選択するステップと、
前記バンクに伝達されるドライビング信号を生成するステップと、
前記生成されたドライビング信号を前記選択されたバンクに対応するように駆動能力を備えるように調節して出力するステップと
を含むことを特徴とする半導体メモリ装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、バンクアドレスを利用し、バンク毎にグローバル信号駆動部の駆動能力が異なるように制御することにより、グローバル信号のバンク別スキュー（Ｓｋｅｗ）を低減させる技術に関する。
【背景技術】
【０００２】
半導体メモリ、特にＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の動作周波数が高まり、記憶容量が増加することにより、全体的なチップのサイズが大きくなった。従って、グローバル信号のバンク別スキューによって、信号間のマージン確保が難しくなり、このため、チップ全体の性能を制限する等の問題が生じる。
【０００３】
図１は、従来のグローバル信号駆動装置に関する構成図である。
【０００４】
従来のグローバル信号駆動装置は、入力バッファ１０、データ制御部２０、アドレス／命令制御部３０、駆動部４０及びバンク５０を備えている。
【０００５】
ここで、入力バッファ１０は、入力されるデータＤＡＴＡ、命令信号ＣＭＤ及びアドレスＡＤＤをそれぞれバッファリングして出力する。データ制御部２０は、入力バッファ１０を介してバッファリングされたデータを制御して出力する。アドレス／命令制御部３０は、入力バッファ１０を介してバッファリングされたアドレスと命令信号とを制御して出力する。
【０００６】
そして、駆動部４０は、データ制御部２０から印加されたデータとアドレス／命令制御部３０から印加されたアドレスと命令信号とをそれぞれ駆動し、データＤと、命令信号Ｃ及びバンク制御信号ＢＣを出力する。ここで、駆動部４０から出力される全てのデータＤと、命令信号Ｃ及びバンク制御信号ＢＣをグローバル信号と称する。バンク５０は、駆動部４０から印加されたデータＤと、命令信号Ｃ及びバンク制御信号ＢＣによって、その動作が制御される。
【特許文献１】特開２００１−０２３３７３
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、このような構成を有する従来のグローバル信号駆動装置は、各バンク５０間の間隔から最も遠い所を基準として駆動部４０のサイズを決定する。これにより、全ての場合において、同じサイズを有する駆動部４０を用いることになる。
【０００８】
例えば、図２の構成図に示すように、駆動部４１は、８バンク製品において、バンク０，１の近隣に位置し、グローバル信号ＧＳ１を駆動する。そして、駆動部４２は、バンク６，７の近隣に位置し、グローバル信号ＧＳ２を駆動する。この時、グローバル信号ＧＳ１では、バンク０，１に到達する時間が、バンク６，７に到達する時間より短い。それに対して、グローバル信号ＧＳ２では、バンク６，７に到達する時間が、バンク０，１に到達する時間より短い。
【０００９】
万一、グローバル信号ＧＳ１がハイレベルとなっている期間で、グローバル信号ＧＳ２がハイレベルになるべきであると仮定すると、各バンクにおいて２つのグローバル信号ＧＳ１，ＧＳ２のスキューは、反対方向に作用するようになる。これにより、グローバル信号ＧＳ１，ＧＳ２間のマージン確保は、難しくなる。従って、図３に示すように、実際、スキューがシミュレーションの予測より大きくなると、バンク０でグローバル信号ＧＳ２が、グローバル信号ＧＳ１のハイレベル期間から外れ、フェイルが発生するという問題がある。
【００１０】
また、近くのバンクで用いられるグローバル信号ＧＳ１，ＧＳ２を駆動する場合にも、最も遠い所にあるバンクの駆動サイズと同じサイズの駆動部を、そのまま用いることになり、電流消費が大きいという問題がある。
【００１１】
本発明は、上記のような問題を解決するためになされたものであって、その目的は、１回に１つのバンクでのみ用いられるグローバル信号に対し、バンクアドレスを利用してグローバル信号が伝送される距離に応じてバンク別にグローバル信号駆動部の駆動能力を異なるように制御することにより、バンク別スキューを低減させ、グローバル信号を駆動するのに消費される電流を低減することにある。
【課題を解決するための手段】
【００１２】
そこで、上記目的を達成するための本発明は、第一の発明としては、バンクアドレスをデコーディングし、 グローバル信号が複数のバンクに伝達される距離に応じて互いに異なるように設定された複数の駆動制御信号を出力する駆動制御部と、前記複数の駆動制御信号の選択的にアクティブされた状態に応じて前記グローバル信号が、前記複数のバンクに伝達される距離に対応し、前記グローバル信号の駆動サイズを、互いに異なる値で制御し、前記複数のバンクに出力する駆動部とを備えたことを特徴とするグローバル信号駆動装置を提供する。
【００１３】
第二の発明としては、第一の発明に記載の前記グローバル信号が、データ、アドレス及び命令信号のうち、いずれかを備えたことを特徴とするグローバル信号駆動装置を提供する。
【００１４】
第三の発明としては、第一の発明に記載の前記駆動部が、前記複数のバンクに前記グローバル信号が伝達される距離が近接するほど、第１駆動サイズで前記グローバル信号を駆動し、前記複数のバンクに前記グローバル信号が伝達される距離が遠いほど前記第１駆動サイズより大きな第２駆動サイズで前記グローバル信号を駆動することを特徴とするグローバル信号駆動装置を提供する。
【００１５】
第四の発明としては、第一の発明に記載の前記駆動制御部が、前記バンクアドレスを反転する反転手段と、該反転手段の出力及び前記バンクアドレスをＮＡＮＤ演算し、複数のバンク選択信号を出力する複数の第１ＮＡＮＤゲートと、前記複数のバンク選択信号をＮＡＮＤ演算し、前記複数の駆動制御信号を出力する複数の第２ＮＡＮＤゲートとを備えたことを特徴とするグローバル信号駆動装置を提供する。
【００１６】
第五の発明としては、第一の発明に記載の前記駆動部が、前記グローバル信号を反転するインバータと、前記複数の駆動制御信号のアクティブな状態によって選択的にターンオンされ、前記インバータの出力を選択的に出力する複数の伝送ゲートと、該複数の伝送ゲートの出力によって、前記グローバル信号が互いに異なる電圧値として出力される電圧供給手段とを備えたことを特徴とするグローバル信号駆動装置を提供する。
【００１７】
第六の発明としては、第五の発明に記載の前記電圧供給手段が、電源電圧端に直列接続され、それぞれのゲート端子が、前記複数の伝送ゲートの出力端に選択的に接続された複数のＰＭＯＳトランジスタと、接地電圧端に直列接続され、それぞれのゲート端子が、前記複数の伝送ゲートの出力端に選択的に接続された複数のＮＭＯＳトランジスタとを備えたことを特徴とするグローバル信号駆動装置を提供する。
【００１８】
第七の発明としては、第六の発明に記載の前記複数の伝送ゲートが、前記複数のＰＭＯＳトランジスタと同じ個数を有することを特徴とするグローバル信号駆動装置を提供する。
【００１９】
第八の発明としては、第六の発明に記載の前記複数の伝送ゲートが、前記複数のＮＭＯＳトランジスタと同じ個数を有することを特徴とするグローバル信号駆動装置を提供する。
【００２０】
第九の発明としては、第六の発明に記載の前記複数のＰＭＯＳトランジスタと前記複数のＮＭＯＳトランジスタが、ゲート端子がそれぞれ対応して接続されることを特徴とするグローバル信号駆動装置を提供する。
【００２１】
第十の発明としては、第五または第六の発明に記載の前記複数の伝送ゲートが、前記複数のＰＭＯＳトランジスタのゲート端子と、その出力端子とが、それぞれ接続された第１伝送ゲートと、前記複数のＰＭＯＳトランジスタゲート端子と、その出力端子とが接続され、前記第１伝送ゲートより少ない個数のＰＭＯＳトランジスタと接続された第２伝送ゲートと、前記複数のＰＭＯＳトランジスタゲート端子と、その出力端子とが接続され、前記第２伝送ゲートより少ない個数のＰＭＯＳトランジスタと接続された第３伝送ゲートと、前記複数のＰＭＯＳトランジスタのゲート端子のうちのいずれかと、その出力端子が接続された第４伝送ゲートとを備えたことを特徴とするグローバル信号駆動装置を提供する。
【００２２】
第十一の発明としては、第五または第六の発明に記載の前記複数の伝送ゲートが、前記複数のＮＭＯＳトランジスタのゲート端子とその出力端子とが、それぞれ接続された第４伝送ゲートと、前記複数のＮＭＯＳトランジスタゲート端子とその出力端子とが接続され、前記第４伝送ゲートより少ない個数のＮＭＯＳトランジスタと接続された第５伝送ゲートと、前記複数のＮＭＯＳトランジスタゲート端子とその出力端子とが接続され、前記第５伝送ゲートより少ない個数のＮＭＯＳトランジスタと接続された第６伝送ゲートと、前記複数のＮＭＯＳトランジスタゲート端子のうちのいずれかと、その出力端子とが接続された第７伝送ゲートとを備えたことを特徴とするグローバル信号駆動装置を提供する。
【００２３】
第十二の発明としては、第五または第六の発明に記載の前記電圧供給手段が、第１駆動制御信号がアクティブになる場合、前記複数のＰＭＯＳトランジスタと前記複数のＮＭＯＳトランジスタとが全てアクティブになり、第２駆動制御信号がアクティブになる場合、前記複数のＰＭＯＳトランジスタと前記複数のＮＭＯＳトランジスタとのうち、いずれかのＰＭＯＳトランジスタといずれかのＮＭＯＳトランジスタとがアクティブになることを特徴とするグローバル信号駆動装置を提供する。
【００２４】
第十三の発明としては、第六の発明に記載の前記複数のＰＭＯＳトランジスタと前記複数のＮＭＯＳトランジスタとが、互いに異なるサイズを有することを特徴とするグローバル信号駆動装置。
【００２５】
第十四の発明としては、複数のバンクと、バンクアドレスをデコーディングし、前記複数のバンクのうち、少なくともいずれかを選択する選択部と、前記バンクに伝達されるドライビング信号を、前記選択部によって選択されたバンクに対応する駆動能力を有するように生成するドライバーとを備えたことを特徴とする半導体メモリ装置を提供する。
【００２６】
第十五の発明としては、バンクアドレスをデコーディングし、複数のバンクのうち、いずれかを選択するステップと、前記バンクに伝達されるドライビング信号を生成するステップと、前記生成されたドライビング信号を前記選択されたバンクに対応するように駆動能力を備えるように調節して出力するステップとを含むことを特徴とする半導体メモリ装置の駆動方法。
【発明の効果】
【００２７】
本発明は、次のような効果を有する。
【００２８】
第１に、バンクアドレスを利用し、グローバル信号が伝送される距離に応じてバンク別に駆動部の駆動能力が互いに異なるように制御することにより、バンク別のスキューを低減させる効果がある。
【００２９】
第２に、近くのバンクを駆動させる際、小型の駆動部を用い、遠くのバンクを駆動させる際、大型の駆動部を用いることによって、グローバル信号の駆動に消費される電流を低減させるという効果を提供する。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の最も好ましい実施形態を、添付した図面を参照しながら説明する。
【００３１】
図４は、本発明に係るグローバル信号駆動装置に関する構成図である。本発明は、入力バッファ１００、データ制御部２００、アドレス／命令制御部３００、駆動制御部４００、駆動部５００及びバンク６００を備える。
【００３２】
ここで、入力バッファ１００は、入力データＤＡＴＡ、命令信号ＣＭＤ及びアドレスＡＤＤをバッファリングして出力する。データ制御部２００は、入力バッファ１００を介してバッファリングされたデータを制御して出力する。アドレス／命令制御部３００は、入力バッファ１００を介してバッファリングされたアドレスＡＤＤ及び命令信号ＣＭＤを制御して出力する。
【００３３】
そして、駆動制御部４００は、入力バッファ１００から印加され、且つバッファリングされたアドレスのうち、バンクアドレスＢＡ<０：２>を利用して、各バンク６００の位置に応じ、異なる値を有する複数の駆動制御信号ＤＣＯＮを出力する。駆動部５００は、データ制御部２００から印加されたデータと、アドレス／命令制御部３００から印加された命令信号及びアドレスを、複数の駆動制御信号ＤＣＯＮによって決定された互いに異なる駆動能力サイズで駆動し、データＤ、命令信号Ｃ及びバンク制御信号ＢＣをバンク６００に出力する。
【００３４】
ここで、駆動部５００から出力されるデータＤと、命令信号Ｃ及びバンク制御信号ＢＣを、グローバル信号ＧＳ１，ＧＳ２と称する。また、バンク６００は、駆動部５００から印加されたデータＤと、命令信号Ｃ及びバンク制御信号ＢＣに応じ、その動作が制御される。
【００３５】
図５は、図４に示した駆動制御部４００に関する詳細回路図である。駆動制御部４００は、複数のＮＡＮＤゲートＮＤ１〜ＮＤ１２と、複数のインバータＩＶ１〜ＩＶ３とを備える。
【００３６】
ここで、ＮＡＮＤゲートＮＤ１は、バンクアドレスＢＡ<０>，ＢＡ<１>，ＢＡ<２>をＮＡＮＤ演算し、バンク選択信号Ｂ<７>を出力する。ＮＡＮＤゲートＮＤ２は、インバータＩＶ１によって反転されたバンクアドレスＢＡ<０>、バンクアドレスＢＡ<１>、及びバンクアドレスＢＡ<２>をＮＡＮＤ演算し、バンク選択信号Ｂ<６>を出力する。ＮＡＮＤゲートＮＤ３は、バンクアドレスＢＡ<０>、インバータＩＶ２によって反転されたバンクアドレスＢＡ<１>及びバンクアドレスＢＡ<２>をＮＡＮＤ演算し、バンク選択信号Ｂ<５>を出力する。ＮＡＮＤゲートＮＤ４は、インバータＩＶ１によって反転されたバンクアドレスＢＡ<０>、インバータＩＶ２によって反転されたバンクアドレスＢＡ<１>及びバンクアドレスＢＡ<２>をＮＡＮＤ演算し、バンク選択信号Ｂ<４>を出力する。
【００３７】
そして、ＮＡＮＤゲートＮＤ５は、バンクアドレスＢＡ<０>、バンクアドレスＢＡ<１>及びインバータＩＶ３によって反転されたバンクアドレスＢＡ<２>をＮＡＮＤ演算し、バンク選択信号Ｂ<３>を出力する。ＮＡＮＤゲートＮＤ６は、インバータＩＶ１によって反転されたバンクアドレスＢＡ<０>、バンクアドレスＢＡ<０>及びインバータＩＶ３によって反転されたバンクアドレスＢＡ<２>をＮＡＮＤ演算し、バンク選択信号Ｂ<１>を出力する。ＮＡＮＤゲートＮＤ７は、バンクアドレスＢＡ<０>、インバータＩＶ２によって反転されたバンクアドレスＢＡ<１>及びインバータＩＶ３によって反転されたバンクアドレスＢＡ<２>をＮＡＮＤ演算し、バンク選択信号Ｂ<０>を出力する。
【００３８】
また、ＮＡＮＤゲートＮＤ９は、バンク選択信号Ｂ<７>，Ｂ<６>をＮＡＮＤ演算し、駆動制御信号ＤＣＯＮ<６７>を出力する。ＮＡＮＤゲートＮＤ１０は、バンク選択信号Ｂ<５>，Ｂ<４>をＮＡＮＤ演算し、駆動制御信号ＤＣＯＮ<４５>を出力する。ＮＡＮＤゲートＮＤ１１は、バンク選択信号Ｂ<３>，Ｂ<２>をＮＡＮＤ演算し、駆動制御信号ＤＣＯＮ<２３>を出力する。ＮＡＮＤゲートＮＤ１２は、バンク選択信号Ｂ<1>，Ｂ<０>をＮＡＮＤ演算し、駆動制御信号ＤＣＯＮ<０１>を出力する。
【００３９】
図６は、図４の駆動部５００に関する詳細回路図である。駆動部５００は、複数のインバータＩＶ４〜ＩＶ８と、複数の伝送ゲートＴ１〜Ｔ４、及び電圧供給手段を備える。ここで、電圧供給手段は、複数のＰＭＯＳトランジスタＰ１〜Ｐ４及び複数のＮＭＯＳトランジスタＮ１〜Ｎ４を備える。
【００４０】
ここで、伝送ゲートＴ１は、インバータＩＶ５によって反転された駆動制御信号ＤＣＯＮ<６７>と、駆動制御信号ＤＣＯＮ<６７>の状態に応じて、インバータIV4によって反転された入力信号ＩＮとを選択的に出力する。伝送ゲートＴ２は、インバータＩＶ６によって反転された駆動制御信号ＤＣＯＮ<４５>と、駆動制御信号ＤＣＯＮ<４５>の状態に応じ、インバータＩＶ４によって反転された入力信号ＩＮとを選択的に出力する。
【００４１】
そして、伝送ゲートＴ３は、インバータＩＶ７によって反転された駆動制御信号ＤＣＯＮ<２３>と、駆動制御信号ＤＣＯＮ<２３>の状態に応じ、インバータＩＶ４によって反転された入力信号ＩＮとを選択的に出力する。伝送ゲートＴ４は、インバータＩＶ８によって反転された駆動制御信号ＤＣＯＮ<０１>と、駆動制御信号ＤＣＯＮ<０１>の状態に応じ、インバータＩＶ４によって反転された入力信号ＩＮとを選択的に出力する。
【００４２】
また、ＰＭＯＳトランジスタＰ１〜Ｐ４は、電源電圧ＶＤＤ印加端の間に直列に接続され、それぞれのゲート端子を介して伝送ゲートＴ１〜Ｔ４の出力が印加される。ここで、伝送ゲートＴ１の出力端は、ＰＭＯＳトランジスタＰ１〜Ｐ４のゲート端子と接続され、伝送ゲートＴ２の出力端は、ＰＭＯＳトランジスタＰ１〜Ｐ３のゲート端子と接続される。そして、伝送ゲートＴ３の出力端は、ＰＭＯＳトランジスタＰ１，Ｐ２と接続され、伝送ゲートＴ４の出力端は、ＰＭＯＳトランジスタＰ１と接続される。
【００４３】
また、ＮＭＯＳトランジスタＮ１〜Ｎ４は、接地電圧ＶＳＳ印加端の間に直列に接続され、それぞれのゲート端子を介して伝送ゲートＴ１〜Ｔ４の出力が印加される。ここで、伝送ゲートＴ１の出力端は、ＮＭＯＳトランジスタＮ１〜Ｎ４のゲート端子と接続され、伝送ゲートＴ２の出力端は、ＮＭＯＳトランジスタＮ１〜Ｎ３のゲート端子と接続される。そして、伝送ゲートＴ３の出力端は、ＮＭＯＳトランジスタＮ１，Ｎ２と接続され、伝送ゲートＴ４の出力端は、ＮＭＯＳトランジスタＮ１と接続される。
【００４４】
ここで、入力信号ＩＮは、データ制御部２００から印加されるデータと、アドレス／命令制御部３００から印加されるアドレス及び命令信号を示す。そして、ノード（Ｂ）を介して出力される出力信号ＯＵＴは、バンク６００から出力されるバンク制御信号ＢＣを示している。
【００４５】
このような構成を有する本発明の動作過程を説明する。本発明の実施形態では、８つのバンク０〜バンク７が図２のように配置され、バンク０，１、バンク２，３、バンク４，５、バンク６，７は、それぞれ同じスキューを有すると仮定する。
【００４６】
これによって、駆動制御部４００は、入力バッファ１００から印加されるバッファリングされたアドレスのうち、バンクアドレスＢＡ<０：２>をデコーディングして、複数の駆動制御信号ＤＣＯＮ<０１>，ＤＣＯＮ<２３>，ＤＣＯＮ<４５>，ＤＣＯＮ<６７>を互いに異なる値として出力する。
【００４７】
すなわち、駆動制御部４００は、入力されたバンクアドレスＢＡ<０：２>が、０００（バンク０）又は００１（バンク１）のとき、駆動制御信号ＤＣＯＮ<０１>をハイレベルとして出力する。駆動制御部４００は、入力されたバンクアドレスＢＡ<０：２>が０１０（バンク２）又は０１１（バンク３）のとき、駆動制御信号ＤＣＯＮ<２３>をハイレベルとして出力する。
【００４８】
そして、駆動制御部４００は、入力されたバンクアドレスＢＡ<０：２>が１００(バンク４)又は１０１(バンク５)のとき、駆動制御信号ＤＣＯＮ<４５>をハイレベルとして出力する。駆動制御部４００は、入力されたバンクアドレスＢＡ<０：２>が、１１０(バンク６)又は１１１(バンク７)のとき、駆動制御信号ＤＣＯＮ<６７>をハイレベルとして出力する。
【００４９】
図６の駆動部５００は、図２に示すバンク０，１に隣接した駆動部４１であることを、その実施形態で説明する。すなわち、駆動部５００は、バンク０，１に最も近い所に配置され、バンク６，７からは最も遠い所に配置される。
【００５０】
このような駆動部５００は、バンク６，７に伝達されるデータＤと、命令信号Ｃ及びバンク制御信号ＢＣを駆動するとき、駆動制御信号ＤＣＯＮ<６７>がハイになる。これによって、伝送ゲートＴ１〜Ｔ４のうち、伝送ゲートＴ１がターンオンされ、データ制御部２００及びアドレス／命令制御部３００から印加される入力信号ＩＮが４つのＰＭＯＳトランジスタＰ１〜Ｐ４及び４つのＮＭＯＳトランジスタＮ１〜Ｎ４に全て印加される。
【００５１】
従って、ＰＭＯＳトランジスタＰ１〜Ｐ４又はＮＭＯＳトランジスタＮ１〜Ｎ４がターンオンされ、バンク６，７に伝達されるデータＤと、命令信号Ｃ及びバンク制御信号ＢＣを、最も強い駆動能力で駆動するようになる。
【００５２】
それに対して、駆動部５００は、バンク４，５に伝達されるデータＤと、命令信号Ｃ及びバンク制御信号ＢＣを駆動するとき、駆動制御信号ＤＣＯＮ<４５>がハイになる。これにより、伝送ゲートＴ１〜Ｔ４のうち、伝送ゲートＴ２がターンオンされ、データ制御部２００及びアドレス／命令制御部３００から印加される入力信号ＩＮが３つのＰＭＯＳトランジスタＰ１〜Ｐ３及び３つのＮＭＯＳトランジスタＮ１〜Ｎ３にそれぞれ印加される。
【００５３】
従って、ＰＭＯＳトランジスタＰ１〜Ｐ３又はＮＭＯＳトランジスタＮ１〜Ｎ３がターンオンされ、バンク４，５に伝達されるデータＤと、命令信号Ｃ及びバンク制御信号ＢＣを、バンク６，７より弱い駆動能力で駆動するようになる。
【００５４】
同様に、駆動部５００は、バンク２，３に伝達されるデータＤと、命令信号Ｃ及びバンク制御信号ＢＣを駆動するとき、駆動制御信号ＤＣＯＮ<２３>がハイになる。これにより、伝送ゲートＴ１〜Ｔ４のうち、伝送ゲートＴ３がターンオンされ、データ制御部２００及びアドレス／命令制御部３００から印加される入力信号ＩＮが２つのＰＭＯＳトランジスタＰ１，Ｐ２及び２つのＮＭＯＳトランジスタＮ１，Ｎ２にそれぞれ印加される。
【００５５】
従って、ＰＭＯＳトランジスタＰ１，Ｐ２又はＮＭＯＳトランジスタＮ１，Ｎ２がターンオンされ、バンク２，３に伝達されるデータと、命令信号Ｃ及びバンク制御信号ＢＣを、バンク０，２より強い駆動能力で駆動するようになる。
【００５６】
それに対して、駆動部５００は、バンク０，１に伝達されるデータと、命令信号Ｃ及びバンク制御信号ＢＣを駆動するとき、駆動制御信号ＤＣＯＮ<０１>がハイになる。これによって、伝送ゲートＴ１〜Ｔ４のうち、伝送ゲートＴ４がターンオンされ、データ制御部２００及びアドレス／命令制御部３００から印加される入力信号ＩＮが１つのＰＭＯＳトランジスタＰ１及び１つのＮＭＯＳトランジスタＮ１に印加される。
【００５７】
従って、ＰＭＯＳトランジスタＰ１又はＮＭＯＳトランジスタＮ１がターンオンされ、バンク０，１に伝達されるデータＤと、命令信号Ｃ及びバンク制御信号ＢＣを最も弱い駆動能力で駆動するようになる。
【００５８】
ここで、複数のＰＭＯＳトランジスタＰ１〜Ｐ４及び複数のＮＭＯＳトランジスタＮ１〜Ｎ４は、等しい大きさにする必要はなく、各グローバル信号のスキュー特性に応じ、互いに異なるサイズを有するＰＭＯＳトランジスタとＮＭＯＳトランジスタとを用いれば良い。
【００５９】
例えば、８バンクの製品のうち、バンク０，１の近くに隣接した駆動部５００によって駆動されるデータＤと、命令信号Ｃ及びバンク制御信号ＢＣをグローバル信号ＧＳ１と称し、バンク０，１と最も遠く離れているバンク６，７の近くに隣接した駆動部５００によって駆動されるデータＤと、命令信号Ｃ及びバンク制御信号ＢＣをグローバル信号ＧＳ２と称する。
【００６０】
この時、グローバル信号ＧＳ１の場合、バンク０，１に到達する時間は、バンク６，７に到達する時間よりも短い。それに対して、グローバル信号ＧＳ２の場合、バンク６，７に到達する時間は、バンク０，１に到達する時間よりも短い。
【００６１】
これによって、本発明は、１回につき１つのバンク６００でのみ用いられるグローバル信号ＧＳ１，ＧＳ２に対し、バンクアドレスＢＡ<０：２>を利用することにより、グローバル信号ＧＳ１，ＧＳ２が、各バンク６００に伝送される距離に応じて駆動部５００の駆動能力が互いに異なるように制御するものである。
【００６２】
従って、グローバル信号ＧＳ１がハイレベルとなっている期間では、グローバル信号ＧＳ２がハイレベルにならなければならないものと仮定すると、図７に示したように、実際、スキューがシミュレーションの予測より大きくなったとしても、バンク６００においてグローバル信号ＧＳ２は、グローバル信号ＧＳ１のハイレベル期間から外れることはない。
【００６３】
一方、本発明の他の実施形態では、８つのバンクのうち、それぞれ４つのバンクは、スキューが等しいものであると説明したが、本発明は、これに限定されず、各８つのバンクに対し、別のスキューが制御されるように拡張することや、４つ以下のバンクに区分して、スキューを制御するように縮小することも可能である。すなわち、本発明は、バンクの数とは関係なく、必要に応じてスキューを区別して制御できるようにする。
【００６４】
尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００６５】
【図１】従来のグローバル信号駆動装置に関する構成図である。
【図２】従来のグローバル信号駆動装置の問題点を説明するための図である。
【図３】従来のグローバル信号駆動装置の信号タイミングチャートである。
【図４】本発明に係るグローバル信号駆動装置に関する構成図である。
【図５】図４に示す駆動制御部に関する詳細回路図である。
【図６】図４に示す駆動部に関する詳細回路図である。
【図７】本発明のグローバル信号駆動装置に関する信号タイミングチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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