(57)【要約】【課題】ノイズ成分を抑圧する固体撮像装置の駆動方法を提供する。【解決手段】φＣＬＫ１とφＣＬＫ２の立上り立下りを重複させ、φＲの立下りとφＣＬＫ１、φＣＬＫ２の立上り立下りを重複させる。列選択制御信号φＨｎはシフトレジスタ内の昇圧動作等によりφＣＬＫ１、φＣＬＫ２より遅延されて列選択トランジスタに印加される。ｔ＝２のタイミングに関して、信号線１０８および信号保持容量１０５ｎをリセットするφＲの立下りと次の列を選択するＨｎ＋１の立上りタイミングに時間差が発生し、ｔ＝２のタイミングでφＲがＨｎ＋１の信号をリセットするといった誤動作を防ぐ。ｔ＝２のタイミングにおいてφＣＬＫ１の立下りとφＣＬＫ２の立上りタイミングを重複させることで、クロック信号による信号線１０８への飛込みノイズやカップリングノイズを抑圧することが可能となる。【選択図】図２
2007019581.tif 000002
【特許請求の範囲】
【請求項１】
入射する光を信号電荷に変換する複数の受光素子と、
前記受光素子の各列の間に配置された複数の列選択制御線と
前記列選択制御線に接続し、列選択制御を行う複数の列選択トランジスタと、
前記列選択制御線と接続しデータを出力する水平信号線と、
前記水平信号線と接続し、リセット制御を行うリセットトランジスタを備えた固体撮像装置を、
前記リセット制御を行う第１クロックパルスの立上りは、前記列選択制御を行う第２クロックパルスの立下りと重複することを特徴とする固体撮像装置の駆動方法。
【請求項２】
前第１クロックパルスの立下りは、前記第２クロックパルスの立上りと重複することを特徴とする請求項１に記載の固体撮像装置の駆動方法。
【請求項３】
前記列選択トランジスタにパルスが印加されているあいだに、前記第１クロックパルスが立上ることを特徴とする請求項２記載の固体撮像装置の駆動方法。
【請求項４】
前記列選択トランジスタにパルスが印加されているあいだに、前記第１クロックパルスは立上り、
前記第２クロックパルスは、少なくとも列選択する第１副クロックパルスと、次の列選択を行う第２副クロックパルスを備えた位相の異なる複数のクロックパルスからなり、
前記第１副クロックパルスの立下りは、前記第２副クロックパルスの立上りと重複することを特徴とする請求項１、２記載の固体撮像装置の駆動方法。
【請求項５】
入射する光を信号電荷に変換する複数の受光素子と、
前記受光素子の各列の間に配置された複数の列選択制御線と
前記列選択制御線に接続し、列選択制御を行う複数の列選択トランジスタと、
前記列選択制御線と接続し画像データを出力する水平信号線と、
前記水平信号線と接続し、リセット制御を行うリセットトランジスタを
前記列選択トランジスタを制御する複数段の単位回路からなるシフトレジスタを備え、
前記リセット制御を行う第１クロックパルスの立上りは、前記列選択制御を行う第２クロックパルスの立下りと重複することを特徴とする固体撮像装置。
【請求項６】
前記シフトレジスタは、ＮＭＯＳまたはＰＭＯＳの単チャンネルのＭＯＳダイナミック回路で構成されることを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置における水平走査回路、列選択回路、リセット回路部の選択動作、リセット動作に関して、制御クロック起因で発生するノイズを抑圧する水平走査の駆動方法に関する。
【背景技術】
【０００２】
以下、特許文献１を参照しながら、従来技術の固体撮像装置と、その駆動方法について図面を参照しながら説明する。
【０００３】
図１１は、従来技術の増幅型固体撮像素子を示す概略構成図である。
【０００４】
図１１において、画素トランジスタ（本例では、ＮＭＯＳトランジスタを示す）１１が行列状に多数配列されている。この画素トランジスタ１１において、各ゲート電極が行単位で垂直選択線１２に、各ソース電極が列単位で垂直信号線１３に、各ドレイン電極が電源電圧ＶＤの電源線１４にそれぞれ接続されている。垂直選択線１２の各々は、垂直走査回路１５の各行の出力端に接続されている。垂直走査回路１５はシフトレジスタ等によって構成され、垂直走査しつつ各行ごとに画素信号を読み出すために各垂直選択線１２に垂直走査（垂直選択）パルスφＶ（φＶ１，…，φＶｍ，φＶｍ＋１，…）を与える。
【０００５】
垂直信号線１３の各々は、水平走査回路１６に接続されている。この水平走査回路１６は、ＭＯＳトランジスタからなる動作スイッチ１７、キャパシタ１８、ＭＯＳトランジスタからなる水平スイッチ１９、水平信号線２０および水平シフトレジスタ２１によって構成されている。
【０００６】
水平走査回路１６において、動作スイッチ１７のゲート電極には、タイミングジェネレータ２２から出力される動作パルスφＯＰが印加される。動作スイッチ１７のドレイン電極には垂直信号線１３が接続され、ソース電極にはキャパシタ１８の一端および水平スイッチ１９のドレイン電極がそれぞれ接続されている。キャパシタ１８の他端は接地されている。水平スイッチ１９のソース電極は、水平信号線２０に接続され、そのゲート電極は水平シフトレジスタ２１の各列の出力端に接続されている。
【０００７】
水平シフトレジスタ２１は、水平走査しつつ各列ごとにキャパシタ１８に保持された画素信号を読み出すために、水平スイッチ１９のゲート電極に水平走査パルスφＨ（φＨ１，…，φＨｎ，φＨｎ＋１，…）を与える。タイミングジェネレータ２２は、動作パルスφＯＰを含む各種のタイミングパルスを発生するとともに、各画素トランジスタ１１をリセットするための基板パルスφＶｓｕｂ．を発生する。この基板パルスφＶｓｕｂ．は基板に印加されることにより、各画素の基板側のポテンシャルバリアを崩し、画素に溜まった電荷を基板に掃き捨てることによって画素リセットを行う。
【０００８】
水平信号線２０は、出力回路２３を構成する演算増幅器２４の反転（−）入力端に接続されている。演算増幅器２４の非反転（＋）入力端には、水平信号線２０の動作電位を決める所定のバイアス電圧ＶＢが印加されている。出力回路２３は、この演算増幅器２４と、演算増幅器２４の反転入力端と出力端との間に接続された検出キャパシタ２５と、この検出キャパシタ２５に並列に接続されたＭＯＳトランジスタからなるリセットスイッチ２６とから構成されている。そして、リセットスイッチ２６のゲート電極には、リセットパルスφＲが印加される。
【０００９】
次に、特許文献２を参照しながら、図１１の水平シフトレジスタ２１として用いられる、従来技術のシフトレジスタについて説明する。
【００１０】
図１２は、従来技術のシフトレジスタの回路構成を示す図である。
【００１１】
水平シフトレジスタ２１として適用される場合、このシフトレジスタには、コントローラからの制御信号群として、奇数段のＴＦＴ２２のドレインに供給され、出力信号ＯＵＴとなるクロック信号ＣＫ１、偶数段のＴＦＴ２２のドレインに供給され、出力信号ＯＵＴとなるクロック信号ＣＫ２、スタート信号Ｐｓｔ、及び基準電圧Ｖｓｓが供給される。
【００１２】
このうち、スタート信号Ｐｓｔは１番目の段ＲＳ（１）に、他の信号は全ての段ＲＳ（２），ＲＳ（３），・・・に供給される。
【００１３】
各段の構成はほぼ同じであるため、１番目の段ＲＳ（１）を例として説明すると、この段ＲＳ（１）は、ＴＦＴ１１と同様にａ−Ｓｉの半導体層からなる４つのＴＦＴ２１〜２４を有している。
【００１４】
ＴＦＴ２１〜２４は、全て同一のチャネル型（ここでは、ｎチャネル型）の電界効果トランジスタである。
【００１５】
ＴＦＴ２１のゲートとドレインとには、スタート信号Ｐｓｔが供給される。
【００１６】
ＴＦＴ２１のソースは、ＴＦＴ２２のゲートとＴＦＴ２３のドレインとに接続されている。
【００１７】
ＴＦＴ２２のドレインにはクロック信号ＣＫ１が供給され、ドレインからの出力がこの段ＲＳ（１）の出力信号ＯＵＴ１として、１ライン目のゲートラインに出力される。
【００１８】
ＴＦＴ２３のゲートは次の段ＲＳ（２）のＴＦＴ２２のソースに接続されており、ＴＦＴ２３は次の段ＲＳ（２）の出力信号ＯＵＴ２がハイレベルになるとオンする。
【００１９】
ＴＦＴ２４のゲートにはクロック信号ＣＫ１と１８０°位相が異なるクロック信号ＣＫ２が供給され、この段ＲＳ（１）の出力信号ＯＵＴ１をリセットする。
【００２０】
すなわち、出力信号ＯＵＴ１の出力信号線上の電荷を放出させる。ＴＦＴ２３のソースとＴＦＴ２４のソースには、基準電圧Ｖｓｓが供給されている。基準電圧Ｖｓｓは、ここではグラウンドレベル（０（Ｖ））である。
【００２１】
１番目以外の奇数番目の段ＲＳ（２ｋ＋１）（ｋ：１〜２／ｎの整数、ただしｎはゲートラインの数）の構成は、ＴＦＴ２１のゲートとドレインとに前の段ＲＳ（２ｋ）の出力信号ＯＵＴ（２ｋ）が供給される以外は、１番目の段ＲＳ（１）と同じである。
【００２２】
偶数番目の段ＲＳ（２ｋ）の構成は、ＴＦＴ２１のゲートとドレインとに前の段ＲＳ（２ｋ−１）の出力信号ＯＵＴ（２ｋ−１）が供給されること、ＴＦＴ２２のドレインにクロック信号ＣＫ２が供給されること、及びＴＦＴ２４のゲートにクロック信号ＣＫ１が供給されること以外は、１番目の段ＲＳ（１）と同じである。
【００２３】
なお、後の説明の便宜のため、１つの段内においてＴＦＴ２１のソース、ＴＦＴ２２のゲート及びＴＦＴ２３のドレインに囲まれて接続された配線に形成された容量を、配線容量Ｃａと呼ぶ。
【００２４】
また、ＴＦＴ２２のソースとＴＦＴ２４のドレインとの間の配線、及びここに接続されたゲートラインで形成された容量を、配線容量Ｃｂと呼ぶ。
【００２５】
次に、図１３は、従来技術のシフトレジスタの動作を示すタイミングチャートである。この図において、１Ｔの期間が１ライン期間（各ゲートラインの選択期間は、１Ｔ
以内の期間）であり、１Ｆの期間が１フレーム期間である。
【００２６】
タイミングＴ０〜Ｔ１の間、スタート信号Ｐｓｔがハイレベルとなると、１段目の段ＲＳ（１）のＴＦＴ２１がオンし、この信号がＴＦＴ２１のドレインからソースに出力される。これにより、１番目の段ＲＳ（１）の配線容量Ｃａ（１）の電位がハイレベルとなる。こうしてＴＦＴ２２のゲート電圧がハイレベルとなることから、ＴＦＴ２２はオンするが、ドレインに供給されているクロック信号ＣＫ１がローレベルであるため、出力信号ＯＵＴ１のレベルはローレベルのままである。
【００２７】
次に、タイミングＴ１において、クロック信号ＣＫ１がハイレベルに変化すると、これがＴＦＴ２２のドレインからソースに出力されて、出力信号ＯＵＴ１のレベルがハイレベルに変化する。このとき配線容量Ｃａ（１）の電位はブートストラップ効果により高い電圧まで上昇するため、ＴＦＴ２２の飽和ゲート電圧にまで達し、出力信号ＯＵＴ１は、ほぼクロック信号ＣＫ１のハイレベルと等電位になる。この後、出力信号ＯＵＴ１は、タイミングＴ２までの間でクロック信号ＣＫ１が立下ると、ローレベルになる。また、タイミングＴ１〜Ｔ２の期間では、ハイレベルとなった１番目の段ＲＳ（１）の出力信号ＯＵＴ１により、２番目の段ＲＳ（２）のＴＦＴ２１がオンし、配線容量Ｃａ（２）の電位がハイレベルになると共に、２番目の段ＲＳ（２）のＴＦＴ２２がオンする。
【００２８】
次に、タイミングＴ２において、クロック信号ＣＫ２がハイレベルに変化すると、１番目の段ＲＳ（１）のＴＦＴ２４がオンし、グラウンドに放出されることによって、配線容量Ｃｂ（１）の電位、すなわち１ライン目のゲートラインの電位がローレベルで安定する。また、ハイレベルのクロック信号ＣＫ２がＴＦＴ２２のドレインからソースに出力されて、出力信号ＯＵＴ２のレベルがハイレベルに変化する。出力信号ＯＵＴ２は、タイミングＴ３までの間でクロック信号ＣＫ２が立下ると、ローレベルになる。
【００２９】
また、タイミングＴ２〜Ｔ３までの期間は、ハイレベルとなった２番目の段ＲＳ（２）の出力信号ＯＵＴ２により、１番目の段ＲＳ（１）のＴＦＴ２３がオンし、配線容量Ｃａ（１）に蓄積された電荷がグラウンドに放出される。これにより、１番目の段ＲＳ（１）のＴＦＴ２２がオフし、次にスタート信号Ｐｓｔが供給されて配線容量Ｃａ（１）に電荷が蓄積されるまで、このＴＦＴ２２がオンすることはない。さらに、ハイレベルとなった２番目の段ＲＳ（２）の出力信号ＯＵＴ２により、３番目の段ＲＳ（３）のＴＦＴ２１がオンし、配線容量Ｃａ（３）の電位がハイレベルになると共に、３番目の段ＲＳ（３）のＴＦＴ２２がオンする。
【００３０】
タイミングＴ３において、クロック信号ＣＫ１がハイレベルに変化すると、今度は同様にして３番目の段ＲＳ（３）の出力信号ＯＵＴ３がハイレベルとなる。また、このハイレベルとなった出力信号ＯＵＴ３により、２番目の段ＲＳ（２）のＴＦＴ２３がオンし、配線容量Ｃａ（２）に蓄積された電荷がグラウンドに放出される。以下、同様にしてタイミングＴｎまでの間で、１ライン期間内の所定期間ずつ、各段の出力信号がハイレベルとなり、画像装置のゲートラインが順次選択される。このように、出力信号ＯＵＴ１〜ＯＵＴｎのハイレベルの電位は次段にシフトされても逓減することがないので誤作動を引き起こしにくい。
【００３１】
なお、このタイミングチャートにおいて、クロック信号ＣＫ１、ＣＫ２がハイレベルとなるのは、１ライン期間内の所定期間だけであったが、この期間は任意に設定することができ、１ライン期間全体であってもよい。すなわち、ＣＫ２＝¬ＣＫ１（¬：論理否定）であってもよい。
【００３２】
また、最終段ＲＳ（ｎ）のＴＦＴ２３のゲートに限り、１番目の段ＲＳ（１）のＴＦＴ２１のゲート及びドレインとともにスタート信号Ｐｓｔが供給され、スタート信号Ｐｓｔがハイレベルのときに最終段ＲＳ（ｎ）の配線容量Ｃａ（１）の電位を放電する。
【特許文献１】特開平１０−１２６６９７号公報
【特許文献２】特開２００１−２７３７８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００３３】
ところで、従来の水平走査の駆動では特にφＨｎのパルス生成に関して、図１１に示したシフトレジスタは、φＨｎの出力期間中にφＨｎ＋１、φＨｎ＋２はハイインピーダンス状態となるため、クロック信号とのカップリング等によりφＨｎ＋１、φＨｎ＋２が変動する、という第１の課題を有している。
【００３４】
第１の課題を具体的に説明すると、クロック信号の立上り時にφＨｎ＋１、φＨｎ＋２をＨとし、信号保持容量ｎ＋１、ｎ＋２の信号が読み出しを行う場合、トランジスタｍ＋１、ｍ＋２の制御電極と信号線のカップリングが生じる。
【００３５】
このため、信号線の電位が変動し、これにより、信号保持容量ｎに保持された信号成分以外のノイズ成分が読み出される、というものが第１の課題である。
【００３６】
さらに、従来技術の駆動では、２つの信号ＣＫ１とＣＫ２により選択信号を生成していることから、ＣＫ信号線と信号線のカップリングの差により、偶数列と奇数列で段差が発生しやすくなり、この段差が原因となる画像欠陥が生じる、という第２の課題も発生する。
【００３７】
ここで段差を具体的に説明すると、縦線状の固定パターンノイズが偶数列と奇数列で異なるために、それが明暗として表れるものが段差であり、この段差による画像欠陥は特に信号の少ない暗時に目立つという特性を持つ。
【００３８】
前記課題に鑑み、本発明の固体撮像装置の駆動方法および固体撮像装置は、クロック信号の変動により発生するノイズ成分を抑圧する駆動方法を提供することである。
【課題を解決するための手段】
【００３９】
上記課題を解決するために、本発明の固体撮像装置の駆動方法は、入射する光を信号電荷に変換する複数の受光素子と、受光素子の各列の間に配置された複数の列選択制御線と
、列選択制御線に接続し、列選択制御を行う複数の列選択トランジスタと、列選択制御線と接続しデータを出力する水平信号線と、水平信号線と接続し、リセット制御を行うリセットトランジスタを備えた固体撮像装置において、リセット制御を行う第１クロックパルスの立上りは、列選択制御を行う第２クロックパルスの立下りと重複することを特徴とするものである。
【００４０】
なお、本発明の固体撮像装置の駆動方法は、第１クロックパルスの立下りは、第２クロックパルスの立上りと重複することがより好ましい。
【００４１】
なお、本発明の固体撮像装置の駆動方法は、列選択トランジスタにパルスが印加されているあいだに、第１クロックパルスが立上ることがより好ましい。
【００４２】
なお、本発明の固体撮像装置の駆動方法は、列選択トランジスタにパルスが印加されているあいだに、第１クロックパルスは立上り、第２クロックパルスは、少なくとも列選択する第１副クロックパルスと、次の列選択を行う第２副クロックパルスを備えた位相の異なる複数のクロックパルスからなり、第１副クロックパルスの立下りは、第２副クロックパルスの立上りと重複することがより好ましい。
【００４３】
上記課題を解決するために、本発明の固体撮像装置は、入射する光を信号電荷に変換する複数の受光素子と、受光素子の各列の間に配置された複数の列選択制御線と列選択制御線に接続し、列選択制御を行う複数の列選択トランジスタと、列選択制御線と接続し画像データを出力する水平信号線と、水平信号線と接続し、リセット制御を行うリセットトランジスタを列選択トランジスタを制御する複数段の単位回路からなるシフトレジスタを備え、リセット制御を行う第１クロックパルスの立上りは、列選択制御を行う第２クロックパルスの立下りと重複することを特徴とするものである。
【００４４】
なお、本発明の固体撮像装置は、シフトレジスタは、ＮＭＯＳまたはＰＭＯＳの単チャンネルのＭＯＳダイナミック回路で構成されることがより好ましい。
【発明の効果】
【００４５】
本発明では、リセット制御のクロック、列選択制御のクロックの印加タイミングを重複させることにより、各々パルスのＬ、Ｌ期間を短くすることが可能となり、制御パルスのＨ期間を最大限にとることが可能となり、高速読み出しが可能となる。また、クロックパルスの立上りと立下りにより、クロックパルスの立上り、立下りが与える信号線への飛び込みノイズをキャンセルすることが可能となる。
【００４６】
また、本発明では、水平走査に用いられるシフトレジスタがダイナミック回路で構成される固体撮像装置での効果が特に大きい。
【００４７】
ダイナミック回路で構成されるシフトレジスタは、選択される当該列以外の列選択トランジスタへの制御信号線がハイインピーダンス状態となり、クロックの立上り、立下りによる信号線への飛び込みノイズ、カップリングノイズの影響を受けやすい。クロック立下り、立上りの重複タイミングにより飛び込みノイズ、カップリングノイズをキャンセルすることによりその影響を抑圧することが可能となる。
【００４８】
ダイナミック回路で構成されるシフトレジスタは、列選択制御が位相の異なる複数のクロックパルスにより順時走査が行われるため、信号線に対する複数クロックの飛び込みノイズの差、カップリングノイズの差が発生し、偶数行、奇数行で固定パターン（縦線）が発生する。クロックパルスの重複タイミングによりその影響を抑圧することが可能となる。
【００４９】
ダイナミック回路で構成されるシフトレジスタは昇圧動作が行われるため、クロック信号による信号線への飛び込みノイズ、カップリングノイズの影響が大きいこと。クロックパルスの重複タイミングによりその影響を抑圧することが可能となる。
【００５０】
ダイナミック回路はシフトレジスタに供給されるクロック信号そのものが、列選択トランジスタに印加されるため、クロック信号の立上り、立下りで発生するノイズがそのまま選択トランジスタに印加される。クロックパルスの重複タイミングによりその影響を抑圧することが可能となる。
【００５１】
列選択トランジスタに印加されるタイミングが列選択のクロック信号に対して遅延をもつことにより、昇圧動作等により遅延が発生するが、リセット終了タイミングと選択開始タイミングを重複させたときに、ダイナミック回路出力となる列選択パルスのみ遅延が発生し、当該列をリセットするタイミングと次に選択される列を選択するタイミングの重複による信号の低下を抑圧することができる。
【００５２】
また、本発明では、列選択のクロック、リセットクロックの立上り、立下りを同時タイミングとすることが可能である。信号外部から供給するクロックに微妙な位相調整回路が不要となり、カメラを小型化することが可能となる。
【００５３】
また、重複タイミングにより外部から供給されるクロックのノイズの影響を抑圧することが可能となり、固体撮像装置とそれを制御する信号処理装置等のカメラインターフェースの設計を容易にすることが可能となる。
【００５４】
また、クロックノイズの影響を抑えるためのバイパスコンデンサの大きさや数を減らすことができるため、カメラを小型化することが可能となる。
【発明を実施するための最良の形態】
【００５５】
以下に、本発明の実施形態に係る水平走査回路の駆動タイミングについて図面を参照しながら説明を行う。
【００５６】
図１は、本発明の実施形態に係る固体撮像装置を示した装置概略図である。
【００５７】
図中は、画素領域１００、垂直走査回路１０１、ノイズキャンセラ回路１０３、水平走査回路１０４、容量素子１０５、列選択トランジスタ１０６、リセットトランジスタ１０７、信号線１０８である。
【００５８】
次に、本発明の実施形態に係る水平走査回路の駆動タイミングについて図面を参照しながら説明を行う。図２は本実施形態に係る駆動タイミングを示した図である。
【００５９】
図２のφＣＬＫ１とφＣＬＫ２はダイナミック回路で構成されるシフトレジスタのクロックパルスを示す。
【００６０】
本実施形態では、φＣＬＫ１とφＣＬＫ２の立上り立下りを重複させ、φＲの立下りとφＣＬＫ１、φＣＬＫ２の立上り立下りを重複させていることを特徴とする。
【００６１】
列選択制御信号φＨｎはシフトレジスタ内の昇圧動作等によりφＣＬＫ１、φＣＬＫ２より遅延されて列選択トランジスタに印加される。
【００６２】
このことで例えばｔ＝２のタイミングに関して、信号線１０８および信号保持容量１０５ｎをリセットするφＲの立下りと次の列を選択するＨｎ＋１の立上りタイミングに時間差が発生し、ｔ＝２のタイミングでφＲがＨｎ＋１の信号をリセットするといった誤動作を防ぐことが可能となる。
【００６３】
また、ｔ＝２のタイミングにおいてφＣＬＫ１の立下りとφＣＬＫ２の立上りタイミングを重複させることで、クロック信号による信号線１０８への飛込みノイズやカップリングノイズを抑圧することが可能となる。
【００６４】
本発明は、読み出し時間、リセット時間を最大限に確保すること、信号線へのクロック信号の飛び込みノイズやカップリングノイズをキャンセルすること、選択信号φＨｎとリセット信号φＲの重複による次の選択列の信号低下を抑圧するためにクロック信号φＣＬＫ１とφＣＬＫ２との立上り立下りタイミングおよび、φＣＬＫ１、φＣＬＫ２とリセット信号φＲとの立上り立下りタイミングを同時タイミングとしている。
【００６５】
但し、本発明に関して必ずしもφＣＬＫ１とφＣＬＫ２およびφＣＬＫ１、φＣＬＫ２とφＲのタイミングを同時タイミングとする必要はなく、以下に本発明の効果が作用する各駆動パルスの非重複期間の位相マージンを示す。
【００６６】
図３（ａ）は、水平走査回路１０４を構成するＮＭＯＳまたはＰＭＯＳにより構成されたシフトレジスタの概略図である。
【００６７】
図３（ａ）において、抵抗素子３１、３２は、クロックパルス生成回路の抵抗や、クロックパルスとシフトレジスタを結ぶクロック信号線５１、５２の抵抗を示す。
【００６８】
さらに、容量素子４１、４２は、クロック信号線の容量や、シフトレジスタ回路１ａ、１ｂ、１ｃ、１ｄを付随する容量を指す。
【００６９】
また、図１０は図３（ａ）にあるシフトレジスタ回路を構成する単位回路１（１ａ、１ｂ、１ｃ、１ｄ）の回路構成である。
【００７０】
単位回路１の詳細を説明すると、まず単位回路１はトランジスタ３、コンデンサ５、トランジスタ７およびトランジスタ９を備えている。
【００７１】
トランジスタ３のドレインは、クロック信号Ｃｌｋ１の信号線に接続され、クロック信号Ｃｌｋ１が入力する。
【００７２】
また、トランジスタ３のゲートには、入力信号Ｉｎが印加されている。
【００７３】
また、トランジスタ３のソースは、トランジスタ７のドレインに接続される。
【００７４】
さらに、トランジスタ３のソースは、前段の単位回路１に接続されており、出力信号Ｏｕｔを出力する。
【００７５】
トランジスタ７のゲートは、トランジスタ７のドレインに接続されている。
【００７６】
また、第２のトランジスタのソースは、後段の単位回路１に接続されており、出力信号Ｎｅｘｔを出力する。
【００７７】
コンデンサ５は、トランジスタ３のゲートとソースとの間に接続される。
【００７８】
トランジスタ９のドレインには、入力信号Ｉｎが印加されている。
【００７９】
また、トランジスタ９のゲートには、リセット信号ＲＳが印加されている。
【００８０】
また、トランジスタ９のソースは、接地されている。
【００８１】
また、図３（ｂ）は、シフトレジスタのクロックパルスφＣＬＫ１、φＣＬＫ２の接続の関係の詳細を示した、タイミングチャートである。
【００８２】
図３（ｂ）から、抵抗素子３１、３２や容量素子４１、４２により、シフトレジスタ回路に印加されるφＣＬＫ１ＩＮ、φＣＬＫＩＮ２は、φＣＬＫ１、φＣＬＫに対して、パルスの立上りおよび立下りに要する時間の増加と、遅延が生じる。
【００８３】
このとき、抵抗素子３１、３２は、クロックパルス生成回路やクロック信号線抵抗等により変わるが、一般的には１０Ω〜２００Ω程度である。
【００８４】
一方、容量素子４１、４２は、クロックをチップ外部から印加するか内部発生するか、シフトレジスタの段数や、シフトレジスタ回路等により異なるが、一般的には５ＰＦ〜５０ＰＦ程度である。
【００８５】
したがって、図３（ｂ）に示した、パルスの立上りおよび立下りに要する時間の増加および遅延を示す時定数の最大値は、１０ｎ秒（＝２００Ω×５０ＰＦ）である。
【００８６】
このため、図３（ｂ）に示す、非重複期間の位相マージンΔｔ１、Δｔ２は、１０ｎｓ以下であることが好ましい。
【００８７】
位相マージンΔｔ１、Δｔ２を１０ｎｓ以下にすることにより、クロックパルスφＣＬＫ１ＩＮ、φＣＬＫ２ＩＮの重複期間を発生させることができる。
【００８８】
これにより本発明は、信号線への飛び込みノイズ、カップリングノイズをキャンセルする効果を得ることが出来る。
【００８９】
次に、図４を用いて、位相マージンの特に非重複期間の位相マージンについて説明する。
【００９０】
図４より、φＲの立下りタイミングとφＣＬＫ１、φＣＬＫ２の立下り立上りタイミングの非重複期間の位相マージンΔｔ３ａは、Δｔ１、Δｔ２と同様に、１０ｎｓ以下であることが好ましい。
【００９１】
位相マージンΔｔ３ａを１０ｎｓ以下にすることにより、クロックパルスφＣＬＫ１ＩＮ、φＣＬＫ２ＩＮの重複期間を発生させることが出来、これにより、本発明は、信号線への飛び込みノイズ、カップリングノイズをキャンセルする効果を得ることが出来る。
【００９２】
次に、図５を用いて、φＲの立下りタイミングとφＣＬＫ１、φＣＬＫ２の立下り立上りタイミングの重複期間の位相マージン（＝Δｔ３ｂ）の関係を示す。
【００９３】
図５に示すように、φＲの立下りとφＣＬＫ１、φＣＬＫ２の立上りの重複期間は、φＣＬＫＩＮの位相遅延の最大値の１０ｎｓ以下（Δｔ３は−１０ｎｓ以上）であることが好ましい。
【００９４】
この理由は、φＲとφＨｎが重複すると、キャパシタ１０５ｎに保持されている画像信号の低下が発生するためである。
【００９５】
また、φＣＬＫＩＮの位相遅延に対して、更にＮＭＯＳまたはＰＭＯＳのダイナミック回路で構成されるシフトレジスタで発生するシフトレジスタのクロックパルスφＣＬＫＩＮと、列選択パルスφＨｎとの遅延分の位相マージンを付加しても良い。
【００９６】
但し、シフトレジスタを構成する回路がダイナミック回路であり、そのダイナミック回路の構成要素がＮＭＯＳ、ＰＭＯＳトランジスタである。
【００９７】
上述の関係を考慮すると、Δｔ３ｂは０ｎｓ＜Δｔ３ｂ＜１０ｎｓの範囲であることが好ましい。
【００９８】
さらに、Δｔ１、Δｔ２は、φＣＬＫ１とφＣＬＫ２の立下り期間と立上り期間が重複すると列間の信号の混色等が発生することから、０ｎｓ＜Δｔ１＜１０ｎｓ、０ｎｓ＜Δｔ２＜１０ｎｓの範囲であることが好ましい。
【００９９】
次に、図６を用いて、選択トランジスタがＯＦＦ期間中にリセット動作を行う駆動タイミングを説明する。
【０１００】
また、図７は選択トランジスタがＯＦＦ期間中にリセット動作を行う場合のφＣＬＫの立下りとφＲの立上りの位相マージンΔｔ４、φＲの立下りとφＣＬＫの立上りの位相マージンΔｔ５を説明する。
【０１０１】
図６、図７から、Δｔ５は、Δｔ３と同様に、０ｎｓ＜Δｔ５＜１０ｎｓの範囲であることが好ましい。
【０１０２】
さらに、Δｔ４も同様に、非重複期間の位相マージンについてはΔｔ３ａ、Δｔ３ｂと同様に１０ｎｓ以下であることが好ましく、重複期間の位相マージンに関してはタイミングが重複すると、選択期間が短くなるため、Δｔ４は０ｎｓ以上であることが好ましい。
【０１０３】
したがって、０ｎｓ＜Δｔ４＜１０ｎｓの範囲であることが好ましい。
【０１０４】
また、図８にΔｔ４＞０、図９にΔｔ４＝０の駆動例を示す。  
【０１０５】
図８、図９で示した駆動はともに、φＨｎとφＲの重複タイミングにより、信号線へのカップリングノイズと、飛び込みノイズを低減することができる。
【０１０６】
さらに、図９で示した駆動は、オーバーラップ期間が少なく、読み出し時間を最大限にとれるため、読み出しの高速化の特性がより優れている。
【０１０７】
また、図９で示した駆動は、Δｔ５の期間を広くとれるため、キャパシタ１０５ｎに保持している信号が、リセット動作により減少するリスクを回避することも出来る。
【産業上の利用可能性】
【０１０８】
本発明に係る駆動タイミングは、水平走査に関するクロックノイズを抑圧し、高速読み出し、高速リセット動作を可能にする効果を有し、水平走査回路がＭＯＳダイナミック回路等で構成される固体撮像装置に関して、特に有用である。
【図面の簡単な説明】
【０１０９】
【図１】本発明の実施形態に係る固体撮像装置を示した構造、回路構成図
【図２】本発明の第１の実施形態に係る水平走査の駆動タイミング図
【図３】（ａ）は本発明の実施形態に係る水平走査回路の概略図（ｂ）はシフトレジスタのクロックパルスφＣＬＫ１、φＣＬＫ２の接続の関係の詳細を示した、タイミングチャート
【図４】本発明の実施形態に係る水平走査回路のクロックパルスとリセット制御のクロックパルスの非重複期間の位相マージンを示す図
【図５】本発明の実施形態に係る水平走査回路のクロックパルスとリセット制御のクロックパルスの重複期間の位相マージンを示す図
【図６】本発明の実施形態に係る水平走査回路のクロックパルスの立上りとリセット制御のクロックパルスの立下りとが重複し、水平走査回路のクロックパルスの立下りとリセット制御のクロックパルスの立上りとが重複しない駆動タイミング図
【図７】本発明の実施形態に係る水平走査回路のクロックパルスとリセット制御のクロックパルスの非重複期間の位相マージンを示す図
【図８】本発明の実施形態に係る水平走査回路のクロックパルスの立下りとリセット制御のクロックパルスの立上りとが重複し、水平走査回路のクロックパルスの立上りとリセット制御のクロックパルスの立下りとが重複しない駆動タイミング図
【図９】本発明の実施形態に係る水平走査回路のクロックパルスの立上りとリセット制御のクロックパルスの立下りとが重複し、水平走査回路のクロックパルスの立下りとリセット制御のクロックパルスの立上りとが重複しない駆動タイミング図
【図１０】本発明の実施形態に係るダイナミック回路で構成されるシフトレジスタの単位回路の構成を示した図
【図１１】従来技術の固体撮像装置を示した概略構成図
【図１２】従来技術のゲートドライバとして適用されるシフトレジスタの回路構成を示す図
【図１３】従来技術のシフトレジスタの動作を示すタイミングチャート
【符号の説明】
【０１１０】
１  シフトレジスタの単位回路
３  トランジスタ
５  コンデンサ
７  トランジスタ
９  トランジスタ
３１  抵抗素子
３２  抵抗素子
４１  容量素子
４２  容量素子
５１  信号線
５２  信号線
１００  画素領域
１０１  垂直走査回路
１０３  ノイズキャンセラ回路
１０４  水平走査回路
１０５  容量素子
１０６  列選択トランジスタ
１０７  リセットトランジスタ
１０８  水平信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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