(57)【要約】【課題】４逓倍信号を出力する小型で作業性の良いエンコーダ信号処理回路を実現する。【解決手段】４逓倍信号周期検出部５は、２相のパルス信号のどちらか一方のパルス信号の立ち上がり又は立ち下がりエッジの周期を検出し、パルス信号の１／４周期に対応する４分割データを出力する４分割回路と、この４分割データから４逓倍周期信号を生成する４逓倍周期信号生成回路を備える。ＣＰＵ８は４逓倍周期信号によって位置情報ＮＰを修正する。【選択図】図１
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【特許請求の範囲】
【請求項１】
移動体の変位に応じて検出器から出力される９０°位相の異なる２相のパルス信号の立ち上がり及び立下りエッジを検出して４逓倍信号を出力する４逓倍回路と、前記２相のパルス信号から前記移動体の移動方向を判断し、方向判別信号を出力する方向判断回路と、前記４逓倍信号と方向判別信号に基づき位置情報を発生する位置検出部と、前記４逓倍信号の周期を検出する４逓倍信号周期検出部とを備え、前記移動体の位置信号を生成するエンコーダ信号処理回路において、
前記４逓倍信号周期検出部は、前記２相のパルス信号のどちらか一方のパルス信号の立ち上がり又は立ち下がりエッジの周期を検出し、前記パルス信号の１／４周期に対応する４分割データを出力する４分割回路と、前記４分割データから４逓倍周期信号を生成する４逓倍周期信号生成回路を具備することを特徴とするエンコーダ信号処理回路。
【請求項２】
前記４分割回路は、前記２相のパルス信号のどちらか一方のパルス信号の立ち上がり又は立ち下がりエッジを検出しエッジ信号を出力するエッジ検出回路と、クロックによってカウントアップする第１アップカウンタと、この第１アップカウンタのカウント値を前記エッジ信号でラッチする第１レジスタと、前記第１アップカウンタのカウント値から前記レジスタの出力を減算する減算器と、前記減算器の出力を４分割し、前記パルス信号の１／４周期に対応するクロックカウント値を出力する２ビット右シフトレジスタとを備え、    
前記４逓倍周期信号生成回路は、前記クロックカウント値をラッチする第２レジスタと、
クロックによってカウントアップする第２アップカウンタと、この第２アップカウンタのカウント値と前記第２レジスタの出力を比較する比較器とを備え、
前記比較器の出力信号から４逓倍周期信号を出力することを特徴とする請求項１記載のエンコーダ信号処理回路。
【請求項３】
前記４逓倍周期信号生成回路は、速度指令の変化に応じて４分割データを補正する加減算回路を備えたことを特徴とする請求項１記載のエンコーダ信号処理回路。
【請求項４】
モータの回転速度を検出するエンコーダと、前記モータを駆動する駆動装置と、前記駆動装置に前記モータの速度指令を与える上位制御装置とを備えたモータ制御システムにおいて、
前記エンコーダは請求項１記載のエンコーダ信号処理回路を備えたことを特徴とするモータ制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、移動体の位置を検出し、位置信号を生成するエンコーダ信号処理回路に関し、特に、位置検出器から得られるパルス信号から４逓倍信号を生成することによってエンコーダ信号を高分解能化するエンコーダ信号処理回路及びエンコーダ信号処理回路を備えたモータ制御システムに関する。
【背景技術】
【０００２】
従来、移動体の移動に応じて９０°位相の異なる２相パルス信号を出力する駆動情報検出器からの２相パルス信号の立ち上がり及び立下りエッジを検出し、４逓倍信号を生成する４逓倍信号回路と、この４逓倍信号に基づき位置情報を発生する位置検出部を備え、４逓倍信号が有する間隔誤差を補正するための４逓倍間隔補正値を予め記憶手段に記憶しておき、この４逓倍間隔補正値によって位置情報を補正するエンコーダ信号処理回路が開示されている。（例えば、特許文献１参照）。
【０００３】
また、従来、物体の現在位置情報を用いてこれから検出しようとする信号周期を予測して、この予測値に基づいて所定区間の分解能に相当するパルス周期を算出するエンコーダ信号処理回路が開示されている（例えば、特許文献２参照）。
【０００４】
（従来例１）
図５は第１従来技術におけるエンコーダ信号処理回路を示すブロック図である。
図５において、
４は図示しない駆動情報検出器よりの９０°位相の異なる２相パルス信号のＡＳ信号、ＢＳ信号の立ち上がり及び立下りエッジを検出して４逓倍信号ＥＳを出力する４逓倍回路、５は４逓倍信号ＥＳの周期を検出する４逓倍信号周期検出部である。また、３は２相パルス信号から移動体の移動方向を判別し方向判別信号ＤＳを出力する方向判別回路、９はこの方向判別信号ＤＳと４逓倍信号ＥＳに基づき位置情報ＮＰを発生する位置検出部である。また、８は位置検出部９の位置情報ＮＰと記憶手段１０又は１１に予め記憶された４逓倍信号ＥＳの間隔を補正して図示しない駆動源に対する位置情報と速度情報とを補正する補正手段である。
【０００５】
次に動作について説明する。
４逓倍回路４は、駆動情報検出器よりの９０°位相の異なる２相パルス信号のＡＳ信号ＢＳ信号の立ち上がり及び立下りエッジを検出して４逓倍信号ＥＳを出力する。
４逓倍信号周期検出部５は、図示しない発信器から与えられるクロックを計数することによって４逓倍信号ＥＳの周期を検出し、クロックカウント数ＮＳをＤＡＴＡ  ＢＵＳ７を通して補正手段８（ＣＰＵ８）に出力する。また、４逓倍信号ＥＳと、方向判別回路３からの方向判別信号ＤＳが位置検出部９に入力され、位置検出部９は、４逓倍信号ＥＳの立ち上がりエッジを順次計数してそのパルスカウント数ＮＰをＣＰＵ８に出力する。
ＣＰＵ８は、位置検出部９の位置情報と、記憶手段１０又は１１に予め記憶された４逓倍信号間隔補正値を用いて、位置情報と速度情報とを補正している。
【０００６】
このように従来のエンコーダ信号処理回路は、４逓倍間隔補正値を記憶手段１０又は１１に予め記憶しておき、補正手段８によって、補正演算処理を行い、２相パルス信号の位相ずれ等に起因する４逓倍信号ＥＳの誤差を補正していた。
【０００７】
（従来例２）
また、第２従来技術においては、エンコーダ出力信号の各周期時間を逐次計測し、その結果を用いてこれから検出しようとする信号周期を予測して、この予測値に基づいてその区間の変換後の分解能に相当するパルス周期時間を算出する手段と、この周期のパルスを発生する手段と、予測周期終点とその現実周期を補正する手段とを備え、この構成において、基準周期を予めＲＯＭ等に記憶させ、これと現在値を演算し、予想周期を求め装置の経時変化等による４逓倍信号の誤差の変化に対応させている。
【特許文献１】特開平７−２１０２４９号公報
【特許文献２】特許第２６９１０５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のエンコーダ信号処理回路では、基準パルス寸法や、基準パルス周期を記憶手段であるＲＯＭ、ＲＡＭに格納することが必要でありＬＳＩ化した場合、チップ面積の増大を招くとうい不都合があった。また、基準パルス寸法や、基準パルス周期をＲＯＭ、ＲＡＭへ記憶させるため、予め基準パルス寸法や、基準パルス周期を計測・演算させ該データをＲＯＭ、ＲＡＭへ格納するという作業が発生していた。
本発明は、このような問題点に鑑みてなされたものであり、チップ面積の増大を招くことなく、小型で作業性の良いエンコーダ信号処理回路を実現することを目的とする。
【課題を解決するための手段】
【０００９】
上記問題を解決するため、本発明は、次のように構成したのである。
請求項１に記載の発明は、移動体の変位に応じて検出器から出力される９０°位相の異なる２相のパルス信号の立ち上がり及び立下りエッジを検出して４逓倍信号を出力する４逓倍回路と、前記２相のパルス信号から前記移動体の移動方向を判断し、方向判別信号を出力する方向判断回路と、前記４逓倍信号と方向判別信号に基づき位置情報を発生する位置検出部と、前記４逓倍信号の周期を検出する４逓倍信号周期検出部とを備え、前記移動体の位置信号を生成するエンコーダ信号処理回路において、前記４逓倍信号周期検出部は、前記２相のパルス信号のどちらか一方のパルス信号の立ち上がり又は立ち下がりエッジの周期を検出し、前記パルス信号の１／４周期に対応する４分割データを出力する４分割回路と、前記４分割データから４逓倍周期信号を生成する４逓倍周期信号生成回路を具備することを特徴としている。
また、請求項２に記載の発明は、前記４分割回路は、前記２相のパルス信号のどちらか一方のパルス信号の立ち上がり又は立ち下がりエッジを検出しエッジ信号を出力するエッジ検出回路と、クロックによってカウントアップする第１アップカウンタと、この第１アップカウンタのカウント値を前記エッジ信号でラッチする第１レジスタと、前記第１アップカウンタのカウント値から前記レジスタの出力を減算する減算器と、前記減算器の出力を４分割し、前記パルス信号の１／４周期に対応するクロックカウント値を出力する２ビット右シフトレジスタとを備え、前記４逓倍周期信号生成回路は、前記クロックカウント値をラッチする第２レジスタと、クロックによってカウントアップする第２アップカウンタと、この第２アップカウンタのカウント値と前記第２レジスタの出力を比較する比較器とを備え、前記比較器の出力信号から４逓倍周期信号を出力することを特徴としている。
また、請求項３に記載の発明は、前記４逓倍周期信号生成回路は、速度指令の変化に応じて４分割データを補正する加減算回路を備えたことを特徴としている。
また、請求項４に記載の発明は、モータの回転速度を検出するエンコーダと、前記モータを駆動する駆動装置と、前記駆動装置に前記モータの速度指令を与える上位制御装置とを備えたモータ制御システムにおいて、モータ制御システムが、請求項１記載のエンコーダ信号処理回路を備えたことを特徴としている。
【発明の効果】
【００１０】
請求項１の発明によると、エンコーダ信号処理回路が、演算によって４逓倍信号の周期が補正された４逓倍周期信号を出力するので、ＲＯＭ、ＲＡＭなどの記憶手段に基準パルス周期を格納する必要がなく、ＬＳＩ化した場合のチップ面積の増大を抑えることができる。従って、小型のエンコーダ処理回路が実現できる。
また、ＲＯＭ、ＲＡＭへ記憶させるため予め基準パルス寸法や、基準パルス周期を計測・演算させ該データをＲＯＭ、ＲＡＭへ格納するという作業が発生しないので、作業性が向上する。
請求項４の発明によると、モータ制御システムが、請求項１記載のエンコーダ信号処理回路を備えているので、作業性の良い高精度のモータ制御システムを実現できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図を参照して説明する。
【実施例１】
【００１２】
図１は、本発明のエンコーダ信号処理回路の第１実施例を示すブロック図である。
図において、４は４逓倍信号ＥＳを出力する４逓倍回路、３は方向判別回路、９は４逓倍信号ＥＳと方向判別信号ＤＳに基づき位置情報を発生する位置検出部である。
【００１３】
また、５は４逓倍信号周期検出部で、２相パルス信号ＡＳ又はＢＳの１／４周期に対応するカウントデータを出力する４分割回路２０と、前記カウントデータから４逓倍周期信号を生成する４逓倍周期信号生成回路２１から構成されている。
【００１４】
本発明が第１従来技術と異なる点は、４逓倍信号周期検出部が４分割回路と４逓倍周期信号生成回路を備え、演算によって４逓倍周期信号を生成している点である。
なお、図１において、４逓倍回路４、方向判別回路３、位置検出部９、ＤＡＴＡＢＵＳ７、ＣＰＵ８は、第１従来技術と同様であるためその説明を省略する。
【００１５】
図２は本発明の第１実施例における４分割回路よび４逓倍周期信号生成回路の構成を示す回路図である。先ず、４分割回路２０の構成について説明する。
図において３０はエッジ検出回路で、本実施例ではパルス信号ＡＳの立ち上がりエッジを検出し、エッジ信号ＡＳＰを出力している。
２２はＣＬＫ＊Ｎのクロックで動作する第１アップカウンタ、２３は第１アップカウンタ２２の出力を入力とする第１レジスタである。
なお、ＣＬＫ＊ＮはシステムクロックのＮ倍のクロックで、クロックＣＬＫ＊Ｎの周期は、４逓倍信号周期検出部５の出力に包括されるように設定される。
【００１６】
２４は減算器で、減算器２４の＋入力には第１アップカウンタ２２の出力が接続され−入力には第１レジスタ２３の出力が接続されている。減算器２４の出力は、２ビット右シフトレジスタ（÷４演算）２５に接続される。第１レジスタ２３及び２ビット右シフトレジスタ２５のクロック入力には、前記エッジ信号ＡＳＰが入力される。
【００１７】
次に、４逓倍周期信号生成回路２１の構成について説明する。
図２において、２７は２ビット右シフトレジスタ２５の出力をラッチする第２レジスタ、２９は第２アップカウンタである。エッジ信号ＡＳＰが、第２レジスタ２７のクリア端子及びＯＲ回路３１を通して第２アップカウンタ２９のクリア端子に入力されている。エッジ信号ＡＳＰがＨレベル時に、第２レジスタ２７及び第２アップカウンタ２９の出力はＬクリアされる。
【００１８】
２８は比較器で、比較器２８の一方の入力には、第２レジスタ２７の出力が接続され、もう一方の入力には、第２アップカウンタ２９の出力が接続されている。
比較器２８の出力は、４逓倍周期信号として図１に示したＤＡＴＡ  ＢＵＳを通してＣＰＵに入力される。また、比較器２８の出力は、ＯＲ回路３１を通して第２アップカウンタ２９のクリア端子に接続されている。クリア信号がＨレベルの時、アップカウンタ２９の出力は、Ｌクリアされる。
【００１９】
次に、本発明の動作について説明する。
図３は、本発明の第１実施例におけるエンコーダ信号処理回路のタイミングチャートである。図２と図３に沿ってエンコーダ信号処理回路の動作を説明する。
図２において、第１アップカウンタ２２はフリーランのアップカウンタであり、システムクロックＣＬＫのＮ倍で動作するクロック（ＣＬＫ＊Ｎ）毎にアップカウントする。
第１アップカウンタ２２の出力は第１レジスタ２３に入力され、第１レジスタ２３はエッジ検出回路３０の出力（ＡＳ相の立ち上がり毎に所定の区間Ｈレベルを出力）するエッジ信号ＡＳＰの遷移毎に第１アップカウンタ２２の出力をラッチする。
【００２０】
次に、減算器２４よって第１アップカウンタ２２の現在値と前回値との差分が演算され、２ビット右シフトレジスタ２５によって、エッジ信号ＡＳＰの遷移毎に２ビット右シフトが行われる。即ち、ＡＳ相立ち上がりの前回値と今回値の第１アップカウンタ２２の差分を１／４にする演算を行なう。この演算によって、２ビット右シフトレジスタ２５から、ＡＳ相の１／４周期に対応するクロックカウント値である４分割データｎＨが出力される。４分割データｎＨは、４逓倍周期信号生成回路２１の第２レジスタ２７に入力される。
【００２１】
ここでアップカウンタ２２の前回値と今回値の差分を１／４にした値がｎｈ（１６進表示でｎ）としたときの動作について説明する。
【００２２】
ＡＳ相の立ち上がりがエッジ検出回路３０に入来すると、エッジ検出回路３０は、ＡＳ相の立ち上がりを検出しエッジ信号ＡＳＰを出力する。エッジ信号ＡＳＰは、所定の区間（ＣＬＫ＊Ｎの１クロック周期）Ｈレベルを出力する信号である。エッジ信号ＡＳＰは、第２レジスタ２７のＣＬＲ端子に入力され、図４に示すように第２レジスタ２７の出力信号ＳＲは、前記所定の時間０となる。
【００２３】
また第２アップカウンタ２９のＣＬＲ端子にもＯＲ回路３１を通してエッジ信号ＡＳＰが入力されるので、第２アップカウンタ２９の出力信号ＣＮは前記所定の時間０となる。従って、比較器２８の２つの入力が一致し、比較器２８は前記所定の時間Ｈレベルを出力する。
【００２４】
この後、前記ｎｈの値が、第２レジスタ２７に格納され、比較器２８に出力される。同時に第２アップカウンタ２９がクロックＣＬＫ＊Ｎ毎にアップカウントを開始し、アップカウンタ２９の出力がｎｈになった時に比較器２８は再度Ｈレベルを出力する。
さらに、比較器２８のＨレベルがＯＲ回路３１を通して第２アップカウンタ２９のＣＬＲ端子に入来すると第２アップカウンタ２９はクリアされ、再度クロックＣＬＫ＊Ｎ毎にアップカウントを繰り返す。このように、アップカウンタ２９は、０〜ｎｈ間でのカウントを繰り返し、比較器２８から、０〜ｎｈ間の周期で出力されるパルス信号（４逓倍周期信号）が得られる。
【００２５】
このように、本実施例によれば、演算よって４逓倍周期信号を生成し出力しているので、基準パルス周期を記憶するＲＯＭ、ＲＡＭに格納する必要がなく小型のエンコーダ処理回路が実現できる。
また、ＲＯＭ、ＲＡＭへ記憶させるため予め基準パルス寸法や、基準パルス周期を計測・演算させ該データをＲＯＭ、ＲＡＭへ格納するという作業が発生しないので、作業性が向上する。
また、本実施例のエンコーダ信号処理回路を適用したエンコーダ用いてモータ制御システムを構成することによって、作業性の良い高精度のモータ制御システムが実現できる。
【実施例２】
【００２６】
図４は第２実施例を示す４逓倍周期信号生成回路のブロック図である。
図において、２６はＣＰＵを用いた加減算回路で、加減算回路２６の一方の入力にはＣＰＵ設定値が接続されもう一方の入力には４分割データｎＨが接続されている。また、加減算回路２６には、加算・減算指令値が入力され、該値がＨレベルの時、加算し、Ｌレベルの時減算するものとする。
本実施例が第１実施例と異なる点は４逓倍周期信号生成回路が加減算回路を備えている点である。
【００２７】
加減算回路２６に入力されたＣＰＵ設定値は、図１に示すＣＰＵ８の出力信号であり、移動体の速度が変化するときのＡＳ信号の周期変化の予測値し、前回の周期と今回の周期の変化分を指令値として、この指令値をクロック数（ＣＬＫ＊Ｎ）に換算し、さらに÷４の演算を施した値である。また加算・減算指令値も、ＣＰＵ８の出力信号であり、前回値と比較して進んだ（前回値に対して周期が短くなった）か、遅れた（前回値に対して周期が長くなった）かを示す値であり、進んだ場合は、加減算回路２６は減算を行い、遅れた場合は、加算処理を行なう。
【００２８】
このように、本実施例ではＡＳ信号の周期変化を予測し、加減算回路によって４分割データｎＨを補正しているので、より精度の高い４逓倍周期信号が得られる。
【図面の簡単な説明】
【００２９】
【図１】本発明のエンコーダ信号処理回路の第１実施例を示すブロック図。
【図２】本発明の第１実施例における４分割回路よび４逓倍周期信号生成回路の構成を示す回路図。
【図３】本発明の第１実施例におけるエンコーダ信号処理回路のタイミングチャート。
【図４】本発明の第２実施例を示す４逓倍周期信号生成回路のブロック図。
【図５】第１従来技術におけるエンコーダ信号処理回路を示すブロック図。
【符号の説明】
【００３０】
３  方向判別回路
４  ４逓倍回路
５  ４逓倍信号周期検出部
７  データバス
８  ＣＰＵ
９  位置検出部
１０  ＲＯＭ
１１  ＲＡＭ
２０  ４分割回路
２１  ４逓倍周期信号生成回路
２２  第１アップカウンタ
２３  第１レジスタ
２４  減算器
２５  ２ビットシフトレジスタ
２６  加減算回路
２７  第２レジスタ
２８  比較器
２９  第２アップカウンタ  
３０  エッジ検出回路
３１  ＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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