(57)【要約】【課題】サージ電圧の抑制およびターンオン損失の低減のみならず，短絡時の動作の安定性をも改善した絶縁ゲート型半導体素子の駆動装置およびその方法を提供すること。【解決手段】対象素子Ｑ１のゲート電極への電圧の印加を，スイッチング素子Ｍ１，Ｍ６の２つの経路により行うこととした。そして，ターンオン開始から，ゲート電圧の微分値が所定値以下になるまではスイッチング素子Ｍ６をオフし，その後にスイッチング素子Ｍ６をオンすることとした。さらに，ゲート電圧がその飽和値に近い値に達したら再びスイッチング素子Ｍ６をオフすることとした。これにより，定常的なオン状態になってからのゲート抵抗を大きくし，確実な短絡保護動作を図った。スイッチング素子Ｍ６から対象素子Ｑ１への配線にダイオードＤ１を配置して，ゲート電流の逆流を防止した。【選択図】図１
2007306166.tif 000002
【特許請求の範囲】
【請求項１】
絶縁ゲート型半導体素子のゲート電極に駆動信号を印加する絶縁ゲート型半導体素子の駆動装置において，
駆動対象素子のゲート電極への駆動信号を出力する並列に設けられた第１および第２駆動信号出力部と，
駆動対象素子のゲート電圧が第１基準電圧以上である場合に前記第２駆動信号出力部をオフさせる第１オフ制御部とを有することを特徴とする絶縁ゲート型半導体素子の駆動装置。
【請求項２】
請求項１に記載の絶縁ゲート型半導体素子の駆動装置において，
駆動対象素子のゲート電極と前記第１駆動信号出力部との間に設けられた第１抵抗と，  駆動対象素子のゲート電極と前記第２駆動信号出力部との間に設けられた第２抵抗とを有し，
前記第１および第２抵抗から駆動対象素子のゲート電極への信号の合流点と前記ゲート電極とが直に接続されていることを特徴とする絶縁ゲート型半導体素子の駆動装置。
【請求項３】
請求項２に記載の絶縁ゲート型半導体素子の駆動装置において，
並列に配置された２以上の駆動対象素子のゲート電極に駆動信号を印加するものであり，
前記第２駆動信号出力部から各駆動対象素子における前記合流点への経路上にそれぞれ１方向導通素子を有することを特徴とする絶縁ゲート型半導体素子の駆動装置。
【請求項４】
請求項１に記載の絶縁ゲート型半導体素子の駆動装置において，
駆動対象素子のゲート電圧が第１基準電圧より低い第２基準電圧以下である場合に前記第２駆動信号出力部をオフさせる第２オフ制御部と，
駆動対象素子のゲート電圧の時間微分値が基準微分値以上である場合に前記第２駆動信号出力部をオフさせる第３オフ制御部と，
駆動対象素子の負荷における短絡が検知された場合に駆動対象素子のゲート電圧を低下させる短絡保護制御部とを有することを特徴とする絶縁ゲート型半導体素子の駆動装置。    
【請求項５】
絶縁ゲート型半導体素子のゲート電極に駆動信号を印加する絶縁ゲート型半導体素子の駆動方法において，
ターンオン動作開始後に，駆動対象素子のゲート電極へのゲート抵抗が大きい状態としてゲート電圧を上昇させ，
駆動対象素子のゲート電圧が第１基準電圧以上に達したら駆動対象素子のゲート電極へのゲート抵抗が小さい状態に切り替えることを特徴とする絶縁ゲート型半導体素子の駆動方法。
【請求項６】
請求項５に記載の絶縁ゲート型半導体素子の駆動方法において，
ターンオン動作開始時には駆動対象素子のゲート電極へのゲート抵抗が小さい状態とし，
駆動対象素子のゲート電圧が第１基準電圧より低い第２基準電圧以上，かつ，ゲート電圧の時間微分値が基準微分値以下となったら駆動対象素子のゲート電極へのゲート抵抗が大きい状態に切り替えることを特徴とする絶縁ゲート型半導体素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，電圧信号で駆動される絶縁ゲート型半導体素子の駆動に関する。さらに詳細には，ターンオン時のサージ電圧を抑制しつつ，オン損失の減少を図った絶縁ゲート型半導体素子の駆動装置およびその方法に関するものである。
【背景技術】
【０００２】
従来から，ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＧＴＯ（Metal Oxide Gate Turn-Off Thyristor）等の半導体素子が，電源やインバータ等に広く使用されている。これらの種類の半導体素子は，絶縁ゲートを有しており，そこに加えられる電圧で電流が制御される，電圧駆動型の半導体素子である。電圧駆動型の半導体素子は，電流駆動型の半導体素子と比較して，駆動に要する電力が小さいという長所を持つ。
【０００３】
このような絶縁ゲート型半導体素子におけるターンオン時には，出力電流が短時間に増加する。ここで，絶縁ゲートと駆動信号の印加源との間の抵抗（以下，ゲート抵抗という）の値が小さいと，ターンオン時の電流の時間変化率が過大となり，大きなサージ電圧が発生する。その一方，ゲート抵抗の値を大きくすると，いわゆるターンオン損失が大きくなる。ゲート電圧が定常値になるまでの時間が長くかかるからである。
【０００４】
このため，ターンオン開始後の適当な時点でゲート抵抗値を切り替えることが行われている。例えば特許文献１の技術では，ターンオンの開始時にはゲート抵抗値を高くしてサージ電圧を抑制している。そして一定時間経過後にゲート抵抗値を低くしてターンオン損失を低減させている。そのゲート抵抗値の切り替えを，遅延回路の遅延動作により行っている。
【特許文献１】特許第３６１４５１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら前記した従来の技術には，次のような問題点があった。すなわち特許文献１の技術では，ターンオンの開始後所定時間が経過すると，その後はゲート抵抗値が低い状態に固定される。この状態で絶縁ゲート型半導体素子の負荷に短絡が生じると，過大な電流が流れてしまう。そのため，短絡が検出されたときに，ゲート電圧を低下させる措置が行われるのが一般的である。しかし，ゲート抵抗値が低い状態に固定されていることにより，その措置の実効性が低い。またそのための回路の設定も困難である。
【０００６】
本発明は，前記した従来の絶縁ゲート型半導体素子の駆動技術が有する問題点を解決するためになされたものである。すなわちその課題とするところは，サージ電圧の抑制およびターンオン損失の低減のみならず，短絡時の動作の安定性をも改善した絶縁ゲート型半導体素子の駆動装置およびその方法を提供することにある。
【課題を解決するための手段】
【０００７】
この課題の解決を目的としてなされた本発明の絶縁ゲート型半導体素子の駆動装置は，駆動対象素子のゲート電極に駆動信号を印加する装置であって，駆動対象素子のゲート電極への駆動信号を出力する並列に設けられた第１および第２駆動信号出力部と，駆動対象素子のゲート電圧が第１基準電圧以上である場合に第２駆動信号出力部をオフさせる第１オフ制御部とを有している。
【０００８】
この絶縁ゲート型半導体素子の駆動装置では，駆動対象素子のゲート電極に対し，２つの駆動信号出力部により駆動信号を印加する。これにより駆動対象素子をオンさせ，駆動対象素子から負荷に電流を供給させる。ここで，駆動対象素子のゲート電圧が第１基準電圧以上である場合には，第１オフ制御部が第２駆動信号出力部をオフさせる。これにより，第１駆動信号出力部のみにより駆動対象素子をオンさせている状態とする。この状態はむろん，第１および第２駆動信号出力部の双方により駆動対象素子をオンさせている状態と比較して，駆動対象素子のゲート抵抗が大きい。このためこの状態では，万一負荷に短絡が生じた場合でもその対策動作が機能しやすい。
【０００９】
ここで第１基準電圧は，駆動対象素子をターンオンしたときにそのゲート電圧が落ち着く飽和値より少し低い電圧とするとよい。これにより，ターンオン動作中にはゲート抵抗が小さい状態としつつ，定常的なオン状態ではゲート抵抗を上げ，短絡発生に備えることができる。
【００１０】
本発明の絶縁ゲート型半導体素子の駆動装置はさらに，駆動対象素子のゲート電極と第１駆動信号出力部との間に設けられた第１抵抗と，駆動対象素子のゲート電極と第２駆動信号出力部との間に設けられた第２抵抗とを有し，第１および第２抵抗から駆動対象素子のゲート電極への信号の合流点とゲート電極とが直に接続されているとよい。
【００１１】
こうすると，第１および第２駆動信号出力部の双方により駆動対象素子をオンさせている状態では，ゲート抵抗は第１抵抗と第２抵抗との単純な並列接続と見なすことができる。このためゲート抵抗値が小さい。よって，この状態でターンオン動作を行うことにより，ターンオン損失を著しく低減できるのである。なお，「合流点とゲート電極とが直に接続されている」とは，間にさらに抵抗器を介在させることなく接続されていることをいう。
【００１２】
この場合であって並列に配置された２以上の駆動対象素子を駆動するものである場合には，第２駆動信号出力部から各駆動対象素子における合流点への経路上にそれぞれ１方向導通素子を有することが望ましい。複数素子駆動であって合流点とゲート電極とが直に接続されている場合には，各駆動対象素子のゲート電極間の抵抗が著しく小さいことになる。そこで，このように１方向導通素子を配置することにより，ゲート電流の逆流を防止することが望ましい。
【００１３】
本発明の絶縁ゲート型半導体素子の駆動装置はまた，駆動対象素子のゲート電圧が第１基準電圧より低い第２基準電圧以下である場合に第２駆動信号出力部をオフさせる第２オフ制御部と，駆動対象素子のゲート電圧の時間微分値が基準微分値以上である場合に第２駆動信号出力部をオフさせる第３オフ制御部と，駆動対象素子の負荷における短絡が検知された場合に駆動対象素子のゲート電圧を低下させる短絡保護制御部とを有することが望ましい。
【００１４】
第２オフ制御部は，ターンオンの初期におけるゲート抵抗を上げる働きをする。これにより，ターンオン開始直後のサージを防止する。第３オフ制御部ターンオン後にゲート電圧が立ち上がってくる区間におけるゲート抵抗を上げる働きをする。これにより，ターンオン動作の前半区間におけるサージを防止する。短絡保護制御部は，短絡が発生した場合に駆動対象素子のゲート電圧を低下させ，駆動対象素子から負荷への電流供給を停止させる。ここで本発明では，短絡保護制御部が動作する際には，第１オフ制御部の制御により，ゲート抵抗が大きい状態にある。このため，短絡保護制御部による短絡保護制御が確実に行われる。
【００１５】
本発明は，絶縁ゲート型半導体素子のゲート電極に駆動信号を印加する絶縁ゲート型半導体素子の駆動方法であって，ターンオン動作開始後に，駆動対象素子のゲート電極へのゲート抵抗が大きい状態としてゲート電圧を上昇させ，駆動対象素子のゲート電圧が第１基準電圧以上に達したら駆動対象素子のゲート電極へのゲート抵抗が小さい状態に切り替える方法にも及ぶ。
【００１６】
ここにおいてさらに，ターンオン動作開始時には駆動対象素子のゲート電極へのゲート抵抗が小さい状態とし，駆動対象素子のゲート電圧が第１基準電圧より低い第２基準電圧以上，かつ，ゲート電圧の時間微分値が基準微分値以下となったら駆動対象素子のゲート電極へのゲート抵抗が大きい状態に切り替えることが望ましい。その後，駆動対象素子のゲート電圧が第１基準電圧以上に達して再びゲート抵抗が小さい状態に切り替えられることになる。
【発明の効果】
【００１７】
本発明によれば，サージ電圧の抑制およびターンオン損失の低減のみならず，短絡時の動作の安定性をも改善した絶縁ゲート型半導体素子の駆動装置およびその方法が提供されている。
【発明を実施するための最良の形態】
【００１８】
以下，本発明を具体化した最良の形態について，添付図面を参照しつつ詳細に説明する。本形態に係る絶縁ゲート型半導体素子の駆動回路は，図１に示すように構成されている。この回路図中，駆動対象たる絶縁ゲート型半導体素子は，並列に配置された２つのＩＧＢＴである。以下，これらのＩＧＢＴを対象素子Ｑ１，Ｑ２という。対象素子Ｑ１，Ｑ２は，図１の駆動回路により同様に駆動される。対象素子Ｑ１，Ｑ２はいずれも，センス用エミッタを備えたものである。図１の駆動回路は，駆動制御部分１と短絡保護制御部分２とに大別される。
【００１９】
駆動制御部分１は，対象素子Ｑ１，Ｑ２の基本的な駆動制御を行う部分である。このために駆動制御部分１は，駆動制御回路１０と，スイッチング素子Ｍ１，Ｍ２，Ｍ６と，コンパレータＣＭＰ１，ＣＭＰ２，ＣＭＰ３，ＣＭＰ７とを有している。スイッチング素子Ｍ１，Ｍ２，Ｍ６は，駆動制御回路１０の制御により，対象素子Ｑ１，Ｑ２のゲート電極への電圧の印加を操作する素子である。コンパレータＣＭＰ１，ＣＭＰ２，ＣＭＰ３は，対象素子Ｑ１，Ｑ２の実際のゲート電圧に基づいて，駆動制御回路１０へ情報を提供するものである。
【００２０】
スイッチング素子Ｍ１，Ｍ２は，相補的な動作により対象素子Ｑ１，Ｑ２のゲート電圧の基本操作を行う素子である。すなわち，スイッチング素子Ｍ１がオンであるときにはスイッチング素子Ｍ２はオフであり，対象素子Ｑ１，Ｑ２のゲート電極には電源電圧が印加される。これがオン状態である。一方，スイッチング素子Ｍ１がオフであるときにはスイッチング素子Ｍ２はオンであり，対象素子Ｑ１，Ｑ２のゲート電圧はグランドレベルに落とされる。これがオフ状態である。
【００２１】
スイッチング素子Ｍ１，Ｍ２から対象素子Ｑ１，Ｑ２に至る配線経路は途中，合流箇所Ｋ１で一旦合流し，そして分岐している。合流箇所Ｋ１とスイッチング素子Ｍ１，Ｍ２との間に，抵抗Ｒ１，Ｒ２が配置されている。また，合流箇所Ｋ１と対象素子Ｑ１，Ｑ２との間に，抵抗Ｒ３，Ｒ４が配置されている。抵抗Ｒ３，Ｒ４の抵抗値は同じである。スイッチング素子Ｍ１，Ｍ２は，ドライバＤＲ１，ＤＲ２を介して駆動制御回路１０から操作信号を受けるようになっている。
【００２２】
スイッチング素子Ｍ６は，オフ状態からオン状態へのターンオン時に一時的にゲート抵抗を低下させるためのものである。その動作タイミングの詳細は後述する。スイッチング素子Ｍ６から対象素子Ｑ１，Ｑ２に至る配線経路は途中，分岐点Ｋ２で分岐している。そして，抵抗Ｒ３と対象素子Ｑ１との間のノードＫ３，および抵抗Ｒ４と対象素子Ｑ２との間のノードＫ４に接続されている。ノードＫ３，Ｋ４と対象素子Ｑ１，Ｑ２との間は，さらに抵抗器を介することなく直に接続されている。
【００２３】
分岐点Ｋ２とノードＫ３との間に，抵抗Ｒ５とダイオードＤ１とが直列に配置されている。分岐点Ｋ２とノードＫ４との間にも，抵抗Ｒ６とダイオードＤ２とが直列に配置されている。ダイオードＤ１，Ｄ２はともに，スイッチング素子Ｍ６から対象素子Ｑ１，Ｑ２を充電する際の電流の向きに対して順方向である。スイッチング素子Ｍ６は，ドライバＤＲ６を介して駆動制御回路１０から操作信号を受けるようになっている。
【００２４】
コンパレータＣＭＰ１，ＣＭＰ２は，ゲート電圧Ｖgeがしきい値Ｖth1，Ｖth2以上であるか否かの情報を駆動制御回路１０に提供するものである。このためコンパレータＣＭＰ１，ＣＭＰ２は，ノードＫ４（Ｋ３でもよい）の電圧をしきい値Ｖth1，Ｖth2と比較するようになっている。コンパレータＣＭＰ３は，ゲート電圧Ｖgeの時間変化率ｄＶge／ｄｔが所定値以上であるか否かの情報を駆動制御回路１０に提供するものである。このため，合流箇所Ｋ１の電圧を時間微分する微分器１１が設けられている。コンパレータＣＭＰ３は，微分器１１の出力をしきい値Ｖth3と比較するようになっている。
【００２５】
短絡保護制御部分２は，短絡発生時に対象素子Ｑ１，Ｑ２を保護するための制御を行う部分である。このために短絡保護制御部分２は，スイッチング素子Ｍ３，Ｍ４と，短絡保護制御回路２０と，コンパレータＣＭＰ４，ＣＭＰ５，ＣＭＰ６とを有している。
【００２６】
スイッチング素子Ｍ３，Ｍ４は，短絡保護制御回路２０の制御により，短絡発生時に対象素子Ｑ１，Ｑ２のゲート電圧を低下させる素子である。このためにスイッチング素子Ｍ３，Ｍ４はそれぞれ，抵抗Ｒ８，Ｒ９を介して合流箇所Ｋ１に接続されている。
【００２７】
コンパレータＣＭＰ４，ＣＭＰ５は，対象素子Ｑ１，Ｑ２のセンス用エミッタで測定されるコレクタ電圧Ｖceに基づいて，対象素子Ｑ１，Ｑ２の負荷における短絡の発生を検知して短絡保護制御回路２０に報知するものである。コンパレータＣＭＰ４，ＣＭＰ５の出力は，オア結合されて短絡保護制御回路２０に入力されるようになっている。これにより，対象素子Ｑ１，Ｑ２のいずれか一方でも短絡状態になると，短絡保護動作が開始されるようになっている。
【００２８】
コンパレータＣＭＰ６は，短絡保護動作の開始後に，対象素子Ｑ１，Ｑ２のゲート電圧が所定の電圧（ここでは１０Ｖとしている）まで低下したか否かの情報を短絡保護制御回路２０に提供するものである。コンパレータＣＭＰ６は具体的には，ノードＫ４（Ｋ３でもよい）の電圧を定電圧と比較するようになっている。コンパレータＣＭＰ６の出力信号は，駆動制御部分１の駆動制御回路１０にも提供されるようになっている。
【００２９】
この駆動回路中の主な抵抗器の抵抗値は，次のように設定されているものとする。
抵抗Ｒ１，Ｒ２  ともに１０Ω
抵抗Ｒ３〜Ｒ６  いずれも５Ω
抵抗Ｒ７        １０００Ω
抵抗Ｒ８        ２０Ω
抵抗Ｒ９        １００Ω
以下，抵抗器の記号の「Ｒ」を「ｒ」で置き換えることによりその抵抗値を示すものとする。
【００３０】
上記の構成を有する駆動回路の基本的な動作を説明する。この駆動回路は通常時は前述のように，駆動制御部分１のスイッチング素子Ｍ１，Ｍ２により対象素子Ｑ１，Ｑ２のゲート電圧を操作する。ここで，通常時には短絡が発生していないので，短絡保護制御部分２のスイッチング素子Ｍ３，Ｍ４はいずれもオフである。このため，対象素子Ｑ１，Ｑ２のゲート電圧がスイッチング素子Ｍ３，Ｍ４を通じて低下してしまうことはない。
【００３１】
短絡発生時には短絡保護制御部分２により，図２に示す制御が行われる。オン状態中に短絡が発生すると対象素子Ｑ１，Ｑ２のコレクタ電流Ｉceが増加する。それによるコレクタ電圧Ｖceの低下をコンパレータＣＭＰ４またはＣＭＰ５が検知すると（図２中のＡ），短絡保護動作が開始される。
【００３２】
まず，スイッチング素子Ｍ３がオンされる。この時点ではスイッチング素子Ｍ１，Ｍ２の状態はそのまま（Ｍ１がオン，Ｍ２がオフ）とする。これにより合流箇所Ｋ１を，抵抗Ｒ１（１０Ω）を介して電源に接続された状態のまま，抵抗Ｒ８（２０Ω）を介してグランドに接続するのである。こうして対象素子Ｑ１，Ｑ２のゲート電圧Ｖgeを，緩やかに低下させてコレクタ電流Ｉceの低下を図る。ここで，対象素子Ｑ１，Ｑ２のゲート電圧Ｖgeを急激には低下させない。その理由は，急激なターンオフによるサージを発生させないためである。
【００３３】
この状態ではゲート電圧Ｖgeは，電源電圧を抵抗Ｒ１，Ｒ８で分圧した電圧，すなわち１０Ｖ程度までしか下がらない。そこで，ゲート電圧Ｖgeが１０Ｖまで下がったことがコンパレータＣＭＰ６により検知されると（図２中のＢ），スイッチング素子Ｍ１をオフし，スイッチング素子Ｍ４をオンする。これにより合流箇所Ｋ１は電源から切り離される。よってその後，ゲート電圧Ｖgeはグランドレベルに落ち，コレクタ電流Ｉceは停止することとなる。これが，短絡保護制御の基本である。なお，図２中のＡからＢまでの区間において，スイッチング素子Ｍ３，Ｍ４の両方をオンにしてもよい。
【００３４】
本形態では以上の基本動作に加えて，駆動制御部分１のスイッチング素子Ｍ６を利用して次のような動作を行う。
【００３５】
第１に，ターンオン時の動作を説明する。ターンオン時には，図３に示す動作が行われる。図３のタイミングチャートは，ターンオン時における，スイッチング素子Ｍ１，Ｍ６のオンオフ状態と，そのことによる対象素子Ｑ１，Ｑ２の状況の変化を示している。対象素子Ｑ１，Ｑ２の状況として具体的には，ゲート電圧Ｖge，その時間変化率ｄＶge／ｄｔ，コレクタ電流Ｉce，コレクタ電圧Ｖceの変化を示している。
【００３６】
図３において，時刻ｔ１以前はオフ状態であり，スイッチング素子Ｍ１，Ｍ６ともにオフである。このため，ゲート電圧Ｖgeおよびその時間変化率ｄＶge／ｄｔはともにゼロであり，コレクタ電流Ｉceもゼロである。コレクタ電圧Ｖceは最大である。
【００３７】
時刻ｔ１がターンオンの開始時刻である。このとき駆動制御回路１０に外部からターンオン信号が入力される。これにより，スイッチング素子Ｍ１がオンされる。ただしこの時点ではスイッチング素子Ｍ６はまだオンされない。スイッチング素子Ｍ１がオンされることにより，対象素子Ｑ１のゲート抵抗値ｒは，
ｒ ＝ ｒ１＋ｒ３
となる。時刻ｔ１以降，対象素子Ｑ１は，このゲート抵抗値ｒの状態で充電されていく。このことは，対象素子Ｑ２についても，ｒ３がｒ４で置き換えられること以外は同じである。いずれも，［００２９］の設定より，ゲート抵抗値ｒは１５Ωである。以下では，特に必要がない限り，代表して対象素子Ｑ１についてのみ述べる。
【００３８】
時刻ｔ１以降，対象素子Ｑ１が充電されることにより，ゲート電圧Ｖgeが上昇していく。これによりゲート電圧Ｖgeが対象素子Ｑ１のしきい値電圧Ｖthq に達すると，コレクタ電流Ｉceが流れ始める（時刻ｔ３）。またコレクタ電圧Ｖceが下降し始める。その後ゲート電圧Ｖgeはさらに上昇し，コレクタ電流Ｉceも増加していく。そしてコレクタ電流Ｉceは，時刻ｔ４でほぼ定常値に落ち着く。時刻ｔ４でスイッチング素子Ｍ６がオンされる。スイッチング素子Ｍ１はそのままオンであり続ける。この，ターンオンの開始時刻ｔ１から，コレクタ電流Ｉceが定常値に落ち着く時刻ｔ４までを区間１という。
【００３９】
区間１において，コレクタ電流Ｉceの時間変化率ｄＩce／ｄｔが大きすぎると，サージが発生してしまう。そこで図１の駆動回路では，区間１にスイッチング素子Ｍ６をオンしないことにより，区間１におけるゲート抵抗値ｒを，１５Ω（ｒ１＋ｒ３）という大きな値としている。これにより，コレクタ電流Ｉceの時間変化率ｄＩce／ｄｔを抑制し，サージを防止している。
【００４０】
コレクタ電流Ｉceが定常値となる時刻ｔ４以降は，対象素子Ｑ１において，ゲート−コレクタ間の容量に充電される。このためゲート電圧Ｖgeはほぼ一定となる。コレクタ電圧Ｖceはさらに下降していく。コレクタ電圧Ｖceの低下が落ち着くと（時刻ｔ５），その後ゲート電圧Ｖgeは再び緩やかに上昇する。この，時刻ｔ４から時刻ｔ５までを区間２という。
【００４１】
区間２では，スイッチング素子Ｍ１，Ｍ６がともにオンであるため，対象素子Ｑ１のゲート抵抗値ｒは，
ｒ ＝ [(ｒ１＋ｒ３)＊ｒ５]／(ｒ１＋ｒ３＋ｒ５)
となる。なお，抵抗Ｒ１，Ｒ３の直列接続の全体を１つの抵抗Ｒ１３と見なせば，この状態でのゲート抵抗は，抵抗Ｒ５と抵抗Ｒ１３との並列接続であると考えることができる。抵抗Ｒ１３の抵抗値ｒ１３は「ｒ１＋ｒ３」に等しいので，
ｒ ＝ (ｒ１３＊ｒ５)／(ｒ１３＋ｒ５)
となる。これは，［００２９］の設定より３．７５Ωであり，前述の区間１におけるゲート抵抗値ｒ（１５Ω）より小さい。２つの抵抗の並列接続なので抵抗値が小さいのである。
【００４２】
すなわち区間２では，区間１と比べてゲート抵抗値ｒを小さくしている。これにより，対象素子Ｑ１の充電に要する期間を短縮している。すなわち，区間２においてもゲート抵抗値ｒが大きいままだと，対象素子Ｑ１の充電に長時間を要し，ターンオン損失が大きい。これに対し本形態では，区間２におけるゲート電圧を小さくすることで，ターンオン損失を低減させている。
【００４３】
ここで，抵抗値の小さい抵抗Ｒ５が，対象素子Ｑ１のゲート電極の端子（ノードＫ３）に直接につながれている。このことにより，区間２におけるゲート抵抗値ｒが前述のように小さくなっている。このため，高速充電が可能なのである。もし，抵抗Ｒ５が合流箇所Ｋ１につながれていると，区間２におけるゲート抵抗値ｒは，
ｒ ＝ [(ｒ１＊ｒ５)／(ｒ１＋ｒ５)]＋ｒ３
で約８．３３Ωとなる。区間１の１５Ωよりは小さいが，充電時間の短縮効果はさほど大きくない。
【００４４】
なお，抵抗Ｒ５をノードＫ３に直接つないでおり，かつ，対象素子Ｑ１，Ｑ２が並列接続となっている。抵抗Ｒ５，Ｒ６が低抵抗であるため，もしダイオードＤ１，Ｄ２がないと，対象素子Ｑ１，Ｑ２のゲート電極導師が短絡されているに近い状況となってしまう。このことによるゲート電流の逆流のおそれは，ダイオードＤ１，Ｄ２により排除されている。対象素子が１つだけである場合にはこのようなダイオードは不要である。
【００４５】
図３に戻って，時刻ｔ５以降を区間３という。区間３では，時刻ｔ５の後，時刻ｔ７にてゲート電圧Ｖgeが最終的に飽和する。そして時刻ｔ５と時刻ｔ７との間の時刻ｔ６の時点で，スイッチング素子Ｍ６は再びオフにされる。時刻ｔ７でゲート電圧Ｖgeが飽和すると，ターンオン動作は終了し，定常的なオン状態となる。
【００４６】
スイッチング素子Ｍ６のオンオフ制御についてさらに説明する。スイッチング素子Ｍ６の状態を決定する要因は，
(１)ゲート電圧Ｖgeの時間変化率ｄＶge／ｄｔ
(２)ゲート電圧Ｖge
の２つである。
【００４７】
(１)については，ゲート電圧Ｖgeの時間変化率ｄＶge／ｄｔ（以下，単に「時間変化率ｄＶge／ｄｔ」という）が所定のしきい値Ｖ'th 以下であることが，スイッチング素子Ｍ６をオンにする条件である。この要因は，図３の区間１においてサージ防止の観点からゲート抵抗値ｒを大きくするための基本的な条件である。この条件による制御は，図１中のコンパレータＣＭＰ３の出力により実現される。
【００４８】
(２)については，ゲート電圧Ｖgeが所定の第１しきい値Ｖth1と第２しきい値Ｖth2(Ｖth1＜Ｖth2)の間にあることが，スイッチング素子Ｍ６をオンにする条件である。この要因は，ターンオン開始直後およびターンオン動作終了後において，スイッチング素子Ｍ６のオンを禁止する特別な条件である。この条件による制御は，図１中のコンパレータＣＭＰ１（Ｖth1），ＣＭＰ２（Ｖth2）の出力により実現される。
【００４９】
スイッチング素子Ｍ６は実際には，(１)と(２)の両方の要因でいずれもオンにされるべき場合に限りオンにされる。このため図１中の駆動制御回路１０には，図４に示すように，コンパレータＣＭＰ１〜３の出力とＣＭＰ７の元信号とをアンド結合してドライバＤＲ６への指示信号を切り替える多入力アンド回路が内蔵されている。このことによる動作を，図３に立ち返って説明する。図３中の「Ｍ６ＯＮ許可／禁止(１)」は，上記の(１)によりスイッチング素子Ｍ６のオンが許可されるか禁止されるかを示している。「Ｍ６ＯＮ許可／禁止(２)」は，上記の(２)によりスイッチング素子Ｍ６のオンが許可されるか禁止されるかを示している。
【００５０】
まず(１)について見ると，時刻ｔ１のわずかに後の，時間変化率ｄＶge／ｄｔがしきい値Ｖ'thに達したときから，時間変化率ｄＶge／ｄｔがしきい値Ｖ'thを下回る時刻ｔ４までが「禁止」である。時刻ｔ４以降は「許可」である。次に(２)について見ると，ゲート電圧Ｖgeが第１しきい値Ｖth1 に達する時刻ｔ２までは「禁止」である。時刻ｔ２から，ゲート電圧Ｖgeが第２しきい値Ｖth2 に達する時刻ｔ６までは「許可」である。時刻ｔ６の後は再び「禁止」である。これにより，(１)と(２)がともに「許可」である時刻ｔ４から時刻ｔ６までの間のみで，スイッチング素子Ｍ６がオンされているのである。スイッチング素子Ｍ６がオンである期間は，区間２の全部と，区間３のうち始めの部分である。
【００５１】
このように(１)の条件に加えて(２)の条件を課していることにより，次の効果がある。    
【００５２】
第１に，ターンオン動作のごく初期において，スイッチング素子Ｍ６がオンしてしまうことが防止される。すなわち，時間変化率ｄＶge／ｄｔは，ターンオン動作の開始（時刻ｔ１）とともにゼロから立ち上がる。このため，時間変化率ｄＶge／ｄｔがしきい値Ｖ'thに達して(１)の条件が「禁止」になるまでの間にわずかながらタイムラグがある。
【００５３】
このため，(１)の条件のみでスイッチング素子Ｍ６を制御していると，この間にスイッチング素子Ｍ６がオンしてしまうことがある。これにより，ゲート抵抗値ｒが低い状態のままコレクタ電流Ｉceが急速に立ち上がってしまうことがある。このコレクタ電流Ｉceの立ち上がりはμ秒オーダーの急激な動きであり，スイッチング素子Ｍ６を制御する回路の応答速度より速い。このため，立ち上がりが検出されてからスイッチング素子Ｍ６をオフしていしたのでは間に合わない。これにより大きなリカバリーサージが発生するおそれがある。本形態では(２)の条件を加えることで，このような事態を防止しているのである。言い替えると，ターンオン動作のごく初期におけるゲート抵抗値ｒの高さを担保しているのである。
【００５４】
第２に，ターンオン動作終了後の定常的なオン状態において，万一短絡が発生した場合に備えた保護を行っている。短絡発生時には前述のように短絡保護制御部分２による保護動作が行われる。
【００５５】
しかしながらこのときにスイッチング素子Ｍ６がオンしていると，その際の図２中ＡからＢまでの期間における等価回路は，図５に示される状態となる。図５では，対象素子Ｑ１をコンデンサと見なしている。図５の状態では，スイッチング素子Ｍ６がオンであるため，対象素子Ｑ１のゲート電極は抵抗Ｒ５を介して電源とつながっている。このためゲート抵抗値ｒが，［００４１］で説明したように小さい（３．７５Ω）。したがって，スイッチング素子Ｍ３をオンさせても，ゲート電圧Ｖgeはなかなか低下し難い。
【００５６】
そのため，図２で説明した短絡保護動作がうまく機能しない。すなわちこのような状況で短絡保護動作を機能させるためには，抵抗Ｒ８の抵抗値を，［００２９］に示した設定よりずっと小さくしなければならない。しかしそうすると短絡保護動作時に，電源→抵抗Ｒ１，Ｒ３，Ｒ５→抵抗Ｒ８→グランドの経路自体が短絡しているに近い状況となってしまう。このため，抵抗Ｒ８の抵抗値の設定が非常に困難である。
【００５７】
そこで本形態では，図３中の時刻ｔ６以降はスイッチング素子Ｍ６をオフにしている。このため，短絡発生時の図２中ＡからＢまでの期間における等価回路は，図６に示される状態となる。図６の状態では，スイッチング素子Ｍ６がオフであるため，対象素子Ｑ１のゲート電極は抵抗Ｒ１，Ｒ３の経路でのみ電源とつながっている。このためゲート抵抗値ｒが，［００３７］で説明したように大きい（１５Ω）。したがって，スイッチング素子Ｍ３をオンさせることにより，ゲート電圧Ｖgeは狙いどおり緩やかに低下する。そのため，図２で説明した短絡保護動作が有効に機能する。
【００５８】
一方，スイッチング素子Ｍ６の本来の役割は，ターンオン損失の低減のため，図３の区間２におけるゲート抵抗を下げることである。ターンオン動作終了後の定常的なオン状態では，ゲート抵抗が高い状態であっても何ら問題はない。このために本形態では，コンパレータＣＭＰ２を設けているのである。これにより，ゲート電圧Ｖgeが第２しきい値Ｖth2 を上回っている場合にはスイッチング素子Ｍ６をオフに固定する制御を追加している。こうして，短絡保護動作が安定的に行われるようにしている。また，抵抗Ｒ８の抵抗値の設定を容易にしている。
【００５９】
なお，図３を見ると，スイッチング素子Ｍ６がオフされてからゲート電圧Ｖgeが飽和するまでに若干のタイムラグ（時刻ｔ６→ｔ７）がある。厳密にいえばこのタイムラグの間にはターンオン損失が存在する。しかしながらこのタイムラグは短く，これによるターンオン損失はごく僅かでしかない。第２しきい値Ｖth2 を上げてゲート電圧Ｖgeの飽和値に近づけるほど，このタイムラグを短縮できる。その分ターンオン損失を減らせることになる。しかし，第２しきい値Ｖth2 がゲート電圧Ｖgeの飽和値を上回ってしまうと，定常的なオン状態でスイッチング素子Ｍ６がオンしたままとなってしまう。これでは前述の確実な短絡保護動作が実現されない。このことによる不利益の方が大きい。
【００６０】
以上詳細に説明したように本実施の形態によれば，対象素子Ｑ１のゲート端子（ノードＫ３）に低抵抗の抵抗Ｒ５を直接につないでいる。これによりゲート抵抗を下げ，ターンオン時に対象素子Ｑ１が速やかに充電されるようにしている。こうして，ターンオン損失を低減させている。また，ゲート電圧Ｖgeが第１しきい値Ｖth1 に達するまでは，スイッチング素子Ｍ６をオフに固定している。これにより，ターンオン動作の開始直後におけるサージの発生を防止している。
【００６１】
また，ゲート電圧Ｖgeが飽和する前に第２しきい値Ｖth2 に達した時点でスイッチング素子Ｍ６をオフに固定している。これにより，定常的なオン状態におけるゲート抵抗値ｒを上げ，短絡があった場合の保護動作の確実を期している。特に，対象素子Ｑ１，Ｑ２がハイブリッドカーのインバータに使用するものである場合には，短絡発生時の対策が必須である。このため，本形態のように短絡保護動作の確実を期すことの意義が大きい。また，抵抗Ｒ５に直列にダイオードＤ１を設け，ゲート電流の逆流を防止している。
【００６２】
なお，本実施の形態は単なる例示であり，本発明を何ら拘束するものではない。したがって本発明は，その要旨を逸脱することなく種々の変形，改良が可能であることはいうまでもない。例えば，微分器１１への入力を，コンパレータＣＭＰ１，ＣＭＰ２，ＣＭＰ６への入力と同じくノードＫ４からとるようにとてもよい。また，抵抗Ｒ５を，ダイオードＤ１とノードＫ３との間に置いてもよい。
【図面の簡単な説明】
【００６３】
【図１】実施の形態に係る絶縁ゲート型半導体素子の駆動回路の構成を示す回路図である。
【図２】実施の形態に係る絶縁ゲート型半導体素子の駆動回路における短絡保護動作を示すタイミングチャートである。
【図３】実施の形態に係る絶縁ゲート型半導体素子の駆動回路におけるターンオン時の動作を示すタイミングチャートである。
【図４】駆動制御回路の一部分を示す回路図である。
【図５】スイッチング素子Ｍ６がオンしたまま短絡保護動作が行われた場合の等価回路図である。
【図６】スイッチング素子Ｍ６がオフされた状態で短絡保護動作が行われた場合の等価回路図である。
【符号の説明】
【００６４】
ＣＭＰ１          コンパレータ（第２オフ制御部）
ＣＭＰ２          コンパレータ（第１オフ制御部）
ＣＭＰ３          コンパレータ（第３オフ制御部）
Ｄ１，Ｄ２        ダイオード
Ｋ３              ノード（合流点）
Ｍ１              スイッチング素子（第１駆動信号出力部）
Ｍ６              スイッチング素子（第２駆動信号出力部）
Ｑ１，Ｑ２        対象素子
Ｒ１，Ｒ３，Ｒ４  抵抗（第１抵抗）
Ｒ５，Ｒ６        抵抗（第２抵抗）
２０              短絡保護制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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