(57)【要約】【課題】高集積化及び高信頼性を実現した半導体集積回路装置を提供する。【解決手段】第１電圧電源で動作するＣＭＯＳ回路により形成された信号で、上記第１電圧電源よりも高い第２電圧電源に対応した出力信号を形成する出力回路を制御する半導体集積回路装置である。上記ＣＭＯＳ回路のうち、そのラッチアップ状態によって上記出力ＭＯＳＦＥＴを同時にオン状態にさせる可能性を持つ回路部分のＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴは、絶縁性分離手段により互いに電気的に分離された半導体領域に振り分けて形成する。上記第１回路部分を除く第２回路部分は、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとが絶縁性分離手段により電気的に分離された同じ半導体領域内に形成する。【選択図】図１
2007142012.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧電源で動作するＣＭＯＳ回路と、
上記第１電圧電源よりも高い第２電圧電源に対応した出力信号を形成する第１出力ＭＯＳＦＥＴと、回路の接地電位に対応した出力信号を形成する第２出力ＭＯＳＦＥＴとを有する出力回路と、
上記第２電圧電源で動作し、上記ＣＭＯＳ回路で形成された内部信号を受けて、上記第１ＭＯＳＦＥＴのゲートに供給される駆動信号を形成するレベルシフト回路とを備え、
上記ＣＭＯＳ回路のうち、そのラッチアップ状態によって上記第１出力ＭＯＳＦＥＴと第２出力ＭＯＳＦＥＴとを同時にオン状態にさせる可能性を持つＰチャネルＭＯＳＦＥＴにより形成される第１回路部分とＮチャネルＭＯＳＦＥＴにより形成される第２回路部分とは、絶縁性分離手段により互いに電気的に分離された半導体領域に振り分けられて形成され、
上記ＣＭＯＳ回路のうち、上記第１回路部分及び第２回路部分を除く第３回路部分は、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを有し、絶縁性分離手段により電気的に分離された同じ半導体領域内に形成されてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記絶縁性分離手段は、ＳＯＩ構造を用いるものであることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記ＣＭＯＳ回路で形成された内部信号を受けて、上記第２出力ＭＯＳＦＥＴのゲートに供給される駆動信号を形成する駆動回路を更に備えてなることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記第１出力ＭＯＳＦＥＴは、ＰチャネルＭＯＳＦＥＴであり、
上記第２出力ＭＯＳＦＥＴは、ＮチャネルＭＯＳＦＥＴであり、
上記駆動回路は、ＣＭＯＳインバータ回路からなり、
上記レベルシフト回路及び上記ＣＭＯＳインバータ回路を構成するＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴ、上記第１出力ＭＯＳＦＥＴを構成するＰチャネルＭＯＳＦＥＴ及び上記第２出力ＭＯＳＦＥＴを構成するＮチャネルＭＯＳＦＥＴは、それぞれが電気的に分離された素子形成領域に形成され、かつ、上記第２電圧電源に対応した高耐圧構造とされてなることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記第１回路部分のＰチャネルＭＯＳＦＥＴは、複数個が同じ第１半導体領域に形成されるものであり、
上記第２回路部分のＮチャネルＭＯＳＦＥＴは、複数個が同じ第２半導体領域に形成されるものであることを特徴とする半導体集積回路装置。
【請求項６】
請求項５において、
上記第１電圧は、論理回路用の低電圧であり、
上記第２電圧は、プラズマ・ディスプレイ・パネルのアドレス電極に与えられるべき表示出力信号に対応した高電圧であることを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
上記レベルシフト回路は、
第１電圧電源に対応した相補的な内部信号がそれぞれのゲートに供給され、ソースに回路の接地電位が与えられた第１及び第２ＮチャネルＭＯＳＦＥＴと、
上記第１及び第２ＮチャネルＭＯＳＦＥＴのドレインと上記第２電圧電源との間に設けら、ゲートとドレインとが交差接続されてラッチ形態とされた第３及び第４ＰチャネルＭＯＳＦＥＴとを有することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、例えばＰＤＰ（プラズマ・ディスプレイ・パネル）のアドレス電極ドライバのように低振幅信号から高電圧出力信号を形成するような半導体集積回路装置に利用して有効な技術に関するものである。
【背景技術】
【０００２】
ＰＤＰのアドレス電極に表示データに従うアドレスパルス信号を与えるアドレスドライバの例として、特開平１０−１２３９９８号公報がある。このアドレスドライバは、特開平１０−１２３９９８号公報の図２５に示されているように、ＮチャネルＭＯＳＦＥＴＮ１とＮ２をプッシュプル形態に接続して出力回路を構成し、高電圧側の出力ＭＯＳＦＥＴＮ２をオン状態にさせる駆動電圧をＰチャネルＭＯＳＦＥＴＰ１で形成し、かかるＰチャネルＭＯＳＦＥＴＰ１のゲートに与えられる制御信号を形成するためのレベルシフト回路として、抵抗Ｒ１，Ｒ２とＮチャネルＭＯＳＦＥＴＮ３からなるインバータ回路を用いている。なお、上記ＰチャネルＭＯＳＦＥＴＰ１は、抵抗Ｒ１を介してＮチャネルＭＯＳＦＥＴＮ１が接続されて、上記ＮチャネルＭＯＳＦＥＴＮ２をオフ状態にさせる駆動信号が形成される。
【特許文献１】特開平１０−１２３９９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記アドレスドライバでは、ＮチャネルＭＯＳＦＥＴＮ２を用いてハイレベルの出力信号を形成するので、そのしきい値電圧分だけ出力信号のレベルが低下してしまう。また、ＰチャネルＭＯＳＦＥＴをＰ１のゲート電圧を形成するのに抵抗Ｒ１とＲ２を用いたレベル変換（レベルシフト）回路を用いており、ＰチャネルＭＯＳＦＥＴをオン状態にさせる間直流電流が流れてしまうという問題がある。そこで、本願発明者等においては、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを用いたＣＭＯＳ構成の出力回路を構成し、ＰチャネルＭＯＳＦＥＴのゲートには、低消費電力のレベルシフト回路を用いることを検討した。
【０００４】
ＰＤＰアドレスドライバは２つの異なる電源電圧により駆動される。つまり、表示信号や表示タイミング等を形成する論理回路部は、例えば５Ｖ程度の低い電圧とされるのに対して、ＰＤＰのアドレス電極に供給される出力信号は２０Ｖ〜８０Ｖのように高動作電圧とされる。ＰＤＰアドレスドライバでは、１つの半導体集積回路装置より１２６個等のように多数のドライバが形成されており、そのうちの１つのドライバにおいて、上記ハイレベル出力を行う出力ＭＯＳＦＥＴとロウレベル出力を行う出力ＭＯＳＦＥＴとを同時にオン状態にさせてしまうような異常状態が発生すると、そこに過大電流が流れて一瞬にして素子破壊に至り、半導体集積回路装置として不良となってしまうという現象が生じる。
【０００５】
このような半導体集積回路装置の不良は、一瞬に素子破壊に至るために現象観察が難しくて真の原因究明が困難である。本願発明者においては、上記低電圧で動作するＣＭＯＳ回路でのラッチアップに原因の一つが在るのではないかと推測し、強制的にＣＭＯＳ回路にラッチアップを生じさせるという実験を行ったところ、上記素子破壊を確認することができた。この実験結果から、上記低電圧で動作するＣＭＯＳ回路にラッチアップ対策を行うことの重要性に到達した。本願発明者においては、ＣＭＯＳラッチアップを確実に防止するために、ＳＯＩプロセス等による絶縁分離層によってＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを分離して寄生サイリスタ素子が形成されないようにすることを考えた。しかしながら、ＣＭＯＳ回路を構成する微細で多数の素子を逐一分離することはＣＭＯＳ回路の高集積化が損なわれて現実的な解決策とはなり得ない。
【０００６】
この発明の目的は、高集積化及び高信頼性を実現した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１電圧電源で動作するＣＭＯＳ回路により形成された信号で、上記第１電圧電源よりも高い第２電圧電源に対応した出力信号を形成する出力回路を制御する半導体集積回路装置において、上記ＣＭＯＳ回路のうち、そのラッチアップ状態によって上記出力ＭＯＳＦＥＴを同時にオン状態にさせる可能性を持つ回路部分のＰチャネルＭＯＳＦＥＴで構成される第１回路部分とＮチャネルＭＯＳＦＥＴで構成される第２回路部分は、絶縁性分離手段により互いに電気的に分離された半導体領域に振り分けて形成し、上記第１回路部分を除く第２回路部分は、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとが絶縁性分離手段により電気的に分離された同じ半導体領域内に形成する。
【０００８】
第２回路部分でラッチアップが発生しても、その異常状態を第１及び第２回路部分で吸収させることにより同時オンによる出力ＭＯＳＦＥＴ破壊が防止できる。
【発明を実施するための最良の形態】
【０００９】
図１には、この発明に係るＰＤＰのアドレス電極を駆動する半導体集積回路装置の一実施例の概略回路図が示されている。この実施例の半導体集積回路装置は、ＣＭＯＳロジック部と、出力ドライバ部とから構成される。上記出力ドライバ部は、上記ＣＭＯＳロジック部により形成された表示信号により駆動されるレベルシフト回路とアドレスドライバ又はデータドライバ（以下、単に出力回路という）からなる。上記レベルシフト回路は、例えば５Ｖのような低電圧電源ＶＣＣ２で動作するＣＭＯＳロジック部からなる内部回路で形成された低信号振幅を、例えば２０〜８０Ｖのような高電圧電源ＶＣＣ１に対応した大振幅信号にレベルシフトを行うために設けられる。出力回路は、上記高電圧電源ＶＣＣ１により動作するＰチャネル出力ＭＯＳＦＥＴＭ８とＮチャネル出力ＭＯＳＦＥＴＭ７からなるＣＭＯＳ出力回路で構成される。
【００１０】
上記Ｐチャネル出力ＭＯＳＦＥＴＭ８は、上記ＣＭＯＳロジック部で形成された低振幅信号の表示信号を上記大振幅信号にレベル変換するレベルシフト回路でスイッチ制御（駆動）される。つまり、上記ＣＭＯＳロジック部で形成された低振幅の相補入力信号ＩＮ１とＩＮ２は、ＮチャネルＭＯＳＦＥＴＭ１とＭ２のゲートに供給される。これらのＭＯＳＦＥＴＭ１とＭ２のソースは回路の接地電位ＧＮＤが与えられる。上記ＭＯＳＦＥＴＭ１とＭ２のドレインと高電圧電源ＶＣＣ１との間には、ゲートとドレインとが交差接続されたラッチ形態のＰチャネルＭＯＳＦＥＴＭ３とＭ４が設けられる。ＭＯＳＦＥＴＭ４とＭ２のドレイン接続点から得られる出力信号は、上記高電圧ＶＣＣ２にレベル変換され。上記入力信号ＩＮ１に対応した同相信号とされ、上記Ｐチャネル出力ＭＯＳＦＥＴＭ８のゲートに伝えられる。
【００１１】
回路の接地電位に対応した出力信号を形成するＮチャネル出力ＭＯＳＦＥＴＭ７は、上記低電圧電源ＶＣＣ２で動作する駆動回路としてのＣＭＯＳインバータ回路でスイッチ制御される。つまり、上記ＣＭＯＳロジック部で形成された低振幅の相補入力信号ＩＮ３は、ＮチャネルＭＯＳＦＥＴＭ５とＰチャネルＭＯＳＦＥＴＭ６のゲートに供給される。上記ＰチャネルＭＯＳＦＥＴＭ６のソースは、低電圧電源ＶＣＣ２に接続され、上記ＮチャネルＭＯＳＦＥＴＭ５のソースは回路の接地点ＧＮＤに接続される。そして、これらのＭＯＳＦＥＴＭ５とＭ６の共通接続されたドレインが上記出力ＭＯＳＦＥＴＭ７のゲートに接続される。上記ＰチャネルＭＯＳＦＥＴＭ８とＮチャネルＭＯＳＦＥＴＭ７のドレインが共通に接続されて出力端子ＤＯとされる。
【００１２】
上記レベルシフト回路において、入力信号ＩＮ１がハイレベルで入力信号ＩＮ２がロウレベルなら、ＮチャネルＭＯＳＦＥＴＭ１がオン状態にＮチャネルＭＯＳＦＥＴＭ２がオフ状態となる。上記ＮチャネルＭＯＳＦＥＴＭ１のオン状態により接地電位をＰチャネルＭＯＳＦＥＴＭ４のゲートに伝えるので、かかるＭＯＳＦＥＴＭ４をオン状態にする。上記ＭＯＳＦＥＴＭ４のオン状態によりＰチャネルＭＯＳＦＥＴＭ３のゲートを高電圧電源ＶＣＣ２のレベルにするので、かかるＰチャネルＭＯＳＦＥＴＭ３をオフ状態にする。したがって、入力信号ＩＮ１に対応した５Ｖ（ＶＣＣ２）のハイレベルは、上記２０Ｖ〜８０Ｖ（ＶＣＣ１）のハイレベルに変換される。このようなハイレベルの出力を受けて、上記Ｐチャネル出力ＭＯＳＦＥＴＭ８はオフ状態にされる。
【００１３】
ＣＭＯＳロジック部において、入力信号ＩＮ１がロウレベルで入力信号ＩＮ２がハイレベルなら、レベルシフト回路のＮチャネルＭＯＳＦＥＴＭ１がオフ状態にＮチャネルＭＯＳＦＥＴＭ２がオン状態となる。上記ＮチャネルＭＯＳＦＥＴＭ２のオン状態により接地電位をＰチャネルＭＯＳＦＥＴＭ３のゲートに伝えるので、かかるＭＯＳＦＥＴＭ３をオン状態にする。上記ＭＯＳＦＥＴＭ３のオン状態によりＰチャネルＭＯＳＦＥＴＭ４のゲートを高電圧電源ＶＣＣ２のレベルにするので、かかるＰチャネルＭＯＳＦＥＴＭ４をオフ状態にする。したがって、上記ＭＯＳＦＥＴＭ２のオン状態により形成される接地電位のようなロウレベルを形成する。このようなロウレベルの出力を受けて、上記Ｐチャネル出力ＭＯＳＦＥＴＭ８はオン状態にされる。
【００１４】
ＣＭＯＳロジック部において、入力信号ＩＮ３がロウレベルなら、駆動回路のＰチャネルＭＯＳＦＥＴＭ６がオン状態にＮチャネルＭＯＳＦＥＴＭ５がオフ状態になる。したがって、ＰチャネルＭＯＳＦＥＴＭ６のオン状態により駆動回路の出力が低電圧電源ＶＣＣ２のレベルにするので、Ｎチャネル出力ＭＯＳＦＥＴＭ７がオン状態になる。逆に、上記入力信号ＩＮ３がハイレベルなら、駆動回路のＮチャネルＭＯＳＦＥＴＭ５がオン状態にＰチャネルＭＯＳＦＥＴＭ６がオフ状態になる。したがって、ＮチャネルＭＯＳＦＥＴＭ５のオン状態により駆動回路の出力が回路の接地電位のレベルにするので、Ｎチャネル出力ＭＯＳＦＥＴＭ７がオフ状態になる。
【００１５】
上記ＣＭＯＳロジック部には、出力端子ＤＯの出力レベルの切り替わり時において、つまりは出力信号がハイレベルからロウレベルに変化するとき、及びロウレベルからハイレベルに変化するときにおいて、上記Ｎチャネル出力ＭＯＳＦＥＴＭ７とＰチャネル出力ＭＯＳＦＥＴＭ８とが共にオフ状態となるようなデッドタイムを設けるように上記入力信号ＩＮ１〜ＩＮ３を形成する。例えば、出力信号をハイレベルからロウレベルに変化させるときには、ハイレベル出力のためにオン状態となっているＰチャネルＭＯＳＦＥＴＭ８をオフ状態にしてから、ロウレベル出力に変化させるＮチャネルＭＯＳＦＥＴＭ７をオン状態にするように切り替える。逆に、出力信号をロウレベルからハイレベルに変化させるときには、ロウレベル出力のためにオン状態となっているＮチャネルＭＯＳＦＥＴＭ７をオフ状態にしてから、ハイレベル出力に変化させるＰチャネルＭＯＳＦＥＴＭ８をオン状態にするように切り替える。
【００１６】
上記のようなデットタイムを持つようにされた入力信号ＩＮ１〜ＩＮ３は、インバータ回路Ｎ３〜Ｎ６、遅延回路ＤＬＹ及びゲート回路Ｇ６、Ｇ７から構成される。表示データは、インバータ回路Ｎ３とＮ４を通してナンドゲート（ＮＡＮＤ）回路Ｇ６とノアゲート（ＮＯＲ）回路Ｇ７の一方の入力に供給される。これらのゲート回路Ｇ６とＧ７の他方の入力には、上記表示データを遅延させる遅延回路ＤＬＹの遅延信号が供給される。上記ナンドゲート回路Ｇ６の出力信号は、Ｐチャネル出力ＭＯＳＦＥＴＭ８のスイッチ制御信号とされるものであり、上記レベルシフト回路の入力信号ＩＮ１とされる。上記ナンドゲート回路Ｇ６の出力信号はＣＭＯＳインバータ回路Ｎ５で反転されて、上記レベルシフト回路の入力信号ＩＮ２が形成される。上記ナンドゲート回路Ｇ７の出力信号は、Ｎチャネル出力ＭＯＳＦＥＴのスイッチ制御信号とされるものであり、ＣＭＯＳインバータ回路Ｎ６により上記駆動回路の入力信号ＩＮ３が形成される。
【００１７】
上記遅延回路ＤＲＹと上記ゲート回路Ｇ６、Ｇ７の組合せにより次のようなスイッチ制御信号が形成される。表示データがハイレベル（論理１）からロウレベル（論理０）に変化するときには、ナンドゲート回路Ｇ６の出力信号が遅延回路ＤＬＹの遅延信号に無関係に早いタイミングでハイレベルとなって、ＰチャネルＭＯＳＦＥＴＭ８をオフ状態にする。ノアゲート回路Ｇ７の出力信号は、遅延回路ＤＬＹにより遅れてロウレベルが伝えられたときにハイレベルになって遅れてＮチャネルＭＯＳＦＥＴＭ７をオン状態にする。逆に、表示データがロウレベル（論理０）からハイレベル（論理１）に変化するときには、ノアゲート回路Ｇ７の出力信号が遅延回路ＤＬＹの遅延信号に無関係に早いタイミングでロウレベルとなって、ＮチャネルＭＯＳＦＥＴＭ７をオフ状態にする。ナンドゲート回路Ｇ６の出力信号は、遅延回路ＤＬＹにより遅れてハイレベルが伝えられたときにロウレベルになって遅れてＰチャネルＭＯＳＦＥＴＭ８をオン状態にする。逆に、このようにして、上記遅延回路ＤＬＹによりデッドタイムを設けるようすることができる。
【００１８】
上記表示データは、シフトレジスタＳＲ及びラッチ回路ＬＴとゲート回路Ｇ１〜Ｇ５及びインバータ回路Ｎ１，Ｎ２からなる論理回路で形成される。これらの論理回路は、主として表示データをシリアルに取り込んで、パラレルに出力させるシリアル／パラレル変換動作を行う。信号ＲＬは、シフト方向を設定する制御信号であり、信号ＲはＲシフト表示入力データ、信号ＬはＬシフト入力表示データである。ゲート回路Ｇ１〜Ｇ３及びインバータ回路からなる論理回路を通してシフトレジスタＳＲの単位回路の入力端子ｄに供給される。信号ＣＬＫは、シフト動作を行うクロック信号である。シフトレジスタＳＲの単位回路の出力信号ｑは、一方においてパラレル出力のためのラッチ回路ＬＴのデータ入力ｄに伝えられ、他方においてシリアリ入力のための他のシフトレジスタＳＲの単位回路の上記入力端子Ｒ又はＬに伝えられる。ラッチ回路ＬＴは、ラッチ信号ＬＡＴにより上記シフトレジスタＳＲに取り込まれた表示データを取り込む。制御信号ＳＴＢ及びＳＵＳは、ＰＦＤの表示動作のために、各表示信号を一斉にハイレベル／ロウレベルに設定するために用いられる。
【００１９】
この実施例では、出力ＭＯＳＦＥＴＭ７とＭ８による同時オン状態による素子破壊を防止するために、ＣＭＯＳロジック部でのラッチアップが発生してレベルが不安定状態になって、上記ＭＯＳＦＥＴＭ７とＭ８を同時にオン状態にさせる可能性を持つ回路である上記インバータ回路Ｎ３〜Ｎ６及びゲート回路Ｇ６，Ｇ７については、それぞれを構成するＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを素子分離する。もしも、遅延回路ＤＬＹをＣＭＯＳインバータ回路のようなＣＭＯＳ回路で構成するなら、かかるＭＯＳＦＥＴも上記同様にＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを素子分離する。ここで、素子分離とは、絶縁性分離領域により分離される構造を意味し、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴを構成する半導体領域によって寄生サイリスタ素子が形成されないようにする。この結果、半導体領域が如何なる電位状態になろうとも、かかる回路ではチッチアップは発生しない。
【００２０】
これに対して、上記のようにシリアル／パラレル変換等を行って表示データを形成するインバータ回路Ｎ１、Ｎ２や、シフトレジスタＳＲ、ラッチ回路ＬＴ及びゲート回路Ｇ１〜Ｇ５を構成するＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴは、一般的なＣＭＯＳ回路の構造が採用され、ＰＮ接合により電気的に分離されたウェル領域にそれぞれが形成される。つまり、これらの回路を構成するＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとは、上記素子分離されるＭＯＳＦＥＴとは異なり、絶縁性分離領域に形成される１つの半導体領域において上記ＰＮ接合により分離されたウェル領域に形成される。
【００２１】
上記出力ドライバ部のＭＯＳＦＥＴは、特に制限されないが、ＭＯＳＦＥＴＭ１〜Ｍ８は、絶縁性分離領域により分離された領域にそれぞれ１個ずつ分離された状態で形成される。そして、これらのＭＯＳＦＥＴＭ１〜Ｍ８は、上記高電圧電源ＶＣＣ１に対応した高耐圧構造にされる。
【００２２】
図２には、この発明に係るＰＤＰのアドレス電極を駆動する半導体集積回路装置の他の一実施例の概略回路図が示されている。この実施例は、前記図１の変形例であり、上記のようなデットタイムを持つようにされた入力信号ＩＮ１〜ＩＮ３を形成する回路部分が異なっている。他の構成は、前記図１と同様であるので詳細な説明を省略する。この実施例では、インバータ回路Ｎ５〜Ｎ９により上記入力信号ＩＮ１〜ＩＮ３を形成する。この実施例では、レベルシフト回路での信号遅延、駆動回路での信号遅延やインバータ回路Ｎ７〜Ｎ９の素子定数を適当に選ぶことにより、前記のように出力ＭＯＳＦＥＴＭ７とＭ８とが同時にオン状態にならないに制御するものである。そして、これらのインバータ回路Ｎ５〜Ｎ９は、前記図１と同様に素子分離される。
【００２３】
図３には、ＣＭＯＳロジック部の一実施例の概略素子断面図が示されている。同図においては、前記図１、図２のインバータ回路Ｎ１〜Ｎ２、ゲート回路Ｇ１〜Ｇ５及びシフトレジスタＳＲやラッチ回路ＬＴを構成するＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの例が示されている。シリコン等からなる支持基板の表面にシリコン酸化膜ＳｉＯ２が設けられ、その上にＮ型半導体領域が形成されている。このＮ型半導体領域は、底面側が酸化膜ＳｉＯ２により、周囲がＵ溝とそこに形成された酸化膜からなる絶縁性分離手段によって分離されるという、ＳＯＩ構造とされる。
【００２４】
上記Ｎ型半導体領域は、ＰチャネルＭＯＳＦＥＴが形成される。このＰチャネルＭＯＳＦＥＴは、Ｐ＋層からなる一対のソース，ドレイン領域と、かかるソース，ドレイン領域間のＮ型半導体領域表面に形成されたゲート絶縁膜及びその上に形成された導電性ポリシコンからなるようなゲート電極によって構成される。また、Ｐ型ウェルＰＷＥＬが形成された部分にＮチャネルＭＯＳＦＥＴが形成される。このＮチャネルＭＯＳＦＥＴは、Ｎ＋層からなる一対のソース，ドレイン領域と、かかるソース，ドレイン領域間のＰ型ウェル領域表面に形成されたゲート絶縁膜及びその上に形成された導電性ポリシコンからなるようなゲート電極によって構成される。
【００２５】
上記Ｎ型半導体領域は、複数のＰチャネルＭＯＳＦＥＴが形成される。また、上記Ｐ型ウェル領域には複数のＮチャネルＭＯＳＦＥＴが形成される。つまり、前記インバータ回路Ｎ１〜Ｎ２、ゲート回路Ｇ１〜Ｇ５及びシフトレジスタＳＲやラッチ回路ＬＴを構成する全てのＰチャネルＭＯＳＦＥＴは、上記Ｎ型半導体領域内に形成される。ＮチャネルＭＯＳＦＥＴは、上記インバータ回路Ｎ１〜Ｎ２、ゲート回路Ｇ１〜Ｇ５及びシフトレジスタＳＲやラッチ回路ＬＴを構成するＰチャネルＭＯＳＦＥＴに対応し、回路素子の効率的なレイアウトを考慮して適宜に分割して設けられたＰ型ウェルＰＷＥＬに分散して設けられる。
【００２６】
図４には、出力ドライバ部の一実施例の概略素子断面図が示されている。同図においては、前記図１、図２のＭＯＳＦＥＴＭ１〜Ｍ７の例が示されている。前記図３と同様にシリコン等からなる支持基板の表面にシリコン酸化膜ＳｉＯ２が設けられ、その上にＮ型半導体領域が形成されている。このＮ型半導体領域は、底面側が酸化膜ＳｉＯ２により、周囲がＵ溝とそこに形成された酸化膜からなる絶縁性分離手段によって分離されるという、ＳＯＩ構造とされる。かかるＮ型半導体領域には、ＰチャネルＭＯＳＦＥＴＭ３，Ｍ４，Ｍ６，Ｍ８が１個ずつ形成される。
【００２７】
ＮチャネルＭＯＳＦＥＴが形成されるＰ型ウェルは、上記Ｕ溝とそこに形成された酸化膜からなる絶縁性分離手段によって上記ＰチャネルＭＯＳＦＥＴが形成されるＮ型半導体領域とは分離されている。かかるＰ型ウェル領域ＰＷＥＬには、ＮチャネルＭＯＳＦＥＴＭ１，Ｍ２，Ｍ５，Ｍ７が１個ずつ形成される。
【００２８】
上記ＭＯＳＦＥＴＭ１〜Ｍ８のうち、Ｍ５とＭ６を除いて前記のような高電圧電源ＶＣＣ１が印加されるので、かかる高電圧電源ＶＣＣ１に対応した高耐圧構造とされる。上記ＭＯＳＦＥＴＭ５とＭ６は、理論的には低電圧電源ＶＣＣ２しか印加されないが、上記同様な高耐圧構造とされる。つまり、これらのＭＯＳＦＥＴＭ１〜Ｍ８は、比較的大きな素子サイズで形成され、出力端子ＤＯに隣接して纏められて配置ささるので、同じ高耐圧構造のＭＯＳＦＥＴとした方が製造上便利である。
【００２９】
図５には、ＣＭＯＳロジック部に設けられた素子分離部の一実施例の概略素子構成図が示されている。同図（ａ）においては、前記図２のＣＭＯＳロジック部における素子分離部、つまりは前記ラッチアップ状態によって上記出力ＭＯＳＦＥＴＭ７と出力ＭＯＳＦＥＴＭ８とを同時にオン状態にさせる可能性を持つＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの概略断面構造の例が示されている。同図（ｂ）には、各ＭＯＳＦＥＴのレイアウトの例が示されている。
【００３０】
前記図３と同様にシリコン等からなる支持基板の表面にシリコン酸化膜ＳｉＯ２が設けられ、その上にＮ型半導体領域が形成されている。このＮ型半導体領域は、底面側が酸化膜ＳｉＯ２により、周囲がＵ溝とそこに形成された酸化膜からなる絶縁性分離手段によって分離されるという、ＳＯＩ構造とされる。かかるＮ型半導体領域には、前記図２のインバータ回路Ｎ５〜Ｎ９を構成する５個のＰチャネルＭＯＳＦＥＴが形成される。このとき、隣接して設けられるＰチャネルＭＯＳＦＥＴは、低電圧電源ＶＣＣ２に接続されるソースが共通に構成される。つまり、Ｐ＋領域からなるソースに対して上下にゲート電極が配置される。上記のように５個のＭＯＳＦＥＴが設けられるものでは、４個のＭＯＳＦＥＴが２組に分けられて、上記ソース領域の共通化が行われる。
【００３１】
ＮチャネルＭＯＳＦＥＴが形成されるＰ型ウェルは、上記Ｕ溝とそこに形成された酸化膜からなる絶縁性分離手段によって上記ＰチャネルＭＯＳＦＥＴが形成されるＮ型半導体領域とは分離されている。かかるＰ型ウェル領域ＰＷＥＬには、前記図２のインバータ回路Ｎ５〜Ｎ９を構成する５個のＮチャネルＭＯＳＦＥＴが形成される。このとき、ＰチャネルＭＯＳＦＥＴと対応して隣接して設けられるＮチャネルＭＯＳＦＥＴは、低電圧電源ＶＣＣ２に接続されるソースが共通に構成される。つまり、Ｎ＋領域からなるソースに対して上下にゲート電極が配置される。上記のように５個のＭＯＳＦＥＴが設けられるものでは、４個のＭＯＳＦＥＴが２組に分けられて、上記ソース領域の共通化が行われる。一般に、ＮチャネルＭＯＳＦＥＴのコンダクタンスは、ＰチャネルＭＯＳＦＥＴの約２倍と大きいので、ロジックスレッショルドをＶＣＣ２／２のように設定する場合には、ＰチャネルＭＯＳＦＥＴのチャネル幅がＮチャネルＭＯＳＦＥＴの約２倍のように大きく形成される。
【００３２】
前記図１のように素子分離されるインバータ回路Ｎ２〜Ｎ６と、ゲート回路Ｇ６及びＧ７からなる構成では、ゲート回路Ｇ６及びＧ７のそれぞれが２個のＰチャネルＭＯＳＦＥＴ及び２個のＮチャネルＭＯＳＦＥＴを必要とする。したがって、全体で８個のＰチャネルＭＯＳＦＥＴと８個のＮチャネルＭＯＳＦＥＴが上記素子分離されたものとなる。
【００３３】
前記ＣＭＯＳラッチアップを防止した上で、回路レイアウトの効率化を考慮すると、上記のようなＮ型半導体領域及びＰウェル領域ＰＷＥＬに上記ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを纏めて形成することが有利である。しかしながら、回路素子の配置の関係で、個々の素子において必要なら前記図４の実施例のように１個ずつ絶縁分離するものとしてもよい。
【００３４】
ＣＭＯＳロジック部のうち、前記のようにラッチアップ状態によって上記出力ＭＯＳＦＥＴＭ７と出力ＭＯＳＦＥＴＭ８とを同時にオン状態にさせる可能性を持つＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴに限定して、Ｕ溝のような絶縁性分離手段を設けることによって占有面積が増大する回路部分を必要最小にして半導体集積回路装置としての集積化を維持させる。何等かの原因により、ＣＭＯＳロジック部においてラッチアップが発生し、前記素子分離部に入力される表示データが不定レベルになったとしても、インバータ回路Ｎ３、Ｎ４やゲート回路Ｇ６，Ｇ７、あるいはインバータ回路Ｎ７、Ｎ８，Ｎ９での増幅作用によってハイレベル／ロウレベルのＣＭＯＳレベルにするとともに、出力ＭＯＳＦＥＴＭ８とＭ７とを同時にオン状態にさせるような誤ったスイッチ制御信号を形成することはない。上記ＣＭＯＳロジック部は、そこに流れる電流は小さく抑えられているから、仮にラッチアップが発生したとしても、それが直ちに素子破壊に至るのではなく電源遮断させた後に再投入してもとの状態に復帰させることができることが多く、信頼性を高くすることができる。
【００３５】
図６には、この発明が適用されるプラズマ・ディスプレイ・パネル表示装置の一実施例の概略ブロック図が示されている。同図のＰＤＰ表示装置は、プラズマ・ディスプレイ・パネル１、Ｘ電極駆動回路２、Ｙ電極駆動回路３、およびアドレス電極駆動回路（半導体集積回路装置）４などから構成されている。プラズマ・ディスプレイ・パネル１には、Ｘ電極５、Ｙ電極６、およびアドレス電極７が設けられている。Ｘ電極駆動回路２は、駆動パルスに基づいてＸ電極５に印加するＸパルスを出力する。Ｙ電極駆動回路３は、駆動パルスに基づいてＹ電極６に印加するＹパルスを出力する。アドレス電極駆動回路４は、前記図１や図２の実施例に示したような回路を備えたＬＳＩがプラズマ・ディスプレイ・パネル１に設けられたアドレス電極に対応した複数個から構成されており、表示データに基づいてアドレス電極７に印加するアドレスパルスを出力する。表示データは、たとえば、画像ビットデータ、およびラッチ信号などからなる。
【００３６】
この実施例のＰＤＰ表示装置においては、例えば２５６階調（８ビット）を得るために、ある時間の１フィールドを輝度の相対比が異なる８個のサブフィールドに分割し、画像ビット情報の最下位ビットから最上位ビットまで順番にサブフィールドを構成している。１サブフィールドは、リセット期間、アドレス期間、維持放電期間の３種類の期間によって構成されている。リセット期間においては、全画面一括消去、全画面一括書き込み、全画面一括消去の３つの動作が順になされる。アドレス期間においては、各サブフィールドに割り当てられた表示データの１つである画像ビット情報を各ラインに順に書き込む動作を行う。アドレス電極７では、表示ライン数にあたるｎ行分の画像ビット情報を、１行目から順にシリアルデータとして出力する。このとき、各アドレス電極では、表示させる放電セルのみにアドレスパルスを選択的に印加する。
【００３７】
上記Ｙ電極６には、アドレス電極７に印加されるシリアルデータに対応して、Ｙ電極６における最初の電極から１行ずつ順番に、アドレスパルスと同位相で、０Ｖの電圧にするスキャンパルスが印加される。これにより、アドレス電極７にアドレスパルスが印加されるとともに、Ｙ電極６にスキャンパルスが印加されている場合にのみ、画像ビット情報が書き込まれる。そして、維持放電期間では、Ｙ電極６とＸ電極５とに放電を維持させるためのサステインパルスを交互に印加する。このとき、アドレス電極７は０Ｖに固定しているが、アドレス期間において画像ビット情報が書き込まれた放電セルに残留している壁電荷とサステインパルスのみで再放電する。
【００３８】
図７には、この発明に係るＰＤＰアドレス電極駆動回路の更に他の一実施例のブロック図が示されている。この実施例では、前記のようなＣＭＯＳロジック部でのラッチアップ対策を行うことの他、不要なパルスをなくして無駄な駆動電流を抑える以下のようなアドレス電極駆動回路の改良に係るものである。この実施例では、ラッチ５３、インバータ５１、排他的論理和回路５０、ならびに論理積回路（アンドゲート）５１と否定論理和回路（ノアゲート）４７が設けられる。ラッチ１２の出力端子Ｑには、ラッチ５３のデータ端子Ｄ、および排他的論理和回路５０の一方の入力に供給される。インバータ５１は、上記ゲート回路５１の出力信号を受けて出力信号をラッチ５３のラッチ入力端子ＬＡＴに供給する。上記ゲート回路の入力には、排他的論理和回路５０の出力信号が供給される。そして、ゲート回路５１の出力信号がノアゲート回路４７を通して駆動パルス／ＡＣＬとして出力回路１５に入力される。
【００３９】
上記ラッチ５３により、ラッチ１２から出力された前のパルスをラッチし、ラッチ１２から出力された新たなパルスとを排他的論理和回路５０に入力し、これらパルスが異なった場合のみ、ゲート回路Ｇ５１、４７を通して駆動パルス／ＡＣＬが出力されることになる。よって、シフトレジスタ１１の出力が、ハイレベルからハイレベルに、又はロウレベルからロウレベルにと変化がない場合に駆動パルス／ＡＣＬが出力されなくなるので、無駄な駆動電流の消費を防止することができる。消費電流に対する負荷電流の割合が小さくなると効果はより顕著となる。さらに、切り替え回数が少ないほど効果も大きくなる。アドレス電極駆動回路４ａでは、色の階調表現のために点灯時間の違う画面を何枚も重ね合わせることで行っているため、１画面における出力の切り替え回数は減ってくるので、この方式は有利となる。
【００４０】
プラズマ・ディスプレイ・パネル１においては、隣接配線間の容量が主な負荷となっており、その負荷電流対策として隣接電極における信号の立ち上がりと立ち下がりとのタイミングを交差させないようにする必要がある。また、出力信号が表示信号に対応してハイレベルからロウレベルに、又はロウレベルからハイレベルに切り替わる際に出力ＭＯＳＦＥＴＭ８とＭ７が同時にオン状態になることよって出力回路１５に貫通電流が発生しないようにする必要がある。
【００４１】
この実施例では、上記のような出力信号の切り替わりでの貫通電流の発生を防止するために、ディレイ信号発生部２９が設けられる。ディレイ信号発生部２９は、ディレイ回路３５、インバータ３６、否定論理積（ナンドゲート）回路３７及び論理積（アンドゲート）回路３４から構成される。このディレイ信号発生部２９の出力信号は、一方において立ち下がりディレイ回路３１と論理積回路４９を通してセレクタ４２と駆動パルス発生回路３３に伝えられ、他方において論理積回路４８を通してセレクタ４２と駆動パルス発生回路３２に伝えられる。この実施例のアドレス電極駆動回路は、シフトレジスタ１１、およびラッチ１２に加えて、セレクタ４３が設けられる構成となっている。
【００４２】
上記ディレイ信号発生部２９を構成する上記ディレイ回路３５の入力部、および否定論理積回路３７の他方の入力部には、論理積回路３４を通したラッチ信号がそれぞれ入力される。ディレイ回路３５の出力信号は、インバータ３６を通して上記否定論理積回路３７の一方の入力に供給される。否定論理積回路３７の出力信号は、上記のように立ち下がりディレイ回路２２に入力され、ならびに論理積回路４８を通して上記駆動パルス発生回路３２とセレクタ４３の一方の入力に供給される。立ち下がりディレイ回路３１の出力信号は、論理積回路４９を介してセレクタ４３の他方の入力に供給される。
【００４３】
上記ディレイ信号発生部２９は、ラッチ信号からある期間ハイインピーダンス状態（Ｈｉｚ）を指示するディレイ信号を生成する。ここで、ディレイ信号は立ち下がりディレイ回路３１により遅延されるので、論理積回路４８から出力されるディレイ信号ＤＬ１は論理積回路４９から出力されるディレイ信号ＤＬ２よりもハイインピーダンス状態の期間の短いものとされる。アドレス電極駆動部においては、ラッチ１２の出力端子Ｑから出力される表示信号がセレクタ４２と４３の制御端子、インバータ４４の入力端子及び否定論理積回路４５の他方の入力端子に入力されている。セレクタ４２の出力信号は、否定論理和回路４８を通して否定論理積回路４５，４６の一方の入力に供給され、否定論理積回路４６の他方の入力には、上記インバータ４４の出力信号が入力される。
【００４４】
セレクタ４２は、制御端子に入力された表示信号に基づいて、セレクタ４２の一方の入力部、および他方の入力部に入力されるディレイ信号ＤＬ１，ＤＬ２のいずれかを選択して出力する。例えば、ラッチ１２から出力される表示信号がハイレベルであるならディレイ信号ＤＬ２が選択され、ラッチ１２から表示信号がロウレベルであるならディレイ信号ＤＬ１が選択される。上記否定論理積回路４５の出力信号が出力回路１５の入力端子／ＩＮＰに伝えられ、否定論理積回路４６の出力信号が出力回路１５の入力端子ＩＮＮに伝えられる。
【００４５】
ディレイ信号発生部２９と立ち下がりディレイ回路３１は、後述する制御信号／Ｈｉ−Ｚがハイレベルであることを条件として、ラッチ信号が入力された際に立ち下がりのタイミングが同じで、立ち上がりのタイミングが異なるディレイ信号ＤＬ１とＤＬ２をそれぞれ生成する。ディレイ信号ＤＬ１、およびディレイ信号ＤＬ２が立ち下がった時点で、出力回路１５の最終段の出力ドライバ（たとえば、ＰチャネルＭＯＳＦＥＴＭ８とＮチャネルＭＯＳＦＥＴＭ７）はオフ状態なり、出力ハイインピーダンス状態になる。
【００４６】
続いて、セレクタ４２により、ハイインピーダンス状態解除のタイミングを選択する。ラッチ１２の状態がハイレベルであればディレイ信号ＤＬ２、ロウレベルであればディレイ信号ＤＬ１がそれぞれ選択される。選択したディレイ信号ＤＬ１，ＤＬ２のいずれかが立ち上がるタイミングでハイインピーダンス状態が解除されるので、隣接電極間における信号の立ち上がり／下がりのタイミングをずらすことができる。また、ハイインピーダンス状態から出力が遷移するために貫通電流を防止することができる。このように、出力されるデータのハイレベル／ロウレベルに従って、ハイインピーダンス状態解除のタイミングを選択することで、出力の切り替えタイミングを選択し、隣接電極間における信号の立ち下がり／立ち上がりのタイミングを交差させないようにすることができる。
【００４７】
上記実施例では、上記ハイインピーダンス状態解除のタイミングを選択することによって、信号の立ち上がり／立ち下がりを交差させないようにしたが、たとえば、セレクタ４２の出力部の接続を逆にすることにより出力信号の立ち上がり／立ち下がりのタイミングを交差させないようにしてもよい。
【００４８】
この実施例では、ハイインピーダンス状態解除のタイミングを選択することで出力信号の切り替えタイミングを選択するようにされる。このために、Ｈｉ−Ｚ用駆動パルス発生回路（ハイインピーダンス駆動パルス発生部）３０、駆動パルス発生回路３２，３３が設けられる。Ｈｉ−Ｚ用駆動パルス発生回路３０は、インバータ３８，３９、ディレイ回路４０、および論理積回路４１から構成されている。インバータ３８の入力部、および前記ディレイ信号発生部２９の論理積回路３４の一方の入力には、ハイインピーダンス制御信号／Ｈｉ−Ｚが入力される。上記インバータ３８の出力信号は、ディレイ回路４０の入力端子、ならびに論理積回路４１の他方の入力に供給される。ディレイ回路４０の出力信号は、インバータ３９の入力に供給されている。該インバータ３９の出力信号は、論理積回路４１の一方の入力に供給される。この論理積回路４１から出力された信号が駆動パルス信号Ａ３として、否定論理和回路４７の一方の入力に供給される。
【００４９】
駆動パルス発生回路３２の入力には、上記論理積回路３８の出力信号が供給され、駆動パルス発生回路３３の入力には、上記論理積回路４９の出力信号が供給される。駆動パルス発生回路３２の出力信号は、セレクタ４３の一方の入力に供給されており、駆動パルス発生回路３３の出力信号は、セレクタ４３の他方の入力に供給されている。これら駆動パルス発生回路３２，３３から出力される信号が、それぞれ駆動パルス信号Ａ１，Ａ２となる。ラッチ１２の出力端子Ｑから出力される表示信号は、セレクタ４３の制御端子に供給されている。セレクタ４３の出力信号は、論理積回路５１を通して否定論理和回路４７の他方の入力に供給されており、該否定論理和回路４７から出力される信号が、駆動パルス信号／ＡＣＬとして出力回路１５に供給される。この駆動パルス信号／ＡＣＬは、レベルシフト回路の動作を制御するものであり、前記図１、図２のようなＣＭＯＳ構成のものでは不要である。差動トランジスタを用いてレベルシフト動作を行うものでは、差動トランジスタの動作電流を上記信号／ＡＣＬによって遮断させる。
【００５０】
図８には、図７のＰＤＰアドレス電極駆動回路の動作の一例を説明するためのタイミング図が示されている。Ｈｉ−Ｚ用駆動パルス発生回路３０は、ハイインピーダンス制御信号／Ｈｉ−Ｚがロウレベルの際に、出力回路１５の出力がハイインピーダンス状態となる。このとき、Ｈｉ−Ｚ用駆動パルス発生回路３０から、出力回路１５の出力ドライバを構成するＰチャネル出力ＭＯＳＦＥＴＭ８をオフ状態にする駆動パルスが印加される。このパルスは、前記のように差動トランジスタを用いてレベルシフト動作を行うものに用いられ、Ｐチャネル出力ＭＯＳＦＥＴＭ８のゲート，ソース間寄生容量Ｃｐ１のみを放電するだけであるので、出力が切り替わるほどの長いパルスは必要ない。また、出力信号を切り替える際には、切り替えるタイミングとなるディレイ信号ＤＬ１，ＤＬ２に対応した駆動パルス信号Ａ１，Ａ２がセレクタ４３によって選択される。
【００５１】
ハイインピーダンス制御信号／Ｈｉ−Ｚによってハイインピーダンス状態になっているときにラッチ１２の状態を書き換えられても、ハイインピーダンス状態解除時に該ラッチ１２の出力状態により出力タイミングを選択する。また、アドレス電極駆動回路においては、ラッチ１２と排他的論理和回路５０及び論理和回路５１等によってシフトレジスタ１１の出力が、ハイレベルからハイレベルに、あるいはロウレベルからロウレベルのように信号の変化がない場合に駆動パルス／ＡＣＬの出力を停止し、前記のようなレベルシフト回路での無駄な駆動電流の消費を抑えられる。／ＨＩ−Ｚがロウレベル時におけるハイインピーダンス状態への変移およびハイインピーダンス時に内部ラッチ１２を変更されても、ハイインピーダンス状態解除時に該ラッチ１２の出力状態により出力タイミングが選択される。ハイインピーダンス状態解除時に内部ラッチ１２が変更されていなく、かつ出力がハイレベルの場合、出力回路１５の出力ドライバを構成するＰチャネル出力ＭＯＳＦＥＴＭ８をオン状態にする駆動パルスが印加される必要がある。このパルスは、出力ＭＯＳＦＥＴＭ８のゲート，ソース間寄生容量Ｃｐ１のみを充電するだけであるので、出力が切り替わるほどの長いパルスは必要ない。
【００５２】
この実施例では、電源検出回路（高電圧電源検出回路、低電圧電源検出回路）が設けられ、その検出信号／ＯＣによって否定論理和回路４８を通してセレクタ４２からの表示信号（ＤＬ１，ＤＬ２）に無関係に前記出力ハイインピーダンス状態を指示し、高電圧電源又は低電圧電源の状態に対応してＰチャネル出力ＭＯＳＦＥＴＭ８、ＮチャネルＭＯＳＦＥＴＭ７の両方をオフ状態にさせて、貫通電流の発生を防止することができる。つまり、電源電圧等の立ち上がり時や異常低下の不安定なときに不所望な貫通電流が流れないようにするものである。
【００５３】
このように各電源電圧を正確に検出する電圧検出回路を使用し、電源電圧が規定の基準電圧以下になったとき、各出力信号を表示データによらず、強制的にＮチャネル出力ＭＯＳＦＥＴもしくはＮチャネル出力ＭＯＳＦＥＴとＰチャネル出力ＭＯＳＦＥＴを強制的にオフ状態にする構成とするものであるので、出力ＭＯＳＦＥＴには不所望な貫通電流が発生せずにそれによる破壊や特性劣化を防止することができる。そして、ＰＤＰのアドレスドライバにおいて係る保護機能を設けることにより、ＰＤＰ組み立てメーカー及びＰＤＰ表示装置のセットメーカーにおいて電源投入時もしくは、電源遮断時の電源シーケンスフリーにすることができ、製品の信頼性を向上させることができる。又、ＰＤＰを用いた表示装置において電源シーケンス制御回路を不要にできる。
【００５４】
これらのＣＭＯＳロジック部のうち、前記ラッチアップが発生した場合でも、上記出力ＭＯＳＦＥＴＭ８とＭ７とを同時にオン状態にさせてしまう可能性を持つ回路部分、出力回路の構成によって異なるが例えばゲート回路４４〜４８、インバータ４４及びそれらの入力信号を形成する回路の一部が、前記素子分離によりＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとが分離されて、寄生サイリスタ素子を構成しないようにされる。
【００５５】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、出力ドライバ部のレベルシフト回路は、ＣＭＯＳプロセスでバイポーラトランジスタを形成し、それにより差動回路を構成してレベルシフト動作を行わせるようにするものであってもよい。この発明は、ＰＤＰ（プラズマ・ディスプレイ・パネル）のアドレス電極ドライバ、及びＬＣＤドライバ、有機ＥＬディスプレイ用ドライバのように低振幅信号から高電圧出力信号を形成するような半導体集積回路装置に広く利用できる。
【図面の簡単な説明】
【００５６】
【図１】この発明に係るＰＤＰのアドレス電極を駆動する半導体集積回路装置の一実施例を示す概略回路図である。
【図２】この発明に係るＰＤＰのアドレス電極を駆動する半導体集積回路装置の他の一実施例を示す概略回路図である。
【図３】図１、図２のＣＭＯＳロジック部の一実施例を示す概略素子断面図である。
【図４】図１、図２の出力ドライバ部の一実施例を示す概略素子断面図である。
【図５】図１、図２のＣＭＯＳロジック部に設けられた素子分離部の一実施例を示す概略素子構成図である。
【図６】この発明が適用されるプラズマ・ディスプレイ・パネル表示装置の一実施例を示す概略ブロック図である。
【図７】この発明に係るＰＤＰアドレス電極駆動回路の更に他の一実施例を示すブロック図である。
【図８】図７のアドレス電極駆動回路の動作を説明するための動作波形図である。
【符号の説明】
【００５７】
Ｍ１〜Ｍ８…ＭＯＳＦＥＴ、Ｇ１〜Ｇ７…ゲート回路、Ｎ１〜Ｎ９…インバータ回路、ＤＬＹ…遅延回路、
１…プラズマ・ディスプレイ・パネル、２…Ｘ電極駆動回路、３…Ｙ電極駆動回路、４，４ａ〜４ｃ…アドレス電極駆動回路、５…Ｘ電極、６…Ｙ電極、７…アドレス電極、９…駆動パルス発生回路、１０１  〜１０ｎ  …アドレス電極駆動部、１１…シフトレジスタ、１２…ラッチ、１３，１４…インバータ、１５…出力回路、２９…ディレイ信号発生部、３０…Ｈｉ−Ｚ用駆動パルス発生回路、３１…立ち下がりディレイ回路、３２，３３…駆動パルス発生回路、３４…論理積回路、３５…ディレイ回路、３６…インバータ、３７…否定論理積回路、３８，３９…インバータ、４０…ディレイ回路、４１…論理積回路、４２，４３…セレクタ、４４…インバータ、４５，４６…否定論理積回路、４７，４８…否定論理和回路、５０…排他的論理和回路、５１…論理積回路、５３…ラッチ、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007142012.tif 000009
【図８】
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