(57)【要約】【課題】半導体素子等に起因して発生する熱を効率よく放熱する。【解決手段】半導体装置は、半導体基板１１と、半導体基板に設けられた第１の拡散領域１２と、第１の拡散領域１２に設けられた半導体素子１７と、第１の拡散領域１２に設けられ、かつ冷却用の流体が供給される通路１４とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられた第１の拡散領域と、
前記第１の拡散領域に設けられた半導体素子と、
前記第１の拡散領域に設けられ、かつ冷却用の流体が供給される通路と
を具備することを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板に設けられた第１の拡散領域と、
前記第１の拡散領域に設けられた第１の半導体素子と、
前記第１の拡散領域に設けられ、かつ冷却用の流体が供給される通路と、
前記第１の拡散領域と前記通路とを電気的に絶縁し、かつ前記通路を包囲する絶縁層と
を具備することを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板に設けられた拡散領域と、
前記拡散領域に設けられた半導体素子と、
前記半導体基板上に設けられた層間絶縁層と、
前記層間絶縁層内に設けられ、かつ冷却用の流体が供給される通路と
を具備することを特徴とする半導体装置。
【請求項４】
半導体基板の半導体素子が形成される上面内に、それぞれが第１の方向に配置されるように同じ深さの複数の溝を形成する工程と、
前記半導体基板が粘性流動するように前記半導体基板を熱処理し、前記半導体基板の前記上面内に冷却用の流体が供給される通路を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の半導体素子が形成される上面内に、第１の溝と、深さの幅に対する比で規定されるアスペクト比が前記第１の溝より大きい第２の溝とを形成する工程と、
前記第１及び第２の溝に絶縁体を埋め込み、前記第２の溝内に絶縁層で包囲されかつ冷却用の流体が供給される通路を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に係り、特に冷却可能な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路には種々の分野から小型化及び高集積化等の要求がなされている。これに応じて、半導体素子及びプロセスの微細化と半導体素子の性能向上とに伴い、半導体集積回路の集積度及び性能は確実に向上を続けてきた。
【０００３】
一方、半導体集積回路の集積度及び性能の向上は、半導体集積回路の消費電力の飛躍的な増大をもたらす。さらに、この消費電力の増大に起因する発熱は、半導体素子の性能、半導体集積回路の信頼性、或いは安全性に大きな障害をもたらす。
【０００４】
この半導体集積回路の発熱は、一般に半導体基板裏面からいかに効率よく放熱するかが鍵で、低熱抵抗の材料の使用、或いは効率的な放熱のためのヒートパイプ等の構造の工夫が図られている。
【０００５】
しかしながら、増大する消費電力に対して、冷却技術が十分に追随できていない。このため、半導体基板内に設けられた素子領域が高温になり、半導体素子ひいては半導体集積回路が故障してしまう。また、発熱の問題から半導体集積回路に局所的に温度上昇する領域が発生してしまうため、温度上昇時の電圧制御等、性能を制約した範囲内でしか半導体集積回路を使用できなくなってしまう。
【０００６】
また、この種の関連技術として、基板の素子が形成された面の裏面に冷媒を流すためのマイクロチャネルを備えた半導体装置が開示されている（特許文献１参）。
【特許文献１】米国特許第５，９９８，２４０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、半導体素子等に起因して発生する熱を効率よく放熱することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の視点に係る半導体装置は、半導体基板と、前記半導体基板に設けられた第１の拡散領域と、前記第１の拡散領域に設けられた半導体素子と、前記第１の拡散領域に設けられ、かつ冷却用の流体が供給される通路とを具備する。
【０００９】
本発明の第２の視点に係る半導体装置は、半導体基板と、前記半導体基板に設けられた第１の拡散領域と、前記第１の拡散領域に設けられた第１の半導体素子と、前記第１の拡散領域に設けられ、かつ冷却用の流体が供給される通路と、前記第１の拡散領域と前記通路とを電気的に絶縁し、かつ前記通路を包囲する絶縁層とを具備する。
【００１０】
本発明の第３の視点に係る半導体装置は、半導体基板と、前記半導体基板に設けられた拡散領域と、前記拡散領域に設けられた半導体素子と、前記半導体基板上に設けられた層間絶縁層と、前記層間絶縁層内に設けられ、かつ冷却用の流体が供給される通路とを具備する。
【００１１】
本発明の第４の視点に係る半導体装置の製造方法は、半導体基板の半導体素子が形成される上面内に、それぞれが第１の方向に配置されるように同じ深さの複数の溝を形成する工程と、前記半導体基板が粘性流動するように前記半導体基板を熱処理し、前記半導体基板の前記上面内に冷却用の流体が供給される通路を形成する工程とを具備する。
【００１２】
本発明の第５の視点に係る半導体装置の製造方法は、半導体基板の半導体素子が形成される上面内に、第１の溝と、深さの幅に対する比で規定されるアスペクト比が前記第１の溝より大きい第２の溝とを形成する工程と、前記第１及び第２の溝に絶縁体を埋め込み、前記第２の溝内に絶縁層で包囲されかつ冷却用の流体が供給される通路を形成する工程とを具備する。
【発明の効果】
【００１３】
本発明によれば、半導体素子等に起因して発生する熱を効率よく放熱することができる半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。なお、図１は、マイクロチャネルの延在方向に垂直な方向に切断した断面図である。
【００１６】
ｐ型半導体基板１１の表面領域には、ｐ型拡散領域（ｐ型ウェル）１２とｎ型拡散領域（ｎ型ウェル）１３とが設けられている。半導体基板１１としては、例えば、Ｓｉ，Ｇｅ等の真性半導体、ＧａＡｓ，ＺｎＳｅ等の化合物半導体、及び、これら半導体に不純物をドーピングした高導電性半導体等があげられる。
【００１７】
ｐ型ウェル１２は、半導体基板１１に不純物としてホウ素（Ｂ）等を拡散して形成され、例えば１Ｅ−１７ｃｍ−３程度の低濃度不純物領域からなる。ｎ型ウェル１３は、半導体基板１１に不純物としてリン（Ｐ）等を拡散して形成され、例えば１Ｅ−１７ｃｍ−３程度の低濃度不純物領域からなる。
【００１８】
ｐ型ウェル１２内には、半導体装置を冷却するための流体が流れる通路であるマイクロチャネル１４が設けられている。また、ｎ型ウェル１３内には、流体の通路であるマイクロチャネル１５が設けられている。マイクロチャネル１４，１５の幅は、例えば０．３μｍである。また、マイクロチャネル１４，１５の深さは例えば０．３μｍである。
【００１９】
図２は、マイクロチャネル１４の延在方向に切断した場合の半導体装置の断面図である。なお、半導体基板１１に形成された半導体素子や半導体基板１１上に形成された配線層等については図示を省略している。
【００２０】
マイクロチャネル１４は、所定の方向に延在するように設けられている。マイクロチャネル１４の長さは、半導体基板１１のうちで半導体素子が形成される領域の長さよりも大きく設定される。
【００２１】
マイクロチャネル１４の両端には、マイクロチャネル１４内に流す流体を供給するための開口部１４ａが設けられている。この開口部１４ａは、例えばマイクロチャネル１４の端から上方向に設けられている。また、開口部１４ａは、半導体基板１１の側面に設けられていてもよい。この場合、マイクロチャネル１４は、半導体基板１１内を直線方向に横切る通路により構成される。マイクロチャネル１５の構成についても同様である。
【００２２】
半導体基板１１内には、半導体基板１１に形成される複数の半導体素子等を電気的に分離するために素子分離領域１６が設けられている。素子分離領域１６は、例えばＳＴＩ（Shallow Trench Isolation）により構成される。
【００２３】
半導体基板１１には、半導体素子等が設けられる。また、半導体基板１１上には、配線層等が設けられる。本実施形態では、半導体素子としてＭＯＳ（Metal Oxide Semiconductor）トランジスタを一例として説明する。
【００２４】
ｐ型ウェル１２には、ｎ型ＭＯＳトランジスタ１７が設けられている。すなわち、ｐ型ウェル１２上には、例えばＳｉＯ２からなるゲート絶縁膜１７ａが設けられている。ゲート絶縁膜１７ａ上には、例えば多結晶Ｓｉからなるゲート電極１７ｂが設けられている。ゲート電極１７ｂの両側面には、それぞれゲート側壁絶縁膜１７ｃが設けられている。ゲート電極１７ｂ両側のｐ型ウェル１２内には、ｎ＋型拡散領域からなるソース領域１７ｄ及びドレイン領域１７ｅが設けられている。ソース領域１７ｄ及びドレイン領域１７ｅは、１Ｅ＋２０ｃｍ−３程度の不純物濃度を有する。
【００２５】
ｎ型ウェル１３には、ｐ型ＭＯＳトランジスタ１８が設けられている。すなわち、ｎ型ウェル１３上には、例えばＳｉＯ２からなるゲート絶縁膜１８ａが設けられている。ゲート絶縁膜１８ａ上には、例えば多結晶Ｓｉからなるゲート電極１８ｂが設けられている。ゲート電極１８ｂの両側面には、それぞれゲート側壁絶縁膜１８ｃが設けられている。ゲート電極１８ｂ両側のｎ型ウェル１３内には、ｐ＋型拡散領域からなるソース領域１８ｄ及びドレイン領域１８ｅが設けられている。ソース領域１８ｄ及びドレイン領域１８ｅは、１Ｅ＋２０ｃｍ−３程度の不純物濃度を有する。
【００２６】
また、ｐ型ウェル１２には、基板バイアスのためのｐ＋型の高濃度不純物領域１９が設けられている。ｎ型ウェル１３には、基板バイアスのためのｎ＋型の高濃度不純物領域２０が設けられている。高濃度不純物領域１９，２０の不純物濃度は、例えばソース領域／ドレイン領域と同じである。
【００２７】
なお、ｐ型半導体基板１１、ｐ型ウェル１２及びｐ＋型の高濃度不純物領域１９には、接地電位Ｖｓｓが供給される。ｎ型ウェル１３及びｎ＋型の高濃度不純物領域２０には、電源電位Ｖｄｄが供給される。
【００２８】
半導体基板１１上には、例えばＳｉＯ２からなる層間絶縁層２１が設けられている。層間絶縁層２１内には、半導体基板１１に設けられた半導体素子に接続されたコンタクトプラグ２２が設けられている。コンタクトプラグ２２としては、例えばＷが用いられる。層間絶縁層２１上には、絶縁層２４が設けられている。絶縁層２４内には、コンタクトプラグ２２に接続された配線層２３が設けられている。配線層２３としては、例えばＣｕが用いられる。このようにして半導体装置が構成される。
【００２９】
次に、半導体装置の製造方法の一例について説明する。なお、図３は、半導体装置の製造工程を示す平面図である。図４乃至図６は、マイクロチャネルの延在方向に切断した半導体装置の製造工程を示す断面図である。図７及び図８は、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の製造工程を示す断面図である。
【００３０】
先ず、図３及び図４（図３に示したＩＶ−ＩＶ線に沿った断面図）に示すように、半導体基板１１に、リソグラフィ法及びＲＩＥ（Reactive Ion Etching）法を用いて複数の溝１４ｂを形成する。この溝１４ｂの幅（すなわち、平面図において溝１４ｂの縦と横との長さ）は、例えば０．３μｍである。隣接する溝１４ｂの間隔は、例えば０．３μｍである。
【００３１】
次に、図５に示すように、半導体基板１１を高温で熱処理する。この熱処理の温度は、半導体基板１１がＳｉで構成されている場合、Ｓｉが粘性流動する１０００度以上に設定される。これにより、複数の溝１４ｂの開口部が閉じて複数の空洞が形成され、さらに隣接する空洞が結合する。最終的には、図６に示すように、全ての空洞が結合し、１本のマイクロチャネル１４が形成される。
【００３２】
次に、図２に示すように、マイクロチャネル１４の両端に接続されかつ流体を供給するための開口部１４ａをリソグラフィ法及びＲＩＥ法を用いて形成する。なお、マイクロチャネル１５の製造方法についても同様である。
【００３３】
次に、図７に示すように、半導体基板１１に低濃度（１Ｅ−１７ｃｍ−３程度）のｐ型不純物を導入してｐ型ウェル１２を形成する。また、半導体基板１１に低濃度（１Ｅ−１７ｃｍ−３程度）のｎ型不純物を導入してｎ型ウェル１３を形成する。なお、この際、ｐ型ウェル１２の深さがマイクロチャネル１４の底面の深さより深くなるように、ｐ型ウェル１２を形成する。同様に、ｎ型ウェル１３の深さがマイクロチャネル１５の底面の深さより深くなるように、ｎ型ウェル１３を形成する。
【００３４】
次に、半導体基板１１内に、選択的にＳＴＩ１６を形成する。すなわち、リソグラフィ法及びＲＩＥ法を用いてＳＴＩ１６形成領域に溝を形成し、この溝にＳｉＯ２等からなる絶縁体を埋め込む。そして、ＣＭＰ（Chemical Mechanical Polishing）法を用いてＳＴＩ１６形成領域以外の余分な絶縁層を除去すると共に半導体基板１１表面を平坦化する。
【００３５】
次に、図８に示すように、ｐ型ウェル１２上に、リソグラフィ法及びＲＩＥ法を用いてゲート絶縁膜１７ａを形成する。次に、ゲート絶縁膜１７ａ上に、ＣＶＤ（Chemical Vapor Deposition）法を用いて多結晶Ｓｉを堆積する。そして、この多結晶Ｓｉ層をリソグラフィ法及びＲＩＥ法を用いてパターニングし、ゲート絶縁膜１７ａ上にゲート電極１７ｂを形成する。
【００３６】
次に、ｐ型ウェル１２内にゲート電極１７ｂをマスクとして低濃度のｎ型不純物を導入し、ゲート電極１７ｂの両側のｐウェル１２内にエクステンション領域を形成する。次に、ゲート電極１７ｂの両側面に、それぞれゲート側壁絶縁膜１７ｃを形成する。そして、ｐ型ウェル１２内にゲート側壁絶縁膜１７ｃをマスクとして高濃度（１Ｅ＋２０ｃｍ−３程度）のｎ＋型不純物を導入し、ゲート側壁絶縁膜１７ｃの両側のｐ型ウェル１２内にソース領域１７ｄ及びドレイン領域１７ｅを形成する。このようにしてｎ型ＭＯＳトランジスタ１７が形成される。
【００３７】
また、図８に示すように、ｐ型ウェル１２内に、高濃度（１Ｅ＋２０ｃｍ−３程度）のｐ＋型不純物を導入して基板バイアスのための高濃度不純物領域１９を形成する。なお、ｐ型ＭＯＳトランジスタ１８及び高濃度不純物領域２０は、導電型が異なる以外は、ｎ型ＭＯＳトランジスタ１７及び高濃度不純物領域１９の製造工程と同じである。
【００３８】
次に、図１に示すように、半導体基板１１上に、ＣＶＤ法を用いて層間絶縁層２１を堆積する。次に、この層間絶縁層２１内に、リソグラフィ法及びＲＩＥ法を用いて、ＭＯＳトランジスタのソース領域及びドレイン領域と高濃度不純物領域とを露出する溝を形成する。そして、この溝に例えばＷからなる金属を埋めこんでコンタクトプラグ２２を形成する。
【００３９】
次に、層間絶縁層２１及びコンタクトプラグ２２上に、ＣＶＤ法を用いて絶縁層２４を堆積する。次に、この絶縁層２４内の配線形成領域に、リソグラフィ法及びＲＩＥ法を用いて溝を形成する。そして、この溝に例えばＣｕからなる金属を埋めこんで、コンタクトプラグ２２に接続される配線層２３を形成する。このようにして半導体装置が形成される。
【００４０】
ところで、一般に半導体装置（例えば、半導体集積回路）の電力消費により発生する熱は、抵抗値の大きい半導体素子、すなわちＭＯＳトランジスタをはじめとする半導体基板近辺で多く発生し、この熱が半導体基板の下面、及び半導体基板の上方に形成された配線等を介して半導体装置の外へ放熱される。しかしながら、消費電力の増大に伴い、この放熱能力を超える熱が発生するため、熱発生源に近いところから、効率的に熱を奪うことが求められている。
【００４１】
本実施形態では、これらの状況を考慮し、半導体基板１１に形成された熱発生源である半導体素子等に近接した領域に放熱用のマイクロチャネル１４，１５を設けている。そして、このマイクロチャネル１４，１５内に冷却用の流体を流す。
【００４２】
この冷却用の流体は、半導体基板１１上に設けられたポンプ、もしくは半導体装置の外部に設けられたポンプ等を用いてマイクロチャネル中を循環される。そして、この流体が半導体装置の内部で発した熱を奪うことにより、半導体装置を冷却することができる。
【００４３】
以下に冷却用の流体について説明する。この流体は、気体及び液体を含む。流体としては、例えば絶縁流体が用いられ、ＣＯ２、Ｏ２、Ｎ２、Ｈｅ等から選択される気体、及びＮ、Ｈｅ、Ａｒ等から選択される液体があげられる。また、水、純水、またはこれらに防腐剤を含む液体を用いてもよい。なお、絶縁流体とは、電気的な絶縁性を有する流体である。
【００４４】
一般的な蒸留水の抵抗率は０．１ＭΩ・ｃｍ程度、超純水の電気抵抗率は１０ＭΩ・ｃｍ程度である。このように、水の中に含まれるイオン量に応じて抵抗率が変化する。高い放熱効率を得るためには、半導体基板に形成された半導体素子の近辺に冷却用の流体を流すことが望まれる。しかし、流体が電位の異なる領域をまたぐ場合には、冷却用の流体の抵抗に応じた電流が流れる。
【００４５】
例えば、抵抗率が大きい超純水を用いた場合でも、マイクロチャネルが電位の異なる領域をまたいだ場合の単位μｍ長さあたりの抵抗値は、マイクロチャネルの深さ０．３μｍ、幅０．３μｍとすると、１０ＭΩとなる。この値はＭＯＳトランジスタの動作時の単位μｍ長さあたりの抵抗値１０〜１００ＫΩに対し１００〜１０００倍の高い抵抗値となっており、ＭＯＳトランジスタの動作に大きな影響を与えない。
【００４６】
このように、半導体素子の動作に対する影響と、マイクロチャネルを流れる冷却用の流体によるリーク電流が半導体装置全体の消費電力の増大につながらないように、抵抗率に応じて冷却用の流体の材料を選択する。
【００４７】
また、冷却用の流体の材料の選択以外では、マイクロチャネル内を流れる冷却用の流体が接する領域を全て同電位にすることで、マイクロチャネル内の冷却用の流体によるリーク電流に起因する電力消費を低減することができる。
【００４８】
図９は、マイクロチャネルの他の一例を示す断面図である。なお、図９は、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の断面図である。また、半導体素子やＳＴＩ等は図示を省略している。
【００４９】
図９において、マイクロチャネル１４は、ｐ型半導体基板１１内でこのｐ型半導体基板１１と同じ導電型のｐ型ウェル１２に接する領域を有するように設けられている。具体的には、マイクロチャネル１４の底面の深さは、ｐ型ウェル１２の深さより深くなっている。さらに、マイクロチャネル１４の上面の深さは、ｐ型ウェル１２の深さより浅くなっている。
【００５０】
ｐ型半導体基板１１とｐ型ウェル１２とは、同じ電位（例えば、接地電位Ｖｓｓ）が供給される。よって、マイクロチャネル１４内を流れる冷却用の流体に基づくリーク電流が半導体装置に与える影響はほとんどない。このようにマイクロチャネルを形成しても、ｐ型半導体基板１１とｐ型ウェル１２との両方の熱を冷却用の流体を介して効率よく放熱することができる。
【００５１】
なお、導電型が異なる半導体領域（本実施形態では、ｐ型半導体基板１１とｎ型ウェル１３）に共に接触するようにマイクロチャネルを形成するようにしてもよい。ただし、この場合は、前述したように、導電型が異なる半導体領域間でのリーク電流が大きくならないように、冷却用の流体を選択する必要がある。例えば、絶縁流体を用いれば、流体に起因するリーク電流を低減することができる。
【００５２】
図１０は、マイクロチャネルの他の一例を示す断面図である。なお、図１０は、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の断面図である。また、図９と同様に、半導体素子やＳＴＩ等は図示を省略している。
【００５３】
図１０において、マイクロチャネル１４は、ｐ型半導体基板１１内で同じ導電型のｐ型ウェル１２とｐ＋型の高濃度不純物領域１９とに共に接触するように設けられている。ｐ型ウェル１２と高濃度不純物領域１９とは、同じ電位が供給される。これにより、マイクロチャネル１４内を流れる冷却用の流体に起因するリーク電流がほとんど発生しない。
【００５４】
また、高濃度不純物領域１９は、熱抵抗が小さい。よって、高濃度不純物領域１９の熱は、効率よく冷却用の流体から放熱される。さらに、ｐ型ウェル１２と高濃度不純物領域１９とは電気的に接続されているため、ｐ型ウェル１２の熱も効率よく放熱される。
【００５５】
以上詳述したように本実施形態によれば、半導体基板に形成された半導体素子や配線等に近い領域にマイクロチャネルを形成しているため、半導体素子や配線等から発生した熱を効率よく放熱することができる。
【００５６】
また、半導体基板とこの半導体基板と同じ導電型のウェルとは同電位に設定される。したがって、半導体基板とこの半導体基板と同じ導電型のウェルとの両方に接触するマイクロチャネルを形成した場合でも、マイクロチャネル内を流れる冷却用の流体に起因するリーク電流が半導体装置に与える影響はほとんどない。さらに、マイクロチャネルを形成する際に生じる結晶欠陥等に基づくリーク電流が発生しても半導体装置の動作に影響を与えることがない。
【００５７】
また、高濃度不純物領域に接触するようにマイクロチャネルを形成することで、高濃度不純物領域の熱抵抗が低いことを利用して効率的な冷却を行うことができる。
【００５８】
また、導電型が異なる２つのウェルに共に接触するようにマイクロチャネルを形成することで、２つのウェルの熱を１つのマイクロチャネルで放熱することができる。ただし、この場合は、前述したように、流体として絶縁流体を用いる。これにより、２つのウェル間のリーク電流を低減することができる。
【００５９】
（第２の実施形態）
第２の実施形態は、半導体基板の表面領域に設けられるＳＴＩ内にマイクロチャネルを形成し、半導体基板に形成された半導体素子や配線層等から発生する熱を効率よく放熱するようにしたものである。
【００６０】
図１１は、本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。なお、図１１は、マイクロチャネルの延在方向に垂直な方向に切断した断面図である。
【００６１】
ｐ型半導体基板１１内（具体的には、ｐ型ウェル１２内）には、半導体基板１１に形成される半導体素子等を電気的に分離するためにＳＴＩ３１，３２が設けられている。ＳＴＩ３２内には、マイクロチャネル３３が設けられている。すなわち、マイクロチャネル３３とｐ型ウェル１２とは、ＳＴＩ３２によって電気的に絶縁されている。
【００６２】
マイクロチャネル３３は、図面に垂直な方向に延在している。また、マイクロチャネル３３の両端には、マイクロチャネル３３内に流す流体を供給するための開口部（図示せず）が設けられている。
【００６３】
ところで、ＳＴＩ３１とＳＴＩ３２とは、アスペクト比が異なっている。アスペクト比は、ＳＴＩの深さ／幅（すなわち、深さの幅に対する比）で規定される。ＳＴＩ３１の深さをＳＤ、幅をＳＷとすると、ＳＴＩ３１のアスペクト比は、ＳＤ／ＳＷである。ＳＴＩ３２の深さをＤＤ、幅をＤＷとすると、ＳＴＩ３２のアスペクト比は、ＤＤ／ＤＷである。本実施形態では、ＳＴＩ３２のアスペクト比は、ＳＴＩ３１のアスペクト比よりも大きく設定される。
【００６４】
例えば、本実施形態では、ＳＴＩ３２の幅ＤＷは、ＳＴＩ３１の幅ＳＷと同じである。一方、ＳＴＩ３２の深さＤＤは、ＳＴＩ３１の深さＳＤより深い。このようにして、ＳＴＩ３２のアスペクト比は、ＳＴＩ３１のアスペクト比よりも大きく設定される。
【００６５】
次に、半導体装置の製造方法の一例について説明する。なお、図１２乃至図１５は、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の製造工程を示す断面図である。
【００６６】
先ず、図１２に示すように、半導体基板１１上に、絶縁層３４（例えば、ＳｉＯ２からなる）、絶縁層３５（例えば、ＳｉＮからなる）を例えばＣＶＤ法を用いて順次堆積する。この絶縁層３４，３５は、半導体基板１１を保護するための保護層として機能する。次に、絶縁層３５上に、リソグラフィ法を用いて、ＳＴＩ３１形成領域を露出する開口部を有するレジスト層（図示せず）を形成する。
【００６７】
そして、このレジスト層をマスクとして半導体基板１１を例えばＲＩＥ法を用いてエッチングし、半導体基板１１内に溝３１ａを形成する。この溝３１ａは、半導体基板１１内に形成された溝のアスペクト比がＳＤ／ＳＷになるように形成される。その後、レジスト層を除去する。
【００６８】
次に、図１３に示すように、絶縁層３５上に、リソグラフィ法を用いて、ＳＴＩ３２形成領域を露出する開口部を有するレジスト層３６を形成する。この際、レジスト層３６の開口部の幅は、ＳＴＩ３１の幅ＳＷと同じに設定される。そして、このレジスト層３６をマスクとして半導体基板１１を例えばＲＩＥ法を用いて溝３１ａの深さＳＤより深くなるようにエッチングし、半導体基板１１内に溝３２ａを形成する。このようにしてアスペクト比がＤＤ／ＤＷの溝３２ａが形成される。その後、レジスト層３６を除去する。
【００６９】
次に、図１４に示すように、絶縁層３５上及び溝３１ａ，３２ａ内に、絶縁層３７（例えば、ＳｉＯ２或いはＳｉＮ）を例えばＣＶＤ法を用いて堆積する。この際、溝３２ａのアスペクト比は、溝のアスペクト比よりも大きい。よって、溝３１ａ内を絶縁体で埋め込む条件で絶縁層３７を堆積すると、溝３２ａ内には空洞３３が形成される。
【００７０】
次に、図１５に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて、余分な絶縁層３７及び絶縁層３４，３５を除去すると共に半導体基板１１の上面を平坦化する。これにより、半導体基板１１内に、ＳＴＩ３１，３２及びマイクロチャネル３３が形成される。次に、マイクロチャネル３３の両端に接続されかつ流体を供給するための開口部（図示せず）をリソグラフィ法及びＲＩＥ法を用いて形成する。
【００７１】
その後、図１１に示すように、ｐ型ウェル１２、ｎ型ＭＯＳトランジスタ１７、及び配線層２３等を形成する。これらの製造工程は、第１の実施形態と同じである。このようにして、半導体装置が形成される。
【００７２】
このように構成された半導体装置において、マイクロチャネル３３内には冷却用の流体が供給される。この流体は、半導体基板１１上に設けられたポンプ、もしくは半導体装置の外部に設けられたポンプ等を用いて供給され、マイクロチャネル内を循環する。そして、この流体が半導体装置の内部で発した熱を奪うことにより、半導体装置を冷却することができる。
【００７３】
また、マイクロチャネル３３を含むＳＴＩ３２は、導電型が異なる拡散領域（本実施形態では、ｐ型ウェル１２とｎ型ウェル１３）を跨ぐように（すなわち、ｐ型ウェル１２とｎ型ウェル１３とに共に接触するように）設けられていてもよい。図１６は、ＳＴＩ３２がｐ型ウェル１２とｎ型ウェル１３とに接触する場合の半導体装置の構成を示す断面図である。
【００７４】
ｐ型半導体基板１１内には、ｐ型ウェル１２及びｎ型ウェル１３が設けられている。ｐ型ウェルにはｎ型ＭＯＳトランジスタ１７が設けられている。ｎ型ウェルにはｐ型ＭＯＳトランジスタ１８が設けられている。半導体基板１１内には、ＳＴＩ３１，３２が設けられている。ＳＴＩ３２内には、冷却用の流体が供給されるマイクロチャネル３３が設けられている。
【００７５】
ところで、このＳＴＩ３２は、ｐ型ウェル１２とｎ型ウェル１３との境界でｐ型ウェル１２とｎ型ウェル１３とに接触するように設けられている。そして、ＳＴＩ３２は、ｎ型ＭＯＳトランジスタ１７とｐ型ＭＯＳトランジスタ１８とを電気的に分離する。なお、図１６に示した半導体装置の製造方法は、図１１で示した半導体装置の製造方法と同じである。
【００７６】
このように構成された半導体装置では、半導体基板１１内に導電型の異なる拡散領域が存在する場合でも、任意の場所にマイクロチャネル３３を形成することができる。また、マイクロチャネル３３が絶縁層で覆われているため、マイクロチャネル３３内を流れる流体を介してｐ型ウェル１２とｎ型ウェル１３とが電気的に接続されることがない。これにより、マイクロチャネル３３を設けることによる半導体装置の動作への影響を低減することができる。
【００７７】
また、マイクロチャネル３３及びＳＴＩ３２が、ｎ型ウェル１３とｐ型半導体基板１１とに共に接触するようにしてもよい。すなわち、ＳＴＩ３２の底面の深さが、ｎ型ウェル１３の深さより深くなるように、マイクロチャネル３３及びＳＴＩ３２を形成してもよい。このようにマイクロチャネル３３及びＳＴＩ３２を形成した場合でも、ｎ型ウェル１３とｐ型半導体基板１１との間での流体に起因するリーク電流を低減することができる。
【００７８】
以上詳述したように本実施形態によれば、半導体基板に形成された半導体素子や配線等に近接する領域にマイクロチャネルを形成することができるため、半導体素子や配線等から発生した熱を効率よく放熱することが可能となる。
【００７９】
また、絶縁層内にマイクロチャネルを形成しているため、マイクロチャネル内に供給される冷却用の流体に起因するリーク電流を低減することができる。
【００８０】
また、ＳＴＩ形成工程を利用してマイクロチャネル３３を形成することができる。これにより、マイクロチャネルを形成するための製造コストを低減することが可能となる。
【００８１】
（第３の実施形態）
第３の実施形態は、ＳＴＩ内にマイクロチャネルを形成する場合の他の一例を示している。
【００８２】
図１７は、本発明の第３の実施形態に係る半導体装置の構成を示す断面図である。なお、図１７は、マイクロチャネルの延在方向に垂直な方向に切断した断面図である。
【００８３】
ｐ型半導体基板１１内（具体的には、ｐ型ウェル１２内）には、半導体基板１１に形成される半導体素子等を電気的に分離するためにＳＴＩ３１，３２が設けられている。ＳＴＩ３２内には、マイクロチャネル３３が設けられている。
【００８４】
ＳＴＩ３２のアスペクト比は、ＳＴＩ３１のアスペクト比よりも大きく設定される。例えば、本実施形態では、ＳＴＩ３２の深さＤＤは、ＳＴＩ３１の深さと同じである。一方、ＳＴＩ３２の幅ＤＷは、ＳＴＩ３１の幅ＳＷより小さい。このようにして、ＳＴＩ３２のアスペクト比は、ＳＴＩ３１のアスペクト比よりも大きく設定される。
【００８５】
次に、半導体装置の製造方法の一例について説明する。図１８乃至図２０は、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の製造工程を示す断面図である。
【００８６】
図１８に示すように、絶縁層３５上に、リソグラフィ法を用いて、ＳＴＩ３２形成領域を露出する開口部を有するレジスト層３６を形成する。この際、レジスト層３６の開口部の幅は、ＳＴＩ３１の幅ＳＷより小さく設定される。
【００８７】
そして、このレジスト層３６をマスクとして半導体基板１１を例えばＲＩＥ法を用いて溝３１ａの深さＳＤと同じ深さになるようにエッチングし、半導体基板１１内に溝３２ａを形成する。このようにしてアスペクト比がＤＤ／ＤＷの溝３２ａが形成される。その後、レジスト層３６を除去する。
【００８８】
次に、図１９に示すように、絶縁層３５上及び溝３１ａ，３２ａ内に、絶縁層３７を例えばＣＶＤ法を用いて堆積する。この際、溝３２ａのアスペクト比は、溝のアスペクト比よりも大きい。よって、溝３１ａ内を絶縁体で埋め込む条件で絶縁層３７を堆積すると、溝３２ａ内には空洞３３が形成される。
【００８９】
次に、図２０に示すように、例えばＣＭＰ法を用いて、余分な絶縁層３７及び絶縁層３４，３５を除去すると共に半導体基板１１の上面を平坦化する。これにより、半導体基板１１内に、ＳＴＩ３１，３２及びマイクロチャネル３３が形成される。次に、マイクロチャネル３３の両端に接続されかつ流体を供給するための開口部（図示せず）をリソグラフィ法及びＲＩＥ法を用いて形成する。
【００９０】
その後、図１７に示すように、ｐ型ウェル１２、ｎ型ＭＯＳトランジスタ１７、及び配線層２３等を形成する。これらの製造工程は、第１の実施形態と同じである。このようにして、半導体装置が形成される。
【００９１】
本実施形態で示した製造方法を用いてもＳＴＩ３２内にマイクロチャネル３３を形成することができる。そして、このマイクロチャネル３３内を流れる冷却用の流体が半導体装置の内部で発した熱を奪うことにより、半導体装置を冷却することができる。その他の効果は、第２の実施形態と同じである。
【００９２】
（第４の実施形態）
第４の実施形態は、ＳＴＩ内にマイクロチャネルを形成する場合の他の一例を示している。
【００９３】
図２１は、本発明の第４の実施形態に係る半導体装置の構成を示す断面図である。なお、図２１は、マイクロチャネルの延在方向に垂直な方向に切断した断面図である。
【００９４】
ｐ型半導体基板１１内（具体的には、ｐ型ウェル１２内）には、半導体基板１１に形成される半導体素子等を電気的に分離するためにＳＴＩ３１，３２が設けられている。ＳＴＩ３２内には、マイクロチャネル３３が設けられている。
【００９５】
ＳＴＩ３２のアスペクト比は、ＳＴＩ３１のアスペクト比と同じである。すなわち、ＳＴＩ３２の深さＤＤは、ＳＴＩ３１の深さと同じである。また、ＳＴＩ３２の幅ＤＷは、ＳＴＩ３１の幅ＳＷと同じである。
【００９６】
次に、半導体装置の製造方法の一例について説明する。図２２乃至図２５は、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の製造工程を示す断面図である。
【００９７】
図２２に示すように、絶縁層３５上に、リソグラフィ法を用いて、ＳＴＩ３１及びＳＴＩ３２形成領域を露出する開口部を有するレジスト層３６を形成する。この際、レジスト層３６の開口部の幅は、全て同じに設定される。
【００９８】
そして、このレジスト層３６をマスクとして半導体基板１１を例えばＲＩＥ法を用いて溝３１ａの深さＳＤと溝３２ａの深さＤＤとが同じになるようにエッチングし、半導体基板１１内に溝３１ａ，３２ａを形成する。このようにしてアスペクト比が同じ溝３１ａ，３２ａが形成される。その後、レジスト層３６を除去する。
【００９９】
次に、図２３に示すように、絶縁層３５上及び溝３１ａ，３２ａ内に、絶縁層３７を例えばＣＶＤ法を用いて堆積する。これにより、半導体基板１１内にＳＴＩ３１，３２が形成される。この際、ＳＴＩ３２内には、空洞が形成されていない。
【０１００】
次に、図２４に示すように、絶縁層３７上に、リソグラフィ法を用いてＳＴＩ３２上の絶縁層３７を全て露出する開口部を有するレジスト層３８を形成する。そして、このレジスト層３８をマスクとして溝３２ａ内の絶縁層を含む絶縁層３７を例えばＲＩＥ法を用いてエッチングし、溝３２ａを露出する。その後、レジスト層３８を除去する。
【０１０１】
次に、図２５に示すように、絶縁層３７上及び溝３２ａ内に、絶縁層３９を例えばＣＶＤ法を用いて堆積し、溝３２ａ内にＳＴＩ３２を形成する。この際、絶縁層３９は、埋め込み性が悪い条件で堆積される。これにより、ＳＴＩ３２内には、空洞が形成される。この空洞をマイクロチャネル３３として使用する。
【０１０２】
なお、埋め込み性が悪い条件は、製造工程で使用するガスや熱等を変えることで調整することができる。また、埋め込み性が悪い条件は、絶縁層３９の絶縁材料を選定することでも調整することができる。
【０１０３】
次に、例えばＣＭＰ法を用いて、余分な絶縁層３７，３９及び絶縁層３４，３５を除去すると共に半導体基板１１の上面を平坦化する。次に、マイクロチャネル３３の両端に接続されかつ流体を供給するための開口部（図示せず）をリソグラフィ法及びＲＩＥ法を用いて形成する。
【０１０４】
その後、図２１に示すように、ｐ型ウェル１２、ｎ型ＭＯＳトランジスタ１７、及び配線層２３等を形成する。これらの製造工程は、第１の実施形態と同じである。このようにして、半導体装置が形成される。
【０１０５】
このように構成された半導体装置では、ＳＴＩ３１と同じアスペクト比のＳＴＩ３２内に冷却用の流体が供給されるマイクロチャネル３３を形成することができる。その他の効果は、第２の実施形態と同じである。
【０１０６】
（第５の実施形態）
第５の実施形態は、半導体基板１１内にマイクロチャネルを形成する場合の半導体装置の製造方法の一例について示している。
【０１０７】
以下、図面を参照しながら本発明の第５の実施形態に係る半導体装置の製造方法の一例について説明する。なお、図２６乃至２８は、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の製造工程を示す断面図である。
【０１０８】
先ず、図２６に示すように、半導体基板１１上に、絶縁層３４（例えば、ＳｉＯ２からなる）、絶縁層３５（例えば、ＳｉＮからなる）を例えばＣＶＤ法を用いて順次堆積する。次に、絶縁層３５上に、リソグラフィ法を用いて、マイクロチャネル１４形成領域が開口されたレジスト層４１を形成する。そして、このレジスト層４１をマスクとして半導体基板１１を例えばＲＩＥ法を用いてエッチングし、半導体基板１１内に溝１４ｃを形成する。その後、レジスト層４１及び絶縁層３４，３５を除去する。
【０１０９】
次に、図２７に示すように、半導体基板１１上に、例えばＥＬＴＲＡＮ（Epitaxial Layer Transfer）法を用いてＳｉ層４２ｃを形成する。具体的には、半導体基板１１上に、Ｓｉ層４２ｃを含む基板４２を貼り合わせる。基板４２は、Ｓｉ基板４２ａと、このＳｉ基板４２ａ上に設けられた多孔質（ポーラス）Ｓｉ層４２ｂと、この多孔質Ｓｉ層４２ｂ上に設けられたＳｉ層４２ｃとから構成されている。この基板４２は、例えば以下のように形成される。
【０１１０】
Ｓｉ基板の表面をＨＦ溶液（ＨＦ＋Ｃ２Ｈ５ＯＨ）中で陽極酸化し、多孔質Ｓｉ層４２ｂを形成する。そして、この多孔質Ｓｉ層４２ｂ上にＳｉをエピタキシャル成長させることで、多孔質Ｓｉ層４２ｂ上にＳｉ層４２ｃを形成する。
【０１１１】
次に、半導体基板１１上に、半導体基板１１とＳｉ層４２ｃとが対向するように基板４２を張り合わせる。そして、これらの基板を熱処理する。これにより、半導体基板１１上に、Ｓｉ層４２ｃが形成される。その後、多孔質Ｓｉ層４２ｂをウォータージェット等で除去、剥離させる。その結果、多孔質Ｓｉ層４２ｂとＳｉ層４２ｃとのエッチング速度比が大きく取れるため、多孔質Ｓｉ層４２ｂを容易に取り除くことができる。
【０１１２】
次に、Ｓｉ層４２ｃにｐ型不純物を導入する。以後、Ｓｉ層４２ｃを含む半導体基板１１を、半導体基板として使用する。次に、マイクロチャネル１４の両端に接続されかつ流体を供給するための開口部１４ａをリソグラフィ法及びＲＩＥ法を用いて形成する。その後、Ｓｉ層４２ｃ上に、半導体素子や配線層を形成する。
【０１１３】
また、半導体基板１１上にＳｉ層４２ｃを形成する他の方法として、ＵＮＩＢＯＮＤ法を用いてもよい。具体的には、Ｓｉ基板内に水素をイオン注入して、Ｓｉ基板内に水素注入層を形成する。次に、半導体基板１１とＳｉ基板の水素が注入された面とが対向するように、半導体基板１１とＳｉ基板とを貼り合わせる。次に、これらの基板を４００〜５００℃で熱処理すると、水素注入層に発生する微小ボイドの成長により水素注入層上のＳｉ層が剥離される。このようにして、半導体基板１１上にＳｉ層を形成してもよい。
【０１１４】
以上詳述したように、本実施形態で示した製造方法を用いても、半導体基板の内部にマイクロチャネルを形成することができる。その他の効果は第１の実施形態と同じである。
【０１１５】
（第６の実施形態）
第６の実施形態は、半導体基板１１内にマイクロチャネルを形成する場合の半導体装置の製造方法の他の一例について示している。
【０１１６】
以下、図面を参照しながら本発明の第６の実施形態に係る半導体装置の製造方法の一例について説明する。なお、図２９、３０、３１及び３３は、マイクロチャネルの延在方向に切断した半導体装置の製造工程を示す断面図である。図３２は、半導体装置の製造工程を示す平面図である。
【０１１７】
先ず、図２９に示すように、半導体基板１１内に、リソグラフィ法及びＲＩＥ法を用いて、マイクロチャネル１４用の溝１４ｃを形成する。次に、この溝１４ｃに絶縁体（例えば、ＳｉＯ２からなる）を例えばＣＶＤ法を用いて埋め込んで、溝１４ｃ内に絶縁層５１を形成する。そして、例えばＣＭＰ法を用いて余分な絶縁体を除去すると共に半導体基板１１表面を平坦化する。なお、この絶縁層５１は、ＳＴＩ製造工程を利用して形成される。すなわち、絶縁層５１の製造工程は、ＳＴＩ１６の製造工程に含まれる。よって、絶縁層５１と同時に、ＳＴＩ１６（図示せず）も形成されている。
【０１１８】
次に、半導体基板１１上及び絶縁層５１上に、絶縁体（例えば、ＳｉＮからなる）を例えばＣＶＤ法を用いて堆積して絶縁層５２を形成する。そして、例えばＣＭＰ法を用いて絶縁層５２表面を平坦化する。
【０１１９】
次に、図３０に示すように、絶縁層５２上に、リソグラフィ法を用いて、絶縁層５１の両端の上に形成された絶縁層５２を露出する開口部を有するレジスト層５３を形成する。そして、レジスト層５３をマスクとして絶縁層５１の両端の上に形成された絶縁層５２を例えばＲＩＥ法を用いてエッチングする。これにより、絶縁層５１の両端の上に開口部１４ａが形成される。
【０１２０】
次に、図３１に示すように、絶縁層５１をウェットエッチング法を用いてエッチングする。ＳｉＯ２からなる絶縁層５１のウェットエッチングには、ＨＦ（フッ酸）やＮＨ４Ｆ（フッ化アンモニウム）等が用いられる。そして、レジスト層５３を除去する。
【０１２１】
次に、図３２及び図３３（図３２に示したＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿った断面図）に示すように、絶縁層５２の平面形状がマイクロチャネル１４の平面形状より大きくなるように、絶縁層５２をリソグラフィ法を用いてパターニングする。すなわち、絶縁層５２は、マイクロチャネル１４の蓋として機能する。
【０１２２】
その後、半導体基板１１上に半導体素子や配線層を形成する。以上詳述したように、本実施形態で示した製造方法を用いても半導体基板１１内にマイクロチャネルを形成することができる。また、ＳＴＩ製造工程を利用してマイクロチャネルを形成することができる。
【０１２３】
（第７の実施形態）
第７の実施形態は、半導体基板１１の上方にマイクロチャネルを形成するようにしたものである。
【０１２４】
図３４は、本発明の第７の実施形態に係る半導体装置の構成を示す断面図である。なお、図３４は、マイクロチャネルの延在方向に垂直な方向に切断した断面図である。図３５は、図３４に示した半導体装置におけるマイクロチャネルの延在方向に切断した断面図である。
【０１２５】
半導体素子（本実施形態では、ｎ型ＭＯＳトランジスタ１７）、ｐ＋型の高濃度不純物領域１９及びＳＴＩ１６等が形成された半導体基板１１上には、層間絶縁層２１が設けられている。層間絶縁層２１内には、半導体基板１１に形成された半導体素子等に接続されたコンタクトプラグ２２が設けられている。
【０１２６】
さらに、層間絶縁層２１内には、冷却用の流体が供給されるマイクロチャネル６１が任意の方向（本実施形態では、ＭＯＳトランジスタ１７のゲート電極１７ａの延在方向と同じ方向）に延在するように設けられている。このマイクロチャネル６１は、幅及び深さが例えばコンタクトプラグ２２と同じである。
【０１２７】
層間絶縁層２１上には、絶縁層２４が設けられている。絶縁層２４内には、コンタクトプラグ２２に接続された配線層２３が設けられている。さらに、絶縁層２４内には、マイクロチャネル６１の両端を開口する開口部６１ａが設けられている。冷却用の流体は、この開口部６１ａからマイクロチャネル６１内に供給される。
【０１２８】
次に、図面を参照しながら半導体装置の製造方法の一例について説明する。なお、図３６は、半導体装置の製造工程を示す平面図である。図３７、図３８、図３９、図４１及び図４３は、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の製造工程を示す断面図である。図４０、図４２及び図４４は、マイクロチャネルの延在方向に切断した半導体装置の製造工程を示す断面図である。
【０１２９】
ｎ型ＭＯＳトランジスタ１７、ｐ＋型の高濃度不純物領域１９及びＳＴＩ１６等の製造工程は、第１の実施形態で示した製造工程と同じである。
【０１３０】
図３６及び図３７（図３６に示したＸＸＸＶＩ−ＸＸＸＶＩ線に沿った断面図）に示すように、半導体基板１１上に、例えばＣＶＤ法を用いて層間絶縁層２１を堆積する。次に、層間絶縁層２１上に、リソグラフィ法を用いて、マイクロチャネル６１形成領域及びコンタクトプラグ２２形成領域を露出する開口部を有するレジスト層６２を形成する。次に、レジスト層６２をマスクとして、層間絶縁層２１を例えばＲＩＥ法を用いてエッチングし、層間絶縁層２１内に、溝６１ｂ及び溝２２ａを形成する。溝６１ｂは、後にマイクロチャネル６１となる。その後、レジスト層６２を除去する。
【０１３１】
次に、図３８に示すように、溝６１ｂ及び溝２２ａに例えばＷからなる金属を埋め込む。そして、例えばＣＭＰ法を用いて余分なＷを除去すると共に層間絶縁層２１表面を平坦化する。これにより、層間絶縁層２１内に、金属層６１ｃ及びコンタクトプラグ２２が形成される。
【０１３２】
次に、図３９及び図４０に示すように、層間絶縁層２１上に、例えばＣＶＤ法を用いて絶縁層２４を堆積する。次に、絶縁層２４上に、リソグラフィ法を用いて、マイクロチャネル６１の両端に接続される開口部６１ａ形成領域及び配線層２３形成領域を露出する開口部を有するレジスト層６３を形成する。次に、レジスト層６３をマスクとして、絶縁層２４を例えばＲＩＥ法を用いてエッチングし、絶縁層２４内に、開口部６１ａ及び溝２３ａを形成する。その後、レジスト層６３を除去する。
【０１３３】
次に、図４１及び図４２に示すように、開口部６１ａ及び溝２３ａに例えばＣｕからなる金属を埋め込む。そして、例えばＣＭＰ法を用いて余分なＣｕを除去すると共に絶縁層２４表面を平坦化する。これにより、絶縁層２４内に、金属層６１ｄ及び配線層２３が形成される。
【０１３４】
次に、図４３及び図４４に示すように、絶縁層２４上に、リソグラフィ法を用いて、金属層６１ｄを露出する開口部を有するレジスト層６４を形成する。次に、金属層６１ｃ及び金属層６１ｄを、酸系の溶液を用いてウェットエッチングする。酸系の溶液としては、硫酸（Ｈ２ＳＯ４）と過酸化水素（Ｈ２Ｏ２）との混合溶液等があげられる。これにより、層間絶縁層２１内にマイクロチャネル６１、絶縁層２４内に開口部６１ａが形成される。その後、レジスト層６４を除去する。このようにして、図３４及び図３５に示すように、マイクロチャネル６１を備えた半導体装置が形成される。
【０１３５】
このように構成された半導体装置では、マイクロチャネル６１内を流れる冷却用の流体が半導体装置の内部で発した熱を奪うことにより、半導体装置を冷却することができる。さらに、半導体素子や配線層により近い位置にマイクロチャネル６１を形成することができるため、効率よく半導体装置を冷却することが可能となる。
【０１３６】
なお、マイクロチャネル６１は、高濃度不純物領域１９まで到達していなくてもよい。すなわち、マイクロチャネル６１と高濃度不純物領域１９との間に層間絶縁層２１の一部が設けられていてもよい。このように構成することで、マイクロチャネル６１内を絶縁層で包囲することができるため、流体に起因するリーク電流を低減することができる。
【０１３７】
本発明の例は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１３８】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す断面図。
【図２】マイクロチャネル１４の延在方向に切断した半導体装置の断面図。
【図３】本発明の第１の実施形態に係る半導体装置の製造工程を示す平面図。
【図４】図３に示したＩＶ−ＩＶ線に沿った断面図。
【図５】図４に続く、マイクロチャネルの延在方向に切断した半導体装置の製造工程を示す断面図。
【図６】図５に続く、マイクロチャネルの延在方向に切断した半導体装置の製造工程を示す断面図。
【図７】図６に続く、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の製造工程を示す断面図。
【図８】図７に続く、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の製造工程を示す断面図。
【図９】マイクロチャネルの他の一例を示す断面図。
【図１０】マイクロチャネルの他の一例を示す断面図。
【図１１】本発明の第２の実施形態に係る半導体装置の構成を示す断面図。
【図１２】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１３】図１２に続く、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の製造工程を示す断面図。
【図１４】図１３に続く、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の製造工程を示す断面図。
【図１５】図１４に続く、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の製造工程を示す断面図。
【図１６】ＳＴＩ３２がｐ型ウェル１２とｎ型ウェル１３とに接触する場合の半導体装置の構成を示す断面図。
【図１７】本発明の第３の実施形態に係る半導体装置の構成を示す断面図。
【図１８】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図１９】図１８に続く、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の製造工程を示す断面図。
【図２０】図１９に続く、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の製造工程を示す断面図。
【図２１】本発明の第４の実施形態に係る半導体装置の構成を示す断面図。
【図２２】本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図。
【図２３】図２２に続く、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の製造工程を示す断面図。
【図２４】図２２に続く、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の製造工程を示す断面図。
【図２５】図２３に続く、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の製造工程を示す断面図。
【図２６】本発明の第５の実施形態に係る半導体装置の製造工程を示す断面図。
【図２７】図２６に続く、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の製造工程を示す断面図。
【図２８】図２７に続く、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の製造工程を示す断面図。
【図２９】本発明の第６の実施形態に係る半導体装置の製造工程を示す断面図。
【図３０】図２９に続く、マイクロチャネルの延在方向に切断した半導体装置の製造工程を示す断面図。
【図３１】図３０に続く、マイクロチャネルの延在方向に切断した半導体装置の製造工程を示す断面図。
【図３２】図３１に続く、半導体装置の製造工程を示す平面図。
【図３３】図３２に示したＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿った断面図。
【図３４】本発明の第７の実施形態に係る半導体装置の構成を示す断面図。
【図３５】図３４に示した半導体装置におけるマイクロチャネルの延在方向に切断した断面図。
【図３６】本発明の第７の実施形態に係る半導体装置の製造工程を示す平面図。
【図３７】図３６に示したＸＸＸＶＩ−ＸＸＸＶＩ線に沿った断面図。
【図３８】図３７に続く、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の製造工程を示す断面図。
【図３９】図３８に続く、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の製造工程を示す断面図。
【図４０】図３８に続く、マイクロチャネルの延在方向に切断した半導体装置の製造工程を示す断面図。
【図４１】図３９に続く、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の製造工程を示す断面図。
【図４２】図４０に続く、マイクロチャネルの延在方向に切断した半導体装置の製造工程を示す断面図。
【図４３】図４１に続く、マイクロチャネルの延在方向に垂直な方向に切断した半導体装置の製造工程を示す断面図。
【図４４】図４２に続く、マイクロチャネルの延在方向に切断した半導体装置の製造工程を示す断面図。
【符号の説明】
【０１３９】
１１…半導体基板、１２…ｐ型ウェル、１３…ｎ型ウェル、１４，１５，３３，６１…マイクロチャネル、１４ａ，６１ａ…開口部、１６，３１，３２…素子分離領域（ＳＴＩ）、１７…ｎ型ＭＯＳトランジスタ、１８…ｐ型ＭＯＳトランジスタ、１７ａ，１８ａ…ゲート絶縁膜、１７ｂ，１８ｂ…ゲート電極、１７ｃ，１８ｃ…ゲート側壁絶縁膜、１７ｄ，１８ｄ…ソース領域、１７ｅ，１８ｅ…ドレイン領域、１９，２０…高濃度不純物領域、２１…層間絶縁層、２２…コンタクトプラグ、２３…配線層、２４…絶縁層、３４，３５，５２…絶縁層、３６，３８，４１，５３，６２，６３，６４…レジスト層、３７，３９…絶縁層、４２…基板、４２ａ…Ｓｉ基板、４２ｂ…多孔質Ｓｉ層、４２ｃ…Ｓｉ層、５１…絶縁層、６１ｃ，６１ｄ…金属層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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