(57)【要約】【課題】スイッチングレギュレータの効率を向上させる。【解決手段】逆電流遮断用のＮＭＯＳ（Ｔ９）を逆電流パスに挿入し、コイルＬに逆電流が流れると、コイルＬの第１の端子Ｐ１が接地電圧Ｖｓｓよりわずかに高くなる現象を利用し、それをセンスアンプ２で検出する。そして、センスアンプ２の出力に基づいて、逆電流遮断用のＮＭＯＳ（Ｔ９）をオフさせることで逆電流を遮断させるようにしたものである。ＣＭＯＳスイッチ１は、ゲートに入力クロックＣＬＫが印加され、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列接続されたＰＭＯＳ（Ｔ１）及びＮＭＯＳ（Ｔ２）を備え、コイルＬの第１の端子Ｐ１とＮＭＯＳ（Ｔ２）の間に逆電流遮断用のＮＭＯＳ（Ｔ９）が挿入されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
コイルと、
入力クロックのレベルに応じて、このコイルの第１の端子に高電圧と低電圧を交互に印加するスイッチと、
コイルに逆電流が生じたことを検知する検知回路と、
検知回路の検知信号に応じて逆電流を遮断する逆電流遮断素子と、を備え、
コイルの第２の端子から出力電圧を得ることを特徴とするスイッチングレギュレータ。
【請求項２】
前記スイッチは、高電圧と低電圧との間に直列に接続され、入力クロックに応じて相補的にスイッチングする第１のトランジスタ及び第２のトランジスタを備え、
第１のトランジスタがオンすると高電圧をコイルの第１の端子に印加し、
第２のトランジスタがオンすると低電圧をコイルの第１の端子に印加することを特徴とする請求項１に記載のスイッチングレギュレータ。
【請求項３】
前記逆電流遮断素子は、コイルの第１の端子と第２のトランジスタの間に接続され、検知回路の検知信号に応じてスイッチングする第３のトランジスタからなることを特徴とする請求項２に記載のスイッチングレギュレータ。
【請求項４】
前記検知回路は、コイルの第１の端子の電圧と低電圧とを比較するセンスアンプと、
このセンスアンプの出力と入力クロックが印加されたゲート回路とを備え、
このゲート回路の出力から検知回路の検知信号を得ることを特徴とする請求項３に記載のスイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力クロックのデューティー比により出力電圧を制御するスイッチングレギュレータに関する。
【背景技術】
【０００２】
従来より、コイルに周期的に電気エネルギーを蓄積、放出する過程を繰り返すことにより、高電圧を得るスイッチングレギュレータが知られている。
【０００３】
この種のスイッチング回路は、図３に示すように、ＣＭＯＳインバータからなるＣＭＯＳスイッチ１０と、コイルＬを備える。ＣＭＯＳスイッチ１０は、ゲートに入力クロックＣＬＫが印加され、電源電圧Ｖｃｃと接地電圧Ｖｓｓ（Ｖｃｃ＞Ｖｓｓ＝０Ｖ）との間に直列接続されたＰＭＯＳ（Ｔ１１）及びＮＭＯＳ（Ｔ１２）を備える。ＰＭＯＳはＰチャネル型ＭＯＳトランジスタ、ＮＭＯＳはＮチャネル型ＭＯＳトランジスタのことである。
【０００４】
ＰＭＯＳ（Ｔ１１）とＮＭＯＳ（Ｔ１２）の接続点には、コイルＬの第１の端子Ｐ１が接続され、コイルＬの第２の端子Ｐ２が出力端子であり、この出力端子に電流負荷１１が接続される。
【０００５】
ＣＭＯＳスイッチ１０に印加される入力クロックＣＬＫがＬレベル（Ｖｓｓ）のとき、ＰＭＯＳ（Ｔ１１）がオン、ＮＭＯＳ（Ｔ１２）がオフし、コイルＬの第１の端子Ｐ１はＶｃｃとなり、コイルＬに流れる出力電流Ｉｏｕｔは時間の経過とともに増加して、コイルＬの第２の端子Ｐ２に接続された出力キャパシタＣｏｕｔを充電する能力が大きくなる。
【０００６】
一方、ＣＭＯＳスイッチ１０に印加される入力クロックＣＬＫがＨレベル（Ｖｃｃ）のとき、ＰＭＯＳ（Ｔ１１）がオフ、ＮＭＯＳ（Ｔ１２）がオンし、コイルＬの第１の端子Ｐ１はＶｓｓとなり、コイルＬに流れる出力電流Ｉｏｕｔは時間の経過とともに減少していき、出力キャパシタＣｏｕｔを充電する能力が小さくなる。
【０００７】
したがって、入力クロックＣＬＫのデューティー比（＝Ｌレベルの期間とＨレベルの期間の比）を制御することにより、コイルの第２の端子Ｐ２から得られる出力電圧Ｖｏｕｔを制御することができる。
【特許文献１】特開２００３−３０９９６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
通常、出力電流Ｉｏｕｔの極性は正であり、コイルＬの第１の端子Ｐ１から第２の端子Ｐ２の方向に流れる。しかしながら、出力電流Ｉｏｕｔが小さいとき（入力クロックＣＬＫ＝Ｈレベル）、出力電流Ｉｏｕｔの極性が負となり、コイルＬに逆電流が流れてしまい、スイッチングレギュレータの効率が低下してしまう。（図２の一点鎖線の出力電流Ｉｏｕｔのカーブを参照）
【０００９】
この逆電流はコイルＬからＮＭＯＳ（Ｔ１２）を通して接地電位Ｖｓｓに流れる。そこで、図４の回路のように、ＮＭＯＳ（Ｔ１２）の代わりに、ダイオードＤ１を用いて逆電流を遮断することが考えられるが、コイルＬの第１の端子Ｐ１の電圧が接地電圧Ｖｓｓより０．７Ｖ程度（ダイオードＤ１の順方向しきい値電圧）の電圧低下が生じてしまい、やはりスイッチングレギュレータの効率が低下するというという問題があった。
【課題を解決するための手段】
【００１０】
本発明のスイッチングレギュレータは、上記の従来技術の課題に鑑みてなされたものであり、コイルと、入力クロックのレベルに応じて、このコイルの第１の端子に高電圧と低電圧を交互に印加するスイッチと、コイルに逆電流が生じたことを検知する検知回路と、検知回路の検知信号に応じて逆電流を遮断する逆電流遮断素子と、を備え、コイルの第２の端子から出力電圧を得ることを特徴とする。
【発明の効果】
【００１１】
本発明のスイッチングレギュレータによれば、コイルの逆電流を遮断でき、またダイオードにより電圧降下も生じないので、スイッチングレギュレータの効率を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
次に、本発明の実施の形態によるスイッチングレギュレータについて図１、図２を参照して説明する。
【００１３】
このスイッチングレギュレータは、逆電流遮断用のＮＭＯＳ（Ｔ９）を逆電流パスに挿入し、コイルＬに逆電流が流れると、コイルＬの第１の端子Ｐ１が接地電圧Ｖｓｓよりわずかに高くなる現象を利用し、それをセンスアンプ２で検出する。そして、センスアンプ２の出力に基づいて、逆電流遮断用のＮＭＯＳ（Ｔ９）をオフさせることで逆電流を遮断させるようにしたものである。
【００１４】
ＣＭＯＳスイッチ１は、ゲートに入力クロックＣＬＫが印加され、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列接続されたＰＭＯＳ（Ｔ１）及びＮＭＯＳ（Ｔ２）を備え、コイルＬの第１の端子Ｐ１とＮＭＯＳ（Ｔ２）の間に逆電流遮断用のＮＭＯＳ（Ｔ９）が挿入されている。
【００１５】
センスアンプ２は、ＰＭＯＳ（Ｔ３）〜（Ｔ６）、ＮＭＯＳ（Ｔ７）（Ｔ８）で構成され、第１のセンストランジスタであるＰＭＯＳ（Ｔ３）のゲートはコイルＬの第１の端子Ｐ１に接続され、第２のセンストランジスタであるＰＭＯＳ（Ｔ４）のゲートには接地電圧Ｖｓｓが印加されている。ＰＭＯＳ（Ｔ５）、（Ｔ６）はセンスアンプ２に一定の動作電流を流すために、カレントミラー回路を構成している。また、ＮＭＯＳ（Ｔ７）、（Ｔ８）もカレントミラー回路を構成している。
【００１６】
センスアンプ２の出力Ｓｏｕｔは、コイルＬの第１の端子Ｐ１がＶｓｓよりわずかに高くなると、Ｈレベルとなり、第１の端子Ｐ１がＶｓｓ以下であると、Ｌレベルとなるように構成される。そして、センスアンプ２の出力は２入力のＮＡＮＤ回路３の第１の入力端子に入力されている。ＮＡＮＤ回路３の第２の入力端子には入力クロックＣＬＫが入力されている。
【００１７】
以下、上記のスイッチングレギュレータの動作について、図２の動作波形図を参照しながら説明する。入力クロックＣＬＫがＬレベルのとき、ＣＭＯＳスイッチ１のＰＭＯＳ（Ｔ１）がオン、ＮＭＯＳ（Ｔ２）がオフし、コイルＬの第１の端子Ｐ１はＶｃｃとなり、コイルＬに流れる出力電流Ｉｏｕｔは時間の経過とともに増加して、コイルＬの第２の端子Ｐ２に接続された出力キャパシタＣｏｕｔを充電する能力が大きくなる。このとき、コイルＬの第１の端子Ｐ１はＶｃｃとなり、センスアンプ２はＨレベルを出力するが、入力クロックＣＬＫがＬレベルのため、ＮＡＮＤ回路３の出力はＨレベルであり、逆電流遮断用のＮＭＯＳ（Ｔ９）はオンしている。
【００１８】
そして、入力クロックＣＬＫがＬレベルからＨレベルに変化すると、ＰＭＯＳ（Ｔ１）がオフ、ＮＭＯＳ（Ｔ２）がオンし、コイルＬの第１の端子Ｐ１は急速にＶｓｓに変化する。そのため、センスアンプ２の出力ＳｏｕｔはＬレベルに変化し、逆電流遮断用のＮＭＯＳ（Ｔ９）はオン状態を維持する。したがって、コイルＬに流れる出力電流Ｉｏｕｔは減少していき、出力キャパシタＣｏｕｔを充電する能力が小さくなる。
【００１９】
そして、コイルＬに流れる出力電流Ｉｏｕｔが負極性となり、逆電流が生じると、コイルＬの第１の端子Ｐ１はＶｓｓよりわずかに高くなる。（図２中の破線で囲んだ部分を参照）そうすると、センスアンプ２の出力ＳｏｕｔはＨレベルに変化し、ＮＡＮＤ回路３の出力はＨレベルからＬレベルに変化する。これにより、逆電流遮断用のＮＭＯＳ（Ｔ９）はオフするので、逆電流は遮断され、出力電流Ｉｏｕｔは負極性から０アンペア近辺に戻される。
【００２０】
このように、本発明のスイッチングレギュレータによれば、コイルＬの逆電流を遮断でき、またダイオードにより電圧降下も生じないので、スイッチングレギュレータの効率を向上させることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態によるスイッチングレギュレータの回路図である。
【図２】本発明の実施の形態によるスイッチングレギュレータの動作波形図である。
【図３】従来例のスイッチングレギュレータの第１の回路図である。
【図４】従来例のスイッチングレギュレータの第２の回路図である。
【符号の説明】
【００２２】
１  ＣＭＯＳスイッチ
２  センスアンプ
３  ＮＡＮＤ回路
１０  ＣＭＯＳスイッチ
１１  電流負荷
Ｃｏｕｔ  キャパシタ
Ｄ１  ダイオード
Ｌ  コイル
Ｐ１  コイルＬの第１の端子
Ｐ２  コイルＬの第２の端子
Ｔ１、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ１１  ＰＭＯＳ
Ｔ２、Ｔ７，Ｔ８、Ｔ９、Ｔ１２  ＮＭＯＳ
【図１】
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【図２】
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【図３】
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【図４】
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