(57)【要約】【課題】ＳＯＩ型のＭＯＳトランジスタを用いた回路の高速動作と低消費電力を向上させる。【解決手段】複数個のＳＯＩ構造のＭＯＳトランジスタには、ボディーフローティング、ボディー電圧固定、及びボディー電圧が可変可能にされたものが混在される。動作電源が相対的に低電圧であってスイッチング動作を主体とする論理回路において高速動作を期待するときはボディーフローティングを、電流電圧特性のキンク現象を本質的に嫌うアナログ系回路にはボディー電圧固定、アクティブ状態では動作の高速性が要求されスタンバイ状態では低消費電力が要求される論理回路にはボディーバイアス可変の制御を採用すればよい。ボディーフローティング、ボディー電圧固定、及びボディー電圧可変とされるトランジスタを混在させることにより、動作の高速化と低消費電力の点について回路の機能や構成に応じて的確なボディーバイアスを採用することが容易になる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えたＭＯＳトランジスタを複数個有し、
前記複数個のＭＯＳトランジスタには、前記ボディーがフローティングにされたもの、前記ボディーの電圧が固定されたもの、及び前記ボディーの電圧が可変可能にされたものが混在された半導体集積回路。
【請求項２】
基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えたＭＯＳトランジスタから成る複数個の回路を有し、
前記複数個の回路の一部として記憶回路を含み、
前記記憶回路はボディー電圧を固定としたＭＯＳトランジスタによって構成された記憶素子を有する半導体集積回路。
【請求項３】
前記複数個の回路の一部としてディジタル回路を含み、
前記ディジタル回路はボディー電圧を固定としたＭＯＳトランジスタによって構成された順序回路を有する請求項２記載の半導体集積回路。
【請求項４】
前記ディジタル回路はボディーをフローティングとしたＭＯＳトランジスタによって構成された組み合わせ回路を有し、前記組み合わせ回路は前記順序回路に直列接続される請求項３記載の半導体集積回路。
【請求項５】
前記複数個の回路の一部として別のディジタル回路を含み、
前記別のディジタル回路はボディーがフローティングにされたＭＯＳトランジスタによって構成された論理回路を有する請求項４記載の半導体集積回路。
【請求項６】
基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えたＭＯＳトランジスタから成る複数個の回路を有し、
前記複数個の回路の一部として制御回路と被制御回路と外部インタフェース回路とを含み、
前記制御回路は動作モードに応じて前記被制御回路を構成するＭＯＳトランジスタのボディー電位を可変可能に制御する半導体集積回路。
【請求項７】
前記複数個の回路の別の一部として、前記被制御回路における直列的な信号伝達経路の前段回路の出力に基づいて後段回路を構成するＭＯＳトランジスタのボディー電位を可変可能に制御するボディーバイアス回路を有する請求項６記載の半導体集積回路。
【請求項８】
前記被制御回路は電源スイッチを有し、前記電源スイッチを構成する前記ＭＯＳトランジスタのゲート酸化膜は前記外部インタフェース回路を構成する外部入出力用の前記ＭＯＳトランジスタのゲート酸化膜と同じ膜厚を有し、
前記制御回路は、動作モードに応じて前記電源スイッチのオン・オフを制御する請求項６記載の半導体集積回路。
【請求項９】
前記電源スイッチを構成する前記ＭＯＳトランジスタのボディーはそのソースに接続された請求項８記載の半導体集積回路。
【請求項１０】
前記外部インタフェース回路を構成する前記ＭＯＳトランジスタのボディーは複数個所でそのソースに接続された請求項９記載の半導体集積回路。
【請求項１１】
前記制御回路は前記電源スイッチの遮断時における低リークモードでは前記被制御回路を構成するＭＯＳトランジスタのボディーをそのソース電圧に等しいときよりも閾値電圧が大きくなるリバースバイアス電圧に制御し、前記電源スイッチによる電源供給時における高速モードにおいて前記被制御回路を構成するＭＯＳトランジスタのボディーをそのソース電圧に等しいときよりも閾値電圧が小さくなるフォワードバイアス電圧に制御する請求項８記載の半導体集積回路。
【請求項１２】
前記制御回路は、前記電源スイッチによる電源供給時における低速モードにおいて前記被制御回路を構成するＭＯＳトランジスタのボディーを前記リバースバイアスにする請求項１１記載の半導体集積回路。
【請求項１３】
前記制御回路は、前記電源スイッチによる電源供給時における通常モードにおいて前記被制御回路を構成するＭＯＳトランジスタのボディーをそのソース電圧に制御する請求項１２記載の半導体集積回路。
【請求項１４】
前記制御回路は、半導体集積回路のパワーをオンさせるとき、前記被制御回路を構成するＭＯＳトランジスタに動作電源が投入される前又は同時に当該ＭＯＳトランジスタのボディーに寄生ダイオードをオフ状態に保つバイアス電圧を印加する請求項６記載の半導体集積回路。
【請求項１５】
前記制御回路は、半導体集積回路のパワーをオフさせるとき、前記被制御回路を構成するＭＯＳトランジスタの動作電源が遮断されるのと同時又は後に当該ＭＯＳトランジスタのボディーに前記寄生ダイオードをオフ状態に保つために印加されていたバイアス電圧を遮断する請求項１４記載の半導体集積回路。
【請求項１６】
前記制御回路は、半導体集積回路のパワーをオンさせるとき、前記被制御回路を構成するＭＯＳトランジスタに動作電源が投入される前又は同時に当該ＭＯＳトランジスタのボディーをソース側の電源に接続する請求項６記載の半導体集積回路。
【請求項１７】
前記制御回路は、半導体集積回路のパワーをオフさせるとき、前記被制御回路を構成するＭＯＳトランジスタの動作電源が遮断されるのと同時又は後に当該ＭＯＳトランジスタのボディーとソース側の電源との接続を遮断する請求項１６記載の半導体集積回路。
【請求項１８】
前記制御回路は高電位側又は低電位側の電源を前記電源スイッチにより遮断するとき、その電源スイッチに接続されたＭＯＳトランジスタのボディーを当該電源スイッチにより遮断される電源とは反対側の電源でバイアスし、或いはフローティングにする請求項８記載の半導体集積回路。
【請求項１９】
前記制御回路は前記電源スイッチによる電源供給を再開するとき、前記電源スイッチのオン動作の前又は同時に、前記電源スイッチに接続されたＭＯＳトランジスタのボディーに寄生ダイオードをオフ状態に保つバイアス電圧を印加する請求項１８記載の半導体集積回路。
【請求項２０】
前記制御回路は前記電源スイッチによる電源供給を遮断するとき、前記電源スイッチのオフ動作の後又は同時に、前記電源スイッチに接続されたＭＯＳトランジスタのボディーに寄生ダイオードをオフ状態に保つために印加されていたバイアス電圧印加を遮断する請求項１９記載の半導体集積回路。
【請求項２１】
前記複数個の回路の一部としてディジタル回路を含み、
前記ディジタル回路はボディー電圧を固定としたＭＯＳトランジスタによって構成された順序回路を有する請求項２記載の半導体集積回路。
【請求項２２】
前記ディジタル回路はボディーをフローティングとしたＭＯＳトランジスタによって構成された組み合わせ回路を有し、前記組み合わせ回路は前記順序回路に直列接続される請求項２１記載の半導体集積回路。
【請求項２３】
前記複数個の回路の一部として別のディジタル回路を含み、
前記別のディジタル回路はボディーがフローティングにされたＭＯＳトランジスタによって構成された論理回路を有する請求項２２記載の半導体集積回路。
【請求項２４】
前記複数個の回路の一部として制御回路と被制御回路と外部インタフェース回路とを含み、
前記制御回路は動作モードに応じて前記被制御回路を構成するＭＯＳトランジスタのボディー電位を可変可能に制御する請求項２３記載の半導体集積回路。
【請求項２５】
前記複数個の回路の別の一部として、前記被制御回路における直列的な信号伝達経路の前段回路の出力に基づいて後段回路を構成するＭＯＳトランジスタのボディー電位を可変可能に制御するボディーバイアス回路を有する請求項２４記載の半導体集積回路。
【請求項２６】
前記被制御回路は電源スイッチを有し、前記電源スイッチを構成する前記ＭＯＳトランジスタのゲート酸化膜は前記外部インタフェース回路を構成する外部入出力用の前記ＭＯＳトランジスタのゲート酸化膜と同じ膜厚を有し、
前記制御回路は、動作モードに応じて前記電源スイッチのオン・オフを制御する請求項２５記載の半導体集積回路。
【請求項２７】
前記電源スイッチを構成する前記ＭＯＳトランジスタのボディーはそのソースに接続された請求項２６記載の半導体集積回路。
【請求項２８】
前記外部インタフェース回路を構成する前記ＭＯＳトランジスタのボディーは複数個所でそのソースに接続された請求項２７記載の半導体集積回路。
【請求項２９】
前記制御回路は前記電源スイッチの遮断時における低リークモードでは前記被制御回路を構成するＭＯＳトランジスタのボディーをそのソース電圧に等しいときよりも閾値電圧が大きくなるリバースバイアス電圧に制御し、前記電源スイッチによる電源供給時における高速モードにおいて前記被制御回路を構成するＭＯＳトランジスタのボディーをそのソース電圧に等しいときよりも閾値電圧が小さくなるフォワードバイアス電圧に制御する請求項２８記載の半導体集積回路。
【請求項３０】
前記制御回路は、前記電源スイッチによる電源供給時における低速モードにおいて前記被制御回路を構成するＭＯＳトランジスタのボディーを前記リバースバイアスにする請求項２９記載の半導体集積回路。
【請求項３１】
前記制御回路は、前記電源スイッチによる電源供給時における通常モードにおいて前記被制御回路を構成するＭＯＳトランジスタのボディーをそのソース電圧に制御する請求項３０記載の半導体集積回路。
【請求項３２】
前記制御回路は、半導体集積回路のパワーオンのとき、前記被制御回路を構成するＭＯＳトランジスタに動作電源が投入される前又は同時に当該ＭＯＳトランジスタのボディーに寄生ダイオードをオフ状態に保つバイアス電圧を印加する請求項３１記載の半導体集積回路。
【請求項３３】
前記制御回路は、半導体集積回路のパワーオフのとき、前記被制御回路を構成するＭＯＳトランジスタの動作電源が遮断されるのと同時又は後に当該ＭＯＳトランジスタのボディーに印加される前記寄生ダイオードをオフ状態に保つバイアス電圧の印加を遮断する請求項３２記載の半導体集積回路。
【請求項３４】
前記制御回路は高電位側又は低電位側の電源を前記電源スイッチにより遮断するとき、その電源スイッチに接続されたＭＯＳトランジスタのボディーを当該電源スイッチにより遮断される電源とは反対側の電源でバイアスし、或いはフローティングにする請求項３３記載の半導体集積回路。
【請求項３５】
前記制御回路は前記電源スイッチによる電源供給を再開するとき、前記電源スイッチのオン動作の前又は同時に、前記電源スイッチに接続されたＭＯＳトランジスタのボディーに寄生ダイオードをオフ状態に保つバイアス電圧を印加する請求項３４記載の半導体集積回路。
【請求項３６】
前記複数個の回路の一部としてアナログ回路を含み、
前記アナログ回路はボディー電圧を固定としたＭＯＳトランジスタを飽和領域で動作させる回路を有する請求項３５記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon On Insulator）型の電界効果トランジスタ(本明細書においてＭＯＳトランジスタと称する)を用いた半導体集積回路に係り、特にその電源遮断技術に関する。
【背景技術】
【０００２】
バルク型のＭＯＳ集積回路では基板やウェル領域に活性領域を形成してＭＯＳトランジスタを構成するが、ＳＯＩ型のＭＯＳ集積回路はウェル領域を用いず、基板上の絶縁性薄膜に多数の活性領域を形成し、個々の活性領域にＭＯＳトランジスタを構成する。したがって、ＳＯＩ型のＭＯＳ集積回路はバルク型のＭＯＳ集積回路とは素子分離の点で根本的な違いがあり、基板との間の接合容量や接合リークも殆どない。この点においてＳＯＩ型のＭＯＳ集積回路は低電圧動作、低消費電力及び高速動作の点でバルク型のＭＯＳ集積回路よりも優れている。低消費電力及び高速動作の観点より、特許文献１には、論理回路を構成するＭＯＳトランジスタのボディーをフローティングとすることによって低閾値電圧とし、論理回路を構成するＭＯＳトランジスタを電源とグランドに各々接続する電源スイッチをボディーバイアスして高閾値電圧化した構成が例示される。低い閾値電圧のＭＯＳトランジスタによって論理回路の高速動作、高い閾値電圧の電源スイッチによりスタンバイ時の低消費電力化を図ることができるとある。特許文献２には電源スイッチのボディーを自らのゲート電位でバイアスすることにより当該電源スイッチに可変閾値電圧を実現することが記載される。電源スイッチのオン状態では低閾値電圧とされることによって大きな電流供給能力を得ることができ、電源スイッチのオフ状態では高閾値電圧とされることによってサブスレッショルドリーク電流を低減する。また、特許文献２にはＣＭＯＳインバータの入力端子をボディーに接続するバックバイアス技術について記載がある。
【０００３】
【特許文献１】特開平８−２２８１４５号公報
【特許文献２】特開平９−１２１１５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者は、論理回路やアナログ回路等の電源スイッチ以外のＳＯＩ構造の回路に対して、その機能や構成に応じたボディーバイアスを行なうことについて検討した。例えば、ボディーをフローティングにすればゲートとボディーの容量性カップリングにより閾値電圧が可変されることによって高速動作に資することができるが、ソフトエラーの観点に立てばボディーは固定である方が望ましい。また、高速動作が必要であってもボディーをフローティングにするとボディー電位が揺れ易くなる結果、それによる特性の変動を無視できないような場合もある。例えば専ら飽和領域で動作されるアナログ回路のような場合である。更に、ソースからドレインに流れる電子がドレイン部の高電界で加速され、インパクトイオン化により電子、正孔が発生されるが、ボディー直上部とチャネル下層との間に正孔が蓄積されると、トランジスタの電流・電圧特性に歪み若しくは折れ曲がりというようなキンク現象を生ずる。そのようなインパクトイオン化はドレインの高電位で生じ、キンク現象はボディーフローティングで顕著になる。前記キンク現象についてはコア領域よりも動作電源電圧が高くされる外部Ｉ／Ｏ領域（外部入出力バッファ等の回路が形成される入出力回路領域）において考慮すべきことが本発明者によって明らかにされた。更に、Ｉ／Ｏ領域に比べて動作電源電圧が低くされて高速動作と低消費電力が企図されたコア領域における論理回路やアナログ回路等の回路に対する高速動作と低消費電力については、電源スイッチの動作状態との関係も考慮しなければ実効性が上がらないということが本発明者によって見出された。
【０００５】
本発明はＳＯＩ型のＭＯＳトランジスタを用いた回路の機能や構成に応じてその高速動作と低消費電力を向上させるのに好適なボディーバイアスを行なうことが容易な半導体集積回路を提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
〔１〕
本発明に係る半導体集積回路（１）は、基板（ＢＰＬ）の絶縁性薄膜（ＥＯＸ）上に、ソース（ＳＯＣ）とドレイン（ＤＲＮ）とボディー（ＢＤＹ）と前記ボディー上のゲート絶縁膜（ＧＯＸ）と前記ゲート絶縁膜上のゲート（ＧＡＴ）とを備えたＭＯＳトランジスタ（ＭＮｔｎ，ＭＰｔｎ，ＭＮｔｋ，ＭＰｔｋ）を複数個有し、前記複数個のＭＯＳトランジスタには、前記ボディーがフローティングにされたもの、前記ボディーの電圧が固定されたもの、及び前記ボディーの電圧が可変可能にされたものが混在される。動作電源が相対的に低電圧であってスイッチング動作を主体とする論理回路等における高速動作を期待する回路にはボディーフローティングを、電流・電圧特性のキンク現象を本質的に嫌うようなアナログ系回路にはボディー電圧固定を、アクティブ状態では動作の高速性が要求されスタンバイ状態では低消費電力が要求されるような論理回路にはボディーバイアス電圧可変の制御を採用すればよい。ソフトエラー耐性を必要とする記憶回路若しくは順序回路にはボディーフローティングよりもボディーバイアス固定又はボディーバイアス可変の制御を採用するのがよい。前記ボディーフローティング（ＭＮｔｎ＿Ｆ，ＭＰｔｎ＿Ｆ，ＭＮｔｋ＿Ｆ，ＭＰｔｋ＿Ｆ）、前記ボディー電圧固定（ＭＮｔｎ＿Ｓ，ＭＰｔｎ＿Ｓ，ＭＮｔｋ＿Ｓ，ＭＰｔｋ＿Ｓ）、及び前記ボディー電圧可変（ＭＮｔｎ＿Ｃ，ＭＰｔｎ＿Ｃ，ＭＮｔｋ＿Ｃ，ＭＰｔｋ＿Ｃ）とされるＳＯＩ型のＭＯＳトランジスタを混在させることにより、動作の高速化と低消費電力の点について回路の機能や構成に応じて的確なボディーバイアスを採用することが容易になる。
【０００９】
〔２〕
《ボディー固定記憶回路》本発明に係る別の半導体集積回路は、基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えたＭＯＳトランジスタから成る複数個の回路を有し、前記複数個の回路の一部として記憶回路（ＭＲＹ）を含む。前記記憶回路はボディー電圧を固定としたＭＯＳトランジスタ（ＭＮｔｎ＿Ｓ，ＭＰｔｎ＿Ｓ）によって構成された記憶素子を有する。ＳＯＩ構造は放射線の入射によって支持基板部分に電荷が発生されても、埋め込み酸化膜による分離により、その電荷はほとんどチャネル部分の電気伝導に影響を与えないため、前記記憶回路においては高いソフトエラー耐性を得ることができる。
【００１０】
《ボディー固定順序回路》本発明の具体的な一つの形態として、前記複数個の回路の一部としてディジタル回路を含むとき、前記ディジタル回路はボディー電圧を固定としたＭＯＳトランジスタによって構成された順序回路（ＳＱＵＣ）を有する。順序回路は例えばクロック同期タイプの論理段におけるラッチのような記憶回路を構成し、上記高いソフトエラー耐性故に論理動作の信頼性向上に資することができる。
【００１１】
《ボディーフローティング組み合わせ回路》前記ディジタル回路がボディーをフローティングとしたＭＯＳトランジスタによって構成された組み合わせ回路（ＣＭＢＣ）を有するとき、前記組み合わせ回路は前記順序回路に直列接続される。
【００１２】
前記順序回路に直列される組み合わせ回路は、ボディーをフローティングとしたＭＯＳトランジスタによって構成してよい。組み合わせ回路に対しては、ソフトエラー耐性を考えるよりも、ボディーフローティングによる高速動作を優先させれば、ディジタル回路によるデータ処理性能の向上等を期待できる場合が多いと考えられるからである。
【００１３】
《ボディーフローティング》前記複数個の回路の一部として別のディジタル回路を含むとき、前記別のディジタル回路はボディーがフローティングにされたＭＯＳトランジスタによって構成された論理回路を有する。そのような論理回路は高速動作が最優先とされるような回路である。
【００１４】
〔３〕
《ボディー電位可変》本発明に係る更に別の半導体集積回路は、基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えたＭＯＳトランジスタから成る複数個の回路を有し、前記複数個の回路の一部として制御回路（５，５Ａ）と被制御回路（６，７，８，９）と外部インタフェース回路（２）とを含む。前記制御回路は動作モードに応じて前記被制御回路を構成するＭＯＳトランジスタのボディー電位を可変可能に制御する。高速動作、低消費電力、低リーク等の動作モードに応じてボディーバイアスを最適化することができる。
【００１５】
本発明の具体的な一つの形態として、前記複数個の回路の別の一部として、前記被制御回路における直列的な信号伝達経路の前段回路（１３）の出力に基づいて後段回路（１２）を構成するＭＯＳトランジスタのボディー電位を可変可能に制御するボディーバイアス回路（１４，１４Ａ，１４Ｂ）を有する。信号伝達経路の伝達特性を予め揃えたりすることが可能になる。
【００１６】
《電源スイッチ》本発明の更に具体的な一つの形態として、前記被制御回路は電源スイッチ（１０）を有し、前記電源スイッチを構成する前記ＭＯＳトランジスタ（ＭＮｔｋ，ＭＰｔｋ）のゲート酸化膜は前記外部インタフェース回路を構成する外部入出力用の前記ＭＯＳトランジスタのゲート酸化膜と同じ膜厚を有する。前記制御回路は、動作モードに応じて前記電源スイッチのオン・オフを制御する。
【００１７】
電源スイッチに用いられるＭＯＳトランジスタも所謂ＳＯＩ構造故にボディー分離が行われているから、バルク型のようなウェル分離によるレイアウト制約を受けることなく、回路形成領域に自由な配置が許容されている。これ故に、電源遮断を行なう機能単位を細分化してもウェル分離のための分離領域を要しないので面積増大の負担もなく、自由度の高い電源遮断機能を得ることができる。
【００１８】
《電源スイッチのボディーバイアス》本発明の更に具体的な一つの形態として、前記電源スイッチを構成する前記ＭＯＳトランジスタのボディーはそのソース電位等でバイアスするのが望ましい。ボディーをフローティングにしたとき、ゲートとの容量性カップリング等によるボディー電位の変動が電源スイッチのオン抵抗の変動によって電源供給能力が不安定になることを抑制することができる。
【００１９】
《ソースタイ構造》本発明の更に具体的な一つの形態として、前記外部インタフェース回路を構成する前記ＭＯＳトランジスタのボディーは複数個所（ＳＴ（Ｐ＋），ＳＴ（Ｎ＋））でそのソースに接続される。インパクトイオン化はドレインの高電位で生じ、キンク現象はボディーフローティングで顕著になるため、コア回路若しくは論理回路部分よりも動作電源が高く、チャネル幅も広くされる傾向にある外部インタフェース回路に対しソース電位への接続箇所を複数個所としてボディーバイアスを行なうことにより、インパクトイオン化による電圧・電流特性のキンク現象の発生を抑制若しくは緩和することが可能になる。
【００２０】
《低リークモードと高速モードにおけるボディーバイアス》本発明の更に具体的な一つの形態として、前記制御回路（５，５Ａ）は前記電源スイッチの遮断時における低リークモードでは前記被制御回路を構成するＭＯＳトランジスタのボディーをそのソース電圧に等しいときよりも閾値電圧が大きくなるリバースバイアス電圧に制御し、前記電源スイッチによる電源供給時における高速モードにおいて前記被制御回路を構成するＭＯＳトランジスタのボディーをそのソース電圧に等しいときよりも閾値電圧が小さくなるフォワードバイアス電圧に制御する。リバースバイアス電圧に制御することによりＭＯＳトランジスタのオン抵抗が大きくなり、サブスレッショルドリーク電流の低減に資することができる。フォワードバイアス電圧に制御することによりＭＯＳトランジスタのオン抵抗が小さくなり、高速動作に資することができる。
【００２１】
《低速モードにおけるボディーバイアス》本発明の更に具体的な一つの形態として、前記制御回路（５，５Ａ）は、前記電源スイッチによる電源供給時における低速モードにおいて前記被制御回路を構成するＭＯＳトランジスタのボディーを前記リバースバイアスにする。動作時における電力消費の低減に資することができる。
【００２２】
《通常モードにおけるボディーバイアス》本発明の更に具体的な一つの形態として、前記制御回路（５，５Ａ）は、前記電源スイッチによる電源供給時における通常モードにおいて前記被制御回路を構成するＭＯＳトランジスタのボディーをそのソース電圧に制御すればよい。
【００２３】
《半導体集積回路のパワーオン時》本発明の更に具体的な一つの形態として、前記制御回路（５，５Ａ）は、半導体集積回路のパワーオンのとき、前記被制御回路を構成するＭＯＳトランジスタに動作電源が投入される前又は同時に当該ＭＯＳトランジスタのボディーに寄生ダイオードをオフ状態に保つバイアス電圧を印加する。即ち、半導体集積回路のパワーをオンさせるとき、前記被制御回路を構成するＭＯＳトランジスタに動作電源が投入される前又は同時に当該ＭＯＳトランジスタのボディーをソース側の電源に接続する。これにより、半導体集積回路のパワーオンのとき、ＭＯＳトランジスタのソース・ボディー間の寄生ダイオードに順方向電流が流れる不都合を抑制することができる。例えばｐチャネル型のＭＯＳトランジスタに対して動作電源が投入される前に先にボディーを当該電源でバイアスする。
【００２４】
《半導体集積回路のパワーオフ時》本発明の更に具体的な一つの形態として、前記制御回路（５，５Ａ）は、半導体集積回路のパワーオフのとき、前記被制御回路を構成するＭＯＳトランジスタの動作電源が遮断されるのと同時又は後に当該ＭＯＳトランジスタのボディーに印加される前記寄生ダイオードをオフ状態に保つバイアス電圧の印加を遮断する。即ち、半導体集積回路のパワーをオフさせるとき、前記被制御回路を構成するＭＯＳトランジスタの動作電源が遮断されるのと同時又は後に当該ＭＯＳトランジスタのボディーとソース側の電源との接続を遮断する。これにより、ＭＯＳトランジスタに供給される動作電源が完全に遮断される前に当該ＭＯＳトランジスタのソース・ボディー間の寄生ダイオードに順方向電流が流れる不都合を抑制することができる。
【００２５】
《電源スイッチによる電源遮断時》本発明の更に具体的な一つの形態として、前記制御回路（５，５Ａ）は高電位側又は低電位側の電源を前記電源スイッチにより遮断するとき、その電源スイッチに接続されたＭＯＳトランジスタのボディーを当該電源スイッチにより遮断される電源とは反対側の電源でバイアスし、或いはフローティングにする。例えばグランド電位のような低電位側の電源を前記電源スイッチにより遮断する場合、ｎチャネル型のＭＯＳトランジスタのボディー電位も高電位電源とすることによって、電源スイッチの遮断状態における当該ｎチャネル型のＭＯＳトランジスタのドレイン・ボディー間の接合リークを抑制することができる。また、例えば高電位側の電源を前記電源スイッチにより遮断する場合、ｐチャネル型のＭＯＳトランジスタのボディー電位もグランド電位のような低電位電源とすることによって、電源スイッチの遮断状態における当該ｐチャネル型のＭＯＳトランジスタのドレイン・ボディー間の接合リークを抑制することができる。
【００２６】
《電源スイッチによる電源遮断からの復帰時》本発明の更に具体的な一つの形態として、前記制御回路（５，５Ａ）は前記電源スイッチによる電源供給を再開するとき、前記電源スイッチのオン動作の前又は同時に、前記電源スイッチに接続されたＭＯＳトランジスタのボディーに寄生ダイオードをオフ状態に保つバイアス電圧を印加する。例えば電源スイッチによりグランド電位のような低電位側の電源の遮断状態が解除される場合、ｎチャネル型のＭＯＳトランジスタのボディー電位が高電位電源になっているときは先にそれを低電位電源に切替えることによって、電源遮断が解除された後にｎチャネル型のＭＯＳトランジスタのボディー・ソース間の寄生ダイオードがオン状態にされることを抑制することができる。また、例えば電源スイッチにより高電位側の電源の遮断状態が解除される場合、ｐチャネル型のＭＯＳトランジスタのボディー電位が低電位電源になっているときは先にそれを高電位電源に切替えることによって、電源遮断が解除された後にｐチャネル型のＭＯＳトランジスタのボディー・ソース間の寄生ダイオードがオン状態にされることを抑制することができる。
【００２７】
また、前記制御回路は前記電源スイッチによる電源供給を遮断するとき、前記電源スイッチのオフ動作の後又は同時に、前記電源スイッチに接続されたＭＯＳトランジスタのボディーに寄生ダイオードをオフ状態に保つために印加されていたバイアス電圧印加を遮断するのがよい。
【００２８】
〔４〕
《アナログ回路》本発明の更に具体的な一つの形態として、半導体集積回路は、基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えたＭＯＳトランジスタから成る複数個の回路を有し、前記複数個の回路の一部としてアナログ回路を含む。前記アナログ回路はボディー電圧を固定としたＭＯＳトランジスタを飽和領域で動作させる回路を有する。飽和領域で動作される回路のゲート電位は低電位電源と高電位電源との間を周期的に変化することが少ないから、動作中に徐々にボディーに電荷が蓄積して電流・電圧特性が変化する虞がある。飽和領域で動作させるＭＯＳトランジスタのボディー電位を固定することによりそのような特性変化を生ずる虞を解消することができる。
【発明の効果】
【００２９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３０】
すなわち、ＳＯＩ型のＭＯＳトランジスタを用いた回路の機能や構成に応じてその高速動作と低消費電力を向上させるのに好適なボディーバイアスを行なうことが容易になる。
【発明を実施するための最良の形態】
【００３１】
《ＳＯＩ型厚膜ＭＯＳトランジスタを用いた電源スイッチ》
図２には本発明に係る半導体集積回路１の平面的構成が例示される。ここではディジタル・アナログ混載のＳＯＩ構造を備えたＭＯＳ集積回路を一例とする。半導体集積回路１の周縁部は外部インタフェース回路としての入出力回路２の形成領域とされ、その内側にコア回路領域としてディジタル回路領域３とアナログ回路領域４が形成される。ディジタル回路領域３には、電源制御及びボディーバイアス制御回路５、前記電源制御及びボディーバイアス制御回路５によって選択的に動作電源の供給が遮断可能にされた電源遮断可能回路６、投入された動作電源が常時供給される電源非遮断回路７と有する。アナログ回路領域４は前記電源制御及びボディーバイアス制御回路５によって選択的に動作電源の供給が遮断可能にされた電源遮断可能回路８、投入された動作電源が常時供給される電源非遮断回路９と有する。電源遮断可能回路６，８には電源スイッチ１０が配置される。電源遮断可能回路６，８内における電源スイッチの配置はランダムであってよい。レイアウトの規則性と言う点より、図３のように各電源遮断可能回路６，８の中央、或いは図４に例示されるように各遮断可能回路６，８の底辺に沿って電源スイッチ１０を配置したりすることも可能である。詳細な後述するが、基本的に電源スイッチ１０のレイアウトはデバイス構造上の制限を受けない。
【００３２】
図５には半導体集積回路１を構成するＳＯＩ型ＭＯＳトランジスタの縦断面構造が例示される。ＭＯＳトランジスタは、シリコン基板ＢＰＬ上の２０〜２００ナノメータのような絶縁性薄膜である埋め込み酸化膜ＥＯＸを介して活性領域に構成される。活性領域はソースＳＯＣ、ドレインＤＲＮ及びボディーＢＤＹとされる。ボディーＢＤＹはチャネル形成領域になる。ボディーＢＤＹの上にはゲート絶縁膜ＧＯＸを介してゲートＧＡＴが形成される。ソースＳＯＣ、ドレインＤＲＮ及びボディーＢＤＹは例えばＳＴＩ（Shallow Trench Isolation）法にて形成された溝内を酸化シリコンで被った完全分離領域ＦＴＩ（又は部分分離領域ＯＴＩ）によって周囲から電気的に分離され、シリコン基板とは埋め込み酸化膜ＥＯＸによって電気的に分離される。
【００３３】
ここでＭＯＳトランジスタは、ゲート酸化膜の比較的薄い第１ＭＯＳトランジスタ（薄膜ＭＯＳトランジスタ）としてのｎチャネル型のＭＯＳトランジスタＭＮｔｎ及びｐチャネル型の第１ＭＯＳトランジスタＭＰｔｎと、ゲート酸化膜の比較的厚い第２ＭＯＳトランジスタ（厚膜ＭＯＳトランジスタ）としてのｎチャネル型のＭＯＳトランジスタＭＮｔｋ及びｐチャネル型のＭＯＳトランジスタＭＰｔｋとに分類される。ｎチャネル型ＭＯＳトランジスタにおいて、ソースＳＯＣ及びドレインＤＲＮはＮ＋型拡散層、ボディーＢＤＹはＰ−型拡散層から成る。ｐチャネル型ＭＯＳトランジスタにおいて、ソースＳＯＣ及びドレインＤＲＮはＰ＋型拡散層、ボディーＢＤＹはＮ−型拡散層から成る。
【００３４】
薄膜ＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎは、例えばチャネル長が４５〜１８０ナノメータ（ｎｍ）、ゲート酸化膜厚が１．５〜３．９ｎｍ、ゲート酸化膜厚に応ずるゲート入力電圧振幅が０．８Ｖ〜１．５Ｖとされる。厚膜ＭＯＳトランジスタＭＮｔｋ，ＭＰｔｋは、例えばチャネル長が３００〜１０００ｎｍ、ゲート酸化膜厚が３．０〜１５．０ｎｍ、ゲート酸化膜厚に応ずるゲート入力電圧振幅が１．２Ｖ〜５．０Ｖとされる。薄膜ＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎはコア論理領域においてディジタル論理回路やアナログ回路を構成するのに主に用いられる。厚保膜ＭＯＳトランジスタＭＮｔｋ，ＭＰｔｋはその高耐圧故に前記入出力回路及びアナログ回路の一部を構成するのに用いられ、その高閾値電圧故に電源遮断スイッチ１０を構成するのにも用いられる。
【００３５】
図６にはＳＯＩ構造のｎチャネル型ＭＯＳトランジスタの鳥瞰図、図７には図６の縦断面図、図８には図６の平面図が夫々示される。図６乃至図８より、ＳＯＩ構造ではソースＳＯＣ、ドレインＤＲＮ及びボディーＢＤＹが完全分離領域ＦＴＩ又は部分分離領域ＰＴＩによって周囲から電気的に分離され、シリコン基板とは埋め込み酸化膜ＥＯＸによって電気的に分離されていることは明らかである。特にボディーＢＤＹはフローティングであってもよいし、ボディー電位の揺らぎ防止或いは閾値電圧制御のためにボディーバイアスを行ってもよい。ボディーバイアスを行なうときは部分分離領域ＰＴＩを用いてボディーＢＤＹを例えばＰ型拡散領域（Ｐ＋）から成るコンタクト領域ＣＮＴに接続する。ここでは、前記コンタクト領域ＣＮＴはソースＳＯＣが接続するメタルのグランド配線ＶＳＳに接続された例が示される。
【００３６】
このようにＳＯＩ構造では個々のＭＯＳトランジスタが電気的に分離されるので、ＭＯＳトランジスタの導電型や電源電圧の相違等に応じたウェル領域による分離を行なうことを要しない。更に、基板との間の接合容量並びに基板との間の電流リークが殆どなく、低電圧動作と高速動作に優れる。
【００３７】
図１にはＳＯＩ構造の特徴を考慮した電源遮断可能回路６（８）、電源非遮断回路７（９）及び入出力回路２が例示される。本明細書においてＭＯＳトランジスタの参照符号の後に記されたサフィックスＳはボディーＢＤＹが自らのソース電位でバイアスされていることを意味し、サフィックスＦはボディーがフローティングであることを意味し、サフィックスＣはボディーＢＤＹのバイアス電圧が可変制御されることを意味する。ソース電位によるボディーバイアス、ボディーフローティング、又はボディー電位可変制御の何れであっても良い場合にはＭＯＳトランジスタの参照符号にＳ，Ｆ，Ｃのサフィックスを付さないものとする。電源遮断可能回路６及び電源非遮断回路７には、ボディーのソース電位固定、ボディーフローティング及びボディー電位可変制御とされるＭＯＳトランジスタが混在されて構成される。入出力回路２はボディーが自らのソース電位に固定されたＭＯＳトランジスタＭＰｔｋ＿Ｓ，ＭＮｔｋ＿Ｓによって構成される。
【００３８】
電源電圧ＶＤＤとグランド電圧ＶＳＳの間に配置された電源遮断可能回路６は電源スイッチ１０としての厚膜ＭＯＳトランジスタＭＮｔｋ＿Ｓ，ＭＰｔｋ＿Ｓを有し、電源非遮断回路７は電源スイッチ１０としての厚膜ＭＯＳトランジスタＭＮｔｋ＿Ｓ，ＭＰｔｋ＿Ｓを有していない。電源スイッチ１０を構成するＭＯＳトランジスタのボディーバイアスはソース電位固定に限定されず、可変制御されてもよい。
【００３９】
電源遮断可能回路６において電源スイッチ１０としての厚膜ＭＯＳトランジスタＭＮｔｋ＿Ｓ，ＭＰｔｋ＿Ｓには、複数の薄膜ＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎから成るＣＭＯＳインバータに代表されるような回路が直列接続される。電源非遮断回路８も複数の薄膜ＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎが直列されたＣＭＯＳインバータに代表されるような回路を有する。例えばグランド電圧ＶＳＳが０Ｖ、電源電圧ＶＤＤが１．５Ｖのとき、薄膜ＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎのゲート入力電圧振幅は１．５Ｖとされ、このとき電源スイッチ１０を構成する厚膜ＭＯＳトランジスタＭＮｔｋ＿Ｓ，ＭＰｔｋ＿Ｓのゲート入力電圧振幅は３．３Ｖとされる。特に図示はしないが、電源遮断可能回路６における電源スイッチ１０として厚膜ＭＯＳトランジスタはＭＮｔｋ＿Ｓ，ＭＰｔｋ＿Ｓの何れか一方だけを用い、或いは一つの電源遮断可能回路において双方の厚膜ＭＯＳトランジスタＭＮｔｋ＿Ｓ，ＭＰｔｋ＿Ｓを用いるようにしてもよい。入出力回路２は複数の厚膜ＭＯＳトランジスタＭＮｔｋ＿Ｓ，ＭＰｔｋ＿Ｓから成るＣＭＯＳインバータに代表されるような回路が例示される。この例では、グランド電圧ＶＳＳが０Ｖ、電源電圧ＶＣＣが３．３Ｖとされる。
【００４０】
尚、図面上のＭＯＳトランジスタの記号標記に関し、ｐチャネル型ＭＯＳトランジスタのゲートには丸印を付することによってｎチャネル型ＭＯＳトランジスタと区別し、厚膜ＭＯＳトランジスタのゲートを相対的に厚く標記することによって薄膜ＭＯＳトランジスタと区別する。
【００４１】
図９には電源遮断可能回路６の平面的な構成が例示される。ここではドレイン・ソースに接続される信号配線は省略してある。図より明らかなように、電源スイッチ１０を構成する厚膜ＭＯＳトランジスタＭＮｔｋ＿Ｓ，ＭＰｔｋ＿Ｓは、論理動作等を行なう薄膜ＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎとウェル分離のような領域分離を行なわずに自由にレイアウトすることができる。同様に、ｎチャネル型の薄膜ＭＯＳトランジスタＭＮｔｎとｐチャネル型の薄膜ＭＯＳトランジスタＭＰｔｎについてもウェル分離のような領域分離を行なわずに自由にレイアウトすることができ、更にその結果として、ＶＤＤ＿１に代表されるように一部の電源配線のレイアウトを自由に行なうことも可能であり、部分分離領域ＰＴＩを用いたボディー電位の共通化も任意の単位で容易に行なうことができる。その上、ボディー電位をソース電位で固定したＭＯＳトランジスタＭＮｔｎ＿Ｓ（ＭＰｔｎ＿Ｓ）、ボディーをフローティングにしたＭＯＳトランジスタＭＮｔｎ＿Ｆ（ＭＰｔｎ＿Ｆ）、ボディー電位を可変制御化能にしたＭＯＳトランジスタＭＮｔｎ＿Ｃ（ＭＰｔｎ＿Ｃ）の相互間についてもウェル分離のような領域分離を行なわずに自由にレイアウトすることができる。
【００４２】
図１０にはバルク型のＭＯＳトランジスタで構成される電源遮断可能領域と電源非遮断領域の回路構成を図１の比較例として示す。バルク型ＣＭＯＳ回路は図１１の例示されるように、ｐチャネル型ＭＯＳトランジスタＭＢＰｔｎがｎ型ウェル領域ＰＷＥＬに、ｎチャネル型ＭＯＳトランジスタＭＯＳｔｎがｎ型ウェル領域ＮＷＥＬに形成され、ウェル領域分離が行なわれる。これにより、基板ＢＰＬとウェル領域ＰＷＥＬ，ＮＷＥＬの間、ウェル領域ＰＷＥＬ，ＮＷＥＬとソースＳＯＣ・ドレインＤＲＮとの間は逆方向バイアスされて、電気的な分離が行なわれている。ＬＣＳは側方の素子分離を行なうロコスである。特に図示はしないが外部入出力回路用の厚膜のｎチャネル型ＭＯＳトランジスタＭＢＮｔｋ及び厚膜のｐチャネル型ＭＯＳトランジスタＭＢＰｔｋも同様にウェル領域分離が行なわれる。
【００４３】
図１０の例ではＭＯＳトランジスタの導電型によるウェル領域分離の様子は具体的に示していないが、電源遮断可能領域６Ａと、電源非遮断回路７Ａとを分離し、更に電源遮断可能領域６Ａ内において厚膜ＭＯＳトランジスタＭＢＮｔｋによって電源スイッチを形成する領域６Ａ＿１と、論理動作等を行なう領域６Ａ＿２とに対しても分離が必要とされる。電源遮断可能領域６Ａ内において電源スイッチを形成する領域６Ａ＿１と、論理動作等を行なう領域６Ａ＿２とを分離するのは、電源遮断状態において、論理動作等を行なう領域６Ａ＿２においけるウェルとソース・ドレインとの間の接合リークを減らすためである。図１の構成では各ＭＯＳトランジスタはそもそも埋め込み酸化膜ＥＯＸによって基板との間のではリークを生じないから、そのよう考慮はデバイス構造上本質的に必要とされない。図１０において電源遮断可能領域６Ａと電源非遮断回路７Ａとを分離するのは、電源非遮断回路７Ａのウェル電位はグランド電位ＶＳＳであるが、電源遮断可能領域６Ａにおいて論理動作等を行なう領域６Ａ＿２のウェル電位は動作電源供給時に電源スイッチＭＢＮｔｋのドレイン電圧である仮想グランドＶＳＳＭになるという点で相違があるからである。特に図示はしていないが電源スイッチがｐチャネル型ＭＯＳトランジスタの場合であっても、或いは薄膜ＭＯＳトランジスタを用いて構成する場合も同じである。図１の構成では各ＭＯＳトランジスタはそもそも埋め込み酸化膜ＥＯＸと分離領域ＦＴＩ（又は離領域ＯＴＩ）によってボディーＤＢＹの分離が可能になっているのでそのようウェル領域分離は本質的に必要とされない。
【００４４】
図１２には図１０に対応する電源遮断可能領域の平面的なレイアウト構成が比較例として示される。図１０で説明した通り、ＭＯＳトランジスタの導電型によるウェル領域分離と共に、電源スイッチの形成領域６Ａ＿１と論理動作等を行なう領域６Ａ＿２との間でもウェル領域分離が行なわれる。
【００４５】
《ボディーのバイアス形態に応ずるトランジスタ特性》
ここでＭＯＳトランジスタのボディーに対するフローティング、ソース電位によるボディーバイアス、ボディーバイアスの可変制御の特質について予め説明する。ＭＯＳトランジスタのボディー電位と閾値電圧との関係は図２４のような傾向になる。図２４においてボディー電位０Ｖとはソース電位に等しいことを意味する。正のボディー電位とはドレイン寄りの電位を意味し、負のボディー電位はそれと逆方向の電位を意味する。ｎチャネル型ＭＯＳトランジスタの場合にはボディー電圧を高くするに従って閾値電圧が下がり（小さくなり）、ｐチャネル型ＭＯＳトランジスタの場合にはボディー電圧を低くするに従って閾値電圧が下がる（小さくなる）。便宜上、閾値電圧を小さくする方向のボディーバイアスをフォワードバイアス、閾値電圧を大きくする方向のボディーバイアスをリバースバイアスと称する。
【００４６】
ボディー電位を自らのソース電位等で固定にすれば閾値電圧の不所望な変動を抑制することができる。その上、ＳＯＩ構造は放射線の入射によって支持基板に電荷が発生されても、埋め込み酸化膜による分離により、その電荷はチャンネル部分の電気伝導にほとんど影響を与えないため、後述のように記憶回路に於いては高いソフトエラー耐性を得ることが可能になる。
【００４７】
ボディーをフローティングにすることにより、ボディー電位はゲートとの容量性カップリングによって変動するようになり、そのボディー電位の変動方向はＭＯＳトランジスタのオン状態においてその閾値電圧を小さくする方向になる。これにより、論理回路の高速動作に寄与することができる。
【００４８】
ボディーバイアスを可変化能にすれば、フォワードバイアスを印加することによって小さい閾値電圧による高速動作の利点を強調することが可能になり、リバースバイアスを印加することによって大きい閾値電圧によるサブスレッショルドリークの低減若しくは低消費電力を強調することが可能になる。
【００４９】
《プリミティブセル》
前記電源遮断可能回路６と電源非遮断回路７とを構成するにはフルカスタム設計によって対応することも可能であるが、ここではスタンダードセル方式で対応することを考慮する。予め設計部品として幾つかのプリミティブセルを用意し、これを用いて設計を行なうことにより、回路設計やレイアウト設計の容易化を図ることができる。例えば図１３及び図１４に例示されるプリミティブセルを用意する。同図に示されるプリミティブセルの論理機能はＣＭＯＳインバータを一例としているが、この論理機能については適宜変更可能であることは言うまでもない。
【００５０】
プリミティブセルＰＭＶＣ＿１は薄膜ＭＯＳトランジスタＭＰｔｎ＿ＳとＭＮｔｎ＿Ｓから成り、双方のボディーＢＤＹは部分分離領域ＰＴＩを介して自らのソースに結合されている。プリミティブセルＰＭＶＣ＿２は薄膜ＭＯＳトランジスタＭＰｔｎ＿ＦとＭＮｔｎ＿Ｆから成り、双方のボディーＢＤＹはフローティングにされている。プリミティブセルＰＭＶＣ＿３は薄膜ＭＯＳトランジスタＭＰｔｎ＿ＣとＭＮｔｎ＿Ｃから成り、双方のボディーＢＤＹは部分分離領域ＰＴＩを介して接続された信号配線によってボディー電位が可変可能にされる。要するにプリミティブセルＰＭＶＣ＿３は、モードコントロール型のアクティブボディーバイアスコントロール(ＭＣ−ＡＢＣ)とされる。プリミティブセルＰＭＶＣ＿４はボディーＢＤＹが部分分離領域ＰＴＩを介して自らのゲートに接続された薄膜ＭＯＳトランジスタＭＰｔｎ＿ＧとＭＮｔｎ＿Ｇから成る。要するにプリミティブセルＰＭＶＣ＿４は、セルフコントロール形式のアクティブボディーバイアスコントロール（ＳＣ−ＡＢＣ）とされる。
【００５１】
ＳＯＩ構造ではバルク構造におけるウェル給電を必要としないので、プリミティブセルンの上下に電源経路とグランド経路等の配線が必ずしも配置されていなくてもよい。図１４のプリミティブセルＰＭＶＣ＿５〜ＰＭＶＣ＿８はこれを考慮したものである。
【００５２】
《ＭＯＳトランジスタのレイアウト形態》
図１５には電源遮断可能回路６と電源非遮断回路７においてプリミティブセル等を用いた回路が例示される。ここではプリミティブセル間におけるＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎの接続信号配線については電源系を除いて図示を省略してある。ボディーバイアス形態の異なるプリミティブセルでも相互に隣接配置することが可能である。バルク構造におけるウェル分離を必要としないからである。
【００５３】
図１６には電源遮断可能回路６においてプリミティブセル等を用いた回路とそのレイアウト形態が例示される。電源スイッチを構成する厚膜ＭＯＳトランジスタＭＮｔｋ＿Ｓのゲート幅は薄膜ＭＯＳトランジスタＭＮｔｎ、ＭＰｔｎに比べて大きくされている。必要な電流供給能力を得るためである。
【００５４】
図１７には電源遮断可能回路６と電源非遮断回路７においてボディーバイアス形態の異なったＭＯＳトランジスタのレイアウト例が模式的に示される。同図ではＣＭＯＳインバータを論理回路の一例としているが論理回路の機能については適宜変更可能であることは言うまでもない。電源遮断可能回路６＿ＡにおいてＭＯＳトランジスタＭＮｔｋ＿Ｓから成る電源スイッチ１０は各回路に共通化される。電源遮断可能回路６＿ＢにおいてＭＯＳトランジスタＭＮｔｋ＿Ｓから成る電源スイッチ１０は各回路に対して個別化される。電源遮断可能回路６＿Ｃにおいて各回路に対して個別化された電源スイッチ１０を構成するＭＯＳトランジスタＭＮｔｋ＿Ｃは共通の信号線により可変可能にボディーバイアスされる。電源非遮断回路７＿Ｂに例示されるように複数個の回路７＿Ｂ１、７＿Ｂ２のボディー電位を共通化してもよい。同様に電源非遮断回路７＿Ｃに例示されるように複数個の回路７＿Ｃ１、７＿Ｃ２のボディー電位を共通化してもよい。
【００５５】
図１８にはボディーバイアス形態、導電型、ゲート酸化膜厚の異なる種々のＭＯＳトランジスタを隣接配置したレイアウト状態と電源スイッチの階層構造が示される。同図ではＣＭＯＳインバータを論理回路の一例としているが論理回路の機能については適宜変更可能であることは言うまでもない。電源遮断可能回路６＿Ｄにおいて、一つの電流直流経路にｎチャネル型厚膜ＭＯＳトランジスタＭＮｔｋ＿Ｓによって構成される上位階層電源スイッチ１０＿１とｐチャネル型厚膜ＭＯＳトランジスタＭＰｔｋ＿Ｓによって構成される下位階層電源スイッチ１０＿２を介在させた回路構成を採用すること、下位階層の電源スイッチとしてｐチャネル型薄膜ＭＯＳトランジスタＭＰｔｎ＿Ｓによって構成される電源スイッチ１０＿３を介在させた回路構成を採用すること、下位階層の電源スイッチとしてｎチャネル型薄膜ＭＯＳトランジスタＭＮｔｎ＿Ｓによって構成される電源スイッチ１０＿４、或いはｎチャネル型厚膜ＭＯＳトランジスタＭＮｔｋ＿Ｃによって構成される電源スイッチ１０＿５を採用することも可能である。別の電源遮断可能回路６＿Ｅにおいては、一つの電流直流経路にｐチャネル型厚膜ＭＯＳトランジスタＭＰｔｋ＿Ｓによって構成される上位階層電源スイッチ１０＿６とｐチャネル型厚膜ＭＯＳトランジスタＭＰｔｋ＿Ｓによって構成される下位階層電源スイッチ１０＿７を介在させた回路構成を採用すること、下位階層の電源スイッチとしてｐチャネル型薄膜ＭＯＳトランジスタＭＰｔｎ＿Ｓによって構成される電源スイッチ１０＿８を介在させた回路構成を採用すること、下位階層の電源スイッチとしてｎチャネル型薄膜ＭＯＳトランジスタＭＮｔｎ＿Ｓによって構成される電源スイッチ１０＿９、或いはｎチャネル型厚膜ＭＯＳトランジスタＭＮｔｋ＿Ｃによって構成される電源スイッチ１０＿１０を採用することも可能である。更に別の電源遮断可能回路６＿Ｆにおいては、ｎチャネル型厚膜ＭＯＳトランジスタＭＮｔｋ＿Ｓによって構成される上位階層電源スイッチ１０＿１１とｐチャネル型厚膜ＭＯＳトランジスタＭＰｔｋ＿Ｓによって構成される上位階層電源スイッチ１０＿１２の双方を備えることも可能である。このとき、更に、直流経路にｐチャネル型厚膜ＭＯＳトランジスタＭＰｔｋ＿Ｓによって構成される下位階層電源スイッチ１０＿１３を介在させること、下位階層の電源スイッチとしてｐチャネル型薄膜ＭＯＳトランジスタＭＰｔｎ＿Ｓによって構成される電源スイッチ１０＿１４を介在させること、下位階層の電源スイッチとしてｎチャネル型薄膜ＭＯＳトランジスタＭＮｔｎ＿Ｓによって構成される電源スイッチ１０＿１５を介在させること、或いはｎチャネル型厚膜ＭＯＳトランジスタＭＮｔｋ＿Ｃによって構成される電源スイッチ１０＿１６を介在させることも可能である。電源遮断回路６＿Ｇ，６＿Ｈ，６＿Ｉにおいて電源スイッチ１０は厚膜ＭＯＳトランジスタＭＰｔｋ＿Ｄ、ＭＮｔｋ＿Ｓ、薄膜ＭＯＳトランジスタＭＮｔｎ＿Ｓにより、階層化されずに構成される。電源非遮断回路７＿Ｄ，７＿Ｅ，７＿ＦにはプリミティブセルＰＭＶＣ＿１、ＰＭＶＣ＿３、ＰＭＶＣ＿４が示されている。
【００５６】
図１７及び図１８に例示されるように、半導体集積回路１にあっては、電源遮断可能回路６において電源スイッチ１０を構成する厚膜ＭＯＳトランジスタＭＮｔｋ、ＭＰｔｋのボディーバイアス形態と、論理回路等を構成する薄膜ＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎのボディーバス形態とは適宜組み合わせることが可能である。また、電源非遮断回路７において、論理回路等を構成する薄膜ＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎのボディーバス形態も適宜組み合わせることが可能である。隣接トランジスタ相互間でボディーバイアス形態が相違されることは妨げられない。これは、ボディー電位が種々異なるＭＯＳトランジスタであても、夫々のトランジスタのボディーＢＤＹは埋め込み酸化膜ＥＯＸ及び分離領域ＦＴＩ，ＰＴＩによって自ずから電気的分離が達成されているからである。
【００５７】
《記憶回路におけるボディー電位固定》
ボディーバイアスの使い分けに関する具体例を説明する。図１９には記憶回路を備えた半導体集積回路１の一例が示される。電源遮断可能回路６と電源非遮断回路７にまたがって夫々論理回路ＬＯＧと記憶回路ＭＲＹが構成される。例えば記憶回路ＭＲＹはキャッシュメモリやアドレス変換バッファ等を構成するスタティック型のメモリアレイであり、論理回路ＬＯＧは中央処理装置（ＣＰＵ）や割り込みコントローラ等の制御ロジックとされる。電源遮断可能回路６と電源非遮断回路７の双方において記憶回路ＭＲＹを構成するＭＯＳトランジスタは自らのソースによってボディー電位が固定されたＭＯＳトランジスタＭＰｔｎ＿Ｓ、ＭＮｔｎ＿Ｓによって構成される。ＳＯＩ構造はそもそも放射線の入射が基板部分に遮られることによって放射線耐性が高いが、更に、放射線の入射によって酸化膜中に正電荷が発生されても、ボディーバイアスの作用により、その電荷は蓄積され難く、前記記憶回路においては高いソフトエラー耐性を得ることができる。論理回路ＬＯＧを構成するＭＯＳトランジスタはボディー電位がフローティングにされたＭＯＳトランジスタＭＰｔｎ＿Ｆ、ＭＮｔｎ＿Ｆによって構成される。ボディーフローティングにすることにより、ボディー電位はゲートとの容量性カップリングによって変動するようになり、そのボディー電位の変動方向はＭＯＳトランジスタのオン状態においてその閾値電圧を小さくする方向になる。これにより、論理回路の高速動作に寄与することができる。
【００５８】
また、図２０に例示されるように、ボディーをゲートでバイアスしたＭＯＳトランジスタＭＰｔｎ＿Ｇ、ＭＮｔｎ＿Ｇを利用してスタティックメモリセルアレイのような記憶回路ＭＲＹを構成してもよい。これにより、ボディーフローティングに比べて放射線耐性が高くなり、ボディーフローティングと同様に動作速度の高速化とリーク電流低減とを実現可能になる。
【００５９】
《ボディー電位固定の順序回路とボディーフローティングの組合せ回路》
図２１には論理回路ＬＯＧにおけるボディーバイアスの使い分けの更に別の例が示される。論理回路ＬＯＧにおいて太枠で囲んだ夫々の領域にはフリップフロップやラッチ回路等の順序回路ＳＱＵＣが形成され、細枠で囲んだ夫々の領域には組合せ回路ＣＭＢＣが形成される。順序回路ＳＱＵＣはボディーが自らのソースに結合された薄膜ＭＯＡトランジスタＭＰｔｎ＿Ｓ，ＭＮｔ＿Ｓによって構成される。一方、組合せ回路ＣＭＢＣはボディーがフローティングにされた薄膜ＭＯＳトランジスタＭＰｔｎ＿Ｆ，ＭＮｔ＿Ｆによって構成される。
【００６０】
図２２にはクロック同期型の論理回路において信号伝播経路に直列形態で配置された前記順序回路ＳＱＵＣと前記組合せ回路ＣＭＢＣが示される。前記順序回路ＳＱＵＣはボディー電位固定とされ、前記組合せ回路ＣＭＢＣはボディーフローティングとされる。順序回路ＳＱＵＣはフリップフロップによって構成される。組合せ回路ＣＭＢＣ及び順序回路ＳＱＵＣは電源配線ＶＤＤから動作電源が供給され、ｎチャネル型厚膜ＭＯＳトランジスタＭＮｔｋから成る電源スイッチ１０を介してグランド配線ＶＳＳに接続される。ＰＳＷは電源スイッチ制御信号である。前記順序回路ＳＱＵＣにおいてボディー電位固定とされるＭＯＳトランジスタは少なくともスタティックラッチＳＴＬＡＴを構成するＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎであればよいが、その他のトランスファゲートやインバータを構成するＭＯＳトランジスタに対してもボディー電位を自らのソースに固定することを妨げるものではない。
【００６１】
クロック同期タイプの論理段におけるラッチのような記憶回路を構成する順序回路ＳＱＵＣは上記高いソフトエラー耐性故に論理動作の信頼性向上に資することができる。前記順序回路ＳＱＵＣに直列される組み合わせ回路ＣＭＢＣに対してはボディーフローティングによる高速動作を優先させても上記ソフトエラー耐性の点における論理動作の信頼性が失われることはなく、ディジタル回路によるデータ処理性能の向上等を期待することができる。
【００６２】
《ボディー電位固定のアナログ回路とボディーフローティングのディジタル回路》
図２３にはディジタル回路とアナログ回路に対するボディーバイアスの使い分けの例が示される。ディジタル回路領域３において動作速度を最重視する電源遮断可能回路６と電源非遮断回路７とを構成するＭＯＳトランジスタに対してはボディーをフローティングにする。アナログ回路領域４において動作精度が重視される電源遮断可能回路８と電源非遮断回路９とを構成するＭＯＳトランジスタに対してはボディー電位を自らのソース電位等によって固定する。ディジタル回路領域３においてタイミングを重視する電源遮断可能回路６や電源非遮断回路７に対しては、アナログ回路領域４と同様に、回路を構成するＭＯＳトランジスタに対してボディー電位を自らのソース電位等によって固定するのがよい。図２３の例では、電源スイッチ１０を構成するＭＯＳトランジスタＭＮｔｋ＿Ｓは、ディジタル回路領域３の電源遮断可能領域６とアナログ回路領域４の電源遮断可能領域８との双方に共通化されているが、各々個別化してもよい。特に図示はしていないが、アナログ回路領域４において動作精度が重視される電源遮断可能回路８と電源非遮断回路９とは、例えばＭＯＳトランジスタを飽和領域で動作させる回路である。ＭＯＳトランジスタを飽和領域で動作させる回路構成は、アンプ、定電流回路、又は定電圧回路等、公知であるから、ここではその詳細な回路構成の説明は省略する。
【００６３】
《電源遮断とボディーバイアスコントロールとの併用》
図２５にはボディーバイアスの使い分けの更に別の例として電源遮断とボディーバイアスコントロールとを併用する構成が示される。代表的に示された電源遮断可能回路６において薄膜ＭＯＳトランジスタＭＰｔｎ＿Ｃ，ＭＮｔｎ_Ｃから成る回路は厚膜ＭＯＳトランジスタＭＮｔｋ＿Ｓによる電源スイッチ１０を介して動作電源の供給及び停止が制御される。ＣＰＵ等の消費電力に大きな回路部分ではその非動作時には電源スイッチ１０をオフ状態にしてサブスレッショルドリーク電流を低減することが有利である。更に、電源スイッチ１０それ自体のサブスレッショルドリーク電流を小さくするには、電源遮断時に薄膜ＭＯＳトランジスタＭＰｔｎ＿Ｃ，ＭＮｔｎ_Ｃにボディーバイアス信号ＡＢＣｐ＿１、ＡＢＣｎ＿１、ＡＢＣｐ＿２、ＡＢＣｎ＿２を用いてリバースバイアスを行なうのが良い。また、ボディーバイアス信号ＡＢＣｐ＿１、ＡＢＣｎ＿１、ＡＢＣｐ＿１、ＡＢＣｎ＿２をフローティングにして、不所望な接合リークの発生を抑制するようにしてもよい。一方、薄膜ＭＯＳトランジスタＭＰｔｎ＿Ｃ，ＭＮｔｎ_Ｃから成る回路の動作時には電源スイッチ１０を介して動作電源を供給するが、このとき、ボディーバイアス信号ＡＢＣｐ＿１、ＡＢＣｎ＿１、ＡＢＣｐ＿１、ＡＢＣｎ＿２を用いて動的に閾値電圧調整を行なうことにより、必要に応じて動作速度若しくは消費電力の調整を行なうことも可能である。低速動作で充分なときはボディーＢＤＹをリバースバイアスにして閾値電圧を大きくして電力消費を抑える。高速動作が必要なときは、ボディーＢＤＹをフォワードバイアスとして閾値電圧を小さくする。
【００６４】
図２６にはボディーバイアスの使い分けの更に別の例として電源非遮断回路におけるボディーバイアスコントロールの例が示される。代表的に示された薄膜ＭＯＳトランジスタＭＰｔｎ＿Ｃ，ＭＮｔｎ_Ｃから成る電源非遮断回路７は例えばシステムコントローラ等のようにその機能上、個別的に電源遮断が行なわれることはない。例えばシステムコントローラはＣＰＵ等がスタンバイモードに入って動作クロックが停止された状態において割り込み要求等を検出して動作クロックの供給を再開させるなど、アクティブモードに遷移するための制御等を行う。したがって、スタンバイ状態においてもシステムコントローラのような電源非遮断回路７に対して動作電源を遮断することはできない。しかしながら高速動作は要求されないから、スタンバイ状態において、システムコントローラのような電源非遮断回路７に対しては、スタンバイ状態においてリバースバイアスを行なって低消費電力を図ることが得策である。
【００６５】
図２７にはボディーバイアス電圧の制御回路１１が例示される。ボディーバイアス電圧制御回路１１は前記電源制御及びボディーバイアス制御回路５の一部を成す回路を例示するものである。
【００６６】
ボディーバイアス電圧制御回路１１はノードＮＤ１に前記ボディーバイアス信号ＡＢＣｐ＿１（ＡＢＣｐ＿２）を生成し、ノードＮＤ２に前記ボディーバイアス信号ＡＢＣｎ＿１（ＡＢＣｎ＿２）を生成する。ボディーバイアス電圧制御回路１１は、インバータ２０Ａ、薄膜ＭＯＳトランジスタＭＰｔｎから成る第１スイッチ２１、薄膜ＭＯＳトランジスタＭＮｔｎから成る第２スイッチ２２、及び制御レジスタ２３によって構成される。第１スイッチ２１のゲート電圧Ｖｄ１は、そのボディーバイアス電圧がＶｄ１＋Ｖｔｈｐとなったとき当該スイッチ２１におけるソース・ボディー間の寄生ダイオードがオンしないような電圧とされる。Ｖｔｈｐは第１スイッチ２１の閾値電圧である。第２スイッチ２２のゲート電圧Ｖｄ２は、そのボディーバイアス電圧がＶｄ２−Ｖｔｈｎとなったとき当該スイッチ２２におけるソース・ボディー間の寄生ダイオードがオンしないような電圧とされる。Ｖｔｈｎは第２スイッチ２２の閾値電圧である。第１スイッチ２１は、電源遮断可能回路６又は電源非遮断回路７を構成するｐチャネル型ＭＯＳトランジスタＭＰｔｎ＿Ｃのボディーに結合され、ノードＮＤ１の電圧がそのボディー電圧になる。同様に、第２スイッチ２２は、電源遮断可能回路６又は電源非遮断回路７を構成するｎチャネル型ＭＯＳトランジスタＭＮｔｎ＿Ｃのボディーに結合され、ノードＮＤ２の電圧がそのボディーバイアス電圧になる。
【００６７】
制御レジスタ２３には高速モードに応じてハイレベルの制御ビットが設定されることによって電源電圧ＶＤＤの制御信号を出力し、通常モードに応じてローレベルの制御ビットが設定されることによってグランド電圧ＶＳＳ（０Ｖ）の制御信号を出力する。半導体集積回路がマイクロコンピュータであるとき前記制御レジスタ２３に対する制御ビットの設定は例えばＣＰＵが行えばよい。制御レジスタ２３にハイレベルの制御ビットが設定されると、ノードＮＤ１はＶｄ１＋Ｖｔｈｐにされ、ＭＯＳトランジスタＭＰｔｎ＿Ｃの閾値電圧が小さくされる結果、当該ＭＯＳトランジスタＭＰｔｎ＿Ｃはターンオン動作を高速に行なうことが可能になると共に比較的大きな相互コンダクタンスを得ることが可能になる。同様に、ノードＮＤ２はＶｄ２−Ｖｔｈｎにされ、ＭＯＳトランジスタＭＮｔｎ＿Ｃの閾値電圧が小さくされる結果、当該ＭＯＳトランジスタＭＮｔｎ＿Ｃはターンオン動作を高速に行なうことが可能になると共に比較的大きな相互コンダクタンスを得ることが可能になる。一方、制御レジスタ２３にローレベルの制御ビットが設定されると、ノードＮＤ１はＶＤＤとされ、ノードＮＤ２は０Ｖとされ、その結果、ｎチャネル型ＭＯＳトランジスタＭＮｔｎ＿Ｃとｐチャネル型ＭＯＳトランジスタＭＰｔｎ＿Ｃの各々の閾値電圧は上記高速動作モードの時よりも大きくされ、サブスレッショルドリーク電流の緩和若しくは抑制の点において低消費電力とされる。
【００６８】
図２８にはボディーバイアス電圧制御回路の別の例が示される。ボディーバイアス電圧制御回路１１Ａは、予めボディーバイアス電圧を生成する回路(ＢＢＧＥＮ)２６の出力を制御レジスタ２３の出力に応じてセレクタ２４，２５で選択する。ボディーバイアス電圧生成回路２６はバイアス電圧としてＶＤＤ−αとβとを生成する。αはｐチャネル型ＭＯＳトランジスタＭＰｔｎ＿Ｃのソース・ボディー間の寄生ダイオードをオンさせない電圧Ｖｆ以下の電圧（Ｖｆｂｐ）であり、βはｎチャネル型ＭＯＳトランジスタＭＮｔｎ＿Ｃのソース・ボディー間の寄生ダイオードをオンさせない電圧Ｖｆ以下の電圧（Ｖｆｂｎ）である。制御レジスタ２３の出力がローレベルのとき、セレクタ２４は電圧ＶＤＤを選択し、セレクタ２５はグランド電圧ＶＳＳを選択する。一方、制御レジスタ２３の出力がハイレベルのとき、セレクタ２４は電圧ＶＤＤ−αを選択し、セレクタ２５は電圧βを選択する。この構成によっても、図２７と同様に、高速動作モードと通常モードに応じてＭＯＳトランジスタＭＰｔｎ＿Ｃ，ＭＮｔｎ＿Ｃの閾値電圧を可変に制御することが可能である。
【００６９】
《ボディー電位最適化の先行制御》
ボディーバイアスコントロールの別の例として、前段回路によって後段回路のボディー電位を最適化する制御について説明する。図２９には電源遮断可能回路６において後段回路のボディー電位を前段回路の出力に基づいて最適化する制御形態が例示され、図３０には電源非遮断回路７におけるそのような制御形態が例示される。図２９において、同一導電型のＭＯＳトランジスタのボディー電位が共通化された後段回路１２に対して、その前段回路１３の出力を用いてボディー電位を最適化するためのボディーバイアス回路１４が配置される。図２８においては、同一導電型のＭＯＳトランジスタのボディー電位が共通化された後段回路１５に対して、その前段回路１６の出力を用いてボディー電位を夫々最適化するためのボディーバイアス回路１７，１８が配置される。
【００７０】
図３１にはボディーバイアス回路１４の一例が示される。ボディーバイアス回路１４は、直列２段のインバータ２０Ａ，２０Ｂ、薄膜ＭＯＳトランジスタＭＰｔｎから成る第１スイッチ２１、及び薄膜ＭＯＳトランジスタＭＮｔｎから成る第２スイッチ２２によって構成される。第１スイッチ２１のゲート電圧Ｖｄ１は、そのボディーバイアス電圧がＶｄ１＋Ｖｔｈｐとなったとき当該スイッチ２１におけるソース・ボディー間の寄生ダイオードがオンしないような電圧とされる。Ｖｔｈｐは第１スイッチ２１の閾値電圧である。第２スイッチ２２のゲート電圧Ｖｄ２は、そのボディーバイアス電圧がＶｄ２−Ｖｔｈｎとなったとき当該スイッチ２２におけるソース・ボディー間の寄生ダイオードがオンしないような電圧とされる。Ｖｔｈｎは第２スイッチ２２の閾値電圧である。第１スイッチ２１は後段回路１２のｐチャネル型ＭＯＳトランジスタＭＰｔｎ＿Ｃのボディーに結合され、ノードＮＤ１の電圧がそのボディー電圧になる。同様に、第２スイッチ２２は後段回路１２のｎチャネル型ＭＯＳトランジスタＭＮｔｎ＿Ｃのボディーに結合され、ノードＮＤ２の電圧がそのボディーバイアス電圧になる。
【００７１】
前段回路１３の出力がＶＤＤのとき、これを受ける後段回路１２のインバータはローレベルを出力する。このとき、ノードＮＤ２はＶｄ２−Ｖｔｈｎにされ、ＭＯＳトランジスタＭＮｔｎ＿Ｃの閾値電圧が小さくされる結果、当該ＭＯＳトランジスタＭＮｔｎ＿Ｃにより高速に電流引き抜き動作が行なわれる。このとき、ノードＮＤ１はＶＤＤとされ、ｐチャネル型ＭＯＳトランジスタＭＰｔｎ＿Ｃの閾値電圧は比較的大きく保たれ、サブスレッショルドリークの発生は緩和若しくは抑制されている。一方、前段回路１３の出力が０Ｖのとき、これを受ける後段回路１２のインバータはハイレベルを出力する。このとき、ノードＮＤ１はＶｄ１＋Ｖｔｈｐにされ、ＭＯＳトランジスタＭＰｔｎ＿Ｃの閾値電圧が小さくされる結果、当該ＭＯＳトランジスタＭＰｔｎ＿Ｃにより高速に電流供給動作が行なわれる。このとき、ノードＮＤ２は０Ｖとされ、ｎチャネル型ＭＯＳトランジスタＭＮｔｎ＿Ｃの閾値電圧は比較的大きく保たれ、サブスレッショルドリークの発生は緩和若しくは抑制されている。これにより、前段回路１３の出力に応じて後段回路１２のインバータの論理閾値電圧を、その出力動作を高速化する方向に最適化することが可能になる。
【００７２】
図３２にはボディーバイアス回路１４の別の例が示される。同図に示されるボディーバイアス回路１４は、前段回路１２の出力とは無関係に予めボディーバイアス電圧を生成する回路(ＢＢＧＥＮ)２６を備え、その出力を前段回路１３の出力に応じてセレクタ２４，２５で選択する。ボディーバイアス電圧生成回路２６はバイアス電圧としてＶＤＤ−αとβを生成する。αはｐチャネル型ＭＯＳトランジスタＭＰｔｎ＿Ｃのソース・ボディー間の寄生ダイオードをオンさせない電圧Ｖｆ以下の電圧であり、βはｎチャネル型ＭＯＳトランジスタＭＮｔｎ＿Ｃのソース・ボディー間の寄生ダイオードをオンさせない電圧Ｖｆ以下の電圧である。前段回路１３の出力がローレベルのとき、セレクタ２４は電圧ＶＤＤ−αを選択し、セレクタ２５はグランド電圧ＶＳＳを選択する。一方、前段回路１３の出力がローレベルのとき、セレクタ２４は電源電圧ＶＤＤを選択し、セレクタ２５は電圧βを選択する。上記同様に、前段回路１３の出力に応じて後段回路１２のインバータの論理閾値電圧を、その出力動作を高速化する方向に最適化することが可能になる。
【００７３】
図３３には前段回路によって後段回路のボディー電位を最適化するボディーバイアスコントロールの別の例が示される。この例では、前段回路１３はフリップフロップとされ、後段回路１２はそのフリップフロップ１３の出力を受けて論理動作を行なう組合せ回路とされる。組合せ回路１２には３個のインバータＩＶ１〜ＩＶ３が代表的に示される。同図において後段回路１２に対して、その前段回路１３の出力を用いてボディー電位を最適化するためのボディーバイアス回路１４Ａ，１４Ｂが配置される。ボディーバイアス回路１４ＡはインバータＩＶ１，ＩＶ２のｐチャネル型ＭＯＳトランジスタＭＰｔｎ＿Ｃのボディーバイアス電圧を生成する。ボディーバイアス回路１４ＢはインバータＩＶ１，ＩＶ３のｎチャネル型ＭＯＳトランジスタＭＮｔｎ＿Ｃのボディーバイアス電圧を生成する。フリップフロップ１３はマスタラッチＭＬＡＴとスレーブラッチＳＬＡＴを有する。ＣＫはフリップフロップ１３の動作クロックであり図２２のクロック端子ＣＬＫに入力されるクロック信号である。ボディーバイアス回路１４ＡはマスタラッチＭＬＡＴの入力ノードに結合されたインバータ２０Ａとこれに直列された薄膜ＭＯＳトランジスタＭＰｔｎから成る第１スイッチ２１とを有する。ボディーバイアス回路１４ＢはマスタラッチＭＬＡＴの出力ノードに結合されたインバータ２７とこれに直列された薄膜ＭＯＳトランジスタＭＮｔｎから成る第２スイッチ２２とを有する。第１スイッチ２１のゲートには前記電圧Ｖｄ１が印加され、第２スイッチ２２のゲートには前記電圧Ｖｄ２が印加される。ゲート電圧Ｖｄ１は、インバータ２０Ａのハイレベル入力によってノードＮＤ１のボディーバイアス電圧がＶｄ１＋Ｖｔｈｐとなったとき当該スイッチ２１におけるソース・ボディー間の寄生ダイオードがオンしないような電圧とされる。Ｖｔｈｐは第１スイッチ２１の閾値電圧である。第２スイッチ２２のゲート電圧Ｖｄ２は、インバータ２７のローレベル入力によってノードＮＤ２のボディーバイアス電圧がＶｄ２−Ｖｔｈｎとなったとき当該スイッチ２２におけるソース・ボディー間の寄生ダイオードがオンしないような電圧とされる。Ｖｔｈｎは第２スイッチ２２の閾値電圧である。フリップフロップ１３の入力がローレベルの時は、ノードＮＤ１はＶｄ１＋Ｖｔｈｐにされ、ＭＯＳトランジスタＭＰｔｎ＿Ｃの閾値電圧が小さくされる結果、当該ＭＯＳトランジスタＭＰｔｎ＿Ｃはターンオン動作を高速に行なうことが可能になると共に比較的大きな相互コンダクタンスを得ることが可能になる。同様に、ノードＮＤ２はＶｄ２−Ｖｔｈｎにされ、ＭＯＳトランジスタＭＮｔｎ＿Ｃの閾値電圧が小さくされる結果、当該ＭＯＳトランジスタＭＮｔｎ＿Ｃはターンオン動作を高速に行なうことが可能になると共に比較的大きな相互コンダクタンスを得ることが可能になる。一方、フリップフロップ１３の入力がハイレベルの時は、ノードＮＤ１はＶＤＤとされ、ノードＮＤ２は０Ｖとされ、その結果、ｎチャネル型ＭＯＳトランジスタＭＮｔｎ＿Ｃとｐチャネル型ＭＯＳトランジスタＭＰｔｎ＿Ｃの各々の閾値電圧は上記よりも大きくされ、サブスレッショルドリーク電流の緩和若しくは抑制の点において低消費電力とされる。
【００７４】
このように、図３３の回路構成によれば、組合せ回路１２は、フリップフロップ１３からローレベルのデータを入力すると、インバータＩＶ１は入力変化に対する出力の遷移動作が高速化され、インバータＩＶ２はローレベルからハイレベルへの入力変化に対する出力の遷移動作が高速化され、インバータＩＶ３はハイレベルからローレベルへの入力変化に対する出力の遷移動作が高速化される。組合せ回路１２は、フリップフロップ１３からハイレベルのデータを入力したときは、インバータＩＶ１〜ＩＶ３の全てのｐチャネル型ＭＰＯＳトランジスタＭＰｔｎのボディーは電源電圧ＶＤＤに、全てのｎチャネル型ＭＰＯＳトランジスタＭＮｔｎのボディーはグランド電圧ＶＳＳにされる。要するに、後段組合せ回路１２は前段フリップフロップ１３からのローレベル入力に応答して、高速動作可能なようにボディーバイアスが最適化され、高速化を要しないハイレベル入力に対してはサブスレッショルドリーク電流の抑制を行なう。さらに、前段フリップフロップ１３による後段組合せ回路１２に対するボディーバイアス制御はマスタラッチＭＬＡＴの状態によって決定されるから、スレーブラッチＳＬＡＴの出力が変化されるまでに組合せ回路１２のボディーバイアス状態を確実に確定させることができる。
【００７５】
図３４には前段回路によって後段回路のボディー電位を最適化するボディーバイアスコントロールの更に別の例が示される。ここでは、ハイレベル入力に対して高速動作すべき組合せ回路１２を採用する。図３３との相違点は、マスタラッチＭＬＡＴの出力ノードにボディーバイアス回路１４Ａが結合され、マスタラッチＭＬＡＴの入力ノードにボディーバイアス回路１４Ｂが結合されたことである。この場合には、後段組合せ回路１２は前段フリップフロップ１３からのハイレベル入力に応答して、高速動作可能なようにボディーバイアスが最適化され、高速化を要しないローレベル入力に対してはサブスレッショルドリーク電流の抑制を行なう。その他の構成は図３３と同じである。
【００７６】
図３５には前段回路によって後段回路のボディー電位を最適化するボディーバイアスコントロールの更に別の例が示される。ここでは、前段回路であるフリップフロップ１３の入力データがローレベルからハイレベルに変化したこと、ハイレベルからローレベルに変化したことを検出する検出回路(ＤＤＴＣ)３０Ａ、３０Ｂを採用した点が図３３と相違する。検出回路３０Ａは入力データがローレベルからハイレベルに変化したことを検出することによってボディーバイアス回路１４Ａへの出力をローレベルからハイレベルに変化させ、入力データがハイレベルからローレベルに変化したことを検出することによってボディーバイアス回路１４Ａへの出力をハイレベルからローレベルに変化させる。検出回路３０Ｂは入力データがローレベルからハイレベルに変化したことを検出することによってボディーバイアス回路１４Ｂへの出力をハイレベルからローレベルに変化させ、入力データがハイレベルからローレベルに変化したことを検出することによってボディーバイアス回路１４Ｂへの出力をローレベルからハイレベルに変化させる。
【００７７】
図３６にはボディーバイアス回路１４Ａ，１４Ｂによるフォワードバイアス期間をクロック信号ＣＫのサイクル数で規定する検出回路(ＤＤＴＣ)３１Ａ，３１Ｂを採用した例が示される。検出回路３０Ａは入力データがローレベルからハイレベルに変化したことを検出するとボディーバイアス回路１４Ａへの出力をローレベルからハイレベルに変化させ、その状態をクロック信号ＣＫの所定サイクル数分維持する。検出回路３１Ｂは入力データがローレベルからハイレベルに変化したことを検出するとボディーバイアス回路１４Ｂへの出力をハイレベルからローレベルに変化させ、その状態をクロック信号ＣＫの所定サイクル数分維持する。クロック信号ＣＫはフリップフロップ１３の同期動作クロックであり、マスタラッチＭＬＡＴとスレーブラッチＳＬＡＴのラッチ動作を制御するラッチクロックを生成するための図２２のクロック端子ＣＬＫに入力されるクロック信号に等しい。この構成によれば、フリップフロップ１３からハイレベルのデータが供給された組合せ回路１３に対してクロック信号ＣＫの所定サイクル期間に亘ってボディーのフォワードバイアスにより高速動作させることが可能になる。
【００７８】
図３７には前段回路によって後段回路のボディー電位を最適化するボディーバイアスコントロールの更に別の例が示される。ここでは、前段回路であるフリップフロップ１３のクロック端子ＣＬＫに供給されるクロック信号ＣＫが変化しているとき後段組合せ回路１２に対してフォワードバイアスを行なうようにする。検出回路（ＣＤＴＣ）３２は、フリップフロップ１３のクロック端子ＣＬＫに供給されるクロック信号ＣＫが変化していることを検出することによってハイレベルの信号を出力する。この出力信号を受ける前記ボディーバイアス回路１４Ａによって組合せ回路１２のｐチャネル型ＭＯＳトランジスタＭＰｔｎ＿Ｃに対するボディーバイアス制御を行なう。また、検出回路３２の出力をインバータ３３で反転して受ける前記ボディーバイアス回路１４Ｂによって組合せ回路１２のｎチャネル型ＭＯＳトランジスタＭＮｔｎ＿Ｃに対するボディーバイアス制御を行なう。これにより、クロック信号ＣＫの変化に同期してフリップフロップ１３を介してデータが組合せ回路１２に供給されるとき、組合せ回路を構成するＭＯＳトランジスタのボディーがフォワードバイアスされて高速動作可能にされる。クロック信号が停止されているときは前記フォワードバイアスの印加が解除されて低消費電力が図られる。
【００７９】
図３８にはクロック信号ＣＫの変化を検出する代わりに、クロックイネーブル信号を用いて前記ボディーバイアス回路１４Ａ、１４Ｂを制御する例が示される。フリップフロップ１３のクロック端子ＣＬＫにはクロックイネーブル信号ＥＮＢがハイレベルに期間にアンドゲート３４を介してクロック信号ＣＫが供給される。前記ボディーバイアス回路１４Ａ、１４Ｂはクロックイネーブル信号のハイレベル期間に、組合せ回路１２を構成するＭＯＳトランジスタのボディーにフォワードバイアスを印加する。
【００８０】
前記ボディーバイアス回路１４、１４Ａ、１４Ｂの具体的な回路は図３１及び図３３で説明した構成に限定されない。その他の回路で構成されたレベルシフト回路等に代えることが可能である。レベルシフト電圧はＭＯＳトランジスタの導電型に応じて相違されることは言うまでもない。前記ボディーバイアス回路１４、１４Ａ、１４Ｂは後段回路１２にとってボディーバイアス制御を行う制御回路として位置付けられる。
【００８１】
《ＬＳＩのパワーオン／パワーオフ時におけるボディーバイアス制御》
図３９には半導体集積回路(ＬＳＩ)に対する外部からの電源投入と電源遮断に際して考慮すべきボディーバイアス状態が例示される。ここでは、グランド電圧ＶＳＳにｎチャネル型厚膜ＭＯＳトランジスタＭＮｔｋ＿Ｓから成る電源スイッチ１０が接続され、当該電源スイッチ１０と電源電圧ＶＤＤとの間に薄膜ＭＯＳトランジスタＭＰｔｎ＿Ｃ及びＭＮｔｎ＿Ｃから成るＣＭＯＳ回路が接続された回路を一例とする。ＶＢＰは薄膜ＭＯＳトランジスタＭＰｔｎ＿Ｃのボディーバイアス電圧、ＶＢＮは薄膜ＭＯＳトランジスタＭＮｔｎ＿Ｃのボディーバイアス電圧である。ＰＳＷは電源スイッチ１０のスイッチ制御信号である。ＳＴＰは、電源電圧ＶＤＤが０Ｖにされた（電源電圧が印加されていない）ＬＳＩパワーオフ状態を示す。ＳＰＹは電源電圧ＶＤＤが外部から供給されているＬＳＩパワーオン状態を示す。ここではパワーオン状態においてｐチャネル型ＭＯＳトランジスタＭＰｔｎ＿Ｃのボディーは電源電圧ＶＤＤにバイアスされ、ｎチャネル型ＭＯＳトランジスタＭＮｔｎ＿Ｃのボディーはグランド電圧ＶＳＳにバイアスされるものとする。電源スイッチ１０は当然オン状態にされている。この状態においてＭＯＳトランジスタＭＰｔｎ＿Ｃ，ＭＮｔｎ＿Ｃのソース／ドレインとボディー間は逆方向バイアス状態になっている。ＬＳＩパワーオフからパワーオンに遷移するとき電源電圧ＶＤＤの立ち上がりに際してボディーバイアス電圧ＶＢＰが０Ｖのままになっていると、ＴＲＳ＿ＮＧに例示されるようにＭＯＳトランジスタＭＰｔｎ＿Ｃのソースとボディー間の寄生ダイオードが順方向になってボディーに電流が流れ込む不都合を生ずる。これを回避するには、ＴＲＳ＿ＯＫに示されるように、ＭＯＳトランジスタＭＮｔｎ＿Ｃ，ＭＰｔｎ＿Ｃに動作電源を供給する前又は同時に、そのボディーバイアス電圧ＶＢＰを電源電圧ＶＤＤにバイアスすればよい。要するにＭＯＳトランジスタに対する動作電源投入前又は同時に前記寄生ダイオードをオフ状態に保つボディーバイアス電圧を印加すれば良い。また、ＬＳＩパワーオンからパワーオフに遷移するとき電源電圧ＶＤＤの遮断前にボディーバイアス電圧ＶＢＰが０Ｖのなると、ＴＲＳ＿ＮＧに例示されるようにＭＯＳトランジスタＭＰｔｎ＿Ｃのソースとボディー間の寄生ダイオードが順方向になってボディーに電流が流れ込む不都合を生ずる。これを回避するには、ＴＲＳ＿ＯＫに示されるように、ＭＯＳトランジスタＭＮｔｎ＿Ｃ，ＭＰｔｎ＿Ｃの動作電源を遮断する後又は同時に、そのボディーバイアス電圧ＶＢＰ電圧を遮断すればよい。要するにＭＯＳトランジスタに対する動作電源投入後又は同時に前記寄生ダイオードをオフ状態に保つボディーバイアス電圧を遮断すればよい。これにより、ＬＳＩパワーオン時、ＬＳＩパワーオフ時に、ＭＯＳトランジスタＭＰｔｎ＿Ｃ，ＭＮｔｎ＿Ｃのソース・ボディー間の寄生ダイオードに順方向電流が流れる不都合を抑制することができる。図４０にはＬＳＩパワーオンのときに状態ＴＲＳ＿ＮＧを生ずる動作タイミングを例示し、図４１にはＬＳＩパワーオンのときに状態ＴＲＳ＿ＯＫを実現するための動作タイミングを例示する。寄生ダイオードがオン動作する順方向電圧を例えば０．６Ｖとすれば、ＬＳ���パワーオンのとき、ＶＢＰはＶＤＤ−０．６Ｖ以上でなければならない。図４０において期間ＴＮＧにおいて寄生ダイオードがオン状態になる。
【００８２】
特に図示はしないが電源電圧ＶＤＤ側にｐチャネル型ＭＯＳトランジスタＭＰｔｋ＿Ｓから成る電源スイッチ１０が配置される場合も、上記同様の考慮を払えばよい。
【００８３】
《電源スイッチのオン／オフ時におけるボディーバイアス制御》
図４２にはＬＳＩパワーオン状態において電源スイッチ１０による電源遮断を行なったとき考慮すべきリークパスの存在が例示される。回路の動作モードに応じて、代表的に示されたＭＯＳトランジスタＭＰｔｎ＿Ｃ，ＭＮｔｎ＿Ｃに対するボディーバイアス状態が相違されている。高速動作モードではＭＯＳトランジスタＭＰｔｎ＿Ｃにフォワードバイアス電圧ＶＤＤ−Ｖｆｂｐが印加され、ＭＯＳトランジスタＭＮｔｎ＿Ｃにフォワードバイアス電圧＋Ｖｆｂｎが印加される。低速動作モードではＭＯＳトランジスタＭＰｔｎ＿Ｃにリバースバイアス電圧ＶＤＤ＋Ｖｆｂｐが印加され、ＭＯＳトランジスタＭＮｔｎ＿Ｃにリバースバイアス電圧−Ｖｆｂｎが印加される。通常動作モードではＭＯＳトランジスタＭＰｔｎ＿Ｃにはバイアス電圧ＶＤＤが印加され、ＭＯＳトランジスタＭＮｔｎ＿Ｃにはバイアス電圧０Ｖ(ＶＳＳ)が印加される。電源スイッチによる電源遮断、即ち電源スイッチＭＮｔｋ＿Ｓ（１０）がオフ状態にされると、ノードＶＳＳＭの電位は電源電圧ＶＤＤに収束される。ＰＳＷのハイレベル（‘Ｈ’）で電源スイッチ１０はオン状態にされ、ＰＳＷのローレベル（‘Ｌ’）で電源スイッチ１０はオフ状態にされる。
【００８４】
高速動作モードにおいて電源スイッチＭＮｔｋ＿Ｓ（１０）がオフ状態にされたとき、ボディーバイアス電圧をそのままにすると、−Ｖｆｂｐの電圧値に応じてＭＯＳトランジスタＭＰｔｎ＿Ｃのソース・ドレインとボディー間の寄生ダイオードがオン状態になってリーク電流を生じ、ＭＯＳトランジスタＭＮｔｎ＿Ｃのソース・ドレインとボディー間の電位差によって接合リークを生ずる虞がある。
【００８５】
通常動作モードにおいて電源スイッチＭＮｔｋ＿Ｓ（１０）がオフ状態にされたとき、ボディーバイアス電圧をそのままにすると、ＭＯＳトランジスタＭＮｔｎ＿Ｃのソース・ドレインとボディー間の電位差によって接合リークを生ずる虞がある。
【００８６】
低速動作モードにおいて電源スイッチＭＮｔｋ＿Ｓ（１０）がオフ状態にされたとき、ボディーバイアス電圧をそのままにすると、ＭＯＳトランジスタＭＰｔｎ＿Ｃのソース・ドレインとボディー間の電位差による接合リーク、ＭＯＳトランジスタＭＮｔｎ＿Ｃのソース・ドレインとボディー間の電位差による接合リークを生ずる虞がある。
【００８７】
図４３にはＬＳＩパワーオン状態において電源スイッチ１０による電源遮断を行なったとき図４３のリークパスを形成しないようにするためのボディーバイアス制御の状態が例示される。電源スイッチ１０により電源を遮断するときは、何れの動作モードにおいても、その電源スイッチ１０に接続されたＭＯＳトランジスタＭＰｔｎ＿Ｃ，ＭＰｔｎ＿Ｃのボディーを当該電源スイッチにより遮断される電源ＶＳＳとは反対側の電源ＶＤＤでバイアスし、或いはフローティング（ＯＰＥＮ）にする。図４３に例示されるように、グランド電位ＶＳＳのような低電位側の電源を前記電源スイッチ１０により遮断する場合、ＭＯＳトランジスタＭＰｔｎ＿Ｃ，ＭＮｔｎ＿Ｃのボディー電位を高電位電源ＶＤＤとすることによって、電源スイッチ１０の遮断状態においてＭＯＳトランジスタＭＰｔｎ＿Ｃ，ＭＮｔｎ＿Ｃのソース・ドレインとボディー間の接合リーク並びに寄生ダイオードのオン動作を抑制することができる。特に図示はしないが、図１の電源遮断可能回路６にいてｐチャネル型ＭＯＳトランジスタＭＰｔｋ＿Ｓ（１０）を電源スイッチとするような回路構成において、高電位側の電源ＶＤＤをｐチャネル型の電源スイッチＭＰｔｋ＿Ｓ（１０）により遮断する場合、その下流に接続するＭＯＳトランジスタＭＰｔｎ＿Ｃ，ＭＮｔｎ＿Ｃに対してボディー電位を低電位電源ＶＳＳ又はフローティングとすることによって、電源スイッチＭＰｔｋ＿Ｓ（１０）の遮断状態においてＭＯＳトランジスタＭＰｔｎ＿Ｃ，ＭＮｔｎ＿Ｃのソース・ドレインとボディー間の接合リーク並びに寄生ダイオードのオン動作を抑制することができる。
【００８８】
図４４にはＬＳＩパワーオン状態におけるスタンバイ状態（電源スイッチ１０による電源遮断状態）から電源スイッチ１０をオン状態にしてアクティブ状態に遷移するとき考慮すべきリークパスの存在が例示される。スタンバイ状態ＳＴＢからアクティブ状態ＡＣＴに遷移するとき、ＭＯＳトランジスタＭＰｔｎ＿Ｃ，ＭＮｔｎ＿Ｃのボディーバイアス状態をそのままにして電源スイッチＭＮｔｋ＿Ｓ（１０）をオン状態にすると、ｎチャネル型ＭＯＳトランジスタＭＮｔｎ＿Ｃのソース・ボディー間の寄生ダイオードがオン状態になって、当該ボディーからグランド電位ＶＳＳに向けてリーク電流を生ずる。このリーク電流を抑制するには、電源スイッチ１０による電源供給を再開するとき、前記電源スイッチ１０のオン動作の前又は同時に、前記電源スイッチ１０に接続されたＭＯＳトランジスタのボディーに寄生ダイオードをオフ状態に保つバイアス電圧を印加すればよい。図４４に示されるように、電源スイッチ１０によりグランド電位ＶＳＳのような低電位側の電源の遮断状態が解除される場合、スタンバイ状態においてｎチャネル型のＭＯＳトランジスタＭＮｔｎ＿Ｃのボディー電位が高電位電源ＶＤＤになっているとき先にそれを低電位電源ＶＳＳに切替える。これにより、電源スイッチ１０による電源遮断が解除された後にｎチャネル型のＭＯＳトランジスタＭＮｔｎ＿Ｃのボディー・ソース間の寄生ダイオードがオン状態にされることを抑制することができる。特に図示はしないが、図１の電源遮断可能回路６にいてｐチャネル型ＭＯＳトランジスタＭＰｔｋ＿Ｓ（１０）を電源スイッチとするような回路構成において、ｐチャネル型電源スイッチＭＰｔｋ＿Ｓ（１０）による高電位側の電源ＶＤＤの遮断状態を解除する場合、その下流に接続するｐチャネル型のＭＯＳトランジスタＭＰｔｎ＿Ｃのボディー電位がスタンバイ状態において低電位電源ＶＳＳになっているときは先にそれを高電位電源ＶＤＤに切替える。これにより、電源スイッチ１０による電源遮断が解除された後にｐチャネル型のＭＯＳトランジスタＭＰｔｎ＿Ｃのボディー・ソース間の寄生ダイオードがオン状態にされることを抑制することができる。
【００８９】
図４５には電源スイッチ１０のオン／オフによりスタンバイ状態とアクティブ状態を遷移するときの動作タイミングが例示される。時刻ｔ０までは、ＬＳＩパワーオン状態において前記通常動作モードとされる。時刻ｔ０〜ｔ１に期間に電源スイッチ１０が遮断され、スタンバイ状態にされる。時刻ｔ２までｎチャネル型ＭＯＳトランジスタＭＮｔｎ＿Ｃのボディーバイアス電圧ＶＢＮは０Ｖを維持しているので、この間、前記ｎチャネル型ＭＯＳトランジスタＭＮｔｎ＿Ｃのソース・ドレインとボディー間には接合リークパスが形成されたままになる。時刻ｔ３において、ｎチャネル型ＭＯＳトランジスタＭＮｔｎ＿Ｃのボディーバイアス電圧ＶＢＮが電源電圧ＶＤＤに変化されることにより、そのようなリークパスが解消され、低リーク状態になり、スタンバイ状態において低消費電力を達成することができる。スタンバイ状態からアクティブ状態に移行するときは、ｎチャネル型ＭＯＳトランジスタＭＮｔｎ＿Ｃのボディーバイアス電圧ＶＢＮを電源電圧ＶＤＤからグランド電圧ＶＳＳに変化させる(時刻ｔ５)。この後、スイッチ制御信号ＰＳＷによいって電源スイッチ１０をターンオンする(時刻ｔ７)。電源スイッチ１０は厚膜ＭＯＳトランジスタＭＮｔｋ＿Ｓによって構成されるので、そのスイッチ制御信号ＰＳＷのハイレベルは入出力回路等の電源電圧ＶＣＣ（ＶＤＤ＜ＶＣＣ）とされる。電源スイッチ１０による電源遮断が解除されたとき、ｎチャネル型のＭＯＳトランジスタＭＮｔｎ＿Ｃのボディー・ソース間は逆方向バイアスされ、不所望なリーク電流を生ずることなく、通常動作モードに移行することができる。この後、高速動作モードに移行するには、バイアス電圧ＶＢＰをＶＤＤ−Ｖｆｂｐに、バイアス電圧ＶＢＮを＋Ｖｆｂｎに変化させればよい（時刻ｔ９）。Ｖｆｂｐはｐチャネル型ＭＯＳトランジスタのソース電位を基準とする順方向ボディーバイアス電圧とされ、例えばＶｆｂｐ＜０．６Ｖが好適である。同様に、Ｖｆｂｎはｎチャネル型ＭＯＳトランジスタのソース電位を基準とする順方向ボディーバイアス電圧とされ、例えばＶｆｂｎ＜０．６Ｖが好適である。
【００９０】
図４６にはスタンバイ状態から動作状態に遷移するときの動作形態が例示される。スタンバイ状態から動作状態に遷移するときの動作形態は通常モードに限定されず、低速動作モードであっても高速動作モードであってもよい。何れおいても、図示の如く、電源スイッチ１０がオフ状態に時に、動作モードに必要なボディーバイアスを先にＭＯＳトランジスタＭＮｔｎ＿Ｃ，ＭＰｔｎ＿Ｃに与える事が望ましい。
【００９１】
図４７には電源スイッチの遮断時にボディーバイアスを自動設定可能な回路が例示される。ノードＶＳＳＭとｎチャネル型ＭＯＳトランジスタＭＮｔｎ＿Ｃのボディーに接続するノードＶＢＮとの間に、ボディーバイアス自動設定スイッチ３８が設けられる。スイッチ３８には例えばｎチャネル型の厚膜ＭＯＳトランジスタＭＮｔｋ＿Ｃを採用し、オフ状態におけるサブスレッショルドリークが小さくなるように考慮されている。このボディーバイアス自動設定スイッチ３８はスイッチ制御信号ＶＢＮＳＷによってスイッチ制御される。スイッチ制御信号ＶＢＮＳＷは例えば電源スイッチ１０のスイッチ制御信号ＰＳＷと逆相で変化される。即ち、ボディーバイアス自動設定スイッチ３８は電源スイッチ１０による電源遮断期間にオン状態にされ、電源スイッチ１０による電源供給期間にオフ状態にされる。電源スイッチ１０による電源遮断時にボディーバイアス自動設定スイッチ３８がオン状態にされると、電源電圧ＶＤＤに到達するノードＶＳＳＭの電源電圧ＶＤＤがスイッチ３８を介してノードＶＢＮに印加され、これによって、ＭＯＳトランジスタＭＮｔｎ＿Ｃにおけるリークパスの形成を抑制することができる。電源スイッチ１０のオン動作に合わせてボディーバイアス自動設定スイッチ３８がオフ状態にされるので、電源遮断を解除するとき、当該ＭＯＳトランジスタＭＮｔｎ＿Ｃの寄生ダイオードがオン状態になることもない。ボディーバイアス自動設定スイッチ３８は薄膜ＭＯＳトランジスタであってもよいし、ｐチャネル型ＭＯＳトランジスタ等を用いてもよい。スイッチ制御信号ＶＢＮＳＷはスイッチ制御信号ＶＢＮＳＷと逆相であることに限定されず、ＶＢＮＳＷの変化をＰＳＷの変化に先行させてもよい。
【００９２】
《電源遮断とボディーバイアスの制御回路》
図４８には電源スイッチの制御とボディーバイアスの制御を行う回路の例が示される。図４８において電源遮断可能回路６＿１〜６＿３の各々は図２５に例示される回路を想定し、電源非遮断回路７＿１は図２６に例示される回路を想定する。
【００９３】
電源スイッチ１０の制御とボディーバイアスの制御を行う制御回路（電源制御及びボディーバイアス制御回路）５は、システムコントローラ（ＳＹＳＣＯＮ）４０、電源スイッチ制御回路（ＶＳＣＯＮ）４１、ボディーバイアス生成回路（ＢＢＧＥＮ）４２、及びボディーバイアス制御回路（ＢＢＣＯＮ）４３によって構成される。ボディーバイアス生成回路４２はソース電位を基準として与えるボディーバイアス電圧ＶｆｂｎとＶｂｎｆを生成する。電源スイッチ制御回路４１は電源スイッチ１０のスイッチ制御信号ＰＳＷを出力する。ボディーバイアス制御回路４３はボディーバイアス信号ＶＢＮ＿１〜ＶＢＮ＿４とＶＢＰ＿１〜ＶＢＰ＿４を出力する。特に図示はしないがボディーバイアス制御回路４３は図２８で説明したボディーバイアス電圧制御回路１１Ａに代表されるようにセレクタを介して所要のボディーバイアス電圧を出力可能に構成される。システムコントローラ４０は半導体集積回路１の動作モードに従って、電源スイッチ制御回路４１にアクティブモードかスタンバイモードかを通知する信号ＡＳＭ、ボディーバイアス制御回路３３に高速動作モードか、通常モードか、低速モードかを通知する複数ビットの信号ＬＭＨＭを出力する。信号ＬＭＨＭは電源遮断可能回路６＿１〜６＿３と電源非遮断回路７＿１の各々に対して個別に動作モードを通知する信号であってよい。
【００９４】
電源スイッチ制御回路４１は信号ＡＳＭによってスタンバイモードが通知されると、信号ＰＳＷによって電源スイッチ１０をオフ状態にすると共に、信号ＬＫＭによってボディーバイアス制御回路４３に低リーク状態への遷移を指示する。これを受けるボディーバイアス制御回路４３は、図４３で説明したように電源遮断可能回路６＿１，６＿２，６＿３のためのボディーバイアス信号ＶＢＮ＿１〜ＶＢＮ＿３とＶＢＰ＿１〜ＶＢＰ＿３の各々を電源電圧ＶＤＤにする。ボディーバイアス制御回路４３は前記低リーク状態を設定したときそのアクノリッジ信号ＬＫＡＣＫを電源スイッチ制御回路４１にアサートする。
【００９５】
ボディーバイアス制御回路４３は、信号ＬＭＨＭによって通知される動作モードに従って電源遮断可能回路６＿１〜６＿３と電源非遮断回路７＿１の各々に対するボディーバイアスをボディーバイアス信号ＶＢＮ＿１〜ＶＢＮ＿４とＶＢＰ＿１〜ＶＢＰ＿４を用いて高速動作モード、通常モード、又は低速モードに個別に設定する。ボディーバイアス制御回路４３は全ての電源遮断可能回路６＿１〜６＿３が低リーク状態でなくなったとき、電源スイッチ制御回路４１へ出力するアクノリッジ信号ＬＫＡＣＫをネゲートする。
【００９６】
電源スイッチ制御回路４１は信号ＡＳＭによってアクティブモードが通知されると、ボディーバイアス制御回路４３からのアクノリッジ信号ＬＫＡＣＫがネゲートされていることを条件に、信号ＰＳＷによって電源スイッチ１０をオン状態にする。電源遮断可能回路６＿１〜６＿３がスタンバイ状態からアクティブ状態に遷移したとき、電源遮断可能回路６＿１〜６＿３は既に低リーク状態から抜け出しているので、ｎチャネル型ＭＯＳトランジスタＭＮｔｎ＿Ｃの寄生ダイオードがオン状態になることはない。
【００９７】
図４９には電源スイッチの制御とボディーバイアスの制御を行う回路の別の例が示される。図４９において電源遮断可能回路６＿１ＡのＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎはボディーがフローティングにされ、電源遮断可能回路６＿１Ａ、６＿３Ａの電源スイッチ１０はボディーバイアス電圧が可変化能に制御される。ＶＢＮ＿１〜ＶＢＮ＿３とＶＢＰ＿１〜ＶＢＰ＿３はＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎのボディーバイアス信号である。ＶＢＮ＿ａ及びＶＢＮ＿ｂは電源スイッチＭＮｔｋ＿Ｃ（１０）のボディーバイアス信号である。
【００９８】
電源スイッチ１０の制御とボディーバイアスの制御を行う制御回路５Ａは、システムコントローラ（ＳＹＳＣＯＮ）４０、電源スイッチ制御回路（ＶＳＣＯＮ）４１Ａ、ボディーバイアス生成回路（ＢＢＧＥＮ）４２、及びボディーバイアス制御回路（ＢＢＣＯＮ）４３Ａによって構成される。電源スイッチ制御回路４１Ａは信号ＡＳＭによってスタンバイモードが通知されると、信号ＰＳＷによって電源スイッチ１０をオフ状態にすると共に、信号ＬＫＭによってボディーバイアス制御回路４３に低リーク状態への遷移を指示する。これを受けるボディーバイアス制御回路４３は、図４３で説明したように電源遮断可能回路６＿１Ａ，６＿２，６＿３Ａのためのボディーバイアス信号ＶＢＮ＿１〜ＶＢＮ＿２とＶＢＰ＿１〜ＶＢＰ＿２の各々を電源電圧ＶＤＤにする。ボディーバイアス制御回路４３は前記低リーク状態を設定したときそのアクノリッジ信号ＬＫＡＣＫを電源スイッチ制御回路４１にアサートする。
【００９９】
ボディーバイアス制御回路４３Ａは、信号ＬＭＨＭによって通知される動作モードに従って電源遮断可能回路６＿２，６＿３Ａと電源非遮断回路７＿１の各々に対するボディーバイアスをボディーバイアス信号ＶＢＮ＿１〜ＶＢＮ＿３とＶＢＰ＿１〜ＶＢＰ＿３を用いて高速動作モード、通常モード、又は低速モードに個別に設定する。ボディーバイアス制御回路４３Ａはボディーバイアス制御の対象とされる全ての電源遮断可能回路６＿２，６＿３Ａが低リーク状態でなくなったとき、電源スイッチ制御回路４１へ出力するアクノリッジ信号ＬＫＡＣＫをネゲートする。
【０１００】
電源スイッチ制御回路４１は信号ＡＳＭによってアクティブモードが通知されると、ボディーバイアス制御回路４３からのアクノリッジ信号ＬＫＡＣＫがネゲートされていることを条件に、信号ＲＣＩによりボディーバイアス制御回路４３Ａに突入電流抑止動作を指示する。ボディーバイアス制御回路４３Ａは突入電流抑止動作が指示されると、一定期間、電源スイッチ１０のボディーバイアス信号ＶＢＮ＿ａ，ＶＢＮ＿ｂによりＭＯＳトランジスタＭＮｔｋ＿Ｃにリバースバイアス電圧を印加して、電源スイッチ１０のオン抵抗を大きくする。この直後に、電源スイッチ制御回路４１は信号ＰＳＷによって電源スイッチ１０をオン状態にする。電源遮断可能回路６＿１Ａ，６＿２，６＿３Ａがスタンバイ状態からアクティブ状態に遷移したとき、電源遮断可能回路６＿１Ａ，６＿３Ａは既に低リーク状態から抜け出しているので、ｎチャネル型ＭＯＳトランジスタＭＮｔｎ＿Ｃの寄生ダイオードがオン状態になることはない。しかも、電源スイッチ１０は、リバースボディーバイアスによってオン抵抗が大きくなっているから、突入電流によるグランド電圧の浮きが抑制されて、電源非遮断回路７における誤動作が防止される。前記一定期間は電源スイッチのオン動作によって電源が安定するのに十分な期間とされる。この一定期間経過後、電源スイッチ１０のボディーバイアス信号ＶＢＮ＿ａ，ＶＢＮ＿ｂは例えばグランド電圧ＶＳＳに戻される。
【０１０１】
図４８、図４９に基づいて説明したように電源スイッチ１０の状態を考慮してボディーバイアスの制御を行なうことにより、入出力回路２に比べて動作電源電圧が低くされて高速動作と低消費電力が企図されたコア領域における論理回路やアナログ回路等の回路に対する高速動作の要求と低消費電力の要求の双方を必要に応じて満足させることが容易になる。
【０１０２】
《ソースタイ構造》
図５０には前記入出力回路２を構成するインバータの素子レイアウトが例示される。図５１は図５０におけるＡ−Ａ’断面図、図５２は図５０におけるＢ−Ｂ’断面図、図５３は図５０におけるＣ−Ｃ’断面図である。同図に示されるインバータは前述の通り厚膜ＭＯＳトランジスタＭＰｔｋ＿ＳとＭＮｔｋ＿Ｓの直列回路によって構成され、外部出力バッファ及び外部入力バッファを構成するために利用される。前記インバータを構成する厚膜ＭＯＳトランジスタＭＰｔｋ＿ＳとＭＮｔｋ＿ＳのボディーＢＤＹは複数個所でそのソースに接続されソースタイ構造を有する。ボディーＢＤＹの端部を電源配線ＶＤＤやグランド配線ＶＳＳに接続するには前記部分分離領域ＰＴＩを用いればよい。ボディーＢＤＹの中間部を電源配線ＶＤＤやグランド配線ＶＳＳに接続するには、ボディーＢＤＹと同一導電型のソースタイパッドＳＴ（Ｎ＋）、ＳＴ（Ｐ＋）を用いる。ｐチャネル型ＭＯＳトランジスタＭＰｔｋ＿ＳにはソースタイパッドＳＴ（Ｎ＋）を用い、ｎチャネル型ＭＯＳトランジスタＭＮｔｋ＿ＳにはソースタイパッドＳＴ（Ｐ＋）を用いる。ソースＳＯＣとドレインＤＲＮが形成される拡散領域の表面にはシリサイド膜ＳＳＤが形成され、ソースタイパッドＳＴ（Ｎ＋）、ＳＴ（Ｐ＋）はシリサイド膜ＳＳＤを介してソースにＳＯＣに導通される。インパクトイオン化はドレインの高電位で生じ、キンク現象はボディーフローティングで顕著になるため、コア回路若しくは論理回路部分よりも動作電源が高く、チャネル幅も広くされる傾向にある外部インタフェース回路に対しソース電位への接続箇所を複数個所としてボディーバイアスを行なうことにより、インパクトイオン化による電圧・電流特性のキンク現象の発生を抑制若しくは緩和することが可能になる。尚、図における膜厚保寸法は例えば、Ｔｘ１＝１２０ｎｍ、Ｔｘ２＝７５ｎｍ、Ｔｘ３＝９０ｎｍ，Ｔｘ４＝１４５ｎｍ、Ｔｘ５＝３０〜４０ｎｍとされる。また、ボディーＢＤＹの不純物ノードは埋め込み酸化膜ＥＯＸとの境界部分が特に高濃度になっている。空乏層が広がらないようになり、これによってボディー電位を固定し易いようになる。
【０１０３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１０４】
薄膜ＭＯＳトランジスタによって構成される回路の機能は適宜選択可能である。電源スイッチの導電型、電源スイッチの階層段数、プリミティブセルにおけるＭＯＳトランジスタの個数と配置等も適宜変更可能である。半導体集積回路はマイクロコンピュータに代表されるディジタル処理ＬＳＩに限定されず、アナログ処理ＬＳＩ、アナログ・ディジタル混載ＬＳＩ等に広く適用することができる。スタンバイモードは例えばＣＰＵがスリープ命令を実行することによって遷移するスリープモード、スタンバイ信号やレジスタ設定等によって外部から指示される外部スタンバイモード、モジュール毎に動作の可否が設定可能にされるモジュールスタンバイモードなどとされる。電源スイッチは階層的に配置することが可能である。電源スイッチは厚膜ＭＯＳトランジスタだけで構成してもよいし、適宜薄膜ＭＯＳトランジスタを下位階層電源スイッチとして混在させてもよい。下位階層電源スイッチは薄膜ＭＯＳトランジスタによって構成する場合に限定されず、当然厚膜ＭＯＳトランジスタによって構成することも可能である。
【図面の簡単な説明】
【０１０５】
【図１】本発明に係る半導体集積回路の一例としてＳＯＩ構造の特徴を考慮した電源遮断可能回路、電源非遮断回路及び入出力回路を例示した回路図である。
【図２】本発明に係る半導体集積回路の平面的構成を例示する平面図である。
【図３】電源遮断可能回路の中央電源スイッチを配置した半導体集積回路の平面的構成を例示する平面図である。
【図４】電源遮断可能回路の底辺に沿って電源スイッチを配置した半導体集積回路の平面的構成を例示する平面図である。
【図５】半導体集積回路を構成するＳＯＩ型ＭＯＳトランジスタの縦断面構造を例示する断面図である。
【図６】ＳＯＩ構造のｎチャネル型ＭＯＳトランジスタの鳥瞰図である。
【図７】図６のＭＯＳトランジスタの縦断面図である。
【図８】図６のＭＯＳトランジスタの平面図である。
【図９】電源遮断可能回路の平面的な構成を例示するレイアウト図である。
【図１０】バルク型のＭＯＳトランジスタで構成される電源遮断可能回路と電源非遮断回路の回路構成を図１の比較例として示す回路図である。
【図１１】バルク型ＣＭＯＳ回路の縦断面図である。
【図１２】図１０に対応する電源遮断可能回路の平面的構成を比較例として示すレイアウト図である。
【図１３】前記電源遮断可能回路及び電源非遮断回路の用いることができるプリミティブセルの一例を示す説明図である。
【図１４】前記電源遮断可能回路及び電源非遮断回路の用いることができる別のプリミティブセルの一例を示す説明図である。
【図１５】電源遮断可能回路と電源非遮断回路においてプリミティブセル等を用いた回路を例示する回路図である。
【図１６】電源遮断可能回路においてプリミティブセル等を用いた回路とそのレイアウト形態を例示する説明図である。
【図１７】電源遮断可能回路と電源非遮断回路においてボディーバイアス形態の異なったＭＯＳトランジスタのレイアウト例を模式的に示す回路図である。
【図１８】ボディーバイアス形態、導電型、ゲート酸化膜厚の異なる種々のＭＯＳトランジスタを隣接配置したレイアウト状態と電源スイッチの階層構造を例示する回路図である。
【図１９】記憶回路を備えた半導体集積回路の一例を示す回路図である。
【図２０】ボディーをゲートでバイアスしたＭＯＳトランジスタを利用してスタティックメモリセルアレイのような記憶回路を有する電源遮断可能回路と電源非遮断回路を例示する回路図である。
【図２１】フリップフロップやラッチ回路等の順序回路を含む論理回路におけるボディーバイアスの使い分けの例を示す回路図である。
【図２２】クロック同期型の論理回路において信号伝播経路に直列形態で配置された順序回路と前記組合せ回路を示す回路図である。
【図２３】ディジタル回路とアナログ回路に対するボディーバイアスの使い分けの例を示す回路図である。
【図２４】ＭＯＳトランジスタのボディー電位と閾値電圧との関係を示す特性図である。
【図２５】ボディーバイアスの使い分けの更に別の例として電源遮断とボディーバイアスコントロールとを併用する構成を例示する回路図である。
【図２６】ボディーバイアスの使い分けの更に別の例として電源非遮断回路におけるボディーバイアスコントロールの例を示す回路図である。
【図２７】ボディーバイアス電圧の制御回路を例示する回路図である。
【図２８】ボディーバイアス電圧制御回路の別の例を示す回路図である。
【図２９】電源遮断可能回路において後段回路のボディー電位を前段回路の出力に基づいて最適化する制御形態を例示する回路図である。
【図３０】電源非遮断回路において後段回路のボディー電位を前段回路の出力に基づいて最適化する制御形態を例示する回路図である。
【図３１】ボディーバイアス回路の一例を示す回路図である。
【図３２】ボディーバイアス回路の別の例を示す回路図である。
【図３３】前段回路によって後段回路のボディー電位を最適化するボディーバイアスコントロールの別の例を示す回路図である。
【図３４】前段回路によって後段回路のボディー電位を最適化するボディーバイアスコントロールの更に別の例を示す回路図である。
【図３５】前段回路によって後段回路のボディー電位を最適化するボディーバイアスコントロールの更に別の例を示す回路図である。
【図３６】ボディーバイアス回路によるフォワードバイアス期間をクロック信号ＣＫのサイクル数で規定する検出回路を採用した例を示す回路図である。
【図３７】前段回路によって後段回路のボディー電位を最適化するボディーバイアスコントロールの更に別の例を示す回路図である。
【図３８】クロック信号の変化を検出する代わりにクロックイネーブル信号を用いて前記ボディーバイアス回路を制御する例を示す回路図である。
【図３９】半導体集積回路に対する外部からの電源投入と電源遮断に際して考慮すべきボディーバイアス状態を例示する状態説明図である。
【図４０】ＬＳＩパワーオンのときに状態ＴＲＳ＿ＮＧを生ずる動作タイミングを例示するタイミングチャートである。
【図４１】ＬＳＩパワーオンのときに状態ＴＲＳ＿ＯＫを実現するための動作タイミングを例示するタイミングチャートである。
【図４２】ＬＳＩパワーオン状態において電源スイッチによる電源遮断を行なったとき考慮すべきリークパスの存在を例示する状態説明図である。
【図４３】ＬＳＩパワーオン状態において電源スイッチによる電源遮断を行なったとき図４３のリークパスを形成しないようにするためのボディーバイアス制御の状態を例示する説明図である。
【図４４】ＬＳＩパワーオン状態におけるスタンバイ状態から電源スイッチをオン状態にしてアクティブ状態に遷移するとき考慮すべきリークパスの存在を例示する状態説明図である。
【図４５】電源スイッチのオン／オフによりスタンバイ状態とアクティブ状態を遷移するときの動作タイミングを例示するタイミングチャートである。
【図４６】スタンバイ状態から動作状態に遷移するときの動作形態を例示する状態説明図である。
【図４７】電源スイッチの遮断時にボディーバイアスを自動設定可能な回路を例示する回路図である。
【図４８】電源スイッチの制御とボディーバイアスの制御を行う回路を例示する回路図である。
【図４９】電源スイッチの制御とボディーバイアスの制御を行う別の回路を例示する回路図である。
【図５０】入出力回路を構成するインバータの素子レイアウトを例示する平面図である。
【図５１】図５０におけるＡ−Ａ’断面図である。
【図５２】図５０におけるＢ−Ｂ’断面図である。
【図５３】図５０におけるＣ−Ｃ’断面図である。
【符号の説明】
【０１０６】
１  半導体集積回路
２  入出力回路（外部インタフェース回路）
３  ディジタル回路領域
４  アナログ回路領域
５  電源制御及びボディー場椅子制御回路
６  電源遮断可能回路
７  電源非遮断回路
８  電源遮断可能回路
９  電源非遮断回路
１０  電源スイッチ
ＢＰＬ  シリコン基板
ＥＯＸ  埋め込み酸化膜
ＳＯＣ  ソース
ＤＲＮ  ドレイン
ＢＤＹ  ボディー
ＦＴＩ  完全分離領域
ＰＴＩ  部分分離領域
ＭＮｔｎ  ｎチャネル型薄膜ＭＯＳトランジスタ
ＭＰｔｎ  ｐチャネル型薄膜ＭＯＳトランジスタ
ＭＮｔｋ  ｎチャネル型厚膜ＭＯＳトランジスタ
ＭＰｔｋ  ｐチャネル型厚膜ＭＯＳトランジスタ
ＭＮｔｎ＿Ｆ  ボディーフローティンのｎチャネル型薄膜ＭＯＳトランジスタ
ＭＰｔｎ＿Ｆ  ボディーフローティンのｐチャネル型薄膜ＭＯＳトランジスタ
ＭＮｔｋ＿Ｆ  ボディーフローティンのｎチャネル型厚膜ＭＯＳトランジスタ
ＭＰｔｋ＿Ｆ  ボディーフローティンのｐチャネル型厚膜ＭＯＳトランジスタ
ＭＮｔｎ＿Ｓ  ボディー電位固定のｎチャネル型薄膜ＭＯＳトランジスタ
ＭＰｔｎ＿Ｓ  ボディー電位固定のｐチャネル型薄膜ＭＯＳトランジスタ
ＭＮｔｋ＿Ｓ  ボディー電位固定のｎチャネル型厚膜ＭＯＳトランジスタ
ＭＰｔｋ＿Ｓ  ボディー電位固定のｐチャネル型厚膜ＭＯＳトランジスタ
ＭＮｔｎ＿Ｃ  ボディー電位可変可能なｎチャネル型薄膜ＭＯＳトランジスタ
ＭＰｔｎ＿Ｃ  ボディー電位可変可能なｐチャネル型薄膜ＭＯＳトランジスタ
ＭＮｔｋ＿Ｃ  ボディー電位可変可能なｎチャネル型厚膜ＭＯＳトランジスタ
ＭＰｔｋ＿Ｃ  ボディー電位可変可能なｐチャネル型厚膜ＭＯＳトランジスタ
ＰＭＶＣ＿１〜ＰＭＶＣ＿８  プリミティブセル
ＳＱＵＣ  順序回路
ＣＭＢＣ  組合せ回路
ＳＴＬＡＴ  スタティックラッチ
１１，１１Ａ  ボディーバイアス電圧制御回路
１２、１６  後段回路
１３、１５  前段回路
ＭＬＡＴ  マスタラッチ
ＳＬＡＴ  スレーブラッチ
１４，１４Ａ，１４Ｂ  ボディーバイアス回路
ＩＶ１〜ＩＶ３  インバータ
３０Ａ，３０Ｂ  検出回路
３１Ａ，３１Ｂ  検出回路
３２  検出回路
４０  システムコントローラ
４１  電源スイッチ制御回路
４２  ボディーバイアス生成回路
４３  ボディーバイアス制御回路
Ｖｆｂｎ，Ｖｂｎｆ  ボディーバイアス電圧
ＶＢＮ＿１〜ＶＢＮ＿４，ＶＢＰ＿１〜ＶＢＰ＿４  ボディーバイアス信号
ＡＳＭ  クティブモードかスタンバイモードかを通知する信号
ＬＭＨＭ  高速動作モードか、通常モードか、低速モードかを通知する複数ビットの信号
ＬＫＭ  低リーク状態への遷移指示信号
ＶＢＮ＿ａ，ＶＢＮ＿ｂ  電源スイッチＭＮｔｋ＿Ｃのボディーバイアス信号
ＬＫＡＣＫ  低リーク状態設定完了のアクノリッジ信号
ＲＣＩ  突入電流抑止動作の指示信号
ＳＴ（Ｎ＋）、ＳＴ（Ｐ＋）  ソースタイパッド
【図１】
2007201236.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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