(57)【要約】【課題】配線形成のＣＭＰ工程において下層配線による凹凸の影響を簡便に評価できる評価用基板や評価方法を提供することである。【解決手段】半導体素子における上下方向に複数の配線を形成する為に行われるＣＭＰの条件を評価する為に用いられる評価用基板であって、  基板と、  前記基板に形成された深さがＡの第１の溝と、  前記第１の溝と同じ基準面から前記基板に形成された深さがＢの第２の溝と、  前記第１の溝及び第２の溝に設けられた配線の材とを具備してなり、  （前記第１の溝の深さＡ）：（前記第２の溝の深さＢ）＝１：１．０５〜１．６０である。【選択図】  図１
2007201123.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子における上下方向に複数の配線を形成する為に行われるＣＭＰの条件を評価する為に用いられる評価用基板であって、
基板と、
前記基板に形成された深さがＡの第１の溝と、
前記第１の溝と同じ基準面から前記基板に形成された深さがＢの第２の溝と、
前記第１の溝及び第２の溝に設けられた配線の材
とを具備してなり、
（前記第１の溝の深さＡ）：（前記第２の溝の深さＢ）＝１：１．０５〜１．６０である
ことを特徴とする評価用基板。
【請求項２】
深さが異なる以外は第２の溝と同様な溝を更に具備してなり、
該溝は、その深さが第１の溝の深さＡの１０５〜１６０％である
ことを特徴とする請求項１の評価用基板。
【請求項３】
溝は、その平面形状が互いに略同じであることを特徴とする請求項１又は請求項２の評価用基板。
【請求項４】
第１の溝は半導体素子における配線構成用の溝に相当するものであることを特徴とする請求項１〜請求項３いずれかの評価用基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に、ダマシン配線構造におけるＣｕ膜のＣＭＰ（Chemical Mechanical Polishing）において、ＣＭＰ条件の検討に用いる評価用基板、及び該評価用基板を用いてＣＭＰの条件を決定（評価）する評価方法に関する。
【背景技術】
【０００２】
ＬＳＩの多層配線形成に用いられるＣｕ及びバリア膜のＣＭＰプロセスでは、０．１μｍ以下のローカル配線から１００μｍ程度のグローバル配線までの広い範囲に亘って、Ｃｕ配線の膜厚を一定範囲内に制御することが求められている。多層配線を形成する場合には、下層配線のディッシングやエロージョンの影響で、上層配線のディッシングやエロージョンのバラツキが増大することが予想される。そして、ディッシングやエロージョンのバラツキの増大は、平坦性の悪化や配線抵抗のバラツキの増大を引き起こす為、多層配線に適したＣＭＰ条件を得る為には下層配線のディッシングやエロージョンの影響を評価する必要がある。
【０００３】
ところで、Ｃｕ配線形成プロセスでは、配線溝を形成した基板上に、先ず、Ｃｕ拡散バリア膜を形成し、この後でＣｕシード膜を形成し、続いてめっき法によりＣｕ膜を配線溝深さの１．５〜３倍程度の厚さ形成する。この後、ＣＭＰによって不要な膜を研磨・除去する。すなわち、始めに、Ｃｕ用のスラリーを用いて配線となる部分以外のＣｕ膜を研磨・除去する。そして、下層のＣｕ拡散バリア膜が露出した時点で研磨を、一旦、停止する。次いで、Ｃｕ用とは異なるスラリーを用いてＣｕ拡散バリア膜を研磨して除去する。このような技術では、Ｃｕ膜を除去し、Ｃｕ拡散バリア膜が露出した段階で、ディッシングやエロージョンによる平坦性の劣化が小さく、かつ、配線となる部分以外の余分なＣｕが完全に除去されていることが重要である。
【０００４】
さて、ＬＳＩの多層配線の形成において、第１層目（最下層）の配線形成時における下地は比較的平坦である場合が多い。しかしながら、第２層目以降（第１層目より上の層）における配線の形成では、下層配線形成の為のＣｕ膜及びＣｕ拡散バリア膜のＣＭＰによって生じるディッシングやエロージョンによって凹凸が形成されており、このような凹凸の上に配線を形成する必要がある。この時、ディッシングが起こり易い５〜１００μｍの配線幅の配線が重なった場合、上層配線の溝深さが下層配線のディッシングの分だけ拡大されて大きくなる為、下層配線と同じ配線幅であっても配線のディッシングは上層配線ほど増大する。すなわち、下層配線のデッシングの影響でＣｕめっきを施した時の表面のうねりの高低差が、下層配線にデッシング等による段差が無い場合に比較して大きくなり、それが影響するからである。
【０００５】
従って、上層配線ほど配線抵抗が増大したり、平坦性が悪化することが懸念される。このことは、多層配線の形成に適したＣＭＰ条件を得る為には、ディッシング量、特に配線が重なった場合のディッシング量の変化を簡便に評価する方法が必要なことを意味する。
【０００６】
しかしながら、従来の平坦な基板上に1層配線を形成したに過ぎない評価用基板では、配線が重なった場合のディッシング量を評価することが出来ない。そこで、このような評価を行う場合には、実際に多層配線を形成する方法が用いられて来た。さて、この評価方法では、第１層目の配線のＣＭＰ加工をした後、第２層目の配線を形成し、再度、ＣＭＰを行うことになる。従って、ＣＭＰ加工が層毎に生じて評価が複雑になり、かつ、その評価期間が長くなり、スラリーやＣＭＰ条件の開発効率が低下すると言った問題が有る。又、配線溝深さのみが異なる基板を複数作成し、ディッシング量の変化を評価する方法も考えられるが、評価基板の数が増え、評価の効率が低下したり、異なる溝深さのパターンが同一基板内に生じる実際のＬＳＩの状況を再現できない等の課題が克服できず、正確な評価が出来てなかった。
【０００７】
ところで、特開２００１−７１１４「半導体装置およびその製造方法」の実施例においては、平坦な基板上に配線溝を形成し、その上に金属膜を成膜した基板が用いられている。このような基板を用いた評価では、上述したような多層配線形成時の下層配線のディッシングやエロージョンなどによる影響を評価できない。
【特許文献１】特開２００１−７１１４
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前記したようなことから、下層配線による凹凸の影響を簡便に評価できる評価技術を開発すれば、ＣＭＰ用スラリーやＣＭＰプロセスの開発効率が大幅に改善することが判る。又、ＬＳＩの製造においては、配線毎の平坦性のバラツキを小さくできる為、ＬＳＩの性能や歩留まりの改善に利用できる。
【０００９】
よって、本発明が解決しようとする課題は、配線形成のＣＭＰ工程において、下層配線による凹凸の影響を簡便に評価できる評価用基板や評価方法を提供することである。
【課題を解決するための手段】
【００１０】
前記の課題は、半導体素子における上下方向に複数の配線を形成する為に行われるＣＭＰの条件を評価する為に用いられる評価用基板であって、
基板と、
前記基板に形成された深さがＡの第１の溝と、
前記第１の溝と同じ基準面から前記基板に形成された深さがＢの第２の溝と、
前記第１の溝及び第２の溝に設けられた配線の材
とを具備してなり、
（前記第１の溝の深さＡ）：（前記第２の溝の深さＢ）＝１：１．０５〜１．６０である
ことを特徴とする評価用基板によって解決される。
【００１１】
すなわち、同一基板上に深さの異なる溝を複数形成し、その各々の溝に配線金属を埋め込んで評価基板とすることにある。この基板上に設けた溝の深さを、一方は下層配線の凹凸の影響が無い基板上に形成した溝深さＡに、他方を下層配線の影響を模してより深い溝深さＢの溝とし、かつ、Ａ：Ｂ＝１：１．０５〜１．６０としておけば、その時のＣＭＰ加工は、最大の影響量を評価でき、適切なＣＭＰ加工条件範囲を与えることが出来るようになる。
【００１２】
Ｃｕ配線形成のＣＭＰプロセスの検討に使用する場合、基板に設けるパターンの平面形状としては、各種の溝幅、溝占有率のＬ＆Ｓ（Line & Space）パターンや、各種溝幅の孤立パターンを使用することが出来る。ここで、Ｌ＆Ｓパターンの占有率は（溝パターンの幅（Ｌ）／溝パターンのピッチ（Ｌ＋Ｓ）×１００％で定義される。Ｃｕ膜のＣＭＰにおいて、ディッシング量が最も大きくなるのは、配線幅が広く、配線占有率が大きい場合で有る。従って、そのような配線が重なった場合における上層配線にディッシング量が最大になると言える。
【００１３】
通常のＬＳＩにおける配線幅としては、１００μｍ程度が最大と考えられることから、配線幅１００μｍ程度で、配線占有率が異なる数種類の配線パターンを使用するのが適している。又、配線幅が異なる数種類の孤立パターンを使用することも可能で、その場合の配線幅は、１〜１０００μｍ程度が適している。
【００１４】
溝深さＡは、ＬＳＩの配線厚さと同程度にするのが望ましい。ＬＳＩの配線厚さは、１００ｎｍ〜２μｍ程度であり、デザインルールや適用される配線（下層、中層、上層）によって異なる為、対象とするＬＳＩに合わせて適宜選択する。ディッシングを起こした下層配線の上に積層された下層配線と同じ形状のパターンの溝深さは、配線の溝深さ＋下層配線のディッシング量となる。溝深さＢは、このような配線を想定したものであり、ディッシング量の目標が配線厚さの１０％程度であることから、溝深さＡの１０５〜１６０％のものとした。尚、Ｂの深さの溝は一つでも良いが二つ以上形成されていても良い。例えば、Ａの溝深さの１０５〜１６０％の深さの溝が段階的に変化している２〜６種類の溝が設けられていることは好ましい。又、溝の平面形状は互いに略同じであることが好ましい。
【００１５】
さて、上記のような評価用基板を用いた評価方法は次のようにして行われる。すなわち、Ｘ−Ｙ座標系において、横軸（Ｘ軸）に溝深さを、縦軸（Ｙ軸）にＣＭＰ後のディッシング量をプロットし、それらの点を通る曲線とＹ＝Ｘ−Ａで表される直線との交点が多層配線において予想される最大ディッシング量と言える。従って、本発明の評価用基板を用いた評価方法によれば、多層配線を形成した場合の平坦性を予測することが可能となり、多層配線の形成に最適なＣＭＰ条件を決定することが容易に行える。
【発明の効果】
【００１６】
本発明の如くに構成させた異なる段差を有する溝を形成した基板のＣｕ膜及びバリア膜のＣＭＰを行うことにより、実際に多層配線を形成することなく、下層配線による下地の凹凸の影響を評価できる。従って、ＣＭＰスラリーやＣＭＰプロセスの開発効率を大幅に向上できる。更には、従来の方法では出来なかった多層配線を形成した場合の最大ディッシング量を予想することも出来る。
【発明を実施するための最良の形態】
【００１７】
本発明になる評価用基板は、半導体素子における上下方向に複数の配線を形成する為に行われるＣＭＰの条件を評価する為に用いられる評価用基板である。そして、基板と、前記基板に形成された深さがＡの第１の溝と、前記第１の溝と同じ基準面から前記基板に形成された深さがＢの第２の溝と、前記第１の溝及び第２の溝に設けられた配線の材とを具備する。（前記第１の溝の深さＡ）：（前記第２の溝の深さＢ）は１：１．０５〜１．６０である。溝パターンとしては、各種の溝幅や溝占有率のＬ＆Ｓ（Line & Space）パターンや、各種溝幅の孤立パターンを使用できる。通常のＬＳＩにおける配線幅としては、１００μｍ程度が最大と考えられることから、配線幅１００μｍ程度で、配線占有率が異なる数種類の配線パターンを使用するのが適している。又、配線幅が異なる数種類の孤立パターンを使用することも可能で、その場合の配線幅は、１〜１０００μｍ程度が適している。溝深さＡは、ＬＳＩの配線厚さと同程度にするのが望ましい。ＬＳＩの配線厚さは、１００ｎｍ〜２μｍ程度であり、デザインルールや適用される配線（下層、中層、上層）によって異なる為、対象とするＬＳＩに合わせて適宜選択する。Ｂの深さの溝は一つでも良いが、好ましくは二つ以上形成される。例えば、Ａの溝深さの１０５〜１６０％の深さの溝が段階的に変化している２〜６種類の溝が設けられていることは好ましい。又、溝の平面形状は互いに略同じである。
【００１８】
更に詳しく説明すると次の通りである。
図１は評価用基板の一部の断面図である。
ここでは、実際の配線構造に出来るだけ近い構造のものとする為、配線を想定した溝の絶縁膜としてＬｏｗ  ｋ膜（低誘電率絶縁膜）にキャップ膜を積層した構造を用いる。すなわち、下地段差を想定した溝を構成する為の下地段差用絶縁膜１を基板上に設けた後、該下地段差用絶縁膜１をエッチングして溝を形成する。この後、絶縁膜２、エッチングストッパ膜３、Ｌｏｗ  ｋ膜４、キャップ膜５の順に積層する。そして、キャップ膜５上にフォトレジスト膜を設け、露光・現像して配線のパターンを形成し、次いでエッチング・アッシングにより溝を形成する。尚、Ｌｏｗ  ｋ膜４としては、必要に応じて、塗布型絶縁膜、プラズマＣＶＤ（Chemical Vapor Deposition）膜のどちらを用いてもよい。塗布型絶縁膜を用いた場合には、塗布型絶縁膜による下層配線による凹凸の平坦化の効果を評価できる。配線における絶縁膜の種類に格別な制限は無く、図１に示すようなＬｏｗ  ｋ膜４にキャップ膜５を積層した構造にする必要は無い。尚、図１中、右側のパターンは、下地段差による影響を調べる為のものであり、左側のパターンは配線に相当するパターンのものである。尚、図１中、６はＣｕ拡散バリア膜、７はＣｕ膜である。
【００１９】
図２は評価用基板の形成工程を示すものである。
先ず、図２（ａ）に示される如く、Ｓｉ基板１１上に、作製する溝の中で最も浅い溝の深さと同じ厚さの絶縁膜１２を形成する。続いて、図２（ｂ）に示される如く、フォトレジスト膜１３を塗布によって設け、そして露光・現像して所定パターンのものを形成する。この後、図２（ｃ）に示される如く、プラズマエッチングにより溝１４を形成する。エッチング条件としては、Ｓｉ基板１１に対して、選択比が大きい条件を用いる。これによって、溝１４の深さを絶縁膜１２とほぼ同じに出来、基板面内の溝深さのバラツキを小さく出来る。この後、図２（ｄ）に示される如く、残ったフォトレジスト膜１３をアッシングにより除去し、残渣除去の為の洗浄を行う。
【００２０】
次に、図２（ｅ）に示される如く、２番目に浅い溝の深さと絶縁膜１２の厚さの差分の厚さの絶縁膜１５を形成する。絶縁膜１２と絶縁膜１５とは同じ種類のものを用いる。その後、図２（ｆ）に示される如く、フォトレジスト膜１６を塗布によって設け、そして最初のエッチングで溝が形成されて無い領域に溝が形成されるように露光・現像し、所定のフォトレジストパターンを形成する。次いで、図２（ｇ）（ｈ）に示される如く、エッチング・アッシングにより溝を形成し、そしてフォトレジスト膜１６を除去する。
【００２１】
以下、同様にして、必要な深さの溝が形成されるように同様の工程を繰り返す。尚、各溝深さに対して、同じ平面形状のパターンを同一チップ内に重ならないように形成する必要がある為、複数のマスクを準備する必要がある。マスクの数に制限がある場合は、ウエハーごとに溝深さを変えることで、必要な溝深さのパターンを形成しても良い。パターンの段差形成方法に格別な制限は無く、異なる深さで所定パターンの溝が形成できれば、上記以外の方法を用いても良い。
【００２２】
図３は評価パターンの例である。
パターンの形状や大きさに格別な制約は無いが、既に述べた通り、配線占有率が異なる配線幅１００μｍ程度のＬ＆Ｓパターンや、配線幅が１〜１０００μｍの孤立配線を並べたパターン等が実際の配線パターンを模していて好ましい。
【００２３】
尚、必要な溝を形成した後は、最後のアッシング洗浄工程に続いて、Ｃｕ拡散を防ぐバリア膜を設け、そしてＣｕシード膜をスパッタ法で形成した後、めっき法によってＣｕ膜を形成し、水素アニールを行う。設けられるＣｕ膜厚は、通常、配線を想定した溝の深さの１．５〜３倍程度である。
【００２４】
図４はＣＭＰ装置を示す。被研磨基板を保持したヘッドを、研磨パッドを貼り付けたプラテンに押し付け、パッド表面にスラリーを供給しながら、ヘッドとプラテンを同方向に回転させながら研磨を行う。パッドは市販のポリウレタン発泡体パッドを用いることができる。スラリーの供給系は２系統あり、２種類のスラリーを供給することが可能である。表面にダイヤモンドの粒が埋め込まれたディスクを研磨パッドに押し当て、ディスクとプラテンとを回転させてパッドの表面を削り取ることにより、研磨による反応物やスラリーの砥粒によるパッド表面の目詰まりを防止できる。これは、必要に応じて、研磨中、又は研磨の合間に実施できる。研磨中のＣｕ膜の膜厚変化をプラテンに設置された渦電流式終点検出器で検出することが出来る。これにより、第１の条件で一定膜厚まで研磨し、そこで一旦研磨を停止し、続いて第２の研磨条件で研磨を行うことが出来る。また、Ｃｕ膜が除去されてＣｕ拡散バリアが露出した時の終点の検出も可能で、続いて行うオーバー研磨の時間を一定に制御することが可能である。
【００２５】
本研磨装置は、Ｃｕ研磨に続いてＣｕ拡散バリア研磨を行う為、Ｃｕ研磨用とは別のプラテンとヘッドとを有している。これを用いて、バリア用スラリーによってバリア研磨を実施することが出来る。必要に応じて、Ｃｕ研磨とバリア研磨とを自動搬送により、連続処理することも、Ｃｕ研磨のみ、又はバリア研磨のみを単独で実施することも出来る。又、研磨後は、自動搬送により、薬液洗浄、超音波洗浄などを必要に応じて実施した後、基板をスピン乾燥させて処理を終了する。
【００２６】
ＣＭＰ後の平坦性の測定には、触針式の段差計を用いることが出来る。Ｃｕ膜とＣｕ拡散バリア膜の研磨後に各溝深さのパターンの平坦性測定を行う。Ｌ＆Ｓパターンの平坦性測定は、一定の配線占有率のブロックごとにディッシング量を測定する。Ｌ＆Ｓスペースパターンの平坦性の定義を図５に示す。図５には、バリア研磨によって、配線間の絶縁膜が削られた様子を示している。図６に孤立配線の平坦性の定義を示す。孤立配線は各配線毎にディッシング量を測定する。
【００２７】
以下、具体的な実施例を挙げて本発明を説明する。
基板として、３００ｍｍφのＳｉウェハを使用し、図１に示す如きの断面構造の評価用基板を作製した。パターン形成のマスクとして、配線溝形成用として１枚、下層配線による凹み形成用として２枚のマスクを使用し、１チップ内に三つの異なる深さの溝を形成できるようにした。そして、これらのマスクを用い、下層配線による凹みを想定したパターンの溝深さが異なる二種類の仕様の評価用基板を作製した。尚、二種類の仕様の評価用基板を基板Ａと基板Ｂとする。基板Ａと基板Ｂとにおける配線を想定したパターンの溝深さは同じ２００ｎｍである。下層配線による凹みを想定したパターンの段差形成のための絶縁膜としてはＳｉＣＮ膜を用いた。尚、ＣＦ4を主としたガスでエッチングを行った時のＳｉ基板とＳｉＣＮのエッチング速度比は１：５程度で、十分な選択比が得られた。
【００２８】
評価用基板Ａは以下のようにして作製された。先ず、プラズマＣＶＤ法により、３００ｍｍφのＳｉ基板上に２０ｎｍ厚の下地段差用絶縁膜（ＳｉＣＮ膜）１を形成した。そして、段差形成用マスクＸを用いて所定パターンのレジスト膜を形成した後、該レジスト膜をマスクとしたエッチングによって、深さ２０ｎｍの溝Ｍを形成した。尚、エッチング後は、残ったレジスト膜をアッシングによって除去し、残渣除去の洗浄を行った。この後、更に２０ｎｍ厚のＳｉＣＮ膜（下地段差用絶縁膜）を形成し、前記溝Ｍの位置とは異なる位置に、凹み形成用マスクＹを用いて所定パターンのレジスト膜を形成した後、該レジスト膜をマスクとしたエッチングによって、深さ４０ｎｍの溝Ｎを形成した。尚、エッチング後は、残ったレジスト膜をアッシングによって除去し、残渣除去の洗浄を行った。従って、深さ２０ｎｍの溝（段差）と深さ４０ｎｍの溝（段差）とが形成されていることになる。この後、溝Ｍと溝Ｎとの上に５００ｎｍ厚のＳｉＯ膜（絶縁膜）２を設け、更に５０ｎｍ厚のＳｉＣＮ膜（エッチングストッパ膜）３を設け、そして１５０ｎｍ厚のＳｉＯＣ膜（Ｌｏｗ  ｋ膜）４、更に５０ｎｍ厚のＳｉＯ膜（キャップ膜）５を積層した。尚、これ等の膜はプラズマＣＶＤ法によって成膜された。次に、配線形成用のマスクを用いて所定パターンのレジスト膜を形成し、該レジスト膜をマスクとしたエッチングにより所定パターンの配線用の溝（溝深さ：２００ｎｍ（溝Ｍ，Ｎに重なっていない位置），２２０ｎｍ（溝Ｍに重なった位置），２４０ｎｍ（溝Ｎに重なった位置））を形成した。この後、アッシング、及び洗浄を行った。そして、スパッタ法によって、１０ｎｍ厚のＴａＮ膜および１０ｎｍ厚のＴａ膜を設けてＣｕ拡散バリア膜６とした。Ｃｕ拡散バリア膜６の成膜後は真空中でウェハを搬送し、連続してＣｕシード膜を６０ｎｍ厚スパッタ法で設けた。この後、めっき法により５４０ｎｍ厚のＣｕ膜７を設けた。そして、２２０℃で６０秒間の水素アニール処理を行った。これによって、２００ｎｍ，２２０ｎｍ，２４０ｎｍの深さの溝パターンを持つ評価用基板Ａが作製された。
【００２９】
評価用基板Ａと同様にして評価用基板Ｂが作製された。尚、評価用基板Ａの溝Ｍ，Ｎの深さが２０ｎｍ，４０ｎｍであったのに対して、評価用基板Ｂにあっては、６０ｎｍ及び８０ｎｍの深さの溝が構成された点が相違（即ち、６０ｎｍの深さの溝を形成する為に、最初に設けるＳｉＣＮ膜の厚さを６０ｎｍとした点が相違）するのみで、その他は評価用基板Ａの作製と同様に行われ、２００ｎｍ，２６０ｎｍ，２８０ｎｍの深さの溝パターンを持つ評価用基板Ｂが作製された。
【００３０】
そして、次のようにしてＣＭＰが行われた。尚、スラリーは、シリカ系砥粒を用いた市販のＣｕ用スラリーを用いた。Ｃｕ研磨を行う際には、濃度３０ｗｔ％の過酸化水素水を予めスラリーと混合して使用した。研磨条件は以下の通りである。研磨圧力：７ｋＰａ、プラテン回転数：６０ｒｐｍ、ヘッド回転数：６１ｒｐｍ、スラリー流量：３００ｃｃ／ｍｉｎである。研磨開始からＣｕ残り膜厚が３００ｎｍ（半分）になるまで、スラリーと過酸化水素水の混合比率を重量比で８：２としたスラリーを用いて研磨を行った。Ｃｕ残り膜厚が３００ｎｍ（半分）になった段階でスラリーの供給を停止し、パッド上のスラリーを、一旦、純水で洗い流した後、スラリーと過酸化水素水の混合比率を重量比で４：６にしたスラリーを供給して研磨を行った。スラリーと過酸化水素水の混合比が８：２の条件は、研磨速度のパターン依存性が小さく、研磨速度のウェハ面内均一性が良い条件となっている。これに対して、混合比が４：６の条件は、研磨速度のパターン依存性は大きいが、段差解消性が良く、オーバー研磨時のディッシングの増加が小さい条件となっている。これにより、良好な平坦性とＣｕ残り解消性の両立が可能になる。混合比８：２におけるＣｕブランケット膜の研磨速度は４００ｎｍ／ｍｉｎであり、混合比が４：６におけるＣｕブランケット膜の研磨速度は３００ｎｍ／ｍｉｎ程度である。
【００３１】
Ｃｕ膜の研磨中は、渦電流終点検出器によってＣｕ残り膜厚をモニターした。終点検出器からの出力により、Ｃｕ残り膜厚が３００ｎｍになった時と、Ｃu膜が除去され、下地バリア膜がほぼ露出した時が判る。尚、図７に研磨中の終点検出器の出力を示す。不要なＣｕ膜がほぼ除去された後は、終点検出器からの出力がほぼ一定になる。従って、第２の研磨条件で研磨中、終点検出器からの出力の傾き、即ち、微分値が０になった時を終点とし、その後の研磨時間をオーバー研磨時間とする。第２の研磨条件で連続してオーバー研磨を行い、研磨後は、パッド上と基板表面のスラリーを純水によって洗い流した。続いて、基板をバリア研磨用のプラテンに自動搬送し、市販のバリア用スラリーを使用して、バリア膜研磨を実施した。研磨条件は、以下の条件を用いた。研磨圧力：１４ｋＰａ、プラテン回転数：６０ｒｐｍ、ヘッド回転数：６１ｒｐｍ、スラリー流量：２００ｃｃ／ｍｉｎである。この条件におけるバリア膜の研磨速度はＴａ及びＴａＮ共に８０ｎｍ／ｍｉｎで、研磨速度比は、バリア膜：ＳｉＯ膜：Ｃｕ膜＝２：１：０．２である。研磨後は、パッドと基板表面のスラリーを純水によって洗い流した後、基板を洗浄装置に自動搬送し、市販の薬液を使用したブラシ洗浄、超音波洗浄を行った後、水洗し、スピン乾燥した。
【００３２】
ＣｕのＣＭＰにおいて、渦電流検出器の出力の微分値が０となる終点では、バリア膜上に極薄いＣｕ膜が残っている可能性が有る。特に、下地に凹凸がある場合には、凹部にＣｕが残り易く、オーバー研磨によって、それを除去する必要がある。この時、オーバー研磨時間が短すぎると、Ｃｕ残りが除去し切れない可能性が有り、逆に、長すぎると、ディッシングが増大する。以下では、Ｃｕオーバー研磨時間を４０秒、バリア膜研磨時間を３０秒とした。ＣＭＰ後は、各溝深さの配線パターンの平坦性測定を行った。平坦性測定パターンとしては、図３（ａ）に示した配線幅１００μmのＬ＆Ｓパターンを用いた。図８に、ウェハ上のチップ配列と平坦性の測定位置を示す。平坦性測定結果を表−１（４点の測定結果の平均値）に示す。
【００３３】
表−１
2007201123.tif 000003
【００３４】
表−1のデータをグラフで図示したのが図９である。図９は、横軸（Ｘ軸）に溝深さを、縦軸（Ｙ軸）にディッシング量をプロットしたものである。図９に、併せて、Ｙ（ディッシング量）＋溝深さ２００（ｎｍ）＝Ｘ（溝深さ）、即ち、Ｙ＝Ｘ−２００の直線Ｃを示す。この直線Ｃと、ディッシング量を表す点を結んだ曲線との交点のディッシング量が、多層配線において配線が重なった場合に想定されるディッシング量の最大値になると予想される。この予想される最大のディッシング量と配線が重なっていない場合を想定した溝深さＡ＝２００ｎｍの配線のディッシング量との差が小さい程、配線によるディッシングの変動が小さく、多層配線のＣＭＰ条件として適していると考えられる。
【００３５】
尚、直線Ｃとディッシング量の曲線Ｄとの交点が多層配線において配線が重なった場合に想定されるディッシング量の最大値になる理由を、図１０を用いて説明する。１層目の配線のディッシングをプロットした点が１であるとすると、その上に重なった２層目の配線の溝深さは、点２のＸ軸の値となる。次に、点２の溝深さの配線をＣＭＰした後のディッシング量は点３で表される。同様にして配線を積層していった場合のディッシングは、図１０に示すように直線Ｃと曲線Ｄとの交点に近付くことが判る。従って、多層配線を形成した場合のディッシング量の最大値は直線Ｃと曲線Ｄの交点である。
【００３６】
図９から、各配線密度のパターンの多層配線を形成した場合の予想される最大のディッシング量と、予想される最大のディッシング量と溝深さ２００ｎｍの溝のディッシング量の差を表−２に示す。
【００３７】
表−２
2007201123.tif 000004
【００３８】
表−２から、配線密度１０％のパターンと配線密度５０％のパターンとでは、（Ｅ）−（Ｆ）の値が小さいことから、多層配線の配線層によるディッシング量のバラツキが小さいことが予想される。これに対して、配線密度９１％のパターンでは、（Ｅ）−（Ｆ）の値が大きいことから、ディッシング量のバラツキが大きなことが予想される。従って、この場合には、ＣＭＰ条件の改良とか、ＬＳＩの設計段階で配線の配置に制限（改良）が必要と考えられるから、この観点に沿った研究が推し進められなければならない。
【００３９】
尚、図１１に示すような２層配線を形成する評価用基板において上記のような評価を行う場合、上層配線の溝深さを必要とする深さに制御する為、下層配線のディッシング量を制御する必要がある。しかし、ＣＭＰのディッシングによる段差量は、ウェハ面内およびウェハ間のバラツキがエッチングによって形成した段差に比較して大きい為、評価には適さない。又、ディッシングによって形成される段差量はＣＭＰの性能に依存する為、制御できる範囲が限られ、必要な段差量が得られるとは限らない。
【図面の簡単な説明】
【００４０】
【図１】評価パターンの断面構造図
【図２】評価パターンの段差形成手順図
【図３】評価パターンの図
【図４】ＣＭＰ装置の概略図
【図５】Ｌ＆Ｓパターンの平坦性の定義の説明図
【図６】孤立パターンの平坦性の定義の説明図
【図７】渦電流終点検出器の出力の説明図
【図８】平坦性測定位置とＣｕ残り観察チップの位置の説明図
【図９】最大ディッシング量算出の為のグラフ
【図１０】最大ディッシング量算出の為の説明図
【図１１】評価パターンの断面構造図
【符号の説明】
【００４１】
１      下地段差用絶縁膜
２      絶縁膜
３      エッチングストッパ膜
４      Low  k膜
５      キャップ膜
６      Ｃｕ拡散バリア膜
７      Ｃｕ膜
代  理  人  宇  高    克  己
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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