(57)【要約】  【課題】  ドーピング領域における電子およびホールの移動度が高い半導体構造およびその製造方法を提供する。  【解決手段】  構造およびこれを形成する方法。半導体構造は、（ａ）上部基板面を有する基板と、（ｂ）上部基板面上のチャネル領域と、（ｃ）上部基板面上のゲート誘電体領域と、（ｄ）上部基板面上のゲート電極領域と、を含む。チャネル領域は、ゲート誘電体領域によってゲート電極領域から電気的に分離している。また、半導体構造は、上部基板面上の第１および第２のソース／ドレイン領域を含む。チャネル領域は、第１および第２のソース／ドレイン領域間に配置されている。チャネル領域およびゲート誘電体領域は、上部基板面に実質的に垂直である界面を介して互いに直接物理的に接触している。第１および第２のソース／ドレイン領域の各々は、チャネル領域における格子定数または間隙とは異なる格子定数または間隙を有する結晶材料を含む。【選択図】  図４４
2007142391.tif 000002
【特許請求の範囲】
【請求項１】
半導体構造であって、
（ａ）上部基板面を有する基板と、
（ｂ）前記上部基板面上のチャネル領域と、
（ｃ）前記上部基板面上のゲート誘電体領域と、
（ｄ）前記上部基板面上のゲート電極領域と、
を含み、前記チャネル領域が前記ゲート誘電体領域によって前記ゲート電極領域から電気的に分離しており、更に、
（ｅ）前記上部基板面上の第１および第２のソース／ドレイン領域と、
を含み、前記チャネル領域が前記第１および第２のソース／ドレイン領域間に配置され、
前記チャネル領域および前記ゲート誘電体領域が、前記上部基板面に実質的に垂直である界面を介して互いに直接物理的に接触しており、
前記第１および第２のソース／ドレイン領域の各々が第１および第２の半導体材料を含み、
前記第１および第２の半導体材料が互いに異なる、半導体構造。
【請求項２】
前記チャネル領域がシリコンを含む、請求項１に記載の構造。
【請求項３】
前記ゲート誘電体領域が二酸化シリコンを含む、請求項１に記載の構造。
【請求項４】
前記ゲート電極領域がドーピングしたポリシリコンを含む、請求項１に記載の構造。
【請求項５】
前記第１および第２のソース／ドレイン領域がそれぞれ第１および第２の表面を含み、
前記第１および第２の表面が、前記チャネル領域と前記ゲート誘電体領域との間の前記界面と実質的に整合している、請求項１に記載の構造。
【請求項６】
前記第１および第２のソース／ドレイン領域の各々がＳｉおよびＧｅ原子の混合物を含む、請求項１に記載の構造。
【請求項７】
前記第１および第２のソース／ドレイン領域の各々がｐ型ドーパントを含む、請求項６に記載の構造。
【請求項８】
前記第１および第２のソース／ドレイン領域の各々が、前記チャネル領域の材料の格子定数よりも少なくとも０．２％大きい格子定数を有する単結晶材料を含む、請求項１に記載の構造。
【請求項９】
前記第１および第２のソース／ドレイン領域の各々がＳｉおよび炭素原子の混合物を含む、請求項１に記載の構造。
【請求項１０】
前記第１および第２のソース／ドレイン領域の各々がｎ型ドーパントを含む、請求項９に記載の構造。
【請求項１１】
前記第１および第２のソース／ドレイン領域の各々が、前記チャネル領域の材料の格子定数よりも少なくとも０．２％小さい格子定数を有する結晶材料を含む、請求項１に記載の構造。
【請求項１２】
前記ゲート電極領域の側壁上に窒化物スペーサを更に含む、請求項１に記載の構造。
【請求項１３】
半導体構造であって、
（ａ）上部基板面を有する基板と、
（ｂ）前記上部基板面上のチャネル領域と、
（ｃ）前記上部基板面上のゲート誘電体領域と、
（ｄ）前記上部基板面上のゲート電極領域と、
を含み、前記チャネル領域が前記ゲート誘電体領域によって前記ゲート電極領域から電気的に分離しており、更に、
（ｅ）前記上部基板面上の第１および第２のソース／ドレイン領域と、
を含み、前記チャネル領域が前記第１および第２のソース／ドレイン領域間に配置され、
前記チャネル領域および前記ゲート誘電体領域が、前記上部基板面に実質的に垂直である界面を介して互いに直接物理的に接触しており、
前記第１および第２のソース／ドレイン領域の各々が第１および第２の半導体材料を含み、
前記第１および第２の半導体材料が互いに異なり、
前記第１および第２のソース／ドレイン領域がそれぞれ第１および第２の表面を含み、
前記第１および第２の表面が、前記チャネル領域と前記ゲート誘電体領域との間の前記界面と実質的に整合しており、
前記第１および第２のソース／ドレイン領域の各々がＳｉおよびＧｅ原子の混合物を含む、半導体構造。
【請求項１４】
前記第１および第２のソース／ドレイン領域の各々がｐ型ドーパントを更に含む、請求項１３に記載の構造。
【請求項１５】
前記ゲート電極領域の側壁上に窒化物スペーサを更に含む、請求項１３に記載の構造。
【請求項１６】
半導体構造製造方法であって、
半導体構造であって、
（ａ）上部基板面を有する基板と、
（ｂ）前記上部基板面上の半導体領域であって、チャネル領域を含む半導体領域と、
（ｃ）前記基板上のゲート誘電体領域と、
を含み、前記チャネル領域および前記ゲート誘電体領域が、前記上部基板面に実質的に垂直である界面を介して互いに直接物理的に接触しており、
（ｄ）前記上部基板面上のゲート電極領域と、
を含み、前記チャネル領域が前記ゲート誘電体領域によって前記ゲート電極領域から電気的に分離している、半導体構造を設けるステップと、
前記半導体領域の第１および第２の部分を第３および第４の部分によってそれぞれ置換するステップと、
を含み、前記第３および第４の部分の各々がドーパントおよび第１および第２の半導体材料の混合物を含み、
前記チャネル領域が前記第１および第２の部分間に配置され、
前記第１および第２の半導体材料が互いに異なる、方法。
【請求項１７】
前記第１および第２の半導体材料がそれぞれＳｉおよびＧｅであり、
前記ドーパントがｐ型である、請求項１６に記載の方法。
【請求項１８】
前記第１および第２の半導体材料がそれぞれＳｉおよびＣであり、
前記ドーパントがｐ型である、請求項１６に記載の方法。
【請求項１９】
前記第１および第２の部分を置換する前記ステップが、
前記半導体領域にＧｅドーパントを注入して前記第１および第２の部分を形成し、前記第１および第２の部分が前記Ｇｅドーパントを含む、ステップと、
前記第１および第２の部分を除去するステップと、
前記除去した第１および第２の部分の空いている空間にＳｉおよびＧｅの混合物を配置して前記第３および第４の部分をそれぞれ形成するステップと、
を含む、請求項１６に記載の方法。
【請求項２０】
前記Ｇｅドーパントはイオン注入によって注入される、請求項１９に記載の方法。
【請求項２１】
前記第１および第２の部分を置換する前記ステップが、
前記半導体領域にＧｅドーパントを注入して前記第１および第２の部分を形成し、前記第１および第２の部分が前記Ｇｅドーパントを含む、ステップと、
前記第１および第２の部分を除去するステップと、
前記除去した第１および第２の部分の空いている空間にＳｉおよびＣの混合物を配置して前記第３および第４の部分をそれぞれ形成するステップと、
を含む、請求項１６に記載の方法。
【請求項２２】
前記第１および第２の部分を除去する前記ステップが、ウェット・エッチングによって前記第１および第２の部分をエッチングするステップを含む、請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体トランジスタに関し、更に具体的には、埋め込み型ひずみソース／ドレイン領域（embedded strained source/drain region）を有する半導体トランジスタに関する。
【背景技術】
【０００２】
トランジスタのドーピング領域（例えばチャネルおよびソース／ドレイン領域）において生成されるホールおよび電子の移動度は、そのトランジスタのスイッチング速度に影響を及ぼす。ホールおよび電子の移動度が高くなれば、トランジスタのスイッチング速度が上がる。従って、トランジスタのドーピング領域に生成される電子およびホールの移動度が高い半導体トランジスタ構造（およびこれを形成するための方法）が求められている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、電子およびホールの移動度を向上させた構造（およびこれを形成するための方法）を提供する。
【課題を解決するための手段】
【０００４】
本発明が提供する半導体構造は、
（ａ）上部基板面を有する基板と、
（ｂ）上部基板面上のチャネル領域と、
（ｃ）上部基板面上のゲート誘電体領域と、
（ｄ）上部基板面上のゲート電極領域と、
を含み、チャネル領域がゲート誘電体領域によってゲート電極領域から電気的に分離しており、更に、
（ｅ）上部基板面上の第１および第２のソース／ドレイン領域と、
を含み、チャネル領域が第１および第２のソース／ドレイン領域間に配置され、
チャネル領域およびゲート誘電体領域が、上部基板面に実質的に垂直である界面を介して互いに直接物理的に接触しており、
第１および第２のソース／ドレイン領域の各々が第１および第２の半導体材料を含み、
第１および第２の半導体材料が互いに異なる。
【０００５】
また、本発明が提供する半導体構造は、
（ａ）上部基板面を有する基板と、
（ｂ）上部基板面上のチャネル領域と、
（ｃ）上部基板面上のゲート誘電体領域と、
（ｄ）上部基板面上のゲート電極領域と、
を含み、チャネル領域がゲート誘電体領域によってゲート電極領域から電気的に分離しており、更に、
（ｅ）上部基板面上の第１および第２のソース／ドレイン領域と、
を含み、チャネル領域が第１および第２のソース／ドレイン領域間に配置され、
チャネル領域およびゲート誘電体領域が、上部基板面に実質的に垂直である界面を介して互いに直接物理的に接触しており、
第１および第２のソース／ドレイン領域の各々が第１および第２の半導体材料を含み、
第１および第２の半導体材料が互いに異なり、
第１および第２のソース／ドレイン領域がそれぞれ第１および第２の表面を含み、
第１および第２の表面が、チャネル領域とゲート誘電体領域との間の界面と実質的に整合しており、
第１および第２のソース／ドレイン領域の各々がＳｉおよびＧｅ原子の混合物を含む。
【０００６】
また、本発明が提供する半導体構造製造方法は、
（ａ）上部基板面を有する基板と、
（ｂ）上部基板面上の半導体領域であって、チャネル領域を含む半導体領域と、
（ｃ）基板上のゲート誘電体領域と、
を含み、チャネル領域およびゲート誘電体領域が、上部基板面に実質的に垂直である界面を介して互いに直接物理的に接触しており、
（ｄ）上部基板面上のゲート電極領域と、
を含み、チャネル領域がゲート誘電体領域によってゲート電極領域から電気的に分離している、構造を設けるステップと、
半導体領域の第１および第２の部分を第３および第４の部分によってそれぞれ置換するステップと、
を含み、第３および第４の部分の各々がドーパントおよび第１および第２の半導体材料の混合物を含み、
チャネル領域が第１および第２の部分間に配置され、
第１および第２の半導体材料が互いに異なる。
【発明を実施するための最良の形態】
【０００７】
図１から図４４は、本発明の実施形態に従った構造１００を形成するための製造プロセスを示す。
【０００８】
図１（断面図）を参照すると、一実施形態において、製造プロセスは、（１）埋め込み酸化物（ＢＯＸ）層１１０と、（２）ＢＯＸ層１１０上のシリコン層１２０と、を含むＳＯＩ（シリコン・オン・インシュレータ）基板１０５から開始する。代替的な実施形態では、製造プロセスは、ＳＯＩ基板１０５の代わりにバルク・シリコン・ウエハ（図示せず）から開始することができる。
【０００９】
次に、図２（断面図）を参照すると、一実施形態において、シリコン層１２０の上部に酸化物層１３０が形成されている。例示的に、酸化物１３０は、二酸化シリコン等の酸化物材料を含む。一実施形態では、二酸化シリコン層１３０は、ＳＯＩ基板１０５の上部にＳｉＯ２の化学気相付着（ＣＶＤ）によって形成される。
【００１０】
次に、一実施形態において、酸化物層１３０の上部に窒化物層１４０を形成する。例示的に、窒化物層１４０はＣＶＤによって形成する。
【００１１】
次に、図３（上面図）を参照すると、一実施形態において、窒化物層１４０の上部に、パターニングしたフォトレジスト層１５０が形成されている。例示的に、パターニングしたフォトレジスト層１５０は、従来のリソグラフィ・プロセスによって形成する。図４は、線３Ａ−３Ａに沿った図３の構造１００の断面図を示す。
【００１２】
次に、一実施形態において、パターニングしたフォトレジスト層１５０をブロッキング・マスクとして用いて、窒化物層１４０、酸化物層１３０、およびシリコン層１２０を、この順序でエッチングし、ＢＯＸ層１１０で停止させて、結果として図５（上面図）の構造１００を得る。図６は、線４Ａ−４Ａに沿った図５の構造１００の断面図を示す。図６を参照すると、エッチングの結果として、窒化物層１４０、酸化物層１３０、およびシリコン層１２０（図４）の残りは、それぞれ、窒化物領域１４１、酸化物領域１３１、およびシリコン領域１２１となる。一実施形態では、窒化物層１４０、酸化物層１３０、およびシリコン層１２０（図４）のエッチングは、反応性イオン・エッチング（ＲＩＥ）等の異方性のものである。
【００１３】
次に、図５（上面図）および図６（断面図）を参照すると、一実施形態において、ウェット・エッチングを用いて、パターニングされたフォトレジスト層１５０が除去されている。
【００１４】
次に、図７（断面図）を参照すると、一実施形態において、シリコン領域１２１の側壁に誘電体領域１２４が形成されている。例示的に、誘電体領域１２４は、二酸化シリコン等の酸化物材料を含む。一実施形態において、誘電体領域１２４は、熱酸化によって形成する。
【００１５】
次に、一実施形態において、誘電体領域１２４の形成直後に、構造１００全体の上にポリシリコン層１６０を形成する。例示的に、ポリシリコン層１６０は、ポリシリコンのＣ  ＶＤを用いて形成する。
【００１６】
次に、一実施形態において、窒化物領域１４１が周囲の環境に露呈されるまで、化学機械研磨（ＣＭＰ）ステップを用いてポリシリコン層１６０を平坦化し、図８（上面図）の構造１００を得る。ＣＭＰステップ後のポリシリコン層１６０の残りは、ポリシリコン領域１６１（図８）となる。図９は、線６Ａ−６Ａに沿った図８の構造１００の断面図を示す。
【００１７】
次に、図１０（上面図）を参照すると、一実施形態において、窒化物層１４１およびポリシリコン領域１６１の上部に、パターニングされたフォトレジスト層１７０が形成されている。例示的に、パターニングされたフォトレジスト層１７０は、従来のリソグラフィ・プロセスによって形成される。図１１〜図１２は、それぞれ、線７Ａ−７Ａおよび７Ｂ−７Ｂに沿った図１０の構造１００の断面図を示す。
【００１８】
次に、一実施形態において、パターニングしたフォトレジスト層１７０をブロッキング・マスクとして用いて、（ａ）酸化物層１３１で停止するように窒化物領域１４１を、（ｂ）ＢＯＸ層１１０で停止するようにポリシリコン層１６１を特定の方向にエッチングし、結果として図１３（上面図）の構造１００を得る。一実施形態において、窒化物領域１４１およびポリシリコン層１６１のエッチングは、反応性イオン・エッチング（ＲＩＥ）である。図１４、図１５、および図１６は、線８Ａ−８Ａ、線８Ｂ−８Ｂ、線８Ｃ−８Ｃに沿った図１３の構造１００の断面図を示す。図１６に見られるように、図１０の窒化物領域１４１およびポリシリコン層１６１をエッチングした後、図１０のポリシリコン層１６１の残りは、ポリシリコン領域１６１．１および１６１．２となる。また、図１０の窒化物領域１４１の残りは窒化物領域１４２となる。
【００１９】
次に、一実施形態において、ドライ・エッチングあるいはウェット・エッチングまたはその両方を用いて、パターニングしたフォトレジスト層１７０を除去して、図１７（上面図）の構造１００を得る。図１８、図１９、および図２０は、線９Ａ−９Ａ、図９Ｂ−９Ｂ、図９Ｃ−９Ｃに沿った図１７の構造１００の断面図を示す。
【００２０】
次に、図１８（断面図）を参照すると、一実施形態において、イオン注入によって、シリコン領域１２１に、拡張領域およびハロ領域（図示しないが、図４４ではハロ領域１２９および拡張領域１２８として見られる）を形成する。イオン打ち込みの方向は、矢印９１０によって示す。更に具体的には、一実施形態において、拡張イオン注入に関して、ｎＭＯＳＦＥＴ（ｎ型チャネルを有する金属酸化物半導体電界効果トランジスタ）にはｎ型ドーパント（ＡｓおよびＰ）を用い、ｐＭＯＳＦＥＴ（ｐ型チャネルを有する金属酸化物半導体電界効果トランジスタ）にはｐ型ドーパント（ＢおよびＩｎ）を用いる。これに対して、ハロ・イオン注入については、ｐＭＯＳＦＥＴにはｎ型ドーパント（ＡｓおよびＰ）を用い、ｎＭＯＳＦＥＴにはｐ型ドーパント（ＢおよびＩｎ）を用いる。
【００２１】
次に、図２１（上面図）を参照すると、一実施形態において、図１７の構造１００の上部にパターニングしたフォトレジスト層１８０を形成して、ポリシリコン領域１６１．２を覆う。例示的に、パターニングしたフォトレジスト層１８０は、従来のリソグラフィ・プロセスによって形成する。図２２は、線１０Ａ−１０Ａに沿った図２１の構造１００の断面図を示し、図２３は、線１０Ｃ−１０Ｃに沿った図２１の構造１００の断面図を示す。
【００２２】
次に、一実施形態において、パターニングしたフォトレジスト層１８０をブロッキング・マスクとして用いて、ポリシリコン領域１６１．１をエッチングして、ポリシリコン領域１６１．１を除去する。次に、一実施形態において、ウェット・エッチングを用いてパターニングしたフォトレジスト層１８０を除去して、図２４（上面図）の構造１００を得る。図２５は、線１１Ａ−１１Ａに沿った図２４の構造１００の断面図であり、図２６は、線１１Ｃ−１１Ｃに沿った図２４の構造１００の断面図である。
【００２３】
次に、図２７および図２８を参照すると、一実施形態において、図２４の構造１００全体の上部に、窒化物層１９０が形成されている。図２７および図２８は、窒化物層１９０を形成した後の線１１Ａ−１１Ａおよび線１１Ｃ−１１Ｃに沿った図２４の構造１００の断面図を示すことに留意すべきである。例示的に、窒化物層１９０は、ＣＶＤまたはプラズマ・エンハンスＣＶＤ（ＰＥＣＶＤ）によって形成する。
【００２４】
次に、一実施形態において、シリコン領域１２１（図２７）およびポリシリコン領域１６１．２（図２８）に、イオン注入によってＧｅ原子を注入し、シリコン領域１２１における２つのＧｅドーピング・シリコン領域１２５（図２７にはその１つのみを示す）およびＧｅドーピング・ポリシリコン領域１６５（図２８）を形成する。
【００２５】
次に、一実施形態において、窒化物層１９０を特定の方向にエッチングし（例示的に、反応性イオン・エッチングすなわちＲＩＥエッチングによって）、窒化物スペーサ１６３（図２９）を形成する。窒化物層１９０のエッチングは、窒化物領域１４２（図２８）およびシリコン領域１２１の側壁の窒化物層１９０の全部分が完全に除去されるまで停止せず、結果として図２９の構造１００が得られることに留意すべきである。窒化物層１９０のエッチングの結果、窒化物層１９０の残りは、ポリシリコン領域１６１．２の側壁の窒化物スペーサ１６３（図２９）および残りの窒化物スペーサ１６３’（図２９）となる。図３０、図３１、および図３２は、線１３Ａ−１３Ａ、線１３Ｂ−１３Ｂ、線１３Ｃ−１３Ｃに沿った図２９の構造１００の断面図を示す。
【００２６】
次に、図３０を参照すると、一実施形態において、ウェット・エッチングによって誘電体領域１２４がエッチングされている。誘電体領域１２４のエッチングの結果、誘電体領域１２４の残りは、ゲート誘電体領域１２６（図３５）となる。次に、一実施形態において、誘電体領域１２４のエッチングの後、ウェット・エッチングによって、Ｇｅ非ドーピングＳｉ（すなわちＧｅをドーピングしていないＳｉ）に対して選択的に、２つのＧｅドーピング・シリコン領域１２５およびＧｅドーピング・ポリシリコン領域１６５を除去する。図３３は、誘電体領域１２４をエッチングし、２つのＧｅドーピング・シリコン領域１２５を除去した後の図３０の構造１００を示す。図３４および図３５は、それぞれ、Ｇｅドーピング・ポリシリコン領域１６５を除去した後の図３１および図３２の構造１００を示す。
【００２７】
次に、図３３から図３５を参照すると、一実施形態において、シリコン領域１２１およびポリシリコン領域１６１．２の上に、ＳｉおよびＧｅの混合物（または、要するにＳｉＧｅ）をエピタキシャル成長させて、図３６の構造１００を得る。ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのための上述のエピタキシャル成長ステップにおいて用いる材料は、それぞれＳｉＧｅおよびＳｉ：Ｃであることに留意すべきである（Ｓｉ：ＣはＳｉおよびＣ原子の混合を示す）。図３７、図３８、および図３９は、線１５Ａ−１５Ａ、線１５Ｂ−１５Ｂ、線１５Ｃ−１５Ｃに沿った図３６の構造１００の断面図を示す。シリコン領域１２１およびポリシリコン領域１６１．２上のＳｉＧｅのエピタキシャル成長の結果、シリコン領域１２１の側壁上にＳｉＧｅ領域１２２が形成され（図３７）、ポリシリコン領域１６１．２の上部にポリＳｉＧｅ領域１７２が形成される（図３８および図３９）。
【００２８】
一実施形態において、エピタキシャル成長の間にＳｉおよびＧｅの混合物にｐ型ドーパントを添加して、ＳｉＧｅ領域１２２およびポリＳｉＧｅ領域１７２にｐ型ドーパントをドーピングする。
【００２９】
次に、一実施形態において、図３６の構造１００をアニーリングして、（１）ＳｉＧｅ領域１２２におけるドーパントを活性化させ、（２）ポリＳｉＧｅ領域１７２に注入したドーパントをポリシリコン領域１６１．２内に拡散させる。アニーリング・ステップの結果、ポリシリコン領域１６１．２はドーピング・ポリシリコン領域１６４になる（図４０）。
【００３０】
次に、一実施形態において、酸化物領域１３１をブロッキング・マスクとして用いて、ＳｉＧｅ領域１２２を特定の方向にエッチングし、ＢＯＸ層１１０で停止させて、２つのＳｉＧｅソース／ドレイン（Ｓ／Ｄ）領域１２３を得る（図４４）。例示的に、ＳｉＧｅ領域１２２は、Ｓｉに対して選択的なＲＩＥエッチングを用いて特定の方向にエッチングする。次に、一実施形態では、ＳｉＧｅ領域１２２をエッチングして２つのＳｉＧｅ  Ｓ／Ｄ領域１２３を生成すると、ポリＳｉＧｅ領域１７２が除去され、結果として図４０の構造１００が得られる。図４１〜図４３は、線１６Ａ−１６Ａ、線１６Ｂ−１６Ｂ、線１６Ｃ−１６Ｃに沿った図４０の構造１００の断面図を示す。図４４は、線１６Ｄ−１６Ｄに沿った図４３の構造１００の上面図を示す。図４４に見られるように、ＳｉＧｅ領域１２２（図３６）のエッチングの結果、ＳｉＧｅ  Ｓ／Ｄ領域１２３のＳｉＧｅ側面１５１は、本質的にチャネル面１５２と整合する。
【００３１】
要約すると、図４４を参照すると、トランジスタ構造１００は、拡張領域１２８とハロ領域１２９との間に配置されたチャネル領域１２７を含む。チャネル領域１２７は、ゲート誘電体領域１２６によって、ドーピングされたポリシリコン領域１６４から電気的に分離されている。また、構造１００は、第１および第２のＳｉＧｅ  Ｓ／Ｄ領域１２３を含む。Ｓ／Ｄ領域１２３はシリコンおよびゲルマニウム原子を含むので、第１および第２のＳ／Ｄ領域１２３の格子にはひずみが存在し、結果として、第１および第２のＳ／Ｄ領域１２３に生成される電子およびホールの高い移動度が得られる。このため、トランジスタ構造１００は、従来技術よりも高速で動作する。一実施形態において、第１および第２のＳ／Ｄ領域１２３が単結晶ＳｉＧｅを含む場合、単結晶ＳｉＧｅの平均格子定数（または、要するに格子定数）は、チャネル領域１２７における単結晶Ｓｉの格子定数よりも少なくとも０．２％大きい。一実施形態において、第１および第２のＳ／Ｄ領域１２３が単結晶Ｓｉ：Ｃを含む場合、単結晶ＳｉＧｅの平均格子定数（または、要するに格子定数）は、チャネル領域１２７における単結晶Ｓｉの格子定数よりも少なくとも０．２％小さい。
【００３２】
本発明の特定の実施形態を例示の目的のために説明したが、当業者には多くの変更および変形が明らかであろう。従って、特許請求の範囲は、本発明の真の精神および範囲内に該当する全てのかかる変更および変形を包含するように意図される。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図２】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図３】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図４】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図５】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図６】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図７】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図８】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図９】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図１０】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図１１】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図１２】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図１３】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図１４】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図１５】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図１６】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図１７】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図１８】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図１９】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図２０】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図２１】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図２２】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図２３】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図２４】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図２５】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図２６】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図２７】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図２８】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図２９】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図３０】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図３１】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図３２】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図３３】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図３４】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図３５】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図３６】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図３７】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図３８】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図３９】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図４０】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図４１】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図４２】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図４３】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図４４】本発明の実施形態に従った構造を形成するための製造プロセスを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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