(57)【要約】      （修正有）【課題】デューティ・サイクル測定（ＤＣＭ）回路に供給する基準クロックのデューティ・サイクルの測定、補正方法および装置の提供。【解決手段】クロック回路は、既知のデューティ・サイクル値で基準クロックのデューティ・サイクルを変動させる。ＤＣＭ回路は、変動されたデューティ・サイクル対応のチャージポンプ→コンデンサに蓄積される電圧値を得て、データ・ストアに格納する。ＤＣＭ回路は、未知のデューティ・サイクル値のテスト・クロックから上記と同様の方法で電圧値を得る。制御ソフトウェアはデータ・ストアにアクセスして、テスト・クロック対応のデューティ・サイクルを決定する。装置は、テスト・クロック対応のデューティ・サイクルが所定のデューティ・サイクルとは異なる場合に、誤差を低減するためにテスト・クロック信号のデューティ・サイクルを変更する。【選択図】図１
2007306555.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号のデューティ・サイクルを補正するための方法であって、
デューティ・サイクル測定回路（ＤＣＭ回路）が、データ・ストア内に複数の電圧値および対応するデューティ・サイクル値を格納するステップであって、各電圧値がそれぞれのデューティ・サイクル値に依存する、格納するステップと、
前記ＤＣＭ回路が、未知のデューティ・サイクルを示すテスト・クロック信号のデューティ・サイクルを決定するステップであって、
前記ＤＣＭ回路内のチャージャ回路が、未知のデューティ・サイクルを示す前記テスト・クロック信号を受信するステップと、
前記チャージャ回路が、前記ＤＣＭ回路内のコンデンサを、前記テスト・クロック信号のデューティ・サイクルに依存したテスト電圧値までチャージするステップと、
制御機構が、前記テスト電圧値に対応するデューティ・サイクルを決定し、前記テスト・クロック信号の測定されたデューティ・サイクル値を定義するために、前記データ・ストアにアクセスするステップと、
を含む、決定するステップと、
前記テスト・クロック信号を生成するプログラム可能なデューティ・サイクル・クロック回路が、前記テスト・クロック信号のデューティ・サイクルを、前記測定されたデューティ・サイクル値から所定のデューティ・サイクル値へと変更するステップと、
を含む方法。
【請求項２】
前記プログラム可能なデューティ・サイクル・クロック回路内の誤差検出器によって、前記測定されたデューティ・サイクル値と前記所定のデューティ・サイクル値との間の誤差を示す誤差信号を生成するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記測定されたデューティ・サイクル値と前記所定のデューティ・サイクル値との間の前記誤差を低減するために、前記テスト・クロック信号のデューティ・サイクルを変動させるステップをさらに含む、請求項２に記載の方法。
【請求項４】
前記データ・ストア内の前記電圧値が、前記デューティ・サイクル値と共に線形に変動する、請求項１に記載の方法。
【請求項５】
前記ＤＣＭ回路が集積回路（ＩＣ）内に配置され、前記ＤＣＭ回路が前記ＩＣに対する前記テスト・クロック信号のデューティ・サイクルを決定する、請求項１に記載の方法。
【請求項６】
前記チャージするステップが、前記コンデンサにチャージするためにチャージ・ポンプを使用する、請求項１に記載の方法。
【請求項７】
デジタル信号のデューティ・サイクルを補正するための方法であって、
コンデンサを含むデューティ・サイクル測定回路（ＤＣＭ回路）が、校正モードで動作するステップであって、
前記ＤＣＭ回路内のチャージャ回路が、それぞれ異なる既知のデューティ・サイクルを示す複数の基準クロック信号を受信するステップと、
前記チャージャ回路が、前記コンデンサを前記複数の基準クロック信号にそれぞれ対応する複数の電圧値までチャージするステップと、
データ・ストア内に、前記複数の基準クロック信号のそれぞれに対して、電圧値および対応する既知のデューティ・サイクル値を格納するステップと、
を含む、校正モードで動作するステップと、
前記ＤＣＭ回路が、テスト・モードで動作するステップであって、
前記チャージャ回路が、未知のデューティ・サイクルを示すテスト・クロック信号を受信するステップと、
前記チャージャ回路が、前記コンデンサを、前記テスト・クロック信号のデューティ・サイクルに対応するテスト電圧値までチャージするステップと、
制御機構が、前記テスト電圧値に対応するデューティ・サイクルを決定し、前記テスト・クロック信号の測定されたデューティ・サイクル値を定義するために、前記データ・ストアにアクセスするステップと、
を含む、テスト・モードで動作するステップと、
前記テスト・クロック信号を生成するプログラム可能なデューティ・サイクル・クロック回路が、前記テスト・クロック信号のデューティ・サイクルを、前記測定されたデューティ・サイクル値から所定のデューティ・サイクル値へと変更するために、補正モードで動作するステップと、
を含む方法。
【請求項８】
前記プログラム可能なデューティ・サイクル・クロック回路内の誤差検出器によって、前記測定されたデューティ・サイクル値と前記所定のデューティ・サイクル値との間の誤差を示す誤差信号を生成するステップをさらに含む、請求項７に記載の方法。
【請求項９】
前記測定されたデューティ・サイクル値と前記所定のデューティ・サイクル値との間の誤差を低減するために、前記テスト・クロック信号のデューティ・サイクルを変動させるステップをさらに含む、請求項８に記載の方法。
【請求項１０】
前記チャージャ回路がチャージ・ポンプを含み、前記方法が前記チャージ・ポンプによって前記コンデンサをチャージするステップを含む、請求項７に記載の方法。
【請求項１１】
前記ＤＣＭ回路が校正モードで動作している間に、前記コンデンサを所定の電圧値で初期設定するステップをさらに含む、請求項７に記載の方法。
【請求項１２】
前記テスト・クロック信号がそれぞれのパルス期間内に複数のパルスを含み、各パルスがそれぞれの持続時間を有する第１の論理状態および第２の論理状態を示し、前記第１の論理状態および前記第２の論理状態のそれぞれの持続時間が前記テスト・クロック信号のデューティ・サイクルを定義し、前記チャージャ回路が前記第１の論理状態中に前記コンデンサをチャージし、前記第２の論理状態中に前記コンデンサをディスチャージし、前記コンデンサで結果として生じる電圧値が前記テスト・クロック信号のデューティ・サイクルに対応する、請求項７に記載の方法。
【請求項１３】
前記基準クロック信号それぞれが、それぞれの期間内に複数のパルスを含み、各パルスがそれぞれの持続時間を有する第１の論理状態および第２の論理状態を示し、前記第１の論理状態および前記第２の論理状態のそれぞれの持続時間が各基準クロック信号の前記デューティ・サイクルを定義し、前記チャージャ回路が前記第１の論理状態中に前記コンデンサをチャージし、前記第２の論理状態中に前記コンデンサをディスチャージし、前記コンデンサで結果として生じる電圧値がそれぞれの基準クロック信号の既知のデューティ・サイクル値に対応する、請求項１２に記載の方法。
【請求項１４】
校正モード中に、前記チャージャ回路が、各基準クロック信号に対して同じ時間量だけ前記コンデンサをチャージする、請求項７に記載の方法。
【請求項１５】
テスト・モード中に、前記校正モード中に前記チャージャ回路が前記コンデンサをチャージしたのと同じ時間量だけ、前記チャージャ回路が前記コンデンサをチャージする、請求項１４に記載の方法。
【請求項１６】
前記制御機構が、前記テスト・クロック信号に対応するデューティ・サイクルを決定するために、前記データ・ストアに格納された電圧値およびデューティ・サイクル値から内挿または外挿する、請求項７に記載の方法。
【請求項１７】
デジタル信号のデューティ・サイクルを決定および補正するデューティ・サイクル補正システムであって、
データ・ストアと、
前記データ・ストアに結合されたデューティ・サイクル測定回路（ＤＣＭ回路）であって、前記データ・ストア内に複数の電圧値および対応するデューティ・サイクル値を格納するために校正モードで動作し、各電圧値がそれぞれのデューティ・サイクル値に依存するＤＣＭ回路と、
前記ＤＣＭ回路に結合され、前記校正モードで前記ＤＣＭ回路を制御するように、およびテスト・モードで前記ＤＣＭ回路を制御するように構成された制御機構と、
前記ＤＣＭ回路が、未知のデューティ・サイクルを示すテスト・クロック信号を受信するために前記テスト・モードで動作するチャージャ回路を含み、前記チャージャ回路が、前記テスト・クロック信号のデューティ・サイクルに依存するテスト電圧値まで前記ＤＣＭ回路内のコンデンサをチャージし、前記制御機構が、前記テスト・モードで前記テスト電圧値に対応するデューティ・サイクルを決定するために前記データ・ストアにアクセスするように動作し、前記テスト・クロック信号の測定されたデューティ・サイクル値を定義し、
前記テスト・クロック信号を生成する、前記ＤＣＭ回路に結合されたプログラム可能なデューティ・サイクル・クロック回路であって、前記テスト・クロック信号のデューティ・サイクルを前記測定されたデューティ・サイクル値から所定のデューティ・サイクル値へと変更するために、補正モードで動作するプログラム可能なデューティ・サイクル・クロック回路と、
を備えるデューティ・サイクル補正システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書の開示は、概して、デジタル・システムに関し、より詳細には、こうしたシステムによって使用される信号のデューティ・サイクルを測定する方法および装置に関する。
【背景技術】
【０００２】
デューティ・サイクルとは、クロック信号などのデジタル信号が、全信号サイクルまたは全信号周期の中で高い状態を示す時間の割合を表す。比較的遅いクロック速度を使用する旧式のデジタル・システムでは、一般に、基準クロック信号のデューティ・サイクルはシステムの性能にとってそれほど重要ではない。しかしながら、クロック速度が上がるにつれて、クロック信号のデューティ・サイクルがデジタル・システムの性能にとって非常に重要なものとなる可能性がある。
【０００３】
高速クロック信号が高性能プロセッサを刻時する場合、そのクロック信号のデューティ・サイクルはプロセッサの性能において重要な役割を果たす。たとえば、プロセッサは、クロック信号パルスの立ち上がりおよび立ち下がりの両方で、システム・メモリにアクセスすることができる。その場合、メモリ・アクセス速度は、クロック信号パルスの持続時間との直接の関係を示す。したがって、クロック・パルスのデューティ・サイクルは、メモリ・アクセス速度に直接の影響を与える。
【０００４】
プロセッサ・システムの設計者は、通常、プロセッサおよびメモリ・システムを刻時する基準クロック信号に対して、５０％のデューティ・サイクルを好む。しかしながら、システム性能を最大にするためのクロック信号の最適なデューティ・サイクルは、特定の半導体構成要素によって変動する。最適なデューティ・サイクルにおけるこうした変動の原因には、半導体のプロセス変動、ならびに、半導体モデルと結果として製造された半導体ハードウェアとの間の相関関係における変動が含まれる。
【０００５】
特定の用途においてクロック信号のデューティ・サイクルを最適化するためには、第１に、その信号のデューティ・サイクルを測定できることが重要である。残念ながら、プロセッサまたは他のデジタル集積回路（ＩＣ）において高速クロック信号のデューティ・サイクルを測定することには多くの問題がある。たとえば、外部のデューティ・サイクル測定回路がＩＣのクロック・ピンに結合されている場合、測定回路内の論理が元のクロック信号のデューティ・サイクルを低下させる。言い換えれば、測定回路の外部論理が元のクロック信号のデューティ・サイクルを変更し、デューティ・サイクルの測定を本質的に不正確にしてしまう。
【０００６】
デジタルＩＣのクロック信号を測定するための他の手法は、クロック・パルスの立ち上がりおよび立ち下がりで放出される光の光子を検出してデューティ・サイクルを決定するピコ秒イメージ化回路分析（ＰＩＣＡ／ｐｉｃｏｓｅｃｏｎｄ  ｉｍａｇｉｎｇ  ｃｉｒｃｕｉｔ  ａｎａｌｙｓｉｓ）である。この種のデューティ・サイクル分析は実際に機能しているが、非常に高価である。さらにこの種の分析では、被試験構成要素を破壊してしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記の問題に対処するデューティ・サイクル測定方法および装置が求められている。
【課題を解決するための手段】
【０００８】
したがって、一実施形態では、デジタル信号のデューティ・サイクルを補正（ｃｏｒｒｅｃｔ）するための方法が開示される。この方法は、複数の電圧値および対応するデューティ・サイクル値をデータ・ストア内に格納するために、デューティ・サイクル測定（ＤＣＭ）回路による校正モードで動作するステップを含み、各電圧値はそれぞれのデューティ・サイクル値に依存する。またこの方法は、未知のデューティ・サイクルを示すテスト・クロック信号のデューティ・サイクルを決定するために、デューティ・サイクル測定（ＤＣＭ）回路によるテスト・モードで動作するステップを含む。テスト・モードで動作するステップは、ＤＣＭ回路内のチャージャ回路によって、未知のデューティ・サイクルを示すテスト・クロック信号を受信するステップを含む。また、テスト・モードで動作するステップは、チャージャ回路によって、テスト・クロック信号のデューティ・サイクルに依存するテスト電圧値まで、ＤＣＭ回路内のコンデンサをチャージするステップを含む。さらに、テスト・モードで動作するステップは、制御機構によって、テスト電圧値に対応するデューティ・サイクルを決定するためにデータ・ストアにアクセスし、テスト・クロック信号の測定デューティ・サイクル値を定義するステップを含む。この方法は、また、テスト・クロック信号のデューティ・サイクルを測定デューティ・サイクル値から所定のデューティ・サイクル値へと変更するために、テスト・クロック信号を生成するプログラム可能なデューティ・サイクル・クロック回路によって、補正モードで動作するステップを含む。
【０００９】
他の実施形態では、デジタル信号のデューティ・サイクルを決定および補正するデューティ・サイクル補正システムが開示される。このシステムは、データ・ストアと、データ・ストアに結合されたデューティ・サイクル測定（ＤＣＭ）回路とを含む。ＤＣＭ回路は、複数の電圧値および対応するデューティ・サイクル値をデータ・ストアに格納するために校正モードで動作し、各電圧値はそれぞれのデューティ・サイクル値に依存する。システムは、また、ＤＣＭ回路に結合された制御機構を含む。制御機構は、校正モードのＤＣＭ回路を制御するように、およびシステムが未知のデューティ・サイクルを示すテスト・クロック信号のデューティ・サイクルを決定するテスト・モードのＤＣＭ回路を制御するように構成される。ＤＣＭ回路は、テスト・クロック信号を受信するためにテスト・モードで動作するチャージャ回路を含む。チャージャ回路は、テスト・クロック信号のデューティ・サイクルに依存するテスト電圧値まで、ＤＣＭ回路内のコンデンサをチャージする。制御機構は、テスト電圧値に対応するデューティ・サイクルを決定するためにデータ・ストアにアクセスし、その後、テスト・クロック信号の測定デューティ・サイクル値を定義するために、テスト・モードで動作する。システムは、また、ＤＣＭ回路に結合されたプログラム可能なデューティ・サイクル・クロック回路を含む。プログラム可能なデューティ・サイクル・クロック回路はテスト・クロック信号を生成し、テスト・クロック信号のデューティ・サイクルを測定デューティ・サイクル値から所定のデューティ・サイクル値へと変更するために、補正モードで動作する。
【００１０】
本発明の概念は他の等しく効果的な実施形態に役立つものであるため、添付の図面は本発明の単なる例示的な実施形態を示すものであり、その範囲を限定するものではない。
【発明を実施するための最良の形態】
【００１１】
図１は、テスト入力１００Ａに見られる、たとえば２進クロック信号ＣＬＫ＿ＴＥＳＴなどのデジタル信号のデューティ・サイクルを測定するデューティ・サイクル測定（ＤＣＭ）回路１００を示す図である。ＤＣＭ回路１００は、既知のデューティ・サイクルを示す校正クロック信号ＣＬＫ＿ＣＡＬＩＢを受信する校正入力１００Ｂも含む。さらにＤＣＭ回路１００は、デューティ・サイクル情報を含む出力電圧ＶＣ＿ＯＵＴを提供する出力１００Ｃも含む。ＶＣ＿ＯＵＴの値は、テスト入力１００Ａでのクロック信号ＣＬＫ＿ＴＥＳＴのデューティ・サイクルと共に変動する。言い換えれば、入力１００Ａでのクロック信号ＣＬＫ＿ＴＥＳＴのデューティ・サイクルが変動するのに対応して、出力１００Ｃでの出力電圧ＶＣ＿ＯＵＴの値が変動する。一実施形態では、出力電圧ＶＣ＿ＯＵＴは、入力ＣＬＫ＿ＴＥＳＴ信号のデューティ・サイクルとは逆に、または間接的に、変動する。言い換えれば、入力ＣＬＫ＿ＴＥＳＴ信号のクロック・デューティ・サイクルが増加するにつれて、対応するＶＣ＿ＯＵＴは減少する。たとえば、クロック・デューティ・サイクルが増加するにつれて対応するＶＣ＿ＯＵＴも増加するような、直接変動を使用する他の実施形態が可能である。一実施形態では、ＶＣ＿ＯＵＴとクロック信号のデューティ・サイクルとの間の関係は線形である。
【００１２】
図２に示された一実施形態では、集積回路（ＩＣ）２０５は、他の機能ブロックと共に基板またはチップ上にデューティ・サイクル測定回路１００を含む。言い換えれば、この配置構成は、ＩＣ  ２０５が共通のチップまたは基板上にＤＣＭ回路１００および他の機能ブロックを含む、「オンチップ」構成である。ＤＣＭ回路１００を「オンチップ」で提供することにより、この配置構成は、外部または「オフチップ」ＤＣＭ技法が体験するデューティ・サイクルの低下という問題を改善する。集積回路２０５は、プロセッサ、マイクロプロセッサ、マイクロコントローラ、およびデューティ・サイクル測定が望ましい事実上すべてのデジタル論理回路などの、いくつかの異なる構成を示すことができる。図２に示された特定の実施形態では、ＩＣ  ２０５は情報処理システム（ＩＨＳ）２００で機能するプロセッサである。情報処理システム（ＩＨＳ）２００については、以下でより詳細に論じる。
【００１３】
図１に戻ると、ＤＣＭ回路１００は、チャージ・ポンプ回路１０２、クロック選択回路１０４、チャージ・ポンプ時間ウィンドウ制御回路１０６、ＩＵＰ／ＩＤＮ制御回路１０８、ＶＣ初期化制御回路１１０、および出力バッファ１１２を含み、それらはすべて図に示されるように互いに結合される。ＤＣＭ回路１００は、以下でより詳細に説明するように、初期には校正モードで動作し、次に、校正が終了するとテスト・モードで動作する。チャージ・ポンプ回路１０２は、電圧源ＶＤＤと接地との間で結合された直列結合要素、すなわち、ＩＵＰ電流源１１４、ＰＦＥＴ  １１６、ＮＦＥＴ  １１８、およびＩＤＮ電流源１２０を含む。ＰＦＥＴ  １１６のドレインはＮＦＥＴ  １１８のドレインに結合され、ノード１２２を形成する。コンデンサ１２４は、ノード１２２を接地に結合させる。ＩＵＰ電流源１１４およびＩＤＮ電流源１２０は、コンデンサ１２４内のチャージ量を制御するため、結果として、ノード１２２によって示される電圧ＶＣを制御する。
【００１４】
次に、ＤＣＭ回路１００における校正モードおよびテスト・モードの動作の概要を示し、その後、より詳細に論じる。一実施形態では、校正モードの間に、ＤＣＭ回路１００は、ノード１２２の電圧ＶＣをＶＤＤ／２、すなわちレール電圧ＶＤＤの半分に等しい所定の電圧に設定する。ＤＣＭ回路１００は、ＩＵＰ電流源１１４がコンデンサ１２４へと供給する電流が、ＩＤＮ電流源１２０がコンデンサ１２４からシンクまたは排出させる電流と同じになるように、ＩＵＰ電流源１１４およびＩＤＮ電流源を均衡のとれた様式で動作するように校正する。したがって、コンデンサ１２４を横切る電圧ＶＣは、所定の電圧ＶＤＤ／２で一定に保たれる。
【００１５】
校正モードの間、ＤＣＭ回路１００は、たとえば６０％の既知のデューティ・サイクルを示す外部クロック信号、ＣＬＫ＿ＣＡＬＩＢを、チャージ・ポンプ回路１０２に印加する。６０％デューティ・サイクル・クロック信号では、クロック・パルスはクロック期間の６０％で高く、クロック期間の残りの４０％では低い。このように６０％デューティ・サイクル信号をチャージ・ポンプ回路１０２に提供すると、ＩＵＰ電流源１１４の電流供給アクションとＩＤＮ電流源１２０の電流シンク・アクションとの間の以前から存在する均衡が乱される。言い換えれば、この特定の実施形態では、６０％デューティ・サイクル信号をチャージ・ポンプ回路１０２に提供することにより、所定の安定したＶＤＤ／２よりも電圧ＶＣが低くなる。同様に、４０％デューティ・サイクル信号などのより低いデューティ・サイクル信号をチャージ・ポンプ回路１０２に提供することにより、所定の安定したＶＤＤ／２値よりも電圧ＶＣが高くなる。
【００１６】
図２の情報処理システム（ＩＨＳ）２００は、一実施形態でテスト装置として動作する場合、異なる既知のデューティ・サイクルを備えた複数のクロック信号ＣＬＫ＿ＣＡＬＩＢをＩＣ  ２０５およびその中のＤＣＭ回路１００に提供する。異なる各デューティ・サイクル・クロック信号は、ノード１２２で異なるそれぞれの電圧ＶＣを発生させる。ＩＨＳ  ２００は、メモリまたはデータ・ストア２１５内に配置されたルックアップ・テーブル２１０に、異なるクロック校正信号それぞれについて、デューティ・サイクル、周波数、および対応する電圧ＶＣを記録する。ルックアップ・テーブル２１０がデューティ・サイクル・データで満たされると、校正モードは完了する。次に、ＩＨＳ  ２００はテスト・モードに切り替え、ＤＣＭ回路１００にテスト信号ＣＬＫ＿ＴＥＳＴを供給する。ＩＨＳ  ２００は、出力１００ＣでＶＣ＿ＯＵＴ電圧を読み取ることによって、ノード１２２で結果として生じるＶＣ値を読み取る。次に、ＩＨＳ  ２００はルックアップ・テーブル２１０にアクセスし、どのデューティ・サイクル値が現在のＶＣ＿ＯＵＴ電圧値に最も近いかを判定する。ＶＣ＿ＯＵＴ電圧値がルックアップ・テーブル２１０の２つのＶＣ＿ＯＵＴ電圧データ・ポイント間にある場合、ＩＨＳ  ２００は、そのＶＣ＿ＯＵＴ電圧値に対応する実際のデューティ・サイクルを決定するために、これら２つのデータ・ポイントから外挿または内挿する。ＤＣＭ  １００の校正モードおよびテスト・モードについて、以下でより詳細に考察する。
【００１７】
この特定の実施形態では、校正モードに入ると、ＶＣ初期化制御回路１１０はノード１２２の電圧ＶＣを所定の電圧、すなわちＶＤＤ／２に初期設定する。ＶＣ初期化制御回路１１０は、出力バッファ１１２に結合する。出力バッファ１１２は、コンデンサ１２４のＶＣ電圧を出力電圧ＶＣ＿ＯＵＴとして出力１００Ｃに効果的に転送する。一実施形態では、バッファ１１２は図１に示されるように構成された差動増幅器１２６を含む。このように、ＶＣ＿ＯＵＴにおける変動はコンデンサ電圧ＶＣにおける変動に対応する。
【００１８】
より詳細に言えば、ＶＣ初期化制御回路１１０はコンパレータ１２８を含み、その非反転入力はバッファ１１２内の差動増幅器１２６の非反転入力に結合する。コンパレータ１２８の反転入力は、供給またはレール電圧の１／２、すなわちＶＤＤ／２に等しい電圧を提供する電圧源（図示せず）に結合する。コンパレータ１２８の出力は、ＯＲゲート１３０の１つの入力に結合し、その出力はＰＦＥＴ  １３２に結合する。ＰＦＥＴ  １３２は、ノード１２２でコンデンサ１２４をチャージするために電流源１３４から電流が流れるか否かを制御する。ＯＲゲート１３０の残りの入力は、校正モード開始時の初期に論理低またはゼロを示す、初期化制御バー信号ＩＮＩＴ＿ＣＴＬ＿Ｂを受信する。ＰＦＥＴ  １３２および電流源１３４の直列結合組合せは、図に示されるように、電圧レールＶＤＤとコンデンサ１２４との間を結合する。このように、ＯＲゲート１３０の出力での信号は、電流Ｉ  ＩＮＩＴがノード１２２で電流源１３４からコンデンサ１２４へと流れ込めるようにＰＦＥＴ  １３２をオンにするか、またはこうした電流の流れを阻止するようにオフにするかを制御する。
【００１９】
校正プロセスは、ＤＣＭ回路１００が最初に供給レール電圧、すなわちＶＤＤを受け取ることで開始される。ＩＮＩＴ＿ＣＴＬ＿Ｂ信号は、ＤＣＭ回路１００が電力を受け取った後に、初期設定プロセスの始まりを制御する。ＩＮＩＴ＿ＣＴＬ＿Ｂ信号は、高から低へと遷移して、ＤＣＭ回路１００の初期設定を開始する。コンパレータ１２８は、初期設定実行済み信号ＩＮＩＴ＿ＤＯＮＥを生成し、この信号は初期にはその初期設定がまだ完了していないことを示すように低である。その後ＩＮＩＴ＿ＤＯＮＥ信号が高になると、この信号は所定の値ＶＤＤ／２での電圧ＶＣの初期設定が完了したことを示す。
【００２０】
初期には、ノード１２２の電圧ＶＣはゼロである。コンパレータ１２８は、その非反転入力でのゼロ電圧がその反転入力でのＶＤＤ／２電圧よりも低いことを判定する。その結果、コンパレータ１２８は、ＯＲゲート１３０の１つの入力が受け取る論理ゼロを出力する。これに応答して、ＯＲゲート１３０は、ＩＮＩＴ＿ＣＴＬ＿Ｂ信号の低状態により、他方のＯＲゲート入力がすでに低であるため、論理低出力を生成する。ＯＲゲート１３０の出力が低くなるのに応答してＰＦＥＴ  １３２はオンになり、電流源１３４をコンデンサ１２４に接続する。電流源１３４からの電流Ｉ  ＩＮＩＴは、コンデンサ１２４を電圧ＶＤＤ／２までチャージする。その後コンパレータ１２８は、ＶＣ電圧がＶＤＤ／２と等しくなったことを検出し、コンパレータ１２８の出力が低くなる。ここで初期設定実行済み信号ＩＮＩＴ＿ＤＯＮＥは、初期設定が完了したことを示すために高に遷移し、コンデンサ１２４のＶＣ電圧はＶＤＤ／２で初期設定された状態、すなわち供給レール電圧ＶＤＤの１／２のままである。
【００２１】
ＶＣ初期化制御回路１１０がコンデンサ１２４のＶＣ電圧をＶＤＤ／２に初期設定できるようにするために、ＤＣＭ回路１００は、回路１１０がこの初期設定を実行する間、チャージ・ポンプ回路１０２を効果的にオフにする。この結果を達成するために、ＶＣ初期化回路１１０のコンパレータ１２８の出力は、ＩＵＰ／ＩＤＮ制御回路１０８内のＡＮＤゲート１３６の１つの入力に結合する。ＩＵＰ／ＩＤＮ制御回路１０８は、ＩＵＰ電流源１１４が、コンデンサ１２４をチャージするためにノード１２２に電荷を流せるようにすることができる。ＩＵＰ／ＩＤＮ制御回路１０８は、ＩＤＮ電流源１２０がコンデンサ１２４をディスチャージできるようにすることもできる。ＩＵＰ／ＩＤＮ制御回路１０８は、前述の初期設定プロセス中などに、ＩＵＰ電流源１１４およびＩＤＮ電流源１２０の両方をディスエーブルにすることもできる。
【００２２】
校正モード時には、ＩＵＰ／ＩＤＮ制御回路１０８は初期にチャージ・ポンプ回路１０２をオフにして、ＶＣ初期化制御回路１１０がノード１２２で電圧ＶＣをＶＤＤ／２までチャージアップできるようにする。この特定の実施形態では、ＩＵＰ電流源１１４はアクティブ・ローのデバイスである。したがって、そのイネーブル入力のＩＵＰ＿ＣＴＬ制御信号が高の場合、ＩＵＰ電流源１１４はオフになり、ＩＵＰ＿ＣＴＬ制御信号が低の場合はオンになる。これとは対照的に、ＩＤＮ電流源１２０は、この実施形態ではアクティブ・ハイのデバイスである。したがって、そのイネーブル入力のＩＤＮ＿ＣＴＬ制御信号が低の場合、ＩＤＮ電流源１２０はオフになり、ＩＤＮ＿ＣＴＬ制御信号が高の場合はオンになる。当業者であれば、前述の論理を反転させ、依然として同じ結果を達成することが可能である。前述のように、校正モード時には、コンパレータ１２８は初期に論理低またはゼロ出力を示す。ＡＮＤゲート１３６の１つの入力がこの論理ゼロを受け取り、ＡＮＤゲート１３６はこれに応答して論理低またはゼロを示す。インバータ１３８は、この論理低を、インバータ１３８がＩＵＰ＿ＣＴＬ信号として電流源１１４のイネーブル入力に提示する論理高に反転する。論理高ＩＵＰ＿ＣＴＬイネーブル信号に応答して、ＩＵＰ電流源１１４はオフになる。
【００２３】
ＡＮＤゲート１３６の出力は、ＩＤＮ電流源１２０のイネーブル入力にも結合する。したがって、ＡＮＤゲート１３６の出力での論理低またはゼロは、ＩＤＮ＿ＣＴＬイネーブル信号としてＩＤＮ電流源１２０のイネーブル入力へと流れる。この実施形態では、電流源１２０がアクティブ・ハイのデバイスであるため、この論理低はＩＤＮ電流源１２０をオフにする。したがって、校正モード時に、チャージ・ポンプ１０２のＩＵＰおよびＩＤＮ電流源は初期にオフである。これにより、ＶＣ初期化制御回路１１０は、校正モードの開始時にチャージ・ポンプ回路１０２に妨害されることなく、ノード１２２を電圧ＶＤＤ／２で初期設定することができる。
【００２４】
初期設定が完了し、コンデンサ１２４の電圧ＶＣがＶＤＤ／２に達すると、コンパレータ１２８の出力は論理高に切り替えられる。言い換えれば、コンパレータ１２８の出力のＩＮＩＴ＿ＤＯＮＥ信号は、論理低から論理高に変わる。コンパレータ１２８は、この論理高または１を、ＩＵＰ／ＩＤＮ制御回路１０８とチャージ・ポンプ時間ウィンドウ制御回路１０６内のカウンタ１４０との両方に送信する。校正モードでは、ＤＣＭ回路１００がＣＬＫ＿ＳＥＬ信号を付勢して、マルチプレクサ（ＭＵＸ）１４２に、ＣＬＫ＿ＣＡＬＩＢクロック校正信号を選択し、その信号をマルチプレクサの出力に渡すように指示する。ＣＬＫ＿ＣＡＬＩＢクロック校正信号は、たとえば５０％の既知のデューティ・サイクルを示す基準クロック信号である。ＭＵＸ  １４２のＣＬＫ＿ＣＡＬＩＢ入力は、カウンタ１４０のクロック入力ＣＬＫに結合する。このように、ＭＵＸ  １４２およびカウンタ１４０はどちらも、ＣＬＫ＿ＣＡＬＩＢ信号を受信する。カウンタ１４０のＣＯＵＮＴ＿ＥＮ入力での論理高は、チャージ・ポンプ時間ウィンドウ制御回路１０６のカウンタ１４０を付勢する。したがって、ここでカウンタ１４０は、そのＣＬＫ入力で受信する校正クロック・パルスのカウントを開始する。しかしながら、こうしたカウントが開始される前に、ＤＣＭ回路１００は、論理低を示す初期制御バー信号ＩＮＩＴ＿ＣＴＬ＿Ｂを、カウンタ１４０のＲＥＳＥＴ＿Ｂ入力に送信する。これにより、カウントが開始される前に、カウンタ１４０内のカウントがゼロにリセットされる。次に、カウンタ１４０は、ゼロからカウントを開始し、所定のクロック・パルス数に達すると、そのＣＡＲＲＹビットをゼロから１へとトグルして、時間ウィンドウの完了を通知する。ＩＮＩＴ＿ＣＴＬ＿Ｂ信号生成器（図示せず）は、ＩＮＩＴ＿ＣＴＬ＿Ｂ信号を生成する。
【００２５】
時間ウィンドウがカウンタ１４０によって制御されている間、ＩＵＰ電流源１１４およびＩＤＮ電流源１２０の両方がオンになる。したがって、ＩＵＰ電流源１１４は電流をノード１２２およびコンデンサ１２４に供給する。さらに、ＩＤＮ電流源１２０は、時間ウィンドウ中にノード１２２およびコンデンサ１２４から電流をシンクまたは排出させる。より詳細には、時間ウィンドウ（ＴＷ）中に、カウンタ１４０がゼロからカウントを始める間、カウンタ１４０のＣＡＲＲＹ出力は論理低またはゼロを示す。ＣＡＲＲＹ出力は、時間ウィンドウの終わりを示すＴＩＭＥ−ＵＰ信号を生成する。このＴＩＭＥ−ＵＰ信号中の論理ゼロは、ＡＮＤゲート１３６の反転入力で論理高または１に反転する。ノード１２２の電圧ＶＣがＶＤＤ／２初期値に達するとコンパレータ１２８の出力が論理高に切り替わるため、ＡＮＤゲート１３６の残りの入力も論理高または１である。したがって、ＡＮＤゲートの両方の入力が論理高を示すため、ＡＮＤゲート１３６の出力も論理高を示す。インバータ１３８は、この信号をＩＵＰ電流源１１４にイネーブル信号ＩＵＰ＿ＣＴＬとして供給する前に、この論理高を論理低に反転する。ＩＵＰ電流源１１４はアクティブ・ロー・デバイスであり、したがってＩＵＰ電流源１１４のイネーブル入力上の論理低ＩＵＰ＿ＣＴＬ信号がＩＵＰ電流源１１４をオンにする。
【００２６】
図１に示されるように、ＡＮＤゲート１３６の出力はＩＤＮ電流源１２０のイネーブル入力にも結合する。したがって、ＡＮＤゲート１３６は、その出力で、イネーブル信号ＩＤＮ＿ＣＴＬとして論理高信号をＩＤＮ電流源１２０のイネーブル入力へ提供する。ＩＤＮ電流源１２０はアクティブ・ハイ・デバイスであるため、そのイネーブル入力での論理高信号がＩＤＮ電流源１２０をオンにする。したがって、時間ウィンドウＴＷ中に、ＩＵＰ電流源１１４およびＩＤＮ電流源１２０の両方がオンになり、それぞれコンデンサ１２４をチャージアップまたはディスチャージする。
【００２７】
ＩＵＰ電流源１１４およびＩＤＮ電流源１２０の両方が時間ウィンドウ中にイネーブル状態またはオン状態を示す間、ＰＦＥＴ  １１６またはＮＦＥＴ  １１８がオンになってこうした電流の流れを許可しない限り、これらのイネーブル電流源から電流は供給されない。しかしながら実際には、ＭＵＸ  １４２の出力のＣＬＫ＿ＩＮクロック信号が、ＰＦＥＴ  １１６およびＮＦＥＴ  １１８に対して、時間ウィンドウ中に交互にオンになるよう命令する。したがって、チャージ・ポンプ回路１０２のＩＵＰおよびＩＤＮの電流源は、時間ウィンドウ中に有効なチャージ・ポンプを提供するために、時間ウィンドウ中に作動する。ＩＵＰ電流源１１４がオンの場合、ＩＤＮ電流源１２０はオフであり、その逆もまた同様である。コンパレータ１２８の出力でのＩＮＩＴ＿ＤＯＮＥ信号が低から高へ遷移すると、カウンタ１４０のＣＯＵＮＴ＿ＥＮカウント・イネーブル入力が高になる。これでカウンタ１４０がイネーブルになり、カウンタ１４０は時間ウィンドウＴＷを開始し、そのＣＬＫ入力でのクロック・パルスのカウントを開始する。言い換えれば、カウンタ１４０は、時間ウィンドウ中の既知のデューティ・サイクルのＣＬＫ＿ＣＡＬＩＢクロック校正信号のパルスをカウントする。カウンタ１４０が所定数のパルスまでカウントした後、時間ウィンドウは終了する。時間ウィンドウの終わりに達すると、カウンタ１４０はそのＣＡＲＲＹ出力に論理１を送信し、ＡＮＤゲート１３６の反転入力が受け取るＴＩＭＥ−ＵＰ信号に論理１の値を提供する。このアクションがＡＮＤゲート１３６の出力を論理低に遷移させるため、ＩＵＰ電流源１１４およびＩＤＮ電流源１２０がディスエーブルとなる。
【００２８】
各クロック・パルスは論理高部分および論理低部分を含む。特定のクロック・パルスのデューティ・サイクルに応じて、論理高の持続時間は５０％のデューティ・サイクルを提供するために論理低と等しくなることができる。クロック信号パルスの論理高の持続時間が論理低よりも長い場合、このクロック信号は５０％よりも高いデューティ・サイクルを示す。クロック信号の論理低の持続時間が論理高よりも長い場合、このクロック信号は５０％よりも低いデューティ・サイクルを示す。次に、ＭＵＸ  １４２の出力でのクロック信号が５０％のデューティ・サイクル、５０％よりも高いデューティ・サイクル、および５０％より低いデューティ・サイクルを示す場合に、チャージ・ポンプ回路１０２がどのように挙動するかを説明する。
【００２９】
ＰＦＥＴ  １１６は、その入力またはゲートで論理低信号を受信した場合にオンになるため、アクティブ・ロー・デバイスである。ＮＦＥＴ  １１８は、その入力またはゲートで論理高信号を受信した場合にオンになるため、アクティブ・ハイ・デバイスである。したがって、ＰＦＥＴ  １１６がクロック・パルスの低部分中などに論理低信号を受信した場合、ＰＦＥＴ  １１６はオンになり、ＩＵＰ電流源１１４がクロック・パルスの低部分中にコンデンサ１２４をチャージできるようにする。ＰＦＥＴ  １１６がクロック・パルスの低部分でオンの場合、ＮＦＥＴ  １１８はオフである。ＮＦＥＴ  １１８がクロック・パルスの高部分中などに論理高信号を受信した場合、ＮＦＥＴ  １１８はオンになり、ＩＤＮ電流源１２０がコンデンサ１２４から電荷を排出できるようにする。このように、クロック信号パルスの低部分で、ＩＵＰ電流源１１４はコンデンサ１２４に電流を流してチャージする。しかしながら、クロック信号パルスの高部分では、ＩＤＮ電流源１２０はコンデンサ１２４から電流をシンクさせ、コンデンサ１２４をディスチャージする。
【００３０】
ＭＵＸ  １４２がチャージ・ポンプ回路１０２に提供するクロック信号ＣＬＫ＿ＩＮは、時間ウィンドウＴＷ中に一連のパルスを含む。この一連のクロック・パルス内の各パルスが、論理低部分および論理高部分を含む。論理低部分および論理高部分が５０％のデューティ・サイクル・クロック信号の場合と同様に同じ持続時間を示す場合には、時間の経過と共にＩＵＰ電流源１１４は、ＩＤＮ電流源１２０がコンデンサ１２４から排出するのと同じだけコンデンサ１２４にチャージすることになる。この場合、コンデンサ１２４を横切る電圧ＶＣは、その初期設定値、すなわちＶＤＤ／２を維持することになる。したがって、５０％デューティ・サイクルのシナリオの場合、時間ウィンドウＴＷの終わりのＶＣの電圧は、時間ウィンドウＴＷの始まりの電圧ＶＣと同じである。
【００３１】
しかしながら、デューティ・サイクルが５０％よりも高いクロック信号の場合のように、各パルスの論理高部分が論理低部分よりも長い持続時間を示す場合、時間の経過と共に、ＩＤＮ電流源１２０は、ＩＵＰ電流源１１４がコンデンサ１２４に電荷を供給または流し入れるよりも多く、コンデンサ１２４から電荷を排出することになる。この場合、コンデンサ１２４を横切る電圧ＶＣは、時間ウィンドウＴＷ中に、初期設定値すなわちＶＤＤ／２から、時間ウィンドウＴＷの終わりには、より低い最終電圧ＶＣへと減少することになる。
【００３２】
他のシナリオでは、デューティ・サイクルが５０％よりも低いクロック信号の場合のように、各パルスの論理低部分が論理高部分よりも長い持続時間を示す場合、時間の経過と共に、ＩＵＰ電流源１１４は、ＩＤＮ電流源１２０がコンデンサ１２４から電荷を排出またはシンクさせるよりも多く、コンデンサ１２４に電荷を供給することになる。この場合、コンデンサ１２４を横切る電圧ＶＣは、時間ウィンドウＴＷ中に、初期設定値すなわちＶＤＤ／２から、時間ウィンドウＴＷの終わりには、より高い最終電圧ＶＣへと増加することになる。
【００３３】
校正モードでは、ＩＨＳ  ２００は、いくつかの異なるデータ・ポイントに関する校正情報またはデータを収集する。より詳細には、ＩＨＳ  ２００は、ＣＬＫ＿ＣＡＬＩＢ信号のデューティ・サイクルおよび周波数、ならびに対応する結果として生じる電圧ＶＣなどの校正情報を収集する。このデータ収集を実施するために、ＩＨＳ  ２００内の制御アプリケーションまたは制御ソフトウェア２１７は、クロック回路２２０がＤＣＭ回路１００に提供するＣＬＫ＿ＣＡＬＩＢクロック校正信号のデューティ・サイクルおよび周波数を変更するよう、クロック回路２２０に命じる。この構成では、制御ソフトウェア２１７は制御機構として動作する。ＣＬＫ＿ＣＡＬＩＢ信号の各デューティ・サイクルおよび周波数の値について、ＩＨＳ  ２００は対応するＶＣ＿ＯＵＴ電圧値を決定し、格納する。ＶＣ＿ＯＵＴは、分離バッファ回路１１２によってバッファリングされた後のノード１２２の電圧ＶＣと同じ電圧値である。一実施形態では、制御ソフトウェア２１７はＩＨＳ  ２００内の制御機構として動作し、クロック周波数、クロック・デューティ・サイクル、および対応するＶＣ＿ＯＵＴ電圧値を、図２に示されるようなルックアップ・テーブル２１０に格納する。以下の表１は、デューティ・サイクル測定（ＤＣＭ）情報などの動作条件情報を格納するための代表的なルックアップ・テーブル（ＬＵＴ）２１０を示す。
【表１】
2007306555.tif 000003
【００３４】
表１を参照すると、ＩＨＳ  ２００は最初に、１ＧＨｚの周波数および３０％のデューティ・サイクルを示すＣＬＫ＿ＣＡＬＩＢクロック信号をＤＣＭ回路１００の入力１００Ｂに提供する。次にＩＨＳ  ２００は、結果として生じるＶＣ＿ＯＵＴ値、すなわち初期ＶＤＤ／２電圧値プラス何らかのデルタ値Ｄｅｌｔａ２を出力１００Ｃで感知する。ＩＵＰおよびＩＤＮ＝１５０μＡ、コンデンサ１２４＝２４ｐＦ、ならびに時間ウィンドウ（ＴＷ）が５０ｎＳに等しい代表的なＤＣＭ回路１００の場合、ＩＨＳ  ２００は、出力１００Ｃで０．８５ｖのＶＣ＿ＯＵＴを感知する。ＶＣ＿ＯＵＴ電圧を感知または観察するために、一実施形態では、プロセッサ２０５は、アナログ電圧ＶＣ＿ＯＵＴをデジタルの等価電圧値に変換するアナログ−デジタル（Ａ／Ｄ）変換機２２５を含む。したがって、この例では、ＩＨＳ  ２００は、ルックアップ・テーブル２１０（上記表１）の第１の行に、１ＧＨｚ、３０％デューティ・サイクル、および０．８５ｖの値、またはそのデジタル等価値を格納する。これらのデータ・ポイントをルックアップ・テーブルに格納した後、ＩＨＳ  ２００は、１ＧＨｚのクロック周波数および４０％のデューティ・サイクルを示すＣＬＫ＿ＣＡＬＩＢ信号を、ＤＣＭ回路２００に送信する。ＩＨＳ  ２００は、結果として生じるＶＣ＿ＯＵＴ電圧を観察し、その電圧値を周波数およびデューティ・サイクル情報と共にルックアップ・テーブル２１０（上記表１）の第２の行に格納する。ＩＨＳ  ２００は、対応するＶＣ＿ＯＵＴ電圧値を取得するためにＣＬＫ＿ＣＡＬＩＢ信号のデューティ・サイクルの変更を続行し、テーブルが完成するまでこれらの値をルックアップ・テーブル２１０に格納する。
【００３５】
一実施形態では、ＩＨＳ  ２００は、ＣＬＫ＿ＣＡＬＩＢ信号の周波数を２ＧＨｚおよび３ＧＨｚなどの他の周波数に変更し、前述のようにルックアップ・テーブル２１０（表１）に格納するために対応するＶＣ＿ＯＵＴ電圧値を収集することができる。同じデューティ・サイクルを示すＣＬＫ＿ＣＡＬＩＢ信号は、周波数に関係なく、結果としてほぼ同じＶＣ＿ＯＵＴ電圧値となるはずである。たとえば、同じ観察時間ウィンドウ（ＴＷ）の場合、３０％のデューティ・サイクルを示す２ＧＨｚまたは３ＧＨｚのＣＬＫ＿ＣＡＬＩＢ信号は、同じ量のＩＵＰ電流およびＩＤＮ電流となるため、結果として同じＶＣ＿ＯＵＴを生じることになる。これは、他のＣＬＫ＿ＣＡＬＩＢデューティ・サイクルでも同様である。
【００３６】
ＩＨＳ  ２００が完成したルックアップ・テーブル２１０をメモリ２１５に格納すると、ＤＣＭ回路１００は、校正モードからテスト・モードに切り替えて、未知のデューティ・サイクルを有する着信デジタル信号のデューティ・サイクルを測定する準備が整う。前述のように、クロック回路２２０は、校正モード時に、校正クロック信号ＣＬＫ＿ＣＡＬＩＢをＤＣＭ回路１００に提供する。テスト・モードでは、クロック回路２２０は、制御機構として動作する制御ソフトウェア２１７の指示の下で、未知のデューティ・サイクルのＣＬＫ＿ＴＥＳＴ信号をＤＣＭ回路１００に提供することもできる。ＣＬＫ＿ＴＥＳＴ信号は、ＤＣＭ回路１００がそのデューティ・サイクルを決定するために分析する未知のデューティ・サイクルのクロック信号である。代替実施形態では、クロック回路２２０以外の別のクロック回路が、未知のデューティ・サイクルのＣＬＫ＿ＴＥＳＴ信号をＤＣＭ回路１００に提供することができる。いずれの場合も、ＤＣＭ回路１００は、校正モードで以前にＣＬＫ＿ＣＡＬＩＢ信号を印加した様式と同じ様式で、その信号をＣＬＫ＿ＩＮ信号としてチャージ・ポンプ１０２に印加することによって、ＣＬＫ＿ＴＥＳＴ信号のデューティ・サイクルを決定する。しかしながら、クロック回路２２０がＣＬＫ＿ＴＥＳＴ信号をＤＣＭ回路１００に印加する場合、ＩＨＳ  ２００は、ＭＵＸ  １４２でＣＬＫ＿ＣＡＬＩＢ信号の代わりにＣＬＫ＿ＴＥＳＴ信号を選択するように、ＣＬＫ＿ＳＥＬ信号をアサートする。次にＭＵＸ  １４２は、ＣＬＫ＿ＴＥＳＴ信号をＣＬＫ＿ＩＮ信号としてチャージ・ポンプ１０２に提供する。ＩＨＳ  ２００は、出力１００Ｃで結果として生じるＶＣ＿ＯＵＴ信号を測定し、この情報を制御ソフトウェア２１７に報告する。
【００３７】
一実施形態では、次に、制御ソフトウェア２１７がルックアップ・テーブル２１０にアクセスし、そのテーブルに格納された２つの最も近いＶＣ＿ＯＵＴ値を表すデータ・ポイントを決定する。プログラム２１７は、これら２つの値の間で内挿して、測定されたＶＣ＿ＯＵＴ値に対応するＣＬＫ＿ＴＥＳＴ信号の実際のデューティ・サイクルを決定する。ＶＣ＿ＯＵＴ電圧は、ＣＬＫ＿ＩＮ信号のデューティ・サイクルと共に線形に変動する。この線形関係によって、実際のデューティ・サイクル値の内挿が容易になる。他の実施形態では、制御ソフトウェアは、ＬＵＴ  ２１０内のデータ・ポイントによって形成された線に沿った他のデューティ・サイクルおよびＶＣ＿ＯＵＴデータ・ポイントから、現在のＣＬＫ＿ＩＮ信号のデューティ・サイクルを外挿することができる。一実施形態では、制御ソフトウェア・プログラム２１７は、ＣＬＫ＿ＴＥＳＴテスト信号の決定されたデューティ・サイクル値を、テスト・オペレータまたは他のユーザが見るためにディスプレイ２３０に送信する。
【００３８】
図２に示されるように、ＩＨＳ  ２００は、プロセッサ２０５をメモリ２１５およびビデオ・グラフィックス・コントローラ２４０に結合するバス２３５を含む。ディスプレイ２３０は、ビデオ・グラフィックス・コントローラ２４０に結合する。ハード・ディスク・ドライブ、ＣＤドライブ、ＤＶＤドライブ、または他の不揮発性ストレージなどの不揮発性ストレージ２４５は、ＩＨＳ  ２００に情報の永続ストレージを提供するためにバス２３５に結合する。したがって、不揮発性ストレージ２４５は永続データ・ストアとして働く。オペレーティング・システム２５０は、ＩＨＳ  ２００のオペレーションを管理するために不揮発性ストレージ２４５からメモリ２１５へとロードする。制御ソフトウェア２１７およびルックアップ・テーブル２１０も、不揮発性ストレージからメモリ２１５へとロードする。キーボードおよびマウス・ポインティング・デバイスなどのＩ／Ｏデバイス２５５は、バス２３５に結合する。ＵＳＢ、ＩＥＥＥ  １３９４バス、ＡＴＡ、ＳＡＴＡ、ＰＣＩ、ＰＣＩＥ、および他のバスなどの１つまたは複数の拡張バス２６０は、周辺機器および装置のＩＨＳ  ２００への接続を容易にするために、バス２３５に結合する。ネットワーク・アダプタ２６５は、ＩＨＳ  ２００がネットワークおよび他の情報処理システムに有線または無線で接続できるように、バス２３５に結合する。図２はプロセッサ２０５を使用する１つのＩＨＳを示しているが、ＩＨＳは多くの形をとることができる。たとえば、ＩＨＳ  ２００は、デスクトップ、サーバ、ポータブル、ラップトップ、ノートブック、あるいは他のフォーム・ファクタ・コンピュータまたはデータ処理システムの形を取ることができる。ＩＨＳ  ２００は、ゲーム・デバイス、携帯情報端末（ＰＤＡ）、携帯電話デバイス、通信デバイス、またはプロセッサおよびメモリを含む他のデバイスなどの他のフォーム・ファクタを取ることができる。
【００３９】
図３は、５０％を超えるデューティ・サイクルを示すクロック信号ＣＬＫ＿ＩＮ上で動作する場合、ＤＣＭ回路２００によって使用されるタイミング、制御、およびデータの信号を示すタイミング図である。より詳細には、図３は、ＩＮＩＴ＿ＣＴＬ＿Ｂ信号、ＩＮＩＴ＿ＤＯＮＥ信号、ＣＬＫ＿ＩＮ信号、ＴＩＭＥ＿ＵＰ信号、およびノード１２２のＶＣ電圧を示す振幅対時間のグラフである。ＩＮＩＴ＿ＣＴＬ＿Ｂ信号は、遷移３００で高から低に遷移し、ＶＣ初期化制御回路１１０に対して、ノード電圧ＶＣをＶＤＤ／２の初期値に初期設定するように指示する。ＩＮＩＴ＿ＣＴＬ＿Ｂ信号の遷移３００は、時間ウィンドウ（ＴＷ）が開始されるとすぐにカウンタ１４０がカウントを始められるように、カウンタ１４０に対してもそのカウントをゼロにリセットするように指示する。初期設定が完了すると、すなわちノード１２２が初期電圧ＶＤＤ／２に達すると、ＩＮＩＴ＿ＤＯＮＥ信号は遷移３０５で低から高に遷移して、時間ウィンドウ（ＴＷ）を開始する。
【００４０】
ＣＬＫ＿ＩＮは、ＣＬＫ＿ＳＥＬ信号がＭＵＸ  １４２でどちらのモードを選択するかに応じて、校正モードのＣＬＫ＿ＣＡＬＩＢクロック信号またはテスト・モードのＣＬＫ＿ＴＥＳＴクロック信号のいずれかを表す。校正モードに関係する本例では、ＣＬＫ＿ＳＥＬ信号は、ＣＬＫ＿ＩＮ信号としてＣＬＫ＿ＣＡＬＩＢ信号を選択する。ノード１２２を電圧ＶＤＤ／２に初期設定した直後、ＩＮＩＴ＿ＤＯＮＥ信号は遷移３０５で論理高に遷移し、時間ウィンドウＴＷを開始する。ウィンドウＴＷ中に、カウンタ１４０は、ウィンドウＴＷの持続時間を定義する所定のパルス数までＣＬＫ＿ＩＮパルスをカウントする。カウンタ１４０は、所定のＣＬＫ＿ＩＮパルス数に達すると、カウントを停止する。これに応答して、カウンタ１４０のＣＡＲＲＹ出力は高になり、ＴＩＭＥ＿ＵＰ信号を遷移３００で低から高に遷移させ、時間ウィンドウＴＷを終わらせる。クロック信号ＣＬＫ＿ＩＮのデューティ・サイクルが５０％を超えるこのシナリオでは、各クロック・パルス期間にわたって、ＩＤＮ電流源１２０がコンデンサ１２４から電流をシンクさせる時間量が、ＩＵＰ電流源１１４がコンデンサ１２４に電流を投入または供給する時間量を超える。したがって、時間ウィンドウＴＷの持続時間にわたって、コンデンサ１２４への電流の供給およびコンデンサ１２４からの電流のシンクを交互にすることによって、時間ウィンドウＴＷの終わりに最終ＶＣ＿ＯＵＴ値に達するまで、時間の経過と共に振幅が減少する鋸歯状の曲線３１５を生成する。時間ウィンドウＴＷの持続時間全体にわたってノード１２２からの電流のシンクがノード１２２への電流の供給を超えることにより、電圧ＶＣは時間の経過と共に初期のＶＤＤ／２値から減少する。一実施形態では、テスト・モードでの時間ウィンドウＴＷの持続時間は、校正モードでの時間ウィンドウＴＷの持続時間と同じである。
【００４１】
図４は、５０％に等しいデューティ・サイクルを示すクロック信号ＣＬＫ＿ＩＮ上で動作する場合、ＤＣＭ回路２００によって使用されるタイミング、制御、およびデータの信号を示すタイミング図である。クロック信号のデューティ・サイクルが５０％に等しいこのシナリオでは、各クロック・パルス期間にわたって、ＩＵＰ電流源１１４がコンデンサ１２４に電流を供給する時間量と、ＩＤＮ電流源１２０がコンデンサ１２４から接地へと電流をシンクさせる時間量とが等しい。したがって、時間ウィンドウＴＷの持続時間にわたって、コンデンサ１２４への電流の供給およびコンデンサ１２４からの電流のシンクによって、開始した時点とほぼ同じ電圧値ＶＤＤ／２で終わる鋸歯状の曲線３２０を生成する。図４では、ＩＮＩＴ＿ＣＴＬ＿Ｂ信号は遷移３２５で高から低へと遷移し、ノード１２２の初期化が所定の電圧ＶＤＤ／２の状態で校正モードを開始する。ＩＮＩＴ＿ＤＯＮＥ信号は、遷移３３０で低から高へと遷移し、ノード１２２の初期設定を電圧ＶＤＤ／２で終了させ、時間ウィンドウＴＷを開始することによってテスト・モードを開始する。前述のようにカウンタ１４０は、時間ウィンドウＴＷ中、ＣＬＫ＿ＩＮ信号のパルスを時間ウィンドウＴＷの終わりに達するまでカウントする。時間ウィンドウＴＷの終わりに、ＣＡＲＲＹ出力およびＴＩＭＥ＿ＵＰ信号は遷移３３５で低から高へと遷移し、時間ウィンドウの終わりおよびカウントの終わりを知らせる。一実施形態では、デューティ・サイクルが５０％の場合の時間ウィンドウＴＷの持続時間は、デューティ・サイクルが５０％を超える場合の時間ウィンドウＴＷの持続時間と同じである。
【００４２】
図５は、５０％未満のデューティ・サイクルを示すクロック信号ＣＬＫ＿ＩＮ上で動作する場合、ＤＣＭ回路２００によって使用されるタイミング、制御、およびデータの信号を示すタイミング図である。クロック信号のデューティ・サイクルが５０％未満であるこのシナリオでは、各クロック・パルス期間にわたって、ＩＵＰ電流源１１４がコンデンサ１２４に電流を供給する時間量が、ＩＤＮ電流源１２０がコンデンサ１２４から接地へと電流をシンクさせる時間量を超える。したがって、時間ウィンドウＴＷの持続時間にわたって、コンデンサ１２４への電流の供給およびコンデンサ１２４からの電流のシンクによって、時間ウィンドウＴＷの終わりに最終ＶＣ＿ＯＵＴ値に達するまで時間の経過と共に振幅が増加する鋸歯状の曲線３４０を生成する。図５では、ＩＮＩＴ＿ＣＴＬ＿Ｂ信号は遷移３４５で高から低へと遷移し、ノード１２２の初期設定が所定の電圧ＶＤＤ／２の状態で校正モードを開始する。ＩＮＩＴ＿ＤＯＮＥ信号は、遷移３５０で低から高へと遷移し、ノード１２２の初期設定を電圧ＶＤＤ／２で終了させ、時間ウィンドウＴＷを開始することによってテスト・モードを開始する。前述のように、カウンタ１４０は、時間ウィンドウＴＷ中、ＣＬＫ＿ＩＮ信号のパルスを時間ウィンドウＴＷの終わりに達するまでカウントする。時間ウィンドウＴＷの終わりに、ＣＡＲＲＹ出力およびＴＩＭＥ＿ＵＰ信号は遷移３５５で低から高へと遷移し、時間ウィンドウの終わりおよびカウントの終わりを知らせる。一実施形態では、デューティ・サイクルが５０％未満である場合の時間ウィンドウＴＷの持続時間は、デューティ・サイクルが５０％を超える場合およびデューティ・サイクルが５０％に等しい場合の時間ウィンドウＴＷの持続時間と同じである。さらに、校正モードでの時間ウィンドウＴＷの持続時間は、テスト・モードでの時間ウィンドウＴＷの持続時間と同じである。
【００４３】
図６は、ＩＨＳ  ２００においてクロック信号などの２進デジタル信号のデューティ・サイクルを測定するためにＤＣＭ回路１００が使用する方法を示す流れ図である。一実施形態では、制御ソフトウェア２１７は、ＩＨＳ  ２００およびＤＣＭ回路１００が図６の流れ図に示されたステップを実行する場合に、それらの動作を制御する。別の方法では、ＩＨＳ  ２００は、図６の流れ図のタイミング操作および機能を実行するための制御ハードウェア回路（図示せず）を含むことができる。ＩＨＳ  ２００がＩＮＩＴ＿ＣＴＬ＿Ｂ初期化信号を遷移３００で高から低にアサートした場合、ＤＣＭ回路１００はブロック４００で校正モードに入る。一実施形態では、ソフトウェア２１７は、図６の流れ図の方法のように、ＤＣＭ回路１００の動作を管理するＩＮＩＴ＿ＣＴＬ＿ＢおよびＩＮＩＴ＿ＤＯＮＥ信号の生成を制御する。制御ソフトウェア２１７は、ＤＣＭ回路１００の現行モードを制御する、すなわち校正モードまたはテスト・モードで動作するようにＤＣＭ回路１００に指示することも可能である。別の方法として、制御回路（図示せず）がこの制御機能を提供することもできる。しかしながら、図示された実施形態では、ソフトウェア２１７は図３〜図５のタイミング図と一致するＩＮＩＴ＿ＣＴＬ＿Ｂ信号の生成を制御する。制御ソフトウェア２１７または制御回路は、ＣＬＫ＿ＣＡＬＩＢクロック校正信号を選択するようにＭＵＸ  １４２に指示するＣＬＫ＿ＳＥＬクロック選択信号を、ＭＵＸ  １４２に送信する。次にＭＵＸ  １４２は、ブロック４０５のように、ＣＬＫ＿ＣＡＬＩＢ信号をＣＬＫ＿ＩＮ信号としてチャージ・ポンプ１０２に提供する。言い換えれば、ＣＬＫ＿ＳＥＬ信号は、ＣＬＫ＿ＣＡＬＩＢ信号、すなわち既知のデューティ・サイクルおよび周波数を示すクロック信号を選択する。次にＤＣＭ回路１００は、ブロック４１０のように、カウンタ１４０をゼロにリセットし、コンデンサ１２４をＶＤＤ／２に等しい電圧値ＶＣまでチャージする。コンデンサ１２４の電圧がＶＤＤ／２に達すると、ブロック４１０のように、制御ソフトウェア２１７または制御回路は、遷移３０５でＩＮＩＴ＿ＤＯＮＥ信号を低から高に遷移させ、Ｉ  ＩＮＩＴ電流源１３４をオフにし、電流源１３４がコンデンサ１２４にそれ以上チャージしないように指示する。
【００４４】
校正モードは、ＩＮＩＴ＿ＤＯＮＥ信号の遷移３０５で続行して、コンデンサ１２４の電圧が所定の初期設定電圧レベル、すなわちＶＤＤ／２に達すると、ブロック４１５のようにＩＵＰおよびＩＤＮの電流源をイネーブルにする。ＩＮＩＴ＿ＤＯＮＥ信号の遷移３０５は、カウンタ１４０もイネーブルにして、ＣＬＫ＿ＣＡＬＩＢパルスのカウントを開始し、時間ウィンドウ（ＴＷ）の開始をマークする。カウンタ１４０は、時間ウィンドウＴＷの終わりを定義する所定のカウント数までクロック・パルスをカウントする。時間ウィンドウＴＷの持続時間全体を通じて、ＩＵＰおよびＩＤＮの電流源は、コンデンサ１２４への電流の供給およびコンデンサ１２４からの電流の排出を交互に行う。ブロック４２０のように、カウンタ１４０が所定のカウント値に達すると時間ウィンドウＴＷは終了し、カウンタ１４０のＣＡＲＲＹ出力をトリガして、３１０でＴＩＭＥ−ＵＰ信号が遷移する。時間ウィンドウＴＷの終わりに維持されているＶＣ電圧値が分離バッファ１１２を通過し、電圧ＶＣ＿ＯＵＴとなる。ＶＣ＿ＯＵＴ電圧は、分離バッファ１１２のバッファリング動作後のノード１２２のＶＣ電圧と同じである。
【００４５】
ブロック４２５のように、ＩＨＳ  ２００の制御ソフトウェア２１７はＶＣ＿ＯＵＴ電圧値を読み取る。次に、ブロック４３０のように、制御ソフトウェア２１７は、その電圧値を、現在のＣＬＫ＿ＣＡＬＩＢ信号の既知のデューティ・サイクルおよび周波数と共に、エントリとしてルックアップ・テーブル２１０に格納する。一実施形態では、制御ソフトウェア２１７は、いくつかの異なる既知のデューティ・サイクルおよび周波数を示すＣＬＫ＿ＣＡＬＩＢ信号を使用して、校正操作を実行する。制御ソフトウェア２１７は、各デューティ・サイクル／周波数の組合せについて、結果として生じるＶＣ＿ＯＵＴ電圧値をルックアップ・テーブル２１０に格納する。ブロック４３５では、ＩＨＳ  ２００が、ＣＬＫ＿ＣＡＬＩＢクロック信号の既知のデューティ・サイクル／周波数のすべての組合せを処理したかどうかを判定するために、テストを実行する。ルックアップ・テーブル２１０は、デューティ・サイクル、周波数、および対応するＶＣ＿ＯＵＴ電圧の任意数のエントリを含むことができる。しかしながら、ＩＨＳ  ２００が校正モードで収集するエントリまたはデータ・ポイントの数が多いほど、ＩＨＳ  ２００が校正モードからテスト・モードに切り替わった場合に、それぞれのテスト・クロック信号についてのデューティ・サイクルの決定がより正確になる。ルックアップ・テーブル２１０がまだ完成していない場合、ブロック４４０のように、ＩＨＳ  ２００は次のＣＬＫ＿ＣＡＬＩＢクロック信号に進む。プロセスの流れは、ブロック４０５に戻って続行される。このプロセスは、決定ブロック４３５がルックアップ・テーブル２１０の完成を決定するまで続行される。
【００４６】
決定ブロック４３５がルックアップ・テーブルの完成を決定すると、ブロック４４５のように、ＤＣＭ  １００はテスト・モードに入る。テスト・モードで、ＤＣＭ回路１００は、テスト入力１００Ａで未知のデューティ・サイクル信号のデューティ・サイクルを測定する。テスト・モードは、ＤＣＭ回路１００が入力１００Ｂで受信する複数の異なる既知のデューティ・サイクル信号からＩＨＳ  ２００が取得する代表的なデータ・ポイントＶＣ＿ＯＵＴを決定することによって、ＤＣＭ回路１００がそれ自体を校正する前述の校正モードとは異なる。ＤＣＭ回路１００がテスト・モードに入ると、ブロック４５０のように、制御ソフトウェア２１７または等価の制御ハードウェアは、そのことを示すために、ＭＵＸ  １４２でＣＬＫ＿ＳＥＬ信号を使用してＣＬＫ＿ＴＥＳＴ信号を選択する。ブロック４５０は、ブロック４５０が未知のデューティ・サイクル信号を選択することを除き、前述のブロック４０５と同様に選択機能を実行する。次にＤＣＭ回路１００は、ブロック４５５のように、カウンタ１４０をリセットし、コンデンサ１２４の電荷を所定の初期値であるＶＤＤ／２に初期設定する。ブロック４５５は、前述のブロック４１０と同じ機能を示す。ブロック４６０および４６５はそれぞれブロック４１５および４２０と同様の様式で、時間ウィンドウＴＷを開始し、時間ウィンドウＴＷを終了する。したがって、テスト・モードは、校正モードと同じ持続時間の時間ウィンドウＴＷを使用する。ブロック４６５で時間ウィンドウＴＷが終了すると、ブロック４７５のように、制御ソフトウェア２１７は出力１００Ｃで現在のＶＣ＿ＯＵＴ電圧を読み取る。ソフトウェア２１７がＶＣ＿ＯＵＴ電圧を得ると、ソフトウェア２１７はルックアップ・テーブル２１０にアクセスし、ＤＣＭ回路１００によって読み取られた現在のＶＣ＿ＯＵＴ電圧に最も近い格納済みＶＣ＿ＯＵＴ電圧を選択する。一実施形態では、ＩＨＳ  ２００は、最も緊密に現在のＶＣ＿ＯＵＴ電圧を近似するルックアップ・テーブル２１０内のデューティ・サイクルを表示する。ルックアップ・テーブル２１０が、多数のデータ・ポイント、すなわちＶＣ＿ＯＵＴならびに対応するデューティ・サイクル値および周波数を含む場合、この手法はかなり正確である。他の実施形態では、制御ソフトウェア２１０は、現在のＶＣ＿ＯＵＴ値に最も近い２つのＶＣ＿ＯＵＴ電圧値を選択すること、およびこの２つの対応するデューティ・サイクル間で内挿することによって、出力１００Ｃの現在のＶＣ＿ＯＵＴ信号のデューティ・サイクルを近似することができる。この手法により、かなり正確に内挿されたデューティ・サイクル値が得られる。この測定方法は終了ブロック４８５で終了する。
【００４７】
図７は、いくつかのデータ・ポイントでの、ＶＣ＿ＯＵＴ電圧対対応するデューティ・サイクルを示すグラフである。この特定の例では、時間ウィンドウは５０ｎＳ、ＩＵＰおよびＩＤＮの電流源からの電流は１５０μＡ、およびコンデンサ１２４のキャパシタンスは２４ｐＦである。観察されるＶＣ＿ＯＵＴ電圧は、ＣＬＫ＿ＩＮ信号のデューティ・サイクルが増加するにつれて線形に減少する。別の方法では、観察されるＶＣ＿ＯＵＴ電圧は、ＣＬＫ＿ＩＮ信号のデューティ・サイクルが増加するにつれて逆に変動する。テスト・モードでは、制御ソフトウェア２１７は現在のＶＣ＿ＯＵＴ電圧を受信し、ルックアップ・テーブル２１０を介して図７のグラフにアクセスし、現在のＶＣ＿ＯＵＴ電圧に対応するデューティ・サイクル値を選択する。
【００４８】
図８は、プログラム可能なデューティ・サイクル・クロック生成器がＤＣＭ回路６００に提供する基準クロック信号のデューティ・サイクルを補正するために、フィードバック機構と連動して動作するデューティ・サイクル測定（ＤＣＭ）回路６００を示すブロック図である。ＤＣＭ回路６００は、図１のＤＣＭ回路１００とほぼ同じである。ＤＣＭ回路６００を図１のＤＣＭ回路１００と比較する場合、同じ番号は同じ要素を示す。ＤＣＭ回路１００の場合と同様に、ＤＣＭ回路６００の出力６００ＣでのＶＣ＿ＯＵＴ信号は、入力６００Ａでの現在のクロック信号のデューティ・サイクルに対応している。
【００４９】
図９は、プログラム可能なデューティ・サイクル・クロック生成器６０５が提供するクロック信号のデューティ・サイクルを決定および調整するために、デューティ・サイクル測定（ＤＣＭ）回路６００を組み込んだ情報処理システム（ＩＨＳ）７００を示す図である。図９に示された実施形態では、集積回路（ＩＣ）７０５は、図２の集積回路２０５と同様の様式で、他の機能ブロックと共に基板またはチップ上にデューティ・サイクル測定回路６００を含む。ＩＣ  ７０５は、プロセッサ、マイクロプロセッサ、マイクロコントローラ、およびデューティ・サイクル測定が望ましい事実上すべてのデジタル論理回路などのいくつかの異なる構成を示すことができる。図９に示された特定の実施形態では、ＩＣ  ７０５は、ＤＣＭ回路６００が受信するテスト・クロック信号ＣＬＫ＿ＴＥＳＴのデューティ・サイクルを測定するために、ＩＨＳ  ７００内で機能するプロセッサである。図９のＩＨＳ  ７００は、図２のＩＨＳ  ２００と同様である。ＩＨＳ  ７００とＩＨＳ  ２００を比較する場合、類似の番号は類似の要素を示す。
【００５０】
図８に戻ると、プログラム可能なデューティ・サイクル・クロック生成器回路６０５は、図に示されるようにＤＣＭ回路６００に結合する。制御ソフトウェア７１７または等価の制御ハードウェアは、図２の制御ソフトウェア２１７と同様の様式で、ＤＣＭ回路６００の動作およびタイミングを制御する。より詳細には、制御ソフトウェア７１７は、ソフトウェア２１７が図２のＤＣＭ回路１００の校正を制御する方法と同様の様式で、ＤＣＭ回路６００の校正を制御するように、図９のＩＨＳ  ７００と協働して動作する。制御ソフトウェア７１７は、プログラム可能なデューティ・サイクル・クロック生成器６０５が入力６００Ａに提供するＣＬＫ＿ＴＥＳＴ信号のデューティ・サイクルの測定も制御する。図８および図９に示された実施形態では、制御ソフトウェア７１７はプログラム可能なデューティ・サイクル・クロック生成器６０５と協働して、クロック生成器６０５がＤＣＭ回路６００に提供するクロック信号のデューティ・サイクルにおける誤差を変更および補正する。より詳細には、ＤＣＭ回路６００は、クロック信号のデューティ・サイクルが所定の望ましいデューティ・サイクル値と等しいかまたはほぼ等しくなるまで、クロック信号のデューティ・サイクルを調整または変更するために、制御ソフトウェア７１７およびプログラム可能なクロック生成器６０５をフィードバック機構として使用する。
【００５１】
制御ソフトウェア７１７は、ＩＨＳ  ７００の残りの機能ブロックと連動して、ＣＬＫ＿ＴＥＳＴ信号の測定済みの現デューティ・サイクルを、図８に示されるプログラム可能なクロック生成器６０５内の測定済み現デューティ・サイクル・レジスタ６１０に提供するために働く。それ故、レジスタ６１０は、プログラム可能なクロック生成器６０５がＤＣＭ回路６００の入力６００Ａに提供する現在のクロック信号ＣＬＫ＿ＴＥＳＴの測定済みデューティ・サイクルを格納する。レジスタ６１５は、ＣＬＫ＿ＴＥＳＴ信号に対して所望のデューティ・サイクルを格納する。テスト・オペレータは、たとえば５０％などの所望のデューティ・サイクル値を、所望デューティ・サイクル・レジスタ６１５にプログラム可能なように入力することができる。次に、たとえばコンパレータ回路などの誤差検出器６２０は、レジスタ６１０からの測定済みデューティ・サイクルと、レジスタ６１０からの所望デューティ・サイクルとを比較する。これに応答して、誤差検出器６２０は、測定済み現デューティ・サイクルの所望デューティ・サイクルからの変動範囲を示す誤差信号を生成する。この誤差信号に応答して、プログラム可能なクロック生成器６２０は、測定済み実デューティ・サイクルと所望デューティ・サイクルとの差異を減少させるように生成するクロック信号のデューティ・サイクルを変動させる。クロック・デューティ・サイクルのこの調整の後、ＤＣＭ回路６００は現在のデューティ・サイクルを再度測定する。制御ソフトウェア７１７およびプログラム可能なクロック生成器６０５は、次に、測定済みクロックのデューティ・サイクルと所望クロックのデューティ・サイクルとの間に依然として何らかの差異が残っている場合、クロック信号ＣＬＫ＿ＴＥＳＴのデューティ・サイクルをさらに調整する。このように、ＩＨＳ  ７００は、測定済み実クロックと所望クロックとの間の任意のデューティ・サイクル誤差をほぼゼロまたは非常に小さな値にするフィードバック機構を提供する。
【００５２】
図９のＩＣ  ７０５は、ＶＣ＿ＯＵＴ電圧を制御ソフトウェア７１７が使用するデジタル値に変換するために、図２のＡ／Ｄ変換機２２５と同様の様式で動作するＡ／Ｄ変換機７２５を含む。この様式では、ＩＣ  ７０５およびＤＣＭ回路６００が制御ソフトウェア７１７にデューティ・サイクル情報を提供する。
【００５３】
図１０は、制御ソフトウェア７１７によって制御される場合の、デューティ・サイクル測定（ＤＣＭ）回路６００の動作を示す流れ図である。ブロック８００のように、ＤＣＭ回路６００は初期に校正モードで動作して、図６の流れ図のブロック４００〜４４０と同様の様式で、ＶＣ＿ＯＵＴデータ・ポイントおよび対応するデューティ・サイクル値を確立する。ブロック８０５のように、次に、制御ソフトウェア７１７はＤＣＭ回路６００をテスト・モードに切り替える。次にＤＣＭ回路６００は、ブロック８１０のように、プログラム可能なデューティ・サイクル・クロック生成器回路６０５が入力６００Ａに供給するクロック信号の現在のデューティ・サイクルを測定する。次に、プログラム可能なデューティ・サイクル・クロック生成器６０５内の誤差検出器６２０は、決定ブロック８１５のように、測定済み現デューティ・サイクルと、所望デューティ・サイクルとを比較する。より詳細には、誤差検出器６２０は、測定済み現デューティ・サイクルが所望デューティ・サイクルに等しいかどうかを判定するためにテストを実行する。測定済み現デューティ・サイクルが所望デューティ・サイクルに等しい場合、プロセスの流れは引き続きブロック８０５に戻り、誤差がなくなるかまたは最小限の誤差になることを保証するためにさらにテストを続行する。しかしながら、決定ブロック８１５が、測定済み現デューティ・サイクルが所望デューティ・サイクルに等しくないと判定した場合、ブロック８２０のように、誤差検出器６２０は誤差の量を示す誤差信号を生成する。これに応答して、プログラム可能なデューティ・サイクル・クロック生成器６０５内のクロック生成器回路６２５は、ブロック８２５のように、誤差信号によって示された誤差の量を補正するために、現在のクロック信号のデューティ・サイクルを変更する。誤差検出器６２０は、ブロック８３０のように、ここで誤差がゼロに等しいかどうか、すなわち、測定済み現デューティ・サイクルが所望デューティ・サイクルに等しいか、またはほぼ等しいことを確認するために、新しい測定済み現デューティ・サイクルの監視を続行する。プロセスの流れは引き続きブロック８０５に戻り、誤差の監視を続行して、誤差条件が発生した場合にフィードバックする。このように、制御ソフトウェアと連動するプログラム可能なデューティ・サイクル・クロック生成器６０５は、テスト・クロック信号の測定済み現デューティ・サイクルと所望デューティ・サイクルとの間の誤差をほぼゼロまたは最小の値にするフィードバック機構を提供する。一実施形態では、制御ソフトウェア７１７は、デューティ・サイクル・レジスタ６１５および所望デューティ・サイクル・レジスタ６１０の格納機能を含むことができる。さらに、制御ソフトウェア７１７は、誤差検出器６２０の誤差検出機能も含むことができる。こうした実施形態では、制御ソフトウェア７１７は、クロック生成器６２５が生成する出力クロック信号のデューティ・サイクルを制御するための誤差信号をクロック生成器６２５に提供する。さらに、制御ソフトウェア７１７は、図９が示すような、ＶＣ＿ＯＵＴ値および対応するデューティ・サイクルおよび周波数のルックアップ・テーブル２１０への格納も制御することができる。
【００５４】
当業者であれば、制御アプリケーション２１７、制御アプリケーション７１７、ルックアップ・テーブル（ＬＵＴ）２１０、測定済み現デューティ・サイクル・レジスタ６１０、所望デューティ・サイクル・レジスタ６１５などの開示された様々な構造が、ハードウェアまたはソフトウェアで実施可能であることを理解されよう。さらに、図６および図１０の流れ図のブロックによって表された方法は、メディア・ディスク、メディア・ドライブ、または他のメディア・ストレージなどの、コンピュータ・プログラム製品で具体化することができる。
【００５５】
一実施形態では、開示された方法は、たとえば、図２のＩＨＳ  ２００または図９のＩＨＳ  ７００の、システム・メモリ２１５に常駐することができるコード・モジュール内で、アプリケーション、すなわち命令のセット（プログラム・コード）として実施される。この命令のセットは、プロセッサ２０５または７０５が要求するまで、他のメモリ内、たとえば、ハード・ディスク・ドライブなどの不揮発性ストレージ２４５、あるいは光ディスクまたはフレキシブル・ディスク２７０などの取り外し可能メモリ内に格納すること、あるいは、インターネットまたは他のコンピュータ・ネットワークを介してダウンロードすることができる。したがって、開示された方法は、ＩＨＳ  ２００またはＩＨＳ  ７００などのコンピュータで使用するためのコンピュータ・プログラム製品で実施することができる。こうしたソフトウェア実施形態では、制御ソフトウェア７１７の機能または他のシステム機能を実行するコードはシステム・メモリ２１５内に格納することができるが、プロセッサ７０５がこうしたコードを実行することに留意されたい。加えて、説明された様々な方法は、ソフトウェアによって選択的に作動または再構成される汎用コンピュータ内に便利に実施されるが、当業者であれば、こうした方法がハードウェア、ファームウェア、または必要な方法ステップを実行するように構築されたより特定用途向けの装置で実行することができることも理解されよう。
【００５６】
上記では、一実施形態でクロック信号などのデジタル信号のデューティ・サイクルを測定する情報処理システム（ＩＨＳ）について開示している。他の実施形態では、ＩＨＳは、クロック信号などのデジタル信号のデューティ・サイクルの測定および補正の両方を実行する。
【００５７】
当業者であれば、本発明のこの説明に鑑みて、本発明の修正形態および代替実施形態が明らかとなろう。したがって本説明は、本発明を実施する方法を当業者に教示し、単なる例として解釈されることを意図する。図示および説明した本発明の形が、本発明の実施形態を構成する。当業者であれば、各部の形状、サイズ、および配置構成をさまざまに変更することができる。たとえば、当業者であれば、本明細書で図示および説明した要素を等価の要素に置換することができる。さらに当業者であれば、本発明のこの説明の特典を理解した後に、本発明の範囲を逸脱することなく、本発明のある特徴を他の特徴とは独立に使用することができる。
【図面の簡単な説明】
【００５８】
【図１】開示されたデューティ・サイクル測定（ＤＣＭ）装置の一実施形態を示す図である。
【図２】図１の開示されたＤＣＭ装置を使用する情報処理システム（ＩＨＳ）の実施形態を示す図である。
【図３】基準クロック信号のデューティ・サイクルが５０％を超える、図２のＩＨＳにおける信号を示すタイミング図である。
【図４】基準クロック信号のデューティ・サイクルが５０％に等しい、図２のＩＨＳにおける信号を示すタイミング図である。
【図５】基準クロック信号のデューティ・サイクルが５０％未満である、図２のＩＨＳにおける信号を示すタイミング図である。
【図６】図２のＩＨＳにおいて制御ソフトウェアまたはハードウェアが使用する方法におけるステップを示す流れ図である。
【図７】クロック信号の異なるデューティ・サイクル・データ値での、図１のＤＣＭ装置の出力電圧を示すグラフである。
【図８】クロック信号のデューティ・サイクルを補正するためのフィードバック機構を使用するＤＣＭ回路を示す図である。
【図９】図６の開示されたＤＣＭ装置を使用する情報処理システム（ＩＨＳ）実施形態を示す図である。
【図１０】図７のＩＨＳにおいて制御ソフトウェアまたはハードウェアが使用する方法におけるステップを示す流れ図である。
【符号の説明】
【００５９】
１００Ａ  テスト入力
１００Ｂ  校正入力
１００Ｃ  出力
１００  デューティ・サイクル測定（ＤＣＭ）回路
１０２  チャージ・ポンプ回路
１０４  クロック選択回路
１０６  チャージ・ポンプ時間ウィンドウ制御回路
１０８  ＩＵＰ／ＩＤＮ制御回路
１１０  ＶＣ初期化制御回路
１１２  出力バッファ
１１４  ＩＵＰ電流源
１１６，１３２  ＰＦＥＴ
１１８  ＮＦＥＴ
１２０  ＩＤＮ電流源
１２２  ノード
１２４  コンデンサ
１２６  差動増幅器
１２８  コンパレータ
１３０  ＯＲゲート
１３４  電流源
１３６  ＡＮＤゲート
１３８  インバータ
１４０  カウンタ
１４２  ＭＵＸ
２００  情報処理システム（ＩＨＳ）
２０５  プロセッサ／集積回路（ＩＣ）
２１５  メモリ
２１７  制御ソフトウェア
２２０  クロック回路
２２５  アナログ−デジタル（Ａ／Ｄ）変換機
２３０  ディスプレイ
２３５  バス
２４０  ビデオ・グラフィックス・コントローラ
２４５  不揮発性ストレージ
２５０  オペレーティング・システム
２５５  Ｉ／Ｏデバイス
２６０  拡張バス
２６５  ネットワーク・アダプタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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