(57)【要約】  【課題】  Ｉ／Ｏ部からのノイズの侵出を低減することができる半導体集積回路を提供する。  【解決手段】  この半導体集積回路１は、半導体基板２の外周に沿って環状に形成されたＮ型のレトログレードウェル８と、レトログレードウェル８の上層に形成されたＰウェル１５と、Ｐウェル１５の周囲を囲うようにレトログレードウェルの上層に形成されたＮウェル１３、２１と、半導体基板２に形成されたＮウェル２３と、ＮＭＯＳトランジスタ３１がＰウェル１５の中に形成され、ＰＭＯＳトランジスタ３２がＮウェル２３の中に形成されたＩ／Ｏセル７とを具備する。【選択図】  図３
2007095884.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の辺に沿って形成された第１の導電型のレトログレードウェルと、
前記第１の導電型のレトログレードウェルの上層に形成された第２の導電型のウェルと、
前記半導体基板に形成された第１の導電型のウェルと、
第１の導電型のトランジスタ及び第２の導電型のトランジスタを具備する出力及び／又は入出力回路であって、前記第１の導電型のトランジスタが前記第２の導電型のウェルの中に形成され、前記第２の導電型のトランジスタが前記第１の導電型のウェルの中に形成された前記出力及び／又は入出力回路と、
を具備する、半導体集積回路。
【請求項２】
前記第１の導電型のレトログレードウェル及び前記第２の導電型のウェルが、前記半導体基板の外周に沿って環状に形成されている、請求項１記載の半導体集積回路。
【請求項３】
前記第１の導電型のレトログレードウェル、前記第２の導電型のウェル、前記第１の導電型のウェル、及び、前記出力及び／又は入出力回路が、前記半導体基板の１つ又は複数の辺に沿って１つ又は複数個形成されている、請求項１記載の半導体集積回路。
【請求項４】
前記第２の導電型のウェルの周囲を囲うように前記レトログレードウェルの上層に形成された１つ又は複数の第１の導電型のウェルを更に具備する、請求項１〜３のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力／入出力回路からのノイズの侵出を低減することができる半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路において、ノイズの問題は非常に重要な問題である。半導体集積回路におけるノイズ発生源の例としては、Ｉ／Ｏ部のＩ／Ｏ（入出力）セルが挙げられ、ノイズの影響を受け易い部分の例としては、アナログ部が挙げられる。Ｉ／Ｏ部からアナログ部へのノイズの伝播を防ぐ対策として、（１）アナログ部へのノイズの侵入を防止する、（２）Ｉ／Ｏ部からのノイズの侵出を防止する、という２つの対策が考えられる。
【０００３】
上記（１）の対策の例として、アナログ部と他の部との電源分離が挙げられる。しかしながら、Ｉ／Ｏセル内の出力ドライバ（トランジスタ）が高速動作を行うこと、出力ドライバには大きな電流が流れることから、大きなノイズがＩ／Ｏセルから発生する。そのため、電源分離を行っても、ノイズが半導体基板を経由してアナログ部に侵入する場合がある。これを防ぐため、半導体基板として高抵抗基板を用いることや、アナログ部の下層にレトログレードウェル（retrograde well）を形成してアナログ部をいわゆるトリプルウェル構造とすることが行われている。
【０００４】
しかしながら、アナログ部とディジタル部との間に、ＥＳＤ（electro static discharge）対策のためのＥＳＤ素子が形成され、このＥＳＤ素子を経由して、ノイズがアナログ部に侵入する場合がある。そのため、半導体基板として高抵抗基板を用いたり、アナログ部をトリプルウェル構造としても、ノイズのアナログ部への侵入の防止は十分ではない。
【０００５】
一方、上記（２）の対策の例として、ノイズの発生を低減することができる半導体装置の出力回路が知られている（例えば、下記の特許文献１参照）。特許文献１には、半導体装置の出力回路であって、半導体基板の表面近傍に形成された、半導体基板と反対の導電型の第１のウェルと、この第１のウェルとは独立して半導体基板の表面近傍に形成された、半導体基板と反対の導電型の第２のウェルと、この第２のウェルの中に形成された、第２のウェルと反対の導電型の第３のウェルとを備え、半導体基板と同一の導電型の出力トランジスタは第１のウェルの中に形成され、半導体基板と反対の導電型の出力トランジスタは第３のウェルの中に形成されていることを特徴とする出力回路が掲載されている。
【０００６】
しかしながら、特許文献１は、出力回路単体に関するものであり、チップ全体のレイアウトに関するものではない。
【０００７】
【特許文献１】特開２００２−２９９４６７号公報（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、上記の点に鑑み、本発明は、Ｉ／Ｏ部からのノイズの侵出を低減することができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
以上の課題を解決するため、本発明に係る半導体集積回路は、半導体基板の辺に沿って形成された第１の導電型のレトログレードウェルと、第１の導電型のレトログレードウェルの上層に形成された第２の導電型のウェルと、半導体基板に形成された第１の導電型のウェルと、第１の導電型のトランジスタ及び第２の導電型のトランジスタを具備する出力及び／又は入出力回路であって、第１の導電型のトランジスタが第２の導電型のウェルの中に形成され、第２の導電型のトランジスタが第１の導電型のウェルの中に形成された出力及び／又は入出力回路とを具備する。
【００１０】
この半導体集積回路において、第１の導電型のレトログレードウェル及び第２の導電型のウェルが、半導体基板の外周に沿って環状に形成されているようにしても良い。
【００１１】
また、第１の導電型のレトログレードウェル、第２の導電型のウェル、第１の導電型のウェル、及び、出力及び／又は入出力回路が、半導体基板の１つ又は複数の辺に沿って１つ又は複数個形成されているようにしても良い。
【００１２】
また、第２の導電型のウェルの周囲を囲うようにレトログレードウェルの上層に形成された１つ又は複数の第１の導電型のウェルを更に具備するようにしても良い。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の実施の形態について説明する。
図１は、本発明の一実施形態に係る半導体集積回路の概要を示す図である。この半導体集積回路１は、シリコン等の半導体基板２を有している。半導体基板２は、コアトランジスタ領域３と、Ｉ／Ｏセル配置領域４とを有している。
【００１４】
コアトランジスタ領域３は、論理回路（ディジタル回路）が形成されているロジック部５と、アナログ回路が形成されているアナログ部６とを有している。
Ｉ／Ｏセル配置領域４は、半導体基板２の外周に沿って環状に設けられている。半導体基板２のＩ／Ｏセル配置領域４内には、Ｎ型のレトログレードウェル（retrograde well）８が環状に形成されており、このレトログレードウェルの上層には、後に説明するように、Ｐウェルが環状に形成されている。レトログレードウェル８のさらに上層には、複数のＩ／Ｏセル７が配列されている。
【００１５】
図２は、Ｉ／Ｏセル７の概要を示す図であり、図３は、図２中のＩＩ−ＩＩ’線における断面図である。なお、図２及び図３においては、便宜上、絶縁膜及びメタル層の図示を省略している。図２及び図３に示すように、半導体基板２内の深い部分には、レトログレードウェル８が形成されている。レトログレードウェル８の上層には、Ｐウェル１５が形成されている。Ｐウェル１５の図３中の左右方向に隣接するように、Ｎウェル１３、２１が形成されている。これらのレトログレードウェル８、Ｎウェル１３、２１、及び、Ｐウェル１５により、トリプルウェル構造が形成される。さらに、Ｎウェル２１の図３中の右方向に隣接するように、Ｎウェル２３が形成されている。
【００１６】
Ｎウェル１３内には、Ｎ＋拡散部（電位供給部）１４が、形成されている。Ｐウェル１５内には、Ｐ＋拡散部１６、ソース／ドレイン領域１７、１９、Ｐ＋拡散部２０が、それぞれ形成されている。ソース／ドレイン領域１７、１９間の上層には、ゲート電極１８が形成されており、これらがＮＭＯＳドライバ（トランジスタ）３１を構成する。Ｎウェル２１内には、Ｎ＋拡散部２２が、形成されている。Ｎウェル２３内には、ソース／ドレイン領域２３、２６、Ｎ＋拡散部２７が、それぞれ形成されている。ソース／ドレイン領域２４、２６間の上層には、ゲート電極２５が形成されており、これらがＰＭＯＳドライバ３２を構成する。
【００１７】
Ｎウェル１３の図３中の左方向には、ＥＳＤ保護素子１２が形成されており、ＥＳＤ保護素子１２の図３中の左方向の上層には、パッド１１が形成されている。また、Ｎウェル２３の図３中の右方向には、コントロール回路２８が形成されている。
【００１８】
図４は、Ｉ／Ｏセル７の回路図である。図４に示すように、ＮＭＯＳドライバ３１及びＰＭＯＳドライバ３２は、ＶＤＤ＿ＩＯ（Ｉ／Ｏ用の高電位側の電源電位）とＶＳＳ＿ＩＯ（Ｉ／Ｏ用の低電位側の電源電位）との間に直列に接続されている。また、ＮＭＯＳドライバ３１とＰＭＯＳドライバ３２との接続点は、ＥＳＤ保護素子１２の一端及びパッド１１に接続されている。ＥＳＤ保護素子１２の他端は、ＶＳＳＤ（ロジック部５（図１参照）用の低電位側の電源電位）に接続されている。なお、これらの電源電位は、アナログ部（図１参照）の電源電位ＶＤＤＡ、ＶＳＳＡとは分離されている。
【００１９】
以上説明したように、本実施形態においては、ＮＭＯＳトランジスタ３１がレトログレードウェル８及びＮウェル１３、２１によって半導体基板２と分離されているため、ノイズがＩ／Ｏセル７から侵出することを防止することができる。従って、ノイズが半導体基板２を経由してアナログ部６やロジック部５に侵入することを防止することができる。また、これにより、アナログ部６やロジック部５においてノイズの侵入を防止するための対策を施す必要をなくすことができ、レイアウト設計を容易にすることができる。
【００２０】
なお、本実施形態においては、図１に示すように、レトログレードウェル８が半導体基板２の外周に沿って環状に形成されていることとしているが、１つ又は複数のレトログレードウェルが半導体基板２の４つの辺の１つ又は複数に沿ってそれぞれ形成されるようにしても良い。
【産業上の利用可能性】
【００２１】
本発明は、出力／入出力回路を有する半導体集積回路において利用可能である。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態に係る半導体集積回路の概要を示す図。
【図２】図１のＩ／Ｏセル７を示す図。
【図３】図２のＩＩ−ＩＩ’線におけるＩ／Ｏセル７の断面を示す図。
【図４】図３のＩ／Ｏセル７の回路図。
【符号の説明】
【００２３】
１  半導体集積回路、  ２  半導体基板、  ３  コアトランジスタ領域、  ４  Ｉ／Ｏセル配置領域、  ５  ロジック部、  ６  アナログ部、  ７  Ｉ／Ｏセル、  ８  レトログレードウェル、  １１  パッド、  １２  ＥＳＤ保護素子、  １３、２１、２３  Ｎウェル、  １５  Ｐウェル、  １７、１９、２４、２６  ソース／ドレイン領域、  １８、２５  ゲート電極、  ２８  コントロール回路、  ３１  ＮＭＯＳトランジスタ、  ３２  ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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