(57)【要約】【課題】フォールディング及び補間方式を用いるアナログデジタル変換回路を提供する。【解決手段】縦続型フォールディング及び補間アナログデジタル変換器はプリアンプ部、第１及び第２フォールディングステージ、比較器及びエンコーダを含む。プリアンプ部はアナログ入力信号及び基準電圧から基準電圧でそれぞれ０点交差する伝達特性を有する基準信号を生成する。第１フォールディングステージは基準信号を直接フォールディングするか能動補間しフォールディングして第１フォールディング信号群を生成する。第２フォールディングステージは第１フォールディング信号群のフォールディング信号を直接フォールディングするか能動補間して第２フォールディング信号群を生成する。比較器は第２フォールディング信号群のフォールディング信号からデジタルコードを抽出し、エンコードはデジタルコーダをエンコーディングする。【選択図】図１
2007143140.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号及び一定電圧間隔の基準電圧の入力を受け前記基準電圧でそれぞれ０点交差する伝達特性を有する基準信号を生成するプリアンプ部と、
前記基準信号の入力を受け第１フォールディング信号（folding  signal）を生成し、前記基準信号を能動補間して第２フォールディング信号を生成し、前記第１及び第２フォールディング信号に基づいて第１フォールディング信号群を生成する第１フォールディングステージ（folding  stage）と、
前記第１フォールディング信号群のフォールディング信号の入力を受け第３フォールディング信号を生成し、前記第１フォールディング信号群のフォールディング信号を補間して第４フォールディング信号を生成し、前記第３及び第４フォールディング信号に基づいて第２フォールディング信号群を生成する第２フォールディングステージと、
前記第２フォールディング信号群のフォールディング信号に基づいてデジタルコードを生成する複数の比較器と、
前記デジタルコードをエンコーディングするエンコーダと、
を含むことを特徴とする縦続型フォルディング及び補間アナログデジタル変換器。
【請求項２】
前記基準信号のうち一つがｉ番目基準信号で前記基準信号のうち次の一つがｉ＋１番目の信号の場合、前記第１フォールディングステージはｉ番目基準信号の入力を受け前記第１フォールディング信号を生成するフォールディングブロックと、前記ｉ番目基準信号及びｉ＋１番目基準信号を能動補間して前記第２フォールディング信号を生成する補間フォールディングブロックを含む複数のフォールディングブロック及び補間フォールディングブロックを含むことを特徴とする請求項１記載のフォールディング及び補間アナログデジタル変換器。
【請求項３】
前記第１フォールディングステージは、
前記第１フォールディング信号及び前記第２フォールディング信号を補間し、前記第１及び第２フォールディング信号と前記補間されたフォールディング信号に基づいて前記第１フォールディング信号群を生成する第１平均化補間抵抗アレイをさらに含むことを特徴とする請求項２記載のフォールディング及び補間アナログデジタル変換器。
【請求項４】
前記第１フォールディングステージは、
フォールディングファクターが３であることを特徴とする請求項３記載のフォールディング及び補間アナログデジタル変換器。
【請求項５】
前記第１フォールディングステージは、前記第１フォールディングステージの第１端にある第１端フォールディングブロック及び前記第１フォールディングステージの第２端にある第２フォールディングブロックを含み、前記第１平均化補間抵抗アレイは前記第１端にある第１端平均化補間抵抗及び前記第２端にある第２端平均化補間抵抗を含み、
前記第１フォールディングステージ内の前記フォールディングブロック及び補間フォールディングブロックは前記第１端フォールディングブロックと前記第２端フォールディングブロックが入力を共有するように環形で連結され、前記第１平均化補間抵抗アレイ内の前記第１端平均化補間抵抗と前記第２端平均化補間抵抗は環形で連結され平均化補間抵抗入力を共有することを特徴とする請求項３記載のフォールディング及び補間アナログデジタル変換器。
【請求項６】
前記基準信号のうち一つがｉ番目基準信号であり前記基準信号のうち次の一つがｉ＋１番目の信号の場合、前記第２フォールディングステージは、前記第１フォールディング信号群のｉ番目フォールディング信号の入力を受け前記第３フォールディング信号を生成するフォールディングブロックと、前記第１フォールディング信号群のｉ番目及びｉ＋１番目のフォールディング信号を能動補間して前記第４フォールディング信号を生成する補間フォールディングブロックを含む複数のフォールディングブロック及び補間フォールディングブロックを含むことを特徴とする請求項１記載のフォールディング及び補間アナログデジタル変換器。
【請求項７】
前記第２フォールディングステージは、
前記第３フォールディング信号及び前記第４フォールディング信号を補間し、前記第３及び第４フォールディング信号と前記補間されたフォールディング信号に基づいて前記第２フォールディング信号群を生成する平均化補間抵抗アレイをさらに含むことを特徴とする請求項６記載のフォールディング及び補間アナログデジタル変換器。
【請求項８】
前記第２フォールディングステージは、
フォールディングファクターが３であることを特徴とする請求項７記載のフォールディング及び補間アナログデジタル変換器。
【請求項９】
前記第２フォールディングステージは前記第２フォールディングステージの第１端にあるフォールディングブロック及び前記第２フォールディングステージの第２端にある第２端フォールディングブロックを含み、前記第２平均化補間抵抗アレイは前記第１端にある第１端平均化補間抵抗及び前記第２端にある第２端平均化補間抵抗を含み、
前記第２フォールディングステージ内の前記フォールディングブロック及び補間フォールディングブロックは前記第１端フォールディングブロックと前記第２端フォールディングブロックが入力を共有するように環形で連結され、前記第２平均化補間抵抗アレイ内の前記第１端平均化補間抵抗と前記第２端平均化補間抵抗は環形で連結され平均化補間抵抗入力を共有することを特徴とする請求項７記載のフォールディング及び補間アナログデジタル変換器。
【請求項１０】
前記プリアンプ部は、
前記アナログ入力信号をサンプリングし、前記サンプリングされた信号を所定の時間の間保持するトラック及びホールド部と、
前記基準信号の０点交差する伝達特性によって前記サンプリングされた入力信号に相応する基準信号をそれぞれ生成する複数のプリアンプと、を含むことを特徴とする請求項１記載のフォールディング及び補間アナログデジタル変換器。
【請求項１１】
前記プリアンプ部は、
前記基準信号を平均化して誤差を減少するための平均化抵抗アレイをさらに含むことを特徴とする請求項１０記載のフォールディング及び補間アナログデジタル変換器。
【請求項１２】
アナログ入力信号及び一定電圧間隔を有する基準電圧の入力を受け前記基準電圧でそれぞれ０点交差する伝達特性を有する基準信号を生成する段階と、
前記基準信号の入力を受けて生成した第１フォールディング信号及び前記基準信号を補間して生成した第２フォールディング信号から第１フォールディング信号群を生成する段階と、
前記第１フォールディング信号群のフォールディング信号の入力を受けて生成した第３フォールディング信号及び前記第１フォールディング信号群のフォールディング信号を能動補間して生成した第４フォールディング信号から第２フォールディング信号群を生成する段階と、
前記第２フォールディング信号群のフォールディング信号に基づいてデジタルコードを生成する段階と、
を含むことを特徴とするアナログ信号をデジタル信号に変換する方法。
【請求項１３】
前記基準信号のうち一つがｉ番目基準信号であり前記基準信号のうち次の一つがｉ＋１番目信号である場合、前記第１フォールディング信号群を生成する段階は、
ｉ番目基準信号の入力を受けて前記第１フォールディング信号を生成する段階と、
前記ｉ番目基準信号及びｉ＋１番目基準信号を能動補間して前記第２フォールディング信号を生成する段階と、を含むことを特徴とする請求項１２記載の方法。
【請求項１４】
前記第１フォールディング信号群を生成する段階は、
前記第１フォールディング信号及び前記第２フォールディング信号を補間する段階と、
前記第１及び第２フォールディング信号と前記補間されたフォールディング信号に基づいて前記第１フォールディング信号群を生成する段階と、をさらに含むことを特徴とする請求項１３記載の方法。
【請求項１５】
前記第１フォールディング信号群を生成する段階は、
フォールディングファクターが３であることを特徴とする請求項１４記載のフォールディング及び補間方式のアナログデジタル変換方法。
【請求項１６】
前記基準信号のうち一つがｉ番目基準信号であり前記基準信号のうち次の一つがｉ＋１番目信号の場合、前記第２フォールディング信号群を生成する段階は、
前記第１フォールディング信号群のｉ番目フォールディング信号の入力を受け前記第３フォールディング信号を生成する段階と、
前記第１フォールディング信号群のｉ番目及びｉ＋１番目フォールディング信号を能動補間して前記第４フォールディング信号を生成する段階と、を含むことを特徴とする請求項１２記載の方法。
【請求項１７】
前記第２フォールディング信号群を生成する段階は、
前記第３フォールディング信号及び前記第４フォールディング信号を補間する段階と、
前記第３及び第４フォールディング信号と前記補間されたフォールディング信号を基にして前記第２フォールディング信号群を生成する段階と、を含むことを特徴とする請求項１６記載の方法。
【請求項１８】
前記第２フォールディング信号群を生成する段階は、
フォールディングファクターが３であることを特徴とする請求項１７記載のフォールディング及び補間方式のアナログデジタル変換方法。
【請求項１９】
前記基準信号を生成する段階は、
前記基準信号に対して灯火する段階を含むことを特徴とする請求項１２記載のフォールディング及び補間方式のアナログデジタル変換方法。
【請求項２０】
前記基準信号、前記第１フォールディング信号群内の前記フォールディング信号及び前記第２フォールディング信号群内の前記フォールディング信号はそれぞれ差動対を含むことを特徴とする請求項１２記載のフォールディング及び補間方式のアナログデジタル変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアナログデジタル変換回路に関し、さらに詳細にはフォールディング及び補間方式を用いるアナログデジタル変換回路に関する。
【背景技術】
【０００２】
広帯域デジタル通信の需要が増加することにより、早く動作し高い解像度を有するアナログデジタル変化回路（以下、ＡＤＣ）に対する要求も増加している。一般的に、高速で動作するＡＤＣフレッシュ方式、フォールディング及び補間方式、パイプライン方式などのような方法を採択することができる。
【０００３】
フォールディング及び補間方式は８乃至１０ビットの解像度、ワン-ステップ変換、低消費電力及び小さい面積という長所を有する。反面、フォールディング及び補間方式はＡＤＣの解像度に比例してフォールディングファクターも共に増加するという短所を有し、増加されたフォールディングファクターはＡＤＣの速度を増加させる原因となり結局ＡＤＣの非線形性を増加させる。
【０００４】
最近、研究はフォールディングファクターが大きい一つフォールディングステージを使用する代わりに、フォールディングファクターが小さい複数のフォールディングステージを縦続的に結合する縦続型フォールディング及び補間ＡＤＣに対して行われている。
【０００５】
縦続型フォールディング-補間アナログ−デジタル変換器のうち一つは特許文献１に開示されている。
【０００６】
前記縦続型フォールディング−補間アナログ−デジタル変換器はプリアンプ端で平準化技法を採択し、補間のために縦続連結された第１及び第２フォールディング回路の出力で抵抗熱を用いる。
【０００７】
前記第１フォールディング回路に入力される入力信号はプリアンプ端で平準化技法を使用して補間され、前記第１フォールディング回路の入力信号は補間誤差を有する。従って、前記補間誤差の増加に起因して縦続型フォールディング−補間アナログ-デジタル変換器の解像度及び変換速度の増加は制限される。
【特許文献１】韓国特許第２００４-２６９０７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、解像度と変換速度を増加させながら補間誤差を抑制することができる縦続型フォールディング補間アナログデジタル変換方法を提供することにある。
【０００９】
本発明の目的は解像度と変換速度を増加させながら補間誤差は抑制することができる縦続型フォールディングアナログデジタル変換器を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一実施例による縦続型フォールディング及び補間アナログデジタル変換器は、アナログ入力信号及び一定電圧間隔の基準電圧の入力を受けて前記基準電圧でそれぞれ０点交差する伝達特性を有する基準信号を生成するプリアンプ部、前記基準信号の入力を受けて第１フォールディング信号（folding  signal）を生成し、前記基準信号を補間して第２フォールディング信号を生成し、前記第１及び第２フォールディング信号に基づいて第１フォールディング信号群を生成する第１フォールディングステージ（folding  stage）と、前記第１フォールディング信号群のフォールディング信号の入力を受け第３フォールディング信号を生成し、前記第１フォールディング信号群のフォールディング信号を能動補間して第４フォールディング信号を生成し、前記第３及び第４フォールディング信号に基づいて第２フォールディング信号群を生成する第２フォールディングステージと、前記第２フォールディング信号群のフォールディング信号に基づいてデジタルコードを生成する複数の比較器と、前記デジタルコードをエンコーディングするエンコーダと、を含む。
【００１１】
前記基準信号のうち一つがｉ番目基準信号で前記基準信号のうち次の一つがｉ＋１番目の信号の場合、前記第１フォールディングステージは、ｉ番目基準信号の入力を受け前記第１フォールディング信号を生成するフォールディングブロックと前記ｉ番目基準信号及びｉ＋１番目基準信号を能動補間して前記第２フォールディング信号を生成する補間フォールディングブロックを含むことができる。
【００１２】
前記第１フォールディングステージは、前記第１フォールディング信号及び前記第２フォールディング信号を補間し、前記第１及び第２フォールディング信号と前記補間されたフォールディング信号に基づいて前記第１フォールディング信号群を生成する第１平均化補間抵抗アレイをさらに含むことができる。例えば、第１フォールディングステージはフォールディングファクターが３であることができる。
【００１３】
前記第１フォールディングステージは、前記第１フォールディングステージの第１端にある第１端フォールディングブロック及び前記第１フォールディングステージの第２端にある第２フォールディングブロックを含み、前記第１平均化補間抵抗アレイは前記第１端にある第１端平均化補間抵抗及び前記第２端にある第２端平均化補間抵抗を含み、前記第１フォールディングステージ内の前記フォールディングブロック及び補間フォールディングブロックは前記第１端フォールディングブロックと前記第２端フォールディングブロックが入力を共有するように環形で連結され、前記第１平均化補間抵抗アレイ内の前記第１端平均化補間抵抗と前記第２端平均化補間抵抗は環形で連結され平均化補間抵抗入力を共有することができる。
【００１４】
前記基準信号のうち一つがｉ番目基準信号であり前記基準信号のうち次の一つがｉ＋１番目の信号の場合、前記第２フォールディングステージは、前記第１フォールディング信号群のｉ番目フォールディング信号の入力を受け前記第３フォールディング信号を生成するフォールディングブロックと、前記第１フォールディング信号群のｉ番目及びｉ＋１番目のフォールディング信号を能動補間して前記第４フォールディング信号を生成する補間フォールディングブロックを含む複数のフォールディングブロック及び補間フォールディングブロックを含むことができる。
【００１５】
前記第２フォールディングステージは、前記第３フォールディング信号及び前記第４フォールディング信号を補間し、前記第３及び第４フォールディング信号と前記補間されたフォールディング信号に基づいて前記第２フォールディング信号群を生成する平均化補間抵抗アレイをさらに含むことができる。例えば、前記第２フォールディングステージは、フォールディングファクターが３であることができる。
【００１６】
前記第２フォールディングステージは前記第２フォールディングステージの第１端にある第１端フォールディングブロック及び前記第２フォールディングステージの第２端にある第２端フォールディングブロックを含み、前記第２平均化補間抵抗アレイは前記第１端にある第１端平均化補間抵抗及び前記第２端にある第２端平均化補間抵抗を含み、前記第２フォールディングステージ内の前記フォールディングブロック及び補間フォールディングブロックは前記第１端フォールディングブロックと前記第２端ブフォールディングロックが入力を共有するように環形で連結され、前記第２平均化補間抵抗アレイ内の前記第１端平均化補間抵抗と前記第２端平均化補間抵抗は環形で連結されて平均化補間抵抗入力を共有することができる。
【００１７】
前記プリアンプ部は、前記アナログ入力信号をサンプリングし、前記サンプリングされた信号を所定の時間の間保持するトラック及びホールド部と、前記伝達特性によって前記サンプリングされた入力信号に相応する基準信号をそれぞれ生成する複数のプリアンプと、を含むことができる。
【００１８】
前記プリアンプ部は、前記基準信号を平均化して誤差を減少するための平均化抵抗アレイをさらに含むことができる。
【００１９】
本発明の他の実施例によるアナログ信号をデジタル信号に変換する方法は、アナログ入力信号及び一定電圧間隔を有する基準電圧の入力を受け前記基準電圧でそれぞれ０点交差する伝達特性を有する基準信号を生成する段階と、前記基準信号の入力を受けて生成した第１フォールディング信号及び前記基準信号を補間して生成した第２フォールディング信号から第１フォールディング信号群を生成する段階と、前記第１フォールディング信号群のフォールディング信号の入力を受けて生成した第３フォールディング信号及び前記第１フォールディング信号群のフォールディング信号を補間して生成した第４フォールディング信号から第２フォールディング信号群を生成する段階と、前記第２フォールディング信号群のフォールディング信号に基づいてデジタルコードを生成する段階と、を含む。
【００２０】
前記基準信号のうち一つがｉ番目基準信号であり前記基準信号のうち次の一つがｉ＋１番目信号である場合、前記第１フォールディング信号群を生成する段階は、ｉ番目基準信号の入力を受け前記第１フォールディング信号を生成する段階と、前記ｉ番目基準信号及びｉ＋１番目基準信号を能動補間して前記第２フォールディング信号を生成する段階と、を含むことができる。前記第１フォールディング信号群を生成する段階は、前記第１フォールディング信号及び前記第２フォールディング信号を補間する段階と、前記第１及び第２フォールディング信号と前記補間されたフォールディング信号に基づいて前記第１フォールディング信号群を生成する段階と、をさらに含む。例えば、前記第１フォールディング信号群を生成する段階においてフォールディングファクターは３であることができる。
【００２１】
請求項１２において、前記基準信号のうち一つがｉ番目基準信号であり前記基準信号のうち次の一つがｉ＋１番目信号の場合、前記第２フォールディング信号群を生成する段階は前記第１フォールディング信号群のｉ番目フォールディング信号の入力を受け前記第３フォールディング信号を生成する段階と、前記第１フォールディング信号群のｉ番目及びｉ＋１番目フォールディング信号を能動補間して前記第４フォールディング信号を生成する段階と、を含む。
【００２２】
前記第２フォールディング信号群を生成する段階は、前記第３フォールディング信号及び前記第４フォールディング信号を補間する段階と、前記第３及び第４フォールディング信号と前記補間されたフォールディング信号を基にして前記第２フォールディング信号群を生成する段階と、をさらに含む。例えば、前記第２フォールディング信号群を生成する段階においてフォールディングファクターは３であることができる。
【００２３】
例えば、前記基準信号を生成する段階は前記基準信号に対して平均化技法を適用する段階を含むことができ、前記基準信号及びフォールディング信号は差動信号であることができる。
【００２４】
従って、本発明のアナログデジタル変換器は、解像度と変換速度を増加させながら補間誤差は抑制することができる。
【００２５】
本文に開示されている本発明の実施例について、特定の構造的乃至機能的説明はただ本発明の実施例を説明するための目的で例示されたもので、本発明の実施例は多様な形態で実施することができ本文に説明された実施例に限定されるのではない。
【発明を実施するための最良の形態】
【００２６】
以下、添付図面を参照して、本発明の好ましい実施形態をより詳細に説明する。
【００２７】
図１は本発明の一実施例によるフォールディング及び補間アナログデジタル変換器ＡＤＣを示すブロック図である。
【００２８】
図１を参照すると、フォールディング及び補間ＡＤＣは上位ビットを生成する近似ＡＤＣ１００、下位ビット（以下、ＬＳＢ）を生成する精密ＡＣＤ３００及びエンコーダ５００を含む。
【００２９】
精密ＡＤＣ３００は基準電圧生成部３１０、分散式プリアンプ部３３０、第１及び第２フォールディングステージ３５０、３７０及び複数の比較部３９０を含む。
【００３０】
前記分散式プリアンプ部３３０はトラック及びホールド回路３３１（以下、Ｔ/Ｈ回路）、複数のプリアンプ３３３及び複数の平均化抵抗３３５を含む。
【００３１】
一実施例において、前記第１及び第２フォールディングステージ３５０、３７０はそれぞれフォールディングブロック３５１ａ〜３５１ｇを含むフォールディングブロック（ＦＢ）３５１及び補間フォールディングブロック３５３ａ〜３５３ｆを含む補間フォールディングブロック３５３、抵抗３５５ａ〜３５５ｘを含む複数の平均化補間抵抗アレイ３５５及び抵抗３７５ａ〜３７５ｆを含む抵抗アレイ３７５を含む。
【００３２】
便宜のために、比較部３９０から基準電圧生成部３１０の方に見てみると、前記第２フォールディングステージ３７０はフォールディング信号Ｖｆｆ１〜Ｖｆｆ３２を含む第２フォールディング信号群３７７を生成し、前記第２フォールディング信号群３７７はそれぞれ比較部３９０内の３２個の比較器３９１に供給される。
【００３３】
第２フォールディングステージ３７０内にある平均化補間抵抗アレイ３７５はフォールディングブロック３７１及び補間フォールディングブロック３７３から出力されたフォールディング信号を補間し、補間された信号を生成する。第２フォールディング信号Ｖｆｆ１〜Ｖｆｆ３２はフォールディングブロック３７１及び補間フォールディングブロック３７３から出力されたフォールディング信号及び補間された信号を含むので、第２フォールディングステージ３７０は８個以上のフォールディングブロック３７１及び８個以上の補間フォールディングブロック３７３を含むことができる。
【００３４】
万一、第２フォールディングステージ３７０のフォールディングファクターが３であると、第１フォールディング信号群Ｖｆ１〜Ｖｆ２５のうち３個のフォールディング信号がフォールディングブロック３７１及び補間フォールディングブロック３７３にそれぞれ供給される。従って、第１フォールディングステージ３５０は２４個以上のフォールディング信号を提供するように設計される。
【００３５】
第１フォールディングステージ３５０内の平均化補間抵抗アレイ３５５は分散プリアンプ部３３０から出力された基準信号Ｖｐ１〜Ｖｐ１９を補間し、補間された信号を生成する。第１フォールディング信号群Ｖｆ１〜Ｖｆ２５はフォールディングブロック３５１及び補間フォールディングブロック３５３から出力されたフォールディング信号と補間された信号を含む。従って、第１フォールディングステージ３５０は６個以上のフォールディングブロック３５１及び６個以上の補間フォールディングブロック３５３を含むことができる。
【００３６】
第１フォールディングステージ３５０のフォールディングファクターが３であると、分散されたプリアンプ部３３０から出力された基準信号Ｖｐ１〜Ｖｐ１９のうち３個のフォールディング信号はフォールディングブロック３５１及び補間されたフォールディングブロック３５３にそれぞれ供給される。従って、分散されたプリアンプ部３３０は１８個以上の基準信号を提供するように設計される。
【００３７】
他の実施例において、補間誤謬を低減させるために、平準化された補間レジスタアレイ３５５は環形で連結されることができ、第１及び第２フォールディングステージ３５０、３７０はフォールディングブロックの上端または下端に追加的なフォールディングブロックを含むことができる。
【００３８】
例えば、第１フォールディングステージで、補間誤差は非線形に起因して外側フォールディングブロックに行くほど増加される。従って、補間誤差を低減させるために、最後の補間フォールディングブロック３５３ｆと最初のフォールディングブロック３５１ａは入力フォールディング信号を共有することができ、入力フォールディング信号を共有するために環形で連結することができる。補間フォールディングブロック３５３ｆは３個の基準信号Ｖｐ７、Ｖｐ１３、Ｖｐ１９の入力を受けることができる。
【００３９】
他の実施例により、追加的なフォールディングブロックが最初フォールディングブロック３５１ａの上方と、最後の補間フォールディングブロック３５３ｈの下方に挿入されることができる。また、同様に平均化補間抵抗アレイ３５５が環形で連結されるか追加的な抵抗が平均化補間抵抗アレイ３５５の上下に挿入されてもよい。
【００４０】
また、前記第２フォールディングステージ３７０も前記実施例で示されたのと同様に構成することができる。
【００４１】
基準電圧生成部３１０は外部電圧（Ｖｒｅｆａ及びＶｒｅｆｂ）の間で一定電圧間隔を有する基準電圧（Ｖｒｅｆ１乃至Ｖｒｅｆ１９）を生成する。基準電圧生成部３１０は同一の大きさを有する複数の抵抗３１１を梯形で連結した抵抗ラダーで具現されることができる。
【００４２】
分散式プリアンプ部３３０内のＴ/Ｈ回路３３１は入力信号に従い一定の時点で入力信号Ｖｉｎを保持する一種のサンプリング回路であり、フォールディング及び補間ＡＤＣ回路内でフォールディング信号のレベルが定着（Settling）される時間を決定する。
【００４３】
例えば、分散式プリアンプ部３３０は一つの基準信号を生成し、入力信号に相応する電圧レベルを測定する一つの増幅器方式を使用することができる。一つの増幅器方式は入力信号の正確な電圧レベルを測定しなければならないという短所を有する。
【００４４】
他の例において、分散式プリアンプ部３３０は複数の基準信号を生成し、前記複数の基準信号のうち入力信号に該当する一つの基準信号を選択する分散方式を使用することができる。
【００４５】
複数の基準信号は入力信号に対して一定の間隔を置き０点を通過する（zero−crossing）特性を有し、分散方式は入力信号の電圧レベルを正確に測定しないで入力信号が０点より低いかどうかを判断する。
【００４６】
一つの実施例において、分散式プリアンプ部３３３は分散方式を用いることができ、Ｔ/Ｈ回路３３１を通過してサンプリングされた入力信号に基づいて前記基準電圧 Ｖｒｅｆ１乃至Ｖｒｅｆ１９をそれぞれ生成する。 
【００４７】
分散式プリアンプ部３３０から生成された基準信号Ｖｐ１〜Ｖｐ１９はそれぞれフォールディングブロック３５１及び補間フォールディングブロック３５３に入力され、フォールディングブロック３５１及び補間フォールディングブロック３５３はそれぞれフォールディング信号を生成する。
【００４８】
フォールディング信号は基準信号に該当する基準電圧の電圧レベル毎に０点交差する伝達特性を有した信号であり、基準信号が一定の電圧間隔を有するのと同様にフォールディング信号も互いに一定の電圧間隔を有する。
【００４９】
フォールディングファクターは基準信号が０点で交差する回数で定義され、フォールディングファクターはフォールディング比（folding  rate）とも呼ばれる。一般的に、フォールディングファクターが高いとフォールディング信号が要求する帯域幅が広くなる問題点が発生する。本発明の実施例においては全体システムのフォールディングファクターが高いながら帯域幅は低くすることができる。
【００５０】
図２は図１の分散式プリアンプを説明するための図面である。
【００５１】
図２を参照すると、プリアンプＰＡｉは基準電圧生成部３１０で提供される基準電圧Ｖｒｅｆｉと入力信号Ｖｉｎの入力を受け、基準信号Ｖｐｉを出力する。
【００５２】
プリアンプＰＡｉは入力信号Ｖｉｎが基準電圧Ｖｒｅｆｉより低いと相対的に低い電圧レベルの信号を出力し、前記入力信号が基準電圧より高いと相対的に高い電圧レベルの信号を出力する。例えば、基準信号は基準電圧と実質的に同じ電圧レベルを有することができる。従って、プリアンプは基準電圧の段階と同じ数を有する基準信号を生成し、各基準信号は入力信号と基準電圧とが交差する地点で０点交差する形態を有する。隣接する基準電圧間の各電圧レベルは同じであるので、隣接する基準信号間の各電圧レベルも略同じである。
【００５３】
プリアンプＰＡは入力信号と基準電圧を差動入力するＣＭＯＳ差動対で具現することができる。ＣＭＯＳ差動対で具現されるプリアンプはＣＭＯＳ工程上の問題に起因して差動対の不整合（mismatch）、バイアス電流源の不整合などの入力オフセット誤差要因を有する。従って、基準信号Ｖｐｉは入力オフセット誤差に起因して正確な電圧レベルで０点交差しなく、結局、基準信号Ｖｐｉの誤差に起因してフォールディング及び補間ＡＤＣ回路の解像度と変換速度は制約される。
【００５４】
プリアンプＰＡｉ内のＣＭＯＳ差動対のトランジスタの大きさを大きく増加させ差動対の不整合による誤謬は減少し、プリアンプの出力を平均化して基準信号の誤差を減少させることもできる。プリアンプＰＡｉの出力を平均化する方法に対しては後述する。
【００５５】
図１に示すように、平均化抵抗アレイ３３５は分散式プリアンプ３３３の出力端子の間に連結された抵抗３３５ａ〜３３５ｒを含む。
【００５６】
各プリアンプ３３３は図２のｉ番目基準信号の線形領域で示されたように、入力信号の特定範囲で線形性を有する。入力信号がｉ番目基準電圧（Ｖｒｅｆｉ）のときｉ番目プリアンプに隣接したプリアンプは線形的に動作する。ｉ番目プリアンプＰＡｉ及び隣接したプリアンプの出力は平均化抵抗を通じて互いに連結されているので、線形的に動作するプリアンプが有する誤差は平均化され、結局、プリアンプから出力される基準信号の線形性は改善される。例えば、万一、プリアンプが線形方式で動作する１８番目プリアンプＰＡ１８であると、１７番目及び１８番目プリアンプＰＡ１７、ＰＡ１８出力のエラー及び１８番目及び１９番目プリアンプＰＡ１８、ＰＡ１９は平均化されることができ、結果的に、出力基準信号Ｖｐ１７、Ｖｐ１８．Ｖｐ１９はさらに小さいエラーを有する。
【００５７】
一方、プリアンプの出力に連結された平均化抵抗はプリアンプの入力端で見るとプリアンプのトランジスタ大きさを大きく見えるようにする効果を有するので、ＣＭＯＳ差動対のトランジスタの大きさを大きくしなくてもＣＭＯＳ不整合による影響を最小化する利点もある。
【００５８】
実施例によって、前記平均化抵抗アレイ３３５は平均化だけではなく補間も実施することができる。隣接する基準信号の間の電圧レベルは一定であるので、平準化抵抗アレイ３３５はある２つの基準信号を補間して前記２つの基準信号の間に複数の基準信号を生成することができる。結局、平準化抵抗アレイ３３５を用いた補間技法によってプリアンプの数を減少させることもできる。
【００５９】
図３は図１のフォールディングブロックの一例を示した回路図である。
【００６０】
図３において、フォールディングブロック３０のフォールディンフォクターは３であり、フォールディングブロック３０は第１乃至第３差動対３１、３２、及び３３を有している。
【００６１】
第１乃至第３差動対３１、３２及び３３はマトリックス３対の基準信号（Ｖｐ１とＶｐｂ１、Ｖｐ２とＶｐｂ２、Ｖｐ３とＶｐｂ３）の入力を受け、フォールディング信号（Ｖｆ及びＶｆｂ）を差動出力する。第１乃至第３基準信号（Ｖｐ１とＶｐｂ１、Ｖｐ２とＶｐｂ２、Ｖｐ３とＶｐｂ３）はプリアンプ３３０から提供される。フォールディング信号Ｖｆ及び反転フォールディング信号Ｖｆｂは入力信号Ｖｉｎ及び３つの基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２及びＶｒｅｆ３の電圧レベルの交差時点で０点交差する。即ち、フォールディング信号Ｖｆ及び反転フォールディング信号Ｖｆｂは３回フォールディングする特性を有する。
【００６２】
万一、フォールディングブロック３０が四つの差動対と四つの基準信号差動対を用いると、フォールディングブロック３０はフォールディングファクターが４であるフォールディング信号を生成することができる。
【００６３】
第２フォールディングステージはフォールディングブロック３７１及び補間フォールディングブロック３７３はプリアンプ部３３０から提供された基準信号の代わりに前記第１フォールディングステージから出力される差動対を形成するフォールディング信号を使用する。従って、前記第１フォールディングステージのフォールディングファクター分だけフォールディングされたフォールディング信号は第２フォールディングステージで再度フォールディングされる。
【００６４】
例えば、前記第１フォールディングステージのフォールディングファクターが３であり、前記第２フォールディングステージのフォールディングファクターが３であると、全体回路のフォールディングファクターは９であり（３＊３）、フォールディング信号は９回フォールディングされた形態を有する。
【００６５】
図４は図１の３＊３縦続型フォールディング信号を説明するための図面である。
【００６６】
図４において、９回フォールディングされたフォールディング信号Ｖｆ４はフォールディングファクターが３であるフォールディングブロック４１〜４４を縦続的に連結して生成される。
【００６７】
フォールディングファクターが大きくなると解像度が高くなるか、ＡＤＣ回路内でフォールディング信号がスイングするに必要な帯域幅も共に増加する。
【００６８】
基準信号は互いに一定の電圧間隔を有するので、ある基準信号は隣接する基準信号を補間して得ることができる。基準信号を補間して得た方法はプリアンプの出力を補間して得る方法もあるが、能動補間入力を有するフォールディングブロックを使用する方法もある。
【００６９】
図５は図１の補間フォールディングブロックの一実施例を示す回路図である。
【００７０】
図５を参照すると、補間フォールディングブロック５０はフォールディングファクターが３であり、それぞれ四つの入力を有する第２、第４及び第６差動対５１、５２及び５３を含む。
【００７１】
第２差動対５１は第１及び第３基準信号差動対（Ｖｐ１とＶｐｂ１、Ｖｐ３とＶｐｂ３）を補間して差動対を形成する第２基準信号を生成する。
【００７２】
第４差動対５２は第３及び第５基準信号差動対（Ｖｐ３とＶｐｂ３、Ｖｐ５とＶｐｂ５）を補間して、差動対を形成する４基準信号を生成する。
【００７３】
第６差動対５３は第５及び第７基準信号差動対（Ｖｐ５とＶｐｂ５、Ｖｐ７とＶｐｂ７）を補間して、差動対を形成する第６基準信号を生成する。
【００７４】
即ち、補間フォールディングブロック５０は第２、第４及び第６差動対５１、５２、５３を使用して第２、第４及び第６基準信号を生成し、フォールディング信号Ｖｐ及びＶｐｂを生成することができる。
【００７５】
万一、補間フォールディングブロック５０が４つの入力を有する四つの差動対を含み、４つの差動基準信号を補間すると、フォールディングファクターが４であるフォールディング信号を生成するこができる。
【００７６】
生成しなければならない基準信号及び基準電圧の数が減少すると、基準電圧生成部３１０が簡単になり前記プリアンプの数を減少することができる。抵抗アレイを用いてプリアンプの出力を補間する方法は補間誤差を減少させることができない反面、上述した能動補間方法は補間フォールディングブロックに含まれた差動対の共通モード除去能力のため補間誤差をさらに減少させることができる。
【００７７】
図１に示すように、第１フォールディングステージ３５０はフォールディングファクターが３であり、７個のフォールディングブロック３５１ａ〜３５１ｇと６個の補間フォールディングブロック３５３ａ〜３５３ｆを含む。
【００７８】
第１フォールディングブロック３５１ａは３個の差動対を成す基準信号Ｖｐ１、ｖｐ７及びｖｐ１３の入力を受け第１フォールディング信号Ｖｆ１を生成する。第１補間フォールディングブロック３５３ａは６個の差動対を成す基準信号Ｖｐ１、Ｖｐ７、Ｖｐ１３、Ｖｐ２、Ｖｐ８及びＶｐ１４の入力を受け第３フォールディング信号Ｖｆ３を生成する。
【００７９】
残りのフォールディングブロック３５１ｂ〜３５１ｇ及び補間フォールディングブロック３５３ｂ〜３５３ｆも同様の方法でそれぞれ基準信号の入力を受けそれぞれ該当するフォールディング信号を生成する。フォールディング信号３５７は前記第フォールディングステージ３７０に供給される。
【００８０】
第２フォールディングステージ３７０はフォールディングファクターが３であり、９個のフォールディングブロック３７１ａ〜３７１ｉと８個の補間フォールディングブロック３７３ａ〜３７３ｈを含み、前記第１フォールディングステージ３５０と類似した方法でそれぞれ基準信号の入力を受けそれぞれ該当するフォールディング信号を生成する。
【００８１】
平均化された補間抵抗アレイ３５５及び３７５は前記第１及び第２フォールディングステージ３５０及び３７０のフォールディングブロックの出力端に連結されている。フォールディング信号は互いに一定の電圧間隔を有するので、任意のフォールディング信号は隣接するフォールディング信号を補間して（例えば、平均化して）得ることができる。線形性が確保される限り、ある２つのフォールディングブロックのフォールディング信号出力の間でさらに多くのフォールディング信号を補間技法で生成することができる。
【００８２】
前記で上述した補間方法はフォールディングブロックの数を減少させることができる。ただ、補間抵抗はシステムの入力側で入力抵抗を大きくするので入力信号の帯域幅を制限する要因となる。
【００８３】
比較部３９０は複数の比較器３９１を含み、比較器３９１は前記第２フォールディングステージ３７０で生成されるフォールディング信号３７７の入力をそれぞれ受け前記入力信号に相応するデジタルコードをそれぞれ生成する。
【００８４】
例えば、比較部３９０は温度計コードを生成することができる。比較器３９１は差動対を構成する第１信号と第２信号の入力を受け、第１信号が第２信号より大きいときにはコード値‘０’を出力し、反対の場合にはコード値‘１’を出力することができる。
【００８５】
エンコーダ５００が比較部３９０の温度計コードを用いる場合には、エンコーダ５００は近似ＡＤＣ１００で変換したデジタルコードと精密ＡＤＣ３００で生成した温度計コードの入力を受け、アナログ入力信号Ｖｉｎに相応するデジタル変換コードを生成する。
【００８６】
近似ＡＤＣ１００の回路構成と精密ＡＤＣ３００の回路構成は異なるので、近似ＡＤＣ１００から出力された信号遅延時間と精密ＡＤＣ３００から出力された信号遅延時間は一致しない。従って、信号遅延に起因して発生する誤差を減少するためにエンコーダ５００は近似ＡＤＣ１００及び精密ＡＤＣ３００からそれぞれ出力された信号を同期化するためにビットシンクロナイザーをさらに含むことができる。
【００８７】
図６、図７及び図８は図１のＡＤＣをシミュレーションした結果を示すグラフである。
【００８８】
図６、図７及び図８の場合、ＡＤＣは８ビットの解像度、５００Ｍ  サンプル/ｓのサンプリング速度を有すると仮定した。
【００８９】
図６に示されたグラフは本発明の一実施例によるＡＤＣを用いて５ＭＨｚ、１．２Ｖ振幅の入力正弦波を５００Ｍ  サンプル/ｓの速度でデジタル変換し、変換されたデジタル信号を再度アナログ信号に再変換した波形を示す。本発明の一実施例によるＡＤＣは入力信号が比較的早い速度である５００Ｍ  サンプル/ｓのサンプリング速度でも誤謬なしにデジタル変換されたことがわかる。
【００９０】
一般的に、ＡＤＣの誤差はＩＮＬ（integral  non−linearity）とＤＮＬ（differential  non−linearity）で表示するが、ＩＮＬ及びＤＮＬはそれぞれノイズ信号の絶対的大きさとノイズ信号間の相対的大きさをＬＳＢ（least  Significant  bit）で示したのである。一般的にＡＤＣはＩＮＬ及びＤＮＬが全部０．５ＬＳＢより小さいと誤差なしにデジタル変換することができる。
【００９１】
図７及び図８を参照すると、本発明の一実施例によるＡＤＣを用いて５Ｍｈｚの入力正弦波を５００Ｍ  サンプル/ｓの速度でデジタル変換したとき、ＩＮＬ及びＤＮＬが８ビット全体に渡って−０．５ＬＳＢ〜０．５ＬＳＢに分布し誤謬が発生しない。
【産業上の利用可能性】
【００９２】
本発明の一実施例による縦続型フォールディング補間アナログデジタル変換器は基準信号を生成するプリアンプの出力を平均化して入力オフセット誤差を抑制することができ、前記基準信号を能動補間する補間フォールディングブロックを用いるので補間誤差も抑制することができる。
【００９３】
また、フォールディング補間アナログデジタル変換器はフォールディングブロックの差動出力を平均化補間するので高いフォールディングファクターを有しながら必要なフォールディングブロックの数を減少させることができる。
【００９４】
本発明の一実施例による縦続型フォールディング補間アナログデジタル変換器は縦続型構造を有するので速度が速くて、プリアンプ及びフォールディングブロックの数が小さくて大きさを減少できる。
【００９５】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００９６】
【図１】本発明の一実施例によるフォールディング及び補間アナログデジタル変換器ＡＤＣを示すブロック図である。
【図２】図１の分散式プリアンプを説明するための図面である。
【図３】図１のフォールディングブロックの一例を示す回路図である。
【図４】図１の３＊３縦続型フォールディング信号を説明するための図面である。
【図５】図１の補間フォールディングブロックの一例を示す回路図である。
【図６】図１のＡＤＣをシミュレーションした結果を示すグラフである。
【図７】図１のＡＤＣをシミュレーションした結果を示すグラフである。
【図８】図１のＡＤＣをシミュレーションした結果を示すグラフである。
【符号の説明】
【００９７】
１００      ３ビット近似ＡＤＣ
３００      ５ビット精密ＡＤＣ
３１０      基準電圧生成部
３３０      分散式プリアンプ部
３５０      第１フォールディングステージ
３７０      第２フォールディングステージ
３５１、３７１      フォールディングブロック
３５３、３７３      補間フォールディングブロック
３９０      比較部
５００      エンコーダ
【図１】
2007143140.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2007143140.tif 000008
【図７】
2007143140.tif 000009
【図８】
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