(57)【要約】【課題】ゲート配線の幅が狭いフルシリサイド化ゲートプロセスを用いた半導体装置において、ゲート配線の設計ルールを変更することなく、ゲート配線とコンタクトとの接触面積を確保することが容易で且つゲート配線の配線抵抗が小さい半導体装置を実現できるようにする。【解決手段】半導体装置は、半導体基板１０に形成された素子分離領域１２及び素子分離領域１２に囲まれた活性領域１１と、素子分離領域１２及び活性領域１１の上に形成され、フルシリサイド化されたゲート配線１９と、ゲート配線１９の側面を連続的に覆う絶縁性のサイドウォール２１とを備えている。ゲート配線１９の少なくとも一部分は、サイドウォール２１から突出して形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成された素子分離領域及び該素子分離領域に囲まれた活性領域と、
前記素子分離領域及び活性領域の上に形成され、フルシリサイド化されたゲート配線と、
前記ゲート配線の側面を連続的に覆う絶縁性のサイドウォールとを備え、
前記ゲート配線の少なくとも一部分は、前記サイドウォールから突出する突出部を有していることを特徴とする半導体装置。
【請求項２】
前記突出部は、前記サイドウォールの上面の少なくとも一部を覆うように形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート配線の上に形成され、該ゲート配線と電気的に接続された第１のコンタクトプラグをさらに備え、
前記ゲート配線は、前記第１のコンタクトプラグとの接続部分において、前記サイドウォールから突出していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１のコンタクトプラグは、前記ゲート配線における前記素子分離領域の上に形成された部分と接していることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記活性領域と前記ゲート配線との間に形成されたゲート絶縁膜をさらに備え、
前記ゲート配線における前記活性領域の上に形成された部分はゲート電極として機能することを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記活性領域における前記ゲート配線の両側方の領域に形成された、不純物拡散層をさらに備えていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記不純物拡散層の上に形成され、該不純物拡散層と電気的に接続された第２のコンタクトプラグをさらに備え、
前記ゲート配線は、少なくとも前記第２のコンタクトプラグと対向する部分を除いて、前記サイドウォールから突出していることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記不純物拡散層の上面に形成されたシリサイド層をさらに備え、
前記第２のコンタクトプラグは、前記シリサイド層を介在させて前記不純物拡散層と電気的に接続されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記ゲート配線は、前記活性領域の上に形成された部分を除いて、前記サイドウォールから突出していることを特徴とする請求項１から８のいずれか１項に記載の半導体装置。
【請求項１０】
前記ゲート配線は、ニッケルシリサイドからなることを特徴とする請求項１から９のいずれか１項に記載の半導体装置。
【請求項１１】
半導体基板に活性領域及び該活性領域を囲む素子分離領域を形成する工程（ａ）と、
前記活性領域及び素子分離領域の上にシリコン膜及び絶縁膜を順次形成する工程（ｂ）と、
前記シリコン膜及び絶縁膜をパターニングした後、パターニングしたシリコン膜及び絶縁膜の側面を覆う絶縁性のサイドウォールを形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記絶縁膜を除去することにより前記シリコン膜の上面を露出する工程（ｄ）と、
前記工程（ｄ）の後に、前記シリコン膜及びサイドウォールを覆う金属膜を形成する工程（ｅ）と、
前記シリコン膜及び金属膜を熱処理することにより、前記シリコン膜をフルシリサイド化してゲート配線を形成する工程（ｆ）とを備え、
前記工程（ｆ）において、前記ゲート配線の少なくとも一部には、前記サイドウォールから突出する突出部が形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
前記金属膜の膜厚は、前記シリコン膜の膜厚の１．１倍以上であることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｄ）と前記工程（ｅ）との間に、前記シリコン膜の一部をエッチングし、エッチングしたシリコン膜の膜厚を前記サイドウォールの高さの２分の１未満とする工程（ｇ）をさらに備えていることを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｇ）において、前記シリコン膜のうちの前記活性領域の上に形成された部分のみをエッチングすることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｃ）と前記工程（ｄ）との間に、前記半導体基板の上に、前記サイドウォール及び絶縁膜を覆うマスク形成膜を形成し、形成したマスク形成膜を平坦化することにより、前記マスク形成膜から前記サイドウォールの一部及び絶縁膜を露出するマスク膜を形成する工程をさらに備えていることを特徴とする請求項１１から１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｃ）と前記工程（ｄ）との間に、前記サイドウォール及び絶縁膜を覆うマスク形成膜を形成し、形成したマスク形成膜を選択的に除去することにより、前記マスク形成膜から前記サイドウォールの一部及び絶縁膜を露出する溝部を有するマスク膜を形成する工程をさらに備えていることを特徴とする請求項１１から１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｂ）よりも前に、前記活性領域の上にゲート絶縁膜を形成する工程をさらに備え、
前記ゲート配線における前記活性領域の上に形成された部分はゲート電極として機能することを特徴とする請求項１１から１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｆ）よりも後に、前記ゲート配線の上に層間絶縁膜を形成し、形成した層間絶縁膜に前記ゲート配線の前記突出部と接続するコンタクトプラグを形成する工程をさらに備えていることを特徴とする請求項１１から１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記シリコン膜は、ポリシリコン膜又はアモルファスシリコン膜であることを特徴とする請求項１１から１８のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記金属膜は、ニッケル膜であることを特徴とする請求項１１から１９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、ゲート電極がフルシリサイド化された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ゲート電極と配線とが一体となったゲート配線を微細化すると共に低抵抗化する必要があり、ゲート配線にメタル材料を用いる研究が盛んに行われている。メタル材料の候補としては、金属窒化物、異なる仕事関数を有する２種類の純金属のデュアルメタル及びゲート配線全体をシリサイド化するフルシリサイド（Fully Silicided；ＦＵＳＩ）等がある。特に、フルシリサイドは、現状のシリコンプロセス技術を踏襲できるため有力な技術として注目されている。
【０００３】
ゲート配線をフルシリサイド化することにより、ゲート配線を低抵抗化でき、これにより半導体装置の高速化を図ることができる。
【０００４】
このようなフルシリサイド系のＭＯＳＦＥＴの構造及び製造方法は、非特許文献１及び非特許文献２に開示されている。
【非特許文献１】T.Aoyama 他、「IEDM  Tech.  Digest」、２００４年、ｐ.９５
【非特許文献２】J.A.Kittl 他、「Symp. of VLSI Technology」、２００５年、p.７２
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ゲート配線の幅が４５ｎｍ程度以下の微細プロセスにおいては、ゲート配線をフルシリサイド化した場合にも以下のような問題がある。
【０００６】
まず第１に、ゲート配線とコンタクトをとることが困難になるという問題がある。微細なゲート配線においては、ゲート配線とコンタクトプラグとの接触面積は、ゲート配線の幅によって制限されるため、コンタクトプラグのコンタクト抵抗が増大する傾向にある。また、コンタクトプラグを形成する際に、全く位置のずれが生じないようにすることは不可能である。従って、ゲートとコンタクトプラグとの接触面積はますます小さくなる。
【０００７】
ゲート配線とコンタクトプラグとの接触面積を十分確保できるようにするには、ゲート配線を設計する際に一定量の位置ずれの余裕領域を設ければよいが、このような余裕領域を設けるためにはゲート配線の間隔を大きくとる必要があり、チップ面積の縮小が困難となる。
【０００８】
第２に、ゲート配線の幅が狭くなることにより、フルシリサイド化されたゲート配線を用いたとしてもゲート配線の抵抗が増大し、半導体装置の動作の遅延が生じるという問題がある。
【０００９】
本発明は、前記従来の問題を解決しゲート配線の幅が狭いフルシリサイド化ゲートプロセスを用いた半導体装置において、ゲート配線の設計ルールを変更することなく、ゲート配線とコンタクトとの接触面積を確保することが容易で且つゲート配線の配線抵抗が小さい半導体装置及びその製造方法を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明は半導体装置を、ゲート配線の少なくとも一部がサイドウォールから突出した構成とする。
【００１１】
具体的に本発明に係る半導体装置は、半導体基板に形成された素子分離領域及び該素子分離領域に囲まれた活性領域と、素子分離領域及び活性領域の上に形成され、フルシリサイド化されたゲート配線と、ゲート配線の側面を連続的に覆う絶縁性のサイドウォールとを備え、ゲート配線の少なくとも一部分は、サイドウォールから突出する突出部を有していることを特徴とする。
【００１２】
本発明の半導体装置によれば、ゲート配線の少なくとも一部分は、サイドウォールから突出する突出部を有しているため、微細なゲート配線にコンタクトを接続する際に、サイドウォールから突出した部分に接続することができる。従って、ゲート配線とコンタクトとの接触面積を確保することが容易となり、ゲート配線とコンタクトとのコンタクト抵抗を低減できる。また、ゲート配線の断面積が大きくなるため、ゲート配線の配線抵抗を低減できる。その結果、高速に動作する半導体装置を実現することが可能となる。
【００１３】
本発明の半導体装置において、突出部は、サイドウォールの上面の少なくとも一部を覆うように形成されていることが好ましい。このような構成とすることにより、ゲート配線の設計ルールを変更することなく、ゲート配線とコンタクトとが接触する部分の幅を広く確保することが可能となる。
【００１４】
本発明の半導体装置において、ゲート配線の上に形成され、該ゲート配線と電気的に接続された第１のコンタクトプラグをさらに備え、ゲート配線は、第１のコンタクトプラグとの接続部分において、サイドウォールから突出していることが好ましい。このような構成とすることにより、ゲート配線とコンタクトプラグとの接触面積を確実に確保することが可能となる。
【００１５】
本発明の半導体装置において、第１のコンタクトプラグは、ゲート配線における素子分離領域の上に形成された部分と接していることが好ましい。
【００１６】
本発明の半導体装置は、活性領域とゲート配線との間に形成されたゲート絶縁膜をさらに備え、ゲート配線における活性領域の上に形成された部分はゲート電極として機能することが好ましい。
【００１７】
本発明の半導体装置において、活性領域におけるゲート配線の両側方の領域に形成された、不純物拡散層をさらに備えていることが好ましい。
【００１８】
本発明の半導体装置において、不純物拡散層の上に形成され、該不純物拡散層と電気的に接続された第２のコンタクトプラグをさらに備え、ゲート配線は、少なくとも第２のコンタクトプラグと対向する部分を除いて、サイドウォールから突出していることが好ましい。このような構成とすることにより、ゲート配線とコンタクトとの接触面積を確保及びゲート配線の配線抵抗の低減を行うと共に、ゲート配線とソースドレイン拡散層との短絡を防ぐことが容易となる。
【００１９】
本発明の半導体装置は、不純物拡散層の上面に形成されたシリサイド層をさらに備え、第２のコンタクトプラグは、シリサイド層を介在させて不純物拡散層と電気的に接続されていることが好ましい。
【００２０】
本発明の半導体装置において、ゲート配線は、活性領域の上に形成された部分を除いて、サイドウォールから突出していることが好ましい。
このような構成とすることにより、ソースドレイン拡散層と接続されたコンタクトプラグが形成される可能性のある領域を避けて、ゲート配線をサイドウォールから突出させることができるため、ソースドレイン拡散層とゲート配線との短絡を防止し且つゲート配線の配線抵抗を低減できる。
【００２１】
本発明の半導体装置において、ゲート配線は、ニッケルシリサイドからなることが好ましい。
【００２２】
本発明に係る半導体装置の製造方法は、半導体基板に活性領域及び該活性領域を囲む素子分離領域を形成する工程（ａ）と、活性領域及び素子分離領域の上にシリコン膜及び絶縁膜を順次形成する工程（ｂ）と、シリコン膜及び絶縁膜をパターニングした後、パターニングしたシリコン膜及び絶縁膜の側面を覆う絶縁性のサイドウォールを形成する工程（ｃ）と、工程（ｃ）の後に、絶縁膜を除去することによりシリコン膜の上面を露出する工程（ｄ）と、工程（ｄ）の後に、シリコン膜及びサイドウォールを覆う金属膜を形成する工程（ｅ）と、シリコン膜及び金属膜を熱処理することにより、シリコン膜をフルシリサイド化してゲート配線を形成する工程（ｆ）とを備え、工程（ｆ）において、ゲート配線の少なくとも一部には、サイドウォールから突出する突出部が形成されることを特徴とする。
【００２３】
本発明の半導体装置の製造方法は、ゲート配線の少なくとも一部には、サイドウォールから突出する突出部が形成されるため、ゲート配線とコンタクトとの接触面積の確保を容易に行うことが可能な半導体装置を製造することができる。また、ゲート配線の断面積を大きくすることができるので、ゲート配線の配線抵抗が低い半導体装置を実現することができる。
【００２４】
本発明の半導体装置の製造方法において、金属膜の膜厚は、シリコン膜の膜厚の１．１倍以上であることが好ましい。このような構成とすることにより、シリコン膜をフルシリサイド化する際に、Ｎｉ3Ｓｉ及びＮｉ2Ｓｉが形成され、フルシリサイド化膜をサイドウォールから確実に突出させることが可能となる。
【００２５】
本発明の半導体装置の製造方法は、工程（ｄ）と工程（ｅ）との間に、シリコン膜の一部をエッチングし、エッチングしたシリコン膜の膜厚をサイドウォールの高さの２分の１未満とする工程（ｇ）をさらに備えていることが好ましい。このような構成とすることにより、フルシリサイド化された膜の一部をサイドウォールから突出させないようにできるため、ソースドレイン拡散層とゲート配線との短絡が生じる可能性を小さくすることができる。
【００２６】
この場合に、工程（ｇ）において、シリコン膜のうちの活性領域の上に形成された部分のみをエッチングすることが好ましい。このような構成とすることにより、ソースドレイン拡散層とゲート配線との短絡が生じる可能性を確実に低減でき、パターンの形成も容易となる。
【００２７】
本発明の半導体装置の製造方法は、工程（ｃ）と工程（ｄ）との間に、半導体基板の上に、サイドウォール及び絶縁膜を覆うマスク形成膜を形成し、形成したマスク形成膜を平坦化することにより、マスク形成膜からサイドウォールの一部及び絶縁膜を露出するマスク膜を形成する工程をさらに備えていることが好ましい。
【００２８】
本発明の半導体装置の製造方法は、工程（ｃ）と工程（ｄ）との間に、サイドウォール及び絶縁膜を覆うマスク形成膜を形成し、形成したマスク形成膜を選択的に除去することにより、マスク形成膜からサイドウォールの一部及び絶縁膜を露出する溝部を有するマスク膜を形成する工程をさらに備えていることが好ましい。このような構成とすることにより、サイドウォールから突出したフルシリサイド化した膜が、サイドウォールの上に広がる部分を制御することが可能となるため、フルシリサイド化と拡散層とが短絡したり、隣接するフルシリサイド化膜同士が短絡したりすることを防ぐことができる。
【００２９】
本発明の半導体装置の製造法は、工程（ｂ）よりも前に、活性領域の上にゲート絶縁膜を形成する工程をさらに備え、ゲート配線における活性領域の上に形成された部分はゲート電極として機能することが好ましい。
【００３０】
本発明の半導体装置の製造方法は、工程（ｆ）よりも後に、ゲート配線の上に層間絶縁膜を形成し、形成した層間絶縁膜にゲート配線の突出部と接続するコンタクトプラグを形成する工程をさらに備えていることが好ましい。
【００３１】
本発明の半導体装置の製造方法において、シリコン膜はポリシリコン膜又はアモルファスシリコン膜であることが好ましい。
【００３２】
本発明の半導体装置の製造方法において、金属膜はニッケル膜であることが好ましい。
【発明の効果】
【００３３】
本発明の半導体装置及びその製造方法によれば、ゲート配線の幅が狭いフルシリサイド化ゲートプロセスを用いた半導体装置において、ゲート配線の設計ルールを変更することなく、ゲート配線とコンタクトとの接触面積を確保することが容易で且つゲート配線の配線抵抗が小さい半導体装置及びその製造方法を実現できる。
【発明を実施するための最良の形態】
【００３４】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１（ａ）及び（ｂ）は第１の実施形態に係る半導体装置であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。
【００３５】
図１に示すＭＩＳＦＥＴ（金属−絶縁膜電界効果トランジスタ）を有する半導体装置は、半導体基板１０に素子分離領域１２に囲まれた活性領域１１が形成されている。活性領域１１の上にはゲート電極１７が形成され、素子分離領域１２の上にはゲート電極１７と一体となった配線１８が形成されている。以下においては、ゲート電極１７と配線１８とを合わせてゲート配線１９と呼ぶ。ゲート配線１９は、低抵抗化のためにフルシリサイド（ＦＵＳＩ）化されている。また、ゲート配線１９の両側面には、絶縁性のサイドウォール２１が連続的に形成されている。なお、図中においてゲート配線１９及びサイドウォール２１が形成された領域の下側における活性領域１１と素子分離領域１２との境界を破線で示している。本実施形態においては、２本のゲート配線１９が形成された例を示しているが、ゲート配線の数は適宜変更してよい。
【００３６】
活性領域１１におけるゲート配線１９（ゲート電極１７）の両側方の領域には、不純物拡散層であるソースドレイン拡散層１４が形成されている。ソースドレイン拡散層１４は、浅いソースドレイン拡散層１４ａと深いソースドレイン拡散層１４ｂとからなる。また、深いソースドレイン拡散層１４ｂの上面はシリサイド化され、シリサイド層１６が形成されている。活性領域１１のゲート配線１９の下側にはゲート絶縁膜１５が形成されている。
【００３７】
活性領域１１及び素子分離領域１２の上には、サイドウォール２１及びゲート配線１９を覆うシリコン窒化膜３４が形成され、シリコン窒化膜３４の上には層間絶縁膜３５が形成されている。このシリコン窒化膜３４は、層間絶縁膜３５にコンタクトホールを形成する際のエッチングストッパーとして用いることができ、さらに引っ張り応力あるいは圧縮応力を有するように形成すれば駆動能力の向上を図ることができるが、これらの作用効果が必要でない構成においては必ずしも設けなくてもよい。
【００３８】
層間絶縁膜３５には、ゲート配線１９と接続された第１のコンタクトプラグ２４と、シリサイド層１６を介在させてソースドレイン拡散層１４と接続された第２のコンタクトプラグ２５とが形成されている。
【００３９】
第１のコンタクトプラグ２４とゲート配線１９との接続部において、ゲート配線１９はサイドウォール２１から突出し、サイドウォール２１の上に広がっている。このため、ゲート配線１９がサイドウォール２１から突出した突出部２０の幅は、本来のゲート配線の幅よりも広くなっている。従って、第１のコンタクトプラグ２４の位置がずれた場合においても、第１のコンタクトプラグ２４とゲート配線１９との接触面積を十分確保することが可能である。これにより、第１のコンタクトプラグ２４のコンタクト抵抗が上昇することを抑えることができ、高速に動作する半導体集積回路装置を実現することができる。一方、本来のゲート配線の幅を変更していないため、半導体素子の設計ルールを変更する必要はなく、半導体装置の占有面積が増大することはない。
【００４０】
ゲート配線１９の突出部２０の幅は、ゲート幅及び第１のコンタクトプラグ２４のサイズ等を考慮して決定すればよい。例えば、ゲート幅が４５ｎｍの場合、コンタクトプラグを一般的な５０ｎｍ幅で形成すると、従来の構成ではコンタクトプラグの位置が全くずれていない場合であっても、コンタクトプラグの幅がゲート配線の幅よりも広いため、コンタクトプラグを完全にゲート配線と接触させることができない。このため、コンタクトプラグの位置がずれた場合には、コンタクトプラグとゲート配線との接触面積はさらに小さくなってしまう。
【００４１】
これに対して第１の実施形態の構成によれば、突出部分の幅を両側に例えば１０ｎｍずつ広げてやることによりゲート配線のコンタクトプラグと接触する部分の幅を６５ｎｍとすることができ、コンタクトプラグとゲート配線との接触面積を十分確保することが可能となる。なお、突出部分の幅は、ソースドレイン拡散層と短絡を起こす又は隣接するゲート配線と短絡を起こす等の不具合が生じない限り、任意に広げることが可能である。
【００４２】
以下に、第１の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図２〜図４は本実施形態に係る半導体装置の製造方法の各工程における断面構成を工程順に示している。なお、図２〜図４は、図１（ａ）のＩｂ−Ｉｂ線における断面について示している。
【００４３】
まず、図２（ａ）に示すように、半導体基板１０の上に、素子を電気的に分離するための素子分離領域１２を例えばＳＴＩ（shallow trench isolation）法により形成し、半導体基板１０に素子分離領域１２に囲まれた活性領域１１を形成する。次に、基板１０にイオン注入を行って、ウェル（図示せず）を形成する。この際に、Ｎ型ＭＩＳＦＥＴの形成領域には、Ｐ型ウェルを形成し、Ｐ型ＭＩＳＦＥＴの形成領域にはＮ型ウェルを形成する。
【００４４】
次に、図２（ｂ）に示すように、活性領域１１の上面を、ドライ酸化法、ウェット酸化法又はラジカル酸素による酸化法等によって酸化し、膜厚が２ｎｍ程度の酸化シリコンからなるゲート絶縁膜１５を形成する。続いて、ゲート絶縁膜１５及び素子分離領域１２の上にゲート配線となる膜厚が８０ｎｍのポリシリコン膜２２をＣＶＤ（chemical vapor deposition）法等により堆積した後、ポリシリコン膜２２の上に、膜厚が６０ｎｍのシリコン酸化膜２３をＣＶＤ法等により形成する。シリコン酸化膜２３の膜厚は、ポリシリコン膜２２の膜厚よりも薄くする。これにより、後の工程で形成するサイドウォール２１の高さをポリシリコン膜２２の膜厚の２倍未満とすることができる。
【００４５】
次に、図２（ｃ）に示すように、フォトリソグラフィ法及びドライエッチング法により、シリコン酸化膜２３をゲート電極形状にパターニングし、続いて、パターニングされたシリコン酸化膜２３をマスクとして、ポリシリコン膜２２及びゲート絶縁膜１５に対してドライエッチングを行う。続いて、イオン注入法を用いて、活性領域におけるポリシリコン膜２２の両側方の領域に浅いソースドレイン拡散層１４ａを形成する。
【００４６】
次に、図２（ｄ）に示すように、半導体基板１０上の全面に亘って、膜厚が５０ｎｍのシリコン窒化膜をＣＶＤ法等により堆積した後、堆積したシリコン窒化膜に対して異方性エッチングを行うことにより、ポリシリコン膜２２及びシリコン酸化膜２３の側面にサイドウォール２１を形成する。続いて、フォトリソグラフィ法、イオン注入法、及び注入不純物の活性化のための熱処理を用いて、活性領域におけるポリシリコン膜２２の両側部に深いソースドレイン拡散層１４ｂを形成する。
【００４７】
次に、図２（ｅ）に示すように、深いソースドレイン拡散層１４ｂの表面から自然酸化膜を除去した後、半導体基板１０の上に、スパッタリング法等により膜厚が１０ｎｍのニッケル膜を堆積する。続いて、窒素雰囲気中で半導体基板１０に対して３２０℃の温度で１回目のＲＴＡ（rapid thermal anneal）を行うことにより、半導体基板１０を構成するシリコンと、シリコンと接触するニッケル膜部分とを反応させてニッケルシリサイド化を行う。続いて、塩酸と過酸化水素水等の混酸のエッチング液に半導体基板１０を浸すことにより、素子分離領域１２の上、シリコン酸化膜２３の上及びサイドウォール２１の上等に残存する未反応のニッケルを選択的に除去した後、半導体基板１０に対して１回目のＲＴＡよりも高温（例えば５５０℃）の２回目のＲＴＡを行う。これにより、深いソース・ドレイン拡散層１４ｂの表面に低抵抗のシリサイド層１６が形成される。
【００４８】
次に、図３（ａ）に示すように半導体基板１０の上に、フルシリサイド化の際のマスクとなるシリコン酸化膜３２を形成し、次にＣＭＰ法により、シリコン酸化膜３２の表面の平坦化を行いながら、サイドウォール２１及びシリコン酸化膜２３の上端まで研磨する。
【００４９】
次に、図３（ｂ）に示すように、シリコン窒化膜と選択比のある条件のドライエッチング法又はウェットエッチング法を用い、ポリシリコン膜２２が露出するまでシリコン酸化膜２３及びシリコン酸化膜３２をエッチングする。このとき、シリコン酸化膜３２は必ずしもエッチングする必要はない。
【００５０】
次に図３（ｃ）に示すように、第１のコンタクトプラグ２４を形成する領域において、ポリシリコン膜２２及びサイドウォール２１を覆うように、シリコン酸化膜３２の上にレジストパターン４２を形成する。続いて、シリコン窒化膜及びシリコン酸化膜と選択比のある条件のドライエッチング法又はウェットエッチング法を用いて、第１のコンタクトプラグ２４が形成される領域を除いてポリシリコン膜２２を４０ｎｍエッチングする。ポリシリコン膜２２のエッチング量は、エッチング後のポリシリコン膜２２の膜厚ｔSi2が、サイドウォール２１の高さｔswの２分の１未満となるようにする。
【００５１】
次に、図３（ｄ）に示すようにレジストパターン４２を除去した後、シリコン酸化膜３２の上にサイドウォール２１及びポリシリコン膜２２を覆うように、膜厚が１００ｎｍのニッケルからなる金属膜３３をスパッタリング法により堆積する。次に、例えば窒素雰囲気で半導体基板１０に対して４００℃のＲＴＡを行うことにより、ポリシリコン膜２２と金属膜３３とを反応させてポリシリコン膜２２をフルシリサイド化する。金属膜３３の膜厚ｔNiは、第１のコンタクトプラグ２４を形成する領域におけるポリシリコン膜２２の膜厚の１．１倍以上となるようにする。
【００５２】
次に、図３（ｅ）に示すように未反応の金属膜３３を除去することにより、第１のコンタクトプラグ２４の形成領域においてサイドウォール２１から突出した突出部２０を有するゲート配線１９が形成される。
【００５３】
次に、図４（ａ）に示すようにシリコン酸化膜３２を除去した後、半導体基板１０の上に膜厚が５０ｎｍのシリコン窒化膜３４をＣＶＤ法等により堆積した後、シリコン窒化膜３４の上に層間絶縁膜３５をＣＶＤ法等により形成する。なお、シリコン窒化膜３４は必要に応じて形成すればよく、シリコン窒化膜３４を形成しない場合には、シリコン酸化膜３２をエッチングすることなく、シリコン酸化膜３２の上に層間絶縁膜３５を堆積してもよい。
【００５４】
次に、図４（ｂ）に示すように層間絶縁膜３５の上にレジストマスクパターン（図示せず）を形成し、ドライエッチング法を用いて、ゲート配線１９の突出部分２０に到達するコンタクトホール及びソースドレイン拡散層１４上に形成されたシリサイド層１６に到達するコンタクトホールをそれぞれ形成する。続いて、コンタクトホール内に例えばＣＶＤ法によりタングステンを埋め込むことにより、第１のコンタクトプラグ２４及び第２のコンタクトホール２５を形成する。
【００５５】
以上に説明したように、本実施形態においては第１のコンタクトプラグ２４を形成する領域におけるポリシリコン膜２２の膜厚が、他の領域と比べて厚い状態においてシリサイド化を行っている。
【００５６】
具体的に、本実施形態においては第１のコンタクトプラグ２４を形成する領域におけるポリシリコン膜２２の膜厚ｔSi1は８０ｎｍである。また、金属膜３３の膜厚ｔNiは１００ｎｍであり、ポリシリコン膜２２の膜厚ｔSi1の１．１倍以上ある。このようなニッケルの比率がポリシリコンより多い条件においては、シリサイド化の際にＮｉ2Ｓｉ及びＮｉ3Ｓｉが形成されるため、ポリシリコン膜２２をフルシリサイド化したフルシリサイド化膜の膜厚は、ポリシリコン膜２２の膜厚ｔSi1の約２倍となる。
【００５７】
一方、サイドウォール２１の高さｔswは、ゲート絶縁膜１５の膜厚が無視できるため、ポリシリコン膜２２の膜厚とシリコン酸化膜２３の膜厚の合計である１４０ｎｍである。従って、ポリシリコン膜２２の膜厚ｔSi1は、サイドウォール２１の高さｔswの２分の１以上ある。従って、第１のコンタクトプラグ２４を形成する領域においては、ポリシリコン膜２２をフルシリサイド化したフルシリサイド化膜は、サイドウォール２１から突出する。また、突出した部分は横方向にも広がるため、サイドウォール２１の上面の一部を覆う構造が形成される。
【００５８】
第１のコンタクトプラグ２４を形成する領域を除く部分においては、エッチングによりポリシリコン膜２２の膜厚を薄くしており、この部分におけるポリシリコン膜２２の膜厚ｔSi2は４０ｎｍである。従って、サイドウォール２１の高さｔswの２分の１未満であり、フルシリサイド化された際にも、サイドウォール２１から突出することはない。
【００５９】
以上のように、ゲート配線１９をサイドウォール２１から突出させる部分においては、ポリシリコン膜２２の膜厚をサイドウォール２１の高さの２分の１以上とすると共に、金属膜３３の膜厚をポリシリコン膜２２の膜厚の１．１倍以上とする。逆に、ゲート配線１９をサイドウォール２１から突出させない部分においては、ポリシリコン膜２２の膜厚をサイドウォールの高さの２分の１未満とすればよい。
【００６０】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照しながら説明する。  図５（ａ）及び（ｂ）は第２の実施形態に係る半導体装置であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のＶｂ−Ｖｂ線における断面構成を示している。
【００６１】
図５に示すように本実施形態のＭＩＳＦＥＴを有する半導体装置は、ゲート配線１９の全体に突出部２０が形成されている点において第１の実施形態の半導体装置と異なっており、それ以外は第１の実施形態の半導体装置と同じ構成である。ゲート配線１９の全体に突出部２０を設けることにより、ゲート配線とコンタクトプラグとの接触面積を確保することが容易となるだけでなく、従来の半導体装置と比べゲート配線１９の断面積が大きくすることができる。従って、ゲート配線１９の抵抗を小さく抑えることができ、半導体集積回路装置の高速化が可能となる。
【００６２】
以下に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。図図６は本実施形態に係る半導体装置の製造方法の各工程における断面構成を工程順に示している。なお、図６は、図５（ａ）のＶｂ−Ｖｂ線における断面について示している。また、半導体基板１０の上にサイドウォール２１を覆うシリコン酸化膜３２を形成する工程までは第１の実施形態と同一であるため説明を省略する。
【００６３】
図６（ａ）に示すように半導体基板１０の上に、シリコン酸化膜３２を形成した後、ＣＭＰ法により、シリコン酸化膜３２の表面の平坦化を行いながら、サイドウォール２１及びシリコン酸化膜２３の上端まで研磨する。
【００６４】
次に、図６（ｂ）に示すように、シリコン窒化膜と選択比のある条件のドライエッチング法又はウェットエッチング法を用い、ポリシリコン膜２２が露出するまでシリコン酸化膜２３及びシリコン酸化膜３２をエッチングする。このとき、シリコン酸化膜３２は必ずしもエッチングする必要はない。
【００６５】
次に、本実施形態においては、ポリシリコン膜２２をエッチングすることなく、図６（ｃ）に示すようにシリコン酸化膜３２の上にサイドウォール２１及びポリシリコン膜２２を覆うように、スパッタリング法により厚さが１００ｎｍのニッケル等からなる金属膜３３を堆積する。
【００６６】
続いて、窒素雰囲気中で半導体基板１０に対して例えば４００℃でＲＴＡを行うことにより、ポリシリコン膜２２と金属膜３３とを反応させ、ポリシリコン膜２２をフルシリサイド化する。
【００６７】
次に、図６（ｄ）に示すように未反応の金属膜３３を除去することにより、サイドウォール２１から突出した突出部２０を有し、突出部２０がサイドウォール２１の上に広がったシリサイド化膜からなるゲート配線１９が得られる。
【００６８】
その後の工程は、第１の実施形態と同一であるため説明を省略する。
【００６９】
以上に説明したように、第２の実施形態の半導体装置の製造方法においては、ポリシリコン膜２２の膜厚をサイドウォール２１の高さの２分の１以上にして、ポリシリコン膜２２のフルシリサイド化を行っている。このため、ゲート配線１９の全体がサイドウォール２１よりも突出した突出部２０を有している。従って、第１のコンタクトプラグ２４とゲート配線１９との接触面積の確保が容易となるだけでなく、ゲート配線１９の断面積を大きく増やすことができる。その結果、ゲート配線１９の抵抗値を低く抑えることが可能となり、半導体集積回路装置を高速化できる。
【００７０】
（第２の実施形態の一変形例）
以下に、本発明の第２の実施形態の一変形例について図面を参照して説明する。図７は第２の実施形態の一変形例に係る半導体装置の製造方法の各工程における断面構成を工程順に示している。深いソースドレイン拡散層１４ｂの表面にシリサイド層１６を形成する工程までは第１の実施形態と同一であるため、説明を省略する。
【００７１】
図７（ａ）に示すように半導体基板１０の上に、フルシリサイド化の際のマスクとなるシリコン酸化膜３２を形成した後、ＣＭＰ法により、シリコン酸化膜３２の表面を平坦化する。この際、図６（ａ）に示した第２の実施形態とは異なり、サイドウォール２１及びシリコン酸化膜２３の上にシリコン酸化膜３２が残存するように平坦化する。続いて、シリコン酸化膜３２の上に、シリコン酸化膜２３の上方に開口を有するレジストパターン４３を形成する。
【００７２】
次に、図７（ｂ）に示すようにレジストパターン４３（図示せず）をマスクとして、シリコン窒化膜及びポリシリコン膜と選択比のある条件のドライエッチング法を用い、シリコン酸化膜３２及びシリコン酸化膜２３をエッチングする。これにより、シリコン酸化膜３２にポリシリコン膜２２の上面及びサイドウォール２１の上面の一部を露出する溝部を形成し、続いてレジストパターン４３を除去する。
【００７３】
次に、図７（ｃ）に示すようにシリコン酸化膜３２の上に、サイドウォール２１及びポリシリコン膜２２を覆うように、膜厚が１００ｎｍのニッケルからなる金属膜３３をスパッタリング法等により堆積する。次に、窒素雰囲気中で半導体基板１０に対して４００℃でＲＴＡを行うことにより、ポリシリコン膜２２と金属膜３３を反応させてフルシリサイド化膜を形成する。
【００７４】
次に、図７（ｄ）に示すように未反応の金属膜３３を除去する。これにより、サイドウォール２１から突出した突出部２０を有し、突出部２０がサイドウォール２１の上に広がるフルシリサイド化膜からなるゲート配線１９を有する半導体装置が得られる。
【００７５】
本変形例においては、サイドウォール２１の一部のみを露出する溝部を形成し、この開口部においてフルシリサイド化を行っている。このため、突出部２０がサイドウォール２１の上に広がる領域を溝部の幅に制限することができる。従って、第２の実施形態の効果に加え、隣接するゲート配線を狭いピッチで形成した場合にも、ゲート配線同士が短絡することを防止できるという効果が得られる。
【００７６】
なお、本変形例は第１の実施形態の半導体装置の製造方法にも適用できる。
【００７７】
（第３の実施形態）
以下に、本発明の第３の実施形態について図面を参照して説明する。図８（ａ）及び（ｂ）は第３の実施形態に係る半導体装置であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のVIIIｂ−VIIIｂ線における断面構成を示している。図８において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００７８】
図８に示すように本実施形態の半導体装置は、ソースドレイン拡散層１４と電気的に接続された第２のコンタクトプラグ２５の近傍においては、ゲート配線１９がサイドウォール２１から突出していない。半導体装置のチップ面積を削減するためには、ソースドレイン拡散層と接続された第２のコンタクトプラグをできるだけゲート電極と近づけることが必要である。この場合に、ゲート配線１９がサイドウォール２１の上に広がっていると、ゲート配線１９と第２のコンタクトプラグ２５とが短絡する恐れがある。このため、本実施形態においては、第２のコンタクトプラグ２５の近傍においては、ゲート配線１９をサイドウォール２１から突出させず、ゲート配線１９がサイドウォール２１の上に広がることを防止している。しかし、他の部分においてはゲート配線１９がサイドウォール２１から突出しており、ゲート配線１９の配線抵抗を低減する効果を十分得ることができる。
【００７９】
以下に、本実施形態の半導体装置の製造方法について図面を参照して説明する。図９は第３の実施形態に係る半導体装置の製造方法の各工程における断面構成を工程順に示している。サイドウォール２１を覆うシリコン酸化膜３２を形成した後、ポリシリコン膜２２を露出する工程までは第１の実施形態と同一であるため、説明を省略する。
【００８０】
ポリシリコン膜２２を露出した後、図９（ａ）に示すように、活性領域１１の上の第２のコンタクトプラグ２５が形成される領域の近傍を除いて、ポリシリコン膜２２及びサイドウォール２１を覆うように、シリコン酸化膜３２の上にレジストパターン４２を形成する。ここで、活性領域１１の上の第２のコンタクトプラグ２５が形成される領域の近傍を除いてとは、ゲート長方向に第２のコンタクトプラグ２５が形成される領域（第２のコンタクトプラグ２５の位置あわせのマージンを含む）は除くことを意味する。続いて、シリコン窒化膜及びシリコン酸化膜と選択比のある条件のドライエッチング法又はウェットエッチング法を用いて、第２のコンタクトプラグ２５が形成される領域近傍においてポリシリコン膜２２を４０ｎｍエッチングする。
【００８１】
次に、図９（ｂ）に示すようにレジストパターン４２を除去した後、シリコン酸化膜３２の上にサイドウォール２１及びポリシリコン膜２２を覆うように、膜厚が１００ｎｍのニッケルからなる金属膜３３をスパッタリング法により堆積する。次に、例えば窒素雰囲気で半導体基板１０に対して４００℃のＲＴＡを行うことにより、ポリシリコン膜２２と金属膜３３とを反応させてポリシリコン膜２２をフルシリサイド化する。
【００８２】
次に、図９（ｃ）に示すように未反応の金属膜３３を除去することにより、活性領域１１上におけるゲート長方向に第２のコンタクトプラグ２５が形成される領域の近傍には、サイドウォール２１から突出していないゲート配線１９が形成され、活性領域１１上におけるゲート長方向に第２のコンタクトプラグ２５が形成されていない領域と素子分離領域１２の上とには、サイドウォール２１から突出したゲート配線１９が形成される。このため、図８（ａ）に示すように、第２のコンタクトプラグ２５の間に位置するゲート配線１９のゲート長方向の幅は、他の領域におけるゲート配線１９のゲート長方向の幅よりも狭く形成される。
【００８３】
その後の工程については、第１の実施形態と同一であるため説明を省略する。
【００８４】
以上に説明したように、本実施形態においては第２のコンタクトプラグ２５を形成する領域の近傍において、ポリシリコン膜２２の膜厚を薄くした後、シリサイド化を行っている。このため、第２のコンタクトプラグ２５の近傍においては、ゲート配線１９がサイドウォール２１から突出していない。このため、第２のコンタクトプラグ２５とゲート配線１９とが短絡する恐れが小さい。一方、第２のコンタクトプラグ２５の近傍以外の部分においてはゲート配線１９がサイドウォール２１から突出しているため、ゲート配線１９の断面積を大きくすることができ、ゲート配線の抵抗を低く抑えることが可能となる。
【００８５】
なお、本実施形態においては、ポリシリコン膜２２の膜厚を第２のコンタクトプラグ２５の近傍においては４０ｎｍとし、他の部分においては８０ｎｍとしたが、ポリシリコン膜２２の膜厚は、サイドウォールの高さ等を考慮して適宜設定すればよい。また、ゲート配線１９をサイドウォール２１から突出させないようにする部分は、少なくともゲート配線１９と第２のコンタクトプラグ２５とが対向する部分とすればよい。
【００８６】
本実施形態においても、第２の実施形態の一変形例に示したようにポリシリコン膜２２とサイドウォール２２の一部とを露出する溝部を形成して、ポリシリコン膜２２のフルシリサイド化を行ってもよい。
【００８７】
（第３の実施形態の一変形例）
以下に、本発明の第３の実施形態の一変形例について、図面を参照して説明する。図１０（ａ）及び（ｂ）は第３の実施形態の一変形例に係る半導体装置であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のＸｂ−Ｘｂ線における断面構成を示している。
【００８８】
図１０に示すように本変形例の半導体装置は活性領域１１の上に形成されたゲート配線１９は、サイドウォール２１から突出しておらず、素子分離領域１２の上に形成されたゲート配線１９のみがサイドウォール２１から突出している。
【００８９】
このように、第２のコンタクトプラグ２５が形成される可能性がある活性領域１１においては、ゲート配線１９をサイドウォール２１から突出させないようにすることにより、ゲート配線１９と第２のコンタクトプラグ２５とが短絡することを抑えることができる。また、このように活性領域１１全体について、ゲート配線１９がサイドウォール２１から突出していない構成とすることによりマスクパターンの形成が容易となる。
【００９０】
なお、各実施形態及び変形例において、フルシリサイド化膜をポリシリコン膜から形成したが、アモルファスシリコン又はシリコンを含む他の半導体材料等から形成してもよい。また、金属としてニッケルを用いたが、これに代えて、例えば白金等のフルシリサイド化用金属を用いてもよい。また、シリサイド層１６をニッケルを用いて形成したが、これに代えて、例えばコバルト、チタン又はタングステン等のシリサイド化用金属を用いてもよい。また、サイドウォール２１をシリコン窒化膜としたが、シリコン酸化膜とシリコン窒化膜の積層構造を用いてもよい。
【産業上の利用可能性】
【００９１】
本発明の半導体装置及びその製造方法は、ゲート配線の幅が狭いフルシリサイド化ゲートプロセスを用いた半導体装置において、ゲート配線の設計ルールを変更することなく、ゲート配線とコンタクトとの接触面積を確保することが容易で且つゲート配線の配線抵抗が小さい半導体装置及びその製造方法を実現できるという効果を有し、ゲート電極がフルシリサイド化された半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００９２】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＶｂ−Ｖｂ線における断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の第２の実施形態の一変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】（ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のVIIIｂ−VIIIｂ線における断面図である。
【図９】本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】（ａ）及び（ｂ）は本発明の第３の実施形態の一変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＸｂ−Ｘｂ線における断面図である。
【符号の説明】
【００９３】
１０    半導体基板
１２    素子分離領域
１１    活性領域
１４    ソースドレイン拡散層
１４ａ  浅いソースドレイン拡散層
１４ｂ  深いソースドレイン拡散層
１５    ゲート絶縁膜
１６    シリサイド層
１７    ゲート電極
１８    配線
１９    ゲート配線
２０    突出部
２１    サイドウォール
２２    ポリシリコン膜
２３    シリコン酸化膜
２４    第１のコンタクトプラグ
２５    第２のコンタクトプラグ
３２    シリコン酸化膜
３３    金属膜
３４    シリコン窒化膜
３５    層間絶縁膜
４２    レジストパターン
４３    レジストパターン
【図１】
2007095912.tif 000003
【図２】
2007095912.tif 000004
【図３】
2007095912.tif 000005
【図４】
2007095912.tif 000006
【図５】
2007095912.tif 000007
【図６】
2007095912.tif 000008
【図７】
2007095912.tif 000009
【図８】
2007095912.tif 000010
【図９】
2007095912.tif 000011
【図１０】
2007095912.tif 000012