(57)【要約】【課題】  選択的行付勢システムを用いて書込みデータに基づいた選択的な行付勢を行うシステムおよび方法を提供する。【解決手段】  システムは、Ｍ個の行１０４およびＮ個の列１０６を有するストレージ・アレイ１０２と、Ｎビットのデータ・ワード・レジスタ１０８と、データ・ワードに応答して、データ・ワードが均一であるとき、第１の値を有する均一ワード・データ・ビットを生成する均一検出回路１１０と、各々がＭ個の行１０４の１つと関連付けられ、関連する行に記憶されたデータ・ワードに対する均一ワード・データ・ビットを記憶するＭ個の均一検出ラッチ１１４を含む、Ｍビットの均一検出レジスタ１１２と、Ｍ個の行１０４の各々に対する均一ワード・データ・ビットに応答して、第１の値を有する均一ワード・データ・ビットに対するＭ個の行１０４の付勢を禁止するＭビットの行ドライバ装置１１６とを含む。【選択図】  図１
2007200523.tif 000002
【特許請求の範囲】
【請求項１】
Ｍ個の行およびＮ個の列を有するストレージ・アレイと、
前記Ｎ個の列に動作可能に接続されたＮビットのデータ・ワード・レジスタと、
前記Ｎビットのデータ・ワード・レジスタにおけるデータ・ワードに応答して、前記データ・ワードに対する均一ワード・データ・ビットを生成する均一検出回路であって、前記データ・ワードが均一であるとき、前記均一ワード・データ・ビットが第１の値を有する、均一検出回路と、
各々が前記Ｍ個の行の１つと関連付けられ、関連する行に記憶されたデータ・ワードに対する均一ワード・データ・ビットを記憶するＭ個の均一検出ラッチを有し、前記Ｍ個の行に動作可能に接続されたＭビットの均一検出レジスタと、
前記Ｍ個の行に動作可能に接続され、前記Ｍ個の行の各々に対する前記均一ワード・データ・ビットに応答して、前記第１の値を有する前記均一ワード・データ・ビットに対する行の付勢を禁止するＭビットの行ドライバ装置と、
を含む選択的行付勢システム。
【請求項２】
前記データ・ワードが均一でないとき、前記均一ワード・データ・ビットが第２の値を有し、
前記Ｍビットの行ドライバ装置が、前記Ｍ個の行の各々に対する前記均一ワード・データ・ビットに応答して、前記第２の値を有する前記均一ワード・データ・ビットに対する行の付勢を許容する、
請求項１に記載のシステム。
【請求項３】
前記Ｎビットのデータ・ワード・レジスタがＮ個のラッチを有し、
前記均一検出回路が、前記Ｎ個のラッチの各々に動作可能に接続されたＮ個の入力を有し、前記Ｍビットの均一検出レジスタに動作可能に接続された出力を有するＮ入力のＯＲゲートである、
請求項１に記載のシステム。
【請求項４】
前記Ｍビットの行ドライバ装置がＭ個の行ドライバを有し、
ドライバ入力、均一入力、および制御出力を有するＭ個の行制御ロジックであって、前記ドライバ入力が前記Ｍ個の行の１つと関連する前記Ｍ個の行ドライバの１つに動作可能に接続され、前記均一入力が前記Ｍ個の行の１つと関連する前記Ｍ個の均一検出ラッチの１つに動作可能に接続され、前記制御出力が前記Ｍ個の行の１つに動作可能に接続される、Ｍ個の行制御ロジックを更に含む、請求項１に記載のシステム。
【請求項５】
前記Ｍ個の行制御ロジックがＡＮＤゲートである、請求項４に記載のシステム
【請求項６】
Ｉ個の行およびＪ個の列を有する第２ストレージ・アレイと、
前記Ｊ個の列に動作可能に接続されたＪビットのデータ・ワード・レジスタと、
前記Ｊビットのデータ・ワード・レジスタにおける第２データ・ワードに応答して、前記第２データ・ワードに対する第２均一ワード・データ・ビットを生成する第２均一検出回路であって、前記第２データ・ワードが均一であるとき、前記第２均一ワード・データ・ビットが第２アレイの第１値を有する、第２均一検出回路と、
各々が前記Ｉ個の行の１つと関連付けられ、関連する行に記憶された第２データ・ワードに対する第２均一ワード・データ・ビットを記憶するＩ個の均一検出ラッチを有し、前記Ｉ個の行に動作可能に接続されるＩビットの均一検出レジスタと、
前記Ｉ個の行に動作可能に接続され、前記Ｉ個の行の各々に対する前記第２均一ワード・データ・ビットに応答して、前記第２アレイの第１値を有する前記第２均一ワード・データ・ビットに対する行の付勢を禁止するＩビットの行ドライバ装置と、
を含み、
前記Ｎビットのデータ・ワード・レジスタおよびＪビットのデータ・ワード・レジスタが、前記データ・ワードおよび前記第２データ・ワードを含む可変長データ・ワードを受けるように動作可能に接続される、
請求項１に記載のシステム。
【請求項７】
前記第２データ・ワードが均一でないとき、前記第２均一ワード・データ・ビットが第２アレイの第２の値を有し、
前記Ｉビットの行ドライバ装置が、前記Ｉ個の行の各々に対する前記第２均一ワード・データ・ビットに応答して、前記第２アレイの第２の値を有する前記第２均一ワード・データ・ビットに対する行の付勢を許容する、
請求項６に記載のシステム。
【請求項８】
Ｊビットのデータ・ワード・レジスタがＪ個のラッチを有し、
前記第２均一検出回路が、前記Ｊ個のラッチの各々に動作可能に接続されたＪ個の入力を有し、前記Ｉビットの均一検出レジスタに動作可能に接続された出力を有するＪ入力のＯＲゲートである、
請求項６に記載のシステム。
【請求項９】
前記ストレージ・アレイおよび前記第２ストレージ・アレイが単一のストレージ・アレイの一部分である、請求項６に記載のシステム。
【請求項１０】
前記Ｎビットのデータ・ワード・レジスタおよび前記Ｊビットのデータ・ワード・レジスタが単一のワード・レジスタの一部分である、請求項６に記載のシステム。
【請求項１１】
Ｎが３２であり、Ｊが３２である、請求項６に記載のシステム。
【請求項１２】
前記Ｎ行に動作可能に接続されたＮビットの列ドライバ装置を更に含む、請求項１に記載のシステム。
【請求項１３】
前記ストレージ・アレイが静的ランダム・アクセス・メモリ（ＳＲＡＭ）および動的ランダム・アクセス・メモリ（ＤＲＡＭ）から成るグループから選択される、請求項１に記載のシステム。
【請求項１４】
アレイにおける選択的な行付勢のための方法であって、
データ・ワードが均一であるかどうかを決定するステップと、
前記データ・ワードが均一であるとき、均一ワード・データ・ビットを第１の値に設定するステップと、
前記データ・ワードを前記アレイに記憶するステップと、
前記均一ワード・データ・ビットが前記第１の値であるかどうかを決定するステップと、
前記均一ワード・データ・ビットが前記第１の値であるとき、前記記憶されたデータ・ワードの付勢を禁止するステップと、
を含む方法。
【請求項１５】
データ・ワードが均一であるかどうかを決定するための手段と、
前記データ・ワードが均一であるとき、均一ワード・データ・ビットを第１の値に設定するための手段と、
前記データ・ワードをアレイに記憶するための手段と、
前記均一ワード・データ・ビットが前記第１の値であるかどうかを決定するための手段と、
前記均一ワード・データ・ビットが前記第１の値であるとき、前記記憶されたデータ・ワードの付勢を禁止するための手段と、
を含む、アレイのための選択的行付勢システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の技術分野はコンピュータ・システムに関し、特に、アレイに書込まれるべきデータに基づいた、アレイの選択的な行付勢に関するものである。
【背景技術】
【０００２】
ストレージ・アレイは、そのアレイから読出すために、またはそのアレイに書込むために、多くのオペレーションを必要とする。ストレージ・アレイの一例は、データを書込むためにトランジスタのグループを用いた静的ランダム・アクセス・メモリ（ＳＲＡＭ）を使用する。ＳＲＡＭアレイは、列ドライバからアレイ列に接続されたビットラインおよび行ドライバからアレイ行に接続されたワードラインを含む。各ビットラインは、特定のトランジスタ構成にとって必要な真数ラインおよび補数ラインのような多くの個別ラインを含み得る。動作時には、ＳＲＡＭアレイはプリチャージ・フェーズおよび評価フェーズの間で交互にフェーズを替える。プリチャージ・フェーズは、ビットラインを「高」のようなプリチャージ値に駆動することによって次の読出し又は書込みオペレーションにそのアレイを備えさせる。評価フェーズは、読出し又は書込みオペレーションとなり得る。評価フェーズは、アレイにおけるストレージ・セルに対して「１」または「０」のようなデータ値を読出すかまたは書込む。読出し及び書込みオペレーションは、多くのステップも必要とする。読出しオペレーションは、ビットラインを「高」のようなプリチャージ値に駆動し、ビットライン上のストレージ・セルに記憶されたデータ値が読出し可能となるようにワードラインを付勢し、ビットライン上の記憶されたデータ値を「０」または「１」として感知する。書込みオペレーションは、書込まれるべきデータ値ビットラインを駆動し、しかる後、ワードラインを付勢してそのストレージ・セルにデータを記憶させる。
【０００３】
この方法は、エネルギ使用に関して二面性を有する問題を生じる。その第１として、ビットラインのうちの１つのラインは、記憶されたデータ値としてプリチャージ値が読出されるとき、不必要に充電される。読出しオペレーションでは、真数ラインおよび補数ラインの両方が「高」にプリチャージされる。ワードラインが付勢されるときに真数ラインまたは補数ラインの一方が「低」に放電し、従って、記憶されたのデータ値を感知することが可能となる。これは、記憶されたデータ値としてプリチャージ値が読出されるとき、真数ラインまたは補数ラインが「低」に放電された後にそれを不必要に再充電することでエネルギを浪費する。
【０００４】
その第２として、記憶されたデータ値としてプリチャージ値が読出されるかまたは書込まれるとき、ワードラインが不必要に充電される。読出しオペレーションでは、真数ラインまたは補数ラインを「低」に放電するためにワードラインが付勢される。これは、記憶されたデータ値としてプリチャージ値が読出されるときにエネルギを浪費する。例えば、プリチャージ値が「１」として読出され且つその読出されるべきストレージ・セルに「１」が記憶される場合、そのストレージ・セルを読出すときにワードラインを付勢する必要がない。書込みオペレーションでは、真数ラインおよび補数ラインが記憶されるべきデータ値に対して適正な値に設定され（高−低または低−高）、従って、記憶されたデータ値がその記憶されるべきデータ値と同じであるとき、ワードラインを付勢することによってエネルギが浪費される。
【０００５】
この二面性を有する問題は、特に、均一のデータ・ワード、即ち、データ・ワードを形成するビットがすべて「１」又はすべて「０」であるデータ・ワードに対して明らかである。ビットラインのキャパシタンスが高いために及びビットラインが多数であるために、使用電力が高くなることが多い。エネルギの浪費は、バッテリによって電力供給される携帯用装置の動作時間を制限する。更に、新しいストレージ・アレイにおける高い情報密度はコンポーネントから熱を消散する場合に問題を生じ、その結果、動作上の問題およびコンポーネントの信頼性の低下を生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、上記の従来技術の欠点を克服するために、書込みデータに基づいて選択的な行付勢を行うシステムおよび方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の１つの形態は選択的行付勢システムを提供する。このシステムは、Ｍ個の行およびＮ個の列を有するストレージ・アレイと、Ｎ個の列に動作可能に接続されたＮビットのデータ・ワード・レジスタと、Ｎビットのデータ・ワード・レジスタにおけるデータ・ワードに応答してデータ・ワードに対する均一ワード・データ・ビットを生成する均一検出回路であって、データ・ワードが均一であるとき、均一ワード・データ・ビットが第１の値を有する、均一検出回路と、各々がＭ個の行の１つに関連付けられ、関連する行に記憶されたデータ・ワードに対する均一ワード・データ・ビットを記憶するＭ個の均一検出ラッチを含み、Ｍ個の行に動作可能に接続されたＭビットの均一検出レジスタと、Ｍ個の行に動作可能に接続され、Ｍ個の行の各々に対する均一ワード・データ・ビットに応答して第１の値を有する均一ワード・データ・ビットに対する行の付勢を禁止するＭビットの行ドライバ装置と、を含む。
【０００８】
本発明の別の形態は、アレイにおける選択的な行付勢のための方法を提供する。この方法は、データ・ワードが均一であるかどうかを決定するステップと、データ・ワードが均一であるとき、均一ワード・データ・ビットを第１の値に設定するステップと、データ・ワードをアレイに記憶するステップと、均一ワード・データ・ビットが第１の値であるかどうかを決定するステップと、均一ワード・データ・ビットが第１の値であるとき、記憶されたデータ・ワードの付勢を禁止するステップとを含む。
【０００９】
本発明の更に別の形態では、アレイの選択的行付勢システムを提供する。このシステムは、ワード・データが均一であるかどうかを決定するための手段と、データ・ワードが均一であるとき、均一ワード・データ・ビットを第１の値に設定するための手段と、データ・ワードをアレイに記憶するための手段と、均一ワード・データ・ビットが第１の値であるかどうかを決定するための手段と、均一ワード・データ・ビットが第１の値であるとき、記憶されたデータ・ワードの付勢を禁止するための手段とを含む。
【００１０】
本発明に関する上記および他の特徴および利点は、添付図面に関連して現時点での好適な実施例に関する以下の詳細な説明を読むことによって更に明らかになるであろう。その詳細な説明および図面は単に本発明を例示したものであって、「特許請求の範囲」によって定義された発明の範囲およびその均等物を限定するものではない。
【発明を実施するための最良の形態】
【００１１】
図１は、本発明に従って形成された選択的行付勢システムのブロック図である。この選択的行付勢システムは、行に書込まれるべきデータ・ワードが均一であるときを検出し、均一ワード・データ・ビットを記憶する。均一ワード・データ・ビットは、当該データ・ワードを記憶したストレージ・アレイにおける行の付勢を禁止すべきかどうかを決定するためのものである。本明細書においては、データ・ワードを形成するビットがすべて「１」又はすべて「０」であるときに、そのデータ・ワードは「均一」であるとして定義される。
【００１２】
選択的行付勢システム１００は、Ｍ個の行１０４およびＮ個の列１０６を有するストレージ・アレイ１０２、Ｎ個のラッチ１０７を有するＮビットのデータ・ワード・レジスタ１０８、均一検出回路１１０、Ｍ個の均一検出ラッチ１１４を有するＭビットの均一検出レジスタ１１２、Ｍ個の行ドライバ１１７を有するＭビットの行ドライバ装置１１６、およびＮ個の列ドライバ１１９を有するＮビットの列ドライバ装置１１８を含む。Ｎビットのデータ・ワード・レジスタ１０８は、ストレージ・アレイ１０２のＮ個の列１０６に動作可能に接続される。均一検出回路１１０は、Ｎビットのデータ・ワード・レジスタ１０８におけるデータ・ワードに応答してそのデータ・ワードに対する均一ワード・データ・ビットを生成する。均一ワード・データ・ビットは、データ・ワードがすべて「１」またはすべて「０」のように均一であるときには第１の値を有し、データ・ワードが「１」および「０」混合体のように均一でないときには第２の値を有する。Ｍビットの均一検出レジスタ１１２はストレージ・アレイ１０２のＭ個の行１０４に動作可能に接続される。Ｍビットの均一検出レジスタ１１２におけるＭ個の均一検出ラッチ１１４の各々はストレージ・アレイ１０２のＭ個の行１０４の１つと関連付けられ、関連する行に記憶されたデータ・ワードに対する均一ワード・データ・ビットを記憶する。Ｍビットの行ドライバ装置１１６のＭ個の行ドライバ１１７は、ストレージ・アレイ１０２のワードラインとしてのＭ個の行１０４に動作可能に接続される。Ｍビットの行ドライバ装置１１６は、Ｍ個の行１０４の各々に対するＭ個の均一検出ラッチ１１４に記憶された均一なデータ・ワード・ビットに応答して、その均一ワード・データ・ビットが第１の値である行１０４の付勢を禁止する。Ｎビットの列ドライバ装置１１８のＮ個の列ドライバ１１９は、ストレージ・アレイ１０２のビットラインとしてのＮ個の列１０６に動作可能に接続される。ストレージ・アレイ１０２は、データ・ワードを記憶するための任意のストレージ・アレイであってもよい。例示的なストレージ・アレイは、静的ランダム・アクセス・メモリ（ＳＲＡＭ）アレイを含む。ストレージ・アレイがＳＲＡＭアレイに限定されず、動的ランダム・アクセス・メモリ（ＤＲＡＭ）アレイのような他のタイプのアレイであることも可能である。
【００１３】
動作時には、Ｎビット長のデータ・ワードがＮビットのデータ・ワード・レジスタ１０８にロードされる。そのデータ・ワードが均一であるかどうか、即ち、そのデータ・ワードが、或る特定のアプリケーションには望ましいようにすべて「１」又はすべて「０」であるかどうかを均一検出回路１１０が決定する。１つの実施例では、データ・ワードがすべて「１」であるときに、そのデータ・ワードは均一であると見なされる。別の実施例では、データ・ワードがすべて「０」であるときに、そのデータ・ワードは均一であると見なされる。データ・ワードが均一であるとき、均一検出回路１１０は均一ワード・データ・ビットを第１の値に設定する。データ・ワードが均一でないとき、均一検出回路１１０は均一ワード・データ・ビットを第２の値に設定する。データ・ワードがＭ個の行１０４の１つにロードされ、そのデータ・ワードと関連する均一ワード・データ・ビットが、そのデータ・ワードがロードされた行１０４と関連する均一検出ラッチ１１４にロードされる。そのデータ・ワードは、Ｍビットの行ドライバ装置１１６を選択的にイネーブルすること及びＮビットの列ドライバ装置１１８のすべてをイネーブルすることによって、ストレージ・アレイ１０２にロードされる。
【００１４】
均一ワード・データ・ビットは、読出しサイクル中、関連する行の付勢を禁止すべきかどうか決定するために使用することが可能である。Ｍ個の行の１つにおけるデータが均一であり、或る記憶された値を有する（従って、プリチャージ値がその記憶された値と同じである）とき、プリチャージ値がその記憶された値として読出されるので、その行は付勢される必要がない。１つの実施例では、Ｍ個の行１０４が、「１」として読出されるプリチャージ値を有する。Ｍ個の行の１つにおける記憶されたデータがすべて「１」ビットを有する均一のものであることを均一ワード・データ・ビットが表すとき、プリチャージ値は「１」となるので、その行を付勢する必要がない。その状況は、プリチャージ値が反対の状態であるときにも同様である。
【００１５】
更に別の例では、データ・ワード又はストレージ・アレイが複数の異なる部分に分割されるとき、均一ワード・データ・ビットを使用することも可能である。Ｍ個の行１０４は、６４ビット・データ・ワードと３２ビット・データ・ワードとの間で切り替わるアプリケーションのような異なるデータ・ワード長を有するアプリケーションで使用することができず、従って、３２ビット・アレイは３２ビット・アプリケーション中使用されない。Ｍ個の行の１つ又は複数に記憶されたデータが特定のアプリケーションにとっては望ましいすべて「０」または「１」のビットによって均一であるということを均一ワード・データ・ビットが表すとき、それらの行は使用されないので、それらの行を付勢する必要がない。この実施例では、データ・ワードが２つの３２ビットの行に分割され、各々が、関連する３２ビットの行の付勢を制御するそれ自身の均一ワード・データ・ビットを有する。可変長のデータ・ワードによる選択的ライン・ゲーティングの使用に関しては、図４に関連して後述する。
【００１６】
関連する行の付勢を禁止することによって生じ得るエネルギの節約は、ＳＲＡＭアレイの評価フェーズを詳細に調べることによって示すことが可能である。Ｎビットの列ドライバ装置１１８におけるＮ個の列ドライバ１１９が、ストレージ・アレイ１０２のビットラインとしてのＮ個の列１０６に動作可能に接続される。Ｍビットの行ドライバ装置１１６におけるＭ個の行ドライバ１１７が、ストレージ・アレイ１０２のワードラインとしてのＭ個の行１０４に動作可能に接続される。例示的なＳＲＡＭアレイに対するビットラインは、一般に、真数ラインおよび補数ラインを含む。読出しオペレーションでは、真数ラインおよび補数ラインの両方とも「高」にプリチャージされる。本発明の選択的行付勢がない場合、ワードラインが付勢されるとき、真数ラインまたは補数ラインのどちらかが「低」に放電し、従って、記憶されたデータ値を感知することが可能になる。これは、ワードラインを付勢する場合、及び「低」に放電した真数ラインまたは補数ラインを「高」に再充電する場合のいずれにおいてもエネルギを使用する。本発明の選択的行付勢によって、ワードラインの付勢が禁止されるので、真数ラインおよび補数ラインの両方とも「高」のままとなる。これは、ワードラインを付勢するエネルギ及び真数ラインまたは補数ラインを再充電するエネルギを節約する。書込みオペレーションでは、真数ラインおよび補数ラインが、記憶されるべきデータ値にとって適正な値（高−低または低−高）に設定されるので、ワードラインを付勢しないことによって、エネルギが節約される。
【００１７】
図２は、本発明に従って構成された選択的行付勢システムのための均一検出回路のブロック図であり、これにおける図１と同様の素子が同様の参照番号を共用する。この例では、均一検出回路はＮ入力ＯＲゲートである。
【００１８】
Ｎビットのデータ・ワード・レジスタ１０８は、ストレージ・アレイ１０２に記憶されるべきデータ・ワードを受けるためのＮ個のラッチ１０７を有する。Ｎ個のタッチ１０７の各々が、ライン１０９によって均一検出回路１１０の入力に動作可能に接続される。均一検出回路１１０は、この例では、Ｎ入力ＯＲゲートである。均一検出回路１１０の出力がライン１１１によってＭビットの均一検出レジスタ１１２におけるＭ個の均一検出ラッチ１１４に動作可能に接続される。均一検出回路１１０への１つ又は複数の入力が「１」であるとき、即ち、Ｎビットのデータ・ワード・レジスタ１０８が「１」のデータ・ビットを含むとき、均一検出回路１１０出力は「１」である。均一検出回路１１０へのすべての入力が「０」であるとき、均一検出回路１１０出力は「０」である。
【００１９】
動作時に、データ・ワードがＮビットのデータ・ワード・レジスタ１０８にロードされる。そのデータ・ワードが均一的に「０」でない時、即ち、Ｎ個のラッチ１０７のいずれかが「１」であるとき、Ｍビットの均一検出レジスタ１１２における均一検出ラッチ１１４に供給される均一検出回路１１０出力は「１」である。そのデータ・ワードが均一的に「０」である時、即ち、Ｎ個のラッチ１０７すべてが「０」であるとき、Ｍビットの均一検出レジスタ１１２における均一検出ラッチ１１４に供給される均一検出回路１１０出力は「０」である。データ・ワードがストレージ・アレイ１０２にロードされるとき、均一ワード・データ・ビットである均一検出回路１１０の出力が、ストレージ・アレイ１０２の当該行１０４と関連する、Ｍビットの均一検出レジスタ１１２における均一検出ラッチ１１４にロードされる。均一検出ラッチ１１４に記憶された均一ワード・データ・ビットは、いまや、ストレージ・アレイ１０２の関連する行１０４の付勢が禁止されるべきか又は許容されるべきかを制御するために使用可能である。均一検出回路１１０が任意の論理ゲートであってもよいこと、または、特定のアプリケーションに対して選択された論理ゲートと、ストレージ・アレイ１０２の関連する行１０４に記憶された均一及び非均一データ・ワードに均一ワード・データ・ビットの所望の値を提供するように選択された論理ゲートとの組合せであってもよいことは、当業者には明らかであろう。例えば、Ｍ個のラッチ１０７すべてが「０」であるときに、Ｍビットの均一検出レジスタ１１２におけるＭ個の均一検出ラッチ１１４が「１」となるように、均一検出回路１１０の出力を反転させることも可能である。
【００２０】
図３は、本発明に従って構成された選択的行付勢システムのためのＭビットの行ドライバ装置および均一検出レジスタのブロック図であり、これにおける図１と同様の素子が同様の参照番号を共用する。この例では、Ｍビットの行ドライバ装置およびゼロ検出レジスタは共にストレージ・アレイのＭ個の行における付勢を制御するためにゲートされる。
【００２１】
Ｍビットの均一検出レジスタ１１２はストレージ・アレイ１０２のＭ個の行１０４と関連する均一ワード・データ・ビットを記憶するためのＭ個の均一検出ラッチ１１４を有する。Ｍビットの行ドライバ装置１１６はＭ個の行ドライバ１１７の出力によってＭ個の行１０４の付勢を制御する。Ｍ個の均一検出ラッチ１１４における均一ワード・データ・ビット及びＭ個の行ドライバ１１７の出力は、それぞれ、均一入力１３４及びドライバ入力１３２によってＭ個の行制御ロジック１３０に供給される。この場合、ＡＮＤゲートであるＭ個の行制御ロジック１３０は、関連する行１０４の付勢が禁止されるか又は許容されるかを決定する。この例では、均一入力１３４及びドライバ入力１３２の両方が「１」であるときにだけ、制御入力１３６は「１」になる。従って、均一入力１３４が「１」でない場合、制御入力１３６は「０」に設定され、関連する行１０４は付勢されない。
【００２２】
Ｍ個の行制御ロジック１３０が任意の論理ゲートであってもよいこと、或いは、特定のアプリケーションのために選択された論理ゲートの組合せであってもよいことは当業者には明らかであろう。Ｍ個の行制御ロジック１３０は、Ｍビットの行ドライバ装置１１６における関連するＭ個の行ドライバ１１７の出力に対して所望の値の制御出力１３６をＭ個の行１０４に供給するために、ストレージ・アレイ１０２の関連するＭ個の行１０４に記憶された均一及び非均一データ・ワードに関する均一ワード・データ・ビットと組み合わせて供給するように選択されることも可能である。
【００２３】
図４は、選択的行付勢システムを使用する、複数の部分に分割されたアレイ構造のブロック図であり、これにおける図１と同様の素子が同様の参照番号を共用する。この例では、選択的ライン・ゲーティングは、使用されないストレージ・アレイの不必要な付勢のない可変長のデータ・ワードの使用を可能にする。
【００２４】
複数アレイの選択的行付勢システム３００が第１アレイの選択的行付勢システム１００及び第２アレイの選択的行付勢システム２００を含む。第１アレイの選択的行付勢システム１００は、Ｍ個の行１０４およびＮ個の列１０６を有するストレージ・アレイ１０２、Ｎビットのデータ・ワード・レジスタ１０８、均一検出回路１１０、Ｍビットの均一検出レジスタ１１２、Ｍビットの行ドライバ装置１１６、およびＮビットの列ドライバ装置１１８を含む。第２アレイの選択的行付勢システム２００は、Ｉ個の行２０４およびＪ個の列２０６を有するストレージ・アレイ２０２、Ｊビットのデータ・ワード・レジスタ２０８、均一検出回路２１０、Ｉビットの均一検出レジスタ２１２、Ｉビットの行ドライバ装置２１６、およびＪビットの列ドライバ装置２１８を含む。この例では、データ・ワードがデータ入力２５０を介して順次に入力され、Ｎビットのデータ・ワード・レジスタ１０８及びデータ接続線２５２を通して前進し、Ｎビットのデータ・ワード・レジスタ１０８及びＪビットのデータ・ワード・レジスタ２０８に保持される。データ・ワードがＪ＋Ｎビット長であるとき、非均一のデータがＮビットのデータ・ワード・レジスタ１０８及びＪビットのデータ・ワード・レジスタ２０８の両方に存在する。もう１つの例では、データ・ワードがＮビット長であるとき、非均一のデータがＮビットのデータ・ワード・レジスタ１０８に存在し、Ｊビットのデータ・ワード・レジスタ２０８はすべて「０」又はすべて「１」のような均一のデータを含む。
【００２５】
複数アレイの選択的行付勢システム３００の有用性を示す１つの例は、６４ビット・コンピュータ上で稼動する３２ビット・アプリケーションである。動作時に、３２ビットのデータ・ワードがデータ入力２５０を介してＮビットのデータ・ワード・レジスタ１０８にロードされる。Ｎビットのデータ・ワード・レジスタ１０８におけるデータ・ワードが使用され、しかも非均一であるので、そのワード・データ・ビットは「１」または「０」の混合体である。Ｊビットのデータ・ワード・レジスタ２０８におけるデータ・ワードは使用されず、しかも均一であるので、各ワード・データ・ビットは「０」という例示的な値を有する。均一検出回路２１０は、図２に関して説明したように、Ｊ入力ＯＲゲートであってもよい。図４を参照すると、均一検出回路２１０は、Ｊビットのデータ・ワード・レジスタ２０８における均一のデータ・ワードに対する均一ワード・データ・ビットとして「０」を生成する。その均一ワード・データ・ビットは、ストレージ・アレイ２０２に均一なデータ・ワードを記憶することに関連してＩビットの均一検出レジスタ２１２に記憶される。Ｉビットの均一検出レジスタ２１２における「０」は関連する行２０４の付勢を禁止する。ストレージ・アレイ２０２は３２ビット・アプリケーションにとって不必要であるので、Ｉビットの均一検出レジスタ２１２における均一ワード・データ・ビットは「０」になり、ストレージ・アレイ２０２の付勢は禁止される。Ｍビットの均一検出レジスタ１１２における均一ワード・データ・ビットは一般には「１」となり、従ってストレージ・アレイ１０２の付勢は許容される。
【００２６】
アプリケーションが６４ビット・アプリケーションであるとき、Ｎビットのデータ・ワード・レジスタ１０８及びＪビットのデータ・ワード・レジスタ２０８の両方が非均一データ・ワード、即ち、６４ビット・データ・ワードにおける２つの３２ビット部分を受ける。均一検出回路１１０および均一検出回路２１０は、均一ワード・データ・ビットとしてＭビットの均一検出レジスタ１１２およびＩビットの均一検出レジスタ２１２に「１」をロードし、従って、ストレージ・アレイ１０２およびストレージ・アレイ２０２の両方とも非均一なデータを含むので、それらの両方の付勢が許容される。３２ビット・アプリケーション又は６４ビット・アプリケーションが１２８ビット・コンピュータにおいて稼動する場合にも同様の方法を使用することが可能である。
【００２７】
希望次第で、特定のアプリケーションに対する選択的ライン・ゲーティングを伴う複数アレイのストレージを設計することも可能であることは当業者には明らかであろう。１つの実施例では、上記のように６４ビット又は１２８ビットのコンピュータ・システムにおける３２ビット・アプリケーションのような、データの一部分がすべてのアプリケーションにおいて使用され得ないという任意の長さのデータ・ストリングに適応させるために、多くの選択的行付勢システムを動作可能に接続することも可能である。同様に、ソフトウェアは６４ビット・ワードを使用するが、ストレージ又はバスは２５６ビットの４倍長ワード構成または５１２ビット・ワードのような長いワードを使用する場合、選択的ライン・ゲーティングを伴う複数のアレイ・ストレージを使用することも可能である。別の実施例では、ストレージ・アレイ１０２及び２０２は単一のストレージ・アレイの一部分であってもよい。更に別の実施例では、Ｎビットのデータ・ワード・レジスタ１０８及びＪビットのデータ・ワード・レジスタ２０８が単一のワード・レジスタの一部分であってもよい。更に別の実施例では、ストレージ・アレイ１０２及び２０２が、異なる数の行又は列を有する、異なるサイズ又は形状のものでもよい。エネルギを節約するためにアレイを均一に分割することが一般的ではないということは当業者には明らかであろう。アレイは、特定のアプリケーションにとって望ましいように非均一に分割され得るものである。
【００２８】
図５及び図６は、それぞれ、本発明の実施例による選択的行付勢方法に関する均一ワード・データ・ビットの設定及び読出しのためのフローチャートである。均一ワード・データ・ビットの設定方法はブロック５００において開始する。ブロック５０２において、データ・ワードが均一であるかどうかが決定される。１つの実施例では、データ・ワードがワード・ビットを含み、データ・ワードが均一であるかどうかのブロック５０２における決定はワード・ビットをＯＲすることを含む。データ・ワードが均一であるとき、ブロック５０４において均一ワード・データ・ビットが第１の値に設定される。１つの実施例では、データ・ワードが均一でないとき、ブロック５０６において、均一ワード・データ・ビットが第２の値に設定される。ブロック５０８において、データ・ワードがアレイに記憶され、ブロック５１０において、均一ワード・データ・ビットの設定方法が終了する。
【００２９】
読出し方法はブロック５２０において開始する。ブロック５２２において、均一ワード・データ・ビットが第１の値であるかどうかが決定される。均一ワード・データ・ビットが第１の値であるとき、ブロック５２４において、記憶されたデータ・ワードの付勢が禁止され、ブロック５２６において、プリチャージ状態に基づいて、ワードが読出される。１つの実施例では、均一ワード・データ・ビットが第１の値でないとき、即ち、均一ワード・データ・ビットが第２の値であるとき、ブロック５２８において、記憶されたデータ・ワードの付勢が許され、記憶されたデータ・ワードがブロック５３０において読出される。読出し方法はブロック５３２において終了する。
【００３０】
図面および説明は本発明の特定の応用例および実施例を示すものであって、発明の範囲を限定することを意図するものではないことを留意することが重要である。１つの例では、種々のオペレーションが上記の種々のロジックの組合せおよび種々のロジックの状態を使用することができる。別の例では、行ドライバ装置よりもむしろ列ドライバ装置に均一検出レジスタを動作可能に接続することによって、行方向よりも列方向にオペレーションを行うことが可能である。本明細書を読み、添付図面を見れば、本発明の種々の面を持った他の実施例が可能であること、およびそのような実施例が意図され、それが本発明の範囲内にあることは、当業者には容易に明らかとなるであろう。
【００３１】
本願において開示された発明の実施例は現時点では好適なものであると考えられるが、本発明の真意および範囲から逸脱することなく、種々の変更および修正を施すことも可能である。本発明の範囲は「特許請求の範囲」において表され、均等物の意味および範囲内にあるすべての変更がこれに包含されるものと考えられる。
【図面の簡単な説明】
【００３２】
【図１】本発明に従って形成された選択的行付勢システムのブロック図である。
【図２】本発明に従って形成された選択的行付勢システムのための均一検出回路のブロック図である。
【図３】本発明に従って形成された選択的行付勢システムのためのＭビット長行ドライバ装置およびゼロ検出レジスタのブロック図である。
【図４】本発明に従って形成された選択的行付勢システムを使用して複数の部分に分割されたアレイ構造のブロック図である。
【図５】本発明による選択的行付勢方法のための均一ワード・データ・ビットの設定に関するフローチャートである。
【図６】本発明による選択的行付勢方法のための均一ワード・データ・ビットの読出しに関するフローチャートである。
【符号の説明】
【００３３】
１００  選択的行付勢システム
１０２  ストレージ・アレイ
１０４  行
１０６  列
１０７  ラッチ
１０８  データ・ワード・レジスタ
１１０  均一検出回路
１１２  均一検出レジスタ
１１４  均一検出ラッチ
１１６  行ドライバ装置
１１７  行ドライバ
１１８  列ドライバ装置
１１９  列ドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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