(57)【要約】【課題】オーバサンプリングＤ／Ａ変換器の小型化、低消費電力化を実現する。【解決手段】オーバサンプリングＤ／Ａ変換器は、周波数４ｋＨｚまでの信号を１４ビットに変換したデジタルデータをＤ／Ａ変換するものであり、混合型変調方式の変調器を備える。混合型変調器は、加算器２０１、予測フィルタ２０２、ノイズシェイプフィルタ２０３、量子化器２０４及び遅延器２０５にて構成される。本構成における変調器は、１４ビットのデジタルデータのうち１１ビットのみを入力とする。また、６ビットの積分器で予測フィルタ２０２が構成され、該６ビットの予測信号のうち３ビットのみをフィードバックする。これにより、加算器２０１のビット数が１４ビット入力に対して３ビットに、ノイズシェイプフィルタ２０３用の積分器のビット数が１４ビット入力に対して１１ビットにそれぞれ低減される。【選択図】図１
2007143196.tif 000002
【特許請求の範囲】
【請求項１】
入力部でＤ／Ａ機能を兼用するスイッチトキャパシタ積分器において、
デジタルデータの最上位ビットにより選択されるプラス側又はマイナス側の基準電圧を、クロックによって周期的にサンプリングすると共に、クロックの他のタイミングによって周期的にアナロググランド電位に接続されるサンプリングキャパシタと、
２進重み付けされた容量値を持つ複数のキャパシタと、
各々デジタルデータに応じてアナロググランド電位又は積分キャパシタの何れか一方に接続されるスイッチ群とを備え、
前記複数のキャパシタの一端を前記サンプリングキャパシタに共通接続し、他端を前記スイッチ群に接続したことを特徴とするスイッチトキャパシタ積分器。
【請求項２】
入力部でＤ／Ａ機能を兼用するスイッチトキャパシタ積分器において、
デジタルデータの最上位ビットにより選択されるプラス側又はマイナス側の基準電圧を、クロックによって周期的にサンプリングするための第１のスイッチング手段と、
一端を第１のスイッチング手段に接続すると共に、他端をクロックによって周期的に開閉する第２のスイッチング手段を介してアナロググランド電位に接続したサンプリングキャパシタと、
２進重み付けされた容量値を持つ複数のキャパシタと、
各々デジタルデータに応じて、アナロググランド電位か又は積分キャパシタへ電荷を転送するための第３のスイッチング手段かの何れか一方に接続されるスイッチ群とを備え、
前記複数のキャパシタの一端を前記サンプリングキャパシタと前記第２のスイッチング手段との接点に共通接続し、他端を前記スイッチ群に接続したことを特徴とするスイッチトキャパシタ積分器。
【請求項３】
請求項１又は２に記載のスイッチトキャパシタ積分器を用い、量子化ノイズを除去するためのノイズ除去フィルタを構成するオーバサンプリングＤ／Ａ変換器。
【請求項４】
請求項１又は２に記載のスイッチトキャパシタ積分器を用いて変調器を構成するオーバサンプリングＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号をアナログ信号に変換するＤ／Ａ変換器又は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器のうち、サンプリング定理より高い周波数でサンプリングすることによって、高分解能を得るオーバサンプリング変換方式のＤ／Ａ変換器及びＡ／Ｄ変換器と、これら変換器の構成に用いられるスイッチトキャパシタ積分器に関するものである。
【背景技術】
【０００２】
アナログ値をデジタル値に変換するＡ／Ｄ変換器、及びデジタル値をアナログ値に変換するＤ／Ａ変換器のうち、オーバサンプリング変換方式は、サンプリング定理より高い周波数でサンプリングすることによって高分解能を得る変換方式であり、動作原理等の詳細は、非特許文献１等で述べられている。
【０００３】
図１１は、オーバサンプリングＤ／Ａ変換器の一般的構成図である。図１１において、補間フィルタ１０は、通常のサンプリング周波数のデジタルデータからサンプリング周波数を向上させたデジタルデータを得るための回路、変調器２０は、補間フィルタ１０で得られた高速高分解能なデジタルデータから高速低分解能なデジタルデータを得るための回路、Ｄ／Ａ回路３０は、変調器２０で得られた高速低分解能なデジタルデータをアナログ値に変換するための回路、ノイズ除去フィルタ４０は、変調器２０で高分解能なデータを低分解能なデータに変換した際に生じる量子化ノイズを除去するための回路である。
【０００４】
一般に図１１の変調器２０にはフィードバックループのフィルタの位置によって、図１２（ａ）に示すΔ変調器、図１２（ｂ）に示すΔΣ変調器、図１２（ｃ）に示す混合型変調器の３種類がある。ここで各変調器の概要として、図１２（ａ）のΔ変調器は、加算器２１１、予測フィルタ２１２、量子化器２１４及び遅延器２１５にて構成され、入力信号と予測フィルタ２１２の出力との差を量子化する。図１２（ｂ）のΔΣ変調器は、加算器２１１、ノイズシェイプフィルタ２１３、量子化器２１４及び遅延器２１５にて構成され、入力信号と出力との差をとってこれをノイズシェイプフィルタ２１３でフィルタ処理し、そのフィルタ出力が最小となるようにフィードバック制御する。また、図１２（ｃ）の混合型変調器は、上記（ａ）及び（ｂ）を混合し、予測フィルタ２１２とノイズシェイプフィルタ２１３とを内蔵する。
【０００５】
はじめに、周波数４ｋＨｚまでの信号を１４ビットに変換したデジタルデータを、混合型変調によりＤ／Ａ変換する場合を例に、変調器の従来技術を説明する。
先に示した非特許文献１によると、図１２（ｃ）に示す混合型変調器の予測フィルタ２１２及びノイズシェイプフィルタ２１３を最も一般的且つ簡単な積分器で実現し、量子化器２１４を１ビットで構成した場合（ブロック図を図１３に示す）、オーバサンプリング比は１２８、予測フィルタ２１２を実現する積分器の出力は６ビットで実現できる。
【０００６】
従って、図１３中に丸数字で示したように、混合型変調器を構成する加算器２１１及びノイズシェイプフィルタ２１３を実現する積分器の演算ビット数が１４ビット、量子化器２１４の出力が１ビット、予測フィルタ２１２を実現する積分器の出力が６ビットとなる。
【０００７】
特許文献１に示されるオーバサンプリングＤ／Ａ変換器の構成を図１４に示す。この構成もフィルタの接続位置から見て混合型変調器の一種であるが、今考えている入力１４ビット、量子化器２１４の出力１ビットと条件が異なり、入力１６ビット、量子化器２１４の出力９ビットで構成されている。しかしながら、これら従来の構成では図１３や図１４の如く、入力のビット数と、加算器２１１のビット数と、ノイズシェイプフィルタ２１３用の積分器のビット数とが等しいのが一般的である。
【０００８】
図１３又は図１４の構成で、回路規模を見積もると演算ビット数の多い加算器や遅延器が大きくなる。また、加算器は１ビットずつ加算結果とキャリィとを計算し順番に次のビットを計算していく構成が一般的であるため、出力確定に時間を要するだけでなく、出力確定までの間に出力が揺らぐ可能性がある。出力が揺らぐと、その度に加算器の出力に貫通電流が流れて不要な電力を消費し、回路全体の消費電力も増加する。
【０００９】
この回路規模と消費電力の問題は、演算のビット数が大きければ大きい程問題となる。逆に言えば、演算ビット数を低減できれば、それだけ回路規模と消費電力が低減できることになる。以上のように、従来技術による変調器に関しては演算ビット数が多いと回路規模、消費電力が大きくなるという問題がある。
【００１０】
次に、図１３の混合型変調器の出力をＤ／Ａし、量子化ノイズを除去するフィルタ（図１１の構成における、Ｄ／Ａ回路３０とノイズ除去フィルタ４０）の従来の構成について説明する。
【００１１】
図１３の混合型変調器は、量子化ノイズの周波数特性が１次の高域通過特性を示すため、ノイズ除去フィルタは一般に２次のローパスフィルタが用いられる。また、ＬＳＩへの内蔵を容易にするため、ノイズ除去フイルタはスイッチトキャパシタ回路で実現されるのが一般的である。スイッチトキャパシタ回路による２次ローパスフィルタの構成法は、種々提案されており、非特許文献２などに述べられている。
【００１２】
例えば、図１５（ａ）の受動ＲＬＣフィルタを模擬することにより、図１５（ｂ）のように２次ローパスフィルタがスイッチトキャパシタ回路で構成される。即ち、図１５（ｂ）では、アナログスイッチ４０１〜４１２、サンプリングキャパシタ４２１〜４２４、演算増幅器４３０，４４０、及び積分キャパシタ４３１，４４１により２次ローパスフィルタが構成される。なお、図１５（ｂ）において、各々のアナログスイッチ４０１〜４１２は四角の中の数字に示したクロックでオンするスイッチであり、クロック１及び２は、図１６に示すように、互いに'１'のレベルが重なり合わないような非重複時間を持つ２相クロックである。
【００１３】
図１５（ｂ）のようにノイズ除去フィルタをスイッチトキャパシタ回路で実現した場合、フィルタの入力部にキャパシタを複数個設け、変調器の出力のデジタルデータに応じて複数個のキャパシタの接続をスイッチで切り替えてＤ／Ａを実現することも可能となる。この場合、Ｄ／Ａ変換用に新たにバッファ回路を設けるなどの必要が無く、消費電力の面で有利となる。
【００１４】
図１５（ｂ）の１段目の積分器は、信号入力と１段目の積分器の出力自身と２段目の積分器の出力との３つを入力とする３入力の積分器であるが、簡単のために図１７に示す１入力の積分器で、Ｄ／Ａの実現法についてもう少し詳しく説明する。
【００１５】
図１７の積分器において、２相クロックの'１'のタイミングでサンプリングキャパシタ４２１（容量値をＣ１とする）に蓄えられる電荷Ｃ１×Ｖｉｎが、２相クロックの'２'のタイミングで積分キャパシタ４３１（容量値をＣ０とする）に転送される。そのため、この時の積分器出力の変化分ΔＶｏｕｔとして、電荷保存則より（１）式が得られる。
ΔVout=Vin×(C1/C0)
…（１）
一方、積分器の入力部でＤ／Ａを実現した回路図の１例は、特許文献２に従来技術として記載されている。特許文献２はオーバサンプリングＡ／Ｄ変換器の変調器部分の回路に関するもので、この従来技術における積分器も入力とフィードバック信号とを入力とする２入力の積分器である。ここでも簡単のため、Ｄ／Ａを実現している入力の方法を取り出して考える。この場合の回路図を図１８に示す。
【００１６】
図１８の積分器において、２進重み付けされたキャパシタアレイ４５０は、各々１６Ｃ１，８Ｃ１，４Ｃ１，２Ｃ１，Ｃ１の容量を持つ複数のキャパシタにて構成されている。そして、図示しない制御ロジックにより、Ｄ／Ａされるべきデジタルデータに応じてスイッチ群４５１の各スイッチが切り替えられる。キャパシタアレイ４５０の共通端子には、演算増幅器４５２、積分キャパシタ４５３、及びアナログスイッチ４５４，４５５からなる積分回路が接続されている。
【００１７】
かかる場合、Ｄ／Ａされるべきデジタルデータの最上位ビットが'１'であり、以下のビットが各々'１'なら各々１６Ｃ１〜Ｃ１のキャパシタをプラスの基準電圧（＋Ｖｒ）側に、以下のビットが各々'０'なら各々１６Ｃ１〜Ｃ１のキャパシタに接続されるスイッチをどちらもオフさせる。Ｄ／Ａされるべきデジタルデータの最上位ビットが'０'であり、以下のビットが各々'１'なら各々１６Ｃ１〜Ｃ１のキャパシタをマイナスの基準電圧（−Ｖｒ）側に、以下のビット数が各々'０'なら各々１６Ｃ１〜Ｃ１のキャパシタに接続されるスイッチをどちらもオフさせる。
【００１８】
このように各スイッチを切り替える場合、２相クロックの'１'のタイミングでキャパシタアレイ４５０にサンプリングされる電荷は、Ｄ／Ａされるべきデジタルデータを最上位ビットから'Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０'と表すと、
(D0・C1+2・D1・C1+4・D2・C1+8・D3・C1+16・D4・C1)・(±Vr)
と表される。但し、±はＤ５が'１'の時プラス、Ｄ５が'０'の時マイナスである。
【００１９】
この電荷が積分キャパシタ４５３に転送されるので、（１）式に対応する出力電圧の変化分ΔＶｏｕｔは、
ΔVout=(D0・C1+2・D1・C1+4・D2・C1+8・D3・C1+16・D4・C1)・(±Vr)/(32・C0)
となり、図１８の構成で、Ｄ／Ａが実現できることが分かる。
【００２０】
しかし、図１８の構成では、６ビットのＤ／Ａを実現する場合、−Ｖｒ〜＋Ｖｒの電圧範囲を２の６乗、即ち６４分割する必要があり、積分キャパシタ４５３の容量値は図示の通りＣ０の３２倍となってしまう。
【００２１】
図１５（ｂ）の２次ローパスフィルタに図１８の積分器を適用させた場合、積分キャパシタ４３１と積分器の出力をサンプルするためのサンプリングキャパシタ４２２との容量比（Ｃ０／Ｃ２）、及び積分キャパシタ４４１と２段目の積分器の出力をサンプルするためのサンプリングキャパシタ４２３との容量比（Ｃ０／Ｃ３）は一定にしなければならないので、積分キャパシタの容量値Ｃ０を３２倍すると、サンプリングキャパシタ４２２，４２３の容量値Ｃ２，Ｃ３も３２倍しなければならない。各キャパシタの容量値Ｃ０，Ｃ１，Ｃ２，Ｃ３そのものを小さくするとキャパシタの比精度が悪化するために容量値を小さくすることはできず、回路のチップ面積が増大するという問題が生じる。
【００２２】
この問題を解決するため、特許文献２では図１９のような積分器が提案されている。なお、図１９も１入力の積分器部分のみを取り出した図である。図１９の積分器は図１８の一部を変更して構成され、キャパシタアレイ４５０の共通端子と演算増幅器４５２の反転入力端子との間に、容量値Ｃ１のキャパシタ４６１と、２相クロックによりオン／オフされるアナログスイッチ４６２〜４６４とが接続されている。
【００２３】
図１９は「５ビットのＤ／Ａ」を兼ねた積分器であり、上記特許文献２と同様、キャパシタアレイ４５０は各々スイッチ群４５１によって「基準電圧＋Ｖｒ、又は、−Ｖｒの何れかへ接続される」ものとする。つまり、２進重み付けされたキャパシタアレイ４５０の接続は、対応するデジタルデータが'１'なら＋Ｖｒ側に、対応するデジタルデータが'０'なら−Ｖｒ側に各々接続するものと考えてみる。
【００２４】
この場合、図１９の２相クロックの'２'のタイミングにおける等価回路は図２０（ａ）となる。図２０（ａ）において、キャパシタアレイ４５０の＋Ｖｒ側に接続されたキャパシタ４７１（容量値＝Ｃｐ）と−Ｖｒ側に接続されたキャパシタ４７２（容量値＝Ｃｍ）との接点電圧をＶｘとすると、キルヒホッフの電流則より、
sCp(Vr-Vx)+sCm(-Vr-Vx)+sC1(0−Vx)=0          …（２）
を得る。（２）式よりＶｘを求めることにより、図２０（ａ）のキャパシタ４６１に蓄えられる電荷Ｑｓ１は、
【００２５】
【数１】
2007143196.tif 000003
と求められる。積分キャパシタ４５３の電荷の変化分は電荷保存則より−Ｑｓ１に等しいので、出力電圧の変化分ΔＶｏｕｔは、
【００２６】
【数２】
2007143196.tif 000004
となる。（３）式では、例えばＣｐ＋Ｃｍ＝３１Ｃ１、Ｃｐ−Ｃｍ＝２Ｃ１を解くとＣｐ＝１６．５Ｃ１、Ｃｍ＝１４．５Ｃ１となるなど、２／３２，４／３２，…３０／３２は実現できない。これは、特許文献２に記載の通り図１９の構成では、５ビットのＤ／Ａしか実現できないことを意味する（但し、特許文献２の従来構成では、スイッチの接続により６ビットＤ／Ａが実現できる）。
【００２７】
従って、今、欲しい６ビットＤ／Ａを実現するためには、図１９の構成に対して、２進重み付けされたキャパシタアレイ４５０に更に１ビット追加して、３２Ｃ１を加える必要があり、図１９の入力部の総容量は３２Ｃ１から６４Ｃ１となりこの部分のチップ面積が倍増する。
【００２８】
なお、図１９において、キャパシタアレイ４５０は各々スイッチ群４５１によって「基準電圧＋Ｖｒ、又は、−Ｖｒの何れかへ接続される」ものと考えたが、図１８で説明したように、
・Ｄ／Ａされるべきデジタルデータの最上位ビットが'１'であり、以下のビットが各々'１'なら各々１６Ｃ１〜Ｃ１のキャパシタをプラスの基準電圧（＋Ｖｒ）側に、以下のビットが各々'０'なら各々１６Ｃ１〜Ｃ１のキャパシタに接続されるスイッチをどちらもオフさせる。
・Ｄ／Ａされるべきデジタルデータの最上位ビットが'０'であり、以下のビットが各々'１'なら各々１６Ｃ１〜Ｃ１のキャパシタをマイナスの基準電圧（−Ｖｒ）側に、以下のビットが各々'１'なら各々１６Ｃ１〜Ｃ１のキャパシタに接続されるスイッチをどちらもオフさせる。
という接続をした場合を考えてみる。
【００２９】
この場合、２相クロックの'２'のタイミングにおける図１９の等価回路は、図２０（ｂ）となり、更に図２０（ｂ）の等価回路は図２０（ｃ）となる。図２０（ｃ）より、入力側の等価キャパシタ４７５（容量値＝Ｃｓ）にサンプリングされる電荷Ｑｓは、
【００３０】
【数３】
2007143196.tif 000005
となる。積分キャパシタ４５３の電荷の変化分は電荷保存則より−Ｑｓに等しいので、出力電圧の変化分ΔＶｏｕｔは、
【００３１】
【数４】
2007143196.tif 000006
となる。（４）式から分かるように、この構成では、例えば、Ｖｒの３２分の１の電圧は実現できない（このようなスイッチの接続では、Ｄ／Ａの機能を満足しないと考えられる）。
【００３２】
以上のように、ノイズ除去フィルタの入力部でＤ／Ａを実現しようとすると、新たなバッファ回路等必要なく低消費電力化が実現できるが、この場合、積分キャパシタのチップの面積が大きくなりコストアップを招く。この問題を解決するべく上述の通り、特許文献２が提案されているが、同文献２の構成では、Ｄ／Ａ実現のために積分器入力部のキャパシタ面積が大きくなりコストアップを招く。
【非特許文献１】湯川彰著、「オーバサンプリングＡ−Ｄ変換技術」、日経ＢＰ社
【非特許文献２】武部幹、岩田穆、高橋宣明、国枝博昭共著「スイッチトキャパシタ回路」現代工学社
【特許文献１】特公平６−９７７４３号公報
【特許文献２】特公平７−７９２４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００３３】
上述の如く、オーバサンプリングＤ／Ａ変換器の変調器については、演算ビット数が大きいため、回路規模、消費電力が大きくなるといった問題が生じる。また、変調器の出力をＤ／Ａする機能をノイズ除去フィルタで実現しようとした場合、ＬＳＩのチップ面積が増大するという問題が生じる。
【００３４】
本発明の目的は、オーバサンプリングＡ／Ｄ変換器の変調器の構成等に用いられるスイッチトキャパシタ積分器の小型化を実現することである。
【課題を解決するための手段】
【００３５】
請求項１に記載の発明では、入力部でＤ／Ａ機能を兼用するスイッチトキャパシタ積分器において、デジタルデータの最上位ビットにより選択されるプラス側又はマイナス側の基準電圧を、クロックによって周期的にサンプリングすると共に、クロックの他のタイミングによって周期的にアナロググランド電位に接続されるサンプリングキャパシタと、２進重み付けされた容量値を持つ複数のキャパシタと、各々デジタルデータに応じてアナロググランド電位又は積分キャパシタの何れか一方に接続されるスイッチ群とを備え、前記複数のキャパシタの一端を前記サンプリングキャパシタに共通接続し、他端を前記スイッチ群に接続している。
【００３６】
上記構成によれば、サンプリングキャパシタには、デジタルデータの最上位ビットにより選択されるプラス側又はマイナス側の基準電圧がクロックによって周期的にサンプリングされ、クロックの他のタイミングで当該サンプリングキャパシタがアナロググランド電位に接続される。また、各々デジタルデータに応じてスイッチ群が選択的に開閉されると、２進重み付けされた複数のキャパシタに当該デジタルデータに対応する電荷が蓄えられ、その電荷が積分キャパシタに転送される。これにより、スイッチトキャパシタ積分器の入力部においてＤ／Ａ機能が実現される。
【００３７】
２進重み付けされた複数のキャパシタから積分キャパシタへ転送される電荷は、スイッチ群が選択的に閉鎖（オン）される時にこれら複数のキャパシタに蓄えられる電荷のみであり、この転送される電荷により所望の積分器出力が得られる。この場合、当該積分器の入力部における複数のキャパシタや積分キャパシタの容量値を増加させることなくＤ／Ａの機能を実現し、回路面積増加を最小限とする。その結果、スイッチトキャパシタ積分器の小型化を実現することができる。
【００３８】
請求項２に記載の発明では、入力部でＤ／Ａ機能を兼用するスイッチトキャパシタ積分器において、デジタルデータの最上位ビットにより選択されるプラス側又はマイナス側の基準電圧を、クロックによって周期的にサンプリングするための第１のスイッチング手段と、一端を第１のスイッチング手段に接続すると共に、他端をクロックによって周期的に開閉する第２のスイッチング手段を介してアナロググランド電位に接続したサンプリングキャパシタと、２進重み付けされた容量値を持つ複数のキャパシタと、各々デジタルデータに応じて、アナロググランド電位か又は積分キャパシタへ電荷を転送するための第３のスイッチング手段かの何れか一方に接続されるスイッチ群とを備え、前記複数のキャパシタの一端を前記サンプリングキャパシタと前記第２のスイッチング手段との接点に共通接続し、他端を前記スイッチ群に接続している。
【００３９】
サンプリングキャパシタには、第１のスイッチング手段の閉動作に伴い、デジタルデータの最上位ビットにより選択されるプラス側又はマイナス側の基準電圧がサンプリングされ、第２のスイッチング手段が開放されると該サンプリングキャパシタがアナロググランド電位に接続される。また、各々デジタルデータに応じてスイッチ群が選択的に開閉されると、２進重み付けされた複数のキャパシタに当該デジタルデータに対応する電荷が蓄えられ、その電荷が第３のスイッチング手段を介して積分キャパシタに転送される。これにより、スイッチトキャパシタ積分器の入力部においてＤ／Ａ機能が実現される。
【００４０】
２進重み付けされた複数のキャパシタから積分キャパシタへ転送される電荷は、スイッチ群が選択的に閉鎖（オン）される時にこれら複数のキャパシタに蓄えられる電荷のみであり、この転送される電荷により所望の積分器出力が得られる。この場合、当該積分器の入力部における複数のキャパシタや積分キャパシタの容量値を増加させることなくＤ／Ａの機能を実現し、回路面積増加を最小限とする。その結果、スイッチトキャパシタ積分器の小型化を実現することができる。
【００４１】
請求項３に記載の発明は、オーバサンプリングＤ／Ａ変換器に関するものであり、請求項１又は２に記載のスイッチトキャパシタ積分器を用い、量子化ノイズを除去するためのノイズ除去フィルタを構成する。本構成によれば、変調器の出力をＤ／Ａするための機能をノイズ除去フィルタで実現する場合において、同ノイズ除去フィルタの小型化を図り、ひいてはオーバサンプリングＤ／Ａ変換器としての小型化を図ることができる。
【００４２】
請求項４に記載の発明は、アナログ信号をデジタル信号に変換するためのオーバサンプリングＡ／Ｄ変換器に関するものであり、請求項１又は２に記載のスイッチトキャパシタ積分器を用いて変調器を構成する。本構成によれば、スイッチトキャパシタ積分器を用いた変調器の小型化を図り、ひいてはオーバサンプリングＡ／Ｄ変換器の小型化、低消費電力化を実現することができる。
【発明の効果】
【００４３】
この発明によれば、オーバサンプリングＡ／Ｄ変換器の変調器の構成等に用いられるスイッチトキャパシタ積分器の小型化を実現することができる。
【発明を実施するための最良の形態】
【００４４】
以下、この発明を具体化したオーバサンプリングＤ／Ａ変換器の一実施の形態を図面に従って説明する。
本実施の形態におけるオーバサンプリングＤ／Ａ変換器は、大きくは既述した図１１の従来技術と同様に、補間フィルタ１０、変調器２０、Ｄ／Ａ回路３０及びノイズ除去フィルタ４０を有する。以下には、（１）オーバサンプリングＤ／Ａ変換器の変調器、（２）補間フィルタ、（３）Ｄ／Ａ回路及びノイズ除去フィルタについて、各々の具体例を示して詳細に説明する。
【００４５】
（１）変調器の具体例
図１は、オーバサンプリングＤ／Ａ変換器用の変調器を示し、これは図１３の従来回路と同様に、周波数４ｋＨｚまでの信号を１４ビットに変換したデジタルデータをＤ／Ａ変換する場合の混合型変調器のブロック図である。図１の混合型変調器は、図１３と同じ基本構成を有し、加算器２０１、予測フィルタ２０２、ノイズシェイプフィルタ２０３、量子化器２０４及び遅延器２０５にて構成される。但し図１の構成では、図１３の従来回路と比較して、加算器２０１のビット数が１４ビットから３ビットに、ノイズシェイプフィルタ２０３のビット数が１４ビットから１１ビットに低減されている点が大きく異なる。
【００４６】
では、ビット数をこのように減らして良い理由を説明する。まず、図１３の従来構成における加算器２１１の動作についてもう少し詳しく説明する。図１３において加算器２１１は、１４ビットの入力信号から６ビットのフィードバック信号を引き、更に、１ビットのフィードバック信号を引いている。
【００４７】
入力などのデジタルデータは２の補数表現されているものとすると、入力の最大データは'01111111111111'であり、６ビットのフィードバック信号の最大データは'011111'である。６ビットのフィードバック信号は、入力信号を予測するデータであり、この６ビットのデジタルデータが、高速高分解能な入力データを高速低分解能なデジタルデータに変換した出力となるので、１４ビットのデジタルデータと６ビットのデジタルデータはアナログに変換して考えた場合、振幅が同等でなければならない。
【００４８】
即ち、６ビットのフィードバック信号の最大データ'011111'は、入力と同じ１４ビットで考えた場合、少なくとも上位６ビットは'011111'でなければならず、'011111xxxxxxxx'というデータでなければならない。
【００４９】
下位８ビットの'xxxxxxxx'は全て'１'又は'０'としたり、何らかの法則で'１'又は'０'のどちらかに決めることが考えられるが、今、目的としている演算ビット数の低減という観点から全て'０'と考えると、この加算器２１１では下位８ビットを計算する必要がなく、下位８ビット分の加算器が削減できる。
【００５０】
更に、引き算される１ビットのフィードバック信号は、この１ビットを積分して６ビットのフィードバック信号が生成されているので、この１ビットのフィードバック信号は、６ビットのフィードバック信号のＬＳＢに相当する。即ち、先ほどと同様に入力の１４ビットに合わせて表現すれば、１ビットのフィードバック信号が'１'なら'000001xxxxxxxx'に相当することになる。
【００５１】
従って、６ビットのフィードバック信号、及び１ビットのフィードバック信号のどちらも入力と同じ１４ビットに換算して考えた場合、下位８ビットの加算は省略することができ、図１のように入力の下位８ビットは、加算器２０１を通す必要がなく、この分の加算器が小型化できる。
【００５２】
次に、同じ場所の加算器２０１で、入力信号及びフィードバック信号の上位３ビットを計算する必要のない理由を図２を用いて説明する。図２は、混合型変調器を解析するのに良く用いられるブロック図であり、量子化器２０４は量子化ノイズＱが加算されるモデルとして表されている。
【００５３】
混合型変調器の入力をＸ、出力をＹとすると図２より、
【００５４】
【数５】
2007143196.tif 000007
を得る。従って、入力Ｘから予測信号Ｙを引いた結果は、
【００５５】
【数６】
2007143196.tif 000008
となる。双１次ｚ変換
【００５６】
【数７】
2007143196.tif 000009
を用い（Ｔ：サンプリング周期）、（５）式をｓの関数で表すと、
【００５７】
【数８】
2007143196.tif 000010
となる。Ｓ＝ｊω（ωは信号の角周波数）を代入し、（６）式の大きさを求めると（（６）式はｓ平面のベクトルであり、このベクトルの長さを求めると）、
【００５８】
【数９】
2007143196.tif 000011
と求められる。（７）式のルート内は分母分子ともωに関して単調増加である。しかし、ωの次数は分母分子とも等しく４次であり、４次の係数は分子の方が大きいので、（７）式全体でもωに対して単調増加と考えられる。従って、帯域４ｋＨｚまでの（７）式の最大値を求める。このとき、入力Ｘを１で規格化すると、Ｑは６ビットのＬＳＢの半分であるから約Ｑ＝０．００８、Ｔ＝１／１．０２４ＭＨｚであり、ω＝２π（４ｋＨｚ）を代入すると、（７）式の最大値は約０．０２４と求められる。
【００５９】
（５）〜（７）式は、入力信号と同じ１４ビットで考えていれば、上位６ビットの演算結果である。１／２^6＜０．０２４＜１／２^5であるから、（７）式はこの上位６ビットのうち、下位２ビット分も変化しないことが分かる。これは、概念的には入力信号を予測する予測信号が正しく予測されていて、入力信号と予測信号との差が小さく、数学的にはこの差が６ビットの下位２ビット以下に収まっていることを示す。
【００６０】
加算器２０１では、入力Ｘから予測信号Ｙを引き、更に１ビットのフィードバック信号を引き算する。１ビットのフィードバック信号を引くことは、（７）式の最大値約０．０２４に量子化ノイズＱが加減算される可能性があることを示す。これを考慮しても加算器の出力の最大値は約０．０３２であり、６ビットの下位２ビット分（１／２^6＋１／２^5）以下に収まっているので、加算器２０１の出力の振れ幅は２ビット以下であることが分かる。
【００６１】
今、考えているのは振れ幅であるから加算器２０１の出力としては、２の補数で表した場合、'011'、'010'、'001'、'000'、'111'、'110'、'101'と変化する必要がある。従って、この加算器２０１は３ビットあれば十分であることが分かる。
【００６２】
加算器２０１は３ビットで十分であるが、加算動作では無視した入力の下位８ビットは、積分される間に無視できなくなるため、ノイズシェイプフィルタ２０３用の積分器は加算器２０１の出力である上位３ビットと合せて１１ビットで計算する必要がある。積分動作で、下位８ビットが無視できなくなるのは、例えば、'00000000000001'なる直流のデジタルデータが積分器（ノイズシェイプフィルタ２０３）に入力された場合を考えれば明らかである。
【００６３】
以上のように、図１の丸数字で表したようなビット数で混合型変調器が構成でき、従来構成（図１３）に対して、加算器２０１のビット数が１４ビットから３ビットに、積分器（ノイズシェイプフィルタ２０３）のビット数が１４ビットから１１ビットに低減できる。
【００６４】
なお、図１の構成では、積分器（ノイズシェイプフィルタ２０３）の出力の最上位ビットを量子化器２０４の出力としている。これは、２の補数で考えた場合、積分器の出力が'00000000000'を中心に振れ、最上位ビットが'０'なら'00000000000'より大きく、最上位ビットが'１'なら'00000000000'より小さいことを示し、量子化器２０４は積分器の出力が'00000000000'より大きいか小さいかを判定する働きをするので、積分器の最上位ビットで量子化器２０４が実現できるためである。
【００６５】
最後に、以上述べたことを確認するために行ったシミュレーション結果を図３に示す。図３は、信号周波数４ｋＨｚの正弦波を１．０２４ＭＨｚでサンプリングして１４ビットにＡ／Ｄ変換し、更に、該変換したデジタルデータを、図１の変調器に入力し、変調器の出力である１．０２４ＭＨｚ、６ビットのデジタルデータを動作確認のためにＤ／Ａ変換した結果を見たシミュレーション結果を示し、横軸は時間、縦軸は振幅である。図中、点線は１４ビット入力データのＤ／Ａ値を示し、実線は６ビット出力データのＤ／Ａ値を示す。
【００６６】
図３（ａ）は、従来構成と同様、加算器、積分器ともに１４ビットで計算した結果、図３（ｂ）は、図１の通り加算器３ビット、積分器１１ビットで計算した結果、図３（ｃ）は、図１から更に１ビット減らし加算器２ビット、積分器１０ビットで計算した結果である。
【００６７】
図３（ａ）では、変調器の出力が入力信号に追従して正しく予測が行われ、入力信号より少ないビット数で入力信号を表現したデータとして予測信号が出力されていることが確認できる。また、図３（ｂ）でも、図３（ａ）同様正しく動作することが確認され、理論通り加算器を３ビット、積分器を１１ビットに減らしても良いことが確認できる。図３（ｃ）は正しく動作していない。これら図３（ａ）〜（ｃ）のシミュレーション結果によれば、図１の構成はビット数の最適化が成された構成であることが確認される。
【００６８】
なお、以上は、周波数４ｋＨｚまでの信号が１４ビットに変換されたデジタルデータを混合型変調によってＤ／Ａ変換する場合を例に説明したが、これに限る話ではない。混合型変調器以外でも予測フィルタを有する変調器、例えばΔ変調器などに関しては、上で導いたように、入力と予測信号との差の振れ幅の最大値を求め、省略可能なビット数を求めることによって、計算のビット数が低減でき、回路の小型化、低消費電力化が可能となる。
【００６９】
また、図１は、入力データが'00000000000000'近傍のデジタルデータから始まり、予測信号もこれに追従していくものと考えた。従って、'00000000000000'近傍のデジタルデータが最初に入力されない場合、予測信号は'00000000000000'が入力されたものと見なして予測するので、正い予測されない場合があると考えられる。しかし、この場合、最初のみ１４ビットデータ全てを変調器に入力し、入力したデジタルデータの上位６ビットが最初の予測信号となるよう初期設定を行えば、問題なく動作する。
【００７０】
（２）補間フィルタの具体例
従来技術では特に述べていないが、従来技術によれば変調器で例えば１４ビットが必要なため、補間フィルタも当然１４ビット全てを求めるよう計算する。しかし、本実施の形態によれば上述の通り、変調器に入力されるのは１１ビットで十分である。従って、補間フィルタも下位１１ビットだけが正しく出力されるように計算しても十分であるし、この方が、補間フィルタの回路規模が小さくなり、消費電力も削減できる。
【００７１】
簡単な例として、１４ビット入出力でサンプリングレートを２倍に上げるための補間フィルタについて更に詳しく説明する。
補関数ｎの補間を実現する方法として、データの存在しない時刻のデータを'０'とし、移動平均フィルタと呼ばれ、
【００７２】
【数１０】
2007143196.tif 000012
なる伝達関数のフィルタ２段を通して実現する方法が先に示した文献「オーバサンプリングＡ−Ｄ変換技術」に述べられている。
【００７３】
そこで、移動平均フィルタ２段で、ｎ＝２の補間を実現することを考える。即ち、データとデータとの間に０なるデータを挿入し、
【００７４】
【数１１】
2007143196.tif 000013
なるフィルタを通すことを考える。なお、（８）式では０を挿入することによって全体的にゲインが低下するので、これを防止するために補間数に等しい値２を掛けている。
【００７５】
（８）式において、データが無く０を挿入したタイミングを考えると１サンプル前のデータは存在するが、２サンプル前のデータも補間したデータ'０'であるから、（８）式は、
【００７６】
【数１２】
2007143196.tif 000014
となる。また、現時点でデータがある場合は、（８）式は、
【００７７】
【数１３】
2007143196.tif 000015
となる。下位１１ビットのみが欲しい場合、（９）式は下位１１ビットのみで十分であるが、（１０）式では、表１に示すような場合が考えられ、下位１２ビットのみを計算すれば十分である。
【００７８】
【表１】
2007143196.tif 000016
従って、（８）式は図４に示したブロック構成で実現でき、ビット数は図４中に丸数字で示したように遅延器（レジスタ）１０１、加算器１０２ともに１２ビットで構成できる。図４の補間フィルタでは、１２ビット入力のうち上位又は下位の１１ビット分の演算データが得られ、これにより、所望とする１１ビットデータが正しく出力される。
【００７９】
従来技術では、１４ビット全てを求める必要があるため、遅延器、加算器ともに１４ビット必要であったのに対し、本実施の形態の装置では、遅延器、加算器ともに２ビット分小型化できる。
【００８０】
図５は、図４の動作を確認するために行ったシミュレーション結果である。図５（ａ）は、遅延器、加算器を１４ビットとして、１４ビット全てを求めた結果、図５（ｂ）は図４のように遅延器、加算器を１２ビットとして下位１１ビットのみを求めた結果、図５（ｃ）は図４より遅延器、加算器を１ビット減らし１１ビットで求めた結果である。
【００８１】
図５（ｂ）では、１１ビットデータのＤ／Ａ値が図５（ａ）に一致して正しく動作していることが確認できるのに対し、図５（ｃ）は正しく動作していない。図５のシミュレーション結果によれば、下位１１ビットのみが欲しい場合、図４の構成で必要十分であることが確認できる。
【００８２】
以上、１４ビット入力で、２倍のデータレートに変換し、下位１１ビットのみが欲しい場合を例に説明したが、これに限る話ではない。補関数ｎを３以上とした場合にもやはり、補間フィルタの回路規模を小さくすることができる。
【００８３】
（３）Ｄ／Ａ回路とノイズ除去フィルタの具体例
図６には、６ビットのＤ／Ａ機能を兼用したスイッチトキャパシタ積分器の構成を示す。同積分器は入力部にＤ／Ａ回路を内蔵しており、従来構成と同様、２相クロック１，２で開閉するアナログスイッチ３０１〜３０５、Ｄ／Ａされるべきデジタルデータによって開閉するアナログスイッチ３０６，３０７、サンプリングキャパシタ３０８、２進重み付けされた複数のキャパシタからなるキャパシタアレイ３０９、演算増幅器３１０、及び積分キャパシタ３１１を備える。ここで、サンプリングキャパシタ３０８の容量値はＣ１、積分キャパシタ３１１の容量値はＣ０である。
【００８４】
なお本実施の形態では、アナログスイッチ３０１，３０３，３０４が各々、本発明の「第１のスイッチング手段」、「第２のスイッチング手段」、「第３のスイッチング手段」に相当し、アナログスイッチ３０７が「スイッチ群」に相当する。キャパシタアレイ３０９が「複数のキャパシタ」に相当する。
【００８５】
では、図６の動作について説明する。まず、Ｄ／Ａされるべきデジタルデータを上位ビットから、Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０とし、各々Ｄｉ（ｉ：５〜０）のビットが'１'なら図６中のＤｉａをオンし、Ｄｉｂをオフする。また、各々Ｄｉ（ｉ：５〜０）のビットが'０'なら図６中のＤｉａをオフし、Ｄｉｂをオンするものとする。このとき、２相クロックによって周期的にプラス又はマイナスの基準電圧Ｖｄｄ，０が選択的にサンプリングされる。なお、アナロググランドはＶｄｄ／２である。
【００８６】
２相クロック'１'のタイミングの等価回路は図７（ａ）となる。但し、ＣｐはＤｉ＝'１'なるアナログスイッチ３０７に接続されたキャパシタ３２１の容量値の総和で、ＣｍはＤｉ＝'０'なるアナログスイッチ３０７に接続されたキャパシタ３２２の容量値の総和であり、よって、Ｃｐ＋Ｃｍ＝３１Ｃ１が成り立つ。図７（ａ）より、Ｃ１，Ｃｐ，Ｃｍの合成容量は、
C1(Cp+Cm)/{C1+(Cp+CM)}=31C1/32
となる。従って、この時サンプリングされる電荷Ｑｓは、
Qs=(31/32)C1(±Vdd/2)          …（１１）
となる。
【００８７】
また、２相クロック'２'のタイミングの等価回路は図７（ｂ）であり、図７（ｂ）より積分キャパシタ３１１に転送されるのは、キャパシタ３２１（Ｃｐ）に蓄えられた電荷のみであることが分かり、２相クロック'１'のタイミングでキャパシタ３２１（Ｃｐ）に蓄えられている電荷を求めると、（１１）式より
QsCp/(Cp+Cm)=(31/32)C1(±Vdd/2)Cp/(31C1)=(Cp/32)(±Vdd/2)
と求められる。よって、積分器の出力の変化分ΔＶｏｕｔを求めると、
ΔVout={Cp/(32C0)}(±Vdd/2)
となる。図６よりＣｐの値は、デジタルデータにより１Ｃ１〜３１Ｃ１の範囲で変化可能であることが分かり、よって図６の構成で、（±Ｖｄｄ／２）を５ビット即ち、０〜Ｖｄｄ間で考えれば６ビットのＤ／Ａを兼ねた積分器が実現できることが分かる。この場合の入力部の総容量は３２Ｃ１であり、特許文献２の構成で６ビットＤ／Ａを兼用しようとした場合の６４Ｃ１と比べて、容量値、即ちチップ面積が半分で済む。また、積分キャパシタ３１１は、従来図１８のように３２倍する必要が無く、その容量値はＣ０のままで良い。
【００８８】
なお、図６のＤ／Ａ兼積分器を図１５（ｂ）のノイズ除去フィルタの入力部に適用した場合、Ｄ／Ａ兼ノイズ除去フィルタの全体構成は図８のようになる。図８の構成では、図６の構成に加え、アナログスイッチ４０５〜４１２、サンプリングキャパシタ４２２〜４２４、演算増幅器４４０、及び積分キャパシタ４４１によりノイズ除去フィルタが構成される（但し、各部材番号は図１５（ｂ）に同じ）。
【００８９】
以上詳述した本実施の形態によれば、以下に示す効果が得られる。
（イ）オーバサンプリングＡ／Ｄ変換器用の変調器は、１４ビット（Ｌビット）のデジタルデータのうち１１ビット（Ｍビット）のみを入力とし、且つ、６ビット（Ｎビット）の予測フィルタ２０２による予測信号のうち３ビット（Ｐビット）のみをフィードバックするので、当該変調器における内部の演算ビット数を低減することが可能となり、ひいてはオーバサンプリングＤ／Ａ変換器の小型化、低消費電力化を実現することができる。
【００９０】
（ロ）変調器は、入力信号とフィードバック信号との加算を３ビットで行い、この３ビットと１１ビット入力の下位８ビットとを合せた１１ビットでノイズシェイプフィルタ２０３用の積分器を構成するので、加算器２０１のビット数が本来の１４ビット入力に対して３ビットにまで低減できる他、ノイズシェイプフィルタ２０３用の積分器のビット数が１４ビットから１１ビットに低減できる。この場合、加算器２０１では３ビット、ノイズシェイプフィルタ２０３では１１ビットとして区別するので、各々の演算動作も好適に実施される。
【００９１】
（ハ）補間フィルタは、１４ビット（Ｌビット）の入力データのうち１１ビット（Ｍビット）のみを求め、該１１ビットデータを変調器に出力するので、その差分だけ補間フィルタの回路規模を小さくすることができる。これにより、補間フィルタでの消費電力も削減できる。
【００９２】
（ニ）入力部でＤ／Ａ機能を兼用するスイッチトキャパシタ積分器において、キャパシタアレイ３０９や積分キャパシタ３１１の容量値を増加させることなくＤ／Ａの機能を実現し、回路面積増加を最小限とした。その結果、スイッチトキャパシタ積分器の小型化を実現することができる。
【００９３】
（ホ）上述した構成のスイッチトキャパシタ積分器を用いてノイズ除去フィルタを構成することにより、同ノイズ除去フィルタの小型化を図り、ひいてはオーバサンプリングＤ／Ａ変換器としての小型化を図ることができる。また、上記（イ）〜（ホ）の通り、各回路の小型化を実現することにより、コスト低減を図ることができる。
【００９４】
なお本発明は、上記以外に次の形態にて具体化できる。
上記実施の形態において、図６には、演算増幅器３１０を用いた正相積分器の具体例を示したが、この構成を変更する。例えば図９に示されるように、演算増幅器３１０を用いた逆相積分器を具体化する。図９の積分器では図６と比較して、アナログスイッチ３３１，３３２の構成が変わり、スイッチ３３１は２相クロック'１'のタイミングでオンとなり、スイッチ３３２は２相クロック'２'のタイミングでオンとなる。また、本発明のスイッチトキャパシタ積分器は、その他の積分器や、積分キャパシタの電荷を周期的にリセットするゲイン変換器、ゲイン変換器の入力を複数個持たせた加算器などにも応用できる。
【００９５】
上記実施の形態では、入力部でＤ／Ａ機能を兼用したスイッチトキャパシタ積分器をＤ／Ａ変換器のノイズ除去フィルタに適用したが（図８参照）、これをオーバサンプリングＡ／Ｄ変換器の変調器などに適用する。実際には、図１０に示されるＡ／Ｄ変換器において、演算増幅器３１０の出力を量子化回路５０１の非反転入力端子に入力し、同量子化回路５０１の出力をデジタル制御ロジック５０２に取り込む。そして、デジタル制御ロジック５０２が１４ビットのデジタルデータを出力する。本構成によれば、スイッチトキャパシタ積分器を用いた変調器の小型化を図り、ひいてはオーバサンプリングＡ／Ｄ変換器の小型化、低消費電力化を実現することができる。
【００９６】
上記実施の形態における変調器では、
（ａ）１４ビット（Ｌビット）のデジタルデータのうち１１ビット（Ｍビット）のみを入力とする。
（ｂ）６ビット（Ｎビット）の予測フィルタによる予測信号のうち３ビット（Ｐビット）のみをフィードバックする。
といった、２つの特徴的な構成を適用したが、この構成を変更する。例えば上記（ａ），（ｂ）のうち、何れか一方のみを適用する。かかる構成においても、従来構成の変調器と比較した場合において、当該変調器における内部の演算ビット数を低減することが可能となり、ひいてはオーバサンプリングＤ／Ａ変換器の小型化、低消費電力化を実現することができる。
【００９７】
上記実施の形態のＤ／Ａ変換器では、入力部でＤ／Ａ機能を兼用するスイッチトキャパシタ積分器を用い、ノイズ除去フィルタを実現したが、Ｄ／Ａ回路とノイズ除去フィルタとを別個に設ける構成としてもよい。この構成においても、補間フィルタや変調器におけるビット数の低減によりＤ／Ａ変換器の小型化、低消費電力化の効果が得られる。
【図面の簡単な説明】
【００９８】
【図１】オーバサンプリングＤ／Ａ変換器用の変調器の構成を示すブロック図。
【図２】混合型変調器を解析するために使うブロック図。
【図３】Ｄ／Ａ変換のシミュレーション結果を示す図。
【図４】補間フィルタの構成を示すブロック図。
【図５】補間フィルタの動作を確認するためのシミュレーション結果を示す図。
【図６】Ｄ／Ａ兼用の積分器を示す回路図。
【図７】Ｄ／Ａ兼用の積分器を示す等価回路図。
【図８】Ｄ／Ａ兼用の積分器を適用したノイズ除去フィルタを示す回路図。
【図９】Ｄ／Ａ兼用の積分器の別の形態を示す回路図。
【図１０】Ｄ／Ａ兼用の積分器を適用したオーバサンプリングＡ／Ｄ変換器を示す回路図。
【図１１】オーバサンプリングＤ／Ａ変換器の一般的な構成を示すブロック図。
【図１２】Δ変調方式、ΔΣ変調方式、混合型変調方式の変調器を示すブロック図。
【図１３】従来技術における変調器の構成を示すブロック図。
【図１４】従来技術における変調器の構成を示すブロック図。
【図１５】ノイズ除去フィルタの構成を示す回路図。
【図１６】２相クロックの動作を示すタイムチャート。
【図１７】従来技術におけるノイズ除去フィルタの積分器の構成を示す回路図。
【図１８】従来技術においてＤ／Ａ兼用の積分器を示す回路図。
【図１９】従来技術においてＤ／Ａ兼用の積分器を示す回路図。
【図２０】図１９に示す積分器の等価回路図。
【符号の説明】
【００９９】
１０…補間フィルタ、２０…変調器、３０…Ｄ／Ａ回路、４０…ノイズ除去フィルタ、１０１…遅延器、１０２…加算器、２０１…加算器、２０２…予測フィルタ、２０３…ノイズシェイプフィルタ、３０１〜３０７…アナログスイッチ、３０８…サンプリングキャパシタ、３０９…キャパシタアレイ、３１１…積分キャパシタ。
【図１】
2007143196.tif 000017
【図２】
2007143196.tif 000018
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007143196.tif 000023
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2007143196.tif 000029
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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