(57)【要約】【課題】製造プロセスを煩雑にすることなく、閾値が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値を適切に制御でき、かつゲート電極からチャネル領域への拡散を顕著としない技術を提供する。【解決手段】ＰＭＯＳトランジスタＱＰはゲート電極ＧＰ及びこれとゲート絶縁膜５を介して対峙するＮ型ウェル３１を、ＮＭＯＳトランジスタＱＮはゲート電極ＧＮ及びこれとゲート絶縁膜５を介して対峙するＰ型ウェル３２を、それぞれ有している。ゲート電極ＧＮはシリサイド層６５で構成される一方、ゲート電極ＧＰは金属層６４／シリサイド層６５の積層構造を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１半導体層と、
前記第１半導体層上に配置された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に配置された金属層及び前記金属層上に配置された第１シリサイド層を有する第１ゲート電極と、
第２半導体層と、
前記第２半導体層上に配置された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に配置された第２シリサイド層を有する第２ゲート電極と
を備えた、ＭＯＳ構造を有する半導体装置。
【請求項２】
前記第１シリサイド層と前記第２シリサイド層とは同種の半導体層である、請求項１に記載のＭＯＳ構造を有する半導体装置。
【請求項３】
前記金属層の厚さは、前記半導体層の厚さの１０分の１以下である、請求項２に記載のＭＯＳ構造を有する半導体装置。
【請求項４】
前記金属層の厚さは、３ｎｍ以上である、請求項２又は請求項３に記載のＭＯＳ構造を有する半導体装置。
【請求項５】
前記第１半導体層は導電型がＮ型のシリコンであり、前記金属層の仕事関数は約５．１ｅＶである、請求項１乃至請求項４のいずれか一つに記載のＭＯＳ構造を有する半導体装置。
【請求項６】
前記第１ゲート絶縁膜はハフニウム酸化物である、請求項１乃至請求項４のいずれか一つに記載のＭＯＳ構造を有する半導体装置。
【請求項７】
前記第１半導体層は導電型がＰ型のシリコンであり、前記金属層の仕事関数は約４．０ｅＶである、請求項１乃至請求項４のいずれか一つに記載のＭＯＳ構造を有する半導体装置。
【請求項８】
前記第１ゲート絶縁膜はアルミニウム窒化物である、請求項１乃至請求項４のいずれか一つに記載のＭＯＳ構造を有する半導体装置。
【請求項９】
（ａ）第１半導体層及び第２半導体層上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に金属層を形成する工程と、
（ｃ）前記第１半導体層の上方に前記金属層を残し、前記第２半導体層の上方から前記金属層を除去する工程と、
（ｄ）前記金属層及び前記第２半導体層上にシリサイド用半導体層を形成する工程と、
（ｅ）前記金属層及び前記シリサイド用半導体層をパターニングし、前記シリサイド用半導体層をシリサイド化して、前記第１半導体層の上方において第１ゲート電極を、前記第２半導体層の上方において第２ゲート電極を、それぞれ形成する工程と
を備えた、ＭＯＳ構造を有する半導体装置の製造方法。
【請求項１０】
前記金属層の厚さは、前記ゲート電極用半導体層の厚さの１０分の１以下である、請求項９に記載のＭＯＳ構造を有する半導体装置の製造方法。
【請求項１１】
前記金属層の厚さは、３ｎｍ以上である、請求項９又は請求項１０に記載のＭＯＳ構造を有する半導体装置の製造方法。
【請求項１２】
前記第１半導体層は導電型がＮ型のシリコンであり、前記金属層の仕事関数は約５．１ｅＶである、請求項９乃至請求項１１のいずれか一つに記載のＭＯＳ構造を有する半導体装置の製造方法。
【請求項１３】
前記ゲート絶縁膜はハフニウム酸化物である、請求項９乃至請求項１２のいずれか一つに記載のＭＯＳ構造を有する半導体装置の製造方法。
【請求項１４】
前記第１半導体層は導電型がＰ型のシリコンであり、前記金属層の仕事関数は約４．０ｅＶである、請求項９乃至請求項１１のいずれか一つに記載のＭＯＳ構造を有する半導体装置の製造方法。
【請求項１５】
前記ゲート絶縁膜はアルミニウム窒化物である、請求項９乃至請求項１１のいずれか一つに記載のＭＯＳ構造を有する半導体装置の製造方法。
【請求項１６】
前記工程（ｅ）の後に実行される、
（ｘ）前記第１ゲート電極をマスクとして前記第１半導体層に、前記第２ゲート電極をマスクとして前記第２半導体層に、それぞれ不純物を導入する工程と、
（ｙ）前記第１ゲート電極の上方を覆う遮光膜を形成する工程と、
（ｚ）前記遮光膜の上方からランプアニールする工程と
を備える、請求項９乃至請求項１５のいずれか一つに記載のＭＯＳ構造を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は複数のＭＯＳ構造を有する半導体装置に関する。この発明は例えば、しきい値が異なる複数のＭＯＳ電界効果トランジスタの、ゲート電極の構造に適用できる。
【背景技術】
【０００２】
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【０００３】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【０００４】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【０００５】
【特許文献１】特開２００２−２１７３１３号公報
【特許文献２】特開２００２−３５９２９５号公報
【特許文献３】特開２００５−７９５１２号公報
【特許文献４】特開平１０−１８９９６６号公報
【特許文献５】特開２００１−２８４４６６号公報
【特許文献６】特開２００３−２５８１２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このような背景において、ゲート電極として多結晶シリコンを採用した場合、その導電率を上げるために多結晶シリコンへと、その表面から不純物を注入する。しかしこの不純物をゲート絶縁膜近傍にまで注入すると、当該不純物がゲート絶縁膜を越えて半導体のチャネル領域へと拡散し、電気的特性を変動させることがある。この現象は特に近年のようにゲート絶縁膜が薄い程顕著となる。またＰＭＯＳトランジスタでゲート電極を多結晶シリコンで構成した場合、その不純物として硼素を採用されることがあるが、この場合にも上記拡散現象は顕著となる。
【０００７】
上記の拡散現象を回避するために、多結晶シリコンへと不純物を注入する深さをゲート絶縁膜から遠ざけることも考えられる。しかしこの手法では、多結晶シリコンのゲート絶縁膜側で発生する空乏層が増大してしまう。
【０００８】
あるいは上記の拡散現象や空乏層の発生を回避するために、ゲート電極として金属を採用することも考えられる。この手法では特にＣＭＯＳトランジスタを構成する際に問題が生じる。ＣＭＯＳトランジスタは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの両方を備えており、それぞれのゲート電極には適切な仕事関数を有する金属材料を用いなければならない。これは両トランジスタの閾値を調整する必要性に基づくが、製造プロセスを煩雑にしてしまう。
【０００９】
本実施の形態はかかる背景に鑑みてなされたもので、ＭＯＳ構造のゲート電極構造を工夫することにより、製造プロセスを煩雑にすることなく、閾値が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値を適切に制御でき、かつゲート電極からチャネル領域への拡散や空乏層の発生を回避する技術を提供することを目的としている。
【００１０】
なお特許文献１には、ゲート絶縁膜上に接触するシリサイド膜を介して金属が設けられるゲート電極と、ゲート絶縁膜上に接触する金属が設けられるゲート電極とを、異なる導電型のＭＯＳトランジスタに適用する技術が紹介されている。特許文献２には、ゲート絶縁膜上に接触する金属の種類が異なる一対のゲート電極を、それぞれ導電型が異なるＭＯＳトランジスタに適用する技術が紹介されている。特許文献３には、ゲート絶縁膜上に接触する金属が含む不純物濃度が異なる一対のゲート電極を、それぞれ導電型が異なるＭＯＳトランジスタに適用する技術が紹介されている。
【００１１】
ゲート電極として金属を採用する場合の手法として、特許文献４にはリプレイスゲート法が、特許文献５にはダマシン法が、それぞれ紹介されている。また特許文献６にはゲート電極をシリサイド膜で構成する技術が紹介されている。
【課題を解決するための手段】
【００１２】
この発明にかかるＭＯＳ構造を有する半導体装置は、第１及び第２半導体層と、第１及び第２ゲート絶縁膜と、第１及び第２ゲート電極とを備える。前記第１ゲート絶縁膜は前記第１半導体層上に配置される。前記第１ゲート電極は金属層及び第１シリサイド層を有する。前記金属層は前記第１ゲート絶縁膜上に配置される。前記第１シリサイド層は前記金属層上に配置される。前記第２ゲート絶縁膜は前記第２半導体層上に配置される。前記第２ゲート電極は第２シリサイド層を有する。前記第２シリサイド層は前記第２ゲート絶縁膜上に配置される。
【００１３】
この発明にかかるＭＯＳ構造を有する半導体装置の製造方法は、下記工程（ａ）乃至（ｅ）を有する：（ａ）第１半導体層及び第２半導体層上にゲート絶縁膜を形成する工程；（ｂ）前記ゲート絶縁膜上に金属層を形成する工程；（ｃ）前記第１半導体層の上方に前記金属層を残し、前記第２半導体層の上方から前記金属層を除去する工程；（ｄ）前記金属層及び前記第２半導体層上にシリサイド用半導体層を形成する工程；（ｅ）前記金属層及び前記シリサイド用半導体層をパターニングして、前記シリサイド用半導体層をシリサイド化して、前記第１半導体層の上方において第１ゲート電極を、前記第２半導体層の上方において第２ゲート電極を、それぞれ形成する工程。
【発明の効果】
【００１４】
この発明にかかる半導体装置によれば、第１半導体層と第１ゲート絶縁膜と第１ゲート電極は第１のＭＯＳ構造を提供し、第２半導体層と第２ゲート絶縁膜と第２ゲート電極は第２のＭＯＳ構造を提供する。第１のＭＯＳ構造において閾値は金属層によって選定でき、かつ第２のＭＯＳ構造におけるしきい値は第４半導体層によって選定できる。よって第１ゲート電極において第３半導体層を採用することによって金属層の厚さを薄くすることができる。これは第３半導体層及び第４半導体層をパターニングする際に、金属層も併せてパターニングでき、製造が容易である。しかも第１ゲート電極から第１ゲート絶縁膜へ不純物が拡散することもない。
【００１５】
この発明にかかる半導体装置の製造方法によれば、この発明にかかる半導体装置を製造することができる。特に第１ゲート電極においてゲート電極用半導体層を採用することによって金属層の厚さを薄くすることができ、ゲート電極用半導体層をパターニングする際に、金属層も併せてパターニングでき、製造が容易である。しかも第１ゲート電極からゲート絶縁膜へ不純物が拡散することもない。
【発明を実施するための最良の形態】
【００１６】
実施の形態１．
図１は本実施の形態にかかるＣＭＯＳトランジスタ５０１の構造を示す断面図である。ＣＭＯＳトランジスタ５０１はＰＭＯＳトランジスタＱＰとＮＭＯＳトランジスタＱＮとを備えている。
【００１７】
ＰＭＯＳトランジスタＱＰはＮ型ウェル３１において設けられており、ＮＭＯＳトランジスタＱＮはＰ型ウェル３２において設けられている。Ｎ型ウェル３１とＰ型ウェル３２とはともに半導体基板１の一方の主面（図１において上側）に設けられている。またＮ型ウェル３１とＰ型ウェル３２とは素子分離絶縁体２によってその上記主面側が分離されている。半導体基板１、Ｎ型ウェル３１、Ｐ型ウェル３２はいずれも、例えばシリコンを主成分として採用する。特に断らない限り他の不純物層についても同様にシリコンを採用することができる。素子分離絶縁体２には例えばシリコン酸化物を採用することができる。
【００１８】
Ｎ型ウェル３１にはＮ型素子分離拡散層４１が、Ｐ型ウェル３２にはＰ型素子分離拡散層４２が、それぞれ素子分離絶縁体２よりも前記主面から離れて設けられている。
【００１９】
ＰＭＯＳトランジスタＱＰはゲート電極ＧＰと、一対のＰ型ソース・ドレイン層１０１とを有している。一対のＰ型ソース・ドレイン層１０１で挟まれ、ゲート電極ＧＰと対峙するＮ型ウェル３１はＰＭＯＳトランジスタＱＰのチャネル領域として機能する。
【００２０】
ＮＭＯＳトランジスタＱＮはゲート電極ＧＮと、一対のＮ型ソース・ドレイン層１０２とを有している。一対のＮ型ソース・ドレイン層１０２で挟まれ、ゲート電極ＧＮと対峙するＰ型ウェル３２はＮＭＯＳトランジスタＱＮのチャネル領域として機能する。
【００２１】
Ｐ型ソース・ドレイン層１０１はＰ型の主層７４と、主層７４の底よりも上記主面からみて底が浅い副層７０，７１を含む。副層７０はＰ型のソース・ドレイン・エクステンションであり、主層７４よりもチャネル領域側に突出する。副層７１はＮ型のポケットであり、ソース・ドレイン・エクステンション７０の底よりも上記主面からみて底が深く、ソース・ドレイン・エクステンション７０よりもチャネル領域側に突出する。
【００２２】
Ｎ型ソース・ドレイン層１０２はＮ型の主層７５と、主層７５の底よりも上記主面からみて底が浅い副層７２２，７３を含む。副層７２はＮ型のソース・ドレイン・エクステンションであり、主層７５よりもチャネル領域側に突出する。副層７３はＰ型のポケットであり、ソース・ドレイン・エクステンション７２の底よりも上記主面からみて底が深く、ソース・ドレイン・エクステンション７２よりもチャネル領域側に突出する。
【００２３】
ゲート電極ＧＰ，ＧＮのいずれの周囲にも、断面がＬ字型のサイドウォール８と、サイドウォール８の入隅を埋めるスペーサ９とが設けられている。サイドウォール８、スペーサ９の材料としては、例えばそれぞれ酸化膜及び窒化膜が採用される。
【００２４】
素子分離絶縁体２、ソース・ドレイン・エクステンション７０，７２、サイドウォール８、スペーサ９、ゲート電極ＧＰ，ＧＮ上には層間絶縁膜１２が設けられている。層間絶縁膜１２の材料としては、例えば酸化膜が採用される。
【００２５】
コンタクトプラグ１３が層間絶縁膜１２を貫通して設けられる。コンタクトプラグ１３の下端（上記主面側）の位置においてソース・ドレイン・エクステンション７０，７２、ゲート電極ＧＰ，ＧＮにはシリサイド層１１が形成されている。当該シリサイド層１１を介してソース・ドレイン・エクステンション７０，７２、ゲート電極ＧＰ，ＧＮはコンタクトプラグ１３と電気的に接続されている。シリサイド層１１は例えばコバルトシリサイドでできている。シリサイド層１１は、電気的な接続を良好にする観点から、設けられることが望ましいものの、必須ではない。
【００２６】
コンタクトプラグ１３の上端の位置において層間絶縁膜１２上に配線層１４が設けられ、コンタクトプラグ１３と配線層１４とが電気的に接続される。コンタクトプラグ１３の材料、配線層１４の材料は、いずれも金属を採用することができる。
【００２７】
図１では、相互に隣接するソース・ドレイン層１０１，１０２が、配線層１０４によって直結された場合が例示されているが、本発明はかかる構成に限定されるものではない。ただし、更にゲート電極ＧＰ，ＧＮが相互に接続されてＣＭＯＳインバータが構成される場合に、本発明は好適である。複数のＭＯＳ構造について閾値を調整することが、本発明の背景として存在し、当該調整はＣＭＯＳインバータの動作に大きな影響を与えるからである。
【００２８】
ＰＭＯＳトランジスタＱＰはゲート電極ＧＰとＮ型ウェル３１のチャネル領域との間にゲート絶縁膜５を有している。ＮＭＯＳトランジスタＱＮはゲート電極ＧＮとＰ型ウェル４１のチャネル領域との間にゲート絶縁膜５を有している。ゲート絶縁膜５としては酸化シリコンの他、誘電率が高い酸化ハフニウム（ＨｆＯ2）や、シリコン酸化ハフニウム（ＨｆxＳｉyＯz）、アルミニウム酸化ハフニウム（ＨｆxＡｌyＯz）を採用することができる。
【００２９】
ゲート電極ＧＰはゲート絶縁膜５側から順に、金属層６４、シリサイド層６５を含んでいる。またゲート電極ＧＮはシリサイド層６５を含んでいる。
【００３０】
ＣＭＯＳトランジスタにおいてはゲート電極としてシリサイド層や金属層を採用する場合、これらに含まれる不純物の濃度、種類のいずれかもしくは両方を異ならせることが望ましい。ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで相互の閾値を調整する必要がある一方、異種のシリサイド層、異種の金属層をＭＯＳトランジスタに応じて形成することは製造工程を煩雑にするからである。
【００３１】
しかし本実施の形態では、ＰＭＯＳトランジスタＱＰのゲート電極ＧＰのシリサイド層６５とチャネル領域とはゲート絶縁膜５のみを介して対峙するとはいえない。よってゲート電極ＧＰのシリサイド層６５の仕事関数（これは不純物の種類やその濃度のみならず、シリサイド層６５においてシリコンと化合している金属元素の種類にも依存する）の大きさが、直ちにＰＭＯＳトランジスタＱＰの閾値を決定することはない。他方、ゲート電極ＧＮはＮＭＯＳトランジスタＱＮが有するので、ゲート電極ＧＮのシリサイド層６５の材料は、ＮＭＯＳトランジスタＱＮに適した仕事関数を有する材料を採用することが望ましい。よって本発明ではゲート電極ＧＰ，ＧＮのいずれにおいてもシリサイド層６５を共通にすることができ、本実施の形態ではシリサイド層６５としてゲート電極ＧＮに適した材料を採用する。
【００３２】
もちろん、ゲート電極ＧＰの金属層６４とチャネル領域とはゲート絶縁膜５のみを介して対峙するため、金属層６４の材料としてはＰＭＯＳトランジスタＱＰに適した仕事関数を有する金属を採用することが望ましい。Ｎ型ウェル３１の主成分としてシリコンを採用する場合、当該金属としてはシリコンの価電子帯に近い仕事関数（約５．１ｅＶ）を有することが望ましい。かかる仕事関数を有する材料として、例えば窒化チタン（ＴｉＮ）、窒化タングステン（ＴｉＮ）レニウム（Ｒｅ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、酸化ルテニウム（ＲｕＯ2）、酸化イリジウム（ＩｒＯ2）、窒化モリブデン（ＭｏＮ）、酸化イリジウム（ＩｒＯ2）を挙げることができる。
【００３３】
このように、本実施の形態では、第１の閾値を有するＭＯＳトランジスタのゲート電極のうちでゲート絶縁膜に接触する部分を金属層とし、第２の閾値を有するＭＯＳトランジスタのゲート電極のうちでゲート絶縁膜に接触する部分をシリサイド層とし、第２の閾値を有するＭＯＳトランジスタが形成されるシリサイド層と同じ材料のシリサイド層を上記金属層上に設ける。よって当該金属層と当該シリサイド層とはＭＯＳトランジスタの閾値毎に適切な材料を選択して採用することができる。そして異なる閾値を有するＭＯＳトランジスタのうち、ゲート電極において多結晶シリコンを採用した場合、当該多結晶シリコンに導入された不純物がチャネル領域へ拡散することが顕著となる方を、第１の閾値を有するＭＯＳトランジスタとすることにより、当該不純物の拡散による電気的特性の変動を回避することができる。いずれのＭＯＳトランジスタにおいてもゲート絶縁膜に接触するのはシリサイド層、金属層のいずれかであるので、ゲート電極における空乏層の発生を回避できる。
【００３４】
特に、ゲート絶縁膜５としてハフニウム酸化物を採用した場合には、ゲート電極ＧＰにおいて多結晶シリコン層が採用され、これがゲート絶縁膜５と接触した場合、いわゆるフェルミ・ピンニングという界面準位の問題が生じやすい。しかし本実施の形態ではゲート絶縁膜５と接触するのが金属層６４であるので、この問題も回避できる。よってゲート絶縁膜５としてハフニウム酸化物を採用してその誘電率を高める場合に、本発明は好適である。
【００３５】
しかも本発明にかかるＭＯＳトランジスタを製造するプロセスにおいて、ゲート電極において採用される多結晶シリコンに導入される不純物は、閾値が異なるＭＯＳトランジスタ同士で異ならせる必要はなく、この点において製造プロセスが簡略化できる。
【００３６】
図２乃至図１２はＣＭＯＳトランジスタ５０１の製造工程を順に示す断面図である。まず図２を参照して、半導体基板１の一方の主面に素子分離絶縁体２を離隔して複数設ける。素子分離絶縁体２の形成には、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法を採用する。注入用酸化膜５１を主面に形成する。
【００３７】
ＮＭＯＳトランジスタＱＮを後に形成する領域で上記主面上にフォトレジスト９１を形成する。図２乃至図１２では、中央に示された素子分離絶縁体２の左側にはＰＭＯＳトランジスタＱＰを、右側にはＮＭＯＳトランジスタＱＮを、それぞれ形成する場合を例示する。
【００３８】
フォトレジスト９１をマスクとし、注入用酸化膜５１を介してＮ型不純物を主面に導入する。注入されるＮ型不純物としては例えば燐を採用できる。Ｎ型不純物の注入により、Ｎ型ウェル３１、Ｎ型素子分離拡散層４１が形成される。その後フォトレジスト９１を除去する。
【００３９】
図３を参照して、ＰＭＯＳトランジスタＱＰを後に形成する領域で主面上にフォトレジスト９２を形成する。フォトレジスト９２をマスクとし、注入用酸化膜５１を介してＰ型不純物を主面に導入する。注入されるＰ型不純物としては例えば硼素を採用できる。Ｐ型不純物の注入により、Ｐ型ウェル３２、Ｐ型素子分離拡散層４２が形成される。
【００４０】
図４を参照して、注入用酸化膜５１を除去し、Ｎ型ウェル３１及びＰ型ウェル３２の両方において、主面上にゲート絶縁膜５を形成する。ゲート絶縁膜５としては既述のように例えば酸化ハフニウム（ＨｆＯ2）を採用できる。
【００４１】
図５を参照して、主面側で露出する面の全体に亘り、ゲート絶縁膜５上に金属層６４を後述する厚さで形成し、更に金属層６４上に窒化膜６１を例えば１０ｎｍの厚さで形成する。金属層６４には、例えばＣＶＤ（Chemical Vapor Deposition）法によって生成される窒化チタン（ＴｉＮ）を採用する。Ｎ型ウェル３１の上方で窒化膜６１上にフォトレジスト９３を形成する。
【００４２】
図６を参照し、フォトレジスト９３をマスクとして窒化膜６１をパターニングする。パターニングされた窒化膜６１をマスクとして金属層６４をエッチングすることで金属層６４をパターニングする。これにより窒化膜６１及び金属層６４はＰ型ウェル３２の上方では除去され、Ｎ型ウェル３１の上方では残される。その後フォトレジスト９３及び窒化膜６１は除去される。窒化膜６１を除去するには、熱燐酸を使用することができる。
【００４３】
図７を参照し、主面側で露出する面の全体に亘り、多結晶シリコン層６３を形成する。Ｎ型ウェル３１の上方では多結晶シリコン層６３は金属層６４上に、Ｐ型ウェル３２の上方ではゲート絶縁膜５上に、それぞれ設けられることとなる。多結晶シリコン層６３は後述されるシリサイド化に資するために設けられる。
【００４４】
多結晶シリコン層６３に不純物（例えば燐、砒素）を導入するには、当該不純物を導入しつつ多結晶シリコン層６３を形成してもよいし、一旦多結晶シリコン層６３を形成してから不純物をその表面から注入してもよい。多結晶シリコン層６３の厚さ及び不純物濃度は、例えばそれぞれ１００ｎｍ、１０20ｃｍ-3に設定される。
【００４５】
図８を参照し、周知のフォトリソグラフィ技術を採用して、多結晶シリコン層６３、ゲート絶縁膜５をパターニングする。多結晶シリコン層６３をエッチングする工程で、金属層６４も併せてエッチングできる。金属層６４はゲート絶縁膜５を介してＮ型ウェル３１との間で適切なバンド構造を提供できれば足りるため、厚くする必要はなく、多結晶シリコン層６３の１／１０以下の厚さにできる。
【００４６】
ゲート電極として採用される多結晶シリコン層をエッチングする際、そのオーバーエッチ量が多結晶シリコン層の厚さの１／１０程度に設定されるのが通常であり、本実施の形態ではＰ型ウェル３２の上方、Ｎ型ウェル３１の上方のいずれにも同じ工程で多結晶シリコン層６３が形成されている。従って、Ｎ型ウェル３１の上方で多結晶シリコン層６３をパターニングする際のオーバーエッチ量以下に、金属層６４の厚さを設定することで、エッチング工程を簡略化できる。
【００４７】
図９を参照し、Ｎ型ウェル３１の上方において、パターニングされた金属層６４／多結晶シリコン層６３／ゲート絶縁膜５の積層構造をマスクとしてソース・ドレイン・エクステンション７０を形成する。またＰ型ウェル３２の上方においてパターニングされた多結晶シリコン層６３／ゲート絶縁膜５の積層構造をマスクとしてソース・ドレイン・エクステンション７２を形成する。
【００４８】
詳細には図示されないが、ソース・ドレイン・エクステンション７０を形成する際には、Ｐ型ウェル３２の上方をフォトレジストで覆い、Ｐ型不純物（例えば硼素）をイオン注入によってＮ型ウェル３１へ導入する。そして更に、短チャネル効果を抑制するため、Ｎ型不純物（例えば砒素）を主面に対して斜めにイオン注入を行ってポケット７１を形成する。同様に、ソース・ドレイン・エクステンション７２を形成する際には、Ｎ型ウェル３１の上方をフォトレジストで覆い、Ｎ型不純物（例えば砒素）をイオン注入によってＰ型ウェル３２へ導入する。そして更に、短チャネル効果を抑制するため、Ｐ型不純物（例えば硼素）を主面に対して斜めにイオン注入を行ってポケット７３を形成する。
【００４９】
これらのイオン注入のドーズ量や、注入エネルギーは、ソース・ドレイン・エクステンション７０，７２やポケット７１，７３に要求される深さや抵抗値で決まる。
【００５０】
酸化膜及び窒化膜をこの順に、主面側で露出する面の全面に亘って形成し、当該酸化膜及び窒化膜をエッチバックする。これにより、図１０に示されるように、サイドウォール８、スペーサ９が形成される。
【００５１】
図１１を参照し、Ｎ型ウェル３１の上方において、金属層６４／多結晶シリコン層６３／ゲート絶縁膜５の積層構造及びその周囲のサイドウォール８、スペーサ９をマスクとして主層７４を形成する。またＰ型ウェル３２の上方において、多結晶シリコン層６３／ゲート絶縁膜５の積層構造及びその周囲のサイドウォール８、スペーサ９をマスクとして主層７５を形成する。
【００５２】
詳細には図示されないが、主層７４を形成する際には、Ｐ型ウェル３２の上方をフォトレジストで覆い、Ｐ型不純物（例えば硼素）をイオン注入によって副層７０，７１をも含むＮ型ウェル３１へ導入する。同様に主層７５を形成する際には、Ｎ型ウェル３１の上方をフォトレジストで覆い、Ｎ型不純物（例えば砒素）をイオン注入によって副層７２，７３をも含むＰ型ウェル３２へ導入する。そしてソース・ドレイン層１０１，１０２を活性化するためのアニールを行う。アニールには例えばランプアニールが採用される。
【００５３】
シリサイド用の金属、例えばコバルトを、主面側で露出する面の全面に亘って形成し、アニールによって第１のシリサイド化を行う。そして未反応の上記シリサイド用の金属を除去し、更にアニールを行って第２のシリサイド化を行い、シリサイドの相転移を促してシリサイドの抵抗を下げる。これにより、図１２に示されるように、ソース・ドレイン・エクステンション７０，７２の露出面にシリサイド層１１が形成される。この際、多結晶シリコン層６３がシリサイド層６５へと変わる。
【００５４】
その後、周知の製造プロセスによって層間絶縁膜１２、コンタクトプラグ１３、配線層１４が形成され、図１に示されるＣＭＯＳトランジスタ５０１が得られる。
【００５５】
上述のように、金属層６４が多結晶シリコン層６３のエッチングに付随してエッチングされるためには、金属層６４は薄い方が望ましい。しかし金属層６４が適切な仕事関数を有する必要があり、かかる要求からは３ｎｍ以上の膜厚が必要と考えられる。
【００５６】
実施の形態２．
図１３及び図１４は、本実施の形態にかかるＣＭＯＳトランジスタの製造方法を工程順に示す断面図である。本実施の形態で示される製造方法は、実施の形態１乃至実施の形態４に示されたＣＭＯＳトランジスタの製造工程において採用することができる。
【００５７】
図１１に示された構造を得た後、ソース・ドレイン層１０１，１０２を活性化するためのアニールを行う前に、酸化膜１５及び窒化膜１６をこの順に、主面側で露出する面の全面に亘って形成する。そしてフォトレジスト９５を金属層６４を覆って形成し、図１３に示された構造を得る。例えば酸化膜１５及び窒化膜１６の厚さはそれぞれ１０ｎｍ，２０ｎｍであり、いずれもＣＶＤ法で形成することができる。
【００５８】
図１４を参照して、フォトレジスト９５をマスクとするエッチングによって、酸化膜１５及び窒化膜１６をパターニングする。その後、フォトレジスト９５を除去し、ソース・ドレイン層１０１，１０２を活性化するためのランプアニールを行う。ランプアニールには、例えば１０００℃以上３秒以下との条件が採用され、窒化膜６の上方から行われる。
【００５９】
その後、例えば熱燐酸を用いて窒化膜１６を除去し、更に酸化膜１５も除去する。その後、シリサイド層１１（図１２）を形成する工程へと処理が進む。
【００６０】
窒化膜１６はランプアニールで採用されるランプに対して遮光膜として機能する。従って、ランプアニールの際には金属層６４の温度が上昇することを回避でき、金属層６４の溶解を回避できる。他方、ソース・ドレイン層１０１，１０２を活性化する必要があるため、窒化膜１６は金属層６４の上方を覆いつつも、ソース・ドレイン層１０１，１０２を覆わない寸法で形成することが望ましい。例えばフォトレジスト９５の端部がスペーサ９上に存在する。これにより窒化膜１６も同様の形状にパターニングされる。
【００６１】
変形．
上記の説明とは逆に、ＮＭＯＳトランジスタにおけるゲート電極において金属層を採用し、ＰＭＯＳトランジスタにおいて金属層を採用しない場合も本発明に含まれる。特にゲート絶縁膜として酸化アルミニウム（Ａｌ2Ｏ3）やシリコン窒化アルミニウム（ＡｌＳｉＮ）を採用した場合、ＮＭＯＳトランジスタにおけるゲート電極に金属層を採用することが望ましい。Ｐ型ウェル３２の主成分としてシリコンを採用する場合、当該金属層の材料としては、シリコンの伝導帯に近い仕事関数（約４．０ｅＶ）を有することが望ましい。かかる仕事関数を有する材料として、チタン（Ｔｉ）、ジルコニア（Ｚｒ）、バナジウム（Ｖ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ニオブ（Ｎｂ）、窒化タンタル（ＴａＮ）、シリコン窒化タンタル（ＴａＳｉＮ）を挙げることができる。
【００６２】
特に、ゲート絶縁膜５としてアルミニウム窒化物を採用した場合には、ゲート電極ＧＮにおいて多結晶シリコン層が採用され、これがゲート絶縁膜５と接触した場合、いわゆるフェルミ・ピンニングという界面準位の問題が生じやすい。しかしゲート絶縁膜５と多結晶シリコン層６３との間に上記の金属層を採用することにより、この問題も回避できる。よってゲート絶縁膜５としてアルミニウム窒化物を採用してその誘電率を高める場合に、本発明は好適である。
【００６３】
更に、本発明はＣＭＯＳトランジスタに限定されるものではなく、異なる閾値を採用する複数のＭＯＳトランジスタに対して適用することができる。更に、電界効果トランジスタに限定されることなく、ＭＯＳ構造を有するトランジスタであれば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）にも適用できることは明白である。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態１にかかるＣＭＯＳトランジスタの構造を示す断面図である。
【図２】本発明の実施の形態１にかかるＣＭＯＳトランジスタの製造工程を順に示す断面図である。
【図３】本発明の実施の形態１にかかるＣＭＯＳトランジスタの製造工程を順に示す断面図である。
【図４】本発明の実施の形態１にかかるＣＭＯＳトランジスタの製造工程を順に示す断面図である。
【図５】本発明の実施の形態１にかかるＣＭＯＳトランジスタの製造工程を順に示す断面図である。
【図６】本発明の実施の形態１にかかるＣＭＯＳトランジスタの製造工程を順に示す断面図である。
【図７】本発明の実施の形態１にかかるＣＭＯＳトランジスタの製造工程を順に示す断面図である。
【図８】本発明の実施の形態１にかかるＣＭＯＳトランジスタの製造工程を順に示す断面図である。
【図９】本発明の実施の形態１にかかるＣＭＯＳトランジスタの製造工程を順に示す断面図である。
【図１０】本発明の実施の形態１にかかるＣＭＯＳトランジスタの製造工程を順に示す断面図である。
【図１１】本発明の実施の形態１にかかるＣＭＯＳトランジスタの製造工程を順に示す断面図である。
【図１２】本発明の実施の形態１にかかるＣＭＯＳトランジスタの製造工程を順に示す断面図である。
【図１３】本発明の実施の形態２にかかるＣＭＯＳトランジスタの製造方法を示す断面図である。
【図１４】本発明の実施の形態２にかかるＣＭＯＳトランジスタの製造方法を示す断面図である。
【符号の説明】
【００６５】
５  ゲート絶縁膜、１６  窒化膜、３１  Ｎ型ウェル、３２  Ｐ型ウェル、６３  多結晶シリコン層、６４  金属層、６５  シリサイド層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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