(57)【要約】【課題】少なくとも二つの装置が結合されて動作するデータ処理システムであって、各装置のバージョンの組合せが正しい組合せであることを自動的に確認することができるものを提供する。【解決手段】少なくとも二つの装置が結合されて動作するデータ処理システムにおいて、各装置は、自装置バージョンを記憶し、自装置バージョンにて自装置が動作可能であるために必要となる他装置バージョンを対応他装置バージョンとして記憶し、他装置から現在の他装置バージョンを取得し、他装置バージョンが対応他装置バージョンに含まれるか否かを判定して自装置側バージョン対応判定結果を得、他装置から他装置側バージョン対応判定結果を取得して、自装置側バージョン対応判定結果及び他装置側バージョン対応判定結果が双方ともに対応可能との判定結果である場合に自装置の動作を許可する。【選択図】図１
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【特許請求の範囲】
【請求項１】
自装置バージョンを記憶する自装置バージョン記憶手段と、
前記自装置バージョン記憶手段に記憶された自装置バージョンにて自装置が動作可能であるために必要となる他装置バージョンを対応他装置バージョンとして記憶する対応他装置バージョン記憶手段と、
他装置から現在の他装置バージョンを取得する他装置バージョン取得手段と、
前記他装置バージョン取得手段によって取得された他装置バージョンが、前記対応他装置バージョン記憶手段に記憶された対応他装置バージョンに含まれるか否かを判定して自装置側バージョン対応判定結果を得る自装置側バージョン対応判定手段と、
他装置から他装置側バージョン対応判定結果を取得する他装置側バージョン対応判定結果取得手段と、
該自装置側バージョン対応判定結果及び該他装置側バージョン対応判定結果が双方ともに対応可能との判定結果である場合に自装置の動作を許可する自装置動作許可手段と、
を具備するデータ処理装置。
【請求項２】
少なくとも二つの装置が結合されて動作するデータ処理システムにおけるバージョン確認方法であって、各装置が、
自装置バージョンを記憶する自装置バージョン記憶ステップと、
前記自装置バージョン記憶ステップにて記憶された自装置バージョンにて自装置が動作可能であるために必要となる他装置バージョンを対応他装置バージョンとして記憶する対応他装置バージョン記憶ステップと、
他装置から現在の他装置バージョンを取得する他装置バージョン取得ステップと、
前記他装置バージョン取得ステップにて取得された他装置バージョンが、前記対応他装置バージョン記憶ステップにて記憶された対応他装置バージョンに含まれるか否かを判定して自装置側バージョン対応判定結果を得る自装置側バージョン対応判定ステップと、
他装置から他装置側バージョン対応判定結果を取得する他装置側バージョン対応判定結果取得ステップと、
該自装置側バージョン対応判定結果及び該他装置側バージョン対応判定結果が双方ともに対応可能との判定結果である場合に自装置の動作を許可する自装置動作許可ステップと、
を具備するバージョン確認方法。
【請求項３】
少なくとも二つの装置が結合されて動作するデータ処理システムであって、各装置が、
自装置バージョンを記憶する自装置バージョン記憶手段と、
前記自装置バージョン記憶手段に記憶された自装置バージョンにて自装置が動作可能であるために必要となる他装置バージョンを対応他装置バージョンとして記憶する対応他装置バージョン記憶手段と、
他装置から現在の他装置バージョンを取得する他装置バージョン取得手段と、
前記他装置バージョン取得手段によって取得された他装置バージョンが、前記対応他装置バージョン記憶手段に記憶された対応他装置バージョンに含まれるか否かを判定して自装置側バージョン対応判定結果を得る自装置側バージョン対応判定手段と、
他装置から他装置側バージョン対応判定結果を取得する他装置側バージョン対応判定結果取得手段と、
該自装置側バージョン対応判定結果及び該他装置側バージョン対応判定結果が双方ともに対応可能との判定結果である場合に自装置の動作を許可する自装置動作許可手段と、
を具備するデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも二つの装置が結合されて動作するデータ処理システム、当該システムにおけるバージョン確認方法、及び当該システムにおけるデータ処理装置に関する。
【背景技術】
【０００２】
近年のデータ処理システムにおいては、ＬＳＩ等からなる複数の装置が別々に開発され、それらが一つのボード上で結合されることにより、一つのシステムとして動作するものが多くなっている。例えば、ソフトウェアで動作するＣＰＵ（Central Processing Unit）及び周辺回路（以下、単に「ＣＰＵ」又は「ソフトウェア側」と呼ぶ。）と、ＬＳＩ（Large Scale Integration）、ＦＰＧＡ（Field Programmable Gate Array）等のハードウェア（以下、単に「ＬＳＩ／ＦＰＧＡ」又は「ハードウェア側」と呼ぶ。）と、が対となって動作するシステムが存在する。
【０００３】
このようなシステムにおいては、ソフトウェア側のバージョンとハードウェア側のバージョンとの組合せが一定の関係にない場合、正常に動作しない場合がある。従来、ソフトウェア側又はハードウェア側の一方でのみ、バージョン対応判定を行っているところ、ソフトウェア側のバージョンとハードウェア側のバージョンとの組合せが実際には正しくないにもかかわらず、一定の動作をする場合があり、そのような場合には、出荷後に不具合が発見されるという問題がある。
【０００４】
なお、本発明に関連する先行技術文献として、下記特許文献１は、サブシステムコンピュータをホストコンピュータの支配下に組み込んで制御するコンピュータネットワークであって、双方のコンピュータのプログラムバージョンが一致するときにサブシステムコンピュータを組み込むことにより、バージョンが異なることによって生じる障害を防止するコンピュータネットワークを開示している。
【０００５】
また、下記特許文献２は、設計途中において、設計物の元になる設計対象物に関する情報を変更可能にすることを目的として、入出力バッファ情報設定パネル上でドライブ情報又は電源電圧情報を指示すると、該ドライブ情報又は電源電圧情報の候補を一覧表示し、一覧表示された候補の中から所望の情報を選択し、その選択結果に基づいて、入出力バッファ名の候補を絞り込み、絞り込まれた入出力バッファ名の候補を一覧表示し、一覧表示された候補の中から所望の情報を選択することによって、入出力バッファ情報の設定を行う工程管理装置及び方法を開示している。
【０００６】
【特許文献１】特開平１−１１８９４９号公報
【特許文献２】特開平１０−２７５１８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上述した問題点に鑑みてなされたものであり、その目的は、少なくとも二つの装置が結合されて動作するデータ処理システムであって、各装置のバージョンの組合せが正しい組合せであることを自動的に確認することができるもの、当該システムにおけるバージョン確認方法、及び当該システムにおけるデータ処理装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明によれば、自装置バージョンを記憶する自装置バージョン記憶手段と、前記自装置バージョン記憶手段に記憶された自装置バージョンにて自装置が動作可能であるために必要となる他装置バージョンを対応他装置バージョンとして記憶する対応他装置バージョン記憶手段と、他装置から現在の他装置バージョンを取得する他装置バージョン取得手段と、前記他装置バージョン取得手段によって取得された他装置バージョンが、前記対応他装置バージョン記憶手段に記憶された対応他装置バージョンに含まれるか否かを判定して自装置側バージョン対応判定結果を得る自装置側バージョン対応判定手段と、他装置から他装置側バージョン対応判定結果を取得する他装置側バージョン対応判定結果取得手段と、該自装置側バージョン対応判定結果及び該他装置側バージョン対応判定結果が双方ともに対応可能との判定結果である場合に自装置の動作を許可する自装置動作許可手段と、を具備するデータ処理装置が提供される。
【０００９】
また、本発明によれば、少なくとも二つの装置が結合されて動作するデータ処理システムにおけるバージョン確認方法であって、各装置が、自装置バージョンを記憶する自装置バージョン記憶ステップと、前記自装置バージョン記憶ステップにて記憶された自装置バージョンにて自装置が動作可能であるために必要となる他装置バージョンを対応他装置バージョンとして記憶する対応他装置バージョン記憶ステップと、他装置から現在の他装置バージョンを取得する他装置バージョン取得ステップと、前記他装置バージョン取得ステップにて取得された他装置バージョンが、前記対応他装置バージョン記憶ステップにて記憶された対応他装置バージョンに含まれるか否かを判定して自装置側バージョン対応判定結果を得る自装置側バージョン対応判定ステップと、他装置から他装置側バージョン対応判定結果を取得する他装置側バージョン対応判定結果取得ステップと、該自装置側バージョン対応判定結果及び該他装置側バージョン対応判定結果が双方ともに対応可能との判定結果である場合に自装置の動作を許可する自装置動作許可ステップと、を具備するバージョン確認方法が提供される。
【００１０】
また、本発明によれば、少なくとも二つの装置が結合されて動作するデータ処理システムであって、各装置が、自装置バージョンを記憶する自装置バージョン記憶手段と、前記自装置バージョン記憶手段に記憶された自装置バージョンにて自装置が動作可能であるために必要となる他装置バージョンを対応他装置バージョンとして記憶する対応他装置バージョン記憶手段と、他装置から現在の他装置バージョンを取得する他装置バージョン取得手段と、前記他装置バージョン取得手段によって取得された他装置バージョンが、前記対応他装置バージョン記憶手段に記憶された対応他装置バージョンに含まれるか否かを判定して自装置側バージョン対応判定結果を得る自装置側バージョン対応判定手段と、他装置から他装置側バージョン対応判定結果を取得する他装置側バージョン対応判定結果取得手段と、該自装置側バージョン対応判定結果及び該他装置側バージョン対応判定結果が双方ともに対応可能との判定結果である場合に自装置の動作を許可する自装置動作許可手段と、を具備するデータ処理システムが提供される。
【発明の効果】
【００１１】
本発明によるデータ処理システムにあっては、システムを構成する各装置が、それぞれ、相互のバージョンが対応するか否かの判定を行い、その結果を相互に連絡することで、動作不能なバージョンの組合せが事前に発見されるため、システムの品質向上が図られる。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照して本発明の実施形態について説明する。図１は、本発明によるデータ処理システムの一実施形態を示す図である。このシステムは、ソフトウェアで動作するＣＰＵ及び周辺回路（以下、単に「ＣＰＵ」又は「ソフトウェア側」と呼ぶ。）１００（第一のデータ処理装置）と、ＬＳＩ、ＦＰＧＡ等のハードウェア（以下、単に「ＬＳＩ／ＦＰＧＡ」又は「ハードウェア側」と呼ぶ。）２００（第二のデータ処理装置）と、が対となって動作するシステムである。
【００１３】
ＣＰＵ（ソフトウェア側）１００のバージョンは、搭載されるプログラムを含め「ソフトウェアバージョン」として管理される一方、ＬＳＩ／ＦＰＧＡ（ハードウェア側）２００のバージョンは、「ハードウェアバージョン」として管理されるものとする。
【００１４】
図１に示されるように、ＣＰＵ（ソフトウェア側）１００は、ソフトウェアバージョン記憶部１０２、対応ハードウェアバージョン記憶部１０４、ハードウェアバージョン取得部１０６、ソフトウェア側バージョン対応判定部１０８、ハードウェア側バージョン対応判定結果取得部１１０及びソフトウェア側動作許可部１１２を備える。
【００１５】
ここで、ソフトウェアバージョン記憶部１０２は、ソフトウェアバージョンを記憶するメモリである。また、対応ハードウェアバージョン記憶部１０４は、ソフトウェアバージョン記憶部１０２に記憶されたソフトウェアバージョンにてＣＰＵ（ソフトウェア側）１００が動作可能であるために必要となるＬＳＩ／ＦＰＧＡ（ハードウェア側）２００のバージョンを対応ハードウェアバージョンとして記憶するメモリである。また、ハードウェアバージョン取得部１０６は、ＬＳＩ／ＦＰＧＡ（ハードウェア側）２００から現在のハードウェアバージョンを取得する回路である。
【００１６】
また、ソフトウェア側バージョン対応判定部１０８は、ハードウェアバージョン取得部１０６によって取得されたハードウェアバージョンが、対応ハードウェアバージョン記憶部１０４に記憶された対応ハードウェアバージョンに含まれるか否かを判定してソフトウェア側バージョン対応判定結果を得る回路である。また、ハードウェア側バージョン対応判定結果取得部１１０は、ＬＳＩ／ＦＰＧＡ（ハードウェア側）２００からハードウェア側バージョン対応判定結果を取得する回路である。また、ソフトウェア側動作許可部１１２は、ソフトウェア側バージョン対応判定結果及びハードウェア側バージョン対応判定結果の両者がともに対応可能との判定結果である場合にＣＰＵ（ソフトウェア側）１００の動作を許可する回路である。
【００１７】
一方、ＬＳＩ／ＦＰＧＡ（ハードウェア側）２００は、ハードウェアバージョン記憶部２０２、対応ソフトウェアバージョン記憶部２０４、ソフトウェアバージョン取得部２０６、ハードウェア側バージョン対応判定部２０８、ソフトウェア側バージョン対応判定結果取得部２１０及びハードウェア側動作許可部２１２を備える。
【００１８】
ここで、ハードウェアバージョン記憶部２０２は、ハードウェアバージョンを記憶するメモリである。また、対応ソフトウェアバージョン記憶部２０４は、ハードウェアバージョン記憶部２０２に記憶されたハードウェアバージョンにてＬＳＩ／ＦＰＧＡ（ハードウェア側）２００が動作可能であるために必要となるＣＰＵ（ソフトウェア側）１００のバージョンを対応ソフトウェアバージョンとして記憶するメモリである。また、ソフトウェアバージョン取得部２０６は、ＣＰＵ（ソフトウェア側）１００から現在のソフトウェアバージョンを取得する回路である。
【００１９】
また、ハードウェア側バージョン対応判定部２０８は、ソフトウェアバージョン取得部２０６によって取得されたソフトウェアバージョンが、対応ソフトウェアバージョン記憶部２０４に記憶された対応ソフトウェアバージョンに含まれるか否かを判定してハードウェア側バージョン対応判定結果を得る回路である。また、ソフトウェア側バージョン対応判定結果取得部２１０は、ＣＰＵ（ソフトウェア側）１００からソフトウェア側バージョン対応判定結果を取得する回路である。また、ハードウェア側動作許可部２１２は、ハードウェア側バージョン対応判定結果及びソフトウェア側バージョン対応判定結果の両者がともに対応可能との判定結果である場合にＬＳＩ／ＦＰＧＡ（ハードウェア側）２００の動作を許可する回路である。
【００２０】
図２は、ＣＰＵ（ソフトウェア側）１００のソフトウェアバージョン記憶部１０２にソフトウェアバージョンを設定するための処理について説明するための図である。まず、図２（Ａ）に示されるように、ＣＰＵによって実行されるべきプログラムのソースコード中にソフトウェアバージョンを埋め込んでおき、それをコンパイルして実装することにより、ＣＰＵ（ソフトウェア側）１００のロードプログラム中にソフトウェアバージョンを記憶させることができる。
【００２１】
あるいは、図２（Ｂ）に示されるように、ＣＰＵ１００の外部にハードウェアのスイッチ群を設け、そのスイッチ群にソフトウェアバージョンを設定し、ソフトウェアバージョン記憶部１０２がスイッチ群からの信号を読み込むことでソフトウェアバージョンを記憶するようにしてもよい。
【００２２】
あるいは、図２（Ｃ）に示されるように、ＣＰＵ１００の外部にＲＯＭ、ＲＡＭ等のメモリを設け、そのメモリにソフトウェアバージョンを設定しておき、ソフトウェアバージョン記憶部１０２がそのメモリをリードすることでソフトウェアバージョンを記憶するようにしてもよい。
【００２３】
図３は、ＣＰＵ（ソフトウェア側）１００の対応ハードウェアバージョン記憶部１０４に対応ハードウェアバージョンを設定するための処理について説明するための図である。まず、図３（Ａ）に示されるように、ＣＰＵによって実行されるべきプログラムのソースコード中に対応ハードウェアバージョンを埋め込んでおき、それをコンパイルして実装することにより、ＣＰＵ（ソフトウェア側）１００のロードプログラム中に対応ハードウェアバージョンを記憶させることができる。
【００２４】
あるいは、図３（Ｂ）に示されるように、ＣＰＵ１００の外部にハードウェアのスイッチ群を設け、そのスイッチ群に対応ハードウェアバージョンを設定し、対応ハードウェアバージョン記憶部１０４がスイッチ群からの信号を読み込むことで対応ハードウェアバージョンを記憶するようにしてもよい。
【００２５】
あるいは、図３（Ｃ）に示されるように、ＣＰＵ１００の外部にＲＯＭ、ＲＡＭ等のメモリを設け、そのメモリに対応ハードウェアバージョンを設定しておき、対応ハードウェアバージョン記憶部１０４がそのメモリをリードすることで対応ハードウェアバージョンを記憶するようにしてもよい。
【００２６】
図４は、ＬＳＩ／ＦＰＧＡ（ハードウェア側）２００のハードウェアバージョン記憶部２０２にハードウェアバージョンを設定するための処理について説明するための図である。まず、図４（Ａ）に示されるように、ＦＰＧＡを構成するためのＨＤＬ（Hardware Description Language）ソースコード中にハードウェアバージョンを埋め込んでおき、それをコンパイルして実装することにより、ＦＰＧＡの回路上にハードウェアバージョンを記憶させることができる。
【００２７】
あるいは、図４（Ｂ）に示されるように、ＬＳＩ／ＦＰＧＡ２００の外部にハードウェアのスイッチ群を設け、そのスイッチ群にハードウェアバージョンを設定し、ハードウェアバージョン記憶部２０２がスイッチ群からの信号を読み込むことでハードウェアバージョンを記憶するようにしてもよい。
【００２８】
あるいは、図４（Ｃ）に示されるように、ＬＳＩ／ＦＰＧＡ２００の外部にＲＯＭ、ＲＡＭ等のメモリを設け、そのメモリにハードウェアバージョンを設定しておき、ハードウェアバージョン記憶部２０２がそのメモリをリードすることでハードウェアバージョンを記憶するようにしてもよい。
【００２９】
図５は、ＬＳＩ／ＦＰＧＡ（ハードウェア側）２００の対応ソフトウェアバージョン記憶部２０４に対応ソフトウェアバージョンを設定するための処理について説明するための図である。まず、図５（Ａ）に示されるように、ＦＰＧＡを構成するためのＨＤＬソースコード中に対応ソフトウェアバージョンを埋め込んでおき、それをコンパイルして実装することにより、ＦＰＧＡの回路上に対応ソフトウェアバージョンを記憶させることができる。
【００３０】
あるいは、図５（Ｂ）に示されるように、ＬＳＩ／ＦＰＧＡ２００の外部にハードウェアのスイッチ群を設け、そのスイッチ群に対応ソフトウェアバージョンを設定し、対応ソフトウェアバージョン記憶部２０４がスイッチ群からの信号を読み込むことで対応ソフトウェアバージョンを記憶するようにしてもよい。
【００３１】
あるいは、図５（Ｃ）に示されるように、ＬＳＩ／ＦＰＧＡ２００の外部にＲＯＭ、ＲＡＭ等のメモリを設け、そのメモリに対応ソフトウェアバージョンを設定しておき、対応ソフトウェアバージョン記憶部２０４がそのメモリをリードすることで対応ソフトウェアバージョンを記憶するようにしてもよい。
【００３２】
図６は、ＣＰＵ（ソフトウェア側）１００におけるハードウェアバージョン取得部１０６の構成例について説明するための図である。図６（Ａ）及び（Ｂ）に示される例では、ハードウェアバージョン取得部１０６は、ＬＳＩ／ＦＰＧＡ（ハードウェア側）２００に対しハードウェアバージョン送信要求を行い、その応答を受信することにより、ハードウェアバージョンを取得する。また、図６（Ｃ）及び（Ｄ）に示される例では、ハードウェアバージョン取得部１０６は、ＬＳＩ／ＦＰＧＡ（ハードウェア側）２００から自発的に出力されるハードウェアバージョン信号を受信することにより、ハードウェアバージョンを取得する。
【００３３】
より具体的には、図６（Ａ）に示される例では、ＣＰＵ１００が、マイクロコンピュータバスを介して、ＬＳＩ／ＦＰＧＡ２００のハードウェアバージョン記憶部２０２のアドレスに対してリード要求を行い、ハードウェアバージョンを直接読取ることによって、ハードウェアバージョン取得部１０６が実現される。
【００３４】
また、図６（Ｂ）に示される例では、ＣＰＵ１００が、ＬＳＩ／ＦＰＧＡ２００に対し、ハードウェアバージョン送信要求信号を出力し、その応答としてハードウェアバージョンを送信してもらうことによって、ハードウェアバージョン取得部１０６が実現される。
【００３５】
また、図６（Ｃ）に示される例では、ＬＳＩ／ＦＰＧＡ２００が片方向通信としてハードウェアバージョンを送信しているのに応じてＣＰＵ１００がそれを受信することによって、ハードウェアバージョン取得部１０６が実現される。
【００３６】
また、図６（Ｄ）に示される例では、ＬＳＩ／ＦＰＧＡ２００がハードウェアバージョン送信要求割込みを行い、ＣＰＵ１００が、その割込みに応じて、マイクロコンピュータバスを介して、ＬＳＩ／ＦＰＧＡ２００のハードウェアバージョン記憶部２０２のアドレスに対してリード要求を行い、ハードウェアバージョンを直接読取ることによって、ハードウェアバージョン取得部１０６が実現される。
【００３７】
図７は、ＬＳＩ／ＦＰＧＡ（ハードウェア側）２００におけるソフトウェアバージョン取得部２０６の構成例について説明するための図である。図７（Ａ）及び（Ｂ）に示される例では、ソフトウェアバージョン取得部２０６は、ＣＰＵ（ソフトウェア側）１００に対しソフトウェアバージョン送信要求を行い、その応答を受信することにより、ソフトウェアバージョンを取得する。また、図７（Ｃ）及び（Ｄ）に示される例では、ソフトウェアバージョン取得部２０６は、ＣＰＵ（ソフトウェア側）１００から自発的に出力されるソフトウェアバージョン信号を受信することにより、ソフトウェアバージョンを取得する。
【００３８】
より具体的には、図７（Ａ）に示される例では、ＬＳＩ／ＦＰＧＡ２００がソフトウェアバージョン送信要求割込みを行い、ＣＰＵ１００が、その割込みに応じて、マイクロコンピュータバスを介して、ＬＳＩ／ＦＰＧＡ２００のソフトウェアバージョン取得部２０６内の所定アドレスに対してソフトウェアバージョンを直接書込む。
【００３９】
また、図７（Ｂ）に示される例では、ＬＳＩ／ＦＰＧＡ２００が、ＣＰＵ１００に対し、ソフトウェアバージョン送信要求信号を出力し、その応答としてソフトウェアバージョンを送信してもらうことによって、ソフトウェアバージョン取得部２０６が実現される。
【００４０】
また、図７（Ｃ）に示される例では、ＣＰＵ１００が、マイクロコンピュータバスを介して、ＬＳＩ／ＦＰＧＡ２００のソフトウェアバージョン取得部２０６内の所定アドレスに対してソフトウェアバージョンを直接書込むことによって、ソフトウェアバージョン取得部２０６が実現される。
【００４１】
また、図７（Ｄ）に示される例では、ＣＰＵ１００が片方向通信としてソフトウェアバージョンを送信しているのに応じてＬＳＩ／ＦＰＧＡ２００がそれを受信することによって、ソフトウェアバージョン取得部２０６が実現される。
【００４２】
そして、図１に戻り、ＣＰＵ（ソフトウェア側）１００のソフトウェア側バージョン対応判定部１０８は、図６に示されるようにハードウェアバージョン取得部１０６によって取得されたハードウェアバージョンが、図３に示されるように対応ハードウェアバージョン記憶部１０４に記憶された対応ハードウェアバージョンに含まれるか否かを判定してソフトウェア側バージョン対応判定結果を得る。
【００４３】
同様に、ＬＳＩ／ＦＰＧＡ（ハードウェア側）２００のハードウェア側バージョン対応判定部２０８は、図７に示されるようにソフトウェアバージョン取得部２０６によって取得されたソフトウェアバージョンが、図５に示されるように対応ソフトウェアバージョン記憶部２０４に記憶された対応ソフトウェアバージョンに含まれるか否かを判定してハードウェア側バージョン対応判定結果を得る。
【００４４】
図８は、ＣＰＵ（ソフトウェア側）１００におけるハードウェア側バージョン対応判定結果取得部１１０の構成例について説明するための図である。図８（Ａ）及び（Ｂ）に示される例では、ハードウェア側バージョン対応判定結果取得部１１０は、ＬＳＩ／ＦＰＧＡ（ハードウェア側）２００に対しハードウェア側バージョン対応判定結果送信要求を行い、その応答を受信することにより、ハードウェア側バージョン対応判定結果を取得する。また、図８（Ｃ）及び（Ｄ）に示される例では、ハードウェア側バージョン対応判定結果取得部１１０は、ＬＳＩ／ＦＰＧＡ（ハードウェア側）２００から自発的に出力されるハードウェア側バージョン対応判定結果信号を受信することにより、ハードウェア側バージョン対応判定結果を取得する。
【００４５】
より具体的には、図８（Ａ）に示される例では、ＣＰＵ１００が、マイクロコンピュータバスを介して、ＬＳＩ／ＦＰＧＡ２００のハードウェア側バージョン対応判定部２０８内の所定アドレスに対してリード要求を行い、ハードウェア側バージョン対応判定結果を直接読取ることによって、ハードウェア側バージョン対応判定結果取得部１１０が実現される。
【００４６】
また、図８（Ｂ）に示される例では、ＣＰＵ１００が、ＬＳＩ／ＦＰＧＡ２００に対し、ハードウェア側バージョン対応判定結果送信要求信号を出力し、その応答としてハードウェア側バージョン対応判定結果を送信してもらうことによって、ハードウェア側バージョン対応判定結果取得部１１０が実現される。
【００４７】
また、図８（Ｃ）に示される例では、ＬＳＩ／ＦＰＧＡ２００が片方向通信としてハードウェア側バージョン対応判定結果を送信しているのに応じてＣＰＵ１００がそれを受信することによって、ハードウェア側バージョン対応判定結果取得部１１０が実現される。
【００４８】
また、図８（Ｄ）に示される例では、ＬＳＩ／ＦＰＧＡ２００がハードウェア側バージョン対応判定結果受信要求割込みを行い、ＣＰＵ１００が、その割込みに応じて、マイクロコンピュータバスを介して、ＬＳＩ／ＦＰＧＡ２００のハードウェア側バージョン対応判定部２０８内の所定アドレスに対してリード要求を出力し、ハードウェア側バージョン対応判定結果を直接読取ることによって、ハードウェア側バージョン対応判定結果取得部１１０が実現される。
【００４９】
図９は、ＬＳＩ／ＦＰＧＡ（ハードウェア側）２００におけるソフトウェア側バージョン対応判定結果取得部２１０の構成例について説明するための図である。図９（Ａ）及び（Ｂ）に示される例では、ソフトウェア側バージョン対応判定結果取得部２１０は、ＣＰＵ（ソフトウェア側）１００に対しソフトウェア側バージョン対応判定結果送信要求を行い、その応答を受信することにより、ソフトウェア側バージョン対応判定結果を取得する。また、図９（Ｃ）及び（Ｄ）に示される例では、ソフトウェア側バージョン対応判定結果取得部２１０は、ＣＰＵ（ソフトウェア側）１００から自発的に出力されるソフトウェア側バージョン対応判定結果信号を受信することにより、ソフトウェア側バージョン対応判定結果を取得する。
【００５０】
より具体的には、図９（Ａ）に示される例では、ＬＳＩ／ＦＰＧＡ２００が、ＣＰＵ１００に対し、ソフトウェア側バージョン対応判定結果送信要求信号を出力し、その応答としてソフトウェア側バージョン対応判定結果を送信してもらうことによって、ソフトウェア側バージョン対応判定結果取得部２１０が実現される。
【００５１】
また、図９（Ｂ）に示される例では、ＬＳＩ／ＦＰＧＡ２００がソフトウェア側バージョン対応判定結果送信要求割込みを行い、ＣＰＵ１００が、その割込みに応じて、マイクロコンピュータバスを介して、ＬＳＩ／ＦＰＧＡ２００のソフトウェア側バージョン対応判定結果取得部２１０内の所定アドレスに対して、ソフトウェア側バージョン対応判定結果を直接書込む。
【００５２】
また、図９（Ｃ）に示される例では、ＣＰＵ１００が、マイクロコンピュータバスを介して、ＬＳＩ／ＦＰＧＡ２００のソフトウェア側バージョン対応判定結果取得部２１０内の所定アドレスに対して、ソフトウェア側バージョン対応判定結果を直接書込む。
【００５３】
また、図９（Ｄ）に示される例では、ＣＰＵ１００が片方向通信としてソフトウェア側バージョン対応判定結果を送信しているのに応じてＬＳＩ／ＦＰＧＡ２００がそれを受信することによって、ソフトウェア側バージョン対応判定結果取得部２１０が実現される。
【００５４】
そして、図１に戻り、ＣＰＵ（ソフトウェア側）１００のソフトウェア側動作許可部１１２は、ソフトウェア側バージョン対応判定結果と、図８の処理により得られたハードウェア側バージョン対応判定結果と、の双方がともに対応可能との判定結果である場合に、ＣＰＵ（ソフトウェア側）１００の動作を許可する。
【００５５】
同様に、ＬＳＩ／ＦＰＧＡ（ハードウェア側）２００のハードウェア側動作許可部２１２は、ハードウェア側バージョン対応判定結果と、図９の処理により得られたソフトウェア側バージョン対応判定結果と、の双方がともに対応可能との判定結果である場合に、ＬＳＩ／ＦＰＧＡ（ハードウェア側）２００の動作を許可する。
【００５６】
上述の処理により、ＣＰＵ（ソフトウェア側）１００のバージョンとＬＳＩ／ＦＰＧＡ（ハードウェア側）２００のバージョンとの組合せが正しいときしか、両者は動作しない。かくして、ＣＰＵ（ソフトウェア側）１００とＬＳＩ／ＦＰＧＡ（ハードウェア側）とで構成されるデータ処理システムにおけるバージョン組合せ異常を製品出荷検査で確実に検出することが可能となる。
【図面の簡単な説明】
【００５７】
【図１】本発明によるデータ処理システムの一実施形態を示す図である。
【図２】ＣＰＵ（ソフトウェア側）のソフトウェアバージョン記憶部にソフトウェアバージョンを設定するための処理について説明するための図である。
【図３】ＣＰＵ（ソフトウェア側）の対応ハードウェアバージョン記憶部に対応ハードウェアバージョンを設定するための処理について説明するための図である。
【図４】ＬＳＩ／ＦＰＧＡ（ハードウェア側）のハードウェアバージョン記憶部にハードウェアバージョンを設定するための処理について説明するための図である。
【図５】ＬＳＩ／ＦＰＧＡ（ハードウェア側）の対応ソフトウェアバージョン記憶部に対応ソフトウェアバージョンを設定するための処理について説明するための図である。
【図６】ＣＰＵ（ソフトウェア側）におけるハードウェアバージョン取得部の構成例について説明するための図である。
【図７】ＬＳＩ／ＦＰＧＡ（ハードウェア側）におけるソフトウェアバージョン取得部の構成例について説明するための図である。
【図８】ＣＰＵ（ソフトウェア側）におけるハードウェア側バージョン対応判定結果取得部の構成例について説明するための図である。
【図９】ＬＳＩ／ＦＰＧＡ（ハードウェア側）におけるソフトウェア側バージョン対応判定結果取得部の構成例について説明するための図である。
【符号の説明】
【００５８】
１００    ＣＰＵ（ソフトウェア側）
１０２    ソフトウェアバージョン記憶部
１０４    対応ハードウェアバージョン記憶部
１０６    ハードウェアバージョン取得部
１０８    ソフトウェア側バージョン対応判定部
１１０    ハードウェア側バージョン対応判定結果取得部
１１２    ソフトウェア側動作許可部
２００    ＬＳＩ／ＦＰＧＡ（ハードウェア側）
２０２    ハードウェアバージョン記憶部
２０４    対応ソフトウェアバージョン記憶部
２０６    ソフトウェアバージョン取得部
２０８    ハードウェア側バージョン対応判定部
２１０    ソフトウェア側バージョン対応判定結果取得部
２１２    ハードウェア側動作許可部
【図１】
2007257417.tif 000003
【図２】
2007257417.tif 000004
【図３】
2007257417.tif 000005
【図４】
2007257417.tif 000006
【図５】
2007257417.tif 000007
【図６】
2007257417.tif 000008
【図７】
2007257417.tif 000009
【図８】
2007257417.tif 000010
【図９】
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