(57)【要約】【課題】  ディプリーション型ＭＯＳトランジスタのパターン面積を増大させずに、その抵抗を大きくする。【解決手段】  半導体基板１上にイオン注入することでチャネル領域となる低濃度不純物領域３を形成する。次に、ゲート絶縁膜４及びゲート電極５を形成する。次に、半導体基板１の全面に層間絶縁膜６を形成し、その後当該層間絶縁膜６を選択的にエッチングし、ソース形成領域及びドレイン形成領域をそれぞれ一部露出させるコンタクトホール７を形成する。次に、コンタクトホール７を介してイオン注入・熱処理（アニーリング）し、ソース領域８及びドレイン領域９を形成する。ソース領域８及びドレイン領域９はゲート電極５とオーバーラップせず、ゲート電極５の端部から数μｍ以上（例えば、３μｍ）離間して形成されている。【選択図】  図２
2007201340.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面上に所定の距離を隔てて形成されたソース領域及びドレイン領域と、
前記ソース及びドレイン領域よりも低い不純物濃度であって、前記ソース及びドレイン領域の間における前記半導体基板の表面に形成された、前記ソース及びドレイン領域と同じ導電型の低濃度不純物領域と、
前記低濃度不純物領域上に形成されたゲート電極とを備え、
前記ソース及びドレイン領域は、前記ゲート電極とオーバーラップせずに形成されていることを特徴とする半導体装置。
【請求項２】
前記ソース領域及び前記ドレイン領域は、前記ゲート電極と前記ゲート電極の膜厚よりも離間して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の表面にゲート絶縁膜を形成する工程と、
前記半導体基板の表面にイオン注入し低濃度不純物領域を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極を含めた前記半導体基板の表面上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、ソース形成領域及びドレイン形成領域に対応したコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記ソース形成領域及び前記ドレイン形成領域にイオン注入し、前記低濃度不純物領域よりも高濃度であって、前記低濃度不純物領域と同じ導電型のソース領域及びドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、ディプリーション型ＭＯＳトランジスタに関するものである。
【背景技術】
【０００２】
ＭＯＳトランジスタは、ディプリーション型（Ｄｅｐｌｅｐｔｉｏｎ  ｔｙｐｅ）とエンハンスメント型（Ｅｎｈａｎｃｅｍｅｎｔ  ｔｙｐｅ）に分類され、用途に応じて使い分けられている。ここで、エンハンスメント型ＭＯＳトランジスタとは、Ｎチャネル型で考えた場合、ゲート電圧が０Ｖの状態ではソース・ドレイン間に電流が流れず、所定のゲート電圧を加えた時にチャネルが形成されて電流が流れるものである。一方、ディプリーション型ＭＯＳトランジスタとは、Ｎチャネル型で考えた場合、閾値電圧が負であり、ゲート電圧が０Ｖの状態でソース・ドレイン間に電流が流れるものである。
【０００３】
図３に示すように、エンハンスメント型ＭＯＳトランジスタ１００（Ｎチャネル型）とディプリーション型ＭＯＳトランジスタ１０１（Ｎチャネル型）を直列に接続すると、いわゆるＥＤＭＯＳインバータを構成できる。当該インバータでは、ハイレベルを入力したときにローレベルが出力され、逆にローレベルが入力されたときにハイレベルが出力される。
【０００４】
以下、上記ＥＤＭＯＳインバータで用いられるような従来のディプリーション型ＭＯＳトランジスタを図４を参照して説明する。
【０００５】
図４に示すようにＮチャネル型の場合、Ｐ型の半導体基板１０２の表面には所定の距離を隔てて高濃度（Ｎ＋）のＮ型不純物（例えば、リンイオンやヒ素イオン）が注入されたソース領域１０３及びドレイン領域１０４が形成されている。ここで、ソース領域１０３及びドレイン領域１０４は、ゲート電極１０５が形成された後に、当該ゲート電極１０５をマスクとしてイオン注入及び熱処理することで形成されている。これはいわゆるセルフアラインと呼ばれているものである。従って、ソース領域１０３及びドレイン領域１０４はゲート電極１０５と一部オーバーラップしている。
【０００６】
また、ソース・ドレイン間（チャネル領域）にはソース領域１０３及びドレイン領域１０４よりも低濃度（Ｎ−）のＮ型不純物が注入された低濃度不純物領域１０６が形成されているため、当該ＭＯＳトランジスタはディプリーション型となっている。なお、同図において１０７はゲート絶縁膜、１０８はフィールド絶縁膜、１０９は層間絶縁膜、１１０は金属配線である。
【特許文献１】特開平８−２３０３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した従来のディプリーション型ＭＯＳトランジスタの構造及び製法では、セルフアラインによってソース・ドレイン領域を形成させていたため、その抵抗をより大きくしようとした場合、当該ＭＯＳトランジスタのゲート長を長くする必要があり、パターン面積が増大していた。
【０００８】
そこで、本発明は既存のパターン面積を増大させずに、ディプリーション型ＭＯＳトランジスタの抵抗をより大きくすることを目的とする。
【課題を解決するための手段】
【０００９】
本発明の主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、半導体基板と、前記半導体基板の表面上に所定の距離を隔てて形成されたソース領域及びドレイン領域と、前記ソース及びドレイン領域よりも低い不純物濃度であって、前記ソース及びドレイン領域の間における前記半導体基板の表面に形成された、前記ソース及びドレインと同じ導電型の低濃度不純物領域と、前記低濃度不純物領域上に形成されたゲート電極とを備え、前記ソース及びドレイン領域は、前記ゲート電極とオーバーラップせずに形成されていることを特徴とする。
【００１０】
また、本発明の半導体装置の製造方法は、半導体基板の表面にゲート絶縁膜を形成する工程と、前記半導体基板の表面にイオン注入し低濃度不純物領域を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極を含めた前記半導体基板の表面上に層間絶縁膜を形成する工程と、前記層間絶縁膜に、ソース形成領域及びドレイン形成領域に対応したコンタクトホールを形成する工程と、前記コンタクトホールを介して前記ソース形成領域及び前記ドレイン形成領域にイオン注入し、前記低濃度不純物領域よりも高濃度であって、前記低濃度不純物領域と同じ導電型のソース領域及びドレイン領域を形成する工程と、を有することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、パターン面積を増大させずにディプリーション型ＭＯＳトランジスタの抵抗を大きくすることができ、装置の低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態について図面を参照しながら説明する。図１及び図２は製造工程順に示した断面図である。
【００１３】
まず、図１に示すように、半導体基板１の表面に選択酸化法（Ｓｅｌｅｃｔｉｖｅ  Ｏｘｉｄａｔｉｏｎ  Ｍｅｔｈｏｄ）によってフィールド絶縁膜２を形成し、ＭＯＳトランジスタ形成領域を素子分離する。これは、いわゆるロコス（ＬＯＣＯＳ）と呼ばれているものである。フィールド絶縁膜２の膜厚は、例えば３００ｎｍ〜１１００ｎｍ程度である。
【００１４】
次に、フィールド絶縁膜２で囲まれた領域の半導体基板１の表面に不図示のダミー酸化膜（例えば、熱酸化膜）を形成し、当該ダミー酸化膜を介して不図示のレジスト膜をマスクとして半導体基板１の表面にＮ型不純物（例えば、リンイオンやヒ素イオン）を注入し、チャネル領域となる低濃度不純物領域３を形成し、ディプリーション型とする。この低濃度不純物領域３は後述するソース・ドレインと同じ導電型である。当該イオン注入は、例えばリンイオンを加速電圧４０ＫｅＶ，注入量６×１０１２／ｃｍ２の条件で行う。なお、ここで低濃度とは、後に形成されるソース・ドレイン領域の不純物濃度よりもその濃度が低いという意味であり、所望のディプリーション型ＭＯＳトランジスタとなるように濃度が調整されている。その後、９００℃で２０分程度の熱処理（アニーリング）を行う。
【００１５】
次に、ダミー酸化膜をエッチング除去し、フィールド絶縁膜２で囲まれた領域の半導体基板１の表面にゲート絶縁膜４を例えば熱酸化法により形成する。ゲート絶縁膜の膜厚は例えば２０ｎｍである。
【００１６】
次に、半導体基板１上の全面に例えば膜厚が４００ｎｍのポリシリコン層をＣＶＤ法により形成する。その後当該ポリシリコン層を不図示のレジスト膜をマスクとしてドライエッチング等でパターニングすることで、ゲート絶縁膜４上にＭＯＳトランジスタ用のゲート電極５を形成する。ゲート電極５の長さＬは例えば１．６μｍである。
【００１７】
次に、ゲート電極５を含む半導体基板１の全面に層間絶縁膜６（例えば、ＣＶＤ法によって形成されたＢＰＳＧ膜やシリコン窒化膜）を形成し、その後不図示のレジスト膜をマスクとしてドライエッチング等を行い、当該層間絶縁膜６にソース形成領域及びドレイン形成領域に対応した位置にコンタクトホール７を形成する。本実施形態では、コンタクトホール７の底部で半導体基板１の表面が露出されている。
【００１８】
次に、コンタクトホール７を介して不純物（例えば、リンイオンやヒ素イオン）を注入し、図２に示すように、半導体基板１の表面に低濃度不純物領域３と同じ導電型のソース領域８及びドレイン領域９を形成する。当該イオン注入は、例えばリンイオンを加速電圧３０ＫｅＶ，注入量１×１０１５／ｃｍ２の条件で行う。この際、先に形成したソース・ドレイン形成領域の低濃度不純物領域３の一部と重畳されて全体としてソース領域８及びドレイン領域９を構成する。
【００１９】
その後、７００℃で３０分程度の熱処理（アニーリング）を行い、注入されたキャリアを活性化させる。熱処理後のソース領域８及びドレイン領域９は、ゲート電極５とオーバーラップせずに所定の長さＸ離間して形成されている。所定の長さＸはゲート電極５の膜厚以上であることが好ましく、例えばＸは３μｍ以上である。従って、従来構造に比してこの離間された距離２Ｘの分だけ抵抗が大きくなっている。
【００２０】
次に、各コンタクトホール７内にスパッタリング法等でアルミニウムやチタン等から成る金属配線１０を形成することで所望のディプリーション型ＭＯＳトランジスタを得る。
【００２１】
以上説明したように、本実施形態では、ディプリーション型ＭＯＳトランジスタのソース領域８及びドレイン領域９のイオン注入を従来のセルフアラインではなくコンタクトホール７を介して行っている。かかる製造方法によれば、ゲート電極の長さを一切変えずにソース・ドレイン間の距離を拡げ、当該トランジスタの抵抗を大きくすることができる。また、コンタクトホール７をマスクとしているためマスクの枚数が増えることはない。
【００２２】
なお、本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で変更が可能であることは言うまでも無い。
【図面の簡単な説明】
【００２３】
【図１】本発明の半導体装置を説明する断面図である。
【図２】本発明の半導体装置を説明する断面図である。
【図３】従来の半導体装置を説明する断面図である。
【図４】ＥＤＭＯＳインバータを説明する回路図である。
【符号の説明】
【００２４】
１  半導体基板    ２  フィールド絶縁膜    ３  低濃度不純物領域    
４  ゲート絶縁膜    ５  ゲート電極    ６  層間絶縁膜    
７  コンタクトホール    ８  ソース領域    ９  ドレイン領域
１０  金属配線    １００  エンハンスメント型ＭＯＳトランジスタ    
１０１  ディプリーション型ＭＯＳトランジスタ    １０２  半導体基板
１０３  ソース領域    １０４  ドレイン領域    １０５  ゲート電極
１０６  低濃度不純物領域    １０７  ゲート絶縁膜    １０８  フィールド絶縁膜
１０９  層間絶縁膜    １１０  金属配線    Ｌ  ゲート電極の長さ
Ｘ  ソース・ドレイン領域とゲート電極との離間距離
【図１】
2007201340.tif 000003
【図２】
2007201340.tif 000004
【図３】
2007201340.tif 000005
【図４】
2007201340.tif 000006