(57)【要約】      （修正有）【課題】位相固定ループ（ＰＬＬ）又は遅延同期ループ（ＤＬＬ）に使用される場合、出力信号のデューティ比の歪曲を減少させること。【解決手段】差動増幅器は、入力端７１０、バイアス部７２０、及び負荷部７３０を含む。入力端は、奇数個の位相信号のうち、第１位相信号（Ｃｌｋｉ）と、前記奇数個の位相信号のうち少なくとも２つの位相信号（Ｃｌｋｉｂ，Ｃｌｋｉｂｒ）の位相の平均値が前記第１位相信号に対して実質的に１８０°の差異を有する前記少なくとも２つの位相信号とを受ける。バイアス部は、前記入力端と第１電源電圧との間に連結される。負荷部は、前記入力端と第２電源電圧との間に連結され、前記第１位相信号と前記少なくとも２つの位相信号とを差動増幅した差動出力信号（ｏｕｔ，ｏｕｔｂ）を出力する。【選択図】図７
2007143134.tif 000002
【特許請求の範囲】
【請求項１】
奇数個の位相信号のうち、第１位相信号と、前記奇数個の位相信号のうち少なくとも２つの位相信号の位相の平均値が前記第１位相信号に対して実質的に１８０°の差異を有する前記少なくとも２つの位相信号とを受ける入力端と、
前記入力端と第１電源電圧との間に連結されたバイアス部と、
前記入力端と第２電源電圧との間に連結され、前記第１位相信号と前記少なくとも２つの位相信号とを差動増幅した差動出力信号を出力する負荷部と、
を含むことを特徴とする差動増幅器。
【請求項２】
前記差動増幅器は、ＣＭＯＳ差動増幅器である
ことを特徴とする請求項１に記載の差動増幅器。
【請求項３】
前記ＣＭＯＳ差動増幅器は、位相固定ループに使用される
ことを特徴とする請求項２に記載の差動増幅器。
【請求項４】
前記位相固定ループは、電圧制御発振器を含み、
前記奇数個の位相信号は、前記電圧制御発振器の出力信号である
ことを特徴とする請求項３に記載の差動増幅器。
【請求項５】
前記ＣＭＯＳ差動増幅器は、遅延同期ループに使用される
ことを特徴とする請求項２に記載の差動増幅器。
【請求項６】
前記遅延同期固定ループは、電圧制御遅延ラインを含み、
前記奇数個の位相信号は、前記電圧制御遅延ラインの出力信号である
ことを特徴とする請求項５に記載の差動増幅器。
【請求項７】
前記少なくとも２つの位相信号は、第２及び第３位相信号を含み、
前記入力端は、
前記第１位相信号をゲートで受ける第１トランジスタと、
前記第２位相信号をゲートで受ける第２トランジスタと、
前記第３位相信号をゲートで受ける第３トランジスタと、
を含む
ことを特徴とする請求項１に記載の差動増幅器。
【請求項８】
前記入力端は、
デューティサイクル補正回路の第１出力信号を受ける第４トランジスタと、
前記デューティサイクル補正回路の第２出力信号を受ける第５トランジスタと、
を更に含む
ことを特徴とする請求項７に記載の差動増幅器。
【請求項９】
前記入力端は、
前記第１位相信号をゲートで受ける第６トランジスタを更に含む
ことを特徴とする請求項８に記載の差動増幅器。
【請求項１０】
前記奇数個の位相信号における隣接した位相信号の位相差は、３６０°を前記奇数個に分けた値であり、
前記第２及び第３位相信号の位相は、前記第１位相信号の位相に１８０°を足した位相に最も隣接した２つの位相に対応する
ことを特徴とする請求項７に記載の差動増幅器。
【請求項１１】
奇数個の位相信号のうち第１位相信号と、前記奇数個の位相信号のうち少なくとも２つの位相信号の位相の平均値が前記第１位相信号と実質的に１８０°の差異を有する少なくとも２つの位相信号とに基づいて、前記第１位相信号と前記少なくとも２つの位相信号とを差動増幅する
差動増幅器。
【請求項１２】
前記差動増幅器は、ＣＭＯＳ差動増幅器である
ことを特徴とする請求項１１に記載の差動増幅器。
【請求項１３】
前記少なくとも２つの位相信号は、第２及び第３位相信号を含み、
前記差動増幅器は、前記第１、第２、及び第３位相信号を各ゲートで受ける第１、第２、及び第３トランジスタを含む入力端を含む
ことを特徴とする請求項１１に記載の差動増幅器。
【請求項１４】
前記奇数個の位相信号における隣接した位相信号の位相差は、３６０°を前記奇数個に分けた値であり、
前記第２及び第３位相信号の位相は、前記第１位相信号の位相に１８０°を足した位相に最も隣接した２つの位相に対応する
ことを特徴とする請求項１３に記載の差動増幅器。
【請求項１５】
入力信号とフィードバック信号との位相差に基づいて位相差情報信号を生成する位相周波数検出器と、
前記位相差情報信号に基づいて電流信号を生成するチャージポンプと、
前記電流信号に基づいて制御電圧信号を生成するループフィルタと、
前記制御電圧信号の電圧レベルに応答して変化する周波数を有する複数個の位相信号を発生する電圧制御発振器と、
前記複数個の位相信号のうち、第１位相信号と、前記複数個の位相信号のうち少なくとも２つの位相信号の位相の平均値が前記第１位相信号に対して実質的に１８０°の差異を有する少なくとも２つの位相信号とに基づいて、前記第１位相信号と前記少なくとも２つの位相信号とを差動増幅する差動増幅器と、
前記差動増幅器の差動増幅された出力信号のデューティ比を補償するデューティサイクル補正回路と、
前記デューティサイクル補正回路の出力信号を所定分周比で分周して前記フィードバック信号を生成する周波数分周器と、
を含むことを特徴とする位相固定ループ。
【請求項１６】
前記差動増幅器は、ＣＭＯＳ差動増幅器であり、
前記複数個の位相信号は、奇数個の位相信号である
ことを特徴とする請求項１５に記載の位相固定ループ。
【請求項１７】
前記少なくとも２つの位相信号は、第２及び第３位相信号を含み、
前記差動増幅器は、前記第１、第２、及び第３位相信号を各ゲートで受ける第１、第２、及び第３トランジスタを含む入力端を含む
ことを特徴とする請求項１６に記載の位相固定ループ。
【請求項１８】
前記奇数個の位相信号における隣接した位相信号の位相差は、３６０°を前記奇数個に分けた値であり、
前記第２及び第３位相信号の位相は、前記第１位相信号の位相に１８０°を足した位相に最も隣接した２つの位相に対応する
ことを特徴とする請求項１６に記載の位相固定ループ。
【請求項１９】
入力信号とフィードバック信号との位相差に基づいて位相差情報信号を生成する位相周波数検出器と、
前記位相差情報信号に基づいて電流信号を生成するチャージポンプと、
前記電流信号に基づいて制御電圧信号を生成するループフィルタと、
前記入力信号を前記制御電圧信号に基づいて所定時間だけ遅延させて複数個の遅延信号を生成する電圧制御遅延ラインと、
前記複数個の遅延信号のうち、第１位相信号と、前記複数個の遅延信号のうち少なくとも２つの位相信号の位相の平均値が前記第１位相信号と実質的に１８０°の差異を有する２つの位相信号とに基づいて、前記第１位相信号と前記少なくとも２つの位相信号とを差動増幅する差動増幅器と、
前記差動増幅器の差動増幅された出力信号のデューティ比を補償するデューティサイクル補正回路と、
前記デューティサイクル補正回路の出力信号を遅延させて前記フィードバック信号を生成する遅延器と、
を含むことを特徴とする遅延同期ループ。
【請求項２０】
奇数個の位相信号のうち、第１位相信号と、前記奇数個の位相信号のうち少なくとも２つの位相信号の位相の平均値が前記第１位相信号と実質的に１８０°の差異を有する前記少なくとも２つの位相信号とを受ける段階と、
前記第１位相信号と前記少なくとも２つの位相信号とを差動増幅した差動出力信号を出力する段階と、
前記差動増幅した差動出力信号のデューティ比を補償する段階と、
を含むことを特徴とする差動増幅方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相固定ループ及び遅延同期ループに使用される差動増幅器に関する。
【背景技術】
【０００２】
位相固定ループ（以下、ＰＬＬと称する）は、電圧制御発振器（ＶＣＯ）の出力である小信号をＣＭＯＳ回路で使用するレベルの信号に変換するために、ＣＭＯＳ差動増幅器を使用する。ＣＭＯＳ差動増幅器は、１８０°の位相差を有する差動入力信号を受ける。
【０００３】
電圧制御発振器（ＶＣＯ）から出力される複数の位相信号のうち、２つの位相信号がＣＭＯＳ差動増幅器に入力され増幅された後、デューティサイクル補正回路（以下、ＤＣＣ回路と称する）でＣＭＯＳ差動増幅器の出力信号のデューティ比を補正する。ＤＣＣ回路は、ＰＬＬ又は遅延同期ループ（以下、ＤＬＬと称する）と共に使用されＰＬＬ又はＤＬＬの出力信号のデューティ比を５０：５０に維持させる。
【０００４】
前記ＣＭＯＳ差動増幅器の出力信号に対応するＤＣＣの出力信号のデューティが歪曲しないためには、ＤＣＣに入力されるＣＭＯＳ差動増幅器の出力信号が５０％に近いデューティ比を有することが好ましい。従って、ＣＭＯＳ差動増幅器に入力される信号も互いに１８０°の位相差を有する差動信号であることが好ましい。
【０００５】
電圧制御発振器（ＶＣＯ）から偶数個の位相信号が出力される場合、偶数個の位相信号（例えば、０°、９０°、１８０°、及び２７０°位相信号）のうち、互いに１８０°位相差が生じる２つの位相信号（例えば、９０°及び２７０°位相信号）を差動信号としてＣＭＯＳ差動増幅器に入力させることができる。
【０００６】
図１は、奇数個の位相信号を出力する従来の電圧制御発振器（ＶＣＯ）を示すブロック図である。
【０００７】
図１を参照すると、電圧制御発振器（ＶＣＯ）の各ＣＭＯＳインバータ増幅器１０の出力端で奇数個の位相信号、即ち、０°位相信号（ａ）、７２°位相信号（ｂ）、１４４°位相信号（ｃ）、２１６°位相信号（ｄ）、及び２８８°位相信号（ｅ）が出力される。
【０００８】
それぞれのＣＭＯＳ差動増幅器２０に入力される２つの位相信号の位相差は１８０°ではないことがあり、ＣＭＯＳ差動増幅器２０には互いに１８０°の位相差を有する差動信号が入力されないことがある。その結果、ＣＭＯＳ差動増幅器２０の出力信号は、ＤＣＣ回路３０によりデューティ比を補正しても、ＣＭＯＳ差動増幅器２０の出力信号に対応するＤＣＣ（３０）出力信号のデューティ比が歪曲する問題点がある。
【０００９】
一方、電圧制御発振器（ＶＣＯ）から出力される奇数個の位相信号を利用して互いに１８０°の位相差を有する差動信号をＣＭＯＳ差動増幅器２０に入力させるために、別の位相補間回路を追加する場合には、前記追加される補間回路によって消費電力が増加し、電圧制御発振器（ＶＣＯ）の負荷が増加することがある。
【特許文献１】特開平８−８８５６５号公報
【特許文献２】特開平９−３６７０８号公報
【特許文献３】特開平１１−４１０７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従って、本発明の第１目的は、ＰＬＬ又はＤＬＬに使用される場合、ＤＣＣ出力信号のデューティ比の歪曲を減少させることができる差動増幅器を提供することにある。
【００１１】
又、本発明の第２目的は、前記差動増幅器を有する位相固定ループを提供することにある。
【００１２】
又、本発明の第３目的は、前記差動増幅器を有する遅延同期ループを提供することにある。
【００１３】
又、本発明の第４目的は、ＰＬＬ又はＤＬＬに使用される場合、ＤＣＣ出力信号のデューティ比の歪曲を減少させることができる差動増幅方法を提供することにある。
【課題を解決するための手段】
【００１４】
前述した本発明の第１目的を達成するための本発明の一側面による差増増幅器は、奇数個の位相信号のうち、第１位相信号と、前記奇数個の位相信号のうち少なくとも２つの位相信号の位相の平均値が前記第１位相信号に対して実質的に１８０°の差異を有する前記少なくとも２つの位相信号とを受ける入力端と、前記入力端と第１電源電圧との間に連結されたバイアス部と、前記入力端と第２電源電圧との間に連結され、前記第１位相信号と前記少なくとも２つの位相信号とを差動増幅した差動出力信号を出力する負荷部と、を含む。前記奇数個の位相信号は、前記位相固定ループの電圧制御発振器の出力信号であり得る。前記奇数個の位相信号は、前記遅延同期固定ループの電圧制御遅延ラインの出力信号であり得る。
【００１５】
又、本発明の第２目的を達成するための本発明の一側面による位相固定ループは、入力信号とフィードバック信号との位相を比較して、前記入力信号と前記フィードバック信号との間の位相差に基づいて位相差情報信号を生成する位相周波数検出器と、前記位相差情報信号に基づいて前記位相差に相応する電流信号を生成するチャージポンプと、前記電流信号を受けて前記位相差に相応する制御電圧信号を生成するループフィルタと、前記制御電圧信号の電圧レベルに応答して変化する周波数を有する複数個の位相信号を発生する電圧制御発振器と、前記複数個の位相信号のうち、第１位相信号と、前記複数個の位相信号のうち少なくとも２つの位相信号の位相の平均値が前記第１位相信号に対して実質的に１８０°の差異を有する少なくとも２つの位相信号とに基づいて、前記第１位相信号と前記少なくとも２つの位相信号とを差動増幅する差動増幅器と、前記差動増幅器の差動増幅された出力信号のデューティ比を補償するデューティサイクル補正回路と、前記デューティサイクル補正回路の出力信号を所定分周比で分周して前記フィードバック信号を生成する周波数分周器と、を含む。前記少なくとも２つの位相信号は第２及び第３位相信号を含み、前記差動増幅器は、前記第１、第２、及び第３位相信号の各ゲートで受ける第１、第２、及び第３トランジスタを含む入力端を含むことができる。前記第２及び第３位相信号の位相は、３６０°を前記奇数個に分けた時、前記第１位相信号の位相に１８０°を足した位相に最も隣接した２つの位相に対応することができる。
【００１６】
又、本発明の第３目的を達成するための本発明の一側面による遅延同期ループは、入力信号とフィードバック信号との位相を比較して、前記入力信号と前記フィードバック信号との間の位相差に基づいて位相差情報信号を生成する位相周波数検出器と、前記位相差情報信号に基づいて前記位相差に相応する電流信号を生成するチャージポンプと、前記電流信号を受けて前記位相差に相応する制御電圧信号を生成するループフィルタと、前記入力信号を前記制御電圧信号に基づいて所定時間だけ遅延させて複数個の遅延信号を生成する電圧制御遅延ラインと、前記複数個の遅延信号のうち第１位相信号と、前記複数個の遅延信号のうち少なくとも２つの位相信号の位相の平均値が前記第１位相信号と実質的に１８０°の差異を有する少なくとも２つの位相信号とに基づいて、前記第１位相信号と前記少なくとも２つの位相信号とを差動増幅する差動増幅器と、前記差動増幅器の差動増幅された出力信号のデューティ比を補償するデューティサイクル補正回路と、前記デューティサイクル補正回路の出力信号を遅延させて前記フィードバック信号を生成する遅延器と、を含む。
【００１７】
又、本発明の第４目的を達成するための本発明の一側面による差動増幅方法は、奇数個の位相信号のうち、第１位相信号と、前記奇数個の位相信号のうち少なくとも２つの位相信号の位相の平均値が前記第１位相信号と実質的に１８０°の差異を有する前記少なくとも２つの位相信号を受ける段階と、前記第１位相信号と前記少なくとも２つの位相信号とを差動増幅した差動出力信号を出力する段階と、前記差動増幅した差動出力信号のデューティ比を補償する段階と、を含む。
【００１８】
本発明の差動増幅器は、奇数個の互いに異なる位相を有する位相信号を出力する位相固定ループ（ＰＬＬ）及び遅延同期ループ（ＤＬＬ）に適用することができる。
【００１９】
本発明は、多様な変更を加えることができ、多様な形態を有することができ、特定の実施例を図面に例示し、本文で詳細に説明する。しかし、これは、本発明の特定の開示形態に対して限定するものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物乃至代替物を含むものと理解すべきである。各図面を説明しながら類似の参照符号を構成要素に付与した。
【００２０】
第１、第２などの用語は、多様な構成要素を説明するのに用いることができるが、前記構成要素は前記用語によって限定されない。前記用語は、一つの構成要素を他の構成要素から区別する目的としてのみ用いられる。例えば、本発明の権利範囲から逸脱しない範囲で、第１構成要素は第２構成要素として命名することができ、同様に第２構成要素も第１構成要素として命名することができる。
【００２１】
いずれかの構成要素が他の構成要素に「連結」されているとか「接続」していると言及したときには、その他の構成要素に直接的に連結されているかまたは接続されていることもあるが、中間に他の構成要素が存在することもあると理解すべきである。反面、いずれかの構成要素が他の構成要素に「直接連結」されているか「直接接続」されていると言及されたときには、中間に他の構成要素が存在しないものと理解すべきである。
【００２２】
本出願で用いた用語は、ただ特定の実施例を説明するために盛り込まれるものであって、本発明を限定しようとする意図ではない。単数の表現は、文脈上明確に異なるように意味しない限り、複数の表現を含む。本出願において、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものが存在することを指定しようとすることで、１つ又はその以上の他の特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものの存在または付加可能性を予め排除しないことと理解すべきである。
【００２３】
異なるものとして定義しない限り、技術的であるか科学的な用語を含めてここで用いられる全ての用語は、本発明が属する技術分野において通常の知識を有する者によって一般的に理解されるものと同一の意味を有している。一般的に用いられる辞書に定義されているもののような用語は、関連技術の文脈上で有する意味と一致する意味を有するものと解釈すべきであり、本出願で明白に定義されない限り、異常な意味や過度に形式的な意味で解釈されない。
【発明を実施するための最良の形態】
【００２４】
以下、添付図面を参照して本発明の好ましい実施例をより詳細に説明する。以下、図面上の同じ構成要素には同じ参照符号を使用して、同じ構成要素についての重複説明は省略する。
【００２５】
図２は、本発明の一実施例による位相固定ループ（ＰＬＬ）を示すブロック図である。
【００２６】
図２を参照すると、ＰＬＬは、位相周波数検出器（ＰＦＤ）２１０、チャージポンプ２２０、ループフィルタ２３０、電圧制御発振器（ＶＣＯ）２４０、及び周波数分周器２７０を含む。
【００２７】
位相周波数検出器２１０は、入力信号２０１とフィードバック信号２７１の位相を比較して入力信号２０１とフィードバック信号２７１との間の位相差情報を有する位相差情報信号２１１を生成する。位相差情報信号２１１はＵＰ信号とＤＮ信号であり得る。
【００２８】
チャージポンプ２２０は、位相差情報信号２１１に基づいて前記位相差に相当する電流信号２２１を発生する。ループフィルタ２３０は、電流信号２２１を受けて位相差による制御電圧信号２３１を生成する。
【００２９】
電圧制御発振器２４０では、制御電圧信号２３１の電圧レベルに応答して変化する周波数を有する発振信号２４１を発生する。前記発振信号２４１は、複数の互いに異なる位相を有する複数の信号であり得る。制御電圧発振器２４０は、例えば、オシレータ、リングオシレータ、Ｌ−Ｃタンク回路等で実現することができる。リングオシレータは、帰還ループを有する複数のインバータ遅延セル（例えば、ＣＭＯＳインバータ増幅器）で構成され、前段のインバータ遅延セルの出力が次段のインバータ遅延セルの入力になるように構成され、全体的にリング構造を有する。前記リングオシレータには、リングオシレータの出力を反転させるインバータが更に含まれることができる。
【００３０】
ＰＬＬは、差動増幅器２５０及びデューティサイクル補正回路（ＤＣＣ）２６０を更に含むことができる。
【００３１】
差動増幅器２５０は、例えば、ＣＭＯＳ差動増幅器であり得る。差動増幅器２５０は、制御電圧発振器２４０の出力信号２４１のスウィングの幅を増加させてＣＭＯＳ回路で使用するレベルの信号に変換する。ＤＣＣ回路２６０では、差動増幅器２５０の出力信号２５１のデューティ比を５０：５０に維持させる。
【００３２】
周波数分周器２７０は、ＤＣＣ回路２６０の出力信号２６１を受けて所定分周比で分周して、フィードバック信号２７１を位相周波数検出器２１０に提供する。
【００３３】
本発明は、電圧制御発振器が３つ、５つ、７つ等の奇数個の互いに異なる位相を有する位相信号を出力する場合に適用することができる。
【００３４】
図３は、本発明の一実施例による電圧制御発振器が５つの位相信号を出力する場合を説明するブロック図である。図４は、本発明の一実施例による電圧制御発振器から出力される５つの位相信号の位相を示す概念図である。
【００３５】
図３を参照すると、電圧制御発振器２４０は、５つの位相信号（ａ、ｂ、ｃ、ｄ、ｅ）をそれらに対応する差動増幅器２５０に出力する。例えば、位相信号ａは０°、ｂは７２°、ｃは１４４°、ｄは２１６°、及びｅは２８８°の位相を有することができる。
【００３６】
各差動増幅器２５０は、３つの位相信号を受けて増幅した後、増幅された出力信号２５１をＤＣＣ回路２６０に提供する。ＤＣＣ回路２６０の出力であるデューティ補償された信号２６１は差動増幅器２５０に提供される。
【００３７】
各差動増幅器２５０に提供される第１乃至第３位相信号は、図４に示すように、第２及び第３位相信号の位相の平均が第１位相信号と１８０°の位相差を有するように選択される。例えば、差動増幅器２５０に入力される第１位相信号がａ（０°）である場合、第２位相信号と第３位相信号はそれぞれｃ（１４４°）及びｄ（２１６°）であり得る。又、差動増幅器２５０に入力される第１位相信号がｂ（７２°）である場合、第２位相信号と第３位相信号はそれぞれｄ（２１６°）及びｅ（２８８°）であり得る。
【００３８】
差動増幅器２５０の具体例は、後述する。
【００３９】
図５及び図６は、電圧制御発振器が３つの位相信号を出力する場合を示す。
【００４０】
図５を参照すると、電圧制御発振器２４０は、３つの位相信号（ａ’、ｂ’、ｃ’）を対応する差動増幅器２５０に出力する。例えば、位相信号ａ’は０°、ｂ’は１２０°、ｃ’は２４０°の位相を有することができる。
【００４１】
各差動増幅器２５０は、前記３つの位相信号を受けて増幅した後、増幅された出力信号２５１をＤＣＣ回路２６０に提供する。ＤＣＣ回路２６０の出力であるデューティ補償された信号２６１は、差動増幅器２５０に提供される。
【００４２】
各差動増幅器２５０に提供される第１乃至第３位相信号は、図６に図示されたように、第２及び第３位相信号の位相の平均が第１位相信号と１８０°の位相差を有するように選択される。例えば、差動増幅器２５０に入力される第１位相信号がａ’（０°）である場合、第２位相信号と第３位相信号はそれぞれｂ’（１２０°）及びｃ’（２４０°）であり得る。又、差動増幅器２５０に入力される第１位相信号がｂ’（１２０°）である場合、第２位相信号と第３位相信号は、それぞれｃ’（２４０°）及びａ’（０°）であり得る。
【００４３】
図７は、本発明の一実施例による差動増幅器を示す回路図である。図７は、差動増幅器がＣＭＯＳ差動増幅器である例を示す。
【００４４】
図７を参照すると、ＣＭＯＳ差動増幅器は、ＰＭＯＳトランジスタＰＭ２、ＰＭ３、ＰＭ４、ＰＭ１、ＰＭ５からなる入力端７１０、ＰＭＯＳトランジスタＢ１１からなるＰＭＯＳバイアス部７２０、及びＮＭＯＳトランジスタＬ１１、Ｌ１２からなるＮＭＯＳ負荷部７３０を含む。ＰＭＯＳバイアス部７２０は、入力端７１０と第１電源電圧ＶＤＤとの間に連結される。ＮＭＯＳ負荷部７３０は、入力端７１０と第２電源電圧ＶＳＳとの間に連結される。
【００４５】
ＣＭＯＳ差動増幅器は、第１位相信号ｃｌｋｉ、第２位相信号ｃｌｋｉｂ、及び第３位相信号ｃｌｋｉｂｒ、ＤＣＣ回路２６０の第１出力信号ｄｃｃ、及びＤＣＣ回路２６０の第２出力信号ｄｃｃｂをそれぞれＰＭＯＳトランジスタＰＭ２、ＰＭ３、ＰＭ４、ＰＭ１、ＰＭ５のゲートで受けて、差動増幅された差動増幅信号（ｏｕｔ、ｏｕｔｂ）を出力する。ＤＣＣ回路２６０の第１出力信号ｄｃｃ及び第２出力信号ｄｃｃｂは、ＤＣＣ回路２６０の差動出力である。
【００４６】
ここで、第２位相信号ｃｌｋｉｂ及び第３位相信号ｃｌｋｉｂｒの平均位相は、第１位相信号ｃｌｋｉの位相に対して１８０°の位相差を有する。２つの位相信号の位相の平均が第１位相信号に対して１８０°の位相差を有する第２位相信号ｃｌｋｉｂ及び第３位相信号ｃｌｋｉｂｒは、それぞれＣＭＯＳ差動増幅器の入力端７１０のＰＭＯＳトランジスタＰＭ３及びＰＭ４に直接入力され、位相補間（ｐｈａｓｅ  ｉｎｔｅｒｐｏｌａｔｉｏｎ）が行われる。即ち、ＰＭＯＳトランジスタＰＭ３及びＰＭ４にそれぞれ入力された第２位相信号ｃｌｋｉｂ及び第３位相信号ｃｌｋｉｂｒの位相の平均は、ＰＭＯＳトランジスタＰＭ２に入力された第１位相信号ｃｌｋｉの位相に対して実質的に１８０°の位相差を有する。
【００４７】
その結果、ＣＭＯＳ差動増幅器は、実質的に１８０°の位相差を有する２つの位相信号を受けた場合のように、５０：５０に近いデューティ比を有する出力信号（ｏｕｔ、ｏｕｔｂ）を生成することができる。従って、５０：５０に近いデューティ比を有するＣＭＯＳ差動増幅器の出力信号をＤＣＣ２６０でデューティ比補正する場合、ＤＣＣ２６０出力信号のデューティ比が実質的に５０：５０になるようにすることができる。
【００４８】
即ち、ＣＭＯＳ差動増幅器は、実質的に１８０°の位相差を有する２つの位相信号を利用して差動増幅動作を行う場合のように、ＣＭＯＳ差動増幅器２５０の出力信号に対応するＤＣＣ回路２６０の出力信号のデューティ比の歪曲を防止することができる。
【００４９】
図８乃至図１１は、本発明の他の実施例によるＣＭＯＳ差動増幅器を示す回路図である。
【００５０】
図８のＣＭＯＳ差動増幅器は、ＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４、ＮＭ５からなる入力端８１０、ＰＭＯＳトランジスタＬ２１、Ｌ２２からなるＰＭＯＳ負荷部８３０を含む。
【００５１】
図８のＣＭＯＳ差動増幅器は、第１位相信号ｃｌｋｉ、第２位相信号ｃｌｋｉｂ、及び第３位相信号ｃｌｋｉｂｒ、ＤＣＣ回路２６０の第１出力信号ｄｃｃ、及びＤＣＣ回路２６０の第２出力信号ｄｃｃｂをそれぞれＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４、ＮＭ５のゲートで受けて、差動増幅された差動増幅信号（ｏｕｔ、ｏｕｔｂ）を出力する。
【００５２】
図９のＣＭＯＳ差動増幅器は、図７のＣＭＯＳ差動増幅器と入力端７１０及びＮＭＯＳ負荷部７３０の構成は同じであるが、ＰＭＯＳバイアス部を含まないという点に差異がある。
【００５３】
図１０のＣＭＯＳ差動増幅器は、図８のＣＭＯＳ差動増幅器に対して入力端８１０及びＰＭＯＳ負荷部８３０の構成は同じであるが、ＮＭＯＳバイアス部１０２０を更に含むという点に差異がある。ＮＭＯＳバイアス部１０２０は、ＮＭＯＳトランジスタＢ４１で構成されることができる。
【００５４】
図１１のＣＭＯＳ差動増幅器は、ＰＭＯＳトランジスタＰＭ２１、ＰＭ２２、ＰＭ３、ＰＭ４、ＰＭ１、ＰＭ５からなる入力端１１１０、ＰＭＯＳトランジスタＢ５１からなるＰＭＯＳバイアス部１１２０、及びＮＭＯＳトランジスタＬ５１、Ｌ５２からなるＮＭＯＳ負荷部１１３０を含む。
【００５５】
図１１のＣＭＯＳ差動増幅器は、図７のＣＭＯＳ差動増幅器と入力端１１１０で第１位相信号ｃｌｋｉを受けるためのＰＭＯＳトランジスタＰＭ２２がもう一つ追加されるという点に差異がある。即ち、図１１のＣＭＯＳ差動増幅器は、第１位相信号を２つのＰＭＯＳトランジスタＰＭ２１及びＰＭ２２で受け、第２及び第３位相信号をそれぞれＰＭＯＳトランジスタＰＭ３及びＰＭ４で受ける。ここで、ＰＭＯＳトランジスタＰＭ１、ＰＭ２１、ＰＭ２２、ＰＭ３、ＰＭ４、ＰＭ５のトランジスタサイズは、２：１：１：１：１：２になることができる。
【００５６】
従って、図１１のＣＭＯＳ差動増幅器は、トランジスタサイズマッチング及び電流マッチングのために、入力端１１１０で６つの入力を対称的に受けるように構成する。図示していないが、図１１のＣＭＯＳ差動増幅器で入力端１１１０をＮＭＯＳトランジスタに変形することができ、前述した実施例のようにバイアス部１１２０をＮＭＯＳトランジスタで実現することもでき、負荷部１１３０をＰＭＯＳトランジスタで実現することもできるのは自明である。
【００５７】
図１２は、図１のＣＭＯＳ差動増幅器の入力端に入力される１８０°の位相差を有しない２つの入力信号を示す波形図である。図１３は、図１２の入力信号が図１の差動増幅器に入力された場合の差動増幅器の出力信号の波形図で、図１４は、図１２の入力信号が図１の差動増幅器に入力された場合のＤＣＣ回路の出力信号のデューティ比を示すグラフである。図１４に示すように、ＤＣＣ回路３０によりデューティ比が補正された場合でも、ＤＣＣ回路３０の出力信号のデューティ比Ｔ１１：Ｔ１２は、５０：５０に確保されていないことがわかる。
【００５８】
図１５は、本発明の実施例によるＣＭＯＳ差動増幅器に入力される第１乃至第３位相信号を示す波形図である。図１６は、図１５の第１乃至第３位相信号を本発明の実施例によるＣＭＯＳ差動増幅器の入力端に入力させた場合に得られた１８０°の位相差を有する位相信号を示す波形図である。図１７は、図１５の第１乃至第３位相信号が本発明の実施例によるＣＭＯＳ差動増幅器に入力された場合の本発明の実施例によるＣＭＯＳ差動増幅器の出力信号の波形図である。図１８は、図１５の第１乃至第３位相信号が本発明の実施例によるＣＭＯＳ差動増幅器に入力された場合のＤＣＣ回路２６０の出力信号のデューティ比を示すグラフである。図１８に示すように、ＤＣＣ回路２６０によりデューティ比が補正された場合、ＤＣＣ回路２６０の出力信号のデューティ比Ｔ２１：Ｔ２２は、５０：５０に確保されていることがわかる。
【００５９】
図１９は、図３の本発明の一実施例によるＣＭＯＳ差動増幅器に入力される第１位相信号ａ、第２位相信号ｃ、及び第３位相信号ｄをシミュレーションした波形図である。
【００６０】
図２０は、図１９の第１乃至第３位相信号が本発明の実施例によるＣＭＯＳ差動増幅器に入力された場合のＣＭＯＳ差動増幅器の出力信号のシミュレーション波形図である。図２０に示すように、本発明の実施例によるＣＭＯＳ差動増幅器の出力は、実質的に５０：５０のデューティ比を有することがわかる。その結果、ＤＣＣ回路２６０の出力信号のデューティ比は、５０：５０に確保されていることができる。
【００６１】
図２１は、本発明の一実施例による遅延同期ループ（以下、ＤＬＬと称する）を示すブロック図である。
【００６２】
図２１を参照すると、ＤＬＬは、位相周波数検出器（ＰＦＤ）２１０、チャージポンプ２２０、ループフィルタ２３０、電圧制御遅延ライン（以下、ＶＣＤＬと称する）１５４０、及び遅延器１５７０を含む。
【００６３】
位相周波数検出器２１０は、入力信号２０１とフィードバック信号１５７１の位相を比較して、入力信号２０１とフィードバック信号１５７１との間の位相差情報を有する位相差情報信号２１１を生成する。位相差情報信号２１１は、ＵＰ信号とＤＮ信号であり得る。
【００６４】
チャージポンプ２２０は、位相差情報信号２１１に基づいて前記位相差に相当する電流信号２２１を発生する。ループフィルタ２３０は、電流信号２２１を受けて位相差による制御電圧信号２３１を生成する。
【００６５】
ＶＣＤＬ１５４０は、入力信号２０１を制御電圧信号２３１に基づいて所定時間だけ遅延させて複数の遅延信号１５４１を発生させる。複数の遅延信号１５４１は、例えば、３つ、５つ、７つ等の奇数個の互いに異なる位相を有する遅延信号である。
【００６６】
ＤＬＬは、差動増幅器２５０及びデューティサイクル補正回路（ＤＣＣ）２６０を更に含むことができる。
【００６７】
差動増幅器２５０は、例えば、ＣＭＯＳ差動増幅器で構成されることができる。差動増幅器２５０は、ＶＣＤＬ１５４０の複数の遅延信号１５４１のうち、第１乃至第３位相信号を受けて差動増幅して、ＣＭＯＳ回路で使用するレベルの信号に変換する。第２位相信号及び第３位相信号は、図４又は図６に図示されたように、２つの位相信号の位相の平均が第１位相信号に対して１８０°の位相差を有するように選択される。
【００６８】
図２１の差動増幅器２５０は、図３乃至図１１で説明した複数の実施例による差動増幅器と同じ構成を有する。
【００６９】
ＤＣＣ回路２６０では、差動増幅器２５０の出力信号のデューティ比を補正して、差動増幅器２５０の出力信号のデューティ比を５０：５０に維持させる。
【００７０】
遅延器１５７０は、ＤＣＣ回路２６０の出力信号２６１を受けて所定時間だけ遅延させてフィードバック信号１５７１を位相周波数検出器２１０に提供する。
【産業上の利用可能性】
【００７１】
前記のような差動増幅器、差動増幅方法、及びこれを利用した位相固定ループ、及び遅延同期ループによると、前記差動増幅器の入力端には位相固定ループの電圧制御発振器（又は、遅延同期ループのＶＣＤＬ）の奇数個の位相信号のうち、第１乃至第３位相信号が入力される。第２位相信号及び第３位相信号は、２つの位相信号の位相の平均が第１位相信号と１８０°の位相差を有するように選択される。
【００７２】
その結果、差動増幅器は、実質的に１８０°の位相差を有する２つの位相信号を受けた場合のように、５０：５０に近いデューティ比を有する出力信号を生成することができる。従って、５０：５０に近いデューティ比を有する差動増幅器の出力信号をＤＣＣ回路でデューティ比補正した場合、ＤＣＣ出力信号のデューティ比が実質的に５０：５０になるようにして、ＤＣＣ回路の出力信号のデューティ比の歪曲を防止することができる。
【００７３】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００７４】
【図１】奇数個の位相信号を出力する従来の電圧制御発振器（ＶＣＯ）を示すブロック図である。
【図２】本発明の一実施例による位相固定ループ（ＰＬＬ）を示すブロック図である。
【図３】本発明の一実施例による電圧制御発振器が５つの位相信号を出力する場合を説明するブロック図である。
【図４】本発明の一実施例による電圧制御発振器から出力される５つの位相信号の位相を示す概念図である。
【図５】本発明の他の実施例による電圧制御発振器が３つの位相信号を出力する場合を説明するブロック図である。
【図６】図５の電圧制御発振器から出力される３つの位相信号の位相を示す概念図である。
【図７】本発明の一実施例によるＣＭＯＳ増幅器を示す回路図である。
【図８】本発明の他の実施例によるＣＭＯＳ差動増幅器を示す回路図である。
【図９】本発明の他の実施例によるＣＭＯＳ差動増幅器を示す回路図である。
【図１０】本発明の他の実施例によるＣＭＯＳ差動増幅器を示す回路図である。
【図１１】本発明の他の実施例によるＣＭＯＳ差動増幅器を示す回路図である。
【図１２】図１のＣＭＯＳ差動増幅器の入力端に入力される１８０°の位相差を有しない２つの入力信号を示す波形図である。
【図１３】図１２の入力信号が図１のＣＭＯＳ増幅器に入力された場合のＣＭＯＳ増幅器の出力信号の波形図である。
【図１４】図１２の入力信号が図１のＣＭＯＳ増幅器に入力された場合のＤＣＣ回路の出力信号のデューティ比を示すグラフである。
【図１５】本発明の実施例によるＣＭＯＳ差動増幅器に入力される第１乃至第３位相信号を示す波形図である。
【図１６】図１５の第１乃至第３位相信号を本発明の実施例によるＣＭＯＳ差動増幅器の入力端に通過させた場合に得られた１８０°の位相差を有する位相信号を示す波形図である。
【図１７】図１５の第１乃至第３位相信号が本発明の実施例によるＣＭＯＳ差動増幅器に入力された場合の本発明の実施例によるＣＭＯＳ差動増幅器の出力信号の波形図である。
【図１８】図１５の第１乃至第３位相信号が本発明の実施例によるＣＭＯＳ差動増幅器に入力された場合のＤＣＣ回路の出力信号のデューティ比を示すグラフである。
【図１９】図３の本発明の一実施例によるＣＭＯＳ差動増幅器に入力される第１乃至第３位相信号をシミュレーションした波形図である。
【図２０】図１９の第１乃至第３位相信号が本発明の実施例によるＣＭＯＳ差動増幅器に入力された場合のＣＭＯＳ差動増幅器の出力信号のシミュレーション波形図である。
【図２１】本発明の一実施例による遅延同期ループ（ＤＬＬ）を示すブロック図である。
【符号の説明】
【００７５】
２５０    差動増幅器
２６０    デューティサイクル補正回路（ＤＣＣ）
７１０、８１０、９１０、１１１０    差動増幅器入力端
【図１】
2007143134.tif 000003
【図２】
2007143134.tif 000004
【図３】
2007143134.tif 000005
【図４】
2007143134.tif 000006
【図５】
2007143134.tif 000007
【図６】
2007143134.tif 000008
【図７】
2007143134.tif 000009
【図８】
2007143134.tif 000010
【図９】
2007143134.tif 000011
【図１０】
2007143134.tif 000012
【図１１】
2007143134.tif 000013
【図１２】
2007143134.tif 000014
【図１３】
2007143134.tif 000015
【図１４】
2007143134.tif 000016
【図１５】
2007143134.tif 000017
【図１６】
2007143134.tif 000018
【図１７】
2007143134.tif 000019
【図１８】
2007143134.tif 000020
【図１９】
2007143134.tif 000021
【図２０】
2007143134.tif 000022
【図２１】
2007143134.tif 000023