(57)【要約】【課題】ＮＡＮＤ型不揮発性メモリの消去動作として、ＰウェルやＮウェルなどの基板端子を用いないで、不揮発性メモリ素子における電荷蓄積部に注入された電荷を放出する、すなわちＮＡＮＤ型不揮発性メモリのデータの消去動作する方法を提供することを課題とする。【解決手段】ＮＡＮＤ型不揮発性メモリにおけるデータの消去方法において、不揮発性メモリ素子における電荷蓄積層に格納された電荷の放出について、ビット線、ソース線、及び制御ゲートに電位を印加することにより行う。そして、不揮発性メモリ素子における電荷蓄積層に格納された電荷の放出を、電荷を放出する不揮発性メモリ素子のソース端子、ドレイン端子、及び制御ゲートに電位を印加することにより行う。【選択図】図２
2007294082.tif 000002
【特許請求の範囲】
【請求項１】
ビット線と、ソース線と、
複数の不揮発性メモリを有し、複数の前記不揮発性メモリが直列に接続されたＮＡＮＤ型セルと、
選択トランジスタと、を有し、
前記不揮発性メモリは、第１の絶縁膜を介した半導体膜上の電荷蓄積層と、第２の絶縁膜を介した前記電荷蓄積層上の制御ゲートを有し、
前記ＮＡＮＤ型セルの一方の端子は、前記選択トランジスタを介して、前記ビット線に接続され、
前記ＮＡＮＤ型セルの他方の端子は、前記ソース線に接続されたＮＡＮＤ型不揮発性メモリのデータ消去方法であって、
前記ＮＡＮＤ型セルにおけるいずれか一の前記不揮発性メモリにおける前記電荷蓄積層に格納された電荷の放出は、前記ビット線、前記ソース線、及び前記制御ゲートに電位を印加することにより行われることを特徴とするＮＡＮＤ型不揮発性メモリのデータ消去方法。
【請求項２】
ビット線と、ソース線と、
複数の不揮発性メモリを有し、複数の前記不揮発性メモリが直列に接続されたＮＡＮＤ型セルと、
選択トランジスタと、を有し、
前記不揮発性メモリは、第１の絶縁膜を介した半導体膜上の電荷蓄積層と、第２の絶縁膜を介した前記電荷蓄積層上の制御ゲートを有し、
前記ＮＡＮＤ型セルの一方の端子は、前記選択トランジスタを介して、前記ビット線に接続され、
前記ＮＡＮＤ型セルの他方の端子は、前記ソース線に接続されたＮＡＮＤ型不揮発性メモリのデータ消去方法であって、
前記ＮＡＮＤ型セルにおけるいずれか一の前記不揮発性メモリにおける前記電荷蓄積層に格納された電荷の放出は、当該不揮発性メモリにおけるソース端子、ドレイン端子、及び制御ゲートに電位を印加することにより行われることを特徴とするＮＡＮＤ型不揮発性メモリのデータ消去方法。
【請求項３】
ビット線と、ソース線と、
複数の不揮発性メモリを有し、複数の前記不揮発性メモリが直列に接続された第１のＮＡＮＤ型セルと、
複数の不揮発性メモリを有し、複数の前記不揮発性メモリが直列に接続された第２のＮＡＮＤ型セルと、
第１の選択トランジスタと、第２の選択トランジスタと、を有し、
前記不揮発性メモリは、第１の絶縁膜を介した半導体膜上の電荷蓄積層と、第２の絶縁膜を介した前記電荷蓄積層上の制御ゲートを有し、
前記第１のＮＡＮＤ型セルの一方の端子は、前記第１の選択トランジスタを介して、前記ビット線に接続され、
前記第１のＮＡＮＤ型セルの他方の端子は、前記ソース線に接続され、
前記第２のＮＡＮＤ型セルの一方の端子は、前記第２の選択トランジスタを介して、前記ビット線に接続され、
前記第２のＮＡＮＤ型セルの他方の端子は、前記ソース線に接続され、
前記第１のＮＡＮＤ型セルにおけるいずれか一の前記不揮発性メモリ及び前記第２のＮＡＮＤ型セルにおけるいずれか一の前記不揮発性メモリにおける前記電荷蓄積層に格納された電荷の放出は、前記ビット線、前記ソース線、及び前記制御ゲート電極に電位を印加することにより行われることを特徴とするＮＡＮＤ型不揮発性メモリのデータ消去方法。
【請求項４】
ビット線と、ソース線と、
複数の不揮発性メモリを有し、複数の前記不揮発性メモリが直列に接続された第１のＮＡＮＤ型セルと、
複数の不揮発性メモリを有し、複数の前記不揮発性メモリが直列に接続された第２のＮＡＮＤ型セルと、
第１の選択トランジスタと、第２の選択トランジスタと、を有し、
前記不揮発性メモリは、第１の絶縁膜を介した半導体膜上の電荷蓄積層と、第２の絶縁膜を介した前記電荷蓄積層上の制御ゲートを有し、
前記第１のＮＡＮＤ型セルの一方の端子は、前記第１の選択トランジスタを介して、前記ビット線に接続され、
前記第１のＮＡＮＤ型セルの他方の端子は、前記ソース線に接続され、
前記第２のＮＡＮＤ型セルの一方の端子は、前記第２の選択トランジスタを介して、前記ビット線に接続され、
前記第２のＮＡＮＤ型セルの他方の端子は、前記ソース線に接続され、
前記第１のＮＡＮＤ型セルにおけるいずれか一の前記不揮発性メモリ及び前記第２のＮＡＮＤ型セルにおけるいずれか一の前記不揮発性メモリにおける前記電荷蓄積層に格納された電荷の放出は、当該第１のＮＡＮＤ型セルにおける不揮発性メモリ及び当該第２のＮＡＮＤ型セルにおける不揮発性メモリにおけるソース端子、ドレイン端子、及び制御ゲートに電位を印加することにより行われることを特徴とするＮＡＮＤ型不揮発性メモリのデータ消去方法。
【請求項５】
請求項３または４において、前記電荷蓄積層に格納された電荷の放出は、前記第１のＮＡＮＤ型セル及び前記第２のＮＡＮＤ型セルにおける同じビットのワード線に対応する不揮発性メモリにおける電荷蓄積層に格納された電荷の放出を行うことを特徴とするＮＡＮＤ型不揮発性メモリのデータ消去方法。
【請求項６】
請求項１乃至５のいずれか一において、前記電荷蓄積層は、ゲルマニウムを含む材料で構成されることを特徴とするＮＡＮＤ型不揮発性メモリのデータ消去方法。
【請求項７】
請求項１乃至６のいずれか一において、前記電荷蓄積層は、シリコン及びゲルマニウムを含む窒化物を含む材料で構成されることを特徴とするＮＡＮＤ型不揮発性メモリのデータ消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置におけるＮＡＮＤ型不揮発性メモリのデータの消去方法に関する。より詳細には、電気的な書き込み及び電気的な消去を行う不揮発性半導体記憶装置（不揮発性メモリ、またはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ））におけるＮＡＮＤ型不揮発性メモリのデータの消去方法に関し、１ビット毎電気的な消去可能なＥＥＰＲＯＭ、フラッシュメモリなどをその範疇に含む。
【背景技術】
【０００２】
データを電気的に書き換え可能であり、電源を切ってもデータを記憶しておくことのできる不揮発性メモリの市場が拡大している。不揮発性メモリは、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と類似の構造を有し、電荷を長期間蓄積することのできる領域がチャネル形成領域上に設けられているところに特徴がある。この電荷蓄積領域は絶縁層上に形成され、周囲と絶縁分離されていることから浮遊ゲートとも呼ばれている。浮遊ゲート上には、さらに絶縁層を介して制御ゲートを備えている。
【０００３】
このような構造を有する所謂浮遊ゲート型の不揮発性メモリは、制御ゲートに印加する電圧により、浮遊ゲートに電荷を蓄積させ、また放出させる動作が行われる。すなわち浮遊ゲートに保持させる電荷の出し入れにより、データを記憶する、または消去する仕組みになっている。具体的に、浮遊ゲートへの電荷の注入や引き抜きは、半導体基板のチャネル形成領域と、制御ゲートの間に高電圧を印加して行われている。このときチャネル形成領域上の絶縁層には、ファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）型（Ｆ−Ｎ型）トンネル電流や、熱電子が流れると言われている。このことより当該絶縁層は、トンネル絶縁層とも呼ばれている。
【０００４】
浮遊ゲート型の不揮発性メモリは、信頼性を保証するために、浮遊ゲートに貯えた電荷を１０年以上保持できる特性が要求されている。そのためトンネル絶縁層には、トンネル電流が流れる厚さで形成しつつ、電荷が漏れてしまわないように、高い絶縁性が求められている。
【０００５】
また、トンネル絶縁層上に形成される浮遊ゲートは、チャネル形成領域が形成される半導体と同じ半導体材料であるシリコンで形成されている。例えば、浮遊ゲートを多結晶シリコンで形成する方法が普及しており、例えば４００ｎｍの厚さにポリシリコン膜を堆積して形成したものが知られている（特許文献１参照）。
【０００６】
この浮遊ゲート（以下、本明細書においては電荷蓄積層ともいう）を有し、電荷蓄積層に電荷を注入または電荷蓄積層から電荷を放出することで書き換え可能な不揮発性メモリをＥＥＰＲＯＭと呼んでいる。また、不揮発性メモリの電荷蓄積層に注入した電荷を放出する動作を不揮発性メモリにおけるデータの消去と呼ぶ。そして、不揮発性メモリの一メモリセルにおける全ての不揮発性メモリ素子の電荷蓄積層の電荷を放出することで、電気的に一括してデータを消去する駆動を用いたメモリをフラッシュメモリと呼んでいる。
【０００７】
フラッシュメモリである不揮発性メモリの代表的なセル構成として、ＮＯＲ型不揮発性メモリ及びＮＡＮＤ型不揮発性メモリがある。どちらの不揮発性メモリも一括消去動作を採用している。図３０には、一般的なＮＡＮＤ型不揮発性メモリの構成例を示す。図３０において、基板はＮ型の単結晶シリコン基板を用いており、周辺回路部（ロジック部ともいう）のＰウェル３００１とメモリセル（不揮発性メモリ素子部ともいう）のＰウェル３００２を分離して形成している。
【０００８】
それにより、不揮発性メモリの一括消去の時には、すべての不揮発性メモリ素子の制御ゲートを同一電位にし、浮遊ゲートの電荷が十分抜けるまで、メモリセルのＰウェルの端子に、制御ゲートよりも高いプラスの電圧を印加することで実現している。
【特許文献１】特開２０００−５８６８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、不揮発性メモリ素子における電荷蓄積層の電荷を放出させるのに、メモリセルのＰウェルまたはＮウェルなどに電圧を印加する方法を用いると、同一のＰウェル単位またはＮウェル単位での消去しかできなくなる。また、Ｐウェル単位またはＮウェル単位の電位を消去時だけ大きく変動させるため、容量結合した部分間の誤動作、トランジスタのしきい値電圧の変動、または不揮発性メモリ素子のしきい値電圧の変動などの要因となっていた。
【００１０】
そこで本発明では、大容量化に適したＮＡＮＤ型不揮発性メモリのデータの消去方法として、ＰウェルまたはＮウェルなどの基板端子を用いないで、不揮発性メモリ素子における電荷蓄積層に注入された電荷を放出する方法を提供することを課題とする。
【課題を解決するための手段】
【００１１】
上述の諸問題を解決するため、本発明は複数の不揮発性メモリ素子が直列に接続され、一方の端子が選択トランジスタを介してビット線に接続され、他方の端子がソース線に接続されるＮＡＮＤ型不揮発性メモリにおけるデータの消去方法において、不揮発性メモリ素子における電荷蓄積層に格納された電荷の放出について、ビット線、ソース線、及び制御ゲートに電位を印加することにより行う構成とする。そして、不揮発性メモリ素子における電荷蓄積層に格納された電荷の放出を、電荷を放出する不揮発性メモリ素子のソース端子、ドレイン端子、及び制御ゲートに電位を印加することにより行うことを特徴とする。以下、本発明の具体的な構成について示す。
【００１２】
本発明のＮＡＮＤ型不揮発性メモリのデータ消去方法の一は、ビット線と、ソース線と、複数の不揮発性メモリを有し、複数の不揮発性メモリが直列に接続されたＮＡＮＤ型セルと、選択トランジスタと、を有し、不揮発性メモリは、第１の絶縁膜を介した半導体膜上の電荷蓄積層と、第２の絶縁膜を介した電荷蓄積層上の制御ゲートを有し、ＮＡＮＤ型セルの一方の端子は、選択トランジスタを介して、ビット線に接続され、ＮＡＮＤ型セルの他方の端子は、ソース線に接続されたＮＡＮＤ型不揮発性メモリのデータ消去方法であって、ＮＡＮＤ型セルにおけるいずれか一の不揮発性メモリにおける電荷蓄積層に格納された電荷の放出は、ビット線、ソース線、及び制御ゲートに電位を印加することにより行われる構成とする。
【００１３】
また別の本発明のＮＡＮＤ型不揮発性メモリのデータ消去方法の一は、ビット線と、ソース線と、複数の不揮発性メモリを有し、複数の不揮発性メモリが直列に接続されたＮＡＮＤ型セルと、選択トランジスタと、を有し、不揮発性メモリは、第１の絶縁膜を介した半導体膜上の電荷蓄積層と、第２の絶縁膜を介した電荷蓄積層上の制御ゲートを有し、ＮＡＮＤ型セルの一方の端子は、選択トランジスタを介して、ビット線に接続され、ＮＡＮＤ型セルの他方の端子は、ソース線に接続されたＮＡＮＤ型不揮発性メモリのデータ消去方法であって、ＮＡＮＤ型セルにおけるいずれか一の不揮発性メモリにおける電荷蓄積層に格納された電荷の放出は、当該不揮発性メモリにおけるソース端子、ドレイン端子、及び制御ゲートに電位を印加することにより行われる構成とする。
【００１４】
また別の本発明のＮＡＮＤ型不揮発性メモリのデータ消去方法の一は、ビット線と、ソース線と、複数の不揮発性メモリを有し、複数の不揮発性メモリが直列に接続された第１のＮＡＮＤ型セルと、複数の不揮発性メモリを有し、複数の不揮発性メモリが直列に接続された第２のＮＡＮＤ型セルと、第１の選択トランジスタと、第２の選択トランジスタと、を有し、不揮発性メモリは、第１の絶縁膜を介した半導体膜上の電荷蓄積層と、第２の絶縁膜を介した電荷蓄積層上の制御ゲートを有し、第１のＮＡＮＤ型セルの一方の端子は、第１の選択トランジスタを介して、ビット線に接続され、第１のＮＡＮＤ型セルの他方の端子は、ソース線に接続され、第２のＮＡＮＤ型セルの一方の端子は、第２の選択トランジスタを介して、ビット線に接続され、第２のＮＡＮＤ型セルの他方の端子は、ソース線に接続され、第１のＮＡＮＤ型セルにおけるいずれか一の不揮発性メモリ及び第２のＮＡＮＤ型セルにおけるいずれか一の不揮発性メモリにおける電荷蓄積層に格納された電荷の放出は、ビット線、ソース線、及び制御ゲート電極に電位を印加することにより行われる構成とする。
【００１５】
また別の本発明のＮＡＮＤ型不揮発性メモリのデータ消去方法の一は、ビット線と、ソース線と、複数の不揮発性メモリを有し、複数の不揮発性メモリが直列に接続された第１のＮＡＮＤ型セルと、複数の不揮発性メモリを有し、複数の不揮発性メモリが直列に接続された第２のＮＡＮＤ型セルと、第１の選択トランジスタと、第２の選択トランジスタと、を有し、不揮発性メモリは、第１の絶縁膜を介した半導体膜上の電荷蓄積層と、第２の絶縁膜を介した電荷蓄積層上の制御ゲートを有し、第１のＮＡＮＤ型セルの一方の端子は、第１の選択トランジスタを介して、ビット線に接続され、第１のＮＡＮＤ型セルの他方の端子は、ソース線に接続され、第２のＮＡＮＤ型セルの一方の端子は、第２の選択トランジスタを介して、ビット線に接続され、第２のＮＡＮＤ型セルの他方の端子は、ソース線に接続され、第１のＮＡＮＤ型セルにおけるいずれか一の不揮発性メモリ及び第２のＮＡＮＤ型セルにおけるいずれか一の不揮発性メモリにおける電荷蓄積層に格納された電荷の放出は、当該第１のＮＡＮＤ型セルにおける不揮発性メモリ及び当該第２のＮＡＮＤ型セルにおける不揮発性メモリにおけるソース端子、ドレイン端子、及び制御ゲートに電位を印加することにより行われる構成とする。
【００１６】
また本発明において、電荷蓄積層に格納された電荷の放出は、第１のＮＡＮＤ型セル及び第２のＮＡＮＤ型セルにおける同じビットのワード線に対応する不揮発性メモリにおける電荷蓄積層に格納された電荷の放出を行う構成であってもよい。
【００１７】
また本発明において、電荷蓄積層は、ゲルマニウムを含む材料で構成されていてもよい。
【００１８】
また本発明において、電荷蓄積層は、シリコン、ゲルマニウムを含む窒化物を含む材料で構成されていてもよい。
【発明の効果】
【００１９】
本発明のＮＡＮＤ型不揮発性メモリのデータ消去方法を用いることで、ＮＡＮＤ型セルの中の不揮発性メモリ素子のデータを１つずつ順次消去することができる。そのため、ＮＡＮＤ型セル内における不揮発性メモリ素子の電荷蓄積層内の電荷を放出するために、ロジック部とメモリセルとのＰウェル部（またはＮウェル部）の分離を行う必要がなく、低コスト化を実現することができる。
【００２０】
また、複数のＮＡＮＤ型セル内における不揮発性メモリ素子の電荷蓄積層内の電荷の放出について、デコーダ回路からの信号により、同じビットに対応するワード線に制御ゲートが繋がる複数のＮＡＮＤ型セルの不揮発性メモリ素子内の電荷蓄積層における電荷の放出も同時に行うことができる。すなわち、複数のＮＡＮＤ型セルにおける不揮発性メモリ素子のデータを同時に消去することができる。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
【００２２】
以下、本発明に係る不揮発性メモリにおけるデータの消去方法について説明する。図１にＮＡＮＤ型フラッシュメモリのセルアレイの一部を示す。本実施の形態においては、本発明の特徴である不揮発性メモリ素子における電荷蓄積層内の電荷の放出動作、すなわち不揮発性メモリ素子のデータの消去動作について説明する。
【００２３】
なお、ＮＡＮＤ型フラッシュメモリは、セルアレイが選択用トランジスタを介してデータ入出力用のビット線に接続され、大容量化を実現している。本実施の形態においては、ＮＡＮＤ型不揮発性メモリにおいて、８ビットの不揮発性メモリ素子が直列に接続したタイプで説明し、当該８ビットの不揮発性メモリ素子をＮＡＮＤ型セルと呼ぶことにする。
【００２４】
図１に示すように、ＮＡＮＤ型セル９１１８は、ビット線ＢＬとソース線ＳＬ間に直列に不揮発性メモリ素子９１０１〜９１０８が接続され、選択トランジスタ９１００のゲートには選択ゲート線ＳＧ１が接続され、不揮発性メモリ素子９１０１〜９１０８の制御ゲートにはそれぞれ順にワード線Ｗ１〜Ｗ８が接続される。
【００２５】
なお本実施の形態においては、ＮＡＮＤ型セルにおける不揮発性メモリ素子及び選択トランジスタの導電型はすべてＮチャネル型であるとして説明する。また本発明におけるＮＡＮＤ型セルにおける不揮発性メモリ素子及び選択トランジスタの導電型はＰチャネル型であってもよい。
【００２６】
次に本発明の不揮発性メモリ素子におけるデータの消去方法について、各配線の電位を具体的に例示し、図２を用いて説明する。なお、具体的な電位の例として、不揮発性メモリ素子は、よりもソース端子及びドレイン端子の電圧をゲート端子よりも十分大きい値（１５Ｖ）にすることでデータ消去できるものとする。また、不揮発性メモリ素子は電荷蓄積層に電荷が蓄積されていても蓄積されていなくても、ソース端子に対するゲート端子の電圧が３Ｖあれば、ソースとドレイン端子の間は導通状態になるものとする。また、選択トランジスタもソース端子に対するゲート端子の電圧が３Ｖあれば、ソースとドレイン端子の間は導通状態になるものとする。各配線の電位は例であって、各トランジスタ及び各不揮発性メモリ素子をオンまたはオフする電位であればよいものであることを付記する。
【００２７】
まず、図２（Ａ）においては、ワード線Ｗ１に繋がる不揮発性メモリ素子９１０１の電荷蓄積層における電荷を放出し、データを消去する例について説明する。図２（Ａ）において、ビット線ＢＬ及びソース線ＳＬをＶ１（１５Ｖ）し、ワード線Ｗ１のみＶ２（０Ｖ）にして、ワード線Ｗ２〜Ｗ８及び選択ゲート線ＳＧ１はＶ３（１８Ｖ）にする。これにより、不揮発性メモリ素子９１０２〜９１０８及び選択トランジスタ９１００は導通状態になり、不揮発性メモリ素子９１０１のソース及びドレインの電圧はＶ１（１５Ｖ）になる。なお図２（Ａ）においては、各配線の電位が入力された場合における電位の伝達についての模式的な例について矢印を用いて記載している。図２（Ａ）において、不揮発性メモリ素子９１０１は、制御ゲートに対するソース電圧、及び制御ゲートに対するドレイン電圧はＶ１―Ｖ２（１５Ｖ）となり、不揮発性メモリ素子９１０１における電荷蓄積層の電荷を放出し、データを消去することができる。
【００２８】
次に、図２（Ｂ）においては、ワード線Ｗ２に繋がる不揮発性メモリ素子９１０２の電荷蓄積層における電荷を放出し、データを消去する例について説明する。図２（Ｂ）において、ビット線ＢＬ及びソース線ＳＬはＶ１（１５Ｖ）であり、ワード線Ｗ２のみＶ２（０Ｖ）にして、選択ゲート線ＳＧ１、ワード線Ｗ１及びワード線Ｗ３〜Ｗ８はＶ３（１８Ｖ）にする。これにより、不揮発性メモリ素子９１０１、不揮発性メモリ素子９１０３〜９１０８及び選択トランジスタ９１００は導通状態になり、不揮発性メモリ素子９１０２のソース及びドレインの電圧はＶ１（１５Ｖ）になる。なお図２（Ｂ）においては、各配線の電位が入力された場合における電位の伝達についての模式的な例について矢印を用いて記載している。図２（Ｂ）において、不揮発性メモリ素子９１０２は、制御ゲートに対するソース電圧、及び制御ゲートに対するドレイン電圧はＶ１―Ｖ２（１５Ｖ）となり、不揮発性メモリ素子９１０２における電荷蓄積層の電荷を放出し、データを消去することができる。
【００２９】
次に、図２（Ｂ）においては、ワード線Ｗ２に繋がる不揮発性メモリ素子９１０２の電荷蓄積層における電荷を放出し、データを消去する例について説明する。図２（Ｂ）において、ビット線ＢＬ及びソース線ＳＬはＶ１（１５Ｖ）であり、ワード線Ｗ２のみＶ２（０Ｖ）にして、選択ゲート線ＳＧ１、ワード線Ｗ１及びワード線Ｗ３〜Ｗ８はＶ３（１８Ｖ）にする。これにより、不揮発性メモリ素子９１０１、不揮発性メモリ素子９１０３〜９１０８及び選択トランジスタ９１００は導通状態になり、不揮発性メモリ素子９１０２のソース及びドレインの電圧はＶ１（１５Ｖ）になる。なお図２（Ｂ）においては、各配線の電位が入力された場合における電位の伝達についての模式的な例について矢印を用いて記載している。図２（Ｂ）において、不揮発性メモリ素子９１０２は、制御ゲートに対するソース電圧、及び制御ゲートに対するドレイン電圧はＶ１―Ｖ２（１５Ｖ）となり、不揮発性メモリ素子９１０２における電荷蓄積層の電荷を放出し、データを消去することができる。
【００３０】
そして、図２（Ｃ）においては、ワード線Ｗ８に繋がる不揮発性メモリ素子９１０８の電荷蓄積層における電荷を放出し、データを消去する例について説明する。図２（Ｃ）において、ビット線ＢＬ及びソース線ＳＬはＶ１（１５Ｖ）であり、ワード線Ｗ８のみＶ２（０Ｖ）にして、選択ゲート線ＳＧ１、ワード線Ｗ１〜Ｗ７はＶ３（１８Ｖ）にする。これにより、不揮発性メモリ素子９１０１〜９１０７及び選択トランジスタ９１００は導通状態になり、不揮発性メモリ素子９１０８のソース及びドレインの電圧はＶ１（１５Ｖ）になる。なお図２（Ｃ）においては、各配線の電位が入力された場合における電位の伝達についての模式的な例について矢印を用いて記載している。図２（Ｃ）において、不揮発性メモリ素子９１０８は、制御ゲートに対するソース電圧、及び制御ゲートに対するドレイン電圧はＶ１―Ｖ２（１５Ｖ）となり、不揮発性メモリ素子９１０８における電荷蓄積層の電荷を放出し、データを消去することができる。その結果、不揮発性メモリ素子９１０１〜９１０８における電荷蓄積層の電荷を放出し、ＮＡＮＤ型セルのデータを全て消去することができる。
【００３１】
上記ＮＡＮＤ型不揮発性メモリのデータ消去方法を用いることにより、ＮＡＮＤ型セルの中の不揮発性メモリ素子のデータを１つずつ順次消去することができる。そのため、図３に示すように不揮発性メモリセル内を駆動するロジック部のＰウェル５００１と不揮発性メモリセルのＰウェル５００２の形成を同時に行なうことができる。つまり、ロジック部のＰウェルとメモリセルとのＰウェルを作り分ける際の基板の分離を行う必要がなく、ひいては不揮発性メモリ素子を有する不揮発性半導体記憶装置の低コスト化を実現することができる。
【００３２】
なお、本実施の形態は、本明細書中の他の実施の形態または実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
（実施の形態２）
【００３３】
実施の形態２では、ワード線を共有しない複数のＮＡＮＤ型セルの不揮発性メモリ素子における電荷蓄積層の電荷を放出させてデータを消去することができる不揮発性メモリのデータ消去方法について説明する。本実施の形態では例として８ビットのＮＡＮＤ型セルにおいて、実施の形態１で説明した順次消去方法を８回行い、ワード線を共有しない複数のＮＡＮＤ型セルの不揮発性メモリ素子における電荷蓄積層の電荷を放出させ、データを消去することができる不揮発性メモリのデータ消去方法について説明する。
【００３４】
図４に示す図は、ワード線及び選択ゲート線を制御するロウドライバーの例である。図４のロウドライバーは、デコーダ９２００及び電圧変換回路９２０１で構成される。図４において、ワード線に入力される信号は信号Ｌ１〜Ｌ４、及びその反転信号Ｌ１Ｂ〜Ｌ４Ｂである。また、選択ゲート線に入力される信号は信号Ｌ５及びその反転信号Ｌ５Ｂである。
【００３５】
また図５は、不揮発性メモリ素子のデータ消去に使う信号の一例として、信号Ｌ１〜Ｌ３の信号タイミングについて説明する図である。図５に示すようにＬ１〜Ｌ３の信号はＮＡＮＤ型不揮発性メモリのビット数に対応するタイミングを有する波形で構成される。すなわち、図４において、信号Ｌ１〜Ｌ３が入力されるデコーダ９２００内のロジック回路９２０２及びロジック回路９２０３におけるＮＯＲ回路によってワード線Ｗ１〜Ｗ８のいずれか、及びＷ９〜Ｗ１６のいずれかを選択するような信号を供給する。具体的には図５に示すように、信号Ｌ１〜Ｌ３が入力される第１の期間９２００Ａにおいては、ワード線Ｗ１及びワード線Ｗ９を選択する。また信号Ｌ１〜Ｌ３が入力される第２の期間９２００Ｂにおいては、ワード線Ｗ２及びワード線Ｗ１０を選択する。
【００３６】
デコーダ９２００でワード線及び選択ゲート線の信号を生成し、電圧変換回路９２０１で電圧を変換する。電圧変換回路の入力の信号、及び出力の信号の論理は、同じとする。つまり、入力の論理が１なら出力の論理も１、入力の論理が０なら出力の論理が０となる。電圧変換回路９２０１は、入力される信号に応じて電圧を変換し、各ワード線及び選択トランジスタのゲートに、電位を印加する機能を有する回路である。
【００３７】
図４において、ワード線Ｗ１〜Ｗ８用の信号を生成するロジック回路９２０２と、ワード線Ｗ９〜Ｗ１６の信号を生成するロジック回路９２０３とは、信号Ｌ１〜Ｌ３及び信号Ｌ１Ｂ〜Ｌ３Ｂの取り方、回路構成を同一にする。また、ロジック回路９２０２及びロジック回路９２０３への信号Ｌ４、信号Ｌ４Ｂが入力される配線との接続方法は異なっているが、信号Ｌ４及び信号Ｌ４Ｂが入力される配線は書き込み、または読み出しのために分かれて設けられている。不揮発性メモリ素子のデータ消去の時は信号Ｌ４、信号Ｌ４Ｂ共に、Ｌｏｗ電位にする。また図４において、選択ゲート線ＳＧ１及びＳＧ２は信号Ｌ５及び信号Ｌ５Ｂが入力される配線との接続方法が異なっているが、信号Ｌ５及び信号Ｌ５Ｂが入力される配線は書き込みや読み出しのために分かれて設けられており、不揮発性メモリ素子の電荷蓄積層からの電荷の放出であるデータの消去の時は、信号Ｌ５及び信号Ｌ５Ｂは共にＨｉｇｈ電位にする。
【００３８】
図４及び図５に示す動作により、選択ゲート線ＳＧ１及びＮＡＮＤ型セル９１１８のワード線Ｗ１〜Ｗ８に入力される信号は、選択ゲート線ＳＧ２及びＮＡＮＤ型セル９１１９のワード線Ｗ９〜Ｗ１６に入力される信号とそれぞれ等しくすることが出来る。つまり、ワード線Ｗ１に接続された不揮発性メモリ素子のデータを消去すると同時に、ワード線Ｗ９に接続された不揮発性メモリ素子のデータも消去することができる。また、ワード線Ｗ２に接続された不揮発性メモリ素子のデータを消去すると同時に、ワード線Ｗ１０に接続された不揮発性メモリ素子のデータも消去することができる。また、ワード線Ｗ８に接続された不揮発性メモリ素子のデータを消去すると同時に、ワード線Ｗ１６に接続された不揮発性メモリ素子のデータも消去することができる。すなわち複数のＮＡＮＤ型セルの不揮発性メモリ素子での電荷蓄積層における電荷の放出を同時に行うことができるため、本実施の形態における構成においては、実施の形態１で述べた効果に加え、ＮＡＮＤ型セル内のデータをより高速に消去することができる。
【００３９】
本実施の形態は行方向にＮＡＮＤ型セルが２つの場合の不揮発性メモリ素子のデータ消去方法について説明したが、行方向にＮＡＮＤ型セルが多数ある場合でも信号Ｌ１〜信号Ｌ３及び信号Ｌ１Ｂ〜信号Ｌ３ＢからＮＡＮＤ型セル９１１８及びＮＡＮＤ型セル９１１９と同じ信号を生成し、別のＮＡＮＤ型セルに入力すれば良い。また、本実施の形態で説明したＮＡＮＤ型セル内のビット数と異なる不揮発性メモリでは、デコーダ９２００の入力信号数やロジック回路を適宜変更すれば良い。また、本実施の形態で説明したデコーダ及び入力信号は、データの書き込みや読み出しの際の個々の不揮発性メモリ素子が選択できるように設計してもよい。
【００４０】
上記ＮＡＮＤ型不揮発性メモリのデータ消去方法を用いることにより、上記実施の形態１と同様に、ＮＡＮＤ型セルの中の不揮発性メモリ素子のデータを１つずつ順次消去することができる。そのため、図３に示すように不揮発性メモリセル内を駆動するロジック部のＰウェル５００１と不揮発性メモリセルのＰウェル５００２の形成を同時に行なうことができる。つまり、ロジック部のＰウェルとメモリセルとのＰウェルを作り分ける際の基板の分離を行う必要がなく、ひいては不揮発性メモリ素子を有する不揮発性半導体記憶装置の低コスト化を実現することができる。
【００４１】
なお、本実施の形態は、本明細書中の他の実施の形態または実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
【実施例１】
【００４２】
本実施例においては、不揮発性メモリ素子の断面図について図面を用いて説明する。図６に本実施例における不揮発性メモリ素子の断面図について示す。この不揮発性メモリ素子は、絶縁表面を有する基板１０を用いて作製されている。絶縁表面を有する基板１０としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁膜が形成された金属基板などを用いることができる。
【００４３】
この絶縁表面を有する基板１０上に半導体膜１４が形成されている。基板１０と半導体膜１４の間には、下地絶縁膜１２を設けても良い。この下地絶縁膜１２は、基板１０から半導体膜１４へアルカリ金属などの不純物が拡散して汚染することを防ぐものである。また下地絶縁膜１２は、ブロッキング層として適宜設けてもよい。
【００４４】
下地絶縁膜１２としては、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、下地絶縁膜１２を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。
【００４５】
半導体膜１４は、単結晶半導体又は多結晶半導体で形成されたものを用いることが好ましい。例えば、基板１０上にスパッタリング法、プラズマＣＶＤ法若しくは減圧ＣＶＤ法によって基板１０の全面に形成された半導体膜を結晶化させた後、選択的にエッチングして半導体膜１４を形成することができる。すなわち、素子分離の目的から、絶縁表面に島状の半導体膜を形成し、該半導体膜に一又は複数の不揮発性メモリ素子を形成することが好ましい。半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いることもできる。半導体膜の結晶化法としては、レーザー結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いた熱処理による結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれら方法を組み合わせて行う方法を採用することができる。また、このような薄膜プロセスに換えて、絶縁表面に単結晶半導体膜を形成した所謂ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いても良い。
【００４６】
このように、絶縁表面に形成された半導体膜を島状に分離形成することで、同一基板上に不揮発性メモリ素子アレイと周辺回路を形成した場合にも、有効に素子分離をすることができる。すなわち、１０Ｖ〜２０Ｖ程度の電圧で書き込みや消去を行う必要のある不揮発性メモリ素子アレイと、３Ｖ〜７Ｖ程度の電圧で動作してデータの入出力や命令の制御を主として行う周辺回路を同一基板上に形成した場合でも、各素子に印加する電圧の違いによる相互の干渉を防ぐことができる。
【００４７】
半導体膜１４にはｐ型不純物が注入されていても良い。ｐ型不純物として、例えばホウ素が用いられ、５×１０１５ａｔｏｍｓ／ｃｍ３〜１×１０１６ａｔｏｍｓ／ｃｍ３程度の濃度で添加されていても良い。これは、トランジスタのしきい値電圧を制御するためのものであり、チャネル形成領域に添加されることで有効に作用する。チャネル形成領域は、後述するゲート２６下と概略一致する領域に形成されるものであり、半導体膜１４の一対の不純物領域１８ａ、１８ｂの間に位置するものである。
【００４８】
一対の不純物領域１８ａ、１８ｂは不揮発性メモリ素子においてソース領域及びドレイン領域として機能する領域である。一対の不純物領域１８ａ、１８ｂはｎ型不純物であるリン若しくはヒ素をピーク濃度で約１０２１ａｔｏｍｓ／ｃｍ３で半導体膜１４に添加することで形成される。
【００４９】
半導体膜１４上には第１の絶縁膜１６、浮遊ゲート２０、第２の絶縁膜２２、制御ゲート２４が形成されるが、本明細書では、浮遊ゲート２０から制御ゲート２４までの積層構造をゲート２６と呼ぶことがある。
【００５０】
第１の絶縁膜１６は酸化シリコン若しくは酸化シリコンと窒化シリコンの積層構造で形成する。第１の絶縁膜１６は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁膜を堆積することで形成しても良いが、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体膜（代表的にはシリコン層）を、プラズマ処理により酸化又は窒化することにより形成した絶縁膜は、緻密で絶縁耐圧が高く信頼性に優れているためである。第１の絶縁膜１６は、浮遊ゲート２０に電荷を注入するためのトンネル絶縁膜として用いるので、このように丈夫であることが好ましい。この第１の絶縁膜１６は１ｎｍ〜２０ｎｍ、好ましくは３ｎｍ〜６ｎｍの厚さに形成することが好ましい。例えば、ゲート長を６００ｎｍとする場合、第１の絶縁膜１６は３ｎｍ〜６ｎｍの厚さに形成することができる。
【００５１】
プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波（代表的には２．４５ＧＨｚ）で励起され、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用することが好ましい。固相酸化処理若しくは固相窒化処理において、５００℃以下の温度において、緻密な絶縁膜を形成すると共に実用的な反応速度を得るためである。
【００５２】
このプラズマ処理により半導体膜１４の表面を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）又は一酸化二窒素（Ｎ２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ２）と希ガス雰囲気下）で行う。また、プラズマ処理により窒化をする場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。
【００５３】
図７にプラズマ処理を行うための装置の構成例を示す。このプラズマ処理装置は、基板１０を配置するための支持台８８と、ガスを導入するためのガス供給部８４、ガスを排気するために真空ポンプに接続する排気口８６、アンテナ８０、誘電体板８２、プラズマ発生用のマイクロ波を供給するマイクロ波供給部９２を有している。また、支持台８８に温度制御部９０を設けることによって、基板１０の温度を制御することも可能である。
【００５４】
以下に、プラズマ処理について説明する。なお、プラズマ処理とは、半導体膜、絶縁膜、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでいる。これらの処理は、その目的に応じて、ガス供給部８４から供給するガスを選択すれば良い。
【００５５】
酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空にし、ガス供給部８４から酸素又は窒素を含むプラズマ処理用ガスを導入する。基板１０は室温にするか、若しくは温度制御部９０により１００℃〜５５０℃に加熱する。なお、基板１０と誘電体板８２との間隔は、２０ｎｍ〜８０ｍｍ（好ましくは２０ｎｍから６０ｍｍ）程度である。次に、マイクロ波供給部９２からアンテナ８０にマイクロ波を供給する。そしてマイクロ波をアンテナ８０から誘電体板８２を通して処理室内に導入することによって、プラズマ９４を生成する。マイクロ波の導入によりプラズマの励起を行うと、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０１１ｃｍ−３以上）のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）及び／又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化若しくは酸化窒化を行うことができる。
【００５６】
図６において、プラズマ処理により形成される好適な第１の絶縁膜１６の一例は、酸素雰囲気下のプラズマ処理により半導体膜１４の表面に３ｎｍ〜６ｎｍの厚さで酸化シリコン層１６ａを形成し、その後窒素雰囲気下でその酸化シリコン層の表面を窒化プラズマで処理した窒素プラズマ処理層１６ｂを形成する。具体的には、まず、酸素雰囲気下でのプラズマ処理により半導体膜１４上に３ｎｍ〜６ｎｍの厚さで酸化シリコン層１６ａを形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化シリコン層の表面から概略０．５ｎｍ〜１．５ｎｍの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化シリコン層１６ａの表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有させた構造とする。
【００５７】
第１の絶縁膜１６の代表例として、シリコン層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化膜を形成することができる。また、当該酸化膜の表面をプラズマ処理で窒化することで、表層側の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。このプラズマ処理により絶縁耐圧が高い絶縁層を形成することができる。
【００５８】
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃〜１０５０℃で形成される熱酸化膜と同等な絶縁膜を得ることができる。すなわち、不揮発性メモリ素子のトンネル絶縁膜として信頼性の高いトンネル絶縁膜を形成することができる。
【００５９】
浮遊ゲート２０は第１の絶縁膜１６上に形成される。浮遊ゲート２０は半導体材料で形成することが好ましく、次に示す一又は複数の条件を満たすものを選択することができる。
【００６０】
浮遊ゲート２０を形成する半導体材料のバンドギャップが、半導体膜１４のバンドギャップより小さいことが好ましい。例えば、浮遊ゲート２０を形成する半導体材料のバンドギャップと、半導体膜１４のバンドギャップは、０．１ｅＶ以上の差があって、前者の方が小さいことが好ましい。半導体膜１４の伝導帯の底のエネルギーレベルより、浮遊ゲート２０の伝導帯の底のエネルギーレベルを低くすることにより、電荷（電子）の注入性を向上させ、電荷保持特性を向上させるためである。
【００６１】
浮遊ゲート２０を形成する半導体材料は、半導体膜１４を形成する材料よりも抵抗率が小さい材料で形成されていることが好ましい。浮遊ゲート２０を抵抗率の小さい半導体材料で形成することにより、制御ゲートと半導体膜の間に電圧を印加したとき、電界が浮遊ゲートで分圧されずにすみ、電界を半導体膜に有効に作用させることができる。例えば、ゲルマニウムは４０〜７０Ω・ｃｍの固有抵抗を有するので好ましい。また、抵抗率を下げる目的で浮遊ゲート２０にｎ型不純物を添加しても良い。このように、半導体膜１４と比較して、浮遊ゲート２０をバンドギャップが小さく抵抗率が低い材料で形成することで、書き込み特性を向上させることができる。
【００６２】
浮遊ゲート２０を形成する半導体材料は、第１の絶縁膜１６により形成される半導体膜１４の電子に対するエネルギー障壁に対し、第１の絶縁膜１６により形成される浮遊ゲート２０の電子に対するエネルギー障壁が高くなるものが好ましい。これは、半導体膜１４から浮遊ゲート２０への電荷（電子）を注入しやすくし、浮遊ゲート２０から電荷が消失することを防ぐためである。
【００６３】
また、浮遊ゲート２０は、図８に示すように、第１の浮遊ゲート電極層２０ａと第２の浮遊ゲート電極層２０ｂにより形成されていてもよい。勿論、この二層構造に限定されず、２層以上の層を積層して設ければ良い。しかしながら、第１の絶縁膜１６に接して形成される第１の浮遊ゲート電極層２０ａは半導体材料で形成することが好ましく、次に示す一又は複数の条件を満たすものを選択することができる。
【００６４】
第１の浮遊ゲート電極層２０ａを形成する半導体材料のバンドギャップが、半導体膜１４のバンドギャップより小さいことが好ましい。例えば、第１の浮遊ゲート電極層２０ａを形成する半導体材料のバンドギャップと、半導体膜１４のバンドギャップは、０．１ｅＶ以上の差があって、前者の方が小さいことが好ましい。半導体膜１４の伝導帯の底のエネルギーレベルより、第１の浮遊ゲート電極層２０ａの伝導帯の底のエネルギーレベルを低くすることにより、電荷（電子）の注入性を向上させ、電荷保持特性を向上させるためである。
【００６５】
第１の浮遊ゲート電極層２０ａを形成する半導体材料は、半導体膜１４を形成する材料よりも抵抗率が小さい材料で形成されていることが好ましい。第１の浮遊ゲート電極層２０ａを抵抗率の小さい半導体材料で形成することにより、制御ゲートと半導体膜の間に電圧を印加したとき、電界が浮遊ゲートで分圧されずにすみ、電界を半導体膜に有効に作用させることができる。例えば、ゲルマニウムは４０〜７０Ω・ｃｍの固有抵抗を有するので好ましい。また、抵抗率を下げる目的で第１の浮遊ゲート電極層２０ａにｎ型不純物を添加しても良い。このように、半導体膜１４と比較して、第１の浮遊ゲート電極層２０ａをバンドギャップが小さく抵抗率が低い材料で形成することで、書き込み特性を向上させることができる。
【００６６】
第１の浮遊ゲート電極層２０ａを形成する半導体材料は、第１の絶縁膜１６により形成される半導体膜１４の電子に対するエネルギー障壁に対し、第１の絶縁膜１６により形成される第１の浮遊ゲート電極層２０ａの電子に対するエネルギー障壁が高くなるものが好ましい。これは、半導体膜１４から第１の浮遊ゲート電極層２０ａへの電荷（電子）を注入しやすくし、第１の浮遊ゲート電極層２０ａから電荷が消失することを防ぐためである。
【００６７】
図６における浮遊ゲート２０または図８における第１の浮遊ゲート電極層２０ａを形成する半導体材料の条件を満たすものとして、代表的にはゲルマニウム若しくはゲルマニウム化合物で浮遊ゲート２０または第１の浮遊ゲート電極層２０ａを形成することができる。ゲルマニウム化合物の代表例としては、シリコンゲルマニウムであり、この場合シリコンに対してゲルマニウムが１０原子％以上含まれていることが好ましい。ゲルマニウムの濃度が１０原子％未満であると、構成元素としての効果が薄れ、浮遊ゲート２０又は第１の浮遊ゲート電極層２０ａのバンドギャップが有効に小さくならないためである。
【００６８】
浮遊ゲート（以下、電荷蓄積層ともいう）は電荷を蓄積する目的で、本発明に係る不揮発性半導体記憶装置に適用されるが、同様の機能を備えるものであれば他の半導体材料を適用することもできる。例えば、ゲルマニウムを含む三元系の半導体であっても良い。また、当該半導体材料が水素化されていても良い。また、不揮発性メモリ素子の電荷蓄積層としての機能を持つものとして、当該ゲルマニウム若しくはゲルマニウム化合物の酸化物若しくは窒化物の層で置き換えることもできる。
【００６９】
なお、図８における第１の浮遊ゲート電極層２０ａに接して、第２の絶縁膜２２側に設ける第２の浮遊ゲート電極層２０ｂは、シリコン若しくはシリコン化合物で形成される層を適用することが好ましい。シリコン化合物としては、窒化シリコン、窒化酸化シリコン、炭化シリコン、ゲルマニウムを１０原子％未満の濃度で含むシリコンゲルマニウムなどを適用することができる。このように第２の浮遊ゲート電極層２０ｂを、第１の浮遊ゲート電極層２０ａよりもバンドギャップの大きな材料で形成することにより、浮遊ゲートに蓄積する電荷が第２の絶縁膜２２側にリークするのを防ぐことができる。また、第２の浮遊ゲート電極層２０ｂを形成するものとして、金属窒化物又は金属酸化物を用いることができる。金属窒化物としては、窒化タンタル、窒化タングステン、窒化モリブデン、窒化チタンなどを用いることができる。
【００７０】
いずれにしても、図８における上記したシリコン若しくはシリコン化合物、金属窒化物又は金属酸化物の第２の層は、ゲルマニウム若しくはゲルマニウム化合物で形成される第１の層の上層側に設けることにより、製造工程においては、耐水性や耐薬品性を目的としたバリア層として用いることができる。それにより、フォトリソ工程、エッチング工程、洗浄工程における基板の扱いが容易となり、生産性を向上させることができる。すなわち、浮遊ゲートの加工を容易なものとすることができる。
【００７１】
第２の絶縁膜２２は、酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化シリコン（ＳｉＮｘ）又は窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）、酸化アルミニウム（ＡｌｘＯｙ）などの一層若しくは複数層を、減圧ＣＶＤ法やプラズマＣＶＤ法などで形成する。第２の絶縁膜２２の厚さは１ｎｍ〜２０ｎｍ、好ましくは５〜１０ｎｍで形成する。例えば、窒化シリコン層２２ａを３ｎｍの厚さに堆積し、酸化シリコン層２２ｂの厚さを５ｎｍの厚さに堆積したものを用いることができる。また、浮遊ゲート２０の表面にプラズマ処理を行い、浮遊ゲート２０の表面を窒化処理した窒化膜（例えば、浮遊ゲート２０としてゲルマニウムを用いた場合には窒化ゲルマニウム）を形成してもよい。いずれにしても、第１の絶縁膜１６と第２の絶縁膜２２が、浮遊ゲート２０と接する側の一方又は双方を窒化膜とすることで、浮遊ゲート２０の酸化を防ぐことができる。また、第２の絶縁膜２２は、第１の絶縁膜１６と比較して誘電率の大きい材料である酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｘ）又は酸化タンタル（ＴａＯｘ）を含む膜を形成してもよい。
【００７２】
制御ゲート２４はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料で形成することが好ましい。また、リン等の不純物元素を添加した多結晶シリコンを用いることができる。また、一層又は複数層の金属窒化物層２４ａと上記の金属層２４ｂの積層構造で制御ゲート２４を形成しても良い。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物層２４ａを設けることにより、第２の絶縁膜２２との密着性を向上させることができ、制御ゲート２４が第２の絶縁膜２２から剥離することを防ぐことができる。また、窒化タンタルなどの金属窒化物は仕事関数が高いので、制御ゲート２４として用いれば、第２の絶縁膜２２との相乗効果により、第１の絶縁膜１６の厚さを厚くすることができる。
【００７３】
図６に示す不揮発性メモリ素子の動作メカニズムを、図９に示すバンド図を参照して説明する。また図８に示す不揮発性メモリ素子の動作メカニズムを、図１０に示すバンド図を参照して説明する。以下に示すバンド図において、図６、図８と同じ要素には同じ符号を付している。
【００７４】
図９は半導体膜１４、第１の絶縁膜１６、浮遊ゲート２０、第２の絶縁膜２２、制御ゲート２４が積層された状態を示している。図９は制御ゲート２４に電圧を印加していない場合であって、半導体膜１４のフェルミ準位Ｅｆと制御ゲート２４のフェルミ準位Ｅｆｍが等しい場合を示している。
【００７５】
第１の絶縁膜１６を挟んで、半導体膜１４と浮遊ゲート２０は異なる材料で形成している。半導体膜１４のバンドギャップＥｇ１（伝導帯の下端Ｅｃと価電子帯の上端Ｅｖのエネルギー差）と浮遊ゲート２０のバンドギャップＥｇ２は異なるものとし、後者のバンドギャップは小さくなるように組み合わせている。例えば、半導体膜１４としてシリコン（１．１２ｅＶ）、浮遊ゲート２０をとしてゲルマニウム（０．７２ｅＶ）又はシリコンゲルマニウム（０．７３〜１．０ｅＶ）を組み合わせることができる。なお、第１の絶縁膜１６は酸化シリコン層１６ａ（約８ｅＶ）と、当該酸化シリコン層の表面をプラズマ処理により窒化した窒素プラズマ処理層１６ｂ（約５ｅＶ）が積層された状態を示している。また、第２の絶縁膜２２も、浮遊ゲート２０側から、窒化シリコン層２２ａと酸化シリコン層２２ｂが積層された状態を示している。
【００７６】
第１の絶縁膜１６を挟んで、半導体膜１４と浮遊ゲート２０は異なる材料で形成している。この場合、半導体膜１４のバンドギャップと浮遊ゲート２０のバンドギャップは異なるものであり、後者のバンドギャップは小さくなるように組み合わせている。例えば、半導体膜１４をシリコン（１．１２ｅＶ）として、浮遊ゲート２０をゲルマニウム（０．７２ｅＶ）又はシリコンゲルマニウム（０．７３〜１．０ｅＶ）とすることができる。すなわち、半導体膜１４としてシリコンのバンドギャップＥｇ１と、浮遊ゲート２０としてゲルマニウムのバンドギャップＥｇ２は、Ｅｇ１＞Ｅｇ２の関係を満たしている。半導体膜１４とゲート電極２０のそれぞれについて上述の材料を用いて形成すれば、第１の絶縁膜１６により形成される半導体膜１４の電子に対するエネルギー障壁、すなわち第１障壁Ｂｅ１と、第１の絶縁膜１６により形成される浮遊ゲート２０の電子に対するエネルギー障壁、すなわち第２障壁Ｂｅ２は異なる値となり、Ｂｅ２＞Ｂｅ１の関係を持たせることができる。このような状況においては、半導体膜１４と浮遊ゲート２０の伝導帯底のエネルギーレベルのエネルギー差ΔＥが発生する。後述するように、このエネルギー差ΔＥは、半導体膜１４から浮遊ゲート２０に電子を注入するとき、電子を加速する方向に作用するので、書き込み電圧を低下させるのに寄与する。
【００７７】
また、図１０は半導体膜１４、第１の絶縁膜１６、浮遊ゲート２０、第２の絶縁膜２２、制御ゲート２４が積層された状態を示している。図１０は制御ゲート２４に電圧を印加していない場合であって、半導体膜１４のフェルミ準位Ｅｆと制御ゲート２４のフェルミ準位Ｅｆｍが等しい場合を示している。
【００７８】
第１の絶縁膜１６を挟んで、半導体膜１４と浮遊ゲート２０の内、少なくとも第１の浮遊ゲート電極層２０ａは異なる材料で形成している。半導体膜１４のバンドギャップＥｇ１（伝導帯の下端Ｅｃと価電子帯の上端Ｅｖのエネルギー差）と第１の浮遊ゲート電極層２０ａのバンドギャップＥｇ２は異なるものとし、後者のバンドギャップは小さくなるように組み合わせている。例えば、半導体膜１４としてシリコン（１．１２ｅＶ）、第１の浮遊ゲート電極層２０ａとしてゲルマニウム（０．７２ｅＶ）又はシリコンゲルマニウム（０．７３〜１．０ｅＶ）を組み合わせることができる。また、第２の浮遊ゲート電極層２０ｂとして多結晶シリコンを用いた場合には、第１の浮遊ゲート電極層２０ａよりもバンドギャップが大きくなる。このバンドギャップの差は、第１の絶縁膜１６を通して第１の浮遊ゲート電極層２０ａに注入されたキャリアに対する障壁となる。それにより、注入されたキャリアが第２の絶縁膜２２側にリークすることや、第２の浮遊ゲート電極層２０ｂと第２の絶縁膜２２との界面にトラップされてしまうのを防ぐことができる。
【００７９】
なお、第１の絶縁膜１６は酸化シリコン層１６ａ（約８ｅＶ）と、当該酸化シリコン層の表面をプラズマ処理により窒化処理した窒素プラズマ処理層１６ｂ（約５ｅＶ）が積層された状態を示している。また、第２の絶縁膜２２も、浮遊ゲート２０側から、窒化シリコン層２２ａと酸化シリコン層２２ｂが積層された状態を示している。
【００８０】
第１の絶縁膜１６を挟んで、半導体膜１４と第１の浮遊ゲート電極層２０ａは異なる材料で形成している。この場合、半導体膜１４のバンドギャップと第１の浮遊ゲート電極層２０ａのバンドギャップは異なるものであり、後者のバンドギャップは小さくなるように組み合わせている。例えば、半導体膜１４をシリコン（１．１２ｅＶ）として、第１の浮遊ゲート電極層２０ａをゲルマニウム（０．７２ｅＶ）又はシリコンゲルマニウム（０．７３〜１．０ｅＶ）とすることができる。すなわち、半導体膜１４としてシリコンのバンドギャップＥｇ１と、第１の浮遊ゲート電極層２０ａとしてゲルマニウムのバンドギャップＥｇ２は、Ｅｇ１＞Ｅｇ２の関係を満たしている。半導体膜１４と第１の浮遊ゲート電極層２０ａのそれぞれについて上述の材料を用いて形成すれば、第１の絶縁膜１６により形成される電子に対するエネルギー障壁、すなわち第１障壁Ｂｅ１と第２障壁Ｂｅ２は異なる値となり、Ｂｅ２＞Ｂｅ１の関係を持たせることができる。このような状況においては、半導体膜１４と第１の浮遊ゲート電極層２０ａの伝導帯底のエネルギーレベルのエネルギー差ΔＥが発生する。後述するように、このエネルギー差ΔＥは、半導体膜１４から第１の浮遊ゲート電極層２０ａに電子を注入するとき、電子を加速する方向に作用するので、書き込み電圧を低下させるのに寄与する。
【００８１】
比較のために、半導体膜と浮遊ゲートを同じ半導体材料で形成した場合のバンド図を図１１に示す。このバンド図は、半導体膜０１、第１の絶縁膜０２、浮遊ゲート０３、第２の絶縁膜０４、制御ゲート０５が順次積層された状態を示している。半導体膜０１と浮遊ゲート０３を同じシリコン材料で形成した場合でも、浮遊ゲート０３を薄く形成するとバンドギャップが異なってくる。図１１では、半導体膜０１のバンドギャップをＥｇ１、浮遊ゲート０３のバンドギャップをＥｇ２で示している。例えば、シリコンでは薄膜化すると、バンドギャップが単結晶シリコンウェハの１．１２ｅＶから１．４ｅＶ程度まで増大すると言われている。それにより、半導体膜０１と浮遊ゲート０３の間には、電子の注入を遮る方向に−ΔＥのエネルギー差が生じてしまう。このような状況では、半導体膜０１から浮遊ゲート０３に電子を注入するために高電圧が必要になってしまう。すなわち、書き込み電圧を下げるために、浮遊ゲート０３をバルクシリコン並に厚く形成するか、ｎ型不純物としてリンやヒ素を高濃度にドーピングする必要がある。このことは、従来の不揮発性メモリにおける欠陥である。
【００８２】
ところで、浮遊ゲート２０に電子を注入するには、熱電子を利用する方法と、Ｆ−Ｎ型トンネル電流を利用する方法がある。本実施例においてはＦ−Ｎ型トンネル電流を利用して浮遊ゲート２０に電子を注入する。Ｆ−Ｎ型トンネル電流を利用する場合、正の電圧を制御ゲート２４に印加して半導体膜１４からＦ−Ｎ型トンネル電流により電子を浮遊ゲート２０に注入する。
【００８３】
図１２（Ａ）はＦ−Ｎ型トンネル電流により浮遊ゲート２０に電子を注入するときの印加電圧を示している。制御ゲート２４に正の高電圧（１０Ｖ〜２０Ｖ）を印加すると共に、ソース領域１８ａとドレイン領域１８ｂは０Ｖとしておく。このときのバンド図は図１３に示すようになる。高電界により半導体膜１４の電子は第１の絶縁膜１６に注入され、Ｆ−Ｎ型トンネル電流が流れる。図９及び図１０で説明したように、半導体膜１４のバンドギャップＥｇ１と、浮遊ゲート２０のバンドギャップＥｇ２の関係は、Ｅｇ１＞Ｅｇ２である。この差が自己バイアスとして、半導体膜１４のチャネル形成領域より注入された電子を浮遊ゲートの方に加速するように作用する。それにより、電子の注入性を向上させることができる。
【００８４】
浮遊ゲート２０の伝導帯の底のエネルギーレベルは、半導体膜１４の伝導帯の底のエネルギーレベルに対して電子エネルギー的にΔＥだけ低い準位にある。そのため電子が浮遊ゲート２０に注入されるに当たっては、このエネルギー差に起因する内部電界が生じる。これは、上記したような半導体膜１４と浮遊ゲート２０の組み合わせによって実現する。すなわち、半導体膜１４から浮遊ゲート２０へ電子を注入しやすくなり、不揮発性メモリ素子における書き込み特性を向上させることができる。この作用は、熱電子を利用して浮遊ゲート２０に電子を注入する場合にも同様である。
【００８５】
浮遊ゲート２０に電子が保持されている間は、不揮発性メモリ素子のしきい値電圧は正の方向にシフトする。この状態を、データ”０”が書き込まれた状態とすることができる。図１４は、電荷保持状態のバンド図を示している。浮遊ゲート２０の電子は、第１の絶縁膜１６と第２の絶縁膜２２に挟まれていることにより、エネルギー的に閉じこめられた状態にある。浮遊ゲート２０に蓄積するキャリア（電子）によりポテンシャルエネルギーは上がるが、エネルギー障壁を超えるエネルギーが電子に付与されない限り浮遊ゲート２０から電子は放出されないことになる。また、浮遊ゲート２０の伝導帯の底のエネルギーレベルは、半導体膜１４の伝導帯の底のエネルギーレベルに対して電子エネルギー的にΔＥだけ低い準位にあり、電子に対してエネルギー的な障壁が浮遊ゲート２０により形成される。この障壁により、トンネル電流によって半導体膜１４に電子が流出してしまうのを防ぐことができる。すなわち、１５０℃の恒温で放置した場合においても高い信頼性が得られ、電荷保持特性を改善することができる。
【００８６】
このデータ”０”の検出は、浮遊ゲート２０に電荷が保持されていない状態で不揮発性メモリ素子がオンとなるゲート電圧を印加したとき、不揮発性メモリ素子がオンしないことをセンス回路によって検出することで可能である。又は、図１２（Ｂ）に示すようにソース領域１８ａとドレイン領域１８ｂ間にバイアスを印加して、制御ゲート２４を０Ｖとしたときに不揮発性メモリ素子が導通するか否かで判断することができる。
【００８７】
図１５（Ａ）は浮遊ゲート２０から電荷を放出させ、不揮発性メモリ素子からデータを消去する状態を示している。この場合、制御ゲート２４に負のバイアスを印加して、半導体膜１４と浮遊ゲート２０の間にＦ−Ｎ型トンネル電流を流すことにより行う。或いは、図１５（Ｂ）に示すように、制御ゲート２４に負のバイアスを印加し、ソース領域１８ａに正の高電圧を印加することにより、Ｆ−Ｎ型トンネル電流を発生させ、ソース領域１８ａ側に電子を引き抜いても良い。
【００８８】
図１６は、この消去状態のバンド図を示している。消去動作では、第１の絶縁膜１６を薄く形成することができるので、Ｆ−Ｎ型トンネル電流により浮遊ゲート２０の電子を半導体膜１４側に放出させることができる。また、半導体膜１４のチャネル形成領域から正孔が注入されやすく、浮遊ゲート２０に正孔を注入することにより、実質的な消去動作をすることができる。
【００８９】
浮遊ゲート２０をゲルマニウム若しくはゲルマニウム化合物で形成することにより、第１の絶縁膜１６の厚さを薄くすることができる。それにより、トンネル電流によって第１の絶縁膜１６を介して電子を浮遊ゲート２０に電荷を注入することが容易となり、低電圧動作が可能となる。さらに、低エネルギーレベルで電荷を保存することが可能になり、電荷を安定した状態で保存できるという有意な効果を奏することができる。
【００９０】
本発明に係る不揮発性メモリでは、図９、図１０、図１３で示すように、半導体膜１４と浮遊ゲート２０の間でＥｇ１＞Ｅｇ２として自己バイアスが生じるように構成している。この関係は極めて重要であり、半導体膜のチャネル形成領域から浮遊ゲートにキャリアを注入するときに、注入しやすくするように作用する。すなわち、書き込み電圧の低電圧化を図ることができる。逆に浮遊ゲートからキャリアを放出させにくくしている。このことは、不揮発性メモリ素子の記憶保持特性を向上させるように作用する。また、浮遊ゲートとしてのゲルマニウム層にｎ型不純物をドーピングすることにより、伝導帯の底のエネルギーレベルをさらに下げることが出来、よりキャリアを浮遊ゲートに注入しやすくするように自己バイアスを作用させることができる。すなわち、書き込み電圧を下げ、不揮発性メモリ素子の記憶保持特性を向上させることができる。
【００９１】
以上説明したように、本発明に係る不揮発性メモリ素子は、半導体膜から浮遊ゲートへ電荷を注入しやすくすることができ、浮遊ゲートから電荷が消失することを防ぐことができる。つまり、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることが可能となる。
【００９２】
本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。
【実施例２】
【００９３】
本実施例では、不揮発性半導体記憶装置におけるメモリ部の等価回路図に関して図面を参照して説明する。
【００９４】
図１７に示すメモリ部の等価回路図において、ビット線ＢＬには、複数の不揮発性メモリ素子を直列に接続したＮＡＮＤ型セルＮＳ１が接続されている。複数のＮＡＮＤ型セルが集まってブロックＢＬＫを構成している。図１７で示すブロックＢＬＫ１のワード線は３２本である（ワード線ＷＬ０〜ＷＬ３１）。ブロックＢＬＫ１の同一行に位置する不揮発性メモリ素子には、この行に対応するワード線が共通接続されている。
【００９５】
この場合、選択トランジスタＳ１、Ｓ２と不揮発性メモリ素子Ｍ０〜Ｍ３１が直列に接続されているので、これらを一つのまとまりとして一つの半導体膜３４で形成しても良い。それにより不揮発性メモリ素子を繋ぐ配線を省略することが出来るので、集積化を図ることができる。また、隣接するＮＡＮＤ型セルとの分離を容易に行うことができる。また、選択トランジスタＳ１、Ｓ２の半導体膜３６とＮＡＮＤ型セルの半導体膜３８を分離して形成しても良い。
【００９６】
書込み動作では、ＮＡＮＤ型セルＮＳ１が消去状態、つまりＮＡＮＤ型セルＮＳ１の各不揮発性メモリ素子のしきい値を負電圧の状態にしてから実行される。書込みは、ソース線ＳＬ側の不揮発性メモリ素子Ｍ０から順に行う。不揮発性メモリ素子Ｍ０への書込みを例として説明すると概略以下のようになる。
【００９７】
図１８（Ａ）は、”０”書込みをする場合、選択ゲート線ＳＧ２に例えばＶｃｃ（電源電圧）を印加して選択トランジスタＳ２をオンにすると共にビット線ＢＬを０Ｖ（接地電圧）にする。選択ゲート線ＳＧ１は０Ｖとして、選択トランジスタＳ１はオフとする。次に、の不揮発性メモリ素子Ｍ０に繋がるワード線ＷＬ０を高電圧Ｖｐｇｍ（２０Ｖ程度）とし、これ以外のワード線を中間電圧Ｖｐａｓｓ（１０Ｖ程度）にする。ビット線ＢＬの電圧は０Ｖなので、選択された不揮発性メモリ素子Ｍ０のチャネル形成領域の電位は０Ｖとなる。ワード線ＷＬ０と不揮発性メモリ素子Ｍ０のチャネル形成領域との間の電位差が大きいため、不揮発性メモリ素子Ｍ０の浮遊ゲートには前述のようにＦ−Ｎトンネル電流により電子が注入される。これにより、不揮発性メモリ素子Ｍ０のしきい値電圧が正の状態（”０”が書込まれた状態）となる。
【００９８】
一方”１”書込みをする場合は、図１８（Ｂ）に示すように、ビット線ＢＬを例えばＶｃｃ（電源電圧）にする。選択ゲート線ＳＧ２の電圧がＶｃｃであるため、選択トランジスタＳ２のゲート電圧がＶｔｈ（選択トランジスタＳ２のしきい値電圧）＞Ｖｃｃになると、選択トランジスタＳ２がカットオフする。従って、不揮発性メモリ素子Ｍ０のチャネル形成領域はフローティング状態となる。次に、ワード線ＷＬ０に高電圧Ｖｐｇｍ（２０Ｖ）、それ以外のワード線に中間電圧Ｖｐａｓｓ（１０Ｖ）の電圧を印加すると、各ワード線とチャネル形成領域との容量カップリングにより、不揮発性メモリ素子Ｍ０のチャネル形成領域の電圧がＶｃｃ−Ｖｔｈから上昇し例えば８Ｖ程度となる。チャネル形成領域の電圧は昇圧されるが、”０”の書込みの場合と異なり、ワード線ＷＬ０と不揮発性メモリ素子Ｍ０のチャネル形成領域の間の電位差が小さい。したがって、不揮発性メモリ素子Ｍ０の浮遊ゲートには、Ｆ−Ｎトンネル電流による電子注入が起こらない。よって、不揮発性メモリ素子Ｍ０のしきい値は、負の状態（”１”が書込まれた状態）に保たれる。
【００９９】
消去動作をする場合は、図１９（Ａ）に示すように、選択されたワード線（ＷＬ０）に負の高電圧（Ｖｅｒｓ）を印加し、非選択の不揮発性メモリ素子のワード線ＷＬ、選択ゲート線ＳＧ１、及び選択ゲート線ＳＧ２に電圧Ｖｏｎ（例えば３Ｖ）を印加し、ビット線ＢＬ及びソース線ＳＬに導通電圧Ｖｏｐｅｎ（０Ｖ）の電圧を印加する。そして上記実施の形態で説明したように、選択した不揮発性メモリ素子の浮遊ゲート中の電子を放出することができる。この結果、選択した不揮発性メモリ素子のしきい値電圧が負方向にシフトする。
【０１００】
図１９（Ｂ）に示す読み出し動作では、読出しの選択がされた不揮発性メモリ素子Ｍ０に繋がるワード線ＷＬ０を電圧Ｖｒ（例えば０Ｖ）とし、非選択の不揮発性メモリ素子に繋がるワード線ＷＬ１〜ＷＬ３１及び選択ゲート線ＳＧ１、ＳＧ２を電源電圧より少し高い読出し用中間電圧Ｖｒｅａｄとする。すなわち、図２０に示すように、選択不揮発性メモリ素子以外の不揮発性メモリ素子はトランスファートランジスタとして働く。これにより、読出しの選択がされた不揮発性メモリ素子Ｍ０に電流が流れるか否かを検出する。つまり、不揮発性メモリ素子Ｍ０に記憶されたデータが”０”の場合、不揮発性メモリ素子Ｍ０はオフなので、ビット線ＢＬは放電しない。一方、”１”の場合、不揮発性メモリ素子Ｍ０はオンするので、ビット線ＢＬが放電する。
【０１０１】
図３１は、不揮発性半導体記憶装置の回路ブロック図の一例を示している。不揮発性半導体記憶装置は、メモリセルアレイ５２と周辺回路５４が同一の基板上に形成されている。メモリセルアレイ５２は、図１７で示すような構成を有している。周辺回路５４の構成は以下の通りである。
【０１０２】
ワード線選択のためにロウデコーダ６２と、ビット線選択のためにカラムデコーダ６４が、メモリセルアレイ５２の周囲に設けられている。アドレスは、アドレスバッファ５６を介してコントロール回路５８に送られ、内部ロウアドレス信号及び内部カラムアドレス信号がそれぞれロウデコーダ６２及びカラムデコーダ６４に転送される。
【０１０３】
データ書き込み及び消去には、電源電位を昇圧した電位が用いられる。このため、コントロール回路５８により動作モードに応じて制御される昇圧回路６０が設けられている。昇圧回路６０の出力はロウデコーダ６２やカラムデコーダ６４を介して、ワード線Ｗやビット線ＢＬに供給される。センスアンプ６６はカラムデコーダ６４から出力されたデータが入力される。センスアンプ６６により読み出されたデータは、データバッファ６８に保持され、コントロール回路５８からの制御により、データがランダムアクセスされ、データ入出力バッファ７０を介して出力されるようになっている。書き込みデータは、データ入出力バッファ７０を介して入力された後データバッファ６８に一旦保持され、コントロール回路５８の制御によりカラムデコーダ６４に転送される。
【０１０４】
本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。
【実施例３】
【０１０５】
本実施例では、不揮発性半導体記憶装置の一例に関して図面を参照して説明する。なお、ここでは、不揮発性半導体記憶装置において、メモリ部を構成する不揮発性メモリ素子と、当該メモリ部と同一の基板上に設けられメモリ部の制御等を行うロジック部を構成するトランジスタ等の素子とを同時に形成する場合を示す。
【０１０６】
本実施例で示すメモリ部の等価回路図は、上記実施例において示した図１７に示すように、選択トランジスタＳ１、Ｓ２の間に複数の不揮発性メモリ素子Ｍ０乃至Ｍ３１を有するＮＡＮＤ型セルＮＳ１が設けられている。図１７において、選択トランジスタＳ１、Ｓ２とＮＡＮＤ型セルＮＳ１により一つのメモリセルが形成されている。
【０１０７】
選択トランジスタＳ１のゲート電極は第１の選択ゲート線ＳＧ１に接続され、ソース電極又はドレイン電極の一方はソース線ＳＬに接続され、他方は不揮発性メモリ素子Ｍ０のソース電極又はドレイン電極に接続されている。また、不揮発性メモリ素子Ｍ０乃至Ｍ３１のゲート電極はワード線ＷＬ０乃至ＷＬ３１に接続される。また、選択トランジスタＳ２のゲート電極は第２の選択ゲート線ＳＧ２に接続され、ソース電極又はドレイン電極の一方はビット線ＢＬに接続され、他方は不揮発性メモリ素子Ｍ３１のソース電極又はドレイン電極に接続されている。
【０１０８】
なお、第１の選択ゲート線ＳＧ１は、メモリ部の各メモリセルにおけるソース線との接続を選択する配線である。また第２の選択ゲート線ＳＧ２は、メモリ部の各メモリセルにおける列方向を選択する配線である。
【０１０９】
なお、メモリ部に設けられる選択トランジスタは、ロジック部に設けられるトランジスタと比較して駆動電圧が高いため、メモリ部に設けるトランジスタとロジック部に設けるトランジスタのゲート絶縁膜等を異なる厚さで形成することが好ましい。例えば、駆動電圧が小さくしきい値電圧のばらつきが小さいトランジスタを形成したい場合にはゲート絶縁膜が薄い薄膜トランジスタを設けることが好ましく、駆動電圧が大きくゲート絶縁膜の耐圧性が高いトランジスタを形成したい場合にはゲート絶縁膜が厚い薄膜トランジスタを設けることが好ましい。
【０１１０】
従って、本実施例では、駆動電圧が小さくしきい値電圧のばらつきを小さくしたいロジック部のトランジスタに対しては膜厚が小さい絶縁膜を形成し、駆動電圧が大きくゲート絶縁膜の耐圧性が求められるメモリ部のトランジスタに対しては膜厚が大きい絶縁膜を形成する場合に関して以下に図面を参照して説明する。なお、図２５〜２７は上面図を示し、図２１〜２４は図２５〜２７におけるＡ−Ｂ間、Ｃ−Ｄ間、Ｅ−Ｆ間及びＧ−Ｈ間の断面図を示している。また、Ａ−Ｂ間及びＣ−Ｄ間はロジック部に設けられるトランジスタを示し、Ｅ−Ｆ間はメモリ部に設けられる不揮発性メモリ素子及びトランジスタについてビット線の伸張する方向を示し、Ｇ−Ｈ間はメモリ部に設けられる不揮発性メモリ素子についてワード線の伸張する方向を示している。また、本実施の形態では、Ａ−Ｂ間に設ける薄膜トランジスタをｐチャネル型、Ｃ−Ｄ間、Ｅ−Ｆ間に設ける薄膜トランジスタをｎチャネル型である場合に関して説明するが、本発明の不揮発性半導体記憶装置はこれに限られるものでない。
【０１１１】
まず、基板１００上に絶縁膜１０２を介して島状の半導体膜１０４、１０６、１０８、及び１１０を形成し、当該島状の半導体膜１０４、１０６、１０８、及び１１０を覆うように第１の絶縁膜１１２、１１４、１１６、及び１１８をそれぞれ形成する。そして、第１の絶縁膜１１２、１１４、１１６、及び１１８を覆うように不揮発性メモリ素子において浮遊ゲートとして機能する電荷蓄積層１２０を形成する（図２１（Ａ）参照）。島状の半導体膜１０４、１０６、１０８、及び１１０は、基板１００上にあらかじめ形成された絶縁膜１０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させた後に選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザー結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等により行うことができる。
【０１１２】
また、レーザー光の照射によって半導体膜の結晶化若しくは再結晶化を行う場合には、レーザー光の光源としてＬＤ励起の連続発振（ＣＷ）レーザー（ＹＶＯ４、第２高調波（波長５３２ｎｍ））を用いることができる。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効率の点で、さらに高次の高調波より優れている。ＣＷレーザーを半導体膜に照射すると、連続的に半導体膜にエネルギーが与えられるため、一旦半導体膜を溶融状態にすると、溶融状態を継続させることができる。さらに、ＣＷレーザーを走査することによって半導体膜の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができる。また、固体レーザーを用いるのは、気体レーザー等と比較して、出力の安定性が高く、安定した処理が見込まれるためである。なお、ＣＷレーザーに限らず、繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いることも可能である。繰り返し周波数が高いパルスレーザを用いると、半導体膜が溶融してから固化するまでの時間よりもレーザーのパルス間隔が短ければ、常に半導体膜を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体膜を形成することができる。その他のＣＷレーザー及び繰り返し周波数が１０ＭＨｚ以上のパルスレーザを使用することもできる。例えば、気体レーザーとしては、Ａｒレーザー、Ｋｒレーザー、ＣＯ２レーザー等がある。固体レーザーとして、ＹＡＧレーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、ＫＧＷレーザー、ＫＹＷレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、Ｙ２Ｏ３レーザー、ＹＶＯ４レーザー等がある。また、ＹＡＧレーザー、Ｙ２Ｏ３レーザー、ＧｄＶＯ４レーザー、ＹＶＯ４レーザーなどのセラミックスレーザがある。金属蒸気レーザーとしてはヘリウムカドミウムレーザ等が挙げられる。また、レーザー発振器において、レーザー光をＴＥＭ００（シングル横モード）で発振して射出すると、被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができるので好ましい。その他にも、パルス発振のエキシマレーザーを用いても良い。
【０１１３】
基板１００は、ガラス基板、石英基板、金属基板（例えばステンレス基板）、セラミック基板、Ｓｉ基板等の半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。
【０１１４】
絶縁膜１０２は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、絶縁膜１０２を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。このように、ブロッキング層として機能する絶縁膜１０２を形成することによって、基板１００からＮａなどのアルカリ金属やアルカリ土類金属が、この上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板１００として石英を用いるような場合には絶縁膜１０２を省略してもよい。
【０１１５】
なお、本実施例における基板１００上の島状の半導体膜を用いて形成するトランジスタは、薄膜トランジスタを形成するものとして説明するが本発明はこれに限定されない。例えば基板１００は、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。そのため、単結晶シリコンを用いて島状の半導体膜を形成し、トランジスタを形成することができる。
【０１１６】
なお単結晶Ｓｉ基板、化合物半導体基板、又はＳＯＩ基板を用いる際には、素子分離領域は、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を適宜用いることができる。また、半導体基板に形成されたｐウェルは、半導体基板にｐ型の導電型を有する不純物元素を選択的に導入することによって形成することができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
【０１１７】
第１の絶縁膜１１２、１１４、１１６、及び１１８は、半導体膜１０４、１０６、１０８、及び１１０の表面に熱処理又はプラズマ処理等を行うことによって形成することができる。例えば、高密度プラズマ処理により当該半導体膜１０４、１０６、１０８の表面に酸化処理、窒化処理又は酸窒化処理を行うことによって、当該半導体膜１０４、１０６、１０８、及び１１０上にそれぞれ酸化膜、窒化膜又は酸窒化膜となる第１の絶縁膜１１２、１１４、１１６、及び１１８を形成する。なお、プラズマＣＶＤ法やスパッタ法により形成してもよい。
【０１１８】
例えば、半導体膜１０４、１０６、１０８、及び１１０としてＳｉを主成分とする半導体膜を用いて高密度プラズマ処理により酸化処理又は窒化処理を行った場合、第１の絶縁膜１１２、１１４、１１６、及び１１８として酸化シリコン（ＳｉＯｘ）膜又は窒化シリコン（ＳｉＮｘ）膜が形成される。また、高密度プラズマ処理により半導体膜１０４、１０６、１０８、及び１１０の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、半導体膜１０４、１０６、１０８、及び１１０に接して酸化シリコン膜が形成され、当該酸化シリコン膜上に酸素と窒素を有する膜（以下、「酸窒化シリコン膜」と記す）が形成され、第１の絶縁膜１１２、１１４、１１６、及び１１８は酸化シリコン膜と酸窒化シリコン膜とが積層された膜となる。
【０１１９】
ここでは、第１の絶縁膜１１２、１１４、１１６、及び１１８を１〜１０ｎｍ、好ましくは１〜５ｎｍで形成する。例えば、高密度プラズマ処理により半導体膜１０４、１０６、１０８、及び１１０に酸化処理を行い当該半導体膜１０４、１０６、１０８、及び１１０の表面に概略５ｎｍの酸化シリコン膜を形成した後、高密度プラズマ処理により窒化処理を行い酸化シリコン膜の表面又は表面の近傍に窒素プラズマ処理層を形成する。具体的には、まず、酸素雰囲気下のプラズマ処理により半導体膜１４上に３ｎｍ〜６ｎｍの厚さで酸化シリコン層１６ａを形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層１６ｂを設ける。ここでは、窒素雰囲気下でプラズマ処理を行うことによって、酸化シリコン層１６ａの表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有させた構造とする。窒素プラズマ処理層には、酸素と窒素を含有したシリコン（酸窒化シリコン）が形成されている。また、このとき、高密度プラズマ処理による酸化処理と窒化処理は大気に一度も曝されることなく連続して行うことが好ましい。高密度プラズマ処理を連続して行うことによって、汚染物の混入の防止や生産効率の向上を実現することができる。
【０１２０】
なお、高密度プラズマ処理により半導体膜を酸化する場合には、酸素を含む雰囲気下（例えば、酸素（Ｏ２）又は一酸化二窒素（Ｎ２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ２）と希ガス雰囲気下）で行う。一方、高密度プラズマ処理により半導体膜を窒化する場合には、窒素を含む雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。
【０１２１】
希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。高密度プラズマ処理を希ガス雰囲気中で行った場合、第１の絶縁膜１１２、１１４、１１６、及び１１８は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでいる場合があり、Ａｒを用いた場合には第１の絶縁膜１１２、１１４、１１６、及び１１８にＡｒが含まれている場合がある。
【０１２２】
また、高密度プラズマ処理は、上記ガスの雰囲気中において、プラズマの電子密度が１×１０１１ｃｍ−３以上であり、プラズマの電子温度が１．５ｅＶ以下で行う。より詳しくは、プラズマの電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板１００上に形成された被処理物（ここでは、半導体膜１０４、１０６、１０８、及び１１０）付近でのプラズマの電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被処理物を酸化または窒化することよって形成される酸化膜または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。例えば、ガラス基板の歪点よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。プラズマを形成するための周波数としては、マイクロ波（例えば、２．４５ＧＨｚ）等の高周波を用いることができる。
【０１２３】
本実施例では、高密度プラズマ処理により被処理物の酸化処理を行う場合、酸素（Ｏ２）、水素（Ｈ２）とアルゴン（Ａｒ）との混合ガスを導入する。ここで用いる混合ガスは、酸素を０．１〜１００ｓｃｃｍ、水素を０．１〜１００ｓｃｃｍ、アルゴンを１００〜５０００ｓｃｃｍとして導入すればよい。なお、酸素：水素：アルゴン＝１：１：１００の比率で混合ガスを導入することが好ましい。例えば、酸素を５ｓｃｃｍ、水素を５ｓｃｃｍ、アルゴンを５００ｓｃｃｍとして導入すればよい。
【０１２４】
また、高密度プラズマ処理により窒化処理を行う場合、窒素（Ｎ２）とアルゴン（Ａｒ）との混合ガスを導入する。ここで用いる混合ガスは、窒素を２０〜２０００ｓｃｃｍ、アルゴンを１００〜１００００ｓｃｃｍとして導入すればよい。例えば、窒素を２００ｓｃｃｍ、アルゴンを１０００ｓｃｃｍとして導入すればよい。
【０１２５】
本実施例において、メモリ部に設けられた半導体膜１０８上に形成される第１の絶縁膜１１６は、後に完成する不揮発性メモリ素子において、第１の絶縁膜として機能する。従って、第１の絶縁膜１１６の膜厚が薄いほど、トンネル電流が流れやすく、メモリとして高速動作が可能となる。また、第１の絶縁膜１１６の膜厚が薄いほど、後に形成される浮遊ゲートに低電圧で電荷を蓄積させることが可能となるため、不揮発性半導体記憶装置の消費電力を低減することができる。そのため、第１の絶縁膜１１２、１１４、１１６、及び１１８は、膜厚を薄く形成することが好ましい。
【０１２６】
一般的に、半導体膜上に絶縁膜を薄く形成する方法として熱酸化法があるが、基板１００としてガラス基板等の融点が十分に高くない基板を用いる場合には、熱酸化法により第１の絶縁膜１１２、１１４、１１６、及び１１８を形成することは非常に困難である。また、ＣＶＤ法やスパッタ法により形成した絶縁膜は、膜の内部に欠陥を含んでいるため膜質が十分でなく、膜厚を薄く形成した場合にはピンホール等の欠陥が生じる問題がある。また、ＣＶＤ法やスパッタ法により絶縁膜を形成した場合には、半導体膜の端部の被覆が十分でなく、後に第１の絶縁膜１１６上に形成される導電膜等と半導体膜とが短絡する場合がある。従って、本実施例で示すように、高密度プラズマ処理により第１の絶縁膜１１２、１１４、１１６、及び１１８を形成することによって、ＣＶＤ法やスパッタ法等により形成した絶縁膜より緻密な絶縁膜を形成することができ、また、半導体膜１０４、１０６、１０８、及び１１０の端部を第１の絶縁膜１１２、１１４、１１６、及び１１８で十分に被覆することができる。その結果、メモリとして高速動作や電荷保持特性を向上させることができる。なお、ＣＶＤ法やスパッタ法により第１の絶縁膜１１２、１１４、１１６、及び１１８を形成した場合には、絶縁膜を形成した後に高密度プラズマ処理を行い当該絶縁膜の表面に酸化処理、窒化処理又は酸窒化処理を行うことが好ましい。
【０１２７】
電荷蓄積層１２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム合金等の膜で形成することができる。なお、本実施例においては特に、電荷蓄積層１２０をゲルマニウム（Ｇｅ）、シリコンゲルマニウム合金等のゲルマニウムを含む膜で形成することが好ましい。ここでは、電荷蓄積層１２０として、ゲルマニウム元素を含む雰囲気中（例えば、ＧｅＨ４）でプラズマＣＶＤ法を行うことにより、ゲルマニウムを主成分とする膜を１〜２０ｎｍ、好ましくは５〜１０ｎｍで形成する。上記実施例において示したように、半導体膜としてＳｉを主成分とする材料を用いて形成し、当該半導体膜上にトンネル絶縁膜として機能する第１の絶縁膜を介してＳｉよりエネルギーギャップの小さいゲルマニウムを含む膜を電荷蓄積層として設けた場合、半導体膜の電荷に対する絶縁膜により形成される第１の障壁に対して電荷蓄積層の電荷に対する絶縁膜により形成される第２の障壁がエネルギー的に高くなる。その結果、半導体膜から電荷蓄積層へ電荷を注入しやすくすることができ、電荷蓄積層から電荷が消失することを防ぐことができる。つまり、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることができる。また、メモリ部に設けられた半導体膜１０８上に形成される電荷蓄積層１２０は、後に完成する不揮発性メモリ素子において、浮遊ゲートとして機能する。
【０１２８】
なお、電荷蓄積層１２０として、窒化シリコン、窒化ゲルマニウム、窒化シリコンゲルマニウムのうち、いずれか一層もしくは多層で形成してもよい。電荷蓄積層１２０を窒化シリコン、窒化ゲルマニウム、窒化シリコンゲルマニウムで形成することにより、絶縁膜でありながらも窒化膜内における複数のトラップ順位で半導体膜よりトンネル絶縁膜を介して注入される電荷をトラップ（捕獲するともいう）することができる。すなわち、電荷蓄積層１２０を窒化シリコン、窒化ゲルマニウム、窒化シリコンゲルマニウムで形成することにより、複数のトラップ順位で電荷をトラップすることができ、トンネル絶縁膜の一部に欠陥があったとしても一部の蓄積電荷が消失するのみであるため、電荷をトラップし続けることができる。そのためトンネル絶縁膜の膜厚をさらに薄く形成することができ、また電荷の保持という点においても信頼性の高い不揮発性メモリ素子を得ることができるため好適である。またさらには、電荷蓄積層１２０を窒化シリコン、窒化ゲルマニウム、窒化シリコンゲルマニウムで形成することにより、トンネル絶縁膜の膜厚を薄くすることができるため、不揮発性メモリ素子自体の微細化を容易にすることができるため好適である。
【０１２９】
次に、半導体膜１０４、１０６上に形成された、第１の絶縁膜１１２、１１４と電荷蓄積層１２０を選択的に除去し、半導体膜１０８、１１０上に形成された、第１の絶縁膜１１６、１１８と電荷蓄積層１２０を残存させる。ここでは、メモリ部に設けられた半導体膜１０８、１１０、第１の絶縁膜１１６、１１８、電荷蓄積層１２０を選択的にレジストで覆い、半導体膜１０４、１０６上に形成された、第１の絶縁膜１１２、１１４と電荷蓄積層１２０をエッチングすることによって選択的に除去する（図２１（Ｂ）参照）。
【０１３０】
次に、半導体膜１０４、１０６と、半導体膜１０８、１１０の上方に形成された電荷蓄積層１２０の一部を覆うようにレジスト１２２を形成し、当該レジスト１２２に覆われていない電荷蓄積層１２０をエッチングして選択的に除去することによって、電荷蓄積層１２０の一部を残存させ、電荷蓄積層１２１を形成する（図２１（Ｃ）、図２５参照）。
【０１３１】
次に、半導体膜１０４、１０６と、半導体膜１０８、１１０の上方に形成された第１の絶縁膜１１６、１１８と電荷蓄積層１２１を覆うように第２の絶縁膜１２８を形成する（図２２（Ａ）参照）。
【０１３２】
第２の絶縁膜１２８は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて単層又は積層して形成する。例えば、第２の絶縁膜１２８を単層で設ける場合には、ＣＶＤ法により酸化窒化シリコン膜又は窒化酸化シリコン膜を５〜５０ｎｍの膜厚で形成する。また、第２の絶縁膜１２８を３層構造で設ける場合には、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２層目の絶縁膜として窒化シリコン膜を形成し、第３層目の絶縁膜として酸化窒化シリコン膜を形成する。また、他にも第２の絶縁膜１２８として、ゲルマニウムの酸化物又は窒化物を用いてもよい。また、第２の絶縁膜１２８は、第１の絶縁膜と比較して誘電率の大きい材料である酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｘ）又は酸化タンタル（ＴａＯｘ）を含む膜を形成してもよい。
【０１３３】
なお、半導体膜１０８の上方に形成された第２の絶縁膜１２８は、後に完成する不揮発性メモリ素子においてコントロール絶縁膜として機能し、半導体膜１１０の上方に形成された第２の絶縁膜１２８は、後に完成する不揮発性メモリ素子においてゲート絶縁膜として機能する。
【０１３４】
次に、半導体膜１０８、１１０の上方に形成された第２の絶縁膜１２８を覆うようにレジスト１３０を選択的に形成し、半導体膜１０４、１０６上に形成された第２の絶縁膜１２８をエッチングにより選択的に除去する（図２２（Ｂ）参照）。
【０１３５】
次に、半導体膜１０４、１０６を覆うように第３の絶縁膜１３２、１３４をそれぞれ形成する（図２３（Ａ）参照）。
【０１３６】
第３の絶縁膜１３２、１３４は、上記第１の絶縁膜１１２、１１４、１１６、及び１１８の形成方法で示したいずれかの方法を用いて形成する。例えば、高密度プラズマ処理により半導体膜１０４、１０６の表面に酸化処理、窒化処理又は酸窒化処理を行うことによって、当該半導体膜１０４、１０６上にそれぞれシリコンの酸化膜、窒化膜又は酸窒化膜となる第３の絶縁膜１３２、１３４を形成する。
【０１３７】
ここでは、第３の絶縁膜１３２、１３４を１〜２０ｎｍ、好ましくは１〜１０ｎｍで形成する。例えば、高密度プラズマ処理により半導体膜１０４、１０６に酸化処理を行い当該半導体膜１０４、１０６の表面に酸化シリコン膜を形成した後、高密度プラズマ処理により窒化処理を行い酸化シリコン膜の表面又は表面の近傍に窒素プラズマ処理層を形成する。また、この場合、半導体膜１０８の上方に形成された第２の絶縁膜１２８の表面にも酸化処理又は窒化処理が行われ、酸化膜又は酸窒化膜が形成される。半導体膜１０４、１０６の上方に形成された第３の絶縁膜１３２、１３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
【０１３８】
次に、半導体膜１０４、１０６の上方に形成された第３の絶縁膜１３２、１３４、半導体膜１０８の上方に形成された第２の絶縁膜１２８を覆うように導電膜を形成する（図２３（Ｂ）参照）。ここでは、導電膜として、導電膜１３６と導電膜１３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。
【０１３９】
導電膜１３６、１３８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。
【０１４０】
ここでは、導電膜１３６として窒化タンタルを用いて形成し、その上に導電膜１３８としてタングステンを用いて積層構造で設ける。また、他にも、導電膜１３６として、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜１３８として、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。
【０１４１】
次に、積層して設けられた導電膜１３６、１３８を選択的にエッチングして除去することによって、半導体膜１０４、１０６、１０８、及び１１０の上方の一部に導電膜１３６、１３８を残存させ、それぞれゲート電極として機能する導電膜１４０、１４２、１４４、１４６を形成する（図２３（Ｃ）、図２６参照）。なお、メモリ部に設けられた半導体膜１０８の上方に形成される導電膜１４４は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。また、導電膜１４０、１４２、１４６は、後に完成するトランジスタにおいてゲート電極として機能する。
【０１４２】
次に、半導体膜１０４を覆うようにレジスト１４８を選択的に形成し、当該レジスト１４８、導電膜１４２、１４４、１４６をマスクとして半導体膜１０６、１０８に不純物元素を導入することによって不純物領域を形成する（図２４（Ａ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を用いる。
【０１４３】
図２４（Ａ）においては、不純物元素を導入することによって、半導体膜１０６にソース領域又はドレイン領域を形成する不純物領域１５２とチャネル形成領域１５０が形成される。また、半導体膜１０８には、ソース領域又はドレイン領域を形成する高濃度不純物領域１５６とＬＤＤ領域を形成する低濃度不純物領域１５８とチャネル形成領域１５４が形成される。また、半導体膜１０８には、ソース領域又はドレイン領域を形成する不純物領域１６２とチャネル形成領域１６０が形成される。
【０１４４】
また、半導体膜１０８に形成される低濃度不純物領域１５８は、図２４（Ａ）において導入された不純物元素が浮遊ゲートとして機能する電荷蓄積層１２１を突き抜けることによって形成される。従って、半導体膜１０８において、導電膜１４４及び電荷蓄積層１２１の双方と重なる領域にチャネル形成領域１５４が形成され、電荷蓄積層１２１と重なり導電膜１４４と重ならない領域に低濃度不純物領域１５８が形成され、電荷蓄積層１２１及び導電膜１４４の双方と重ならない領域に高濃度不純物領域１５６が形成される。
【０１４５】
なお、電荷蓄積層１２１と導電膜１４４の双方の大きさを異ならせること及び電荷蓄積層１２１と導電膜１４４の双方の設ける位置をずらして形成することも可能である。そのため、不揮発性メモリ素子におけるｎ型を付与する不純物元素又はｐ型を付与する不純物元素の半導体膜への導入を選択的に行うこと、及び不純物元素の濃度を選択的に変えることができるため好適である。
【０１４６】
次に、半導体膜１０６、１０８、１１０を覆うようにレジスト１６６を選択的に形成し、当該レジスト１６６、導電膜１４０をマスクとして半導体膜１０４に不純物元素を導入することによって不純物領域を形成する（図２４（Ｂ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、図２４（Ａ）で半導体膜１０６、１０８に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、半導体膜１０４にソース領域又はドレイン領域を形成する不純物領域１７０とチャネル形成領域１６８を形成される。
【０１４７】
次に、第２の絶縁膜１２８、第３の絶縁膜１３２、１３４、導電膜１４０、１４２、１４４、１４６を覆うように絶縁膜１７２を形成し、当該絶縁膜１７２上に半導体膜１０４、１０６、１０８にそれぞれ形成された不純物領域１５２、１６２、１７０と電気的に接続する導電膜１７４を形成する（図２４（Ｃ）、図２７参照）。
【０１４８】
絶縁膜１７２は、ＣＶＤ法やスパッタ法等により、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１４９】
導電膜１７４は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層構造で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方とを含む合金材料に相当する。導電膜１７４は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン（ＴｉＮ）膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１７４を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【０１５０】
本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。
【実施例４】
【０１５１】
本実施例では、上述した本発明の不揮発性半導体記憶装置を備えた非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。
【０１５２】
半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテナ８９０を有している（図２８（Ａ））。高周波回路８１０はアンテナ８９０より信号を受信して、データ変調回路８６０より受信した信号をアンテナ８９０に出力する回路であり、電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回路８３０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９０から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８６０は制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０としては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０および出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
【０１５３】
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８００が有する各回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信号は復調される（以下、復調信号）。さらに、高周波回路８１０を介してリセット回路８３０およびクロック発生回路８４０を通った信号及び復調信号は制御回路８７０に送られる。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０およびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４０を通って符号化される。さらに、符号化された半導体装置８００の情報はデータ変調回路８６０で変調され、アンテナ８９０により無線信号に載せて送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。また、本発明の不揮発性半導体記憶装置を記憶回路８８０に適用することができる。本発明の不揮発性の半導体記憶装置は、駆動電圧を低くすることができるため、非接触でデータを交信できる距離をのばすことが可能となる。
【０１５４】
このように、リーダ／ライタから半導体装置８００に信号を送り、当該半導体装置８００から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
【０１５５】
また、半導体装置８００は、各回路への電力の供給を電磁波の整流化及び平滑化により行う半導体装置としてもよいし、バッテリーを搭載して電磁波によりバッテリーを充電し各回路に電力の供給を行う半導体装置としてもよい。
【０１５６】
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、リーダ／ライタ３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図２８（Ｂ））。品物３２２０に設けられた半導体装置３２３０にリーダ／ライタ３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、リーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図２８（Ｃ））。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
【０１５７】
また、本発明の不揮発性半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明の不揮発性半導体記憶装置を適用した電子機器として、カメラ（ビデオカメラ、デジタルカメラ等）、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図２９に示す。
【０１５８】
図２９（Ａ）、（Ｂ）は、デジタルカメラを示している。図２９（Ｂ）は、図２９（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、レンズ２１１３、操作キー２１１４、シャッター２１１５などを有する。また、取り出し可能な不揮発性のメモリ２１１６を備えており、当該デジタルカメラで撮影したデータをメモリ２１１６に記憶させておく構成となっている。メモリ２１１６は、不揮発性の半導体記憶装置を用いることで、本発明のＮＡＮＤ型不揮発性メモリのデータ消去方法を用いることができる。
【０１５９】
また、図２９（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯電話は、取り出し可能な不揮発性のメモリ２１２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。メモリ２１２５は、不揮発性の半導体記憶装置を用いることで、本発明のＮＡＮＤ型不揮発性メモリのデータ消去方法を用いることができる。
【０１６０】
また、図２９（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の１つの代表例である。図２９（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１３２は、不揮発性の半導体記憶装置を用いることで、本発明のＮＡＮＤ型不揮発性メモリのデータ消去方法を用いることができる。また、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、表示部２１３１は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ部２１３２に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【０１６１】
また、図２９（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４を含んでいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部２１４４は、不揮発性の半導体記憶装置を用いることで、本発明のＮＡＮＤ型不揮発性メモリのデータ消去方法を用いることができる。また、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作キー２１４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【０１６２】
以上の様に、本発明のＮＡＮＤ型不揮発性メモリのデータ消去方法の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。
【０１６３】
なお、本実施例は、本明細書中の実施の形態及び他の実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
【図面の簡単な説明】
【０１６４】
【図１】本発明の構成に説明する回路図。
【図２】本発明のデータ消去方法を説明するための回路図。
【図３】本発明のデータ消去方法の利点を説明するための図。
【図４】本発明のデータ消去方法におけるデコーダの構成を示す図。
【図５】本発明のデータ消去方法におけるデコーダの走査信号に関する図。
【図６】本発明に用いられる不揮発性メモリセルの断面図。
【図７】本発明に用いられる不揮発性メモリに関する装置図。
【図８】本発明に用いられる不揮発性メモリセルの断面図。
【図９】本発明に用いられる不揮発性メモリを説明するための図。
【図１０】本発明に用いられる不揮発性メモリを説明するための図。
【図１１】本発明に用いられる不揮発性メモリを説明するための図。
【図１２】本発明に用いられる不揮発性メモリを説明するための図。
【図１３】本発明に用いられる不揮発性メモリを説明するための図。
【図１４】本発明に用いられる不揮発性メモリを説明するための図。
【図１５】本発明に用いられる不揮発性メモリを説明するための図。
【図１６】本発明に用いられる不揮発性メモリを説明するための図。
【図１７】本発明に用いられる不揮発性メモリの回路図。
【図１８】本発明に用いられる不揮発性メモリの回路図。
【図１９】本発明に用いられる不揮発性メモリの回路図。
【図２０】本発明に用いられる不揮発性メモリを説明するための図。
【図２１】本発明に用いられる不揮発性メモリセルの断面図。
【図２２】本発明に用いられる不揮発性メモリセルの断面図。
【図２３】本発明に用いられる不揮発性メモリセルの断面図。
【図２４】本発明に用いられる不揮発性メモリセルの断面図。
【図２５】本発明に用いられる不揮発性メモリセルの上面図。
【図２６】本発明に用いられる不揮発性メモリセルの上面図。
【図２７】本発明に用いられる不揮発性メモリセルの上面図。
【図２８】本発明に用いられる不揮発性メモリを具備する半導体装置について説明する図。
【図２９】本発明に用いられる不揮発性メモリを具備する電子機器について説明する図。
【図３０】従来例について不揮発性メモリの断面図。
【図３１】本発明の不揮発性メモリを説明するためのブロック図。
【符号の説明】
【０１６５】
０１    半導体膜
０２    絶縁膜
０３    浮遊ゲート
０４    絶縁膜
０５    制御ゲート
１０    基板
１１    Ｅｇ
１２    絶縁膜
１４    半導体膜
１６    絶縁膜
１８    不純物領域
２０    浮遊ゲート
２２    絶縁膜
２４    制御ゲート
２６    ゲート
３１    不揮発性メモリ素子
３４    半導体膜
３６    半導体膜
３８    半導体膜
４０    半導体膜
５２    メモリセルアレイ
５４    周辺回路
５６    アドレスバッファ
５８    コントロール回路
６０    昇圧回路
６２    ロウデコーダ
６４    カラムデコーダ
６６    センスアンプ
６８    データバッファ
７０    データ入出力バッファ
８０    アンテナ
８２    誘電体板
８４    ガス供給部
８６    排気口
８８    支持台
９０    温度制御部
９２    マイクロ波供給部
９４    プラズマ
９１００    選択トランジスタ
１００    基板
９１０１    不揮発性メモリ素子
１０１    基板
９１０２    不揮発性メモリ素子
１０２    絶縁膜
９１０３    不揮発性メモリ素子
１０４    半導体膜
１０６    半導体膜
９１０８    不揮発性メモリ素子
１０８    半導体膜
１１０    半導体膜
１１２    絶縁膜
１１６    絶縁膜
９１１８    ＮＡＮＤ型セル
１２０    電荷蓄積層
１２１    電荷蓄積層
１２２    レジスト
１２８    絶縁膜
１３０    レジスト
１３２    絶縁膜
１３６    導電膜
１３８    導電膜
１４０    導電膜
１４２    導電膜
１４４    導電膜
１４８    レジスト
１５０    チャネル形成領域
１５２    不純物領域
１５４    チャネル形成領域
１５６    不純物領域
１５６    高濃度不純物領域
１５８    低濃度不純物領域
１６０    チャネル形成領域
１６２    不純物領域
１６６    レジスト
１６８    チャネル形成領域
１６ａ    酸化シリコン層
１６ｂ    窒素プラズマ処理層
１７０    不純物領域
１７２    絶縁膜
１７４    導電膜
１８ａ    ソース領域
１８ｂ    ドレイン領域
２００    デコーダ
２０１    電圧変換回路
２０２    ロジック回路
２０３    ロジック回路
２０ａ    浮遊ゲート電極層
２０ｂ    浮遊ゲート電極層
２２ａ    窒化シリコン層
２２ｂ    酸化シリコン層
２４ａ    金属窒化物層
２４ｂ    金属層
８００    半導体装置
８１０    高周波回路
８２０    電源回路
８３０    リセット回路
８４０    クロック発生回路
８５０    データ復調回路
８６０    データ変調回路
８７０    制御回路
８８０    記憶回路
８９０    アンテナ
９１０    コード抽出回路
９２０    コード判定回路
９３０    ＣＲＣ判定回路
９４０    出力ユニット回路
１２２５    メモリ
２００Ａ    期間
２００Ｂ    期間
２１１１    筐体
２１１２    表示部
２１１３    レンズ
２１１４    操作キー
２１１５    シャッター
２１１６    メモリ
２１２１    筐体
２１２２    表示部
２１２３    操作キー
２１２５    メモリ
２１３０    本体
２１３１    表示部
２１３２    メモリ部
２１３３    操作部
２１３４    イヤホン
２１４１    本体
２１４２    表示部
２１４３    操作キー
２１４４    メモリ部
３００１    Ｐウェル
３００２    Ｐウェル
３２００    リーダ／ライタ
３２１０    表示部
３２２０    品物
３２３０    半導体装置
３２４０    リーダ／ライタ
３２５０    半導体装置
３２６０    商品
５００１    Ｐウェル
５００２    Ｐウェル
９２００    デコーダ
９２０１    電圧変換回路
９２０２    ロジック回路
９２０３    ロジック回路
【図１】
2007294082.tif 000003
【図２】
2007294082.tif 000004
【図３】
2007294082.tif 000005
【図４】
2007294082.tif 000006
【図５】
2007294082.tif 000007
【図６】
2007294082.tif 000008
【図７】
2007294082.tif 000009
【図８】
2007294082.tif 000010
【図９】
2007294082.tif 000011
【図１０】
2007294082.tif 000012
【図１１】
2007294082.tif 000013
【図１２】
2007294082.tif 000014
【図１３】
2007294082.tif 000015
【図１４】
2007294082.tif 000016
【図１５】
2007294082.tif 000017
【図１６】
2007294082.tif 000018
【図１７】
2007294082.tif 000019
【図１８】
2007294082.tif 000020
【図１９】
2007294082.tif 000021
【図２０】
2007294082.tif 000022
【図２１】
2007294082.tif 000023
【図２２】
2007294082.tif 000024
【図２３】
2007294082.tif 000025
【図２４】
2007294082.tif 000026
【図２５】
2007294082.tif 000027
【図２６】
2007294082.tif 000028
【図２７】
2007294082.tif 000029
【図２８】
2007294082.tif 000030
【図２９】
2007294082.tif 000031
【図３０】
2007294082.tif 000032
【図３１】
2007294082.tif 000033