(57)【要約】【課題】伝送線路中の波長を短くすることができる伝送線路を実現する。【解決手段】信号線１４及びグランド線１６に対して垂直なストリップラインをダミーグランドとして用い、グランド電位（の位置）を、信号電位（の位置）に近づける構造を提案する。この構造によれば、グランド電位が信号電位に近づくので伝送線路のキャパシタンスＣが増加する。また、ストリップラインは、信号線と交差させ、信号の伝播方向と直交するように構成する。その結果、ストリップラインには電流が流れないので、伝送線路のインダクタンスＬも減少しない。信号線とグランド線を離せば、キャパシタンスＣを減少させずにインダクタンスＬを増加することができる。したがって、キャパシタンスＣと、インダクタンスＬとの積を増加させることができ、伝送線路中の波長を短くすることができる。【選択図】図１
2007306290.tif 000002
【特許請求の範囲】
【請求項１】
信号線と、
グランド線と、
前記グランド線に接続し、前記信号線と交差する複数のストリップラインと、
を含み、前記ストリップラインの長手方向は、前記信号線上の信号が進む方向と直交していることを特徴とする伝送線路。
【請求項２】
請求項１記載の伝送線路において、
前記グランド線は、第１のグランド線と、第２のグランド線と、を含み、
前記信号線は、前記第１のグランド線と前記第２のグランド線との間に位置し、
前記複数のストリップラインは、前記第１のグランド線及び前記第２のグランド線に接続することを特徴とする伝送線路。
【請求項３】
請求項１又は２記載の伝送線路において、
前記複数のストリップラインは、前記信号線の上方に位置する上側ストリップラインと、前記信号線の下方に位置する下側ストリップラインと、を含むことを特徴とする伝送経路。
【請求項４】
少なくとも第１の配線層と、第２の配線層と、を含む半導体チップ上に形成された伝送線路において、
前記第１の配線層に位置する信号線と、
前記第１の配線層に位置するグランド線と、
前記第２の配線層に位置し、前記グランド線にビアを介して接続する複数のストリップラインと、
を含み、前記ストリップラインの長手方向は、前記信号線上の信号が進む方向と直交していることを特徴とする半導体チップ上に形成された伝送線路。
【請求項５】
請求項４記載の伝送線路において、
前記グランド線は、第１のグランド線と、第２のグランド線と、を含み、
前記信号線は、前記第１のグランド線と前記第２のグランド線との間に位置し、
前記複数のストリップラインは、前記第１のグランド線及び前記第２のグランド線に接続することを特徴とする半導体チップ上に形成された伝送線路。
【請求項６】
少なくとも第２の配線層と、第３の配線層と、前記第２の配線等と前記第３の配線層との間に位置する第１の配線層と、を含む半導体チップ上に形成された伝送線路において、
前記第１の配線層に位置する信号線と、
前記第１の配線層に位置するグランド線と、
前記第２の配線層に位置し、前記グランド線にビアを介して接続する複数の上側ストリップラインと、
前記第３の配線層に位置し、前記グランド線にビアを介して接続する複数の下側ストリップラインと、
を含み、前記上側ストリップライン及び前記下側ストリップラインの長手方向は、前記信号線上の信号が進む方向と直交していることを特徴とする半導体チップ上に形成された伝送線路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信に用いられる伝送線路に関する。特に半導体チップ上に設けられる伝送線路に関する。
【背景技術】
【０００２】
我が国の場合は、６０ＧＨｚ帯（５９ＧＨｚ〜６６ＧＨｚ）の帯域がこれから使用できる電波の帯域として注目を集めており、この帯域の効率的な利用が考えられている。この帯域は、総務省によって、自由に使用可能な無線通信用周波数として割り当てられており、その開拓・利用が種々検討されている。
【０００３】
６０ＧＨＧｚ帯の利用
一般に高い周波数の電波を用いると、情報の伝送速度は向上する。この観点からも、６０ＧＨｚ帯に対しては大きな期待が寄せられている。
【０００４】
さて、自由に使用でき、かつ、高速なデータ転送も可能な６０ＧＨｚ帯において動作するＲＦ回路を、製造コストが低いＣＭＯＳプロセスを用いて構成できれば、６０ＧＨｚ帯の利用は大幅に進むと考えられる。その結果、周波数帯域不足の解消、及び、無線通信速度の高速化に大きく貢献することができる。
【０００５】
プロセスの微細化
微細化の進んだプロセスほど、トランジスタの動作速度は向上する。例えば、トランジスタのゲート長が１００ｎｍ以下のプロセスではｆｍａｘが１００ＧＨｚ以上になることが知られている。このように、トランジスタなどの能動素子の性能の観点からは、６０ＧＨｚ帯のＲＦ−ＣＭＯＳ回路を実現することは十分に可能であると考えられる。
【０００６】
受動素子
一方、受動素子（インダクタンスやキャパシタンス等）の性能は能動素子（トランジスタ等）と異なり、スケーリングの恩恵を受けることはないので、６０ＧＨｚ帯のＲＦ−ＣＭＯＳ回路を実現するに当たって、受動素子の性能が相対的により重要なものとなってきている。
【０００７】
受動素子の性能上、アナログ回路において一般的に特に求められるのは、以下の三点である。
【０００８】
（１）省面積：アナログ回路においては、能動素子の占める割合は小さく、オンチップインダクタやオンチップ伝送線路などの受動素子がチップ面積の大半を占めている。チップ面積はコストに直結するので、コスト削減の観点から、チップ面積を低減することが広く求められている。
【０００９】
（２）低損失：トランジスタのゲインは周波数が上昇するにつれて下がる。特に、ミリ波帯（６０ＧＨｚ帯等）のような高周波帯では、設計時に許容されるゲインマージンも小さくなりがちである。したがって、特に高周波回路において低損失な受動素子が求められている。
【００１０】
（３）各種デザインルールへの適合性：微細化されたプロセスでは、歩留まり低下を防止するために、回路設計時点から製造法上の問題を考慮に入れる（Design for Manufacturing:DFM）必要がある。そのため、受動素子の構造は、複雑かつ厳格な設計規則を満たしている必要がある。
【００１１】
伝送線路の利用
高周波を扱う用途においては、受動素子のオンチップインダクタ（インダクタコイル）に代わって、伝送線路ショートスタブが用いられることが多い。これは、伝送線路の方が特性のモデリングが容易となり、また高周波になるほど伝送線路の実装面積が削減されるためである。
【００１２】
インダクタコイルと、伝送線路とを比較すると、一般的に、損失（ロス）はインダクタコイルの方が大きく、サイズ的には伝送線路の方が大きくなる。したがって、６０ＧＨｚ帯等のより高周波の分野では、伝送線路が多く用いられることになると考えられる。
【００１３】
先行特許文献の例
例えば、下記特許文献１には、ミリ波伝送において、信号線を接地線で囲んで伝播する電磁波を封じ込める構造が開示されている。
【００１４】
また、下記特許文献２では、コプレーナ伝送線路を用いたアンテナ一体型無線通信装置が開示されている。
【００１５】
さらに、下記非特許文献１には、波長を４５％に短縮できるコプレナ導波路が記載されている。また、下記非特許文献２には、櫛歯状（指状）の電極を用いたコプレナ導波路において、伝達特性を改善する例が示されている。
【００１６】
【特許文献１】特開２００３−１３３８０１号公報
【特許文献２】国際公開第ＷＯ００／４８２６９号パンフレット
【非特許文献１】J.Naylor, et al., "Miniaturized Slow-Wave Coplanar Waveguide Circuits on High-Resitivity Silicon WE1C-3", 2002 IEEE MIT-S Digest, pp.669-672
【非特許文献２】J.Naylor, et al., "Slow-wave CPW slot-line transition", IEEE Proc-Microw. Antennas Propag., Vol. 152, No.5, October 2005, pp.297-298
【発明の開示】
【発明が解決しようとする課題】
【００１７】
このように、６０ＧＨｚ帯のような、より高周波の分野においては、伝送線路が今後多く利用されると考えられる。しかし、上記３点の特徴を備えた伝送線路であって、良好な特性を示すものは未だ知られていない。
【００１８】
本願発明者は係る状況の下、鋭意研究を進め、上記３点の特徴を備えた伝送線路の形状を発明するに至った。そして、この形状の伝送線路を実際に試作し、その効果を実証することができた。以下、本特許では、本発明に係る伝送線路の形状を説明すると共に、試作デバイスの特性の測定結果についても言及する。
【００１９】
なお、特に本発明は、伝送線路中の波長を短くすることができる伝送線路を実現することを主たる目的とする。
【課題を解決するための手段】
【００２０】
（１）本発明は、上記課題を解決するために、信号線と、グランド線と、前記グランド線に接続し、前記信号線と交差する複数のストリップラインと、を含み、前記ストリップラインの長手方向は、前記信号線上の信号が進む方向と直交していることを特徴とする伝送線路である。
【００２１】
このような構成によって、グランド線と同電位のストリップラインを信号線に近づけることができ、伝送線路のキャパシタンスを増加することができる。また、ストリップラインは信号線と直交しているので電流は流れず、グランド線と信号線とから構成されるインダクタンスを減少させることがない。
【００２２】
（２）また、本発明は、上記（１）記載の伝送線路において、前記グランド線は、第１のグランド線と、第２のグランド線と、を含み、前記信号線は、前記第１のグランド線と前記第２のグランド線との間に位置し、前記複数のストリップラインは、前記第１のグランド線及び前記第２のグランド線に接続することを特徴とする伝送線路である。
【００２３】
このような構成によって、グランド線を第１のグランド線と第２のグランド線と二分けたので、グランド線によるシールド効果を高めることができる。
【００２４】
（３）また、本発明は、上記（１）又は（２）記載の伝送線路において、前記複数のストリップラインは、前記信号線の上方に位置する上側ストリップラインと、前記信号線の下方に位置する下側ストリップラインと、を含むことを特徴とする伝送経路である。
【００２５】
このような構成によって、信号線に対してストリップラインをより多く設けることができるので、伝送線路のキャパシタンスをより増加させることができる。
【００２６】
（４）本発明は、上記課題を解決するために、少なくとも第１の配線層と、第２の配線層と、を含む半導体チップ上に形成された伝送線路において、前記第１の配線層に位置する信号線と、前記第１の配線層に位置するグランド線と、前記第２の配線層に位置し、前記グランド線にビアを介して接続する複数のストリップラインと、を含み、前記ストリップラインの長手方向は、前記信号線上の信号が進む方向と直交していることを特徴とする半導体チップ上に形成された伝送線路である。
【００２７】
このような構成によって、半導体チップ上の伝送線路のキャパシタンスを増加させることができる。また、半導体チップ上の伝送線路において、ストリップラインは信号線と直交しているので電流は流れず、グランド線と信号線とから構成されるインダクタンスを減少させることがない。
【００２８】
（５）また、本発明は、上記（４）記載の伝送線路において、前記グランド線は、第１のグランド線と、第２のグランド線と、を含み、前記信号線は、前記第１のグランド線と前記第２のグランド線との間に位置し、前記複数のストリップラインは、前記第１のグランド線及び前記第２のグランド線に接続することを特徴とする半導体チップ上に形成された伝送線路である。
【００２９】
このような構成によって、グランド線を第１のグランド線と第２のグランド線とに分けたので、グランド線によるシールド効果を高めた半導体チップ上の伝送線路が得られる。
【００３０】
（６）本発明は、上記課題を解決するために、少なくとも第２の配線層と、第３の配線層と、前記第２の配線等と前記第３の配線層との間に位置する第１の配線層と、を含む半導体チップ上に形成された伝送線路において、前記第１の配線層に位置する信号線と、前記第１の配線層に位置するグランド線と、前記第２の配線層に位置し、前記グランド線にビアを介して接続する複数の上側ストリップラインと、前記第３の配線層に位置し、前記グランド線にビアを介して接続する複数の下側ストリップラインと、を含み、前記上側ストリップライン及び前記下側ストリップラインの長手方向は、前記信号線上の信号が進む方向と直交していることを特徴とする半導体チップ上に形成された伝送線路である。
【００３１】
このように上側と下側のストリップラインを設けることによって、信号線に対するストリップラインをより多くすることができ、伝送線路のキャパシタンスをより増加させることができる。
【発明の効果】
【００３２】
以上述べたように、本発明によれば、伝送線路のキャパシタンス、インダクタンスを従来より大きな値にすることができる。その結果、伝送線路中の波長を短くすることができる。
【００３３】
したがって、１／４波長路等の伝送線路を構成する場合に従来より小型化することが可能である。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の好適な実施の形態を図面に基づき説明する。
【００３５】
１．伝送線路における波長の短縮
まず、伝送線路のパラメータと、伝送線路上の波長の短縮について説明する。
【００３６】
１．１  マイクロストリップライン
伝送線路では、微小区間において直列の抵抗抵抗Ｒ及びインダクタンスＬ、さらに並列にコンダクタンスＧ及び容量Ｃを考えることができる。伝送線路としてマイクロストリップ線路（Microstrip Line :MSL）の例を図７に示す。図７（１）は、
グランドプレート１０上に絶縁膜１２を介して信号線１４が積層されている様子を示す説明図である。このグランドプレート１０と信号線１４とからＭＳＬが構成されている。
【００３７】
理解を容易にするために、図７（１）から絶縁膜１２を便宜上除いて表した図を図７（２）に示す。この図７（２）から理解されるように、まず信号線１４には、抵抗ＲとインダクタンスＬが生じる。そして、グランドプレート１０と信号線１４との間にキャパシタンスＣとコンダクタンスＧが生じる。この様子を示す説明図が図７（３）に示されている。
【００３８】
この図７から明らかなように、微小区間ｄにおけるこれらＲＬＧＣのパラメータは伝送線路の断面形状により決定される。
【００３９】
このＲＬＧＣパラメータのうち、ＬとＣ、さらに伝送線路を流れる信号の角周波数ωとから、この伝送線路を伝搬する信号の波長λが下記（１）式に基づいて求められる。
【００４０】
【数１】
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もし、この（１）式で求められた波長λの値をより小さくすることができれば、これは同じ信号伝播特性を、より短い物理線路長で実現できることを意味する。すなわち、伝送線路の小型化が実現できることを意味する。
【００４１】
上記（１）式から明らかなように、ＬとＣのいずれか一方又は双方を増加させることによって、伝送線路中を伝播する信号の波長は短縮される。
【００４２】
例えば、信号電位と、接地電位の距離が近くなればなるほど、容量Ｃは増加する。すなわち、信号線１４とグランドプレート１０との距離を小さくするのである。また、信号電流とグランド帰還電流との距離が遠くなればなるほど、信号及びグランドの電流ループに鎖交する磁束が増え、インダクタンスＬは増加する。
【００４３】
マイクロストリップライン（以下、ＭＳＬと呼ぶ）の容量は、製造プロセスにおいて絶縁膜等に用いる酸化膜厚によって決定される。一般にＣＭＯＳプロセスにおいて酸化膜厚は、比較的小さいのでＭＳＬの容量Ｃは一般に大きくなる。しかし、これは同時に信号電流とグランド電流とが近づくということを意味するので、インダクタンスＬは一般に小さくなる。
【００４４】
１．２  コプレナ導波路
伝送線路の他の例としてコプレナ導波路を説明する。このコプレナ導波路（Coplanar Wavegide :CPW）の形状が図８に示されている。コプレナ導波路（以下、ＣＰＷと呼ぶ）では、図８に示すように、グランド線１６を信号線１４から遠ざけることができるのでインダクタンスＬを増加させることができる。しかし、グランド電位（の位置）が信号電位（の位置）から遠ざかってしまうので、容量Ｃは低下してしまう。
【００４５】
以上、マイクロストリップライン、コプレナ導波路を説明した。これらの従来の伝送線路では、上で述べたように、インダクタンスＬと容量Ｃとの間にトレードオフの関係があり、線路中の波長を短縮するためには、製造プロセスにおいて比誘電率の高い酸化膜を用いる等の手法を採用する必要がある。
【００４６】
２．本実施の形態における伝送線路の形態
そこで、本実施の形態では、信号線１４及びグランド線１６に対して垂直なストリップラインをダミーグランドとして用い、グランド電位（の位置）を、信号電位（の位置）に近づける構造を新たに開発した。特に、このストリップラインを信号線１４中の信号伝播方向と直交するように、信号線１４と交差させている。このような構造の説明図が図１に示されている。
【００４７】
本実施の形態においては、一般的なＣＭＯＳプロセスを採用している。現在、ＣＭＯＳプロセスは、６層から１１層程度のものが利用されており、複数のメタル層、絶縁層、半導体層、等がその中に含まれている。そして、各層の堆積、エッチングを所望のパターンで行うことによってＣＭＯＳ−ＩＣが製造される。
【００４８】
図１に示すように、本実施の形態においては、ＣＭＯＳプロセス中の３個のメタル層２０ａ、２０ｂ、２０ｃを用いて伝送線路が構成されている。なお、３個のメタル層２０の間には、実際は絶縁層が設けられているが、この絶縁層は図１では図示されていない。メタル層（及びそれに接続するビア）のみを描き、理解を容易にするためである。
【００４９】
なお、メタル層は配線として用いられる。すなわち、請求の範囲の配線層の好適な一例に相当する。
【００５０】
２．１  ダミーグランドの採用
（１）容量Ｃの増加
まず、信号線１４とグランド線１６は、中間の第２のメタル層２０ｂを用いて構成されている。この構成は、図８で示したＣＰＷと同様の構成である。すなわち、信号線１４の左右の両サイドにそれぞれグランド線１６が配置されている。ここでは、それぞれ第１のグランド線１６ａ、第２のグランド線１６ｂと呼ぶ（図１参照）。
【００５１】
本実施の形態において特徴的なことは、第２のメタル層２０ｂの上方（上面）に位置する第１のメタル層２０ａを容量Ｃを増すためのダミーグランドとして用いたことである。
【００５２】
このダミーグランドは、信号線に垂直なストリップライン３０群によって構成されており、ビア３２によって、第１のグランド線１６ａ及び第２のグランド線１６ｂに接続されている（図１参照）。
【００５３】
さらに、第２のメタル層２０ｂの下方（下面）に位置する第３のメタル層２０ｃも容量Ｃを増すためのダミーグランドとして用いられており、容量Ｃをさらに増加させている。このダミーグランドも、第１のメタル層２０ａと同様に信号線１４に垂直なストリップライン４０群によって構成されており、ビア４２によって、第１のグランド線１６ａ及び第２のグランド線１６ｂに接続されている（図１参照）。
【００５４】
このように、本実施の形態におけるダミーグランドは、複数のストリップライン３０、４０からなり、伝送線路の容量Ｃを増大させている。
【００５５】
（２）インダクタンスＬの非減少
一方、このダミーグランドの存在は、伝送線路のインダクタンスＬの値を減少させず維持させる。
【００５６】
つまり、これらダミーグランド（ストリップライン３０群、４０群）は、信号線１４中の信号の流れる方向とは垂直な方向に伸長しているので、信号が流れる方向に電流は流れない。換言すれば、ストリップライン３０、４０の長手方向は、信号の流れる方向（伝播する方向）と垂直である。
【００５７】
したがって、信号線１４中の信号電流と、グランド線中のグランド電流とが近づくことはなく、鎖交磁束は減少していない。その結果、本実施の形態における伝送線路のインダクタンスＬの値は、上で述べたＣＰＷと同程度となる。すなわち、インダクタンスＬの値を小さくしてしまうことがない。
【００５８】
逆に言えば、図１における信号線１４と、グランド線１６との距離を離すことによって、「キャパシタンスＣを減少させずに」インダクタンスＬを大きな値にすることができるのである。つまりダミーグランドによってキャパシタンスＣを大きな値に維持させることができるのである。
【００５９】
このように、本実施の形態における伝送線路の形態を採用すれば、伝送線路の容量Ｃを増加させつつ、インダクタンスＬの値を維持することができる。
【００６０】
以上述べたような本実施の形態の伝送線路の形態を採用するには基本的には３層のメタル層があれば十分であり、ＭＥＭＳ加工や、高誘電率の酸化膜などの追加的なプロセスは必要ない。利用できるメタル層がより多い場合や少ない場合の変形例については後に詳述する。
【００６１】
２．２  試作及びその測定結果
本願発明者は、このような形態の伝送線路を９０ｎｍＣＭＯＳプロセスを用いて試作した。その平面図が図２に示されている。この図２に示すように、信号線の幅は１２μｍであり、第１のグランド線１６ａと第２のグランド線１６ｂとの間の距離は１００μｍである。また、ダミーグランドを構成する各ストリップライン３０（４０）の幅は約１μｍである。また、各ストリップライン３０（４０）相互の間の距離も１μｍ程度である。
【００６２】
このようにして作成した伝送線路と、同じ９０ｎｍＣＭＯＳプロセスを用いて製作したＭＳＬ、ＣＰＷの線路中を伝播する信号の波長を測定したところ、図３に示すグラフのような結果が得られた。このように、本実施の形態によれば、伝送線路中の波長を、従来の伝送線路に比べて短くすることができる。図３のグラフにおいては、横軸は周波数（ＧＨｚ）であり、縦軸は伝送線路中の波長λ（ｎｍ）である。
【００６３】
例えば、６０ＧＨｚにおいて、各伝送線路中を伝播する信号の波長は、本実施の形態の伝送線路が０．６ｎｍ、ＭＳＬでは２．４６ｎｍであり、ＣＰＷでは１．９６ｎｍであった。このように本実施の形態における伝送線路は、従来の伝送線路に比べてその中を伝播する信号の波長を大幅に短くすることができる。
【００６４】
したがって、図２で説明した伝送線路を１／４波長共振器として用いて１／４波長発振器（発振周波数６０ＧＨｚ）を構成すると、図４に示すように、従来の１／３以下の長さで実装することが可能である。図４には、従来の伝送線路を用いて１／４波長発振器を構成した場合と、本実施の形態に係る伝送線路を用いて１／４波長発振器を構成した場合の模式回路図が示されている。このように、従来のマイクロストリップラインを用いた伝送線路では、１／４波長が４９０μｍとなるが、本実施の形態の伝送線路では、１５０μｍとなった（図４参照）。
【００６５】
なお、本実施の形態で説明した伝送線路中の波長は、本願発明者が調べた限りにおいては、現在報告されている種々の工夫をした伝送線路の中で最も小さいものである。
【００６６】
３  Ｑ値の検証
次に、本実施の形態の伝送線路のＱ値について説明する。伝送線路のＲＬＧＣパラメータから、ＱＬ、ＱＣは、それぞれ以下のような式（２）、式（３）で定義される。
【００６７】
【数２】
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【数３】
2007306290.tif 000005
また、このＱＬやＱＣと、伝送線路のＱ値との関係が下記式（４）に示されている。
【００６８】
【数４】
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伝送線路のＱ値を向上させ、低損失化するためには、上記（４）式から、ＱＬ及びＱＣを共に高くする必要があることが理解できよう。
【００６９】
ＭＳＬにおいては、シリコン基板がグランド面によってシールドされているため、ＱＣは高い値となる。しかし、先に述べたように、インダクタンスＬが低い。また、信号線とグランド線とが近いので、近接効果によって、抵抗Ｒも増加する。結果的にＱＬの値は低く抑えられてしまう。
【００７０】
一方、ＣＰＷにおいては、信号とグランドを離すことによってインダクタンスＬの値が増加するため、ＱＬは高い値にすることができる。しかし、グランド線を信号線から離間させることによって、シリコン基板との容量性結合が生じてしまう。シリコン基板は導電性を有しており、これは誘電正接としてＧを増加させてしまう。したがって、ＣＰＷではＱＣの値は低くなってしまう。
【００７１】
その結果、ＭＳＬもＣＰＷもＱＣとＱＬとを同時に大きな値とすることができず、Ｑ値は低い値に抑えられてしまう。
【００７２】
これに対して、本実施の形態で提案する伝送線路の形態によれば、信号線とグランド線との間隔（距離）を広くとれるので、ＱＬを大きくすることができる。また、下側のダミーグランドは電界を終端させることができ、シリコン基板を容量性結合からシールドすることができ、Ｇの値は小さくなる。したがって、ＱＣの値を大きくすることができる。
【００７３】
上記試作した伝送経路のＱ値を、従来のＭＳＬやＣＰＷのＱ値と比較した結果を表すグラフが図５に示されている。このグラフは、横軸が周波数（ＧＨｚ）を表し、縦軸はＱ値を表す。
【００７４】
このグラフから明らかなように、特に高周波においてはＭＳＬ、ＣＰＷより高いＱ値を達成している。６０ＧＨｚにおける本実施の形態に係る伝送線路のＱ値は１０であった。
【００７５】
このように、本実施の形態に係る伝送線路は、従来の伝送線路に比べて高いＱ値を呈し、損失が少ない伝送線路である。
【００７６】
４．  設計規則への適合性
次に、本実施の形態に係る伝送線路の、一般的な半導体プロセスの設計規則への適合性について検討する。
【００７７】
微細化された半導体の製造プロセスでは、歩留まりを高めるために、設計段階において種々の規則が課されている。これら設計規則の内、特に、メタルデンシティルールと呼ばれるルールが受動素子に与える影響は大きい。このデンシティルールは、半導体チップにおけるメタルの偏った配置を禁じるルールである。具体的には、このルールは、チップ内において決められた値（ミニマムデンシティ）より低いメタル密度を禁止するルールである。また、このルールは、同様に、マキシマムデンシティも定めている。そして、メタル密度は、このマキシマムデンシティを超えて配置することも許されない。
【００７８】
図６には、ＭＳＬ、ＣＰＷ、本実施例、の各形状で構成した伝送線路の縦方向の断面図が示されている。
【００７９】
図６（１）には、従来のＭＳＬの断面図が示されている。この図に示すように、従来のＭＳＬは、信号線１４と、グランドプレート１０とから構成されているが、その間の空間が非常に広くなっている。上記デンシティルールによれば、このようなメタルが存在しない広い空間は許されないので、実際には、メタルの小片を、図６（１）の信号線１４とグランドプレート１０との間の空間に適宜配置することになる。しかし、このようなメタルの小片の存在は、伝送線路の特性に影響を与えてしまう恐れが大である。
【００８０】
図６（２）には、従来のＣＰＷの断面図が示されている。この図に示すように、従来のＣＰＷは、同じ層に配置された信号線１４とグランド線１６とから構成されているが、その層以外の空間が非常に広くなっている。上記デンシティルールによれば、このようなメタルが存在しない広い空間は許されないので、実際には、メタルの小片を、図６（２）の空いた空間に適宜配置することになる。しかし、上記ＭＳＬと同様に、このようなメタルの小片の存在は、伝送線路の特性に影響を与えてしまう恐れが大である。
【００８１】
一方、本実施の形態において提案する形状の伝送線路では、図６（３）に示すように、ダミーグランドを構成するストリップライン５０を複数の層に設けることが可能である。ダミーグランドを構成するこのストリップライン５０は、グランドと同電位であるので、複数のストリップライン５０が縦方向に「多層に」重畳して設けられていても、伝送線路の特性にはほとんど影響を及ぼさない。この結果、メタルの密度を上げることができ、デンシティルールを満たすことが可能である。なおここでは、ストリップライン５０がメタルで構成されていることを前提としている。
【００８２】
なお、図６（３）においては、ストリップライン５０が５層重畳している例が示されている。ここで、各層にはもちろん複数のストリップライン５０が含まれており、平面的に見れば、図１のように複数のストリップライン５０が集まり、各層毎に短冊状の形態をなしている。図６（３）の上部には、ハッチングが示されている部分（５０の符号が付されている部位）が平面的にはこのような短冊状の形態をなしていることを説明するための概念図が示されている。
【００８３】
また、図６（３）に示した例では、ストリップライン５０を信号線１４及びグランド線１６を形成している層以外の層に設け、このストリップライン５０をグランド線１６とビアによって接続している。しかし、このストリップライン５０によって構成されるダミーグランドは、信号線１４及びグランド線１６を形成している層にも挿入することが可能である。そのため、信号線１４とグランド線１６の間隔に拘わらず、ミニマムデンシティを満たすことが可能である。
【００８４】
換言すれば、インダクタンスＬを大きくするために、信号線１４とグランド線１６の間隔を広げた場合は、その間の空間にストリップライン５０から成るダミーグランドを設けることによって、ミニマムデンシティを満たすことができるのである。
【００８５】
さらに、ダミーグランドを構成する各ストリップライン５０の幅を狭め（すなわち細くし）、各ストリップライン５０の間の間隔を広げることによって、マキシマムデンシティによる制限をも回避することが可能である。
【００８６】
なお、図６（３）に示すように、複数層のストリップライン５０はビア５２によって相互に接続されている。
【００８７】
５．  まとめ
以上述べたように、本実施の形態によれば、ダミーグランドを用いた構造によって伝送線路における波長を短縮することができた。これによって、例えば６０ＧＨｚにおける１／４波長は１５０μｍ程度とすることができ、ミリ波帯の発振器の小型化を図ることが可能である。
【００８８】
この６０ＧＨｚにおける１／４波長が１５０μｍという値は、現在までに報告されている種々の装置の中では最小のものである。
【００８９】
さらに、６０ＧＨｚにおけるＱ値は約１０であり、ＣＰＷ又はＭＳＬ等の２倍程度の値を示す。
【００９０】
また、本願発明者は、実際に最先端のＣＭＯＳプロセスで伝送線路を構成し、本形状が半導体プロセスのデンシティルールに適合することが容易にできることを実証した。
【００９１】
６．  他の例
（１）上で述べた実施の形態では、請求の範囲における配線層の例として、メタル（層）を示したが、導体であれば他の材質で構成されていても良い。例えばポリシリコンや各種の透明導電膜等でもかまわない。また、メタルの材質もアルミニウムや銅など種々の金属を利用可能である。
【００９２】
（２）上で述べた実施の形態では、第２のメタル２０ｂの上面と下面にそれぞれ第１のメタル層２０ａ、第３のメタル層２０ｃを設け、それぞれを用いてストリップライン３０、４０を作成し、ダミーグランドとして機能させた。
【００９３】
しかし、上面（又は下面）だけにストリップライン３０（又は４０）を設ける構成でも一定の効果が得られることは明らかである。用途によってはそれで十分な場合もあり、また、半導体プロセス、回路設計上の都合から上下の両面にストリップライン３０及び４０を双方設けることが困難な場合も想定される。そのような場合でも、一方の面だけでもストリップライン３０（又は４０）を構成すれば一定の効果が期待できる。
【００９４】
（３）また、上面（又は下面）に設けるストリップライン３０（又は４０）は、複数層にまたがって構成することも好ましい。このように構成すれば、上述したようにメタルのミニマムデンシティを満足させることが容易となる。
【００９５】
（４）また、上述した実施の形態では、第２のメタル層２０ｂにグランド線を２個設けたが、１個だけでも従来に比べて波長を短くする効果が得られる。回路設計の都合上、グランド線１６を多く設けられない場合もあるが、そのような場合でも、グランド線を１本のみ用いた構成によっても、従来に比べれば波長を短縮する効果が得られる。
【００９６】
（５）上述した例では、ＣＭＯＳ−ＩＣの例を示したが、これは半導体チップを構成するための好適な一例に相当する。しかし、本発明は、ＣＭＯＳ−ＩＣに限られず、種々の半導体プロセスを用いた半導体チップに適用することが極めて好ましい。
【００９７】
（６）上述した例では、ストリップライン３０（４０）として、幅１μｍ程度を説明したが、その幅や長さは用途に応じて、種々の値がとれることは言うまでもない。
【図面の簡単な説明】
【００９８】
【図１】本実施の形態における伝送線路の構造を示す説明図である。
【図２】本実施の形態における伝送線路の平面図である。
【図３】本実施の形態及び従来の伝送線路中の波長を示すグラフである。
【図４】従来の伝送線路を用いて１／４波長発振器を構成した場合と、本実施の形態に係る伝送線路を用いて１／４波長発振器を構成した場合の模式回路図である。
【図５】本実施の形態に係る伝送経路のＱ値を、従来のＭＳＬやＣＰＷのＱ値と比較した結果を表すグラフである。
【図６】従来のＭＳＬ及びＣＰＷで構成した伝送線路の断面図、及び、本実施の形態に係る伝送線路の断面図である。
【図７】従来のマイクロストリップラインの説明図である。
【図８】従来のコプレナ導波路の説明図である。
【符号の説明】
【００９９】
１０  グランドプレート
１２  絶縁膜
１４  信号線
１６  グランド線
２０  メタル層
３０  ストリップライン
３２  ビア
４０  ストリップライン
４２  ビア
５０  ストリップライン
５２  ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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