(57)【要約】【課題】  保護回路に設けた複数の素子の動作の効率を上げるために各ゲートに至るウエル抵抗の差を小さくする入出力回路のＥＳＤ保護性能を向上させる保護回路用半導体装置を提供する。【解決手段】  入出力回路が形成された半導体基板１００に複数個平行に並べられ、ソース７、ドレイン８及びゲート１２を有するＭＯＳトランジスタ（ＮＭＯＳ及びＰＭＯＳ）と複数個のＭＯＳトランジスタが形成配置されたウエル領域１と、ウエル領域１の周辺に沿って形成され、複数個のＭＯＳトランジスタを内部にもつウエルコンタクト領域５とを備え、ドレイン８が入力パッドと電気的に接続され、ゲート１２がドレイン８とパッドを繋ぐ配線と平行に配置され、ゲート１２とウエルコンタクト領域５との間の距離の複数個のＭＯＳトランジスタ間での差を低減するようにウエルコンタクト領域５を配置する。    【選択図】  図２
2007019413.tif 000002
【特許請求の範囲】
【請求項１】
入力パッド、信号処理部及び前記入力パッドと前記信号処理部とを電気的に接続する配線が形成された半導体基板と、
前記半導体基板に複数個平行に並べられ、ソース、ドレイン及びゲートを有する第１導電型ＭＯＳトランジスタと、
前記半導体基板に複数個平行に並べられ、ソース、ドレイン及びゲートを有する第２導電型ＭＯＳトランジスタと、
前記複数個の第１導電型ＭＯＳトランジスタが形成配置された第２導電型ウエル領域と、
前記複数個の第２導電型ＭＯＳトランジスタが形成配置された第１導電型ウエル領域と、
前記第２導電型ウエル領域の周辺に沿って形成され、前記複数個の第１導電型ＭＯＳトランジスタを囲む第１導電型ウエルコンタクト領域と、
前記第１導電型ウエル領域の周辺に沿って形成され、前記複数個の第２導電型ＭＯＳトランジスタを囲む第２導電型ウエルコンタクト領域とを備え、
前記ドレインが前記入力パッドと電気的に接続され、前記ゲートが前記ドレインと前記パッドとを電気的に接続する配線と平行に配置され、前記ゲートと前記ウエルコンタクト領域との間の距離の前記複数個の第１及び第２導電型ＭＯＳトランジスタ間での差を低減するように、前記ウエルコンタクト領域を配置することを特徴とする保護回路用半導体装置。
【請求項２】
前記ウエルコンタクト領域は、前記ウエル領域の外周に沿って形成され、平行配置された前記複数のゲートに垂直であり、前記入力パッド側及び前記入力パッドとは反対側の外周に形成されており、前記ゲートに平行な外周には、ラッチアップ防止用の前記ソース及びドレインと同じ導電型の拡散領域からなり、常に前記ウエル領域との間に逆バイアスが印加されるように構成された少数キャリア型ガードリングが配置されていることを特徴とする請求項１に記載の保護回路用半導体装置。
【請求項３】
前記半導体基板には、前記複数個のＭＯＳ型半導体素子が形成されたウエル領域が複数形成され、前記複数のウエル領域の１つに形成された少数キャリア型ガードリングは、隣接するウエル領域の少数キャリア型ガードリングと共有することを特徴とする請求項２に記載の保護回路用半導体装置。
【請求項４】
入力パッド、信号処理部及び前記入力パッドと前記信号処理部とを電気的に接続する配線が形成された半導体基板と、
前記半導体基板に複数個平行に並べられ、ソース、ドレイン及びゲートを有する第１導電型ＭＯＳトランジスタと、
前記半導体基板に複数個平行に並べられ、ソース、ドレイン及びゲートを有する第２導電型ＭＯＳトランジスタと、
前記複数個の第１導電型ＭＯＳトランジスタが形成配置された第２導電型ウエル領域と、
前記複数個の第２導電型ＭＯＳトランジスタが形成配置された第１導電型ウエル領域と、
前記半導体基板内部に前記第１導電型ウエル領域の下に形成された第１導電型ディープウエル領域と、
前記第１導電型ディープウエル領域を通して電気的に接続されている電源電位の第１導電型ウエル領域上に配置された第１導電型ウエルコンタクト領域と、
前記半導体基板に形成された接地電位の電源セルの第２導電型ウエル領域上に形成された第２導電型ウエルコンタクト領域とを備え、
前記第１及び第２導電型ＭＯＳトランジスタが形成された前記第２導電型及び第１導電型ウエル領域の外周又は外周の一部にラッチアップ防止用の前記ソース及びドレインと同じ導電型の拡散領域からなり、常に前記第２及び第１導電型ウエル領域との間に逆バイアスが印加されるようにした少数キャリア型ガードリングが形成配置されていることを特徴とする保護回路用半導体装置。
【請求項５】
前記第１及び第２導電型ＭＯＳトランジスタの前記ドレインは、前記入力パッドと前記信号処理部とを電気的に接続する前記配線に接続されていることを特徴とする請求項１乃至請求項４のいずれかに記載の保護回路用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の入出力回路に対して適用される保護回路用半導体装置に関するものである。
【背景技術】
【０００２】
従来の半導体集積回路における入出力回路の構造を説明する。半導体集積回路が形成されたシリコンなどの半導体基板には、基板端部に形成された入出力パッド（ＰＡＤ）（接続電極）が形成され、この入出力パッドを通して、半導体集積回路の外部から信号が入る。この信号を入出力回路中の信号処理回路部分で処理し、基板内部の半導体集積回路へ信号を伝達する。
入出力回路には、通常の信号の入出力以外にも、特に半導体集積回路の製造から各種基板などへの実装に至る過程で入出力ピン（端子）を通して静電放電(Electro Static Discharge)が起こることがあり、また、使用時においても入出力ピンピンを通して過電流や過電圧が印加されることがある。前者はＥＳＤ破壊を引き起こし、後者はラッチアップに至る場合がある。このようなことを避けるために入出力回路においては、入出力パッドと入力信号処理部とを電気的に接続する配線に保護用半導体素子を接続して、ＥＳＤに対する保護を図ると共に、保護半導体素子の周辺部にこれが形成されているウエル領域と同じ導電型でありソース・ドレインとは反対導電型のガードリングを配置するなどしてラッチアップが起こり難いように構成している。
【０００３】
従来入出力用セルの保護回路としては、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタを並べて使用することが多い。これらの保護回路においては、入力端子から入ってくる少なくとも瞬間的には数Ａに至るサージ電流がドレイン電極用領域から、ＮチャネルＭＯＳトランジスタであれば接地（Ｖｓｓ＝ＧＮＤ）されたソース電極用領域とウエルコンタクト領域を通って、ＰチャネルＭＯＳトランジスタであれば電源電圧（Ｖｄｄ）に設定されたソース電極用領域とウエルコンタクト領域を通って、電源端子の方に流れる必要があるので、平行に並んだ複数のＭＯＳトランジスタのゲートを持ち、その幅の総和が数百μｍになるように構成されている。この複数のゲートの配置の仕方は、入出力回路の幅やレイアウトの都合上、入出力パッドから入出力回路内の回路に向かう方向と並行に配置され、ドレイン−ソース（不純物拡散領域）は、隣接するＭＯＳトランジスタのゲート間で共有されている。また、ウエルコンタクト領域は、ガードリングをも兼ねており、素子分離領域ＳＴＩ(Shallow Trench Isolation)領域を隔ててソース・ドレイン（拡散領域）の周囲を囲むようにソース・ドレインとは異なる極性の導電性不純物領域として各々形成されている。
【０００４】
このＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタは、どちらも各々のゲート、ソースとウエルコンタクトが短絡された構造になっており、実際にはＭＯＳトランジスタとして動作するのではなく、ソース−ドレイン間のチャネル領域をベースとするバイポーラトランジスタとして動作する。このバイポーラトランジスタが動作するためには、ウエル電位がＮチャネルＭＯＳトランジスタなら上昇、ＰチャネルＭＯＳトランジスタなら下がり、ソース−ウエル間のＰＮ接合がフォワードバイアス(Forward bias)される必要がある。そのため入力パッドからサージが入ってきたときに、ドレイン−ウエル間電位差が急上昇し、ドレイン−ウエル間のＰＮ接合がなだれ降伏を起こして、ドレインからウエル領域を通してウエルコンタクトに電流が流れる必要がある。このため、チャネル領域近辺のウエル電位の上昇の仕方はウエル抵抗に強く依存している。また、レイアウト上、このウエル抵抗は、各ゲートとウエルコンタクト領域の間隔に強く依存している。
【０００５】
ここで、このウエルコンタクトの位置については、入出力（Ｉ／Ｏ）保護素子に特有の問題がある。通常ＭＯＳトランジスタでは、基板電位を安定化させるためのウエルコンタクトは出来るだけトランジスタの近くに配置し、トランジスタのチャネル付近のウエル電位がＧＮＤまたはＶｄｄに安定化するようにするのが普通である。ところが、Ｉ／Ｏ保護素子の場合は、見かけのレイアウトはＭＯＳトランジスタと同じであるが、デバイスとしては、バイポーラトランジスタとしての動作をするために、ベースにあたるソース−ドレイン間のウエル電位が、ラッチアップを起こさない範囲で、ＮチャネルＭＯＳトランジスタなら上昇（ＰチャネルＭＯＳトランジスタなら下降）し易い方が良い。そのため、レイアウト上可能な範囲でドレイン−ウエル間の抵抗が大きくなるようにするのだが、前述のように保護素子は複数のゲートから構成されるため、各々のゲートに対するゲート−ウエルコンタクト間距離には差が出てしまう。この距離の差は、保護素子の側面のウエルコンタクト領域（ガードリングの中のゲートに平行な部分）とゲート間の距離に関して顕著である。この距離の差は、各ゲートに至るまでのウエル抵抗の差となる。
【０００６】
この場合、ウエル抵抗の高いゲート、つまり、複数のゲートの中で、ソース・ドレインの真ん中付近に配置されたゲートにあたる部分が、先にバイポーラトランジスタとしての動作を開始する。一旦バイポーラトランジスタとして動作が始まれば、スナップバックを起こして、ドレインの電位は急に数Ｖ下がってしまう。そうなれば、まだバイポーラトランジスタとして動作していないゲートは、次にドレイン電圧がスナップバックする電位まで上昇しないと動作しない。こうして、ゲートに至るまでのウエル抵抗のバラツキが、各ゲートに対応するバイポーラトランジスタとしての動作のバラツキを発生させ、実際にサージが入ってきたときに一部のゲートのみがバイポーラトランジスタとして動作し、全てのゲートに対応したバイポーラトランジスタが動作する前に破壊に至ることが頻繁に起こる。このようなことが起こった場合、保護素子の性能は著しく低下する。
そのため、保護素子の動作の効率を上げるためには、各ゲートに至るウエル抵抗の差を小さくする必要がある。
【０００７】
従来技術を開示する特許文献１には、Ｐ型基板表面のＮ＋拡散層のソースドレイン間のＰ型基板の上方に設けたゲート及びソースドレインの縁部の直下に設けたＰウエルを有し、Ｐウエルがソースドレインの縁部以外の部分の直下まで延出せず、Ｐエピタキシャル層表面に形成したＰウエルに接続した複数個のＰ＋拡散層に配線を接続するＥＳＤ保護素子が記載されている。
【特許文献１】特開２００４−２００６５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、入出力回路のＥＳＤ保護性能を向上させることが出来る保護回路用半導体装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の保護回路用半導体装置の一態様は、入力パッド、信号処理部及び前記入力パッドと前記信号処理部とを電気的に接続する配線が形成された半導体基板と、前記半導体基板に複数個平行に並べられ、ソース、ドレイン及びゲートを有するＭＯＳ型半導体素子と、前記複数個のＭＯＳ型半導体素子が形成配置されたウエル領域と、前記ウエル領域の周辺に沿って形成され、前記複数個のＭＯＳ型半導体素子を内部に有するウエルコンタクト領域とを備え、前記ドレインが前記入力パッドと電気的に接続され、前記ゲートが前記ドレインと前記パッドを繋ぐ配線と平行に配置され、前記ゲートと前記ウエルコンタクト領域との間の距離の前記複数個のＭＯＳ型半導体素子間での差を低減するように前記ウエルコンタクト領域を配置することを特徴としている。
【００１０】
また、本発明の保護回路用半導体装置の一態様は、入力パッド、信号処理部及び前記入力パッドと前記信号処理部とを電気的に接続する配線が形成された半導体基板と、前記半導体基板に複数個平行に並べられ、ソース、ドレイン及びゲートを有する第１導電型ＭＯＳトランジスタと、前記半導体基板に複数個平行に並べられ、ソース、ドレイン及びゲートを有する第２導電型ＭＯＳトランジスタと、前記複数個の第１導電型ＭＯＳトランジスタが形成配置された第２導電型ウエル領域と、前記複数個の第２導電型ＭＯＳトランジスタが形成配置された第１導電型ウエル領域と、前記半導体基板内部に前記第１導電型ウエル領域の下に形成された第１導電型ディープウエル領域と、前記第１導電型ディープウエル領域を通して電気的に接続されている電源電位の第１導電型ウエル領域上に配置された第１導電型ウエルコンタクト領域と、接地電位の電源セルの第２導電型ウエル領域上に形成された第２導電型ウエルコンタクト領域とを備え、前記第１及び第２導電型ＭＯＳトランジスタが形成された前記第２導電型及び第１導電型ウエル領域の外周又は外周の一部にラッチアップ防止用の前記ソース及びドレインと同じ導電型の拡散領域からなり、常に前記第２及び第１導電型ウエル領域との間に逆バイアスが印加されるようにした少数キャリア型ガードリングが形成配置されていることを特徴としている。
【発明の効果】
【００１１】
本発明は、複数個のＭＯＳトランジスタにおけるウエル抵抗の差を小さくすることにより、入出力回路のＥＳＤ保護性能を向上させることの出来る保護回路用半導体装置が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【００１３】
まず、図１乃至図４を参照して実施例１を説明する。
図１は、半導体基板の入出力回路に組み込まれた保護回路が形成された半導体基板の概略平面図及び保護回路の回路図、図２は、図１に示された保護回路を構成するＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）の平面図及びこの平面図のＡ−Ａ′線に沿う部分の概略断面図、図３は、図１に示された保護回路を構成するＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）の平面図及びこの平面図のＡ−Ａ′線に沿う部分の概略断面図、図４は、半導体基板に形成された半導体集積回路装置の概略平面図及びこの半導体集積回路装置に用いられ、図１に示された保護回路の回路図である。
【００１４】
図１及び図４を参照してこの実施例における基板に形成された半導体集積回路及び入出力回路の構造を説明する。シリコンなどの半導体基板１００には、半導体集積回路１０１が内部に形成され、半導体集積回路１０１に入力する信号を処理する入出力回路１０２が周辺部に形成されている。入出力回路のいくつかは電源セル（Ｖｄｄ（電源）１０２ａ及びＶｓｓ（接地（ＧＮＤ）））として用いられている。入出力回路１０２は、基板端部に形成された入力パッド１０３を有し、この入力パッド１０３を通して、半導体集積回路１０１へ外部から信号が入る。この信号を入出力回路１０２中の信号処理部１０５で処理し、基板内部の半導体集積回路へ信号を伝達する。入力パッド１０３及び信号処理部１０５は、配線１０６及びこの配線１０６と信号処理部１０５とを電気的に接続する配線１０７により電気的に接続されている。
入出力回路１０２には、通常の信号の入出力以外にも、特に半導体集積回路の製造から各種基板などへの実装に至る過程で入出力ピン（端子）を通してＥＳＤが起こることがあり、また、使用時においても入出力ピンを通して過電流や過電圧が印加されることがある。前者はＥＳＤ破壊を引き起こし、後者はラッチアップに至る場合がある。このようなことを避けるために入出力回路１０２に保護用半導体装置を接続して、ＥＳＤに対する保護を図ると共に、保護用半導体装置の周辺部にガードリングを配置するなどしてラッチアップが起こり難いように構成している。
【００１５】
この実施例では、入出力用セル１０２の保護回路１０４としては、ＮＭＯＳ１０８及びＰＭＯＳ１０９を使用する。保護回路１０４においては、入力端子から入ってくる少なくとも瞬間的には数Ａに至るサージ電流がドレイン領域８、１０から、ＮＭＯＳ１０８であれば接地（Ｖｓｓ＝ＧＮＤ）されたソース領域７とウエルコンタクト領域５を通って、ＰＭＯＳ１０９であれば電源電圧（Ｖｄｄ）に設定されたソース領域９とウエルコンタクト領域６を通って、電源端子の方に流れる必要があるので、平行に並んだ複数のＭＯＳトランジスタのゲート１２、１４を持ち、そのゲート幅の総和が数百μｍになるように構成されている。この複数のゲートの配置の仕方は、入出力回路の幅やレイアウトの都合上、入力パッド１０３から入出力回路１０２内の信号処理回路部１０５に向かう方向と並行に配置され、ドレイン、ソース（不純物拡散領域）７、８、９、１０は、隣接するＭＯＳトランジスタのゲート間で共有されている。また、ウエルコンタクト領域５、６は、ガードリングをも兼ねており、素子分離領域ＳＴＩ領域３、４を隔ててソース・ドレイン（拡散領域）７、８、９、１０の周囲を囲むようにソース、ドレインとは異なる極性の導電性不純物領域として各々形成されている。
【００１６】
このＮＭＯＳ１０８とＰＭＯＳ１０９は、どちらも各々のゲート、ソースとウエルコンタクトが短絡された構造になっており、実際にはＭＯＳトランジスタとして動作するのではなく、ソース−ドレイン間のチャネル領域をベースとするバイポーラトランジスタ１５、１６として動作する（図２（ｂ）、図３（ｂ）参照）。
このバイポーラトランジスタ１５、１６が動作するためには、ウエル電位がＮＭＯＳ１０８なら上昇、ＰＭＯＳ１０９なら下がり、ソース−ウエル間のＰＮ接合がフォワードバイアスされる必要がある。そのため入力パッドからサージが入ってきたときに、ドレイン−ウエル間電位差が急上昇し、ドレイン−ウエル間のＰＮ接合がなだれ降伏を起こして、ドレインからウエル領域を通してウエルコンタクトに電流が流れる必要がある。
【００１７】
ここで、このウエルコンタクトの位置については、入出力（Ｉ／Ｏ）保護素子に特有の問題がある。通常ＭＯＳトランジスタでは、基板電位を安定化させるためのウエルコンタクトは出来るだけトランジスタの近くに配置し、トランジスタのチャネル付近のウエル電位がＧＮＤまたはＶｄｄに安定化するよう構成する。しかし、入出力回路１０２の保護回路１０４に用いるトランジスタは、見かけのレイアウトはＭＯＳトランジスタと同じであるが、デバイスとしては、バイポーラトランジスタとしての動作をするために、ベースにあたるソース・ドレイン間のウエル電位が、ラッチアップを起こさない範囲で、ＮＭＯＳなら上昇、ＰＭＯＳなら下降し易い方が良い。そのため、レイアウト上可能な範囲でドレイン・ウエル間の抵抗が大きくなるようにするのだが、前述のように保護回路用トランジスタは、複数のゲートから構成されるため、各々のゲートに対するゲート−ウエルコンタクト間距離には差が出てしまう。この距離の差は、各ゲートに至るまでのウエル抵抗の差となる。ゲートに至るまでのウエル抵抗のバラツキが、各ゲートに対応するバイポーラトランジスタとしての動作のバラツキを発生させ、実際にサージが入ってきたときに一部のゲートのみがバイポーラトランジスタとして動作し、全てのゲートに対応したバイポーラトランジスタが動作する前に破壊に至ることが頻繁に起こり、保護回路の性能は著しく低下する。
【００１８】
この様に、保護回路を構成する全てのトランジスタのゲートが動作するためには、ゲート−ウエルコンタクト間のウエル抵抗のゲート間での差を出来るだけ小さくした方が良い。
この実施例では、ゲート−ウエルコンタクト領域間距離のゲート間での差／ゲート−ウエルコンタクト領域間距離を小さくするために、図２（ａ）及び図３（ａ）に示すように、ＮＭＯＳ、ＰＭＯＳの双方において、ウエルコンタクト領域５、６として、ゲートの延びる方向と垂直方向（あるいは入力パッド１０３からドレインに伸びる配線１０６と垂直方向）の領域のみを残し、保護回路１０４のトランジスタ側面のゲートと平行な方向のウエルコンタクト領域は作らないようにする。このように構成することにより、各ゲートからウエルコンタクト領域までの距離の差が無くなり、全てのゲート間でのバイポーラトランジスタとしての動作バラツキが解消できる。即ち、例えば、図２において、左端とその隣のゲートのゲート−ウエルコンタクト領域間距離のゲート間での差をαとし、これらのゲートのゲート−ウエルコンタクト領域間距離をｄ１及びｄ２とした時にＤ（＝α／ｄ１又はｄ２）を出来るだけ小さくする。そのため上記のような構成により動作バラツキを解消出来る。
【００１９】
さらに、この実施例では、ウエルコンタクト領域５、６の無いトランジスタ側面方向のラッチアップ耐性が弱くなっているので、ラッチアップ耐性を強化するために、側面に少数キャリア型ガードリング５ａ、６ａを配置する。このガードリング５ａ、６ａは、ソース７、９及びドレイン８、１０と同じ導電型の不純物領域で形成される。すなわち、図２のＮＭＯＳでは、ＮＭＯＳが形成されているＰウエル領域１の周辺部にＮウエル領域１ａを形成した上で、そのＮウエル領域１ａ上にＮ＋領域５ａを形成し、図３のＰＭＯＳでは、ＰＭＯＳが形成されているＮウエル領域２の周辺部にＰウエル領域２ａを形成した上で、そのＰウエル領域２ａ上にＰ＋領域６ａを形成を形成する。半導体基板１００上にはＶｓｓ（接地）配線金属層１１０及びＶｄｄ（電源）配線金属層１１１が形成されている。
【００２０】
図２において、ＮＭＯＳは、ＳＴＩ（素子分離領域）３に囲まれた領域に形成され、この領域には半導体基板１００の表面領域にＰウエル１が形成され、さらにＰウエル１及びＳＴＩ３を囲むようにＮウエル１ａが形成されている。さらにＳＴＩ３内部には、ソース７及びドレイン８が形成され、ソース、ドレイン間の半導体基板１００表面にはゲート絶縁膜１１及びこのゲート絶縁膜１１上にポリシリコンなどからなるゲート１２が積層形成されている。各領域、ソース７及びドレイン８は交互に複数対形成され、この対に対応したゲート１２が複数形成されている。ゲート１２の配置方向は、図の上下の方向であり、上方には、入力パッドが配置されている。即ち、ゲート１２の配置方向は、図１に示す入力パッド１０３と信号処理回路部１０５とを接続する配線１０６の方向と平行である。ＳＴＩ３の周辺において、ゲート１２の延びる方向と垂直方向にウエルコンタクト領域５を形成する（図の横方向の２辺に沿って形成する）。トランジスタの側面に当たる、ゲート１２の延びる方向とは平行な２辺には、少数キャリア型ガードリング５ａが形成されている。
【００２１】
また、図３において、ＰＭＯＳは、ＳＴＩ（素子分離領域）４に囲まれた領域に形成され、この領域には半導体基板１００の表面領域にＮウエル２が形成され、さらにＮウエル２及びＳＴＩ４を囲むようにＰウエル２ａが形成されている。さらにＳＴＩ４内部には、ソース９及びドレイン１０が形成され、ソース、ドレイン間の半導体基板１００表面にはゲート絶縁膜１３及びこのゲート絶縁膜１３上にポリシリコンなどからなるゲート１４が積層形成されている。各領域、ソース９及びドレイン１０は交互に複数対形成され、この対に対応したゲート１４が複数形成されている。ゲート１４の配置方向は、図の上下の方向であり、上方には、入力パッドが配置されている。即ち、ゲート１４の配置方向は、図１に示す入力パッド１０３と信号処理回路部１０５とを接続する配線１０６の配線方向と平行である。ＳＴＩ４の周辺において、ゲート１４の延びる方向と垂直方向にウエルコンタクト領域６を形成する（図の横方向の２辺に沿って形成する）。トランジスタの側面に当たる、ゲート１４の延びる方向とは平行な２辺には、少数キャリア型ガードリング６ａが形成されている。
【００２２】
また、図２（ｂ）及び図３（ｂ）に示すように、ＮＭＯＳでは少数キャリア型ガードリング５ａはＶｄｄ（電源電圧）に接続され、ＰＭＯＳでは少数キャリア型ガードリング６ａはＶｓｓ（ＧＮＤ）に接続されている。そして、ＰＮ接合に逆バイアスが印加された状態になっており、Ｎウエル５ａ、Ｐウエル６ａに少数キャリアが注入された場合のみ、コレクタとして働き、ウエルコンタクトとしての機能は持たない。したがって、保護回路用半導体装置を形成するためのプロセス上の限界までガードリングをソース・ドレイン領域に近づけても、保護回路用半導体装置の特性に影響が出ることは無いので導体装置の幅を狭くすることが出来る。
この実施例は以上の通り、保護回路に用いるトランジスタ性能を改善しながらラッチアップ耐性は維持され、且つ幅の狭い保護回路用トランジスタを実現することが出来る。
【実施例２】
【００２３】
次に、図５乃至図７を参照して実施例２を説明する。
図５は、この実施例のトランジスタが組み込まれた保護回路が形成された半導体基板の概略平面図、図６及び図７は、図５に示され、保護回路を構成するＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）及びＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）の平面図である。この実施例では半導体基板に複数の保護回路が形成され、その中の任意の保護回路は、隣接する保護回路の少数キャリアガードリングは、共有することに特徴が有る。
【００２４】
図５を参照して、この実施例における基板に形成された半導体集積回路及び入出力回路の構造を説明する。シリコンなどの半導体基板２００には、半導体集積回路２０１及び半導体集積回路２０１に入力する信号を処理する複数の入出力回路２０２が形成されている。図では半導体基板２００に互いに隣接している入出力回路２０２、２０２′が搭載されている。入出力回路２０２、２０２′は、基板端部に形成された入力パッド２０３、２０３′を有し、この入力パッド２０３、２０３′を通して、半導体集積回路２０１へ外部から信号が入る。この信号を入出力回路２０２、２０２′中の信号処理部２０５、２０５′で処理し、基板内部の半導体集積回路２０１へ信号を伝達する。入力パッド２０３、２０３′及び信号処理部２０５、２０５′は、配線２０６、２０７、２０６′、２０７′により電気的に接続されている。半導体基板２００上にはＶｓｓ（接地）配線金属層２１０及びＶｄｄ（電源）配線金属層２１１が形成されている。
【００２５】
入出力回路２０２、２０２′には、通常の信号の入出力以外にも、特に半導体集積回路の製造から各種基板などへの実装に至る過程で入出力ピン（端子）を通してＥＳＤが起こることがあり、また、使用時においても入出力ピンを通して過電流や過電圧が印加されることがある。前者はＥＳＤ破壊を引き起こし、後者はラッチアップに至る場合がある。このようなことを避けるために入出力回路２０２、２０２′に保護用半導体装置を接続して、ＥＳＤに対する保護を図ると共に、保護用半導体装置の周辺部にガードリングを配置するなどしてラッチアップが起こり難いように構成している。
この実施例では、入出力用セル２０２、２０２′の保護回路２０４、２０４′としては、ＮＭＯＳ２０８及びＰＭＯＳ２０９、ＮＭＯＳ２０８′及びＰＭＯＳ２０９′を使用する。
【００２６】
図６において、ＮＭＯＳ２０８、２０８′は、ＳＴＩ（素子分離領域）２３、２３′に囲まれた領域に形成され、この領域には半導体基板（図５の２００）の表面領域にＰウエル（図示しない）が形成され、さらにＰウエル及びＳＴＩ２３、２３′を囲むようにＮウエル（図示しない）が形成されている。さらにＳＴＩ２３、２３′内部には、ソース２７、２７′及びドレイン２８、２８′が形成され、ソース、ドレイン間の半導体基板表面にはゲート絶縁膜（図示しない）及びこのゲート絶縁膜上にポリシリコンなどからなるゲート２２、２２′が積層形成されている。各領域、ソース２７、２７′及びドレイン２８、２８′は交互に複数対形成され、この対に対応したゲート２２、２２′が複数形成されている。ゲート２２、２２′の配置方向は、図の上下の方向であり、上方には、入力パッドが配置されている。即ち、ゲート２２、２２′の配置方向は、図５に示す入力パッド２０３、２０３′と信号処理回路部２０５、２０５′とを接続する配線２０６、２０６′の方向と平行である。ＳＴＩ２３、２３′の周辺において、ゲート２２、２２′の延びる方向と垂直方向にウエルコンタクト領域２５、２５′を形成する（図の横方向の２辺に沿って形成する）。トランジスタの側面に当たり、ゲート２２、２２′の延びる方向とは平行な２辺には、少数キャリア型ガードリング２５ａ、２５′ａが形成されている。また、トランジスタ（ＮＭＯＳ）２０８、２０８′間には少数キャリア型ガードリング２５ｂが形成配置されている。
【００２７】
また、図７において、ＰＭＯＳ２０９、２０９′は、ＳＴＩ（素子分離領域）２４、２４′に囲まれた領域に形成され、この領域には半導体基板（図５の２００）の表面領域にＮウエル（図示しない）が形成され、さらにＮウエル及びＳＴＩ２４、２４′を囲むようにＰウエル（図示しない）が形成されている。さらにＳＴＩ２４、２４′内部には、ソース２９、２９′及びドレイン２０、２０′が形成され、ソース、ドレイン間の半導体基板表面にはゲート絶縁膜（図示しない）及びこのゲート絶縁膜上にポリシリコンなどからなるゲート２１、２１′が積層形成されている。各領域、ソース２９、２９′及びドレイン２０、２０′は交互に複数対形成され、この対に対応したゲート２１、２１′が複数形成されている。ゲート２１、２１′の配置方向は、図の上下の方向であり、上方には、入力パッドが配置されている。即ち、ゲート２１、２１′の配置方向は、図５に示す入力パッド２０３、２０３′と信号処理回路部２０５、２０５′とを接続する配線２０６、２０６′の配線方向と平行である。ＳＴＩ２４、２４′の周辺において、ゲート２１、２１′の延びる方向と垂直方向にウエルコンタクト領域２６を形成する（図の横方向の２辺に沿って形成する）。トランジスタ２０９、２０９′の側面に当たるゲート２１、２１′の延びる方向とは平行な２辺には、少数キャリア型ガードリング２６ａ、２６′ａが形成されている。また、トランジスタ（ＰＭＯＳ）２０９、２０９′間には少数キャリア型ガードリング２６ｂが形成配置されている。
【００２８】
また、ＮＭＯＳでは少数キャリア型ガードリング２５ａ、２５′ａは、Ｖｄｄ（電源電圧）に接続され、ＰＭＯＳでは少数キャリア型ガードリング２６ａ、２６ａは、Ｖｓｓ（ＧＮＤ）に接続されている。そして、ＰＮ接合に逆バイアスが印加された状態になっており、Ｎウエル、Ｐウエルに少数キャリアが注入された場合のみ、コレクタとして働き、ウエルコンタクトとしての機能は持たない。従って、保護回路用半導体装置を形成するためのプロセス上の限界までガードリングをソース・ドレイン領域に近づけても、保護回路用半導体装置の特性に影響が出ることは無いので保護回路用半導体装置の幅を狭くすることが出来る。
この実施例は以上の通り、保護回路に用いるトランジスタ性能を改善しながらラッチアップ耐性は維持され、且つ幅の狭い保護回路用トランジスタを実現することが出来る。さらに、この実施例では、隙間無く配置され隣接している二つの入出力用セル２０２、２０２′において、トランジスタ側面の少数キャリアガードリング２５ｂ、２６ｂがそれぞれＮＭＯＳ２０８、２０８′及びＰＭＯＳ２０９、２０９′で共用されている。このような構成によって保護回路一つ当たりの幅を更に狭くすることが可能である。
【実施例３】
【００２９】
次に、図８及び図９を参照して実施例３を説明する。
図８は、保護回路を構成するＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）の平面図及び図９は、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）の平面図である。この実施例の保護回路は、例えば、図１に示されるシリコンなどの半導体基板の入出力回路に作り込まれて使用される。この実施例では保護回路に実施例１、２に用いたガードリングを用いずに、少数キャリアガードリングをトランジスタの周囲に形成することに特徴が有る。
この実施例におけるシリコンなどの半導体基板には、半導体集積回路及びこの半導体集積回路に入力する信号を処理する入出力回路が形成されている。入出力回路は、基板端部に形成された入力パッドを有し、この入力パッドを通して、半導体集積回路へ外部から信号が入る。この信号を入出力回路中の信号処理部で処理し、基板内部の半導体集積回路へ信号を伝達する。入力パッド及び信号処理部は配線により電気的に接続されている。
【００３０】
入出力回路には、通常の信号の入出力以外にも、特に半導体集積回路の製造から各種基板などへの実装に至る過程で入出力ピン（端子）を通してＥＳＤが起こることがあり、また使用時においても入出力ピンを通して過電流や過電圧が印加されることがある。前者はＥＳＤ破壊を引き起こし、後者はラッチアップに至る場合がある。このようなことを避けるために入出力回路に保護用半導体装置を接続して、ＥＳＤに対する保護を図ると共に、保護用半導体装置の周辺部にガードリングを配置するなどしてラッチアップが起こり難いように構成している。
この実施例では、入出力用セルの保護回路としては、ＮＭＯＳ（図８）及びＰＭＯＳ（図９）を使用する。
【００３１】
図８において、ＮＭＯＳは、ＳＴＩ３３に囲まれた領域に形成され、この領域には半導体基板３００の表面領域にＰウエル３１が形成され、さらにＰウエル３１及びＳＴＩ３３を囲むようにＮウエル４１が形成されている。さらにＳＴＩ３３内部には、ソース３７及びドレイン３８が形成され、ソース、ドレイン間の半導体基板３００表面にはゲート絶縁膜４５及びこのゲート絶縁膜４５上にポリシリコンなどからなるゲート４２が積層形成されている。各領域、ソース３７及びドレイン３８は交互に複数対形成され、この対に対応したゲート４２が複数形成されている。ゲート４２の配置方向は、図の上下の方向であり、上方には、入力パッドが配置されている。即ち、ゲート４２の配置方向は、入力パッドと信号処理回路部とを接続する配線の方向と平行である（図１参照）。また、ＳＴＩ３３の周辺において、各辺に沿って、Ｎウエル４１表面にＮ＋少数キャリア型ガードリング３５が形成されている。
【００３２】
また、図９において、ＰＭＯＳは、ＳＴＩ（素子分離領域）３４に囲まれた領域に形成され、この領域には半導体基板３００の表面領域にＮウエル３２が形成され、さらにＮウエル３２及びＳＴＩ３４を囲むようにＰウエル４３が形成されている。さらにＳＴＩ３４内部には、ソース３９及びドレイン４０が形成され、これらソース、ドレイン間の半導体基板３００表面にはゲート絶縁膜４６及びこのゲート絶縁膜４６上にポリシリコンなどからなるゲート４４が積層形成されている。各領域、ソース３９及びドレイン４０は交互に複数対形成され、この対に対応したゲート４４が複数形成されている。ゲート４４の配置方向は、図の上下の方向であり、上方には、入力パッドが配置されている。即ち、ゲート４４の配置方向は、入力パッドと信号処理回路部とを接続する配線の配線方向と平行である（図１参照）。ＳＴＩ３４の周辺において、四辺に沿って、Ｐ＋少数キャリア型ガードリング３６が形成されている。
【００３３】
この実施例では、図２において説明したＤ（ゲート−ウエルコンタクト領域間距離のゲート間での差（α）／ゲート−ウエルコンタクト領域間距離（ｄ１もしくはｄ２）を小さくするために、Ｐ型半導体基板３００中に保護回路を作成する際に保護回路の中のＮＭＯＳの方は、Ｖｓｓ用電源セル（図４（ａ）参照）の中でＰウエル上にコンタクト領域を形成し、これをＮＭＯＳのＰウエル３１と電気的に接続させるようにする（図８）。また、ＰＭＯＳの方は、Ｎウエル３２の下部にＮウエル３２よりも更に深いＮ＋拡散領域(Deep Nwell)３０を形成する。これを図１９（ａ）のＰＭＯＳの上方に形成された入力パッド（ＰＡＤ）（図１参照）からドレイン４０に向かう配線と垂直な方向（即ちゲート４４に垂直な方向）に配置し、Ｖｄｄ用電源セル（図４（ａ）参照）内においてそのＮウエル上にコンタクト領域を形成してＶｄｄに接続する。このようにして、ＰＭＯＳのＮウエル３０とＶｄｄ電極が電気的に接続される。この配置では、多くの入出力回路で、ゲート−ウエルコンタクト距離の多くの部分が、該当する入出力回路と電源セル間の距離と同程度になるので、実施例１で示したゲート−ウエルコンタクト領域間距離のゲート間での差／ゲート−ウエルコンタクト領域間距離（Ｄ＝α／ｄ１又はｄ２）を小さくすることが出来る。これによって、実施例１で述べたのと同じ理由により全てのゲート間でのバイポーラトランジスタとしての動作バラツキを小さくすることができる。
【００３４】
さらに、実施例１で述べたのと同様の少数キャリア型ガードリング３５、３６をＮＭＯＳ、ＰＭＯＳの周囲に形成し、ラッチアップ耐性を強化する。これによって、保護回路の保護素子性能を改善しながら、ラッチアップ耐性は維持され、かつ幅の狭い保護回路用半導体装置を実現することが出来る。
【実施例４】
【００３５】
次に、実施例４を説明する。
実施例３において説明した保護回路用半導体装置（図８及び図９参照）を隣接した２つの入出力用セルに用いる場合において、実施例２において説明した少数キャリアガードリングを隣接する入出力回路内に形成された保護回路用ＮＭＯＳ、ＰＭＯＳにおいてそれぞれ共有するように構成する。これにより、保護回路一つ当たりの幅を更に狭くすることが可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施例である実施例１の半導体基板の入出力回路に組み込まれた保護回路を有する半導体基板の概略平面図及び保護回路の回路図。
【図２】図１に示された保護回路を構成するＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）の平面図及びこの平面図のＡ−Ａ′線に沿う部分の概略断面図。
【図３】図１に示された保護回路を構成するＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）の平面図及びこの平面図のＡ−Ａ′線に沿う部分の概略断面図。
【図４】半導体基板に形成された半導体集積回路装置の概略平面図及びこの半導体集積回路装置に用いられ、図１に示された保護回路の回路図である。
【図５】本発明の一実施例である実施例２に係るトランジスタが組み込まれた保護回路が形成された半導体基板の概略平面図。
【図６】本発明の一実施例である実施例２の保護回路を構成するＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）の平面図。
【図７】本発明の一実施例である実施例２の保護回路を構成するＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）の平面図。
【図８】本発明の一実施例である実施例３の保護回路を構成するＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）の平面図。
【図９】本発明の一実施例である実施例３のＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）の平面図。
【符号の説明】
【００３７】
１、２ａ、３１、４３・・・Ｐウエル
２、１ａ、３２、４１・・・Ｎウエル
３、４、２３、２３′、２４、２４′、３３、３４・・・ＳＴＩ（素子分離領域）
５、６、２５、２６・・・ウエルコンタクト領域
５ａ、６ａ、２５ａ、２５ｂ、２６ａ、２６ｂ、３５、３６・・・少数キャリア型ガードリング
７、９、２７、２７′、２９、２９′、３７、３９・・・ソース
８、１０、２０、２０′、２８、２８′、３８、４０・・・ドレイン
１１、１３、４５、４６・・・ゲート絶縁膜
１２、１４、２１、２１′、２２、２２′、４２、４４・・・ゲート
１５、１６・・・バイポーラトランジスタ
１００、２００、３００・・・半導体基板
１０１、２０１・・・半導体集積回路
１０２、２０２、２０２′・・・入出力回路
１０２ａ・・・Ｖｄｄ用電源セル
１０２ｂ・・・Ｖｓｓ用電源セル
１０３、２０３、２０３′・・・入力パッド
１０４、２０４、２０４′・・・保護回路
１０５、２０５、２０５′・・・信号処理回路部
１０６、１０７、２０６、２０６′、２０７′・・・配線
１０８、２０８、２０８′・・・ＮＭＯＳ
１０９、２０９、２０９′・・・ＰＭＯＳ
１１０、２１０・・・接地（Ｖｓｓ）配線金属層
１１１、２１１・・・電源（Ｖｄｄ）配線金属層
【図１】
2007019413.tif 000003
【図２】
2007019413.tif 000004
【図３】
2007019413.tif 000005
【図４】
2007019413.tif 000006
【図５】
2007019413.tif 000007
【図６】
2007019413.tif 000008
【図７】
2007019413.tif 000009
【図８】
2007019413.tif 000010
【図９】
2007019413.tif 000011