(57)【要約】【課題】  半導体装置の低抵抗化を図る。【解決手段】  本発明の半導体装置は、Ｎ型の半導体基板１に形成されたエピタキシャル層２と、前記エピタキシャル層２に形成されたＰ型の不純物拡散層３と、前記不純物拡散層３の表層から前記エピタキシャル層２の所定深さ位置まで形成されたトレンチ溝４と、前記トレンチ溝４内に絶縁層５を介して導電層が埋設されて成るゲート電極６と、前記不純物拡散層３の表層で、かつ前記トレンチ溝４の両側壁部に前記絶縁層５に隣接して形成されたソース層７と、前記エピタキシャル層２の表層から前記半導体基板１を貫通するように貫通孔１Ａが穿設され、この貫通孔１Ａ内に貫通電極構造を成すように形成されたドレイン層９と、前記半導体基板１の裏面に形成され、前記ドレイン層９の底部と電気的に接続された金属層１４とを具備したことを特徴とする【選択図】  図１
2007142272.tif 000002
【特許請求の範囲】
【請求項１】
アップドレイン型の半導体装置において、半導体基板の裏面に形成された金属層に電気的に接続され、ドレイン電極を構成する貫通電極を設けたことを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板に形成されたエピタキシャル層と、前記エピタキシャル層に形成された第２導電型の不純物拡散層と、前記不純物拡散層の表層から前記エピタキシャル層の所定深さ位置まで形成されたトレンチ溝と、前記トレンチ溝内に絶縁層を介して導電層が埋設されて成るゲート電極と、前記不純物拡散層の表層で、かつ前記トレンチ溝の両側壁部に前記絶縁層に隣接して形成されたソース層と、前記エピタキシャル層の表層から前記半導体基板を貫通するように貫通孔が穿設され、この貫通孔内に貫通電極構造を成すように形成されたドレイン層と、前記半導体基板の裏面に形成され、前記ドレイン層の底部と電気的に接続された金属層とを具備したことを特徴とする半導体装置。
【請求項３】
前記半導体装置が、フリップチップを構成することを特徴とする請求項１もしくは請求項２のいずれかに記載の半導体装置。
【請求項４】
前記貫通電極は、１つまたは複数個から成ることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にトレンチ構造のアップドレイン型のＭＯＳトランジスタを形成する技術に関する。
【背景技術】
【０００２】
従来のトレンチ構造のアップドレイン型のＭＯＳトランジスタは半導体基板内を電流が通過する構造である。
【０００３】
即ち、図３に示すように、例えばＮ型シリコンから成る半導体基板５１上にエピタキシャル層５２が形成され、このエピタキシャル層５２の表層にＰ型不純物拡散層５３（チャネル領域）が形成されている。また、前記Ｐ型不純物拡散層５３の表層から前記エピタキシャル層５２の所定深さ位置まで達するトレンチ溝５４が形成されており、このトレンチ溝５４内に絶縁層５５で取り囲まれたポリシリコン膜から成る導電層が埋設され、ゲート電極（Ｇ）５６が構成されている。
【０００４】
更に、前記エピタキシャル層５２の表層で、かつ前記トレンチ溝５４の両側壁部に前記絶縁層５５に隣接したＮ＋型のソース層５７が形成され、そして、隣り合うソース層５７間にまたがるようにＰ＋型のボディー層５８が形成されている。
【０００５】
また、前記エピタキシャル層５２の表層から前記半導体基板５１の所定深さ位置まで達するようにＮ型不純物拡散層が形成され、Ｎ＋型のドレイン層５９が構成されている。
【０００６】
更に、そして、前記エピタキシャル層５２上に前記ソース層５７及びドレイン層５９を覆うように、例えばＡｌ合金等から成る金属層が形成され、それそれソース電極（Ｓ）６０とドレイン電極（Ｄ）６１が形成されている。
【０００７】
そして、前記半導体基板５１の裏面に金属層６２が形成されて成る半導体装置６３が構成されている。
【特許文献１】特開２００４−３６３３０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ここで、前記トレンチ構造のアップドレイン型のＭＯＳトランジスタは、図３に示した矢印方向に沿って、前記ソース電極（Ｓ）６０、Ｐ型不純物拡散層５３、エピタキシャル層５２及び半導体基板５１内を通って、この半導体基板５１の裏面に形成された前記金属層６２を介して、再び半導体基板５１内を通って、前記ドレイン電極６１に電流I２が流れる。
【０００９】
このとき、高抵抗の半導体基板５１を２度通過するため、製品としての抵抗値が高くなってしまう。
【課題を解決するための手段】
【００１０】
そこで、本発明の半導体装置は、第１導電型の半導体基板に形成されたエピタキシャル層と、前記エピタキシャル層に形成された第２導電型の不純物拡散層と、前記不純物拡散層の表層から前記エピタキシャル層の所定深さ位置まで形成されたトレンチ溝と、前記トレンチ溝内に絶縁層を介して導電層が埋設されて成るゲート電極と、前記不純物拡散層の表層で、かつ前記トレンチ溝の両側壁部に前記絶縁層に隣接して形成されたソース層と、前記エピタキシャル層の表層から前記半導体基板を貫通するように貫通孔が穿設され、この貫通孔内に貫通電極構造を成すように形成されたドレイン層と、前記半導体基板の裏面に形成され、前記ドレイン層の底部と電気的に接続された金属層とを具備したことを特徴とするものである。
【００１１】
また、前記半導体装置が、フリップチップを構成することを特徴とする。
【００１２】
更に、前記貫通電極は、１つまたは複数個から成ることを特徴とする。
【発明の効果】
【００１３】
本発明の半導体装置によれば、従来のような不純物拡散層から成るドレイン電極に比して、半導体基板を貫通した貫通電極から成るドレイン電極が構成されていることで、従来構造に比して半導体基板内を通過する電流経路が短縮されるため、低抵抗化が図れる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の半導体装置に係る一実施形態について図面を参照しながら説明する。
【００１５】
本発明の半導体装置は、貫通電極技術を適用したアップドレイン型のＭＯＳトランジスタ構造である。
【００１６】
先ず、図１に示すように一導電型、例えばＮ型シリコンから成る半導体基板１上にエピタキシャル層２が形成され、このエピタキシャル層２の表層にＰ型不純物拡散層３（チャネル領域）が形成されている。
【００１７】
尚、本実施形態では、例えば前記エピタキシャル層２の厚さは１０μｍであり、半導体基板１の厚さはエピタキシャル層２の厚さを含めて２００μｍで、前記Ｐ型不純物拡散層３の厚さは１〜１．５μｍである。
【００１８】
また、前記Ｐ型不純物拡散層３の表層から前記エピタキシャル層２の所定深さ位置まで達するトレンチ溝４が形成されており、このトレンチ溝４内に絶縁層５で取り囲まれたポリシリコン膜から成る導電層が埋設され、ゲート電極（Ｇ）６が構成されている。
【００１９】
ここで、本実施形態では、例えば前記トレンチ溝４の深さは２μｍであり、トレンチ溝４の中央部の開口径は０．４μｍである。
【００２０】
更に、前記エピタキシャル層２内には、その表層で、かつ前記トレンチ溝４の両側壁部に前記絶縁層５に隣接したＮ型のソース層７が形成され、そして、隣り合うソース層７間にまたがるようにＰ型のボディー層８が形成されている。
【００２１】
また、前記エピタキシャル層２の表層から前記半導体基板１を貫通するように貫通孔１Ａが穿設され、この貫通孔１Ａ内に貫通電極構造を成すドレイン層９が構成されている。
【００２２】
ここで、前記貫通孔１Ａの中央部の開口径は、例えば２５μｍ〜３０μｍであり、この貫通孔１Ａ内に、例えばＴｉＮ膜またはＴｉＷ膜等から成るバリアメタル層１０が形成され、このバリアメタル層１０上に不図示のシード層（例えば、Ｃｕシード層）を介して貫通電極材料としてＣｕ層１１が形成されている。
【００２３】
更に、前記エピタキシャル層２上に前記ソース層７とドレイン層９をそれぞれ被覆するように、例えばＡｌ合金（Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ）等から成る金属層が形成され、それそれソース電極（Ｓ）１２とドレイン電極（Ｄ）１３が形成されている。
【００２４】
そして、前記半導体基板１の裏面に金属層１４が形成されて成る半導体装置１５が構成されている。従って、前記貫通電極構造のドレイン電極（Ｄ）１３の底部は前記金属層１４と電気的に接続されている。
【００２５】
尚、本実施形態では、前記金属層１４として、例えばＴｉ−Ｎｉ−Ａｕ合金層（５０ｎｍ−５００ｎｍ−５０ｎｍ）を用いているが、これ以外にも低抵抗な導電材料であれば良い。
【００２６】
このように構成された本発明の半導体装置１５である、貫通電極技術を適用したアップドレイン型のＭＯＳトランジスタは、図１に示した矢印方向に沿って、前記ソース電極（Ｓ）１２、Ｐ型不純物拡散層３、エピタキシャル層２及び半導体基板１内を通って、この半導体基板１の裏面に形成された前記金属層１４を介して、前記貫通電極構造を成すドレイン電極（Ｄ）１３に電流Ｉ１が流れる。
【００２７】
従って、従来の半導体装置６３のように、前記ソース電極（Ｓ）６０、Ｐ型不純物拡散層５３、エピタキシャル層５２、半導体基板５１内を通って金属層６２を流れた電流が、再び半導体基板５１内を通ってドレイン電極（Ｄ）６１に流れる構造のものに比して、電流が流れる高抵抗な半導体基板の領域を半減させることができ、製品の抵抗値を低減させることができる（本発明の半導体装置の抵抗値Ｒ１＜従来の半導体装置の抵抗値Ｒ２）。
【００２８】
このように本発明の半導体装置では、電流が２００μｍの厚さを有する半導体基板５１内を通過することになるため、電流経路の一方を貫通電極から成る金属層とすることで、電流伝搬の高速化が図れる。
【００２９】
ここで、従来のおよそ１０〜２０ｍΩｃｍ程度のＳｂドープ基板結晶に代わり、最近では数ｍΩｃｍ程度まで低抵抗化を実現したＡｓドープ基板結晶が使用されてきてはいるが、それでも従来の半導体装置構造では抵抗低減化の妨げとなってしまっていた。
【００３０】
また、本発明では、前記不純物拡散層から成るドレイン層５９に比して金属が埋設された貫通電極から成るドレイン電極（Ｄ）１３であるため、低抵抗化が図れる。ここで、貫通電極の体積を広げることでも、より低抵抗化を図ることができる。また、複数個の貫通電極を形成することで、全体としての体積を増大させる構造のものであっても良い。
【００３１】
このような構成の半導体装置により、低抵抗なフリップチップを実現することができる。
【００３２】
即ち、図２は、本発明を採用したフリップチップの平面図で示すもので、図２の左上のバンプ電極１６がゲート電極用で、左下のバンプ電極１７がソース電極（Ｓ）用で、右側上下のバンプ電極１８がドレイン電極用である。尚、プリップチップの平坦性を妨げない範囲内で、更に複数のバンプ電極を構成するものであっても良い。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態に係る半導体装置を示す断面図である。
【図２】本発明の実施形態に係る半導体装置を示す平面図である。
【図３】従来の半導体装置を示す断面図である。
【符号の説明】
【００３４】
１      半導体基板
１Ａ    貫通孔
２      エピタキシャル層
３      Ｐ型不純物拡散層（チャネル領域）
４      トレンチ溝
５      絶縁層
６      ゲート電極（Ｇ）
７      ソース層
８      ボディー層
９      ドレイン層
１０    バリアメタル層
１１    Ｃｕ層
１２    ソース電極（Ｓ）
１３    ドレイン電極（Ｄ）
１４    金属層
１５    半導体装置
【図１】
2007142272.tif 000003
【図２】
2007142272.tif 000004
【図３】
2007142272.tif 000005