(57)【要約】【課題】テスト時におけるパターンの書き込み時間を短縮することができる半導体記憶装置を提供する。【解決手段】第１ブロック、第１書き込み負荷回路を含む第１バンクと、第２ブロック、第２書き込み負荷回路を含む第２バンクと、第１バンクと第２バンクを選択するバンクデコーダとを備える。複数のメモリセルの動作テスト時に、バンクデコーダは第１バンクと第２バンクを同時に選択する。第１書き込み負荷回路及び第２書き込み負荷回路は、第１ブロック内のメモリセル及び第２ブロック内のメモリセルにそれぞれ同時に書き込みを行う。【選択図】図２
2007294014.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが行列状に配列された第１ブロックと、前記複数のメモリセルに接続された複数のビット線と、前記複数のビット線のうち、偶数番目のビット線にカラム選択トランジスタを介して接続された第１データ線、及び奇数番目のビット線にカラム選択トランジスタを介して接続された第２データ線と、データ書き込み時に前記第１，第２データ線に書き込みデータに応じた電位を与える第１書き込み負荷回路とを含む第１バンクと、
複数のメモリセルが行列状に配列された第２ブロックと、前記複数のメモリセルに接続された複数のビット線と、前記複数のビット線のうち、偶数番目のビット線にカラム選択トランジスタを介して接続された第３データ線、及び奇数番目のビット線にカラム選択トランジスタを介して接続された第４データ線と、前記データ書き込み時に前記第３，第４データ線に書き込みデータに応じた電位を与える第２書き込み負荷回路とを含む第２バンクと、
前記第１バンクと前記第２バンクを選択するバンクデコーダとを具備し、
前記複数のメモリセルの動作テスト時に、前記バンクデコーダは前記第１バンクと前記第２バンクを同時に選択し、前記第１書き込み負荷回路及び前記第２書き込み負荷回路は、前記第１ブロック内のメモリセル及び前記第２ブロック内のメモリセルにそれぞれ同時に書き込みを行うことを特徴とする半導体記憶装置。
【請求項２】
複数のメモリセルが行列状に配列された第１ブロックと、
前記第１ブロック内の前記複数のメモリセルに接続された複数の第１ビット線と、
複数のメモリセルが行列状に配列された第２ブロックと、
前記第２ブロック内の前記複数のメモリセルに接続された複数の第２ビット線と、
前記複数の第１，第２ビット線のうち、偶数番目のビット線にカラム選択トランジスタを介して接続された第１データ線と、
前記複数の第１，第２ビット線のうち、奇数番目のビット線にカラム選択トランジスタを介して接続された第２データ線と、
データ書き込み時に前記第１，第２データ線に書き込みデータに応じた電位を与える書き込み負荷回路と、
前記第１ブロックと前記第２ブロックを選択するブロックデコーダとを具備し、
前記複数のメモリセルの動作テスト時に、前記ブロックデコーダは前記第１ブロックと前記第２ブロックを同時に選択し、前記書き込み負荷回路は、前記第１ブロック内のメモリセル及び前記第２ブロック内のメモリセルにそれぞれ同時に書き込みを行うことを特徴とする半導体記憶装置。
【請求項３】
前記第１データ線及び前記第２データ線のいずれか一方のデータ線を選択するスイッチ回路をさらに具備し、
前記スイッチ回路により選択された前記データ線には前記書き込みデータに応じた電位が供給され、非選択の前記データ線には接地電位が供給されることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記複数のメモリセルに接続された複数のワード線と、
前記ワード線を選択するロウデコーダとをさらに具備し、
前記第１ブロック内のメモリセルには隣接するメモリセルでデータが交互に反転したチェッカーパターンが書き込まれ、前記第２ブロック内のメモリセルには前記チェッカーパターンに対して相補なパターンであるチェッカーバーパターンが書き込まれ、
前記ロウデコーダは所定信号に応じて前記ワード線の最下位アドレスを反転することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項５】
前記第１ブロックと前記第２ブロックは、前記複数の第１，第２ビット線が配列された方向、前記複数の第１，第２ビット線が延伸している方向のいずれかの方向に配置されていることを特徴とする請求項２乃至４のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関するものであり、例えばＮＯＲ型の不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
半導体記憶装置において、ビット線が偶数番目のビット線（偶数ビット線）あるいは奇数番目のビット線（奇数ビット線）で分けて入出力線Ｉ／Ｏに割り付けられているとき、メモリセルへ書き込みは以下のように行われる。書き込み負荷回路からの書き込み電圧は、スイッチングトランジスタにより上側あるいは下側のメモリセルアレイが選ばれてデータ線に供給される。データ線に供給された書き込み電圧は、カラム選択トランジスタにより選択されたビット線を充電する。そして、充電されたビット線により、メモリセルへの書き込みが行われる。
【０００３】
前述した半導体記憶装置では、チェッカーパターンをメモリセルアレイに書き込む場合、ワード線ＷＬのｎ番目に対し偶数ビット線、例えばデータ線ＤＬ０を用いて書き込みが行われている。すなわち、入出力線Ｉ／Ｏが１６ビット製品の場合、書き込み負荷回路は下位入出力線Ｉ/Ｏの８ビットのみがアクティブになっており、上位入出力線Ｉ/Ｏの８ビットはディセーブルとなっていた。
【０００４】
このように従来の半導体記憶装置では、下位入出力線Ｉ/Ｏの８ビットのみを用いて、チェッカーパターンの書き込みを行うため、チェッカーパターンの書き込みに必要な書き込み時間を短縮することはできなかった。なお、チェッカーパターンとは、隣接するメモリセルでデータが交互に反転したパターンであり、テスト時にメモリセルアレイに書き込まれ、期待値通りに書き込みが行われたか否かを検証するためのテストデータのことである。
【０００５】
また、本発明に関する従来技術として、以下のような半導体メモリが提案されている。試験モード時にパターン信号に従って奇数または偶数番目のワード線を選択する第１のスイッチ手段と、パターン信号に従って、奇数番目と偶数番目のビット線にそれぞれ相補的なデータ信号を印加する第２のスイッチ手段を有し、２回の書き込み動作で、すべてのメモリセルにチェッカーパターンを書き込む（特許文献１参照）。
【特許文献１】特開２００１−２３６７９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、テスト時におけるメモリセルへのパターンの書き込み時間を短縮することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の一実施態様の半導体記憶装置は、複数のメモリセルが行列状に配列された第１ブロックと、前記複数のメモリセルに接続された複数のビット線と、前記複数のビット線のうち、偶数番目のビット線にカラム選択トランジスタを介して接続された第１データ線、及び奇数番目のビット線にカラム選択トランジスタを介して接続された第２データ線と、データ書き込み時に前記第１，第２データ線に書き込みデータに応じた電位を与える第１書き込み負荷回路とを含む第１バンクと、複数のメモリセルが行列状に配列された第２ブロックと、前記複数のメモリセルに接続された複数のビット線と、前記複数のビット線のうち、偶数番目のビット線にカラム選択トランジスタを介して接続された第３データ線、及び奇数番目のビット線にカラム選択トランジスタを介して接続された第４データ線と、前記データ書き込み時に前記第３，第４データ線に書き込みデータに応じた電位を与える第２書き込み負荷回路とを含む第２バンクと、前記第１バンクと前記第２バンクを選択するバンクデコーダとを具備し、前記複数のメモリセルの動作テスト時に、前記バンクデコーダは前記第１バンクと前記第２バンクを同時に選択し、前記第１書き込み負荷回路及び前記第２書き込み負荷回路は、前記第１ブロック内のメモリセル及び前記第２ブロック内のメモリセルにそれぞれ同時に書き込みを行うことを特徴とする。
【０００８】
この発明の他の実施態様の半導体記憶装置は、複数のメモリセルが行列状に配列された第１ブロックと、前記第１ブロック内の前記複数のメモリセルに接続された複数の第１ビット線と、複数のメモリセルが行列状に配列された第２ブロックと、前記第２ブロック内の前記複数のメモリセルに接続された複数の第２ビット線と、前記複数の第１，第２ビット線のうち、偶数番目のビット線にカラム選択トランジスタを介して接続された第１データ線と、前記複数の第１，第２ビット線のうち、奇数番目のビット線にカラム選択トランジスタを介して接続された第２データ線と、データ書き込み時に前記第１，第２データ線に書き込みデータに応じた電位を与える書き込み負荷回路と、前記第１ブロックと前記第２ブロックを選択するブロックデコーダとを具備し、前記複数のメモリセルの動作テスト時に、前記ブロックデコーダは前記第１ブロックと前記第２ブロックを同時に選択し、前記書き込み負荷回路は、前記第１ブロック内のメモリセル及び前記第２ブロック内のメモリセルにそれぞれ同時に書き込みを行うことを特徴とする。
【発明の効果】
【０００９】
この発明によれば、テスト時におけるメモリセルへのパターンの書き込み時間を短縮する半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
［第１実施形態］
まず、この発明の第１実施形態の半導体記憶装置について説明する。
【００１２】
図１は、第１実施形態の半導体記憶装置の構成を示す図であり、チップイメージを表している。この半導体記憶装置は、８つのバンクＢ０〜バンクＢ７を有するメモリセルアレイ１、バンクデコーダ２、及びセンスアンプ（Ｓ／Ａ）３を備えている。バンクデコーダ２は、バンクアドレスに基づいてバンクＢ０〜バンクＢ８から活性化するバンクを選択する。センスアンプ３は、バンクデコーダ２により選択されたバンク内のメモリセルに記憶されたデータを読み出す。ここでは、メモリセルアレイが８つのバンクからなる例を示すが、８つ以外の複数のバンクを備えていても良い。バンクとは、通常動作において同時並行的に書き込みまたは消去ができる最小単位である。
【００１３】
図２は、図１中にＡにて示した破線内の拡大図であり、バンク内の詳細な構成を示している。バンクは、デコーダ回路群とブロック群とを備える。デコーダ回路群は、バンク選択回路１１、書き込み負荷回路１２、及びスイッチ回路１３を含む。ブロック群は、ブロック選択回路１４、ブロック１５、ロウデコーダ１６、及びカラム選択トランジスタ部１７を含む。ブロック１５内には、メモリセルが行列状に複数配置されている。ロウデコーダ１６は、ブロック１５内のメモリセルに接続されたワード線を選択する。カラム選択トランジスタ部１７は、ブロック１５内のメモリセルに接続されたビット線を選択する。各バンクは、バンク選択信号BANK0，BANK1，BANK2，BANK3に基づいてバンク選択回路１１により選択される。選択されたバンクでは、デコーダ回路群がイネーブルになり、バンク内の各ブロック１５やロウデコーダ１６及びカラム選択トランジスタ部１７が選択される。書き込み負荷回路１２には、ブロック選択回路１４が接続され、ブロック選択回路１４により選択されたブロック１５内の入出力線Ｉ／Ｏ＜０＞，Ｉ／Ｏ＜１＞，Ｉ／Ｏ＜２＞，…，Ｉ／Ｏ＜７＞には書き込み負荷回路１２から出力された書き込み電圧が供給される。この実施形態において、カラム方向はビット線が並ぶ方向であり、ロウ方向はワード線が並ぶ方向である。
【００１４】
図３は、図２に示したバンク内におけるブロック１５の詳細な構成を示す拡大図である。ブロック１５は８つのグループＧ０〜Ｇ７に分割されており、各グループには２つの入出線Ｉ／Ｏが対応している。例えば、グループＧ０には入出力線Ｉ／Ｏ＜０＞，Ｉ／Ｏ＜８＞が対応し、グループＧ１には入出力線Ｉ／Ｏ＜１＞，Ｉ／Ｏ＜９＞が対応する。同様に、グループＧ２には入出力線Ｉ／Ｏ＜２＞，Ｉ／Ｏ＜１０＞が、グループＧ３には入出力線Ｉ／Ｏ＜３＞，Ｉ／Ｏ＜１１＞が、グループＧ４には入出力線Ｉ／Ｏ＜４＞，Ｉ／Ｏ＜１２＞が、グループＧ５には入出力線Ｉ／Ｏ＜５＞，Ｉ／Ｏ＜１３＞が、グループＧ６には入出力線Ｉ／Ｏ＜６＞，Ｉ／Ｏ＜１４＞が、さらにグループＧ７には入出力線Ｉ／Ｏ＜７＞，Ｉ／Ｏ＜１５＞がそれぞれ対応している。図４に、グループの一部の拡大図を示す。
【００１５】
図５は、グループＧ０内のメモリセル構成とメモリセルに書き込まれるチェッカーパターン及び周辺回路を示す図である。
【００１６】
この図５には、行列状に配列されたメモリセルに記憶されるチェッカーパターンとビット線アレイの構成が示されている。ここでは、入出力線としてＩ／Ｏ＜０＞，Ｉ／Ｏ＜８＞のみを示すが、残りの入出力線も同様に構成されている。ビット線は、図５に示すように、偶数ビット線と奇数ビット線とで別々にデータ線（入出力線Ｉ／Ｏ）を割り付けている。すなわち、偶数ビット線にデータ線ＤＬ０（入出力線Ｉ／Ｏ＜０＞）を割り付け、奇数ビット線にデータ線ＤＬ８（入出力線Ｉ／Ｏ＜８＞）を割り付けている。このような構成の場合、メモリセルに書き込みを行うとき、書き込み負荷回路１２から出力された高電圧は、信号UPSIDEにより選択されるトランジスタＳＷＵ０，ＳＷＵ８により、上部グループのデータ線ＤＬ０，ＤＬ８に供給される。図中のＶＤＤＰは書き込み用電源を示す。データ線ＤＬ０，ＤＬ８は、カラム選択トランジスタＣ０〜Ｃ７により選択されたビット線を充電する。チェッカーパターンを書き込む場合、偶数番目のワード線ＷＬｎに対して偶数ビット線（ビット線０，２，４，…）、すなわちデータ線ＤＬ０のみを用いて書き込みが行われ、奇数番目のワード線ＷＬn+1に対して奇数ビット線（ビット線１，３，５，…）、すなわちデータ線ＤＬ８のみを用いて書き込みが行われる。なお、下部グループは、上部グループと同様の構成を有する。
【００１７】
図６に、第１実施形態の半導体記憶装置におけるバンクアドレス(BANK add)とブロックアドレス(BLOCK add)のアドレス表を示す。図７（ａ）及び図７（ｂ）は、半導体記憶装置内のバンクデコーダの構成を示す回路図である。このバンクデコーダは、バンクアドレス＜ｎ＞からバンクアドレスＢＡｎ，ＢＡｎＢ（ｎは０，１，２）を発生するバンクアドレス発生部（図７（ａ））と、バンクアドレスＢＡｎ，ＢＡｎＢをデコードして“２のｎ乗”のデコード結果を発生するデコード結果発生部（図７（ｂ））とを有する。図中には、０＝Ｌ，１＝Ｈとして示している。
【００１８】
図７（ａ）に示すように、バンクアドレス＜ｎ＞がインバータＩ０，Ｉ１，Ｉ２に入力され、これらインバータより信号ＢＡＤｎＢがそれぞれ出力される。ＮＡＮＤ回路Ｎ１の第１入力端には信号ＢＡＤ０Ｂが入力され、その第２入力端にはマルチ選択信号MULTIBNKが入力されている。マルチ選択信号MULTIBNKは、２つのバンクを同時に選択することを指示する信号である。ＮＡＮＤ回路Ｎ１の出力端からは信号ＢＡ０が出力されると共に、信号ＢＡ０はＮＡＮＤ回路Ｎ２の第１入力端に供給される。ＮＡＮＤ回路Ｎ２の第２入力端にはマルチ選択信号MULTIBNKが入力され、ＮＡＮＤ回路Ｎ２の出力端からは信号ＢＡ０Ｂが出力される。
【００１９】
ＮＡＮＤ回路Ｎ３の第１入力端には信号ＢＡＤ１Ｂが入力され、その第２入力端には電源電圧ＶDD（“Ｈ”）が入力されている。ＮＡＮＤ回路Ｎ３の出力端からは、信号ＢＡ１が出力されると共に、信号ＢＡ１はＮＡＮＤ回路Ｎ４の第１入力端に供給される。ＮＡＮＤ回路Ｎ４の第２入力端には電源電圧ＶDDが入力され、ＮＡＮＤ回路Ｎ４の出力端からは信号ＢＡ１Ｂが出力される。
【００２０】
ＮＡＮＤ回路Ｎ５の第１入力端には信号ＢＡＤ２Ｂが入力され、その第２入力端には電源電圧ＶDDが入力されている。ＮＡＮＤ回路Ｎ５の出力端からは、信号ＢＡ２が出力されると共に、信号ＢＡ２はＮＡＮＤ回路Ｎ６の第１入力端に供給される。ＮＡＮＤ回路Ｎ６の第２入力端には電源電圧ＶDDが入力され、ＮＡＮＤ回路Ｎ６の出力端からは信号ＢＡ２Ｂが出力される。
【００２１】
前記ＮＡＮＤ回路Ｎ１〜Ｎ６から出力された信号ＢＡ０，ＢＡ０Ｂ，ＢＡ１，ＢＡ１Ｂ，ＢＡ２，ＢＡ２Ｂは、図７（ｂ）に示すように、ＮＡＮＤ回路Ｎ１０，Ｎ１１，…，Ｎ１６，Ｎ１７に入力される。これらＮＡＮＤ回路の出力はインバータＩ１０，Ｉ１１，…，Ｉ１６，Ｉ１７にそれぞれ入力される。そして、これらインバータからは、バンク選択信号ＢＡＮＫ０〜ＢＡＮＫ７がそれぞれ出力される。
【００２２】
一例として、以下に、バンクＢ０内のブロックＬ０−１とバンクＢ１内のブロックＬ１−１を同時に選択する場合を述べる。バンクアドレス＜２＞,＜１＞,＜０＞が（０，０，０）のとき、バンクＢ０とバンクＢ１が同時に選択される。バンク選択信号が“Ｈ（１）”のとき、そのバンク選択信号が入力されるバンクが選択状態となり、バンク選択信号が“Ｌ（０）”のとき、そのバンク選択信号が入力されるバンクが非選択状態となる。
【００２３】
バンクアドレス＜２＞,＜１＞,＜０＞として（０，０，０）がインバータＩ０〜Ｉ２に入力されると、信号ＢＡＤ０Ｂ，ＢＡＤ１Ｂ，ＢＡＤ２Ｂとして（１，１，１）が出力される。さらに、図７（ａ）に示すように、信号ＢＡＤ０Ｂ，ＢＡＤ１Ｂ，ＢＡＤ２Ｂ、マルチ選択信号MULTIBNK（“Ｌ”）、及び電源電圧ＶDD（“Ｈ”）がＮＡＮＤ回路Ｎ１，Ｎ３，Ｎ５に入力され、信号ＢＡ０，ＢＡＤ０Ｂ，ＢＡＤ１Ｂ，ＢＡＤ２Ｂとして“Ｈ”が出力され、信号ＢＡ１，ＢＡ２として”Ｌ”が出力される。
【００２４】
さらに、図７（ｂ）に示すように、信号ＢＡ０，ＢＡ０Ｂ，ＢＡ１，ＢＡ１Ｂ，ＢＡ２，ＢＡ２Ｂが、ＮＡＮＤ回路Ｎ１０〜Ｎ１７に入力される。すなわち、信号ＢＡ０Ｂ，ＢＡ１Ｂ，ＢＡ２Ｂとして“Ｈ”がＮＡＮＤ回路Ｎ１０に入力され、バンク選択信号ＢＡＮＫ０として“Ｈ”が出力される。また、信号ＢＡ０，ＢＡ１Ｂ，ＢＡ２Ｂとして“Ｈ”がＮＡＮＤ回路Ｎ１１に入力され、バンク選択信号ＢＡＮＫ１として“Ｈ”が出力される。ここでは、信号MULTIBNKとして”Ｌ”がＮＡＮＤ回路Ｎ１の第２入力端とＮＡＮＤ回路Ｎ２の第２入力端に入力されているため、ＮＡＮＤ回路Ｎ１の出力である信号ＢＡ０は“Ｈ”となり、ＮＡＮＤ回路Ｎ２の出力である信号ＢＡ０Ｂも“Ｈ”となる。これらにより、バンク選択信号ＢＡＮＫ０とＢＡＮＫ１が共に“Ｈ”となって、バンクＢ０とバンクＢ１が同時に選択される。
【００２５】
その後、図６に示すように、ブロックアドレス＜３＞,＜２＞,＜１＞,＜０＞として入力される（０，０，０，０）に基づいて、バンクＢ０内のブロックＬ０−１とバンクＢ１内のブロックＬ１−１が同時に選択される。
【００２６】
同時に選択されたバンクＢ０内のブロックＬ０−１とバンクＢ１内のブロックＬ１−１には、チェッカーパターンの書き込みを同時に行う。すなわち、バンクＢ０内のブロックＬ０−１に８ビットで書き込みを行い、これと同時にバンクＢ１内のブロックＬ１−１に８ビットで書き込みを行う。これにより、チェッカーパターンの書き込みに必要な書き込み時間を短縮することができる。
【００２７】
なお、図８は、通常、使用されるバンクデコーダの構成を示す回路図である。図中の信号（“Ｌ”），（“Ｈ”）はバンクＢ０が選択される場合を示している。このバンクデコーダでは、ＮＡＮＤ回路Ｎ１の第２入力端とＮＡＮＤ回路Ｎ２の第２入力端に“Ｈ”が入力されているため、信号ＢＡ０が”Ｌ”となり、信号ＢＡ０Ｂが“Ｈ”となる。これにより、バンク選択信号ＢＡＮＫ０のみが“Ｈ”となり、バンクＢ０とバンクＢ１が同時に選択されることはない。この場合、バンクＢ０のみにチェッカーパターンの書き込みが行われる。
【００２８】
以上説明したように、従来はテスト時に、１つのバンク内のブロックにチェッカーパターンの書き込みを８ビットで行っていたが、この第１実施形態によれば、マルチ選択された別のバンク内のブロックにも８ビットで同時に書き込みを行うことにより、１６ビットで書き込みを行うことができる。これにより、テスト時におけるチェッカーパターンの書き込み時間を短縮することができる。
【００２９】
［第２実施形態］
次に、この発明の第２実施形態の半導体記憶装置について説明する。第１実施形態における構成と同様の部分には同じ符号を付す。第１実施形態では、２つのバンクを同時に選択する例を示したが、この第２実施形態では同一バンク内においてＹ方向（ロウ方向）に配列された２つのブロックを同時に選択する例を述べる。
【００３０】
図９は、この発明の第２実施形態の半導体記憶装置におけるバンク内の構成を示す図である。バンクＢ０は、前述したように、バンク選択回路１１、書き込み負荷回路１２、スイッチ回路１３、ブロック選択回路１４、ブロック１５−１，１５−２、ロウデコーダ１６−１，１６−２、及びカラム選択トランジスタ部１７−１，１７−２を備えている。
【００３１】
バンク選択回路１１にはバンク選択信号が供給され、バンク選択回路１１はバンク選択信号に基づいて、バンクＢ０を活性化あるいは不活性化のいずれかの状態に設定する。スイッチ回路１３は、バンク内において上下２段のカラム方向に配列された複数のブロックのうち、上側または下側の複数のブロックのいずれかを選択する。言い換えると、スイッチ回路１３は、下位入出力線Ｉ／Ｏ（下位データ線）または上位入出力線Ｉ／Ｏ（上位データ線）のいずれか一方を選択する。スイッチ回路１３により選択された入出力線Ｉ／Ｏには書き込みデータに応じた電位が供給され、非選択の入出力線Ｉ／Ｏには接地電位が供給される。ブロック選択回路１４は、ブロックアドレスに基づいてブロック１５−１またはブロック１５−２のいずれかを選択する。書き込み負荷回路１２は、ブロック選択回路１４により選択されたブロック内の入出力線Ｉ／Ｏに書き込み電圧を出力する。
【００３２】
図１０に、第２実施形態の半導体記憶装置におけるバンクアドレスとブロックアドレスのアドレス表を示す。図１１（ａ）はブロック選択デコーダの回路図であり、図１１（ｂ）はブロック選択回路の一部の回路図である。
【００３３】
以下に、バンクＢ０内のブロック１５−１とブロック１５−２を同時に選択する場合を述べる。バンクアドレス＜２＞,＜１＞,＜０＞として（０，０，０）が図７（ａ）及び図７（ｂ）に示したバンクデコーダに入力され、バンクＢ０が選択される。なおこのとき、信号MULTIBNKは“Ｈ”である。
【００３４】
次に、図１１（ａ）に示すように、ブロックアドレス＜３＞,＜２＞,＜１＞,＜０＞として（０，０，０，０）がインバータＩ２０〜Ｉ２３に入力され、信号ＢＬＡＤ０Ｂ，ＢＬＡＤ１Ｂ，ＢＬＡＤ２Ｂ，ＢＬＡＤ３Ｂとして（１，１，１，１）が出力される。さらに、信号ＢＬＡＤ０Ｂ，ＢＬＡＤ１Ｂ，ＢＬＡＤ２Ｂ，ＢＬＡＤ３Ｂ、マルチ選択信号MULTIBLK（“Ｌ”）、及び電源電圧ＶDD（“Ｈ”）がＮＡＮＤ回路Ｎ２１，Ｎ２３，Ｎ２５，Ｎ２７にそれぞれ入力され、信号ＢＬ０Ｂ，ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３，ＢＬ３Ｂとして“Ｈ”が出力され、信号ＢＬ０，ＢＬ１，ＢＬ２として“Ｌ”が出力される。
【００３５】
次に、図１１（ｂ）に示すように、信号ＢＬ０Ｂ，ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂとして“Ｈ”がＮＡＮＤ回路Ｎ２９に入力され、このＮＡＮＤ回路Ｎ２９からブロック選択信号ＢＬＯＫ０（“Ｈ”）が出力される。また、信号ＢＬ０Ｂ，ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３として“Ｈ”がＮＡＮＤ回路Ｎ３０に入力され、このＮＡＮＤ回路Ｎ３０からブロック選択信号ＢＬＯＫ１（“Ｈ”）が出力される。
【００３６】
ここでは、信号MULTIBLKとして“Ｌ”がＮＡＮＤ回路Ｎ２７の第２入力端とＮＡＮＤ回路Ｎ２８の第２入力端に入力されているため、ＮＡＮＤ回路Ｎ２７の出力である信号ＢＬ３は“Ｈ”となり、ＮＡＮＤ回路Ｎ２８の出力である信号ＢＬ３Ｂも“Ｈ”となる。これらにより、ブロック選択信号ＢＬＯＫ０とＢＬＯＫ１が共に“Ｈ”となって、ブロック１５−１とブロック１５−２が同時に選択される。
【００３７】
バンクＢ０内の同時に選択されたブロック１５−１とブロック１５−２には、チェッカーパターンの書き込みを同時に行う。すなわち、バンクＢ０内のブロック１５−１に８ビットで書き込みを行い、これと同時に同一バンクＢ０内のブロック１５−２に８ビットで書き込みを行う。これにより、チェッカーパターンの書き込みに必要な書き込み時間を短縮することができる。
【００３８】
図１２はブロックを選択するための選択信号を出力するスイッチデコーダの回路図であり、図１３は前記選択信号に応じてブロックを選択するスイッチ回路の回路図である。
【００３９】
書き込み負荷回路１２は、それぞれトランジスタＳＷＤ０〜ＳＷＤ１５を介してデータ入出力線ＤＬ＜０＞〜ＤＬ＜１５＞に接続されている。トランジスタＳＷＤ０とデータ入出力線ＤＬ＜０＞との間にはプルダウントランジスタＰＤ０が接続されている。信号DOWNSIDE_Dは、トランジスタＳＷＤ０のゲートに入力されると共に、インバータＩＤ０を介してトランジスタＰＤ０のゲートに入力されている。トランジスタＳＷＤ８とデータ入出力線ＤＬ＜８＞との間にはプルダウントランジスタＰＤ８が接続されている。信号DOWNSIDE_Uは、トランジスタＳＷＤ８のゲートに入力されると共に、インバータＩＤ８を介してプルダウントランジスタＰＤ８のゲートに入力されている。
【００４０】
また、トランジスタＳＷＵ０とデータ入出力線ＤＬ＜０＞との間にはプルダウントランジスタＰＵ０が接続されている。信号UPSIDE_Dは、トランジスタＳＷＵ０のゲートに入力されると共に、インバータＩＵ０を介してトランジスタＰＵ０のゲートに入力されている。トランジスタＳＷＵ８とデータ入出力線＜８＞との間にはプルダウントランジスタＰＵ８が接続されている。信号UPSIDE_Uは、トランジスタＳＷＵ８のゲートに入力されると共に、インバータＩＵ８を介してプルダウントランジスタＰＵ８のゲートに入力されている。
【００４１】
図１２に示したように、通常動作時においては、ブロックアドレス＜３＞が“Ｌ”のとき、信号UPSIDE_U及び信号UPSIDE_Dが共に“Ｌ”となり、信号DOWNSIDE_U及び信号DOWNSIDE_Dが“Ｈ”となる。ブロックアドレス＜３＞が“Ｈ”のときは、信号UPSIDE_U及び信号UPSIDE_Dが共に“Ｈ”となり、信号DOWNSIDE_U及び信号DOWNSIDE_Dが“Ｌ”となる。これにより、ブロック１５−１またはブロック１５−２のいずれかのブロックに書き込み電圧が供給される。一方、テスト時においては、信号UPSIDE_Uが“Ｈ”、信号UPSIDE_Dが“Ｌ”となり、信号DOWNSIDE_Uが“Ｌ”、信号DOWNSIDE_Dが“Ｈ”となる。これにより、ブロック１５−１及びブロック１５−２の両ブロックに書き込み電圧が供給される。
【００４２】
図１３に示した回路では、同一のバンク内においても、ディセーブルとなっている上位入出力線Ｉ／Ｏ＜８＞〜Ｉ／Ｏ＜１５＞への書き込み負荷回路からの出力をイネーブルにし、２つのブロックを同時に選択することにより、第１実施形態と同様の効果を得ることができる。なお、この場合、上位入出力線Ｉ／Ｏ＜８＞〜Ｉ／Ｏ＜１５＞は奇数ビットに接続されているため、ブロック内のメモリセル群にはチェッカーではなく、チェッカーバーが書き込まれることになる。
【００４３】
次に、第２実施形態の変形例の半導体記憶装置について説明する。
【００４４】
前述した第２実施形態において、奇数ビット線に接続されたメモリセル群にはチェッカーバーが書き込まれていた。この変形例では、ワード線の下位アドレスを反転することにより、奇数ビット線に接続され、チェッカーバーが書き込まれていたメモリセル群にもチェッカーパターンを書き込む。
【００４５】
図１４（ａ）は第２実施形態におけるブロック１５−２に書き込まれるチェッカーバーパターンを示す図であり、図１４（ｂ）は第２実施形態の変形例のブロック１５−２に書き込まれるチェッカーパターンを示す図である。図１４（ａ）に示すように、メモリセル群にはチェッカーバーパターンが書き込まれている。これに対し、変形例では、図１４（ｂ）に示すように、ワード線ＷＬｎとワード線ＷＬn+1とのアドレスを反転することにより、メモリセル群にチェッカーパターンを書き込む。
【００４６】
図１５（ａ）及び図１５（ｂ）に、ワード線のアドレスを反転するためのロウデコーダの回路図を示す。ロウデコーダはアドレス変更回路２１を備えており、アドレス変更回路２１はワード線の最下位アドレスを変更するための回路である。
【００４７】
図１５（ａ）に示すように、ロウアドレスRAD0Bはアドレス変更回路２１を介してＮＡＮＤ回路Ｎ３１の第１入力端に入力され、ＮＡＮＤ回路Ｎ３１の第２入力端には信号ALLROWが入力される。ＮＡＮＤ回路Ｎ３１の出力端からは信号ＲＡ０が出力されると共に、信号ＲＡ０はＮＡＮＤ回路Ｎ３２の第１入力端に入力されている。ＮＡＮＤ回路Ｎ３２の第２入力端には信号ALLROWが入力され、ＮＡＮＤ回路Ｎ３２の出力端からは信号ＲＡ０Ｂが出力される。
【００４８】
ロウアドレスRAD1BはＮＡＮＤ回路Ｎ３３の第１入力端に入力され、ＮＡＮＤ回路Ｎ３３の第２入力端には信号ALLROWが入力される。ＮＡＮＤ回路Ｎ３３の出力端からは信号ＲＡ１が出力されると共に、信号ＲＡ１はＮＡＮＤ回路Ｎ３４の第１入力端に入力されている。ＮＡＮＤ回路Ｎ３４の第２入力端には信号ALLROWが入力され、ＮＡＮＤ回路Ｎ３４の出力端からは信号ＲＡ１Ｂが出力される。
【００４９】
また、ロウアドレス信号RAD2BはＮＡＮＤ回路Ｎ３５の第１入力端に入力され、ＮＡＮＤ回路Ｎ３５の第２入力端には信号ALLROWが入力される。ＮＡＮＤ回路Ｎ３５の出力端からは信号ＲＡ２が出力されると共に、信号ＲＡ２はＮＡＮＤ回路Ｎ３６の第１入力端に入力されている。ＮＡＮＤ回路Ｎ３６の第２入力端には信号ALLROWが入力され、ＮＡＮＤ回路Ｎ３６の出力端からは信号ＲＡ２Ｂが出力される。
【００５０】
さらに、図１５（ｂ）に示すように、信号ＲＡ０，ＲＡ１，ＲＡ２、及びワード線ディセーブル信号WLDISがＮＡＮＤ回路Ｎ４０の入力端にそれぞれ入力されている。ＮＡＮＤ回路Ｎ４０の出力信号は、インバータＩ４０を介してワード線ＷＬ０へ出力される。また、信号RA0B，RA1，RA2、及びワード線ディセーブル信号WLDISがＮＡＮＤ回路Ｎ４１の入力端にそれぞれ入力されている。ＮＡＮＤ回路Ｎ４１の出力信号は、インバータＩ４１を介してワード線ＷＬ１へ出力される。同様に、ワード線ＷＬ２〜ＷＬ６への出力信号が形成される。さらに、信号RA0B，RA1B，RA2B、及びワード線ディセーブル信号WLDISがＮＡＮＤ回路Ｎ４７の入力端にそれぞれ入力されている。ＮＡＮＤ回路Ｎ４７の出力信号は、インバータＩ４７を介してワード線ＷＬ７へ出力される。
【００５１】
通常動作時には、アドレス変更回路２１に入力される信号testＷＬは“Ｌ”となり、アドレス変更回路２１は入力された信号RAD0BをそのままＮＡＮＤ回路Ｎ３１に出力する。一方、テスト時には、信号testＷＬは“Ｈ”となり、アドレス変更回路２１は入力された信号RAD0Bの反転信号をＮＡＮＤ回路Ｎ３１に出力する。
【００５２】
前述したロウデコーダを用いれば、偶数番目のワード線ＷＬｎと奇数番目のワード線ＷＬ１n+1の活性化タイミングを逆にすることができる。これにより、ブロック１５−２のメモリセル群に形成されていたチェッカーバーパターンを、チェッカーパターンに変更することができる。その他の構成及び効果については第２実施形態と同様である。
【００５３】
［第３実施形態］
次に、この発明の第３実施形態の半導体記憶装置について説明する。第１実施形態における構成と同様の部分には同じ符号を付す。第２実施形態では、同一バンク内でＹ方向（ロウ方向）に配列された２つのブロックを同時に選択する例を示したが、この第３実施形態ではＸ方向（カラム方向）に配列された２つのブロックを同時に選択する例を述べる。
【００５４】
図１６は、この発明の第３実施形態の半導体記憶装置におけるバンク内の構成を示す図である。バンクＢ０は、図１６に示すように、バンク選択回路１１、書き込み負荷回路１２、スイッチ回路１３、ブロック選択回路１４−１，１４−２、ブロック１５−１，１５−３、ロウデコーダ１６−１，１６−２、カラム選択トランジスタ部１７−１，１７−２を備えている。ブロック１５−１は下位入出力線Ｉ／Ｏを含み、ブロック１５−２は上位入出力線Ｉ／Ｏを含んでいる。バンク選択回路１１は、バンク選択信号に基づいてバンクを活性化あるいは不活性化のいずれかの状態に設定する。スイッチ回路１３は、バンク内において上下２段のカラム方向に配列された複数のブロックのうち、上側または下側の複数のブロックのいずれかの複数のブロックを選択する。ブロック選択回路１４−１，１４−２は、ブロックアドレスに基づいてブロック１５−１または１５−３を選択する。書き込み負荷回路１２は、ブロック選択回路により選択されたブロック内の入出力線Ｉ／Ｏに書き込み電圧を出力する。
【００５５】
ブロック選択デコーダ、及びブロック選択回路は第２実施形態と同様である。図１７に、バンクアドレスとブロックアドレスのアドレス表を示す。以下に、バンクＢ０内のブロック１５−１とブロック１５−３を同時に選択する場合を述べる。まず、バンクデコーダによりバンクＢ０を選択する。その後、ブロックアドレス＜３＞,＜２＞,＜１＞,＜０＞として（０，０，０，０）がブロックデコーダに入力されたとき、ブロック１５−１とブロック１５−３が同時に選択されるように、ブロックデコーダを制御する。
【００５６】
バンクＢ０内の同時に選択されたブロック１５−１とブロック１５−３には、チェッカーパターンの書き込みを同時に行う。すなわち、バンクＢ０内のブロック１５−１に８ビットで書き込みを行い、これと同時に同一バンクＢ０内のブロック１５−３に８ビットで書き込みを行う。これにより、チェッカーパターンの書き込みに必要な書き込み時間を短縮することができる。
【００５７】
図１８は第３実施形態におけるブロック１５−１，１５−３に書き込まれるパターンを示す図である。下位ブロック１５−１内のメモリセル群には、入出力線Ｉ／Ｏによってチェッカーパターンが書き込まれる。また、上位ブロック１５−３内のメモリセル群には、入出力線Ｉ／Ｏによってチェッカーバーパターンが書き込まれる。
【００５８】
次に、第３実施形態の変形例の半導体記憶装置について説明する。
【００５９】
前述した第３実施形態では、奇数ビット線に接続されたメモリセル群にはチェッカーバーパターンが書き込まれていた。この変形例では、ワード線の下位アドレスを反転することにより、奇数ビット線に接続され、チェッカーバーが書き込まれていたメモリセル群にもチェッカーパターンを書き込む。
【００６０】
図１５（ａ）及び図１５（ｂ）に示した回路を用いてロウアドレスを変換することにより、図１９に示すように、上位ブロック１５−３に書き込まれるチェッカーバーパターンをチェッカーパターンへ変更することができる。詳しくは、ワード線ＷＬｎとワード線ＷＬn+1（ｎ＝０，２，４，６）とのアドレスを交換することにより、チェッカーバーパターンをチェッカーパターンへ変更する。
【００６１】
以上述べたように、従来はテスト時にチェッカーパターンの書き込みを１つのバンク（ブロック）に８ビットで行っていたが、前述した実施形態によれば、マルチ選択された複数のバンク（ブロック）に同時に書き込みを行うことにより、例えば１６ビットで書き込みを行うことができる。これにより、チェッカーパターンの書き込み時間を短縮することができる。
【００６２】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００６３】
【図１】この発明の第１実施形態の半導体記憶装置の構成を示す図である。
【図２】図１中にＡにて示した破線内の拡大図である。
【図３】図２中のバンク内におけるブロックの詳細な構成を示す拡大図である。
【図４】図３中のブロック内におけるグループの一部の拡大図である。
【図５】前記グループ内のメモリセル構成とメモリセルに書き込まれるチェッカーパターン及び周辺回路を示す図である。
【図６】第１実施形態の半導体記憶装置におけるバンクアドレスとブロックアドレスのアドレス表を示す図である。
【図７】第１実施形態の半導体記憶装置内のバンクデコーダの構成を示す回路図である。
【図８】通常使用されるバンクデコーダの構成を示す回路図である。
【図９】この発明の第２実施形態の半導体記憶装置におけるバンク内の構成を示す図である。
【図１０】第２実施形態の半導体記憶装置におけるバンクアドレスとブロックアドレスのアドレス表を示す図である。
【図１１】第２実施形態の半導体記憶装置におけるブロックデコーダの回路図である。
【図１２】第２実施形態の半導体記憶装置におけるスイッチデコーダの回路図である。
【図１３】第２実施形態の半導体記憶装置におけるスイッチ回路の回路図である。
【図１４】第２実施形態の半導体記憶装置におけるブロックに書き込まれるパターンを示す図である。
【図１５】第２実施形態の半導体記憶装置におけるロウデコーダの回路図である。
【図１６】この発明の第３実施形態の半導体記憶装置におけるバンク内の構成を示す図である。
【図１７】第３実施形態の半導体記憶装置におけるバンクアドレスとブロックアドレスのアドレス表を示す図である。
【図１８】第３実施形態におけるブロックに書き込まれるパターンを示す図である。
【図１９】第３実施形態の変形例におけるブロックに書き込まれるパターンを示す図である。
【符号の説明】
【００６４】
１…メモリセルアレイ、２…バンクデコーダ、３…センスアンプ（Ｓ／Ａ）、１１…バンク選択回路、１２…書き込み負荷回路、１３…スイッチ回路、１４…ブロック選択回路、１５，１５−１，１５−２，１５−３…ブロック、１６，１６−１，１６−２…ロウデコーダ、１７，１７−１，１７−２…カラム選択トランジスタ部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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