(57)【要約】【課題】ロックさせる周波数の制御精度と処理速度とを共に擬制にすることなく、ＰＬＬ回路の構成を１つの半導体チップに集積できるようにする。【解決手段】アップ／ダウンカウンタ５を用いた第１のロックループによって局部発振周波数の粗調整を行うとともに、Ｓ／Ｈ回路１１を用いた第２のロックループによって局部発振周波数の微調整を行うことにより、位相差に応じてコンデンサに電荷をチャージしたりポンプしたりする動作を不要とし、大容量のコンデンサを用いるＬＰＦを周波数シンセサイザから省略できるようにする。また、Ｓ／Ｈ回路１１を用いた微調整によって局部発振周波数を精度良くロックさせることができるようにするとともに、ロックさせる周波数の制御精度を上げるためにアップ／ダウンカウンタ５のビット数を大きくする必要をなくし、局部発振周波数を所望の周波数に高速にロックさせることができるようにする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
局部発振周波数の局部発振信号を出力する局部発振回路と、
上記局部発振回路から出力される局部発振信号を指定された分周比で分周する可変分周器と、
上記可変分周器から出力される可変周波数の比較信号と基準発生器から出力される基準周波数の基準信号との位相差を検出し、検出した位相差に応じて、上記局部発振回路の発振制御用の信号を出力する位相比較器と、
上記位相比較器から出力される上記発振制御用の信号に基づいてカウント動作を行うアップ／ダウンカウンタと、
上記アップ／ダウンカウンタから出力されるカウント値をＤ／Ａ変換することによって電圧値を得て、当該電圧値を上記局部発振回路に供給するＤ／Ａ変換器と、
電圧値が時間的に常に定周期で変化する波形の非定常信号を生成する非定常信号生成回路と、
上記可変分周器から出力される上記比較信号に基づいて、サンプリングパルスを生成するパルス生成回路と、
上記パルス生成回路により生成された上記サンプリングパルスによって、上記非定常信号生成回路により生成された上記非定常信号の電圧値をサンプルホールドし、ホールドした電圧値を上記局部発振回路に供給するサンプルホールド回路とを備えたことを特徴とする周波数シンセサイザ。
【請求項２】
上記非定常信号生成回路は、上記基準信号を用いて上記非定常信号を生成することを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項３】
上記パルス生成回路は、上記可変分周器から出力される上記比較信号と、上記局部発振回路から出力される上記局部発振信号あるいは上記可変分周器による分周途中の信号に基づいて、上記サンプリングパルスを生成することを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項４】
上記局部発振回路は、複数のバラクタダイオードと、上記複数のバラクタダイオードの何れかを選択するスイッチとを備え、上記複数のバラクタダイオードの何れか１つまたは複数を選択してその容量値を変化させることによって上記局部発振周波数が変化するように成された回路であり、
上記局部発振回路から出力される上記局部発振信号の周波数をカウントする周波数カウンタと、
上記周波数カウンタでカウントされた上記局部発振信号の周波数と目標の周波数との大小を比較するとともに、上記局部発振回路がとり得る発振周波数の範囲をｎ（ｎは２以上の整数）分割した周波数範囲のうち、上記目標の周波数が属している周波数範囲の境界に当たる周波数と上記周波数カウンタでカウントされた上記局部発振信号の周波数との大小を比較する周波数比較器と、
上記周波数比較器による比較の結果に基づいて、上記スイッチの選択状態を切り替える制御回路とを備えたことを特徴とする請求項１に記載の周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は周波数シンセサイザに関し、特に、位相ロックループを用いた周波数シンセサイザに用いて好適なものである。
【背景技術】
【０００２】
一般に、無線通信機では、ＰＬＬ（Phase Locked Loop）を用いた周波数シンセサイザが用いられる。図８は、ＰＬＬを用いた周波数シンセサイザの一般的な構成を示す図である。図８に示すように、周波数シンセサイザは、基準発生器１０１、プログラマブルカウンタ（ＰＣ）１０２、位相比較器１０３、チャージポンプ回路１０４、ローパスフィルタ（ＬＰＦ）１０５および電圧制御発振器（ＶＣＯ）１０６を備えて構成されている。
【０００３】
基準発生器１０１は、基準周波数の基準信号を発生する。ＰＣ１０２は、ＶＣＯ１０６の出力周波数を指定された分周比で分周し、その結果を可変周波数の比較信号として位相比較器１０３に出力する。位相比較器１０３は、基準発生器１０１から出力される基準信号と、ＰＣ１０２から出力される比較信号との位相差を検出し、その検出結果に応じて、論理「Ｌ」または「Ｈ」の制御信号をＵｐ端子およびＤｏｗｎ端子より出力する。
【０００４】
チャージポンプ回路１０４は、位相比較器１０３のＵｐ端子およびＤｏｗｎ端子より出力される制御信号に基づいて、ＬＰＦ１０５を構成するコンデンサのチャージ動作またはポンプ動作を行う。図９は、チャージポンプ回路１０４の構成例を示す図である。図９に示すように、チャージポンプ回路１０４は、電源とＬＰＦ１０５との間に接続された第１のスイッチ１０４ａおよび、グランドとＬＰＦ１０５との間に接続された第２のスイッチ１０４ｂを備えており、位相比較器１０３のＵｐ端子、Ｄｏｗｎ端子より出力される制御信号に基づいて何れかのスイッチがＯＮとなる。
【０００５】
すなわち、比較信号の位相が基準信号の位相より遅れると、その位相差に応じたパルス幅を有する論理「Ｈ」の制御信号が位相比較器１０３のＵｐ端子から出力される。このとき位相比較器１０３のＤｏｗｎ端子には、論理「Ｌ」の制御信号が出力されている。これによってチャージポンプ回路１０４の第１のスイッチ１０４ａがＯＮとなり、ＬＰＦ１０５のコンデンサに電荷が供給（チャージ）される。
【０００６】
一方、比較信号の位相が基準信号の位相より進むと、その位相差に応じたパルス幅を有する論理「Ｈ」の制御信号が位相比較器１０３のＤｏｗｎ端子から出力される。このとき位相比較器１０３のＵｐ端子には、論理「Ｌ」の制御信号が出力されている。これによってチャージポンプ回路１０４の第２のスイッチ１０４ｂがＯＮとなり、ＬＰＦ１０５のコンデンサにチャージされていた電荷が放電（ポンプ）される。
【０００７】
ＬＰＦ１０５は、コンデンサと抵抗とを備えて構成されており、チャージポンプ回路１０４から出力される信号の高周波成分を除去してＶＣＯ１０６に出力する。ＶＣＯ１０６は、ＬＰＦ１０５から出力される信号の電圧に比例した周波数で発振し、局部発振信号として周波数シンセサイザの外部に出力するとともに、ＰＣ１０２に出力する。
【０００８】
ここで、比較信号の位相が基準信号の位相より遅れることにより、チャージポンプ回路１０４がＬＰＦ１０５に電荷をチャージすると、ＶＣＯ１０６の発振周波数は上昇する。このＶＣＯ１０６より出力される局部発振信号は、ＰＣ１０２に出力される。このとき、ＰＣ１０２より出力される比較信号の周波数は上昇し、基準信号との位相差が小さくなる。これにより、ＶＣＯ１０６より出力される局部発振信号の周波数は、基準信号の周波数に比例した所望の周波数に近づいていく。
【０００９】
一方、比較信号の位相が基準信号の位相より進むことによって、チャージポンプ回路１０４がＬＰＦ１０５の電荷を放電すると、ＶＣＯ１０６の発振周波数は下降する。このＶＣＯ１０６より出力される局部発振信号は、ＰＣ１０２に出力される。このとき、ＰＣ１０２より出力される比較信号の周波数は下降し、基準信号との位相差が小さくなる。これにより、ＶＣＯ１０６より出力される局部発振信号の周波数は、基準信号の周波数に比例した所望の周波数に近づいていく。
【００１０】
このように、周波数シンセサイザは、比較信号の周波数（ＶＣＯ１０６の出力周波数に比例した周波数）が基準信号の周波数より高くても低くても、最終的には、比較信号の周波数が基準信号の周波数に近づくように動作し、それによってＶＣＯ１０６の発振周波数は一定周波数にロックされる。このロック状態のときに、位相比較器１０３から出力される制御信号は、Ｕｐ端子およびＤｏｗｎ端子の両方とも論理「Ｌ」の信号とされる。
【００１１】
以上のように構成された周波数シンセサイザでは、位相比較器１０３で比較する周波数が低くなればなるほど、ＬＰＦ１０５を構成するコンデンサとしては容量値の大きなものを使用しなければならなくなる。そのため、ＬＰＦ１０５を半導体チップに集積化することが難しいという問題があった。これに対して、アップ／ダウンカウンタとＤ／Ａ変換器とを用いてＰＬＬ回路を構成する技術が提供されている（例えば、特許文献１参照）。この技術を用いれば、大容量のコンデンサを用いるＬＰＦをＰＬＬ回路から省略することができる。
【特許文献１】特開平９−１５２５６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、アップ／ダウンカウンタとＤ／Ａ変換器とを用いてＰＬＬ回路を構成した場合は、ロックさせる周波数の制御精度と処理速度とがカウンタのビット数によって制約を受けてしまうという問題があった。すなわち、Ｄ／Ａ変換器を使って定常状態に入ると、ロックループがオープンな状態となって或る期間は何も応答せず、そのような不感知範囲では発振周波数の制御がうまくできなくなってしまう。アップ／ダウンカウンタとＤ／Ａ変換器のビット数を大きくすれば制御精度を上げることができるが、処理速度が遅くなってしまうし、回路規模も大きくなってしまう。逆に、ビット数を小さくすれば処理速度は速くなるが、制御精度が落ちてしまう。
【００１３】
本発明は、このような問題を解決するために成されたものであり、ロックさせる周波数の制御精度と処理速度とを共に擬制にすることなく、ＰＬＬ回路の構成を１つの半導体チップに集積できるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
上記した課題を解決するために、本発明では、位相比較器から出力される発振制御用の信号に基づいてカウント動作を行うアップ／ダウンカウンタと、アップ／ダウンカウンタから出力されるカウント値をＤ／Ａ変換することによって電圧値を得て、当該電圧値を局部発振回路に供給するＤ／Ａ変換器とによって、局部発振周波数の粗調整を行う。また、電圧値が時間的に常に定周期で変化する波形の非定常信号を生成する非定常信号生成回路と、可変分周器から出力される比較信号に基づいてサンプリングパルスを生成するパルス生成回路と、サンプリングパルスによって非定常信号の電圧値をサンプルホールドし、ホールドした電圧値を局部発振回路に供給するサンプルホールド回路とによって、局部発振周波数の微調整を行う。
【００１５】
また、本発明の他の態様では、局部発振回路から出力される局部発振信号の周波数と目標の周波数との大小を比較するとともに、局部発振回路がとり得る発振周波数の範囲をｎ（ｎは２以上の整数）分割した周波数範囲のうち、目標の周波数が属している周波数範囲の境界に当たる周波数と周波数カウンタでカウントされた局部発振信号の周波数との大小を比較する周波数比較器と、周波数比較器による比較の結果に基づいてスイッチの選択状態を切り替える制御回路とにより、局部発振回路を構成するバラクタダイオードの容量値を大きく変化させて最も粗く局部発振周波数の調整を行う。その後、上述ようにアップ／ダウンカウンタとＤ／Ａ変換器とによって局部発振周波数の粗調整を行うとともに、非定常信号生成回路とパルス生成回路とサンプルホールド回路とによって局部発振周波数の微調整を行う。
【発明の効果】
【００１６】
上記のように構成した本発明によれば、アップ／ダウンカウンタとＤ／Ａ変換器とを用いて周波数シンセサイザを構成する方式をとっているので、基準信号と比較信号との位相差に応じてコンデンサに電荷をチャージしたりポンプしたりする動作は不要である。これにより、大容量のコンデンサを用いるＬＰＦを周波数シンセサイザから省略することができ、１つの半導体チップ上に周波数シンセサイザを集積することができる。また、本発明によれば、アップ／ダウンカウンタを用いた局部発振周波数の調整は粗く行われ、局部発振周波数の微調整はサンプルホールド回路を用いて行われる。そのため、ロックさせる周波数の制御精度を上げるためにアップ／ダウンカウンタのビット数を大きくする必要がなく、局部発振周波数を所望の周波数に高速にロックさせることができる。しかも、サンプルホールド回路を用いた微調整によって、局部発振周波数を精度良くロックさせることができる。サンプルホールド回路用のコンデンサの容量は数ｐＦ（ピコ・ファラド）でよいので、半導体チップ上に容易に集積することができる。
【発明を実施するための最良の形態】
【００１７】
（第１の実施形態）
以下、本発明の一実施形態を図面に基づいて説明する。図１は、第１の実施形態による周波数シンセサイザの全体構成例を示す図である。図１に示すように、本実施形態の周波数シンセサイザは、水晶発振回路１、基準分周器２、プログラマブルカウンタ（ＰＣ）３、位相比較器４、アップ／ダウンカウンタ５、Ｄ／Ａ変換器６、加算器７、電圧制御発振器（ＶＣＯ）８、非定常波生成回路９、パルス生成回路１０、サンプルホールド（Ｓ／Ｈ）回路１１およびバッファ１２を備えて構成されている。
【００１８】
これらの各構成１〜１２は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセス、あるいはＢｉＣＭＯＳ（Bipolar-CMOS）プロセスにて全て同じ半導体チップ上に集積されている。なお、本実施形態において、これら各構成１〜１２の全てを１チップに集積することは必須でない。
【００１９】
水晶発振回路１は、所定の周波数の信号を発生する。基準分周器２は、水晶発振回路１から出力される信号の周波数を固定の分周比で分周し、基準周波数の基準信号ｆｒを発生する。この水晶発振回路１および基準分周器２によって、本発明の基準発生器が構成されている。ＰＣ３は、本発明の可変分周器に相当するものであり、ＶＣＯ８から出力される局部発振信号の周波数を指定された分周比で分周し、その結果を可変周波数の比較信号ｆｖとして位相比較器４に出力する。
【００２０】
位相比較器４は、基準分周器２から出力される基準信号ｆｒと、ＰＣ３から出力される比較信号ｆｖとの位相差を検出し、検出した位相差に応じて、ＶＣＯ８の発振制御用の信号をＵｐ端子およびＤｏｗｎ端子より出力する。Ｕｐ端子およびＤｏｗｎ端子より出力される発振制御用の信号は、論理「Ｌ」または「Ｈ」の信号である。
【００２１】
すなわち、比較信号ｆｖの位相が基準信号ｆｒの位相より遅れると、位相比較器４は、その位相差に応じたパルス幅を有する論理「Ｈ」の制御信号をＵｐ端子から出力する。このとき位相比較器４は、Ｄｏｗｎ端子から論理「Ｌ」の制御信号を出力する。一方、比較信号ｆｖの位相が基準信号ｆｒの位相より進むと、位相比較器４は、その位相差に応じたパルス幅を有する論理「Ｈ」の制御信号をＤｏｗｎ端子から出力する。このとき位相比較器４は、Ｕｐ端子から論理「Ｌ」の制御信号を出力する。また、比較信号ｆｖの位相と基準信号ｆｒの位相とが同期すると、位相比較器４は、Ｕｐ端子およびＤｏｗｎ端子の双方から論理「Ｌ」の制御信号を出力する。
【００２２】
アップ／ダウンカウンタ５は、位相比較器４のＵｐ端子およびＤｏｗｎ端子から出力される論理「Ｈ」の御用信号に基づいてカウント動作を行う。すなわち、位相比較器４のＵｐ端子から論理「Ｈ」の制御信号が出力されている間は、アップ／ダウンカウンタ５はカウントアップ動作を行う。一方、位相比較器４のＤｏｗｎ端子から論理「Ｈ」の制御信号が出力されている間は、アップ／ダウンカウンタ５はカウントダウン動作を行う。なお、本実施形態のアップ／ダウンカウンタ５は、発振周波数の制御精度を良くすることを目的としてビット数を大きなものとする必要はない。
【００２３】
Ｄ／Ａ変換器６は、アップ／ダウンカウンタ５から出力されるカウント値をＤ／Ａ変換することによって電圧値を得て、得られた電圧値を、加算器７を介してＶＣＯ８に供給する。ＶＣＯ８は、本発明の局部発振回路に相当するものであり、加算器７から供給される電圧値に比例した周波数で発振し、その結果得られる局部発振周波数の信号を局部発振信号ｆｏとして周波数シンセサイザの外部に出力するとともに、ＰＣ３に出力する。
【００２４】
非定常波生成回路９は、本発明の非定常信号生成回路に相当するものであり、例えば図２（ａ）に示すように、基準分周器２より出力される基準信号ｆｒを積分して、三角波を生成する。ここで生成する三角波は、電圧値が時間的に常に一定の割合で変化する波形の非定常信号である。
【００２５】
なお、本実施形態では三角波を生成する例について説明しているが、電圧値が時間的に常に定周期で変化する波形の信号であれば、これ以外の波形の信号であってもよい。例えば、図２（ｂ）に示すようにのこぎり波を生成するようにしても良い。また、本実施形態では基準信号ｆｒを積分することによって非定常信号を生成しているが、非定常信号の生成法はこれに限定されるものではない。
【００２６】
パルス生成回路１０は、ＰＣ３から出力される比較信号ｆｖと、ＶＣＯ８から出力される局部発振信号ｆｏとに基づいて、Ｓ／Ｈ回路１１をサンプルホールドするためのサンプリングパルスＳＰを生成する。図３は、パルス生成回路１０の一構成例を示す図である。また、図４は、図３のように構成したパルス生成回路１０の動作を説明するためのタイミングチャートである。
【００２７】
図３（ａ）に示すように、パルス生成回路１０は、例えば、Ｄ型フリップフロップ２１とＡＮＤ回路２２とを備えて構成されている。Ｄ型フリップフロップ２１は、データ入力端子ＤにＰＣ３からの比較信号ｆｖを入力し、クロック端子ＣＫにＶＣＯ８からの局部発振信号ｆｏを入力する。図４に示すように、局部発振信号ｆｏは、比較信号ｆｖに比べて周期の短い信号であり、これをＤ型フリップフロップ２１の動作クロックとして用いる。これにより、データ入力端子Ｄに入力された比較信号ｆｖは、局部発振信号ｆｏの１周期だけ遅れて正の出力端子Ｑから出力される。また、その反転信号が負の出力端子Ｑバーから出力される。ＡＮＤ回路２２は、ＰＣ３から出力される比較信号ｆｖと、Ｄ型フリップフロップ２１の負の出力端子Ｑバーから出力される信号との論理積をとることにより、比較信号ｆｖが「Ｈ」の期間中において局部発振信号ｆｏの周期で只１回のみ論理「Ｈ」となるワンショットのサンプリングパルスＳＰを発生する。
【００２８】
なお、ここではＤ型フリップフロップ２１の動作クロックとして局部発振信号ｆｏを用いる例について説明したが、これに限定されない。比較信号ｆｖに同期していて、当該比較信号ｆｖよりも周期の短い信号であれば、局部発振信号ｆｏ以外の信号を用いても良い。例えば、そのような信号を別のタイミング発生回路（図示せず）で生成するようにしても良い。
【００２９】
また、パルス生成回路１０は、ＰＣ３から出力される比較信号ｆｖと、ＶＣＯ８から出力される局部発振信号ｆｏをＰＣ３で分周している途中の信号（例えば、ＰＣ３が備える１／ｎプリスケーラ（ｎは１６，３２，６４など）の出力信号）とに基づいてサンプリングパルスＳＰを生成するようにしても良い。ＰＣ３での分周比が大きいと、サンプリングパルスＳＰのデューティが大きくなり、パルス幅がヒゲのように極めて細くなる。そのため、パルス信号が見えなくなってしまうこともあるので、分周比が小さい段階のプリスケーラ出力を用いることで、サンプリングパルスＳＰのパルス幅をある程度大きくすることができる。
【００３０】
また、ＰＣ３での分周途中の信号を用いる代わりに、図３（ｂ）に示すように、複数のＤ型フリップフロップ２１を縦続接続するようにしても良い。このようにした場合も、サンプリングパルスＳＰのパルス幅をある程度大きくすることができる。ＰＣ３での分周途中の信号を用いる場合は、サンプリングパルスＳＰのパルス幅が分周比によって変わるので、パルス幅の安定化という点ではＤ型フリップフロップ２１を多段接続する構成の方が好ましい。ただし、パルス幅が分周比によって変わるといっても、周波数範囲が狭いので、パルス幅の変化量は殆ど無視できる。
【００３１】
Ｓ／Ｈ回路１１は、パルス生成回路１０により生成されたサンプリングパルスＳＰによって、非定常波生成回路９により生成された三角波信号の電圧値をサンプルホールドし、ホールドした電圧値を、バッファ１２および加算器７を介してＶＣＯ８に供給する。加算器７は、Ｄ／Ａ変換器６から供給される電圧値と、Ｓ／Ｈ回路１１からバッファ１２を介して供給される電圧値とを加算し、加算した結果の電圧値をＶＣＯ８に供給する。
【００３２】
以上のような周波数シンセサイザにおいて、位相比較器４、アップ／ダウンカウンタ５およびＤ／Ａ変換器６を経由するループによって第１のロックループが形成される。また、非定常波生成回路９、パルス生成回路１０およびＳ／Ｈ回路１１を経由するループによって第２のロックループが形成される。
【００３３】
次に、上記のように構成した第１の実施形態による周波数シンセサイザの動作を説明する。図５は、第１の実施形態による周波数シンセサイザの動作を説明するための図であり、図５（ａ）は第１のロックループによる動作を示し、図５（ｂ）は第２のロックループによる動作を示している。
【００３４】
第１のロックループにおいて、位相比較器４は、基準分周器２から出力される基準信号ｆｒと、ＰＣ３から出力される比較信号ｆｖとの位相差を検出する。比較信号ｆｖの位相が基準信号ｆｒの位相より遅れると、その位相差に応じたパルス幅を有する論理「Ｈ」の制御信号が位相比較器４のＵｐ端子から出力される。このとき位相比較器４のＤｏｗｎ端子には、論理「Ｌ」の制御信号が出力されている。
【００３５】
位相比較器４のＵｐ端子から出力された論理「Ｈ」の制御信号と、Ｄｏｗｎ端子から出力された論理「Ｌ」の制御信号は、アップ／ダウンカウンタ５に入力される。アップ／ダウンカウンタ５は、位相比較器４のＵｐ端子から入力される論理「Ｈ」の制御信号に同期して、カウントアップ動作を行う。そして、カウントアップされたカウント値がＤ／Ａ変換器６によりＤ／Ａ変換され、これによって得られた電圧値が加算器７を介してＶＣＯ８に出力される。
【００３６】
このようなアップ／ダウンカウンタ５のカウントアップ動作によって、Ｄ／Ａ変換器６から出力される電圧値が上昇すると、それに伴ってＶＣＯ８の発振周波数は上昇する。そのため、ＶＣＯ８からＰＣ３にフィードバックされる局部発振信号ｆｏの周波数が上昇し、これを分周した比較信号ｆｖの周波数も上昇する。これにより、基準信号ｆｒの周波数よりも低かった比較信号ｆｖの周波数が、当該基準信号ｆｒの周波数に近づいていく。その結果、ＶＣＯ８より出力される局部発振信号ｆｏの周波数は、基準信号ｆｒの周波数に比例した所望の周波数に近づいていく。
【００３７】
一方、比較信号ｆｖの位相が基準信号ｆｒの位相より進むと、その位相差に応じたパルス幅を有する論理「Ｈ」の制御信号が位相比較器４のＤｏｗｎ端子から出力される。このとき位相比較器４のＵｐ端子には、論理「Ｌ」の制御信号が出力されている。
【００３８】
位相比較器４のＵｐ端子から出力された論理「Ｌ」の制御信号と、Ｄｏｗｎ端子から出力された論理「Ｈ」の制御信号は、アップ／ダウンカウンタ５に入力される。アップ／ダウンカウンタ５は、位相比較器４のＤｏｗｎ端子から入力される論理「Ｈ」の制御信号に同期して、カウントダウン動作を行う。そして、カウントダウンされたカウント値がＤ／Ａ変換器６によりＤ／Ａ変換され、これによって得られた電圧値が加算器７を介してＶＣＯ８に出力される。
【００３９】
このようなアップ／ダウンカウンタ５のカウントダウン動作によって、Ｄ／Ａ変換器６から出力される電圧値が下降すると、それに伴ってＶＣＯ８の発振周波数は下降する。そのため、ＶＣＯ８からＰＣ３にフィードバックされる局部発振信号ｆｏの周波数が下降し、これを分周した比較信号ｆｖの周波数も下降する。これにより、基準信号ｆｒの周波数よりも高かった比較信号ｆｖの周波数が、当該基準信号ｆｒの周波数に近づいていく。その結果、ＶＣＯ８より出力される局部発振信号ｆｏの周波数は、基準信号ｆｒの周波数に比例した所望の周波数に近づいていく。
【００４０】
このように、周波数シンセサイザは、図５（ａ）に示すように、比較信号ｆｖの周波数が基準信号ｆｒの周波数より高くても低くても、比較信号ｆｖの周波数が基準信号ｆｒの周波数に近づくように動作する。そして、最終的には位相比較器４から出力される制御信号は、Ｕｐ端子およびＤｏｗｎ端子の両方とも論理「Ｌ」となり、アップ／ダウンカウンタ５のカウント動作が停止して、一定のカウント値が出力されることとなる。
【００４１】
ただし、本実施形態においてアップ／ダウンカウンタ５のビット数はそれほど大きくなく、周波数の分解能があまり高くない。そのため、発振周波数調整の処理速度は速くできるものの、比較信号ｆｖの周波数を基準信号ｆｒの周波数に精度よく一致させることは難しい。本実施形態では、比較信号ｆｖの周波数を基準信号ｆｒの周波数に精度よく一致させるために、Ｓ／Ｈ回路１１を用いた第２のロックループで発振周波数の微調整を行っている。
【００４２】
すなわち、基準分周器２より出力される基準信号ｆｒが非定常波生成回路９により積分されて、三角波信号が生成される。また、パルス生成回路１０により、比較信号ｆｖに同期したサンプリングパルスＳＰが生成される。そして、図５（ｂ）に示すように、パルス生成回路１０により生成されたサンプリングパルスＳＰによって、非定常波生成回路９により生成された三角波信号の電圧値がＳ／Ｈ回路１１によりサンプルホールドされ、ホールドされた電圧値が、バッファ１２をおよび加算器７を介してＶＣＯ８に供給される。
【００４３】
このようなサンプルホールド動作によって、バッファ１２から出力される電圧値が例えば上昇すると、それに伴ってＶＣＯ８の発振周波数は上昇する。そのため、ＶＣＯ８からＰＣ３にフィードバックされる局部発振信号ｆｏの周波数が上昇し、これを分周した比較信号ｆｖの周波数も上昇する。これにより、基準信号ｆｒの周波数よりも低かった比較信号ｆｖの周波数が、当該基準信号ｆｒの周波数に近づいていく。その結果、ＶＣＯ８より出力される局部発振信号ｆｏの周波数は、基準信号ｆｒの周波数に比例した所望の周波数に近づいていく。
【００４４】
また、バッファ１２から出力される電圧値が下降すると、それに伴ってＶＣＯ８の発振周波数は下降する。そのため、ＶＣＯ８からＰＣ３にフィードバックされる局部発振信号ｆｏの周波数が下降し、これを分周した比較信号ｆｖの周波数も下降する。これにより、基準信号ｆｒの周波数よりも高かった比較信号ｆｖの周波数が、当該基準信号ｆｒの周波数に近づいていく。その結果、ＶＣＯ８より出力される局部発振信号ｆｏの周波数は、基準信号ｆｒの周波数に比例した所望の周波数に近づいていく。
【００４５】
実際は、アップ／ダウンカウンタ５からＤ／Ａ変換器６を介して供給される電圧値と、Ｓ／Ｈ回路１１からバッファ１２を介して供給される電圧値とが加算器７にて加算され、加算した結果の電圧値がＶＣＯ８に供給される。すなわち、アップ／ダウンカウンタ５によって粗調整された電圧値に対して、Ｓ／Ｈ回路１１によって微調整された電圧値が加算され、その加算結果の電圧値によってＶＣＯ８の発振周波数が制御される。
【００４６】
そして、最終的に比較信号ｆｖの位相は基準信号ｆｒの位相と完全に同期して、ＶＣＯ８の発振周波数は一定周波数にロックされる。非ロック状態のときは、比較信号ｆｖの周期毎にサンプルホールドされる電圧値Ｖ１，Ｖ２，Ｖ３，・・・は異なる値となっているが、ロック状態になると、この電圧値が一定となる。また、サンプリングパルスＳＰの時間間隔も一定となる。
【００４７】
以上詳しく説明したように、第１の実施形態では、アップ／ダウンカウンタ５を用いて第１のロックループを形成するとともに、Ｓ／Ｈ回路１１を用いて第２のロックループを形成する。そして、第１のロックループによって局部発振周波数の粗調整を行うとともに、第２のロックループによって局部発振周波数の微調整を行うようにした。このように、アップ／ダウンカウンタ５を用いて周波数シンセサイザを構成する方式をとっているので、基準信号ｆrと比較信号ｆｖとの位相差に応じてコンデンサに電荷をチャージしたりポンプしたりする動作が不要で、大容量のコンデンサを用いるＬＰＦを周波数シンセサイザから省略することができる。
【００４８】
また、第１の実施形態によれば、ロックさせる局部発振周波数の制御精度を上げるためにアップ／ダウンカウンタ５のビット数を大きくする必要がなく、局部発振周波数を所望の周波数に高速にロックさせることができる。しかも、Ｓ／Ｈ回路１１を用いた微調整によって、局部発振周波数を精度良くロックさせることができる。以上より、ロックさせる局部発振周波数の制御精度と処理速度とを共に擬制にすることなく、周波数シンセサイザの構成を１つの半導体チップに集積することができる。
【００４９】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図６は、第２の実施形態による周波数シンセサイザの全体構成例を示す図である。なお、この図６において、図１に示した符号と同一の符号を付したものは同一の機能を有するものであるので、ここでは重複する説明を省略する。なお、図６に示す構成は全て、例えばＣＭＯＳプロセス、あるいはＢｉＣＭＯＳプロセスにて同じ半導体チップ上に集積されている。ただし、本実施形態において、図６に示す構成の全てを１チップに集積することは必須でない。
【００５０】
第２の実施形態において、ＶＣＯ８には、容量値の異なる複数のバラクタダイオード３１−１〜３１−8と、当該複数のバラクタダイオード３１−１〜３１−8の何れかを選択する複数のスイッチ３２−１〜３２−8と、容量値の異なる複数の共振コンデンサ３３−１〜３３−8と、当該複数の共振コンデンサ３３−１〜３３−8の何れかを選択する複数のスイッチ３４−１〜３４−8と、共振コイル３５と、バッファ３６とが接続されている。
【００５１】
複数のバラクタダイオード３１−１〜３１−8は、複数のスイッチ３２−１〜３２−8からスイッチＳＷ１を介して加算器７に接続されるとともに、スイッチＳＷ２を介して固定電圧の電源４０に接続されている。スイッチＳＷ１とスイッチＳＷ２は、後述する制御回路３９の制御によって、必ず一方がオンのときは他方がオフとなるように制御される。すなわち、スイッチＳＷ１がオンのときにスイッチＳＷ２はオフ、スイッチＳＷ２がオンのときにスイッチＳＷ１はオフとなる。
【００５２】
複数のスイッチ３２−１〜３２−8は、制御回路３９の制御によって、その何れかが選択的にオンとされる。ここで、スイッチ３２−１とスイッチ３２−５、スイッチ３２−２とスイッチ３２−６、スイッチ３２−３とスイッチ３２−７、スイッチ３２−４とスイッチ３２−８の組は各々同期してオンまたはオフとなる。同様に、複数の共振コンデンサ３３−１〜３３−8とグランドとの間に接続されたスイッチ３４−１とスイッチ３４−５、スイッチ３４−２とスイッチ３４−６、スイッチ３４−３とスイッチ３４−７、スイッチ３４−４とスイッチ３４−８の組は各々同期してオンまたはオフとなる。
【００５３】
第２の実施形態では、容量値の異なる複数のバラクタダイオード３１−１〜３１−8の中からスイッチ３２−１〜３２−8により何れかを選択するとともに、選択したバラクタダイオードの容量値を加算器７からの印加電圧によって変化させることで、ＶＣＯ８の局部発振周波数が変化するように構成している。具体的には、まず複数のバラクタダイオード３１−１〜３１−8の中から適当な容量値のものを選択することによりＶＣＯ８の局部発振周波数を粗調整する。その後、その選択したバラクタダイオードの容量値を加算器７からの印加電圧によって変化させることで、ＶＣＯ８の局部発振周波数を細かく調整していく。
【００５４】
複数のバラクタダイオード３１−１〜３１−8の中から何れかを選択する際は、スイッチＳＷ２をオンとする。スイッチＳＷ２がオンのときは、スイッチ３２−１〜３２−8を介してバラクタダイオード３１−１〜３１−8に供給される電圧は電源４０の固定電圧となるが、複数のスイッチ３２−１〜３２−8の何れかを選択的にオンとすることにより、ＶＣＯ８に繋がるバラクタダイオードの容量値を可変とすることができる。これにより、ＶＣＯ８の局部発振周波数が変化する。
【００５５】
また、複数のバラクタダイオード３１−１〜３１−8の中から何れかを選択した後は、スイッチＳＷ１をオンとする。スイッチＳＷ１がオンになっていると、加算器７から出力された電圧がスイッチ３２−１〜３２−8を介してバラクタダイオード３１−１〜３１−8に対して逆方向にかけられ、ダイオードの持っているコンデンサ容量（接合容量）が変化する。ここで、ロック時以外は、加算器７から出力される電圧値は変化している。この電圧の変化によってバラクタダイオード３１−１〜３１−8の容量値を可変とし、ＶＣＯ８の発振周波数を変化させることができる。
【００５６】
第２の実施形態では、第１の実施形態で説明したアップ／ダウンカウンタ５を用いた第１のロックループと、Ｓ／Ｈ回路１１を用いた第２のロックループに加えて、次のような第３のロックループを備えている。第３のロックループは、周波数カウンタ３７と、周波数比較器３８と、制御回路３９とを備えている。
【００５７】
周波数カウンタ３７は、ＶＣＯ８からバッファ３６を介して出力される局部発振信号ｆｏの周波数（以下、局部発振周波数ｆｏと記す）をカウントする。周波数比較器３８は、周波数カウンタ３７でカウントされた局部発振周波数ｆｏと、周波数シンセサイザで最終的に収束させたい目標の周波数ｆｐとの大小を比較し、その比較結果を制御回路３９に伝える。ここで、目標の周波数ｆｐは、図示しないマイコンあるいはＤＳＰ（Digital Signal Processor）から周波数比較器３８に供給される。
【００５８】
また、周波数比較器３８は、ＶＣＯ８がとり得る発振周波数の範囲をｎ（ｎは２以上の整数）分割した周波数範囲のうち、目標の周波数ｆｐが属している周波数範囲の境界に当たる周波数ｆmin，ｆmaxと、周波数カウンタ３７でカウントされた局部発振周波数ｆｏとの大小を比較し、その比較結果を制御回路３９に伝える。ここで、目標の周波数ｆｐが属している周波数範囲の境界に当たる周波数ｆmin，ｆmaxも、図示しないマイコンあるいはＤＳＰから周波数比較器３８に供給される。
【００５９】
例えば、本実施形態の周波数シンセサイザをＦＭラジオ受信機に適用する場合には、図７に示すように、ＦＭの受信周波数範囲（７６〜１０８ＭＨｚ）を４つの周波数範囲ｆ１〜ｆ４に４等分する。ここで、目標の周波数ｆｐが８５ＭＨｚであったとすると、周波数比較器３８は、局部発振周波数ｆｏと目標の周波数ｆｐ（＝８５ＭＨｚ）との大小を比較し、その比較結果を制御回路３９に伝える。また、周波数比較器３８は、当該目標の周波数ｆｐが属している周波数範囲ｆ２の境界に当たる周波数ｆmin（＝８４ＭＨｚ），ｆmax（＝９２ＭＨｚ）と局部発振周波数ｆｏとの大小を比較し、その比較結果を制御回路３９に伝える。
【００６０】
制御回路３９は、周波数比較器３８から供給される比較結果の信号に基づいて、スイッチ３２−１〜３２−8，３４−１〜３４−8，ＳＷ１，ＳＷ２の選択状態を切り替える。最初は、制御回路３９はスイッチＳＷ２をオンにするとともに、例えばスイッチ３２−１，３２−５，３４−１，３４−５をオンとし、その他のスイッチをオフとする。この状態は、最も低い周波数範囲ｆ１を選択した状態である。
【００６１】
この状態で、周波数比較器３８は、局部発振周波数ｆｏと目標の周波数ｆｐ（＝８５ＭＨｚ）との大小を比較するとともに、目標の周波数ｆｐが属する周波数範囲ｆ２の境界に当たる周波数ｆmin（＝８４ＭＨｚ），ｆmax（＝９２ＭＨｚ）と局部発振周波数ｆｏとの大小を比較し、その比較結果を制御回路３９に伝える。ここで、制御回路３９は、ｆmin＜ｆｏ＜ｆmaxの条件が成り立つかどうかを判定し、成り立たないときは、スイッチＳＷ２はオンにしたまま、局部発振周波数ｆｏと目標の周波数ｆｐとの大小関係に応じてスイッチ３２−１〜３２−8，３４−１〜３４−8の選択状態を切り替える。
【００６２】
ここでは、ｆｏ＜ｆｐとなるので、局部発振周波数ｆｏを大きくして目標の周波数ｆｐに近づけるために、スイッチ３２−１，３２−５，３４−１，３４−５をオフにしてスイッチ３２−２，３２−６，３４−２，３４−６をオンに切り替える。この切り替え後の状態は、２番目の周波数範囲ｆ２を選択した状態である。これにより、ＶＣＯ８に繋がるバラクタダイオードの容量値が大きく変化し、ＶＣＯ８の局部発振周波数ｆｏが大きく変化する。
【００６３】
この状態で、周波数比較器３８は、局部発振周波数ｆｏと目標の周波数ｆｐとの大小を比較するとともに、周波数範囲ｆ２の境界に当たる周波数ｆmin，ｆmaxと局部発振周波数ｆｏとの大小を比較し、その比較結果を制御回路３９に伝える。ここで、制御回路３９は、ｆmin＜ｆｏ＜ｆmaxの条件が成り立つかどうかを判定する。ここでは、この条件が成り立つので、スイッチ３２−２，３２−６，３４−２，３４−６をオンにしたまま、スイッチＳＷ２をオフ、スイッチＳＷ１をオンに切り替える。これにより、バラクタダイオード３１−２，３１−６が選択された状態となる。
【００６４】
スイッチＳＷ１がオンになってバラクタダイオード３１−２，３１−６が選択された状態では、加算器７から出力された電圧がスイッチＳＷ１，３２−２，３２−６を介してバラクタダイオード３１−２，３１−６に印加される。これにより、加算器７から出力される電圧の変化によってバラクタダイオード３１−２，３１−６の容量値が変化し、ＶＣＯ８の局部発振周波数ｆｏが少しずつ変化していく。
【００６５】
なお、ここでは、最も低い周波数範囲ｆ１から大きい周波数範囲ｆ２，ｆ３，ｆ４へと順に切り替えていく例について説明したが、この切り替えの順番は単なる一例に過ぎない。また、ここではＦＭの受信周波数範囲を４つの周波数範囲ｆ１〜ｆ４に４等分しているが、必ずしも等分でなくても良い。
【００６６】
以上のように構成した第２の実施形態による周波数シンセサイザでは、周波数カウンタ３７、周波数比較器３８および制御回路３９を用いた第３のロックループによって、最も粗く局部発振周波数の調整を行う。すなわち、４等分した周波数範囲ｆ１〜ｆ４の何れかを特定し、その特定した周波数範囲内でＶＣＯ８が発振するように、複数のバラクタダイオード３１−１〜３１−8の中から何れかをスイッチ３２−１〜３２−8により選択する。
【００６７】
そして、アップ／ダウンカウンタ５を用いた第１のロックループによって、第３のロックループで選択したバラクタダイオードの接合容量をおおまかに変化させることによって局部発振周波数ｆｏの粗調整（第３のロックループによる調整よりは細かい調整）を行うとともに、Ｓ／Ｈ回路１１を用いた第２のロックループによって、第３のロックループで選択したバラクタダイオードの接合容量を細かく変化させることによって局部発振周波数ｆｏの微調整を行う。
【００６８】
以上詳しく説明したように、第２の実施形態によれば、アップ／ダウンカウンタ５や周波数カウンタ３７を用いて周波数シンセサイザを構成する方式をとっているので、基準信号ｆrと比較信号ｆｖとの位相差に応じてコンデンサに電荷をチャージしたりポンプしたりする動作が不要で、大容量のコンデンサを用いるＬＰＦを周波数シンセサイザから省略することができる。
【００６９】
また、第２の実施形態によれば、ロックさせる局部発振周波数の制御精度を上げるためにカウンタ５，３７のビット数を大きくする必要がなく、局部発振周波数を所望の周波数に高速にロックさせることができる。第２の実施形態では、第３のロックループで局部発振周波数のおおまかな範囲を特定し、その範囲内に絞って第１のロックループで局部発振周波数を粗調整しているので、第１の実施形態に比べて更に高速にロックさせることができる。しかも、Ｓ／Ｈ回路１１を用いた第２のロックループによる微調整によって、局部発振周波数を精度良くロックさせることができる。
【００７０】
以上より、ロックさせる局部発振周波数の制御精度と処理速度とを共に擬制にすることなく、周波数シンセサイザの構成を１つの半導体チップに集積することができる。特に、第２の実施形態では、バラクタダイオードを用いて局部発振周波数の調整を行う形式の周波数シンセサイザに関して、バラクタダイオードを含む周波数シンセサイザの構成を１つの半導体チップに集積することができる。
【００７１】
なお、ここでは周波数を４分割する例について説明したが、これは単なる一例に過ぎない。分割数が１の場合（分割しない場合）は実質的に第１の実施形態と同様となるので、分割数は２以上とするが、第３のロックループでは第１のロックループよりも粗く周波数の調整を行う趣旨に鑑みて、分割数はあまり多くし過ぎないようにするのが好ましい。
【００７２】
また、ＶＣＯ８に対して容量値の異なる複数のバラクタダイオード３１−１〜３１−8を接続し、何れか一対のバラクタダイオードをスイッチ３２−１〜３２−8により選択する例について説明したが、本発明はこれに限定されない。バラクタダイオード３１−１〜３１−8の容量値は全て同じであっても良い。この場合は、スイッチ３２−１〜３２−8により何れか一対のみのバラクタダイオードを選択するのではなく、一対または複数対のバラクタダイオードを選択することにより、ＶＣＯ８に繋がるバラクタダイオードの総容量値を可変とすることができる。
【００７３】
同様に、ＶＣＯ８に対して接続される複数の共振コンデンサ３３−１〜３３−8に関しても、その容量値を全て同じとし、一対または複数対の共振コンデンサを選択することにより、ＶＣＯ８に繋がる共振コンデンサの総容量値を可変とすることができる。このようにすれば、１つ１つのバラクタダイオードや共振コンデンサの容量値を大きくしなくても、ＶＣＯ８に繋がる総容量値を大きくすることも可能となるので、半導体チップ上に容易に集積することができる。
【００７４】
また、上記第１および第２の実施形態では、ＶＣＯ８に供給される電圧が上昇するとＶＣＯ８の発振周波数が上昇し、ＶＣＯ８に供給される電圧が下降するとＶＣＯ８の発振周波数が下降する周波数シンセサイザの例について説明したが、これとは逆に、ＶＣＯ８に供給される電圧が上昇するとＶＣＯ８の発振周波数が下降し、ＶＣＯ８に供給される電圧が下降するとＶＣＯ８の発振周波数が上昇する周波数シンセサイザにも本発明を適用することが可能である。
【００７５】
その他、上記第１および第２の実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【産業上の利用可能性】
【００７６】
本発明は、位相ロックループを用いた周波数シンセサイザに有用である。
【図面の簡単な説明】
【００７７】
【図１】第１の実施形態による周波数シンセサイザの全体構成例を示す図である。
【図２】非定常波生成回路により基準信号から三角波信号を生成することを説明するための波形図である。
【図３】パルス生成回路の一構成例を示す図である。
【図４】図３のように構成したパルス生成回路の動作を説明するためのタイミングチャートである。
【図５】第１の実施形態による周波数シンセサイザの動作を説明するための図であり、図５（ａ）は第１のロックループによる動作を示し、図５（ｂ）は第２のロックループによる動作を示す図である。
【図６】第２の実施形態による周波数シンセサイザの全体構成例を示す図である。
【図７】第２の実施形態による第３のロックループで使用する周波数の分割例を示す図である。
【図８】従来の周波数シンセサイザの全体構成例を示す図である。
【図９】チャージポンプ回路の構成例を示す図である。
【符号の説明】
【００７８】
１  水晶発振回路
２  基準分周器
３  プログラムカウンタ（ＰＣ）
４  位相比較器
５  アップ／ダウンカウンタ
６  Ｄ／Ａ変換器
７  加算器
８  電圧制御発振器（ＶＣＯ）
９  非定常波生成回路
１０  パルス生成回路
１１  Ｓ／Ｈ回路
１２  バッファ
３１−１〜３１−8  バラクタダイオード
３２−１〜３２−8  スイッチ
３７  周波数カウンタ
３８  周波数比較器
３９  制御回路
４０  電源
ＳＷ１，ＳＷ２  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007142791.tif 000009
【図８】
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【図９】
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