(57)【要約】【課題】伝送フォーマット毎に送受信モジュールを用意することなく、１つの送受信モジュールで簡単な構成で複数の伝送フォーマットに対応できるようにすること。【解決手段】送受信モジュール１は、ホスト機器側から無線送信された第一の伝送フォーマットのデジタルオーディオ信号を受信してベースバンド信号に変換する送受信回路１１と、この送受信回路１１から出力されたベースバンド信号から第一の伝送フォーマットのデジタルオーディオ信号を再生するベースバンド処理部１２と、ベースバンド処理部１２から出力された第一の伝送フォーマットのデジタルオーディオ信号を第二の伝送フォーマットに変換する変換回路１３とを備える。変換回路１３は、オーディオデータ信号の１／２フレームに１ビット加算したデータ長に相当する段数を有するシフトレジスタ１３−１〜１３−１７で構成される。【選択図】図１
2007235861.tif 000002
【特許請求の範囲】
【請求項１】
Ｌチャンネルのオーディオデータ及びＲチャンネルのオーディオデータをチャンネル単位で交互にシリアル配置してなるオーディオデータ信号と、前記オーディオデータ信号のチャンネルを識別するためのＬＲチャンネル選択信号と、前記オーディオデータ信号のビットデータを識別するためのビットクロックとからなるデジタルオーディオ信号を、第一の伝送フォーマットに基づいた形式で出力するオーディオ信号回路と、
前記オーディオデータ信号、前記ＬＲチャンネル選択信号及び前記ビットクロックからなるデジタルオーディオ信号が、前記第一の伝送フォーマットと異なる第二の伝送フォーマットに基づいた形式となるように、少なくとも前記オーディオデータ信号を遅延させる変換回路と、
を具備したことを特徴とする送受信モジュール。
【請求項２】
前記第一の伝送フォーマットは、前記ＬＲチャンネル選択信号の立上りタイミングと前記オーディオデータ信号のＬチャンネルの先頭ビットデータとが同期し、前記ＬＲチャンネル選択信号の立下りタイミングと前記オーディオデータ信号のＲチャンネルの先頭ビットデータとが同期する左詰めフォーマットであり、
前記第二の伝送フォーマットは、前記ＬＲチャンネル選択信号の立下りタイミングに対して前記オーディオデータ信号のＬチャンネルの先頭ビットデータが１ビット遅延し、前記ＬＲチャンネル選択信号の立上りタイミングに対して前記オーディオデータ信号のＲチャンネルの先頭ビットデータが１ビット遅延するＩ２Ｓフォーマットであることを特徴とする請求項１記載の送受信モジュール。
【請求項３】
前記変換回路は、前記オーディオデータ信号の１／２フレームに１ビット加算したデータ長に相当する段数を有するシフトレジスタで構成されたことを特徴とする請求項１又は請求項２記載の送受信モジュール。
【請求項４】
前記変換回路は、前記オーディオ信号回路から出力された前記オーディオデータ信号を１ビット遅延させる１ビット遅延回路と、前記オーディオ信号回路から出力された前記ＬＲチャンネル選択信号を反転させるインバータとを備えることを特徴とする請求項１又は請求項２記載の送受信モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルオーディオ信号を送受信するための送受信モジュールに関する。
【背景技術】
【０００２】
従来、デジタル音源となるデジタルオーディオ機器から読み出したデジタルオーディオ信号を他のオーディオシステムへ伝送するための伝送方式として、Ｉ２Ｓフォーマット、右詰めフォーマット(Right-Justified mode)、左詰めフォーマット(Left-Justified mode)等の種々の伝送フォーマットが提案されている（例えば、特許文献１参照）。
【０００３】
図５（ａ）は左詰めフォーマットに基づいた伝送フォーマットを示している。同図に示すように、ＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとを１／２フレーム単位で交互にシリアルに配列してなるオーディオデータ信号と、このオーディオデータ信号のＬチャンネルとＲチャンネルを識別するためのＬＲチャンネル選択信号と、オーディオデータ信号のビットデータを識別するためのビットクロックとで構成されている。ＬＲチャンネル選択信号のハイレベル期間がオーディオデータ信号のＬチャンネルに同期し、ローレベル期間がオーディオデータ信号のＲチャンネルに同期している。
【０００４】
図５（ｂ）はＩ２Ｓフォーマットに基づいた伝送フォーマットを示している。同図に示すように、Ｉ２Ｓフォーマットも左詰めフォーマットと同様にオーディオデータ信号、ＬＲチャンネル選択信号及びビットクロックで構成されている。Ｉ２Ｓフォーマットが左詰めフォーマットと異なる点は、オーディオデータ信号のＬチャンネル及びＲチャンネルはＬＲチャンネル選択信号の立上り（及び立下り）タイミングに対して１ビットだけずれる点と、ＬチャンネルがＬＲチャンネル選択信号のローレベル期間に対応し、ＲチャンネルがＬＲチャンネル選択信号のハイレベル期間に対応している点である。
【０００５】
ところで、デジタル音源となるホスト機器側と当該ホスト機器からデジタルオーディオ信号を受け取るオーディオシステム側とでサポートしている伝送フォーマットが異なることが想定される。例えば、伝送フォーマットの異なる複数種類のオーディオシステムに対応しようとした場合、オーディオシステム側の伝送フォーマット毎に送受信モジュールを用意することになる。
【特許文献１】特開２００４−１１２０１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、伝送フォーマット毎に対応する送受信モジュールを用意したのではコストアップとなるといった問題がある。
【０００７】
本発明は、かかる点に鑑みてなされたものであり、伝送フォーマット毎に送受信モジュールを用意することなく、簡単な構成で複数の伝送フォーマットに対応することができ、構成の簡素化とコストダウンを図ることのできる送受信モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の送受信モジュールは、Ｌチャンネルのオーディオデータ及びＲチャンネルのオーディオデータをチャンネル単位で交互にシリアル配置してなるオーディオデータ信号と、前記オーディオデータ信号のチャンネルを識別するためのＬＲチャンネル選択信号と、前記オーディオデータ信号のビットデータを識別するためのビットクロックとからなるデジタルオーディオ信号を、第一の伝送フォーマットに基づいた形式で出力するオーディオ信号回路と、前記オーディオデータ信号、前記ＬＲチャンネル選択信号及び前記ビットクロックからなるデジタルオーディオ信号が、前記第一の伝送フォーマットと異なる第二の伝送フォーマットに基づいた形式となるように、少なくとも前記オーディオデータ信号を遅延させる変換回路と、を具備したことを特徴とする。
【０００９】
この構成によれば、少なくともオーディオデータ信号を変換回路で遅延させて、オーディオデータ信号、ＬＲチャンネル選択信号及びビットクロックからなるデジタルオーディオ信号が第一の伝送フォーマットと異なる第二の伝送フォーマットに基づいた形式となるように変換するので、１つの送受信モジュールで第一の伝送フォーマットと第二の伝送フォーマットとに対応することができ、第一及び第二の伝送フォーマット毎に送受信モジュールを用意する必要がなくなり、コストダウンを図ることができる。
【００１０】
また本発明は、上記送受信モジュールにおいて、前記第一の伝送フォーマットは、前記ＬＲチャンネル選択信号の立上りタイミングと前記オーディオデータ信号のＬチャンネルの先頭ビットデータとが同期し、前記ＬＲチャンネル選択信号の立下りタイミングと前記オーディオデータ信号のＲチャンネルの先頭ビットデータとが同期する左詰めフォーマットであり、前記第二の伝送フォーマットは、前記ＬＲチャンネル選択信号の立下りタイミングに対して前記オーディオデータ信号のＬチャンネルの先頭ビットデータが１ビット遅延し、前記ＬＲチャンネル選択信号の立上りタイミングに対して前記オーディオデータ信号のＲチャンネルの先頭ビットデータが１ビット遅延するＩ２Ｓフォーマットであることを特徴とする。
【００１１】
この構成により、送受信モジュールがホスト機器から左詰めフォーマットのオーディオデータ信号を受信し、Ｉ２Ｓフォーマットに変換して出力することができる。
【００１２】
上記送受信モジュールにおいて、前記変換回路は、前記オーディオデータ信号の１／２フレームに１ビット加算したデータ長に相当する段数を有するシフトレジスタで構成することができる。左詰めフォーマットのデジタルオーディオ信号のうちオーディオデータ信号を（１／２フレーム＋１ビット）だけ遅延させることにより、Ｉ２Ｓフォーマットのオーディオデータ信号に変換することができる。
【００１３】
上記送受信モジュールにおいて、前記変換回路は、前記オーディオ信号回路から出力された前記オーディオデータ信号を１ビット遅延させる１ビット遅延回路と、前記オーディオ信号回路から出力された前記ＬＲチャンネル選択信号を反転させるインバータとを備えた構成とすることができる。これにより、最小で１ビットのレジスタとインバータで変換回路を構成でき、回路規模を大幅に縮小できる。
【発明の効果】
【００１４】
本発明によれば、伝送フォーマット毎に送受信モジュールを用意することなく、簡単な構成で複数の伝送フォーマットに対応することができ、構成の簡素化とコストダウンを図ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について添付図面を参照して詳細に説明する。
本実施の形態では、左詰めフォーマットとＩ２Ｓフォーマットとに対応可能な送受信モジュールについて説明する。
【００１６】
（実施の形態１）
図１は本発明の実施の形態１に係る送受信モジュールの概略的な構成図である。本実施の形態に係る送受信モジュール１は、ホスト機器側から無線送信された第一の伝送フォーマットのデジタルオーディオ信号を受信してベースバンド信号に変換する送受信回路１１と、この送受信回路１１から出力されたベースバンド信号から第一の伝送フォーマットのデジタルオーディオ信号を再生するオーディオ信号回路となるベースバンド処理部１２と、ベースバンド処理部１２から出力された第一の伝送フォーマットのデジタルオーディオ信号を第二の伝送フォーマットに変換する変換回路１３とを備えている。
【００１７】
送受信モジュール１は、第一の伝送フォーマットとなる左詰めフォーマットのデジタルオーディオ信号を外部出力する出力端子２１、２２、２３を有する。出力端子２１は左詰めフォーマットのデジタルオーディオ信号のうちＬＲチャンネル選択信号を出力する端子である。出力端子２２は左詰めフォーマットのデジタルオーディオ信号のうちオーディオデータ信号を出力する端子である。出力端子２３は左詰めフォーマットのデジタルオーディオ信号のうちビットクロックを出力する端子である。
【００１８】
本実施の形態では、第二の伝送フォーマットとなるＩ２Ｓフォーマットのデジタルオーディオ信号を出力端子２１、２３、２４から外部出力する。出力端子２４は、変換回路１３から出力されるオーディオデータ信号を出力する端子である。出力端子２１，２３は、ＬＲチャンネル選択信号、ビットクロックをそれぞれ出力する端子である。
【００１９】
図２は変換回路１３の回路構成を示す図である。変換回路１３はシリアル接続された１７個の遅延素子１３−１〜１３−７からなるシフトレジスタで構成されている。オーディオデータ信号の１フレームは、Ｌチャンネルが１６ビット、Ｒチャンネルが１６ビットで構成されているものとする。本実施の形態は、１フレームが３２ビットのオーディオデータ信号を、変換回路１３により（１／２フレーム＋１ビット）だけ遅延させることでＩ２Ｓフォーマットのオーディオデータ信号として出力する。
【００２０】
ここで、図５（ａ）（ｂ）に示すデジタルオーディオ信号を参照して、変換回路１３を用いた伝送フォーマットの変換動作について説明する。図５（ａ）に示すように、左詰めフォーマットでは、ＬＲチャンネル選択信号の立上りタイミングに同期してＬチャンネルの先頭ビットデータが現れ、ＬＲチャンネル選択信号の立下がりタイミングに同期してＲチャンネルの先頭ビットデータが現れる。一方、図５（ｂ）に示すように、Ｉ２Ｓフォーマットでは、ＬＲチャンネル選択信号の立下がりタイミングから１ビット遅れてＬチャンネルの先頭ビットデータが現れ、ＬＲチャンネル選択信号の立上りタイミングから１ビット遅れてＲチャンネルの先頭ビットデータが現れる。すなわち、Ｉ２ＳフォーマットではＬチャンネルの先頭ビットデータ信号が、左詰めフォーマットに比べて（１／２フレーム＋１ビット）だけ遅れていることになる。そこで、図２に示す１７段のシフトレジスタからなる変換回路１３でオーディオデータ信号だけを（１／２フレーム＋１ビット）遅延させることにより、Ｉ２Ｓフォーマットに変換されたデジタルオーディオ信号を得ている。
【００２１】
次に、以上のように構成された本実施の形態に係る送受信モジュール１の動作について説明する。図示されていないホスト機器がデジタルオーディオ信号を左詰めフォーマットで無線送信するものとする。
【００２２】
送受信モジュール１では、ホスト機器から無線送信されたデジタルオーディオ信号をアンテナ１４で受信する。送受信回路１１はアンテナ１４から出力されるＲＦ信号をダウンコンバートすると共に復調処理してベースバンド信号に変換する。
【００２３】
ベースバンド処理部１２は、送受信モジュール１から入力するベースバンド信号を処理して左詰めフォーマットのデジタルオーディオ信号を再生する。ベースバンド処理部１２において左詰めフォーマットのデジタルオーディオ信号を構成するオーディオデータ信号、ＬＲチャンネル選択信号、ビットクロックが再生される。ベースバンド処理部１２において再生された左詰めフォーマットのデジタルオーディオ信号は変換回路１３へ出力され、ＬＲチャンネル選択信号は送受信モジュール１の出力端子２１へ出力され、ビットクロックは送受信モジュール１の出力端子２３へ出力される。
【００２４】
変換回路１３は、ベースバンド処理部１２から供給されるオーディオデータ信号を、シフトレジスタを構成する初段の遅延素子１３−１へ入力する。変換回路１３において、初段の遅延素子１３−１に入力されたオーディオデータ信号（ビットデータ）はビットクロックに同期して最終段の遅延素子１３−１７へ向けて順次シフトされる。同様に後続のオーディオデータ信号（ビットデータ）もビットクロックに同期して初段の遅延素子１３−１へ入力され後段の遅延素子へ順次シフトされる。
【００２５】
左詰めフォーマットのＬチャンネルの先頭ビットデータとＬＲチャンネル選択信号の立ち上がりタイミングとは一致している。したがって、Ｌチャンネルの先頭ビットデータが遅延素子１３−１へ入力したタイミングで、出力端子２１から出力されるＬＲチャンネル選択信号が立ち上がる。そして、Ｌチャンネルの先頭ビットデータが１６段目の遅延素子１３−１６へ入力したタイミングで、出力端子２１から出力されるＬＲチャンネル選択信号が立ち下がり、次のビットクロックに同期してＬチャンネルの先頭ビットデータが最終段の遅延素子１３−１７へ入力し出力端子２４からＬチャンネルの先頭ビットデータが出力される。すなわち、出力端子２１から出力されるＬＲチャンネル選択信号の立下りから１ビット遅れて、出力端子２４からＬチャンネルの先頭ビットデータが出力される。ＲチャンネルについてもＬチャンネルと同様の変換回路１３による遅延動作により、出力端子２１から出力されるＬＲチャンネル選択信号の立上りから１ビット遅れて、出力端子２４からＲチャンネルの先頭ビットデータが出力される。このようなタイミングは、図５（ｂ）に示すＩ２Ｓフォーマットと同一であり、出力端子２１，２３，２４から出力されるＬＲチャンネル選択信号、ビットクロック、オーディオデータ信号がＩ２Ｓフォーマットに変換されていることになる。
【００２６】
一方、ベースバンド処理部１２において再生された左詰めフォーマットのデジタルオーディオ信号を構成するＬＲチャンネル選択信号、オーディオデータ信号、ビットクロックは、出力端子２１，２２，２３からそれぞれ出力される。
【００２７】
ホスト機器からデジタルオーディオ信号の供給を受け取るオーディオシステム側が左詰めフォーマットをサポートしている場合は、出力端子２１，２２，２３から左詰めフォーマットのデジタルオーディオ信号を供給することになる。また、オーディオシステム側がＩ２Ｓフォーマットをサポートしている場合は、出力端子２１，２３，２４からＩ２Ｓフォーマットに変換されたデジタルオーディオ信号を供給することになる。
【００２８】
このように本実施の形態によれば、送受信モジュール１において左詰めフォーマットのデジタルオーディオ信号をＩ２Ｓフォーマットに変換する機能を持たせたので、伝送フォーマット毎に送受信モジュールを用意することなく１つの送受信モジュール１にて左詰めフォーマットとＩ２Ｓフォーマットの両方に対応することができ、伝送フォーマット毎に送受信モジュールを用意する場合に比べてコストダウンを図ることができる。
【００２９】
また本実施の形態によれば、オーディオデータ信号を（１／２フレーム＋１ビット）遅延させる単純なシフトレジスタで構成される変換回路１３を送受信モジュール１に備えるだけで左詰めフォーマットのデジタルオーディオ信号をＩ２Ｓフォーマットに変換することができ、変換機能を極めて簡単な構成で実現することができる。
【００３０】
（実施の形態２）
次に本発明の実施の形態２に係る送受信モジュールについて説明する。
本実施の形態は、左詰めフォーマットとＩ２Ｓフォーマットとに対応可能な送受信モジュールであり、変換回路のレジスタ長を最小で１段まで短縮可能に構成したものである。
【００３１】
図３は本発明の実施の形態２に係る送受信モジュールの概略的な構成図である。送受信回路１１及びベースバンド処理部１２については上記実施の形態１と同様である。出力端子２１，２２，２３はオーディオ信号回路としてのベースバンド処理部１２が出力する左詰めフォーマットのデジタルオーディオ信号を外部出力するための端子である。
【００３２】
本実施の形態では、送受信モジュール３０に備えた変換回路３１において左詰めフォーマットのデジタルオーディオ信号のうちオーディオデータ信号及びＬＲチャンネル選択信号をＩ２Ｓフォーマットに対応した形式に変換する。送受信モジュール３０の出力端子３２はＩ２Ｓフォーマットに変換したオーディオデータ信号を出力する端子であり、出力端子３３はＩ２Ｓフォーマットに変換したＬＲチャンネル選択信号を出力する端子である。送受信モジュール３０において変換されたＩ２Ｓフォーマットのデジタルオーディオ信号は出力端子２３，３２，３３から出力される。
【００３３】
図４は変換回路３１の回路構成を示す図である。変換回路３１は、オーディオデータ信号を１ビット遅延する１ビット遅延回路４１と、ＬＲチャンネル選択信号を反転するインバータ４２とを備える。１ビット遅延回路４１の出力端は、Ｉ２Ｓフォーマットに変換したオーディオデータ信号を出力する出力端子３２に接続されている。インバータ４２の出力端は、Ｉ２Ｓフォーマットに変換したＬＲチャンネル選択信号を出力する出力端子３３に接続されている。
【００３４】
次に、本実施の形態に係る送受信モジュール３０の動作について説明する。
ベースバンド処理部１２で再生された左詰めフォーマットのデジタルオーディオ信号のオーディオデータ信号が１ビット遅延回路４１へ入力され、ＬＲチャンネル選択信号がインバータ４２へ入力される。１ビット遅延回路４１へ入力されたデジタルオーディオ信号はビットクロックに同期して１ビット遅れて出力端子３２に現れる。一方、インバータ４２へ入力されたＬＲチャンネル選択信号は遅延されずにＬＲチャンネル選択信号のロー／ハイを反転して出力端子３３から出力される。
【００３５】
Ｌチャンネルの先頭ビットデータが１ビット遅延素子３１へ与えられるのと同時にハイレベルのＬＲチャンネル選択信号がインバータ４２へ供給される。インバータ４２の出力は入力するＬＲチャンネル選択信号がハイレベルに変化するのと同時にローレベルに変化し出力端子３３からローレベルのＬＲチャンネル選択信号が出力される。一方、１ビット遅延素子３１はＬチャンネルの先頭ビットデータを１ビット遅延してから出力端子３２へ出力する。以降、ＬＲチャンネル選択信号が変化するまで、Ｌチャンネルのオーディオデータ信号がビットクロックに同期して１ビット遅延素子３１を介し出力端子３２へ順次出力される。
【００３６】
また、Ｒチャンネルの先頭ビットデータが１ビット遅延素子３１へ与えられるのと同時にインバータ４２に入力するＬＲチャンネル選択信号はローレベルに変化し、当該インバータ４２で反転して出力端子３３からハイレベルのＬＲチャンネル選択信号が出力される。出力端子３３から出力されるＬＲチャンネル選択信号がハイレベルに変化してから１ビット遅延して出力端子３２からＲチャンネルの先頭ビットデータが出力される。以降、ＬＲチャンネル選択信号が変化するまで、Ｒチャンネルのオーディオデータ信号がビットクロックに同期して１ビット遅延素子３１を介し出力端子３２へ順次出力される。
【００３７】
このようなタイミングは、図５（ｂ）に示すＩ２Ｓフォーマットと同一であり、出力端子２２，３２，３３から出力されるビットクロック、オーディオデータ信号、ＬＲチャンネル選択信号がＩ２Ｓフォーマットに変換されていることになる。
【００３８】
なお、ベースバンド処理部１２において再生された左詰めフォーマットのデジタルオーディオ信号を構成するＬＲチャンネル選択信号、オーディオデータ信号、ビットクロックが、出力端子２１，２２，２３からそれぞれ出力されるのは上記実施の形態１と同様である。
【００３９】
ホスト機器からデジタルオーディオ信号の供給を受け取るオーディオシステム側が左詰めフォーマットをサポートしている場合は、出力端子２１，２２，２３から左詰めフォーマットのデジタルオーディオ信号を供給することになる。また、オーディオシステム側がＩ２Ｓフォーマットをサポートしている場合は、出力端子２２，３２，３３からＩ２Ｓフォーマットに変換されたデジタルオーディオ信号を供給することになる。
【００４０】
このように本実施の形態によれば、オーディオデータ信号を１ビット遅延させる１ビット遅延回路４１とＬＲチャンネル選択信号を反転させるインバータ４２とで変換回路３１を構成したので、シフトレジスタ長を最短では１段で構成することができ、回路規模を大幅に縮小することができる。
【００４１】
なお、１ビット遅延回路４１は最小では１ビット遅延素子を１つだけで構成できるが、他の信号とのタイミング調整用に複数段のシフトレジスタで構成しても良い。
【００４２】
本発明は上記各実施の形態に限定されるものではなく種々変形実施可能である。例えば、以上の説明では送受信モジュール１，３０に左詰めフォーマットのデジタルオーディオ信号をＩ２Ｓフォーマットに変換する変換回路１３，３１を備えているが、右詰めフォーマットに変換する変換回路を備えても良い。又は、Ｉ２Ｓフォーマットのデジタルオーディオ信号を左詰めフォーマット又はＩ２Ｓフォーマットに変換するように構成することもできる。さらに、伝送フォーマットの組み合わせは上記した例に限定されるものではなく適宜組み合わせ可能である。
【産業上の利用可能性】
【００４３】
本発明は、ホスト機器から受信したデジタルオーディオ信号を再生してオーディオシステムへ供給するに際し、伝送フォーマットの異なるオーディオシステムが接続される可能性のある送受信モジュールに適用可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態１に係る送受信モジュールの概略的な構成図
【図２】実施の形態１に係る送受信モジュールに備えた変換回路の構成図
【図３】本発明の実施の形態２に係る送受信モジュールの概略的な構成図
【図４】実施の形態２に係る送受信モジュールに備えた変換回路の構成図
【図５】（ａ）左詰めフォーマットのデジタルオーディオ信号のタイミング図、（ｂ）Ｉ２Ｓフォーマットのデジタルオーディオ信号のタイミング図
【符号の説明】
【００４５】
１、３０  送受信モジュール
１１  送受信回路
１２  ベースバンド処理部
１３、３１  変換回路
１３−１〜１３−１７  １ビット遅延素子
２１〜２４、３２、３３  出力端子
４１  １ビット遅延回路
４２  インバータ
【図１】
2007235861.tif 000003
【図２】
2007235861.tif 000004
【図３】
2007235861.tif 000005
【図４】
2007235861.tif 000006
【図５】
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