(57)【要約】【課題】  ノイズ除去用の外付けのフィルタなどを不要としながら、耐ノイズマージンを大幅に向上させる。【解決手段】  半導体集積回路装置に設けられた入力バッファ部１４にＨｉ（ネゲート）固定のパワーオンリセット信号が入力されている場合、Ｈパルスディレイ回路１７は、シュミット入力バッファ１６から出力された信号を任意の時間遅延してＨパルスＲＣフィルタ回路１８に出力する。パワーオンリセット信号に重畳したノイズによってトランジスタＰＭ１がＯＮしても、ｎｏｄｅ５は、抵抗Ｒ１〜Ｒｎと静電容量素子Ｃ１〜Ｃｎとの回路時定数により、電圧レベルが徐々にしか上昇しないことになり、次段のシュミット入力バッファ１９には電圧レベルの変動がないＬｏ信号が出力される。【選択図】  図３
2007019966.tif 000002
【特許請求の範囲】
【請求項１】
信号端子に入力される入力信号がＨｉレベルの際に、Ｌｏレベルのパルスノイズを除去するノイズ除去部を備えた入力バッファ部を有したことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記入力バッファ部は、
シュミットレベルにより入力された信号のＨｉレベル／Ｌｏレベルの判定を行う第１のシュミット回路と、
前記第１のシュミット回路から出力された信号を任意の時間遅延して出力するパルスディレイ回路と、
前記パルスディレイ回路から出力されたＨｉレベルのパルスノイズを除去するノイズフィルタ回路と、
前記ノイズフィルタ回路から出力された信号のＨｉレベル／Ｌｏレベルの判定を行う第２のシュミット回路とを備えたことを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記パルスディレイ回路は、
直列接続された複数のバッファと、
一方の接続部が前記第１のシュミット回路の出力部に接続され、他方の接続部が、前記直列接続されたバッファのうち、最後段のバッファの出力部に接続された論理積回路とよりなることを特徴とする半導体集積回路装置。
【請求項４】
請求項２記載の半導体集積回路装置において、
前記ノイズフィルタ回路は、
抵抗と静電容量素子とによって構成されたＲＣフィルタ回路と、
前記信号端子に入力される入力信号がＨｉ信号からＬｏ信号に遷移した際に、ＲＣフィルタ回路から出力される信号を遮断し、前記ノイズフィルタ回路の出力をＨｉ信号からＬｏ信号に切り換えて前記第２のシュミット回路に出力する信号切り替え部とを備えたことを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
前記信号端子は、
パワーオンリセット端子であることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置におけるノイズ除去技術に関し、特に、リセット信号などの制御信号におけるノイズ除去に有効な技術に関する。
【背景技術】
【０００２】
近年、電子システムの低電圧化、および高速化などに伴い、それに用いられるシングルチップマイクロコンピュータなどの小型化、低電圧動作などの要求が高まっている。また、シングルチップマイクロコンピュータなどの半導体集積回路装置における低電圧化に伴って、ＥＭＳ（Ｅｌｅｃｔｒｉｃ  Ｍａｇｎｅｔｉｃ  Ｓｕｓｃｅｐｔｉｂｉｌｉｔｙ）ノイズと正規の信号との区別が困難になっており、ノイズレベルの向上が求められている。
【０００３】
このような半導体集積回路装置において、特にノイズの影響を受けたくない端子、たとえば、リセット端子などには、ローパスフィルタなどによってノイズの除去を行っている。
【０００４】
上記したリセット端子などに接続するローパスフィルタは、たとえば、電子システムを構成するプリント配線基板上に静電容量素子、および抵抗をディスクリートで実装することによって実現している。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、上記のような半導体集積回路装置におけるノイズ除去技術では、次のような問題点があることが本発明者により見い出された。
【０００６】
すなわち、電子システムにおけるプリント配線基板にローパスフィルタを構成する電子部品を実装することにより、該電子システムの部品点数が増加してしまうとともに、プリント配線基板の実装面積なども大きくなってしまうことになる。
【０００７】
それにより、電子システムが大型化してしまい、かつ製造コストなども大きくなってしまうという問題がある。
【０００８】
本発明の目的は、ノイズ除去用の外付けのフィルタなどを不要としながら、耐ノイズマージンを大幅に向上させることのできる半導体集積回路装置を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明による半導体集積回路装置は、信号端子に入力される入力信号がＨｉレベルの際に、Ｌｏレベルのパルスノイズを除去するノイズ除去部を備えた入力バッファ部を有したものである。
【００１２】
また、本願のその他の発明の概要を簡単に示す。
【００１３】
本発明による半導体集積回路装置は、前記入力バッファ部が、シュミットレベルにより入力された信号のＨｉレベル／Ｌｏレベルの判定を行う第１のシュミット回路と、該第１のシュミット回路から出力された信号を任意の時間遅延して出力するパルスディレイ回路と、該パルスディレイ回路から出力されたＨｉレベルのパルスノイズを除去するノイズフィルタ回路と、該ノイズフィルタ回路から出力された信号のＨｉレベル／Ｌｏレベルの判定を行う第２のシュミット回路とを備えたものである。
【００１４】
また、本発明による半導体集積回路装置は、前記パルスディレイ回路が、直列接続された複数のバッファと、一方の接続部が第１のシュミット回路の出力部に接続され、他方の接続部が、直列接続されたバッファのうち、最後段のバッファの出力部に接続された論理積回路とよりなるものである。
【００１５】
さらに、本発明による半導体集積回路装置は、前記ノイズフィルタ回路が、抵抗と静電容量素子とによって構成されたＲＣフィルタ回路と、信号端子に入力される入力信号がＨｉ信号からＬｏ信号に遷移した際に、ＲＣフィルタ回路から出力される信号を遮断し、ノイズフィルタ回路の出力をＨｉ信号からＬｏ信号に切り換えて第２のシュミット回路に出力する信号切り替え部とを備えたものである。
【００１６】
また、本発明による半導体集積回路装置は、前記信号端子が、パワーオンリセット端子よりなるものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
（１）半導体集積回路装置の信号端子に入力されるノイズを大幅に低減することができる。
【００１９】
（２）上記（１）により、信号端子に入力されるノイズによる誤動作を防止することができるので、半導体集積回路装置の信頼性を大幅に向上させることができる。
【００２０】
（３）外付けのノイズフィルタなどが不要となるので、電子システムを構成する際該に電子システムの実装基板側でのノイズ対策を不要にすることができる。
【００２１】
（４）上記（３）により、電子システムにおける設計開発期間の短縮、外付け部品数の低減、および実装基板面積の削減などを実現することが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
図１は、本発明の一実施の形態による半導体集積回路装置のチップレイアウト図、図２は、図１の半導体集積回路装置に設けられた入力バッファ部の構成を示す説明図、図３は、図２の入力バッファ部に設けられたＨパルスディレイ回路、およびＨパルスＲＣフィルタ回路の回路図、図４は、図２の入力バッファ部にパワーオンリセット信号が入力された際の各部信号のタイミングチャートである。
【００２４】
本実施の形態において、半導体集積回路装置１は、たとえば、シングルチップマイクロコンピュータからなる。半導体集積回路装置１は、図１に示すように、半導体チップ２の４つの周辺部に複数のチップ電極３がそれぞれ設けられている。
【００２５】
チップ電極３は、ボンディングワイヤなどを介して外部端子に接続される。外部端子は、たとえば、Ｉ／Ｏ端子、クロック端子、電源端子、およびパワーオンリセット端子（信号端子）ＲＥＳＥＴＰなどが設けられている。
【００２６】
Ｉ／Ｏ端子は、各種信号（アドレス、データ、制御信号など）の入出力端子であり、クロック端子は、水晶発振器などが接続される端子である。電源端子は、電源電圧が接続される電源電圧端子や基準電位が接続されるグランド端子（基準電位端子）などからなる。
【００２７】
リセット端子ＲＥＳＥＴＰは、すべての機能をリセット状態にする端子である。このリセット端子ＲＥＳＥＴＰは、半導体チップ２の左側上方から７つ目にレイアウトされているチップ電極３である。
【００２８】
たとえば、チップ電極３の内側には、データなどの入出力回路からなるＩ／Ｏ領域４がそれぞれ設けられている。上方のＩ／Ｏ領域４における中央下方には、ビデオプロセッシングユニット（ＶＰＵ）５が設けられており、該ビデオプロセッシングユニット５の右側には、クロックパルス発振器（ＣＰＧ）６が設けられている。
【００２９】
クロックパルス発振器６の右側には、ディレイロックドループ（ＤＬＬ）７が設けられている。クロックパルス発振器６、およびディレイロックドループ７の下方には、ＪＰＥＧプロセッシングユニット（ＪＰＵ）８が設けられている。
【００３０】
ＪＰＥＧプロセッシングユニット８の下方には、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）９が設けられており、該ＲＡＭ９の左側には、上方から下方にかけて、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１０、およびＸＹＲＡＭ１１がそれぞれレイアウトされている。
【００３１】
ビデオプロセッシングユニット５の下方には、ＢＳＣ（Ｂｕｓ  ｓｔａｔｅ  Ｃｏｎｔｏｒｏｌｌｅｒ）１２がレイアウトされており、ＸＹＲＡＭ１１の左側には、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）１３が設けられている。
【００３２】
ビデオプロセッシングユニット５は、ビデオのデコード/エンコードの処理を行う。クロックパルス発振器６は、ある周波数のクロック信号を生成し、動作クロックとしてシステムクロックを供給する。
【００３３】
ディレイロックドループ７は、外部クロックからビデオプロセッシングユニット５などに用いられるサンプリングクロックを調整する。ＪＰＥＧ（Ｊｏｉｎｔ  Ｐｈｏｔｏｇｒａｐｈｉｃ  Ｇｒｏｕｐ）プロセッシングユニット８は、ＪＰＥＧ画像の画像処理を行う。
【００３４】
ＲＡＭ９は、揮発性メモリからなり、制御プログラム、ＣＰＵ１０の演算結果、および外部入力されるデータなどが一時的に格納され、該ＣＰＵ１０のワークエリアとして用いられる。
【００３５】
ＣＰＵ１０は、制御プログラムに基づいて所定の処理を行い、半導体集積回路装置１のすべての制御を司る。ＸＹＲＡＭ１１は、ＣＰＵ１０、およびＤＳＰ１３などからアクセス可能であり、命令やデータなどを格納する。
【００３６】
ＢＳＣ１２は、物理アドレス空間を分割し、外付けのメモリやバスステートインタフェースを制御する。ＤＳＰ１３は、デジタル信号処理専用のプロセッサであり、たとえば、画像や音声などをリアルタイム処理する。
【００３７】
図２は、パワーオンリセット端子ＲＥＳＥＴＰに接続される入力バッファ部１４の構成を示す説明図である。
【００３８】
入力バッファ部１４は、Ｉ／Ｏ領域４（図１）に設けられており、図示するように、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護素子１５、シュミット入力バッファ（第１のシュミット回路）１６、Ｈパルスディレイ回路（ノイズ除去部、パルスディレイ回路）１７、ＨパルスＲＣフィルタ回路（ノイズ除去部、ノイズフィルタ回路）１８、およびシュミット入力バッファ（ノイズ除去部、第２のシュミット回路）１９から構成されている。
【００３９】
パワーオンリセット端子ＲＥＳＥＴＰには、ＥＳＤ保護素子１５の入力部が接続されている。ＥＳＤ保護素子１５の出力部には、シュミット入力バッファ１６の入力部が接続されており、該シュミット入力バッファ１６の出力部には、Ｈパルスディレイ回路１７の入力部が接続されている。
【００４０】
Ｈパルスディレイ回路１７の出力部には、ＨパルスＲＣフィルタ回路１８の入力部が接続されており、ＨパルスＲＣフィルタ回路１８の出力部には、シュミット入力バッファ１９の入力部が接続されている。そして、シュミット入力バッファ１９の出力部から出力される信号が入力バッファ部１４の出力信号となる。
【００４１】
ＥＳＤ保護素子１５は、過電圧を吸収し、静電放電による半導体デバイスの破壊を防止する。シュミット入力バッファ１６，１９は、シュミット回路から構成されており、シュミットレベルにより入力された信号のＨｉレベル／Ｌｏレベルの判定を行う。
【００４２】
Ｈパルスディレイ回路１７は、シュミット入力バッファ１６から出力された信号を任意の時間だけ遅延して出力する。ＨパルスＲＣフィルタ回路１８は、任意のパルス幅以下のノイズパルスを除去する。
【００４３】
図３は、入力バッファ部１４におけるＨパルスディレイ回路１７、ならびにＨパルスＲＣフィルタ回路１８の構成を示す回路図である。
【００４４】
Ｈパルスディレイ回路１７は、複数のバッファＢ１〜Ｂｎ、および論理積回路ＡＮＤ１から構成されている。バッファＢ１〜Ｂｎは、直列接続されている。直列接続されたバッファＢ１〜Ｂｎにおいて、初段のバッファＢ１の入力部には、シュミット入力バッファ１６の出力部が接続されている。
【００４５】
最後段のバッファＢｎの出力部には、論理積回路ＡＮＤ１の一方の入力部が接続されている。論理積回路ＡＮＤ１の他方の入力部には、シュミット入力バッファ１６の出力部が接続されている。
【００４６】
これら複数のバッファＢ１〜Ｂｎによって、シュミット入力バッファ１６から出力された信号が、たとえば、約１０ｎｓ程度遅延して出力される。
【００４７】
ＨパルスＲＣフィルタ回路１８は、インバータＩＮＶ１，ＩＮＶ２、トランジスタ（ＲＣフィルタ）ＰＭ１，ＮＭ１、トランジスタ（信号切り替え部）ＮＭ２、抵抗（ＲＣフィルタ）Ｒ１〜Ｒｎ、静電容量素子（ＲＣフィルタ）Ｃ１〜Ｃｎ、およびトランスファゲート（信号切り替え部）ＴＧから構成されている。
【００４８】
トランジスタＰＭ１は、ＰチャネルＭＯＳからなり、低駆動能力とするためにたとえば、ゲート幅を小さく形成されている。トランジスタＮＭ１，ＮＭ２は、ＮチャネルＭＯＳから構成されている。トランジスタＮＭ１は、駆動力を高くするために、ゲート幅が大きく形成されている。
【００４９】
また、トランスファゲートＴＧは、ＮチャネルＭＯＳのトランジスタとＰチャネルＭＯＳのトランジスタとが並列接続された構成からなる。インバータＩＮＶ１の入力部には、論理積回路ＡＮＤ１の出力部が接続されている。
【００５０】
インバータＩＮＶ１の出力部には、トランジスタＰＭ１，ＮＭ１，ＮＭ２のゲート、トランスファゲートＴＧを構成するＰチャネルＭＯＳトランジスタのゲート、およびインバータＩＮＶ２の入力部がそれぞれ接続されている。
【００５１】
トランジスタＰＭ１の一方の接続部には、電源電圧ＶＣＣが接続されており、トランジスタＮＭ１の他方の接続部には、基準電位ＶＳＳが接続されている。抵抗Ｒ１〜Ｒｎは、トランジスタＰＭ１の他方の接続部とトランジスタＮＭ１の一方の接続部との間に直列接続されている。
【００５２】
これら抵抗Ｒ１〜Ｒｎは、たとえば、高抵抗のＰチャネルＭＯＳトランジスタからなり、ゲートが基準電位ＶＳＳに接続されたトランジスタが直列接続された構成からなる。抵抗Ｒ１〜Ｒｎの合成抵抗は、たとえば、約２ＭΩ以上となっている。
【００５３】
抵抗ＲｎとトランジスタＮＭ１との接続部には、トランスファゲートＴＧの一方の接続部が接続されている。また、トランスファゲートＴＧを構成するＮチャネルＭＯＳトランジスタのゲートには、インバータＩＮＶ２の出力部が接続されている。
【００５４】
トランスファゲートＴＧの一方の接続部と基準電位ＶＳＳとの間には、静電容量素子Ｃ１〜Ｃｎが接続されている。静電容量素子Ｃ１〜Ｃｎは、たとえば、ＮチャネルＭＯＳトランジスタからなる。そして、これら抵抗Ｒ１〜Ｒｎ、および静電容量素子Ｃ１〜ＣｎによってＲＣフィルタ回路が構成されている。
【００５５】
このＮチャネルＭＯＳトランジスタは、ゲートにトランスファゲートＴＧの一方の接続部が接続され、基準電位ＶＳＳにＮチャネルＭＯＳトランジスタの両方の接続部がそれぞれ接続された構成からなり、静電容量素子Ｃ１〜Ｃｎの合成容量値は、たとえば、約４．８ｐＦ程度となっている。
【００５６】
このように、抵抗Ｒ１〜Ｒｎ、ならびに静電容量素子Ｃ１〜ＣｎをＭＯＳトランジスタによって構成することによって、半導体集積回路装置１の製造において、追加のマスクなどが不要となり、製造コストを削減することができる。
【００５７】
トランスファゲートＴＧの他方の接続部には、シュミット入力バッファ１９の入力部、およびトランジスタＮＭ２の一方の接続部がそれぞれ接続されている。トランジスタＮＭ２の他方の接続部には、基準電位ＶＳＳが接続されている。
【００５８】
次に、本実施の形態における入力バッファ部１４の作用について説明する。
【００５９】
図４は、入力バッファ部１４にノイズが重畳したパワーオンリセット信号が入力された際の各部信号のタイミングチャートである。
【００６０】
図４においては、上方から下方にかけて、入力バッファ部１４に入力されるパワーオンリセット信号、シュミット入力バッファ１６の出力信号（図３、ｎｏｄｅ１）、Ｈパルスディレイ回路１７の出力信号（図３、ｎｏｄｅ３）、ＲＣフィルタ回路の出力信号（図３、ｎｏｄｅ５）、およびシュミット入力バッファ１９の出力信号における信号タイミングをそれぞれ示している。なお、図４のＶＴ＋は、プラス側のシュミットレベルを示すものであり、ＶＴ−は、マイナス側のシュミットレベルを示すものである。
【００６１】
まず、パワーオンリセット端子ＲＥＳＥＴＰを介して、Ｌｏレベルのパルスノイズが重畳したＨｉレベル（ネゲート）固定のパワーオンリセット信号が入力されている場合、シュミット入力バッファ１６によってマイナス側のシュミットレベル（ＶＴ−）よりも低い電圧レベルのノイズパルスのみがＨｉ信号として波形成形されて出力されることになる。
【００６２】
また、Ｈｉレベル固定時にマイナス側のシュミットレベル（ＶＴ−）よりも高い電圧レベルのパルスの伊豆が重畳したときは、出力がＬｏ信号のままで変化しない。
【００６３】
続いて、論理積回路ＡＮＤ１は、シュミット入力バッファ１６から出力された信号と、該シュミット入力バッファ１６の出力信号をバッファＢ１〜Ｂｎが約１０ｎｓ程度遅延した信号との論理積をとって出力する。
【００６４】
入力バッファ部１４に入力されるパワーオンリセット信号がＨｉ信号の場合には、論理積回路ＡＮＤ１の出力（ｎｏｄｅ３）がＬｏ信号となっているが、該パワーオンリセット信号にマイナス側のシュミットレベル（ＶＴ−）以下のノイズが重畳した際には、シュミット入力バッファ１６の出力から１０ｎｓ程度遅延したＨｉ信号がＨパルスＲＣフィルタ回路１８に出力される。シュミットバッファ１６からの出力がＨｉ信号幅１０ｎｓ以下となるようなパルスノイズが重畳した際には、Ｈパルスディレイ回路１７にてパルスノイズが除去される。
【００６５】
このように、Ｈパルスディレイ回路１７によって、シュミット入力バッファ１６の出力信号を遅延させることにより、たとえば、パワーオンリセット端子ＲＥＳＥＴＰに高周波のノイズが連続的に入力されても、トランジスタＭＮ１が静電容量素子Ｃ１〜Ｃｎを充放電する速度に充分に追従することが可能となる。これにより、ｎｏｄｅ５は十分に放電されているため、常に抵抗Ｒ１〜Ｒｎ、および静電容量素子Ｃ１〜Ｃｎによる回路時定数分のノイズを除去することが可能となる。
【００６６】
そして、Ｈパルスディレイ回路１７の論理積回路ＡＮＤ１から遅延して出力されたＨｉ信号は、インバータＩＮＶ１によって反転（Ｌｏ信号）され、トランジスタＰＭ１がＯＮとなる。
【００６７】
トランジスタＰＭ１がＯＮした際、抵抗Ｒ１〜Ｒｎ、および静電容量素子Ｃ１〜Ｃｎによる回路時定数によってｎｏｄｅ５の電圧レベルが徐々にしか上昇しないために、ノイズによる電圧レベルの変動はなく、Ｌｏ信号を維持した状態となる。よって、シュミット入力バッファ１９の出力信号は遷移せず、Ｈｉ信号のままである。
【００６８】
そして、パワーオンリセット信号がネゲート（Ｈｉ信号）からアサート（Ｌｏ信号）に変化すると、ｎｏｄｅ５の電圧レベルが徐々に上昇していく。この電圧レベルの上昇の過程でｎｏｄｅ５は長期間、中間電位となるため、ＨパルスＲＣフィルタ回路１８の後段をシュミットバッファからなるシュミット入力バッファ１９とした。
【００６９】
その後、ｎｏｄｅ５の電圧レベルが、シュミット入力バッファ１９の＋側のシュミットレベル（ＶＴ＋）を超えると、該シュミット入力バッファ１９から、Ｌｏ信号のパワーオンリセット信号が出力される。
【００７０】
次に、パワーオンリセット端子ＲＥＳＥＴＰを介して入力されるパワーオンリセット信号が、Ｌｏ信号（アサート）固定からＨｉ信号（ネゲート）に遷移した際について説明する。
【００７１】
パワーオンリセット信号がＬｏ信号からＨｉ信号に遷移した際には、速やかに遷移した信号を出力する必要がある。パワーオンリセット信号がＨｉ信号からＬｏ信号に変化すると、シュミット入力バッファ１６の出力（ｎｏｄｅ１）が、Ｈｉ信号からＬｏ信号に遷移し、Ｈパルスディレイ回路１７の論理積回路ＡＮＤ１からは、バッファＢ１〜Ｂｎによる遅延がないＬｏ信号が出力される（ｎｏｄｅ３）。
【００７２】
そして、論理積回路ＡＮＤ１から出力されたＬｏ信号が入力されたＨパルスＲＣフィルタ回路１８は、インバータＩＮＶ１によって反転（Ｈｉ信号）され、トランジスタＰＭ１がＯＦＦ、トランジスタＮＭ１，ＭＮ２がＯＮとなる。
【００７３】
このとき、トランジスタＭＮ１の駆動力が高いために、ｎｏｄｅ５は十数ｎｓｅｃ程度でＬｏ信号レベルまで放電される。このトランジスタＭＮ１の放電期間中は、ｎｏｄｅ５が中間電位となるがトランスファゲートＴＧがＯＦＦとなるため、該中間電位を遮断し、シュミット入力バッファ１９への入力が中間電位となること防ぐ。
【００７４】
また、トランジスタＭＮ２がＯＮとなることによって、シュミット入力バッファ１９の入力部（ｎｏｄｅ７）が急峻にＬｏ信号レベルとなり、該シュミット入力バッファ１９からＨｉ信号のパワーオンリセット信号が出力される。
【００７５】
このように、中間電位となるｎｏｄｅ５を遮断し、遮断されたｎｏｄｅ７にはトランジスタＭＮ２により、短時間でレスポンスよく、シュミット入力バッファ１９に入力される信号を遷移させることができるので、該シュミット入力バッファ１９に流れる貫通電流を防止することができる。
【００７６】
それにより、本実施の形態によれば、パワーオンリセット信号がアサート（Ｈｉ信号）の際に重畳するＬｏレベルのパルスノイズを大幅に低減することができる。
【００７７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７８】
本発明の半導体集積回路装置は、リセット端子などに入力される制御信号のノイズ除去技術に適している。
【図面の簡単な説明】
【００７９】
【図１】本発明の一実施の形態による半導体集積回路装置のチップレイアウト図である。
【図２】図１の半導体集積回路装置に設けられた入力バッファ部の構成を示す説明図である。
【図３】図２の入力バッファ部に設けられたＨパルスディレイ回路、およびＨパルスＲＣフィルタ回路の回路図である。
【図４】図２の入力バッファ部にパワーオンリセット信号が入力された際の各部信号のタイミングチャートである。
【符号の説明】
【００８０】
１  半導体集積回路装置
２  半導体チップ
３  チップ電極
４  Ｉ／Ｏ領域
５  ビデオプロセッシングユニット
６  クロックパルス発振器
７  ディレイロックドループ
８  ＪＰＥＧプロセッシングユニット
９  ＲＡＭ
１０  ＣＰＵ
１１  ＸＹＲＡＭ
１２  ＢＳＣ
１３  ＤＳＰ
１４  入力バッファ部
１５  ＥＳＤ保護素子
１６  シュミット入力バッファ（第１のシュミット回路）
１７  Ｈパルスディレイ回路（ノイズ除去部、パルスディレイ回路）
１８  ＨパルスＲＣフィルタ回路（ノイズ除去部、ノイズフィルタ回路）
１９  シュミット入力バッファ（ノイズ除去部、第２のシュミット回路）
Ｂ１〜Ｂｎ  バッファ
ＡＮＤ１  論理積回路
ＩＮＶ１，ＩＮＶ２  インバータ
ＰＭ１，ＮＭ１，  トランジスタ（ＲＣフィルタ）
ＮＭ２  トランジスタ（信号切り替え部）
Ｒ１〜Ｒｎ  抵抗（ＲＣフィルタ）
Ｃ１〜Ｃｎ  静電容量素子（ＲＣフィルタ）
ＴＧ  トランスファゲート（信号切り替え部）
ＲＥＳＥＴＰ  パワーオンリセット端子（信号端子）
【図１】
2007019966.tif 000003
【図２】
2007019966.tif 000004
【図３】
2007019966.tif 000005
【図４】
2007019966.tif 000006