(57)【要約】【課題】半導体設計技術、特に半導体メモリ素子のカラム経路、さらに詳細には、同期式半導体メモリ素子のカラムアドレスイネーブル信号生成器及びその生成方法を提供すること。【解決手段】複数の内部命令語信号に応答し、フラグ信号を生成するための内部動作感知部と、プログラミングされた時間の間に、前記フラグ信号を遅延させて出力するための遅延部と、前記フラグ信号の遷移時点に応答し、イネーブル信号をアクティブにして出力し、前記遅延部により遅延されたフラグ信号の遷移時点に応答し、前記イネーブル信号を非アクティブにして出力するためのイネーブル信号生成部とを備え、入力されたアドレスにより生成された内部アドレスが、前記イネーブル信号に応答してコア領域に伝達されるように構成される。【選択図】図５
2007095258.tif 000002
【特許請求の範囲】
【請求項１】
複数の内部命令語信号に応答し、フラグ信号を生成するための内部動作感知部と、
プログラミングされた時間の間に、前記フラグ信号を遅延させて出力するための遅延部と、
前記フラグ信号の遷移時点に応答し、イネーブル信号をアクティブにして出力し、前記遅延部により遅延されたフラグ信号の遷移時点に応答し、前記イネーブル信号を非アクティブにして出力するためのイネーブル信号生成部と
を備え、
入力されたアドレスにより生成された内部アドレスが、前記イネーブル信号に応答してコア領域に伝達されるように構成されたことを特徴とする半導体メモリ装置。
【請求項２】
前記複数の内部命令語信号のそれぞれの命令が内部カラム命令語であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記入力されたアドレスが、カラムアドレスであることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記内部動作感知部が、
前記複数の内部命令語信号のうち、少なくとも１つに応答し、前記フラグ信号を生成することを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記内部命令語信号が、読み出し動作のための内部読み出し動作信号、書き込み動作のための内部書き込み動作信号、及びバスト長を制御するための内部バスト制御信号のうちのいずれか１つであることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記内部動作感知部が、
前記内部読み出し動作信号を反転する第１インバータと、
前記内部書き込み動作信号を反転する第２インバータと、
前記内部バスト制御信号を反転する第３インバータと、
前記第１インバータの出力及び前記第２インバータの出力のロジックナンドオペレイションのためのＮＡＮＤゲートと
を備えたことを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記フラグ信号及び前記遅延されたフラグ信号を利用し、パルス形態のフラグ信号を生成して、前記イネーブル信号生成部に伝達するためのパルス生成部をさらに備えたことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記パルス生成部が、
前記遅延されたプラグ信号を反転する第４インバータと、
前記第４インバータの出力及び前記フラグ信号のロジックナンドオペレイションのための第２ＮＡＮＤゲートと、
前記第２ＮＡＮＤゲートの出力を反転する第５インバータと
を備えたことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記イネーブル信号生成部が、
フラグ信号の遷移タイミングに応答し、前記イネーブル信号をアクティブにし、アクティブになった前記フラグ信号を、出力端を介して出力させるためのアクティブ遷移感知部と、
前記遅延されたフラグ信号の遷移タイミングに応答し、イネーブル信号を非アクティブにし、前記出力端を介して前記非アクティブになったイネーブル信号を出力させるための非アクティブ遷移感知部と
を備えたことを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記アクティブ遷移感知部が、
前記パルス形態のプラグ信号のロジックハイレベルに応答してターンオンする第１伝送ゲートを備え、前記第１伝送ゲートが、ターンオン時に、前記出力端にロジックハイレベルにアクティブになったイネーブル信号を伝達することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記第１伝送ゲートにより伝達されたロジックハイレベルが、半導体メモリ装置の周辺回路にロジックハイレベルとして用いられる周辺回路駆動電圧レベルに対応されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記非アクティブ遷移感知部が、
前記遅延されたプラグ信号のロジックハイレベルに応答してターンオンする第２伝送ゲートを備え、前記第２伝送ゲートが、ターンオン時に、前記出力端にロジックローレベルに非アクティブになったイネーブル信号を伝達することを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記第２伝送ゲートにより伝達されたロジックローレベルが、接地電圧レベルに対応されることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記イネーブル信号生成部の出力端に接続され、前記イネーブル信号をラッチするラッチ部をさらに備えたことを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記ラッチ部が、
前記イネーブル信号生成部の出力端に提供される信号をラッチするラッチと、
予定された信号で前記ラッチを初期化する初期化部と
を備えたことを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
複数の内部命令語信号に応答し、フラグ信号を生成するための内部動作感知部と、
前記フラグ信号の第１遷移時点に応答し、イネーブル信号をアクティブにして出力し、前記フラグ信号の第２遷移時点に応答し、前記イネーブル信号を非アクティブにして出力するためのイネーブル信号生成部と
を備え、
入力されたアドレスにより生成された内部アドレスが、前記イネーブル信号に応答し、コア領域に伝達されるように構成されたことを特徴とする半導体メモリ装置。
【請求項１７】
前記複数の内部命令語信号が、それぞれの命令が内部カラム命令語であることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記入力されたアドレスが、カラムアドレスであることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記内部動作感知部が、
前記複数の内部命令語信号のうち、少なくとも１つに応答し、前記フラグ信号を生成することを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記内部命令語信号が、読み出し動作のための内部読み出し動作信号、書き込み動作のための内部書き込み動作信号、及びバスト長を制御するための内部バスト制御信号のうち、いずれかであることを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２１】
前記内部動作感知部が、
前記内部読み出し動作信号を反転する第１インバータと、
前記内部書き込み動作信号を反転する第２インバータと、
前記内部バスト制御信号を反転する第３インバータと、
前記第１インバータの出力及び前記第２インバータの出力のロジックナンドオペレイションのためのＮＡＮＤゲートと
を備えたことを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２２】
前記フラグ信号を利用してパルス形態のフラグ信号を生成し、前記イネーブル信号生成部に伝達するためのパルス生成部をさらに備えたことを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２３】
前記パルス生成部が、
前記遅延されたプラグ信号を反転する第４インバータと、
前記第４インバータの出力及び前記フラグ信号のロジックナンドオペレイションのための第２ＮＡＮＤゲートと、
前記第２ＮＡＮＤゲートの出力を反転する第５インバータと
を備えたことを特徴とする請求項２２に記載の半導体メモリ装置。
【請求項２４】
前記イネーブル信号生成部が、
前記パルス形態のフラグ信号の第１遷移タイミングに応答し、前記イネーブル信号をアクティブにし、アクティブになった前記フラグ信号を出力端を介して出力させるためのアクティブ遷移感知部と、
前記パルス形態のフラグ信号の第２遷移タイミングに応答し、イネーブル信号を非アクティブにし、前記出力端を介して前記非アクティブになったイネーブル信号を出力させるための非アクティブ遷移感知部と
を備えたことを特徴とする請求項２３に記載の半導体メモリ装置。
【請求項２５】
前記アクティブ遷移感知部が、
前記パルス形態のプラグ信号のロジックハイレベルに応答してターンオンする第１伝送ゲートを備え、前記第１伝送ゲートが、ターンオン時に、前記出力端にロジックハイレベルにアクティブになったイネーブル信号を伝達することを特徴とする請求項２４に記載の半導体メモリ装置。
【請求項２６】
前記第１伝送ゲートにより伝達されたロジックハイレベルが、半導体メモリ装置の周辺回路においてロジックハイレベルとして用いられる周辺回路駆動電圧レベルに対応されることを特徴とする請求項２５に記載の半導体メモリ装置。
【請求項２７】
前記非アクティブ遷移感知部が、
前記遅延されたプラグ信号のロジックハイレベルに応答してターンオンする第２伝送ゲートを備え、前記第２伝送ゲートが、ターンオン時に、前記出力端にロジックローレベルに非アクティブになったイネーブル信号を伝達することを特徴とする請求項２５に記載の半導体メモリ装置。
【請求項２８】
前記第２伝送ゲートにより伝達されたロジックローレベルが、接地電圧レベルに対応されることを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項２９】
前記イネーブル信号生成部の出力端に接続され、前記イネーブル信号をラッチするラッチ部をさらに備えたことを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項３０】
前記ラッチ部が、
前記イネーブル信号生成部の出力端に提供される信号をラッチするラッチと、
予定された信号で前記ラッチを初期化する初期化部と
を備えたことを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３１】
半導体メモリ装置の駆動方法において、
複数の内部命令語信号に応答し、フラグ信号を生成するステップと、
前記フラグ信号をプログラミングされた時間の間に遅延させるステップと、
前記フラグ信号の遷移時点に対応してアクティブになり、前記遅延されたフラグ信号の遷移時点に対応し、非アクティブになるイネーブル信号を生成するステップと、
入力されたアドレスに対応する内部アドレスを前記イネーブル信号がアクティブになったタイミングに応答してコア領域に伝達するステップと
を含むことを特徴とする半導体メモリ装置の駆動方法。
【請求項３２】
前記複数の内部命令語信号が、それぞれ複数の内部カラムの動作にそれぞれ対応されることを特徴とする請求項３１に記載の半導体メモリ装置の駆動方法。
【請求項３３】
前記内部アドレスを伝達するステップが、
入力されるアドレスをデコードするステップと、
前記デコードされたアドレスを前記内部アドレスに変換させるステップと、
前記イネーブル信号のアクティブ状態に応答し、前記内部アドレスをコア領域に伝達するステップと
を含むことを特徴とする請求項３２に記載の半導体メモリ装置の駆動方法。
【請求項３４】
前記フラグ信号を生成するステップが、
読み出し動作に対応する内部読み出し命令語信号を生成するステップと、
書き込み動作に対応する内部書き込み命令語信号を生成するステップと、
出力データのバスト長を制御するバスト制御信号を生成するステップと、
前記内部読み出し命令語信号、前記内部書き込み命令語信号、及び前記バスト制御信号のうち、少なくとも１つのアクティブ状態に対応し、前記フラグ信号を生成するステップと
を含むことを特徴とする請求項３３に記載の半導体メモリ装置の駆動方法。
【請求項３５】
前記イネーブル信号のアクティブ状態の電圧レベルが、半導体メモリ装置の周辺回路においてロジックハイレベルとして用いられる周辺回路駆動電圧レベルに対応されることを特徴とする請求項３４に記載の半導体メモリ装置の駆動方法。
【請求項３６】
前記イネーブル信号の非アクティブ状態の電圧レベルが、接地電圧のレベルに対応されることを特徴とする請求項３５に記載の半導体メモリ装置の駆動方法。
【請求項３７】
前記内部動作感知部が、
前記内部読み出し動作信号を反転する第１インバータと、
前記内部書き込み動作信号を反転する第２インバータと、
前記内部バスト制御信号を反転する第３インバータと、
前記第１インバータの出力、前記第２インバータの出力、及び前記第３インバータの出力のロジックナンドオペレイションのためのＮＡＮＤゲートと
を備えたことを特徴とする請求項５に記載の半導体メモリ装置。
【請求項３８】
前記内部動作感知部が、
前記内部読み出し動作信号を反転する第１インバータと、
前記内部書き込み動作信号を反転する第２インバータと、
前記内部バスト制御信号を反転する第３インバータと、
前記第１インバータの出力、前記第２インバータの出力、及び前記第３インバータの出力のロジックナンドオペレイションのためのＮＡＮＤゲートと
を備えたことを特徴とする請求項２０に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、半導体メモリ素子のカラム経路に関し、さらに詳細には、同期式半導体メモリ素子のカラムアドレスイネーブル信号生成器及びその生成方法に関する。
【背景技術】
【０００２】
ＤＲＡＭをはじめとする半導体メモリ素子は、データを格納するための単位メモリセルの集合体のメモリセルアレイと、所望のデータ入出力動作を制御するための周辺回路で構成される。
【０００３】
メモリセルアレイは、ワードラインと呼ばれる複数のロー（Ｒｏｗ）及びビットラインと呼ばれる複数のカラム（Ｃｏｌｕｍｎ）からなるマトリックス状をなしている。それぞれのローとカラムには、所定のアドレスが割り当てられており、特定ローの指定にはローアドレスが用いられ、特定カラムの指定にはカラムアドレスが用いられる。
【０００４】
ローアドレス及びカラムアドレスは、コマンドと共に、外部から印加されたアドレス信号をデコードして生成し、特に、読み出し／書き込み動作の際、カラムアドレスにより決められた特定ビットラインに対応するカラム選択信号のアクティブ区間（パルス幅）を画定するために、コマンド信号を受けて生成されたカラムアドレスイネーブル信号が用いられる。
【０００５】
一方、システムや回路においてクロックは、動作タイミングを合せるためのレファレンスとして用いられており、エラーなしでさらに速い動作を保証するためにも用いられる。このように、クロックに同期されて動作する同期式半導体メモリ素子に、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）、ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）などがある。
【０００６】
図１は、通常の同期式ＤＲＡＭのカラム経路を示すブロック図である。
【０００７】
同図に示すように、カラム経路には、Ｎ＋１ビット（Ｎは、自然数）のアドレス信号Ａ<０：Ｎ>をバッファリングするためのアドレスバッファ１００と、アドレスバッファ１００の出力信号を内部クロックＣＬＫＰ４でラッチするためのアドレスラッチ１０２と、アドレスラッチ１０２の出力信号をカウントし、順次アドレス指定ができるようにするカラムアドレスカウンタ１０４と、カラムアドレスイネーブル信号ＢＹＰ＿ＹＩに応答し、カラムアドレスカウンタ１０４の出力信号をデコードし、カラムアドレス信号ＹＩ<０：Ｋ>（Ｋは、２（Ｎ＋１）−１）を生成するためのカラムアドレスデコーダ１０６とが備えられる。
【０００８】
また、上述のように、カラムアドレスイネーブル信号ＢＹＰ＿ＹＩは、コマンド信号を受けて生成され、具体的には同図に示すように、コマンド信号／ＲＡＳ、／ＣＡＳ、／ＷＥをバッファリングするコマンドバッファ３００と、コマンドバッファ３００の出力信号を内部クロックＣＬＫＰ４でラッチするコマンドラッチ３０２と、コマンドラッチ３０２の出力信号をデコードし、内部コマンド信号を生成するためのコマンドデコーダ３０４と、コマンドデコーダ３０４から出力された内部コマンド信号を受信し、カラムアドレスイネーブル信号ＢＹＰ＿ＹＩを生成するためのカラムアドレスイネーブル信号生成器３０６と、からなるコマンド経路によりカラムアドレスイネーブル信号ＢＹＰ＿ＹＩが生成される。
【０００９】
一方、アドレスラッチ１０２及びコマンドラッチ３０２の制御信号として用いられる内部クロックＣＬＫＰ４は、外部クロックＣＬＫ、／ＣＬＫをバッファリングするクロックバッファ２００から生成されたものである。
【００１０】
図２は、図１におけるクロックバッファ２００を示す回路図である。
【００１１】
同図に示すように、クロックバッファ２００は、大きく比較部２１０及びパルス生成部２２０で構成される。
【００１２】
まず、比較部２１０は、バッファイネーブル信号ＢＵＦＦＥＲ＿ＥＮの制御を受け、外部クロックＣＬＫ、／ＣＬＫを差動入力とする一般的な差動増幅回路であって、これについての詳細構成の説明は省略する。
【００１３】
一方、パルス生成部２２０は、比較部２１０の出力信号ＣＬＫＭＣを遅延させる遅延（ＴＤ１の遅延時間を有する）と、遅延の出力信号を反転させるインバータと、インバータの出力信号及び比較部２１０の出力信号ＣＬＫＭＣを入力とするＮＡＮＤゲートと、ＮＡＮＤゲートの出力信号を反転させて内部クロックＣＬＫＰ４として出力するためのインバータで具現される。
【００１４】
図３は、従来の技術に係る図１のカラムアドレスイネーブル信号生成器３０６の回路図である。
【００１５】
同図に示すように、従来の技術に係るカラムアドレスイネーブル信号生成器３０６は、読み出し信号ＣＡＳＰ６＿ＲＤ、書き込み信号ＣＡＳＰ６＿ＷＴ、カラムバスト信号ＩＣＡＳＰ６をそれぞれ反転させる第１、第２、及び第３インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３と、第１、第２、及び第３インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３の出力信号を受信し、カラムアドレスイネーブル信号ＢＹＰ＿ＹＩを出力するための３−入力ＮＡＮＤゲートＮＡＮＤ１で構成されていることが確認できる。ここで、読み出し信号ＣＡＳＰ６＿ＲＤ、書き込み信号ＣＡＳＰ６＿ＷＴ、カラムバスト信号ＩＣＡＳＰ６は、カラムコマンドが入力された時にアクティブになる内部コマンド信号であって、読み出し信号ＣＡＳＰ６＿ＲＤは、読み出しコマンドが印加された時にアクティブになる信号であり、書き込み信号ＣＡＳＰ６＿ＷＴは、書き込みコマンドが印加された時にアクティブになる信号であり、カラムバスト信号ＩＣＡＳＰ６は、読み出しコマンド又は書き込みコマンドが印加された時に設定されたバスト長ＢＬ分のバスト動作のために、連続してパルスする信号である。
【００１６】
すなわち、従来の技術に係るカラムアドレスイネーブル信号生成器３０６は、内部カラムコマンド信号のうちいずれかが論理レベルハイにアクティブになる場合、カラムアドレスイネーブル信号ＢＹＰ＿ＹＩをアクティブにする。
【００１７】
図４Ａ及び図４Ｂは、従来の技術（図１、図２、図３を参照）に係るカラムアドレスイネーブル信号ＢＹＰ＿ＹＩのタイミング図であって、図４Ａは、低周波動作の際、図４Ｂは、高周波動作の際の波形をそれぞれ示すものである。
【００１８】
まず、図４Ａに示すように、外部クロックＣＬＫの周波数が低い場合には、カラムアドレスイネーブル信号ＢＹＰ＿ＹＩのパルス幅が「ＴＤ１」であって、内部クロックＣＬＫＰ４と同じパルス幅を有する。内部クロックＣＬＫＰ４のパルス幅は、図２のパルス生成部２２０の遅延の遅延時間ＴＤ１により決定され、コマンド信号は、内部クロックＣＬＫＰ４によりラッチされるため、図３のカラムアドレスイネーブル信号生成器３０６の入力信号である読み出し信号ＣＡＳＰ６＿ＲＤ、書き込み信号ＣＡＳＰ６＿ＷＴ、カラムバスト信号ＩＣＡＳＰ６と、出力信号であるカラムアドレスイネーブル信号ＢＹＰ＿ＹＩのパルス幅は、内部クロックＣＬＫＰ４のパルス幅と同様になる。
【００１９】
しかし、図４Ｂに示すように、外部クロックＣＬＫの周波数が高くなれば、内部クロックＣＬＫＰ４のパルス幅が図２のパルス生成部２２０の遅延の遅延時間ＴＤ２と関係なく、外部クロックＣＬＫのパルス幅に制限される場合がある。この場合、出力信号であるカラムアドレスイネーブル信号ＢＹＰ＿ＹＩのパルス幅は、低周波動作時に比べて低減し、これによりカラムアドレス信号ＹＩ<０：Ｋ>のパルス幅も制限されるため、読み出し／書き込み動作の際、マージンの確保が困難となり、結局、素子の誤動作を引き起こすという問題がある。
【特許文献１】特開平１１−８６５５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は、上記の従来の技術の問題点を解決するためになされたものであって、その目的は、動作周波数と関係なく、一定のパルス幅が確保できる同期式半導体メモリ素子のカラムアドレスイネーブル信号生成器及びその生成方法を提供することにある。
【課題を解決するための手段】
【００２１】
上記の目的を達成すべく、本発明に係る第１の半導体メモリ装置は、複数の内部命令語信号に応答し、フラグ信号を生成するための内部動作感知部と、プログラミングされた時間の間に、前記フラグ信号を遅延させて出力するための遅延部と、前記フラグ信号の遷移時点に応答し、イネーブル信号をアクティブにして出力し、前記遅延部により遅延されたフラグ信号の遷移時点に応答し、前記イネーブル信号を非アクティブにして出力するためのイネーブル信号生成部とを備え、入力されたアドレスにより生成された内部アドレスが、前記イネーブル信号に応答してコア領域に伝達されるように構成される。
【００２２】
また、本発明に係る第２の半導体メモリ装置は、上記第１の半導体メモリ装置の構成に加え、さらに前記複数の内部命令語信号のそれぞれの命令が内部カラム命令語であることを特徴とする。
【００２３】
また、本発明に係る第３の半導体メモリ装置は、上記第２の半導体メモリ装置の構成に加え、さらに前記入力されたアドレスが、カラムアドレスであることを特徴とする。
【００２４】
また、本発明に係る第４の半導体メモリ装置は、上記第３の半導体メモリ装置の構成に加え、さらに前記内部動作感知部が、前記複数の内部命令語信号のうち、少なくとも１つに応答し、前記フラグ信号を生成することを特徴とする。
【００２５】
また、本発明に係る第５の半導体メモリ装置は、上記第４の半導体メモリ装置の構成に加え、さらに前記内部命令語信号が、読み出し動作のための内部読み出し動作信号、書き込み動作のための内部書き込み動作信号、及びバスト長を制御するための内部バスト制御信号のうちのいずれか１つであることを特徴とする。
【００２６】
また、本発明に係る第６の半導体メモリ装置は、上記第５の半導体メモリ装置の構成に加え、さらに前記内部動作感知部が、前記内部読み出し動作信号を反転する第１インバータと、前記内部書き込み動作信号を反転する第２インバータと、前記内部バスト制御信号を反転する第３インバータと、前記第１インバータの出力及び前記第２インバータの出力のロジックナンドオペレイションのためのＮＡＮＤゲートと、を備えたことを特徴とする。
【００２７】
また、本発明に係る第７の半導体メモリ装置は、上記第６の半導体メモリ装置の構成に加え、さらに前記フラグ信号及び前記遅延されたフラグ信号を利用し、パルス形態のフラグ信号を生成して、前記イネーブル信号生成部に伝達するためのパルス生成部をさらに備えたことを特徴とする。
【００２８】
また、本発明に係る第８の半導体メモリ装置は、上記第７の半導体メモリ装置の構成に加え、さらに前記パルス生成部が、前記遅延されたプラグ信号を反転する第４インバータと、前記第４インバータの出力及び前記フラグ信号のロジックナンドオペレイションのための第２ＮＡＮＤゲートと、前記第２ＮＡＮＤゲートの出力を反転する第５インバータと、を備えたことを特徴とする。
【００２９】
また、本発明に係る第９の半導体メモリ装置は、上記第８の半導体メモリ装置の構成に加え、さらに前記イネーブル信号生成部が、フラグ信号の遷移タイミングに応答し、前記イネーブル信号をアクティブにし、アクティブになった前記フラグ信号を、出力端を介して出力させるためのアクティブ遷移感知部と、前記遅延されたフラグ信号の遷移タイミングに応答し、イネーブル信号を非アクティブにし、前記出力端を介して前記非アクティブになったイネーブル信号を出力させるための非アクティブ遷移感知部と、を備えたことを特徴とする。
【００３０】
また、本発明に係る第１０の半導体メモリ装置は、上記第９の半導体メモリ装置の構成に加え、さらに前記アクティブ遷移感知部が、前記パルス形態のプラグ信号のロジックハイレベルに応答してターンオンする第１伝送ゲートを備え、前記第１伝送ゲートが、ターンオン時に、前記出力端にロジックハイレベルにアクティブになったイネーブル信号を伝達することを特徴とする。
【００３１】
また、本発明に係る第１１の半導体メモリ装置は、上記第１０の半導体メモリ装置の構成に加え、さらに前記第１伝送ゲートにより伝達されたロジックハイレベルが、半導体メモリ装置の周辺回路にロジックハイレベルとして用いられる周辺回路駆動電圧レベルに対応されることを特徴とする。
【００３２】
また、本発明に係る第１２の半導体メモリ装置は、上記第１１の半導体メモリ装置の構成に加え、さらに前記非アクティブ遷移感知部が、前記遅延されたプラグ信号のロジックハイレベルに応答してターンオンする第２伝送ゲートを備え、前記第２伝送ゲートが、ターンオン時に、前記出力端にロジックローレベルに非アクティブになったイネーブル信号を伝達することを特徴とする。
【００３３】
また、本発明に係る第１３の半導体メモリ装置は、上記第１２の半導体メモリ装置の構成に加え、さらに前記第２伝送ゲートにより伝達されたロジックローレベルが、接地電圧レベルに対応されることを特徴とする。
【００３４】
また、本発明に係る第１４の半導体メモリ装置は、上記第１３の半導体メモリ装置の構成に加え、さらに前記イネーブル信号生成部の出力端に接続され、前記イネーブル信号をラッチするラッチ部をさらに備えたことを特徴とする。
【００３５】
また、本発明に係る第１５の半導体メモリ装置は、上記第１４の半導体メモリ装置の構成に加え、さらに前記ラッチ部が、前記イネーブル信号生成部の出力端に提供される信号をラッチするラッチと、予定された信号で前記ラッチを初期化する初期化部と、を備えたことを特徴とする。
【００３６】
また、本発明に係る第１６の半導体メモリ装置は、複数の内部命令語信号に応答し、フラグ信号を生成するための内部動作感知部と、前記フラグ信号の第１遷移時点に応答し、イネーブル信号をアクティブにして出力し、前記フラグ信号の第２遷移時点に応答し、前記イネーブル信号を非アクティブにして出力するためのイネーブル信号生成部と、を備え、入力されたアドレスにより生成された内部アドレスが、前記イネーブル信号に応答し、コア領域に伝達されるように構成される。
【００３７】
また、本発明に係る第１７の半導体メモリ装置は、上記第１６の半導体メモリ装置の構成に加え、さらに前記複数の内部命令語信号が、それぞれの命令が内部カラム命令語であることを特徴とする。
【００３８】
また、本発明に係る第１８の半導体メモリ装置は、上記第１７の半導体メモリ装置の構成に加え、さらに前記入力されたアドレスが、カラムアドレスであることを特徴とする。
【００３９】
また、本発明に係る第１９の半導体メモリ装置は、上記第１８の半導体メモリ装置の構成に加え、さらに前記内部動作感知部が、前記複数の内部命令語信号のうち、少なくとも１つに応答し、前記フラグ信号を生成することを特徴とする。
【００４０】
また、本発明に係る第２０の半導体メモリ装置は、上記第１９の半導体メモリ装置の構成に加え、さらに前記内部命令語信号が、読み出し動作のための内部読み出し動作信号、書き込み動作のための内部書き込み動作信号、及びバスト長を制御するための内部バスト制御信号のうち、いずれかであることを特徴とする。
【００４１】
また、本発明に係る第２１の半導体メモリ装置は、上記第２０の半導体メモリ装置の構成に加え、さらに前記内部動作感知部が、前記内部読み出し動作信号を反転する第１インバータと、前記内部書き込み動作信号を反転する第２インバータと、前記内部バスト制御信号を反転する第３インバータと、前記第１インバータの出力及び前記第２インバータの出力のロジックナンドオペレイションのためのＮＡＮＤゲートと、を備えたことを特徴とする請求項２０に記載の半導体メモリ装置。
【００４２】
また、本発明に係る第２２の半導体メモリ装置は、上記第２１の半導体メモリ装置の構成に加え、さらに前記フラグ信号を利用してパルス形態のフラグ信号を生成し、前記イネーブル信号生成部に伝達するためのパルス生成部をさらに備えたことを特徴とする。
【００４３】
また、本発明に係る第２３の半導体メモリ装置は、上記第２２の半導体メモリ装置の構成に加え、さらに前記パルス生成部が、前記遅延されたプラグ信号を反転する第４インバータと、前記第４インバータの出力及び前記フラグ信号のロジックナンドオペレイションのための第２ＮＡＮＤゲートと、前記第２ＮＡＮＤゲートの出力を反転する第５インバータと、を備えたことを特徴とする。
【００４４】
また、本発明に係る第２４の半導体メモリ装置は、上記第２３の半導体メモリ装置の構成に加え、さらに前記イネーブル信号生成部が、前記パルス形態のフラグ信号の第１遷移タイミングに応答し、前記イネーブル信号をアクティブにし、アクティブになった前記フラグ信号を出力端を介して出力させるためのアクティブ遷移感知部と、前記パルス形態のフラグ信号の第２遷移タイミングに応答し、イネーブル信号を非アクティブにし、前記出力端を介して前記非アクティブになったイネーブル信号を出力させるための非アクティブ遷移感知部と、を備えたことを特徴とする。
【００４５】
また、本発明に係る第２５の半導体メモリ装置は、上記第２４の半導体メモリ装置の構成に加え、さらに前記アクティブ遷移感知部が、前記パルス形態のプラグ信号のロジックハイレベルに応答してターンオンする第１伝送ゲートを備え、前記第１伝送ゲートが、ターンオン時に、前記出力端にロジックハイレベルにアクティブになったイネーブル信号を伝達することを特徴とする。
【００４６】
また、本発明に係る第２６の半導体メモリ装置は、上記第２５の半導体メモリ装置の構成に加え、さらに前記第１伝送ゲートにより伝達されたロジックハイレベルが、半導体メモリ装置の周辺回路においてロジックハイレベルとして用いられる周辺回路駆動電圧レベルに対応されることを特徴とする。
【００４７】
また、本発明に係る第２７の半導体メモリ装置は、上記第２５の半導体メモリ装置の構成に加え、さらに前記非アクティブ遷移感知部が、前記遅延されたプラグ信号のロジックハイレベルに応答してターンオンする第２伝送ゲートを備え、前記第２伝送ゲートが、ターンオン時に、前記出力端にロジックローレベルに非アクティブになったイネーブル信号を伝達することを特徴とする。
【００４８】
また、本発明に係る第２８の半導体メモリ装置は、上記第２７の半導体メモリ装置の構成に加え、さらに前記第２伝送ゲートにより伝達されたロジックローレベルが、接地電圧レベルに対応されることを特徴とする。
【００４９】
また、本発明に係る第２９の半導体メモリ装置は、上記第２８の半導体メモリ装置の構成に加え、さらに前記イネーブル信号生成部の出力端に接続され、前記イネーブル信号をラッチするラッチ部をさらに備えたことを特徴とする。
【００５０】
また、本発明に係る第３０の半導体メモリ装置は、上記第２９の半導体メモリ装置の構成に加え、さらに前記ラッチ部が、前記イネーブル信号生成部の出力端に提供される信号をラッチするラッチと、予定された信号で前記ラッチを初期化する初期化部と、を備えたことを特徴とする。
【００５１】
また、本発明に係る第１の半導体メモリ装置の駆動方法は、複数の内部命令語信号に応答し、フラグ信号を生成するステップと、前記フラグ信号をプログラミングされた時間の間に遅延させるステップと、前記フラグ信号の遷移時点に対応してアクティブになり、前記遅延されたフラグ信号の遷移時点に対応し、非アクティブになるイネーブル信号を生成するステップと、入力されたアドレスに対応する内部アドレスを前記イネーブル信号がアクティブになったタイミングに応答してコア領域に伝達するステップと、を含む。
【００５２】
また、本発明に係る第２の半導体メモリ装置の駆動方法は、上記第１の駆動方法において、前記複数の内部命令語信号が、それぞれ複数の内部カラムの動作にそれぞれ対応されることを特徴とする。
【００５３】
また、本発明に係る第３の半導体メモリ装置の駆動方法は、上記第２の駆動方法において、前記内部アドレスを伝達するステップが、入力されるアドレスをデコードするステップと、前記デコードされたアドレスを前記内部アドレスに変換させるステップと、前記イネーブル信号のアクティブ状態に応答し、前記内部アドレスをコア領域に伝達するステップと、を含むことを特徴とする。
【００５４】
また、本発明に係る第４の半導体メモリ装置の駆動方法は、上記第３の駆動方法において、前記フラグ信号を生成するステップが、読み出し動作に対応する内部読み出し命令語信号を生成するステップと、書き込み動作に対応する内部書き込み命令語信号を生成するステップと、出力データのバスト長を制御するバスト制御信号を生成するステップと、前記内部読み出し命令語信号、前記内部書き込み命令語信号、及び前記バスト制御信号のうち、少なくとも１つのアクティブ状態に対応し、前記フラグ信号を生成するステップと、を含むことを特徴とする。
【００５５】
また、本発明に係る第５の半導体メモリ装置の駆動方法は、上記第４の駆動方法において、前記イネーブル信号のアクティブ状態の電圧レベルが、半導体メモリ装置の周辺回路においてロジックハイレベルとして用いられる周辺回路駆動電圧レベルに対応されることを特徴とする。
【００５６】
また、本発明に係る第６の半導体メモリ装置の駆動方法は、上記第５の駆動方法において、前記イネーブル信号の非アクティブ状態の電圧レベルが、接地電圧のレベルに対応されることを特徴とする。
【００５７】
また、本発明に係る第３１の半導体メモリ装置は、上記第５の半導体メモリ装置の構成に加え、前記内部動作感知部が、前記内部読み出し動作信号を反転する第１インバータと、前記内部書き込み動作信号を反転する第２インバータと、前記内部バスト制御信号を反転する第３インバータと、前記第１インバータの出力、前記第２インバータの出力、及び前記第３インバータの出力のロジックナンドオペレイションのためのＮＡＮＤゲートと、を備えたことを特徴とする。
【００５８】
また、本発明に係る第３２の半導体メモリ装置は、上記第２０の半導体メモリ装置の構成に加え、前記内部動作感知部が、前記内部読み出し動作信号を反転する第１インバータと、前記内部書き込み動作信号を反転する第２インバータと、前記内部バスト制御信号を反転する第３インバータと、前記第１インバータの出力、前記第２インバータの出力、及び前記第３インバータの出力のロジックナンドオペレイションのためのＮＡＮＤゲートと、を備えたことを特徴とする。
【発明の効果】
【００５９】
本発明によれば、動作周波数と関係なく、カラムアドレスイネーブル信号の一定のパルス幅を確保でき、これによって、高周波動作の際、読み出し／書き込み動作のマージンを確保して同期式半導体メモリ素子の誤動作を防止できる。
【発明を実施するための最良の形態】
【００６０】
以下、本発明の最も好ましい実施形態を、添付した図面を参照しながら詳細に説明する。
【００６１】
図５は、本発明の一実施形態に係る同期式半導体メモリ素子のカラムアドレスイネーブル信号生成器の回路図である。
【００６２】
同図に示すように、本実施形態に係る同期式半導体メモリ素子のカラムアドレスイネーブル信号生成器５００は、複数の内部カラムコマンド信号ＣＡＳＰ６＿ＲＤ、ＣＡＳＰ６＿ＷＴ、ＩＣＡＳＰ６を受信し、フラグ信号ＦＬを生成するためのカラムアクセス検出部５１０と、フラグ信号ＦＬに対し、所望のカラムアドレスイネーブル信号のパルス幅に対応する遅延時間ＴＤ３情報を提供するための遅延回路５２０と、フラグ信号ＦＬのアクティブ時点に対応するパルスフラグ信号ＦＬＰ及び遅延時間ＴＤ３分遅延されたフラグ信号ＦＬのアクティブ時点に対応する遅延フラグ信号ＦＬＤに応答し、カラムアドレスイネーブル信号ＢＹＰ＿ＹＩを生成するための信号生成部５３０とを備える。なお、カラムアクセス検出部５１０は内部動作感知部の一例であり、遅延回路５２０は遅延部及びパルス生成部の一例であり、信号生成部５３０はイネーブル信号生成部の一例である。
【００６３】
ここで、カラムアクセス検出部５１０は、読み出し信号ＣＡＳＰ６＿ＲＤを入力とするインバータＩＮＶ１１と、書き込み信号ＣＡＳＰ６＿ＷＴを入力とするインバータＩＮＶ１２と、カラムバスト信号ＩＣＡＳＰ６を入力とするインバータＩＮＶ１３と、３つのインバータＩＮＶ１１、ＩＮＶ１２、ＩＮＶ１３の出力信号を入力とするＮＡＮＤゲートＮＡＮＤ１１とで具現できる。
【００６４】
また、遅延回路５２０は、フラグ信号ＦＬを遅延させるための遅延部５２２（ＴＤ２の遅延時間を有する）と、遅延部５２２の出力信号を入力とするインバータＩＮＶ１４と、フラグ信号ＦＬ及びインバータＩＮＶ１４の出力信号ＮＤ２を入力とするＮＡＮＤゲートＮＡＮＤ１２と、ＮＡＮＤゲートＮＡＮＤ１２の出力信号を入力とするインバータＩＮＶ１５とで具現できる。
【００６５】
一方、信号生成部５３０は、遅延回路５２０のインバータＩＮＶ１５から出力されたパルスフラグ信号ＦＬＰに応答し、出力端にアクティブ電圧レベルを伝達するための信号活性化部５３２と、遅延回路５２０の遅延部５２２から出力された遅延フラグ信号ＦＬＤに応答し、出力端に非アクティブ電圧レベルを伝達するための信号非アクティブ部５３４と、信号アクティブ部５３２及び信号非アクティブ部５３４の共通出力端に接続されたラッチ部５３６とを備える。
【００６６】
このラッチ部５３６は、前記イネーブル信号生成部の出力端に提供されている信号をラッチするラッチ５３６＿１と、予定された信号で前記ラッチを初期化する初期化部５３６＿２とを備える。なお、信号活性化部５３２はアクティブ遷移感知部の一例であり、信号非アクティブ部５３４は非アクティブ遷移感知部の一例であり、ラッチ部５３６はラッチ部の一例である。また、ラッチ５３６＿１はラッチの一例であり、初期化部５３６＿２は初期化部の一例である。
【００６７】
ここで、信号活性化部５３２は、パルスフラグ信号ＦＬＰを入力とするインバータＩＮＶ１６と、パルスフラグ信号ＦＬＰが論理レベルハイである時にターンオンするトランスミッションゲートＴＧ１で具現でき、アクティブ電圧レベルとして、周辺回路電圧ＶＰＥＲＩを使用する。
【００６８】
そして、信号非アクティブ部５３４は、遅延フラグ信号ＦＬＤを入力とするインバータＩＮＶ１７と、遅延フラグ信号ＦＬＤが論理レベルハイである時にターンオンするトランスミッションゲートＴＧ２で具現でき、非アクティブ電圧レベルとして接地電圧ＶＳＳを使用する。
【００６９】
また、ラッチ部５３６は、共通出力端に接続されたラッチＩＮＶ１８及びＩＮＶ１９で具現でき、パワーアップ信号ＰＷＲＵＰを入力とするインバータＩＮＶ２０と、共通出力端と接地電圧端との間に接続され、インバータＩＮＶ２０の出力信号をゲート入力とするＮＭＯＳトランジスタＭＮとで構成されたラッチ初期化部をさらに備えることが好ましい。
【００７０】
図６Ａ及び図６Ｂは、それぞれ本発明の一実施形態に係るカラムアドレスイネーブル信号のタイミング図であって、以下、これを参照して、読み出し動作の際、本実施形態に係るカラムアドレスイネーブル信号の生成過程を説明する。
【００７１】
まず、読み出しコマンド（図中ＲＤ）が印加され、内部クロックＣＬＫＰ４でラッチされる読み出し信号ＣＡＳＰ６＿ＲＤが論理レベルハイにアクティブになれば、カラムアクセス検出部５１０のＮＡＮＤゲートＮＡＮＤ１１から出力されるフラグ信号ＦＬは、論理レベルハイにアクティブになる。
【００７２】
次に、遅延回路５２０において、フラグ信号ＦＬの立ち上がりエッジから遅延部５２２の遅延時間ＴＤ３分のパルス幅を有するパルスフラグ信号ＦＬＰを生成し、遅延部５２２の遅延時間ＴＤ３分のフラグ信号ＦＬを遅延させて、遅延フラグ信号ＦＬＤを生成する。
【００７３】
一方、信号生成部５３０のトランスミッションゲートＴＧ１は、パルスフラグ信号ＦＬＰの立ち上がりエッジを受け、周辺回路電圧ＶＰＥＲＩを出力端に伝達し、トランスミッションゲートＴＧ２は、遅延フラグ信号ＦＬＤの立ち上がりエッジを受け、接地電圧ＶＳＳを出力端に伝達する。ラッチ部５３６では、出力端にかかった信号をラッチして出力する。
【００７４】
図６Ａに示すように、低周波動作の際には、読み出し信号ＣＡＳＰ６＿ＲＤが内部クロックＣＬＫＰ４と同じパルス幅ＴＤ１を有する（図６Ａ中のＢ参照）。しかし、最終的に生成されるカラムアドレスイネーブル信号ＢＹＰ＿ＹＩは、読み出し信号ＣＡＳＰ６＿ＲＤのパルス幅と関係なく、パルスフラグ信号ＦＬＰ及び遅延フラグ信号ＦＬＤの立ち上がりエッジにより、そのパルス幅が決定されるため、カラムアドレスイネーブル信号ＢＹＰ＿ＹＩのパルス幅は、「ＴＤ３」で現れる。
【００７５】
一方、図６Ｂに示すように、高周波動作の際にも、読み出し信号ＣＡＳＰ６＿ＲＤが内部クロックＣＬＫＰ４と同じパルス幅を有するが、そのパルス幅は、「ＴＤ１」ではない外部クロックＣＬＫのパルス幅に制限される。上述の従来の技術の場合、高周波動作の際には、カラムアドレスイネーブル信号ＢＹＰ＿ＹＩのパルス幅も「ＴＤ２」に制限されたため、読み出し／書き込み動作のマージン確保が困難であった。
【００７６】
しかし、本実施形態によれば、読み出し信号ＣＡＳＰ６＿ＲＤのパルス幅が「Ｂ」部分と共に制限される場合にも、最終的に生成されるカラムアドレスイネーブル信号ＢＹＰ＿ＹＩが読み出し信号ＣＡＳＰ６＿ＲＤのパルス幅と関係なく、パルスフラグ信号ＦＬＰ及び遅延フラグ信号ＦＬＤの立ち上がりエッジにより、そのパルス幅が決定されるため、カラムアドレスイネーブル信号ＢＹＰ＿ＹＩは、「ＴＤ３」のパルス幅を確保することができる。
【００７７】
すなわち、本実施形態では、カラムアドレスイネーブル信号ＢＹＰ＿ＹＩがパルスフラグ信号ＦＬＰによりセットされ、遅延フラグ信号ＦＬＤによりリセットされるため、動作周波数と関係なく、常に一定のパルス幅ＴＤ３を表すことができ、これにより、高周波動作の際にも読み出し／書き込み動作マージンを確保することができる。
【００７８】
本発明の他の実施形態に係る同期式半導体メモリ素子のカラムアドレスイネーブル信号生成器について、図５、図６Ａ及び図６Ｂを参照して説明する。
【００７９】
図６Ａ及び図６Ｂに示すように、カラムアドレスイネーブル信号ＢＹＰ＿ＹＩがパルスフラグ信号ＦＬＰによりセットされ、遅延フラグ信号ＦＬＤによりリセットされる状況において、遅延フラグ信号ＦＬＤは、パルスフラグ信号ＦＬＰの立ち下がりエッジにおいて立ち上がる。すなわち、カラムアドレスイネーブル信号ＢＹＰ＿ＹＩは、パルスフラグ信号ＦＬＰによりセット及びリセットされる。これは、図５を参照すれば、さらに明確に確認でき、パルスフラグ信号ＦＬＰをカラムアドレスイネーブル信号ＢＹＰ＿ＹＩとして使用できることが証明できる。
【００８０】
すなわち、図５に備えられたカラムアクセス検出部５１０と遅延回路５２０とを備えることによって、カラムアドレスイネーブル信号ＢＹＰ＿ＹＩを生成できる。
【００８１】
なお、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【００８２】
例えば、上述の実施形態において用いられたロジックの種類及び配置は、入力信号及び出力信号が全てハイアクティブ信号の場合を一例に挙げて具現したものであるため、信号のアクティブ極性が変わる場合、ロジックの具現例も変化されなければならず、このような具現例は、場合の数があまりにも多く、またその具現例の変化が本発明の属する技術分野における通常の知識を有する者にとって、技術的に容易に想到し得る事項であるため、各々の場合に対する直接的な言及は省略する。
【００８３】
また、上述の実施形態では、信号生成部５３０を信号活性化部５３２、信号非活性化部５３４、ラッチ部５３６で具現する場合を一例に挙げて説明したが、これも１つの具現例に過ぎず、例えば、パルスフラグ信号ＦＬＰをセット信号として使用し、遅延フラグ信号ＦＬＤをリセット信号として使用するＳＲ−ラッチを利用することもできる。
【００８４】
なお、別の信号生成部５３０を備えず、遅延回路５２０の出力信号であるパルスフラグ信号ＦＬＰをカラムアドレスイネーブル信号ＢＹＰ＿ＹＩとして使用する場合にも、本発明は成立する。
【図面の簡単な説明】
【００８５】
【図１】通常の同期式ＤＲＡＭのカラム経路を示すブロック図。
【図２】図１におけるクロックバッファの回路図。
【図３】従来の技術に係る図１におけるカラムアドレスイネーブル信号生成器の回路図。
【図４Ａ】従来の技術に係るカラムアドレスイネーブル信号のタイミング図（低周波動作時）。
【図４Ｂ】従来の技術に係るカラムアドレスイネーブル信号のタイミング図（高周波動作時）。
【図５】本発明の一実施形態に係る同期式半導体メモリ素子のカラムアドレスイネーブル信号生成器の回路図。
【図６Ａ】本発明の一実施形態に係るカラムアドレスイネーブル信号のタイミング図（低周波動作時）。
【図６Ｂ】本発明の一実施形態に係るカラムアドレスイネーブル信号のタイミング図（高周波動作時）。
【符号の説明】
【００８６】
５１０      カラムアクセス検出部
５２０      遅延回路
５３０      信号生成部
【図１】
2007095258.tif 000003
【図２】
2007095258.tif 000004
【図３】
2007095258.tif 000005
【図４Ａ】
2007095258.tif 000006
【図４Ｂ】
2007095258.tif 000007
【図５】
2007095258.tif 000008
【図６Ａ】
2007095258.tif 000009
【図６Ｂ】
2007095258.tif 000010