(57)【要約】【課題】電流の消費を低減できると共に、小面積で実現可能な半導体メモリ素子の内部アドレス生成装置を提供する。【解決手段】本発明の内部アドレス生成装置は、外部アドレスをラッチし、内部アドレスとして出力する複数のアドレスラッチ部を備えるパイプラッチ手段と、外部読出し信号または外部書込み信号の印加毎に、前記複数のアドレスラッチ部のうち、いずれかをアクティブにし、前記外部アドレスをラッチするようにし、設定されたレイテンシに対応する遅延時間以後アクティブになる内部読出し信号または内部書込み信号のアクティブ毎に、該当アドレスラッチ部が前記内部アドレスを出力するように制御するパイプラッチ制御手段と、アディティブレイテンシがない読出し駆動時に前記外部アドレスを内部カラムアドレスとして出力し、それ以外の場合、前記内部アドレスを内部カラムアドレスとして出力するアドレスドライブ手段とを備える。【選択図】図４
2007095263.tif 000002
【特許請求の範囲】
【請求項１】
外部アドレスをラッチし、内部アドレスとして出力する複数のアドレスラッチ部を備えるパイプラッチ手段と、
外部読出し信号または外部書込み信号の印加毎に前記複数のアドレスラッチ部のうち、いずれかをアクティブにし、前記外部アドレスをラッチするようにし、設定されたレイテンシに対応する遅延時間以後アクティブになる内部読出し信号または内部書込み信号のアクティブ毎に、該当アドレスラッチ部が前記内部アドレスを出力するように制御するパイプラッチ制御手段と、
アディティブレイテンシがない読出し駆動時に前記外部アドレスを内部カラムアドレスとして出力し、それ以外の場合、前記内部アドレスを内部カラムアドレスとして出力するためのアドレスドライブ手段と
を備えたことを特徴とする内部アドレス生成装置。
【請求項２】
前記アドレスドライブ手段は、
前記内部アドレスをラッチする第１ラッチ素子と、
前記アディティブレイテンシがない書込み駆動時に選択信号を第２論理レベルとして出力し、それ以外の駆動時に前記選択信号を第１論理レベルとして出力する選択信号生成部と、
前記選択信号に応答して前記第１ラッチ素子の出力アドレスと前記外部アドレスのいずれかを選択して出力する選択部と、
選択部の出力信号を前記内部カラムアドレスとして出力するためのドライバーと
を備えたことを特徴とする請求項１に記載の内部アドレス生成装置。
【請求項３】
前記選択信号生成部は、アディティブレイテンシ情報信号がアクティブになり、前記書込み駆動時にアクティブになる書込み区間信号の非アクティブ時に、前記選択信号を第２論理レベルとして出力することを特徴とする請求項２に記載の内部アドレス生成装置。
【請求項４】
前記選択信号生成部は、
前記書込み区間信号を反転させる第１インバータと、
前記第１インバータの出力信号及び前記アディティブレイテンシ情報信号を入力として前記選択信号を出力する第１ＡＮＤゲートと
を備えたことを特徴とする請求項３に記載の内部アドレス生成装置。
【請求項５】
前記選択部は、
前記選択信号の第２論理レベルに応答し、前記外部アドレスを出力する第１トランスファーゲートと、
前記選択信号の第１論理レベルに応答し、前記第１ラッチ素子の出力アドレスを伝送する第２トランスファーゲートと
を備えたことを特徴とする請求項４に記載の内部アドレス生成装置。
【請求項６】
前記ドライバーは、直列接続されている第３インバータ及び第４インバータを備えたことを特徴とする請求項５に記載の内部アドレス生成装置。
【請求項７】
前記複数のアドレスラッチ部は、
前記外部アドレスを反転させる第５インバータと、
前記パイプラッチ制御手段の入力制御信号のアクティブ時に、前記第５インバータの出力信号を伝送する第３トランスファーゲートと、
前記第３トランスファーゲートの出力信号をラッチする第２ラッチ素子と、
前記パイプラッチ制御手段の出力制御信号のアクティブ時に、前記第２ラッチ素子の出力信号を前記内部アドレスとして出力する第４トランスファーゲートと
を備えたことを特徴とする請求項６に記載の内部アドレス生成装置。
【請求項８】
前記パイプラッチ制御手段は、
前記外部読出し信号または前記外部書込み信号のアクティブ毎に、第１駆動クロックを１回トグルさせ、前記内部読出し信号または前記内部書込み信号のアクティブ毎に、第２駆動クロックを一回トグルさせるための駆動クロック生成部と、
前記第１駆動クロックに同期させ、複数の入力制御信号のいずれかをアクティブにする入力制御信号生成部と、
前記第２駆動クロックに同期させ、複数の出力制御信号のいずれかをアクティブにする出力制御信号生成部と
を備えたことを特徴とする請求項１に記載の内部アドレス生成装置。
【請求項９】
前記駆動クロック生成部は、
前記外部読出し信号または前記外部書込み信号のアクティブ毎に、前記第１駆動クロックを一回トグルさせる第１駆動クロック生成部と、
前記内部読出し信号または前記内部書込み信号のアクティブ毎に、前記第２駆動クロックを一回トグルさせる第２駆動クロック生成部と、
素子の初期駆動時や、前記アディティブレイテンシがない書込み駆動時に前記入力及び出力制御信号生成部を初期化させる初期化制御部と
を備えたことを特徴とする請求項８に記載の内部アドレス生成装置。
【請求項１０】
前記第１駆動クロック生成部は、
前記外部読出し信号と前記外部書込み信号を入力とし、前記第１駆動クロックを出力する第１ＯＲゲートを備えたことを特徴とする請求項９に記載の内部アドレス生成装置。
【請求項１１】
前記第２駆動クロック生成部は、
前記内部読出し信号と前記内部書込み信号を入力とし、前記第２駆動クロックを出力する第２ＯＲゲートを備えたことを特徴とする請求項１０に記載の内部アドレス生成装置。
【請求項１２】
前記初期化制御部は、前記素子の初期駆動時にアクティブになる初期フラグのアクティブ、または前記アディティブレイテンシ情報信号のアクティブと前記書込み駆動時にアクティブになる書込み区間信号の非アクティブ時に、リセット信号を出力することを特徴とする請求項９ないし請求項１１のいずれか１項に記載の内部アドレス生成装置。
【請求項１３】
前記初期化制御部は、前記初期フラグを直列接続されている第１及び第２インバータを通して前記リセット信号として出力することを特徴とする請求項１２に記載の内部アドレス生成装置。
【請求項１４】
前記初期化制御部は、
前記書込み区間信号を反転させる第１インバータと、
前記第１インバータの出力信号及び前記アディティブレイテンシ情報信号を入力とする第１ＡＮＤゲートと、
前記第１ＡＮＤゲートの出力信号と前記初期フラグを入力として前記リセット信号を出力する第３ＯＲゲートと
を備えたことを特徴とする請求項１２に記載の内部アドレス生成装置。
【請求項１５】
前記初期化制御部は、
前記書込み区間信号を反転させる第１インバータと、
テストモ−ド信号と前記第１インバータの出力信号及び前記アディティブレイテンシ情報信号をそれぞれ入力とする第１ＡＮＤゲートと、
前記第１ＡＮＤゲートの出力信号と前記初期フラグを入力として前記リセット信号を出力する第３ＯＲゲートと
を備えたことを特徴とする請求項１２に記載の内部アドレス生成装置。
【請求項１６】
前記複数のアドレスラッチ部は、
前記外部アドレスを反転させる第２インバータと、
前記該当入力制御信号のアクティブ時に、前記第２インバータの出力信号を伝送する第１トランスファーゲートと、
前記第１トランスファーゲートの出力信号をラッチするラッチ素子と、
前記該当出力制御信号のアクティブ時に、前記ラッチ素子の出力信号を前記内部アドレスとして出力する第２トランスファーゲートと
を備えたことを特徴とする請求項１５に記載の内部アドレス生成装置。
【請求項１７】
前記入力制御信号生成部は、
前記第１駆動クロックに同期されて順次アクティブになる複数のＰＩ遅延信号を出力するＰＩシフト部と、
前記複数のＰＩ遅延信号を前記第１駆動クロックに同期させて前記複数の入力制御信号として出力するＰＩドライブ部と
を備えたことを特徴とする請求項８または請求項９に記載の内部アドレス生成装置。
【請求項１８】
前記出力制御信号生成部は、
前記第２駆動クロックに同期されて順次アクティブになる複数のＰＯ遅延信号を出力するＰＯシフト部と、
前記複数のＰＯ遅延信号を前記複数の出力制御信号として出力するＰＯドライブ部と
を備えたことを特徴とする請求項１７に記載の内部アドレス生成装置。
【請求項１９】
前記ＰＩシフト部は、
直列接続されており、前段の正出力を前記第１駆動クロックに同期させ、それ自身の負出力である前記ＰＩ遅延信号及びそれ自身の正出力として出力し、前記リセット信号のアクティブ時に、前記それ自身の正出力及び負出力をリセットさせる第１〜第Ｎフリップフロップと、
前記第Ｎ−１フリップフロップの正出力を前記第１駆動クロックに同期させて前記第１フリップフロップの入力として伝送し、前記リセット信号に応答し、それ自身の正出力をリセットさせるフィードバックフリップフロップと
を備えたことを特徴とする請求項１８に記載の内部アドレス生成装置。
【請求項２０】
前記第１〜第Ｎフリップフロップは、
前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第１論理レベルとして出力し、
前記リセット信号の非アクティブ時に、前記第１駆動クロックが第１論理レベルを有する間に印加された入力信号を前記負出力として出力し、前記第１駆動クロックが第２論理レベルを有する間に前記負出力を伝送して前記正出力として出力することを特徴とする請求項１９に記載の内部アドレス生成装置。
【請求項２１】
前記フィードバックフリップフロップは、
前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第２論理レベルとして出力し、
前記リセット信号の非アクティブ時に、前記第１駆動クロックの第１論理レベル間に印加された入力信号を前記それ自身の負出力として出力し、前記第１駆動クロックが第２論理レベルを有する間に前記負出力を前記それ自身の正出力として出力することを特徴とする請求項２０に記載の内部アドレス生成装置。
【請求項２２】
前記第１〜第Ｎフリップフロップは、
前記第１駆動クロックの第１論理レベルに応答し、前記入力信号を伝送する第１トランスファーゲートと、
前記リセット信号のアクティブ時に、出力信号を第２論理レベルとして出力し、前記リセット信号の非アクティブ時に、前記第１トランスファーゲートの出力信号をラッチして出力する第１ラッチ素子と、
前記第１ラッチ素子の出力信号を反転させ、前記負出力であるＰＩ遅延信号として出力する第１インバータと、
前記第１駆動クロックの第２論理レベルに応答し、前記第１ラッチ素子の出力信号を伝送する第２トランスファーゲートと、
前記リセット信号のアクティブ時に、出力信号を第１論理レベルとして出力し、前記リセット信号の非アクティブ時に、前記第２トランスファーゲートの出力信号をラッチして  前記それ自身の正出力として出力する第２ラッチ素子と
を備えたことを特徴とする請求項２１に記載の内部アドレス生成装置。
【請求項２３】
前記フィードバックフリップフロップは、
前記第１駆動クロックの第１論理レベルに応答し、前記入力信号を伝送する第３トランスファーゲートと、
前記リセット信号のアクティブ時に、出力信号を第１論理レベルとして出力し、前記リセット信号の非アクティブ時に、前記第３トランスファーゲートの出力信号をラッチして出力する第３ラッチ素子と、
前記第３ラッチ素子の出力信号を反転させ、前記それ自身の負出力として出力する第２インバータと、
前記第１駆動クロックの第２論理レベルに応答し、前記第３ラッチ素子の出力信号を伝送する第４トランスファーゲートと、
前記リセット信号のアクティブ時に、出力信号を第１論理レベルとして出力し、前記リセット信号の非アクティブ時に、前記第４トランスファーゲートの出力信号をラッチして  前記それ自身の正出力として出力する第４ラッチ素子と
を備えたことを特徴とする請求項２２に記載の内部アドレス生成装置。
【請求項２４】
前記第１ラッチ素子は、
前記リセット信号を反転させる第３インバータと、
前記第３インバータの出力信号と前記第１トランスファーゲートの出力信号を入力とする第１ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートの出力信号を入力とする第４インバータがクロースカップルして実現されることを特徴とする請求項２３に記載の内部アドレス生成装置。
【請求項２５】
前記第２ラッチ素子は、
前記リセット信号と前記第２トランスファーゲートの出力信号を入力とする第１ＮＯＲゲートと、前記第１ＮＯＲゲートの出力信号を入力とする第５インバータがクロースカップルして実現されることを特徴とする請求項２４に記載の内部アドレス生成装置。
【請求項２６】
前記第３ラッチ素子は、
前記リセット信号と前記第３トランスファーゲートの出力信号を入力とする第２ＮＯＲゲートと、
前記第２ＮＯＲゲートの出力信号を入力とする第６インバータがクロースカップルして実現されることを特徴とする請求項２５に記載の内部アドレス生成装置。
【請求項２７】
前記第４ラッチ素子は、
前記リセット信号を反転させる第７インバータと、
前記第７インバータの出力信号と前記第４トランスファーゲートの出力信号を入力とする第２ＮＡＮＤゲートと、
前記第２ＮＡＮＤゲートの出力信号を入力とする第８インバータがクロースカップルして実現されることを特徴とする請求項２６に記載の内部アドレス生成装置。
【請求項２８】
前記第１駆動クロック生成部は、
前記外部読出し信号と前記外部書込み信号を入力とし、前記第１駆動クロックを出力する第１ＯＲゲートを備えたことを特徴とする請求項２７に記載の内部アドレス生成装置。
【請求項２９】
前記第２駆動クロック生成部は、
前記内部読出し信号と前記内部書込み信号を入力とし、前記第２駆動クロックを出力する第２ＯＲゲートを備えたことを特徴とする請求項２８に記載の内部アドレス生成装置。
【請求項３０】
前記初期化制御部は、前記素子の初期駆動時にアクティブになる初期フラグのアクティブ、または前記アディティブレイテンシ情報信号のアクティブと前記書込み駆動時にアクティブになる書込み区間信号の非アクティブ時に、リセット信号を出力することを特徴とする請求項２９に記載の内部アドレス生成装置。
【請求項３１】
前記複数のアドレスラッチ部は、
前記外部アドレスを反転させる第９インバータと、
該当入力制御信号のアクティブ時に、前記第９インバータの出力信号を伝送する第５トランスファーゲートと、
前記第５トランスファーゲートの出力信号をラッチする第５ラッチ素子と、
該当出力制御信号のアクティブ時に、前記第５ラッチ素子の出力信号を前記内部アドレスとして出力する第６トランスファーゲートと
を備えたことを特徴とする請求項３０に記載の内部アドレス生成装置。
【請求項３２】
前記ＰＯシフト部は、
直列接続されており、前段の正出力を前記第２駆動クロックに同期させ、それ自身の負出力である前記ＰＯ遅延信号及びそれ自身の正出力として出力し、前記リセット信号のアクティブ時に、前記それ自身の正出力及び負出力をリセットさせる第１〜第Ｎフリップフロップと、
前記第Ｎ−１フリップフロップの正出力を前記第２駆動クロックに同期させて前記第１フリップフロップの入力として伝送し、前記リセット信号に応答し、それ自身の正出力をリセットさせるためのフィードバックフリップフロップと
を備えたことを特徴とする請求項１９に記載の内部アドレス生成装置。
【請求項３３】
前記ＰＯシフト部及び前記ＰＩシフト部の第１〜第Ｎフリップフロップは、
前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第１論理レベルとして出力し、
前記リセット信号の非アクティブ時に、該当駆動クロックが第１論理レベルを有する間に印加された入力信号を前記負出力として出力し、前記該当駆動クロックが第２論理レベルを有する間に前記負出力を伝送して前記正出力として出力することを特徴とする請求項３２に記載の内部アドレス生成装置。
【請求項３４】
前記ＰＯシフト部及び前記ＰＩシフト部のフィードバックフリップフロップは、
前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第２論理レベルとして出力し、
前記リセット信号の非アクティブ時に、該当駆動クロックが第１論理レベルを有する間に印加された入力信号を前記負出力として出力し、前記該当駆動クロックが第２論理レベルを有する間に前記負出力を伝送して前記正出力として出力することを特徴とする請求項３３に記載の内部アドレス生成装置。
【請求項３５】
前記第１〜第Ｎフリップフロップは、
前記該当駆動クロックの第１論理レベルに応答して前記入力信号を伝送する第１トランスファーゲートと、
前記リセット信号のアクティブ時に、出力信号を第２論理レベルとして出力し、前記リセット信号の非アクティブ時に、前記第１トランスファーゲートの出力信号をラッチして出力する第１ラッチ素子と、
前記第１ラッチ素子の出力信号を反転させて前記負出力として出力する第１インバータと、
前記該当駆動クロックの第２論理レベルに応答して前記第１ラッチ素子の出力信号を伝送する第２トランスファーゲートと、
前記リセット信号のアクティブ時に、出力信号を第１論理レベルとして出力し、前記リセット信号の非アクティブ時に、前記第２トランスファーゲートの出力信号をラッチして  前記それ自身の正出力として出力する第２ラッチ素子と
を備えたことを特徴とする請求項３４に記載の内部アドレス生成装置。
【請求項３６】
前記フィードバックフリップフロップは、
前記該当駆動クロックの第１論理レベルに応答して前記入力信号を伝送する第３トランスファーゲートと、
前記リセット信号のアクティブ時に、出力信号を第１論理レベルとして出力し、前記リセット信号の非アクティブ時に、前記第３トランスファーゲートの出力信号をラッチして出力する第３ラッチ素子と、
前記第３ラッチ素子の出力信号を反転させ、前記それ自身の負出力として出力する第２インバータと、
前記該当駆動クロックの第２論理レベルに応答して前記第３ラッチ素子の出力信号を伝送する第４トランスファーゲートと、
前記リセット信号のアクティブ時に、出力信号を第１論理レベルとして出力し、前記リセット信号の非アクティブ時に、前記第４トランスファーゲートの出力信号をラッチして  前記それ自身の正出力として出力する第４ラッチ素子と
を備えたことを特徴とする請求項３５に記載の内部アドレス生成装置。
【請求項３７】
前記第１ラッチ素子は、
前記リセット信号を反転させる第３インバータと、
前記第３インバータの出力信号と前記第１トランスファーゲートの出力信号を入力とする第１ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートの出力信号を入力とする第４インバータがクロースカップルして実現されることを特徴とする請求項３６に記載の内部アドレス生成装置。
【請求項３８】
前記第２ラッチ素子は、
前記リセット信号と前記第２トランスファーゲートの出力信号を入力とする第１ＮＯＲゲートと、前記第１ＮＯＲゲートの出力信号を入力とする第５インバータがクロースカップルして実現されることを特徴とする請求項３７に記載の内部アドレス生成装置。
【請求項３９】
前記第３ラッチ素子は、
前記リセット信号と前記第３トランスファーゲートの出力信号を入力とする第２ＮＯＲゲートと、
前記第２ＮＯＲゲートの出力信号を入力とする第６インバータがクロースカップルして実現されることを特徴とする請求項３８に記載の内部アドレス生成装置。
【請求項４０】
前記第４ラッチ素子は、
前記リセット信号を反転させる第７インバータと、
前記第７インバータの出力信号と前記第４トランスファーゲートの出力信号を入力とする第２ＮＡＮＤゲートと、
前記第２ＮＡＮＤゲートの出力信号を入力とする第８インバータがクロースカップルして実現されることを特徴とする請求項３９に記載の内部アドレス生成装置。
【請求項４１】
前記初期化制御部は、前記素子の初期駆動時にアクティブになる初期フラグのアクティブ、または前記アディティブレイテンシ情報信号のアクティブと前記書込み駆動時にアクティブになる書込み区間信号の非アクティブ時に、リセット信号を出力することを特徴とする請求項４０に記載の内部アドレス生成装置。
【請求項４２】
前記第１駆動クロック生成部は、
前記外部読出し信号と前記外部書込み信号を入力とし、前記第１駆動クロックを出力する第１ＯＲゲートを備えたことを特徴とする請求項４１に記載の内部アドレス生成装置。
【請求項４３】
前記第２駆動クロック生成部は、
前記内部読出し信号と前記内部書込み信号を入力とし、前記第２駆動クロックを出力する第２ＯＲゲートを備えたことを特徴とする請求項４２に記載の内部アドレス生成装置。
【請求項４４】
前記アドレスドライブ手段は、
前記内部アドレスをラッチする第１ラッチ素子と、
前記アディティブレイテンシがない書込み駆動時に選択信号を第２論理レベルとして出力し、それ以外の駆動時に前記選択信号を第１論理レベルとして出力する選択信号生成部と、
前記選択信号に応答して前記第１ラッチ素子の出力アドレスと前記外部アドレスのいずれかを選択して出力する選択部と、
選択部の出力信号を前記内部カラムアドレスとして出力するためのドライバーと
を備えたことを特徴とする請求項８ないし請求項１１のいずれか１項に記載の内部アドレス生成装置。
【請求項４５】
前記選択信号生成部は、アディティブレイテンシ情報信号がアクティブになり前記書込み駆動時にアクティブになる書込み区間信号の非アクティブ時に、前記選択信号を第２論理レベルとして出力することを特徴とする請求項４４に記載の内部アドレス生成装置。
【請求項４６】
前記入力制御信号生成部は、
前記第１駆動クロックに同期されて順次アクティブになる複数のＰＩ遅延信号を出力するためのＰＩシフト部と、
前記複数のＰＩ遅延信号を前記第１駆動クロックに同期させて前記複数の入力制御信号として出力するＰＩドライブ部と
を備えたことを特徴とする請求項４５に記載の内部アドレス生成装置。
【請求項４７】
前記ＰＩシフト部は、
直列接続されており、前段の正出力を前記第１駆動クロックに同期させ、それ自身の負出力である前記ＰＩ遅延信号及びそれ自身の正出力として出力し、前記リセット信号のアクティブ時に、前記それ自身の正出力及び負出力をリセットさせる第１〜第Ｎフリップフロップと、
前記第Ｎ−１フリップフロップの正出力を前記第１駆動クロックに同期させて前記第１フリップフロップの入力として伝送し、前記リセット信号に応答し、それ自身の正出力をリセットさせるフィードバックフリップフロップと
を備えたことを特徴とする請求項４６に記載の内部アドレス生成装置。
【請求項４８】
前記第１〜第Ｎフリップフロップは、
前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第１論理レベルとして出力し、
前記リセット信号の非アクティブ時に、前記第１駆動クロックが第１論理レベルを有する間に印加された入力信号を前記負出力として出力し、前記第１駆動クロックが第２論理レベルを有する間に前記負出力を伝送して前記正出力として出力することを特徴とする請求項４７に記載の内部アドレス生成装置。
【請求項４９】
前記フィードバックフリップフロップは、
前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第２論理レベルとして出力し、
前記リセット信号の非アクティブ時に、前記第１駆動クロックが第１論理レベルを有する間に印加された入力信号を前記負出力として出力し、前記第１駆動クロックが第２論理レベルを有する間に前記負出力を伝送して前記正出力として出力することを特徴とする請求項４８に記載の内部アドレス生成装置。
【請求項５０】
前記出力制御信号生成部は、
前記第２駆動クロックに同期されて順次アクティブになる複数のＰＯ遅延信号を出力するためのＰＯシフト部と、
前記複数のＰＯ遅延信号を前記複数の出力制御信号として出力するＰＯドライブ部と
を備えたことを特徴とする請求項４７に記載の内部アドレス生成装置。
【請求項５１】
前記ＰＯシフト部は、
直列接続されており、前段の正出力を前記第２駆動クロックに同期させ、それ自身の負出力である前記ＰＯ遅延信号及びそれ自身の正出力として出力し、前記リセット信号のアクティブ時に、前記それ自身の正出力及び負出力をリセットさせる第１〜第Ｎフリップフロップと、
前記第Ｎ−１フリップフロップの正出力を前記第２駆動クロックに同期させて前記第１フリップフロップの入力として伝送し、前記リセット信号に応答し、それ自身の正出力をリセットさせるフィードバックフリップフロップと
を備えたことを特徴とする請求項５０に記載の内部アドレス生成装置。
【請求項５２】
前記ＰＯシフト部及び前記ＰＩシフト部の第１〜第Ｎフリップフロップは、
前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第１論理レベルとして出力し、
前記リセット信号の非アクティブ時に、該当駆動クロックが第１論理レベルを有する間に印加された入力信号を前記負出力として出力し、前記該当駆動クロックが第２論理レベルを有する間に前記負出力を伝送して前記正出力として出力することを特徴とする請求項５１に記載の内部アドレス生成装置。
【請求項５３】
前記ＰＯシフト部及び前記ＰＩシフト部のフィードバックフリップフロップは、
前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第２論理レベルとして出力し、
前記リセット信号の非アクティブ時に、該当駆動クロックが第１論理レベルを有する間に印加された入力信号を前記負出力として出力し、前記該当駆動クロックが第２論理レベルを有する間に前記負出力を伝送して前記正出力として出力することを特徴とする請求項５２に記載の内部アドレス生成装置。
【請求項５４】
外部アドレスをラッチし、内部アドレスとして出力する複数のアドレスラッチ部を備えるパイプラッチ手段と、
前記外部アドレスと共に印加されるコマンドのアクティブ時に、前記複数のアドレスラッチ部のうち、いずれかをアクティブにし、前記外部アドレスをラッチするようにし、前記コマンドのアクティブから設定されたレイテンシに対応する遅延時間以後アクティブになる内部信号のアクティブ時に、該当アドレスラッチ部が前記内部アドレスを出力するように制御するパイプラッチ制御手段と、
レイテンシがない読出し駆動時に前記外部アドレスを内部カラムアドレスとして出力し、それ以外の場合は、前記内部アドレスを内部カラムアドレスとして出力するアドレスドライブ手段と
を備えた内部アドレス生成装置。
【請求項５５】
前記パイプラッチ制御手段は、
前記コマンドのアクティブ毎に、第１駆動クロックを一回トグルさせ、前記内部信号のアクティブ毎に、第２駆動クロックを一回トグルさせる駆動クロック生成部と、
前記第１駆動クロックに同期させ、複数の入力制御信号のいずれかをアクティブにする入力制御信号生成部と、
前記第２駆動クロックに同期させ、複数の出力制御信号のいずれかをアクティブにする出力制御信号生成部と
を備えたことを特徴とする請求項５４に記載の内部アドレス生成装置。
【請求項５６】
前記駆動クロック生成部は、
前記コマンドのアクティブ毎に、前記第１駆動クロックを一回トグルさせる第１駆動クロック生成部と、
前記内部信号のアクティブ毎に、前記第２駆動クロックを一回トグルさせる第２駆動クロック生成部と、
素子の初期駆動時や、前記レイテンシがない書込み駆動時に前記入力制御信号生成部及び前記出力制御信号生成部を初期化させる初期化制御部と
を備えたことを特徴とする請求項５５に記載の内部アドレス生成装置。
【請求項５７】
前記入力制御信号生成部は、
前記第１駆動クロックに同期されて順次アクティブになる複数のＰＩ遅延信号を出力するＰＩシフト部と、
前記複数のＰＩ遅延信号を前記第１駆動クロックに同期させ、複数の入力制御信号として出力するＰＩドライブ部と
を備えたことを特徴とする請求項５６に記載の内部アドレス生成装置。
【請求項５８】
前記出力制御信号生成部は、
前記第２駆動クロックに同期されて順次アクティブになる複数のＰＯ遅延信号を出力するＰＯシフト部と、
前記複数のＰＯ遅延信号を前記複数の出力制御信号として出力するＰＯドライブ部と
を備えたことを特徴とする請求項５７に記載の内部アドレス生成装置。
【請求項５９】
前記アドレスドライブ手段は、
前記内部アドレスをラッチする第１ラッチ素子と、
前記レイテンシがない書込み駆動時に選択信号を第２論理レベルとして出力し、それ以外の駆動時に前記選択信号を第１論理レベルとして出力する選択信号生成部と、
前記選択信号に応答して前記第１ラッチ素子の出力アドレスと前記外部アドレスのいずれかを選択して出力する選択部と、
前記選択部の出力信号を前記内部カラムアドレスとして出力するドライバーと
を備えたことを特徴とする請求項５８に記載の内部アドレス生成装置。
【請求項６０】
前記選択信号生成部は、レイテンシ情報信号がアクティブになり、前記書込み駆動時にアクティブになる書込み区間信号の非アクティブ時に、前記選択信号を第２論理レベルとして出力することを特徴とする請求項５９に記載の内部アドレス生成装置。
【請求項６１】
前記ＰＩ及びＰＯシフト部は、
直列接続されており、前段の正出力を前記該当駆動クロックに同期させ、それ自身の負出力及びそれ自身の正出力として出力し、リセット信号のアクティブ時に、前記それ自身の正出力及び負出力をリセットさせる第１〜第Ｎフリップフロップと、
前記第Ｎ−１フリップフロップの正出力を前記該当駆動クロックに同期させ、前記第１フリップフロップの入力として伝送し、前記リセット信号に応答し、それ自身の正出力をリセットするフィードバックフリップフロップと
を備えたことを特徴とする請求項６０に記載の内部アドレス生成装置。
【請求項６２】
前記第１〜第Ｎフリップフロップは、
前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第１論理レベルとして出力し、
前記リセット信号の非アクティブ時に、該当駆動クロックが第１論理レベルを有する間に印加された入力信号を前記負出力として出力し、前記該当駆動クロックが第２論理レベルを有する間に前記負出力を伝送して前記正出力として出力することを特徴とする請求項６１に記載の内部アドレス生成装置。
【請求項６３】
前記フィードバックフリップフロップは、
前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第２論理レベルとして出力し、
前記リセット信号の非アクティブ時に、該当駆動クロックが第１論理レベルを有する間に印加された入力信号を前記負出力として出力し、前記該当駆動クロックが第２論理レベルを有する間に前記負出力を伝送して前記正出力として出力することを特徴とする請求項６２に記載の内部アドレス生成装置。
【請求項６４】
前記複数のアドレスラッチ部は、
前記外部アドレスを反転させる第１インバータと、
該当入力制御信号のアクティブ時に、前記第１インバータの出力信号を伝送する第１トランスファーゲートと、
前記第１トランスファーゲートの出力信号をラッチする第２ラッチ素子と、
該当出力制御信号のアクティブ時に、前記第２ラッチ素子の出力信号を前記内部アドレスとして出力する第２トランスファーゲートと
を備えたことを特徴とする請求項６３に記載の内部アドレス生成装置。
【請求項６５】
外部信号をラッチして遅延信号として出力する複数の信号ラッチ部を備えるパイプラッチ手段と、
前記外部信号と共に印加されるフラグのアクティブ時に、前記複数の信号ラッチ部のいずれかをアクティブにして前記外部信号をラッチするようにし、前記フラグのアクティブから設定されたレイテンシに対応する遅延時間以後アクティブになる内部フラグ信号のアクティブ時に、該当信号ラッチ部がラッチした信号を前記遅延信号として出力するように制御するパイプラッチ制御手段と、
前記レイテンシがない場合、前記外部信号を遅延せずに内部信号として出力し、それ以外の場合、前記遅延信号を前記内部信号として出力する出力信号ドライブ手段と
を備えた半導体メモリ素子。
【請求項６６】
前記パイプラッチ制御手段は、
前記フラグのアクティブ毎に、第１駆動クロックを一回トグルさせ、前記内部フラグ信号のアクティブ毎に、第２駆動クロックを一回トグルさせる駆動クロック生成部と、
前記第１駆動クロックに同期させて複数の入力制御信号のいずれかを出力する入力制御信号生成部と、
前記第２駆動クロックに同期させ、複数の出力制御信号のいずれかを出力する出力制御信号生成部と
を備えたことを特徴とする請求項６５に記載の半導体メモリ素子。
【請求項６７】
前記駆動クロック生成部は、
前記フラグのアクティブ毎に、前記第１駆動クロックを一回トグルさせる第１駆動クロック生成部と、
前記内部フラグ信号のアクティブ毎に、前記第２駆動クロックを一回トグルさせる第２駆動クロック生成部と、
素子の初期駆動時や、前記レイテンシがない場合、前記入力制御信号生成部及び前記出力制御信号生成部を初期化させる初期化制御部と
を備えたことを特徴とする請求項６６に記載の半導体メモリ素子。
【請求項６８】
前記入力制御信号生成部は、
前記第１駆動クロックに同期されて順次アクティブになる複数の第１パルス遅延信号を出力する第１シフト部と、
前記複数の第１パルス遅延信号を前記第１駆動クロックに同期させ、複数の入力制御信号として出力する第１ドライブ部と
を備えたことを特徴とする請求項６７に記載の半導体メモリ素子。
【請求項６９】
前記出力制御信号生成部は、
前記第２駆動クロックに同期されて順次アクティブになる複数の第２パルス遅延信号を出力する第２シフト部と、
前記複数の第２パルス遅延信号を複数の出力制御信号として出力する第２ドライブ部と
を備えたことを特徴とする請求項６８に記載の半導体メモリ素子。
【請求項７０】
前記出力信号ドライブ手段は、
前記遅延信号をラッチする第１ラッチ素子と、
前記レイテンシがない場合、選択信号を第２論理レベルとして出力し、それ以外の駆動時に前記選択信号を第１論理レベルとして出力する選択信号生成部と、
前記選択信号に応答して前記第１ラッチ素子の出力信号と前記外部信号のいずれかを選択して出力する選択部と、
前記選択部の出力信号を前記内部信号として出力するドライバーと
を備えたことを特徴とする請求項６９に記載の半導体メモリ素子。
【請求項７１】
前記第１及び第２シフト部は、
直列接続されており、前段の正出力を前記該当駆動クロックに同期させ、それ自身の負出力及びそれ自身の正出力として出力し、リセット信号のアクティブ時に、前記それ自身の正出力及び負出力をリセットさせる第１〜第Ｎフリップフロップと、
前記第Ｎ−１フリップフロップの正出力を前記該当駆動クロックに同期させ、前記第１フリップフロップの入力として伝送し、前記リセット信号に応答し、それ自身の正出力をリセットさせるフィードバックフリップフロップと
を備えたことを特徴とする請求項７０に記載の半導体メモリ素子。
【請求項７２】
前記第１〜第Ｎフリップフロップは、
前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第１論理レベルとして出力し、
前記リセット信号の非アクティブ時に、該当駆動クロックが第１論理レベルを有する間に印加された入力信号を前記負出力として出力し、前記該当駆動クロックが第２論理レベルを有する間に前記負出力を伝送して前記正出力として出力することを特徴とする請求項７１に記載の半導体メモリ素子。
【請求項７３】
前記フィードバックフリップフロップは、
前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第２論理レベルとして出力し、
前記リセット信号の非アクティブ時に、該当駆動クロックが第１論理レベルを有する間に印加された入力信号を前記負出力として出力し、前記該当駆動クロックが第２論理レベルを有する間に前記負出力を伝送して前記正出力として出力することを特徴とする請求項７２に記載の半導体メモリ素子。
【請求項７４】
前記複数の信号ラッチ部は、
前記外部信号を反転させる第１インバータと、
前記該当入力制御信号のアクティブ時に、前記第１インバータの出力信号を伝送する第１トランスファーゲートと、
前記第１トランスファーゲートの出力信号をラッチする第１ラッチ素子と、
前記該当出力制御信号のアクティブ時に、前記第１ラッチ素子の出力信号を前記内部アドレスとして出力する第２トランスファーゲートと
を備えたことを特徴とする請求項７３に記載の半導体メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に関し、詳細には電力の消費を低減することができる半導体メモリ素子の内部アドレス生成装置に関する。
【背景技術】
【０００２】
一般的な半導体メモリ素子では、ローアクティブコマンドの印加以後、最小ｔＲＣＤ以後に次の読出しコマンドまたは書込みコマンドを印加することができる。その理由は、ローアクティブコマンドに対応する内部動作が行われるのに最小ｔＲＣＤがかかり、ｔＲＣＤ以後になってから読出しコマンドまたは書込みコマンドに対応する動作が可能になるからである。
【０００３】
しかし、ＤＤＲ  ＩＩ  ＳＤＲＡＭでは、ｔＲＣＤ以前においてもユ−ザの設定によって所望のクロックにおいて読出しコマンドまたは書込みコマンドの印加が可能である。これは、ｔＲＣＤを満たせずに、印加されたコマンドを内部的にホールディングした後、ｔＲＣＤを満たした時点でコマンドに対応する内部信号を生成するため可能である。
上記のように読出しコマンドまたは書込みコマンドをｔＲＣＤ以前のいくつのクロックに印加するかが、アディティブレイテンシの概念である。
【０００４】
一方、読出しコマンドまたは書込みコマンドと共に印加されるアドレスも内部的にホールディングされた後、内部カラムアドレスとして生成される。以下、図を参照しながら詳細に説明する。
【０００５】
図１は、従来技術による半導体メモリ素子の内部アドレス生成装置の内部回路図である。
【０００６】
図１に示すように、従来技術による内部アドレス生成装置は、外部アドレスＥＸＴ＿ＡＤＤＲを内部クロックＣＬＫに同期させて遅延させた複数の信号のうち、アディティブレイテンシ情報信号ＡＬ<０：５>に対応する信号をアディティブアドレスＡＬ＿ＩＡＤＤとして出力する読出しアドレス生成部１０と、アディティブアドレスＡＬ＿ＩＡＤＤを内部クロックＣＬＫに同期させて遅延させた複数の信号のうち、ＣＡＳレイテンシ情報信号ＣＬ<３：８>に対応する信号を書込みアドレスＷＴ＿ＩＡＤＤとして出力する書込みアドレス生成部２０と、書込み区間信号ＷＴＳに応答してアディティブアドレスＡＬ＿ＩＡＤＤと書込みアドレスＷＴ＿ＩＡＤＤのいずれかを内部カラムアドレスＣＡとして出力する出力部３０とを備える。
【０００７】
読出しアドレス生成部１０は、外部アドレスＥＸＴ＿ＡＤＤＲのアクティブから１クロック単位にアクティブになる第１〜第６ＡＬ遅延アドレスを生成するＡＬ遅延部１２と、アクティブになったアディティブレイテンシ情報信号ＡＬ<０：５>に対応するＡＬ遅延アドレスをアディティブアドレスＡＬ＿ＩＡＤＤとして出力する第１選択部１４とを備える。
【０００８】
書込みアドレス生成部２０は、アディティブアドレスＡＬ＿ＩＡＤＤのアクティブから１クロック単位にアクティブになる第１〜第６ＣＬ遅延アドレスを生成するＣＬ遅延部２２と、アクティブになったＣＡＳレイテンシ情報信号ＣＬ<０：５>に対応するＣＬ遅延アドレスを書込みアドレスＷＴ＿ＩＡＤＤとして出力する第２選択部２４を備える。
一方、読出しアドレス生成部１０内のＡＬ遅延部１２は、直列接続されており、前段の出力アドレスを内部クロックＣＬＫに同期させて出力する複数のフリップフロップを備え、１クロック単位にアクティブになる複数の第１〜第６遅延アドレスを生成する。
書込みアドレス生成部２０内のＣＬ遅延部２２は、印加されるアドレスのみが異なっており、回路的実現においてＡＬ遅延部１２と同様である。
【０００９】
参考として、前述した内部アドレス生成装置は、アドレスビット単位でそれぞれ備えられる。
【００１０】
図２は、図１に示す内部アドレス生成装置の読出し動作を説明するためのタイミングチャートであり、一回のコマンド印加により出力されるデータの数を設定するバースト長が４に設定された場合である。
【００１１】
まず、読出しコマンドＲＤ及びアドレスＡＤＤＲが印加されれば、これを内部電圧レベル及び内部クロックＣＬＫに同期させて外部読出し信号ＥＸＴ＿ＲＤ及び外部アドレスＥＸＴ＿ＡＤＤＲとしてアクティブにする。
【００１２】
次に、読出しアドレス生成部１０は、外部アドレスＥＸＴ＿ＡＤＤＲを、設定されたアディティブレイテンシに対応する遅延時間以後、アディティブアドレスＡＬ＿ＩＡＤＤとして出力する。
【００１３】
このとき、外部読出し信号ＥＸＴ＿ＲＤも、アドレスと類似した過程を通して設定されたアディティブレイテンシに対応する遅延時間以後内部読出し信号ＩＲＤとしてアクティブになる。これにより、内部読出し信号ＩＲＤ及びアディティブアドレスＡＬ＿ＩＡＤＤのアクティブにより素子内の読出し動作が行われ、読出しレイテンシ（ＡＬ＋ＣＬ）に対応する時点において４ビットのデータＤＱが外部に出力される。
【００１４】
図３は、図１に示すアドレス生成装置の書込み動作を説明するためのタイミングチャートで、バースト長は４に設定された場合である。
【００１５】
まず、書込みコマンドＷＴ及びアドレスＡＤＤＲが印加されれば、これを内部電圧レベル及び内部クロックＣＬＫに同期させて外部書込み信号ＥＸＴ＿ＷＴ及び外部アドレスＥＸＴ＿ＡＤＤＲとしてアクティブにする。
【００１６】
次に、読出しアドレス生成部１０は、外部アドレスＥＸＴ＿ＡＤＤＲを、設定されたアディティブレイテンシに対応する遅延時間以後、アディティブアドレスＡＬ＿ＩＡＤＤとして出力する。また、書込みアドレス生成部２０は、アディティブアドレスＡＬ＿ＩＡＤＤを設定されたＣＡＳレイテンシに対応する遅延時間以後書込みアドレスＷＴ＿ＩＡＤＤとして出力する。
【００１７】
このとき、外部読出し信号ＥＸＴ＿ＲＤも、アドレスと類似した過程を通して設定された書込みレイテンシ（ＡＬ＋ＣＬ−１）に対応する遅延時間以後、内部書込み信号IＷＴとしてアクティブになる。
また、書込みレイテンシに対応する時点で、外部から４ビットのデータが印加される。これにより、内部書込み信号及び書込みアドレスのアクティブで素子内の書込み動作が行われ、印加された４ビットのデータが、半導体メモリ素子内のメモリブロックに保存される。
【特許文献１】特開2002-149485
【特許文献２】特開2003-30986
【発明の開示】
【発明が解決しようとする課題】
【００１８】
ところが、前述したような従来の技術を用いる場合、多数のフリップフロップによる面積的損害及び不要なフリップフロップの駆動による電流消費などの問題点を有する。例えば、最大ＣＡＳレイテンシが７で、最大アディティブレイテンシが６の素子の場合、１つの内部アドレス生成装置は、計１３個のフリップフロップが必要である。このようなフリップフロップのアドレスビット単位で備えられる必要があるため、１００個以上のフリップフロップが必要となる。このような多数のフリップフロップにより面積的損害が発生する。また、前述したフリップフロップは、アドレスの印加と関係なく、内部クロックのエッジに常に駆動され、不要な電流を消費するという問題点がある。
【００１９】
そこで、本発明は上記した従来の問題を解決するためになされたものであって、その目的は、電流の消費を低減することができると共に、小面積で実現可能な半導体メモリ素子の内部アドレス生成装置を提供することにある。
【課題を解決するための手段】
【００２０】
上記目的を達成するため、第１発明に係る内部アドレス生成装置は、外部アドレスをラッチし、内部アドレスとして出力する複数のアドレスラッチ部を備えるパイプラッチ手段と、外部読出し信号または外部書込み信号の印加毎に前記複数のアドレスラッチ部のうち、いずれかをアクティブにし、前記外部アドレスをラッチするようにし、設定されたレイテンシに対応する遅延時間以後アクティブになる内部読出し信号または内部書込み信号のアクティブ毎に、該当アドレスラッチ部が前記内部アドレスを出力するように制御するパイプラッチ制御手段と、アディティブレイテンシがない読出し駆動時に前記外部アドレスを内部カラムアドレスとして出力し、それ以外の場合、前記内部アドレスを内部カラムアドレスとして出力するためのアドレスドライブ手段とを備えたことを特徴とする内部アドレス生成装置を提供する。
【００２１】
第２発明の内部アドレス生成装置は、第１発明に記載の内部アドレス生成装置であって、前記アドレスドライブ手段は、前記内部アドレスをラッチする第１ラッチ素子と、前記アディティブレイテンシがない書込み駆動時に選択信号を第２論理レベルとして出力し、それ以外の駆動時に前記選択信号を第１論理レベルとして出力する選択信号生成部と、前記選択信号に応答して前記第１ラッチ素子の出力アドレスと前記外部アドレスのいずれかを選択して出力する選択部と、選択部の出力信号を前記内部カラムアドレスとして出力するためのドライバーとを備えたことを特徴とする内部アドレス生成装置を提供する。
【００２２】
第３発明の内部アドレス生成装置は、第２発明に記載の内部アドレス生成装置であって、前記選択信号生成部は、アディティブレイテンシ情報信号がアクティブになり、前記書込み駆動時にアクティブになる書込み区間信号の非アクティブ時に、前記選択信号を第２論理レベルとして出力することを特徴とする内部アドレス生成装置を提供する。
【００２３】
第４発明の内部アドレス生成装置は、第３発明に記載の内部アドレス生成装置であって、前記選択信号生成部は、前記書込み区間信号を反転させる第１インバータと、前記第１インバータの出力信号及び前記アディティブレイテンシ情報信号を入力として前記選択信号を出力する第１ＡＮＤゲートとを備えたことを特徴とする内部アドレス生成装置を提供する。
【００２４】
第５発明の内部アドレス生成装置は、第４発明に記載の内部アドレス生成装置であって、前記選択部は、前記選択信号の第２論理レベルに応答し、前記外部アドレスを出力する第１トランスファーゲートと、前記選択信号の第１論理レベルに応答し、前記第１ラッチ素子の出力アドレスを伝送する第２トランスファーゲートとを備えたことを特徴とする内部アドレス生成装置を提供する。
【００２５】
第６発明の内部アドレス生成装置は、第５発明に記載の内部アドレス生成装置であって、前記ドライバーは、直列接続されている第３インバータ及び第４インバータを備えたことを特徴とする内部アドレス生成装置を提供する。
【００２６】
第７発明の内部アドレス生成装置は、第６発明に記載の内部アドレス生成装置であって、前記複数のアドレスラッチ部は、前記外部アドレスを反転させる第５インバータと、前記パイプラッチ制御手段の入力制御信号のアクティブ時に、前記第５インバータの出力信号を伝送する第３トランスファーゲートと、前記第３トランスファーゲートの出力信号をラッチする第２ラッチ素子と、前記パイプラッチ制御手段の出力制御信号のアクティブ時に、前記第２ラッチ素子の出力信号を前記内部アドレスとして出力する第４トランスファーゲートとを備えたことを特徴とする内部アドレス生成装置を提供する。
【００２７】
第８発明の内部アドレス生成装置は、第１発明に記載の内部アドレス生成装置であって、前記パイプラッチ制御手段は、前記外部読出し信号または前記外部書込み信号のアクティブ毎に、第１駆動クロックを１回トグルさせ、前記内部読出し信号または前記内部書込み信号のアクティブ毎に、第２駆動クロックを一回トグルさせるための駆動クロック生成部と、前記第１駆動クロックに同期させ、複数の入力制御信号のいずれかをアクティブにする入力制御信号生成部と、前記第２駆動クロックに同期させ、複数の出力制御信号のいずれかをアクティブにする出力制御信号生成部とを備えたことを特徴とする内部アドレス生成装置を提供する。
【００２８】
第９発明の内部アドレス生成装置は、第８発明に記載の内部アドレス生成装置であって、前記駆動クロック生成部は、前記外部読出し信号または前記外部書込み信号のアクティブ毎に、前記第１駆動クロックを一回トグルさせる第１駆動クロック生成部と、前記内部読出し信号または前記内部書込み信号のアクティブ毎に、前記第２駆動クロックを一回トグルさせる第２駆動クロック生成部と、素子の初期駆動時や、前記アディティブレイテンシがない書込み駆動時に前記入力及び出力制御信号生成部を初期化させる初期化制御部とを備えたことを特徴とする内部アドレス生成装置を提供する。
【００２９】
第１０発明の内部アドレス生成装置は、第９発明に記載の内部アドレス生成装置であって、前記第１駆動クロック生成部は、前記外部読出し信号と前記外部書込み信号を入力とし、前記第１駆動クロックを出力する第１ＯＲゲートを備えたことを特徴とする請求項９に記載の内部アドレス生成装置を提供する。
【００３０】
第１１発明の内部アドレス生成装置は、第１０発明に記載の内部アドレス生成装置であって、前記第２駆動クロック生成部は、前記内部読出し信号と前記内部書込み信号を入力とし、前記第２駆動クロックを出力する第２ＯＲゲートを備えたことを特徴とする内部アドレス生成装置を提供する。
【００３１】
第１２発明の内部アドレス生成装置は、第９発明ないし第１１発明のいずれか１に記載の内部アドレス生成装置であって、前記初期化制御部は、前記素子の初期駆動時にアクティブになる初期フラグのアクティブ、または前記アディティブレイテンシ情報信号のアクティブと前記書込み駆動時にアクティブになる書込み区間信号の非アクティブ時に、リセット信号を出力することを特徴とする内部アドレス生成装置を提供する。
【００３２】
第１３発明の内部アドレス生成装置は、第１２発明に記載の内部アドレス生成装置であって、前記初期化制御部は、前記初期フラグを直列接続されている第１及び第２インバータを通して前記リセット信号として出力することを特徴とする内部アドレス生成装置を提供する。
【００３３】
第１４発明の内部アドレス生成装置は、第１２発明に記載の内部アドレス生成装置であって、前記初期化制御部は、前記書込み区間信号を反転させる第１インバータと、前記第１インバータの出力信号及び前記アディティブレイテンシ情報信号を入力とする第１ＡＮＤゲートと、前記第１ＡＮＤゲートの出力信号と前記初期フラグを入力として前記リセット信号を出力する第３ＯＲゲートとを備えたことを特徴とする内部アドレス生成装置を提供する。
【００３４】
第１５発明の内部アドレス生成装置は、第１２発明に記載の内部アドレス生成装置であって、前記初期化制御部は、前記書込み区間信号を反転させる第１インバータと、テストモ−ド信号と前記第１インバータの出力信号及び前記アディティブレイテンシ情報信号をそれぞれ入力とする第１ＡＮＤゲートと、前記第１ＡＮＤゲートの出力信号と前記初期フラグを入力として前記リセット信号を出力する第３ＯＲゲートとを備えたことを特徴とする内部アドレス生成装置を提供する。
【００３５】
第１６発明の内部アドレス生成装置は、第１５発明に記載の内部アドレス生成装置であって、前記複数のアドレスラッチ部は、前記外部アドレスを反転させる第２インバータと、
前記該当入力制御信号のアクティブ時に、前記第２インバータの出力信号を伝送する第１トランスファーゲートと、前記第１トランスファーゲートの出力信号をラッチするラッチ素子と、前記該当出力制御信号のアクティブ時に、前記ラッチ素子の出力信号を前記内部アドレスとして出力する第２トランスファーゲートとを備えたことを特徴とする内部アドレス生成装置を提供する。
【００３６】
第１７発明の内部アドレス生成装置は、第８発明または第９発明に記載の内部アドレス生成装置であって、前記入力制御信号生成部は、前記第１駆動クロックに同期されて順次アクティブになる複数のＰＩ遅延信号を出力するＰＩシフト部と、前記複数のＰＩ遅延信号を前記第１駆動クロックに同期させて前記複数の入力制御信号として出力するＰＩドライブ部とを備えたことを特徴とする内部アドレス生成装置を提供する。
【００３７】
第１８発明の内部アドレス生成装置は、第１７発明に記載の内部アドレス生成装置であって、前記出力制御信号生成部は、前記第２駆動クロックに同期されて順次アクティブになる複数のＰＯ遅延信号を出力するＰＯシフト部と、前記複数のＰＯ遅延信号を前記複数の出力制御信号として出力するＰＯドライブ部とを備えたことを特徴とする内部アドレス生成装置を提供する。
【００３８】
第１９発明の内部アドレス生成装置は、第１８発明に記載の内部アドレス生成装置であって、前記ＰＩシフト部は、直列接続されており、前段の正出力を前記第１駆動クロックに同期させ、それ自身の負出力である前記ＰＩ遅延信号及びそれ自身の正出力として出力し、前記リセット信号のアクティブ時に、前記それ自身の正出力及び負出力をリセットさせる第１〜第Ｎフリップフロップと、前記第Ｎ−１フリップフロップの正出力を前記第１駆動クロックに同期させて前記第１フリップフロップの入力として伝送し、前記リセット信号に応答し、それ自身の正出力をリセットさせるフィードバックフリップフロップとを備えたことを特徴とする内部アドレス生成装置を提供する。
【００３９】
第２０発明の内部アドレス生成装置は、第１９発明に記載の内部アドレス生成装置であって、前記第１〜第Ｎフリップフロップは、前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第１論理レベルとして出力し、前記リセット信号の非アクティブ時に、前記第１駆動クロックが第１論理レベルを有する間に印加された入力信号を前記負出力として出力し、前記第１駆動クロックが第２論理レベルを有する間に前記負出力を伝送して前記正出力として出力することを特徴とする内部アドレス生成装置を提供する。
【００４０】
第２１発明の内部アドレス生成装置は、第２０発明に記載の内部アドレス生成装置であって、前記フィードバックフリップフロップは、前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第２論理レベルとして出力し、前記リセット信号の非アクティブ時に、前記第１駆動クロックの第１論理レベル間に印加された入力信号を前記それ自身の負出力として出力し、前記第１駆動クロックが第２論理レベルを有する間に前記負出力を前記それ自身の正出力として出力することを特徴とする内部アドレス生成装置を提供する。
【００４１】
第２２発明の内部アドレス生成装置は、第２１発明に記載の内部アドレス生成装置であって、前記第１〜第Ｎフリップフロップは、前記第１駆動クロックの第１論理レベルに応答し、前記入力信号を伝送する第１トランスファーゲートと、前記リセット信号のアクティブ時に、出力信号を第２論理レベルとして出力し、前記リセット信号の非アクティブ時に、前記第１トランスファーゲートの出力信号をラッチして出力する第１ラッチ素子と、前記第１ラッチ素子の出力信号を反転させ、前記負出力であるＰＩ遅延信号として出力する第１インバータと、前記第１駆動クロックの第２論理レベルに応答し、前記第１ラッチ素子の出力信号を伝送する第２トランスファーゲートと、前記リセット信号のアクティブ時に、出力信号を第１論理レベルとして出力し、前記リセット信号の非アクティブ時に、前記第２トランスファーゲートの出力信号をラッチして前記それ自身の正出力として出力する第２ラッチ素子とを備えたことを特徴とする内部アドレス生成装置を提供する。
【００４２】
第２３発明の内部アドレス生成装置は、第２２発明に記載の内部アドレス生成装置であって、前記フィードバックフリップフロップは、前記第１駆動クロックの第１論理レベルに応答し、前記入力信号を伝送する第３トランスファーゲートと、前記リセット信号のアクティブ時に、出力信号を第１論理レベルとして出力し、前記リセット信号の非アクティブ時に、前記第３トランスファーゲートの出力信号をラッチして出力する第３ラッチ素子と、前記第３ラッチ素子の出力信号を反転させ、前記それ自身の負出力として出力する第２インバータと、前記第１駆動クロックの第２論理レベルに応答し、前記第３ラッチ素子の出力信号を伝送する第４トランスファーゲートと、前記リセット信号のアクティブ時に、出力信号を第１論理レベルとして出力し、前記リセット信号の非アクティブ時に、前記第４トランスファーゲートの出力信号をラッチして前記それ自身の正出力として出力する第４ラッチ素子とを備えたことを特徴とする内部アドレス生成装置を提供する。
【００４３】
第２４発明の内部アドレス生成装置は、第２３発明に記載の内部アドレス生成装置であって、前記第１ラッチ素子は、前記リセット信号を反転させる第３インバータと、前記第３インバータの出力信号と前記第１トランスファーゲートの出力信号を入力とする第１ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートの出力信号を入力とする第４インバータがクロースカップルして実現されることを特徴とする内部アドレス生成装置を提供する。
【００４４】
第２５発明の内部アドレス生成装置は、第２４発明に記載の内部アドレス生成装置であって、前記第２ラッチ素子は、前記リセット信号と前記第２トランスファーゲートの出力信号を入力とする第１ＮＯＲゲートと、前記第１ＮＯＲゲートの出力信号を入力とする第５インバータがクロースカップルして実現されることを特徴とする内部アドレス生成装置を提供する。
【００４５】
第２６発明の内部アドレス生成装置は、第２５発明に記載の内部アドレス生成装置であって、前記第３ラッチ素子は、前記リセット信号と前記第３トランスファーゲートの出力信号を入力とする第２ＮＯＲゲートと、前記第２ＮＯＲゲートの出力信号を入力とする第６インバータがクロースカップルして実現されることを特徴とする内部アドレス生成装置を提供する。
【００４６】
第２７発明の内部アドレス生成装置は、第２６発明に記載の内部アドレス生成装置であって、前記第４ラッチ素子は、前記リセット信号を反転させる第７インバータと、前記第７インバータの出力信号と前記第４トランスファーゲートの出力信号を入力とする第２ＮＡＮＤゲートと、前記第２ＮＡＮＤゲートの出力信号を入力とする第８インバータがクロースカップルして実現されることを特徴とする内部アドレス生成装置を提供する。
【００４７】
第２８発明の内部アドレス生成装置は、第２７発明に記載の内部アドレス生成装置であって、前記第１駆動クロック生成部は、前記外部読出し信号と前記外部書込み信号を入力とし、前記第１駆動クロックを出力する第１ＯＲゲートを備えたことを特徴とする内部アドレス生成装置を提供する。
【００４８】
第２９発明の内部アドレス生成装置は、第２８発明に記載の内部アドレス生成装置であって、前記第２駆動クロック生成部は、前記内部読出し信号と前記内部書込み信号を入力とし、前記第２駆動クロックを出力する第２ＯＲゲートを備えたことを特徴とする内部アドレス生成装置を提供する。
【００４９】
第３０発明の内部アドレス生成装置は、第２９発明に記載の内部アドレス生成装置であって、前記初期化制御部は、前記素子の初期駆動時にアクティブになる初期フラグのアクティブ、または前記アディティブレイテンシ情報信号のアクティブと前記書込み駆動時にアクティブになる書込み区間信号の非アクティブ時に、リセット信号を出力することを特徴とする内部アドレス生成装置を提供する。
【００５０】
第３１発明の内部アドレス生成装置は、第３０発明に記載の内部アドレス生成装置であって、前記複数のアドレスラッチ部は、前記外部アドレスを反転させる第９インバータと、
該当入力制御信号のアクティブ時に、前記第９インバータの出力信号を伝送する第５トランスファーゲートと、前記第５トランスファーゲートの出力信号をラッチする第５ラッチ素子と、該当出力制御信号のアクティブ時に、前記第５ラッチ素子の出力信号を前記内部アドレスとして出力する第６トランスファーゲートとを備えたことを特徴とする内部アドレス生成装置を提供する。
【００５１】
第３２発明の内部アドレス生成装置は、第１９発明に記載の内部アドレス生成装置であって、前記ＰＯシフト部は、直列接続されており、前段の正出力を前記第２駆動クロックに同期させ、それ自身の負出力である前記ＰＯ遅延信号及びそれ自身の正出力として出力し、前記リセット信号のアクティブ時に、前記それ自身の正出力及び負出力をリセットさせる第１〜第Ｎフリップフロップと、前記第Ｎ−１フリップフロップの正出力を前記第２駆動クロックに同期させて前記第１フリップフロップの入力として伝送し、前記リセット信号に応答し、それ自身の正出力をリセットさせるためのフィードバックフリップフロップとを備えたことを特徴とする内部アドレス生成装置を提供する。
【００５２】
第３３発明の内部アドレス生成装置は、第３２発明に記載の内部アドレス生成装置であって、前記ＰＯシフト部及び前記ＰＩシフト部の第１〜第Ｎフリップフロップは、前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第１論理レベルとして出力し、前記リセット信号の非アクティブ時に、該当駆動クロックが第１論理レベルを有する間に印加された入力信号を前記負出力として出力し、前記該当駆動クロックが第２論理レベルを有する間に前記負出力を伝送して前記正出力として出力することを特徴とする内部アドレス生成装置を提供する。
【００５３】
第３４発明の内部アドレス生成装置は、第３３発明に記載の内部アドレス生成装置であって、前記ＰＯシフト部及び前記ＰＩシフト部のフィードバックフリップフロップは、前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第２論理レベルとして出力し、前記リセット信号の非アクティブ時に、該当駆動クロックが第１論理レベルを有する間に印加された入力信号を前記負出力として出力し、前記該当駆動クロックが第２論理レベルを有する間に前記負出力を伝送して前記正出力として出力することを特徴とする内部アドレス生成装置を提供する。
【００５４】
第３５発明の内部アドレス生成装置は、第３４発明に記載の内部アドレス生成装置であって、前記第１〜第Ｎフリップフロップは、前記該当駆動クロックの第１論理レベルに応答して前記入力信号を伝送する第１トランスファーゲートと、前記リセット信号のアクティブ時に、出力信号を第２論理レベルとして出力し、前記リセット信号の非アクティブ時に、前記第１トランスファーゲートの出力信号をラッチして出力する第１ラッチ素子と、前記第１ラッチ素子の出力信号を反転させて前記負出力として出力する第１インバータと、前記該当駆動クロックの第２論理レベルに応答して前記第１ラッチ素子の出力信号を伝送する第２トランスファーゲートと、前記リセット信号のアクティブ時に、出力信号を第１論理レベルとして出力し、前記リセット信号の非アクティブ時に、前記第２トランスファーゲートの出力信号をラッチして前記それ自身の正出力として出力する第２ラッチ素子とを備えたことを特徴とする内部アドレス生成装置を提供する。
【００５５】
第３６発明の内部アドレス生成装置は、第３５発明に記載の内部アドレス生成装置であって、前記フィードバックフリップフロップは、前記該当駆動クロックの第１論理レベルに応答して前記入力信号を伝送する第３トランスファーゲートと、前記リセット信号のアクティブ時に、出力信号を第１論理レベルとして出力し、前記リセット信号の非アクティブ時に、前記第３トランスファーゲートの出力信号をラッチして出力する第３ラッチ素子と、前記第３ラッチ素子の出力信号を反転させ、前記それ自身の負出力として出力する第２インバータと、前記該当駆動クロックの第２論理レベルに応答して前記第３ラッチ素子の出力信号を伝送する第４トランスファーゲートと、前記リセット信号のアクティブ時に、出力信号を第１論理レベルとして出力し、前記リセット信号の非アクティブ時に、前記第４トランスファーゲートの出力信号をラッチして前記それ自身の正出力として出力する第４ラッチ素子とを備えたことを特徴とする内部アドレス生成装置を提供する。
【００５６】
第３７発明の内部アドレス生成装置は、第３６発明に記載の内部アドレス生成装置であって、前記第１ラッチ素子は、前記リセット信号を反転させる第３インバータと、前記第３インバータの出力信号と前記第１トランスファーゲートの出力信号を入力とする第１ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートの出力信号を入力とする第４インバータがクロースカップルして実現されることを特徴とする内部アドレス生成装置を提供する。
【００５７】
第３８発明の内部アドレス生成装置は、第３７発明に記載の内部アドレス生成装置であって、前記第２ラッチ素子は、前記リセット信号と前記第２トランスファーゲートの出力信号を入力とする第１ＮＯＲゲートと、前記第１ＮＯＲゲートの出力信号を入力とする第５インバータがクロースカップルして実現されることを特徴とする内部アドレス生成装置を提供する。
【００５８】
第３９発明の内部アドレス生成装置は、第３８発明に記載の内部アドレス生成装置であって、前記第３ラッチ素子は、前記リセット信号と前記第３トランスファーゲートの出力信号を入力とする第２ＮＯＲゲートと、前記第２ＮＯＲゲートの出力信号を入力とする第６インバータがクロースカップルして実現されることを特徴とする内部アドレス生成装置を提供する。
【００５９】
第４０発明の内部アドレス生成装置は、第３９発明に記載の内部アドレス生成装置であって、前記第４ラッチ素子は、前記リセット信号を反転させる第７インバータと、前記第７インバータの出力信号と前記第４トランスファーゲートの出力信号を入力とする第２ＮＡＮＤゲートと、前記第２ＮＡＮＤゲートの出力信号を入力とする第８インバータがクロースカップルして実現されることを特徴とする内部アドレス生成装置を提供する。
【００６０】
第４１発明の内部アドレス生成装置は、第４０発明に記載の内部アドレス生成装置であって、前記初期化制御部は、前記素子の初期駆動時にアクティブになる初期フラグのアクティブ、または前記アディティブレイテンシ情報信号のアクティブと前記書込み駆動時にアクティブになる書込み区間信号の非アクティブ時に、リセット信号を出力することを特徴とする内部アドレス生成装置を提供する。
【００６１】
第４２発明の内部アドレス生成装置は、第４１発明に記載の内部アドレス生成装置であって、前記第１駆動クロック生成部は、前記外部読出し信号と前記外部書込み信号を入力とし、前記第１駆動クロックを出力する第１ＯＲゲートを備えたことを特徴とする内部アドレス生成装置を提供する。
【００６２】
第４３発明の内部アドレス生成装置は、第４２発明に記載の内部アドレス生成装置であって、前記第２駆動クロック生成部は、前記内部読出し信号と前記内部書込み信号を入力とし、前記第２駆動クロックを出力する第２ＯＲゲートを備えたことを特徴とする内部アドレス生成装置を提供する。
【００６３】
第４４発明の内部アドレス生成装置は、第８発明ないし第１１発明のいずれか１に記載の内部アドレス生成装置であって、前記アドレスドライブ手段は、前記内部アドレスをラッチする第１ラッチ素子と、前記アディティブレイテンシがない書込み駆動時に選択信号を第２論理レベルとして出力し、それ以外の駆動時に前記選択信号を第１論理レベルとして出力する選択信号生成部と、前記選択信号に応答して前記第１ラッチ素子の出力アドレスと前記外部アドレスのいずれかを選択して出力する選択部と、選択部の出力信号を前記内部カラムアドレスとして出力するためのドライバーとを備えたことを特徴とする内部アドレス生成装置を提供する。
【００６４】
第４５発明の内部アドレス生成装置は、第４４発明に記載の内部アドレス生成装置であって、前記選択信号生成部は、アディティブレイテンシ情報信号がアクティブになり前記書込み駆動時にアクティブになる書込み区間信号の非アクティブ時に、前記選択信号を第２論理レベルとして出力することを特徴とする内部アドレス生成装置を提供する。
【００６５】
第４６発明の内部アドレス生成装置は、第４５発明に記載の内部アドレス生成装置であって、前記入力制御信号生成部は、前記第１駆動クロックに同期されて順次アクティブになる複数のＰＩ遅延信号を出力するためのＰＩシフト部と、前記複数のＰＩ遅延信号を前記第１駆動クロックに同期させて前記複数の入力制御信号として出力するＰＩドライブ部とを備えたことを特徴とする内部アドレス生成装置を提供する。
【００６６】
第４７発明の内部アドレス生成装置は、第４６発明に記載の内部アドレス生成装置であって、前記ＰＩシフト部は、直列接続されており、前段の正出力を前記第１駆動クロックに同期させ、それ自身の負出力である前記ＰＩ遅延信号及びそれ自身の正出力として出力し、前記リセット信号のアクティブ時に、前記それ自身の正出力及び負出力をリセットさせる第１〜第Ｎフリップフロップと、前記第Ｎ−１フリップフロップの正出力を前記第１駆動クロックに同期させて前記第１フリップフロップの入力として伝送し、前記リセット信号に応答し、それ自身の正出力をリセットさせるフィードバックフリップフロップとを備えたことを特徴とする内部アドレス生成装置を提供する。
【００６７】
第４８発明の内部アドレス生成装置は、第４７発明に記載の内部アドレス生成装置であって、前記第１〜第Ｎフリップフロップは、前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第１論理レベルとして出力し、前記リセット信号の非アクティブ時に、前記第１駆動クロックが第１論理レベルを有する間に印加された入力信号を前記負出力として出力し、前記第１駆動クロックが第２論理レベルを有する間に前記負出力を伝送して前記正出力として出力することを特徴とする内部アドレス生成装置を提供する。
【００６８】
第４９発明の内部アドレス生成装置は、第４８発明に記載の内部アドレス生成装置であって、前記フィードバックフリップフロップは、前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第２論理レベルとして出力し、前記リセット信号の非アクティブ時に、前記第１駆動クロックが第１論理レベルを有する間に印加された入力信号を前記負出力として出力し、前記第１駆動クロックが第２論理レベルを有する間に前記負出力を伝送して前記正出力として出力することを特徴とする内部アドレス生成装置を提供する。
【００６９】
第５０発明の内部アドレス生成装置は、第４７発明に記載の内部アドレス生成装置であって、前記出力制御信号生成部は、前記第２駆動クロックに同期されて順次アクティブになる複数のＰＯ遅延信号を出力するためのＰＯシフト部と、前記複数のＰＯ遅延信号を前記複数の出力制御信号として出力するＰＯドライブ部とを備えたことを特徴とする内部アドレス生成装置を提供する。
【００７０】
第５１発明の内部アドレス生成装置は、第５０発明に記載の内部アドレス生成装置であって、前記ＰＯシフト部は、直列接続されており、前段の正出力を前記第２駆動クロックに同期させ、それ自身の負出力である前記ＰＯ遅延信号及びそれ自身の正出力として出力し、前記リセット信号のアクティブ時に、前記それ自身の正出力及び負出力をリセットさせる第１〜第Ｎフリップフロップと、前記第Ｎ−１フリップフロップの正出力を前記第２駆動クロックに同期させて前記第１フリップフロップの入力として伝送し、前記リセット信号に応答し、それ自身の正出力をリセットさせるフィードバックフリップフロップとを備えたことを特徴とする内部アドレス生成装置を提供する。
【００７１】
第５２発明の内部アドレス生成装置は、第５１発明に記載の内部アドレス生成装置であって、前記ＰＯシフト部及び前記ＰＩシフト部の第１〜第Ｎフリップフロップは、前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第１論理レベルとして出力し、前記リセット信号の非アクティブ時に、該当駆動クロックが第１論理レベルを有する間に印加された入力信号を前記負出力として出力し、前記該当駆動クロックが第２論理レベルを有する間に前記負出力を伝送して前記正出力として出力することを特徴とする内部アドレス生成装置を提供する。
【００７２】
第５３発明の内部アドレス生成装置は、第５２発明に記載の内部アドレス生成装置であって、前記ＰＯシフト部及び前記ＰＩシフト部のフィードバックフリップフロップは、前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第２論理レベルとして出力し、前記リセット信号の非アクティブ時に、該当駆動クロックが第１論理レベルを有する間に印加された入力信号を前記負出力として出力し、前記該当駆動クロックが第２論理レベルを有する間に前記負出力を伝送して前記正出力として出力することを特徴とする内部アドレス生成装置を提供する。
【００７３】
第５４発明の内部アドレス生成装置は、外部アドレスをラッチし、内部アドレスとして出力する複数のアドレスラッチ部を備えるパイプラッチ手段と、前記外部アドレスと共に印加されるコマンドのアクティブ時に、前記複数のアドレスラッチ部のうち、いずれかをアクティブにし、前記外部アドレスをラッチするようにし、前記コマンドのアクティブから設定されたレイテンシに対応する遅延時間以後アクティブになる内部信号のアクティブ時に、該当アドレスラッチ部が前記内部アドレスを出力するように制御するパイプラッチ制御手段と、レイテンシがない読出し駆動時に前記外部アドレスを内部カラムアドレスとして出力し、それ以外の場合は、前記内部アドレスを内部カラムアドレスとして出力するアドレスドライブ手段とを備えた内部アドレス生成装置を提供する。
【００７４】
第５５発明の内部アドレス生成装置は、第５４発明に記載の内部アドレス生成装置であって、前記パイプラッチ制御手段は、前記コマンドのアクティブ毎に、第１駆動クロックを一回トグルさせ、前記内部信号のアクティブ毎に、第２駆動クロックを一回トグルさせる駆動クロック生成部と、前記第１駆動クロックに同期させ、複数の入力制御信号のいずれかをアクティブにする入力制御信号生成部と、前記第２駆動クロックに同期させ、複数の出力制御信号のいずれかをアクティブにする出力制御信号生成部とを備えたことを特徴とする内部アドレス生成装置を提供する。
【００７５】
第５６発明の内部アドレス生成装置は、第５５発明に記載の内部アドレス生成装置であって、前記駆動クロック生成部は、前記コマンドのアクティブ毎に、前記第１駆動クロックを一回トグルさせる第１駆動クロック生成部と、前記内部信号のアクティブ毎に、前記第２駆動クロックを一回トグルさせる第２駆動クロック生成部と、素子の初期駆動時や、前記レイテンシがない書込み駆動時に前記入力制御信号生成部及び前記出力制御信号生成部を初期化させる初期化制御部とを備えたことを特徴とする内部アドレス生成装置を提供する。
【００７６】
第５７発明の内部アドレス生成装置は、第５６発明に記載の内部アドレス生成装置であって、前記入力制御信号生成部は、前記第１駆動クロックに同期されて順次アクティブになる複数のＰＩ遅延信号を出力するＰＩシフト部と、前記複数のＰＩ遅延信号を前記第１駆動クロックに同期させ、複数の入力制御信号として出力するＰＩドライブ部とを備えたことを特徴とする内部アドレス生成装置を提供する。
【００７７】
第５８発明の内部アドレス生成装置は、第５７発明に記載の内部アドレス生成装置であって、前記出力制御信号生成部は、前記第２駆動クロックに同期されて順次アクティブになる複数のＰＯ遅延信号を出力するＰＯシフト部と、前記複数のＰＯ遅延信号を前記複数の出力制御信号として出力するＰＯドライブ部とを備えたことを特徴とする内部アドレス生成装置を提供する。
【００７８】
第５９発明の内部アドレス生成装置は、第５８発明に記載の内部アドレス生成装置であって、前記アドレスドライブ手段は、前記内部アドレスをラッチする第１ラッチ素子と、前記レイテンシがない書込み駆動時に選択信号を第２論理レベルとして出力し、それ以外の駆動時に前記選択信号を第１論理レベルとして出力する選択信号生成部と、前記選択信号に応答して前記第１ラッチ素子の出力アドレスと前記外部アドレスのいずれかを選択して出力する選択部と、前記選択部の出力信号を前記内部カラムアドレスとして出力するドライバーとを備えたことを特徴とする内部アドレス生成装置を提供する。
【００７９】
第６０発明の内部アドレス生成装置は、第５９発明に記載の内部アドレス生成装置であって、前記選択信号生成部は、レイテンシ情報信号がアクティブになり、前記書込み駆動時にアクティブになる書込み区間信号の非アクティブ時に、前記選択信号を第２論理レベルとして出力することを特徴とする内部アドレス生成装置を提供する。
【００８０】
第６１発明の内部アドレス生成装置は、第６０発明に記載の内部アドレス生成装置であって、前記ＰＩ及びＰＯシフト部は、直列接続されており、前段の正出力を前記該当駆動クロックに同期させ、それ自身の負出力及びそれ自身の正出力として出力し、リセット信号のアクティブ時に、前記それ自身の正出力及び負出力をリセットさせる第１〜第Ｎフリップフロップと、前記第Ｎ−１フリップフロップの正出力を前記該当駆動クロックに同期させ、前記第１フリップフロップの入力として伝送し、前記リセット信号に応答し、それ自身の正出力をリセットするフィードバックフリップフロップとを備えたことを特徴とする内部アドレス生成装置を提供する。
【００８１】
第６２発明の内部アドレス生成装置は、第６１発明に記載の内部アドレス生成装置であって、前記第１〜第Ｎフリップフロップは、前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第１論理レベルとして出力し、前記リセット信号の非アクティブ時に、該当駆動クロックが第１論理レベルを有する間に印加された入力信号を前記負出力として出力し、前記該当駆動クロックが第２論理レベルを有する間に前記負出力を伝送して前記正出力として出力することを特徴とする内部アドレス生成装置を提供する。
【００８２】
第６３発明の内部アドレス生成装置は、第６２発明に記載の内部アドレス生成装置であって、前記フィードバックフリップフロップは、前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第２論理レベルとして出力し、前記リセット信号の非アクティブ時に、該当駆動クロックが第１論理レベルを有する間に印加された入力信号を前記負出力として出力し、前記該当駆動クロックが第２論理レベルを有する間に前記負出力を伝送して前記正出力として出力することを特徴とする内部アドレス生成装置を提供する。
【００８３】
第６４発明の内部アドレス生成装置は、第６３発明に記載の内部アドレス生成装置であって、前記複数のアドレスラッチ部は、前記外部アドレスを反転させる第１インバータと、該当入力制御信号のアクティブ時に、前記第１インバータの出力信号を伝送する第１トランスファーゲートと、前記第１トランスファーゲートの出力信号をラッチする第２ラッチ素子と、該当出力制御信号のアクティブ時に、前記第２ラッチ素子の出力信号を前記内部アドレスとして出力する第２トランスファーゲートとを備えたことを特徴とする内部アドレス生成装置を提供する。
【００８４】
上記目的を達成するため、第６５発明に係る半導体メモリ素子は、外部信号をラッチして遅延信号として出力する複数の信号ラッチ部を備えるパイプラッチ手段と、前記外部信号と共に印加されるフラグのアクティブ時に、前記複数の信号ラッチ部のいずれかをアクティブにして前記外部信号をラッチするようにし、前記フラグのアクティブから設定されたレイテンシに対応する遅延時間以後アクティブになる内部フラグ信号のアクティブ時に、該当信号ラッチ部がラッチした信号を前記遅延信号として出力するように制御するパイプラッチ制御手段と、前記レイテンシがない場合、前記外部信号を遅延せずに内部信号として出力し、それ以外の場合、前記遅延信号を前記内部信号として出力する出力信号ドライブ手段とを備えた半導体メモリ素子を提供する。
【００８５】
第６６発明の半導体メモリ素子は、第６５発明に記載の半導体メモリ素子であって、前記パイプラッチ制御手段は、前記フラグのアクティブ毎に、第１駆動クロックを一回トグルさせ、前記内部フラグ信号のアクティブ毎に、第２駆動クロックを一回トグルさせる駆動クロック生成部と、前記第１駆動クロックに同期させて複数の入力制御信号のいずれかを出力する入力制御信号生成部と、前記第２駆動クロックに同期させ、複数の出力制御信号のいずれかを出力する出力制御信号生成部とを備えたことを特徴とする半導体メモリ素子を提供する。
【００８６】
第６７発明の半導体メモリ素子は、第６６発明に記載の半導体メモリ素子であって、前記駆動クロック生成部は、前記フラグのアクティブ毎に、前記第１駆動クロックを一回トグルさせる第１駆動クロック生成部と、前記内部フラグ信号のアクティブ毎に、前記第２駆動クロックを一回トグルさせる第２駆動クロック生成部と、素子の初期駆動時や、前記レイテンシがない場合、前記入力制御信号生成部及び前記出力制御信号生成部を初期化させる初期化制御部とを備えたことを特徴とする半導体メモリ素子を提供する。
【００８７】
第６８発明の半導体メモリ素子は、第６７発明に記載の半導体メモリ素子であって、前記入力制御信号生成部は、前記第１駆動クロックに同期されて順次アクティブになる複数の第１パルス遅延信号を出力する第１シフト部と、前記複数の第１パルス遅延信号を前記第１駆動クロックに同期させ、複数の入力制御信号として出力する第１ドライブ部とを備えたことを特徴とする請求項６７に記載の半導体メモリ素子を提供する。
【００８８】
第６９発明の半導体メモリ素子は、第６８発明に記載の半導体メモリ素子であって、前記出力制御信号生成部は、前記第２駆動クロックに同期されて順次アクティブになる複数の第２パルス遅延信号を出力する第２シフト部と、前記複数の第２パルス遅延信号を複数の出力制御信号として出力する第２ドライブ部とを備えたことを特徴とする請求項６８に記載の半導体メモリ素子を提供する。
【００８９】
第７０発明の半導体メモリ素子は、第６９発明に記載の半導体メモリ素子であって、前記出力信号ドライブ手段は、前記遅延信号をラッチする第１ラッチ素子と、前記レイテンシがない場合、選択信号を第２論理レベルとして出力し、それ以外の駆動時に前記選択信号を第１論理レベルとして出力する選択信号生成部と、前記選択信号に応答して前記第１ラッチ素子の出力信号と前記外部信号のいずれかを選択して出力する選択部と、前記選択部の出力信号を前記内部信号として出力するドライバーとを備えたことを特徴とする半導体メモリ素子を提供する。
【００９０】
第７１発明の半導体メモリ素子は、第７０発明に記載の半導体メモリ素子であって、前記第１及び第２シフト部は、直列接続されており、前段の正出力を前記該当駆動クロックに同期させ、それ自身の負出力及びそれ自身の正出力として出力し、リセット信号のアクティブ時に、前記それ自身の正出力及び負出力をリセットさせる第１〜第Ｎフリップフロップと、前記第Ｎ−１フリップフロップの正出力を前記該当駆動クロックに同期させ、前記第１フリップフロップの入力として伝送し、前記リセット信号に応答し、それ自身の正出力をリセットさせるフィードバックフリップフロップとを備えたことを特徴とする半導体メモリ素子を提供する。
【００９１】
第７２発明の半導体メモリ素子は、第７１発明に記載の半導体メモリ素子であって、前記第１〜第Ｎフリップフロップは、前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第１論理レベルとして出力し、前記リセット信号の非アクティブ時に、該当駆動クロックが第１論理レベルを有する間に印加された入力信号を前記負出力として出力し、前記該当駆動クロックが第２論理レベルを有する間に前記負出力を伝送して前記正出力として出力することを特徴とする半導体メモリ素子を提供する。
【００９２】
第７３発明の半導体メモリ素子は、第７２発明に記載の半導体メモリ素子であって、前記フィードバックフリップフロップは、前記リセット信号のアクティブ時に、前記それ自身の負出力及び正出力を第２論理レベルとして出力し、前記リセット信号の非アクティブ時に、該当駆動クロックが第１論理レベルを有する間に印加された入力信号を前記負出力として出力し、前記該当駆動クロックが第２論理レベルを有する間に前記負出力を伝送して前記正出力として出力することを特徴とする半導体メモリ素子を提供する。
【００９３】
第７４発明の半導体メモリ素子は、第７３発明に記載の半導体メモリ素子であって、前記複数の信号ラッチ部は、前記外部信号を反転させる第１インバータと、前記該当入力制御信号のアクティブ時に、前記第１インバータの出力信号を伝送する第１トランスファーゲートと、前記第１トランスファーゲートの出力信号をラッチする第１ラッチ素子と、前記該当出力制御信号のアクティブ時に、前記第１ラッチ素子の出力信号を前記内部アドレスとして出力する第２トランスファーゲートとを備えたことを特徴とする半導体メモリ素子を提供する。
【発明の効果】
【００９４】
本発明によれば、印加されたアドレスをラッチし、設定されたレイテンシに対応する時点でアクティブになる信号により、アドレスの出力時点を制御することにより、面積及び電流の消費を低減することができるという効果がある。
【発明を実施するための最良の形態】
【００９５】
以下、添付図面を参照しつつ本発明の一実施形態を説明する。
【００９６】
図４は、本発明の実施形態に係る内部アドレス生成装置のブロック構成図である。
【００９７】
図４に示すように、本発明による内部アドレス生成装置は、外部読出し信号ＥＸＴ＿ＲＤまたは外部書込み信号ＥＸＴ＿ＷＴの印加毎に１つの入力制御信号ＰＩ<０：６>を順次アクティブにし、内部読出し信号ＩＮＴ＿ＲＤまたは内部書込み信号ＩＮＴ＿ＷＴのアクティブ毎に、１つの出力制御信号ＰＯ<０：６>を順次アクティブにするパイプラッチ制御手段１００と、該当入力制御信号ＰＩ<０：６>に応答して外部アドレスＥＸＴ＿ＡＤＤＲをラッチし、該当出力制御信号ＰＯ<０：６>に応答してラッチされたアドレスを内部アドレスＩＮＴ＿ＡＤＤＲとして出力する第１〜第７アドレスラッチ部２１０〜２７０を備えるパイプラッチ手段２００と、アディティブレイテンシ及び書込み区間信号に応答して外部アドレスＥＸＴ＿ＡＤＤＲまたは内部アドレスＩＮＴ＿ＡＤＤＲを内部カラムアドレスＣＡとして出力するアドレスドライブ手段３００とを備える。
【００９８】
内部読出し信号ＩＮＴ＿ＲＤは、外部読出し信号ＥＸＴ＿ＲＤの印加時点からアディティブレイテンシに対応する遅延時間以後アクティブになる信号であって、図４に示すように外部読出し信号ＥＸＴ＿ＲＤをアディティブレイテンシに対応する時間の間遅延させる第１遅延素子４００により生成され得る。
【００９９】
また、内部書込み信号ＩＮＴ＿ＷＴは、外部書込み信号ＥＸＴ＿ＷＴの印加時点から書込みレイテンシに対応する遅延時間以後アクティブになる信号であって、図４に示すように外部書込み信号ＥＸＴ＿ＷＴをＣＡＳレイテンシに対応する時間の間遅延させる第２遅延素子５００により生成され得る。
【０１００】
図５は、図４における第１アドレスラッチ部２１０の内部回路図であり、第１〜第７アドレスラッチ部２１０〜２７０は、印加される制御信号のみが異なり、回路的実現において同様である。ここでは、第１アドレスラッチ部２１０を例示として説明する。
【０１０１】
図５に示すように、第１アドレスラッチ部２１０は、外部アドレスＥＸＴ＿ＡＤＤＲを反転させるインバータＩ１と、入力制御信号ＰＩ<０>の論理レベル「Ｈ」に応答してインバータＩ１の出力信号を伝送する第１トランスファーゲートＴＧ１と、第１トランスファーゲートＴＧ１の出力信号をラッチするラッチ素子２１２と、出力制御信号ＰＯ<０>の論理レベル「Ｈ」に応答してラッチ素子２１２の出力信号を内部アドレスＩＮＴ＿ＡＤＤＲとして出力する第２トランスファーゲートＴＧ２とを備える。
【０１０２】
すなわち、第１アドレスラッチ部２１０は、入力制御信号ＰＩ<０>のアクティブに応答して外部アドレスＥＸＴ＿ＡＤＤＲをラッチし、出力制御信号ＰＯ<０>のアクティブに応答してラッチされたアドレスを内部アドレスＩＮＴ＿ＡＤＤＲとして出力する。
第２〜第７アドレスラッチ部２２０〜２７０も、前述した第１アドレスラッチ部２１０と同じ駆動を有する。
【０１０３】
図６は、図４におけるアドレスドライブ手段３００の内部回路図である。
【０１０４】
図６に示すように、アドレスドライブ手段３００は、内部アドレスＩＮＴ＿ＡＤＤＲをラッチするラッチ素子３２０と、アディティブレイテンシ情報信号ＡＬ<０>及び書込み区間信号ＷＴＳがそれぞれ印加されて選択信号を生成する選択信号生成部３４０と、選択信号に応答してラッチ素子３２０の出力アドレスと外部アドレスＥＸＴ＿ＡＤＤＲのいずれかを選択して出力する選択部３６０と、選択部３６０の出力信号を内部カラムアドレスＣＡとして出力するドライバー３８０とを備える。
【０１０５】
選択信号生成部３４０は、書込み区間信号ＷＴＳを反転させるインバータＩ２と、インバータＩ２の出力信号及びアディティブレイテンシ情報信号ＡＬ<０>を入力として選択信号を出力するＡＮＤゲートＡＤ１とを備える。
【０１０６】
選択部３６０は、選択信号の論理レベル「Ｈ」に応答して外部アドレスＥＸＴ＿ＡＤＤＲを出力する第１トランスファーゲートＴＧ３と、選択信号の論理レベル「Ｌ」に応答してラッチ素子３２０の出力アドレスを伝送する第２トランスファーゲートＴＧ４とを備える。
【０１０７】
ドライバー３８０は、直列接続した第１インバータＩ３及び第２インバータＩ４を含む。
【０１０８】
以下、アドレスドライブ手段３００の動作を簡略に説明する。
【０１０９】
まず、選択信号生成部３４０は、アディティブレイテンシ情報信号ＡＬ<０>のアクティブ及び書込み区間信号ＷＴＳの非アクティブ時に、選択信号を論理レベル「Ｈ」として出力し、それ以外の場合には、選択信号を論理レベル「Ｌ」として出力する。
【０１１０】
従って、選択部３６０は、選択信号が論理レベル「Ｈ」を有する場合には、外部アドレスＥＸＴ＿ＡＤＤＲを出力し、選択信号が論理レベル「Ｌ」を有する場合には、ラッチ素子３２０に保存されている内部アドレスＩＮＴ＿ＡＤＤＲを選択して出力する。
【０１１１】
ドライバー３８０は、選択部３６０の出力アドレスを内部カラムアドレスＣＡとして出力する。
【０１１２】
すなわち、アドレスドライブ手段３００は、アディティブレイテンシが０に設定された読出し駆動時のように、印加された外部アドレスＥＸＴ＿ＡＤＤＲに追加の遅延を不要とする場合、選択信号を論理レベル「Ｈ」として出力することにより、外部アドレスＥＸＴ＿ＡＤＤＲが直ちに内部カラムアドレスＣＡとして出力されるようにする。
【０１１３】
それ以外の場合には、設定されたレイテンシに対応する遅延時間の間アクティブになった内部アドレスＩＮＴ＿ＡＤＤＲをラッチ素子３２０で保存した後、選択部３６０及びドライバー３８０を通して内部カラムアドレスＣＡとして出力する。
【０１１４】
図７は、図４のパイプラッチ制御手段１００の内部ブロック構成図である。
【０１１５】
図７に示すように、パイプラッチ制御手段１００は、外部読出し信号ＥＸＴ＿ＲＤまたは外部書込み信号ＥＸＴ＿ＷＴのアクティブ毎に、ＰＩ駆動クロックＥＲＷを一回トグルさせ、内部読出し信号ＩＮＴ＿ＲＤまたは内部書込み信号ＩＮＴ＿ＷＴのアクティブ毎に、ＰＯ駆動クロックＩＲＷを一回トグルさせる駆動クロック生成部１２０と、ＰＩ駆動クロックＥＲＷに応答して複数の入力制御信号ＰＩ<０：６>のいずれかを同期させて出力する入力制御信号生成部１４０と、ＰＯ駆動クロックＩＲＷに応答して複数の出力制御信号ＰＯ<０：６>のいずれかを同期させて出力する出力制御信号生成部１６０とを備える。
【０１１６】
駆動クロック生成部１２０は、外部読出し信号ＥＸＴ＿ＲＤまたは外部書込み信号ＥＸＴ＿ＷＴのアクティブ毎に、ＰＩ駆動クロックＥＲＷを一回トグルさせるＰＩ駆動クロック生成部１２４と、内部読出し信号ＩＮＴ＿ＲＤまたは内部書込み信号ＩＮＴ＿ＷＴのアクティブ毎に、ＰＯ駆動クロックＩＲＷを一回トグルさせるＰＯ駆動クロック生成部１２６と、初期フラグＳＴ＿ＦＬ、アディティブレイテンシ情報信号ＡＬ<０>、または書込み区間信号ＷＴＳに応答して入力制御信号生成部１４０及び出力制御信号生成部１６０を初期化させる初期化制御部１２２とを備える。
【０１１７】
入力制御信号生成部１４０は、ＰＩ駆動クロックＥＲＷに同期して順次アクティブになる第１〜第６ＰＩ遅延信号Ｐ<０：６>を出力するＰＩシフト部１４２と、第１〜第６ＰＩ遅延信号Ｐ<０：６>をＰＩ駆動クロックＥＲＷに同期させて出力するためのＰＩドライブ部１４４とを備える。
【０１１８】
出力制御信号生成部１６０は、ＰＯ駆動クロックＩＲＷに同期して順次アクティブになる第１〜第６のＰＯ遅延信号Ｐ<０：６>を出力するＰＯシフト部１６２と、第１〜第６のＰＯ遅延信号Ｐ<０：６>を出力するＰＯドライブ部１６４とを備える。
【０１１９】
参考として、初期フラグＳＴ＿ＦＬは、素子の初期駆動により正常の駆動が可能でない場合、アクティブになる信号である。
【０１２０】
図８Ａ〜Ｃは、図７における初期化制御部１２２の内部回路図である。
【０１２１】
図８Ａは、第１実施形態による初期化制御部１２２であり、第１実施形態による初期化制御部１２２は、印加された初期フラグＳＴ＿ＦＬを第１インバータＩ５及び第２インバータＩ６を通してリセット信号ＲＳＴとして出力する。
【０１２２】
第１実施形態による初期化制御部１２２は、印加された初期フラグＳＴ＿ＦＬのアクティブ時に、リセット信号ＲＳＴをアクティブにして出力する。
【０１２３】
図８Ｂは、第２実施形態による初期化制御部１２２であり、初期化制御部１２２は、書込み区間信号ＷＴＳを反転させるインバータＩ７と、インバータＩ７の出力信号及びアディティブレイテンシ情報信号ＡＬ<０>を入力とするＡＮＤゲートＡＤ２と、ＡＮＤゲートＡＤ２の出力信号と初期フラグＳＴ＿ＦＬを入力としてリセット信号ＲＳＴを出力するＯＲゲートＯＲ１とを備える。
【０１２４】
第２実施形態による初期化制御部１２２は、アディティブレイテンシ情報信号ＡＬ<０>がアクティブになり、書込み区間信号ＷＴＳが非アクティブになる場合、リセット信号ＲＳＴをアクティブにし、初期フラグＳＴ＿ＦＬのアクティブ時に、セット信号ＲＳＴをアクティブにする。
【０１２５】
すなわち、第２実施形態による初期化制御部１２２は、アディティブレイテンシが０に設定された読出し駆動時や、初期フラグＳＴ＿ＦＬのアクティブ時に、リセット信号ＲＳＴをアクティブにするため、入力及び出力制御信号生成部１４０、１６０が初期化されて駆動されないようにする。
【０１２６】
図８Ｃは、第３実施形態による初期化制御部１２２であり、初期化制御部１２２は、書込み区間信号ＷＴＳを反転させるインバータＩ８と、テストモ−ド信号ＴＳ＿ＭＤとインバータＩ８の出力信号とアディティブレイテンシ情報信号ＡＬ<０>をそれぞれ入力とするＡＮＤゲートＡＤ３と、ＡＮＤゲートＡＤ３の出力信号及び初期フラグＳＴ＿ＦＬをそれぞれ入力としてリセット信号ＲＳＴを出力するＯＲゲートＯＲ２を備える。
【０１２７】
第３実施形態による初期化制御部１２２は、テストモ−ド信号ＴＳ＿ＭＤとアディティブレイテンシＡＬ<０>のアクティブと、書込み区間信号ＷＴＳの非アクティブ時に、リセット信号ＲＳＴをアクティブにし、初期フラグＳＴ＿ＦＬのアクティブ時に、リセット信号ＲＳＴをアクティブにする。
【０１２８】
図９は、図７のＰＩ駆動クロック生成部１２４の内部回路図である。
【０１２９】
図９に示すように、ＰＩ駆動クロック生成部１２４は、外部読出し信号ＥＸＴ＿ＲＤ及び外部書込み信号ＥＸＴ＿ＷＴをそれぞれ入力としてＰＩ駆動クロックＥＲＷを出力するＯＲゲートＯＲ３を備える。
【０１３０】
すなわち、ＰＩ駆動クロック生成部１２４は、外部読出し信号ＥＸＴ＿ＲＤまたは外部書込み信号ＥＸＴ＿ＷＴのアクティブ時に、ＰＩ駆動クロックＥＲＷをアクティブにする。このとき、外部読出し信号ＥＸＴ＿ＲＤ及び外部書込み信号ＥＸＴ＿ＷＴは、パルス形態の信号であることから、ＰＩ駆動クロックＥＲＷも外部読出し信号ＥＸＴ＿ＲＤまたは外部書込み信号ＥＸＴ＿ＷＴの印加時にトグルされてアクティブになる。
【０１３１】
図１０は、図７のＰＯ駆動クロック生成部１２６の内部回路図である。
【０１３２】
図１０に示すように、ＰＯ駆動クロック生成部１２６は、内部読出し信号ＩＮＴ＿ＲＤ及び内部書込み信号ＩＮＴ＿ＷＴをそれぞれ入力としてＰＯ駆動クロックＩＲＷを出力するためのＯＲゲートＯＲ４を備える。
【０１３３】
すなわち、ＰＯ駆動クロック生成部１２６は、内部読出し信号ＩＮＴ＿ＲＤまたは内部書込み信号ＩＮＴ＿ＷＴのアクティブ時に、ＰＯ駆動クロックＩＲＷをアクティブにする。このとき、内部読出し信号ＩＮＴ＿ＲＤ及び内部書込み信号ＩＮＴ＿ＷＴはパルス形態の信号であることから、ＰＯ駆動クロックＩＲＷも内部読出し信号ＩＮＴ＿ＲＤまたは内部書込み信号ＩＮＴ＿ＷＴと同様にパルス形態を有する。
【０１３４】
図１１は、図７におけるＰＩシフト部１４２の内部回路図である。
【０１３５】
図１１に示すように、ＰＩシフト部１４２は、直列接続されており、前段の正出力ＱをＰＩ駆動クロックＥＲＷに同期させて負出力であるＰＩ遅延信号Ｐ及び正出力Ｑとして出力し、リセット信号ＲＳＴのアクティブ時に、正出力及び負出力をリセットさせる第１〜第７フリップフロップと、第６フリップフロップの正出力ＱをＰＩ駆動クロックＥＲＷに同期させて第１フリップフロップ１４２ａの入力Ｄとして伝送し、リセット信号ＲＳＴに応答してそれ自身の正出力Ｑをセットさせる第８フリップフロップ１４２ｂを含む。
【０１３６】
図１２は、図１１における第１フリップフロップ１４２ａの内部回路図であり、ＰＩシフト部１４０内の第１〜第７フリップフロップは回路的実現において同様である。ここでは、第１フリップフロップ１４２ａを例示として説明する。
【０１３７】
図１２に示すように、第１フリップフロップ１４２ａは、ＰＩ駆動クロックＥＲＷの論理レベル「Ｌ」に応答して入力信号Ｄを伝送する第１トランスファーゲートＴＧ５と、リセット信号ＲＳＴのアクティブ時に、出力信号を「Ｈ」として出力し、リセット信号ＲＳＴの非アクティブ時に、第１トランスファーゲートＴＧ５の出力信号をラッチして出力する第１ラッチ素子１と、第１ラッチ素子１の出力信号を反転させて負出力であるＰＩ遅延信号Ｐ<０>として出力するインバータＩ７と、ＰＩ駆動クロックＥＲＷの論理レベル「Ｈ」に応答して第１ラッチ素子１の出力信号を伝送する第２トランスファーゲートＴＧ６と、リセット信号ＲＳＴのアクティブ時に、出力信号を「Ｌ」として出力し、リセット信号ＲＳＴの非アクティブ時に、第２トランスファーゲートＴＧ６の出力信号をラッチして正出力Ｑとして出力する第２ラッチ素子２とを備える。
【０１３８】
第１ラッチ素子１は、リセット信号ＲＳＴを反転させるためのインバータＩ５と、インバータＩ５の出力信号及び第１トランスファーゲートＴＧ５の出力信号をそれぞれ入力とするＮＡＮＤゲートＮＤ１と、ＮＡＮＤゲートＮＤ１の出力信号を入力とするインバータＩ６がクロースカップルされて実現される。
【０１３９】
第２ラッチ素子２は、リセット信号ＲＳＴ及び第２トランスファーゲートＴＧ６の出力信号を入力とするＮＯＲゲートＮＲ１と、ＮＯＲゲートＮＲ１の出力信号を入力とするインバータＩ８がクロースカップルされて実現される。
【０１４０】
前述した第１フリップフロップ１４２ａは、リセット信号ＲＳＴのアクティブ時に、負出力Ｐ及び正出力Ｑを論理レベル「Ｌ」として出力する。また、リセット信号ＲＳＴの非アクティブ時に、ＰＩ駆動クロックＥＲＷが論理レベル「Ｌ」を有する間印加された入力信号Ｄを負出力であるＰＩ遅延信号Ｐ<０>として出力し、ＰＩ駆動クロックＥＲＷが論理レベル「Ｈ」を有する間負出力Ｐを正出力Ｑとして出力する。
【０１４１】
一方、第２〜第７フリップフロップも、第１フリップフロップ１４２ａと同じ駆動を有する。
【０１４２】
図１３は、図１１における第８フリップフロップ１４２ｂの内部回路図である。
【０１４３】
図１３に示すように、第８フリップフロップ１４２ｂは、ＰＩ駆動クロックＥＲＷの論理レベル「Ｌ」に応答して入力信号Ｄを伝送する第１トランスファーゲートＴＧ７と、セット信号ＳＴのアクティブ時に、出力信号を「Ｌ」として出力し、セット信号ＳＴの非アクティブ時に、第１トランスファーゲートＴＧ７の出力信号をラッチして出力する第１ラッチ素子３と、第１ラッチ素子３の出力信号を反転させて負出力Ｐとして出力するインバータＩ１０と、ＰＩ駆動クロックＥＲＷの論理レベル「Ｈ」に応答して第１ラッチ素子３の出力信号を伝送する第２トランスファーゲートＴＧ８と、セット信号ＳＴのアクティブ時に、出力信号を「Ｌ」として出力し、セット信号ＳＴの非アクティブ時に、第２トランスファーゲートＴＧ８の出力信号をラッチして正出力Ｑとして出力する第２ラッチ素子４とを備える。
【０１４４】
第１ラッチ素子３は、セット信号ＳＴと第１トランスファーゲートＴＧ７の出力信号を入力とするＮＯＲゲートＮＲ２とＮＯＲゲートＮＲ２の出力信号を入力とするインバータＩ９がクロースカップルして実現される。
【０１４５】
第２ラッチ素子４は、セット信号ＳＴを反転させるインバータＩ１１と、インバータＩ１１の出力信号と第２トランスファーゲートＴＧ８の出力信号を入力とするＮＡＮＤゲートＮＤ２と、ＮＡＮＤゲートＮＤ２の出力信号を入力とするインバータI１２がクロースカップルして実現される。
【０１４６】
第８フリップフロップ１４２ｂは、セット信号ＳＴのアクティブ時に、負出力Ｐ及び正出力Ｑを論理レベル「Ｈ」として出力する。また、セット信号ＳＴの非アクティブ時に、ＰＩ駆動クロックＥＲＷが論理レベル「Ｌ」を有する間、印加された入力信号Ｄを負出力Ｐとして出力し、ＰＩ駆動クロックＥＲＷが論理レベル「Ｈ」を有する間、負出力Ｐを正出力Ｑとして出力する。
【０１４７】
図１４は、図７におけるＰＩドライブ部１４４の内部回路図である。
【０１４８】
図１４に示すように、ＰＩドライブ部１４４は、ＰＩシフト部１４２の第１〜第７ＰＩ遅延信号Ｐ<０：６>及びＰＩ駆動クロックＥＲＷをそれぞれの入力として該当入力制御信号ＰＩ<０：６>を出力する第１〜第７ドライバーを備える。
第１〜第７ドライバーは、回路的実現において同様である。ここでは、第１ドライバーを例示として説明する。
【０１４９】
第１ドライバーは、第１フリップフロップ１４２ａの出力信号であるＰＩ遅延信号Ｐ<０>とＰＩ駆動クロックＥＲＷを入力として、第１入力制御信号ＰＩ<０>を出力するＡＮＤゲートＡＤ４を備える。
【０１５０】
図１５は、図１１〜図１４に示す入力制御信号生成部１４０の動作を説明するためのタイミングチャートであり、図１５を参照して入力制御信号生成部１４０の動作を簡略に説明する。
【０１５１】
まず、リセット信号ＲＳＴのアクティブ時に、第１〜第７フリップフロップは、該当出力信号Ｐ及びＱを論理レベル「Ｌ」として初期化させ、第８フリップフロップＲＳＴは、該当出力信号Ｑを論理レベル「Ｈ」として初期化させる。
【０１５２】
また、リセット信号ＲＳＴの非アクティブ時に、おいて、第１フリップフロップ１４２ａは、ＰＩ駆動クロックＥＲＷが論理レベル「Ｌ」を有する間、第８フリップフロップ１４２ｂの正出力Ｑを伝送して負出力であるＰＩ遅延信号Ｐ<０>を論理レベル「Ｈ」としてアクティブにし、ＰＩ駆動クロックＥＲＷが初めて論理レベル「Ｈ」を有してアクティブになる間、正出力Ｑを論理レベル「Ｈ」としてアクティブにする。次に、第２フリップフロップは、１番目のＰＩ駆動クロックＥＲＷのトグルリング以後、論理レベル「Ｌ」として非アクティブになれば、第１フリップフロップ１４２ａの正出力Ｑをそれ自身の負出力であるＰＩ遅延信号をＰ<１>として出力し、次のＰＩ駆動クロックＥＲＷが印加されて論理レベル「Ｈ」を有すると負出力を伝送して正出力Ｑを論理レベル「Ｈ」としてアクティブにする。このような過程は第３〜第８フリップフロップにおいても同様に行われる。
【０１５３】
前述したように、ＰＩシフト部１４２は、リセット信号ＲＳＴのアクティブ以後、ＰＩ駆動クロックＥＲＷが印加される前にＰＩ遅延信号Ｐ<０>をアクティブにする。次に、ＰＩ駆動クロックＥＲＷの立ち下がりエッジに同期させてＰＩ遅延信号Ｐ<０>を非アクティブにし、次のＰＩ遅延信号Ｐ<１>をアクティブにする。すなわち、ＰＩシフト部１４２は、ＰＩ駆動クロックＰ<０：６>の立ち下がりエッジ毎に順次ＰＩ遅延信号がアクティブになる。
【０１５４】
また、第１〜第７ドライバーは、ＰＩ駆動クロックＥＲＷの論理レベル「Ｈ」の間、ＰＩシフト部１４２の該当ＰＩ遅延信号を入力制御信号として出力する。
【０１５５】
これにより、図１１〜図１４に示す入力制御信号生成部１４０は、ＰＩ駆動クロックＥＲＷのトグル毎に順次入力制御信号ＰＩ<０：６>をパルス形態にアクティブにする。
【０１５６】
図１６は、図７におけるＰＯシフト部１６２の内部回路図であり、図１１に示すＰＩシフト部１４２と比較してみれば、ＰＯ駆動クロックＩＲＷに同期してＰＯ遅延信号Ｐ<０：６>を出力する点のみが異なり、回路的実現及び動作は同様である。また、回路的実現において、ＰＯシフト部１６２内の第１〜第７フリップフロップは、図１２に示す第１フリップフロップ１４２ａと同様であり、第８フリップフロップは、図１３に示す第８フリップフロップ１４２ｂと同様である。
【０１５７】
図１７は、図７におけるＰＯドライブ部１６４の内部回路図であり、ＰＯドライブ部は、該当ＰＯ遅延信号Ｐ<０：６>をバッファリングして出力制御信号ＰＯ<０：６>として出力する複数のバッファを備える。
【０１５８】
図１８は、図１６及び図１７に示す出力制御信号生成部１６０の動作を説明するためのタイミングチャートであり、図１８を参照して出力制御信号生成部１６０の動作を簡略に説明する。
【０１５９】
まず、リセット信号ＲＳＴのアクティブ時に、ＰＯシフト部内の第１〜第７フリップフロップは、該当出力信号Ｐ及びＱを論理レベル「Ｌ」として初期化させ、第８フリップフロップは該当出力信号Ｑを論理レベル「Ｈ」として初期化させる。
【０１６０】
また、リセット信号ＲＳＴの非アクティブ時に、おいて、第１フリップフロップは、ＰＯ駆動クロックＩＲＷが論理レベル「Ｌ」を有する間、第８フリップフロップの正出力Ｑを伝送して負出力であるＰＯ遅延信号Ｐ<０>を論理レベル「Ｈ」としてアクティブにし、初めて印加されたＰＯ駆動クロックＩＲＷが論理レベル「Ｈ」を有する間、負出力Ｐを伝送して正出力Ｑを論理レベル「Ｈ」としてアクティブにする。次に、第２フリップフロップは、第１番目にＰＯ駆動クロックＩＲＷのトグルリング以後、ＰＯ駆動クロックＩＲＷが論理レベル「Ｌ」を有する間、第１フリップフロップの正出力Ｑを伝送してそれ自身の負出力であるＰＯ遅延信号をＰ<１>として出力し、第２番目にＰＯ駆動クロックＩＲＷが論理レベル「Ｈ」を有する間、それ自身の負出力を伝送して正出力Ｑを論理レベル「Ｈ」としてアクティブにする。このような過程は、第３〜第８フリップフロップにおいても同様に行われる。
【０１６１】
前述したように、ＰＯシフト部１６２は、リセット信号ＲＳＴのアクティブ以後、ＰＯ駆動クロックＩＲＷが印加される前にＰＯ遅延信号Ｐ<０>をアクティブにする。次に、ＰＯ駆動クロックＩＲＷの立ち下がりエッジに同期させてＰＯ遅延信号Ｐ<０>を非アクティブにし、次のＰＯ遅延信号Ｐ<１>をアクティブにする。また、ＰＯドライブ部１６４は、該当ＰＯ遅延信号Ｐ<０：６>を出力制御信号ＰＯ<０：６>として出力する。
これにより、図１５〜図１６に示す出力制御信号生成部１６０は、ＰＯ駆動クロックＩＲＷの立ち下がりエッジに同期させて順次出力制御信号ＰＩ<０：６>をアクティブにする。出力制御信号ＰＩ<０：６>のアクティブ区間はＰＯ駆動クロックＩＲＷと次に印加されるＰＯ駆動クロックＩＲＷとの間隔と同一である。
【０１６２】
以下では本発明の内部アドレス生成装置の動作について説明する。
【０１６３】
読出しコマンドＲＤまたは書込みコマンドＷＴの印加により出力される内部カラムアドレスＣＡが有する遅延時間のみが異なり、内部アドレス生成装置の駆動においては同じ動作を有する。従って、読出しコマンドＲＤが連続的に印加される場合を仮定し、その動作について説明する。
【０１６４】
まず、第１番目に読出しコマンドＲＤと共にアドレスが印加されれば、これを内部電圧レベル及び内部クロックＣＬＫに同期させて外部読出し信号ＥＸＴ＿ＲＤ及び外部アドレスＥＸＴ＿ＡＤＤＲとしてアクティブにする。
【０１６５】
ＰＩ駆動クロック生成部１２４が、外部読出し信号ＥＸＴ＿ＲＤに応答してＰＩ駆動クロックＥＲＷを一回トグルさせるため、入力制御信号生成部１４０は、ＰＩ駆動クロックＥＲＷと類似した時点で、パルス形態の入力制御信号ＰＩ<０>をアクティブにする。
次に、第１アドレスラッチ部２１０は、入力制御信号ＰＩ<０>に応答して外部アドレスＥＸＴ＿ＡＤＤＲをラッチする。
【０１６６】
この後、第１遅延素子４００により外部読出し信号ＥＸＴ＿ＲＤのアクティブから設定されたアディティブレイテンシに対応する遅延時間以後、内部読出し信号ＩＮＴ＿ＲＤがアクティブになる。ＰＯ駆動クロック生成部１６０が内部読出し信号ＩＮＴ＿ＲＤに応答してＰＯ駆動クロックＩＲＷを一回トグルさせるため、出力制御信号生成部１６０が、ＰＯ駆動クロックＩＲＷの立ち下がりエッジに同期させて出力制御信号ＰＯ<０>を非アクティブにし、出力制御信号ＰＯ<１>をアクティブにする。
【０１６７】
従って、第１アドレスラッチ部２１０は、出力制御信号ＰＯ<０>が非アクティブになる前までに、ラッチされたアドレスを内部アドレスＩＮＴ＿ＡＤＤＲとして出力し、これはアドレスドライブ手段３００を通して内部カラムアドレスＣＡとして出力される。
【０１６８】
前述したように、本発明による内部アドレス生成装置は、外部読出し信号の印加と共に印加されたアドレスをラッチし、この後設定されたアディティブレイテンシに対応する遅延時間以後内部読出し信号がアクティブになるまでにラッチされたアドレスを内部カラムアドレスとして出力する。内部カラムアドレスを該当内部読出し信号のアクティブ以前から予め出力する理由は、アドレスが素子内部で実際に用いられる時点が、内部読出し信号がアクティブ以後であって、内部読出し信号がアクティブになる以前に該当内部カラムアドレスが出力される必要があるからである。
【０１６９】
これにより、本発明による内部アドレス生成装置は、レイテンシに対応する遅延時間の間は印加されたアドレスをシフトせず、該当内部読出し信号のアクティブ時点まで印加されたアドレスをラッチして出力することにより、必要とする時点で内部カラムアドレスが出力されるようにする。
【０１７０】
一方、第２番目に読出しコマンドと共にアドレスが印加される場合の動作について説明する。
【０１７１】
第２番目に読出しコマンドＲＤと共にアドレスが印加されれば、これは内部電圧レベル及び内部クロックＣＬＫに同期して外部読出し信号ＥＸＴ＿ＲＤ及び外部アドレスＥＸＴ＿ＡＤＤＲとしてアクティブになる。
【０１７２】
ＰＩ駆動クロック生成部１２４が外部読出し信号ＥＸＴ＿ＲＤに応答してＰＩ駆動クロックＥＲＷを一回トグルさせるため、入力制御信号生成部１４０はＰＩ駆動クロックＥＲＷと類似した時点でパルス形態の入力制御信号ＰＩ<１>をアクティブにする。
次に、第２アドレスラッチ部２１０は、入力制御信号ＰＩ<１>に応答して外部アドレスＥＸＴ＿ＡＤＤＲをラッチする。
【０１７３】
この後、第１遅延素子４００により外部読出し信号ＥＸＴ＿ＲＤのアクティブから設定されたアディティブレイテンシに対応する遅延時間以後、内部読出し信号ＩＮＴ＿ＲＤがアクティブになる。ＰＯ駆動クロック生成部１２６が内部読出し信号ＩＮＴ＿ＲＤに応答してＰＯ駆動クロックＩＲＷを一回トグルさせるため、出力制御信号生成部１６０がＰＯ駆動クロックＩＲＷの立ち下がりエッジに同期させて出力制御信号ＰＯ<１>を非アクティブにし、出力制御信号ＰＯ<２>をアクティブにする。
【０１７４】
従って、第２アドレスラッチ部２１０が出力制御信号ＰＯ<１>のアクティブの間にラッチされたアドレスを内部アドレスＩＮＴ＿ＡＤＤＲとして出力し、これはアドレスドライブ手段３００を通して内部カラムアドレスＣＡとして出力される。
【０１７５】
前述したように、入力制御信号生成部は、第１入力制御信号から第７入力制御信号の順にコマンドが新しく印加される毎に１つずつアクティブにする。出力制御信号生成部においても、内部読出し信号または書込み信号のアクティブ毎に、第１〜第７出力制御信号の順にアクティブにする。
【０１７６】
従って、第１〜第７アドレスラッチ部は、該当入力制御信号のアクティブ時に、コマンドと印加されるアドレスを順次ラッチし、該当出力制御信号のアクティブ時に、ラッチされたアドレスを内部アドレスとして出力する。
【０１７７】
本発明による内部アドレス生成装置は、複数のアドレスラッチ部を備え、新しいコマンドの印加毎に新しく印加されるアドレスを他のアドレスラッチ部にラッチする。
若し１つのアドレスラッチ部を備えれば、コマンドに対応する素子内の動作が完了せず、ラッチされたアドレスが有効であるにもかかわらず、新しいコマンドと共に新しく印加されたアドレスがアドレスラッチ部に保存されることになるため、既存アドレスの間で衝突が発生する。よって、本発明は複数のラッチ部によりアドレスのフェイルを防止する。
【０１７８】
このとき、必要とするアドレスラッチ部の数は、書込みレイテンシ／ｔＣＣＤにより決定される。ここで、ｔＣＣＤ（Ｃａｓ  ｔｏ  Ｃａｓ  Ｄｅｌａｙ  ｔｉｍｅ）とは、読出しコマンドと書込みコマンドのようなカラム系コマンドを連続して印加する場合、カラム系コマンド間に必要な最小限の時間を意味する。また、書込みレイテンシを考慮する理由は、書込みコマンドと共に印加されたアドレスが用いられる時点は、書込みレイテンシに対応する遅延時間以後であって、アドレスがアドレスラッチ部に最も長くラッチされたときにかかる遅延時間であるからである。
【０１７９】
再度言及すると、書込みレイテンシ／tＣＣＤとは、書込みコマンドによる素子内の駆動が完了する前に、ｔＣＣＤ間隔で印加できる最大のコマンド数を意味する。よって、最大コマンド数に対応するアドレスラッチ部を備えると、書込みコマンドと印加されたアドレスが内部カラムアドレスとして出力されるまで、ｔＣＣＤの間隔で新しいコマンドとアドレスが印加されても初めてアドレスがラッチされているアドレスラッチ部に新しく印加されたアドレスが新しくラッチされないため、アドレスフェイルが発生しない。
前述した本発明は、ＤＤＲ  ＩＩ  ＳＤＲＡＭを考慮したもので、最大書込みレイテンシが１３であり、ｔＣＣＤが２であるため、６．５個、すなわち７個のアドレスラッチ部を備える。
【０１８０】
従って、前述した本発明によるアドレス生成装置は、計７個のアドレスラッチ部を備えることから、従来の１３に比較して小面積であることがわかる。上記のようなアドレス生成装置がアドレスビット単位で実現される点を考慮すれば、本発明は従来に比較して面積を減らすことができることがわかる。
【０１８１】
一方、前述した本発明では、設定されたレイテンシに対応する時点でアクティブになる信号によりアドレスを生成する内部アドレス生成装置を例示したが、これは一実施形態であって、複数のコマンドが印加され、これを設定されたレイテンシに対応する時点で内部信号として生成する場合にも適用可能であり、面積及び電流の減少といった同じ効果が得られる。
【０１８２】
以上、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【０１８３】
【図１】従来技術に係る半導体メモリ素子の内部アドレス生成装置を説明するためのブロック構成図
【図２】図１における読出し駆動時の動作を説明するためのタイミングチャート
【図３】図１における書込み駆動時の動作を説明するためのタイミングチャート
【図４】本発明の一実施形態に係る内部アドレス生成装置を説明するためのブロック構成図
【図５】図４における第１アドレスラッチ部を示す内部回路図
【図６】図４におけるアドレスドライブ手段を示す内部回路図
【図７】図４におけるパイプラッチ制御手段を示す内部ブロック構成図
【図８】図７における初期化制御部を示す内部回路図
【図９】図７におけるＰＩ駆動クロック生成部を示す内部回路図
【図１０】図７におけるＰＯ駆動クロック生成部を示す内部回路図
【図１１】図７におけるＰＩシフト部を示す内部回路図
【図１２】図１１における第１フリップフロップを示す内部回路図
【図１３】図１１における第８フリップフロップを示す内部回路図
【図１４】図７におけるＰＩドライブ部を示す内部回路図
【図１５】図１１ないし図１４に示す入力制御信号生成部の動作を説明するためのタイミングチャート図
【図１６】図７におけるＰＯシフト部を示す内部回路図
【図１７】図７におけるＰＯドライブ部を示す内部回路図
【図１８】図１６及び図１７に示す出力制御信号生成部の動作を説明するためのタイミングチャート図
【符号の説明】
【０１８４】
１００        パイプラッチ制御手段
２００        パイプラッチ手段
３００        アドレスドライブ手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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