(57)【要約】【課題】不揮発性半導体記憶装置の書込み特性ばらつきを低減し、書込み高速化を実現する【解決手段】本発明は、不揮発性半導体記憶装置の書込み動作の際、書込みセル毎に設けられた一定容量に電荷を蓄積しておき、その電荷をメモリセルによって放電するとき発生するホットエレクトロンを、浮遊ゲートに注入することで書き込みを行う。これにより、不揮発性半導体記憶装置の書込み特性ばらつきを低減し、書込み高速化を実現することができる。【選択図】図４
2007200545.tif 000002
【特許請求の範囲】
【請求項１】
容量に蓄積しておいた電荷をメモリセルを介して放電し、その際発生するホットエレクトロンをメモリセルの電荷蓄積部に注入することにより、書込みまたは消去を行うことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、電気的書き換えが可能なフラッシュメモリ等の不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的書き換えが可能な不揮発性半導体記憶装置のうち、一括消去が可能なものとしていわゆるフラッシュメモリが知られている。フラッシュメモリは携帯性，耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器のファイル（記憶装置）として急速に需要が拡大している。その市場の拡大にはメモリセル面積の縮小によるビットコストの低減が重要な要素であり、たとえば、１９９６年１月１０日、応用物理学会発行、「応用物理」第６５巻１１号、ｐ１１１４〜ｐ１１２４に記載されているように、これを実現する様々なメモリセル方式が提案されている（非特許文献１）。
【０００３】
【非特許文献１】「応用物理」第６５巻１１号、ｐ１１１４〜ｐ１１２４、１９９６年１月１０日、応用物理学会発行
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記の他のメモリセル方式として、本発明者等の発案による３層ポリシリコンゲートを用いた仮想接地型のメモリセルがある（特願平１１−２００２４２）。このメモリセルを図１に示す。なお、（ａ）は平面図であり、（ｂ），（ｃ）及び（ｄ）は、各々、（ａ）におけるＡ−Ａ'，Ｂ−Ｂ'及びＣ−Ｃ'線断面図である。
【０００５】
このメモリセルは半導体基板１００の主面に形成されたウェル１０１中のソース／ドレイン拡散層２０５，第１ゲート（浮遊ゲート）１０３ｂ，第２ゲート（制御ゲート）１１１ａおよび第３ゲート１０７ａを有する。各メモリセルの制御ゲート（第２ゲート）１１１ａは行方向（ｘ方向）に接続され、ワード線ＷＬを形成している。
【０００６】
浮遊ゲート（第１ゲート）１０３ｂとウェル１０１はゲート絶縁膜（第１絶縁膜）１０２により、浮遊ゲート１０３ｂと第３ゲート１０７ａは絶緑膜（第３絶縁膜）１０６ａにより、浮遊ゲート１０３ｂとワード線（制御ゲート）１１１ａは絶縁膜（第２絶緑膜）１１０ａにより、第３ゲート１０７ａとワード線１１１ａは絶緑膜１０８ａにより、それぞれ分離されている。
【０００７】
ソース／ドレイン拡散層２０５はワード線１１１ａの延在方向（ｘ方向）に垂直な方向（ｙ方向）に延在して配置され、列方向（ｙ方向）のメモリセルのソース／ドレインを接続するローカルソース線およびローカルデータ線として機能する。すなわち、本不揮発性半導体記憶装置は、メモリセル毎にコンタクト孔を持たない、いわゆるコンタクトレス型のアレイから構成される。この拡散層１０５に垂直な方向（ｘ方向）にチャネルが形成される。また、ソース／ドレイン拡散層２０５は、ソース／ドレインを形成する１対の拡散層２０５が浮遊ゲートパターン１０３ａに対し非対象の位置関係にあり、１つの拡散層が浮遊ゲートと第３ゲートの双方とオーバーラップする構造となっている。
【０００８】
第３ゲート１０７ａの２つの端面は、前記浮遊ゲート１０３ｂの端面のうちワード線１１１ａおよびチャネルとそれぞれ垂直な２つの端面と、それぞれ絶縁膜１０６ａを介して対向して存在する。
また、第３ゲート１０７ａはワード線１１１ａおよびチャネルと垂直な方向（ｙ方向）に存在する浮遊ゲート１０３ｂの隙間に埋込まれて存在する。さらに、浮遊ゲート１０３ｂが第３ゲート１０７ａに対し対称に、また前記第３ゲート１０７ａが浮遊ゲート１０３ｂに対し対称に存在する。
【０００９】
このような構造では、浮遊ゲート１０３ａと制御ゲート１１１ａ以外の第３ゲート１０７ａが存在する場合であっても、ワード線ＷＬ方向（ｘ方向）、およびローカルデータ線方向（ｙ方向）のピッチを最小加工寸法の２倍とすることができる。従って、メモリセル面積をクロスポイント型のアレイでは最小の４Ｆ２（Ｆ：最小加工寸法）に縮小することが可能となる。
【００１０】
上記メモリセルは、微細化だけでなく、高速な書込みを可能とする。図２の（ａ）にメモリセル書込み時の電圧印加条件を、（ｂ），（ｃ）に動作方式を示す。図２の（ｂ）に示したように、時刻ｔ０のタイミングで選択メモリセルＭのドレインとなる拡散層Ｄｎに例えば５Ｖ程度の正の電圧を印加し、時刻ｔ１のタイミングで選択メモリセルＭのワード線ＷＬｎに例えば１２Ｖ程度の正の電圧を印加し、時刻ｔ２のタイミングで選択メモリセルＭの第３のゲートＡＧｅに第３のゲートによって構成されるＭＯＳトランジスタのしきい値程度の電圧、例えば０．６Ｖ程度を印加する。選択メモリセルＭのソースとなる拡散層Ｄｎ−１，ウェル，非選択ワード線ＷＬｎ＋１は０Ｖに保持される。上記動作により、浮遊ゲートと第３のゲートの境界部下のチャネルに大きな横方法及び縦方向の電界が形成される。これによりホットエレクトロンの発生及び注入効率が増大し、チャネル電流が小さいにもかかわらず、高速の書込みが可能となる。これにより、１ｍＡ程度の電流供給能力を有する内部電源を用いても、キロバイト以上のメモリセルの並列書込みが可能となる。上記動作は、図２の（ｃ）にしめすように、選択メモリセルのワード線ＷＬｎと拡散層Ｄｎと第３ゲートＡＧｅの電圧印加タイミングを入れ替えても可能である。
【００１１】
しかし、上記したメモリセルの書込み方式ではいくつかの問題が生じることになる。まず、上記書込み方式では、第３のゲートＡＧに、第３のゲートによって構成されるＭＯＳトランジスタのしきい値程度の電圧を印加して動作させるため、第３のゲートＡＧの寸法ばらつきや、印加電圧のばらつきがメモリセルの書込み特性に大きく影響する。図３は第３のゲートに印加する電圧と、チャネル電流，ゲート電流の関係を表したものである。図３に示すように、動作時の第３のゲートＡＧの電圧約０．６Ｖ付近で、ゲート電流Ｉｇが指数関数的に変化していることがわかる。例えば、第３のゲートＡＧ電圧が±０．１Ｖばらついた場合、ゲート電流Ｉｇは１．３桁程度ばらつくことになる。
【００１２】
また、チャネル電流を供給するための内部電源が書込み時に動作しているため、第３のゲートＡＧ電圧が内部電源からのノイズを受けて変化してしまう可能性が考えられる。上記の通り、メモリセルの書込み特性は第３のゲートＡＧ電圧に大きく影響を受けるため、内部電源からの微小な駆動ノイズでも、特性の変動を生じる可能性がある。
【００１３】
書込み動作は、同時に書込みを行う複数のメモリセルのしきい値全てが所望の値になるまで、書込みバイアスの印加と、しきい値の検証を繰り返すことで行っている。このため、メモリセルの特性にばらつきが存在すると、上記書込みバイアスの印加としきい値検証の繰り返し回数が増大し、書込み時間が長くなる。したがって、第３のゲートＡＧの寸法ばらつきや、第３のゲートＡＧに印加される電圧のばらつき、内部電源からの駆動ノイズの影響によって、メモリの書込み時間が増大することが予想される。
【００１４】
さらに、１つのメモリセルあたり２ビット以上のデータを蓄えることのできる多値メモリを実現するためには、各データに対応するしきい値電圧分布幅を小さく抑える必要があるため、上記の書込み特性のばらつきが、メモリの書込み時間を大幅に増大させることになる。
【課題を解決するための手段】
【００１５】
本発明は、微細化に好適で、動作速度が速いメモリセルに付随する書込み特性ばらつきを吸収し、高速な書込み速度を実現する不揮発性半導体記憶装置を提供することにある。
【００１６】
上記課題は以下の手段により解決可能である。図３に示したとおり、ゲート電流ＩｇはＡＧバイアスによって大きく影響を受けるが、注入効率γはゲート電流ほどＡＧの影響を受けないことがわかる。例えば、動作時のＡＧ電圧約０．６Ｖ付近でＡＧが±０．１Ｖばらついた場合、注入効率のばらつきは０．３桁程度である。そこで、一定の容量に電荷を蓄えておき、その容量に蓄えられた電荷のみをメモリセルに流して書込みを行えば、書込み特性のばらつきを注入効率のばらつき程度に抑制することが可能である。同様に、メモリセルを介して一定の容量に電荷を蓄えていくことで書込みを行えば、書込み特性のばらつきを注入効率のばらつき程度に抑制することが可能である。
【００１７】
本発明のポイントのいくつかを、以下に列記して示す。
【００１８】
メモリセルを介して電荷を容量から放電或いは容量に充電しホットエレクトロンをメモリセルの電荷蓄積部に注入して、書込みまたは消去を行う。これにより、メモリセルへの書込み動作または消去動作の高速化を達成することができる。
【００１９】
また、容量として拡散層のｐｎ接合容量を含むビット線の寄生容量を用いることにより、不揮発性半導体記憶装置の構造を特別に変更することなく、上記高速化を達成することができる。
【００２０】
また、前記電荷蓄積部に電荷を注入する際、ビット線に印加する電圧を発生させるための内部電源回路を不活性状態とすることによって、内部電源起因の動作ノイズによる特性変動を抑制することが可能となる。
【００２１】
また、書込みまたは消去の動作を複数回繰り返した後に、前記メモリセルのしきい値検証動作を行ない、さらには、書込みまたは消去の動作の繰り返し回数をしきい値検証動作毎に増加させることにより、上記高速化をより顕著なものとすることができる。
【発明の効果】
【００２２】
本発明によれば、不揮発性半導体記憶装置の書込み速度または消去速度の向上が図れる、また、不揮発性半導体記憶装置の消費電力を低減することができる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を用いて本発明の実施例を詳細に説明する。
【００２４】
＜実施例１＞
図４から図７を用いて、本発明の第１の実施例を説明する。図４は図２で示したメモリアレイ構成の中の１つのメモリセルに着目した回路図であり、図５は本実施例における書込み動作方式を示している。図５に示したように、時刻ｔ０のタイミングでチャネル電流を供給する内部電源ＰＲＯＧを５Ｖに立ち上げ、時刻ｔ１のタイミングで選択メモリセルのソース側とドレイン側のスイッチングＭＯＳであるＳＴＳ，ＳＴＤをＯＮ状態とし、時刻ｔ２のタイミングで選択メモリセルのワード線ＷＬに書込み電圧１２Ｖを印加する。次に、メモリセルのドレイン側のノードＮＤが５Ｖに充電されると、時刻ｔ３のタイミングでドレイン側のスイッチＭＯＳであるＳＴＤをＯＦＦ状態とし、内部電源ＰＲＯＧと切り離す。時刻ｔ４のタイミングで選択メモリセルの第３のゲートＡＧに０．６Ｖ程度を印加することで、ノードＮＤに蓄積された電荷がメモリセルを介してソース側に流れ始める。この時メモリセルのチャネル領域で発生するホットエレクトロンが浮遊ゲートに注入されることによって書込みが起こる。ドレイン側のノードＮＤはチャネル電流が流れるのにしたがって電位が低下するが、ホットエレクトロンの発生に十分な高い水平電界をチャネル部に生成している間は書込みが起こる。
【００２５】
本実施例を図６および図７を用いてさらに具体的に説明する。図６は、図１で示したメモリアレイ構成の一例であり、図７は本実施例における書込み動作を示したものである。図６において、メモリセルのソースとドレインに相当するノードＤ００〜０３およびＤ１０〜１３は拡散層配線で形成されており、同一の拡散層配線には例えば１２８個のメモリセルが並列に配置されている。また、上記拡散層配線はメタルで形成されたビット線ＤＬ０、ＤＬ１と選択トランジスタを介して接続されており、前記選択トランジスタはＳＴ００，ＳＴ０１，ＳＴ１２，ＳＴ１３の信号により制御されている。さらに、上記拡散層配線は共通ソース線ＳＳと選択トランジスタを介して接続されており、前記選択トランジスタはＳＴ０２，ＳＴ０３，ＳＴ１０，ＳＴ１１の信号により制御されている。共通ソース線ＳＳは、拡散層配線あるいは拡散層配線をメタルでシャントし配線抵抗を低減したものが用いられる。図６では、２個の選択トランジスタによって２本の拡散層配線が１本のメタルビット線に接続されているが、Ｎ個の選択トランジスタによってＮ個の拡散層配線が１本のメタルビット線に接続されても構わない。同様に、図６では２個の選択トランジスタによって２本の拡散層配線が１本の共通ソース線に接続されているが、Ｎ個の選択トランジスタによってＮ本の拡散層配線が１本の共通ソース線に接続されていても構わない。メタルのビット線ＤＬ０，ＤＬ１は、それぞれスイッチＭＯＳを介して制御回路ＰＣ０，ＰＣ１に接続される。
【００２６】
図７のタイミング波形を用いて本実施例の動作を説明する。ここで書込みを行うメモリセルはワード線ＷＬ００と仮定する。まず、書込みコマンドと書込みデータが入力されると、時刻ｔ０のタイミングで共通ソース線ＳＳを５Ｖ程度まで立ち上げる。次に、時刻ｔ１のタイミングでＴＲを立ち上げて制御回路とビット線を接続する。この際、制御回路は書込みデータに応じた電圧をビット線に出力する。例えば、書込み選択メモリセルに対応するビット線には０Ｖ、書込み非選択メモリセルに対応するビット線には１Ｖをそれぞれ出力する。この後、時刻ｔ２のタイミングで選択トランジスタのゲート信号ＳＴ０３をＨｉｇｈ状態とし、拡散層配線Ｄ０２、Ｄ０４を５Ｖまで充電する。次に、時刻ｔ３のタイミングで選択トランジスタのゲート信号ＳＴ０１をＨｉｇｈ状態とし、ビット線ＤＬ０，ＤＬ１をそれぞれ拡散層配線Ｄ０１，Ｄ０３に接続する。ここで、Ｄ０１，Ｄ０３は書込み選択の場合０Ｖ、書込み非選択の場合１Ｖである。さらに時刻ｔ４のタイミングで選択ワード線ＷＬ００を書込み電圧例えば１２Ｖまで立上げた後、時刻ｔ５のタイミングで選択トランジスタのゲート信号ＳＴ０３をＬＯＷとして、拡散層配線Ｄ０２，Ｄ０４を共通ソース線から切り離す。この後、選択ＡＧゲートであるＡＧ０１に書込み電圧、例えば０．６Ｖ程度を印加する。メモリセルＭ０１が書込み選択セルの場合、Ｄ０１は０Ｖ、Ｄ０２は５Ｖ、ワード線ＷＬ００は１２Ｖ、ＡＧゲートは０．６Ｖとなるため、浮遊ゲートへの電子注入が発生する。この際、Ｄ０２は５Ｖに充電された後、フローティング状態となっているため、メモリセルＭ０１にチャネル電流が流れるのにしたがい、電位が低下して最終的には０Ｖとなる。この際、Ｄ０２の電位がホットエレクトロン発生に十分なバイアスである間、浮遊ゲートに電子の注入が起こる。一方、メモリセルＭ０１が書込み非選択の場合、Ｄ０１は１Ｖ、Ｄ０２は５Ｖ、ワード線ＷＬ００は１２Ｖとなっており、ＡＧ０１が０．６Ｖ程度であるため、チャネル電柱が流れず、浮遊ゲートへの電子注入も起こらない。拡散層配線の容量は主にｐｎ接合容量であり、本実施例のアレイ構成では、０．３ｐＦ程度である。
【００２７】
次に、時刻ｔ７のタイミングでＡＧ０１を、時刻ｔ８のタイミングでＷＬ００とＳＳをそれぞれ立下げる。さらに時刻ｔ９のタイミングでＴＲを立下げて、制御回路とビット線の接続を断ち、ビット線と拡散層配線を０Ｖにディスチャージすることで浮遊ゲートへの電子注入動作を終了する。
【００２８】
この後、しきい値が所望の値に到達しているか否かの検証動作を行い、所望のしきい値に到達していないメモリセルについては、続けて上記電子注入動作を行う。書込みを行うべき全てのメモリセルが所望のしきい値電圧に到達した時点で書込みを終了する。
【００２９】
これにより、ＡＧバイアスの変動による書込みばらつきを低減することが可能となり、書込み検証回数を低減できるため、書込みに要する時間を短縮可能である。
【００３０】
また、書込み中は書込みバイアスの５Ｖを供給する内部電源は起動しておく必要がないため、これを不活性状態としておくことにより、内部電源の動作ノイズによる書込み特性の変動を抑制することが可能であるとともに、消費電力を低減することが可能となる。
【００３１】
上記説明では、しきい値を上昇させる動作を書込みとして説明を行ったが、しきい値を上昇させる動作を消去とした場合にも適用可能である。
また、メモリセルが２つ以上のしきい値状態を取り得る、いわゆる多値メモリであった場合、本方式の効果は更に顕著となる。多値メモリでは、データに対応したしきい値を高精度に制御する必要があるため、書込みばらつきが大きいと、しきい値検証回数が増大し、書込み速度が低下する問題がある。本方式では、書込みばらつきを低減できるため、しきい値検証回数を抑制することができ、書込み速度を高速化することが可能である。
【００３２】
なお本実施例における電荷蓄積ノードが、ポリシリコン膜の代わりに、シリコン窒化膜または、シリコン窒化膜とシリコン酸化膜の積層膜で形成されているメモリセルであっても同様の効果を得ることが可能である。
【００３３】
さらに、上記電荷蓄積ノードが、ポリシリコン膜の代わりに、ドット状に形成された複数のポリシリコン球で形成されているメモリセルであっても同様の効果を得ることが可能である。
【００３４】
さらには、電荷蓄積部として上記シリコン窒化膜やドット状のポリシリコン球を用いる場合、その電荷蓄積部の両側にシリコン酸化膜を介して前記第３のゲートと同様の機能を有するポリシリコンゲートを備えるメモリセルであっても同様の効果を得ることができる。この場合、電荷蓄積部はそれぞれ隣接するポリシリコンゲートに近い２箇所に電荷を離散的に保持することが可能であり、電荷の蓄積場所の違いによって多値記憶を実現することができる。
【００３５】
＜実施例２＞
図６および図８を用いて、本発明の第２の実施例を説明する。図８は、図６に示したアレイ構成における、本実施例の書込み動作方式を示している。図６のアレイ構成に関しては実施例１で示した通りであり、書込みを行うメモリセルはワード線ＷＬ００と仮定する。
【００３６】
まず、書込みコマンドと書込みデータが入力されると、時刻ｔ０のタイミングでＳＴ０２を立上げ、拡散層配線Ｄ０１，Ｄ０３を共通ソース線に接続する。次に時刻ｔ１のタイミングでＴＲをＨｉｇｈ状態とし、制御回路ＰＣ０，ＰＣ１とメタルのビット線ＤＬ０，ＤＬ１をそれぞれ接続する。この時、制御回路は書込み選択メモリセルに対応するビット線には書込み電圧例えば５Ｖを、書込み非選択メモリセルに対応するビット線には０Ｖをそれぞれ出力するものとする。書込み選択のビット線が５Ｖに充電された後、時刻ｔ２のタイミングで選択トランジスタのゲート信号ＳＴ００をＯＮ状態として、ビット線と拡散層配線を接続する。この動作により、拡散層配線Ｄ０２およびＤ０４は、書込み選択の場合５Ｖ、書込み非選択の場合０Ｖに充電される。この後、時刻ｔ３のタイミングで選択ワード線ＷＬ００が１２Ｖに立上げられ、時刻ｔ４のタイミングでＴＲをＯＦＦ状態として、制御回路とビット線との接続を断ち、ビット線をフローティング状態とする。次に時刻ｔ５のタイミングで選択ＡＧゲートＡＧ０１を書込み電圧例えば０．６Ｖとして、選択メモリセルにチャネル電流を流す。
【００３７】
例えば、メモリセルＭ０１が書込み選択セルの場合、Ｄ０１は０Ｖ、Ｄ０２は５Ｖ、ワード線ＷＬ００は１２Ｖ、ＡＧゲートは０．６Ｖとなるため、浮遊ゲートへの電子注入が発生する。この際、Ｄ０２およびビット線ＤＬ０は５Ｖに充電された後、フローティング状態となっているため、メモリセルＭ０１にチャネル電流が流れるのにしたがい、電位が低下して最終的には０Ｖとなる。この際、Ｄ０２およびビット線ＤＬ０の電位がホットエレクトロン発生に十分なバイアスである間、浮遊ゲートに電子の注入が起こる。一方、メモリセルＭ０１が書込み非選択の場合、Ｄ０１は０Ｖ、Ｄ０２は０Ｖ、ワード線ＷＬ００は１２Ｖとなっており、ＡＧ０１が０．６Ｖ程度であるため、チャネル電流が流れず、浮遊ゲートへの電子注入も起こらない。第１の実施例では電荷を蓄積するノードが拡散層配線部であったのに対して、本実施例では拡散層配線部とビット線部になるため、より多くの電荷を蓄積することができる。例えば、ビット線部の寄生容量は１．０ｐＦ程度あり、拡散層配線部と合わせると１．３ｐＦ程度となる。このため、第１の実施例と比較して、より多くの電荷を蓄積することができ、１回の電子注入動作でより多くの電子を浮遊ゲートに注入することが可能となる。
【００３８】
次に、時刻ｔ６のタイミングでＡＧ０１を、時刻ｔ７のタイミングでＷＬ００をそれぞれ立下げる。さらに時刻ｔ８のタイミングでＳＴ０３を立上げて、拡散層配線Ｄ０２，Ｄ０４を共通ソース線ＳＳと接続して、０Ｖにディスチャージすることで浮遊ゲートへの電子注入動作を終了する。
【００３９】
この後、しきい値が所望の値に到達しているか否かの検証動作を行い、所望のしきい値に到達していないメモリセルについては、続けて上記電子注入動作を行う。書込みを行うべき全てのメモリセルが所望のしきい値電圧に到達した時点で書込みを終了する。
【００４０】
これにより、ＡＧバイアスの変動による書込みばらつきを低減することが可能となり、書込み検証回数を低減できるため、書込みに要する時間を短縮可能である。
また、書込み中は書込みバイアスの５Ｖを供給する内部電源は起動しておく必要がないため、これを不活性状態としておくことにより、内部電源起因の動作ノイズによる書込み特性の変動を抑制することが可能である。
【００４１】
上記説明では、しきい値を上昇させる動作を書込みとして説明を行ったが、しきい値を上昇させる動作を消去とした場合にも適用可能である。
【００４２】
また、メモリセルが２つ以上のしきい値状態を取り得る、いわゆる多値メモリであった場合、本方式の効果は更に顕著となる。多値メモリでは、データに対応したしきい値を高精度に制御する必要があるため、書込みばらつきが大きいと、しきい値検証回数が増大し、書込み速度が低下する問題がある。本方式では、書込みばらつきを低減できるため、しきい値検証回数を抑制することができ、書込み速度を高速化することが可能である。
【００４３】
さらに、実施例１の場合と比較して、より多くの電荷を蓄積することが可能となり、１回の電子注入動作でより多くの電子を浮遊ゲートに注入できるという利点がある。
【００４４】
なお、本実施例における電荷蓄積ノードが、ポリシリコン膜の代わりに、シリコン窒化膜または、シリコン窒化膜とシリコン酸化膜の積層膜で形成されているメモリセルであっても同様の効果を得ることが可能である。
【００４５】
さらに、上記電荷蓄積ノードが、ポリシリコン膜の代わりに、ドット状に形成された複数のポリシリコン球で形成されているメモリセルであっても同様の効果を得ることが可能である。
【００４６】
さらには、電荷蓄積部として上記シリコン窒化膜やドット状のポリシリコン球を用いる場合、その電荷蓄積部の両側にシリコン酸化膜を介して前記第３のゲートと同様の機能を有するポリシリコンゲートを備えるメモリセルであっても同様の効果を得ることができる。この場合、電荷蓄積部はそれぞれ隣接するポリシリコンゲートに近い２箇所に電荷を離散的に保持することが可能であり、電荷の蓄積場所の違いによって多値記憶を実現することができる。
【００４７】
＜実施例３＞
図６，図９から図１１を用いて、本発明の第３の実施例を説明する。図９は図２で示したメモリアレイ構成の中の１つのメモリセルに着目した回路図であり、図１０は本実施例における書込み動作方式を示している。図１０に示したように、時刻ｔ０のタイミングでチャネル電流を供給する内部電源ＰＲＯＧを５Ｖに立ち上げ、時刻ｔ１のタイミングで選択メモリセルのソース側とドレイン側のスイッチングＭＯＳであるＳＴＳ、ＳＴＤをＯＮ状態とし、時刻ｔ２のタイミングで選択メモリセルのワード線ＷＬに書込み電圧１２Ｖを印加する。次に、時刻ｔ３のタイミングでソース側のスイッチングＭＯＳであるＳＴＳをＯＦＦ状態とし、ノードＮＳをフローティング状態とする。その後、時刻ｔ４のタイミングで選択メモリセルのＡＧに０．６Ｖ程度を印加することで、内部電源ＰＲＯＧから、スイッチングＭＯＳであるＳＴＤを介して、メモリセルに電流が流れはじめる。この時メモリセルのチャネル領域で発生するホットエレクトロンが浮遊ゲートに注入されることによって書込みが起こる。ドレイン側のノードＮＤは書込み電圧例えば５Ｖで一定であるが、チャネル電流が流れるのにしたがってソース側のノードＮＳの電位は上昇する。ノードＮＳの電位が上昇し、ＡＧゲート部で構成されるＭＯＳがＯＦＦ状態になると、書込みが停止する。
【００４８】
先に述べた実施例１および実施例２では、蓄積しておいた電荷をメモリセル流す際に発生するホットエレクトロンで書込みを行うのが特徴であったが、本実施例ではメモリセルを介して一定の容量に電荷を蓄積し、その際発生するホットエレクトロンで書込みを行うことを特徴とする。
【００４９】
本実施例を図６および図１１を用いて、さらに具体的に説明する。図１１は、図６に示したアレイ構成における、本実施例の書込み動作方式を示している。図６のアレイ構成に関しては実施例１で示した通りであり、書込みを行うメモリセルはワード線ＷＬ００と仮定する。まず、書込みコマンドと書込みデータが入力されると、時刻ｔ０のタイミングでＳＴ０２を立上げ、拡散層配線Ｄ０１，Ｄ０３を共通ソース線に接続する。次に、時刻ｔ１のタイミングでＴＲをＨｉｇｈ状態とし、制御回路ＰＣ０，ＰＣ１とビット線ＤＬ０，ＤＬ１をそれぞれ接続する。この時、制御回路は書込み選択メモリセルに対応するビット線には書込み電圧例えば５Ｖを、書込み非選択メモリセルに対応するビット線には０Ｖをそれぞれ出力するものとする。書込み選択のビット線が５Ｖに充電された後、時刻ｔ２のタイミングで選択トランジスタのゲート信号ＳＴ００をＯＮ状態として、ビット線と拡散層配線を接続する。この動作により、拡散層配線Ｄ０２およびＤ０４は、書込み選択の場合５Ｖ、書込み非選択の場合０Ｖに充電される。この後、時刻ｔ３のタイミングで選択ワード線ＷＬ００を１２Ｖに立上げ、時刻ｔ４のタイミングでＳＴ０２をＯＦＦ状態として、共通ソース線と拡散層配線Ｄ０１およびＤ０３との接続を断つ。次に、時刻ｔ５のタイミングで選択ＡＧゲートＡＧ０１を書込み電圧例えば０．６Ｖとして、選択メモリセルにチャネル電流を流す。例えば、メモリセルＭ０１が書込み選択セルの場合、Ｄ０１は０Ｖ、Ｄ０２は５Ｖ、ワード線ＷＬ００は１２Ｖ、ＡＧゲートは０．６Ｖとなるため、浮遊ゲートへの電子注入が発生する。この際、Ｄ０１はメモリセルＭ０１にチャネル電流が流れるのにしたがい、電位が上昇して、ＡＧゲート部で構成されるＭＯＳがＯＦＦ状態になると、書込みが停止する。一方、メモリセルＭ０１が書込み非選択の場合、Ｄ０１は０Ｖ、Ｄ０２は０Ｖ、ワード線ＷＬ００は１２Ｖとなっており、ＡＧ０１が０．６Ｖ程度であるため、チャネル電流が流れず、浮遊ゲートへの電子注入も起こらない。次に、時刻ｔ６のタイミングでＡＧ０１を、時刻ｔ７のタイミングでＷＬ００とＴＲをそれぞれ立下げる。さらに時刻ｔ８のタイミングでＳＴ０１，ＳＴ０２，ＳＴ０３を立上げて、ビット線と拡散層配線を０Ｖにディスチャージすることで浮遊ゲートへの電子注入動作を終了する。
【００５０】
この後、しきい値が所望の値に到達しているか否かの検証動作を行い、所望のしきい値に到達していないメモリセルについては、続けて上記電子注入動作を行う。書込みを行うべき全てのメモリセルが所望のしきい値電圧に到達した時点で書込みを終了する。
【００５１】
これにより、ＡＧバイアスの変動による書込みばらつきを低減することが可能となり、書込み検証回数を低減できるため、書込みに要する時間を短縮可能である。
上記説明では、しきい値を上昇させる動作を書込みとして説明を行ったが、しきい値を上昇させる動作を消去とした場合にも適用可能である。
【００５２】
また、メモリセルが２つ以上のしきい値状態を取り得る、いわゆる多値メモリであった場合、本方式の効果は更に顕著となる。多値メモリでは、データに対応したしきい値を高精度に制御する必要があるため、書込みばらつきが大きいと、しきい値検証回数が増大し、書込み速度が低下する問題がある。本方式では、書込みばらつきを低減できるため、しきい値検証回数を抑制することができ、書込み速度を高速化することが可能である。
【００５３】
なお、本実施例における電荷蓄積ノードが、ポリシリコン膜の代わりに、シリコン窒化膜または、シリコン窒化膜とシリコン酸化膜の積層膜で形成されているメモリセルであっても同様の効果を得ることが可能である。
【００５４】
さらに、上記電荷蓄積ノードが、ポリシリコン膜の代わりに、ドット状に形成された複数のポリシリコン球で形成されているメモリセルであっても同様の効果を得ることが可能である。
【００５５】
さらには、電荷蓄積部として上記シリコン窒化膜やドット状のポリシリコン球を用いる場合、その電荷蓄積部の両側にシリコン酸化膜を介して前記第３のゲートと同様の機能を有するポリシリコンゲートを備えるメモリセルであっても同様の効果を得ることができる。この場合、電荷蓄積部はそれぞれ隣接するポリシリコンゲートに近い２箇所に電荷を離散的に保持することが可能であり、電荷の蓄積場所の違いによって多値記憶を実現することができる。
【００５６】
＜実施例４＞
図６および図１２を用いて、本発明の第４の実施例を説明する。図１２は、図６に示したアレイ構成における、本実施例の書込み動作方式を示している。図６のアレイ構成に関しては実施例１で示した通りであり、書込みを行うメモリセルはワード線ＷＬ００と仮定する。
【００５７】
まず、書込みコマンドと書込みデータが入力されると、時刻ｔ０のタイミングで共通ソース線ＳＳを５Ｖ程度まで立ち上げる。次に、時刻ｔ１のタイミングでＴＲを立ち上げて制御回路とビット線を接続する。この際、制御回路は書込みデータに応じた電圧をビット線に出力する。例えば、書込み選択メモリセルに対応するビット線には０Ｖ、書込み非選択メモリセルに対応するビット線には１Ｖをそれぞれ出力する。この後、時刻ｔ２のタイミングで選択トランジスタのゲート信号ＳＴ０３をＨｉｇｈ状態とし、拡散層配線Ｄ０２，Ｄ０４を５Ｖまで充電する。次に、時刻ｔ３のタイミングで選択トランジスタのゲート信号ＳＴ０１をＨｉｇｈ状態とし、ビット線ＤＬ０，ＤＬ１をそれぞれ拡散層配線Ｄ０１，Ｄ０３に接続する。ここで、Ｄ０１，Ｄ０３は書込み選択の場合０Ｖ、書込み非選択の場合１Ｖである。
【００５８】
さらに、時刻ｔ４のタイミングで選択ワード線ＷＬ００を書込み電圧例えば１２Ｖまで立上げた後、時刻ｔ５のタイミングでＴＲをＬＯＷ状態として、ビット線ＤＬ０とＤＬ１を制御回路から切り離す。この後、選択ＡＧゲートであるＡＧ０１に書込み電圧例えば０．６Ｖ程度を印加する。メモリセルＭ０１が書込み選択セルの場合、ＤＬ０およびＤ０１は０Ｖ、Ｄ０２は５Ｖ、ワード線ＷＬ００は１２Ｖ、ＡＧゲートは０．６Ｖとなるため、浮遊ゲートへの電子注入が発生する。この際、ビット線ＤＬ０はフローティング状態となっているため、メモリセルＭ０１にチャネル電流が流れるのにしたがい電荷が充電されて電位が上昇し、ＡＧゲート部で構成されるＭＯＳがＯＦＦ状態になると、書込みが停止する。実施例３では電荷を充電するノードが拡散層配線部であったのに対して、本実施例では拡散層配線部とビット線部になるため、より多くの電荷を充電することができる。例えば、ビット線部の寄生容量は１．０ｐＦ程度あり、拡散層配線部と合わせると１．３ｐＦ程度となる。このため、第１の実施例と比較して、より多くの電荷を蓄積することができ、１回の電子注入動作でより多くの電子を浮遊ゲートに注入することが可能となる。
【００５９】
一方、メモリセルＭ０１が書込み非選択の場合、Ｄ０１およびＤＬ０は１Ｖ、Ｄ０２は５Ｖ、ワード線ＷＬ００は１２Ｖとなっており、ＡＧ０１が０．６Ｖ程度であるため、チャネル電流が流れず、浮遊ゲートへの電子注入も起こらない。
【００６０】
次に、時刻ｔ７のタイミングでＡＧ０１を、時刻ｔ８のタイミングでＷＬ００とＳＳをそれぞれ立下げる。さらに、時刻ｔ９のタイミングでＳＴ００を立上げて、ビット線と拡散層配線を０Ｖにディスチャージすることで浮遊ゲートへの電子注入動作を終了する。
【００６１】
この後、しきい値が所望の値に到達しているか否かの検証動作を行い、所望のしきい値に到達していないメモリセルについては、続けて上記電子注入動作を行う。書込みを行うべき全てのメモリセルが所望のしきい値電圧に到達した時点で書込みを終了する。
【００６２】
これにより、ＡＧバイアスの変動による書込みばらつきを低減することが可能となり、書込み検証回数を低減できるため、書込みに要する時間を短縮可能である。
【００６３】
上記説明では、しきい値を上昇させる動作を書込みとして説明を行ったが、しきい値を上昇させる動作を消去とした場合にも適用可能である。
【００６４】
また、メモリセルが２つ以上のしきい値状態を取り得る、いわゆる多値メモリであった場合、本方式の効果は更に顕著となる。多値メモリでは、データに対応したしきい値を高精度に制御する必要があるため、書込みばらつきが大きいと、しきい値検証回数が増大し、書込み速度が低下する問題がある。本方式では、書込みばらつきを低減できるため、しきい値検証回数を抑制することができ、書込み速度を高速化することが可能である。
【００６５】
さらに、実施例３の場合と比較して、より多くの電荷を充電することが可能となり、１回の電子注入動作でより多くの電子を浮遊ゲートに注入できるという利点がある。
【００６６】
なお、本実施例における電荷蓄積ノードが、ポリシリコン膜の代わりに、シリコン窒化膜または、シリコン窒化膜とシリコン酸化膜の積層膜で形成されているメモリセルであっても同様の効果を得ることが可能である。
【００６７】
さらに、上記電荷蓄積ノードが、ポリシリコン膜の代わりに、ドット状に形成された複数のポリシリコン球で形成されているメモリセルであっても同様の効果を得ることが可能である。
【００６８】
さらには、電荷蓄積部として上記シリコン窒化膜やドット状のポリシリコン球を用いる場合、その電荷蓄積部の両側にシリコン酸化膜を介して前記第３のゲートと同様の機能を有するポリシリコンゲートを備えるメモリセルであっても同様の効果を得ることができる。この場合、電荷蓄積部はそれぞれ隣接するポリシリコンゲートに近い２箇所に電荷を離散的に保持することが可能であり、電荷の蓄積場所の違いによって多値記憶を実現することができる。
【００６９】
＜実施例５＞
図１３から図１５を用いて、本発明の第５の実施例について説明する。図１３は、本実施例における回路構成を示したものである。図中のメモリアレイＭＡは、例えばＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ，ＶＯＬ．２１，ＮＯ．７，ＪＵＬＹ ２０００，ｐ３５９〜ｐ３６１に示された、ＳＳＴ型メモリセルとして知られている、電気的書換え可能なメモリセルをアレイ状に配置したものである。前記メモリセルの書込みはウェルに０Ｖ、制御ゲートに２Ｖ程度、ドレインに０．５Ｖ程度、ソースに１０Ｖ程度の電圧を印加し、ＳＳＩ方式（ＳＳＩ：Ｓｏｕｒｃｅ Ｓｉｄｅ Ｉｎｊｅｃｔｉｏｎ：ソースサイドインジェクション）で浮遊ゲートに電子を注入することで行う。また、消去動作は制御ゲートに１２Ｖ程度、ソース、ドレイン、ウェルに０Ｖを印加して、浮遊ゲートに蓄積された電子を制御ゲートに引き抜くことで行う。さらに、読出し動作は制御ゲートに３Ｖ程度、ドレインに２Ｖ程度、ソースとウェルに０Ｖを印加してメモリセル電流を測定することで行う。
【００７０】
本メモリセルにおける書込み動作では、制御ゲートに制御ゲート部で構成されるＭＯＳトランジスタのしきい値程度の電圧を印加して動作させるため、制御ゲートの寸法ばらつきや、印加電圧のばらつきがメモリセルの書込み特性に大きく影響する。これは、実施例１〜４で記述したＡＧゲート付きメモリセルの場合と同じである。本実施例は、上記メモリアレイ構成において、書込み時のばらつきを低減することにあり、書込み制御回路と各メモリセルとの間に容量素子を備えることを特徴とする。以下、図１３および図１４を用いて本実施例の具体的な説明を行う。書込み選択セルはＭ００とする。まず、書込みコマンドと書込みデータが入力されると、時刻ｔ０のタイミングでソース線ＳＳ０，ＳＳ１を１０Ｖ程度に立ち上げる。次に、時刻ｔ１のタイミングで書込み制御回路５０から書込みデータに対応した電圧がビット線に出力される。ビット線ＤＬ０を選択ビット線、ビット線ＤＬ１を非選択ビット線と仮定すると、ＤＬ０には０．５Ｖが印加され、ＤＬ１には２Ｖが印加される。ビット線への充電が完了すると、書込み制御回路５０とビット線との接続を断ち、この後、時刻ｔ２のタイミングで選択制御ゲートＷＬ０を２Ｖに立ち上げる。選択メモリセルＭ００には、制御ゲートに２Ｖ、ソースに１０Ｖ、ドレインに０．５Ｖ、ウェルに０Ｖが印加されるため、浮遊ゲートへの電子注入が起こる。一方、書込み非選択のメモリセルＭ１０には、制御ゲートに２Ｖ、ソースに１０Ｖ、ウェルに０Ｖ印加されているが、ドレインに２Ｖ印加されているため、メモリセルにチャネル電流が流れず書込みは起こらない。この際、ＤＬ０には容量素子Ｃ０が接続されており、メモリセルＭ００にチャネル電流が流れるのにしたがって、前記容量Ｃ０に電荷が蓄積される。Ｃ０に電荷が蓄積されてＤＬ０の電位がある一定の電圧まで上昇すると、メモリセルＭ００がＯＦＦ状態になって書込みが停止する。その後、時刻ｔ３のタイミングで制御ゲートＷＬ０を立下げ、時刻ｔ４のタイミングでソース線ＳＳ０、ＳＳ１、ビット線ＤＬ０、ＤＬ１を０Ｖにディスチャージして電子注入動作を終了する。
【００７１】
この後、しきい値が所望の値に到達しているか否かの検証動作を行い、所望のしきい値に到達していないメモリセルについては、続けて上記電子注入動作を行う。書込みを行うべき全てのメモリセルが所望のしきい値電圧に到達した時点で書込みを終了する。
【００７２】
これにより、制御ゲートバイアスの変動による書込みばらつきを低減することが可能となり、書込み検証回数を低減できるため、書込みに要する時間を短縮可能である。
【００７３】
上記効果は、図１５のように、複数のビット線をデコードするデコーダ回路５１と、書込み制御回路との間に書込み用の容量Ｃを設置する構成においても実現可能である。本構成の場合、複数のビット線で共有するために前記書込み用容量値を大きく設定することが可能となる。
【００７４】
また、上述した容量素子は、メタルで構成されるビット線の寄生容量であっても構わない。また、メタル間に絶縁膜を挟んだＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）の構成であっても良いし、通常の回路構成でも良く用いられるＭＯＳ容量の構成であっても構わない。
【００７５】
なお、上記説明では、しきい値を上昇させる動作を書込みとして説明を行ったが、しきい値を上昇させる動作を消去とした場合にも適用可能である。
【００７６】
また、メモリセルが２つ以上のしきい値状態を取り得る、いわゆる多値メモリであった場合、本方式の効果は更に顕著となる。多値メモリでは、データに対応したしきい値を高精度に制御する必要があるため、書込みばらつきが大きいと、しきい値検証回数が増大し、書込み速度が低下する問題がある。本方式では、書込みばらつきを低減できるため、しきい値検証回数を抑制することができ、書込み速度を高速化することが可能である。
【００７７】
本実施例における電荷蓄積ノードが、ポリシリコン膜の代わりに、シリコン窒化膜または、シリコン窒化膜とシリコン酸化膜の積層膜または、ドット状に形成された複数のポリシリコン球で形成されているメモリセルであっても同様の効果を得ることが可能である。
【００７８】
さらには、電荷蓄積部として上記シリコン窒化膜やドット状のポリシリコン球を用いる場合、その電荷蓄積部の両側にシリコン酸化膜を介して前記第３のゲートと同様の機能を有するポリシリコンゲートを備えるメモリセルであっても同様の効果を得ることができる。この場合、電荷蓄積部はそれぞれ隣接するポリシリコンゲートに近い２箇所に電荷を離散的に保持することが可能であり、電荷の蓄積場所の違いによって多値記憶を実現することができる。
【００７９】
さらにここでは、ＳＳＴ型メモリセルについて説明してきたが、特許第２６９４６１８号公報に示されたような３層ポリシリコンゲートを用いた仮想接地型メモリセルや、一般的なＮＯＲ型メモリセルについても同様に本実施例を適用することが可能である。ただし、ＮＯＲ型メモリセルは一般的に注入効率が１０−５から１０−６程度と小さいため、前記書込み用容量の値を大きくとることが必要となり、できれば、１００ｐＦから１ｎＦ程度の容量を設置することが望ましい。これらの容量は、拡散層容量やビット線の寄生容量では通常の場合実現できず、前記記載のＭＩＭ構成による容量やＭＯＳ容量、チップ外部の外付け容量によって実現可能である。
【００８０】
＜実施例６＞
図１６から図２０を用いて、本発明の第６の実施例について説明する。図１６は、本実施例におけるメモリセルの断面図である。このメモリセルは、シリコン基板６００中のウェル６０１、ウェル中のソース拡散層領域６０６とドレイン拡散層領域６０７、及びウェル上に形成されたシリコン酸化膜６０２，シリコン窒化膜６０３，シリコン酸化膜６０４と、さらにその上に形成された第１のゲートとなるポリシリコンゲート６０５を持ち、上記第１のゲートおよびウェル上にシリコン酸化膜６０８を介して形成された第２のゲートとなるポリシリコンゲート６０９から構成される。図１７を用いて、前記メモリセルの基本的な動作を説明する。図１７は、前記メモリセルを実施例５と同様のアレイ構成に配置したものであり、同時に消去，書込み，読出しの動作を示したものである。図１７（ａ）に示す通り、書込み動作は選択セルの第１のゲートには８Ｖ程度、第２のゲートには２Ｖ程度を印加し、ソースには６Ｖ程度、ドレインには０．５Ｖ程度を印加して、その際発生するホットエレクトロンを電荷蓄積部であるシリコン窒化膜に注入し、電子をトラップさせてしきい値を上昇させることにより行う。また消去動作は図１７（ｂ）に示したように、選択セルの第１のゲートに１２Ｖ程度、第２のゲートに６Ｖ程度を印加し、シリコン窒化膜にトラップされた電子を第１のゲートに放出させてしきい値を低くすることにより行う。さらに、読出し動作は図１７（ｃ）に示したように、ドレインに２Ｖ程度、ソースおよび第１のゲートに０Ｖ、第２のゲートに２Ｖ程度を印加し、メモリセルに流れる電流量によってデータの判別を行う。書込み状態のメモリセルでは、電荷蓄積部であるシリコン窒化膜中のトラップに電子が捕獲されているため電流は小さいが、消去状態のメモリセルは上記電荷蓄積部に電子が捕獲されていないため、書込み状態のメモリセルよりも大きな電流が流れることになる。
【００８１】
本メモリセルにおける書込み動作では、第２のゲート部に第２のゲート部で構成されるＭＯＳトランジスタのしきい値程度の電圧を印加して動作させるため、第２のゲートの寸法ばらつきや、印加電圧のばらつきがメモリセルの書込み特性に大きく影響する。これは、実施例１〜４で記述したＡＧゲート付きメモリセルの場合と同じである。本実施例は、上記メモリアレイ構成において、書込み時のばらつきを低減することにあり、書込み制御回路と各メモリセルとの間に容量素子を備えることを特徴とする。
【００８２】
以下、図１８および図１９を用いて本実施例の具体的な説明を行う。書込み選択セルはＭ００とする。まず、書込みコマンドと書込みデータが入力されると、時刻ｔ０のタイミングでソース線ＳＳ０，ＳＳ１を６Ｖ程度に立ち上げる。次に、時刻ｔ１のタイミングで書込み制御回路６０から書込みデータに対応した電圧がビット線に出力される。ビット線ＤＬ０を選択ビット線，ビット線ＤＬ１を非選択ビット線と仮定すると、ＤＬ０には０．５Ｖが印加され、ＤＬ１には２Ｖが印加される。ビット線への充電が完了すると、書込み制御回路６０とビット線との接続を断ち、この後時刻ｔ２のタイミングで選択制御ゲートＷＬ０を２Ｖに立ち上げる。選択メモリセルＭ００には、制御ゲートに２Ｖ、ソースに６Ｖ、ドレインに０．５Ｖ、ウェルに０Ｖが印加されるため、浮遊ゲートへの電子注入が起こる。一方、書込み非選択のメモリセルＭ１０には、制御ゲートに２Ｖ、ソースに６Ｖ、ウェルに０Ｖ印加されているが、ドレインに２Ｖ印加されているため、メモリセルにチャネル電流が流れず書込みは起こらない。この際、ＤＬ０には容量素子Ｃ０が接続されており
、メモリセルＭ００にチャネル電流が流れるのにしたがって、前記容量Ｃ０に電荷が蓄積される。Ｃ０に電荷が蓄積されてＤＬ０の電位がある一定の電圧まで上昇すると、メモリセルＭ００がＯＦＦ状態になって書込みが停止する。その後、時刻ｔ３のタイミングで制御ゲートＷＬ０を立下げ、時刻ｔ４のタイミングでソース線ＳＳ０，ＳＳ１、ビット線ＤＬ０，ＤＬ１を０Ｖにディスチャージして電子注入動作を終了する。
【００８３】
この後、しきい値が所望の値に到達しているか否かの検証動作を行い、所望のしきい値に到達していないメモリセルについては、続けて、上記電子注入動作を行う。書込みを行うべき全てのメモリセルが所望のしきい値電圧に到達した時点で書込みを終了する。
【００８４】
これにより、第２のゲートに印加するバイアス変動による書込みばらつきを低減することが可能となり、書込み検証回数を低減できるため、書込みに要する時間を短縮可能である。
【００８５】
上記効果は、図２０のように、複数のビット線をデコードするデコーダ回路６１と、書込み制御回路６０との間に書込み用の容量Ｃを設置する構成においても実現可能である。本構成の場合、複数のビット線で共有するために前記書込み用容量値を大きく設定することが可能となる。
【００８６】
また、上述した容量素子は、メタルで構成されるビット線の寄生容量であっても構わない。
【００８７】
なお、上記説明では、しきい値を上昇させる動作を書込みとして説明を行ったが、しきい値を上昇させる動作を消去とした場合にも適用可能である。
【００８８】
また、メモリセルが２つ以上のしきい値状態を取り得る、いわゆる多値メモリであった場合、本方式の効果は更に顕著となる。多値メモリでは、データに対応したしきい値を高精度に制御する必要があるため、書込みばらつきが大きいと、しきい値検証回数が増大し、書込み速度が低下する問題がある。本方式では、書込みばらつきを低減できるため、しきい値検証回数を抑制することができ、書込み速度を高速化することが可能である。
【００８９】
さらに、本実施例における電荷蓄積ノードが、シリコン窒化膜の代わりに、ドット状に形成された複数のポリシリコン球で形成されているメモリセルであっても同様の効果を得ることが可能である。
【００９０】
さらには、電荷蓄積部として上記シリコン窒化膜やドット状のポリシリコン球を用いる場合、その電荷蓄積部の両側にシリコン酸化膜を介して前記第２のゲートと同様の機能を有するポリシリコンゲートを備えるメモリセルであっても同様の効果を得ることができる。この場合、電荷蓄積部はそれぞれ隣接するポリシリコンゲートに近い２箇所に電荷を離散的に保持することが可能であり、電荷の蓄積場所の違いによって多値記憶を実現することができる。
【００９１】
＜実施例７＞
図２１および図２２を用いて本発明の第７の実施例について説明する。図６で示したアレイ構成では、読出し非選択のメモリセルが負のしきい値を持つと、非選択ワード線電圧が０Ｖの場合に非選択メモリセルが導通し、選択メモリセルのしきい値を正しく読み出せなくなる。このため、メモリセルのしきい値は常に０Ｖ以上にしておく必要がある。
【００９２】
メモリセルのしきい値を低下させて消去動作を行う場合、たとえば消去対象のワード線に負の高電圧たとえば−１８Ｖを印加して、ワード線単位でメモリセルのしきい値を低下させる方法がある。このとき図２１に示したように、消去対象の全てのメモリセルのしきい値がＶＥ１以下になるまで、前記消去バイアスの印加としきい値の検証動作を繰返し行う。その結果、消去後のメモリセルのしきい値は図２１に示す分布１のようになり、一部のメモリセルのしきい値は０Ｖ以下となる可能性がある。前記のとおり、０Ｖ以下のしきい値を持つメモリセルが存在すると、正常な読出しができなくなるため、消去に引き続いて、しきい値を０Ｖ以上にするポストイレーズ動作が必要となり、ここでは消去を行った全メモリセルのしきい値がＶＥ２以上になるように設定することで行う。
【００９３】
このポストイレーズ動作では、過剰にしきい値を増大させると書込み状態と判別がつかなくなる可能性が生じるため、ポストイレーズ後のしきい値分布２を、読出し電圧ＶＲＥＡＤより低い電圧であるＶＥ３以下に抑える必要がある。ポストイレーズ特性のばらつきが大きいと、偶発的にしきい値がＶＥ３以上になるメモリセルが発生したり、また、ＶＥ２とＶＥ３の間にしきい値を狭帯化するのに繰返しバイアス印加としきい値検証を要するため消去全体の速度が低下する。
【００９４】
そこで、しきい値を低下させて消去を行った後、しきい値を上昇させてポストイレーズを行う際に実施例１〜６の方式を用いれば、書込みばらつきを低減できるため、前記偶発的エラーの発生やポストイレーズ速度の低下を抑制することが可能である。上記ポストイレーズ動作を図２２に示すフローチャートを用い、実施例２に基づいて以下説明する。
【００９５】
まず、消去命令が入力されると、選択ワード線に−１８Ｖが印加され、メモリセルのしきい値を低下させる。その後しきい値の検証を行い、消去対象の全メモリセルのしきい値がＶＥ１以下であるかどうか判断し、ＮＧであれば再度消去パルスを印加してメモリセルのしきい値を下げる。この時、繰返し回数が所定値ＫＭＡＸを超えると、消去不良としてＦａｉｌフラグを外部へ出力し、消去を終了する。全てのしきい値がＶＥ１以下になると、次にポストイレーズ動作を行う。まず電源とビット線を接続し、ビット線を５Ｖまで充電する。次に電源とビット線を切り離し、ビット線をフローティング状態とする。その後選択ワード線を１２Ｖまで立上げ、補助ゲートを０．６Ｖまで立上げると、浮遊ゲートへの電子注入が起こる。一定時間の後、ワード線ならびに補助ゲートの電圧を立ち下げて、ポストイレーズ動作を停止し、しきい値の検証を行う。ポストイレーズ対象の全メモリセルのしきい値がＶＥ２以上になっていなければ、ＶＥ２以下のメモリセルについてのみ、ポストイレーズバイアスを再度印加する。この時、繰返し回数が所定値ＮＭＡＸを超えると、消去不良としてＦａｉｌフラグを外部へ出力して、ポストイレーズ動作を終了する。
【００９６】
ポストイレーズ対象の全メモリセルのしきい値電圧がＶＥ２以上になると、そのメモリセルのしきい値がＶＥ３以下であるかどうかの検証を行う。ＶＥ３以上のしきい値を持つメモリセルが存在すると、消去不良としてＦａｉｌフラグを外部へ出力し、ポストイレーズ動作を終了する。よって、ポストイレーズ後のしきい値がＶＥ２以上かつＶＥ３以下であれば、消去動作を正常に終了することになる。
【００９７】
なお、Ｆａｉｌフラグを出力する際には、事前に消去対象の全メモリセルのしきい値を所定の電圧以上に設定しておくことが望ましい。
【００９８】
以上、実施例２に基づいて説明を行ったが、実施例１ならびに実施例３〜６においても同様に適用することが可能である。
【００９９】
＜実施例８＞
図２３および図２４を用いて本発明の第８の実施例について説明する。実施例１〜７で示した方式によりメモリセルのしきい値を上昇させて書込みを行う際、メモリセルへの書込みが進行してしきい値が上昇する程、浮遊ゲートへの電子注入効率が低下する。そのため、書込みの早いメモリセルが所望のしきい値以上に書き込まれ過ぎないようにバイアスを設定すると、書込みの遅いメモリセルが所望のしきい値に達するまでの間に、繰返しパルス印加としきい値検証と行う必要が生じ、全体として書込み速度が低下する。
【０１００】
そこで、書込みパルス毎にメモリセルに印加するバイアスを増大させ、電子注入効率を一定に保持することが必要となる。図２３はその一例を示したものであり、書込みパルス回数の増大にしたがって、選択ワード線に印加する電圧をＶＷ１，ＶＷ２，ＶＷ３・・・と増大させる方式である。浮遊ゲートへの電子注入効率はワード線電圧が大きいほど増大するため、ＶＷ１，ＶＷ２，ＶＷ３・・・をメモリセル特性に合わせて適切に設定することにより、注入効率を一定にしたまま書込みを行うことが可能となる。
【０１０１】
また、図２４のように、書込みパルス回数の増大にしたがって、ドレインに印加する電圧をＶＷＤ１，ＶＷＤ２，ＶＷＤ３・・・と増大させる方式も有効である。浮遊ゲートへの電子注入効率はドレイン電圧が大きいほど増大するため、ＶＷＤ１，ＶＷＤ２，ＶＷＤ３・・・をメモリセル特性に合わせて適切に設定することにより、注入効率を一定にしたまま書込みを行うことが可能となる。
【０１０２】
＜実施例９＞
図２５および図２６を用いて本発明の第９の実施例について説明する。これまで、実施例１〜８では、蓄積した電荷をメモリセルに流して書込みを行う方式と、メモリセルを介して一定容量を充電して書き込みを行う方式について述べてきたが、これらはいずれも図２５に示すように、１回の電子注入動作に対してしきい値の検証動作を行うことを繰り返すものであった。この方法では、１回の電子注入動作で起こるしきい値の変動値が不充分な場合、上記繰り返し回数が多くなり、結果として書込み速度の低下を招く恐れがある。本実施例の特徴は、電子注入動作を少なくとも１回以上行った後、しきい値検証を行うことを繰り返すことで、書込み速度の低下を防止することである。図２６は本実施例における書込み方式である。
【０１０３】
図２６を用いて、本実施例を説明する。電子注入動作をＮ＝ｆ（ｋ）回（ここでｋはしきい値検証の回数、ｆ（ｋ）はｋの関数）繰り返した後、しきい値検証を行う動作を、書込み対象メモリセルが全て書込み終了となるか、あるいはしきい値検証回数が規定値Ｋｍａｘ回に達するまで繰り返すことで書込みを行う。Ｎはｋの関数であり、メモリセルの特性に応じて任意に設定することが可能である。例えば、しきい値の上昇にしたがって、浮遊ゲートへの電子注入は困難となるため、しきい値検証回数の増加にしたがって、電子注入動作の繰り返し回数を増加させることで、しきい値増加分をできるだけ一定に保つように設定することも可能である。
【０１０４】
＜実施例１０＞
図２７から図３１を用いて本発明第９の実施例について説明する。これまで実施例１〜９では、１つのメモリセルが１ビットの情報を持つ場合について説明してきたが、本実施例では１つのメモリセルが３つ以上のしきい値状態を持つ多値メモリについて説明する。図２７は２ビット／セルの多値メモリについて、しきい値状態とデータとの対応を示したものである。メモリセルのしきい値を第１の状態から第４の状態のいずれかに設定することにより、それぞれ“０１”，“００”，“１０”，“１１”の２ビットを記憶させることが可能であり、ビットコストの低減を実現することができる。図２７では第４の状態が消去状態に相当する。
【０１０５】
図２７および図２８と用いて、２ビット／セルフラッシュメモリにおける一般的な書込み方式の一例を示す。図２８におけるフラッシュメモリは図２７に示したしきい値状態を取り得るものとする。まず外部から書込み命令が入力されると、書込みデータがチップ内部のデータバッファに取り込まれる。次に、第１状態に書込むメモリセルに対応するビット線を電源と接続して、約５Ｖに立上げる。その後、選択ワード線を１２Ｖ程度に立上げ、選択ＡＧを０．６Ｖ程度に立上げると、メモリセルのチャネル部分で発生したホットエレクトロンの一部が浮遊ゲートに注入されて、メモリセルのしきい値が上昇する。選択ワード線および選択ＡＧを立下げ、ビット線をディスチャージした後、メモリセルの読出しを行って、第１状態への書込みが終了したか否かの検証を行う。検証動作は、選択ワード線にＶｐｒｅｆ１を印加し、メモリセルがＯＮ状態になるか否かで判定を行う。この書込み動作と検証動作は、第１状態へ書込むメモリセル全てが所定のしきい値に到達するまで繰り返し行われる。
【０１０６】
第１状態への書込みが終了すると、第２状態の書込みが開始される。まず、第２状態に書込むメモリセルに対応するビット線を電源と接続して、約５Ｖに立上げる。その後、選択ワード線を１２Ｖ程度に立上げ、選択ＡＧを０．６Ｖ程度に立上げると、メモリセルのチャネル部分で発生したホットエレクトロンの一部が浮遊ゲートに注入されて、メモリセルのしきい値が上昇する。選択ワード線および選択ＡＧを立下げ、ビット線をディスチャージした後、メモリセルの読出しを行って、第２状態への書込みが終了したか否かの検証を行う。検証動作は、選択ワード線にＶｐｒｅｆ２を印加し、メモリセルがＯＮ状態になるか否かで判定を行う。この書込み動作と検証動作は、第２状態へ書込むメモリセル全てが所定のしきい値に到達するまで繰り返し行われる。
【０１０７】
第２状態への書込みが終了すると、第３状態の書込みが開始される。まず、第３状態に書込むメモリセルに対応するビット線を電源と接続して、約５Ｖに立上げる。その後、選択ワード線を１２Ｖ程度に立上げ、選択ＡＧを０．６Ｖ程度に立上げると、メモリセルのチャネル部分で発生したホットエレクトロンの一部が浮遊ゲートに注入されて、メモリセルのしきい値が上昇する。選択ワード線を立下げ、ビット線をディスチャージした後、メモリセルの読出しを行って、第３状態への書込みが終了したか否かの検証を行う。検証動作は、選択ワード線にＶｐｒｅｆ３を印加し、メモリセルがＯＮ状態になるか否かで判定を行う。この書込み動作と検証動作は、第３状態へ書込むメモリセル全てが所定のしきい値に到達するまで繰り返し行われる。
【０１０８】
以上のように、浮遊ゲートへの電子注入と検証動作を、しきい値状態毎に繰り返し行うことで、多値メモリの書込みが実施される。しかしながら、前記したように、メモリセルの書込み特性にばらつきが存在すると、上記繰り返し回数（以降、ベリファイ回数）は増大する。例えば、メモリセルの書込み特性に１．３桁程度のばらつきが存在する場合、ベリファイ回数は状態毎に１２回程度必要となり、３つの状態では３６回にも達する。このように特に多値メモリにおいて、メモリセルの書込み特性にばらつきが存在すると、ベリファイ回数が増加し、書込み時間が増大するという問題が顕著となる。
【０１０９】
実施例２で述べた書込み方式を、２ビット／セルに適用した場合のフローチャートを図２９に示す。まず外部から書込み命令が入力されると、書込みデータがチップ内部のデータバッファに取り込まれる。次に、第１状態に書込むメモリセルに対応するビット線を電源と接続して約５Ｖに立上げ、選択ワード線を１２Ｖに立上げた後、電源と切り離してフローティング状態とする。その後、選択ＡＧを０．６Ｖ程度に立上げることで、ビット線の寄生容量に蓄積されていた電荷がメモリセルを介して放電され、その際チャネル部分で発生したホットエレクトロンの一部が浮遊ゲートに注入されて、メモリセルのしきい値が上昇する。選択ＡＧおよび選択ワード線を立下げ、ビット線をディスチャージした後、メモリセルの読出しを行って、第１状態への書込みが終了したか否かの検証を行う。検証動作は、選択ワード線にＶｐｒｅｆ１を印加し、メモリセルがＯＮ状態になるか否かで判定を行う。この書込み動作と検証動作は、第１状態へ書込むメモリセル全てが所定のしきい値に到達するまで繰り返し行われる。
【０１１０】
第１状態の書込みが終了すると、第２状態の書込みが開始される。まず、第２状態に書込むメモリセルに対応するビット線を電源と接続して約５Ｖに立上げ、選択ワード線を１２Ｖに立上げた後、電源と切り離してフローティング状態とする。その後、選択ＡＧを０．６Ｖ程度に立上げることで、ビット線の寄生容量に蓄積されていた電荷がメモリセルを介して放電され、その際チャネル部分で発生したホットエレクトロンの一部が浮遊ゲートに注入されて、メモリセルのしきい値が上昇する。選択ＡＧおよび選択ワード線を立下げ、ビット線をディスチャージした後、メモリセルの読出しを行って、第２状態への書込みが終了したか否かの検証を行う。検証動作は、選択ワード線にＶｐｒｅｆ２を印加し、メモリセルがＯＮ状態になるか否かで判定を行う。この書込み動作と検証動作は、第２状態へ書込むメモリセル全てが所定のしきい値に到達するまで繰り返し行われる。
【０１１１】
第２状態の書込みが終了すると、第３状態の書込みが開始される。まず、第３状態に書込むメモリセルに対応するビット線を電源と接続して約５Ｖに立上げ、選択ワード線を１２Ｖに立上げた後、電源と切り離してフローティング状態とする。その後、選択ＡＧを０．６Ｖ程度に立上げることで、ビット線の寄生容量に蓄積されていた電荷がメモリセルを介して放電され、その際チャネル部分で発生したホットエレクトロンの一部が浮遊ゲートに注入されて、メモリセルのしきい値が上昇する。選択ＡＧおよび選択ワード線を立下げ、ビット線をディスチャージした後、メモリセルの読出しを行って、第３状態への書込みが終了したか否かの検証を行う。検証動作は、選択ワード線にＶｐｒｅｆ３を印加し、メモリセルがＯＮ状態になるか否かで判定を行う。この書込み動作と検証動作は、第３状態へ書込むメモリセル全てが所定のしきい値に到達するまで繰り返し行われる。
【０１１２】
以上のように、ビット線の寄生容量という一定容量に蓄積された電荷のみをメモリセルに流して書込みを行えば、書込み特性のばらつきを０．３桁程度に抑制することが可能となる。この場合、ベリファイ回数は状態毎に３回程度まで低減することができ、３つの状態を合わせても１０回以下で実施できる。このため、多値フラッシュメモリで問題となる書込み速度の低下を抑制可能である。
【０１１３】
上記説明では、第１から第３状態の書込みにおけるメモリセル印加電圧を同じとしているが、図３０のように、第１状態書込み時の選択ワード線電圧Ｖｗ１を、第２状態書込み時の選択ワード線電圧Ｖｗ２よりも高く、また、ＶＷ２を第３状態書込み時の選択ワード線電圧Ｖｗ３よりも高く設定しても良い。この場合、しきい値を大きく変動させる必要のあるメモリセルほど、より高い電圧が印加されるため、効率的な書込みが行うことができる。
【０１１４】
また、図３１のように、第１状態書込み時の選択ビット線電圧Ｖｄ１を、第２状態書込み時の選択ビット線電圧Ｖｄ２よりも高く、また、Ｖｄ２を第３状態書込み時の選択ビット線電圧Ｖｄ３よりも高く設定しても良い。この場合、しきい値を大きく変動させる必要のあるメモリセルほど、より高い電圧が印加されるため、効率的な書込みが行うことができる。
【０１１５】
以上は実施例２記載の書込み方式を２ビット／セルの不揮発性メモリに適用した場合について記述したものであるが、３ビット／セル以上の多値メモリに関しても同様に適用することが可能である。また、実施例１および実施例３から６で記述した方式に関しても同様に２ビット／セル以上の多値メモリに適用することが可能であることは言うまでもない。
【０１１６】
＜実施例１１＞
図３２は、実施例９とは別の多値書込み方式を示したものである。一般に図６で示されるアレイ構成においては、メモリセルのしきい値に信頼性以外の上限はない。したがって、図２７中の第１の状態は、その分布幅をしきい値が高い側に大きく設定することが可能である。このため第１状態への書込みでは、しきい値を高精度に制御する必要がなく、書込みパルスの幅または電圧を大きく設定することによって、特性ばらつきに関係なく１回のパルスで書込みを完了させることが可能となる。
【０１１７】
第１状態への書込みでは、第１状態への書込みを行うメモリセルに対応するビット線を電源と接続して５Ｖ程度とし、その後、選択ワード線を１２Ｖ程度に、選択ＡＧを０．６Ｖ程度に立上げることにより、メモリセルのチャネル部分で発生したホットエレクトロンの一部が浮遊ゲートに注入される。この際、選択ワード線に印加する高電圧パルス幅を１０μｓ以上とするか、または選択ワード線電圧を１５Ｖ程度と十分高く設定することによって、１回の書込みパルスで第１状態への書込みを完了することが可能となる。
【０１１８】
第１状態への書込みが終了すると、第２状態への書込みが開始される。第２状態以降の書込みフローは実施例２と同一であり、ビット線寄生容量に蓄積された電荷のみをメモリセルに流すことによって、書込みを行う。まず、第２状態に書込むメモリセルに対応するビット線を電源と接続して約５Ｖに立上げ、選択ワード線を１２Ｖに立上げた後、電源と切り離してフローティング状態とする。その後、選択ＡＧを０．６Ｖ程度に立上げることで、ビット線の寄生容量に蓄積されていた電荷がメモリセルを介して放電され、その際チャネル部分で発生したホットエレクトロンの一部が浮遊ゲートに注入されて、メモリセルのしきい値が上昇する。選択ＡＧおよび選択ワード線を立下げ、ビット線をディスチャージした後、メモリセルの読出しを行って、第２状態への書込みが終了したか否かの検証を行う。検証動作は、選択ワード線にＶｐｒｅｆ２を印加し、メモリセルがＯＮ状態になるか否かで判定を行う。この書込み動作と検証動作は、第２状態へ書込むメモリセル全てが所定のしきい値に到達するまで繰り返し行われる。
【０１１９】
第２状態の書込みが終了すると、第３状態の書込みが開始される。まず、第３状態に書込むメモリセルに対応するビット線を電源と接続して約５Ｖに立上げ、選択ワード線を１２Ｖに立上げた後、電源と切り離してフローティング状態とする。その後、選択ＡＧを０．６Ｖ程度に立上げることで、ビット線の寄生容量に蓄積されていた電荷がメモリセルを介して放電され、その際チャネル部分で発生したホットエレクトロンの一部が浮遊ゲートに注入されて、メモリセルのしきい値が上昇する。選択ＡＧおよび選択ワード線を立下げ、ビット線をディスチャージした後、メモリセルの読出しを行って、第３状態への書込みが終了したか否かの検証を行う。検証動作は、選択ワード線にＶｐｒｅｆ３を印加し、メモリセルがＯＮ状態になるか否かで判定を行う。この書込み動作と検証動作は、第３状態へ書込むメモリセル全てが所定のしきい値に到達するまで繰り返し行われる。
【０１２０】
本実施例のように、最上位のしきい値分布に相当する状態を、１回の書込みパルスで形成することにより、ベリファイ回数を７回程度まで低減することが可能となる。
【０１２１】
以上は実施例２記載の書込み方式を２ビット／セルの不揮発性メモリに適用した場合について記述したものであるが、３ビット／セル以上の多値メモリに関しても同様に適用することが可能である。また、実施例１および実施例３から６で記述した方式に関しても同様に２ビット／セル以上の多値メモリに適用することが可能であることは言うまでもない。
【０１２２】
＜実施例１２＞
図３３は、実施例１０、１１とは別の多値書込み方式を示したものである。図中７０は読出し書込み制御回路であり、第１状態への書込みの際にはＳＶＤ１を活性化させてＭＯＳトランジスタＭＶＤ１をＯＮ状態とし、第１の電源ＶＤ１とビット線ＢＬとを接続するものである。同様に、第２状態への書込みの際には、ＳＶＤ２を活性化させて、第２の電源ＶＤ２とビット線ＢＬとを接続する機能ならびに、第３状態への書込みの際には、ＳＶＤ３を活性化させて、第３の電源ＶＤ３とビット線ＢＬとを接続する機能を持つ。ここで、第１の電源は第２の電源よりも電圧が高く、第２の電源は第３の電源よりも電圧が高く設定されている。例えば、第１の電源は６Ｖ、第２の電源は５Ｖ、第３の電源は４Ｖである。
【０１２３】
図３４は、図３３の回路構成を用いた場合の書込みフローである。書込み命令ならびに書込みデータが入力されると、ビット線は書込みデータに対応した電源と接続され、所望の電位まで充電される。例えば、第１状態への書込みが選択されているメモリセルのビット線は６Ｖに、第２状態への書込みが選択されているメモリセルのビット線は５Ｖに、第３状態への書込みが選択されているビット線は４Ｖに、それぞれ充電される。この後、各電源とビット線との接続を断ち、ビット線をフローティング状態とする。選択ワード線を書込み電圧である１２Ｖ程度まで立上げ、選択ＡＧを０．６Ｖ程度まで立上げることにより、各ビット線に充電された電荷がメモリセルによって放電され、この際発生したホットエレクトロンが浮遊ゲートに注入される。この時、より高いしきい値状態へ設定すべきメモリセルほど、ビット線に蓄積されている電荷量が多く、浮遊ゲートへの注入電荷量も大きい。選択ワード線を立下げ、ビット線をディスチャージした後、メモリセルの読出しを行って、各状態への書込みが終了したか否かの検証を行う。この書込み動作と検証動作は、第１状態から第３状態までメモリセル全てが、それぞれ所定のしきい値電圧に到達するまで繰り返し行われる。前記、第１から第３の電源電圧値を適切に設定することにより、３状態の書込みをほぼ同時に完了することが可能である。
【０１２４】
本方式では、３つの状態への書込みと検証を同時に行うため、必要なベリファイ回数は３回程度となる。
【０１２５】
＜実施例１３＞
図３５は、本発明の実施例１から１２によるフラッシュ不揮発メモリが取り込まれたコンピュータシステムを示し、このシステムはシステムバスを介して相互に接続されたホストＣＰＵと、入出力装置，ＲＡＭ，メモリカードとから構成されている。
メモリカードは例えばハードディスク記憶装置の置換用途として数十ギガバイトの大容量記憶のフラッシュ不揮発性メモリを含み、本発明の実施例によるフラッシュ不揮発性メモリの利点である高速書込み速度を享受するので、最終製品である記憶装置としても十分な産業的利点を有するものである。
【０１２６】
なお、本発明は厚さの比較的薄いメモリカードに限定されるものではなく、厚さが比較的厚い場合であっても、ホストバスシステムとのインターフェースとホストシステムのコマンドを解析してフラッシュ不揮発性メモリを制御することが可能なインテリジェントなコントローラとを含むどのような不揮発性記憶装置にも適用可能なことは言うまでもない。
【０１２７】
長期間に記憶されるデータはこの不揮発性の記憶装置に記憶される一方、ホストＣＰＵによって処理されて頻繁に変更されるデータは揮発性メモリのＲＡＭに格納される。
【０１２８】
カードはシステムバスと接続されるシステムバスインターフェースを持ち、例えばＡＴＡシステムバスなどの標準バスインターフェースを可能とする。システムバスインターフェースに接続されたコントローラはシステムバスに接続されたホストやＣＰＵや入出力装置のホストシステムからのコマンドとデータを受付ける。
コマンドがリード命令の場合は、コントローラは複数のフラッシュＥＥＰＲＯＭの必要なひとつまたは複数をアクセスして読出しデータをホストシステムへ転送する。
【０１２９】
コマンドがライト命令の場合は、コントローラは複数のフラッシュＥＥＰＲＯＭの必要なひとつまたは複数をアクセスしてホストシステムからの書込みデータをその内部に格納する。この格納動作はフラッシュメモリの必要なブロックやセクタやメモリセルへのプログラム動作とベリファイ動作を含んでいる。
【０１３０】
コマンドが消去命令の場合は、コントローラは複数のフラッシュＥＥＰＲＯＭの必要なひとつまたは複数をアクセスして、その内部に記憶されるデータを消去する。この消去動作は、フラッシュメモリの必要なブロック，セクタまたはメモリセルへの消去動作とベリファイ動作とを含んでいる。
【０１３１】
本発明の実施例によるフラッシュ不揮発性メモリは、１つのメモリセルにデジタルデータの１ビットを記憶させるためメモリセルに２値のしきい値電圧を持たせる技術ばかりではなく、１つのメモリセルにデジタルデータの多ビットを記憶させるためメモリセルに４値あるいはそれ以上の多値のしきい値電圧を持たせる技術にも適用可能であることは言うまでもない。
【０１３２】
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において変更可能であることは勿論である。例えば、本発明は、不揮発性半導体記憶素子を有するメモリセルアレイ部を備えたワンチップマイクロコンピュータ（半導体装置）に適用してもよい。
【図面の簡単な説明】
【０１３３】
【図１】図１は、本発明の原理を説明するための、フラッシュメモリの断面図である。
【図２】図２は、前記フラッシュメモリの書込み動作を説明するための図である。
【図３】図３は、前記フラッシュメモリの課題および解決方法を説明するための図である。
【図４】図４は、本発明の実施例１を説明するための回路図である。
【図５】図５は、前記回路図におけるタイミング図である。
【図６】図６は、実施例１を詳細に説明するためのメモリアレイ構成である。
【図７】図７は、実施例１の書込み動作を説明するためのタイミング図である。
【図８】図８は、実施例２の書込み動作を説明するためのタイミング図である。
【図９】図９は、本発明の実施例１を説明するための回路図である。
【図１０】図１０は、前記回路図におけるタイミング図である。
【図１１】図１１は、実施例３の書込み動作を説明するためのタイミング図である。
【図１２】図１２は、実施例４の書込み動作を説明するためのタイミング図である。
【図１３】図１３は、本発明の実施例５を説明するための回路図である。
【図１４】図１４は、前記回路図におけるタイミング図である。
【図１５】図１５は、実施例５を実現する図１３とは別の回路構成である。
【図１６】図１６は、本発明の実施例６を説明するための、不揮発性メモリの断面図である。
【図１７】図１７は、前記フラッシュメモリの動作電圧条件を説明するための図である。
【図１８】図１８は、実施例６を説明するための回路図である。
【図１９】図１９は、前記回路図におけるタイミング図である。
【図２０】図２０は、実施例６を実現する図１８とは別の回路構成である。
【図２１】図２１は、実施例７を説明するためのしきい値分布図である。
【図２２】図２２は、実施例７を説明する、書込み方式のフローチャートである。
【図２３】図２３は、実施例８の書込み動作を説明するためのタイミング図である。
【図２４】図２４は、実施例８の書込み動作を説明するためのタイミング図である。
【図２５】図２５は、実施例１〜８の書込み方式を説明するフローチャートである。
【図２６】図２６は、本発明の実施例９を説明する、書込み方式のフローチャートである。
【図２７】図２７は、本発明の実施例１０を説明するためのしきい値分布図である。
【図２８】図２８は、従来の多値フラッシュメモリ書込み方式を説明するフローチャートである。
【図２９】図２９は、本発明の実施例１０を説明する書込み方式のフローチャートである。
【図３０】図３０は、本発明の実施例１０を説明するタイミング図である。
【図３１】図３１は、本発明の実施例１０を説明するタイミング図である。
【図３２】図３２は、本発明の実施例１１を説明する書込み方式のフローチャートである。
【図３３】図３３は、本発明の実施例１２を説明するための回路図である。
【図３４】図３４は、本発明の実施例１２を説明する書込み方式のフローチャートである。
【図３５】図３５は、本発明の実施例１３を説明するシステム構成図である。
【符号の説明】
【０１３４】
１００：半導体基板、１０１：ウエル、１０２：ゲート絶縁膜、１０３ｂ：浮遊ゲート、１１０ａ：絶縁膜、１１１ａ：絶縁膜、１０６ａ：絶縁膜、１０７ａ：第３ゲート。
【図１】
2007200545.tif 000003
【図２】
2007200545.tif 000004
【図３】
2007200545.tif 000005
【図４】
2007200545.tif 000006
【図５】
2007200545.tif 000007
【図６】
2007200545.tif 000008
【図７】
2007200545.tif 000009
【図８】
2007200545.tif 000010
【図９】
2007200545.tif 000011
【図１０】
2007200545.tif 000012
【図１１】
2007200545.tif 000013
【図１２】
2007200545.tif 000014
【図１３】
2007200545.tif 000015
【図１４】
2007200545.tif 000016
【図１５】
2007200545.tif 000017
【図１６】
2007200545.tif 000018
【図１７】
2007200545.tif 000019
【図１８】
2007200545.tif 000020
【図１９】
2007200545.tif 000021
【図２０】
2007200545.tif 000022
【図２１】
2007200545.tif 000023
【図２２】
2007200545.tif 000024
【図２３】
2007200545.tif 000025
【図２４】
2007200545.tif 000026
【図２５】
2007200545.tif 000027
【図２６】
2007200545.tif 000028
【図２７】
2007200545.tif 000029
【図２８】
2007200545.tif 000030
【図２９】
2007200545.tif 000031
【図３０】
2007200545.tif 000032
【図３１】
2007200545.tif 000033
【図３２】
2007200545.tif 000034
【図３３】
2007200545.tif 000035
【図３４】
2007200545.tif 000036
【図３５】
2007200545.tif 000037
【手続補正書】
【提出日】平成19年4月26日(2007.4.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルと、
前記メモリセルに接続された第１のビット線と、
前記第１のビット線にソース又はドレインの一方が接続されたトランジスタと、
前記トランジスタの前記ソース又はドレインの他方が接続された第２のビット線と、
前記第２のビット線に接続された、第１電圧を出力するための制御回路とを有し、
前記メモリセルへの書込み動作の際に、前記トランジスタがオン状態となることにより、前記制御回路から出力された前記第１電圧が前記第１のビット線に供給され、その後、前記トタンジスタはオフ状態となり、その後、前記メモリセルの電荷蓄積部に電荷が注入されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記電荷はエレクトロンであって、前記電荷の注入は、ホットエレクトロンとなって注入されることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１記載の不揮発性半導体記憶装置において、
前記メモリセルのゲートに第２の電圧が印加されることにより、前記メモリセルの電荷蓄積部に電荷が注入されることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１記載の不揮発性半導体記憶装置において、
前記第１のビット線は拡散層を含むビット線であることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項３記載の不揮発性半導体記憶装置において、
前記メモリセルは、半導体基板上に形成された前記電荷蓄積部と、前記電荷蓄積部上に形成された第１のゲート電極と、前記第１のゲート電極の側面に絶縁膜を介して隣接する第２のゲート電極とを有し、前記ゲート電極は前記第２のゲート電極であることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１記載の不揮発性半導体記憶装置において、
前記メモリセルは、ソース及びドレインを有し、前記ソース及びドレインの一方は前記第１ビット線と接続され、前記ソース及びドレインの他方の電圧により、書込み選択セルか書込み非選択セルかが選択されることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項１記載の不揮発性半導体記憶装置において、
前記電荷蓄積部は浮遊ゲート又はシリコン窒化膜であることを特徴とする不揮発性半導体記憶装置。
【請求項８】
メモリセルと、
前記メモリセルに接続された第１のビット線と、
前記第１のビット線にソース又はドレインの一方が接続された第１のトランジスタと、
前記第１のトランジスタの前記ソース又はドレインの他方が接続された第２のビット線と、
前記第２のビット線にソース又はドレインの一方が接続された第２のトランジスタと、
前記第２のトランジスタの前記ソース又はドレインの他方が接続された、第１電圧を出力するための制御回路とを有し、
前記メモリセルへの書込み動作の際に、前記第２のトランジスタがオン状態とすることにより、前記制御回路から出力された前記第１電圧が前記第１及び第２ビット線に供給され、その後、前記第２のトランジスタはオフ状態となり、その後、前記メモリセルの電荷蓄積部に電荷が注入されることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項８記載の不揮発性半導体記憶装置において、
前記電荷はエレクトロンであって、前記電荷の注入は、ホットエレクトロンとなって注入されることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項８記載の不揮発性半導体記憶装置において、
前記メモリセルのゲートに第２の電圧が印加されることにより、前記メモリセルの電荷蓄積部に電荷が注入されることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項８記載の不揮発性半導体記憶装置において、
前記第１のトランジスタは、前記第２のトランジスタがオン状態となって、オフ状態となる間にオン状態となること特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項８記載の不揮発性半導体記憶装置において、
前記第１のビット線は拡散層を含むビット線であり、前記第２のビット線は金属配線を含むビット線であることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項１０記載の不揮発性半導体記憶装置において、
前記メモリセルは、半導体基板上に形成された前記電荷蓄積部と、前記電荷蓄積部上に形成された第１のゲート電極と、前記第１のゲート電極の側面に絶縁膜を介して隣接する第２のゲート電極とを有し、前記ゲート電極は前記第２のゲート電極であることを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項８記載の不揮発性半導体記憶装置において、
前記メモリセルは、ソース及びドレインを有し、前記ソース及びドレインの一方は前記第１ビット線と接続され、前記ソース及びドレインの他方の電圧により、書込み選択セルか書込み非選択セルかが選択されることを特徴とする不揮発性半導体記憶装置。
【請求項１５】
請求項８記載の不揮発性半導体記憶装置において、
前記電荷蓄積部は浮遊ゲート又はシリコン窒化膜であることを特徴とする不揮発性半導体記憶装置。
【請求項１６】
第１のメモリセルと、
第２のメモリセルと、
前記第１のメモリセルと前記第２のメモリセルのソース又はドレインに電圧を供給するための選択トランジスタと、
前記選択トランジスタのソース又はドレインに接続され、前記電圧を供給するための制御回路とを有し、
前記選択トランジスタは、書込み又は消去動作の際に、前記第１メモリセル及び前記第２メモリセルのソース又はドレインに接続されている
ビット線に前記電圧を供給するためにオン状態となり、前記電圧が前記ビット線に供給された後に前記選択トランジスタがオフ状態となり、
前記選択トランジスタがオフ状態となった後に、前記第１のメモリセル又は前記第２のメモリセルのチャネル領域に電流が流れ、
前記電流が流れる際に発生するホットエレクトロンが前記第１のメモリセル又は前記第２のメモリセルの前記チャネル領域に流れている方のメモリセルの電荷蓄積部に注入されることにより、書込み又は消去が行なわれることを特徴とする不揮発性半導体記憶装置。