(57)【要約】【課題】簡単な構成で高精度化と低消費電力化を実現したパイプライン型Ａ／Ｄ変換器を提供する。【解決手段】交互に第１回路と第２回路を動作させてアナログ信号をデジタル信号に変換するＡ／Ｄ変換器に、上記第１回路と第２回路の出力信号の差分を検出する検出回路及び上記第１回路又は第２回路の出力信号に上記差分を加えて出力信号を形成する補正回路を設ける。上記検出回路は、設定されたトレーニング期間において同じアナログ信号に対応した上記第１回路の第１出力信号と第２回路の第２出力信号との差分の絶対値を検出して保持する。上記補正回路は、アナログ信号をデジタル信号に変換する動作期間において、上記第１信号又は第２信号のうち小さな方の出力信号に上記保持された差分を加算し、かつ、その加算結果のキャリーオーバー信号により最大値の出力信号を形成して出力する。【選択図】図１
2007201897.tif 000002
【特許請求の範囲】
【請求項１】
交互に動作してアナログ信号をデジタル信号に変換する第１回路及び第２回路と、
上記第１回路と第２回路の出力信号を受けて差分を検出する検出回路と、
上記第１回路と第２回路の出力信号を受けて出力信号を形成する補正回路とを含み、
上記検出回路は、
同じアナログ信号に対応した上記第１回路の第１出力信号と上記第２回路の第２出力信号との差分の絶対値を検出して保持し、
上記補正回路は、
アナログ信号をデジタル信号に変換する動作期間に上記第１信号又は第２信号のうち小さな方の出力信号に上記保持された差分を加算し、かつ、その加算結果のキャリーオーバー信号により最大値の出力信号を形成して出力するＡ／Ｄ変換器。
【請求項２】
請求項１において、
上記検出回路は、複数回の検出結果の平均値を算出する回路を備え、かかる平均値を上記差分の絶対値として保持するＡ／Ｄ変換器。
【請求項３】
請求項２において、
上記第１回路及び第２回路、検出回路及び補正回路は、１つの半導体集積回路により形成されるＡ／Ｄ変換器。
【請求項４】
請求項３において、
上記検出回路は、
設定されたトレーニング期間に動作して上記同じアナログ信号に対応した上記第１回路の第１出力信号と上記第２回路の第２出力信号との差分の絶対値を検出して保持するＡ／Ｄ変換器。
【請求項５】
請求項４において、
上記第１回路及び第２回路は、
被変換アナログ信号が入力される入力端子にシリーズに結合され、複数のステージを有し、少なくとも一つのステージを介して上記入力端子に接続される他のステージは、それぞれが２以上のサンプルホールド回路と上記２以上のサンプルホールド回路に共通に結合された増幅器とを有し、上記２以上のサンプルホールド回路はインタリーブ動作を行うＡ／Ｄ変換器。
【請求項６】
請求項５において、
上記ステージは、被変換アナログ信号を小ビットのデジタル信号に変換するＡ／Ｄ変換を行うサブＡ／Ｄ変換器と、上記サブＡ／Ｄ変換器のデジタル出力信号をＤ／Ａ変換を行うサブＤ／Ａ変換器と、上記サブＤ／Ａ変換器のアナログ出力信号と前記被変換アナログ信号との差信号を生成する減算器と、上記減算器の出力信号の増幅、サンプリング及びホールドを行う増幅器とを備え、
上記サンプルホールド回路は、上記サブＤ／Ａ変換器と上記減算器とを有するＡ／Ｄ変換器。
【請求項７】
請求項６において、
上記アナログ信号は、
固体撮像素子で形成された画素信号のフィードスルー部を受けるサンプルホールド回路を有し、上記フィードスルー部と上記画素信号の信号部との間の差分に基づいて相関二重サンプリング回路で形成されたものであるＡ／Ｄ変換器。
【請求項８】
請求項７において、
上記相関二重サンプリング回路は、上記Ａ／Ｄ変換器と同じ半導体集積回路に形成されてなるＡ／Ｄ変換器。
【請求項９】
請求項４において、
上記トレーニング期間は、電源投入時を含むＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ（アナログ／デジタル）変換器に関し、例えばインタリーブ動作するパイプライン型Ａ／Ｄ変換器に利用して有効な技術に関するものである。
【背景技術】
【０００２】
水平同期信号を利用してインタリーブ動作するＡ／Ｄ変換器のオフセット差分を検出し、差分をメモリ部に保持しておいて加算回路で一方のＡ／Ｄ変換器の出力信号に加えるようにしたＡ／Ｄ変換誤差補正回路が特開平１０−２８０５３号公報に提案されている。パイプライン型Ａ／Ｄ変換器を２系統インタリーブするＡ／Ｄ変換回路のオフセットミスマッチの校正方法及びこれを用いたＡ／Ｄ変換回路が特開２００１−３１３５６６公報に提案されている。
【特許文献１】特開平１０−２８０５３公報
【特許文献２】特開２００１−３１３５６６公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
前記特許文献１においては、水平同期信号を有する映像信号に限られてしまい、例えばＣＣＤの出力信号をデジタル信号に変換するものにはそのままでは利用できない。そこで、本願発明者においては同一のアナログ入力信号を供給して差分を求めるというトレーニング期間を設けることを検討したが、一方のＡ／Ｄ変換器の出力を基準にして差分を求めて加算動作を行うので、差分に正，負の符号により加算及び減算の両方を行うことになって回路を複雑化させてしまう等の問題がある。前記特許文献１においては、２系統のパイプライン型Ａ／Ｄ変換器のオフセットをデジタル信号として取り出して、それをアナログ信号に変換して入力アナログ信号に加算するものであるので、Ｄ／Ａ変換回路やアナログ加算回路を必要として回路が複雑になってしまう。
【０００４】
この発明の目的は、簡単な構成で高精度化と低消費電力化を実現したパイプライン型Ａ／Ｄ変換器を提供することにある。この発明の他の目的は、ＣＣＤアナログフロントエンドに好適なパイプライン型Ａ／Ｄ変換器を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。交互に第１回路と第２回路を動作させてアナログ信号をデジタル信号に変換するＡ／Ｄ変換器に、上記第１回路と第２回路の出力信号の差分を検出する検出回路と、上記第１回路又は第２回路の出力信号に上記差分を加えて出力信号を形成する補正回路を設ける。上記検出回路は、設定されたトレーニング期間において同じアナログ信号に対応した上記第１回路の第１出力信号と第２回路の第２出力信号との差分の絶対値を検出して保持する。上記補正回路は、アナログ信号をデジタル信号に変換する動作期間において、上記第１信号又は第２信号のうち小さな方の出力信号に上記保持された差分を加算し、かつ、その加算結果のキャリーオーバー信号により最大値の出力信号を形成して出力する。
【発明の効果】
【０００６】
加算動作のみで補正出力信号を形成することができる。パイプライン動作とインタリーブ動作によって高精度の維持と低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【０００７】
図３には、この発明に係るＡ／Ｄ変換器の一実施例のブロック図が示されている。ＡＤＣは、アナログ／デジタル変換部であり、後述するようなインタリーブ動作する第１回路と第２回路から構成されており、交互にＯＤＤとＥＶＥＮの出力信号をシリアルに出力させる。この実施例では、上記第１回路と第２回路におけるオフセットをキャンセルさせる補正回路と、ＯＤＤとＥＶＥＮの差分検出回路が設けられる。上記差分検出回路は、電源投入時を含むトレーニング期間において、上記アナログ／デジタル変換部ＡＤＣに同じアナログ信号ＡＶＩＮを供給した状態で、上記出力信号ＯＤＤとＥＶＥＮの差分を検出して保持する。上記補正回路は、Ａ／Ｄ変換動作期間において上記アナログ／デジタル変換部ＡＤＣの出力信号ＯＤＤとＥＶＥＮのうち、小さい方の信号に対して上記差分検出回路に保持された差分を加算するという補正動作を行って両信号をＯＤＤ＋ＥＶＥＮのようにシリアルに出力する。
【０００８】
図４には、図３の差検出回路のブロック図が示されている。図５には、その動作を説明するためのタイミング図が示されている。この実施例の差検出回路はＯＤＤ（奇数）／ＥＶＥＮ（偶数）データ間の差を計算する差検出部と、その結果の平均値を計算する平均値計算部とに分けることができる。前記図１のアナログ／デジタル変換部ＡＤＣからは図５に示したように奇数Ｄｎ、偶数Ｄｎ＋１、奇数Ｄｎ＋２、偶数Ｄｎ＋３、奇数Ｄｎ＋４…のように入力される。
【０００９】
奇数／偶数のデータ差を計算するＯＤＤ／ＥＶＥＮ差検出部のラッチ回路１は、クロックＣＬＫ１のハイレベルへの変化タイミングで入力の偶数番目のデータＤｎを保持する。入力が偶数番目のデータＤｎ＋１になった時に保持している奇数データＤｎと入力の偶数番目データＤｎ＋１の差を１０ビット減算器で求める。この減算出力は、上記クロックＣＬＫ１の反転信号のハイレベルへの変化タイミングでラッチ回路２に取り込む。このラッチ回路２の出力は、奇数・偶数データ間の差Ｄｎ−Ｄｎ＋１になる。これで奇数・偶数データ間の差が求まるが、入力データには上記アナログ／デジタル変換部ＡＤＣが発生するノイズや、その入力に含まれるノイズがあるため、１回だけの計算結果では正確な差データが得られない。
【００１０】
本実施例では１２８の差データの平均値を求める平均値計算部を奇数・偶数データ差検出部の後段に設けている。奇数・偶数データ差の検出する時、まず最初にラッチ回路３の出力をリセット信号ＲＥＳにより０（零）にリセットする。そしてクロックＣＬＫ２に同期して前段の奇数・偶数データ差検出部の結果と、ラッチ回路３の出力を１１ビット加算器で順次計算し、ラッチ回路３でその結果を保持する。このラッチ回路３に入力するクロックに、上記クロックＣＬＫ１と同じ周期で１２８回のパルスＣＬＫ２を入力することで奇数・偶数データ差検出部の出力の１２８データの和を求めている。１２８データの和を求めた後、ラッチ回路３の出力の上位４ビットのみを取り出すことで１／１２８の計算を行い、１２８データの平均値を計算している。図３の出力部にある４ビット加算器は、上位ビットデータｓｕｍｕ［１０：７］と下位ビットｓｕｍｌ［６］とを加算し、１／１２８を計算する際の四捨五入のためである。
【００１１】
図１には、前記図３の補正回路の一実施例のブロック図が示されている。図２には、その動作を説明するためのタイミング図が示されている。補正回路では前記図３の差検出回路の結果を前記図１のアナログ／デジタル変換部ＡＤＣからの奇数（ＯＤＤ）・偶数（ＥＶＥＮ）のどちらか一方に加算することでインタリーブ化で発生する奇数・偶数データ間の差を小さくしている。差検出回路の出力である４ビットの検出信号ＩＮ２［３：０］は符号付の値であり最上位ビットであるＩＮ２［３］が１の時が負数となる。本回路ではこの符号ビットによって排他的論理和回路ＥＸを制御してクロックＣＬＫ１の反転、非反転を行い、この結果でＩＮ２［３：０］の絶対値をマスクすることで絶対値計算を行う。
【００１２】
検出信号ＩＮ２の符号がマイナスの時（ＩＮ２＜０）は、奇数データＤｎ等が偶数データＤｎ＋１等に比べて小さいことを示しているから、奇数データにＤｎ等に差検出値ａｂｓを加算するように選択している。つまり、奇数データＤｎ、Ｄｎ＋２、Ｄｎ＋４に差検出値ａｂｓを加算した補正データＤｎ＋ａｂｓ、Ｄｎ＋２＋ａｂｓ、Ｄｎ＋４＋ａｂｓが形成される。偶数データＤｎ＋１、Ｄｎ＋３はそのまま出力される。これにより、出力信号ＯＵＴは、Ｄｎ＋ａｂｓ、Ｄｎ＋１、Ｄｎ＋２＋ａｂｓ、Ｄｎ＋３、Ｄｎ＋４＋ａｂｓ…のようにされる。
【００１３】
検出信号ＩＮ２の符号がプラスの時（ＩＮ２＞０）は、偶数データＤｎ＋１等が奇数データＤｎ等に比べて小さいことを示しているから、偶数データＤｎ＋１、Ｄｎ＋３にＩＮ２の差検出信号ａｂｓを加算した補正データＤｎ＋１＋ａｂｓ、Ｄｎ＋３＋ａｂｓが形成される。奇数データＤｎ，Ｄｎ＋２、Ｄｎ＋４はそのままに順次出力される。これにより、出力信号ＯＵＴは、Ｄｎ、Ｄｎ＋１＋ａｂｓ、Ｄｎ＋２、Ｄｎ＋３＋ａｂｓ、Ｄｎ＋４…のようにされる。
【００１４】
加算器の出力部には、オアゲート回路Ｇ２が設けられている。このオアゲート回路Ｇ２は、加算器のキャリー信号Ｃａにより制御され、加算器がキャリーオーバーを発生すると、出力信号ＤＯＵＴをオール１の最大値に設定する。例えば、上記のような加算動作のみで補正データを生成するとき、上記補正値ａｂｓを加えた結果、加算器においてキャリーオーバーが発生すると出力信号ＤＯＵＴが０又は０に近い値になってしまうというような誤動作を発生してしまう。このような誤動作を回避すべくキャリーオーバーを検出し、出力信号ＤＯＵＴを最大値（オール１）に設定する回路が加算器に付加される。
【００１５】
補正方法としては、前記実施例とは逆に大きい方のデータから上記差検出回路で検出されたオフセット分ａｂｓを減算することも考えられる。しかし、この場合は、補正されるデータの最大値が上記ａｂｓ分だけ常に小さくなってしまい、出力信号ＤＯＵＴの有効データの最大値を小さくしてしまう。これに対して、この実施例のように小さい方のデータに補正値を加え、かつ、上記キャリーオーバーの検出により出力信号ＤＯＵＴを最大値にする構成では、上記誤動作を回避しつつ有効出力データを大きくすることができる。このことは、後述するＣＣＤの出力信号をデジタル信号に変換するＡ／Ｄ変換器としては有益なものとなる。
【００１６】
Ａ／Ｄ変換器のインタリーブ化で生じる奇数・偶数データ間の差はランダムなものではなく固定パターンとして生じるため、図１の補正回路によって奇数と偶数の内、値の小さいほうに検出回路で求めた奇数・偶数データ間の差ａｂｓの値を加算することで最終出力に見える奇数・偶数データ間の差を小さくできる。本実施例ではＡ／Ｄ変換部で生じる奇数・偶数データの差が例えば０．５ＬＳＢ以上〜１．５ＬＳＢ未満の場合は偶数データに１ＬＳＢを加算するというように０．５±Ｎ［ＬＳＢ］を加算する値の閾値にすることで、最終出力に現れる偶数・奇数データ間の差を理想的には０．５ＬＳＢ以下になるようにしている。
【００１７】
後述するようにインタリーブ化では２組のＳ／Ｈ回路がサンプル／ホールド動作を交互に行うため、各段の出力にはそれぞれのＳ／Ｈ回路で処理された信号が交互に現れる。理想的には同じ信号を入力した場合のＳ／Ｈ回路の出力は同じであるが、実際には素子ばらつきなどにより２つのＳ／Ｈ回路で処理した結果の間に差が生じる。この差がＡ／Ｄ変換部の出力に現れることで精度が劣化するように見える。この出力の差を検出してＡ／Ｄ変換部の出力の奇数・偶数データのどちらかに加えることで見かけ上はインタリーブ化による精度劣化を小さくすることができる。そして、常に加算動作によって補正が行われるために回路が簡単にできる。
【００１８】
図６には、この発明に係るＡ／Ｄ変換器の他の一実施例のブロック図が示されている。この実施例では、奇数・偶数データ間の差の検出をフィードバック方式で行う構成とした場合である。最終出力の偶数・奇数データ間の差を検出すること以外は前記図３の実施例と同じであり、同様の効果が得られる。
【００１９】
図７には、この発明に係るパイプライン型Ａ／Ｄ部の一実施例のブロック図が示されている。この実施例のＡ／Ｄ変換部では７段構成のＡＤＣであり、１段目のステージＳＴＧ１は３ビット分解能を有し、最終段のステージＳＴＧ７は３ビットの分解能を有し、その他のステージＳＴＧ２〜ＳＴＧ６は１．５ビットの分解能とされる。各段はサブＡＤＣ（以下、Ｓ−ＡＤＣ）とＳ／Ｈアンプで構成される。上記Ｓ／Ｈアンプは、同図に例示的に示されているステージＳＴＧ１やＳＴＧ２のようにサブＤＡＣ（以下、Ｓ−ＤＡＣ）、減算器、２倍アンプ（×２）の機能を担う。入力は１段目ステージＳＴＧ１のＳ−ＡＤＣ１でデジタル信号に変換され、この出力は１段目ステージＳＴＧ１のデジタル出力になると共に、３ビット出力の内上位１．５ビットを初段のＳ−ＤＡＣ１に入力し、下位１．５ビットを２段目のＳ−ＤＡＣ２に入力する。且つ２段目のＳ−ＡＤＣ２に入力して、このデジタル値に対応するリファレンスを選択する。上記Ｓ−ＡＤＣ１の入力からＳ−ＤＡＣ１の出力を引いた残差信号が２倍に増幅され、２段目ステージＳＴＧ２へ渡される。
【００２０】
２段目ステージＳＴＧ２は１段目ステージＳＴＧ１で増幅された信号をＳ−ＡＤＣ２，Ｓ−ＡＤＣでデジタル信号に変換した結果を出力回路に渡す。これは３段目ステージＳＴＧ３のサブＤＡＣの入力にもなる。２段目ステージＳＴＧ２のＳ−ＤＡＣ２は１段目ステージＳＴＧ１のＳ−ＡＤＣ１の出力の下位１．５ビットを入力とし、１段目ステージＳＴＧ１のアンプＡＭＰ１の出力からこのＳ−ＤＡＣ２，Ｓ−ＤＡＣ３出力を引いた残差信号がアンプＡＭＰ２により２倍に増幅され３段目ステージＳＴＧ３に渡される。２段目ステージＳＴＧ２と同様に３段目以降も行うことで上位ビットより順次ＡＤＣの出力を求めていく。最終段ステージＳＴＧ７は次の段へ信号を渡す必要が無い為３ビットのサブＡＤＣのみで構成されている。上記各ステージＳＴＧ１〜ＳＴＧ７の出力信号は、エンコーダ／補正回路に入力され、ここで１０ビットからなるデジタル信号が出力される。
【００２１】
この実施例のパイプライン型Ａ／Ｄ変換部では各段のＳ−ＤＡＣの入力を前の段のＳ−ＡＤＣで決定し、各段のサブＡＤＣの所望の参照電圧の選択を前の段のＳ−ＡＤＣで決定している。これによりＤＡＣ・減算・アンプ部とＳ−ＡＤＣのタイミングを分離することが出来るので、クリティカルパスが短縮され高速化が可能である。この実施例では、上記のように１段目のステージＳＴＧ１が３ビット、２〜６段目のステージＳＴＧ２〜ＳＴＧ６が１．５ビット、最終段のステージＳＴＧ７が３ビットの７段構成パイプライン型ＡＤＣであり、２段目のステージＳＴＧ２以降をインタリーブ化している。一般に、インタリーブ化では信号パスがＳ−ＡＤＣ２，Ｓ−ＡＤＣ３及びＳ−ＤＡＣ２，Ｓ−ＤＡＣ３のように複数出来る為、素子ばらつき等により各々のパスの出力に違いが生じ精度を劣化させる。しかしながら、前記のような補正回路を設けることにより、上記素子ばらつき等による精度の劣化が問題にならなくできる。
【００２２】
通常のパイプライン型Ａ／Ｄ変換器は複数のステージを有し、その各段はＳ−ＡＤＣ、Ｓ−ＤＡＣ、サンプル／ホールド回路（Ｓ／Ｈ回路）、増幅器ＡＭＰをそれぞれ１つずつ有している。この実施例のパイプライン型Ａ／Ｄ変換器は、低電力化のために各段のＳ−ＤＡＣとＳ／Ｈ回路を２系統持たせ、２系統の内一方のＳ／Ｈ回路がサンプリングをしている間、もう一方のＳ／Ｈ回路が増幅器ＡＭＰを使用してホールド動作を行うインタリーブ化手法を用いている。これにより同じ変換周波数とした場合の増幅器の動作速度を半分にできる。
【００２３】
Ａ／Ｄ変換器の消費電流は増幅器が支配的であるのでこの速度が半分となることでその消費電流は大幅に低減することができる。一方でインタリーブ化は２つの信号パスを持つことになるため、素子ばらつきなどによって同じ信号を入力しても２つの信号パスの出力に違いが生じ、結果としてＡ／Ｄ変換の精度を劣化させてしまう問題がある。この実施例では、目標とする精度に応じて２段目後段のみをインタリーブ化することでこの問題を解決している。これはパイプライン型Ａ／Ｄ変換器には前段ほど高精度が要求され、後段になるほど必要精度が下がる特徴があり、２段目以降の後段のみをインタリーブ化することで、インタリーブ化によって生じる誤差は非常に小さなものに出来るからである。
【００２４】
低消費電力化のみを考慮するなら前段からインタリーブ化を行った方が低減できるが、その場合には精度の劣化を伴うといったトレードオフの関係が生じる。インタリーブ化による精度劣化はＡＤＣ出力の偶数番目データＥＶＥＮと奇数番目データＯＤＤの差という形で生じることから、本発明ではこの差をＡＤＣ本体で防ぐのではなく、ＡＤＣ出力にこの差を低減する論理回路を追加することでデジタル的に低減する。この補正回路によって第２段目からインタリーブ化し、低消費電力化した場合でも精度の劣化を少なく抑えることができる。
【００２５】
図８には、本発明に係るパイプライン型Ａ／Ｄ変換器に用いられるインタリーブ化されたＳ／Ｈアンプの一実施例の回路図が示されている。この実施例では、アンプ本体ＡＭＰとＤＡＣの入力ｄ０〜ｄ２のスイッチ部は共有し、容量を二組設けてスイッチで切替えてインタリーブ化するものである。アンプ本体ＡＭＰは、完全差動型アンプであり、入力信号をサンプルしてホールドするコンデンサ４個を一組としてそれを二組Ｃ１〜Ｃ４，Ｃ５〜Ｃ８持つ。一端が完全差動型アンプＡＭＰの正入力端（＋）にスイッチを介して接続されたＣ１とＣ３、及びＣ５とＣ７のコンデンサと、一端が完全差動型アンプＡＭＰの負入力端（−）にスイッチを介して接続されたＣ２とＣ４、及びＣ６とＣ８のコンデンサを有する。
【００２６】
図９には、図８のＳ／Ｈアンプの動作タイミング図が示されている。クロック信号φsodとφhev、及びφsevとφhodはそれぞれ同相の信号で、φsodとφhod、及びφsevとφhevは逆相の信号である。ここで、φsodとφsevの文字ｓはサンプリングパルスであることを示し、φhodとφhevの文字ｈはホールドパルスであることを示す。そして、φsod とφhod の文字ｏｄはインタリーブの奇数を示し、φsevとφhevの文字ｅｖはインタリーブの偶数を示している。
【００２７】
奇数側のサンプル時〔クロック信号φsod＝１（ハイレベル）、φhod＝０（ロウレベル）〕に、Ｃ１、Ｃ３のコンデンサの他端は正の入力信号Ｖi+が供給され、Ｃ２、Ｃ４のコンデンサの他端は負の入力信号Ｖi-が供給され、完全差動型アンプＡＭＰの入力端（＋，−）には、所期の電圧ＶＲＴにバイアスされる。
【００２８】
偶数側のサンプル時〔クロック信号φsev＝１（ハイレベル）、φhev＝０（ロウレベル）〕に、Ｃ５、Ｃ７のコンデンサの他端は正の入力信号Ｖi+が供給され、Ｃ６、Ｃ８のコンデンサの他端は負の入力信号Ｖi-が供給され、完全差動型アンプＡＭＰの入力端（＋，−）は、所期の電圧ＶＲＴにバイアスされる。
【００２９】
奇数側のホールド時〔クロック信号φsod＝０（ロウレベル）、φhod＝１（ハイレベル）〕には、Ｃ１、Ｃ２のコンデンサの他端は、異なる参照電圧ＶＲＴ若しくはＶＲＢに接続されるか、他端同士が短絡されるかが選択される。他方、Ｃ３、Ｃ４のコンデンサの他端は、それぞれ、完全差動型アンプの負出力端（−）、正出力端（＋）に接続される。        
【００３０】
偶数側のホールド時〔クロック信号φsev＝０（ロウレベル）、φhev＝１（ハイレベル）〕には、Ｃ５、Ｃ６のコンデンサの他端は、異なる参照電圧ＶＲＴ若しくはＶＲＢに接続されるか、他端同士が短絡されるかが選択される。他方、Ｃ７、Ｃ８のコンデンサの他端は、それぞれ、完全差動型アンプの負出力端（−）、正出力端（−）に接続される。        
【００３１】
上記奇数側のホールド時（クロック信号φsod＝０、φhod＝１）に、Ｃ１、Ｃ２のコンデンサの他端のそれぞれの接続状態を、ａ）ＶＲＴ、ＶＲＢ  ｂ）短絡、  ｃ）ＶＲＢ、ＶＲＴの３つ状態を選択することでＤＡＣ機能を果たす。
【００３２】
上記偶数側のホールド時（クロック信号φsev＝０、φhev＝１）に、Ｃ５、Ｃ６のコンデンサの他端のそれぞれの接続状態を、ａ）ＶＲＴ、ＶＲＢ  ｂ）短絡、  ｃ）ＶＲＢ、ＶＲＴの３つ状態を選択することでＤＡＣ機能を果たす。
【００３３】
上記奇数側のサンプル時にＣ１、Ｃ２のコンデンサに蓄積された電荷をホールド時に選択された接続状態に合わせて、電荷をＣ３、Ｃ４のコンデンサにそれぞれ電荷転送することで減算と増幅を同時に実現される。同様に、偶数側のサンプル時にＣ５、Ｃ６のコンデンサに蓄積された電荷をホールド時に選択された接続状態に合わせて、電荷をＣ７、Ｃ８のコンデンサにそれぞれ電荷転送することで減算と増幅を同時に実現される。
【００３４】
この実施例のＳ／Ｈアンプでは、一方（奇数側又は偶数側）がサンプル動作を行っている時には他方（偶数側又は奇数側）はホールド動作を行うというようなインタリーブ動作を行うことでアンプの速度を緩和し、低電力化を実現している。つまり、上方の容量Ｃ１〜Ｃ４がアンプ本体ＡＭＰに接続され増幅を行うとき、下方の容量Ｃ５〜Ｃ８がアンプ本体ＡＭＰから切り離されサンプリングを開始する。この動作を交互に繰り返すことで、アンプＡＭＰは常に増幅を行うことになり、その増幅時間はインタリーブ化していないＳ／Ｈアンプの二倍となる。これによりアンプの速度を半分にすることが出来るので消費電流を低減させることができる。
【００３５】
図１０には、この発明に係るパイプライン型Ａ／Ｄ変換器に用いられるインタリーブ化された１．５ビットサブＡＤＣの一実施例のブロック図が示されている。図１１には、その動作タイミング図が示されている。この実施例のサブＡＤＣは、抵抗を直列接続したラダー抵抗により、基準電圧ＶＲＴ、ＶＲＢ間の電圧を分圧して所望の参照電圧を発生する回路と、発生した参照電圧から所望の参照電圧を選択して取り出すスイッチと、取り出された参照電圧と差動の入力信号（Ｖi+、Ｖi-）との大小を比較する４個の電圧比較器と、比較器１と比較器２、及び比較器３と比較器４それぞれの出力をセレクタ１とセレクタ２で選択し、次段へデコードするデコーダから構成される。
【００３６】
比較器１と比較器２、及び比較器３と比較器４はそれぞれ逆相のクロックで動作し、比較器１と比較器３、及び比較器２と比較器４はそれぞれ信号の入力サンプルと比較を交互に繰り返し、インタリーブ動作を行う。比較器１〜４はそれぞれクロックの半分の速度で動作する為、低消費電力化できる。
【００３７】
図１２には、本発明に係るパイプライン型Ａ／Ｄ変換器に用いられるインタリーブ化されないＳ／Ｈアンプの一実施例の回路図が示されている。図１３には、その動作タイミング図が示されている。つまり、１段目のＳ／Ｈアンプとして用いられる。同図において、Ｖi+，Ｖi-は、それぞれ正負の入力アナログ信号であり、Ｖo+，Ｖo-は、それぞれ正負の出力アナログ信号であり、Ｃ１１〜Ｃ１４は、減算とホールドを行なうためのコンデンサであり、ＡＭＰは完全差動演算増幅器であり、d0，d1，d2は、入力の１．５ビットのデジタル信号の３レベルに対応した入力パルス（いずれか一つのみがハイレベル（ "１" ）になり、その他はロウレベル（ "０"）になる）、φsはサンプリングパルス、φhはホールドパルスを示す。
【００３８】
入力パルスd0，d1，d2が供給されるスイッチと、サンプリングパルスφsが供給されるスイッチと各コンデンサとでＤ／Ａ変換及び入力アナログ信号Ｖi+，Ｖi-のサンプリングの動作が行なわれる。入力パルスd0，d1，d2とサンプリングパルスφsは互いに同相となっている。ホールドパルスφhは、これらに対して逆相になっており、同パルスが  ハイレベル（ "１" ）のときに減算とホールドが行なわれる。また、出力アナログ信号Ｖo+，Ｖo-が入力アナログ信号Ｖi+，Ｖi-の２倍になるようにコンデンサＣ１１，Ｃ１３，Ｃ１２，Ｃ１４をＣ１１＝Ｃ１３，Ｃ１２＝Ｃ１４とした。このように本回路は、各コンデンサに対するスイッチングによって動作が行なわれるので、スイッチドキャパシタ型と称するこができる。
【００３９】
図１４には、この発明が適用されるカメラ前処理用ＬＳＩの一実施例のブロック図が示されている。ＣＣＤのようなイメージセンサで形成された画素信号は、画素信号の基準となる黒レベルを表すフィードスルー部がＤＣオフセット補償回路ＤＯＦにサンプルされ、このフィードスルー部と画素信号の実際の大きさを表す信号部とがそれぞれＣＤＳ(Correlated Double Sampling)アンプにサンプル（ダブルサンプル）される。このＣＤＳの出力信号は、フィードスルー部と信号部との差分を取られたものであり、アナログ回路からなるＰＧＡ(Programmable Gain Amplifier)により増幅され、この発明に係る前記Ａ／Ｄ変換器ＡＤＣ（１０ビット）でデジタル化する。
【００４０】
このデジタル化された信号は、出力回路ＯＢを通して図示しないＤＳＰ等のようなデジタル信号処理回路に伝えられる。上記画素信号の信号部が黒レベルのとき、理想的にはフィールドスルー部と等しい電圧になるが、ＣＣＤのオフセットにより一致しないために、ＡＤＣの出力の黒レベルクランプが補償回路ＤＯＦに帰還されて補正される。このような帰還ループにおいては、上記ＰＧＡのゲイン変化による出力ＤＣオフセットや上記ＡＤＣのＤＣオフセットも補償させることができる。この実施例では、パイプライン型Ａ／Ｄ変換器ＡＤＣでのインタリーブ化により低消費電力化が図られることにより大幅な低消費電力化を図ることができる。
【００４１】
シリアルインターフェイスＳＩＦは、外部装置からのシリアルデータＳＤＡＴＡをクロックＳＣＫに同期して取り込む入力回路であり、上記ＰＧＡの利得制御やスタンバイモードの制御を行う。バイアス回路ＢＧは、ＡＤＣの動作に必要なバイアス電圧ＶＲＴ，ＶＲＢ等を形成する。タイミング発生回路ＴＧは、内部動作に必要なクロックを生成する。
【００４２】
つまり、この発明に係るパイプライン型Ａ／Ｄ変換器ＡＤＣでは、精度が要求される前段を除いた後段側でインタリーブを行う為精度劣化を抑えられて高精度化を維持することができる。そして、ＡＤＣのインタリーブ化で生じる奇数・偶数データ間の差はランダムなものではなく固定パターンとして生じるため、前記補正回路によって奇数と偶数の内、値の小さいほうに検出回路で求めた奇数・偶数データ間の差ａｂｓの値を加算することで最終出力に見える奇数・偶数データ間の差を小さくすることができる。上記のようなカメラ前処理用ＬＳＩ（ＡＦＥ）の消費電力の大半を占めるＡＤＣを、精度を犠牲にすることなく低電力化が出来ることで、ＡＦＥの精度を上げつつ消費電力を大幅に低減することが出来る。インタリーブ化によるアンプの速度は半分に出来る。アンプの速度はアンプの入力トランジスタの自己コンダクタンスｇｍ比例し、ｇｍは電流の平方根に比例する為に速度が半分になると電流は１／４となる。
【００４３】
前記補正回路では、奇数と偶数の内、値の小さいほうに検出回路で求めた奇数・偶数データ間の差ａｂｓの値を加算することで最終出力に見える奇数・偶数データ間の差を小さくし、キャリーオーバーによって出力信号ＤＯＵＴを最大値に設定するためにＡＤＣの有効データを大きくすることができる。前記ＣＣＤの画素信号の黒レベル設定のためにデジタル出力のうち下位ビットの切り捨てが行われるので上記加算方式による補正の方が有効データを大きくする上で有利となる。
【００４４】
図１５には、前記図１４のカメラ前処理用ＬＳＩにおける電源動作シーケンスを説明するためのタイミング図が示されている。電源電圧ＶＤＤが動作電源電圧範囲内で安定していることを検出し、時間Ｔ１の後にタイミング発生回路ＴＧ及びカメラＤＳＰ制御開始するタイミング信号ＳＰＢＬＫ，ＳＰＳＩＧ，ＡＤＣＬＫが供給される。上記電源投入検出から時間Ｔ４の後に（１）のようにシリアルデータＳＤＡＴＡが入力されて制御レジスタ設定が行われる。例えば、上記制御レジスタの全てのビットを使用条件に設定することにリセット信号ＲＥＳＥＴをロウレベルにしてリセット状態にさせる。また、時間Ｔ２により補償回路ＤＯＦに設けられたキャパシタＯＢＰの充電が割り当てられる。（２）のように時間Ｔ３の後に上記シリアルデータＳＤＡＴＡより上記リセット信号ＲＥＳＥＴをハイレベルにしてリセットを解除し、オフセットキャリブレーションを自動的にスタートさせる。オフセットキャリブレーションは時間Ｔ６が割り当てられ、例えば前記ＡＤＣに設けられた差検出回路による前記１２８クロックによる差データの平均値を求める平均値計算部の動作が含まれる。他のキャリブレーションも同時並行して行われる。この後に、（３）のようにシリアルデータＳＤＡＴＡが入力されて、その他のレジスタの設定が行われてＣＣＤからの画像信号動作が開始される。
【００４５】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、前記差検出回路の具体的構成は、種々の実施形態を採ることができる。補正回路は、前記のように小さい方の信号に検出さされた差分を加算するものであれば何であってもよい。前記キャリブレーションは、制御信号の入力により適宜に行うようにするものであってもよい。この発明は、高精度で高速なパイプライン型Ａ／Ｄ変換器を内蔵したカメラ付携帯機器、デジタルスチルカメラ及びデジタルビデオカメラシステムのアナログフロントエンドＩＣ等に設けられるＡ／Ｄ変換器等として広く利用することができる。
【図面の簡単な説明】
【００４６】
【図１】図３の補正回路の一実施例を示すブロック図である。
【図２】図１の補正回路の動作を説明するためのタイミング図である。
【図３】この発明に係るＡ／Ｄ変換器の一実施例を示すブロック図である。
【図４】図３の差検出回路の一実施例を示すブロック図である。
【図５】図４の差検出回路の動作を説明するためのタイミング図である。
【図６】この発明に係るＡ／Ｄ変換器の他の一実施例を示すブロック図である。
【図７】この発明に係るパイプライン型Ａ／Ｄ変換部の一実施例を示すブロック図である。
【図８】図７のパイプライン型Ａ／Ｄ変換器に用いられるインタリーブ化されたＳ／Ｈアンプの一実施例を示す回路図である。
【図９】図８のＳ／Ｈアンプの動作タイミング図である。
【図１０】図７のパイプライン型Ａ／Ｄ変換器に用いられるインタリーブ化された１．５ビットサブＡＤＣの一実施例を示すブロック図である。
【図１１】図１０の動作タイミング図である。
【図１２】図７のパイプライン型Ａ／Ｄ変換器に用いられるインタリーブ化されないＳ／Ｈアンプの一実施例を示す回路図である。
【図１３】図１２の動作タイミング図である。
【図１４】この発明が適用されるカメラ前処理用ＬＳＩの一実施例を示すブロック図である。
【図１５】図１４のカメラ前処理用ＬＳＩにおける電源動作シーケンスを説明するためのタイミング図である。
【符号の説明】
【００４７】
ＥＸ…排他的論理和回路、Ｇ１，Ｇ２…ゲート回路、ＳＴＧ１〜ＳＴＧ７…ステージ、Ｓ−ＡＤＣ…サブＡＤＣ、Ｓ−ＤＡＣ…サブＤＡＣ、ＡＭＰ１，ＡＭＰ２…アンプ本体、Ｃ１〜Ｃ１６…コンデンサ（キャパシタ）、ＴＧ…タイミング発生回路、ＤＯＦ…補償回路、ＳＩＦ…シリアルインターフェイス回路、ＢＧ…バイアス回路、ＯＢ…出力回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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