(57)【要約】【課題】消費電流を抑制することのできるスイッチトキャパシタ型可変利得増幅回路を提供する。【解決手段】オペアンプＡ、オペアンプＡの差動入力ノードＶｉｐ、Ｖｉｎに接続されるサンプリングコンデンサＣ１ｐ及びＣ１ｎ、利得に応じて容量が切り替わる増幅用の可変容量コンデンサＣ２ｐ及びＣ２ｎ、サンプリング期間の差動入力電圧ＩＮＰ、ＩＮＮをサンプリングコンデンサＣ１ｐに接続するためのスイッチＳ１、アンプ期間にサンプリングコンデンサＣ１ｐ、Ｃ１ｎを短絡するためのスイッチＳ２、サンプリング期間に増幅用可変容量コンデンサＣ２ｐ、Ｃ２ｎをリセットし、オペアンプＡの差動入力ノードＶｉｐ、Ｖｉｎを出力ノードＯＵＴＰ、ＯＵＴＮに短絡して基準電圧ＶＣＭＬとなるように制御するためのスイッチＳ３、オペアンプＡのバイアス電流をＰＧＡ回路の利得に応じて制御するバイアス回路１０から構成される。【選択図】  図１
2007019821.tif 000002
【特許請求の範囲】
【請求項１】
容量可変のコンデンサと、前記コンデンサに接続される増幅器とを含み、前記コンデンサの容量に応じて利得が決定されるスイッチトキャパシタ型可変利得増幅回路であって、
前記利得に応じて、前記増幅器に供給するバイアス電流を制御するバイアス電流制御手段を備えるスイッチトキャパシタ型可変利得増幅回路。
【請求項２】
請求項１記載のスイッチトキャパシタ型可変利得増幅回路であって、
前記バイアス電流制御手段から供給される入力電流に基づいて前記増幅器のバイアス電圧を生成するバイアス電圧生成回路を備え、
前記バイアス電流制御手段は、基準電流を入力とする第一のトランジスタと、前記第一のトランジスタと共にそれぞれカレントミラー回路を構成し、ソースが接地され、ドレインが前記バイアス電圧生成回路の入力に接続可能な複数の第二のトランジスタと、前記バイアス電圧生成回路の入力に前記ドレインが接続される前記第二のトランジスタの数を、前記利得に応じて切り替えるためのスイッチとを備えるスイッチトキャパシタ型可変利得増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタルカメラやビデオカメラ等に搭載される撮像素子から出力される画像信号を前処理するアナログフロントエンド装置に好適なスイッチトキャパシタ型可変利得増幅回路に関する。
【背景技術】
【０００２】
ディジタルカメラやビデオカメラ等のアナログフロントエンド回路には、従来からスイッチトキャパシタ増幅器を用いたアナログＰＧＡ（Programable Gain Amplifier）回路が用いられている。
【０００３】
図７は、従来のスイッチトキャパシタ型アナログＰＧＡ回路（以下、単にＰＧＡ回路という）の構成を示す図である。同図において、Ａはオペアンプ、Ｃ１ｐ及びＣ１ｎはオペアンプＡの差動入力ノードＶｉｎ、Ｖｉｐに接続されるサンプリングコンデンサ、Ｃ２ｐ及びＣ２ｎは増幅用の容量可変のコンデンサで、このコンデンサの容量に応じてＰＧＡ回路の利得が決定される。また、Ｓ１はサンプリング期間の差動入力電圧ＩＮＰ，ＩＮＮをサンプリングコンデンサＣ１ｐ，Ｃ１ｎに接続するためのスイッチ、Ｓ２はアンプ期間にサンプリングコンデンサＣ１ｐ、Ｃ１ｎを短絡するためのスイッチ、Ｓ３はサンプリング期間に増幅用可変容量コンデンサＣ２ｐ、Ｃ２ｎをリセットし、オペアンプＡの差動入力ノードＶｉｎ、Ｖｉｐを出力ノードＯＵＴＰ、ＯＵＴＮに短絡して基準電圧ＶＣＭＬとなるように制御するためのスイッチである。さらに、Φ１はスイッチＳ１，Ｓ３を切り替えるための信号、Φ２はスイッチＳ２を切り替えるための信号、２０はオペアンプＡのバイアス電圧を生成するバイアス回路、Ｉｒｅｆは基準電流、ＶＢはオペアンプＡのバイアス電圧である。
【０００４】
図７に示すＰＧＡ回路において、図８に示すように、Φ１がハイレベルのサンプリング期間と、Φ２がハイレベルのアンプ期間で電荷が保存されることから、サンプリングコンデンサＣ１ｐ、Ｃ１ｎの容量を等しくＣ１とし、増幅用可変容量コンデンサＣ２ｐ、Ｃ２ｎの容量を等しくＣ２としたとき、差動出力電圧ＯＵＴＰ−ＯＵＴＮは次式によって求められ、増幅用可変容量コンデンサＣ２の容量を切り替えることにより、ＰＧＡ回路の増幅率（利得）Ｇ＝Ｃ１／Ｃ２を変えることができる。
【０００５】
【数１】
2007019821.tif 000003
【０００６】
また、この時のフィードバック係数βＦは、次式のようになる。
【０００７】
【数２】
2007019821.tif 000004
【０００８】
図９は、上記ＰＧＡ回路に使用されるオペアンプＡの具体構成例を示す図である。オペアンプＡは、一般的なフォールデッドカスコード型オペアンプであり、差動入力ノードＶｉｐにゲートが接続されるトランジスタＱ２１と、差動入力ノードＶｉｎにゲートが接続されるトランジスタＱ２３と、バイアス電圧ＶＢ１がゲートに入力されるトランジスタＱ２２，Ｑ２４，Ｑ２８と、バイアス電圧ＶＢ２がゲートに入力されるトランジスタＱ２５，Ｑ２９と、バイアス電圧ＶＢ３がゲートに入力されるトランジスタＱ２６，Ｑ３０と、バイアス電圧ＶＣＭＦＢがゲートに入力されるトランジスタＱ２７，Ｑ３１とが図示したように接続されている。
【０００９】
図１０及び図１１は、図９に示すバイアス電圧ＶＢ１，ＶＢ２，ＶＢ３と、バイアス電圧ＶＣＭＦＢを生成するためのバイアス電圧ＶＢ４とを生成する、オペアンプＡのバイアス回路である。
図１０は、フォールデッドカスコード型オペアンプのバイアス回路の一般的な構成例を示す図である。このバイアス回路は、図示したように接続された定電流源Ｉｒｅｆ及びトランジスタＱ３２〜Ｑ４１によって構成されている。
【００１０】
図１１は、バイアス電圧ＶＣＭＦＢを生成するための一般的なスイッチトキャパシタ型コモンフィードバックの回路構成を示す図である。この回路は、図示したように接続されたコンデンサＣｓｐ，Ｃｆｐ，Ｃｓｎ，Ｃｆｎと、スイッチＳ１，Ｓ２とから構成されている。スイッチＳ１は上述した信号Φ１で駆動され、スイッチＳ２は上述した信号Φ２で駆動される。
【００１１】
次に、上記ＰＧＡ回路に使用されるオペアンプＡと、このオペアンプＡを使用したＰＧＡ回路の周波数特性を図１２に示す。
【００１２】
図１２において、オペアンプＡのユニティゲイン周波数ωＯＰは以下の式で表される。
【００１３】
【数３】
2007019821.tif 000005
【００１４】
ここで、ｇｍはオペアンプＡの入力段トランジスタの相互コンダクタンス、ＣＬはオペアンプＡの出力負荷を示す。また、入力段トランジスタの相互コンダクタンスｇｍは、
【００１５】
【数４】
2007019821.tif 000006
【００１６】
となり、バイアス電流Ｉに比例する。
【００１７】
以上のことから、上述したＰＧＡ回路の消費電流Ｉｄｉｓｓは、
【００１８】
【数５】
2007019821.tif 000007
【００１９】
となり、（１＋Ｇ）に比例することがわかる。ここで、ｆＰＧＡはクロック周波数である。従来、オペアンプＡのバイアス電流Ｉは、ＰＧＡ回路の最大利得ＧＭＡＸのときに、ＰＧＡ回路の必要帯域を満足するような値に設定されている。つまり、ＰＧＡ回路の消費電流Ｉｄｉｓｓは、
【００２０】
【数６】
2007019821.tif 000008
【００２１】
となっている。
【００２２】
アナログＰＧＡで全ての利得を制御する方法は、ディジタルＰＧＡと組み合わせて使用する方法に比べて、Ａ／Ｄ変換回路を低コストに、且つ低消費電力にすることができるとともに、高利得時のノイズも小さくできるという利点がある。しかしながら、要求される全ての利得範囲をアナログＰＧＡで制御すると、このアナログＰＧＡでの消費電力が増大するという問題点がある。スイッチトキャパシタ増幅器を用いたアナログＰＧＡにおいては、消費電流はオペアンプのバイアス電流に比例する。このバイアス電流は、ＰＧＡ回路の利得が小さい場合、それに合わせて小さくしても問題はない。しかし、従来では、ＰＧＡ回路の利得に関わらず、利得が最大のときに必要な値のバイアス電流をオペアンプに供給していたため、利得が最大以下になったときの消費電流が無駄になっていた。
【００２３】
ＰＧＡ回路については例えば特許文献１，２に記載されたものが知られている。
【特許文献１】特開２００２−１５８５８５号公報
【特許文献２】特開２００３−２４３９４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
本発明は、上記の事情に鑑みてなされたものであって、消費電流を抑制することのできるスイッチトキャパシタ型可変利得増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明に係るスイッチトキャパシタ型可変利得増幅回路は、容量可変のコンデンサと、前記コンデンサに接続される増幅器とを含み、前記コンデンサの容量に応じて利得が決定されるスイッチトキャパシタ型可変利得増幅回路であって、前記利得に応じて、前記増幅器に供給するバイアス電流を制御するバイアス電流制御手段を備える。
【００２６】
この構成により、周波数帯域を最適に制御して消費電流を抑制することのできるスイッチトキャパシタ型可変利得増幅回路を提供することができる。
【００２７】
また、本発明の一態様のスイッチトキャパシタ型可変利得増幅回路は、前記バイアス電流制御手段から供給される入力電流に基づいて前記増幅器のバイアス電圧を生成するバイアス電圧生成回路を備え、前記バイアス電流制御手段は、基準電流を入力とする第一のトランジスタと、前記第一のトランジスタと共にそれぞれカレントミラー回路を構成し、ソースが接地され、ドレインが前記バイアス電圧生成回路の入力に接続可能な複数の第二のトランジスタと、前記バイアス電圧生成回路の入力に前記ドレインが接続される前記第二のトランジスタの数を、前記利得に応じて切り替えるためのスイッチとを備える。
【発明の効果】
【００２８】
本発明によれば、消費電流を抑制したスイッチトキャパシタ型可変利得増幅回路を提供できる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明に係るスイッチトキャパシタ型可変利得増幅回路（以下、ＰＧＡ回路という）の実施形態について、図面を用いて説明する。図１は、本実施形態を説明するためのＰＧＡ回路の概略構成を示す図である。
【００３０】
図１に示すＰＧＡ回路は、図７に示すＰＧＡ回路において、バイアス回路１０をバイアス回路２０に変更した以外は、図７と同様の構成である。図１に示す記号ＧａｉｎはＰＧＡ回路の利得制御信号である。バイアス回路２０は、ＰＧＡ回路の利得に応じて、オペアンプＡ（特許請求の範囲の増幅器に該当）のバイアス電流を制御する機能を有する。以下の説明では、コンデンサＣ１ｐ，Ｃ１ｎの容量をそれぞれＣ１とし、コンデンサＣ２ｐ，Ｃ２ｎの容量をそれぞれＣ２とする。
【００３１】
図２は、図１に示すコンデンサＣ２ｐ（Ｃ２ｎ）の回路構成例を示す図である。
図２において、容量可変のコンデンサＣ２ｐ（Ｃ２ｎ）は、一端がオペアンプＡの出力端子ＯＵＴＰ（ＯＵＴＮ）に接続された、容量がＣ１／２、Ｃ１／４、Ｃ１／８、Ｃ１／１６、Ｃ１／３２、Ｃ１／６４、Ｃ１／６４からなる７個の重み付けされたコンデンサＣ１１〜Ｃ１７と、コモン端子がコンデンサＣ１１〜Ｃ１７の他端に接続されるとともに、メーク接点がオペアンプＡの入力端子Ｖiｎ（Ｖiｐ）に接続され、ブレーク接点がオペアンプＡの出力端子ＯＵＴＰ（ＯＵＴＮ）に接続された６個のトランスファスイッチＳ１１〜Ｓ１６から構成される。そして、このトランスファスイッチＳ１１〜Ｓ１６は、制御信号Ｇａｉｎ[Ｘ]が０のとき、メーク接点が閉じてコンデンサＣ１１〜Ｃ１７の他端をオペアンプＡの入力端子Ｖiｎ（Ｖiｐ）に接続し、制御信号Ｇａiｎ[Ｘ]が１のとき、ブレーク接点が閉じてオペアンプＡの出力端子ＯＵＴＰ（ＯＵＴＮ）に接続する。
【００３２】
スイッチＳ１１は、制御信号Ｇａｉｎ［５］に応じて切り替わる。スイッチＳ１２は、制御信号Ｇａｉｎ［４］に応じて切り替わる。スイッチＳ１３は、制御信号Ｇａｉｎ［３］に応じて切り替わる。スイッチＳ１４は、制御信号Ｇａｉｎ［２］に応じて切り替わる。スイッチＳ１５は、制御信号Ｇａｉｎ［１］に応じて切り替わる。スイッチＳ１６は、制御信号Ｇａｉｎ［０］に応じて切り替わる。
【００３３】
制御信号Ｇａｉｎ［Ｘ］と可変容量コンデンサＣ２の容量の関係は図３の表に示す通りである。但し、この例では表にない制御信号の組み合わせは、入力されないものとする。図３に示すように制御信号を変えることで、コンデンサＣ２ｐ（Ｃ２ｎ）の容量を変更することができ、その結果、ＰＧＡ回路の利得Ｇ（＝Ｃ１／Ｃ２）を変更することができる。
【００３４】
通常、オペアンプＡの入力段トランジスタの相互コンダクタンスｇｍは、ＰＧＡ回路の利得が最大であるＧＭＡＸのときに、ＰＧＡ回路の必要帯域を満足できるような値に設定される。つまり、オペアンプＡの入力段トランジスタの相互コンダクタンスｇｍは、次の関係を満足するように設計される。
【００３５】
【数７】
2007019821.tif 000009
但し、ＣＬはオペアンプＡの出力負荷、ωＰＧＡはＰＧＡ回路の必要帯域
【００３６】
そのため、ＰＧＡ回路の利得がＧＭＡＸよりも小さい場合には、オペアンプＡの入力段トランジスタの相互コンダクタンスｇｍは不必要に大きくなっている。ＰＧＡ回路の利得が最大でない値Ｇの場合に必要なオペアンプＡの入力段トランジスタの相互コンダクタンスｇｍ（Ｇ）は、
【００３７】
【数８】
2007019821.tif 000010
【００３８】
であるので、ＰＧＡ回路の利得がＧＭＡＸのときの相互コンダクタンスｇｍとの比は、次のようになる。
【００３９】
【数９】
2007019821.tif 000011
【００４０】
オペアンプＡの入力段トランジスタの相互コンダクタンスｇｍは、トランジスタが弱反転領域にある場合には、
【００４１】
【数１０】
2007019821.tif 000012
但し、ＩはオペアンプＡのバイアス電流、ＶＴ＝ｋＴ／ｑ、ｋはボルツマン定数（１．３８×１０―２３Ｊ／Ｋ）、Ｔは絶対温度、ｑは電子の電荷（１．６×１０―１９ＣＪ）
【００４２】
の関係があるので、バイアス電流Ｉを制限してもＰＧＡ回路の利得Ｇに必要最低限の相互コンダクタンスｇｍ（Ｇ）を得ることができる。よって、
【００４３】
【数１１】
2007019821.tif 000013
ここで、ＩＭＡＸは利得ＧＭＡＸのときに最低限必要なバイアス電流、Ｉ（Ｇ）は利得Ｇのときに最低限必要なバイアス電流
【００４４】
以上より、最大利得ＧＭＡＸよりも利得が小さいほどバイアス電流Ｉを小さくしてもよいことがわかる。本実施形態のＰＧＡ回路では、その利得を最大値の６４から最小値の１まで変えることができるため、数１１の式に基づくと、図３に示すように、バイアス電流Ｉを、その最大値を１とした場合に、最大値の１／３２まで低減して良いことがわかる。
【００４５】
次に、ＰＧＡ回路の利得に応じてオペアンプＡのバイアス電流を制御するためのバイアス回路２０の具体例を図４に示す。
図４に示すバイアス回路２０は、オペアンプＡのバイアス電圧ＶＢ１，ＶＢ２，ＶＢ３と、バイアス電圧ＶＣＭＦＢを生成するためのバイアス電圧ＶＢ４とを生成するバイアス電圧生成回路１００と、バイアス電圧生成回路１００に供給する入力電流を制御して、オペアンプＡに供給されるバイアス電流を制御するバイアス電流制御回路２００とを備える。又、図示していないが、バイアス回路２０には、バイアス電圧ＶＢ４からバイアス電圧ＶＣＭＦＢを生成するための図１１に示したような一般的なスイッチトキャパシタ型コモンフィードバック回路も含まれる。
【００４６】
バイアス電圧生成回路１００は、バイアス電流制御回路２００から供給される入力電流に基づいて、バイアス電圧ＶＢ１，ＶＢ２，ＶＢ３，ＶＢ４を生成する回路であり、図示したように接続されたトランジスタＱ８〜Ｑ２０によって構成される。トランジスタＱ８のドレインにはバイアス電流制御回路２００の出力電流が上記入力電流として入力される。
【００４７】
バイアス電流制御回路２００は、基準電流Ｉｒｅｆがドレイン及びゲートに供給されるトランジスタＱ１（特許請求の範囲の第一のトランジスタに該当）と、トランジスタＱ１とゲートが共通化され、トランジスタＱ１と共にそれぞれカレントミラー回路を構成するソース接地された複数のトランジスタＱ２〜Ｑ７（特許請求の範囲の第二のトランジスタに該当）と、トランジスタＱ２〜Ｑ６の各々のドレインとバイアス電圧生成回路１００の入力であるトランジスタＱ８のドレインとの間に接続され、上述した制御信号Ｇａｉｎ[Ｘ]に応じて開閉するスイッチＳ２１〜Ｓ２５とから構成される。
【００４８】
スイッチＳ２１は、制御信号Ｇａｉｎ［０］に応じて開閉する。スイッチＳ２２は、制御信号Ｇａｉｎ［２］に応じて開閉する。スイッチＳ２３は、制御信号Ｇａｉｎ［３］に応じて開閉する。スイッチＳ２４は、制御信号Ｇａｉｎ［４］に応じて開閉する。スイッチＳ２５は、制御信号Ｇａｉｎ［５］に応じて開閉する。なお、スイッチＳ２１〜Ｓ２５は、制御信号が０の期間にオン、１の期間にオフするものとする。
【００４９】
基準電流Ｉｒｅｆの値を１とすると、スイッチＳ２１〜Ｓ２５を各々閉じた状態で、トランジスタＱ２のドレインには１／２の電流が流れ、トランジスタＱ３のドレインには１／４の電流が流れ、トランジスタＱ４のドレインには１／８の電流が流れ、トランジスタＱ５のドレインには１／１６の電流が流れ、トランジスタＱ６のドレインには１／３２の電流が流れ、トランジスタＱ７のドレインには１／３２の電流が流れるように、トランジスタＱ２〜Ｑ７は各々設計されている。
【００５０】
このような回路構成により、トランジスタＱ８に入力する入力電流の値をＰＧＡ回路の利得に応じて１〜１／３２までの間で変更することができる。この入力電流が変化すると、バイアス電圧生成回路１００で生成されるバイアス電圧ＶＢ１〜ＶＢ４も変化するため、オペアンプＡのバイアス電流も変化することになる。このため、バイアス回路２０によれば、ＰＧＡ回路の利得に応じて、オペアンプＡのバイアス電流を制御することが可能である。
【００５１】
図５は、ＰＧＡ回路の利得とバイアス電流の関係を示す表である。但し、この例では表にない制御信号の組み合わせは入力されないものとする。図５に示したような制御信号を切り替えて入力することで、ＰＧＡ回路の利得Ｇが最大値から小さくなるほど、オペアンプＡのバイアス電流を最大値から小さくしていくことができる。従来では、ＰＧＡ回路の利得Ｇの値によらずバイアス電流を常に１に設定していたため、消費電流が無駄に多くなっていたが、本実施形態によれば、無駄な消費電流を抑制することができる。
【００５２】
又、利得に応じてバイアス電流を制御することで、ＰＧＡ回路の帯域ωＰＧＡを利得によらず一定に制限することができるという利点もある。図６は、利得に応じてバイアス電流を制御した本実施形態のＰＧＡ回路の周波数特性を示す図である。図６に示したように、利得が変化しても、その帯域ωＰＧＡは一定であり、これにより、不必要な高周波ノイズを低減することができる。
【００５３】
次に、以上のように構成されたＰＧＡ回路の動作について説明する。
【００５４】
信号Φ１がハイレベルとなるサンプリング期間において、スイッチＳ１がオンしてサンプリングコンデンサＣ１ｐ、Ｃ１ｎに電荷が蓄積され、同時にスイッチＳ３がオンして増幅用可変容量コンデンサＣ２ｐ、Ｃ２ｎに蓄積されていた電荷が放電される。
【００５５】
次いで、信号Φ２がハイレベルとなるアンプ期間において、スイッチＳ１、Ｓ３がオフするとともに、スイッチＳ２がオンしてサンプリングコンデンサコンデンサＣ１ｐ、Ｃ１ｎの入力端が短絡し、蓄積されていた差分電荷がオペアンプＡの出力端子へ転送されて、サンプリングコンデンサＣ１ｐ、Ｃ１ｎの容量と、増幅用可変容量コンデンサＣ２ｐ、Ｃ２ｎの容量比に応じて増幅された信号が出力される。
【００５６】
以上説明したように、本実施形態のＰＧＡ回路によれば、その利得に応じてオペアンプＡのバイアス電流を制御することができるため、周波数帯域を最適に制御して消費電流の増大を抑制することができるとともに、高周波ノイズを低減することが可能となる。
【図面の簡単な説明】
【００５７】
【図１】本実施形態を説明するためのＰＧＡ回路の概略構成を示す図
【図２】図１に示す可変容量コンデンサの回路構成例を示す図
【図３】Ｇａｉｎ制御信号と可変容量コンデンサの容量の関係を示す図
【図４】図１に示すバイアス回路の回路構成例を示す図
【図５】図１に示すＰＧＡ回路の利得と、オペアンプのバイアス電流との関係を示す図
【図６】本発明の実施形態に係るスイッチトキャパシタ型可変利得増幅回路の周波数特性を示す図
【図７】従来のスイッチトキャパシタ型アナログＰＧＡ回路の概略構成を示す図
【図８】従来のＰＧＡ回路におけるクロック信号の波形を示す図
【図９】従来のＰＧＡ回路に使用されるオペアンプの回路構成を示す図
【図１０】図９に示すオペアンプのバイアス回路の回路構成を示す図
【図１１】スイッチトキャパシタ型コモンモードフィードバックの回路構成を示す図
【図１２】従来のＰＧＡ回路の周波数特性を示す図
【符号の説明】
【００５８】
１０，２０  バイアス回路
Ａ  オペアンプ
Ｃ１ｐ、Ｃ１ｎ  サンプリングコンデンサ
Ｃ２ｐ、Ｃ２ｎ  増幅用可変容量コンデンサ
Ｑ１〜Ｑ１１  トランジスタ
Ｓ１〜Ｓ３  スイッチ
【図１】
2007019821.tif 000014
【図２】
2007019821.tif 000015
【図３】
2007019821.tif 000016
【図４】
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【図５】
2007019821.tif 000018
【図６】
2007019821.tif 000019
【図７】
2007019821.tif 000020
【図８】
2007019821.tif 000021
【図９】
2007019821.tif 000022
【図１０】
2007019821.tif 000023
【図１１】
2007019821.tif 000024
【図１２】
2007019821.tif 000025