(57)【要約】【課題】整列マーク膜を備える半導体素子及びその製造方法を提供する。【解決手段】半導体基板上のパッド電極膜と、半導体基板上に形成され、組立工程の整列キーとして利用される整列マーク膜と、半導体基板上に形成され、パッド電極膜の上部の少なくとも一部分及び整列マーク膜の上部の少なくとも一部分をそれぞれ露出するパッシベーション膜と、パッシベーション膜の少なくとも一部分を覆い、パッシベーション膜から露出されたパッド電極膜の上部を露出し、パッシベーション膜から露出された整列マーク膜を覆っている透光性保護膜と、を備える半導体素子である。【選択図】図３
2007142436.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上のパッド電極膜と、
前記半導体基板上に形成され、組立工程の整列キーとして利用される整列マーク膜と、
前記半導体基板上に形成され、前記パッド電極膜の上部の少なくとも一部分及び前記整列マーク膜の上部の少なくとも一部分をそれぞれ露出するパッシベーション膜と、
前記パッシベーション膜の少なくとも一部分を覆い、前記パッシベーション膜から露出された前記パッド電極膜の上部を露出し、前記パッシベーション膜から露出された前記整列マーク膜を覆っている透光性保護膜と、を備えることを特徴とする半導体素子。
【請求項２】
前記パッド電極膜及び前記整列マーク膜は、同じ物質で形成されたことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記パッド電極膜は、障壁金属膜、前記障壁金属膜上の配線金属膜及び前記配線金属膜上のキャッピング金属膜を含み、前記キャッピング金属膜は、前記配線金属膜の少なくとも一部分を露出することを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記整列マーク膜は、障壁金属膜、前記障壁金属膜上の配線金属膜及び前記配線金属膜上のキャッピング金属膜をさらに含み、前記キャッピング金属膜は、前記配線金属膜の少なくとも一部分を露出することを特徴とする請求項２に記載の半導体素子。
【請求項５】
前記パッシベーション膜は、前記パッド電極膜のキャッピング金属膜から露出された配線金属膜を露出することを特徴とする請求項３に記載の半導体素子。
【請求項６】
前記パッシベーション膜及び前記透光性保護膜から露出された前記パッド電極膜の配線金属膜上のバンプをさらに備えることを特徴とする請求項５に記載の半導体素子。
【請求項７】
前記パッド電極膜の配線金属膜と前記バンプとの間、及び前記バンプと前記パッシベーション膜との間にそれぞれ介在された第２障壁金属膜をさらに備えることを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記透光性保護膜は、ポリイミド膜を備えることを特徴とする請求項１に記載の半導体素子。
【請求項９】
前記整列マーク膜は、“＋”型、“Ｔ”型または“Ｌ”型平面構造を含むことを特徴とする請求項１に記載の半導体素子。
【請求項１０】
半導体基板上の層間絶縁膜と、
前記層間絶縁膜上に形成されたパッド電極膜と、
前記層間絶縁膜上に形成され、組立工程の整列キーとして利用される整列マーク膜と、
前記層間絶縁膜上に形成され、前記パッド電極膜の上部の少なくとも一部分及び前記整列マーク膜の上部の少なくとも一部分をそれぞれ露出するパッシベーション膜と、
前記パッシベーション膜の少なくとも一部分を覆い、前記パッシベーション膜から露出された前記パッド電極膜の上部を露出し、前記パッシベーション膜から露出された前記整列マーク膜を覆っているポリイミド膜と、
前記パッシベーション膜及びポリイミド膜から露出された前記パッド電極膜上のバンプと、を備えることを特徴とする半導体素子。
【請求項１１】
前記パッド電極膜と前記バンプとの間、及び前記バンプと前記パッシベーション膜との間にそれぞれ介在された第２障壁金属膜をさらに備えることを特徴とする請求項１０に記載の半導体素子。
【請求項１２】
前記パッド電極膜及び前記整列マーク膜は、同じ物質で形成されたことを特徴とする請求項１０に記載の半導体素子。
【請求項１３】
前記パッド電極膜及び前記整列マーク膜は、障壁金属膜、前記障壁金属膜上の配線金属膜及び前記配線金属膜上のキャッピング金属膜をそれぞれ含み、前記パッド電極膜及び前記整列マーク膜の前記キャッピング金属膜は、前記配線金属膜の少なくとも一部分をそれぞれ露出することを特徴とする請求項１２に記載の半導体素子。
【請求項１４】
前記整列マーク膜は、“＋”型、“Ｔ”型または“Ｌ”型平面構造を含むことを特徴とする請求項１０に記載の半導体素子。
【請求項１５】
半導体基板上にパッド電極膜及び組立工程の整列キーとして利用される整列マーク膜を形成する工程と、
前記半導体基板上に前記パッド電極膜の上部の少なくとも一部分及び前記整列マーク膜の上部の少なくとも一部分をそれぞれ露出するパッシベーション膜を形成する工程と、
前記パッシベーション膜が形成された結果物上に、前記パッシベーション膜から露出された前記パッド電極膜の上部を露出し、前記パッシベーション膜から露出された前記整列マーク膜を覆っている透光性保護膜を形成する工程と、を含むことを特徴とする半導体素子の製造方法。
【請求項１６】
前記パッド電極膜及び前記整列マーク膜を形成する工程は、
前記半導体基板上に障壁金属層を形成する工程と、
前記障壁金属層上に配線金属層を形成する工程と、
前記配線金属層上にキャッピング金属層を形成する工程と、
前記障壁金属層、前記配線金属層及び前記キャッピング金属層をパターニングして、前記障壁金属膜、配線金属膜及びキャッピング金属膜を備えるパッド電極膜を形成すると同時に、前記障壁金属膜、配線金属膜及びキャッピング金属膜を備える整列マーク膜を形成する工程と、を含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記透光性保護膜の形成前に、前記パッド電極膜及び前記整列マーク膜のキャッピング金属膜の所定部分を除去して前記配線金属膜を露出する工程をさらに含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記パッシベーション膜及び前記透光性保護膜から露出された前記パッド電極膜上にバンプを形成する工程をさらに含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１９】
前記透光性保護膜が形成された結果物上に第２障壁金属層を形成する工程と、
前記第２障壁金属層上に、少なくとも前記透光性保護膜から露出された前記パッド電極膜上の前記第２障壁金属層を露出するマスク膜を形成する工程と、
前記マスク膜から露出された前記第２障壁金属層上にバンプを形成する工程と、
前記マスク膜を除去する工程と、
前記バンプから露出された前記第２障壁金属層をエッチングして第２障壁金属膜を形成する工程と、をさらに含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項２０】
前記バンプを形成する工程は、メッキを利用することを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項２１】
前記透光性保護膜は、ポリイミド膜を備えることを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項２２】
前記整列マーク膜は、“＋”型、“Ｔ”型または“Ｌ”型平面構造を含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、特に、半導体チップの実装工程の整列キーとして利用される整列マークを有する半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子は、半導体基板上に形成された後、外部装置と連結され、外部環境から保護されるために適切な形態に組立てられ、かつパッケージングされる。特に、半導体素子は、外部装置との連結のための入出力端子として利用されるパッド電極膜及び組立工程で整列キーとして利用される整列マークを有する。例えば、液晶ディスプレイ素子（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）の駆動素子として利用される半導体素子は、ガラス基板上に組立てられる。このような組立方式は、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式と呼ばれる。
【０００３】
ＣＯＧ組立方式において、半導体素子は、整列マークを利用してガラス基板に整列されうる。例えば、ＣＯＧ組立方式については、特許文献１の“ＣＯＧ用パネル構造”を参照できる。しかし、従来において、半導体素子の整列マーク構造は、製造工程での工程変化によって、以後整列のエラーを発生させうる。
【０００４】
図１は、従来の整列マークの構造を有する半導体素子を示す断面図である。
【０００５】
図１を参照すれば、整列マーク膜５５は、半導体基板５０上に形成され、パッシベーション膜６０で取り囲まれている。パッシベーション膜６０上には、半導体素子の保護のためにポリイミド膜７０が形成される。ポリイミド膜７０は、整列マーク膜５５上のパッシベーション膜６０を露出するようにパターニングされている。通常、整列マーク膜５５は、素子分離用絶縁膜で形成されたフィールド領域（図示せず）で取り囲まれている。
【０００６】
したがって、光学整列装置は、フィールド領域と整列マーク膜５５との色相差を認識でき、このような色相差を利用して半導体素子を整列させうる。しかし、半導体素子による整列マーク膜５５上のパッシベーション膜６０の厚さ（ｈ）の偏差は、整列マーク膜５５の色相を変え、このような整列マーク膜５５の色相差は、半導体素子の整列のエラーを誘発しうる。それは、光学整列装置は、フィールド領域と整列マーク膜５５の基準範囲との色相差を基準として整列を進めるため、その基準範囲を逸脱した半導体素子に対しては、整列作業を進められないためである。
【０００７】
パッシベーション膜６０は、その厚さ（ｈ）の偏差によって色相差が大きく変わる。したがって、パッシベーション膜６０の厚さ（ｈ）の調節を通じて色相差を調節することは非常に難しい。これにより、パッシベーション膜６０が通常許容される工程マージン範囲内にある場合にも、半導体素子の整列のエラーが発生する恐れがある。
【特許文献１】韓国特許第０２５８７１９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする技術的課題は、前記問題点を克服するために案出されたものであって、組立工程で整列のエラーを減らせる半導体素子を提供することである。
【０００９】
本発明が解決しようとする他の技術的課題は、組立工程で整列のエラーを減らせ、経済性のある半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
前記課題を達成するための本発明の一態様による半導体素子は、入出力端子として利用される半導体基板上のパッド電極膜を備える。組立工程の整列キーとして利用される整列マーク膜は、前記半導体基板上に形成される。パッシベーション膜は、前記半導体基板上に形成され、前記パッド電極膜の上部の少なくとも一部分及び前記整列マーク膜の上部の少なくとも一部分をそれぞれ露出する。透光性保護膜は、前記パッシベーション膜の少なくとも一部分を覆い、前記パッシベーション膜から露出された前記パッド電極膜の上部を露出し、前記パッシベーション膜から露出された前記整列マーク膜を覆っている。
【００１１】
前記本発明の一側面によれば、前記パッド電極膜及び前記整列マーク膜は、同じ物質で形成されうる。例えば、前記パッド電極膜は、障壁金属膜、前記障壁金属膜上の配線金属膜及び前記配線金属膜上のキャッピング金属膜を含み、前記キャッピング金属膜は、前記配線金属膜の少なくとも一部分を露出できる。前記整列マーク膜は、障壁金属膜、前記障壁金属膜上の配線金属膜及び前記配線金属膜上のキャッピング金属膜をさらに含み、前記キャッピング金属膜は、前記配線金属膜の少なくとも一部分を露出できる。
【００１２】
前記本発明の他の側面によれば、前記半導体素子は、前記パッシベーション膜及び前記透光性保護膜から露出された前記パッド電極膜の配線金属膜上のバンプをさらに含みうる。さらに、前記半導体素子は、前記パッド電極膜の配線金属膜と前記バンプとの間、及び前記バンプと前記パッシベーション膜との間にそれぞれ介在された第２障壁金属膜をさらに含みうる。
【００１３】
前記課題を達成するための本発明の他の態様による半導体素子は、半導体基板上の層間絶縁膜を備える。入出力端子として利用されるパッド電極膜は、前記層間絶縁膜上に形成される。組立工程の整列キーとして利用される整列マーク膜は、前記層間絶縁膜上に形成される。パッシベーション膜は、前記層間絶縁膜上に形成され、前記パッド電極膜の上部の少なくとも一部分及び前記整列マーク膜の上部の少なくとも一部分をそれぞれ露出する。ポリイミド膜は、前記パッシベーション膜の少なくとも一部分を覆い、前記パッシベーション膜から露出された前記パッド電極膜の上部を露出し、前記パッシベーション膜から露出された前記整列マーク膜部分を覆っている。バンプは、前記パッシベーション膜及びポリイミド膜から露出された前記パッド電極膜上に提供される。
【００１４】
前記他の課題を達成するための本発明の一態様による半導体素子の製造方法によれば、半導体基板上に入出力端子として利用されるパッド電極膜及び組立工程の整列キーとして利用される整列マーク膜を形成する。前記半導体基板上に前記パッド電極膜の上部の少なくとも一部分及び前記整列マーク膜の上部の少なくとも一部分をそれぞれ露出するパッシベーション膜を形成する。前記パッシベーション膜が形成された結果物上に、前記パッシベーション膜から露出された前記パッド電極膜の上部を露出し、前記パッシベーション膜から露出された前記整列マーク膜を覆っている透光性保護膜を形成する。
【００１５】
前記本発明の一側面によれば、前記半導体素子の製造方法は、前記パッシベーション膜及び前記透光性保護膜から露出された前記パッド電極膜上にバンプを形成する工程をさらに含みうる。前記バンプは、メッキを利用して形成されうる。
【発明の効果】
【００１６】
本発明による半導体素子によれば、透光性保護膜の形成工程において、工程変化によってその厚さが変化されても、整列マーク膜の色相は一定に維持されうる。すなわち、フィールド領域と整列マーク膜との色相差が一定に維持されうる。これにより、光整列装置は、透光性保護膜の厚さが若干異なっても、半導体素子をエラーなしに整列させうる。例えば、ＣＯＧ方式の組立工程で、半導体素子及びガラス基板は、整列マーク膜を利用してエラーなしに整列されうる。
【００１７】
本発明による半導体素子の製造方法によれば、第２障壁金属層の一部分の除去工程の間に、透光性保護膜は、整列マーク膜を保護するエッチングマスクの役割を行える。これにより、第２障壁金属層の一部分の除去工程が簡素化され、整列マーク膜の一部分の損傷が防止されうる。
【発明を実施するための最良の形態】
【００１８】
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、後述する実施形態に限定されず、異なる多様な形態で具現され、単に本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面で、構成要素は、説明の便宜のためにそのサイズが誇張されうる。
【００１９】
［構造］
図２は、本発明の実施形態による半導体素子を示す平面図であり、図３は、図２の半導体素子のＩＩＩ−ＩＩＩ’線で切り取った断面図である。本発明の実施形態による半導体素子は、ＬＣＤの駆動素子を含みうるが、これに制限されるものではない。例えば、本発明の実施形態による半導体素子は、ＣＯＧ方式の組立用半導体素子を含みうる。
【００２０】
図２を参照すれば、本発明の実施形態による半導体素子は、少なくとも一つ以上の整列マーク膜１３５，１３６，１３７，１３８及び少なくとも一つ以上のバンプ１７０を含みうる。整列マーク膜１３５，１３６，１３７，１３８は、半導体素子の組立工程で整列キーとして利用されうる。整列マーク膜１３５，１３６，１３７，１３８は、透光性保護膜１５０で覆われている。バンプ１７０は、半導体素子と外部装置（図示せず）との連結を助ける役割を行える。例えば、バンプ１７０は、ソルダーバンプでありうる。整列マーク膜１３５，１３６，１３７，１３８は、素子分離用絶縁膜で形成されたフィールド領域（図示せず）によって取り囲まれうる。
【００２１】
図２に示された整列マーク膜１３５，１３６，１３７，１３８の数及びバンプ１７０の数は、例示的なものであり、当業者によって適切な数が選択されうる。整列マーク膜１３５，１３６，１３７，１３８は、“＋”型、“Ｔ”型、“Ｌ”型または反転した“Ｌ”型の平面構造を含みうる。しかし、整列マーク膜１３５，１３６，１３７，１３８の形状は、例示的なものであり、光学整列装置で認識されうる多様な形状を含みうる。以下では、整列マーク膜１３５を例として説明する。
【００２２】
図３を参照すれば、バンプ１７０は、その下部のパッド電極膜１３０と電気的に連結される。パッド電極膜１３０及び整列マーク膜１３５は、半導体基板１０５上の層間絶縁膜１１０上に形成されうる。パッド電極膜１３０は、半導体基板１０５内または半導体基板１０５上の単位素子（図示せず）と電気的に連結され、これにより、単位素子に対する入出力端子の役割を行える。例えば、単位素子は、トランジスタまたはキャパシタ構造（図示せず）を含みうる。
【００２３】
半導体素子は、半導体基板１０５上に形成され、単位素子と連結された複数の配線電極膜（図示せず）をさらに含みうる。例えば、層間絶縁膜１１０は、複数の絶縁膜の積層構造を含み、複数の配線電極膜は、複数の絶縁膜上にそれぞれ形成することもできる。この場合、パッド電極膜１３０は、配線電極膜のうち何れか一つ以上と電気的に連結されうる。例えば、層間絶縁膜１１０は、シリコン酸化膜またはシリコン窒化膜を含みうる。
【００２４】
例えば、パッド電極膜１３０及び整列マーク膜１３５は、同じ物質で形成されうる。さらに具体的には、例えば、パッド電極膜１３０は、障壁金属膜１１５ａ、配線金属膜１２０ａ及びキャッピング金属膜１２５ａを含み、整列マーク膜１３５は、障壁金属膜１１５ｂ、配線金属膜１２０ｂ及びキャッピング金属膜１２５ｂを含みうる。障壁金属膜１１５ａ，１１５ｂは、層間絶縁膜１１０上に同じ物質でそれぞれ形成されうる。配線金属膜１２０ａ，１２０ｂは、障壁金属膜１１５ａ，１１５ｂ上にそれぞれ同じ物質で形成されうる。キャッピング金属膜１２５ａ，１２５ｂは、配線金属膜１２０ａ，１２０ｂ上にそれぞれ同じ物質で形成されうる。
【００２５】
例えば、障壁金属膜１１５ａ，１１５ｂは、チタン膜、タンタル膜、チタン窒化膜、タンタル窒化膜、またはこれらが二つ以上積層された複合膜を含みうる。配線金属膜１２０ａ，１２０ｂは、電気抵抗の低いアルミニウム膜または銅膜を含みうる。キャッピング金属膜１２５ａ，１２５ｂは、チタン膜、タンタル膜、チタン窒化膜、タンタル窒化膜、またはこれらが二つ以上積層された複合膜を含みうる。キャッピング金属膜１２５ａ，１２５ｂは、配線金属膜１２０ａ，１２０ｂのパターニング時に反射防止膜として使うこともできる。
【００２６】
キャッピング金属膜１２５ａ，１２５ｂは、配線金属膜１２０ａ，１２０ｂの少なくとも一部分１２２ａ，１２２ｂをそれぞれ露出するようにパターニングされうる。しかし、本発明の他の実施形態において、キャッピング金属膜１２５ａ，１２５ｂは、配線金属膜１２０ａ，１２０ｂの上部を覆っている。本発明のさらに他の実施形態において、パッド電極膜１３０及び整列マーク膜１３５は、複数の金属膜（図示せず）をさらに備えることもでき、または一つの金属膜で形成することもできる。
【００２７】
パッシベーション膜１４０は、層間絶縁膜１１０上に形成され、パッド電極膜１３０の上部の少なくとも一部分１２２ａ及び整列マーク膜１３５の上部の少なくとも一部分１２２ｂをそれぞれ露出できる。例えば、パッシベーション膜１４０は、ホール１４６，１４８を含み、ホール１４６によってパッド電極膜１３０の一部分１２２ａが露出され、他のホール１４８によって整列マーク膜１３５の一部分１２２ｂが露出されうる。
【００２８】
さらに具体的には、ホール１４６，１４８は、キャッピング金属膜１２５ａ，１２５ｂの内部に拡張され、ホール１４６，１４８によって配線金属膜１２０ａ，１２０ｂがパッシベーション膜１４０及びキャッピング金属膜１２５ａ，１２５ｂから露出されうる。パッド電極膜１３０及び整列マーク膜１３５の側壁は、パッシベーション膜１４０によって取り囲まれうる。例えば、パッシベーション膜１４０は、シリコン窒化膜またはシリコン酸化膜を含みうる。パッシベーション膜１４０は、例えば、半導体基板１０５内または半導体基板１０５上の単位素子を水分から保護する役割を行える。
【００２９】
透光性保護膜１５０は、パッシベーション膜１４０の少なくとも一部分を覆うように形成される。例えば、透光性保護膜１５０は、整列マーク膜１３５の上部の一部分１２２ｂを覆い、パッド電極膜１３０の上部の一部分１２２ａを露出できる。さらに具体的には、例えば、透光性保護膜１５０は、ホール１５４を含み、ホール１５４によってパッド電極膜１３０の上部の一部分１２２ａ及びその周辺のパッシベーション膜１４０の一部分が露出されうる。
【００３０】
透光性保護膜１５０は、その下部の半導体素子の構造を外部環境、例えば、物理的衝撃または水分のような化学的侵入から保護する役割を行える。例えば、透光性保護膜１５０は、感光性または非感光性ポリイミド膜、または透光性保護膜１５０は、シリコンゴム系列、エポキシ系列またはウレタン系列の絶縁膜をさらに備えることもできる。
【００３１】
パッシベーション膜１４０の厚さ変化は、整列マーク膜１３５の色相を変化させうる一方、透光性保護膜１５０の厚さ（ｄ）変化は、上方から見た整列マーク膜１３５の色相をほとんど変化させない。これにより、透光性保護膜１５０の形成工程で、工程変化によってその厚さ（ｄ）が変化されても、整列マーク膜１３５の色相は、一定に維持されうる。すなわち、フィールド領域と整列マーク膜１３５との色相差が一定に維持されうる。したがって、光整列装置は、透光性保護膜１５０の厚さ（ｄ）が若干異なっても、半導体素子をエラーなしに整列させうる。
【００３２】
特に、キャッピング金属膜１２５ｂから配線金属膜１２０ｂの上部１２２ｂが露出された場合、フィールド領域と整列マーク膜１３５との色相差がかなり維持されうる。しかし、本発明の他の実施形態において、キャッピング金属膜１２５ｂが配線金属膜１２０ｂの上部１２２ｂを覆っていることも可能であり、この場合にも、フィールド領域と整列マーク膜１３５との色相差は、ある程度維持されうる。
【００３３】
バンプ１７０は、パッシベーション膜１４０及び透光性保護膜１５０から露出されたパッド電極膜１３０の上部１２２ａに形成される。例えば、バンプ１７０は、パッシベーション膜１４０のホール１４６を埋め込み、パッシベーション膜１４０上に所定幅ほど拡張され、透光性保護膜１５０上に延びうる。バンプ１７０は、配線金属膜１２０ａの上部１２２ａと直接接触されうる。しかし、本発明の他の実施形態において、バンプ１７０は、キャッピング金属膜１２５ａと直接接触させることもできる。
【００３４】
例えば、透光性保護膜１５０上に露出されたバンプ１７０は、ＣＯＧ方式の組立工程でガラス基板との接続部位として利用されうる。バンプ１７０は、例えば、金（Ａｕ）膜を含みうる。バンプ１７０と配線金属膜１２０ａの上部１２２ａとの間、及びバンプ１７０とパッシベーション膜１４０との間には、第２障壁金属膜１６０が介在されうる。例えば、第２障壁金属膜１６０は、銅及びニッケルの合金膜を含み、第２障壁金属膜１６０と配線金属膜１２０ａとの相互拡散を防止しうる。
【００３５】
しかし、本発明の他の実施形態において、半導体素子がＣＯＧ方式で組立てられないならば、バンプ１７０は、省略されてもよい。例えば、他の導電性連結膜、例えば導電性ワイヤを利用してパッド電極膜１３０及び外部装置を連結することもできる。
【００３６】
［製造方法］
以下、図４ないし図１１を参照して、本発明の実施形態による半導体素子の製造方法を説明する。
【００３７】
図４を参照すれば、半導体基板１０５上に層間絶縁膜１１０を形成し、層間絶縁膜１１０上に予備パッド電極膜１３０’及び予備整列マーク膜１３５’を形成する。予備パッド電極膜１３０’及び予備整列マーク膜１３５’は、障壁金属膜１１５ａ，１１５ｂ、配線金属膜１２０ａ，１２０ｂ及び予備キャッピング金属膜１２５ａ’，１２５ｂ’を含みうる。
【００３８】
例えば、層間絶縁膜１１０上に障壁金属層（図示せず）、配線金属層（図示せず）及びキャッピング金属層（図示せず）を順次に形成する。次いで、通常のフォトリソグラフィ及びエッチング技術を利用して、障壁金属層、配線金属層及びキャッピング金属層をパターニングして、予備パッド電極膜１３０’及び予備整列マーク膜１３５’を同時に形成しうる。
【００３９】
図５を参照すれば、予備パッド電極膜１３０’及び予備整列マーク膜１３５’を覆うパッシベーション層１４０’を形成する。例えば、化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を利用して、シリコン酸化膜またはシリコン窒化膜を備えるパッシベーション層１４０’を形成しうる。
【００４０】
次いで、パッシベーション層１４０’上に予備パッド電極膜１３０’及び予備整列マーク膜１３５’の一部分上のパッシベーション層１４０’を露出する第１フォトレジスト膜１４２を形成する。
【００４１】
図６を参照すれば、第１フォトレジスト膜（図５の１４２）をエッチングマスクとして、パッシベーション層１４０’及びキャッピング金属膜１２５ａ，１２５ｂの露出された部分をエッチングしてホール１４６，１４８を備えるパッシベーション膜１４０を形成しうる。キャッピング金属膜１２５ａ，１２５ｂは、ホール１４６，１４８によって配線金属膜１２０ａ，１２０ｂの上部の一部分１２２ａ，１２２ｂをそれぞれ露出する。これにより、パッド電極膜１３０及び整列マーク膜１３５は、障壁金属膜１１５ａ，１１５ｂ、配線金属膜１２０ａ，１２０ｂ及びキャッピング金属膜１２５ａ，１２５ｂをそれぞれ含みうる。整列マーク膜１３５は、“＋”型、“Ｔ”型、“Ｌ”型または反転した“Ｌ”型の平面構造を含みうる。
【００４２】
しかし、本発明の他の実施形態で、予備キャッピング金属膜（図５の１２５ａ’、１２５ｂ’）はエッチングされず、配線金属膜１２０ａ，１２０ｂの上部を覆うことができる。この場合、配線金属膜１３０及び予備配線金属膜（図５の１３０’）は、互いに同じであり、整列マーク膜１３５及び予備整列マーク膜（図５の１３５’）は、互いに同じでありうる。
【００４３】
図７を参照すれば、パッシベーション膜１４０が形成された結果物上に透光性保護層１５０’を形成する。透光性保護層１５０’は、パッシベーション膜１４０のホール１４６，１４８を埋め込みうる。例えば、透光性保護層１５０’は、感光性または非感光性ポリイミド層、またはシリコンゴム系列、エポキシ系列またはウレタン系列絶縁層を含みうる。
【００４４】
次いで、透光性保護層１５０’上に少なくとも配線金属膜１２０ａの上部の一部分１２２ａ上の透光性保護層１５０’を露出する第２フォトレジスト膜１５２を形成する。
【００４５】
図８を参照すれば、第２フォトレジスト膜（図７の１５２）をエッチングマスクとして、露出された透光性保護層（図７の１５０’）をエッチングし、透光性保護膜１５０を形成する。透光性保護膜１５０は、パッシベーション膜１４０のホール１４８を埋め込み、他のホール１４６を露出できる。すなわち、透光性保護膜１５０は、整列マーク膜１３５の配線金属膜１２０ｂの上部の一部分１２２ｂを覆い、パッド電極膜１３０の配線金属膜１２０ａの上部の一部分１２２ａを露出できる。透光性保護膜１５０は、ホール１５４を含み、ホール１５４は、パッシベーション膜１４０のホール１４６より大きい幅を有しうる。これにより、透光性保護膜１５０は、パッド電極膜１３０の周囲のパッシベーション膜１４０を露出できる。
【００４６】
図９を参照すれば、透光性保護膜１５０が形成された結果物上に第２障壁金属層１６０’を形成する。例えば、第２障壁金属層１６０’は、ニッケル及び銅合金層を含み、通常の物質膜蒸着法を利用して形成されうる。
【００４７】
次いで、第２障壁金属層１６０’上に配線金属膜１２０ａの上部の一部分１２２ａを露出する第３フォトレジスト膜１６５を形成する。例えば、フォトレジスト膜１６５は、透光性保護膜１５０のホール１５４によって露出されたパッシベーション膜１４０の一部分を覆い、パッシベーション膜１４０のホール１４６を露出できる。これにより、配線金属膜１２０ａの上部の一部分１２２ａ上の第２障壁金属層１６０’の一部分１６２が露出されうる。
【００４８】
図１０を参照すれば、第３フォトレジスト膜１６５によって露出された第２障壁金属層１６０’上にバンプ１７０を形成する。次いで、第３フォトレジスト膜１６５を除去する。例えば、バンプ１７０は、金（Ａｕ）膜を含み、メッキを利用して形成されうる。しかし、本発明の他の実施形態において、第２障壁金属層１６０’が省略され、バンプ１７０をパッド電極膜１３０上に形成することもできる。
【００４９】
図１１を参照すれば、バンプ１７０から露出された第２障壁金属層（図１０の１６０’）を除去して第２障壁金属膜１６０を形成する。これにより、バンプ１７０と配線金属膜１２０ａの上部の一部分１２２ａとの間、及びバンプ１７０とパッシベーション膜１４０との間に第２障壁金属膜１６０が介在される。
【００５０】
第２障壁金属層１６０’の一部分の除去工程の間に、透光性保護膜１５０は、整列マーク膜１３５を保護するエッチングマスクの役割を行える。もし、透光性保護膜１５０が整列マーク膜１３５を覆っていなければ、第２障壁金属層１６０’の一部分の除去工程は、さらに複雑な工程を経て進められるか、あるいは整列マーク膜１３５の一部分が損傷される恐れがある。しかし、本発明により、第２障壁金属層１６０’の一部分の除去工程が簡素化され、整列マーク膜１３５の一部分の損傷が防止されうる。
【００５１】
［実験例］
表１は、本発明の実施形態による半導体素子及び従来の構造の半導体素子の整列特性を比較したものである。
【００５２】
【表１】
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【００５３】
グループＩ及びグループＩＩは、本発明の実施形態による半導体素子を表し、図３に示したように、半導体素子の整列マーク膜１３５上には、透光性保護膜１５０の例としてポリイミド膜が形成されている。グループＩＩＩは、従来の半導体素子を表し、図１に示したように、整列マーク膜５５上にパッシベーション膜６０が形成されている。グループＩ及びグループＩＩは、ポリイミド膜の厚さを異ならせたものであり、グループＩは、約３μｍの厚さのポリイミド膜を有し、グループＩＩは、約３.８μｍの厚さのポリイミド膜を有する。
【００５４】
表１の結果を見れば、従来の半導体素子に対するグループＩＩＩで、整列マーク膜１３５とフィールド領域との間の色相差を表すグレースケールの差値は、−２９ないし−３５（任意スケール）と比較的低くて広い範囲を有する。しかし、本発明の実施形態による半導体素子に対するグループＩ及びグループＩＩにおいて、グレースケールの差値は、５３ないし５５（任意スケール）とグループＩＩＩより高くて均一であるということが分かる。
【００５５】
したがって、表１の結果から、第一に、本願発明による半導体素子の場合、従来よりもフィールド領域と整列マーク膜との間に高いグレースケールの差、すなわち、色相差を有するということが分かる。これにより、光整列装置で整列敏感度が高まりうる。第二に、本願発明による半導体素子の場合、ポリイミド膜の厚さが変化されてもグレースケールの差、すなわち、色相差がほとんどないということが分かる。したがって、ポリイミド膜の厚さが工程変化を有するとしても、半導体素子がエラーなしに整列されうる。
【００５６】
本発明の特定実施形態についての以上の説明は、例示及び説明を目的として提供された。したがって、本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者によって前記実施形態を組み合わせて実施するなど、多様な修正及び変更が可能であるということは明白である。
【産業上の利用可能性】
【００５７】
本発明は、半導体素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００５８】
【図１】従来の整列マーク構造を有する半導体素子を示す断面図である。
【図２】本発明の実施形態による半導体素子を示す平面図である。
【図３】図２の半導体素子のＩＩＩ−ＩＩＩ’線で切り取った断面図である。
【図４】本発明の実施形態による半導体素子の製造方法を示す断面図である。
【図５】本発明の実施形態による半導体素子の製造方法を示す断面図である。
【図６】本発明の実施形態による半導体素子の製造方法を示す断面図である。
【図７】本発明の実施形態による半導体素子の製造方法を示す断面図である。
【図８】本発明の実施形態による半導体素子の製造方法を示す断面図である。
【図９】本発明の実施形態による半導体素子の製造方法を示す断面図である。
【図１０】本発明の実施形態による半導体素子の製造方法を示す断面図である。
【図１１】本発明の実施形態による半導体素子の製造方法を示す断面図である。
【符号の説明】
【００５９】
１０５  半導体基板
１１０  層間絶縁膜
１３０  パッド電極膜
１３５  整列マーク膜
１４０  パッシベーション膜
１５０  透光性保護膜
１６０  第２障壁金属膜
１７０  バンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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