(57)【要約】【課題】ＭＩＭ構造のキャパシタをダマシン工程を利用して形成する場合に、ディッシングやエロージョンの発生により、キャパシタが不良になることを防止した半導体装置を提供する。【解決手段】電極溝１１ｃ上にビアホール開口用の開口部ＯＰ１を、また、キャパシタ形成領域外に設けられた配線層９ｂの上方部に対応する位置の層間絶縁膜６上に配線層９ｂとの接続のためのビアホール開口用の開口部ＯＰ２を形成する。このとき、開口部ＯＰ１の開口直径は、開口部ＯＰ２よりも大きく設定するものとし、例えば開口部ＯＰ２の直径が０．３６μｍであるならば、開口部ＯＰ１の開口直径は０．３８μｍに設定する。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板の上方に配設された層間絶縁膜と
前記層間絶縁膜の上層部に配設された下部電極と、
前記下部電極上に配設された誘電体膜と、
前記誘電体膜を間に挟んで前記下部電極に対向して配設された上部電極とを有したキャパシタを備え、前記下部電極は、その底部から前記半導体基板の主面に垂直な方向に前記層間絶縁膜を貫通するように設けられたコンタクトプラグと一体をなす半導体装置であって、
前記コンタクトプラグの直径は、前記層間絶縁膜を前記半導体基板の主面と垂直な方向に貫通するように設けられた他のコンタクトプラグの直径よりも広く形成される、半導体装置。
【請求項２】
前記コンタクトプラグの直径は、前記他のコンタクトプラグの直径の１．０５倍以上である、請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にＭＩＭ（Metal Insurator Metal）構造のキャパシタを有する半導体装置に関する。
【背景技術】
【０００２】
通信用ＬＳＩや高速ＣＭＯＳロジックデバイスでは、高速動作の実現のため、層間絶縁膜の低誘電率化とダマシン（Damascene）法を用いた銅（Ｃｕ）配線の使用が一般化しつつある。また、通信用ＬＳＩや高速ＣＭＯＳロジックデバイスでは、アナログ回路中にＭＩＭ構造のキャパシタを有することが一般的である。
【０００３】
ダマシン法は、層間絶縁膜中に配線用の溝および／またはコンタクトプラグ用のホールを形成し、その中に銅を埋め込んだ後、不要な部分の銅をＣＭＰ（Chemical Mechanical Polishing）により取り除く手法であり、配線またはコンタクトプラグを別個に形成するシングルダマシンと、配線およびコンタクトホールを同時に形成するデュアルダマシンとがある。
【０００４】
どちらを採用する場合でもＣＭＰは必須であり、コンタクトプラグに比べて面積の大きな配線の形成に際しては、研磨時にディッシングやエロージョンという現象が発生する。
【０００５】
ディッシングは、ＣＭＰで使用する研磨パッドが変形して配線の断面形状が皿状に窪むような現象であり、エロージョンは配線が密集する部分において配線の表面だけでなく層間絶縁膜の表面も併せて研磨される現象である。
【０００６】
例えば特許文献１では、ＣＭＰの研磨条件を適切に選択することでディッシングやエロージョンの発生を防止することが開示されている。
【０００７】
【特許文献１】特開２００４−１４８２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
最近では、ＭＩＭ構造のキャパシタもダマシン工程を利用して形成する技術が開発されているが、キャパシタの電極は配線に比べてもさらに面積が広いので、ディッシングやエロージョンの問題についてはより深刻であるが、上記特許文献１にはＭＩＭ構造のキャパシタに関する記載はない。
【０００９】
本発明は上記のような問題点を解消するためになされたもので、ＭＩＭ構造のキャパシタをダマシン工程を利用して形成する場合に、ディッシングやエロージョンの発生により、キャパシタが不良になることを防止した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る請求項１記載の半導体装置は、半導体基板の上方に配設された層間絶縁膜と、前記層間絶縁膜の上層部に配設された下部電極と、前記下部電極上に配設された誘電体膜と、前記誘電体膜を間に挟んで前記下部電極に対向して配設された上部電極とを有したキャパシタを備え、前記下部電極は、その底部から前記半導体基板の主面に垂直な方向に前記層間絶縁膜を貫通するように設けられたコンタクトプラグと一体をなす半導体装置であって、前記コンタクトプラグの直径は、前記層間絶縁膜を前記半導体基板の主面と垂直な方向に貫通するように設けられた他のコンタクトプラグの直径よりも広く形成される。
【発明の効果】
【００１１】
本発明に係る請求項１記載の半導体装置によれば、下部電極の底部から半導体基板の主面に垂直な方向に層間絶縁膜を貫通するように設けられたコンタクトプラグ直径を、他のコンタクトプラグの直径よりも広く形成することで、下部電極の製造時のフォトリソグラフィのフォーカスマージンが大きくなり。下部電極形成用の電極溝をより深く形成してもコンタクトプラグの形成に不具合が生じることがない。このため、電極溝の深さで規定される下部電極の厚さが厚くなり、ＣＭＰによる過剰研磨で、ディッシングやエロージョンが発生し、下部電極の表面が皿状に窪んでも、下部電極の厚さがディッシングやエロージョンによる過剰研磨量に比べて十分厚いので、下部電極が局所的にでも完全に除去されるということがなく、キャパシタに不具合が生じることが防止される。
【発明を実施するための最良の形態】
【００１２】
＜はじめに＞
本発明に係る実施の形態の説明に先立って、ＭＩＭ構造のキャパシタに発生するディッシングについて説明する。
【００１３】
図１は、本発明を適用しない場合のＭＩＭ構造のキャパシタを有する半導体装置９０を示す断面図である。
【００１４】
図１に示すように、シリコン基板等の半導体基板１上に、例えばＣＶＤ法により形成されたシリコン酸化膜（ＳｉＯ2）で構成される層間絶縁膜２が配設されている。
【００１５】
ここで、図１においては半導体基板１上には半導体素子が形成されていない例を示しているが、同じ半導体基板１上の他の部分ではＭＯＳトランジスタ等の半導体素子が形成されており、当該半導体素子を覆うために層間絶縁膜２が設けられている。
【００１６】
また、層間絶縁膜２上には、例えばＣＶＤ法により形成されたＳｉＯＣ等で構成される層間絶縁膜３が配設され、層間絶縁膜３の表面内には銅の配線層５ａが配設されている。層間絶縁膜３はＳｉＯＣに限定されるものではなく、ＳｉＣ膜などの、いわゆるＬｏｗ−ｋ膜と呼称される膜であれば良い。もちろん、シリコン酸化膜等の比較的誘電率の高い膜でも良い。
【００１７】
配線層５ａはダマシン法により形成され、配線層５ａはバリアメタル膜ＢＭ１で囲まれている。
【００１８】
バリアメタル膜ＢＭ１は、下側からＴａＮ（窒化タンタル）、Ｔａ（タンタル）、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）の順に積層された多層膜、あるいはＴａ（タンタル）、ＴａＮ（窒化タンタル）の順に積層された多層膜、あるいはＴｉ（チタン）、ＴｉＮ（窒化チタン）の順に積層された多層膜で構成される。
【００１９】
層間絶縁膜３上には、例えばＳｉＮ膜等の絶縁膜で構成され、Ｃｕの拡散を防止する拡散防止絶縁膜ＰＤが配設される。なお、拡散防止絶縁膜ＰＤは機械的強度の低いＳｉＯＣの層間絶縁膜を保護する保護膜（キャップ絶縁膜）としても機能し、シリコン酸化膜を用いる場合もある。
【００２０】
拡散防止絶縁膜ＰＤ上にはＳｉＯＣ等で構成される層間絶縁膜４が配設され、層間絶縁膜４の上層部には銅の配線層７ｂが配設され、層間絶縁膜４の下層部には層間絶縁膜４および拡散防止絶縁膜ＰＤを貫通して配線層７ｂと配線層５ａとを電気的に接続するコンタクトプラグ６ａが設けられている。なお、配線層７ｂとコンタクトプラグ６ａとはデュアルダマシンにより形成され、両者は一体となっており、両者はバリアメタル膜ＢＭ１で囲まれている。コンタクトプラグ６ａの直径は０．３６μｍに設定されている。
【００２１】
層間絶縁膜４上には、拡散防止絶縁膜ＰＤが配設され、拡散防止絶縁膜ＰＤ上にはＳｉＯＣ等で構成される層間絶縁膜５が配設されている。そして、層間絶縁膜５の上層部には銅の配線層９ａおよび９ｂが複数配設され、配線層９ｂは、層間絶縁膜５および拡散防止絶縁膜ＰＤを貫通して配線層７ｂに達するコンタクトプラグ８ａによって、配線層７ｂと電気的に接続される構成となっている。なお、配線層９ｂとコンタクトプラグ８ａとはデュアルダマシンにより形成され、両者は一体となっており、配線層９ａ、９ｂおよびコンタクトプラグ８ａはバリアメタル膜ＢＭ１で囲まれている。なおコンタクトプラグ８ａの直径は０．３６μｍに設定されている。
【００２２】
層間絶縁膜５上には、拡散防止絶縁膜ＰＤが配設され、拡散防止絶縁膜ＰＤ上にはシリコン酸化膜等で構成される層間絶縁膜６が配設されている。
【００２３】
そして、層間絶縁膜６の上層部にはＣＶＤ法で形成されたタングステン（Ｗ）で構成されるキャパシタの下部電極１１０（設定深さ約２５０ｎｍ）が配設され、下部電極１１０は、層間絶縁膜６および拡散防止絶縁膜ＰＤを貫通して配線層９ａに達する複数のコンタクトプラグ１０ｂによって、配線層９ａと電気的に接続される構成となっている。なお、コンタクトプラグ１０ｂの直径は０．３６μｍに設定されている。
【００２４】
ここで、下部電極１１０とコンタクトプラグ１０ｂとはデュアルダマシンにより形成され、両者は一体となっている。
【００２５】
また、層間絶縁膜６および拡散防止絶縁膜ＰＤを貫通して配線層９ｂに達するコンタクトプラグ１０ｂが配設され、コンタクトプラグ１０ｂ上には上層配線１４が設けられている。なお、下部電極１１０、コンタクトプラグ１０ｂはバリアメタル膜ＢＭ１で囲まれている。
【００２６】
ここで、図１に示すように、下部電極１１０の表面はディッシングによって皿状に窪んでおり、中央部では殆ど電極が残っていない状態となっている。
【００２７】
そして、下部電極１１０上を覆うように、例えばシリコン窒化膜で構成されるキャパシタ誘電体膜１２が配設されているが、下部電極１１０の窪みに合わせてキャパシタ誘電体膜１２も窪んでいる。
【００２８】
さらに、キャパシタ誘電体膜１２上には、例えばＴｉＮ膜で構成されるキャパシタの上部電極１３が配設されおり、上部電極１３およびキャパシタ誘電体膜１２を覆うように、例えばアルミニウム膜（あるいはＣｕ膜）で構成される最上層配線１４が配設されている。またコンタクトプラグ１０ｂ上にも最上層配線１４が選択的に配設されている。
【００２９】
このように、ディッシングあるいはエロージョンにより下部電極１１０が削られると、場合によっては層間絶縁膜６が露出あるいは露出に近い状態になるが、その場合、本来ならばタングステン膜と界面を形成するキャパシタ誘電体膜１２が、層間絶縁膜６と界面を形成する可能性があり、界面状態が変わることで、キャパシタが耐圧不良を起こす可能性がある。
【００３０】
ここで、ディッシングあるいはエロージョンにより、下部電極１１０がどの程度削られるかについて図２に示すモデルを用いて説明する。
【００３１】
図２は、下部電極１１０の形成後の断面形状を示す図であり、便宜的に下部電極１１０だけを示している。
【００３２】
図２においては、下部電極１１０をＣＭＰにより研磨する前の、層間絶縁膜６に下部電極１１０形成用の電極溝を設けた段階の層間絶縁膜６の主面ＳＦ１の位置を破線で示しており、上記電極溝の深さ、すなわち主面ＳＦ１から電極溝の中央部底面までの長さを下部電極深さＡとする。
【００３３】
また、バリアメタル膜ＢＭ１の厚さをバリアメタル厚さＢとし、ＣＭＰによりタングステン膜とともに除去された層間絶縁膜６の厚さを層間絶縁膜切削厚さＣとする。
【００３４】
ＣＭＰ後の層間絶縁膜６の主面ＳＦ２と下部電極１１０の中央部との段差をディッシング量Ｄとし、下部電極１１０の中央部の厚さ（バリアメタル膜ＢＭ１含まず）を残膜量Ｅとする。
【００３５】
ここで、下部電極１１０の設定深さを２５０ｎｍとする場合のディッシングの一例について、中央部を例に採って説明するなら、下部電極深さＡが２４５ｎｍ（実測値）、バリアメタル厚さＢは８８ｎｍ（断面ＳＥＭ写真からの計測値）、層間絶縁膜切削厚さＣは３３ｎｍ（Ａ−(Ｂ＋Ｅ)により算出）、ディッシング量Ｄは３３ｎｍ（Ａ−(Ｂ＋Ｅ)により算出）、残膜量Ｅは１２４ｎｍとなる。
【００３６】
このように、ディッシングにより下部電極１１０中央部の厚さは設定値の半分程度となってしまうが、キャパシタは複数設けられ、エロージョンの影響も含めると、下部電極１１０の厚さがマイナス、すなわち、完全に除去されてしまうものもある。
【００３７】
先に説明したように、局所的にせよ下部電極１１０が完全に除去されてしまうとキャパシタが耐圧不良を起こす可能性がある。
【００３８】
発明者達はディッシングやエロージョンの発生により、下部電極が完全に除去されてしまうことを防止した半導体装置を開発したので、以下に当該構成について説明する。
【００３９】
＜実施の形態１＞
まず発明者達は、下部電極が完全に除去される部分が発生するのを防止するには、下部電極の厚みを増せば良いという技術思想を得た。しかし、発明者達の採用する下部電極の製造方法は、デュアルダマシンの中でも電極形成用の電極溝を最初に形成するトレンチファーストという手法であり、この場合、最初に深い溝を形成すると、次に、ビア（ｖｉａ）ホールを形成する際にフォトリソグラフィによりレジストを感光するときのフォーカス位置が、深くなってしまうが、フォトリソグラフィ装置の焦点深度（ＤＯＦ）の調整範囲（フォーカスマージン）にも制限があり、電極用の溝を深くするとビアホールの直径が設計通りに形成できず、下層配線とのコンタクトが確実にできないという問題があった。
【００４０】
発明者達は当該問題を解消する有効な構成に想到したので、以下、本発明に係る実施の形態１において説明する。
【００４１】
＜製造方法＞
まず、製造工程を順に示す断面図である図３〜図９を用いて本発明に係る半導体装置１００の製造方法について説明する。なお、半導体装置１００の構成については最終工程を示す図９に示す。なお、半導体装置１００においては図１に示した半導体装置９０と同一の構成には同一の符号を付し、重複する説明は省略する。
【００４２】
まず、従来からの製造方法を用いて図３に示す配線層９ａ、９ｂおよびコンタクトプラグ８ａまでの構成を形成する。
【００４３】
その後、図４に示す工程において、層間絶縁膜５上に例えばＣＶＤ法によりＳｉＮ膜等の絶縁膜を形成して拡散防止絶縁膜ＰＤを配設する。
【００４４】
その後、拡散防止絶縁膜ＰＤ上に、例えばＣＶＤ法によりシリコン酸化膜等で構成される厚さ４００〜１０００ｎｍの層間絶縁膜６を形成する。
【００４５】
そして配線層９ａの上方部に対応する位置の層間絶縁膜６をフォトリソグラフィおよび異方性エッチングにより選択的にエッチングして深さ約３５０ｎｍキャパシタの下部電極形成用の電極溝１１ｃを形成する。この深さは、図１に示した半導体装置９０の下部電極１１０形成用の電極溝よりも大きな値に設定する。
【００４６】
その後、図５に示す工程において層間絶縁膜６上にレジストマスクＲＭ１を形成し、フォトリソグラフィによりパターニングして、電極溝１１ｃ上にビアホール開口用の開口部ＯＰ１を、また、キャパシタ形成領域外に設けられた配線層９ｂの上方部に対応する位置の層間絶縁膜６上に配線層９ｂとの接続のためのビアホール開口用の開口部ＯＰ２を形成する。このとき、開口部ＯＰ１の開口直径は、開口部ＯＰ２よりも大きく設定するものとし、例えば開口部ＯＰ２の直径が０．３６μｍであるならば、開口部ＯＰ１の開口直径は０．３８μｍに設定する。
【００４７】
そしてレジストマスクＲＭ１をエッチングマスクとして異方性エッチングを行い、開口部ＯＰ１およびＯＰ２に対応する部分の層間絶縁膜６および拡散防止絶縁膜ＰＤを除去することで、それぞれ配線層９ａおよび９ｂに達するビアホール１０ｃおよび１０ｄを形成する。
【００４８】
次に、レジストマスクＲＭ１を除去した後、図６に示す工程において層間絶縁膜６の全面に例えばスパッタリング法によりバリアメタル膜ＢＭ１を形成することで、電極溝１１ｃの内面および電極溝１１ｃに連通するビアホール１０ｃの内面、ビアホール１０ｄの内面をバリアメタル膜ＢＭ１で覆う。
【００４９】
次に、図７に示す工程においてバリアメタル膜ＢＭ１で覆われた層間絶縁膜６の全面に、例えばＣＶＤ法によりタングステン膜ＭＬ１を形成し、電極溝１１ｃ内、ビアホール１０ｃ内およびビアホール１０ｄ内にタングステン膜ＭＬ１を充填する。
【００５０】
その後、図８に示す工程において、ＣＭＰにより層間絶縁膜６上の不要なタングステン膜ＭＬ１を研磨除去して、電極溝１１ｃ内、ビアホール１０ｃ内および１０ｄ内にのみタングステン膜ＭＬ１を残して、それぞれキャパシタの下部電極１１、コンタクトプラグ１０ａおよびコンタクトプラグ１０ｂを形成する。
【００５１】
このとき、ＣＭＰによる過剰研磨で、ディッシングやエロージョンが発生し、下部電極１１の表面は皿状に窪むが、下部電極１１の厚さ（３５０ｎｍ程度）がディッシングやエロージョンによる過剰研磨量に比べて十分厚いので、下部電極１１が局所的にでも完全に除去されるということはない。
【００５２】
その後、図９に示す工程において、下部電極１１上を覆うように、例えばＣＶＤ法によりシリコン窒化膜で構成されるキャパシタ誘電体膜１２を形成した後、さらに、キャパシタ誘電体膜１２に、例えばスパッタリング法によりＴｉＮ膜（あるいはＴａＮ膜あるいはＷ膜）で構成されるキャパシタの上部電極１３を形成する。
【００５３】
その後、上部電極１３およびキャパシタ誘電体膜１２を覆うように、例えばスパッタリング法によりアルミニウム膜（あるいはＣｕ膜）で構成される最上層配線１４を形成する。このとき、同時にコンタクトプラグ１０ｂ上にも最上層配線１４を選択的に形成するようにパターニングすることで半導体装置１００を得る。
【００５４】
なお、図９に示す半導体装置１００は５層の層間絶縁膜を有する構成であったが、これに限定されるものではなく、さらに多くの層間絶縁膜、あるいはより少ない層間絶縁膜で構成される半導体装置にも本発明は適用可能である。
【００５５】
また、図９においてはキャパシタを最上層の層間絶縁膜６上に形成した構成を示したが、キャパシタは最上層以外の層間絶縁膜上に設けても良い。
【００５６】
＜特徴的作用効果＞
ここで、図４を用いて説明したように、電極溝１１ｃの深さを約３５０ｎｍとして図１に示した半導体装置９０よりも深くしたが、フォトリソグラフィ装置の焦点深度（ＤＯＦ）の調整範囲の制限は問題とならなかった。
【００５７】
それは、開口部ＯＰ２の直径が０．３６μｍであるならば、開口部ＯＰ１の直径は０．３８μｍになるように設定したためである。
【００５８】
すなわち、発明者達の実験では、ビアホール直径を大きく設定すると、焦点深度が変わった場合にビアホール直径が変化する割合を低減できる、すなわちＤＯＦマージン（フォーカスマージン）を大きくできるという知見が得られた。
【００５９】
図１０には発明者達が得たフォーカスオフセットとビアホール直径との関係を示す。
図１０においては、横軸にフォーカスオフセット（μｍ）を縦軸にビアホールの直径（ｎｍ）を示し、０．３８μｍのビアホールを形成する場合と、０．３９μｍのビアホールを形成する場合について、フォーカスオフセットを変化させた場合にビアホール直径がどのように変化するかについて示している。なお、図１０においてはＤＯＦが深くなる方向をマイナス方向として示している。
【００６０】
図１０において０．３８μｍのビアホールおよび０．３９μｍのビアホールが形成されるフォーカスオフセットをリソグラフィ最適条件として矢印で示しているが、０．３８μｍのビアホールを形成する場合に、ビアホール直径が０．３８μｍより小さくならないフォーカスオフセットの範囲は−０．７μｍから−１．２μｍの範囲であるが、０．３９μｍのビアホールを形成する場合に、ビアホール直径が０．３９μｍより小さくならないフォーカスオフセットの範囲は−０．７μｍから−１．３μｍの範囲となっており、ビアホール直径を大きく設定する方がＤＯＦの変化の影響を受けにくいことが判る。
【００６１】
従って、電極溝１１ｃの底部に形成するコンタクトプラグ１０ａの直径を、層間絶縁膜６中の他の部分に形成するコンタクトプラグ１０ｂの直径に比べて大きく設定することで、電極溝１１ｃの設定深さを約３５０ｎｍとして、図１に示した半導体装置９０よりも約１００ｎｍ深くした場合でも、コンタクトプラグ１０ｂの直径が設定値よりも大幅に小さくなるということが防止される。
【００６２】
以上説明したように、開口部ＯＰ２の直径が０．３６μｍであるのに対し、開口部ＯＰ１の直径は０．３８μｍであり、これは、コンタクトプラグ１０ａの直径とコンタクトプラグ１０ｂの直径に対応し、コンタクトプラグ１０ａの直径はコンタクトプラグ１０ｂの直径よりも１．０５倍大きいということになる。
【００６３】
また、図１０より、直径を大きくすればＤＯＦマージンを大きくできることが判るので、キャパシタの下部電極と下層の配線層とを電気的に接続するコンタクトプラグの直径は、少なくとも同じ層間絶縁膜に設けられた他のコンタクトプラグの直径より１．０５以上大きくすることで、同じ層間絶縁膜中の他のコンタクトプラグに比べてフォーカスマージンを確実に大きくできる。
【００６４】
電極溝１１ｃを深くすることで、当該電極溝１１ｃの深さで規定される下部電極１１の厚さが厚くなり、ＣＭＰによる過剰研磨で、ディッシングやエロージョンが発生し、下部電極１１の表面が皿状に窪んでも、下部電極１１の厚さ（３５０ｎｍ程度）がディッシングやエロージョンによる過剰研磨量に比べて十分厚いので、下部電極１１が局所的にでも完全に除去されるということはない。
【００６５】
ここで、図２に示した下部電極の形成後の断面形状を示す図を用いて、下部電極のディッシングに関する発明者達の知見を紹介する。なお、以下の説明においては図２を下部電極１１の形成後の断面形状を示す図として使用する。
【００６６】
ここで、下部電極深さＡが３３２ｎｍ（実測値）、バリアメタル厚さＢは７９ｎｍ（断面ＳＥＭ写真からの計測値）、層間絶縁膜切削厚さＣは８４ｎｍ（Ａ−(Ｂ＋Ｅ)により算出）、ディッシング量Ｄは８４ｎｍ（Ａ−(Ｂ＋Ｅ)により算出）、残膜量Ｅは１６９ｎｍとなる。
【００６７】
このように、ディッシングにより下部電極１１中央部の厚さは設定値の半分程度となってしまうが、複数設けられた下部電極１１の中で、厚さがマイナスになるものは存在しなかった。
【００６８】
以上説明した本発明に係る実施の形態１の半導体装置によれば、下部電極１１の過研磨に対する耐性を高めることで、下部電極１１が局所的にせよ完全に除去されることが防止され、耐圧不良を起こすキャパシタの発生を防止できるという効果が得られた。
【００６９】
なお、上記においては、電極溝１１ｃの底部に形成するコンタクトプラグ１０ａの直径を、層間絶縁膜６中の他の領域に形成するコンタクトプラグ１０ｂの直径に比べて大きく設定するものとして説明したが、コンタクトプラグ１０ａは、キャパシタが形成される層間絶縁膜６以下の層間絶縁膜において形成される何れのコンタクトプラグよりも大きく形成される。
【００７０】
＜実施の形態２＞
以上説明した本発明に係る実施の形態１の半導体装置においては、下部電極１１と下層配線とを電気的に接続するコンタクトプラグ１０ａの直径を他の部分のコンタクトプラグよりも大きくすることで、ＤＯＦマージンを大きくして、ＣＭＰ時の下部電極１１の過研磨に対する耐性を高める構成を示したが、下部電極の過研磨を低減することで耐圧不良を起こすキャパシタの発生を防止するようにしても良い。
【００７１】
すなわち、ＣＭＰ時の下部電極の過研磨は、ＣＭＰで使用する研磨パッドの変形等に起因するだけでなく、下部電極と下層配線とを電気的に接続するコンタクトプラグの単位面積当たりの配設個数によっても過研磨の程度が異なることが発明者達の試験により判った。
【００７２】
図１１は下部電極１１０の形成工程において、層間絶縁膜６の全面にタングステン膜ＭＬ１を形成して、電極溝１１ｄ内にタングステン膜ＭＬ１を充填した状態を示す断面図であり、電極溝１１ｄ内に配設され、下層の配線層９ａに達するビアホール１０ｄ内にもタングステン膜ＭＬ１が充填され、また、キャパシタ形成領域外に設けられた配線層９ｂに達するビアホール１０ｄ内にもタングステン膜ＭＬ１が充填されている。
【００７３】
なお、電極溝１１ｄは図４に示した設定深さ３５０ｎｍの電極溝１１ｃより浅く、設定深さ２５０ｎｍとし、また、ビアホール１０ｄの直径は０．３６μｍで統一されている。また、便宜的に、バリアメタル膜は図示を省略した。
【００７４】
ここで、電極溝１１ｄ内には図１１に示す断面において５個のビアホール１０ｄを配設しているが、ビアホール１０ｄを配設すると、その部分ではビアホール１０ｄを埋め込む分だけタングステン膜ＭＬ１の厚さが減少する。そして、図１１に示すように多数のビアホール１０ｄを密集させると、電極溝１１ｄ内でのタングステン膜ＭＬ１の平均膜厚が減少することになる。
【００７５】
この状態でＣＭＰを行うと、平均膜厚が薄くなった電極溝１１ｄ内ではディッシングが顕著になり、図１２に示すように下部電極１１０が局所的に完全に除去されてしまう可能性があるという知見を得るに至った。
【００７６】
そして、タングステン膜ＭＬ１の平均膜厚が大幅に減少しないように、電極溝１１ｄ内に設けるビアホール１０ｄの個数を設定すれば、下部電極１１０が局所的に完全に除去される率を低減できることが判った。
【００７７】
図１３には、上記知見に基づいて得られたコンタクトプラグ１０ｂ（すなわちビアホール１０ｄ）の配設パターンの一例を示す。
【００７８】
図１３は、キャパシタを最上層配線側から見た平面図であり、下部電極１１０を破線で示しており、平面視形状が正方形の下部電極１１０において、５個のコンタクトプラグ１０ｂが十字状をなすように、下部電極１１０の縦横の中心軸に沿って配設されている。
【００７９】
なお、下部電極１１０の上方に配設される最上層配線１４は、コンタクトプラグ１０ｂの配列に沿って配設されており、その幅は０．６μｍ程度である。
【００８０】
ここで、下部電極１１０は縦横の長さがそれぞれ３μｍ程度であり、３μｍの長さの領域において３個程度のコンタクトプラグ１０ｂを配設するのであれば、タングステン膜ＭＬ１の平均膜厚が大幅に減少するということがなく、下部電極１１０が局所的に完全に除去される率を低減できると言える。
【００８１】
なお、コンタクトプラグ１０ｂが十字状をなすように配設することは一例であり、下部電極１１０内で並列に２列をなすように配設するようにしても良く、また、１列だけであっても良い。
【図面の簡単な説明】
【００８２】
【図１】本発明を適用しないＭＩＭ構造のキャパシタを有する半導体装置の構成を示す断面図である。
【図２】下部電極の過研磨を説明するための下部電極モデルを示す図である。
【図３】本発明に係る半導体装置の実施の形態１の製造工程を示す断面図である。
【図４】本発明に係る半導体装置の実施の形態１の製造工程を示す断面図である。
【図５】本発明に係る半導体装置の実施の形態１の製造工程を示す断面図である。
【図６】本発明に係る半導体装置の実施の形態１の製造工程を示す断面図である。
【図７】本発明に係る半導体装置の実施の形態１の製造工程を示す断面図である。
【図８】本発明に係る半導体装置の実施の形態１の製造工程を示す断面図である。
【図９】本発明に係る半導体装置の実施の形態１の製造工程を示す断面図である。
【図１０】フォーカスオフセットとビアホール直径との関係を示す図である。
【図１１】電極溝内のビアホールの個数と下部電極の過研磨との関係を説明する断面図である。
【図１２】電極溝内のビアホールの個数と下部電極の過研磨との関係を説明する断面図である。
【図１３】本発明に係る半導体装置の実施の形態２の構成を説明する平面図である。
【符号の説明】
【００８３】
１１  下部電極、１２  キャパシタ誘電体膜、１３  上部電極、１０ａ、１０ｂ  コンタクトプラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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