(57)【要約】【課題】  高速外部デバイスとの安定したインターフェースを行なえる可変遅延制御装置を提供する。【解決手段】  外部から入力されるデータ信号と、データの入出力の識別を行うストローブ信号とを遅延させる遅延値が可変である遅延素子を備えた可変遅延制御装置であって、クロックツリーを介したストローブ信号とクロックツリーを介さないストローブ信号を入力とし、前記２つの信号の遅延差を算出する遅延値算出回路２４を備え、該遅延差をデータ信号遅延用の遅延素子に出力してデータ信号の遅延値に反映させることにより、デバイス自体の温度の上昇や電源電圧の揺れ等によりデータ信号とストローブ信号間のマージンが変化しても、安定したデータ転送を実現する。【選択図】図１
2007336028.tif 000002
【特許請求の範囲】
【請求項１】
外部より入力されるデータ信号を設定値に応じて遅延させることができるデータ信号遅延素子と、該データ信号を内部でラッチする際に使用するストローブ信号を遅延させるストローブ信号遅延素子と、複数の前記データ信号の数に対応する数だけ設けられそれぞれ前記データ信号遅延素子で遅延されたデータを前記ストローブ信号遅延素子で遅延されたストローブ信号にてラッチするフリップフロップとを備えた可変遅延制御装置において、
前記データ信号遅延素子と前記ストローブ信号遅延素子は同じ単位遅延素子及び回路構造を有し、
ストローブ信号入力部から前記フリップフロップの間に配されたバッファを通ったストローブ信号と前記バッファを通らないストローブ信号の位相を比較して遅延値を算出する遅延値算出回路を備え、
前記遅延値算出回路が算出した前記遅延値を、データ信号遅延素子の遅延値に反映させることを特徴とする可変遅延制御装置。
【請求項２】
外部からのクロック信号と内部出力のクロック信号との位相を調整するＤＬＬ回路と、該ＤＬＬ回路から出力される遅延値と外部から入力される位相設定値とからストローブ信号を遅延させる遅延値を算出するストローブ信号遅延設定値算出回路を備え、
前記データ信号遅延素子に反映させるために出力する遅延値は、前記遅延値算出回路が、前記バッファを通ったストローブ信号と前記バッファを通らないストローブ信号の位相差から算出した遅延値から前記ストローブ信号遅延設定値算出回路より入力される遅延値を差し引いた値とし、ストローブ信号入力部からフリップフロップまでの信号の遅れによるストローブ信号とデータ信号の遅延差をなくすことを特徴とする請求項１に記載の可変遅延制御装置。
【請求項３】
前記バッファを通ったストローブ信号と前記バッファを通らないストローブ信号の位相差から遅延値を算出するには、前記ストローブ信号入力部から前記フリップフロップの間に配されたバッファ及びストローブ信号遅延素子を通ったストローブ信号と、前記バッファを通らないで前記遅延値算出回路の遅延素子を通ったストローブ信号との位相を位相比較器により比較して位相情報を出力し、遅延制御回路が、前記位相比較器から入力された前記位相情報から遅延値を算出し、前記遅延値算出回路の遅延素子に該遅延値を出力してフィードバック制御を行うことを特徴とする請求項２に記載の可変遅延制御装置。
【請求項４】
各データ信号遅延素子は、全て同じ遅延設定値に応じて前記データ信号を遅延させることを特徴とする請求項３に記載の可変遅延制御装置。
【請求項５】
前記遅延値算出回路の遅延制御回路に、外部から初期値を設定することが可能であることを特徴とする請求項３又は４に記載の可変遅延制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は可変遅延制御装置に関し、ストローブ信号に同期して出力されるデータ信号を安定かつ適切に取り込む可変遅延制御装置に関する。
【背景技術】
【０００２】
近年、半導体プロセスの微細化により高速プロセッサーを核として１チップの超高集積度回路（以下、「ＬＳＩ」という）でひとつのシステム（ＳＯＣ）を構築することが可能となっており、あらゆる電化製品において必要不可欠となっている。これらは通常内部でデータをディジタル信号として処理をしている関係上大規模なＤｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（以下、「ＤＲＡＭ」という）と呼ばれる外部メモリを必要とすることが多い。特に映像関係では大量のデータを高速でアクセスする必要性から、ＤＲＡＭの中でもアクセススピードの速いＤｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｓ  ＤＲＡＭ（以下、「ＤＤＲ−ＳＤＲＡＭ」という）が用いられている。
【０００３】
ＤＤＲ−ＳＤＲＡＭは、アドレス（読み書きする位置）／コマンド（読み書きなどの指示）の転送タイミングについてはクロック１周期ごとに行われるが、データだけクロック信号の１／２周期で転送することにより、データ転送を２倍速化するものである。
【０００４】
ＤＤＲ−ＳＤＲＡＭとのデータインターフェースの手法としては、データを送る側のデバイスがデータ信号と、そのデータ信号に同期もしくは一定の位相差を持ったストローブ信号を同時に送信し、受け取り側デバイスでそのストローブ信号を用いることにより、データを取り込むタイミングを識別してデータを内部に取り込む手法が一般的である。
【０００５】
これらをＬＳＩ上で実施するためには、外部からのクロック信号と内部出力クロック信号との位相を合わせるよう調整しなければならない。このために、Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ（遅延ロックループ、以下、「ＤＬＬ」という）が用いられている。ＤＬＬを用いた従来技術の構成としては図３のように示される。また、ＤＤＲ−ＳＤＲＡＭとのインターフェースを前提としたデータの入力タイミングは図４のように示される。
【０００６】
データを４ビットと仮定して説明すると、図３に示すように、従来の信号遅延装置は、ＤＬＬ１０１、遅延設定値算出回路１０２、遅延素子１０３、データ保持用フリップフロップ１０４〜１０７を備えている。また、更に、ＤＬＬ１０１は遅延素子１０８、遅延制御回路１０９及び位相比較器１１０を備えている。
【０００７】
まず、ＤＬＬ１０１の基本動作を説明する。遅延素子１０８は、所定の単位遅延の整数倍の遅延値が設定される可変遅延素子であり、外部からの基準クロック信号が遅延素子１０８に入力されると、該遅延素子１０８により遅延させられた基準クロック信号は位相比較器１１０に入力され、位相比較器１１０では、遅延素子１０８から出力された信号と遅延素子１０８に入力する前の基準クロック信号との位相比較が行われ、その差分信号が遅延制御回路１０９に送られる。該遅延制御回路１０９では前記差分信号に応じて遅延値を設定して遅延素子１０８の遅延をフィードバック制御し、ＤＬＬ１０１は、最終的に基準クロック信号を１周期遅らせることができる遅延量で安定する。
【０００８】
遅延設定値算出回路１０２では、遅延制御回路１０９から入力される遅延設定値及び外部から入力される位相設定値よりストローブ信号を遅延させる遅延素子１０３の遅延設定値を算出する。尚、遅延素子１０３と遅延素子１０８は回路的にもレイアウト的にも全く同一である必要がある。
【０００９】
ストローブ信号は、前記の通りに設定された前記遅延素子１０３に入力され、遅延されて遅延ストローブ信号としてフリップフロップ１０４〜１０７に出力される。
【００１０】
例えば、前記位相設定値が２５％であるとすると、遅延設定値算出回路１０２は基準クロックの２５％の遅延値を遅延素子１０３に設定し、遅延素子１０３は入力されるストローブ信号を当該遅延値だけ遅延させて、フリップフロップ１０４〜１０７に出力することになる。その結果、図４に示すようにデータの２つの変化点のちょうど中間点で安定してデータをラッチすることができるようになる。尚、図４では入力データは一般的なＤＤＲ−ＳＤＲＡＭから出力されることを前提にしているため、データ信号とストローブ信号は同期して入力されている。また、データ信号は基準クロックｔｓｄｃｋの半分の周期で変化している。
【００１１】
しかし、このような従来の技術においては、データ信号の入力部からフリップフロップのデータ入力に達する遅延時間（以下、「データ遅延時間」という）やストローブ信号が入力されてから遅延素子１０３の入力に達する遅延時間、遅延素子１０３の出力からデータを保持するフリップフロップ１０４〜１０７までに配される２分木（以下、「クロックツリー」という）による遅延時間（以下、前記の２つの遅延時間を足したものを「ストローブ信号のクロックツリー遅延時間」という）を考慮していない。クロックツリーは、レイアウトツールによって、フリップフロップを含めた部品全体の配置処理を行い、クロック信号を供給すべきフリップフロップを抽出してフリップフロップのペアを作成して配線で結合すると言う形で構成される。その際、親の頂点からひとつ下の子の頂点までのスキュー（クロック到達時刻の差）ゼロ点を求め、木を組み上げてゆくことによって、結果としてクロックパルス発生器からフリップフロップまでのゼロスキュー配線を可能とするものである。フリップフロップ１０４〜１０７においてはストローブ信号遅延素子１０３の遅延値が固定されていると仮定すると、このデータ遅延時間とストローブ信号のクロックツリー遅延時間の差分が図４に示したデータのマージンｍｓとｍｈに影響する。
【００１２】
すなわち、ストローブ遅延素子１０３においてデータ有効幅のほぼ真ん中に位置していた遅延ストローブ信号は、データ遅延時間及びストローブ信号のクロックツリー遅延時間の大小に応じて図５の（ａ）や（ｂ）のようにデータ幅の前端、後端に位置してしまう。
【００１３】
無論、外部から入力される位相設定値を変更することによりある程度は調整ができる。但し、ストローブ信号のクロックツリー遅延時間がデータ遅延時間よりデータ信号の１周期分以上遅延した場合、遅延素子であるストローブ信号遅延素子１０３では対応ができない。又、データ遅延時間がストローブ信号のクロックツリー遅延時間よりも大きい場合は、ストローブ信号遅延素子１０３の単位遅延素子の数を増やすことにより対応可能であるが、遅延素子を数多く通すことは消費電力やクロックジッター（時間軸のずれ）が増大するという観点からも避けるべきである。これらを考慮すると、データ遅延時間とストローブ信号のクロックツリー遅延時間は等しいことが望ましいことがわかる。
【００１４】
この課題を解決するため、従来は、データ信号とフリップフロップの入力部との間にストローブ信号のクロックツリーと遅延時間が同等となるようにバッファを挿入していた。（例えば、特許文献１参照）
【特許文献１】特開２００５−９４５９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、この従来手法では、ある１条件でストローブ信号のクロックツリーの遅延時間と同等な遅延を再現できたとしても、もし、この条件が満たされなくなった場合、例えば、通常動作における半導体装置自身からの発熱や電源電圧の変動に伴う、遅延素子の遅延の変化量と配線による遅延の変化量が違うとき、データ信号の遅延とクロックツリーの遅延との間に差が生じてしまい意味をなさなくなる。また、クロックツリーと同じ遅延時間を再現するレイアウトのデータ信号のバッファを実現するのも現実的には不可能である。
【００１６】
そこで本発明は、従来の信号遅延装置が有する問題を鑑みてなされたものであり、高速外部デバイスとの安定したインターフェースを行なえる可変遅延制御装置の提供を目的とする。
【課題を解決するための手段】
【００１７】
斯かる実情に鑑み、第１の発明による可変遅延制御装置は、外部より入力されるデータ信号を設定値に応じて遅延させることができるデータ信号遅延素子と、該データ信号を内部でラッチする際に使用するストローブ信号を遅延させるストローブ信号遅延素子と、複数の前記データ信号の数に対応する数だけ設けられそれぞれ前記データ信号遅延素子で遅延されたデータを前記ストローブ信号遅延素子で遅延されたストローブ信号にてラッチするフリップフロップとを備えた可変遅延制御装置であって、
前記データ信号遅延素子と前記ストローブ信号遅延素子は同じ単位遅延素子及び回路構造を有し、ストローブ信号入力部から前記フリップフロップの間に配されたバッファを通ったストローブ信号と前記バッファを通らないストローブ信号の位相を比較して遅延値を算出する遅延値算出回路を備え、前記遅延値算出回路が算出した前記遅延値をデータ信号遅延素子の遅延値に反映させることを特徴とする。
【００１８】
また、第２の発明による可変遅延制御装置は、外部からのクロック信号と内部出力のクロック信号との位相を調整するＤＬＬ回路と、該ＤＬＬ回路から出力される遅延値と外部から入力される位相設定値とからストローブ信号を遅延させる遅延値を算出するストローブ信号遅延設定値算出回路を備え、前記データ信号遅延素子に反映させるために出力する遅延値は、前記遅延値算出回路が、前記バッファを通ったストローブ信号と前記バッファを通らないストローブ信号の位相差から算出した遅延値から前記ストローブ信号遅延設定値算出回路より入力される遅延値を差し引いた値とし、ストローブ信号入力部からフリップフロップまでの信号の遅れによるストローブ信号とデータ信号の遅延差をなくすことを特徴とする。
【００１９】
また、第３の発明による可変遅延制御装置は、前記バッファを通ったストローブ信号と前記バッファを通らないストローブ信号の位相差から遅延値を算出するために、前記ストローブ信号入力部から前記フリップフロップの間に配されたバッファ及びストローブ信号遅延素子を通ったストローブ信号と、前記バッファを通らないで前記遅延値算出回路の遅延素子を通ったストローブ信号との位相を位相比較器により比較して位相情報を出力し、遅延制御回路が、前記位相比較器から入力された前記位相情報から遅延値を算出し、前記遅延値算出回路の遅延素子に該遅延値を出力してフィードバック制御を行うことを特徴とする。
【００２０】
また、第４の発明による可変遅延制御装置は、各データ信号遅延素子が、全て同じ遅延設定値に応じて前記データ信号を遅延させることを特徴とする。
【００２１】
また、第５の発明による可変遅延制御装置は、前記遅延値算出回路の遅延制御回路に、外部から初期値を設定することが可能であることを特徴とする。
【発明の効果】
【００２２】
上記のような構成にすることにより、従来では固定遅延で調整されていた（又は、全く何の調整もされていなかった）データ信号の遅延とストローブ信号のクロックツリーによる遅延が動的に調整可能なため、たとえ半導体装置そのものの温度が上昇して遅延素子の特性がシフトしたとしても、常にデータ信号の遅延とストローブ信号のクロックツリーによる遅延差は許容範囲以内におさまることになり、その結果ＤＬＬの許容範囲を越えることなく安定した読み出し動作を実現することができる。
【００２３】
また、上記の実施の態様において、前記データ信号遅延素子の遅延設定手段は外部から初期値が設定されてもよい。
【００２４】
このような構成にすることにより、前記データ信号遅延素子の遅延設定が決まるまでの時間を短縮することができる。
【００２５】
本発明は外部デバイスとのインターフェイスを必要とする半導体集積回路に適用可能である。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。図１は、本発明の可変遅延制御装置の実施例を示す回路図である。
【００２７】
まず、以下に、本発明に係る可変遅延制御装置の構造、機能についての説明を行う。
図１において、本発明の可変遅延制御装置１は、例えば、入力されるデータを４ビットとした場合、入力されるデータ０からデータ３の数に対応する同じ構成を持つデータ信号用遅延素子２、３、４、５、ストローブ信号用遅延素子６、外部より入力されるデータの入出力を司るリード・ライトモード切替信号により制御されるデータ出力用トライステートバッファ７、８、９、１０、前記リード・ライトモード切替信号により制御されるストローブ信号出力用トライステートバッファ１１、ストローブ信号のクロックツリーバッファ１２、１３、１４、１５、１６、１７、データ保持用のフリップフロップ１８、１９、２０、２１、前記ストローブ信号用遅延素子と同じ構成の遅延素子を有するＤＬＬ２２、前記ＤＬＬ２２と外部から入力される位相設定値よりストローブ信号用遅延素子の遅延設定値を算出する遅延設定値算出回路２３、データ信号用遅延素子の遅延値算出回路２４等を備えている。また、ＤＬＬ２２は、位相比較器２５、遅延素子２６、遅延制御回路２７等を備える。データ信号用遅延素子の遅延値算出回路２４は、位相比較器２８、遅延素子２９、外部より初期値を設定可能な遅延制御回路３０等を備えている。
【００２８】
データ信号用遅延素子２、３、４、５は全て同一の回路構成、レイアウトを有し、それぞれデータ０からデータ３が入力される。
データ信号用遅延素子２、３、４、５はそれぞれ直接フリップフロップ１８、１９、２０、２１のデータ端子に接続されており、それぞれデータ０〜３から入力されるデータを遅延値算出回路２４で算出される設定遅延値だけ遅延させてフリップフロップ１８、１９、２０、２１のデータ端子に出力する。
【００２９】
ストローブ信号用遅延素子６にはレイアウトツールにより挿入されたクロックツリー用のバッファ１２、１３を介してストローブ信号が入力され、また遅延設定値算出回路２３よりストローブ信号用遅延素子６にストローブ信号の遅延設定値が入力され、前記クロックツリー同様のバッファ１４、１５、１６、１７を介して全てのフリップフロップ１８、１９、２０、２１のクロック端子に出力する。又、外部デバイスに対して書き込みを行なう時に使用されるトライステートバッファ１１には基準クロックが入力される。
【００３０】
遅延値算出用回路２４の遅延素子２９はクロックツリーを介さないストローブ信号を入力とし、遅延制御回路３０により設定される遅延値だけストローブ信号を遅延させて、位相比較器２８に出力する。
【００３１】
位相比較器２８は、遅延素子２９とレイアウトツールにより挿入されたクロックツリーバッファ１４、１５、１７を介したストローブ信号を入力とし、その位相差に応じた信号を遅延制御回路３０に出力する。尚、クロックツリーを介したストローブ信号はレイアウトツールにより全フリップフロップ１８、１９、２０、２１のクロック端子とスキューがほとんどないことが望まれる。
【００３２】
遅延制御回路３０は、位相比較器２８からの出力、外部入力の遅延初期値、前記遅延初期値を有効にする初期値イネーブル信号、遅延設定値算出回路２３からの出力が入力され、データ信号遅延素子２、３、４、５の遅延設定値端子へと出力される。
【００３３】
遅延設定値算出回路２３は、ＤＬＬ２２の遅延制御回路２７から入力される遅延設定値と、外部入力である位相設定値を入力として、位相設定値にあたる遅延素子の設定値を遅延素子６、遅延値算出回路２４中の遅延制御回路３０に出力する。
【００３４】
ＤＬＬ２２の遅延素子２６には基準クロックが入力され、遅延素子２６は入力される基準クロックの１周期分を遅延させて位相比較器２５に出力する。この遅延素子２６に入力される基準クロックはストローブ信号と同じ周期クロックである。
【００３５】
位相比較器２５は遅延素子２６で遅延させられた基準クロックと遅延していない状態の基準クロックとの位相を比較し、位相情報を遅延制御回路２７に出力する。遅延制御回路２７は位相比較器２５より入力された情報を基にフィードバック制御を行って遅延素子２６の遅延値の設定を行い、遅延素子２６で基準クロックの１周期分の遅延をさせるように動作する。
【００３６】
なお、前記遅延素子２、３、４、５、６、２６、２９はそれぞれ同じ単位遅延素子、回路構造を持ち、たとえば図２に示すような遅延素子５０のような構造を備えている。この遅延素子５０は、複数の単位遅延素子５１ａ〜５１ｎと選択回路５２を備えており、設定される遅延値に応じて選択回路５２が対応した遅延素子５１ａ〜５１ｎまでの遅延ラインを選択して、この選択した遅延素子を通ったデータ信号又はストローブ信号を出力する。
【００３７】
次に、本実施形態に係る可変遅延制御装置１の動作について説明する。
まず、本可変遅延制御装置が搭載されるシステム全体に電源が供給されるとまず基準クロックの発振が開始される。前記基準クロックの生成方法についてはここでは問わない。
【００３８】
基準クロックが入力されるとＤＬＬ２２は、遅延素子２６が基準クロックの１周期分の遅延を持つ状態で安定する。（以下、本状態を「ロック」という）そして、基準クロックを１周期遅らせるための前記単位遅延素子の段数（以下、「ロック段数」という）が遅延設定値算出回路２３に出力される。
【００３９】
前記ロック段数より、外部入力される位相設定値に対応した遅延の設定値がストローブ信号用遅延素子６に出力される。例えば、前記ロック段数が前記単位遅延素子１２段として、位相設定値が２５％であれば、遅延の設定値は３段となる。
【００４０】
ＤＬＬ２２がロック後、外部より入力される位相設定値と前記リード・ライトモード切替信号はライト状態となり、ストローブ信号には基準クロックが入力される。前記基準クロックは、ストローブ信号として外部デバイスに対して出力されるとともに、前記ストローブ信号のクロックツリー１２、１３、１４、１５、１６、１７及びストローブ信号用遅延素子６を介して、各フリップフロップ１８〜２１、遅延値算出回路２４の位相比較器２８に供給される。
【００４１】
遅延値算出回路２４には、前記クロックツリーを介したストローブ信号と前記クロックツリーを介さないストローブ信号が入力される。
すなわち、位相比較器２８に、前記クロックツリーを介したストローブ信号と、前記クロックツリーを介さないストローブ信号を遅延素子２９で遅延させたストローブ信号が入力される。
【００４２】
位相比較器２８から前記２つの信号の位相差が遅延制御回路３０に出力され、遅延制御回路３０では前記位相差をなくすよう遅延素子２９に対してフィードバック制御を行うため遅延の設定値を出力する。つまり、遅延値算出回路２４では、前記クロックツリーを介したストローブ信号と前記クロックツリーを介さないストローブ信号との遅延差分が前記単位遅延素子で何個分にあたるかを算出している。尚、あらかじめ論理回路のタイミングを検証するためのツール、スタティック・タイミング・アナライザ（Ｓｔａｔｉｃ  Ｔｉｍｉｎｇ  Ａｎａｌｙｚｅｒ）などにより前記ストローブ信号のクロックツリー遅延値を見積もっておき、それに応じた値を外部より位相初期値信号として入力すれば、上記設定遅延値の算出までの時間を短縮することができる。その際、外部からの前記位相初期値信号はシステムの立ち上げ時のみ採用する必要があるため、位相初期値イネーブル信号をアクティブにして遅延制御回路３０に前記位相初期値信号を与える必要がある。
【００４３】
そして、遅延制御回路３０では、算出された上記遅延素子２９への設定値から遅延設定値算出回路２３より入力されるストローブ信号用遅延素子６に対する遅延の設定値を差し引き、データ信号用遅延素子２、３、４、５に出力する。
【００４４】
前記遅延制御回路３０の機能により、前記遅延差分は、遅延設定値算出回路２３により遅延値が設定されているストローブ信号用遅延素子６の遅延分が差し引かれ、実際に必要なストローブ信号のクロックツリーの遅延について前記単位遅延素子の整数倍値で算出し、データ遅延素子２、３、４、５で使用することができる。
【００４５】
もし、デバイス自体の温度の上昇や電源電圧の揺れにより前記ストローブ信号のクロックツリーの遅延と遅延素子２９での遅延との間に差分が生じ、データ信号とストローブ信号間のマージンが変化したとしても、位相比較器２８と遅延制御回路３０により迅速に補正が行なわれるため、安定したデータ転送を実現することができる。
【００４６】
尚、ここまでは外部デバイスへのライトモードでの動作を説明したが、リードモード時もストローブ信号のソースが外部デバイスより供給されることを除いて何ら変わりがないため省略する。
【００４７】
このように、本実施の形態の可変遅延制御装置１は、前記ストローブ信号のクロックツリーの遅延と同等の遅延を複数のデータ信号０〜３とそれぞれのデータを前記ストローブ信号で保持するフリップフロップ１８〜２１のデータ端子間に実現することにより、前記クロックツリーによるマージン減少を防ぎ、カスタムＩＣと呼ばれるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ、特定用途向け集積回路）レイアウト工程の生産性の向上及び外部高速デバイスとの安定したデータの転送を適切に行なうことができる。
【００４８】
尚、本発明の可変遅延制御装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態に係る可変遅延制御装置の構成を示す回路図である。
【図２】本発明の実施の形態に係る可変遅延制御装置の中で使用されている遅延素子の構成を示す回路図である。
【図３】従来技術における信号遅延装置の構成を示す回路図である。
【図４】ＤＤＲ−ＳＤＲＡＭとのデータインターフェースタイミングチャートの図である。
【図５】データ信号における遅延時間とストローブ信号のクロックツリーによる遅延時間の差によるマージンの減少を示すデータインターフェースタイミングチャートの図である。
【符号の説明】
【００５０】
１  可変遅延制御装置
２、３、４、５  データ信号用遅延素子
６  ストローブ信号用遅延素子
７、８、９、１０  データ出力用トライステートバッファ
１１  ストローブ信号出力用トライステートバッファ
１２、１３、１４、１５、１６、１７  バッファ
１８、１９、２０、２１  フリップフロップ
２２  ＤＬＬ
２３  遅延設定値算出回路
２４  遅延値算出回路
２５、２８  位相比較器
２６、２９  遅延素子
２７、３０  遅延制御回路
５０  遅延素子
５１  単位遅延素子
５２  選択回路
１０１  ＤＬＬ
１０２  遅延設定値算出回路
１０３、１０８  遅延素子
１０４、１０５、１０６、１０７  フリップフロップ
１０９  遅延制御回路
１１０  位相比較器
【図１】
2007336028.tif 000003
【図２】
2007336028.tif 000004
【図３】
2007336028.tif 000005
【図４】
2007336028.tif 000006
【図５】
2007336028.tif 000007