(57)【要約】      （修正有）【課題】メモリ専有面積を縮小すること。【解決手段】電子スイッチ２４は、プログラミングモード中にゲートが電気的に浮遊するよう、プログラミングモード中にゲートＧ等の制御電極を実質的に電気的に絶縁分離できる。プログラミングモード中に、プログラミング電圧Ｖｐｐが、トランジスタ４の主導電路を挟んで、例えばソース−ドレイン・チャネルＳ−Ｄを挟んで、供給される。プログラミング電圧Ｖｐｐは、トランジスタ４の制御電極が浮遊している場合には主導電路を溶断するのに十分なほど大きく、制御電極が浮遊せず適切な規定電圧に接続されている場合には主導電路を溶断するのには不十分である。従って、トランジスタ４は、同時にヒュージブル素子の役割を果たしながらメモリセル選択の機能を実行し、上記構成は、溶断に必要なプログラミング電流で動作可能なトランジスタがより少数しか必要ない。従って、メモリが占有する面積を縮小できる。【選択図】図１１
2007294090.tif 000002
【特許請求の範囲】
【請求項１】
主導電路および制御電極を有するトランジスタを、その１つ（メモリセルが１つの場合）あるいはその各々（メモリセルが複数の場合）が含む少なくとも１つのメモリセルと、
プログラミングステップの間、少なくとも１つのセルの制御電極を実質的に絶縁分離するための少なくとも第１の電子スイッチと、
上記プログラミングステップの間、少なくとも１個のセルの主導電路を挟んで、制御電極が実質的に絶縁分離されている場合には主導電路を溶断するのに十分な電圧を、制御電極が実質的に絶縁分離されていない場合には主導電路を溶断するのに不十分な電圧を、印加するための装置とを含むプログラマブル・リードオンリーメモリ。
【請求項２】
上記トランジスタ（トランジスタが１つの場合）または各トランジスタ（トランジスタが複数の場合）が、金属酸化膜シリコントランジスタを含む請求項１に記載のメモリ。
【請求項３】
上記トランジスタ（トランジスタが１つの場合）または各トランジスタ（トランジスタが複数の場合）が、電界効果トランジスタを含み、
上記電界効果トランジスタのゲートが、上記制御電極を含み、
上記電界効果トランジスタのソース−ドレイン・チャネルが、上記主導電路を含む請求項１または２に記載のメモリ。
【請求項４】
上記トランジスタ（トランジスタが１つの場合）または各トランジスタ（トランジスタが複数の場合）が、薄膜トランジスタを含む請求項１〜３の何れか１項に記載のメモリ。
【請求項５】
上記少なくとも１つのセルが、複数のセルからなるアレイを含む請求項１〜４の何れか１項に記載のメモリ。
【請求項６】
上記少なくとも第１の電子スイッチが、複数の第１の電子スイッチを含み、
それら複数の第１の電子スイッチの各々がそれぞれ、上記複数のセルの１つずつに関連付けられている請求項５記載のメモリ。
【請求項７】
上記セルが、少なくとも１つのセットとして構成され、
上記セット（セットが１つの場合）または各セット（セットが複数の場合）が、上記第１の電子スイッチ（第１の電子スイッチが１つの場合）に、または上記第１の電子スイッチの１つずつにそれぞれ（第１の電子スイッチが複数の場合）、関連付けられている請求項５記載の電子スイッチ。
【請求項８】
上記複数のセルが、複数のグループとして構成され、
これらグループの各々が、読み出し回路をそれぞれ有している請求項５〜７の何れか１項に記載のメモリ
【請求項９】
各グループの主導電路が、上記読み出し回路のそれぞれと並列に接続されている請求項８に記載のメモリ。
【請求項１０】
上記装置が、各グループの主導電路の全てに同時に電圧を印加するように構成されている請求項９に記載のメモリ。
【請求項１１】
上記複数のセルが、共通の読み出し回路に接続されている請求項５〜７の何れか１項に記載のメモリ。
【請求項１２】
上記主導電路が、上記共通の読み出し回路に並列に接続されている請求項１１に記載のメモリ。
【請求項１３】
上記装置が、上記複数の主導電路の全てに同時に電圧を同時に印加するように構成されている請求項１２に記載のメモリ。
【請求項１４】
上記読み出し回路（読み出し回路が１つの場合）または各読み出し回路（読み出し回路が複数の場合）が、プリチャージ・トランジスタを含む請求項８〜１３の何れか１項に記載のメモリ。
【請求項１５】
上記読み出し回路（読み出し回路が１つの場合）または各読み出し回路（読み出し回路が複数の場合）が、上記回路入力と上記プリチャージ・トランジスタとの間に接続されたバイアストランジスタを含む請求項１４に記載のメモリ。
【請求項１６】
上記読み出し回路（読み出し回路が１つの場合）または各読み出し回路（読み出し回路が複数の場合）が、上記回路入力と上記回路出力との間に第２の電子スイッチを含む請求項８〜１５の何れか１項に記載のメモリ。
【請求項１７】
上記読み出し回路（読み出し回路が１つの場合）または各読み出し回路（読み出し回路が複数の場合）が、上記プログラミングステップの間、上記回路出力を共通ラインに接続するように構成された第３の電子スイッチを含む請求項８〜１６の何れか１項に記載のメモリ。
【請求項１８】
上記第１の電子スイッチ（第１の電子スイッチが１つの場合）または各第１の電子スイッチ（第１の電子スイッチが複数の場合）が、トランジスタを含む請求項１〜１７の何れか１項に記載のメモリ。
【請求項１９】
上記第１の電子スイッチ（第１の電子スイッチが１つの場合）または各第１の電子スイッチ（第１の電子スイッチが複数の場合）が、トランスミッションゲートを含む請求項１〜１７の何れか１項に記載のメモリ。
【請求項２０】
各第１の電子スイッチが、
セル選択信号によって制御されるように構成され第１のスイッチングデバイスと、
上記第１のスイッチングデバイスに並列に接続され、上記プログラミングステップの間、セル・プログラミング信号によって制御されるように構成された第２のスイッチングデバイスとを含む請求項５、６、および８〜１７の何れか１項に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブル・リードオンリーメモリに関するものである。そのようなメモリは、集積回路のための、あるいは、集積回路内の、不揮発性メモリとして、例えば不揮発性の「一度書き込み(write-once)」データの記憶を必要とする用途において、使用できる。そのような用途の例は、システム同一性データおよび製造後の校正データを含んでいる。
【背景技術】
【０００２】
「一度書き込み」あるいは「一度きりの(one-time)」プログラマブルメモリセルが、長年にわたってプログラマブル・リードオンリーメモリ（ＰＲＯＭ）アレイに使用されている。「ヒューズ」タイプおよび「アンチヒューズ」タイプとして知られている、２つのタイプのメモリセルが使用されている。
【０００３】
添付図面の図１は、１などの複数の列電極と２などの複数の行電極とによってアドレスされるアレイの一部を形成する、公知のタイプのメモリセルを示す。各セルは、Ｎ−ＭＯＳトランジスタなどのトランジスタ４のソース−ドレイン・チャネルに直列に接続されたヒュージブル導電リンク３を含んでいる。上記リンク３は、トランジスタ４のドレインと、上記セルが属する行の行電極２との間に接続されている。上記トランジスタ４のゲートは、上記セルが属する列の列電極１に接続されている。上記トランジスタ４のソースはグラウンドなどの共通ラインに接続されている。
【０００４】
上記リンク３は、典型的には、ドープされたポリシリコン層の中に実装される。セルをプログラムするために、トランジスタ４がオンにされ、高電圧がリンク３の両端に印加される。これによって、セルに大電流が流される。十分に高い電流で、リンク３が飛ばされ、開回路になる。逆に、高いプログラミング電圧の印加中に、トランジスタ４がオフにされている場合、上記リンク３は、損なわれていない(intact)ままとなる。メモリの読み出し中に、上記セルが選択されている場合、読み出し回路は、上記リンクが飛ばされていれば開回路を、上記リンクが損なわれていなければ閉回路を、検知する。
【０００５】
添付図面の図２は、複数のメモリセルからなるアレイまたはマトリクスの典型的な構成を示す。上記アレイ５は、列デコーダ６および行デコーダ７によってアドレスされ、センスアンプ装置８を含む（包含する）読み出しセンス回路に設けられている。プログラム制御装置９は、プログラミングステップ中に、アレイ５のメモリセルのプログラミングを制御するために設けられている。
【０００６】
そのようなメモリは、いくつかの欠点を有している。例えば、プログラミングのためにセルを選択するために、「選択」トランジスタ４のゲートに高電圧を印加しなければならない。これは、メモリのプログラミング後のメモリ読み出し動作中に必要とされる公称電源電圧よりも実質的に大きい電源電圧で動作することを、デコーダに要求する。さらに、４などの選択トランジスタは、プログラミング中に比較的大きい電流を通せる必要がある。これは、典型的には、トランジスタ４を、破損することなくそのような大電流を扱うのに十分な程度にまで、大きくすることによって達成される。これは、言い換えると、メモリを形成する集積回路の比較的広い面積を必要とし、メモリデバイスの決まった面積に集積できるメモリセルの数を制限することを意味する。
【０００７】
アンチヒューズ・タイプのメモリのメモリセルを、添付図面の図３に示す。メモリセルは、選択トランジスタ４を含み、選択トランジスタ４のゲートは共通の行電極２に接続され、選択トランジスタ４のドレインは容量性素子１０を介して共通の列電極１に接続されている。
【０００８】
そのようなメモリセルをプログラムするために、選択トランジスタ４がオンにされ、高電圧が容量性素子１０の両端に印加される。高電圧は、キャパシタの誘電体（それは通常ゲート酸化膜の形をしている）の絶縁破壊を引き起こし、容量性素子１０の端子間に永久短絡回路を形成する。逆に、高いプログラミング電圧の印加中に、選択トランジスタ４がオフにされている場合、素子１０は、損なわれず、開回路のままである。読み出しモード中にメモリセルが選択されている場合、読み出し回路は、素子１０が損なわれていなければ開回路を、素子１０がプログラムされている場合に閉回路を、検知する。
【０００９】
この場合もまた、そのようなメモリは、選択トランジスタをオンまたはオフにするために、デコーディング・ロジックが、比較的高いプログラミング電圧で動作することを必要とする。さらに、プログラミング電圧を最小限にするために、比較的薄い酸化物が素子１０中に必要である。しかしながら、そのような薄い酸化物は、必ずしも、そのようなメモリを作製するための製造工程の標準的なプロセスの特徴であるとは限らない。したがって、追加の加工ステップが必要になるかもしれない。これは、そのようなメモリの製造コストを増大させ、場合によっては製造歩留まりを低下させる。
【００１０】
非特許文献１は、ＰＲＯＭアレイにおけるポリシリコン・ヒュージブルリンクの使用を開示している。アレイのメモリセルは、バイポーラの選択トランジスタに直列に接続されたポリシリコン・ヒューズを含んでいる。
【００１１】
特許文献１は、添付図面の図４に示すようなＰＲＯＭを開示している。このタイプのメモリにおいては、各メモリセルが、ヒュージブル・ポリシリコンリンクに直列に接続された選択ダイオードを含んでいる。そのような構成もまた、比較的高い溶断電流を投入する(sink)と同様に比較的高いプログラミング電圧を供給することが可能なアドレスおよびデータ論理を必要とする。
【００１２】
添付図面の図５は、特許文献２に開示されたタイプのＰＲＯＭを示す。メモリは、ポリシリコン薄膜トランジスタ（ＴＦＴ）技術で形成される。「ヒューズ」および「アンチヒューズ」素子の両方が開示されている。この場合もまた、デコーディング回路は、比較的高いプログラミング電圧に耐えることができなければならず、薄膜トランジスタは、ヒュージブル素子を飛ばすのに必要な比較的高い電流を通すことができるのに十分な程度に大きくなければならない。
【００１３】
添付図面の図６Ａおよび６Ｂは、例えば特許文献３に開示されているような、ＣＭＯＳ技術を用いて形成された、シリサイド化されたポリシリコン・ヒューズ構造を示す。上記構造は、基板１２上に形成された酸化物サイド層１１の上に形成され、ポリシリコン層１３およびシリサイド層１４を含んでいる。コンタクト１５および１６は、シリサイド層１４上に形成されている。
【００１４】
ヒュージブル素子の導電率は、比較的低いインピーダンスのシリサイド合金である層１４の材料の低インピーダンスに左右される。図６Ａは、損なわれていない素子を示す。図６Ｂは、プログラムされた素子を示す。この素子においては、素子のインピーダンスが比較的大きく増大するように、１７および１８で示されるようにシリサイド合金が集塊化している。
【００１５】
シリサイド合金層およびポリシリコン層は、多くのＣＭＯＳプロセスで利用可能である。しかしながら、典型的な低温ポリシリコンＴＦＴプロセスにおいて、そのような構造を用意するには、追加の工程ステップを必要とするであろう。
【００１６】
特許文献４は、例えば添付図面の図７に示すように、ＣＭＯＳ技術で形成された単一トランジスタのアンチヒューズ素子を開示している。各ヒューズ素子は、ドレイン端の誘電体２１と比較して厚い誘電体２０をトランジスタ・チャネルのソース端に有している。これによって、高いゲート−ドレイン電圧が印加される場合、チャネル内の予測可能な箇所に高濃度にドープされた領域を形成させることができる。これはまた、ゲートと新しく形成されたドープされた領域との間に短絡を形成することを容易にする。
【特許文献１】米国特許第５，５３６，９６８号
【特許文献２】米国特許出願公開第２００５／０１７４８４５Ａ１号
【特許文献３】米国特許第５，７０８，２９１号
【特許文献４】米国特許出願公開第２００４／０１５６２３４Ａ１号
【非特許文献１】Metzger L. R., "A 16 K CMOS PROM with Poly-silicon Fusible Links", IEEE Journal of Solid State Circuits, vol. SC-18, no 5, １９８３年１０月
【発明の開示】
【課題を解決するための手段】
【００１７】
本発明の第１の態様によれば、主導電路および制御電極を有するトランジスタを、その１つ（メモリセルが１つの場合）あるいはその各々（メモリセルが複数の場合）が含む少なくとも１つのメモリセルと、プログラミングステップの間、少なくとも１つのセルの制御電極を実質的に絶縁分離する(isolate)ための少なくとも第１の電子スイッチと、上記プログラミングステップの間、少なくとも１個のセルの主導電路を挟んで、制御電極が実質的に絶縁分離されている場合には主導電路を溶断するのに十分な電圧を、制御電極が実質的に絶縁分離されていない場合には主導電路を溶断するのに不十分な電圧を、印加するための装置とを含むプログラマブル・リードオンリーメモリが提供される。
【００１８】
上記トランジスタ（トランジスタが１つの場合）または各トランジスタ（トランジスタが複数の場合）が、金属酸化膜シリコントランジスタを含んでいてもよい。
【００１９】
上記トランジスタ（トランジスタが１つの場合）または各トランジスタ（トランジスタが複数の場合）が、電界効果トランジスタを含み、上記電界効果トランジスタのゲートが、上記制御電極を含み、上記電界効果トランジスタのソース−ドレイン・チャネルが、上記主導電路を含んでいてもよい。
【００２０】
上記トランジスタ（トランジスタが１つの場合）または各トランジスタ（トランジスタが複数の場合）が、薄膜トランジスタを含んでいてもよい。
【００２１】
上記少なくとも１つのセルが、複数のセルからなるアレイを含んでいてもよい。上記少なくとも第１の電子スイッチが、複数の第１の電子スイッチを含み、それら複数の第１の電子スイッチの各々がそれぞれ、上記複数のセルの１つずつに関連付けられていてもよい。代替の構成として、上記セルが、少なくとも１つのセットとして構成され、上記セット（セットが１つの場合）または各セット（セットが複数の場合）が、上記第１の電子スイッチ（第１の電子スイッチが１つの場合）に、または上記第１の電子スイッチの１つずつにそれぞれ（第１の電子スイッチが複数の場合）、関連付けられていてもよい。
【００２２】
上記複数のセルが、複数のグループとして構成され、これらグループの各々が、読み出し回路をそれぞれ有していてもよい。各グループの主導電路が、上記読み出し回路のそれぞれと並列に接続されていてもよい。上記装置が、各グループの主導電路の全てに同時に電圧を印加するように構成されていてもよい。
【００２３】
上記複数のセルが、共通の読み出し回路に接続されていてもよい。上記主導電路が、上記共通の読み出し回路に並列に接続されていてもよい。上記装置が、上記複数の主導電路の全てに同時に電圧を同時に印加するように構成されていてもよい。
【００２４】
上記読み出し回路（読み出し回路が１つの場合）または各読み出し回路（読み出し回路が複数の場合）が、プリチャージ・トランジスタを含んでいてもよい。上記読み出し回路（読み出し回路が１つの場合）または各読み出し回路（読み出し回路が複数の場合）が、上記回路入力と上記プリチャージ・トランジスタとの間に接続されたバイアストランジスタを含んでいてもよい。
【００２５】
上記読み出し回路（読み出し回路が１つの場合）または各読み出し回路（読み出し回路が複数の場合）が、上記回路入力と上記回路出力との間に第２の電子スイッチを含んでいてもよい。
【００２６】
上記読み出し回路（読み出し回路が１つの場合）または各読み出し回路（読み出し回路が複数の場合）が、上記プログラミングステップの間、上記回路出力を共通ラインに接続するように構成された第３の電子スイッチを含んでいてもよい。
【００２７】
上記第１の電子スイッチ（第１の電子スイッチが１つの場合）または各第１の電子スイッチ（第１の電子スイッチが複数の場合）が、トランジスタを含んでいてもよい。
【００２８】
上記第１の電子スイッチ（第１の電子スイッチが１つの場合）または各第１の電子スイッチ（第１の電子スイッチが複数の場合）が、トランスミッションゲートを含んでいてもよい。
【００２９】
各第１の電子スイッチが、セル選択信号によって制御されるように構成され第１のスイッチングデバイスと、上記第１のスイッチングデバイスに並列に接続され、上記プログラミングステップの間、セル・プログラミング信号によって制御されるように構成された第２のスイッチングデバイスとを含んでいてもよい。
【００３０】
それゆえ、ヒュージブル素子を形成するトランジスタを上記メモリセル（メモリセルが１つの場合）または各メモリセル（メモリセルが複数の場合）が含むメモリを提供できる。したがって、そのようなセルによって占有される面積を、公知のタイプのセルによって占有される面積よりも実質的に小さくすることができる。行論理回路および列論理回路は、上記プログラミングステップの間、公称電源電圧で動作することができ、いくつかの実施形態においては、グルーバルなプログラミング電圧を全てのセルに同時に印加することができる。したがって、プログラミング中に比較的大きい電流を通すための比較的大きいデバイスを、除去する、あるいは数を実質的に削減することができ、その結果、メモリによって占有される面積を実質的に公知のタイプのメモリより小さくすることができる。そのようなメモリの製造時には、追加の加工ステップが不要である。したがって、製造コストまたは製造歩留まりに殆どあるいは全く不利益がない、縮小された面積および／またはより大きい容量のメモリを提供することができる。
【発明を実施するための最良の形態】
【００３１】
図面全体にわたって、同様の参照番号は同様の部分を指す。図８に示すメモリセルは、シングルビットＰＲＯＭとしてシングルビットの情報を不揮発性記憶するのに使用してもよい。より典型的には、メモリセルは、複数のメモリセルからなるアレイの１つの素子として使用され、行デコード回路、列デコード回路、読み出し回路、およびプログラミング回路と共に、マルチビットまたはマルチワードの情報を格納するためのメモリを形成する。そのようなメモリは、他のデバイスまたは回路と共に使用するために集積回路として形成してもよいし、他の機能を実行するための回路を組み込んだ集積回路の一部を形成してもよい。
【００３２】
上記メモリセルは、トランジスタ４および電子スイッチ（第１の電子スイッチ）２４を含んでいる。図８に示す例において、トランジスタ４は、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）であり、例えば、金属酸化膜シリコン（ＭＯＳ）トランジスタとして形成される。例えば、上記トランジスタは、薄膜トランジスタ（ＴＦＴ）であってもよく、制御電極をゲートＧの形で有し、主導電路をソースＳとドレインＤとの間のチャネルの形で有する。上記トランジスタをｐ型ＭＯＳトランジスタとして示しているが、ｎ型も同等によく使用できる。
【００３３】
上記電子スイッチ２４は、実質的な閉回路または低インピーダンス状態と、高インピーダンス状態の実質的な開回路との間で選択的に動作可能である、上記メモリセルのプログラミングに続いて、永久に、あるいはメモリセルの読み取りを行うべきときに、スイッチ２４が閉じられる。不揮発性の方式でデータのビットを格納するメモリセルのプログラミング中に、スイッチ２４を、格納されたビットの必要な状態に依存して開いたり閉じたりすることができる。スイッチ２４が閉じられている場合、規定バイアス電圧、例えば電源電圧と等しい電圧が、トランジスタ４のゲートＧに印加され、その結果、トランジスタ４が「損なわれていない」ままとなる。プログラミング中にスイッチ２４が開いている場合、トランジスタ４のゲートＧは、実質的に電気的に「浮遊する(floating)」ように電気的に絶縁分離される。これは、以下に述べるようにトランジスタ４をソース電極Ｓとドレイン電極Ｄとの間に永久の開回路を形成するようにプログラムすることを可能にする。
【００３４】
図９Ｂは、ゲートとソースとの間の電圧が０ボルトに保たれたトランジスタ４のソースおよびドレインの両端に印加された電圧に対する、図９Ａのトランジスタ４の特性を（対数目盛に対する）アンプ内のチャネル電流のグラフの形で示す。ソース−ドレイン電圧の大きさが０から−３０ボルトまで増大するにしたがって、トランジスタ４が損傷を受けることなくドレイン電流は実質的に連続的かつ単調に増加する。この例において、トランジスタ４の公称動作電源電圧は、８ボルトである。
【００３５】
図１０Ｂは、図９Ｂと同様の図であるが、図１０Ａに示すようにスイッチ２４が開いており、その結果としてトランジスタ４のゲートが浮遊し、ソース−ドレイン電圧が０から−３０ボルトまで増加したときに起こることを示している。このモードにおいて、ドレイン電流またはチャネル電流は、−２７ボルトのソース−ドレイン電圧で約０．５ｍＡに達するまでは、より急速に増加する。上記電流は、この点で約０．１ピコアンペアへと急に減少し、より高いソース−ドレイン電圧についてもこのレベルのままである。電流の急な低下は、ソース−ドレイン・チャネルが、永久の開回路になる、あるいは「飛ばされ」、その結果としてトランジスタ４それ自体が飛んだヒューズあるいはヒュージブル素子の役割を果たす特性中の点を示している。この電流の急な低下が生じるブレークダウン電圧またはプログラミング電圧Ｖｐは、トランジスタのタイプ、トランジスタの形状、およびトランジスタの製造に用いられるプロセス技術に依存する。しかし、図８〜１０に示す代表例については、プログラミング電圧は、その公称動作電源電圧が８ボルトであるトランジスタについて−２７ボルトである。
【００３６】
実際、メモリセルのプログラミング中に、プログラミング電圧Ｖｐ以上の大きさのソース−ドレイン電圧が、トランジスタ４のソース−ドレイン・チャネルを挟んで印加される。その後、スイッチ２４の状態が、トランジスタ４が「飛ばされるか」か損なわれないままとなるかを決める。プログラミングに続いて、トランジスタ４は、少なくとも読み出しサイクル中にその公称８ボルトの電源電圧で動作され、上記トランジスタは、読み出しのために選択されたときに、プログラミングデータに依存して導通するか、あるいは開回路のままとなる。したがって、データ記憶は不揮発性であり、上記メモリセルは、ＰＲＯＭまたはその一部として使用できる。
【００３７】
このようにして、トランジスタ４は、選択トランジスタとヒュージブルリンクとの２つの役割を果たし、その結果、比較的小さな面積のメモリセルを形成できる。したがって、決まった記憶容量のマルチビットメモリをより小さくすることができるか、あるいはメモリの決まったサイズがより大きな容量を持つことができる。さらに、メモリセルに関連付けられた、いかなる行論理回路および／または列論理回路も、プログラミング中に公称「読み出し」電源電圧で動作できる。メモリの構造に依存して、メモリセルの複数のグループに対して、あるいは複数のメモリセルの全てに対して、グローバルな(global)プログラミング電圧を同時に印加することができる。比較的大きなプログラムする電流を扱うための比較的大きいトランジスタが、不必要となるか、あるいは公知のメモリと比較して実質的に少ない数で済み、このことによってもまた面積を縮小することができる。
【００３８】
図１１に示すメモリセルは、図８に示すセルの例であり、これもまた、ｐ型のＭＯＳトランジスタ４を含むが、他のタイプのトランジスタおよび他の導電型を同等によく使用できる。この例において、電子スイッチ２４も、ｐ型のＭＯＳトランジスタとして実施され、これもまた、他のトランジスタ・タイプおよび導電型を使用してもよい。スイッチ２４を形成するトランジスタのゲートは、制御入力として機能し、プログラミング中にメモリセルの所望の記憶状態を選択するためのプログラム選択信号を受け取るように構成されている。この例において、上記スイッチは、比較的高いレベルの電圧をプログラム選択信号として印加することにより開かれ、相補的な信号を印加することにより閉じられる。
【００３９】
図１２に示すメモリセルは、電子スイッチが、ｐ型ＭＯＳトランジスタ２４ａおよびｎ型ＭＯＳトランジスタ２４ｂを含むトランスミッションゲートによって実現され、それらＭＯＳトランジスタ２４ａおよび２４ｂのソース−ドレイン・チャネルがそれぞれ並列に接続されている点で、図１１に示すメモリセルと異なる。トランジスタ２４ａおよび２４ｂは、相補的なプログラム選択信号を受け取るように接続されたゲートを有している。そのようなメモリセルは、図１１に示すメモリセルと比較して追加のデバイスおよびプログラム信号ラインを必要とするが、この構成は、トランジスタ２４ａおよび２４ｂによって形成されたスイッチが閉じているときに、トランジスタ４のゲートＧを常にメモリセルの端子２５での電圧に設定可能とすることを保証する。
【００４０】
図１３は、共通の読み出し回路２６に接続された１次元アレイとして構成された、４つのメモリセル２７１〜２７４からなるアレイ５を示す。図１３に示すメモリセル２７１〜２７４は、図１１に示すタイプのものであるが、図１２に示すものなどのような、いかなる適切なタイプであってもよい。メモリセル２７１〜２７４のヒュージブル素子を形成する４などのトランジスタのチャネルは、電源ラインＶｄｄと回路ノード２８との間に並列に接続されており、回路ノード２８は、読み出し回路２６の入力と、メモリのプログラミング中にプログラミング電圧Ｖｐｐを供給するための装置３４とに接続されている。メモリセル２７１〜２７４は、「行」選択入力Ｒ１〜Ｒ４をそれぞれ有し、また、プログラムデータラインＰＣ１〜ＰＣ４をそれぞれ有している。
【００４１】
回路２６の入力は、出力データＶｏｕｔを供給するために、ｐ型トランジスタ（第２の電子スイッチ）２９を介して回路出力３０に接続されている。上記入力も、直列接続されたｐ型トランジスタ３１およびｎ型トランジスタ３２を介してグランドに接続されている。回路２６の出力３０は、ｎ型のトランジスタ３１を介してグランドに接続可能である。トランジスタ２９のゲートは、常に０ボルトを受け取るように接続されている。トランジスタ３１および３２のゲートは、常に０ボルトである列バイアス電圧Ｖｂ１およびプリチャージ信号ＰＲＥをそれぞれ受け取るように接続されている。トランジスタ（第３の電子スイッチ）３３のゲートは、プログラミング保護信号Ｖｐｓを受け取るように接続されている。
【００４２】
メモリは、ダイナミック動作モードまたはスタティック動作モードを用いて、読み出し動作を行うことができる。メモリセル２７１〜２７４中の２４などの電子スイッチの各々は、対応するプログラムデータ線ＰＣ１〜ＰＣ４に０の電圧を印加することにより閉じられ、比較的高い電圧、例えば電源ラインＶｄｄ上の電圧を印加することにより開かれる。
【００４３】
ダイナミック読み出しモードにおいては、各読み出し動作に先立って、トランジスタ（プリチャージ・トランジスタ）３２のゲートに信号ＰＲＥとして高い論理レベルのパルスを印加することにより、ノード２８が比較的低いレベルの電圧にプリチャージされる。バイアス電圧Ｖｂ１は０ボルトであり、その結果、トランジスタ（バイアストランジスタ）３１が導通する。保護信号Ｖｐｓは０ボルトであり、その結果、トランジスタ３３は非導通となる。２４などのスイッチは全て、行ＰＣ１〜ＰＣ４に０ボルトを印加することにより閉じられる。
【００４４】
メモリセル２７１〜２７４は、一度に１つずつ読み出される。プリチャージ・フェーズの後に、低い論理レベルの電圧が信号ＰＲＥとしてトランジスタ３２のゲートに印加され、その結果、トランジスタ３２が非導通となり、それゆえトランジスタ３２が電源ラインＶｓｓからノード２８を絶縁分離する。バイアス電圧Ｖｂ１は、０ボルトに保たれる。第１のセル２７１は、行選択ラインＲ１に０の電圧を印加することにより選択されている一方、他の行選択ラインＲ２−Ｒ４は、電源ラインＶｄｄ上の電圧を受け取る。トランジスタ４が損なわれていない場合、トランジスタ４が、導通させられ、ノード２８の電圧を実質的に電源ラインＶｄｄ上の電圧まで引き上げ、その結果、回路２６の出力３０の電圧を実質的に電源ラインＶｄｄ上の電圧まで引き上げる。逆に、トランジスタ４が、開回路となるようにプログラミング中に飛ばされた場合、ノード２８が低い電圧のままとなり、その結果、出力３０が低い電圧のままとなる。そのような読み出し動作中に、ノード２８は、プログラミング電圧Ｖｐｐの電源から有効に絶縁分離される。
【００４５】
その後、メモリセル２７２を含む次の「行」を、同じ方法、すなわち、まず最初にノード２８を０ボルトにプリチャージし、続いて行選択ラインＲ２に０の電圧を印加し、かつ非選択のメモリセルの行選択ラインＲ１、Ｒ３、およびＲ４に電源電圧を印加する方法によって、読み出すことができる。このようにして、メモリからのデータは、各セルがその行選択ライン上の０の電圧によって選択されているときに出力データのみが有効となるように、メモリセル２７１〜２７４から連続して読み出される。図１４は、そのようなメモリのダイナミック読み出しモード中に生じる波形のタイミングを示し、図１５は、メモリセル２７１〜２７４のトランジスタが全て損なわれていないままである場合のためのそのような動作のシミュレーション結果を示す。
【００４６】
ダイナミックモード中におけるプリチャージおよび読み出しのサイクルは、ＶｄｄおよびＶｓｓからの直接の導電路がないことを保証する。電力は、ＰＲＥ信号の遷移中にのみ消費される。
【００４７】
図１３に示すメモリを読み出すためのスタティック動作モードにおいて、典型的には電源ラインＶｄｄ上の電圧と接地電位との中間の電圧である一定のバイアス電圧が、プリチャージラインＰＲＥに絶えず印加され、各メモリセルが、上述したように順番に選択される。選択されたメモリセルのトランジスタがプログラミング中に飛ばされて開回路となっている場合、出力Ｖｏｕｔが低い電圧まで引き上げられる一方、トランジスタが損なわれていない場合、出力電圧Ｖｏｕｔが高い電圧レベルまで引き上げられる。そのような動作を図１６Ａおよび図１６Ｂに示す。図１６Ａの波形図は、損なわれていない全てのトランジスタによる動作を示し、図１６Ｂの波形図は、交互に選択された損なわれていないメモリセルのトランジスタおよび他の開回路による動作を示す。
【００４８】
スタティック動作モードは、ダイナミックモードと比較して、いつでも有効な出力３０を生じさせる。これは、読み出し動作の速度を増加させることができることを意味する。
【００４９】
プログラミングモードまたはプログラミングステップの間、グローバルなプログラミング電圧Ｖｐｐがノード２８に供給され、プログラムデータラインＰＣ１〜ＰＣ４に供給された電圧が、関連付けられたトランジスタが損なわれていないままとなるのか永久に開回路になるのかを決定する。トランジスタが損なわれていないままであることが必要なセルについては、０の電圧レベルが対応するプログラム制御ラインに供給され、その結果、関連するスイッチ２４が、閉じられ、電源ラインＶｄｄ上の電圧などの規定電圧をトランジスタ４のゲートに供給する。永久に開回路となるように「飛ばされる」ことが必要なトランジスタ４については、電源ラインＶｄｄ上の信号などの高いレベルの信号が、スイッチを開くように、対応するトランジスタスイッチ２４のゲートに供給される。このようにして、上記トランジスタのゲートが、実質的に電気的に絶縁分離される、あるいは「浮遊する」。
【００５０】
プログラミング電圧Ｖｐｐは、そのゲートが浮遊しているトランジスタのチャネルを飛ばすのには十分であるが、そのゲートが規定電圧に接続されたトランジスタのチャネルを飛ばすのには不十分である大きさを有しているべきである。例えば、図９および図１０に示した特性を有するトランジスタの場合には、電圧Ｖｐｐが、絶縁破壊電圧Ｖｐと電源ラインＶｄｄの電源電圧との和に少なくとも等しい大きさを有していなければならない。このようにして、メモリセル２７１〜２７４の全てを同時にプログラムすることができる。
【００５１】
プログラミングステップの間、トランジスタ３１および３２のゲートの電圧は、比較的高いプログラミング電圧からトランジスタ３２を保護するために、実質的に０ボルトに等しくなる。トランジスタ２９のゲートの電圧は、０ボルトであり、出力３０は、電源ラインＶｄｄ上の電圧を保護信号としてトランジスタ３３のゲートに印加することにより、実質的に０ボルトまで引き上げられる。これにより、トランジスタ２９が、非導通となり、それゆえに出力３０に接続された如何なる回路も比較的高いプログラミング電圧から保護されることが保証される。
【００５２】
図１３に示すメモリは、メモリのプログラミング中に単一のグローバルな高電圧のプログラミング信号のみを必要とする。公知のタイプのメモリに付随する、比較的大きなプログラミング電流の供給(sourcing)および／または投入(sinking)のための大きなトランジスタあるいは他のデバイスが不要である。さらに、選択論理回路は全て、プログラミング中および読み出し中の両方において電源ラインＶｄｄ上の公称電源電圧で動作する。したがって、そのような論理回路中において、比較的高いプログラミング電圧に耐えられる能動素子を設けることが不要であり、より低い電圧のデバイスを保護するためには特別な手段が必要でない。
【００５３】
図１７に示すメモリセルは、トランジスタ２４ａおよび２４ｂが、同じ導電型（この場合にはｐ型）であり、それらのゲートが独立した制御信号を受け取るように接続されている点で、図１２に示すメモリセルと異なる。トランジスタ（第２のスイッチングデバイス）２４ａのゲートはプログラムデータラインＰＣ１に接続されている一方、トランジスタ（第１のスイッチングデバイス）２４ｂのゲートはプログラムモード行選択ラインＰＲ１に接続されている。入力２５は、プログラミング中に一定の規定電圧を受け取る行選択ラインＲ１に接続されており、トランジスタ４のプログラムされた状態は、ラインＰＣ１上およびラインＰＲ１上の両方の電圧レベルによって決定される。トランジスタ４がプログラミングモード中に飛ばされるかあるいは永久に開回路となるためには、トランジスタ２４ａおよび２４ｂの両方が開回路となって、トランジスタ４のゲートＧが絶縁分離されて浮遊することが可能となるように、電源ラインＶｄｄ上の電圧などの高電圧がラインＰＣ１上およびＰＲ１上の両方に存在しなければならない。
【００５４】
図１８は、図１７に示すタイプのメモリセルの「２次元の」アレイを示す。２行およびｎ列を含むアレイを示しているが、どんな所望の数の行を設けてもよい。読み出し回路２６は、アレイまたはマトリックスの各列ごとに、図１３に示すタイプの回路を含んでいる。メモリセルの各列のトランジスタ２４ａのゲートは、共通のプログラムデータ線ＰＣｉに接続されている一方、各行のトランジスタ２４ｂのゲートは、共通の行選択ラインＰＲｉに接続されている。
【００５５】
図１８に示すメモリの読み出し時には、行選択ラインＰＲ１、ＰＲ２の全ておよびプログラムデータラインＰＣ１〜ＰＣｎの全てが、０ボルトに接続され、その結果、トランジスタ２４ａ、２４ｂの全てが導通し、それゆえメモリセルのスイッチが全て閉じられる。読み出しモード行選択ラインＲ１、Ｒ２を用いて、各行を一度に１行ずつ読み出しのために選択する。これは、前述したように、ダイナミックモードでもスタティックモードでも行うことができる。メモリセルの各列および読み出し回路２６中の関連する回路は、図１３に示すメモリについて前述したように、動作する。したがって、読み出しのステップの間に、現在選択された行から同時にあるいは「並列に」ｎビットのデータが読み出される。
【００５６】
プログラム中に、行選択ラインＲ１、Ｒ２が電源ラインＶｄｄの電圧にセットされ、ラインＰＲ１、ＰＲ２、およびＰＣ１〜ＰＣｎを用いてメモリセルのプログラムされた状態が選択される。そのようなプログラミングモードのタイミングを図１９の波形図に示す。
【００５７】
上記複数の行は、対応する行選択ラインの電圧を０ボルトから電源ラインＶｄｄ上の電圧に変化させることによってプログラムするために、順次選択される。プログラムデータラインＰＣ１〜ＰＣｎに供給される電圧レベルは、格納されるデータビットの値に従って選択される。メモリセルのトランジスタが永久に開回路であることを必要である場合、電源ラインＶｄｄ上の電圧などの高電圧が、対応するプログラムデータ線に供給される一方、プログラムデータライン上の低電圧が、メモリセルトランジスタが損なわれていないままとなることを可能にする。ラインＰＲ１、ＰＲ２およびＰＣ１〜ＰＣｎに適切な電圧を供給しながら、選択された行のメモリセルが同時にプログラムされるようにプログラミング電圧ＶｐｐがトランジスタＭ１〜Ｍｎを介して回路ノード２８１〜２８ｎに供給される。この場合、プログラミング電圧Ｖｐｐの大きさは、電源ラインＶｄｄ上の電源電圧と絶縁破壊電圧Ｖｐとの和から各トランジスタ２８１〜２８ｎでの電圧降下を引いた値以上でなければならない。
【００５８】
プログラミング動作時に、読み出し回路２６のトランジスタは、図１３のメモリについて前述したように、動作される。トランジスタＭ１〜Ｍｎは、それらのゲートが０ボルトを受け取るように接続されたｎ型トランジスタとして示している。これらのトランジスタは、メモリの読み出し動作中に、回路ノード２８１〜２８ｎを互いから有効に絶縁分離するような絶縁分離を提供する。これらのトランジスタは、単一のメモリセルのプログラミング電流を投入するのに十分なほど大きいことが必要である。しかしながら、記憶アレイまたはメモリマトリックスの１列あたりにそのような１つのトランジスタのみが必要であり、その結果、従前知られているメモリ構成と比較して、実質的な面積の縮小を実現できる。
【００５９】
図２０は、２行およびｎ列のメモリセルからなるアレイを含むメモリを示しているが、どんな所望の数の行を設けてもよい。メモリセルのこれら列は、共通のノード２８１〜２８ｎに接続されており、ノード２８１〜２８ｎは、図１８に示すのと同じタイプの読み出し回路２６に接続されている。さらに、絶縁分離トランジスタＭ１〜Ｍｎはそれぞれ、ノード２８１〜２８ｎを、プログラミング電圧Ｖｐｐを供給するための装置に接続する。
【００６０】
図２０のメモリは、各メモリセルがそれぞれ１つのトランジスタ４のみを含むように、トランジスタ２４ａおよび２４ｂが省略されている点で、図１８のメモリと異なる。プログラミング中における列、行、およびデータの選択および制御は、メモリセルの各行のトランジスタのゲートが共通の電子スイッチ２４１〜２４２に接続され、各列のトランジスタのドレインが共通の（ｐ型）トランジスタ３５１〜３５ｎに接続されるように、メモリセルの外部で行われる。
【００６１】
図２０のメモリは、前述したようにダイナミックにもスタティックにも読み出すことができ、図１８に示すメモリの読み出し動作と同様の方式で１行ずつ読み出される。いずれの場合にも、プログラムデータおよび列選択ラインＰＣ１〜ＰＣｎ、およびプログラムモード行選択ラインＰＲ１とＰＲ２は、ゼロレベルの電圧を受け取るように接続され、その結果、トランジスタ３５１〜３５ｎがオンにされ、スイッチ２４１〜２４２が閉じられる。読み出しモード行選択ラインＲ１およびＲ２は順次選択され、メモリの内容が一度に１列ずつ並列に読み出される。
【００６２】
メモリのプログラミング中に、行選択ラインＲ１およびＲ２は、電源ラインＶｄｄ上の電圧などの規定電圧を受け取るように接続される。上記複数の行は、選択された行のスイッチ２４１あるいは２４２が開かれ、１つの非選択行または複数の非選択行の各々のスイッチが閉じられるようにして、順次プログラムされる。格納されるデータが制御ラインＰＣ１〜ＰＣｎに印加され、その結果、永久に開回路となるべきメモリセルのためのトランジスタ３５１〜３５ｎの各々がオンにされる一方、残りのトランジスタがオフにされる。プログラミング電圧Ｖｐｐは、電源ラインＶｄｄ上の電圧とトランジスタ絶縁破壊電圧Ｖｐとの和からトランジスタＭ１〜Ｍｎの各々での電圧降下を引いた値以上にされる。選択された行がプログラムされると、トランジスタ３５１〜３５ｎはオフにされ、プログラムされるべき次の行のためのプログラミング手順が実行される。
【００６３】
図１８に示すメモリの場合と同様に、トランジスタＭ１〜Ｍｎは、各列のためのプログラミング電流を投入するのに十分なほど大きくなければならないが、上記メモリは一度に１行ずつプログラムされるので、そのプログラミング電流は、単一のメモリセルのプログラミング電流と等しい。同様に、トランジスタ３５１〜３５ｎは、プログラミング電流を供給できるのに十分なほど大きくなければならない。しかしながら、電子スイッチングが、メモリセルから取り除かれ、各行に共通に提供されるので、メモリセルの各々が占有する面積はより小さくなる。したがって、メモリセルの十分に大きなアレイまたはマトリックスについては、メモリは実質的により小さな面積を占有する。
【００６４】
電子スイッチ２４１〜２４２は、任意の適切な方法で実現できる。例えば、スイッチの各々は、図１１に示すようなトランジスタとして実現してもよく、図１２に示すようなトランスミッションゲートとして実現してもよい。
【００６５】
図２１は、プログラミング動作モード中における、ラインＰＣ１〜ＰＣｎ、ＰＲ１、およびＰＲ２上の波形のタイミングを示す。
【００６６】
図２２に示すメモリは、上記メモリセルの複数の列が、単一のノード２８で、図１３に示すような読み出し回路２６の単一の回路部の入力に、一緒に接続されている点で、図２０に示すメモリと異なる。したがって、上記メモリセルは、順次のデータ出力を提供するために一度に１つずつ読み出されなければならない。しかしながら、比較的大きな絶縁分離トランジスタＭ１〜Ｍｎはもはや必要とされず、その結果、図２０のメモリと比較してメモリの面積が縮小される。
【００６７】
前述したように、メモリセルの読み出しは、ダイナミックに行ってもよくスタティックに行ってもよい。さらに、読み出しは、図２３および図２４の波形図に示すような２つの異なる順序で行うことができる。図２３に示すモードにおいて、上記メモリセルは、１行ずつ読み出される。スイッチ２４１〜２４２は、全ての読み出し動作中に閉じられており、ラインＲ１およびＲ２に供給された信号が、メモリセルを一度に１行ずつ選択する。各行が選択されている間に、トランジスタ３５１〜３５ｎを一度に１つずつオンにし、選択されたメモリセルの状態をスタティックまたはダイナミックに読み出すことにより、列が一度に１つずつ選択される。
【００６８】
図２４は、列が一度に１つずつ選択され、各列のメモリセルが一度に１つずつ順次読み出される代替のモードを示す。この場合、トランジスタ３５１〜３５ｎの選択された列がオンにされる一方、他のトランジスタがオフにされ、選択されたメモリセルの状態を読み出す間に行が一度に１つずつ選択される。これは、メモリ全体を読み出すために各列について順次繰り返される。
【００６９】
図２２に示すメモリのプログラミングは、図２０のメモリについて述べたのと全く同様にして行うことができる。このようにして、上記メモリは、一度に１行ずつプログラムされる。
【図面の簡単な説明】
【００７０】
【図１】メモリアレイに使用される公知のタイプのヒュージブルメモリセルの回路図である。
【図２】図１に示すタイプの複数のセルからなるアレイを含む公知のタイプのメモリの概略ブロック図である。
【図３】公知のタイプのアンチヒューズ・メモリセルの回路図である。
【図４】複数のヒュージブルリンクおよび複数のダイオードからなるアレイを用いた公知のメモリの回路図である。
【図５】薄膜トランジスタ集積回路内にヒュージブルリンクを組み入れた公知のタイプのメモリの概略図である。
【図６Ａ】プログラムする前の、公知のタイプのシリサイド化されたポリシリコン・ヒューズ素子を示す図である。
【図６Ｂ】プログラムした後の、図６Ａのシリサイド化されたポリシリコン・ヒューズ素子を示す図である。
【図７】二重厚さゲート酸化膜構成に基づく公知のタイプのアンチヒューズ・メモリセルを示す横断面の図である。
【図８】本発明の実施形態として、あるいは本発明の実施形態中で、使用できるメモリセルを示す図である。
【図９Ａ】メモリセルのスイッチが閉じた状態の、図８のメモリセルを示す図である。
【図９Ｂ】メモリセルのプログラムを可能とする図９Ａのメモリセルの特性を示すグラフである。
【図１０Ａ】メモリセルのスイッチが開いている状態の、図８のメモリセルを示す図である。
【図１０Ｂ】メモリセルのプログラミングを可能とする図１０Ａのメモリセルの特性を示すグラフである。
【図１１】図８に示すメモリセルの第１の例を示す図である。
【図１２】図８に示すメモリセルの第２の例を示す図である。
【図１３】図１１に示すタイプの複数のメモリ素子からなるアレイを含むＰＲＯＭの一部を示す回路図である。
【図１４】図１３のメモリの動作中に生じる波形を示すタイミング図である。
【図１５】図１３のメモリの動作のシミュレーション結果を示す。
【図１６Ａ】図１３のメモリの動作のシミュレーション結果を示す。
【図１６Ｂ】図１３のメモリの動作のシミュレーション結果を示す。
【図１７】図８のメモリセルのさらに他の例を示す図である。
【図１８】図１７に示すタイプの複数のメモリ素子からなるアレイを含むＰＲＯＭの一部の回路図である。
【図１９】図１８に示すメモリの動作を示すタイミング図である。
【図２０】本発明の他の実施例を構成するＰＲＯＭの一部の回路図である。
【図２１】図２０に示すメモリの動作中に生じる波形を示すタイミング図である。
【図２２】本発明のさらに他の実施形態を構成するＰＲＯＭの一部の回路図である。
【図２３】代替の動作モード中に図２２のメモリに生じる波形を示すタイミング図である。
【図２４】代替の動作モード中に図２２のメモリに生じる波形を示すタイミング図である。
【符号の説明】
【００７１】
４…トランジスタ
５…アレイ
２４…電子スイッチ（第１の電子スイッチ）
２４ａ…トランジスタ（第２の開閉機器）
２４ｂ…トランジスタ（第１の開閉機器）
２６…読み出し回路
２７１〜２７４…メモリセル、
２９…ｐ型トランジスタ（第２の電子スイッチ）
３１…トランジスタ（バイアストランジスタ）
３２…トランジスタ（プリチャージ・トランジスタ）
３３…トランジスタ（第３の電子スイッチ）
３４…装置
Ｇ…ゲート（制御電極）
Ｓ−Ｄ…ソース−ドレイン・チャネル（主導電路）
【図１】
2007294090.tif 000003
【図２】
2007294090.tif 000004
【図３】
2007294090.tif 000005
【図４】
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【図５】
2007294090.tif 000007
【図６Ａ】
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【図６Ｂ】
2007294090.tif 000009
【図７】
2007294090.tif 000010
【図８】
2007294090.tif 000011
【図９Ａ】
2007294090.tif 000012
【図９Ｂ】
2007294090.tif 000013
【図１０Ａ】
2007294090.tif 000014
【図１０Ｂ】
2007294090.tif 000015
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【外国語明細書】
[TITLE OF THE INVENTION]
Programmable Read-Only Memory
[FIELD OF THE INVENTION]
The present invention relates to a programmable read-only memory.  Such a memory may be used as a non-volatile memory for or in an integrated circuit, for example in applications which require storage of non-volatile “write-once” data.  Examples of such applications include system identity data and post-production calibration data.
[BACKGROUND OF THE INVENTION]
Write-once or “one-time” programmable memory cells have been used in programmable read-only memory (PROM) arrays for many years.  Two types of memory cells are in use and are known as “fuse” and “anti-fuse” types.
Figure 1 of the accompanying drawings illustrates a known type of memory cell forming part of an array addressed by column electrodes such as 1 and row electrodes such as 2.  Each cell comprises a fusible conductive link 3 connected in series with the source-drain channel of a transistor 4, such as N-MOS transistor.  The link 3 is connected between the drain of the transistor 4 and the row electrode 2 of the row to which the cell belongs.  The gate of the transistor 4 is connected to the column electrode 1 of the column to which the cell belongs.  The source of the transistor 4 is connected to a common line, such as ground.
The link 3 is typically implemented in a doped poly-silicon layer.  In order to program the cell, the transistor 4 is switched on and a high voltage is applied across the link 3, which causes a large current to flow through the cell.  With a sufficiently high current, the link 3 is blown and becomes open circuit.  Conversely, the link 3 remains intact if the transistor 4 is switched off during the application of the high programming voltage.  During reading of the memory, when the cell is selected, a read-out circuit detects an open circuit if the link is blown or a closed circuit if the link is intact.
Figure 2 of the accompanying drawings illustrates a typical architecture of an array or matrix of memory cells.  The array 5 is addressed by column and row decoders 6 and 7 and is provided with read-out sense circuitry comprising or including a sense amplifier arrangement 8.  A program control arrangement 9 is provided for controlling programming of the memory cells of the array 5 during a programming step.
Such a memory has several disadvantages.  For example, in order to select a cell for programming, high voltages must be applied to the gate of the “selection” transistor 4.  This requires the decoders to operate at supply voltages which are substantially greater than the nominal supply voltage required during memory reading operations after programming of the memory.  Also, the selection transistors such as 4 must be able to pass a relatively large current during programming.  This is typically achieved by making the transistors 4 sufficiently large to handle such large currents without damage.  This in turn means that a relatively large area of an integrated circuit forming the memory is required and limits the number of memory cells which may be integrated in a given area of the memory device.
A memory cell of an anti-fuse type of memory is illustrated in Figure 3 of the accompanying drawings.  The memory cell comprises a selection transistor 4 whose gate is connected to a common row electrode 2 and whose drain is connected via a capacitive element 10 to a common column electrode 1.
In order to program such a memory cell, the selection transistor 4 is switched on and a high voltage is applied across the capacitive element 10.  The high voltage causes breakdown of the capacitor dielectric, which is usually in the form of gate-oxide, and creates a permanent short circuit between the terminals of the capacitive element 10.  Conversely, the element 10 remains intact and open-circuit if the selection transistor 4 is switched off during the application of the high programming voltage.  During the read mode when the memory cell is selected, a read-out circuit detects an open circuit if the element 10 is intact or a closed circuit if the element 10 has been programmed.
Again, such a memory requires that the decoding logic operate at relatively high programming voltages in order to enable the selection transistors 4 to be switched on or off.  Further, relatively thin oxides are required in the element 10 in order to minimise the programming voltages.  However, such thin oxides are not always a standard process feature of the manufacturing process for making such memories.  Additional processing steps may therefore be necessary and this increases the cost of manufacture of such a memory and may reduce the manufacturing yield.
Metzger L. R., “A 16 K CMOS PROM with Poly-silicon Fusible Links”, IEEE Journal of Solid State Circuits, vol. SC-18, no 5, October 1983 discloses the use of a poly-silicon fusible link in a PROM array.  The memory cells of the array comprise a poly-silicon fuse connected in series with a bipolar selection transistor.
US 5,536,968 discloses a PROM as illustrated in Figure 4 of the accompanying drawings.  In this type of memory, each memory cell comprises a selection diode connected in series with a fusible poly-silicon link.  Such an arrangement again requires address and data logic which is capable of supplying relatively high programming voltages as well as sinking relatively high fusing currents.
Figure 5 of the accompanying drawings illustrates a PROM of the type disclosed in US 2005/0174845A1.  The memory is formed in poly-silicon thin film transistor (TFT) technology.  Both “fuse” and “anti-fuse” elements are disclosed.  Again, the decoding circuitry has to be capable of withstanding the relatively high programming voltages and the thin film transistors must be sufficiently large to be able to pass the relatively high currents required to blow the fusible elements.
Figures 6A and 6B of the accompanying drawings illustrate a silicided poly-silicon fuse structure formed using CMOS technology, for example as disclosed in US 5,708,291.  The structure is formed on oxide side layer 11 formed on a substrate 12 and comprises a poly-silicon layer 13 and a silicide layer 14.  Contacts 15 and 16 are formed on the silicide layer 14.
The conductance of the fusible element is dominated by the low impedance of the material of the layer 14, which is a relatively low impedance silicide alloy.  Figure 6A illustrates the intact element.  Figure 6B illustrates the programmed element, in which the silicide alloy has agglomerated as shown at 17 and 18, so as to result in a relatively large increase in the impedance of the element.
Layers of silicide alloy and poly-silicon are available in many CMOS processes.  However, in a typical low temperature poly-silicon TFT process, the provision of such a structure would require additional process steps.
US 2004/0156234A1 discloses a single transistor anti-fuse element formed in CMOS technology, for example as illustrated in Figure 7 of the accompanying drawings.  Each fuse element has a thicker dielectric 20 at a source end of the transistor channel as compared with the dielectric 21 at the drain end.  This enables a highly doped region to form at a predictable point in the channel when a high gate-drain voltage is applied.  This in turn facilitates the formation of a short circuit between the gate and the newly formed doped region.
[MEANS TO SOLVE THE PROBLEMS]
According to a first aspect of the invention, there is provided a programmable read-only memory comprising: at least one memory cell, the or each of which comprises a transistor having a main conduction path and a control electrode; at least one first electronic switch for selectively substantially isolating the control electrode of the at least one cell during a programming step; and an arrangement for applying, across the main conduction path of the at least one cell during the programming step, a voltage which is sufficient to fuse the main conduction path when the control electrode is substantially isolated and which is insufficient to fuse the main conduction path when the control electrode is not substantially isolated.
The or each transistor may comprise a metal oxide silicon transistor.
The or each transistor may comprise a field effect transistor, whose gate comprises the control electrode and whose source-drain channel comprises the main conduction path.
The or each transistor may comprise a thin film transistor.
The at least one cell may comprise an array of cells.  The at least one first electronic switch may comprise a plurality of first electronic switches, each of which is associated with a respective one of the cells.  As an alternative, the cells may be arranged as at least one set, the or each of which is associated with the or a respective one of the at least one first electronic switch.
The cells may be arranged as a plurality of groups, each of which has a respective read-out circuit.  The main conduction paths of each group may be connected in parallel to the respective read-out circuit.  The arrangement may be arranged to apply the voltage simultaneously to all of the main conduction paths of each group.
The cells may be connected to a common read-out circuit.  The main conduction paths may be connected in parallel to the common read-out circuit.  The arrangement may be arranged to apply the voltage simultaneously to all of the main conduction paths.
The or each read-out circuit may comprise a precharge transistor.  The or each read-out circuit may comprise a bias transistor connected between the circuit input and the precharge circuit.
The or each read-out circuit may comprise a second electronic switch between the circuit input and output.
The or each read-out circuit may comprise a third electronic switch arranged to connect the circuit output to a common line during the programming step.
The or each first electronic switch may comprise a transistor.
The or each first electronic switch may comprise a transmission gate.
The or each first electronic switch may comprise a first switching device arranged to be controlled by a cell selection signal and a second switching device connected in parallel with the first switching device and arranged to be controlled by a cell programming signal during the programming step.
It is thus possible to provide a memory in which the or each memory cell comprises a transistor which also forms a fusible element.  The area occupied by such a cell may therefore be substantially smaller than for cells of known types.  Row and column logic circuits may operate at nominal supply voltages during the programming step and it is possible, in some embodiments, for a global programming voltage to be applied to all cells simultaneously.  Relatively large devices for passing relatively large currents during programming may therefore be eliminated or substantially reduced in number so that the area occupied by the memory may be substantially less than for known types of memories.  No additional processing steps are necessary during manufacture of such a memory.  It is therefore possible to provide a memory of reduced area and/or higher capacity with little or no penalty in cost of production or in manufacturing yield.
[DESCRIPTION OF THE PREFERRED EMBODIMENTS]
Like reference numerals refer to like parts throughout the drawings.
The memory cell shown in Figure 8 may be used as a single bit PROM for non-volatile storing of a single bit of information.  More typically, the memory cell is used as one element of an array of memory cells which, together with row and column decoding circuits and read and programming circuits, forms a memory for storing multiple bits or multiple words of information.  Such a memory may be formed as an integrated circuit for use with other devices or circuits or may form part of an integrated circuit incorporating circuitry for performing other functions.
The memory cell comprises a transistor 4 and an electronic switch (first electronic switch) 24.  In the example shown in the Figure 8, the transistor 4 is an insulated gate field effect transistor (IGFET), for example formed as a metal oxide silicon (MOS) transistor.  For example, the transistor may be a thin film transistor (TFT) and has a control electrode in the form of a gate G and a main conduction path in the form of a channel between a source S and a drain D.  The transistor is shown as a P-type MOS transistor but may equally well be of N-type.
The electronic switch 24 is selectively operable between a substantially closed-circuit or low impedance state and a substantially open-circuit of high impedance state.  Following programming of the memory cell, the switch 24 is closed permanently or when reading of the memory cell is to be performed.  During programming of the memory cell to store a bit of data in a non-volatile fashion, the switch 24 may be open or closed depending on the required state of the stored bit.  When the switch 24 is closed, a defined bias voltage, for example equal to the source voltage, is applied to the gate G of the transistor 4 so that the transistor 4 remains “intact”.  When the switch 24 is open during programming, the gate G of the transistor 4 is substantially electrically isolated so as to be substantially electrically “floating”.  This allows the transistor 4 to be programmed so as to form a permanent open-circuit between the source and drain electrodes S and D, as described hereinafter.
Figure 9B illustrates a characteristic of the transistor 4 of Figure 9A in the form of a graph of channel current in amps (to a logarithmic scale) against the voltage applied across the source and drain of the transistor 4 with the voltage between the gate and source maintained at zero volts.  As the source-drain voltage increases in magnitude from zero to -30 volts, the drain current increases substantially continuously and monotonically without the transistor 4 suffering damage.  In this example, the nominal operating supply voltage of the transistor 4 is 8 volts.
Figure 10B is a diagram similar to Figure 9B but illustrating what happens when the switch 24 is open, as illustrated in Figure 10A, so that the gate of the transistor 4 is floating and the source-drain voltage is increased from zero to -30 volts.  In this mode, the drain or channel current increases more rapidly until it reaches approximately 0.5 mA at a source-drain voltage of -27 volts.  At this point, the current suddenly decreases to approximately 0.1 pA and remains at this level for higher source-drain voltages.  The sudden drop in current indicates the point in the characteristic at which the source-drain channel becomes permanently open-circuit or “blown”, so that the transistor 4 itself acts as a blown fuse or fusible element.  The breakdown or programming voltage Vp at which this occurs depends on the type of transistor, its geometry and the process technology used for its manufacture but, for the typical example illustrated in Figures 8 to 10, the programming voltage is -27 volts for a transistor whose nominal operating supply voltage is 8 volts.
In practice, during programming of the memory cell, a source-drain voltage of magnitude greater than or equal to the programming voltage Vp is applied across the source-drain channel of the transistor 4.  The state of the switch 24 then determines whether the transistor 4 is “blown” or remains intact.  Following programming, the transistor 4 is operated, at least during read cycles, at its nominal 8 volts supply and, when selected for reading, the transistor either conducts or remains open-circuit depending on the programming data.  Data storage is therefore non-volatile and the memory cell may be used as or as part of a PROM.
The transistor 4 thus performs the dual role of a selection transistor and a fusible link so that a memory cell of relatively small area may be formed.  Thus, a multiple bit memory of a given memory capacity may be made smaller or a given size of memory may be of larger capacity.  Also, any row and/or column logic circuits associated with the memory cell may operate at nominal “read” supply voltages during programming.  Depending on the structure of the memory, a global programming voltage may be applied to groups of the memory cells or to all of the memory cells simultaneously.  Transistors of relatively large size for handling relatively large programming currents are unnecessary or may be of substantially reduced number compared with known memories, again leading to reduced area.
The memory cell shown in Figure 11 is an example of the cell shown in Figure 8 and again comprises a MOS transistor 4 of P-type, although other types of transistor and other conductivity types may equally well be used.  In this example, the electronic switch 24 is also implemented as a MOS transistor of P-type although, again, other transistor types and conductivity types may be used.  The gate of the transistor forming the switch 24 acts as the control input and is arranged to receive a program select signal for selecting the desired stored state of the memory cell during programming.  In this example, the switch is opened by applying a relatively high level voltage as the program select signal and is closed by applying the complementary signal.
The memory cell shown in Figure 12 differs from that shown in Figure 11 in that the electronic switch is embodied by a transmission gate comprising MOS transistors 24a and 24b of P-type and N-type, respectively, with their source-drain channels connected in parallel.  The transistors 24a and 24b have gates connected to receive complementary program select signals.  Although such a memory cell requires an additional device and program signal line compared with that shown in Figure 11, this arrangement ensures that, when the switch formed by the transistors 24a and 24b is closed, the gate G of the transistor 4 can always be set at the voltage at the terminal 25 of the memory cell.
Figure 13 illustrates an array 5 of four memory cells 271-274 arranged as a one-dimensional array connected to a common read-out circuit 26.  The memory cells 271-274 shown in Figure 13 are of the type illustrated in Figure 11 but may be of any suitable type, such as that illustrated in Figure 12.  The channels of the transistors such as 4 forming the fusible elements of the memory cells 271-274 are connected in parallel between a supply line Vdd and a circuit node 28, which is connected to the input of the read-out circuit 26 and to an arrangement 34 for supplying the programming voltage Vpp during programming of the memory.  The memory cells 271-274have “row” select inputs R1-R4, respectively, and program data lines PC1-PC4, respectively.
The input of the circuit 26 is connected via a P-type transistor (second electronic switch) 29 to the circuit output 30 for supplying output data Vout.  The input is also connected via series-connected P-type and N-type transistors 31 and 32 to ground.  The output 30 of the circuit 26 is connectable to ground via a transistor 31 of N-type.  The gate of the transistor 29 is connected to always receive zero volts.  The gates of the transistors 31 and 32 are connected to receive a column bias voltage Vb1, which is always zero volts, and a pre-charge signal PRE, respectively.  The gate of the transistor (third electronic switch) 33 is connected to receive a programming protection signal Vps.
The memory may perform read operations using a dynamic mode or a static mode of operation.  Each of the electronic switches such as 24 in the memory cells 271-274 is closed by applying zero voltage to the corresponding program data line PC1-PC4 and is opened by applying a relatively high voltage, for example the voltage on the supply line Vdd.
In the dynamic reading mode, prior to each reading operation, the node 28 is pre-charged to a relatively low level voltage by applying a high logic level pulse as the signal PRE to the gate of the transistor (precharge transistor) 32.  The bias voltage Vb1 is at zero volts so that the transistor (bias transistor) 31 is conductive.  The protection signal Vps is at zero volts so that the transistor 33 is non-conductive.  All of the switches such as 24 are closed by applying zero volts to the lines PC1-PC4.
The memory cells 271-274are read one at a time.  After the pre-charge phase, a low logic level voltage is applied as the signal PRE to the gate of the transistor 32 so that it is non-conductive and therefore isolates node 28 from the supply line Vss.  The bias voltage Vb1 is maintained at zero volts.  The first cell 271 is selected by applying a zero voltage to the row select line R1 whereas the other row select lines R2-R4 receive the voltage on the supply line Vdd.  If the transistor 4 is intact, it is caused to conduct and pulls the voltage at the node 28, and hence at the output 30 of the circuit 26, substantially to the voltage on the supply line Vdd.  Conversely, if the transistor 4 was blown during programming so as to be open-circuit, the node 28 and hence the output 30 remain at the low voltage.  During such read operations, the node 28 is effectively isolated from the source of the programming voltage Vpp.
The next “row” comprising the memory cell 272 may then be read in the same way with node 28 first being pre-charged to zero volts followed by a zero voltage applied to the row select line R2 and the supply voltage applied to the row select lines R1, R3 and R4 of the non-selected memory cells.  The data from the memory is thus read out in series from the memory cells 271-274with the output data only being valid when each cell is selected by a zero voltage on its row select line.  Figure 14 illustrates the timing of the waveforms which occur during such a dynamic mode of reading the memory and Figure 15 illustrates the result of a simulation of such operation for the case where all of the transistors of the memory cells 271-274 remain intact.
The cycle of pre-charge and read in the dynamic mode ensures that there is no direct conducting path from Vdd and Vss.  Power is only consumed during the transitions of the PRE signal.
In the static mode of operation for reading the memory shown in Figure 13, a constant bias voltage, which is typically a voltage midway between that on the supply line Vdd and ground potential, is constantly applied to the precharge line PRE and each memory cell is selected in turn as described above.  If the transistor of the selected memory cell has been blown during programming so as to be open-circuit, the output Vout is pulled to a low voltage whereas, if the transistor is intact, the output voltage Vout is pulled to a high voltage level.  Such operation is illustrated in Figures 16A and 16B, with the waveform diagram of Figure 16A illustrating operation with all of the transistors intact and the waveform diagram of Figure 16B illustrating operation with the transistors of alternately selected memory cells intact and the others open-circuit.
The static mode of operation results in the output 30 being valid at all times compared with the dynamic mode, which means that the speed of the read operation may be increased.
During a programming mode or step, a global programming voltage Vpp is supplied to the node 28 and the voltages supplied to the program data lines PC1-PC4 determine whether the associated transistor remains intact or become permanently open-circuit.  For those cells where the transistor is required to remain intact, a zero voltage level is supplied to the corresponding program control line so that the associated switch 24 is closed and supplies a defined voltage, such as that on the supply line Vdd, to the gate of the transistor 4.  For those transistors 4 which are required to be “blown” so as to permanently open-circuit, a high level signal such as that on the supply line Vdd is supplied to the gate of the corresponding transistor switch 24 so as to open the switch.  The gate of the transistor is thus substantially electrically isolated or “floating”.
The programming voltage Vpp should have a magnitude which is sufficient to blow the channels of the transistors whose gates are floating but insufficient to blow the channels of the transistors whose gates are connected to a defined voltage.  For example, in the case of transistors having the characteristics illustrated in Figures 9 and 10, the voltage Vpp must have a magnitude which is at least equal to the sum of the breakdown voltage Vp and the supply voltage at the supply line Vdd.  All of the memory cells 271-274may thus be programmed simultaneously.
During the programming step, the voltages at the gates of the transistors 31 and 32 are made substantially equal to zero volts so as to protect the transistor 32 from the relatively high programming voltage.  The voltage at the gate of transistor 29 is at zero volts and the output 30 is pulled substantially to zero volts by applying the voltage on the supply line Vdd as the protection signal to the gate of the transistor 33 so as to ensure that transistor 29 is non-conductive and therefore any circuit connected to the output 30 is protected from the relatively high programming voltage.
The memory illustrated in Figure 13 requires only a single global high voltage programming signal during programming of the memory.  No large transistors or other devices are necessary for sourcing and/or sinking the relatively large programming currents associated with known types of memories.  Further, all selection logic circuitry operates at the nominal supply voltage on the supply line Vdd during both programming and reading.  It is not therefore necessary to provide, in such logic circuitry, active devices which are capable of withstanding the relatively high programming voltage and no special measures are necessary in order to protect lower voltage devices.
The memory cell illustrated in Figure 17 differs from that shown in Figure 12 in that the transistors 24a and 24b are of the same conductivity type (P-type in this case) and their gates are connected to receive independent control signals.  The gate of the transistor (second switching device) 24a is connected to a program data line PC1 whereas the gate of the transistor (first switching device) 24b is connected to a program mode row select line PR1.  The input 25 is connected to a row select line R1 which receives a constant defined voltage during programming and the programmed state of the transistor 4 is determined by the voltage levels on both of the lines PC1 and PR1.  In order for the transistor 4 to be blown or made permanently open-circuit during the programming mode, a high voltage, such as that on the supply line Vdd, has to be present on both of the lines PC1 and PR1 so that both of the transistors 24a and 24b are open-circuit to allow the gate G of the transistor 4 to be isolated and floating.
Figure 18 illustrates a “two-dimensional” array of memory cells of the type illustrated in Figure 17.  An array comprising two rows and n columns is illustrated but any desired number of rows may be provided.  The read-out circuit 26 comprises circuitry of the type shown in Figure 13 for each of the columns of the array or matrix.  The gates of the transistors 24a in each column of memory cells are connected to a common program data line PCi whereas the gates of the transistors 24b in each row are connected to a common row select line PRi.
During reading of the memory shown in Figure 18, all of the row select lines PR1, PR2 and all of the program data lines PC1-PCn are connected to zero volts so that all of the transistors 24a, 24b are conductive and hence all of the switches of the memory cells are closed.  The read mode row select lines R1, R2 are used to select each row at a time for reading, which may be performed in the dynamic mode or in the static mode as described hereinbefore.  Each column of memory cells and the associated circuitry in the read-out circuit 26 operates as described hereinbefore for the memory shown in Figure 13.  Thus, n bits of data are read out simultaneously or “in parallel” from the currently selected row during the reading step.
During programming the row select lines R1, R2 are set to the voltage of the supply line Vdd and the lines PR1, PR2 and PC1-PCn are used to select the programmed states of the memory cells.  The timing of such a programming mode is illustrated in the waveform diagram of Figure 19.
The rows are selected in sequence for programming by changing the voltage of the corresponding row select line from zero volts to the voltage on the supply line Vdd.  The voltage levels supplied to the program data lines PC1-PCn are selected according to the values of the data bits to be stored.  If the transistor of the memory cell is required to be permanently open-circuit, a high voltage such as that on the supply line Vdd is supplied to the corresponding program data line whereas a low voltage on the program data line allows the memory cell transistor to remain intact.  With the appropriate voltages supplied to the lines PR1, PR2 and PC1-PCn, the programming voltage Vpp is supplied via transistors M1-Mn to the circuit nodes 281-28n so that the memory cells of the selected row are programmed simultaneously.  In this case, the magnitude of the programming voltage Vpp must be equal to or greater than the sum of the supply voltage on the supply line Vdd and the breakdown voltage Vp minus the voltage drop across each of the transistors 281-28n.
During the programming operation, the transistors of the read-out circuit 26 are operated as described hereinbefore for the memory of Figure 13.  The transistors M1-Mn are shown as N-type transistors with their gates connected to receive zero volts.  These transistors provide isolation such that the circuit nodes 281-28nare effectively isolated from each other during reading operations of the memory.  These transistors are required to be sufficiently large to sink the programming current of a single memory cell.  However, only one such transistor is required per column of the memory array or matrix so that a substantial reduction in area may be obtained as compared with previously known memory arrangements.
Figure 20 shows a memory comprising an array of two rows and n columns of memory cells, although any desired number of rows may be provided.  The columns of memory cells are connected to common nodes 281-28n, which are connected to a read-out circuit 26 of the same type as shown in Figure 18.  Also, isolating transistors M1-Mn connect the nodes 281-28n, respectively, to the arrangement for supplying the programming voltage Vpp.
The memory of Figure 20 differs from that of Figure 18 in that the transistors 24a and 24b are omitted so that each memory cell merely comprises a respective transistor 4.  Column, row and data selection and control during programming are performed externally of the memory cells such that the gates of the transistors of each row of memory cells are connected to a common electronic switch 241-242 and the drains of the transistors of each column are connected to a common (P-type) transistor 351-35n.
The memory of Figure 20 may be read dynamically or statically as described hereinbefore and row by row in a similar manner to the reading operation of the memory shown in Figure 18.  In either case, the program data and column selection lines PC1-PCn and the program mode row select lines PR1 and PR2 are connected to receive a zero level voltage so that the transistor 351-35nare switched on and the switches 241-242 are closed.  The read mode row select lines R1 and R2 are selected in sequence and the contents of the memory are read out a row at a time in parallel.
During programming of the memory, the row select lines R1 and R2 are connected to receive a defined voltage, such as that on the supply line Vdd.  The rows are programmed in sequence with the switch 241 or 242of the selected row being open and the switch of the or each unselected row being closed.  The data to be stored are applied to the control lines PC1-PCn such that each of the transistors 351-35n for a memory cell which is to be permanently open-circuit is switched on whereas the remainder of the transistors are switched off.  The programming voltage Vpp is made equal to or greater than the sum of the voltage on the supply line Vdd and the transistor breakdown voltage Vp minus the voltage drop across each of the transistors M1-Mn.  When the selected row has been programmed, the transistor 351-35nare switched off and the programming procedure is performed for the next row to be programmed.
As in the case of the memory shown in Figure 18, the transistors M1-Mn have to be sufficiently large to sink the programming current for each column, which programming current is equal to the programming current of a single memory cell because the memory is programmed a row at a time.  Similarly, the transistors 351-35n have to be sufficiently large to be able to source the programming current.  However, each of the memory cells occupies less area because the electronic switching is removed from the memory cells and provided in common for each row.  Thus, for a sufficiently large array or matrix of memory cells, the memory occupies a substantially smaller area.
The electronic switches 241-242may be embodied in any suitable way.  For example, each of the switches may be embodied as a transistor as illustrated in Figure 11 or as a transmission gate as illustrated in Figure 12.
Figure 21 illustrates the timing of the waveforms on the lines PC1-PCn, PR1 and PR2 during the programming mode of operation.
The memory shown in Figure 22 differs from that shown in Figure 20 in that the columns of the memory cells are connected together at a single node 28 and to the input of a single circuit section of the read-out circuit 26 as illustrated in Figure 13.  The memory cells therefore have to be read one at a time to provide a serial data output.  However, the relatively large isolation transistors M1-Mn are no longer required so that the area of the memory may be reduced as compared with the memory of Figure 20.
Reading of the memory cells may be performed dynamically or statically as described hereinbefore.  Also, reading may be performed in two different orders as illustrated by the waveform diagrams in Figures 23 and 24.  In the mode illustrated in Figure 23, the memory cells are read row by row.  The switches 241-242 are closed during all reading operations and the signals supplied to the lines R1 and R2 select the memory cells a row at a time.  While each row is selected, the columns are selected one at a time by switching on the transistors 351-35n one at a time and reading the state of the selected memory cell statically or dynamically.
Figure 24 illustrates an alternative mode, in which the columns are selected one at a time, and the memory cells of each column are read one at a time in sequence.  In this case, the transistor 351-35n of the selected column is switched on whereas the other transistors are switched off and the rows are selected one at a time while reading the state of the selected memory cell.  This is repeated for each column in sequence in order to read the whole memory.
Programming of the memory shown in Figure 22 may be performed in exactly the same way as described for the memory of Figure 20.  The memory is thus programmed a row at a time.
[BRIEF DESCRIPTION OF THE DRAWINGS]
Figure 1 is a circuit diagram of a fusible memory cell of known type for use in a memory array.
Figure 2 is a block schematic diagram of a known type of memory including an array of cells of the type shown in Figure 1.
Figure 3 is a circuit diagram of a known type of anti-fuse memory cell.
Figure 4 is a circuit diagram of a known memory using an array of fusible links and diodes.
Figure 5 is a schematic diagram of a known type of memory incorporating fusible links in a thin film transistor integrated circuit.
Figure 6A is a diagram illustrating a known type of silicided poly-silicon fusing element before programming.
Figure 6B is a diagram illustrating the silicided poly-silicon fusing element of Figure 6A after programming.
Figure 7 is a cross-sectional diagram illustrating a known type of anti-fuse memory cell based on a dual thickness gate oxide arrangement.
Figure 8 is a diagram illustrating a memory cell which may be used as or in an embodiment of the invention.
Figure 9A is a diagram illustrating the memory cell of Figure 8 with a switch of the memory cell closed.
Figure 9B is a graph illustrating a characteristic of the memory cell of Figure 9A permitting programming of the memory cell.
Figure 10A is a diagram illustrating the memory cell of Figure 8 with a switch of the memory cell open.
Figure 10B is a graph illustrating a characteristic of the memory cell of Figure 10A permitting programming of the memory cell.
Figure 11 is a diagram illustrating a first example of the memory cell shown in Figure 8.
Figure 12 is a diagram illustrating a second example of the memory cell shown in Figure 8.
Figure 13 is a circuit diagram illustrating part of a PROM comprising an array of memory elements of the type shown in Figure 11.
Figure 14 is a timing diagram illustrating waveforms occurring during operation of the memory of Figure 13.
Figures 15, 16A and 16B illustrate the results of a simulation of the operation of the memory of Figure 13.
Figure 17 is a diagram illustrating a further example of the memory cell of Figure 8.
Figure 18 is a circuit diagram of part of a PROM comprising an array of memory elements of the type shown in Figure 17.
Figure 19 is a timing diagram illustrating operation of the memory shown in Figure 18.
Figure 20 is a circuit diagram of part of a PROM constituting another embodiment of the invention.
Figure 21 is a timing diagram illustrating waveforms which occur during operation of the memory shown in Figure 20.
Figure 22 is a circuit diagram of part of a PROM constituting a further embodiment of the invention.
Figures 23 and 24 are timing diagrams illustrating waveforms which occur in the memory of Figure 22 during alternative modes of operation.
[REFERENCE NUMERALS]
4 … Transistor
5 … Array
24 … Electronic Switch (First Electronic Switch)
24a … Transistor (Second Switching Device)
24b … Transistor (First Switching Device)
26 … Read-Out Circuit
271-274 … Memory Cells
29 … P-Type Transistor (Second Electronic Switch)
31 … Transistor (Bias Transistor)
32 … Transistor (Precharge Transistor)
33 … Transistor (Third Electronic Switch)
34 … Arrangement
G … Gate (Control Electrode)
S-D … Source-Drain Channel (Main Conduction Path)
1. A programmable read-only memory comprising: at least one memory cell, the or each of which comprises a transistor having a main conduction path and a control electrode; at least one first electronic switch for selectively substantially isolating the control electrode of the at least one cell during a programming step; and an arrangement for applying, across the main conduction path of the at least one cell during the programming step, a voltage which is sufficient to fuse the main conduction path when the control electrode is substantially isolated and which is insufficient to fuse the main conduction path when the control electrode is not substantially isolated.
2. A memory as claimed in claim 1, in which the or each transistor comprises a metal oxide silicon transistor.
3. A memory as claimed in claim 1 or 2, in which the or each transistor comprises a field effect transistor, whose gate comprises the control electrode and whose source-drain channel comprises the main conduction path.
4. A memory as claimed in any one of the preceding claims, in which the or each transistor comprises a thin film transistor.
5. A memory as claimed in any one of the preceding claims, in which the at least one cell comprises an array of cells.
6. A memory as claimed in claim 5, in which the at least one first electronic switch comprises a plurality of first electronic switches, each of which is associated with a respective one of the cells.
7. A memory as claimed in claim 5, in which the cells are arranged as at least one set, the or each of which is associated with the or a respective one of the at least one first electronic switch.
8. A memory as claimed in any one of claims 5 to 7, in which the cells are arranged as a plurality of groups, each of which has a respective read-out circuit.
9. A memory as claimed in claim 8, in which the main conduction paths of each group are connected in parallel to the respective read-out circuit.
10. A memory as claimed in claim 9, in which the arrangement is arranged to apply the voltage simultaneously to all of the main conduction paths of each group.
11. A memory as claimed in any one of claims 5 to 7, in which the cells are connected to a common read-out circuit.
12. A memory as claimed in claim 11, in which the main conduction paths are connected in parallel to the common read-out circuit.
13. A memory as claimed in claim 12, in which the arrangement is arranged to apply the voltage simultaneously to all of the main conduction paths.  
14. A memory as claimed in any one of claims 8 to 13, in which the or each read-out circuit comprises a precharge transistor.
15. A memory as claimed in claim 14, in which the or each read-out circuit comprises a bias transistor connected between the circuit input and the precharge transistor.
16. A memory as claimed in any one of claims 8 to 15, in which the or each read-out circuit comprise a second electronic switch between the circuit input and output.
17. A memory as claimed in any one of claims 8 to 16, in which the or each read-out circuit comprises a third electronic switch arranged to connect the circuit output to a common line during the programming step.
18. A memory as claimed in any one of the preceding claims, in which the or each first electronic switch comprises a transistor.
19. A memory as claimed in any one of claims 1 to 17, in which the or each first electronic switch comprises a transmission gate.
20. A memory as claimed in any one of claims 5, 6 and 8 to 17, in which each first electronic switch comprises a first switching device arranged to be controlled by a cell selection signal and a second switching device connected in parallel with the first switching device and arranged to be controlled by a cell programming signal during the programming step.
[Abstract] A programmable read-only memory comprises a memory cell or a plurality of such cells arranged as an array.  Each memory cell comprises a transistor 4, such as a MOS TFT.  An electronic switch 24 allows the control electrode, such as the gate G, to be substantially electrically isolated during a programming mode so that the gate is electrically floating during this mode.  During the programming mode, a programming voltage Vpp is supplied across the main conductive path of the transistor 4, such as across the source-drain channel S-D.  The programming voltage Vpp is sufficiently large to fuse the main conduction path when the control electrode of the transistor 4 is floating but is insufficient to fuse the main conduction path when the control electrode is not floating and is connected to a suitable defined voltage.  The transistor 4 therefore performs functions of memory cell selection while simultaneously acting as the fusible element and the arrangement requires fewer transistors which are capable of operating at the programming current required for fusing.  The memory may therefore occupy a reduced area.
[Representative Drawing] Figure 11
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】 
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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