(57)【要約】【課題】クロック系以外の回路において電源電圧変動が発生した場合であっても、クロック系回路のクロックジッタを有効に抑制する。【解決手段】クロックバッファ１３に電源電圧を供給する電源配線５１と、その他の回路１４〜１６に電源電圧を供給する電源配線５２〜５４とは半導体集積回路ＳＣの内部及び半導体パッケージＳＰの内部の双方において相互に分離される。従って、半導体集積回路ＳＣ内において、その他の回路１４〜１６に電源ノイズが発生した場合のみでなく、半導体パッケージＳＰ内において、その他の回路１４〜１６に供給される電源電圧に電位変動が生じた場合であっても、その電源ノイズがクロックバッファ１３に回り込むことが抑制される。また、クロックバッファ１３用の電源配線５１が専用線であるので、この電源配線５１に流れる電流量が減少し、クロックバッファ１３に供給される電源電圧の電位変動量は一層に低減される。【選択図】図１
2007019100.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にクロック系回路及びこのクロック系回路以外の回路を有する半導体集積回路と、この半導体集積回路を封止した半導体パッケージとからなる半導体装置において、
前記クロック系回路に電源電圧を供給する電源配線と、
前記クロック系回路以外の回路に電源電圧を供給する電源配線とを備え、
前記２つの電源配線は、前記半導体集積回路の内部及び前記半導体パッケージの内部において相互に分離されている
ことを特徴とする半導体装置。
【請求項２】
前記請求項１に記載の半導体装置において、
前記クロック系回路に電源電圧を供給する電源配線と前記クロック系回路以外の回路に電源電圧を供給する電源配線とには、グランド配線が含まれる
ことを特徴とする半導体装置。
【請求項３】
前記請求項１又は２に記載の半導体装置において、
前記クロック系回路には、クロック信号を半導体集積回路の外部に出力するクロックドライバが備えられ、
前記クロックドライバに電源電圧を供給する電源配線は、前記クロック系回路に電源電圧を供給する電源配線とは別個に形成され、
前記クロック系回路に電源電圧を供給する電源配線と前記クロックドライバに電源電圧を供給する電源配線とは、前記半導体集積回路の内部及び前記半導体パッケージの内部において相互に分離されている
ことを特徴とする半導体装置。
【請求項４】
前記請求項１又は２に記載の半導体装置において、
前記クロック系回路以外の回路には、半導体集積回路での処理結果を半導体集積回路の外部に出力するデータドライバが備えられ、
前記データドライバに電源電圧を供給する電源配線は、前記クロック系回路以外の回路に電源電圧を供給する電源配線とは別個に形成され、
前記クロック系回路以外の回路に電源電圧を供給する電源配線と前記データドライバに電源電圧を供給する電源配線とは、前記半導体集積回路の内部及び前記半導体パッケージの内部において相互に分離されている
ことを特徴とする半導体装置。
【請求項５】
プリント基板上に配線されたクロック信号伝送線と、
前記クロック信号伝送線の終端に位置し、クロック信号の反射を抑制する終端回路と、
前記終端回路に電源電圧を供給する電源とを備えた半導体装置において、
前記終端回路の電源は、他の電源とは分離されている
ことを特徴とする半導体装置。
【請求項６】
前記請求項５に記載の半導体装置において、
前記終端回路の電源と、前記他の電源とは、ローパスフィルタによりＡＣ的に分離される
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、クロックジッタ対策に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路では、その動作電圧の低下と消費電力の増加とに伴って、半導体集積回路の内部の電源電圧とスイッチングノイズとの比が小さくなり、電源ノイズが半導体集積回路の回路動作に与える影響が増大している。特に、電源ノイズによって引き起こされるクロックジッタの増大が、同期式回路における回路動作のタイミングマージンを低下させており、半導体集積回路の高速動作を実現する上で、クロックジッタへの対策が重要な課題となっている。
【０００３】
以下に、半導体集積回路におけるクロックジッタに対する対応策としての従来技術を説明する。
【０００４】
従来、クロックジッタを低減させる半導体集積回路として、例えば特許文献１に記載された技術がある。
【０００５】
図６は、前記特許文献１に開示された電源配線の接続方法に関する従来技術である。同図において、半導体基板１００上には、データ系回路１１０とクロック系回路１１１とが備えられる。また、高電位側電源電圧を供給するＶｃｃボンディングパッド１２０と、低電位側電源電圧を供給するＶｓｓボンディングパッド１２１とが備えられる。高電位側電源電圧Ｖｃｃを供給する電源配線１３０、１３１が個別に形成されて前記Ｖｃｃボンディングパッド１２０に共通に接続され、低電位側電源電圧Ｖｓｓを供給する電源配線１３５、１３６も個別に形成されて前記Ｖｓｓボンディングパッド１２１に共通に接続される。また、前記データ系回路１１０には一方の組の電源配線１３０、１３５が接続され、前記クロック系回路１１１には他方の組の電源配線１３１、１３６が接続される。
【０００６】
このように、前記特許文献１の電源配線の配線構造では、半導体基板１００上に配置した電源入力部としてのＶｃｃボンディングパッド１２０とＶｓｓボンディングパッド１２１とには、各々、データ系回路１１０用の電源配線１３０、１３５と、クロック系回路１１１用の電源配線１３１、１３６とが分離されているので、前記データ系回路１１０用の電源配線１３０、１３５での電源ノイズが前記クロック系回路１１１用の電源配線１３１、１３６に伝播することを抑制し、クロックジッタを低減することが可能となる。
【特許文献１】特開平６−３１０６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記クロックジッタに対する対応策として、特許文献１の技術を用いた場合に、Ｖｃｃ及びＶｓｓの各ボンディングパッド１２０、１２１は、各々、半導体パッケージのＶｃｃ用及びＶｓｓ用の外部電源入力用端子に接続される。ここで、半導体集積回路の電源入力部であるボンディングパッド１２０、１２１において電源配線を分岐し、データ系回路１１０とクロック系回路１１１とに電源電圧を供給するに際しては、半導体パッケージの外部電源入力用端子とボンディングパッド１２０、１２１とを接続する共用の電源配線には、データ系回路１１０に流れる電流量とクロック系回路１１１に流れる電流量との総和の電流量が流れる。半導体パッケージの外部電源入力用端子から供給される電源電圧の電位変動量は、半導体パッケージの電気的な寄生成分である寄生インダクタンスＬ、寄生抵抗Ｒ、寄生キャパシタＣと、電源配線に流れる電流量とによって決まるので、電源配線が共通に結合されているボンディングパッド１２０、１２１に供給される電源電圧の電位変動量は、データ系回路１１０用の電源配線及びクロック系回路１１１用の電源配線のどちらか一方の組が接続されている場合よりも大きくなる。従って、Ｖｃｃ及びＶｓｓの各ボンディングパッド１２０、１２１には、データ系回路１１０に流れる電流量とクロック系回路１１１に流れる電流量との影響による電位変動を受けた電源電圧が供給されるので、その電位変動量は大きく、その分、クロック系回路１１１におけるクロックジッタの抑制は困難となる。
【０００８】
本発明は、前記の課題に着目してなされたものであり、その目的は、クロック系の構成部とそのクロック系以外の構成部とを備えた半導体装置において、クロック系以外の構成部の電源電圧変動の影響によって発生するクロック系の構成部でのクロックジッタを低減することにある。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、本発明では、クロック系の構成部とクロック系以外の構成部とを有する半導体装置において、クロック系以外の構成部に電源電圧を供給する電源配線での電位変動が、クロック系の構成部に電源電圧を供給する電源配線に従来よりも影響しないように対策する。
【００１０】
具体的に、請求項１記載の発明の半導体装置は、半導体基板上にクロック系回路及びこのクロック系回路以外の回路を有する半導体集積回路と、この半導体集積回路を封止した半導体パッケージとからなる半導体装置において、前記クロック系回路に電源電圧を供給する電源配線と、前記クロック系回路以外の回路に電源電圧を供給する電源配線とを備え、前記２つの電源配線は、前記半導体集積回路の内部及び前記半導体パッケージの内部において相互に分離されていることを特徴とする。
【００１１】
請求項２記載の発明は、前記請求項１に記載の半導体装置において、前記クロック系回路に電源電圧を供給する電源配線と前記クロック系回路以外の回路に電源電圧を供給する電源配線とには、グランド配線が含まれることを特徴とする。
【００１２】
請求項３記載の発明は、前記請求項１又は２に記載の半導体装置において、前記クロック系回路には、クロック信号を半導体集積回路の外部に出力するクロックドライバが備えられ、前記クロックドライバに電源電圧を供給する電源配線は、前記クロック系回路に電源電圧を供給する電源配線とは別個に形成され、前記クロック系回路に電源電圧を供給する電源配線と前記クロックドライバに電源電圧を供給する電源配線とは、前記半導体集積回路の内部及び前記半導体パッケージの内部において相互に分離されていることを特徴とする。
【００１３】
請求項４記載の発明は、前記請求項１又は２に記載の半導体装置において、前記クロック系回路以外の回路には、半導体集積回路での処理結果を半導体集積回路の外部に出力するデータドライバが備えられ、前記データドライバに電源電圧を供給する電源配線は、前記クロック系回路以外の回路に電源電圧を供給する電源配線とは別個に形成され、前記クロック系回路以外の回路に電源電圧を供給する電源配線と前記データドライバに電源電圧を供給する電源配線とは、前記半導体集積回路の内部及び前記半導体パッケージの内部において相互に分離されていることを特徴とする。
【００１４】
請求項５記載の発明の半導体装置は、プリント基板上に配線されたクロック信号伝送線と、前記クロック信号伝送線の終端に位置し、クロック信号の反射を抑制する終端回路と、前記終端回路に電源電圧を供給する電源とを備えた半導体装置において、前記終端回路の電源は、他の電源とは分離されていることを特徴とする。
【００１５】
請求項６記載の発明は、前記請求項５に記載の半導体装置において、前記終端回路の電源と、前記他の電源とは、ローパスフィルタによりＡＣ的に分離されることを特徴とする。
【００１６】
以上により、請求項１〜６記載の発明では、クロック系以外の構成部に電源電圧を供給する電源配線の電位変動がクロック系の構成部に電源電圧を供給する電源配線に従来よりも影響を及ぼさないので、クロック系の構成部に供給される電源電圧の電位変動量が低減される。
【００１７】
特に、請求項１記載の発明では、クロック系回路に電源電圧を供給する電源配線と、クロック系回路以外の回路に電源電圧を供給する電源配線とを半導体集積回路の内部で個別に形成して分離するだけでなく、更に、半導体パッケージの内部においても個別に形成して分離したので、クロック回路以外の回路に供給される電源電圧の電位変動が、たとえ半導体パッケージの内部で生じたとしても、その電源ノイズがクロック系回路に回り込むことが抑制される。
【００１８】
また、請求項５記載の発明では、クロック信号伝送線の終端回路の電源とその他の電源とが分離されているので、半導体プリント基板上において、その他の電源で発生した電源ノイズがクロック信号伝送線の終端回路の電源へ回り込むことが抑制される。
【発明の効果】
【００１９】
以上説明したように、請求項１〜６記載の発明の半導体装置によれば、クロック系以外の構成部の電源配線の電位変動がクロック系の構成部の電源配線に影響することを従来よりも確実に抑制したので、クロックジッタの一層の低減が可能である。
【００２０】
特に、請求項１記載の発明の半導体装置によれば、クロック系回路以外の回路で電源ノイズが発生した場合であっても、その電源ノイズがクロック系回路へ回り込むことを従来よりも一層に抑制でき、クロックジッタを更に有効に低減できる効果を有する。
【００２１】
また、請求項５記載の発明の半導体装置によれば、クロック信号伝送線の終端回路用の電源以外の電源で発生した電源ノイズがクロック系に回り込むことを有効に抑制できるので、クロックジッタを一層に低減することが可能である。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態の半導体装置を図面に基づいて説明する。
【００２３】
（第１の実施形態）
図１は、本発明の第１の実施形態の半導体装置の回路構成のブロック図を示す。
【００２４】
同図において、ＳＣは半導体集積回路であって、半導体基板１２上に各種の回路（後述）が形成されて構成される。ＳＰは半導体パッケージであって、前記半導体集積回路ＳＣの半導体基板１２が載せられた半導体パッケージ基板１１と、この半導体パッケージ基板１１と一体になって前記半導体集積回路ＳＣを内方に封止するパッケージ本体（図示せず）とを備える。前記半導体基板１２上には、クロック系回路として、クロック信号の伝送を行うクロックバッファ１３と、クロック信号を半導体集積回路ＳＣの外部に出力するクロックドライバ１４とが備えられる。また、クロック系回路以外の回路として、データの処理を行うデータブロック１５と、データの処理結果を半導体集積回路ＳＣの外部に出力するデータドライバ１６とが備えられる。前記クロックバッファ１３は、半導体集積回路ＳＣの外部から入力された同期用クロック信号を前記データブロック１５と前記クロックドライバ１４とに伝送する。前記データブロック１５は、前記クロックバッファ１３から入力された同期用クロック信号を用いて所定のデータ処理を行い、その処理結果は前記データドライバ１６に伝送される。そして、前記データドライバ１６によって、前記データブロック１５から入力された処理結果ＤＡＴＡが半導体集積回路ＳＣの外部に出力される。前記クロックドライバ１４では、前記データドライバ１６と同期して、クロック信号ＣＬＫが半導体集積回路ＳＣの外部に出力される。
【００２５】
そして、本実施形態の特徴として、クロックバッファ１３に対応して、クロックバッファ１３用の電源配線５１及びグランド配線５５が設けられる。このクロックバッファ１３用の電源配線５１は、半導体基板１２上に形成されて前記クロックバッファ１３に接続された電源配線５１ａと、この電源配線５１ａに接続された半導体パッケージ基板１１上の電源配線５１ｂとから成り、この電源配線５１ｂがクロックバッファ１３に専用の電源Ａに接続される。また、クロックバッファ１３用のグランド配線５５は、半導体基板１２上に形成されて前記クロックバッファ１３に接続されたグランド配線５５ａと、このグランド配線５５ａに接続された半導体パッケージ基板１１上のグランド配線５５ｂとから成り、このグランド配線５５ｂがクロックバッファ１３に専用のグランドＡＧに接続される。同様に、クロックドライバ１４に対応して、クロックドライバ１４用の電源配線５２及びグランド配線５６が設けられる。このクロックドライバ１４用の電源配線５２は、半導体基板１２上に形成されて前記クロックドライバ１４に接続された電源配線５２ａと、この電源配線５２ａに接続された半導体パッケージ基板１１上の電源配線５２ｂとから成り、この電源配線５２ｂがクロックドライバ１４に専用の電源Ｃに接続される。また、クロックドライバ１４用のグランド配線５６は、半導体基板１２上に形成されて前記クロックドライバ１４に接続されたグランド配線５６ａと、このグランド配線５６ａに接続された半導体パッケージ基板１１上のグランド配線５６ｂとから成り、このグランド配線５６ｂがクロックドライバ１４に専用のグランドＣＧに接続される。
【００２６】
更に、データブロック１５に対応して、データブロック１５用の電源配線５３及びグランド配線５７が設けられる。このデータブロック１５用の電源配線５３は、半導体基板１２上に形成されて前記データブロック１５に接続された電源配線５３ａと、この電源配線５３ａに接続された半導体パッケージ基板１１上の電源配線５３ｂとから成り、この電源配線５３ｂがデータブロック１５に専用の電源Ｂに接続される。また、データブロック１５用のグランド配線５７は、半導体基板１２上に形成されて前記データブロック１５に接続されたグランド配線５７ａと、このグランド配線５７ａに接続された半導体パッケージ基板１１上のグランド配線５７ｂとから成り、このグランド配線５７ｂがデータブロック１５に専用のグランドＢＧに接続される。更に、データドライバ１６に対応して、データドライバ１６用の電源配線５４及びグランド配線５８が設けられる。このデータドライバ１６用の電源配線５４は、半導体基板１２上に形成されて前記データドライバ１６に接続された電源配線５４ａと、この電源配線５４ａに接続された半導体パッケージ基板１１上の電源配線５４ｂとから成り、この電源配線５４ｂがデータドライバ１６に専用の電源Ｄに接続される。また、データドライバ１６用のグランド配線５８は、半導体基板１２上に形成されて前記データドライバ１６に接続されたグランド配線５８ａと、このグランド配線５８ａに接続された半導体パッケージ基板１１上のグランド配線５８ｂとから成り、このグランド配線５８ｂがデータドライバ１６に専用のグランドＤＧに接続される。
【００２７】
前記半導体集積回路ＳＣ内の各回路１３、１４、１５、１６用の電源配線５１、５２、５３、５４は、半導体集積回路ＳＣの内部において相互に分離された専用の電源配線５１ａ、５２ａ、５３ａ、５４ａとなっていると共に、更には半導体パッケージＳＰ内においても相互に分離された専用の電源配線５１ｂ、５２ｂ、５３ｂ、５４ｂとなっている。また、前記半導体集積回路ＳＣ内の各回路１３〜１６用のグランド配線５５、５６、５７、５８についても、半導体集積回路ＳＣの内部において相互に分離された専用のグランド配線５５ａ、５６ａ、５７ａ、５８ａとなっていると共に、更には半導体パッケージＳＰ内においても相互に分離された専用のグランド配線５５ｂ、５６ｂ、５７ｂ、５８ｂとなっている。
【００２８】
従って、本実施形態では、クロック系回路１３、１４用の電源配線５１、５２と、クロック系回路以外の回路１５、１６用の電源配線５３、５４とは、半導体集積回路ＳＣの内部及び半導体パッケージＳＰの内部において相互に分離され、個別に電源電圧を供給されることとなる。よって、クロック系回路以外の回路１５、１６において発生した電源ノイズ又は、前記クロック系回路以外の回路１５、１６用の電源配線５３、５４の電位変動が、前記クロック系回路１３、１４用の電源配線５１、５２に伝播してクロック系回路１３、１４に回り込むことを従来よりも有効に抑制できる。
【００２９】
更に、グランド配線についてもクロック系回路１３、１４用のグランド配線５５、５６とクロック系回路以外の回路１５、１６用のグランド配線５７、５８とが相互に分離され、個別にグランドに接続されているので、前記クロック系回路以外の回路１５、１６からグランドに流れる電流によって発生するグランドノイズが、前記クロック系回路１３、１４用のグランド線５５、５６に伝播して前記クロック系回路１３、１４に回り込むことを一層に抑制することができる。
【００３０】
そして、前記クロック系回路１３、１４用の電源配線５１、５２と前記クロック系以外の回路１５、１６用の電源配線５３、５４、及び、前記クロック系回路１３、１４用のグランド配線５５、５６と前記クロック系以外の回路１５、１６用のグランド配線５７、５８とを各々分離することにより、前記クロック系回路１３、１４用の電源配線５１、５２及びグランド配線５５、５６を流れる電流量は、前記クロック系回路１３、１４と前記クロック系以外の回路１５、１６とを１つの電源配線及びグランド配線で接続した場合よりも、前記クロック系以外の回路１５、１６を流れる電流量の分だけ減少するので、前記クロック系回路１３、１４用の電源配線５１、５２及びグランド配線５５、５６における電位変動量は低減される。
【００３１】
また、クロック系回路１３、１４に関して、クロックバッファ１３用の電源配線５１及びグランド配線５５と、クロックドライバ１４用の電源配線５２及びグランド配線５６とについても個別に形成して分離することにより、クロックドライバ１４で発生した電源ノイズが前記クロックバッファ１３用の電源配線５１及びグランド配線５５に伝播してクロックバッファ１３に回り込むことを抑制できる。そして、前記クロックバッファ１３用の電源配線５１と前記クロックドライバ１４用の電源配線５２、及び、前記クロックバッファ１３用のグランド配線５５と前記クロックドライバ１４用のグランド配線５６とを各々分離することにより、前記クロックバッファ１３用の電源配線５１及びグランド配線５５を流れる電流量は、前記クロックバッファ１３と前記クロックドライバ１４とを１つの電源配線及びグランド配線で接続した場合よりも、前記クロックドライバ１４を流れる電流量の分だけ減少するので、前記クロックバッファ１３用の電源配線５１及び前記グランド配線５５における電位変動量は低減される。
【００３２】
加えて、クロック系回路以外の回路に関して、データブロック１５用の電源配線５３及びグランド配線５７とデータドライバ１６用の電源配線５４及びグランド配線５８とを個別に分離することにより、前記データブロック１５及び前記データドライバ１６用の電源配線５３、５４及びグランド配線５７、５８を流れる電流量が減少するので、クロック系回路以外の回路１５、１６及び、その電源配線５３、５４やグランド配線５７、５８における電位変動量が低減され、安定したデータ伝送が期待できる。
【００３３】
以上の結果、半導体集積回路ＳＣ内のクロック系回路以外の回路１５、１６及び、その電源配線５３、５４やグランド配線５７、５８において電源ノイズ及びグランドノイズが発生した場合のみでなく、半導体パッケージＳＰ内において、クロック系回路以外の回路１５、１６に供給される電源電圧が電位変動を生じた場合であっても、発生した電源ノイズ及びグランドノイズがクロック系回路１３、１４に伝播することが抑制されるので、クロック系回路１３、１４におけるクロックジッタを従来よりも一層に低減することが可能となる。更に、クロックバッファ１３においては、半導体集積回路ＳＣの内部に伝送されるクロック信号のクロックジッタを従来よりも一層低減することが可能となると共に、クロックドライバ１４においては、半導体集積回路ＳＣの外部に伝送されるクロック信号のクロックジッタを低減することが可能となる。
【００３４】
尚、図２に示すように、クロックドライバ１４用の電源配線をクロックバッファ１３の電源配線５１と共通とすると共に、クロックドライバ１４用のグランド配線についてもクロックバッファ１３用のグランド配線５５と共通とした場合であっても、クロック系回路以外の回路であるデータブロック１５とデータドライバ１６とにおいて発生した電源ノイズがクロック系回路１３、１４に伝播することを有効に抑制でき、クロックジッタが従来よりも低減される。更に、図３（ａ）及び同図（ｂ）に示すように、各回路１３〜１６のグランド配線５５〜５８を半導体基板１２上又は半導体パッケージ１１上で共通としても同様にクロックジッタ抑制効果が期待できる。
【００３５】
（第２の実施形態）
図４は、本発明の第２の実施形態の半導体装置の回路構成のブロック図を示す。
【００３６】
同図において、半導体プリント基板（図示せず）上には、２個の半導体集積回路４０１、４０２が備えられ、前記２個の半導体集積回路４０１、４０２間には、クロック信号を伝送するためのクロック信号伝送線４２０と、クロック信号以外の信号（すなわち、データ）を伝送するためのデータ伝送線４２１、４２２とが配線される。前記クロック信号伝送線４２０の終端にはクロック信号の反射を抑制する終端回路４０５が備えられ、前記データ伝送線４２１、４２２の終端にも、各々、データの反射を抑制する終端回路４０６、４０７が備えられている。
【００３７】
また、４０３はレギュレータであって、前記クロック信号伝送線４２０の終端回路４０５と、前記データ伝送線４２１、４２２の終端回路４０６、４０７とに電源電圧を供給する。レギュレータ４０３から供給される電源電圧は、基本的には、電源配線４３０を介して前記クロック信号伝送線４２０の終端回路４０５に供給されると共に、電源配線４３１を介して前記データ伝送線４２１、４２２の終端回路４０６、４０７に供給される。
【００３８】
そして、本実施形態の特徴として、半導体プリント基板上には、インダクタ及びキャパシタ等によって構成されるローパスフィルタ４０４、４１１が設けられている。一方のローパスフィルタ４０４は、前記電源配線４３０の経路、具体的には、前記レギュレータ４０３から前記終端回路４０５までの間に配置され、前記終端回路４０５には電源電圧Ｖｔｔ＿ｃｋが供給される。他方のローパスフィルタ４１１は、前記電源配線４３１の経路、具体的には、前記レギュレータ４０３から前記終端回路４０６、４０７までの間に配置され、前記終端回路４０６、４０７には電源電圧Ｖｔｔが供給される。
【００３９】
データを伝送するためのデータ伝送線４２１、４２２の終端回路４０６、４０７に供給される電源電圧Ｖｔｔに動的な電位変動が発生しない場合には、クロック信号の波形は図５（ａ）に示すような波形を保持する。本実施形態では、前記終端回路４０６、４０７に供給される電源電圧Ｖｔｔが動的な電位変動を起こした場合においても、ローパスフィルタ４０４、４１１を用いて、クロック信号を伝送するためのクロック信号伝送線４２０の終端回路４０５と、前記終端回路４０５以外の終端回路４０６、４０７とを、ＡＣ的に分離して電源電圧を供給しているので、データ伝送用の終端回路４０６、４０７への電源電圧Ｖｔｔの動的な変化がクロック信号伝送線４２０の終端回路４０５の電源電圧Ｖｔｔ＿ｃｋに影響を与えることなく、従って、図５（ｂ）に示すように、クロック信号のクロックエッジが同図に破線で示すように時間的に変動するクロックジッタを有効に抑制でき、同図に実線で示すように、電源電圧Ｖｔｔに動的な電位変動が生じない図５（ａ）と同様な良好な波形に保持することができる。
【００４０】
その結果、一方の半導体集積回路４０１からクロック信号伝送線４２０介して他方の半導体集積回路４０２に伝送されるクロック信号は、クロック信号伝送線４２０の終端回路４０５の電源以外の電源において電位変動が発生しても、その電位変動によって受ける影響を低減することが可能であるので、前記クロック信号伝送線４２０によって伝送されるクロック信号のクロックジッタが有効に抑制されることになる。
【００４１】
尚、本実施形態では、各伝送線４２０〜４２２の終端回路４０５〜４０７の電源をローパスフィルタ４０４、４１１によりＡＣ的に分離したが、電源を複数個設置して電源を分離しても良いのは勿論である。
【産業上の利用可能性】
【００４２】
以上説明したように、本発明は、半導体装置に備えるクロック系以外の構成部において電位変動が発生した場合であっても、クロックジッタを有効に抑制できるので、クロック信号を用いて同期動作する半導体装置等として有用である。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態の半導体装置の全体構成を示すブロック図である。
【図２】同半導体装置の変形例を示す図である。
【図３】（ａ）は同半導体装置の他の変形例を示す図、同図（ｂ）は同半導体装置の更に他の変形例を示す図である。
【図４】本発明の第２の実施形態の半導体装置の全体構成を示すブロック図である。
【図５】（ａ）は同半導体装置において、クロック系以外の回路の終端回路に供給される電源電圧が変動しない場合のクロック信号の波形を示す図、同図（ｂ）は同半導体装置において、クロック系以外の回路の終端回路に供給される電源電圧が変動してもクロック信号にクロックジッタが発生しないことを説明した図である。
【図６】従来の半導体集積回路の要部構成を示すブロック図である。
【符号の説明】
【００４４】
ＳＣ                              半導体集積回路
ＳＰ                              半導体パッケージ
１１                              半導体パッケージ基板
１２                              半導体基板
１３                              クロックバッファ（クロック系回路）
１４                              クロックドライバ（クロック系回路）
１５                              データブロック（クロック系以外の回路）
１６                              データドライバ（クロック系以外の回路）
Ａ〜Ｄ                            電源
ＡＧ〜ＤＧ                        グランド
５１〜５４、
５１ａ〜５４ａ、５１ｂ〜５４ｂ  電源配線
５５〜５８、
５５ａ〜５８ａ、５５ｂ〜５８ｂ  グランド配線
ＤＡＴＡ                          データ
ＣＬＫ                            クロック信号
４０１、４０２                    半導体集積回路
４０３                            レギュレータ
４０４、４１１                    ローパスフィルタ
４０５、４０６、４０７            終端回路
４２０                            クロック信号伝送線
４２１、４２２                    データ伝送線
４３０、４３１                    電源配線
【図１】
2007019100.tif 000003
【図２】
2007019100.tif 000004
【図３】
2007019100.tif 000005
【図４】
2007019100.tif 000006
【図５】
2007019100.tif 000007
【図６】
2007019100.tif 000008