(57)【要約】【課題】部品公差によって位相ノイズが発生するのを防止することができるＰＬＬ回路を提供すること。【解決手段】本発明のＰＬＬ回路１は、位相比較器３、２本の位相差信号線７Ｐ、７Ｎを用いて位相比較器３に接続されたループフィルタ４および電圧制御発振器５を備えている。ループフィルタ４を形成する回路要素は、２本の位相差信号線７Ｐ、７Ｎのそれぞれに対称に配設されており、回路要素の一部となるコンデンサＣ１Ｐ、Ｃ１Ｎは、そのコンデンサＣ１Ｐ、Ｃ１Ｎの容量を調整する容量調整部を有している。【選択図】図２
2007336284.tif 000002
【特許請求の範囲】
【請求項１】
基準信号の位相と比較信号の位相とを比較する位相比較器と、
前記位相比較器から２本の位相差信号線を用いて出力される位相差信号を直流電圧に平滑するループフィルタと、
前記ループフィルタから出力された前記直流電圧に基づいて出力信号の周波数を変化させる電圧制御発振器と
を備えており、
前記電圧制御発振器から出力される前記出力信号を前記比較信号として前記位相比較器にフィードバックさせることにより前記出力信号を前記基準信号に同期させるＰＬＬ回路であって、
前記ループフィルタを形成する回路要素は、２本の前記位相差信号線のそれぞれに対称に配設されており、
前記回路要素の一部となるコンデンサは、前記コンデンサの容量を調整する容量調整部を有している
ことを特徴とするＰＬＬ回路。
【請求項２】
前記容量調整部を有するコンデンサは、前記位相差信号線とグランドとを接続している
ことを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記容量調整部を有するコンデンサは、トリミングにより形成された半固定コンデンサである
ことを特徴とする請求項１または請求項２に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に係り、特に、位相比較器の出力側に接続された２本の位相差信号線に対してループフィルタ特性が対称になっているＰＬＬ回路に関する。
【背景技術】
【０００２】
一般的に、ＰＬＬ回路は、基準信号の周波数を整数倍して得た周波数を出力信号として出力することができるので、携帯電話や無線機などの周波数制御に用いられる。この周波数制御は、基準信号の周波数と出力信号との周波数を同期させることにより行なわれる。
【０００３】
図４は、従来のＰＬＬ回路１０１を示すブロック図である。従来のＰＬＬ回路１０１は、図４に示すように、位相比較器１０３、ループフィルタ１０４および電圧制御発振器１０５を直列に接続するとともに、電圧制御発振器１０５から位相比較器１０３に比較信号線１０８を接続して得られる回路である。電圧制御発振器１０５は、位相の進みや遅れの情報を表した位相差１８０度の平衡信号（差動信号）を位相差信号として出力するため、２本の位相差信号線１０７Ｐ、１０７Ｎを用いてループフィルタ１０４に接続されている。また、ループフィルタ１０４の回路要素は、図５に示すように、ロックアップタイムの特性劣化を防止するため、２本の位相差信号線１０７Ｐ、１０７Ｎに対して対称に配設されている。
【０００４】
ここで、位相比較器１０３および電圧制御発振器１０５がＩＣとしてパッケージ化されていることが多く、その変更が難しいことから、ＰＬＬ回路１０１の特性、例えばロックアップタイム特性を変更するには、ループフィルタ１０４の特性を変更することにより行なわれる。具体的には、ループフィルタ１０４を構成するコンデンサＣ２Ｐ、Ｃ２Ｎや抵抗Ｒ、Ｒ１Ｐ、Ｒ１Ｎなどの各回路要素を異なる特性の回路要素に変更したり、各回路要素の接続方法を変更したりすることにより、ロックアップタイム特性の変更が行なわれる。
【０００５】
【特許文献１】特開平９−１２１１５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ループフィルタ１０４を形成する各回路要素には±５％程度の部品公差が存在することから、従来のＰＬＬ回路１０１においては、その部品公差の影響を受けてしまい、実際のループフィルタ１０４の特性が設計段階のループフィルタ１０４の特性と異なっていた。そのため、実際に得られるそのロックアップタイム特性は、設計段階において予想されるロックアップタイム特性（以下、「設計中心」という。）と比較して、早くまたは遅くなってしまう（以下、「ロックアップタイム特性が劣化する」という。）という問題があった。ロックアップタイム特性が劣化すると、スペクトラムにスプリアスが発生し、位相ノイズの原因となる。
【０００７】
そこで、本発明はこれらの点に鑑みてなされたものであり、部品公差によって位相ノイズが発生するのを防止することができるＰＬＬ回路を提供することをその目的としている。
【課題を解決するための手段】
【０００８】
前述した目的を達成するため、本発明のＰＬＬ回路は、その第１の態様として、基準信号の位相と比較信号の位相とを比較する位相比較器と、位相比較器から２本の位相差信号線を用いて出力される位相差信号を直流電圧に平滑するループフィルタと、ループフィルタから出力された直流電圧に基づいて出力信号の周波数を変化させる電圧制御発振器とを備えており、電圧制御発振器から出力される出力信号を比較信号として位相比較器にフィードバックさせることにより出力信号を基準信号に同期させるＰＬＬ回路であって、ループフィルタを形成する回路要素は、２本の位相差信号線のそれぞれに対称に配設されており、回路要素の一部となるコンデンサは、コンデンサの容量を調整する容量調整部を有していることを特徴としている。
【０００９】
本発明の第１の態様によれば、コンデンサを容量調整することができるので、各位相差信号線に対してループフィルタの特性を対称にすることができる。
【００１０】
本発明の第２の態様は、第１の態様のＰＬＬ回路において、容量調整部を有するコンデンサは、位相差信号線とグランドとを接続していることを特徴としている。
【００１１】
本発明の第２の態様によれば、位相差信号線とグランドとを接続しているコンデンサの電圧が高くなり、その容量も電圧に比例して大きくなる。このコンデンサの容量を調整することにより、その調整幅が広くなるので、ループフィルタの特性を各位相差信号線に対して容易に対称にすることができる。
【００１２】
本発明の第３の態様は、第１または第２の態様のＰＬＬ回路において、容量調整部を有するコンデンサは、トリミングにより形成された半固定コンデンサであることを特徴としている。
【００１３】
本発明の第３の態様によれば、トリミング後にコンデンサの容量を固定することができるので、コンデンサの容量が誤って変更されることを防止することができる。これにより、ループフィルタの特性を安定的にすることができる。また、トリミングされた半固定コンデンサはトリマーコンデンサなどの可変コンデンサよりも低廉にすることができるので、ＰＬＬ回路全体のコストアップを抑えることができる。
【発明の効果】
【００１４】
本発明のＰＬＬ回路によれば、２本の位相差信号線に接続されたループフィルタの特性を各位相差信号線に対称にすることができるので、ループフィルタの部品公差に影響されることなく、ＰＬＬ回路のロックアップタイム特性を設計中心に合わせることができ、スプリアスなどの位相ノイズの発生を防止することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１５】
以下、図１および図２を用いて、本発明のＰＬＬ回路の実施形態を説明する。
【００１６】
図１は、本実施形態のＰＬＬ回路１を示すブロック図である。本実施形態のＰＬＬ回路１は、図１に示すように、入力信号処理回路２、位相比較器３、ループフィルタ４および電圧制御発振器５を直列に接続するとともに、電圧制御発振器５から位相比較器３に比較信号線８を接続して得られる回路である。
【００１７】
入力信号処理回路２は、水晶発振器を用いて形成された回路であり、入力信号に基づいて高精度の周波数を基準信号として生成し、その基準信号を位相比較器３に出力するように形成されている。
【００１８】
位相比較器３は、基準信号の位相と比較信号の位相とを比較し、その位相差を位相差信号として出力するように形成されている。その位相比較器３の出力側には、位相が１８０度ずれている２つの位相差信号をループフィルタ４に出力するため、２本の位相差信号線７Ｐ、７Ｎが接続されている。
【００１９】
ループフィルタ４は、位相比較器３から出力された２つの位相差信号を直流電圧に平滑する回路である。具体的には、このループフィルタ４は、図２に示すように、チャージポンプ９、平滑回路６およびオペアンプ１０を直列に接続して得た回路となっている。
【００２０】
チャージポンプ９は、平滑回路６を形成するコンデンサＣ１Ｐ、Ｃ２Ｐ、Ｃ１Ｎ、Ｃ２Ｎの電荷（チャージ）を増減させる回路であり、２本の位相差信号線７Ｐ、７Ｎの途中に介在している。このチャージポンプ９は、ポンプ容量正側端子Ｃｐ＋、ポンプ容量負側端子Ｃｐ−、正側スイッチ端子ＳＷ１、負側スイッチ端子ＳＷ２およびグランド端子ＧＮＤを有しており、入力された位相差信号をポンプ容量正側端子Ｃｐ＋およびポンプ容量負側端子Ｃｐ−から出力する。また、正側スイッチ端子ＳＷ１および負側スイッチ端子ＳＷ２は、チャージポンプ９に内設された２個のトランジスタＴｒ１、Ｔｒ２のコレクタにそれぞれ接続されており、それらのエミッタは、チャージポンプ９の内部において、接地されたグランド端子ＧＮＤに接続されている。そして、それら２個のトランジスタＴｒ１、Ｔｒ２は、それらのベースに入力される同期した制御信号により、正側スイッチ端子ＳＷ１およびグランド端子ＧＮＤならびに負側スイッチ端子ＳＷおよびグランド端子ＧＮＤを同期させて解放させたり、接続させたりすることができるように形成されている。
【００２１】
平滑回路６は、チャージポンプ９を介在させた２本の位相差信号線７Ｐ、７Ｎとグランド線７Ｇとの間において、固定コンデンサＣ２ＰもしくはＣ２Ｎおよび２個の抵抗Ｒ１Ｐ、Ｒ２ＰもしくはＲ１Ｎ、Ｒ２Ｎをそれぞれ直列に接続させて得た部分と、容量調整部を有するコンデンサＣ１Ｐ、Ｃ１Ｎとを２本の位相差信号線７Ｐ、７Ｎに対してそれぞれ対称に配設させて得た回路である。ここで、容量調整部を有するコンデンサＣ１Ｐ、Ｃ１Ｎとしては、トリマーコンデンサ（微小容量可変コンデンサ）や可変コンデンサなどの容量変更が可能なコンデンサを用いることもできるが、本実施形態においては、電極の一部をトリミングすることにより形成された半固定コンデンサが用いられている。また、２個の抵抗Ｒ１Ｐ、Ｒ２ＰおよびＲ１Ｎ、Ｒ２Ｎの接続点にはチャージポンプ９の正側スイッチ端子ＳＷ１および負側スイッチ端子ＳＷ２がそれぞれ接続されており、２個のトランジスタＴｒ１、Ｔｒ２に入力される同期した制御信号により、平滑回路６の時定数を２本の位相差信号線７Ｐ、７Ｎに対称に変更させることができるように形成されている。
【００２２】
オペアンプ１０は、平滑回路６の出力側に接続されている。このオペアンプ１０は、平滑された２つの位相差信号を平衡信号（差動信号）として入力し、それら２つの位相差信号に基づいて電圧制御発振器５に直流電圧を出力するように形成されている。
【００２３】
電圧制御発振器５は、入力された電圧に基づいて出力信号の周波数を変化させる回路である。この電圧制御発振器５は、図１および図２に示すように、ループフィルタ４の出力側に接続されているとともに、出力信号を比較信号として位相比較器３にフィードバックさせるために位相比較器３に接続されている。
【００２４】
次に、図１から図３を用いて、本実施形態のＰＬＬ回路１の作用を説明する。
【００２５】
本実施形態のＰＬＬ回路１は、図１に示すように、位相比較器３、ループフィルタ４および電圧制御発振器５を備えており、電圧制御発振器５から出力される出力信号を比較信号として位相比較器３にフィードバックさせることにより出力信号を基準信号に最終的に同期させることができるようになっている。
【００２６】
ここで、ループフィルタ４はＰＬＬ回路１のコントローラ的要素となっている。そのため、ループフィルタ４の特性が設計段階の特性と異なってしまうと、スプリアスの発生原因となり、ロックアップタイム特性が劣化してしまう。そこで、本実施形態においては、図２に示すように、ループフィルタ４を形成する回路要素、具体的にはループフィルタ４の平滑回路６を形成する抵抗Ｒ１Ｐ、Ｒ２Ｐ、Ｒ１Ｎ、Ｒ２ＮおよびコンデンサＣ１Ｐ、Ｃ２Ｐ、Ｃ１Ｎ、Ｃ２Ｎを２本の位相差信号線７Ｐ、７Ｎのそれぞれに対称に配設させることにより、２本の位相差信号線７Ｐ、７Ｎのそれぞれに対してループフィルタ４の特性が形式上対称になっている。また、抵抗Ｒ１Ｐ、Ｒ２Ｐ、Ｒ１Ｎ、Ｒ２ＮおよびコンデンサＣ１Ｐ、Ｃ２Ｐ、Ｃ１Ｎ、Ｃ２Ｎの部品公差を考慮して、ループフィルタ４に容量調整部を有するコンデンサＣ１Ｐ、Ｃ１Ｎを配設している。
【００２７】
図３は、設計段階の所望するロックアップタイム特性（設計中心）と実際に得られる劣化したロックアップタイム特性とを比較したグラフである。横軸は時間を示しており、縦軸は基準信号と比較信号との位相差を示している。図３においては、設計中心Ａが実線により示されており、実際に得られる劣化したロックアップタイム特性Ｂ、Ｃが点線または一点鎖線により示されている。
【００２８】
本実施形態のＰＬＬ回路１は、ループフィルタ４の抵抗Ｒ１Ｐ、Ｒ２Ｐ、Ｒ１Ｎ、Ｒ２ＮおよびコンデンサＣ１Ｐ、Ｃ２Ｐ、Ｃ１Ｎ、Ｃ２Ｎを２本の位相差信号線７Ｐ、７Ｎのそれぞれに対称に配設させている。ここで、部品公差が±０％の理想的なコンデンサＣ１Ｐ、Ｃ１Ｎを用いてループフィルタ４を形成した場合、ロックアップタイム特性は設計中心Ａと重なることになるが、実際にはその部品公差は±５％程度と考えられるため、ロックアップタイム特性が進んだり、遅れたりする。例えば、図２に示すように、部品公差の影響により、ポンプ容量正側端子Ｃｐ＋側に配設された容量調整部を有するコンデンサＣ１Ｐが５％容量分だけ増加して形成され、ポンプ容量負側端子Ｃｐ−側に配設された容量調整部を有するコンデンサＣ１Ｎが５％容量分だけ減少して形成されたとすると、図３に示すように、進んだロックアップタイム特性Ｂが得られる。反対に、図２に示すように、部品公差の影響により、ポンプ容量正側端子Ｃｐ＋側に配設された容量調整部を有するコンデンサＣ１Ｐが５％容量分だけ減少して形成され、ポンプ容量負側端子Ｃｐ−側に配設された容量調整部を有するコンデンサＣ１Ｎが５％容量分だけ増量して形成されたとすると、図３に示すように、遅れたロックアップタイム特性Ｃが得られる。
【００２９】
一見すると、進んだロックアップタイム特性ＢのロックアップタイムＴＢは、設計中心ＡのロックアップタイムＴ０や遅れたロックアップタイム特性ＣのロックアップタイムＴＣと比較して早くなることから、優れたロックアップタイム特性を示しているようにも思われる。しかし、実際には、進んだロックアップタイム特性Ｂであったとしても、遅れたロックアップタイム特性Ｃであったとしても、設計中心Ａからずれているので、スプリアスの発生原因となる。
【００３０】
本実施形態においては、部品公差の影響により実際に得られるロックアップタイム特性が設計中心Ａからずれた特性になったとしても、容量調整部を有するコンデンサＣ１Ｐ、Ｃ１Ｎの容量を調整することにより、ＰＬＬ回路１の製造後に２本の位相差信号線７Ｐ、７Ｎに対してループフィルタ４の特性を対称にすることができる。容量調整部を有するコンデンサＣ１Ｐ、Ｃ１Ｎの容量調整により、部品公差が±０％の場合と同様になれば、実際に得られるロックアップタイム特性を設計中心Ａに重ねることができるので、スプリアスが発生することを防止することができる。
【００３１】
また、この容量調整部を有するコンデンサＣ１Ｐ、Ｃ１Ｎは、位相差信号線７Ｐ、７Ｎとグランド線７Ｇとを接続しているので、位相差信号線７Ｐ、７Ｎとグランド線７Ｇとを接続している容量調整部を有するコンデンサＣ１Ｐ、Ｃ１Ｎの電圧が高くなり、その容量も電圧に比例して大きくなる。そのため、この容量調整部を有するコンデンサＣ１Ｐ、Ｃ１Ｎの容量を調整することにより、その調整幅が広くなるので、ループフィルタ４の特性を２本の位相差信号線７Ｐ、７Ｎに対して容易に対称にすることができる。
【００３２】
さらに、容量調整部を有するコンデンサＣ１Ｐ、Ｃ１Ｎは、その電極をトリミングすることにより形成された半固定コンデンサであるので、トリミング後に容量調整部を有するコンデンサＣ１Ｐ、Ｃ１Ｎの容量を固定することができる。そのため、容量調整部を有するコンデンサＣ１Ｐ、Ｃ１Ｎの容量が事後的に誤って変更されることを防止することができるので、ループフィルタ４の特性を安定させることができる。また、トリミングされた容量調整部を有するコンデンサＣ１Ｐ、Ｃ１Ｎは、トリマーコンデンサなどの可変コンデンサよりも低廉にすることができるので、ＰＬＬ回路１のコストアップを抑えることができる。
【００３３】
すなわち、本実施形態のＰＬＬ回路１によれば、２本の位相差信号線７Ｐ、７Ｎに接続されたループフィルタ４の特性を各位相差信号線７Ｐ、７Ｎに対称にすることができるので、ループフィルタ４の部品公差に影響されることなく、ＰＬＬ回路１のロックアップタイム特性を設計中心Ａに合わせることができ、スプリアスなどの位相ノイズの発生を防止することができるという効果を奏する。
【００３４】
なお、本発明は、前述した実施形態などに限定されるものではなく、必要に応じて種々の変更が可能である。
【図面の簡単な説明】
【００３５】
【図１】本実施形態のＰＬＬ回路を示すブロック図
【図２】本実施形態のＰＬＬ回路におけるループフィルタおよびその周辺を示すブロック図
【図３】設計段階の所望するロックアップタイム特性（設計中心）と実際に得られる劣化したロックアップタイム特性とを比較したグラフ
【図４】従来のＰＬＬ回路を示すブロック図
【図５】従来のＰＬＬ回路におけるループフィルタおよびその周辺を示すブロック図
【符号の説明】
【００３６】
１  ＰＬＬ回路
２  入力信号処理回路
３  位相比較器
４  ループフィルタ
５  電圧制御発振器
６  平滑回路
７Ｐ、７Ｎ  位相差信号線
８  比較信号線
９  チャージポンプ
１０  オペアンプ
【図１】
2007336284.tif 000003
【図２】
2007336284.tif 000004
【図３】
2007336284.tif 000005
【図４】
2007336284.tif 000006
【図５】
2007336284.tif 000007