(57)【要約】【課題】アレイ化した際に、書き込み動作時において非アクセスのメモリセルの書き込み用電極に発生する微小電圧によって、非アクセスのメモリセルの分極量が減少するというディスターブの発生を回避する。【解決手段】半導体記憶装置は、トランジスタである第１の素子と界面伝導素子である第２の素子とを備えている。第１の素子は、ゲート電極（３）と、第１のソース電極（５ｂ）及び第１のドレイン電極（５ａ）とを有する。第２の素子は、第１の絶縁膜（６）の上に形成された第１の電極（８）及び第２の電極（１５）と、強誘電体膜（１０）及び第２の絶縁膜（１４）とを有し、第２のソース電極（１３ｂ）及び第２のドレイン電極（１３ａ）とを有する。そして、第１のソース電極（５ｂ）は第２のソース電極（１３ｂ）と電気的に接続され、第１のドレイン電極（５ａ）は第２のドレイン電極（１３ａ）と電気的に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート電極と、
互いに間隔を置いて配置され、前記ゲート電極によって制御されるチャネルと電気的に接続する第１のソース電極及び第１のドレイン電極とを有する第１の素子と、
前記第１の素子を覆うように配置された第１の絶縁膜上に形成された第１の電極及び第２の電極と、
前記第１の電極と前記第２の電極との間に形成された強誘電体膜及び第２の絶縁膜よりなる積層構造と、
前記強誘電体膜と前記第２の絶縁膜との界面に電流を印加可能な位置に形成された第２のソース電極及び第２のドレイン電極とを有する第２の素子とを備えており、
前記第１のソース電極は、前記第２のソース電極と電気的に接続されており、
前記第１のドレイン電極は、前記第２のドレイン電極と電気的に接続されていることを特徴とする半導体記憶装置。
【請求項２】
前記第１の素子は、前記第２の素子の下方領域に配置されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の素子及び前記第２の素子よりなるメモリセルがビット線方向及びワード線方向に行列状に配置されてなるメモリセルアレイを有し、
前記メモリセルアレイにおけるビット線方向の各メモリセル群において、一のメモリセルと、前記一のメモリセルにビット線方向で隣り合うメモリセルとは、前記第１のソース電極又は前記第１のドレイン電極を共有していることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１の素子及び前記第２の素子よりなるメモリセルがビット線方向及びワード線方向に行列状に配置されてなるメモリセルアレイを有し、
前記メモリセルアレイにおけるビット線方向の各メモリセル群において、一のメモリセルと、前記一のメモリセルにビット線方向で隣り合うメモリセルとは、前記第２のソース電極又は前記第２のドレイン電極を共有していることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
半導体基板上に複数のメモリセルがビット線方向及びワード線方向に行列状に配置されてなるメモリセルアレイを有する半導体記憶装置の駆動方法であって、
前記メモリセルは、
前記半導体基板上に形成されたゲート電極と、互いに間隔を置いて配置され、前記ゲート電極によって制御されるチャネルと電気的に接続する第１のソース電極及び第１のドレイン電極とを有する第１の素子と、
前記半導体基板上に、前記第１の素子を覆うように配置された第１の絶縁膜上に形成された第１の電極及び第２の電極と、前記第１の電極と前記第２の電極との間に形成された強誘電体膜及び第２の絶縁膜よりなる積層構造と、前記強誘電体膜と前記第２の絶縁膜との界面に電流を印加可能な位置に形成され、前記第１のソース電極と電気的に接続する第２のソース電極と、前記第１のドレイン電極と電気的に接続する第２のドレイン電極とを有する第２の素子とによって構成され、
前記メモリセルアレイにおけるビット線方向の各メモリセル群において、一のメモリセルと、前記一のメモリセルに前記ビット線方向で隣り合うメモリセルとは、前記第１のソース電極又は前記第１のドレイン電極を共有し、且つ、前記第２のソース電極又は前記第２のドレイン電極を共有しており、
前記複数のメモリセルのうちデータの書き込み又は読み出しの動作対象として選択するメモリセルにおける前記ゲート電極と接地する工程（ａ）と、
前記複数のメモリセルのうち前記動作対象として選択しないメモリセルにおける前記ゲート電極に対して電圧を印加する工程（ｂ）とを備えることを特徴とする半導体記憶装置の駆動方法。
【請求項６】
前記メモリセルには、
前記ビット線方向の各メモリセル群における前記第１のドレイン電極及び前記第２のドレイン電極と接続するビット線がさらに設けられており、
前記第２の電極は、前記ワード線方向の各メモリセル群における各前記第２のソース電極同士と接続するソース線であって、
前記工程（ａ）及び前記工程（ｂ）よりも後に、
前記ビット線に書き込みデータに対応する電圧を印加する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記ソース線にパルス電圧を印加する工程（ｄ）とを備えることを特徴とする請求項５に記載の半導体記憶装置の駆動方法。
【請求項７】
前記メモリセルには、
前記ビット線方向の各メモリセル群における前記第１のドレイン電極及び前記第２のドレイン電極と接続するビット線がさらに設けられており、
前記第２の電極は、前記ワード線方向の各メモリセル群における各前記第２のソース電極同士と接続するソース線であって、
前記工程（ａ）及び前記工程（ｂ）よりも後に、
前記ソース線にパルス電圧を印加する工程と（ｅ）と、
前記工程（ｅ）よりも後に、前記ビット線に出現する電圧を検出する工程（ｆ）とを備えることを特徴とする請求項５に記載の半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体膜を用いた半導体記憶装置に関し、特に、絶縁膜と強誘電体膜との界面における抵抗変化を利用した不揮発性メモリ素子に関する。
【背景技術】
【０００２】
従来、強誘電体を用いたメモリ素子としては、電極によって強誘電体膜が挟まれた強誘電体容量を用い、該強誘電体容量が複数配置されてなる強誘電体メモリが知られている。当該強誘電体メモリを用いてデータを書き込む場合には、強誘電体容量の電極に電圧を印加して強誘電体膜の分極方向を設定する。電圧を与える電極を変えることで、分極方向が異なるように書き込みを行うことができる。一方、データを読み出す場合には、強誘電体容量を負荷容量と直列接続し、該直列接続された容量へ電圧を印加することで、電圧が容量分配される。分極方向が異なれば容量の中間接点に出現する電圧が異なるので、その差を読み取る。但し、データを読み出す場合には分極が反転し、読み出し動作を繰り返し行うと分極量が減ってしまうので、読み出し動作後に同一のデータを再書き込みする必要がある。このため、複数回の読み出し動作が繰り返されると、強誘電性が劣化してしまうので、強誘電体を用いたメモリ素子はメモリ動作が機能しなくなる恐れがある。
【０００３】
そこで、強誘電体を反転させずに読み出し動作が可能なメモリ素子として、電極によって強誘電体膜及び絶縁膜を挟み、強誘電体膜と絶縁膜との界面を流れる電流を検知する界面伝導素子が知られている。電極間に電圧を印加してデータを書き込んだ後、データを読み出す場合には、強誘電体膜の分極方向によって強誘電体膜と絶縁膜との界面を流れる電流量が異なるので、その電流の違いを読み取る。このとき、強誘電体膜と絶縁膜との界面の抵抗値が分極によって異なることを読み取っているため、強誘電体の分極を反転させないので、非破壊読み出し動作が可能である（以上、例えば特許文献１及び非特許文献１参照）。
【特許文献１】特開２００３―３３２５３８号
【非特許文献１】"A proposal of new ferroelectric gate field effect transistor memory based on ferroelectric-insulator interface conduction", Proc. Intl. Conf. on Solid State Dev. and Mat. Tokyo, 32-33 (2003).
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記従来の界面伝導素子をアレイ化した場合には、以下に示す問題が発生することが見い出された。
【０００５】
図８は、従来の界面伝導素子をアレイ化した場合の回路構成図を示している。
【０００６】
図８では、界面伝導素子である例えば第１〜第６の素子１０１〜１０６がアレイ状に配置されており、第１〜第３の素子１０１〜１０３のソース電極に接続するソース線ＳＬ0 及びドレイン電極に接続するビット線ＢＬ0 が配置され、同様に、第４〜第６の素子１０４〜１０６のソース電極に接続するソース線ＳＬ1 及びドレイン電極に接続するビット線ＢＬ1 が配置されている。また、第１及び第４の素子１０１及び１０４の強誘電体容量の一方の電極に接続するワード線ＷＬ0 が配置され、同様に、第２及び第５の素子１０２及び１０５の強誘電体容量の一方の電極に接続するワード線ＷＬ1 、並びに、第３及び第６の素子１０３及び１０６の強誘電体容量の一方の電極に接続するワード線ＷＬ2 が配置されている。また、第１〜第３の素子の強誘電体容量の他方の電極に接続するプレート線ＰＬ0 及び第４〜第６の素子の強誘電体容量の他方の電極に接続するプレート線ＰＬ1 が配置されている。
【０００７】
前述したように、当該界面伝導素子を用いたメモリ素子では、強誘電体膜と絶縁膜との界面に流れる電流を検知し、分極の方向によって界面に流れる電流の大きさが異なることを利用して、分極の方向の違いを情報として読み出す。しかしながら、例えば第１の素子１０１を読み出す場合には、第２の素子１０２及び第３の素子１０３に対しても、ソース線ＳＬ0 とビット線ＢＬ0 間の電流が流れる。このため、複数の素子をビット線に接続すると情報を一意に検出することができないという問題がある。また、書き込み時において、書き込み対象として選択していない素子の分極状態が破壊され、読み出す際に読み出し誤りを発生してしまうという問題がある。これは、例えば第１の素子１０１へ書き込みを行う場合、ワード線ＷＬ0 及びソース線ＳＬ0 へ電圧パルスを印加することになるが、例えば、書き込み対象ではない第４の素子１０４に接続するソース線ＳＬ1 はハイインピーダンス状態に設定することで、第４の素子１０４内の強誘電体容量への電圧印加を防止することができる。しかし、現実には、ソース線ＳＬ1 は例えば基板と容量結合し、微小な電圧がソース線ＳＬ1 に発生してしまう。その結果、第１の素子１０１への書き込み時に、書き込み対象ではない第４の素子１０４に対して微少な電圧が印加され、第４の素子１０４における強誘電体の分極が減少してしまうというディスターブの問題が発生する。
【０００８】
前記に鑑み、本発明の目的は、読み出しを一意に決定することが可能であって、また、上記ディスターブの問題の発生を防止可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、本発明の一側面に係る半導体記憶装置は、半導体基板上に形成されたゲート電極と、互いに間隔を置いて配置され、ゲート電極によって制御されるチャネルと電気的に接続する第１のソース電極及び第１のドレイン電極とを有する第１の素子と、第１の素子を覆うように配置された第１の絶縁膜上に形成された第１の電極及び第２の電極と、第１の電極と第２の電極との間に形成された強誘電体膜及び第２の絶縁膜よりなる積層構造と、強誘電体膜と第２の絶縁膜との界面に電流を印加可能な位置に形成された第２のソース電極及び第２のドレイン電極とを有する第２の素子とを備えており、第１のソース電極は、第２のソース電極と電気的に接続されており、第１のドレイン電極は、第２のドレイン電極と電気的に接続されている。
【００１０】
本発明の一側面に係る半導体記憶装置によると、情報の書き込み及び読み出し動作を可能にする、例えばトランジスタの構成を有する第１の素子と例えば界面伝導素子の構成を有する第２の素子よりなるメモリセルを提供し、当該メモリセルをアレイ化した場合には、読み出しを一意に決定することが可能であって、また、ディスターブの問題の発生を防止可能な構成を有する半導体記憶装置が実現される。
【００１１】
本発明の一側面に係る半導体記憶装置において、第１の素子は、第２の素子の下方領域に配置されていることが好ましい。
【００１２】
この場合、平面的配置において、第１の素子の形成領域が第２の素子の形成領域と重なるように、第１の素子と第２の素子とが配置されているので、第１の素子及び第２の素子よりなるメモリセルのセル面積を縮小することができる。
【００１３】
本発明の一側面に係る半導体記憶装置において、第１の素子及び第２の素子よりなるメモリセルが行列状に配置されてなるメモリセルアレイを有し、メモリセルアレイにおけるビット線方向の各メモリセル群において、一のメモリセルと、一のメモリセルにビット線方向で隣り合うメモリセルとは、第１のソース電極又は第１のドレイン電極を共有している。
【００１４】
このようにすると、メモリセルをアレイ化した場合に、非アクセスのメモリセルの分極量が減少するというディスターブの発生を回避することが可能な構成を有する半導体記憶装置を実現することができる。さらに、メモリセルをアレイ化した場合に、メモリセルのセル面積の一部は互いに隣り合うメモリセル同士によって共有されるので、アレイ状に配置された複数のメモリセル全体としてセル面積を縮小することができる。
【００１５】
本発明の一側面に係る半導体記憶装置において、第１の素子及び第２の素子よりなるメモリセルがビット線方向及びワード線方向に行列状に配置されてなるメモリセルアレイを有し、メモリセルアレイにおけるビット線方向の各メモリセル群において、一のメモリセルと、一のメモリセルにビット線方向で隣り合うメモリセルとは、第２のソース電極又は第２のドレイン電極を共有している。
【００１６】
このようにすると、メモリセルをアレイ化した場合に、非アクセスのメモリセルの分極量が減少するというディスターブの発生を回避することが可能な構成を有する半導体記憶装置を実現することができる。さらに、メモリセルをアレイ化した場合に、メモリセルのセル面積の一部は互いに隣り合うメモリセル同士によって共有されるので、アレイ状に配置された複数のメモリセル全体としてセル面積を縮小することができる。
【００１７】
本発明の一側面に係る半導体記憶装置の駆動方法は、半導体基板上に複数のメモリセルがビット線方向及びワード線方向に行列状に配置されてなるメモリセルアレイを有する半導体記憶装置の駆動方法であって、メモリセルは、半導体基板上に形成されたゲート電極と、互いに間隔を置いて配置され、ゲート電極によって制御されるチャネルと電気的に接続する第１のソース電極及び第１のドレイン電極とを有する第１の素子と、半導体基板上に、第１の素子を覆うように配置された第１の絶縁膜上に形成された第１の電極及び第２の電極と、第１の電極と第２の電極との間に形成された強誘電体膜及び第２の絶縁膜よりなる積層構造と、強誘電体膜と第２の絶縁膜との界面に電流を印加可能な位置に形成され、第１のソース電極と電気的に接続する第２のソース電極と、第１のドレイン電極と電気的に接続する第２のドレイン電極とを有する第２の素子とによって構成され、メモリセルアレイにおけるビット線方向の各メモリセル群において、一のメモリセルと、一のメモリセルにビット線方向で隣り合うメモリセルとは、第１のソース電極又は第１のドレイン電極を共有し、且つ、第２のソース電極又は第２のドレイン電極を共有しており、以下の工程を備えている。すなわち、複数のメモリセルのうちデータの書き込み又は読み出しの動作対象として選択するメモリセルにおけるゲート電極と接地する工程（ａ）と、複数のメモリセルのうち動作対象として選択しないメモリセルにおけるゲート電極に対して電圧を印加する工程（ｂ）とを備えている。
【００１８】
本発明の一側面に係る半導体記憶装置の駆動方法によると、書き込み又は読み出しの動作対象として選択されないメモリセルの第２の素子である例えばトランジスタのゲート電極に対して電圧を印加すると共に、動作対象として選択するメモリセルの第２の素子である例えばトランジスタのゲート電極を接地することにより、データを書き込む際には、書き込み対象として選択しないメモリセルの第１の素子内の強誘電体容量に微小な電圧が印加されることなく、書き込み対象として選択するメモリセルの第１の素子内の強誘電体容量のみに所望の電圧を印加することが可能になり、データを読み出す際には、情報の読み出しを一意に行うことが可能になる。
【００１９】
本発明の一側面に係る半導体記憶装置の駆動方法において、メモリセルには、ビット線方向の各メモリセル群における第１のドレイン電極及び第２のドレイン電極と接続するビット線がさらに設けられており、第２の電極は、ワード線方向の各メモリセル群における各第２のソース電極同士と接続するソース線であって、データの書き込み動作の場合には、工程（ａ）及び工程（ｂ）よりも後に、ビット線に書き込みデータに対応する電圧を印加する工程（ｃ）と、工程（ｃ）よりも後に、ソース線にパルス電圧を印加する工程（ｄ）とを備えることが好ましい。
【００２０】
本発明の一側面に係る半導体記憶装置の駆動方法において、メモリセルには、ビット線方向の各メモリセル群における第１のドレイン電極及び第２のドレイン電極と接続するビット線がさらに設けられており、第２の電極は、ワード線方向の各メモリセル群における各第２のソース電極同士と接続するソース線であって、データの読み出し動作の場合には、工程（ａ）及び工程（ｂ）よりも後に、ソース線にパルス電圧を印加する工程と（ｅ）と、工程（ｅ）よりも後に、ビット線に出現する電圧を検出する工程（ｆ）とを備えることが好ましい。
【発明の効果】
【００２１】
本発明によると、情報の書き込み及び読み出し動作を可能にする、トランジスタ及び界面伝導素子よりなるメモリセルを提供し、当該メモリセルをアレイ化した場合には、読み出しを一意に決定することが可能であって、また、ディスターブの問題の発生を防止可能な半導体記憶装置が実現される。
【発明を実施するための最良の形態】
【００２２】
（第１の実施形態）
次に、本発明の第１の実施形態に係る半導体記憶装置について説明する。
【００２３】
図１は、本発明の第１の実施形態に係る半導体記憶装置の構造を示す断面図である。
【００２４】
図１に示す半導体記憶装置は、強誘電体膜と絶縁膜との界面の抵抗変化を検知することによって情報の書き込み及び読み出しを可能とする界面伝導素子と、当該界面伝導素子を駆動するトランジスタとを有している。具体的には以下の構成を有している。
【００２５】
図１に示すように、例えばシリコンよりなる半導体基板１の上には、例えばシリコン酸化膜よりなるゲート絶縁膜２が形成されており、該ゲート絶縁膜２の上には、例えばポリシリコンよりなるトランジスタのゲート電極３が下から順に形成されている。ゲート絶縁膜２及びゲート電極３の側面には、例えばシリコン窒化膜よりなるサイドウォール４が形成されている。半導体基板１におけるサイドウォール４の側方下には、トランジスタのソース電極５ａ及びドレイン電極５ｂとして機能する不純物拡散層５が形成されている。
【００２６】
また、半導体基板１の上には、トランジスタを覆うように、例えばシリコン酸化膜、シリコン窒化膜、又はシリコン窒化酸化膜などよりなる第１の絶縁膜６が形成されている。第１の絶縁膜６には、該第１の絶縁膜６を貫通すると共に下端がドレイン電極５ａと接続する例えばタングステンよりなる第１のプラグ７が形成されている。第１の絶縁膜６の上には、例えばシリコン酸化膜、シリコン窒化膜、又はシリコン窒化酸化膜などよりなる第２の絶縁膜９が形成されている。第２の絶縁膜９には、第１のプラグ７を介してドレイン電極５ａと接続する界面伝導素子の第１の書き込み電極８が形成されている。
【００２７】
また、第２の絶縁膜９及び第１の書き込み電極８の上には、強誘電体膜１０が形成されている。強誘電体膜１０、第２の絶縁膜９、及び第１の絶縁膜６には、該強誘電体膜１０、第２の絶縁膜９、及び第１の絶縁膜６を貫通し、下端がトランジスタのソース電極５ｂと接続する例えばタングステンよりなる第２のプラグ１１が形成されている。さらに、強誘電体膜１０には、該強誘電体膜１０を貫通し、下端が界面伝導素子の第１の書き込み電極８に接続する例えばタングステンよりなる第３のプラグ１２が形成されている。
【００２８】
また、強誘電体膜１０の上には、例えばシリコン酸化膜、シリコン窒化膜、又はシリコン窒化酸化膜などよりなる第３の絶縁膜１４及び第４の絶縁膜１６が形成されており、第３の絶縁膜１４の上には、界面伝導素子の第２の書き込み電極１５が形成されている。第３の絶縁膜１４及び第４の絶縁膜１６には、第３のプラグ１２と接続する界面伝導素子のドレイン電極１３ａが形成されていると共に、第２のプラグ１１と接続する界面伝導素子のソース電極１３ｂが形成されている。
【００２９】
ここで、上記構成よりなるトランジスタは、図１に示すように、ソース電極１３ｂ及びドレイン電極１３ａによって挟まれた強誘電体膜１０及び第３の絶縁膜１４と、第１の書き込み電極８及び第２の書き込み電極１５とを有する界面伝導素子の下方領域に形成されることが好ましい。このようにすると、界面伝導素子とトランジスタよりなるメモリセルの面積を縮小することができる。また、後述する第２の実施形態に示すように、該メモリセルをアレイ化した際には、隣り合うメモリセルとメモリセル面積の一部を共有する構成とすることができ、半導体記憶装置の微細化を実現することができる。
【００３０】
ここで、強誘電体膜１０としては、例えば、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）、ＳＢＴＮ（ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9 ）、ＢＬＴ（（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12 ）、ＢｉＦｅＯ3 、ＰｂＴｉＯ3 、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 ）、ＢａＴｉＯ3 、ＬｉＮｂＯ3 、又はＳｒＴｉＯ3 などの分極を有する強誘電体材料を用いるとよい。
【００３１】
また、トランジスタの第１の書き込み電極８、第２の書き込み電極１５ｂ、ドレイン電極１３ａ、及びソース電極１３ｂとしては、白金、金、銀、銅、又はアルミニウム等の金属材料を用いるとよい。
【００３２】
次に、以上の構成を有する半導体記憶装置において、界面伝導素子とトランジスタとからなるメモリセルの動作について説明する。
【００３３】
＜書き込み動作＞
まず最初に、トランジスタのソース電極５ｂに対して、書き込みデータに対応する電圧Ｖｄ（例えば高電圧又は低電圧）を印加する。このとき、トランジスタのゲート電極３に対しては例えば低電圧を印加している。この電圧状態で、界面伝導素子の第２の書き込み電極１５に対してパルス電圧を印加する。このとき、界面伝導素子の第２の書き込み電極１５と第１の書き込み電極８との間に電圧が印加され、第１及び第２の書き込み電極１５及び８によって挟み込まれた強誘電体膜１０の分極は、トランジスタのドレイン電極５ａへ入力されたデータに対応する電圧（高電圧又は低電圧）によってその分極方向が決定される。なお、印加する電圧は、強誘電体が分極反転するのに十分な電圧を印加する。
【００３４】
このように、第３の絶縁膜１４と強誘電体膜１０との界面上の領域で分極反転を生じさせて、情報の書き込みを行う。
【００３５】
＜読み出し動作＞
まず最初に、トランジスタのドレイン電極５ａを接地する。このとき、トランジスタのゲート電極３に対しては接地電圧を印加する。次に、トランジスタのドレイン電極５ａに対して電圧を印加する。次に、トランジスタのソース電極５ｂに対して電圧を印加する。このとき、界面伝導素子のドレイン電極１３ａとソース電極１３ｂとの間に流れる電流が、トランジスタのドレイン電極５ａとソース電極５ｂとの間に流れるので、その電流を例えば電流計（図示せず）を用いて検出することによって情報の読み出しを行うことができる。このとき、印加する電圧は強誘電体が反転しない大きさの電圧であるため、読み出し後も再び書き込みを行う必要がない。
【００３６】
以上のように、本発明の第１の実施形態に係る半導体記憶装置では、ドレイン電極１３ａ及びソース電極１３ｂと第１の書き込み電極８及び第２の書き込み電極１５によって挟まれた強誘電体膜１０と第３の絶縁膜１４とを有する界面伝導素子と、トランジスタとを用いることにより、強誘電体膜１０と第３の絶縁膜１４との界面抵抗の変化を利用して、情報の書き込み及び読み出しを行う。
【００３７】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体記憶装置について説明する。
【００３８】
図２は本発明の第２の実施形態に係る半導体記憶装置の構成を示す回路図である。
【００３９】
図２に示す半導体記憶装置は、書き込みデータ及び読み出しデータに対応した電圧をビット線ＢＬ1 及びＢＬ2 にそれぞれ入出力を行う入出力バッファ回路Ｉ／Ｏ1 及びＩ／Ｏ2 と、アレイ状に配置され、強誘電体容量及び界面抵抗素子を含む界面伝導素子とワード線ＷＬ0 〜ＷＬ3 に制御されるトランジスタとからなるメモリセルａ1 〜ｄ1 及びａ2 〜ｄ2 と、入出力バッファ回路Ｉ／Ｏ1 及びＩ／Ｏ2 に接続すると共にメモリセルａ1 〜ｄ1 及びメモリセルａ2 〜ｄ2 内のトランジスタのドレイン電極と接続するビット線ＢＬ1 及びＢＬ2 と、ワード線方向（ＷＬ0 〜ＷＬ3 ）に隣り合うメモリセル（ａ1 とａ2 、ｂ1 とｂ2 、ｃ1 とｃ2 、ｄ1 とｄ2 ）のそれぞれの界面伝導素子のソース電極と接続するソース線ＳＬ0 〜ＳＬ3 と、ゲート線ＧＷＬで制御され、メモリセルａ1 内の界面伝導素子及びメモリセルａ2 内の界面伝導素子とビット線ＢＬ1 及びＢＬ2 との接続状態を制御する第１のスイッチＳ1 及びＳ2 と、ゲート電極によって制御され、ビット線ＢＬ1 及びＢＬ2 とセンスアンプＳＡ1 及びＳＡ2 との接続状態を制御する第２のスイッチＳＳ1 及びＳＳ2 と、第２のスイッチＳＳ1 及びＳＳ2 を構成するトランジスタの一方の電極と接続するセンスアンプＳＡ1 及びＳＡ2 と、センスアンプＳＡ1 及びＳＡ2 と接続する参照電圧生成回路ＲＥＦ1 及びＲＥＦ2 と、一端が接地される一方で他端が第２のスイッチＳＳ1 及びＳＳ2 を構成するトランジスタの一方の電極と接続する抵抗素子Ｒ1 及びＲ2 とを備えている。
【００４０】
メモリセルａ1 〜ｄ1 はビット線ＢＬ1 及びＢＬ2 方向に隣り合うメモリセルと接続されており、具体的には、メモリセル内のトランジスタのソース電極と隣り合うメモリセル内のトランジスタのドレイン電極とが電気的に接続されている。例えば、メモリセルａ1 内のトランジスタのソース電極とメモリセルｂ1 内のトランジスタのドレイン電極とが接続されている。また、メモリセルａ2 〜ｄ2 についても同様の構成である。
【００４１】
なお、以上では、４つのメモリセルａ1 〜ｄ1 、及び４つのメモリセルａ2 〜ｄ2 が２列に直列接続されている場合を例として説明したが、１列に含まれるメモリセルの個数及び列の個数は任意に設計することができる。
【００４２】
図３は、図２における第１のスイッチＳ1 及びＳ2 、メモリセルａ1 〜ｄ1 、メモリセルａ2 〜ｄ2 、ビット線ＢＬ1 及びＢＬ2 、並びにソース線ＳＬ0 〜ＳＬ3 を含む回路構成に対応するレイアウト図である。なお、図３では、後述で詳説する図４〜図６における構成要素に対応する部分には、図４〜図６に付した符号と同一の符号を示している。
【００４３】
図３に示すように、ゲート線ＧＷＬ（２３ａ）とビット線ＢＬ1（３７）とが平面的に交差する領域を中心に第１のスイッチＳ1 が形成されており、ゲート線ＧＷＬ（２３ａ）とビット線ＢＬ2 （３７’）とが平面的に交差する領域を中心に第１のスイッチＳ2 が形成されている。また、ソース線ＳＬ0 〜ＳＬ3 （第２の書き込み電極３４b 〜３４d ）とビット線ＢＬ1 （３７）とがそれぞれ平面的に交差する領域を中心にメモリセルａ1 〜ｄ1 内の４つのトランジスタがそれぞれ形成されており、ソース線ＳＬ0 〜ＳＬ3 （第２の書き込み電極３４b 〜３４d ）とビット線ＢＬ2 （３９’）とがそれぞれ平面的に交差する領域を中心にメモリセルａ2 〜ｄ2 内の４つのトランジスタがそれぞれ形成されている。また、図示するように、メモリセルａ1 〜ｄ4 内のトランジスタのプラグ（２７ａ〜２７ｄ、３１ａ〜３１ｄ）は隣り合うメモリセルと共有されている。
【００４４】
次に、本発明の第２の実施形態に係る半導体記憶装置の断面構造について説明する。
【００４５】
図４は、図３に示したIV-IV線に対応する断面図であり、図５は、図３に示したV-V線に対応する断面図であり、図６は、図３におけるVI-VI線に対応する断面図である。
【００４６】
図４では、図３に示した回路のうち、界面伝導素子及びトランジスタよりなるメモリセルａ1 〜ｄ1 とビット線ＢＬ1 と第１のスイッチＳ1 とを主として示している。なお、図４では示していないが、ビット線ＢＬ2 に沿う断面におけるメモリセルａ2 〜ｄ2 と第１のスイッチＳ2 の断面構造としては、以下の図４の断面構造と同様であって、図３のレイアウト図上において紙面に向かって上半分に対応する構成（図４に示した符号に「’」をつけた符号）が示されている。
【００４７】
図４に示すように、例えばシリコンよりなる半導体基板２０における例えばＳＴＩ（shallow trench isolation）よりなる分離絶縁膜２１によって区画された素子形成領域には、例えばシリコン酸化膜よりなるゲート絶縁膜２２ａ〜２２ｅ及び例えばポリシリコン膜よりなるゲート電極２３ａ〜２３ｅが下から順に形成されており、該ゲート絶縁膜２２ａ〜２２ｅ及びゲート電極２３ａ〜２３ｅの側面には、例えばシリコン窒化膜よりなるサイドウォール２４ａ〜２４ｅが形成されている。また、半導体基板２０におけるサイドウォール２４ａ〜２４ｅの側方下の領域には、ソース電極又はドレイン電極となる不純物拡散層２５ａ〜２５ｆが形成されている。このようにして、ゲート電極２３ａを含む第１のスイッチＳ1 となるトランジスタと、ゲート電極２３ｂ〜２３ｅを含む４つのトランジスタとが形成されている。
【００４８】
また、半導体基板２０上の全面には、上記の５つのトランジスタを覆うように、例えばシリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜よりなる膜厚が約２００ｎｍの第１の絶縁膜２６が形成されている。第１の絶縁膜２６には、該第１の絶縁膜２６を貫通し、下端が不純物拡散層２５ａ〜２５ｆに接続する例えばタングステンよりなる第１のプラグ２７ａ〜２７ｆが形成されている。第１の絶縁膜２６の上には、例えばシリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜よりなる膜厚が約１０ｎｍの第２の絶縁膜２９が形成されており、当該第２の絶縁膜２９には、第１のプラグ２７ａ〜ｄと接続するメモリセルａ1 〜ｄ1 内の界面伝導素子の第１の書き込み電極２８ａ〜２８ｄ（強誘電体容量の下部電極に相当する）が形成されていると共に、第１のプラグ２７ｅ及び２７ｆと接続する第１の金属部２８ｅ及び２８ｆが形成されている。
【００４９】
また、第２の絶縁膜２９の上には、強誘電体膜３０が形成されている。ここで、強誘電体膜３０としては、例えば、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）、ＳＢＴＮ（ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9 ）、ＢＬＴ（（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12 ）、ＢｉＦｅＯ3 、ＰｂＴｉＯ3 、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 ）、ＢａＴｉＯ3 、ＬｉＮｂＯ3 、又はＳｒＴｉＯ3 などの分極を有する強誘電体材料を用いるとよい。また、強誘電体膜３０には、該強誘電体膜３０を貫通し、下端が第１の電極２８ａ〜２８ｅと接続する例えばタングステンよりなる第２のプラグ３１ｂ〜３１ｅが形成されていると共に、下端が第１の金属部２８ｅ及び２８ｆと接続する例えばタングステンよりなる第２のプラグ３１ｅ及び３１ｆが形成されている。
【００５０】
また、強誘電体膜３０の上には、例えばシリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜よりなる膜厚が約１０ｎｍの第３の絶縁膜３３及び膜厚が約２００ｎｍの第４の絶縁膜３５が形成されている。第３の絶縁膜３３及び第４の絶縁膜３５には、下面が第２のプラグ３１ａ〜３１ｅに接続し、メモリセルａ1 〜ａ4 の界面伝導素子の電流を検出する電極３２ａ〜３２ｅが形成されていると共に、下面が第２のプラグ３１ｆに接続する第２の金属部３２ｆが形成されている。さらに、第４の絶縁膜３５には、第３の絶縁膜３３の上に、メモリセルａ1 〜ａ4 の界面伝導素子の第２の書き込み電極３４ａ〜３４ｄが形成されており、また、下端が第２の金属部３２ｆに接続する例えばタングステンよりなる第３のプラグ３６ｆが形成されている。また、第４の絶縁膜３５の上には、下面が第３のプラグ３６ｆと接続するビット線ＢＬ1 である金属配線３７が形成されており、該金属配線３７の上には、例えばシリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜よりなる膜厚が約２００ｎｍの第５の絶縁膜３８が形成されている。
【００５１】
次に、図５では、メモリセルｂ1 及びｂ2 ２個分と２つのビット線ＢＬ1 及びＢＬ2 とを主として示している。
【００５２】
図５に示すように、半導体基板２０の上には、ゲート絶縁膜２２ｃ、ゲート電極２３ｃ、及び第１の絶縁膜２６が形成されている。第１の絶縁膜２６の上には、第２の絶縁膜２９が形成されており、該第２の絶縁膜２９には、メモリセルｂ１内の界面伝導素子の第１の書き込み電極２８ｃ、及びメモリセルｂ２内の界面伝導素子の第１の書き込み電極２８ｃ’が形成されている。
【００５３】
また、第２の絶縁膜２９、第１の書き込み電極２８ｃ及び２８ｃ’の上には、強誘電体膜３０及び第３の絶縁膜３３が下から順に形成されている。第３の絶縁膜３３の上には、の上には、メモリセルｂ１及びｂ２内の界面伝導素子の第２の書き込み電極３４ｂ及び第４の絶縁膜３５が順に形成されている。第４の絶縁膜３５の上には、ビット線ＢＬ1 である金属配線３７及びビット線ＢＬ2 である金属配線３７’が形成されている。また、第４の絶縁膜３５の上には、金属配線３７及び３７’を覆うように第５の絶縁膜３８が形成されている。
【００５４】
次に、図６では、メモリセルｂ１及びｂ２とメモリセルｃ１及びｃ２とが共有化している領域を主として示している。
【００５５】
図６に示すように、半導体基板２０における素子分離絶縁膜２１によって囲まれた素子形成領域には、不純物拡散層２５ｃ及び２５ｃ’が形成されている。素子分離絶縁膜２１及び不純物拡散層２５ｃ及び２５ｃ’の上には、第１の絶縁膜２６が形成されており、該１の絶縁膜２６には、下端が不純物拡散層２５ｃ及び２５ｃ’に到達する第１のプラグ２７ｃ及び２７ｃ’が形成されている。第１の絶縁膜２６の上には、第２の絶縁膜２９が形成されており、該第２の絶縁膜２９には、下面が第１のプラグ２７ｃに接続するメモリセルｂ１内の界面伝導素子の第１の書き込み電極２８ｃ、並びに、下面が第１のプラグ２７ｃ’に接続するメモリセルｂ２内の界面伝導素子の第１の書き込み電極２８ｃ’が形成されている。
【００５６】
また、第２の絶縁膜２９、第１の書き込み電極２８ｃ及び２８ｃ’の上には、強誘電体膜３０が形成されており、該強誘電体膜３０を貫通し、下端が第１の書き込み電極２８ｃ及び２８ｃ’に接続する第２のプラグ３１ｃ及び３１ｃ’が形成されている。強誘電体膜３０の上には、第３の絶縁膜３３及び第４の絶縁膜３５が形成されており、該第３の絶縁膜３３及び第４の絶縁膜３５には、下面が第２のプラグ３１ｃに接続するメモリセルｂ１内の界面伝導素子の電極３２ｃが形成されていると共に、下面が第２のプラグ３１ｃ’に接続するメモリセルｃ２内の界面伝導素子の電極３２ｃ’が形成されている。また、第４の絶縁膜３５の上には、ビット線ＢＬ1 である金属配線３７及びビット線ＢＬ2 である金属配線３７’が形成されており、該金属配線３７及び３７’を覆うように第５の絶縁膜３８が形成されている。
【００５７】
以上の構造を有する本発明の第２の実施形態に係る半導体記憶装置の動作について、前述した図２並びに図７（ａ）及び（ｂ）を参照しながら以下に説明する。
【００５８】
図７（ａ）及び（ｂ）は、データを書き込む時の電圧印加手順の一例を説明するために用いる動作波形図であって、（ａ）はデータ書き込み時の電圧波形を示しており、（ｂ）はデータ読み出し時の電圧波形を示している。なお、図において、”Ｈ”は高電圧に相当する電圧を示すと共に、”Ｌ”は低電圧に相当する電圧を示している。また、図において、データの書き込み又は読みだし対象として選択されるメモリセルのワード線（ＷＬ）への印加電圧をＷＬ（選択）、データの書き込み又は読みだし対象として選択されないメモリセルのワード線（ＷＬ）への印加電圧をＷＬ（非選択）、メモリセルとビット線とを切り離すための第１のスイッチ（Ｓ）をＯＮする場合におけるゲート線（ＧＷＬ）への印加電圧をＧＷＬ（選択）、第１のスイッチ（Ｓ）をＯＦＦする場合におけるゲート線（ＧＷＬ）への印加電圧をＧＷＬ（非選択）、ビット線（ＢＬ）への印加電圧をＢＬ、ソース線（ＳＬ）への印加電圧をＳＬ、そして、センスアンプ（ＳＡ）との接続を行う第２のスイッチ（ＳＳ）への印加電圧をＳＳとして示している。
【００５９】
＜書き込み動作＞
まず最初に、全ての印加電圧を”Ｌ”にする。次に、選択するゲート線（ＧＷＬ）への印加電圧を”Ｈ”とすると共に、データの書き込み対象として選択されないメモリセルのワード線（ＷＬ）への印加電圧を”Ｈ”とする。このようにすると、データの書き込み対象として選択するメモリセルの強誘電体容量の上部電極がビット線（ＢＬ）に電気的に接続されると共に、下部電極がソース線（ＳＬ）に電気的に接続される。この状態で、ビット線（ＢＬ）に書き込みデータに対応する書き込み電圧として”Ｈ”又は”Ｌ”の印加電圧を与える。ここで、書き込み電圧が”Ｈ”の場合であれば、ソース線（ＳＬ）の”Ｌ”の電圧との間に電位差が生じて、データの書き込み対象として選択したメモリセルの強誘電体容量の電極間の分極が反転する。次に、ビット線（ＢＬ）に書き込み電圧を印加した状態で、ソース線（ＳＬ）にパルス電圧を印加する。このとき、書き込み電圧が”Ｌ”である場合には、データの書き込み対象として選択するメモリセルの強誘電体容量の電極間にソース線（ＳＬ）の”Ｈ”との間で電位差が生じて、データの書き込み対象として選択されたメモリセルの強誘電体容量の電極間の分極が反転する。また、このとき、データの書き込み対象として選択されないメモリセルにおけるトランジスタのゲート電極が”Ｈ”であるので、ワード線（ＷＬ）に与える電位がトランジスタの閾値電圧程度に昇圧されるなどの設計を行っておき、また、選択しないソース線（ＳＬ）はハイインピーダンスになるように電気的に切り離されているので、データの書き込み対象として選択されないメモリセルの強誘電体容量の電極間の電位は同電位となる。これにより、データの書き込み対象として選択されないメモリセルの強誘電体容量には電圧が印加されないので、分極を減少させずに書込みを行うことができる。次に、ビット線（ＢＬ）の電位を”Ｌ”に戻して、データの書き込み対象として選択されなかったメモリセルのワード線（ＷＬ）、及び選択したゲート線（ＧＷＬ）への印加電圧を共に”Ｌ”に戻して、書き込み動作を完了する。
【００６０】
＜読み出し動作＞
まず最初に、全ての印加電圧を”Ｌ”にする。次に、データの読み出し対象として選択されないメモリセルのワード線（ＷＬ）を”Ｈ”にすると共に、選択したゲート線（ＧＷＬ）を”Ｈ”にする。このようにすると、データの読み出し対象として選択されたメモリセル内における界面伝導素子の強誘電体容量の上部電極がビット線に電気的に接続されると共に、下部電極がソース線（ＳＬ）と電気的に接続される。この状態において、ソース線（ＳＬ）はハイインピーダンス状態にしておくことにより、読み出し時に分極反転が生じることを防止することができる。そして、センスアンプ（ＳＡ）との接続を行う第２のスイッチ（ＳＳ）への印加電圧を”Ｈ”とする。このとき、データの読み出し対象として選択されたメモリセル内における界面伝導素子の強誘電体容量の分極方向により、絶縁膜（第３の絶縁膜）と強誘電体容量との間の界面における抵抗値が異なり、該抵抗値と参照抵抗との直列抵抗が形成される。このため、データの読み出し対象として選択されたメモリセル内における界面伝導素子の界面抵抗の値が変化していると、ビット線（ＢＬ）に発生する電圧も変化することになる。この電圧をセンスアンプ（ＳＡ）によって差動増幅することにより、ビット線（ＢＬ）にデータの読み出し対象となるメモリセル内における強誘電体の分極状態によって電圧”Ｈ”又は”Ｌ”が発生する。このとき、データの読み出し対象となるメモリセル内における界面伝導素子の強誘電体容量の上下の電極は、データの書き込み時と同様に同電位になっているので、読み出しによる分極量の減少は発生しない。また、読み出しにより、データの読み出し対象となるメモリセル内における界面伝導素子の強誘電体容量の分極量が少し減少した場合であっても、センスアンプ（ＳＡ）による差動増幅後に”Ｌ”のデータの再書き込みが行われ、続いて、ソース線（ＳＬ）への印加電圧を”Ｌ”にすることにより、”Ｈ”のデータについても再書き込みを行うことができる。その後、センスアンプ（ＳＡ）との接続を行う第２のスイッチ（ＳＳ）、データの読み出し対象として選択しなかったメモリセルのワード線（ＷＬ）、及び選択していたゲート線（ＧＷＬ）への印加電圧を”Ｌ”にすることにより、読み出し動作を完了する。
【００６１】
以上のようにして、本発明の第２の実施形態に係る半導体記憶装置では、第１の実施形態における界面伝導素子及びトランジスタよりなるメモリセルをアレイ状に配置した場合に、情報の読み出しを一意に決定することができ、且つ、ディスターブが生じない半導体記憶装置を提供することができる。
【産業上の利用可能性】
【００６２】
本発明に係る半導体記憶装置は、高密度混載メモリにとって有用である。また、高密度スタンドアローンメモリの用途にも応用できる。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構造を示す断面図である。
【図２】本発明の第２の実施形態に係る半導体記憶装置の回路構成図である。
【図３】本発明の第２の実施形態に係る半導体記憶装置の構成を示すレイアウト図である。
【図４】本発明の第２の実施形態に係る半導体記憶装置におけるIV-IV線の断面図である。
【図５】本発明の第２の実施形態に係る半導体記憶装置におけるV-V線の断面図である。
【図６】本発明の第２の実施形態に係る半導体記憶装置におけるVI-VI線の断面図である。
【図７】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体記憶装置の動作を説明する動作波形図であり、（ａ）は書き込み時の動作波形を示しており、（ｂ）は読み出し時の動作波形を示している。
【図８】本発明の課題を説明するための半導体記憶装置の回路構成図である。
【符号の説明】
【００６４】
１、２０  半導体基板
２、２２ａ〜２２ｅ  ゲート絶縁膜
３、２３ａ〜２３ｅ  ゲート電極
４ａ、２４ａ〜２４ｅ  サイドウォール
５、２５ａ〜２５ｆ  不純物拡散層
５ａ  トランジスタのドレイン電極
５ｂ  トランジスタのソース電極
６、２６  第１の絶縁膜
７、２７ａ〜２７ｆ、２７ａ’〜２７ｆ’  第１のプラグ
８、２８ａ〜２８ｄ、２８ａ’〜２８ｄ’  界面伝導素子の第１の書き込み電極
２８ａ、２８ｆ、２８ａ’、２８ｆ’  第１の金属部
９、２９  第２の絶縁膜
１０、３０  強誘電体膜
１１、３１ａ〜３１ｆ、３１ａ’〜３２ｆ’  第２のプラグ
１２、３６ｆ  第３のプラグ
１３ａ  界面伝導素子のドレイン電極
１３ｂ  界面伝導素子のソース電極
１４  第３の絶縁膜
１５、３４ａ〜３４ｄ、３４ａ’〜３４ｄ’  界面伝導素子の第２の書き込み電極（ソース線）
１６、３８  第４の絶縁膜
３２ａ〜３２ｅ、３２ａ’〜３２ｅ’  界面伝導素子の電極
３１ｆ、３１ｆ’  第１の金属部
３２ｆ、３２ｆ’  第２の金属部
３６ｆ、３６ｆ’  第３のプラグ
３７、３７’  ビット線となる金属配線
ａ1 〜ｄ1 、ａ2 〜ｄ2   メモリセル
ＢＬ（ＢＬ1 、ＢＬ2 ）  ビット線
ＷＬ（ＷＬ0 〜ＷＬ3 ）  ワード線
ＳＬ（ＳＬ0 〜ＳＬ3 ）  ソース線
ＧＷＬ  ゲート線
Ｓ（Ｓ1 、Ｓ2 ）  第１のスイッチ
ＳＳ（ＳＳ1 、ＳＳ2 ）  第２のスイッチ
Ｒ（Ｒ1 、Ｒ2 ）  抵抗素子
ＳＡ（ＳＡ1 、ＳＡ2 ）  センスアンプ
ＲＥＦ（ＲＥＦ1 、ＲＥＦ2 ）  参照電圧生成回路
Ｉ／Ｏ（Ｉ／Ｏ1 、Ｉ／Ｏ2 ）  入出力バッファ回路
【図１】
2007235071.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007235071.tif 000009
【図８】
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