(57)【要約】【課題】ボイドによるコンタクトホール間のショート不良を防止する半導体装置及びその製造方法を提供すること。【解決手段】本発明の一形態の半導体装置は、半導体基板（１０１）上に形成された第１及び第２のＭＯＳＦＥＴと、前記第１のＭＯＳＦＥＴ上に形成された第１の応力膜（１１０）と、前記第２のＭＯＳＦＥＴ上に形成されるとともに、前記第１の応力膜の端部に積層され、前記第１の応力膜の側面との間にボイド（Ｖ）を有するように形成された第２の応力膜（１１２）と、前記第１の応力膜及び前記第２の応力膜上に形成される絶縁膜と、を備え、前記第１の応力膜と前記第２の応力膜との境界部に、前記第１の応力膜と前記第２の応力膜のどちらにも覆われていない領域（Ａ）を有し、前記領域及び前記ボイドの少なくとも一部に前記絶縁膜が埋め込まれている。【選択図】      図５
2007235046.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１及び第２のＭＯＳＦＥＴと、
前記第１のＭＯＳＦＥＴ上に形成された第１の応力膜と、
前記第２のＭＯＳＦＥＴ上に形成されるとともに、前記第１の応力膜の端部に積層され、前記第１の応力膜の側面との間にボイドを有するように形成された第２の応力膜と、
前記第１の応力膜及び前記第２の応力膜上に形成される絶縁膜と、を備え、
前記第１の応力膜と前記第２の応力膜との境界部に、前記第１の応力膜と前記第２の応力膜のどちらにも覆われていない領域を有し、前記領域及び前記ボイドの少なくとも一部に前記絶縁膜が埋め込まれたことを特徴とする半導体装置。
【請求項２】
前記領域は、隣り合う二つのコンタクトホールの間に少なくとも一箇所存在することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のチャネルＭＯＳＦＥＴはｎチャネルＭＯＳＦＥＴであり前記第１の応力膜は引張り応力を発生するとともに、前記第２のチャネルＭＯＳＦＥＴはｐチャネルＭＯＳＦＥＴであり前記第２の応力膜は圧縮応力を発生する請求項１または２に記載の半導体装置。
【請求項４】
前記第１のチャネルＭＯＳＦＥＴはｐチャネルＭＯＳＦＥＴであり前記第１の応力膜は圧縮応力を発生するとともに、前記第２のチャネルＭＯＳＦＥＴはｎチャネルＭＯＳＦＥＴであり前記第２の応力膜は引張り応力を発生する請求項１または２に記載の半導体装置。
【請求項５】
半導体基板上に第１及び第２のＭＯＳＦＥＴを形成し、
前記第１のＭＯＳＦＥＴ上に第１の応力膜を形成し、
前記第２のＭＯＳＦＥＴ上に、前記第１の応力膜の端部に積層され、前記第１の応力膜の側面との間にボイドを有するように第２の応力膜を形成し、
前記第１の応力膜と前記第２の応力膜との境界部に、前記第１の応力膜と前記第２の応力膜のどちらにも覆われていない領域を形成し、
前記第１の応力膜及び前記第２の応力膜上に絶縁膜を形成するとともに、前記領域及び前記ボイドの少なくとも一部に前記絶縁膜を埋め込むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図８〜図１３は、従来例に係る半導体装置の製造方法を示す断面図である。以下、図８〜図１３を基に従来の半導体装置の製造手順を説明する。
【０００３】
まず、図８に示すように、埋め込み素子分離層２０２が形成されたシリコン（Ｓｉ）基板２０１上にＰ型とＮ型それぞれの素子領域を形成するために、Ｓｉ基板２０１中に不純物注入を行い、１０００℃以上の熱処理工程を施すことによって、Ｓｉ基板２０１上面にＰ型、Ｎ型のウェル・チャネル（Ｗｅｌｌ・Ｃｈａｎｎｅｌ）領域を形成する。
【０００４】
次に、図９に示すように、Ｓｉ基板２０１上にゲート（Ｇａｔｅ）絶縁膜２０３を約１ｎｍの膜厚で形成し、このＧａｔｅ絶縁膜２０３上に多結晶シリコン膜２０４をＬＰＣＶＤ法により１５０ｎｍの膜厚で形成する。多結晶シリコン膜２０４上に第一のレジストを塗布し、リソグラフィ法より第一のレジストをパターンニングする。この第一のレジストをマスクに多結晶シリコン膜２０４をＲＩＥ法により加工分離し、第一のレジストを剥離してＧａｔｅ電極配線を形成する。また、Ｓｉ基板２０１上のＧａｔｅ絶縁膜２０３は、ウエットエッチングして全剥離する。
【０００５】
次に、図１０に示すように、Ｐ型、Ｎ型それぞれのＷｅｌｌ・Ｃｈａｎｎｅｌ領域中に対して不純物注入を行い、８００℃程度の熱工程を施すことによって、後にソース・ドレイン・エクステンション（Ｓｏｕｒｃｅ・Ｄｒａｉｎ・Ｅｘｔｅｎｓｉｏｎ）となるシャロージャンクション（Ｓｈａｌｌｏｗ  Ｊｕｎｃｔｉｏｎ）２０５を形成する。その後、構造全面に第一のシリコン酸化膜２０６をＬＰＣＶＤ法により２０ｎｍの膜厚で形成し、この第一のシリコン酸化膜２０６上に第一のシリコン窒化膜２０７をＬＰＣＶＤ法により７０ｎｍの膜厚で形成する。ＲＩＥ法により第一のシリコン窒化膜２０７及び第一のシリコン酸化膜２０６をエッチバックし、Ｇａｔｅ電極配線の側面に第一のシリコン酸化膜２０６と第一のシリコン窒化膜２０７による側壁（Ｓｉｄｅ  Ｗａｌｌ  Ｓｐａｃｅｒ）を形成する。
【０００６】
その後、Ｐ型、Ｎ型それぞれに対して、Ｇａｔｅ電極配線とＳｈａｌｌｏｗ  Ｊｕｎｃｔｉｏｎ領域及びＷｅｌｌ・Ｃｈａｎｎｅｌ領域中に不純物注入を行い、１０００℃以上のアニールを施すことによってソース・ドレイン（Ｓｏｕｒｃｅ・Ｄｒａｉｎ）領域２０８を形成する。そして、Ｓｏｕｒｃｅ・Ｄｒａｉｎ領域上面とＧａｔｅ電極配線上面のみに選択的に、サリサイド法を用いてシリサイド２０９を形成し、Ｇａｔｅ電極配線上部及びＳｏｕｒｃｅ・Ｄｒａｉｎ拡散層上部に金属配線を形成する。
【０００７】
次に、図１１に示すように、全面に第二のシリコン窒化膜２１０（応力膜）をＬＰＣＶＤ法またはＰＥＣＶＤ法により膜厚６０ｎｍで形成し、第二のシリコン窒化膜２１０上に第二のシリコン酸化膜２１１をＬＰＣＶＤ法により膜厚５０ｎｍで形成する。次に、第二のレジストを塗布し、第二のシリコン窒化膜２１０が引張り応力を有する場合はＮＦＥＴ（ｎチャネルＭＯＳＦＥＴ）上、圧縮応力を有する場合はＰＦＥＴ（ｐチャネルＭＯＳＦＥＴ）上を覆うようにリソグラフィ法によりパターンニングし、第二のシリコン窒化膜２１０と第二のシリコン酸化膜２１１をＲＩＥ法によりエッチングする。
【０００８】
次に、第二のシリコン窒化膜２１０とは逆の応力（Ｓｔｒｅｓｓ）を持つ第三のシリコン窒化膜２１２（応力膜）をＬＰＣＶＤ法またはＰＥＣＶＤ法により膜厚６０ｎｍで形成する。次に、第三のシリコン窒化膜２１２上に第三のレジストを塗布し、リソグラフィ法によるパターンニングを行い、第二のシリコン酸化膜２１１をストッパーとし、第三のシリコン窒化膜２１２をＲＩＥ法によりエッチングする。
【０００９】
次に、図１２に示すように、全面に第三のシリコン酸化膜２１３をＬＰＣＶＤ法により膜厚２５０ｎｍで形成し、ＣＭＰ法により第三のシリコン酸化膜２１３を平坦化する。また、第三のシリコン酸化膜２１３上に第四のシリコン酸化膜２１４をプラズマＣＶＤ法により膜厚２００ｎｍで形成する。
【００１０】
次に、第四のシリコン酸化膜２１４上に第四のレジストを塗布し、リソグラフィ法により第四のレジストをパターンニングする。この第四のレジストをマスクにし、第四のシリコン酸化膜２１４、第三のシリコン酸化膜２１３、第三のシリコン窒化膜２１２、第二のシリコン酸化膜２１１、及び第二のシリコン窒化膜２１０をＲＩＥ法によりエッチングし、第四のレジストを剥離することでコンタクトホールを形成する。
【００１１】
次に、第一のバリアメタル２１５をスパッタ法により膜厚５ｎｍで形成し、さらに第一のバリアメタル２１５上にタングステン２１６を熱ＣＶＤ法により膜厚２５０ｎｍで形成し、コンタクトホールを埋める。そして、第四のシリコン酸化膜２１４上のタングステンと第一のバリアメタルをＣＭＰ法により削り落とすことによってコンタクトを形成する。
【００１２】
次に、図１３に示すように、全面に第五のシリコン酸化膜２１７をＰＥＣＶＤ法により膜厚２００ｎｍで形成し、第五のシリコン酸化膜２１７上に第五のレジストを塗布し、リソグラフィ法により第五のレジストをパターンニングする。この第五のレジストをマスクにして、第五のシリコン酸化膜２１７をＲＩＥ法により加工分離しトレンチを形成する。そして、第二のバリアメタル２１８をスパッタ法により膜厚５ｎｍで形成し、さらに第二のバリアメタル２１８上に銅２１９をメッキ法により形成し、トレンチを埋める。
【００１３】
また、第五のシリコン酸化膜２１７上の銅２１９と第二のバリアメタル２１８をＣＭＰ法により削り落とし、配線間を分離することでメタル配線を形成する。このメタル配線上にメタルパッドを形成するが、メタルパッドの詳細な工法については割愛する。メタルパッドに電圧印加して、メタル配線、コンタクト、シリサイドを通電させることによりＭＯＳ−ＦＥＴを動作させることができる。
【００１４】
図１４の（ａ）は、第二のシリコン窒化膜２１０と第二のシリコン酸化膜２１１の断面図、（ｂ）はその平面図である。また、図１５の（ａ）は、第二のシリコン窒化膜２１０と第三のシリコン窒化膜２１２とが重なるＮ／Ｐ境界部の断面図、（ｂ）はその平面図である。
【００１５】
上述した従来の方法では、最初に第二のシリコン窒化膜２１０を全面に堆積し、第二のシリコン窒化膜２１０における膜応力によりＭＯＳＦＥＴの性能向上に寄与しない部分をＲＩＥにてエッチングする。その際に、２層目の第三のシリコン窒化膜２１２の膜応力をよりＭＯＳＦＥＴの性能向上に寄与させるべく、側壁（Ｓｉｄｅ  Ｗａｌｌ  Ｓｐａｃｅｒ）上の第二のシリコン窒化膜２１０も全て剥離する必要が有り、ＲＩＥにて等方成分を持たせた条件でエッチングする。
【００１６】
しかし、それと同時にレジスト境界の第二のシリコン窒化膜２１０も等方的にエッチングが進むことにより、図１４の（ａ）に示すように、第二のシリコン酸化膜２１１に対してアンダーカット形状になってしまう。そして、図１５の（ａ）に示すように、アンダーカット形状になった部位を次に形成される第三のシリコン窒化膜２１２がカバレッジできず、ボイド（Ｖｏｉｄ）が発生し、その部位に形成されるコンタクトホールＣＳ同士がショート不良を引き起こしてしまうという問題がある。
【００１７】
なお、特許文献１には、下層酸化膜を介しゲート導電層側壁およびゲート導電層裾部分のＳｉ基板を覆うＳｉ膜を含むストレス緩和膜と、ストレス緩和膜を覆いストレス緩和膜のゲート導電層の側壁上方上端と、裾部分端の底部側端と露出させるサイドウォール外層スペーサを備え、ストレス緩和膜がＳｉ酸化膜を両端から挟むように、上端および底部側端から内方にかけ位置するＳｉ酸化膜を持つ構造が開示されている。
【００１８】
特許文献２には、層間絶縁膜に形成されるコンタクトホールのエッチングストッパ層を、熱ＣＶＤ法シリコン窒化膜と、プラズマＣＶＤ法シリコン窒化膜の積層膜で構成することが開示されている。
【００１９】
特許文献３には、ＮＭＯＳとＰＭＯＳをもち、ＮＭＯＳチャンネルを覆う引張の真性応力を有する窒化膜と、ＰＭＯＳを覆う圧縮の真性応力を有する窒化膜とを備える半導体装置が開示されている。
【００２０】
特許文献４には、ゲートの両側から半導体基板に不純物イオンを注入、酸素雰囲気下で熱処理して不純物イオンを活性化させ、Ｓｏｕｒｃｅ／Ｄｒａｉｎ領域を形成すると同時に、半導体基板表面上に第２酸化膜を形成、第２酸化膜の形成が完了した全体構造上に窒化膜を形成、窒化膜を全面エッチングしてその底面が第２酸化膜と接する第２窒化膜スペーサを形成することが開示されている。
【００２１】
特許文献５には、ＳｉＮ膜等のライナー層を、サイドウォールスぺーサの側面と層間絶縁膜の間に形成せず、ライナー層の厚膜化を可能とし、ゲート構造部の間隔を広く、接触面積の大きいコンタクト孔を形成し、ゲート構造の間隔を小さく集積度を向上することが開示されている。
【特許文献１】特開２００３−１７９２２４号公報
【特許文献２】特開２００３−６０２０１号公報
【特許文献３】特開２００３−６００７６号公報
【特許文献４】特開２００３−３１６９５号公報
【特許文献５】特開２０００−３２３４３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明の目的は、ボイドによるコンタクトホール間のショート不良を防止する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２３】
本発明の一形態の半導体装置は、半導体基板上に形成された第１及び第２のＭＯＳＦＥＴと、前記第１のＭＯＳＦＥＴ上に形成された第１の応力膜と、前記第２のＭＯＳＦＥＴ上に形成されるとともに、前記第１の応力膜の端部に積層され、前記第１の応力膜の側面との間にボイドを有するように形成された第２の応力膜と、前記第１の応力膜及び前記第２の応力膜上に形成される絶縁膜と、を備え、前記第１の応力膜と前記第２の応力膜との境界部に、前記第１の応力膜と前記第２の応力膜のどちらにも覆われていない領域を有し、前記領域及び前記ボイドの少なくとも一部に前記絶縁膜が埋め込まれている。
【００２４】
本発明の他の形態の半導体装置の製造方法は、半導体基板上に第１及び第２のＭＯＳＦＥＴを形成し、前記第１のＭＯＳＦＥＴ上に第１の応力膜を形成し、前記第２のＭＯＳＦＥＴ上に、前記第１の応力膜の端部に積層され、前記第１の応力膜の側面との間にボイドを有するように第２の応力膜を形成し、前記第１の応力膜と前記第２の応力膜との境界部に、前記第１の応力膜と前記第２の応力膜のどちらにも覆われていない領域を形成し、前記第１の応力膜及び前記第２の応力膜上に絶縁膜を形成するとともに、前記領域及び前記ボイドの少なくとも一部に前記絶縁膜を埋め込む。
【発明の効果】
【００２５】
本発明によれば、ボイドによるコンタクトホール間のショート不良を防止する半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００２６】
以下、実施の形態を図面を参照して説明する。
【００２７】
図１〜図４、図６及び図７は、本実施の形態に係る半導体装置の製造方法を示す断面図である。以下、図１〜図４、図６及び図７を基に本実施の形態の半導体装置の製造手順を説明する。
【００２８】
まず、図１に示すように、埋め込み素子分離層１０２が形成されたシリコン（Ｓｉ）基板（半導体基板）１０１上にＰ型とＮ型それぞれの素子領域を形成するために、Ｓｉ基板１０１中に不純物注入を行い、１０００℃以上の熱処理工程を施すことによって、Ｓｉ基板１０１上面にＰ型、Ｎ型のウェル・チャネル（Ｗｅｌｌ・Ｃｈａｎｎｅｌ）領域を形成する。
【００２９】
次に、図２に示すように、Ｓｉ基板１０１上にゲート（Ｇａｔｅ）絶縁膜１０３を約１ｎｍの膜厚で形成し、このＧａｔｅ絶縁膜１０３上に多結晶シリコン膜１０４をＬＰＣＶＤ法により１５０ｎｍの膜厚で形成する。多結晶シリコン膜１０４上に第一のレジストを塗布し、リソグラフィ法より第一のレジストをパターンニングする。この第一のレジストをマスクに多結晶シリコン膜１０４をＲＩＥ法により加工分離し、第一のレジストを剥離してＧａｔｅ電極配線を形成する。また、Ｓｉ基板１０１上のＧａｔｅ絶縁膜１０３は、ウエットエッチングして全剥離する。
【００３０】
次に、図３に示すように、Ｐ型、Ｎ型それぞれのＷｅｌｌ・Ｃｈａｎｎｅｌ領域中に対して不純物注入を行い、８００℃程度の熱工程を施すことによって、後にソース・ドレイン・エクステンション（Ｓｏｕｒｃｅ・Ｄｒａｉｎ・Ｅｘｔｅｎｓｉｏｎ）となるＳｈａｌｌｏｗ  Ｊｕｎｃｔｉｏｎ領域１０５を形成する。その後、構造全面に第一のシリコン酸化膜１０６をＬＰＣＶＤ法により２０ｎｍの膜厚で形成し、この第一のシリコン酸化膜１０６上に第一のシリコン窒化膜１０７をＬＰＣＶＤ法により７０ｎｍの膜厚で形成する。ＲＩＥ法により第一のシリコン窒化膜１０７及び第一のシリコン酸化膜１０６をエッチバックし、Ｇａｔｅ電極配線の側面に第一のシリコン酸化膜１０６と第一のシリコン窒化膜１０７による側壁（Ｓｉｄｅ＿Ｗａｌｌ＿Ｓｐａｃｅｒ）を形成する。
【００３１】
その後、Ｐ型、Ｎ型それぞれに対して、Ｇａｔｅ電極配線とシャロージャンクション（Ｓｈａｌｌｏｗ  Ｊｕｎｃｔｉｏｎ）領域及びＷｅｌｌ・Ｃｈａｎｎｅｌ領域中に不純物注入を行い、１０００℃以上のアニールを施すことによってソース・ドレイン（Ｓｏｕｒｃｅ・Ｄｒａｉｎ）領域１０８を形成する。そして、Ｓｏｕｒｃｅ・Ｄｒａｉｎ領域上面とＧａｔｅ電極配線上面のみに選択的に、サリサイド法を用いてシリサイド１０９を形成し、Ｇａｔｅ電極配線上部及びＳｏｕｒｃｅ・Ｄｒａｉｎ拡散層上部に金属配線を形成する。
【００３２】
次に、図４に示すように、全面に第二のシリコン窒化膜１１０（応力膜）をＬＰＣＶＤ法またはＰＥＣＶＤ法により膜厚６０ｎｍで形成し、第二のシリコン窒化膜１１０上に第二のシリコン酸化膜１１１をＬＰＣＶＤ法により膜厚５０ｎｍで形成する。次に、第二のレジストを塗布し、第二のシリコン窒化膜１１０が引張り応力を有する場合はＮＦＥＴ（ｎチャネルＭＯＳＦＥＴ）上、圧縮応力を有する場合はＰＦＥＴ（ｐチャネルＭＯＳＦＥＴ）上を覆うようにリソグラフィ法によりパターンニングし、第二のシリコン窒化膜１１０と第二のシリコン酸化膜１１１をＲＩＥ法によりエッチングする。
【００３３】
次に、第二のシリコン窒化膜１１０とは逆の応力（Ｓｔｒｅｓｓ）を持つ第三のシリコン窒化膜１１２（応力膜）をＬＰＣＶＤ法またはＰＥＣＶＤ法により膜厚６０ｎｍで形成する。次に、第三のシリコン窒化膜１１２上に第三のレジストを塗布し、リソグラフィ法によるパターンニングを行う。この際、第二のシリコン窒化膜１１０と第三のシリコン窒化膜１１２との境界部（Ｎ／Ｐ境界部）で、第二のシリコン窒化膜１１０の端部に第三のシリコン窒化膜１１２が積層されている。さらに、Ｎ／Ｐ境界部の少なくとも一箇所で、第二のシリコン窒化膜１１０と第三のシリコン窒化膜１１２のどちらにも被覆されないＳｉ基板１０１上の領域が露出する領域を形成する。すなわち、例えば、Ｎ／Ｐ境界部において、第二のシリコン窒化膜１１０と第三のシリコン窒化膜１１２が積層された領域の第三のシリコン窒化膜１１２の一部と、積層されていない領域の第三のシリコン窒化膜１１２の一部が露出するようなマスクパターンを形成する。続いて、マスクパターンを用いて、第二のシリコン酸化膜１１１及びＳｉ基板１０１をストッパーとしたＲＩＥ法等によって第三のシリコン窒化膜１１２を除去する。このとき、積層されていないＮ／Ｐ境界部における第三のシリコン窒化膜１１２の一部が除去されていれば本実施の形態に記載する効果を有するが、マスクパターンの合わせずれを考慮して、積層された領域の第三のシリコン窒化膜１１２の一部も除去するようなマスクパターンを形成している。
【００３４】
図５の（ａ）は、エッチング後の第二のシリコン窒化膜１１０と第三のシリコン窒化膜１１２とが重なるＮ／Ｐ境界部の斜視断面図、（ｂ）はその平面図である。図５の（ａ）（ｂ）に示すように、Ｓｉ基板１０１上には、第二のシリコン窒化膜１１０と第三のシリコン窒化膜１１２のどちらにも被覆されない矩形状の領域Ａが形成されている。第二のシリコン窒化膜１１０の側面と第三のシリコン窒化膜１１２との間にはボイドＶが発生している。ボイドＶは、後にコンタクトホールＣＳ，ＣＳが形成される領域に及んでいる。なお、図５の（ｂ）では領域Ａが隣り合うコンタクトホールＣＳ，ＣＳの間に一箇所存在するが、複数個所存在するようにしてもよい。
【００３５】
次に、図６に示すように、全面に第三のシリコン酸化膜１１３をＬＰＣＶＤ法により膜厚２５０ｎｍで形成し、ＣＭＰ法により第三のシリコン酸化膜１１３を平坦化する。このとき、シリコン酸化膜１１３は、図５の（ａ）（ｂ）に示した矩形状の領域ＡとボイドＶの一部（矩形状の領域Ａに隣接する部分）に埋め込まれる。これによりボイドＶは、コンタクトホールＣＳ，ＣＳ間でシリコン酸化膜により遮断される。なお、コンタクトホールＣＳ，ＣＳ間のボイドＶの全域にシリコン酸化膜が埋め込まれる状態であってもよい。続いて、第三のシリコン酸化膜１１３上に第四のシリコン酸化膜１１４をプラズマＣＶＤ法により膜厚２００ｎｍで形成する。
【００３６】
次に、第四のシリコン酸化膜１１４上に第四のレジストを塗布し、リソグラフィ法により第四のレジストをパターンニングする。この第四のレジストをマスクにし、第四のシリコン酸化膜１１４、第三のシリコン酸化膜１１３、第三のシリコン窒化膜１１２、第二のシリコン酸化膜１１１、及び第二のシリコン窒化膜１１０をＲＩＥ法によりエッチングし、第四のレジストを剥離することでコンタクトホールを形成する。
【００３７】
次に、第一のバリアメタル１１５をスパッタ法により膜厚５ｎｍで形成し、さらに第一のバリアメタル１１５上にタングステン１１６を熱ＣＶＤ法により膜厚２５０ｎｍで形成し、コンタクトホールを埋める。そして、第四のシリコン酸化膜１１４上のタングステンと第一のバリアメタルをＣＭＰ法より削り落とす事によってコンタクトを形成する。
【００３８】
次に、図７に示すように、全面に第五のシリコン酸化膜１１７をＰＥＣＶＤ法により膜厚２００ｎｍで形成し、第五のシリコン酸化膜１１７上に第五のレジストを塗布し、リソグラフィ法により第五のレジストをパターンニングする。この第五のレジストをマスクにして、第五のシリコン酸化膜１１７をＲＩＥ法により加工分離しトレンチを形成する。そして、第二のバリアメタル１１８をスパッタ法により膜厚５ｎｍで形成し、さらに第二のバリアメタル１１８上に銅１１９をメッキ法により形成し、トレンチを埋める。
【００３９】
また、第五のシリコン酸化膜１１７上の銅１１９と第二のバリアメタル１１８をＣＭＰ法により削り落とし、配線間を分離することでメタル配線を形成する。このメタル配線上にメタルパッドを形成するが、メタルパッドの詳細な工法については割愛する。メタルパッドに電圧印加して、メタル配線、コンタクト、シリサイドを通電させることによりＭＯＳ−ＦＥＴを動作させることができる。
【００４０】
なお、第二のシリコン窒化膜１１０及び第三のシリコン窒化膜１１２は、シリコン酸化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミニウム酸化膜、アルミニウム窒化膜、タンタル酸化膜、及びチタン酸化膜のうち１種類による単層膜もしくは２種類以上を積層した膜を代用した場合も同様の効果が得られる。また、本実施の形態は、Ｂｕｌｋ・Ｓｉ基板、ＳｉＧｅ基板、あるいはＳＯＩ基板上にＣＭＯＳ−ＦＥＴ等の能動素子を構成する半導体装置に適用できる。
【００４１】
本実施の形態では、第二のシリコン窒化膜１１０と第三のシリコン窒化膜１１２との境界部で、第二のシリコン窒化膜１１０と第三のシリコン窒化膜１１２に被覆されていない領域がＳｉ基板１０１上で露出するように、第三のシリコン窒化膜１１２に対してパターンニングすることにより、次工程で第三のシリコン酸化膜１１３が前記領域に埋め込まれ、前記境界部に発生したボイドを遮断する。これにより、コンタクトホール同士のショート不良を防止することができる。
【００４２】
このように本実施の形態によれば、Ｄｕａｌ  Ｓｔｒｅｓｓ  Ｌｉｎｅｒ（ＤＳＬ）  Ｐｒｏｃｅｓｓにおいて、Ｎ型領域とＰ型領域との境界部でＮ型領域を覆うＬｉｎｅｒ膜とＰ型領域を覆うＬｉｎｅｒ膜とが重なる箇所で誘発されるボイドによりコンタクトホール間のショート不良が生じる問題を回避することが可能になる。
【００４３】
なお、本発明は上記実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
【図面の簡単な説明】
【００４４】
【図１】実施の形態に係る半導体装置の製造方法を示す断面図。
【図２】実施の形態に係る半導体装置の製造方法を示す断面図。
【図３】実施の形態に係る半導体装置の製造方法を示す断面図。
【図４】実施の形態に係る半導体装置の製造方法を示す断面図。
【図５】実施の形態に係る第二のシリコン窒化膜と第三のシリコン窒化膜が重なる部分の斜視断面図と平面図。
【図６】実施の形態に係る半導体装置の製造方法を示す断面図。
【図７】実施の形態に係る半導体装置の製造方法を示す断面図。
【図８】従来例に係る半導体装置の製造方法を示す断面図。
【図９】従来例に係る半導体装置の製造方法を示す断面図。
【図１０】従来例に係る半導体装置の製造方法を示す断面図。
【図１１】従来例に係る半導体装置の製造方法を示す断面図。
【図１２】従来例に係る半導体装置の製造方法を示す断面図。
【図１３】従来例に係る半導体装置の製造方法を示す断面図。
【図１４】従来例に係る第二のシリコン窒化膜と第二のシリコン酸化膜の断面図と平面図。
【図１５】従来例に係る第二のシリコン窒化膜と第三のシリコン窒化膜が重なる部分の断面図と平面図。
【符号の説明】
【００４５】
１０１…Ｓｉ基板  １０２…素子分離層  １０３…Ｇａｔｅ絶縁膜  １０４…多結晶シリコン膜  １０５…Ｓｈａｌｌｏｗ  Ｊｕｎｃｔｉｏｎ領域  １０６…第一のシリコン酸化膜  １０７…第一のシリコン窒化膜  １０８…Ｓｏｕｒｃｅ・Ｄｒａｉｎ領域  １０９…シリサイド  １１０…第二のシリコン窒化膜  １１１…第二のシリコン酸化膜  １１２…第三のシリコン窒化膜  １１３…第三のシリコン酸化膜  １１４…第四のシリコン酸化膜  １１５…第一のバリアメタル  １１６…タングステン  １１７…第五のシリコン酸化膜  １１８…第二のバリアメタル  １１９…銅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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