(57)【要約】【課題】  メモリアクセス制御装置によって、複数のアクセスマスタからのアクセス要求が連続して競合する場合にも、柔軟にレイテンシを保証できるようにする。【解決手段】  コマンドフェッチ順序制御部１０１は、コマンドキュー１０７ａにコマンドが格納されているかいないかを示す信号の組合せに基づいて、アクセスを許可するアクセスマスタ２００の順序を決定する。さらに、フェッチ間隔設定値保持部１０５と連続フェッチ上限回数保持部１０６により、システムに合わせてコマンドフェッチの間隔と連続性が値の設定によって任意に調整される。また、順序制御部選択値保持部１０４の設定値によって、複数のコマンドフェッチ順序制御部１０１のうちから使用するコマンドフェッチ順序制御部１０１が選択されるように構成される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
１つのメモリに対する複数のアクセスマスタからのアクセス要求を調停するメモリアクセス制御装置であって、
所定のタイミング毎に、前記各アクセスマスタからの未処理のアクセス要求の有無に基づいて、２回以上のアクセス許可について、アクセスが許可されるアクセス許可対象アクセスマスタの順序を決定するアクセス許可順序決定部と、前記順序に従って順次示されるアクセス許可対象アクセスマスタにアクセスを許可するアクセス許可制御部と、
を備えていることを特徴とするメモリアクセス制御装置。
【請求項２】
請求項１のメモリアクセス制御装置であって、
前記アクセス許可制御部が、前記順序に従って示されるアクセス許可対象アクセスマスタからのアクセス要求が無い場合は、前記順序において次に示されるアクセス許可対象アクセスマスタにアクセスを許可するように構成されていることを特徴とするメモリアクセス制御装置。
【請求項３】
請求項１のメモリアクセス制御装置であって、
さらに、各アクセスマスタがアクセスしてから次にアクセスするまでに最低限必要な経過時間を示す値を保持するアクセス間隔設定値保持部を備え、
前記アクセス許可制御部が、前記順序に従って示されるアクセス許可対象アクセスマスタの直前のアクセスから前記アクセス間隔設定値保持部に保持される値によって示される経過時間を経過していない場合は、前記順序において次に示されるアクセス許可対象アクセスマスタにアクセスを許可するように構成されていることを特徴とするメモリアクセス制御装置。
【請求項４】
請求項１のメモリアクセス制御装置であって、
さらに、各アクセスマスタによる連続アクセスの上限回数を示す値を保持する連続アクセス上限回数保持部を備え、
前記アクセス許可制御部が、前記順序に従って示されるアクセス許可対象アクセスマスタが前記連続アクセス上限回数保持部に保持される値によって示される上限回数の連続アクセスをしている場合は、前記順序において次に示されるアクセス許可対象アクセスマスタにアクセスを許可するように構成されていることを特徴とするメモリアクセス制御装置。
【請求項５】
請求項１のメモリアクセス制御装置であって、
前記アクセス許可順序決定部およびアクセス許可制御部の組からなるアクセス許可部を複数備えるとともに、
さらに、何れかのアクセス許可部を示す順序制御部選択情報を保持する順序制御部選択情報保持部を備え、
前記順序制御部選択情報により示されるアクセス許可部が選択的に用いられるように構成されたことを特徴とするメモリアクセス制御装置。
【請求項６】
請求項５のメモリアクセス制御装置であって、
前記順序制御部選択情報に応じて選択されないアクセス許可部を動作させるために入力されるクロック信号が停止されるように構成されていることを特徴とするメモリアクセス制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ひとつのメモリに対して複数のアクセスマスタが競合してアクセスする場合のシステムの性能を保証するために、上記アクセスマスタからのアクセス要求を調停するメモリアクセス制御装置に関するものである。
【背景技術】
【０００２】
近年、システムＬＳＩにおけるメモリのユニファイド化等に伴い、数多くのアクセスマスタがひとつのメモリにアクセスするシステムが多くなっている。このようなシステムでは、アクセスマスタからメモリへのアクセス要求に対するアクセス制御が、システムの性能に大きな影響を与える。そこで、各アクセスマスタからのアクセス要求に対する遅延時間、すなわちレイテンシ（実行処理時間）を保証するために、複数のアクセスマスタからのアクセス要求を調停するメモリアクセス制御装置が設けられる。すなわち、複数のアクセスマスタからのアクセス要求が競合した場合に、ラウンドロビン方式で順次アクセスを許可したり、各アクセスマスタの優先順位に基づいてアクセスを許可したりするようになっている（例えば、特許文献１、２参照。）。
【特許文献１】特開平１１−３１６７３８号公報
【特許文献２】特開平１０ー２４７１３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来のメモリアクセス制御装置では、柔軟、かつ確実にレイテンシを保証することは困難であるという問題点を有していた。すなわち、ラウンドロビン方式が用いられる場合には、各アクセスマスタに対して公平な仲裁は可能となるが、アクセスマスタによってそれぞれ異なるレイテンシを保証することはできない。また、固定された優先度でアクセスが許可される場合には、優先順位の高いアクセス要求と優先順位が低いアクセス要求とが連続して発生するような場合に、優先度の低いアクセス要求に対するレイテンシを保証することが困難になる。
【０００４】
本発明は、上記の点に鑑み、メモリアクセス制御装置による柔軟なアクセス要求の調停によって、複数のアクセスマスタからのアクセス要求が連続して競合する場合にもレイテンシを保証でき、しかもメモリアクセス制御装置の構成の簡素化も容易にできるようにすることを目的とする。
【課題を解決するための手段】
【０００５】
上記の課題を解決するため、請求項１の発明は、
１つのメモリに対する複数のアクセスマスタからのアクセス要求を調停するメモリアクセス制御装置であって、
所定のタイミング毎に、前記各アクセスマスタからの未処理のアクセス要求の有無に基づいて、２回以上のアクセス許可について、アクセスが許可されるアクセス許可対象アクセスマスタの順序を決定するアクセス許可順序決定部と、前記順序に従って順次示されるアクセス許可対象アクセスマスタにアクセスを許可するアクセス許可制御部と、
を備えていることを特徴とする。
【０００６】
また、請求項２の発明は、
請求項１のメモリアクセス制御装置であって、
前記アクセス許可制御部が、前記順序に従って示されるアクセス許可対象アクセスマスタからのアクセス要求が無い場合は、前記順序において次に示されるアクセス許可対象アクセスマスタにアクセスを許可するように構成されていることを特徴とする。
【０００７】
また、請求項３の発明は、
請求項１のメモリアクセス制御装置であって、
さらに、各アクセスマスタがアクセスしてから次にアクセスするまでに最低限必要な経過時間を示す値を保持するアクセス間隔設定値保持部を備え、
前記アクセス許可制御部が、前記順序に従って示されるアクセス許可対象アクセスマスタの直前のアクセスから前記アクセス間隔設定値保持部に保持される値によって示される経過時間を経過していない場合は、前記順序において次に示されるアクセス許可対象アクセスマスタにアクセスを許可するように構成されていることを特徴とする。
【０００８】
また、請求項４の発明は、
請求項１のメモリアクセス制御装置であって、
さらに、各アクセスマスタによる連続アクセスの上限回数を示す値を保持する連続アクセス上限回数保持部を備え、
前記アクセス許可制御部が、前記順序に従って示されるアクセス許可対象アクセスマスタが前記連続アクセス上限回数保持部に保持される値によって示される上限回数の連続アクセスをしている場合は、前記順序において次に示されるアクセス許可対象アクセスマスタにアクセスを許可するように構成されていることを特徴とする。
【０００９】
これらにより、各アクセスマスタからの未処理のアクセス要求の有無に基づいて２回以上のアクセス許可について、アクセス許可対象アクセスマスタの順序が容易に決定される。さらに前記順序に加え、前記順序に示されるアクセス許可対象アクセスマスタからのアクセス要求の有無、アクセス間隔設定値保持部の保持する値、または連続アクセス上限回数保持部の保持される値に基づいて実際にアクセス許可されるかどうかが制御されることによって、レイテンシが容易に保証される。
【００１０】
また、請求項５の発明は、
請求項１のメモリアクセス制御装置であって、
前記アクセス許可順序決定部およびアクセス許可制御部の組からなるアクセス許可部を複数備えるとともに、
さらに、何れかのアクセス許可部を示す順序制御部選択情報を保持する順序制御部選択情報保持部を備え、
前記順序制御部選択情報により示されるアクセス許可部が選択的に用いられるように構成されたことを特徴とする。
【００１１】
これにより、異なった調停性能を要求する種々のシステム（複数のアクセスマスタが１つのメモリにアクセスするシステム）に対して１種類のアクセス制御装置を設計変更することなく使用できる。
【００１２】
また、請求項６の発明は、
請求項５のメモリアクセス制御装置であって、
前記順序制御部選択情報に応じて選択されないアクセス許可部を動作させるために入力されるクロック信号が停止されるように構成されていることを特徴とする。
【００１３】
これにより、使用されないアクセス許可順序制御部の動作を停止させ、消費電力が低減される。
【発明の効果】
【００１４】
メモリアクセス制御装置による柔軟なアクセス要求の調停によって、複数のアクセスマスタからのアクセス要求が連続して競合する場合にもレイテンシを保証でき、しかもメモリアクセス制御装置の構成の簡素化も容易にできるようになる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について、図面を参照して説明する。
【００１６】
−構成−
メモリアクセス制御装置１００は、図１に示すように、複数のアクセスマスタ２００とメモリ３００との間に設けられている。このメモリアクセス制御装置１００は、複数のコマンドフェッチ順序制御部１０１（アクセス許可部）、マスタ側順序制御回路選択制御部１０２、メモリ側順序制御回路選択制御部１０３、順序制御部選択値保持部１０４、フェッチ間隔設定値保持部１０５（アクセス間隔設定値保持部）、連続フェッチ上限回数保持部１０６（連続アクセス上限回数保持部）、各アクセスマスタに対応して設けられるマスタ側インタフェース制御部１０７、プロトコル制御部１０８、マスタＩＤ管理部１０９、データＦＩＦＯ部１１０、およびセレクタ部１１１を備えている。また、コマンドインタフェース１１２とデータインタフェース１１３によって、メモリ３００に対する信号の入出力を行い、コマンドインタフェース１１４とデータインタフェース１１５によって、各アクセスマスタ２００に対する信号の入出力を行うようになっている。
【００１７】
コマンドフェッチ順序制御部１０１は、図２に示すように、順序決定部１０１ａ（アクセス許可順序決定部）と許可制御部１０１ｂ（アクセス許可制御部）とを備えている。順序決定部１０１ａは、すべてのマスタ側インタフェース制御部１０７から入力されるアクセス要求の有無を示す信号をデコードし、例えば図３に示すようなアクセスマスタの順序を決定するようになっている。図３は、例として、アクセスマスタＡ〜Ｃについて、アクセス要求の有無の組合せと順序との対応を示す説明図である。順序の決定は、図３の例に示すように、アクセス要求の有無の組合せに基づいて複数種類の順序から１つを選択することによって行われる。許可制御部１０１ｂは、決定された順序に示されるアクセスマスタ２００に対して、コマンドフェッチを行うか否かを判定するようになっている。より詳しくは、コマンドフェッチの対象となるアクセスマスタ２００からのアクセス要求の有無、直前のコマンドフェッチからフェッチ間隔設定値保持部１０５の値が示す時間が経過しているか否か、連続フェッチ回数が連続フェッチ上限回数保持部１０６の値が示す回数に達しているか否かにより、コマンドフェッチを行うか否かを判定するようになっている。直前のコマンドフェッチからフェッチ間隔設定値保持部１０５の値が示す時間が経過しているか否か、連続フェッチ回数が連続フェッチ上限回数保持部１０６の値が示す回数に達しているか否かの判断は、例えば、カウンタ回路によって時間の経過や、連続フェッチ回数を計ることによって行われる。そして、許可制御部１０１ｂは、前記判定によりコマンドフェッチを行ったり行わなかったりするようになっている。ここで、コマンドフェッチとは、例えば、命令の内容（例えば「メモリへの書き込み」または「メモリからの読み出し」）、メモリのアドレス（例えば、メモリのどこにデータを書き込むか）、その命令を出力するアクセスマスタ２００を示すマスタＩＤ、および読み書きするデータのサイズ等を示すコマンドを読み出すことを意味する。
【００１８】
マスタ側順序制御回路選択制御部１０２は、マスタ側インタフェース制御部１０７と指定されたコマンドフェッチ順序制御部１０１との間の信号転送を可能とするようになっている。前記コマンドフェッチ順序制御部１０１は、順序制御部選択値保持部１０４が保持する値によりいずれか１つが指定される。マスタ側順序制御回路選択制御部１０２は、具体的には例えば、順序制御部選択値保持部１０４が保持する値をセレクト信号とするセレクタ回路により構成される。
【００１９】
メモリ側順序制御回路選択制御部１０３は、プロトコル制御部１０８と指定されたコマンドフェッチ順序制御部１０１と間の信号転送を可能とするようになっている。マスタ側順序制御回路選択制御部１０２と同様に、前記いずれかのコマンドフェッチ順序制御部１０１は、順序制御部選択値保持部１０４が保持する値によりいずれか１つが指定される。メモリ側順序制御回路選択制御部１０３は、具体的には例えば、セレクタ回路により構成される。
【００２０】
順序制御部選択値保持部１０４は、コマンドフェッチの対象となるアクセスマスタを決定するのにいずれのコマンドフェッチ順序制御部１０１を用いるかを指定する値を保持するようになっている。順序制御部選択値保持部１０４は、レジスタ等により構成され、保持する値は、例えば外部のプロセッサがソフトウェアを実行することによって設定されるようにしてもよい。
【００２１】
フェッチ間隔設定値保持部１０５は、各アクセスマスタがフェッチされてから次にフェッチされるまでに最低限必要な経過時間を示す値を、アクセスマスタ毎に保持するようになっている。フェッチ間隔設定値保持部１０５は、レジスタ等により構成され、保持する値は、例えば外部のプロセッサがソフトウェアを実行することによって設定されるようにしてもよい。
【００２２】
連続フェッチ上限回数保持部１０６は、連続フェッチ回数の上限を示す値を、アクセスマスタ毎に保持するようになっている。連続フェッチ上限回数保持部１０６は、レジスタ等により構成され、保持する値は、例えば外部のプロセッサがソフトウェアを実行することによって設定されるようにしてもよい。
【００２３】
マスタ側インタフェース制御部１０７は、コマンドインタフェース１１４とデータインタフェース１１５によって、各アクセスマスタによるメモリへのアクセス要求の受付とデータ転送を制御するようになっている。また、コマンドキュー１０７ａとデータＦＩＦＯ１０７ｂを内部に備えている。コマンドキュー１０７ａは、各アクセスマスタ２００からアクセス要求があると、そのコマンドを保持するようになっている。なお、コマンドキュー１０７ａにコマンドが格納されているかいないかを示す信号が、マスタ側順序制御回路選択制御部１０２に出力されるようになっている。データＦＩＦＯ１０７ｂとして、メモリに書き込むデータを保持するＦＩＦＯとメモリから読み出されたデータを保持するＦＩＦＯが備えられる。
【００２４】
プロトコル制御部１０８は、コマンドフェッチ順序制御部１０１がコマンドフェッチにより読み出したコマンドを読み込み、メモリへのアクセスに係るプロトコルを制御するようになっている。
【００２５】
マスタＩＤ管理部１０９は、いずれのマスタからのコマンドを処理しているかを示す情報、すなわちマスタＩＤをプロトコル制御部１０８から受け取り、データＦＩＦＯ部１１０、およびセレクタ部１１１に命令の内容やマスタＩＤを示すデータを出力するようになっている。
【００２６】
データＦＩＦＯ部１１０は、データインタフェース１１３によってメモリ３００から読み出したデータやメモリ３００に書き込むデータを一時的に保持するようになっている。
【００２７】
セレクタ部１１１は、複数のマスタ側インタフェース制御部１０７のデータＦＩＦＯ１０７ｂとの間で転送されるデータを選択するようになっている。その選択は、マスタＩＤ管理部１０９から入力されるマスタＩＤを示すデータに基づいて行われる。
【００２８】
−動作−
上記のように構成されたメモリアクセス制御装置１００の動作について、コマンドフェッチ順序制御部１０１においてコマンドフェッチの対象として決定されたアクセスマスタ２００がメモリ３００にアクセスする場合の例を説明する。
【００２９】
まず、そのアクセスマスタ２００に対応するマスタ側インタフェース制御部１０７のコマンドキュー１０７ａに、アクセスマスタ２００からコマンドが格納（キューイング）される。なお、コマンドキュー１０７ａは、フルの状態の場合、フルの状態であることを示すＷＡＩＴ信号がマスタ側インタフェース制御部１０７からアクセスマスタ２００に出力されることによって、アクセスマスタ２００からのコマンド転送が行われないよう制御される。
【００３０】
そして、コマンドキュー１０７ａに格納されたコマンドは、コマンドフェッチ順序制御部１０１によってコマンドフェッチされる。なお、コマンドフェッチ順序制御部１０１のアクセス制御の動作については後述する。
【００３１】
コマンドフェッチ順序制御部１０１によってコマンドフェッチされたコマンドは、メモリ側順序制御回路選択制御部１０３を介してプロトコル制御部１０８に入力される。プロトコル制御部１０８は、このコマンドの内容に基づいて、コマンドインタフェース１１２によってメモリ３００へのアクセス制御を行う。また、マスタＩＤを示すデータがプロトコル制御部１０８からマスタＩＤ管理部１０９に入力され、さらにマスタＩＤ管理部１０９からセレクタ部１１１に入力される。
【００３２】
コマンドフェッチ対象として決定されたアクセスマスタ２００とメモリ３００との間でデータ転送が行われる。より詳しくは、データインタフェース１１３によりメモリ３００とデータＦＩＦＯ部１１０とのデータ転送が行われる。また、マスタＩＤ管理部１０９とセレクタ部１１１により、マスタ側インタフェース制御部１０７のデータＦＩＦＯ１０７ｂとデータＦＩＦＯ部１１０とのデータ転送制御が行われる。さらに、データインタフェース１１５によりマスタ側インタフェース制御部１０７のデータＦＩＦＯ１０７ｂとアクセスマスタ２００とのデータ転送が行われる。
【００３３】
次に、メモリアクセス制御装置１００の動作について、メモリアクセス制御装置１００においてコマンドフェッチ順序制御部１０１がコマンドフェッチの対象となるアクセスマスタ２００を決定し、コマンドフェッチを行う動作について説明する。
【００３４】
まず、コマンドがコマンドキュー１０７ａに格納されている場合、コマンドキュー１０７ａにコマンドが格納されていることを示すＮＥ信号（Ｎｏｔｅｍｐｔｙ信号）がマスタ側インタフェース制御部１０７から出力される。また、コマンドキュー１０７ａにコマンドが格納されていない場合はそのことを示すＥ信号（Ｅｍｐｔｙ信号）が出力される。
【００３５】
上記ＮＥ信号およびＮ信号は、マスタ側順序制御回路選択制御部１０２を介して、順序制御部選択値保持部１０４が保持する値により特定されるいずれかのコマンドフェッチ順序制御部１０１に入力される。
【００３６】
順序決定部１０１ａは、すべてのマスタ側順序制御回路選択制御部１０２から入力されるＮＥ信号およびＥ信号の組合せに基づいて、アクセスマスタ２００の許可順序を決定する。より詳しくは、ＮＥ信号およびＥ信号の組合せに基づいて、複数種類の順序から１つのアクセスマスタ２００の順序を選択する。例えば、図３の例を用いて説明すると、アクセスマスタＡ、Ｂ、Ｃに対応するマスタ側順序制御回路選択制御部１０２の出力する信号の組合せが、ＮＥ信号、Ｅ信号、Ｅ信号であった場合、アクセスマスタの順序として順序２（Ａ→Ｃ→Ｃ→Ｃ→Ｂ）が選択される。
【００３７】
次に、許可制御部１０１ｂがその選択された順序に従って、コマンドフェッチを行う。ただし、コマンドフェッチを行う前に、コマンドフェッチするか否かの判定を行う。指定されたアクセスマスタ２００に対応するマスタ側インタフェース制御部１０７がＮＥ信号を出力しており（Ｅ信号を出力しておらず）、直前のコマンドフェッチからフェッチ間隔設定値保持部１０５の値が示す時間が経過しており、かつ連続フェッチ回数が連続フェッチ上限回数保持部１０６の値が示す回数に達していない場合は、コマンドフェッチを行うと判定し、コマンドフェッチを行う。それ以外の場合は、コマンドフェッチを行わないと判定し、コマンドフェッチを行わない。
【００３８】
図３において順序２（Ａ→Ｃ→Ｃ→Ｃ→Ｂ）が選択された場合を例として説明すると、まず、最初に指定されたアクセスマスタＡに対してコマンドフェッチ順序制御部１０１によりコマンドフェッチを行うか否かの判定が行われる。この場合、アクセスマスタＡに対応するマスタ側インタフェース制御部１０７がＮＥ信号を出力し、アクセスマスタＡに対する直前のコマンドフェッチからフェッチ間隔設定値保持部１０５の値が示す時間が経過しており、かつアクセスマスタＡに対する連続フェッチの回数が連続フェッチ上限回数保持部１０６の値が示す回数に達していない場合は、コマンドフェッチを行うと判定され、コマンドフェッチが行われる。それ以外の場合は、コマンドフェッチを行わないと判定され、アクセスマスタＡに対するコマンドフェッチは行われない。次に、順序２において次に指定されているアクセスマスタＣに対する判定が行われる。アクセスマスタＣに対応するマスタ側インタフェース制御部１０７がＮＥ信号を出力し、アクセスマスタＣに対する直前のコマンドフェッチからフェッチ間隔設定値保持部１０５の値が示す時間が経過しており、かつアクセスマスタＣに対する連続フェッチの回数が連続フェッチ上限回数保持部１０６の値が示す回数に達していない場合は、コマンドフェッチを行うと判定され、コマンドフェッチが行われる。それ以外の場合は、コマンドフェッチを行わないと判定され、アクセスマスタＣに対するコマンドフェッチは行われない。このような動作が引き続きクセスマスタＣ、アクセスマスタＣ、アクセスマスタＢについて繰り返される。順序２において最後に指定されたアクセスマスタＢについて、コマンドフェッチを行うと判定され、コマンドフェッチが終了した場合、またはコマンドフェッチを行わないと判定された場合は、再度アクセスマスタの順序の選択が行われる。
【００３９】
なお、本実施形態においては図３に示すように、アクセス要求の有無を示す信号の組合せによって異なる回数分のコマンドフェッチについてアクセスマスタの順序が決定されるように構成される例を示したが、どの組合せでも同じ回数分のアクセス許可について順序が決定されるようにしてもよい。例えば、すべての組合せで１回分のコマンドフェッチについてのアクセスマスタが決定されるように構成してもよい。
【００４０】
また、本実施形態において順序決定部１０１ａは、アクセス要求の有無を示す信号の組合せだけに基づいてアクセスマスタの順序を決定するように構成されていたが、さらに、フェッチ間隔設定値保持部１０５や連続フェッチ上限回数保持部１０６の保持する値がアクセスマスタの順序の決定に反映されるように構成してもよい。また、コマンドキュー１０７ａに格納されているアクセス要求の数を示す信号がマスタ側インタフェース制御部１０７から出力され、アクセス要求の数が順序決定部１０１ａにおけるアクセスマスタの順序の決定に反映されるように構成してもよい。
【００４１】
−効果−
上記のように、メモリアクセス制御装置が、フェッチ間隔設定値保持部１０５と連続フェッチ上限回数保持部１０６を備え、これらが保持する値に基づいてコマンドフェッチを行うか否かを制御するように構成されることにより、システムに合わせてコマンドフェッチの間隔と連続性を値の設定によって任意に調整することが可能となる。例えば、頻繁にフェッチされるアクセスマスタにフェッチされない時間を持たせたり、優先順位の高いアクセス要求と優先順位の低いアクセス要求が連続して続いた場合に優先順位の高いアクセス要求を行うアクセスマスタに対するコマンドフェッチが過剰に連続して行われることを防ぐことができる。従って、優先度の低いアクセス要求に対してもレイテンシが保証されやすくなる。
【００４２】
また、Ｅ信号がマスタ側インタフェース制御部１０７から出力されている場合は、コマンドフェッチを行わないで、次の順序のアクセスマスタに対するコマンドフェッチを行うよう構成することにより、効率よくコマンドフェッチを行える。
【００４３】
さらに、順序制御部選択値保持部１０４の設定値によって、複数のコマンドフェッチ順序制御部１０１から使用するコマンドフェッチ順序制御部１０１を選択できるように構成することにより、異なった性能を要求する複数種類のシステム（複数のアクセスマスタが１つのメモリにアクセスするシステム）において１種類のアクセス制御装置を設計変更することなく使用できる。例えば、デジタルテレビのシステムＬＳＩにおいては、ハイビジョン放送用であるか否かや販売地域によって、システムに求められる性能が異なっているが、各性能に応じたコマンドフェッチ順序制御部１０１を設け、順序制御部選択値保持部１０４の設定値を変えることにより、求められる各性能を満足できる。また、選択されなかったコマンドフェッチ順序制御部１０１へのクロック信号の入力を停止する手段を備えることにより、使用されないコマンドフェッチ順序制御部１０１の動作を停止させ、消費電力を低減できる。
【００４４】
また、コマンドフェッチ順序制御部のマスタ側順序制御回路選択制御部とのインタフェース及びメモリ側順序制御回路選択制御部とのインタフェース（データのやりとりを仲介する回路や装置）を、複数のコマンドフェッチ順序制御部同士で互いに共通したものにすることにより、コマンドフェッチ順序制御部の入れ替えが容易になる。これにより、異なる性能を要求する種々のシステムに対応した回路への設計変更も容易になる。
【産業上の利用可能性】
【００４５】
本発明に係るメモリアクセス制御装置は、メモリアクセス制御装置による柔軟なアクセス要求の調停によって、複数のアクセスマスタからのアクセス要求が連続して競合する場合にもレイテンシを保証でき、しかもメモリアクセス制御装置の構成の簡素化も容易にできるようになるという効果を有し、例えば、ひとつのメモリに対して複数のアクセスマスタが競合してアクセスする場合のアクセス性能を保証するために、上記アクセスマスタからのアクセス要求を調停するメモリアクセス制御装置等として有用である。
【図面の簡単な説明】
【００４６】
【図１】実施形態のメモリアクセス制御装置１００の構成を示すブロック図である。
【図２】同、コマンドフェッチ順序制御部１０１の構成を示すブロック図である。
【図３】同、アクセスマスタＡ〜Ｃについて、アクセス要求の有無の組合せと順序との対応の例を示す説明図である。
【符号の説明】
【００４７】
１００    メモリアクセス制御装置
１０１    コマンドフェッチ順序制御部
１０１ａ  順序決定部
１０１ｂ  許可制御部
１０２    マスタ側順序制御回路選択制御部
１０３    メモリ側順序制御回路選択制御部
１０４    順序制御部選択値保持部
１０５    フェッチ間隔設定値保持部
１０６    連続フェッチ上限回数保持部
１０７    マスタ側インタフェース制御部
１０７ａ  コマンドキュー
１０７ｂ  データＦＩＦＯ
１０８    プロトコル制御部
１０９    マスタＩＤ管理部
１１０    データＦＩＦＯ部
１１１    セレクタ部
１１２    コマンドインタフェース
１１３    データインタフェース
１１４    コマンドインタフェース
１１５    データインタフェース
２００    アクセスマスタ
３００    メモリ
【図１】
2007058424.tif 000003
【図２】
2007058424.tif 000004
【図３】
2007058424.tif 000005