(57)【要約】      （修正有）【課題】トランスインピーダンスアンプのトランスインピーダンスを低減することが可能な電子回路を提供すること。【解決手段】本発明は、トランスインピーダンスアンプ（１００）の出力電圧に基づき、トランスインピーダンスアンプ（１００）の入力電流の一部を引き込むことによりトランスインピーダンスアンプ（１００）の利得を制御する制御回路（１１０）と、トランスインピーダンスアンプ（１００）の入力と制御回路（１１０）との間に設けられ、制御回路（１１０）に引き込まれる電流に対し順方向に接続されたＰＩＮダイオード（Ｄ１）と、を有することを特徴とする電子回路である。【選択図】図１
2007274127.tif 000002
【特許請求の範囲】
【請求項１】
トランスインピーダンスアンプの出力電圧に基づき、該トランスインピーダンスアンプの入力電流の一部を引き込むことにより前記トランスインピーダンスアンプの利得を制御する制御回路と、
前記トランスインピーダンスアンプの入力と前記制御回路との間に設けられ、前記制御回路に引き込まれる電流に対し順方向に接続されたＰＩＮダイオードと、を具備することを特徴とする電子回路。
【請求項２】
前記入力電流は、受光素子の出力電流であることを特徴とする請求項１記載の電子回路。
【請求項３】
前記ＰＩＮダイオードのカソード層とアノード層との間に設けられたアンドープ半導体層は、前記受光素子であるＰＩＮフォトダイオードのカソード層とアノード層との間に設けられたアンドープ半導体層と同じ膜厚を有することを特徴とする請求項２記載の電子回路
【請求項４】
前記ＰＩＮダイオードのカソード層とアノード層との間に設けられたアンドープ半導体層は、前記トランスインピーダンスアンプおよび前記制御回路の少なくとも一方を構成するバイポーラトランジスタのベース層とコレクタ層との間に設けられたアンドープ半導体層と同じ膜厚を有することを特徴とする請求項１記載の電子回路。
【請求項５】
前記ＰＩＮダイオード、前記受光素子並びに前記トランスインピーダンスアンプおよび前記制御回路の少なくとも一方とは同じ基板に形成されていることを特徴とする請求項１記載の電子回路。
【請求項６】
前記制御回路は、前記出力電圧に関係した電圧が所定電圧以上の場合、前記制御回路に前記入力電流の一部を引き込むことを特徴とする請求項１記載の電子回路。
【請求項７】
前記前記出力電圧に関係した電圧は前記出力電圧を平滑化した電圧であることを特徴とする請求項６記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に関し、特に、トランスインピーダンスアンプを有する電子回路に関する。
【背景技術】
【０００２】
トランスインピーダンスアンプ（ＴＩＡ）は、電流を電圧に変換し増幅する増幅回路であり、例えば、光通信用に用いられる。光通信の受光側においては、光ファイバにより伝送された光をフォトダイオード等の受光素子が電流に変換する。ＴＩＡはこの受光素子の出力電流を増幅し電圧信号として出力する。ＴＩＡへの入力はＤＣ成分である入力電流と高周波成分である入力信号とからなる。ＴＩＡが高感度に増幅できる入力電流の範囲がある。このため、入力電流の大きさが大きく変わると、ＴＩＡは入力信号を高感度で増幅することができない。そこで、ＴＩＡには自動利得制御（ＡＧＣ）回路を設ける場合がある。ＡＧＣ回路は、ＴＩＡの出力電圧に基づき、ＴＩＡの利得を制御する。ＴＩＡの出力電圧が小さな場合、ＡＧＣ回路は利得を制御しないが、出力電圧が増加するに従い、ＴＩＡの利得を減少させる。よって、小さい入力電流から大きな入力電流まで高感度な増幅器を実現することができる。ＡＧＣ回路を付加したＴＩＡ回路を用い受光素子の出力電流を増幅させることにより、微弱な電力の光信号から大きな電力の光信号まで高感度に増幅することが可能となる。特許文献１にはＡＧＣ回路を付加したＴＩＡ回路が開示されている。
【０００３】
【特許文献１】特開２００３−２５８５８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＡＧＣ回路を付加したＴＩＡにおいては、よりＡＧＣ回路の効果を高めること、つまり、ＡＧＣ回路が利得であるトランスインピーダンスを一層制御することが求められている。本発明は、ＡＧＣ回路（制御回路）がトランスインピーダンスアンプの利得を一層制御することが可能な電子回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、トランスインピーダンスアンプの出力電圧に基づき、該トランスインピーダンスアンプの入力電流の一部を引き込むことにより前記トランスインピーダンスアンプの利得を制御する制御回路と、前記トランスインピーダンスアンプの入力と前記制御回路との間に設けられ、前記制御回路に引き込まれる電流に対し順方向に接続されたＰＩＮダイオードと、を具備することを特徴とする電子回路である。本発明によれば、制御回路がトランスインピーダンスアンプの利得を一層制御することができる。
【０００６】
上記構成において、前記入力電流は、受光素子の出力電流である構成とすることができる。
【０００７】
上記構成において、前記ＰＩＮダイオードのカソード層とアノード層との間に設けられたアンドープ半導体層は、前記受光素子であるＰＩＮフォトダイオードのカソード層とアノード層との間に設けられたアンドープ半導体層と同じ膜厚を有する構成とすることができる。この構成によれば、ＰＩＮダイオードとＰＩＮフォトダイオードとを同じ基板上に形成することができる。よって、集積化を図ることができる。さらに、ＰＩＮダイオードのアンドープ半導体層を厚くすることができる。これにより、低周波数側においても、制御回路がトランスインピーダンスアンプの利得を一層制御することができる。
【０００８】
上記構成において、前記ＰＩＮダイオードのカソード層とアノード層との間に設けられたアンドープ半導体層は、前記トランスインピーダンスアンプおよび前記制御回路の少なくとも一方を構成するバイポーラトランジスタのベース層とコレクタ層との間に設けられたアンドープ半導体層と同じ膜厚を有する構成とすることができる。ＰＩＮダイオードとトランスインピーダンスアンプおよび制御回路の少なくとも一方とを同じ基板上に形成することができる。よって、回路の集積化を図ることができる。
【０００９】
上記構成において、前記ＰＩＮダイオード、前記受光素子並びに前記トランスインピーダンスアンプおよび前記制御回路の少なくとも一方とは同じ基板に形成されている構成とすることができる。この構成によれば、回路を一層集積化させることができる。
【００１０】
上記構成において、前記制御回路は、前記出力電圧に関係した電圧が所定電圧以上の場合、前記制御回路に前記入力電流の一部を引き込む構成とすることができる。また、上記構成において、前記前記出力電圧に関係した電圧は前記出力電圧を平滑化した電圧である構成とすることができる。
【発明の効果】
【００１１】
本発明によれば、本発明は、ＡＧＣ回路（制御回路）がトランスインピーダンスアンプの利得を一層制御することが可能な電子回路を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下に図面を参照に本発明の実施例について説明する。
【実施例１】
【００１３】
図１は実施例１に係るＡＧＣ回路（制御回路１１０）を有するトランスインピーダンスアンプの回路図である。例えば受光素子の出力電流である入力電流Ｉｉｎは入力ｉｎよりＴＩＡ１００に入力する。入力信号および入力電流ＩｔｉａがＴＩＡ１００に入力する。ＴＩＡ１００には増幅器１０２および帰還抵抗Ｒ２が並列に設けられている。ＴＩＡ１００の出力電圧ＶｔｉａはノードＮｔｉａに出力される。電圧Ｖｔｉａは抵抗Ｒ１と容量Ｃ１とのローパスフィルタにより平滑化されノードＮ０の電圧Ｖ０となる。電圧Ｖ０はＴＩＡ１００への入力のＤＣ成分である入力電流Ｉｔｉａに対応する電圧である。ノードＮ０の電圧Ｖ０は差動増幅回路１２０に入力する。差動増幅回路１２０には抵抗Ｒ３を介し参照電圧Ｖｒｅｆが入力する。差動増幅回路１２０は平滑化された電圧Ｖ０と参照電圧Ｖｒｅｆとを差動増幅し制御回路１１０に電圧Ｖａｇｃを出力する。ＴＩＡ１００の入力ｉｎはダイオードＤ１を介し制御回路１１０と接続される。制御回路１１０は、例えばノードＮｄとグランドとの間に接続されたトランジスタである。
【００１４】
制御回路１１０に入力する電圧Ｖａｇｃが高くなるとＴＩＡ１００の入力ｉｎからノードＮｄを介しグランドに流れる電流Ｉｄを多くする。電圧Ｖａｇｃが低くなると電流Ｉｄを小さくする。このようにして、出力電圧Ｖｏｕｔに関係した電圧（つまり出力電圧Ｖｏｕｔを平滑化した電圧）Ｖ０が所定電圧Ｖｒｅｆ以上の場合（つまり、ＴＩＡ１００の出力電圧Ｖｏｕｔに基づき）、ＴＩＡ１００への入力ｉｎの入力電流Ｉｉｎの一部を制御回路１１０に電流Ｉｄとして引き込む。これにより、ＴＩＡ１００に入力する電流Ｉｔｉａを減少させる。つまり、入力ｉｎの入力電流Ｉｉｎのうち一部の電流Ｉｄを分流させることにより、ＴＩＡ１００に入力する入力電流Ｉｔｉａを削減させる。以上のように、制御回路１１０はＴＩＡ１００の利得を制御する。また、ダイオードＤ１は、制御回路１１０が電流Ｉｄを流す場合は、順方向となる。制御回路１１０が電流Ｉｄを流さない場合は、高インピーダンスとなり入力ｉｎからみた制御回路１１０のアイソレーションを良くする。
【００１５】
図２（ａ）および図２（ｂ）はそれぞれダイオードＤ１としてＰＮダイオードおよびＰＩＮダイオードを用いた場合の周波数に対する図１の電子回路のトランスインピーダンスＺｔを測定した結果を示す図である。ＰＮダイオードは、ＴＩＡ１００および制御回路１１０を構成するＨＢＴ（ヘテロバイポーラトランジスタ）のベース層とエミッタ層とから構成されるダイオード、ＰＩＮダイオードはＴＩＡ１００および制御回路１１０を構成するＨＢＴのベース層とコレクタ層から構成されるダイオードである。図２（ａ）および図２（ｂ）における各線は、入力ｉｎの入力電流Ｉｉｎが０ｍＡ、０．１ｍＡ，０．５ｍＡ、１．０ｍＡおよび２．０ｍＡのときのトランスインピーダンスＺｔの周波数依存を示している。入力ｉｎの入力電流Ｉｉｎが０ｍＡの場合、制御回路１１０は動作していない（つまり、電流Ｉｄを流していない）。この場合、トランスインピーダンスＺｔの周波数依存性はダイオードＤ１としてＰＮダイオードおよびＰＩＮダイオードを用いた場合でほとんど変わらない。
【００１６】
一方、入力ｉｎの入力電流Ｉｉｎが０．１ｍＡ以上の場合、制御回路１１０は動作している（つまり、電流Ｉｄを流している）。この場合、ＰＩＮダイオードを用いたときのトランスインピーダンスＺｔをＰＮダイオードを用いた場合より約７ｄＢ程度低減できている。このように、ＴＩＡ１００の入力ｉｎと制御回路１１０との間に設けられ、制御回路１１０に引き込まれる電流Ｉｄに対し順方向に接続されたダイオードＤ１にＰＩＮダイオードを用いることにより、ＴＩＡ１００のトランスインピーダンスＺｔを低減できることがわかった。このように、制御回路１１０がＴＩＡ１００の利得を一層制御できることがわかった。言い換えれば、制御回路１１０がＡＧＣ回路としてより機能していることがわかった。これは、ＰＩＮダイオードの順方向のインピーダンスがＰＮダイオードより小さいことに起因している、
【００１７】
図３は、ＰＩＮダイオードＤ１並びにＴＩＡ１００および制御回路１１０を構成するＨＢＴの断面摸式図を示す図である、ＩｎＰ基板１０上に、ＰＩＮダイオード２５とＨＢＴ３０とが形成されている。ＰＩＮダイオード２５は、半絶縁性ＩｎＰ基板１０上に、例えば、ドープ量が１×１０１９ｃｍ−３、膜厚が３００ｎｍの高ドープＮ型ＧａＩｎＡｓアノード層１２ａ、例えば膜厚が４００ｎｍのアンドープ（イントリンシック）ＧａＩｎＡｓ半導体層１４ａおよび例えばドープ量が８×１０１８ｃｍ−３、膜厚が３００ｎｍのＰ型ＧａＩｎＡｓカソード層１６ａが積層され、アノード層１２ａ上にアノード電極２１、カソード層１６ａ上にカソード電極２２が形成されている。ＨＢＴ２５は、半絶縁性ＩｎＰ基板１０上に、高ドープＮ型ＧａＩｎＡｓコレクタ層１２ｂ、アンドープＧａＩｎＡｓ半導体層１４ｂ、Ｐ型ＧａＩｎＡｓベース層１６ｂ、Ｎ型ＩｎＰエミッタ層１８およびエミッタコンタクト層２０が積層され、コレクタ層１２ｂ上にコレクタ電極２６、ベース層１６ｂ上にベース電極２７およびエミッタコンタクト層２０上にエミッタ電極２８が形成されている。半導体層は例えば窒化シリコン膜からなる保護膜２３に覆われている。
【００１８】
図３においては、基板１０上のＮ型アノード層１２ａとＮ型コレクタ層１２ｂ、アンドープ半導体層１４ａとアンドープ半導体層１４ｂ、Ｐ型カソード層１６ａとＰ型ベース層１６ｂ、はそれぞれ同時に形成された層である。したがって、ＰＩＮダイオード２５とＨＢＴ３０との対応する層の膜厚、組成およびドープ濃度が同じである。このように、ＰＩＮダイオード２５のカソード層１６ａとアノード層１２ａとの間に設けられたアンドープ半導体層１４ａは、トランスインピーダンスアンプ１００および制御回路１１０の少なくとも一方を構成するＨＢＴ３０（バイポーラトランジスタ）のベース層１６ｂとコレクタ層１２ｂとの間に設けられたアンドープ半導体層１４ｂと同じ膜厚を有する。
【００１９】
これにより、図２（ａ）および図２（ｂ）を用い説明したように、ＨＢＴのエミッタ層とベース層を用いダイオードを形成するのに比べ、制御回路１１０がＴＩＡ１００の利得を一層制御することができる。また、ダイオードＤ１とトランスインピーダンスアンプ１００および制御回路１１０とを同じ基板１０上に形成することにより、実施例１に係る回路の集積化を図ることができる。なお、ＰＩＮダイオードＤ１はトランスインピーダンスアンプ１００および制御回路１１０の少なくとも一方と上記層とを共有することにより、図３に係る回路の集積化を図ることができる。また、基板１０上には抵抗Ｒ１からＲ３およびコンデンサＣ１を集積化することもできる。
【実施例２】
【００２０】
実施例２はＰＩＮダイオードを受光素子と共通の層で形成した場合の例である。回路構成は図１と同じであり説明を省略する。図４は実施例２に係る電子回路のＰＩＮダイオードＤ５５並びに受光素子であるＰＩＮフォトダイオード６０を示す断面模式図である。ＩｎＰ基板１０上に、ＰＩＮダイオード５５とＰＩＮフォトダイオード６０とが形成されている。ＰＩＮダイオード２５は、半絶縁性ＩｎＰ基板１０上に、例えばドープ量が１×１０１９ｃｍ−３、膜厚が３００ｎｍのＮ型ＧａＩｎＡｓアノード層４０ａ、例えば膜厚が２５００ｎｍのアンドープＧａＩｎＡｓ半導体層４２ａおよび例えばドープ量が８×１０１８ｃｍ−３、膜厚が３００ｎｍのＰ型ＧａＩｎＡｓカソード層４４ａが積層され、アノード層４０ａ上にアノード電極５１、カソード層４４ａ上にカソード電極５２が形成されている。ＰＩＮフォトダイオード６０は、半絶縁性ＩｎＰ基板１０上に、Ｎ型ＧａＩｎＡｓアノード層４０ｂ、アンドープＧａＩｎＡｓ半導体層４２ｂ、Ｐ型ＧａＩｎＡｓカソード層４４ｂおよびアンドープＩｎＰ窓層４６が積層され、Ｎ型アノード層４０ｂ上にＮ型コンタクト電極５６、Ｐ型カソード層４４ｂ上にＰ型コンタクト電極５７が形成されている。窓層４６上には反射防止膜４８が形成され、半導体層は保護膜４９に覆われている。
【００２１】
図４においては、基板１０上に、Ｎ型アノード層４０ａとＮ型アノード層４０ｂ、アンドープ半導体層４２ａとアンドープ半導体層４２ｂ、Ｐ型カソード層４４ａとＰ型カソード層４４ｂ、とをそれぞれ同時に形成している。したがって、ＰＩＮダイオード５５とＰＩＮフォトダイオード６との対応する層の膜厚、組成およびドープ濃度が同じである。つまり、ＰＩＮダイオード５５のカソード層４４ａとアノード層４０ａとの間に設けられたアンドープ半導体層４２ａは、受光素子であるＰＩＮフォトダイオード６０のカソード層４４ｂとアノード層４０ｂとの間に設けられたアンドープ半導体層４２ｂと同じ膜厚を有する。
【００２２】
これにより、ダイオードＤ１と受光素子とを同じ基板１０上に形成することができる。よって、集積化を図ることができる。さらに、ＰＩＮフォトダイオードのアンドープ半導体層４２ｂはＨＢＴのアンドープ半導体層１４ｂより厚い。このため、ＰＩＮダイオード５５のアンドープ半導体層４２ａを実施例１のＰＩＮダイオード２５のアンドープ半導体層１４ａより厚くすることができる。よって、ＰＩＮダイオード５５の順方向のインピーダンスをＰＩＮダイオード２５より小さくできる。さらに、図２（ｂ）において、入力ｉｎの入力電流Ｉｉｎが０．５ｍＡ以上の場合、周波数が２ＧＨｚ以下において、トランスインピーダンスＺｔが高くなる。これはＰＩＮダイオードの周波数特性が影響しているためである。実施例２によれば、ＰＩＮダイオード５５のアンドープ半導体層４２ａの膜厚を厚くすることができる。このため、ＰＩＮダイオードの低周波数側でのインピーダンスを低減できる。よって、低周波数側においても、制御回路１１０がＴＩＡ１００の利得を一層制御することできる。
【００２３】
また、ＰＩＮダイオードＤ１、受光素子並びにトランスインピーダンスアンプ１００および制御回路１１０の少なくとも一方を構成するバイポーラトランジスタとを同じ基板に形成することもできる。つまり、図３の基板１０と図４の基板１０とを共通とすることができる。この場合、ＰＩＮダイオードＤ１の各層は、バイポーラトランジストと共通とすることもできるし、受光素子の各層と共通の層とすることもできる。これにより、回路の集積化が一層可能となる。なお、実施例１に係る電子回路は、ＩｎＰ基板１０に形成されたＰＩＮダイオード２５およびＨＢＴ３０、実施例２に係る電子回路は、ＩｎＰ基板１０に形成されたＰＩＮダイオード５５およびＰＩＮフォトダイオード６０を例に説明した。ＰＩＮダイオードは順方向のインピーダンスが低いため、他のＰＩＮダイオードを本発明に用いることもできる。
【００２４】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００２５】
【図１】図１は実施例１に係る回路図である。
【図２】図２（ａ）および図２（ｂ）は比較例および実施例１に係る電子回路のトランスインピーダンスの周波数依存を示すである。
【図３】図３は実施例１に係る電子回路のダイオードおよびＨＢＴの断面模式図である。
【図４】図４は実施例２に係る電子回路のダイオードおよび受光素子の断面模式図である。
【符号の説明】
【００２６】
１０                半絶縁性基板
１２ａ              アノード層
１２ｂ              コレクタ層
１４ａ              アンドープ半導体層
１４ｂ              アンドープ半導体層
１６ａ              カソード層
１６ｂ              ベース層
１８                エミッタ層
２０                エミッタコンタクト層
２５                ＰＩＮダイオード
３０                ＨＢＴ
４０ａ、４０ｂ      アノード層
４２ａ、４２ｂ      アンドープ半導体層
４４ａ、４４ｂ      カソード層
４６                窓層
５５                ＰＩＮダイオード
６０                ＰＩＮフォトダイオード
１００              トランスインピーダンスアンプ
１１０              制御回路
１２０              差動増幅回路
Ｄ１                ダイオード
【図１】
2007274127.tif 000003
【図２】
2007274127.tif 000004
【図３】
2007274127.tif 000005
【図４】
2007274127.tif 000006
【手続補正書】
【提出日】平成19年4月6日(2007.4.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
トランスインピーダンスアンプの出力電圧に基づき、該トランスインピーダンスアンプの入力電流の一部を引き込むことにより前記トランスインピーダンスアンプの利得を制御する制御回路と、
前記トランスインピーダンスアンプの入力と前記制御回路との間に設けられ、前記制御回路に引き込まれる電流に対し順方向に接続されたＰＩＮダイオードと、を具備することを特徴とする電子回路。
【請求項２】
前記入力電流は、受光素子の出力電流であることを特徴とする請求項１記載の電子回路。
【請求項３】
前記ＰＩＮダイオードのカソード層とアノード層との間に設けられたアンドープ半導体層は、前記受光素子であるＰＩＮフォトダイオードのカソード層とアノード層との間に設けられたアンドープ半導体層と同じ膜厚を有することを特徴とする請求項２記載の電子回路
【請求項４】
前記ＰＩＮダイオードのカソード層とアノード層との間に設けられたアンドープ半導体層は、前記トランスインピーダンスアンプおよび前記制御回路の少なくとも一方を構成するバイポーラトランジスタのベース層とコレクタ層との間に設けられたアンドープ半導体層と同じ膜厚を有することを特徴とする請求項１記載の電子回路。
【請求項５】
前記ＰＩＮダイオード、前記受光素子並びに前記トランスインピーダンスアンプおよび前記制御回路の少なくとも一方とは同じ基板に形成されていることを特徴とする請求項２記載の電子回路。
【請求項６】
前記制御回路は、前記出力電圧に関係した電圧が所定電圧以上の場合、前記制御回路に前記入力電流の一部を引き込むことを特徴とする請求項１記載の電子回路。
【請求項７】
前記前記出力電圧に関係した電圧は前記出力電圧を平滑化した電圧であることを特徴とする請求項６記載の電子回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
図３は、ＰＩＮダイオードＤ１並びにＴＩＡ１００および制御回路１１０を構成するＨＢＴの断面摸式図を示す図である、ＩｎＰ基板１０上に、ＰＩＮダイオード２５とＨＢＴ３０とが形成されている。ＰＩＮダイオード２５は、半絶縁性ＩｎＰ基板１０上に、例えば、ドープ量が１×１０１９ｃｍ−３、膜厚が３００ｎｍの高ドープＮ型ＧａＩｎＡｓカソード層１２ａ、例えば膜厚が４００ｎｍのアンドープ（イントリンシック）ＧａＩｎＡｓ半導体層１４ａおよび例えばドープ量が８×１０１８ｃｍ−３、膜厚が３００ｎｍのＰ型ＧａＩｎＡｓアノード層１６ａが積層され、カソード層１２ａ上にカソード電極２１、アノード層１６ａ上にアノード電極２２が形成されている。ＨＢＴ３０は、半絶縁性ＩｎＰ基板１０上に、高ドープＮ型ＧａＩｎＡｓコレクタ層１２ｂ、アンドープＧａＩｎＡｓ半導体層１４ｂ、Ｐ型ＧａＩｎＡｓベース層１６ｂ、Ｎ型ＩｎＰエミッタ層１８およびエミッタコンタクト層２０が積層され、コレクタ層１２ｂ上にコレクタ電極２６、ベース層１６ｂ上にベース電極２７およびエミッタコンタクト層２０上にエミッタ電極２８が形成されている。半導体層は例えば窒化シリコン膜からなる保護膜２３に覆われている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
図３においては、基板１０上のＮ型カソード層１２ａとＮ型コレクタ層１２ｂ、アンドープ半導体層１４ａとアンドープ半導体層１４ｂ、Ｐ型アノード層１６ａとＰ型ベース層１６ｂ、はそれぞれ同時に形成された層である。したがって、ＰＩＮダイオード２５とＨＢＴ３０との対応する層の膜厚、組成およびドープ濃度が同じである。このように、ＰＩＮダイオード２５のアノード層１６ａとカソード層１２ａとの間に設けられたアンドープ半導体層１４ａは、トランスインピーダンスアンプ１００および制御回路１１０の少なくとも一方を構成するＨＢＴ３０（バイポーラトランジスタ）のベース層１６ｂとコレクタ層１２ｂとの間に設けられたアンドープ半導体層１４ｂと同じ膜厚を有する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
実施例２はＰＩＮダイオードを受光素子と共通の層で形成した場合の例である。回路構成は図１と同じであり説明を省略する。図４は実施例２に係る電子回路のＰＩＮダイオードＤ５５並びに受光素子であるＰＩＮフォトダイオード６０を示す断面模式図である。ＩｎＰ基板１０上に、ＰＩＮダイオード５５とＰＩＮフォトダイオード６０とが形成されている。ＰＩＮダイオード５５は、半絶縁性ＩｎＰ基板１０上に、例えばドープ量が１×１０１９ｃｍ−３、膜厚が３００ｎｍのＮ型ＧａＩｎＡｓカソード層４０ａ、例えば膜厚が２５００ｎｍのアンドープＧａＩｎＡｓ半導体層４２ａおよび例えばドープ量が８×１０１８ｃｍ−３、膜厚が３００ｎｍのＰ型ＧａＩｎＡｓアノード層４４ａが積層され、カソード層４０ａ上にカソード電極５１、アノード層４４ａ上にアノード電極５２が形成されている。ＰＩＮフォトダイオード６０は、半絶縁性ＩｎＰ基板１０上に、Ｎ型ＧａＩｎＡｓカソード層４０ｂ、アンドープＧａＩｎＡｓ半導体層４２ｂ、Ｐ型ＧａＩｎＡｓアノード層４４ｂおよびアンドープＩｎＰ窓層４６が積層され、Ｎ型カソード層４０ｂ上にＮ型コンタクト電極５６、Ｐ型アノード層４４ｂ上にＰ型コンタクト電極５７が形成されている。窓層４６上には反射防止膜４８が形成され、半導体層は保護膜４９に覆われている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
図４においては、基板１０上に、Ｎ型カソード層４０ａとＮ型カソード層４０ｂ、アンドープ半導体層４２ａとアンドープ半導体層４２ｂ、Ｐ型アノード層４４ａとＰ型アノード層４４ｂ、とをそれぞれ同時に形成している。したがって、ＰＩＮダイオード５５とＰＩＮフォトダイオード６との対応する層の膜厚、組成およびドープ濃度が同じである。つまり、ＰＩＮダイオード５５のアノード層４４ａとカソード層４０ａとの間に設けられたアンドープ半導体層４２ａは、受光素子であるＰＩＮフォトダイオード６０のアノード層４４ｂとカソード層４０ｂとの間に設けられたアンドープ半導体層４２ｂと同じ膜厚を有する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
１０                半絶縁性基板
１２ａ              カソード層
１２ｂ              コレクタ層
１４ａ              アンドープ半導体層
１４ｂ              アンドープ半導体層
１６ａ              アノード層
１６ｂ              ベース層
１８                エミッタ層
２０                エミッタコンタクト層
２５                ＰＩＮダイオード
３０                ＨＢＴ
４０ａ、４０ｂ      カソード層
４２ａ、４２ｂ      アンドープ半導体層
４４ａ、４４ｂ      アノード層
４６                窓層
５５                ＰＩＮダイオード
６０                ＰＩＮフォトダイオード
１００              トランスインピーダンスアンプ
１１０              制御回路
１２０              差動増幅回路
Ｄ１                ダイオード