(57)【要約】【課題】プリフェッチされるビット数の増加時にもこれを狭い面積で実現可能な半導体メモリ素子のデータ入力装置を提供すること。【解決手段】Ｎビットのプリフェッチを行う半導体メモリ素子のデータ入力装置において、外部データが同期されるデータストローブ信号及び前記半導体メモリ素子の駆動信号であるクロックを受信して複数の制御信号を生成する制御信号生成手段と、１ビット単位で受信する内部データを並列形態に整理する３回以上の過程を経てＮ列形態の整列データとして出力するための同期化手段とを備え、前記Ｎは、２以上の定数であることを特徴とする半導体メモリ素子のデータ入力装置を提供する。【選択図】図６
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【特許請求の範囲】
【請求項１】
Ｎビットのプリフェッチを行う半導体メモリ素子のデータ入力装置において、
外部データが同期されるデータストローブ信号及び前記半導体メモリ素子の駆動信号であるクロックを受信して複数の制御信号を生成する制御信号生成手段と、
１ビット単位で受信する内部データを並列形態に整理する３回以上の過程を経てＮ列形態の整列データとして出力するための同期化手段と、
を備え、
前記Ｎは、２以上の定数であることを特徴とする半導体メモリ素子のデータ入力装置。
【請求項２】
前記同期化手段が、１ビット単位で受信されるＮ／２ビットの内部データを前記複数の制御信号に応答して２ビット単位の並列形態に整列した後、これをＮ／２ビット単位の並列形態に整列し、これをまたＮビット単位の並列形態に整列し、前記Ｎビットの整列データとして出力することを特徴とする請求項１に記載の半導体メモリ素子のデータ入力装置。
【請求項３】
前記同期化手段が、
１ビット単位で印加される前記内部データを第１及び第２制御信号に同期させ、２ビット単位の並列形態に整列するための第１同期化部と、
第３制御信号に応答して、前記第１同期化部の出力信号をＮ／２列形態のデータとして保存して出力するための第２同期化部と、
第４制御信号に応答して、第１及び第２同期化部の出力データを並列形態のＮ列形態の整列データとして出力するための第３同期化部と、
を備えたことを特徴とする請求項２に記載の半導体メモリ素子のデータ入力装置。
【請求項４】
前記第１同期化部が、
順次にアクティブになる前記第１及び第２制御信号に応答して、入力されたデータを２列形態に保存し、第１〜第Ｎ／２出力データとして出力するためのラッチ部と、
前記ラッチ部の第１〜第Ｎ／２出力データに遅延を与えるためのマージン確保部と
を備えたことを特徴とする請求項３に記載の半導体メモリ素子のデータ入力装置。
【請求項５】
前記ラッチ部が、
２列に直列配置され、それぞれ前記第１又は第２制御信号に応答して、前端の出力データを保存するＮ-１個のラッチを備え、
各列の最初のラッチは、前記内部データ入力とするそれぞれ異なった制御信号を受信することを特徴とする請求項４に記載の半導体メモリ素子のデータ入力装置。
【請求項６】
前記マージン確保部が、
前記整列部の前記第１〜第Ｎ／２出力データに所定の遅延時間を与えて出力するための第１〜第Ｎ／２遅延部を備えたことを特徴とする請求項５に記載の半導体メモリ素子のデータ入力装置。
【請求項７】
前記第２同期化部が、
前記第３制御信号に同期され、前記第１〜第Ｎ／２出力データをそれぞれ保存するためのＮ／２個のラッチを備えたことを特徴とする請求項６に記載の半導体メモリ素子のデータ入力装置。
【請求項８】
前記第３同期化部が、
前記第４制御信号に同期され、前記第１〜第Ｎ／２出力データと前記第２同期化部のＮ／２個の出力データをそれぞれ保存するためのＮ個のラッチを備えたことを特徴とする請求項７に記載の半導体メモリ素子のデータ入力装置。
【請求項９】
前記ラッチが、Ｄフリップフロップ又はエッジトリガ回路であることを特徴とする請求項８に記載の半導体メモリ素子のデータ入力装置。
【請求項１０】
前記第１〜第Ｎ／２遅延部が、入力データに対し、独立的な遅延時間の付与が可能であることを特徴とする請求項９に記載の半導体メモリ素子のデータ入力装置。
【請求項１１】
前記遅延部が、直列に接続された複数のインバータによって実現されることを特徴とする請求項１０に記載の半導体メモリ素子のデータ入力装置。
【請求項１２】
前記遅延部が、抵抗とキャパシタを備えたことを特徴とする請求項１０に記載の半導体メモリ素子のデータ入力装置。
【請求項１３】
前記データストローブ信号に同期され、１ビット単位で印加される外部データが印加され、前記内部データとして出力するためのバッファ手段をさらに備えたことを特徴とする請求項１２に記載の半導体メモリ素子のデータ入力装置。
【請求項１４】
前記制御信号生成手段が、
前記データストローブ信号の立ち上りエッジ及び立ち下がりエッジに同期された第１及び第２整列制御信号を生成する整列制御信号生成部と、
第１及び第２駆動信号がアクティブになる際、クロックに同期され、第１及び第２ドメインクロシング制御信号をアクティブにするためのドメインクロシング制御信号生成部を備たことを特徴とする請求項１〜９のいずれかに記載の半導体メモリ素子のデータ入力装置。
【請求項１５】
前記ドメインクロシング制御信号生成部が、
前記クロック及び反転されたクロックを受信して、内部クロックを生成するための入力部と、
前記第１又は第２駆動信号のうち、いずれか及び前記内部クロックを入力として、前記第１又は第２ドメインクロシング制御信号を生成する第１及び第２信号生成部を備えたことを特徴とする請求項１４に記載の半導体メモリ素子のデータ入力装置。
【請求項１６】
前記第１及び第２信号生成部が、
前記該当駆動信号と前記内部クロックの論理和を介して前記該当ドメインクロシング制御信号を生成することを特徴とする請求項１５に記載の半導体メモリ素子のデータ入力装置。
【請求項１７】
前記入力部が、
前記クロック及び反転されたクロックを入力とするバッファと、
前記バッファの出力信号を前記内部クロックにドライブするためのドライバーを生成することを特徴とする請求項１６に記載の半導体メモリ素子のデータ入力装置。
【請求項１８】
前記整列制御信号生成部が、
前記データストローブ信号と反転されたデータストローブ信号を入力とするバッファと、
前記バッファの出力信号を前記第１及び第２整列制御信号として出力するためのドライバーを備えたことを特徴とする請求項１７に記載の半導体メモリ素子のデータ入力装置。
【請求項１９】
内部データが同期されるデータストローブ信号と半導体メモリ素子の駆動信号であるクロックを受信して、複数の整列制御信号とドメインクロシング制御信号を生成するための制御信号生成手段と、
１ビット単位で印加されるＮビットの前記内部データを前記複数の整列制御信号を同期させ、２回以上の並列形態への整列を行う整列同期化手段と、
前記整列同期化手段の出力データを前記ドメインクロシング制御信号に同期させ、Ｎ列形態の整列データとして出力するためのドメインクロシング手段と    
を備え、
前記Ｎが、２以上の定数であることを特徴とする半導体メモリ素子のデータ入力装置。
【請求項２０】
前記制御信号生成手段が、
前記データストローブ信号の立ち上りエッジ及び立ち下がりエッジに同期された複数の整列制御信号を生成する整列制御信号生成部と、
駆動信号がアクティブになる際、にクロックに同期されたドメインクロシング制御信号を生成するドメインクロシング制御信号生成部と
を備えたことを特徴とする請求項１９に記載の半導体メモリ素子のデータ入力装置。
【請求項２１】
前記駆動信号が、Ｎ番目の内部データが印加される際にアクティブになることを特徴とする請求項２０に記載の半導体メモリ素子のデータ入力装置。
【請求項２２】
前記ドメインクロシング手段が、
前記ドメインクロシング制御信号に同期され、前記整列同期化手段の出力データをそれぞれ保存するためのＮ個のラッチを並列形態に備えたことを特徴とする請求項２１に記載の半導体メモリ素子のデータ入力装置。
【請求項２３】
前記整列同期化手段が、
前記複数の整列制御信号のうち、１つ以上の信号に同期させ、該当入力データの列を増加させて整列するための複数のラッチ部と、
前記複数のラッチ部の出力データのうち、選択的に遅延時間を与えるためのマージン確保部と
を備えたことを特徴とする請求項２２に記載の半導体メモリ素子のデータ入力装置。
【請求項２４】
前記ドメインクロシング手段のうち、ラッチ及び前記複数のラッチ部が、Ｄフリップフロップ又はエッジトリガ回路を備えたことを特徴とする請求項２３に記載の半導体メモリ素子のデータ入力装置。
【請求項２５】
前記マージン確保部が、
該当入力データに互いに異なる遅延時間の付加が可能な複数の遅延部を備えたことを特徴とする請求項２４に記載の半導体メモリ素子のデータ入力装置。
【請求項２６】
前記データストローブ信号に同期され、１ビット単位で印加される外部データを受信して前記内部データとして出力するためのバッファ手段をさらに備えたことを特徴とする請求項２５に記載の半導体メモリ素子のデータ入力装置。
【請求項２７】
前記整列同期化手段が、
１ビット単位で印加される前記内部データを第１及び第２整列制御信号に同期させ、２ビット単位の並列形態に整列する第１整列部と、
第３整列制御信号に応答し、前記第１整列部の出力信号を並列の４列形態のデータとして保存し出力するための第２整列部と
を備えたことを特徴とする請求項２１に記載の半導体メモリ素子のデータ入力装置。
【請求項２８】
前記第１整列部が、
順次にアクティブになる前記第１及び第２整列制御信号に応答し、前記内部データを２列形態に保存し、第１〜第４出力データとして出力するためのラッチ部と、
前記ラッチ部の第１〜第４出力データに遅延を与えるためのマージン確保部を備えたことを特徴とする請求項２７に記載の半導体メモリ素子のデータ入力装置。
【請求項２９】
前記ラッチ部が、
２列に直列配置され、それぞれ前記第１又は第２整列制御信号に応答し、前端の出力データを保存する７つのラッチを備え、
各列の最初のラッチが、前記内部データを入力とするそれぞれ異なった整列制御信号で同期されることを特徴とする請求項２８に記載の半導体メモリ素子のデータ入力装置。
【請求項３０】
前記マージン確保部が、
前記ラッチ部の前記第１〜第４出力データに所定の遅延時間を与えて出力するための第１〜第４遅延部を備えたことを特徴とする請求項２９に記載の半導体メモリ素子のデータ入力装置。
【請求項３１】
前記第２整列部が、
前記第３整列制御信号に同期され、前記第１〜第４出力データをそれぞれ保存するための４つのラッチを備えたことを特徴とする請求項３０に記載の半導体メモリ素子のデータ入力装置。
【請求項３２】
前記ドメインクロシング手段が、
前記ドメインクロシング制御信号に同期され、前記第１〜第４出力データと前記第２整列部に保存された４ビットデータをそれぞれ保存するための８つのラッチを備えたことを特徴とする請求項２７〜３１のいずれかに記載の半導体メモリ素子のデータ入力装置。
【請求項３３】
前記ラッチが、Ｄフリップフロップ又はエッジトリガ回路であることを特徴とする請求項３２に記載の半導体メモリ素子のデータ入力装置。
【請求項３４】
前記第１〜第４遅延部が、
該当入力データに対し、独立的な遅延時間の付加が可能であることを特徴とする請求項３３に記載の半導体メモリ素子のデータ入力装置。
【請求項３５】
前記遅延部が、直列に接続された複数のインバータによって実現されることを特徴とする請求項３４に記載の半導体メモリ素子のデータ入力装置。
【請求項３６】
前記遅延部が、抵抗とキャパシタを備えたことを特徴とする請求項３４に記載の半導体メモリ素子のデータ入力装置。
【請求項３７】
前記データストローブ信号に同期され、１ビット単位で印加される外部データを受信して前記内部データとして出力するためのバッファ手段をさらに備えたことを特徴とする請求項３６に記載の半導体メモリ素子のデータ入力装置。
【請求項３８】
外部データが同期されるデータストローブ信号と、半導体メモリ素子の駆動信号であるクロックを受信して第１及び第２整列制御信号と複数のドメインクロシング制御信号を生成するための制御信号生成手段と、
１ビット単位で印加される内部データを前記第１及び第２整列制御信号に同期させて２列形態の並列データとして整列するための整列同期化手段と、
前記整列同期化手段の並列データを前記複数のドメインクロシング制御信号に同期させて２回以上の並列整列を行い、Ｎ列形態の整列データとして出力するためのドメインクロシング手段と
を備え、
前記Ｎが、２以上の定数であることを特徴とする半導体メモリ素子のデータ入力装置。
【請求項３９】
前記制御信号生成手段が、
前記データストローブ信号の立ち上りエッジ及び立ち下がりエッジに同期された前記第１及び第２整列制御信号を生成するための整列制御信号生成部と、
複数の駆動信号がアクティブになる際、のクロックに同期され、該当ドメインクロシング制御信号をアクティブにするためのドメインクロシング制御信号生成部と
を備えたことを特徴とする請求項３８に記載の半導体メモリ素子のデータ入力装置。
【請求項４０】
前記ドメインクロシング制御信号生成部が、
前記クロック及び反転されたクロックを受信して内部クロックを生成するための入力部と、
前記駆動信号のうち、いずれか及び前記内部クロックを入力として前記該当ドメインクロシング制御信号を生成するための複数の信号生成部を備えたことを特徴とする請求項３９に記載の半導体メモリ素子のデータ入力装置。
【請求項４１】
前記信号生成部が、該当駆動信号と前記内部クロックとの論理和を介して前記該当ドメインクロシング制御信号を生成することを特徴とする請求項４０に記載の半導体メモリ素子のデータ入力装置。
【請求項４２】
前記入力部が、前記クロックと反転されたクロックとを入力とするバッファと、
前記バッファの出力信号を前記内部クロックとしてドライブするためのドライバーを生成することを特徴とする請求項４１に記載の半導体メモリ素子のデータ入力装置。
【請求項４３】
前記整列制御信号生成部が、
前記データストローブ信号及び反転されたデータストローブ信号を入力とするバッファと、
前記バッファの出力信号を前記第１及び第２整列制御信号として出力するためのドライバーを備えたことを特徴とする請求項３９〜４１のいずれかに記載の半導体メモリ素子のデータ入力装置。
【請求項４４】
前記整列同期化手段と、
順次にアクティブになる前記第１及び第２整列制御信号に応答し、前記内部データを２ビットの並列形態に保存するためのラッチ部と、
前記ラッチ部の出力データに遅延を与えるためのマージン確保部と
を備えたことを特徴とする請求項４３に記載の半導体メモリ素子のデータ入力装置。
【請求項４５】
前記ラッチ部が、
２列に直列配置され、それぞれ前記第１又は第２整列制御信号に応答し、前端の出力データを保存するための複数のラッチを備え、
各列の最初のラッチが、前記内部データを入力とするそれぞれ異なる整列制御信号を受信することを特徴とする請求項４４に記載の半導体メモリ素子のデータ入力装置。
【請求項４６】
前記ラッチ部が、
前記第１整列制御信号のエッジに同期され、前記内部データを保存するための第１ラッチと、
前記第２整列制御信号のエッジに同期され、第１ラッチのデータを保存して第１並列データとして出力するための第２ラッチと、
前記第２整列制御信号のエッジに同期され、前記内部データを保存して第２並列データとして出力するための第３ラッチと、
前記第１整列制御信号のエッジに同期され、前記第２ラッチのデータを保存するための第４ラッチと、
前記第１整列制御信号のエッジに同期され、前記第３ラッチのデータを保存するための第５ラッチと、
前記第２整列制御信号のエッジに同期され、前記第４ラッチのデータを保存して第３並列データとして出力するための第６ラッチと、
前記第２整列制御信号のエッジに同期され、前記第５ラッチのデータを保存して第４並列データとして出力するための第７ラッチと
を備えたことを特徴とする請求項４５に記載の半導体メモリ素子のデータ入力装置。
【請求項４７】
前記マージン確保部が、
複数のインバータを具備し、各入力信号に対して独立的な遅延の付加が可能な複数の遅延部を備えたことを特徴とする請求項４５に記載の半導体メモリ素子のデータ入力装置。
【請求項４８】
前記マージン確保部が、
抵抗とキャパシタを具備し、各入力信号に対して独立的な遅延の付加が可能な複数の遅延部を備えたことを特徴とする請求項４５に記載の半導体メモリ素子のデータ入力装置。
【請求項４９】
前記ドメインクロシング手段が、
前記整列同期化手段の複数ビットの出力データを前記該当ドメインクロシング制御信号に応答して並列形態に保存するための複数のフリードメインクロシング部と、
前記複数のフリードメインクロシング部の各出力データを前記該当ドメインクロシング制御信号に応答して前記Ｎ列形態の整列データとして出力するためのメインドメインクロシング部と
を備えたことを特徴とする請求項４５に記載の半導体メモリ素子のデータ入力装置。
【請求項５０】
前記フリードメインクロシング部が、前記該当ドメインクロシング制御信号に応答して前記整列同期化手段の出力データを４列形態のデータとして保存して出力することを特徴とする請求項４９に記載の半導体メモリ素子のデータ入力装置。
【請求項５１】
前記メインドメインクロシング部が、
並列に配置されて前記該当ドメインクロシング制御信号に応答して該当入力信号を保存して前記整列データとして出力するためのＮ個のラッチを備えたことを特徴とする請求項５０に記載の半導体メモリ素子のデータ入力装置。
【請求項５２】
前記フリードメインクロシング部が、
並列に配置されて前記該当ドメインクロシング制御信号に応答し、前記整列同期化手段の出力データを保存するための４つのラッチを備えたことを特徴とする請求項５１に記載の半導体メモリ素子のデータ入力装置。
【請求項５３】
前記ラッチが、Ｄフリップフロップ又はエッジトリガ回路によって実現されることを特徴とする請求項５２に記載の半導体メモリ素子のデータ入力装置。
【請求項５４】
Ｎビットのデータをプリフェッチするための半導体メモリ装置の入力装置において、
データストローブ信号に同期されて生成された第１制御信号に応答し、順次に入力されるＮビットのデータのうち、予定されたデータを整列して出力するための第１整列部と、
システムクロックに同期されて生成された第２制御信号に応答し、前記第１整列部によって出力されたデータをラッチするためのラッチ部と、
前記システムクロックに同期されて生成された第３制御信号に応答して前記第１整列部の出力及び前記ラッチ部の出力を用いてＮビットの並列データとして整列するための第２整列部と
を備えたことを特徴とする半導体メモリ装置の入力装置。
【請求項５５】
前記第２制御信号が、前記第１整列部に予定された前記のデータが全て入力される後にアクティブになるイネーブル信号に応答してアクティブになり、前記第３制御信号が、前記Ｎビットのデータのうち、Ｎ番目のデータが入力された時にアクティブになるイネーブル信号に応答してアクティブになることを特徴とする請求項５４に記載の半導体メモリ装置の入力装置。
【請求項５６】
Ｎビットのデータをプリフェッチするためのデータ入力装置において、
外部から順次に入力されるＮビットのデータのうち、予定されたビット数の分だけを整列して次の端へと出力するためのデータ整列部と、
前記データ整列部によって出力されるデータを第１ドメインクロシング制御信号に応答して同期させるための第１ドメインクロス部と、
ラッチ部によってラッチされて出力されたデータと前記データ整列部とによって整列されて出力されるデータを第２ドメインクロシング制御信号に同期されたＮビットの並列データとして出力するための第２ドメインクロス部と
を備えたことを特徴とするデータ入力装置。
【請求項５７】
入力されるシステムクロックを用いて順次にアクティブになる前記第１ドメインクロシング制御信号及び前記第２ドメインクロシング制御信号を生成するドメインクロシング制御信号生成部をさらに備えたことを特徴とする請求項５６に記載のデータ入力装置。
【請求項５８】
前記外部からＮビットのデータが順次入力されるタイミングに対応して遷移されるデータストローブ信号を用いて、第１及び第２データ整列制御信号を生成するデータ整列制御信号生成部をさらに備え、前記データ整列部が、前記第１及び第２データ整列制御信号に応答してデータ整列を行うことを特徴とする請求項５７に記載のデータ入力装置。
【請求項５９】
前記ドメインクロシング制御信号生成部が、
前記システムクロックに同期された内部クロックを生成する内部クロック生成部と、
前記内部クロック及び第１イネーブル信号に応答し、前記第１ドメインクロシング制御信号を生成する第１制御信号生成部と、
前記内部クロック及び第２イネーブル信号に応答し前記第２ドメインクロシング制御信号を生成する第２制御信号生成部と
を備えたことを特徴とする請求項５８に記載のデータ入力装置。
【請求項６０】
前記第１イネーブル信号が、前記外部から順次に入力されるＮビットのデータのうち、予定されたビット数の分だけが入力された時に対応してイネーブルされることを特徴とする請求項５９に記載のデータ入力装置。
【請求項６１】
前記第１イネーブル信号が、前記外部から順次に入力されるＮビットのデータが全て入力された時に対応してイネーブルされることを特徴とする請求項６０に記載のデータ入力装置。
【請求項６２】
前記データ整列部が、前記外部から順次に入力されるＮビットのデータのうち、予定されたビット数の分だけを２列のデータラインに配置するための第１整列部と、
前記第１整列部によってラッチされた２列のデータを予定されたデータビット数の分だけの並列データとして整列するための第２整列部と
を備えたことを特徴とする請求項６１に記載のデータ入力装置。
【請求項６３】
前記第１ドメインクロス部が、
前記第２整列部から出力されるデータをラッチするために、それに対応する数のラッチを備えたことを特徴とする請求項６２に記載のデータ入力装置。
【請求項６４】
前記第２整列部が、
前記第１整列部によってラッチされた２列のデータを予定された前記データビット数の分だけの並列データとして出力するため、並列に配置された複数の遅延を備えたことを特徴とする請求項６３に記載のデータ入力装置。
【請求項６５】
前記第２ドメインクロス部が、
前記第１ドメインクロス部から出力されるデータの数と、前記データ整列部によって出力されるデータの数を共にラッチするため、それに対応する数のラッチを備えたことを特徴とする請求項６４に記載のデータ入力装置。
【請求項６６】
Ｎビットのデータをプリフェッチするための半導体メモリ装置の駆動方法において、
外部から順次に入力されるＮビットのデータのうち、予定されたビット数分だけを第１並列データとして整列するステップと、
前記第１並列データをラッチして第２並列データとして再整列するステップと、
外部から順次に入力されるＮビットのデータのうち、予定された前記ビット数によって整列されたデータ以外の残りのデータを並列の第３並列データとして整列するステップと、
前記第２並列データ及び前記第３並列データを用いて、Ｎビットの並列データとして整列するステップと
を備えたことを特徴とする半導体メモリ装置の駆動方法。
【請求項６７】
前記第１並列データとして整列するステップが、
前記外部から順次に入力されるＮビットのデータを順次にラッチし、２列のデータ列として整列するステップと、
前記２列のデータ列のうち、予定された前記ビット数に対応するデータを前記第１並列データとして整列するステップと
を備えたことを特徴とする請求項６６に記載の半導体メモリ装置の駆動方法。
【請求項６８】
第１並列データとして整列するステップが、
前記外部から順次に入力されるＮビットのデータの入力に対応して遷移されるデータストローブ信号に対応して整列することを特徴とする請求項６７に記載の半導体メモリ装置の駆動方法。
【請求項６９】
前記第２並列データとして再整列するステップが、
システムクロックに同期された制御信号を用いて整列することを特徴とする請求項６８に記載の半導体メモリ装置の駆動方法。
【請求項７０】
Ｎビットの並列データとして整列するステップが、
システムクロックに同期された制御信号を用いて整列することを特徴とする請求項６９に記載の半導体メモリ装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に入力データをプリフェッチする半導体メモリ素子のデータ入力装置に関するものである。
【背景技術】
【０００２】
現在、半導体メモリのデータの処理能力を増加させるため、内部的にプリフェッチ動作（Ｐｒｅ−ｆｅｔｃｈ  Ｏｐｅｒａｔｉｏｎ）を行うメモリが発売されている。
【０００３】
通常、プリフェッチ動作は、クロックの立ち上りエッジと立ち下がりエッジの各部分にデータが同期化されることを特徴とするＤＲＡＭで用いられるデータ伝送方法である。このプリフェッチ動作は、２ビット単位でプリフェッチ動作を行うＤＤＲ  ＳＤＲＡＭ、４ビット単位でプリフェッチ動作を行うＤＤＲ２  ＳＤＲＡＭ、８ビット単位でプリフェッチ動作を行うＤＤＲ３  ＳＤＲＡＭのように、徐々に複数のデータビットをプリフェッチするものへと発展している。
【０００４】
このような製品で、外部から入力されるデータの内部的な伝送方法において、プリフェッチされるデータのビット数が変わることにより、異なった構造を有する。これに関しては、図面を参照に具体的に説明することにする。
【０００５】
図１は、２ビットプリフェッチを行う一般的なＤＤＲ  ＳＤＲＡＭのデータ入力装置のブロック構成図である。
【０００６】
同図に示すように、通常のＤＤＲ  ＳＤＲＡＭのデータ入力装置は、外部データＤＱを受信するためのバッファ手段１０と、データストローブ信号ＤＱＳとクロックＣＬＫを受信して複数の同期化信号ＤＳＲＰ，ＤＳＦＰ，ＤＳＴＲＯＢを生成する同期化制御手段２０と、バッファ部１０の出力データＤＩＮを複数の同期化信号ＤＳＲＰ，ＤＳＦＰ，ＤＳＴＲＯＢに同期させて並列形態の整列データＤＩＯ_０Ｒ，ＤＩＯ_０Ｆとして出力するための同期化手段３０とを備える。
【０００７】
そして、バッファ手段１０は、外部データＤＱを受信するためのバッファ１１と、バッファ１１の出力信号を所定時間遅延させるための遅延部１４とを備える。
【０００８】
同期化制御手段２０は、データストローブ信号ＤＱＳと基準電圧ＶＲＥＦを受信するためのバッファ２１と、バッファ２１の出力信号を第１及び第２同期化信号ＤＳＲＰ，ＤＳＦＰに出力するためのドライバー２２と、クロックＣＬＫと反転されたクロック／ＣＬＫを受信するためのバッファ２４と、バッファ２４の出力信号をドライブするためのドライバー２５と、ドライバー２５の出力信号ＩＣＬＫと駆動信号ＥＮを受信して第３同期化信号ＤＳＴＲＯＢを出力するための信号生成部２６とを備える。
【０００９】
ここで、信号生成部２６の第３同期化信号ＤＳＴＲＯＢは、内部クロックＩＣＬＫと駆動信号ＥＮの論理和によってアクティブになるが、ＤＤＲ  ＳＤＲＡＭの場合、２ビットデータが全て入力された後の外部クロックＣＬＫに同期されることが一般的である。したがって、駆動信号ＥＮは、書き込みコマンドによって同期される回路から出力されることを特徴とする。
【００１０】
そして、同期化手段３０は、第１及び第２同期化信号ＤＳＲＰ，ＤＳＦＰに応答し、バッファ手段１０の出力データＤＩＮを整列するための整列部３２と、整列部３２の出力信号Ｆ０_Ｒ，Ｆ０_Ｆを第３同期化信号ＤＳＴＲＯＢに同期させ、整列データＤＩＯ_０Ｒ，ＤＩＯ_０Ｆとして出力するためのドメインクロシング部３６を備える。
【００１１】
整列部３２は、第１同期化信号ＤＳＲＰに応答し、バッファ手段１０の出力データＤＩＮをラッチするための第１ラッチ３３と、第２同期化信号ＤＳＦＰに応答し、第１ラッチ３３の出力信号Ｒ０_Ｒとバッファ手段１０の出力データＤＩＮをそれぞれラッチするための第２ラッチ３４及び第３ラッチ３５を備える。
【００１２】
ドメインクロシング部３６は、第３同期化信号ＤＳＴＲＯＢに同期され、整列部３２の出力データＦ０_Ｒ，Ｆ０_Ｆをラッチし、整列データＤＩＯ_０Ｒ，ＤＩＯ_０Ｆに出力するための第４及び第５ラッチ３７，３８を備える。
【００１３】
図２は、図１に示した通常のＤＤＲ  ＳＤＲＡＭの動作タイミング図であり、これを参照に動作を説明することにする。
【００１４】
同図に示すように、データストローブ信号ＤＱＳの立ち上りエッジ及び立ち下がりエッジに同期されたデータが印加される。この時、印加されるデータを区分するため、同期されるエッジによってＲ又はＦを付加し、入力された順に応じて番号を与える。例えば、１番目のクロックＣＬＫを基準にデータストローブ信号ＤＱＳが「Ｈ」に遷移すると、この時、外部データＤＱに有効な入力が印加されるが、このデータを０Ｒであると表記する。これは、０番目の立ち上がりデータであるという意味である。また、データストローブ信号ＤＱＳが「Ｌ」に遷移する時、外部データＤＱに有効なデータが入力されるが、これを０番目の立ち下りデータという意味で０Ｆと示す。
【００１５】
まず、バッファ手段１０は、外部から入力されるデータＤＱをバッファ１１及び遅延部１４を介して内部電圧レベルの内部データＤＩＮとして出力する。
【００１６】
そして、同期化制御手段２０は、データストローブ信号ＤＱＳと基準電圧ＶＲＥＦを受信するバッファ２１とドライバー２２を介してデータストローブ信号ＤＱＳの立ち上りエッジ及び立ち下がりエッジに同期されてアクティブになる第１及び第２同期化信号ＤＳＲＰ，ＤＳＦＰを出力する。
【００１７】
次に、整列部３２内の第１ラッチ３３は、第１同期化信号ＤＳＲＰに応答して内部データＤＩＮをラッチする。次に、第２ラッチ３４は、第２同期化信号ＤＳＦＰに応答して第１ラッチ３３に保存されたデータを保存し、第３ラッチ３５は、アクティブになる第２同期化信号ＤＳＦＰに応答し、この時、印加される内部データＤＩＮを保存する。
【００１８】
すなわち、順次印加された外部データ０Ｒ及び０Ｆが整列部３２内の第２及び第３ラッチ３４，３５に保存され、並列形態に整列されるものである。
【００１９】
一方、同期化制御手段２０は、駆動信号ＥＮのアクティブの際、内部クロックＩＣＬＫに同期された第３同期化信号ＤＳＴＲＯＢを出力する。この時、駆動信号ＥＮは、クロックＣＬＫの１番目の立ち下がりエッジにアクティブになり、次の２番目の立ち下がりエッジで非アクティブになる特徴を有する。
【００２０】
次に、ドメインクロシング部３６内の第４及び第５ラッチ３７，３８は、第３同期化信号ＤＳＴＲＯＢに同期され、整列部３２の出力データＦ０_Ｒ，Ｆ０_Ｆをラッチした後、これを整列データＤＩＯ_０Ｒ，ＤＩＯ_０Ｆとして出力する。
【００２１】
この時、第３同期化信号ＤＳＴＲＯＢは、クロックＣＬＫに同期された信号であるので、ドメインクロシング部３６の整列データがクロックＣＬＫに同期されるのである。
【００２２】
参考に、ドメインクロシングとは、１つの領域から他の領域への転換を意味するもので、前述したように同期式メモリでは、駆動の基準となる信号の転換を意味する。例えば、外部から印加されるデータは、データストローブ信号ＤＱＳに同期されて駆動されるが、ドメインクロシング部３６の整列データＤＩＯ_０Ｒ，ＤＩＯ_０Ｆは、クロックＣＬＫに同期されて駆動される。実際に、その後、ＤＲＡＭからデータを保存するセルまでの領域は、全てクロックＣＬＫに同期されて駆動されるので、この過程は必須過程であるといえる。このように、駆動させる信号の変換をなす部分が前述したドメインクロシング部３６である。
【００２３】
図３は、４ビットのデータをプリフェッチするＤＤＲ２  ＳＤＲＡＭのデータ入力装置のブロック構成図である。
【００２４】
同図に示すように、ＤＤＲ２  ＳＤＲＡＭのデータ入力装置は、バッファ手段４０と同期化制御手段５０と同期化手段６０とを備えるが、これは、図１に示したＤＤＲ  ＳＤＲＡＭと同じブロック構成であることが分かる。
【００２５】
ただし、同期化手段６０内に備えられたラッチは１１個で、ＤＤＲ  ＳＤＲＡＭに比べて多くの数を備えるという点だけが異なる。このように、より多くのラッチを備える理由は、データストローブ信号ＤＱＳの立ち上りエッジ及び立ち下がりエッジに同期されて印加される４ビットのデータが全て整列部内のラッチに保存された後に第３同期化信号ＤＳＴＲＯＢが生成されるからである。
【００２６】
図４は、図３に示した一般的なのＤＤＲ２  ＳＤＲＡＭの動作タイミング図であり、これを参照に動作を簡単に説明することにする。
【００２７】
同図に示すように、まずバッファ手段４０は、外部から入力されるデータＤＱを内部電圧レベルの内部データＤＩＮとして出力する。
【００２８】
そして、同期化制御手段５０は、データストローブ信号ＤＱＳと基準電圧ＶＲＥＦを受信するバッファとドライバーを介してデータストローブ信号ＤＱＳの立ち上りエッジ及び立ち下がりエッジに同期されてアクティブになる第１及び第２同期化信号ＤＳＲＰ，ＤＳＦＰを順次に２回アクティブにする。
【００２９】
次に、整列部６２は、順次にアクティブになる第１同期化信号ＤＳＲＰ及び第２同期化信号ＤＳＦＰに応答して順次印加された４ビットの内部データ０Ｒ，０Ｆ，１Ｒ及び１Ｆを２ビットの並列形態に整列する。
【００３０】
一方、同期化制御手段５０は、駆動信号ＥＮ２がアクティブになる際、クロックＣＬＫに同期された第３同期化信号ＤＳＴＲＯＢを出力する。
【００３１】
次に、ドメインクロシング部６６は、第３同期化信号ＤＳＴＲＯＢに同期され、整列部６２の出力データを保存した後、これを整列データＤＩＯ_０Ｒ，ＤＩＯ_０Ｆ，ＤＩＯ_１Ｒ，ＤＩＯ_１Ｆとして出力する。
【００３２】
したがって、順次印加された４ビットの外部データ０Ｒ，０Ｆ，１Ｒ，１Ｆは、ＤＤＲ２  ＳＤＲＡＭのデータ入力装置によりプリフェッチされ、並列形態の４ビット整列データＤＩＯ_０Ｒ，ＤＩＯ_０Ｆ，ＤＩＯ_１Ｒ，ＤＩＯ_１Ｆとして出力される。
【００３３】
図５は、プリフェッチされるデータのビット数が８ビットに拡張されたことによる半導体メモリ素子のデータ入力装置のブロック構成図である。
【００３４】
同図に示すように、８ビットプリフェッチを行う半導体メモリ素子のデータ入力装置は、２ビット及び４ビットプリフェッチを行う入力装置と同じブロック構成を有し、同期化手段９０内に、さらに多くのラッチを備える。
【００３５】
簡単に説明すると、同期化手段９０は、印加される内部データＤＩＮを２ビットの並列形態に整列するための整列部９２，９４と、第３同期化信号ＤＳＴＲＯＢに応答して整列部９２，９４の出力データを保存して整列データＤＩＯ_０Ｒ，ＤＩＯ_０Ｆ，ＤＩＯ_１Ｒ，ＤＩＯ_１Ｆ，ＤＩＯ_２Ｒ，ＤＩＯ_２Ｆ，ＤＩＯ_３Ｒ，ＤＩＯ_３Ｆとして出力するためのドメインクロシング部９６を備える。
【００３６】
そして整列部９２，９４は、第１及び第２同期化信号ＤＳＲＰ，ＤＳＦＰに応答して印加される内部データＤＩＮを２ビットの並列形態に保存するためのラッチ部９２と、ラッチ部９２の各出力データを所定時間遅延させて出力するための遅延部９４とを備える。
【００３７】
ここで、遅延部９４は、クロックＣＬＫとデータストローブ信号ＤＱＳとの間の時間差によるドメインクロシングマージンを確保するための遅延を付加するためのもので、先に言及されたＤＤＲ及びＤＤＲ２  ＳＤＲＡＭでは、省略されて表現されたものである。参考に、クロックＣＬＫとデータストローブ信号ＤＱＳとの間の差は、スペック上でｔＤＱＳＳと定義される。
【００３８】
一方、整列部９２内に必要なラッチの数は、データストローブ信号ＤＱＳの立ち上りエッジ及び立ち下がりエッジに同期され印加されたデータを２ビット単位に並列保存するために必要な数であって、合計１５のラッチを備える。
【００３９】
また、ドメインクロシング部９６は、プリフェッチされるデータのビット だけ必要とするので、合計８のラッチが備えられる。
【００４０】
動作を説明すれば、８ビットプリフェッチを行う入力装置は、接続して印加された８ビットの外部データ０Ｒ，０Ｆ，１Ｒ，１Ｆ，２Ｒ，２Ｆ，３Ｒ，３Ｆを並列形態の８ビット整列データＤＩＯ_０Ｒ，ＤＩＯ_０Ｆ，ＤＩＯ_１Ｒ，ＤＩＯ_１Ｆ，ＤＩＯ_２Ｒ，ＤＩＯ_２Ｆ，ＤＩＯ_３Ｒ，ＤＩＯ_３Ｆとして出力する。
【００４１】
８ビットプリフェッチを行う入力装置は、第１〜第３同期化信号がアクティブになる回数及び時点だけが異なり、先に言及した２ビット及び４ビットプリフェッチ方式と同じ駆動方式を有する。例えば、整列部９２，９４のラッチを駆動するための第１及び第２同期化信号ＤＳＲＰ，ＤＳＦＰは、順次に４回ずつアクティブになり、第３同期化信号ＤＳＴＲＯＢは、８番目の外部データが印加された後にアクティブになる。
【特許文献１】特開平１１−７７６４
【発明の開示】
【発明が解決しようとする課題】
【００４２】
しかしながら、このように２列に直列接続された複数のラッチを具備してプリフェッチするための全てのビットのデータを２列に整列した後、これを一度に並列に整列する従来の技術を用いた場合、必要とされるラッチの数はプリフェッチされるデータのビット数に比例して増加する。例えば、Ｎビットのデータをプリフェッチする場合、Ｎビットのデータを全て、２列形態に整列するため、２Ｎ-１個のラッチを必要とし、これを再びＮ列形態に整列するためにＮ個のラッチを必要とする。したがって、プリフェッチされるデータが増加するにつれてラッチ数も増加するので、半導体メモリ素子の面積が増加し、面積の増加は価格の上昇要因となるという問題を有する。
【００４３】
本発明は、上記のような従来の技術の問題を解決するためになされたものであって、その目的は、プリフェッチされるビット数の増加時にもこれを狭い面積で具現できる半導体メモリ素子のデータ入力装置を提供することにある。
【課題を解決するための手段】
【００４４】
上記の技術的課題を達成するために、本願において以下に示す半導体メモリ素子のデータ入力装置並びに半導体メモリ装置の駆動方法の発明を提供する。
【００４５】
本願第１の発明は、Ｎビットのプリフェッチを行う半導体メモリ素子のデータ入力装置において、外部データが同期されるデータストローブ信号及び前記半導体メモリ素子の駆動信号であるクロックを受信して複数の制御信号を生成する制御信号生成手段と、１ビット単位で受信する内部データを並列形態に整理する３回以上の過程を経てＮ列形態の整列データとして出力するための同期化手段と、を備え、前記Ｎは、２以上の定数であることを特徴とする半導体メモリ素子のデータ入力装置を提供する。
【００４６】
本願第２の発明は、前記同期化手段が、１ビット単位で受信されるＮ／２ビットの内部データを前記複数の制御信号に応答して２ビット単位の並列形態に整列した後、これをＮ／２ビット単位の並列形態に整列し、これをまたＮビット単位の並列形態に整列し、前記Ｎビットの整列データとして出力することを特徴とする前記第一の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００４７】
本願第３の発明は、前記同期化手段が、１ビット単位で印加される前記内部データを第１及び第２制御信号に同期させ、２ビット単位の並列形態に整列するための第１同期化部と、第３制御信号に応答して、前記第１同期化部の出力信号をＮ／２列形態のデータとして保存して出力するための第２同期化部と、第４制御信号に応答して、第１及び第２同期化部の出力データを並列形態のＮ列形態の整列データとして出力するための第３同期化部と、を備えたことを特徴とする前記第２の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００４８】
本願第４の発明は、前記第１同期化部が、順次にアクティブになる前記第１及び第２制御信号に応答して、入力されたデータを２列形態に保存し、第１〜第Ｎ／２出力データとして出力するためのラッチ部と、前記ラッチ部の第１〜第Ｎ／２出力データに遅延を与えるためのマージン確保部とを備えたことを特徴とする前記第４の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００４９】
本願第５の発明は、前記ラッチ部が、２列に直列配置され、それぞれ前記第１又は第２制御信号に応答して、前端の出力データを保存するＮ-１個のラッチを備え、各列の最初のラッチは、前記内部データ入力とするそれぞれ異なった制御信号を受信することを特徴とする前記第４の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００５０】
本願第６の発明は、前記マージン確保部が、前記整列部の前記第１〜第Ｎ／２出力データに所定の遅延時間を与えて出力するための第１〜第Ｎ／２遅延部を備えたことを特徴とする前記第５の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００５１】
本願第７の発明は、前記第２同期化部が、前記第３制御信号に同期され、前記第１〜第Ｎ／２出力データをそれぞれ保存するためのＮ／２個のラッチを備えたことを特徴とする請求項６に記載の半導体メモリ素子のデータ入力装置を提供する。
【００５２】
本願第８の発明は、前記第３同期化部が、前記第４制御信号に同期され、前記第１〜第Ｎ／２出力データと前記第２同期化部のＮ／２個の出力データをそれぞれ保存するためのＮ個のラッチを備えたことを特徴とする前記第７の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００５３】
本願第９の発明は、前記ラッチが、Ｄフリップフロップ又はエッジトリガ回路であることを特徴とする前記第８の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００５４】
本願第１０の発明は、前記第１〜第Ｎ／２遅延部が、入力データに対し、独立的な遅延時間の付与が可能であることを特徴とする前記第９の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００５５】
本願第１１の発明は、前記遅延部が、直列に接続された複数のインバータによって実現されることを特徴とする前記第１０の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００５６】
本願第１２の発明は、前記遅延部が、抵抗とキャパシタを備えたことを特徴とする前記第１０の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００５７】
本願第１３の発明は、前記データストローブ信号に同期され、１ビット単位で印加される外部データが印加され、前記内部データとして出力するためのバッファ手段をさらに備えたことを特徴とする前記第１２の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００５８】
本願第１４の発明は、前記制御信号生成手段が、前記データストローブ信号の立ち上りエッジ及び立ち下がりエッジに同期された第１及び第２整列制御信号を生成する整列制御信号生成部と、第１及び第２駆動信号がアクティブになる際、クロックに同期され、第１及び第２ドメインクロシング制御信号をアクティブにするためのドメインクロシング制御信号生成部を備たことを特徴とする前記第１から第９の発明のいずれかに記載の半導体メモリ素子のデータ入力装置を提供する。
【００５９】
本願第１５の発明は、前記ドメインクロシング制御信号生成部が、前記クロック及び反転されたクロックを受信して、内部クロックを生成するための入力部と、前記第１又は第２駆動信号のうち、いずれか及び前記内部クロックを入力として、前記第１又は第２ドメインクロシング制御信号を生成する第１及び第２信号生成部を備えたことを特徴とする前記第１４の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００６０】
本願第１６の発明は、前記第１及び第２信号生成部が、前記該当駆動信号と前記内部クロックの論理和を介して前記該当ドメインクロシング制御信号を生成することを特徴とする前記第１５の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００６１】
本願第１７の発明は、前記入力部が、前記クロック及び反転されたクロックを入力とするバッファと、前記バッファの出力信号を前記内部クロックにドライブするためのドライバーを生成することを特徴とする前記第１６の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００６２】
本願第１８の発明は、前記整列制御信号生成部が、前記データストローブ信号と反転されたデータストローブ信号を入力とするバッファと、前記バッファの出力信号を前記第１及び第２整列制御信号として出力するためのドライバーを備えたことを特徴とする前記第１７の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００６３】
本願第１９の発明は、内部データが同期されるデータストローブ信号と半導体メモリ素子の駆動信号であるクロックを受信して、複数の整列制御信号とドメインクロシング制御信号を生成するための制御信号生成手段と、１ビット単位で印加されるＮビットの前記内部データを前記複数の整列制御信号を同期させ、２回以上の並列形態への整列を行う整列同期化手段と、前記整列同期化手段の出力データを前記ドメインクロシング制御信号に同期させ、Ｎ列形態の整列データとして出力するためのドメインクロシング手段と、を備え、前記Ｎが、２以上の定数であることを特徴とする半導体メモリ素子のデータ入力装置を提供する。
【００６４】
本願第２０の発明は、前記制御信号生成手段が、前記データストローブ信号の立ち上りエッジ及び立ち下がりエッジに同期された複数の整列制御信号を生成する整列制御信号生成部と、駆動信号がアクティブになる際、にクロックに同期されたドメインクロシング制御信号を生成するドメインクロシング制御信号生成部とを備えたことを特徴とする前記第１９の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００６５】
本願第２１の発明は、前記駆動信号が、Ｎ番目の内部データが印加される際にアクティブになることを特徴とする前記第２０の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００６６】
本願第２２の発明は、前記ドメインクロシング手段が、前記ドメインクロシング制御信号に同期され、前記整列同期化手段の出力データをそれぞれ保存するためのＮ個のラッチを並列形態に備えたことを特徴とする前記第２１の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００６７】
本願第２３の発明は、前記整列同期化手段が、前記複数の整列制御信号のうち、１つ以上の信号に同期させ、該当入力データの列を増加させて整列するための複数のラッチ部と、前記複数のラッチ部の出力データのうち、選択的に遅延時間を与えるためのマージン確保部と、を備えたことを特徴とする前記第２２の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００６８】
本願第２４の発明は、前記ドメインクロシング手段のうち、ラッチ及び前記複数のラッチ部が、Ｄフリップフロップ又はエッジトリガ回路を備えたことを特徴とする前記第２３の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００６９】
本願第２５の発明は、前記マージン確保部が、該当入力データに互いに異なる遅延時間の付加が可能な複数の遅延部を備えたことを特徴とする前記第２４の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００７０】
本願第２６の発明は、前記データストローブ信号に同期され、１ビット単位で印加される外部データを受信して前記内部データとして出力するためのバッファ手段をさらに備えたことを特徴とする前記第２５の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００７１】
本願第２７の発明は、前記整列同期化手段が、１ビット単位で印加される前記内部データを第１及び第２整列制御信号に同期させ、２ビット単位の並列形態に整列する第１整列部と、第３整列制御信号に応答し、前記第１整列部の出力信号を並列の４列形態のデータとして保存し出力するための第２整列部とを備えたことを特徴とする前記第２１の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００７２】
本願第２８の発明は、前記第１整列部が、順次にアクティブになる前記第１及び第２整列制御信号に応答し、前記内部データを２列形態に保存し、第１〜第４出力データとして出力するためのラッチ部と、前記ラッチ部の第１〜第４出力データに遅延を与えるためのマージン確保部を備えたことを特徴とする前記第２７の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００７３】
本願第２９の発明は、前記ラッチ部が、２列に直列配置され、それぞれ前記第１又は第２整列制御信号に応答し、前端の出力データを保存する７つのラッチを備え、各列の最初のラッチが、前記内部データを入力とするそれぞれ異なった整列制御信号で同期されることを特徴とする前記第２８の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００７４】
本願第３０の発明は、前記マージン確保部が、前記ラッチ部の前記第１〜第４出力データに所定の遅延時間を与えて出力するための第１〜第４遅延部を備えたことを特徴とする前記第２９の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００７５】
本願第３１の発明は、前記第２整列部が、前記第３整列制御信号に同期され、前記第１〜第４出力データをそれぞれ保存するための４つのラッチを備えたことを特徴とする前記第３０の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００７６】
本願第３２の発明は、前記ドメインクロシング手段が、前記ドメインクロシング制御信号に同期され、前記第１〜第４出力データと前記第２整列部に保存された４ビットデータをそれぞれ保存するための８つのラッチを備えたことを特徴とする前記第２７から第３１の発明のいずれかに記載の半導体メモリ素子のデータ入力装置を提供する。
【００７７】
本願第３３の発明は、前記ラッチが、Ｄフリップフロップ又はエッジトリガ回路であることを特徴とする前記第３２の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００７８】
本願第３４の発明は、前記第１〜第４遅延部が、該当入力データに対し、独立的な遅延時間の付加が可能であることを特徴とする前記第３３の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００７９】
本願第３５の発明は、前記遅延部が、直列に接続された複数のインバータによって実現されることを特徴とする前記第３４の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００８０】
本願第３６の発明は、前記遅延部が、抵抗とキャパシタを備えたことを特徴とする前記第３４の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００８１】
本願第３７の発明は、前記データストローブ信号に同期され、１ビット単位で印加される外部データを受信して前記内部データとして出力するためのバッファ手段をさらに備えたことを特徴とする前記第３６の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００８２】
本願第３８の発明は、外部データが同期されるデータストローブ信号と、半導体メモリ素子の駆動信号であるクロックを受信して第１及び第２整列制御信号と複数のドメインクロシング制御信号を生成するための制御信号生成手段と、１ビット単位で印加される内部データを前記第１及び第２整列制御信号に同期させて２列形態の並列データとして整列するための整列同期化手段と、前記整列同期化手段の並列データを前記複数のドメインクロシング制御信号に同期させて２回以上の並列整列を行い、Ｎ列形態の整列データとして出力するためのドメインクロシング手段とを備え、前記Ｎが、２以上の定数であることを特徴とする半導体メモリ素子のデータ入力装置を提供する。
【００８３】
本願第３９の発明は、前記制御信号生成手段が、前記データストローブ信号の立ち上りエッジ及び立ち下がりエッジに同期された前記第１及び第２整列制御信号を生成するための整列制御信号生成部と、複数の駆動信号がアクティブになる際、のクロックに同期され、該当ドメインクロシング制御信号をアクティブにするためのドメインクロシング制御信号生成部と、を備えたことを特徴とする前記第３８の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００８４】
本願第４０の発明は、前記ドメインクロシング制御信号生成部が、前記クロック及び反転されたクロックを受信して内部クロックを生成するための入力部と、前記駆動信号のうち、いずれか及び前記内部クロックを入力として前記該当ドメインクロシング制御信号を生成するための複数の信号生成部を備えたことを特徴とする前記第３９の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００８５】
本願第４１の発明は、前記信号生成部が、該当駆動信号と前記内部クロックとの論理和を介して前記該当ドメインクロシング制御信号を生成することを特徴とする前記第４０の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００８６】
本願第４２の発明は、前記入力部が、前記クロックと反転されたクロックとを入力とするバッファと、前記バッファの出力信号を前記内部クロックとしてドライブするためのドライバーを生成することを特徴とする前記第４１の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００８７】
本願第４３の発明は、前記整列制御信号生成部が、前記データストローブ信号及び反転されたデータストローブ信号を入力とするバッファと、前記バッファの出力信号を前記第１及び第２整列制御信号として出力するためのドライバーを備えたことを特徴とする前記第３９から第４１の発明のいずれかに記載の半導体メモリ素子のデータ入力装置を提供する。
【００８８】
本願第４４の発明は、前記整列同期化手段と、順次にアクティブになる前記第１及び第２整列制御信号に応答し、前記内部データを２ビットの並列形態に保存するためのラッチ部と、前記ラッチ部の出力データに遅延を与えるためのマージン確保部とを備えたことを特徴とする前記第４３の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００８９】
本願第４５の発明は、前記ラッチ部が、２列に直列配置され、それぞれ前記第１又は第２整列制御信号に応答し、前端の出力データを保存するための複数のラッチを備え、各列の最初のラッチが、前記内部データを入力とするそれぞれ異なる整列制御信号を受信することを特徴とする前記第４４の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００９０】
本願第４６の発明は、前記ラッチ部が、前記第１整列制御信号のエッジに同期され、前記内部データを保存するための第１ラッチと、前記第２整列制御信号のエッジに同期され、第１ラッチのデータを保存して第１並列データとして出力するための第２ラッチと、前記第２整列制御信号のエッジに同期され、前記内部データを保存して第２並列データとして出力するための第３ラッチと、前記第１整列制御信号のエッジに同期され、前記第２ラッチのデータを保存するための第４ラッチと、前記第１整列制御信号のエッジに同期され、前記第３ラッチのデータを保存するための第５ラッチと、前記第２整列制御信号のエッジに同期され、前記第４ラッチのデータを保存して第３並列データとして出力するための第６ラッチと、前記第２整列制御信号のエッジに同期され、前記第５ラッチのデータを保存して第４並列データとして出力するための第７ラッチとを備えたことを特徴とする前記第４５の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００９１】
本願第４７の発明は、前記マージン確保部が、複数のインバータを具備し、各入力信号に対して独立的な遅延の付加が可能な複数の遅延部を備えたことを特徴とする前記第４５の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００９２】
本願第４８の発明は、前記マージン確保部が、抵抗とキャパシタを具備し、各入力信号に対して独立的な遅延の付加が可能な複数の遅延部を備えたことを特徴とする前記第４５の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００９３】
本願第４９の発明は、前記ドメインクロシング手段が、前記整列同期化手段の複数ビットの出力データを前記該当ドメインクロシング制御信号に応答して並列形態に保存するための複数のフリードメインクロシング部と、前記複数のフリードメインクロシング部の各出力データを前記該当ドメインクロシング制御信号に応答して前記Ｎ列形態の整列データとして出力するためのメインドメインクロシング部とを備えたことを特徴とする前記第４５の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００９４】
本願第５０の発明は、前記フリードメインクロシング部が、前記該当ドメインクロシング制御信号に応答して前記整列同期化手段の出力データを４列形態のデータとして保存して出力することを特徴とする前記第４９の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００９５】
本願第５１の発明は、前記メインドメインクロシング部が、並列に配置されて前記該当ドメインクロシング制御信号に応答して該当入力信号を保存して前記整列データとして出力するためのＮ個のラッチを備えたことを特徴とする前記第５０の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００９６】
本願第５２の発明は、前記フリードメインクロシング部が、並列に配置されて前記該当ドメインクロシング制御信号に応答し、前記整列同期化手段の出力データを保存するための４つのラッチを備えたことを特徴とする前記第５１の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００９７】
本願第５３の発明は、前記ラッチが、Ｄフリップフロップ又はエッジトリガ回路によって実現されることを特徴とする前記第５２の発明に記載の半導体メモリ素子のデータ入力装置を提供する。
【００９８】
本願第５４の発明は、Ｎビットのデータをプリフェッチするための半導体メモリ装置の入力装置において、データストローブ信号に同期されて生成された第１制御信号に応答し、順次に入力されるＮビットのデータのうち、予定されたデータを整列して出力するための第１整列部と、システムクロックに同期されて生成された第２制御信号に応答し、第１整列部によって出力されたデータをラッチするためのラッチ部と、前記システムクロックに同期されて生成された第３制御信号に応答して前記第１整列部の出力及び前記ラッチ部の出力を用いてＮビットの並列データとして整列するための第２整列部とを備えたことを特徴とする半導体メモリ装置の入力装置を提供する。
【００９９】
本願第５５の発明は、前記第２制御信号が、前記第１整列部に予定された前記のデータが全て入力される後にアクティブになるイネーブル信号に応答してアクティブになり、前記第３制御信号が、前記Ｎビットのデータのうち、Ｎ番目のデータが入力された時にアクティブになるイネーブル信号に応答してアクティブになることを特徴とする前記第５４の発明に記載の半導体メモリ装置の入力装置を提供する。
【０１００】
本願第５６の発明は、Ｎビットのデータをプリフェッチするためのデータ入力装置において、外部から順次に入力されるＮビットのデータのうち、予定されたビット数の分だけを整列して次の端へと出力するためのデータ整列部と、前記データ整列部によって出力されるデータを第１ドメインクロシング制御信号に応答して同期させるための第１ドメインクロス部と、ラッチ部によってラッチされて出力されたデータとデータ整列部とによって整列されて出力されるデータを第２ドメインクロシング制御信号に同期されたＮビットの並列データとして出力するための第２ドメインクロス部とを備えたことを特徴とするデータ入力装置を提供する。
【０１０１】
本願第５７の発明は、入力されるシステムクロックを用いて順次にアクティブになる前記第１ドメインクロシング制御信号及び前記第２ドメインクロシング制御信号を生成するドメインクロシング制御信号生成部をさらに備えたことを特徴とする前記第５６の発明に記載のデータ入力装置を提供する。
【０１０２】
本願第５８の発明は、前記外部からＮビットのデータが順次入力されるタイミングに対応して遷移されるデータストローブ信号を用いて、第１及び第２データ整列制御信号を生成するデータ整列制御信号生成部をさらに備え、前記データ整列部が、前記第１及び第２データ整列制御信号に応答してデータ整列を行うことを特徴とする前記第５７の発明に記載のデータ入力装置を提供する。
【０１０３】
本願第５９の発明は、前記ドメインクロシング制御信号生成部が、前記システムクロックに同期された内部クロックを生成する内部クロック生成部と、前記内部クロック及び第１イネーブル信号に応答し、前記第１ドメインクロシング制御信号を生成する第１制御信号生成部と、前記内部クロック及び第２イネーブル信号に応答し前記第２ドメインクロシング制御信号を生成する第２制御信号生成部と、を備えたことを特徴とする前記第５８の発明に記載のデータ入力装置を提供する。
【０１０４】
本願第６０の発明は、前記第１イネーブル信号が、前記外部から順次に入力されるＮビットのデータのうち、予定されたビット数の分だけが入力された時に対応してイネーブルされることを特徴とする前記第５９の発明に記載のデータ入力装置を提供する。
【０１０５】
本願第６１の発明は、前記第１イネーブル信号が、前記外部から順次に入力されるＮビットのデータが全て入力された時に対応してイネーブルされることを特徴とする前記第６０の発明に記載のデータ入力装置を提供する。
【０１０６】
本願第６２の発明は、前記データ整列部が、前記外部から順次に入力されるＮビットのデータのうち、予定されたビット数の分だけを２列のデータラインに配置するための第１整列部と、前記第１整列部によってラッチされた２列のデータを予定されたデータビット数の分だけの並列データとして整列するための第２整列部と、を備えたことを特徴とする前記第６１の発明に記載のデータ入力装置を提供する。
【０１０７】
本願第６３の発明は、前記第１ドメインクロス部が、前記第２整列部から出力されるデータをラッチするために、それに対応する数のラッチを備えたことを特徴とする前記第６２の発明に記載のデータ入力装置を提供する。
【０１０８】
本願第６４の発明は、前記第２整列部が、前記第１整列部によってラッチされた２列のデータを予定された前記データビット数の分だけの並列データとして出力するため、並列に配置された複数の遅延を備えたことを特徴とする前記第６３の発明に記載のデータ入力装置を提供する。
【０１０９】
本願第６５の発明は、前記第２ドメインクロス部が、前記第１ドメインクロス部から出力されるデータの数と、前記データ整列部によって出力されるデータの数を共にラッチするため、それに対応する数のラッチを備えたことを特徴とする前記第６４の発明に記載のデータ入力装置を提供する。
【０１１０】
本願第６６の発明は、Ｎビットのデータをプリフェッチするための半導体メモリ装置の駆動方法において、外部から順次に入力されるＮビットのデータのうち、予定されたビット数分だけを第１並列データとして整列するステップと、前記第１並列データをラッチして第２並列データとして再整列するステップと、外部から順次に入力されるＮビットのデータのうち、予定された前記ビット数によって整列されたデータ以外の残りのデータを並列の第３並列データとして整列するステップと、前記第２並列データ及び前記第３並列データを用いて、Ｎビットの並列データとして整列するステップと、を備えたことを特徴とする半導体メモリ装置の駆動方法を提供する。
【０１１１】
本願第６７の発明は、前記第１並列データとして整列するステップが、前記外部から順次に入力されるＮビットのデータを順次にラッチし、２列のデータ列として整列するステップと、前記２列のデータ列のうち、予定された前記ビット数に対応するデータを前記第１並列データとして整列するステップとを備えたことを特徴とする前記第６６の発明に記載の半導体メモリ装置の駆動方法を提供する。
【０１１２】
本願第６８の発明は、第１並列データとして整列するステップが、前記外部から順次に入力されるＮビットのデータの入力に対応して遷移されるデータストローブ信号に対応して整列することを特徴とする前記第６７の発明に記載の半導体メモリ装置の駆動方法を提供する。
【０１１３】
本願第６９の発明は、前記第２並列データとして再整列するステップが、システムクロックに同期された制御信号を用いて整列することを特徴とする前記第６８の発明に記載の半導体メモリ装置の駆動方法を提供する。
【０１１４】
本願第７０の発明は、Ｎビットの並列データとして整列するステップが、システムクロックに同期された制御信号を用いて整列することを特徴とする前記第６９の発明に記載の半導体メモリ装置の駆動方法を提供する。
【発明の効果】
【０１１５】
本発明は、複数のビットのデータをプリフェッチすることにおいて、３回以上の段階を経て並列形態に整列するので、具現面積を低減させることができる。
【発明を実施するための最良の形態】
【０１１６】
以下、本発明の最も好ましい実施形態を、添付した図面を参照しながら説明する。
【０１１７】
図６は、本発明に係る８ビットプリフェッチを行う半導体メモリ素子のデータ入力装置のブロック構成図である。
【０１１８】
同図に示すように、本発明に係る半導体メモリ素子のデータ入力装置は、外部データを受信するためのバッファ手段１００と、データストローブ信号ＤＱＳとクロックＣＬＫを受信して複数の制御信号ＤＳＲＰ，ＤＳＦＰ，ＤＳＴＲＯＢ２，ＤＳＴＲＯＢ４を生成するための制御信号生成手段２００と、複数の制御信号ＤＳＲＰ，ＤＳＦＰ，ＤＳＴＲＯＢ２，ＤＳＴＲＯＢ４に応答してバッファ手段１００の直列出力データＤＩＮを２ビットの並列データに整列した後、４ビットの並列データに整列し、これを再び並列形態の８ビット整列データとして出力するための同期化手段３００，４００，５００とを備える。
【０１１９】
ここで、制御信号生成手段２００は、データストローブ信号ＤＱＳの立ち上りエッジ及び立ち下がりエッジに同期された第１及び第２整列制御信号ＤＳＲＰ，ＤＳＦＰを生成するための整列制御信号生成部２２０と、４番目及び８番目の外部データが印加される時、それぞれアクティブになる第１及び第２駆動信号ＥＮ２，ＥＮ４に応答してクロックＣＬＫに同期された第１及び第２ドメインクロシング制御信号ＤＳＴＲＯＢ２，ＤＳＴＲＯＢ４を生成するためのドメインクロシング制御信号生成部２４０とを備える。
【０１２０】
整列制御信号生成部２２０は、データストローブ信号ＤＱＳと反転されたデータストローブ信号／ＤＱＳとを入力とするバッファ２２２と、バッファ２２２の出力信号を第１及び第２整列制御信号ＤＳＲＰ，ＤＳＦＰとして出力するためのドライバー２２４とを備える。
【０１２１】
ドメインクロシング制御信号生成部２４０は、クロックＣＬＫと反転されたクロック／ＣＬＫを受信し、内部クロックＩＣＬＫを生成するための入力部２４２と、第１及び第２駆動信号ＥＮ２，ＥＮ４がアクティブになる際、内部クロックＩＣＬＫに同期された第１及び第２ドメインクロシング制御信号ＤＳＴＲＯＢ２，ＤＳＴＲＯＢ４を生成するための信号生成部２４４とを備える。
【０１２２】
ここで、入力部２４２は、クロックＣＬＫと反転されたクロック／ＣＬＫを入力とするバッファ２４２ａと、バッファ２４２ａの出力信号を内部クロックＩＣＬＫにドライブするためのドライバー２４２ｂとを備える。そして信号生成部２４４は、第１駆動信号ＥＮ２及び内部クロックＩＣＬＫのアクティブになる際、第１ドメインクロシング制御信号ＤＳＴＲＯＢ２をアクティブにする第１信号生成部２４４ａと、第２駆動信号ＥＮ４及び内部クロックＩＣＬＫがアクティブになる際、第２ドメインクロシング制御信号ＤＳＴＲＯＢ４をアクティブにする第２信号生成部２４４ｂとを備える。
【０１２３】
そして、同期化手段３００，４００，５００は、直列形態に出力されるバッファ手段１００の出力データ４ビットを順次にアクティブにされる第１及び第２整列制御信号ＤＳＲＰ，ＤＳＦＰに同期させて、２ビット単位の並列形態に整列する整列部３００と、第１ドメインクロシング制御信号ＤＳＴＲＯＢ２に応答して整列部３００の出力信号を並列形態の４ビットデータに保存して出力するための第１ドメインクロシング部４００と、第２ドメインクロシング制御信号ＤＳＴＲＯＢ４に応答して整列部３００の出力信号及び第１ドメインクロシング部４００の出力データを並列形態の８ビット整列データとして出力するための第２ドメインクロシング部５００とを備える。
【０１２４】
整列部３００は、順次にアクティブになる第１及び第２整列制御信号ＤＳＲＰ，ＤＳＦＰに応答してバッファ手段１００の出力データを２ビットの並列形態に保存するためのラッチ部３２０と、ラッチ部３２０の第１〜第４出力データに遅延を与えるためのマージン確保部３４０とを備える。
【０１２５】
ラッチ部３２０は、２列に直列配置されて、それぞれ第１又は第２整列制御信号ＤＳＳＰ，ＤＳＦＰに応答して前端の出力データを保存するが、各列の最初のラッチ３２１，３２３は、内部データＤＩＮを入力としてそれぞれ異なった整列制御信号を受信することを特徴とする複数のラッチ３２１，３２２，３２３，３２４，３２５，３２６，３２７を備える。具体的に説明すると 、第１整列制御信号ＤＳＲＰのエッジに同期されて内部データＤＩＮを保存するための第１ラッチ３２１と、第２整列制御信号ＤＳＦＰのエッジとに同期されて第１ラッチ３２１のデータを保存して第１出力データとして出力するための第２ラッチ３２２と、第２整列制御信号ＤＳＦＰのエッジに同期されて内部データＤＩＮを保存して第２出力データとして出力するための第３ラッチ３２３と、第１整列制御信号ＤＳＲＰのエッジに同期されて第２ラッチ３２２のデータを保存するための第４ラッチ３２４と、第１整列制御信号ＤＳＲＰのエッジに同期されて第３ラッチ３２３のデータを保存するための第５ラッチ３２５と、第２整列制御信号ＤＳＦＰのエッジに同期されて第４ラッチ３２４のデータを保存して第３出力データとして出力するための第６ラッチ３２６と、第２整列制御信号ＤＳＦＰのエッジに同期されて第５ラッチ３２５のデータを保存して第４出力データとして出力するための第７ラッチ３２７とを備える。
【０１２６】
マージン確保部３４０は、整列部３２０の第１〜第４出力データに所定の遅延時間を与えて出力するための第１〜第４遅延部３４２，３４４，３４６，３４８を備える。
【０１２７】
第１ドメインクロシング部４００は、第１ドメインクロシング制御信号ＤＳＴＲＯＢ２に同期されて第１〜第４遅延部３４２，３４４，３４６，３４８の各出力データを保存するための第８〜第１１ラッチ４２０，４４０，４６０，４８０を具備する。
【０１２８】
第２ドメインクロシング部５００は、第２ドメインクロシング制御信号ＤＳＴＲＯＢ４に同期されて第１〜第４遅延部３４２，３４４，３４６，３４８の出力データと第１ドメインクロシング部４００の出力データをそれぞれ保存するための第１２〜第１９ラッチ５１０，５２０，５３０，５４０，５５０，５６０，５７０，５８０とを具備する。
【０１２９】
参考に、ラッチ部３２０と第１及び第２ドメインクロシング部４００，５００に備えられるラッチは、通常のＤフリップフロップ又はエッジトリガ回路として実現される。
【０１３０】
また、マージン確保部３４０は、各入力信号に対して独立的に遅延させることのできる遅延部を備えることを特徴とする。そして、これは、複数のインバータを具備して電波遅延を利用するか、抵抗とキャパシタを具備してＲＣ遅延効果を用いることができる。
【０１３１】
また、第１及び第２信号生成部２４４ａ，２４４ｂは、入力部２４２を介して印加されたクロックＩＣＬＫと駆動信号ＥＮ２，ＥＮ４との論理和とにより第１及び第２ドメインクロシング制御信号ＤＳＴＲＯＢ２，ＤＳＴＲＯＢ４を生成する。この時、第１及び第２駆動信号ＥＮ２，ＥＮ４は、書き込み命令の印加時のアクティブになるブロックから出力されることを特徴とする。したがって、第１及び第２駆動信号ＥＮ２，ＥＮ４は、ドメインクロシングＣＬＫを発生させるＩＣＬＫの立ち下がりエッジに同期されて非アクティブになることを特徴とする。
【０１３２】
一方、図７は、図６に示した本発明に係る入力装置の動作タイミング図であり、これを参照に本発明の入力装置の動作を説明することにする。
同図に示すように、外部データＤＱは、データストローブ信号ＤＱＳの立ち上りエッジ及び立ち下がりエッジに同期されて印加される。この時、印加されるデータを区別するため、同期されるエッジに応じてＲ又はＦを与え、入力された順序に応じて番号をつける。
【０１３３】
まず、バッファ手段１００は、外部から入力されるデータＤＱをバッファ１２０及び遅延部１４０を介して内部電圧レベルの内部データＤＩＮとして出力する。
【０１３４】
そして整列制御信号生成部２２０は、データストローブ信号ＤＱＳ及び反転されたデータストローブ信号／ＤＱＳを受信するバッファ２２２と、ドライバー２２４を介してデータストローブ信号ＤＱＳの立ち上りエッジ及び立ち下がりエッジに同期されてアクティブになる第１及び第２同期化信号ＤＳＲＰ，ＤＳＦＰとを順番に２回アクティブにする。
【０１３５】
次に、ラッチ部３２０内の第１〜第７ラッチ３２１，３２２，３２３，３２４，３２５，３２６，３２７は、順次にアクティブになる第１同期化信号ＤＳＲＰ及び第２同期化信号ＤＳＦＰに応答して、４ビットの内部データ０Ｒ，０Ｆ，１Ｒ，１Ｆをそれぞれラッチする。
【０１３６】
すなわち、ラッチ部３２０は、バッファ手段１００を介して１ビット単位で順次印加される内部データ０Ｒ，０Ｆ，１Ｒ及び１Ｆを第１及び第２同期化信号ＤＳＲＰ，ＤＳＦＰにより駆動される第１〜第７ラッチ３２１，３２２，３２３，３２４，３２５，３２６，３２７を介して並列状態に整列する。
【０１３７】
マージン確保部３４０は、第２、第３、第６及び第７ラッチ３２２，３２３，３２６，３２７に保存されたデータにそれぞれ付加的な遅延を与える。
【０１３８】
また、ドメインクロシング制御信号生成部２４０は、４番目の外部データが印加される時、アクティブになる第１駆動信号ＥＮ２がアクティブになる際、内部クロックＩＣＬＫに同期された第１ドメインクロシング制御信号ＤＳＴＲＯＢ２を出力する。
【０１３９】
次に、第１ドメインクロシング部４００内の第８〜第１１ラッチ４２０，４４０，４６０，４８０は、第１ドメインクロシング制御信号ＤＳＴＲＯＢ２に同期されてマージン確保部３４０の出力データを保存する。したがって、順次に印加された４ビットのデータ０Ｒ，０Ｆ，１Ｒ，１Ｆは、第１ドメインクロシング部４００に４ビットの並列形態のデータとして保存される。
【０１４０】
また、整列制御信号生成部２２０は、データストローブ信号ＤＱＳと反転されたデータストローブ信号／ＤＱＳを受信するバッファ２２２とドライバー２２４とを介してデータストローブ信号ＤＱＳの立ち上りエッジ及び立ち下がりエッジに同期されてアクティブになる第１及び第２同期化信号ＤＳＲＰ、ＤＳＦＰを順に２回アクティブにする。
【０１４１】
したがって、ラッチ部３２０内の第１〜第７ラッチ３２１，３２２，３２３，３２４，３２５，３２６，３２７は、順次にアクティブになる第１同期化信号ＤＳＲＰ及び第２同期化信号ＤＳＦＰに応答して順次に印加された内部データ２Ｒ，２Ｆ，３Ｒ及び３Ｆを２ビットの並列状態に整列して保存する。
【０１４２】
マージン確保部３４０は、ラッチ部３２０の第２、第３、第６、及び第７ラッチ３２２，３２３，３２６，３２７に保存されたデータにそれぞれ付加的な遅延を与える。
【０１４３】
また、ドメインクロシング制御信号生成部２４０は、８番目の外部データが印加される時にアクティブになる第２駆動信号ＥＮ２のアクティブの際、内部クロックＩＣＬＫに同期された第２ドメインクロシング制御信号ＤＳＴＲＯＢ４を出力する。
【０１４４】
次に、第２ドメインクロシング部５００内の第１２〜第１９ラッチ５１０，５２０，５３０，５４０，５５０，５６０，５７０，５８０は、第２ドメインクロシング制御信号ＤＳＴＲＯＢ４に同期されてマージン確保部３４０及び第１ドメインクロシング部４００の出力データを保存する。
【０１４５】
一方、本発明に係る半導体メモリ素子のデータ入力装置は、２つのドメインクロシング部を具備し、２段階にわたるドメインクロシングを行う。すなわち、第１ドメインクロシング部４００を介して４列形態のデータＤ_１Ｒ，Ｄ_０Ｒ，Ｄ_１Ｆ，Ｄ_０Ｆでクロックに同期させて並列整列し、これを再び第２ドメインクロシング部５００を介して８列の形態のデータＤＩＯ_０Ｒ，ＤＩＯ_１Ｒ，ＤＩＯ_２Ｒ，ＤＩＯ_３Ｒ，ＤＩＯ_０Ｆ，ＤＩＯ_１Ｆ，ＤＩＯ_２Ｆ，ＤＩＯ_３Ｆでクロックに同期させて並列整列する。
【０１４６】
したがって、ドメインクロシングがなされる前までに印加されるデータを２列形態の並列データとして保存するための整列部３００内のラッチの数が低減される。具体的に説明すると、従来は、８ビットのプリフェッチを行うためには２列形態で合計８ビットのデータを保存しなければならなかったため、合計１５のラッチを必要としたが、本発明では、４ビットのデータを保存するため合計７のラッチが必要である。もちろん、４ビットのデータを、先にドメインクロシングするための第１ドメインクロシング部４００によって４つのラッチの追加が必要であるが、これを ８ビットのプリフェッチのためには１９のラッチが必要である。しかし、従来、合計２３のラッチを具備していたことに比べれば、本発明のように３段階にわたって複数の並列形態に整列すれば必要とするラッチ数を低減することが可能である。
【０１４７】
このように、ラッチ数を低減すれば面積を低減することができ、チップの生産にかかる費用を引き下ろすことができる。
【０１４８】
一方、前述した本発明では、８ビットのプリフェッチを行うＤＤＲ３  ＳＤＲＡＭを例に挙げて説明したが、プリフェッチされるビット数によって本発明の思想は制限されず、プリフェッチを行なうにあたり、３回以上の段階を経て並列データとして整列する場合に適用が可能であり、面積減少という同一の効果を得ることが可能である。
【０１４９】
また、前述の本発明では、８ビットのデータをプリフェッチするため、まず４ビットのデータをクロックに同期させて並列形態にドメインクロシングしたが、この時、本発明は、同期させる信号によって制限を受けない。クロックに同期させるドメインクロシング過程は、整列データとして出力される前に一度の遂行だけでも可能なためである。
【０１５０】
尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【０１５１】
【図１】２ビットのプリフェッチを行う一般的なＤＤＲ  ＳＤＲＡＭのデータ入力装置のブロック構成図である。
【図２】図１に示された一般的なＤＤＲ  ＳＤＲＡＭの動作タイミング図である。
【図３】４ビットのデータをプリフェッチするＤＤＲ２  ＳＤＲＡＭのデータ入力装置のブロック構成図である。
【図４】図３に示された一般的なＤＤＲ２  ＳＤＲＡＭの動作タイミング図である。
【図５】プリフェッチされるデータのビット数が８ビットに拡張されたことに係る半導体メモリ素子のデータ入力装置のブロック構成図である。
【図６】本発明に係る８ビットプリフェッチを行う半導体メモリ素子のデータ入力装置のブロック構成図である。
【図７】図６に示した本発明に係る入力装置の動作タイミング図である。
【符号の説明】
【０１５２】
１００      バッファ手段
２００      制御信号生成手段
３００，４００，５００      同期化手段
３００      整列部
４００      第１ドメインクロシング部
５００      第２ドメインクロシング部
【図１】
2007095252.tif 000003
【図２】
2007095252.tif 000004
【図３】
2007095252.tif 000005
【図４】
2007095252.tif 000006
【図５】
2007095252.tif 000007
【図６】
2007095252.tif 000008
【図７】
2007095252.tif 000009