(57)【要約】【課題】  ＬＳＩテスタでホールド不良とスタック故障とを区別して検出することができる集積回路を提供する。【解決手段】  データ送信元の第１のラッチとデータ受信先の第２のラッチとを含む集積回路において、第２のラッチ２０が、前段の第１のラッチから出力されて伝播してきたデータＤ２ｉｎを遅延させる抵抗素子２８と、通常動作時には抵抗素子２８をバイパスさせてデータＤ２ｉｎを取り込むとともに、テスト動作時には、抵抗素子２８を経由して遅延されたデータＤ２’ｉｎを取り込むように信号入力経路を切り替えるインバータ２９＿１，トランスミッションゲート２９＿２，２９＿３からなる経路切替回路２９とを備えた。【選択図】  図２
2007333681.tif 000002
【特許請求の範囲】
【請求項１】
データ送信元の第１のラッチとデータ受信先の第２のラッチとを含む集積回路において、
前記第２のラッチが、前段の第１のラッチから出力されて伝播してきた入力信号を遅延させる遅延素子と、
通常動作時には前記遅延素子をバイパスさせて入力信号を取り込むとともにテスト動作時には、前記遅延素子を経由した入力信号を取り込むように信号入力経路を切り替える経路切替回路とを備えたことを特徴とする集積回路。
【請求項２】
データ送信元の第１のラッチとデータ受信先の第２のラッチとを含む集積回路において、
前記第２のラッチが、前段の第１のラッチから出力されて伝播してきた入力信号をバッファリングする入力バッファと、
テスト動作時に前記入力バッファにバックバイアスを印加するバックバイアス印加回路とを備えたことを特徴とする集積回路。
【請求項３】
データ送信元の第１のラッチとデータ受信先の第２のラッチとを含む集積回路において、
前記第１のラッチが、該第１のラッチから出力される信号をバッファリングして出力する出力バッファと、
テスト動作時に前記出力バッファにバックバイアスを印加するバックバイアス印加回路とを備えたことを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ送信元の第１のラッチとデータ受信先の第２のラッチとを含む集積回路に関する。
【背景技術】
【０００２】
従来より、ＬＳＩテスタで行なわれる集積回路の故障を検出する項目の１つに、ＷＤＦＴ（Ｗ（ダブル）ｃｌｏｃｋ  Ｄｙｎａｍｉｃ  Ｆｕｎｃｔｉｏｎ  Ｔｅｓｔ）と称されるテストがある。このテストでは、集積回路に備えられたデータ送信元の第１のラッチにＬＳＩテスタから入力信号を入力して第１のラッチで取り込み、その第１のラッチから出力されて伝播してきた入力信号を、データ受信先の第２のラッチで取り込むことができたか否かのテストが行なわれる。以下、このテストが行なわれる集積回路における第１のラッチと第２のラッチの動作について、図９，図１０，図１１を参照して説明する。
【０００３】
図９は、従来の集積回路に備えられたデータ送信元の第１のラッチとデータ受信先の第２のラッチを示す図である。
【０００４】
図９に示す集積回路１００には、データ送信元の第１のラッチ１１０と、データ受信先の第２のラッチ１２０と、それら第１，第２のラッチ１１０，１２０の間に配備された論理回路（ゲート回路）１３０とが備えられている。
【０００５】
第１のラッチ１１０のデータ入力端子Ｄには、ＬＳＩテスタから入力信号を表わすデータＤ１ｉｎが入力される。また、第１，第２のラッチ１１０，１２０のクロック端子ＣＫには、ＬＳＩテスタからクロックＣＫが入力される。尚、ここでは、便宜上、第１のラッチ１１０のクロック端子ＣＫに入力されるクロックＣＫをクロックＣＫ１、第２のラッチ１２０のクロック端子ＣＫに入力されるクロックＣＫをクロックＣＫ２と記述する。
【０００６】
第１のラッチ１１０は、入力されたデータＤ１ｉｎをクロックＣＫ１の立ち上がりで取り込んで、出力端子ＱにデータＤ１ｏｕｔとして出力する。第２のラッチ１２０は、論理回路３０を経由して入力されてきたデータＤ２ｉｎをクロックＣＫ２の立ち上がりで取り込んで、出力端子ＱにデータＤ２ｏｕｔとして出力する。
【０００７】
図１０は、図９に示す第１のラッチの回路構成を示す図である。
【０００８】
尚、図９に示す第２のラッチ１２０の回路構成も、この第１のラッチ１１０の回路構成と同じである。
【０００９】
図１０に示す第１のラッチ１１０には、データＤ１ｉｎが入力されるインバータ１１１と、クロックＣＫ１が入力されるインバータ１１２およびトランスミッションゲート１１３が備えられている。また、この第１のラッチ１１０には、互いの出力が互いの入力に接続された一対のインバータ１１４，１１５と、データＤ１ｏｕｔが出力されるインバータ１１６と、そのデータＤ１ｏｕｔの論理が反転されたデータが出力されるインバータ１１７とが備えられている。
【００１０】
図１１は、図１０に示す第１のラッチおよび第２のラッチのタイミングチャートである。
【００１１】
尚、この図１１のタイミングチャートは、図９に示すクロックＣＫ１とクロックＣＫ２との間に遅れがない場合の理想状態のタイミングチャートである。
【００１２】
図１１に示すデータＤ１ｉｎは、第１のラッチ１１０に入力される。また、図１１に示す周期Ｔを有するクロックＣＫ１も、第１のラッチ１１０に入力される。ここで、クロックＣＫ１が‘Ｌ’レベルから‘Ｈ’レベルに立ち上がると、第１のラッチ１１０を構成するトランスミッションゲート１１３がオン状態になり、データＤ１ｉｎはインバータ１１１を経由して一対のインバータ１１４，１１５に入力される。一対のインバータ１１４，１１５では、入力されたデータＤ１ｉｎのレベルが保持され、インバータ１１６を経由してデータＤ１ｏｕｔが、論理回路３０を経由してデータＤ２ｉｎとして第２のラッチ１２０に伝播される。
【００１３】
このように、第１のラッチ１１０では、クロックＣＫ１が‘Ｈ’レベルにある時に、データ入力端子Ｄに入力されているデータＤ１ｉｎがデータＤ１ｏｕｔとしてデータ出力端子Ｑにまで伝達され、その後、クロックＣＫ１が‘Ｌ’レベルに変化した時には、データＤ１ｉｎの、データ出力端子Ｑまでへの流れは遮断される。この時点では、第１のラッチ１１０では、クロックＣＫ１が‘Ｈ’レベルにある時に伝達されたデータＤ１ｉｎが一対のインバータ１１４，１１５で保持されておりデータＤ１ｏｕｔとして出力されている。このように、第１のラッチ１１０のデータ出力は、クロックＣＫ１が‘Ｈ’レベルにある時点でのみ変化する。さらに、この第１のラッチ１１０から出力されているデータＤ１ｏｕｔが、論理回路１３０を経由してデータＤ２ｉｎとして第２のラッチ１２０に入力され、このデータＤ２ｉｎが、第２のラッチ１２０にクロックＣＫ２の立ち上がりで取り込まれる。
【００１４】
ここで、図９に示す集積回路１００において、第１のラッチ１１０でデータＤ１ｉｎを取り込み、次いで論理回路１３０を経由して第２のラッチ１２０に入力されるデータＤ２ｉｎをその第２のラッチ１２０で取り込む場合、図１１に示すように、第１のラッチ１１０の遅延時間Ｔｐｄ１（クロックＣＫ１の立ち上がりからデータＤ１ｏｕｔが出力されるまでの時間）、および論理回路１３０の遅延時間Ｔｐｄ２を考慮する必要がある。また、、セットアップタイムおよびホールドタイムも考慮する必要がある。
【００１５】
セットアップタイムとは、ラッチがクロックによりデータを取り込む際に、データの値を識別し、確定するまでに必要とされる最小の時間である。
【００１６】
また、ホールドタイム（Ｈｏｌｄ）とは、ラッチがクロックによりデータを取り込む際に、データの値を保持するために必要とされる最小の時間である。
【００１７】
ここで、遅延時間Ｔｐｄ１＋遅延時間Ｔｐｄ２の遅延がデータ送信先のラッチのホールドタイムを満足しない程度に小さいときにホールド不良を引き起こす。
【００１８】
ここで、出荷検査の一環として、製造された集積回路に備えられたフリップフロップ等のデータ保持回路のホールドタイムの余裕度をテストするために、通常動作時には所定の遅延量でクロックを遅延させるとともに、ホールドタイムの余裕度をテストする場合は所定の遅延量よりも大きな遅延量でクロックを遅延させるバッファを備えた集積回路が提案されている（特許文献１参照）。この集積回路によれば、設計保証にのみ依存してきたホールドタイムの余裕度を実装状態でテストすることができる。
【特許文献１】特開２００５−２９３６２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
一般に、集積回路では、ホールドタイムを確保することができない場合に発生するホールド不良と、内部配線の短絡や断線等により所望のレベルの信号（‘Ｈ’レベルもしくは‘Ｌ’レベルの信号）を取り出すことができない、いわゆるスタック故障とが発生する。上述した特許文献１に提案された技術を採用してホールドタイムの余裕度を評価し、その評価結果を反映させたとしても、余裕度を大きくとると動作速度の低下を招くこともあって、製造プロセス等に起因してホールド不良が発生する可能性をなくすことができない。
【００２０】
ここで、従来の集積回路では、ＬＳＩテスタでホールド不良とスタック故障とを区別して検出することは困難であり、ホールド不良の場合であってもスタック故障の場合であっても、その集積回路は単に不良品であると判定される。ホールド不良が発生した場合、ホールド不良の発生箇所の情報を集積回路の設計段階にまでフィードバックして改良していくことが望ましいが、従来の集積回路では、スタック故障とホールド不良とを区別することが困難であるため、ホールド不良の情報を集積回路の設計段階にまでフィードバックさせることは困難である。
【００２１】
本発明は、上記事情に鑑み、ＬＳＩテスタでホールド不良とスタック故障とを区別して検出することができる集積回路を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成する本発明の集積回路のうちの第１の集積回路は、データ送信元の第１のラッチとデータ受信先の第２のラッチとを含む集積回路において、
上記第２のラッチが、前段の第１のラッチから出力されて伝播してきた入力信号を遅延させる遅延素子と、
通常動作時には上記遅延素子をバイパスさせて入力信号を取り込むとともにテスト動作時には、上記遅延素子を経由した入力信号を取り込むように信号入力経路を切り替える経路切替回路とを備えたことを特徴とする。
【００２３】
本発明の第１の集積回路は、第２のラッチが、第１のラッチから出力されて伝播してきた入力信号を遅延させる遅延素子と、通常動作時にはその遅延素子をバイパスさせて入力信号を取り込むとともに、テスト動作時にはその遅延素子を経由した入力信号を取り込むように信号入力経路を切り替える経路切替回路とを備えたものである。このため、以下に説明するようにして、ＬＳＩテスタでホールド不良とスタック故障を区別して検出することができる。
【００２４】
上記構成のため、遅延素子をバイパスした入力信号を第２のラッチに取り込むことができた場合は良品と判定し、第２のラッチに取り込むことができない場合は不良品と判定することができる。また、遅延素子を経由して入力信号を遅らせた場合であってもやはり第２のラッチに取り込むことができない場合はスタック故障と判定する。また、不良品であって遅延素子を経由した入力信号を遅らせてまで第２のラッチに取り込むことができた場合はホールド不良とする。このようにして、ＬＳＩテスタでホールド不良とスタック故障を区別して検出することができる。
【００２５】
ここで、本発明の第１の集積回路における上記遅延素子が、信号入力経路上に配置された抵抗素子であることが好ましい。また、本発明の第１の集積回路における上記遅延素子が、信号入力経路とグラウンドとの間に配置されたキャパシタであることも好ましい態様である。
【００２６】
このようにすると、遅延素子を簡単に実現することができる。
【００２７】
また、上記目的を達成する本発明の集積回路のうちの第２の集積回路は、データ送信元の第１のラッチとデータ受信先の第２のラッチとを含む集積回路において、
上記第２のラッチが、前段の第１のラッチから出力されて伝播してきた入力信号をバッファリングする入力バッファと、
テスト動作時に上記入力バッファにバックバイアスを印加するバックバイアス印加回路とを備えたことを特徴とする。
【００２８】
本発明の第２の集積回路は、第２のラッチが、上記入力バッファと上記バックバイアス印加回路とを備えたものであり、上記入力バッファにバックバイアスを印加することによって信号が遅延し、第１の集積回路で遅延素子を経由させた場合と同様の作用を生じる。従って、第１の集積回路と同様にして、ホールド不良とスタック故障を区別して検出することができる。
【００２９】
さらに、上記目的を達成する本発明の集積回路のうちの第３の集積回路は、データ送信元の第１のラッチとデータ受信先の第２のラッチとを含む集積回路において、
上記第１のラッチが、その第１のラッチから出力される信号をバッファリングして出力する出力バッファと、
テスト動作時に上記出力バッファにバックバイアスを印加するバックバイアス印加回路とを備えたことを特徴とする。
【００３０】
本発明の第３の集積回路は、第１のラッチが、上記出力バッファと上記バックバイアス印加回路とを備えたものであり、バックバイアスを印加することによって上記出力バッファからの信号が遅延し、第１の集積回路で遅延素子を経由させた場合と同様の作用を生じる。従って、第１の集積回路と同様にして、ホールド不良とスタック故障を区別して検出することができる。
【発明の効果】
【００３１】
本発明の集積回路によれば、ＬＳＩテスタでホールド不良とスタック故障とを区別して検出することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施形態について説明する。
【００３３】
図１は、本発明の第１の集積回路の第１実施形態の構成を示す図である。
【００３４】
図１に示す集積回路１には、前述した図９に示すテータ送信元の第１のラッチ１１０と、本実施形態の特徴であるデータ受信先の第２のラッチ２０と、それら第１，第２のラッチ１１０，２０の間に配備された論理回路１３０とが備えられている。第２のラッチ２０の構成については図２を参照して説明するが、この第２のラッチ２０には、データＤ２ｉｎが入力されるデータ入力端子Ｄと、クロックＣＫ２が入力されるクロック端子ＣＫと、後述する信号Ｔが入力される信号入力端子Ｔとが備えられている。
【００３５】
図２は、図１に示す第２のラッチの回路構成を示す図である。
【００３６】
尚、前述した図１０に示す第１のラッチ１１０の構成要素と同じ構成要素には同じ符号を付し、異なる点について説明する。
【００３７】
図２に示す第２のラッチ２０には、図１０に示すラッチ１１０の構成要素に加えて、抵抗素子２８と、経路切替回路２９とが備えられている。
【００３８】
抵抗素子２８は、前段の第１のラッチ１１０から出力されて伝播してきた入力信号を表わすデータＤ２ｉｎを遅延させる、信号経路上に配置された遅延素子である。
【００３９】
経路切替回路２９は、インバータ２９＿１と、トランスミッションゲート２９＿２，２９＿３とから構成されており、抵抗素子２８を経由して遅延されたデータＤ２ｉｎ（データＤ２’ｉｎと称する）を取り込むように信号入力経路を切り替える回路である。
【００４０】
先ず、抵抗素子２８をバイパスしたデータＤ２’ｉｎを第２のラッチ２０に取り込むことができる良品としての集積回路１の、通常の動作について、図１および図２を参照して説明する。
【００４１】
図１に示す集積回路１を構成する第１のラッチ１１０には、データＤ１ｉｎおよびクロックＣＫ１が入力される。第１のラッチ１１０は、データＤ１ｉｎをクロックＣＫ１の立ち上がりで取り込んでデータＤ１ｏｕｔを出力する。このデータＤ１ｏｕｔは論理回路１３０を経由してデータＤ２ｉｎとして第２のラッチ２０に入力される。また、この第２のラッチ２０には、クロックＣＫ２と、信号Ｔとして‘Ｌ’レベルも入力される。
【００４２】
詳細には、この‘Ｌ’レベルは、図２に示す第２のラッチ２０を構成する経路切替回路２９に入力される。すると、トランスミッションゲート２９＿２，２９＿３がオフ状態，オン状態になり、これによりデータＤ２ｉｎがトランスミッションゲート２９＿３を経由し（即ち、抵抗素子２８をバイパスし）、さらにトランスミッションゲート１１３を経由して一対のインバータ１１４，１１５で取り込まれ、インバータ１１６を経由してデータＤ２ｏｕｔとして出力される。
【００４３】
ここで、製造された集積回路１は、出荷するにあたり、その集積回路１が良品であるか不良品であるかを判定するテスト（１回目のテストと称する）が行なわれる。このテストにおいて、集積回路１が不良品であると判定された場合は、さらに、ホールド不良であるのかスタック故障であるのかを区別するためのテスト（２回目のテストと称する）が行なわれる。以下、１回目のテストと２回目のテストについて説明をしていくが、ここでは説明を分かりやすくするために、集積回路１はホールド不良であるものとして説明していく。
【００４４】
図３は、ホールド不良である集積回路におけるタイミングチャートである。
【００４５】
ＬＳＩテスタでは、１回目のテストとして、図２に示す第２のラッチ２０に‘Ｌ’レベルの信号Ｔを入力する。また、第１のラッチ１１０に、図３に示すデータＤ１ｉｎと、周期Ｔを有するクロックＣＫ１を入力する。
【００４６】
第１のラッチ１１０は、データＤ１ｉｎをクロックＣＫ１の立ち上がりｔ１（図３参照）で取り込み、その第１のラッチ１１０が有する遅延時間Ｔｐｄ１だけ遅れてデータＤ１ｏｕｔを出力する。このデータＤ１ｏｕｔは、論理回路１３０が有する遅延時間Ｔｐｄ２だけ遅れてデータＤ２ｉｎとして第２のラッチ２０に入力される。
【００４７】
第２のラッチ１２０には、図３に示すクロックＣＫ２も入力される。このクロックＣＫ２は、製造上のばらつき等に起因してクロックＣＫ１の周期Ｔの３／４程度にまで遅延されている。即ち、このクロックＣＫ２の立ち上がりｔ２は、クロックＣＫ１の立ち上がりｔ１と次の立ち上がりｔ３との間であって、遅延時間Ｔｐｄ２以降の時刻にある。このため、データＤ２ｉｎを正常に取り込むことはできず、従って１回目のテストでは単に不良品であると判定される。尚、この集積回路１が良品である場合は、この図３に示すクロックＣＫ１の立ち上がりｔ３とほぼ同じタイミングであるクロックＣＫ２の立ち上がりでデータＤ２ｉｎが正常に取り込まれる。
【００４８】
次に、２回目のテストを行なう。２回目のテストでは、‘Ｈ’レベルの信号Ｔを第２のラッチ２０に入力する。すると、第２のラッチ２０を構成するトランスミッションゲート２９＿２，２９＿３がオン状態，オフ状態になる。トランスミッションゲート２９＿２がオン状態になるため、データＤ２ｉｎはトランスミッションゲート２９＿２を経由し、さらに抵抗素子２８を経由して、図３に示す遅延時間Ｔｐｄ３（論理回路１３０が有する遅延時間Ｔｐｄ２＋抵抗素子２８による遅延時間）だけ遅延されたデータＤ２’ｉｎとなる。このデータＤ２’ｉｎは、クロックＣＫ２の立ち上がりｔ２で一対のインバータ１１４，１１５に取り込まれる。このようにして、２回目のテストでは、データＤ２ｉｎを第２のラッチ２０に取り込むことができる。従って、ＬＳＩテスタでは、この集積回路１は、ホールド不良であると判定される。
【００４９】
尚、ここでは、集積回路１がホールド不良である例で説明したが、スタック故障である場合は、１回目のテストおよび２回目のテストの双方において不良品であると判定される。
【００５０】
図４は、本発明の第１の集積回路の第２実施形態を構成する第２のラッチの回路構成を示す図である。
【００５１】
図４に示す実施形態は、図１に示す集積回路１と比較し、入力信号を遅延させるための抵抗素子を有する第２のラッチ２０が、入力信号を遅延させるためのキャパシタを有する第２のラッチ４０に置き換えられている点が異なっている。
【００５２】
図４に示す第２のラッチ４０には、信号入力経路とグラウンドとの間に、直列接続されたトランジスタ４１＿１とキャパシタ４１＿２が備えられている。
【００５３】
キャパシタ４１＿２は、この第２のラッチ４０が、前段の第１のラッチ１１０から出力されて伝播してきたデータＤ２ｉｎを遅延させる遅延素子である。
【００５４】
トランジスタ４１＿１は、通常動作時もしくは１回目のテストにおいて、キャパシタ４１＿２をバイパスさせてデータＤ２ｉｎを取り込むとともに、２回目のテストにおいて、キャパシタ４１＿２を経由したデータＤ２’ｉｎを取り込むように信号入力経路を切り替える経路切替回路の役割を担うものである。以下、詳細に説明する。
【００５５】
先ず、キャパシタ４１＿２をバイパスしたデータＤ２’ｉｎを第２のラッチ２０に取り込むことができる良品としての集積回路の、通常の動作について説明する。
【００５６】
前段の第１のラッチ１１０から出力されて伝播してきたデータＤ２ｉｎが、この図４に示す第２のラッチ２０を構成するインバータ１１１に入力される。また、クロックＣＫ２が、インバータ１１２およびトランスミッションゲート１１３に入力される。さらに、信号Ｔとして‘Ｌ’レベルが、トランジスタ４１＿１に入力される。トランジスタ４１＿１には、‘Ｌ’レベルが入力される。このため、このトランジスタ４１＿１はオフ状態になり、これによりキャパシタ４１＿２が信号入力経路から切り離されてデータＤ２ｉｎがインバータ１１１を経由し、さらにトランスミッションゲート１１３を経由して一対のインバータ１１４，１１５で取り込まれ、インバータ１１６からデータＤ２ｏｕｔが出力される。
【００５７】
次に、図４に示す第２のラッチ４０を備えた集積回路において、製造上のばらつき等に起因して、クロックＣＫ１とクロックＣＫ２との間に大きな遅れがある場合の、ＬＳＩテスタによる動作について説明する。
【００５８】
ここでは、データＤ２ｉｎを取り込むためのクロックＣＫ２は、クロックＣＫ１よりも大きく遅れている。このため、図３を参照して説明したように、データＤ２ｉｎを取り込むことはできず、従って１回目のテストでは単に不良品であると判定される。
【００５９】
次に、スタック故障かホールド不良かを区別して検出するために、２回目のテストを行なう。２回目のテストでは、‘Ｈ’レベルの信号Ｔを入力する。すると、トランジスタ４１＿１がオン状態になり、これによりデータＤ２ｉｎは、キャパシタ４１＿２が有する容量分だけ遅延されたデータＤ２’ｉｎとなり、このデータＤ２’ｉｎが、トランスミッションゲート１１３を経由して一対のインバータ１１４，１１５で取り込まれる。従って、２回目のテストでは、データＤ２ｉｎを第２のラッチ２０に取り込むことができ、ＬＳＩテスタでは、この集積回路は、ホールド不良であると判定される。尚、２回目のテストにおいても、やはりデータＤ２ｉｎを第２のラッチ２０で取り込むことができないことが検出された場合は、スタック故障であると判定される。
【００６０】
図５は、本発明の第２の集積回路の一実施形態の構成を示す図である。
【００６１】
図５に示す集積回路２は、図１に示す集積回路１と比較し、抵抗素子を有する第２のラッチ２０が、バックバイアスが印加される入力バッファを有する第２のラッチ５０に置き換えられている点が異なっている。以下、図６を参照して説明する。
【００６２】
図６は、図５に示す第２のラッチの回路構成を示す図である。
【００６３】
図６に示す第２のラッチ５０には、前段の第１のラッチ１１０から出力されて伝播してきたデータＤ２ｉｎをバッファリングする入力バッファ５１と、テスト動作時に入力バッファ５１にバックバイアスＳを印加するバックバイアス印加回路５２とが備えられている。
【００６４】
先ず、入力バッファ５１にバックバイアスを印加しない状態でデータＤ２ｉｎを第２のラッチ５０に取り込むことができる良品としての集積回路２の、通常の動作について説明する。
【００６５】
前段の第１のラッチ１１０から出力されて伝播してきたデータＤ２ｉｎが、この図６に示す第２のラッチ５０を構成する入力バッファ５１に入力される。また、クロックＣＫ２が、インバータ１１２およびトランスミッションゲート１１３に入力される。さらに、信号Ｔとして‘Ｌ’レベルが、バックバイアス印加回路５２に入力される。バックバイアス印加回路５２に‘Ｌ’レベルが入力されると、このバックバイアス印加回路５２からは‘Ｈ’レベルのバックバイアスＳが出力される。これにより、入力バッファ５１は、通常のインバータとして機能し、データＤ２ｉｎは、この入力バッファ５１を経由し、さらにトランスミッションゲート１１３を経由して一対のインバータ１１４，１１５で取り込まれ、インバータ１１６からデータＤｏｕｔが出力される。
【００６６】
次に、第２のラッチ５０を備えた集積回路２において、製造上のばらつき等に起因して、クロックＣＫ１とクロックＣＫ２との間に大きな遅れがある場合の、ＬＳＩテスタによる動作について説明する。
【００６７】
ここでは、データＤ２ｉｎを取り込むためのクロックＣＫ２は、クロックＣＫ１よりも大きく遅れている。このため、図３を参照して説明したように、データＤ２ｉｎを取り込むことはできず、従って１回目のテストでは単に不良品であると判定される。
【００６８】
次に、スタック故障かホールド不良かを区別して検出するために、２回目のテストを行なう。２回目のテストでは、‘Ｈ’レベルの信号Ｔをバックバイアス印加回路５２に入力する。バックバイアス印加回路５２に‘Ｈ’レベルが入力されると、このバックバイアス印加回路５２は、入力バッファ５１に対してグラウンドレベルよりも低いレベル（例えば−１Ｖ）のバックバイアスＳを印加する。すると、入力バッファ５１の動作速度が低下し、その分だけ遅れたデータＤ２ｉｎが、トランスミッションゲート１１３を経由して一対のインバータ１１４，１１５で取り込まれる。従って、２回目のテストでは、データＤ２ｉｎを第２のラッチ５０に取り込むことができ、ＬＳＩテスタでは、この集積回路２は、ホールド不良であると判定される。尚、２回目のテストにおいても、やはりデータＤ２ｉｎを第２のラッチ５０で取り込むことができないことが検出された場合は、スタック故障であると判定される。
【００６９】
図７は、本発明の第３の集積回路の一実施形態の構成を示す図である。
【００７０】
図７に示す集積回路３には、第１のラッチ６０が備えられている。この第１のラッチ６０については図８を参照して説明する。
【００７１】
図８は、図７に示す第１のラッチの回路構成を示す図である。
【００７２】
図８に示す第１のラッチ６０には、この第１のラッチ６０から出力されるデータＤ１ｏｕｔをバッファリングする出力バッファ６１と、そのデータＤ１ｏｕｔの論理が反転されたデータをバッファリングする出力バッファ６２が備えられている。
【００７３】
また、この第１のラッチ６０には、テスト動作時に出力バッファ６１，６２にバックバイアスＳを印加するバックバイアス印加回路６３が備えられている。
【００７４】
先ず、出力バッファ６１，６２にバックバイアスを印加しない状態でデータＤ１ｉｎを第２のラッチ１２０に取り込むことができる良品としての集積回路３の、通常の動作について説明する。
【００７５】
データＤ１ｉｎが、この図８に示す第１のラッチ６０を構成するインバータ１１１に入力される。また、クロックＣＫ１が、インバータ１１２およびトランスミッションゲート１１３に入力される。さらに、信号Ｔとして‘Ｌ’レベルが、バックバイアス印加回路６３に入力される。バックバイアス印加回路６３に‘Ｌ’レベルが入力されると、このバックバイアス印加回路６３からは‘Ｈ’レベルのバックバイアスＳが出力される。この‘Ｈ’レベルのバックバイアスＳは、出力バッファ６１，６２に印加される。これにより、出力バッファ６１，６２は、通常のインバータとして機能し、データＤ１ｉｎは、出力バッファ６１を経由してデータＤ１ｏｕｔとして、第２のラッチ１２０に向けて出力される。
【００７６】
次に、第１のラッチ６０を備えた集積回路３において、製造上のばらつき等に起因して、クロックＣＫ１とクロックＣＫ２との間に大きな遅れがある場合の、ＬＳＩテスタによる動作について説明する。
【００７７】
ここでは、第２のラッチ１２０において、データＤ２ｉｎを取り込むためのクロックＣＫ２は、クロックＣＫ１よりも大きく遅れている。このため、図３を参照して説明したように、データＤ２ｉｎを取り込むことはできず、従って１回目のテストでは単に不良品であると判定される。
【００７８】
次に、スタック故障かホールド不良かを区別して検出するために、２回目のテストを行なう。２回目のテストでは、‘Ｈ’レベルの信号Ｔをバックバイアス印加回路６３に入力する。バックバイアス印加回路６３に‘Ｈ’レベルが入力されると、このバックバイアス印加回路６３は、出力バッファ６１，６２に対してグラウンドレベルよりも低いレベル（例えば−１Ｖ）のバックバイアス電圧を印加する。すると、出力バッファ６１，６２の動作速度が低下し、出力バッファ６１からは、その分だけ遅れたデータＤ１ｏｕｔが第２のラッチ１２０に向けて出力される。このため、データＤ２ｉｎが遅れることとなり、従って、２回目のテストでは、データＤ２ｉｎを第２のラッチ１２０に取り込むことができ、ＬＳＩテスタでは、この集積回路３は、ホールド不良であると判定される。尚、２回目のテストにおいても、やはりデータＤ２ｉｎを第２のラッチ１２０で取り込むことができないことが検出された場合は、スタック故障であると判定される。
【００７９】
以下、本発明の各種形態を付記する。
【００８０】
（付記１）  データ送信元の第１のラッチとデータ受信先の第２のラッチとを含む集積回路において、
前記第２のラッチが、前段の第１のラッチから出力されて伝播してきた入力信号を遅延させる遅延素子と、
通常動作時には前記遅延素子をバイパスさせて入力信号を取り込むとともにテスト動作時には、前記遅延素子を経由した入力信号を取り込むように信号入力経路を切り替える経路切替回路とを備えたことを特徴とする集積回路。
【００８１】
（付記２）  前記遅延素子が、信号入力経路上に配置された抵抗素子であることを特徴とする付記１記載の集積回路。
【００８２】
（付記３）  前記遅延素子が、信号入力経路とグラウンドとの間に配置されたキャパシタであることを特徴とする付記１記載の集積回路。
【００８３】
（付記４）  データ送信元の第１のラッチとデータ受信先の第２のラッチとを含む集積回路において、
前記第２のラッチが、前段の第１のラッチから出力されて伝播してきた入力信号をバッファリングする入力バッファと、
テスト動作時に前記入力バッファにバックバイアスを印加するバックバイアス印加回路とを備えたことを特徴とする集積回路。
【００８４】
（付記５）  データ送信元の第１のラッチとデータ受信先の第２のラッチとを含む集積回路において、
前記第１のラッチが、該第１のラッチから出力される信号をバッファリングして出力する出力バッファと、
テスト動作時に前記出力バッファにバックバイアスを印加するバックバイアス印加回路とを備えたことを特徴とする集積回路。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１の集積回路の第１実施形態の構成を示す図である。
【図２】図１に示す第２のラッチの回路構成を示す図である。
【図３】ホールド不良である集積回路におけるタイミングチャートである。
【図４】本発明の第１の集積回路の第２実施形態を構成する第２のラッチの回路構成を示す図である。
【図５】本発明の第２の集積回路の一実施形態の構成を示す図である。
【図６】図５に示す第２のラッチの回路構成を示す図である。
【図７】本発明の第３の集積回路の一実施形態の構成を示す図である。
【図８】図７に示す第１のラッチの回路構成を示す図である。
【図９】従来の集積回路に備えられたデータ送信元の第１のラッチとデータ受信先の第２のラッチを示す図である。
【図１０】図９に示す第１のラッチの回路構成を示す図である。
【図１１】図１０に示す第１のラッチおよび第２のラッチのタイミングチャートである。
【符号の説明】
【００８６】
１，２，３，１００  集積回路
２０,４０,５０,１２０  第２のラッチ
２８  抵抗素子
２９  経路切替回路
２９＿１,１１１，１１２，１１４,１１５，１１６,１１７  インバータ
２９＿２，２９＿３，１１３  トランスミッションゲート
４１＿１  トランジスタ
４１＿２  キャパシタ
５１  入力バッファ
５２,６３  バックバイアス供給回路
６０，１１０  第１のラッチ
６１，６２  出力バッファ
１３０  論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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