(57)【要約】      （修正有）【課題】  半導体基板の溝の側面と底面での膜厚差、及び半導体基板の上面と溝の側面での膜厚差が小さな熱酸化膜を形成することが可能な半導体装置とその製造方法を提供すること。【解決手段】  シリコン（半導体）基板１にキャパシタ形成溝１ｂを形成する工程と、少なくともシリコン基板１の上面、及びキャパシタ形成溝１ｂの底面１ｃと側面とを熱酸化して第２絶縁膜１８を形成する工程とを有し、第２絶縁膜１８を形成する工程の前にシリコン基板１の上面とキャパシタ形成溝１ｂの底面とにフッ素をイオン注入する工程を行うか、或いは第２絶縁膜１８を形成する工程を、減圧状態の水蒸気雰囲気中でシリコン基板１の上面、及びキャパシタ形成溝１ｂの底面１ｃと側面を熱酸化して行うことを特徴とする半導体装置の製造方法による。【選択図】  図８
2007019191.tif 000002
【特許請求の範囲】
【請求項１】
溝が形成された半導体基板と、
前記半導体基板の上面、及び前記溝の側面と底面を熱酸化して得られた絶縁膜とを有し、
前記溝の側面における前記絶縁膜の厚さが、前記半導体基板の上面と前記溝の底面のそれぞれにおける前記絶縁膜の厚さの１．３倍未満であることを特徴とする半導体装置。
【請求項２】
前記半導体基板の上面と前記溝の底面に、該溝の側面よりも多い注入量でフッ素が導入されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜の上にキャパシタ上部電極が形成され、該キャパシタ上部電極、前記絶縁膜、及び前記半導体基板でキャパシタが構成されたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板に溝を形成する工程と、
少なくとも前記半導体基板の上面、及び前記溝の底面と側面を熱酸化して絶縁膜を形成する工程とを有し、
前記絶縁膜を形成する工程の前に前記半導体基板の上面と前記溝の底面とにフッ素をイオン注入する工程を行うか、或いは前記絶縁膜を形成する工程を、減圧状態の水蒸気雰囲気中で前記半導体基板の上面及び前記溝の底面と側面を熱酸化して行うことを特徴とする半導体装置の製造方法。
【請求項５】
前記フッ素をイオン注入する工程は、前記半導体基板の面内方向の垂直方向から前記半導体基板の上面と前記溝の底面とに前記フッ素を注入して行われることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記水蒸気雰囲気中で前記半導体基板の上面と前記溝とを熱酸化する工程は、チャンバ内に水素と酸素とを供給し、前記チャンバ内において加熱された状態の前記半導体基板上で前記水素と前記酸素とを反応させて行われることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記水蒸気雰囲気中で前記半導体基板の上面と前記溝とを熱酸化する工程の前に、前記チャンバ内に還元性ガスを導入して、該還元性ガスに前記半導体基板の上面と前記溝を曝す工程を有すると共に、
前記チャンバから前記半導体基板を取り出さずに、引き続いて前記水蒸気雰囲気に前記半導体基板の上面と前記溝とを曝して、該上面と該溝とに前記絶縁膜を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記還元性ガスとして水素を採用することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記絶縁膜の上にキャパシタ上部電極を形成して、該キャパシタ上部電極、前記絶縁膜、及び前記半導体基板でキャパシタを構成する工程を有することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項１０】
前記絶縁膜の上に導電膜を形成する工程と、
前記導電膜をパターニングして、前記溝の上方の該導電膜を前記キャパシタ上部電極にすると共に、前記半導体基板の第１領域における前記導電膜をゲート電極にする工程と、
前記絶縁膜をパターニングして、前記キャパシタ上部電極の下の前記絶縁膜をキャパシタ誘電体膜にすると共に、前記ゲート電極の下の前記絶縁膜をゲート絶縁膜にする工程とを有することを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
シリコン基板を用いた半導体装置では、MOSトランジスタの他に、様々な目的でキャパシタがシリコン基板に形成される。キャパシタの形成方法には幾つかあるが、シリコン基板に溝を形成し、該溝にキャパシタ誘電体膜と上部電極とを積層してキャパシタにする方法では、溝の底面と側面によってキャパシタ電極の面積を稼ぐことができ、大きなキャパシタ容量が得られるという利点がある。
【０００３】
この場合のキャパシタ誘電体膜としては、溝の内面を熱酸化して得られた熱酸化膜が使用される。
【０００４】
ところが、特許文献１の段落番号００２２に開示されるように、このように形成された熱酸化膜は、溝の底面よりも側面の方が１．３〜２．０倍程度厚くなることが知られている。特許文献１によれば、溝の側面と底面とでシリコンの面方位が異なるためそれらの間でシリコンの面密度に差ができ、これに起因して熱酸化膜の酸化レートが溝の側面と底面とで異なり、上記のような膜厚差が発生するとされている。
【０００５】
しかしながら、このようにキャパシタ誘電体膜となる熱酸化膜が溝の側面で厚くなると、キャパシタの電極同士の間隔が広まってキャパシタ容量が低下するので、溝によるキャパシタ容量の増大の効果が薄まってしまい、好ましくない。
【０００６】
特許文献１以外にも、本発明に関連する技術が下記の特許文献２〜７にも開示されている。
【０００７】
これらのうち、特許文献２では、シリコン基板の溝を利用したトレンチキャパシタを形成する場合に、溝のコーナ部のみにイオン注入を行い、その後にシリコン基板に熱酸化膜を形成することにより、コーナ部でシリコン基板が突き出して熱酸化膜が薄くなる“ホーン現象”を防止し、コーナ部でリーク電流が増大するのを防いでいる。
【０００８】
特許文献３では、上記の“ホーン現象”を防止するために、フッ素化合物を含む酸化雰囲気中にシリコン基板を曝し、その後にシリコン基板に熱酸化膜を形成している。
【０００９】
特許文献４では、トレンチキャパシタにおいて、砒素による増速酸化を利用して溝の底面に厚い熱酸化膜を形成しながら、溝の側面に熱酸化膜を薄く形成している。そして、これらの熱酸化膜をスルー膜として再び溝に不純物をイオン注入することで、溝の底面では厚い酸化膜で不純物を多くブロックして注入量を低減させ、溝の側面では薄い酸化膜で多くの不純物を導入し、溝の側面と底面に均一な深さの不純物領域を形成している。
【００１０】
特許文献５では、シリコン基板の素子分離領域上にキャパシタを形成する場合に、不純物が導入されたシリコンよりなるキャパシタ下部電極を、減圧状態の水蒸気雰囲気に曝して熱酸化することにより、キャパシタ下部電極表面での増速酸化を抑え、薄い熱酸化膜よりなるキャパシタ絶縁膜を得ている。
【００１１】
特許文献６では、トレンチキャパシタ用の溝と素子分離用の溝とをシリコン基板に同じ工程で形成している。
【００１２】
特許文献７では、シリコン基板の表面をKr（クリプトン）プラズマに曝して表面終端水素を除去し、次いで、KrとO2との混合ガス雰囲気中でシリコン基板の表面を酸化して熱酸化膜を形成している。
【特許文献１】特開２００３−６９０１０号公報
【特許文献２】特開昭６３−１３３６６４号公報
【特許文献３】特開昭６２−１６９３５６号公報
【特許文献４】特公平７−４０５８６号公報
【特許文献５】特開２００３−２２９４９３号公報
【特許文献６】特開２００３−３０９１８２号公報
【特許文献７】特開２００２−２６１０９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、半導体基板の溝の側面と底面での膜厚差、及び半導体基板の上面と溝の側面での膜厚差が小さな熱酸化膜を形成することが可能な半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の一観点によれば、溝が形成された半導体基板と、前記半導体基板の上面、及び前記溝の側面と底面を熱酸化して得られた絶縁膜とを有し、前記溝の側面における前記絶縁膜の厚さが、前記溝の底面における前記絶縁膜の厚さの１．３倍未満である半導体装置が提供される。
【００１５】
また、本発明の別の観点によれば、半導体基板に溝を形成する工程と、少なくとも前記半導体基板の上面、及び前記溝の底面と側面を熱酸化して絶縁膜を形成する工程とを有し、前記絶縁膜を形成する工程の前に前記半導体基板の上面と前記溝の底面とにフッ素をイオン注入する工程を行うか、或いは前記絶縁膜を形成する工程を、減圧状態の水蒸気雰囲気中で前記半導体基板の上面及び前記溝の底面と側面を熱酸化して行う半導体装置の製造方法が提供される。
【００１６】
次に、本発明の作用について説明する。
【００１７】
本発明によれば、半導体基板の上面と溝の底面にフッ素をイオン注入した後に、該上面と溝とを熱酸化して絶縁膜を形成する。これによれば、フッ素によって半導体基板の上面と溝の底面での酸化速度が速まるので、これらの上面及び底面と、熱酸化膜の成長が速い側面とでの絶縁膜の膜厚差が低減され、側面における絶縁膜の厚さが底面及び上面での厚さの１．３倍未満にすることが可能となる。
【００１８】
或いは、このようなフッ素のイオン注入に代えて、減圧状態の水蒸気雰囲気中で半導体基板の上面及び溝の底面と側面を熱酸化しても、上記のように膜厚差の小さな絶縁膜を形成することができる。
【００１９】
これらにより、例えば上記の絶縁膜をキャパシタ誘電体膜にする場合、半導体基板の上面、及び溝の底面と側面の全てに絶縁膜を薄く形成することができ、キャパシタの容量を増大させることが可能になる。
【００２０】
なお、フッ素イオン注入を採用する場合は、半導体基板の面内方向の垂直方向から溝の底面にフッ素を注入することにより、半導体基板の上面と溝の底面におけるフッ素の注入量を側面よりも増やすことができる。これにより、増速酸化の効果を底面にのみ付与することができ、フッ素の作用で溝の側面での絶縁膜が不必要に厚く成長するのが防止され、該絶縁膜の膜厚差を効率良く低減することが可能となる。
【００２１】
一方、減圧状態の水蒸気雰囲気中での熱酸化で上記の絶縁膜を形成する場合は、チャンバ内に水素と酸素とを供給し、このチャンバ内において加熱された状態の半導体基板上で水素と酸素とを反応させ、上記の熱酸化を行うのが好ましい。
【００２２】
更に、この場合は、熱酸化の前に、上記のチャンバ内に還元性ガスを導入してその還元性ガスに半導体基板の上面と溝とを曝す工程を行い、その後、チャンバから半導体基板を取り出さずに、引き続いて上記の水蒸気雰囲気に半導体基板と溝とを曝して、これら半導体基板と溝に絶縁膜を形成するのが好ましい。
【００２３】
このようにすると、半導体基板の上面や溝の内面に形成されていた自然酸化膜が還元性ガスによって還元されて除去されるので、半導体基板の清浄面がその上面と溝の内面に現れ、その清浄面上に高品位な熱酸化膜よりなる上記の絶縁膜を形成することが可能となり、その絶縁膜をキャパシタ誘電体膜とするキャパシタや、絶縁膜をゲート絶縁膜とするMOSトランジスタの信頼性が向上する。
【００２４】
更に、半導体基板の第１領域の絶縁膜をゲート絶縁膜にすると共に、溝の上方の絶縁膜をキャパシタ誘電体膜としてもよい。
【００２５】
既述のように、本発明で形成される絶縁膜は、溝の側面と底面とでの膜厚差が小さいので、半導体基板の上面にこの絶縁膜を薄く形成することで、これと同程度に薄い絶縁膜が溝の側面にも自動的に形成される。従って、半導体基板の第１領域の絶縁膜を不必要に薄くせずとも、キャパシタ誘電体膜となるその絶縁膜が溝の内面に薄く形成されるので、第１領域のゲート絶縁膜の耐圧を維持しながらキャパシタの容量を高めることができ、MOSトランジスタの信頼性向上とキャパシタの容量増大とを両立させることが可能となる。
【００２６】
しかも、イオン注入されるフッ素は、III族元素やV族元素とは異なり、キャリアの供給源になり難いので、MOSトランジスタの電気的に悪影響を及ぼさない。
【発明の効果】
【００２７】
本発明によれば、半導体基板の上面と溝の底面にフッ素をイオン注入した後に、その上面と溝の内面とを熱酸化して絶縁膜を形成するか、或いは減圧状態の水蒸気雰囲気中で半導体基板の上面及び溝の内面を熱酸化して絶縁膜を形成する。これによれば、溝の側面と底面における絶縁膜の膜厚差と、半導体基板の上面と溝の側面における絶縁膜の膜厚差とが低減されるので、溝の底面におけるのと同様に薄い絶縁膜を側面に形成でき、その絶縁膜をキャパシタ誘電体膜にする場合にキャパシタの容量を増大させることが可能となる。
【発明を実施するための最良の形態】
【００２８】
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【００２９】
（１）第１実施形態
図１〜図１５は、本発明の第１の実施の形態に係る半導体装置の製造途中の断面図である。
【００３０】
最初に、図１に示す断面構造を得るまでの工程について説明する。
【００３１】
まず、直径が８インチで表面の面方位が（１００）のシリコン（半導体）基板１の上面を洗浄した後、該上面を熱酸化して厚さ約１０nmの熱酸化膜２を形成し、更にその上に減圧CVD法により窒化シリコン（Si3N4）膜３を厚さ約１００〜２５０nmに形成する。
【００３２】
なお、このシリコン基板１は、高耐圧トランジスタ領域A、低耐圧トランジスタ領域B、及び高速トランジスタ領域Dで構成されるロジック領域を有すると共に、メモリセル領域Cを有している。
【００３３】
次に、図２に示すように、フッ素系のガスをエッチングガスとするRIE(Reactive Ion Etching)により窒化シリコン膜３をパターニングして、素子分離領域となる部分の窒化シリコン膜３に第１開口３ａを形成する。更に、このパターニングでは、メモリ領域Cにおいて後でセルキャパシタが形成される部分の窒化シリコン膜３がエッチングされて第２開口３ｂが形成される。
【００３４】
続いて、塩素系のガスをエッチングガスとして使用し、第１、第２開口３ａ、３ｂ下の熱酸化膜２とシリコン基板１とをエッチングし、第１開口３ａの下に素子分離溝１ａを形成すると共に、第２開口３ｂの下にキャパシタ形成溝１ｂを形成する。なお、これらの溝１ａ、１ｂの深さは特に限定されないが、本実施形態では例えば２００nm〜４００nmとする。また、これら素子分離溝１ａとキャパシタ形成溝１ｂの延在方向は特に限定されないが、本実施形態では、これらの溝１ａ、１ｂのそれぞれの側面の面方位が（１１０）となるように、各溝１ａ、１ｂを形成する。
【００３５】
その後に、エッチングによって溝１ａ、１ｂの表面が受けたダメージを回復させるため、シリコン基板１の露出面を熱酸化して、溝１ａ、１ｂの表面に厚さ約１０nmの熱酸化膜（不図示）を形成する。
【００３６】
次に、図３に示す断面構造を得るまでの工程について説明する。
【００３７】
まず、シランを反応ガスとするHDPCVD(High Density Plasma CVD)法により窒化シリコン膜３上に酸化シリコン（SiO2）膜を形成し、その酸化シリコン膜で素子分離溝１ａとキャパシタ形成溝１ｂとを完全に埋め込む。そして、CMP(Chemical Mechanical Polishing)法により窒化シリコン膜３上の余分な酸化シリコン膜を研磨して除去し、酸化シリコン膜を各溝１ａ、１ｂ内に素子分離絶縁膜４として残す。そのような素子分離構造はSTI(Shallow Trench Isolation)とも呼ばれる。
【００３８】
その後、素子分離絶縁膜４の緻密化処理として、窒素雰囲気中で基板温度を１０００℃とするアニールを行うのが好ましい。
【００３９】
次に、図４に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像することにより、キャパシタ形成溝１ｂの上に窓６ａを備えた第１レジストパターン６を形成する。
【００４０】
そして、C4F8、Ar、CO、及びO2の混合ガスをエッチングガスとするプラズマエッチングにより、キャパシタ形成溝１ｂ内に形成された素子分離溝４を窓６ａを通じてエッチングして除去する。このとき、キャパシタ形成溝１ｂ内の全ての素子分離絶縁膜４を除去する必要は無く、その一部がキャパシタ形成溝１ｂの底面に残っていてもよい。
【００４１】
この後に、第１レジストパターン６は除去される。
【００４２】
次に、図５に示すように、熱燐酸で窒化シリコン膜３と熱酸化膜２とを除去してシリコン基板１の清浄面を露出させ、再びシリコン基板１の露出面に厚さ約１０nmの熱酸化膜を形成し、それを保護膜７とする。
【００４３】
そして、この保護膜７をスルー膜にしながら、n型不純物、例えばリン又は砒素をシリコン基板１にイオン注入して、シリコン基板１に第１〜第４nウェル１２〜１５を形成する。これらのウェルのうち、第３nウェル１４は、メモリ領域Cにおいてキャパシタ形成溝１ｂよりも深く形成される。また、残りのnウェルは、各トランジスタ領域A、B、Dにおいてp型MOSトランジスタが形成される部分に形成される。
【００４４】
更に、これと同様にして、ボロン等のp型不純物をシリコン基板１にイオン注入して、各トランジスタ領域A、B、Dにおいてn型MOSトランジスタが形成される部分に第１〜第３pウェル８〜１０を形成する。
【００４５】
次いで、第１〜第４nウェル１２〜１５と第１〜第３pウェル８〜１０に対してチャンネルドープや閾値調整用のイオン注入を行った後、窒素雰囲気中で基板温度を９００℃〜１０５０℃とするアニールを行い、各ウェル８〜１０、１２〜１５内の不純物を拡散させる。
【００４６】
なお、上記したn型不純物とp型不純物の打ち分けは不図示のレジストパターンを用いて行われ、イオン注入が終了した後にそのレジストパターンは除去される。
【００４７】
続いて、図６に示すように、イオン注入のスルー膜として使用した保護膜７をウエットエッチングして、シリコン基板１の清浄面を再び露出させる。そのウエットエッチングでは、例えばフッ酸（HF）溶液がエッチング液として使用される。
【００４８】
その後に、シリコン基板１の表面に付着しているパーティクルや金属等を除去する目的でシリコン基板１を薬液で洗浄する。
【００４９】
続いて、図７に示すように、基板温度を７５０℃〜８５０℃とする条件で、シリコン基板１の露出面を熱酸化して厚さ約５〜８nmの熱酸化膜を形成し、それを第１絶縁膜１７とする。
【００５０】
次に、図８に示すように、第１絶縁膜１７をスルー膜として使用しながら、面内方向の垂直方向からシリコン基板１の上側全面にフッ素（F）をイオン注入することにより、シリコン基板１の上面とキャパシタ形成溝１ｂの底面１ｃとにフッ素を導入する。このイオン注入の条件は特に限定されないが、本実施形態では加速エネルギを１keV〜２０KeV、ドーズ量を１０１４〜１０１５cm-3にするのが好ましい。
【００５１】
このようなイオン注入の結果、キャパシタ形成溝１ｂの垂直形状に近い側面にフッ素が導入されるのを抑えつつ、半導体基板１の上面と底面１ｃとに多くのフッ素が導入され、該上面と底面１ｃでのフッ素の注入量を側面よりも多くすることが可能となる。
【００５２】
また、フッ素はその質量が小さいため、このイオン注入時に第１絶縁膜１７が受けるダメージは軽度であり、高耐圧トランジスタ形成領域Aにおいて後でゲート絶縁膜となる第１絶縁膜１７の劣化は無視し得る。
【００５３】
次いで、図９に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像することにより、高耐圧トランジスタ領域Aを覆う第２レジストパターン２０を形成する。高耐圧トランジスタ領域A以外の領域B〜Dは、この第２レジストパターン２０で覆われず、これらの領域における素子分離絶縁膜４と第１絶縁膜１７とが露出する。
【００５４】
そして、この第２レジストパターン２０をエッチングマスクにしながら、フッ酸溶液で領域B〜Dにおける第１絶縁膜１７をエッチングして除去し、第１絶縁膜１７を高耐圧トランジスタ形成領域Aにのみ残すようにする。
【００５５】
そして、第２レジストパターン２０を除去した後、シリコン基板１の上面とキャパシタ形成溝１ｂの内面とを薬液で洗浄し、表面に付着しているパーティクルや金属等を除去する。その薬液としては、硫酸と過酸化水素水との混合溶液であるSPM、アンモニアを過酸化水素水に溶解してなるAPM、及び塩酸と過酸化水素水との混合溶液であるHPMのいずれかを採用し得る。
【００５６】
このような洗浄を行った後では、シリコン基板１の表面に、ケミカル酸化膜と呼ばれる自然酸化膜が形成されており、シリコン基板の清浄面がそのケミカル酸化膜に覆われた状態になっている。
【００５７】
そこで、このケミカル酸化膜を除去するために、例えば、急速加熱・急速冷却装置内にシリコン基板１を入れ、減圧下で基板温度を９００℃〜１０５０℃とする条件で、水素雰囲気中でシリコン基板１に対して水素アニールを行う。そのアニール時間は特に限定されないが、６０秒以下とするのが好ましい。
【００５８】
そのような水素アニールにより、シリコン基板１の表面のケミカル酸化膜が還元されて除去され、シリコン基板１の清浄面が表出する。
【００５９】
次に、図１０に示すように、例えば基板温度を７５０℃〜８５０℃とする条件で、シリコン基板１の上側全面を再び熱酸化して、各領域B〜Dのシリコン基板１の表面に厚さ約２〜５nmの熱酸化膜を形成し、それを第２絶縁膜１８とする。高耐圧トランジスタ形成領域Aでは、この熱酸化によって第１絶縁膜１７下のシリコン基板１が酸化して、第１絶縁膜１７の膜厚が増加する。
【００６０】
その後に、図８で説明したフッ素のイオン注入工程でシリコン基板１が受けたダメージを回復させるために、基板温度を９００℃以上とする条件下において、N2雰囲気中でシリコン基板１を熱処理する。
【００６１】
続いて、図１１に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像することにより、高耐圧トランジスタ領域A、低耐圧トランジスタ領域B、及びメモリ領域Cを覆う第３レジストパターン２１を形成する。高速トランジスタ形成領域Dはこの第３レジストパターンで覆われず、該領域における第２絶縁膜１８は露出する。
【００６２】
そして、第３レジストパターン２１をエッチングマスクにしながら、高速トランジスタ形成領域Dにおける第２絶縁膜１８をエッチングして除去し、低耐圧トランジスタ領域Bとメモリ領域Cにのみ第２絶縁膜１８を残すようにする。
【００６３】
その後に、第３レジストパターン２１は除去される。
【００６４】
次いで、図１２に示すように、基板温度を約７５０℃〜８５０℃とする条件で、シリコン基板１の上側全面を再度熱酸化して、高速トランジスタ領域Dのシリコン基板１の表面に厚さ約１〜２nmの熱酸化膜を形成してそれを第３絶縁膜１９とする。この熱酸化では、高速トランジスタ領域D以外の各領域A〜Cのシリコン基板１の表面も酸化されるので、既に形成した第１、第２絶縁膜１７、１８の膜厚が増加する。
【００６５】
そして、ここまでの工程により、高耐圧トランジスタ領域A、低耐圧トランジスタ領域B、及び高速トランジスタ領域Cのそれぞれに、後でパターニングされてゲート絶縁膜となる第１〜第３絶縁膜１７〜１９がこの順に薄くなるように形成されたことになる。
【００６６】
次に、図１３に示す断面構造を得るまでの工程について説明する。
【００６７】
まず、第１〜第３絶縁膜１７〜１９の上に、減圧CVD法により多結晶シリコン膜（導電膜）を厚さ約２００nmに形成する。その多結晶シリコン膜は、MOSトランジスタのゲート電極となるものであり、in-situで不純物をドープしてもよい。その場合、n型MOSトランジスタ形成領域の多結晶シリコン膜にはn型不純物としてリンをドープする。そして、p型MOSトランジスタ形成領域の多結晶シリコン膜にはp型不純物としてボロンをドープする。
【００６８】
次いで、フォトリソグラフィにより多結晶シリコン膜をパターニングして、その多結晶シリコン膜を各領域A〜Dにゲート電極２３ａとして残す。
【００６９】
このとき、メモリ領域Cでは、キャパシタ形成溝１ｂの内部とその周囲の第２絶縁膜１８上に、パターニングされた多結晶シリコン膜がキャパシタ上部電極２３ｂとして残される。
【００７０】
その後、高耐圧トランジスタ領域A、低耐圧トランジスタ領域B、及び高速トランジスタ領域Dのそれぞれにおいて、n型MOSトランジスタを形成する部分のシリコン基板１に、ゲート電極２３ａをマスクにしながらn型不純物としてリンをイオン注入し、ゲート電極２３ａと自己整合的に第１〜第３n型ソース/ドレインエクステンション２４ａ〜２４ｃを形成する。
【００７１】
更に、これと同様にして、各領域A〜Dでp型MOSトランジスタを形成する部分のシリコン基板１に、p型不純物、例えばボロンをイオン注入して、ゲート電極２３ａと自己整合的に第１〜第４p型ソース/ドレインエクステンション２４ｄ〜２４ｇを形成する。
【００７２】
なお、上記したイオン注入では、不図示のレジストパターンによってn型不純物とp型不純物の打ち分けが行われる。
【００７３】
次に、図１４に示す断面構造を得るまでの工程について説明する。
【００７４】
まず、シリコン基板１の上側全面に、CVD法により酸化シリコン膜を厚さ約１００〜１５０nmに形成した後、その酸化シリコン膜をエッチバックしてゲート電極２３ａとキャパシタ上部電極２３ｂの側面に絶縁性サイドウォール２６として残す。
【００７５】
このエッチバックでは、絶縁性サイドウォール２６の下の第１〜第３絶縁膜１７〜１９もエッチングされる。そして、各領域A〜Dのゲート電極２３ａの下でエッチングされずに残った第１〜第３絶縁膜１７〜１９は、それぞれこの順に厚さが薄くなる第１〜第３ゲート絶縁膜１７ａ〜１９ａとなる。このように異なる膜厚によって、第１〜第３ゲート絶縁膜１７ａ〜１９ａの耐圧は、第１ゲート絶縁膜１７ａが最も高く、第２ゲート絶縁膜１８ａ及び第３ゲート絶縁膜１９ａの順に耐圧が低くなる。
【００７６】
また、キャパシタ上部電極２３ｂの下において、キャパシタ形成溝１ｂとその周囲に残された第２絶縁膜１８は、キャパシタ誘電体膜１８ｂとして使用される。
【００７７】
次いで、絶縁性サイドウォール２６をマスクにしてリンや砒素等のn型不純物をシリコン基板１にイオン注入する。これにより、高耐圧トランジスタ領域A、低耐圧トランジスタ領域B、及び高速トランジスタ領域Dのそれぞれにおいて、n型MOSトランジスタを形成する部分のシリコン基板１には、第１〜第３n型ソース/ドレイン領域２７ａ〜２７ｃが形成される。
【００７８】
更に、これと同様にして、各領域A〜Dでp型MOSトランジスタを形成する部分のシリコン基板１にボロン等のp型不純物をイオン注入することにより、これらの領域に第１〜第４p型ソース/ドレイン領域２７ｄ〜２７ｇを形成する。
【００７９】
次いで、スパッタ法によりコバルト層を形成した後、シリコン基板１を加熱してコバルトとシリコンとを反応させ、上記のソース/ドレイン領域２７ａ〜２７ｇの表層部分にコバルトシリサイド層２８を形成する。そのコバルトシリサイド層２８はゲート電極２３ａとキャパシタ上部電極２３ｂの上にも形成され、それによりゲート電極２３ａがポリサイド構造となる。
【００８０】
その後に、素子分離絶縁膜４の上等で未反応となっているコバルトシリサイド層をウエットエッチングして除去する。
【００８１】
ここまでの工程により、高耐圧トランジスタ形成領域Aには、n型高耐圧MOSトランジスタTR(high)nとp型高耐圧MOSトランジスタTR(high)pとが形成される。また、低耐圧トランジスタ領域Bにはn型低耐圧MOSトランジスタTR(low)nとp型低耐圧MOSトランジスタTR(low)pとが形成され、メモリ領域Cにはp型MOSトランジスタよりなる二つのセルトランジスタTRcellが形成される。更に、高速トランジスタ形成領域Dにはn型高速MOSトランジスタTRnとp型高速MOSトランジスタTRpとが形成される。
【００８２】
一方、メモリ領域Cには、キャパシタ上部電極２３ｂとキャパシタ誘電体膜１８ｂとを有するセルキャパシタQの基本構造が完成し、シリコン基板１がそのセルキャパシタQの下部電極として機能する。
【００８３】
なお、コバルトシリサイド層２８を形成する前に、ゲート電極２３ａ越しに斜めからチャンネル不純物を導入することにより、ソース/ドレイン領域２７ａ〜２７ｇにポケット領域を形成してもよい。このようなポケット領域を形成すると、上記した各トランジスタの閾値電圧が低くなりすぎるのを抑制することができ、ロールオフ耐性を向上させることが可能になる。
【００８４】
次に、図１５に示す断面構造を得るまでの工程について説明する。
【００８５】
まず、減圧CVD法により、シリコン基板１の上側全面にカバー絶縁膜３０として窒化シリコン膜を厚さ約５〜１００nmに形成した後、その上にHDPCVD法で酸化シリコン膜を約５００〜１５００nmの厚さに形成してそれを第４絶縁膜３１とする。そして、この第４絶縁膜３１の上面をCMP法により研磨して平坦化し、これらカバー絶縁膜３０と第４絶縁膜３１とを層間絶縁膜３２とする。
【００８６】
続いて、フォトリソグラフィによりこの層間絶縁膜３２をパターニングし、MOSトランジスタの各ソース/ドレイン領域２７ａ〜２７ｄの上と、セルキャパシタQの上部電極２３ｂの上にホールを形成する。次に、そのホールの内面と層間絶縁膜３２の上面に、グルー膜として窒化シリコン膜をスパッタ法により形成し、更にそのグルー膜の上に、六フッ化タングステンを反応ガスとするCVD法によりタングステン膜を形成して上記のホールを完全に埋め込む。
【００８７】
そして、層間絶縁膜３２上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をホールの中にのみ残すようにする。残されたグルー膜とタングステン膜とは、各ソース/ドレイン領域２７ａ〜２７ｄ上のホールで第１導電性プラグ３５を構成すると共に、セルキャパシタQの上部電極上のホールで第２導電性プラグ３６を構成する。
【００８８】
その後、層間絶縁膜３２の上にアルミニウム膜を主とする金属積層膜を形成し、それをパターニングして金属配線３４とする。
【００８９】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【００９０】
この半導体装置では、メモリ領域Cの二つのセルトランジスタTRcellにより、セルキャパシタQへの情報の書き込みが行われる。また、高耐圧トランジスタ領域A、低耐圧トランジスタ領域B、及び高速トランジスタ領域Dのそれぞれに形成されたトランジスタは、ロジック回路を構成し、例えばセルキャパシタQの書き込みや読み出し等に使用される。
【００９１】
このような半導体装置の製造方法によれば、図８のように側面と底面で面方位が異なるキャパシタ形成溝１ｂにフッ素をイオン注入した後、図１０のように、キャパシタ形成溝１ｂの内面を熱酸化して、後でキャパシタ誘電体膜となる第２絶縁膜１８を形成した。
【００９２】
本願発明者は、このようなフッ素のイオン注入が第２絶縁膜１８に与える効果を調べるため、以下のような実験を行った。
【００９３】
図１６（ａ）〜（ｃ）は、その実験について説明するための断面図である。
【００９４】
この実験では、図１６（ａ）に示すように、面方位が（１００）のシリコン基板４０の表面を熱酸化して、該表面に厚さ約６nmの第１熱酸化膜４１を形成した。
【００９５】
そして、この第１熱酸化膜４１をスルー膜として用いながら、面内方向の垂直方向からシリコン基板４０にフッ素をイオン注入した。
【００９６】
次に、図１６（ｂ）に示すように、フッ酸溶液を用いて上記の第１熱酸化膜４１をウエットエッチングして除去してシリコン基板４０の清浄面を露出させる。
【００９７】
その後に、図１６（ｃ）に示すように、基板温度を７５０℃、酸化時間を１８０秒とする条件下でシリコン基板４０の表面を再び熱酸化して、該シリコン基板４０の上面に第２熱酸化膜４２を形成した。なお、上記の酸化条件は、フッ素をイオン注入しない場合に、シリコン基板４０上の熱酸化膜の厚さが２．５nmとなる条件である。
【００９８】
図１７は、フッ素をイオン注入しない場合の第２熱酸化膜４２の厚さd0と、図１６（ａ）のようにそのイオン注入を行った場合の第２熱酸化膜４２の厚さd1との比d1/d0を算出して得られたグラフである。なお、この調査では、フッ素の注入量（ドーズ量）を様々に変え、それぞれの注入量での上記の比d1/d0が算出された。
【００９９】
図１７から理解されるように、フッ素のイオン注入を行うことにより比d1/d0が１よりも大きくなる。このことから、フッ素は、シリコン基板１の（１００）面の酸化を増速させる効果を有し、その注入量を増やすと増速効果が大きくなることが明らかとなった。特に、任意単位で３の注入量（ドーズ量）のフッ素をイオン注入することにより、フッ素のイオン注入をしない場合の１．４倍の厚さの第２熱酸化膜４２が得られることが明らかになった。
【０１００】
一方、図１８は、面方位が（１００）のシリコン基板４０に、底面の面方位が（１００）となる溝４０ａを形成した場合を想定し、その溝４０ａの側面と底面のそれぞれにおける第２熱酸化膜４２の厚さd2、d3の比d2/d3を、図１７の結果を利用して算出して得られたグラフである。但し、その溝４０ａの側面の面方位は（１１０）であるとし、側面にフッ素はイオン注入されないものとした。また、このグラフでは、特許文献１の教示に基づき、溝４０ａの側面での第２熱酸化膜４２の厚さd2は、フッ素をイオン注入しない場合の底面での厚さの１．４倍になるとした。そして、図１７に倣い、グラフの横軸として、任意単位でのフッ素の注入量を採用した。
【０１０１】
図１８から明らかなように、フッ素注入量が任意単位で１〜３のいずれの場合であっても、溝４０ａの側面での第２絶縁膜４２の厚さd2は、底面での厚さd3の１．３倍未満となり、厚さd2とd3の比を従来よりも小さくすることが可能となる。また、フッ素の注入量を増やすことで、膜厚比d2/d3が小さくなり、フッ素のイオン注入量を任意単位で３とすることで、上記の膜厚比d2/d3を１にすることが可能になる。
【０１０２】
なお、図１８の調査では、溝４０ａの側面と底面での熱酸化膜４２の膜厚比d2/d3を算出したが、溝４０ａの側面とシリコン基板４０の上面での熱酸化膜４２の膜厚比も上記と同じ結果となる。
【０１０３】
図８で説明したフッ素のイオン注入工程では、シリコン基板１の面内方向の垂直方向からイオンを導入しているので、キャパシタ形成溝１ｂの底面にはフッ素が導入されるのに対し、その側面には実質的にはフッ素はイオン注入されない。これにより、フッ素の注入量が、キャパシタ形成溝１ｂの底面で多くなり、その側面で小さくなるので、図１０で形成した第２絶縁膜１８は、キャパシタ形成溝１ｂの側面と底面における膜厚差が図１８と同じように小さくなる。同様の理由により、シリコン基板１の上面とキャパシタ形成溝１ｂの側面における第２絶縁膜１８の膜厚差も低減される。その結果、キャパシタ形成溝１ｂの側面と底面にそれぞれ同じ程度に薄い第２絶縁膜１８を形成することができ、その第２絶縁膜１８をキャパシタ誘電体膜とするセルキャパシタQ（図１４参照）の容量を高めることが可能となる。
【０１０４】
また、これと同様の理由により、シリコン基板１の上面とキャパシタ形成溝１ｂの側面における第２絶縁膜１８の膜厚差が図１８と同じように小さくなる。
【０１０５】
これに対し、特許文献３が教示するフッ素化合物を含む酸化雰囲気では、キャパシタ形成溝１ｂの側面と底面に均等にフッ素が導入され、底面に選択的にフッ素を導入するのは難しいと考えられるので、上記のように第２絶縁膜１８の膜厚差を解消するのは困難である。
【０１０６】
また、フッ素イオン注入を行わず、キャパシタ形成溝１ｂの側面で第２絶縁膜１８が厚く成長する従来例では、該側面の第２絶縁膜１８を薄くするために、シリコン基板１の上面での第２絶縁膜１８の厚さを必要以上に薄くする必要がある。しかし、これではその第２絶縁膜１８よりなる第２ゲート絶縁膜１８ａが不必要に薄くなるので、第２ゲート絶縁膜１８ａのリーク電流が増大し、その第２ゲート絶縁膜１８ａを利用する低耐圧MOSトランジスタTR(low)n、TR(low)p、及びセルトランジスタTRcellの信頼性が低下する。
【０１０７】
これに対し、本実施形態では、既述のようにキャパシタ形成溝１ｂの側面と底面とに同程度の厚さの第２絶縁膜１８が形成されるので、シリコン基板１の上面での第２絶縁膜１８の厚さを必要以上に薄くする必要が無くなり、その第２絶縁膜１８をゲート絶縁膜とする各MOSトランジスタTR(low)n、TR(low)p、及びTRcellの信頼性を高めることが可能となる。
【０１０８】
このように、本実施形態では、セルキャパシタQの容量増大と、MOSトランジスタTR(low)n、TR(low)p、及びTRcellの信頼性向上とを両立することができ、高品位な半導体装置を提供することができる。
【０１０９】
しかも、イオン注入されるフッ素は、III族元素（ボロン等）やV族元素（リン、砒素等）とは異なり、キャリアの供給源になり難いので、上記のようにフッ素をイオン注入しても、図１４に示した各MOSトランジスタTR(high)n、TR(high)p、TR(low)n、TR(low)p、TRcell、TRn、及びTRpの電気的特性が劣化し難い。そのため、本実施形態は、トランジスタとセルキャパシタとが混載される半導体装置に特に好適に適用することができる。
【０１１０】
なお、上記した本実施形態において、シリコン基板１やキャパシタ形成溝１ｂの側面の面方位は特に限定されない。
【０１１１】
図１９（ａ）、（ｂ）は、本実施形態で採用され得るシリコン基板１の面方位を説明するための平面図である。
【０１１２】
図１９（ａ）は、通常の半導体装置の製造工程で使用されるシリコン基板１の平面図であり、本実施形態でもこのようなシリコン基板１が採用される。この例では、シリコン基板１の面方位が（１００）であり、ノッチ方向が＜０１１−＞となる（記号“−”は直前の文字の上に付せられるバーを示す）。この場合、キャパシタ形成溝１ｂの延在方向D1に垂直な方向D2を、＜０１１＞、＜０１−１−＞、＜０１１−＞、及び＜０１−１＞のいずれかにすることで、キャパシタ形成溝１ｂの側面の面方位は（１１０）面となる。
【０１１３】
一方、図１９（ｂ）は、図１９（ａ）よりもノッチ方向を時計周りに４５°だけ回転させたシリコン基板１の平面図である。この場合は、上記の方向D2を、＜００１＞、＜００１−＞、＜０１０＞、及び＜０１−０＞のいずれかにすることで、キャパシタ形成溝１ｂの側面の面方位は（１００）面となり、シリコン基板１の面方位と等価になる。
【０１１４】
本実施形態、及び後述の第２、第３実施形態に係る半導体装置では、図１９（ａ）、（ｂ）のどちらのシリコン基板１を採用しても、キャパシタ形成溝１ｂの側面と底面とでの第２絶縁膜１８の膜厚差を低減することが可能となる。
【０１１５】
また、上記では、第２絶縁膜１８の膜厚差が、キャパシタ形成溝１ｂの側面と底面で面方位が異なることに起因して発生するとしたが、これ以外の要因でも膜厚差は発生すると考えられる。例えば、図２で説明したようなRIEでキャパシタ形成溝１ｂを作成する場合、第２絶縁膜１８の膜厚差がRIEのエッチング条件にも依存すると考えられる。
【０１１６】
本実施形態では、上記の膜厚差の原因に関わらず、従来では不可能であった１．３倍未満という膜厚比を達成することができる。
【０１１７】
そして、上記では、セルトランジスタTRcellのゲート絶縁膜１８ａやセルキャパシタQのキャパシタ誘電体膜１８ｂを、低耐圧MOSトランジスタTR(low)n、TR(low)pのゲート絶縁膜１８ａを構成する第２絶縁膜１８から形成したが、本発明はこれに限定されない。例えば、第１絶縁膜１７又は第３絶縁膜１９から、上記したセルトランジスタTRcellのゲート絶縁膜１８ａやセルキャパシタQのキャパシタ誘電体膜１８ｂを形成してもよい。これについては、以下の実施形態でも同様である。
【０１１８】
更に、本実施形態では、高耐圧MOSトランジスタTR(high)n、TR(high)p、低耐圧MOSトランジスタTR(low)n、TR(low)p、及びセルトランジスタTRcellを組み合わせて半導体基板１に形成したが、他の組み合わせであってもよい。
【０１１９】
（２）第２実施形態
既述の第１実施形態では、第２絶縁膜１８を形成する前に、シリコン基板１に対してフッ素イオン注入を行った。
【０１２０】
これに対し、本実施形態では、そのようなフッ素イオン注入を行わず、第２絶縁膜１８の成膜方法に改良を加えることで、キャパシタ形成溝１ｂの側面と底面とでの第２絶縁膜１８の膜厚差を低減する。
【０１２１】
図２０は、本実施形態で使用される処理チャンバの構成図である。
【０１２２】
その処理チャンバ５０は、ベース５１と、該ベース５１の穴５１ａ内に納められて昇降可能なシリンダ５２とを有する。そして、そのシリンダ５２の上端には、シリコン基板１を保持するためのリングプレート５３が設けられ、更にそのリングプレート５３の上方には上部カバー５４が設けられる。その上部カバー５４は、シリコン基板１を加熱するための複数のランプ５５を収容しており、これらのランプ５５からの光を通すための石英製の透過窓５９がその下端に配されている。更に、この処理チャンバ５０は、処理ガス６０をその内部に導入するためのガス導入口５０ａと、不要となった処理ガス６０を外部に排出するためのガス排出口５０ｂとを有し、ガス排出口５０ｂに繋がる真空ポンプ（不図示）によって、処理チャンバ５０内が大気圧よりも減圧された状態になる。
【０１２３】
このような処理チャンバ５０では、シリンダ５２によって所定の高さに保持されたシリコン基板１が、ランプ５５からの輻射熱によって加熱された状態で、ガス導入口５０ａから導入された処理ガス６０に曝される。
【０１２４】
本実施形態では、このような処理チャンバ５０を用いて、次のようにして半導体装置を製造する。
【０１２５】
まず、第１実施形態で説明した図１〜図７の工程を行うことにより、図７に示したように、シリコン基板１の各領域A〜Dの表面に第１絶縁膜１７を形成する。
【０１２６】
次に、図８のフッ素イオン注入は行わずに、図９で説明したように、第１絶縁膜１７をエッチングして高耐圧とトランジスタ形成領域Aにのみ残した後、このエッチングのマスクに用いた第２レジストパターン２０を除去する。
【０１２７】
続いて、シリコン基板１の表面に付着しているパーティクルや金属等を除去するために、SPM、APM、及びHPM等の薬液でシリコン基板１の上面とキャパシタ形成溝１ｂの内面とを洗浄する。
【０１２８】
次に、この薬液洗浄によってシリコン基板１の表面に形成されたケミカル酸化膜を除去すべく、図２０で説明した処理チャンバ５０内にシリコン基板１を入れる。そして、ランプ５５によってシリコン基板１の温度を約９００℃〜１０５０℃程度に加熱した後、減圧下のチャンバ５０内に処理ガス６０として還元性ガスの水素を導入し、シリコン基板１に対する水素アニールを開始する。そして、例えば６０秒以下の処理時間でこの水素アニールを行うことにより、上記したケミカル酸化膜が還元されて除去され、シリコン基板１の清浄面が露出するようになる。
【０１２９】
次に、シリコン基板１を処理チャンバ５０内に入れたまま、ランプ５５からの輻射熱によって基板温度を約８００℃〜１１００℃程度に安定させると共に、処理チャンバ５０内の圧力を２０Torr程度にまで減圧する。
【０１３０】
その後に、流量比が１０：１以下の酸素と水素との混合ガスを処理ガス６０として処理チャンバ５０内に導入する。処理チャンバ５０内に導かれた酸素と水素は、シリコン基板１上で反応して水蒸気となり、シリコン基板１がその水蒸気に曝され、シリコン基板１の表面に熱酸化膜が成長する。このような熱酸化膜の成長方法は、内燃方式のISSG(In Situ Stream Generation)酸化法とも呼ばれる。
【０１３１】
そして、上記の熱酸化膜の厚さが約２．５nmになったところで水素と酸素の供給を停止し、得られた熱酸化膜を第２絶縁膜１８（図１０参照）とする。
【０１３２】
この後は、第１実施形態で説明した図１１〜図１５の工程を行うことにより、図１５に示したように、メモリ領域CにセルキャパシタQとセルトランジスタTRcellを形成すると共に、メモリ領域C以外の領域にMOSトランジスタTR(high)n、TR(high)p、TR(low)n、TR(low)p、TRn、及びTRpを形成する。
【０１３３】
上記した本実施形態では、セルキャパシタQのキャパシタ誘電体膜となる第２絶縁膜１８を、減圧下の水蒸気雰囲気にシリコン基板１の表面を曝すISSG酸化法で形成した。本願発明者は、そのISSG酸化法で形成される酸化膜の面方位依存性について調査した。
【０１３４】
その調査では、表面の面方位が（１００）と（１１０）の二つのシリコン基板を洗浄した後、減圧状態の水蒸気雰囲気によるISSG酸化法により、基板温度を８００℃〜９００℃にしてこれらのシリコン基板の表面に約２．５nmの酸化膜を形成した。そして、面方位が（１００）のシリコン基板における熱酸化膜の厚さd4と、面方位が（１１０）のシリコン基板における熱酸化膜の厚さd5を測定し、それらの比d5/d4を算出した。その結果を図２１に示す。なお、この調査は、温度１（約８００℃）と温度２（約９００℃）の二種類の基板温度で行われた。
【０１３５】
図２１に示すように、温度１と温度２のいずれの場合でも、上記の比d5/d4は従来例の１．３〜２．０よりも小さくなる。更に、温度１と温度２とを比較すると、基板温度が高い温度２の方が比d5/d4が１に近づくことも明らかになった。
【０１３６】
これらの結果より、本実施形態では、面方位が（１００）であるキャパシタ形成溝１ｂ（図１０参照）の底面と、面方位が（１１０）であるキャパシタ形成溝１ｂの側面とでの第２絶縁膜１８の膜厚差が従来よりも小さくなる。同様に、面方位が（１００）であるシリコン基板１の上面と、上記のキャパシタ形成溝１ｂの側面とでの第２絶縁膜１８の膜厚差も小さくなる。
【０１３７】
従って、キャパシタ形成溝１ｂの底面１ｃやシリコン基板１の上面におけるのと同程度に薄い厚さの第２絶縁膜１８を溝１ｂの側面に形成することができ、セルキャパシタQ（図１４参照）の容量を大きくすることが可能になる。
【０１３８】
また、キャパシタ形成溝１ｂの側面と底面での第２絶縁膜１８の膜厚差が小さいので、側面での第２絶縁膜１８を薄くする目的でシリコン基板１の上面での第２絶縁膜１８の厚さを必要以上に薄くする必要が無い。そのため、このように薄い膜厚に起因して第２絶縁膜１８よりなる第２ゲート絶縁膜１８ａのリーク電流が増大するのを防止しながら、上記のようにセルキャパシタQの容量を増やすことが可能になる。
【０１３９】
しかも、本実施形態では、図２０の処理チャンバ５０内において、シリコン基板１の表面のケミカル酸化膜を除去するための水素アニールを行った後、その処理チャンバ５０からシリコン基板１を取り出さず、続けて上記の第２絶縁膜１８を形成するようにした。
【０１４０】
これによれば、水素アニール後のシリコン基板１が大気に触れないので、ケミカル酸化膜を除去後のシリコン基板１に自然酸化膜が再度形成されるのが防止され、シリコン基板１の清浄面上に高品位な第２絶縁膜１８が成長する。そのため、この第２絶縁膜１８をゲート絶縁膜やキャパシタ誘電体膜とするMOSトランジスタTR(low)n、TR(low)p、TRcell、及びセルキャパシタQの信頼性をより一層高めることが可能となる。
【０１４１】
（３）第３実施形態
上記した第１、第２実施形態では、キャパシタ形成溝１ｂの側面と底面とに膜厚差の低減された熱酸化膜（第２絶縁膜１８）を形成した。
【０１４２】
これに対し、本実施形態では、素子分離溝１ａの内面にそのような熱酸化膜を形成する。
【０１４３】
図２２、図２３は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１、第２実施形態で説明した要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。また、これらの図では、第１実施形態で説明した高耐圧トランジスタ形成領域Aのみを示し、これ以外の領域については省略する。
【０１４４】
まず、第１実施形態で説明した図１、図２の工程を行うことにより、図２２（ａ）に示すように、窒化シリコン膜３をマスクにするエッチングでシリコン基板１に素子分離溝１ａを形成する。そのシリコン基板１の表面の面方位は第１及び第２実施形態と同様に（１００）であり、素子分離溝１ｂの側面の面方位は（１１０）である。
【０１４５】
次いで、図２２（ｂ）に示すように、素子分離溝１ａの内面を酸化して第３熱酸化膜７０を形成し、上記のエッチングで素子分離溝１ａが受けたダメージを回復させる。そして、その第３熱酸化膜７０をスルー膜にしながら、シリコン基板１の面内方向の垂直方向から素子分離溝１ａにフッ素をイオン注入することにより、該素子分離溝１ａの底面にフッ素を導入する。
【０１４６】
続いて、図２２（ｃ）に示すように、フッ酸溶液を用いるウエットエッチングで第３熱酸化膜７０を除去する。
【０１４７】
次に、図２３（ａ）に示す断面構造を得るまでの工程について説明する。
【０１４８】
まず、基板温度が８００℃〜９００℃の条件下で素子分離絶縁膜１ａの内面を熱酸化して厚さ約１０nmの熱酸化膜を形成し、それを第５絶縁膜７１とする。
【０１４９】
次いで、シランを反応ガスとするHDPCVD法により、その第５絶縁膜７１上と窒化シリコン膜３上とに酸化シリコン膜を形成し、その酸化シリコン膜で素子分離溝１ａを完全に埋め込む。その後に、CMP法により窒化シリコン膜３上の余分な酸化シリコン膜を研磨して除去し、酸化シリコン膜を素子分離溝１ａに素子分離絶縁膜４として残して、STI構造の素子分離構造を形成する。
【０１５０】
この後は、第１実施形態で説明した図４〜図１４の工程を行うことにより、図２３（ｂ）に示すようなn型高耐圧MOSトランジスタTR(high)nとp型高耐圧MOSトランジスタTR(high)pの基本構造を完成させる。
【０１５１】
以上説明した本実施形態によれば、図２２（ｂ）の工程で素子分離溝１ａの底面にフッ素をイオン注入したので、第１実施形態で説明したように、その底部における熱酸化膜の酸化速度が速まる。そのため、上記のイオン注入の後に形成される第５絶縁膜７１は、素子分離溝１ａの底面において側面と同じ程度の速度で成長し、溝１ａの側面と底面での第５絶縁膜７１の膜厚差が低減することが可能となる。
【０１５２】
なお、この例では、第１実施形態で説明したフッ素イオン注入を採用したが、これに代えて、第２実施形態で説明した内燃方式のISSG酸化法で第５絶縁膜７１を形成することにより、溝１ａの側面と底面での第５絶縁膜７１の膜厚差を低減してもよい。
【０１５３】
以下に、本発明の特徴を付記する。
【０１５４】
（付記１）  溝が形成された半導体基板と、
前記半導体基板の上面、及び前記溝の側面と底面を熱酸化して得られた絶縁膜とを有し、
前記溝の側面における前記絶縁膜の厚さが、前記半導体基板の上面と前記溝の底面のそれぞれにおける前記絶縁膜の厚さの１．３倍未満であることを特徴とする半導体装置。
【０１５５】
（付記２）  前記半導体基板の上面と前記溝の底面に、該溝の側面よりも多い注入量でフッ素が導入されたことを特徴とする付記１に記載の半導体装置。
【０１５６】
（付記３）  前記絶縁膜の上にキャパシタ上部電極が形成され、該キャパシタ上部電極、前記絶縁膜、及び前記半導体基板でキャパシタが構成されたことを特徴とする付記１に記載の半導体装置。
【０１５７】
（付記４）  前記溝は素子分離溝であり、該溝を埋める厚さの素子分離絶縁膜が前記絶縁膜の上に形成されたことを特徴とする付記１に記載の半導体装置。
【０１５８】
（付記５）  前記溝の延在方向に垂直な方向は、＜００１＞、＜００１−＞、＜０１０＞、及び＜０１−０＞のいずれか（但し、記号“−”は直前の文字の上に付せられるバーを示す）であり、前記半導体基板の表面の面方位は（１００）面であることを特徴とする付記１に記載の半導体装置。
【０１５９】
（付記６）  前記半導体基板はシリコン基板であることを特徴とする付記５に記載の半導体装置。
【０１６０】
（付記７）  半導体基板に溝を形成する工程と、
少なくとも前記半導体基板の上面、及び前記溝の底面と側面を熱酸化して絶縁膜を形成する工程とを有し、
前記絶縁膜を形成する工程の前に前記半導体基板の上面と前記溝の底面とにフッ素をイオン注入する工程を行うか、或いは前記絶縁膜を形成する工程を、減圧状態の水蒸気雰囲気中で前記半導体基板の上面及び前記溝の底面と側面を熱酸化して行うことを特徴とする半導体装置の製造方法。
【０１６１】
（付記８）  前記フッ素をイオン注入する工程は、前記半導体基板の面内方向の垂直方向から前記半導体基板の上面と前記溝の底面とに前記フッ素を注入して行われることを特徴とする付記７に記載の半導体装置の製造方法。
【０１６２】
（付記９）  前記水蒸気雰囲気中で前記半導体基板の上面と前記溝とを熱酸化する工程は、チャンバ内に水素と酸素とを供給し、前記チャンバ内において加熱された状態の前記半導体基板上で前記水素と前記酸素とを反応させて行われることを特徴とする付記７に記載の半導体装置の製造方法。
【０１６３】
（付記１０）  前記水蒸気雰囲気中で前記半導体基板の上面と前記溝とを熱酸化する工程の前に、前記チャンバ内に還元性ガスを導入して、該還元性ガスに前記半導体基板の上面と前記溝を曝す工程を有すると共に、
前記チャンバから前記半導体基板を取り出さずに、引き続いて前記水蒸気雰囲気に前記半導体基板の上面と前記溝とを曝して、該上面と該溝とに前記絶縁膜を形成することを特徴とする付記９に記載の半導体装置の製造方法。
【０１６４】
（付記１１）  前記還元性ガスとして水素を採用することを特徴とする付記１０に記載の半導体装置の製造方法。
【０１６５】
（付記１２）  前記還元性ガスに前記溝を曝す工程の前に、薬液で前記半導体基板の上面と前記溝の内面とを洗浄する工程を有することを特徴とする付記１０に記載の半導体装置の製造方法。
【０１６６】
（付記１３）  前記絶縁膜の上にキャパシタ上部電極を形成して、該キャパシタ上部電極、前記絶縁膜、及び前記半導体基板でキャパシタを構成する工程を有することを特徴とする付記７に記載の半導体装置の製造方法。
【０１６７】
（付記１４）  前記絶縁膜の上に導電膜を形成する工程と、
前記導電膜をパターニングして、前記溝の上方の該導電膜を前記キャパシタ上部電極にすると共に、前記半導体基板の第１領域における前記導電膜をゲート電極にする工程と、
前記絶縁膜をパターニングして、前記キャパシタ上部電極の下の前記絶縁膜をキャパシタ誘電体膜にすると共に、前記ゲート電極の下の前記絶縁膜をゲート絶縁膜にする工程とを有することを特徴とする付記１３に記載の半導体装置の製造方法。
【０１６８】
（付記１５）  前記半導体基板の第２領域の上面を熱酸化して、前記絶縁膜とは厚さが異なる別の絶縁膜を形成する工程と、
前記別の絶縁膜をパターニングして、前記ゲート絶縁膜とは耐圧が異なる別のゲート絶縁膜を形成する工程とを有することを特徴とする付記１４に記載の半導体装置の製造方法。
【０１６９】
（付記１６）  前記溝として素子分離溝を形成し、
前記溝を埋める厚さの素子分離絶縁膜を前記絶縁膜の上に形成する工程を有することを特徴とする付記７に記載の半導体装置の製造方法。
【０１７０】
（付記１７）  前記半導体基板としてシリコン基板を使用することを特徴とする付記７に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１７１】
【図１】図１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２】図２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３】図３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図４】図４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図５】図５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図６】図６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図７】図７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図８】図８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図９】図９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１０】図１０は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図１１】図１１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図１２】図１２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。
【図１３】図１３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１３）である。
【図１４】図１４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１４）である。
【図１５】図１５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１５）である。
【図１６】図１６（ａ）〜（ｃ）は、本発明の第１実施形態において、フッ素のイオン注入の効果を調べるために本願発明者が行った実験について説明するための断面図である。
【図１７】図１７は、フッ素をイオン注入した場合としない場合とにおける熱酸化膜の厚さの比を算出して得られたグラフである。
【図１８】図１８は、シリコン基板にフッ素をイオン注入し、そのシリコン基板の溝の側面と底面における熱酸化膜の厚さの比を算出して得られたグラフである。
【図１９】図１９（ａ）、（ｂ）は、本発明の第１〜第３実施形態で採用し得る半導体基板の面方位について説明するための平面図である。
【図２０】図２０は、本発明の第２実施形態で使用される処理チャンバの構成図である。
【図２１】図２１は、本発明の第２実施形態において、表面の面方位が（１００）と（１１０）の二つのシリコン基板のそれぞれに熱酸化膜を形成し、それらの熱酸化膜の厚さの比を算出して得られたグラフである。
【図２２】図２２（ａ）〜（ｃ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２３】図２３（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その２）である。
【符号の説明】
【０１７２】
１、４０…シリコン基板、１ａ…素子分離溝、１ｂ…キャパシタ形成溝、２…熱酸化膜、３…窒化シリコン膜、３ａ…第１開口、３ｂ…第２開口、４…素子分離絶縁膜、６…第１レジストパターン、６ａ…窓、７…保護膜、８〜１０…第１〜第３pウェル、１２〜１５…第１〜第４nウェル、１７〜１９…第１〜第３絶縁膜、２０…第２レジストパターン、２１…第３レジストパターン、２３ａ…ゲート電極、２３ｂ…キャパシタ上部電極、２４ａ〜２４ｃ…第１〜第３n型ソース/ドレインエクステンション、２４ｄ〜２４ｇ…第１〜第４p型ソース/ドレインエクステンション、２６…絶縁性サイドウォール、２７ａ〜２７ｃ…第１〜第３n型ソース/ドレイン領域、２７ｄ〜２７ｇ…第１〜第４p型ソース/ドレイン領域、２８…コバルトシリサイド層、３０…カバー絶縁膜、３１…第４絶縁膜、３２…層間絶縁膜、３５…第１導電性プラグ、３６…第２導電性プラグ、４１…第１熱酸化膜、４２…第２熱酸化膜、５０…処理チャンバ、５０ａ…ガス導入口、５０ｂ…ガス排出口、５１…ベース、５２…シリンダ、５３…リングプレート、５４…上部カバー、５５…ランプ、５９…透過窓、６０…処理ガス、７０…第３熱酸化膜、７１…第５絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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