(57)【要約】  【課題】  データの消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路において、書き込み用電源電圧をあまり低下させることなく供給し、書き込み用外部電源端子をオープンにしても書き込み系回路が誤動作しないようにする。  【解決手段】  この半導体集積回路は、２次元アレイ状に配置された複数のメモリセルと、少なくとも１つのメモリセルを選択する選択回路と、選択されたメモリセルにデータを書き込む書き込み回路と、選択されたメモリセルからデータを読み出す読み出し回路と、複数のメモリセルにおいて用いられる消去電圧を選択的に出力する消去電圧出力回路と、ＰチャネルトランジスタＱＰ１３及びＱＰ１４とＮチャネルＭＯＳトランジスタＱＮ１３とを含み、複数のメモリセル、選択回路、及び、書き込み回路において用いられる電源電圧を選択的に出力する電源電圧選択回路９２とを具備する。【選択図】  図２
2007058972.tif 000002
【特許請求の範囲】
【請求項１】
データの消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路であって、
２次元アレイ状に配置された複数のメモリセルと、
前記複数のメモリセルの内から少なくとも１つのメモリセルを選択する選択回路と、
前記選択回路によって選択された少なくとも１つのメモリセルに、少なくとも１つのビットラインを介してデータを書き込む書き込み回路と、
前記選択回路によって選択された少なくとも１つのメモリセルから、少なくとも１つのビットラインを介してデータを読み出す読み出し回路と、
前記複数のメモリセルにおいて用いられる消去電圧を選択的に出力する消去電圧出力回路と、
前記複数のメモリセル、前記選択回路、及び、前記書き込み回路において用いられる電源電圧を選択的に出力する電源電圧選択回路であって、外部からソースに供給される書き込み用の第１の電源電圧をドレインから内部電源端子を介して出力する第１のＰチャネルＭＯＳトランジスタと、第１の電源電圧及び制御信号が活性化されていないときに、外部からソースに供給される第２の電源電圧をドレインから前記内部電源端子を介して出力する第２のＰチャネルＭＯＳトランジスタと、第１の電源電圧が活性化されず、かつ、制御信号が活性化されているときに、外部からドレインに供給される第２の電源電圧をソースから前記内部電源端子を介して出力するＮチャネルＭＯＳトランジスタとを含む、前記電源電圧選択回路と、
を具備する半導体集積回路。
【請求項２】
前記電源電圧選択回路が、前記内部電源端子に供給される電源電圧に基づいて制御信号のレベルをシフトさせ、レベルがシフトされた制御信号を前記第２のＰチャネルＭＯＳトランジスタのゲートに印加するレベルシフタをさらに含む、請求項１記載の半導体集積回路。
【請求項３】
前記第１及び第２のＰチャネルＭＯＳトランジスタの各々が、ドレインに接続されたバックゲートを有する、請求項１又は２記載の半導体集積回路。
【請求項４】
前記選択回路が、
前記複数のメモリセルにおける少なくとも１つの行を選択するための行選択信号をワードラインに出力する行選択回路と、
前記複数のメモリセルにおける少なくとも１つの列を選択するための列選択信号をカラムラインに出力する列選択回路と、
前記列選択回路から出力される列選択信号に従って、前記複数のメモリセルにおける少なくとも１つの列のメモリセルを、ビットラインを介して前記書き込み回路及び前記読み出し回路に接続するカラム選択スイッチと、
を含む、請求項１〜３のいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データの消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路に関する。
【背景技術】
【０００２】
例えば、液晶パネルのドライバＩＣにおいては、ＥＥＰＲＯＭ（エレクトロニカリー・イレーサブル・プログラマブル・リードオンリーメモリ）等の不揮発性メモリを内蔵して、従来は外付けメモリに書き込んでいた製品の出荷管理用仕向け先ＩＤや液晶パネル調整用データ等の情報を、内蔵の不揮発性メモリに書き込むことが行われている。これにより、外付けメモリの削減や、液晶モジュールの低価格化が実現される。
【０００３】
不揮発性メモリへのデータの書き込みは、実際に液晶モジュールを組み立てた状態において、書き込み用の外部電源端子に書き込み用電源電圧を印加することにより行われる。この不揮発性メモリへのデータ書き込み動作は、初期設定時のみにしか行われず、その後は、読み出し動作のみが行われる。そのため、書き込み用の外部電源端子を電源回路から切り離しオープン状態として液晶モジュールが使用される場合もある。そのような場合には、書き込み用の外部電源端子に接続されている書き込み系ラインがフローティング状態となるので、誤動作を起す原因となっていた。
【０００４】
関連する技術として、下記の特許文献１には、必要時のみ電圧が供給される第１の電源ライン（高電圧電源ライン）と、常時電圧が供給される第２の電源ライン（低電圧電源ライン）とからの電圧を、第１及び第２のＭＯＳトランジスタを用いて択一選択的に供給する電源切換回路において、第１及び第２のＭＯＳトランジスタのバックゲートがフローティング状態にならないようにする技術が開示されている。
【０００５】
この電源切換回路においては、ソースが高電圧電源ラインに接続された第１のＭＯＳトランジスタと、ソースが低電圧電源ラインに接続された第２のＭＯＳトランジスタと、第１及び第２のＭＯＳトランジスタのドレインに接続された電圧供給ラインと、第１及び第２のＭＯＳトランジスタのゲートにスイッチング電圧を与えて、第１及び第２のＭＯＳトランジスタを択一選択的にオンさせる切換駆動回路からなる電源切換回路において、第１及び第２のＭＯＳトランジスタのバックゲートを高電圧電源ライン側又は低電圧電源ライン側に切り換えて接続する切換接続回路が設けられている。
【０００６】
特許文献１の構成によると、高電圧電源ラインへの電源供給停止時又はその電圧低下時に、切換接続回路により第１及び第２のＭＯＳトランジスタのバックゲートが高電圧電源ライン側から低電圧電源ライン側に切り換えて接続されることになるので、例えば、ＥＥＰＲＯＭへのデータ書き込み終了後、その高電圧電源ラインへの電源供給を行う外部電源端子がオープン状態となった場合に、第１及び第２のＭＯＳトランジスタのバックゲートがフローティング状態になることが防止される。
【０００７】
しかしながら、上記の切換接続回路を新たに設けるために、回路が複雑化したり、回路面積が増大する。また、切換接続回路を構成するＰチャネルＭＯＳトランジスタが、第１のＭＯＳトランジスタと直列に高電圧電源ラインに接続されるので、書き込み時には、このトランジスタのオン抵抗成分によって高電圧に電圧降下が生じる。これにより、書き込み速度が低下したり、消費電力が増加するという問題が生じる。
【特許文献１】特開平５−２５８５８４号公報（第２−３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、上記の点に鑑み、本発明は、データの消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路において、初期設定時に書き込み用電源電圧をあまり低下させることなく書き込み系回路に供給すると共に、その後、書き込み用外部電源端子をオープンにしても書き込み系回路が誤動作しないようにすることを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明の１つの観点に係る半導体集積回路は、データの消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路であって、２次元アレイ状に配置された複数のメモリセルと、複数のメモリセルの内から少なくとも１つのメモリセルを選択する選択回路と、選択回路によって選択された少なくとも１つのメモリセルに、少なくとも１つのビットラインを介してデータを書き込む書き込み回路と、選択回路によって選択された少なくとも１つのメモリセルから、少なくとも１つのビットラインを介してデータを読み出す読み出し回路と、複数のメモリセルにおいて用いられる消去電圧を選択的に出力する消去電圧出力回路と、複数のメモリセル、選択回路、及び、書き込み回路において用いられる電源電圧を選択的に出力する電源電圧選択回路であって、外部からソースに供給される書き込み用の第１の電源電圧をドレインから内部電源端子を介して出力する第１のＰチャネルＭＯＳトランジスタと、第１の電源電圧及び制御信号が活性化されていないときに、外部からソースに供給される第２の電源電圧をドレインから内部電源端子を介して出力する第２のＰチャネルＭＯＳトランジスタと、第１の電源電圧が活性化されず、かつ、制御信号が活性化されているときに、外部からドレインに供給される第２の電源電圧をソースから内部電源端子を介して出力するＮチャネルＭＯＳトランジスタとを含む、電源電圧選択回路とを具備する。
【００１０】
ここで、電源電圧選択回路が、内部電源端子に供給される電源電圧に基づいて制御信号のレベルをシフトさせ、レベルがシフトされた制御信号を第２のＰチャネルＭＯＳトランジスタのゲートに印加するレベルシフタをさらに含むようにしても良い。また、第１及び第２のＰチャネルＭＯＳトランジスタの各々が、ドレインに接続されたバックゲートを有するようにしても良い。
【００１１】
さらに、選択回路が、複数のメモリセルにおける少なくとも１つの行を選択するための行選択信号をワードラインに出力する行選択回路と、複数のメモリセルにおける少なくとも１つの列を選択するための列選択信号をカラムラインに出力する列選択回路と、列選択回路から出力される列選択信号に従って、複数のメモリセルにおける少なくとも１つの列のメモリセルを、ビットラインを介して書き込み回路及び読み出し回路に接続するカラム選択スイッチとを含むようにしても良い。
【発明の効果】
【００１２】
本発明によれば、上記のように構成した電源電圧選択回路を用いて電源電圧を選択的に書き込み系回路に供給することにより、初期設定時に書き込み用電源電圧をあまり低下させることなく書き込み系回路に供給すると共に、その後、書き込み用外部電源端子をオープンにしても書き込み系回路が誤動作しないようにすることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路に内蔵されている不揮発性メモリの構成を示すブロック図である。不揮発性メモリとしては、電気的に記憶内容を消去できるＥＥＰＲＯＭが用いられる。
【００１４】
図１に示すように、半導体集積回路１は、コントロール回路１０と、Ｙプリデコーダ２０と、カラムドライバ３０と、Ｘプリデコーダ４０と、ＷＬデコーダ５０と、メモリセルアレイ６０と、プログラムドライバ７１と、センスアンプ７２と、データ入力回路８１と、データ出力回路８２と、電源切換回路９０とを有している。メモリセルアレイ６０には、複数組のワードラインＷＬ及びＷＬバー、複数のビットラインＢＬ、複数組のカラムラインＣＬ及びＣＬバーが接続されており、メモリセルアレイ６０において、データの消去、書き込み、読み出しが行われる複数のメモリセルが、２次元アレイ状に配置されている。
【００１５】
コントロール回路１０は、メモリセルアレイ６０におけるデータの消去、書き込み、読み出しを制御するための各種のコントロール信号を受信して、不揮発性メモリの各部を制御する。Ｙプリデコーダ２０は、コントロール回路１０の制御の下で、指定されたメモリセルの列を表す信号を生成してカラムドライバ３０に出力する。カラムドライバ３０は、この信号に基づいて１組の列選択信号を生成し、１組のカラムラインＣＬ及びＣＬバーを介してメモリセルアレイ６０に供給する。
【００１６】
同様に、Ｘプリデコーダ４０は、コントロール回路１０の制御の下で、指定されたメモリセルの行を表す信号を生成してＷＬデコーダ５０に出力する。ＷＬデコーダ５０は、この信号に基づいて１組の行選択信号を生成し、１組のワードラインＷＬ及びＷＬバーを介してメモリセルアレイ６０に供給する。
【００１７】
プログラムドライバ７１は、複数のビットラインを介してメモリセルアレイ６０に接続され、選択されたメモリセルに対してデータの書き込みを行う。また、センスアンプ７２は、複数のビットラインを介してメモリセルアレイ６０に接続され、選択されたメモリセルに対してデータの読み出しを行う。データ入力回路８１は、選択されたメモリセルに書き込まれるデータを外部から入力し、データ出力回路８２は、選択されたメモリセルから読み出されたデータを外部に出力する。
【００１８】
電源切換回路９０は、コントロール回路１０の制御の下で、供給される複数種類の電源電圧を、カラムドライバ３０、ＷＬデコーダ５０、メモリセルアレイ６０、プログラムドライバ７１、センスアンプ７２、及び、その他の回路に選択的に供給する。特に、電源切換回路９０は、消去電圧出力回路９１と、電源電圧選択回路９２とを含んでいる。
【００１９】
消去電圧出力回路９１は、メモリセルアレイ６０におけるデータ消去のために用いられる消去電圧ＶＥＲ（本実施形態においては、２０Ｖとする）を外部から供給され、消去動作において２０Ｖを選択的に出力し、それ以外の動作において電源電圧ＶＳＳ（本実施形態においては、０Ｖとする）を選択的に出力する。
【００２０】
また、電源電圧選択回路９２は、メモリセルアレイ６０におけるデータ書き込みのために用いられる書き込み用電源電圧ＶＰＰ（本実施形態においては、８Ｖとする）と通常の電源電圧ＶＤＤ（本実施形態においては、３Ｖとする）とを外部から供給され、内部電源電圧ＶＰＳとして、書き込み動作において８Ｖを選択的に出力し、それ以外の動作において３Ｖを選択的に出力する。電源電圧選択回路９２から出力される内部電源電圧ＶＰＳは、カラムドライバ３０、ＷＬデコーダ５０、メモリセルアレイ６０、プログラムドライバ７１において用いられる。
【００２１】
図２は、図１に示す電源電圧選択回路の構成を示す回路図である。
電源電圧選択回路９２は、外部から書き込み用電源電圧ＶＰＰ及び電源電圧ＶＤＤがそれぞれ供給される２つの外部電源端子Ｐ１及びＰ２と、書き込み動作時に活性化される制御信号ＣＴＲＬが入力される制御信号入力端子Ｐ３と、選択された電源電圧が供給される内部電源端子Ｐ４と、制御信号ＣＴＲＬのレベルをシフトさせるレベルシフタを構成するＮチャネルＭＯＳトランジスタＱＮ１１〜ＱＮ１２及びＰチャネルＭＯＳトランジスタＱＰ１１〜ＱＰ１２及びインバータ９３と、レベルシフタの出力信号に従って書き込み用電源電圧ＶＰＰ又は電源電圧ＶＤＤを選択することにより各部に供給すべき内部電源電圧ＶＰＳを選択的に出力するＰチャネルＭＯＳトランジスタＱＰ１３〜ＱＰ１４及びＮチャネルＭＯＳトランジスタＱＮ１３とを含んでいる。
【００２２】
ここで、外部電源端子Ｐ１には、初期設定時において書き込み動作を行うために、外部から８Ｖの書き込み用電源電圧ＶＰＰが供給されるが、その後は、何も接続されずに、外部電源端子Ｐ１はオープン状態となる。また、外部電源端子Ｐ２には、書き込み、読み出し、消去動作のいずれにおいても、外部から３Ｖの電源電圧ＶＤＤが供給される。
【００２３】
書き込み用電源電圧ＶＰＰは、トランジスタＱＰ１３のソースに入力され、電源電圧ＶＤＤは、トランジスタＱＰ１３及びＱＮ１３のゲート、トランジスタＱＮ１３のドレイン、及び、トランジスタＱＰ１４のソースに入力される。トランジスタＱＰ１３及びＱＰ１４のドレイン、及び、トランジスタＱＰ１３のソースは、内部電源端子Ｐ４に接続されている。内部電源端子Ｐ４に供給される内部電源電圧ＶＰＳは、レベルシフタの電源としても用いられる。
【００２４】
また、トランジスタＱＰ１３のバックゲート（Ｎウエル）は、ソース側ではなくドレイン側に接続されている。これは、外部電源端子Ｐ２に電源電圧ＶＤＤが供給されているときに外部電源端子Ｐ１が接地されても、トランジスタＱＰ１３においてドレインからバックゲートを介して外部電源端子Ｐ１に電流が流れないようにするためである。同様に、トランジスタＱＰ１４のバックゲートは、ソース側ではなくドレイン側に接続されている。これは、外部電源端子Ｐ１に、電源電圧ＶＤＤよりも高い書き込み用電源電圧ＶＰＰが供給されているときに、トランジスタＱＰ１４においてドレインからバックゲートを介して外部電源端子Ｐ２に電流が流れないようにするためである。
【００２５】
書き込み動作においては、外部電源端子Ｐ１に８Ｖの書き込み用電源電圧ＶＰＰが供給される。また、外部電源端子Ｐ２には、３Ｖの電源電圧ＶＤＤが供給されている。これによって、トランジスタＱＰ１３がオン状態となり、内部電源端子Ｐ４に内部電源電圧ＶＰＳとして８Ｖを供給する。
【００２６】
その結果、８Ｖの内部電源電圧ＶＰＳが、データ書き込み時に動作するカラムドライバ３０、ＷＬデコーダ５０、及び、プログラムドライバ７１に供給される。このとき、外部電源端子Ｐ１に供給される書き込み用電源電圧ＶＰＰは、１つのトランジスタＱＰ１３のみを通過して内部電源端子Ｐ４に供給されるので、トランジスタのオン抵抗による電圧降下を最小限にして、書き込み速度の低下を防止することが可能である。
【００２７】
また、レベルシフタにも８Ｖの電源電圧が供給される。制御信号ＣＴＲＬがハイレベル（３Ｖ）に活性化されることにより、レベルシフタの出力信号がハイレベル（８Ｖ）となり、トランジスタＱＰ１４はオフ状態となる。
【００２８】
読み出し動作及び消去動作においては、外部電源端子Ｐ１には何も接続されず、外部電源端子Ｐ１はオープン状態となる。また、外部電源端子Ｐ２には、３Ｖの電源電圧ＶＤＤが供給されている。これにより、トランジスタＱＰ１３はオフ状態となる。制御信号ＣＴＲＬがハイレベル（３Ｖ）である間は、トランジスタＱＮ１３がオン状態となって、内部電源端子Ｐ４に所定の電圧を出力する。これにより、外部電源端子Ｐ１がオープン状態となっても、データ書き込み時に動作するカラムドライバ３０、ＷＬデコーダ５０、プログラムドライバ７１等の書き込み系回路に所定の電圧が供給され、これらの回路の誤動作を防止することができる。
【００２９】
さらに、制御信号ＣＴＲＬがローレベル（０Ｖ）に非活性化されると、レベルシフタの出力信号は、ローレベル（０Ｖ）となる。従って、レベルシフタの出力信号がゲートに印加されるトランジスタＱＰ１４は、オン状態となり、内部電源端子Ｐ４に内部電源電圧ＶＰＳとして３Ｖを供給する。
【００３０】
その結果、３Ｖの内部電源電圧ＶＰＳが、データ読み出し時に動作するカラムドライバ３０及びＷＬデコーダ５０に供給されると共に、データ読み出し時には動作しないプログラムドライバ７１の誤動作を防止するために、プログラムドライバ７１にも供給される。
【００３１】
図３は、図２に示す電源電圧選択回路の動作を説明するためのタイミングチャートである。
時刻Ｔ０において、書き込み用電源電圧ＶＰＰは供給されておらず（０Ｖ）、制御信号ＣＴＲＬが０Ｖに非活性化されており、電源電圧選択回路９２から出力される内部電源電圧ＶＰＳの値が電源電圧ＶＤＤ（３Ｖ）と等しくなっているので、データ読み出し時に動作するカラムドライバ３０及びＷＬデコーダ５０に３Ｖが供給されると共に、データ読み出し時には動作しないプログラムドライバ７１にも３Ｖが供給され、これを安定させることができる。
【００３２】
時刻Ｔ１において、書き込み動作を行うために、制御信号ＣＴＲＬが３Ｖに活性化される。レベルシフタの出力信号がハイレベルになるので、トランジスタＱＰ１４はオフ状態となる。しかしながら、書き込み用電源電圧ＶＰＰが立ち上がるまでの期間は、トランジスタＱＮ１３がオン状態となって、（ＶＤＤ−ＶＴＨＮ）の電圧を内部電源端子Ｐ４に出力するので、書き込み系回路の安定状態を維持することができる。ここで、ＶＴＨＮは、ＮチャネルトランジスタＱＮ１３のゲート・ソース間のしきい電圧を表している。
【００３３】
続いて時刻Ｔ２において、書き込み用電源電圧ＶＰＰが８Ｖに立ち上がると、トランジスタＱＰ１３がオン状態となり、内部電源端子Ｐ４に供給される内部電源電圧ＶＰＳの値が８Ｖになる。これによって、８Ｖの内部電源電圧ＶＰＳが、カラムドライバ３０、ＷＬデコータ５０、及び、プログラムドライバ７１に出力され、選択されたメモリセルへのデータの書き込みが行われる。
【００３４】
書き込み動作を終えると、時刻Ｔ３において、書き込み用電源電圧ＶＰＰが０Ｖに立ち下がる。ここで、内部電源電圧ＶＰＳの値が、（ＶＤＤ＋ＶＴＨＰ）の電圧よりも高ければ、トランジスタＱＰ１３がオンするので、内部電源電圧ＶＰＳの値は、（ＶＤＤ＋ＶＴＨＰ）の電圧に押さえられる。従って、制御信号ＣＴＲＬが非活性化されるまでの期間は、書き込み系回路の安定状態を維持することができる。ここで、ＶＴＨＰは、ＰチャネルトランジスタＱＰ１３のゲート・ソース間のしきい電圧（絶対値）を表している。
【００３５】
時刻Ｔ４において、制御信号ＣＴＲＬが０Ｖに非活性化される。レベルシフタの出力信号がローレベルとなるので、トランジスタＱＰ１４がオン状態となり、内部電源電圧ＶＰＳの値が電源電圧ＶＤＤ（３Ｖ）と等しくなって、データ読み出し時に動作するカラムドライバ３０及びＷＬデコーダ５０に３Ｖが供給されると共に、データ読み出し時には動作しないプログラムドライバ７１にも３Ｖが供給され、これを安定させることができる。
【００３６】
以上説明したように、書き込み動作を行わないときに外部電源端子Ｐ１がオープンになっても、電源電圧選択回路９２に接続されたカラムドライバ３０、ＷＬデコーダ５０、プログラムドライバ７１には一定の電圧が供給されるので、半導体集積回路を装置に実装する際に、これらの回路を安定化させるために外部電源端子Ｐ１を電源電圧に接続するような配線を行わなくて済む。
【００３７】
図４は、図１に示すメモリセルアレイの内部構造を示すブロック図である。図４に示すように、メモリセルアレイ６０においては、複数組のワードライン（ＷＬ０／ＷＬ０バー、・・・、ＷＬｎ／ＷＬｎバー）及び複数のビットライン（ＢＬ０、・・・、ＢＬｋ）に接続された複数のメモリセル６１が、２次元アレイ状に設置されている。以下においては、データのビット数が８ビットであるとする（ｋ＝７）。
【００３８】
各列のメモリセルに接続されているビットラインは、１組のカラムラインＣＬ及びＣＬバーを介して供給される列選択信号によって制御されるカラム選択スイッチ６２を介して、図１に示すプログラムドライバ７１及びセンスアンプ７２に選択的に接続される。カラム選択スイッチ６２としては、一般的に、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとによって構成されるアナログスイッチ（トランスミッションゲート）が用いられる。
【００３９】
次に、図１〜図４を参照しながら、半導体集積回路１に内蔵されている不揮発性メモリの動作について説明する。
データの消去、書き込み、読み出しを行う際には、コントロール回路１０が、コントロール信号に従って、不揮発性メモリの各部を制御する。コントロール回路１０は、コントロール信号によって指定されたメモリセルの列を指定する列アドレス信号をＹプリデコーダ２０に出力し、該メモリセルの行を指定する行アドレス信号をＸプリデコーダ４０に出力する。
【００４０】
コントロール回路１０から列アドレス信号を受信したＹプリデコーダ２０は、列アドレス信号をデコードすることにより、指定されたメモリセルの列を表す信号を生成し、この信号をカラムドライバ３０に出力する。カラムドライバ３０は、この信号に基づいて１組の列選択信号を生成し、図４に示すカラムラインＣＬ０／ＣＬ０バー、・・・、ＣＬｍ／ＣＬｍバーの内の少なくとも１組に列選択信号を出力する。
【００４１】
同様に、コントロール回路１０から行アドレス信号を受信したＸプリデコーダ４０は、行アドレス信号をデコードすることにより、指定されたメモリセルの行を表す信号を生成してＷＬデコーダ５０に出力する。ＷＬデコーダ５０は、この信号に基づいて１組の行選択信号を生成し、図４に示すワードラインＷＬ０／ＷＬ０バー、・・・、ＷＬｎ／ＷＬｎバーの内の少なくとも１組に行選択信号を出力する。
【００４２】
図４に示すカラム選択スイッチ６２は、カラムドライバ３０から１組のカラムラインを介して１組の列選択信号が入力されるとオンして、上記ワードライン及び当該カラム選択スイッチに接続されている８個のメモリセルを選択状態とする。
【００４３】
データの消去を行う場合には、コントロール回路１０の制御の下で、消去電圧出力回路９１が２０Ｖの消去電圧ＶＥＲを出力することにより、メモリセルアレイ６０に２０Ｖの消去電圧ＶＥＲが印加され、メモリセルアレイ６０に含まれている複数のメモリセルにおいてデータの消去が行われる。
【００４４】
また、データの書き込みを行う場合には、コントロール回路１０の制御の下で、電源電圧選択回路９２が８Ｖの内部電源電圧ＶＰＳを出力することにより、メモリセルアレイ６０に８Ｖのコントロールゲート電圧ＶＣＧが印加される。データ入力回路８１は、入力された８ビットのデータをプログラムドライバ７１に出力する。プログラムドライバ７１が、入力された８ビットのデータに応じた書き込み電圧をビットラインに印加すると、選択された８個のメモリセルに８ビットの
データが書き込まれる。
【００４５】
一方、データの読み出しを行う場合には、コントロール回路１０の制御の下で、電源電圧選択回路９２が３Ｖの内部電源電圧ＶＰＳを出力する。これに基づいて、センスアンプ７２が、例えば１Ｖの電圧をビットラインに印加して、流れる電流を検出することにより、選択された８個のメモリセルから８ビットのデータを読み出す。また、センスアンプ７２は、読み出された８ビットのデータをデータ出力回路８２に出力し、データ出力回路８２は、入力された８ビットのデータを外部に出力する。
【００４６】
図５は、図４に示すメモリセルの構成を示す回路図である。情報を記憶するためのＮチャネルＭＯＳトランジスタＱＮ１０と、消去動作において用いられるＰチャネルＭＯＳトランジスタＱＰ１１と、コントロールゲートとして用いられるＮチャネルＭＯＳトランジスタＱＮ１１とは、共通のゲート（フローティングゲート）を有している。トランジスタＱＮ１０のソースは接地されており、ドレインは、ＰチャネルＭＯＳトランジスタＱＰ１２とＮチャネルＭＯＳトランジスタＱＮ１２とによって構成されるアナログスイッチ（トランスミッションゲート）を介して、ビットラインＢＬに接続されている。
【００４７】
トランジスタＱＰ１１のソースとドレインとは互いに接続されており、消去動作において、消去電圧ＶＥＲ（２０Ｖ）が印加される。これにより、トランジスタＱＰ１１は、フローティングゲートとチャネルとの間にＦＮトンネル電流を流すための消去素子として機能する。また、トランジスタＱＮ１１のソースとドレインとは互いに接続されてコントロールゲートとして機能し、書き込み動作において、コントロールゲート電圧ＶＣＧとして８Ｖがコントロールゲートに印加される。
【００４８】
アナログスイッチを構成するトランジスタＱＰ１２及びＱＮ１２のゲートには、ワードラインＷＬバー及びＷＬがそれぞれ接続されている。このメモリセル６１に対してデータの書き込み又は読み出しを行う際には、ワードラインＷＬバーにローレベルの行選択信号が供給されると共に、ワードラインＷＬにハイレベルの行選択信号が供給されて、アナログスイッチがオンすることにより、トランジスタＱＮ１０のドレインがビットラインに接続される。また、１組の列選択信号が供給されることによって、図４に示す該当するカラム選択スイッチ６２がオンする。これにより、このメモリセル６１は選択状態となり、それ以外の場合には、メモリセルは非選択状態となる。
【００４９】
図６は、図５に示すメモリセルの構造を示す平面図である。また、図７は、図５に示すメモリセルの構造を示す断面図であって、（ａ）はＡ−Ａ’面における断面図であり、（ｂ）はＢ−Ｂ’面における断面図である。
【００５０】
図６及び図７に示すように、Ｐ型半導体基板１００内には、トランジスタＱＮ１１のソース・ドレインとなるｎ＋不純物拡散領域１０１及び１０２と、トランジスタＱＮ１０のソース・ドレインとなるｎ＋不純物拡散領域１０３及び１０４と、Ｎウエル１０５が形成されており、Ｎウエル１０５内には、トランジスタＱＰ１１のソース・ドレインとなるｐ＋不純物拡散領域１０６及び１０７が形成されている。
【００５１】
また、Ｐ型半導体基板１００の電位を固定するために、ｐ＋不純物拡散領域１２０が形成されており、Ｎウエル１０５の電位を固定するために、ｎ＋不純物拡散領域１２１が形成されている。これらの不純物拡散領域は、スルーホールを介してそれぞれの配線に接続されている。
【００５２】
Ｐ型半導体基板１００上には、ゲート絶縁膜１１９を介してフローティングゲート１１８が形成されている。また、トランジスタＱＮ１１のソース・ドレイン１０１及び１０２によってコントロールゲートが構成される。図７においては、フローティングゲート１１８とコントロールゲートとの間に形成される容量を、コンデンサとして表している。
【００５３】
データの消去を行う際には、例えば、メモリセルアレイに含まれている全てのメモリセルが選択され、情報を記憶するためのトランジスタＱＮ１０のドレイン１０４がビットラインＢＬに接続される。また、ビットラインＢＬは、０Ｖに固定される。さらに、コントロールゲート電圧ＶＣＧが０Ｖとなり、消去電圧ＶＥＲ（２０Ｖ）が印加される。
【００５４】
図７の（ｂ）に示すように、消去素子として機能するトランジスタＱＰ１１のソース１０６とドレイン１０７に、正の高電圧２０Ｖが印加される。これにより、フローティングゲート１１８とＮウエル１０５のチャネルとの間に高電界が発生するので、トンネル効果によってＦＮ（Fowler-Nordheim）トンネル電流が流れる。即ち、フローティングゲート１１８からゲート絶縁膜１１９を介してＮウエル１０５のチャネルに向けて電子が移動して、フローティングゲートが正に帯電する。その結果、情報を記憶するためのトランジスタＱＮ１０のしきい電圧が低下し、これによって記憶内容の消去が行われる。
【００５５】
データの書き込みを行う際には、選択されるメモリセルに接続されているワードラインＷＬバー及びＷＬを介して１組の行選択信号として０Ｖ及び８Ｖが印加され、選択されるメモリセル６１（図５）において、トランジスタＱＰ１２及びＱＮ１２によって構成されるアナログスイッチがオンする。また、１組の列選択信号が供給されることによって、図４に示すいずれかのカラム選択スイッチ６２がオンする。これによって、情報を記憶するためのトランジスタＱＮ１０のドレイン１０４が、ビットラインＢＬを介してプログラムドライバ７１（図１）に接続される。ビットラインＢＬには、記憶すべきデータ「０」又は「１」に従って、０Ｖ又は８Ｖが供給される。
【００５６】
ビットラインＢＬに８Ｖが供給される場合には、選択されたメモリセルのトランジスタＱＮ１０のドレイン１０４に８Ｖが印加され、一方、ソース１０３は０Ｖとなっている。また、コントロールゲート電圧ＶＣＧは、８Ｖとなっている。図７の（ａ）において、トランジスタＱＮ１０のソース１０３からチャネルを介してドレイン１０４に向けて電子が移動することにより大電流が流れ、衝突電離で生じた高エネルギー電子（ホットエレクトロン）がフローティングゲート１１８に注入される。
【００５７】
その結果、フローティングゲート１１８が負に帯電するので、情報を記憶するためのトランジスタＱＮ１０のしきい電圧が上昇し、これによって情報が記憶される。一方、ビットラインＢＬに０Ｖが供給される場合には、選択されたメモリセルのトランジスタＱＮ１０にドレイン電流が流れないので、しきい電圧は、消去状態のまま変化しない。
【００５８】
データの読み出しを行う際には、選択されるメモリセルに接続されているワードラインＷＬバー及びＷＬを介して１組の行選択信号として０Ｖ及び３Ｖが印加され、選択されるメモリセル６１（図５）において、トランジスタＱＰ１２及びＱＮ１２によって構成されるアナログスイッチがオンする。また、１組の列選択信号が供給されることによって、図４に示す該当するカラム選択スイッチ６２がオンする。これによって、情報を記憶するためのトランジスタＱＮ１０のドレイン１０４が、ビットラインＢＬを介してセンスアンプ７２（図１）に接続される。ビットラインＢＬには、書き込み動作におけるよりも低い電圧（本実施形態においては、１Ｖ）が供給される。
【００５９】
ビットラインＢＬに供給された１Ｖは、情報を記憶するためのトランジスタＱＮ１０のドレイン１０４に印加され、一方、ソース１０３は０Ｖとなっている。また、コントロールゲート電圧ＶＣＧは、０Ｖとなっている。消去後においては、フローティングゲートが正に帯電しているので、図７の（ａ）において、トランジスタＱＮ１０のソース１０３からドレイン１０４に電子が移動して、ドレイン電流が流れる。
【００６０】
一方、書き込み後においては、フローティングゲートが負に帯電しているので、トランジスタＱＮ１０のソース１０３からドレイン１０４に電子が移動せず、ドレイン電流は流れない。このように、ドレイン電流が流れるか流れないかによって、記憶されている情報の読み出しを行うことができる。この情報は、ビットラインＢＬを通して、図１に示すセンスアンプ７２によって読み取られ、データ出力部８２から外部に出力される。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施形態における不揮発性メモリの構成を示すブロック図。
【図２】図１に示す電源電圧選択回路の構成を示す回路図。
【図３】図２に示す電源電圧選択回路の動作を説明するためのタイミングチャート。
【図４】図１に示すメモリセルアレイの内部構造を示すブロック図。
【図５】図４に示すメモリセルの構成を示す回路図。
【図６】図５に示すメモリセルの構造を示す平面図。
【図７】図５に示すメモリセルの構造を示す断面図。
【符号の説明】
【００６２】
１  半導体集積回路、  １０  コントロール回路、  ２０  Ｙプリデコーダ、  ３０  カラムドライバ、  ４０  Ｘプリデコーダ、  ５０  ＷＬデコーダ、  ６０  メモリセルアレイ、  ６１  メモリセル、  ６２  カラム選択スイッチ、  ７１  プログラムドライバ、  ７２  センスアンプ、  ８１  データ入力回路、  ８２  データ出力回路、  ９０  電源切換回路、  ９１  消去電圧出力回路、  ９２  電源電圧選択回路、  ９３  インバータ、  １００  Ｐ型半導体基板、  １０１〜１０４、１０６、１０７、１２０、１２１  不純物拡散領域、  １０５  Ｎウエル、  １１８  フローティングゲート、  １１９  ゲート絶縁膜、  ＱＰ１１〜ＱＰ１２  ＰチャネルＭＯＳトランジスタ、  ＱＮ１０〜ＱＮ１２  ＮチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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