(57)【要約】【課題】ＤＲＡＭ部とロジック部とが並設されている構造で生産性を向上させることができる集積回路装置を提供する。【解決手段】複数の容量素子１３０の上部電極１１８を従来から必須の上部容量配線１２２ａで接続することにより、複数の容量素子１３０の上部電極１１８を接続するために専用の製造工程や専用の製造設備が必要ないので生産性を向上させることができる。【選択図】図１
2007201101.tif 000002
【特許請求の範囲】
【請求項１】
複数の容量素子を有するメモリ部とロジック回路を有するロジック部とが並設されており、前記容量素子の各々が上部電極と容量絶縁膜と下部電極とを有しており、前記上部電極に接続されている上部容量配線が前記容量素子より上方に位置しているとともに下部電極に接続されている下部容量配線が下方に位置しているＣＯＢ(Capacitor over Bitline)構造に前記メモリ部が形成されている集積回路装置であって、
複数の前記容量素子と前記ロジック回路に接続されている少なくとも一個のロジックコンタクトとが層間絶縁膜に埋設されており、
この層間絶縁膜と前記ロジックコンタクトと複数の前記容量素子の上部電極との上面で平面が形成されており、
この平面上に形成されているロジック配線が前記ロジックコンタクトに接続されているとともに上部容量配線が複数の前記容量素子の上部電極に接続されている集積回路装置。
【請求項２】
複数の容量素子を有するメモリ部とロジック回路を有するロジック部とが並設されており、前記容量素子の各々が上部電極と容量絶縁膜と下部電極とを有しており、前記上部電極に接続されている上部容量配線が前記容量素子より上方に位置しているとともに下部電極に接続されている下部容量配線が下方に位置しているＣＯＢ構造に前記メモリ部が形成されている集積回路装置であって、
複数の前記容量素子と前記ロジック回路に接続されている少なくとも一個のロジックコンタクトとが層間絶縁膜に埋設されており、
前記層間絶縁膜の上面より下方に位置している複数の前記容量素子の上部電極の上面に導電性の容量プラグが個々に形成されており、
複数の前記容量素子の容量プラグと前記ロジックコンタクトと前記層間絶縁膜との上面で平面が形成されており、
この平面上に形成されているロジック配線が前記ロジックコンタクトに接続されているとともに上部容量配線が複数の前記容量素子の容量プラグに接続されている集積回路装置。
【請求項３】
複数の容量素子を有するメモリ部とロジック回路を有するロジック部とが並設されており、前記容量素子の各々が上部電極と容量絶縁膜と下部電極とを有している集積回路装置であって、
複数の前記容量素子と前記ロジック回路に接続されている少なくとも一個のロジックコンタクトとが層間絶縁膜に埋設されており、
この層間絶縁膜の上面より下方に位置している複数の前記容量素子の上部電極の上面に導電性の容量プラグが個々に形成されており、
複数の前記容量素子の容量プラグと前記ロジックコンタクトと前記層間絶縁膜との上面で平面が形成されており、
この平面上に形成されているロジック配線が前記ロジックコンタクトに接続されているとともに上部容量配線が複数の前記容量素子の容量プラグに接続されている集積回路装置。
【請求項４】
複数の容量素子を有するメモリ部とロジック回路を有するロジック部とが並設されており、前記容量素子の各々が上部電極と容量絶縁膜と下部電極とを有している集積回路装置であって、
複数の前記容量素子と前記ロジック回路に接続されている少なくとも一個の下部ロジック電極とが下部層間絶縁膜に埋設されており、
この下部層間絶縁膜と前記下部ロジック電極と複数の前記容量素子の上部電極との上面で平面が形成されており、
この平面上に積層されている上部層間絶縁膜に複数の容量コンタクトと少なくとも一個の上部ロジック電極とが埋設されており、
前記上部層間絶縁膜の上面に上部容量配線と少なくとも一個のロジック配線とが形成されており、
前記ロジック配線が前記上部ロジック電極により前記下部ロジック電極に接続されているとともに一個の前記上部容量配線が複数の前記容量コンタクトにより複数の前記容量素子の上部電極に接続されている集積回路装置。
【請求項５】
複数の容量素子を有するメモリ部とロジック回路を有するロジック部とが並設されており、前記容量素子の各々が上部電極と容量絶縁膜と下部電極とを有している集積回路装置であって、
複数の前記容量素子と前記ロジック回路に接続されている少なくとも一個の下部ロジック電極とが下部層間絶縁膜に埋設されており、
この下部層間絶縁膜の上面より下方に位置している複数の前記容量素子の上部電極の上面に導電性の容量プラグが個々に形成されており、
前記下部層間絶縁膜と前記下部ロジック電極と複数の前記容量素子の容量プラグとの上面で平面が形成されており、
この平面上に積層されている上部層間絶縁膜に複数の容量コンタクトと少なくとも一個の上部ロジック電極とが埋設されており、
前記上部層間絶縁膜の上面に上部容量配線と少なくとも一個のロジック配線とが形成されており、
前記ロジック配線が前記上部ロジック電極により前記下部ロジック電極に接続されているとともに一個の前記上部容量配線が複数の前記容量コンタクトにより複数の前記容量素子の容量プラグに接続されている集積回路装置。
【請求項６】
前記上部電極に接続されている上部容量配線が前記容量素子より上方に位置しているとともに下部電極に接続されている下部容量配線が下方に位置しているＣＯＢ構造に前記メモリ部が形成されている請求項３ないし５の何れか一項に記載の集積回路装置。
【請求項７】
複数の前記容量素子が前後左右に配列されており、
複数の前記容量素子に接続される格子状の平面形状に前記上部容量配線が形成されている請求項１ないし６の何れか一項に記載の集積回路装置。
【請求項８】
請求項１に記載の集積回路装置を製造する回路製造方法であって、
一様に成膜した前記層間絶縁膜の上面に前記容量素子のための開口部である複数の容量開口を形成し、
前記層間絶縁膜の上面と複数の前記容量開口の内面とに第一導電層を成膜し、
この第一導電層を前記容量開口の内面の上縁近傍より下方の位置までエッチバックして前記下部電極を形成し、
前記層間絶縁膜の上面と複数の前記容量開口の内面とに前記容量絶縁膜と第二導電層とを順番に成膜し、
前記容量絶縁膜と前記第二導電層をＣＭＰ(Chemical Mechanical Polishing)により前記層間絶縁膜の上面から除去して前記平面を形成し、
この平面上に前記ロジック配線とともに前記上部容量配線を形成する回路製造方法。
【請求項９】
請求項２に記載の集積回路装置を製造する回路製造方法であって、
一様に成膜した前記層間絶縁膜の上面に前記容量素子のための開口部である複数の容量開口を形成し、
前記層間絶縁膜の上面と複数の前記容量開口の内面とに第一導電層を成膜し、
この第一導電層を前記容量開口の内面の上縁近傍より下方の位置までエッチバックして前記下部電極を形成し、
前記層間絶縁膜の上面と複数の前記容量開口の内面とに前記容量絶縁膜と第二導電層とを順番に成膜し、
この第二導電層を前記容量絶縁膜とともに前記容量開口の内面の上縁近傍より下方で前記下部電極の上縁近傍より上方の位置までエッチバックして前記上部電極を形成し、
前記層間絶縁膜の上面に前記ロジックコンタクトのための開口部であるロジック開口を形成し、
前記層間絶縁膜の上面と複数の前記容量開口の前記上部電極の上面より上方の内面と前記ロジック開口の内面とに第三導電層を成膜し、
この前記第三導電層をＣＭＰにより前記層間絶縁膜の上面から除去して前記平面を形成し、
この平面上に前記ロジック配線とともに前記上部容量配線を形成する回路製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の容量素子を有するメモリ部とロジック回路を有するロジック部とが並設されている集積回路装置、その集積回路装置を製造する回路製造方法、に関する。
【背景技術】
【０００２】
現在のＬＳＩ(Large Scale Integration)などの集積回路装置では、ロジック回路とともに大容量メモリを搭載することがあり、そのような場合にはメモリ回路としてセル面積が小さいＤＲＡＭ(Dynamic Random Access Memory)をロジック回路に並設することがある。
【０００３】
そこで、上述のような構造の集積回路装置の一従来例を図２２を参照して以下に説明する。なお、図２２は集積回路装置の内部構造を示す模式的な縦断正面図である。また、以下では説明を簡単とするため、図示するように、上下左右などの方向を規定して説明する。
【０００４】
この集積回路装置４００は、1個の半導体基板４０１を有しており、この半導体基板４０１の上面に各種の層膜が形成されていることなどにより、メモリ部であるＤＲＡＭ部とロジック部が左右に並設されている。半導体基板４０１の表面には、酸化膜が充填された一様な深さのＳＴＩ(Shallow Trench Isolation)４０２が所定パターンに形成されており、このＳＴＩ４０２により領域分離された半導体基板４０１の表面に、ロジックトランジスタ４０３やＤＲＡＭトランジスタ(図示せず)のソースドレイン領域４０６や下部容量／ロジック配線となるシリサイド層４０７などが形成されている。
【０００５】
半導体基板４０１の上面には第一の層間絶縁膜４０８が積層されており、例えば、ＤＲＡＭ部では、第一の層間絶縁膜４０８の上面に下部容量配線４１０などが所定パターンで形成されている。この下部容量配線４１０は、第一の層間絶縁膜４０８に埋設されているビットコンタクト４０９に接続されており、このビットコンタクト４０９はＤＲＡＭ部のシリサイド層４０７によりＤＲＡＭトランジスタなどに接続されているので、これで下部容量配線４１０とＤＲＡＭトランジスタとが接続されている。
【０００６】
第一の層間絶縁膜４０８の上面には第二の層間絶縁膜４１１が積層されており、これら第一／第二の層間絶縁膜４０８，４１１に容量コンタクト４１２ａやロジックコンタクト４１２ｂが埋設されている。ＤＲＡＭ部の複数の容量コンタクト４１２ａは、シリサイド層４０７の上面に形成されており、その各々の上面には容量素子４３０が形成されているので、これで容量素子４３０とＤＲＡＭトランジスタとが接続されている。
【０００７】
第二の層間絶縁膜４１１の上面には第三／第四の層間絶縁膜４１３，４１４が積層されており、ＤＲＡＭ部では、第三／第四の層間絶縁膜４１３，４１４に複数の容量素子４３０が埋設されている。この容量素子４３０は、下部電極４１６と容量絶縁膜４１７と上部電極４１８ａからなり、下部電極４１６は、第三／第四の層間絶縁膜４１３，４１４に形成された開口孔の内側面と底面とに所定膜厚の窒化チタン等で形成されている。
【０００８】
容量絶縁膜４１７は、酸化タンタル等の高誘電率膜からなり、複数の容量素子４３０の下部電極４１６の内面と第四の層間絶縁膜４１４の上面とに所定膜厚で形成されている。上部電極４１８ａは、複数の容量素子４３０の容量絶縁膜４１７より内側の空隙に埋設されているとともに、第四の層間絶縁膜４１４の上面に容量絶縁膜４１７を介して積層されている。
【０００９】
この第四の層間絶縁膜４１４の上面では、複数の容量素子４３０の上部電極４１８ａが１個の平板状の容量プレート４１８ｂとして形成されているので、これで複数の容量素子４３０の上部電極４１８ａが相互に接続されており、その電位が共通となっている。なお、容量プレート４１８ｂは、複数の容量素子４３０と後述する容量コンタクト４２０ａとを接続できるように、所定の平面形状にパターニングされている。
【００１０】
第四の層間絶縁膜４１４の上面には第五の層間絶縁膜４１９が積層されており、ＤＲＡＭ部の第五の層間絶縁膜４１９に埋設されている容量コンタクト４２０ａが容量プレート４１８により複数の容量素子４３０に接続されている。また、ロジック部では第四／第五の層間絶縁膜４１４，４１９に複数のロジックコンタクト４２０ｂが埋設されており、このロジックコンタクト４２０ｂが第二／第三の層間絶縁膜４０８，４１１に埋設されているロジックコンタクト４１２ｂに個々に接続されている。
【００１１】
第五の層間絶縁膜４１９の上面には、上部容量配線４２３ａやロジック配線４２３ｂが所定パターンで各々形成されており、上部容量配線４２３ａが容量コンタクト４２０ａに接続されているとともに、複数のロジック配線４２３ｂが複数のロジックコンタクト４２０ｂに個々に接続されている。
【００１２】
なお、第五の層間絶縁膜４１９の上面には第六／第七の層間絶縁膜４２１，４２２が積層されており、これら第六／第七の層間絶縁膜４２１，４２２に上部容量配線４２３ａとロジック配線４２３ｂとが埋設されている。
【００１３】
このため、ＤＲＡＭ部では、複数の容量素子４３０の上部電極４１８ａが容量コンタクト４２０ａにより上部容量配線４２３ａに接続されており、ロジック部では、ロジックトランジスタ４０３が２段のロジックコンタクト４１２ｂ，４２０ｂによりロジック配線４２３ｂに接続されている。
【００１４】
この集積回路装置４００は、上部電極４１８ａに接続されている上部容量配線４２３ａが容量素子４３０より上方に位置しているとともに、下部電極４１６に接続されている下部容量配線４１０が下方に位置しているので、いわゆるＣＯＢ構造にＤＲＡＭ部が形成されている。
【００１５】
この集積回路装置４００は、ＤＲＡＭ部の複数の容量素子４３０の上部電極４１８ａが容量プレート４１８ｂにより一体に接続されているので、これで複数の容量素子４３０の上部電極４１８ａの電位が上部容量配線４２３ａと同一に固定されている。また、ＤＲＡＭ部とロジック部との各部が同時に形成されるので、その生産性が良好である。
【００１６】
上述した集積回路装置４００を製造する場合、ＤＲＡＭ部の容量素子４３０を形成する工程では、第四の層間絶縁膜４１４の上面から第二の層間絶縁膜４１１の上面まで開口部を選択エッチングで形成してから、下部電極４１６となる窒化チタンを第四の層間絶縁膜４１４の上面全域に成膜する。つぎに、この窒化チタンが開口部の内側面と底面のみ残存するように、フォトレジスト等で保護してから異方性エッチングを実行することにより、下部電極４１６を形成する。
【００１７】
つぎに、容量絶縁膜４１７となる酸化タンタル等の高誘電率膜を所定の膜厚で第四の層間絶縁膜４１４の上面全域に成膜してから、第四の層間絶縁膜４１４に形成した開口部が下部電極４１６と高誘電率膜を介して充填されるように、窒化チタンとタングステンとを第四の層間絶縁膜４１４の上面全域に積層させる。
【００１８】
つぎに、第四の層間絶縁膜４１４の上面に位置する高誘電率膜と窒化チタンとタングステンとを、フォトマスク(図示せず)を利用したフォトエッチングで所定の平面形状にパターニングすることにより、容量プレート４１８ｂを容量絶縁膜４１７とともに形成する。
【００１９】
つぎに、第四の層間絶縁膜４１４の上面に第五の層間絶縁膜４１９を積層するが、ＤＲＡＭ部のみ第四の層間絶縁膜４１４の上面に上部電極４１８ａが容量プレートとして形成されているため、ＤＲＡＭ部とロジック部とで第五の層間絶縁膜４１９の上面に段差が発生する。
【００２０】
そこで、ＣＭＰ(Chemical Mechanical Polishing)により第五の層間絶縁膜４１９の上面を平坦にしてから、容量／ロジックコンタクト４２０ａ，４２０ｂのための開口部を選択エッチングで第五／第四の層間絶縁膜４１９，４１４に形成する。その開口部が充填されるようにタングステンなどの金属を積層させてから、ＣＭＰにより第五の層間絶縁膜４１９の表面から金属を排除することで容量／ロジックコンタクト４２０ａ，４２０ｂを形成する。
【００２１】
なお、上述のような集積回路装置の構造および製造方法としては、現在、各種の提案がある(例えば、特許文献１，２参照)。
【特許文献１】特開２００４−２３５２４６号
【特許文献２】特開２００５−００５３３７号
【発明の開示】
【発明が解決しようとする課題】
【００２２】
上述した集積回路装置４００では、複数の容量素子４３０の上部電極４１８ａを容量プレートとして一体に形成しているので、複数の容量素子４３０の上部電極４１８ａの電位を共通とすることができる。
【００２３】
しかし、複数の容量素子４３０の上部電極４１８ａと一体の容量プレート４１８ｂを所定の平面形状に形成するために、フォトエッチングなどの専用の製造工程が必要となり、そのためにフォトマスクなどの専用の製造設備も必要となる。
【００２４】
さらに、上述した集積回路装置４００では、複数の容量素子４３０と上部容量配線４２３ａとを接続するため、上部電極４１８ａの容量プレート４１８ｂに第五の層間絶縁膜４１９を積層してから、容量プレートと上部容量配線４２３ａとを容量コンタクト４２０ａで接続している。
【００２５】
このため、容量素子４３０として機能する部分と上部容量配線４２３ａとの間に容量プレートと第五の層間絶縁膜４１９との層厚が存在しており、ロジック部では、ロジックコンタクト４１２ｂとロジック配線４２３ｂとを接続するロジックコンタクト４２０ｂのアスペクト比が高くなっている。
【００２６】
従って、ロジックコンタクト４２０ｂを形成するときに不良が発生する割合が高く、集積回路装置４００の歩留りが低くなっている。さらに、ロジックコンタクト４２０ｂの電気抵抗も高いため、ロジック部の動作速度を上昇させることが困難である。
【００２７】
特に、上述した集積回路装置４００では、容量素子４３０の上下厚が必要であるため、ロジックコンタクト４２０ｂのアスペクト比を低下させることが困難である。例えば、容量素子４３０の上下厚を低下させればロジックコンタクト４２０ｂのアスペクト比を低下させることが可能であるが、これでは容量素子４３０の容量値が減少するためにＤＲＡＭ部のリフレッシュ間隔を短縮する必要が発生し、集積回路装置４００の消費電力が増大する。
【００２８】
なお、特許文献１には、層間絶縁膜にコンタクトと容量素子との開口部を同時に形成し、その開口部内に下部電極や容量膜を同時に成膜することが開示されている。この場合、容量素子を形成した部分と形成していない部分との段差を少なくすることができるので、平坦化が容易であるとされている。
【００２９】
しかし、それでも段差は発生して平坦化が必要であるため、製造時間を大幅に短縮することはできない。つまり、集積回路装置の製造過程で層膜を平坦化する場合、集積回路装置を成膜設備から搬出してＣＭＰ設備に搬入し、平坦化が完了したら集積回路装置をＣＭＰ設備から搬出して成膜設備まで搬入させる。このため、平坦化の処理時間だけ短縮できても、全体的に製造時間を短縮できる割合は微少である。
【００３０】
また、特許文献２には、複数の容量素子の容量プレートに相当する部分をＣＭＰなどで層間絶縁膜の表面から排除して段差を解消し、複数の容量素子の上部電極を相互に接続する上部容量配線を、ロジックコンタクトに接続するロジック配線などと、同時に形成することが開示されている。
【００３１】
しかし、特許文献２の集積回路装置は、容量素子の下部電極に接続されている下部容量配線が、容量素子より上方に位置するＣUＢ(Capacitor under Bitline)構造に形成されている。このＣUＢ構造の集積回路装置では、下部容量配線と下部電極とを接続するビットコンタクトが、必然的に複数の容量素子の間隙に配置される。このため、複数の容量素子の配列密度を向上させることが困難であり、ＤＲＡＭ部の占有面積が増大している。
【課題を解決するための手段】
【００３２】
本発明の第一の集積回路装置は、複数の容量素子を有するメモリ部とロジック回路を有するロジック部とが並設されており、容量素子の各々が上部電極と容量絶縁膜と下部電極とを有しており、上部電極に接続されている上部容量配線が容量素子より上方に位置しているとともに下部電極に接続されている下部容量配線が下方に位置しているＣＯＢ構造にメモリ部が形成されている集積回路装置であって、複数の容量素子とロジック回路に接続されている少なくとも一個のロジックコンタクトとが層間絶縁膜に埋設されており、この層間絶縁膜とロジックコンタクトと複数の容量素子の上部電極との上面で平面が形成されており、この平面上に形成されているロジック配線がロジックコンタクトに接続されているとともに上部容量配線が複数の容量素子の上部電極に接続されている。
【００３３】
本発明の第二の集積回路装置は、複数の容量素子を有するメモリ部とロジック回路を有するロジック部とが並設されており、容量素子の各々が上部電極と容量絶縁膜と下部電極とを有しており、上部電極に接続されている上部容量配線が容量素子より上方に位置しているとともに下部電極に接続されている下部容量配線が下方に位置しているＣＯＢ構造にメモリ部が形成されている集積回路装置であって、複数の容量素子とロジック回路に接続されている少なくとも一個のロジックコンタクトとが層間絶縁膜に埋設されており、層間絶縁膜の上面より下方に位置している複数の容量素子の上部電極の上面に導電性の容量プラグが個々に形成されており、複数の容量素子の容量プラグとロジックコンタクトと層間絶縁膜との上面で平面が形成されており、この平面上に形成されているロジック配線がロジックコンタクトに接続されているとともに上部容量配線が複数の容量素子の容量プラグに接続されている。
【００３４】
本発明の第三の集積回路装置は、複数の容量素子を有するメモリ部とロジック回路を有するロジック部とが並設されており、容量素子の各々が上部電極と容量絶縁膜と下部電極とを有している集積回路装置であって、複数の容量素子とロジック回路に接続されている少なくとも一個のロジックコンタクトとが層間絶縁膜に埋設されており、この層間絶縁膜の上面より下方に位置している複数の容量素子の上部電極の上面に導電性の容量プラグが個々に形成されており、複数の容量素子の容量プラグとロジックコンタクトと層間絶縁膜との上面で平面が形成されており、この平面上に形成されているロジック配線がロジックコンタクトに接続されているとともに上部容量配線が複数の容量素子の容量プラグに接続されている。
【００３５】
本発明の第四の集積回路装置は、複数の容量素子を有するメモリ部とロジック回路を有するロジック部とが並設されており、容量素子の各々が上部電極と容量絶縁膜と下部電極とを有している集積回路装置であって、複数の容量素子とロジック回路に接続されている少なくとも一個の下部ロジック電極とが下部層間絶縁膜に埋設されており、この下部層間絶縁膜と下部ロジック電極と複数の容量素子の上部電極との上面で平面が形成されており、この平面上に積層されている上部層間絶縁膜に複数の容量コンタクトと少なくとも一個の上部ロジック電極とが埋設されており、上部層間絶縁膜の上面に上部容量配線と少なくとも一個のロジック配線とが形成されており、ロジック配線が上部ロジック電極により下部ロジック電極に接続されているとともに一個の上部容量配線が複数の容量コンタクトにより複数の容量素子の上部電極に接続されている。
【００３６】
本発明の第五の集積回路装置は、複数の容量素子を有するメモリ部とロジック回路を有するロジック部とが並設されており、容量素子の各々が上部電極と容量絶縁膜と下部電極とを有している集積回路装置であって、複数の容量素子とロジック回路に接続されている少なくとも一個の下部ロジック電極とが下部層間絶縁膜に埋設されており、この下部層間絶縁膜の上面より下方に位置している複数の容量素子の上部電極の上面に導電性の容量プラグが個々に形成されており、下部層間絶縁膜と下部ロジック電極と複数の容量素子の容量プラグとの上面で平面が形成されており、この平面上に積層されている上部層間絶縁膜に複数の容量コンタクトと少なくとも一個の上部ロジック電極とが埋設されており、上部層間絶縁膜の上面に上部容量配線と少なくとも一個のロジック配線とが形成されており、ロジック配線が上部ロジック電極により下部ロジック電極に接続されているとともに一個の上部容量配線が複数の容量コンタクトにより複数の容量素子の容量プラグに接続されている。
【００３７】
本発明の第一の回路製造方法は、本発明の第一の集積回路装置を製造する回路製造方法であって、一様に成膜した層間絶縁膜の上面に容量素子のための開口部である複数の容量開口を形成し、層間絶縁膜の上面と複数の容量開口の内面とに第一導電層を成膜し、この第一導電層を容量開口の内面の上縁近傍より下方の位置までエッチバックして下部電極を形成し、層間絶縁膜の上面と複数の容量開口の内面とに容量絶縁膜と第二導電層とを順番に成膜し、容量絶縁膜と第二導電層をＣＭＰにより層間絶縁膜の上面から除去して平面を形成し、この平面上にロジック配線とともに上部容量配線を形成する。
【００３８】
本発明の第二の回路製造方法は、本発明の第二の集積回路装置を製造する回路製造方法であって、一様に成膜した層間絶縁膜の上面に容量素子のための開口部である複数の容量開口を形成し、層間絶縁膜の上面と複数の容量開口の内面とに第一導電層を成膜し、この第一導電層を容量開口の内面の上縁近傍より下方の位置までエッチバックして下部電極を形成し、層間絶縁膜の上面と複数の容量開口の内面とに容量絶縁膜と第二導電層とを順番に成膜し、この第二導電層を容量絶縁膜とともに容量開口の内面の上縁近傍より下方で下部電極の上縁近傍より上方の位置までエッチバックして上部電極を形成し、層間絶縁膜の上面にロジックコンタクトのための開口部であるロジック開口を形成し、層間絶縁膜の上面と複数の容量開口の上部電極の上面より上方の内面とロジック開口の内面とに第三導電層を成膜し、この第三導電層をＣＭＰにより層間絶縁膜の上面から除去して平面を形成し、この平面上にロジック配線とともに上部容量配線を形成する。
【００３９】
従って、本発明の集積回路装置および回路製造方法では、複数の容量素子の上部電極の電位を容量プレートではなく上部容量配線で共通とするので、容量プレートを形成するための専用の製造工程や専用の製造設備が必要なく、容量素子の上下厚の確保とロジックコンタクトのアスペクト比の低下とが両立されている。
【００４０】
なお、本発明で云うロジックコンタクトやロジック配線などは、ロジック回路に接続されているコンタクトや配線などを意味しており、そのコンタクトなどがロジック機能を有することは要しない。同様に、容量配線や容量プラグなども、容量素子に接続されている配線やプラグなどを意味しており、そのプラグなどが容量を有していることなどは要しない。
【００４１】
また、本発明で云う平面とは、平面を目標として平坦に加工した面を意味しており、当然ながら物理的に完全な平面であることは要しない。さらに、本発明では前後上下左右の方向を規定しているが、これは本発明の構成要素の相対関係を簡単に説明するために便宜的に規定したものであり、本発明を実施する場合の製造時や使用時の方向を限定するものではない。
【００４２】
また、本発明で云う各種の構成要素は、必ずしも個々に独立した存在である必要はなく、複数の構成要素が１個の部材として形成されていること、１つの構成要素が複数の部材で形成されていること、ある構成要素が他の構成要素の一部であること、ある構成要素の一部と他の構成要素の一部とが重複していること、等も可能である。
【発明の効果】
【００４３】
本発明の集積回路装置および回路製造方法では、複数の容量素子の上部電極の電位を容量プレートではなく上部容量配線で共通とすることにより、容量プレートを形成するための専用の製造工程や専用の製造設備が必要ないので生産性が良好であり、容量素子の上下厚の確保とロジックコンタクトのアスペクト比の低下とを両立させることができるので、ロジック部の動作速度の向上とメモリ部の省電力化とを実現することができ、歩留りも向上させることができる。
【発明を実施するための最良の形態】
【００４４】
本発明の実施の一形態を図１ないし図１０を参照して以下に説明する。なお、図１は、本実施の形態の集積回路装置の内部構造を示す模式的な縦断正面図、図２ないし図９は、本実施の形態の回路製造方法による製造過程の集積回路装置を示す模式的な縦断正面図、図１０は、集積回路装置の容量素子と上部容量配線との位置関係を示す模式的な平面図である。
【００４５】
また、図示するように、以下では上下左右などの方向を規定して説明するが、これは説明を簡単とするために便宜的に規定するものであり、実際の装置の製造時や使用時の方向を限定するものではない。
【００４６】
本実施の形態の集積回路装置１００は、１個の半導体基板１０１を有しており、この半導体基板１０１の上面に各種の層膜が形成されていることなどにより、メモリ部であるＤＲＡＭ部とロジック部が左右に並設されている。半導体基板１０１の表面には、酸化膜が充填された一様な深さのＳＴＩ１０２が所定パターンに形成されており、このＳＴＩ１０２により領域分離された半導体基板１０１の表面に、ロジック回路(図示せず)を形成するロジックトランジスタ１０３やＤＲＡＭトランジスタ(図示せず)のソースドレイン領域１０６や下部容量／ロジック配線となるシリサイド層１０７などが形成されている。
【００４７】
半導体基板１０１の上面には第一の層間絶縁膜１０８が積層されており、例えば、ＤＲＡＭ部では、第一の層間絶縁膜１０８の上面に下部容量配線１１０などが所定パターンで形成されている。この下部容量配線１１０は、第一の層間絶縁膜１０８に埋設されているビットコンタクト１０９に接続されており、このビットコンタクト１０９はＤＲＡＭ部のシリサイド層１０７によりＤＲＡＭトランジスタなどに接続されているので、これで下部容量配線１１０とＤＲＡＭトランジスタとが接続されている。
【００４８】
第一の層間絶縁膜１０８の上面には第二の層間絶縁膜１１１が積層されており、これら第一／第二の層間絶縁膜１０８，１１１に容量コンタクト１１２ａやロジックコンタクト１１２ｂが埋設されている。ＤＲＡＭ部の複数の容量コンタクト１１２ａは、シリサイド層１０７の上面に形成されており、その各々の上面には容量素子１３０が形成されているので、これで容量素子１３０とＤＲＡＭトランジスタとが接続されている。
【００４９】
第二の層間絶縁膜１１１の上面には第三／第四の層間絶縁膜１１３，１１４が積層されており、ＤＲＡＭ部では、第三／第四の層間絶縁膜１１３，１１４に複数の容量素子１３０が埋設されている。この容量素子１３０は、下部電極１１６と容量絶縁膜１１７と上部電極１１８からなり、下部電極１１６は、第三／第四の層間絶縁膜１１３，１１４に形成された開口孔の内側面と底面とに所定膜厚の窒化チタン等で形成されている。
【００５０】
容量絶縁膜１１７は、酸化タンタル等の高誘電率膜からなり、複数の容量素子１３０の下部電極１１６の内面に所定膜厚で形成されている。上部電極１１８は、窒化チタン等からなり、複数の容量素子１３０の容量絶縁膜１１７より内側の空隙に埋設されている。
【００５１】
本形態の集積回路装置１００では、上述した層間絶縁膜１１３，１１４とロジックコンタクト１１９と複数の容量素子１３０の上部電極１１８との上面で平面が形成されており、この平面上に第五／第六の層間絶縁膜１２０，１２１が順番に積層されている。これらの層間絶縁膜１２０，１２１にロジック配線１２２ｂと上部容量配線１２２ａとが埋設されており、そのロジック配線１２２ｂがロジックコンタクト１１９に接続されているとともに、上部容量配線１２２ａが複数の容量素子１３０の上部電極１１８に直接に接続されている。
【００５２】
なお、本形態の集積回路装置１００では、従来の集積回路装置と同様に、図１０に示すように、複数の容量素子１３０が前後左右に配列されている。そして、上部容量配線１２２ａは、格子状の平面形状に形成されており、前後左右に配列されている複数の容量素子１３０の全部の上部電極１１８に接続されている。
【００５３】
なお、本形態の集積回路装置１００では、上述した第六の層間絶縁膜１２１より上方にも、層間絶縁膜や各種の配線などが形成されるので、第六の層間絶縁膜１２１とロジック配線１２２ｂと上部容量配線１２２ａとの上面でも平面が形成されている。
【００５４】
本形態の集積回路装置１００も、上述のように上部電極１１８に接続されている上部容量配線１２２ａが容量素子１３０より上方に位置しており、下部電極１１６に接続されている下部容量配線１１０が容量素子１３０より下方に位置しているので、いわゆるＣＯＢ構造に形成されている。
【００５５】
本実施の形態の集積回路装置１００を製造する回路製造方法を以下に順番に説明する。まず、図２に示すように、半導体基板１０１に酸化膜が充填された一様な深さのＳＴＩ１０２を素子分離領域として形成し、これで分離されたトランジスタ形成領域にロジックトランジスタ１０３やＤＲＡＭトランジスタを形成する。つぎに、これらのロジックトランジスタ１０３等が埋設されるようにシリコン酸化膜を成膜してから、その上面をＣＭＰにより平坦化することで第一の層間絶縁膜１０８を形成する。
【００５６】
つぎに、図３に示すように、第一の層間絶縁膜１０８の上面にビットコンタクト１０９のための開口部をフォトリソグラフィと選択エッチングによりパターニングした後、その開口部にタングステンをＣＶＤ(Chemical Vapor Deposition)法により埋設し、そのタングステンをＣＭＰにより開口部内のみに残存させることにより、ビットコンタクト１０９を形成する。このＣＭＰにより平坦化された第一の層間絶縁膜１０８の上面に、タングステンと窒化チタンとを順番に積層させ、これらを選択エッチングによりパターニングすることにより、下部容量配線１１０を形成する。
【００５７】
つぎに、図４に示すように、下部容量配線１１０が埋設されるように第一の層間絶縁膜１０８の上面にシリコン酸化膜を成膜し、その上面もＣＭＰにより平坦化して第二の層間絶縁膜１１１を形成する。この第二の層間絶縁膜１１１の平坦化された上面から第一の層間絶縁膜１０８の下面まで、容量／ロジックコンタクト１１２ａ,１１２ｂのための開口部をフォトリソグラフィと選択エッチングにより形成する。
【００５８】
つぎに、その開口部が埋設されるようにＣＶＤによりタングステンを第二の層間絶縁膜１１１の上面に堆積させてから、このタングステンをＣＭＰにより開口部内のみに残存させることにより、容量コンタクト１１２ａとロジックコンタクト１１２ｂを形成する。
【００５９】
つぎに、図５に示すように、第二の層間絶縁膜１１１の上面にシリコン窒化膜からなる第三の層間絶縁膜１１３とシリコン酸化膜からなる第四の層間絶縁膜１１４とを順番に成膜し、複数の容量素子１３０を形成するための複数の容量開口１１５をフォトリソグラフィなどにより形成する。
【００６０】
つぎに、図６に示すように、第四の層間絶縁膜１１４の上面に第一導電層である窒化チタンを全面に成膜し、これを異方性エッチングにより容量開口１１５の内面の上縁近傍より下方の位置までエッチバックして下部電極１１６を形成する。このとき、容量開口１１５の上縁近傍より下方の位置の下部電極１１６をフォトレジスト等で保護しておくことにより、容量開口１１５の内面の上縁より１００(nm)程度下方の位置のみ下部電極１１６を残存させる。
【００６１】
つぎに、図７に示すように、第四の層間絶縁膜１１４の上面に容量絶縁膜１１７となる酸化タンタル等の高誘電率膜を成膜してから、容量開口１１５の内部が充填されるように窒化チタンとタングステンとを第二導電層として順番に積層する。つぎに、この窒化チタンとタングステンとの層膜をＣＭＰにより層間絶縁膜１１３，１１４の上面から除去して容量開口１１５の内部のみ残存させることにより容量素子１３０を形成する。
【００６２】
このように形成された容量素子１３０は、上面に容量絶縁膜１１７と上部電極１１８は露出しているが、前述のようにエッチバックされた下部電極１１６は露出しておらず、その上面は第四の層間絶縁膜１１４の上面とともに平面を形成している状態となる。
【００６３】
つぎに、図８に示すように、第四の層間絶縁膜１１４の上面からロジックコンタクト１１２ｂの上面まで到達する開口部を選択エッチングにより形成し、この開口部が充填されるように第四の層間絶縁膜１１４の上面に窒化チタンとタングステンとを順番に積層させ、これらのタングステンと窒化チタンとをＣＭＰにより開口部内にのみ残存させることで、ロジックコンタクト１１９を形成する。
【００６４】
つぎに、図１に示すように、ＣＭＰにより平坦化された第四の層間絶縁膜１１４の上面に第五／第六の層間絶縁膜１２０,１２１を順番に積層させ、その上面から下面まで上部容量配線１２２ａとロジック配線１２２ｂとのための開口部をフォトリソグラフィなどにより形成する。
【００６５】
これらの開口部が充填されるように第六の層間絶縁膜１２１の上面に窒化チタンやタングステンなどを堆積させ、これらをＣＭＰにより開口部内にのみ残存させることで、上部容量配線１２２ａとロジック配線１２２ｂとを形成する。
【００６６】
本形態の集積回路装置１００は、上述のように複数の容量素子１３０の上部電極１１８の電位を容量プレートではなく上部容量配線１２２ａで共通とする。このため、従来は容量プレートを専用の製造工程で形成してから、さらに別工程で上部容量配線を形成していたが、これが本形態の集積回路装置１００では上部容量配線１２２ａを形成する工程のみとなる。従って、本形態の集積回路装置１００では、容量プレートを形成するための専用の製造工程や専用の製造設備が必要ないので、その生産性が良好である。
【００６７】
しかも、従来は容量素子から上部容量配線まで容量プレートと層間絶縁膜と容量コンタクトとが順番に積層されていたが、本形態の集積回路装置１００では、容量素子１３０の上面に上部容量配線１２２ａが直接に積層されている。このため、本形態の集積回路装置１００では、ロジックコンタクト１１９の上下厚が、従来の容量プレートと層間絶縁膜と容量コンタクトの合計の上下厚だけ短縮されている。
【００６８】
従って、本形態の集積回路装置１００では、容量素子１３０の上下厚の確保とロジックコンタクト１１９のアスペクト比の低下とを両立させることができるので、ロジック部の動作速度の向上とＤＲＡＭ部の省電力化とを実現することができ、歩留りも向上させることができる。
【００６９】
なお、前述した従来例の集積回路装置４００を実際に製造する場合、例えば、容量素子１３０,４３０の上下厚を４００(nm)と想定すると、従来の容量プレート４１８の上下厚は１００(nm)、容量コンタクト４２０ａの上下厚は２００(nm)、などとなるので、ロジックコンタクト４２０ｂの上下厚は７００(nm)程度となる。
【００７０】
一方、本形態の集積回路装置１００では、上述の容量プレート４１８と容量コンタクト４２０ａとの上下厚が必要ないので、ロジックコンタクト１１９の上下厚を"７００−１００−２００＝４００(nm)"程度とすることができ、従来より大幅に短縮できることになる。
【００７１】
しかも、本形態の集積回路装置１００では、上述のように複数の容量素子１３０の上面に容量プレートが存在しないので、この容量プレートに起因した層間絶縁膜の上面の段差も発生せず、この段差を平滑化するためのＣＭＰ処理も必要ない。
【００７２】
また、本形態の集積回路装置１００では、図１０に示すように、複数の容量素子１３０が前後左右に配列されているが、上部容量配線１２２ａが格子状の平面形状に形成されているので、複数の容量素子１３０の上部電極１１８を一様に接続することができる。なお、当然ながら上部容量配線１２２ａを格子状に形成するためにフォトマスク(図示せず)が必要となるが、これはロジック配線１２２ｂを形成するために従来から必須のフォトマスクで兼用されるので、専用の製造設備や製造工程が増加することはない。
【００７３】
なお、大面積の金属膜をＣＭＰにより平滑化すると、いわゆるディシングにより上面が平面ではなく凹面となる問題がある。しかし、本形態の集積回路装置１００では、上述のように上部容量配線１２２ａを格子状の平面形状に形成するので、その上面をＣＭＰにより研磨してもディシングの発生を良好に抑制することができる。
【００７４】
しかも、本形態の集積回路装置１００では、前述のように下部電極１１６の上端をエッチバックにより容量素子１３０の上面より下方に位置させるので、上述のように容量素子１３０の上面に上部容量配線１２２ａを直接に接続しても、これが下部電極１１６と短絡することがない。
【００７５】
さらに、本形態の集積回路装置１００は、上述のように上部電極１１８に接続されている上部容量配線１２２ａが容量素子１３０より上方に位置しているとともに、下部電極１１６に接続されている下部容量配線１１０が下方に位置している、ＣＯＢ構造にＤＲＡＭ部が形成されている。このため、複数の容量素子１３０の集積度を向上させることができ、ＤＲＡＭ部の占有面積が削減されている。
【００７６】
しかも、製造誤差などのために容量素子１３０に対して容量コンタクト１１２ａや上部容量配線１２２ａなどの位置が前後左右に相対変位しても、容量コンタクト１１２ａや下部容量配線１１０が上部電極１１８に短絡することがなく、上部容量配線１２２ａが下部電極１１６に短絡することもない。このため、複数の容量素子１３０の集積度を向上させることができ、その歩留りも良好である。
【００７７】
なお、本発明は上記形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容する。例えば、上記形態では容量素子１３０の容量絶縁膜１１７の内側の空隙を充填するように上部電極１１８を形成することを例示したが、例えば、容量絶縁膜１１７の内面に所定の膜厚で上部電極を形成し、その内側の空隙を層間絶縁膜１２０,１２１やロジックコンタクト１１９の形成に利用される金属で充填するようなことも可能である(図示せず)。
【００７８】
また、上記形態では容量素子１３０の容量絶縁膜１１７と上部電極１１８とが第四の層間絶縁膜１１４の上面に露出した状態で、タングステンからなるロジックコンタクト１１９を形成するためのＣＭＰを実行することを例示した。
【００７９】
しかし、これではタングステンを研磨するＣＭＰにより、酸化タンタル等からなる容量絶縁膜１１７や窒化チタン等からなる上部電極１１８に汚染や腐食が発生し、容量素子１３０の特性が悪化する可能性がある。
【００８０】
そこで、これが問題となる場合には、図１１に例示する集積回路装置２００のように、容量素子２１０の上面を第四の層間絶縁膜１１４の上面より下方に位置させ、容量素子２１０の上面を容量プラグ２０４ａで密閉することが好適である。
【００８１】
この集積回路装置２００では、容量プラグ２０４ａと第四の層間絶縁膜１１４との上面で平面が形成されているので、この平面上に形成されている上部容量配線１２２ａが容量プラグ２０４ａにより複数の容量素子２１０の上部電極２０２に接続されている。
【００８２】
ここで、この集積回路装置２００の製造方法を以下に簡単に説明する。なお、この集積回路装置２００において、前述した集積回路装置１００と同一の部分は、同一の名称および符号を使用して詳細な説明は省略する。
【００８３】
まず、図１２に示すように、前述の集積回路装置１００と同様に、第四の層間絶縁膜１１４に埋設されるように容量素子２１０を形成するが、その下部電極１１６を前述の集積回路装置１００より深くエッチバックする。
【００８４】
つぎに、集積回路装置１００と同様に、容量絶縁膜２０１と上部電極２０２とを順番に形成するが、これらを容量開口の内面の上縁近傍より下方で下部電極１１６の上縁近傍より上方の位置までエッチバックし、容量素子２１０の上面を第四の層間絶縁膜１１４の上面より下方に位置させて凹部２０３を形成する。
【００８５】
つぎに、図１３に示すように、第四の層間絶縁膜１１４の上面からロジックコンタクト１１２ｂの上面まで到達する開口部を選択エッチングにより形成し、この開口部と凹部２０３とが充填されるように第四の層間絶縁膜１１４の上面に窒化チタンとタングステンとを順番に積層させる。
【００８６】
これらのタングステンと窒化チタンとをＣＭＰにより開口部内にのみ残存させることでロジックコンタクト２０４ｂと容量プラグ２０４ａとが形成されるので、これ以降は前述の集積回路装置１００と同様に上部容量配線１２２ａなどを集積回路装置２００に形成する。なお、図１５に示すように、この集積回路装置２００でも、上部容量配線１２２ａは、複数の容量プラグ２０４ａに接続される格子状の平面形状などに形成される。
【００８７】
この集積回路装置２００では、前述のようにロジックコンタクト２０４ｂのタングステンをＣＭＰ処理するときに、酸化タンタル等からなる容量絶縁膜２０１や窒化チタン等からなる上部電極２０２が露出していないので、これらの汚染や腐食による容量素子２１０の特性劣化を防止することができる。
【００８８】
しかも、上述のように容量プラグ２０４ａはロジックコンタクト２０４ｂとともに形成されるので、その形成のために専用の製造設備や製造工程が増加することはない。さらに、容量プラグ２０４ａを埋設するための凹部２０３は、第四の層間絶縁膜１１４の上面から容量絶縁膜２０１と上部電極２０２との酸化タンタルや窒化チタンを除去する工程で形成されるので、やはり専用の製造設備や製造工程が増加することはない。
【００８９】
この集積回路装置２００は、前述した集積回路装置１００よりも容量プラグ２０４ａの上下厚だけ、容量素子２１０の上下厚が減少するか、ロジックコンタクト２０４ｂの上下厚が増加することになる。しかし、上述のように容量プラグ２０４ａは容量絶縁膜２０１と上部電極２０２とを腐食や汚染から保護できれば良いので、例えば、１００(nm)程度の膜厚で充分である。
【００９０】
また、上述した集積回路装置１００,２００では、容量素子１３０の上部電極１１８や容量素子２１０の容量プラグ２０４ａの上面に上部容量配線１２２ａが直接に形成されていることを例示したが、図１６に例示する集積回路装置３００のように、上部容量配線３１８ｂが容量コンタクト３１８ａを介して上部電極２０２や容量プラグ３１３ａに接続されていることも可能である。
【００９１】
さらに、上述した集積回路装置１００,２００では、上部容量配線１２２ａや容量プラグ２０４ａがロジック配線１２２ｂやロジックコンタクト２０４ｂとともに形成されることを例示したが、図１６に例示する集積回路装置３００のように、より上層のロジック配線などとともに上部容量配線３１８ｂや容量プラグ３１３ａを形成することも可能である。
【００９２】
ここで、このような集積回路装置３００の構造および製造方法を以下に簡単に説明する。なお、この集積回路装置３００において、前述した集積回路装置１００,２００と同一の部分は、同一の名称および符号を使用して詳細な説明は省略する。
【００９３】
この集積回路装置３００では、第二の層間絶縁膜１１１の上面に各々多層の下部層間絶縁膜３０１〜３０６と上部層間絶縁膜３０７〜３１０とが順番に積層されており、容量素子２１０および容量プラグ３１３ａは、複数の下部層間絶縁膜３０１〜３０６に埋設されている。
【００９４】
ロジック配線１２２ｂは、層間絶縁膜３０１,３０２に埋設されて第二の層間絶縁膜１１１の上面に形成されており、ロジックコンタクト１１２ｂの上面に直接に接続されている。
【００９５】
その上層の層間絶縁膜３０３,３０４には下部ロジック電極の一部としてロジックコンタクト３１３ｂが埋設されており、その上層の層間絶縁膜３０５,３０６には下部ロジック電極の他部としてロジック配線３１３ｃが埋設されている。
【００９６】
その上層の層間絶縁膜３０７,３０８には上部ロジック電極の一部としてロジックコンタクト３１８ｃが埋設されており、その上層の層間絶縁膜３０９,３１０には上部ロジック電極の他部としてロジック配線３１８ｄが埋設されている。
【００９７】
このロジック配線３１８ｄは、上述したロジックコンタクト３１８ｃとロジック配線３１３ｃとロジックコンタクト３１３ｂとを介して第一のロジック配線１２２ｂまで接続されている。
【００９８】
また、層間絶縁膜３０７,３０８には容量コンタクト３１８ａも埋設されており、その上層の層間絶縁膜３０９,３１０には上部容量配線３１８ｂも埋設されているので、この上部容量配線３１８ｂは、容量コンタクト３１８ａにより複数の容量素子２１０の上部電極２０２に容量プラグ３１３ａを介して接続されている。
【００９９】
上述のような構造の集積回路装置３００を製造する場合、図１７に示すように、ＣＭＰにより平坦化された層間絶縁膜１１１の上面に層間絶縁膜３０１,３０２を積層してから開口部を形成し、前述したフォトリソグラフィやＣＭＰを利用したダマシン法によりロジック配線１２２ｂを形成する。
【０１００】
つぎに、層間絶縁膜３０３〜３０６を順番に積層してからフォトリソグラフィにより容量素子２１０のための容量開口３１５を形成し、図１８および図１９に示すように、前述した集積回路装置２００と同様に容量素子２１０と凹部３１６とを形成する。
【０１０１】
つぎに、公知のデュアルダマシン法により、層間絶縁膜３０３,３０４と層間絶縁膜３０５,３０６とに異形の断面形状の開口部を形成し、その開口部と凹部３１６とに銅などの金属を埋設することにより、容量プラグ３１３ａとともにロジックコンタクト／配線３１３ｂ,３１３ｃを形成する。
【０１０２】
さらに、その上面に上部層間絶縁膜３０７〜３１０を順番に積層し、やはりデュアルダマシン法により、容量コンタクト／配線３１８ａ,３１８ｂとともにロジックコンタクト／配線３１８ｃ,３１８ｄを形成する。
【０１０３】
上述した集積回路装置３００では、下方のロジックコンタクト１１２ｂの上面にロジック配線１２２ｂが直接に接続されているので、ロジックトランジスタ１０３などのロジック回路とロジック配線１２２ｂとの電気抵抗が極めて低減されており、ロジック回路の省電力化や高速化を実現することができる。
【０１０４】
また、ＤＲＡＭ部の容量プラグ３１３ａや上部容量配線３１８ｂなどは、ロジック部の上層のロジック配線３１３ｃ,３１８ｄなどとともに形成されるので、その形成のために専用の製造設備や製造工程が増加することはない。
【０１０５】
さらに、このようにＤＲＡＭ部の容量プラグ３１３ａなどがロジック部の上層のロジック配線３１３ｃなどとともに形成されているので、相対的に容量素子２１０を上下方向に延長することができ、そのホールド特性を向上させて消費電力を低減させることができる。
【０１０６】
しかも、容量素子２１０の上層の上部層間絶縁膜３０７〜３１０にデュアルダマシン法によりロジックコンタクト／配線３１８ｃ,３１８ｄが形成される場合でも、そのデュアルダマシン法により容量コンタクト３１８ａと上部容量配線３１８ｂとを形成できるので、複数の容量素子２１０の上部電極２０２を上部容量配線３１８ｂで接続することができる。
【０１０７】
なお、上述の集積回路装置３００では、前述した集積回路装置２００と同様に、容量素子２１０の上面に容量プラグ３１３ａが一体に形成されており、この容量プラグ３１３ａに上部容量配線３１８ｂが容量コンタクト３１８ａで接続されていることを例示したが、集積回路装置１００と同様な容量素子１３０の上部電極１１８に上部容量配線３１８ｂが容量コンタクト３１８ａで接続されていることも可能である(図示せず)。
【図面の簡単な説明】
【０１０８】
【図１】本発明の実施の第一の形態の集積回路装置の内部構造を示す模式的な縦断正面図である。
【図２】実施の第一の形態の回路製造方法による製造過程の集積回路装置を示す模式的な縦断正面図である。
【図３】製造過程の集積回路装置を示す模式的な縦断正面図である。
【図４】製造過程の集積回路装置を示す模式的な縦断正面図である。
【図５】製造過程の集積回路装置を示す模式的な縦断正面図である。
【図６】製造過程の集積回路装置を示す模式的な縦断正面図である。
【図７】製造過程の集積回路装置を示す模式的な縦断正面図である。
【図８】製造過程の集積回路装置を示す模式的な縦断正面図である。
【図９】製造過程の集積回路装置を示す模式的な縦断正面図である。
【図１０】集積回路装置の容量素子と上部容量配線との位置関係を示す模式的な平面図である。
【図１１】実施の第二の形態の集積回路装置の内部構造を示す模式的な縦断正面図である。
【図１２】製造過程の集積回路装置を示す模式的な縦断正面図である。
【図１３】製造過程の集積回路装置を示す模式的な縦断正面図である。
【図１４】製造過程の集積回路装置を示す模式的な縦断正面図である。
【図１５】集積回路装置の容量素子と上部容量配線との位置関係を示す模式的な平面図である。
【図１６】実施の第三の形態の集積回路装置の内部構造を示す模式的な縦断正面図である。
【図１７】製造過程の集積回路装置を示す模式的な縦断正面図である。
【図１８】製造過程の集積回路装置を示す模式的な縦断正面図である。
【図１９】製造過程の集積回路装置を示す模式的な縦断正面図である。
【図２０】製造過程の集積回路装置を示す模式的な縦断正面図である。
【図２１】集積回路装置の容量素子と上部容量配線と容量コンタクトとの位置関係を示す模式的な平面図である。
【図２２】一従来例の集積回路装置の内部構造を示す模式的な縦断正面図である。
【符号の説明】
【０１０９】
１００,２００,３００    集積回路装置
１１０    下部容量配線
１１６    下部電極
１１７,２０１    容量絶縁膜
１１８,２０２    上部電極
１１９    ロジックコンタクト
１２２ａ,３１８ｂ    上部容量配線
１２２ｂ,３１３ｃ,３１８ｄ    ロジック配線
１３０,２１０    容量素子
２０４ａ    容量プラグ
３０１〜３０６    下部層間絶縁膜
３０７〜３１０    上部層間絶縁膜
３１３ｂ,３１８ｃ    ロジックコンタクト
３１８ａ    容量コンタクト
【図１】
2007201101.tif 000003
【図２】
2007201101.tif 000004
【図３】
2007201101.tif 000005
【図４】
2007201101.tif 000006
【図５】
2007201101.tif 000007
【図６】
2007201101.tif 000008
【図７】
2007201101.tif 000009
【図８】
2007201101.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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