(57)【要約】【課題】シリサイド上に接続孔を形成する際のエッチングで、高抵抗の変質層が発生することを防止する。【解決手段】  基板中もしくは基板上に導電層を形成する。次に、導電層上を含む基板上に第１の金属膜を形成する。次に、基板に対して熱処理を行なって第１の金属膜と導電層とを反応させ、導電層上に選択的にシリサイド膜を形成する。次に、選択ＣＶＤ法によりシリサイド膜上のみに第２の金属膜を形成する。次に、第２の金属膜上を含む基板上に絶縁膜を形成する。次に、絶縁膜の所定領域を開口して、第２の金属膜に到達するコンタクトホールを形成する。次に、コンタクトホール内を洗浄して、コンタクトホール底面における第２の金属膜表面に形成された変質層を除去する。【選択図】図１
2007201054.tif 000002
【特許請求の範囲】
【請求項１】
基板中もしくは基板上に形成された導電層と、
前記導電層上の所定領域に形成されたシリサイド膜と、
前記シリサイド膜上に形成された金属膜と、
前記金属膜上を含む前記基板上に形成された絶縁膜と、
前記絶縁膜中に形成され、底面が前記金属膜に接するコンタクトプラグとを備えた接続部構造。
【請求項２】
基板中もしくは基板上に形成された導電層と、
前記導電層上の所定領域に形成された第１のシリサイド膜と、
前記第１のシリサイド膜上に形成された第２のシリサイド膜と、
前記第２のシリサイド膜上を含む前記基板上に形成された絶縁膜と、
前記絶縁膜中に形成され、底面が前記第２のシリサイド膜に接するコンタクトプラグとを備えた接続部構造。
【請求項３】
前記第１のシリサイド膜と前記第２のシリサイド膜とが同じ元素を含むシリサイド膜からなる請求項２に記載の接続部構造。
【請求項４】
前記第１のシリサイド膜と前記第２のシリサイド膜とが異なる元素を含むシリサイド膜からなる請求項２に記載の接続部構造。
【請求項５】
基板中もしくは基板上に導電層を形成する工程（ａ）と、
前記導電層上に第１の金属膜を形成する工程（ｂ）と、
熱処理を行うことにより前記第１の金属膜と前記導電層とを反応させ、前記導電層上に選択的にシリサイド膜を形成する工程（ｃ）と、
前記シリサイド膜上のみに第２の金属膜を形成する工程（ｄ）と、
前記第２の金属膜上を含む前記基板上に絶縁膜を形成する工程（ｅ）と、
前記絶縁膜の所定領域を開口して、前記第２の金属膜に到達するコンタクトホールを形成する工程（ｆ）と、
前記コンタクトホール内を洗浄して、前記コンタクトホール底面における前記第２の金属膜表面に形成された変質層を除去する工程（ｇ）とを備えた接続部構造の製造方法。
【請求項６】
前記工程（ｄ）では、選択ＣＶＤ法により、前記シリサイド膜上のみに第２の金属膜を形成する、請求項５に記載の接続部構造の製造方法。
【請求項７】
前記工程（ｄ）では、前記シリサイド膜上を含む前記基板上に前記第２の金属膜を形成した後、マスクを用いて前記第２の金属膜を選択的に除去し、前記シリサイド膜上にのみ前記第２の金属膜を残存させる、請求項５に記載の接続部構造の製造方法。
【請求項８】
基板中もしくは基板上に導電層を形成する工程（ａ）と、
前記導電層上に第１の金属膜を形成する工程（ｂ）と、
熱処理を行なうことにより前記第１の金属膜と前記導電層とを反応させ、前記導電層上に選択的にシリサイド膜を形成する工程（ｃ）と、
前記シリサイド膜上を含む前記基板上に第１の絶縁膜を形成する工程（ｄ）と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程（ｅ）と、
前記第２の絶縁膜の所定領域を開口して、前記第１の絶縁膜に到達するコンタクトホールを形成する工程（ｆ）と、
前記コンタクトホール内に露出した前記第１の絶縁膜をスパッタエッチングで除去して前記コンタクトホール内に前記シリサイド膜を露出する工程（ｇ）とを備えた接続部構造の製造方法。
【請求項９】
前記工程（ｆ）において、前記第１の絶縁膜に対する前記第２の絶縁膜のエッチングレート比が３以上である請求項８に記載の接続部構造の製造方法。
【請求項１０】
基板中もしくは基板上に導電層を形成する工程と、
前記導電層上に第１の金属膜を形成する工程と、
熱処理を行なうことにより前記第１の金属膜と前記導電層とを反応させ、前記導電層上に選択的に第１のシリサイド膜を形成する工程と、
前記導電層上に第２の金属膜を形成する工程と、
熱処理を行うことにより前記第２の金属膜と前記第１のシリサイド膜とを反応させ、前記第１のシリサイド膜上に選択的に第２のシリサイド膜を形成する工程と、
前記第２のシリサイド膜上を含む前記基板上に絶縁膜を形成する工程と、
前記絶縁膜の所定領域を開口して、前記第２のシリサイド膜に到達するコンタクトホールを形成する工程と、
前記コンタクトホール底面における前記第２のシリサイド膜表面に形成された変質層をスパッタエッチングで除去する工程とを備えた接続部構造の製造方法。
【請求項１１】
前記第１のシリサイド膜と前記第２のシリサイド膜とが同じ元素を含むシリサイド膜からなる請求項１０に記載の接続部構造の製造方法。
【請求項１２】
前記第１のシリサイド膜と前記第２のシリサイド膜とが異なる元素を含むシリサイド膜からなる請求項１０に記載の接続部構造の製造方法。
【請求項１３】
前記熱処理をＲＴＡ(Rapid Thermal Annealing)法で行なう請求項５〜１２のうちいずれか１項に記載の接続部構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接続部構造及びその製造方法に関し、特に、半導体装置における接続部の構造およびその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置において、高速・高集積化に伴う半導体素子の微細化につれてソース・ドレイン領域の拡散層を浅く形成することが必要不可欠となっている。しかしながら、このために、拡散層が高抵抗となるとともに、拡散層と接合を形成するプラグとのコンタクト抵抗が極めて高くなるという課題が発生している。
【０００３】
従来から、コンタクト抵抗が高くなる課題に対する一般的な解決策として、サリサイド技術が用いられている。この技術は、ソース・ドレイン領域の拡散層上に金属膜を堆積して加熱処理を行い、シリサイドと呼ばれる金属とＳｉとの低抵抗合金層を自己整合的に形成するものである。
【０００４】
以下、従来におけるＣｏシリサイドを用いた接続部構造の製造方法について、図９（ａ）〜（ｇ）を参照しながら説明する（例えば、特許文献１参照）。図９（ａ）〜（ｇ）は、従来における半導体集積回路装置のＮＭＩＳトランジスタとその周辺部の製造工程を示す断面図である。
【０００５】
従来の半導体集積回路装置の製造方法では、まず、図９（ａ）に示すように、ｎ型不純物がドープされたシリコン基板１００の所定の領域にボロン等のｐ型不純物をイオン注入し、Ｐウェル１０５を形成する。また、シリコン基板１００上にシリコン酸化膜１０１およびシリコン窒化膜１０２を順次堆積し、リソグラフィー工程で形成されたレジストパターン(図示省略)をマスクとして、反応性イオンエッチングを行い、シリコン窒化膜１０２のパターニングを行う。シリコン窒化膜１０２のパターニングは、素子分離酸化膜が形成される領域を除去するように行う。更に、シリコン窒化膜１０２をマスクとして、例えばボロン等のｐ型不純物をイオン注入法により注入し、チャネルストッパ１０４を形成する。
【０００６】
次に、図９（ｂ）に示すように、熱酸化法を用いてシリコン基板１００を熱処理し、シリコン窒化膜１０２で覆われていない領域を酸化して素子分離酸化膜１０３を形成する。次に、シリコン窒化膜１０２及びシリコン酸化膜１０１を除去し、熱酸化法を用いてシリコン基板１００上にゲート絶縁膜となる絶縁膜を形成する。このゲート絶縁膜となる絶縁膜上にＣＶＤ法を用いて多結晶シリコン膜を２００ｎｍの厚さで堆積した後、リソグラフィー工程で形成されたレジストパターン（図示省略）をマスクとして反応性イオンエッチングを行って、多結晶シリコンからなるゲート電極１０７およびゲート絶縁膜１０６を形成する。
【０００７】
次に、図９（ｃ）に示すように、イオン注入法により、砒素あるいはリン等のｎ型不純物をシリコン基板１００に注入し、ＬＤＤ層１０８を形成する。その後、シリコン基板１００上の全面にシリコン酸化膜を堆積し、異方性の全面エッチングを行って、ゲート電極１０７の側面上に絶縁膜からなる側壁１０９を形成する。このとき、シリコン基板１００のうち側壁１０９の外側に位置する部分にはシリコンが露出し、ゲート電極１０７の上面には多結晶シリコンが露出している。
【０００８】
次に、図９（ｄ）に示すように、イオン注入法により、砒素あるいはリン等のｎ型不純物をシリコン基板１００に注入し、高濃度拡散層のソース・ドレイン領域１１０を形成する。次に、窒素雰囲気中で活性化のための熱処理を行い、ソース・ドレイン領域１１０を活性化させる。
【０００９】
次に、図９（ｅ）に示すように、スパッタリング法を用いて膜厚１５ｎｍのＣｏを堆積させる。その後、窒素雰囲気中で第１の熱処理を行って、Ｓｉが露出しているソース・ドレイン領域１１０およびゲート電極１０７上にシリサイド膜１１１を形成する。次に、ウエットエッチング法を用いて選択エッチングを行い、未反応のＣｏを除去する。上記のウエットエッチング法の条件の一例としては、例えば硫酸と過酸化水素の混合液を用いる例がある。その後、第２の熱処理を行ってシリサイド膜１１１の低抵抗化処理を行う。
【００１０】
次に、図９（ｆ）に示すように、ＣＶＤ法を用いてＳｉＮよりなるライナー絶縁膜１１８およびＳｉＯ2よりなる層間絶縁膜１１２を堆積し、ＣＭＰ法を用いて平坦化処理を行う。次に、リソグラフィー工程を行うことによりレジストパターン（図示省略）を形成し、レジストパターンをマスクとして層間絶縁膜１１２をドライエッチングして、下層のソース・ドレイン領域１１０の上面を露出させる。以下、本明細書ではこの工程のことをコンタクトエッチングと称する。次に、周知のアッシングおよび洗浄工程の後、コンタクト底面下のライナー絶縁膜１１８をドライエッチングする。以下、本明細書ではこの工程のことをライナーエッチングと称する。その後、再度、周知のアッシングおよび洗浄処理を実施する。
【００１１】
次に、図９（ｇ）に示すように、下層のソース・ドレイン領域１１０およびゲート電極１０７の上面に達するように開口されたコンタクトホールの内面にＴｉ、ＴｉＮをスパッタリングで堆積し、ＭＯＣＶＤ法を用いてＷを堆積し、ＣＭＰ処理を行ってコンタクトホール領域外のＷを除去する。このようにして、コンタクトプラグ１１４が形成される。
【特許文献１】特開平１０−０５５９８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来の製造方法においては、コンタクトプラグ形成工程の際に、コンタクトプラグの底に酸化物からなる高抵抗の変質層が形成され、コンタクト不良が発生することが、発明者らの実験によって明らかとなった。
【００１３】
この変質層の形成理由は以下のように説明される。図１０は、コンタクトホールの底に変質層が形成される理由を説明するための図である。図１０に示すように、コンタクトエッチングおよびライナーエッチングを行うと、エッチングガスに含まれる酸素やエッチング後のアッシングによって、コンタクトホールの底面に露出したシリサイド膜１１１が酸化されて酸化膜からなる変質層１２１が形成される。更に、コンタクトプラグを形成した後の熱処理等によっても、変質層１２１が成長する。
【００１４】
従来技術の説明ではシリサイドの一例としてＣｏを記載しているが、次世代で使用されるＮｉでは変質層の形成がより顕著に発生する。
【００１５】
なお、従来技術におけるコンタクトプラグのＴｉＮは、熱処理時にシリサイド膜と金属の固相反応を防止する反応防止層として機能する。しかしながら、コンタクトプラグは、コンタクトプラグ形成前の工程における変質層の成長を抑制することはできない。
【００１６】
本発明は、前記に鑑みてなされたものであり、その目的は、接続部形成工程においてコンタクトエッチングおよびライナーエッチングをする際に、高抵抗の変質層の発生を防止できる接続部構造およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記課題を解決するために、本発明の第１態様の接続部構造は、基板中もしくは基板上に形成された導電層と、前記導電層上の所定領域に形成されたシリサイド膜と、前記シリサイド膜上に形成された金属膜と、前記金属膜上を含む前記基板上に形成された絶縁膜と、前記絶縁膜中に形成され、底面が前記金属膜に接するコンタクトプラグとを備える。
【００１８】
本発明の第１態様の接続部構造では、シリサイド膜の上に金属膜が形成されているため、コンタクトエッチング時やその後のアッシング工程では、金属膜の酸化が進行し、金属膜の下のシリサイド膜は酸化されない。また、この酸化された金属膜（変質層）は、後の洗浄工程によって選択的に除去することができる。そのため、コンタクトプラグの信頼性を高めることができる。
【００１９】
また、本発明の第２態様の接続部構造は、基板中もしくは基板上に形成された導電層と、前記導電層上の所定領域に形成された第１のシリサイド膜と、前記第１のシリサイド膜上に形成された第２のシリサイド膜と、前記第２のシリサイド膜上を含む前記基板上に形成された絶縁膜と、前記絶縁膜中に形成され、底面が前記第２のシリサイド膜に接するコンタクトプラグとを備える。
【００２０】
本発明の第２態様の接続部構造では、コンタクトエッチング時やその後のアッシング工程で第２のシリサイド膜が酸化され、第１のシリサイド膜は酸化されない。また、この酸化されたシリサイド膜は後のエッチング工程によって容易に除去できる。そのため、コンタクトプラグの信頼性を高めることができる。
【００２１】
また、本発明の第２態様の接続部構造において、前記第１のシリサイド膜と前記第２のシリサイド膜とが同じ元素を含むシリサイド膜からなっていてもよい。
【００２２】
また、本発明の第２態様の接続部構造において、前記第１のシリサイド膜と前記第２のシリサイド膜とが異なる元素を含むシリサイド膜からなっていてもよい。
【００２３】
また、本発明の第１態様の接続部構造の製造方法は、基板中もしくは基板上に導電層を形成する工程（ａ）と、前記導電層上に第１の金属膜を形成する工程（ｂ）と、熱処理を行うことにより前記第１の金属膜と前記導電層とを反応させ、前記導電層上に選択的にシリサイド膜を形成する工程（ｃ）と、前記シリサイド膜上のみに第２の金属膜を形成する工程（ｄ）と、前記第２の金属膜上を含む前記基板上に絶縁膜を形成する工程（ｅ）と、前記絶縁膜の所定領域を開口して、前記第２の金属膜に到達するコンタクトホールを形成する工程（ｆ）と、前記コンタクトホール内を洗浄して、前記コンタクトホール底面における前記第２の金属膜表面に形成された変質層を除去する工程（ｇ）とを備える。
【００２４】
本発明の第１態様の製造方法では、コンタクトホールを形成する工程（ｆ）において、第２の金属膜が酸化されるため、シリサイド膜が酸化されるのを防止することができる。酸化された第２の金属膜は工程（ｇ）において容易に除去することができる。そのため、信頼性の高い接続部構造を形成することができる。
【００２５】
本発明の第１態様の接続部構造の製造方法において、前記工程（ｄ）では、選択ＣＶＤ法により、前記シリサイド膜上のみに第２の金属膜を形成してもよい。
【００２６】
本発明の第１態様の接続部構造の製造方法において、前記工程（ｄ）では、前記シリサイド膜上を含む前記基板上に前記第２の金属膜を形成した後、マスクを用いて前記第２の金属膜を選択的に除去し、前記シリサイド膜上にのみ前記第２の金属膜を残存させてもよい。
【００２７】
本発明の第２態様の接続部構造の製造方法は、基板中もしくは基板上に導電層を形成する工程（ａ）と、前記導電層上に第１の金属膜を形成する工程（ｂ）と、熱処理を行なうことにより前記第１の金属膜と前記導電層とを反応させ、前記導電層上に選択的にシリサイド膜を形成する工程（ｃ）と、前記シリサイド膜上を含む前記基板上に第１の絶縁膜を形成する工程（ｄ）と、前記第１の絶縁膜上に第２の絶縁膜を形成する工程（ｅ）と、前記第２の絶縁膜の所定領域を開口して、前記第１の絶縁膜に到達するコンタクトホールを形成する工程（ｆ）と、前記コンタクトホール内に露出した前記第１の絶縁膜をスパッタエッチングで除去して前記コンタクトホール内に前記シリサイド膜を露出する工程（ｇ）とを備える。
【００２８】
本発明の第２態様の製造方法では、工程（ｇ）において、コンタクトホールの底に残存するシリコン酸化膜を除去することができる。このスパッタエッチングでは酸素およびフルオロカーボン系のガスを使用しないため、後にアッシングを行う必要がない。したがって、アッシングにより変質層が形成されることがなく、信頼性の高い接続部構造を形成することができる。
【００２９】
本発明の第２態様の接続部構造の製造方法において、前記工程（ｇ）において、前記第１の絶縁膜に対する前記第２の絶縁膜のエッチングレート比が３以上であってもよい。
【００３０】
本発明の第３態様の接続部構造は、基板中もしくは基板上に導電層を形成する工程と、前記導電層上に第１の金属膜を形成する工程と、熱処理を行なうことにより前記第１の金属膜と前記導電層とを反応させ、前記導電層上に選択的に第１のシリサイド膜を形成する工程と、前記導電層上に第２の金属膜を形成する工程と、熱処理を行うことにより前記第２の金属膜と前記第１のシリサイド膜とを反応させ、前記第１のシリサイド膜上に選択的に第２のシリサイド膜を形成する工程と、前記第２のシリサイド膜上を含む前記基板上に絶縁膜を形成する工程と、前記絶縁膜の所定領域を開口して、前記第２のシリサイド膜に到達するコンタクトホールを形成する工程と、前記コンタクトホール底面における前記第２のシリサイド膜表面に形成された変質層をスパッタエッチングで除去する工程とを備える。
【００３１】
本発明の第３態様の製造方法では、コンタクトエッチング時やその後のアッシング工程で第２のシリサイド膜が酸化され、第１のシリサイド膜は酸化されない。また、この酸化されたシリサイド膜は後のエッチング工程によって容易に除去できる。そのため、高い信頼性をもったコンタクトプラグを形成することができる。
【００３２】
本発明の第３態様の接続部構造の製造方法において、前記第１のシリサイド膜と前記第２のシリサイド膜とが同じ元素を含むシリサイド膜からなっていてもよい。
【００３３】
本発明の第３態様の接続部構造の製造方法において、前記第１のシリサイド膜と前記第２のシリサイド膜とが異なる元素を含むシリサイド膜からなっていてもよい。
【００３４】
本発明の第１〜第３態様の接続部構造の製造方法において、前記熱処理をＲＴＡ(Rapid Thermal Annealing)法で行なってもよい。
【発明の効果】
【００３５】
本発明の接続孔構造およびその製造方法によれば、絶縁膜のコンタクトエッチング工程終了時点で下地のシリサイド膜上に金属膜、シリサイド膜あるいは絶縁膜が形成されており、下層のシリサイド膜がコンタクトエッチングの際に直接露出することがない。そのため、シリサイド膜が酸化されて変質層が形成されることがなく、コンタクト抵抗の上昇といった不良を防止することができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明に係る実施形態について、図面を参照しながら説明する。
【００３７】
(第１の実施形態)
以下、本発明の第１の実施形態に係る接続部の製造方法について、図１（ａ）〜図１（ｇ）を参照しながら説明する。図１（ａ）〜（ｇ）は、本発明の第１の実施形態に係る接続部構造の製造方法を示す断面図である。
【００３８】
本実施形態では、半導体集積回路装置を構成するＮＭＩＳトランジスタとその周辺部を一例として説明を行う。
【００３９】
本実施形態の接続部の製造方法では、まず、図１（ａ）に示すように、ｎ型不純物がドープされたシリコン基板１０の所定の領域にボロン等のｐ型不純物をイオン注入し、Ｐウェル１５を形成する。ｎ型不純物がドープされたシリコン基板１０上に、シリコン酸化膜１１およびシリコン窒化膜１２を堆積した後、リソグラフィー工程を行うことによりレジストパターン（図示省略）を形成する。その後、レジストパターンをマスクとして、反応性イオンエッチングを行い、シリコン窒化膜１２のパターニングを行う。ここで、シリコン窒化膜１２のパターニングは、後工程で素子分離酸化膜１３が形成される領域を除去するように形成する。更に、シリコン窒化膜１２をマスクとして例えばボロン等のｐ型不純物をイオン注入法により注入し、チャネルストッパ１４を形成する。
【００４０】
次に、図１（ｂ）に示すように、熱酸化法を用いてシリコン基板１０を熱処理し、シリコン窒化膜１２で覆われていない領域を酸化して素子分離酸化膜１３を形成する。次に、シリコン窒化膜１２及びシリコン酸化膜１１を除去し、熱酸化法を用いてシリコン基板１０の上にゲート絶縁膜となる絶縁膜を形成する。このゲート絶縁膜となる絶縁膜上にＣＶＤ法を用いて多結晶シリコン膜を２００ｎｍの厚さで堆積する。その後、リソグラフィー工程を行うことにより、この多結晶シリコン膜の上にレジストパターン（図示省略）を形成して、レジストパターンをマスクとして反応性イオンエッチングを行うことにより、多結晶シリコンからなるゲート電極１７およびゲート絶縁膜１６を形成する。
【００４１】
次に、図１（ｃ）に示すように、イオン注入法により、砒素あるいはリン等のｎ型不純物をシリコン基板１０に注入し、ＬＤＤ層１８を形成する。その後、シリコン基板１０上の全面にシリコン酸化膜を堆積し、異方性の全面エッチングを行って、ゲート電極１７の側面上に絶縁膜からなる側壁１９を形成する。このとき、シリコン基板１０のうち側壁１９の外側に位置する部分にはシリコンが露出し、ゲート電極１７の上面には多結晶シリコンが露出している。
【００４２】
次に、図１（ｄ）に示すように、イオン注入法により、砒素あるいはリン等のｎ型不純物をシリコン基板１０に注入し、高濃度拡散層のソース・ドレイン領域２０を形成する。次に、窒素雰囲気中で活性化のための熱処理を行い、ソース・ドレイン領域２０を活性化させる。
【００４３】
次に、図１（ｅ）に示すように、スパッタリング法を用いて膜厚１５ｎｍのＮｉを堆積させる。その後、窒素雰囲気中で第１の熱処理を行って、Ｓｉが露出しているソース・ドレイン領域２０およびゲート電極１７上にシリサイド膜２１を形成する。次に、ウエットエッチング法を用いて選択エッチングを行い、未反応のＮｉを除去する。上記のウエットエッチング法の条件の一例としては、例えば硫酸と過酸化水素の混合液を用いる例がある。その後、第２の熱処理を行ってシリサイド膜２１の低抵抗化処理を行う。
【００４４】
次に、公知の選択ＣＶＤ法を用いて、形成されたシリサイド膜２１上にのみ膜厚３０ｎｍのＷ２６を成長させる。上記選択ＣＶＤ法の条件の一例としては、流量２０ml/minのＷＦ6、流量１０ml/minのＳｉＨ4および流量１００ml/minのＨ2を供給し、膜堆積中の圧力を６６５０Ｐａ、基板温度を４００℃に設定すればよい。
【００４５】
Ｗ２６の選択ＣＶＤ法は、原料ガスであるＷＦ6を還元することでＷが成長する原理に基づいている。ＷＦ6はＳｉＨ4に対して還元反応（WF6 + 3/2SiH4 → W + 3/2SiF4 + 3H2）し、Ｗを成長させるが、選択ＣＶＤ法ではさらに下地の金属(シリサイド)から還元作用を受けるために、シリサイド膜２１の上にのみＷ２６を成長させることができる。
【００４６】
次に、図１（ｆ）に示すように、ＣＶＤ法を用いてＳｉＮからなるライナー絶縁膜２８を４０ｎｍの厚さで、ＳｉＯ2よりなる層間絶縁膜２２を９００ｎｍの厚さでそれぞれ堆積し、ＣＭＰ法を用いて平坦化処理を行う。次に、リソグラフィー工程を行うことにより層間絶縁膜２２の上にレジストパターン（図示省略）を形成し、レジストパターンをマスクとして、層間絶縁膜２２に対してコンタクトエッチングを行う。このとき、ライナー絶縁膜２８はエッチングストッパーとして機能する。その後、アッシング処理を行い、洗浄処理を行う。続いて、ライナー絶縁膜２８に対してライナーエッチングを行い、コンタクトホール２４を形成する。その後、アッシング処理を行い、洗浄処理を行う。
【００４７】
上記コンタクトエッチング条件の一例としては、２周波ＲＩＥ方式のエッチング装置を用い、エッチングガスとして、流量３０ml/minのＣ4Ｆ8、流量１５００ml/minのＡｒおよび流量２０ml/minのＯ2を供給し、ＲＦパワーを、上部電極で１２００Ｗ、下部電極で２０００Ｗに設定し、エッチング雰囲気の圧力を１５Ｐａ、基板温度を２０℃に設定すればよい。
【００４８】
また、上記ライナーエッチング条件の一例としては、２周波ＲＩＥ方式のエッチング装置を用い、エッチングガスとして流量１５ml/minのＣＨＦ3、流量１３００mi/minのＡｒおよび流量２０ml/minのＯ2を供給し、ＲＦパワーを上部電極で１８００Ｗ、下部電極で１００Ｗに設定し、エッチング雰囲気の圧力を１５Ｐａ、基板温度を２０℃に設定すればよい。
【００４９】
また、上記アッシングの一例としては、アッシングガスとして流量１００ml/minのＯ2を供給し、上部電極を２０００Ｗ、アッシング雰囲気の圧力を５０Ｐａ、基板温度を２００℃とすればよい。また、上記洗浄の一例としては、ＮＨ3、Ｈ2Ｏ2およびＨ2Ｏを含むアルカリ洗浄液を用い、ＮＨ3：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：１０とすればよい。
【００５０】
次に、図１（ｇ）に示すように、コンタクトホール２４内にＴｉ、ＴｉＮをスパッタリングで堆積し、ＭＯＣＶＤ法を用いてＷを堆積し、ＣＭＰ処理を行ってコンタクトホール外のＷを除去する。こうしてコンタクトプラグ２５を形成する。
【００５１】
本実施形態によると、シリサイド膜の上にＷが形成されているため、コンタクトエッチング時やその後のアッシング工程では、Ｗの酸化が進行し、Ｗの下のシリサイド膜は酸化されない。また、この酸化されたＷ（変質層）は、後の洗浄工程によって選択的に除去することができる。
【００５２】
特に、Ｗは公知の選択ＣＶＤ技術を用いてシリサイド膜の上にのみ成長させることができる。また、酸化されたＷ（変質層）は、ＮＨ4ＯＨを主体とするｐＨ７以上のアルカリ溶液等で容易に除去することができるため、下地のシリサイド膜にダメージを与えにくい。また、Ｗをシリサイド膜より上部に形成することにより、変質層が浅接合よりも上部に形成される。そのため、高い信頼性をもったコンタクトプラグを形成することができる。
【００５３】
ここで、図２に、アッシング時間とＷの表面酸化量との関係を示す。図２から、アッシング時間の増加につれてＷの酸化量が飽和する傾向にあり、酸化速度が抑制されていくことがわかる。つまり、Ｗの酸化が進行すると、Ｗの酸化物自身が酸化防止層となるために、コンタクトエッチングおよびアッシング時に酸素が供給されても、下層のシリサイド膜は酸化されないと考えられる。
【００５４】
なお、本実施形態では、ＮＭＩＳトランジスタ部を一例として説明を行なったが、ＰＭＩＳトランジスタ部においても同様の手法で接続部を製造することができ、同様の効果を得ることができる。
【００５５】
（第２の実施形態）
以下、本発明の第２の実施形態に係る接続部構造の製造方法について、図３（ａ）〜図３（ｅ）を参照しながら説明する。図３（ａ）〜（ｅ）は、本発明の第２の実施形態に係る接続部構造の製造工程を示す断面図である。
【００５６】
本実施形態の製法では、まず、第１の実施形態と同様の方法に従い、図３（ａ）に示すようにソース・ドレイン領域２０までを形成する。
【００５７】
次に、図３（ｂ）に示すように、スパッタリング法を用いて膜厚１５ｎｍのＮｉを堆積させる。その後、窒素雰囲気中で第１の熱処理を行って、Ｓｉが露出しているソース・ドレイン領域２０およびゲート電極１７上にシリサイド膜２１を形成する。次に、ウエットエッチング法を用いて選択エッチングを行い、未反応のＮｉを除去する。上記のウエットエッチング法の条件の一例としては、例えば硫酸と過酸化水素の混合液を用いればよい。その後、第２の熱処理を行ってシリサイド膜２１の低抵抗化処理を行う。
【００５８】
次に、図３（ｃ）に示すように、スパッタリング法を用いて膜厚３０ｎｍのＷ２９を堆積させる。その後、リソグラフィ工程を行うことにより、Ｗ２９の上にレジストパターン（図示省略）を形成してレジストパターンをマスクとしてウエットエッチングを行うことにより、シリサイド膜２１の上のみにＷ２９を残す。なお、上記ウエットエッチングの条件の一例としては、ＮＨ3：Ｈ2Ｏ2：Ｈ2Ｏを含むアルカリ洗浄液を用い、ＮＨ3：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：５とすればよい。
【００５９】
次に、図３（ｄ）に示すように、ＣＶＤ法を用いてＳｉＮからなるライナー絶縁膜２８を４０ｎｍの厚さで、ＳｉＯ2よりなる層間絶縁膜２２を９００ｎｍの厚さでそれぞれ堆積し、ＣＭＰ法を用いて平坦化処理を行う。次に、リソグラフィ工程を行うことにより層間絶縁膜２２の上にレジストパターン（図示省略）を形成し、レジストパターンをマスクとして、層間絶縁膜２２に対してコンタクトエッチングを行う。このとき、ライナー絶縁膜２８はエッチングストッパーとして機能する。その後、アッシング処理を行い、洗浄処理を行う。続いて、ライナー絶縁膜２８に対してライナーエッチングを行い、コンタクトホール２４を形成する。その後、アッシング処理を行い、洗浄処理を行う。
【００６０】
上記コンタクトエッチング条件の一例としては、２周波ＲＩＥ方式のエッチング装置を用い、流量３０ml/minのＣ4Ｆ8、流量１５００ml/minのＡｒおよび流量２０ml/minのＯ2を供給し、ＲＦパワーを、上部電極で１２００Ｗ、下部電極で２０００Ｗに設定し、エッチング雰囲気の圧力を１５Ｐａ、基板温度を２０℃に設定すればよい。
【００６１】
また、上記ライナーエッチング条件の一例としては、２周波ＲＩＥ方式のエッチング装置を用い、エッチングガスとして流量１５ml/minのＣＨＦ3、流量１３００mi/minのＡｒおよび流量２０ml/minのＯ2を供給し、ＲＦパワーを上部電極で１８００Ｗ、下部電極で１００Ｗに設定し、エッチング雰囲気の圧力を１５Ｐａ、基板温度を２０℃に設定すればよい。
【００６２】
また、上記アッシングの一例としては、アッシングガスとして流量１００ml/minのＯ2を供給し、上部電極を２０００Ｗ、アッシング雰囲気の圧力を５０Ｐａ、基板温度を２００℃とすればよい。また、上記洗浄の一例としては、ＮＨ3、Ｈ2Ｏ2およびＨ2Ｏを含むアルカリ洗浄液を用い、ＮＨ3：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：１０とすればよい。
【００６３】
次に、図３（ｅ）に示すように、コンタクトホール２４内にＴｉ、ＴｉＮをスパッタリングで堆積し、ＭＯＣＶＤ法を用いてＷを堆積し、ＣＭＰ処理を行ってコンタクトホール外のＷを除去する。こうしてコンタクトプラグ２５を形成する。
【００６４】
本実施形態では、第１の実施形態と同様にシリサイド膜上にのみＷが形成されているため、第１の実施形態と同様な効果を得ることができる。
【００６５】
また、本実施形態は、第１の実施形態の変形例であり、パターニングを行ってシリサイド膜上にのみ金属膜を形成させている。このため、選択的なＣＶＤ法を行う第１の実施形態よりもシリサイド膜上に形成する金属の種類の選択肢の幅が広がる利点がある。つまり、Ｗ以外の金属を用いることができる。
【００６６】
（第３の実施形態）
以下、本発明の第３の実施形態に係る接続部構造の製造方法について、図４（ａ）〜図４（ｅ）を参照しながら説明する。図４（ａ）〜（ｅ）は、本発明の第３の実施形態に係る接続部構造の製造工程を示す断面図である。
【００６７】
本実施形態の製法では、まず、第１の実施形態と同様の方法に従い、図４（ａ）に示すようにソース・ドレイン領域２０までを形成する。
【００６８】
次に、図４（ｂ）に示すように、スパッタリング法を用いて膜厚１５ｎｍのＮｉを堆積させる。その後、窒素雰囲気中で第１の熱処理を行って、Ｓｉが露出しているソース・ドレイン領域２０およびゲート電極１７上にシリサイド膜２１を形成する。次に、ウエットエッチング法を用いて選択エッチングを行い、未反応のＮｉを除去する。上記のウエットエッチング法の条件の一例としては、例えば硫酸と過酸化水素の混合液を用いる例がある。その後、第２の熱処理を行ってシリサイド膜２１の低抵抗化処理を行う。
【００６９】
次に、図４（ｃ）に示すように、ＣＶＤ法を用いてシリコン基板１０の全面上にシリコン酸化膜３１を１０ｎｍの厚さで堆積させる。次に、ＣＶＤ法を用いてＳｉＮからなるライナー絶縁膜２８を４０ｎｍの厚さで、ＳｉＯ2よりなる層間絶縁膜２２を９００ｎｍの厚さで堆積し、ＣＭＰ法を用いて平坦化処理を行う。次に、リソグラフィ工程を行うことにより層間絶縁膜２２の上にレジストパターン（図示省略）を形成し、レジストパターンをマスクとして、層間絶縁膜２２に対してコンタクトエッチングを行う。このとき、ライナー絶縁膜２８はエッチングストッパーとして機能する。その後、アッシング処理を行い、洗浄処理を行う。その後、ライナー絶縁膜２８に対してライナーエッチングを行う。
【００７０】
上記コンタクトエッチング条件の一例としては、２周波ＲＩＥ方式のエッチング装置を用い、流量３０ml/minのＣ4Ｆ8、流量１５００ml/minのＡｒおよび流量２０ml/minのＯ2を供給し、ＲＦパワーを、上部電極で１２００Ｗ、下部電極で２０００Ｗに設定し、エッチング雰囲気の圧力を１５Ｐａ、基板温度を２０℃に設定すればよい。
【００７１】
また、上記ライナーエッチングの条件の一例としては、２周波ＲＩＥ方式のエッチング装置を用い、エッチングガスとして流量１５ml/minのＣＨＦ3、流量１３００ml/minのＡｒおよび流量２０ml/minのＯ2を供給し、ＲＦパワーを上部電極で１８００Ｗ、下部電極で１００Ｗに設定し、エッチング雰囲気の圧力を１５Ｐａ、基板温度を２０℃に設定すればよい。この条件でライナーエッチングを行うと、シリコン窒化膜とシリコン酸化膜の選択比が７：１程度と高いため、ライナー絶縁膜２８の下層にあるシリコン酸化膜３１でエッチングが止まる。ライナーエッチング５０ｎｍに対して３０％のオーバーエッチングをかけた場合、下層のシリコン酸化膜３１は３ｎｍ程度削れるのでシリコン酸化膜３１の残膜は７ｎｍ程度となる。なお、このライナーエッチングは、シリコン酸化膜のシリコン窒化膜に対するエッチング比が３以上の条件で行うことが好ましい。この場合には、ライナーエッチングをシリコン酸化膜で確実に停止させることができる。
【００７２】
次に、図４（ｄ）に示すように、Ａｒスパッタエッチングを用いて残りのシリコン酸化膜３１を除去する。
このとき、スパッタエッチングのガス種として、Ａｒのかわりに他の不活性ガスを用いてもよい。
【００７３】
次に、図４（ｅ）に示すように、コンタクトホール２４内にＴｉ、ＴｉＮをスパッタリングで堆積し、ＭＯＣＶＤ法を用いてＷを堆積し、ＣＭＰ処理を行ってコンタクトホール外のＷを除去する。こうしてコンタクトプラグ２５を形成する。
【００７４】
本実施形態では、コンタクトホール形成工程のライナーエッチングにおいて、シリコン窒化膜とシリコン酸化膜のエッチング選択比が高い条件でエッチングを行うため、ライナーエッチングはシリコン酸化膜上で停止する。このときに残存するシリコン酸化膜は薄いため、Ａｒスパッタエッチングで容易に除去することができ、コンタクトホールを容易に開口することができる。
【００７５】
また、Ａｒスパッタエッチング時に酸素およびフルオロカーボン系のガスを使用しないことによりアッシングを行う必要がなく、シリサイド膜を酸化することがない。したがって、コンタクトホールの底面に変質層が形成されることがないため、信頼性の高いコンタクトプラグを形成することができる。
【００７６】
（第４の実施形態）
以下、本発明の第４の実施形態に係る接続部構造の製造方法について、図５（ａ）〜図５（ｅ）を参照しながら説明する。図５（ａ）〜（ｅ）は、本発明の第４の実施形態に係る接続部構造の製造工程を示す断面図である。
【００７７】
本実施形態の製法では、まず、第１の実施形態と同様の方法に従い、図５（ａ）に示すようにソース・ドレイン領域２０までを形成する。
【００７８】
次に、図５（ｂ）に示すように、スパッタリング法を用いて膜厚１５ｎｍのＮｉを堆積させる。その後、窒素雰囲気中で第１の熱処理を行って、Ｓｉが露出しているソース・ドレイン領域２０およびゲート電極１７上に第１のシリサイド膜２１を形成する。次に、ウエットエッチング法を用いて選択エッチングを行い、未反応のＮｉを除去する。上記のウエットエッチング法の条件の一例としては、例えば硫酸と過酸化水素の混合液を用いる例がある。
【００７９】
次に、図５（ｃ）に示すように、スパッタリング法を用いて膜厚１５ｎｍのＮｉを堆積させる。その後、窒素雰囲気中で第２の熱処理を行って、既に第１のシリサイド膜２１が形成されているソース・ドレイン領域２０およびゲート電極１７の上に第２のシリサイド膜２７を形成する。次に、ウエットエッチング法を用いて選択エッチングを行い、未反応のＮｉを除去する。上記のウエットエッチング法の条件の一例としては、例えば硫酸と過酸化水素の混合液を用いればよい。その後、第３の熱処理を行って第１および第２のシリサイド膜２１、２７の低抵抗化処理を行う。このようにして、ソース・ドレイン領域２０に、Ｎｉからなる厚いシリサイド膜を形成することができる。上記第３の熱処理条件の一例としては、６００℃以下で、Ａｒ雰囲気中での急速熱処理法を行えばよい。
【００８０】
次に、図５（ｄ）に示すように、ＣＶＤ法を用いてＳｉＮからなるライナー絶縁膜２８を４０ｎｍの厚さで、ＳｉＯ2よりなる層間絶縁膜２２を９００ｎｍの厚さで堆積し、ＣＭＰ法を用いて平坦化処理を行う。次に、リソグラフィー工程を行うことにより、層間絶縁膜２２の上にレジストパターン（図示省略）を形成し、レジストパターンをマスクとして、層間絶縁膜２２に対してコンタクトエッチングを行う。このとき、ライナー絶縁膜２８はエッチングストッパーとして機能する。その後、アッシング処理を行い、洗浄処理を行う。その後、ライナー絶縁膜２８に対してライナーエッチングを行い、コンタクトホール２４を形成する。その後、アッシング処理を行い、洗浄処理を行う。
【００８１】
上記コンタクトエッチング条件の一例としては、２周波ＲＩＥ方式のエッチング装置を用い、流量３０ml/minのＣ4Ｆ8、流量１５００ml/minのＡｒおよび流量２０ml/minのＯ2を供給し、ＲＦパワーを、上部電極で１２００Ｗ、下部電極で２０００Ｗに設定し、エッチング雰囲気の圧力を１５Ｐａ、基板温度を２０℃に設定すればよい。
【００８２】
また、上記ライナーエッチング条件の一例としては、２周波ＲＩＥ方式のエッチング装置を用い、エッチングガスとして流量１５ml/minのＣＨＦ3、流量１３００mi/minのＡｒおよび流量２０ml/minのＯ2を供給し、ＲＦパワーを上部電極で１８００Ｗ、下部電極で１００Ｗに設定し、エッチング雰囲気の圧力を１５Ｐａ、基板温度を２０℃に設定すればよい。
【００８３】
また、上記アッシングの一例としては、アッシングガスとして流量１００ml/minのＯ2を供給し、上部電極を２０００Ｗ、アッシング雰囲気の圧力を５０Ｐａ、基板温度を２００℃とすればよい。
【００８４】
上記洗浄の一例としては、フッ硝酸を用い、ＨＦ：ＨＮＯ3：Ｈ2Ｏ＝１：１：３００とすればよい。
【００８５】
次に、Ａｒスパッタエッチングを用いてコンタクトホール底面に形成された変質層の除去を行う。
【００８６】
次に、図５（ｅ）に示すように、コンタクトホール２４内にＴｉ、ＴｉＮをスパッタリングで堆積し、ＭＯＣＶＤ法を用いてＷを堆積し、ＣＭＰ処理を行ってコンタクトホール２４外のＷを除去する。こうしてコンタクトプラグ２５を形成する。
【００８７】
本実施形態では、Ｎｉからなる第１のシリサイド膜上に同じ金属のＮｉを堆積することにより第２のシリサイド膜を形成している。このようにシリサイド膜を２回に分けて形成するのは、以下の理由に基づく。仮に第１のシリサイド膜を厚く積み１回で厚いシリサイド膜を形成したとすると、図６に示すように、隣接するゲート電極１７同士の間において、未反応のＮｉがシリコン基板１０と反応し、局所的に厚いシリサイド膜２１ａが形成される。しかしながら、本実施形態のようにＮｉを２回に分けて形成すれば、１回目に行なったシリサイド化処理での未反応Ｎｉが残存することがないため、均一で厚いシリサイド膜を形成することができる。
【００８８】
また、コンタクトエッチングおよびアッシング時に供給される酸素によってコンタクトホールの底面に露出したシリサイド膜は酸化されるが、シリサイド膜の膜厚が厚いため、酸化されるのはシリサイド膜の上部に限定される。したがって、その後のＡｒスパッタエッチングで変質層を除去しても、変質層の下にはシリサイド膜が残存する。そのため、低抵抗のコンタクトプラグを形成することができる。
【００８９】
なお、本実施形態では、ＮＭＩＳトランジスタ部を一例として説明を行なったが、ＰＭＩＳトランジスタ部においても同様の手法でコンタクトプラグを形成することができ、同様の効果を得ることができる。
【００９０】
（第５の実施形態）
以下、本発明の第５の実施形態に係る接続部構造の製造方法について、図７（ａ）〜図７（ｅ）を参照しながら説明する。図７（ａ）〜（ｅ）は、本発明の第５の実施形態に係る接続部構造の製造工程を示す断面図である。
【００９１】
本実施形態の製法では、まず、第１の実施形態と同様の方法に従い、図７（ａ）に示すようにソース・ドレイン領域２０までを形成する。
【００９２】
次に、図７（ｂ）に示すように、スパッタリング法を用いて膜厚１５ｎｍのＮｉを堆積させる。その後、窒素雰囲気中で第１の熱処理を行って、Ｓｉが露出しているソース・ドレイン領域２０およびゲート電極１７上に第１のシリサイド膜２１を形成する。次に、ウエットエッチング法を用いて選択エッチングを行い、未反応のＮｉ膜を除去する。上記のウエットエッチング法の条件の一例としては、例えば硫酸と過酸化水素の混合液を用いる例がある。
【００９３】
次に、図７（ｃ）に示すように、スパッタリング法を用いて膜厚２０ｎｍのＴｉを堆積させる。その後、窒素雰囲気中で第２の熱処理を行って、既に第１のシリサイド膜２１が形成されているソース・ドレイン領域２０およびゲート電極１７の上に第２のシリサイド膜３０を形成する。次に、ウエットエッチング法を用いて選択エッチングを行い、未反応のＴｉを除去する。上記のウエットエッチング法の条件の一例としては、例えば硫酸と過酸化水素の混合液を用いる例がある。その後、第３の熱処理を行って第１および第２のシリサイド膜２１、３０の低抵抗化処理を行う。上記第３の熱処理条件の一例としては、６００℃以下で、Ａｒ雰囲気中での急速熱処理法を行う例がある。
【００９４】
次に、図７（ｄ）に示すように、ＣＶＤ法を用いてＳｉＮからなるライナー絶縁膜２８を４０ｎｍの厚さで、ＳｉＯ2よりなる層間絶縁膜２２を９００ｎｍの厚さで堆積し、ＣＭＰ法を用いて平坦化処理を行う。次に、リソグラフィー工程を行うことにより、層間絶縁膜２２の上にレジストパターン（図示せず）を形成し、レジストパターンをマスクとして、層間絶縁膜２２に対してコンタクトエッチングを行う。このとき、ライナー絶縁膜２８はエッチングストッパーとして機能する。その後、アッシング処理を行い、洗浄処理を行う。その後、ライナー絶縁膜２８に対してライナーエッチングを行い、コンタクトホール２４を形成する。その後、アッシング処理を行い、洗浄処理を行う。
【００９５】
上記コンタクトエッチング条件の一例としては、２周波ＲＩＥ方式のエッチング装置を用い、流量３０ml/minのＣ4Ｆ8、流量１５００ml/minのＡｒおよび流量２０ml/minのＯ2を供給し、ＲＦパワーを、上部電極で１２００Ｗ、下部電極で２０００Ｗに設定し、エッチング雰囲気の圧力を１５Ｐａ、基板温度を２０℃に設定すればよい。
【００９６】
また、上記ライナーエッチング条件の一例としては、２周波ＲＩＥ方式のエッチング装置を用い、エッチングガスとして流量１５ml/minのＣＨＦ3、流量１３００ml/minのＡｒおよび流量２０ml/minのＯ2を供給し、ＲＦパワーを上部電極で１８００Ｗ、下部電極で１００Ｗに設定し、エッチング雰囲気の圧力を１５Ｐａ、基板温度を２０℃に設定すればよい。
【００９７】
また、上記アッシングの一例としては、アッシングガスとして流量１００ml/minのＯ2を供給し、上部電極を２０００Ｗ、アッシング雰囲気の圧力を５０Ｐａ、基板温度を２００℃とすればよい。
【００９８】
上記洗浄の一例としては、フッ硝酸を用い、ＨＦ：ＨＮＯ3：Ｈ2Ｏ＝１：１：３００とすればよい。
【００９９】
次に、Ａｒスパッタエッチングを用いてコンタクトホール底面に形成された変質層の除去を行う。
【０１００】
次に、図７（ｅ）に示すように、コンタクトホール２４内にＴｉ、ＴｉＮをスパッタリングで堆積し、ＭＯＣＶＤ法を用いてＷを堆積し、ＣＭＰ処理を行ってコンタクトホール外のＷを除去する。こうしてコンタクトプラグ２５を形成する。
【０１０１】
本実施形態では、Ｎｉからなる第１のシリサイド膜上にＴｉからなる第２のシリサイド膜を形成している。そのため、コンタクトエッチングおよびアッシング時に酸素を供給すると、コンタクトホールの底面に露出するチタンシリサイド膜が酸化される。
【０１０２】
ここで、図８にチタンの酸化時間とチタン表面酸化膜厚との関係を示す。図８から、酸化時間の増加につれてチタンの表層には緻密な酸化層が形成されるため、酸化速度が抑制されていくことがわかる。つまり、コンタクトエッチングおよびアッシング時にチタンシリサイド膜表面に酸化チタンが形成され、この酸化チタンの形成により、酸化がそれ以上進行しない。したがって、下地の第１のシリサイド膜は酸化されず、変質層も形成されない。次に、Ａｒスパッタエッチングでチタンシリサイド膜上に形成された高抵抗の変質層を除去することによって、低抵抗のコンタクトプラグを形成することができる。
【０１０３】
なお、本実施形態では、ＮＭＩＳトランジスタ部を一例として説明を行なったが、ＰＭＩＳトランジスタ部においても同様の手法でコンタクトプラグを形成することができ、同様の効果を得ることができる。
【産業上の利用可能性】
【０１０４】
以上に説明したように、本発明の接続部構造及びその製造方法は、接続部形成工程においてコンタクトエッチングおよびライナーエッチングをする際に、高抵抗の変質層が発生することを防止できる点で、産業上の利用可能性は高い。
【図面の簡単な説明】
【０１０５】
【図１】（ａ）〜（ｇ）は、本発明の第１の実施形態に係る接続部構造の製造工程を示す断面図である。
【図２】アッシング時間とＷの表面酸化量との関係を示すグラフ図である。
【図３】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る接続部構造の製造工程を示す断面図である。
【図４】（ａ）〜（ｅ）は、本発明の第３の実施形態に係る接続部構造の製造工程を示す断面図である。
【図５】（ａ）〜（ｅ）は、本発明の第４の実施形態に係る接続部構造の製造工程を示す断面図である。
【図６】図６は、１度のシリサイド化により膜厚の厚いシリサイド膜を形成した場合の状態を示す断面図である。
【図７】（ａ）〜（ｅ）は、本発明の第５の実施形態に係る接続部構造の製造工程を示す断面図である。
【図８】チタンの酸化時間とチタン表面酸化膜厚との関係を示すグラフ図である。
【図９】（ａ）〜（ｇ）は、従来における半導体集積回路装置のＮＭＩＳトランジスタとその周辺部の製造工程を示す断面図である。
【図１０】コンタクトホールの底に変質層が形成される理由を説明するための図である。
【符号の説明】
【０１０６】
１０      シリコン基板
１１      シリコン酸化膜
１２      シリコン窒化膜
１３      素子分離酸化膜
１４      チャネルストッパ
１５      Ｐウェル
１６      ゲート絶縁膜
１７      ゲート電極
１８      ＬＤＤ層
１９      側壁
２０      ソース・ドレイン領域
２１、２１ａ      シリサイド膜
２２      層間絶縁膜
２４      コンタクトホール
２５      コンタクトプラグ
２６      Ｗ
２７      第２のシリサイド膜
２８      ライナー絶縁膜
２９      Ｗ
３０      第２のシリサイド膜
３１      シリコン酸化膜
【図１】
2007201054.tif 000003
【図２】
2007201054.tif 000004
【図３】
2007201054.tif 000005
【図４】
2007201054.tif 000006
【図５】
2007201054.tif 000007
【図６】
2007201054.tif 000008
【図７】
2007201054.tif 000009
【図８】
2007201054.tif 000010
【図９】
2007201054.tif 000011
【図１０】
2007201054.tif 000012