(57)【要約】      （修正有）【課題】半導体装置においてシリサイドの低抵抗化を阻害することなくゲート電極を狭幅化できるようにする半導体装置の製造方法を提供する。【解決手段】シリコン半導体基板１の表面領域の全面にポリシリコン膜４を形成し、このポリシリコン膜４をパターニングして、フィールド酸化膜２におけるポリシリコン膜４'の線幅が素子形成領域におけるポリシリコン膜４の線幅よりも大きくなるようにする。次いで、ＭＯＳＦＥＴのゲート幅を規定する１層目のポリシリコン膜４，４'の上、及び、側壁ＳｉＮ膜６の上にＳｉＯ2膜８を介して、ポリシリコン膜４，４'よりも幅広の２層目のポリシリコン膜を形成し、その２層目のポリシリコン膜をシリサイド化して、チタンシリサイド層１２を形成する。【選択図】図８
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【特許請求の範囲】
【請求項１】
シリコン半導体基板にフィールド絶縁膜を形成して素子形成領域を区画する工程と、
上記素子形成領域上にゲート絶縁膜を形成する工程と、
上記フィールド絶縁膜及び上記ゲート酸化膜を含む半導体基板の全面に第１の導電膜を形成する工程と、
上記第１の導電膜をパターニングして上記フィールド絶縁膜上における線幅が上記ゲート絶縁膜上における線幅よりも大きい線状の第１の導電層を形成する工程と、
上記第１の導電層を含む上記半導体基板の全面に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜に対して異方性エッチングを行って上記第１の導電層の側壁に側壁絶縁膜を形成する工程と、
上記第１の導電層を含む上記半導体基板の全面に第２の絶縁膜を形成する工程と、
上記第２の絶縁膜に対してエッチングを行って上記第１の導電層を露出させる工程と、
上記第１の導電層を含む上記半導体基板の全面に第２の導電膜を形成する工程と、
上記第２の導電膜をパターニングして上記第１の導電層上に上記ゲート絶縁膜上において上記第１の導電層よりも幅広の第２の導電層を形成する工程と、
上記第２の導電層を含む上記半導体基板の全面に高融点金属膜を形成する工程と、
熱処理により上記高融点金属膜と上記第２の導電層とを反応させて上記第１の導電層上に金属シリサイド層を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
シリコン半導体基板にフィールド絶縁膜を形成して素子形成領域を区画する工程と、
上記素子形成領域上にゲート絶縁膜を形成する工程と、
上記フィールド絶縁膜及び上記ゲート絶縁膜を含む半導体基板の全面に第１の導電膜を形成する工程と、
上記第１の導電膜をパターニングして上記フィールド酸化膜上における線幅が上記ゲート絶縁膜上における線幅よりも大きい線状の第１の導電層を形成する工程と、
上記第１の導電膜を含む上記半導体基板の全面に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜に対して異方性エッチングを行って上記第１の導電層の側壁に側壁絶縁膜を形成する工程と、
上記ゲート絶縁膜上において上記第１の導電層の線幅よりも広い線幅を有する第２の導電層を上記第１の導電層上に形成する工程と、
上記第２の導電層を含む上記半導体基板の全面に高融点金属膜を形成する工程と、
熱処理により上記高融点金属膜と上記第２の導電層とを反応させて上記第１の導電層上に金属シリサイド層を形成する工程と
を有する半導体装置の製造方法。
【請求項３】
上記高融点金属膜が上記素子形成領域の上記フィールド絶縁膜と上記側壁絶縁膜とで区画される半導体領域上にも形成され、上記熱処理により当該半導体領域に金属シリサイド層が形成される請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
上記第１の導電層が多結晶シリコンで構成される請求項１乃至３の何れかに記載の半導体装置の製造方法。
【請求項５】
上記第２の導電層がノンドープの多結晶シリコンで構成される請求項１乃至４の何れかに記載の半導体装置の製造方法。
【請求項６】
上記高融点金属がチタンであり、上記金属シリサイド層がチタンシリサイド層である請求項１乃至５の何れかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多結晶シリコン層の上にシリサイド層が積層された構造のゲート電極配線を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳＦＥＴのゲート電極配線には、多結晶（ポリ）シリコン層の上にチタンシリサイド（ＴｉＳｉ2 ）等のシリサイド層を積層した構造の、所謂、ポリサイド配線が多く用いられている。
【０００３】
例えば、図１０に示すように、シリコン半導体基板１００上に、ゲート酸化膜１０１を介してポリシリコンゲート１０２が形成され、このポリシリコンゲート１０２の上層に、例えば、チタンシリサイド層１０６が形成されて、ゲート電極配線が構成される。
【０００４】
なお、図示の例は、ＬＤＤ（Lightly Doped Drain)構造のＭＯＳＦＥＴで、所謂、サリサイドプロセス（セルフ・アライン・シリサイド・プロセス：Salicide(Self-Aligned-Silicide)Process) により、そのソース及びドレイン拡散層の表面も夫々シリサイド化されている。
【０００５】
即ち、シリコン半導体基板１００の表面領域には、ポリシリコンゲート１０２と自己整合的に一対の低濃度拡散層１０３が形成され、また、ポリシリコンゲート１０２の側壁に設けられた側壁絶縁膜１０４と自己整合的に、トランジスタのソース及びドレインを主として構成する一対の高濃度拡散層１０５が形成されている。
【０００６】
サリサイドプロセスでは、例えば、この構造の全面にチタン等の金属膜を形成し、熱処理を施して、側壁絶縁膜から露出しているポリシリコンゲート１０２の上部及びソース／ドレイン拡散層の表面領域を同時にシリサイド化し、夫々の部分にチタンシリサイド層１０６を形成する。これにより、ゲート電極配線の低抵抗化と、後にコンタクトをとるソース／ドレイン拡散層の表面領域の低抵抗化とが構成される。
【０００７】
図１１に、ＣＭＯＳ構造の例を示すが、ｐ- シリコン半導体基板２００に設けられたｐウェル２００ａとｎウェル２００ｂとに跨がって共通のゲート電極配線２０２が形成されている。そして、フィールド酸化膜２０１で素子分離された夫々の素子領域には、このゲート電極配線２０２の両側のシリコン半導体基板２００内に、ｎＭＯＳトランジスタのソース及びドレインとなる一対のｎ+ 拡散層２０３、並びに、ｐＭＯＳトランジスタのソース及びドレインとなる一対のｐ+ 拡散層２０４が夫々形成されている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
近年、半導体集積回路の高集積化が急速に進む中、素子の微細化も進み、その一端として、ＭＯＳＦＥＴのゲートの狭幅化も進められている。
【０００９】
ところが、例えば、図１０に示すような構造でゲート幅を狭くするためには、ポリシリコンゲート１０２の幅を狭くするしかないが、ポリシリコンゲート１０２の幅を狭くすると、その上のチタンシリサイド層１０６の幅も狭くなる。
【００１０】
ところが、特に、チタンシリサイドの場合、線幅を、例えば、０．３５μｍ程度よりも狭くすると、線幅の広い場合に比べて、低抵抗化し難くなるという問題が有った。即ち、シリサイド化の反応が進行してチタンシリサイドが低抵抗化するためには、その結晶構造の相転移が必要であるが、線幅が狭いと、その相転移が起こり難くなり、比較的高抵抗のままシリサイド化の反応が終了してしまうという問題が有った。
【００１１】
また、図１０に示すような構造を製造する場合、通常、拡散層１０３及び１０５を形成するためのイオン注入時、ポリシリコンゲート１０２にもそれらのイオンが注入される。ところが、ポリシリコン中の不純物、特に、高濃度にドープされたｎ型不純物である例えばヒ素（Ａｓ）は、同様にドープされたｐ型不純物である例えばボロン（Ｂ）に比較して、上述したチタンシリサイドの相転移を抑制し、その低抵抗化を妨げることが知られている。
【００１２】
このように、従来のポリサイド配線では、特に、チタンシリサイドの細線化による相対的な高抵抗化が、ＭＯＳＦＥＴのゲートの狭幅化の１つの障害となっていた。
【００１３】
そこで、本発明の目的は、チタンシリサイド等のシリサイド層の線幅を狭くすることなく、ＭＯＳＦＥＴ等のゲートの狭幅化が行えるゲート電極配線や、その他のゲート電極配線以外の素子間を接続する半導体装置の製造方法を提供することである。
【００１４】
本発明の別の目的は、シリサイドの低抵抗化を阻害することなくゲート電極を狭幅化できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１５】
上述した課題を解決するために、本発明による第１の半導体装置の製造方法は、シリコン半導体基板にフィールド絶縁膜を形成して素子形成領域を区画する工程と、上記素子形成領域上にゲート絶縁膜を形成する工程と、上記フィールド絶縁膜及び上記ゲート酸化膜を含む半導体基板の全面に第１の導電膜を形成する工程と、上記第１の導電膜をパターニングして上記フィールド絶縁膜上における線幅が上記ゲート絶縁膜上における線幅よりも大きい線状の第１の導電層を形成する工程と、上記第１の導電層を含む上記半導体基板の全面に第１の絶縁膜を形成する工程と、上記第１の絶縁膜に対して異方性エッチングを行って上記第１の導電層の側壁に側壁絶縁膜を形成する工程と、上記第１の導電層を含む上記半導体基板の全面に第２の絶縁膜を形成する工程と、上記第２の絶縁膜に対してエッチングを行って上記第１の導電層を露出させる工程と、上記第１の導電層を含む上記半導体基板の全面に第２の導電膜を形成する工程と、上記第２の導電膜をパターニングして上記第１の導電層上に上記ゲート絶縁膜上において上記第１の導電層よりも幅広の第２の導電層を形成する工程と、上記第２の導電層を含む上記半導体基板の全面に高融点金属膜を形成する工程と、熱処理により上記高融点金属膜と上記第２の導電層とを反応させて上記第１の導電層上に金属シリサイド層を形成する工程とを有する。
【００１６】
また、本発明による第２の半導体装置の製造方法は、シリコン半導体基板にフィールド絶縁膜を形成して素子形成領域を区画する工程と、上記素子形成領域上にゲート絶縁膜を形成する工程と、上記フィールド絶縁膜及び上記ゲート絶縁膜を含む半導体基板の全面に第１の導電膜を形成する工程と、上記第１の導電膜をパターニングして上記フィールド酸化膜上における線幅が上記ゲート絶縁膜上における線幅よりも大きい線状の第１の導電層を形成する工程と、上記第１の導電膜を含む上記半導体基板の全面に第１の絶縁膜を形成する工程と、上記第１の絶縁膜に対して異方性エッチングを行って上記第１の導電層の側壁に側壁絶縁膜を形成する工程と、上記ゲート絶縁膜上において上記第１の導電層の線幅よりも広い線幅を有する第２の導電層を上記第１の導電層上に形成する工程と、上記第２の導電層を含む上記半導体基板の全面に高融点金属膜を形成する工程と、熱処理により上記高融点金属膜と上記第２の導電層とを反応させて上記第１の導電層上に金属シリサイド層を形成する工程とを有する。
【００１７】
本発明の好適な一態様によれば、上記高融点金属膜が上記素子形成領域の上記フィールド絶縁膜と上記側壁絶縁膜とで区画される半導体領域上にも形成され、上記熱処理により当該半導体領域に金属シリサイド層が形成される。
【００１８】
また、本発明の好適な一態様によれば、上記第１の導電層が多結晶シリコンで構成され、上記第２の導電層がノンドープの多結晶シリコンで構成される。また、好適には、上記高融点金属がチタンであり、上記金属シリサイド層がチタンシリサイド層である。
【発明の効果】
【００１９】
本発明においては、多結晶シリコン層の上に、その多結晶シリコン層よりも幅広パターンのシリサイド層を積層してゲート電極配線を形成する。従って、例えば、チタンシリサイドの低抵抗化を阻害すること無く、ＭＯＳＦＥＴ等のゲート幅を狭幅化することができる。
【００２０】
また、例えば、ノンドープのポリシリコンをシリサイド化することができるので、その場合には、不純物の影響を受けること無く、好適に低抵抗化された、例えば、チタンシリサイド層を形成することができ、ひいては、シリサイドの形成条件を従来よりも緩和することができる。
【発明を実施するための最良の形態】
【００２１】
以下、図１〜図９を参照して、本実施の一実施の形態による半導体装置の製造方法を説明する。
【００２２】
先ず、図１に示すように、シリコン半導体基板１の表面領域に、例えば、ＬＯＣＯＳ法により、選択的にフィールド酸化膜２を形成して素子分離を行った後、そのフィールド酸化膜２で囲まれたＭＯＳＦＥＴ等の素子形成領域にゲート酸化膜３を形成する。
【００２３】
次に、全面にポリシリコン膜４を形成し、これを、フォトリソグラフィー及びドライエッチングによりパターニングする。この時、この第１の実施の形態では、素子形成領域におけるポリシリコン膜４と、それ以外のフィールド領域におけるポリシリコン膜４'とを、素子形成領域では、ＭＯＳＦＥＴのゲート幅となる、例えばａ＝０．１５〔μｍ〕程度の幅に、それ以外の、素子間を接続するため等の電極配線を形成するフィールド領域上では、配線の低抵抗性を確保するために、例えば、ｃ＝０．３０〔μｍ〕程度の幅に夫々加工する。また、ポリシリコン膜４、４'の膜厚は、例えば、ｂ＝０．２０〔μｍ〕程度とする。
【００２４】
この１層目のポリシリコン膜４の膜厚は、従来のゲート電極ポリシリコンよりも薄くて良いので、その分、微細加工時にフォトレジストが薄くて済み、細線のパターニングが容易になる。また、ポリシリコン膜４の膜厚が薄いので、エッチング時にアンダーカット等の形状不良が少なくなる。
【００２５】
次に、上記パターニング後のクリーニングに続き、全面に例えば、約０．０１μｍ厚のキャップ・オキサイド膜（図示せず）と称する極く薄い酸化膜を生成する。しかる後、フィールド酸化膜２と素子形成領域のポリシリコン膜４とをイオン注入マスクとして用いて、ポリシリコン膜４の両側に比較的ドーズ量で不純物のイオン注入を行い、その後の熱処理により、その部分にＬＤＤ構造における一対の低濃度拡散層５を形成させる。
【００２６】
次に、全面に第１の絶縁膜である窒化シリコン（Ｓｉ3 Ｎ4 ）膜６を形成した後、図２に示すように、それを異方性エッチングして、ポリシリコン膜４、４'のパターンの側壁に側壁絶縁膜６を形成する。この側壁絶縁膜には、窒化シリコンを用いたが、ＣＶＤ法による酸化シリコン膜等、その他の絶縁物を用いてもよい。
【００２７】
これにより、素子形成領域において、ポリシリコン膜４とその両側の側壁絶縁膜６とを含めた全幅は、例えば、ｄ＝０．４５〔μｍ〕程度となる。
【００２８】
次に、フィールド酸化膜２と、素子形成領域のポリシリコン膜４及びその両側の側壁絶縁膜６とをイオン注入マスクとして用いて、側壁絶縁膜６の外側に比較的高ドーズ量で不純物のイオン注入を行い、その後の熱処理により、その部分に、ＭＯＳＦＥＴのソース及びドレインを主として構成する一対の高濃度拡散層７を形成させる。
【００２９】
次に、図３に示すように、ステップカバレージの良い化学気相成長（ＣＶＤ）法による第２の絶縁膜である酸化シリコン膜（ＳｉＯ2 ）膜８を、例えば、ポリシリコン膜４、４'と同程度の膜厚で全面に形成する。
【００３０】
次に、図４に示すように、ＳｉＯ2 膜８に対しドライエッチングによるエッチバック法を行って、その表面を平坦化するとともに、素子形成領域のポリシリコン膜４の上面が露出するまで、その膜厚を減少させる。
【００３１】
この時、フィールド酸化膜２上のポリシリコン膜４'に対しては、ＳｉＮからなる側壁絶縁膜６がエッチングストッパーとして機能するので、そのポリシリコン膜４'が大きく露出することが防止される。勿論、素子形成領域における側壁絶縁膜６もエッチングストッパーとして機能する。
【００３２】
なお、このように表面が平坦化されたＳｉＯ2 膜８を設けることは、後に行う層間絶縁膜全体の平坦化に対しても有効である。
【００３３】
次に、図５に示すように、全面にノンドープのポリシリコン膜９を形成した後、これを、フォトリソグラフィー及びドライエッチングによりパターニングする。この時、ポリシリコン膜９は、１層目のポリシリコン膜４、４'の上面上を含む若干幅広のパターンに加工するが、その幅は、例えば、素子形成領域において、１層目のポリシリコン膜４の幅に、その両側の側壁絶縁膜６の幅を加えた全幅から所定のアライメントマージンを引いた分まで太くすることができる。例えば、図５に示すように、ポリシリコン膜９のパターン幅は、１層目のポリシリコン膜４とその両側の側壁絶縁膜６との全幅、例えば、ｄ＝０．４５〔μｍ〕程度（図１参照）から、両側夫々のアライメントマージン、例えば、ｄ2 ＝０．０５〔μｍ〕程度を引いた、例えば、ｄ1 ＝０．３５〔μｍ〕程度とする。また、ポリシリコン膜９の膜厚は、例えば、ｅ＝０．０８〔μｍ〕程度とする。
【００３４】
このように、ポリシリコン膜９のパターン幅を、１層目のポリシリコン膜４とその両側の側壁絶縁膜６との全幅よりも内側に設定するのは、後のサリサイドプロセス時、ソース及びドレイン領域表面に夫々形成するシリサイド層の側壁絶縁膜６に対する自己整合（セルフアライン）性を確保して、トランジスタの対称性を維持するためである。
【００３５】
従って、特に、その必要が無い場合には、ポリシリコン膜９のパターン幅を、１層目のポリシリコン膜４とその両側の側壁絶縁膜６との全幅よりも大きく設定することも可能である。
【００３６】
次に、図６に示すように、本実施の形態では、サリサイドプロセスを行うために、全面にフォトレジスト１０を形成した後、このフォトレジスト１０を、フォトリソグラフィーによりパターニングして、図示の如く、フィールド酸化膜２よりも少し内側において、素子形成領域上に開口１０ａを形成する。
【００３７】
しかる後、このフォトレジスト１０をエッチングマスクとして用いてドライエッチングを行い、開口１０ａ内に露出した部分のＳｉＯ2 膜８（及び、その下のゲート酸化膜３及び前述したキャップ・オキサイド膜）をエッチング除去して、シリコン半導体基板１の表面を露出させる。この時、図示の如く、素子形成領域のポリシリコン膜９及び側壁絶縁膜６も夫々エッチングマスクとして機能するので、側壁絶縁膜６に対しセルフアラインした状態で、高濃度拡散層７の部分が露出する。
【００３８】
即ち、もしＳｉＮ膜による側壁絶縁膜６を用いず、或いは、ポリシリコン膜９の幅を側壁絶縁膜６よりも外側に設定したような場合、開口１０ａにおけるＳｉＯ2 膜８のゲート電極側の境界は、ポリシリコン膜９のパターニング時のフォトリソグラフィーのマスク精度に依存することになる。従って、それを、ＭＯＳＦＥＴのゲートである１層目のポリシリコン膜４に対し正確に対称に制御することは極めて困難である。一方、側壁絶縁膜６は、既述したように異方性エッチングにより形成され、その幅は、実質的に、ポリシリコン膜４の膜厚で決まる。従って、ポリシリコン膜４の両側で、極めて対称性の良い側壁絶縁膜６が得られるので、上述したように、それらの側壁絶縁膜６に対しセルフアラインした状態で、高濃度拡散層７の部分を露出させることにより、後のサリサイド工程において、ソース／ドレインのシリサイド層を、ゲートに対し対称性良く形成することができる。
【００３９】
また、本実施の形態では、フィールド酸化膜２の側において、フォトレジスト１０が、フィールド酸化膜２のＬＯＣＯＳエッジ部を確実に保護するように、そのＬＯＣＯＳエッジ部から少し素子形成領域側に入った部分に開口１０ａを形成するとともに、後のサリサイド工程で形成されるシリサイド層とＬＯＣＯＳエッジ部との間に充分なクリアランスをとることができ、例えば、サリサイド工程において、ソース／ドレインドーパントの拡散の少ない（ソース／ドレイン領域の横方向の拡大が殆ど無い）短時間アニール（ＲＴＡ：Rapid Thermal Annealing又はＲＴＰ：Rapid Thermal Processing) によるシリサイド化を行った場合でも、シリサイド層と基板との間の短絡を確実に防止することができる。
【００４０】
次に、図７に示すように、フォトレジスト１０を除去した後、全面に、例えば、スパッタ法によりチタン（Ｔｉ）膜１１を、例えば、膜厚４００Å程度に形成する。
【００４１】
次に、図８に示すように、例えば、ＲＴＰを行って、ポリシリコン膜９とその上のＴｉ膜１１、及び、高濃度拡散層７とその上のＴｉ膜１１を夫々反応させ、１層目のポリシリコン膜４、４'の上、及び、ソース／ドレインを主として構成する高濃度拡散層７の表面領域に夫々チタンシリサイド層１２を形成する。しかる後、未反応のＴｉ膜１１を除去する。
【００４２】
この時、本実施の形態では、ＭＯＳＦＥＴのゲート幅を規定するポリシリコン膜４の上に、そのポリシリコン膜４よりも幅広のポリシリコン膜９を設け、その幅広のポリシリコン膜９をシリサイド化するので、ＭＯＳＦＥＴのゲート幅に依存すること無く、常に、低抵抗のチタンシリサイド層１２を形成することができる。
【００４３】
また、ノンドープのポリシリコン膜９をシリサイド化するので、チタンシリサイド層１２の低抵抗化が、前述したような不純物（ヒ素など）により阻害されることが無い。
【００４４】
更に、本例のように、ポリシリコン膜９の膜厚を、Ｔｉ膜１１の膜厚の２倍程度に予め設定しておくと、ポリシリコン膜９の実質的に全てをチタンシリサイド（ＴｉＳｉ2 ）にすることができ、これにより、ゲート電極配線に、比較的高抵抗のノンドープポリシリコンが残って配線を高抵抗化することが防止される。
【００４５】
また、例えば、図１１に示すようなＣＭＯＳ構造の場合、従来では、ｎＭＯＳ領域とｐＭＯＳ領域とでゲート電極配線のポリシリコンに注入される不純物種が異なるために、ｎＭＯＳ領域とｐＭＯＳ領域とでチタンシリサイドの出来方にばらつきが発生していたが、本実施形態の構成では、ｎＭＯＳ領域、ｐＭＯＳ領域共、ノンドープポリシリコンをシリサイド化することになるため、チタンシリサイドの出来方にばらつきが殆ど発生しない。
【００４６】
次に、図９に示すように、例えば、全面に層間絶縁膜１３を形成した後、その層間絶縁膜１３に、ソース及びドレイン領域に夫々達するコンタクトホールを開孔し、更に、それらのコンタクトホール内を含むように金属配線１４をパターン形成して、ＭＯＳＦＥＴを完成する。
【００４７】
以上に説明したように、本実施の形態では、ゲート電極配線を、ＭＯＳＦＥＴのゲート幅を規定するポリシリコン膜４と、そのポリシリコン膜４の上に形成された、そのポリシリコン膜９をシリサイド化して、ゲート電極配線の低抵抗化を達成する。従って、ＭＯＳＦＥＴのゲート幅が、例えば、０．１〜０．３５μｍ程度に狭幅化されても、ポリシリコン膜９の幅としては、例えば、０．３５μｍ程度若しくはそれ以上を常に確保することができ、この結果、例えば、チタンシリサイドの場合でも、有効に低抵抗化されたものを常に好適に形成させることができる。
【００４８】
また、ノンドープのポリシリコン膜９をシリサイド化することができるので、例えば、チタンシリサイドの低抵抗化が前述したような不純物（ヒ素など）により阻害されることが無く、却って、従来よりもチタンシリサイドの形成条件を緩和することができる。
【００４９】
なお、以上に説明した本実施の形態では、サリサイドプロセスにより、ＭＯＳＦＥＴのソース及びドレイン領域の表面も夫々シリサイド化したが、特に、その必要が無い場合には、例えば、図６に示すＳｉＯ2 膜８の孔開け工程を行わず、ゲート電極配線のポリシリコン膜９のみをシリサイド化すれば良い。
【００５０】
また、上述の例では、ゲート電極配線全体の低抵抗化のために、１層目のポリシリコン膜４を、素子形成領域以外のフィールド酸化膜２上では、素子形成領域におけるよりも幅広のパターンに構成したが、チタンシリサイド層１２のみでゲート電極配線全体の充分な低抵抗化が達成されるような場合には、ポリシリコン膜４を、フィールド酸化膜２上でも素子形成領域と同じ幅に形成して良い。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態による半導体装置の製造工程を示す概略断面図である。
【図２】同、実施の形態による半導体装置の製造工程を示す概略断面図である。
【図３】同、実施の形態による半導体装置の製造工程を示す概略断面図である。
【図４】同、実施の形態による半導体装置の製造工程を示す概略断面図である。
【図５】同、実施の形態による半導体装置の製造工程を示す概略断面図である。
【図６】同、実施の形態による半導体装置の製造工程を示す概略断面図である。
【図７】同、実施の形態による半導体装置の製造工程を示す概略断面図である。
【図８】同、実施の形態による半導体装置の製造工程を示す概略断面図である。
【図９】同、実施の形態による半導体装置の製造工程を示す概略断面図である。
【図１０】従来の半導体装置の概略断面図である。
【図１１】ＣＭＯＳ構成の半導体装置を示す概略図である。
【符号の説明】
【００５２】
１    シリコン半導体基板
２    フィールド酸化膜
３    ゲート酸化膜
４、４'    ポリシリコン膜（１層目）
５    低濃度拡散層
６    側壁絶縁膜（ＳｉＮ膜）
７    高濃度拡散層
８    ＳｉＯ2 膜
９    ポリシリコン膜（２層目）
１２    チタンシリサイド層
【図１】
2007306016.tif 000003
【図２】
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【図３】
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【図４】
2007306016.tif 000006
【図５】
2007306016.tif 000007
【図６】
2007306016.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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