(57)【要約】【課題】二方向伝導フリップチップ半導体デバイス及び半導体デバイスを提供すること。【解決手段】第１の主面において間隔を置いて形成された第１の伝導型である第１及び第２のソース領域５３Ａ，５３Ｂと、第１及び第２のソース領域を収容する、第２の伝導型である第１及び第２のチャネル領域５２Ａ，５２Ｂと、第１及び第２のチャネル領域を収容し、第２の主面まで延びる共通のドレイン領域５１と、第１の主面上に配置され、第１及び第２のチャネル領域のそれぞれの部分を反転させて第１及び第２のソース領域からドレイン領域までの伝導をそれぞれ可能にするような、第１及び第２のゲート構造７５Ａ，７５Ｂを備える第１及び第２のＭＯＳゲートデバイス１４０，１４１と、第１及び第２のソース領域に接続された第１及び第２のソースメタライズド層３１Ａ，３１Ｂと、第１及び第２のゲート構造に接続された第１及び第２のゲートメタライズド層とを有する。【選択図】図１２
2007235150.tif 000002
【特許請求の範囲】
【請求項１】
シリコンウェハを備えた二方向伝導フリップチップ半導体デバイスにおいて、
前記シリコンウェハは、平行な第１及び第２の主面と、前記シリコンウェハ内に形成され、横方向に分離された第１及び第２のＭＯＳゲートデバイスであって、
前記第１の主面の、間隔を置いて配置された第１及び第２の横方向領域内にそれぞれ形成される、第１の伝導型である第１及び第２のソース領域と、
前記第１及び第２のソース領域を収容する、第２の伝導型である第１及び第２のチャネル領域と、
前記第１及び第２のチャネル領域を収容し、前記第２の主面まで延びる共通のドレイン領域と、前記第１の主面上に配置され、前記第１及び第２のチャネル領域のそれぞれの部分を反転させて前記第１及び第２のソース領域から前記ドレイン領域までの伝導をそれぞれ可能にするような、独立動作が可能な第１及び第２のゲート構造とをそれぞれ備える第１及び第２のＭＯＳゲートデバイスと、
前記第１の主面上に配置され、前記第１及び第２のソース領域にそれぞれ接続された、横方向に間隔を置いて配置される第１及び第２のソースメタライズド層と、
前記第１の主面上にあり、前記第１及び第２のゲート構造にそれぞれ接続された、横方向に間隔を置いて配置される第１及び第２のゲートメタライズド層と
を有することを特徴とする二方向伝導フリップチップ半導体デバイス。
【請求項２】
前記ソース及びゲートメタライズド層のそれぞれに接続される少なくとも１つのコンタクトバンプを備えることを特徴とする請求項１に記載の二方向伝導フリップチップ半導体デバイス。
【請求項３】
前記ソースメタライズド層のそれぞれに接続される個別の複数のコンタクトバンプを備え、前記複数のコンタクトバンプのそれぞれは、間隔を置いて配置される互いに平行な個別の列に並べられていることを特徴とする請求項２に記載の二方向伝導フリップチップ半導体デバイス。
【請求項４】
前記第１及び第２のソース領域は、互いに対して横方向のインターデジタル構造の関係で配置されることを特徴とする請求項１に記載の二方向伝導フリップチップ半導体デバイス。
【請求項５】
前記第１及び第２のソース領域は、互いに対して横方向のインターデジタル構造の関係で配置されることを特徴とする請求項３に記載の二方向伝導フリップチップ半導体デバイス。
【請求項６】
前記第２の主面上の金属層を備えることを特徴とする請求項１に記載の二方向伝導フリップチップ半導体デバイス。
【請求項７】
シリコンダイを備える半導体デバイスであって、前記シリコンダイは、
平行な第１及び第２の表面と、
一方の伝導性の基板及び該基板上に設けられた前記一方の伝導性のエピタキシャル形成層と、
前記第１の表面から前記エピタキシャル形成層の内部まで延びる他方の伝導型の領域と、
該他方の伝導型の領域内部に横方向に間隔を置いて配置された複数の前記一方の伝導型の拡散層によって形成される、前記デバイス中に形成される接合パターンと、
前記第１の表面上に形成され、前記一方の伝導型の複数の拡散層とコンタクトしているフリップマウント可能な第１の導電性電極と、
前記第１の表面上に形成され、前記第１の導電性電極に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつ前記エピタキシャル形成層に延びている伝導体を介して前記基板及び前記エピタキシャル形成層と電気的に接続され、前記伝導体が前記エピタキシャル形成層と異なる低いあるいは高い伝導材料であるフリップマウント可能な第２の導電性電極と、
前記第１及び第２のそれぞれの導電性電極上にそれぞれ形成される少なくとも１つのハンダボールコネクタと、
前記第１の表面に垂直な垂直要素を有する、前記第１の導電性電極から前記第２の導電性電極までの電流経路と
を有することを特徴とする半導体デバイス。
【請求項８】
前記半導体デバイスは、パワーＭＯＳゲートデバイスを含み、前記第１及び第２の電極は前記デバイスのメインパワー電極を含むことを特徴とする請求項７に記載の半導体デバイス。
【請求項９】
前記半導体デバイスは、前記複数の拡散層に隣接して形成され前記デバイスをオン／オフするように動作可能なポリシリコンゲート構造と、前記第１の表面上に形成され、前記第１及び第２の導電性電極に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつ前記ポリシリコンゲート構造と接続される第３の導電性電極と、前記第３の導電性電極と接続されるハンダボールコネクタとを備え、前記ハンダボールコネクタは全て、互いと同一平面上にあることを特徴とする請求項８に記載の半導体デバイス。
【請求項１０】
前記半導体デバイスは、フリップチップパワーＭＯＳＦＥＴであることを特徴とする請求項９に記載の半導体デバイス。
【請求項１１】
前記一方の伝導型はＰ型であることを特徴とする請求項７に記載の半導体デバイス。
【請求項１２】
前記一方の伝導型はＰ型であることを特徴とする請求項９に記載の半導体デバイス。
【請求項１３】
前記半導体デバイスは、前記複数の拡散層に隣接して形成され前記デバイスをオン／オフするように動作可能なポリシリコンゲート構造と、前記第１の表面上に形成され、前記第１及び第２の導電性電極に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつ前記ポリシリコンゲート構造と接続される第３の導電性電極と、前記第３の導電性電極と接続されるハンダボールコネクタとを備え、前記ハンダボールコネクタは全て、互いと同一平面上にあることを特徴とする請求項７に記載の半導体デバイス。
【請求項１４】
前記第２の主面は、前記デバイスの冷却を改善するための拡張された面積を設けるために粗くされていることを特徴とする請求項９に記載の半導体デバイス。
【請求項１５】
前記第２の表面に固定されてこの表面に広がる金属層を含むことを特徴とする請求項９に記載の半導体デバイス。
【請求項１６】
前記半導体デバイスは、ＭＯＳＦＥＴ、ショットキーダイオード、バイポーラトランジスタ、及びＰ／Ｎダイオードからなる群から選択されることを特徴とする請求項７に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、二方向伝導フリップチップ半導体デバイス及び半導体デバイスに関し、より詳細には、導体デバイスパッケージ及びチップスケールパッケージに係る二方向伝導フリップチップ半導体デバイス及び半導体デバイスに関する。
【背景技術】
【０００２】
半導体デバイスパッケージは、半導体ダイを収容し、かつ保護し、またダイ電極に出力接続部を提供することで知られている。通常、ダイ拡散及びメタライゼーションが従来のウェハ処理装置で行われる大きな親ウェハから半導体ダイをダイシングする。このようなダイは、ダイオード、電界効果トランジスタ、サイリスタなどであり得る。ダイは壊れやすいため、ダイ表面を外部環境から保護しなければならない。さらに、ダイを電気回路内で接続するために、使いやすいリードをダイ電極に接続しなければならない。
【０００３】
通常、このようなダイをウェハからソーイングによってシンギュレートした（ｓｉｎｇｕｌａｔｅｄ）後、それぞれのダイを受け取るための共形部分（ｃｏｎｆｏｒｍｉｎｇ  ｓｅｃｔｉｏｎｓ）を有する回路基板の一部にダイ底部をマウントして接続する。次に通常は、ダイの最上部電極を回路基板の他の部分（次に外部接続用に用いられる）にワイヤボンディングする。このようなワイヤ接続部は壊れやすいため、マウントプロセスが遅くなる。またワイヤ接続部によって、抵抗及びインダクタンスが比較的高くなる。
【０００４】
回路基板上への迅速で信頼性の高いマウントとともに低抵抗接続部を可能にするために、パッケージされた半導体デバイスをパッケージの一方の面からマウントできることが、多くの用途において好ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、二方向伝導フリップチップ半導体デバイス及び半導体デバイスを提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、このような目的を達成するためになされたもので、シリコンウェハを備える二方向伝導フリップチップ半導体デバイスであって、前記シリコンウェハは、平行な第１及び第２の主面と、前記シリコンウェハ内に形成され、横方向に分離された第１及び第２のＭＯＳゲートデバイスであって、前記第１の主面の、間隔を置いて配置された第１及び第２の横方向領域内にそれぞれ形成される、第１の伝導型である第１及び第２のソース領域と、前記第１及び第２のソース領域を収容する、第２の伝導型である第１及び第２のチャネル領域と、前記第１及び第２のチャネル領域を収容し、前記第２の主面まで延びる共通のドレイン領域と、前記第１の主面上に配置され、前記第１及び第２のチャネル領域のそれぞれの部分を反転させて前記第１及び第２のソース領域から前記ドレイン領域までの伝導をそれぞれ可能にするような、独立動作が可能な第１及び第２のゲート構造とをそれぞれ備える第１及び第２のＭＯＳゲートデバイスと、前記第１の主面上に配置され、前記第１及び第２のソース領域にそれぞれ接続された、横方向に間隔を置いて配置される第１及び第２のソースメタライズド層と、前記第１の主面上にあり、前記第１及び第２のゲート構造にそれぞれ接続された、横方向に間隔を置いて配置される第１及び第２のゲートメタライズド層とを有することを特徴とする。
【０００７】
また、シリコンダイを備える半導体デバイスであって、前記シリコンダイは、平行な第１及び第２の表面と、一方の伝導性の基板及び該基板上に設けられた前記一方の伝導性のエピタキシャル形成層と、前記第１の表面から前記エピタキシャル形成層の内部まで延びる他方の伝導型の領域と、該他方の伝導型の領域内部に横方向に間隔を置いて配置された複数の前記一方の伝導型の拡散層によって形成される、前記デバイス中に形成される接合パターンと、前記第１の表面上に形成され、前記一方の伝導型の複数の拡散層とコンタクトしているフリップマウント可能な第１の導電性電極と、前記第１の表面上に形成され、前記第１の導電性電極に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつ前記エピタキシャル形成層に延びている伝導体を介して前記基板及び前記エピタキシャル形成層と電気的に接続され、前記伝導体が前記エピタキシャル形成層と異なる低いあるいは高い伝導材料であるフリップマウント可能な第２の導電性電極と、前記第１及び第２のそれぞれの導電性電極上にそれぞれ形成される少なくとも１つのハンダボールコネクタと、前記第１の表面に垂直な垂直要素を有する、前記第１の導電性電極から前記第２の導電性電極までの電流経路とを有することを特徴とする。
【０００８】
本発明によって、回路基板またはその他の電子インターフェイス上にチップの一方の面を用いてマウント可能な「フリップチップ」を備える新規な半導体ダイパッケージが提供される。特に本パッケージは、コンタクト、たとえばゲート、ソース、及びドレイン電極コンタクト（ＭＯＳＦＥＴの場合）をパッケージの同じ面上に有し、回路基板上の外部ゲート、ソース、及びドレイン接続部とそれぞれ接続するハンダボールコンタクトをチップ表面に形成することによってマウントすることができる。
【０００９】
チップへのソース接続を、チップのソース電極上のハンダボールによって行う。ハンダボールは、回路基板上の適切なソース電気接続部とインターフェースするように配置される。パッケージは、ドレイン電極が同じ表面上となるように構成される。
【００１０】
ある実施形態においては、活性接合部は、ソース電極の下方の比較的低いキャリア濃度（たとえばＰ−）の層であって、同じ型の比較的高いキャリア濃度（たとえばＰ＋）の基板の上方にある層に存在する。少なくとも１つのドレイン電極を、同じ表面上の、ソース電極から離れた領域に配置する。拡散領域または「シンカ（ｓｉｎｋｅｒ）」が、最上部のドレイン電極から下方に延びて、比較的低いキャリア濃度の層を通って基板に達する。拡散領域は、基板と同じキャリア濃度及び型（たとえばＰ＋）を有する。こうして電気経路が、ソース電極から活性要素を通って基板内部へ入り、拡散領域を通って最上部のドレイン電極まで設けられる。
【００１１】
前述したように、ドレイン電極は、ソース及びゲート電極と同じ表面上にあるため、回路基板に、適切な外部ドレイン接続部の位置に対応するハンダボールを用いてマウントすることができる。
【００１２】
他の実施形態においては、ドレインコンタクト下方の拡散領域を用いる代わりに、比較的低いキャリア濃度の層を基板までエッチングして、ドレイン電極を充填しても良い。これは、たとえば垂直伝導トレンチ型デバイスを得るためにトレンチをエッチングするステップと同時に行っても良い。
【００１３】
本発明のさらに他の実施形態においては、２つの垂直伝導ＭＯＳＦＥＴデバイスを共通チップ内に形成して、そのソース領域を横方向のインターデジタル構造にし（ｉｎｔｅｒｄｉｇｉｔａｔｅｄ）、ドレイン基板を共通にする。この構造により、本来的に二方向（ｂｉｄｉｒｅｃｔｉｏｎａｌ）のスイッチが形成される。全てのコンタクトを最上面で取ることができるため、コンタクトボールを、直線状列（長方形チップに対する対角線の周りで対称であっても良い）に沿って配置して、回路基板支持体への接続を簡単にしても良い。チップの底部に厚い金属層を設けて、共通ドレインを有する隣接デバイス間の低抵抗電流経路としても良い。またこうすることで、チップをその最上面がプリント回路基板支持体と面するようにマウントしたときに、熱伝導を改善することもできる。
【発明の効果】
【００１４】
本発明によれば、回路基板またはその他の電子インターフェイス上にチップの一方の面を用いてマウント可能な「フリップチップ」を備える新規な半導体ダイパッケージが提供される。特に本パッケージは、コンタクト、たとえばゲート、ソース、及びドレイン電極コンタクト（ＭＯＳＦＥＴの場合）をパッケージの同じ面上に有し、回路基板上の外部ゲート、ソース、及びドレイン接続部とそれぞれ接続するハンダボールコンタクトをチップ表面に形成することによってマウントすることができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の実施の形態について説明する。
図１乃至図６は、本発明の半導体デバイスの第１の実施形態を示す図である。この第１の実施形態は、フリップチップパワーＭＯＳＦＥＴの形態であって、全ての電極を１つの平面内に有し、コンタクトバンプを有することで、支持体構造、たとえばプリント回路基板のトレースまたはその他の導体へのコンタクトが可能である。記載すべきデバイスは、他のどんなタイプのデバイスでも良く、たとえばＰ／Ｎまたはショットキーダイオード、ＩＧＢＴ、サイリスタ、複数の部品を有する集積回路ダイなどである。また、図１乃至図６のデバイスは、Ｐチャネルデバイスを示している。伝導型を反対にしてＮチャネルデバイスを作製することができる。また、図１乃至図６のデバイスは、トレンチ型のデバイスとして示しているが、後述するようにプレーナセルラまたはストライプ構造であっても良い。
【００１６】
図１に、いつでもマウントできる完成デバイスを示す。このデバイスは、以下のものを有するシリコンダイ３０からなる。つまり、上部ソース電極メタライジング３１（通常はアルミニウムであり、２μｍ〜８μｍの厚みであり得る）、ドレイン電極メタライジング３２、ゲート電極金属パッド３３（図２）、及びゲートバス３４から構成されている。
【００１７】
ダイをウェハの状態で処理する（図２及び図３に部分的に示す）。コンタクトボールをウェハ上に形成する（図１、図３、及び図４に示す）。ソースコンタクトボール４０をソース電極３１上に形成し、ドレインコンタクトボール４１及び４２をドレインコンタクトメタライジング３２上に形成し、ゲートコンタクトボール４３をゲートパッドメタライジング３３上に形成する。次にウェハ内のダイがシンギュレートされ、回路基板または類似物上でいつでもアセンブリできるようにする。
【００１８】
図４及び図６は、図１及び図３のデバイスに対するトレンチ型パワーＭＯＳＦＥＴ形状を示す図である。すなわち、Ｐチャネルデバイスの場合には、Ｐ＋シリコン基板５０を使用し、低濃度Ｐ型の接合収容層（ｊｕｎｃｔｉｏｎ  ｒｅｃｅｉｖｉｎｇ  ｌａｙｅｒ）５１を、Ｐ＋基板５０上にエピタキシャル成長させる。次に、Ｎ型ベースまたはチャネル拡散層（ｄｉｆｆｕｓｉｏｎ）５２（図４及び図５）を形成する。
【００１９】
その後、従来技術を用いて、隔離されたメサ領域を形成する複数の平行なトレンチ６０、６１（図４）、または交差するトレンチのアレイを形成し、次に、薄い絶縁層たとえば二酸化ケイ素を、各トレンチ６０〜６１の壁に成長させる（それぞれ、ゲート絶縁層７０〜７１として示す）。次に、導電性ポリシリコンゲート７５を、各トレンチ内部のゲート酸化層上に堆積させた後、エッチング除去して、ポリシリコンをトレンチ、ゲートバス、及びパッド領域内にのみ残す。その後、ＴＥＯＳ層８０を堆積させてパターニングし、絶縁キャップ７６及び７７（ＴＥＯＳでも良い）を、トレンチ６０及び６１内部のポリシリコン７５の最上部上に残す（図４）。
【００２０】
Ｐ＋ソース拡散層５３を、Ｎ拡散層５２の最上部に形成して、層５２及び５３を通してエッチングする。次に、コンタクト開口部８１及び８２（図４）を、Ｐ＋ソース層５３を貫通してチャネル層５２内までエッチングした後、Ｎ＋コンタクト拡散層を開口部８１及び８２の底部に形成する。次に、誘電体材料を横方向にエッチングして、ダイ表面上のソース領域の部分をコンタクト用に露出させる。次に、連続アルミニウム層をデバイス表面上に堆積させて、アルミニウムをＰ＋ソース領域５３及びＮ型チャネル領域５２にコンタクトさせる。このアルミニウム層をエッチングによって分離して、ソースコンタクト３１、ドレインコンタクト３２、及びゲートパッド３３にする。
【００２１】
図５は、コンタクトボール４０及び４１の構成図である。これらのハンダボールの形成は、良く知られたプロセス（ニッケル金メッキを用いた後、ハンダのステンシル印刷を行い、ハンダをフローさせてボールを形成する）によって行う。その結果、ハンダボールまたはバンプは、中心間が０．８ｍｍ（従来用いられるものより広いピッチ）である。０．８ｍｍピッチを用いることによって、本発明のフリップチップ構造は、従来のトレースを有する回路基板への、従来の表面実装技術を用いた従来のチップスケールパッケージの利用及び取り付けを、真似ることができる。ハンダボール４０及び４１は、従来と同様にサーモソニック方式で表面上に溶接されるが、直径が以前に用いられるものよりも大きい（たとえば、標準の１５０μｍと比較して２００μｍ以上）。より大きい直径を用いることで、熱伝導が促進され、熱疲労に対する抵抗が改善される。
【００２２】
図４において、ドレイン金属３２は、Ｐ＋基板５０の上方向に延びる部分とコンタクトするように示されている。これは模式的に示したものであり、実際には、表面ドレイン３２からＰ＋基板５０へのコンタクトが、図７または図８に示すように形成されている。すなわち図７においては、Ｐ＋「シンカ」拡散層９０を用いてコンタクトが形成されている。図８においては、トレンチ９１がトレンチエッチングプロセス（活性領域を形成するため）の間に形成されて、金属または導電性ポリシリコン９２が充填されている。
【００２３】
図１乃至図８のデバイスの動作は、当業者には明らかである。すなわち、デバイスをオンにするためには、好適な電位をソース及びドレイン電極３１及び３２に印加し、ゲート電位をゲート７５に印加することによって、ゲート酸化層７０〜７１に隣接するＮ型シリコンがＰ型に反転する。その結果、回路として、ソース電極３１から、ソース領域５３を通り、反転領域を通ってＰ領域５１、Ｐ＋基板５０まで、そしてＰ＋基板５０を横方向に通って、上方向に（領域９０または９２を通って）ドレイン電極３２へ向かう回路が完成される。
【００２４】
図１乃至図８のデバイスによって、マウントできるデバイスのサイズが最小限になる；すなわち、ダイのサイズになる。ダイそれ自体は、垂直構造、セルラートレンチ技術を用いて、ＲＤＳＯＮが非常に低い。たとえば、デザインに１１０×１０６セル／ｉｎ２（１７×１０６セル／ｃｍ２）以上を用いることができる。しかし標準のトレンチＦＥＴデザインとは異なり、ドレイン接続は、ダイの前面または最上部になされる。ダイの底面を背面研磨したり、またはダイの底面に金属を堆積させたりする必要は全くない。背面研磨しないことによって、Ｐ＋基板がより厚いため、ドレイン電流の流れに対する横方向抵抗を小さくすることができる。好ましくは、ダイ底面は粗くて未研磨で、その表面積を増加させてチップからの熱除去を助長しても良い。
【００２５】
金属の後、窒化ケイ素（またはその他の誘電体）パッシベーション層を堆積させる。窒化ケイ素パッシベーションをパターニングして、ダイ当たり４つの開口部を、ピッチとして、たとえば０．８ｍｍで残す。ダイサイズは一般的に、約０．０６０″×０．０６０″（１．５２４ｍｍ×１．５２４ｍｍ）であり得る。より大きなデバイスとして、０．１２３″×０．１２３″（３．１２４２ｍｍ×３．１２４２ｍｍ）も一般的である。シリコンは、２０ボルトＰチャネルデバイスであって、Ｒ＊Ａが４６．８Ω−ｍｍ２（Ｖｇｓが４．５ボルト時）のものとなるようにデザインされる。
【００２６】
基板５０の底面に金属層は必要でないが、このような金属層を用いて、電流導体とすること、またはヒートシンクへの熱コンタクトを形成することは有用であり得る。
【００２７】
その他の表面形状として、より高い電流容量用に、より多数のハンダボールを有する形状を用いることもできる。すなわち図９及び図１０に示すように、より大きなダイ１００を配置して、その最上面が、ソース電極１０１、２つのドレイン電極１０２及び１０３（ダイ１００の対向するエッジと隣り合う）、及びゲートパッド１０４（ランナまたはバス１０５、１０６を有する）をもたらすようにすることができる。図１０に示すように、ドレイン電極１０２及び１０３はそれぞれ５つのハンダボールを収容してそれぞれの列に配列し、ソース１０１は８つのハンダボールを収容してやはり平行な列に配列している。１つのハンダボールがゲートパッド１０４に接続されている。ハンダボールをそれぞれの平行な列に配列することによって、デバイスを収容するプリント回路基板上のそれぞれの導電性トレースを簡単な直線状に配置することができる。
【００２８】
図１１に、図９のデバイスを、プレーナ技術を用いてＮチャネルデバイスとして実施できる方法を示す。すなわち図１１において、ダイ１００を、Ｎ＋基板１１０、Ｎ型エピタキシャル（エピ）層１１１、及び間隔を置いて配置された多角形のＰチャネル拡散層１１２、１１３、１１４を用いて形成する。各拡散層１１２、１１３、１１４は、Ｎ＋ソース拡散層１１５、１１６、及び１１７をそれぞれ収容し、Ｐ＋コンタクト拡散層１１８、１１９、及び１２０をそれぞれ収容する。好適なゲート構造（ポリシリコンゲート格子１２１を含む）が、従来のゲート酸化膜上に配置されている。このゲート構造は絶縁層１２２で覆われていて、ゲート格子が、その上に配置されるソース電極１０１（ソース領域とチャネル領域とに通常の方法でコンタクトする）から絶縁されている。Ｎ＋シンカによって、導電性経路がＮ＋基板からドレイン電極１０３まで設けられている。
【００２９】
ダイを二方向伝導特性（直列に接続された２つのＭＯＳＦＥＴを単一チップ内に組み込む）で作製することもできる。すなわち図１２に示すように、ダイを、Ｐチャネルトレンチを実施するための図１乃至図８の方法で形成することができる。その結果、図１乃至図８で用いた数字を用いて、図１２の二方向ダイ１３０によって、２つのこのようなデバイスが単一のダイの中に組み込まれる。２つのデバイスは、図４の数字に続く「Ａ」及び「Ｂ」によって、それぞれ識別されるが、基板５０は共通である。２つのそれぞれのゲート構造も設けられ、それぞれ図５及び図６の構造を有する。基板メタライゼーション１３１も示す。
【００３０】
図１３は、二方向デバイスの回路図を示す図である。この回路図は、２つのＭＯＳＦＥＴ１４０及び１４１からなり、各ＭＯＳＦＥＴはそれぞれのソース端子Ｓ１及びＳ２、それぞれのゲート端子Ｇ１及びＧ２、及び共通するドレイン５０、１３１を有することによって、二方向伝導回路が形成されている。ＭＯＳＦＥＴ１４０及び１４１は垂直伝導デバイスであり、個々にボディダイオード（図１３には示さず）（他方のＭＯＳＦＥＴがＯＮしたときに伝導する）を有する。
【００３１】
図１４及び図１５は、図１２のチップまたはダイ１３０の平面図である。チップ１３０は、底部導電性ドレイン電極１３１（図１５）を有していても良く、それぞれのゲートボール電極Ｇ１及びＧ２（それぞれのゲートランナまたはバス１４２及び１４３をそれぞれ有していても良い）を有する。ドレイン１３１は、厚い低抵抗金属層（従来のソース電極厚みと比較した場合）であっても良い。底部導体１３１は、Ｐ＋基板５０の導電性が十分に高ければ省いても良いが、ヒートシンクとして有用であり得る。
【００３２】
ＦＥＴ１４０及び１４１のそれぞれのソース電極は、図１４に示すように、２以上の電極バンプＳ１及びＳ２を有する。Ｓ１バンプとＧ１バンプの間の距離は等しく、Ｓ２バンプとＧ２バンプの間の距離も同様である。
【００３３】
本発明のさらなる態様によれば、チップまたはダイ１３０の高さは、その幅よりも大きい。したがってチップまたはダイ１３０は、正方形ではなく、細長い長方形である。またダイバンプＳ１、Ｓ２、Ｇ１、及びＧ２は、ダイ１３０の対角線（図１４に破線の対角線１５０で示す）の周りで対称である。したがってソース及びゲート電極は、チップの上／下の向きに関係なく、同じ位置になる。ダイは回転対称性を有するため、ピンマーキングは全く不要であり、簡単なパターン認識装置によって、ダイの向きまたは配置を、表面へ取り付ける際に決定することができる。
【００３４】
前述したように、本発明によれば、ソースボールＳ１は線状または列をなしており、この線または列は、ソースボールＳ２の線と離れて配置されＳ２の線と平行になっている。
【００３５】
図１６、図１７、図１８、及び図１９は、図１３、図１４、及び図１５のＦＥＴ１（ＦＥＴ１４０）及びＦＥＴ２（ＦＥＴ１４１）に対する代替的な配置を示す図である。同図において、同様な数字によって同様な部材を識別する。図１６乃至図１９のシリコンダイは、面積が約０．１２０″×０．１２０″（３．０４８ｍｍ×３．０４８ｍｍ）であり得る。各場合において、ソースボールＳ１及びＳ２はそれぞれの垂直で平行な列に配置されていることに留意されたい。そのため、直線状の導体を用いてそれらを平行に接続することが、プリント回路基板上の直線状の金属ストリップ、または直線状のメタライジングラインによって容易に行える。また次のことに注意されたい。ＦＥＴ１４０及び１４１のソースは、図１７、図１８、及び図１９においてインターデジタル構造をなしていて、それらの接続面積を増加させている。図１９の配置は特に好都合である。と言うのは、２組のソース金属バンプを一緒に保持しながら、基板中で電流が伝わるべき距離が最小限になっているからである。このようにして、基板及び金属の両方の抵抗は非常に低いが、基板レベルの接続が非常に容易になっている。
【００３６】
本発明を特定の実施形態に関して説明してきたが、多くの他の変形例及び変更例ならびに他の用途が当業者にとっては明らかとなる。したがって、本発明を、本明細書における特定に開示によって限定するのではなく、添付の特許請求の範囲のみによって限定することが好ましい。
【図面の簡単な説明】
【００３７】
【図１】本発明の半導体デバイスの第１の実施形態を示す斜視図である。
【図２】図１のデバイスの、コンタクトバンプ形成前のメタライゼーションパターンを示す平面図である。
【図３】ハンダバンプ形成後の図２のウェハを示す図である。
【図４】図２の切断線４−４の領域に対応する小さい領域を通して得られる図２の断面図であり、ソース及びドレインの最上部メタライゼーションを示す図である。
【図５】図１及び３のコンタクトボールのサイズ及び間隔を示すレイアウトである。
【図６】図２の切断線６−６に沿い、かつゲートバスを横切る図２の断面図である。
【図７】ドレイン金属の最上部のコンタクトの、Ｐ＋基板への接続を可能にするためのＰ＋シンカ拡散層の使用を示す図である。
【図８】図４の最上面のドレインからＰ＋基板へのコンタクトを形成するための修正されたコンタクト構造を示す図である。
【図９】本発明の他の実施形態におけるメタライズドされた最上面を示す上面図である。
【図１０】図９にコンタクトボール列を所定の位置で配置した図である。
【図１１】図４のトレンチ構造の代わりのプレーナ接合パターンに対する図９の断面図である。
【図１２】図４の場合と同様だが２つのＭＯＳＦＥＴを共通チップ内で使用して二方向伝導デバイスを形成する本発明のさらなる実施形態の断面図であり、図１４の切断線１２−１２に沿った図１４の断面図である。
【図１３】図１２のデバイスの回路図である。
【図１４】図１２及び１３に示すようなデバイスの上面図である。
【図１５】図１４のデバイスの正面図である。
【図１６】図１４のデバイスのさらなる変形例を示す図である。
【図１７】図１４のデバイスのさらなる変形例を示す図である。
【図１８】図１４のデバイスのさらなる変形例を示す図である。
【図１９】図１４のデバイスのさらなる変形例を示す図である。
【符号の説明】
【００３８】
３０  シリコンダイ
３１  上部ソース電極メタライジング（ソース電極）
３２  ドレイン電極メタライジング（ドレインコンタクトメタライジング）
３３  ゲート電極金属パッド（ゲートパッドメタライジング）
３４  ゲートバス
４０  ソースコンタクトボール
４１，４２  ドレインコンタクトボール
４３  ゲートコンタクトボール
５０  Ｐ＋シリコン基板
５１  接合収容層
５２  チャネル拡散層（Ｎ拡散層）
５３  Ｐ＋ソース拡散層
６０，６１  トレンチ
７０，７１  ゲート絶縁層
７５  導電性ポリシリコンゲート
７６，７７  絶縁キャップ
８０  ＴＥＯＳ層
８１，８２  コンタクト開口部
９０  Ｐ＋「シンカ」拡散層
９１  トレンチ
９２  導電性ポリシリコン
１００  ダイ
１０１  ソース電極
１０２，１０３  ドレイン電極
１０４  ゲートパッド
１０５，１０６  バス
１１０  Ｎ＋基板
１１１  Ｎ型エピタキシャル（エピ）層
１１２，１１３，１１４  Ｐチャネル拡散層
１１５，１１６，１１７  Ｎ＋ソース拡散層
１１８，１１９，１２０  Ｐ＋コンタクト拡散層
１２１  ポリシリコンゲート格子
１２２  絶縁層
１３０  二方向ダイ
１３１  基板メタライゼーション（底部導体）
１４０，１４１  ＭＯＳＦＥＴ
１４２，１４３  バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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