(57)【要約】【課題】複数個の半導体素子が１枚の基材上に積層されて搭載されているとともに、各半導体素子の端子と基材の端子と接続不良や、各半導体素子の端子同士の干渉が抑制されている半導体装置を提供する。【解決手段】半導体装置１８が備える実装基材１０の基材実装面１０ａ上に、チップ搭載面４ａ上に半導体素子１が設けられたチップ搭載基材４が、チップ搭載面４ａを基材実装面１０ａに向けられて積層されている。２層目以上のチップ搭載基材４は、チップ搭載面４ａ上に設けられているチップ接続配線５のうち基材実装面１０ａ上に設けられている第２の端子１１との接続部５ｂを、下層のチップ搭載基材４の上方から外されている。２層目以上のチップ搭載基材４は可撓性を有する材料からなる。２層目以上の各チップ接続配線５は、各チップ搭載基材４の接続部５ｂが設けられている部分ごと実装基材１０側に向けて曲げられて第２の端子１１に接続されている。【選択図】図２４
2007200991.tif 000002
【特許請求の範囲】
【請求項１】
一方の主面上に少なくとも１個の第１の端子が設けられている複数個の半導体素子と、
これら各半導体素子が設けられるチップ搭載面に前記一方の主面を対向させられて、かつ前記チップ搭載面上で前記各第１の端子に対向する位置から前記半導体素子と対向する領域の外側まで延ばされて設けられているチップ接続配線に前記各第１の端子を接続されて、前記チップ搭載面上に前記各半導体素子が少なくとも１個ずつ設けられている複数枚のチップ搭載基材と、
これら各チップ搭載基材が設けられる基材実装面に前記各チップ搭載面を向けられて、かつ前記基材実装面上で前記各半導体素子から露出している前記各チップ接続配線の一部と対向する位置に設けられている複数個の第２の端子に前記各チップ接続配線を接続されて、前記基材実装面上に前記各半導体素子が設けられた前記各チップ搭載基材が複数層に積層されて設けられている１枚の実装基材と、
を具備してなるとともに、２層目以上の前記各チップ搭載基材は少なくとも前記各チップ接続配線の前記各第２の端子との接続部を下層の前記各チップ搭載基材の上方から外されて積層されており、かつ少なくとも２層目以上の前記各チップ搭載基材は可撓性を有する材料からなり、また２層目以上の前記各チップ接続配線は少なくとも前記各チップ搭載基材の前記各接続部が設けられている部分ごと前記実装基材側に向けて曲げられて前記各第２の端子に接続されていることを特徴とする半導体装置。
【請求項２】
前記各第２の端子は、前記各層ごとに群分けされて配置されているとともに、前記各層のうち隣接する上下２層に対応する前記各第２の端子群同士の間隔は、前記実装基材の前記基材実装面と上層側の前記チップ搭載基材の前記チップ搭載面との間隔の２倍以上の大きさに設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記各第１の端子は、前記各半導体素子の前記一方の主面が有する複数の辺のうち少なくとも２辺に沿って複数個ずつ設けられているとともに、前記各チップ接続配線は、前記各チップ搭載面の前記各半導体素子と対向する領域のうち前記各第１の端子が沿っている前記各半導体素子の前記各辺と対向する領域を経て、前記各第１の端子に対向する位置から前記各半導体素子と対向する領域の外側まで延ばされていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記各チップ搭載基材は、それらの前記各チップ搭載面が有する複数の辺のうち前記各接続部が近接して設けられている辺を全て同じ方向に向けられて積層された積層構造、前記近接辺を隣接する前記各層間で互いに反対の方向に向けられて積層された積層構造、前記近接辺を前記各層ごとに異なる方向に向けられて積層された積層構造、あるいは前記各層の前記各チップ搭載基材のうち少なくとも２層の前記各チップ搭載基材が前記近接辺を同じ方向に向けられて積層された積層構造、のうちの少なくとも１つの積層構造をなしていることを特徴とする請求項１〜３のうちのいずれかに記載の半導体装置。
【請求項５】
一方の主面上に少なくとも１個の第１の端子が設けられている複数個の半導体素子の前記一方の主面を複数枚のチップ搭載基材のチップ搭載面に対向させるとともに、前記チップ搭載面上で前記各第１の端子に対向する位置から前記各半導体素子と対向する領域の外側まで延ばされて設けられているチップ接続配線に前記各第１の端子を接続させて、前記各半導体素子を前記各チップ搭載基材に少なくとも１個ずつ設け、
前記各半導体素子が設けられた前記各チップ搭載基材をそれらの前記各チップ搭載面を１枚の実装基材の基材実装面に向けつつ重ねて配置するとともに、１層目の前記チップ搭載基材については前記半導体素子から露出している前記チップ接続配線のうち前記基材実装面上に設けられている複数個の第２の端子との接続部を前記各第２の端子に接続し、また前記各チップ搭載基材のうち可撓性を有する材料により形成されている前記各チップ搭載基材を２層目以上に配置するとともに、２層目以上の前記各チップ搭載基材については少なくとも前記各接続部を下層の前記各チップ搭載基材の上方から外して前記各第２の端子に対向させ、さらに２層目以上の前記各チップ接続配線については少なくとも前記各チップ搭載基材の前記各接続部が設けられている部分ごと前記実装基材側に向けて曲げて前記各接続部を前記各第２の端子に接続させて、前記各半導体素子が設けられた前記各チップ搭載基材を前記実装基材に複数層に積層して設ける、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数個の半導体素子が１つのパッケージ内に搭載されるいわゆるマルチチップパッケージ型の半導体装置およびその製造方法に係り、特に複数個の半導体素子が１枚の基材上に積層されて設けられる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、複数個の半導体素子（半導体チップ）を１つのパッケージ内に搭載してなる、いわゆるマルチチップパッケージ型の半導体装置が盛んに開発されている。また、その中には、複数個の半導体素子を１枚の基板（基材）上に積層して搭載する、いわゆる積層型の半導体装置がある（例えば特許文献１参照）。
【０００３】
積層型半導体装置の製造方法には幾つかの種類がある。例えば、その中の一つとして、複数個（複数種類）の半導体素子を重ね合わせて基板（インターポーザ）上に搭載した後、各半導体素子の電極とインターポーザの電極とをボンディングワイヤにより接続する方法が一般的に最もよく用いられている。この方法によれば、重ねられた各半導体素子の電極とインターポーザの電極とをボンディングワイヤを用いて接続するだけで、半導体素子の積層構造を有する半導体装置を容易に得ることができる。すなわち、この製造方法は、１枚のインターポーザ上に１個の半導体素子を搭載する既存の技術や装置などを流用するだけで積層型半導体装置を比較的容易に組み立てることができる、という特長を有している。
【０００４】
ところが、前述した製造方法では、上側に取り付けられる半導体素子が下側の半導体素子の電極と重なると、下側の半導体素子の電極とインターポーザの電極とをボンディングワイヤを用いて結線することができなくなる。また、積層される半導体素子の個数や各半導体素子の電極の個数が多くなると、上側の半導体素子の電極とインターポーザの電極とを接続するボンディングワイヤと下側の半導体素子の電極とインターポーザの電極とを接続するボンディングワイヤとが接触して短絡（ショート）するおそれが大きくなる。すなわち、前述した製造方法では、前述した製造方法では、各半導体素子の電極とインターポーザの電極との接触不良が生じるおそれが大きい。
【０００５】
このため、前述した製造方法は、半導体素子の大きさや形状、上下の配置位置、あるいは電極の個数や位置など、使用する半導体素子についての制約が大きい。当然、様々な種類の半導体素子の組み合わせを考える際に、前述した製造方法が適用不可能な組み合わせが多く発生し易い。この結果、例えば互いに異なる大きさ、形状、あるいは種類からなる複数個の半導体素子を混載する、いわゆるチップ混載型の半導体装置の設計および製造が困難になる。
【特許文献１】特開平１１−１４５３８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明では、複数個の半導体素子が１枚の基材上に積層されて搭載されているとともに、各半導体素子の端子と基材の端子との間で接続不良が発生したり、あるいは各層の半導体素子の端子同士が互いに干渉し合ったりするおそれが抑制もしくは低減されている半導体装置、およびそのような半導体装置を容易に製造することができる製造方法を提供する。
【課題を解決するための手段】
【０００７】
前記課題を解決するために、本発明の一態様に係る半導体装置は、一方の主面上に少なくとも１個の第１の端子が設けられている複数個の半導体素子と、これら各半導体素子が設けられるチップ搭載面に前記一方の主面を対向させられて、かつ前記チップ搭載面上で前記各第１の端子に対向する位置から前記半導体素子と対向する領域の外側まで延ばされて設けられているチップ接続配線に前記各第１の端子を接続されて、前記チップ搭載面上に前記各半導体素子が少なくとも１個ずつ設けられている複数枚のチップ搭載基材と、これら各チップ搭載基材が設けられる基材実装面に前記各チップ搭載面を向けられて、かつ前記基材実装面上で前記各半導体素子から露出している前記各チップ接続配線の一部と対向する位置に設けられている複数個の第２の端子に前記各チップ接続配線を接続されて、前記基材実装面上に前記各半導体素子が設けられた前記各チップ搭載基材が複数層に積層されて設けられている１枚の実装基材と、を具備してなるとともに、２層目以上の前記各チップ搭載基材は少なくとも前記各チップ接続配線の前記各第２の端子との接続部を下層の前記各チップ搭載基材の上方から外されて積層されており、かつ少なくとも２層目以上の前記各チップ搭載基材は可撓性を有する材料からなり、また２層目以上の前記各チップ接続配線は少なくとも前記各チップ搭載基材の前記各接続部が設けられている部分ごと前記実装基材側に向けて曲げられて前記各第２の端子に接続されていることを特徴とするものである。
【０００８】
また、前記課題を解決するために、本発明の他の態様に係る半導体装置の製造方法は、一方の主面上に少なくとも１個の第１の端子が設けられている複数個の半導体素子の前記一方の主面を複数枚のチップ搭載基材のチップ搭載面に対向させるとともに、前記チップ搭載面上で前記各第１の端子に対向する位置から前記各半導体素子と対向する領域の外側まで延ばされて設けられているチップ接続配線に前記各第１の端子を接続させて、前記各半導体素子を前記各チップ搭載基材に少なくとも１個ずつ設け、前記各半導体素子が設けられた前記各チップ搭載基材をそれらの前記各チップ搭載面を１枚の実装基材の基材実装面に向けつつ重ねて配置するとともに、１層目の前記チップ搭載基材については前記半導体素子から露出している前記チップ接続配線のうち前記基材実装面上に設けられている複数個の第２の端子との接続部を前記各第２の端子に接続し、また前記各チップ搭載基材のうち可撓性を有する材料により形成されている前記各チップ搭載基材を２層目以上に配置するとともに、２層目以上の前記各チップ搭載基材については少なくとも前記各接続部を下層の前記各チップ搭載基材の上方から外して前記各第２の端子に対向させ、さらに２層目以上の前記各チップ接続配線については少なくとも前記各チップ搭載基材の前記各接続部が設けられている部分ごと前記実装基材側に向けて曲げて前記各接続部を前記各第２の端子に接続させて、前記各半導体素子が設けられた前記各チップ搭載基材を前記実装基材に複数層に積層して設ける、ことを特徴とするものである。
【発明の効果】
【０００９】
本発明の一態様に係る半導体装置においては、複数個の半導体素子が１枚の基材上に積層されて搭載されているとともに、各半導体素子の端子と基材の端子との間で接続不良が発生したり、あるいは各層の半導体素子の端子同士が互いに干渉し合ったりするおそれが抑制もしくは低減されている。
【００１０】
また、本発明の他の態様に係る半導体装置の製造方法によれば、複数個の半導体素子が１枚の基材上に積層されて搭載されているとともに、各半導体素子の端子と基材の端子との間で接続不良が発生したり、あるいは各層の半導体素子の端子同士が互いに干渉し合ったりするおそれが抑制もしくは低減されている半導体装置を容易に製造することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明に係る各実施形態を図面を参照しつつ説明する。
【００１２】
（第１の実施の形態）
先ず、本発明に係る第１実施形態について図１〜図２４を参照しつつ説明する。図１〜図２３は、それぞれ本実施形態に係る半導体装置の製造方法を示す平面図、斜視図、および断面図のいずれかである。また、図２４は、本実施形態に係る半導体装置を示す断面図である。
【００１３】
本実施形態は、大きさ、形状、および種類（機能）等が互いに同じ半導体素子や、もしくは互いに異なっている半導体素子を、１つのパッケージ内に複数個搭載してなる半導体装置およびその製造方法に適用し得るものである。
【００１４】
具体的には、フリップチップ接続法により複数枚のフィルム状の回路基板に半導体素子をそれぞれ少なくとも１個ずつ接続して搭載し、フィルム型の半導体装置を複数個作製する。また、それら各フィルム型半導体装置が搭載される側の主面（上面）上に各フィルム型半導体装置が接続される電極端子が複数個設けられたインターポーザを１枚用意する。各電極端子は、全てのフィルム型半導体装置をインターポーザ上に接続して搭載できるように、各フィルム型半導体装置ごとにずらした位置に端子群として群分けされて配置されている。そして、各フィルム型半導体装置をインターポーザの上面上に下から順番に重ねて設けるとともに、各フィルム型半導体装置を個別にインターポーザの各電極端子群に接続する。これにより、複数個のフィルム型半導体装置を１枚のインターポーザ上に積層して実装する。
【００１５】
このような方法によれば、大きさ、形状、および種類（機能）等が互いに同じ半導体素子のみならず、それらが互いに異なっている半導体素子をも、１つのパッケージ内に複数個積層して実装することができる。特に、本実施形態においては、パッケージ内に収める半導体素子として、従来の実装技術では積層して実装することが困難であった、寸法が同一であるとともに端子（電極）が素子の中央部に一列に並べられて配置された複数個の半導体素子を例に挙げて説明する。以下、詳しく説明する。
【００１６】
図１に、本実施形態において用いる半導体素子（半導体チップ）１を示す。図１に示すように、半導体チップ１の一方の主面１ａ上には、第１の端子としての電極２が複数個設けられている。以下の説明においては、半導体チップ１の電極２が設けられている側の主面１ａを、基板接続面と称することとする。各電極２は、半導体チップ１の基板接続面１ａの長手方向に沿って一列に並べられて基板接続面１ａの中央部に配置されている。
【００１７】
図２および図３に示すように、各電極２の上には接続用導電体としてのバンプ３が１個ずつ設けられる。図３は、図２中破断線Ａ−Ａ’に沿って示す断面図である。本実施形態においては、各バンプ３は、ワイヤボンディング法を応用したスタッドバンプ法により形成される。具体的には、先ず、図示しないボンディングツールを用いて、バンプ３となる導電体を各電極２の端面（上面）上に供給して付着させる。ここでは、導電体３として、ボンディングワイヤの一般的な材料である金（Ａｕ）を用いる。次に、Ａｕ３の供給を止めた状態でボンディングツールを各電極２から遠ざける。これにより、金製のボンディングワイヤを途中で引き千切ったように加工した各バンプ３を形成する。この結果、図３に示すように、各電極２からそれらの上方に向けて突出するような突起形状に形成された金製のスタッドバンプ３を、各電極２の上に１個ずつ固着させて設ける。
【００１８】
図４および図５には、半導体チップ１が一方の主面４ａ上に設けられるチップ搭載基材４を示す。図５は、図４中破断線Ｂ−Ｂ’に沿って示す断面図である。チップ搭載基材４は、例えばポリイミド、ガラスエポキシ、ＢＴレジン、ＰＥＴ、あるいはＰＣＢ等の可撓性（柔軟性）を有する材料を用いて薄膜形状（フィルム形状）に形成されている。このため、チップ搭載基材４は、フィルム基材とも称することができる。
【００１９】
また、図４に示すように、チップ搭載基材４の半導体チップ１が搭載される側の主面（チップ搭載面）４ａ上には、半導体チップ１の各電極２が接続されるチップ接続配線５が複数本設けられている。チップ接続配線５は、半導体チップ１の電極２の個数と同じ本数だけ設けられている。そして、各チップ接続配線５は、チップ搭載面４ａ上において、図４中二点鎖線で囲んで示す半導体チップ１の基板接続面１ａと対向する領域Ｔの内側から領域Ｔの外側まで延ばされて設けられている。この領域Ｔとは、すなわち半導体チップ１が搭載されるチップ搭載領域のことである。
【００２０】
各チップ接続配線５の一方の端部は、チップ搭載領域Ｔ内において半導体チップ１の各電極２に対向する位置に形成されている。それとともに、各チップ接続配線５の一端部には、スタッドバンプ３を介して各電極２に接続される電極接続部（ランド）５ａが１個ずつ設けられている。また、各チップ接続配線５の他方の端部は、チップ搭載領域Ｔ外において後述する実装基材１０の基材実装面１０ａ上に設けられている複数個の第２の端子１１に対向する位置に形成されている。それとともに、各チップ接続配線５の他端部には、各第２の端子１１に接続される第１の基材間配線接続部（ランド）５ｂが１個ずつ設けられている。
【００２１】
図示は省略するが、各チップ接続配線５は次に述べる工程により形成される。先ず、チップ搭載基材４のチップ搭載面４ａ上に金属製の箔を貼りつける。次に、この金属箔をエッチングにより所定の配線パターンにパターニングする。本実施形態においては、図４に示すように、半導体チップ１の基板接続面１ａの中央部に一列に並べられて配置されている各電極２に、各チップ接続配線５の一端部５ａが１対１で対向して一列に並ぶパターンに金属箔をエッチングする。それとともに、チップ搭載領域Ｔの内側から、各電極２の配列と平行な基板接続面１ａの一辺と対向する領域を経て、この領域に平行でかつ近接しているチップ搭載基材４の外縁部に向かって各チップ接続配線５が導き出されるパターンに金属箔をエッチングする。この際、チップ搭載領域Ｔの外側に導き出された各チップ接続配線５の他端部５ｂが、これらに近接しているチップ搭載基材４のチップ搭載面４ａの一辺に沿って一列に並ぶパターンに金属箔をエッチングする。さらに、隣接する各チップ接続配線５同士の間隔（ピッチ）が、一端部（電極接続部）５ａ側よりも他端部（第１の基材間配線接続部）５ｂ側で大きくなるように金属箔をエッチングする。
【００２２】
これにより、図４に示す配線パターンからなるチップ接続配線５が、チップ搭載基材４のチップ搭載面４ａ上に複数本設けられる。すなわち、チップ搭載基材４のチップ搭載面４ａ上に図４に示す配線パターンからなる回路５が形成される。なお、各チップ接続配線５の他端部である第１の基材間配線接続部５ｂは、フィルムパターン電極部とも称される。
【００２３】
なお、各チップ接続配線５の材料となる金属箔には、例えば銅（Ｃｕ）箔やアルミニウム（Ａｌ）箔などが使用される。また、各チップ接続配線（配線パターン）５の表面には、必要に応じて部分的にまたは全面的に金（Ａｕ）、ニッケル（Ｎｉ）、もしくは錫（Ｓｎ）などによるめっき処理や、半田層を設けるなどのコーティング処理が施される。特に、各電極接続部５ａの表面や各フィルムパターン電極部５ｂの表面には、それら各部５ａ，５ｂに他の部品が接続された際の接続部分における電気的および構造的な接続状態を適正な状態に維持するために、前述したいずれかのコーティング処理が施されることが好ましい。以下の説明においては、回路形成されたチップ搭載基材（フィルム基材）４をチップ搭載基板（フィルム基板）６と称することとする。以下、チップ搭載基板６に半導体チップ１を搭載する工程について説明する。
【００２４】
先ず、図６および図７に示すように、フィルム形状の配線回路基板であるチップ搭載基板６のチップ搭載面４ａ上に、半導体チップ１をチップ搭載基板６に固着するためのチップ搭載用接着材（第１のフリップチップ接着材）７を設ける。図７は、図６中破断線Ｃ−Ｃ’に沿って示す断面図である。チップ搭載用接着材７は、例えば印刷や貼り付け等により、チップ搭載面４ａのチップ搭載領域Ｔ上に付着される。
【００２５】
次に、図８および図９に示すように、チップ搭載用接着材７が設けられたチップ搭載基板６のチップ搭載面４ａ上に半導体チップ１を１個設ける。図９は、図８中破断線Ｄ−Ｄ’に沿って示す断面図である。図９に示すように、半導体チップ１は、その基板接続面１ａをチップ搭載基板６のチップ搭載面４ａに対向させられて、かつ、各電極２を各チップ接続配線５の電極接続部５ａに接続されて、チップ搭載面４ａのチップ搭載領域Ｔ上に搭載される。すなわち、半導体チップ１は、フリップチップ接続法によりチップ搭載基板６に搭載される。
【００２６】
具体的に説明すると、各電極２上に事前に形成された各スタッドバンプ３の先端部（突起部）が、電極接続部５ａに加熱圧着される。すると、図示は省略するが、各スタッドバンプ３の先端部と各チップ接続配線５の電極接続部５ａとの接触部付近に、各スタッドバンプ３の形成材料である金（Ａｕ）と各チップ接続配線５の表面に形成された錫（Ｓｎ）等のめっき層（コーティング膜）との合金が形成される。この結果、半導体チップ１の各電極２と各チップ接続配線（配線パターン）５の電極接続部５ａとが、各スタッドバンプ３を介して金属接続される。それとともに、半導体チップ１は、チップ搭載面４ａ上に設けられたチップ搭載用接着材７を介してチップ搭載基板６に固着される。これまでの工程により、半導体チップ１およびチップ搭載基板６からなるフィルム型半導体装置（半導体部品）８が作製される。
【００２７】
次に、図１０および図１１に示すように、半導体チップ１が搭載されたチップ搭載基板６のチップ搭載面４ａの必要な領域上に基板実装用接着材（第２のフリップチップ接着材）９を設ける。図１１は、図１０中破断線Ｅ−Ｅ’に沿って示す断面図である。この基板実装用接着材９は、フィルム型半導体装置８を後述する実装基材１０に固着させるために用いられる。本実施形態においては、半導体チップ１が搭載されたチップ搭載基板６のチップ搭載面４ａを略全面的に覆って基板実装用接着材９を設ける。また、基板実装用接着材９は、例えば印刷や塗布等によりチップ搭載面４ａ上に設けられる。
【００２８】
なお、本実施形態においては、後述するように、図８および図９に示すフィルム型半導体装置８を複数枚の実装基材１０に対してそれぞれ２個ずつ搭載する。したがって、前述した工程により、実装基材１枚につきフィルム型半導体装置８を２個ずつ作製する。そして、各フィルム型半導体装置８それぞれに対して、図１０および図１１に示すように基板実装用接着材９を設ける。
【００２９】
図１２および図１３には、各フィルム型半導体装置８が一方の主面１０ａ上に設けられる実装基材１０を示す。図１３は、図１２中破断線Ｆ−Ｆ’に沿って示す断面図である。実装基材１０の各フィルム型半導体装置８が搭載される側の主面（基材実装面）１０ａ上には、各チップ搭載基板（フィルム基板）６に設けられている各チップ接続配線５が接続される第２の端子（ランド）１１が複数個設けられている。これら各第２の端子１１は、チップ搭載基板６の各チップ搭載面４ａ上において各半導体チップ１から露出している各チップ接続配線５の一部と対向する位置に設けられている。具体的には、各第２の端子１１は、各チップ接続配線５の他端部である第１の基材間配線接続部（フィルムパターン電極部）５ｂに接続される。したがって、各第２の端子１１は、各実装基材１０の基材実装面１０ａ上において、各フィルムパターン電極部５ｂの配置に応じてそれらと１対１で対向する位置に設けられる。このため、基材実装面１０ａ上には、各実装基材１０に搭載される２個の各フィルム型半導体装置８が有する各チップ接続配線５のフィルムパターン電極部５ｂの個数と同じ個数の第２の端子１１が設けられる。
【００３０】
後述するように、本実施形態においては、２個のフィルム型半導体装置８（チップ搭載基板６）は、上下２層に積層されて実装基材１０の基材実装面１０ａ上に設けられる。この際、上下各層のフィルム型半導体装置８は、それらが有するチップ搭載基板６のチップ搭載面４ａを実装基材１０の基材実装面１０ａに向けられて、ともにフリップチップ接続法により実装基材１０に実装される。このため、上側のフィルム型半導体装置８は、その各フィルムパターン電極部５ｂが下側のフィルム型半導体装置８に重なって隠れないように、下側のフィルム型半導体装置８に対してずらされて配置される。具体的には、上側のフィルム型半導体装置８は、少なくともその各フィルムパターン電極部５ｂを下側のフィルム型半導体装置８の上方から外されて、下側のフィルム型半導体装置８の上に重ねられる。したがって、上側のフィルム型半導体装置８が備える各フィルムパターン電極部５ｂは、下側のフィルム型半導体装置８が備える各フィルムパターン電極部５ｂよりも外側にずらされて実装基材１０の基材実装面１０ａに対向させられる。これに伴って、各第２の端子１１も、各フィルム型半導体装置８の配置に応じてそれぞれ位置をずらされて形成される。
【００３１】
すなわち、各第２の端子１１は、上下各層のフィルム型半導体装置８の各フィルムパターン電極部５ｂに１対１で対向するように、上下各層の各フィルムパターン電極部５ｂのグループごとにそれぞれ位置をずらされて形成されている。具体的には、各第２の端子１１は、図１２および図１３に示すように、第１層目（下層）のフィルム型半導体装置８の各フィルムパターン電極部５ｂに接続される第２の端子１１ａと、第２層目（上層）のフィルム型半導体装置８の各フィルムパターン電極部５ｂに接続される第２の端子１１ｂとに分けられる。これら各第２の端子１１ａ，１１ｂは、第１層目（下層）用の各第２の端子１１ａからなる端子群、および第２層目（上層）用の第２の端子１１ｂからなる端子群の、２つの端子群ごとにまとめられる。そして、各第２の端子１１ａ，１１ｂは、図１２に示すように、分類された各第２の端子群ごとにそれぞれ１列に並べられて実装基材１０の基材実装面１０ａ上に形成される。
【００３２】
図１２に示すそれら各第２の端子１１ａ，１１ｂの各端子群からなる２つの列のうち、基材実装面１０ａの中央部により近い側（中央部側）の第２の端子群の列は、第１層目（下層）接続用の各第２の端子１１ａから構成されている。また、基材実装面１０ａの中央部からより遠い側（周縁部側）の第２の端子群の列は、第２層目（上層）接続用の各第２の端子１１ｂから構成されている。このように、各第２の端子１１は、上下各層のフィルム型半導体装置８ごとに群分けされて配置されている。さらに、図１２に示すように、各第２の端子１１ａ，１１ｂのうち所定の第２の端子１１ａと第２の端子１１ｂとは、基材実装面１０ａ上に設けられた実装配線１３により電気的に接続されている。これにより、実装基材１０に実装される上下各フィルム型半導体装置８が備える各半導体チップ１の各電極２のうち所定の各電極２同士の間において、電気信号の共有化を必要に応じて適宜、適正な設定で実現することができる。
【００３３】
図示は省略するが、これら各第２の端子１１ａ，１１ｂおよび各実装配線１３も、前述したフィルム基板６が備える各チップ接続配線５と同様の工程および材料により形成される。すなわち、実装基材１０の基材実装面１０ａ上にＣｕやＡｌからなる金属箔を設けた後、この金属箔を各フィルム基板６上の各チップ接続配線５の配線パターンおよび各フィルムパターン電極部５ｂの位置に合わせて所定の形状にエッチングしてパターニングする。これにより、前述した配線パターンからなる各第２の端子１１ａ，１１ｂおよび各実装配線１３が、実装基材１０の基材実装面１０ａ上に形成される。また、これら各第２の端子１１ａ，１１ｂおよび各実装配線１３の表面にも、各チップ接続配線５（各フィルムパターン電極部５ｂ）と同様に、必要に応じて部分的にまたは全面的にＡｕ、Ｎｉ、もしくはＳｎなどによるめっき処理や、半田層を設けるなどのコーティング処理が施される。
【００３４】
このように、各第２の端子１１ａ，１１ｂおよび各実装配線１３が設けられた実装基材１０は、実装基板１２と称される。また、フィルムパターン電極部（第１の基材間配線接続部）５ｂが接続される各第２の端子１１は、第２の基材間配線接続部とも称される。なお、以下の説明においては、実装基板１２（実装基材１０）をインターポーザ（インターポーザ基板）と称することとする。それとともに、各第２の端子（第２の基材間配線接続部）１１をインターポーザ電極と称することとする。同様に、各実装配線１３をインターポーザ配線と称することとする。
【００３５】
図１４および図１５に示すように、各インターポーザ電極１１ａ，１１ｂの上にも、前述した各半導体チップ１の各電極２と同様に、接続用導電体としてのバンプ１４が１個ずつ設けられる。図１５は、図１４中破断線Ｇ−Ｇ’に沿って示す断面図である。それら各バンプ１４は、各インターポーザ電極１１ａ，１１ｂと各フィルムパターン電極部（フィルム基板電極）５ｂとをより確実に接続するために設けられる。また、各バンプ１４は、各半導体チップ１の各電極２上にＡｕスタッドバンプ３を設けた場合と同様の工程および材料により、Ａｕスタッドバンプとして形成される。すなわち、各バンプ１４は、図示しないＡｕボンディングワイヤを用いるスタッドバンプ法により、各インターポーザ電極１１ａ，１１ｂからそれらの上方に向けて突出するような突起形状に形成されて、各インターポーザ電極１１ａ，１１ｂ上に１個ずつ固着される。
【００３６】
次に、図１６および図１７に示すように、インターポーザ１２（実装基材１０）の基材実装面１０ａ上に、２個のフィルム型半導体装置（８）のうち第１層目（下層側）のフィルム型半導体装置８ａを実装（搭載）する。図１７は、図１６中破断線Ｈ−Ｈ’に沿って示す断面図である。前述したように、各フィルム型半導体装置８のチップ搭載面４ａ上には、それらをインターポーザ１２に固着するための基板実装用接着材９が予め設けられている。具体的には、図１７および図１１に示すように、各フィルム型半導体装置８のチップ搭載面４ａ上には、半導体チップ１を覆って基板実装用接着材９が略全面的に設けられている。このような構成からなる各フィルム型半導体装置８を、ともにフリップチップ接続法により実装基材１０に実装する。
【００３７】
具体的には、先ず、第１層目のフィルム型半導体装置８ａを、そのチップ搭載面４ａをインターポーザ１２の基材実装面１０ａに対向させて配置する。この際、フィルム型半導体装置８ａのチップ搭載面４ａ上に設けられている各フィルムパターン電極部５ｂを、インターポーザ１２の基材実装面１０ａ上に設けられている第１層目用の各インターポーザ電極１１ａに１対１で対向させる。そして、図示しない必要な部品（ツール）を用いて、フィルム型半導体装置８ａを加熱しつつインターポーザ１２に圧着する。この結果、図１６および図１７に示すように、フィルム型半導体装置８ａがインターポーザ１２の基材実装面１０ａ上に基板実装用接着材９を介して全面的に固着される。
【００３８】
また、図示は省略するが、前述した半導体チップ１の各電極２と各チップ接続配線５の電極接続部５ａとの接続部と同様に、各インターポーザ電極１１ａ上に設けられた各スタッドバンプ１４の先端部と各フィルムパターン電極部５ｂとの接触部付近に、ＡｕとＳｎ等からなるめっき層との合金が形成される。この結果、図１７に示すように、フィルム型半導体装置８ａの電極端子部である各フィルムパターン電極部５ｂとインターポーザ１２の電極端子部である各インターポーザ電極１１ａとが、各スタッドバンプ１４を介して１対１で電気的に接合される。
【００３９】
このように、本実施形態によれば、第１層目のフィルム型半導体装置８ａが備える半導体チップ１の各電極２とインターポーザ１２の第１層目用の各インターポーザ電極１１ａとが、ボンディングワイヤを用いることなくチップ搭載基板（フィルム基板）６のチップ搭載面４ａ上に設けられている各チップ接続配線（フィルムパターン配線）５を介して１対１で電気的に接続される。すなわち、第１層目のフィルム型半導体装置８ａがインターポーザ１２にフリップチップ接続される。
【００４０】
次に、図１８および図１９に示すように、第１層目のフィルム型半導体装置８ａが実装されたインターポーザ１２の基材実装面１０ａ上に、第２層目（上層側）のフィルム型半導体装置８ｂを実装（搭載）する。図１９は、図１８中破断線Ｉ−Ｉ’に沿って示す断面図である。この第２層目のフィルム型半導体装置８ｂも、第１層目のフィルム型半導体装置８ａと同様にそのチップ搭載基板６のチップ搭載面４ａをインターポーザ１２の基材実装面１０ａに向けられて、第１層目のフィルム型半導体装置８ａの上に重ねられる。ただし、前述したように、第２層目のフィルム型半導体装置８ｂは、その各フィルムパターン電極部５ｂが第１層目のフィルム型半導体装置８ａに重なって隠れないように、第１層目のフィルム型半導体装置８ａに対してずらされて配置される。
【００４１】
具体的には、先ず、第２層目のフィルム型半導体装置８ｂは、図１８および図１９に示すように、少なくともその各フィルムパターン電極部５ｂを第１層目のフィルム型半導体装置８ａの上方から外して、第１層目のフィルム型半導体装置８ａの上に積層する。この際、フィルム型半導体装置８ｂのチップ搭載面４ａ上に設けられている各フィルムパターン電極部５ｂを、インターポーザ１２の基材実装面１０ａ上に設けられている第２層目用の各インターポーザ電極１１ｂに１対１で対向させる。ただし、第２層目のフィルム型半導体装置８ｂの半導体チップ１に不要な応力（外力）が掛からないように、第２層目のフィルム型半導体装置８ｂの半導体チップ１は第１層目のフィルム型半導体装置８ａのチップ搭載基板６上に配置される。
【００４２】
この後、前述した第１層目のフィルム型半導体装置８ａの接続工程と同様の方法により、フィルム型半導体装置８ｂを加熱しつつインターポーザ１２および第１層目のフィルム型半導体装置８ａのチップ搭載基板６に圧着する。この結果、図１８および図１９に示すように、フィルム型半導体装置８ｂはその一部を第１層目のフィルム型半導体装置８ａのチップ搭載基板６上に重ねられて、インターポーザ１２の基材実装面１０ａ上に基板実装用接着材９を介して全面的に固着される。
【００４３】
また、前述したように、本実施形態のフィルム型半導体装置８のチップ搭載基板６は全て可撓性（柔軟性）を有する材料により形成されている。このため、第２層目のフィルム型半導体装置８ｂの各チップ接続配線５は、図１９に示すように、少なくともチップ搭載基板６の各フィルムパターン電極部５ｂが設けられている部分ごとインターポーザ１２側に向けて曲げられて第２層目用の各インターポーザ電極１１ｂに接続される。この際、図示は省略するが、前述した第１層目用の各インターポーザ電極１１ａと第１層目のフィルム型半導体装置８ａの各フィルムパターン電極部５ｂとの接続部と同様に、第２層目用の各インターポーザ電極１１ｂ上に設けられた各スタッドバンプ１４の先端部と第２層目のフィルム型半導体装置８ｂの各フィルムパターン電極部５ｂとの接触部付近にも、ＡｕとＳｎ等からなるめっき層との合金が形成される。この結果、図１９に示すように、フィルム型半導体装置８ｂの各フィルムパターン電極部５ｂとインターポーザ１２の各インターポーザ電極１１ｂとが、各スタッドバンプ１４を介して１対１で電気的に接合される。
【００４４】
このように、本実施形態によれば、第１層目のフィルム型半導体装置８ａが備える半導体チップ１の各電極２のみならず、第２層目のフィルム型半導体装置８ｂが備える半導体チップ１の各電極２も、ボンディングワイヤを用いることなく、チップ搭載基板６のチップ搭載面４ａ上に設けられている各チップ接続配線５を介してインターポーザ１２の第２層目用の各インターポーザ電極１１ｂに１対１で電気的に接続される。すなわち、第１層目のフィルム型半導体装置８ａのみならず、第２層目のフィルム型半導体装置８ｂもインターポーザ１２にフリップチップ接続される。
【００４５】
なお、本実施形態においては、隣接する上下各層に対応する第１層目用の各インターポーザ電極１１ａ群と第２層目用の各インターポーザ電極１１ｂ群との間隔を、インターポーザ１２の基材実装面１０ａと上層側のフィルム型半導体装置８ｂが備えるチップ搭載基材４（チップ搭載基板６）のチップ搭載面４ａとの間隔の２倍以上の大きさに設定する。具体的には、図１９において、第１層目用の各インターポーザ電極１１ａの中心部と第２層目用の各インターポーザ電極１１ｂの中心部との間隔をＰと規定する。それとともに、インターポーザ１２の基材実装面１０ａと上層側のフィルム型半導体装置８ｂが備えるチップ搭載基材４のチップ搭載面４ａとの間隔をＱと規定する。そして、図１９中Ｐで示す間隔を図１９中Ｑで示す間隔の２倍以上の大きさに設定する。
【００４６】
本発明者らは、図１９中Ｐで示す間隔を約４００μｍに設定するとともに図１９中Ｑで示す間隔を約２００μｍに設定して、図１９に示す構成に基づく製品の試作実験を行った。すなわち、前述した工程によりインターポーザ１２上に２個のフィルム型半導体装置８を積層させてフリップチップ接続した積層型半導体装置を試作した。この結果、前述した設定の下では、第２層目用の各インターポーザ電極１１ｂ上に設けられた各スタッドバンプ１４と第２層目のフィルム型半導体装置８ｂの各フィルムパターン電極部５ｂとの接続部において接続不良が発生しないことが分かった。
【００４７】
すなわち、フィルム型半導体装置８ｂをインターポーザ１２上に実装する熱圧着工程を行う際に、フィルム型半導体装置８ｂのチップ搭載基板６（チップ搭載基材４）および各チップ接続配線５の反り返りや、あるいはフィルム型半導体装置８ｂに設けられた基板実装用接着材９の熱膨張などに起因する、各インターポーザ電極１１ｂ上の各スタッドバンプ１４とフィルム型半導体装置８ｂの各フィルムパターン電極部５ｂとが剥離（切断）する現象は発生しなかった。当然、第２層目のフィルム型半導体装置８ｂをインターポーザ１２上に実装する熱圧着工程を行う際に、第１層目のフィルム型半導体装置８ａのチップ搭載基板６（チップ搭載基材４）および各チップ接続配線５の反り返りや、あるいはフィルム型半導体装置８ａに設けられた基板実装用接着材９の熱膨張などに起因する、各インターポーザ電極１１ｂ上の各スタッドバンプ１４とフィルム型半導体装置８ｂの各フィルムパターン電極部５ｂとが剥離する現象も発生しなかった。特に、インターポーザ１２側に向けて曲げられた第２層目のチップ搭載基板６の各フィルムパターン電極部５ｂが設けられている部分に、インターポーザ１２から離れる向きに戻ろうとする熱応力が働いても、各インターポーザ電極１１ｂ上の各スタッドバンプ１４とフィルム型半導体装置８ｂの各フィルムパターン電極部５ｂとが剥離することはなかった。
【００４８】
また、本発明者らが行った追加実験によれば、このような効果は、フィルム型半導体装置８を上下２層に積層する場合に限られないことが分かった。すなわち、前述した設定を適用することにより、フィルム型半導体装置８を３層以上積層してインターポーザ１２上にフリップチップ接続する場合でも、フィルム型半導体装置８を上下２層に積層する場合と同様の効果を得られることが分かった。具体的には、フィルム型半導体装置８を３層以上に積層するとともに、各層のフィルム型半導体装置８のうち隣接する上下２層の各フィルム型半導体装置８の各フィルムパターン電極部５ｂに対応する各インターポーザ電極１１群同士の間隔を、インターポーザ１２の基材実装面１０ａと上層側のフィルム型半導体装置８ｂが備えるチップ搭載基材４のチップ搭載面４ａとの間隔の２倍以上の大きさに設定する。これにより、３層目以上のフィルム型半導体装置８の各フィルムパターン電極部５ｂと、これらに接続される各インターポーザ電極１１上の各スタッドバンプ１４との間の剥離現象の発生を防ぐことができることが分かった。
【００４９】
例えば、フィルム型半導体装置８を３層に積層する。そして、１層目および２層目の各フィルム型半導体装置８の各フィルムパターン電極部５ｂに対応する各インターポーザ電極１１群同士の間隔を、インターポーザ１２の基材実装面１０ａと上層側である２層目のフィルム型半導体装置８ｂが備えるチップ搭載基材４のチップ搭載面４ａとの間隔の２倍以上の大きさに設定する。それとともに、２層目および３層目の各フィルム型半導体装置８の各フィルムパターン電極部５ｂに対応する各インターポーザ電極１１群同士の間隔を、インターポーザ１２の基材実装面１０ａと上層側である３層目のフィルム型半導体装置８ｂが備えるチップ搭載基材４のチップ搭載面４ａとの間隔の２倍以上の大きさに設定する。このような設定によれば、１層目〜３層目までの全てのフィルム型半導体装置８の各フィルムパターン電極部５ｂと、これらに接続される各インターポーザ電極１１上の各スタッドバンプ１４との間の剥離現象の発生を防ぐことができることが分かった。当然、フィルム型半導体装置８を４層以上に積層した場合でも、このような設定を適用することにより、本実施形態と同様の効果が得られるのはもちろんである。
【００５０】
また、図１９に示す構成を主要部とする製品としての半導体装置は、一般的な半導体装置と同様に、実際には現場の生産性を考慮して製作される。具体的には、インターポーザ１２に第１層目および第２層目の各フィルム型半導体装置８ａ，８ｂを実装する工程などは、図２０に示すように、実際には複数個のインターポーザ１２に切り分けられる前の各インターポーザ１２の集合体としてのシート形状のインターポーザの原板１５上において実行される。したがって、以下の説明においては、図２０〜図２３を参照しつつ、インターポーザ１２に第１層目および第２層目の各フィルム型半導体装置８ａ，８ｂを実装する工程およびそれ以後の工程を、インターポーザ原板１５上の工程として説明する。ただし、図２０〜図２３において図示は省略するが、インターポーザ原板１５上に各フィルム型半導体装置８ａ，８ｂを実装するのに先立って、各インターポーザ１２の基材実装面１０ａとなるインターポーザ原板１５の一方の主面（表面）１５ａ上には、複数の第１層目用のインターポーザ電極１１ａ、第２層目用のインターポーザ電極１１ｂ、およびインターポーザ配線１３が各インターポーザ１２ごとに前述したパターンで予め一括してパターニングされている。
【００５１】
先ず、図２０に示すように、前述した工程により、複数個の第１層目および第２層目のフィルム型半導体装置８ａ，８ｂを、各インターポーザ１２に対応させてインターポーザ原板（回路基板原板）１５の表面１５ａ上に積層させて実装する。
【００５２】
次に、図２１に示すように、インターポーザ原板１５の表面１５ａ上に実装された各フィルム型半導体装置８ａ，８ｂを所定の単位（区画）ごとに覆って、インターポーザ原板１５の表面１５ａ上に封止樹脂（モールド樹脂）１６を設ける。これにより、各フィルム型半導体装置８ａ，８ｂを封止する。
【００５３】
次に、図２２に示すように、インターポーザ原板１５の表面１５ａ上に設けられた封止樹脂１６の上に、必要に応じて外部電極としての半田ボール電極１７を複数個設ける。これら各半田ボール電極１７は、各インターポーザ１２に対応させられて所定の個数ずつ搭載される。また、各半田ボール電極１７は、インターポーザ原板１５（各インターポーザ１２）の内部に形成されている図示しない配線等を介して、第１層目用の各インターポーザ電極１１ａまたは第２層目用の各インターポーザ電極１１ｂに接続されている。すなわち、各半田ボール電極１７は、所定の通電経路を経て各フィルム型半導体装置８ａ，８ｂが備える各半導体チップ１の各電極２に電気的に接続されている。
【００５４】
次に、図２３に示すように、封止樹脂１６により封止された各フィルム型半導体装置８ａ，８ｂを、インターポーザ原板１５ごと所望の形状および寸法に切り分ける。具体的には、各フィルム型半導体装置８ａ，８ｂ、インターポーザ原板１５、および封止樹脂１６を、図２３中二点鎖線で示すダイシングライン（パッケージダイシングライン、基板ダイシングライン）Ｒに沿って、各インターポーザ１２単位の個片に分割する。図２４には、このパッケージダイシングまで終了した積層型半導体装置１８の断面構造を示す。
【００５５】
これまでの工程により、図２４に示す所望の構造からなる本実施形態に係る半導体装置１８を得る。すなわち、２個の各半導体チップ１がそれらの厚さ方向に沿って重なるように、それら各半導体チップ１がそれぞれ１枚のチップ搭載基板６にフリップチップ接続された２個のフィルム型半導体装置８ａ，８ｂが上下２層に積層されているとともに、第１層目および第２層目の各フィルム型半導体装置８ａ，８ｂがともにボンディングワイヤを用いること無くフリップチップ接続法によりインターポーザ１２に実装されてなる、チップ積層型の半導体装置（マルチチップパッケージ）１８を得る。
【００５６】
ここで、図２５〜図３４を参照しつつ、本実施形態に対する第１〜第８の各比較例について説明する。具体的には、従来の技術を用いて作製される複数個の半導体素子を搭載する半導体装置の構造およびその製造方法の問題点を、図２５〜図３４に示す第１〜第８の各比較例を引用しつつ説明する。これまでも、複数個の半導体素子を１個の半導体装置の内部に搭載する方法には幾つかの種類があった。以下では、それら各方法のうち最も一般的に使用されている方法により製作される半導体装置を幾つか例に挙げて説明する。より具体的には、２個の半導体素子を重ね合わせた後にボンディングワイヤにより電極同士を接続する構造からなる半導体装置を幾つか例に挙げて説明する。
【００５７】
先ず、図２５および図２６を参照しつつ、本実施形態に対する第１の比較例に係る半導体装置１０１について説明する。図２６は、図２５中破断線Ｘ−Ｘ’に沿って示す断面図である。図２５および図２６に示すように、半導体装置１０１においては、インターポーザ１０２の上に形状および寸法が互いに異なる２種類の半導体素子１０３，１０４が積層されて搭載されている。第１層目の半導体素子１０３は接着材（ダイアタッチ材）１０５によりインターポーザ１０２上に固着されている。それとともに、第２層目の半導体素子１０４は接着材１０５により第１層目の半導体素子１０３上に固着されている。各半導体素子１０３，１０４の各電極１０６，１０７は、それぞれインターポーザ１０２の表面上に形成されている各インターポーザ電極１０８にボンディングワイヤ１０９により接続（結線）されている。
【００５８】
次に、図２７を参照しつつ、本実施形態に対する第２の比較例に係る半導体装置１１１について説明する。図２７に示すように、半導体装置１１１は、前述した第１の各比較例に係る半導体装置１０１において、各半導体素子１０３，１０４および各ボンディングワイヤ１０９等がモールド樹脂（封止樹脂）１１２により覆われた構造からなる。
【００５９】
次に、図２８を参照しつつ、本実施形態に対する第３の比較例に係る半導体装置１２１について説明する。図２８に示すように、半導体装置１２１は、前述した第２の各比較例に係る半導体装置１１１において、インターポーザ１０２の各半導体素子１０３，１０４が実装されていない側の主面上に外部電極としての半田ボール１２２が複数個設けられた構造からなる。
【００６０】
これら第１〜第３の各比較例に係る各半導体装置１０１，１１１，１２１の製造方法は、大別して２種類の工程を経ることにより達し得る。すなわち、少なくとも２種類の半導体素子１０３，１０４をインターポーザ１０２上に積層して設けるとともに各半導体素子１０３，１０４とインターポーザ１０２とをボンディングワイヤ１０９により接続する製造方法は、各半導体素子１０３，１０４をダイアタッチ材１０５により重ねて接着する工程と、重ねられた各半導体素子１０３，１０４の各電極１０６，１０７とインターポーザ１０２の各電極１０８とを各ボンディングワイヤ１０９にて接続する工程と、を経ることにより達し得る。このように、各半導体装置１０１，１１１，１２１は、１個の半導体素子を１枚の実装基板上に搭載する既存の製造技術および製造装置を流用することができるので、比較的容易に組み立てることができる。
【００６１】
ところが、各半導体装置１０１，１１１，１２１においては、下側に取り付けられる半導体素子１０３の各電極部１０６は、上側に取り付けられる半導体素子１０４に重なると各インターポーザ電極１０８に結線することができなくなる。このため、各半導体装置１０１，１１１，１２１においては、上下各半導体素子１０３，１０４の大きさおよび形状、ならびに各半導体素子１０３，１０４の各電極１０６，１０７の位置などについての制約が多い。ひいては、前述した第１〜第３の各比較例に係るチップ積層型の半導体装置の製造方法において様々な種類の半導体素子の組み合わせを考えると、後述するように適用不可能な組み合わせが多く発生する。以下では、図２９〜図３４を参照しつつ、このような組み合わせ不可能な半導体素子同士の例を幾つか例に挙げて説明する。なお、図２９〜図３３においては、図面を見易くするために、ボンディングワイヤ１０９およびモールド樹脂１１２の図示を省略する。
【００６２】
先ず、図２９を参照しつつ、本実施形態に対する第４の比較例に係る半導体装置１３１について説明する。図２９に示すように、半導体装置１３１においては、平面視が正方形状に形成されている第１層目（下段）の半導体素子１３２がダイアタッチ材１０５によりインターポーザ１０２の上に固着されている。それとともに、平面視が長方形状に形成されている第２層目（上段）の半導体素子１３３がダイアタッチ材１０５により第１層目の半導体素子１３２の上に固着されている。
【００６３】
ところが、第２層目の半導体素子１３３は、その長手方向の寸法が第１層目の半導体素子１３２の一辺の寸法よりも大きく形成されている。このため、半導体素子１３３の長手方向両端部が半導体素子１３２の表面に形成されている各電極１０６のうちの幾つかの電極１０６と重なってしまっている。この結果、第２層目の半導体素子１３３と重なっている第１層目の半導体素子１３２の各電極１０６を、インターポーザ１０２の表面に形成されている各インターポーザ電極１０８にボンディングワイヤを用いて結線することが不可能となっている。このような問題は、形状や寸法が著しく相違する複数個の半導体素子１３２，１３３を組み合わせて積層する場合などで起こり易い。
【００６４】
次に、図３０を参照しつつ、本実施形態に対する第５の比較例に係る半導体装置１４１について説明する。図３０に示すように、半導体装置１４１は、前述した第４の比較例に係る半導体装置１３１において、第１層目の半導体素子１３２と第２層目の半導体素子１３３が上下逆に積層された構造からなる。すなわち、半導体装置１４１においては、下段の半導体チップ１３３よりも大きな半導体チップ１３２が上段に搭載されている。この結果、第４の比較例に係る半導体装置１３１と同様に、第２層目の半導体素子１３２と重なっている第１層目の半導体素子１３３の各電極１０７を、インターポーザ１０２の表面に形成されている各インターポーザ電極１０８にボンディングワイヤを用いて結線することが不可能となっている。このような問題は、上下段に配置される各半導体チップ１３２，１３３の発熱量を考慮した上で各半導体チップ１３２，１３３の積層の優先順位を決める場合などで起こり易い。
【００６５】
次に、図３１を参照しつつ、本実施形態に対する第６の比較例に係る半導体装置１５１について説明する。図３１に示すように、半導体装置１５１においては、形状および寸法が殆ど同じか、あるいは非常に近い半導体チップ１３２が上下２段に積層されている。この結果、前述した第４および第５の各比較例に係る半導体装置１３１，１４１と同様に、上段の半導体素子１３２と重なっている下段の半導体素子１３２の各電極１０６を、インターポーザ１０２の表面に形成されている各インターポーザ電極１０８にボンディングワイヤを用いて結線することが不可能となっている。このような問題は、例えばメモリー型半導体装置のように、容量を増やすために１つのパッケージ内に同種類の半導体チップ１３２を複数個搭載する場合などで起こり易い。
【００６６】
次に、図３２を参照しつつ、本実施形態に対する第７の比較例に係る半導体装置１６１について説明する。図３２に示すように、半導体装置１６１においては、各電極１０６が表面の周縁部に沿って設けられている下段の半導体チップ１３２の上に、いわゆるセンターパッド製品と称される半導体チップ１６２が上段に設けられている。この半導体チップ１６２においては、複数個の電極１６３がその一方の主面（表面）の中央部に一列に配置されている。このような構造からなる半導体装置１６１においては、後述する第８の比較例に係る半導体装置１７１と同様に、上段の半導体チップ１６２の各電極１６３に接続される各ボンディングワイヤが、下段の半導体チップ１３２の各電極１０６に接続される各ボンディングワイヤに接触して、ショート不良が起こり易い。このような問題は、例えばメモリー製品を製造する際に生じ易い。特に、１つのパッケージ内にＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリー）を他の半導体チップなどと組み合わせて搭載する場合などで起こり易い。
【００６７】
次に、図３３および図３４を参照しつつ、本実施形態に対する第８の比較例に係る半導体装置１７１について説明する。図３４は、図３３中破断線Ｙ−Ｙ’に沿って示す断面図である。図３３および図３４に示すように、半導体装置１７１においては、各電極１０６が表面の周縁部に沿って設けられている下段の半導体チップ１３２の上に、半導体チップ１３２に比べて著しく小さい半導体チップ１７２が設けられている。それとともに、この上段の半導体チップ１７２においては、複数個の電極１７３がその一方の主面（表面）の周縁部に沿って設けられている。そして、下段の半導体チップ１３２の各電極１０６および上段の半導体チップ１７２の各電極１７３は、図３４に示すように、それぞれボンディングワイヤ１０９によってインターポーザ１０２の表面に形成されている各インターポーザ電極１０８に結線されている。
【００６８】
このような構造からなる半導体装置１７１においては、図３４中実線の円Ｓで囲んで示す部分のように、上段の半導体チップ１７２の各電極１７３に接続される各ボンディングワイヤ１０９と下段の半導体チップ１３２の各電極１０６に接続される各ボンディングワイヤ１０９とがし交差して、ショート不良が起こり易い。このような問題は、例えば１つのパッケージ内に大規模集積回路型半導体装置と固体デバイスタイプの半導体装置とを混載する場合などで起こり易い。
【００６９】
このように、従来技術に係るチップ積層型の半導体装置１０１，１１１，１２１，１３１，１４１，１５１，１６１，１７１およびそれらの製造方法は、半導体チップ１０３，１０４，１３２，１３３，１６２，１７２の大きさや形状、上下の配置位置、あるいは電極１０６，１０７，１６３，１７３の個数や位置など、使用する半導体チップ１０３，１０４，１３２，１３３，１６２，１７２についての制約が多い。すなわち、ワイヤボンディング法を用いる従来技術に係るチップ積層型の半導体装置１０１，１１１，１２１，１３１，１４１，１５１，１６１，１７１およびそれらの製造方法は、装置内部の設計の自由度が極めて低い。当然、様々な種類の半導体チップ１０３，１０４，１３２，１３３，１６２，１７２の組み合わせを考える際に、前述した製造方法が適用不可能な組み合わせが多く発生し易い。この結果、例えば互いに異なる大きさ、形状、あるいは種類からなる複数個の半導体チップ１０３，１０４，１３２，１３３，１６２，１７２を混載する、いわゆるチップ混載型の半導体装置１０１，１１１，１２１，１３１，１４１，１５１，１６１，１７１の設計および製造が極めて困難になる。
【００７０】
これに対して、本実施形態に係るチップ積層型の半導体装置１８においては、前述したように、２個の各半導体チップ１がそれらの厚さ方向に沿って重なるように、それら各半導体チップ１がそれぞれ１枚のチップ搭載基板６にフリップチップ接続された２個のフィルム型半導体装置８ａ，８ｂが上下２層に積層されているとともに、第１層目および第２層目の各フィルム型半導体装置８ａ，８ｂがともにボンディングワイヤを用いること無くフリップチップ接続法によりインターポーザ１２に実装されている。したがって、本実施形態に係るチップ積層型の半導体装置１８においては、ボンディングワイヤが接触したり、あるいは交差したりすることによるショート不良等が発生するおそれはない。それとともに、インターポーザ１２上に実装される各半導体チップ１の大きさや形状、上下の配置位置、あるいは電極の個数や位置などについての制約も殆ど無い。
【００７１】
以上説明したように、この第１実施形態に係る半導体装置１８においては、２個の半導体チップ１が１枚のインターポーザ１２上に積層されて搭載されている。それとともに、各半導体素子１の各電極２とインターポーザ１２の各電極１１との間で接続不良が発生したり、あるいは各層の半導体チップ１の各電極２同士が互いに干渉し合ったりするおそれが抑制もしくは低減されている。また、この第１実施形態に係る半導体装置の製造方法によれば、前述した構造からなるチップ積層型の半導体装置１８を容易に製造することができる。
【００７２】
また、前述したように、従来技術では、半導体素子の外形、サイズ、あるいは電極の位置などによっては、それらに対する制約により複数個の半導体素子を同一のパッケージ内に混載することができない事態が生じる場合が多かった。これに対して、本実施形態に係る半導体装置１８およびその製造方法では、前述したように、各半導体チップ１を各フィルム基板６にフリップチップ接続する。そして、半導体チップ１が搭載されたフィルム基板６を備える各フィルム型半導体装置８ａ，８ｂを、それらの各フィルムパターン電極５ｂの位置をずらしつつインターポーザ基板１２上に重ねるとともに、各フィルムパターン電極５ｂと各インターポーザ電極１１ａ，１１ｂとをボンディングワイヤを用いずに接続する。すなわち、各フィルム型半導体装置８ａ，８ｂをインターポーザ基板１２にフリップチップ接続する。これにより、本実施形態では、半導体チップ１の種類、大きさや形状、上下の配置位置、あるいは電極の個数や位置などに基づく制約を殆ど受けることなく、複数個の半導体チップ１を１つのパッケージ（半導体装置）１８内に容易に混載することが可能となる。
【００７３】
（第２の実施の形態）
次に、本発明に係る第２実施形態を図３〜図５を参照しつつ説明する。図３〜図５は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、前述した第１実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。本実施形態においては、半導体チップの構成およびチップ搭載基板の構成が、前述した第１実施形態の半導体チップの構成およびチップ搭載基板の構成と異なっている。以下、具体的的に説明する。
【００７４】
先ず、図３５には、本実施形態の一態様に係るフィルム型半導体装置２１を示す。このフィルム型半導体装置２１においては、これが備える半導体チップ２２の各電極２３の位置および個数が、前述した第１実施形態の半導体チップ１の電極２の位置および個数と異なっている。また、それに伴って、チップ搭載基板（フィルム基板、チップ搭載基材）２４のチップ搭載面２４ａ上に形成されている各チップ接続配線（フィルムパターン配線）２５および各フィルムパターン電極部２５ａのパターンおよび数が、第１実施形態のフィルム基板６のチップ搭載面４ａ上に形成されている各チップ接続配線５および各フィルムパターン電極部５ｂのパターンおよび数と異なっている。
【００７５】
より具体的には、図３５に示すように、半導体チップ２２の各電極２３は、半導体チップ２２の一方の主面である基板接続面が有する４辺のうち、長手方向の２辺に沿って複数個ずつ設けられている。また、図３５において全ての図示は省略するが、各チップ接続配線２５は、チップ搭載面２４ａ上において各電極２３に対向する位置から半導体チップ２２と対向する領域の外側まで延ばされて形成されている。この際、各チップ接続配線２５は、チップ搭載面２４ａの半導体チップ２２と対向する領域のうち、各電極２３が沿って並べられている半導体チップ２２の基板接続面の長手方向の２辺と対向する領域を経て、半導体チップ２２と対向する領域の内側からその外側まで引き出されている。さらに、各フィルムパターン電極部２５ａは、チップ搭載面２４ａが有する４辺のうち、チップ搭載面２４ａ上に搭載された半導体チップ２２の各電極２３が沿っている２辺と対向する２辺に沿って複数個ずつ設けられている。
【００７６】
すなわち、フィルム型半導体装置２１においては、各チップ接続配線２５および各フィルムパターン電極部２５ａは、半導体チップ２２を中心として１８０°正反対の２方向に向けられて配置されている。なお、当然のことながら、チップ接続配線２５およびフィルムパターン電極部２５ａの数は、半導体チップ２２の各電極２３と同じ数だけ設けられている。
【００７７】
次に、図３６には、本実施形態の他の態様に係るフィルム型半導体装置３１を示す。このフィルム型半導体装置３１も、前述したフィルム型半導体装置２１と同様に、これが備える半導体チップ３２やチップ搭載基板（フィルム基板、チップ搭載基材）３４の構成が前述した第１実施形態の半導体チップ１やフィルム基板６の構成と異なっている。
【００７８】
具体的には、図３６に示すように、半導体チップ３２の各電極３３は、半導体チップ３２の基板接続面が有する４辺に沿って複数個ずつ設けられている。また、図３６において全ての図示は省略するが、各チップ接続配線３５は、チップ搭載面３４ａ上において各電極３３に対向する位置から半導体チップ３２と対向する領域の外側まで延ばされて形成されている。この際、各チップ接続配線３５は、チップ搭載面３４ａの半導体チップ３２と対向する領域のうち、各電極３３が沿って並べられている半導体チップ３２の基板接続面の４辺と対向する領域を経て、半導体チップ３２と対向する領域の内側からその外側まで引き出されている。さらに、各フィルムパターン電極部３５ａは、チップ搭載面２４ａ上に搭載された半導体チップ３２の各電極３３が沿っている４辺と対向して、チップ搭載面３４ａの４辺に沿って複数個ずつ設けられている。
【００７９】
すなわち、フィルム型半導体装置３１においては、各チップ接続配線３５および各フィルムパターン電極部３５ａは、半導体チップ３２を中心として互いに９０°ずつ向きを変えられた４方向に向けられて配置されている。なお、このフィルム型半導体装置３１においても、チップ接続配線３５およびフィルムパターン電極部３５ａの数は、半導体チップ３２の各電極３と同じ数だけ設けられている。
【００８０】
以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、各半導体チップ２２，３２の各電極２３，３３の位置および個数に応じて、各フィルム基板２４，３４の各チップ接続配線２５，３５および各フィルムパターン電極部２５ａ，３５ａの数やパターンを適宜、適正に設定することができる。これにより、半導体チップ２２，３２の種類、大きさや形状、上下の配置位置、あるいは電極の個数や位置などに対する制約をより低減させることができる。ひいては、本実施形態に利用する半導体チップの種類や、１つの半導体装置（パッケージ）内に混載できる半導体チップの種類を増大させることができる。この結果、本実施形態によれば、各フィルム型半導体装置２１，３１のみならず、これらを積層して備えるチップ積層型半導体装置（マルチチップパッケージ）全体の設計の自由度を向上させることができる。すなわち、本実施形態に係るマルチチップパッケージの汎用性を向上させることができる。
【００８１】
（第３の実施の形態）
次に、本発明に係る第３実施形態を図６および図７を参照しつつ説明する。図６および図７は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、前述した第１および第２の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。本実施形態においては、チップ搭載基板（フィルム基板、チップ搭載基材）の構成、実装基板（インターポーザ、実装基材）の構成、および実装基板へのフィルム型半導体装置の実装方法が、前述した第１実施形態のチップ搭載基板の構成、実装基板の構成、および実装基板へのフィルム型半導体装置の実装方法と異なっている。以下、具体的的に説明する。
【００８２】
先ず、図３７（ａ）〜（ｃ）に、本実施形態の一態様に係るチップ積層型半導体装置４１の製造工程を示す。
【００８３】
図３７（ａ）に示すように、インターポーザ（実装基板、実装基材）４２の基材実装面４２ａ上には、複数個のインターポーザ電極４３が４列に並べられて設けられている。これら各インターポーザ電極４３の列は、第１実施形態と同様に、基材実装面４２ａ上に積層されて実装される各層のフィルム型半導体装置（チップ搭載基板、フィルム基板、チップ搭載基材）４４の各フィルムパターン電極４５の位置に応じて、互いにずらされて形成されている。
【００８４】
図３７（ａ）中最も右側の列を構成する各インターポーザ電極４３ａには、第１層目のフィルム型半導体装置４４ａが有する各フィルムパターン電極４５が１対１で接続される。また、図３７（ａ）中右から２番目の列を構成する各インターポーザ電極４３ｂには、第２層目のフィルム型半導体装置４４ｂが有する各フィルムパターン電極４５が１対１で接続される。また、図３７（ａ）中右から３番目の列を構成する各インターポーザ電極４３ｃには、第３層目のフィルム型半導体装置４４ｃが有する各フィルムパターン電極４５が１対１で接続される。そして、図３７（ａ）中最も左側の列を構成する各インターポーザ電極４３ｄには、第４層目のフィルム型半導体装置４４ｄが有する各フィルムパターン電極４５が１対１で接続される。
【００８５】
先ず、図３７（ｂ）に示すように、前述した第１実施形態と同様に、インターポーザ４２の基材実装面４２ａ上に第１層目のフィルム型半導体装置４４ａをフリップチップ接続法により実装する。図３７（ｂ）に示すように、第１層目のフィルム型半導体装置４４ａのチップ搭載面には、その４辺のうちの１辺に沿って各フィルムパターン電極４５が１列に並べられて設けられている。これら各フィルムパターン電極４５は、フィルム型半導体装置４４ａをインターポーザ４２の基材実装面４２ａ上の適正な位置に搭載した際に、基材実装面４２ａ上に設けられている最も右側の列を構成する各インターポーザ電極４３ａに１対１で対向する位置に設けられている。このような構成は、第２層目〜第４層目の各フィルム型半導体装置４４ｂ，４４ｃ，４４ｄにおいても同様である。
【００８６】
第１層目のフィルム型半導体装置４４ａは、各フィルムパターン電極４５を各インターポーザ電極４３ａに１対１で対向させられてインターポーザ４２の基材実装面４２ａに加熱圧着される。これにより、フィルム型半導体装置４４ａの各フィルムパターン電極４５は、各インターポーザ電極４３ａに１対１で適正に接続される。また、フィルム型半導体装置４４ａは、その中心に対する各フィルムパターン電極４５の列の位置（向き）を図３７（ｂ）中左方向に向けられた姿勢でインターポーザ４２の基材実装面４２ａ上に搭載される。すなわち、フィルム型半導体装置４４ａは、その各フィルムパターン電極４５が設けられている側の辺（周縁部）を図３７（ｃ）中左方向に向けられた姿勢でインターポーザ４２の基材実装面４２ａ上に搭載される。
【００８７】
この後、図３７（ｃ）に示すように、第１層目のフィルム型半導体装置４４ａが実装されたインターポーザ４２の基材実装面４２ａ上に、第２層目〜第４層目の各フィルム型半導体装置４４ｂ，４４ｃ，４４ｄを順次フリップチップ接続法により実装する。この際、各フィルム型半導体装置４４ｂ，４４ｃ，４４ｄは、それらの中心に対する各フィルムパターン電極４５の列の位置（向き）を、第１層目のフィルム型半導体装置４４ａの中心に対する各フィルムパターン電極４５の列の位置（向き）と同じ方向に向けられた姿勢で積層される。すなわち、各フィルム型半導体装置４４ｂ，４４ｃ，４４ｄは、それらの各フィルムパターン電極４５が設けられている側の辺（周縁部）を図３７（ｃ）中左方向に向けられて積層される。
【００８８】
また、前述した第１実施形態と同様に、第２層目〜第４層目の各フィルム型半導体装置４４ｂ，４４ｃ，４４ｄは、それらの各フィルムパターン電極４５がそれらの１層下側の各フィルム型半導体装置４４ａ，４４ｂ，４４ｃに重なって隠れないように、各フィルム型半導体装置４４ａ，４４ｂ，４４ｃに対して図３７（ｃ）中左方向にずらされて積層される。すなわち、第２層目〜第４層目の各フィルム型半導体装置４４ｂ，４４ｃ，４４ｄは、少なくともそれらの各フィルムパターン電極４５をそれらの１層下側の各フィルム型半導体装置４４ａ，４４ｂ，４４ｃの上方から外されて、各フィルム型半導体装置４４ａ，４４ｂ，４４ｃの上に順次重ねられる。そして、第２層目〜第４層目の各フィルム型半導体装置４４ｂ，４４ｃ，４４ｄは、各フィルムパターン電極４５が各インターポーザ電極４３ｂ，４３ｃ，４３ｄに接するまで、少なくともそれらの各フィルムパターン電極４５が設けられている部分をインターポーザ４２の基材実装面４２ａ側に向けて曲げられて加熱圧着される。これにより、各フィルム型半導体装置４４ｂ，４４ｃ，４４ｄの各フィルムパターン電極４５は、各インターポーザ電極４３ｂ，４３ｃ，４３ｄに１対１で適正に接続される。
【００８９】
この結果、図示しない半導体チップがそれらの厚さ方向に沿って４層に積層されているとともに、各フィルムパターン電極４５が近接して設けられている辺（電極近接辺）を全て同じ方向に向けられて各フィルム型半導体装置４４ａ，４４ｂ，４４ｃ，４４ｄが積層された積層構造を有する、チップ積層型の半導体装置４１を得る。すなわち、図３７（ｃ）に示すように、各フィルムパターン電極４５が各チップ搭載面の１辺に沿って１列に配置されている各フィルム型半導体装置４４ａ，４４ｂ，４４ｃ，４４ｄを、各フィルムパターン電極４５が設けられている側の辺が各フィルムパターン電極４５の列の方向に対して直交する一方向に沿って左向きとなる姿勢で横並びに配置して、４層に積層した構造からなるチップ積層型の半導体装置（マルチチップパッケージ）４１を得る。
【００９０】
次に、図３８（ａ）〜（ｃ）に、本実施形態の他の態様に係るチップ積層型半導体装置５１の製造工程を示す。この半導体装置５１においても、前述したフィルム型半導体装置４４を用いる。
【００９１】
図３８（ａ）に示すように、インターポーザ５２の基材実装面５２ａ上には、その４辺のうち対向する２辺に沿って複数個のインターポーザ電極５３が２列に並べられて設けられている。これら各インターポーザ電極５３の列は、前述したインターポーザ４２の各インターポーザ電極４３の列と同様に、基材実装面５２ａ上に積層されて実装される各フィルム型半導体装置４４の各フィルムパターン電極４５に１対１で対向する位置に形成されている。具体的には、図３８（ａ）中左側の列を構成する各インターポーザ電極５３ａには、第１層目のフィルム型半導体装置４４ａが有する各フィルムパターン電極４５が１対１で接続される。また、図３８（ａ）中右側の列を構成する各インターポーザ電極５３ｂには、第２層目のフィルム型半導体装置４４ｂが有する各フィルムパターン電極４５が１対１で接続される。
【００９２】
先ず、図３８（ｂ）に示すように、前述した半導体装置４１の製造工程と同様に、インターポーザ５２の基材実装面５２ａ上に第１層目のフィルム型半導体装置４４ａをフリップチップ接続法により実装する。この際、フィルム型半導体装置４４ａは、各フィルムパターン電極４５を各インターポーザ電極５３ａに１対１で対向させられてインターポーザ５２の基材実装面５２ａに加熱圧着される。これにより、フィルム型半導体装置４４ａの各フィルムパターン電極４５は、各インターポーザ電極５３ａに１対１で適正に接続される。フィルム型半導体装置４４ａは、前述した半導体装置４１と同様に、その各フィルムパターン電極４５が設けられている側の辺を図３８（ｂ）中左方向に向けられた姿勢でインターポーザ５２の基材実装面５２ａ上に搭載される。
【００９３】
次に、図３８（ｃ）に示すように、第１層目のフィルム型半導体装置４４ａが実装されたインターポーザ５２の基材実装面５２ａ上に、第２層目のフィルム型半導体装置４４ｂをフリップチップ接続法により実装する。この際、フィルム型半導体装置４４ｂは、前述した半導体装置４１と異なり、その中心に対する各フィルムパターン電極４５の列の位置（向き）を、第１層目のフィルム型半導体装置４４ａの中心に対する各フィルムパターン電極４５の列の位置（向き）に対して１８０°反対の方向に向けられた姿勢でフィルム型半導体装置４４ａ上に積層される。すなわち、フィルム型半導体装置４４ｂは、そのフィルムパターン電極４５が設けられている側の辺を図３８（ｃ）中右方向に向けられてフィルム型半導体装置４４ａの上に重ねられる。
【００９４】
また、前述した半導体装置４１と異なり、フィルム型半導体装置４４ｂは、その各フィルムパターン電極４５が第１層目のフィルム型半導体装置４４ａに重なって隠れないように、フィルム型半導体装置４４ａに対して図３８（ｃ）中左方向にずらされて積層される。すなわち、フィルム型半導体装置４４ｂは、少なくともその各フィルムパターン電極４５をフィルム型半導体装置４４ａの上方から外されて、フィルム型半導体装置４４ａの上に重ねられる。そして、第２層目のフィルム型半導体装置４４ｂは、各フィルムパターン電極４５が各インターポーザ電極５３ｂに接するまで、少なくともその各フィルムパターン電極４５が設けられている部分をインターポーザ５２の基材実装面５２ａ側に向けて曲げられて加熱圧着される。これにより、フィルム型半導体装置４４ｂの各フィルムパターン電極４５は、各インターポーザ電極５３ｂに１対１で適正に接続される。
【００９５】
この結果、図示しない半導体チップがそれらの厚さ方向に沿って２層に積層されているとともに、各フィルムパターン電極４５が近接して設けられている辺（電極近接辺）を隣接する上下各層間で互いに反対の方向に向けられて各フィルム型半導体装置４４ａ，４４ｂが積層された積層構造を有する、チップ積層型の半導体装置５１を得る。すなわち、図３８（ｃ）に示すように、各フィルムパターン電極４５が各チップ搭載面の１辺に沿って１列に配置されている各フィルム型半導体装置４４ａ，４４ｂを、各フィルムパターン電極４５が設けられている側の辺が各フィルムパターン電極４５の列の方向に対して直交する一方向に沿って互いに１８０°反対向きとなる姿勢で左右交互に横並びに配置して、２層に積層した構造からなるチップ積層型の半導体装置（マルチチップパッケージ）５１を得る。
【００９６】
次に、図３９（ａ）〜（ｃ）に、本実施形態のまた他の態様に係るチップ積層型半導体装置６１の製造工程を示す。
【００９７】
図３９（ａ）に示すように、インターポーザ６２の基材実装面６２ａ上には、その４辺に沿って複数個のインターポーザ電極６３が４列に並べられて設けられている。これら各インターポーザ電極６３の列は、前述したインターポーザ４２，５２の各インターポーザ電極４３，５３の列と同様に、基材実装面６２ａ上に積層されて実装される各フィルム型半導体装置６４の各フィルムパターン電極６５に１対１で対向する位置に形成されている。具体的には、図３９（ａ）中右側および左側の２列を構成する各インターポーザ電極６３ａには、第１層目のフィルム型半導体装置６４ａが有する各フィルムパターン電極６５が１対１で接続される。また、図３９（ａ）中上側および下側の２列を構成する各インターポーザ電極６３ｂには、第２層目のフィルム型半導体装置６４ｂが有する各フィルムパターン電極６５が１対１で接続される。
【００９８】
先ず、図３９（ｂ）に示すように、前述した半導体装置４１，５１の製造工程と同様に、インターポーザ６２の基材実装面６２ａ上に第１層目のフィルム型半導体装置６４ａをフリップチップ接続法により実装する。図３９（ｂ）に示すように、フィルム型半導体装置６４ａは、その平面視が長方形状に形成されている。それとともに、フィルム型半導体装置（チップ搭載基板、フィルム基板）６４ａのチップ搭載面には、その４辺のうち対向する２つの短辺に沿って各フィルムパターン電極６５が２列に並べられて設けられている。すなわち、フィルム型半導体装置６４ａのチップ搭載面には、各フィルムパターン電極６５がチップ搭載面の長手方向と直交する方向の２方向に沿って並べられて設けられている。これら各フィルムパターン電極６５は、フィルム型半導体装置６４ａをインターポーザ６２の基材実装面６２ａ上の適正な位置に搭載した際に、基材実装面６２ａ上に設けられている左右両側の各列を構成する各インターポーザ電極６３ａに１対１で対向する位置に設けられている。
【００９９】
第１層目のフィルム型半導体装置６４ａは、各フィルムパターン電極６５を各インターポーザ電極６３ａに１対１で対向させられてインターポーザ６２の基材実装面６２ａに加熱圧着される。これにより、フィルム型半導体装置６４ａの各フィルムパターン電極６５は、各インターポーザ電極６３ａに１対１で適正に接続される。フィルム型半導体装置６４ａは、その２つの短辺（長手方向）を図３９（ｂ）中左右方向（横方向）に向けられた姿勢でインターポーザ６２の基材実装面６２ａ上に搭載される。
【０１００】
次に、図３９（ｃ）に示すように、第１層目のフィルム型半導体装置６４ａが実装されたインターポーザ６２の基材実装面６２ａ上に、第２層目のフィルム型半導体装置６４ｂをフリップチップ接続法により実装する。この第２層目のフィルム型半導体装置６４ｂは、第１層目のフィルム型半導体装置６４ａと同じ形状および構成からなる。第２層目のフィルム型半導体装置６４ｂは、第１層目のフィルム型半導体装置６４ａと異なり、その２つの短辺（長手方向）を図３９（ｃ）中上下方向（縦方向）に向けられた姿勢でインターポーザ６２の基材実装面６２ａ上に搭載される。すなわち、第２層目のフィルム型半導体装置６４ｂは、その長手方向が第１層目のフィルム型半導体装置６４ａの長手方向に対して直交する姿勢でフィルム型半導体装置６４ａ上に積層される。
【０１０１】
また、フィルム型半導体装置６４ｂは、その各フィルムパターン電極６５が第１層目のフィルム型半導体装置６４ａに重なって隠れないように、その長手方向両端部（長手方向両周縁部）である２つの短辺をフィルム型半導体装置６４ａに対してずらされて積層される。すなわち、フィルム型半導体装置６４ｂは、少なくともその各フィルムパターン電極６５をフィルム型半導体装置６４ａの上方から外されて、フィルム型半導体装置６４ａの上に重ねられる。そして、フィルム型半導体装置６４ｂは、各フィルムパターン電極６５が各インターポーザ電極６３ｂに接するまで、少なくともその各フィルムパターン電極６５が設けられている部分をインターポーザ６２の基材実装面６２ａ側に向けて曲げられて加熱圧着される。これにより、フィルム型半導体装置６４ｂの各フィルムパターン電極６５は、各インターポーザ電極６３ｂに１対１で適正に接続される。なお、第１層目のフィルム型半導体装置６４ａと第２層目のフィルム型半導体装置６４ｂとは、それらの中心部を互いに一致させられてインターポーザ６２の基材実装面６２ａ上に搭載される。
【０１０２】
この結果、図示しない半導体チップがそれらの厚さ方向に沿って２層に積層されているとともに、各フィルムパターン電極６５が近接して設けられている辺（電極近接辺）を上下各層ごとに異なる方向に向けられて各フィルム型半導体装置６４ａ，６４ｂが積層された積層構造を有する、チップ積層型の半導体装置６１を得る。すなわち、図３９（ｃ）に示すように、各フィルムパターン電極６５が各チップ搭載面の対向する２つの短辺に沿って２列に配置されている各フィルム型半導体装置６４ａ，６４ｂを、それらの長手方向が互いに直交する姿勢で横方向および縦方向に交互に配置して、２層に積層した構造からなるチップ積層型の半導体装置（マルチチップパッケージ）６１を得る。
【０１０３】
次に、図４０（ａ）〜（ｄ）に、本実施形態のさらに他の態様に係るチップ積層型半導体装置７１の製造工程を示す。この半導体装置７１は、前述した半導体装置６１の上に、さらに平面視が正方形状に形成されたフィルム型半導体装置（チップ搭載基板、フィルム基板、チップ搭載基材）７４を積層して構成される。以下、具体的に説明する。
【０１０４】
図４０（ａ）に示すように、インターポーザ７２の基材実装面７２ａ上には、その４辺に沿って複数個のインターポーザ電極７３がそれぞれ２列ずつ並べられて設けられている。これら各インターポーザ電極７３の列は、前述したインターポーザ４２，５２，６２の各インターポーザ電極４３，５３，６３の列と同様に、基材実装面７２ａ上に積層されて実装される各フィルム型半導体装置６４，７４の各フィルムパターン電極６５，７５に１対１で対向する位置に形成されている。具体的には、図４０（ａ）中右側および左側の内側の１列を構成する各インターポーザ電極７３ａには、第１層目のフィルム型半導体装置６４ａが有する各フィルムパターン電極６５が１対１で接続される。また、図４０（ａ）中上側および下側の内側の１列を構成する各インターポーザ電極７３ｂには、第２層目のフィルム型半導体装置６４ｂが有する各フィルムパターン電極６５が１対１で接続される。さらに、図４０（ａ）中上下左右それぞれの外側の１列を構成する各インターポーザ電極７３ｃには、第３層目のフィルム型半導体装置７４が有する各フィルムパターン電極７５が１対１で接続される。
【０１０５】
先ず、図４０（ｂ）に示すように、前述した半導体装置６１の製造工程と同様に、インターポーザ７２の基材実装面７２ａ上に第１層目のフィルム型半導体装置６４ａをフリップチップ接続法により実装する。フィルム型半導体装置６４ａの各フィルムパターン電極６５は、各インターポーザ電極７３ａに１対１で接続される。
【０１０６】
次に、図４０（ｃ）に示すように、前述した半導体装置６１の製造工程と同様に、第１層目のフィルム型半導体装置６４ａが実装されたインターポーザ７２の基材実装面７２ａ上に、第２層目のフィルム型半導体装置６４ｂをフリップチップ接続法により実装する。フィルム型半導体装置６４ｂの各フィルムパターン電極６５は、各インターポーザ電極６３ｂに１対１で接続される。
【０１０７】
次に、図４０（ｄ）に示すように、第１層目および第２層目の各フィルム型半導体装置６４ａ，６４ｂが実装されたインターポーザ７２の基材実装面７２ａ上に、第３層目のフィルム型半導体装置７４をフリップチップ接続法により実装する。図４０（ｄ）に示すように、フィルム型半導体装置７４は、その平面視が各フィルム型半導体装置６４ａ，６４ｂを覆う大きさを有する正方形状に形成されている。それとともに、フィルム型半導体装置７４のチップ搭載面には、その４辺に沿って各フィルムパターン電極７５が１列ずつ並べられて設けられている。すなわち、フィルム型半導体装置７４のチップ搭載面には、各フィルムパターン電極７５が４方向に沿って並べられて設けられている。この第３層目のフィルム型半導体装置７４は、具体的には前述した第２実施形態において図３６を参照しつつ説明したフィルム型半導体装置３１と同じものである。各フィルムパターン電極７５は、フィルム型半導体装置７４をインターポーザ７２の基材実装面７２ａ上の適正な位置に搭載した際に、基材実装面７２ａ上に設けられている上下左右それぞれの外側の各列を構成する各インターポーザ電極７３ｃに１対１で対向する位置に設けられている。
【０１０８】
フィルム型半導体装置７４は、各フィルムパターン電極７５を各インターポーザ電極７３ｃに１対１で対向させられて配置される。そして、フィルム型半導体装置７４は、各フィルムパターン電極７５が各インターポーザ電極７３ｃに接するまで、少なくともその各フィルムパターン電極７５が設けられている部分をインターポーザ７２の基材実装面７２ａ側に向けて曲げられて加熱圧着される。これにより、フィルム型半導体装置７４の各フィルムパターン電極７５は、各インターポーザ電極７３ｃに１対１で適正に接続される。また、第１層目のフィルム型半導体装置６４ａ、第２層目のフィルム型半導体装置６４ｂ、および第３層目のフィルム型半導体装置７４は、それらの中心部を互いに一致させられてインターポーザ７２の基材実装面７２ａ上に搭載される。
【０１０９】
この結果、図示しない半導体チップがそれらの厚さ方向に沿って３層に積層されているとともに、上中下各層の各フィルム型半導体装置６４ａ，６４ｂ，７３うち少なくとも２層の各フィルム型半導体装置同士が、各フィルムパターン電極６５，７５が近接して設けられている辺（電極近接辺）を同じ方向に向けられて積層された積層構造を有する、チップ積層型の半導体装置７１を得る。すなわち、図４０（ｃ），（ｄ）に示すように、各フィルム型半導体装置６４ａ，６４ｂを覆って、前述した半導体装置６１の上にさらに各フィルムパターン電極７５がチップ搭載面の４辺に沿って１列ずつ配置されている各フィルム型半導体装置７４を積層した、３層構造からなるチップ積層型の半導体装置（マルチチップパッケージ）７１を得る。
【０１１０】
以上説明したように、この第３実施形態によれば、前述した第１および第２の各実施形態と同様の効果を得ることができる。また、各フィルム型半導体装置（チップ搭載基板、フィルム基板、チップ搭載基材）４４ａ，４４ｂ，４４ｃ，４４ｄ，６４ａ，６４ｂ，７４の構成、インターポーザ（実装基板、実装基材）４２，５２，６２，７２の構成、およびインターポーザ４２，５２，６２，７２への各フィルム型半導体装置４４ａ，４４ｂ，４４ｃ，４４ｄ，６４ａ，６４ｂ，７４の実装方法を適宜、適正に、かつ種々様々に設定することができる。これにより、半導体チップの種類、大きさや形状、上下の配置位置、あるいは電極の個数や位置などに対する制約を大幅に低減させることができる。ひいては、本実施形態に利用する半導体チップの種類や、１つの半導体装置（パッケージ）内に混載できる半導体チップの種類を大幅に増大させることができる。この結果、本実施形態によれば、各フィルム型半導体装置４４ａ，４４ｂ，４４ｃ，４４ｄ，６４ａ，６４ｂ，７４のみならず、これらを積層して備える各チップ積層型半導体装置（マルチチップパッケージ）４１，５１，６１，７１全体の設計の自由度を大幅に向上させることができる。すなわち、本実施形態に係るマルチチップパッケージの汎用性を大幅に向上させることができる。
【０１１１】
なお、本発明に係る半導体装置およびその製造方法は、前述した第１〜第３の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【０１１２】
例えば、各チップ搭載基板６，２４，３４，４４ａ，４４ｂ，４４ｃ，４４ｄ，６４ａ，６４ｂ，７４のみならず、実装基材１０や各インターポーザ（実装基板）１２，４２，５２，６２，７２も可撓性を有する材料により形成しても構わない。これにより、各チップ積層型半導体装置（マルチチップパッケージ）１８，４１，５１，６１，７１全体を、いわゆるフレキシブルタイプのチップ積層型半導体装置（マルチチップパッケージ）として形成することができる。この結果、各チップ積層型半導体装置（マルチチップパッケージ）１８，４１，５１，６１，７１の汎用性を極めて高くすることができる。
【０１１３】
また、第１層目の各チップ搭載基板（チップ搭載基材）６，４４ａ，６４ａは、それらの各フィルムパターン電極５ｂ，４５，６５が各インターポーザ１２，４２，５２，６２，７２側に向けて折り曲げられるおそれは皆無に近いので、必ずしも可撓性を有する材料により形成される必要はない。第１層目の各チップ搭載基板６，４４ａ，６４ａは、第２層目以上に設けられる各チップ搭載基板６，４４ｂ，４４ｃ，４４ｄ，６４ｂ，７４よりも硬く変形し難い材料により形成されても構わない。
【０１１４】
さらに、各チップ搭載基板６，２４，３４，４４ａ，４４ｂ，４４ｃ，４４ｄ，６４ａ，６４ｂ，７４に搭載される半導体チップ１，２２，３２の個数は、必ずしも１個は限られない。例えば、各チップ搭載基板６，２４，３４，４４ａ，４４ｂ，４４ｃ，４４ｄ，６４ａ，６４ｂ，７４の各チップ搭載面４ａ，２４ａ，３４ａ上に、複数個の半導体チップ１，２２，３２を並べて搭載しても構わないのはもちろんである。
【図面の簡単な説明】
【０１１５】
【図１】第１実施形態に係る半導体装置の製造方法を示す平面図。
【図２】第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図３】図２中破断線Ａ−Ａ’に沿って示す断面図。
【図４】第１実施形態に係る半導体装置の製造方法を示す平面図。
【図５】図４中破断線Ｂ−Ｂ’に沿って示す断面図。
【図６】第１実施形態に係る半導体装置の製造方法を示す平面図。
【図７】図６中破断線Ｃ−Ｃ’に沿って示す断面図。
【図８】第１実施形態に係る半導体装置の製造方法を示す平面図。
【図９】図８中破断線Ｄ−Ｄ’に沿って示す断面図。
【図１０】第１実施形態に係る半導体装置の製造方法を示す平面図。
【図１１】図１０中破断線Ｅ−Ｅ’に沿って示す断面図。
【図１２】第１実施形態に係る半導体装置の製造方法を示す平面図。
【図１３】図１２中破断線Ｆ−Ｆ’に沿って示す断面図。
【図１４】第１実施形態に係る半導体装置の製造方法を示す平面図。
【図１５】図１４中破断線Ｇ−Ｇ’に沿って示す断面図。
【図１６】第１実施形態に係る半導体装置の製造方法を示す平面図。
【図１７】図１６中破断線Ｈ−Ｈ’に沿って示す断面図。
【図１８】第１実施形態に係る半導体装置の製造方法を示す平面図。
【図１９】図１８中破断線Ｉ−Ｉ’に沿って示す断面図。
【図２０】第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図２１】第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図２２】第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図２３】第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図２４】第１実施形態に係る半導体装置を示す断面図。
【図２５】第１実施形態に対する第１の比較例に係る半導体装置を示す平面図。
【図２６】図２５中破断線Ｘ−Ｘ’に沿って示す断面図。
【図２７】第１実施形態に対する第２の比較例に係る半導体装置を示す断面図。
【図２８】第１実施形態に対する第３の比較例に係る半導体装置を示す断面図。
【図２９】第１実施形態に対する第４の比較例に係る半導体装置を示す平面図。
【図３０】第１実施形態に対する第５の比較例に係る半導体装置を示す平面図。
【図３１】第１実施形態に対する第６の比較例に係る半導体装置を示す平面図。
【図３２】第１実施形態に対する第７の比較例に係る半導体装置を示す平面図。
【図３３】第１実施形態に対する第８の比較例に係る半導体装置を示す平面図。
【図３４】図３３中破断線Ｙ−Ｙ’に沿って示す断面図。
【図３５】第２実施形態に係る半導体装置を示す平面図。
【図３６】第２実施形態に係る他の半導体装置を示す平面図。
【図３７】第３実施形態に係る半導体装置の製造方法を示す平面図。
【図３８】第３実施形態に係る他の半導体装置の製造方法を示す平面図。
【図３９】第３実施形態に係るまた他の半導体装置の製造方法を示す平面図。
【図４０】第３実施形態に係るさらに他の半導体装置の製造方法を示す平面図。
【符号の説明】
【０１１６】
１，２２，３２…半導体チップ（半導体素子）、１ａ…基板接続面（半導体素子の第１の端子が設けられている側の主面）、２，２３，３３…電極（第１の端子）、４，２４，３４，４４，６４…チップ搭載基材（フィルム基材）、４４ａ，６４ａ…第１層目のチップ搭載基材（第１層目のフィルム基材）、４４ｂ，６４ｂ…第２層目のチップ搭載基材（第２層目のフィルム基材）、４４ｃ，７４…第３層目のチップ搭載基材（第３層目のフィルム基材）、４４ｄ…第４層目のチップ搭載基材（第４層目のフィルム基材）、４ａ，２４ａ，３４ａ…チップ搭載面（チップ搭載基材の半導体素子が設けられる側の主面）、５，２５，３５…チップ接続配線（フィルムパターン配線）、５ｂ，２５ａ，３５ａ，４５，６５，７５…フィルムパターン電極部（第１の基材間配線接続部、チップ接続配線の第２の端子との接続部）、１０，４２，５２，６２，７２…実装基材、１０ａ…基材実装面（実装基材のチップ搭載基材が設けられる側の主面）、１１，４３，５３，６３，７３…インターポーザ電極（第２の基材間配線接続部、第２の端子）、１１ａ，４３ａ，５３ａ，６３ａ，７３ａ…第１層目用のインターポーザ電極（第１層目用の第２の端子）、１１ｂ，４３ｂ，５３ｂ，６３ｂ，７３ｂ…第２層目用のインターポーザ電極（第２層目用の第２の端子）、１８，４１，５１，６１，７１…チップ積層型半導体装置（マルチチップパッケージ）、４３ｃ，７３ｃ…第３層目用のインターポーザ電極（第３層目用の第２の端子）、４３ｄ…第４層目用のインターポーザ電極（第４層目用の第２の端子）、Ｐ…第１層目用のインターポーザ電極群と第２層目用のインターポーザ電極群との間隔（隣接する上下２層に対応する各第２の端子群同士の間隔）、Ｑ…インターポーザの基材実装面と隣接する上下２層のうちの上層側のチップ搭載基材のチップ搭載面との間隔（実装基材の基材実装面と隣接する上下２層のうちの上層側のチップ搭載基材のチップ搭載面との間隔）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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