(57)【要約】【課題】低温でＳｉＣへイオン注入を行っても結晶性の劣化しない炭化珪素半導体装置を提供する。【解決手段】本発明における第１の炭化珪素半導体装置では、炭化珪素層１４の表面において、第２の半導体領域４の占める領域のうちの少なくとも一辺が２０μｍよりも小さく、第２の半導体領域４の不純物濃度ｎ２、第３の半導体領域５の不純物濃度ｎ３、第２の半導体領域４の深さｄ２および第３の半導体領域５の深さｄ３が、２Ｅ１４ｃｍ-2＜（ｄ２×ｎ２＋ｄ３×ｎ３）＜２Ｅ１５ｃｍ-2の条件を満足する。【選択図】図１
2007142116.tif 000002
【特許請求の範囲】
【請求項１】
複数の単位セルを有する炭化珪素半導体装置であって、
前記単位セルは、
炭化珪素層の一部に形成され、平均不純物濃度ｎ１を有する第１導電型の第１の半導体領域と、
前記第１の半導体領域の表面部分に、互いに間隙をおいて並べられた、深さｄ２で平均不純物濃度ｎ２を有する複数の第２導電型の第２の半導体領域と、
前記第２の半導体領域の表面部分の一部に、深さｄ３で、平均不純物濃度ｎ３を有する第１導電型の第３の半導体領域と、
前記第３の半導体領域に接するソース電極と、
前記第２の半導体領域の表面に形成された絶縁膜と、
前記絶縁膜の上に形成されたゲート電極とを有し、
前記単位セルにおいて、前記ソース電極端と前記第３の半導体領域端との間の長さが１μｍよりも小さく、
前記炭化珪素層の表面において、第２の半導体領域の占める領域のうちの少なくとも一辺が２０μｍよりも小さく、
前記不純物濃度ｎ２、ｎ３および深さｄ２、ｄ３に関して、２Ｅ１４ｃｍ-2＜（ｄ２×ｎ２＋ｄ３×ｎ３）＜２Ｅ１５ｃｍ-2の条件を満足する、炭化珪素半導体装置。
【請求項２】
前記第２の半導体領域にはアルミニウムが注入され、
前記第３の半導体領域には窒素が注入され、
前記不純物濃度ｎ１、ｎ２および深さｄ２、ｄ３に関して、５Ｅ１４ｃｍ-2＜ｄ２×ｎ２＋ｄ３×ｎ３＜２Ｅ１５ｃｍ-2の条件を満足する、請求項１記載の炭化珪素半導体装置。
【請求項３】
前記第２の半導体領域にはアルミニウムが注入され、
前記第３の半導体領域にはリンが注入され、
前記不純物濃度ｎ１、ｎ２および深さｄ２、ｄ３に関して、５Ｅ１４ｃｍ-2＜（ｄ２×ｎ２＋ｄ３×ｎ３）＜１Ｅ１５ｃｍ-2の条件を満足する、請求項１記載の炭化珪素半導体装置。
【請求項４】
複数の単位セルを有する炭化珪素半導体装置の製造方法であって、
半導体基板上に、平均不純物濃度ｎ１の第１導電型の不純物を含む第１の半導体領域をエピタキシャル成長させる工程（ａ）と、
３００℃以下の温度で第１のイオン注入を行うことにより、前記第１の半導体領域の表面部分に、互いに間隙をおいて、深さｄ２で平均不純物濃度ｎ２を有する第２導電型の第２の半導体領域を複数形成する工程（ｂ）と、
３００℃以下の温度で第２のイオン注入を行うことにより、前記第２の半導体領域の表面部分の表面部分に、深さｄ３で、平均不純物濃度ｎ３を有する第１導電型の第３の半導体領域を形成する工程（ｃ）と、
前記工程（ｂ）、（ｃ）の後に、熱処理を行う工程（ｄ）と、
前記第３の半導体領域に接するソース電極を形成する工程（ｅ）と、
前記第２の半導体領域の表面に絶縁膜を形成する工程（ｆ）と、
前記絶縁膜の上にゲート電極を形成する工程（ｇ）とを備え、
前記単位セルにおいて、前記ソース電極端と前記第３の半導体領域端との間を１μｍよりも小さく形成し、
前記炭化珪素層の上面において、前記第２の半導体領域占める領域のうちの少なくとも一辺を２０μｍよりも小さくなるように形成し、
前記不純物濃度ｎ２、ｎ３および深さｄ２、ｄ３に関して、２Ｅ１４ｃｍ-2＜（ｄ２×ｎ２＋ｄ３×ｎ３）＜２Ｅ１５ｃｍ-2の条件を満足する、炭化珪素半導体装置の製造方法。
【請求項５】
前記工程（ｂ）では、前記第１のイオン注入によってアルミニウムを注入し、
前記工程（ｃ）では、前記第２のイオン注入によって窒素を注入し、
前記不純物濃度ｎ１、ｎ２および深さｄ２、ｄ３に関して、５Ｅ１４ｃｍ-2＜（ｄ２×ｎ２＋ｄ３×ｎ３）＜２Ｅ１５ｃｍ-2の条件を満足する、請求項４記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記工程（ｂ）では、前記第１のイオン注入によってアルミニウムを注入し、
前記工程（ｃ）では、前記第２のイオン注入によってリンを注入し、
前記不純物濃度ｎ１、ｎ２および深さｄ２、ｄ３に関して、５Ｅ１４ｃｍ-2＜（ｄ２×ｎ２＋ｄ３×ｎ３）＜１Ｅ１５ｃｍ-2の条件を満足する、請求項４記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーエレクトロニクス半導体素子に関するものであり、特に、モーターなどを制御するインバータを構成する、炭化珪素を用いた縦型半導体パワースイッチング素子に関する。
【背景技術】
【０００２】
図４（ａ）、（ｂ）は、従来における炭化珪素を用いた縦型のパワースイッチングＭＩＳＦＥＴの構造を示す断面図および平面図である。図４（ａ）に示すように、従来のパワースイッチングＭＩＳＦＥＴでは、４Ｈ−ＳｉＣ基板１０３の表面部に、ｎ型のワイドバンドギャップ半導体からなり、不純物濃度ｎ１の窒素Ｎまたは燐Ｐを有する、厚さｄ１のドリフト領域（第１の半導体領域）１０１が形成されている。
【０００３】
また、ドリフト領域１０１内には、間隙１０３をあけて、不純物濃度ｎ２のアルミニウムＡｌまたはボロンＢを有する、深さｄ２のｐ型の第２の半導体領域１０４が形成されている。さらに、ｐ型の第２の半導体領域１０４内に、不純物濃度ｎ３の窒素Ｎまたは燐Ｐを有する、深さｄ３のソース領域（ｎ型の第３の半導体領域）１０５が形成されている。
【０００４】
ドリフト領域１０１の上には、ソース領域１０５およびｐ型の第２の半導体領域１０４に接するソース電極１０６が形成されている。また、ｐ型の第２の半導体領域１０４の上に亘って、絶縁膜１０７およびゲート電極１０８が形成されている。一方、４Ｈ−ＳｉＣ基板１１３のうちソース電極１０６およびゲート電極１０８が形成されている面とは反対側の面上には、ｎ型のドリフト領域１０１と接するドレイン電極１０９が形成されている。従来では、以上に述べたような構成を有する単位セルが複数個形成され、集積化された縦型ＭＩＳＦＥＴが知られている（例えば、非特許文献１参照）。
【０００５】
通常、前記縦型ＭＩＳＦＥＴ構造における不純物濃度は、ｎ１＜ｎ２＜ｎ３を満たすように設計される。この場合の耐圧は、ｎ型のドリフト領域１０１に伸びる空乏層によって主に決定され、ドリフト領域１０１とｐ型の第２の半導体領域１０４との間のｐ／ｎ接合に電圧が印加される。素電荷をｑ、炭化珪素の誘電率をεとすると、ｐ／ｎ接合での最大電界Ｅは、
Ｅ ＝  ｑ・ｎ１・ｄ１／ε  ・・・（１）
で表され、炭化珪素の絶縁耐圧を考慮してＥ＝１．５Ｅ６Ｖ／ｃｍ程度の値となるように耐圧設計がなされる。この場合の耐圧Ｖは、簡単に近似してＶ＝Ｅ・ｄ１／２となる。前記近似式を用いると、１０００Ｖ耐圧でｄ１＝１３μｍの厚さが必要で、ｎ１＝６．４Ｅ１５ｃｍ-3の濃度が必要である。このとき、
ｎ１・ｄ１＝８．３Ｅ１２ｃｍ-2  ・・・（２）
となる。一方、ｐ型の第２の半導体領域１０４には、不純物濃度ｎ２と表面からの深さｄ２との積であるドーズ量ｎ２・ｄ２がイオン注入によって打ち込まれる。この場合、前記不純物濃度ｎ２が前記深さｄ２の範囲で一定となるようにエネルギーを多段にする多重打ち込みが行われる。なお、ｎ２・ｄ２で表されるｐ型の第２の半導体領域１０４におけるドーズ量は、ｐ型の第２の半導体領域１０４が全て空乏化して、絶縁が保たれずに電流が流れることがないように、
ｎ１・ｄ１＜＜ｎ２・ｄ２  ・・・（３）
の関係を満たす必要がある。
【０００６】
ソース領域１０５もイオン注入により形成されるが、ソース領域１０５のシート抵抗やソース電極１０６とのオーミック抵抗を減らすために、通常はｎ型の第３の半導体領域１０５を２Ｅ２０ｃｍ-2以上のｎ３の高濃度でｄ３＞０．３μｍの厚みで、ｎ３・ｄ３の値として５Ｅ１５ｃｍ-2以上のイオン注入が行われる。非特許文献１においても、低抵抗性はあまり考慮されていないが、ｎ３・ｄ３＝２．５Ｅ１５ｃｍ-2のイオン注入が行われている。前記第３の半導体領域１０５のソース領域についても前記ｐ型領域と同様に多段注入によって形成される。
【非特許文献１】M.Matin; Materials Science Forum Vols. 457-460(2004) 1393
【発明の開示】
【発明が解決しようとする課題】
【０００７】
Ｓｉへのイオン注入の場合は、イオン注入により導入される結晶損傷を高密度にしたりまたは結晶を完全に破壊してアモルファス化した後に、瞬間溶融に近い熱アニールにより結晶回復させることにより、低欠陥結晶中における不純物の高率の活性化を実現できる。
【０００８】
しかし、ＳｉＣにおいては、ＳｉＣ結晶が液層を持たないため、アモルファス化したイオン注入損傷領域を熱アニールにより低欠陥に回復させることが難しい。更に、ＳｉＣは結晶形が異なり物性が違う結晶多形を取りやすく、一度アモルファス化した結晶を元の結晶形に回復させることが難しい。例えば、アモルファス化された４Ｈ−ＳｉＣをアニールによって結晶回復させると、本来の４Ｈ−ＳｉＣではなく３Ｃ−ＳｉＣが形成されて特性が悪化する。また、このようにイオン注入領域が損傷を多く含んでいると、アニールによってその表面にステップバンチングなどの凸凹ができてしまう。この表面の凸凹は、パワーデバイスの耐圧異常やＭＯＳ界面特性悪化を引き起こし、問題となっていた。
【０００９】
このため、ＳｉＣへのイオン注入は、イオン注入時に導入される損傷を有る程度緩和し、高密度の損傷が導入されてアモルファス化しないように、ＳｉＣ結晶を５００℃以上の高温に保って行うのが普通である。高温でイオン注入を行うと、ＳｉＣはアモルファス化せずに、熱アニールにより元の結晶多形に回復させることができる。例えば、前記ソース領域として形成されるｎ+イオン注入領域のシート抵抗は、５００℃の高温注入の場合は、室温注入に比べて一桁以上小さな値を示す。
【００１０】
しかしながら、高温注入は、ＳｉＣデバイスの特性向上には寄与するが、大がかりな加熱機構を必要とし、基板の加熱冷却にも時間がかかるため、スループットのうえでも問題があった。これにより、ＳｉＣを用いたパワーデバイスのコストが増大するという不具合が生じていた。
【００１１】
本発明は、前記不具合を解決するものであり、低温でＳｉＣへイオン注入を行う手段を講ずることにより、プロセスコストを下げ、スループットを向上させることができる炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明における第１の炭化珪素半導体装置は、複数の単位セルを有する炭化珪素半導体装置であって、前記単位セルは、炭化珪素層の一部に形成され、平均不純物濃度ｎ１を有する第１導電型の第１の半導体領域と、前記第１の半導体領域の表面部分に、互いに間隙をおいて並べられた、深さｄ２で平均不純物濃度ｎ２を有する複数の第２導電型の第２の半導体領域と、前記第２の半導体領域の表面部分の一部に、深さｄ３で、平均不純物濃度ｎ３を有する第１導電型の第３の半導体領域と、前記第３の半導体領域に接するソース電極と、前記第２の半導体領域の表面に形成された絶縁膜と、前記絶縁膜の上に形成されたゲート電極とを有し、前記単位セルにおいて、前記ソース電極端と前記第３の半導体領域端との間の長さが１μｍよりも小さく、前記炭化珪素層の表面において、第２の半導体領域の占める領域のうちの少なくとも一辺が２０μｍよりも小さく、前記不純物濃度ｎ２、ｎ３および深さｄ２、ｄ３に関して、２Ｅ１４ｃｍ-2＜（ｄ２×ｎ２＋ｄ３×ｎ３）＜２Ｅ１５ｃｍ-2の条件を満足する。
【００１３】
本発明における第１の半導体装置によると、ソース電極端と第３の半導体領域端との間の長さが１μｍよりも小さくなるように微細化されているため、ソース電極と第３の半導体領域との間の電気抵抗Ｒｓｈが、Ｒｏｎの全体に対して小さくなる。また、ｄ２×ｎ２＋ｄ３×ｎ３の値が２Ｅ１４ｃｍ-2よりも大きいことにより、低抵抗のスイッチング素子を実現することができる。また、ｄ２×ｎ２＋ｄ３×ｎ３の値が２Ｅ１５ｃｍ-2の値よりも小さいことにより、炭化珪素層のうちイオン注入領域における表面の平坦性の劣化を抑制することができる。以上のような条件を満たすことにより、本発明における第１の炭化珪素半導体装置では、イオン注入を行う際の温度を高くしなくても炭化珪素層の結晶性を高く保つことができる。これにより、加熱のための大がかりな熱機構が不要となり、また、加熱冷却に必要な時間も不要となる。したがって、本発明における第１の炭化珪素半導体装置は低コストで形成することができる。
【００１４】
本発明における第１の炭化珪素半導体装置において、前記第２の半導体領域にはアルミニウムが注入され、前記第３の半導体領域には窒素が注入され、前記不純物濃度ｎ１、ｎ２および深さｄ１、ｄ２に関して、５Ｅ１４ｃｍ-2＜ｄ２×ｎ２＋ｄ３×ｎ３＜２Ｅ１５ｃｍ-2の条件を満足してもよい。
【００１５】
本発明における第１の炭化珪素半導体装置において、前記第２の半導体領域にはアルミニウムが注入され、前記第３の半導体領域にはリンが注入され、前記不純物濃度ｎ１、ｎ２および深さｄ１、ｄ２に関して、５Ｅ１４ｃｍ-2＜（ｄ２×ｎ２＋ｄ３×ｎ３）＜１Ｅ１５ｃｍ-2の条件を満足してもよい。
【００１６】
本発明における第１の炭化珪素半導体装置の製造方法は、複数の単位セルを有する炭化珪素半導体装置の製造方法であって、半導体基板上に、平均不純物濃度ｎ１の第１導電型の不純物を含む第１の半導体領域をエピタキシャル成長させる工程（ａ）と、３００℃以下の温度で第１のイオン注入を行うことにより、前記第１の半導体領域の表面部分に、互いに間隙をおいて、深さｄ２で平均不純物濃度ｎ２を有する第２導電型の第２の半導体領域を複数形成する工程（ｂ）と、３００℃以下の温度で第２のイオン注入を行うことにより、前記第２の半導体領域の表面部分の表面部分に、深さｄ３で、平均不純物濃度ｎ３を有する第１導電型の第３の半導体領域を形成する工程（ｃ）と、前記工程（ｂ）、（ｃ）の後に、熱処理を行う工程（ｄ）と、前記第３の半導体領域に接するソース電極を形成する工程（ｅ）と、前記第２の半導体領域の表面に絶縁膜を形成する工程（ｆ）と、前記絶縁膜の上にゲート電極を形成する工程（ｇ）とを備え、前記単位セルにおいて、前記ソース電極端と前記第３の半導体領域端との間を１μｍよりも小さく形成し、前記炭化珪素層の上面において、前記第２の半導体領域占める領域のうちの少なくとも一辺を２０μｍよりも小さくなるように形成し、前記不純物濃度ｎ１、ｎ２および深さｄ１、ｄ２に関して、２Ｅ１４ｃｍ-2＜（ｄ２×ｎ２＋ｄ３×ｎ３）＜２Ｅ１５ｃｍ-2の条件を満足する。
【００１７】
本発明における第１の半導体装置の製造方法によると、ソース電極端と第３の半導体領域端との間の長さが１μｍよりも小さくなるように微細化されているため、ソース電極と第３の半導体領域との間の電気抵抗Ｒｓｈを、Ｒｏｎの全体に対して小さくすることができる。また、ｄ２×ｎ２＋ｄ３×ｎ３の値を２Ｅ１４ｃｍ-2よりも大きくすることにより、低抵抗のスイッチング素子を実現することができる。また、ｄ２×ｎ２＋ｄ３×ｎ３の値を２Ｅ１５ｃｍ-2の値よりも小さくすることにより、炭化珪素層のうちイオン注入領域における表面の平坦性の劣化を抑制することができる。以上のような条件を満たすことにより、本発明における第１の炭化珪素半導体装置の製造方法では、３００℃以下の温度で第１のイオン注入および第２のイオン注入を行っても、炭化珪素層の結晶性を高く保つことができる。これにより、加熱のための大がかりな熱機構が不要となり、また、加熱冷却に必要な時間も不要となる。したがって、低コストで炭化珪素半導体装置を形成することができる。
【００１８】
本発明における第１の炭化珪素半導体装置の製造方法において、前記工程（ｂ）では、前記第１のイオン注入によってアルミニウムを注入し、前記工程（ｃ）では、前記第２のイオン注入によって窒素を注入し、前記不純物濃度ｎ１、ｎ２および深さｄ１、ｄ２に関して、５Ｅ１４ｃｍ-2＜（ｄ２×ｎ２＋ｄ３×ｎ３）＜２Ｅ１５ｃｍ-2の条件を満足してもよい。
【００１９】
本発明における第１の炭化珪素半導体装置の製造方法において、前記工程（ｂ）では、前記第１のイオン注入によってアルミニウムを注入し、前記工程（ｃ）では、前記第２のイオン注入によってリンを注入し、前記不純物濃度ｎ１、ｎ２および深さｄ１、ｄ２に関して、５Ｅ１４ｃｍ-2＜（ｄ２×ｎ２＋ｄ３×ｎ３）＜１Ｅ１５ｃｍ-2の条件を満足してもよい。
【発明の効果】
【００２０】
本発明の炭化珪素半導体装置およびその製造方法では、加熱のための大がかりな熱機構が不要となり、また、加熱冷却に必要な時間も不要となる。したがって、本発明における炭化珪素半導体装置は低コストで形成することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について説明する。
【００２２】
図１（ａ）、（ｂ）は、本発明の実施形態において、炭化珪素を用いた縦型のパワースイッチングＭＩＳＦＥＴの構造を示す断面図および平面図である。図１（ａ）に示すように、本実施形態におけるパワースイッチングＭＩＳＦＥＴでは、４Ｈ−ＳｉＣ基板１３の表面部に、ｎ型のワイドバンドギャップ半導体からなり、不純物濃度ｎ１の窒素Ｎまたは燐Ｐを有する、厚さｄ１のドリフト領域（第１の半導体領域）１が形成されている。
【００２３】
また、ドリフト領域１内には、間隙３をあけて、不純物濃度ｎ２のアルミニウムＡｌまたはボロンＢを有する、深さｄ２のｐ型の第２の半導体領域４が形成されている。さらに、ｐ型の第２の半導体領域４内に、不純物濃度ｎ３の窒素Ｎまたは燐Ｐを有する、深さｄ３のソース領域５（ｎ型の第３の半導体領域）が形成されている。
【００２４】
半導体領域１の上には、ソース領域５およびｐ型の第２の半導体領域４に接するソース電極６が形成されている。また、ｐ型の第２の半導体領域４の上に亘って、絶縁膜７およびゲート電極８が形成されている。一方、４Ｈ−ＳｉＣ基板１３のうちソース電極６およびゲート電極８が形成されている面とは反対側の面上には、ｎ型のドリフト領域１と接するドレイン電極９が形成されている。
【００２５】
（ソース電極端と第１導電型の第３の半導体領域端との間の長さ）
図１（ａ）、（ｂ）に示すＭＩＳＦＥＴについて、オン抵抗Ｒｏｎの値をシミュレーションにより計算した。シート抵抗がＲｏｎに関係する要素は、ソース電極とＭＯＳチャンネルとの間の第１導電型の第３の半導体領域（ソース領域５）の電気抵抗Ｒｓｈで表される。図１に示すＭＩＳＦＥＴでは、ソース領域５のシート抵抗が１０００Ω／□であり、前記ソース電極６の端部と第３の半導体領域５の端部との間の長さがＬｓであるとする。
【００２６】
Ｌｓ＝５μｍで単位セルサイズが３１μｍの場合は、Ｒｓｈが２ｍΩｃｍ2となり、全体のＲｏｎの１５％以上を占める。この値は、基板の抵抗値１ｍΩｃｍ2に比べても大きく、他のＲｏｎの要素に比べても無視できない大きさである。
【００２７】
しかし、Ｌｓ＜１μｍで単位セルの一辺の長さを２０μｍ以下にして微細化をすると、ソース領域のシート抵抗が１０００Ω/□であれば前記Ｒｓｈは減少し、０．２ｍΩｃｍ2以下となり、Ｒｏｎ全体の３％以下の、基板の抵抗値１ｍΩｃｍ2に比べても小さな値となり、他のＲｏｎの要素に比べて無視できる大きさとなる。
【００２８】
（第２の半導体領域の占める領域の辺の長さ）
セルサイズが大きくなると、第２の半導体領域４の下に位置する部分に電流が回り込む面積が減少して、Ron抵抗が上がってしまう。一般に、ソース電極６の下から第２の半導体領域４の下に位置する部分に電流が回り込む角度は、４５度であると言われている。通常、１０００Ｖ程度の耐圧を有する場合のドリフト層１の厚みは１０μｍ程度であるので、４５度の角度で電流が進行するのに必要な第２半導体領域４の幅も１０μｍとなる。１つのセル内では、セルの両側から電流が回り込むため、セルに必要な幅は、１０μｍ×２の２０μｍとなる。つまり、このセルサイズ以下のパワーデバイスでは小さな抵抗が期待され、低損失パワー素子としての機能が期待できる。
【００２９】
ところで、セルサイズＬｃｅは、以下のＡ〜Ｅを用いて次のように表すことができる。
【００３０】
セルサイズＬｃｅ＝Ａ＋２Ｂ＋２Ｃ＋２Ｄ＋Ｅ
Ａ＝ソース電極が第２の半導体領域とオーミック接触する領域の幅
Ｂ＝ソース電極がソース領域とオーミック接触する領域の幅
Ｃ＝ソース電極の端部からソース領域の端部までの幅Ｌｓｈ
Ｄ＝チャネル幅Ｌｃｈ
Ｅ＝単位セル同士の間隔
ここで、Ｄ（Ｌｃｈ）＝１μｍ、Ｅ＝３μｍ、Ｃ（Ｌｓｈ）＝１μｍとすると、２Ｃ＋２Ｄ＋Ｅ＝７μｍである。さらに、電流を安定に流すためには、Ａの値が１μｍ以上であり、Ｂの値が１μｍ以上であることが必要である。以上のことから、セルサイズＬｃｅは１０μｍ以上必要である。セルサイズＬｃｅが小さいと、チャンネルを通過して流れる電流のパス面積が増大して抵抗が下がるので小さいセルサイズＬｃｅが要望される。以上の結果から、１０μｍの２倍以下である２０μｍ以下のセルサイズＬｃｅであれば、上記のように低抵抗性が期待でき、微細加工の再現性も確保され、工業的に有効であることを確認した。
【００３１】
（ｎ２・ｄ２＋ｎ３・ｄ３の値の下限）
本実施形態におけるパワースイッチングＭＩＳＦＥＴにおいては、第２の半導体領域４が空乏化して絶縁破壊しないように、ｎ２を十分大きく設定し、ｄ２が大きくならないようにすることが好ましい。イオン注入によって形成される第２の半導体領域の深さｄ２は大体２μｍ以下に設定される必要があり、ｎ２はｎ１よりも一桁以上大きく設定する必要がある。前記（３）式を満たすように、（１）式の値よりも十分大きくなるように、更に好ましくは、ｎ２はｎ１よりも２桁以上大きく設定することが好ましい。
【００３２】
この場合、ｄ２はｄ１より２桁小さい値以上をとればよいこととなり、第２の半導体領域４に広がる空乏層がドレイン領域１からソース領域５まで繋がって電流が流れることはない。通常はｎ２は十分大きく設定され、ｄ２も０．１μｍ以上の値をとれば（３）式を満たすことができ、イオン注入のドーズ量ｎ２・ｄ２の値は、ｎ１・ｄ１の値に比べて１桁以上大きく設定し、通常はｎ２・ｄ２＞１Ｅ１４ｃｍ-2程度の値は必要であることを確認した。
【００３３】
一方、ソース電極（オーミック電極）６との接合をとり、前記ｐ型の第２の半導体領域４の表面部分の一部に前記ｐ型の第２の半導体領域４に囲まれて、深さｄ３、平均不純物濃度ｎ３の第１導電型の第３の半導体領域（ソース領域５）は、ソース電極６とアロイ化してオーミック接合を構成するために、厚みｄ３＞０．１μｍを必要とし、通常はｎ３＞１Ｅ１９ｃｍ-2の高ドーピング濃度が必要である。ここで、ｎ３・ｄ３＝１Ｅ１４ｃｍ-2となり、上述のｎ２・ｄ２の値と合わせて、ｎ２・ｄ２＋ｎ３・ｄ３＞２Ｅ１４ｃｍ-2の値が、低抵抗のスイッチング素子を実現するために必要であることを確認した。
【００３４】
（ｎ２・ｄ２＋ｎ３・ｄ３の値の上限）
本願発明者らは、ｎ２・ｄ２＋ｎ３・ｄ３の上限を見極めるために、下記の実験を行った。加熱せずに室温に保った基板にイオン注入した場合の結晶の損傷密度を、ＲＢＳによって評価した。このとき、ＲＢＳ反射イオン強度が最小になるように、ＳｉＣの結晶方位をＲＢＳ入射イオンの方向に対して合わせ、イオンチャンネリングを起こさせた場合の、ＲＢＳスペクトル強度を計測した。図２は、ＲＢＳスペクトル強度の測定結果を示すグラフ図である。図２において、ＲＢＳスペクトル強度は、ランダム方向（ＳｉＣの結晶方位をずらしてＲＢＳスペクトル強度が最大となる方向）のＲＢＳスペクトル強度を１００％とし、前記最大強度との相対値で示している。
【００３５】
図２において、イオン注入のドーズ量が増大すると、結晶中に損傷が導入され、前記イオンチャンネリングが不十分となり、前記ＲＢＳスペクトル強度が増大する様子が観測された。窒素Ｎをイオン注入した場合と燐Ｐをイオン注入した場合とでは、ＲＢＳスペクトル強度の増大の様子が異なる。ＰまたはＡｌのイオン注入においては、１Ｅ１５ｃｍ-2のドーズ量の時に前記ＲＢＳスペクトル強度が４０％を越えることを確認した。ＮまたはＢのイオン注入に関しては、２Ｅ１５ｃｍ-2のドーズ量の時に前記ＲＢＳスペクトル強度が４０％を越えることを確認した。
【００３６】
また、ＲＢＳスペクトル強度が４０％を越える結晶損傷を導入すると、イオン注入後の熱アニールにより、ＳｉＣの結晶を回復させることが難しいことを確認した。図３は、室温で注入したイオンのドーズ量と、アニール後のソース領域におけるシート抵抗との関係を示すグラフ図である。図３に示すように、室温注入後のアニールによって形成されたＮ+領域のシート抵抗をドーズ量に対してプロットすると、Ｎのドーズ量が１．５Ｅ１５ｃｍ-2の場合に最小のシート抵抗を示すことが確認された。この場合の最小シート抵抗値は、１０００Ω/□以下であった。この場合、２Ｅ１５ｃｍ-2以下のドーズ量においては、シート抵抗は小さく保たれていることを確認した。また、２Ｅ１５ｃｍ-2以上のドーズ量においては結晶損傷の密度が増大し、シート抵抗が増大することも確認した。また、２Ｅ１５ｃｍ-2以上のドーズ量においては、熱アニール後に、表面にステップバンチングと呼ばれる表面凸凹ができることも確認され、平均表面粗さはＲａ＞１０ｎｍとなる。ドーズ量が２Ｅ１５ｃｍ-2以下である場合は平均表面粗さはＲａ＜２ｎｍとなるため、ドーズ量が２Ｅ１５ｃｍ-2以上である場合は、２Ｅ１５ｃｍ-2以下である場合と比較して、表面の平坦性が著しく悪化していることが確認された。
【００３７】
表面平坦性の悪化は、素子耐圧の悪化、チャンネル移動度の低下およびチャンネル抵抗の増大を引き起こし、大きな問題となる。なお、前記データは、室温注入時の結果であり、５００℃の高温注入では、２Ｅ１５ｃｍ-2以上のドーズ量においても、熱アニール後の平均表面粗さはＲａ＜２ｎｍに保たれた。
【００３８】
また、同様に、Ｐを室温で注入した場合には、ドーズ量８Ｅ１４ｃｍ-2のときに最小のシート抵抗を示すことが確認され、この場合の最小シート抵抗値は、４００Ω/□以下であった。この場合、２Ｅ１５ｃｍ-2以下のドーズ量においては、シート抵抗は小さく保たれていることを確認した。また、１Ｅ１５ｃｍ-2以上のドーズ量においては結晶損傷の密度が増大し、シート抵抗が増大することも確認した。また、２Ｅ１５ｃｍ-2以上のドーズ量においては、熱アニール後に、表面にステップバンチングと呼ばれる表面凸凹ができることも確認され、平均表面粗さはＲａ＞１０ｎｍとなる。ドーズ量が１Ｅ１５ｃｍ-2以下である場合は平均表面粗さはＲａ＜２ｎｍとなるため、ドーズ量が２Ｅ１５ｃｍ-2以上である場合には、１Ｅ１５ｃｍ-2以下である場合と比較して表面平坦性が著しく悪化していることが確認された。なお、室温とは具体的には１００℃以下の温度のことをいう。なお、本願発明では、室温以上の温度であって従来よりも低い温度で加熱を行いながらイオン注入を行ってもよい。具体的には、３００℃以下の温度でイオン注入を行うと、結晶性の劣化を抑制することができるとともに、製造コストを従来よりも削減することができる。
【００３９】
表面平坦性の悪化は、素子耐圧の悪化、チャンネル移動度の低下およびチャンネル抵抗の増大を引き起こし、大きな問題となる。ＰはＮに比べて重く大きな元素であるので、Ｎの場合よりも大きな損傷を炭化珪素単結晶に与えるため、Ｎの場合よりも小さなドーズ量でも結晶を破壊し、欠陥密度が高くなると考えられる。
【００４０】
以上の結果から、前記室温におけるイオン注入によって実現できるシート抵抗の値から、室温注入によって形成可能な低ＲｏｎのＭＩＳＦＥＴ半導体素子を見い出した。
【００４１】
（実施例）
以下では、図１に示す本実施形態の半導体装置の製造方法について説明する。まず、シランとプロパンを原料ガスとし、水素をキャリアガスとして用いたＣＶＤエピタキシャル成長を行うことにより、ｎ+基板１３上に厚さｄ１＝１５μｍのドリフト領域１を形成した。このエピタキシャル成長時には、窒素Ｎを濃度ｎ１＝６Ｅ１５ｃｍ-3でドーピングした。なお、ドリフト領域１とｎ+基板１３との間に、ドリフト領域１よりも高濃度のＰ型不純物、例えば１Ｅ１７ｃｍ-3の窒素をドーピングしたバッファー層（図示せず）を５μｍの厚さで形成すると、より耐圧を高くすることができる。
【００４２】
次に、ドリフト領域１の上にマスク（図示せず）を形成してＡｌイオンを打ち込み、深さ０．４μｍ、平均２．５Ｅ１８ｃｍ-2のドーピング濃度の第２の半導体領域４を形成した。前記平均濃度が前記深さで達成できるように、イオン注入のエネルギーを選んで多段注入した。例えば、３０〜３５０ＫｅＶのエネルギーで４段の注入を行った。この場合のドーズ量はｎ２・ｄ２＝１Ｅ１４ｃｍ-2であった。イオン注入は加熱せずに、水冷された試料ホルダーを用い、室温に保たれた状態で行われた。第２の半導体領域４打ち込みのためのマスクの開口部は、１７μｍ×１７μｍの□で、第２の半導体領域４は１７μｍ×１７μｍの単位セルを構成しており、これらの単位セルが集積化されて、全体のスイッチング素子が形成されている。
【００４３】
次に、別のマスク（図示せず）を形成し、第２の半導体領域４中にＮイオンを注入し、深さ０．２μｍ、平均濃度６Ｅ１９ｃｍ-3のソース領域５を形成した。平均濃度が前記深さで達成できるように、イオン注入のエネルギーを選んで多段注入した。例えば、３０〜１２０ｋｅＶのエネルギーで３段の注入を行った。この場合のドーズ量はｎ３・ｄ３＝１．２Ｅ１５ｃｍ-2であった。ソース領域５のイオン注入も室温に保たれた状態で行われた。ここで、ソース電極２の端部と第３の半導体領域５の端部との間の長さＬｓは１μｍとした。
【００４４】
第２の半導体領域４のイオン注入およびソース領域のイオン注入を室温で行った後に、Ａｒ雰囲気で１７００℃で３０分のアニールを行って、ドーパントを活性化させて、イオン中の損傷を回復させた。このアニール処理により、ソース領域は導電性を示して低抵抗となり、この場合のシート抵抗は８００Ω/□以下の値を示した。
【００４５】
単位セルの間隙３は３μｍとした。第２の半導体領域４中に、外周部にＭＩＳＦＥＴチャンネル部分１０を残して、ソース領域５を形成している。ここで、前記ＭＩＳＦＥＴチャンネルの長さＬｃｈ＝１μｍとした。前記単位セルサイズを２０μｍ×２０μｍ以下に設定した。この時、ソース電極６の端部から第１導電型の第３の半導体領域５の端部までの長さ（チャンネルまでのソース領域の距離）Ｌｓを１μｍ以下に設定した。これにより、Ｒｓｈが小さく保たれ、ソース電極６が、第２の半導体領域４とオーミック接合を形成している領域１１と、ソース領域５とオーミック接合を形成する領域１２を十分に広く確保できた。ソース電極６の端部から第１導電型の第３の半導体領域５までの距離をＬｓ＜１μｍと短くすることにより、ソース領域５の素子全体抵抗Ｒｏｎの成分Ｒｓｈが十分小さく０．２ｍΩｃｍ2以下となり、基板の抵抗値１ｍΩｃｍ2に比べて小さく、無視できる値になることを確認した。
【００４６】
前記炭化珪素ＭＩＳＦＥＴでは、耐圧が１０００Ｖ以上を示し、Ｒｏｎとして６ｍΩｃｍ2が観測された。
【００４７】
なお、本実施例において、第２の半導体領域４にはＡｌイオンを、ソース領域５にＮイオンを注入する場合には、ｎ２・ｄ２＋ｎ３・ｄ３＝１Ｅ１４＋１．２Ｅ１５＝１．３Ｅ１５である場合を示した。しかしながら、上述したように、２Ｅ１４ｃｍ-2＜（ｄ２×ｎ２＋ｄ３×ｎ３）＜２Ｅ１５ｃｍ-2の範囲で、かつ、前記Ｌｓの長さが１μｍ以下、単位セルサイズが２０μｍ×２０μｍ以下の場合は、Ｒｓｈ（Ｒｏｎ）が十分小さくなることを確認した。５Ｅ１４ｃｍ-2＜（ｄ２×ｎ２＋ｄ３×ｎ３）＜２Ｅ１５ｃｍ-2の範囲でＲｓｈ＜０．２ｍΩｃｍ2となり、シート抵抗は十分小さかった。２Ｅ１５ｃｍ-2＜（ｄ２×ｎ２＋ｄ３×ｎ３）＜４Ｅ１５ｃｍ-2の範囲では、アニール後の表面の平坦度が得られず、Ｒａ＝８ｎｍ以上の平坦度となり、この表面を利用して形成したＭＩＳＦＥＴのチャンネル抵抗Ｒｃｈが増大して、ＭＩＳＦＥＴ全体のＲｏｎは１０ｍΩｃｍ2程度まで増大してしまった。さらに、凸凹表面に形成した酸化膜の絶縁性の歩留まりが低下し、２Ｅ１５ｃｍ-2＜（ｄ２×ｎ２＋ｄ３×ｎ３）の範囲では、本実施形態の範囲の値に比べて、歩留まりが１０％以上低下することを確認した。特に最適なのは、５Ｅ１４ｃｍ-2＜（ｄ２×ｎ２＋ｄ３×ｎ３）＜２Ｅ１５ｃｍ-2の範囲でＲｓｈ＜０．２ｍΩｃｍ2となり、基板の抵抗値１ｍΩｃｍ2に比べて小さく無視できる値になることを確認した。この場合のアニール後のイオン注入領域の表面の平坦性は、Ｒａ＜２ｎｍで非常に平坦であった。ＭＩＳＦＥＴ全体のＲｏｎは６ｍΩｃｍ2以下であった。ここで、Ｌｓ＞１μｍまたは単位セルサイズが２０μｍ×２０μｍ以上の場合は、１０ｍΩｃｍ2以上のＲｏｎとなり、ＭＩＳＦＥＴの抵抗が増大してしまい、パワーデバイスとして特性劣化してしまうことを確認した。
【００４８】
また、第２の半導体領域４へはＡｌまたはＢイオンを注入し、ソース領域５へはＰイオンを注入する場合には、２Ｅ１４ｃｍ-2＜（ｄ２×ｎ２＋ｄ３×ｎ３）＜２Ｅ１５ｃｍ-2の範囲で、前記Ｌｓの長さが１μｍ以下であり、かつ、単位セルサイズが２０μｍ×２０μｍ以下の場合は、同様にＲｓｈが十分小さくなることを確認した。５Ｅ１４ｃｍ-2＜（ｄ２×ｎ２＋ｄ３×ｎ３）＜１Ｅ１５ｃｍ-2の範囲では、Ｒｓｈ＜０．２ｍΩｃｍ2となり、シート抵抗は十分小さかったが、１Ｅ１５ｃｍ-2＜（ｄ２×ｎ２＋ｄ３×ｎ３）＜２Ｅ１５ｃｍ-2の範囲では、アニール後の表面の平坦度が得られず、平均表面粗さＲａ＝８ｎｍ程度の平坦度となり、この表面を利用して形成したＭＩＳＦＥＴのチャンネル抵抗Ｒｃｈが増大して、ＭＩＳＦＥＴ全体のＲｏｎは１０ｍΩｃｍ2程度まで増大してしまった。さらに、凸凹表面に形成した酸化絶縁膜の絶縁性の歩留まりが低下し、１Ｅ１５ｃｍ-2＜ （ｄ２×ｎ２＋ｄ３×ｎ３）の範囲では、本発明の範囲に比べて、歩留まりが１０％以上低下することを確認した。Ｐをソース領域に打ち込んだ場合に特に最適なのは、５Ｅ１４ｃｍ-2＜（ｄ２×ｎ２＋ｄ３×ｎ３）＜１Ｅ１５ｃｍ-2の範囲でＲｓｈ＜０．２ｍΩｃｍ2となり、基板の抵抗値１ｍΩｃｍ2に比べて小さく無視できる値になることを確認した。この場合のアニール後のイオン注入領域の表面の平坦性は、Ｒａ＜２ｎｍで非常に平坦であった。ＭＩＳＦＥＴ全体のＲｏｎは６ｍΩｃｍ2以下であった。ここで、Ｌｓ＞１μｍまたは単位セルサイズが２０μｍ×２０μｍ以上の場合はＲｏｎが１０ｍΩｃｍ2以上まで増大してしまい、パワーデバイスとして特性劣化してしまうことを確認した。
【００４９】
以上ではＭＩＳＦＥＴに関して説明したが、他のスイッチング素子、例えば、ＪＦＥＴやＳＩＴ等に関しても、本発明が有効であることを確認した。特にイオン注入により形成される領域を含む構造のスイッチング素子について本発明は有効である。
【００５０】
また、上述の説明では、第２の半導体領域４の表面の形が正方形の場合について説明したが、前記第２の半導体領域４の表面の形が長方形であってもよく、一方が非常に長いストライプ型の形状を有していてもよい。この場合、本発明の構造は、第２の半導体領域４の表面の少なくとも一辺が２０μｍよりも小さい場合に有効であった。
【産業上の利用可能性】
【００５１】
本発明の炭化珪素半導体装置およびその製造方法は、高温を必要としない注入プロセスにより、スループットが良く、低損失のスイッチング素子を形成することができる。したがって、例えばモータを駆動する低損失インバータを安価に形成することが可能となり、省エネルギー推進に寄与する点で、産業上の利用可能性は高い。
【図面の簡単な説明】
【００５２】
【図１】（ａ）、（ｂ）は、本発明の実施形態において、炭化珪素を用いた縦型のパワースイッチングＭＩＳＦＥＴの構造を示す断面図および平面図である。
【図２】ＲＢＳスペクトル強度の測定結果を示すグラフ図である。
【図３】室温で注入したイオンのドーズ量と、アニール後のソース領域におけるシート抵抗との関係を示すグラフ図である。
【図４】（ａ）、（ｂ）は、従来における炭化珪素を用いた縦型のパワースイッチングＭＩＳＦＥＴの構造を示す断面図および平面図である。
【符号の説明】
【００５３】
１      ドレイン領域
１      半導体領域
２      ソース電極
３      間隙
４      第２の半導体領域
５      第３の半導体領域
６      ソース電極
７      絶縁膜
８      ゲート電極
９      ドレイン電極
１１      領域
１２      領域
１３      基板
１４      炭化珪素層
【図１】
2007142116.tif 000003
【図２】
2007142116.tif 000004
【図３】
2007142116.tif 000005
【図４】
2007142116.tif 000006