(57)【要約】【課題】単一スタック内で互いに結合された複数の絶縁体上半導体（ＳＯＩ）ウエハを含む半導体デバイス用の基板を提供すること。【解決手段】このスタックの遠位端は、第１表面配向を有するある厚さの第１半導体層を伴う第１のＳＯＩ領域を含む。この単一スタックの表面はさらに、非ＳＯＩ領域、または少なくとも１つの第２のＳＯＩ領域、あるいはその両方を含み得る。この非ＳＯＩ領域は、単一スタックのすべての絶縁体層を貫通して延び、かつ、第１シリコン層と異なる厚さを有するバルク・シリコンを含み得る。第２のＳＯＩ領域はそれぞれ、厚さが第１半導体層の厚さと異なるか、または表面配向が第１表面配向と異なるか、あるいはその両方とも異なる第２の半導体層を有する。そのため、この基板により、表面配向が異なるか、または厚さが異なるか、あるいはバルクまたはＳＯＩと構造が異なるか、あるいはこれら異なるものが組み合わされた最適な基板領域上に異なるデバイスを形成することができる。【選択図】図１
2007142401.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイス用の基板であって、
スタックを備え、前記スタックは、
第１表面配向を有する第１半導体層、第２表面配向を有する第２半導体層、およびこれらの間の第１絶縁体層を含む第１の絶縁体上半導体（ＳＯＩ）ウエハと、
第３表面配向を有する第３半導体層、第４表面配向を有する第４半導体層、およびこれらの間の第２絶縁体層を含む少なくとも１つの第２の絶縁体上半導体（ＳＯＩ）ウエハと、
前記第１のＳＯＩウエハと前記少なくとも１つの第２のＳＯＩウエハの１つとの間の酸化絶縁体層と、
前記第１半導体層を含む前記第１のＳＯＩウエハの第１のＳＯＩ領域および少なくとも１つの第２領域を含む、前記スタックの遠位端とを備え、前記少なくとも１つの第２領域は、
前記スタックのすべての絶縁体層を貫通して延び、かつ、前記第１のＳＯＩ領域の前記第１半導体層の厚さと異なる厚さを有するバルク半導体領域と、
半導体の厚さおよび表面配向の少なくとも１つが、前記第１半導体層の厚さおよび前記第１半導体層の表面配向と異なる第２のＳＯＩ領域のうち１つを含み、
前記第１、第２、第３、および第４の表面配向の少なくとも１つは、他の表面配向と異なる、基板。
【請求項２】
少なくとも１つの半導体層は、シリコン、ゲルマニウム、シリコン・ゲルマニウム、シリコン・ゲルマニウム上の歪シリコン、および歪シリコンの１つを含む、請求項１に記載の基板。
【請求項３】
前記表面配向は、＜１００＞、＜１１０＞、および＜１１１＞からなる群から選択される、請求項１に記載の基板。
【請求項４】
前記第１のＳＯＩ領域以外の各領域は、周囲構造から前記各領域を分離するトレンチ分離を含む、請求項１に記載の基板。
【請求項５】
前記トレンチ分離は、二酸化シリコンおよび窒化シリコンの１つを含む、請求項４に記載の基板。
【請求項６】
前記第２半導体層の上にシリコン・ゲルマニウム層をさらに備える、請求項１に記載の基板。
【請求項７】
半導体デバイス用の基板であって、
単一スタック内で互いに結合された複数の絶縁体上半導体（ＳＯＩ）ウエハを備え、前記単一スタックの遠位端は、ある厚さおよび第１表面配向を有する第１半導体層を伴う第１のＳＯＩ領域を含み、前記単一スタックの表面は、
前記単一スタックのすべての絶縁体層を貫通して延び、かつ、前記第１半導体層の厚さと異なる厚さを有する非ＳＯＩ領域と、
厚さおよび表面配向の少なくとも１つが、前記第１半導体層の厚さおよび前記第１表面配向と異なる第２半導体層を有する少なくとも１つの第２のＳＯＩ領域のうち少なくとも１つを含む、基板。
【請求項８】
前記非ＳＯＩ領域の表面配向は前記第１表面配向と異なる、請求項７に記載の基板。
【請求項９】
前記スタックの少なくとも１つの半導体層は、シリコン、ゲルマニウム、シリコン・ゲルマニウム、シリコン・ゲルマニウム上の歪シリコン、および歪シリコンの１つを含む、請求項７に記載の基板。
【請求項１０】
前記第１のＳＯＩ領域以外の各領域は、周囲構造から前記各領域を分離するトレンチ分離を含む、請求項７に記載の基板。
【請求項１１】
前記非ＳＯＩ領域はバルク・シリコンを含む、請求項７に記載の基板。
【請求項１２】
前記表面は、＜１００＞表面配向を有する前記第１のＳＯＩ領域と、＜１１０＞表面配向を有する第２のＳＯＩ領域と、＜１００＞表面配向および＜１１０＞表面配向の１つを有する前記非ＳＯＩ領域とを含む、請求項７に記載の基板。
【請求項１３】
前記スタック内の各ＳＯＩウエハは、酸化絶縁体層によって隣接するＳＯＩウエハに結合する、請求項７に記載の基板。
【請求項１４】
前記スタックは２枚のＳＯＩウエハを含み、そのため、前記スタック内には３つの絶縁体層が含まれる、請求項１３に記載の基板。
【請求項１５】
前記表面は３つの異なる表面配向を含む、請求項７に記載の基板。
【請求項１６】
半導体基板を形成する方法であって、
第１の絶縁体上半導体（ＳＯＩ）ウエハを提供するステップと、
前記第１のＳＯＩウエハに第２のＳＯＩウエハを結合するステップと、
前記結合されたウエハの遠位半導体表面を貫通し、前記ＳＯＩウエハの他の半導体層の１つを露出させるように延びる開口を形成するステップと、
前記開口内に分離体を形成するステップと、
前記開口内で、露出した半導体層と同じ表面配向を有する半導体材料を再成長させるステップとを含む、方法。
【請求項１７】
前記開口は前記ＳＯＩウエハのすべての絶縁体層を貫通して延び、前記半導体材料はバルク・シリコンを含む、請求項１６に記載の方法。
【請求項１８】
前記ＳＯＩウエハの異なる半導体層に別の開口を形成し、前記別の開口について分離体の形成および再成長を繰り返すステップをさらに含む、請求項１６に記載の方法。
【請求項１９】
少なくとも１つの再成長させた半導体材料の表面配向は、前記遠位半導体表面の表面配向と異なる、請求項１８に記載の方法。
【請求項２０】
前記結合ステップは、前記第２のＳＯＩウエハの表面上に酸化絶縁体層を形成することと、前記第１のＳＯＩウエハと第２のＳＯＩウエハを前記酸化絶縁体層のところで接合することとを含む、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体デバイスに関し、より詳細には、１つまたは複数の絶縁体上半導体（ＳＯＩ）領域、または異なる半導体デバイスを支持する非ＳＯＩ領域、あるいはその両方のハイブリッド結晶表面配向を有する基板に関する。
【背景技術】
【０００２】
半導体デバイスの性能の向上は、これらのデバイスの製造業者にとって不断の努力活動である。現在半導体産業が直面している１つの挑戦課題は、工程の簡単さおよびトランジスタの性能を維持しつつ、単一チップ上にメモリ・デバイスおよび論理デバイスなどの異なる半導体デバイスを実装することである。これらのデバイスをシステム・オン・チップ（ＳｏＣ）」と称する。というのは、動作する完全な製品用の電子回路が単一チップ上に含まれるからである。ＳｏＣの性能を向上させるために現在採用されている一手法は、異なるタイプの半導体デバイスを、それぞれ最適な表面配向を有するシリコン基板上に製作することである。本発明で用いる「表面配向（方位）」は、ウエハ表面上でのシリコン原子の結晶構造または周期的な配置を指す。異なる半導体デバイスには異なる表面配向が最適である。例えば、ｎ型電界効果トランジスタ（ｎＦＥＴ）は、＜１００＞表面配向を有するシリコン上で生成することによって最適化することができ、ｐ型電界効果トランジスタ（ｐＦＥＴ）は、＜１１０＞表面配向を有するシリコン上で生成することによって最適化することができる。さらに、メモリ・デバイスおよびｎＦＥＴは一般に、絶縁体上半導体（ＳＯＩ）基板上で生成されるときに最適化され、ｐＦＥＴは一般に、バルク・シリコン基板上で生成されるときに最適化される。
【０００３】
これらの基板を提供する一手法は、互いに異なる表面配向を有する２枚の基板を、これらの間に絶縁二酸化（酸化）シリコン層をはさんで結合してＳＯＩ基板を形成することを含む。しかし、当産業では、個々の応用例について単一基板上のＳＯＩ区域および非ＳＯＩ区域がともに必要とされる。これらの応用例には、例えば、電力デバイスや、厚いシリコン基板により埋込シリコン・ゲルマニウム（ＳｉＧｅ）などの特徴から所望の歪みが得られるデバイスが含まれる。埋込酸化物の上に２種以上の厚さのシリコンを備えることが望ましいこともある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記に鑑みて、当技術分野では、異なる表面配向と、ＳＯＩ領域および非ＳＯＩ領域などの異なる構造とを有する基板が求められている。
【課題を解決するための手段】
【０００５】
一実施形態では、単一スタック内で互いに結合された複数の絶縁体上半導体（ＳＯＩ）ウエハを含む半導体デバイス用の基板が開示される。このスタックの遠位端は、第１表面配向を有するある厚さの第１半導体層を伴う第１のＳＯＩ領域を含む。この単一スタックの表面はさらに、非ＳＯＩ領域、または少なくとも１つの第２のＳＯＩ領域、あるいはその両方を含み得る。この非ＳＯＩ領域は、単一スタックのすべての絶縁体層を貫通して延び、かつ、第１シリコン層と異なる厚さを有するバルク・シリコンを含み得る。第２のＳＯＩ領域はそれぞれ、厚さが第１半導体層の厚さと異なるか、または表面配向が第１表面配向と異なるか、あるいはその両方とも異なる第２の半導体層を有する。そのため、この基板により、表面配向が異なるか、または厚さが異なるか、あるいはバルクまたはＳＯＩと構造が異なるか、あるいはこれら異なるものが組み合わされた最適な基板領域上に異なるデバイスを形成することができる。
【０００６】
本発明の第１態様では、半導体デバイス用の基板が提供される。この基板はスタックを備え、このスタックは、第１表面配向を有する第１半導体層、第２表面配向を有する第２半導体層、およびこれらの間の第１絶縁体層を含む第１の絶縁体上半導体（ＳＯＩ）ウエハと、第３表面配向を有する第３半導体層、第４表面配向を有する第４半導体層、およびこれらの間の第２絶縁体層を含む少なくとも１つの第２の絶縁体上半導体（ＳＯＩ）ウエハと、第１のＳＯＩウエハと少なくとも１つの第２のＳＯＩウエハの１つとの間の酸化絶縁体層と、第１半導体層を含む第１のＳＯＩウエハの第１のＳＯＩ領域および少なくとも１つの第２のＳＯＩ領域を含む、スタックの遠位端とを含み、この少なくとも１つの第２のＳＯＩ領域は、このスタックのすべての絶縁体層を貫通して延び、かつ、第１のＳＯＩ領域の第１半導体層の厚さと異なる厚さを有するバルク半導体領域と、半導体の厚さおよび表面配向の少なくとも１つが、第１半導体層の厚さおよび第１半導体層の表面配向と異なる第２のＳＯＩ領域のうち１つを含み、第１、第２、第３、および第４の表面配向の少なくとも１つは他の表面配向と異なる。
【０００７】
本発明の第２態様では、半導体デバイス用の基板が提供される。この基板は、単一スタック内で互いに結合された複数の絶縁体上半導体（ＳＯＩ）ウエハを備える。この単一スタックの遠位端は、ある厚さおよび第１表面配向を有する第１半導体層を伴う第１のＳＯＩ領域を含む。この単一スタックの表面は、単一スタックのすべての絶縁体層を貫通して延び、かつ、第１半導体層の厚さと異なる厚さを有する非ＳＯＩ領域と、厚さおよび表面配向の少なくとも１つが、第１半導体層の厚さおよび第１表面配向と異なる第２半導体層を有する少なくとも１つの第２のＳＯＩ領域のうち少なくとも１つを含む。
【０００８】
本発明の第３態様では、半導体基板を形成する方法が提供される。この方法は、第１の絶縁体上半導体（ＳＯＩ）ウエハを提供するステップと、この第１のＳＯＩウエハに第２のＳＯＩウエハを結合するステップと、これらの結合されたウエハの遠位半導体表面を貫通し、これらのＳＯＩウエハの他の半導体層の１つを露出させるように延びる開口を形成するステップと、この開口内に分離体を形成するステップと、この開口内で、露出した半導体層と同じ表面配向を有する半導体材料を再成長させるステップとを含む。
【０００９】
本発明の態様の例は、本明細書で説明する問題および本明細書では論じないが当業者によって想起可能な他の問題を解決するように設計される。
【００１０】
本発明の上記その他の特徴は、本発明の様々な態様についての以下の詳細な説明を、本発明の様々な実施形態を示す添付の図面と併せ読めばより容易に理解されよう。
【００１１】
本発明の図面は実寸に比例していないことに留意されたい。これらの図面は、単に本発明の典型的な態様を示すためのものであり、したがって、本発明の範囲を限定するとみなすべきではない。図面では、同様の数字は、これらの図面の間で同様の要素を表す。
【発明を実施するための最良の形態】
【００１２】
図１を参照すると、本発明による半導体デバイス用基板１００の一実施形態が示されている。基板１００は、単一のスタック１０６内で互いに結合された複数の絶縁体上半導体（ＳＯＩ）ウエハ１０２、１０４を含む。２枚のＳＯＩウエハ１０２、１０４しか示さないが、当業者には明らかなように、本発明の教示は、２枚のＳＯＩウエハだけに限定されるものではない。各ＳＯＩウエハ１０２、１０４は、半導体層１２２、１５２（典型的には、シリコン、シリコン・ゲルマニウム、またはゲルマニウムの何らかの形態）と、（例えば、二酸化シリコン（ＳｉＯ２）の）絶縁体層１２４、１５４と、例えばバルク・シリコンの半導体層（基板）１２６、１５６とを含む。第１のＳＯＩウエハ１０２は、第１表面配向を有する第１半導体層１２２と、第２表面配向を有する第２半導体層１２６と、これらの間の第１絶縁体層１２４とを含む。同様に、第２のＳＯＩウエハ１０４はそれぞれ、第３表面配向を有する第３半導体層１５２と、第４表面配向を有する第４半導体層１５６と、これらの間の第２絶縁体層１５４とを含む。少なくとも１つの半導体層は、他の層と異なる表面配向を有する。例えば、図に示すように、半導体層１２６は異なる表面配向を有する。ＳＯＩウエハ１０２、１０４はそれぞれ、従来型ＳＯＩウエハ、酸素注入による分離（ＳＩＭＯＸ）ウエハ、または結合ウエハとして提供することができる。スタック１０６の少なくとも１つの半導体層１２２、１５２、１２６、１５６は、シリコン、ゲルマニウム、シリコン・ゲルマニウム、シリコン・ゲルマニウム上の歪シリコン、または歪シリコンを含み得る。
【００１３】
第１および第２のＳＯＩウエハ１０２、１０４は、現在周知の、または今後開発される任意のやり方で合わせて結合される。一実施形態では、結合処理は、第２のＳＯＩウエハ１０４上で酸化絶縁体層１２８を形成することと、第１のＳＯＩウエハ１０２を接合することとを含む。スタック１０６内の各ＳＯＩウエハ１０２、１０４は、酸化絶縁体層によって隣接するＳＯＩウエハに同様に結合することができる。図に示す実施形態では、スタック１０６は、２枚のＳＯＩウエハ１０２、１０４を含み、そのため、このスタック内には３つの絶縁体層１２４、１５４、１２８が含まれる。
【００１４】
基板１００は、単一のスタック１０６の遠位端１１２の表面１１０も含む。表面１１０は、第１表面配向を有する厚さ（Ｔ）の第１半導体層１２２を伴う第１のＳＯＩ領域１２０を含む。第１のＳＯＩ領域１２０は、第１のＳＯＩウエハ１０２の一部として形成される。図に示すように、第１表面配向は＜１００＞である。ただし、個々のデバイスを最適化するのに一般に用いる任意の表面配向、例えば、＜１００＞、＜１１０＞、または＜１１１＞を用いることができる。例えば、ｎＦＥＴには、移動度が最大になる＜１００＞表面配向が好ましく、ｐＦＥＴでは、＜１１０＞表面配向で対応する移動度が増大する。いずれにしても、上記で述べたように、本発明の一実施形態によれば、半導体層１２２、１２６、１５２、１５６の表面配向の少なくとも１つは他の表面配向と異なる。
【００１５】
遠位端１１２はさらに、非ＳＯＩ領域１３０、または少なくとも１つの第２のＳＯＩ領域１３２、１３４、あるいはその両方を含むことがある。各領域１３０、１３２（少なくとも１つの第２の領域）、１３４（少なくとも１つの第２の領域）のシリコンの厚さは、第１のＳＯＩ領域１２０のシリコンの厚さと異なることがある。さらに、各領域１３０、１３２、１３４の表面配向も、領域１３０、１３２、１３４をエピタキシャル成長させるシリコン層の表面配向に応じて、第１のＳＯＩ領域１２０の表面配向と同じこともあり、第１のＳＯＩ領域１２０の表面配向と異なることもある。その結果、基板１００では、単一のスタック１０６内で、表面配向、または半導体の厚さ、または構造（例えばバルクまたはＳＯＩ）、あるいはこれらの組合せを様々に変えることができる。したがって、基板１００により、単一の基板１００上に様々な異なるデバイスを形成し得る。
【００１６】
これらの領域の例の細部に移ると、一実施形態では、非ＳＯＩ領域１３０は、単一のスタック１０６のすべての絶縁体層１２４、１２８、１５４を貫通して、最下部の半導体層（基板）１５６まで延びる。非ＳＯＩ領域１３０は、バルク・シリコンを含み得る。その結果、非ＳＯＩ領域１３０は、第１半導体層１２２の厚さ（Ｔ）と異なる厚さ（ＴＢ）を有する。さらに、以下で説明するように、非ＳＯＩ領域１３０は、半導体層（基板）１５６からエピタキシャル成長させるので、半導体層（基板）１５６と同じ表面配向を有し、この表面配向は、第１表面配向と同じ、例えば＜１００＞とすることもできるし、異なることもある。図に示すように、これらの表面配向は同じ、すなわち＜１００＞である。
【００１７】
第２の各ＳＯＩ領域１３２、１３４は、それぞれ第２半導体層１４０、１４２を有することがある。これらの半導体層の厚さおよび表面配向の少なくとも１つは、シリコン層等の第１半導体層１２２の厚さおよび第１表面配向と異なる。図に示すように、第２のＳＯＩ領域１３２は、＜１１０＞表面配向を有し、第２のＳＯＩ領域１３４は、＜１００＞表面配向を有する。第２の各ＳＯＩ領域１３２、１３４は、第１半導体層１２２の厚さ（Ｔ）と異なる厚さを有する。第２のＳＯＩ領域１３２、１３４の表面配向および厚さは、領域１３２、１３４をエピタキシャル成長させる半導体層に基づいて決まることがある。一実施形態では、図に示すように、第１のＳＯＩ領域１２０は＜１００＞表面配向を有するが、第２のＳＯＩ領域１３２は＜１１０＞表面配向を有し、第２のＳＯＩ領域１３４は＜１００＞表面配向を有し、非ＳＯＩ領域１３０は（図示する）＜１００＞または＜１１０＞の表面配向を有する。ただし、所望の場合には、遠位端１１２は、３つの異なる表面配向を含み得る。例えば、第１のＳＯＩ領域１２０を＜１００＞表面配向とし、第２のＳＯＩ領域１３２を＜１１０＞表面配向とし、非ＳＯＩ領域１３０または第２のＳＯＩ領域１３４、あるいはその両方を＜１１１＞表面配向とし得る。
【００１８】
第１のＳＯＩ領域１２０以外の各領域１３０、１３２、１３４は、例えば二酸化シリコン（ＳｉＯ２）などのトレンチ分離１６２を含む。
【００１９】
図２〜図６に移り、半導体用の基板１００を形成する方法の一実施形態を説明する。基板１００は、本明細書では説明しないが、本発明の範囲に含まれるとみなされる他の様々な方法で形成し得ることを理解されたい。図２および図３を参照すると、第１ステップでは、第１のＳＯＩウエハ１０２が提供され、次いで、第２のＳＯＩウエハ１０４に結合される。上記で述べたように、この結合ステップは、現在周知の、または今後開発される任意のウエハ結合方法を含み得る。一実施形態では、図３に示すように、この結合ステップは、第２のＳＯＩウエハ１０４の表面上に酸化絶縁体層１２８を形成し、酸化絶縁体層１２８のところで第１のＳＯＩウエハ１０２と第２のＳＯＩウエハ１０４を接合することを含み得る。ただし、現在周知の、または今後開発される他の様々な結合技術も可能であることを理解されたい。例えば、酸化絶縁体層１２８なしで、第１のＳＯＩウエハ１０２と第２のＳＯＩウエハ１０４を結合する。これを例えばシリコン−シリコン結合と称する。
【００２０】
図４に示すように、次のステップは、結合されたウエハの遠位半導体表面、すなわち遠位端１１２の半導体層１２２を貫通して開口１８０を形成することを含む。一実施形態では、開口１８０は、マスク１８２を被着させ、マスク１８２をパターン化し、スタック１０６内の選択した深さまでエッチング（１８４）することによって形成される。このエッチングは、例えば、テトラフルオロメタン（ＣＦ４）などの化学物質を使用する反応性イオン・エッチング（ＲＩＥ）、あるいは重合エッチングとする。すなわち、開口１８０は、ＳＯＩウエハ１０２、１０４の他の半導体層１２６、１５２、１５６の１つを露出させるように延びる。図に示すように、開口１８０は、半導体層１２６を露出させる。ただし、これは任意の半導体層とし得る。さらに、所望の場合には、任意の時点で、２つ以上の開口１８０を形成し得る。次いで、マスク１８２を除去する。
【００２１】
次に、図５に示すように、任意の従来のやり方で開口１８０内にトレンチ分離１６２を形成して、形成中の周囲の構造からこの領域を分離する。一実施形態では、このステップの第１部分は、例えば二酸化シリコン（ＳｉＯ２）または窒化シリコン（Ｓｉ３Ｎ４）あるいはその両方を含み得る側壁スペーサ１６０を形成することを含む。側壁スペーサ１６０の厚さは、この構造の必要性に応じて、例えば２０〜２００ｎｍとすることがある。やはり図５に示すように、次のステップは、開口１８０内で半導体材料１９０を再成長させることを含む。この成長は、用いられるマスク方式に応じて選択的とすることもできるし、非選択的としてもよい。半導体材料１９０が表面１１０に達するまで成長を継続させる。あるいは、化学機械研磨（ＣＭＰ）によって表面１１０と合うように平坦化することができる。シリコンなどの半導体材料１９０は、露出した半導体層、すなわち、図に示すように半導体層１２６と同じ表面配向を有する。
【００２２】
図６に示すように、分離形成ステップの第２部分は、各側壁スペーサ１６０（図５）をトレンチ分離１６２で置き換えることを含み得る。トレンチ分離１６２は、例えば、二酸化シリコン（ＳｉＯ２）または窒化シリコン（Ｓｉ３Ｎ４）あるいはその両方とし得る。この分離ステップは、ここで説明するのと異なる形態で実現することができる。例えば、これらの分離部は、半導体材料を再成長させた後で形成してもよい。トレンチ分離１６２により、各領域内に異なるデバイスを形成することができ、側壁スペーサ１６０に隣接する一般に欠陥を含むエピタキシャル成長部が除去される。すなわち、トレンチ分離１６２用にエッチングするトレンチは、側壁スペーサ１６０よりも広い。
【００２３】
図１に示すように、多数の領域１３０、１３２、１３４を形成し得るように、上記で説明した開口形成ステップ、分離形成ステップ、および再成長ステップを繰り返すことができることを理解されたい。例えば、この方法は、ＳＯＩウエハ１０２、１０４の異なる半導体層に別の開口を形成するステップと、分離形成ステップおよび再成長ステップを繰り返して、例えば、非ＳＯＩ領域１３０または別の第２のＳＯＩ領域１３４を形成するステップとを含み得る。非ＳＯＩ領域１３０については、開口１８０は、ＳＯＩウエハ１０２、１０４のすべての絶縁体層１２４、１２８、１５４を貫通して延び、そのため、再成長した半導体材料は、層１５６のバルク・シリコン等のバルク半導体層（基板）を含むことになる。いずれにしても、基板１００により、遠位半導体層１２２の表面配向と異なる表面配向を有する少なくとも１つの再成長した半導体材料が得られる。
【００２４】
この時点で従来の半導体処理を継続して行い、それによって、基板１００の非ＳＯＩ領域１３０上にある種のデバイスを形成し、複数の表面配向のＳＯＩ領域１２０、１３２、１３４上に、あるいは、ゲルマニウム（Ｇｅ）またはシリコン・ゲルマニウム（ＳｉＧｅ）などの複数の結晶の一部として他の高性能デバイスを形成することができる。すなわち、半導体層１２２、１２６、１５２、１５６の１つは、最初から、例えば、シリコンの代わりにＳｉＧｅ、あるいは、シリコン・オン・インシュレータの代わりにシリコン・ゲルマニウム・オン・インシュレータを含むことができる。代替実施形態では、まず、半導体基板１５６がシリコン基板である場合に、その上にＳｉＧｅ層を被着させ、それによって、２重埋込酸化絶縁体層１２８、１５４が同時にＳｉＧｅ材料およびＳｉ材料の中にあるようにすることができる。この構造により、ＳｉＧｅ層の上に歪シリコン層を成長させる可能性が得られ、そのため、層の別の組合せを設けることができる。マスクまたはエッチング深さに関してこのプロセスを変更してわずかに改変された構造を形成することができることと、これらの改変は本発明の範囲に含まれるとみなされることを理解されたい。
【００２５】
本発明の様々な態様の上記の説明は、例示し説明するために提示したものである。本発明を網羅的に示し、また、本発明をここで開示したそのままの形態に限定することは意図しておらず、明らかに、多くの改変形態および変形形態が可能である。当業者には明らかであり得るこのような改変形態および変形形態は、添付の特許請求の範囲で定義する本発明の範囲に含まれることが意図されている。
【図面の簡単な説明】
【００２６】
【図１】本発明による基板の一実施形態を示す図である。
【図２】２枚のＳＯＩウエハを示す図である。
【図３】図１の２枚のＳＯＩウエハを合わせて結合してスタックにしたところを示す図である。
【図４】本発明による方法の一実施形態のステップを示す図である。
【図５】本発明による方法の一実施形態のステップを示す図である。
【図６】本発明による方法の一実施形態のステップを示す図である。
【符号の説明】
【００２７】
１００  基板
１０２  絶縁体上半導体（ＳＯＩ）ウエハ
１０４  絶縁体上半導体（ＳＯＩ）ウエハ
１０６  スタック
１１０  表面
１１２  遠位端
１２０  第１のＳＯＩ領域
１２２  半導体層
１２４  絶縁体層
１２６  半導体層（基板）
１２８  酸化絶縁体層
１３０  非ＳＯＩ領域
１３２  第２のＳＯＩ領域
１３４  第２のＳＯＩ領域
１４０  第２の半導体層
１４２  第２の半導体層
１５２  半導体層
１５４  絶縁体層
１５６  半導体層（基板）
１６０  側壁スペーサ
１６２  トレンチ分離
１８０  開口
１８２  マスク
１８４  エッチング
１９０  半導体材料
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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