(57)【要約】【課題】駆動能力を確保しつつ光リーク電流を極力低下させることが可能な表示装置及びその製造方法、薄膜半導体装置を提供する。【解決手段】表示画素の画素選択トランジスタＴＲ１である第１の薄膜トランジスタＴＲ１については、遮光層１１を設けており、しかも第１の多結晶シリコン層の平均結晶粒径が、前記第１の薄膜トランジスタＴＲ１の光リーク電流が低減されるように、第２の薄膜トランジスタＴＲ２の平均結晶粒径に比して小さく設定されているので、それらの相乗効果により光リーク電流を抑制して表示不良を防止できる。一方、垂直駆動回路ＤＲ１及び水平駆動回路ＤＲ２を構成する第２の薄膜トランジスタＴＲ２については、遮光膜１１が設けられておらず、平均結晶粒径は比較的大きく設定されているので、移動度の低下はない。そのため、その駆動能力が確保され、駆動回路の動作不良を防止することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
絶縁基板上に、画素選択用の第１の薄膜トランジスタを含む表示画素と、第２の薄膜トランジスタを含み前記表示画素を駆動する駆動回路とを備え、
前記第１の薄膜トランジスタは、前記絶縁基板上に形成された遮光層と、この遮光層上にバッファ膜を介して形成された第１の多結晶半導体層を備え、
前記第２の薄膜トランジスタは、前記絶縁基板上にバッファ膜を介して形成された第２の多結晶半導体層を備え、
前記第２の薄膜トランジスタについては前記遮光層が形成されず、かつ前記第１の薄膜トランジスタの光リーク電流が低減されるように、前記第１の多結晶半導体層の平均結晶粒径が第２の多結晶半導体層の平均結晶粒径に比して小さいことを特徴とする表示装置。
【請求項２】
前記第２の多結晶半導体層の平均結晶粒径に対する前記第１の多結晶半導体層の平均結晶粒径の比は、０．４より大きく、０．８より小さいことを特徴とする請求項１記載の表示装置。
【請求項３】
前記バッファ膜の膜厚は１２５ｎｍより大きく、２５０ｎｍより小さいことを特徴とする請求項１又は請求項２に記載の表示装置。
【請求項４】
絶縁基板上に、画素選択用の第１の薄膜トランジスタを含む表示画素と、第２の薄膜トランジスタを含み前記表示画素を駆動する駆動回路とを備えた表示装置の製造方法において、
前記絶縁基板上の前記第１の薄膜トランジスタの形成領域にのみ遮光層を形成する工程と、
前記絶縁基板の全面に、前記遮光層を覆って１２５ｎｍより大きく、２５０ｎｍより小さい膜厚を有したバッファ膜を形成する工程と、
前記バッファ膜の全面に、アモルファス半導体層を形成し、このアモルファス半導体層に対するレーザーアニール処理によって多結晶半導体層を形成する工程と、
前記多結晶半導体層をパターニングして、前記第１の薄膜トランジスタの形成領域に配置され前記遮光層と対向する第１の多結晶半導体層と、前記第２の薄膜トランジスタの形成領域に配置された第２の多結晶半導体層とを形成する工程と、
前記第１及び第２の多結晶半導体層を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の多結晶半導体層と対向する第１のゲート電極、及び前記第２の多結晶半導体層と対向する第２のゲート電極を形成する工程と、を含むことを特徴とする表示装置の製造方法。
【請求項５】
絶縁基板上に、第１の薄膜トランジスタ及び第２の薄膜トランジスタを備え、前記第１の薄膜トランジスタは、前記絶縁基板上に形成された遮光層と、この遮光層上にバッファ膜を介して形成された第１の多結晶半導体層を備え、
前記第２の薄膜トランジスタは、前記絶縁基板上にバッファ膜を介して形成された第２の多結晶半導体層を備え、
前記第２の薄膜トランジスタについては前記遮光層が形成されず、かつ前記第１の薄膜トランジスタの光リーク電流が低減されるように、前記第１の多結晶半導体層の平均結晶粒径が第２の多結晶半導体層の平均結晶粒径に比して小さいことを特徴とする薄膜半導体装置。
【請求項６】
前記第２の多結晶半導体層の平均結晶粒径に対する前記第１の多結晶半導体層の平均結晶粒径の比は、０．４より大きく、０．８より小さいことを特徴とする請求項５記載の薄膜半導体装置。
【請求項７】
前記バッファ膜の膜厚は１２５ｎｍより大きく、２５０ｎｍより小さいことを特徴とする請求項５又は請求項６に記載の薄膜半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置、表示装置の製造方法、薄膜半導体装置に関し、特に、光に曝される複数の薄膜トランジスタを備えた表示装置、表示装置の製造方法、薄膜半導体装置に関する。
【背景技術】
【０００２】
一般に、アクティブマトリクス型の液晶表示装置では、ガラス基板等の絶縁基板上においてマトリクス状に配置された複数の表示画素に、その表示画素を選択する薄膜トランジスタが配置されている。
【０００３】
図４は、液晶表示装置の表示画素の等価回路図である。図４では、絶縁基板上に複数配置された表示画素の中から、その１つを示している。垂直駆動回路ＤＲ１から画素選択信号が供給されるゲート配線ＧＬと、水平駆動回路ＤＲ２から表示信号が供給されるドレイン配線ＤＬとが交差している。その交差点に対応して表示画素が配置されている。
【０００４】
表示画素には、これを選択する薄膜トランジスタ（以降、「画素選択トランジスタ」と略称する）ＴＲｐが配置されている。画素選択トランジスタＴＲｐのゲートはゲート配線ＧＬと接続されており、そのドレインはドレイン配線ＤＬと接続されている。また、画素選択トランジスタＴＲｐのソースは、表示信号を保持する保持容量Ｃｓ及び画素電極に接続されている。画素電極と対向電極の間には液晶ＬＣが配置され、対向電極には共通電位Ｖｃｏｍが印加される。そして、画素選択信号に応じて画素選択トランジスタＴＲｐがオンすると、ドレイン配線ＤＬから表示信号が画素選択トランジスタＴＲｐを通して画素電極に印加され、保持容量Ｃｓによって保持される。
【０００５】
また、垂直駆動回路ＤＲ１及び水平駆動回路ＤＲ２は、画素選択信号及び表示信号を表示画素に供給するためのスイッチング素子として、薄膜トランジスタＴＲｄを備えている。
【特許文献１】特開２００５−１１７０６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
画素選択トランジスタＴＲｐ及び薄膜トランジスタＴＲｄでは、多結晶シリコン層のチャネル近傍に存在する空乏層に、外光、表示画素からの表示光、もしくはそれらの反射光が入射して電子正孔対が発生し、光リーク電流が生じる。画素選択トランジスタＴＲｐに光リーク電流が生じると、保持容量Ｃｓに保持された電荷がリークしてしまい、表示不良を招く。これに対して、保持容量Ｃｓの面積を大きくすることが考えられるが、表示画素の開口率が低下するという問題があった。そこで、空乏層を覆う遮光層を絶縁基板上に形成することで空乏層を遮光し、光リーク電流を抑制する方法が検討されている。
【０００７】
この場合、画素選択トランジスタＴＲｐ及び薄膜トランジスタＴＲｄの製造方法は次のようになる。まず、絶縁基板上に、遮光層及びそれを覆うバッファ膜を形成する。そして、バッファ膜上にアモルファスシリコン層を形成し、このアモルファスシリコン層にレーザーアニール処理を施して多結晶シリコン層を形成する。さらに、多結晶シリコン層をパターニングした後、それを覆うゲート絶縁膜を形成する。そして、ゲート絶縁膜上にゲート電極を形成する。
【０００８】
上記工程では、遮光層上の多結晶シリコン層の平均結晶粒径は、バッファ膜の膜厚に依存して変化する。即ち、バッファ膜の膜厚が小さくなると、レーザーアニール処理に伴う熱が遮光層に伝播して解放され、アモルファスシリコン層に対して所望の熱処理が行われなくなる。そのため、遮光層上の多結晶シリコン層の平均結晶粒径は、遮光層が形成されない場合におけるバッファ膜上の多結晶シリコン層の平均結晶粒径に比して小さくなる。多結晶シリコン層の平均結晶粒径が小さくなると、キャリアの再結合中心（即ち結晶欠陥）が増加することにより、光リーク電流が低下する。すなわち、遮光層を設けることに加えて、多結晶シリコン層の平均結晶粒径が小さくなることで、さらに光リーク電流を抑制することができる。
【０００９】
しかしながら、多結晶シリコン層の平均結晶粒径が小さくなると、一方で多結晶シリコン層の結晶粒界でのキャリア散乱が増加することにより、キャリアの移動度が低下してしまう。この移動度の低下により、画素選択トランジスタＴＲｐ、垂直駆動回路ＤＲ１及び水平駆動回路ＤＲ２に配置された薄膜トランジスタＴＲｄの駆動能力が低下するが、特に、より高い駆動能力が必要な薄膜トランジスタＴＲｄの駆動能力が低下すると、垂直駆動回路ＤＲ１及び水平駆動回路ＤＲ２の動作速度が低下することにより動作不良を招くおそれがあった。
【課題を解決するための手段】
【００１０】
本発明の表示装置は、上記課題に鑑みて為されたものであり、絶縁基板上に、画素選択用の第１の薄膜トランジスタを含む表示画素と、第２の薄膜トランジスタを含み表示画素を駆動する駆動回路とを備え、第１の薄膜トランジスタは、絶縁基板上に形成された遮光層と、この遮光層上にバッファ膜を介して形成された第１の多結晶半導体層を備え、第２の薄膜トランジスタは、絶縁基板上にバッファ膜上を介して形成された第２の多結晶半導体層を備え、第２の薄膜トランジスタについては遮光層が形成されず、かつ第１の薄膜トランジスタの光リーク電流が低減されるように、第１の多結晶半導体層の平均結晶粒径が第２の多結晶半導体層の平均結晶粒径に比して小さいことを特徴とするものである。
【発明の効果】
【００１１】
本発明によれば、画素選択用の第１の薄膜トランジスタについては、遮光層が設けられており、しかも前記第１の薄膜トランジスタの光リーク電流が低減されるように、第１の多結晶半導体層の平均結晶粒径が小さく設定されているので、それらの相乗効果により光リーク電流を抑制して表示不良を防止できる。一方、駆動回路を構成する第２の薄膜トランジスタについては、遮光膜が設けられておらず、平均結晶粒径は比較的大きく設定されているので、移動度の低下はない。そのため、その駆動能力が確保され、駆動回路の動作不良を防止することができる。
【発明を実施するための最良の形態】
【００１２】
次に、本発明の実施形態に係る表示装置及びその製造方法について説明する。この表示装置は、液晶表示装置であり、図４に示した液晶表示装置の表示画素と同様の表示画素、及び表示画素を駆動する垂直駆動回路ＤＲ１及び水平駆動回路ＤＲ２を備えている。表示画素には画素選択用の第１の薄膜トランジスタＴＲ１が設けられ、垂直駆動回路ＤＲ１及び水平駆動回路ＤＲ２には、画素選択信号及び表示信号を表示画素に供給するための第２の薄膜トランジスタＴＲ２が設けられている。
【００１３】
図１（Ａ）は第１の薄膜トランジスタＴＲ１の平面図、図１（Ｂ）は図１（Ａ）のＸ−Ｘ線に沿った断面図である。また、図２は（Ａ）は第２の薄膜トランジスタＴＲ２の平面図、図２（Ｂ）は図２（Ａ）のＹ−Ｙ線に沿った断面図である。
【００１４】
第１の薄膜トランジスタＴＲ１については、遮光層１１を設けており、しかも第１の多結晶シリコン層の平均結晶粒径が、前記第１の薄膜トランジスタＴＲ１の光リーク電流が低減されるように、第２の薄膜トランジスタＴＲ２の平均結晶粒径に比して小さく設定されているので、それらの相乗効果により光リーク電流を抑制して表示不良を防止できる。一方、第２の薄膜トランジスタＴＲについては、遮光膜１１が設けられておらず、平均結晶粒径は比較的大きく設定されているので、移動度の低下はない。そのため、その駆動能力が確保され、駆動回路の動作不良を防止することができる。
【００１５】
以下、第１の薄膜トランジスタＴＲ１及び第２の薄膜トランジスタＴＲ２の製造方法について説明する。まず、図１（Ａ）、図１（Ｂ）、図２（Ａ）及び図２（Ｂ）に示すように、第１の薄膜トランジスタＴＲ１の形成領域において、ガラス基板等の絶縁基板（以降、「基板」と略称する）１０上に、第１の薄膜トランジスタを基板１０側から遮光する機能を有した遮光層１１が所定のパターンを以って形成される。一方、第２の薄膜トランジスタＴＲ２の形成領域には遮光層１１は形成されない。また、図１（Ａ）では、保持容量Ｃｓの形成領域には遮光層１１が形成されているが、この領域の遮光層１１は形成されなくともよい。遮光層１１は、例えはクロムもしくはモリブデンを含む金属からなり、例えば５０[ｎｍ]以上２００[ｎｍ]以下の膜厚を有する。
【００１６】
次に、基板１０の全面上、即ち第１の及び第２の薄膜トランジスタＴＲ１，ＴＲ２の形成領域に、例えばシリコン酸化膜等の絶縁膜からなり遮光層１１を覆うバッファ膜１２が形成される。このバッファ膜１２の膜厚Ｔは、後述する理由により、１２５ｎｍより大きく、２５０ｎｍより小さいことが望ましい。
【００１７】
次に、バッファ膜１２の全面上に、アモルファスシリコン層が形成される。そして、このアモルファスシリコン層に対して、エキシマレーザー等を用いたレーザーアニール処理が行われる。このアモルファスシリコン層に対するレーザーアニール処理により、多結晶シリコン層が形成される。そして、この多結晶シリコン層のエッチングによるパターニングにより、第１の薄膜トランジスタＴＲ１の形成領域には、遮光層１１と対向する第１の多結晶シリコン層１３が形成される。また、第２の薄膜トランジスタＴＲ２の形成領域には、第２の多結晶シリコン層２３が形成される。また、保持容量Ｃｓの形成領域では、それを構成するための多結晶シリコン層のパターンが形成される。この多結晶シリコン層のパターンは、第１の多結晶シリコン層１３の一部として形成される。もしくは、この多結晶シリコン層は、第１の多結晶シリコン層１３とは別に形成され、後に第１の多結晶シリコン層１３と電気的に接続されてもよい。
【００１８】
上記アモルファスシリコン層に対するレーザーアニール処理の結果、バッファ膜１２の膜厚Ｔの範囲では、第１の多結晶シリコン層１３の平均結晶粒径は、第２の多結晶シリコン層２３の平均結晶粒径に比して小さくなる。具体的には、第２の多結晶シリコン層２３の平均結晶粒径に対する第１の多結晶シリコン層１３の平均結晶粒径の比は、０．４より大きく、０．８より小さくなる。
【００１９】
これは、バッファ膜１２の膜厚Ｔに応じて、レーザーアニール処理の際の熱が第１の多結晶シリコン層１３に対して第２の多結晶シリコン層２３に比して低い温度で加わることにより、その結晶成長に差異が生じるためである。上記温度の差異が生じる理由は、第１の多結晶シリコン層１３に加わるレーザーアニール処理の熱は遮光層１１に伝播して解放され易くなるが、それに比して、遮光層１１と対向しない第２の多結晶シリコン層２３に加わるレーザーアニール処理の熱は開放されにくいためである。
【００２０】
次に、第１及び第２の多結晶シリコン層１３，２３には、高濃度の不純物が添加されてなるソース１３Ｓ，２３Ｓ及びドレイン１３Ｄ，２３Ｄが形成される。なお、第１及び第２の多結晶シリコン層１３，２３には、ソース１３Ｓ，２３Ｓ及びドレイン１３Ｄ，２３Ｄに隣接する各領域に、低濃度の不純物が添加されてなる低濃度層Ａが形成される。各低濃度層Ａに挟まれる領域にはチャネルが存在する。即ち、第１及び第２の薄膜トランジスタＴＲ１，ＴＲ２は、ＬＤＤ（Lightly Doped Drain）構造を有している。そして、チャネル及び低濃度層Ａの接合部には、第１及び第２の薄膜トランジスタＴＲ１，ＴＲ２のオフ時にキャリアが存在しない空乏化領域（以降、「空乏層」と略称する）ＤＥＰが存在する。上記遮光層１１は、この空乏層ＤＥＰを覆う所定のパターンを以って形成される。
【００２１】
次に、バッファ膜１２上に、例えばシリコン酸化膜やシリコン窒化膜からなり、第１及び第２の多結晶シリコン層１３，２３を覆うゲート絶縁膜１４が形成される。ゲート絶縁膜１４上には、例えばクロムもしくはモリブデンからなり、第１の多結晶シリコン層１３と対向する第１のゲート電極１５が形成される。この第１のゲート電極１５は、図４のゲート配線ＧＬと同一の金属層として形成される。なお、図１（Ａ）及び図１（Ｂ）では、１つの第１のゲート電極１５が形成されているが、いわゆるダブルゲート構造として複数のゲート電極が形成されるものであってもよい。
【００２２】
また、保持容量Ｃｓの形成領域では、第１のゲート電極１５と同一の材料からなる金属層のパターンＳＬが、保持容量Ｃｓを構成する多結晶シリコン層と対向して形成される。また、ゲート絶縁膜１４上には、例えばクロムもしくはモリブデンからなり、第２の多結晶シリコン層２３と対向する第２のゲート電極２５が形成される。
【００２３】
さらに、ゲート絶縁膜１４上には、例えばシリコン酸化膜やシリコン窒化膜からなり、第１及び第２のゲート電極１５，２５を覆う層間絶縁膜１６が形成されている。第１及び第２の多結晶シリコン層１３，２３のソース１３Ｓ，２３Ｓ及びドレイン１３Ｄ，２３Ｄ上の層間絶縁膜１６には、コンタクトホールＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４が設けられる。
【００２４】
そして、層間絶縁膜１６上には、コンタクトホールＣＨ１，ＣＨ２を通して第１の多結晶シリコン層１３のソース１３Ｓ及びドレイン１３Ｄとそれぞれ接続された第１のソース電極１７Ｓ及び第１のドレイン電極１７Ｄが形成される。第１のソース電極１７Ｓ及び第１のドレイン電極１７Ｄは、例えばアルミニウムを含む金属からなる。この第１のドレイン電極１７Ｄは、図４のドレイン配線ＤＬと同一の金属層として形成される。第１のソース電極１７Ｓ及び第１のドレイン電極１７Ｄは、必要に応じて、層間絶縁膜１６上で第１の多結晶シリコン層１３を遮光するように延在してもよい。
【００２５】
また、層間絶縁膜１６上には、コンタクトホールＣＨ３，ＣＨ４を通して第２の多結晶シリコン層２３のソース２３Ｓ及びドレイン２３Ｄとそれぞれ接続された第２のソース電極２７Ｓ及び第２のドレイン電極２７Ｄが形成される。第２のソース電極２７Ｓ及び第２のドレイン電極２７Ｄは、例えばアルミニウムを含む金属からなる。第２のソース電極２７Ｓ及び第２のドレイン電極２７Ｄは、必要に応じて、層間絶縁膜１６上で第２の多結晶シリコン層２３を遮光するように延在してもよい。
【００２６】
さらに、層間絶縁膜１６上には、例えば感光性有機材料からなり、第１及び第２のソース電極１７Ｓ，２７Ｓ、第１の及び第２のドレイン電極１７Ｄ，２７Ｄを覆う平坦化膜１８が形成されている。平坦化膜１８には、第１のソース電極１７Ｓの一部を露出するコンタクトホールＣＨ５が設けられる。平坦化膜１８上には、そのコンタクトホールＣＨ５を通して第１のソース電極１７Ｓと接続された画素電極１９が形成される。さらに、図示しないが、画素電極１９上には、第１の配向膜が形成される。また、画素電極１９と対向して、第２の配向膜及び対向電極が形成された対向基板が配置される。第１の配向膜と第２の配向膜の間には液晶が封止される。
【００２７】
次に、トランジスタの移動度及び光リーク電流と平均結晶粒径の関係、平均結晶粒径とバッファ膜の関係について、本願の発明者が行った実験結果を参照して説明する。図３（Ａ）は、多結晶シリコン層のキャリアの移動度及び光リーク電流と、多結晶シリコン層の平均結晶粒径比との関係を示す特性図である。ここで、多結晶シリコン層の平均結晶粒径比とは、第２の多結晶シリコン層２３の平均結晶粒径に対する第１の多結晶シリコン層１３の平均結晶粒径の比を示している。図３（Ａ）では、この平均結晶粒径比を「粒径比」として略称する。
【００２８】
図３（Ａ）の縦軸は、粒径比が１となる場合の値を基準として規格化したときの第１の多結晶シリコン層１３のキャリアの移動度及び光リーク電流を示している。図３（Ａ）の横軸は、上記粒径比を示している。また、図３（Ｂ）は、図３（Ａ）の横軸に示した粒径比と、バッファ膜１２の膜厚との関係を示す特性図である。図３（Ｂ）の縦軸は粒径比を示し、横軸はバッファ膜１２の膜厚を示している。ただし、図３（Ｂ）の横軸では、バッファ膜１２の膜厚の単位はオングストローム（Å）である。
【００２９】
図３（Ａ）の特性図に示すように、粒径比が０．８より小さくなると、さらに確実には０．６より小さくなると、光リーク電流の低下が生じる。したがって、表示画素の第１の薄膜トランジスタＴＲ１の粒径比をそのように設定すれば、その光リーク電流を低減することができることがわかる。しかしながら、粒径比を小さくすると、移動度の低下が生じてしまう。表示画素への表示信号の書き込みを確実に行うためには、第１の薄膜トランジスタＴＲ１の移動度は０．６より大きい必要がある。そのために粒径比を０．４より大きくする必要があることがわかる。よって、第１の薄膜トランジスタＴＲ１について、粒径比は０．４より大きく、０．８より小さいこと、さらに好ましくは０．４より大きく、０．６より小さいことが好ましい。
【００３０】
一方、第２の多結晶シリコン層２３の粒径比は１に維持されているため、光リーク電流の減少は生じないが、移動度の減少も生じない。そのため、垂直駆動回路ＤＲ１及び水平駆動回路ＤＲ２を構成する第２の薄膜トランジスタＴＲ２の駆動能力は確保される。また、粒径比とバッファ膜１２との関係を示す図３（Ｂ）から、粒径比を０．４より大きく、０．８より小さくするためには、バッファ膜１２の膜厚を１２５ｎｍ（１２５０Å）より大きく、２５０ｎｍ（２５００Å）より小さくすればよいことがわかる。
【００３１】
上記実施形態の第１の薄膜トランジスタＴＲ１は、液晶表示装置の表示画素に配置される画素選択トランジスタＴＲｐとして用いられるものであり、第２の薄膜トランジスタＴＲ２は、垂直駆動回路ＤＲ１及び水平駆動回路ＤＲ２に配置されるトランジスタとして用いられるものとしたが、光に曝される環境下であれば、第１及び第２の薄膜トランジスタＴＲ１，ＴＲ２は、上記以外の用途に用いてもよいし、液晶表示装置以外の薄膜半導体装置として用いてもよい。
【００３２】
例えば、自発光型の表示装置であるＯＬＥＤ（Organic Light-Emitting Diode）表示装置の場合にも、自表示画素もしくは隣接する表示画素から放射される光は、ガラス基板の表面もしくは裏面で反射して、画素選択トランジスタに入射される。これにより、リーク電流の増加が生じ、表示品位が劣化する。この場合、表示画素内に画素選択トランジスタ、発光素子であるＯＬＥＤに直接接続される駆動トランジスタ等、複数の薄膜トランジスタが配置されるが、それらの複数の薄膜トランジスタのうち、少なくとも、画素選択トランジスタが上記実施形態と同様の構造によって遮光される。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態に係る表示装置及びその製造方法を説明する図である。
【図２】本発明の実施形態に係る表示装置及びその製造方法を説明する図である。
【図３】多結晶シリコン層のキャリアの移動度及び光リーク電流と平均結晶粒径比との関係を示す特性図、及び多結晶シリコン層の平均結晶粒径比とバッファ膜の膜厚との関係を示す特性図である。
【図４】液晶表示装置の表示画素の等価回路図である。
【符号の説明】
【００３４】
１０  基板                    １１  遮光層              １２  バッファ膜
１３  第１の多結晶シリコン層
１３Ｓ，２３Ｓ  ソース        １３Ｄ，２３Ｄ  ドレイン
１４  ゲート絶縁膜            １５  第１のゲート電極    １６  層間絶縁膜
１７Ｓ  第１のソース電極    １７Ｄ  第１のドレイン電極
１８  平坦膜                  ２３  第２の多結晶シリコン層  
２５  第２のゲート電極        ２７Ｓ  第２のソース電極
２７Ｄ  第２のドレイン電極
Ａ    低濃度層                Ｌｓ  遮光長
ＧＬ  ゲート配線              ＤＬ  ドレイン配線            ＬＣ  液晶
ＴＲｐ  画素選択トランジスタ    ＴＲｄ  薄膜トランジスタ
ＴＲ１  第１の薄膜トランジスタ  ＴＲ２  第２の薄膜トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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