(57)【要約】【課題】複数の異なる電源ラインから電源電圧が供給されて動作する複数の内部回路を有する半導体集積回路において、任意の箇所に配置された複数の電源ライン間に保護回路を接続する際の配線のインピーダンスを低減すると共に、レイアウトの自由度を高めてチップサイズを低減する。【解決手段】この半導体集積回路は、半導体基板と、半導体基板の複数の領域にそれぞれ形成された複数の内部回路と、サージノイズを抑制し複数の内部回路の静電気による破壊を防止するために、複数の内部回路の電源ライン間に挿入される複数の整流素子と、複数の内部回路のいずれかに電気的に接続された信号配線を含む少なくとも１つの配線層と、複数の内部回路の電源ライン間を少なくとも１つの整流素子を介して電気的に接続するための配線を含む最上層の配線層とを具備する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の複数の領域にそれぞれ形成され、異なる電源ラインによって電源電圧が供給されて動作する複数の内部回路と、
サージノイズを抑制し、及び／又は、前記複数の内部回路の静電気による破壊を防止するために、前記複数の内部回路の電源ライン間に挿入される複数の整流素子と、
前記半導体基板上に層間絶縁膜を介して形成され、前記複数の内部回路のいずれかに電気的に接続された信号配線を含む少なくとも１つの配線層と、
前記少なくとも１つの配線層上に層間絶縁膜を介して形成され、前記複数の内部回路の電源ライン間を少なくとも１つの整流素子を介して電気的に接続するための配線を含む最上層の配線層と、
を具備する半導体集積回路。
【請求項２】
前記最上層の配線層が、前記複数の内部回路のいずれかに電気的に接続された信号配線を含まない、請求項１記載の半導体集積回路。
【請求項３】
前記複数の整流素子が、
各々の内部回路の２つの電源ラインの間に接続されたダイオードを含み、前記内部回路の静電気による破壊を防止するための静電気保護回路と、
逆方向で並列接続された第１列のダイオード及び第２列のダイオードを含み、サージノイズを抑制するためのサージノイズ抑制回路であって、２つの内部回路の所定の電源ラインの間に直接又は前記静電気保護回路を介して接続された前記サージノイズ抑制回路と、
において用いられる複数のダイオードを含む、請求項１又は２記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の異なる電源ラインから電源電圧が供給されて動作する複数の内部回路を有し、それらの内部回路間で信号の送受が行われる半導体集積回路に関する。
【背景技術】
【０００２】
例えば、多機能ＬＳＩ（大規模集積回路）や、アナログ回路とディジタル回路とが１チップに混在するＬＳＩ等においては、電源ラインを介してノイズが伝搬するのを防ぐために、複数の内部回路間で電源ラインを分離することが行われている。このような半導体集積回路を静電気による破壊から保護し、また、サージノイズに起因する破壊や誤動作を防止するために、従来は、静電気保護回路をチップの外周部に設けると共に、サージノイズを抑制するための整流素子をチップの外周部に配置していた。
【０００３】
しかしながら、半導体基板上に形成される配線は抵抗を有しているので、チップ内で電源分離を行う位置によって配線抵抗が大きくなる部分が生じてしまい、静電気破壊に対する有効な保護やサージノイズの十分な抑制が達成されない状況が発生するという問題があった。また、静電気保護回路及びサージノイズ抑制用整流素子をチップの中心部に配置した場合には、静電気放電経路の近傍に入出力配線が存在するので、静電気破壊に対する保護やサージノイズの抑制に必要な低インピーダンスを実現するためには配線自由度が制限されてしまうという問題があった。
【０００４】
関連する技術として、特許文献１には、電源ラインの異なる複数の内部回路間で信号を送受する半導体集積回路装置において、それらの電源ラインに導通する保護回路が、ｐ型半導体領域に形成された整流素子とｎ型半導体領域に形成された整流素子との並列回路を含むことが開示されている。これによれば、特性の異なる素子の協働によって種々のサージノイズから半導体集積回路装置が適切に保護されると共に、配置が片寄らず専用領域の節約も可能でレイアウトが楽にでき、その結果、静電破壊に強い半導体集積回路装置を容易に実現することができる。しかしながら、特許文献１には、チップ外周に配置された環状の複数の電源ライン間に保護回路を接続することのみが開示されており、任意の箇所に配置された複数の電源ライン間に保護回路を接続する際の配線抵抗の問題は解決されていない。
【特許文献１】特開２００１−１２７２４９号公報（第２、６頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで上記の点に鑑み、本発明は、複数の異なる電源ラインから電源電圧が供給されて動作する複数の内部回路を有する半導体集積回路において、任意の箇所に配置された複数の電源ライン間に保護回路を接続する際の配線のインピーダンスを低減すると共に、レイアウトの自由度を高めてチップサイズを低減することを目的とする。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本発明に係る半導体集積回路は、半導体基板と、半導体基板の複数の領域にそれぞれ形成され、異なる電源ラインによって電源電圧が供給されて動作する複数の内部回路と、サージノイズを抑制し、及び／又は、複数の内部回路の静電気による破壊を防止するために、複数の内部回路の電源ライン間に挿入される複数の整流素子と、半導体基板上に層間絶縁膜を介して形成され、複数の内部回路のいずれかに電気的に接続された信号配線を含む少なくとも１つの配線層と、少なくとも１つの配線層上に層間絶縁膜を介して形成され、複数の内部回路の電源ライン間を少なくとも１つの整流素子を介して電気的に接続するための配線を含む最上層の配線層とを具備する。
【０００７】
ここで、最上層の配線層は、複数の内部回路のいずれかに電気的に接続された信号配線を含まないことが望ましい。また、各々の内部回路の２つの電源ラインの間に接続されたダイオードを含み、内部回路の静電気による破壊を防止するための静電気保護回路と、逆方向で並列接続された第１列のダイオード及び第２列のダイオードを含み、サージノイズを抑制するためのサージノイズ抑制回路であって、２つの内部回路の所定の電源ラインの間に直接又は静電気保護回路を介して接続されたサージノイズ抑制回路とにおいて用いられる複数のダイオードが、上記複数の整流素子に含まれるようにしても良い。
【発明の効果】
【０００８】
本発明によれば、複数の異なる電源ラインから電源電圧が供給されて動作する複数の内部回路を有する半導体集積回路において、それらの内部回路の電源ライン間を少なくとも１つの整流素子を介して電気的に接続するための配線を最上層の配線層に設けることにより、任意の箇所に配置された複数の電源ライン間に保護回路を接続する際の配線のインピーダンスを低減すると共に、レイアウトの自由度を高めてチップサイズを低減することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路の全体構成を示す回路図である。この半導体集積回路は、多種の機能を有する複数の回路を搭載したり、アナログ回路とディジタル回路とを混載するために、半導体基板の複数の回路領域に複数の回路がそれぞれ形成されている。図１においては、複数の回路の例として、第１の回路〜第３の回路を示す。
【００１０】
図１に示すように、第１の回路は、内部回路１１と、静電気による破壊から内部回路１１を保護するための静電気保護回路として、整流素子であるダイオードＤ１１及びＤ１２と、抵抗Ｒ１１及びＲ１２とを含んでいる。内部回路１１は、外部から電源ラインを介して電源電位ＨＶＤＤ、ＬＶＤＤ、及び、ＶＳＳが供給されて動作する。ここで、電源電位ＶＳＳは、半導体集積回路全体の基準となっている。
【００１１】
ダイオードＤ１１は、電源電位ＶＳＳが電源電位ＨＶＤＤよりも所定の値（各ダイオードの順方向電圧）だけ大きくなったときに導通して、静電気による破壊から内部回路１１を保護する。また、ダイオードＤ１２は、電源電位ＶＳＳが電源電位ＬＶＤＤよりも所定の値だけ大きくなったときに導通して、静電気による破壊から内部回路１１を保護する。
【００１２】
また、第２の回路は、内部回路２１と、静電気による破壊から内部回路２１を保護するための静電気保護回路として、整流素子であるダイオードＤ２１及びＤ２２と、抵抗Ｒ２１及びＲ２２とを含み、さらに、サージノイズを抑制するための整流素子を有するサージノイズ抑制回路２２を含んでいる。内部回路２１は、外部から電源ラインを介して電源電位ＶＤＤ２及びＶＳＳ２が供給されて動作する。
【００１３】
ダイオードＤ２１は、基準となる電源電位ＶＳＳに対応する電源電位ＶＳＳ２'が電源電位ＶＤＤ２よりも所定の値だけ大きくなったときに導通して、静電気による破壊から内部回路２１を保護する。また、ダイオードＤ２２は、電源電位ＶＳＳ２'が電源電位ＶＳＳ２よりも所定の値だけ大きくなったときに導通して、静電気による破壊から内部回路２１を保護する。
【００１４】
サージノイズ抑制回路２２は、例えば、第１列のダイオードＤ２３及びＤ２４と第２列のダイオードＤ２５及びＤ２６とが逆方向で並列接続されることによって構成され、これに基板抵抗Ｒ２３が付加される。サージノイズ抑制回路２２は、電源電位ＶＳＳ２'と電源電位ＶＳＳとの間に大きな電圧が発生したときに導通して、サージノイズを抑制する。
【００１５】
同様に、第３の回路は、内部回路３１と、静電気による破壊から内部回路３１を保護するための静電気保護回路として、整流素子であるダイオードＤ３１及びＤ３２と、抵抗Ｒ３１及びＲ３２とを含み、さらに、サージノイズを抑制するための整流素子を有するサージノイズ抑制回路３２を含んでいる。内部回路３１は、外部から電源電位ＶＤＤ３及びＶＳＳ３が供給されて動作する。
【００１６】
ダイオードＤ３１は、基準となる電源電位ＶＳＳに対応する電源電位ＶＳＳ３'が電源電位ＶＤＤ３よりも所定の値だけ大きくなったときに導通して、静電気による破壊から内部回路３１を保護する。また、ダイオードＤ３２は、電源電位ＶＳＳ３'が電源電位ＶＳＳ３よりも所定の値だけ大きくなったときに導通して、静電気による破壊から内部回路３１を保護する。
【００１７】
サージノイズ抑制回路３２は、例えば、第１列のダイオードＤ３３及びＤ３４と第２列のダイオードＤ３５及びＤ３６とが逆方向で並列接続されることによって構成され、これに基板抵抗Ｒ３３が付加される。サージノイズ抑制回路３２は、電源電位ＶＳＳ３'と電源電位ＶＳＳとの間に大きな電圧が発生したときに導通して、サージノイズを抑制する。
【００１８】
図２は、図１に示す半導体集積回路の一部の断面を示す断面図である。図２に示すように、Ｐ型基板５０内には、Ｎウエル６１及び６３と、Ｐウエル６２及び６４とが形成されている。Ｎウエル６１には、ゲート絶縁膜７１を介してゲート電極７２が形成され、ゲート絶縁膜７１及びゲート電極７２の両側のＮウェル６１内にソース又はドレインとなるＰ型不純物拡散領域６５及び６６が形成され、これらによってＮチャネルトランジスタが構成される。なお、図２において、信号配線は省略されている。
【００１９】
また、Ｐウエル６２内には、Ｐ型不純物拡散領域６７及びＮ型不純物拡散領域６８が形成され、これらによってダイオードが構成される。同様に、Ｐウエル６４内には、Ｐ型不純物拡散領域６９及びＮ型不純物拡散領域７０が形成され、これらによってダイオードが構成される。これらのダイオードは、サージノイズ抑制回路における整流素子として用いられる。なお、Ｎウエル６３は、回路の分離用に設けられている。
【００２０】
本実施形態においては、Ｐ型基板５０上に層間絶縁膜を介して形成され、図１に示す内部回路１１、２１、３１のいずれかに電気的に接続された信号配線を含む少なくとも１つの配線層（図２においては、第１〜第３の配線層）と、この少なくとも１つの配線層上に層間絶縁膜を介して形成され、内部回路１１、２１、３１の電源ライン間を少なくとも１つの整流素子を介して電気的に接続するための配線を含む最上層の配線層（図２においては、第４の配線層）とが設けられている。
【００２１】
ここで、最上層の配線層が、内部回路１１、２１、３１のいずれかに電気的に接続された信号配線を含まないことが望ましい。その場合には、最上層の配線層は、静電気保護回路及び／又はサージノイズ抑制回路の整流素子を介して内部回路１１、２１、３１の電源ライン間を電気的に接続するためだけに使用されるので、信号配線の影響を受けることがなく、配線の自由度が向上する。また、静電気保護回路及びサージノイズ抑制回路の整流素子を配置する際の自由度も向上する。その結果、チップサイズを低減したり、配線のインピーダンスを低減して、高い静電気保護能力及びサージノイズ抑制能力を実現したりすることが可能となる。
【００２２】
図２に示すように、第１の配線層には、層間絶縁膜に形成されたコンタクトホールを介してＰ型不純物拡散領域６７に接続された配線１０１と、層間絶縁膜に形成されたコンタクトホールを介してＮ型不純物拡散領域６８及びＰ型不純物拡散領域６９に接続された配線１０２と、層間絶縁膜に形成されたコンタクトホールを介してＮ型不純物拡散領域７０に接続された配線１０３とが形成されている。配線１０２によって、同方向の２つのダイオードが直列に接続され、これら２つのダイオードは、他の位置に形成された逆方向の２つのダイオードと共に、サージノイズ抑制回路を構成する。
【００２３】
また、第２の配線層には、層間絶縁膜を介して中継配線２０１及び２０２が形成され、第３の配線層には、層間絶縁膜を介して中継配線３０１及び３０２が形成されている。さらに、第４の配線層には、層間絶縁膜を介して配線４０１及び４０２が形成されている。線４０１及び４０２は、この回路内に構成されたサージノイズ抑制回路を他の回路内の電源ライン又は静電気保護回路に接続する。
【００２４】
図３は、本発明の第１の実施形態に係る半導体集積回路のレイアウトの概要を示す平面図である。図３に示すように、半導体基板上に、第１の回路〜第３の回路が配置されている。また、各回路内には、静電気保護回路及び／又はサージノイズ抑制回路が形成されている。即ち、第１の回路内には、静電気保護回路のダイオードＤ１１及びＤ１２が形成され、第２の回路内には、静電気保護回路のダイオードＤ２１及びＤ２２とサージノイズ抑制回路２２とが形成され、第３の回路内には、静電気保護回路のダイオードＤ３１及びＤ３２とサージノイズ抑制回路３２とが形成されている。
【００２５】
第１の実施形態においては、基準となる電源電位ＶＳＳが供給される第１の回路を半導体基板の周辺部に配置し、電源電位ＶＳＳと分離された電源電位ＶＳＳ２及びＶＳＳ３がそれぞれ供給される第２及び第３の回路を半導体基板の他の周辺部に配している。これにより、それぞれの電源電位が供給される端子と第１〜第３の回路との間の電源配線を短くすることができる。
【００２６】
次に、本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係る半導体集積回路のレイアウトの概要を示す平面図である。図４に示すように、半導体基板上に、第１の回路〜第４の回路が配置されている。また、各回路内には、静電気保護回路及び／又はサージノイズ抑制回路が形成されている。即ち、第１の回路内には、静電気保護回路のダイオードＤ１１及びＤ１２が形成され、第２の回路内には、静電気保護回路のダイオードＤ２１及びＤ２２とサージノイズ抑制回路２２とが形成され、第３の回路内には、静電気保護回路のダイオードＤ３１及びＤ３２とサージノイズ抑制回路３２とが形成され、第４の回路内には、静電気保護回路のダイオードＤ４１及びＤ４２とサージノイズ抑制回路４２とが形成されている。
【００２７】
第２の実施形態においては、基準となる電源電位ＶＳＳが供給される第１の回路を半導体基板の中央部に配置し、電源電位ＶＳＳと分離された電源電位ＶＳＳ２〜ＶＳＳ４がそれぞれ供給される第２〜第４の回路を半導体基板の周辺部に配している。これにより、第１の回路と第２〜第４の回路との間の電源配線を均一に短くすることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施形態に係る半導体集積回路の全体構成を示す回路図。
【図２】図１に示す半導体集積回路の一部の断面を示す断面図。
【図３】本発明の第１の実施形態に係る半導体集積回路のレイアウトを示す平面図。
【図４】本発明の第２の実施形態に係る半導体集積回路のレイアウトを示す平面図。
【符号の説明】
【００２９】
１１、２１、３１  内部回路、  ２２、３２  サージノイズ抑制回路、  ５０  Ｐ型基板、  ６１、６３  Ｎウエル、  ６２、６４  Ｐウエル、  ６５〜６７、６９  Ｐ型不純物拡散領域、  ６８、７０  Ｎ型不純物拡散領域、  ７１  ゲート絶縁膜、  ７２  ゲート電極、  １０１〜４０１  配線、  Ｒ１１〜Ｒ３３  抵抗、  Ｄ１１〜Ｄ３６  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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