(57)【要約】【課題】チャネル領域に印加される応力を強め、ドライブ電流を向上する。【解決手段】シリコン基板１上にゲート電極１５、２５とサイドウォール１６、２６とを形成し、ゲート電極１５、２５の上面およびサイドウォール１６、２６の上面の一部を被覆するようにダミーゲートパターン６、７を形成し、その表面を被覆する応力制御絶縁膜８を形成する。応力制御絶縁膜８の応力がダミーゲートパターン６、７の上からかかることによって、ゲート電極１５、２５を高くした場合と同様に応力を強めることができる。【選択図】図１
2007201370.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート電極と、
前記ゲート電極の側面に形成されたサイドウォールと、
前記ゲート電極の上面および前記サイドウォールの上面の一部を被覆するように形成されたダミーゲートパターンと、
前記ダミーゲートパターンおよび前記サイドウォールの表面を被覆する応力制御絶縁膜とを含むことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ゲート電極のゲート長は、１０〜１５０ｎｍであることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記ゲート電極のゲート長と、前記ゲート電極および前記ダミーゲートパターンの高さの合計との比（アスペクト比）は、２〜１５であることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置において、
前記応力制御絶縁膜は窒化シリコン（ＳｉＮ）膜であることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置において、
前記半導体装置は、ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴの少なくとも一方であることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記ｐチャネル型ＭＯＳＦＥＴおよび前記ｎチャネル型ＭＯＳＦＥＴを有し、
前記ｐチャネル型ＭＯＳＦＥＴおよび前記ｎチャネル型ＭＯＳＦＥＴが引張応力を有する前記応力制御絶縁膜により被覆されていることを特徴とする半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
前記ｐチャネル型ＭＯＳＦＥＴおよび前記ｎチャネル型ＭＯＳＦＥＴを有し、
前記ｐチャネル型ＭＯＳＦＥＴが圧縮応力を有する前記応力制御絶縁膜により被覆され、
前記ｎチャネル型ＭＯＳＦＥＴが引張応力を有する前記応力制御絶縁膜により被覆されていることを特徴とする半導体装置。
【請求項８】
請求項５に記載の半導体装置において、
前記ダミーゲートパターンを有しないＭＯＳＦＥＴをさらに含むことを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記ＭＯＳＦＥＴが、引張応力を有する前記応力制御絶縁膜により被覆されたｎチャネル型ＭＯＳＦＥＴことを特徴とする半導体装置。
【請求項１０】
半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側面にサイドウォールを形成する工程と、
全面に絶縁膜を形成し、前記ゲート電極の上面および前記サイドウォールの上面の一部を被覆するダミーゲートパターンに加工する工程と、
前記ダミーゲートパターンおよび前記サイドウォールの表面を被覆する第１の応力制御絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記第１の応力制御絶縁膜は、窒化シリコン（ＳｉＮ）膜をプラズマＣＶＤ法により形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０に記載の半導体装置の製造方法において、
前記半導体装置は、ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴの少なくとも一方であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴ上に引張応力を有する第２の応力制御絶縁膜を形成する工程と、
前記ｐチャネル型ＭＯＳＦＥＴに前記ダミーゲートパターンを形成する工程と、
前記ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴ上に圧縮応力を有する前記第１の応力制御絶縁膜を形成する工程と、
前記ｎチャネル型ＭＯＳＦＥＴ上の前記第１の応力制御絶縁膜を除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記第２の応力制御絶縁膜の上に、前記第１の応力制御絶縁膜に対してエッチングレートの異なる絶縁膜を有し、
前記第１の応力制御絶縁膜を除去する工程は、前記絶縁膜をストッパーとして前記第１の応力制御絶縁膜をエッチングすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に１００ｎｍ以下のゲート長を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化が進み、６５ｎｍノードプロセスや４５ｎｍノードプロセスの開発が急務になっている。素子の微細化に伴い、ＭＯＳＦＥＴのチャネル領域にかかる応力により、チャネル領域の電子とホールの移動度が大きく影響を受けることがわかってきた。これを利用して、高い応力を膜中に有するシリコン窒化膜（ＳｉＮ）によりＭＯＳＦＥＴを被覆して、ＭＯＳＦＥＴに適当な応力を印加することにより、ドライブ電流を向上する技術が研究されている。例えば、特許文献１には、ｐチャネル型ＭＯＳＦＥＴに圧縮応力を有するＳｉＮを用い、ｎチャネル型ＭＯＳＦＥＴに引張応力を有するＳｉＮを用いて、ドライブ電流を増加することが記載されている。
【０００３】
図１５は、特許文献１に記載された従来の半導体装置の断面図である。シリコン基板１の上に、素子分離２で分離されたｐチャネル型ＭＯＳＦＥＴ１０およびｎチャネル型ＭＯＳＦＥＴ２０が形成されている。
【０００４】
ｐチャネル型ＭＯＳＦＥＴ１０は、シリコン基板１にｎウェル１１、ｐ型ソース・ドレイン領域１２、１３、ゲート絶縁膜１４、ゲート電極１５、サイドウォール１６が形成され、ゲート電極１５およびｐ型ソース・ドレイン領域１３の表面にはシリサイド層１７が形成されている。その上面は、主としてＳｉＮからなり、圧縮応力を有する応力制御絶縁膜１９により被覆されている。
【０００５】
一方、ｎチャネル型ＭＯＳＦＥＴ２０は、シリコン基板１にｐウェル２１、ｎ型ソース・ドレイン領域２２、２３、ゲート絶縁膜２４、ゲート電極２５、サイドウォール２６が形成され、ゲート電極２５およびｎ型ソース・ドレイン領域２３の表面にはシリサイド層２７が形成されている。その上面は、主としてＳｉＮからなり、引張応力を有する応力制御絶縁膜２９により被覆されている。
【０００６】
特許文献１には、ｐチャネル型ＭＯＳＦＥＴ１０のドライブ電流は、圧縮応力によって増加し、引張応力によって減少することが記載されている。一方、ｎチャネル型ＭＯＳＦＥＴ２０のドライブ電流は、引張応力によって増加し、圧縮応力によって減少することが記載されている。
【０００７】
非特許文献１には、ポリシリコンゲートの高さとＳｉＮ膜の厚さに対して、ゲート長４５ｎｍのＮＭＯＳＦＥＴのチャネル領域表面における応力が変化することが開示されている。図１６は、非特許文献１に記載された従来のＮＭＯＳＦＥＴ３０の構造である。シリコン基板１上に、図示しないゲート絶縁膜、ポリシリコンゲート３１およびサイドウォール３２が形成され、全体にＳｉＮキャップ層３３が設けられている。
【０００８】
図１７は、ＮＭＯＳＦＥＴ３０について、チャネル領域表面における応力を調べた結果を示したグラフである。チャネル領域表面における引張応力（Ｔｅｎｓｉｌ  Ｓｔｒａｉｎ）は、ポリシリコンゲート３１の高さが高くなるほど、また、ＳｉＮキャップ層３３の厚さが厚くなるほど、大きくなる傾向があることが示されている。一方、圧縮応力（Ｃｏｍｐｒｅｓｓｉｖｅ  Ｓｔｒａｉｎ）は、ＳｉＮキャップ層３３の厚さが厚くなるほど大きくなる傾向があるが、ポリシリコンゲート３１の高さに対しては、引張応力ほどには顕著な変化が見られないことが示されている。
【０００９】
図１８は、ＮＭＯＳＦＥＴ３０について、圧縮応力を有するＳｉＮキャップ層３３の厚さに対するＩＤＳＡＴ改善率を示したグラフである。ＳｉＮキャップ層３３の厚さが厚くなるほど電流駆動能力ＩＤＳＡＴが改善するが、８０ｎｍ以上では飽和していることが示されている。つまり、圧縮応力が高くなるとＮＭＯＳＦＥＴ３０のＩＤＳＡＴがある程度改善する傾向があることがわかる。
【特許文献１】特開２００３−８６７０８号公報
【非特許文献１】Ｓ．Ｐｉｄｉｎ等  「ＭＯＳＦＥＴ  Ｃｕｒｒｅｎｔ  Ｄｒｉｖｅ  Ｏｐｔｉｍｉｚａｔｉｏｎ  Ｕｓｉｎｇ  Ｓｉｌｉｃｏｎ  Ｎｉｔｒｉｄｅ  Ｃａｐｐｉｎｇ  Ｌａｙｅｒ  ｆｏｒ  ６５−ｎｍ  Ｔｅｃｈｎｏｌｏｇｙ  Ｎｏｄｅ」  ２００４  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ
【発明の開示】
【発明が解決しようとする課題】
【００１０】
１００ｎｍ以下のゲート長においては、ＭＯＳＦＥＴに対して最適な応力を加えることで、チャネル領域の移動度を向上し、ドライブ電流を増加させることができると考えられる。上述の方法によれば、膜応力を有するＳｉＮ膜にてＭＯＳＦＥＴを被覆することによって、ＭＯＳＦＥＴに応力を印加しようとしている。さらにドライブ電流を向上するためには、ＳｉＮ膜の膜応力をさらに上げる必要がある。しかし、上述した従来技術では、ドライブ電流の増加には限界がある。以下に、その理由を述べる。
【００１１】
非特許文献１によれば、図１８に示されているように、ＳｉＮキャップ層３３の厚さがある程度以上になるとＩＤＳＡＴ改善率（ＩＤＳＡＴ  Ｉｍｐｒｏｖｅｍｅｎｔ）が飽和しており、ＳｉＮキャップ層３３の厚さを厚くするだけではドライブ電流の向上には限界があることが示唆されている。また、同文献によれば、図１７に示されているように、ポリシリコンゲート３１の高さが高くなるほど引張応力が大きくなっている。このときドライブ電流が向上するかどうかは示されていないが、ポリシリコンゲート３１の高さを高くすることでドライブ電流が向上できる可能性はある。しかし、ゲート長が６５ｎｍ、４５ｎｍまたはそれ以下と微細になっていくと、寸法精度良く加工するためには、ポリシリコンゲート３１の高さを低くしていかざるを得ない。加工精度とアスペクト比はトレードオフの関係にあり、ゲート長が微細になればなるほどトレードオフが強くなるからである。したがって、ゲート長が微細になるほど、ＳｉＮキャップ層３３によるドライブ電流向上効果は小さくなる。
【００１２】
また、特許文献１では、応力制御膜１９、２９は化学気相成長法（ＣＶＤ法）あるいはスパッタ法により形成されている。ＳｉＮ膜の膜応力をさらに強くするには、成膜温度を上げることが考えられる。しかし、微細なＬＳＩでは、熱に弱い浅い接合やシリサイド電極が必須である。したがって、ＳｉＮ膜の成膜温度を上げるとしても、４００〜５００℃以下に抑えなければならず、得られる膜応力には限界がある。
【課題を解決するための手段】
【００１３】
本発明は、半導体基板上にゲート電極とサイドウォールとを形成し、ゲート電極の上面およびサイドウォールの上面の一部を被覆するようにダミーゲートパターンを形成し、ダミーゲートパターンとサイドウォールの表面を被覆する応力制御絶縁膜を形成したところに特徴がある。応力制御絶縁膜は、大きな膜応力が得られるＳｉＮ膜とすると良い。ダミーゲートパターンをゲート電極およびサイドウォール上に設けたことにより、ゲート電極のアスペクト比を擬似的に高くできる。ダミーゲートパターンは、両側のサイドウォールの上にエッジが位置するように形成するため、ゲート電極ほどの加工精度は要らない。したがって、ダミーゲートパターンを用いて擬似的にゲート電極の高さを高くすることは、ゲート電極そのものの高さを高くすることに比べると容易である。
【発明の効果】
【００１４】
本発明によれば、従来に比べ、チャネル領域にかかる応力を強めることが容易にできるため、ドライブ電流の更なる向上が可能である。ダミーゲートパターンを形成したことにより、応力制御絶縁膜の応力がダミーゲートパターンの上からかかることによって、ゲート電極を高くした場合と同様に応力を強めることができるからである。
【発明を実施するための最良の形態】
【００１５】
以下、ゲート電極上にダミーゲートパターンを形成することにより、擬似的にゲート電極のアスペクト比を高めてチャネル領域にかかる応力を強め、ドライブ電流を向上する本発明の半導体装置の一実施例を、図面を用いて説明する。
【実施例１】
【００１６】
図１は、本発明の実施例１の半導体装置の断面図である。シリコン基板１の上に、素子分離２で分離されたｐチャネル型ＭＯＳＦＥＴ４０およびｎチャネル型ＭＯＳＦＥＴ５０が形成されている。
【００１７】
ｐチャネル型ＭＯＳＦＥＴ４０には、ｎウェル１１、ｐ型ソース・ドレイン領域４、ゲート絶縁膜１４、ゲート電極１５、サイドウォール１６が形成されており、ゲート電極１５およびｐ型ソース・ドレイン領域４の表面にはシリサイド層１７が形成されている。以降、簡単のため、ゲート電極１５およびシリサイド層１７を含んでゲート電極１５という。
【００１８】
ｎチャネル型ＭＯＳＦＥＴ５０には、ｐウェル２１、ｎ型ソース・ドレイン領域５、ゲート絶縁膜２４、ゲート電極２５、サイドウォール２６が形成され、ゲート電極２５およびｎ型ソース・ドレイン領域５の表面にはシリサイド層２７が形成されている。以降、簡単のため、ゲート電極２５およびシリサイド層２７を含んでゲート電極２５という。
【００１９】
ｐチャネル型ＭＯＳＦＥＴ４０には、ゲート電極１５の上面およびサイドウォール１６の上面の一部を被覆するように、ダミーゲートパターン６が形成されている。一方、ｎチャネル型ＭＯＳＦＥＴ５０には、ゲート電極２５の上面およびサイドウォール２６の上面の一部を被覆するように、ダミーゲートパターン７が形成されている。ダミーゲートパターン６、７の材料には、シリコン酸化膜やＳｉＮ膜などの絶縁膜や、ポリシリコンなどを使用できる。ダミーゲートパターン６、７は膜応力を有している必要はない。全体が引張応力を有する応力制御絶縁膜８で被覆され、それぞれのＭＯＳＦＥＴのチャネル領域に応力が印加される。応力制御絶縁膜８にはＳｉＮ膜が有効である。応力制御絶縁膜８は、特許文献１のようにＣＶＤ法やスパッタ法により形成でき、制御のし易さなどから、プラズマＣＶＤ法を用いると良い。さらに全体が層間絶縁膜３にて被覆され、通常のＬＳＩと同様に半導体装置が形成される。
【００２０】
各部の寸法を例示すると、ゲート電極１５のゲート長は１０〜１５０ｎｍ、ゲート電極１５の高さは５０〜２００ｎｍ、サイドウォール１６、２６の幅は４０〜１００ｎｍ、ダミーゲートパターン６、７の幅は２０〜２００ｎｍ、ダミーゲートパターン６、７の高さは２０ｎｍ〜１００ｎｍ、応力制御絶縁膜８の厚さは２０〜１００ｎｍである。ゲート電極の擬似的なアスペクト比は、サイドウォール１６、２６およびゲート電極１５の幅に対するゲート電極１５およびダミーゲートパターン６の高さとなり、０．５〜２．０である。なお、数値は一例であり、これらに限られない。
【００２１】
ここで、ｐチャネル型ＭＯＳＦＥＴ４０およびｎチャネル型ＭＯＳＦＥＴ５０に対する応力の影響を説明する。図２は、ドライブ電流が改善する応力方向を説明するための斜視図である。左がｐチャネル型ＭＯＳＦＥＴ４０、右がｎチャネル型ＭＯＳＦＥＴ５０である。両方とも、ゲート幅方向（Ｘ方向）に対して伸ばす方向の応力（引張応力）がかかり、ゲート電極の高さ方向（Ｚ方向）に対して下向きの応力（圧縮応力）がかかるとき、ドライブ電流が増加する。一方、ゲート長方向（Ｙ方向）については、ｐチャネル型ＭＯＳＦＥＴ４０の場合は伸ばす方向の応力（圧縮応力）がかかるときにドライブ電流が増加し、ｎチャネル型ＭＯＳＦＥＴ５０の場合は逆の縮める方向の応力（圧縮応力）がかかるときにドライブ電流が増加する。
【００２２】
ｎチャネル型ＭＯＳＦＥＴ５０に対しては、引張応力を有する応力制御絶縁膜を形成することで、すべての方向でドライブ電流が増加する効果が得られる。一方、ｐチャネル型ＭＯＳＦＥＴ４０に対しては、ゲート幅方向（Ｘ方向）およびゲート電極の高さ方向（Ｚ方向）とゲート長方向（Ｙ方向）とで効果が相殺されるため、ｎチャネル型ＭＯＳＦＥＴ５０ほどドライブ電流の増加は見込めない。ゲート長方向（Ｙ方向）での応力の影響が他の方向よりも大きいため、ドライブ電流増加効果を最大限得ようとすれば、圧縮応力を有する応力制御絶縁膜を形成した方が良い。
【００２３】
図１の構造では、引張応力を有する応力制御絶縁膜８を形成した例を示している。ｐチャネル型ＭＯＳＦＥＴ４０のドライブ電流が若干犠牲になるが、ｎチャネル型ＭＯＳＦＥＴ５０のドライブ電流を向上し、応力制御絶縁膜８を単一とすることでコストを抑えている。
【００２４】
実施例１によれば、ダミーゲートパターンを設け、擬似的にゲート電極の高さを高くしたことにより、ドライブ電流を向上させることができる。ゲート電極のゲート長が１０〜１５０ｎｍのときに、特に効果がある。また、当該ゲート長とゲート電極およびダミーゲートパターンの高さの合計との比（アスペクト比）を２〜１５としたときに、特に効果がある。
【００２５】
ここで、ダミーゲートパターンを高くすれば、その分ゲート電極の高さを低くしても、応力が小さくなることはなくドライブ電流を維持できるという、更なる効果を得ることも可能である。つまり、ドライブ電流を低下させることなく、ゲート電極の高さを低くできるということである。ゲート電極の高さを低くできれば、高度な加工装置を開発することなく、さらに微細なゲート長を実現できる。したがって、ＭＯＳＦＥＴの微細化を促進し、さらに高性能なデバイスを実現することが可能となるのである。つまり、本発明の技術思想を用いることによって、応力を最大に向上してドライブ電流を得るというデバイス設計と、応力を損なうことなくゲート電極の更なる微細化によりＭＯＳＦＥＴの性能を向上するというデバイス設計が可能となり、デバイス設計自由度の向上にも大きく貢献する。
【００２６】
次に、上述した実施例１の半導体装置の製造方法を、図面を用いて説明する。まず、図３に示すように、シリコン基板１の上に、素子分離２、ｐチャネル型ＭＯＳＦＥＴ４０のｎウェル１１、ｐ型ソース・ドレイン領域４、ゲート絶縁膜１４、ゲート電極１５、サイドウォール１６およびシリサイド層１７と、ｎチャネル型ＭＯＳＦＥＴ５０のｐウェル２１、ｎ型ソース・ドレイン領域５、ゲート絶縁膜２４、ゲート電極２５、サイドウォール２６およびシリサイド層１７を形成する。これらは、通常の方法を用いて形成することができる。
【００２７】
次に、図４に示すように、全体にダミーゲート形成膜３４を形成する。ダミーゲート形成膜３４には、シリコン酸化膜、ＳｉＮ膜、ＳｉＯＮ膜などの種々の絶縁膜や、ポリシリコンなどを使用できる。ダミーゲート形成膜３４は、膜応力を有している必要はない。ダミーゲート形成膜３４は、ドライエッチングを用いてダミーゲートパターン６、７に加工するため、下地のサイドウォール１６、２６がエッチングされると不都合が生じる場合は、下地のサイドウォール１６、２６とのエッチング選択比が取れる材料を選ぶと良い。
【００２８】
次に、図５に示すように、ゲート電極１５、２５およびサイドウォール１６、２６の上に、フォトレジストでダミーゲートレジスト３５、３６を形成する。ダミーゲートレジスト３５、３６は目合わせ露光により形成し、サイドウォール１６、２６の中央付近にエッジがくるように設計すれば良い。
【００２９】
次に、図６に示すように、ダミーゲートレジスト３５、３６をマスクとして、ダミーゲート形成膜３４をドライエッチングを用いて加工し、ダミーゲートパターン６、７を形成する。ダミーゲートパターン６、７は、ゲート電極１５、２５の上面およびダミーゲートパターン６、７の上面の一部を被覆するように形成される。ダミーゲートパターン６、７の中心とゲート電極１５、２５の中心が合っていることが理想だが、多少の目ずれは許容でき、ダミーゲートパターンがゲート電極を覆っていれば良い。
【００３０】
次に、図７に示すように、応力制御絶縁膜８を形成する。成膜温度が４００〜５００℃を超えないようにするため、プラズマＣＶＤ法やスパッタ法を用いると良い。カバレッジの点でプラズマＣＶＤ法が優れている。応力の制御は、公知の技術と同様、圧力やガス流量を制御して行う。
【００３１】
その後、層間絶縁膜３を形成する（図１参照）。その後、通常のＬＳＩと同様に半導体装置が形成される。
【実施例２】
【００３２】
実施例２は、ｐチャネル型ＭＯＳＦＥＴ６０に圧縮応力を印加し、ｎチャネル型ＭＯＳＦＥＴ７０に引張応力を印加する一実施例である。図８は、本発明の実施例２の半導体装置の断面図である。ｐチャネル型ＭＯＳＦＥＴ６０には、ｎウェル１１、ｐ型ソース・ドレイン領域４、ゲート絶縁膜１４、ゲート電極１５、サイドウォール１６およびシリサイド層１７が形成されており、ｎチャネル型ＭＯＳＦＥＴ７０には、ｐウェル２１、ｎ型ソース・ドレイン領域５、ゲート絶縁膜２４、ゲート電極２５、サイドウォール２６およびシリサイド層２７が形成されているところまでは、実施例１と同様である。
【００３３】
ｐチャネル型ＭＯＳＦＥＴ６０には、ゲート電極１５の上面およびサイドウォール１６の上面の一部を被覆するように、同じ形状を有する引張応力制御絶縁膜４１および絶縁膜４２が形成されており、ダミーゲートパターン６として機能する。ここで、ダミーゲートパターン６となる引張応力制御絶縁膜４１は、ｐチャネル型ＭＯＳＦＥＴ６０全体を被覆しないため、これによる引張応力はほとんど影響を与えない。絶縁膜４２は必須ではないが、絶縁膜４２を設けることによって、ｐチャネル型ＭＯＳＦＥＴ６０のゲート電極１５の擬似的な高さをより高くできる効果がある。また、絶縁膜４２は、後述するように、圧縮応力制御絶縁膜４３をｎチャネル型ＭＯＳＦＥＴ７０上から除去する際のエッチングストッパーとしても利用できる。そして、ｐ型ソース・ドレイン領域４、サイドウォール１６およびダミーゲートパターン６を被覆するように、圧縮応力制御絶縁膜４３が形成されている。したがって、ｐチャネル型ＭＯＳＦＥＴ６０には圧縮応力が印加される。
【００３４】
一方、ｎチャネル型ＭＯＳＦＥＴ７０には、ｎ型ソース・ドレイン領域５、ゲート電極２５およびサイドウォール２６を被覆するように、引張応力制御絶縁膜４１および絶縁膜４２が形成されている。圧縮応力制御絶縁膜４３は形成されていない。そして、全体が層間絶縁膜３にて被覆され、通常のＬＳＩと同様に半導体装置が形成される。したがって、ｎチャネル型ＭＯＳＦＥＴ７０には引張応力が印加される。
【００３５】
この実施例２では、ｎチャネル型ＭＯＳＦＥＴ７０についてはゲート電極２５の高さを擬似的に高くしていないが、引張応力制御絶縁膜４１をダミーゲートパターン６に利用することによって、ｐチャネル型ＭＯＳＦＥＴ６０へ印加される圧縮応力を強めつつ、ｎチャネル型ＭＯＳＦＥＴ７０に対して引張応力を印加する構造を、少ないプロセスで形成した実用的な構造を示したものである。もちろん、ｎチャネル型ＭＯＳＦＥＴ７０についてもゲート電極２５の高さを擬似的に高くすることが可能である。そのときは、実施例１のようなダミーゲート６、７を設けた後、ｐチャネル型ＭＯＳＦＥＴ６０には圧縮応力制御絶縁膜４３を形成し、ｎチャネル型ＭＯＳＦＥＴ７０には引張応力制御絶縁膜４１を形成するといった方法が考えられる。
【００３６】
次に、上述した実施例２の半導体装置の製造方法を、図面を用いて説明する。図９の構造までは実施例１と同様である。次に、図１０に示すように、全体に引張応力制御絶縁膜４１および絶縁膜４２を形成する。引張応力制御絶縁膜４１は、ｎチャネル型ＭＯＳＦＥＴ７０に引張応力を印加するものであり、実施例１と同様に、ＳｉＮ膜を用いると良い。絶縁膜４２は、低温成長シリコン酸化膜などを用いると良い。後の工程で、圧縮応力制御絶縁膜４３をｎチャネル型ＭＯＳＦＥＴ７０上から除去する際にエッチングストッパーとなるよう、圧縮応力制御膜６３に対してエッチング選択比が取れる材料を選択すると良い。
【００３７】
次に、図１１に示すように、フォトレジストで、ｐチャネル型ＭＯＳＦＥＴ６０のゲート電極１５およびサイドウォール１６の一部の上およびｎチャネル型ＭＯＳＦＥＴ７０を被覆するパターニングレジスト４５を形成する。パターニングレジスト４５の平面レイアウトを図１２に示す。図１１の断面図は、図１２のＡ−Ａ断面に対応する。図１２の左側には複数のｐチャネル型ＭＯＳＦＥＴ６０が形成され、右側には複数のｎチャネル型ＭＯＳＦＥＴ７０が形成されている。図１２には、複数のゲート電極１５、２５と、ｐ型ソース・ドレイン領域４およびｎ型ソース・ドレイン領域５を図示している。サイドウォール１６、２６は省略している。パターニングレジスト４５は、ｎチャネル型ＭＯＳＦＥＴ７０全体を被覆し、ｐチャネル型ＭＯＳＦＥＴ６０のゲート電極１５および図示しないサイドウォール１６の一部を被覆するように形成する。ｐチャネル型ＭＯＳＦＥＴ６０の左側（ゲート電極１５のゲート幅方向の延長上）にもパターニングレジスト４５を設けておくと良い。何故なら、ゲート幅方向に引張応力を印加することで、ドライブ電流が向上するため、ここに引張応力制御絶縁膜４１を残すと良いからである。
【００３８】
次に、パターニングレジスト４５をマスクとして、絶縁膜４２および引張応力制御絶縁膜４１をドライエッチングする。次に、図１３に示すように、全体に圧縮応力制御絶縁膜４３を形成する。圧縮応力制御絶縁膜４３は、公知の技術と同様、圧力やガス流量を制御して形成することができる。
【００３９】
次に、図１４に示すように、フォトレジストで、ｐチャネル型ＭＯＳＦＥＴ６０を被覆するパターニングレジスト４６を形成する。その後、パターニングレジスト４６をマスクとして、圧縮応力制御絶縁膜４３をドライエッチングする。このとき、絶縁膜４２が圧縮応力制御絶縁膜４３をエッチング除去する際のエッチングストッパーとして機能し、ｎチャネル型ＭＯＳＦＥＴ７０上の引張応力制御絶縁膜４１は、エッチングダメージを受けない。その後、層間絶縁膜３を形成し（図８参照）、その後、通常のＬＳＩと同様に半導体装置が形成される。
【００４０】
実施例２によれば、実施例１に比べてｎチャネル型ＭＯＳＦＥＴ７０のドライブ電流は若干落ちるものの、ｐチャネル型ＭＯＳＦＥＴ６０のドライブ電流を向上できる。
【００４１】
実施例２では、ｎチャネル型ＭＯＳＦＥＴ７０にはダミーゲートパターンを設けず、引張応力制御絶縁膜４１にて引張応力を印加するようにし、ｐチャネル型ＭＯＳＦＥＴ６０には引張応力制御絶縁膜４１を利用したダミーゲートパターン６を設けて、圧縮応力制御絶縁膜４３の圧縮応力印加効果を高めた例を示した。これにより、パターニング工程はダミーゲートパターン６のパターニング工程および圧縮応力制御絶縁膜４３のパターニング工程の２回で済み、製造コストを抑制できる。また、逆に、ｐチャネル型ＭＯＳＦＥＴ６０にダミーゲートパターンを設けず、圧縮応力制御絶縁膜４３にて圧縮応力を印加するようにし、ｎチャネル型ＭＯＳＦＥＴ７０に圧縮応力制御絶縁膜４３を利用したダミーゲートパターンを設けるようにしても良い。
【００４２】
さらに、実施例１と同様、ｐチャネル型ＭＯＳＦＥＴ６０およびｎチャネル型ＭＯＳＦＥＴ７０の両方にダミーゲートパターンを設け、ｐチャネル型ＭＯＳＦＥＴ６０に圧縮応力制御絶縁膜４３を、ｎチャネル型ＭＯＳＦＥＴ７０に引張応力制御絶縁膜４１を形成するようにしても良い。この場合、パターニング工程はダミーゲートパターンのパターニング工程、圧縮応力制御絶縁膜４３のパターニング工程および引張応力制御絶縁膜４１のパターニング工程の３回必要となり、製造コストは上がる。
【００４３】
以上説明したように、本発明によれば、ゲート電極の上面およびサイドウォールの上面の一部を被覆するようにダミーゲートパターンを形成することによって、応力制御絶縁膜によりチャネル領域に印加される応力を強め、ドライブ電流を向上することができる。なお、上述した実施例は一例であり、本発明の趣旨を逸脱することなく、種々の変形が可能である。
【産業上の利用可能性】
【００４４】
チャネル領域に印加される応力によって、キャリアの移動度が変わる半導体装置に適用できる。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施例１の半導体装置の断面図である。
【図２】ドライブ電流が改善する応力方向を説明するための斜視図である。
【図３】実施例１の半導体装置の製造工程の一部を示す断面図である。
【図４】実施例１の半導体装置の製造工程の一部を示す断面図である。
【図５】実施例１の半導体装置の製造工程の一部を示す断面図である。
【図６】実施例１の半導体装置の製造工程の一部を示す断面図である。
【図７】実施例１の半導体装置の製造工程の一部を示す断面図である。
【図８】本発明の実施例２の半導体装置の断面図である。
【図９】実施例２の半導体装置の製造工程の一部を示す断面図である。
【図１０】実施例２の半導体装置の製造工程の一部を示す断面図である。
【図１１】実施例２の半導体装置の製造工程の一部を示す断面図である。
【図１２】実施例２のパターニングレジスト４５の平面レイアウトである。
【図１３】実施例２の半導体装置の製造工程の一部を示す断面図である。
【図１４】実施例２の半導体装置の製造工程の一部を示す断面図である。
【図１５】特許文献１に記載された、従来の半導体装置の断面図である。
【図１６】非特許文献１に記載された、従来のＮＭＯＳＦＥＴ３０の構造である。
【図１７】ＮＭＯＳＦＥＴ３０について、チャネル領域表面における応力を調べた結果を示したグラフである。
【図１８】ＮＭＯＳＦＥＴ３０について、圧縮応力を有するＳｉＮキャップ層３３の厚さに対するＩＤＳＡＴ改善率を示したグラフである。
【符号の説明】
【００４６】
１  シリコン基板
６、７  ダミーゲートパターン
８  応力制御絶縁膜
１５、２５  ゲート電極
１６、２６  サイドウォール
４０  ｐチャネル型ＭＯＳＦＥＴ
５０  ｎチャネル型ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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