(57)【要約】【課題】ザップトリミングを行うツェナダイオードにおいて、ザップ電圧の低電圧化を可能にする。【解決手段】半導体基板２に形成された第一および第二導電型の半導体領域４，５と、第一導電型の半導体領域５に接続されたアノード電極１ｂと、第二導電型の半導体領域４に接続されたカソード電極１ａとを有し、アノード電極１ｂとカソード電極１ａの間を短絡させザップトリミングするツェナダイオードを形成した半導体装置であって、第一および第二の導電型の半導体領域４，５の接合部と、接合部の両側の第一および第二の導電型４，５の半導体領域の側壁および上部に半導体基板２よりも熱伝導率が低い絶縁膜３を形成した。このため、絶縁膜によりＰＮ接合の破壊に必要となる熱をザップ短絡部に閉じ込めてザップ短絡部の発熱を促進することできる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板に形成された第一および第二導電型の半導体領域と、前記第一導電型の半導体領域に接続されたアノード電極と、前記第二導電型の半導体領域に接続されたカソード電極とを有し、前記アノード電極と前記カソード電極の間を短絡させザップトリミングするツェナダイオードを形成した半導体装置であって、前記第一および第二の導電型の半導体領域の接合部と、前記接合部の両側の前記第一および第二の導電型の半導体領域の側壁および上部に前記半導体基板よりも熱伝導率が低い絶縁膜を形成したことを特徴とする半導体装置。
【請求項２】
前記アノード電極と前記カソード電極の間の半導体基板上に、前記アノード電極と前記カソード電極の対向方向に延びる複数の溝部からなる段差を形成し、前記段差上に前記アノード電極の端部と前記カソード電極の端部と前記絶縁膜とを有し、かつ前記絶縁膜は前記溝部内に埋め込まれている請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ツェナーダイオードでザップトリミングする半導体装置に関するものである。
【背景技術】
【０００２】
従来のＬＳＩに広く用いられているザップトリミングするツェナーダイオードは、回路中のツェナーダイオードに瞬時に逆方向電圧を印加して降伏破壊させ、カソード電極とアノード電極の間を短絡させ、半導体装置を形成後の検査などで、追加でトリミングすることにより回路特性を調整することができる方法がある。
【０００３】
例えば、特許文献１で公開されているように、図８に示すような構造で、ザップトリミングするダイオードで、ベース電極部１１１、配線電極１１０ならびにｎ型エミッタ領域１０７、ｐ型ベース領域１０５、ｐ型外部ベース領域１０６、絶縁膜１０９を備えたもので、外部ベースとエミッタのｐｎ接合を破壊してザップトリミングを行う半導体装置がある。図８において、１０１はｐ型Ｓｉ基板、１０２はｎ型Ｓｉエピタキシャル層、１０３はＬＯＣＯＳ酸化膜である。
【特許文献１】特開２０００−５８８７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の図8に示すような構造では、ザップトリミングを行うツェナーダイオードを形成している半導体基板にザップ短絡部を形成する場合、ＰＮ接合の破壊に必要となる熱が半導体基板を通して発散することにより、ザップするのに必要な熱エネルギーを確保できず、ザップする電圧の高耐圧化が生じザップ特性が安定しないという課題を生じる。
【０００５】
したがって、本発明の目的は、ザップトリミングを行うツェナーダイオードにおいて、ザップ電圧の低電圧化を可能にする半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の請求項１記載の半導体装置は、半導体基板に形成された第一および第二導電型の半導体領域と、前記第一導電型の半導体領域に接続されたアノード電極と、前記第二導電型の半導体領域に接続されたカソード電極とを有し、前記アノード電極と前記カソード電極の間を短絡させザップトリミングするツェナダイオードを形成した半導体装置であって、前記第一および第二の導電型の半導体領域の接合部と、前記接合部の両側の前記第一および第二の導電型の半導体領域の側壁および上部に前記半導体基板よりも熱伝導率が低い絶縁膜を形成した。
【０００７】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記アノード電極と前記カソード電極の間の半導体基板上に、前記アノード電極と前記カソード電極の対向方向に延びる複数の溝部からなる段差を形成し、前記段差上に前記アノード電極の端部と前記カソード電極の端部と前記絶縁膜とを有し、かつ前記絶縁膜は前記溝部内に埋め込まれている。
【発明の効果】
【０００８】
本発明の請求項１記載の半導体装置によれば、第一および第二の導電型の半導体領域の接合部と、接合部の両側の第一および第二の導電型の半導体領域の側壁および上部に半導体基板よりも熱伝導率が低い絶縁膜を形成したので、ザップトリミングを行う際にザップ短絡部を基板よりも熱伝導率の低い絶縁膜で囲むことにより、ＰＮ接合の破壊に必要となる熱をザップ短絡部に閉じ込めてザップ短絡部の発熱を促進することできる。このため、低電圧でザップが可能となり安定したザップ特性を得ることができる。
【０００９】
請求項２では、アノード電極とカソード電極の間の半導体基板上に、アノード電極とカソード電極の対向方向に延びる複数の溝部からなる段差を形成し、絶縁膜は段差により分割されたザップ短絡部を囲むように溝部内に埋め込まれているので、従来の構造よりザップ短絡部を上記のように縞状に加工することにより、逆バイアス印加時に基板から生じたＰＮ接合の破壊に必要となる熱をザップ短絡部に周期的に閉じ込めることで基板への熱の拡散を更に抑制することができる。このため、ザップ短絡部の発熱が促進することにより、更なるザップ電圧の低電圧化が図れる。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明の実施の形態を図面を参照しながら説明する。
（実施の形態１）
本発明の第１の実施形態を図１〜図３に基づいて説明する。
【００１１】
図１は、本発明の半導体装置の第１の実施形態における半導体装置を示す平面図であり、図２は図１のｘ−ｙ線、図３は図１のx’−y’線に沿う断面図を示している。
【００１２】
図１〜図３に示すようにこの半導体装置は、半導体基板２に形成された第一および第二導電型の半導体領域４，５と、第一導電型の半導体領域５に接続されたアノード電極１ｂと、第二導電型の半導体領域４に接続されたカソード電極１ａとを有し、アノード電極１ｂとカソード電極１ａの間を短絡させザップトリミングするツェナダイオードを形成している。また、第一および第二の導電型の半導体領域４，５の接合部と、接合部の両側の第一および第二の導電型の半導体領域４，５の側壁および上部に半導体基板２よりも熱伝導率が低い絶縁膜３を形成している。
【００１３】
この場合、半導体基板2は１Ｅ１６〜１Ｅ１７ｃｍ−3程度の濃度を有するｎ型Ｓｉ基板で、第二導電型の半導体領域4は基板表面にピーク濃度１〜５Ｅ２０ｃｍ−３で拡散深さ０.３〜０.５μｍの濃度プロファイルを有するｎ型層、第一導電型の半導体領域5は基板表面にピーク濃度７.０Ｅ１９〜１.０Ｅ２０ｃｍ−３で拡散深さ０.８〜１.０μｍの濃度プロファイルを有するＰ型層で、両者は１〜２μｍ程度オーバーラップしてｐｎ接合されてツェナーダイオードを形成している。カソード電極配線１ａとアノード電極配線１ｂの二つの配線はＡｌ主体のＡｌ−Ｓｉ−Ｃｕで熱伝導率はＡｌと同様である。絶縁膜3はシリコン酸化膜などで形成された膜厚１００ｎｍ〜２μｍ程度の絶縁膜であり、絶縁膜3は図3に示すように、ツェナーダイオードで形成されるザップ短絡部6を囲むように形成している。このようにすれば、ザップ時に生じる熱がシリコン基板2を通して拡散するのを、基板より熱伝導率の低い絶縁膜が抑制し、ザップ短絡部の発熱を促進し、低電圧でザップすることが可能となる。
（実施の形態２）
本発明の第２の実施形態を図４〜図７に基づいて説明する。
【００１４】
図４は、本発明の第２の実施形態における半導体装置を示す平面図であり、図５は図４のａ−ｂ線、図６は図４のａ’−ｂ’線、図７は図４のｃ−ｄ線に沿う断面図を示している。
【００１５】
図４〜図７に示すようにこの半導体装置は、半導体基板８に形成された第一および第二導電型の半導体領域１０，１１と、第一導電型の半導体領域１１に接続されたアノード電極７ｂと、第二導電型の半導体領域１０に接続されたカソード電極７ａとを有し、アノード電極７ｂとカソード電極７ａの間を短絡させザップトリミングするツェナダイオードを形成している。また、アノード電極７ｂとカソード電極７ａの間の半導体基板上に、アノード電極７ｂとカソード電極７ａの対向方向に延びる複数の溝部１３ａ〜１３ｄからなる段差を形成している。この段差上にアノード電極７ｂの端部とカソード電極７ａの端部と絶縁膜９とを有する。絶縁膜９は第１の実施形態と同様の構成であるが、さらに溝部１３ａ〜１３ｄ内に埋め込まれている。
【００１６】
この場合、半導体基板8は１Ｅ１６〜１Ｅ１７ｃｍ−3程度の濃度を有するｎ型Ｓｉ基板で、第二導電型の半導体領域１０は基板表面にピーク濃度１〜５Ｅ２０ｃｍ−３で拡散深さ０.３〜０.５μｍの濃度プロファイルを有するｎ型層、第一導電型の半導体領域１１は基板表面にピーク濃度７.０Ｅ１９〜１.０Ｅ２０ｃｍ−３で拡散深さ０.８〜１.０μｍの濃度プロファイルを有するＰ型層で、両者は１〜２μｍ程度オーバーラップしてｐｎ接合されてツェナーダイオードを形成している。カソード電極配線７ａとアノード電極配線７ｂの二つの配線はＡｌ主体のＡｌ−Ｓｉ−Ｃｕで熱伝導率はＡｌと同様である。絶縁膜9はシリコン酸化膜などで形成された膜厚１００ｎｍ〜２μｍ程度の絶縁膜であり、絶縁膜9は図7に示すように、ｐｎ接合を形成した基板８に周期的に溝状に加工することにより、ツェナーダイオードで形成されるザップ短絡部１２ａ，１２ｂ，１２ｃを深さ０.３〜１.０μｍで幅０.１〜１μｍ程度の少なくとも1つ以上の周期溝部１３ａ，１３ｂ，１３ｃ，１３ｄ内に形成した絶縁膜9で囲むように形成している。このようにすれば、ザップ時に生じる熱がシリコン基板8を通して拡散するのを、基板より熱伝導率の低い絶縁膜が抑制し、ザップ短絡部の発熱を促進し、低電圧でザップでき、安定したザップ特性を得ることが可能となる。
【００１７】
なお、本実施の形態では、溝部が4本の場合について説明したが、3本以上の任意の本数にしてもよい。
【００１８】
また、通常イオン注入源は、Ｎ型の高濃度ではヒ素（Ａｓ）でＰ型はボロン（Ｂ）であるので拡散係数の違いからＰ型の方が深くなるが、構造的にはＮ型をリン（Ｐ）として深く注入しておけばＰ型よりもＮ型の方が深い構造も可能であり、同様の効果が得られる。したがって、第二導電型の半導体領域４，１０をｐ型層、第一導電型の半導体領域５，１１をｎ型層としてもよい。
【産業上の利用可能性】
【００１９】
本発明の半導体装置は、ツェナーダイオードでザップトリミングする半導体装置であり、いわゆるツェナーザッピングを用いる半導体集積回路(ＩＣ)に利用できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施形態に係る半導体装置の平面図である。
【図２】図１のｘ−ｙ線の断面図である。
【図３】図１のx’−y’線の断面図である。
【図４】本発明の第２の実施形態に係る半導体装置の平面図である。
【図５】図４のａ−ｂ線の断面図である。
【図６】図４のａ’−ｂ’線の断面図である。
【図７】図４のｃ−ｄ線の断面図である。
【図８】従来の半導装置の断面図である。
【符号の説明】
【００２１】
１ａ，７ａ  カソード電極
１ｂ，７ｂ  アノード電極
２，８  半導体基板
４，１０  ｎ型拡散層
５，１１  ｐ型拡散層
３，９，１３ａ，１３ｂ，１３ｃ，１３ｄ  絶縁膜
６，１２ａ，１２ｂ，１２ｃ  ザップ短絡部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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