(57)【要約】【課題】スキューの無い複数のクロック信号を出力する機能を有する半導体パッケージとその内部のクロック配線方法を提供する。【解決手段】基板１０上に実装された半導体パッケージ１１内部の半導体ダイ１２から線路１０１、１０２、及び１０３を介して、同位相・同一周波数のクロック信号が出力される。線路１０１、１０２、及び１０３は等長とする。これらの線路１０１、１０２、及び１０３を半導体パッケージ１１内の結合点１００で結合することにより、夫々の線路を通るクロック信号を重ね合わせてクロック信号間のスキューをゼロにする。スキューをゼロにしたクロック信号を互いに等長な線路１０４、１０５、及び１０６に分岐して、半導体パッケージ１１の出力端子１０７、１０８及び１０９からスキューの無いクロック信号を出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のクロック信号を出力する半導体ダイと、この半導体ダイに接続され前記複数のクロック信号が伝送される複数の線路と、前記半導体ダイを内蔵するパッケージと、このパッケージに設けられ複数のクロック信号を出力する複数の出力端子と、前記パッケージ内に設けられ前記複数の線路を相互に結合する結合点と、を有し、前記半導体ダイと前記結合点との間の各線路長が前記複数の線路に対して等長であり、前記結合点と前記出力端子との間の各線路長が前記複数の線路に対して等長であることを特徴とする半導体パッケージ。
【請求項２】
前記結合点は、ビアを含めて形成されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
複数のクロック信号を出力する半導体ダイにクロック信号を伝送するための複数の線路を接続し、前記複数の線路を互いに等長にして半導体パッケージ内部で結合した後に、互いに等長の複数の線路に分配して前記半導体パッケージの複数の出力端子から複数のクロック信号を出力することを特徴とする半導体パッケージ内部のクロック配線方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキューの無い複数のクロック信号を出力する機能を有する半導体パッケージとその内部のクロック配線方法に関する。
【背景技術】
【０００２】
従来、同位相・同一周波数の複数のクロック信号を分配して出力する機能を有する半導体パッケージ内の配線は、半導体ダイから半導体パッケージ外部の出力端子まで１対１、又は１対多の構成となっている。これらの複数のクロック信号は、基板上で同期動作を行うための同期クロックが必要な複数の回路に接続される。
【０００３】
図４は、従来の同期回路の構成の一例を示すブロック図であり、基板２０上で同位相・同一周波数のクロック信号の分配を行う半導体パッケージ２１の内部構成を表す。図４に示すように、半導体パッケージ２１内の半導体ダイ２２に接続された線路２０１、２０２、及び２０３を介して出力される信号は、同位相・同一周波数のクロック信号である。線路２０１、２０２、及び２０３は、この半導体パッケージ２１が実装されている基板２０上で、線路２１０、２１１、及び２１２を介して同期動作を必要とする回路２２０、２２１、及び２２２に接続されている。
【０００４】
クロック信号の遅延により各回路のクロック信号入力端子間に生じるクロック信号の相対的な位相のずれをスキューという。従来のスキュー低減手段として、半導体パッケージ内及び基板上の線路線長の和が等しくなるように線長調整していた。しかし、線長調整の計算ミス又は製造誤差等の問題により、実際に作成された複数のクロック信号が等長配線にはならず、その結果、信号間にスキューが発生するという問題があった。また、個々のクロック信号出力は、独立した単体の出力バッファでドライブしているため、接続される負荷容量の大きさのばらつきによって、クロックスキューが発生する原因になっていた。
【０００５】
その解決方法の一つとして、図５に示すように、基板３０上で線路を結合する方法がある。半導体パッケージ３１内の半導体ダイ３２から出力された複数のクロック信号の伝送経路である線路３０１、３０２、及び３０３と、これらに夫々接続された基板３０上の線路３１０、３１１、及び３１２との線長の和は等しく、基板３０上の結合点３００で結合されている。この結合点３００にてクロック信号は重ね合わされて、スキューを調整して線路３１３、３１４、及び３１５へ分配されて基板３０上の同期動作が必要な回路３２０、３２１、及び３２２へ等長で接続される方法であった。
【０００６】
また、特許文献１においては、クロックを必要とする複数の内部セルを設けて構成される集積回路の製造方法に関して、外部から供給されるクロックを取り込むための入力クロックバッファセルと、複数の内部セルとの間に、内部セルのすべてを駆動するのに必要な数のクロックバッファを格納して構成される内部クロックバッファセルを介在させ、レイアウト後のクロックスキューを保証できる方法を開示している。また、内部クロックバッファセルが格納するクロックバッファの出力側を短絡させ、内部クロックバッファセルの出力端子の電位が等しくなるようにしている。
【０００７】
【特許文献１】特開平５−２４３３７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述の従来技術には以下に示すような問題点がある。
【０００９】
図５に示す従来技術においては、線路３０１、３０２、及び３０３と、線路３１０、３１１、及び３１２とを介して、結合点３００で重ね合わされるクロック信号は、複数の線路を通った波形であり、夫々の信号線路の状態により波形に歪みが生じている可能性がある。従って、線路３１３、３１４、及び３１５に分配されるクロック信号波形が大きく歪んでしまう危険性がある。また、結合点３００は複数の線路の結合点であることから、電気的負荷容量を持っており、クロック信号が高周波になると、結合点３００を通過することで、クロック信号の波形を歪ませたり、鈍らせたりする悪影響を及ぼす場合があった。
【００１０】
また、特許文献１に記載の従来技術は、集積回路内の入力クロックバッファセルと、同じ集積回路内の複数の内部セルとのクロック信号配線に関するものであるが、本発明においては、基板上に配置された半導体パッケージから出力される複数のクロック信号の同期を目的としている。更にまた、特許文献１では、内部クロックバッファセルが格納するクロックバッファの出力側を短絡させ、出力端子の電位が等しくなるようにしているが、短絡する箇所自体に一定の大きさがある場合には、同期を取る必要のある複数のクロック信号の距離的・時間的差分により位相・ジッタが生じる可能性がある。従って、短絡箇所の物理的形状をより小さくすることが可能な例えば半導体パッケージ内の１点で短絡させることが望ましい。
【００１１】
本発明はかかる問題点に鑑みてなされたものであって、スキューの無い複数のクロック信号を出力する機能を有する半導体パッケージとその内部のクロック配線方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体パッケージは、複数のクロック信号を出力する半導体ダイと、この半導体ダイに接続され前記複数のクロック信号が伝送される複数の線路と、前記半導体ダイを内蔵するパッケージと、このパッケージに設けられ複数のクロック信号を出力する複数の出力端子と、前記パッケージ内に設けられ前記複数の線路を相互に結合する結合点と、を有し、前記半導体ダイと前記結合点との間の各線路長が前記複数の線路に対して等長であり、前記結合点と前記出力端子との間の各線路長が前記複数の線路に対して等長であることを特徴とする。
【００１３】
本発明においては、半導体パッケージ内部で、同一位相・同一周波数の複数のクロック信号が流れる線路を等長で結合することによりクロック波形の重ね合わせを行い、更に、結合点から半導体パッケージの出力端までの線路も等長にすることにより、出力される複数のクロック信号間のスキューを無くすことができる。
【００１４】
特に、結合点を半導体パッケージ内部に設けることで、線路長を非常に短くすることが可能となり、複数のクロック信号の波形が歪む可能性を低く抑えることができる。また、結合点のパターンは半導体パッケージ内で構成されるため、半導体パッケージ外の基板上で結合点を作った場合に比較して、非常に小さく構成することができ、電気的負荷容量を比較的小さくすることが可能となる。従って、結合点から分岐された複数の線路を介して半導体パッケージの出力端から出力される複数のクロック信号は、波形の歪みも小さく、スキューを無くすことが可能となる。
【００１５】
結合点は、ビア等で形成することができる。
【００１６】
本発明に係る半導体パッケージ内部のクロック配線方法は、複数のクロック信号を出力する半導体ダイにクロック信号を伝送するための複数の線路を接続し、前記複数の線路を互いに等長にして半導体パッケージ内部で結合した後に、互いに等長の複数の線路に分配して前記半導体パッケージの複数の出力端子から複数のクロック信号を出力することを特徴とする。
【発明の効果】
【００１７】
本発明によれば、半導体パッケージ内部で、同一位相・同一周波数の複数のクロック信号が流れる線路を等長で結合することによりクロック波形の重ね合わせを行い、更に、結合点から半導体パッケージの出力端子までの線路も等長にすることにより、出力される複数のクロック信号間のスキューを低減することができる。本発明においては、信号の結合点が半導体パッケージ内であることから、結合点が半導体パッケージ外の基板上である従来技術に比較して、結合点の物理的形状をより小さくすることが可能であり、結合点に一定の大きさがある場合に生じる可能性のあるクロック信号の距離的・時間的差分による位相・ジッタを抑制することができる。また、結合点を半導体パッケージ内部に設けることで、線路長を非常に短くすることが可能となり、複数のクロック信号の波形が歪む可能性を低く抑えることができる。
【発明を実施するための最良の形態】
【００１８】
次に、本発明の実施形態について添付の図面を参照して具体的に説明する。まず、本発明の第１の実施形態について説明する。図１は本実施の形態に係る半導体パッケージの構成を示すブロック図である。
【００１９】
図１に示すように、基板１０上には半導体パッケージ１１が実装されており、また、回路１２０、１２１、及び１２２が設けられている。半導体パッケージ１１には半導体ダイ１２が内蔵されており、半導体ダイ１２には線路１０１、１０２、及び１０３が接続されており、線路１０１、１０２、及び１０３は半導体パッケージ１１内部の結合点１００で結合されている。結合点１００は、例えばビア等で形成される。更に、結合点１００から線路１０４、１０５、及び１０６が分岐しており、これらの線路は半導体パッケージ１１の出力端子１０７、１０８、及び１０９に夫々接続されている。ここで、線路１０１、１０２、及び１０３は等長配線であり、また、線路１０４、１０５、及び１０６も等長配線されている。更に、線路１０４、１０５、及び１０６は、基板１０上に配線された線路１１０、１１１、及び１１２に夫々接続され、これらは同期動作を必要とする回路１２０、１２１、及び１２２に接続されている。
【００２０】
次に、上述の如く構成された本実施形態に係る半導体パッケージの動作について説明する。半導体ダイ１２内部のバッファから出力される同一位相・同一周波数の複数のクロック信号は等長配線された線路１０１、１０２、及び１０３を介して送信され、半導体パッケージ１１内部に形成された結合点１００で結合され、これにより夫々のクロック信号が重なり合ってスキューがゼロになる。更に、結合点１００から分岐して配線されるクロック信号の線路１０４、１０５、及び１０６は等長で配線されているため、同様にスキュー差がゼロとなっており、これらのクロック信号が基板上１０に配線された線路１１０、１１１、及び１１２を経て、同期動作を必要とする回路１２０、１２１、及び１２２に入力される。
【００２１】
次に、本実施形態の効果について説明する。本実施形態に係る半導体パッケージにおいては、図５のように基板３０上で信号パターンの結合を行う従来技術とは対照的に、半導体パッケージ１１内部の結合点１００でクロック信号を結合している。そのため、線路１０１、１０２、及び１０３を非常に短くすることが可能となり、また、結合点１００となるビア等の電気的負荷容量を小さくすることができるため、結合点１００での出力信号の波形歪みを抑えることが可能となり、スキューの無い複数のクロック信号を出力することが可能となる。
【００２２】
なお、図１では、半導体ダイ１２と結合点１００間の線路数、及び結合点１００と半導体パッケージの出力端子間の線路数を共に３本としているが、任意の複数本に対して本発明を適用できることは言うまでもない。
【００２３】
次に、本発明の第２の実施形態について説明する。図２は、本実施形態に係る半導体パッケージの構成を示すブロック図である。なお、図２においては、図１と同様の構成物には同一の符号を付してその詳細な説明は省略する。図２に示すように、基板４０上には半導体パッケージ４１が設けられており、半導体パッケージ４１内部の半導体ダイ４２に隣接する箇所に結合点４００が設けられており、この結合点４００において複数のクロック信号の重ね合わせを行い、これらのクロック信号が等長の線路４０１、４０２、及び４０３を介して、パッケージの出力端子４０４、４０５、及び４０６に夫々接続される。このように、半導体ダイ４２に隣接する結合点４００において複数のクロック信号の重ね合わせを行うことでも、スキューの無い複数のクロック信号を出力することが可能となる。
【００２４】
次に、本発明の半導体パッケージを利用した同期データ通信の一例について述べる。図３は、複数の半導体パッケージ間の同期動作を示すブロック図である。
【００２５】
図３に示すように、基板５０上には、半導体パッケージ５１、５２、５３、及び５４が実装されている。半導体パッケージ５２、５３、及び５４の間には、同期データ通信を行うための信号パターン５０４があり、この同期データ通信動作のために半導体パッケージ５２、５３、及び５４の内部回路は同位相・同一周波数のクロック信号が必要である。
【００２６】
半導体パッケージ５１は、図１に示した構造を持つ同一位相・同一周波数の複数のクロック信号を出力する第１の実施形態の半導体パッケージである。半導体パッケージ５１から出力して、半導体パッケージ５２、５３、及び５４に供給されるクロック信号の線路５０１、５０２、及び５０３は、図１の線路１１０、１１１及び１１２に対応する。半導体パッケージ５１から出力されるクロック信号は同位相・同一周波数でスキューゼロのクロック信号となるため、線路５０１、５０２、及び５０３を等長にすれば、半導体パッケージ５２、５３及び５４には、同位相・同一周波数のスキューの無いクロック信号が入力され、この同期信号をもとに、半導体パッケージ５２、５３、及び５４間の同期データ通信を行うことが可能となる。
【産業上の利用可能性】
【００２７】
本発明は、パーソナルコンピュータ等の集積回路間で同期動作を行う必要のある装置に適用することが有効である。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施形態に係る半導体パッケージの構成を示すブロック図である。
【図２】本発明の第２の実施形態に係る半導体パッケージの構成を示すブロック図である。
【図３】複数の半導体パッケージ間の同期動作を示すブロック図である。
【図４】従来の同期回路の構成の一例を示すブロック図である。
【図５】従来の同期回路の構成の別の一例を示すブロック図である。
【符号の説明】
【００２９】
１０、２０、３０、４０、５０；基板
１１、２１、３１、４１；半導体パッケージ
１２、２２、３２、４２；半導体ダイ
１００、３００、４００；結合点
１０１、１０２、１０３、１０４、１０５、１０６、１１０、１１１、１１２；線路
１０７、１０８、１０９；出力端子
２０１、２０２、２０３、２１０、２１１、２１２；線路
３０１、３０２，３０３、３１０、３１１、３１２、３１３、３１４、３１５；線路
４０１、４０２、４０３；線路
４０４、４０５、４０６；出力端子
５０１、５０２、５０３、５０４；線路
１２０、１２１、１２２、２２０、２２１、２２２、３２０、３２１、３２２；回路
５１、５２、５３、５４；半導体パッケージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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