(57)【要約】【課題】ＳＯＩ型のＭＯＳトランジスタを用いたデータ保持型フリップフロップに対するボディーバイアス制御をその動作状態に応じて最適化する。【解決手段】ＳＯＩ型のＭＯＳトランジスタから成る複数個の回路は、電源スイッチ（１０）による選択的な電源遮断の対象にされるマスタラッチ部（ＭＬＡＴ）と選択的な電源遮断の非対象にされるスレーブラッチ部（ＳＬＡＴｄｒ）とから成るフリップフロップを有する。スレーブラッチ部は電源非遮断状態においてＭＯＳトランジスタの閾値電圧が小さくなるようにボディーバイアス制御され、電源遮断状態においてＭＯＳトランジスタの閾値電圧が大きくなるようにボディーバイアス制御される。これにより、電源非遮断状態においてフリップフロップの高速化が保障され、マスタラッチ部の動作電源遮断状態においてスレーブラッチ部におけるサブスレッショルドリーク電流が低減される。【選択図】図１
2007201853.tif 000002
【特許請求の範囲】
【請求項１】
基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えたＭＯＳトランジスタから成る複数個の回路を有し、
前記複数個の回路の一部として制御回路と被制御回路とを含み、
前記被制御回路は電源スイッチによる選択的な電源遮断の対象にされる電源遮断部と選択的な電源遮断の非対象にされる電源非遮断部とから成るフリップフロップを有し、
前記電源遮断部は電源スイッチにより電源遮断が可能にされるマスタラッチ部であり、
前記電源非遮断部は記憶ノードがマスタラッチ部の記憶ノードに選択的に接続可能にされたスレーブラッチ部であり、
前記スレーブラッチ部は前記マスタラッチ部の電源遮断状態において前記マスタラッチ部が保持していたデータを保持し、
前記制御部は、前記スレーブラッチ部を構成する前記ＭＯＳトランジスタのボディー電圧を制御し、そのボディー電圧制御による前記ＭＯＳトランジスタの閾値電圧は、前記マスタラッチ部の電源遮断状態よりも電源非遮断状態のときの方が小さくされる半導体集積回路。
【請求項２】
前記制御部は、前記マスタラッチ部の電源非遮断状態において、前記スレーブラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加する制御を行う請求項１記載の半導体集積回路。
【請求項３】
前記制御部は、前記マスタラッチ部の電源非遮断状態において前記スレーブラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加する制御を行い、前記マスタラッチ部の電源遮断状態において前記スレーブラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を大きくするリバースバイアス電圧を印加する制御を行う請求項１記載の半導体集積回路。
【請求項４】
前記制御部は、前記マスタラッチ部の電源遮断状態において前記スレーブラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を大きくするリバースバイアス電圧を印加する制御を行う請求項１記載の半導体集積回路。
【請求項５】
前記マスタラッチ部を構成するＭＯＳトランジスタのボディーは、電源遮断状態において、電源遮断側電源と反対側の電源でバイアスされる請求項１記載の半導体集積回路。
【請求項６】
前記マスタラッチ部を構成するＭＯＳトランジスタのボディーは自らのソースに結合される請求項５記載の半導体集積回路。
【請求項７】
前記マスタラッチ部を構成するＭＯＳトランジスタのボディーは、電源遮断状態において、フローティングにされる請求項１記載の半導体集積回路。
【請求項８】
前記マスタラッチ部を構成するＭＯＳトランジスタのボディーは、電源非遮断状態において、自らのソース電圧でバイアスされる請求項７記載の半導体集積回路。
【請求項９】
基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えたＭＯＳトランジスタから成る複数個の回路を有し、
前記複数個の回路の一部として制御回路と被制御回路とを含み、
前記被制御回路は電源スイッチによる電源遮断が可能にされるラッチ部と、電源スイッチによる電源遮断が不可能にされる退避ラッチ部と、前記ラッチ部の記憶ノードと前記退避ラッチ部の記憶ノードとを選択的に接続するトランスファゲート部と、から成るフリップフロップを有し、
前記制御部は、前記ラッチ部の電源を遮断するとき前記退避ラッチ部に前記ラッチ部が保持するデータを退避する退避制御を行い、前記ラッチ部の電源遮断を解除するとき前記ラッチ部に前記退避ラッチ部が保持するデータを復帰する復帰制御を行い、
前記制御部は、前記復帰制御に際して、前記退避ラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加する半導体集積回路。
【請求項１０】
前記ラッチ部は直列接続されたマスタラッチ部とスレーブラッチ部から成り、前記スレーブラッチ部の記憶ノードがトランスファゲート部を介して前記退避ラッチ部の記憶ノードに接続可能にされ、
前記制御部は、前記復帰制御に際して、前記スレーブラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を大きくするリバースバイアス電圧を印加する請求項９記載の半導体集積回路。
【請求項１１】
前記制御部は、前記復帰制御に際して、前記トランスファゲート部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加する請求項１０記載の半導体集積回路。
【請求項１２】
前記制御部は、前記退避制御に際して、前記スレーブラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加する請求項１１記載の半導体集積回路。
【請求項１３】
前記制御部は、前記退避制御に際して、前記退避ラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を大きくするリバースバイアス電圧を印加する請求項１２記載の半導体集積回路。
【請求項１４】
前記ラッチ部を構成するＭＯＳトランジスタのボディーは、電源遮断状態において、電源遮断側電源と反対側の電源でバイアスされる請求項９記載の半導体集積回路。
【請求項１５】
前記ラッチ部を構成するＭＯＳトランジスタのボディーは自らのソースに結合される請求項１４記載の半導体集積回路。
【請求項１６】
前記ラッチ部を構成するＭＯＳトランジスタのボディーは、電源遮断状態において、フローティングにされる請求項９記載の半導体集積回路。
【請求項１７】
前記ラッチ部を構成するＭＯＳトランジスタのボディーは、電源非遮断状態において、自らのソース電圧でバイアスされる請求項１６記載の半導体集積回路。
【請求項１８】
基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えたＭＯＳトランジスタから成る複数個の回路を有し、
前記複数個の回路の一部として制御回路と被制御回路とを含み、
前記被制御回路は電源スイッチによる電源遮断が可能にされるマスタラッチ部及びスレーブラッチ部と、電源スイッチによる電源遮断が不可能にされる退避ラッチ部と、前記スレーブラッチ部の記憶ノードと前記退避ラッチ部の記憶ノードとを選択的に接続するトランスファゲート部と、から成るフリップフロップを有し、
前記制御部は、前記マスタラッチ部及びスレーブラッチ部の電源を遮断するとき前記退避ラッチ部に前記スレーブラッチ部が保持するデータを退避する退避制御を行い、前記マスタラッチ部及びスレーブラッチ部の電源遮断を解除するとき前記スレーブラッチ部に前記退避ラッチ部が保持するデータを復帰する復帰制御を行い、
前記制御部は、前記復帰制御に際して、前記スレーブラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を大きくするリバースバイアス電圧を印加する半導体集積回路。
【請求項１９】
基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えたＭＯＳトランジスタから成る複数個の回路を有し、
前記複数個の回路の一部として制御回路と被制御回路とを含み、
前記被制御回路は電源スイッチによる電源遮断が可能にされるラッチ部と、電源スイッチによる電源遮断が不可能にされる退避ラッチ部と、前記ラッチ部の記憶ノードと前記退避ラッチ部の記憶ノードとを選択的に接続するトランスファゲート部と、から成るフリップフロップを有し、
前記制御部は、前記ラッチ部の電源を遮断するとき前記退避ラッチ部に前記ラッチ部が保持するデータを退避する退避制御を行い、前記ラッチ部の電源遮断を解除するとき前記ラッチ部に前記退避ラッチ部が保持するデータを復帰する復帰制御を行い、
前記制御部は、前記復帰制御に際して、前記退避ラッチ部において少なくとも前記ラッチ部の記憶ノードを駆動可能な前記ＭＯＳトランジスタのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加する半導体集積回路。
【請求項２０】
基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えたＭＯＳトランジスタから成る複数個の回路を有し、
前記複数個の回路の一部として制御回路と被制御回路とを含み、
前記被制御回路は電源スイッチにより電源遮断が可能にされるラッチ部と、電源スイッチによる電源遮断が不可能にされる退避ラッチ部と、前記ラッチ部の記憶ノードを前記退避ラッチ部の記憶ノードに選択的に同通させる退避用ゲート部と、前記退避ラッチ部の記憶ノードをスイッチ制御入力として前記ラッチ部の記憶ノードにスイッチ出力を与える復帰用ゲート部と、から成るフリップフロップを有し、
前記制御部は、前記ラッチ部の電源を遮断するとき前記退避ラッチ部に前記ラッチ部が保持するデータを退避する退避制御を行い、前記ラッチ部の電源遮断を解除するとき前記ラッチ部に前記退避ラッチ部が保持するデータを復帰する復帰制御を行い、
前記制御部は、前記復帰制御に際して、前記退避ラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加する半導体集積回路。
【請求項２１】
前記ラッチ部は直列接続されたマスタラッチ部とスレーブラッチ部から成り、前記スレーブラッチ部の記憶ノードが前記退避用ゲート部及び復帰用ゲート部を介して前記退避ラッチ部の記憶ノードに接続可能にされ、
前記制御部は、前記復帰制御に際して、前記スレーブラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を大きくするリバースバイアス電圧を印加する請求項２０記載の半導体集積回路。
【請求項２２】
前記制御部は、前記復帰制御に際して、前記復帰用ゲート部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加する請求項２１記載の半導体集積回路。
【請求項２３】
前記制御部は、前記退避制御に際して、前記スレーブラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加する請求項２２記載の半導体集積回路。
【請求項２４】
前記制御部は、前記退避制御に際して、前記退避ラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を大きくするリバースバイアス電圧を印加する請求項２３記載の半導体集積回路。
【請求項２５】
前記ラッチ部を構成するＭＯＳトランジスタのボディーは、電源遮断状態において、電源遮断側電源と反対側の電源でバイアスされる請求項２０記載の半導体集積回路。
【請求項２６】
前記ラッチ部を構成するＭＯＳトランジスタのボディーは自らのソースに結合される請求項２５記載の半導体集積回路。
【請求項２７】
前記ラッチ部を構成するＭＯＳトランジスタのボディーは、電源遮断状態において、フローティングにされる請求項２０記載の半導体集積回路。
【請求項２８】
前記ラッチ部を構成するＭＯＳトランジスタのボディーは、電源非遮断状態において、自らのソース電圧でバイアスされる請求項２７記載の半導体集積回路。
【請求項２９】
基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えたＭＯＳトランジスタから成る複数個の回路を有し、
前記複数個の回路の一部として制御回路と被制御回路とを含み、
前記被制御回路は電源スイッチにより電源遮断が可能にされるマスタラッチ部及びスレーブラッチ部と、電源スイッチによる電源遮断が不可能にされる退避ラッチ部と、前記スレーブラッチ部の記憶ノードを前記退避ラッチ部の記憶ノードに選択的に同通させる退避用ゲート部と、前記退避ラッチ部の記憶ノードをスイッチ制御入力として前記スレーブラッチ部の記憶ノードにスイッチ出力を与える復帰用ゲート部と、から成るフリップフロップを有し、
前記制御部は、前記マスタラッチ部及びスレーブラッチ部の電源を遮断するとき前記退避ラッチ部に前記スレーブラッチ部が保持するデータを退避する退避制御を行い、前記マスタラッチ部及びスレーブラッチ部の電源遮断を解除するとき前記スレーブラッチ部に前記退避ラッチ部が保持するデータを復帰する復帰制御を行い、
前記制御部は、前記復帰制御に際して、前記スレーブラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を大きくするリバースバイアス電圧を印加する半導体集積回路。
【請求項３０】
基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えたＭＯＳトランジスタから成る複数個の回路を有し、
前記複数個の回路の一部として制御回路と被制御回路とを含み、
前記被制御回路は電源スイッチにより電源遮断が可能にされるラッチ部と、電源スイッチによる電源遮断が不可能にされる退避ラッチ部と、前記ラッチ部の記憶ノードを前記退避ラッチ部の記憶ノードに選択的に同通させる退避用ゲート部と、前記退避ラッチ部の記憶ノードをスイッチ制御入力として前記ラッチ部の記憶ノードにスイッチ出力を与える復帰用ゲート部と、から成るフリップフロップを有し、
前記制御部は、前記ラッチ部の電源を遮断するとき前記退避ラッチ部に前記ラッチ部が保持するデータを退避する退避制御を行い、前記ラッチ部の電源遮断を解除するとき前記ラッチ部に前記退避ラッチ部が保持するデータを復帰する復帰制御を行い、
前記制御部は、前記復帰制御に際して、前記退避ラッチ部において少なくとも前記ラッチ部の記憶ノードを駆動可能な前記ＭＯＳトランジスタのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon On Insulator）型の電界効果トランジスタ(本明細書において単にＭＯＳトランジスタとも称する)を用いた半導体集積回路に係り、特に動作電源の遮断が可能にされたフリップフロップのボディーバイアス制御技術に関する。
【背景技術】
【０００２】
特許文献１には低消費電力モードにおいてマスタラッチ部の動作電源を遮断し、スレーブラッチ部のみその動作電源の電圧レベルを高くしてリーク電流を低減しつつ情報信号を保持するようにしたフリップフロップについて記載がある。特許文献２には電源遮断可能なマスタスレーブラッチ部と電源遮断時にスレーブラッチ部の記憶情報を保持し電源非遮断とされる退避用ラッチとを備えた不揮発性マスタスレーブフリップフロップについて記載がある。
【０００３】
フリップフロップやラッチを含む半導体集積回路はバルク型のＭＯＳ集積回路又はＳＯＩ型のＭＯＳ集積回路の何れによっても構成することができる。バルク型のＭＯＳ集積回路では基板やウェル領域に活性領域を形成してＭＯＳトランジスタを構成するが、ＳＯＩ型のＭＯＳ集積回路はウェル領域を用いず、基板上の絶縁性薄膜に多数の活性領域を形成し、個々の活性領域にＭＯＳトランジスタを構成する。したがって、ＳＯＩ型のＭＯＳ集積回路はバルク型のＭＯＳ集積回路とは素子分離の点で根本的な違いがあり、基板との間の接合容量や接合リークは小さい。この点においてＳＯＩ型のＭＯＳ集積回路は低電圧動作、低消費電力及び高速動作の点でバルク型のＭＯＳ集積回路よりも優れている。低消費電力及び高速動作の観点より、特許文献３には、論理回路を構成するＭＯＳトランジスタのボディーをフローティングとすることによって低閾値電圧とし、論理回路を構成するＭＯＳトランジスタを電源とグランドに各々接続する電源スイッチをボディーバイアスして高閾値電圧化した構成が例示される。低い閾値電圧のＭＯＳトランジスタによって論理回路の高速動作、高い閾値電圧の電源スイッチによりスタンバイ時の低消費電力化を図ることができるとある。
【０００４】
【特許文献１】特開２０００−２４４２８７号公報
【特許文献２】特開２００５−１６７１８４号公報
【特許文献３】特開平８−２２８１４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は、動作電源遮断時において一部の回路だけに電源供給を維持して記憶情報を保持するようにしたフリップフロップ（データ保持型フリップフロップ）をＳＯＩ型のＭＯＳトランジスタを用いて構成することについて検討した。前述の通り、ＳＯＩ型のＭＯＳ集積回路を用いればバルク型のＭＯＳ集積回路と異なり、トランジスタの導電型や電源電圧の相違に応じてウェル分離を行なわなくても素子毎に自ずから分離が行なわれる。これにより、チップ占有面積を小さくする上において優れている。さらに、ＳＯＩ型のＭＯＳトランジスタの素子分離に着目すればデータ保持型フリップフロップ内部を細分化して異なるボディーバイアス制御を行うことが可能である。その場合には、データ保持型フリップフロップを構成する電源遮断部と非遮断部の機能の相違に着目し、電源遮断時における低リーク、電源非遮断時における動作の高速化、電源遮断部と非遮断部との間のデータ退避とデータ復帰における動作マージン等を考慮したボディーバイアス制御を行うことの有用性が本発明者によって見出された。
【０００６】
本発明の目的はＳＯＩ型のＭＯＳトランジスタを用いたデータ保持型フリップフロップを構成する電源遮断可能な回路部分と電源遮断不可能な回路部分に対するボディーバイアス制御をその動作状態に応じて最適化する事ができる半導体集積回路を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
〔１〕《スレーブラッチ部を電源非遮断とするデータ保持型ＦＦ》
本発明に係る半導体集積回路は、基板の絶縁性薄膜上に、ソース（ＳＯＣ）とドレイン（ＤＲＮ）とボディー（ＢＤＹ）と前記ボディー上のゲート絶縁膜（ＧＯＸ）と前記ゲート絶縁膜上のゲート（ＧＡＴ）とを備えたＭＯＳトランジスタ（ＭＮｔｎ，ＭＰｔｎ，ＭＮｔｋ，ＭＰｔｋ））から成る複数個の回路を有し、前記複数個の回路の一部として制御回路（５）と被制御回路（６，８）とを含む。前記被制御回路は電源スイッチ（１０）による選択的な電源遮断の対象にされる電源遮断部と選択的な電源遮断の非対象にされる電源非遮断部とから成るフリップフロップ（１２）を有する。前記電源遮断部は電源スイッチにより電源遮断が可能にされるマスタラッチ部（ＭＬＡＴ）であり、前記電源非遮断部は記憶ノードがマスタラッチ部の記憶ノードに選択的に接続可能にされたスレーブラッチ部（ＳＬＡＴｄｒ）である。前記電スレーブラッチ部は前記マスタラッチ部の電源遮断状態において前記マスタラッチ部が保持していたデータを保持する。即ち、電源遮断状態においてスレーブラッチ部の入力ゲート若しくは入力トランスファゲート部（ＳＴＲＧ）は閉じられている。前記制御部は、前記スレーブラッチ部を構成する前記ＭＯＳトランジスタのボディー電圧を制御し、そのボディー電圧制御による前記ＭＯＳトランジスタの閾値電圧は、前記マスタラッチ部の電源遮断状態よりも電源非遮断状態のときの方が小さくされる半導体集積回路。
【００１０】
上記より、所謂ＳＯＩ型のＭＯＳトランジスタによって構成されたフリップフロップは、そのＳＯＩ型のＭＯＳトランジスタにおけるそれ自体の素子分離構造により、マスタラッチ部とスレーブラッチ部を分けて電源遮断やボディーバイアスを行なっても、素子分離の点で、バルク型ＭＯＳトランジスタを用いる場合に比べてチップ占有面積が小さくされる。電源非遮断とされるスレーブラッチ部に対しては電源遮断可能とされるマスタラッチ部の状態に応じたボディー電圧が制御される。その制御形態によれば、スレーブラッチ部は電源非遮断状態においてＭＯＳトランジスタの閾値電圧が小さくなるようにボディーバイアス制御され、電源遮断状態においてＭＯＳトランジスタの閾値電圧が大きくなるようにボディーバイアス制御される。これにより、電源が供給されたフリップフロップの動作状態において動作速度の高速化が保障される。更に、スタンバイモード等によってマスタラッチ部の動作電源が遮断されるときその記憶情報を保持するスレーブラッチ部のボディーバイアスはＭＯＳトランジスタの閾値電圧を大きくする方向に制御されているから、サブスレッショルドリーク電流が低減される。
【００１１】
本発明の一つの具体的な形態として、前記制御部によるボディー電圧制御形態の幾つかを説明する。第１に、スレーブラッチ部を構成するＭＯＳトランジスタのボディーを自らのソース電位でバイアスしたときの閾値電圧が比較的大きい場合、前記制御部は、前記マスタラッチ部の電源非遮断状態において、前記スレーブラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加すればよい。第２に、スレーブラッチ部を構成するＭＯＳトランジスタのボディーを自らのソース電位でバイアスしたときの閾値電圧が比較的小さい場合、前記制御部は、前記マスタラッチ部の電源遮断状態において前記スレーブラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を大きくするリバースバイアス電圧を印加する制御を行えばよい。第３に、スレーブラッチ部を構成するＭＯＳトランジスタのボディーを自らのソース電位でバイアスしたときの閾値電圧が上記二つの態様の中間になっている場合、前記制御部は、前記マスタラッチ部の電源非遮断状態において前記スレーブラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加する制御を行い、前記マスタラッチ部の電源遮断状態において前記スレーブラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を大きくするリバースバイアス電圧を印加する制御を行えばよい。
【００１２】
本発明の更に具体的な形態として、電源遮断状態におけるマスタラッチ部の低リークを考慮すると、前記マスタラッチ部を構成するＭＯＳトランジスタのボディーは、電源遮断状態において、電源遮断側電源と反対側の電源でバイアスされるのがよい。例えば電源スイッチ（１０（ｎ））がグラン電圧（ＶＳＳ）側に配置されているとき、電源スイッチがオフ状態にされると、マスタラッチ部回路を構成する各種ＭＯＳトランジスタのソース・ドレインは電源電圧（ＶＤＤ）に到達する。この状態でｎチャネル型ＭＯＳトランジスタ（ＭＮｔｎ）のボディーも電源電圧にされることにより、ソース・ドレインとボディーと間で寄生ダイオードのオン状態もなければ、接合リークも生じない。電源スイッチ（１０（ｐ）が電源電圧（ＶＤＤ）側に配置されているとき、電源スイッチがオフ状態にされると、マスタラッチ部回路を構成する各種ＭＯＳトランジスタのソース・ドレインはグランド電圧（ＶＳＳ）に到達する。この状態でｐチャネル型ＭＯＳトランジスタ（ＭＰｔｎ）のボディーもグランド電圧にされることにより、寄生ダイオードのオン状態もなければ、接合リークも生じない。
【００１３】
上記電源遮断状態において電源遮断側電源と反対側の電源でボディーをバイアスするには、例えば前記マスタラッチ部を構成するＭＯＳトランジスタのボディーを自らのソースに結合しておけばよい。
【００１４】
上記電源遮断状態において電源遮断側電源と反対側の電源でボディーをバイアスする代わりに、前記マスタラッチ部を構成するＭＯＳトランジスタのボディーを、電源遮断状態において、フローティング（オープン）にしてもよい。ソース・ドレインとボディーと間のリークパスは一切生じない。
【００１５】
上記フローティングの制御を行う場合には、前記マスタラッチ部を構成するＭＯＳトランジスタのボディーは、電源非遮断状態において、自らのソース電圧でバイアスするのがよい。ＳＯＩ構造(で)はボディー電位を固定もしくは制御することにより高い放射線耐性が実現されるので、記憶回路としての性質上、高いソフトエラー耐性を得ることが得策と考えられるからである。
【００１６】
尚、マスタラッチ部に対する電源遮断を行なうための電源スイッチが電源電圧側とグランド電圧側の双方に配置されている場合には電源遮断されたマスタラッチ部に対する上記ボディーバイアス制御を行わなくても支障はない。
【００１７】
〔２〕《退避ラッチ部を有するデータ保持型ＦＦ》
本発明に係る別の観点による半導体集積回路は、基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えたＭＯＳトランジスタから成る複数個の回路を有し、前記複数個の回路の一部として制御回路と被制御回路とを含む。前記被制御回路は電源スイッチによる電源遮断が可能にされるラッチ部例えばマスタラッチ部（ＭＬＡＴ）及びスレーブラッチ部（ＳＬＡＴ）と、電源スイッチによる電源遮断が不可能にされる退避ラッチ部（ＢＬＡＴｄｒ）と、前記スレーブラッチ部の記憶ノードと前記退避ラッチ部の記憶ノードとを選択的に接続するトランスファゲート部（ＢＴＲＧ）と、から成るフリップフロップ（１３，１４）を有する。前記制御部（５）は、マスタラッチ部及びスレーブラッチ部の電源を遮断するとき前記退避ラッチ部に前記スレーブラッチ部が保持するデータを退避する退避制御を行い、前記マスタラッチ部及びスレーブラッチ部の電源遮断を解除するとき前記スレーブラッチ部に前記退避ラッチ部が保持するデータを復帰する復帰制御を行う。前記制御部は、前記復帰制御に際して、前記退避ラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加する。
【００１８】
上記より、所謂ＳＯＩ型のＭＯＳトランジスタによって構成されたフリップフロップは、そのＳＯＩ型のＭＯＳトランジスタにおけるそれ自体の素子分離構造により、マスタラッチ部及びスレーブラッチ部と退避ラッチ部とに分けて電源遮断やボディーバイアスを行なっても、素子分離の点で、バルク型ＭＯＳトランジスタを用いる場合に比べてチップ占有面積が小さくされる。電源遮断時におけるスレーブラッチ部から退避ラッチ部へのデータ書込み、電源遮断解除時における退避ラッチ部からスレーブラッチ部へのデータ読み込みに際して、書込み動作や読み出し動作の動作マージンを考慮したボディー電圧制御が行われる。その制御形態によれば、退避ラッチ部からスレーブラッチ部へのデータ読み込みを行なう復帰制御に際して前記退避ラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加する。これにより、データ出力側である退避ラッチ部の駆動能力が大きい方向に変化され、スレーブラッチ部のラッチデータとの衝突に対して退避ラッチ部の出力の方が優勢な傾向になると言う点において、スレーブラッチ部への読出し動作の動作マージンが大きくなる。
【００１９】
スレーブラッチ部への読出し動作の動作マージンを更に大きくするには、前記制御部は更に、前記復帰制御に際して前記スレーブラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を大きくするリバースバイアス電圧を印加するのがよい。
【００２０】
スレーブラッチ部への読出し動作の動作マージンを更に大きくするには、前記制御部は更に、前記復帰制御に際して、前記トランスファゲート部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加するのがよい。
【００２１】
退避ラッチ部に書込みを行なうときの動作マージンを考慮すると、前記制御部は、前記退避制御に際して前記スレーブラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加すればよい。この書込み動作マージンを更に大きくするには、前記制御部は、前記退避制御に際して前記退避ラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を大きくするリバースバイアス電圧を印加すればよい。
【００２２】
本発明の更に具体的な形態として、電源遮断状態におけるマスタラッチ部及びスレーブラッチ部の低リークを考慮すると、マスタラッチ部及びスレーブラッチ部を構成するＭＯＳトランジスタのボディーは、電源遮断状態において、電源遮断側電源と反対側の電源でバイアスされるのがよい。これにより、ＭＯＳトランジスタの寄生ダイオードはオン状態にされず、接合リークも生じない。上記電源遮断状態において電源遮断側電源と反対側の電源でボディーをバイアスするには、例えば前記マスタラッチ部を構成するＭＯＳトランジスタのボディーを自らのソースに結合しておけばよい。
【００２３】
上記電源遮断状態において電源遮断側電源と反対側の電源でボディーをバイアスする代わりに、前記マスタラッチ部を構成するＭＯＳトランジスタのボディーを、電源遮断状態において、フローティングにしてもよい。ソース・ドレインとボディーと間のリークパスは一切生じない。上記フローティングの制御を行う場合には、前記マスタラッチ部を構成するＭＯＳトランジスタのボディーは、電源非遮断状態において、自らのソース電圧でバイアスするのがよい。記憶回路としての性質上、高いソフトエラー耐性を得ることが得策と考えられるからである。
【００２４】
本発明の更に別の観点によれば、前記制御部は、前記復帰制御に際して、退避ラッチ部に対するフォワードバイアス電圧印加に代えて、前記スレーブラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を大きくするリバースバイアス電圧を印加するようにしてもよい。
【００２５】
本発明の更に別の観点によれば、前記制御部は、前記復帰制御に際して、退避ラッチ部を構成する全てのＭＯＳトランジスタに対してフォワードバイアス電圧印加を行なわなくてもよく、前記退避ラッチ部において少なくとも前記スレーブラッチ部の記憶ノードを駆動可能な前記ＭＯＳトランジスタのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加すればよい。
【００２６】
〔３〕《退避ラッチ部を有するデータ保持型ＦＦの復帰動作マージン拡大》
本発明の更に別の観点による半導体集積回路は、基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えたＭＯＳトランジスタから成る複数個の回路を有し、前記複数個の回路の一部として制御回路と被制御回路とを含む。前記被制御回路は電源スイッチにより電源遮断が可能にされるマスタラッチ部（ＭＬＡＴ）及びスレーブラッチ部（ＳＬＡＴ）と、電源スイッチによる電源遮断が不可能にされる退避ラッチ部（ＢＬＡＴｄｒ）と、前記スレーブラッチ部の記憶ノードを前記退避ラッチ部の記憶ノードに選択的に同通させる退避用ゲート部（ＳＧＴ）と、前記退避ラッチ部の記憶ノードをスイッチ制御入力として前記スレーブラッチ部の記憶ノードにスイッチ出力を与える復帰用ゲート部（ＲＧＴ（ｔ），ＲＧＴ（ｂ））と、から成るフリップフロップ（１５，１６，１７）を有する。前記制御部（５）は、前記マスタラッチ部及びスレーブラッチ部の電源を遮断するとき前記退避ラッチ部に前記スレーブラッチ部が保持するデータを退避する退避制御を行い、前記マスタラッチ部及びスレーブラッチ部の電源遮断を解除するとき前記スレーブラッチ部に前記退避ラッチ部が保持するデータを復帰する復帰制御を行う。前記制御部は、前記復帰制御に際して、前記退避ラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加する。
【００２７】
退避ラッチ部は電源遮断時にスレーブラッチ部の記憶情報をバックアップするのが主な用途であり、フリップフロップの通常動作のように高速動作を考慮することを要せず、トランジスタサイズを小さくしたり、大きな閾値電圧を用いて低消費電力を優先させてよい。その場合、退避データの復帰時における退避ラッチ部に対するフォワードバイアス制御だけでは必要な動作マージンの確保ができない場合を考慮するものである。これによれば、退避したデータをスレーブラッチ部に復帰させるとき、復帰元データをスイッチ制御データとする復帰用ゲートのスイッチ出力を復帰先に与えるから、退避ラッチ部の駆動能力がスレーブラッチ部の駆動能力に比べて相当小さくされて、その駆動能力が不足していても、退避ラッチ部からスレーブラッチ部への読出し動作を正常に行なうことができる。
【００２８】
スレーブラッチ部への読出し動作の動作マージンを更に大きくするには、前記復帰制御に際して、前記退避ラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加すればよい。また、前記制御部は、前記復帰制御に際して、前記スレーブラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を大きくするリバースバイアス電圧を印加すればよい。また、前記制御部は、前記復帰制御に際して、前記復帰用ゲート部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加すればよい。
【００２９】
このフリップフロップの場合、スレーブラッチ部の駆動能力の方が退避ラッチ部の駆動能力よりも大きいが、退避ラッチ部に書込みを行なうときの動作マージンを考慮すると、前記制御部は、前記退避制御に際して、前記スレーブラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加するのがよい。また、前記制御部は、前記退避制御に際して、前記退避ラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を大きくするリバースバイアス電圧を印加するのがよい。
【００３０】
本発明の更に具体的な形態として、電源遮断状態におけるマスタラッチ部及びスレーブラッチ部の低リークを考慮すると、マスタラッチ部及びスレーブラッチ部を構成するＭＯＳトランジスタのボディーは、電源遮断状態において、電源遮断側電源と反対側の電源でバイアスされるのがよい。これにより、ＭＯＳトランジスタの寄生ダイオードはオン状態にされず、接合リークも生じない。上記電源遮断状態において電源遮断側電源と反対側の電源でボディーをバイアスするには、例えば前記マスタラッチ部を構成するＭＯＳトランジスタのボディーを自らのソースに結合しておけばよい。
【００３１】
上記電源遮断状態において電源遮断側電源と反対側の電源でボディーをバイアスする代わりに、前記マスタラッチ部を構成するＭＯＳトランジスタのボディーを、電源遮断状態において、フローティングにしてもよい。ソース・ドレインとボディーと間のリークパスは一切生じない。上記フローティングの制御を行う場合には、前記マスタラッチ部を構成するＭＯＳトランジスタのボディーは、電源非遮断状態において、自らのソース電圧でバイアスするのがよい。記憶回路としての性質上、高いソフトエラー耐性を得ることが得策と考えられるからである。
【００３２】
本発明の更に別の観点によれば、前記制御部は、前記復帰制御に際して、退避ラッチ部に対するフォワードバイアス電圧印加に代えて、前記スレーブラッチ部を構成する前記ＭＯＳトランジスタのボディーに閾値電圧を大きくするリバースバイアス電圧を印加するようにしてもよい。
【００３３】
本発明の更に別の観点によれば、前記制御部は、前記復帰制御に際して、退避ラッチ部を構成する全てのＭＯＳトランジスタに対してフォワードバイアス電圧印加を行なわなくてもよく、前記退避ラッチ部において少なくとも前記スレーブラッチ部の記憶ノードを駆動可能な前記ＭＯＳトランジスタのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加すればよい。
【発明の効果】
【００３４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３５】
すなわち、ＳＯＩ型のＭＯＳトランジスタを用いたデータ保持型フリップフロップを構成する電源遮断可能な回路部分と電源遮断不可能な回路部分に対するボディーバイアス制御をその動作状態に応じて最適化することができる。
【発明を実施するための最良の形態】
【００３６】
《ＳＯＩ型ＭＯＳトランジスタを用いた半導体集積回路》
図２には本発明に係る半導体集積回路１の平面的構成が例示される。ここではディジタル・アナログ混載のＳＯＩ構造を備えたＭＯＳ集積回路を一例とする。半導体集積回路１の周縁部は外部インタフェース回路としての入出力回路２の形成領域とされ、その内側にコア回路領域としてディジタル回路領域３とアナログ回路領域４が形成される。ディジタル回路領域３には、電源制御及びボディーバイアス制御回路５、前記電源制御及びボディーバイアス制御回路５によって選択的に動作電源の供給が遮断可能にされた電源遮断可能回路６、投入された動作電源が常時供給される電源非遮断回路７と有する。アナログ回路領域４は前記電源制御及びボディーバイアス制御回路５によって選択的に動作電源の供給が遮断可能にされた電源遮断可能回路８、投入された動作電源が常時供給される電源非遮断回路９と有する。電源遮断可能回路６，８には電源スイッチ１０が配置される。電源遮断可能回路６，８内における電源スイッチ１０の配置はランダムであってよい。電源遮断可能回路６と電源非遮断回路７等は必要に応じ更に細分化して配置することが可能であることは言うまでもない。図示はしないが、レイアウトの規則性と言う点より、各電源遮断可能回路６，８の中央、或いは各遮断可能回路６，８の底辺に沿って電源スイッチ１０を配置したりすることも可能である。詳細は後述するが、基本的に電源スイッチ１０のレイアウトはデバイス構造上の制限を受けない。本明細書において、単に電源遮断と言うときは電源スイッチ１０のオフ状態による電源遮断を意味し、電源非遮断と言うときは電源スイッチ１０のオン状態による電源供給を意味する。それは、半導体集積回路全体に対して外部電源を投入するパワーオン、全体に対して外部電源を遮断するパワーオフとは相違される概念である。
【００３７】
図３には半導体集積回路１を構成するＳＯＩ型ＭＯＳトランジスタの縦断面構造が例示される。ＭＯＳトランジスタは、シリコン基板ＢＰＬ上の２０〜２００ナノメータのような絶縁性薄膜である埋め込み酸化膜ＥＯＸを介して活性領域に構成される。活性領域はソースＳＯＣ、ドレインＤＲＮ及びボディーＢＤＹとされる。ボディーＢＤＹはチャネル形成領域になる。ボディーＢＤＹの上にはゲート絶縁膜ＧＯＸを介してゲートＧＡＴが形成される。ソースＳＯＣ、ドレインＤＲＮ及びボディーＢＤＹは例えばＳＴＩ（Shallow Trench Isolation）法にて形成された溝内を酸化シリコンで被った完全分離領域ＦＴＩ（又は部分分離領域ＯＴＩ）によって周囲から電気的に分離され、シリコン基板とは埋め込み酸化膜ＥＯＸによって電気的に分離される。
【００３８】
ここでＭＯＳトランジスタは、ゲート酸化膜の比較的薄い第１ＭＯＳトランジスタ（薄膜ＭＯＳトランジスタ）としてのｎチャネル型のＭＯＳトランジスタＭＮｔｎ及びｐチャネル型の第１ＭＯＳトランジスタＭＰｔｎと、ゲート酸化膜の比較的厚い第２ＭＯＳトランジスタ（厚膜ＭＯＳトランジスタ）としてのｎチャネル型のＭＯＳトランジスタＭＮｔｋ及びｐチャネル型のＭＯＳトランジスタＭＰｔｋとに分類される。ｎチャネル型ＭＯＳトランジスタにおいて、ソースＳＯＣ及びドレインＤＲＮはＮ＋型拡散層、ボディーＢＤＹはＰ−型拡散層から成る。ｐチャネル型ＭＯＳトランジスタにおいて、ソースＳＯＣ及びドレインＤＲＮはＰ＋型拡散層、ボディーＢＤＹはＮ−型拡散層から成る。
【００３９】
薄膜ＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎは、例えばチャネル長が４５〜１８０ナノメータ（ｎｍ）、ゲート酸化膜厚が１．５〜３．９ｎｍ、ゲート酸化膜厚に応ずるゲート入力電圧振幅が０．８Ｖ〜１．５Ｖとされる。厚膜ＭＯＳトランジスタＭＮｔｋ，ＭＰｔｋは、例えばチャネル長が３００〜１０００ｎｍ、ゲート酸化膜厚が３．０〜１５．０ｎｍ、ゲート酸化膜厚に応ずるゲート入力電圧振幅が１．２Ｖ〜５．０Ｖとされる。薄膜ＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎはコア論理領域においてディジタル論理回路やアナログ回路を構成するのに主に用いられる。厚保膜ＭＯＳトランジスタＭＮｔｋ，ＭＰｔｋはその高耐圧故に前記入出力回路及びアナログ回路の一部を構成するのに用いられ、その高閾値電圧故に電源遮断スイッチ１０を構成するのにも用いられる。
【００４０】
図４にはＳＯＩ構造のｎチャネル型ＭＯＳトランジスタの鳥瞰図、図５には図４の縦断面図、図６には図４の平面図が夫々示される。図４乃至図６より、ＳＯＩ構造ではソースＳＯＣ、ドレインＤＲＮ及びボディーＢＤＹが完全分離領域ＦＴＩ又は部分分離領域ＰＴＩによって周囲から電気的に分離され、シリコン基板とは埋め込み酸化膜ＥＯＸによって電気的に分離されていることは明らかである。特にボディーＢＤＹはフローティングであってもよいし、ボディー電位の揺らぎ防止或いは閾値電圧制御のためにボディーバイアスを行ってもよい。ボディーバイアスを行なうときは部分分離領域ＰＴＩを用いてボディーＢＤＹを例えばＰ型拡散領域（Ｐ＋）から成るコンタクト領域ＣＮＴに接続する。ここでは、前記コンタクト領域ＣＮＴはソースＳＯＣが接続するメタルのグランド配線ＶＳＳに接続された例が示される。
【００４１】
このようにＳＯＩ構造では個々のＭＯＳトランジスタが電気的に分離されるので、ＭＯＳトランジスタの導電型や電源電圧の相違等に応じたウェル領域による分離を行なうことを要しない。更に、基板との間の接合容量並びに基板との間の電流リークが殆どなく、低電圧動作と高速動作に優れる。
【００４２】
図７にはＳＯＩ構造の特徴を考慮した電源遮断可能回路６及び電源非遮断回路７の基本的な回路構成が例示される。電源配線ＶＤＤとグランド配線ＶＳＳの間に配置された電源遮断可能回路６は電源スイッチ１０としての厚膜ＭＯＳトランジスタＭＮｔｋ，ＭＰｔｋを有し、電源非遮断回路７は電源スイッチとしての厚膜ＭＯＳトランジスタＭＮｔｋ，ＭＰｔｋを有していない。電源遮断可能回路６において電源スイッチ１０としての厚膜ＭＯＳトランジスタＭＮｔｋ，ＭＰｔｋには、複数の薄膜ＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎから成るＣＭＯＳインバータに代表されるような回路が直列接続される。電源非遮断回路８も複数の薄膜ＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎが直列されたＣＭＯＳインバータに代表されるような回路を有する。例えばグランド電圧ＶＳＳが０Ｖ、電源電圧ＶＤＤが１．５Ｖのとき、薄膜ＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎのゲート入力電圧振幅は１．５Ｖとされ、このとき電源スイッチ１０を構成する厚膜ＭＯＳトランジスタＭＮｔｋ，ＭＰｔｋのゲート入力電圧振幅は３．３Ｖとされる。特に図示はしないが、電源遮断可能回路６における電源スイッチ１０として厚膜ＭＯＳトランジスタはＭＮｔｋ，ＭＰｔｋの何れか一方だけを用い、或いは一つの電源遮断可能回路において双方の厚膜ＭＯＳトランジスタＭＮｔｋ，ＭＰｔｋを用いるようにしてもよい。尚、図面上のＭＯＳトランジスタの記号標記に関し、ｐチャネル型ＭＯＳトランジスタのゲートには丸印を付することによってｎチャネル型ＭＯＳトランジスタと区別し、厚膜ＭＯＳトランジスタのゲートを相対的に厚く標記することによって薄膜ＭＯＳトランジスタと区別する。
【００４３】
電源スイッチ１０を構成する厚膜ＭＯＳトランジスタＭＮｔｋ，ＭＰｔｋは、論理動作等を行なう薄膜ＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎとウェル分離のような領域分離を行なわずに自由にレイアウトすることができ、同様に、ｎチャネル型の薄膜ＭＯＳトランジスタＭＮｔｎとｐチャネル型の薄膜ＭＯＳトランジスタＭＰｔｎについてもウェル分離のような領域分離を行なわずに自由にレイアウトすることができる。
【００４４】
図８にはバルク型のＭＯＳトランジスタで構成される電源遮断可能領域と電源非遮断領域の回路構成を図１の比較例として示す。特に図示はしないが、バルク型ＣＭＯＳ回路において、ｐチャネル型ＭＯＳトランジスタはｎ型ウェル領域に、ｎチャネル型ＭＯＳトランジスタはｐ型ウェル領域に形成され、ウェル領域分離が行なわれ、基板とウェル領域の間、ウェル領域とソース・ドレインとの間は逆方向バイアスされて、電気的な分離が行なわれている。図８にはＭＯＳトランジスタの導電型によるウェル領域分離の様子は明示していないが、バルク型ＭＯＳトランジスタによる構成では、電源遮断可能領域６Ａと、電源非遮断回路７Ａとを分離し、更に電源遮断可能領域６Ａ内において厚膜ＭＯＳトランジスタＭＢＮｔｋによって電源スイッチを形成する領域６Ａ＿１と、論理動作等を行なう領域６Ａ＿２とに対しても分離が必要とされる。電源遮断可能領域６Ａ内において電源スイッチを形成する領域６Ａ＿１と、論理動作等を行なう領域６Ａ＿２とを分離するのは、電源遮断状態において、論理動作等を行なう領域６Ａ＿２においけるウェルとソース・ドレインとの間に接合リークを減らすためである。図７の構成では各ＭＯＳトランジスタはそもそも埋め込み酸化膜ＥＯＸによって基板との間のではリークを生じないから、そのよう考慮はデバイス構造上本質的に必要とされない。図８において電源遮断可能領域６Ａと電源非遮断回路７Ａとを分離するのは、電源非遮断回路７Ａのウェル電位はグランド電位ＶＳＳであるが、電源遮断可能領域６Ａにおいて論理動作等を行なう領域６Ａ＿２のウェル電位は動作電源供給時に電源スイッチＭＢＮｔｋのドレイン電圧である仮想グランドＶＳＳＭになるという点で相違があるからである。特に図示はしていないが電源スイッチがｐチャネル型ＭＯＳトランジスタの場合であっても、或いは薄膜ＭＯＳトランジスタを用いて構成する場合も同じである。図７の構成では各ＭＯＳトランジスタはそもそも埋め込み酸化膜ＥＯＸと分離領域ＦＴＩ（又は分離領域ＰＴＩ）によってボディーＤＢＹの分離が可能になっているのでそのようウェル領域分離は本質的に必要とされない。
【００４５】
《ボディーのバイアス形態に応ずるトランジスタ特性》
ここでＭＯＳトランジスタのボディーに対するフローティング、ソース電位によるボディーバイアス、ボディーバイアスの可変制御の特質について予め説明する。ＭＯＳトランジスタのボディー電位と閾値電圧との関係は図９のような傾向になる。図９においてボディー電位０Ｖとはソース電位に等しいことを意味する。正のボディー電位とはドレイン寄りの電位を意味し、負のボディー電位はそれと逆方向の電位を意味する。ｎチャネル型ＭＯＳトランジスタの場合にはボディー電圧を高くするに従って閾値電圧が下がり（小さくなり）、ｐチャネル型ＭＯＳトランジスタの場合にはボディー電圧を低くするに従って閾値電圧が下がる（小さくなる）。便宜上、閾値電圧を小さくする方向のボディーバイアスをフォワードバイアス、閾値電圧を大きくする方向のボディーバイアスをリバースバイアスと称する。
【００４６】
ボディー電位を自らのソース電位等で固定にすれば閾値電圧の不所望な変動を抑制することができる。その上、ＳＯＩ構造ではボディー電位を固定もしくは制御することにより、放射線耐性を高くすることができ、後述のように記憶回路に置いては高いソフトエラー耐性を得ることが可能になる。
【００４７】
ボディーをフローティングにすることにより、ボディー電位はゲートとの容量性カップリングによって変動するようになり、そのボディー電位の変動方向はＭＯＳトランジスタのオン状態においてその閾値電圧を小さくする方向になる。これにより、論理回路の高速動作に寄与することができる。
【００４８】
ボディーバイアスを可変可能にすれば、フォワードバイアスを印加することによって小さい閾値電圧による高速動作の利点を強調することが可能になり、リバースバイアスを印加することによって大きい閾値電圧によるサブスレッショルドリークの低減若しくは低消費電力を強調することが可能になる。
【００４９】
《ロジック回路へのデータ保持型フリップフロップの採用》
図１０には前記電源遮断可能回路６と電源非遮断回路７を混在させて構成されたロジック回路が例示される。ここでは代表定的に５個のロジック回路ＬＯＧ１〜ＬＯＧ５を例示してあり、個々のロジック回路ＬＯＧ１〜ＬＯＧ５にはフリップフロップの配置が例示される。例示されたフリップフロップはデータ保持型フリップフロップＤＲ＿ＦＦと完全揮発性の通常のフリップフロップＶ＿ＦＦとされる。データ保持型フリップフロップＤＲ＿ＦＦは動作電源遮断時において一部の回路だけに電源供給を維持して記憶情報を保持するようにしたフリップフロップである。通常のフリップフロップＶ＿ＦＦは動作電源が遮断されるとき全ての記憶情報が失われる。データ保持型フリップフロップＤＲ＿ＦＦと完全揮発性の通常のフリップフロップＶ＿ＦＦには、セット・リセット型、ディレイ型など適宜の記憶形態を基本的に採用してよい。
【００５０】
電源スイッチ１０による電源遮断が行なわれないロジック回路ＬＯＧ２のような回路はフリップフロップとして揮発性のフリップフロップＶ＿ＦＦだけを採用すればよい。また、電源スイッチ１０による電源遮断が行なわれるロジック回路ＬＯＧ４のような回路であっても、電源スイッチ１０による電源遮断によってフリップフロップの記憶情報が失われても差し支えない回路、或いは電源遮断時にフリップフロップの記憶情報をメモリに退避しておき電源遮断解除時にメモリからフリップフロップに記憶情報を復帰させる構成を採用する場合には、フリップフロップとして揮発性のフリップフロップＶ＿ＦＦだけを採用すればよい。当然、メモリ退避・復帰構造はメモリアクセスを要するため、フリップフロップの記憶情報の退避・復帰には無視し得ない時間を要し、高速動作には手記載ない場合がある。電源スイッチ１０による電源遮断が行なわれるロジック回路ＬＯＧ１、ＬＯＧ３，ＬＯＧ４のような回路では、電源遮断によって記憶情報を失いたくない部分のフリップフロップにはデータ保持型フリップフロップＤＲ＿ＦＦを採用すればよい。データ保持型フリップフロップＤＲ＿ＦＦは電源遮断時にフリップフロップ毎に記憶情報を保持するから、メモリ退避・復帰構造に比べて退避・復帰を高速化でき、高速速動作に適する。
【００５１】
ロジック回路ＬＯＧ１の一部を詳細に示したように、ロジック回路ＬＯＧ１においてフリップフロップＤＲ＿ＦＦ，Ｖ＿ＦＦの入力と出力には適宜の組合せ回路ＣＭＢＣが接続され、フリップフロップＤＲ＿ＦＦ，Ｖ＿ＦＦはクロック同期でデータの入出力を行なう。
【００５２】
《スレーブラッチ部を電源非遮断とするデータ保持型ＦＦ》
図１にはデータ保持型フリップフロップ（ＤＲＦＦ）１２の一例が示される。同図に示されるＤＲＦＦ１２は、データ入力バッファＤＩＢ、マスタトランスファゲート部ＭＴＲＧ、マスタラッチ部ＭＬＡＴ、スレーブトランスファゲート部ＳＴＧ、スレーブラッチ部ＳＬＡＴｄｒ、及びデータ出力バッファＤＯＢを直列接続して成るデータ経路と、クロックバッファＣＢＵＦｄｒとを備えて成る。マスタトランスファゲート部ＭＴＲＧ、とスレーブトランスファゲート部ＳＴＲＧはＣＭＯＳインバータから成る。マスタラッチ部ＭＬＡＴとスレーブラッチ部ＳＬＡＴｄｒの夫々は、相互に一方に入力が他方の出力に結合されたＣＭＯＳスタティックラッチによって構成される。ＤＲＦＦ１２のデータ入力端子Ｄはデータ入力バッファＤＩＢの入力端子に接続され、ＤＲＦＦ１２のデータ出力端子Ｑはデータ出力バッファＤＯＢの出力端子Ｑに接続される。クロックバッファＣＢＵＦｄｒはＤＲＦＦ１２のクロック端子ＣＬＫに結合された直列２段のＣＭＯＳインバータを備え、後段ＣＭＯＳインバータから非反転の内部クロック信号ｃｋｉを出力し、前段ＣＭＯＳインバータから反転の内部クロック信号ｃｋｉｂを出力する。マスタトランスファゲート部ＭＴＲＧと、スレーブトランスファゲート部ＳＴＲＧは、内部クロック信号ｃｋｉ，ｃｋｉｂにより相互に逆相でスイッチ制御され、データラッチに際して突き抜けが防止されている。
【００５３】
前記マスタラッチ部ＭＬＡＴ及びデータ入出力バッファＤＩＢ，ＤＯＢは電源スイッチ１０により選択的に動作電源の遮断が可能にされる。図において電源スイッチ１０は電源電圧ＶＤＤ側とグランド電圧ＶＳＳ側の各々に配置されているが、少なくとも何れか一方に配置されていれば充分である。グランド端子ＶＳＳ側の電源スイッチ１０（ｎ）が遮断されると、ノードｖｓｓｍは電源電圧ＶＤＤに到達する。電源端子ＶＤＤ側の電源スイッチ１０（ｐ）が遮断されると、ノードｖｄｄｍはグランド電圧ＶＳＳに到達する。前記スレーブラッチ部ＳＬＡＴｄｒとクロックバッファＣＢＵＦｄｒは電源スイッチによる選択的な電源遮断の非対象にされる。
【００５４】
電源遮断可能なマスタラッチ部ＭＬＡＴ及びデータ入出力バッファＤＩＢ，ＤＯＢを構成するＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎのボディーｖｓｓｘ、ｖｄｄｘは、電源遮断時の接合リークを抑制するために、例えば自らのソースに、即ち、ノードｖｓｓｍ、ｖｄｄｍに結合される。或いは電源遮断時に前記ボディーｖｓｓｘ、ｖｄｄｘをフローティング（オープン）にすればよい。即ち、図１１に例示されるように、グランド電圧ＶＳＳ側の電源スイッチ１０（ｎ）が遮断されると、ノードｖｓｓｍは電源電圧ＶＤＤに到達するから、Ａ、ＢのようにＭＯＳトランジスタＭＮｔｎのボディーＢＤＹがグランド電圧ＶＳＳに接続されていれば、ＭＯＳトランジスタＭＮｔｎのボディーＢＤＹとドレインＤＲＮとのｐｎ接合に接合リーク電流を生ずる虞がある。このときＣのように、ＭＯＳトランジスタＭＮｔｎのボディーＢＤＹをノードｖｓｓｍに接続し、電源遮断側電源ＶＳＳと反対側の電源電圧ＶＤＤでバイアスされるようにすればよい。或いはフローティングにしてもよい。これにより、上記接合リークもないし、ソース・ドレインとボディーと間で寄生ダイオードのオン状態も生じない。トランスファゲート部ＭＴＲＧ，ＳＴＲＧのボディーも同様に制御してよい。
【００５５】
一方、電源電圧ＶＤＤ側の電源スイッチ１０（ｐ）が遮断される場合は、図１２に例示されるように、ノードｖｄｄｍはグランド電圧ＶＳＳに到達するから、Ａ、ＢのようにＭＯＳトランジスタＭＰｔｎのボディーＢＤＹが電源電圧ＶＤＤに接続されていれば、ＭＯＳトランジスタＭＰｔｎのボディーＢＤＹとドレインＤＲＮとのｐｎ接合に接合リーク電流を生ずる虞がある。このときＣのように、ＭＯＳトランジスタＭＰｔｎのボディーＢＤＹをノードｖｄｄｍに接続し、電源遮断側電源ＶＤＤと反対側のグランド電圧ＶＳＳでバイアスされるようにすればよい。或いはフローティングにしてもよい。これにより、上記接合リークもないし、ソース・ドレインとボディーと間で寄生ダイオードのオン状態も生じない。
【００５６】
図１１、図１２において電源遮断時にノードｖｓｓｘ，ｖｄｄｘをオープンにする場合は、電源非遮断状態では、高速動作を望むならばノードｖｓｓｘ、ｖｄｄｘにフォワードバイアス電圧を印加し、低消費電力を望むならリバースバイアス電圧を印加すればよい。或いは自らのソース電位のような電位を印加しても良い。そのような制御は動作モード等に応じて前記電源制御及びボディーバイアス制御回路５が行なう。電源非遮断状態においてノードｖｓｓｘ、ｖｄｄｘをフローティングのままにしないのは、記憶回路としての性質上、高いソフトエラー耐性を得ることが得策と考えられるからである。すなわち、ボディー電位を固定もしくは制御するＳＯＩ構造は放射線耐性が高く、高いソフトエラー耐性を得るためである。
【００５７】
マスタラッチ部ＭＬＡＴに対する電源遮断を行なうために電源電圧ＶＤＤ側とグランド電圧ＶＳＳ側の双方に配置されている電源スイッチ１０（ｎ），１０（ｐ）を共にカットオフ制御する場合には電源遮断されたマスタラッチ部ＭＬＡＴに対する上記ボディーバイアス制御を行わなくても支障はない。
【００５８】
尚、図１１、図１２ではボディーＢＤＹをウェルのように図示しているが、これはボディーバイアスノードを図示するための作図上の考慮であり、デバイス構造を制限する趣旨ではない。
【００５９】
電源遮断非対象とされるスレーブラッチ部ＳＬＡＴｄｒ及びクロックバッファＣＢＵＦｄｒを構成するＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎのボディーはボディーバイアス電圧ｖｂｐ，ｖｂｎによって可変可能に制御される。その制御は動作モードに応じて前記電源制御及びボディーバイアス制御回路５が行なう。その制御態様は以下の通りである。前記電源制御及びボディーバイアス制御回路５は、前記マスタラッチ部ＭＬＡＴの電源遮断状態と電源非遮断状態とで前記スレーブラッチ部ＳＬＡＴｄｒを構成する前記ＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎのボディーバイアス電圧ｖｖｐ，ｖｂｎを相違させる。即ち、電源非遮断時よりも遮断時の方が前記スレーブラッチ部ＳＬＡＴｄｒを構成する前記ＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎの閾値電圧が大きくなるようにボディーバイアス電圧ｖｖｐ，ｖｂｎを制御する。これによれば、スレーブラッチ部ＳＬＡＴｄｒは電源非遮断状態においてＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎの閾値電圧が小さくなるようにボディーバイアス制御され、電源遮断状態においてＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎの閾値電圧が大きくなるようにボディーバイアス制御されるから、電源非遮断状態におけるＤＲＦＦ１２は動作状態において動作速度の高速化が保障される。更に、スタンバイモード等によってマスタラッチ部ＭＬＡＴの動作電源が遮断されるときその記憶情報を保持するスレーブラッチ部ＳＬＡＴｄｒのボディーバイアス電圧はＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎの閾値電圧を大きくする方向に制御されているから、サブスレッショルドリーク電流が低減される。
【００６０】
上記スレーブラッチ部ＳＬＡＴｄｒに対するボディーバイアス制御はスレーブラッチ部を構成するＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎの閾値電圧特性に応じて相違される。即ち、第１に、スレーブラッチ部ＳＬＡＴｄｒを構成するＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎのボディーを自らのソース電位でバイアスすると仮定したときの閾値電圧が比較的大きい場合、前記電源制御及びボディーバイアス制御回路５は、前記マスタラッチ部ＭＬＡＴの電源非遮断状態において、前記スレーブラッチ部ＳＬＡＴｄｒを構成する前記ＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加すればよい。電源遮断状態では特別にリバースバイアス電圧を与えなくてもよく、ノードｖｓｓｍ，ｖｄｄｍの電位に応ずるような電圧をＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎのボディーに与えれば良い。
【００６１】
第２に、スレーブラッチ部ＳＬＡＴｄｒを構成するＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎのボディーを自らのソース電位でバイアスすると仮定したときの閾値電圧が比較的小さい場合、前記電源制御及びボディーバイアス制御回路５は、前記マスタラッチ部ＭＬＡＴの電源遮断状態において前記スレーブラッチ部ＳＬＡＴｄｒを構成する前記ＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎのボディーに閾値電圧を大きくするリバースバイアス電圧を印加する制御を行えばよい。電源非遮断状態では特別にフォワードバイアス電圧を与えなくてもよく、ノードｖｓｓｍ，ｖｄｄｍの電位に応ずるような電圧をＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎのボディーに与えれば良い。
【００６２】
第３に、スレーブラッチ部ＳＬＡＴｄｒを構成するＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎのボディーを自らのソース電位でバイアスすると仮定したときの閾値電圧が上記二つの態様の中間になっている場合には、前記電源制御及びボディーバイアス制御回路５は、前記マスタラッチ部ＭＬＡＴの電源非遮断状態において前記スレーブラッチ部ＳＬＡＴｄｒを構成する前記ＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加する制御を行い、前記マスタラッチ部ＭＬＡＴの電源遮断状態において前記スレーブラッチ部ＳＬＡＴｄｒを構成する前記ＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎのボディーに閾値電圧を大きくするリバースバイアス電圧を印加する制御を行えばよい。
【００６３】
前記クロックバッファＣＢＵＦｄｒが電源スイッチ１０による電源遮断対象とされないのは、電源遮断状態において、マスタラッチ部ＭＬＡＴの出力ノードの電圧が、スレーブラッチ部ＳＬＡＴｄｒが保持する記憶情報を不所望に反転させることがないようにするために、スレーブトランスファゲート部ＳＴＲＧをカットオフに保てるようにするためである。したがって、電源遮断時はクロック端子ＣＬＫの入力がローレベル固定にされればよい。そのボディーバイアス電圧を図示のようにｖｂｐ，ｖｂｎによってスレーブラッチ部ＳＬＡＴｄｒと同じように制御すれば電源遮断状態でのサブスレッショルドリーク電流の低減に寄与することができる。
【００６４】
《電源非遮断の退避ラッチ部を有するデータ保持型ＦＦ》
図１３にはデータ保持型フリップフロップ（ＤＲＦＦ）の別の例が示される。同図に示されるＤＲＦＦ１３は、データ入力バッファＤＩＢ、マスタトランスファゲート部ＭＴＲＧ、マスタラッチ部ＭＬＡＴ、スレーブトランスファゲート部ＳＴＧ、スレーブラッチ部ＳＬＡＴ、データ出力バッファＤＯＢを直列接続して成るデータ経路と、クロックバッファＣＢＵＦとを備える。更に、スレーブラッチ部ＳＬＡＴの記憶ノードに退避復帰トランスファゲート部ＢＴＲＧを介して記憶ノードが接続された退避ラッチ部ＢＬＡＴｄｒを備える。マスタトランスファゲート部ＭＴＲＧ、スレーブトランスファゲート部ＳＴＲＧ、退避復帰トランスファゲート部ＢＴＲＧはＣＭＯＳインバータから成る。マスタラッチ部ＭＬＡＴ、スレーブラッチ部ＳＬＡＴｄｒ及び退避ラッチ部ＢＬＡＴｄｒの夫々は、相互に一方の入力が他方の出力に結合されたＣＭＯＳスタティックラッチによって構成される。ＴＲは退避復帰トランスファゲート部ＢＴＲＧの転送制御信号である。
【００６５】
前記データ入力バッファＤＩＢ、マスタラッチ部ＭＬＡＴ、スレーブラッチ部ＳＬＡＴ、データ出力バッファＤＯＢ、及びクロックバッファＣＢＵＦは電源スイッチ１０により選択的に動作電源の遮断が可能にされる。図において電源スイッチ１０は電源電圧ＶＤＤ側とグランド電圧ＶＳＳ側の各々に配置されているが、少なくとも何れか一方に配置されていれば充分である。グランド端子ＶＳＳ側の電源スイッチ１０（ｎ）が遮断されると、ノードｖｓｓｍは電源電圧ＶＤＤに到達する。電源端子ＶＤＤ側の電源スイッチ１０（ｐ）が遮断されると、ノードｖｄｄｍはグランド電圧ＶＳＳに到達する。前記退避ラッチ部ＢＬＡＴｄｒは電源スイッチによる選択的な電源遮断の対象にされない。
【００６６】
電源スイッチ１０による電源遮断が可能とされる前記データ入力バッファＤＩＢ、マスタラッチ部ＭＬＡＴ、スレーブラッチ部ＳＬＡＴ、データ出力バッファＤＯＢ、及びクロックバッファＣＢＵＦを構成するＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎのボディーｖｓｓｘ、ｖｄｄｘは、図１の場合と同様に、電源遮断時の接合リークを抑制するために、例えば自らのソースに、即ち、ノードｖｓｓｍ、ｖｄｄｍに結合され、或いは電源遮断時に前記ボディーｖｓｓｘ、ｖｄｄｘがフローティング（オープン）にされる。前述と同様に、これにより、リークもないし、ソース・ドレインとボディーと間で寄生ダイオードのオン状態も生じない。
【００６７】
電源遮断非対象とされる退避ラッチ部ＢＬＡＴｄｒを構成するＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎのボディーはボディーバイアス電圧ｖｂｐ，ｖｂｎによって可変可能に制御される。その制御は動作モードに応じて前記電源制御及びボディーバイアス制御回路５が行なう。その制御態様は以下の通りである。
【００６８】
前記電源制御及びボディーバイアス制御回路５は、電源スイッチ１０によりマスタラッチ部ＭＬＡＴ及びスレーブラッチ部ＳＬＡＴ等の電源を遮断するとき前記退避ラッチ部に前記スレーブラッチ部が保持するデータを退避する退避制御を行う。即ち、スレーブラッチ部ＳＬＡＴが保持するデータを退避復帰トランスファゲート部ＢＴＲＧを介して退避ラッチ部ＢＬＡＴｄｒがラッチする。退避ラッチ部ＢＬＡＴｄｒによるラッチ動作を完了した後に電源スイッチ１０による動作電源の遮断が行なわれる。また、前記電源制御及びボディーバイアス制御回路５は、前記マスタラッチ部ＭＬＡＴ及びスレーブラッチ部ＳＬＡＴ等の電源遮断を解除するときは、前記退避ラッチ部ＢＬＡＴｄｒが保持するデータをスレーブラッチ部ＳＬＡＴに復帰する復帰制御を行う。即ち、先ず電源スイッチ１０をオン動作させ、この後、退避ラッチ部ＢＬＡＴｄｒが保持するデータを退避復帰トランスファゲート部ＢＴＲＧを介してスレーブラッチ部ＳＬＡＴがラッチする。
【００６９】
前記電源制御及びボディーバイアス制御回路５は、電源を遮断するときの退避制御におけるスレーブラッチ部ＳＬＡＴから退避ラッチ部ＢＬＡＴｄｒへのデータ書込み、電源遮断を解除するときの復帰制御における退避ラッチ部ＢＬＡＴｄｒからスレーブラッチ部ＳＬＡＴへのデータ読み込みに際して、書込み動作や読み出し動作の動作マージンを考慮したボディー電圧制御を行う。その制御形態の第１として、前記電源制御及びボディーバイアス制御回路５は、前記復帰制御に際して、前記退避ラッチ部ＢＬＡＴｄｒを構成する前記ＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎのボディー電圧ｖｂｐ，ｖｂｎとして閾値電圧を小さくするフォワードバイアス電圧を印加する。これによれば、退避ラッチ部ＢＬＡＴｄｒからスレーブラッチ部ＳＬＡＴへのデータ読み込みを行なう復帰動作において、データ出力側である退避ラッチ部ＢＬＡＴｄｒの駆動能力が大きい方向に変化され、スレーブラッチ部ＳＬＡＴのラッチデータとの衝突に対して退避ラッチ部ＢＬＡＴｄｒの出力の方が優勢な傾向になると言う点において、スレーブラッチ部ＳＬＡＴへの読出し動作の動作マージンを大きくすることができる。
【００７０】
特に図示はしないが、スレーブラッチ部への読出し動作の動作マージンを更に大きくするには、前記電源制御及びボディーバイアス制御回路５は更に、前記復帰制御に際して前記スレーブラッチ部ＳＬＡＴを構成する前記ＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎのボディーに閾値電圧を大きくするリバースバイアス電圧を印加するのがよい。スレーブラッチ部ＳＬＡＴへの読出し動作の動作マージンを更に大きくするには、前記電源制御及びボディーバイアス制御回路５は更に、前記復帰制御に際して、前記退避復帰トランスファゲート部ＢＴＲＧを構成する前記ＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加するのがよい。
【００７１】
退避ラッチ部に書込みを行なうときの動作マージンを考慮すると、前記電源制御及びボディーバイアス制御回路５は、前記退避制御に際して前記スレーブラッチ部ＳＬＡＴを構成する前記ＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加すればよい。この書込み動作マージンを更に大きくするには、前記電源制御及びボディーバイアス制御回路５は、前記退避制御に際して前記退避ラッチ部ＢＬＡＴｄｒを構成する前記ＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎのボディーバイアス電圧ｖｂｎ，ｖｂｐとして閾値電圧を大きくするリバースバイアス電圧を印加すればよい。
【００７２】
図１４にはデータ保持型フリップフロップ（ＤＲＦＦ）の別の例が示される。同図に示されるＤＲＦＦ１４は、図１３のＤＲＦＦ１３とはスレーブラッチ部ＳＬＡＴと退避ラッチ部ＢＬＡＴｄｒとの接続形態が相違される。図１３のＤＲＦＦ１３において退避復帰トランスファゲート部ＢＴＲＧはデータ転送方向が双方向とされる。図１４のＤＲＦＦ１４ではスレーブラッチ部ＳＬＡＴの記憶データを退避ラッチ部ＢＬＡＴｄｒに書込むときは退避トランスファゲート部ＢＴＲＧ（Ｓ）を用い、退避ラッチ部ＢＬＡＴｄｒのデータをスレーブラッチ部ＳＬＡＴに読出すときは復帰トランスファゲート部ＢＴＲＧ（Ｒ）を用いる。この構成を採用するとき、次に示すボディーバイアス制御を採用する。即ち、前記電源制御及びボディーバイアス制御回路５は、前記退避制御に際して、前記スレーブラッチ部ＳＬＡＴに含まれるインバータＩＶａと退避トランスファゲート部ＢＴＲＧ（Ｓ）を構成するＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加する。また、前記電源制御及びボディーバイアス制御回路５は、前記復帰制御に際して、前記退避ラッチ部ＳＬＡＴに含まれるインバータＩＶｂと復帰トランスファゲート部ＢＴＲＧ（Ｒ）を構成するＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加する。この制御により、退避・復帰の夫々において、データを出力する出力元回路の駆動能力を増大する方向に変化されるから、前記動作マージンを大きくすることができる。その他の構成は図１３と同様の構成を適宜採用可能である。
【００７３】
《データ保持型ＦＦにおける復帰動作マージンの拡大》
図１５にはデータ保持型フリップフロップ（ＤＲＦＦ）の別の例が示される。同図に示されるＤＲＦＦ１５は、退避タッチ部ＢＬＡＴｄｒからスレーブラッチ部ＳＬＡＴへのデータ復帰動作における動作マージンを大幅に拡大可能とするものである。図１３、図１４との相違点は、退避にはトランスファゲート部を用い、復帰にはスイッチ制御端子に入力を受けるゲートを用いるようにしたことである。即ち、退避ラッチ部ＢＬＡＴｄｒは電源遮断時にスレーブラッチ部ＳＬＡＴの記憶情報をバックアップするのが主な用途であり、退避ラッチ部ＢＬＡＴｄｒにはＤＲＦＦの通常動作のように高速動作を考慮することを要せず、トランジスタサイズを小さくしたり、大きな閾値電圧を用いて低消費電力を優先させてよい。その場合、退避データの復帰時における退避ラッチ部ＢＬＡＴｄｒに対するフォワードバイアス制御だけでは必要な動作マージンの確保ができない場合を考慮するものである。そこで、スレーブラッチ部ＳＬＡＴから退避ラッチ部ＢＬＡＴｄｒへの退避には、信号ＳＴＲによってスイッチ制御される各々ｎチャネル型ＭＯＳトランジスタＭＮｔｎから成る退避用トランスファゲート部ＳＧＴを用いる。退避ラッチ部ＢＬＡＴｄｒからスレーブラッチ部ＳＬＡＴへの復帰には各々ｐチャネル型ＭＯＳトランジスタＭＰｔｎから成る復帰用ゲート部ＲＧＴ（ｔ），ＲＧＴ（ｂ）を採用する。復帰用ゲート部ＲＧＴ（ｔ），ＲＧＴ（ｂ）は、前記退避ラッチ部ＢＬＡＴｄｒの記憶ノードをスイッチ制御入力として前記スレーブラッチ部ＳＬＡＴの記憶ノードにスイッチ出力を与える接続形態を有する。具体的には、一方の復帰用ゲート部ＲＧＴ（ｔ）は、退避ラッチ部ＢＬＡＴｄｒのスタティックラッチを構成する一方の入出力ノードにゲートが接続され、ソースがｐチャネル型ＭＯＳトランジスタから成るパワースイッチＰＳＴに接続され、ドレインがスレーブラッチ部ＳＬＡＴの他方の入出力ノードに接続される。他方の復帰用ゲート部ＲＧＴ（ｂ）は、退避ラッチ部ＢＬＡＴｄｒのスタティックラッチを構成する他方の入出力ノードにゲートが接続され、ソースがｐチャネル型ＭＯＳトランジスタから成るパワースイッチＰＳＴに接続され、ドレインがスレーブラッチ部ＳＬＡＴの一方の入出力ノードに接続される。パワースイッチＰＳＴは復帰動作に応答してローレベルにされるリストア信号ＲＳＴＲによってオン動作されることにより電源電圧ＶＤＤを供給する。
【００７４】
これによれば、退避したデータをスレーブラッチ部ＳＬＡＴに復帰させるとき、復帰元データをスイッチ制御データとする復帰用ゲート部ＲＧＴ（ｔ），ＲＧＴ（ｂ）のスイッチ出力を復帰先に与えるから、退避ラッチ部ＢＬＡＴｄｒの駆動能力をスレーブラッチ部ＳＬＡＴの駆動能力に比べて相当小さくして、その駆動能力が不足していても、退避ラッチ部ＢＬＡＴｄｒからスレーブラッチ部ＳＬＡＴへの読出し動作を正常に行なうことができる。
【００７５】
このとき、前記電源制御及びボディーバイアス制御回路５は、前記復帰制御に際して、前記退避ラッチ部ＢＬＡＴｄｒを構成する前記ＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎのボディーに閾値電圧を小さくするフォワードバイアス電圧ｖｂｐ，ｖｂｎを印加する。これにより、退避ラッチ部ＢＬＡＴｄｒからスレーブラッチ部ＳＬＡＴへのデータ読出し動作の動作マージンを一層拡大することができる。その動作マージンを更に拡大するには、特に図示はしないが、前記電源制御及びボディーバイアス制御回路５は、前記復帰制御に際して、前記スレーブラッチ部ＳＬＡＴを構成する前記ＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎのボディーに閾値電圧を大きくするリバースバイアス電圧を印加すればよい。また、前記電源制御及びボディーバイアス制御回路５は、前記復帰制御に際して、前記復帰用ゲート部ＲＧＴ（ｔ），ＲＧＴ（ｂ）を構成する前記ＭＯＳトランジスタＭＰｔｎのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加すればよい。
【００７６】
このフリップフロップＤＲＦＦ１５の場合、スレーブラッチ部ＳＬＡＴの駆動能力の方が退避ラッチ部ＢＬＡＴＤＲの駆動能力よりも大きいが、退避ラッチ部ＢＬＡＴｄｒに書込みを行なうときの動作マージンを考慮すると、前記電源制御及びボディーバイアス制御回路５は、前記退避制御に際して、前記スレーブラッチ部ＳＬＡＴを構成する前記ＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加するのがよい。また、前記電源制御及びボディーバイアス制御回路５は、前記退避制御に際して、前記退避ラッチ部ＢＬＡＴｄｒを構成する前記ＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎのボディーに閾値電圧を大きくするリバースバイアス電圧を印加するのがよい。
【００７７】
電源遮断状態におけるマスタラッチ部ＭＬＡＴ及びスレーブラッチ部ＳＬＡＴ等のリーク電流低減については前述と同様に、マスタラッチ部ＭＬＡＴ及びスレーブラッチ部ＳＬＡＴ等を構成するＭＯＳトランジスタのボディーは、電源遮断状態において、電源遮断側電源と反対側の電源でバイアスし、或いはフローティングにするのがよい。
【００７８】
また、前記電源制御及びボディーバイアス制御回路５は、前記復帰制御に際して、退避ラッチ部ＢＬＡＴｄｒに対するフォワードバイアス電圧印加に代えて、前記スレーブラッチ部ＳＬＡＴを構成する前記ＭＯＳトランジスタのボディーに閾値電圧を大きくするリバースバイアス電圧を印加するようにしてもよい。また、前記電源制御及びボディーバイアス制御回路５は、前記復帰制御に際して、退避ラッチ部ＢＬＡＴｄｒを構成する全てのＭＯＳトランジスタに対してフォワードバイアス電圧印加を行なわなくてもよく、図１４で説明したように、前記退避ラッチ部ＢＬＡＴｄｒにおいて少なくとも前記スレーブラッチ部ＳＬＡＴの記憶ノードを駆動可能な前記ＭＯＳトランジスタのボディーに閾値電圧を小さくするフォワードバイアス電圧を印加するようにしてもよい。
【００７９】
図１６にはデータ保持型フリップフロップ（ＤＲＦＦ）の別の例が示される。同図に示されるＤＲＦＦ１６は、マスタラッチ部ＭＬＡＴ，スレーブラッチ部ＳＬＡＴ、及び退避ラッチ部ＢＬＡＴｄｒの接続形態が変更された例であり、データ経路に直列配置されるＣＭＯＳインバータの段数が４段に減少され、更に、スレーブラッチ部ＳＬＡＴから退避ラッチ部ＢＬＡＴｄｒへの退避を相補信号によって行なうようにした点が図１５と相違される。ＳＧＴ（ｔ），ＳＧＴ（ｂ）は相補信号の退避データを転送制御する退避用ゲート部である。特に図示はしないが図１、図１３のＤＲＦＦにおいてもスタティックラッチに図１６の接続形態を採用してよいことは言うまでもない。
【００８０】
図１７には図１５又は図１６のＤＲＦＦに対する退避動作の制御タイミングが例示される。電源遮断の制御対象は電源スイッチ１０（ｎ）とする。そのスイッチ制御信号はＳＷＣＮＴ（ｎ）とされる。前記電源制御及びボディーバイアス制御回路５は、時刻ｔ３に電源遮断を行なうとき、その前の時刻ｔ０において、ボディー電圧ｖｄｄｘ、ｖｓｓｘをフォワードバイアスに、ボディー電圧ｖｂｐ，ｖｂｎをリバースバイアスに変化させる。即ち、ボディーバイアス電圧ｖｄｄｘを電源電圧ＶＤＤよりも低いフォワードバイアス電圧に、ボディーバイアス電圧ｖｓｓｘをグランド電圧ＶＳＳよりも高いフォワードバイアス電圧に、ボディーバイアス電圧ｖｂｐを電源電圧ＶＤＤよりも高いリバースバイアス電圧に、ボディーバイアス電圧ｖｂｎをグランド電圧ＶＳＳよりも低いリバースバイアス電圧にする。これにより、スレーブラッチ部ＳＬＡＴの駆動能力は上がり、退避ラッチ部ＢＬＡＴｄｒの駆動の駆動能力は下がる。従って、この後、前記電源制御及びボディーバイアス制御回路５がストア信号ＳＴＲをアクティブにすると（時刻ｔ１）、スレーブラッチ部ＳＬＡＴはその記憶データに従って退避ラッチ部ＢＬＡＴｄｒの記憶ノードを駆動することになるが、駆動される方の駆動能力が小さくされている（駆動する方にとっては駆動マージンが拡大されている）から、退避ラッチ部ＢＬＡＴｄｒは、スレーブラッチ部ＳＬＡＴの記憶データを確実に保持することができる（時刻ｔ２）。この後、制御信号ＳＷＣＮＴ（ｎ）にて電源が遮断される(時刻ｔ３)。電源遮断後ｖｓｓｘ，ｖｄｄｘにはノードｖｓｓｍの電位を与えて接合リークの発生を抑制すればよい。
【００８１】
図１８には図１５又は図１６のＤＲＦＦに対する復帰動作の制御タイミングが例示される。電源遮断の制御対象はスイッチ制御信号ＳＷＣＮＴ（ｎ）によってスイッチ制御される電源スイッチ１０（ｎ）とする。前記電源制御及びボディーバイアス制御回路５は、電源スイッチ１０（ｎ）による電源遮断状態を時刻ｔ０に解除する。電源遮断状態においてｖｄｄｘ、ｖｓｓｘはノードｖｓｓｍの電位、即ち電源電圧にされているものとする。この後の時刻ｔ１において、ボディー電圧ｖｄｄｘ、ｖｓｓｘをリバースバイアスに、ボディー電圧ｖｂｐ，ｖｂｎをフォワードバイアスに変化させる。即ち、ボディーバイアス電圧ｖｄｄｘを電源電圧ＶＤＤよりも高いリバースバイアス電圧に、ボディーバイアス電圧ｖｓｓｘをグランド電圧ＶＳＳよりも低いリバースバイアス電圧に、ボディーバイアス電圧ｖｂｐを電源電圧ＶＤＤよりも低いフォワードバイアス電圧に、ボディーバイアス電圧ｖｂｎをグランド電圧ＶＳＳよりも高いフォワードバイアス電圧にする。これにより、スレーブラッチ部ＳＬＡＴの駆動能力は下がり、退避ラッチ部ＢＬＡＴｄｒの駆動の駆動能力は上がる。従って、この後、前記電源制御及びボディーバイアス制御回路５がリストア信号ＲＳＴＲをアクティブにすると（時刻ｔ２）、退避ラッチ部ＢＬＡＴｄｒはその記憶データに従ってスレーブラッチ部ＳＬＡＴの記憶ノードを駆動することになるが、駆動される方の駆動能力が小さくされている（駆動する方にとっては駆動マージンが拡大されている）から、スレーブラッチ部ＳＬＡＴは、退避非ラッチＢＬＡＴｄｒの記憶データを確実に保持することができる（時刻ｔ３）。この後、例えばｖｂｐ，ｖｄｄｘはＶＤＤに、ｖｂｎ，ｖｓｓｘはＶＳＳに変化される(時刻ｔ４)。
【００８２】
図１９にはデータ保持型フリップフロップ（ＤＲＦＦ）の別の例が示される。同図に示されるＤＲＦＦ１７は、図１６のＤＲＦＦ１６に対し、ｐチャネル型の電源スイッチ１０（ｐ）を持ち、其れに応じて、パワースイッチＰＳＴは及び復帰用ゲート部ＲＧＴ（ｔ），ＲＧＴ（ｂ）をｎチャネル型ＭＯＳトランジスタによって構成した点が相違される。ＤＲＦＦ１７において電源スイッチ１０（ｐ）がオフにされるとノードｖｓｓｍはグランド電圧に収束する。ＤＲＦＦ１７においても前記電源制御及びボディーバイアス制御回路５は上述と同様の電源遮断制御をボディーバイアス制御を行う。
【００８３】
図２０には図１９のＤＲＦＦに対する復帰動作の制御タイミングが例示される。電源遮断の制御対象はスイッチ制御信号ＳＷＣＮＴ（ｐ）によってスイッチ制御される電源スイッチ１０（ｐ）とされる。前記電源制御及びボディーバイアス制御回路５は、電源スイッチ１０（ｐ）による電源遮断状態を時刻ｔ０に解除する。電源遮断状態においてｖｄｄｘ、ｖｓｓｘはノードｖｄｄｍの電位、即ちグランド電圧にされているものとする。この後の時刻ｔ１において、ボディー電圧ｖｄｄｘ、ｖｓｓｘをリバースバイアスに、ボディー電圧ｖｂｐ，ｖｂｎをフォワードバイアスに変化させる。即ち、ボディーバイアス電圧ｖｄｄｘを電源電圧ＶＤＤよりも高いリバースバイアス電圧に、ボディーバイアス電圧ｖｓｓｘをグランド電圧ＶＳＳよりも低いリバースバイアス電圧に、ボディーバイアス電圧ｖｂｐを電源電圧ＶＤＤよりも低いフォワードバイアス電圧に、ボディーバイアス電圧ｖｂｎをグランド電圧ＶＳＳよりも高いフォワードバイアス電圧にする。これにより、スレーブラッチ部ＳＬＡＴの駆動能力は下がり、退避ラッチ部ＢＬＡＴｄｒの駆動の駆動能力は上がる。従って、この後、前記電源制御及びボディーバイアス制御回路５がリストア信号ＲＳＴＲをアクティブにすると（時刻ｔ２）、退避ラッチ部ＢＬＡＴｄｒはその記憶データに従ってスレーブラッチ部ＳＬＡＴの記憶ノードを駆動することになるが、駆動される方の駆動能力が小さくされている（駆動する方にとっては駆動マージンが拡大されている）から、スレーブラッチ部ＳＬＡＴは、退避非ラッチＢＬＡＴｄｒの記憶データを確実に保持することができる（時刻ｔ３）。この後、例えばｖｂｐ，ｖｄｄｘはＶＤＤに、ｖｂｎ，ｖｓｓｘはＶＳＳに変化される(時刻ｔ４)。
【００８４】
《電源遮断とボディーバイアスの制御回路》
図２１には電源スイッチの制御とボディーバイアスの制御を行う回路の具体例が示される。ここではＤＲＦＦ１６を制御対象とする。
【００８５】
電源制御及びボディーバイアス制御回路５は、システムコントローラ（ＳＹＳＣＯＮ）２０、電源スイッチ制御回路（ＶＳＣＯＮ）２１、及びボディーバイアス制御回路（ＢＢＣＯＮ）２３によって構成される。電源スイッチ制御回路２１は電源スイッチ１０（ｎ）のスイッチ制御信号ｓｗｃｎｔ（ｎ）を出力する。ボディーバイアス制御回路２３はボディーバイアス電圧ｖｄｄｘ，ｖｓｓｘ，ｖｂｐ，ｖｂｎを出力する。特に図示はしないがボディーバイアス制御回路２３はボディーバイアス電圧ｖｄｄｘ，ｖｓｓｘ，ｖｂｐ，ｖｂｎとして出力すべき電圧を生成する生成回路と電圧を選択する選択回路を有する。システムコントローラ２０は半導体集積回路１の動作モードに応じてロジック回路ＬＯＧをスタンバイ状態にすべきかを判定し、その判定結果に従って、ボディーバイアス制御回路２３にアクティブモードかスタンバイモードかを通知する信号ＡＳＭとボディーバイアス状態の遷移を指示する信号ＢＢＴを出力すると共に、電源スイッチ制御回路２１に電源スイッチのオン／オフを指示する信号ＯＦＭを出力する。
【００８６】
ボディーバイアス制御回路２２は信号ＡＳＭによってスタンバイモードが通知されると、図１７で説明したようにボディーバイアス電圧ｖｄｄｘ、ｖｓｓｘをフォワードバイアス電圧に、ボディーバイアス電圧ｖｂｐ，ｖｂｎをリバースバイアス電圧にし、その動作完了をアクノレッジ信号ＡＣＫでシステムコントローラ２０通知する。その動作の完了を通知されたシステムコントローラ２０はストア信号ＳＴＲをアクティブにし、これによってスレーブラッチ部ＳＬＡＴが保有するデータが退避ラッチ部ＢＬＡＴｄｒに書込まれる。この後、システムコントローラ２０は信号ＯＦＭにて電源スイッチ制御回路２１に電源スイッチ１０（ｎ）の遮断を指示すると共に、ボディーバイアス制御回路２２にボディー状態の遷移を指示する。これにより、電源スイッチ１０（ｎ）が遮断され、ｖｄｄｘ、ｖｓｓｘが電源電圧ＶＤＤ（電源遮断時のｖｓｓｍの電圧に等しい）にされる。これによってボディーバイアス制御回路２２は信号ＡＳＭによるスタンバイモードの通知に対する処理を完了する。
【００８７】
システムコントローラ２０はスタンバイ状態からアクティブ状態に復帰すべきことを判別すると、信号ＯＦＭにて電源スイッチ制御回路２１に電源スイッチ１０（ｎ）の遮断状態を解除する指示を与えると共に、ボディーバイアス制御回路２２に信号ＡＳＭによってアクティブモードを通知する。アクティブモードが通知されたボディーバイアス制御回路２２は図１８で説明したようにボディーバイアス電圧ｖｄｄｘ、ｖｓｓｘをリバースバイアス電圧に、ボディーバイアス電圧ｖｂｐ，ｖｂｎをフォワードバイアス電圧にし、その動作完了をアクノレッジ信号ＡＣＫでシステムコントローラ２０通知する。その動作の完了を通知されたシステムコントローラ２０はリストア信号ＲＳＴＲをアクティブにし、これによって退避ラッチ部ＢＬＡＴｄｒが保有するデータがスレーブラッチ部ＳＬＡＴに読み出される。この後、システムコントローラ２０はボディーバイアス制御回路２２にボディー状態の遷移を指示し、ｖｄｄｘ、ｖｂｐを電源電圧ＶＤＤに、ｖｓｓｘ，ｖｂｎをグランド電圧ＶＳＳにさせる。これによってボディーバイアス制御回路２２は信号ＡＳＭによるアクティブモードの通知に対する処理を完了する。
【００８８】
《ボディー電圧の自立的最適化制御》
図２２にはボディー電位を他の制御信号を用いて自立的に最適化制御するボディーバイアス回路３０の例を示す。ここでは図１４で説明したＤＲＦＦ１４に適用した場合を示す。ボディーバイアス回路３０はボディーに対するフォワードバイアスとリバースバイアスの制御対象とされるＣＭＯＳインバータＩＶａ、ＩＶｂと退避復帰トランスファゲート部ＢＴＲＧ（Ｓ），ＢＴＲＧ（Ｒ）に設けられる。
【００８９】
図２３にはボディーバイアス回路３０の一例が示される。ボディーバイアス制御回路３０は、インバータ３３、ＭＯＳトランジスタＭＰｔｎから成る第１スイッチ３１、及びＭＯＳトランジスタＭＮｔｎから成る第２スイッチ３２によって構成される。第１スイッチ３１のゲート電圧Ｖｄ１は、そのボディーバイアス電圧がＶｄ１＋Ｖｔｈｐとなったとき当該スイッチ３１におけるソース・ボディー間の寄生ダイオードがオンしないような電圧とされる。Ｖｔｈｐは第１スイッチ３１の閾値電圧である。第２スイッチ３２のゲート電圧Ｖｄ２は、そのボディーバイアス電圧がＶｄ２−Ｖｔｈｎとなったとき当該スイッチ３２におけるソース・ボディー間の寄生ダイオードがオンしないような電圧とされる。Ｖｔｈｎは第２スイッチ２２の閾値電圧である。この例では、第１スイッチ３１はインバータＩＶｂを構成するｐチャネル型ＭＯＳトランジスタＭＰｔｎのボディーに結合され、ノードＮＤ１の電圧がそのボディー電圧になる。同様に、第２スイッチ３２はインバータＩＶｂを構成するｎチャネル型ＭＯＳトランジスタＭＮｔｎのボディーに結合され、ノードＮＤ２の電圧がそのボディーバイアス電圧になる。インバータ３３にはリストア信号ＲＳＴＲが入力される。
【００９０】
リストア信号ＲＳＴＲのローレベルによって復帰モードが指定されていないとき、ノードＮＤ１はＶＤＤとされ、ノードＮＤ２は０Ｖとされる。一方、リストア信号ＲＳＴＲのハイレベルによって復帰モードが指定されると、ノードＮＤ１はＶｄ１＋Ｖｔｈｐ＜ＶＤＤにされ、ＭＯＳトランジスタＭＰｔｎの閾値電圧が小さくされる結果、当該ＭＯＳトランジスタＭＰｔｎはターンオン動作を高速に行なうことが可能になると共に比較的大きな相互コンダクタンスを得ることが可能になる。同様に、ノードＮＤ２はＶｄ２−Ｖｔｈｎ＜ＶＳＳにされ、ＭＯＳトランジスタＭＮｔｎの閾値電圧が小さくされる結果、当該ＭＯＳトランジスタＭＮｔｎはターンオン動作を高速に行なうことが可能になると共に比較的大きな相互コンダクタンスを得ることが可能になる。従ってインバータＩＶｂの駆動能力は復帰動作において他より大きくされる。復帰ゲートＢＴＲＧ（Ｒ）もこれと同様である。退避用のインバータＩＶａ及び退避ゲートＢＴＲＧ（Ｓ）はこれとは逆に、その駆動能力は退避動作において他より大きくされる。これにより、リストア信号ＲＳＴＲのハイレベルに応答して自動的に復帰動作の動作マージンを拡大することができ、ストア信号ＳＴＲのハイレベルに応答して自動的に退避動作の動作マージンを拡大することができる。
【００９１】
尚、インバータ３３の動作電源はそのボディーバイアス制御回路３０が制御対象とするｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタのソース電圧を考慮して決定すればよい。インバータＩＶｂ用にはＶＤＤ，ＶＳＳを採用し、インバータＩＶａ、ゲートＢＴＲＧ（Ｒ），ＢＴＲＧ（Ｓ）にはＶＤＤ，ｖｓｓｍを採用すればよい。ボディーバイアス回路の具体的な回路構成はこれに限定されず適宜変更可能である。
【００９２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９３】
薄膜ＭＯＳトランジスタによって構成される回路の機能は適宜選択可能である。電源スイッチの導電型、電源スイッチの階層段数等も適宜変更可能である。半導体集積回路はマイクロコンピュータに代表されるディジタル処理ＬＳＩに限定されず、アナログ処理ＬＳＩ、アナログ・ディジタル混載ＬＳＩ等に広く適用することができる。スタンバイモードは例えばＣＰＵがスリープ命令を実行することによって遷移するスリープモード、スタンバイ信号やレジスタ設定等によって外部から指示される外部スタンバイモード、モジュール毎に動作の可否が設定可能にされるモジュールスタンバイモードなどとされる。電源スイッチは階層的に配置することが可能である。電源スイッチは厚膜ＭＯＳトランジスタだけで構成してもよいし、適宜薄膜ＭＯＳトランジスタを下位階層電源スイッチとして混在させてもよい。下位階層電源スイッチは薄膜ＭＯＳトランジスタによって構成する場合に限定されず、当然厚膜ＭＯＳトランジスタによって構成することも可能である。フリップフロップはレベルセンス型に限定されず、エッジトリガ型であってもよい。フリップフロップはクロックによるラッチ制御の対象とされる単なるスタティックラッチであってもよい。
【図面の簡単な説明】
【００９４】
【図１】本発明に係る半導体集積回路に搭載されたデータ保持型フリップフロップの一例を示す回路図である。
【図２】本発明に係る半導体集積回路の平面的構成を例示する平面図である。
【図３】半導体集積回路を構成するＳＯＩ型ＭＯＳトランジスタの縦断面構造を例示する断面図である。
【図４】ＳＯＩ構造のｎチャネル型ＭＯＳトランジスタの鳥瞰図である。
【図５】図４のＭＯＳトランジスタの縦断面図である。
【図６】図４のＭＯＳトランジスタの平面図である。
【図７】ＳＯＩ構造の特徴を考慮した電源遮断可能回路及び電源非遮断回路の基本的な回路構成を例示する回路図である。
【図８】バルク型のＭＯＳトランジスタで構成される電源遮断可能領域と電源非遮断領域の回路構成を図７の比較例として示す回路図である。
【図９】ＭＯＳトランジスタのボディー電位と閾値電圧との関係を例示する特性図である。
【図１０】電源遮断可能回路と電源非遮断回路を混在させて構成されたロジック回路に採用されたフリップフロップの相違を例示する説明図である。
【図１１】グランド電圧ＶＳＳ側の電源スイッチが遮断されたときｎチャネル型ＭＯＳトランジスタのボディーとドレインとのｐｎ接合に接合リーク電流を生ずる虞とその対策を例示する説明図である。
【図１２】電源電圧ＶＤＤ側の電源スイッチが遮断されたときｐチャネル型ＭＯＳトランジスタのボディーとドレインとのｐｎ接合に接合リーク電流を生ずる虞とその対策を例示する説明図である。
【図１３】退避ラッチ部を有するデータ保持型フリップフロップを例示する回路図である。
【図１４】退避経路と復帰経路を分けたデータ保持型フリップフロップを例示する回路図である。
【図１５】退避タッチ部からスレーブラッチ部へのデータ復帰動作における動作マージンを大幅に拡大可能にしたデータ保持型フリップフロップを例示する回路図である。
【図１６】図１５に対してスタティックラッチの接続形態を変更したデータ保持型フリップフロップを例示する回路図である。
【図１７】図１５又は図１６のデータ保持型フリップフロップに対する退避動作の制御タイミングを例示するタイミングチャートである。
【図１８】図１５又は図１６のデータ保持型フリップフロップに対する復帰動作の制御タイミングを例示するタイミングチャートである。
【図１９】ｐチャネル型の電源スイッチを持ち、其れに応じて、パワースイッチは及び復帰用ゲート部をｎチャネル型ＭＯＳトランジスタによって構成したデータ保持型フリップフロップを例示する概略図である。
【図２０】図１９のデータ保持型フリップフロップに対する復帰動作の制御タイミングを例示するタイミングチャートである。
【図２１】電源スイッチの制御とボディーバイアスの制御を行う回路の具体例を示すブロック図である。
【図２２】ボディー電位を他の制御信号を用いて自立的に最適化制御するボディーバイアス回路を用いたデータ保持型フリップフロップを例示する概略図である。
【図２３】ボディーバイアス回路の一例を示す回路図である。
【符号の説明】
【００９５】
１  半導体集積回路
２  入出力回路（外部インタフェース回路）
３  ディジタル回路領域
４  アナログ回路領域
５  電源制御及びボディー場椅子制御回路
６  電源遮断可能回路
７  電源非遮断回路
８  電源遮断可能回路
９  電源非遮断回路
１０、１０（ｐ）、１０（ｎ）  電源スイッチ
ＢＰＬ  シリコン基板
ＥＯＸ  埋め込み酸化膜
ＳＯＣ  ソース
ＤＲＮ  ドレイン
ＢＤＹ  ボディー
ＦＴＩ  完全分離領域
ＰＴＩ  部分分離領域
ＭＮｔｎ  ｎチャネル型薄膜ＭＯＳトランジスタ
ＭＰｔｎ  ｐチャネル型薄膜ＭＯＳトランジスタ
ＭＮｔｋ  ｎチャネル型厚膜ＭＯＳトランジスタ
ＭＰｔｋ  ｐチャネル型厚膜ＭＯＳトランジスタ
ＬＯＧ１〜ＬＯＧ５  ロジック回路
ＤＲ＿ＦＦ  データ保持型フリップフロップ
Ｖ＿ＦＦ  通常のフリップフロップ
１２  データ保持型フリップフロップ
ＭＬＡＴ  マスタラッチ部
ＳＬＡＴｄｒ  スレーブラッチ部
１３  データ保持型フリップフロップ
ＭＬＡＴ  マスラッチ
ＳＬＡＴ  スレーブラッチ部
ＢＬＡＴｄｒ  退避ラッチ部
ＳＴＲ  ストア信号
ＲＳＴＲ  リストア信号
ＢＴＲＧ  退避復帰トランスファゲート部
１４  データ保持型フリップフロップ
ＢＴＲＧ（Ｓ）  退避トランスファゲート部
ＢＴＲＧ（Ｒ）  復帰トランスファゲート部
１５  データ保持型フリップフロップ
ＲＧＴ（ｔ）、ＲＧＴ（ｂ）  復帰用ゲート部
ＳＧＴ  退避用ゲート部
１６  データ保持型フリップフロップ
ＳＧＴ（ｔ）、ＳＧＴ（ｂ）  退避用ゲート部
２０  システムコントローラ
２１  電源スイッチ制御回路
２３  ボディーバイアス制御回路
ｖｂｎ、ｖｂｐ、ｖｄｄｘ、ｖｓｓｘ  ボディーバイアス電圧
ＩＶａ，ＩＶｂ  インバータ
３０  ボディーバイアス回路
３３  インバータ
３１  第１スイッチ
３２  第２スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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