(57)【要約】【課題】デュアルチャンネル単層ポリシリコンＥＰＲＯＭ装置及びその駆動方法を提供する。【解決手段】単層ポリシリコン不揮発性メモリーセルは第一導電型のイオンウェルと、第二導電型のソースドープ領域と、第二導電型のドレインドープ領域と、ソースドープ領域とドレインドープ領域の間に設けられ、閾値電圧Ｖｔｈを有する第一チャンネル領域と、第一チャンネル領域と電気的性質が同じである第二チャンネル領域に分けられるチャンネル領域と、第一チャンネル領域の真上に設けられるゲート誘電膜と、ゲート誘電膜の上に重ねて設けられるコントロールゲートと、コントロールゲートの側壁に設けられ、第二チャンネル領域の真上に位置し、フローティングにされる電荷捕獲媒体を備えるスペーサーと、コントロールゲートとソースドープ領域の間に設けられる第二導電型の低濃度ドレイン（ＬＤＤ）領域とを含む。【選択図】図３
2007142398.tif 000002
【特許請求の範囲】
【請求項１】
単層ポリシリコン不揮発性メモリーセルの書き込み方法であって、該単層ポリシリコン不揮発性メモリーセルは第一導電型のイオンウェルと、第二導電型のソースドープ領域と、第二導電型のドレインドープ領域と、ソースドープ領域とドレインドープ領域の間に設けられ、閾値電圧Ｖｔｈを有する第一チャンネル領域と、第一チャンネル領域に接続され第一チャンネル領域と電気的性質が同じである第二チャンネル領域に分けられるチャンネル領域と、第一チャンネル領域の真上に設けられるゲート誘電膜と、ゲート誘電膜の上に重ねて設けられるコントロールゲートと、コントロールゲートの側壁に設けられ、第二チャンネル領域の真上に位置し、フローティングにされる電荷捕獲媒体を備えるスペーサーと、コントロールゲートとソースドープ領域の間に設けられる第二導電型の低濃度ドレイン（ＬＤＤ）領域とを含む不揮発性メモリーセルであり、該書き込み方法は、
イオンウェルをウェル電圧ＶＢに接続し、
ドレインドープ領域をドレイン電圧ＶＤに電気的に接続し、十分なＶＤ電圧を印加してドレインとイオンウェルの接合部に逆バイアスを形成し、
ソースドープ領域をソース電圧ＶＳに電気的に接続し、
コントロールゲートをゲート電圧ＶＧに電気的に接続し、第一チャンネルをオンにして強反転状態を形成し、担体をソースドープ領域から第一チャンネルに引き込んでチャンネルホットエレクトロン（ＣＨＥ）を生じさせるうえ、イオン衝突イオン化により更に多くのホットエレクトロンを生成し、またゲート電圧による垂直電場でホットエレクトロンの方向を変え、電荷捕獲媒体に注入・捕獲されるように吸引するステップを含むことを特徴とする単層ポリシリコン不揮発性メモリーセルの書き込み方法。
【請求項２】
前記スペーサーはＯＮＯスペーサーであり、該ＯＮＯスペーサーはシリコン酸化膜と窒化シリコン膜を含み、前記コントロールゲートはドープポリシリコンを含むことを特徴とする請求項１記載の単層ポリシリコン不揮発性メモリーセルの書き込み方法。
【請求項３】
前記コントロールゲートとドレインドープ領域の間にはＬＤＤが設けられないことを特徴とする請求項１記載の単層ポリシリコン不揮発性メモリーセルの書き込み方法。
【請求項４】
前記第一導電型がＰ型で、第二導電型はＮ型であり、あるいは前記第一導電型がＮ型で、第二導電型はＰ型であることを特徴とする請求項１記載の単層ポリシリコン不揮発性メモリーセルの書き込み方法。
【請求項５】
前記チャンネル領域がＮ型チャンネルのとき、ＶＤは３Ｖ〜７Ｖであり、前記チャンネル領域がＰ型チャンネルのとき、ＶＤは−３Ｖ〜−７Ｖであることを特徴とする請求項１記載の単層ポリシリコン不揮発性メモリーセルの書き込み方法。
【請求項６】
単層ポリシリコンＰ型チャンネル不揮発性メモリーセルの書き込み方法であって、該単層ポリシリコンＰ型チャンネル不揮発性メモリーセルはＮ型ウェルと、Ｐ型ソースドープ領域と、Ｐ型ドレインドープ領域と、Ｐ型ソースドープ領域とＰ型ドレインドープ領域の間に設けられ、電気的性質が同じである第一チャンネル領域と、第一チャンネル領域に接続される第二チャンネル領域に分けられるＰ型チャンネル領域と、第一チャンネル領域の真上に設けられるゲート誘電膜と、ゲート誘電膜の上に重ねて設けられるコントロールゲートと、コントロールゲートの側壁に設けられ、第二チャンネル領域の真上に位置し、フローティングにされる電荷捕獲媒体を備えるスペーサーと、コントロールゲートとＰ型ソースドープ領域の間に設けられる第二導電型のＰ型低濃度ドレイン（ＰＬＤＤ）領域とを含む不揮発性メモリーセルであり、該書き込み方法は、
Ｎ型ウェルをＮ型ウェル電圧ＶＢに接続し、
ソースドープ領域をフローティングにし、
ドレインドープ領域を、Ｎ型ウェル電圧ＶＢに比してより負であるドレイン電圧ＶＤに電気的に接続し、
コントロールゲートを、Ｎ型ウェル電圧ＶＢに比してより正であるゲート電圧ＶＧに電気的に接続し、第一チャンネルをオフにし、バンド間トンネリング誘起ホットエレクトロン（ＢＢＨＥ）を生じさせ、該ホットエレクトロンを電荷捕獲媒体に注入して捕獲させるステップを含むことを特徴とする単層ポリシリコンＰ型チャンネル不揮発性メモリーセルの書き込み方法。
【請求項７】
前記コントロールゲートとドレインドープ領域の間にはＰＬＤＤが設けられないことを特徴とする請求項６記載の単層ポリシリコンＰ型チャンネル不揮発性メモリーセルの書き込み方法。
【請求項８】
単層ポリシリコン不揮発性メモリーセルの消去方法であって、該単層ポリシリコン不揮発性メモリーセルは第一導電型のイオンウェルと、第二導電型のソースドープ領域と、第二導電型のドレインドープ領域と、ソースドープ領域とドレインドープ領域の間に設けられ、閾値電圧Ｖｔｈを有する第一チャンネル領域と、第一チャンネル領域に接続され第一チャンネル領域と電気的性質が同じである第二チャンネル領域に分けられるチャンネル領域と、第一チャンネル領域の真上に設けられるゲート誘電膜と、ゲート誘電膜の上に重ねて設けられるコントロールゲートと、コントロールゲートの側壁に設けられ、第二チャンネル領域の真上に位置し、フローティングにされる電荷捕獲媒体を備えるスペーサーと、コントロールゲートとソースドープ領域の間に設けられる第二導電型の低濃度ドレイン（ＬＤＤ）領域とを含む不揮発性メモリーセルであり、電子はコントロールゲートとソースドープ領域の間にフローティングにされる電荷捕獲媒体に保存されており、該消去方法は、
イオンウェルをウェル電圧ＶＢに電気的に接続し、
ソースドープ領域をソース電圧ＶＳに電気的に接続し、
ドレインドープ領域をドレイン電圧ＶＤに電気的に接続し、十分なＶＤ電圧を印加してドレインとイオンウェルの接合部に逆バイアスを形成し、
コントロールゲートをゲート電圧ＶＧに電気的に接続し、第一チャンネルを少々オンにし、担体をソースドープ領域から第一チャンネルに引き込み、ドレインとイオンウェルの逆バイアスによるドレインアバランシェで衝突させ、電荷捕獲媒体に捕獲された電子をＤＡＨＨ（ドレインアバランシェホットホール）注入方式で生成したホットホールを通して注入し、電気的に中和されるようにさせ、消去を完成させるステップを含むことを特徴とする単層ポリシリコン不揮発性メモリーセルの消去方法。
【請求項９】
前記コントロールゲートとドレインドープ領域の間にはＮＬＤＤが設けられないことを特徴とする請求項８記載の単層ポリシリコン不揮発性メモリーセルの消去方法。
【請求項１０】
単層ポリシリコン不揮発性メモリーセルの消去方法であって、該単層ポリシリコン不揮発性メモリーセルは第一導電型のイオンウェルと、第二導電型のソースドープ領域と、第二導電型のドレインドープ領域と、ソースドープ領域とドレインドープ領域の間に設けられ、電気的性質が同じである第一チャンネル領域と、第一チャンネル領域に接続される第二チャンネル領域に分けられるチャンネル領域と、第一チャンネル領域の真上に設けられるゲート誘電膜と、ゲート誘電膜の上に重ねて設けられるコントロールゲートと、コントロールゲートの側壁に設けられ、第二チャンネル領域の真上に位置し、フローティングにされる電荷捕獲媒体を備えるスペーサーと、コントロールゲートとソースドープ領域の間に設けられる第二導電型の低濃度ドレイン（ＬＤＤ）領域とを含む不揮発性メモリーセルであり、電子はコントロールゲートとソースドープ領域の間にフローティングにされる電荷捕獲媒体に保存されており、該消去方法は、
イオンウェルをウェル電圧ＶＢに電気的に接続し、
ソースドープ領域をフローティングにし（ＶＳ＝floating）、
ドレインドープ領域を、イオンウェル電圧ＶＢに比しては正である電圧ＶＤに電気的に接続し、
コントロールゲートを、イオンウェル電圧ＶＢに比しては負である電圧ＶＧに電気的に接続し、第一チャンネルをオフにし、電荷捕獲媒体に捕獲された電子をＢＢＨＨ（バンド間誘起ホットホール）注入方式で生成したホットホールを通して注入し、電気的に中和されるようにさせ、消去を完成させるステップを含むことを特徴とする単層ポリシリコン不揮発性メモリーセルの消去方法。
【請求項１１】
前記コントロールゲートとドレインドープ領域の間にはＮＬＤＤが設けられないことを特徴とする請求項１０記載の単層ポリシリコン不揮発性メモリーセルの消去方法。
【請求項１２】
単層ポリシリコン不揮発性メモリーセルの消去方法であって、該単層ポリシリコン不揮発性メモリーセルは第一導電型のイオンウェルと、第二導電型のソースドープ領域と、第二導電型のドレインドープ領域と、ソースドープ領域とドレインドープ領域の間に設けられ、電気的性質が同じである第一チャンネル領域と、第一チャンネル領域に接続される第二チャンネル領域に分けられるチャンネル領域と、第一チャンネル領域の真上に設けられるゲート誘電膜と、ゲート誘電膜の上に重ねて設けられるコントロールゲートと、コントロールゲートの側壁に設けられ、第二チャンネル領域の真上に位置し、フローティングにされる電荷捕獲媒体を備えるスペーサーと、コントロールゲートとソースドープ領域の間に設けられる第二導電型の低濃度ドレイン（ＬＤＤ）領域とを含む不揮発性メモリーセルであり、電子はコントロールゲートとソースドープ領域の間にフローティングにされる電荷捕獲媒体に保存されており、該消去方法は、
イオンウェルをウェル電圧ＶＢに電気的に接続し、
ソースドープ領域をフローティングにし（ＶＳ＝floating）、
ドレインドープ領域を、ドレインとイオンウェルの接合部に順バイアスを形成しないドレイン電圧ＶＤに電気的に接続し、
コントロールゲートを、ドレイン電圧ＶＤと逆のゲート電圧ＶＧに電気的に接続し、電荷捕獲媒体に捕獲された電子をＦＮ（ファウラー−ノルドハイム）トンネリング方式で処理し、消去を完成させるステップを含むことを特徴とする単層ポリシリコン不揮発性メモリーセルの消去方法。
【請求項１３】
単層ポリシリコン不揮発性メモリーセルの読み出し方法であって、該単層ポリシリコン不揮発性メモリーセルは第一導電型のイオンウェルと、第二導電型のソースドープ領域と、第二導電型のドレインドープ領域と、ソースドープ領域とドレインドープ領域の間に設けられ、電気的性質が同じである第一チャンネル領域と、第一チャンネル領域に接続される第二チャンネル領域に分けられるチャンネル領域と、第一チャンネル領域の真上に設けられるゲート誘電膜と、ゲート誘電膜の上に重ねて設けられるコントロールゲートと、コントロールゲートの側壁に設けられ、第二チャンネル領域の真上に位置し、フローティングにされる電荷捕獲媒体を備えるスペーサーと、コントロールゲートとソースドープ領域の間に設けられる第二導電型の低濃度ドレイン（ＬＤＤ）領域とを含む不揮発性メモリーセルであり、電子はコントロールゲートとソースドープ領域の間にフローティングにされる電荷捕獲媒体に保存されており、該読み出し方法は、
イオンウェルをウェル電圧ＶＢに電気的に接続し、
ドレインドープ領域をドレイン電圧ＶＤに電気的に接続し、
ソースドープ領域を、ドレイン電圧ＶＤと極性の同じ、絶対値がＶＤの絶対値より大きいソース電圧ＶＳに電気的に接続し、
コントロールゲートを、第一チャンネル領域をオンにすることができるゲート電圧ＶＧに電気的に接続するステップを含むことを特徴とする単層ポリシリコン不揮発性メモリーセルの読み出し方法。
【請求項１４】
単層ポリシリコン不揮発性メモリーセルの読み出し方法であって、該単層ポリシリコン不揮発性メモリーセルは第一導電型のイオンウェルと、第二導電型のソースドープ領域と、第二導電型のドレインドープ領域と、ソースドープ領域とドレインドープ領域の間に設けられ、電気的性質が同じである第一チャンネル領域と、第一チャンネル領域に接続される第二チャンネル領域に分けられるチャンネル領域と、第一チャンネル領域の真上に設けられるゲート誘電膜と、ゲート誘電膜の上に重ねて設けられるコントロールゲートと、コントロールゲートの側壁に設けられ、第二チャンネル領域の真上に位置し、フローティングにされる電荷捕獲媒体を備えるスペーサーと、コントロールゲートとソースドープ領域の間に設けられる第二導電型の低濃度ドレイン（ＬＤＤ）領域とを含む不揮発性メモリーセルであり、電子はコントロールゲートとソースドープ領域の間にフローティングにされる電荷捕獲媒体に保存されており、該読み出し方法は、
イオンウェルをウェル電圧ＶＢに電気的に接続し、
ドレインドープ領域をドレイン電圧ＶＤに電気的に接続し、
ソースドープ領域を、ドレイン電圧ＶＤと極性の同じ、絶対値がＶＤの絶対値より小さいソース電圧ＶＳに電気的に接続し、
コントロールゲートを、第一チャンネル領域をオンにすることができるゲート電圧ＶＧに電気的に接続するステップを含むことを特徴とする単層ポリシリコン不揮発性メモリーセルの読み出し方法。
【請求項１５】
ＮＭＯＳ単層ポリシリコン不揮発性メモリーセルの駆動方法であって、該ＮＭＯＳ単層ポリシリコン不揮発性メモリーセルはＰ型基板と、Ｎ型ソースドープ領域と、Ｎ型ドレインドープ領域と、Ｎ型ソースドープ領域とＮ型ドレインドープ領域の間に設けられ、電気的性質が同じである第一チャンネル領域と、第一チャンネル領域に接続され、第一チャンネル領域とＮ型ドレインドープ領域の間に位置する第二チャンネル領域と、第一チャンネル領域に接続され、第一チャンネル領域とＮ型ソースドープ領域の間に位置する第三チャンネル領域に分けられるチャンネル領域と、第一チャンネル領域の真上に設けられるゲート誘電膜と、ゲート誘電膜の上に重ねて設けられるコントロールゲートと、コントロールゲートの側壁に設けられ、第二チャンネル領域の真上に位置し、フローティングにされる電荷捕獲媒体を備える第一スペーサーと、コントロールゲートの側壁に設けられ、第三チャンネル領域の真上に位置し、フローティングにされる電荷捕獲媒体を備える第二スペーサーとを含む不揮発性メモリーセルであり、該ＮＭＯＳ単層ポリシリコン不揮発性メモリーセルはＢＢＨＨ（バンド間誘起ホットホール）注入方式でホットホールを先に第三チャンネルの上方にある第二スペーサーに注入し、該駆動方法は、
（１）先にＮＭＯＳ単層ポリシリコン不揮発性メモリーセルに書き込み、
（２）次にＮＭＯＳ単層ポリシリコン不揮発性メモリーセルを読み出すステップを含み、そのうち（１）の書き込み方法は、
Ｐ型基板を電圧ＶＢに接続し、
ソースドープ領域を、ＶＢに比してより正であるソース電圧ＶＳに電気的に接続し、
ドレインドープ領域をフローティングにし、
コントロールゲートを、第一チャンネル領域をオフにすることができるゲート電圧ＶＧに電気的に接続し、ホールを第二スペーサーに注入して第三チャンネルを導通させるステップを含み、読み出し時にＮＭＯＳ単層ポリシリコン不揮発性メモリーセルを導通させるかどうかは、第二チャンネルの電荷捕獲媒体が書き込みを行って第二チャンネルの導通状態を変更したかどうかによって定められることを特徴とする単層ポリシリコン不揮発性メモリーセルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は不揮発性記憶装置（ＮＶＭ）の駆動方法に関し、特にゲートチャンネルとスペーサーチャンネルを含み、非対称の低濃度ドープ領域を備えるデュアルチャンネル単層ポリシリコン（single-poly）不揮発性記憶装置及びスペーサーチャンネルの閾値電圧を変更する方法に関する。
【背景技術】
【０００２】
不揮発性メモリーはデータを保存するために幅広く利用される電子保存媒体であり、電力供給が断たれても保存データが消えないことを特徴としている。広義では、ＨＤＤ（ハードディスクドライブ）、ＥＰＲＯＭ（消去可能書き込み可能ロム）、ＥＥＰＲＯＭ（電気的消去可能書き込み可能ロム）ないしフラッシュメモリーはいずれも不揮発性メモリーに属する。というのも、そのいずれも電力が供給されない状況でデータを保存できるからである。
【０００３】
また、書き込みの回数によって、不揮発性メモリーをＭＴＰ（複数回書き込み可能メモリー）とＯＴＰ（一回書き込み可能メモリー）に分けることができる。
そのうちＭＴＰは複数回書き込み可能であり、例えばＥＥＰＲＯＭ、フラッシュメモリーがある。複数回書き込みを可能にするため、書き込み、消去、読み出しを実行する回路を設けなければならない。それに反し、一回の書き込みのみ必要とするＯＴＰは、消去回路が不要で、書き込み回路と読み出し回路だけで十分である。そのため、ＯＴＰを制御する回路はＭＴＰのそれより簡単で、その製作プロセスと製作コストもより簡単かつ低廉である。
ただし、ＯＴＰの実用性を向上させるため、ＥＰＲＯＭの消去方法に類似した方法（例えば紫外線照射）で、ＯＴＰの保存データを消去することが可能である。それだけでなく、簡単な回路設計を利用し、ＯＴＰの複数回書き込みを可能にする種々の方法が提案されている。
【０００４】
ＭＴＰとＯＴＰは類似したスタック構造を有する。メモリーは構造によって、二層ポリシリコン不揮発性メモリーと単層ポリシリコン不揮発性メモリーに分けることができる。二層ポリシリコン不揮発性メモリーは、電荷を保存するフローティングゲートと、絶縁膜（例えば、シリコン酸化膜／窒化シリコン膜／シリコン酸化膜からなる複合絶縁膜、以下ＯＮＯと呼ぶ）と、データアクセスを制御するコントロールゲートを含み、その動作はコンデンサーに類似している。つまり、誘導電荷をフローティングゲートに保存してメモリーセルの閾値電圧（Ｖｔｈ）を変更することで、０と１のデータを保存する。
しかし、高度化されたロジックプロセスでは、二層ポリシリコン不揮発性メモリーを設けることは製作コストを大幅に引き上げるのみならず、ロジック素子のサーマルバジェットを引き上げ、電気的特性を変える結果となる。したがって、素子の特性を改めて調整することが必要となるので、開発の遅延が深刻である。そのため、高度化されたロジックプロセスでは、次世代の組み込み不揮発性メモリーとして注目されているのは、単層ポリシリコン不揮発性メモリーである。
【０００５】
ＣＭＯＳ製作プロセスに適合する単層ポリシリコン不揮発性メモリーは組み込みメモリー、例えばミクスドモード回路やマイクロコントローラーの中の組み込み不揮発性メモリーとして利用されることが多い。
単層ポリシリコン不揮発性メモリーに関する従来の技術については、アメリカ合衆国特許第5,761,126号「Single Poly EPROM Cell that
Utilizes a Reduced Programming Voltage to Program the Cell」、アメリカ合衆国特許第6,930,002号「Method for Programming
Single-Poly EPROM at Low Operation Voltages」、及びアメリカ合衆国特許第6,025,625号「Single-Poly EEPROM Cell Structure
Operations and Array Architecture」を参照する。
しかし、従来の単層ポリシリコン不揮発性メモリーはいくつか欠点がある。まず、所要のチップ面積が大きいのが従来のポリシリコン不揮発性メモリーセルの欠点といわれている。実際、９０ナノメートル及びそれ以下の高度化された半導体ロジックプロセスで、単層ポリシリコン書き込み可能メモリーをいかに小型化するかは未だに解決されていない問題である。
【０００６】
高度化されたロジックプロセスの微細化が進む中で、動作電圧とゲート酸化膜の厚さもそれにつれて小さくなる。例えば、９０ナノメートルのプロセスでは、最も厚い酸化膜は５０Å〜６０Åしかない。これは、フローティングゲート技術で複数回書き込み可能の単層ポリシリコン不揮発性メモリーを製作することにとっては難関である。なぜなら、薄すぎるトンネル酸化膜は長期電荷保持力に影響するからである。しかしそれに反し、酸化膜を厚くすることも、現行のロジックプロセスに相容れない。
【０００７】
また、従来の単層ポリシリコン不揮発性メモリーが比較的に高い電圧でしか動作しないことも問題である。例えば、トンネル酸化膜の間に十分な電界強度を形成し、データ書き込みを可能にするため、少なくとも８Ｖ〜１０Ｖの結合ウェル電圧を印加しなければならない。これらの動作電圧はＶｃｃ供給電圧（例えば、入力／出力回路に供給する３．３ＶのＶｃｃ供給電圧）より高い。高度化されたプロセスにおいて、高電圧は厚さ数十Åしかない薄いゲート酸化膜の信頼性を大きく低下させる。しかも、それを生成するためには、高電圧素子と関連回路を増設しなければならない。
【０００８】
したがって、動作電圧を低くする必要性と、酸化膜の薄型化は現行のロジックプロセスに相容れないという問題を解決するのは、次世代不揮発性メモリーの開発上の課題と考えられる。この発明はその改善に鑑み、次世代のロジックプロセスに適合した不揮発性メモリーを提供することを目的とする。
【特許文献１】アメリカ合衆国特許第5,761,126号
【特許文献２】アメリカ合衆国特許第6,930,002号
【特許文献３】アメリカ合衆国特許第6,025,625号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この発明は前述の問題を解決するため、デュアルチャンネル単層ポリシリコンＥＰＲＯＭ装置、及びその書き込み、読み出しと消去にかかる低電圧駆動方法を提供することを課題とする。
【課題を解決するための手段】
【００１０】
この発明は単層ポリシリコン不揮発性メモリーセルの書き込み方法を提供する。該単層ポリシリコン不揮発性メモリーセルは第一導電型のイオンウェルと、第二導電型のソースドープ領域と、第二導電型のドレインドープ領域と、ソースドープ領域とドレインドープ領域の間に設けられ、閾値電圧Ｖｔｈを有する第一チャンネル領域と、第一チャンネル領域に接続され第一チャンネル領域と電気的性質が同じである第二チャンネル領域に分けられるチャンネル領域と、第一チャンネル領域の真上に設けられるゲート誘電膜と、ゲート誘電膜の上に重ねて設けられるコントロールゲートと、コントロールゲートの側壁に設けられ、第二チャンネル領域の真上に位置し、フローティングにされる電荷捕獲媒体を備えるスペーサーと、コントロールゲートとソースドープ領域の間に設けられる第二導電型の低濃度ドレイン（ＬＤＤ）領域とを含む。該書き込み方法は、イオンウェルをウェル電圧ＶＢに接続し、ドレインドープ領域をドレイン電圧ＶＤに電気的に接続し、十分なＶＤ電圧を印加してドレインとイオンウェルの接合部に逆バイアスを形成し、ソースドープ領域をソース電圧ＶＳに電気的に接続し、コントロールゲートをゲート電圧ＶＧに電気的に接続し、第一チャンネルをオンにして強反転状態を形成し、担体をソースドープ領域から第一チャンネルに引き込んでチャンネルホットエレクトロン（ＣＨＥ）を生じさせるうえ、イオン衝突イオン化により更に多くのホットエレクトロンを生成し、またゲート電圧による垂直電場でホットエレクトロンの方向を変え、電荷捕獲媒体に注入・捕獲されるように吸引するステップを含む。
【００１１】
この発明は単層ポリシリコンＰ型チャンネル不揮発性メモリーセルの書き込み方法を提供する。該単層ポリシリコンＰ型チャンネル不揮発性メモリーセルはＮ型ウェルと、Ｐ型ソースドープ領域と、Ｐ型ドレインドープ領域と、Ｐ型ソースドープ領域とＰ型ドレインドープ領域の間に設けられ、電気的性質が同じである第一チャンネル領域と、第一チャンネル領域に接続される第二チャンネル領域に分けられるＰ型チャンネル領域と、第一チャンネル領域の真上に設けられるゲート誘電膜と、ゲート誘電膜の上に重ねて設けられるコントロールゲートと、コントロールゲートの側壁に設けられ、第二チャンネル領域の真上に位置し、フローティングにされる電荷捕獲媒体を備えるスペーサーと、コントロールゲートとＰ型ソースドープ領域の間に設けられる第二導電型のＰ型低濃度ドレイン（ＰＬＤＤ）領域とを含む。該書き込み方法は、Ｎ型ウェルをＮ型ウェル電圧ＶＢに接続し、ソースドープ領域をフローティングにし、ドレインドープ領域を、Ｎ型ウェル電圧ＶＢに比してより負であるドレイン電圧ＶＤに電気的に接続し、コントロールゲートを、Ｎ型ウェル電圧ＶＢに比してより正であるゲート電圧ＶＧに電気的に接続し、第一チャンネルをオフにし、バンド間トンネリング誘起ホットエレクトロン（ＢＢＨＥ）を生じさせ、該ホットエレクトロンを電荷捕獲媒体に注入して捕獲させるステップを含む。
【００１２】
この発明は単層ポリシリコン不揮発性メモリーセルの消去方法を提供する。該単層ポリシリコン不揮発性メモリーセルは第一導電型のイオンウェルと、第二導電型のソースドープ領域と、第二導電型のドレインドープ領域と、ソースドープ領域とドレインドープ領域の間に設けられ、閾値電圧Ｖｔｈを有する第一チャンネル領域と、第一チャンネル領域に接続され第一チャンネル領域と電気的性質が同じである第二チャンネル領域に分けられるチャンネル領域と、第一チャンネル領域の真上に設けられるゲート誘電膜と、ゲート誘電膜の上に重ねて設けられるコントロールゲートと、コントロールゲートの側壁に設けられ、第二チャンネル領域の真上に位置し、フローティングにされる電荷捕獲媒体を備えるスペーサーと、コントロールゲートとソースドープ領域の間に設けられる第二導電型の低濃度ドレイン（ＬＤＤ）領域とを含む。そのうち電子はコントロールゲートとソースドープ領域の間にフローティングにされる電荷捕獲媒体に保存される。該消去方法は、イオンウェルをウェル電圧ＶＢに電気的に接続し、ソースドープ領域をソース電圧ＶＳに電気的に接続し、ドレインドープ領域をドレイン電圧ＶＤに電気的に接続し、十分なＶＤ電圧を印加してドレインとイオンウェルの接合部に逆バイアスを形成し、コントロールゲートをゲート電圧ＶＧに電気的に接続し、第一チャンネルを少々オンにし、担体をソースドープ領域から第一チャンネルに引き込み、ドレインとイオンウェルの逆バイアスによるドレインアバランシェで衝突させ、電荷捕獲媒体に捕獲された電子をＤＡＨＨ（ドレインアバランシェホットホール）注入方式で生成したホットホールを通して注入し、電気的に中和されるようにさせ、消去を完成させるステップを含む。
【００１３】
この発明は、単層ポリシリコン不揮発性メモリーセルの別の消去方法を提供する。該単層ポリシリコン不揮発性メモリーセルは第一導電型のイオンウェルと、第二導電型のソースドープ領域と、第二導電型のドレインドープ領域と、ソースドープ領域とドレインドープ領域の間に設けられ、電気的性質が同じである第一チャンネル領域と、第一チャンネル領域に接続される第二チャンネル領域に分けられるチャンネル領域と、第一チャンネル領域の真上に設けられるゲート誘電膜と、ゲート誘電膜の上に重ねて設けられるコントロールゲートと、コントロールゲートの側壁に設けられ、第二チャンネル領域の真上に位置し、フローティングにされる電荷捕獲媒体を備えるスペーサーと、コントロールゲートとソースドープ領域の間に設けられる第二導電型の低濃度ドレイン（ＬＤＤ）領域とを含む。そのうち電子はコントロールゲートとソースドープ領域の間にフローティングにされる電荷捕獲媒体に保存される。該消去方法は、イオンウェルをウェル電圧ＶＢに電気的に接続し、ソースドープ領域をフローティングにし（ＶＳ＝floating）、ドレインドープ領域を、イオンウェル電圧ＶＢに比してより正である電圧ＶＤに電気的に接続し、コントロールゲートを、イオンウェル電圧ＶＢに比してより負である電圧ＶＧに電気的に接続し、第一チャンネルをオフにし、電荷捕獲媒体に捕獲された電子をＢＢＨＨ（バンド間誘起ホットホール）注入方式で生成したホットホールを通して注入し、電気的に中和されるようにさせ、消去を完成させるステップを含む。
【００１４】
この発明は、単層ポリシリコン不揮発性メモリーセルの別の消去方法を提供する。該単層ポリシリコン不揮発性メモリーセルは第一導電型のイオンウェルと、第二導電型のソースドープ領域と、第二導電型のドレインドープ領域と、ソースドープ領域とドレインドープ領域の間に設けられ、電気的性質が同じである第一チャンネル領域と、第一チャンネル領域に接続される第二チャンネル領域に分けられるチャンネル領域と、第一チャンネル領域の真上に設けられるゲート誘電膜と、ゲート誘電膜の上に重ねて設けられるコントロールゲートと、コントロールゲートの側壁に設けられ、第二チャンネル領域の真上に位置し、フローティングにされる電荷捕獲媒体を備えるスペーサーと、コントロールゲートとソースドープ領域の間に設けられる第二導電型の低濃度ドレイン（ＬＤＤ）領域とを含む。そのうち電子はコントロールゲートとソースドープ領域の間にフローティングにされる電荷捕獲媒体に保存される。該消去方法は、イオンウェルをウェル電圧ＶＢに電気的に接続し、ソースドープ領域をフローティングにし（ＶＳ＝floating）、ドレインドープ領域を、十分であるがドレインとイオンウェルの接合部に順バイアスを形成しないドレイン電圧ＶＤに電気的に接続し、コントロールゲートを、ドレイン電圧ＶＤと逆のゲート電圧ＶＧに電気的に接続し、電荷捕獲媒体に捕獲された電子をＦＮ（ファウラー−ノルドハイム）トンネリング方式で処理し、消去を完成させるステップを含む。
【００１５】
この発明は単層ポリシリコン不揮発性メモリーセルの読み出し方法を提供する。該単層ポリシリコン不揮発性メモリーセルは第一導電型のイオンウェルと、第二導電型のソースドープ領域と、第二導電型のドレインドープ領域と、ソースドープ領域とドレインドープ領域の間に設けられ、電気的性質が同じである第一チャンネル領域と、第一チャンネル領域に接続される第二チャンネル領域に分けられるチャンネル領域と、第一チャンネル領域の真上に設けられるゲート誘電膜と、ゲート誘電膜の上に重ねて設けられるコントロールゲートと、コントロールゲートの側壁に設けられ、第二チャンネル領域の真上に位置し、フローティングにされる電荷捕獲媒体を備えるスペーサーと、コントロールゲートとソースドープ領域の間に設けられる第二導電型の低濃度ドレイン（ＬＤＤ）領域とを含む。そのうち電子はコントロールゲートとソースドープ領域の間にフローティングにされる電荷捕獲媒体に保存される。該読み出し方法は、イオンウェルをウェル電圧ＶＢに電気的に接続し、ドレインドープ領域をドレイン電圧ＶＤに電気的に接続し、ソースドープ領域を、ドレイン電圧ＶＤと極性の同じ、絶対値がＶＤの絶対値より大きいソース電圧ＶＳに電気的に接続し、コントロールゲートを、第一チャンネル領域をオンにすることができるゲート電圧ＶＧに電気的に接続するステップを含む。
【００１６】
この発明は、単層ポリシリコン不揮発性メモリーセルの別の読み出し方法を提供する。該単層ポリシリコン不揮発性メモリーセルは第一導電型のイオンウェルと、第二導電型のソースドープ領域と、第二導電型のドレインドープ領域と、ソースドープ領域とドレインドープ領域の間に設けられ、電気的性質が同じである第一チャンネル領域と、第一チャンネル領域に接続される第二チャンネル領域に分けられるチャンネル領域と、第一チャンネル領域の真上に設けられるゲート誘電膜と、ゲート誘電膜の上に重ねて設けられるコントロールゲートと、コントロールゲートの側壁に設けられ、第二チャンネル領域の真上に位置し、フローティングにされる電荷捕獲媒体を備えるスペーサーと、コントロールゲートとソースドープ領域の間に設けられる第二導電型の低濃度ドレイン（ＬＤＤ）領域とを含む。そのうち電子はコントロールゲートとソースドープ領域の間にフローティングにされる電荷捕獲媒体に保存される。該読み出し方法は、イオンウェルをウェル電圧ＶＢに電気的に接続し、ドレインドープ領域をドレイン電圧ＶＤに電気的に接続し、ソースドープ領域を、ドレイン電圧ＶＤと極性の同じ、絶対値がＶＤの絶対値より小さいソース電圧ＶＳに電気的に接続し、コントロールゲートを、第一チャンネル領域をオンにすることができるゲート電圧ＶＧに電気的に接続するステップを含む。
【００１７】
この発明はＮＭＯＳ単層ポリシリコン不揮発性メモリーセルの駆動方法を提供する。該ＮＭＯＳ単層ポリシリコン不揮発性メモリーセルはＰ型基板と、Ｎ型ソースドープ領域と、Ｎ型ドレインドープ領域と、Ｎ型ソースドープ領域とＮ型ドレインドープ領域の間に設けられ、電気的性質が同じである第一チャンネル領域と、第一チャンネル領域に接続され、第一チャンネル領域とＮ型ドレインドープ領域の間に位置する第二チャンネル領域と、第一チャンネル領域に接続され、第一チャンネル領域とＮ型ソースドープ領域の間に位置する第三チャンネル領域に分けられるチャンネル領域と、第一チャンネル領域の真上に設けられるゲート誘電膜と、ゲート誘電膜の上に重ねて設けられるコントロールゲートと、コントロールゲートの側壁に設けられ、第二チャンネル領域の真上に位置し、フローティングにされる電荷捕獲媒体を備える第一スペーサーと、コントロールゲートの側壁に設けられ、第三チャンネル領域の真上に位置し、フローティングにされる電荷捕獲媒体を備える第二スペーサーとを含む。該ＮＭＯＳ単層ポリシリコン不揮発性メモリーセルはＢＢＨＨ（バンド間誘起ホットホール）注入方式でホットホールを先に第三チャンネルの上方にある第二スペーサーに注入する。該動作方法は、（１）先にＮＭＯＳ単層ポリシリコン不揮発性メモリーセルに書き込み、（２）次にＮＭＯＳ単層ポリシリコン不揮発性メモリーセルを読み出すステップを含む。そのうち（１）の書き込み方法は、Ｐ型基板を電圧ＶＢに接続し、ソースドープ領域を、ＶＢに比してより正であるソース電圧ＶＳに電気的に接続し、ドレインドープ領域をフローティングにし、コントロールゲートを、第一チャンネル領域をオフにすることができるゲート電圧ＶＧに電気的に接続し、ホールを第二スペーサーに注入して第三チャンネルを導通させるステップを含む。また、読み出し時にＮＭＯＳ単層ポリシリコン不揮発性メモリーセルを導通させるかどうかは、第二チャンネルの電荷捕獲媒体が書き込みを行って第二チャンネルの導通状態を変更したかどうかによって定められる。
【発明の効果】
【００１８】
この発明の特長は下記のとおりである。
（１）     この発明によるメモリー構造はナノメートル級の半導体製作プロセスに適合する。なぜなら、ナノメートル級（例えば９０ナノメートル、６５ナノメートルまたは４５ナノメートル）の半導体素子のゲート側壁にはすべてＯＮＯスペーサーが設けられているからである。
（２）     フォトマスクの追加を要しない。コストを節約できる。
（３）     ＭＴＰとＯＴＰの両方に利用可能である。
（４）     メモリーセルのサイズが小さい。
（５）     ２ビット保存可能。
【発明を実施するための最良の形態】
【００１９】
かかる装置及び方法の特徴を詳述するために、具体的な実施例を挙げ、図を参照して以下に説明する。
この発明は単層ポリシリコン不揮発性メモリーセルの構造及び駆動方法を提供する。本発明による単層ポリシリコン不揮発性メモリー構造は、現行の９０ナノメートル及びそれ以下の半導体ロジックプロセスに適し、次世代の素子小型化に大きく役立つ。
【００２０】
１８ミクロンロジックプロセスはスペーサーとしてＯＮＯ膜を利用することが多い。その理由は第一に、スペーサーに生成した金属珪化物がソース・ドレインとゲートを相互に導通させ、素子を無効化するのを防ぐため、スペーサーの材料として二酸化シリコンより窒化シリコンのほうが望ましい。第二に、コンタクトとゲートポリシリコン（gate poly）のフォトマスク位置を精密に合わせることが困難であるので、ゲートポリシリコンに近すぎるところでソース・ドレインのコンタクトをつくり、スペーサーを貫通して素子の構造を破壊し、製品の信頼性を低下させる場合がある。そこで、コンタクトのエッチング選択比（二酸化シリコン対窒化シリコン）が高ければ、窒化シリコンをエッチングストップ膜とすることができるので、０．１８ミクロンのロジックプロセスにとって、ＯＮＯ膜をスペーサーとするのが好ましい。
【００２１】
ＯＮＯ膜はロジックプロセスにとって重要であるのみならず、不揮発性メモリーの中で電荷膜とすることもできる。ＯＮＯ膜の電荷量の変化に応じてチャンネルの導通状態を変化させれば、０と１のデータを区別して保存することが可能となる。この方法は、ＳＯＮＯＳ（半導体−酸化物−窒化物−酸化物−半導体）やＭＯＮＯＳ（金属−酸化物−窒化物−酸化物−半導体）と呼ばれる技術に広く利用されている。しかし、ＯＮＯ膜は不揮発性メモリーのゲート誘電膜としてつかうことが多く、ＯＮＯ膜製作プロセスのない通常のロジックプロセスには相容れない。そのため、ロジック素子のスペーサーを電荷保存膜とし、フォトマスクを追加せずとも同等の不揮発性メモリーセルを製作することが本発明の目的である。
【００２２】
図１を参照する。図１はこの発明による非対称低濃度ドープドレイン（ＬＤＤ）領域を有する単層ポリシリコン不揮発性メモリーセル１０ａの組み込まれたチップ１００を表す断面図である。図１に示すように、チップ１００はメモリーアレイ領域１０２とロジック素子領域１０４を備える。メモリーアレイ領域１０２には、非対称ＬＤＤ領域を有する少なくとも１個の単層ポリシリコン不揮発性メモリーセル１０ａが含まれ、ロジック素子領域１０４には、ＮＭＯＳトランジスターやＰＭＯＳトランジスターなどのトランジスター素子である、少なくとも１個のロジック素子１０ｄが含まれている。
【００２３】
単層ポリシリコン不揮発性メモリーセル１０ａはＮＭＯＳまたはＰＭＯＳである。ＮＭＯＳを例に挙げれば、単層ポリシリコン不揮発性メモリーセル１０ａはＰ型ウェル１１と、Ｐ型ウェル１１の上に設けられる導電ゲート１８と、導電ゲート１８とＰ型ウェル１１の間に設けられるゲート誘電膜１６と、導電ゲート１８の側壁に設けられるＯＮＯスペーサー２０と、ＯＮＯスペーサー２０の一側にあるＰ型ウェル１１の中に設けられるＮ＋ソースドープ領域１２と、ＯＮＯスペーサー２０の別の一側にあるＰ型ウェル１１の中に設けられるＮ＋ドレインドープ領域１４とを含む。導電ゲート１８とＮ＋ソースドープ領域１２の間にあるＯＮＯスペーサー２０の下方にはＮＬＤＤ領域４２が設けられ、導電ゲート１８とＮ＋ドレインドープ領域１４の間にあるＯＮＯスペーサー２０の下方にはＮＬＤＤ領域４２が設けられていない。このような構造は非対称ＬＤＤドープと呼ばれる。また、導電ゲート１８の下方には第一チャンネル（ゲートチャンネルとも呼ばれる）１９が定められ、導電ゲート１８とＮ＋ドレインドープ領域１４の間にあるＯＮＯスペーサー２０の下方には第二チャンネル（スペーサーチャンネルとも呼ばれる）２９が定められている。
【００２４】
ロジック素子１０ｄは半導体基板１１０と、半導体基板１１０の上に設けられる導電ゲート１１８と、導電ゲート１１８と半導体基板１１０の間に設けられるゲート誘電膜１１６と、導電ゲート１１８の側壁に設けられるＯＮＯスペーサー１２０と、ＯＮＯスペーサー１２０の一側にある半導体基板１１０の中に設けられるドレインドープ領域１１４とを含む。導電ゲート１１８の下方にはチャンネル１１９が設けられている。第一チャンネル１１９とソースドープ領域１１２の間にはＬＤＤドープ領域１４２が設けられ、チャンネル１１９とドレインドープ領域１１４の間にはＬＤＤドープ領域１５２が設けられている。このような構造は対称ＬＤＤドープと呼ばれる。
【００２５】
本実施例では、ＯＮＯスペーサー２０はシリコン酸化膜２２と、窒化シリコン膜２４と、シリコン酸化膜２６からなる。導電ゲート１８の側壁に設けられるシリコン酸化膜２２はＰ型ウェル１１まで伸びており、その厚さは３０Å〜３００Åである。電荷捕獲膜とされる窒化シリコン膜２４は電子など帯電電荷を保存し、その厚さは５０Å〜５００Åである。ゲート誘電膜１６は二酸化シリコンでつくられ、導電ゲート１８はドープポリシリコンでつくられる（もっともそれに限らない）。なお、接触抵抗を低めるため、導電ゲート１８、Ｎ＋ソースドープ領域１２及びＮ＋ドレインドープ領域１４に金属珪化物（非表示）を形成してもよい。
【００２６】
この発明による単層ポリシリコン不揮発性メモリーセル１０ａは、電子を導電ゲート１８の側壁上のＯＮＯスペーサー２０に保存することを特徴とする。単層ポリシリコン不揮発性メモリーセル１０ａは、ロジック素子の中で短チャンネル効果を抑制する対称ＬＤＤでなく、ゲートチャンネル１９とスペーサーチャンネル２９など２本のチャンネルを有する非対称ＬＤＤの構造を採用する。メモリーの書き込みと消去は、スペーサーチャンネル２９の閾値電圧（Ｖｔｈ）に対する制御によって行われる。
【００２７】
図１に示す単層ポリシリコン不揮発性メモリーセル１０ａに代わって、図２に示す単層ポリシリコン不揮発性メモリーセル１０ｂを利用してもよい。図２に示すように、同じくＮＭＯＳを例に挙げれば、単層ポリシリコン不揮発性メモリーセル１０ｂはＰ型ウェル１１と、Ｐ型ウェル１１の上に設けられる導電ゲート１８と、導電ゲート１８とＰ型ウェル１１の間に設けられるゲート誘電膜１６と、導電ゲート１８の側壁に設けられるＯＮＯスペーサー２０と、ＯＮＯスペーサー２０の一側にあるＰ型ウェル１１の中に設けられるＮ＋ソースドープ領域１２と、ＯＮＯスペーサー２０の別の一側にあるＰ型ウェル１１の中に設けられるＮ＋ドレインドープ領域１４とを含む。導電ゲート１８とＮ＋ソースドープ領域１２の間にあるＯＮＯスペーサー２０の下方には、ＮＬＤＤ領域４２が設けられている。図１と異なり、導電ゲート１８とＮ＋ドレインドープ領域１４の間にあるＯＮＯスペーサー２０の下方には、ＰＬＤＤ領域５４が設けられている。このような構造も非対称ＬＤＤを形成している。また、図１と同じく、導電ゲート１８の下方には第一チャンネル１９が定められ、導電ゲート１８とＮ＋ドレインドープ領域１４の間にあるＯＮＯスペーサー２０の下方には第二チャンネル２９が定められている。
【００２８】
図３から図９を参照する。図３から図９はこの発明による単層ポリシリコン不揮発性メモリーセルの書き込み、消去及び読み出しにかかる低電圧動作方法を表す。注意すべきは、下記の電圧値は０．１３ミクロンのプロセスを前提にして例示したものであり、この発明を限定するものではない。プロセスの世代に応じ別の電圧値に変更してもよい。
【００２９】
図３を参照する。図３はこの発明による単層ポリシリコン不揮発性メモリーセル１０ａの書き込み動作を表す断面図である。単層ポリシリコン不揮発性メモリーセル１０ａに書き込むときは、Ｎ＋ドレインドープ領域（すなわちビットライン）１４を正のドレイン電圧ＶＤ＝ＶＤＤ〜３ＶＤＤ（ＶＤＤはシステムがチップに印加する基準電圧源、例えば２．５Ｖまたは３．３Ｖ。ＶＤは例えばＶＤ＝３Ｖ〜７Ｖ）に電気的に接続し、Ｎ＋ソースドープ領域（すなわちソースライン）１２を接地するか（Ｖｓ＝０Ｖ）、もしくは０Ｖ〜ＶＤＤの電圧（例えばＶＳ＝０Ｖ〜１．５Ｖ）に接続して基板効果（body effect）を生成し、更にＰ型ウェル１１を接地し（ＶＢ＝０Ｖ）、導電ゲート（すなわちワードライン）１８をゲート電圧ＶＧ（｜ＶＧ｜≧｜Ｖｔｈ｜。ＮＭＯＳの場合ではＶＧ＝３Ｖ〜７Ｖ、ＰＭＯＳの場合ではＶＧ＝−３Ｖ〜−７Ｖ）に電気的に接続し、導電ゲート１８の下方の第一チャンネル１９をオンにして強反転状態を形成する。このような動作条件では、Ｎ＋ソースドープ領域１２から第一チャンネル１９に引き込まれた電子はチャンネルホットエレクトロン（ＣＨＥ）となり、そうして注入されたホットエレクトロンはＮ＋ドレインドープ領域１４のＯＮＯスペーサー２０の窒化シリコン膜２４に捕獲されるようになる。
【００３０】
図４に示すように、単層ポリシリコン不揮発性メモリーセル１０ａがＰＭＯＳの場合、その書き込み動作はＢＢＨＥ（バンド間トンネリング誘起ホットエレクトロン）注入方式で行うことも可能である。つまり、Ｐ＋ドレインドープ領域１４を負のドレイン電圧ＶＤ（例えば−３Ｖ〜−７Ｖ）に電気的に接続し、Ｐ＋ソースドープ領域１２をフローティングにし、Ｎ型ウェル１１を接地し（ＶＢ＝０Ｖ）、更に導電ゲート１８を正のゲート電圧ＶＧ（例えばＶＧ＝１Ｖ〜５Ｖ）に電気的に接続し、導電ゲート１８下方の第一チャンネル（Ｐ型チャンネル）１９をオフにする。このような動作条件では、ＢＢＨＥ方式でＯＮＯスペーサー２０の窒化シリコン膜２４に電子を注入し、データの書き込みを行うことができる。
【００３１】
図５から図７を参照する。図５から図７はこの発明による単層ポリシリコン不揮発性メモリーセル１０ａの消去動作を表す断面図である。そのうち図５と図６は単層ポリシリコン不揮発性メモリーセル１０ａがＮＭＯＳの場合を示し、図７は単層ポリシリコン不揮発性メモリーセル１０ａがＰＭＯＳの場合を示す。単層ポリシリコン不揮発性メモリーセル１０ａをＭＴＰとして利用しようとすれば、電気的に消去できる機能が必要である。
【００３２】
図５に示すように、この発明による方法でＮＭＯＳ単層ポリシリコン不揮発性メモリーセル１０ａを消去するときは、Ｐ＋ドレインドープ領域１４を正のドレイン電圧ＶＤ＝ＶＤＤ〜３ＶＤＤ（ＶＤＤは例えばＮＭＯＳの場合、ＶＤＤ＝２Ｖ〜２．５Ｖ。ＶＤは例えばＶＤ＝３Ｖ〜７Ｖ）に電気的に接続し、Ｐ＋ソースドープ領域１２とＮ型ウェル１１を接地し、更に導電ゲート１８を正のゲート電圧ＶＧに電気的に接続する。ただし、ゲート電圧ＶＧは第一チャンネル１９を少々反転（slightly invert）するのみであり、その程度は強反転に至らない。そのため、ＶＧの望ましい範囲は、Ｖｔｈ（例えばＮＭＯＳの場合、Ｖｔｈ＝０．５Ｖ）＜ＶＧ＜ＶＤＤであり、例えばＶＧ＝０．５Ｖ〜１．５Ｖである。このような動作条件では、ＯＮＯスペーサー２０の窒化シリコン膜２４に捕獲される電子はＤＡＨＨ（ドレインアバランシェホットホール）注入方式で消去される。ＤＡＨＨ注入方式によれば、ＮＭＯＳの場合、ゲート電圧ＶＧとドレイン電圧ＶＤがいずれも正電圧で動作するので、ＢＢＨＨ（バンド間誘起ホットホール）注入方式で消去を行う下記の実施例に掲げるような極性が異なるゲート電圧ＶＧとドレイン電圧ＶＤは不要とされる。また、負電圧動作に適するトリプルウェル（またはディープＮ型ウェル）も不要とされ、製作プロセスが簡単である。
【００３３】
図６を参照する。この発明の別の実施例として、ＮＭＯＳ単層ポリシリコン不揮発性メモリーセル１０ａを消去するとき、ＢＢＨＨ（バンド間誘起ホットホール）注入方式を利用することも可能である。Ｎ＋ドレインドープ領域１４を正のドレイン電圧ＶＤ＝ＶＤＤ〜３ＶＤＤ（例えばＶＤ＝３Ｖ〜７Ｖ）に電気的に接続し、Ｎ＋ソースドープ領域１２をフローティングにし（Ｖｓ＝floating）、Ｎ型ウェル１１を接地し（ＶＢ＝０Ｖ）、更に導電ゲート１８を負のゲート電圧ＶＧ（例えばＶＧ＝−１Ｖ〜−３Ｖ）に電気的に接続し、第一チャンネル１９をオフにする。このような動作条件では、ＯＮＯスペーサー２０の窒化シリコン膜２４に捕獲された電子はホットホールを通して注入されて電気的に中和され、消去される。ＢＢＨＨ注入方式は消去電流が小さい（約５０ｎＡ／μｍ）ので、省電力で優れている。
【００３４】
図７を参照する。この発明の別の実施例として、単層ポリシリコン不揮発性メモリーセル１０ａを消去するとき、ＦＮ（ファウラー−ノルドハイム）トンネリング方式を利用することも可能である。ＰＭＯＳの場合では、ドレインドープ領域１４を正のドレイン電圧ＶＤ（例えばＶＤ＝＋４Ｖ〜＋８Ｖ）に電気的に接続し、ソースドープ領域１２をフローティングにし（Ｖｓ＝floating）、Ｎ型ウェル１１をドレイン電圧ＶＤに相当する電圧（ＶＢ＝ＶＤ）に接続し、更に導電ゲート１８を負のゲート電圧ＶＧ（例えばＶＧ＝−４Ｖ〜−８Ｖ）に電気的に接続する。ＮＭＯＳの場合では、ドレインドープ領域１４を比較的に高い正のドレイン電圧ＶＤ（例えばＶＤ＝４Ｖ〜８Ｖ）に電気的に接続し、ソースドープ領域１２をフローティングにし（Ｖｓ＝floating）、Ｐ型ウェル１１をドレイン電圧ＶＤに相当する電圧（ＶＢ＝ＶＤ）に接続し、更に導電ゲート１８を負のゲート電圧ＶＧ（例えばＶＧ＝−４Ｖ〜−８Ｖ）に電気的に接続する。このような動作条件では、ＯＮＯスペーサー２０の窒化シリコン膜２４に捕獲された電子はＦＮトンネリング方式で消去される。
【００３５】
図８を参照する。図８はこの発明による単層ポリシリコン不揮発性メモリーセル１０ａの読み出し動作を表す断面図である。この発明は逆読みを特徴とする。すなわち、ドレインを接地し、ソースに０Ｖではない電圧を印加することである。ＮＭＯＳを例に挙げれば、単層ポリシリコン不揮発性メモリーセル１０ａを読み出すときは、ドレインドープ領域１４を接地し（ＶＤ＝０Ｖ）、ソースドープ領域１２を正電圧ＶＧ（例えばＶＧ＝ＶＤＤ＝２．５Ｖ）に電気的に接続し、更にゲートとドレイン間の電圧差ＶＧＤ（すなわちＶＧ−ＶＤ）がＶＧＤ＞｜Ｖｔｈ｜になるようにバイアスをかける。
【００３６】
また、読み出し効率の向上に鑑み、ＶＤとＶＳを同時に０．５Ｖシフトし、基板効果を生成することも可能である。つまり、ドレインドープ領域１４を正電圧ＶＤ＝０．５Ｖに電気的に接続し、ソースドープ領域１２を正電圧ＶＳ（例えばＶＳ＝１．５Ｖ）に電気的に接続し、Ｐ型ウェル１１を接地し（ＶＢ＝０Ｖ）、更に導電ゲート１８を正電圧ＶＧ（例えばＶＧ＝ＶＤＤ＝２．５Ｖ）に電気的に接続する。この場合、第二チャンネル２９の導通程度は、第二チャンネル２９の上にあるＯＮＯスペーサーに電子が保存されているかどうかによって定められる。電子がある場合、第二チャンネル２９に反転領域が形成しないので、第二チャンネル２９は導通しない。電子がない場合では、反転領域が形成するので、第二チャンネル２９は導通する。
【００３７】
図９を参照する。図９はこの発明による単層ポリシリコン不揮発性メモリーセル１０ａの読み出し動作を表す断面図である。この発明では順読みも可能である。つまり、ソースを接地し、ドレインに０Ｖではない電圧を印加することである。ＮＭＯＳを例に挙げれば、単層ポリシリコン不揮発性メモリーセル１０ａを読み出すときは、ソースドープ領域１２を接地し（ＶＳ＝０Ｖ）、ドレインドープ領域１４を正電圧ＶＧ（例えばＶＧ＝ＶＤＤ＝２．５Ｖ）に電気的に接続し、更にゲートとソース間の電圧差ＶＧＳ（すなわちＶＧ−ＶＳ）がＶＧＳ＞｜Ｖｔｈ｜になるようにバイアスをかける。
【００３８】
図１０を参照する。図１０はこの発明の別の実施例によるＮＭＯＳ単層ポリシリコン不揮発性メモリーセル１０ｂのソース端書き込み動作を表す断面図である。ＮＭＯＳ単層ポリシリコン不揮発性メモリーセル１０ｂの両側にはＬＤＤが設けられていない。ソース端にＬＤＤが設けられていないので、ソース端の第三チャンネル３９を優先に導通させることが必要である。つまり、チップテストを行うと同時に（出荷前）、メモリアレイの中すべての単層ポリシリコン不揮発性メモリーセル１０ｂに対しソース端の書き込みを行い、ＢＢＨＨ注入方式でホールを第三チャンネル３９の上方にあるＯＮＯスペーサー２０の窒化シリコン膜２４に先に注入しておき、ＮＬＤＤと同等の効果を形成する。その後、不揮発性メモリーの書き込みと消去、例えば図５に示すＤＡＨＨ注入方式の書き込み、図６に示すＢＢＨＨ注入方式の書き込み、図７に示すＦＮトンネリング方式の消去などは、すべてドレイン端２９で行われる。本実施例によれば、ＮＭＯＳ単層ポリシリコン不揮発性メモリーセル１０ｂに書き込むときは、Ｎ＋ソースドープ領域１２をソース電圧ＶＳ（例えばＶＳ＝＋３Ｖ〜＋７Ｖ）に電気的に接続し、Ｎ＋ドレインドープ領域１４をフローティングにし（ＶＤ＝floating）、基板１１を接地し（ＶＢ＝０Ｖ）、更に導電ゲート１８を負電圧ＶＧ（例えばＶＧ＝−２．５Ｖ〜−３．３Ｖ）に電気的に接続する。このようにソース端の上にあるスペーサーにホールを注入して第三チャンネルを導通させた後、読み出し時に不揮発性メモリーセルを導通させるかどうかは、利用者が第二チャンネル２９の上にあるＯＮＯスペーサーに対し書き込みを行って、第二チャンネル２９の導通状態を変更したかどうかによって定められる。
【００３９】
以上はこの発明に好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
【産業上の利用可能性】
【００４０】
この発明は従来のスペーサーを電荷保存膜とする構造を掲げる。かかる構造は実施可能である。
【図面の簡単な説明】
【００４１】
【図１】この発明による単層ポリシリコン不揮発性メモリーセルの組み込まれたチップを表す断面図である。
【図２】この発明の別の実施例による単層ポリシリコン不揮発性メモリーセルの断面図である。
【図３】この発明による単層ポリシリコン不揮発性メモリーセルの書き込み動作を表す第一断面図である。
【図４】この発明による単層ポリシリコン不揮発性メモリーセルの書き込み動作を表す第二断面図である。
【図５】この発明による単層ポリシリコン不揮発性メモリーセルの消去動作を表す第一断面図である。
【図６】この発明による単層ポリシリコン不揮発性メモリーセルの消去動作を表す第二断面図である。
【図７】この発明による単層ポリシリコン不揮発性メモリーセルの消去動作を表す第三断面図である。
【図８】この発明の別の実施例による単層ポリシリコン不揮発性メモリーセルの読み出し動作を表す第一断面図である。
【図９】この発明の別の実施例による単層ポリシリコン不揮発性メモリーセルの読み出し動作を表す第二断面図である。
【図１０】この発明の別の実施例によるＮＭＯＳ単層ポリシリコン不揮発性メモリーセルのソース端書き込みを表す断面図である。
【符号の説明】
【００４２】
１０ａ           単層ポリシリコン不揮発性メモリーセル
１０ｄ           ロジック素子
１１             Ｎ型ウェル
１２             Ｐ＋ソースドープ領域
１４             Ｐ＋ドレインドープ領域
１６、１１６     ゲート誘電膜
１８、１１８     導電ゲート
２０             ＯＮＯスペーサー
２２、２６、１２２、１２６  シリコン酸化膜
２４、１２４     窒化シリコン膜
２９             第二チャンネル
４２             ＮＬＤＤ領域
１００           チップ
１０２           メモリーアレイ領域
１０４           ロジック素子領域
１１０           半導体基板
１１２           ソースドープ領域
１１４           ドレインドープ領域
１１９           チャンネル
１２０           ＯＮＯスペーサー
１４２、１５２   ＬＤＤ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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