(57)【要約】【課題】  半導体記憶装置の小型化のためにメーカにおいてモジュール化されて出荷するケースが増加している。しかしモジュールには電源電圧耐圧の低い半導体装置が一緒に搭載されており、半導体記憶装置の冗長回路に使用されるアンチヒューズを効率よく書き込みできないという問題がある。【解決手段】  本発明の半導体記憶装置は、異なるアンチヒューズ（ＡＦ）書き込み限界電源電圧のＡＦ書き込み回路を複数備える。記憶装置単体として大多数の書き込みが実施される工程においては、高いＡＦ書き込み限界電源電圧のＡＦ書き込み回路とする。一方電源電圧耐圧の低い半導体装置が搭載されたモジュール工程においては、低いＡＦ書き込み限界電源電圧のＡＦ書き込み回路とする。このようにＡＦ書き込み回路を複数備えることで、書き込み効率、救済効率がよいアンチヒューズを備えた半導体記憶装置が得られる。【選択図】      図１
2007294031.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性記憶素子を搭載した半導体記憶装置において、それぞれ不揮発性記憶素子と不揮発性記憶素子の書き込み電圧を供給する書き込み電圧供給部とを有する記憶素子書き込み回路を複数備え、供給される電源電圧値に応じて前記記憶素子書き込み回路のうちの1つが選択され、その内部に備えられた不揮発性記憶素子への書き込みを行うことを特徴とする半導体記憶装置。
【請求項２】
前記不揮発性記憶素子はアンチヒューズであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
不揮発性記憶素子の書き込み電圧として、第１の記憶素子書き込み回路の書き込み電圧供給部はその内部に備えられた不揮発性記憶素子の両電極にその内部に備えられた昇圧回路からの昇圧電圧、第１の電圧のいずれかを供給し、第２の記憶素子書き込み回路の書き込み電圧供給部はその内部に備えられた不揮発性記憶素子の両電極にその内部に備えられた昇圧回路からの昇圧電圧、前記第１の電圧のいずれかを前記第１の記憶素子書き込み回路の不揮発性記憶素子の両電極と同様の電極接続となるように供給することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１及び第２の記憶素子書き込み回路の昇圧回路は供給される電源電圧に対し異なる昇圧係数を有し、異なる昇圧電圧を発生することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記昇圧回路の少なくとも１つは、半導体記憶装置の内部回路に使用される昇圧回路と共有していることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
不揮発性記憶素子の書き込み電圧として、第１の記憶素子書き込み回路の書き込み電圧供給部はその内部に備えられた不揮発性記憶素子の両電極にその内部に備えられた昇圧回路からの昇圧電圧、第１の昇圧電圧のいずれかを供給し、第２の記憶素子書き込み回路の書き込み電圧供給部はその内部に備えられた不揮発性記憶素子の両電極にその内部に備えられた昇圧回路からの昇圧電圧、前記第１の昇圧電圧のいずれかを前記第１の記憶素子書き込み回路の不揮発性記憶素子の両電極と同様の電極接続となるように供給することを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記第１及び第２の記憶素子書き込み回路の昇圧回路は供給される電源電圧に対し異なる昇圧係数を有し、異なる昇圧電圧を発生することを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
不揮発性記憶素子の書き込み電圧として、第１の記憶素子書き込み回路の書き込み電圧供給部はその内部に備えられた不揮発性記憶素子の両電極に第２の昇圧電圧、第２の電圧のいずれかを供給し、第２の記憶素子書き込み回路の書き込み電圧供給部はその内部に備えられた不揮発性記憶素子の両電極に前記第２の昇圧電圧、前記第２の電圧とは異なる第３の電圧のいずれかを前記第１の記憶素子書き込み回路の不揮発性記憶素子の両電極と同様の電極接続となるように供給することを特徴とする請求項１に記載の半導体記憶装置。
【請求項９】
不揮発性記憶素子の書き込み電圧として、第１の記憶素子書き込み回路の書き込み電圧供給部はその内部に備えられた不揮発性記憶素子の両電極にその内部に備えられた昇圧回路からの昇圧電圧、第４の電圧のいずれかを供給し、第２の記憶素子書き込み回路の書き込み電圧供給部はその内部に備えられた不揮発性記憶素子の両電極に電源電圧、前記第４の電圧のいずれかを前記第１の記憶素子書き込み回路の不揮発性記憶素子の両電極と同様の電極接続となるように供給することを特徴とする請求項１に記載の半導体記憶装置。
【請求項１０】
前記第１及び第２の記憶素子書き込み回路のいずれか一方は供給される電源電圧が低いモジュールテストにおける不揮発性記憶素子の書き込みに使用し、他方の記憶素子書き込み回路は供給される電源電圧が高いウェハテストやパッケージテストで使用することを特徴とする請求項１乃至９のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に係り、特に異なる電源電圧依存性を有する複数の記憶素子書き込み回路を備えた不揮発性記憶素子を搭載した半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置は、年毎に大容量化が進展している。例えばＤＲＡＭ（ Dynamic Random Access Memory ）においては、1Ｇビットの製品が商品化されている。これらの大容量の半導体記憶装置においては、不良メモリセルを置換し救済する冗長回路が採用されている。冗長回路は不揮発性の記憶素子により不良メモリセルのアドレスを記憶し、予備のメモリセルに切替えることで不良メモリセルを救済する。この冗長回路により不良メモリセルを置換し救済することで歩留まりを向上させ、半導体記憶装置のコストダウンが図られている。
【０００３】
この不揮発性の記憶素子としては、ポリシリ配線や金属配線をレーザー、又は大電流により溶断するヒューズや、臨界電圧値以上の高電圧を印加させることで破壊短絡させるアンチヒューズ（Anti Fuse：以下ＡＦと称する）がある。最近はパッケージに組立てた後の工程でも書き込み可能であること。さらに絶縁膜を破壊する電流が配線を溶断する電流に比較して小さく、その消費電力が少ないこと。等の理由により、アンチヒューズが採用されるケースが多くなっている。このようにアンチヒューズを搭載する半導体記憶装置が一般的になりつつある。
【０００４】
不揮発性記憶素子であるアンチヒューズについて説明する。アンチヒューズは両電極間に絶縁膜を備えた容量素子から構成される。この容量素子を破壊することで記憶データの書き込み（プログラム）が行われる。半導体記憶装置内部に書き込み回路を設け、アンチヒューズの両電極に高電圧を印加し、容量素子の絶縁膜を破壊し、対極同士をショートさせる。容量素子の絶縁膜を破壊し両電極間を低抵抗化することで、記憶素子に書き込みする。このアンチヒューズへの書き込みは、半導体記憶装置のパッケージ後にも可能であり、どの工程でも書き込み出来る事が特徴である。
【０００５】
そのため書き込み回路には、容量素子を破壊するのに充分な高電圧を発生させる高電圧発生回路が備えられる。高電圧発生回路としては、供給された電源電圧をポンピングさせる昇圧回路が使用される。この昇圧回路により電源電圧を数倍程度昇圧し、容量素子を破壊する高電圧を得ている。このとき電源電圧としては、ポンピング段数を少なく、電流効率をよくするために、できるだけ高い電圧を供給している。そのため動作電源電圧の最大定格値や、絶対最大定格値あるいはさらに高い電圧である初期不良を検出するためのスクリーニング電圧値が供給される。このように電源電圧としては高い電圧値を供給し、ポンピング段数が少ない、電流効率のよい昇圧回路としている。
【０００６】
アンチヒューズの利用用途は多岐に渡る。例えば、上記した冗長回路における不良アドレスの置換の他に遅延回路のタイミング調整、内部電圧の制御、記憶装置の語（ビット、ワード）構成の変更などに利用される。そのためにアンチヒューズに書き込みする工程は、図９に示すようにウェハ状態でのウェハテストＴ１、製品組み立て後の評価や選別でのパッケージテストＴ２で行われている。ウェハテストＴ１では、主として内部動作切替え用のアンチヒューズに書き込みする。そしてパッケージテストＴ２では、内部動作切替え用及び不良アドレス置換用のアンチヒューズに書き込みする。通常の半導体記憶装置はパッケージテストＴ２終了後に、ユーザーに出荷される。
【０００７】
しかし最近は半導体記憶装置のさらなる小型化が要求され、半導体メーカにおいて半導体記憶装置をさらにモジュールあるいはＰｏＰ（Package  on  Package）に組み立てた後に出荷するケースが増加している。この場合には図９の右側に示すフローのように、モジュール又はＰｏＰの組立、テスト工程が追加される。モジュール又はＰｏＰの組立が追加されることで不良が発生することから、モジュールテストＴ３においても、不良メモリの冗長回路への不良アドレス置換が行われる。
【０００８】
しかしモジュールに搭載される半導体装置は同じ電源電圧耐圧を有するとは限らない。同じ電源電圧で動作可能であるが電源電圧耐圧の低い半導体記憶装置がモジュール内に搭載されることになる。この場合に従来のアンチヒューズを破壊する昇圧回路に使用される電源電圧をモジュールに供給すると、電源電圧耐圧の低い半導体記憶装置が破壊される虞がある。一方供給する電源電圧を低くした場合には、所望の高電圧が得られずアンチヒューズを破壊できなくなり、書き込みすることができない。そのため電源電圧耐圧の低い半導体記憶装置を一緒に搭載されたモジュールにおいては、アンチヒューズが使用できないという問題が顕在化してきた。アンチヒューズを用いた冗長回路が使用できないことからモジュールの歩留まりが低下し、コスト増となる問題がある。
【０００９】
アンチヒューズに関する先行文献として特許文献１（特開2004-22736）がある。特許文献１には、アンチヒューズを用いた不揮発性ラッチ回路が記載されている。ラッチ回路は、それぞれの記憶ノードにアンチヒューズを設けている。このラッチ回路は、電源電圧供給部に切替え回路を備えている。切替え回路によりアンチヒューズに書き込みする場合には高電圧ＶＤＤ２が供給され、ラッチ回路として動作する場合には通常電源ＶＤＤ１が供給されている。しかしこれらの先行文献には本願のモジュールにおける半導体装置の電源電圧耐圧の違いに関する問題認識、解決手段についてなんら記載されていない。そのためモジュールにおける冗長回路が使用できないという問題がある。
【００１０】
【特許文献１】特開２００４−２２７３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記したように電源電圧耐圧の低い半導体装置を一緒に搭載されたモジュールにおいては、所望の高電圧が得られずアンチヒューズに書き込みできない。そのためにアンチヒューズを用いた冗長回路が使用できないという新しい問題がある。その対策として低い電源電圧でアンチヒューズを破壊できる高電圧を発生させる昇圧回路を使用することが考えられる。モジュールに一緒に搭載される半導体装置の電源耐圧に合わせた昇圧回路とすることで、モジュールにおいても冗長回路が使用できるようになる。しかしこの昇圧回路においては、昇圧係数が大きくなりポンピング段数を大きくしなければならない。そのために電流効率が悪く、書き込み時の効率が悪いという別の問題が発生する。
【００１２】
本願発明の目的は上記した問題に鑑み、電源電圧耐圧の低い半導体装置を一緒に搭載されたモジュールにおいてもアンチヒューズを効率よく書き込みでき、救済できる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本発明に含まれることは言うまでもない。
【００１４】
本発明の半導体記憶装置は、それぞれ不揮発性記憶素子と不揮発性記憶素子の書き込み電圧を供給する書き込み電圧供給部とを有する記憶素子書き込み回路を複数備え、供給される電源電圧値に応じて前記記憶素子書き込み回路のうちの1つが選択され、その内部に備えられた不揮発性記憶素子への書き込みを行うことを特徴とする。
【００１５】
本発明の半導体記憶装置においては、前記不揮発性記憶素子はアンチヒューズであることを特徴とする。
【００１６】
本発明の半導体記憶装置においては、不揮発性記憶素子の書き込み電圧として、第１の記憶素子書き込み回路の書き込み電圧供給部はその内部に備えられた不揮発性記憶素子の両電極にその内部に備えられた昇圧回路からの昇圧電圧、第１の電圧のいずれかを供給し、第２の記憶素子書き込み回路の書き込み電圧供給部はその内部に備えられた不揮発性記憶素子の両電極にその内部に備えられた昇圧回路からの昇圧電圧、前記第１の電圧のいずれかを前記第１の記憶素子書き込み回路の不揮発性記憶素子の両電極と同様の電極接続となるように供給することを特徴とする。
【００１７】
本発明の半導体記憶装置においては、前記第１及び第２の記憶素子書き込み回路の昇圧回路は供給される電源電圧に対し異なる昇圧係数を有し、異なる昇圧電圧を発生することを特徴とする。
【００１８】
本発明の半導体記憶装置においては、前記昇圧回路の少なくとも１つは、半導体記憶装置の内部回路に使用される昇圧回路と共有していることを特徴とする。
【００１９】
本発明の半導体記憶装置においては、不揮発性記憶素子の書き込み電圧として、第１の記憶素子書き込み回路の書き込み電圧供給部はその内部に備えられた不揮発性記憶素子の両電極にその内部に備えられた昇圧回路からの昇圧電圧、第１の昇圧電圧のいずれかを供給し、第２の記憶素子書き込み回路の書き込み電圧供給部はその内部に備えられた不揮発性記憶素子の両電極にその内部に備えられた昇圧回路からの昇圧電圧、前記第１の昇圧電圧のいずれかを前記第１の記憶素子書き込み回路の不揮発性記憶素子の両電極と同様の電極接続となるように供給することを特徴とする。
【００２０】
本発明の半導体記憶装置においては、前記第１及び第２の記憶素子書き込み回路の昇圧回路は供給される電源電圧に対し異なる昇圧係数を有し、異なる昇圧電圧を発生することを特徴とする。
【００２１】
本発明の半導体記憶装置においては、不揮発性記憶素子の書き込み電圧として、第１の記憶素子書き込み回路の書き込み電圧供給部はその内部に備えられた不揮発性記憶素子の両電極に第２の昇圧電圧、第２の電圧のいずれかを供給し、第２の記憶素子書き込み回路の書き込み電圧供給部はその内部に備えられた不揮発性記憶素子の両電極に前記第２の昇圧電圧、前記第２の電圧とは異なる第３の電圧のいずれかを前記第１の記憶素子書き込み回路の不揮発性記憶素子の両電極と同様の電極接続となるように供給することを特徴とする。
【００２２】
本発明の半導体記憶装置においては、不揮発性記憶素子の書き込み電圧として、第１の記憶素子書き込み回路の書き込み電圧供給部はその内部に備えられた不揮発性記憶素子の両電極にその内部に備えられた昇圧回路からの昇圧電圧、第４の電圧のいずれかを供給し、第２の記憶素子書き込み回路の書き込み電圧供給部はその内部に備えられた不揮発性記憶素子の両電極に電源電圧、前記第４の電圧のいずれかを前記第１の記憶素子書き込み回路の不揮発性記憶素子の両電極と同様の電極接続となるように供給することを特徴とする。
【００２３】
本発明の半導体記憶装置においては、前記第１及び第２の記憶素子書き込み回路のいずれか一方は供給される電源電圧が低いモジュールテストにおける不揮発性記憶素子の書き込みに使用し、他方の記憶素子書き込み回路は供給される電源電圧が高いウェハテストやパッケージテストで使用することを特徴とする。
【発明の効果】
【００２４】
本発明のアンチヒューズを搭載した半導体記憶装置は、アンチヒューズ用の書き込み回路を複数備えたことを特徴とする。アンチヒューズ用の書き込み回路を半導体記憶装置単体用と、電源電圧耐圧の低い半導体装置を一緒に搭載される可能性があるモジュール用とを別個とする。単体用の書き込み回路は高い電源電圧を供給された場合に、アンチヒューズに書き込み可能な高電圧を発生し、書き込み回路として利用される。一方モジュール用の書き込み回路は、低い電源電圧においてもアンチヒューズに書き込みする高電圧を発生することができるため、低い電源電圧が供給された場合に利用される。
【００２５】
本願発明においては、１つの書き込み回路により書き込み可能であるにもかかわらず２つの書き込み回路を備えるものである。２つの書き込み回路とすることで、半導体記憶装置におけるアンチヒューズの書き込み効率は今までとほぼ同等の効率が得られる効果がある。その理由は半導体記憶装置単体用のアンチヒューズ数が全体アンチヒューズ数の大部分を占めることにある。モジュール用のアンチヒューズ数は例えば１％以下である。
【００２６】
大多数を占める単体用のアンチヒューズは、高い電源電圧が供給される書き込み電圧を発生する書き込み回路により効率よく書き込みする。非常に数少ないモジュール用のアンチヒューズは、モジュール用書き込み回路により書き込みする。モジュール用の書き込み回路は低い電源電圧から高電圧に昇圧することから書き込み効率が悪い。しかし、そのアンチヒューズ数が少ないことから全体の書き込み効率の低下は無視できる程度となる。このように複数の書き込み回路とすることで、電源電圧耐圧の低い半導体装置を一緒に搭載されたモジュールにおいても不良救済でき、書き込み効率のよいアンチヒューズを搭載した半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【００２７】
本発明の不揮発性記憶素子を搭載した半導体記憶装置について、図を参照して詳細に説明する。以下の説明においては不揮発性記憶素子をアンチヒューズとして説明するが、他の不揮発性記憶素子にも適用できるものである。
【実施例１】
【００２８】
実施例１としてアンチヒューズを搭載した半導体記憶装置について、図１、図２、図９を参照して詳細に説明する。図１にはアンチヒューズ（ＡＦ）書き込み回路構成図を示す。図１（Ａ）は高電位電極側を昇圧電圧ＶＡ、低電位電極側を電圧ＶＢとしたアンチヒューズ（ＡＦ）書き込み回路構成図である。モジュールテストにおいて使用可能な低い電源電圧ＶＤＤで書き込み電圧を発生する。図１（Ｂ）は高電位電極側を昇圧電圧ＶＣ、低電位電極側を電圧ＶＢとしたアンチヒューズ（ＡＦ）書き込み回路構成図である。半導体単体用の高い電源電圧ＶＤＤで書き込み電圧を発生する。図２は図１のアンチヒューズ（ＡＦ）書き込み回路における供給電源電圧と昇圧電圧との関係図である。図９は半導体記憶装置におけるアンチヒューズの書き込みに関する工程フローを示す。
【００２９】
本発明における半導体記憶装置は、例えば図９の工程フローに示すウェハ状態でのウェハテストＴ１、製品組み立て後の評価や選別でのパッケージテストＴ２、モジュール（ＰｏＰ）テスト工程Ｔ３が行われるものとする。ウェハテストＴ１においては、内部動作切替え用のアンチヒューズに書き込みする。パッケージテストＴ２においては、内部動作切替え用及び冗長回路の不良アドレス置換用のアンチヒューズに書き込みする。モジュールテストＴ３においては、冗長回路の不良アドレス置換用のアンチヒューズに書き込みする。このときモジュールには半導体記憶装置よりも電源電圧耐圧値が低い他の電子部品、半導体装置が搭載されているとする。
【００３０】
そのためモジュールテストＴ３においてはアンチヒューズに書き込みするＡＦ書き込み回路への電源電圧は、通常の半導体記憶装置単体テスト時よりも低い電源電圧が供給される。本発明における半導体記憶装置は、書き込み可能電圧ＶＣＵＴで書き込みされるアンチヒューズを含むＡＦ書き込み回路を２つ備えている。１つのＡＦ書き込み回路は、例えば半導体記憶装置の動作電源電圧と同等の低い電源電圧が供給される。その電源電圧を昇圧した電圧によりアンチヒューズに書き込みする第１のＡＦ書き込み回路である。このＡＦ書き込み回路はモジュールテストＴ３において使用される。
【００３１】
もう1つのＡＦ書き込み回路は、例えば半導体記憶装置の動作電源電圧より高い絶対最大電源電圧定格値又はスクリーニング電圧相当の高い電源電圧が供給される。その高い電源電圧を昇圧した昇圧電圧によりアンチヒューズに書き込みする第２のＡＦ書き込み回路である。このＡＦ書き込み回路はモジュールテストＴ３においては使用できないで、ウェハテストＴ１及びパッケージテストＴ２のような半導体記憶装置単体の状態で使用される。それぞれのＡＦ書き込み回路は使用される工程が異なることから、第１のＡＦ書き込み回路をモジュール用ＡＦ書き込み回路、第２のＡＦ書き込み回路を単体用ＡＦ書き込み回路と称する。またここでアンチヒューズ自体の特性は同一であり、同じ書き込み可能電圧ＶＣＵＴで破壊書き込みされるものとする。
【００３２】
図１（Ａ）のＡＦ書き込み回路１００は、アンチヒューズ（ＡＦ）０１と、ＡＦ電源昇圧回路０２と電圧ＶＢの供給ラインとを備えた書き込み電圧供給部と、複数の制御信号が入力されるインバータ回路とトランジスタとを含む制御系から構成されている。アンチヒューズ（ＡＦ）０１はアンチヒューズ素子であり、その一方の電極Ａ側に電圧ＶＡ1、もう一方の電極Ｂ側に電圧ＶＢが接続される。ＡＦ電源昇圧回路０２はアンチヒューズ書き込み用の高電圧発生回路である。その構成は、一般的な供給された電源電圧をポンピングすることで、さらに高い昇圧された昇圧電圧を得る回路である。ここで得られる昇圧電圧と電源電圧との比を昇圧係数（昇圧電圧／電源電圧）とする。その昇圧係数はポンピングの段数などの回路構成により設定することができる。ＡＦ電源昇圧回路０２は、電源電圧ＶＤＤが供給され、その出力電圧ＶＡ＝ＡＡ＊ＶＤＤ（外部電圧）まで昇圧する。
【００３３】
書き込み選択信号０３は アンチヒューズ（ＡＦ）０１を破壊書き込みする選択信号である。書き込み選択信号０３は、供給される電源電圧値と、コマンド及びアドレス入力により生成され、ＡＦ書き込み回路１００とその内部に備えられたアンチヒューズ０１とを選択する。書き込み時に“H”レベルになる事でトランジスタをオンさせ、ＡＦ電源昇圧回路０２によって作りだされた昇圧電圧ＶＡをアンチヒューズ（ＡＦ）０１の電極Ａの電圧ＶＡ１に伝播する。プリセット制御信号０４は電極Ａをプリセットする制御信号である。書き込み時およびアンチヒューズ判定時にワンショット的に“H”レベルになり、容量素子の電極Ａをプリセット電圧ＶＡ２にセットする。判定信号０５はアンチヒューズの電極Ａの電位状態をアンチヒューズ判定接点０６に伝播する判定制御信号であり、アンチヒューズの判定時“H”レベル、それ以外は”L”レベルである。
【００３４】
図１（Ｂ）のＡＦ書き込み回路１１０は、アンチヒューズ（ＡＦ）１１と、ＡＦ電源昇圧回路１２と電圧ＶＢの供給ラインとを備えた書き込み電圧供給部と、複数の制御信号が入力されるインバータ回路とトランジスタとを含む制御系から構成されている。アンチヒューズ１１は、アンチヒューズ０１とは使用される工程が異なるアンチヒューズ素子である。ただしアンチヒューズ素子自体はアンチヒューズ０１、１１とも同じものであり、破壊書き込みの特性も同じである。アンチヒューズ（ＡＦ）１１は、その一方の電極Ａ側に電圧ＶＣ1、もう一方の電極Ｂ側に電圧ＶＢが接続される。ＡＦ電源昇圧回路１２はアンチヒューズ書き込み用の高電圧発生回路である。その構成は、供給された電源電圧をポンピングし、さらに高い昇圧された電位を得る回路である。ＡＦ電源昇圧回路１２は、電源電圧ＶＤＤが供給され、その出力電圧ＶＣ＝ＣＣ＊ＶＤＤ（外部電圧）まで昇圧する。
【００３５】
書き込み選択信号１３は アンチヒューズ（ＡＦ）１１を破壊書き込みする選択信号である。書き込み選択信号１３は、供給される電源電圧値と、コマンド及びアドレス入力により生成され、ＡＦ書き込み回路１１０とその内部に備えられたアンチヒューズ１１とを選択する。書き込み時に“H”レベルになる事でトランジスタをオンさせ、ＡＦ電源昇圧回路１２によって作りだされた昇圧電圧ＶＣをアンチヒューズ（ＡＦ）０１の電極Ａの電圧ＶＣ１に伝播する。プリセット制御信号１４は電極Ａをプリセットする制御信号である。書き込み時およびアンチヒューズ判定時にワンショット的に“H”レベルになり、容量素子の電極Ａをプリセット電圧ＶＣ２にセットする。判定信号１５はアンチヒューズの電極Ａの電位状態をアンチヒューズ判定接点１６に伝播する判定制御信号であり、アンチヒューズの判定時“H”レベル、それ以外は”L”レベルである。
【００３６】
本実施例の半導体記憶装置は、このＡＦ書き込み回路１００及び１１０の２つのＡＦ書き込み回路を備えている。またそれぞれのＡＦ書き込み回路には１個のアンチヒューズとその制御系を図示している。しかし書き込み電圧供給部には複数のアンチヒューズとその制御系が接続することもできる。このときアンチヒューズの両電極Ａ，Ｂの接続はＡＦ書き込み回路１００及び１１０のおいて同様の接続とする。すなわち同じ電圧ＶＢはともにアンチヒューズの電極Ｂ側に接続し、２つのＡＦ書き込み回路において同様の電極接続とする。このＡＦ書き込み回路１００及び１１０は同様の構成であり、まとめてその動作を説明する。
【００３７】
ＡＦ書き込み回路はスタンバイ状態ではＡＦ電源昇圧回路０２，１２は昇圧電圧を発生させ、すべての制御信号は“L”レベルでトランジスタはオフされている。アンチヒューズに書き込みする場合には、最初にプリセット信号０４、１４をワンショット的に“H”レベルにする。この制御で、アンチヒューズの電極Ａの電圧をＶＡ１＝ＶＡ２、ＶＣ１＝ＶＣ２にプリセットする。次に書き込み選択信号０３、１３を“H”レベルとし、書き込みするアンチヒューズを選択する。
【００３８】
選択されたアンチヒューズの電極Ａには昇圧電圧が供給され、ＶＡ１＝ＶＡ、  ＶＣ１＝ＶＣになる。アンチヒューズ（ＡＦ）０１とアンチヒューズ（ＡＦ）１１は、電極Ａと電極Ｂにそれぞれ（ＶＡ―ＶＢ）、（ＶＣ―ＶＢ）の電位差が生じる。この電位差がアンチヒューズの書き込み可能電圧ＶＣＵＴ以上であれば、それぞれのアンチヒューズ０１，１１が破壊され、書き込みされる。その後、書き込み選択信号０３、１３は“L”レベルに戻る。
【００３９】
次にアンチヒューズの判定動作を説明する。最初にプリセット信号０４、１４をワンショット的に“H”レベルにする。この制御で、アンチヒューズの電極Ａの電圧をＶＡ１＝ＶＡ２、ＶＣ１＝ＶＣ２にプリセットする。次に判定信号０５、１５を“H”レベルとし、トランジスタを導通させアンチヒューズ判定接点０６，１６にアンチヒューズの電位状態を読み出す。アンチヒューズが破壊書き込みさている場合には、電極Ａの電圧はプリセットされた電圧から電極Ｂの電圧ＶＢに変化している。一方アンチヒューズが破壊書き込みされていない場合には、電極Ａの電圧はプリセットされた電圧を保持したままである。判定終了後、判定信号０５、１５は“L”レベルに戻る。
【００４０】
図２は、図１の説明において用いた各電圧のＶＤＤに関する依存を示す図である。ＡＦ電源昇圧回路からの昇圧電圧ＶＡおよびＶＢのＶＤＤ依存は、前述した通りＡＡ，ＣＣの昇圧係数をもつ。ＡＦ電源昇圧回路０２、１２に供給される電源電圧をそれぞれＶＤＤＡ，ＶＤＤＣにすると、昇圧電圧ＶＡ＝ＡＡ＊ＶＤＤＡ，ＶＣ＝ＣＣ＊ＶＤＤＣとなる。ここで供給される電源電圧ＶＤＤＡ＜ＶＤＤＣ、係数ＡＡ＞ＣＣであり、ＶＡのグラフの傾きが大きくなる。すなわちＡＦ電源昇圧回路０２は低い電源電圧ＶＤＤＡにおいて、アンチヒューズを破壊書き込みするに必要な電圧まで昇圧できる。ＡＦ電源昇圧回路１２は電源電圧ＶＤＤＡよりも高い電源電圧ＶＤＤＣにおいて、アンチヒューズを破壊書き込みするに必要な電圧まで昇圧できる。
【００４１】
アンチヒューズを破壊書き込みする書き込み可能電圧ＶＣＵＴ，電極Ｂは電圧ＶＢとする。このとき電極Ａの電圧は（ＶＣＵＴ＋ＶＢ）以上必要となる。ＡＦ書き込み回路１００は電源電圧ＶＤＤＡで、ＡＦ書き込み回路１１０は電源電圧ＶＤＤＣにおいて電圧（ＶＣＵＴ＋ＶＢ）以上となる。つまり、アンチヒューズ（ＡＦ）０１とアンチヒューズ（ＡＦ）１１は、アンチヒューズを破壊するのに必要な外部電圧（以降この外部電圧をアンチヒューズ書き込み限界電源電圧と呼ぶ）が異なる。
【００４２】
外部電圧がＶＤＤＥ（ＶＤＤＥは “ＶＤＤＡ＜ＶＤＤＥ＜ＶＤＤＣ”の関係を満たす）で、仮に間違って書き込み選択信号０３、１３が共に“H”レベルになりＡＦ書き込み回路１００、１１０とも選択された場合を考える。ＡＦ書き込み回路１００の昇圧電圧ＶＡは（ＶＣＵＴ＋ＶＢ）以上となり、アンチヒューズ（ＡＦ）０１は破壊される。一方ＡＦ書き込み回路１１０の昇圧電圧ＶＣは（ＶＣＵＴ＋ＶＢ）以下であり、アンチヒューズ（ＡＦ）１１は 破壊されない。
【００４３】
このように供給される電源電圧値がＶＤＤＡ＜ＶＤＤＥ＜ＶＤＤＣであれば、ＡＦ書き込み回路１００はアンチヒューズを破壊書き込みできる。一方ＡＦ書き込み回路１１０はアンチヒューズを破壊書き込みができない。アンチヒューズの電極Ｂの電圧ＶＢは、アンチヒューズの両電極にかかる電圧差を大きくするため、負の電圧が好ましいがもちろん正の電圧であっても問題ない。さらにプリセットレベルＶＡ２、ＶＣ２は同じ電圧レベルであっても良い。またプリセットレベルの電圧ＶＡ１、ＶＣ１は、アンチヒューズの破壊書き込みできる電圧よりも小さい電圧であり、この電圧ではアンチヒューズは書き込みされない。
【００４４】
本実施例の半導体記憶装置は、上記したＡＦ書き込み回路１００及び１１０の２つのＡＦ書き込み回路をともに備える。同一半導体記憶装置内に、異なるアンチヒューズ書き込み限界電源電圧のＡＦ書き込み回路１００及び１１０を持つ事になる。低いアンチヒューズ書き込み限界電源電圧のＡＦ書き込み回路１００は電源電圧耐圧値の上限が低いテスト工程（例：モジュールテストＴ３）で使用する。一方高いアンチヒューズ書き込み限界電源電圧のＡＦ書き込み回路１１０は、半導体記憶装置単体状態におけるウェハテストＴ１やパッケージテストＴ２で使用する。
【００４５】
高いアンチヒューズ書き込み限界電源電圧のＡＦ書き込み回路１１０では昇圧係数が小さいことから、昇圧回路の電流効率がよい。そのため効率よくアンチヒューズの書き込みが行われる。半導体記憶装置のアンチヒューズは例えば冗長回路に使用されるが、その大多数はウェハテストＴ１やパッケージテストＴ２で書き込みされ置換される。従って大多数のアンチヒューズの書き込みが効率よく行うことができる。
【００４６】
一方低いアンチヒューズ書き込み限界電源電圧のＡＦ書き込み回路１００では昇圧する係数が大きいことから、昇圧回路の電流効率が悪いものである。しかし、半導体記憶装置はウェハテストＴ１やパッケージテストＴ２で冗長回路に既に置換されている。従ってモジュールテストにおいて発生する不良メモリ数は非常に少ない。例えば９個の半導体記憶装置が搭載されたモジュールにおいては、９個のうちの１個の半導体記憶装置のたった１個のメモリセルが不良でも不良となる。この不良を救済するための冗長回路数は少なくてもよい。従ってモジュールテストにおける冗長回路は少ないことから、書き込み効率は考慮する必要はなく、確実にアンチヒューズの書き込みができることが重要となる。
【００４７】
本願においては、異なる電源電圧で書き込み可能電圧が得られるＡＦ書き込み回路を複数備えることで、モジュールテストにおける不良アドレス置換が可能な書き込み効率、救済効率がよいアンチヒューズを備えた半導体記憶装置が得られる。低い電源電圧で書き込み可能電圧が得られるＡＦ書き込み回路のみの場合には、昇圧係数が大きく、電流効率及び置換効率が低下する欠点がある。一方高い電源電圧で書き込み可能電圧が得られるＡＦ書き込み回路のみの場合には、モジュールに搭載された他の半導体装置を破壊することになる。そのためにモジュールテストにおける不良アドレス置換が不可能となる。このようにＡＦ書き込み回路を１つとした場合にはそれぞれ問題が発生するが、複数のＡＦ書き込み回路を備えることでこれらの問題は解決できる。
【００４８】
本実施例においては、異なるアンチヒューズ書き込み限界電源電圧のＡＦ書き込み回路を複数備える。半導体単体として大多数の書き込みが実施される工程においては、効率を優先し高いアンチヒューズ書き込み限界電源電圧のＡＦ書き込み回路とする。一方電源電圧耐圧の低い他の半導体装置が搭載された後の工程（例えばモジュールテスト）においては、低いアンチヒューズ書き込み限界電源電圧のＡＦ書き込み回路とする。このように異なるアンチヒューズ書き込み限界電源電圧のＡＦ書き込み回路を複数備えることで、書き込み効率、救済効率がよいアンチヒューズを備えた半導体記憶装置が得られる。
【実施例２】
【００４９】
アンチヒューズを搭載した半導体記憶装置の実施例２について、図３、図４を参照して詳細に説明する。実施例２はアンチヒューズの低電圧側の電極Ｂへ昇圧回路を適用した実施例である。アンチヒューズの電極Ｂ側の電源が、第一の実施例では一定電圧ＶＢに対し、昇圧電圧ＶＢ１、ＶＢ２と異なる昇圧電圧とする。この昇圧電圧ＶＢ１、ＶＢ２は昇圧回路２７、３７により発生される。図３にはアンチヒューズ用のアンチヒューズ（ＡＦ）書き込み回路構成図を示し、図３（Ａ）はモジュールにおいて使用可能な高電位電極側を昇圧電圧ＶＡ、低電位電極側を昇圧電圧ＶＢ１としたアンチヒューズ（ＡＦ）書き込み回路構成図である。図３（Ｂ）は半導体単体用の高電位電極側を昇圧電圧ＶＡ、低電位電極側を昇圧電圧ＶＢ２としたアンチヒューズ（ＡＦ）書き込み回路構成図である。図４は、図３のアンチヒューズ（ＡＦ）書き込み回路における供給電源電圧と昇圧電圧との関係図を示す。
【００５０】
ＡＦ書き込み回路１２０は、アンチヒューズ（ＡＦ）２１と、ＡＦ電源昇圧回路２２とＡＦ電源ＶＢ昇圧回路２７とを備えた書き込み電圧供給部と、複数の制御信号が入力されるインバータ回路とトランジスタとを含む制御系とから構成される。アンチヒューズ（ＡＦ）２１はアンチヒューズ素子である。その一方の電極Ａ側にＶＡ1、もう一方の電極Ｂ側にＡＦ電源ＶＢ昇圧回路２７からの昇圧電圧ＶＢ１が接続される。ＡＦ電源昇圧回路２２はアンチヒューズに書き込みするための高電圧を発生する回路である。ＡＦ電源昇圧回路０２と同じく昇圧係数を任意に決められる電源の昇圧回路で、ＡＦ電源昇圧回路２２はＶＡ＝ＡＡ＊ＶＤＤ（外部電圧）のレベルまで電源ＶＡを昇圧できる回路である。
【００５１】
ＡＦ電源ＶＢ昇圧回路２７は電極Ｂ側の負の電位を作り出すアンチヒューズ書き込み用電源電圧を発生する回路である。ＡＦ電源ＶＢ昇圧回路２７は、ＶＢ１＝−（ＢＢ１＊ＶＤＤ）のレベルまで  ＶＢ１を負の電位に昇圧できる回路である。書き込み選択信号２３はアンチヒューズ（ＡＦ）２１に書き込みする選択信号である。書き込み選択信号２３は、供給される電源電圧値と、コマンド及びアドレス入力により生成され、ＡＦ書き込み回路１２０とその内部に備えられたアンチヒューズ２１とを選択する。書き込み時に“H”レベルになる事で、ＡＦ電源昇圧回路２２によって作りだされた昇圧電源ＶＡをＶＡ１に伝播する。プリセット制御信号２４はＶＡ１接点のプリセット制御信号である。書き込み時および判定時にワンショット的に“H”レベルになり、プリセットレベルＶＡ２をＶＡ１に伝播する。判定信号２５はＶＡ１の電位状態をアンチヒューズ判定接点２６に伝播する判定制御信号である。アンチヒューズの状態の判定時 “H”レベル、それ以外は“L”レベルである。
【００５２】
ＡＦ書き込み回路１３０は、アンチヒューズ（ＡＦ）３１と、ＡＦ電源昇圧回路３２とＡＦ電源ＶＢ昇圧回路３７とを備えた書き込み電圧供給部と、複数の制御信号が入力されるインバータ回路とトランジスタを含む制御系とから構成される。アンチヒューズ（ＡＦ）３１は、アンチヒューズ（ＡＦ）２１とは用途の異なるアンチヒューズ素子であり、アンチヒューズ素子自体はアンチヒューズ（ＡＦ）２１と同じものであり、破壊書き込みの特性も同じである。アンチヒューズ（ＡＦ）３１の一方の電極Ａ側にＶＡ３、もう一方の電極Ｂ側に電源ＶＢ２が接続される。ＡＦ電源昇圧回路３２はアンチヒューズ書き込み用電源発生回路である。ＡＦ電源昇圧回路０２と同じく昇圧係数を任意に決められる電源の昇圧回路で、外部電圧ＶＤＤを昇圧し電源ＶＡまで昇圧できる回路である。ＡＦ電源昇圧回路３２はＡＦ電源昇圧回路２２と同じ昇圧回路でも良く、ＶＡ＝ＡＡ＊ＶＤＤである。
【００５３】
ＡＦ電源ＶＢ昇圧回路３７は電極Ｂ側の負の電位を作り出すアンチヒューズ書き込み用電源電圧発生回路である。ＡＦ電源ＶＢ昇圧回路３７は、ＶＢ２＝−（ＢＢ２＊ＶＤＤ）のレベルまでＶＢ２を負の電位に昇圧できる回路である。ここでそれぞれのＡＦ電源ＶＢ昇圧回路の昇圧係数を、ＢＢ１＞ＢＢ２とする。書き込み選択信号３３はアンチヒューズ（ＡＦ）３１に書き込みする選択信号である。書き込み選択信号３３は、供給される電源電圧値と、コマンド及びアドレス入力により生成され、ＡＦ書き込み回路１３０とその内部に備えられたアンチヒューズ３１とを選択する。書き込み時に“H”レベルになる事で、ＡＦ電源昇圧回路３２によって作りだされた昇圧電源ＶＡをＶＡ３に伝播する。プリセット信号３４はＶＡ１接点のプリセット制御信号である。書き込み時および判定時にワンショット的に”H”レベルになり、プリセットレベルＶＡ２をＶＡ３に伝播する。判定信号３５はＶＡ３の電位状態をアンチヒューズ判定接点３６に伝播する判定制御信号である。アンチヒューズの状態判定時“H”レベル、それ以外は”L”レベルである。
【００５４】
本実施例の半導体記憶装置は、ＡＦ書き込み回路１２０及び１３０の２つのＡＦ書き込み回路を備えている。またそれぞれのＡＦ書き込み回路には１個のアンチヒューズとその制御系を図示している。しかし書き込み電圧供給部には複数のアンチヒューズとその制御系が接続することもできる。このときアンチヒューズの両電極Ａ，Ｂの接続はＡＦ書き込み回路１２０及び１３０のおいて同様の電極接続とする。このＡＦ書き込み回路１２０及び１３０は同様の構成であり、まとめてその動作を説明する。
【００５５】
ＡＦ書き込み回路１２０及び１３０はスタンバイ状態ではＡＦ電源昇圧回路２２，３２及びＡＦ電源ＶＢ昇圧回路２７、３７は昇圧電圧を発生させ、すべての制御信号は“L”レベルでトランジスタはオフされている。アンチヒューズに書き込みする場合には、最初にプリセット信号２４、３４をワンショット的に“H”レベルにする。この制御で、アンチヒューズの電極Ａの電圧をＶＡ１＝ＶＡ２、ＶＡ３＝ＶＡ２にプリセットする。次に書き込み選択信号２３、３３を“H”レベルとし、書き込みしたいアンチヒューズを選択する。
【００５６】
選択されたアンチヒューズの電極Ａに昇圧電圧が供給され、ＶＡ１＝ＶＡ、  ＶＡ３＝ＶＡになる。アンチヒューズ（ＡＦ）２１とアンチヒューズ（ＡＦ）３１は、電極Ａと電極Ｂにそれぞれ（ＶＡ―ＶＢ１）、（ＶＡ―ＶＢ２）の電位差が生じる。この電位差がアンチヒューズの書き込み可能電圧ＶＣＵＴ以上であれば、それぞれのアンチヒューズ２１，３１が破壊され、書き込みされる。その後、書き込み選択信号２３、３３は“L”レベルに戻る。
【００５７】
次にアンチヒューズの判定動作を説明する。最初にプリセット信号２４、３４をワンショット的に“H”レベルにする。この制御で、アンチヒューズの電極Ａの電圧をＶＡ１＝ＶＡ２、ＶＡ３＝ＶＡ２にプリセットする。次に判定信号２５、３５を“H”レベルとし、トランジスタを導通させアンチヒューズ判定接点２６，３６にアンチヒューズの状態を読み出す。アンチヒューズが破壊されている場合には、電極Ａの電圧はプリセットされた電圧から電極Ｂの電圧に変化している。一方アンチヒューズが破壊されていない場合には、電極Ａの電圧はプリセットされた電圧を保持したままである。判定終了後、判定信号２５、３５は“L”レベルに戻る。
【００５８】
図４は、図３のＡＦ電源ＶＢ昇圧回路２７，３７の電源電圧ＶＤＤに関する依存を示す図である。ＶＢ１およびＶＢ２のＶＤＤ依存は、前述した通りＢＢ１，ＢＢ２の係数をもつ。昇圧係数は、ＢＢ１＞ＢＢ２であり、ＶＢ１のグラフの傾きが大きくなる。ここで、第一の実施例と同様に、アンチヒューズを破壊する際に必要な電極Ａ、電極Ｂの電位差をＶＣＵＴとする。
【００５９】
アンチヒューズ（ＡＦ）２１とアンチヒューズ（ＡＦ）３１は同じ破壊の特性である。そのため、共にそれぞれの電極Ｂの電圧（＝ＶＢ１、ＶＢ２）が“−（ＶＣＵＴ―ＶＡ）”まで負に昇圧されると電極Ａ−Ｂ間の電位差が書き込み可能電圧ＶＣＵＴになりアンチヒューズが破壊される。このアンチヒューズが破壊される時のＶＤＤをＶＤＤＢ１、ＶＤＤＢ２とすると、図４に示すようにＶＤＤＢ１＜ＶＤＤＢ２である。つまり、アンチヒューズ（ＡＦ）２１とアンチヒューズ（ＡＦ）３１は、アンチヒューズを破壊するのに必要なアンチヒューズ書き込み限界電源電圧ＶＤＤが異なる。外部電源電圧がＶＤＤＥ（ＶＤＤＥは“ＶＤＤＢ１＜ＶＤＤＥ＜ＶＤＤＢ２”の関係を満たす）であり、仮に間違って書き込み選択信号２３、３３が共に“H”になった時に、アンチヒューズ（ＡＦ）２１は破壊されるが、アンチヒューズ（ＡＦ）３１は破壊されない。
【００６０】
本実施例の半導体記憶装置は、上記したＡＦ書き込み回路１２０，１３０を備える。アンチヒューズの書き込み電圧として高電位（電極Ａ）側には同一昇圧電圧を供給する。低電位（電極Ｂ）側には、異なる昇圧係数を有するＡＦ電源ＶＢ昇圧回路からの昇圧電圧を供給する。昇圧係数が異なることから外部電源電圧がＶＤＤＢ１＜ＶＤＤＥ＜ＶＤＤＢ２とした場合に、間違ってヒューズ書き込み選択信号２３、３３が共に“H”レベルになったとしても、アンチヒューズ（ＡＦ）２１は破壊されるが、アンチヒューズ（ＡＦ）３１は破壊されない。
【００６１】
本実施例においては、ＡＦ書き込み回路１２０をモジュールテスト用、ＡＦ書き込み回路１３０を半導体単体のウェハテスト及びパッケージテスト用とする。この構成とすることで実施例１と同様に、書き込み効率、救済効率がよいアンチヒューズを備えた半導体記憶装置が得られる。また、実施例１と実施例２を混在させ電極Ａ側、電極Ｂ側に異なる昇圧係数を有するＡＦ電源昇圧回路及びＡＦ電源ＶＢ昇圧回路を組み合わせることも可能であることは勿論である。
【実施例３】
【００６２】
アンチヒューズを搭載した半導体記憶装置の実施例３として、図５〜８を参照して詳細に説明する。本実施例は半導体記憶装置内部で発生された電位を共通に利用する実施例である。
【００６３】
図５は第１のアンチヒューズ（ＡＦ）書き込み回路で（Ａ）は高電位電極側を昇圧電圧ＶＡ、低電位電極側を電圧ＶＢとしたアンチヒューズ（ＡＦ）書き込み回路構成図、図５（Ｂ）は高電位電極側を昇圧電圧ＶＡ、低電位電極側を電圧ＶＳＳとしたＡＦ書き込み回路構成図である。図６は第２のＡＦ書き込み回路で図６（Ａ）は高電位電極側を昇圧電圧ＶＡ、低電位電極側を電圧ＶＢとしたＡＦ書き込み回路構成図、図６（Ｂ）は高電位電極側を昇圧電圧ＶＰＰあるいは外部電源電圧ＶＤＤ、低電位電極側を電圧ＶＢとしたＡＦ書き込み回路構成図である。図７は、図５のＡＦ書き込み回路における供給電源電圧と昇圧電圧との関係図である。図８は、図６のＡＦ書き込み回路における供給電源電圧と昇圧電圧との関係図である。
【００６４】
図５（Ａ）に示すＡＦ書き込み回路１００は、実施例１と同じであり、同じ符号としその説明は省略する。図５（Ｂ）のＡＦ書き込み回路１４０は、アンチヒューズ４１と、ＡＦ電源昇圧回路４２と電圧ＶＳＳの供給ラインとを備えた書き込み電圧供給部と、複数の制御信号が入力されるインバータ回路とトランジスタを含む制御系から構成される。ここでＡＦ電源昇圧回路４２はＡＦ電源昇圧回路０２と同じ特性を有し、昇圧電圧ＶＡを出力する。従ってＡＦ電源昇圧回路４２はＡＦ電源昇圧回路０２と共有化して１つのＡＦ電源昇圧回路としてもよい。アンチヒューズ４１の高電位（電極Ａ）側には昇圧電圧ＶＡ、低電位（電極Ｂ）側には電圧ＶＳＳとする。ここで電圧ＶＳＳはＡＦ書き込み回路１００の電圧ＶＢよりも高い電圧で、電圧ＶＳＳ＞ＶＢとする。例えば接地電位や、基板電位等の半導体記憶装置内部使用される電位を流用することができる。制御系は書き込み選択信号４３、プリセット制御信号４４、判定信号４５が入力され、アンチヒューズ判定接点４６に判定信号を出力する。
【００６５】
本実施例の動作は実施例１，２と基本的には同様であり、簡単に説明する。アンチヒューズに書き込みする場合には、最初プリセット制御信号０４、４４により高電位（電極Ａ）側をプリセット電圧ＶＡ２にプリセットする。書き込み選択信号０３、４３を“H”レベルにし、ＶＡ１＝ＶＡ、ＶＡ３＝ＶＡとする。アンチヒューズ（ＡＦ）０１とアンチヒューズ（ＡＦ）４１の電極Ａと電極Ｂ間に、それぞれ（ＶＡ―ＶＢ）、（ＶＡ―ＶＳＳ）の電位差が生じる。図 7は、図５において用いる各電圧の関係を示す。ここで、今までの実施例と同じように、アンチヒューズを破壊する際に必要な電極Ａ、電極Ｂの電位差をＶＣＵＴとする。
【００６６】
アンチヒューズ（ＡＦ）０１とアンチヒューズ（ＡＦ）４１は同じ破壊書き込み特性を有するアンチヒューズである。従って、共にそれぞれの電極Ａの電圧が、図５（Ａ）では（ＶＣＵＴ＋ＶＢ）、図５（Ｂ）では（ＶＣＵＴ＋ＶＳＳ）まで上昇するとアンチヒューズが破壊される。この アンチヒューズが破壊される時のＶＤＤをＶＤＤＡ、ＶＤＤＡ２とすると、図７に示すようにＶＤＤＡ＜ＶＤＤＡ２である。つまり、アンチヒューズ（ＡＦ）０１とアンチヒューズ（ＡＦ）４１は、 アンチヒューズ書き込み限界電源電圧ＶＤＤが異なる。この場合、外部電圧がＶＤＤＥ（ＶＤＤＥは“ＶＤＤＡ＜ＶＤＤＥ＜ＶＤＤＡ２”の関係を満たす）であれば、仮に間違って書き込み選択信号 ０３、４３が共に“H”になったとしても、アンチヒューズ（ＡＦ）０１は書き込みされるが、アンチヒューズ（ＡＦ）４１は書き込みされない。
【００６７】
次に図６、図８を参照して説明する。図６（Ａ）に示すＡＦ書き込み回路１００は、実施例１と同じである。同じ符号とし、その説明は省略する。図６（Ｂ）のＡＦ書き込み回路１５０は、アンチヒューズ５１と、ＶＰＰ又はＶＤＤの供給ラインと電圧ＶＢの供給ラインを備えた書き込み電圧供給部と、複数の制御信号が入力されるインバータ回路とトランジスタを含む制御系から構成される。アンチヒューズ５１の高電位（電極Ａ）側には昇圧電圧ＶＰＰ又は電源電圧ＶＤＤ、低電位（電極Ｂ）側は電圧ＶＢとする。ここで昇圧電圧ＶＰＰは例えばワード線を活性化するために昇圧された電圧である。制御系は書き込み選択信号５３、プリセット制御信号５４、判定信号５５が入力され、アンチヒューズ判定接点５６に判定信号を出力する。
【００６８】
本実施例の動作は実施例１，２と基本的には同様であり、簡単に説明する。アンチヒューズに書き込みする場合には、最初プリセット制御信号０４、５４により高電位（電極Ａ）側をプリセット電圧ＶＡ２にプリセットする。書き込み選択信号０３、５３を“H”レベルにし、ＶＡ１＝ＶＡ、ＶＡ３＝ＶＰＰ（又はＶＤＤ）とする。アンチヒューズ（ＡＦ）０１とアンチヒューズ（ＡＦ）５１の電極Ａと電極Ｂ間に、それぞれ（ＶＡ―ＶＢ）、（ＶＰＰ―ＶＢ）又は（ＶＤＤ−ＶＢ）の電位差が生じる。図８は、図６において用いる各電圧の関係を示す。ここで、今までの実施例と同じように、アンチヒューズを破壊する際に必要な電極Ａ、電極Ｂの電位差をＶＣＵＴとする。
【００６９】
アンチヒューズ（ＡＦ）０１とアンチヒューズ（ＡＦ）５１は同じ破壊書き込み特性を有するアンチヒューズである。従って、それぞれの電極Ａの電圧が（ＶＣＵＴ＋ＶＢ）まで上昇するとアンチヒューズが破壊される。この アンチヒューズが破壊される時のＶＤＤをＶＤＤＡ、ＶＤＤＡ３、ＶＣＵＴ＋ＶＢとすると、図８に示すようにＶＤＤＡ＜ＶＤＤＡ３＜ＶＣＵＴ＋ＶＢである。つまり、アンチヒューズ（ＡＦ）０１とアンチヒューズ（ＡＦ）５１は、 アンチヒューズ書き込み限界電源電圧ＶＤＤが異なる。電極Ａの電位をＶＰＰとした場合、外部電圧がＶＤＤＥ（ＶＤＤＥは“ＶＤＤＡ＜ＶＤＤＥ＜ＶＤＤＡ３”の関係を満たす）であれば、仮に間違って書き込み選択信号 ０３、５３が共に“H”になったとしても、アンチヒューズ（ＡＦ）０１には書き込みされるが、アンチヒューズ（ＡＦ）５１は書き込みされない。
【００７０】
電極Ａの電位をＶＤＤとした場合、外部電圧がＶＤＤＥ（ＶＤＤＥは“ＶＤＤＡ＜ＶＤＤＥ＜ＶＣＵＴ＋ＶＢ”の関係を満たす）であれば、書き込み選択信号０３、５３が共に“H”になったとしても、アンチヒューズ（ＡＦ）０１には書き込みされるが、アンチヒューズ（ＡＦ）５１は書き込みされない。このようにアンチヒューズ（ＡＦ）０１とアンチヒューズ（ＡＦ）５１は、アンチヒューズ書き込み限界電源電圧ＶＤＤが異なる。
【００７１】
本実施例の半導体記憶装置は、異なるアンチヒューズ書き込み限界電源電圧のＡＦ書き込み回路を複数備える。半導体単体として大多数の書き込みが実施される工程においては、効率を優先し高いアンチヒューズ書き込み限界電源電圧のＡＦ書き込み回路とする。一方他の半導体装置が搭載された後の工程においては、低いアンチヒューズ書き込み限界電源電圧のＡＦ書き込み回路とする。このように異なるアンチヒューズ書き込み限界電源電圧のＡＦ書き込み回路を複数備えることで、書き込み効率、救済効率がよいアンチヒューズを備えた半導体記憶装置が得られる。
【００７２】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能であり、これらも本発明に含まれることはいうまでもない。
【図面の簡単な説明】
【００７３】
【図１】実施例１におけるアンチヒューズ（ＡＦ）書き込み回路構成図であり、（Ａ）は高電位電極側を昇圧電圧ＶＡ、低電位電極側を電圧ＶＢとしたＡＦ書き込み回路構成図、（Ｂ）は高電位電極側を昇圧電圧ＶＣ、低電位電極側を電圧ＶＢとしたＡＦ書き込み回路構成図である。
【図２】図１のアンチヒューズ（ＡＦ）書き込み回路における供給電源電圧と昇圧電圧との関係図である。
【図３】実施例２におけるアンチヒューズ（ＡＦ）書き込み回路構成図であり、（Ａ）は高電位電極側を昇圧電圧ＶＡ、低電位電極側を昇圧電圧ＶＢ１としたＡＦ書き込み回路構成図、（Ｂ）は高電位電極側を昇圧電圧ＶＡ、低電位電極側を昇圧電圧ＶＢ２としたＡＦ書き込み回路構成図である。
【図４】図３のアンチヒューズ（ＡＦ）書き込み回路における供給電源電圧と昇圧電圧との関係図である。
【図５】実施例３における第１のアンチヒューズ（ＡＦ）書き込み回路構成図であり、（Ａ）は高電位電極側を昇圧電圧ＶＡ、低電位電極側を電圧ＶＢとしたＡＦ書き込み回路構成図、（Ｂ）は高電位電極側を昇圧電圧ＶＡ、低電位電極側を電圧ＶＳＳとしたＡＦ書き込み回路構成図である。
【図６】実施例３における第２のアンチヒューズ（ＡＦ）書き込み回路構成図であり、（Ａ）は高電位電極側を昇圧電圧ＶＡ、低電位電極側を電圧ＶＢとしたＡＦ書き込み回路構成図、（Ｂ）は高電位電極側を昇圧電圧ＶＰＰあるいは外部電源電圧ＶＤＤ、低電位電極側を電圧ＶＢとしたＡＦ書き込み回路構成図である。
【図７】図５のアンチヒューズ（ＡＦ）書き込み回路における供給電源電圧と昇圧電圧との関係図である。
【図８】図６のアンチヒューズ（ＡＦ）書き込み回路における供給電源電圧と昇圧電圧との関係図である。
【図９】半導体記憶装置におけるアンチヒューズのプログラムに関する工程フローを示す。
【符号の説明】
【００７４】
０１、１１、２１、３１、４１、５１    アンチヒューズ（ＡＦ）
０２、１２、２２、３２、４２    ＡＦ電源昇圧回路
０３、１３、２３、３３、４３、５３    書き込み選択信号
０４、１４、２４、３４、４４、５４    プリセット制御信号
０５、１５、２５、３５、４５、５５    判定信号
０６、１６、２６、３６、４６、５６    アンチヒューズ判定接点
２７、３７    ＡＦ電源ＶＢ昇圧回路
１００、１１０、１２０、１３０、１４０、１５０    アンチヒューズ（ＡＦ）書き込み回路
【図１】
2007294031.tif 000003
【図２】
2007294031.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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