(57)【要約】      （修正有）【課題】リセス領域の食刻深さは低減させるものの、底部分にバー形態の突出部を形成し、チャンネルの広さを増加させ、半導体素子の電気的特性を向上させ得る半導体素子及びその形成方法を提供する。【解決手段】半導体素子のリセス領域を形成する工程マージンを確保するため、リセス領域の底部分にバー形態の突出部を形成することによりゲートのチャネル長を増加させるか、チャンネルの広さを増加させ、半導体素子の電気的特性を向上させる。  【選択図】なし【特許請求の範囲】
【請求項１】
半導体基板に形成される活性領域と、
前記活性領域とゲートがオーバーラップされる領域に形成され、底部分にバー形態の突出部が形成されたリセス領域とを含むことを特徴とする半導体素子。
【請求項２】
前記突出部はゲートの長手方向と平行の方向に備えられることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記突出部はゲートの長手方向と垂直の方向に備えられることを特徴とする請求項１に記載の半導体素子。
【請求項４】
（ａ）半導体基板に活性領域を画成する素子分離膜を形成する段階と、
（ｂ）前記半導体基板上部に前記活性領域とゲートがオーバーラップされる領域の両エッジ部を部分的に露出させる第１ハードマスクパターンを形成する段階と、
（ｃ）前記第１ハードマスクパターンを用いて前記活性領域を食刻して、第１食刻領域等を形成する段階と、
（ｄ）前記第１ハードマスクパターンを除去し、前記第１食刻領域にＳＯＤ物質を埋め込む段階と、
（ｅ）前記半導体基板上部に前記第１食刻領域の間の活性領域を露出させる第２ハードマスクパターンを形成する段階と、
（ｆ）前記第２ハードマスクパターンを用いて前記活性領域を食刻するものの、前記第１食刻領域の深さよりさらに低い深さに食刻して第２食刻領域を形成する段階と、
（ｇ）前記第２ハードマスクパターン及び前記ＳＯＤ物質を除去し、前記第１食刻領域及び第２食刻領域により底部分にバー形態の突出部が形成されたリセス領域を形成する段階とを含むことを特徴とする半導体素子の形成方法。
【請求項５】
前記（ｂ）段階で第１ハードマスクパターンは、前記活性領域及びゲートがオーバーラップされる領域においてゲートの長手方向と平行の方向に対する両エッジ部を、所定線幅のバー形態に露出させることを特徴とする請求項４に記載の半導体素子の形成方法。
【請求項６】
前記（ｂ）段階で第１ハードマスクパターンは、前記活性領域及びゲートがオーバーラップされる領域においてゲートの長手方向と垂直の方向に対する両エッジ部を、所定線幅のバー形態に露出させることを特徴とする請求項４に記載の半導体素子の形成方法。
【請求項７】
前記第１及び第２ハードマスクパターンは炭素層で形成することを特徴とする請求項４に記載の半導体素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子及びその形成方法に関し、半導体素子のリセス領域を形成する工程マージンを確保するため、リセス領域の底部分にバー形態の突出部を形成することによりゲートのチャンネル長を増加させ、チャンネルの広さを増加させて半導体素子の電気的特性を向上させ得るようにする発明に関する。
【背景技術】
【０００２】
半導体素子が高集積化されるに伴い活性領域及び素子分離膜を形成する工程マージンが低減するようになった。さらに、ゲートの線幅が狭くなりながらチャンネル長の低減により半導体素子の電気的特性が低下する問題であるショートチャンネル効果（Short Channel Effect）が発生した。これを克服するためリセスゲートを使用することになった。リセスゲートはゲート予定領域の半導体基板を所定の深さに食刻して活性領域とゲートとの間の接触面積を増加させることにより、ゲートのチャンネル長を増加させることのできる技術である。
【０００３】
図１は、従来の技術に係る半導体素子を示す平面図である。
図１に示されているように、半導体基板１０に活性領域２０及び素子分離膜３０が形成され、ゲート予定領域の活性領域２０が食刻されたリセス領域６０が形成される。
【０００４】
図２は、従来の技術に係る半導体素子を示す断面図であって、図１のＡＡ’方向に沿う断面を示している。
図２に示されているように、リセス領域６０上部にゲート７０が形成され、ゲート７０の長手方向に対する断面でリセス領域６０によりチャンネル長が増加したことが分かる。
【０００５】
しかし、半導体素子の大きさがさらに小さくなりながら、リセス領域を用いてチャンネル長を増加させるのに限界が発生し、後続するランディングプラグコンタクト領域を確保することも困難になった。従って、リセス領域の幅が次第に小さくなり、所定のチャンネル長を確保するためにはその深さがさらに深くならなければならないので、リセス領域を形成する工程マージンが極度に制限されるとの問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記問題点を解決するため、本発明はリセス領域の食刻深さは低減させるものの、底部分にバー形態の突出部を形成する。このとき、バー形態の突出部がゲートの長手方向と平行の方向に形成される場合ゲートのチャンネル長が増加し、バー形態の突出部がゲートの長手方向と垂直の方向に形成される場合チャンネルの広さを増加させ、半導体素子の電気的特性を向上させ得る半導体素子及びその形成方法を提供することにその目的がある。
【課題を解決するための手段】
【０００７】
本発明に係る半導体素子は
半導体基板に形成される活性領域と、
前記活性領域とゲートがオーバーラップされる領域に形成され、底部分にバー（bar）形態の突出部が形成されたリセス領域を含むことを特徴とする。
【０００８】
このとき、前記突出部はゲートの長手方向と平行の方向に備えられるか、またはゲートの長手方向と垂直の方向に備えられることを特徴とする。
【０００９】
併せて、本発明に係る半導体素子の形成方法は、
（ａ）半導体基板に活性領域を画成する素子分離膜を形成する段階と、
（ｂ）前記半導体基板上部に前記活性領域とゲートがオーバーラップされる領域の両エッジ部を部分的に露出させる第１ハードマスクパターンを形成する段階と、
（ｃ）前記第１ハードマスクパターンを用いて前記活性領域を食刻し、第１食刻領域等を形成する段階と、
（ｄ）前記第１ハードマスクパターンを除去し、前記第１食刻領域にＳＯＤ物質を埋め込む段階と、
（ｅ）前記半導体基板上部に前記第１食刻領域の間の活性領域を露出させる第２ハードマスクパターンを形成する段階と、
（ｆ）前記第２ハードマスクパターンを用いて前記活性領域を食刻するものの、前記第１食刻領域の深さよりさらに低い深さに食刻して第２食刻領域を形成する段階と、
（ｇ）前記第２ハードマスクパターン及び前記ＳＯＤ物質を除去し、前記第１食刻領域及び第２食刻領域により底部分にバー形態の突出部が形成されたリセス領域を形成する段階とを含むことを特徴とする。
【００１０】
このとき、前記（ｂ）段階で第１ハードマスクパターンは、前記活性領域及びゲートがオーバーラップされる領域において、ゲートの長手方向と平行の方向に対する両エッジ部を所定線幅のバー形態に露出させるか、またはゲートの長手方向と垂直の方向に対する両エッジ部を所定線幅のバー形態に露出させることを特徴とする。
【００１１】
さらに、前記第１及び第２ハードマスクパターンは炭素層で形成することを特徴とする。
【発明の効果】
【００１２】
本発明に係る半導体素子及びその形成方法は、リセス領域の工程マージンを確保するため、リセス領域の底部分にバー形態の突出部を形成することによりゲートのチャンネル長を増加させるか、チャンネルの広さを増加させ、半導体素子の電気的特性を向上させることができる。従って、本発明に係る半導体素子及びその形成方法はリセス領域を安定的に拡張させることにより、ゲートのしきい値電圧の減少特性を改善させることができ、リフレッシュ特性及びショートチャンネル効果を改善させることのできるという効果が得られる。
【発明を実施するための最良の形態】
【００１３】
以下では、本発明の実施の形態を図を参照して詳しく説明する。
図３は、本発明の第１の実施の形態に係る半導体素子を示す平面図である。
図３に示されているように、半導体基板１００に活性領域１２０が素子分離膜１３０により画成され、活性領域１２０とゲート１７０がオーバーラップされる領域にリセス領域１６０が形成される。このとき、リセス領域１６０の底部分に形成されるバー形態の突出部１５０をさらに含む。
【００１４】
ここで、突出部１５０はゲートの長手方向と平行の方向に備えられ、ゲートの長手方向と平行の方向に対するリセス領域１６０の両エッジ部をバー形態に食刻する第１食刻領域１４０により形成される。
【００１５】
図４ａ〜図４ｇは、本発明の第１の実施の形態に係る半導体素子の形成方法を示す断面図等であって、図３のＢＢ’方向に沿う断面を示している。
図４ａに示されているように、半導体基板１００に活性領域１２０を画成する素子分離膜１３０を形成する。このとき、素子分離膜１３０はＳＴＩ（Shallow Trench Isolation）工程を用いて形成するのが好ましい。次は、半導体基板１００上部に後続する工程で活性領域１２０とゲートがオーバーラップされる領域の両エッジ部を部分的に露出させる第１ハードマスクパターン１３５を形成する。このとき、第１ハードマスクパターン１３５は活性領域１２０及びゲートがオーバーラップされる領域において、ゲートの長手方向と平行の方向に対する両エッジ部を所定線幅のバー形態に露出させる。さらに、第１ハードマスクパターン１３５は炭素層で形成するのが好ましい。炭素層をハードマスクパターンで形成するのは、露出させる領域が相対的に微細なパターンであるので食刻工程でハードマスク層の損傷を防止するためのものである。
【００１６】
図４ｂに示されているように、第１ハードマスクパターン１３５を用いて活性領域１２０を食刻し、第１食刻領域１４０を形成する。次は、第１ハードマスクパターン１３５を除去する。
【００１７】
図４ｃに示されているように、第１食刻領域１４０にＳＯＤ（Spin On Dielectric）物質１４５を埋め込む。このとき、ＳＯＤ物質１４５は埋込特性に優れるので、第１食刻領域１４０が微細に形成されても容易に埋め込むことができるという長所を有している。
【００１８】
図４ｄに示されているように、半導体基板１００上部に前記第１食刻領域１４０の間の活性領域１２０を露出させる第２ハードマスクパターン１５５を形成する。このとき、第２ハードマスクパターン１５５は炭素層で形成するのが好ましい。
【００１９】
図４ｅに示されているように、第２ハードマスクパターン１５５を用いて活性領域１２０を食刻するものの、半導体基板１００表面から測定された第１食刻領域１４０の深さよりさらに低い深さに食刻して第２食刻領域を形成する。従って、第１食刻領域１４０及び第２食刻領域により突出部１５０が形成されるようにする。次は、第２ハードマスクパターン１５５を除去する。
【００２０】
図４ｆに示されているように、ＳＯＤ物質１４５を除去し、第１食刻領域１４０及び第２食刻領域により底部分にバー形態の突出部１５０が形成されたリセス領域１６０を形成する。
【００２１】
図４ｇに示されているように、リセス領域１５０上部にゲート１７０を形成する。ここで、第１食刻領域１４０の深さを深く形成しなくとも突出領域１５０により充分なチャンネル長を確保することができるようになるので、リセス領域を形成する工程マージンが増加することになる。
【００２２】
図５は、本発明の第２の実施の形態に係る半導体素子を示す平面図である。
図５に示されているように、図３と同様の構造でリセス領域１６０の底部分に形成されるバー形態の突出部１５０がゲートの長手方向と垂直の方向に備えられる。ここで、突出部１５０が形成される工程は図４ａ〜図４ｇの工程と同じ段階に従う。
【００２３】
図６は、本発明の第２の実施の形態に係る半導体素子を示す断面図であって、図５のＣＣ’方向に沿う断面を示している。
図６に示されているように、ゲート１７０の長手方向に対する断面で第１食刻領域１４０及び突出部１５０によりチャンネルの広さが増加したことが分かる。
【００２４】
図７は、本発明の第３の実施の形態に係る半導体素子を示す平面図である。
図８は、本発明の第３の実施の形態に係る半導体素子を示す断面図であって、図７のＤＤ’方向に沿う断面を示している。
図７及び図８に示されているように、素子分離膜１３０がリセス領域１６０を形成する第１食刻領域１４０により露出される構成を提供することが分かる。
【００２５】
ここで、第１食刻領域１４０をゲートの長手方向と垂直の方向に形成する方法は、チャンネルの広さが充分確保されるようにして電流の流れが円滑になり、半導体素子の電気的特性を向上させることができる。
【００２６】
前述のように、本発明に係る半導体素子及びその形成方法はリセス領域の工程マージンを確保するため、リセス領域の食刻深さは低減させるものの、底部分にバー形態の突出部を形成する。このとき、バー形態の突出部がゲートの長手方向と平行の方向に形成される場合、ゲートのチャンネル長が増加し、バー形態の突出部がゲートの長手方向と垂直の方向に形成される場合、チャンネルの広さを増加させ、半導体素子の電気的特性が向上する。
【００２７】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００２８】
【図１】従来の技術に係る半導体素子を示す平面図である。
【図２】従来の技術に係る半導体素子を示す断面図である。
【図３】本発明の第１の実施の形態に係る半導体素子を示す平面図である。
【図４ａ】本発明の第１の実施の形態に係る半導体素子の形成方法を示す断面図である。
【図４ｂ】本発明の第１の実施の形態に係る半導体素子の形成方法を示す断面図である。
【図４ｃ】本発明の第１の実施の形態に係る半導体素子の形成方法を示す断面図である。
【図４ｄ】本発明の第１の実施の形態に係る半導体素子の形成方法を示す断面図である。
【図４ｅ】本発明の第１の実施の形態に係る半導体素子の形成方法を示す断面図である。
【図４ｆ】本発明の第１の実施の形態に係る半導体素子の形成方法を示す断面図である。
【図４ｇ】本発明の第１の実施の形態に係る半導体素子の形成方法を示す断面図である。
【図５】本発明の第２の実施の形態に係る半導体素子を示す平面図である。
【図６】本発明の第２の実施の形態に係る半導体素子を示す断面図である。
【図７】本発明の第３の実施の形態に係る半導体素子を示す平面図である。
【図８】本発明の第３の実施の形態に係る半導体素子を示す断面図である。
【符号の説明】
【００２９】
１０、１００  半導体基板
２０、１２０  活性領域
３０、１３０  素子分離膜
６０、１６０  リセス領域
７０、１７０  ゲート
１３５  第１ハードマスクパターン
１４０  第１食刻領域
１４５  ＳＯＤ物質
１５０  突出部
１５５  第２ハードマスクパターン
【図１】
2007201409.tif 000002
【図２】
2007201409.tif 000003
【図３】
2007201409.tif 000004
【図４ａ】
2007201409.tif 000005
【図４ｂ】
2007201409.tif 000006
【図４ｃ】
2007201409.tif 000007
【図４ｄ】
2007201409.tif 000008
【図４ｅ】
2007201409.tif 000009
【図４ｆ】
2007201409.tif 000010
【図４ｇ】
2007201409.tif 000011
【図５】
2007201409.tif 000012
【図６】
2007201409.tif 000013
【図７】
2007201409.tif 000014
【図８】
2007201409.tif 000015