(57)【要約】【課題】バリア層によって金属間絶縁膜の誘電率が高くなるのを防止して信頼性が向上した半導体素子を提供する。【解決手段】本発明による半導体素子は、ソース／ドレーン領域を有する半導体基板、前記半導体基板上に形成されたゲート電極、前記半導体基板上に形成されて，第１ダマシンパターンを有する第１のＩＭＤ、前記ダマシンパターン内に形成される第１バリア層、前記第１バリア層上に形成される第１金属配線、前記第１ダマシンパターン内に形成される第１メタルキャップ層、が含まれる。【選択図】図１
2007142421.tif 000002
【特許請求の範囲】
【請求項１】
ソース／ドレーン領域を有する半導体基板、
前記半導体基板上に形成されたゲート電極、
前記半導体基板上に形成されて,第１ダマシンパターンを有する第１のＩＭＤ、
前記ダマシンパターンに形成される第１バリア層、
前記第１バリア層上に形成される第１金属配線、
前記第１ダマシンパターン内に形成される第１メタルキャップ層
を含むことを特徴とする半導体素子。
【請求項２】
前記第１メタルキャップ層は前記第１ダマシンパターン内で前記第１金属配線上に形成されることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１ダマシンパターンは第１ビアホールと第１トレンチ形成され,
前記第１メタルキャップ層は前記第１トレンチ内に形成されることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記第１メタルキャップ層の両側面には前記第１バリア層の所定部位が位置されることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記第１メタルキャップ層はＴｉ,ＳｉＮ,ＳｉＣＮ,ＴｉＮ、Ｒｕから選択される何れか一つの物質からなることを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記第１のＩＭＤ上に第２ダマシンパターンを有する第２のＩＭＤが形成され,
前記第２ダマシンパターン内に第２バリア層と第２金属配線が形成され,
前記第１メタルキャップ層上に前記第２バリア層上が形成されることを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記第２ダマシンパターン内に第２メタルキャップ層が形成されて,
前記第２メタルキャップ層が前記第２金属配線上に形成されることを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記第２ダマシンパターンが第２ビアホールと第２トレンチで形成され,
前記第２メタルキャップ層が前記第２トレンチ内に形成されることを特徴とする請求項７に記載の半導体素子。
【請求項９】
半導体基板上に第１のＩＭＤを形成して,前記第１のＩＭＤ内に第１ダマシンパターンを形成するステップ、
前記第１ダマシンパターン内に第１バリア層と第１金属配線を形成するステップ、
前記第１ダマシンパターン内の第１金属配線上に第１メタルキャップ層を形成するステップ、
前記第１メタルキャップ層上に第２のＩＭＤを形成するステップ
を含むことを特徴とする半導体素子の製造方法。
【請求項１０】
前記第１バリア層と第１金属配線を形成するステップは,
前記第１バリア層と第１金属配線を順次に積層形成した後,ＣＭＰ工程によって前記第１金属配線と第１バリア層の所定部位を除去するステップを含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記ＣＭＰ工程で使用されるスラリーは前記第１バリア層より前記第１金属配線に対するエッチング選択比が高い物質を使用することを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記第１ダマシンパターンが第１ビアホールと第１トレンチを有するように形成され,
前記第１メタルキャップ層が前記第１トレンチ内に形成されることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１３】
前記第１メタルキャップ層はＴｉ,ＳｉＮ,ＳｉＣＮ,ＴｉＮ、Ｒｕから選択される何れか一つの物質を前記第１ダマシンパターン内に蒸着させることによって形成されることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１４】
第１バリヤー膜と第１金属配線を形成するステップは,
前記第１バリア層と第１金属配線を順次に蒸着させるステップと,
前記第１バリア層と第１金属配線を前記第１のＩＭＤ表面までエッチングするステップと,
前記第１金属配線の上側一部を湿式エッチングで除去するステップと
を含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１５】
前記第１メタルキャップ層を形成するステップは前記第１金属配線の上側一部が除去された領域に所定の誘電体系列の物質を蒸着させることを特徴とする請求項１４に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子及びこの製造方法に対して開示する。
【背景技術】
【０００２】
一般的に,半導体素子の金属配線は、アルミニウムやその合金,銅等の金属薄膜を利用し、半導体素子の間の電気的接続とパッド接続によって半導体基板内に形成されている回路を連結する。
【０００３】
このような金属配線の形成は酸化膜等の絶縁膜により隔離された素子電極とパッドを連結するために,先に絶縁膜を選択的にエッチングしてコンタックホールを形成し,バリアメタルとタングステン等を利用してコンタックホールを満たす金属プラグを形成する。
【０００４】
そして,その上に金属薄膜を形成して,パターニングして素子電極とパッドを接続するための金属配線を形成する。
【０００５】
このような金属配線をパターニングするためには主にフォトリソグラフィ工程を利用している。半導体素子が微細化されるにともなって、金属配線であるためＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）がより小くなると,これによって金属配線の微細パターンを形成するのが困難になる。
【０００６】
このような微細パターンの金属配線を容易に形成するために導入されたのがダマシン工程である。
【０００７】
このダマシン工程によって作られる金属配線は多層構造で作られることができる。銅からなる多層構造の金属配線の場合には、下側の銅金属配線が上側の銅金属配線を取り囲んでいる金属間絶縁膜内に拡散することを防止するために、下側銅金属配線と金属間絶縁膜の全面にＳｉＮやＳｉＣＮなどの物質から成るバリア層を形成する。
【０００８】
従来技術によって半導体素子を製造する場合には下記のような問題点が発生していた。
【０００９】
下側銅金属配線及び下側金属間絶縁膜の全面にバリア層が存在することによって下側金属間絶縁膜の誘電率（ｋ）が高くなってＲＣ遅延が生じ,半導体素子の信頼性が低下するという問題である。  
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は前記した問題を解決するためもので,バリア層によって金属間絶縁膜の誘電率が高くなるのを防止して信頼性が向上した半導体素子を提供し、かつその製造方法を提供することが課題である。
【課題を解決するための手段】
【００１１】
本発明の実施態様による半導体素子は、ソース／ドレーン領域を有する半導体基板、前記半導体基板上に形成されたゲート電極、前記半導体基板上に形成されて,第１ダマシンパターンを有する第１のＩＭＤ、前記ダマシンパターンに形成される第１バリア層、前記第１バリア層上に形成される第１金属配線、前記第１ダマシンパターン内に形成される第１メタルキャップ層、を含む。
【００１２】
本発明の実施態様による半導体素子の製造方法は、半導体基板上に第１のＩＭＤを形成して,前記第１のＩＭＤ内に第１ダマシンパターンを形成するステップ、前記第１ダマシンパターン内に第１バリア層と第１金属配線を形成するステップ、前記第１ダマシンパターン内の第１金属配線上に第１メタルキャップ層を形成するステップ、前記第１メタルキャップ層上に第２のＩＭＤを形成するステップ、を含む。
【００１３】
本発明による実施態様によれば,メタルキャップ層が金属配線上にだけ形成されるので,金属配線を構成する原子等がＩＭＤに拡散することを防止することができる長所がある。
また,メタルキャップ層によってＩＭＤの誘電率が高くなるのが防止できる。  
【発明を実施するための最良の形態】
【００１４】
以下,添付された図面を参照して本発明による半導体素子とそれを製造する方法を開示する。
【００１５】
図１は本発明の実施形態による半導体素子の構造を説明するための図である。
図１を参照すれば,素子分離膜（５０）とソース／ドレーン領域（または高濃度の接合領域,９０）が形成された半導体基板（１００）上にゲート絶縁膜（６０）とゲート電極（７０）が形成され、ゲート絶縁膜（６０）とゲート電極（７０）の側面にスぺ−サー（８０）が形成される。
【００１６】
半導体基板（１００）上には第１金属間絶縁膜（inter-metal dielectric,ＩＭＤ）（１１０）が形成されて,そのＩＭＤ（１１０）に第１ビアホール（１１５）と第１トレンチ（１２０）が形成されている。
【００１７】
そして,第１ビアホール（１１５）と第１トレンチ（１２０）内壁に第１バリア層（１２５）が形成され,第１バリア層（１２５）上に第１金属配線（１３０）が形成されている。
【００１８】
第１金属配線（１３０）上には第１のＩＭＤ（１１０）の誘電率（ｋ）を減少させることができる誘電体系列の第１メタルキャップ層（１４０）が形成される。この第１メタルキャップ層（１４０）はＳｉＮ,ＳｉＣＮ,Ｔｉ,ＴｉＮ,Ｒｕなどのような誘電体系列の物質で形成させることができる。
【００１９】
すなわち,第１メタルキャップ層（１４０）は第１トレンチ（１２０）内で第１金属配線（１３０）上に形成される。
【００２０】
第１のＩＭＤ（１１０）と第１メタルキャップ層（１４０）上に第２のＩＭＤ（１４５）が形成されて,第２のＩＭＤ（１４５）には第２ビアホール（１５０）と第２トレンチ（１５５）が形成されている。第２ビアホール（１５０）と第２トレンチ（１５５）内壁に第２バリア層（１６０）が形成されて,第２バリア層（１６０）上に第２金属配線（１６５）が形成されている。
【００２１】
又,第２金属配線（１６５）上には第２のＩＭＤ（１４５）の誘電率を低くし,金属配線を構成する原子の拡散を防止するための第２メタルキャップ層（１７０）が形成されている。この第２メタルキャップ層（１７０）もＳｉＮ,ＳｉＣＮ,Ｔｉ,ＴｉＮ,Ｒｕなどの誘電体系列の物質で形成することができる。
【００２２】
詳細に説明すると,第１メタルキャップ層（１４０）と第２メタルキャップ層（１７０）はバリア層（１２５,１６０）と一緒に金属配線（１３０,１６５）がＩＭＤ（１１０,１４５）に拡散することを防止する。
【００２３】
第１／第２のＩＭＤ（１１０,１４５）は低誘電率を有するＰＳＧ（phosphorous silicate glass）,ＢＰＳＧ（boron phosphorous silicate glass）,  ＦＳＧ（fluorine doped silicate glass）またはＵＳＧ（un-doped silicate glass）などのような絶縁物質で形成されている。
【００２４】
図２〜図８は本発明の実施形態による半導体素子を製造する方法を説明するための図である。
【００２５】
図２を参照すれば,素子分離膜（５０）やソース／ドレーン領域（９０）が形成された半導体基板（１００）上に、ゲート絶縁膜（６０）とゲート電極（７０）を順に形成させる。
【００２６】
そして,ゲート絶縁膜（６０）とゲート電極（７０）の側面にスペ−サー（８０）を形成して,半導体基板（１００）上に第１のＩＭＤ（１１０）を形成する。
前記第１のＩＭＤ（１１０）上に感光膜を使ってビアホールパターンを形成して,前記パターンをマスクとして利用して前記第１のＩＭＤ（１１０）をエッチングして半導体基板（１００）内に第１ビアホール（１１５）を形成する。
【００２７】
そして,第１のＩＭＤ（１１０）上に感光膜でトレンチパターンを形成して,これをマスクとして利用して第１のＩＭＤ（１１０）の上側一部を除去して第１トレンチ（１２０）を形成する。
【００２８】
第１ビアホール（１１５）と第１トレンチ（１２０）はダマシンパターンを構成するためのものであるので,以下ではビアホールやトレンチの用語の使用とともにビアホールとトレンチを含む用語としてダマシンパターンをも使うことにする。
【００２９】
すなわち,第１のＩＭＤ（１１０）内に第１ビアホール（１１５）と第１トレンチ（１２０）を形成することで,第１のＩＭＤ（１１０）には金属配線を形成するためのダマシンパターンが形成されることになる。
【００３０】
図３を参照すれば,第１ビアホール（１１５）と第１トレンチ（１２０）からなるダマシンパターンに第１バリア層（１２５）を形成して,第１バリア層（１２５）上に第１金属層（１３５）を形成する。ここで,第１金属層（１３５）はＣｕからなる。
【００３１】
第１バリア層（１２５）は気相成長法（ＣＶＤ）,物理的蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）などで形成される。
【００３２】
図４を参照すれば,化学的機械研磨（ＣＭＰ）工程によって第１金属層（１３５）と第１バリア層（１２５）を研磨してダマシンパターン内に第１金属配線（１３０）を形成させる。
【００３３】
ここで,第１金属層（１３５）と第１バリア層（１２５）の研磨においては,第１バリア層（１２５）より第１金属層（１３５）に対するエッチング選択比が高いスラリーを使用する。従って、ＣＭＰ工程を実施した後には,第１のＩＭＤ（１１０）上面の第１金属層（１３５）が除去されて,第１ビアホール（１１５）と第１トレンチ（１２０）でできたダマシンパターン内に第１金属配線（１３０）が形成される。
【００３４】
第１金属配線（１３０）を形成するために第１金属層（１３５）を研磨する過程で,第１バリア層（１２５）より第１金属層（１３５）に対するエッチング選択比が高いスラリーが使われているので、第１金属配線（１３０）は第１のＩＭＤ（１１０）の高さより少し低くなる。
【００３５】
このような第１金属配線（１３０）を第１のＩＭＤ（１１０）の高さより低くする方法は、第１のＩＭＤ（１１０）と第１金属配線（１３０）を平坦化するＣＭＰ工程を施した後に所定のマスクパターンを利用して第１金属配線（１３０）に湿式エッチングを行う工程で実施してもよい。
【００３６】
図５を参照すれば,第１のＩＭＤ（１１０）の高さと一致するように第１金属配線（１３０）上に第１メタルキャップ層（１４０）を形成する。すなわち,第１メタルキャップ層（１４０）は第１のＩＭＤ（１１０）内のダマシンパターン内の第１トレンチ（１２０）内に形成される。
【００３７】
この第１メタルキャップ層（１４０）はＴｉ,ＳｉＮ,ＳｉＣＮ,ＴｉＮ,Ｒｕなどのような誘電体系列の物質とすることができる。
【００３８】
このように,第１メタルキャップ層（１４０）を第１金属配線（１３０）上に設けるようにすることで,従来のようなＩＭＤの上に全体的に存在するバリア層によってＩＭＤの誘電率（ｋ）が高くなる現象を防止することができる。そして,第１金属配線（１３０）を構成するＣｕ原子の拡散も防止することができる。
【００３９】
次に,図６を参照すれば,第１のＩＭＤ（１１０）と第１バリア層（１４０）上に第２のＩＭＤ（１４５）を形成して,第２のＩＭＤ（１４５）に第２ビアホール（１５０）と第２トレンチ（１５５）形成するための工程を実施する。第２ビアホール（１５０）と第２トレンチ（１５５）を形成する方法は先に説明した第１ホール（１１５）と第１トレンチ（１２０）を形成する方法と同一である。
【００４０】
ここで,第２のＩＭＤ（１４５）内に第２ビアホール（１５０）と第２トレンチ（１５５）が形成されることによって第２ダマシンパターンが形成される。
【００４１】
そして,第２ダマシンパターン（すなわち,第２ビアホールと第２トレンチ）と第２のＩＭＤ（１７５）上に第２バリア層（１６０）と第２金属層（１７５）を形成する。ただ,前記第２ビアホール（１５０）を形成する過程で第１メタルキャップ層（１４０）の一部が露出するのに,第１メタブキャッピング層（１４０）の一部を除去した後に前記第２金属層（１７５）を形成させることもできる。
【００４２】
次に,図７を参照すれば,ＣＭＰ工程を進めて第２のＩＭＤ（１４５）の上に存在する第２金属層（１７５）と第２バリア層（１６０）を除去する。
【００４３】
このＣＭＰ工程によって第２金属層（１７５）は第２ダマシンパターン内に存在する第２金属配線（１６５）になる。
特に,前記第２金属配線（１６５）を形成するためにＣＭＰ工程を実施するにおいては,バリア層より金属層のエッチング選択比が高いスラリーを使うことで,ＣＭＰ工程後の第２金属配線（１６５）は第２のＩＭＤ（１４５）の高さより低くされる。
【００４４】
また、第２金属配線（１６５）の高さを第２のＩＭＤ（１４５）の高さより低くする方法は前に説明したように湿式エッチング工程によっても行うことができる。
【００４５】
次に,図８を参照すれば,第２金属配線（１６５）上に第２メタルキャップ層（１７０）を形成させる。ここで,第２メタルキャップ層（１７０）はＴｉ,ＳｉＮ,ＳｉＣＮ,ＴｉＮ,Ｒｕのような誘電体系列の物質で形成させることができる。
【００４６】
前述した本発明の実施形態によって,第１／第２メタルキャップ層が第１／第２金属配線上にだけ存在するように形成される。すなわち,第１／第２メタルキャップ層はＩＭＤ表面に形成されない。
【００４７】
このように,  誘電体系列の物質でなるメタルキャップ層がＩＭＤの表面上に形成されないことで,金属間絶縁膜（ＩＭＤ）の誘電率が高くなることを防止することができ,ひいてはＲＣ遅延を防止して半導体素子の信頼性を向上させることができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態による半導体素子の構造を説明するための図。
【図２】本発明の実施形態による半導体素子を製造する方法を説明するための図。
【図３】本発明の実施形態による半導体素子を製造する方法を説明するための図。
【図４】本発明の実施形態による半導体素子を製造する方法を説明するための図。
【図５】本発明の実施形態による半導体素子を製造する方法を説明するための図。
【図６】本発明の実施形態による半導体素子を製造する方法を説明するための図。
【図７】本発明の実施形態による半導体素子を製造する方法を説明するための図。
【図８】本発明の実施形態による半導体素子を製造する方法を説明するための図。
【符号の説明】
【００４９】
１００…基板、１１０…ＩＭＤ、１１５…ビアホール、１２０…第１トレンチ、１２５…バリア層、１３０…第１金属層、１４０…メタルキャップ層
【図１】
2007142421.tif 000003
【図２】
2007142421.tif 000004
【図３】
2007142421.tif 000005
【図４】
2007142421.tif 000006
【図５】
2007142421.tif 000007
【図６】
2007142421.tif 000008
【図７】
2007142421.tif 000009
【図８】
2007142421.tif 000010