(57)【要約】【課題】  高い周波数で高利得を得られ、かつ、電流供給能力が優れている増幅器を提供する。【解決手段】  インバータ１０３と、前記インバータ１０３に入力される入力信号のＤＣレベルを変換するバイアス設定回路１０１と、前記インバータ１０３の入力電圧と出力電圧とを比較する演算増幅器１０２とを有し、前記バイアス設定回路１０１が、前記演算増幅器１０２の出力によって前記インバータ１０３の前記入力電圧を前記出力電圧と同じ電圧にする。【選択図】  図１
2007336476.tif 000002
【特許請求の範囲】
【請求項１】
インバータと、前記インバータに入力される入力信号のＤＣレベルを変換するバイアス設定回路と、前記インバータの入力電圧と出力電圧とを比較する演算増幅器とを有し、前記バイアス設定回路が、前記演算増幅器の出力によって前記インバータの前記入力電圧を前記出力電圧と同じ電圧にするものであることを特徴とする増幅器。
【請求項２】
前記演算増幅器の出力端子と前記バイアス設定回路との間に設けられ、前記演算増幅器の出力信号の高周波成分を減衰させるＬＰＦ回路を有する請求項１記載の増幅器。
【請求項３】
前記演算増幅器が、差動回路の出力をゲート接地にて接続したＮＭＯＳ差動増幅器もしくはＰＭＯＳ差動増幅器である請求項１または２に記載の増幅器。
【請求項４】
前記演算増幅器は、第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタと電流源で構成されたＮＭＯＳ差動回路と、第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタとで構成されたカレントミラー回路とを有し、さらに、それぞれのゲートが電圧源に接続されてゲート接地されている第３のＮＭＯＳトランジスタと第４のＮＭＯＳトランジスタを有し、前記第３のＮＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタのソースがそれぞれ前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタのドレインに接続されており、前記第３のＮＭＯＳトランジスタのドレインが前記第１のＰＭＯＳトランジスタのドレインと前記第２のＰＭＯＳトランジスタのゲートに接続されており、前記第４のＮＭＯＳトランジスタのドレインが、前記第２のＰＭＯＳトランジスタのドレインと他端が電源に接続されている容量とに接続されている請求項３記載の増幅器。
【請求項５】
前記演算増幅器は、第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタと電流源で構成されたＰＭＯＳ差動回路と、第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタとで構成されたカレントミラー回路とを有し、さらに、それぞれのゲートが電圧源に接続されてゲート接地されている第３のＰＭＯＳトランジスタと第４のＰＭＯＳトランジスタを有し、前記第３のＰＭＯＳトランジスタと前記第４のＰＭＯＳトランジスタのソースがそれぞれ前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタのドレインに接続されており、前記第３のＰＭＯＳトランジスタのドレインが前記第１のＮＭＯＳトランジスタのドレインと前記第２のＮＭＯＳトランジスタのゲートに接続されており、前記第４のＰＭＯＳトランジスタのドレインが、前記第２のＮＭＯＳトランジスタのドレインと他端が電源に接続されている容量とに接続されている請求項３記載の増幅器。
【請求項６】
前記バイアス設定回路が、前記演算増幅器の出力により電流値を可変できる電流源と、これと接続された固定抵抗とを有するものである請求項１から５のいずれか１項に記載の増幅器。
【請求項７】
請求項１から６のいずれか１項に記載の増幅器を複数段直列接続する増幅回路。
【請求項８】
請求項7記載の増幅回路において、それぞれの増幅器の間に容量を配置した増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子機器および半導体集積回路に使用する増幅器およびこの増幅器を複数用いた増幅回路に関するものである。
【背景技術】
【０００２】
ＣＭＯＳＦＥＴを用いて入力信号を増幅する増幅回路としては、図１６にブロック線図を示すものが知られている。これは、バイアスを付加するためのインバータ１７０１の入力端子と出力端子とを高抵抗（フィードバック抵抗）Ｒ１７０１によって接続し、このインバータ１７０１の入力端子と増幅器としての複数段のインバータ１０３、１７０２、・・・とを接続する構成とするものである。なお、入力信号はコンデンサＣ１７０１を介してインバータ１０３に入力されるので、この増幅回路では交流分のみが増幅されることになる。
【０００３】
このような増幅回路においては、フィードバック抵抗によりインバータ１７０１の入力電圧と出力電圧とが等しくなるようにバイアスされるので、インバータの利得が最大になる点に設定されることとなる。このため、この増幅回路は非常に簡単な構成であるにもかかわらず、高い周波数で高利得を得られ、かつ、電流供給能力が優れているなどの利点を有している。
【特許文献１】特開昭６１−１４２８０９号公報
【特許文献２】特開平  ８−  １８３６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のように、入力電圧と出力電圧が等しくなるように抵抗を介してバイアスされたインバータを増幅回路全体のバイアスとして用いることで、理論上は増幅回路の利得を最大とすることができるはずである。しかしながら、現実には、ＣＭＯＳインバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタのそれぞれが、製造プロセスに起因する微細なばらつきを必然的に有するなどの理由によって、スレッショルド電圧Ｖｔが全く同じ値とはなっていない。
【０００５】
このことは、入出力間を高抵抗でショートしたバイアスとして用いられるインバータにおいても生じ得るし、バイアス用のインバータと増幅器として用いられるインバータとの相対的なばらつきとしても生じ得る。そして、このばらつきによって、ＤＣオフセットが生じてしまうため、出力について充分なダイナミックレンジをとることができない。特に、直列に複数段のインバータを接続する場合には、各インバータの相対ばらつきによるＤＣオフセットの影響がより一層顕著に現れるため、直列に接続できる段数に制限が生じてしまう。
【０００６】
ＭＯＳトランジスタのスレッショルド電圧Ｖｔの相対ばらつきの大きさは、トランジスタのサイズ（Ｗ，Ｌ）によって左右され、ΔＶｔ／√（Ｌ＊Ｗ）という式で表される。この式からわかるように、相対ばらつきを抑えるためには、ばらつきが無視できるようにＭＯＳトランジスタのサイズを大きくすればよいが、Ｗを大きくすると貫通電流が増加し、Ｌを大きくすると利得が減少する。また、Ｗ、Ｌのサイズが大きくなると、寄生容量の影響が大きくなり周波数特性も低下してしまう。
【０００７】
以上のような制約から、ＣＭＯＳインバータ増幅器を高利得アンプあるいはバッファアンプ等のアナログ信号処理回路には使用することができないという課題があった。この発明は、上記のような課題を解決するためになされたもので、製造ばらつきに起因するインバータのＤＣオフセットを除去して、高利得なアンプやアナログ信号処理アンプとして適用可能なＣＭＯＳインバータ増幅器、およびこれを複数用いた増幅回路を得ることを目的とする。
【課題を解決するための手段】
【０００８】
この目的を達成するために、本発明の増幅器は、インバータと、前記インバータに入力される入力信号のＤＣレベルを変換するバイアス設定回路と、前記インバータの入力電圧と出力電圧とを比較する演算増幅器とを有し、前記バイアス設定回路が、前記演算増幅器の出力によって前記インバータの前記入力電圧を前記出力電圧と同じ電圧にするものであることを特徴とする。
【０００９】
このようにすることで、ＣＭＯＳインバータを構成するトランジスタの製造ばらつきを抑え、ＤＣオフセットを除去した状態で増幅器を動作させることができる。
【発明の効果】
【００１０】
本発明により、製造ばらつきに起因するＤＣオフセットを除去して、高利得を得るためのアンプやアナログ信号処理用のアンプとして適用可能な増幅器を実現することができる。
【発明を実施するための最良の形態】
【００１１】
上記した増幅器においては、前記演算増幅器の出力端子と前記バイアス設定回路との間に設けられ、前記演算増幅器の出力信号の高周波成分を減衰させるＬＰＦ回路を有することが好ましい。このようにすることで、演算増幅器の周波数特性だけでは高周波成分をカットすることが不十分な場合でも、演算増幅器の出力から不要なＡＣ成分を除去することができる。
【００１２】
また、前記演算増幅器が、差動回路の出力をゲート接地にて接続したＮＭＯＳ差動増幅器もしくはＰＭＯＳ差動増幅器であることが好ましい。
【００１３】
さらに、前記バイアス設定回路が、前記演算増幅器の出力により電流値を可変できる電流源と、これと接続された固定抵抗とを有するものであることが好ましい。このようにすることで、インバータのＤＣオフセット成分を所定の範囲に低減することができる。
【００１４】
なお、本発明に係る増幅器を複数段直列接続して増幅回路を得ること、また、それぞれの増幅器の間に容量を配置して複数段直列接続して増幅回路を形成することができる。
【００１５】
以下、本発明の増幅器およびこれを用いた増幅回路について、図面を参照して説明する。
【００１６】
（第１の実施形態）
図１は本発明の第１の実施形態に係る増幅器の基本的な回路構成を示すブロック線図である。図１に示すように、バイアス設定回路１０１には、増幅演算器１０２の出力が入力される。この増幅演算器１０２は、インバータ１０３の入力端子と出力端子に接続されて両者の電圧値を比較してその差を出力する。そして、この演算増幅器１０２の出力に基づいてバイアス設定回路１０１は、インバータ１０３の入力電圧が出力電圧の値と同じ値となるようにシフト量を調整する。
【００１７】
ここで、インバータ１０３の入力電圧と出力電圧とが同じ値になるということは、両電圧がインバータ１０３を構成するＣＭＯＳトランジスタのスレッショルド電圧Ｖｔと等しくなったことを意味するので、インバータ増幅器におけるＤＣオフセットが生じない状態に保つことができるのである。なお、演算増幅器１０２の出力はＤＣ成分だけが必要となるので、ＡＣ信号成分は除去する必要がある。このため、演算増幅器１０２のカットオフ周波数は、本発明の増幅器が増幅する信号として必要な周波数帯域で、ＡＣ成分を十分に減衰できるような値になるよう設計する必要がある。
【００１８】
次に、本実施形態に係る増幅器において、ＤＣオフセットを除去できる原理について図２を用いて説明する。
【００１９】
図２は、図１に示した本実施形態に係る増幅器について、特にバイアス設定回路１０１部分の回路構成をより詳細に示したブロック線図である。図２に示すように、バイアス設定回路１０１は、演算増幅器１０２の出力に応じて出力電流が変化する可変電流源Ｉ８０１と、この可変電流源Ｉ８０１の出力端に接続された抵抗Ｒ８０１と、抵抗Ｒ８０１の他端に接続された電圧源Ｖ１２０１とから構成されている。可変電流源Ｉ８０１の出力端は、インバータ１０３の入力端に接続されているので、インバータ１０３の入力電圧は、可変電流源Ｉ８０１の電流値によって変化することとなる。
【００２０】
具体的な動作を説明すると、インバータ１０３の入力電圧と出力電圧との電位差は、演算増幅器１０２で増幅されてその出力端より出力されるが、インバータ１０３の入力電圧が出力電圧より高い場合には、演算増幅器１０２の出力により可変電流源Ｉ８０１の電流が増加するため、抵抗Ｒ８０１での電圧降下が増加して、インバータ１０３の入力電圧が低くなる。また、逆に、インバータ１０３の入力電圧が出力電圧より低い場合には、可変電流源Ｉ８０１の電流が減少し、抵抗Ｒ８０１での電圧降下が減少するためインバータ１０３の入力電圧が高くなる。以上のように動作することにより、インバータ１０３の入力電圧と出力電圧が等しくなるように調整される。
【００２１】
なお、電圧源の電圧をＶ、電流源の電流をＩ、固定抵抗Ｒ８０１の抵抗値をＲとすると、インバータ１０３の入力電圧は、
Ｖ−Ｉ＊Ｒ
で表される。この電圧がインバータ１０３のスレッショルド電圧Ｖｔｈ（インバータ１０３の入力電圧と出力電圧が等しい電圧）になるように、可変電流源の電流値が変えられるので、このときの電流値の変化分は、
ΔＩ＝（Ｖ−Ｖｔｈ）／Ｒ
となる。
【００２２】
また、図２に示すように、演算増幅器１０２のＤＣゲインをＡとし、固定抵抗Ｒ８０１の抵抗値をＲとし、可変電流源Ｉ８０１の電流増幅率をｇｍとする。インバータ１０３の入力電圧をＶＡ、出力電圧をＶＢとするとその電圧値の差が演算増幅器１０２でＡ倍に増幅されることになる。よって、演算増幅器１０２の出力をＶＣとするとＶＣは、
ＶＣ＝Ａ＊（ＶＡ−ＶＢ）
と表される。可変電流源Ｉ８０１の電流は、電流増幅率ｇｍと演算増幅器１０２の出力電圧の積で決まるため電流値Ｉは、
Ｉ＝ｇｍ＊Ａ＊（ＶＡ−ＶＢ）
となる。この電流値Ｉと抵抗Ｒ８０１の抵抗値Ｒの積がインバータの入力電圧になるので、
ＶＡ＝Ｒ＊ｇｍ＊Ａ＊（ＶＡ−ＶＢ）
という式で表される。この式を整理すると、
ＶＡ−ＶＢ＝ＶＡ／（Ｒ＊ｇｍ＊Ａ）
となる。
【００２３】
ここでＶＡ−ＶＢはインバータ１０３のＤＣオフセットを示しており、この式からインバータ１０３のＤＣオフセットは、演算増幅器１０２のゲインＡや可変電流源Ｉ８０１の電流増幅率ｇｍ、そして、抵抗Ｒ８０１の抵抗値Ｒに反比例することがわかる。
【００２４】
次に、入力信号を入力した場合の動作について説明する。なお、ここでは説明を簡単にするため可変電流源Ｉ８０１の周波数特性は減衰しないものとする。
【００２５】
入力信号が低周波数の時は、演算増幅器１０２のゲインはＤＣゲインとほぼ同じであるため、インバータ１０３の入力と出力がほぼ同じ値になるように動作する。すなわち、見かけ上、インバータ１０３はゲイン１倍の増幅器として動作する。これに対して入力信号が高周波の時は、上述したとおり演算増幅器１０２のカットオフ周波数特性の設計において、ＡＣ信号成分を減衰させるような設計としているため、ゲインは大幅に減衰する。このため、演算増幅器１０２の出力ＶＣはほとんど変化せず、可変電流源I８０１の変動もほとんどないため、これらによるフィードバックは見かけ上オープン状態となる。従って出力信号は、インバータ１０３でゲイン倍された信号になる。
【００２６】
このように、本実施形態に係る増幅器においては、特に、演算増幅器１０２とバイアス設定回路１０１のＤＣゲインのレベルとＡＣ成分除去能力が重要なファクターとなる。これらについて具体的に要求される数値は、インバータ１０３のゲインや周波数特性の影響により変動するものの、インバータのＤＣオフセットを事実上影響が無視できる０．０１Ｖ以下とするために、演算増幅器１０２とバイアス設定回路１０１とのトータルでのＤＣゲインは４０ｄＢ以上とすることが好ましい。また、同じくトータルのＡＣ成分の除去能力としては、増幅器で増幅される信号の周波数帯域のうち、一番低い周波数における減衰が６０ｄＢ以上であることが好ましい。
【００２７】
次に、本実施形態に係る増幅器について、これを構成する回路の具体的構成のバリエーションを説明する。
【００２８】
まず、図３から図７は、バイアス設定回路１０１の具体的構成のバリエーションとして、図２において説明した構成以外の回路構成を示すブロック線図である。
【００２９】
図３では、バイアス設定回路１０１は、ＮＭＯＳトランジスタＭＮ８０１がＲ８０１の他端側に接続され、ＮＭＯＳトランジスタＭＮ８０１と抵抗Ｒ８０１と可変電流源Ｉ８０１でソースフォロワを構成している。入力信号は、ＮＭＯＳトランジスタＭＮ８０１のゲートに入力されており、入力信号のＤＣレベルがインバータ１０３のスレッショルド電圧Ｖｔよりも高い場合に適用される回路構成例である。図３に示す回路構成では、インバータ１０３で生じたＤＣオフセットは演算増幅器１０２で検出され、このオフセットを消去するように可変電流源Ｉ８０１の電流値を調整してキャンセルされる。
【００３０】
図４は、図３において示した、ＮＭＯＳトランジスタＭＮ８０１をＮＰＮトランジスタＢＮ９０１に置き換えたものである。また、図５は、図３，図４で示したソースフォロワの構成を、ＰＭＯＳトランジスタＭＰ１００１を用いたものに置き換えたものである。さらに、図６は、図５で示した回路構成のＰＭＯＳトランジスタＭＰ１００１の代わりに、ＰＮＰトランジスタＢＰ１１０１に置き換えたものである。ここで、この図５に示した具体例は、入力信号のＤＣレベルがインバータ１０３のスレッショルド電圧Ｖｔよりも低い場合に適用される回路構成である。また、図４および図６に示したものは、一般的にＭＯＳトランジスタより周波数特性がよいとされるバイポーラトランジスタを用いるものであるから、それぞれ図3に示した具体例や図5に示した具体例の回路構成において、周波数特性上問題となる場合に用いるとよい。
【００３１】
図７は、バイアス設定回路の具体例として、上記のような可変電流源を用いたものではなく、可変電圧源を用いた場合の回路構成を示すブロック線図である。演算増幅器の出力は、可変電圧源Ｖ１３０１に入力され、可変電圧源Ｖ１３０１の出力が抵抗Ｒ１３０１を介してインバータ１０３の入力に接続されている。演算増幅器１０２の出力が可変電圧源Ｖ１３０１を調整して電圧値を直接変化させることで、インバータ１０３の入力電圧を出力電圧と同じ値にしている。なお、この図7の回路構成を実際に使用する場合には、入力信号のＤＣレベルを除かなくてはいけないため容量を入力端子に付加する必要がある。
【００３２】
次に、演算増幅器１０２の具体的回路構成を説明する。
【００３３】
図８は演算増幅器１０２の具体的な回路構成を示すブロック線図である。図８に示すように、ＮＭＯＳトランジスタＭＮ３０１とＭＮ３０２、および電流源Ｉ３０１が差動回路を構成している。また、他のＮＭＯＳトランジスタＭＮ３０３とＭＮ３０４のゲートが、電圧源Ｖ３０１に接続され、これを介してゲート接地されている。そして、これらのＮＭＯＳトランジスタＭＮ３０３とＭＮ３０４のソースは、前記した差動回路の出力であるＮＭＯＳトランジスタＭＮ３０１とＭＮ３０２の各ドレインに接続されている。このような構成にすることにより、ＮＭＯＳトランジスタＭＮ３０１とＭＮ３０２のゲート・ドレイン間の寄生容量がミラー効果により増大されることを防止し、演算増幅器１０２の周波数特性が悪化しないようにしている。
【００３４】
また、ＰＭＯＳトランジスタＭＰ３０１とＭＰ３０２はカレントミラー回路を構成しており、ＮＭＯＳトランジスタＭＮ３０３のドレインはＰＭＯＳトランジスタＭＰ３０１のドレインとゲート、および、ＰＭＯＳトランジスタＭＰ３０２のゲートに接続されている。また、ＮＭＯＳトランジスタＭＮ３０４のドレインは、ＰＭＯＳトランジスタＭＰ３０２のドレインと容量Ｃ３０１に接続されている。演算増幅器１０２の周波数特性の減衰は、この容量Ｃ３０１で調整する。
【００３５】
この演算増幅器１０２での動作は、以下のようになる。いま、インバータ１０３の入力端子がＮＭＯＳトランジスタＭＮ３０１のゲートに、また、インバータ１０３の出力端子がＮＭＯＳトランジスタＭＮ３０２のゲートに接続されているとする。そして、インバータ１０３の入力電圧が出力電圧よりも大きい場合には、ＮＭＯＳトランジスタＭＮ３０１のドレイン電流がΔＩだけ増加し、ＮＭＯＳトランジスタＭＮ３０２のドレイン電流は、ＮＭＯＳトランジスタＭＮ３０１のドレイン電流が増加した分だけ減少する（−ΔＩ）ことになる。ＰＭＯＳトランジスタＭＰ３０２のドレイン電流は、ＭＮ３０１のドレイン電流と同じであるから、その電流値もΔＩ増加する。そして、ＭＰ３０１とＭＰ３０２で構成されたカレントミラー回路により、出力に流れる電流は、ΔＩ−（−ΔＩ）＝２＊ΔＩとなる。このため、演算増幅器の出力インピーダンスをＺｏｕｔとすると、演算増幅器の出力電圧は２＊ΔＩ＊Ｚｏｕｔだけ電圧が大きくなる。逆に、インバータ１０３の入力電圧が出力電圧よりも小さい場合も同様に動作し、演算器増幅器の出力電圧は２＊ΔＩ＊Ｚｏｕｔだけ電圧が小さくなる。なお、ゲインはＮＭＯＳトランジスタＭＮ３０１とＭＮ３０２の電流増幅率をｇｍとすると、２＊ｇｍ＊Ｚｏｕｔと表される。ここでＺｏｕｔはＰＭＯＳトランジスタＭＰ３０２のドレインから見たインピーダンスとＮＭＯＳトランジスタＭＮ３０４のドレインから見たインピーダンスの合成インピーダンスとなる。
【００３６】
図９は、演算増幅器１０２の他の具体的な回路構成を示すブロック線図である。ここでは、上述した図８に示す回路構成におけるＮＭＯＳ差動増幅器をＰＭＯＳ差動増幅器に代えている。すなわち、この回路構成では、２つのＰＭＯＳトランジスタＭＰ４０１、ＭＰ４０２と電流源Ｉ３０１とが差動回路を構成し、他のＰＭＯＳトランジスタＭＰ４０３、ＭＰ４０４のゲートが、電圧源Ｖ３０１に接続され、これを介してゲート接地されている。そして、これらのＰＭＯＳトランジスタＭＰ４０３とＭＰ４０４のソースは、前記した差動回路の出力であるＰＭＯＳトランジスタＭＰ４０１とＭＰ４０２の各ドレインに接続されている。  また、ＮＭＯＳトランジスタＭＮ４０１とＭＮ４０２はカレントミラー回路を構成しており、ＰＭＯＳトランジスタＭＰ４０３のドレインはＮＭＯＳトランジスタＭＮ４０１のドレインとゲート、および、ＮＭＯＳトランジスタＭＮ４０２のゲートに接続されている。また、ＰＭＯＳトランジスタＭＰ４０４のドレインは、ＮＭＯＳトランジスタＭＮ４０２のドレインと容量Ｃ３０１に接続されている。なお、以上、図８および図９で説明した演算増幅器１０２は、ＭＯＳトランジスタで回路構成をしていたが、これに代えてバイポーラトランジスタで構成してもよい。
【００３７】
次に、インバータ１０３の回路構成を説明する。
【００３８】
図１０から図１２は、インバータ１０３の具体的な回路構成を示すブロック線図である。図１０は、もっとも標準的な構成というべき、ＮＭＯＳトランジスタＭＮ５０１とＰＭＯＳトランジスタＭＰ５０１とから成るＣＭＯＳトランジスタによるインバータ１０３である。
【００３９】
図１１は、図１０に示した構成に加え、２つの可変抵抗Ｒ６０１およびＲ６０２が設けられている。なお、この２つの可変抵抗は、固定抵抗であってもかまわない。図１１に示すように、ＰＭＯＳトランジスタＭＰ５０１のゲートはＮＭＯＳトランジスタＭＮ５０１のゲートと接続され、また、ＰＭＯＳトランジスタＭＰ５０１のドレインは、ＮＭＯＳトランジスタＭＮ５０１のドレインに接続され、インバータ１０３の出力端子とつながれている。そして抵抗Ｒ６０１は、ＰＭＯＳトランジスタＭＰ５０１のソースと電圧源との間に挿入されており、また、もう一つの抵抗Ｒ６０２は、ＮＭＯＳトランジスタＭＮ５０１と接地との間に挿入されている。ここで、この抵抗Ｒ６０１および抵抗Ｒ６０２の抵抗値を必要に応じて変えることにより、インバータ１０３に流れる貫通電流を削減でき、消費電力を減らすことができる。また、ゲインコントロールアンプ（ＧＣＡ）として使用することもできる。なお、本実施の形態では、２つの抵抗を可変抵抗で構成した例について説明したが、ＭＯＳトランジスタのＯＮ抵抗を用いて構成することもできる。
【００４０】
図１２は、増幅器１０３の他の回路構成を示すブロック線図である。この場合は、ＰＭＯＳトランジスタＭＰ５０１のソースがもう一つのＰＭＯＳトランジスタＭＰ７０１のドレインに接続され、そのＭＰ７０１のドレインが電圧源に、また、ゲートがインバータ７０１の入力端子に接続されている。ＮＭＯＳトランジスタＮＭ５０１のソースは、もう一つのＮＭＯＳトランジスタＭＮ７０１のドレインに接続され、そのＭＮ７０１のゲートにはインバータ７０１の出力端子に接続され、ソースは接地されている。
【００４１】
このように、２つのＰＭＯＳトランジスタＭＰ５０１とＭＰ７０１，および、２つのＮＭＯＳトランジスタＭＮ５０１とＭＮ７０１によって、いわゆるトライステートインバータを構成している。このようにすることで、制御信号がＨの時、ＰＭＯＳトランジスタＭＰ７０１とＭＮ７０１はともにＯＦＦ状態になり、インバータ１０３は動作しなくなる。その結果、無信号時にはインバータをＯＦＦ状態にすることにより、消費電流を削減できる。
【００４２】
図１３に示すのは、本実施の形態に係るインバータを増幅器として複数段直列接続して構成した増幅回路を示すものである。また、図１４は、本実施の形態に係るインバータを増幅器として直列に接続するに当たり、それぞれのインバータ間に容量Ｃ１５０１，Ｃ１５０２、およびＣ１５０３を配置した増幅回路である。このように容量を介して多段接続することにより、各増幅器のスレッショルド電圧Ｖｔがばらついたとしても、個別にバイアス電圧を最適に調整することができる。
【００４３】
なお、各増幅器の詳細構成を図示するにあたり、図２で説明した構成を用いて説明したが、本実施形態に係る増幅器であれば、他の増幅器の具体的構成を用いても同様の効果が得られることは言うまでもない。また、特に、本実施形態に係る増幅器は、スレッショルド電圧Ｖｔのばらつきが小さいため、増幅器を多段接続する増幅回路の形成に有利であり、図１３に示したような増幅器を直接直列につなげる場合であっても、図示した３段のものに限らずにそれ以上接続することができ、例えば十数段くらいまでの接続であれば十分に実用の範囲である。さらに、図１４に示したような各増幅器の間に容量を介して接続する場合には、段数の制限をほとんど受けることがなく、高利得のアンプを実現することができる。
【００４４】
（第２の実施形態）
次に、本発明の第２の実施の形態に係る増幅器について説明する。
【００４５】
図１５に示すように、第２の実施形態に係る増幅器は、上記説明した第１の実施形態に係る増幅器と比較して、演算増幅器１０２の出力端子とバイアス設定回路１０１との間にＬＰＦ（ローパスフィルタ）２０１が挿入されている点が異なる。
【００４６】
上述したように、演算増幅器１０２ではインバータ１０３の入出力電圧というＤＣ成分のみを比較・増幅するものなので、ＡＣ成分については演算増幅器１０２自身の周波数特性でカットしてしまうことが望ましい。しかしながら、必ずしも所望の周波数特性を得られるとは限らないため、現実的には演算増幅器１０２でのＡＣ成分の減衰具合により、インバータ１０３の入力電圧としてフィードバックする際に、ＡＣ成分の信号が影響を与えてしまい、増幅器としての出力波形の歪の原因となることがある。このような問題を解決するために、図１５に示すようにＬＰＦ２０１を追加している。
【００４７】
すなわち、本発明において、ＤＣオフセットを解消するに当たって増幅器が本来増幅すべき信号に影響を与えないためには、増幅する信号として使用する周波数帯域の一番低い周波数について問題を生じないようにすればよい。従って、演算増幅器１０２のカットオフ特性だけではＡＣ成分の除去が不十分なときには、ＬＰＦ２０１を用いて問題となる周波数領域のＡＣ信号成分の減衰を大きくして実用上問題とならないレベルにすることができる。この際は、ＬＰＦ回路として、使用する周波数帯域の一番低い周波数における減衰が４０ｄＢ以上とすることが好ましいと考えられる。
【産業上の利用可能性】
【００４８】
本発明にかかる増幅器およびこれを複数用いた増幅回路は、高い周波数で高利得を得られ、かつ、電流供給能力に優れており、電子機器の信号処理や集積回路の設計等に対して特に有用である。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態に係る増幅器の回路構成を示すブロック線図
【図２】本発明の増幅器によるＤＣオフセットの原理を示す図
【図３】バイアス設定回路の他の具体例を示すブロック線図
【図４】バイアス設定回路の他の具体例を示すブロック線図
【図５】バイアス設定回路の他の具体例を示すブロック線図
【図６】バイアス設定回路の他の具体例を示すブロック線図
【図７】バイアス設定回路の他の具体例を示すブロック線図
【図８】本発明の第１の実施形態に係る増幅器の演算増幅器の回路構成を詳細に示すブロック線図
【図９】演算増幅器の他の具体例を示すブロック線図
【図１０】本発明の第１の実施形態に係る増幅器のインバータの回路構成を詳細に示すブロック線図
【図１１】インバータの他の具体例を示すブロック線図
【図１２】インバータの他の具体例を示すブロック線図
【図１３】本発明の第１の実施形態に係る増幅器を直列に複数接続した増幅回路を示すブロック線図
【図１４】本発明の第１の実施形態に係る増幅器を直列に複数接続した他の増幅回路を示すブロック線図
【図１５】本発明の第２の実施形態に係る増幅器の回路構成を示すブロック線図
【図１６】従来のインバータ増幅器の接続を示すブロック線図
【符号の説明】
【００５０】
１０１  バイアス設定回路
１０２  演算増幅器
１０３、７０１、１７０１、１７０２  インバータ
２０１  ＬＰＦ
ＭＮ３０１、ＭＮ３０２、ＭＮ３０３、ＭＮ３０４、ＭＮ４０１、ＭＮ４０２、ＭＮ５０１、ＭＮ７０１、ＭＮ８０１  ＮＭＯＳトランジスタ
ＭＰ３０１、ＭＰ３０２、ＭＰ４０１、ＭＰ４０２、ＭＰ４０３、ＭＰ４０４、ＭＰ５０１、ＭＰ７０１、ＭＰ１００１  ＰＭＯＳトランジスタ
ＢＮ９０１  ＮＰＮトランジスタ
ＢＰ１１０１  ＰＮＰトランジスタ
Ｉ３０１  電流源
Ｉ８０１  可変電流源
Ｖ３０１、Ｖ１２０１  電圧源
Ｖ１３０１  可変電圧源
Ｒ６０１、Ｒ６０２  可変抵抗
Ｒ８０１、Ｒ１３０１、Ｒ１７０１  抵抗
Ｃ３０１、Ｃ１４０１、Ｃ１５０１、Ｃ１５０２、Ｃ１５０３、Ｃ１７０１  容量
１４０１、１４０２、１４０３、１５０１、１５０２、１５０３  増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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