(57)【要約】【課題】埋め込み酸化膜を有するＳＯＩ構造の半導体基板およびその製造方法であって、効果的なゲッタリング層の形成と、当該ゲッタリング層の形成に伴う反りを抑制した半導体基板およびその製造方法を提供する。【解決手段】埋め込み酸化膜１を挟んで、上方の主面側に単結晶シリコンからなるＳＯＩ層２、下方の裏面側に支持基板３を有してなる、ＳＯＩ構造の半導体基板１０であって、埋め込み酸化膜１に当接して、ＳＯＩ層２より多くの結晶欠陥を含有する第１欠陥シリコン層４が形成され、支持基板３の裏面側に当接して、ＳＯＩ層２より多くの結晶欠陥を含有する第２欠陥シリコン層５が形成されてなる半導体基板１０とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
埋め込み酸化膜を挟んで、上方の主面側に単結晶シリコンからなるＳＯＩ層、下方の裏面側に支持基板を有してなる、ＳＯＩ構造の半導体基板であって、
前記埋め込み酸化膜に当接して、前記ＳＯＩ層より多くの結晶欠陥を含有する第１欠陥シリコン層が形成され、
前記支持基板の裏面側に当接して、前記ＳＯＩ層より多くの結晶欠陥を含有する第２欠陥シリコン層が形成されてなることを特徴とする半導体基板。
【請求項２】
前記第１欠陥シリコン層および第２欠陥シリコン層が、
多結晶シリコン層、酸素（Ｏ）イオン注入シリコン層、ボロン（Ｂ）イオン注入シリコン層、リン（Ｐ）イオン注入シリコン層、アンチモン（Ｓｂ）イオン注入シリコン層、酸化誘起積層欠陥（ＯＳＦ）シリコン層のいずれか、もしくはそれらの組み合わせによる積層体からなることを特徴とする請求項１に記載の半導体基板。
【請求項３】
前記第１欠陥シリコン層と第２欠陥シリコン層が、
同じ材質からなることを特徴とする請求項２に記載の半導体基板。
【請求項４】
前記第１欠陥シリコン層と第２欠陥シリコン層が、
多結晶シリコン層からなることを特徴とする請求項３に記載の半導体基板。
【請求項５】
前記第１欠陥シリコン層が、前記埋め込み酸化膜の主面側に当接して、形成されてなることを特徴とする請求項１乃至４のいずれか一項に記載の半導体基板。
【請求項６】
前記第１欠陥シリコン層が、前記埋め込み酸化膜の裏面側に当接して、形成されてなることを特徴とする請求項１乃至４のいずれか一項に記載の半導体基板。
【請求項７】
前記第１欠陥シリコン層が、前記埋め込み酸化膜の主面側と裏面側に当接して、分割形成されてなることを特徴とする請求項１乃至４のいずれか一項に記載の半導体基板。
【請求項８】
前記第１欠陥シリコン層と第２欠陥シリコン層が、
同じ厚さに形成されてなることを特徴とする請求項１乃至７のいずれか一項に記載の半導体基板。
【請求項９】
前記第２欠陥シリコン層に当接して、酸化シリコン膜が形成されてなることを特徴とする請求項１乃至８のいずれか一項に記載の半導体基板。
【請求項１０】
前記酸化シリコン膜が、前記埋め込み酸化膜と同じ厚さに形成されてなることを特徴とする請求項９に記載の半導体基板。
【請求項１１】
前記ＳＯＩ層が、ＤＺ層もしくはエピタキシャル成長層からなることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体基板。
【請求項１２】
前記支持基板が、単結晶シリコンであることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体基板。
【請求項１３】
２枚のシリコン基板の貼り合わせによる、埋め込み酸化膜を挟んで、上方の主面側に単結晶シリコンからなるＳＯＩ層、下方の裏面側に単結晶シリコンからなる支持基板を有してなる、ＳＯＩ構造の半導体基板の製造方法において、
前記埋め込み酸化膜に当接して、前記ＳＯＩ層より多くの結晶欠陥を含有する第１多結晶シリコン層が形成され、
前記支持基板の裏面側に当接して、前記ＳＯＩ層より多くの結晶欠陥を含有する第２多結晶シリコン層が形成されてなる半導体基板を製造するにあたって、
前記第１多結晶シリコン層および第２多結晶シリコン層となる多結晶シリコン層が、両表面に同時形成されてなる２枚の単結晶シリコン基板を準備し、前記貼り合わされるシリコン基板の出発材料とすることを特徴とする半導体基板の製造方法。
【請求項１４】
２枚のシリコン基板の貼り合わせによる、埋め込み酸化膜を挟んで、上方の主面側に単結晶シリコンからなるＳＯＩ層、下方の裏面側に単結晶シリコンからなる支持基板を有してなる、ＳＯＩ構造の半導体基板の製造方法において、
前記埋め込み酸化膜に当接して、前記ＳＯＩ層より多くの結晶欠陥を含有する第１多結晶シリコン層が形成され、
前記支持基板の裏面側に当接して、前記ＳＯＩ層より多くの結晶欠陥を含有する第２多結晶シリコン層が形成されてなる半導体基板を製造するにあたって、
前記第１多結晶シリコン層および第２多結晶シリコン層となる多結晶シリコン層が、両表面に同時形成されてなる１枚の単結晶シリコン基板と、他の層が形成されず、単一のシリコン層からなる１枚の単結晶シリコン基板とを準備し、前記貼り合わされるシリコン基板の出発材料とすることを特徴とする半導体基板の製造方法。
【請求項１５】
２枚のシリコン基板の貼り合わせによる、埋め込み酸化膜を挟んで、上方の主面側に単結晶シリコンからなるＳＯＩ層、下方の裏面側に支持基板を有してなる、ＳＯＩ構造の半導体基板の製造方法において、
前記埋め込み酸化膜に当接して、前記ＳＯＩ層より多くの結晶欠陥を含有する第１欠陥シリコン層が形成され、
前記支持基板の裏面側に当接して、前記ＳＯＩ層より多くの結晶欠陥を含有する第２欠陥シリコン層が形成されてなる半導体基板を製造するにあたって、
前記ＳＯＩ層が、ＤＺ層もしくはエピタキシャル層であり、
ＩＧ層に当接して、前記ＳＯＩ層となるＤＺ層もしくはエピタキシャル層が形成されてなる単結晶シリコン基板を準備し、前記貼り合わされる一方のシリコン基板の出発材料とすることを特徴とする半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋め込み酸化膜を挟んで、上方の主面側に単結晶シリコンからなるＳＯＩ（Silicon On Insulator）層、下方の裏面側に支持基板を有してなる、ＳＯＩ構造の半導体基板およびその製造方法に関する。
【背景技術】
【０００２】
埋め込み酸化膜を挟んで、上方の主面側に単結晶シリコンからなるＳＯＩ層、下方の裏面側に支持基板を有してなる、ＳＯＩ構造の半導体基板およびその製造方法が、例えば、特開平２−２６０４２８号公報（特許文献１）、特公平７−１９８３９号公報（特許文献２）、特開２００４−３２００５０号公報（特許文献３）に開示されている。
【０００３】
上記ＳＯＩ基板では、活性領域であるＳＯＩ層の下部に埋め込み酸化膜が形成されているため、ＳＯＩ層には、支持基板から絶縁分離された素子を形成可能である。一方、埋め込み酸化膜を有する上記ＳＯＩ基板では、ＳＯＩ層に対するゲッタリング層の配置の自由度が低減するため、ゲッタリング層の形成が困難となる。
【０００４】
特許文献１と特許文献２の半導体基板では、酸化シリコン（ＳｉＯ２）からなる埋め込み酸化膜と単結晶シリコン（Ｓｉ）からなるＳＯＩ層の間に多結晶シリコン層を形成し、この多結晶シリコン層をゲッタリング層としている。しかしながら、ＳｉＯ２膜上に多結晶シリコン層が形成されてなる上記ＳＯＩウェハでは、凸状にウェハが反って、歪や欠陥が発生し易い。また、上記ウェハの反りによって、後工程におけるパターン形成のための露光工程において、所望のパターンの形成が困難となる。
【０００５】
特許文献３の半導体基板では、上記ウェハの反りを回避するため、ＳｉＯ２からなる埋め込み酸化膜の裏面側に当接して窒化シリコン（Ｓｉ３Ｎ４）層を形成し、当該Ｓｉ３Ｎ４層の裏面側に当接して多結晶シリコン層を形成している。これによって、例えば露光工程で必要な室温において、ウェハの反りを補正することが可能となる。しかしながら、Ｓｉ３Ｎ４層と多結晶シリコン層の熱膨張係数は基本的に大きく異なっており、上記Ｓｉ３Ｎ４層の追加形成では、半導体装置の製造において通常必要とされる高温且つ広い温度範囲でのウェハの反り補正は困難である。このため、上記Ｓｉ３Ｎ４層の追加形成では、例えば４００℃から１２００℃の拡散工程において再び反りが発生し、活性領域であるＳＯＩ層に、スリップ、転位等の欠陥を発生させることとなる。このような欠陥のあるＳＯＩ層に形成される半導体素子は、リーク電流の増加等、特性を劣化させることとなる。
【０００６】
また、特許文献３の半導体基板の構成では、ＳＯＩ層とゲッタリング層である多結晶シリコン層の間に、ＳｉＯ２からなる埋め込み酸化膜とＳｉ３Ｎ４層の２層が形成される。このため、ＳＯＩ層に対する多結晶シリコン層のゲッタリング能力が低下することとなる。
【特許文献１】特開平２−２６０４２８号公報
【特許文献２】特公平７−１９８３９号公報
【特許文献３】特開２００４−３２００５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで本発明は、埋め込み酸化膜を有するＳＯＩ構造の半導体基板およびその製造方法であって、効果的なゲッタリング層の形成と、当該ゲッタリング層の形成に伴う反りを抑制した半導体基板およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
請求項１に記載の発明は、埋め込み酸化膜を挟んで、上方の主面側に単結晶シリコンからなるＳＯＩ層、下方の裏面側に支持基板を有してなる、ＳＯＩ構造の半導体基板であって、前記埋め込み酸化膜に当接して、前記ＳＯＩ層より多くの結晶欠陥を含有する第１欠陥シリコン層が形成され、前記支持基板の裏面側に当接して、前記ＳＯＩ層より多くの結晶欠陥を含有する第２欠陥シリコン層が形成されてなることを特徴としている。
【０００９】
上記埋め込み酸化膜に当接する第１欠陥シリコン層および支持基板の裏面側に当接する第２欠陥シリコン層は、どちらもＳＯＩ層より多くの結晶欠陥を含有しており、ゲッタリング層として機能させることができる。すなわち、当該半導体基板では、埋め込み酸化膜に当接する第１欠陥シリコン層だけでなく、支持基板の裏面側に当接する第２欠陥シリコン層も、ゲッタリング層として機能させることができる。従って、第１欠陥シリコン層と第２欠陥シリコン層のいずれか一方のみが形成されている半導体基板に較べて、ゲッタリング効果を促進することができる。
【００１０】
第１欠陥シリコン層と第２欠陥シリコン層は、どちらもシリコン材料からなり、半導体プロセスの広い熱処理温度範囲に対して、熱膨張係数が同程度である。また、第１欠陥シリコン層と第２欠陥シリコン層は、厚い支持基板を挟んで、ＳＯＩ構造の半導体基板における両表面の近くに配置される。このため、当該半導体基板の両表面の熱膨張差を低減することができ、第１欠陥シリコン層と第２欠陥シリコン層の応力によって発生する反りは互いに補完されることとなり、当該半導体基板の反りを抑制することができる。
【００１１】
請求項２に記載のように、前記第１欠陥シリコン層および第２欠陥シリコン層は、例えば、多結晶シリコン層、酸素（Ｏ）イオン注入シリコン層、ボロン（Ｂ）イオン注入シリコン層、リン（Ｐ）イオン注入シリコン層、アンチモン（Ｓｂ）イオン注入シリコン層、酸化誘起積層欠陥（ＯＳＦ）シリコン層のいずれか、もしくはそれらの組み合わせによる積層体からなるように構成することができる。
【００１２】
請求項３に記載のように、前記第１欠陥シリコン層と第２欠陥シリコン層は、同じ材質からなることが好ましい。この場合には、第１欠陥シリコン層と第２欠陥シリコン層が、同じ熱膨張係数となる。従って、上記半導体基板の応力設計が容易となり、半導体基板の反りの抑制に効果的である。また、製造段階で第１欠陥シリコン層と第２欠陥シリコン層を同時形成することも可能であり、これによって製造コストを低減することができる。
【００１３】
特に、請求項４に記載のように、前記第１欠陥シリコン層と第２欠陥シリコン層は、製造コストの低い、多結晶シリコン層からなることが好ましい。
【００１４】
請求項５に記載のように、前記第１欠陥シリコン層は、前記埋め込み酸化膜の主面側に当接して、形成されてなるように構成することができる。この場合には、第１欠陥シリコン層とＳＯＩ層の間に埋め込み酸化膜が介在しないため、ＳＯＩ層に対するゲッタリング機能を効果的に発揮させることができる。
【００１５】
一方、銅（Ｃｕ）等汚染物質となる重金属は、ＳｉＯ２からなる埋め込み酸化膜を通過可能である。このため、請求項６に記載のように、前記第１欠陥シリコン層が、前記埋め込み酸化膜の裏面側に当接して、形成されてなるように構成することもできる。
【００１６】
また、請求項７に記載のように、前記第１欠陥シリコン層が、前記埋め込み酸化膜の主面側と裏面側に当接して、分割形成されてなるように構成することもできる。
【００１７】
請求項８に記載のように、前記第１欠陥シリコン層と第２欠陥シリコン層は、同じ厚さに形成されてなることが好ましい。この場合にも、応力設計が容易になると共に、第１欠陥シリコン層と第２欠陥シリコン層が同じ材質の場合には、同時形成が可能となる。
【００１８】
請求項９に記載の発明は、前記第２欠陥シリコン層に当接して、酸化シリコン膜が形成されてなることを特徴としている。
【００１９】
これによって、上記ＳＯＩ構造の半導体基板において、主面側に第１欠陥シリコン層とＳｉＯ２からなる埋め込み酸化膜の積層体が形成され、裏面側に第２欠陥シリコン層と酸化シリコン（ＳｉＯ２）膜の積層体が形成される。従って、酸化シリコン膜を形成しない場合に較べて、ＳＯＩ構造の半導体基板におけるの両表面の熱膨張差をより低減することができ、当該半導体基板の反りをより小さくすることができる。以上のことから、請求項１０に記載のように、前記酸化シリコン膜は、前記埋め込み酸化膜と同じ厚さに形成されてなることが好ましい。
【００２０】
上記半導体基板におけるＳＯＩ層は、単結晶シリコン基板（ウェハ）を構成する一般的な単結晶シリコン層であってよいが、請求項１１に記載のように、前記ＳＯＩ層は、結晶欠陥の少ない、いわゆるＤＺ（Denuded Zone）層もしくはエピタキシャル成長層からなるように構成することもできる。
【００２１】
また、請求項１２に記載のように、前記支持基板も、一般的な単結晶シリコン基板（ウェハ）を用いて、単結晶シリコンからなるように構成することが好ましい。しかしながら、これに限らず、上記半導体基板における支持基板は、例えば多結晶シリコンからなっていてもよい。
【００２２】
請求項１３〜１５に記載の発明は、上記半導体基板の一形態の製造方法に関する発明である。
【００２３】
請求項１３に記載の発明は、２枚のシリコン基板の貼り合わせによる、埋め込み酸化膜を挟んで、上方の主面側に単結晶シリコンからなるＳＯＩ層、下方の裏面側に単結晶シリコンからなる支持基板を有してなる、ＳＯＩ構造の半導体基板の製造方法において、前記埋め込み酸化膜に当接して、前記ＳＯＩ層より多くの結晶欠陥を含有する第１多結晶シリコン層が形成され、前記支持基板の裏面側に当接して、前記ＳＯＩ層より多くの結晶欠陥を含有する第２多結晶シリコン層が形成されてなる半導体基板を製造するにあたって、前記第１多結晶シリコン層および第２多結晶シリコン層となる多結晶シリコン層が、両表面に同時形成されてなる２枚の単結晶シリコン基板を準備し、前記貼り合わされるシリコン基板の出発材料とすることを特徴としている。
【００２４】
これにより、上記半導体基板において、前記第１欠陥シリコン層と第２欠陥シリコン層が多結晶シリコン層からなる半導体基板を製造することができる。当該半導体基板の製造方法おいては、同じ構造を持った２枚の単結晶シリコン基板を、貼り合わされるシリコン基板の出発材料とする。このため、異なる構造をもった単結晶シリコン基板を出発材料とする場合に較べて、出発材料の準備にかかるコストを低減することができ、安価な製造方法とすることができる。
【００２５】
請求項１４に記載の発明は、２枚のシリコン基板の貼り合わせによる、埋め込み酸化膜を挟んで、上方の主面側に単結晶シリコンからなるＳＯＩ層、下方の裏面側に単結晶シリコンからなる支持基板を有してなる、ＳＯＩ構造の半導体基板の製造方法において、前記埋め込み酸化膜に当接して、前記ＳＯＩ層より多くの結晶欠陥を含有する第１多結晶シリコン層が形成され、前記支持基板の裏面側に当接して、前記ＳＯＩ層より多くの結晶欠陥を含有する第２多結晶シリコン層が形成されてなる半導体基板を製造するにあたって、前記第１多結晶シリコン層および第２多結晶シリコン層となる多結晶シリコン層が、両表面に同時形成されてなる１枚の単結晶シリコン基板と、他の層が形成されず、単一のシリコン層からなる１枚の単結晶シリコン基板とを準備し、前記貼り合わされるシリコン基板の出発材料とすることを特徴としている。
【００２６】
これによっても、上記半導体基板において、前記第１欠陥シリコン層と第２欠陥シリコン層が多結晶シリコン層からなる半導体基板を製造することができる。当該半導体基板の製造方法おいては、貼り合わされるシリコン基板の一方の出発材料を、他の層が形成されず、単一のシリコン層からなる１枚の単結晶シリコン基板としている。当該単結晶シリコン基板については、追加加工をしないで貼り合わせ、上記半導体基板を製造することも可能である。従って、これによっても出発材料の準備にかかるコストを当該単結晶シリコン基板の製造コストのみとすることができ、安価な製造方法とすることができる。尚、当該半導体基板の製造方法は、請求項１３に記載の半導体基板の製造方法に較べて、貼り合わせ前の研磨工程を省略することができ、工程が簡略化されている。従って、当該半導体基板の製造方法は、請求項１３に記載の半導体基板の製造方法に較べて、安価な製造方法とすることができる。
【００２７】
請求項１５に記載の発明は、２枚のシリコン基板の貼り合わせによる、埋め込み酸化膜を挟んで、上方の主面側に単結晶シリコンからなるＳＯＩ層、下方の裏面側に支持基板を有してなる、ＳＯＩ構造の半導体基板の製造方法において、前記埋め込み酸化膜に当接して、前記ＳＯＩ層より多くの結晶欠陥を含有する第１欠陥シリコン層が形成され、前記支持基板の裏面側に当接して、前記ＳＯＩ層より多くの結晶欠陥を含有する第２欠陥シリコン層が形成されてなる半導体基板を製造するにあたって、前記ＳＯＩ層が、ＤＺ層もしくはエピタキシャル層であり、いわゆるＩＧ（Intrinsic Gettering）層に当接して、前記ＳＯＩ層となるＤＺ層もしくはエピタキシャル層が形成されてなる単結晶シリコン基板を準備し、前記貼り合わされる一方のシリコン基板の出発材料とすることを特徴としている。
【００２８】
これによって、上記半導体基板において、前記ＳＯＩ層が、ＤＺ層もしくはエピタキシャル成長層からなる半導体基板を製造することができる。
【００２９】
尚、請求項１３〜１５に記載の製造方法によって得られる半導体基板の効果については、上記したとおりであり、その説明は省略する。
【発明を実施するための最良の形態】
【００３０】
以下、本発明を実施するための最良の形態、図に基づいて説明する。
【００３１】
図１は、本発明の半導体基板の基本構造を示す図で、半導体基板１０の模式的な断面図である。
【００３２】
図１に示す半導体基板１０は、埋め込み酸化膜１を挟んで、上方の主面側に単結晶シリコンからなるＳＯＩ層２、下方の裏面側に支持基板３を有してなる、ＳＯＩ（Silicon On Insulator）構造の半導体基板である。半導体基板１０における支持基板３は、例えば、一般的な単結晶シリコン（Ｓｉ）ウェハから切り出された単結晶シリコン（Ｓｉ）基板であってもよいし、多結晶シリコン（Ｓｉ）基板であってもよい。尚、図を簡略化するため、図１では支持基板２の厚さ方向を短縮して図示している。
【００３３】
図１の半導体基板１０には、埋め込み酸化膜１に当接して、ＳＯＩ層２より多くの結晶欠陥を含有する第１欠陥シリコン層４が形成されている。また、同じくＳＯＩ層２より多くの結晶欠陥を含有する第２欠陥シリコン層５が、支持基板３の裏面側に当接して形成されている。
【００３４】
図１の半導体基板１０において、埋め込み酸化膜１に当接する第１欠陥シリコン層４および支持基板３の裏面側に当接する第２欠陥シリコン層５は、どちらもＳＯＩ層２より多くの結晶欠陥を含有しており、ゲッタリング層として機能させることができる。すなわち、半導体基板１０では、埋め込み酸化膜１に当接する第１欠陥シリコン層４だけでなく、支持基板３の裏面側に当接する第２欠陥シリコン層５も、ゲッタリング層として機能させることができる。従って、第１欠陥シリコン層４と第２欠陥シリコン層５のいずれか一方のみが形成されている半導体基板に較べて、ゲッタリング効果を促進することができる。
【００３５】
第１欠陥シリコン層４と第２欠陥シリコン層５は、どちらもシリコン材料からなり、半導体プロセスの広い熱処理温度範囲に対して、熱膨張係数が同程度である。また、第１欠陥シリコン層４と第２欠陥シリコン層５は、厚い支持基板３を挟んで、ＳＯＩ構造の半導体基板１０における両表面の近くに配置される。このため、半導体基板１０の両表面の熱膨張差を低減することができ、第１欠陥シリコン層４と第２欠陥シリコン層５の応力によって発生する反りは互いに補完されることとなり、半導体基板１０の反りを抑制することができる。
【００３６】
図１の半導体基板１０における第１欠陥シリコン層４および第２欠陥シリコン層５は、例えば、多結晶シリコン層、酸素（Ｏ）イオン注入シリコン層、ボロン（Ｂ）イオン注入シリコン層、リン（Ｐ）イオン注入シリコン層、アンチモン（Ｓｂ）イオン注入シリコン層、酸化誘起積層欠陥（ＯＳＦ）シリコン層のいずれか、もしくはそれらの組み合わせによる積層体とすることができる。特に、第１欠陥シリコン層４と第２欠陥シリコン層５は、製造コストの低い、多結晶シリコン層からなることが好ましい。
【００３７】
図１の半導体基板１０における第１欠陥シリコン層４は、埋め込み酸化膜１の主面側に当接して形成されており、第１欠陥シリコン層４とＳＯＩ層２の間に埋め込み酸化膜が介在しないため、ＳＯＩ層２に対するゲッタリング機能を効果的に発揮させることができる。一方、銅（Ｃｕ）等汚染物質となる重金属は、ＳｉＯ２からなる埋め込み酸化膜１を通過可能である。このため、第１欠陥シリコン層４を、埋め込み酸化膜１の裏面側に当接して形成するようにしてもよい。
【００３８】
また、図１の半導体基板１０における第１欠陥シリコン層４および第２欠陥シリコン層５は、異なる材質であってもよいが、上記第１欠陥シリコン層４と第２欠陥シリコン層５を多結晶シリコン層とする場合のように、同じ材質からなることが好ましい。この場合には、第１欠陥シリコン層４と第２欠陥シリコン層５が、同じ熱膨張係数となる。従って、半導体基板１０の応力設計が容易となり、半導体基板１０の反りの抑制に効果的である。また、後述するように、製造段階で第１欠陥シリコン層４と第２欠陥シリコン層５を同時形成することも可能であり、これによって製造コストを低減することができる。
【００３９】
さらに、図１の半導体基板１０における第１欠陥シリコン層４と第２欠陥シリコン層５は、同じ厚さに形成されることが好ましい。この場合にも、半導体基板１０の応力設計が容易になると共に、第１欠陥シリコン層４と第２欠陥シリコン層５が同じ材質の場合には、同時形成が可能となる。
【００４０】
図２は、図１に示す半導体基板１０の具体例で、半導体基板１０ａの模式的な断面図である。
【００４１】
図２に示す半導体基板１０ａでは、図１の第１欠陥シリコン層４と第２欠陥シリコン層５を、それぞれ、多結晶シリコン層４ａ，５ａとしている。また、半導体基板１０ａでは、図１の支持基板３を、一般的な単結晶シリコンウェハを用いて構成できる、単結晶シリコン（Ｓｉ）基板３ａとしている。さらに、図２の半導体基板１０ａでは、第２欠陥シリコン層である多結晶シリコン層５ａに当接して、酸化シリコン（ＳｉＯ２）膜６が追加形成されている。
【００４２】
図２の半導体基板１０ａにおいても、多結晶シリコン層４ａ，５ａがゲッタリング層として機能すると共に、厚いＳｉ基板３ａを挟んで半導体基板１０ａの両表面の近くに配置されることで、半導体基板１０ａの反りが抑制されることは言うまでもない。半導体基板１０ａでは、さらに、ＳｉＯ２膜６が追加形成されている。これによって、半導体基板１０ａでは、主面側に多結晶シリコン層４ａとＳｉＯ２からなる埋め込み酸化膜１の積層体が形成され、裏面側に多結晶シリコン層５ａとＳｉＯ２膜６の積層体が形成されることとなる。従って、酸化シリコン膜６を形成しない場合に較べて、ＳＯＩ構造の半導体基板１０ａにおける両表面の熱膨張差をより低減することができ、半導体基板１０ａの反りをより小さくすることができる。
【００４３】
以上のことから、図２の半導体基板１０ａにおける酸化シリコン膜６は、埋め込み酸化膜１と同じ厚さに形成されることが好ましい。
【００４４】
図３は、図２の半導体基板１０ａの製造方法を示す図である。尚、図３において、図２に示す半導体基板１０ａの各層に対応する層には、同じ符号を付した。
【００４５】
図３に示す半導体基板１０ａの製造方法は、２枚のシリコン基板の貼り合わせによる製造方法である。図３に示す半導体基板１０ａの製造方法では、第１多結晶シリコン層４ａおよび第２多結晶シリコン層５ａとなる多結晶シリコン層が、成膜により両表面に同時形成された２枚の単結晶シリコン基板を準備し、これを貼り合わされるシリコン基板の出発材料１，２としている。半導体基板１０ａの裏面側となる出発材料１は、片面の多結晶シリコン層を研磨により除去した後、熱酸化して両表面にＳｉＯ２層を形成し、貼り合わされる一方のシリコン基板とする。半導体基板１０ａの主面側となる出発材料２は、未加工のまま、貼り合わされるもう一方のシリコン基板とする。上記２枚のシリコン基板を積層して、一般的に用いられるシリコン基板の貼り合わせ技術により接合した後、主面側を所定の厚さに研磨する。これによって、半導体基板１０ａが製造される。
【００４６】
図３に示す半導体基板１０ａの製造方法においては、同じ構造を持った２枚の単結晶シリコン基板を、貼り合わされるシリコン基板の出発材料１，２としている。このため、異なる構造をもった単結晶シリコン基板を出発材料とする場合に較べて、出発材料の準備にかかるコストを低減することができ、安価な製造方法とすることができる。
【００４７】
図４は、図１に示す半導体基板１０の別の具体例で、半導体基板１０ｂの模式的な断面図である。尚、図４の半導体基板１０ｂにおいて、図２の半導体基板１０ａと同様の部分については、同じ符号を付した。
【００４８】
図４に示す半導体基板１０ｂは、図２の半導体基板１０ａと類似の構造を有しているが、以下に点で図２の半導体基板１０ａと異なっている。すなわち、図２に示す半導体基板１０ａでは、図１の第１欠陥シリコン層４に対応する多結晶シリコン層４ａが、埋め込み酸化膜１の主面側に当接して形成されていた。これに対して、図４に示す半導体基板１０ｂにおいては、第１欠陥シリコン層４に対応する多結晶シリコン層４ｂが、埋め込み酸化膜１の裏面側に当接して形成されている。
【００４９】
図４の半導体基板１０ｂにおいても、前述したように、多結晶シリコン層４ｂ，５ａがゲッタリング層として機能する。埋め込み酸化膜１が１μｍ程度と薄い場合においては、図２の半導体基板１０ａと図４の半導体基板１０ｂとで、同程度のゲッタリング効果を得ることができる。また、図４の半導体基板１０ｂにおいても、多結晶シリコン層４ｂ，５ａが厚いＳｉ基板３ａを挟んで半導体基板１０ｂの両表面の近くに配置され、ＳｉＯ２膜６が追加形成されている。このため、ＳｉＯ２膜６を形成しない場合に較べて、ＳＯＩ構造の半導体基板１０ｂにおける両表面の熱膨張差をより低減することができ、半導体基板１０ｂの反りをより小さくすることができる。
【００５０】
図５は、図４の半導体基板１０ｂの製造方法を示す図である。尚、図５において、図４に示す半導体基板１０ｂの各層に対応する層には、同じ符号を付した。
【００５１】
図５に示す半導体基板１０ｂの製造方法も、図３に示す半導体基板１０ａの製造方法と同様に、２枚のシリコン基板の貼り合わせによる製造方法である。図５に示す半導体基板１０ａの製造方法では、第１多結晶シリコン層４ｂおよび第２多結晶シリコン層５ａとなる多結晶シリコン層が、成膜により両表面に同時形成された１枚の単結晶シリコン基板と、他の層が形成されず、単一のシリコン層からなる１枚の単結晶シリコン基板とを準備し、これを貼り合わされるシリコン基板の出発材料３，４としている。半導体基板１０ｂの裏面側となる出発材料３は、熱酸化して両表面にＳｉＯ２層を形成し、貼り合わされる一方のシリコン基板とする。半導体基板１０ｂの主面側となる出発材料４は、未加工のまま、貼り合わされるもう一方のシリコン基板とする。上記２枚のシリコン基板を積層して、一般的に用いられるシリコン基板の貼り合わせ技術により接合した後、主面側を所定の厚さに研磨する。これによって、半導体基板１０ｂが製造される。
【００５２】
図５に示す半導体基板１０ｂの製造方法においては、貼り合わされるシリコン基板の一方の出発材料４を、他の層が形成されず、単一のシリコン層からなる１枚の単結晶シリコン基板としている。図５に示すように、出発材料４の単結晶シリコン基板については、追加加工をしないで貼り合わせ、半導体基板１０ｂを製造することが可能である。従って、これによっても出発材料４の準備にかかるコストを、当該単結晶シリコン基板の製造コストのみとすることができ、安価な製造方法とすることができる。尚、図５に示す半導体基板１０ｂの製造方法では、裏面側の出発材料３についても、図３に示す半導体基板１０ａの製造方法に較べて、貼り合わせ前の研磨工程を省略することができる。
【００５３】
以上のことから、図５に示す半導体基板１０ｂの製造方法は、図３に示す半導体基板１０ａの製造方法に較べて工程が簡略化されている。従って、図５に示す半導体基板１０ｂの製造方法は、図３示す半導体基板１０ａの製造方法に較べて、安価な製造方法となっている。
【００５４】
図６は、図１に示す半導体基板１０の別の具体例で、半導体基板１０ａｂの模式的な断面図である。尚、図６の半導体基板１０ａｂにおいて、図２および図４の半導体基板１０ａ，１０ｂと同様の部分については、同じ符号を付した。
【００５５】
図６に示す半導体基板１０ｂは、図２および図４の半導体基板１０ａ，１０ｂと類似の構造を有しているが、以下に点で異なっている。すなわち、図２および図４の半導体基板１０ａ，１０ｂでは、それぞれ、図１の第１欠陥シリコン層４に対応する多結晶シリコン層４ａ，４ｂが、埋め込み酸化膜１の主面側または裏面側に当接して形成されていた。これに対して、図６に示す半導体基板１０ａｂにおいては、第１欠陥シリコン層４に対応する多結晶シリコン層４ａ，４ｂが、埋め込み酸化膜１の主面側と裏面側に当接して、分割形成されている。尚、第１欠陥シリコン層４である多結晶シリコン層４ａ，４ｂの全厚さｔ１＋ｔ２は、第２欠陥シリコン層５である多結晶シリコン層５ａの厚さｔ３とほぼ同じ厚さに形成されている。
【００５６】
図６の半導体基板１０ａｂにおいても、前述したように、多結晶シリコン層４ａ，４ｂ，５ａがゲッタリング層として機能する。半導体基板１０ａｂでは、多結晶シリコン層４ａ，４ｂを埋め込み酸化膜１の両側に分割形成することで、後の熱処理において捕獲された不純物が再拡散することで発生する埋め込み酸化膜１の低耐圧不良やＳＯＩ層２での接合リークといった素子特性の劣化を抑制している。また、多結晶シリコン層４ａ，４ｂの全厚さｔ１＋ｔ２が多結晶シリコン層５ａの厚さｔ３とほぼ同じ厚さに形成されているため、ＳＯＩ構造の半導体基板１０ａｂにおける両表面の熱膨張差をより低減することができ、半導体基板１０ａｂの反りをより小さくすることができる。
【００５７】
図７は、図６の半導体基板１０ａｂの製造方法を示す図である。尚、図７において、図６に示す半導体基板１０ａｂの各層に対応する層には、同じ符号を付した。
【００５８】
図７に示す半導体基板１０ａｂの製造方法も、図３，５に示す半導体基板１０ａ，１０ｂの製造方法と同様に、２枚のシリコン基板の貼り合わせによる製造方法である。図７に示す半導体基板１０ａｂの製造方法では、第１多結晶シリコン層４ａ，４ｂおよび第２多結晶シリコン層５ａとなる多結晶シリコン層が、成膜により両表面に同時形成された２枚の単結晶シリコン基板を準備し、これを貼り合わされるシリコン基板の出発材料３，２としている。半導体基板１０ａｂの裏面側となる出発材料３は、第１多結晶シリコン層４ｂ
を所定の厚さになるように研磨した後、図５と同様に熱酸化して両表面にＳｉＯ２層を形成し、貼り合わされる一方のシリコン基板とする。半導体基板１０ａｂの主面側となる出発材料２は、図３と同様に未加工のまま、貼り合わされるもう一方のシリコン基板とする。上記２枚のシリコン基板を積層して、一般的に用いられるシリコン基板の貼り合わせ技術により接合した後、主面側を所定の厚さに研磨する。これによって、半導体基板１０ａｂが製造される。
【００５９】
図７に示す半導体基板１０ａｂの製造方法においても、同じ構造を持った２枚の単結晶シリコン基板を、貼り合わされるシリコン基板の出発材料３，２としている。このため、異なる構造をもった単結晶シリコン基板を出発材料とする場合に較べて、出発材料の準備にかかるコストを低減することができ、安価な製造方法とすることができる。
【００６０】
図８は、図１に示す半導体基板１０の別の具体例で、半導体基板１０ｃの模式的な断面図である。尚、図８の半導体基板１０ｃにおいて、図１の半導体基板１０と同様の部分については、同じ符号を付した。
【００６１】
図８に示す半導体基板１０ｃでは、図１のＳＯＩ層２を、単結晶シリコン基板（ウェハ）を構成する一般的な単結晶シリコン層ではなく、結晶欠陥の少ない、いわゆるＤＺ（Denuded Zone）層もしくはエピタキシャル成長層としている。ＤＺ層は、半導体基板の表面に隣接した非常に薄い領域で、汚染物質や欠陥が低減された領域である。尚、ＤＺ層を形成する方法は、エピタキシャル層を形成する方法に比べスループットが高く、コスト面で優れている。
【００６２】
また、半導体基板１０ｃでは、図１の支持基板３を、ボロン（Ｂ）含有単結晶シリコン（Ｓｉ）基板３ｂとしている。尚、半導体基板１０ｃでは、埋め込み酸化膜１の裏面側に当接して、いわゆるＯＳＦ（Oxidation-induced Stacking Faults、酸化誘起積層欠陥）発生領域７が形成されている。ＯＳＦ発生領域７は、シリコンウェハの表面や内部に生じる結晶欠陥の１つで、酸化により誘起される積層欠陥である。
【００６３】
図８の半導体基板１０ａにおいても、第１欠陥シリコン層４と第２欠陥シリコン層５がゲッタリング層として機能すると共に、厚いボロン（Ｂ）含有単結晶Ｓｉ基板３ｂを挟んで半導体基板１０ｃの両表面の近くに配置されることで、半導体基板１０ｃの反りが抑制される。また、半導体基板１０ｃでは、埋め込み酸化膜１の裏面側に形成されたＯＳＦ発生領域７も、ゲッタリング機能を有している。尚、ＯＳＦ発生領域７は単結晶Ｓｉ基板を熱酸化することで発生させることができ、図８のボロン（Ｂ）含有単結晶シリコン（Ｓｉ）基板３ｂに限らず、図２や図４の一般的な単結晶シリコンウェハから切り出される通常の単結晶シリコン（Ｓｉ）基板３ａにも形成可能である。
【００６４】
さらに、半導体基板１０ｃでは、支持基板であるボロン（Ｂ）含有単結晶Ｓｉ基板３ｂのボロン（Ｂ）濃度を高濃度とすることにより、この層においてもゲッタリング機能を持たせることができる。ボロンの原子半径（８０ｐｍ）はＳｉの原子半径（１１７ｐｍ）に比して小さく、ボロンが不純物として添加された結晶は格子歪が大きい。このため、酸化時にＯＳＦが発生しやすい。また、同様の効果が得られる不純物（たとえばＳｂ）であれば、添加される不純物はボロンに限らない。尚、ボロン（Ｂ）含有単結晶Ｓｉ基板３ｂの代わりに、ボロン（Ｂ）含有多結晶Ｓｉ基板でも、同様のゲッタリング機能を持たせることができる。前述同様、多結晶Ｓｉ基板に添加される不純物も、ボロン同様の効果を期待できるものであれば適用可能である。
【００６５】
図９は、図８の半導体基板１０ｃの製造方法を示す図である。尚、図９において、図８に示す半導体基板１０ｃの各層に対応する層には、同じ符号を付した。
【００６６】
図９に示す半導体基板１０ｃの製造方法も、２枚のシリコン基板の貼り合わせによる製造方法である。図９に示す半導体基板１０ｃの製造方法では、ＯＳＦ発生領域７が形成されたＢ含有単結晶Ｓｉ基板３Ｂと、いわゆるＩＧ（Intrinsic Gettering）層が形成され、ＩＧ層に当接して、ＳＯＩ層２ａとなるＤＺ層もしくはエピタキシャル層が形成されてなる単結晶シリコン基板とを準備し、これを貼り合わされるシリコン基板の出発材料５，６としている。ＩＧ層は、通常の半導体基板において、高温及び低温の熱処理を組み合わせることにより基板内部に酸素析出層を形成し、半導体製造工程中に混入される重金属等の汚染物質を捕獲する層としたものである。 
【００６７】
半導体基板１０ｃの裏面側となる出発材料５は、埋め込み酸化膜となるＳｉＯ２層１を形成し、第２欠陥Ｓｉ層５を形成して、貼り合わされる一方のシリコン基板とする。半導体基板１０ｃの主面側となる出発材料６は、第１欠陥Ｓｉ層５を形成して、貼り合わされるもう一方のシリコン基板とする。上記２枚のシリコン基板を積層して、一般的に用いられるシリコン基板の貼り合わせ技術により接合した後、主面側を所定の厚さに研磨する。これによって、半導体基板１０ｃが製造される。
【００６８】
図１０は、図１に示す半導体基板１０の別の具体例で、半導体基板１０ｄの模式的な断面図である。尚、図１０の半導体基板１０ｄにおいて、図４の半導体基板１０ｂと同様の部分について、同じ符号を付した。
【００６９】
図１０に示す半導体基板１０ｄは、図４の半導体基板１０ｂと類似の構造を有しているが、図１０に示す半導体基板１０ｄでは、図４の多結晶シリコン層４ｂ，５ａの代わりに、ＯＳＦ発生領域であるＯＳＦシリコン（Ｓｉ）層４ｃ，５ｂが形成されている。半導体基板１０ｄのＯＳＦシリコン（Ｓｉ）層４ｃ，５ｂは、ボロン（Ｂ）を高濃度に含有する単結晶Ｓｉ基板３ｂを熱酸化して形成されたものである。また、半導体基板１０ｄにおける埋め込み酸化膜１ａは、のＯＳＦシリコン（Ｓｉ）層４ｃ，５ｂは、例えばＢＳＧ（Boro-Silicate Glass）膜のように、ボロン（Ｂ）を多量に含有する酸化膜となっている。
【００７０】
図１０の半導体基板１０ｄにおいても、ＯＳＦシリコン層４ｃ，５ｂがゲッタリング層として機能する。さらに、半導体基板１０ｄでは、埋め込み酸化膜１ａがボロン（Ｂ）を多量に含むため、単結晶ＳｉからなるＳＯＩ層２にボロンを拡散させて格子歪を発生させ、埋め込み酸化膜１ａに近い領域にゲッタリング層を形成することが可能である。尚、半導体基板１０ｂにおいても、ＯＳＦシリコン層４ｃ，５ｂが厚いＳｉ基板３ｂを挟んで半導体基板１０ｄの両表面の近くに配置されているため、半導体基板１０ｄにおける両表面の熱膨張差を低減して、半導体基板１０ｄの反りを小さくすることができることは言うまでもない。
【００７１】
尚、図１０に示す半導体基板１０ｄも、図２，４，６，８に示す半導体基板１０ａ〜１０ｃ，１０ａｂと同様に、２枚のシリコン基板を貼り合わせて製造することができる。半導体基板１０ｄは、図３，５，７で説明した各工程の組み合わせにより製造することができ、その説明は省略する。
【００７２】
以上示したように、上記した半導体基板１０，１０ａ〜１０ｄ，１０ａｂおよびその製造方法は、埋め込み酸化膜を有するＳＯＩ構造の半導体基板およびその製造方法であって、効果的なゲッタリング層の形成と、当該ゲッタリング層の形成に伴う反りを抑制した半導体基板およびその製造方法となっている。
【図面の簡単な説明】
【００７３】
【図１】本発明の半導体基板の基本構造を示す図で、半導体基板１０の模式的な断面図である。
【図２】図１に示す半導体基板１０の具体例で、半導体基板１０ａの模式的な断面図である。
【図３】図２の半導体基板１０ａの製造方法を示す図である。
【図４】図１に示す半導体基板１０の別の具体例で、半導体基板１０ｂの模式的な断面図である。
【図５】図４の半導体基板１０ｂの製造方法を示す図である。
【図６】図１に示す半導体基板１０の別の具体例で、半導体基板１０ａｂの模式的な断面図である。
【図７】図６の半導体基板１０ａｂの製造方法を示す図である。
【図８】図１に示す半導体基板１０の別の具体例で、半導体基板１０ｃの模式的な断面図である。
【図９】図８の半導体基板１０ｃの製造方法を示す図である。
【図１０】図１に示す半導体基板１０の別の具体例で、半導体基板１０ｄの模式的な断面図である。
【符号の説明】
【００７４】
１０，１０ａ〜１０ｄ，１０ａｂ  半導体基板
１，１ａ  埋め込み酸化膜
２，２ａ  ＳＯＩ層
３，３ａ，３ｂ  支持基板（単結晶Ｓｉ基板、Ｂ含有単結晶Ｓｉ基板）
４，４ａ〜４ｃ  第１欠陥シリコン層（多結晶シリコン層、ＯＳＦシリコン層）
５，５ａ，５ｂ  第２欠陥シリコン層（多結晶シリコン層、ＯＳＦシリコン層）
【図１】
2007095951.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007095951.tif 000009
【図８】
2007095951.tif 000010
【図９】
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【図１０】
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