(57)【要約】【課題】ゲート抵抗の低減化と、素子の高耐圧化とを同時に達成することを可能とした半導体装置を提供する。【解決手段】半導体基板１上にゲート絶縁膜５を介してゲート電極６が形成される。またゲート電極６を挟むように半導体基板１の表面に拡散領域２、３が形成されている。拡散領域３に電気的に接続されるよう半導体基板１の表面に高抵抗層２１が形成され、さらにこの高抵抗層２１に電気的に接続されるように半導体基板１の表面に低抵抗層２２が形成され、この低抵抗層２２にドレイン電極２３が接続される。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体領域上にゲート絶縁膜を介して形成されるゲート電極と、
前記ゲート電極を挟むように前記半導体領域の表面に形成され前記ゲート電極へのゲート電圧の印加により互いに導通する第１拡散領域及び第２拡散領域と、
前記第１拡散領域に電気的に接続されるように前記半導体領域の表面に形成され前記第１拡散領域よりも不純物濃度が低い第３拡散領域と、
前記第３拡散領域に電気的に接続されるように前記半導体領域の表面に形成され前記第３拡散領域よりも不純物濃度が高い第４拡散領域と、
前記第４拡散領域に電気的に接続される第１主電極と、
前記第２拡散領域に電気的に接続される第２主電極と
を備えたことを特徴とする半導体装置。
【請求項２】
前記ゲート電極、前記第１、第２及び第４拡散領域の表面はシリサイド化されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体領域の表面に形成され前記半導体領域と同一の導電型のコンタクト領域と、
前記コンタクト領域と前記第２拡散領域とを短絡する配線と
を更に備えた請求項１記載の半導体装置。
【請求項４】
前記第３拡散領域は、前記第１及び第２拡散領域並びに前記ゲート電極から構成される複数の絶縁ゲート型半導体素子に対し１ずつ設けられていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１拡散領域と離間させて前記半導体領域の表面に形成された第５拡散領域と、
前記第１拡散領域と前記第５拡散領域を接続する配線とを更に備え、
前記３拡散領域は、前記第５拡散領域を介して前記第１拡散領域と電気的に接続されている
ことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関し、特にプレーナ型の絶縁ゲート型半導体素子を要素とする半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置を構成するＭＯＳトランジスタ等の絶縁ゲート型半導体素子の構造として、プレーナ構造と呼ばれるものが知られている。このプレーナ構造は、例えばＭＯＳトランジスタのソース・ドレイン拡散領域が半導体基板又はウエル表面に形成され、これに挟まれるようにゲート電極がウエル表面にゲート絶縁膜を介して形成されるものである。
【０００３】
このプレーナ構造の半導体素子を高耐圧のパワー型半導体素子として用いる場合、拡散領域をＬＤＤ構造（Lightly Doped Drain）とすることにより耐圧を高めることが行われる。この構造では、拡散領域が、不純物濃度が高く電極と接続される高濃度層（低抵抗層）と、この高濃度層よりも不純物濃度が低くゲート電極に向かって延びるように形成され高抵抗率を有する低濃度層（高抵抗層）とから構成される。この構造によれば、半導体素子が非導通状態の場合において、低濃度層が空乏化して耐圧を高く保つようにされる。
【０００４】
しかし、このようなＬＤＤ構造の半導体素子では、ゲート抵抗の低減化のためゲート電極をシリサイド化する場合において、次のような問題を生じる。すなわち、ゲート抵抗の低減化のためには、ゲート電極表面の出来るだけ広い面積、可能であれば全面に亘ってシリサイド層を形成するのが好ましい。しかし、ゲート電極全面に亘ってシリサイド化を行うと、隣接するＬＤＤ領域までがシリサイド化される可能性がある。ＬＤＤ領域がシリサイド化されることは、半導体素子の耐圧の低下に繋がる。ＬＤＤ領域のシリサイド化を防止するためには、ＬＤＤ領域に酸化膜等のマスク材を形成した後にシリサイド化を実行すればよい。しかし、この場合にも、ＬＤＤ領域のシリサイド化を防止するためには、マスク材を多少のマージンをもって形成しなければならず、このため、マスク材がゲート電極とオーバラップせざるを得ない。この場合、ゲート電極は一部シリサイド化されず高抵抗部を有することになり、ゲート抵抗は十分低くならない。このように、従来の半導体素子の構造では、ゲート抵抗の低減化と素子の高耐圧化とを同時に達成することは困難であった。
【特許文献１】特開２００１ー１１０９９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ゲート抵抗の低減化と、素子の高耐圧化とを同時に達成することを可能とした半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体装置は、半導体領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極を挟むように前記半導体領域の表面に形成され前記ゲート電極へのゲート電圧の印加により互いに導通する第１拡散領域及び第２拡散領域と、前記第１拡散領域に電気的に接続されるように前記半導体領域の表面に形成され前記第１拡散領域よりも不純物濃度が低い第３拡散領域と、前記第３拡散領域に電気的に接続されるように前記半導体領域の表面に形成され前記第３拡散領域よりも不純物濃度が高い第４拡散領域と、前記第４拡散領域に電気的に接続される第１主電極と、前記第２拡散領域に電気的に接続される第２主電極とを備えたことを特徴とする。
【発明の効果】
【０００７】
この発明によれば、ゲート抵抗の低減化と、素子の高耐圧化とを同時に達成することを可能とした半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【０００９】
［第１の実施の形態］  図１は、本発明の第１の実施の形態に係る半導体装置の平面図を示し、図２は図１のＡ−Ａ’断面図を示している。この半導体装置は、図２に示すように、ＭＯＳＦＥＴ１００と、ＭＯＳＦＥＴ１００の非導通状態にある場合における耐圧を分担するための耐圧分担部２００とを半導体基板１上に形成されて構成される。
【００１０】
図２に示すように、このＭＯＳＦＥＴ１００は、ｐ型の半導体基板１の表面に形成されたｎ＋型のソース拡散層２（第２拡散領域）及びｎ＋型のドレイン拡散層３（第１拡散領域）を備えている。このソース拡散層２及びドレイン拡散層３に挟まれる半導体基板１の表面上に、ゲート絶縁膜５を介してゲート電極６がポリシリコン等を材料として形成される。
【００１１】
また、ゲート電極６の上面の全面には、シリサイド層６Ｓが形成され、これが図示しないゲート配線と接続されている。なお、ソース拡散層２及びドレイン拡散層３は、ゲート電極６に向かう方向に延びるｎ−型の拡張領域２Ｅ、３Ｅを備えている。ゲート電極６は、その側壁にシリコン酸化膜７及びシリコン酸化膜８を備えている。このシリコン酸化膜７及び８は、拡張領域２Ｅ、３Ｅを拡散形成した後に更に拡散層２、３を自己整合的に拡散形成する場合のマスクとして機能する。なお、ドレイン拡散層３の表面には、シリサイド層６Ｓの形成時にシリサイド層６Ｓと同時に形成されるシリサイド層３Ｓが存在する。
【００１２】
また、半導体基板１の表面上のソース拡散層２と隣接する位置に、ｐ＋型のコンタクト層９が形成されている。このコンタクト層９及びソース拡散層２の表面上には、シリサイド層２Ｓが形成され、このシリサイド層２Ｓ上の層間絶縁膜２０を貫通するようにソース電極１０が形成され、半導体基板１とソース拡散層２とが短絡されている。
【００１３】
一方、ドレイン拡散層３には、ゲート電極６から離れる方向に延びるようにしてｎ−型の高抵抗層２１（第３拡散領域）及びｎ＋型のコンタクト層２２（第４拡散領域）が形成される。コンタクト層２２の表面にはシリサイド層２２Ｓが形成されており、このシリサイド層２２Ｓにドレイン電極２３が接続される。この高抵抗層２１とコンタクト層２２とにより、耐圧分担部２００が形成される。
【００１４】
すなわち、高抵抗層２１は、ドレイン拡散層３等より小さい不純物濃度を有する。このため高抵抗層２１は、ＭＯＳＦＥＴ１００が非導通状態にある場合にドレイン拡散層３やコンタクト層２２よりも早く空乏化して高い抵抗率を有する（図３参照）。これにより、耐圧分担部２００は、ドレイン電極２３及びソース電極１０の間に印加される電圧の多くを負担し、これによりＭＯＳＦＥＴ１００自体に非導通時に印加される電圧を小さくすることができる。
【００１５】
シリサイド層２Ｓ、６Ｓ、３Ｓ及び２２Ｓは、高抵抗層２１の表面全体を覆うように、かつドレイン拡散層３及びコンタクト層２２の一部も覆うよう、若干のマージンをもって形成されるシリコン窒化膜等のマスク材（図示せず）をマスクとしてシリサイド化が行われることにより同時に形成される。このため、シリサイド層６Ｓは、ゲート電極６の上面の全面に亘って形成することができ、これによりゲート抵抗を最小限まで小さくすることが可能になる。
【００１６】
ここで、比較例として従来のＬＤＤ構造の高耐圧ＭＯＳＦＥＴの問題点を図４及び図５を参照して説明する。上記実施の形態と共通する部分については同一の符号を付しているので、詳細な説明は省略する。図４に示す従来例では、ドレイン拡散層３から、低不純物濃度で高抵抗率を有する拡張領域３Ｅがゲート電極５に向かって延び、ドレイン拡散層３にドレイン電極２３がシリサイド層３Ｓを介して接続されている。この構造では、ゲート電極６の表面の全面に亘ってシリサイド層２３を形成しようとすると、マスク材の位置合わせズレ等により、拡張領域３Ｅにもシリサイド層３ＥＳが形成されることが起こり得る（図４参照）。この場合、高抵抗率に保たれるべき拡張領域３Ｅが低抵抗化されてしまい、ＭＯＳＦＥＴの耐圧が低下する虞がある。これを防止するため、マスク材のマージンを大きくとって、図５に示すようにゲート電極６の上面の一部分にのみシリサイド層６Ｓを形成することとすると、ゲート抵抗を十分に小さくすることができなくなる。
【００１７】
この点、本実施の形態によれば、ドレイン拡散層３の外側に更に耐圧分担部２００が形成されていることにより、ドレイン拡散層３にシリサイド層３Ｓが形成されても耐圧低下の虞はない。従って、耐圧の低下を招くことなく、ゲート電極６の上面全面にシリサイド層６Ｓを形成し、ゲート抵抗を最小限に小さくすることが可能になる。
【００１８】
なお、この実施の形態では、図１に示すように、ドレイン電極２３を中心として左右対称にＭＯＳＦＥＴ１００及び耐圧分担部２００を形成したが、これに限らず片側のみにＭＯＳＦＥＴ１００及び耐圧分担部２００を形成するのでもよい。また、ドレイン電極を中心として、ＭＯＳＦＥＴ１００及び耐圧分担部２００を同心円状に形成するなど、レイアウトは様々に変更することが可能である。
【００１９】
［第２の実施の形態］  次に、本発明の第２の実施の形態を、図６及び図７を参照して説明する。図６はこの実施の形態に係る半導体装置の平面図であり、図７はＡ−Ａ’断面図である。第１の実施の形態の構成部材と同一の構成部材については同一の符号を付し、その詳細な説明は省略する。
【００２０】
この実施の形態は、図７に示すように、耐圧分担部２００が更に、ドレイン拡散層３と高抵抗層２１との間にｎ＋型の低抵抗層２４（第５拡散領域）を備えている点で、第１の実施の形態と異なっている。低抵抗層２４は、ゲート電極６と反対側において高抵抗層２１と接合している。また低抵抗層２４は、ゲート電極６に近い側においてはドレイン拡散層３と離間して形成され、その表面に形成されたシリサイド層２４Ｓを介して、配線２５によりドレイン拡散層３と電気的に接続されている。この実施の形態では、高抵抗層２１の表面全体を覆い、低抵抗層２４３及びコンタクト層２２の一部も覆い、かつ低抵抗層２４とドレイン拡散層３の間に挟まれる半導体基板１を覆うようにマスク材を形成し、これをマスクとしてシリサイド化を行い、シリサイド層２Ｓ、３Ｓ、６Ｓ、２２Ｓを同時に形成する。この構成によれば、ＭＯＳＦＥＴ１００におけるゲート抵抗の設計と、耐圧分担部２００における耐圧の設計とを完全に分離して行うことができるので、所望の特性を有する半導体装置の設計が容易になる。
【００２１】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施の形態では、半導体基板をｐ型、ソース・ドレイン拡散層をｎ型として説明したが、ｐ型とｎ型を入れ替えて構成することが可能であることは言うまでもない。また、半導体基板１としてＳＯＩ基板を採用することも可能である。また、ＭＯＳＦＥＴ以外の絶縁ゲート型半導体素子、例えばＩＧＢＴやショットキバリアダイオード等にも、本発明が適用可能である。また、上記実施の形態では、１つのＭＯＳＦＥＴに対し１つの耐圧分担部が１対１に設けられる構成を説明したが、これに限らず、例えば図８に示すように、複数のＭＯＳＦＥＴ１００と１つの耐圧分担部２００とを配線により接続することにより、耐圧分担部２００の個数を減らすことも可能である。この構成によれば、半導体装置のサイズの低減化を図ることができる。
【００２２】
以上より、本発明は、例えば以下のように要約することができる。
（１）半導体領域上にゲート絶縁膜を介して形成されるゲート電極と、
前記ゲート電極を挟むように前記半導体領域の表面に形成され前記ゲート電極へのゲート電圧の印加により互いに導通する第１拡散領域及び第２拡散領域と、
前記第１拡散領域に電気的に接続されるように前記半導体領域の表面に形成され前記第１拡散領域よりも不純物濃度が低い第３拡散領域と、
前記第３拡散領域に電気的に接続されるように前記半導体領域の表面に形成され前記第３拡散領域よりも不純物濃度が高い第４拡散領域と、
前記第４拡散領域に電気的に接続される第１主電極と、
前記第２拡散領域に電気的に接続される第２主電極と
を備えたことを特徴とする半導体装置。
（２）前記ゲート電極、前記第１、第２及び第４拡散領域の表面は、少なくとも前記第３拡散領域を覆うマスク材をマスクとしてシリサイド化されていることを特徴とする（１）記載の半導体装置。
（３）前記ゲート電極の側壁に形成される側壁絶縁膜を備えたことを特徴とする（１）記載の半導体装置。
（４）前記第２拡散領域は、前記半導体領域と短絡されていることを特徴とする（１）記載の半導体装置。
（５）前記半導体領域の表面に形成され前記半導体領域と同一の導電型のコンタクト領域と、
前記コンタクト領域と前記第２拡散領域とを短絡する配線と
を更に備えた（１）記載の半導体装置。
（６）前記第３拡散領域は、前記第１及び第２拡散領域並びに前記ゲート電極から構成される複数の絶縁ゲート型半導体素子に対し１ずつ設けられていることを特徴とする（１）記載の半導体装置。
（７）前記第１拡散領域と離間させて前記半導体領域の表面に形成された第５拡散領域と、
前記第１拡散領域と前記第５拡散領域を接続する配線とを更に備え、
前記３拡散領域は、前記第５拡散領域を介して前記第１拡散領域と電気的に接続されている
ことを特徴とする（１）記載の半導体装置。
（８）前記ゲート電極、前記第１、第２、第４及び第５拡散領域の表面は、少なくとも前記第３拡散領域上に形成されたマスク材をマスクとしてシリサイド化されていることを特徴とする（７）記載の半導体装置。
（９）前記ゲート電極の側壁に形成される側壁絶縁膜を備えたことを特徴とする（７）記載の半導体装置。
（１０）前記第２拡散領域は、前記半導体領域と短絡されていることを特徴とする（７）記載の半導体装置。
（１１）前記半導体領域の表面に形成され前記半導体領域と同一の導電型のコンタクト領域と、前記コンタクト領域と前記第２拡散領域とを短絡する配線と
を更に備えた（１０）記載の半導体装置。
（１２）前記第４拡散領域は前記半導体領域の表面にストライプ状に形成され、
前記第４拡散領域の左右両側に前記第３、第５、第１及び第２拡散領域が対称に形成されていることを特徴とする（７）記載の半導体装置。
（１３）前記第３拡散領域は、前記第１及び第２拡散領域並びに前記ゲート電極から構成される複数の絶縁ゲート型半導体素子に対し１ずつ設けられていることを特徴とする（７）記載の半導体装置。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施の形態に係る半導体装置の平面図を示している。
【図２】図１のＡ−Ａ’断面図を示している。
【図３】第１の実施の形態の半導体装置の動作を示す。
【図４】従来のＬＤＤ構造の高耐圧ＭＯＳＦＥＴの問題点を説明する。
【図５】従来のＬＤＤ構造の高耐圧ＭＯＳＦＥＴの問題点を説明する。
【図６】本発明の第２の実施の形態に係る半導体装置の平面図を示している。
【図７】図６のＡ−Ａ’断面図を示している。
【図８】本発明の実施の形態の変形例を示している。
【符号の説明】
【００２４】
１・・・半導体基板、  ２・・・ソース拡散層、  ３・・・ドレイン拡散層、  ２Ｅ、３Ｅ・・・拡張領域、  ５・・・ゲート絶縁膜、  ６・・・ゲート電極、  ７、８・・・シリコン酸化膜、  ９・・・コンタクト層、  １０・・・ソース電極、  ２０・・・層間絶縁膜、  ２１・・・高抵抗層、２２・・・コンタクト層、  ２３・・・ドレイン電極、  ２４・・・低抵抗層、  ２Ｓ、３Ｓ、６Ｓ、２２Ｓ、２４Ｓ・・・シリサイド層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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