(57)【要約】【課題】スタンプ製造方法、それを利用した薄膜トランジスタ及び液晶表示装置の製造方法を提供する。【解決手段】本発明は、基板との接触性が向上したスタンプ（Ｓｔａｍｐ）の製造方法を提供し、前記スタンプを利用して、基板上に帯電された領域を作った後に、前記帯電領域の電荷と反対電荷に帯電されたナノ物質を塗布又はメッキさせて、セルフアセンブリ（ｓｅｌｆ−ａｓｓｅｍｂｌｅｄ）を介して自己組織化単分子膜（ＳＡＭ；ｓｅｌｆ−ａｓｓｅｍｂｌｅｄ  ｍｏｎｏｌａｙｅｒ）を形成することによって、精密なナノパターンを有する薄膜トランジスタ及び液晶表示装置の製造方法を提供し、これによって素子の性能を向上させることができる。【選択図】図２Ｂ
2007142362.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に凸部を有する金属層と、
前記金属層上に前記凸部に沿って凸パターンが形成された高分子膜と
を備えたスタンプ。
【請求項２】
前記高分子膜が、ポリジメチルシロキサン（Ｐｏｌｙｄｉｍｅｔｈｙｌｓｉｌｏｘａｎｅ；ＰＤＭＳ）又はポリメチルメタアクリレート（Ｐｏｌｙ  Ｍｅｔｈｙｌ  Ｍｅｔａ  Ａｃｒｙｌａｔｅ；ＰＭＭＡ）で形成されることを特徴とする請求項１に記載のスタンプ。
【請求項３】
基板上に金属層を積層するステップと、
前記金属層を、凸部を有するようにパターニングするステップと、
前記金属層上に、前記凸部に沿って凸パターンを有する高分子物質層を形成するステップと、
前記高分子物質層を硬化して、高分子膜を形成するステップと
を含むスタンプ製造方法。
【請求項４】
前記金属層のパターニングは、フォト工程後にエッチングによって形成することを特徴とする請求項３に記載のスタンプ製造方法。
【請求項５】
前記高分子物質層は、スピンコート法、スリットコート法、スプレー蒸着法、ラングミュア−ブロジェット（Ｌａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ）法のうちのいずれかを用いて形成されることを特徴とする請求項３に記載のスタンプ製造方法。
【請求項６】
前記高分子物質層は、光又は熱により硬化されることを特徴とする請求項３に記載のスタンプ製造方法。
【請求項７】
帯電膜が形成された基板上にスタンプを接触させるステップと、
前記スタンプに所定の電圧を印加して、前記スタンプの表面と接触した前記帯電膜に帯電領域を形成するステップと、
前記基板から前記スタンプを離脱させるステップと、
前記帯電領域の電荷と反対電荷に帯電されたナノ物質を塗布又はメッキするステップと、
前記帯電領域にセルフアセンブリによりナノパターンを形成するステップと
を含むナノパターン形成方法。
【請求項８】
前記帯電膜が、ポリジメチルシロキサン又はポリメチルメタアクリレートで形成されることを特徴とする請求項７に記載のナノパターン形成方法。
【請求項９】
前記帯電膜が、スピンコート法、スリットコート法、スプレー蒸着法、ラングミュア−ブロジェット法のうちのいずれかを用いて形成されることを特徴とする請求項７に記載のナノパターン形成方法。
【請求項１０】
前記スタンプは、
基板と、
前記基板上に形成された凸部を有する金属層と、
前記金属層上に形成され、前記凸部に沿って凸パターンを有する高分子膜と
を備えたことを特徴とする請求項７に記載のナノパターン形成方法。
【請求項１１】
前記帯電領域は、負（−）電荷又は正（＋）電荷に帯電されたことを特徴とする請求項７に記載のナノパターン形成方法。
【請求項１２】
前記ナノ物質は、ナノパウダー、ナノ線又はナノチューブのうち選択されるいずれか１種であることを特徴とする請求項７に記載のナノパターン形成方法。
【請求項１３】
前記ナノ物質は、シリコン（Ｓｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）からなる群より選択されるいずれか１種であることを特徴とする請求項７に記載のナノパターン形成方法。
【請求項１４】
前記ナノパターンは、プリントトナー方式で塗布して形成されることを特徴とする請求項７に記載のナノパターン形成方法。
【請求項１５】
前記ナノパターンは、基板をナノ分子が分散された溶液に挿入して、メッキ法により形成されることを特徴とする請求項７に記載のナノパターン形成方法。
【請求項１６】
前記溶液は、エタノール（ｅｔｈａｎｏｌ）、メタノール（ｍｅｔｈａｎｏｌ）又はイソプロピルアルコール（ｉｓｏｐｒｏｐｙｌａｌｃｏｈｏｌ；ＩＰＡ）のうちのいずれか１種の溶媒を含むことを特徴とする請求項１５に記載のナノパターン形成方法。
【請求項１７】
基板上に形成された半導体層、該半導体層と接続するソース及びドレイン電極、前記半導体層と対応し、かつゲート絶縁膜を間に置いて形成されたゲート電極を備える薄膜トランジスタにおける前記半導体層、前記ソース電極、前記ドレイン電極、前記ゲート電極のうちの少なくとも１つ以上を製造する薄膜トランジスタの製造方法において、
前記基板上に帯電膜を形成するステップと、
前記帯電膜の所定領域に帯電領域を形成するステップと、
前記帯電領域にセルフアセンブリされたナノ物質からなるパターンを形成するステップと
を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項１８】
前記ナノ物質は、前記帯電領域の電荷と反対電荷に帯電されたことを特徴とする請求項１７に記載の薄膜トランジスタの製造方法。
【請求項１９】
前記帯電膜の所定領域に帯電領域を形成するステップにおいて、
前記帯電膜が形成された基板上にスタンプを接触させるステップと、
前記スタンプに所定の電圧を印加して、前記スタンプの表面と接触された前記帯電膜に帯電領域を形成するステップと、
前記基板から前記スタンプを離脱させるステップと
をさらに含むことを特徴とする請求項１７に記載の薄膜トランジスタの製造方法。
【請求項２０】
前記半導体層は、
前記基板上に帯電膜を形成するステップと、
前記帯電膜に帯電領域を形成するステップと、
前記帯電領域に前記帯電領域の電荷と反対電荷に帯電されたナノ物質をセルフアセンブリするステップと
により製造されることを特徴とする請求項１７に記載の薄膜トランジスタの製造方法。
【請求項２１】
前記ソース及びドレイン電極は、
前記基板上に帯電膜を形成するステップと、
前記帯電膜に帯電領域を形成するステップと、
前記帯電領域に前記帯電領域の電荷と反対電荷に帯電されたナノ物質をセルフアセンブリするステップと
により製造されることを特徴とする請求項１７に記載の薄膜トランジスタの製造方法。
【請求項２２】
前記ゲート電極は、
前記基板上に帯電膜を形成するステップと、
前記帯電膜に帯電領域を形成するステップと、
前記帯電領域に前記帯電領域の電荷と反対電荷に帯電されたナノ物質をセルフアセンブリするステップと
により製造されることを特徴とする請求項１７に記載の薄膜トランジスタの製造方法。
【請求項２３】
前記帯電膜は、ポリジメチルシロキサン又はポリメチルメタアクリレートで形成されることを特徴とする請求項１７に記載の薄膜トランジスタの製造方法。
【請求項２４】
前記帯電膜は、スピンコート法、スリットコート法、スプレー蒸着法、ラングミュア−ブロジェット法のうちのいずれかの方法により形成されることを特徴とする請求項１７に記載の薄膜トランジスタの製造方法。
【請求項２５】
前記スタンプは、基板、該基板上に形成された凸部を有する金属層、及び該金属層上に形成され、前記凸部に沿って凸パターンを有する高分子膜を備えることを特徴とする請求項１７に記載の薄膜トランジスタの製造方法。
【請求項２６】
前記ナノ物質は、ナノパウダ、ナノ線又はナノチューブのうち選択されるいずれか１種であることを特徴とする請求項１７に記載の薄膜トランジスタの製造方法。
【請求項２７】
前記ナノ物質は、シリコン（Ｓｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）からなる群より選択されるいずれか１種であることを特徴とする請求項１７に記載の薄膜トランジスタの製造方法。
【請求項２８】
前記ナノ物質は、プリントトナー方式で前記帯電領域に塗布されることを特徴とする請求項１７に記載の薄膜トランジスタの製造方法。
【請求項２９】
前記ナノ物質は、前記基板をナノ分子が分散された溶液に挿入して、メッキ法により前記帯電領域上に形成されることを特徴とする請求項１７に記載の薄膜トランジスタの製造方法。
【請求項３０】
基板上にゲート電極、半導体層、ソース及びドレイン電極及び画素電極を形成することを含む液晶表示装置の製造方法において、
前記ゲート電極、前記半導体層、前記ソース及びドレイン電極のうちのいずれかは、ナノ物質がセルフアセンブリされて形成されることを特徴とする液晶表示装置の製造方法。
【請求項３１】
前記ナノ物質は、前記帯電領域の電荷と反対電荷に帯電されたことを特徴とする請求項３０に記載の液晶表示装置の製造方法。
【請求項３２】
前記帯電膜の所定領域に帯電領域を形成するステップにおいて、
前記帯電膜が形成された基板上にスタンプを接触させるステップと、
前記スタンプに所定の電圧を印加し、前記スタンプの表面と接触された前記帯電膜に帯電領域を形成するステップと、
前記基板から前記スタンプを離脱させるステップと
をさらに含むことを特徴とする請求項３０に記載の液晶表示装置の製造方法。
【請求項３３】
前記ソース及びドレイン電極は、
前記基板上に帯電膜を形成するステップと、
前記帯電膜に帯電領域を形成するステップと、
前記帯電領域に前記帯電領域の電荷と反対電荷に帯電されたナノ物質をセルフアセンブリするステップと
により製造されることを特徴とする請求項３０に記載の液晶表示装置の製造方法。
【請求項３４】
前記ゲート電極は、
前記基板上に帯電膜を形成するステップと、
前記帯電膜に帯電領域を形成するステップと、
前記帯電領域に前記帯電領域の電荷と反対電荷に帯電されたナノ物質をセルフアセンブリするステップと
により製造されることを特徴とする請求項３０に記載の液晶表示装置の製造方法。
【請求項３５】
前記帯電膜は、ポリジメチルシロキサン又はポリメチルメタアクリレートで形成されることを特徴とする請求項３０に記載の液晶表示装置の製造方法。
【請求項３６】
前記帯電膜は、スピンコート法、スリットコート法、スプレー蒸着法、ラングミュア−ブロジェット法のうちのいずれかの方法により形成されることを特徴とする請求項３０に記載の液晶表示装置の製造方法。
【請求項３７】
前記スタンプは、基板、該基板上に形成された凸部を有する金属層、及び前記金属層上に形成され、前記凸部に沿って凸パターンを有する高分子膜を備えることを特徴とする請求項３０に記載の液晶表示装置の製造方法。
【請求項３８】
前記ナノ物質は、ナノパウダ、ナノ線又はナノチューブのうち選択されるいずれか１種であることを特徴とする請求項３０に記載の液晶表示装置の製造方法。
【請求項３９】
前記ナノ物質は、シリコン（Ｓｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）からなる群より選択されるいずれか１種であることを特徴とする請求項３０に記載の液晶表示装置の製造方法。
【請求項４０】
前記ナノ物質は、プリントトナー方式で前記帯電領域に塗布されることを特徴とする請求項３０に記載の液晶表示装置の製造方法。
【請求項４１】
前記ナノ物質は、前記基板をナノ分子が分散された溶液に挿入し、メッキ法により前記帯電領域上に形成されることを特徴とする請求項３０に記載の液晶表示装置の製造方法。
【請求項４２】
前記半導体層、ソース電極、ドレイン電極、ゲート電極のうちの少なくともいずれかは、ナノパターンからなることを特徴とする請求項３０に記載の液晶表示装置の製造方法。
【請求項４３】
前記半導体層は、
前記基板上に帯電膜を形成するステップと、
前記帯電膜に帯電領域を形成するステップと、
前記帯電領域に前記帯電領域の電荷と反対電荷に帯電されたナノ物質をセルフアセンブリするステップと
により製造されることを特徴とする請求項３０に記載の液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンプ及びスタンプ製造方法、ナノパターン形成方法、並びにそれを利用した薄膜トランジスタ及び液晶表示装置の製造方法に関し、特に、基板との接触性が向上したスタンプ製造方法を提供し、それを利用して精密なナノパターンを有する薄膜トランジスタの製造方法及び液晶表示装置の製造方法に関する。
【背景技術】
【０００２】
半導体製品が小型化、高集積化するにつれて、素子の新しい機能を向上させるためにパターンを形成するパターニング技術への関心が高まっている。
【０００３】
特に、マイクロ電子回路、デジタル記憶装置、ディスプレイ、センサなどに１００ｎｍ以下の構造サイズを有するナノデバイス（ｎａｎｏ  ｄｅｖｉｃｅ）が、極少量のナノ材料を利用して素子の優れた特性を得ることができるので、先端産業界の要求に応じ得る新素材として産業の種々の分野で脚光を浴びている。ナノパターニング技術は、このようなナノデバイスの開発において、最も重要な核心技術の１つであると言える。
【０００４】
しかしながら、現在の高い集積度を有するパターニング技術は、半導体製造の核心技術として発展してきたものであり、通常、光又はビームを利用したリソグラフィ（ｌｉｔｈｏｇｒａｐｈｙ）技術として、フォトリソグラフィ（Ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）、電子ビームリソグラフィ（ｅｌｅｃｔｒｏｎ−ｂｅａｍ  ｌｉｔｈｏｇｒａｐｈｙ）及びＸ線リソグラフィ（Ｘ−ｒａｙ  ｌｉｔｈｏｇｒａｐｈｙ）などがこれに該当する。このようなリソグラフィ工程は、光の照射有無に応じて感応する、化学物質のフォトレジスト（Ｐｈｏｔｏｒｅｓｉｓｔ）を利用し、エッチング技術を伴ってパターンを形成させる。したがって、従来のリソグラフィ技術は、装置や工程で技術費用が嵩み、複雑な工程を含むので、時間消耗が多い。
【０００５】
また、従来のフォトレジストとして利用する高分子素材は、物理的限界に到達し、パターニング速度及び解像度、曲面での適用に困難な問題を有している。
【０００６】
最近では、従来の光リソグラフィ技法とは異なる新しい概念のパターニング技術であるソフトリソグラフィ（Ｓｏｆｔ−ｌｉｔｈｏｇｒａｐｈｙ）技法が提案されている。
【０００７】
前記ソフトリソグラフィ技法とは、マイクロコンタクトプリンティング（ＭｉｃｒｏＣｏｎｔａｃｔ  Ｐｒｉｎｔｉｎｇ：μＣＰ）とナノインプリンティングリソグラフィ（Ｎａｎｏ−ｉｍｐｒｉｎｔｉｎｇ  ｌｉｔｈｏｇｒａｐｈｙ）などで代表され、光や大きいエネルギーの粒子を使用せずに、柔軟な高分子スタンプに有機物を付けて、繰り返し的にパターンや構造物を製造する技術である。
【０００８】
特に、物質のセルフアセンブリ（Ｓｅｌｆ−ａｓｓｅｍｂｌｅｄ）を利用したマイクロコンタクトプリンティング（μＣＰ）は、ミクロン単位のパターンを有したポリジメチルシロキサン（ｐｏｌｙｄｉｍｅｔｈｙｌ  ｓｉｌｏｘａｎｅ；以下、「ＰＤＭＳ」と記す）で製作した弾性重合体（ｅｌａｓｔｏｍｅｒ）スタンプにインキ（自己組織化単分子膜（Ｓｅｌｆ−Ａｓｓｅｍｂｌｅｄ  Ｍｏｎｏｌａｙｅｒ；ＳＡＭ）をなす有機化合物）を付けて、接触により基質の表面にパターンを転写させて、平面上に所望の薄膜パターンを局部的に形成する。
【０００９】
また、半導体素子やディスプレイ素子の導電性パターンを形成する場合には、凸部を有するＰＤＭＳのような高分子物質の上部に、所望の金属をコーティングしてスタンプを形成させた後、前記スタンプを導電性基板に位置させて外部電圧を印加することによって、金属がコーティングされたスタンプの凸部と接触する基板に電荷を有する帯電領域を形成し、前記基板の帯電された領域に反対電荷に帯電された粒子や分子を塗布して、自己組織化単分子膜（ＳＡＭ）を平面上に局部的にパターニングすることで、所望の薄膜パターンを直接形成する。
【００１０】
しかし、ＰＤＭＳのように柔軟な物質に金属がコーティングされて形成されたスタンプは、前記金属により固いスタンプが形成されるので、導電性パターンを形成するために大面積基板にスタンプを接触させて帯電領域を形成する場合、基板とスタンプとの正確な接触が不可能になる。
【００１１】
これによって形成された帯電領域が、所望のパターン領域と正確に一致しないので、大面積に精密な導電性パターンの形成が困難となり、かつ後続工程の各ステップにおいて断線を招来することになる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上記した従来の問題点を解決するためになされたものであって、その目的は、基板との接触性を向上させ得るスタンプ及びスタンプ製造方法、スタンプを利用したナノパターン形成方法、並びにスタンプを利用して精密なナノパターンを有する薄膜トランジスタの製造方法及び液晶表示装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記した目的を達成するため、本発明のスタンプは、基板と、該基板上に凸部を有する金属層と、該金属層上に前記凸部に沿って凸パターンが形成された高分子膜とを備える。
【００１４】
また、本発明のスタンプ製造方法は、基板上に金属層を積層するステップと、前記金属層を、凸部を有するようにパターニングするステップと、前記金属層上に、前記凸部に沿って凸パターンを有する高分子物質層を形成するステップと、前記高分子物質層を硬化して、高分子膜を形成するステップとを含む。
【００１５】
また、本発明のナノパターン形成方法は、帯電膜が形成された基板上にスタンプを接触させるステップと、前記スタンプに所定の電圧を印加して、前記スタンプの表面と接触された前記帯電膜に帯電領域を形成するステップと、前記基板から前記スタンプを離脱させるステップと、前記帯電領域の電荷と反対電荷に帯電されたナノ物質を塗布又はメッキするステップと、前記帯電領域にセルフアセンブリによりナノパターンを形成するステップとを含む。
【００１６】
また、本発明の薄膜トランジスタの製造方法は、基板上に形成された半導体層、該半導体層と接続するソース及びドレイン電極、前記半導体層と対応し、かつゲート絶縁膜を間に置いて形成されたゲート電極を備える薄膜トランジスタにおける前記半導体層、前記ソース電極、ドレイン電極、ゲート電極のうちの少なくとも１つ以上を製造する方法において、前記基板上に帯電膜を形成するステップと、前記帯電膜の所定領域に帯電領域を形成するステップと、前記帯電領域にセルフアセンブリされたナノ物質からなるパターンを形成するステップとを含む。
【００１７】
さらに、本発明に係る液晶表示装置の製造方法は、基板上にゲート電極、半導体層、ソース及びドレイン電極及び画素電極を形成することを含む液晶表示装置の製造方法において、前記ゲート電極、前記半導体層、前記ソース及びドレイン電極のうちのいずれかは、ナノ物質がセルフアセンブリされて形成されることを特徴とする。
【発明の効果】
【００１８】
本発明は、柔軟なスタンプを製造して、基板との接触性を向上させることによって、基板上に所望の帯電領域を良好に形成できるという効果がある。
【００１９】
また、本発明は、前記スタンプを利用した自己組織化単分子膜を形成することによって、初期蒸着時に所望の形状と同じナノパターンを形成できるという効果がある。
【００２０】
本発明は、前記スタンプを利用した精密なナノパターン形成方法による薄膜トランジスタ及び液晶表示装置の製造方法を提供し、これによって、素子の性能を向上させ得るという効果を奏する。
【発明を実施するための最良の形態】
【００２１】
以下、添付した図面を参照し、本発明の実施の形態を詳細に説明する。
図１Ａ〜図１Ｇは、本発明に係るスタンプ及びその製造方法を説明するための工程断面図である。
【００２２】
図１Ｇに示すように、本発明に係るスタンプ１０は、ガラス基板１１上に形成された凸部１６を有する金属層１２と、該金属層１２上に形成された高分子膜１８を備える。
【００２３】
前記金属層１２は、導電性金属で形成され、アルミニウムＡｌ、銅（Ｃｕ）、クロム（Ｃｒ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、アルミニウム合金（ＡｌＮｄ）などからなる群から選択されるいずれか１種で形成される。
【００２４】
前記高分子膜１８は、ポリジメチルシロキサン（ＰＤＭＳ）又はポリメチルメタアクリレート（Ｐｏｌｙ  Ｍｅｔｈｙｌ  Ｍｅｔａ  Ａｃｒｙｌａｔｅ；以下、「ＰＭＭＡ」と記す）などからなる高分子物質中から選択されるいずれか１種で形成される。
【００２５】
前記金属層１２上に形成される凸部１６は、同じ大きさ又は多様な大きさを有するように形成することができ、所望のパターン形状に応じて変形可能である。
【００２６】
図１Ａ〜図１Ｇに示すように、本発明に係るスタンプ製造方法を説明すれば、基板１１上の全面にかけて、プラズマ化学気相蒸着（ＰＥＣＶＤ）法、低圧化学気相蒸着（ＬＰＣＶＤ）法又はスパッタリング法で金属を蒸着して、金属層１２を形成する（図１Ａ）。
【００２７】
前記金属層１２上の基板１１の全面に、感光性物質であるフォトレジスト１３をスピンコーティング方式で塗布する（図１Ｂ）。前記フォトレジスト１３は、ポジティブ型フォトレジスト又はネガティブ型フォトレジストで形成することができ、本発明の実施の形態に係るフォトレジスト１３は、紫外線ＵＶが照射された部分のみが現像（Ｄｅｖｅｌｏｐ）工程で現像液により除去されるポジティブ型フォトレジストで説明する。
【００２８】
前記フォトレジスト１３が塗布された前記基板１１上に光遮断部１４ａと光透過部１４ｂを備えたマスク１４を位置させた後に、前記マスク１４上に紫外線ＵＶを照射する（図１Ｃ）。
【００２９】
前記マスク１４の光透過部１４ｂに前記紫外線ＵＶが通過すれば、現像後に前記マスク１４の光透過部１４ｂと対応する部分のフォトレジスト１３を除去して、前記マスク１４の光遮断部１４ａと対応する部分にフォトレジストパターン１５を形成する（図１ｄ）。
【００３０】
前記金属層１２上に形成された前記フォトレジストパターン１５をマスクとして、ドライエッチングにより前記金属層１２をエッチングした後に、アッシング（Ａｓｈｉｎｇ）又はフォトレジストストリップでフォトレジストパターン１５を除去して、凸部１６を有する金属層１２を形成する（図１Ｅ）。
【００３１】
次に、前記凸部１６を有する金属層１２上に液状のＰＭＭＡ又はＰＤＭＳをスピンコート法、スリットコート法、スプレー蒸着法、ラングミュア−ブロジェット法のうちのいずれかの方法で高分子物質層１７を形成した後に、光（ＵＶ）又は熱で硬化させる（図１Ｆ）。
【００３２】
これによって、前記基板１１上の凸部１６を有する金属層１２上に高分子膜１８からなるスタンプ１０を完成する（図１Ｇ）。
【００３３】
本発明により製造されたスタンプ１０は、凸部１６の表面が柔軟性のあるＰＤＭＳ又はＰＭＭＡのような高分子膜で形成されることによって、後続工程において大面積基板と接触して、帯電領域を形成する場合に、基板との接触性に優れていて、基板上に初期蒸着時に所望のパターンと同じ精密な帯電領域を形成することができる。
【００３４】
図２Ａ〜図２Ｅは、本発明のスタンプを利用した第１の実施の形態に係るナノパターン形成方法を示す工程断面図であり、図３Ａ〜図３Ｆは、本発明のスタンプを利用した第２の実施の形態に係るナノパターン形成方法を示す工程断面図である。
【００３５】
図２Ａ〜図２Ｅに示すように、本発明のスタンプを利用した第１の実施の形態に係るナノパターン形成方法は、基板２１上に帯電膜２２を形成する（図２Ａ）。
【００３６】
前記基板２１は、透明又は不透明材質で形成され、導電性又は非導電性基板であり得る。前記基板２１は、ガラス又はシリコン（Ｓｉ）で形成される。
【００３７】
前記帯電膜２２は、誘電物質で形成され、ＰＤＭＳ又はＰＭＭＡで形成される。
【００３８】
前記帯電膜２２は、液状の誘電物質をスピンコート法、スリットコート法、スプレー蒸着法、ラングミュア−ブロジェット法のうちのいずれかの方法で塗布又は蒸着した後に、光（ＵＶ）又は熱で硬化させて形成する。
【００３９】
次に、前記帯電膜２２上に、本発明により製造され、かつガラス基板１１、凸部１６を有する金属層１２及び高分子膜１８からなるスタンプ１０を接触させた後に、前記スタンプ１０の金属層１２と前記基板２１上に外部電圧２７を印加する（図２Ｂ）。この時、前記基板２１は、導電性基板である。
【００４０】
図示していないが、前記基板２１が非導電性基板である場合には、前記基板２１の下部に導電性基板を位置させるか、真空にした後に、前記スタンプ１０の金属層１２と導電性基板に外部電圧を印加するか、スパッタリングチャンバーの内部に前記基板２１を挿入した後に、前記スタンプ１０の金属層１２と基板支持台に電圧を印加して帯電膜２２に電荷を移動させることによって、帯電領域を形成する。
【００４１】
次に、前記スタンプ１０を脱着して、前記スタンプ１０の凸部１６の高分子膜１８と帯電膜２２とが接触された領域に、負（−）電荷又は正（＋）電荷に帯電された帯電領域２３を形成する（図２Ｃ）。この時、前記帯電領域２３を正（＋）電荷に帯電して説明する。
【００４２】
次に、前記帯電領域２３の電荷と反対電荷の負（−）電荷に帯電されたナノ物質２４を、プリントトナー方式でノズル２５を利用して塗布する（図２Ｄ）。
【００４３】
前記プリントトナー方式は、常温状態で行われ、前記プリントトナー方式は、通常、公知された技術を利用し、本発明ではこれに対する具体的な説明は省略する。
【００４４】
この時、前記ナノ物質２４は、ナノパウダであり、シリコン（Ｓｉ）、金（Ａｕ）、銀（Ａｇ）及び銅（Ｃｕ）などからなる群から選択されるいずれか１種で形成される。
【００４５】
前記塗布されたナノパウダ２４は、前記帯電領域２３上に引力によってセルフアセンブリされた自己組織化単分子膜（ＳＡＭ）を形成することによって、ナノパターン２６を形成する（図２Ｅ）。
【００４６】
この時、前記ナノパターン２６は、半導体層、ゲート電極、ソース及びドレイン電極パターンとすることができ、前記ナノパターン２６は、本発明により製造された柔軟性のあるスタンプ１０を使用して、帯電膜２２との接触性を向上させて帯電膜２２内にパターニング性の優れた帯電領域２３を形成することによって、初期蒸着時に所望のパターンの形状と同じ優れたナノ薄膜パターンで形成される。
【００４７】
図３Ａ〜図３Ｆに示すように、本発明のスタンプを利用した第２の実施の形態に係るナノパターン形成方法は、基板３１上に帯電膜３２を形成する（図３Ａ）。前記基板３１及び帯電膜３２の形成物質及び形成方法は、前記第１の実施の形態に係るナノパターンの形成方法と同様である。
【００４８】
次に、前記帯電膜３２上に、本発明により製造され、かつガラス基板１１、凸部１６を有する金属層１２及び高分子膜１８からなるスタンプ１０を接触させた後に、前記スタンプ１０の金属層１２と前記基板３１上に外部電圧３８を印加する（図３Ｂ）。この時、前記基板３１は、導電性基板である。
【００４９】
図示していないが、前記基板３１が非導電性基板である場合には、前記第１の実施の形態に係るナノパターン形成方法と同様に外部電圧を印加する。
【００５０】
次に、前記スタンプ１０を脱着して、前記スタンプ１０の凸部１６の高分子膜１８と帯電膜３２とが接触された領域に、正（＋）電荷又は負（−）電荷に帯電された帯電領域３３を形成する（図３Ｃ）。この時、前記帯電領域３３を正（＋）電荷に帯電して説明する。
【００５１】
次に、前記帯電領域３３と反対電荷である負（−）電荷に帯電されたナノ物質３４を溶媒に混合して、（−）電荷を帯びるナノ物質２４が分散された溶液３５を製造する。
【００５２】
この時、前記ナノ物質３４は、ナノ線（ｎａｎｏ  ｗｉｒｅ）又はナノチューブであり、シリコン（Ｓｉ）、金（Ａｕ）、銀（Ａｇ）及び銅（Ｃｕ）などからなる群から選択されるいずれか１種で形成される。
【００５３】
前記ナノ線又はナノチューブ３４を分散させるための溶媒は、有機溶媒であって、特に制限されず、エタノール、メタノール又はイソプロピルアルコールのうちのいずれかの１種で形成される。
【００５４】
前記帯電領域３３が形成された基板３１を、前記溶液３５が含まれた容器３６中に挿入して（図３Ｄ）、前記帯電領域３３上にナノ線又はナノチューブ３４が引力によってセルフアセンブリされた自己組織化単分子膜（ＳＡＭ）を形成することによって、ナノパターン３７を形成する（図３Ｅ）。すなわち、前記ナノパターン３７は、メッキ法により形成される。
【００５５】
前記ナノパターン３７が形成された基板３１は、溶液中から搬出し、光（ＵＶ）又は熱で乾燥させる（図３Ｆ）。
【００５６】
この時、前記ナノパターン３７は、半導体層、ゲート電極、ソース及びドレイン電極パターンであることができ、前記ナノパターン３７は、本発明により製造された柔軟性のあるスタンプ１０を使用して、帯電膜３２との接触性を向上させて、帯電膜３２内にパターニング性の優れた帯電領域３３を形成することによって、初期蒸着時に所望のパターンの形状と同じ優れたナノ薄膜パターンで形成される。
【００５７】
図４Ａ〜図４Ｆは、本発明のスタンプを利用した第１の実施の形態に係る薄膜トランジスタの製造方法を示した工程断面図である。
【００５８】
図４Ａに示すように、基板４１上に所定領域の帯電領域４３を有する帯電膜４２を形成する。
【００５９】
前記基板４１は、透明又は不透明な材質で形成され、前記基板４１は、導電性基板又は非導電性基板で形成される。前記基板４１は、ガラス又はシリコン（Ｓｉ）で形成される。
【００６０】
前記帯電膜４２は、誘電物質で形成され、ＰＤＭＳ又はＰＭＭＡで形成される。
【００６１】
前記帯電膜４２は、液状の誘電物質をスピンコート法、スリットコート法、スプレー蒸着法、ラングミュア−ブロジェット法のうちのいずれかの方法で塗布又は蒸着した後に、光（ＵＶ）又は熱で硬化させて形成する。
【００６２】
図４Ｂに示すように、前記帯電膜４２上の所定領域に本発明により製造され、かつガラス基板１１、凸部１６を有する金属層１２及び高分子膜１８からなるスタンプ１０を接触させた後に、前記スタンプの金属層１２と基板４１に外部電圧４９を印加する。この時、前記スタンプ１０の凸部１６の高分子膜１８のみが前記帯電膜４２に接触され、前記基板４１は、導電性基板である。
【００６３】
図示していないが、前記基板４１が非導電性基板である場合には、前記基板４１の下部に導電性基板を位置させるか、真空にした後に、前記スタンプ１０の金属層１２と導電性基板に外部電圧を印加するか、スパッタリングチャンバーの内部に前記基板４１を挿入した後に、前記スタンプ１０の金属層１２と基板支持台に電圧を印加して、帯電膜４２に電荷を移動させることによって、帯電領域を形成する。
【００６４】
図４Ｃに示すように、前記スタンプ１０を帯電膜４２と脱着させて、前記スタンプ１０の凸部の高分子膜１８と帯電膜４２の接触領域に負（−）電荷又は正（＋）電荷に帯電されて形成された帯電領域４３を形成する。この時、前記帯電領域４３を正（＋）電荷に帯電して説明する。
【００６５】
図４Ｄに示すように、前記帯電領域４３上に前記帯電領域４３の電荷と反対電荷である負（−）電荷に帯電されたナノパウダをプリントトナー方式によって塗布するか、前記帯電領域４３が形成された基板４１を前記帯電領域４３と反対電荷である負（−）電荷に帯電されたナノ線又はナノチューブが分散された溶液に挿入して、前記帯電領域４３上に引力によってセルフアセンブリされて自己組織化単分子膜（ＳＡＭ）で形成される半導体層４４を形成する。この時、前記半導体層４４は、塗布又はメッキ法により形成される。
【００６６】
すなわち、前記本発明のスタンプを利用した第１の実施の形態又は第２の実施の形態に係るナノパターン形成方法により、前記半導体層４４を形成する。
【００６７】
前記半導体層４４は、ナノパウダ、ナノ線又はナノチューブのうち選択されるいずれか１種で形成し、シリコン（Ｓｉ）で形成する。
【００６８】
前記溶液は、ナノ線又はナノチューブを分散させるための溶媒を含み、前記溶媒は有機溶媒であって、特に制限されず、エタンオール、メタノール又はイソプロピルアルコールなどを使用する。
【００６９】
ナノ線又はナノチューブが分散された溶液に挿入されて前記半導体層４４が形成された基板４１は、溶液中から搬出して乾燥させた後に、後続工程を行う。この時、前記基板４１を乾燥する方法は、光（ＵＶ）又は熱で行う。
【００７０】
この時、前記半導体層４４は、セルフアセンブリにより精密なナノパターンで形成され、初期蒸着時に所望の半導体層パターンと同じパターンで形成される。図４Ｅに示すように、前記半導体層４４を含む帯電膜４２上には、導電性金属をＰＥＣＶＤ法、ＬＰＣＶＤ法又はスパッタリング法のうちのいずれかの方法によって積層した後に、マスクを利用してパターニングして、一定間隔が離隔され、前記半導体層４４と接続するソース及びドレイン電極４５、４６を形成する。前記ソース及びドレイン電極４５、４６は、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、アルミニウム合金（ＡｌＮｄ）などからなる群から選択されるいずれか１種以上で形成される。
【００７１】
前記ソース及びドレイン電極４５、４６が互いに離隔され、半導体層４４が露出された区間には、前記ソース及びドレイン電極４５、４６を導通させるチャネルＣＨが形成される。
【００７２】
図４Ｆに示すように、前記ソース及びドレイン電極４５、４６を備える基板４１の全面にかけて、シリコン酸化膜（ＳｉＯ２）又はシリコン窒化膜（ＳｉＮｘ）を、ＰＥＣＶＤ法又はＬＰＣＶＤ法によって蒸着することによって、ゲート絶縁膜４７を形成する。
【００７３】
前記ゲート絶縁膜４７上には、導電性金属をＰＥＣＶＤ法、ＬＰＣＶＤ法又はスパッタリング法のうち選択されるいずれかの方法で積層した後に、マスクを利用してパターニングして、前記半導体層４４と対応するゲート電極４８を形成する。前記ゲート電極４８は、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、アルミニウム合金（ＡｌＮｄ）などからなる群から選択されるいずれか１種で形成される。
【００７４】
これによって、半導体層４４、ソース及びドレイン電極４５、４６及びゲート電極４８を備えるトップゲート型（ｔｏｐ  ｇａｔｅ  Ｔｙｐｅ）薄膜トランジスタを完成する。
ここで、前記薄膜トランジスタは、本発明に係るスタンプ１０を利用した精密なナノ薄膜パターンで形成された半導体層４４を備える。
【００７５】
前記薄膜トランジスタは、柔軟性のあるスタンプ１０を使用してスタンプ１０と帯電膜４２との接触性を向上させて、帯電膜４２内にパターニング性の優れた帯電領域４３を形成することによって、後続工程において、初期蒸着時に、所望のパターンの形状と同じ優れたナノ薄膜パターンである半導体層４４を形成することができ、これによって、薄膜トランジスタ素子の性能を向上させることができる。
【００７６】
図５Ａ〜図５Ｆは、本発明のスタンプを利用した第２の実施の形態に係る薄膜トランジスタの製造方法を示した工程断面図である。
【００７７】
図５Ａに示すように、基板５１上に帯電膜５２を形成する。
【００７８】
前記基板５１及び帯電膜５２の形成物質及び形成方法は、本発明の第１の実施の形態に係る薄膜トランジスタと同様である。
【００７９】
図５Ｂに示すように、前記帯電膜５２上に本発明の製造方法により製造され、かつガラス基板１１、凸部１６を有する金属層１２及び高分子膜１８からなるスタンプ１０を接触させた後に、前記スタンプ１０の金属層１２と基板５１に外部電圧５９を印加する。この時、前記基板５１は、導電性基板である。
【００８０】
図示していないが、前記基板５１が非導電性基板である場合には、本発明の第１の実施の形態に係る薄膜トランジスタと同じ方法で外部電圧を印加する。
【００８１】
図５Ｃに示すように、前記スタンプ１０を帯電膜５２から脱着して、前記スタンプ１０の凸部１６の高分子膜１８と帯電膜５２とが接触する領域に、負（−）電荷又は正（＋）電荷に帯電された帯電領域５３を形成する。この時、前記帯電領域５３は、正（＋）電荷に帯電して説明する。
【００８２】
図５Ｄに示すように、前記帯電領域５３上に前記帯電領域５３の電荷と反対電荷である負（−）電荷に帯電されたナノパウダを、プリントトナー方式で塗布するか、前記帯電領域５３の電荷と反対電荷である負（−）電荷に帯電されたナノ線又はナノチューブが分散された溶液中に前記基板５１を挿入して、前記帯電領域５３上に引力によりセルフアセンブリされた自己組織化単分子膜（ＳＡＭ）で形成されるゲート電極５４を形成する。すなわち、前記ゲート電極５４は、塗布又はメッキ法により形成される。
【００８３】
この時、前記セルフアセンブリされたナノパターンのゲート電極５４を形成する方法は、本発明の第１の実施の形態又は第２の実施の形態に係るナノパターンの製造方法と同様である。
【００８４】
前記ゲート電極５４は、ナノパウダ、ナノ線又はナノチューブのうち選択されるいずれか１種で形成され、金（Ａｕ）、銀（Ａｇ）及び銅（Ｃｕ）などからなる群から選択されるいずれか１種で形成される。
【００８５】
図５Ｅに示すように、前記ゲート電極５４を備える基板５１の全面にかけてシリコン酸化膜、シリコン窒化膜をＰＥＣＶＤ法又はＬＰＣＶＤ法によって蒸着することによって、ゲート絶縁膜５５を形成する。
【００８６】
前記ゲート絶縁膜５５上には、全面にかけて純粋な非晶質シリコン及び不純物がドープされた非晶質シリコンを、ＰＥＣＶＤ法又はＬＰＣＶＤ法によって順に積層した後に、マスクを利用してパターニングすることによって、前記ゲート電極５４と対応する領域に半導体層５６を形成する。
【００８７】
図５Ｆに示すように、前記半導体層５６を備えるゲート絶縁膜５５上の全面にかけて、導電性金属をＰＥＣＶＤ法、ＬＰＣＶＤ法又はスパッタリング法のうち選択されるいずれかの方法によって蒸着した後に、マスクでパターニングして、前記半導体層５６と接続され、一定間隔が離隔されるソース及びドレイン電極５７、５８を形成する。
【００８８】
前記ソース及びドレイン電極５７、５８は、アルミニウムＡｌ、銅（Ｃｕ）、クロム（Ｃｒ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、アルミニウム合金（ＡｌＮｄ）などからなる群から選択されるいずれか１種以上で形成される。
【００８９】
前記ソース及びドレイン電極５７、５８が互いに離隔され、半導体層５６が露出された区間には、前記ソース及びドレイン電極５７、５８を導通させるチャネルＣＨが形成される。
【００９０】
これによって、ゲート電極５４、半導体層５６、ソース及びドレイン電極５７、５８を備えるボトムゲート型（ｂｏｔｔｏｍ  ｇａｔｅ  Ｔｙｐｅ）薄膜トランジスタを完成する。
【００９１】
前記薄膜トランジスタは、本発明に係る柔軟性のあるスタンプ１０を使用して帯電膜５２との接触性を向上させて、帯電膜５２内にパターニング性の優れた帯電領域５３を形成し、これによって初期蒸着時に所望のゲートパターンの形成と同じゲート電極５４を形成することによって、薄膜トランジスタ素子の性能を向上させることができる。
【００９２】
図６Ａ〜図６Ｆは、本発明のスタンプを利用した第３の実施の形態に係る薄膜トランジスタの製造方法を示した工程断面図である。
【００９３】
図６Ａに示すように、基板６１上に帯電膜６２を形成する。
【００９４】
前記基板６１及び帯電膜６２の形成物質と形成方法は、本発明の第１、２実施の形態に係る薄膜トランジスタと同様である。
【００９５】
図６Ｂに示すように、前記帯電膜６２上に本発明の製造方法のより製造され、かつガラス基板１１、凸部１６を有する金属層１２及び高分子膜１８からなるスタンプ１０を接触させた後に、前記スタンプ１０の金属層１２と基板６１に外部電圧６９を印加する。この時、前記基板６１は、導電性基板である。
【００９６】
図示していないが、前記基板６１が非導電性基板である場合には、本発明の第１の実施の形態に係る薄膜トランジスタと同じ方法で外部電圧を印加する。
【００９７】
図６Ｃに示すように、前記スタンプ１０を帯電膜６２から脱着して、前記スタンプ１０の凸部１６の高分子膜１８と帯電膜６２とが接触する領域に、負（−）電荷又は正（＋）電荷に帯電された帯電領域６３を形成する。この時、前記帯電領域６３は、正（＋）電荷に帯電して説明する。
【００９８】
図６Ｄに示すように、前記帯電領域６３上に前記帯電領域６３の電荷と反対電荷である負（−）電荷に帯電されたナノパウダをプリントトナー方式で塗布するか、溶媒に前記帯電領域６３と反対電荷である負（−）電荷に帯電されたナノ線又はナノチューブが分散された溶液中に前記基板６１を挿入して、前記帯電領域６３上に引力によりセルフアセンブリされて自己組織化単分子膜（ＳＡＭ）で形成されるソース及びドレイン電極６４、６５を形成する。すなわち、前記ソース及びドレイン電極６４、６５は、塗布又はメッキ法により形成され、この時、前記ソース及びドレイン電極６４、６５は、一定間隔が離隔されて形成される。
【００９９】
前記自己組織化単分子膜であるナノパターンのソース及びドレイン電極６４、６５を形成する方法は、本発明の第１の実施の形態又は第２の実施の形態に係るナノパターンの製造方法と同様である。
【０１００】
前記ソース及びドレイン電極６４、６５は、ナノパウダ、ナノ線又はナノチューブのうち選択されるいずれか１種で形成され、金（Ａｕ）、銀（Ａｇ）及び銅（Ｃｕ）などからなる群から選択されるいずれか１種で形成される。
【０１０１】
この時、前記ソース及びドレイン電極６４、６５は、初期蒸着時に所望のソース及びドレイン電極パターンと同様に、精密なナノパターンで形成される。
【０１０２】
図６Ｅに示すように、前記帯電膜６２上に前記ソース及びドレイン電極６４、６５の間に前記ソース及びドレイン電極６４、６５と接続するようにパターニングして、半導体層６６を形成する。前記半導体層６６を間に置いてソース及びドレイン電極６４、６５が離隔される区間には、前記ソース及びドレイン電極６４、６５を導通させるチャネルＣＨが形成される。
【０１０３】
前記半導体層６６の形成物質及び形成方法は、本発明の第２の実施の形態に係る薄膜トランジスタと同様である。
【０１０４】
図６Ｆに示すように、前記半導体層６６を備える基板６１の全面にかけてゲート絶縁膜６７を形成した後に、前記ゲート絶縁膜６７上に導電性金属を積層後にパターニングして、前記半導体層６６と対応するゲート電極６８を形成する。
【０１０５】
前記ゲート絶縁膜６７とゲート電極６８の形成物質及び形成方法は、本発明の第１の実施の形態に係る薄膜トランジスタと同様である。
【０１０６】
これによって、ソース及びドレイン電極６４、６５、半導体層６６及びゲート電極６８を備えるトップゲート型薄膜トランジスタを完成する。
【０１０７】
上述したように、半導体層、ゲート電極、ソース及びドレイン電極のうちのいずれかの層を本発明の製造方法により製造されたスタンプを利用して、精密なナノパターンに形成する。
【０１０８】
さらに詳細には、本発明に係る柔軟性のあるスタンプを使用して、帯電膜との接触性を向上させて、帯電膜内にパターニング性の優れた帯電領域を形成することによって、初期蒸着時に所望の半導体層、ゲート電極、ソース及びドレイン電極などのパターン形状と同じ優れたナノ薄膜パターンの薄膜トランジスタを形成することができ、これによって、薄膜トランジスタ素子の性能を向上させることができる。
【０１０９】
本発明における第１の実施の形態〜第３の実施の形態に係る薄膜トランジスタの製造方法は、スタンプを利用したナノパターンを形成するために、帯電領域を形成するための帯電膜を必要とするので、薄膜トランジスタ形成時に電極間に形成される帯電膜による素子の性能低下を防止するために、半導体層、ゲート電極及びソース及びドレイン電極のうちのいずれかの層のみを、スタンプを利用したナノパターン製造方法で形成する。
【０１１０】
図７Ａ〜図７Ｈは、本発明の第１の実施の形態に係る薄膜トランジスタの製造方法を利用した液晶表示装置のアレイ基板の製造方法を説明するための工程断面図である。
【０１１１】
添付した図面を参照して、本発明の第１の実施の形態に係る薄膜トランジスタの製造方法を利用した液晶表示装置のアレイ基板の製造方法を簡略に説明する。
【０１１２】
ガラス基板７１上に帯電膜７２を形成し（図７Ａ）、前記帯電膜７２上に本発明により製造され、かつガラス基板１１、凸部１６を有する金属層１２、高分子膜１８を備えるスタンプ１０を接触させる。この時、前記スタンプ１０の凸部１６の高分子膜１８のみが帯電膜７２に接触される。
【０１１３】
前記ガラス基板７１は、非導電性であるので、前記ガラス基板７１の下部に導電性の金属基板７３を位置させるか、真空にした後に、前記スタンプ１０の金属層１２と金属基板７３に外部電圧８３を印加する（図７Ｂ）。
【０１１４】
また、図示していないが、スパッタリングチャンバー内部に前記基板７１を挿入した後に、前記スタンプ１０の金属層１２と基板支持台に電圧を印加することができる。
【０１１５】
前記スタンプ１０を帯電膜７２から脱着し、前記金属基板７３を除去して前記帯電膜７２のスタンプ１０の凸部１６の高分子膜１８と接触された領域に、負（−）電荷又は正（＋）電荷に帯電された帯電領域７４を形成する（図７Ｃ）。
【０１１６】
次に、前記帯電領域７４上に前記帯電領域７４の電荷と反対電荷に帯電されたナノパウダを、プリントトナー方式によって塗布するか、前記帯電領域７４が形成された基板７１を溶媒に前記帯電領域７４と反対電荷に帯電されたナノ線又はナノチューブが分散された溶液中に挿入して、前記帯電領域７４上に引力によってセルフアセンブリされて自己組織化単分子膜（ＳＡＭ）で形成される半導体層７５を形成する（図７Ｄ）。この時、溶液中に挿入して半導体層７５が形成された基板７１を搬出して、光又は熱で乾燥した後に後続工程を行う。
【０１１７】
前記半導体層７５を備える基板７１の全面にかけて、導電性金属を積層した後にマスクでパターニングして、前記帯電膜７２上に一定間隔で離隔され、前記半導体層７５と接続するソース及びドレイン電極７６、７７を形成する。この時、前記ソース及びドレイン電極７６、７７が互いに離隔され、半導体層７５が露出された区間には、前記ソース及びドレイン電極７６、７７を導通させるチャネルＣＨが形成される（図７Ｅ）。
【０１１８】
前記ソース及びドレイン電極７６、７７を備える基板７１の全面にかけてゲート絶縁膜７８を形成し、前記ゲート絶縁膜７８上に導電性金属を前記半導体層７５と対応するようにパターニングして、ゲート電極７９を形成する（図７Ｆ）。
【０１１９】
前記帯電膜７２、半導体層７５、ソース及びドレイン電極７６、７７、ゲート絶縁膜７８及びゲート電極７９の形成物質及び方法は、本発明に係るスタンプを利用した第１の実施の形態に係る薄膜トランジスタの製造方法と同様である。
【０１２０】
これによって、半導体層７５、ソース及びドレイン電極７６、７７、ゲート電極７９を備える薄膜トランジスタを完成する。
【０１２１】
次に、前記ゲート電極７９を備える基板７１の全面にかけて保護層８０を形成し、前記ドレイン電極７７の表面の一部が露出するように保護層８０及びゲート絶縁膜７８をドライエッチング又はウェットエッチングでエッチングすることによって、コンタクト孔８１を形成する（図７Ｇ）。前記保護層８０は、シリコン酸化膜又はシリコン窒化膜をＰＥＣＶＤ法又はＬＰＣＶＤ法によって行う。
【０１２２】
前記コンタクト孔８１を備える保護層８０上には、透明導電性物質をスパッタリング法で積層した後にパターニングして、前記コンタクト孔８１を介して前記ドレイン電極７７と電気的に接続する画素電極８２を形成する。前記透明導電性物質は、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）又はＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）で形成する。
【０１２３】
これで、本発明のスタンプを利用した第１の実施の形態に係る薄膜トランジスタの製造方法による液晶表示装置のアレイ基板を完成する。
【０１２４】
上記したように、本発明に係る柔軟性のあるスタンプを使用して、大面積基板において、帯電膜との接触性を向上させて、帯電膜内にセルフアセンブリを介してパターニング性の優れた帯電領域を形成することによって、初期蒸着時に所望の半導体層パターンと同じ優れたナノパターンで形成された半導体層を形成することによって、液晶表示装置における素子の性能を向上させることができる。
【０１２５】
本発明では、説明の便宜のために、本発明の第１の実施の形態に係る薄膜トランジスタの製造方法による液晶表示装置の製造方法に限定して説明したが、前記液晶表示装置のアレイ基板の製造方法は、本発明に係るスタンプを利用した第２、３  の実施の形態に係る薄膜トランジスタの製造方法によっても形成されることができる。
【０１２６】
すなわち、液晶表示装置において、前記基板上の帯電膜内に形成された帯電領域上に、半導体層、ゲート電極、ソース及びドレイン電極のうちのいずれかの層は、本発明に係るスタンプを利用したナノパターン形成方法による薄膜トランジスタの製造方法により形成されることができる。
【０１２７】
上述したように、前記液晶表示装置でも薄膜トランジスタの電極間に形成される帯電膜による素子の性能低下を防止するために、帯電膜を利用したナノパターンの形成方法は、半導体層、ゲート電極、ソース及びドレイン電極のうちのいずれかの層に制限する。
【０１２８】
図示していないが、前記液晶表示装置のアレイ基板の上部には、ブラックマトリックス、カラーフィルター層及び共通電極などを備えたカラーフィルター基板が注入口を除いてシール材（Ｓｅａｌａｎｔ）により合着され、前記アレイ基板とカラーフィルター基板との間には、注入口を介して液晶が注入されて液晶層を形成することによって、液晶表示装置が完成される。
【０１２９】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【０１３０】
本発明は、柔軟なスタンプを製造して、基板との接触性を向上させることによって、基板上に所望の帯電領域を良好に形成できるという効果がある。
【０１３１】
本発明は、前記スタンプを利用した自己組織化単分子膜を形成することによって、初期蒸着時に所望の形状と同じナノパターンを形成できるという他の効果がある。
【０１３２】
本発明は、前記スタンプを利用した精密なナノパターン形成方法による薄膜トランジスタ及び液晶表示装置の製造方法を提供し、これにより素子の性能を向上させ得るという更に他の効果がある。
【図面の簡単な説明】
【０１３３】
【図１Ａ】本発明に係るスタンプ及びその製造方法を説明するための工程断面図である。
【図１Ｂ】本発明に係るスタンプ及びその製造方法を説明するための工程断面図である。
【図１Ｃ】本発明に係るスタンプ及びその製造方法を説明するための工程断面図である。
【図１Ｄ】本発明に係るスタンプ及びその製造方法を説明するための工程断面図である。
【図１Ｅ】本発明に係るスタンプ及びその製造方法を説明するための工程断面図である。
【図１Ｆ】本発明に係るスタンプ及びその製造方法を説明するための工程断面図である。
【図１Ｇ】本発明に係るスタンプ及びその製造方法を説明するための工程断面図である。
【図２Ａ】本発明のスタンプを利用した第１の実施の形態に係るナノパターン形成方法を示す工程断面図である。
【図２Ｂ】本発明のスタンプを利用した第１の実施の形態に係るナノパターン形成方法を示す工程断面図である。
【図２Ｃ】本発明のスタンプを利用した第１の実施の形態に係るナノパターン形成方法を示す工程断面図である。
【図２Ｄ】本発明のスタンプを利用した第１の実施の形態に係るナノパターン形成方法を示す工程断面図である。
【図２Ｅ】本発明のスタンプを利用した第１の実施の形態に係るナノパターン形成方法を示す工程断面図である。
【図３Ａ】本発明のスタンプを利用した第２の実施の形態に係るナノパターン形成方法を示す工程断面図である。
【図３Ｂ】本発明のスタンプを利用した第２の実施の形態に係るナノパターン形成方法を示す工程断面図である。
【図３Ｃ】本発明のスタンプを利用した第２の実施の形態に係るナノパターン形成方法を示す工程断面図である。
【図３Ｄ】本発明のスタンプを利用した第２の実施の形態に係るナノパターン形成方法を示す工程断面図である。
【図３Ｅ】本発明のスタンプを利用した第２の実施の形態に係るナノパターン形成方法を示す工程断面図である。
【図３Ｆ】本発明のスタンプを利用した第２の実施の形態に係るナノパターン形成方法を示す工程断面図である。
【図４Ａ】本発明のスタンプを利用した第１の実施の形態に係る薄膜トランジスタの製造方法を示す工程断面図である。
【図４Ｂ】本発明のスタンプを利用した第１の実施の形態に係る薄膜トランジスタの製造方法を示す工程断面図である。
【図４Ｃ】本発明のスタンプを利用した第１の実施の形態に係る薄膜トランジスタの製造方法を示す工程断面図である。
【図４Ｄ】本発明のスタンプを利用した第１の実施の形態に係る薄膜トランジスタの製造方法を示す工程断面図である。
【図４Ｅ】本発明のスタンプを利用した第１の実施の形態に係る薄膜トランジスタの製造方法を示す工程断面図である。
【図４Ｆ】本発明のスタンプを利用した第１の実施の形態に係る薄膜トランジスタの製造方法を示す工程断面図である。
【図５Ａ】本発明のスタンプを利用した第２の実施の形態に係る薄膜トランジスタの製造方法を示す工程断面図である。
【図５Ｂ】本発明のスタンプを利用した第２の実施の形態に係る薄膜トランジスタの製造方法を示す工程断面図である。
【図５Ｃ】本発明のスタンプを利用した第２の実施の形態に係る薄膜トランジスタの製造方法を示す工程断面図である。
【図５Ｄ】本発明のスタンプを利用した第２の実施の形態に係る薄膜トランジスタの製造方法を示す工程断面図である。
【図５Ｅ】本発明のスタンプを利用した第２の実施の形態に係る薄膜トランジスタの製造方法を示す工程断面図である。
【図５Ｆ】本発明のスタンプを利用した第２の実施の形態に係る薄膜トランジスタの製造方法を示す工程断面図である。
【図６Ａ】本発明のスタンプを利用した第３の実施の形態に係る薄膜トランジスタの製造方法を示す工程断面図である。
【図６Ｂ】本発明のスタンプを利用した第３の実施の形態に係る薄膜トランジスタの製造方法を示す工程断面図である。
【図６Ｃ】本発明のスタンプを利用した第３の実施の形態に係る薄膜トランジスタの製造方法を示す工程断面図である。
【図６Ｄ】本発明のスタンプを利用した第３の実施の形態に係る薄膜トランジスタの製造方法を示す工程断面図である。
【図６Ｅ】本発明のスタンプを利用した第３の実施の形態に係る薄膜トランジスタの製造方法を示す工程断面図である。
【図６Ｆ】本発明のスタンプを利用した第３の実施の形態に係る薄膜トランジスタの製造方法を示す工程断面図である。
【図７Ａ】本発明の第１の実施の形態に係る薄膜トランジスタの製造方法を利用した液晶表示装置のアレイ基板の製造方法を説明するための工程断面図である。
【図７Ｂ】本発明の第１の実施の形態に係る薄膜トランジスタの製造方法を利用した液晶表示装置のアレイ基板の製造方法を説明するための工程断面図である。
【図７Ｃ】本発明の第１の実施の形態に係る薄膜トランジスタの製造方法を利用した液晶表示装置のアレイ基板の製造方法を説明するための工程断面図である。
【図７Ｄ】本発明の第１の実施の形態に係る薄膜トランジスタの製造方法を利用した液晶表示装置のアレイ基板の製造方法を説明するための工程断面図である。
【図７Ｅ】本発明の第１の実施の形態に係る薄膜トランジスタの製造方法を利用した液晶表示装置のアレイ基板の製造方法を説明するための工程断面図である。
【図７Ｆ】本発明の第１の実施の形態に係る薄膜トランジスタの製造方法を利用した液晶表示装置のアレイ基板の製造方法を説明するための工程断面図である。
【図７Ｇ】本発明の第１の実施の形態に係る薄膜トランジスタの製造方法を利用した液晶表示装置のアレイ基板の製造方法を説明するための工程断面図である。
【図７Ｈ】本発明の第１の実施の形態に係る薄膜トランジスタの製造方法を利用した液晶表示装置のアレイ基板の製造方法を説明するための工程断面図である。
【符号の説明】
【０１３４】
１０      スタンプ
１１、２１、３１、４１、５１、６１、７１      基板
１２      金属層
１３      フォトレジスト
１４      マスク
１５      フォトレジストパターン
１６      凸部
１７      高分子物質層
１８      高分子膜
２２、３２、４２、５２、６２、７２      帯電膜
２３、３３、４３、５３、６３、７４      帯電領域
２４      ナノパウダ
２５      ノズル
２６、３７      ナノパターン
２７、３８、４９、５９、６９、８３      外部電圧
３４      ナノ線又はナノチューブ
３５      ナノ分散溶液
３６      容器
４４、５６、６６、７５      半導体層
４５、５７、６４、７６      ソース電極
４６、５８、６５、７７      ドレイン電極
４７、５５、６７、７８      ゲート絶縁膜
４８、５４、６８、７９      ゲート電極
７３      金属基板
８０      保護層
８１      コンタクト孔
８２      画素電極
【図１Ａ】
2007142362.tif 000003
【図１Ｂ】
2007142362.tif 000004
【図１Ｃ】
2007142362.tif 000005
【図１Ｄ】
2007142362.tif 000006
【図１Ｅ】
2007142362.tif 000007
【図１Ｆ】
2007142362.tif 000008
【図１Ｇ】
2007142362.tif 000009
【図２Ａ】
2007142362.tif 000010
【図２Ｂ】
2007142362.tif 000011
【図２Ｃ】
2007142362.tif 000012
【図２Ｄ】
2007142362.tif 000013
【図２Ｅ】
2007142362.tif 000014
【図３Ａ】
2007142362.tif 000015
【図３Ｂ】
2007142362.tif 000016
【図３Ｃ】
2007142362.tif 000017
【図３Ｄ】
2007142362.tif 000018
【図３Ｅ】
2007142362.tif 000019
【図３Ｆ】
2007142362.tif 000020
【図４Ａ】
2007142362.tif 000021
【図４Ｂ】
2007142362.tif 000022
【図４Ｃ】
2007142362.tif 000023
【図４Ｄ】
2007142362.tif 000024
【図４Ｅ】
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【図４Ｆ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
2007142362.tif 000030
【図５Ｅ】
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【図５Ｆ】
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【図６Ａ】
2007142362.tif 000033
【図６Ｂ】
2007142362.tif 000034
【図６Ｃ】
2007142362.tif 000035
【図６Ｄ】
2007142362.tif 000036
【図６Ｅ】
2007142362.tif 000037
【図６Ｆ】
2007142362.tif 000038
【図７Ａ】
2007142362.tif 000039
【図７Ｂ】
2007142362.tif 000040
【図７Ｃ】
2007142362.tif 000041
【図７Ｄ】
2007142362.tif 000042
【図７Ｅ】
2007142362.tif 000043
【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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