(57)【要約】【課題】入出力配線やゲート配線などのように、長い距離にわたって形成されるような配線を低抵抗化し、動作性能の高い半導体装置を提供する。【解決手段】画素部に形成されたゲート配線、若しくは駆動回路と外部入力端子とを電気的に接続する入出力信号配線、を有し、前記ゲート配線若しくは前記入出力配線は、前記第１及び第２の薄膜トランジスタのゲート電極と同一層で且つ同一材料からなる第１配線と、前記第１配線の上に形成された第２配線と、を有し、前記第２配線は、前記第１配線よりも抵抗率が低い材料を用いる。【選択図】図５
2007235145.tif 000002
【特許請求の範囲】
【請求項１】
第１の薄膜トランジスタとゲート配線とを有する画素部と、
第２の薄膜トランジスタを有する駆動回路と、
前記駆動回路と外部入力端子とを電気的に接続する入出力信号配線と、を有し、
前記画素部と前記駆動回路と前記入出力信号配線とは同一基板上に形成されており、
前記ゲート配線は、前記第１及び第２の薄膜トランジスタのゲート電極と同一層で且つ同一材料からなる第１配線と、前記第１配線の上に形成された第２配線と、を有し、
前記第２配線は、前記第１配線よりも抵抗率が低いことを特徴とする半導体装置。
【請求項２】
第１の薄膜トランジスタを有する画素部と、
第２の薄膜トランジスタを有する駆動回路と、
前記駆動回路と外部入力端子とを電気的に接続する入出力信号配線と、を有し、
前記画素部と前記駆動回路と前記入出力信号配線とは同一基板上に形成されており、
前記入出力信号配線は、前記第１及び第２の薄膜トランジスタのゲート電極と同一層で且つ同一材料からなる第１配線と、前記第１配線の上に形成された第２配線と、を有し、
前記第２配線は、前記第１配線よりも抵抗率が低いことを特徴とする半導体装置。
【請求項３】
第１の薄膜トランジスタとゲート配線とを有する画素部と、
第２の薄膜トランジスタを有する駆動回路と、
前記駆動回路と外部入力端子とを電気的に接続する入出力信号配線と、を有し、
前記画素部と前記駆動回路と前記入出力信号配線とは同一基板上に形成されており、
前記ゲート配線及び前記入出力信号配線は、前記第１及び第２の薄膜トランジスタのゲート電極と同一層で且つ同一材料からなる第１配線と、前記第１配線の上に形成された第２配線と、を有し、
前記第２配線は、前記第１配線よりも抵抗率が低いことを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第２配線の抵抗率は前記第１配線の抵抗率の１／１０〜１／１００倍であることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第１配線は、タンタル、チタン、モリブデン、タングステン、クロム、又はニオブのいずれかの元素を含む金属膜、若しくは前記元素を含む金属化合物からなる導電膜を有することを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項４のいずれか一項において、
前記第１配線は、シリコンを主成分とする導電膜を有することを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記第２配線は、アルミニウム膜、アルミニウムを主成分とする膜、銅膜、銅を主成分とする膜、銀膜、又は銀を主成分とする膜のいずれかを有することを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項６のいずれか一項において、
前記第２配線は、
アルミニウム膜、アルミニウムを主成分とする膜、銅膜、銅を主成分とする膜、銀膜、又は銀を主成分とする膜のいずれかを有する第１の膜の上表面に、
チタン、窒化チタン、タンタル、窒化タンタル、タングステン、窒化タングステン、モリブデン、又はニオブのいずれかの材料で形成された第２の膜を積層した構造を有することを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項６のいずれか一項において、
前記第２配線は、
アルミニウム膜、アルミニウムを主成分とする膜、銅膜、銅を主成分とする膜、銀膜、又は銀を主成分とする膜のいずれかを有する第１の膜と、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、窒化タングステン、モリブデン、又はニオブのいずれかの材料で形成された第２の膜及び第３の膜とを有し、
前記第１の膜を前記第２の膜と第３の膜とで挟んだ構造を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴという）
で形成された回路を有する半導体装置およびその作製方法に関する。特に本発明は、画素部とその周辺に設けられる駆動回路を同一基板上に設けた液晶表示装置、ＥＬ（エレクトロルミネッセンス）表示装置に代表される電気光学装置、および電気光学装置を表示部に用いた電気器具（電子機器ともいう）に関する。
【０００２】
尚、本願明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を表示部に用いた電気器具も半導体装置に含まれる。    
【背景技術】
【０００３】
絶縁表面を有する基板上にＴＦＴで形成した大面積集積回路を有する半導体装置の開発が進んでいる。アクティブマトリクス型液晶表示装置、ＥＬ表示装置、および密着型イメージセンサはその代表例として知られている。特に、結晶質シリコン膜（典型的にはポリシリコン膜）を活性層にしたＴＦＴ（以下、ポリシリコンＴＦＴと記す）は電界効果移動度が高いことから、いろいろな機能回路を形成することも可能である。
【０００４】
例えば、アクティブマトリクス型液晶表示装置には、機能ブロックごとに画像表示を行う画素部や、ＣＭＯＳ回路を基本としたシフトレジスタ、レベルシフタ、バッファ、サンプリング回路などの集積回路が一枚の基板上に形成される。また、密着型イメージセンサでは、サンプルホールド回路、シフトレジスタ、マルチプレクサ回路などの画素部を制御するための駆動回路がＴＦＴを用いて形成されている。
【０００５】
これらの駆動回路はそれぞれにおいて動作条件が必ずしも同一でないので、当然ＴＦＴに要求される特性も少なからず異なっている。画素部においては、スイッチ素子として機能する画素ＴＦＴと補助の保持容量を設けた構成であり、液晶に電圧を印加して駆動させるものである。ここで、液晶は交流で駆動させる必要があり、フレーム反転駆動と呼ばれる方式が多く採用されている。従って、要求されるＴＦＴの特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流値）を十分低くさせておく必要があった。また、バッファは高い駆動電圧が印加されるため、高電圧がかかっても壊れない程度にまで耐圧を高めておく必要があった。また電流駆動能力を高めるために、オン電流値（ＴＦＴがオン動作時に流れるドレイン電流値）を十分確保する必要があった。
【０００６】
しかし、ポリシリコンＴＦＴのオフ電流値は高くなりやすいといった問題点がある。また、ＩＣなどで使われるＭＯＳトランジスタと同様にポリシリコンＴＦＴにはオン電流値の低下といった劣化現象が観測される。主たる原因はホットキャリア注入であり、ドレイン近傍の高電界によって発生したホットキャリアが劣化現象を引き起こすものと考えられている。
【０００７】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly  Doped  Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物が添加されるソース領域またはドレイン領域との間に低濃度の不純物領域を設けたものであり、この低濃度不純物領域はＬＤＤ領域と呼ばれている。
【０００８】
また、ホットキャリア注入によるオン電流値の劣化を防ぐための構造として、いわゆるＧＯＬＤ（Gate-drain  Overlapped  LDD）構造が知られている。この構造は、ＬＤＤ領域がゲート絶縁膜を介してゲート配線と重なるように配置されているため、ドレイン近傍のホットキャリア注入を防ぎ、信頼性を向上させるのに有効である。例えば、「Mutsuko  Hatano,Hajime  Akimoto  and  Takeshi  Sakai,IEDM97  TECHNICAL  DIGEST,p523-526,1997」では、シリコンで形成したサイドウォールによるＧＯＬＤ構造を開示しているが、他の構造のＴＦＴと比べ、きわめて優れた信頼性が得られることが確認されている。
【０００９】
また、アクティブマトリクス型液晶表示装置の画素部には、数十から数百万個の各画素にＴＦＴが配置され、そのＴＦＴのそれぞれには画素電極が設けられている。液晶を挟んだ対向基板側には対向電極が設けられており、液晶を誘電体とした一種のコンデンサを形成している。そして、各画素に印加する電圧をＴＦＴのスイッチング機能により制御して、このコンデンサへの電荷を制御することで液晶を駆動し、透過光量を制御して画像を表示する仕組みになっている。
【００１０】
ところが、このコンデンサはオフ電流値等に起因するリーク電流により次第にその蓄積容量が減少するため、透過光量が変化して画像表示のコントラストを低下させる原因となっていた。そこで、従来では容量配線を設けて、液晶を誘電体とするコンデンサとは別のコンデンサ（保持容量）を並列に設け、液晶を誘電体とするコンデンサが損失する容量を補っていた。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、画素部の画素ＴＦＴと、シフトレジスタやバッファなどの駆動回路のＴＦＴとでは、その要求される特性は必ずしも同じではない。例えば、画素ＴＦＴにおいては、ゲート配線に大きな逆バイアス（ｎチャネル型ＴＦＴであればマイナス）電圧が印加されるが、駆動回路のＴＦＴは基本的に逆バイアス電圧が印加されて動作されることはない。また、前者の動作速度は後者の１／１００以下で良い。
【００１２】
また、ＧＯＬＤ構造は確かにオン電流値の劣化を防ぐ効果は高いが、反面、通常のＬＤＤ構造に比べてオフ電流値が大きくなってしまう問題があった。従って、特に画素ＴＦＴにとっては好ましい構造とは言えなかった。逆に通常のＬＤＤ構造はオフ電流値を抑える効果は高いが、ホットキャリア注入には弱いことが知られていた。
【００１３】
このように、アクティブマトリクス型液晶表示装置のような複数の集積回路を有する電気光学装置において、全てのＴＦＴを同じ構造で形成することは必ずしも好ましくなかった。
【００１４】
さらに、従来例に示したように画素部に容量配線を用いた保持容量を形成して十分な容量を確保しようとすると、開口率（一画素の面積に対して画像表示が可能な面積の割合）を犠牲にしなければならなかった。特に、プロジェクター型表示装置に用いられるような小型の高精細パネルでは、一個当たりの画素面積も小さいため、容量配線による開口率の低下は問題となっていた。
【００１５】
本発明はこのような課題を解決するための技術であり、電気光学装置の駆動回路や画素部に配置されるＴＦＴの構造を、その機能に応じて適切なものとすることにより、電気光学装置の動作性能および信頼性を向上させることを目的とする。また、そのような電気光学装置を実現するための作製方法を提供することを課題とする。
【００１６】
また、他の目的として画素部を有する電気光学装置において、画素に設けられる保持容量の面積を縮小化し、開口率を向上させるための構造を提供することを目的とする。また、そのような画素部の作製方法を提供する。    
【課題を解決するための手段】
【００１７】
上記問題点を解決するために本発明の構成は、  同一基板上に画素部及び駆動回路を含む電気光学装置において、  前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域は、一部または全部が該ｎチャネル型ＴＦＴのゲート電極とゲート絶縁膜を挟んで重なり、  前記画素部の画素ＴＦＴのＬＤＤ領域は、該画素ＴＦＴのゲート電極とゲート絶縁膜を挟んで重ならず、  前記画素ＴＦＴのゲート電極と同一層で且つ同一材料からなる第１配線に該第１配線よりも抵抗率の低い第２配線が積層された配線を含むことを特徴とする。
【００１８】
また、上記構成に加えて、前記画素部の保持容量を有機樹脂膜の上に設けられた遮蔽膜、該遮蔽膜の酸化物および画素電極で形成しても良い。こうすることで非常に小さい面積で保持容量を形成することができるため、画素の開口率を向上させることができる。
【００１９】
また、本発明の他の構成は、  同一基板上に画素部及び駆動回路を含む電気光学装置において、  前記駆動回路には、ＬＤＤ領域の全部がゲート電極とゲート絶縁膜を挟んで重なる第１ｎチャネル型ＴＦＴ及びＬＤＤ領域の一部がゲート電極とゲート絶縁膜を挟んで重なる第２ｎチャネル型ＴＦＴが含まれ、  前記画素部を形成する画素ＴＦＴのＬＤＤ領域は、該画素ＴＦＴのゲート電極とゲート絶縁膜を挟んで重ならず、  前記画素ＴＦＴのゲート電極と同一層で且つ同一材料からなる第１配線に該第１配線よりも抵抗率の低い第２配線が積層された配線を含むことを特徴とする。
勿論、画素部の保持容量を有機樹脂膜の上に設けられた遮蔽膜、該遮蔽膜の酸化物および画素電極で形成しても良い。
【００２０】
なお、上記構成において、前記駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域には、前記画素ＴＦＴのＬＤＤ領域に比べて好ましくは２〜１０倍の濃度でｎ型不純物元素を含ませておけば良い。また、前記第１のｎチャネル型ＴＦＴはチャネル形成領域の片側（好ましくはドレイン側）にＬＤＤ領域を配置し、前記第２のｎチャネル型ＴＦＴはチャネル形成領域の両側（チャネル形成領域を挟んだ両側）にＬＤＤ領域を配置しても良い。
【００２１】
また、上記構成において、前記第２配線の抵抗率は前記第１配線の抵抗率の１／１０〜１／１００倍とすることが好ましい。具体的には、前記第１配線の抵抗率は１０〜５００μΩｃｍとし、前記第２配線の抵抗率は０．１〜１０μΩｃｍとすれば良い。
【００２２】
そのような条件を満たすには、第１配線としてタンタル、チタン、モリブデン、タングステン、クロム、ニオブもしくはシリコンを含む配線を用い、第２配線としてアルミニウム、銅もしくは銀を含む配線を用いれば良い。
【００２３】
なお、本明細書においてタンタル、チタン、モリブデン、タングステン、クロム、ニオブもしくはシリコンを含む配線とは、タンタル配線、チタン配線、モリブデン配線、タングステン配線、クロム配線、ニオブ配線、シリコン配線、窒化タンタル配線、窒化チタン配線、窒化モリブデン配線、窒化タングステン配線、窒化ニオブ配線またはタンタル、チタン、モリブデン、タングステン、クロム、ニオブもしくはシリコンのいずれか二つ以上の元素を含む合金からなる配線を指す。また、これらの配線を積層した配線も含まれる。
【００２４】
また、本明細書においてアルミニウム、銅もしくは銀を含む配線とは、アルミニウム配線、銅配線、銀配線またはアルミニウム、銅もしくは銀のいずれか二つ以上の元素を含む合金からなる配線を指す。また、これらの配線を積層した配線も含まれる。
【００２５】
また、上記構成にあるように、本願発明は  画素ＴＦＴのゲート電極と同一層で且つ同一材料からなる第１配線に該第１配線よりも抵抗率の低い第２配線が積層された配線を含むことを大きな特徴としている。このような配線はあらゆる配線として用いることが可能であるが、大きな電流を流す必要のある配線に用いることが好ましい。
【００２６】
特に駆動回路へ電気信号を伝送する配線（以下、入出力信号配線という）もしくはゲート配線に用いることは有効である。入出力信号配線としては、クロック信号、スタートパルス信号もしくはビデオ信号を伝送する配線がある。
【００２７】
即ち、画素ＴＦＴのゲート電極（前記ｎチャネル型ＴＦＴのゲート電極も同様）と同一層で且つ同一材料からなる（即ち同時に形成される）第１配線でまず入出力信号配線やゲート配線（ゲート電極を含む）を形成する。そして、ソース領域やドレイン領域の活性化が終了した後で、前記第１配線の上に該第１配線よりも抵抗率の低い第２配線を積層し、低抵抗な配線を形成する。
【００２８】
この時、第２配線を積層する部分は、微細加工を必要とせず、できるだけ低抵抗であることを要する部分であることが好ましい。即ち、ゲート電極や駆動回路内部の配線など微細加工を必要とする部分は第１配線で形成し、微細加工を必要としない部分を第１配線と第２配線とを積層した配線とすると良い。    
【発明の効果】
【００２９】
本願発明を用いることで同一基板上に、回路が要求する仕様に応じて適切な性能の回路を配置することが可能となり、電気光学装置の動作性能や信頼性を大幅に向上させることができる。
【００３０】
また、液晶表示装置に代表される電気光学装置の画素部において、小さい面積で大きなキャパシティを有する保持容量を形成することができる。そのため、開口率（画素面積に対する有効表示面積の割合）を低下させることなく、十分な保持容量を確保することが可能となる。
【００３１】
また、そのような電気光学装置を表示部として有する電気器具の動作性能と信頼性も向上させることができる。
【発明を実施するための最良の形態】
【００３２】
本発明の実施の形態について、以下に示す実施例でもって詳細な説明を行うこととする。
【実施例１】
【００３３】
本発明の実施例について図１〜図４を用いて説明する。ここでは、画素部とその周辺に設けられる駆動回路のＴＦＴを同時に作製する方法について説明する。
但し、説明を簡単にするために、駆動回路では、シフトレジスタ、バッファ等の基本回路であるＣＭＯＳ回路と、サンプリング回路を形成するｎチャネル型ＴＦＴとを図示することとする。
【００３４】
図１（Ａ）において、基板１００には、ガラス基板や石英基板を使用することが望ましい。その他にもシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを基板としても良い。耐熱性が許せばプラスチック基板（プラスチックフィルムを含む）を用いることも可能である。
【００３５】
そして、基板１００のＴＦＴが形成される表面には、珪素（シリコン）を含む絶縁膜（本明細書中では酸化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜の総称を指す）からなる下地膜１０１をプラズマＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さに形成する。
【００３６】
なお、本明細書中において窒化酸化シリコン膜とはＳｉＯxＮyで表される絶縁膜であり、珪素、酸素、窒素を所定の割合で含む絶縁膜を指す。本実施例では、下地膜１０１として、窒素を２０〜５０atomic％（典型的には２０〜３０atomic％）で含む１００ｎｍ厚の窒化酸化シリコン膜と、窒素を１〜２０atomic％（典型的には５〜１０atomic％）で含む２００ｎｍ厚の窒化酸化シリコン膜との積層膜を用いる。なお、厚さはこの値に限定する必要はない。また、窒化酸化シリコン膜に含まれる窒素と酸素の含有比（atomic％比）は３：１〜１：３（典型的には１：１）とすればよい。また、窒化酸化シリコン膜は、ＳｉＨ4とＮ2ＯとＮＨ3を原料ガスとして作製すればよい。
【００３７】
なお、この下地膜１０１は基板からの不純物汚染を防ぐために設けられるものであり、石英基板を用いた場合には必ずしも設けなくても良い。
【００３８】
次に下地膜１０１の上に３０〜１２０ｎｍ（好ましくは５０〜７０ｎｍ）の厚さの、非晶質構造を含む半導体膜（本実施例では非晶質シリコン膜（図示せず）
）を公知の成膜法で形成する。なお、非晶質構造を含む半導体膜としては、非晶質半導体膜、微結晶半導体膜があり、さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜も含まれる。また、上記膜厚で形成しておけば、最終的にＴＦＴが完成した時点の活性層の膜厚は１０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）となる。
【００３９】
そして、特開平７−１３０６５２号公報（ＵＳＰ５，６４３，８２６号に対応）に記載された技術に従って、結晶構造を含む半導体膜（本実施例では結晶質シリコン膜）１０２を形成する。同公報記載の技術は、非晶質シリコン膜の結晶化に際して、結晶化を助長（促進）する触媒元素（ニッケル、コバルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選ばれた一種または複数種の元素、代表的にはニッケル）を用いる結晶化手段である。
【００４０】
具体的には、非晶質シリコン膜表面に触媒元素を保持させた状態で加熱処理を行い、非晶質シリコン膜を結晶質シリコン膜に変化させるものである。本実施例では同公報の実施例１に記載された技術を用いるが、実施例２に記載された技術を用いても良い。なお、結晶質シリコン膜には、いわゆる単結晶シリコン膜も多結晶シリコン膜も含まれるが、本実施例で形成される結晶質シリコン膜は結晶粒界を有するシリコン膜である。（図１（Ａ））
【００４１】
非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５atomic％以下として、結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【００４２】
ここでは、下地膜と非晶質シリコン膜とは、同じ成膜法で形成することが可能であるので両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされないようにすることで表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減させることができる。
【００４３】
次に、結晶質シリコン膜１０２に対してレーザー光源から発する光（レーザー光）を照射（以下、レーザーアニールという）して結晶性の改善された結晶質シリコン膜１０３を形成する。レーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が望ましいが、連続発振型のアルゴンレーザー光でも良い。また、レーザー光のビーム形状は線状であっても矩形状であっても構わない。（図１（Ｂ））
【００４４】
また、レーザー光の代わりにランプから発する光（ランプ光）を照射（以下、ランプアニールという）しても良い。ランプ光としては、ハロゲンランプ、赤外ランプ等から発するランプ光を用いることができる。
【００４５】
なお、このようにレーザー光またはランプ光により熱処理（アニール）を施す工程を光アニール工程という。光アニール工程は短時間で高温熱処理が行えるため、ガラス基板等の耐熱性の低い基板を用いる場合にも効果的な熱処理工程を高いスループットで行うことができる。勿論、目的はアニールであるので電熱炉を用いたファーネスアニール（熱アニールともいう）で代用することもできる。
【００４６】
本実施例では、パルス発振型エキシマレーザー光を線状に加工してレーザーアニール工程を行う。レーザーアニール条件は、励起ガスとしてＸｅＣｌガスを用い、処理温度を室温、パルス発振周波数を３０Ｈｚとし、レーザーエネルギー密度を２５０〜５００mJ/cm2（代表的には３５０〜４００mJ/cm2）とする。
【００４７】
上記条件で行われたレーザーアニール工程は、熱結晶化後に残存した非晶質領域を完全に結晶化すると共に、既に結晶化された結晶質領域の欠陥等を低減する効果を有する。そのため、本工程は光アニールにより半導体膜の結晶性を改善する工程、または半導体膜の結晶化を助長する工程と呼ぶこともできる。このような効果はランプアニールの条件を最適化することによっても得ることが可能である。本明細書中ではこのような条件で行われる光アニールを第１光アニールと呼ぶことにする。
【００４８】
次に、結晶質シリコン膜１０３上に後の不純物添加時のために保護膜１０４を形成する。保護膜１０４は１００〜２００ｎｍ（好ましくは１３０〜１７０ｎｍ）の厚さの窒化酸化シリコン膜または酸化シリコン膜を用いた。この保護膜１０４は不純物添加時に結晶質シリコン膜が直接プラズマに曝されないようにするためと、微妙な濃度制御を可能にするための意味がある。
【００４９】
そして、その上にレジストマスク１０５を形成し、保護膜１０４を介してｐ型を付与する不純物元素（以下、ｐ型不純物元素という）を添加する。ｐ型不純物元素としては、代表的には周期表の１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程（チャネルドープ工程という）はＴＦＴのしきい値電圧を制御するための工程である。なお、ここではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加した。勿論、質量分離を行うイオンインプランテーション法を用いても良い。
【００５０】
この工程により１×１０15〜１×１０18atoms/cm3（代表的には５×１０16〜５×１０17atoms/cm3）の濃度でｐ型不純物元素（本実施例ではボロン）を含む不純物領域１０６を形成する。なお、本明細書中では上記濃度範囲でｐ型不純物元素を含む不純物領域（但し、意図的にｎ型を付与する不純物元素が添加された領域を除く）をｐ型不純物領域（ｂ）と定義する。（図１（Ｃ））
【００５１】
次に、レジストマスク１０５を除去し、新たにレジストマスク１０７〜１１０を形成する。そして、ｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加してｎ型を呈する不純物領域１１１〜１１３を形成する。なお、ｎ型不純物元素としては、代表的には周期表の１５族に属する元素、典型的にはリンまたは砒素を用いることができる。（図１（Ｄ））
【００５２】
この低濃度不純物領域１１１〜１１３は、後にＣＭＯＳ回路およびサンプリング回路のｎチャネル型ＴＦＴにおいて、ＬＤＤ領域として機能させるための不純物領域である。なお、ここで形成された不純物領域にはｎ型不純物元素が２×１０16〜５×１０19atoms/cm3（代表的には５×１０17〜５×１０18atoms/cm3）の濃度で含まれている。本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ｂ）と定義する。
【００５３】
なお、ここではフォスフィン（ＰＨ3）を質量分離しないでプラズマ励起したイオンドープ法でリンを１×１０18atoms/cm3の濃度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程では、保護膜１０７を介して結晶質シリコン膜にリンを添加する。
【００５４】
次に、保護膜１０４を除去し、再びレーザー光の照射工程を行う。ここでもレーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が望ましいが、連続発振型のアルゴンレーザー光でも良い。また、レーザー光のビーム形状は線状であっても矩形状であっても構わない。但し、添加された不純物元素の活性化が目的であるので、結晶質シリコン膜が溶融しない程度のエネルギーで照射することが好ましい。また、保護膜１０４をつけたままレーザーアニール工程を行うことも可能である。（図１（Ｅ））
【００５５】
本実施例では、パルス発振型エキシマレーザー光を線状に加工してレーザーアニール工程を行う。レーザーアニール条件は、励起ガスとしてＫｒＦガスを用い、処理温度を室温、パルス発振周波数を３０Ｈｚとし、レーザーエネルギー密度を１００〜３００mJ/cm2（代表的には１５０〜２５０mJ/cm2）とする。
【００５６】
上記条件で行われた光アニール工程は、添加されたｎ型またはｐ型を付与する不純物元素を活性化すると共に、不純物元素の添加時に非晶質化した半導体膜を再結晶化する効果を有する。なお、上記条件は半導体膜を溶融させることなく原子配列の整合性をとり、且つ、不純物元素を活性化することが好ましい。また、本工程は光アニールによりｎ型またはｐ型を付与する不純物元素を活性化する工程、半導体膜を再結晶化する工程、またはそれらを同時に行う工程と呼ぶこともできる。このような効果はランプアニールの条件を最適化することによっても得ることが可能である。本明細書中ではこのような条件で行われるアニールを第２光アニールと呼ぶことにする。
【００５７】
この工程によりｎ型不純物領域（ｂ）１１１〜１１３の境界部、即ち、ｎ型不純物領域（ｂ）の周囲に存在する真性な領域（ｐ型不純物領域（ｂ）も実質的に真性とみなす）との接合部が明確になる。このことは、後にＴＦＴが完成した時点において、ＬＤＤ領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。
【００５８】
なお、このレーザー光による不純物元素の活性化は省略することも可能である。また、ファーネスアニールによる活性化を代用しても良いし、併用しても構わない。ファーネスアニールによる活性化を行う場合は、基板の耐熱性を考慮して４５０〜５５０℃程度の熱処理を行えば良い。
【００５９】
次に、結晶質シリコン膜の不要な部分を除去して、島状の半導体膜（以下、活性層という）１１４〜１１７を形成する。（図１（Ｆ））
【００６０】
次に、活性層１１４〜１１７を覆ってゲート絶縁膜１１８を形成する。ゲート絶縁膜１１８は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さに形成すれば良い。本実施例では、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を１１５ｎｍの厚さに形成する。（図２（Ａ））
【００６１】
次に、ゲート配線（ゲート電極を含む）や入出力信号配線となる導電膜を形成する。なお、この導電膜は単層で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。本実施例では、第１導電膜１１９と第２導電膜１２０とでなる積層膜を形成する。（図２（Ｂ））
【００６２】
ここで第１導電膜１１９、第２導電膜１２０としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）、シリコン（Ｓｉ）から選ばれた元素を含む金属膜、または前記元素を主成分とする金属化合物膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜、タングステンシリサイド膜）、若しくはそれらの薄膜を積層した積層膜を用いることができる。
【００６３】
なお、第１導電膜１１９は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、第２導電膜１２０は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、第１導電膜１１９として、５０ｎｍ厚の窒化タンタル（ＴａＮ）膜を、第２導電膜１２０として、３５０ｎｍ厚のタンタル（Ｔａ）
膜を用いる。
【００６４】
このほか、窒化タングステン膜とタングステン膜との積層膜、窒化タンタル膜のみの単層膜、タングステンシリサイド膜も好適である。また、第１導電膜１１９の下にシリコン膜を２〜２０ｎｍ程度の厚さで形成する構造（ポリサイド構造）とすると、シリコン膜上に形成された導電膜の密着性を向上させると同時に、導電膜の酸化を抑制することができる。
【００６５】
また、本実施例のように第２導電膜１２０として金属膜を用いた場合、その表面をアンモニアガスまたは窒素ガスを用いたプラズマ雰囲気に曝すことで窒化することも有効である。こうすることで、金属膜表面の酸化を抑制することが可能である。
【００６６】
次に、第１導電膜１１９と第２導電膜１２０とを一括でエッチングして４００ｎｍ厚のゲート電極１２１〜１２４、後に入出力信号配線となる第１配線１１及び後にゲート配線となる第１配線１２を形成する。この時、駆動回路のｎチャネル型ＴＦＴのゲート電極１２２、１２３はｎ型不純物領域（ｂ）１１１〜１１３の一部とゲート絶縁膜を挟んで重なるように形成する。この重なった部分が後にＬov領域となる。なお、ゲート電極１２４は断面では二つに見えるが、実際は連続的に繋がった一つのパターンから形成されている。（図２（Ｃ））
【００６７】
なお、本明細書中ではゲート電極と同一層で且つ同一材料からなる配線を総称して第１配線と呼ぶ。また、本明細書中において入出力信号配線とは、ＦＰＣ（フレキシブルプリントサーキット）等の外部入出力端子（以下、端子という）から電気光学装置の駆動回路に伝送される制御信号（スタートパルス信号、クロック信号など）、画像信号などの各種信号を伝送する入力信号配線又は出力信号配線の総称である。
【００６８】
また、本明細書中では説明の都合によりゲート電極とゲート配線とを区別して記載する場合もあるが、ゲート配線が活性層と重なる部分を特にゲート電極と呼んでいる。従って、ゲート電極をゲート配線と呼んでも何ら差し支えない。
【００６９】
次に、ゲート電極１２１〜１２４、第１配線１１、１２をマスクとして自己整合的にｎ型不純物元素（本実施例ではリン）を添加する。こうして形成された不純物領域１２５〜１３０には前記ｎ型不純物領域（ｂ）の１／２〜１／１０（代表的には１／３〜１／４）の濃度（但し、前述のチャネルドープ工程で添加されたボロン濃度よりも５〜１０倍高い濃度、代表的には１×１０16〜５×１０18atoms/cm3、典型的には３×１０17〜３×１０18atoms/cm3、）でリンが添加されるように調節する。なお、本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ｃ）と定義する。（図２（Ｄ））
【００７０】
なお、この工程ではゲート配線で隠された部分を除いて全てのｎ型不純物領域（ｂ）にも１×１０16〜５×１０18atoms/cm3の濃度でリンが添加されているが、非常に低濃度であるためｎ型不純物領域（ｂ）としての機能には影響を与えない。また、ｎ型不純物領域（ｂ）１２７〜１３０には既にチャネルドープ工程で１×１０15〜１×１０18atoms/cm3の濃度のボロンが添加されているが、この工程ではｐ型不純物領域（ｂ）に含まれるボロンの５〜１０倍の濃度でリンが添加されるので、この場合もボロンはｎ型不純物領域（ｂ）の機能には影響を与えないと考えて良い。
【００７１】
但し、厳密にはｎ型不純物領域（ｂ）１１１〜１１３のうちゲート配線に重なった部分のリン濃度が２×１０16〜５×１０19atoms/cm3のままであるのに対し、ゲート配線に重ならない部分はそれに１×１０16〜５×１０18atoms/cm3の濃度のリンが加わっており、若干高い濃度でリンを含むことになる。
【００７２】
次に、ゲート電極１２１〜１２４、第１配線１１、１２をマスクとして自己整合的にゲート絶縁膜１１８をエッチングする。エッチングはドライエッチング法を用い、エッチングガスとしてはＣＨＦ3ガスを用いる。但し、エッチングガスはこれに限定する必要はない。こうしてゲート配線下にゲート絶縁膜１３１〜１３４が形成される。（図２（Ｅ））
【００７３】
このように活性層を露呈させることによって、次に不純物元素の添加工程を行う際に加速電圧を低くすることができる。そのため、また必要なドーズ量が少なくて済むのでスループットが向上する。勿論、ゲート絶縁膜をエッチングしないで残し、スルードーピングによって不純物領域を形成しても良い。
【００７４】
次に、ゲート配線を覆う形でレジストマスク１３５〜１３８を形成し、ｎ型不純物元素（本実施例ではリン）を添加して高濃度にリンを含む不純物領域１３９〜１４７を形成する。ここでも、フォスフィン（ＰＨ3）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）で行い、この領域のリンの濃度は１×１０20〜１×１０21atoms/cm3（代表的には２×１０20〜５×１０20atoms/cm3）とする。（図３（Ａ））
【００７５】
なお、本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ａ）と定義する。また、不純物領域１３９〜１４７が形成された領域には既に前工程で添加されたリンまたはボロンが含まれるが、十分に高い濃度でリンが添加されることになるので、前工程で添加されたリンまたはボロンの影響は考えなくて良い。従って、本明細書中では不純物領域１３９〜１４７はｎ型不純物領域（ａ）と言い換えても構わない。
【００７６】
次に、レジストマスク１３５〜１３９を除去し、新たにレジストマスク１４８を形成する。そして、ｐ型不純物元素（本実施例ではボロン）を添加し、高濃度にボロンを含む不純物領域１４９、１５０を形成する。ここではジボラン（Ｂ2Ｈ6）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）により３×１０20〜３×１０21atoms/cm3（代表的には５×１０20〜１×１０21atoms/cm3）濃度でボロンを添加する。なお、本明細書中では上記濃度範囲でｐ型不純物元素を含む不純物領域をｐ型不純物領域（ａ）と定義する。（図３（Ｂ））
【００７７】
なお、不純物領域１４９、１５０の一部（前述のｎ型不純物領域（ａ）１３９、１４０）には既に１×１０20〜１×１０21atoms/cm3の濃度でリンが添加されているが、ここで添加されるボロンはその少なくとも３倍以上の濃度で添加される。そのため、予め形成されていたｎ型の不純物領域は完全にＰ型に反転し、Ｐ型の不純物領域として機能する。従って、本明細書中では不純物領域１４９、１５０をｐ型不純物領域（ａ）と言い換えても構わない。
【００７８】
次に、レジストマスク１４８を除去した後、保護膜１５１を形成する。保護膜１５１としては、珪素を含む絶縁膜、具体的には窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。
また、膜厚は２０〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）とすれば良い。
本実施例では５０ｎｍ厚の窒化シリコン膜を用いる。この保護膜は次に行われる熱処理工程（活性化工程）において、第１配線１１、１２、ゲート電極１２１〜１２４が酸化されて抵抗値が増加するのを防ぐ効果を有する。
【００７９】
その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはランプアニール法で行うことができる。本実施例ではファーネスアニール法で活性化工程を行う。加熱処理は、窒素雰囲気中において３００〜６５０℃で３〜１２時間、典型的には４００〜５５０℃で４〜６時間、ここでは５５０℃、４時間の熱処理を行う。（図３（Ｃ））
【００８０】
この時、本実施例において非晶質シリコン膜の結晶化に用いた触媒元素（本実施例ではニッケル）が、矢印で示す方向に移動して、前述の図３（Ａ）の工程で形成された高濃度にリンを含む領域に捕獲（ゲッタリング）される。これはリンによる金属元素のゲッタリング効果に起因する現象であり、この結果、後のチャネル形成領域１５２〜１５６は前記触媒元素の濃度が１×１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3以下）となる。
【００８１】
また逆に、触媒元素のゲッタリングサイトとなった領域（図３（Ａ）の工程で不純物領域１３９〜１４７が形成された領域）は高濃度に触媒元素が偏析して５×１０18atoms/cm3以上（代表的には１×１０19〜５×１０20atoms/cm3）濃度で存在する。
【００８２】
次に、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜６時間（本実施例では３５０℃２時間）の熱処理を行い、活性層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００８３】
活性化工程を終えたら保護膜１５１を選択的に除去する。この時、第１配線（ゲート電極を含む）、ゲート絶縁膜、活性層などが保護膜１５１の除去と同時に除去されてしまわないように注意する必要がある。本実施例では保護膜１５１として窒化シリコン膜を用いているので、フッ酸溶液とフッ化アンモニウム溶液とを混合したエッチャントを用い、ウェットエッチング法により容易に除去することができる。なお、除去が容易な保護膜として、溶液を塗布して形成する酸化シリコン膜を用いることも有効である。
【００８４】
なお、本実施例では保護膜１５１を設けた状態で活性化工程を行っているが、保護膜を設けない状態で活性化工程を行っても良い。その場合、ゲート電極１２１〜１２４、第１配線１１または第１配線１２の表面に酸化物が形成されないように熱処理雰囲気中の酸素濃度を極力低減しておくことが好ましい。具体的には酸素濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とする。このようにすれば次の保護膜１５１の除去工程を省略することができる。
【００８５】
保護膜１５１を除去したら、アルミニウムまたはアルミニウムを主成分とする膜（以下、アルミニウム系薄膜という）を形成し、第１配線よりも抵抗率の低い第２配線１３、１４を形成する。本実施例では、アルミニウム系薄膜として２wt%のシリコンを含有したアルミニウム膜を用い、第２配線１３は入出力信号配線となる第１配線１１の上に形成し、第２配線１４はゲート配線となる第１配線１２の上に形成する。なお、第２配線１３、１４は第１配線１１、１２の線幅よりも０〜２μm内側に形成することが望ましい。（図３（Ｄ））
【００８６】
次に、５００ｎｍ〜１．５μm厚の第１層間絶縁膜１５７を形成する。本実施例では第１層間絶縁膜１５７として１μm厚の酸化シリコン膜をプラズマＣＶＤ法により形成する。勿論、窒化シリコン膜と酸化シリコン膜との積層膜など珪素を含む絶縁膜を組み合わせて積層構造としても良い。また、第１層間絶縁膜１５７として、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等の有機樹脂膜を用いることも可能である。
【００８７】
その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホールが形成され、ソース配線１５８〜１６１と、ドレイン配線１６２〜１６５を形成する。なお、図示されていないがＣＭＯＳ回路を形成するためにドレイン配線１６２、１６３は同一配線として接続されている。また、図示していないが、本実施例ではこの電極を、チタン膜を１００ｎｍ、シリコンを含むアルミニウム膜３００ｎｍ、チタン膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とする。なお、ソース配線もしくはドレイン配線として銅配線と窒化チタン配線とを積層しても良い。（図４（Ａ））
【００８８】
次に、パッシベーション膜１６６として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成する。この時、本実施例では膜の形成に先立ってＨ2、ＮＨ3等水素を含むガスを用いてプラズマ処理を行い、成膜後に熱処理を行うと良い。この前処理により励起された水素が第１層間絶縁膜中に供給される。この状態で熱処理を行うことで、パッシベーション膜１６６の膜質を改善するとともに、第１層間絶縁膜中に添加された水素が下層側に拡散するため、効果的に活性層を水素化することができる。
【００８９】
また、パッシベーション膜１６６を形成した後に、さらに水素化工程を行っても良い。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られる。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜１６６に開口部を形成しておいても良い。
【００９０】
その後、有機樹脂からなる第２層間絶縁膜１６７を約１μmの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成する。
【００９１】
また、第２層間絶縁膜１６７の一部の層として、顔料等で着色した樹脂膜を設け、カラーフィルターとして用いることも可能である。
【００９２】
次に、画素部となる領域において、第２層間絶縁膜１６７上に遮蔽膜１６８を形成する。なお、本明細書中では光または電磁波を遮るという意味で遮蔽膜という文言を用いている。遮蔽膜１６８はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、クロム（Ｃｒ）、タングステン（Ｗ）から選ばれた元素でなる膜またはいずれかの元素を主成分とする膜で１００〜３００ｎｍの厚さに形成する。本実施例では1wt%のチタンを含有させたアルミニウム膜を１２５ｎｍの厚さに形成する。
【００９３】
なお、第２層間絶縁膜１６７上に酸化シリコン膜等の絶縁膜を５〜５０ｎｍ形成しておくと、この上に形成する遮蔽膜の密着性を高めることができる。また、有機樹脂で形成された第２層間絶縁膜１６７の表面にＣＦ4ガスを用いたプラズマ処理を施すと、表面改質により膜上に形成する遮蔽膜の密着性を向上させることができる。
【００９４】
また、このチタンを含有させたアルミニウム膜を用いて、遮蔽膜だけでなく他の接続配線を形成することも可能である。例えば、駆動回路内で回路間をつなぐ接続配線を形成しても良い。但し、その場合は遮蔽膜または接続配線を形成する材料を成膜する前に、予め第２層間絶縁膜１６７にコンタクトホールを形成しておく必要がある。
【００９５】
次に、遮蔽膜１６８の表面に陽極酸化法またはプラズマ酸化法（本実施例では陽極酸化法）により２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）の厚さの酸化物１６９を形成する。本実施例では遮蔽膜１６８としてアルミニウムを主成分とする膜を用いるため、陽極酸化物１６９として酸化アルミニウム膜（アルミナ膜）が形成される。
【００９６】
この陽極酸化処理に際して、まず十分にアルカリイオン濃度の小さい酒石酸エチレングリコール溶液を作製する。これは１５％の酒石酸アンモニウム水溶液とエチレングリコールとを２：８で混合した溶液であり、これにアンモニア水を加え、ｐＨが７±０．５となるように調節する。そして、この溶液中に陰極となる白金電極を設け、遮蔽膜１６８が形成されている基板を溶液に浸し、遮蔽膜１６８を陽極として、一定（数ｍＡ〜数十ｍＡ）の直流電流を流す。
【００９７】
溶液中の陰極と陽極との間の電圧は陽極酸化物の成長に従い時間と共に変化するが、定電流のまま１００Ｖ／ｍｉｎの昇圧レートで電圧を上昇させて、到達電圧４５Ｖに達したところで陽極酸化処理を終了させる。このようにして遮蔽膜１６８の表面には厚さ約５０ｎｍの陽極酸化物１６９を形成することができる。また、その結果、遮蔽膜１６８の膜厚は９０ｎｍとなる。なお、ここで示した陽極酸化法に係わる数値は一例にすぎず、作製する素子の大きさ等によって当然最適値は変化しうるものである。
【００９８】
また、ここでは陽極酸化法を用いて遮蔽膜表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相法によって形成しても良い。その場合も膜厚は２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）とすることが好ましい。また、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ（Diamond  like  carbon）膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積層膜を用いても良い。
【００９９】
次に、第２層間絶縁膜１６７、パッシベーション膜１６６にドレイン配線１６５に達するコンタクトホールを形成し、画素電極１７０を形成する。なお、画素電極１７１は画素電極１７０に隣接する別の画素の画素電極である。画素電極１７０、１７１は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施例では透過型の液晶表示装置とするために、酸化インジウムと酸化スズとの化合物膜（ＩＴＯ膜と呼ばれる）を１１０ｎｍの厚さにスパッタ法で形成する。
【０１００】
また、この時、画素電極１７０と遮蔽膜１６８とが陽極酸化物１６９を介して重なり、保持容量（キャハ゜シタンス・ストレーシ゛）１７２を形成する。なお、この場合、遮蔽膜１６８をフローティング状態（電気的に孤立した状態）か固定電位、好ましくはコモン電位（データとして送られる画像信号の中間電位）に設定しておくことが望ましい。
【０１０１】
こうして同一基板上に、駆動回路と画素部とを有したアクティブマトリクス基板が完成する。なお、図４（Ｂ）においては、駆動回路にはｐチャネル型ＴＦＴ３０１、ｎチャネル型ＴＦＴ３０２、３０３が形成され、画素部にはｎチャネル型ＴＦＴでなる画素ＴＦＴ３０４が形成される。
【０１０２】
なお、本実施例の工程順序は適宜変更しても構わない。どのような順序としても、最終的に形成されるＴＦＴの構造が図４（Ｂ）のような構造であればアクティブマトリクス基板の基本的な機能は変化せず、本発明の効果を損なうものではない。
【０１０３】
駆動回路のｐチャネル型ＴＦＴ３０１には、チャネル形成領域２０１、ソース領域２０２、ドレイン領域２０３がそれぞれｐ型不純物領域（ａ）で形成される。但し、実際にはソース領域またはドレイン領域の一部に１×１０20〜１×１０21atoms/cm3の濃度でリンを含む領域が存在する。また、その領域には図３（Ｂ）の工程でゲッタリングされた触媒元素が５×１０18atoms/cm3以上（代表的には１×１０19〜５×１０20atoms/cm3）濃度で存在する。
【０１０４】
また、ｎチャネル型ＴＦＴ３０２には、チャネル形成領域２０４、ソース領域２０５、ドレイン領域２０６、そしてチャネル形成領域の片側（ドレイン領域側）に、ゲート絶縁膜を挟んでゲート電極と重なった領域（本明細書中ではこのような領域をＬov領域という。なお、ovはoverlapの意味で付した。）２０７が形成される。この時、Ｌov領域２０７は２×１０16〜５×１０19atoms/cm3の濃度でリンを含み、且つ、ゲート電極と全部重なるように形成される。
【０１０５】
また、図４（Ｂ）ではできるだけ抵抗成分を減らすためにチャネル形成領域２０４の片側のみ（ドレイン領域側のみ）にＬov領域を配置しているが、チャネル形成領域２０４を挟んで両側に配置しても良い。
【０１０６】
また、ｎチャネル型ＴＦＴ３０３には、チャネル形成領域２０８、ソース領域２０９、ドレイン領域２１０、そしてチャネル形成領域の両側にＬＤＤ領域２１１、２１２が形成される。なお、この構造ではＬＤＤ領域２１１、２１２の一部がゲート電極と重なるように配置されたために、ゲート絶縁膜を挟んでゲート電極と重なった領域（Ｌov領域）と、ゲート絶縁膜を挟んでゲート電極と重ならない領域（本明細書中ではこのような領域をＬoff領域という。なお、offはoffsetの意味で付した。）が実現されている。
【０１０７】
ここで図６に示す断面図は図４（Ｂ）に示したｎチャネル型ＴＦＴ３０３を図３（Ｃ）の工程まで作製した状態を示す拡大図である。ここに示すように、ＬＤＤ領域２１１はさらにＬov領域２１１a、Ｌoff領域２１１bに区別できる。また、前述のＬov領域２１１aには２×１０16〜５×１０19atoms/cm3の濃度でリンが含まれるが、Ｌoff領域２１１bはその１〜２倍（代表的には１．２〜１．５倍）
の濃度でリンが含まれる。
【０１０８】
また、画素ＴＦＴ３０４には、チャネル形成領域２１３、２１４、ソース領域２１５、ドレイン領域２１６、Ｌoff領域２１７〜２２０、Ｌoff領域２１８、２１９に接したｎ型不純物領域（ａ）２２１が形成される。この時、ソース領域２１５、ドレイン領域２１６はそれぞれｎ型不純物領域（ａ）で形成され、Ｌoff領域２１７〜２２０はｎ型不純物領域（ｃ）で形成される。
【０１０９】
本実施例では、画素部および駆動回路が要求する回路仕様に応じて各回路を形成するＴＦＴの構造を最適化し、半導体装置の動作性能および信頼性を向上させることができる。具体的には、ｎチャネル型ＴＦＴは回路仕様に応じてＬＤＤ領域の配置を異ならせ、Ｌov領域またはＬoff領域を使い分けることによって、同一基板上に高速動作またはホットキャリア対策を重視したＴＦＴ構造と低オフ電流動作を重視したＴＦＴ構造とを実現しうる。
【０１１０】
例えば、アクティブマトリクス型液晶表示装置の場合、ｎチャネル型ＴＦＴ３０２は高速動作を重視するシフトレジスタ、分周波回路（信号分割回路）、レベルシフタ、バッファなどの駆動回路に適している。即ち、チャネル形成領域の片側（ドレイン領域側）のみにＬov領域を配置することで、できるだけ抵抗成分を低減させつつホットキャリア対策を重視した構造となっている。これは上記回路群の場合、ソース領域とドレイン領域の機能が変わらず、キャリア（ここでは電子）の移動する方向が一定だからである。但し、必要に応じてチャネル形成領域の両側にＬov領域を配置することもできる。
【０１１１】
また、ｎチャネル型ＴＦＴ３０３はホットキャリア対策と低オフ電流動作の双方を重視するサンプリング回路（トランスファゲートともいう）に適している。
即ち、Ｌov領域を配置することでホットキャリア対策とし、さらにＬoff領域を配置することで低オフ電流動作を実現した。また、サンプリング回路はソース領域とドレイン領域の機能が反転してキャリアの移動方向が１８０°変わるため、ゲート配線を中心に線対称となるような構造としなければならない。なお、場合によってはＬov領域のみとすることもありうる。
【０１１２】
また、ｎチャネル型ＴＦＴ３０４は低オフ電流動作を重視した画素部、サンプリング回路（サンプルホールド回路）に適している。即ち、オフ電流値を増加させる要因となりうるＬov領域を配置せず、Ｌoff領域のみを配置することで低オフ電流動作を実現している。また、駆動回路のＬＤＤ領域よりも低い濃度のＬＤＤ領域をＬoff領域として用いることで、多少オン電流値を犠牲にしても徹底的にオフ電流値を低減する対策を打っている。さらに、ｎ型不純物領域（ａ）２２１はオフ電流値を低減する上で非常に有効であることが確認されている。
【０１１３】
また、チャネル長３〜７μｍに対してｎチャネル型ＴＦＴ３０２のＬov領域２０７の長さ（幅）は０．１〜３．０μｍ、代表的には０．２〜１．５μｍとすれば良い。また、ｎチャネル型ＴＦＴ３０３のＬov領域２１１a、２１２aの長さ（幅）は０．１〜３．０μｍ、代表的には０．２〜１．５μｍ、Ｌoff領域２１１b、２１２bの長さ（幅）は１．０〜３．５μｍ、代表的には１．５〜２．０μｍとすれば良い。また、画素ＴＦＴ３０４に設けられるＬoff領域２１７〜２２０の長さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。
【０１１４】
また、本実施例のアクティブマトリクス基板には、第１配線１１とアルミニウム膜からなる第２配線１３との積層構造でなる入出力信号配線３０５、第１配線１２と第２配線１４との積層構造でなるゲート配線３０６が形成される。ここで、このような積層構造を用いる理由について以下に述べる。
【０１１５】
入出力信号配線やゲート配線などのように、長い距離にわたって形成されるような配線は低抵抗であることが求められる。特に、対角４インチ以上のアクティブマトリクス基板を作製する場合には、このような長い配線の抵抗成分が回路設計に大きく影響する。従って、アクティブマトリクス基板内に形成する配線の抵抗は可能な限り低いことが望まれる。
【０１１６】
そこで本実施例では、第１配線１１、１２のように抵抗率が１０〜５００μΩｃｍ程度の配線に対して、第２配線１３、１４のように抵抗率が０．１〜１０μΩｃｍの配線を積層することで配線抵抗を低減する工夫がなされている。即ち、抵抗率が１０〜５００μΩｃｍ（典型的には１０〜３０μΩｃｍ）である第１配線に対して、抵抗率が０．１〜１０μΩｃｍ（典型的には１〜５μΩｃｍ）である第２配線を積層した積層配線とする。この時、第２配線の抵抗率は第１配線の抵抗率の１／１０〜１／１００倍であることが好ましい。
【０１１７】
但し、本実施例ではそのような構造を入出力信号配線やゲート配線の一部といった特定の部分に用いている点に特徴がある。上記のような積層構造を用いた配線は、パターニング精度の問題で６〜８μmといったように比較的配線幅が広くなってしまう恐れがある。その場合、微細加工を要するゲート電極や高密度に集積化された駆動回路内部の接続配線としては不適当である。
【０１１８】
また、駆動回路内部においてＴＦＴ同士を接続する短い配線やゲート電極などは配線抵抗をさほど気にしなくて良いので、上記第１配線のみでも十分に機能させることができる。即ち、上記積層構造でなる配線は微細加工を要しない配線に用いるのが好ましく、微細加工を要する配線には多少抵抗率を犠牲にしても微細加工が可能な第１配線のみを用いることが好ましい。
【０１１９】
本実施例において、上記積層構造でなる配線を入出力信号配線３０５とゲート配線（ゲート電極として機能する領域を除く）３０６とに用いたのは以上のような理由による。勿論、駆動回路内部の配線やゲート電極であっても、上記積層構造を用いることが可能であれば（そのような微細加工が可能であれば）何ら問題なく用いることができる。
【０１２０】
また、ｐチャネル型ＴＦＴ３０１は自己整合（セルフアライン）的に形成され、ｎチャネル型ＴＦＴ３０２〜３０４は非自己整合（ノンセルフアライン）的に形成されている点も本発明の特徴の一つである。
【０１２１】
また、本実施例のように保持容量の誘電体として比誘電率が７〜９と高いアルミナ膜を用いることで、必要な容量を形成するための保持容量の占有面積を少なくすることが可能である。さらに、本実施例のように画素ＴＦＴ上に形成される遮蔽膜を保持容量の一方の電極とすることで、アクティブマトリクス型液晶表示装置の画像表示部の開口率を向上させることができる。
【０１２２】
なお、本発明は本実施例に示した保持容量の構造に限定される必要はない。例えば、本出願人による特願平９−３１６５６７号出願や特願平１０−２５４０９７号出願に記載された保持容量の構造を用いることもできる。
【実施例２】
【０１２３】
本実例では、アクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図５に示すように、図４（Ｂ）の状態の基板に対し、配向膜４０１を形成する。本実施例では配向膜としてポリイミド膜を用いる。また、対向基板４０２には、透明導電膜からなる対向電極４０３と、配向膜４０４とを形成する。なお、対向基板には必要に応じてカラーフィルターや遮蔽膜を形成しても良い。
【０１２４】
次に、配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにする。そして、画素部と、駆動回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材、スペーサ、パターニングによって設けられた樹脂膜（図示せず）などを介して貼りあわせる。その後、両基板の間に液晶４０５を注入し、封止剤（図示せず）によって完全に封止する。液晶には公知の液晶材料を用いれば良い。このようにして図５に示すアクティブマトリクス型液晶表示装置が完成する。
【０１２５】
次に、このアクティブマトリクス型液晶表示装置の構成を、図７の斜視図を用いて説明する。尚、図７は、図１〜図４の断面構造図と対応付けるため、共通の符号を用いている。アクティブマトリクス基板は、基板１００上に形成された画素部７０１と、走査（ゲート）信号駆動回路７０２と、画像（ソース）信号駆動回路７０３で構成される。画素部の画素ＴＦＴ３０４はｎチャネル型ＴＦＴであり、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査信号駆動回路７０２と、画像信号駆動回路７０３はそれぞれゲート配線３０６とソース配線１６１で画素部７０１に接続されている。また、ＦＰＣ７０４が接続された端子７０５と駆動回路とが入出力信号配線３０５によって電気的に接続されている。
【実施例３】
【０１２６】
図８は、実施例２で示したアクティブマトリクス基板の回路構成の一例を示す。本実施例のアクティブマトリクス基板は、画像信号駆動回路８０１、走査信号駆動回路（Ａ）８０７、走査信号駆動回路（Ｂ）８１１、プリチャージ回路８１２、画素部８０６を有している。なお、本明細書中において、駆動回路とは画像信号駆動回路８０１および走査信号駆動回路８０７を含めた総称である。
【０１２７】
画像信号駆動回路８０１は、シフトレジスタ８０２、レベルシフタ８０３、バッファ８０４、サンプリング回路８０５を備えている。また、走査信号駆動回路（Ａ）８０７は、シフトレジスタ８０８、レベルシフタ８０９、バッファ８１０を備えている。走査信号駆動回路（Ｂ）８１１も同様な構成である。
【０１２８】
ここでシフトレジスタ８０２、８０８は駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、回路を形成するＣＭＯＳ回路に使われるｎチャネル型ＴＦＴは図４（Ｂ）の３０２で示される構造が適している。
【０１２９】
また、レベルシフタ８０３、８０９、バッファ８０４、８１０は、駆動電圧は１４〜１６Ｖと高くなるが、シフトレジスタと同様に、図４（Ｂ）のｎチャネル型ＴＦＴ３０２を含むＣＭＯＳ回路が適している。なお、ゲート配線をダブルゲート構造、トリプルゲート構造といったマルチゲート構造とすることは、各回路の信頼性を向上させる上で有効である。
【０１３０】
また、サンプリング回路８０５は駆動電圧が１４〜１６Ｖであるが、ソース領域とドレイン領域が反転する上、オフ電流値を低減する必要があるので、図４（Ｂ）のｎチャネル型ＴＦＴ３０３を含むＣＭＯＳ回路が適している。なお、図４（Ｂ）ではｎチャネル型ＴＦＴしか図示されていないが、実際にサンプリング回路を形成する時はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを組み合わせて形成することになる。
【０１３１】
また、画素部８０６は駆動電圧が１４〜１６Ｖであり、サンプリング回路８０５よりもさらにオフ電流値が低いことを要求するので、Ｌov領域を配置しない構造とすることが望ましく、図４（Ｂ）のｎチャネル型ＴＦＴ３０４を画素ＴＦＴとして用いることが望ましい。
【０１３２】
なお、本実施例の構成は、実施例１に示した作製工程に従ってＴＦＴを作製することによって容易に実現することができる。また、本実施例では画素部と駆動回路の構成のみ示しているが、実施例１の作製工程に従えば、その他にも分周波回路（信号分割回路）、Ｄ／Ａコンバータ回路、オペアンプ回路、γ補正回路、さらにはメモリやマイクロプロセッサなどの信号処理回路（論理回路と言っても良い）を同一基板上に形成することも可能である。
【０１３３】
このように本発明は、同一基板上に画素部及び画素部を制御するための駆動回路を含む電気光学装置、例えば同一基板上に駆動回路及び画素部を具備した電気光学装置を実現しうる。
【実施例４】
【０１３４】
本実施例では、実施例１の作製工程に従って作製されうる画素部の画素構造について図９を用いて説明する。なお、本実施例では全てダブルゲート構造の画素ＴＦＴを例示しているが、トリプルゲート構造などの他のマルチゲート構造としても良いし、シングルゲート構造としても良い。
【０１３５】
まず、図９（Ａ）において、９０１は活性層、９０２は第１配線９０２aと第２配線９０２bとでなるゲート配線、９０３は第１配線９０２aのみで形成されるゲート電極、９０４はソース配線である。
【０１３６】
次に、図９（Ｂ）において、９０５は活性層、９０６は第１配線９０６aと第２配線９０６bとでなるゲート配線、９０７は第１配線９０６aのみで形成されるゲート電極、９０８はソース配線である。
【０１３７】
次に、図９（Ｃ）において、９０９は活性層、９１０は第１配線９１０aと第２配線９１０bとでなるゲート配線、９１１は第１配線９１０aのみで形成されるゲート電極、９１２はソース配線である。
【０１３８】
次に、図９（Ｄ）において、９１３は活性層、９１４は第１配線９１４aと第２配線９１４bとでなるゲート配線、９１５は第１配線９１４aのみで形成されるゲート電極、９１６はソース配線である。
【０１３９】
以上のように、どのような画素構造に対しても本願発明の構造を用いることは可能である。なお、本実施例の構成は、実施例１に従って実現可能であり、実施例２、３のいずれの構成に組み合わせても良い。
【実施例５】
【０１４０】
本実施例では、実施例１の作製工程に従って作製されうる画素部の画素構造について図１０を用いて説明する。なお、本実施例ではトリプルゲート構造の画素ＴＦＴを例示しているが、ダブルゲート構造やシングルゲート構造としても良いことは言うまでもない。
【０１４１】
図１０（Ａ）に示す上面図をＡ−Ａ’に沿って切断した断面図が図１０（Ｂ）
に対応する。図１０（Ａ）において、２１は活性層、２２は第１配線２２aと第２配線２２bとでなるゲート配線、２３は第１配線２２aのみで形成されるゲート電極（三つのゲート電極のうち一つのみに符号を付してある）、２４は第１配線２４aと第２配線２４bとでなる容量配線である。
【０１４２】
容量配線を形成する第１配線２４aは、一部で活性層２１と大きく重なるように形成されている。第１配線２４aと活性層２１との間にはゲート絶縁膜と同時に形成された（同一層で且つ同一材料からなる）絶縁膜（保持容量の誘電体）３３が存在し、保持容量２５が形成されている。
【０１４３】
また、２６はソース配線、２７はドレイン配線、２８はソース配線と活性層とのコンタクト部、２９はドレイン配線と活性層とのコンタクト部、３０は画素電極（本実施例では透明導電膜）、３１は画素電極とドレイン配線とのコンタクト部、３２は画像表示領域である。
【０１４４】
本実施例では、入出力信号配線やゲート配線に用いる第１配線と第２配線とが積層された配線を容量配線としても用いている点に特徴がある。こうすることにより容量配線の電位をより安定化させることが可能となり、液晶表示装置の場合には階調表示の正確な表現が可能となる。
【０１４５】
なお、本実施例の構造は実施例１に従って実現可能であり、実施例２〜４のいずれの構成とも自由に組み合わせることができる。
【実施例６】
【０１４６】
本実施例では、実施例１とは異なる構造の画素部を有するアクティブマトリクス型液晶表示装置について図１１を用いて説明する。なお、基本的な構造は図５と同じであるので異なる部分のみに注目して説明する。
【０１４７】
図１１の構造では画素部を形成する画素ＴＦＴ（ｎチャネル型ＴＦＴ）３１０の構造が実施例１と異なる。具体的には、本実施例の場合、チャネル形成領域４１、４２とｎ型不純物領域（ｃ）でなるＬＤＤ領域（Ｌoff領域）４３〜４６との間に、オフセット領域４７〜５０が形成されている点で異なる。
【０１４８】
なお、オフセット領域とは、４７〜５０で示されるようにチャネル形成領域と同一組成の半導体層（含まれる不純物元素がチャネル形成領域と同一であるという意味）で、ゲート電極と重ならない領域を指す。このオフセット領域４７〜５０は単なる抵抗として機能し、オフ電流値を低減する上で非常に効果がある。
【０１４９】
このような構造を実現するには、例えば実施例１の図２（Ｄ）の工程においてｎ型不純物元素を添加する前に、厚さ２０〜２００ｎｍ（好ましくは２５〜１５０ｎｍ）の珪素を含む絶縁膜を、ゲート配線等を覆って形成しておけば良い。
【０１５０】
こうすることでゲート電極１２４の側壁に珪素を含む絶縁膜が形成された状態で不純物元素が添加されるので、その部分がマスクとなってオフセット領域が形成される。従って、こうして形成されるオフセット領域の長さは前記珪素を含む絶縁膜の膜厚にほぼ一致し、２０〜２００ｎｍ（好ましくは２５〜１５０ｎｍ）
となる。
【０１５１】
この珪素を含む絶縁膜は実施例１で既に説明しているが、本実施例の場合にはゲート絶縁膜の材料と同一のものを用いることが好ましい。そうすると、図２（Ｅ）の工程でゲート絶縁膜と同時に除去することができる。
【０１５２】
なお、本実施例の構造は実施例１の工程の一部を変更することで実現可能であり、実施例２〜５のいずれの構成とも自由に組み合わせることができる。
【実施例７】
【０１５３】
本実施例では、実施例１と異なる作製工程によってアクティブマトリクス基板を作製する場合について、図１２を用いて説明する。
【０１５４】
まず、実施例１の工程に従って図３（Ｃ）の工程までを行う。但し、実施例１では保護膜として５０ｎｍの窒化シリコン膜を用いたが、本実施例では３００ｎｍ厚の窒化酸化シリコン膜５１を用いる。（図１２（Ａ））
【０１５５】
次に、入出力信号配線となる第１配線１１、ゲート配線となる第１配線１２の上において窒化酸化シリコン膜５１にコンタクトホールを開け、アルミニウムを主成分とする膜（本実施例では２wt％のシリコンを添加したアルミニウム膜）でなる低抵抗な第２配線５３、５４を形成する。（図１２（Ｂ））
【０１５６】
こうして同一基板上に、駆動回路と画素部とを有した図１２（Ｃ）のような構造のアクティブマトリクス基板が完成する。なお、図１２（Ｃ）においては、駆動回路にはｐチャネル型ＴＦＴ３２０、ｎチャネル型ＴＦＴ３２１、３２２が形成され、画素部にはｎチャネル型ＴＦＴでなる画素ＴＦＴ３２３が形成される。
また、入出力信号配線３２４、ゲート配線３２５が形成される。
【０１５７】
これらのＴＦＴ３２０〜３２３、入出力信号配線３２４及びゲート配線３２５の機能に関しては、実施例１で説明した通りであるので、ここでの説明は省略する。実施例１の図４（Ｂ）に示したアクティブマトリクス基板と異なる点は保護膜５１が残存している点と、入出力信号配線３２４とゲート配線３２５の構造が異なる点のみである。従って、機能及び効果については、実施例１と同様のものを得ることができる。
【０１５８】
なお、実施例２と組み合わせることでアクティブマトリクス型液晶表示装置が完成することは言うまでもなく、実施例３〜６のいずれの構成とも自由に組み合わせることが可能である。
【実施例８】
【０１５９】
実施例１に示した構成において、第２配線としていかなる低抵抗材料を用いても良い。具体的には、実施例１に示したアルミニウムまたはアルミニウムを主成分とする膜（アルミニウム系薄膜）以外に、銅または銅を主成分とする膜（以下、銅系薄膜という）、銀または銀を主成分とする膜（以下、銀系薄膜という）、或いはそれらを組み合わせた積層膜を用いることが可能である。
【０１６０】
さらに、上記アルミニウム系薄膜、胴系薄膜または銀系薄膜に対して、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、窒化タングステン、モリブデン、ニオブ等の材料で形成された膜を積層しても良い。積層する順序は上でも下でも良く、上記第２配線を挟む構造としても良い。これらの膜は特に第２配線としてアルミニウム系薄膜を用いる場合に有効であり、ヒロック等の発生を防止することができる。
【０１６１】
また、上記アルミニウム系薄膜、胴系薄膜または銀系薄膜は非常に酸化されやすく絶縁不良の起こしやすい材料である。そのため、上記チタン等の薄膜を第２配線の上表面に積層しておくことで、他の配線との電気的接触を確保しやすくすることができる。
【０１６２】
なお、本実施例の構成は実施例１以外にも、実施例２〜７のいずれの構成とも自由に組み合わせることが可能である。
【実施例９】
【０１６３】
実施例１では、結晶構造を含む半導体膜の形成方法として、結晶化を助長する触媒元素を用いる例を示したが、本実施例では、そのような触媒元素を用いずに熱結晶化またはレーザー結晶化によって結晶構造を含む半導体膜を形成する場合を示す。
【０１６４】
熱結晶化による場合、非晶質構造を含む半導体膜を形成した後、６００〜６５０℃の温度で１５〜２４時間の熱処理工程を行えば良い。即ち、６００℃を超える温度で熱処理を行うことにより自然核が発生し、結晶化が進行する。
【０１６５】
また、レーザー結晶化による場合、非晶質構造を含む半導体膜を形成した後、実施例１に示した第１アニール条件でレーザーアニール工程を行えば良い。これにより短時間で結晶構造を含む半導体膜を形成することができる。勿論、レーザーアニールの代わりにランプアニールを行っても良い。
【０１６６】
以上のように、本発明に用いる結晶構造を含む半導体膜は、公知のあらゆる手段を用いて形成することができる。なお、本実施例の構成は実施例１〜８の構成と自由に組み合わせることが可能である。
【実施例１０】
【０１６７】
本実施例では、実施例１とは異なる作製工程でアクティブマトリクス基板を作製する場合について説明する。
【０１６８】
実施例１では、特開平７−１３０６５２号公報に記載された技術を用いて結晶化工程を行い、ソース領域及びドレイン領域の活性化と同時に、結晶化に用いた触媒元素をソース領域及びドレイン領域中へゲッタリングする技術を用いた。
【０１６９】
しかし他の方法として、結晶化工程からゲッタリング工程までの工程を特開平１０−２７０３６３号公報（米国出願番号０９／０５０，１８２に対応）を用いることも可能である。同公報に記載の技術の場合、触媒元素を用いて結晶化工程を行った後に、周期表の１５族に属する元素（代表的にはリン）を含む領域を選択的に形成してそこに触媒元素をゲッタリングする。
【０１７０】
また、他の方法として、結晶化工程からゲッタリング工程までの工程を特開平１０−２４７７３５号公報（米国出願番号０９／０３４，０４１に対応）を用いることも可能である。
【０１７１】
以上のように、本発明に用いる結晶構造を含む半導体膜は、公知のあらゆる手段を用いて形成することができる。なお、本実施例の構成は実施例１〜８の構成と自由に組み合わせることが可能である。
【実施例１１】
【０１７２】
本発明では図１０に示すようにゲート配線や容量配線を第１配線と第２配線とを積層した構造とすることで配線抵抗を低減している。ここで第１配線としてＴａＮ＼Ｔａ膜（ＴａＮ膜とＴａ膜との積層膜）もしくはＷ膜を用いる場合と、それらに第２配線としてＡｌ−Ｎｄ（ネオジウムを添加したアルミニウム膜）膜を積層した場合とについて調べた結果を表１に示す。
【０１７３】
なお、第１配線と第２配線とを積層するに際し、本実施例では第１配線を形成した後、酸素が１ｐｐｍ以下の窒素雰囲気中にて５００℃４時間の熱処理を行い、そして第１配線上に第２の配線を積層してシート抵抗値を測定した。
【０１７４】
【表１】
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【０１７５】
表１に示すように、ＴａＮ＼Ｔａ膜を単層で用いた場合シート抵抗値は１．５８Ω／□であるが、Ａｌ−Ｎｄ膜を積層することで０．１６Ω／□にまでシート抵抗値が下がった。さらに、このことは第１配線を露呈させた状態で加熱処理を行っても良好な電気的接続がなされていることを意味している。
【実施例１２】
【０１７６】
図２２は実施例１に従って作製されたｎチャネル型ＴＦＴ３０２のドレイン電流（ＩＤ）とゲート電圧（ＶＧ）との関係を表すグラフ（以下、ＩＤ−ＶＧ曲線という）及び電界効果移動度（μFE）のグラフである。このとき、ソース電圧（ＶＳ）は０Ｖ、ドレイン電圧（ＶＤ）は１Ｖまたは１４Ｖとした。なお、実測値はチャネル長（Ｌ）が７．２μm、チャネル幅（Ｗ）が８．０μm、ゲート絶縁膜の膜厚（Ｔox）が１１５ｎｍであった。
【０１７７】
図２２において、太線はストレス試験前、点線はストレス試験後のＩＤ−ＶＧ曲線および電界効果移動度を示しているが、ストレス試験前後で曲線に殆ど変化はなく、ホットキャリア劣化が抑制されていることが判った。なお、ここで行ったストレス試験は、室温にてソース電圧０Ｖ、ドレイン電圧２０Ｖ、ゲート電圧４Ｖをかけた状態で６０秒保持する試験であり、ホットキャリア劣化を促進させる試験である。
【実施例１３】
【０１７８】
本発明の構成は、従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際にも実施することが可能である。即ち、三次元構造の半導体装置を実現することも可能である。また、基板としてＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ基板を用いることも可能である。
【０１７９】
なお、本実施例の構成は、実施例１〜１０のいずれの構成とも自由に組み合わせることが可能である。
【実施例１４】
【０１８０】
本発明によって作製された液晶表示装置は様々な液晶材料を用いることが可能である。そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリマー分散型液晶）、ＦＬＣ（強誘電性液晶）、ＡＦＬＣ（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物（反強誘電性混合液晶）が挙げられる。
【０１８１】
例えば、「H.Furue et al.;Characteristics and Drivng Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability,SID,1998」、「T.Yoshida et al.;A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time,841,SID97DIGEST,1997」、「S.Inui et al.;Thresholdless antiferroelectricity in liquid crystals and its application to displays,671-673,J.Mater.Chem.6(4),1996」、または米国特許第5,594,569号に開示された材料を用いることができる。
【０１８２】
特に、電場に対して透過率が連続的に変化する電気光学応答特性を示す無しきい値反強誘電性混合液晶（Thresholdless Antiferroelectric LCD：ＴＬ−ＡＦＬＣと略記する）にはＶ字型（またはＵ字型）の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。そのため、画素部用の電源電圧が５〜８Ｖ程度で済む場合があり、駆動回路と画素部を同じ電源電圧で動作させる可能性が示唆されている。即ち、液晶表示装置全体の低消費電力化を図ることができる。
【０１８３】
また、強誘電性液晶や反強誘電性液晶はＴＮ液晶に比べて応答速度が速いという利点をもつ。本発明で用いるようなＴＦＴは非常に動作速度の速いＴＦＴを実現しうるため、強誘電性液晶や反強誘電性液晶の応答速度の速さを十分に生かした画像応答速度の速い液晶表示装置を実現することが可能である。
【０１８４】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。そういった意味で実施例１の図４（Ｂ）で示した保持容量は小さい面積で大きな容量を蓄積することができるので好ましい。
【０１８５】
なお、本実施例の液晶表示装置をパーソナルコンピュータ等の電子機器の表示ディスプレイとして用いることが有効であることは言うまでもない。
【０１８６】
また、本実施例の構成は、実施例１〜１０もしくは１３のいずれの構成とも自由に組み合わせることが可能である。
【実施例１５】
【０１８７】
本願発明はアクティブマトリクス型ＥＬ（エレクトロルミネッセンス）ディスプレイ（アクティブマトリクス型ＥＬ表示装置ともいう）に適用することも可能である。その例を図１３に示す。
【０１８８】
図１３は本実施例のアクティブマトリクス型ＥＬディスプレイの回路図である。８１は表示領域を表しており、その周辺にはＸ方向（ソース側）駆動回路８２、Ｙ方向（ゲート側）駆動回路８３が設けられている。また、表示領域８１の各画素は、スイッチング用ＴＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８６、ＥＬ素子８７を有し、スイッチング用ＴＦＴ８４にＸ方向信号線（ソース信号線）８８a（または８８b）、Ｙ方向信号線（ゲート信号線）８９a（または８９b、８９c）が接続される。また、電流制御用ＴＦＴ８６には、電源線９０a、９０bが接続される。
【０１８９】
本実施例のアクティブマトリクス型ＥＬディスプレイでは、Ｘ方向制御回路８２及びＹ方向制御回路８３を図４（Ｂ）のｐチャネル型ＴＦＴ３０１並びにｎチャネル型ＴＦＴ３０２もしくは３０３を組み合わせて形成する。また、スイッチング用ＴＦＴ８４には図４（Ｂ）のｎチャネル型ＴＦＴ３０４を用い、電流制御用ＴＦＴ８６には図４（Ｂ）のｐチャネル型ＴＦＴ３０１を用いる。勿論、ＴＦＴの組み合わせはこれに限定する必要はない。
【０１９０】
なお、本実施例のアクティブマトリクス型ＥＬディスプレイに対して、実施例１、４〜１０もしくは１３のいずれの構成を組み合わせても良い。
【実施例１６】
【０１９１】
本実施例では、本願発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について説明する。なお、図１４（Ａ）は本願発明のＥＬ表示装置の上面図であり、図１４（Ｂ）はその断面図である。
【０１９２】
図１４（Ａ）において、４００１は基板、４００２は画素部、４００３はソース側駆動回路、４００４はゲート側駆動回路であり、それぞれの駆動回路は配線４００５を経てＦＰＣ（フレキシブルプリントサーキット）４００６に至り、外部機器へと接続される。
【０１９３】
このとき、画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４を囲むようにして第１シール材４１０１、カバー材４１０２、充填材４１０３及び第２シール材４１０４が設けられている。
【０１９４】
また、図１４（Ｂ）は図１４（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板４００１の上にソース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示している。）４２０１及び画素部４００２に含まれる電流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴＦＴ）４２０２が形成されている。
【０１９５】
本実施例では、駆動ＴＦＴ４２０１には図４（Ｂ）のｐチャネル型ＴＦＴ３０１とｎチャネル型ＴＦＴ３０２と同じ構造のＴＦＴが用いられ、電流制御用ＴＦＴ４２０２には図４（Ｂ）のｐチャネル型ＴＦＴ３０１と同じ構造のＴＦＴが用いられる。また、画素部４００２には電流制御用ＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
【０１９６】
駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３０１が形成され、その上に画素ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４３０２が形成される。画素電極４３０２としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物または酸化インジウムと酸化亜鉛との化合物を用いることができる。
【０１９７】
そして、画素電極４３０２の上には絶縁膜４３０３が形成され、絶縁膜４３０３は画素電極４３０２の上に開口部が形成されている。この開口部において、画素電極４３０２の上にはＥＬ（エレクトロルミネッセンス）層４３０４が形成される。ＥＬ層４３０４は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０１９８】
ＥＬ層４３０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０１９９】
ＥＬ層４３０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４３０５が形成される。また、陰極４３０５とＥＬ層４３０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４３０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２００】
そして陰極４３０５は４３０６で示される領域において配線４００５に電気的に接続される。配線４００５は陰極４３０５に所定の電圧を与えるための配線であり、異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。
【０２０１】
以上のようにして、画素電極（陽極）４３０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素子が形成される。このＥＬ素子は、第１シール材４１０１と、その第１シール材４１０１によって基板４００１に貼り合わされたカバー材４１０２で囲まれ、充填材４１０３により封入されている。
【０２０２】
カバー材４１０２としては、ガラス板、金属板（代表的にはステンレス板）、セラミックス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２０３】
但し、ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２０４】
また、充填材４１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４１０３の内部に吸湿性物質（好ましくは酸化バリウム）を設けておくとＥＬ素子の劣化を抑制できる。
【０２０５】
また、充填材４１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陰極４３０５上に樹脂膜を設けることも有効である。
【０２０６】
また、配線４００５は異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。配線４００５は画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４に送られる信号をＦＰＣ４００６から伝え、ＦＰＣ４００６により外部機器と電気的に接続される。
【０２０７】
また、本実施例では第１シール材４１０１の露呈部及びＦＰＣ４００６の一部を覆うように第２シール材４１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となっている。こうして図１４（Ｂ）の断面構造を有するＥＬ表示装置となる。なお、本実施例のＥＬ表示装置は実施例１、４〜１１、１３のいずれの構成を組み合わせて作製しても構わない。
【０２０８】
ここで画素部のさらに詳細な断面構造を図１５に、上面構造を図１６（Ａ）に、回路図を図１６（Ｂ）に示す。図１５、図１６（Ａ）及び図１６（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０２０９】
図１５において、基板４４０１上に設けられたスイッチング用ＴＦＴ４４０２は図４（Ｂ）のｎチャネル型ＴＦＴ３０４を用いて形成される。従って、構造の説明はｎチャネル型ＴＦＴ３０４の説明を参照すれば良い。また、４４０３で示される配線は、スイッチング用ＴＦＴ４４０２のゲート電極４４０４a、４４０４bを電気的に接続するゲート配線である。
【０２１０】
なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０２１１】
また、スイッチング用ＴＦＴ４４０２のドレイン配線４４０５は電流制御用ＴＦＴ４４０６のゲート電極４４０７に電気的に接続されている。なお、電流制御用ＴＦＴ４４０６は図４（Ｂ）のｐチャネル型ＴＦＴ３０１を用いて形成される。従って、構造の説明はｐチャネル型ＴＦＴ３０１の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０２１２】
スイッチング用ＴＦＴ４４０２及び電流制御用ＴＦＴ４４０６の上には第１パッシベーション膜４４０８が設けられ、その上に樹脂からなる平坦化膜４４０９が形成される。平坦化膜４４０９を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０２１３】
また、４４１０は透明導電膜からなる画素電極（ＥＬ素子の陽極）であり、電流制御用ＴＦＴ４４０６のドレイン配線４４１１に電気的に接続される。画素電極４４１０としては酸化インジウムと酸化スズとの化合物もしくは酸化インジウムと酸化亜鉛との化合物からなる導電膜を用いることができる。
【０２１４】
画素電極４４１０の上にはＥＬ層４４１２が形成される。なお、図１５では一画素しか図示していないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応したＥＬ層を作り分けている。また、本実施例では蒸着法により低分子系有機ＥＬ材料を形成している。具体的には、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ3）膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
【０２１５】
但し、以上の例はＥＬ層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ層として用いる例を示したが、高分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。
これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０２１６】
次に、ＥＬ層４４１２の上には遮光性の導電膜からなる陰極４４１３が設けられる。本実施例の場合、遮光性の導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
【０２１７】
この陰極４４１３まで形成された時点でＥＬ素子４４１４が完成する。なお、ここでいうＥＬ素子４４１４は、画素電極（陽極）４４１０、ＥＬ層４４１２及び陰極４４１３で形成されたコンデンサを指す。
【０２１８】
次に、本実施例における画素の上面構造を図１６（Ａ）を用いて説明する。スイッチング用ＴＦＴ４４０２のソース領域はソース配線４４１５に接続され、ドレインはドレイン配線４４０５に接続される。また、ドレイン配線４４０５は電流制御用ＴＦＴ４４０６のゲート電極４４０７に電気的に接続される。また、電流制御用ＴＦＴ４４０６のソースは電流供給線４４１６に電気的に接続され、ドレインはドレイン配線４４１７に電気的に接続される。また、ドレイン配線４４１７は点線で示される画素電極（陽極）４４１８に電気的に接続される。
【０２１９】
このとき、４４１９で示される領域には保持容量が形成される。保持容量４４１９は、電流供給線４４１６と電気的に接続された半導体膜４４２０、ゲート絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極４４０７との間で形成される。また、ゲート電極４４０７、第１層間絶縁膜と同一の層（図示せず）及び電流供給線４４１６で形成される容量も保持容量として用いることが可能である。
【０２２０】
なお、本実施例のＥＬ表示装置を作製するにあたって、実施例１、４〜１０、１３もしくは１４の構成を自由に組み合わせても良い。
【実施例１７】
【０２２１】
本実施例では、実施例１６とは異なる画素構造を有したＥＬ表示装置について説明する。説明には図１７を用いる。なお、図１５と同一の符号が付してある部分については実施例１６の説明を参照すれば良い。
【０２２２】
図１７では電流制御用ＴＦＴ４５０１として図４（Ｂ）のｎチャネル型ＴＦＴ３０２と同一構造のＴＦＴを用いる。勿論、電流制御用ＴＦＴ４５０１のゲート電極４５０２はスイッチング用ＴＦＴ４４０２のドレイン配線４４０５に接続されている。また、電流制御用ＴＦＴ４５０１のドレイン配線４５０３は画素電極４５０４に電気的に接続されている。
【０２２３】
本実施例では、画素電極４５０４がＥＬ素子の陰極として機能し、遮光性の導電膜を用いて形成する。具体的には、アルミニウムとリチウムとの合金膜を用いるが、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
【０２２４】
画素電極４５０４の上にはＥＬ層４５０５が形成される。なお、図１７では一画素しか図示していないが、本実施例ではＧ（緑）に対応したＥＬ層を蒸着法及び塗布法（好ましくはスピンコーティング法）により形成している。具体的には、電子注入層として２０ｎｍ厚のフッ化リチウム（ＬｉＦ）膜を設け、その上に発光層として７０ｎｍ厚のＰＰＶ（ポリパラフェニレンビニレン）膜を設けた積層構造としている。
【０２２５】
次に、ＥＬ層４５０５の上には透明導電膜からなる陽極４５０６が設けられる。本実施例の場合、透明導電膜として酸化インジウムと酸化スズとの化合物もしくは酸化インジウムと酸化亜鉛との化合物からなる導電膜を用いる。
【０２２６】
この陽極４５０６まで形成された時点でＥＬ素子４５０７が完成する。なお、ここでいうＥＬ素子４５０７は、画素電極（陰極）４５０４、ＥＬ層４５０５及び陽極４５０６で形成されたコンデンサを指す。
【０２２７】
このとき、電流制御用ＴＦＴ４５０１が本願発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴ４５０１はＥＬ素子４５０７を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴ４５０１のドレイン側に、ゲート絶縁膜４５０８を介してゲート電極４５０２に重なるようにＬＤＤ領域４５０９を設ける本願発明の構造は極めて有効である。
【０２２８】
また、本実施例の電流制御用ＴＦＴ４５０１はゲート電極４５０２とＬＤＤ領域４５０９との間にゲート容量と呼ばれる寄生容量を形成する。このゲート容量を調節することで図１６（Ａ）、（Ｂ）に示した保持容量４４１８と同等の機能を持たせることも可能である。特に、ＥＬ表示装置をデジタル駆動方式で動作させる場合においては、保持容量のキャパシタンスがアナログ駆動方式で動作させる場合よりも小さくて済むため、ゲート容量で保持容量を代用しうる。
【０２２９】
なお、本実施例のＥＬ表示装置を作製するにあたって、実施例１、４〜１０、１３もしくは１４の構成を自由に組み合わせても良い。      
【実施例１８】
【０２３０】
本実施例では、実施例１６もしくは実施例１７に示したＥＬ表示装置の画素部に用いることができる画素構造の例を図１８（Ａ）〜（Ｃ）に示す。なお、本実施例において、４６０１はスイッチング用ＴＦＴ４６０２のソース配線、４６０３はスイッチング用ＴＦＴ４６０２のゲート配線、４６０４は電流制御用ＴＦＴ、４６０５はコンデンサ、４６０６、４６０８は電流供給線、４６０７はＥＬ素子とする。
【０２３１】
図１８（Ａ）は、二つの画素間で電流供給線４６０６を共通とした場合の例である。即ち、二つの画素が電流供給線４６０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２３２】
また、図１８（Ｂ）は、電流供給線４６０８をゲート配線４６０３と平行に設けた場合の例である。なお、図１８（Ｂ）では電流供給線４６０８とゲート配線４６０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線４６０８とゲート配線４６０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２３３】
また、図１８（Ｃ）は、図１８（Ｂ）の構造と同様に電流供給線４６０８をゲート配線４６０３と平行に設け、さらに、二つの画素を電流供給線４６０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線４６０８をゲート配線４６０３aもしくは４６０３bのいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【実施例１９】
【０２３４】
本願発明の電気光学装置や半導体回路は電気器具の表示部や信号処理回路として用いることができる。そのような電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置などが挙げられる。それら電気器具の具体例を図１９〜２１に示す。
【０２３５】
図１９（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示部２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明の電気光学装置は表示部２００４に、本願発明の半導体回路は音声出力部２００２、音声入力部２００３またはＣＰＵやメモリ等に用いることができる。
【０２３６】
図１９（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明の電気光学装置は表示部２１０２に、本願発明の半導体回路は音声入力部２１０３またはＣＰＵやメモリ等に用いることができる。
【０２３７】
図１９（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本願発明の電気光学装置は表示部２２０５に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２３８】
図１９（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３で構成される。本願発明の電気光学装置は表示部２３０２に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２３９】
図１９（Ｅ）はリアプロジェクター（プロジェクションＴＶ）であり、本体２４０１、光源２４０２、液晶表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は液晶表示装置２４０３に用いることができ、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２４０】
図１９（Ｆ）はフロントプロジェクターであり、本体２５０１、光源２５０２、液晶表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。
本発明は液晶表示装置２５０３に用いることができ、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２４１】
図２０（Ａ）はパーソナルコンピュータであり、本体２６０１、映像入力部２６０２、表示部２６０３、キーボード２６０４等を含む。本願発明の電気光学装置は表示部２６０３に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２４２】
図２０（Ｂ）は電子遊戯機器（ゲーム機器）であり、本体２７０１、記録媒体２７０２、表示部２７０３及びコントローラー２７０４を含む。この電子遊技機器から出力された音声や映像は筐体２７０５及び表示部２７０６を含む表示ディスプレイにて再生される。コントローラー２７０４と本体２７０１との間の通信手段または電子遊技機器と表示ディスプレイとの間の通信手段は、有線通信、無線通信もしくは光通信が使える。本実施例では赤外線をセンサ部２７０７、２７０８で検知する構成となっている。本願発明の電気光学装置は表示部２７０３、２７０６に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２４３】
図２０（Ｃ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤー（画像再生装置）であり、本体２８０１、表示部２８０２、スピーカ部２８０３、記録媒体２８０４及び操作スイッチ２８０５を含む。なお、この画像再生装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本願発明の電気光学装置は表示部２８０２やＣＰＵやメモリ等に用いることができる。
【０２４４】
図２０（Ｄ）はデジタルカメラであり、本体２９０１、表示部２９０２、接眼部２９０３、操作スイッチ２９０４、受像部（図示せず）を含む。本願発明の電気光学装置は表示部２９０２やＣＰＵやメモリ等に用いることができる。
【０２４５】
なお、図１９（Ｅ）のリアプロジェクターや図１９（Ｆ）のフロントプロジェクターに用いることのできる光学エンジンについての詳細な説明を図２１に示す。なお、図２１（Ａ）は光学エンジンであり、図２１（Ｂ）は光学エンジンに内蔵される光源光学系である。
【０２４６】
図２１（Ａ）に示す光学エンジンは、光源光学系３００１、ミラー３００２、３００５〜３００７、ダイクロイックミラー３００３、３００４、光学レンズ３００８a〜３００８c、プリズム３０１１、液晶表示装置３０１０、投射光学系３０１２を含む。投射光学系３０１２は、投射レンズを備えた光学系である。本実施例は液晶表示装置３０１０を三つ使用する三板式の例を示したが、単板式であってもよい。また、図２１（Ａ）中において矢印で示した光路には、光学レンズ、偏光機能を有するフィルム、位相差を調節するためのフィルムもしくはＩＲフィルム等を設けてもよい。
【０２４７】
また、図２１（Ｂ）に示すように、光源光学系３００１は、光源３０１３、３０１４、合成プリズム３０１５、コリメータレンズ３０１６、３０２０、レンズアレイ３０１７、３０１８、偏光変換素子３０１９を含む。なお、図２１（Ｂ）
に示した光源光学系は光源を２つ用いたが、一つでも良いし、三つ以上としてもよい。また、光源光学系の光路のどこかに、光学レンズ、偏光機能を有するフィルム、位相差を調節するフィルムもしくはＩＲフィルム等を設けてもよい。
【０２４８】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施例１〜１７のどのような組み合わせからなる構成を用いても実現することができる。      
【図面の簡単な説明】
【０２４９】
【図１】画素部と駆動回路の作製工程を示す図。
【図２】画素部と駆動回路の作製工程を示す図。
【図３】画素部と駆動回路の作製工程を示す図。
【図４】画素部と駆動回路の作製工程を示す図。
【図５】アクティブマトリクス型液晶表示装置の断面構造図。
【図６】ｎチャネル型ＴＦＴのＬＤＤ構造を示す図。
【図７】アクティブマトリクス型液晶表示装置の斜視図。
【図８】アクティブマトリクス型液晶表示装置の回路ブロック図。
【図９】画素部の上面構造を示す図。
【図１０】画素部の上面構造と断面構造を示す図。
【図１１】アクティブマトリクス型液晶表示装置の断面構造図。
【図１２】画素部と駆動回路の作製工程を示す図。
【図１３】アクティブマトリクス型ＥＬ表示装置の構成を示す図。
【図１４】ＥＬ表示装置の上面構造及び断面構造を示す図。
【図１５】ＥＬ表示装置の断面構造を示す図。
【図１６】ＥＬ表示装置の画素部の上面構造および回路構成を示す図。
【図１７】ＥＬ表示装置の断面構造を示す図。
【図１８】ＥＬ表示装置の画素部の回路構成を示す図。
【図１９】電気器具の一例を示す図。
【図２０】電気器具の一例を示す図。
【図２１】光学エンジンおよび光源光学系の構成を示す図。
【図２２】ＴＦＴのＩｄ−Ｖｇ曲線を示す図。
【符号の説明】
【０２５０】
１００    基板
１０１    下地膜
１０２    結晶質半導体膜
１０３    結晶質半導体膜
１０４    保護膜
１０５，１０７〜１１０    レジストマスク
１０６    ｐ型不純物領域（ｂ）
１１１〜１１３    ｎ型不純物領域（ｂ）
１１４〜１１７    活性層
１１８    ゲート絶縁膜
１１９    第１導電膜
１２０    第２導電膜
１２１〜１２４    ゲート配線
１１      後に入出力信号配線となる第１配線
１２      後にゲート配線となる第１配線
１２５〜１３０    ｎ型不純物領域（ｃ）
１３１〜１３４    ゲート絶縁膜
１３９〜１４７    ｎ型不純物領域（ａ）
１４９、１５０    ｐ型不純物領域（ａ）
１５１    保護膜
１５２〜１５６    チャネル形成領域
１３、１４        第２配線
１５８〜１６１    ソース配線
１６２〜１６５    ドレイン配線
１６６    パッシベーション膜
１６７    第３層間絶縁膜
１６８    遮蔽膜
１６９    酸化物
１７０〜１７２    画素電極
１７３    保持容量
２０１、２０４、２０８、２１３、２１４    チャネル形成領域
２０２、２０５、２０９、２１５    ソース領域
２０３、２０６、２１０、２１６    ドレイン領域
２０７、２１１a、２１２a    Ｌov領域
２１１b、２１２b、２１７〜２２０    Ｌoff領域
２２１    ｎ型不純物領域（ａ）
【図１】
2007235145.tif 000004
【図２】
2007235145.tif 000005
【図３】
2007235145.tif 000006
【図４】
2007235145.tif 000007
【図５】
2007235145.tif 000008
【図６】
2007235145.tif 000009
【図７】
2007235145.tif 000010
【図８】
2007235145.tif 000011
【図９】
2007235145.tif 000012
【図１０】
2007235145.tif 000013
【図１１】
2007235145.tif 000014
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成19年3月21日(2007.3.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の薄膜トランジスタとゲート配線とを有する画素部と、
第２の薄膜トランジスタを有する駆動回路と、を有し、
前記画素部と前記駆動回路とは同一基板上に形成されており、
前記ゲート配線は、前記第１及び第２の薄膜トランジスタのゲート電極と同一層で且つ同一材料からなる第１配線と、前記第１配線の上に形成された第２配線と、を有し、
前記第２配線は、前記第１配線よりも抵抗率が低いことを特徴とする半導体装置。
【請求項２】
第１の薄膜トランジスタを有する画素部と、
第２の薄膜トランジスタを有する駆動回路と、
前記駆動回路と外部入力端子とを電気的に接続する入出力信号配線と、を有し、
前記画素部と前記駆動回路と前記入出力信号配線とは同一基板上に形成されており、
前記入出力信号配線は、前記第１及び第２の薄膜トランジスタのゲート電極と同一層で且つ同一材料からなる第１配線と、前記第１配線の上に形成された第２配線と、を有し、
前記第２配線は、前記第１配線よりも抵抗率が低いことを特徴とする半導体装置。
【請求項３】
第１の薄膜トランジスタとゲート配線とを有する画素部と、
第２の薄膜トランジスタを有する駆動回路と、
前記駆動回路と外部入力端子とを電気的に接続する入出力信号配線と、を有し、
前記画素部と前記駆動回路と前記入出力信号配線とは同一基板上に形成されており、
前記ゲート配線及び前記入出力信号配線は、前記第１及び第２の薄膜トランジスタのゲート電極と同一層で且つ同一材料からなる第１配線と、前記第１配線の上に形成された第２配線と、を有し、
前記第２配線は、前記第１配線よりも抵抗率が低いことを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第２配線の抵抗率は前記第１配線の抵抗率の１／１０〜１／１００倍であることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第１配線は、タンタル、チタン、モリブデン、タングステン、クロム、又はニオブのいずれかの元素を含む金属膜、若しくは前記元素を含む金属化合物からなる導電膜を有することを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項４のいずれか一項において、
前記第１配線は、シリコンを主成分とする導電膜を有することを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記第２配線は、アルミニウム膜、アルミニウムを主成分とする膜、銅膜、銅を主成分とする膜、銀膜、又は銀を主成分とする膜のいずれかを有することを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項６のいずれか一項において、
前記第２配線は、
アルミニウム膜、アルミニウムを主成分とする膜、銅膜、銅を主成分とする膜、銀膜、又は銀を主成分とする膜のいずれかを有する第１の膜の上表面に、
チタン、窒化チタン、タンタル、窒化タンタル、タングステン、窒化タングステン、モリブデン、又はニオブのいずれかの材料で形成された第２の膜を積層した構造を有することを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項６のいずれか一項において、
前記第２配線は、
アルミニウム膜、アルミニウムを主成分とする膜、銅膜、銅を主成分とする膜、銀膜、又は銀を主成分とする膜のいずれかを有する第１の膜と、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、窒化タングステン、モリブデン、又はニオブのいずれかの材料で形成された第２の膜及び第３の膜とを有し、
前記第１の膜を前記第２の膜と第３の膜とで挟んだ構造を有することを特徴とする半導体装置。