(57)【要約】【課題】ＳＯＩ構造の半導体装置のＥＳＤ保護回路に用いるＳＣＲ素子のブレークダウン電圧を低くする手段を提供する。【解決手段】Ｐ型シリコン基板と、Ｐ型シリコン基板上に形成された埋込み絶縁層と、埋込み絶縁層上に形成されたＳＯＩ層と、Ｐ型シリコン基板にＮ型不純物を拡散して形成されたＮウェル層と、Ｎウェル層に形成された第１のＰ型拡散層および第１のＮ型拡散層と、Ｎウェル層と離間し、Ｐ型シリコン基板に形成された第２のＰ型拡散層および第２のＮ型拡散層と、前記ＳＯＩ層および埋込み絶縁層を貫通し、第１のＰ型拡散層に達するアノード電極と、第１のＮ型拡散層に達するＮウェル電極と、第２のＮ型拡散層に達するカソード電極と、第２のＰ型拡散層に達する基板電極とを備えた半導体装置において、アノード電極と、カソード電極との間のＳＯＩ層に、導電性不純物を拡散して形成された導電拡散層とを設ける。【選択図】        図１
2007294765.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型シリコン基板と、
該Ｐ型シリコン基板上に形成された埋込み絶縁層と、
該埋込み絶縁層上に形成されたＳＯＩ層と、
前記Ｐ型シリコン基板にＮ型不純物を拡散して形成されたＮウェル層と、
該Ｎウェル層に形成された第１のＰ型拡散層および第１のＮ型拡散層と、
前記Ｎウェル層と離間し、前記Ｐ型シリコン基板に形成された第２のＰ型拡散層および第２のＮ型拡散層と、
前記ＳＯＩ層および前記埋込み絶縁層を貫通し、前記第１のＰ型拡散層に達するアノード電極と、前記第１のＮ型拡散層に達するＮウェル電極と、前記第２のＮ型拡散層に達するカソード電極と、前記第２のＰ型拡散層に達する基板電極とを備えた半導体装置において、
前記アノード電極と、前記カソード電極との間のＳＯＩ層に、導電性不純物を拡散して形成された導電拡散層とを設けたことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記導電拡散層に拡散させる導電性不純物をＮ型不純物とし、
該導電拡散層に拡散させるＮ型不純物の濃度を、前記第１および第２のＮ型拡散層の不純物濃度と同じ濃度としたことを特徴とする半導体装置。
【請求項３】
請求項１において、
前記導電拡散層に拡散させる導電性不純物をＮ型不純物とし、
該導電拡散層に拡散させるＮ型不純物の濃度を、前記第１および第２のＮ型拡散層の不純物濃度以外の濃度としたことを特徴とする半導体装置。
【請求項４】
請求項１において、
前記導電拡散層に注入する導電性不純物をＰ型不純物とし、
該導電拡散層に拡散させるＰ型不純物の濃度を、前記第１および第２のＰ型拡散層の不純物濃度と同じ濃度としたことを特徴とする半導体装置。
【請求項５】
請求項１において、
前記導電拡散層に注入する導電性不純物をＰ型不純物とし、
該導電拡散層に拡散させるＰ型不純物の濃度を、前記第１および第２のＰ型拡散層の不純物濃度以外の濃度としたことを特徴とする半導体装置。
【請求項６】
請求項１ないし請求項５のいずれか一項において、
該ＳＯＩ層に形成された内部回路に電気的に接続する信号端子を設け、
該信号端子に印加されたサージ電圧を、前記導電拡散層に印加することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部回路を保護するＳＣＲ（Ｓｉｌｉｃｏｎ  Ｃｏｎｔｒｏｌｌｅｄ  Ｒｅｃｔｉｆｉｅｒ）素子を用いたＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護素子を有するＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
一般に、半導体装置においては、内部回路に電気的に接続する信号端子に静電気や落雷等により外部から破壊耐圧以上の高電圧（サージ電圧という。）が印加された場合に、内部回路に過剰な電流が流れることを防止するために、ＥＳＤ保護回路を信号端子と内部回路との間に挿入してサージ電圧による大電流をバイパスさせ、内部回路に流れる電流を定格電流以下にして大電流から内部回路を保護することが行われている。
【０００３】
ＥＳＤ保護回路としては、ＭＯＳＦＥＴ（ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＰＮダイオードやＳＣＲ素子を用いたものが一般的であるが、ＳＣＲ素子は比較的小さい面積で、小さい保持電圧と小さいオン抵抗による高いＥＳＤ保護機能を有することから広く用いられている。
一方、近年の半導体装置の高速化および高密度化に対応して内部回路に用いるＭＯＳＦＥＴ等の半導体素子（内部素子という。）が微細化し、ＭＯＳＦＥＴのゲート長の短縮化等が行われることに伴い、微細化に伴う短チャンネル効果を抑制するＳＯＩ構造の半導体装置が主流となってきている。このような微細化に伴って、内部回路を構成する内部素子の破壊耐圧は低下の傾向にあり、ＳＯＩ構造の半導体装置に設けるＳＣＲ素子のブレークダウン電圧を下げることが期待されている。
【０００４】
ＳＣＲ素子のブレークダウン電圧を下げるために、従来の半導体装置は、シリコンからなるバルク基板に形成したＮウェル層およびＰウェル層に、それぞれにＰ型拡散層とＮ型拡散層とを形成してＳＣＲ素子を形成し、Ｎウェル層のＮ型拡散層とＰウェル層のＮ型拡散層との間に形成したゲート絶縁膜上にゲート電極を形成してｎＭＯＳ素子を構成し、このｎＭＯＳ素子のゲート電極と信号端子との間にキャパシタおよび抵抗器からなる制御回路を設け、信号端子にサージ電流が印加されたときにｎＭＯＳ素子に生じるブレークダウンをトリガとしてＳＣＲ素子を機能させ、内部回路をサージ電圧による破壊から保護している（例えば、特許文献１参照。）。
【０００５】
また、ＳＣＲ素子にＭＯＳＦＥＴを組み合わせたＬＶＴＳＣＲ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｔｒｉｇｇｅｒｉｎｇ  ＳＣＲ）をバルク基板上に形成するときに、ＭＯＳＦＥＴのスナップバック特性等からＭＯＳＦＥＴの不純物プロファイルを抽出し、これに対応させてＳＣＲ素子の寸法等を決定してＳＣＲ素子のブレークダウン電圧の低減を図っているものもある（例えば、特許文献２参照。）。
【０００６】
このような、バルク基板に形成したＳＣＲ素子を用いたＥＳＤ保護回路の場合は、サージ電圧による大電流がバイパスされたときのＳＣＲ素子の発熱により、内部素子が形成されているバルク基板が加熱され、その熱影響が内部素子に及ぶことが懸念される。
このような熱影響を防止するために、従来の半導体装置は、シリコン基板に埋込み絶縁層とＳＯＩ層とを積層してＳＯＩ構造を形成し、その埋込み絶縁層下のシリコン基板に拡散層を形成し、この拡散層上にＳＯＩ層および埋込み絶縁層を貫通させた導電性プラグを形成する技術（例えば、特許文献３参照。）を用いて、Ｐ型不純物を拡散させたＰ型シリコン基板上に、埋込み絶縁層とＳＯＩ層とを積層したＳＯＩ構造の半導体基板の埋込み絶縁層下のＰ型シリコン基板にＮ型不純物を拡散して形成されたＮウェル層の表層に第１のＰ型拡散層と第１のＮ型拡散層とを形成し、Ｎウェル層の近傍のＰ型シリコン基板の表層に第２のＰ型拡散層と第２のＮ型拡散層とを形成し、これらＰ型シリコン基板に形成された各拡散層上に、ＳＯＩ層および埋込み絶縁層を貫通し、各型拡散層に達する導電性プラグを形成してＳＣＲ素子として機能させ、サージ電圧による大電流がバイパスされたときの発熱を効率的に放散させている（例えば、特許文献４参照。）。
【特許文献１】特開平１０−９２９５１号公報（第４頁段落０００９−第５頁段落００１５、第１図）
【特許文献２】特開２００５−２５１８７４号公報（第６頁段落００２９−００３１および第８頁段落００４４−００４６、第２図）
【特許文献３】特開平１０−３２１８６８号公報（第５頁段落００２８−第６頁段落００３９、第２図）
【特許文献４】特開２００２−２７０６８７号公報（第３頁段落０００８および第６頁段落００２７−第７頁段落００３２、第８図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した従来の特許文献４の技術においては、Ｐ型シリコン基板にＳＣＲ素子を形成してバイパスされた大電流による発熱を効率的に放散させているものの、上記したように内部素子の破壊耐圧が低い場合は、内部素子が破壊する前に大電流をＳＣＲ素子に流すことが必要であり、ＳＣＲ素子のブレークダウン電圧を十分に低くすることがＳＯＩ構造の半導体基板を用いた半導体装置の課題になる。
【０００８】
この場合に、特許文献１のようなｎＭＯＳ素子を用いてＥＳＤ保護回路を形成すると、通常動作（例えば１．５Ｖ）の場合に、ＥＳＤ保護回路を構成するｎＭＯＳ素子のチャネル領域にチャネルが形成されてリーク電流の要因となることを防止するためには、そのスレッショルド電圧を内部素子の定格電圧より高くする必要があり、ＳＯＩ層の膜厚を厚く（例えば０．１μｍ程度）にしなければならず、リーク電流を防止するためにＳＯＩ層を厚くすると短チャンネル効果の抑制が不十分となって内部回路の高密度化を図ることができないという問題がある。
【０００９】
このため、ＥＳＤ保護回路のｎＭＯＳ素子のゲート電圧を制御する制御回路を設けると、これを構成するキャパシタや抵抗器を設けるスペースを確保しなければならず、半導体装置が大型化するという問題がある。
本発明は、上記の問題点を解決するためになされたもので、ＳＯＩ構造の半導体装置のＥＳＤ保護回路に用いるＳＣＲ素子のブレークダウン電圧を低くする手段を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、上記課題を解決するために、Ｐ型シリコン基板と、該Ｐ型シリコン基板上に形成された埋込み絶縁層と、該埋込み絶縁層上に形成されたＳＯＩ層と、前記Ｐ型シリコン基板にＮ型不純物を拡散して形成されたＮウェル層と、該Ｎウェル層に形成された第１のＰ型拡散層および第１のＮ型拡散層と、前記Ｎウェル層と離間し、前記Ｐ型シリコン基板に形成された第２のＰ型拡散層および第２のＮ型拡散層と、前記ＳＯＩ層および前記埋込み絶縁層を貫通し、前記第１のＰ型拡散層に達するアノード電極と、前記第１のＮ型拡散層に達するＮウェル電極と、前記第２のＮ型拡散層に達するカソード電極と、前記第２のＰ型拡散層に達する基板電極とを備えた半導体装置において、前記アノード電極と、前記カソード電極との間のＳＯＩ層に、導電性不純物を拡散して形成された導電拡散層とを設けたことを特徴とする。
【発明の効果】
【００１１】
これにより、本発明は、サージ電圧を導電拡散層に導いて、埋込み絶縁層下のＰ型シリコン基板に形成される空乏層に電荷を注入することができ、埋込み絶縁層下の空乏層を反転しやすくして、サージ電圧の印加をトリガとしてＳＣＲ素子を低いブレークダウン電圧で作動させることができ、内部回路をバイパスさせてサージ電圧による大電流をＰ型シリコン基板に流してＳＯＩ層への熱影響を軽減することができると共に、内部回路をサージ電圧から保護することができるという効果が得られる。
【発明を実施するための最良の形態】
【００１２】
以下に、図面を参照して本発明による半導体装置およびその製造方法の実施例について説明する。
【実施例】
【００１３】
図１は実施例の半導体装置の断面を示す説明図、図２、図３は実施例の半導体装置の製造方法を示す説明図である。
なお、図１は半導体装置に形成した一つのＳＣＲ素子の近傍の断面を示している。また図１に示す破線は、各電極の結線状態を示している
図１において、１はＳＯＩ構造の半導体基板であり、比較的厚いシリコンに比較的低濃度のボロン（Ｂ）やアルミニウム（Ａｌ）等のＰ型の導電性不純物（Ｐ型不純物という。）を一様に拡散したシリコン基板２（Ｐ型シリコン基板２という。）上に酸化シリコン（ＳｉＯ２）等の絶縁材料からなる膜厚０．２μｍ程度の埋込み絶縁層３を積層し、その上に膜厚０．０５μｍ程度の薄いシリコンに比較的低濃度のＰ型不純物を一様に拡散したＳＯＩ層４を積層して形成されており、このＳＯＩ層４には半導体装置の内部回路を構成する内部素子が形成される。
【００１４】
５は内部素子としてのｎＭＯＳ素子であり、ＳＯＩ層４上に形成された酸化シリコン等からなるゲート絶縁膜６を介してＳＯＩ層４に対向配置されたポリシリコン等からなるゲート電極７、ゲート電極７の両側面に形成された酸化シリコン等からなるサイドウォール８、ゲート電極７の両側に比較的高濃度のリン（Ｐ）や砒素（Ａｓ）等のＮ型の導電性不純物（Ｎ型不純物という。）を拡散させて形成されたソース層９およびドレイン層１０、ソース層９およびドレイン層１０上にタングステン（Ｗ）等の導電材料で形成されたソース電極１１およびドレイン電極１２等で構成されており、ソース層９およびドレイン層１０に挟まれたゲート電極７下の低濃度のＰ型不純物を拡散させたＳＯＩ層４がｎＭＯＳ素子５のチャネル領域１３として機能し、ゲート電極７に定格電圧が印加されたときに、チャネル領域１３に形成されるチャネルにより、ソース層９とドレイン層１０との間を流れる電流を制御する機能を有している。
【００１５】
１５は信号端子であり、内部回路と外部との間の信号を送受するための端子であって、内部素子としてのｎＭＯＳ素子５のドレイン電極１２に接続される。またｎＭＯＳ素子５のソース電極１１とゲート電極７はそれぞれ内部回路の所定の部位に電気的に接続されている。
２０はＳＣＲ素子であり、低濃度のＰ型不純物を拡散させたＰ型シリコン基板２に低濃度のＮ型不純物を部分的に拡散して形成されたＮウェル層２１と、Ｎウェル層２１の表層に高濃度のＰ型不純物を拡散して形成された第１のＰ型拡散層２２および高濃度のＮ型不純物を拡散して形成された第１のＮ型拡散層２３と、Ｐ型シリコン基板２のＮウェル層２１と離間し、かつその近傍の表層に高濃度のＰ型不純物を拡散して形成された第２のＰ型拡散層２４および高濃度のＮ型不純物を拡散して形成された第２のＮ型拡散層２５と、ＳＯＩ層４および埋込み絶縁層３を貫通し、第１および第２のＰ型拡散層２２、２４並びに第１および第２のＮ型拡散層２３、２５に達する酸化シリコン等からなる電極絶縁膜２７に内周面を内張りされた４つの電極ホール２８に導電材料を埋込んで形成された第１のＰ型拡散層２２に達するアノード電極３２と、第１のＮ型拡散層２３に達するＮウェル電極３３と、第２のＰ型拡散層２４に達する基板電極３４と、第２のＮ型拡散層２５に達するカソード電極３５と、アノード電極３２とカソード電極３５との間のＳＯＩ層４に高濃度のＮ型不純物を拡散して形成された導電拡散層３７と、導電拡散層３７の直上に導電材料で形成された制御電極３８等とで構成されている。
【００１６】
このＳＣＲ素子２０の第１のＰ型拡散層２２および第１のＮ型拡散層２３および導電拡散層３７は、アノード電極３２およびＮウェル電極３３および制御電極３８を介して信号端子１５に直接接続し、第２のＰ型拡散層２４および第２のＮ型拡散層２５は、カソード電極３５および基板電極３４を介してアース（ＶＳＳ）または電源電圧（ＶＤＤ）に接続される。これによりＳＣＲ素子２０が本実施例のＥＳＤ保護素子として機能する。
【００１７】
以下に、図２、図３にＰで示す工程に従って本実施例の半導体装置の製造方法について説明する。
Ｐ１（図２）、Ｐ型シリコン基板２上に埋込み絶縁層３と、低濃度のＰ型不純物を拡散させたＳＯＩ層４と積層した半導体基板１からなる半導体ウェハ４０を準備し、そのＳＯＩ層４にＳＣＲ形成領域４１および内部回路形成領域４２を設定し、そのＳＣＲ形成領域４１にＮウェル層２１の形成領域（Ｎウェル形成領域４３という。）を設定する。
【００１８】
そして、半導体ウェハ４０のＳＯＩ層４上に熱酸化法等により酸化シリコンからなる薄い保護酸化膜４４を形成する。
Ｐ２（図２）、保護酸化膜４４上にフォトリソグラフィによりＮウェル形成領域４３を除く領域を覆うレジストマスク４６を形成し、これをマスクとして注入イオン分布のピークがＰ型シリコン基板２の上面、つまり埋込み絶縁層３との界面より下となる注入エネルギで、低濃度のＮ型不純物をイオン注入してＰ型シリコン基板２にＮウェル層２１を形成する。
【００１９】
本実施例のＳＯＩ層４は膜厚０．０５μｍ、埋込み絶縁層３は膜厚０．２μｍであるので、注入イオン分布のピークがＳＯＩ層４の上面から０．２５μｍより大きくなる注入エネルギを用いる。
Ｐ３（図２）、工程Ｐ２で形成したレジストマスク４６の除去後に、保護酸化膜４４を除去し、ＳＯＩ層４上に熱酸化法等によりゲート絶縁膜６を形成するためのシリコン酸化膜４７を形成し、その上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりポリシリコン層を形成し、ポリシリコン層上にフォトリソグラフィによりゲート電極７の形成領域を覆うレジストマスク４６（不図示）を形成し、これをマスクとして異方性エッチングによりポリシリコン層をエッチングしてシリコン酸化膜４７を露出させ、ｎＭＯＳ素子５のゲート電極７を形成する。
【００２０】
Ｐ４（図２）、工程Ｐ３で形成したレジストマスク４６を除去し、フォトリソグラフィによりＳＣＲ形成領域４１のＮウェル層２１上の電極ホール２８およびＰ型シリコン基板２上の電極ホール２８の形成領域に開口部を有するレジストマスク４６を形成し、これをマスクとして異方性エッチングによりシリコン酸化膜４７、ＳＯＩ層４および埋込み絶縁層３をエッチングし、ＳＯＩ層４および埋込み絶縁層３を貫通してＮウェル層２１およびＰ型シリコン基板２上に達する各２つ、合計４つの電極ホール２８を形成する。
【００２１】
そして、電極ホール２８を形成するための前記のレジストマスク４６を除去し、ゲート電極７上およびＳＯＩ層４上等に熱酸化法によりサイドウォール８を形成するための酸化シリコンからなる厚膜のシリコン酸化膜４８を形成する。
このとき、電極ホール２８の内周面および底面にもシリコン酸化膜４８が形成される。
Ｐ５（図３）、シリコン酸化膜４８の形成後に、異方性エッチングによりシリコン酸化膜４８およびシリコン酸化膜４７をエッチングして、ゲート電極７の上面およびＳＯＩ層４の上面、並びに電極ホール２８の底面、つまりＮウェル層２１の上面およびＰ型シリコン基板２の上面を露出させる。
【００２２】
これにより、ゲート電極７とＳＯＩ層４との間にゲート絶縁膜６が、ゲート電極７の両側にサイドウォール８が形成されると共に、電極ホール２８の内周面が電極絶縁膜２７により内張りされる。
次いで、フォトリソグラフィによりＳＣＲ形成領域４１のＮウェル層２１上の電極ホール２８の一つ、およびＰ型シリコン基板２上の電極ホール２８の一つを覆うレジストマスク４６を形成し、これをマスクとして露出しているＳＯＩ層４の上面、並びにレジストマスク４６により塞がれていない電極ホール２８の底に露出しているＮウェル層２１およびＰ型シリコン基板２上に高濃度のＮ型不純物をイオン注入し、ゲート電極７の両側のＳＯＩ層４にｎＭＯＳ素子５のソース層９とドレイン層１０とを形成すると共に、Ｎウェル層２１の表層に第１のＮ型拡散層２３を、Ｐ型シリコン基板２の表層に第２のＮ型拡散層２５を形成する。
【００２３】
このとき、Ｎウェル層２１とＰ型シリコン基板２との界面の上方に位置するＳＯＩ層４にも同時に高濃度のＮ型不純物をイオン注入して導電拡散層３７を形成する。
Ｐ６（図３）、工程Ｐ５で形成したレジストマスク４６を除去し、フォトリソグラフィによりＳＣＲ形成領域４１のＮウェル層２１上およびＰ型シリコン基板２上の工程Ｐ５で塞がれていた電極ホール２８に開口部を有するレジストマスク４６を形成し、これをマスクとしてレジストマスク４６が開口している電極ホール２８の底に露出しているＮウェル層２１およびＰ型シリコン基板２上に高濃度のＰ型不純物をイオン注入し、Ｎウェル層２１の表層に第１のＰ型拡散層２２を、Ｐ型シリコン基板２の表層に第２のＰ型拡散層２４を形成する。
【００２４】
なお、本工程は半導体ウェハ４０の他の部位に形成されている図示しないｐＭＯＳ素子のソース層、ドレイン層の形成時に同時に行うとよい。
Ｐ７（図３）、第１および第２のＰ型拡散層２４、２６、第１および第２のＮ型拡散層２３、２５、並びに導電拡散層３７の形成後にレジストマスク４６を除去し、スパッタ法等によりＳＯＩ層４上、電極ホール２８の電極絶縁膜２７の内側に導電材料からなる導電層を形成する。
【００２５】
そして、フォトリソグラフィにより内部回路形成領域４２のソース電極１１とドレイン電極１２およびＳＣＲ形成領域４１のアノード電極３２とＮウェル電極３３、基板電極３４、カソード電極３５と、制御電極３８の形成領域を覆うレジストマスク４６（不図示）を形成し、これをマスクとして導電層をエッチングしてソース層９上のソース電極１１、ドレイン層１０上のドレイン電極１２を形成すると共に、ＳＯＩ層４および埋込み絶縁層３を貫通し、第１のＰ型拡散層２２に達するアノード電極３２、第１のＮ型拡散層２３に達するＮウェル電極３３、第２のＰ型拡散層２４に達する基板電極３４、第２のＮ型拡散層２５に達するカソード電極３５、並びにアノード電極３２とカソード電極３５との間の導電拡散層３７の直上に、制御電極３８を形成する。
【００２６】
次いで、工程Ｐ７で形成したレジストマスク４６を除去して図１に示す本実施例のＳＣＲ素子２０が形成される。
その後、ＳＯＩ層４上を覆う層間絶縁膜や各電極と層間絶縁膜上とを電気的に接続するコンタクトプラグおよびコンタクトプラグに電気的に接続する配線パターン、信号端子１５等を形成して本実施例のＳＣＲ素子２０有するＥＳＤ保護回路を備えた半導体装置を製造する。
【００２７】
この場合に、本実施例のＳＣＲ素子２０を用いたＥＳＤ保護回路は、図４に示すように結線される。
すなわち、電源電圧（ＶＤＤ）とアース（ＶＳＳ）との間には、通常動作時の電圧のときは非導通で、サージ電圧からの保護時にのみ導通するＥＳＤ保護素子として本実施例のＳＣＲ素子２０が配置されており、図５に示すように、そのアノード電極３２およびＮウェル電極３３および導電拡散層３７上の制御電極３８は電源電圧（ＶＤＤ）に接続され、カソード電極３５および基板電極３４はアース（ＶＳＳ）に接続される。
【００２８】
また、図４に示すように、信号端子１５と電源電圧（ＶＤＤ）との間には、第１のダイオード６１がそのアノード側を信号端子１５に接続して配置され、信号端子１５とアース（ＶＳＳ）との間には、第２のダイオード６２がそのカソード側を信号端子１５に接続して配置されている。
このように構成されたＥＳＤ保護回路は、以下のように作動する。
【００２９】
信号端子１５にサージ電圧、例えばプラスのサージ電圧が印加された場合は、第１のダイオード６１が順方向バイアスとなり、第２のダイオード６２が逆方向バイアスとなるので、そのサージ電流は第１のダイオード６１側から図４に太い実線で示した経路を伝わってアース（ＶＳＳ）側へ流れる。
すなわち、第１のダイオード６１を通過したサージ電流は、電源電圧線によってＳＣＲ素子２０へ導かれ、そのアノード電極３２およびＮウェル電極３３および制御電極３８を介して第１のＰ型拡散層２２および第１のＮ型拡散層２３および導電拡散層３７にプラスのサージ電圧が印加されると、Ｎウェル層２１に形成された第１のＮ型拡散層２３と第１のＰ型拡散層２２とが同じプラスの電位になり、第１のＮ型拡散層２３およびＮウェル層２１と第１のＰ型拡散層２２との間は逆方向バイアスとなるので、Ｎウェル層２１と第１のＰ型拡散層２２とのＰＮ接合において正孔の流出が抑止される。
【００３０】
このとき、制御電極３８に導かれたサージ電圧により、アノード電極３２とカソード電極３５との間の導電拡散層３７の電位が上昇し、埋込み絶縁層３下のＮウェル層２１と第２のＮ型拡散層２５との間のＰ型シリコン基板２に形成される空乏層に電荷が注入され、埋込み絶縁層３下の空乏層が反転しやすくなって低いブレークダウン電圧でＮウェル層２１と第１のＰ型拡散層２２とのＰＮ接合の抑止のバランスが崩れ、第１のＰ型拡散層２２、Ｎウェル層２１、Ｐ型シリコン基板２、第２のＮ型拡散層２５を経由してアノード電極３２とカソード電極３５との間に急激に電流が流れるブレークダウンが生じ、小さなオン抵抗となってＳＣＲ素子２０を小さな保持電圧で大電流が流れ、その電流はアース線を伝わってアース（ＶＳＳ）側へ流れる。
【００３１】
信号端子１５にマイナスのサージ電圧が印加された場合は、第２のダイオード６２が順方向バイアスとなり、第１のダイオード６１が逆方向バイアスとなるので、そのサージ電流は第２のダイオード６２側から図４に太い破線で示した経路を伝わって電源電圧（ＶＤＤ）側へ流れる。
すなわち、第２のダイオード６２を通過したサージ電流は、アース線によってＳＣＲ素子２０へ導かれ、カソード電極３５および基板電極３４を介して第２のＰ型拡散層２４および第２のＮ型拡散層２５にマイナスのサージ電圧が印加されると、電源電圧（ＶＤＤ）に接続されている第１のＰ型拡散層２２および第１のＮ型拡散層２３および導電拡散層３７には相対的にプラスのサージ電圧が印加され、上記プラスのサージ電圧が印加された場合と相対的に等価の状態なって、上記と同様の作用によりＳＣＲ素子２０にブレークダウンが生じ、その電流は電源電圧線を伝わって電源電圧（ＶＤＤ）側へ流れる。
【００３２】
これにより、内部回路がプラスおよびマイナスのサージ電圧から保護される。
このような作動を行う本実施例ＳＣＲ素子２０のブレークダウン電圧をシミュレーション計算により求めた結果を図６に示す。
本シミュレーション計算は、図１に示す結線状態で行われ、図６に示す横軸はアノード電極３２とＮウェル電極３３、および導電拡散層３７上の制御電極３８に印加されたプラスの電圧を示し、縦軸はアノード電極３２とカソード電極３５との間に流れる電流を示す。
【００３３】
図６に示す△印は本実施例の導電拡散層３７を形成しなかった場合の電圧−電流特性を示し、○印は導電拡散層３７を形成した本実施例ＳＣＲ素子２０の場合の電圧−電流特性を示す。
図６に示すように、本実施例のＳＣＲ素子２０の場合（図６に示す○印）のブレークダウン電圧は約２０Ｖであり、導電拡散層３７を形成していない場合のブレークダウン電圧約４６０Ｖに較べて大幅に低減されている。
【００３４】
この場合に、通常動作時のリーク電流を防止するためには、ブレークダウン電圧を内部素子の定格電圧より高くすることが必要であるので、ブレークダウン電圧が高すぎる場合は導電拡散層３７のＮ型不純物濃度を高めてブレークダウン電圧を下げるようにし、ブレークダウン電圧が低すぎる場合は導電拡散層３７のＮ型不純物濃度を薄くして、または導電拡散層３７にＰ型不純物を注入してブレークダウン電圧を高めるようにし、ブレークダウン電圧を内部回路の定格電圧より高く、かつ破壊耐圧（通常、定格電圧の２倍程度）より低い電圧に設定する。
【００３５】
図７は本実施例のＳＣＲ素子２０の導電拡散層３７に高濃度のＰ型不純物を注入した場合およびｐＭＯＳ素子５０を示したものである。
図７において、内部素子としてのｐＭＯＳ素子５０は、低濃度のＮ型不純物を拡散させたＳＯＩ層４に、上記のｎＭＯＳ素子５と同様のゲート絶縁膜６、ゲート電極７、サイドウォール８、ゲート電極７の両側に比較的高濃度Ｐ型不純物を拡散させて形成されたソース層５１およびドレイン層５２、ソース層５１およびドレイン層５２上に上記と同様に形成されたソース電極１１およびドレイン電極１２等で構成されており、ソース層５１およびドレイン層５２に挟まれたゲート電極７下の低濃度のＮ型不純物を拡散させたＳＯＩ層４がｐＭＯＳ素子５０のチャネル領域５３として機能し、ゲート電極７に定格電圧が印加されたときに、チャネル領域５３に形成されるチャネルにより、ソース層５１とドレイン層５２との間を流れる電流を制御する機能を有している。
【００３６】
図７に示すＳＣＲ素子２０の導電拡散層３７は、高濃度のＰ型不純物を拡散して形成され、その直上には制御電極３８が形成されている。
この場合に、信号端子１５は、図７に破線で示すように、内部素子としてのｐＭＯＳ素子５０のドレイン電極１２およびゲート電極７に接続されると共に、上記と同様にＳＣＲ素子２０の第１のＰ型拡散層２２および第１のＮ型拡散層２３および導電拡散層３７に直接接続され、第２のＰ型拡散層２４および第２のＮ型拡散層２５はアース（ＶＳＳ）または電源電圧（ＶＤＤ）に接続される。
【００３７】
なお、ｐＭＯＳ素子５０のソース電極１１は内部回路の所定の部位に電気的に接続される。
この場合に、導電拡散層３７へのＰ型不純物の注入は、ｐＭＯＳ素子５０のソース層５１およびドレイン層５２、およびＳＣＲ素子２０の第１および第２のＰ型拡散層２２、２４を形成するときに（上記工程Ｐ５に相当する工程）行われ、上記工程Ｐ６に相当する工程においては、Ｎ型不純物をイオン注入してＳＣＲ素子２０の第１および第２のＮ型拡散層２３、２５が形成される。
【００３８】
なお、上記工程Ｐ５とＰ６とは順序を入れ替えてもよい。前記の上記工程Ｐ５に相当する工程と上記工程Ｐ６に相当する工程の場合も同様である。
また、ブレークダウン電圧の調整は、上記と同様に導電拡散層３７のＰ型不純物濃度の変更や不純物の種類をＮ型不純物に変更して行う。
この場合の信号端子１５との結線は、上記したように図１に示す場合も図７に示す場合も同様にＳＣＲ素子２０のアノード電極３２、Ｎウェル電極３３、制御電極３８に直接接続し、入力回路の第１段または出力回路の最終段がｎＭＯＳ素子５の場合には図１に示すようにｎＭＯＳ素子５のドレイン電極１２と接続し、入力回路の第１段または出力回路の最終段がｐＭＯＳ素子５０の場合には図７に示すようにｐＭＯＳ素子５０のドレイン電極１２およびゲート電極７と接続する。
【００３９】
つまり、導電拡散層３７の不純物濃度や不純物の種類を変更してブレークダウン電圧の調整を行った場合でもＳＣＲ素子２０における結線状態を変更する必要はない。
上記のように、本実施例のＳＣＲ素子２０は、埋込み絶縁層３下のＰ型シリコン基板２にＮウェル層２１、並びに第１および第２のＰ型拡散層２２、２４、第１および第２のＮ型拡散層２３、２５を形成し、ＳＯＩ層４および埋込み絶縁層３を貫通し、これらの拡散層に達するアノード電極３２、Ｎウェル電極３３、カソード電極３５、基板電極３４を形成し、アノード電極３２とカソード電極３５との間のＳＯＩ層４に形成した導電拡散層３７に、サージ電圧を導くようにしたので、サージ電圧の印加により埋込み絶縁層３下のＰ型シリコン基板２に形成される空乏層に電荷を注入することができ、埋込み絶縁層３下の空乏層が反転しやすくなり、信号端子１５へのサージ電圧の印加をトリガとしてＳＣＲ素子２０を低いブレークダウン電圧でブレークダウンさせることができ、内部回路をバイパスさせてサージ電圧による大電流をＰ型シリコン基板２に流すことが可能になり、ＳＯＩ層４への熱影響を軽減すると共に、内部回路をサージ電圧の印加から保護することができる他、薄いＳＯＩ層４により内部回路の高密度化を図ることができる。
【００４０】
また、信号端子１５に制御電極３８を直接接続したので、制御回路を設けるスペースを確保する必要がなくなり、ＳＣＲ素子２０を有するＥＳＤ保護回路を備えた半導体装置の小型化を図ることができる。
更に、比較的厚い埋込み絶縁層３を介してＰ型シリコン基板２と導電拡散層３７とを対向させるので、制御電極３８にサージによる高電圧が印加されたとしても埋込み絶縁層３に絶縁破壊が生ずることはない。
【００４１】
更に、内部素子としてのｎＭＯＳ素子５やｐＭＯＳ素子５０のサードウォール８を形成する工程を利用して電極ホール２８の電極絶縁膜２７を形成し、それぞれのソース層９、ドレイン層１０、並びにソース層５１、ドレイン層５２を形成するイオン注入工程を利用して第１および第２のＮ型拡散層２３、２５、並びに第１および第２のＰ型拡散層２２、２４を形成するので、ＳＣＲ素子２０を有するＥＳＤ保護回路を備えた半導体装置の製造工程におけるレジストマスク４６の枚数や工数を削減することができ、半導体装置の製造効率を向上させることができる。
【００４２】
この場合に、導電拡散層３７に注入する不純物濃度を、第１および第２のＮ型拡散層２３、２５の濃度、または第１および第２のＰ型拡散層２２、２４の濃度と同じにすれば、前記のイオン注入工程で同時に形成することができ、半導体装置の製造効率を更に向上させることができる。
更に、上記工程Ｐ５およびＰ６のイオン注入工程におけるレジストマスク４６の枚数を１枚増すことにはなるが、導電拡散層２７に注入する不純物濃度を、第１および第２のＮ型拡散層２３、２５の不純物濃度以外の濃度、または第１および第２のＰ型拡散層２２、２４の不純物濃度以外の濃度とすれば、不純物濃度の変更や不純物の種類の変更により容易にブレークダウン電圧を調整することができ、ブレークダウン電圧を内部回路の定格電圧より高く、かつ破壊耐圧より低い電圧に設定してＳＣＲ素子２０のブレークダウン電圧の適正化を図ることができる。
【００４３】
以上説明したように、本実施例では、埋込み絶縁層下のＰ型シリコン基板にＳＣＲ素子のＮウェル層、並びに第１および第２のＰ型拡散層、第１および第２のＮ型拡散層を形成し、ＳＯＩ層および埋込み絶縁層を貫通し、各拡散層に達するアノード電極、Ｎウェル電極、カソード電極、基板電極を形成し、アノード電極とカソード電極との間のＳＯＩ層に導電拡散層を形成するようにしたことによって、サージ電圧を導電拡散層に導いて、埋込み絶縁層下のＰ型シリコン基板に形成される空乏層に電荷を注入することができ、埋込み絶縁層下の空乏層を反転しやすくして、サージ電圧の印加をトリガとしてＳＣＲ素子を低いブレークダウン電圧で作動させることができ、内部回路をバイパスさせてサージ電圧による大電流をＰ型シリコン基板に流してＳＯＩ層への熱影響を軽減することができると共に、内部回路をサージ電圧から保護することができる。
【００４４】
また、信号端子に印加されたサージ電圧を導電拡散層に印加するようにしたことによって、制御回路等の付属回路を設ける必要がなくなり、ＳＣＲ素子を有するＥＳＤ保護回路を備えた半導体装置の小型化を図ることができる。
更に、導電拡散層に注入する不純物濃度を、第１および第２のＮ型拡散層、並びに第１および第２のＰ型拡散層の不純物濃度以外の濃度としたことによって、不純物濃度の変更や不純物の種類の変更により容易にブレークダウン電圧を調整することができ、ＳＣＲ素子のブレークダウン電圧の適正化を図ることができる。
【００４５】
なお、上記図１および図２においては、Ｎウェル層の第１のＰ型拡散層および第１のＮ型拡散層、並びにＮウェル層と離間した近傍のＰ型シリコン基板の第２のＰ型拡散層および第２のＮ型拡散層の配列を、Ｎ−Ｐ−Ｎ−Ｐに順に図示したが、配列は前記に限らず、Ｎウェル層の両側のＮウェル層と離間した近傍のＰ型シリコン基板に、第２のＰ型拡散層、第２のＮ型拡散層それぞれ配列する等どのような配列であってもよい。要は、Ｎウェル層の第１のＰ型拡散層上に形成したアノード電極とＰ型シリコン基板の第２のＮ型拡散層上に形成したカソード電極との間ＳＯＩ層に導電拡散層を形成すれば足りる。
【図面の簡単な説明】
【００４６】
【図１】実施例の半導体装置の断面を示す説明図
【図２】実施例の半導体装置の製造方法を示す説明図
【図３】実施例の半導体装置の製造方法を示す説明図
【図４】実施例のＥＳＤ保護回路の構成例を示す説明図
【図５】実施例のＥＳＤ保護回路のＳＣＲ保護素子の結線状態を示す説明図
【図６】実施例のＳＣＲ素子の電圧−電流特性のシミュレーション結果を示すグラフ
【図７】実施例の半導体装置の断面を示す説明図
【符号の説明】
【００４７】
１    半導体基板
２    Ｐ型シリコン基板
３    埋込み絶縁層
４    ＳＯＩ層
５    ｎＭＯＳ素子
６    ゲート絶縁膜
７    ゲート電極
８    サイドウォール
９、５１  ソース層
１０、５２  ドレイン層
１１  ソース電極
１２  ドレイン電極
１３、５３  チャネル領域
１５  信号端子
２０  ＳＣＲ素子
２１  Ｎウェル層
２２  第１のＰ型拡散層
２３  第１のＮ型拡散層
２４  第２のＰ型拡散層
２５  第２のＮ型拡散層
２７  電極絶縁膜
２８  電極ホール
３２  アノード電極
３３  Ｎウェル電極
３４  基板電極
３５  カソード電極
３７  導電拡散層
３８  制御電極
４０  半導体ウェハ
４１  ＳＣＲ形成領域
４２  内部回路形成領域
４３  Ｎウェル形成領域
４４  保護酸化膜
４６  レジストマスク
４７、４８  シリコン酸化膜
５０  ｐＭＯＳ素子
６１  第１のダイオード
６２  第２のダイオード
【図１】
2007294765.tif 000003
【図２】
2007294765.tif 000004
【図３】
2007294765.tif 000005
【図４】
2007294765.tif 000006
【図５】
2007294765.tif 000007
【図６】
2007294765.tif 000008
【図７】
2007294765.tif 000009