(57)【要約】      （修正有）【課題】スクライブライン領域にアライメントキーを形成するための半導体装置及びその製造方法を提供する。【解決手段】本発明による半導体装置及びその製造方法は、スクライブライン領域によって定義された複数のチップ領域を有する半導体基板を含み、各チップ領域に少なくとも１つの集積回路を形成するとき、使用される複数のアライメントキーをスクライブライン領域に形成し、アライメントキーのうち、少なくとも１つのアライメントキー１１は、集積回路を構成する物質上に形成されることを特徴とする。【選択図】図３
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【特許請求の範囲】
【請求項１】
スクライブ領域の基板上に形成された複数層の物質膜と、
前記物質膜上に形成され、前記物質膜と異なるエッチング比を有する遮断膜と、
前記遮断膜上に形成され、前記遮断膜と異なるエッチング比を有する物質膜で形成されるアライメントキーとを含むことを特徴とする半導体装置。
【請求項２】
前記スクライブ領域によって画定されたチップ領域に形成された層間絶縁膜及び配線導電膜をさらに含み、
前記アライメントキー物質膜は前記層間絶縁膜と同じ物質膜であり、前記遮断膜は前記配線導電膜と同じ物質膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アライメントキーと前記遮断膜の下部の物質膜はエッチング比が同一であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記アライメントキーは前記遮断膜が露出したチャンネルを有することを特徴とする請求項１に記載の半導体装置。
【請求項５】
スクライブ領域の基板上に複数層の物質膜を形成する段階と、
前記物質膜上に前記物質膜と異なるエッチング比を有する遮断膜を形成する段階と、
前記遮断膜上にアライメントキー物質膜を形成する段階と、
前記遮断膜をエッチング停止層として用いて前記アライメントキー物質膜をエッチングして、アライメントキーを形成する段階とを含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記スクライブ領域によって画定されたチップ領域に層間絶縁膜を形成する段階及び配線導電膜を形成する段階をさらに含み、
前記アライメントキー物質膜は層間絶縁膜で形成し、前記遮断膜は配線導電膜で形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記アライメントキー物質膜と前記遮断膜の下部の物質膜はエッチング比が同じ物質で形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記アライメントキーを形成する段階において前記アライメント物質膜をエッチングして前記遮断膜が露出したチャンネルを有するアライメントキーを形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するもので、より詳しくはスクライブライン領域(scribe line area)にアライメントキー(alignment keys)を形成するための製造方法に関するものである。
【背景技術】
【０００２】
半導体装置が高集積化されることによって、限られたウェーハ(wafer)にもっと多くのチップ(chips、又はダイ(die))を集積させるための研究が続いている。そのような研究のうち、１つは、ウェーハのスクライブライン(scribeline)と呼ばれる領域を減らすことである。図１は、スクライブライン領域によってウェーハ１に定義された複数のチップ領域を示す図面である。
【０００３】
図１に図示されたように、スクライブライン領域は、よく知られたように、アライメントキー、チップ領域に形成される集積回路と同一の工程を通して形成されるテスト用集積回路、その他のものが形成されることができる領域であり、チップ設計において、実質的に使用される領域ではない。このスクライブライン領域は、最終的にチップを分離するときに切られる。それ故、ウェーハ面積のうち、スクライブラインによって占有される面積が少なければ少ないほどもっと多くのチップが集積されることが自明である。
【０００４】
限られたウェーハ１から、もっと多くのチップを得るためスクライブライン領域が減少されるとき、次のような問題が発生される。アライメントキーがチップ領域に集積回路（例えば、メモリセル）が形成される工程段階に沿ってスクライブライン領域に形成するとき、工程が進行されることによって、半導体基板１０（図２参照）を基準としてアライメントキーが形成される膜１３の厚さ（又は、段差）がだんだん増加するようになる。アライメントキーを形成するため厚い膜（一般的に、絶縁膜(insulating layers)からなる）をエッチングするとき、図２に図示されたように、深い段差を有するアライメントキー１１が形成される。
【０００５】
アライメントキー１１が形成された後、次の工程のためフォトレジスト(photo resist)１２がスピン−コーティングされる。このとき、フォトレジスト１２は、深い段差のため、図２に図示されたように、均一に塗布されないようになる。チップ間隙が狭くなければ狭くなるほど塗布不良は、もっと多く発生する。このような状態で、チップ領域もそのような塗布不良によって影響を受ける。即ち、アライメントキー１１が形成されるスクライブライン領域に隣接なチップ領域上にフォトレジスト１２が不均一に塗布されて次の工程に影響を及ぼし、又スピードボート(speed boat)のような現象がチップ領域に発生され得る。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、本発明の目的は、スクライブライン領域に形成されるアライメントキーの段差を減らすことができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述のような目的を達成するための本発明の１特徴によると、スクライブライン領域によって定義された複数のチップ領域を有する半導体基板を含む半導体装置の製造方法において、各チップ領域に少なくとも１つの集積回路を形成するとき、使用される複数のアライメントキーをスクライブライン領域に形成し、アライメントキーのうち、少なくとも１つのアライメントキーは、集積回路を構成する物質上に形成される。
【０００８】
この望ましい実施の形態において、物質は、アライメントキーを構成する物質と異なるエッチング比を有する。
このような方法によって、塗布不良を誘発する程度の段差を有するアライメントキーが形成される以前に予め工程でアライメントキーが形成される領域に遮断膜を形成することによってそれの段差を減らすことができる。
【発明の効果】
【０００９】
塗布不良を誘発し得るアライメントキーが形成される領域に予め前工程段階で使用されるアライメントキーが形成される膜と異なるエッチング比を有する遮断膜を形成してアライメントキーの段差を調節することができる。
【発明を実施するための最良の形態】
【００１０】
スクライブライン領域にアライメントキーを形成するための本発明の新規な製造方法によると、図３を参照すると、段差が多く発生しうるアライメントキー領域に前工程段階でチップ領域で使用される導電膜を残すようにする。スクライブライン領域上に残された導電膜は、アライメントキーが形成されるとき、遮断膜(blocking layer)として機能する。その結果、アライメントキーの段差を低くなることによって従来のような塗布不良を防止することができる。
【００１１】
以下、本発明が図面３及び図４を参照して詳細に説明する。図３及び図４において、図１及び図２の構成要素と同一のものは、同一の参照番号で表記される。再び図３を参照すると、スクライブライン領域（図１参照）に形成されたアライメントキー１１を示す断面図が示されている。本発明の望ましい実施形態から、図３に図示されたように、チップ領域に集積回路が形成される工程段階によって要求されるアライメントキー１１が所定間隙を置いて順序に形成される。
【００１２】
図３から分かるように、製造工程が進行されることによってアライメントキーが形成されるスクライブライン領域の膜１３は、だんだんに厚く形成される。ここで、スクライブライン領域の膜１３は、一般にチップ領域で集積回路を形成するとき、使用される多数の絶縁膜で構成されたり、他の物質で構成されることができる。
【００１３】
アライメントキー１１が形成される領域の膜１３がだんだんに厚くなければ厚くなるほどアライメントキー１１の上部と下部との間の差、即ち段差がだんだん大きくなる。このような場合、前述のように、フォトレジスト１２が塗布されるとき、塗布不良が発生され（図２参照）、それによってチップ領域に影響を及ぼす。
【００１４】
これを改善するための方法として、塗布条件を変更したり、アライメントキー１１の段差を低くすることによってそのような問題を解決することができる。ここで塗布条件は使用される解像力及び工程条件に対して最適化されたため、塗布条件が変更されると、塗布不良以外の他の問題を発生させ得る。それ故、アライメントキー１１の大きい段差（例えば、１００００Å）を減らすことが望ましい。
【００１５】
アライメントキー１１の段差を減らすため、本発明は、図３に図示されたように、アライメントキー１１が形成されるとき、エッチング基板まで／付近まで進行されることを遮断するための遮断膜１４を使用した。遮断膜１４は、大きい段差が発生され得るアライメントキー１１が形成される以前に、チップ領域の集積回路に使用される膜を利用する。
【００１６】
即ち、段差の大きいアライメントキー１１が形成される領域に、前工程で予めアライメントキー１１の膜と異なるエッチング比を有する膜（例えば、ポリシリコン等）をエッチングせずに残しておくことによって、図３に図示されたように遮断膜１４が形成される。塗布不良を誘発し得るアライメントキーの段差は、そのような遮断膜１４の形成段階を調整することによってアライメントキー１１の段差が調整されることができる。図４に図示されたように、他の形態のアライメントキーが形成されるときも、塗布不良を誘発する可能性があるが、本発明による遮断膜１４を適用すると、同一の効果を得ることは自明である。
【図面の簡単な説明】
【００１７】
【図１】スクライブライン領域によって定義されたチップを有するウェーハを示す図面である。
【図２】従来技術によるアライメントキーを示す断面図である。
【図３】本発明の望ましい実施の形態によるアライメントキーを示す断面図である。
【図４】本発明の他の実施の形態によるアライメントキーを示す断面図である。
【符号の説明】
【００１８】
１  ウェーハ
１０  半導体基板
１１  アライメントキー
１２  フォトレジスタ
１４  遮断膜
【図１】
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【図２】
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【図３】
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【図４】
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