(57)【要約】【課題】  リセスゲート領域の素子分離構造上部にエピタキシャル層を形成し、ＳＯＩチャンネル構造の半導体素子を設計することによりチャンネル領域にイオン注入濃度を低減させ、素子のリフレッシュ、ｔＷＲ及びＬＴＲＡＳ特性を改良することができる半導体素子の製造方法を提供する。【解決手段】  本発明は半導体素子の製造方法に関し、特にリセスゲート領域の素子分離構造上部にエピタキシャル層を形成し、ＳＯＩチャンネル構造の半導体素子を設計することによりチャンネル領域にイオン注入濃度を低減させ、素子のリフレッシュ、ｔＷＲ及びＬＴＲＡＳ特性を改良することができる技術である。【選択図】図１０
2007201402.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）パッド絶縁膜が備えられた半導体基板に活性領域を画成する素子分離構造を形成した後、全体表面上部にリセス領域を露出するハードマスク層パターンを形成する段階と、
（ｂ）前記ハードマスク層パターンを食刻マスクに前記リセス領域内に露出した素子分離構造を所定厚さに食刻して前記活性領域の側壁を露出するリセスを形成する段階と、
（ｃ）前記ハードマスク層を除去した後、前記露出した活性領域の側壁をシード層にして前記リセス内にエピタキシャル層を形成する段階と、
（ｄ）前記エピタキシャル層を所定厚さに選択的に食刻して前記リセス内にＳＯＩチャンネル領域を形成する段階と、
（ｅ）前記パッド絶縁膜を除去して前記活性領域を露出する段階と、
（ｆ）前記ＳＯＩチャンネル領域を含む前記露出した活性領域上部にゲート絶縁膜を形成する段階と、
（ｇ）前記リセスを埋め込むゲート導電層を形成した後、その上部にゲートハードマスク層を形成する段階と、
（ｈ）ゲートマスクを食刻マスクに前記ゲートハードマスク層及びゲート導電層をパターニングしてゲートを形成する段階と
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記活性領域は、ビットラインコンタクト領域または格納電極コンタクト領域に相当することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記リセス領域は、ビットラインコンタクト領域からその両側に隣接した格納電極コンタクト領域まで延長された領域であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記パッド絶縁膜は、パッド窒化膜とパッド酸化膜の積層構造でなることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記ハードマスク層パターンは、窒化膜、ポリシリコン膜、非晶質炭素膜、ＳｉＯＮ膜及びこれらの組み合わせのうち選択されたいずれか一つで形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記エピタキシャル層の形成工程は、固体状エピタキシ法で行われることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記パッド絶縁膜の除去工程は、湿式または乾式食刻方法で行われることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記ＳＯＩチャンネル領域の厚さは５０〜２００Åであることを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法に関し、特にリセスゲート領域の素子分離構造上部にエピタキシャル層を形成し、ＳＯＩ（Silicon-On-Insulator）チャンネル構造の半導体素子を設計することによりチャンネル領域にイオン注入濃度を低減させ、素子のリフレッシュ、ｔＷＲ（Write Recovery Time）及びＬＴＲＡＳ（Long Time for Row Address Strobe）特性を改良することができる半導体素子の製造方法に関する。
【背景技術】
【０００２】
図１１は、従来の技術に係る活性領域１、リセスゲート領域３及びゲート領域５を示す半導体素子のレイアウトである。
図１２〜図１７は、従来の技術に係る半導体素子の製造方法を示し、図１１のI−I’に沿う断面図である。
【０００３】
図１２に示されているように、パッド酸化膜１３とパッド窒化膜１５を備えた半導体基板１０に素子分離構造２０を形成する。
図１３に示されているように、パッド窒化膜１５を除去した後、全体表面にイオンを注入して半導体基板１０にウェル及びチャンネルイオン注入領域（図示省略）を形成する。次に、全体表面上部に平坦化されたポリシリコン層２５を形成する。
【０００４】
図１４に示されているように、リセスゲートマスク（図示省略）を食刻マスクにポリシリコン層２５とパッド酸化膜１３を食刻し、図１１のリセスゲート領域３を画成するポリシリコン層パターン２５ａとパッド酸化膜パターン１３ａを形成する。
図１５に示されているように、図１１のリセスゲート領域３の半導体基板１０を所定厚さに食刻してリセスゲート領域３５を形成する。このとき、リセスゲート領域３５の形成時にポリシリコン層パターン２５ａも同時に除去される。
【０００５】
図１６に示されているように、パッド酸化膜パターン１３ａを除去した後、露出した半導体基板１０上部にゲート絶縁膜６０を形成する。次に、リセスゲート領域３５を埋め込む平坦化されたゲート導電層６５を形成し、その上部にハードマスク層９０を形成する。ここで、ゲート導電層６５は下部ゲート導電層７０と上部ゲート導電層８０の積層構造で形成する。
図１７に示されているように、ゲートマスク（図示省略）を食刻マスクにハードマスク層９０とゲート導電層６５をパターニングしてゲート構造物９９を形成する。
【０００６】
前述の半導体素子の製造方法によれば、ゲートはチャンネル調節側面で効率が不良であり、バイアスレベルの変化に伴うボディ効果（Body effect）により素子の信頼性が低下するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は前記のような問題点を解決するためのものであり、特にリセスゲート領域の素子分離構造上部にエピタキシャル層を形成し、ＳＯＩチャンネル構造の半導体素子を設計することによりチャンネル領域にイオン注入濃度を低減させ、素子のリフレッシュ、ｔＷＲ及びＬＴＲＡＳ特性を改良することができる半導体素子の製造方法を提供することに目的がある。
【課題を解決するための手段】
【０００８】
請求項１記載の発明に係る半導体素子の製造方法は、
（ａ）パッド絶縁膜が備えられた半導体基板に活性領域を画成する素子分離構造を形成した後、全体表面上部にリセス領域を露出するハードマスク層パターンを形成する段階と、
（ｂ）前記ハードマスク層パターンを食刻マスクに前記リセス領域内に露出した素子分離構造を所定厚さに食刻して前記活性領域の側壁を露出するリセスを形成する段階と、
（ｃ）前記ハードマスク層を除去した後、前記露出した活性領域の側壁をシード層（Seed layer）にして前記リセス内にエピタキシャル層（Epitaxial layer）を形成する段階と、
（ｄ）前記エピタキシャル層を所定厚さに選択的に食刻して前記リセス内にＳＯＩ（Silicon-On-Insulator）チャンネル領域を形成する段階と、
（ｅ）前記パッド絶縁膜を除去して前記活性領域を露出する段階と、
（ｆ）前記ＳＯＩチャンネル領域を含む前記露出した活性領域上部にゲート絶縁膜を形成する段階と、
（ｇ）前記リセスを埋め込むゲート導電層を形成した後、その上部にゲートハードマスク層を形成する段階と、
（ｈ）ゲートマスクを食刻マスクに前記ゲートハードマスク層及びゲート導電層をパターニングしてゲートを形成する段階と
を含むことを特徴としている。
【０００９】
請求項２記載の発明は、請求項１に記載の半導体素子の製造方法において、
前記活性領域は、ビットラインコンタクト領域または格納電極コンタクト領域に相当することを特徴としている。
【００１０】
請求項３記載の発明は、請求項１に記載の半導体素子の製造方法において、
前記リセス領域は、ビットラインコンタクト領域からその両側に隣接した格納電極コンタクト領域まで延長された領域であることを特徴としている。
【００１１】
請求項４記載の発明は、請求項１に記載の半導体素子の製造方法において、
前記パッド絶縁膜は、パッド窒化膜とパッド酸化膜の積層構造でなることを特徴としちる。
【００１２】
請求項５記載の発明は、請求項１に記載の半導体素子の製造方法において、
前記ハードマスク層パターンは、窒化膜、ポリシリコン膜、非晶質炭素膜、ＳｉＯＮ膜及びこれらの組み合わせのうち選択されたいずれか一つで形成することを特徴としている。
【００１３】
請求項６記載の発明は、請求項１に記載の半導体素子の製造方法において、
前記エピタキシャル層の形成工程は、固体状エピタキシ法で行われることを特徴としている。
【００１４】
請求項７記載の発明は、請求項１に記載の半導体素子の製造方法において、
前記パッド絶縁膜の除去工程は、湿式または乾式食刻方法で行われることを特徴としている。
【００１５】
請求項８記載の発明は、請求項１に記載の半導体素子の製造方法において、
前記ＳＯＩチャンネル領域の厚さは５０〜２００Åであることを特徴としている。
【発明の効果】
【００１６】
本発明に係る半導体素子の製造方法は、素子分離構造上部にチャンネル領域を形成してＳＯＩ構造の半導体素子を設計することにより、チャンネル領域のドーピング濃度を低減させ、素子のリフレッシュ特性を改良することができる。さらに、ＳＯＩ構造であるためバックバイアス電圧によるボディ効果を改良することができ、ゲート制御能力を向上させることができるという利点がある。
【発明を実施するための最良の形態】
【００１７】
以下では本発明の実施の形態を図を参照して詳しく説明する。
図１は、本発明の一つの実施の形態に係り素子分離構造１２０により画成される活性領域１０１、リセス領域１０３及びゲート領域１０５を示す半導体素子のレイアウトである。図１に示されているように、活性領域１０１はビットラインコンタクト領域１０７と格納電極コンタクト領域１０９に位置し、リセス領域１０３はビットラインコンタクト領域１０７からその両側に隣接した格納電極コンタクト領域１０９まで延長された領域であり、ゲート領域１０５は活性領域１０１等の間の素子分離構造１２０上部に形成される。
【００１８】
図２〜図１０は、本発明の一つの実施の形態に係る半導体素子の製造方法を示し、図１のII−II’に沿う断面図である。
図２及び図３に示されているように、半導体基板１１０上部にパッド酸化膜１１３、パッド窒化膜１１５及び感光膜（図示省略）を形成した後、図３の活性領域１０１を画成するマスクで感光膜を露光及び現像して感光膜パターン１１７を形成する。次に、感光膜パターン１１７を食刻マスクにパッド窒化膜１１５、パッド酸化膜１１３及び半導体基板１１０を所定厚さに食刻して図１の活性領域１０１を画成するトレンチ１１９を形成した後、感光膜パターンを除去する。以後、トレンチ１１９側壁にライナー酸化膜１３３を形成し、全体表面にライナー窒化膜１３７を形成する。
【００１９】
図４及び図５に示されているように、トレンチ１１９を埋め込む素子分離用酸化膜（図示省略）を形成した後、パッド窒化膜１１５を露出するまで素子分離用酸化膜を平坦化食刻して素子分離構造１２０を形成する。次に、全体表面上部にハードマスク層（図示省略）を形成し、その上部に感光膜（図示省略）を形成する。以後、図１のリセス領域１０３を画成するマスクで感光膜を露光及び現像して感光膜パターン（図示省略）を形成する。その次に、感光膜パターンを食刻マスクにハードマスク層を食刻してリセスゲート領域の素子分離構造１２０を露出するハードマスク層パターン１２５を形成した後、感光膜パターンを除去する。ここで、ハードマスク層は窒化膜、ポリシリコン膜、非晶質炭素（amorphous Carbon）膜、ＳｉＯＮ膜またはこれらの組み合わせで形成するのが好ましい。
【００２０】
図６及び図７に示されているように、ハードマスク層パターン１２５を食刻マスクに露出した素子分離構造１２０を所定厚さに食刻してリセスゲート領域１３５を形成した後、ハードマスク層パターン１２５を除去する。次に、パッド窒化膜１１５とリセスゲート領域１３５内に露出したライナー窒化膜１３７を除去する。以後、リセスゲート領域１３５内に露出したライナー酸化膜１３３を選択的に除去してリセスゲート領域１３５側壁に半導体基板１１０を露出する。ここで、パッド窒化膜１１５とライナー窒化膜１３７の除去工程は湿式または乾式食刻方法で行われるのが好ましい。さらに、リセスゲート領域１３５内に露出したライナー酸化膜１３３は異方性食刻方法で除去されるのが好ましい。
【００２１】
図８及び図９に示されているように、リセスゲート領域１３５内に露出した半導体基板１１０の側壁をシード層にしてエピタキシャル層１５０を形成する。次に、エピタキシャル層１５０を所定厚さに選択的に食刻してリセスゲート領域１３５内にＳＯＩチャンネル領域１５５を形成する。以後、パッド酸化膜１１３を除去して半導体基板１１０を露出する。ここで、エピタキシャル層１５０は固体状エピタキシ（Solid phase epitaxy）法で成長させる。さらに、ＳＯＩチャンネル領域１５５の厚さは５０〜２００Åであるのが好ましい。
【００２２】
図１０に示されているように、ＳＯＩチャンネル領域１５５を含む露出した半導体基板１１０にゲート絶縁膜１６０を形成した後、リセスゲート領域１３５を埋め込む平坦化された下部ゲート導電層（図示省略）を形成する。次に、下部ゲート導電層上部に上部ゲート導電層（図示省略）及びゲートハードマスク層（図示省略）を形成する。以後、図１のゲート領域１０５を画成するマスクでゲートハードマスク層、上部ゲート導電層、下部ゲート導電層を食刻してゲート電極１９７とゲートハードマスク層パターン１９５の積層構造でなるゲート構造物１９９を形成する。
【００２３】
以後の工程はゲート側壁絶縁膜の形成、Ｓ／Ｄ領域の形成、コンタクトプラグの形成、ビットラインコンタクト及びビットラインの形成、キャパシタコンタクト及びキャパシタの形成、金属配線コンタクト及び金属配線の形成のような一般的なトランジスタの製造工程を行って半導体素子を完成する。
【００２４】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態に係る半導体素子のレイアウトである。
【図２】本発明の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図３】本発明の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図４】本発明の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図５】本発明の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図６】本発明の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図７】本発明の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図８】本発明の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図９】本発明の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図１０】本発明の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図１１】従来の技術に係る半導体素子のレイアウトである。
【図１２】従来の技術に係る半導体素子の製造工程を示す断面図である。
【図１３】従来の技術に係る半導体素子の製造工程を示す断面図である。
【図１４】従来の技術に係る半導体素子の製造工程を示す断面図である。
【図１５】従来の技術に係る半導体素子の製造工程を示す断面図である。
【図１６】従来の技術に係る半導体素子の製造工程を示す断面図である。
【図１７】従来の技術に係る半導体素子の製造工程を示す断面図である。
【符号の説明】
【００２６】
１０１      活性領域
１０３      リセス領域
１０５      ゲート領域
１０７      ビットラインコンタクト領域
１０９      格納電極コンタクト領域
１１０      半導体基板
１１３      パッド酸化膜
１１５      パッド窒化膜
１１７      感光膜パターン
１１９      トレンチ
１２０      素子分離構造
１２５      ハードマスク層パターン
１３３      ライナー酸化膜
１３５      リセスゲート領域
１３７      ライナー窒化膜
１５０      エピタキシャル層
１５５      ＳＯＩチャンネル領域
１６０      ゲート絶縁膜
１９５      ゲートハードマスク層パターン
１９７      ゲート電極
１９９      ゲート構造物
【図１】
2007201402.tif 000003
【図２】
2007201402.tif 000004
【図３】
2007201402.tif 000005
【図４】
2007201402.tif 000006
【図５】
2007201402.tif 000007
【図６】
2007201402.tif 000008
【図７】
2007201402.tif 000009
【図８】
2007201402.tif 000010
【図９】
2007201402.tif 000011
【図１０】
2007201402.tif 000012
【図１１】
2007201402.tif 000013
【図１２】
2007201402.tif 000014
【図１３】
2007201402.tif 000015
【図１４】
2007201402.tif 000016
【図１５】
2007201402.tif 000017
【図１６】
2007201402.tif 000018
【図１７】
2007201402.tif 000019