(57)【要約】      （修正有）【課題】回路素子の比精度を維持しながら集積度を高めることができる集積回路装置を提供すること。【解決手段】集積回路装置は、比精度が要求される第１〜第Ｍ（Ｍは２以上の整数）の回路素子（Ｃ１１〜Ｃ１３、Ｃ２１〜Ｃ２６）と、第１〜第Ｍの回路素子と同じ種類の回路素子であって、比精度が要求されずダミーの回路素子ではない第Ｍ＋１〜第Ｎ（ＮはＮ≧Ｍ＋１となる整数）の回路素子（ＣＣ１〜ＣＣ１６）を含む。第１〜第Ｍの回路素子は、第１の領域ＲＧ１に配置され、第Ｍ＋１〜第Ｎの回路素子は、第１の領域ＲＧ１の周囲に形成された第２の領域ＲＧ２に配置される。【選択図】図２
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【特許請求の範囲】
【請求項１】
比精度が要求される第１〜第Ｍ（Ｍは２以上の整数）の回路素子と、
前記第１〜第Ｍの回路素子と同じ種類の回路素子であって、比精度が要求されずダミーの回路素子ではない第Ｍ＋１〜第Ｎ（ＮはＮ≧Ｍ＋１となる整数）の回路素子を含み、
前記第１〜第Ｍの回路素子は、第１の領域に配置され、
前記第Ｍ＋１〜第Ｎの回路素子は、前記第１の領域の周囲に形成された第２の領域に配置されることを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記第１〜第Ｍの回路素子の各回路素子は、１又は複数の単位回路素子により形成され、
前記第１の領域には、前記第１〜第Ｍの回路素子を構成する複数の単位回路素子が並んで配置されることを特徴とする集積回路装置。
【請求項３】
請求項２において、
前記第Ｍ＋１〜第Ｎの回路素子の各回路素子は、１又は複数の単位回路素子により形成され、
前記第２の領域には、前記第Ｍ＋１〜第Ｎの回路素子を構成する複数の単位回路素子が並んで配置されることを特徴とする集積回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第２の領域には、比精度が要求されない前記第Ｍ＋１〜第Ｎの回路素子と、ダミー回路素子が配置されることを特徴とする集積回路装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第１〜第Ｍの回路素子、前記第Ｍ＋１〜第Ｎの回路素子は、キャパシタ、抵抗又はインダクタであることを特徴とする集積回路装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
演算回路を含み、
比精度が要求される前記第１〜第Ｍの回路素子は、その回路定数の比により前記演算回路の演算定数を決めるための回路素子であることを特徴とする集積回路装置。
【請求項７】
請求項６において、
比精度が要求されない前記第Ｍ＋１〜第Ｎの回路素子は、その回路定数が前記演算回路の演算定数を決めない回路素子であることを特徴とする集積回路装置。
【請求項８】
請求項６又は７において、
前記演算回路はオペアンプを含み、
比精度が要求されない前記第Ｍ＋１〜第Ｎの回路素子は、前記オペアンプの位相補償用の回路素子であることを特徴とする集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置に関する。
【背景技術】
【０００２】
集積回路装置においては、製造条件のバラツキが、集積回路装置を構成する回路素子（キャパシタ、抵抗、インダクタ等）の回路特性にバラツキを与える。例えば同じ設計の２つの回路素子に着目した場合、製造条件のバラツキにより、実際に製造される回路素子の回路定数（容量値、抵抗値、インダクタンス値）は異なったものになるが、その場合の回路定数（回路特性）の一致・不一致の指標となるものが比精度である。この比精度は、回路素子のレイアウト等に大きく依存し、例えばアナログ回路においては、アナログの回路特性に大きな影響を与えるキャパシタ、抵抗などの回路素子には、高い比精度が要求される。
【０００３】
このような回路素子の比精度を向上するために、従来より種々のレイアウト手法が知られている。例えばアナログ回路のキャパシタの比精度を向上する手法として、比精度が要求されるキャパシタの周囲にダミーのキャパシタを配置する手法が知られている。
【０００４】
しかしながら、ダミーのキャパシタが配置される領域は、無駄な領域となるため、この領域が大きいと、その分だけ集積回路装置の面積が大きくなる。この結果、集積回路装置の大規模化、高コスト化を招く。
【特許文献１】特開２００５−１３６０５５号公報
【特許文献２】特開平１１−１６３２８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、以上のような課題に鑑みてなされたものであり、その目的とするところは、回路素子の比精度を維持しながら集積度を高めることができる集積回路装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、比精度が要求される第１〜第Ｍ（Ｍは２以上の整数）の回路素子と、前記第１〜第Ｍの回路素子と同じ種類の回路素子であって、比精度が要求されずダミーの回路素子ではない第Ｍ＋１〜第Ｎ（ＮはＮ≧Ｍ＋１となる整数）の回路素子を含み、前記第１〜第Ｍの回路素子は、第１の領域に配置され、前記第Ｍ＋１〜第Ｎの回路素子は、前記第１の領域の周囲に形成された第２の領域に配置される集積回路装置に関係する。
【０００７】
本発明では、比精度が要求される第１〜第Ｍの回路素子は第１の領域に配置され、比精度が要求されない第Ｍ＋１〜第Ｎの回路素子は、第１の領域の周囲の第２の領域に配置される。従って第１〜第Ｍの回路素子の回りには、同じ種類の第Ｍ＋１〜第Ｎの回路素子が配置されるため、第１〜第Ｍの回路素子の比精度を維持できる。また第２の領域には、比精度は要求されないがダミーの回路素子ではない第Ｍ＋１〜第Ｎの回路素子が配置されるため、集積回路装置の集積度を高めることができる。
【０００８】
また本発明では、前記第１〜第Ｍの回路素子の各回路素子は、１又は複数の単位回路素子により形成され、前記第１の領域には、前記第１〜第Ｍの回路素子を構成する複数の単位回路素子が並んで配置されるようにしてもよい。
【０００９】
このように第１〜第Ｍの回路素子を複数の単位回路素子で構成し、これらの単位回路素子を第１の領域に配置するようにすれば、第１〜第Ｍの回路素子の比精度を向上できる。
【００１０】
また本発明では、前記第Ｍ＋１〜第Ｎの回路素子の各回路素子は、１又は複数の単位回路素子により形成され、前記第２の領域には、前記第Ｍ＋１〜第Ｎの回路素子を構成する複数の単位回路素子が並んで配置されるようにしてもよい。
【００１１】
このようにすれば、第１〜第Ｍの回路素子を構成する単位回路素子の周囲に、第Ｍ＋１〜第Ｎの回路素子を構成する単位回路素子が配置されるようになるため、第１〜第Ｍの回路素子の比精度を向上できる。
【００１２】
また本発明では、前記第２の領域には、比精度が要求されない前記第Ｍ＋１〜第Ｎの回路素子と、ダミー回路素子が配置されるようにしてもよい。
【００１３】
このようにすれば、第１〜第Ｍの回路素子の周囲に、第Ｍ＋１〜第Ｎの回路素子又はダミーの回路素子が配置されるようになり、第１〜第Ｍの回路素子の比精度を向上できる。
【００１４】
また本発明では、前記第１〜第Ｍの回路素子、前記第Ｍ＋１〜第Ｎの回路素子は、キャパシタ、抵抗又はインダクタであってもよい。
【００１５】
また本発明では、演算回路を含み、比精度が要求される前記第１〜第Ｍの回路素子は、その回路定数の比により前記演算回路の演算定数を決めるための回路素子であってもよい。
【００１６】
このようにすれば、比精度が要求される第１〜第Ｍの回路素子の回路定数の比により、演算回路の演算定数が決定されるようになる。従って、演算定数の精度を高めることができ、演算回路の回路特性を向上できる。
【００１７】
また本発明では、比精度が要求されない前記第Ｍ＋１〜第Ｎの回路素子は、その回路定数が前記演算回路の演算定数を決めない回路素子であってもよい。
【００１８】
このようにすれば、第Ｍ＋１〜第Ｎの回路素子が第２の領域に配置されていても、これらの第Ｍ＋１〜第Ｎの回路素子は演算回路の演算定数に影響を与えないため、演算回路の回路特性を維持できる。
【００１９】
また本発明では、前記演算回路はオペアンプを含み、比精度が要求されない前記第Ｍ＋１〜第Ｎの回路素子は、前記オペアンプの位相補償用の回路素子であってもよい。
【００２０】
このようにすれば、第１〜第Ｍの回路素子の比精度向上のために形成された第２の領域を有効活用して、オペアンプの位相補償用の回路素子（キャパシタ）を形成でき、比精度の向上と高集積化を両立できる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２２】
１．集積回路装置
図１（Ａ）に本実施形態の集積回路装置の例を示す。この集積回路装置は、ゲートアレイやスタンダードセルなどにより形成されるデジタル回路や、オペアンプなどを有するアナログ回路を含むことができる。そしてこの集積回路装置は、回路素子が配置される領域である回路素子領域を有し、この回路素子領域は、第１の領域ＲＧ１と、第１の領域ＲＧ１の周囲に形成された第２の領域ＲＧ２を有する。具体的には第１の領域ＲＧ１の四辺の周囲を囲むように第２の領域ＲＧ２が形成されている。この第１、第２の領域ＲＧ１、ＲＧ２により形成される回路素子領域は、演算回路（オペアンプ）を構成するトランジスタの配置領域の近くに配置できる。
【００２３】
そして本実施形態では集積回路装置が、比精度が要求される複数の第１〜第Ｍ（Ｍは２以上の整数）の回路素子と、比精度が要求されずダミーの回路素子ではない１又は複数の第Ｍ＋１〜第Ｎ（ＮはＮ≧Ｍ＋１となる整数）の回路素子を含む。
【００２４】
ここで回路素子は、例えばキャパシタ（コンデンサ）、抵抗、又はインダクタなどである。例えば同じ設計の複数の回路素子に着目した場合に、製造条件のバラツキにより回路素子の回路定数（容量値、抵抗値、インダクタンス値）は異なったものになる。このような場合にも、比精度が要求される回路素子では、回路定数の比に高い精度が要求される。一方、比精度が要求されない回路素子では、このような高い精度は要求されない。
【００２５】
そして本実施形態では、比精度が要求される第１〜第Ｍの回路素子は、第１の領域ＲＧ１に配置される。一方、比精度が要求されない第Ｍ＋１〜第Ｎの回路素子（１又は複数の回路素子）は、第１の領域ＲＧ１の周囲に形成された第２の領域ＲＧ２に配置される。
【００２６】
例えば図１（Ｂ）の回路（演算回路）は、オペアンプＯＰと、キャパシタＣ１、Ｃ２（広義には第１〜第Ｍの回路素子）と、位相補償用キャパシタＣＣ（広義には第Ｍ＋１〜第Ｎの回路素子）と、スイッチ素子ＳＷ１、ＳＷ２を含む。図１（Ｂ）の回路はサンプル／ホールド回路であり、スイッチ素子ＳＷ１、ＳＷ２が交互にオン・オフする。そしてスイッチ素子ＳＷ１、ＳＷ２とキャパシタＣ１とにより構成される回路は、サンプル動作、ホールド動作を交互に繰り返す。そしてサンプル／ホールドにおける演算定数（入出力特性）ＶＯ／ＶＩはキャパシタＣ１、Ｃ２の容量比により決まり、ＶＯ／ＶＩ＝Ｃ１／Ｃ２であるため、Ｃ１、Ｃ２の容量比は回路特性を決める重要な要素となる。従ってキャパシタＣ１、Ｃ２には比精度が要求され、図１（Ａ）の第１の領域ＲＧ１に配置されることになる。
【００２７】
一方、ＣＣはオペアンプＯＰの位相補償用のキャパシタであり、オペアンプＯＰの周波数特性に関与し発振防止用に設けられている。従って、キャパシタＣＣにはＣ１とＣ２との関係で比精度は要求されないため、このＣＣは図１（Ａ）の第２の領域ＲＧ２に配置される。
【００２８】
即ち図１（Ｂ）に示す演算回路（入力電圧又は電流に対して出力電圧又は電流を出力する回路）では、比精度が要求されるＣ１、Ｃ２（第１〜第Ｍの回路素子）は、その容量値（広義には回路定数）の比により演算回路の演算定数を決める回路素子である。即ちＣ１とＣ２の容量値の比（回路定数の比）により、サンプル／ホールド回路である図１（Ｂ）の回路の演算定数（入出力特性）が決定される。このようなキャパシタＣ１、Ｃ２は図１（Ａ）の第１の領域ＲＧ１に配置される。
【００２９】
一方、図１（Ｂ）の演算回路では、比精度が要求されないキャパシタＣＣ（第Ｍ＋１〜第Ｎの回路素子）は、その回路定数（容量値）が演算回路の演算定数を決めない回路素子である。このようなキャパシタＣＣは図１（Ａ）の第２の領域ＲＧ２に配置される。
【００３０】
２．詳細なレイアウト例
図２に、第１、第２の領域ＲＧ１、ＲＧ２の詳細なレイアウト例を示す。図２において、第１の領域ＲＧ１に配置されるキャパシタＣ１、Ｃ２（第１〜第Ｍの回路素子）は、複数の単位キャパシタＣ１１、Ｃ１２、Ｃ１３、Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４、Ｃ２５、Ｃ２６（広義には１又は複数の単位回路素子）により形成される。具体的にはキャパシタＣ１は、並列接続された単位キャパシタＣ１１〜Ｃ１３により形成され、Ｃ１１〜Ｃ１３の容量値を加算したものがＣ１の容量値になる。またキャパシタＣ２は、並列接続された単位キャパシタＣ２１〜Ｃ２６により形成され、Ｃ２１〜Ｃ２６の容量値を加算したものがＣ２の容量値になる。そして第１の領域ＲＧ１には、これらの単位キャパシタＣ１１〜Ｃ１３、Ｃ２１〜Ｃ２６が並んで配置される。具体的にはＣ１１〜Ｃ１３、Ｃ２１〜Ｃ２６がマトリクス状に配置される。
【００３１】
このように複数の単位キャパシタを並べて配置すれば、キャパシタの容量比の誤差が少なくなる。例えば単位キャパシタ１個の容量の相対比がσパーセントである場合、ｎ個の単位キャパシタの容量の相対比は、統計学上、σ／ｎ１／２になることが知られている。従って図２のようなレイアウト配置とすることで、キャパシタＣ１、Ｃ２の比精度を維持できる。
【００３２】
一方、図２では、比精度が要求されないキャパシタＣＣ（第Ｍ＋１〜第Ｎの各回路素子）も、単位キャパシタＣＣ１〜ＣＣ１６（広義には１又は複数の単位回路素子）により形成される。そして第２の領域ＲＧ２には、これらの並列接続された単位キャパシタＣＣ１〜ＣＣ１６が並んで配置される。具体的には図２では単位キャパシタＣＣ１〜ＣＣ１６が、第１の領域ＲＧ１の四辺の外周部に一列に並んで配置される。
【００３３】
図２のレイアウト手法によれば、例えば第１の領域ＲＧ１の単位キャパシタＣ２４に着目した場合に、単位キャパシタＣ２２と同様に、Ｃ２４の周囲には他の単位キャパシタが必ず配置されるようになる。従って単位キャパシタＣ２２とＣ２４は、キャパシタを構成するポリシリコンのエッチング条件や露光条件などのプロセス条件も同様になる。このため、単位キャパシタＣ２２、Ｃ２４の加工精度も変わらなくなり、その容量値をほぼ同じにすることができる。この結果、単位キャパシタＣ１１〜Ｃ１３で構成されるキャパシタＣ１と、Ｃ２１〜Ｃ２６で構成されるキャパシタＣ２の比精度を高く保つことができ、回路特性のバラツキを軽減できる。
【００３４】
この場合、本実施形態の比較例として、第２の領域ＲＧ２にダミーのキャパシタ（広義にはダミー回路素子）だけを配置する手法も考えられる。即ち回路のノード（入力ノード、出力ノード、電源ノード）に接続されないようなダミーのキャパシタだけを配置する。
【００３５】
しかしながらこの比較例の手法では、ダミーのキャパシタが配置される第２の領域ＲＧ２が無駄な領域となり、ダミーのキャパシタを配置する分だけ回路素子領域が大規模化する。
【００３６】
この点、本実施形態の手法では、第２の領域ＲＧ２には、比精度は要求されないが、ダミーではないキャパシタ（回路のノードに接続されるキャパシタ）が配置される。従って第２の領域ＲＧ２が有効活用されるため、無駄なスペースが消費されてしまう事態を防止でき、集積回路装置の小規模化を図れる。
【００３７】
なお図３に示すように第２の領域ＲＧ２に、比精度が要求されないキャパシタＣＣ１〜ＣＣ１１と、ダミーのキャパシタＣＤ１〜ＣＤ５（１又は複数のダミー回路素子）を配置するようにしてもよい。このようにすれば、ダミーのキャパシタＣＤ１〜ＣＤ５の配置領域については無駄になるが、キャパシタＣＣ１〜ＣＣ１１の配置領域についてはこれらのＣＣ１〜ＣＣ１１により有効活用されるため、その分だけ集積回路装置を小規模化できる。また第１の領域ＲＧ１の単位キャパシタＣ２４〜Ｃ２６の下側にもダミーのキャパシタＣＤ１〜ＣＤ５が形成されるようになるため、単位キャパシタＣ２４〜Ｃ２６の容量値のバラツキを低減できる。
【００３８】
また図４に示すように、第２の領域ＲＧ２に配置される単位キャパシタＣＣ１〜ＣＣ１１の形状、サイズを、第１の領域ＲＧ１に配置される単位キャパシタＣ１１〜Ｃ１３、Ｃ２１〜Ｃ２６の形状、サイズと異ならせてもよい。即ち比精度を高くすることを優先する場合には、図３のように第１、第２の領域ＲＧ１、ＲＧ２に同じ形状、サイズの単位キャパシタを配置することが望ましい。しかし、比精度を若干犠牲にしても、面積の小規模化を優先する場合には、図４のようなレイアウトとしてもよい。
【００３９】
３．具体例
図５（Ａ）にオペアンプＯＰの具体例を示す。オペアンプＯＰの差動部は、電源ＶＤＤ（第２の電源）とノードＮＡ１との間に設けられたＰ型（第２導電型）のトランジスタＴＲＡ１と、ノードＮＡ１とＮＡ２との間に設けられ、そのゲートに信号ＶＰが入力されるＰ型のトランジスタＴＲＡ２と、ノードＮＡ１とＮＡ３との間に設けられ、そのゲートに信号ＶＭが入力されるＰ型のトランジスタＴＲＡ３を含む。またノードＮＡ２、ＮＡ３と電源ＶＳＳ（第１の電源）の間に設けられたＮ型（第１導電型）のトランジスタＴＲＡ４、ＴＲＡ５を含む。一方、オペアンプＯＰの出力部は、電源ＶＤＤとノードＮＡ４（出力ノード）との間に設けられたＰ型のトランジスタＴＲＡ６と、ノードＮＡ４と電源ＶＳＳの間に設けられたＮ型のトランジスタＴＲＡ７を含む。
【００４０】
そして位相補償用のキャパシタＣＣは、差動部の出力ノードであるノードＮＡ２と、出力部の出力ノードであるノードＮＡ４の間に設けられる。そしてこのキャパシタＣＣについては比精度が要求されないため、図２等の第２の領域ＲＧ２に配置されることになる。
【００４１】
なお比精度が要求されるキャパシタは図１（Ｂ）に示すような回路のキャパシタＣ１、Ｃ２には限定されず、種々の変形実施が可能である。
【００４２】
例えば比精度が要求されるキャパシタは図５（Ｂ）に示すような回路（演算回路）のキャパシタＣ３、Ｃ４、Ｃ５であってもよい。図５（Ｂ）の回路では、キャパシタＣ３、Ｃ４、Ｃ５の容量比が回路特性に大きな影響を与えるため、Ｃ３、Ｃ４、Ｃ５には高い比精度を要求される。一方、位相補償用キャパシタＣＣには高い比精度は要求されない。
【００４３】
また比精度が要求されないキャパシタも図１（Ｂ）、図５（Ａ）の位相補償用のキャパシタＣＣに限定されない。例えば図５（Ｃ）において、電源ＶＤＤ、ＶＳＳ間に設けられたＣＳは、電源の安定化用のキャパシタである。このキャパシタＣＳについては、その容量値は正確である必要はなく、高い比精度は要求されない。従ってキャパシタＣＳ（ＣＳを構成する単位キャパシタ）は図２等の第２の領域ＲＧ２に配置できる。
【００４４】
また図５（Ｄ）のＣＰは、パワーオン・リセット用のキャパシタである。即ち抵抗ＲＰの抵抗値とキャパシタＣＰの容量値で決まるＲＣの時定数により、パワーオン・リセット信号のパルス幅が決定される。このキャパシタＣＰについても、その容量値はそれほど正確である必要はなく、高い比精度は要求されない。従ってキャパシタＣＰ（ＣＰを構成する単位キャパシタ）は図２等の第２の領域ＲＧ２に配置できる。
【００４５】
また本実施形態の手法を適用できる回路素子はキャパシタに限定されず、例えば抵抗やインダクタなどであってもよい。
【００４６】
例えば図６（Ａ）の回路（演算回路）は、オペアンプＯＰと、抵抗Ｒ１、Ｒ２を含む。図６（Ａ）の回路では、入力電圧ＶＩは、抵抗Ｒ１、Ｒ２の抵抗値の比で決まる増幅率で増幅され、増幅された電圧ＶＱ＝｛（Ｒ１＋Ｒ２）／Ｒ１｝×ＶＩが出力される。この回路では、抵抗Ｒ１、Ｒ２の抵抗値の比により増幅率が決定されるため、抵抗Ｒ１、Ｒ２には高い比精度が要求される。このためこれらの抵抗Ｒ１、Ｒ２は図１（Ａ）の第１の領域ＲＧ１に配置される。一方、後述する比精度が要求されない抵抗は第２の領域ＲＧ２に配置される。なお、比精度が要求されるＲ１、Ｒ２（広義には回路素子）の各抵抗を、１又は複数の単位抵抗（広義には単位回路素子）により構成し、これらの単位抵抗を第１の領域ＲＧ１に配置することができる。また比精度が要求されない抵抗も１又は複数の単位抵抗により構成し、これらの単位抵抗を第２の領域ＲＧ２に配置することができる。
【００４７】
図６（Ｂ）の回路（演算回路）は、オペアンプＯＰと、抵抗Ｒ３、Ｒ４、Ｒ５を含む。図６（Ｂ）の回路では、入力電圧をＶＩ１、ＶＩ２とし、出力電圧をＶＱとし、Ｒ３、Ｒ４、Ｒ５の抵抗値が同一であるとすると、ＶＱ＝ＶＩ１＋ＶＩ２の関係が成り立ち、電圧加算器として機能する。
【００４８】
図６（Ｂ）の回路では、Ｒ３、Ｒ４、Ｒ５の設計上の抵抗値が同一であっても、製造プロセスのバラツキにより実際の抵抗値は異なったものになる。この点、本実施形態では、比精度が要求される抵抗Ｒ３、Ｒ４、Ｒ５は第１の領域ＲＧ１に配置され、比精度が要求されない抵抗が、第１の領域ＲＧ１の周囲の第２の領域ＲＧ２に配置される。また抵抗Ｒ３、Ｒ４、Ｒ５の各抵抗は１又は複数の単位抵抗により構成され、これらの単位抵抗が第１の領域ＲＧ１に配置される。従って、Ｒ３、Ｒ４、Ｒ５の抵抗値のずれを最小限に抑えることができ、図６（Ｂ）の回路を正確な電圧加算器として機能させることが可能になる。
【００４９】
図６（Ｃ）の回路（演算回路）は、オペアンプＯＰと、オペアンプＯＰの出力がゲートに接続されるＰ型のトランジスタＴＲＢ１と、抵抗Ｒ６、Ｒ７を含む。図６（Ｃ）の回路では、入力電圧ＶＩとし、出力電圧をＶＱとすると、ＶＱ＝｛（Ｒ６＋Ｒ７）／Ｒ７｝×ＶＩの関係が成り立つ。この回路では、抵抗Ｒ６、Ｒ７の比により出力電圧ＶＱが決定されるため、抵抗Ｒ６、Ｒ７には高い比精度が要求される。このため、これらの抵抗Ｒ６、Ｒ７は第１の領域ＲＧ１に配置され、その周囲の第２の領域ＲＧ２に比精度が要求されない抵抗が配置される。
【００５０】
図７（Ａ）（Ｂ）（Ｃ）（Ｄ）に、比精度が要求されない抵抗（回路素子）の例を示す。例えば図７（Ａ）では、図５（Ａ）のオペアンプのバイアス電流用トランジスタＴＲＡ１、ＴＲＡ６（電流源）の代わりに、抵抗ＲＢ１、ＲＢ２が設けられている。正確なバイス電流が要求されない場合には、抵抗ＲＢ１、ＲＢ２をバイアス電流の電流源として使用できる。そして抵抗ＲＢ１、ＲＢ２には比精度は要求されないため、ＲＢ１、ＲＢ２は図１（Ａ）等の第２の領域ＲＧ２に配置できる。また図６（Ａ）（Ｂ）（Ｃ）のオペアンプＯＰがこれらの抵抗ＲＢ１、ＲＢ２を含む場合には、図６（Ａ）の抵抗Ｒ１、Ｒ２、図６（Ｂ）の抵抗Ｒ３、Ｒ４、Ｒ５、図６（Ｃ）の抵抗Ｒ６、Ｒ７は、図１（Ａ）等の第１の領域ＲＧ１に配置することになる。
【００５１】
また図７（Ｂ）のＲＰは、パワーオン・リセット用の抵抗である。即ち抵抗ＲＰの抵抗値とキャパシタＣＰの容量値で決まるＲＣの時定数により、パワーオン・リセット信号のパルス幅が決定される。この抵抗ＲＰについては、その抵抗値はそれほど正確である必要はなく、高い比精度は要求されない。従って抵抗ＲＰ（ＲＰを構成する単位抵抗）は図１（Ａ）等の第２の領域ＲＧ２に配置できる。
【００５２】
また図７（Ｃ）のＲＵＰは、パッドＰ１に接続されたノードＮＢの電圧をプルアップするための抵抗である。この抵抗ＲＵＰについては、その抵抗値は正確である必要はなく、高い比精度は要求されない。従って抵抗ＲＵＰ（ＲＵＰを構成する単位抵抗）は図１（Ａ）等の第２の領域ＲＧ２に配置できる。なお抵抗ＲＵＰはプルダウン用の抵抗であってもよい。
【００５３】
図７（Ｄ）のＲＰＴは静電気保護用の抵抗である。即ち抵抗ＲＰＴは、パッドＰ２を介して入力された静電気によりトランジスタＴＲＣ１のゲートが破壊されるのを防止するために使用される。この抵抗ＲＰＴについては、その抵抗値は正確である必要はなく、高い比精度は要求されない。従って抵抗ＲＰＴ（ＲＰＴを構成する単位抵抗）は図１（Ａ）等の第２の領域ＲＧ２に配置できる。
【００５４】
なお、図１（Ｂ）、図６（Ａ）（Ｂ）（Ｃ）等では、本実施形態の手法が適用される演算回路がオペアンプを含む回路である場合を示しているが、演算回路はオペアンプを含まない回路であってもよい。例えば図８は、入力電圧ＶＩＮを、抵抗Ｒ１１、Ｒ１２、Ｒ１３・・・Ｒ１Ｎにより電圧分割して、電圧ＶＱ１、ＶＱ２、ＶＱ３・・・ＶＱＮ−１を生成する回路であり、オペアンプを含んでいない。この図８の電圧分割回路（演算回路）においては、抵抗Ｒ１１〜Ｒ１Ｎの比によりＶＱ１〜ＶＱＮ−１の電圧が決定されるため、抵抗Ｒ１１〜Ｒ１Ｎには比精度が要求される。従ってこれらの抵抗Ｒ１１〜Ｒ１Ｎは図１（Ａ）等の第１の領域ＲＧ１に配置できる。
【００５５】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（回路素子、単位回路素子、回路定数等）と共に記載された用語（キャパシタ・抵抗・インダクタ、単位キャパシタ・単位抵抗・単位インダクタ、容量値・抵抗値・インダクタンス値等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また回路素子のレイアウト手法も図２〜図４で説明した手法に限定されず、種々の変形実施が可能である。本発明を適用できる回路も図１（Ｂ）、図５（Ａ）〜図８で説明した回路に限定されず、これら以外の演算回路にも適用できる。
【図面の簡単な説明】
【００５６】
【図１】図１（Ａ）は本実施形態の集積回路装置の例であり、図１（Ｂ）は本実施形態が適用される回路の例。
【図２】本実施形態のレイアウト手法の説明図。
【図３】本実施形態のレイアウト手法の説明図。
【図４】本実施形態のレイアウト手法の説明図。
【図５】図５（Ａ）〜（Ｄ）は本実施形態を適用できる回路の具体例。
【図６】図６（Ａ）（Ｂ）（Ｃ）は回路素子が抵抗である場合の具体例。
【図７】図７（Ａ）〜（Ｄ）は回路素子が抵抗である場合の具体例。
【図８】オペアンプを含まない演算回路の具体例。
【符号の説明】
【００５７】
ＲＧ１  第１の領域、ＲＧ２  第２の領域、ＯＰ  オペアンプ、
Ｃ１〜Ｃ５  キャパシタ、ＣＣ  位相補償用キャパシタ、Ｒ１〜Ｒ７  抵抗、
ＳＷ１、ＳＷ２  スイッチ素子、
Ｃ１１〜Ｃ１３、Ｃ２１〜Ｃ２６、ＣＣ１〜ＣＣ１６  単位キャパシタ、
ＣＤ１〜ＣＤ５  ダミーのキャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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