(57)【要約】【課題】ジッタ環境や電圧制御発振器の特性の差異に応じて、電圧制御発振器への電圧制御勾配のパラメータ変更を容易に行うことができ、ジッタ環境や電圧制御発振器の特性の差異に柔軟に対応できるＰＬＬ回路を提供する。【解決手段】分周器１０は入力クロックＣＬＫ＿Ａを分周する。分周器１１は出力クロックＣＬＫ＿Ｂを分周する。位相比較部１２は分周器１０が出力する分周クロックＣＬＫ＿ａと分周器１１が出力する分周クロックＣＬＫ＿ｂの位相差を位相比較結果として保持する。ソフト処理部１３は位相比較結果をソフト処理して制御電圧生成用パルス列ＣＰを出力する。ループフィルタ１４は制御電圧生成用パルス列ＣＰを平滑化してなる制御電圧ＶＣを電圧制御発振器１５に与え、電圧制御発振器１５は制御電圧ＶＣに対応する周波数の出力クロックＣＬＫ＿Ｂを出力する。【選択図】          図１
2007068081.tif 000002
【特許請求の範囲】
【請求項１】
入力クロックを分周して第１の分周クロックを出力する第１の分周器と、
出力クロックを分周して第２の分周クロックを出力する第２の分周器と、
前記第１、第２の分周クロックの位相を比較し、位相比較結果を保持する位相比較部と、
前記位相比較結果をソフト処理して前記位相比較結果に応じたデューティ比の制御電圧生成用パルス列を出力するソフト処理部と、
前記制御電圧生成用パルス列を平滑化して制御電圧を出力する平滑化手段と、
前記制御電圧に制御されて前記出力クロックを生成する電圧制御発振器を有する
ことを特徴とするＰＬＬ回路。
【請求項２】
前記ソフト処理部は、
ＣＰＵと、
前記位相比較結果の今回値と前記位相比較結果の前回値と前記ソフト処理部が出力すべき前記制御電圧生成用パルス列のデューティ比との関係を示し、前記ＣＰＵが前記制御電圧生成用パルス列のデューティ比を決定するために参照するソフト制御用パラメータ・テーブルを有する
ことを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
入力クロックを分周して第１の分周クロックを出力する第１の分周器と、
出力クロックを分周して第２の分周クロックを出力する第２の分周器と、
前記第１、第２の分周クロックの位相を比較し、位相比較結果を保持する位相比較部と、
前記位相比較結果をソフト処理して前記位相比較結果に応じたＤ／Ａコンバータ入力値を出力するソフト処理部と、
前記Ｄ／Ａコンバータ入力値をアナログ変換して制御電圧を出力するＤ／Ａコンバータと、
前記制御電圧に制御されて前記出力クロックを生成する電圧制御発振器を有する
ことを特徴とするＰＬＬ回路。
【請求項４】
前記ソフト処理部は、
ＣＰＵと、
前記位相比較結果の今回値と前記位相比較結果の前回値と前記ソフト処理部が出力すべき前記Ｄ／Ａコンバータ入力値との関係を示し、前記ＣＰＵが前記Ｄ／Ａコンバータ入力値を決定するために参照するソフト制御用パラメータ・テーブルを有する
ことを特徴とする請求項３記載のＰＬＬ回路。
【請求項５】
前記位相比較部は、
サンプルクロックにより前記第１の分周クロックの一方のレベルから他方のレベルへの遷移を検出して第１の分周クロック遷移検出信号を出力する第１の分周クロック遷移検出部と、
前記サンプルクロックにより前記第２の分周クロックの一方のレベルから他方のレベルへの遷移を検出して第２の分周クロック遷移検出信号を出力する第２の分周クロック遷移検出部と、
前記第１、第２の分周クロック遷移検出信号から、前記サンプルクロックのクロック数で換算した前記第１、第２の分周クロックの位相差を前記位相比較結果として検出する位相差検出部を有する
ことを特徴とする請求項１、２、３又は４記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase-Locked Loop）回路、より詳細には、ジッタを多く含む抽出クロックから、位相同期したシステムクロックに乗り換えを行う場合等に使用して好適なＰＬＬ回路に関する。
【背景技術】
【０００２】
従来、ＰＬＬ回路として、例えば、図１８に示すようなものが知られている。このＰＬＬ回路は、周波数をｆ［Ｈｚ］とするクロックＣＬＫ＿Ａを入力し、この入力クロックＣＬＫ＿Ａに同期した周波数を（Ｎ／Ｋ）×ｆ［Ｈｚ］とする出力クロックＣＬＫ＿Ｂを生成するというものであり、分周器１、２と、位相比較部３と、ループフィルタ（ＬＦ）４と、電圧制御発振器（ＶＣＯ）５を有している。
【０００３】
また、電圧制御発振器５の使用環境や製造ばらつきを考慮して、電圧制御発振器５に与える制御電圧の電圧値を記憶する技術（例えば、特許文献１、２参照）や、デューティ比の高いパルス信号と低いパルス信号を発生するパルス信号発生器を設け、位相比較部３の出力に応じて、デューティ比の高いパルス信号又は低いパルス信号を選択してループフィルタ４に与える技術も知られている（例えば、特許文献３参照）。
【特許文献１】特開２００２−２７１１９４号公報
【特許文献２】特開２００５−２０２２１号公報
【特許文献３】特開平１０−１７３５２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１８に示す従来のＰＬＬ回路では、入力クロックＣＬＫ＿Ａにジッタが多く含まれる場合、同期外れを起こしたり、出力クロックＣＬＫ＿Ｂに多くのジッタが含まれたりして、安定した出力クロックＣＬＫ＿Ｂを得ることができない。
【０００５】
これを解決する手段として、より低い周波数で位相比較する方法があるが、この方法による場合には、ジッタ環境や電圧制御発振器５の特性を考慮して、予め位相比較部３への分周比や電圧制御発振器５への電圧制御勾配等のパラメータを決める必要があり、ジッタ環境や電圧制御発振器５の特性の差異に柔軟に対応することができないという問題点がある。
【０００６】
本発明は、かかる点に鑑み、ジッタ環境や電圧制御発振器の特性の差異に応じて電圧制御発振器への電圧制御勾配のパラメータ変更を容易に行うことができるようにし、ジッタ環境や電圧制御発振器の特性の差異に柔軟に対応し、安定した出力クロックを得ることができるようにしたＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明中、第１の発明のＰＬＬ回路は、入力クロックを分周して第１の分周クロックを出力する第１の分周器と、出力クロックを分周して第２の分周クロックを出力する第２の分周器と、第１、第２の分周クロックの位相を比較し、位相比較結果を保持する位相比較部と、前記位相比較結果をソフト処理して前記位相比較結果に応じたデューティ比の制御電圧生成用パルス列を出力するソフト処理部と、前記制御電圧制御用パルス列を平滑化して制御電圧を出力する平滑化手段と、前記制御電圧に制御されて前記出力クロックを生成する電圧制御発振器を有するものである。
【０００８】
本発明中、第２の発明のＰＬＬ回路は、入力クロックを分周して第１の分周クロックを出力する第１の分周器と、出力クロックを分周して第２の分周クロックを出力する第２の分周器と、第１、第２の分周クロックの位相を比較し、位相比較結果を保持する位相比較部と、前記位相比較結果をソフト処理して前記位相比較結果に応じたＤ／Ａコンバータ入力値を出力するソフト処理部と、前記Ｄ／Ａコンバータ入力値をアナログ変換して制御電圧を出力するＤ／Ａコンバータと、前記制御電圧に制御されて前記出力クロックを生成する電圧制御発振器を有するものである。
【発明の効果】
【０００９】
本発明によれば、位相比較部が出力する位相比較結果のソフト処理部によるソフト処理を通して電圧制御発振器に与える制御電圧を制御することができるので、ジッタ環境や電圧制御発振器の特性の差異に応じて、電圧制御発振器への電圧制御勾配のパラメータ変更を容易に行うことができると共に、緩い位相同期を確立することができる。したがって、ジッタ環境や電圧制御発振器の特性の差異に柔軟に対応し、安定した出力クロックを得ることができる。
【発明を実施するための最良の形態】
【００１０】
（第１実施形態）
図１は本発明の第１実施形態の構成を示すブロック回路図である。本発明の第１実施形態は、周波数をｆ［Ｈｚ］とするクロックＣＬＫ＿Ａを入力し、この入力クロックＣＬＫ＿Ａに同期した周波数を（Ｎ／Ｋ）×ｆ［Ｈｚ］とする出力クロックＣＬＫ＿Ｂを生成するものであり、分周器１０、１１と、位相比較部１２と、ソフト処理部１３と、ループフィルタ（ＬＦ）１４と、電圧制御発振器（ＶＣＯ）１５を有している。
【００１１】
分周器１０は、入力クロックＣＬＫ＿Ａを１／Ｋに分周して、周波数をｆ／Ｋ［Ｈｚ］とする分周クロックＣＬＫ＿ａを出力するものである。分周器１１は、出力クロックＣＬＫ＿Ｂを１／Ｎに分周して、周波数をｆ／Ｎ［Ｈｚ］とする分周クロックＣＬＫ＿ｂを出力するものである。
【００１２】
位相比較部１２は、分周器１０が出力する分周クロックＣＬＫ＿ａの位相と分周器１１が出力する分周クロックＣＬＫ＿ｂの位相を比較して、分周クロックＣＬＫ＿ａに対する分周クロックＣＬＫ＿ｂの位相差を位相比較結果として生成するものである。
【００１３】
ソフト処理部１３は、位相比較部１２が生成した位相比較結果をソフト処理して制御電圧生成用パルス列ＣＰを出力するものであり、制御電圧生成用パルス列ＣＰは、Ｈレベルを電源電圧ＶＤＤ（例えば、５Ｖ）、Ｌレベルを０Ｖ、周期を一定とし、デューティ比を可変とされるものである。
【００１４】
図２は制御電圧生成用パルス列ＣＰを示す波形図である。ソフト処理部１３は、出力クロックＣＬＫ＿Ｂの位相を変更しない場合には、図２（Ａ）に示すように、制御電圧生成用パルス列ＣＰのデューティ比を５０％とし、出力クロックＣＬＫ＿Ｂの位相を進める場合には、図２（Ｂ）に示すように、制御電圧生成用パルス列ＣＰのデューティ比を５０％より大きくし、出力クロックＣＬＫ＿Ｂの位相を遅らせる場合には、図２（Ｃ）に示すように、制御電圧生成用パルス列ＣＰのデューティ比を５０％より小さくする。
【００１５】
ループフィルタ１４は、ソフト処理部１３が出力する制御電圧生成用パルス列ＣＰを平滑化して電圧制御発振器１５に与える制御電圧ＶＣを生成するものである。電圧制御発振器１５は、制御電圧ＶＣに制御されて周波数を（Ｎ／Ｋ）×ｆ［Ｈｚ］とする出力クロックＣＬＫ＿Ｂを出力するものである。
【００１６】
図３は電圧制御発振器１５の制御電圧対発振周波数特性を示す図である。電圧制御発振器１５は、制御電圧ＶＣ＝ＶＤＤ／２の場合には、中心周波数を出力周波数とし、制御電圧ＶＣ＞ＶＤＤ／２の場合には、中心周波数よりも高い周波数を出力周波数とし、制御電圧ＶＣ＜ＶＤＤ／２の場合には、中心周波数よりも低い周波数を出力周波数とするものである。
【００１７】
図４は位相比較部１２の構成を示すブロック回路図である。位相比較部１２は、分周クロック立ち上がり検出回路１６、１７と、ＪＫフリップフロップ（ＪＫ−ＦＦ）１８と、カウンタ１９と、カウント値ラッチ回路２０を有している。
【００１８】
分周クロック立ち上がり検出回路１６は、分周器１０が出力する分周クロックＣＬＫ＿ａの立ち上がりをサンプルクロックＣＬＫ＿Ｓの立ち上がりで検出して分周クロック立ち上がり検出信号Ｓ１６を出力するものである。
【００１９】
分周クロック立ち上がり検出回路１７は、分周器１１が出力する分周クロックＣＬＫ＿ｂの立ち上がりをサンプルクロックＣＬＫ＿Ｓの立ち上がりで検出して分周クロック立ち上がり検出信号Ｓ１７を出力するほか、カウンタ１９に与えるリセット信号とカウント値ラッチ回路２０に与えるラッチ制御信号を出力するものである。
【００２０】
ＪＫフリップフロップ１８は、分周クロック立ち上がり検出回路１６が出力する分周クロック立ち上がり検出信号Ｓ１６がＪ端子に与えられ、分周クロック立ち上がり検出回路１７が出力する分周クロック立ち上がり検出信号Ｓ１７がＫ端子に与えられ、Ｑ端子にカウンタイネーブル信号ＣＥを出力するものである。
【００２１】
カウンタ１９は、カウント入力端子ＩＮにサンプルクロックＣＬＫ＿Ｓが与えられ、イネーブル信号入力端子ＥＮにＪＫフリップフロップ１８が出力するカウンタイネーブル信号ＣＥが与えられ、リセット端子ＲＳＴに分周クロック立ち上がり検出回路１７が出力するリセット信号が与えられ、カウンタイネーブル信号ＣＥが論理１になると、サンプルクロックＣＬＫ＿Ｓをカウントし、リセット信号が論理１になると、リセットされるものである。
【００２２】
カウント値ラッチ回路２０は、ラッチ入力端子ＩＮにカウンタ１９のカウント値が与えられ、ラッチ制御端子ＬＰに分周クロック立ち上がり検出回路１７が出力するラッチ制御信号が与えられ、ラッチ制御信号が論理１になると、その時点でカウンタ１９が出力しているカウント値をラッチするものである。
【００２３】
本実施形態では、カウント値ラッチ回路２０がラッチしたカウント値は、ラッチされる毎にソフト処理部１３に与えられるのではなく、ソフト処理部１３がポーリングにより定期的にリードする。なお、本実施形態では、ＪＫ−ＦＦ１８と、カウンタ１９と、カウント値ラッチ回路２０で位相差検出部が構成されている。
【００２４】
図５及び図６は位相比較部１２の動作例を示すタイムチャートであり、（Ａ）はサンプルクロックＣＬＫ＿Ｓ、（Ｂ）は分周クロックＣＬＫ＿ａ、（Ｃ）は分周クロック立ち上がり検出信号Ｓ１６、（Ｄ）は分周クロックＣＬＫ＿ｂ、（Ｅ）は分周クロック立ち上がり検出信号Ｓ１７、（Ｆ）はカウンタイネーブル信号ＣＥ、（Ｇ）はカウンタ１９のカウント値を示している。
【００２５】
図５に示す動作例は分周クロックＣＬＫ＿ｂが分周クロックＣＬＫ＿ａに対してサンプルクロックＣＬＫ＿Ｓで３クロック遅れている場合であり、この場合には、位相比較結果として「３」がカウント値ラッチ回路２０にラッチされ、続いて、カウンタ１９はリセットされる。
【００２６】
図６に示す動作例は分周クロックＣＬＫ＿ｂが分周クロックＣＬＫ＿ａに対してサンプルクロックＣＬＫ＿Ｓで１３クロック遅れている場合であり、この場合には、位相比較結果として「１３」がカウント値ラッチ回路２０にラッチされ、続いて、カウンタ１９はリセットされる。
【００２７】
図７はソフト処理部１３の構成を示すブロック回路図である。ソフト処理部１３は、ＣＰＵ（central processing unit）２１と、ソフト処理部１３が行うソフト処理に必要なプログラム等を記憶するＲＯＭ（read only memory）２２と、ＣＰＵ２１が演算に使用するＲＡＭ（random access memory）２３と、タイマ２４と、ソフト制御用パラメータ・テーブル２５と、デューティ比設定レジスタ２６と、１００進フリーカウンタ２７と、制御電圧生成用パルス列発生部２８を有している。
【００２８】
ソフト制御用パラメータ・テーブル２５は、ＣＰＵ２１がカウント値ラッチ回路２０より前回リードしたカウント値と、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値と、制御電圧生成用パルス列発生部２８から出力すべき制御電圧生成用パルス列ＣＰのデューティ比との関係をテーブル化したものである。
【００２９】
本実施形態では、制御電圧生成用パルス列発生部２８から出力すべき制御電圧生成用パルス列ＣＰのデューティ比は、ＣＰＵ２１がカウント値ラッチ回路２０より前回リードしたカウント値と今回リードしたカウント値との関係において決定されるが、この関係をテーブル化したものがソフト制御用パラメータ・テーブル２５である。
【００３０】
デューティ比設定レジスタ２６は、ＣＰＵ２１が制御電圧生成用パルス列発生部２８から発生すべき制御電圧生成用パルス列ＣＰのデューティ比を設定するものであり、ＣＰＵ２１は、ソフト制御用パラメータ・テーブル２５を参照し、カウント値ラッチ回路２０より前回リードしたカウント値と今回リードしたカウント値から、制御電圧生成用パルス列ＣＰのデューティ比を決定する。
【００３１】
１００進フリーカウンタ２７は、制御電圧生成用パルス列ＣＰの周波数の１００倍の周波数を持つクロックをカウントするものであり、０から９９までカウントして０に戻るカウンタである。
【００３２】
制御電圧生成用パルス列発生部２８は、制御電圧生成用パルス列ＣＰを発生するものであり、デューティ比設定レジスタ２６に設定されたデューティ比Ｓ２６と１００進カウンタ２７のカウント値Ｓ２７を比較し、デューティ比Ｓ２６≧カウント値Ｓ２７の場合は、出力論理値を“１”（ＶＤＤ）とし、デューティ比Ｓ２６＜カウント値Ｓ２７の場合は、出力論理値を“０”(０Ｖ)とすることにより、デューティ比設定レジスタ２６に設定されたデューティ比の制御電圧生成用パルス列ＣＰを出力する。
【００３３】
図８はソフト制御用パラメータ・テーブル２５の内容を示す図である。ソフト制御用パラメータ・テーブル２５は、ＣＰＵ２１がカウント値ラッチ回路２０より前回リードしたカウント値を行番号、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値を列番号として、制御電圧生成用パルス列発生部２８から発生すべき制御電圧生成用パルス列ＣＰのデューティ比を行列状に配置したものである。
【００３４】
したがって、ＣＰＵ２１は、ソフト制御用パラメータ・テーブル２５に記載されたデューティ比のうち、ＣＰＵ２１がカウント値ラッチ回路２０より前回リードしたカウンタ値を行番号、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値を列番号とするデューティ比をデューティ比設定レジスタ２６に設定するデューティ比として決定することになる。
【００３５】
図９〜図１１はソフト制御用パラメータ・テーブル２５の作成方法を説明するための図であり、図９はＣＰＵ２１がカウント値ラッチ回路２０より前回リードしたカウント値を行番号、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値を列番号として、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値を行列状に配置したものである。
【００３６】
ここで、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が０であるということは、カウント値ラッチ回路２０からのカウント値の前回リードに対応する分周クロックＣＬＫ＿ｂの立ち上がり検出時を基準にすると、カウント値ラッチ回路２０からのカウント値の今回リードに対応する分周クロックＣＬＫ＿ｂの立ち上がり検出時においては、分周クロックＣＬＫ＿ａに対する分周クロックＣＬＫ＿ｂの位相が変動していないことを意味している。
【００３７】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が１〜１３であるということは、カウント値ラッチ回路２０からのカウント値の前回リードに対応する分周クロックＣＬＫ＿ｂの立ち上がり検出時を基準にすると、カウント値ラッチ回路２０からのカウント値の今回リードに対応する分周クロックＣＬＫ＿ｂの立ち上がり検出時においては、分周クロックＣＬＫ＿ｂが分周クロックＣＬＫ＿ａに対してサンプルクロックＣＬＫ＿Ｓで１〜１３クロックの位相遅れを起こしていることを意味している。
【００３８】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−１〜−１３であるということは、カウント値ラッチ回路２０からのカウント値の前回リードに対応する分周クロックＣＬＫ＿ｂの立ち上がり検出時を基準にすると、カウント値ラッチ回路２０からのカウント値の今回リードに対応する分周クロックＣＬＫ＿ｂの立ち上がり検出時においては、分周クロックＣＬＫ＿ｂが分周クロックＣＬＫ＿ａに対してサンプルクロックＣＬＫ＿Ｓで１〜１３クロックの位相進みを起こしていることを意味している。
【００３９】
ここで、分周クロックＣＬＫ＿ｂが分周クロックＣＬＫ＿ａに対してサンプルクロックＣＬＫ＿Ｓで７〜１３クロックの位相遅れを起こしているということは、分周クロックＣＬＫ＿ｂが分周クロックＣＬＫ＿ａに対してサンプルクロックＣＬＫ＿Ｓで７〜１クロックの位相進みを起こしていることと等価である。
【００４０】
また、分周クロックＣＬＫ＿ｂが分周クロックＣＬＫ＿ａに対してサンプルクロックＣＬＫ＿Ｓで８〜１３クロックの位相進みを起こしているということは、分周クロックＣＬＫ＿ｂが分周クロックＣＬＫ＿ａに対してサンプルクロックＣＬＫ＿Ｓで６〜１クロックの位相遅れを起こしていることと等価である。
【００４１】
この点を考慮して図９に示すテーブルを補正すると、図１０に示すようになる。即ち、図１０に示すテーブルは、図９において、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が８〜１３、−１３〜−７の部分を、８は−６に、９は−５に、１０は−４に、１１は−３に、１２は−２に、１３は−１に、−１３は１に、−１２は２に、−１１は３に、−１０は４に、−９は５に、−８は６に、−７は７に補正したものである。
【００４２】
図１１はソフト処理部１３が実行を意図する制御電圧生成用パルス列ＣＰのディーティ比の調整方法を示す表図である。ソフト処理部１３は、図１１に示すテーブルを使用した場合において、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−６、−５、−４、４、５、６又は７の場合には、入力クロックＣＬＫ＿Ａと出力クロックＣＬＫ＿Ｂは同期外れの状態と把握する。
【００４３】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−３、−２、２又は３の場合には、入力クロックＣＬＫ＿Ａと出力クロックＣＬＫ＿Ｂは、同期を確立しているが、制御電圧生成用パルス列ＣＰのデューティ比を基準デューティ比である５０％に設定する範囲には収束していない状態と把握する。
【００４４】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−１、０又は１の場合には、入力クロックＣＬＫ＿Ａと出力クロックＣＬＫ＿Ｂは、同期を確立しており、かつ、制御電圧生成用パルス列ＣＰのデューティ比を基準デューティ比である５０％に設定する範囲に収束している状態と把握する。
【００４５】
そして、図１１に示すテーブルにおいて、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−６、−５又は−４の場合には、制御電圧生成用パルス列発生部２８から出力する制御電圧生成用パルス列ＣＰのデューティ比を４７％とする。
【００４６】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−３の場合には、制御電圧生成用パルス列発生部２８から出力する制御電圧生成用パルス列ＣＰのデューティ比を４８％とする。
【００４７】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−２の場合には、制御電圧生成用パルス列発生部２８から出力する制御電圧生成用パルス列ＣＰのデューティ比を４９％とする。
【００４８】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−１、０又は１の場合には、制御電圧生成用パルス列発生部２８から出力する制御電圧生成用パルス列ＣＰのデューティ比を５０％とする。
【００４９】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が２の場合には、制御電圧生成用パルス列発生部２８から出力する制御電圧生成用パルス列ＣＰのデューティ比を５１％とする。
【００５０】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が３の場合には、制御電圧生成用パルス列発生部２８から出力する制御電圧生成用パルス列ＣＰのデューティ比を５２％とする。
【００５１】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が４、５又は６の場合には、制御電圧生成用パルス列発生部２８から出力する制御電圧生成用パルス列ＣＰのデューティ比を５３％とする。
【００５２】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が７の場合には、出力クロックＣＬＫ＿Ｂが進みか遅れか不明のため、制御電圧生成用パルス列発生部２８から出力する制御電圧生成用パルス列ＣＰのデューティ比を前回値とする。
【００５３】
このように、ソフト処理部１３が制御電圧生成用パルス列ＣＰのディーティ比の調整を図１１に示すように行うことを意図していると、ソフト制御用パラメータ・テーブル２５は図８に示すようになる。
【００５４】
図１２はソフト処理部１３の動作を示すフローチャートである。ソフト処理部１３では、ポーリング周期になると、ＣＰＵ２１は、カウント値ラッチ回路２０がラッチしているカウント値をリードし（ステップＰ１）、出力クロックＣＬＫ＿Ｂが入力クロックＣＬＫ＿Ａに対して同期外れを起こしているか否かを判断する（ステップＰ２）。
【００５５】
ここで、出力クロックＣＬＫ＿Ｂが入力クロックＣＬＫ＿Ａに対して同期外れを起こしていると判断する場合には、ＣＰＵ２１は、ソフト制御用パラメータ・テーブル２５を参照して制御電圧生成用パルス列ＣＰのデューティ比の調整を行う（ステップＰ３）。
【００５６】
即ち、例えば、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−６、−５又は−４の場合には、ＣＰＵ２１は、デューティ比設定レジスタ２６にデューティ比４７％の数値部分４７を設定する。この結果、制御電圧生成用パルス列発生部２８は、デューティ比を４７％とする制御電圧生成用パルス列ＣＰを出力する。
【００５７】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が４、５又は６の場合には、ＣＰＵ２１は、デューティ比設定レジスタ２６にデューティ比５３％の数値部分５３を設定する。この結果、制御電圧生成用パルス列発生部２８は、デューティ比を５３％とする制御電圧生成用パルス列ＣＰを出力する。
【００５８】
これに対して、ステップＰ２において、出力クロックＣＬＫ＿Ｂが入力クロックＣＬＫ＿Ａに対して同期外れを起こしていない、即ち、同期が確立されていると判断する場合には、次に、ＣＰＵ２１は、カウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−１、０又は１であるか否かを判断する（ステップＰ４）。
【００５９】
ここで、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−１、０又は１である場合には、ＣＰＵ２１は、制御電圧生成用パルス列ＣＰのデューティ比の調整を行わない（ステップＰ５）。この場合、ＣＰＵ２１は、デューティ比設定レジスタ２６にデューティ比５０％の数値部分５０を設定する。この結果、制御電圧生成用パルス列発生部２８は、デューティ比を５０％とする制御電圧生成用パルス列ＣＰを出力する。
【００６０】
これに対して、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−３、−２、２又は３の場合には、ＣＰＵ２１は、ソフト制御用パラメータ・テーブル２５を参照して制御電圧生成用パルス列ＣＰのデューティ比の調整を行う（ステップＰ６）。
【００６１】
即ち、例えば、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−３の場合には、ＣＰＵ２１は、デューティ比設定レジスタ２６にデューティ比４８％の数値部分４８を設定する。この結果、制御電圧生成用パルス列発生部２８は、デューティ比を４８％とする制御電圧生成用パルス列ＣＰを出力する。
【００６２】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−２の場合には、ＣＰＵ２１は、デューティ比設定レジスタ２６にデューティ比４９％の数値部分４９を設定する。この結果、制御電圧生成用パルス列発生部２８は、デューティ比を４９％とする制御電圧生成用パルス列ＣＰを出力する。
【００６３】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が２の場合には、ＣＰＵ２１は、デューティ比設定レジスタ２６にデューティ比５１％の数値部分５１を設定する。この場合、制御電圧生成用パルス列発生部２８は、デューティ比を５１％とする制御電圧生成用パルス列ＣＰを出力する。
【００６４】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が３の場合には、ＣＰＵ２１は、デューティ比設定レジスタ２６にデューティ比５２％の数値部分５２を設定する。この場合、制御電圧生成用パルス列発生部２８は、デューティ比を５２％とする制御電圧生成用パルス列ＣＰを出力する。
【００６５】
以上のように、本発明の第１実施形態においては、分周器１０は、入力クロックＣＬＫ＿Ａを１／Ｋに分周してなる分周クロックＣＬＫ＿ａを位相比較部１２に与えると共に、分周器１１は、出力クロックＣＬＫ＿Ｂを１／Ｎに分周してなる分周クロックＣＬＫ＿ｂを位相比較部１２に与える。
【００６６】
位相比較部１２は、サンプルクロックＣＬＫ＿Ｓを用いて、分周クロックＣＬＫ＿ａの立ち上がりと分周クロックＣＬＫ＿ｂの立ち上がりを検出し、分周クロックＣＬＫ＿ａに対する分周クロックＣＬＫ＿ｂの位相差をサンプルクロックＣＬＫ＿Ｓのクロック数で換算した値を位相比較結果としてカウント値ラッチ回路２０で保持する。
【００６７】
ソフト処理部１３では、ポーリング周期になると、ＣＰＵ２１は、カウント値ラッチ回路２０が保持するカウント値をリードし、ソフト制御用パラメータ・テーブル２５を参照して、制御電圧生成用パルス列発生部２８から発生すべき制御電圧生成用パルス列ＣＰのデューティ比を決定し、決定したデューティ比をデューティ比設定レジスタ２６に設定する。制御電圧生成用パルス列発生部２８は、デューティ比設定レジスタ２６に設定されたデューティ比の制御電圧生成用パルス列ＣＰを出力する。
【００６８】
ループフィルタ１４は、ソフト処理部１３が出力する制御電圧生成用パルス列ＣＰを平滑化して制御電圧ＶＣを生成し、これを電圧制御発振器１５に与え、電圧制御発振器１５は、制御電圧ＶＣに対応する周波数の出力クロックＣＬＫ＿Ｂを出力する。
【００６９】
このように、本発明の第１実施形態によれば、ソフト処理部１３を設け、位相比較部１２が保持する位相比較結果のソフト処理部１３によるソフト処理を通して電圧制御発振器１５に与える制御電圧ＶＣを制御するとしているので、ジッタ環境や電圧制御発振器１５の特性の差異に応じて、電圧制御発振器１５への電圧制御勾配のパラメータ変更を容易に行うことができると共に、緩い位相同期を確立することができる。したがって、ジッタ環境や電圧制御発振器の特性の差異に柔軟に対応して、安定した出力クロックＣＬＫ＿Ｂを得ることができる。
【００７０】
（第２実施形態）
図１３は本発明の第２実施形態の構成を示すブロック回路図である。本発明の第２実施形態は、周波数をｆ［Ｈｚ］とする入力クロックＣＬＫ＿Ａを入力し、この入力クロックＣＬＫ＿Ａに同期した周波数を（Ｎ／Ｋ）×ｆ［Ｈｚ］とする出力クロックＣＬＫ＿Ｂを生成するものであり、分周器１０、１１と、位相比較部１２と、ソフト処理部２９と、Ｄ／Ａコンバータ３０と、電圧制御発振器１５を有している。
【００７１】
分周器１０、１１、位相比較器１２及び電圧制御発振器１５は、本発明の第１実施形態が備えるものと同様のものである。ソフト処理部２９は、位相比較部１２が保持する位相比較結果をソフト処理してＤ／Ａコンバータ３０に与えるデジタル信号からなるＤ／Ａコンバータ入力値を出力するものである。Ｄ／Ａコンバータ３０は、ソフト処理部２９から与えられるＤ／Ａコンバータ入力値を制御電圧ＶＣに変換するものである。
【００７２】
図１４はソフト処理部２９の構成を示すブロック回路図である。ソフト処理部２９は、ＣＰＵ２１と、ソフト処理部２９が行うソフト処理に必要なプログラムなどを記憶するＲＯＭ３１と、ＲＡＭ２３と、タイマ２４と、ソフト制御用パラメータ・テーブル３２と、Ｄ／Ａコンバータ入力値設定レジスタ３３を有している。ＣＰＵ２１と、ＲＡＭ２３と、タイマ２４は、図７に示すソフト処理部１３が備えるものと同様のものである。
【００７３】
ソフト制御用パラメータ・テーブル３２は、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値と、ＣＰＵ２１がカウント値ラッチ回路２０より前回リードしたカウント値と、Ｄ／Ａコンバータ入力値との関係をテーブル化したものである。本実施形態では、Ｄ／Ａコンバータ入力値は、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウンタ値と前回リードしたカウント値との関係において決定されるが、この関係をテーブル化したものがソフト制御用パラメータ・テーブル３２である。
【００７４】
Ｄ／Ａコンバータ入力値設定レジスタ３３は、ＣＰＵ２１がＤ／Ａコンバータ入力値を設定するものであり、ＣＰＵ２１は、ソフト制御用パラメータ・テーブル３２を参照し、カウント値ラッチ回路２０より前回リードしたカウンタ値と今回リードしたカウント値から、Ｄ／Ａコンバータ入力値を決定する。
【００７５】
図１５はソフト制御用パラメータ・テーブル３２を説明するための図であり、ＣＰＵ２１がカウント値ラッチ回路２０より前回リードしたカウント値を行番号、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値を列番号として、電圧制御発振器１５に与えるべき制御電圧ＶＣを行列状に配置して示すものである。本実施形態が使用するソフト制御用パラメータ・テーブル３２は、図１５において、制御電圧ＶＣの代わりに、対応するＤ／Ａコンバータ入力値を配置したものである。
【００７６】
したがって、ＣＰＵ２１は、ソフト制御用パラメータ・テーブル３２に記載されたＤ／Ａコンバータ入力値のうち、ＣＰＵ２１がカウント値ラッチ回路２０より前回リードしたカウント値を行番号、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値を列番号とするＤ／Ａコンバータ入力値をＤ／Ａコンバータ入力値設定レジスタ３３に設定すべきＤ／Ａコンバータ入力値として決定することになる。
【００７７】
図１６はソフト処理部２９が実行を意図するＤ／Ａコンバータ入力値の調整方法を示す表図である。ソフト処理部２９は、図１に示すソフト処理部１３の場合と同様に図１０に示すテーブルを使用した場合において、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−６、−５、−４、４、５、６又は７の場合には、入力クロックＣＬＫ＿Ａと出力クロックＣＬＫ＿Ｂは同期外れの状態と把握する。
【００７８】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−３、−２、２又は３の場合には、入力クロックＣＬＫ＿Ａと出力クロックＣＬＫ＿Ｂは、同期を確立しているが、制御電圧ＶＣを基準値である２.５Ｖに設定する範囲には収束していない状態と把握する。
【００７９】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−１、０又は１の場合には、入力クロックＣＬＫ＿Ａと出力クロックＣＬＫ＿Ｂは、同期を確立しており、制御電圧ＶＣを基準値である２.５Ｖに設定する範囲に収束している状態と把握する。
【００８０】
そして、図１０に示すテーブルにおいて、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−６、−５又は−４の場合には、Ｄ／Ａコンバータ入力値を制御電圧ＶＣが２.２Ｖとなる値とする。
【００８１】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−３の場合には、Ｄ／Ａコンバータ入力値を制御電圧ＶＣが２.３Ｖとなる値とする。
【００８２】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−２の場合には、Ｄ／Ａコンバータ入力値を制御電圧ＶＣが２.４Ｖになる値とする。
【００８３】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−１、０又は１の範囲にある場合には、Ｄ／Ａコンバータ入力値を制御電圧ＶＣが２.５Ｖになる値とする。
【００８４】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が２の場合には、Ｄ／Ａコンバータ入力値を制御電圧ＶＣが２.６Ｖになる値とする。
【００８５】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が３の場合には、Ｄ／Ａコンバータ入力値を制御電圧ＶＣが２.７Ｖになる値とする。
【００８６】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が４、５又は６の場合には、Ｄ／Ａコンバータ入力値を制御電圧ＶＣが２.８Ｖになる値とする。
【００８７】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が７の場合には、出力クロックＣＬＫ＿Ｂが進みか遅れか不明のため、Ｄ／Ａコンバータ入力値を前回値とする。
【００８８】
このように、ソフト処理部２９がＤ／Ａコンバータ入力値の調整を図１６に示すように行うことを意図していると、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値と、ＣＰＵ２１がカウント値ラッチ回路２０より前回リードしたカウント値と、電圧制御発振器１５に与えるべき制御電圧ＶＣとの関係は、図１５に示すようになる。したがって、ソフト制御用パラメータ・テーブル３２は、図１５において、制御電圧ＶＣの代わりに、対応するＤ／Ａコンバータ入力値を配置したものとなる。
【００８９】
図１７はソフト処理部２９の動作を示すフローチャートである。ソフト処理部２９では、ポーリング周期になると、ＣＰＵ２１は、カウント値ラッチ回路２０がラッチしているカウント値をリードし（ステップＱ１）、出力クロックＣＬＫ＿Ｂが入力クロックＣＬＫ＿Ａに対して同期外れを起こしているか否かを判断する（ステップＱ２）。
【００９０】
ここで、出力クロックＣＬＫ＿Ｂが入力クロックＣＬＫ＿Ａに対して同期外れを起こしていると判断する場合には、ＣＰＵ２１は、ソフト制御用パラメータ・テーブル３２を参照してＤ／Ａコンバータ入力値の調整を行う（ステップＱ３）。
【００９１】
即ち、例えば、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−６、−５又は−４の場合には、ＣＰＵ２１は、Ｄ／Ａコンバータ入力値設定レジスタ３３に制御電圧ＶＣが２.２ＶとなるようなＤ／Ａコンバータ入力値を設定する。
【００９２】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が４、５又は６の場合には、ＣＰＵ２１は、Ｄ／Ａコンバータ入力値設定レジスタ３３に制御電圧ＶＣが２.８ＶとなるようなＤ／Ａコンバータ入力値を設定する。
【００９３】
これに対して、ステップＱ２において、出力クロックＣＬＫ＿Ｂが入力クロックＣＬＫ＿Ａに対して同期外れを起こしていない、即ち、同期が確立されていると判断する場合には、次に、ＣＰＵ２１は、カウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−１、０又は１であるか否かを判断する（ステップＱ４）．
【００９４】
ここで、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−１、０又は１の場合には、ＣＰＵ２１は、Ｄ／Ａコンバータ入力値の調整を行わない（ステップＱ５）。即ち、ＣＰＵ２１は、Ｄ／Ａコンバータ入力値設定レジスタ３３に制御電圧ＶＣが２.５ＶとなるようなＤ／Ａコンバータ入力値を設定する。
【００９５】
これに対して、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−３、−２、２又は３の場合には、ＣＰＵ２１は、ソフト制御用パラメータ・テーブル３２を参照してＤ／Ａコンバータ入力値の調整を行う（ステップＱ６）。
【００９６】
即ち、例えば、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−３の場合には、ＣＰＵ２１は、Ｄ／Ａコンバータ入力値設定レジスタ３３に制御電圧ＶＣが２.３ＶとなるようなＤ／Ａコンバータ入力値を設定する。
【００９７】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が−２の場合には、ＣＰＵ２１は、Ｄ／Ａコンバータ入力値設定レジスタ３３に制御電圧ＶＣが２.４ＶとなるようなＤ／Ａコンバータ入力値を設定する。
【００９８】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が２の場合には、ＣＰＵ２１は、Ｄ／Ａコンバータ入力値設定レジスタ３３に制御電圧ＶＣが２.６ＶとなるようなＤ／Ａコンバータ入力値を設定する。
【００９９】
また、ＣＰＵ２１がカウント値ラッチ回路２０より今回リードしたカウント値から前回リードしたカウント値を減算した値が３の場合には、ＣＰＵ２１は、Ｄ／Ａコンバータ入力値設定レジスタ３３に制御電圧ＶＣが２.７ＶとなるようなＤ／Ａコンバータ入力値を設定する。
【０１００】
以上のように、本発明の第２実施形態においては、分周器１０は、入力クロックＣＬＫ＿Ａを１／Ｋに分周してなる分周クロックＣＬＫ＿ａを位相比較部１２に与えると共に、分周器１１は、出力クロックＣＬＫ＿Ｂを１／Ｎに分周してなる分周クロックＣＬＫ＿ｂを位相比較部１２に与える。
【０１０１】
位相比較部１２は、サンプルクロックＣＬＫ＿Ｓを用いて、分周クロックＣＬＫ＿ａの立ち上がりと分周クロックＣＬＫ＿ｂの立ち上がりを検出し、分周クロックＣＬＫ＿ａに対する分周クロックＣＬＫ＿ｂの位相差をサンプルクロックＣＬＫ＿Ｓのクロック数で換算してカウント値ラッチ回路２０で保持する。
【０１０２】
ソフト処理部２９では、ポーリング周期になると、ＣＰＵ２１は、カウント値ラッチ回路２０が保持するカウント値をリードし、ソフト制御用パラメータ・テーブル３２を参照してＤ／Ａコンバータ入力値を決定し、決定したＤ／Ａコンバータ入力値をＤ／Ａコンバータ入力値設定レジスタ３３に設定する。
【０１０３】
Ｄ／Ａコンバータ３０は、ソフト処理部２９から与えられるＤ／Ａコンバータ入力値をアナログ変換して制御電圧ＶＣを生成し、これを電圧制御発振器１５に与え、電圧制御発振器１５は、制御電圧ＶＣに対応する周波数の出力クロックＣＬＫ＿Ｂを出力する。
【０１０４】
このように、本発明の第２実施形態によれば、ソフト処理部２９を設け、位相比較部１２が出力する位相比較結果のソフト処理部２９によるソフト処理を通して電圧制御発振器１５に与える制御電圧ＶＣを制御するとしているので、ジッタ環境や電圧制御発振器１５の特性の差異に応じて、電圧制御発振器１５への電圧制御勾配のパラメータ変更を容易に行うことができると共に、緩い位相同期を確立することができる。したがって、ジッタ環境や電圧制御発振器の特性の差異に柔軟に対応して、安定した出力クロックＣＬＫ＿Ｂを得ることができる。
【０１０５】
ここで、本発明のＰＬＬ回路を整理すると、本発明のＰＬＬ回路には、少なくとも、以下のＰＬＬ回路が含まれる。
【０１０６】
（付記１）入力クロックを分周して第１の分周クロックを出力する第１の分周器と、出力クロックを分周して第２の分周クロックを出力する第２の分周器と、前記第１、第２の分周クロックの位相を比較し、位相比較結果を保持する位相比較部と、前記位相比較結果をソフト処理して前記位相比較結果に応じたデューティ比の制御電圧生成用パルス列を出力するソフト処理部と、前記制御電圧生成用パルス列を平滑化して制御電圧を出力する平滑化手段と、前記制御電圧に制御されて前記出力クロックを生成する電圧制御発振器を有することを特徴とするＰＬＬ回路。
【０１０７】
（付記２）前記ソフト処理部は、ＣＰＵと、前記位相比較結果の今回値と前記位相比較結果の前回値と前記ソフト処理部が出力すべき前記制御電圧生成用パルス列のデューティ比との関係を示し、前記ＣＰＵが前記制御電圧生成用パルス列のデューティ比を決定するために参照するソフト制御用パラメータ・テーブルを有することを特徴とする付記１記載のＰＬＬ回路。
【０１０８】
（付記３）前記ＣＰＵが決定したデューティ比が設定されるデューティ比設定レジスタと、フリーカウンタと、前記デューティ比設定レジスタに設定されたデューティ比と前記フリーカウンタのカウント値を比較して、前記ＣＰＵが決定したデューティ比の前記制御電圧生成用パルス列を発生する制御電圧生成用パルス列発生部を有することを特徴とする付記２記載のＰＬＬ回路。
【０１０９】
（付記４）入力クロックを分周して第１の分周クロックを出力する第１の分周器と、出力クロックを分周して第２の分周クロックを出力する第２の分周器と、前記第１、第２の分周クロックの位相を比較し、位相比較結果を保持する位相比較部と、前記位相比較結果をソフト処理して前記位相比較結果に応じたＤ／Ａコンバータ入力値を出力するソフト処理部と、前記Ｄ／Ａコンバータ入力値をアナログ変換して制御電圧を出力するＤ／Ａコンバータと、前記制御電圧に制御されて前記出力クロックを生成する電圧制御発振器を有することを特徴とするＰＬＬ回路。
【０１１０】
（付記５）前記ソフト処理部は、ＣＰＵと、前記位相比較結果の今回値と前記位相比較結果の前回値と前記ソフト処理部が出力すべき前記Ｄ／Ａコンバータ入力値との関係を示し、前記ＣＰＵが前記Ｄ／Ａコンバータ入力値を決定するために参照するソフト制御用パラメータ・テーブルを有することを特徴とする付記４記載のＰＬＬ回路。
【０１１１】
（付記６）前記位相比較部は、サンプルクロックにより前記第１の分周クロックの一方のレベルから他方のレベルへの遷移を検出して第１の分周クロック遷移検出信号を出力する第１の分周クロック遷移検出部と、前記サンプルクロックにより前記第２の分周クロックの一方のレベルから他方のレベルへの遷移を検出して第２の分周クロック遷移検出信号を出力する第２の分周クロック遷移検出部と、前記第１、第２の分周クロック遷移検出信号から、前記サンプルクロックのクロック数で換算した前記第１、第２の分周クロックの位相差を前記位相比較結果として検出する位相差検出部を有することを特徴とする付記１〜５のいずれか一の付記に記載のＰＬＬ回路。
【図面の簡単な説明】
【０１１２】
【図１】本発明の第１実施形態の構成を示すブロック回路図である。
【図２】本発明の第１実施形態が備えるソフト処理部が出力する制御電圧生成用パルス列を示す波形図である。
【図３】本発明の第１実施形態が備える電圧制御発振器の制御電圧対発振周波数特性を示す図である。
【図４】本発明の第１実施形態が備える位相比較部の構成を示すブロック回路図である。
【図５】本発明の第１実施形態が備える位相比較部の動作例を示すタイムチャートである。
【図６】本発明の第１実施形態が備える位相比較部の動作例を示すタイムチャートである。
【図７】本発明の第１実施形態が備えるソフト処理部の構成を示すブロック回路図である。
【図８】本発明の第１実施形態が備えるソフト処理部の構成要素であるソフト制御用パラメータ・テーブルの内容を示す図である。
【図９】図８に示すソフト制御用パラメータ・テーブルの作成方法を説明するための図である。
【図１０】図９に示すテーブルを補正したテーブルを示す図である。
【図１１】本発明の第１実施形態が備えるソフト処理部が実行を意図する制御電圧生成用パルス列のデューティ比の調整方法を示す表図である。
【図１２】本発明の第１実施形態が備えるソフト処理部の動作を示すフローチャートである。
【図１３】本発明の第２実施形態の構成を示すブロック回路図である。
【図１４】本発明の第２実施形態が備えるソフト処理部の構成を示すブロック回路図である。
【図１５】本発明の第２実施形態が備えるソフト処理部の構成要素であるソフト制御用パラメータ・テーブルを説明するための図である。
【図１６】本発明の第２実施形態が備えるソフト処理部が実行を意図するＤ／Ａコンバータ入力値の調整方法を示す表図である。
【図１７】本発明の第２実施形態が備えるソフト処理部の動作を示すフローチャートである。
【図１８】従来のＰＬＬ回路の一例の構成を示すブロック回路図である。
【符号の説明】
【０１１３】
１、２…分周器
３…位相比較部
４…ループフィルタ
５…電圧制御発振器
１０、１１…分周器
１２…位相比較部
１３…ソフト処理部
１４…ループフィルタ
１５…電圧制御発振器
１６、１７…分周クロック立ち上がり検出回路
１８…ＪＫフリップフロップ
１９…カウンタ
２０…カウント値ラッチ回路
２１…ＣＰＵ
２２…ＲＯＭ
２３…ＲＡＭ
２４…タイマ
２５…ソフト制御用パラメータ・テーブル
２６…デューティ比設定レジスタ
２７…１００進フリーカウンタ
２８…制御電圧生成用パルス列発生部
２９…ソフト処理部
３０…Ｄ／Ａコンバータ
３１…ＲＯＭ
３２…ソフト制御用パラメータ・テーブル
３３…Ｄ／Ａコンバータ入力値設定レジスタ
【図１】
2007068081.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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