(57)【要約】【課題】回路特性を低下させることなく、ほぼ同一の金型を用いて形状加工を行うことができ、同一の樹脂封止用金型を用いて樹脂封止を行うことの可能な、半導体装置を提供する。【解決手段】複数の端子と、複数の半導体素子搭載部とを備えたリードフレームと、前記半導体素子搭載部にそれぞれ搭載された、複数の半導体素子と、前記半導体素子搭載部および前記半導体素子を覆うパッケージとを備え、前記複数の端子の少なくとも２つが前記パッケージ内部で連結されており、前記パッケージ内部における前記複数の端子の隣接する２つの端子間領域の延長線上で前記連結部が、切断可能であるように形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の端子と、複数の半導体素子搭載部とを備えたリードフレームと、
前記半導体素子搭載部にそれぞれ搭載された、複数の半導体素子と、
前記半導体素子搭載部および前記半導体素子を覆うパッケージとを備え、
前記複数の端子の少なくとも２つが前記パッケージ内部で連結部を介して連結されており、
前記パッケージ内部における前記複数の端子の隣接する２つの端子間領域の延長線上で前記連結部が、切断可能であるように形成された半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記端子は、前記パッケージの相対向する側から導出されたデュアルインラインタイプのリード構造をなしており、前記パッケージの外側で、対称となるように配列された半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記複数の半導体素子は、トランジスタとダイオードであり、
前記パッケージの一方の側に３つの端子が導出されると共に、他の一方の側に２つの端子が導出されたデュアルインラインタイプのリード構造をなしており、
一方の側に位置する前記端子の隣接する２つが前記パッケージ内で連結された半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記半導体素子搭載部が
トランジスタを搭載する第１の半導体素子搭載部と、
ダイオードを搭載する第２の半導体素子搭載部とを備え、
前記第１の半導体素子搭載部が、前記パッケージの端縁に沿って伸長し、前記ダイオードのアノードに接続されるアノード端子に接続する連結部を備え、
前記連結部が前記端子の少なくとも１つの端縁と一直線上に位置する半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記第１の半導体素子搭載部にＮチャネルＭＯＳＦＥＴが搭載されるとともに、
前記第２の半導体素子搭載部にショットキーバリアダイオードが搭載されており、
前記パッケージの一方の側に、前記第１の半導体素子搭載部に接続されたドレイン端子およびアノード端子が配置されるとともに、
前記パッケージの他方の側に、ゲート端子、ソース端子およびカソード端子が配置された半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記ソース端子の一方の端縁と前記第１の半導体素子搭載部の一方の端縁が同一直線上にある半導体装置。
【請求項７】
複数の端子と、複数の半導体素子搭載部とを備えたリードフレームと、
前記半導体素子搭載部にそれぞれ搭載された、複数の半導体素子と、
前記半導体素子搭載部および前記半導体素子を覆うパッケージとを備え、
前記複数の端子の少なくとも２つが前記パッケージ内部で連結されており、
前記パッケージ内部における前記複数の端子の隣接する２つの端子間領域の延長線上で前記連結部が、切断可能であるように形成された半導体装置の設計方法であって、
前記複数の半導体素子に接続される端子のうち相互接続されるものの有無を検出する工程と、
前記端子のうち相互接続されるものが存在する場合には、両者を隣接するように配置し、前記パッケージ内で連結部を介して連結するように、外部導出端子配列を決定する工程とを含む半導体装置の設計方法。
【請求項８】
請求項７に記載の半導体装置の設計方法であって、
前記複数の半導体素子はＮチャネルＭＯＳＦＥＴおよびショットキーバリアダイオードであり、
前記第１の半導体素子搭載部に接続されたドレイン端子およびアノード端子を前記パッケージの一方の側に配置するとともに、前記第１の半導体素子搭載部と前記アノード端子とを前記パッケージ内部で連結しており、
前記第１の半導体素子搭載部にＮチャネルＭＯＳＦＥＴを搭載するとともに、
前記第２の半導体素子搭載部にショットキーバリアダイオードを搭載し、
前記パッケージの他方の側に、ゲート端子、ソース端子およびカソード端子を配置するようにした半導体装置の設計方法。
【請求項９】
請求項７または８に記載の半導体装置の設計方法を用いて前記半導体装置を製造するようにした半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法であって、
複数の端子と、複数の半導体素子搭載部とを備えたリードフレームを、打ち抜き法で形成する工程を含み、
前記打ち抜き工程を一部変更することにより、前記第１または第２の半導体素子搭載部と前記端子のいずれかを連結した状態で、打ち抜くようにした半導体装置の製造方法。
【請求項１１】
請求項９に記載の半導体装置の製造方法であって、
複数の端子と、複数の半導体素子搭載部とを備えたリードフレームを、打ち抜き法で形成する工程を含み、
前記打ち抜き工程を一部変更することにより、前記第１または第２の半導体素子搭載部と前記端子のいずれかを切断するように、打ち抜くようにした半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の設計方法および半導体装置の製造方法に係り、使用する回路に合わせ、最適な端子配列となるようにした半導体装置に関する。
【背景技術】
【０００２】
近年パーソナルコンピュータ、携帯電話に代表される電子機器の小型化に伴う電子部品の高密度実装化が進んでおり、それに伴いダイオード、トランジスタなどの半導体装置においては、実装面積を縮小するとともに、実装汎用性の高いデバイスを得るために、種々の工夫が重ねられている。
【０００３】
このような状況の中で、端子の位置およびパッケージの形状を定めることにより、樹脂封止工程において用いられる封止用金型は共通となる。またこのようにして形成された実装基板の配線パターンが共通化されうることから、またパッケージに設けられた端子は金型を共通にし、コストを低下させる等の理由で内蔵される回路に関係がなく配置が定められるようにした構造が提案されている（特許文献１）。
【０００４】
例えば、ダウンコンバータ回路を形成する際、５端子タイプのパッケージに、ＭＯＳＦＥＴとショットキー・バリア・ダイオード（ＳＢＤ）とを用いた複合素子を内蔵したものが用いられている。
このパッケージを用いて、ダウンコンバータ回路に代えて、アップコンバータ回路を形成しようとすると、外部での接続配線が複雑となるという問題がある。
【０００５】
すなわち、従来の半導体装置に用いられるリードフレームおのびそのパッケージは図５および図６に平面図を示すように、デュアルインライン型の端子配置を有し、パッケージ１の一方の側にはアノード端子Ａ１７、ソース端子Ｓ１６、ゲート端子Ｇ１５、これと対向する他方の側にはカソード端子Ｋ１４及びドレイン端子Ｄ１３が設けられている。これらのうち、カソード端子Ｋ及びドレイン端子Ｄの配置は固定されている。
【０００６】
従来、ダウンコンバータ回路には、図７に等価回路図を示すように、ＰチャネルＭＯＳＦＥＴ３ＰとＳＢＤ２を用いたダウンコンバータ回路である。このダウンコンバータ回路は、電池または商用電源を整流して得られた直流電源４にＰチャネルＭＯＳＦＥＴ３ＰとＳＢＤ２を接続し、負荷回路７からダウンコンバートされた電流を取り出すようにしたものである。ここで、直流電源４にはＰチャネルＭＯＳＦＥＴ３Ｐのソース電極Ｓが接続される。前記ＰチャネルＭＯＳＦＥＴ３Ｐのドレイン電極Ｄはインダクタンス５を介してチューナー等の負荷回路７に接続されている。ここでインダクタンス５にはコンデンサ６が接続されている。
【０００７】
このＰチャネルＭＯＳＦＥＴ３Ｐのドレイン電極ＤにはＳＢＤ２のカソード電極Ｋが接続されている。ダウンコーバータ回路は上述する構成をなしており、ＰチャネルＭＯＳＦＥＴ３Ｐはゲート電極Ｇに印加される制御信号に制御され、直流電源４の電圧、例えば１０ＶはＳＢＤ２、インダクタンス５及びコンデンサ６の動作と相俟って５Ｖに低下されて負荷回路７に供給される。
【０００８】
この回路を形成するに際し、ＰチャネルＭＯＳＦＥＴ３ＰとＳＢＤ２とは同一のパッケージ１に収納される。ここで用いられるパッケージにおいては、第１および第２の半導体素子搭載部１１および１２と、５つの端子１３，１４，１５，１６，１７を備えたリードフレームが用いられる。まずこのリードフレームの、第１および第２の半導体素子搭載部１１および１２にそれぞれＳＢＤ２および、ＰチャネルＭＯＳＦＥＴ３Ｐを搭載し、ワイヤボンディングによって端子とこれらの素子との電気的接続がなされる。そして封止用金型を用いて樹脂封止がなされる。
【０００９】
ところで、このパッケージを用いてアップコンバータを形成する場合、図８に等価回路を示すように、ＮチャネルＭＯＳＦＥＴ３ＮとＳＢＤ２とを用いて同様に形成される。しかしながら、回路構成が若干異なっており、ダウンコンバータ回路ではＰチャネルＭＯＳＦＥＴ３Ｐのドレイン端子とＳＢＤ２のカソード端子とが接続されるのに対し、アップコンバータ回路では、ＮチャネルＭＯＳＦＥＴ３Ｎのドレイン端子にＳＢＤ２のアノード端子が接続される。
【００１０】
すなわち図８に示すようにＮチャネルＭＯＳＦＥＴ３ＮとＳＢＤ２を用いたアップコンバータ回路では、前述と同様に電池または商用電源を整流して得られた直流電源４にはインダクタンス５の一端が接続されている。そして前記インダクタンス５の他端はＳＢＤ２のアノード電極Ａに接続され、またＳＢＤ２のカソード電極は負荷回路７に接続されている。このように、アップコーバータ回路は上述する構成をなしており、ＮチャネルＭＯＳＦＥＴ３Ｎはゲート電極Ｇに印加される制御信号に制御され、直流電源４の電圧、例えば５Ｖはインダクタンス５、ＳＢＤ２及びコンデンサ６の動作と相俟って１０Ｖに昇圧されて負荷回路７に供給される。
【００１１】
このようなアップコンバータ回路を図５に示したようなリードフレームに搭載し、封止する場合、ＳＢＤ２は第１の半導体素子搭載部１１に載せられ、ＮチャネルＭＯＳＦＥＴ３Ｎは第２の半導体素子搭載部１２に載せられる。前述したように、パッケージに設けられた端子は内蔵される半導体チップにより決定される。
【００１２】
図６に示すような端子配置のパッケージである場合、ダウンコンバータ回路に使用する場合に、ＳＢＤチップは第１の半導体素子搭載部１１に載せられ、ＰチャネルＭＯＳＦＥＴ３Ｐは第２の半導体素子搭載部１２に載せられる。そしてＳＢＤチップ２のカソード電極はカソード端子Ｋ１４に接続され、またアノード電極はアノード端子Ａ１７に接続される。同様にＰｃｈＭＯＳＦＥＴ３Ｐのドレイン電極はドレイン端子Ｄ１３に接続され、そしてＰチャネルＭＯＳＦＥＴ３Ｐのゲート電極Ｇはゲート端子Ｇ１５に、ソース電極はソース端子Ｓ１６に夫々接続される。
さらに前記ＰチャネルＭＯＳＦＥＴ３Ｐのドレイン電極とＳＢＤ２のカソード電極は、接続する必要があるが、前記カソード端子Ｋ１４とドレイン端子Ｄ１３は同じ側に近接して設けられているので、パッケージ外部で簡単に接続できる。
【００１３】
ところが、このリードフレームおよびパッケージをアップコンバータ回路に使用する場合は、図５に示すように、ＳＢＤチップ２は第１の半導体素子搭載部１１に載せられ、ＮチャネルＭＯＳＦＥＴ３Ｎは第２の半導体素子搭載部１２に載せられる。そしてＳＢＤ２のカソード電極はカソード端子Ｋ１４に接続され、またアノード電極はアノード端子Ａ１７に接続される。同様にＮチャネルＭＯＳＦＥＴ３Ｎのドレイン電極はドレイン端子Ｄ１３に接続され、そしてＮチャネルＭＯＳＦＥＴ３Ｎのゲート電極Ｇはゲート端子Ｇ１５に夫々接続される。さらに前記ＮチャネルＭＯＳＦＥＴ３Ｎのドレイン端子Ｄ１３とＳＢＤ２のアノード端子Ａ１７は接続する必要があるが、前記ドレイン端子Ｄ１３とアノード端子Ａ１７は反対側に設けられて、最も遠い位置となっている。従って接続する基板配線をパッケージの下側を通す等などの配線を行う必要があり、配線が複雑で長くなり、寄生インダクタンスが増加する原因となっている。
【００１４】
そこで端子接続のためのピン端子の配置を変更できるようにしたパッケージ構造が提案されている（特許文献１）
【００１５】
しかしながら、特許文献１では、半導体素子搭載部がパッケージに対して対称配置されており、具体的にどのようにして、端子接続のためのピン端子の配置を変更するかについてはなんら記載もない。また特許文献１のリードフレームを用いようとすると、半導体素子を搭載するフレ−ム面積の縮小につながり、半導体素子面積の縮小を招き、特性劣化につながってしまう。従って、搭載する素子の特性に応じて、半導体素子搭載部の大きさは最適となるように選択するのが望ましい。
【００１６】
【特許文献１】特開２００３−２５８１９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
このように従来の半導体装置では、ダウンコンバータ回路からアップコンバータ回路となるなど用途が変わった場合に、同一のリードフレームを用いて実装しようとすると、最適化は困難であり、配線の引き回しが増大し、半導体装置の微細化を阻む問題となっていた。
また、汎用型の半導体装置では同一のリードフレームを用いて実装するのが望ましく、また同一ではないまでも、ほぼ同一の金型を用いて形状加工を行うことができ、同一の樹脂封止用金型を用いて樹脂封止を行うための要求が高まっている。
本発明は前記実情に鑑みてなされたもので、回路特性を低下させることなく、ほぼ同一の金型を用いて形状加工を行うことができ、同一の樹脂封止用金型を用いて樹脂封止を行うことの可能な、半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明では、複数の端子と、複数の半導体素子搭載部とを備えたリードフレームと、前記半導体素子搭載部にそれぞれ搭載された、複数の半導体素子と、前記半導体素子搭載部および前記半導体素子を覆うパッケージとを備え、前記複数の端子の少なくとも２つが前記パッケージ内部で連結部を介して連結されており、前記パッケージ内部における前記複数の端子の隣接する２つの端子間領域の延長線上で前記連結部が、切断可能であるように形成される。
この構成により、例えばダウンコンバータ回路およびアップコンバータ回路を構成するリードフレームを、この連結部を切断するのみで最適な形状を得ることができる。また複数の端子の隣接する２つの端子間領域の延長線上で前記連結部が、切断可能に構成されているため、リードフレームを打ち抜き加工するに際し、一部の金型を変更するのみで形状加工が容易に実現可能となる。
【００１９】
また本発明では、上記半導体装置において、前記端子は、前記パッケージの相対向する側から導出されたデュアルインラインタイプのリード構造をなしており、前記パッケージの外側で、対称となるように配列されたものを含む。
この構成により、チップの１８０度回転により、接続が容易となるため汎用性が向上し、配線基板への実装に際しては同一配線基板に対し変更なしに実装可能である。また樹脂封止における封止用金型の変更なしに樹脂封止が可能となる。
【００２０】
また本発明では、上記半導体装置において、前記複数の半導体素子は、トランジスタとダイオードであり、前記パッケージの一方の側に３つの端子が導出されると共に、他の一方の側に２つの端子が導出されたデュアルインラインタイプのリード構造をなしており、一方の側に位置する前記端子の隣接する２つが連結されたものを含む。
この構成により、内部接続が容易で、かつ最近接部での接続が可能となるため、低インダクタンスの接続が可能となる。
【００２１】
また本発明では、上記半導体装置において、前記半導体素子搭載部が、トランジスタを搭載する第１の半導体素子搭載部と、ダイオードを搭載する第２の半導体素子搭載部とを備え、前記第１の半導体素子搭載部が、前記パッケージの端縁に沿って伸長し、前記ダイオードのアノードに接続されるアノード端子に接続する連結部を備え、前記連結部が前記端子の少なくとも１つの端縁と一直線上に位置するものを含む。
この構成により、例えばＰチャネルＭＯＳＦＥＴとショットキーバリアダイオードとを接続してダウンコンバータ回路を形成する場合と、ＮチャネルＭＯＳＦＥＴとショットキーバリアダイオードとを接続してアップコンバータ回路を形成する場合との両方に連結部を切断するかどうかのみの変更で最適の実装を実現することが可能となる。また連結部が前記端子の少なくとも１つの端縁と一直線上に位置するように構成されているため、特別の装置を用いることなく、金型の一部を変更するのみで容易に連結部の分断が可能となる。
【００２２】
また本発明では、上記半導体装置において、前記第１の半導体素子搭載部にＮチャネルＭＯＳＦＥＴが搭載されるとともに、前記第２の半導体素子搭載部にショットキーバリアダイオードが搭載されており、前記パッケージの一方の側に、前記第１の半導体素子搭載部に接続されたドレイン端子およびアノード端子が配置されるとともに、前記パッケージの他方の側に、ゲート端子、ソース端子およびカソード端子が配置されたものを含む。
この構成により、インダクタンスの低減を図り、高効率のアップコンバータ回路を形成することが可能となる。
【００２３】
また本発明では、上記半導体装置において、前記ソース端子の一方の端縁と前記第１の半導体素子搭載部の一方の端縁が同一直線上にあるものを含む。
この構成により、特別の装置を用いることなく、金型の一部を変更するのみで容易に連結部の分断が可能となる。
【００２４】
また本発明では、複数の端子と、複数の半導体素子搭載部とを備えたリードフレームと、前記半導体素子搭載部にそれぞれ搭載された、複数の半導体素子と、前記半導体素子搭載部および前記半導体素子を覆うパッケージとを備え、前記複数の端子の少なくとも２つが前記パッケージ内部で連結されており、前記パッケージ内部における前記複数の端子の隣接する２つの端子間領域の延長線上で前記連結部が、切断可能であるように形成された半導体装置の設計方法であって、前記複数の半導体素子に接続される端子のうち相互接続されるものの有無を検出する工程と、前記端子のうち相互接続されるものが存在する場合には、両者を隣接するように配置し、前記パッケージ内で連結部を介して連結するように、外部導出端子配列を決定する工程とを含む。
この構成により、パッケージ内部での接続が設計段階で可能となり、最適形状のリードフレームを用いた実装が可能となる。
【００２５】
また本発明では、上記半導体装置の設計方法において、前記複数の半導体素子はＮチャネルＭＯＳＦＥＴおよびショットキーバリアダイオードであり、前記第１の半導体素子搭載部に接続されたドレイン端子およびアノード端子を前記パッケージの一方の側に配置するとともに、前記第１の半導体素子搭載部と前記アノード端子とを前記パッケージ内部で連結しており、前記第１の半導体素子搭載部にＮチャネルＭＯＳＦＥＴを搭載するとともに、前記第２の半導体素子搭載部にショットキーバリアダイオードを搭載し、前記パッケージの他方の側に、ゲート端子、ソース端子およびカソード端子を配置するようにしたものを含む。
この構成により、高効率で信頼性の高いアップコンバータ回路が形成可能となる。
【００２６】
また本発明は、上記半導体装置の設計方法を用いて前記半導体装置を製造するようにした半導体装置の製造方法である。
本発明は上記、半導体装置の製造方法において、複数の端子と、複数の半導体素子搭載部とを備えたリードフレームを、打ち抜き法で形成する工程を含み、前記打ち抜き工程を一部変更することにより、前記第１または第２の半導体素子搭載部と前記端子のいずれかを連結した状態で、打ち抜くようにしたものを含む。
この構成により、パッケージの内部接続が可能となる。
【００２７】
また本発明では、上記半導体装置の製造方法において、複数の端子と、複数の半導体素子搭載部とを備えたリードフレームを、打ち抜き法で形成する工程を含み、前記打ち抜き工程を一部変更することにより、前記第１または第２の半導体素子搭載部と前記端子のいずれかを切断するように、打ち抜くようにしたものを含む。
この構成により、パッケージの内部接続のないリードフレームが容易に形成される。
【発明の効果】
【００２８】
本発明の半導体置は使用される回路に応じて端子の配置を変更し、内部接続したもので、回路配線等で接続する必要がないため、配線抵抗の低減や寄生インダクタンスの低減ができる。
【発明を実施するための最良の形態】
【００２９】
次に、本発明の半導体装置について図面参照しつつ詳細に説明する。
図１はアップコンバータ回路用のリードフレームを用いた半導体装置の平面説明図、図２はこのリードフレームを示す図である。この半導体装置は、樹脂製のパッケージ１内に、ショットキーバリアダイオード２およびＮチャネルＭＯＳＦＥＴ３Ｎとを、封止したものである。このリードフレーム１０は、５つの端子１３，１４，１５，１６，１７と、第１および第２の半導体素子搭載部１１，１２とを備え、この第２の半導体素子搭載部１２と、前記複数の端子の少なくとも２つ１３，１４とが前記パッケージ内部に相当する領域で連結部１８によって連結されるとともに、このパッケージ内部におけるこれら２つの端子１３，１４の隣接する２つの端子間領域の延長線上で、前記連結部１８が、切断可能であるように形成されたことを特徴とする。また５つの端子は対称となるように配置されている。
【００３０】
この構成により、アップコンバータ回路を構成するリードフレームを、この連結部を切断するのみでダウンコンバータ回路に最適な形状とすることができる。また複数の端子の隣接する２つの端子間領域の延長線上で前記連結部が、切断可能に構成されているため、リードフレームを打ち抜き加工するに際し、一部の金型を変更するのみで形状加工が容易に実現可能となる。
【００３１】
ここで、第１の半導体素子搭載部１１にはショットキーバリアダイオード２が載置され、第２の半導体素子搭載部１２にはＮチャネルＭＯＳＦＥＴチップ３Ｎが載置される。
【００３２】
そしてパッケージ１の一方側にはゲート端子Ｇ１５、ソース端子Ｓ１６及びカソード端子Ｋ１７、の順に配置されている。又前記パッケージ１の他方の側にはドレイン端子Ｄ１３及びアノード端子Ａ１４が連結部１８で連結されて内部接続され配置されている。
【００３３】
図８に示したアップコンバータ回路の等価回路に示すように、ＮチャネルＭＯＳＦＥＴ３ＮとＳＢＤ２を用いたアップコンバータ回路では、ＮチャネルＭＯＳＦＥＴ３Ｎのドレイン端子Ｄ１３と、ＳＢＤ２のアノード端子Ｄ１４とが接続される必要があるが、この構造では、リードフレーム１０の連結部１８でドレイン端子Ｄ１３及びアノード端子Ｄ１４が接続されている。前述と同様に電池または商用電源を整流して得られた直流電源４にはインダクタンス５の一端が接続されている。そして前記インダクタンス５の他端はＳＢＤ２のアノード電極Ａに接続され、またＳＢＤ２のカソード電極は負荷回路７に接続されている。このように、アップコーバータ回路は上述する構成をなしており、ＮチャネルＭＯＳＦＥＴ３Ｎはゲート電極Ｇに加わる制御信号に制御され、直流電源４の電圧、例えば５Ｖはインダクタンス５、ＳＢＤ２及びコンデンサ６の動作と相俟って１０Ｖに昇圧されて負荷回路７に供給される。
【００３４】
次に、このリードフレームを用いてダウンコンバータ回路を形成する場合について説明する。
図３に示すように、図２のリードフレームを、破線で示す連結部１８、および１９を切断し、金型を変更して打ち抜きを行い、ダウンコンバータ回路用のリードフレーム１０を得る。なお、分断領域２０を構成していた領域を連結した状態となるように、してもよいがこのままでもよい。
このリードフレーム１０を用いて、図４に示すように、第１の半導体素子搭載部１１にはショットキーバリアダイオード２が載置され、第２の半導体素子搭載部１２にはＰチャネルＭＯＳＦＥＴチップ３Ｐが載置される。
そしてワイヤボンディング工程を経て、樹脂封止を行うことによりパッケージ１から５つの端子が導出された半導体装置が得られるが、端子配置も半導体素子搭載部も同一であるため、同一の樹脂封止用金型を用いて樹脂封止を行うことが可能となる。
【００３５】
このようにして得られたパッケージ１の一方側にはゲート端子Ｇ１５、ソース端子Ｓ１６及びアノード端子Ａ１７、の順に配置されている。又前記パッケージ１の他方の側にはドレイン端子Ｄ１３及びカソード端子Ｋ１４が、分断されて独立した状態で配置されている。
【００３６】
この場合図７に等価回路を示したように、ＰチャネルＭＯＳＦＥＴチップ３ＰのドレインとＳＢＳ２のカソードとが接続される必要があるが、ドレイン端子Ｄ１３と、カソード端子Ｋ１４とが隣接して配置されているため、接続が容易である。
【００３７】
また、図７に示した等価回路から明らかなように、このダウンコンバータ回路では、電池または商用電源を整流して得られた直流電源４にはＰチャネルＭＯＳＦＥＴ３Ｐのソース電極Ｓが接続される。また、ＭＯＳＦＥＴ３Ｐのドレイン電極Ｄはインダクタンス５を介してチューナー等の負荷回路７が接続されている。
【００３８】
またＰチャネルＭＯＳＦＥＴ３Ｐのドレイン電極ＤにはＳＢＤ２のカソード電極Ｋが接続されている。このＰチャネルＭＯＳＦＥＴ３Ｐのドレイン電極ＤとＳＢＤ２のカソード電極Ｋは実装基板上で回路接続する必要があるが、カソード端子Ｋ１４とドレイン端子Ｄ１３は同じ側に近接して設けられているので、簡単に接続できる。
【００３９】
このようにして、ＰチャネルＭＯＳＦＥＴ３Ｐはゲート電極Ｇに加わる制御信号に制御され、直流電源３の電圧、例えば１０ＶはＳＢＤ２、インダクタンス５及びコンデンサ６の動作と相俟って５Ｖに低下されて負荷回路７に供給される。
【００４０】
前記実施の形態では、ダウンコンバータ回路およびアップコンバータ回路について説明したが、これらに限定されることなく、他の回路にも適用可能であることはいうまでもない。
相互の変換についてはパッケージ設計あるいはリードフレームの設計工程で行うべきであるが、例えば図２に示したアップコンバータ回路用のリードフレームを実際に形成した後、パンチングを行って連結部１８，１９を分断し、ダウンコンバータ用のリードフレームに変更することも可能である。この場合は分断領域２０が残るが、この領域にＳＢＤ２を搭載すればよい。
【００４１】
本発明の半導体置は使用される回路に応じて端子の配置を変更し、内部接続したもので、回路配線等で接続する必要がないことから、種々の汎用型半導体装置への適用が可能となる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態１のアップコンバータ用の半導体装置の平面図
【図２】本発明の実施の形態１のアップコンバータ用のリードフレームを示す図
【図３】本発明の実施の形態１のアップコンバータ用のリードフレームをダウンコンバータ用に変更した場合のリードフレームを示す説明図
【図４】本発明の実施の形態１のダウンコンバータ用の半導体装置の平面図
【図５】従来例のアップコンバータ用の半導体装置用のリードフレームを示す図
【図６】従来例のアップコンバータ用の半導体装置の平面図
【図７】ダウンコンバータ回路の回路図
【図８】アップコンバータ回路の回路図
【符号の説明】
【００４３】
１    パッケージ
２    ＳＢＤ
３Ｐ  ＰチャネルＭＯＳＦＥＴ
３Ｎ  ＮチャネルＭＯＳＦＥＴ
４    直流電源
５    インダクタンス
６    コンデンサ
７    負荷回路
１０  リードフレーム
１１  第１の半導体素子搭載部
１２  第２の半導体素子搭載部
１８，１９  連結部
【図１】
2007294669.tif 000003
【図２】
2007294669.tif 000004
【図３】
2007294669.tif 000005
【図４】
2007294669.tif 000006
【図５】
2007294669.tif 000007
【図６】
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【図７】
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【図８】
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