(57)【要約】【課題】データを正確にかつ速く検出し、回路規模と消費電力が小さい半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルＭＣと、ワード線ＷＬＬ、ＷＬＲと、メモリセルのデータを伝達する第１のビット線ＢＬＬと、基準データを伝達する第２のビット線ＢＬＲと、データおよび基準データをそれぞれ伝達する第１および第２のセンスノードＳＮＬ、ＳＮＲと、第１のビット線と第１のセンスノードとの間の第１のトランスファゲートＴＧＬと、第２のビット線と第２のセンスノードとの第２のトランスファゲートＴＧＲと、第１のセンスノードと第２のセンスノードとの間の第１の短絡スイッチＴＰ３と、データ読出し時にメモリセルへ負荷電流を流し、かつ第１の短絡スイッチを切ることによってセンスノードＳＮＬ、ＳＮＲの電位差を増幅する第１のフリップフロップＦＦ１とを備える。【選択図】図２
2007257786.tif 000002
【特許請求の範囲】
【請求項１】
電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルと、
前記メモリセルのゲートに接続されたワード線と、
前記メモリセルに接続され、該メモリセルのデータを伝達する第１のビット線と、
前記メモリセルのデータを検出するために用いられる基準データを伝達する第２のビット線と、
前記メモリセルのデータおよび前記基準データをそれぞれ伝達する第１のセンスノードおよび第２のセンスノードと、
前記第１のセンスノードと前記第２のセンスノードとの間に設けられた第１の短絡スイッチと、
データ読出し時に前記メモリセルへ負荷電流を流し、かつ前記第１の短絡スイッチを切ることによって前記第１のセンスノードと前記第２のセンスノードとの間に生じた電位差を増幅する第１のフリップフロップとを備えた半導体記憶装置。
【請求項２】
前記第１のビット線と前記第１のセンスノードとの間に設けられた第１のトランスファゲートと、
前記第２のビット線と前記第２のセンスノードとの間に設けられた第２のトランスファゲートと、
前記第１のビット線と前記第１のセンスノードとの間に前記第１のトランスファゲートに対して並列接続され、データ書込み時に駆動される第１のインバータと、
前記第２のビット線と前記第２のセンスノードとの間に前記第２のトランスファゲートに対して並列接続され、データ書込み時に駆動される第２のインバータとをさらに備えたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶する第１のメモリセルおよび第２のメモリセルであって、互いに逆極性のデータを記憶する第１のメモリセルおよび第２のメモリセルと、
前記第１のメモリセルのデータを伝達する第１のビット線と、
前記第２のメモリセルのデータを伝達する第２のビット線と、
前記第１のビット線からの前記第１のメモリセルのデータを伝達する第１のセンスノードと、
前記第２のビット線からの前記第２のメモリセルのデータを伝達する第２のセンスノードと、
前記第１のセンスノードと前記第２のセンスノードとの間に設けられた第１の短絡スイッチと、
データ読出し時に前記第１および前記第２のメモリセルへ負荷電流を流し、かつ前記第１の短絡スイッチを切ることによって前記第１のセンスノードと前記第２のセンスノードとの間に生じた電位差を増幅する第１のフリップフロップとを備えた半導体記憶装置。
【請求項４】
前記第１の短絡スイッチが前記第１のセンスノードと前記第２のセンスノードとを短絡した状態で前記第１のフリップフロップがデータを検出し、データ検出後またはデータ検出と同時に前記第１の短絡スイッチが前記第１のセンスノードと前記第２のセンスノードとを切断することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１のセンスノードと前記第２のセンスノードとの間に接続され、前記第１のメモリセルおよび前記第２のメモリセルへデータを書き込むときに動作を開始する第２のフリップフロップをさらに備えたことを特徴とする請求項３または請求項４に記載の半導体記憶装置。
【請求項６】
前記第１のセンスノードと前記第２のセンスノードとの間に接続され、前記第１のフリップフロップがデータ検出動作を開始する前に、前記第１のセンスノードと前記第２のセンスノードとを切断する第２の短絡スイッチをさらに備えたことを特徴とする請求項３から請求項５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記第１のビット線と前記第１のセンスノードとの間に設けられた第１のトランスファゲートと、
前記第２のビット線と前記第２のセンスノードとの間に設けられた第２のトランスファゲートと、
前記第１のビット線と前記第１のセンスノードとの間に前記第１のトランスファゲートに対して並列接続され、データ書込み時に駆動される第１のインバータと、
前記第２のビット線と前記第２のセンスノードとの間に前記第２のトランスファゲートに対して並列接続され、データ書込み時に駆動される第２のインバータとをさらに備えたことを特徴とする請求項３から請求項６のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、例えば、ＦＢＣ（Floating Body Cell）のセンスアンプに関する。
【背景技術】
【０００２】
従来のＦＢＣ−ＤＲＡＭに用いられるセンスアンプは、図２６に示すようにセンスノード対に接続された電流負荷回路およびＣＭＯＳラッチ回路を備えていた。電流負荷回路およびＣＭＯＳラッチ回路の両方を備えたセンスアンプは、データの正確な検出を確実にすることができる、即ち、センスアンプを構成するトランジスタの閾値電圧のばらつきに対してロバストであるという利点を有する。しかし、このようなセンスアンプは、電流負荷回路およびＣＭＯＳラッチ回路の両方を備えているので、センスアンプの回路規模が大きくなるという欠点を有する。特に、ビット線対ごとにセンスアンプが設けられている場合、センスアンプの回路規模が大きいことは、装置全体のサイズに大きく影響する。
【０００３】
また、このようなセンスアンプは、センスノード対の電位差がトランジスタの閾値電圧のばらつきを超えるまで待機する必要があるため、データの検出速度が遅くなるという欠点も有する。
【０００４】
電流負荷回路は、信号が充分に発展するまでセンスノードおよびビット線を介してメモリセルに貫通電流を流す。このため、従来のセンスアンプは消費電流が大きいという問題もあった。
【特許文献１】特開２００５−３０２２３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
データを正確にかつ速く検出することができ、回路規模および消費電力が小さい半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体記憶装置は、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルと、前記メモリセルのゲートに接続されたワード線と、前記メモリセルに接続され、該メモリセルのデータを伝達する第１のビット線と、前記メモリセルのデータを検出するために用いられる基準データを伝達する第２のビット線と、前記メモリセルのデータおよび前記基準データをそれぞれ伝達する第１のセンスノードおよび第２のセンスノードと、前記第１のセンスノードと前記第２のセンスノードとの間に設けられた第１の短絡スイッチと、データ読出し時に前記メモリセルへ負荷電流を流し、かつ前記第１の短絡スイッチを切ることによって前記第１のセンスノードと前記第２のセンスノードとの間に生じた電位差を増幅する第１のフリップフロップとを備えている。
【０００７】
本発明に係る他の実施形態に従った半導体記憶装置は、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶する第１のメモリセルおよび第２のメモリセルであって、互いに逆極性のデータを記憶する第１のメモリセルおよび第２のメモリセルと、前記第１のメモリセルのデータを伝達する第１のビット線と、前記第２のメモリセルのデータを伝達する第２のビット線と、前記第１のビット線からの前記第１のメモリセルのデータを伝達する第１のセンスノードと、前記第２のビット線からの前記第２のメモリセルのデータを伝達する第２のセンスノードと、前記第１のセンスノードと前記第２のセンスノードとの間に設けられた第１の短絡スイッチと、データ読出し時に前記第１および前記第２のメモリセルへ負荷電流を流し、かつ前記第１の短絡スイッチを切ることによって前記第１のセンスノードと前記第２のセンスノードとの間に生じた電位差を増幅する第１のフリップフロップとを備えている。
【発明の効果】
【０００８】
本発明による半導体記憶装置は、回路規模および消費電力が小さく、データを正確にかつ速く検出することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成を示す回路図である。ＦＢＣメモリ装置は、メモリセルＭＣと、センスアンプＳ／Ａｉ（ｉは整数）（以下、Ｓ／Ａともいう）と、ワード線ＷＬＬｉ、ＷＬＲｉ（以下、ＷＬともいう）と、ビット線ＢＬＬｉ、ＢＬＲｉ（以下、ＢＬともいう）と、イコライジング線ＥＱＬＬ、ＥＱＬＲ（以下、ＥＱＬともいう）と、イコライジングトランジスタＴＥＱＬ、ＴＥＱＲ（以下、ＴＥＱともいう）と、基準電位線ＶＲＥＦと、基準トランジスタＴＲＥＦＬ、ＴＲＥＦＲ（以下、ＴＲＥＦともいう）と、ダミーワード線ＤＷＬＬ、ＤＷＬＲ（以下、ＤＷＬともいう）とを備えている。ここで、基準電位は、データ“１”またはデータ“０”を検出するときに比較の基準となる電圧である。
【００１１】
メモリセルＭＣは、マトリクス状に配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＷＬは、ロウ（row）方向に延伸し、メモリセルＭＣのゲートに接続されている。本実施形態において、ワード線ＷＬは、センスアンプＳ／Ａの左右に２５６本ずつ設けられており、図１では、ＷＬＬ０〜ＷＬＬ２５５およびＷＬＲ０〜ＷＬＲ２５５で示されている。ビット線ＢＬは、カラム方向に延伸し、メモリセルＭＣのソースまたはドレインに接続されている。ビット線ＢＬは、センスアンプＳ／Ａの左右に１０２４本ずつ設けられている。図１では、ＢＬＬ０〜ＢＬＬ１０２３およびＢＬＲ０〜ＢＬＲ１０２３で示されている。ワード線ＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。尚、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。
【００１２】
ダミーワード線ＤＷＬ、基準トランジスタＴＲＥＦおよび基準電位線ＶＲＥＦは、基準電位ＶＲＥＦを生成するために用いられる。基準電位ＶＲＥＦに基づいた電流がカレントミラーからメモリセルＭＣへ流れ、メモリセルＭＣのデータがセンスアンプＳ／Ａ内のセンスノードに伝達される。センスアンプＳ／Ａ内のデータ側のセンスノード電位が基準側のセンスノード電位よりも高いか、低いかによって、センスアンプＳ／Ａはデータの論理値“０”または“１”を識別する。ダミーワード線ＤＷＬは、ワード線ＷＬと平行に、ロウ（ｒｏｗ）方向に延伸し、基準トランジスタＴＲＥＦのゲートに接続されている。ダミーワード線ＤＷＬは、センスアンプＳ／Ａの左右に１本ずつ設けられている。
【００１３】
イコライジング線ＥＱＬは、イコライジングトランジスタＴＥＱのゲートに接続されている。イコライジングトランジスタＴＥＱは、ビット線ＢＬとグランドとの間に接続されている。イコライジングでは、ビット線ＢＬをグランドに接続することによって各ビット線ＢＬの電位を接地電位に等しくする。
【００１４】
図２は、メモリセルＭＣの構造を示す断面図である。メモリセルＭＣは、支持基板１０、ＢＯＸ層２０およびＳＯＩ層３０を含むＳＯＩ基板上に設けられている。ＳＯＩ層３０内に、ソース６０およびドレイン４０が設けられている。フローティングボディ５０は、ソース６０とドレイン４０との間のＳＯＩ層３０に形成される。フローティングボディ５０は、ソース６０およびドレイン４０とは逆導電型の半導体である。本実施形態では、メモリセルＭＣはＮ型ＦＥＴである。フローティングボディ５０は、ソース６０、ドレイン４０、ＢＯＸ層２０、ゲート絶縁膜７０およびＳＴＩ（Shallow Trench Isolation）（図示せず）によって囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、フローティングボディ５０内の多数キャリアの数によってデータを記憶することができる。
【００１５】
例えば、メモリセルＭＣがＮ型ＭＩＳＦＥＴであるとする。また、ボディ５０に蓄積されたホールが多い状態をデータ“１”とし、ホールが少ない状態をデータ“０”と定義する。
【００１６】
データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、約０．７Ｖである。
【００１７】
データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ビット線ＢＬの電位を−１．５Ｖに低下させる。この動作により、ボディ５０−ドレイン４０間のｐｎ接合が大きく順方向にバイアスされる。ボディ５０に蓄積されていたホールはドレイン４０へ排出され、データ“０”がメモリセルＭＣに記憶される。
【００１８】
データの読出し動作では、ワード線ＷＬをデータ書込み時と同様に活性にするが、ビット線ＢＬをデータ“１”の書込み時と比べて低く設定する。例えば、ワード線ＷＬを１．５Ｖとし、ビット線ＢＬを０．２Ｖにする。メモリセルＭＣを線形領域で動作させる。データ“０”を記憶するメモリセルＭＣとデータ“１”を記憶するメモリセルＭＣとは、ボディ５０に蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“１”とデータ“０”とを識別する。読み出し時にビット線ＢＬを低電圧にする理由は、ビット線ＢＬの電圧を高くしてメモリセルＭＣを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化によりデータ“０”がデータ“１”に変化してしまうからである。
【００１９】
図３は、センスアンプＳ／Ａｉの構成を示す回路図である。センスアンプＳ／Ａｉは、左右に設けられた１本ずつのビット線ＢＬＬｉおよびＢＬＲｉに接続されており、各ビット線対ＢＬＬｉ、ＢＬＲｉに対応して設けられている。このように本実施形態はオープンビット線構成を採用している。よって、データ読出し時には、ビット線対ＢＬＬｉおよびビット線対ＢＬＲｉのうち一方がデータを伝達し、他方が基準データを伝達する。
【００２０】
センスアンプＳ／Ａｉは、一対のセンスノードＳＮＬｉ（以下、ＳＮＬともいう）およびＳＮＲｉ（以下、ＳＮＲともいう）を含む。例えば、センスアンプＳＮＬｉが第１のセンスノードであり、センスアンプＳＮＲｉが第２のセンスノードである。センスノードＳＮＬは、第１のトランスファゲートとしてのトランスファゲートＴＧＬ１を介してビット線ＢＬＬに接続され、トランスファゲートＴＧＲ２を介してビット線ＢＬＲに接続されている。センスノードＳＮＲは、第２のトランスファゲートとしてのトランスファゲートＴＧＲ１を介してビット線ＢＬＲに接続され、トランスファゲートＴＧＬ２を介してビット線ＢＬＬに接続されている。
【００２１】
トランスファゲートＴＧＬ１およびＴＧＲ１は、信号Φｔによってオン／オフ制御される。トランスファゲートＴＧＬ２は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの並列接続からなるＣＭＯＳトランスファゲートであり、信号ＦＢＬおよびＢＦＢＬによってオン／オフ制御される。トランスファゲートＴＧＲ２も、ＣＭＯＳトランスファゲートであり、信号ＦＢＲおよびＢＦＢＲによってオン／オフ制御される。
【００２２】
例えば、ビット線ＢＬＬ上のデータ“１”を検出する場合、Ｎ型メモリセルＭＣの閾値電圧は低くなるので、センスノードＳＮＬの電位はセンスノードＳＮＲの電位よりも低くなる。次にデータ“１”をメモリセルＭＣへ書き戻すためにはビット線ＢＬＬへ高電位を与えなければならない。従って、トランスファゲートＴＧＬ２をオンさせることによって、高電位であるセンスノードＳＮＲをビット線ＢＬＬに接続する。
【００２３】
センスアンプＳＡは、クロスカップル型ダイナミックラッチ回路（以下、フリップフロップという）ＦＦ１およびＦＦ２を含む。フリップフロップＦＦ１は、センスノードＳＮＬとＳＮＲとの間に直列に接続された２つのｐ型トランジスタＴＰ１およびＴＰ２からなる。トランジスタＴＰ１のゲートはセンスノードＳＮＲに接続され、トランジスタＴＰ２のゲートはセンスノードＳＮＬに接続されている。即ち、トランジスタＴＰ１およびＴＰ２の各ゲートは、センスノードＳＮＬおよびＳＮＲに対してクロスカップリングされている。フリップフロップＦＦ２は、センスノードＳＮＬとＳＮＲとの間に直列に接続された２つのｎ型トランジスタＴＮ１およびＴＮ２からなる。トランジスタＴＮ１のゲートはセンスノードＳＮＲに接続され、トランジスタＴＮ２のゲートはセンスノードＳＮＬに接続されている。即ち、トランジスタＴＮ１およびＴＮ２の各ゲートも、センスノードＳＮＬおよびＳＮＲに対してクロスカップリングされている。フリップフロップＦＦ１およびＦＦ２は、信号ＳＡＰおよびＢＳＡＮの活性化によってそれぞれ駆動される。フリップフロップＦＦ１およびＦＦ２は、センスノード対ＳＮＬｉとＳＮＲｉとの電位差を増幅し、ラッチする。
【００２４】
短絡スイッチとしてのｐ型トランジスタＴＰ３は、センスノードＳＮＬとＳＮＲとの間に接続されており、信号ＢＳＨＯＲＴによって制御される。トランジスタＴＰ３は、読出し／書込み動作前にセンスノードＳＮＬとＳＮＲとを短絡することによってセンスノードＳＮＬおよびＳＮＲをイコライジングする。
【００２５】
ｎ型トランジスタＴＮ３は、ＤＱ線とセンスノードＳＮＬとの間に接続され、ｎ型トランジスタＴＮ４はＢＤＱ線とセンスノードＳＮＲとの間に接続されている。トランジスタＴＮ３およびＴＮ４の各ゲートは、カラム選択線ＣＳＬｉ（以下、ＣＳＬともいう）に接続されている。ＤＱ線およびＢＤＱ線は、ＤＱバッファ（図示せず）に接続されている。ＤＱバッファは、データの読出し時にはメモリセルＭＣからのデータを外部へ出力するために一時的に格納し、また、データの書込み時には外部からのデータをセンスアンプＳ／Ａへ伝達するために一時的に格納する。従って、カラム選択線ＣＳＬは、外部へデータを読み出し、あるいは、外部からデータを書き込むときに活性化され、センスノードＳＮＬおよびＳＮＲがＤＱバッファに接続することを可能とする。
【００２６】
ここで、本実施形態によるセンスアンプＳ／Ａは、図２６と比較して、カレントミラー型電流負荷回路を有しない点に注目されたい。本実施形態において、フリップフロップＦＦ１は、フィードバックループを備えた増幅回路およびデータを保持するフリップフロップとして機能するだけでなく、メモリセルへ電流を流す電流負荷回路としても用いられる。センスアンプＳ／Ａは、ビット線対ごとに設けられており、本実施形態では、２つのメモリセルアレイに対して１０２４個設けられている。よって、センスアンプＳ／Ａの回路規模を小さくすると、ＦＢＣメモリ装置全体のチップサイズが非常に小さくなる。
【００２７】
以下、活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。
【００２８】
図４は、第１の実施形態によるＦＢＣメモリ装置のデータ読出し動作を示すタイミング図である。ｔ１以前においては、信号ＥＱＬＬ，ＥＱＬＲはＨＩＧＨに活性化されており、これにより、ビット線ＢＬは接地電位にイコライジングされている。また、トランスファゲートＴＧＬ１、ＴＧＲ１、ＴＧＬ２およびＴＧＲ２は全て活性化されており、これにより、センスノードＳＮＬ，ＳＮＲは、ビット線ＢＬＬ、ＢＬＲに接続されている。従って、ビット線およびセンスノードは接地電位にプリチャージされている。
【００２９】
ｔ１において、信号ＥＱＬＬ，ＥＱＬＲをＬＯＷに不活性にすることによって、プリチャージが終了する。これと同時に、信号ＳＡＰが活性化され、フリップフロップＦＦ１を構成するトランジスタＴＰ１およびＴＰ２はオンになる。これによりフリップフロップＦＦ１はセンスノードＳＮＬおよびＳＮＲへ電流を流す。このとき、信号ＢＳＨＯＲＴが活性状態（ＬＯＷ）であるので、センスノードＳＮＬとＳＮＲとは短絡している。このため、フリップフロップＦＦ１からの電流はセンスノードＳＮＬおよびＳＮＲに均等に流れる。これにより、センスノード対ＳＮＬｉ、ＳＮＲｉは、プリチャージの電位レベル（メモリセルのソース電位)から上昇してくる。さらに、ｔ１において、トランスファゲートＴＧＬ１およびＴＧＬ２は不活性化されるので、トランスファゲートＴＧＬ２およびＴＧＲ２がオフになる。このとき、トランスファゲートＴＧＬ１およびＴＧＲ１はオン状態を維持しているので、センスノードＳＮＬｉおよびＳＬＲｉは、それぞれビット線ＢＬＬｉおよびＢＬＲｉに接続されたまま、ビット線ＢＬＲｉおよびＢＬＬｉから切断される。
【００３０】
ｔ２において、ワード線およびダミーワード線を選択する。本実施形態では、センスアンプＳ／Ａに対して左側のメモリセルアレイＭＣＡＬ内のワード線ＷＬＬ０を選択し、右側のメモリセルアレイＭＣＡＲ内のダミーワード線ＤＷＬＲを選択している。選択ワード線ＷＬＬ０を活性化させることによって、選択ワード線ＷＬＬ０に接続されたメモリセルＭＣのデータが第１のビット線としてのＢＬＬｉを介して第１のセンスノードとしてのＳＮＬｉに伝達される。また、ダミーワード線ＤＷＬＲがオン状態になることによって、基準データが第２のビット線としてのＢＬＰｉを介して第２のセンスノードとしてのＳＮＲｉに伝達される。
【００３１】
ｔ１〜ｔ３においては、メモリセルＭＣのデータがセンスノードＳＮＬｉに伝達され、基準データがセンスノードＳＮＲｉに伝達されるが、センスノードＳＮＬｉおよびＳＮＲｉは短絡されているのでほぼ同電位である。ただし、トランジスタＴＰ３はオン状態でも寄生抵抗を有するので、ｔ２〜ｔ３においても、メモリセルＭＣのデータによる電位差はセンスノードＳＮＬｉおよびＳＮＲｉに或る程度生じる。
【００３２】
センスノード対ＳＮＬｉ、ＳＮＲｉの電位差が或る程度生じた後、ｔ３において、信号ＢＳＨＯＲＴをＨＩＧＨに不活性化する。これにより、トランジスタＴＰ３がオフに切り替えられ、センスノードＳＮＬｉとＳＮＲｉとが切断される。ｔ３において、センスノードＳＮＬｉとＳＮＲｉとを切断すると、メモリセルＭＣに流れる電流と基準トランジスタＴＲＥＦに流れる電流との違いによって、センスノードＳＮＬｉとＳＮＲｉとの間に急激に電位差が生じる。フリップフロップＦＦ１にはＰＭＯＳトランジスタＴＰ１、ＴＰ２で構成されたフィードバックループが形成されているので、この電位差は、非常にすばやく増幅される。
【００３３】
センスノードＳＮＬｉおよびＳＮＲｉは、理想的には対称である。しかし、実際には、製造工程によるばらつきにより、センスノードＳＮＬｉとＳＮＲｉとは完全には対称にはならない。例えば、トランスファゲートＴＧＬ１の閾値電圧が、トランスファゲートＴＧＲ１の閾値電圧と異なる可能性がある。もし、ｔ１においてセンスノードＳＮＬｉおよびＳＮＲｉの間の短絡を切断すると、フリップフロップＦＦ１は、トランスファゲートＴＧＬ１とＴＧＲ１との特性の相違によって生じる電位差を増幅してしまう虞がある。
【００３４】
そこで、本実施形態では、センスノード対ＳＮＬｉ、ＳＮＲｉの電位差が或る程度生じるまで、センスノード対ＳＮＬｉ、ＳＮＲｉを短絡させることによって、フリップフロップＦＦ１のループゲインを低く抑える。これにより、センスアンプＳ／Ａは、データを正確に検出することができる。さらに、センスノード対ＳＮＬｉ、ＳＮＲｉの電位差が或る程度生じた後、センスノードＳＮＬｉとＳＮＲｉとを切断することによって、センスアンプＳ／Ａは、センスノードＳＮＬｉとＳＮＲｉとの電位差を高速に増幅することができる。
【００３５】
短絡スイッチとしてのトランジスタＴＰ３のサイズ（Ｗ／Ｌ）を小さくすると、トランジスタＴＰ３の寄生抵抗が大きくなるので、ｔ１〜ｔ３においてセンスノードＳＮＬｉとＳＮＲｉとの間の電位差が速く大きくなる。従って、トランジスタＴＰ３をオフに切り替えるタイミングをｔ１に近づけ、データの読出し速度を高めるためには、トランジスタＴＰ３のサイズ（Ｗ／Ｌ）を小さくすることが好ましい。しかし、あまりに小さくし過ぎると、ｔ２〜ｔ３におけるフリップフロップＦＦ１のループゲインが大きくなり過ぎ、誤動作の危険がある。従って、トランジスタＴＰ３のサイズ（Ｗ／Ｌ）には、最適な大きさがある。
【００３６】
本実施形態において、トランジスタＴＰ３をオフに切り替えるタイミングをｔ２に等しくすることも可能である。これは、センスアンプ回路ＳＡを構成するトランジスタ等の素子のばらつきがメモリセルの信号量に比べて小さくなるように製造工程が管理された場合である。また、素子の製造ばらつきを充分に小さいレベルに抑えるとともに、メモリセルの信号量を充分に大きな値に確保することができる場合には、ＳＡＰの立上げタイミングｔ１、ワード線ＷＬの立上げタイミングｔ２および信号ＢＳＨＯＲＴの立上げタイミングｔ３を全て同時にすることができる。このように、ｔ１＝ｔ２＝ｔ３と設定することによって、センスアンプ回路ＳＡの動作をさらに高速化することができる。さらに製造ばらつきを小さくし、かつ信号量を大きくすることによって、センスアンプＳＡは、ｔ１、ｔ２およびｔ３の順番に依存することなく、データを正確に検出することが可能になる。
【００３７】
ｔ４において、信号Φｔが不活性化される。これにより、トランスファゲートＴＧＬ１、ＴＧＲ１がオフ状態になり、センスノード対ＳＮＬｉ、ＳＮＲｉはビット線対ＢＬＬｉ、ＢＬＲｉから切断される。
【００３８】
ｔ５において、信号ＢＳＡＮがＬＯＷに活性化される。これにより、フリップフロップＦＦ２がセンスノードＳＮＬｉとＳＮＲｉとの電位差をさらに増幅する。フリップフロップＦＦ１、ＦＦ２は、この増幅されたデータを、センスノードＳＮＬｉ、ＳＮＲｉに保持する。
【００３９】
ｔ６において、第１のトランスファゲートとしてのＴＧＬ２および第２のトランスファゲートとしてのＴＧＲ２が活性化され、センスノードＳＮＲｉがビット線ＢＬＬｉに接続される。これにより、読み出されたデータがメモリセルＭＣへ書き戻される。
【００４０】
ｔ７において、カラム選択線ＣＳＬｉが活性化される。これにより、選択されたカラムのセンスノードＳＮＬｉおよびＳＮＲｉがそれぞれＤＱ線およびＢＤＱ線に接続される。ＤＱ線およびＢＤＱ線はＤＱバッファ（図示せず）に接続されている。データは、ＤＱバッファに一旦格納され、ＤＱバッファから外部へ出力される。
【００４１】
最後にｔ８において、信号ＥＱＬＬ、ＥＱＬＲが活性化され、センスアンプＳ／Ａはプリチャージ状態になる。
【００４２】
図５は、第１の実施形態によるＦＢＣメモリ装置のデータ書込み動作を示すタイミング図である。ｔ１〜ｔ７におけるデータ書込み動作は、図４のｔ１〜ｔ７におけるデータ読出し動作と同じであるので、その説明を省略する。書込み動作では、外部から入力されたデータがＤＱバッファに一旦格納される。ｔ７ａ〜ｔ８において、このデータがセンスノードおよびビット線を介してメモリセルＭＣへ書き込まれる。
【００４３】
本実施形態は、フリップフロップＦＦ１は、フリップフロップとしてだけでなく、電流負荷回路としても用いられるため、従来必要であった電流負荷回路が不要となる。これは、センスアンプＳ／Ａの回路規模を小さくし、ＦＢＣメモリ装置全体のチップサイズを小さくする。
【００４４】
本実施形態は、センスアンプＳ／Ａを構成する回路素子のサイズを調節することによって、データの高速読出しを可能にする。従来、データの読出し速度はセンスアンプＳ／Ａを構成する回路素子の特性ばらつきによって決定されていた。本実施形態においては、データの読出し速度は、センスアンプＳ／Ａを構成する回路素子の特性ばらつきに依然として依存するが、短絡トランジスタ（ＴＰ３）のサイズ（Ｗ／Ｌ）を変更することによってその依存性の度合いを小さくすることができる。
【００４５】
（第２の実施形態）
図６は、本発明に係る第２の実施形態に従ったセンスアンプＳ／Ａの回路図である。第２の実施形態によるセンスアンプＳ／Ａは、フリップフロップＦＦ１に代えて、ＰＭＯＳトランジスタＴＰ１０〜ＴＰ１３により構成された第１のフリップフロップＦＦ１１および第２のフリップフロップＦＦ１２を備えている点で第１の実施形態によるセンスアンプＳ／Ａと異なる。第２の実施形態によるセンスアンプＳ／Ａのその他の構成は、第１の実施形態によるセンスアンプＳ／Ａの構成と同様でよい。
【００４６】
トランジスタＴＰ１０およびＴＰ１１は、センスノードＳＮＬとＳＮＲとの間に直列に接続されている。トランジスタＴＰ１２およびＴＰ１３は、センスノードＳＮＬとＳＮＲとの間に直列に接続されている。トランジスタＴＰ１０およびＴＯ１２のゲートはセンスノードＳＮＲｉに共通に接続されている。トランジスタＴＰ１１およびＴＰ１３のゲートはセンスノードＳＮＬｉに共通に接続されている。即ち、トランジスタＴＰ１０、ＴＰ１２およびトランジスタＴＰ１１、ＴＰ１３の各ゲートは、センスノードＳＮＬおよびＳＮＲに対してクロスカップリングされている。
【００４７】
トランジスタＴＰ１０とＴＰ１１との間のノードには、信号ＳＡＰ＿ＳＥＮＳＥが入力される。トランジスタＴＰ１２とＴＰ１３との間のノードには、信号ＳＡＰ＿ＲＥＳＴＯＲＥが入力される。
【００４８】
通常、トランジスタのサイズ（Ｗ／Ｌ）が大きいほど、そのトランジスタの電流駆動能力は大きくなる。しかし、一方で、トランジスタのサイズ（Ｗ／Ｌ）が、メモリセルを構成するトランジスタのサイズ（Ｗ／Ｌ）よりも大きくなると、閾値電圧のばらつきの影響も大きくなる。従って、フリップフロップＦＦ１を構成するＰＭＯＳトランジスタのサイズ（Ｗ／Ｌ）を大きくすることは、データ書込み時の電流駆動能力を高める一方、データ読出し時においてデータを誤って検出する虞がある。
【００４９】
そこで、第２の実施形態では、データ検出時にトランジスタＴＰ１０およびＴＰ１１のみを用い、データ書込み時にトランジスタＴＰ１０〜ＴＰ１３の全てを用いる。これにより、データ検出時には、フリップフロップのループゲインを低く抑えることによってデータの誤った検出を防止し、かつ、データ書込み時には、フリップフロップの電流駆動能力を高めることによってデータを確実にメモリセルＭＣへ書き戻すことができる。尚、トランジスタＴＰ１０とＴＰ１１とのサイズは等しく、トランジスタＴＰ１２とＴＰ１３とのサイズも等しい。一方、トランジスタＴＰ１０、ＴＰ１１とトランジスタＴＰ１２、ＴＰ１３とのサイズは等しくてもよいが、異なっていても差し支えない。上記効果を高めるために、トランジスタＴＰ１０およびＴＰ１１のサイズ（Ｗ／Ｌ）は、トランジスタＴＰ１２およびＴＰ１３のサイズ（Ｗ／Ｌ）よりも小さいことが好ましい。
【００５０】
図７は、第２の実施形態によるＦＢＣメモリ装置のデータ読出し動作を示すタイミング図である。信号ＳＡＰ＿ＳＥＮＳＥの動作は、図４に示す信号ＳＡＰの動作と同様である。従って、トランジスタＴＰ１０およびＴＰ１１は、図３のトランジスタＴＰ１およびＴＰ２と同様に動作する。即ち、トランジスタＴＰ１０およびＴＰ１１からなるラッチ回路は、データの読出しおよびデータの書込みの両方に使用される。
【００５１】
一方、信号ＳＡＰ＿ＲＥＳＴＯＲＥはｔ６の時点で活性化され、トランジスタＴＰ１２およびＴＰ１３はｔ６において動作する。これにより、上述のように、データ読出し時においてトランジスタＴＰ１０およびＴＰ１１がデータを正確に検出し、データ書込み時においてはトランジスタＴＰ１０〜ＴＰ１３の全てが高い電流駆動能力でメモリセルＭＣへデータを書き込む。第２の実施形態は、さらに、第１の実施形態の効果も得ることができる。
【００５２】
尚、データ書込み動作のタイミング図は、図５のＳＡＰのタイミング図に代えて、図７の信号ＳＡＰ＿ＳＥＮＳＥおよびＳＡＰ＿ＲＥＳＴＯＲＥのタイミング図に変更したものである。データ書込み動作は、図５および図７から容易に類推可能であるのでその説明を省略する。
【００５３】
第２の実施形態において、センスアンプＳＡを構成するトランジスタのばらつきが充分に小さくなるように製造工程が管理された場合、第１の実施形態と同様に、ｔ１、ｔ２およびｔ３のタイミングの順番は任意に設定することが可能である。勿論、ｔ１＝ｔ２＝ｔ３としてもよい。
【００５４】
（第３の実施形態）
図８は、本発明に係る第３の実施形態に従ったセンスアンプＳ／Ａの回路図である。第３の実施形態によるセンスアンプＳ／Ａは、図６のＰＭＯＳトランジスタＴＰ３に代えて、第１の短絡スイッチとしてのＰＭＯＳトランジスタＴＰ３０および第２の短絡スイッチとしてのＰＭＯＳトランジスタＴＰ３１を備えている点で第２の実施形態によるセンスアンプＳ／Ａと異なる。第３の実施形態によるセンスアンプＳ／Ａのその他の構成は、第２の実施形態によるセンスアンプＳ／Ａの構成と同様でよい。トランジスタＴＰ３０およびＴＰ３１のサイズ（Ｗ／Ｌ）の和は第１および第２の実施形態におけるトランジスタＴＰ３のサイズ（Ｗ／Ｌ）と同程度でよい。プリチャージ時（ｔ１以前およびｔ８以降）において速くセンスノード対をイコライズするためにトランジスタＴＰ３０のサイズ（Ｗ／Ｌ）は充分に大きい必要があるのに対し、トランジスタＴＰ３１のサイズ（Ｗ／Ｌ）は、フリップフロップＦＦ１１のループゲインを或る程度確保すれば足りるので、あまり大きくしてはならない。トランジスタＴＰ３０およびＴＰ３１の具体的なサイズは、仕様によって異なるが、トランジスタＴＰ３１のサイズは、トランジスタＴＰ３０のサイズよりも小さいことが好ましい。
【００５５】
トランジスタＴＰ３０およびＴＰ３１は、それぞれセンスアンプＳＮＬとＳＮＲとの間に接続されている。トランジスタＴＰ３０のゲートには、信号ＢＳＨＴ＿ＰＲＣＨが入力されている。トランジスタＴＰ３１のゲートには、信号ＢＳＨＴ＿ＳＥＮＳＥが入力されている。
【００５６】
図９は、第３の実施形態によるＦＢＣメモリ装置のデータ読出し動作を示すタイミング図である。ｔ１以前においては、トランジスタＴＰ３０およびＴＰ３１は、ともにオン状態であり、センスノードＳＮＬｉとＳＮＲｉとを短絡している。ｔ１において、信号ＢＳＨＴ＿ＰＲＣＨはＨＩＧＨになる。従って、トランジスタＴＰ３０は、図６のトランジスタＴＰ３と同様に、フリップフロップＦＦ１１がデータを検出するときにセンスノードＳＮＬｉとＳＮＲｉとを切断する。これにより、フリップフロップＦＦ１１がセンスノードＳＮＬｉとＳＮＲｉとの間に生じた電位差を増幅する。一方、トランジスタＴＰ３１は、ｔ３〜ｔ６においてオン状態であり、フリップフロップＦＦ１１がデータを検出した後、ｔ６においてセンスノードＳＮＬｉとＳＮＲｉとを切断する。即ち、トランジスタＴＰ３０およびＴＰ３１は、センスノードＳＮＬｉとＳＮＲｉとの間を段階的に切断する。
【００５７】
上述したように、メモリセルＭＣのデータによって生じるセンスノード対ＳＮＬｉとＳＮＲｉとの電位差がセンスアンプの非対称性によって生じるばらつきを超えるまで、フリップフロップＦＦ１１およびＦＦ１２のループゲインを低く抑えることが必要である。データ読出し時におけるフリップフロップのループゲインを低く抑えるために、第２の実施形態では、ｔ１〜ｔ６においてフリップフロップＦＦ１２を動作させることなく、トランジスタＴＰ１０およびＴＰ１１を動作させていた。
【００５８】
第３の実施形態では、データ読出し時におけるフリップフロップのループゲインをさらに低く抑えるために、ｔ１〜ｔ６のデータ読出し時に第２の短絡トランジスタとしてのＴＰ３１をオン状態にしたまま、第１の短絡トランジスタとしてのＴＰ３０をオフ状態にする。これにより、センスノードＳＮＬｉとＳＮＲｉとは完全に切断させずに、比較的高い抵抗状態で弱く短絡される。第３の実施形態は、第２の実施形態よりもデータ読出し時におけるフリップフロップＦＦ１１のループゲインを低下させることができる。さらに、第３の実施形態は、第２の実施形態の効果を有する。
【００５９】
第３の実施形態は、第２の実施形態の短絡トランジスタを２つに分離した形態を有する。しかし、第３の実施形態は、第１の実施形態の短絡トランジスタを２つに分離した形態であってもよい。この形態は、第３の実施形態の効果を有し、さらに、第１の実施形態による効果をも有する。
【００６０】
尚、データ書込み動作のタイミング図は、図５のＳＡＰに代えて、図７の信号ＳＡＰ＿ＳＥＮＳＥおよびＳＡＰ＿ＲＥＳＴＯＲＥに変更し、さらに、図５の信号ＢＳＨＯＲＴを信号ＢＳＨＴ＿ＰＲＣＨおよびＢＳＨＴ＿ＳＥＮＳＥに代えたものである。データ書込み動作は、図５、図７および図９から容易に類推可能であるのでその説明を省略する。
【００６１】
（第４の実施形態）
図１０は、本発明に係る第４の実施形態に従ったセンスアンプＳ／Ａの回路図である。このセンスアンプＳ／Ａは、図３に示すセンスアンプＳ／Ａと比較し、第１のセンスノードＳＮＬｉと第２のビット線ＢＬＲｉとを接続するトランスファゲートＴＧＲ２、および、第２のセンスノードＳＮＲｉと第１のビット線ＢＬＬｉとを接続するトランスファゲートＴＧＬ２を有しない。また、第４の実施形態によるセンスアンプＳ／Ａは、第１のビット線ＢＬＬｉと第１のセンスノードＳＮＬｉとの間の第１のトランスファゲートＴＧＬ１に対して並列接続された第１のクロックトインバータＣＩＮＬと、第２のビット線ＢＬＲｉと第２のセンスノードＳＮＲｉとの間の第２のトランスファゲートＴＧＲ１に対して並列接続された第２のクロックトインバータＣＩＮＲとを備えている。第４の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００６２】
第１のクロックトインバータＣＩＮＬは、データ“１”書き用の電源ＶＢＬＨとデータ“０”書き用の電源ＶＢＬＬとの間に直接に接続されたＰＭＯＳトランジスタＴＰ４０、ＴＰ４１およびＮＭＯＳトランジスタＴＮ４０、ＴＮ４１を含む。トランジスタＴＰ４１およびＴＮ４０のゲートは、センスノードＳＮＬｉに共通に接続されている。トランジスタＴＰ４０およびＴＮ４１の各ゲートは、それぞれ信号ＢＦＢＬおよびＦＢＬを入力する。トランジスタＴＰ４１とＴＮ４０との間のノードは、ビット線ＢＬＬｉに接続されている。
【００６３】
第２のクロックトインバータＣＩＮＲは、電源ＶＢＬＨと電源ＶＢＬＬとの間に直接に接続されたＰＭＯＳトランジスタＴＰ４２、ＴＰ４３およびＮＭＯＳトランジスタＴＮ４２、ＴＮ４３を含む。トランジスタＴＰ４３およびＴＮ４２のゲートは、センスノードＳＮＲｉに共通に接続されている。トランジスタＴＰ４２およびＴＮ４３の各ゲートは、それぞれ信号ＢＦＢＬおよびＦＢＬを入力する。トランジスタＴＰ４３とＴＮ４２との間のノードは、ビット線ＢＬＲｉに接続されている。
【００６４】
第４の実施形態によるＦＢＣメモリ装置のデータ読出し動作および書込み動作は、第１の実施形態における図４および図５と実質的に同じである。しかし、第４の実施形態は、センスノード対ＳＮＬｉ、ＳＮＲｉの電位差を用いてメモリセルＭＣへデータを書き戻すのではなく、クロックドインバータＣＩＮＬおよびＣＩＮＲでデータを書き戻す。従って、信号ＦＢＬおよびＢＦＢＬは、第１の実施形態における信号ＦＢＬおよびＢＦＢＬと同じ動作となるが、それによって制御される素子はＣＭＯＳトランスファゲートＴＧＬ２、ＴＧＲ２ではなく、クロックトインバータＣＩＮＬ、ＣＩＮＲである。
【００６５】
フリップフロップＦＦ１およびＦＦ２は、データの読出し動作で専ら使用され、データの書き戻しではトランジスタＴＰ４１、ＴＮ４０、ＴＰ４３およびＴＮ４２のスイッチングに使用されるのみでメモリセルＭＣへのデータの書込みには直接使用されない。このため、フリップフロップＦＦ１、ＦＦ２内のトランジスタＴＰ１、ＴＰ２、ＴＮ１およびＴＮ２の各サイズは、第１から第３の実施形態のそれらと比較して小さく設定することができる。その結果、トランジスタＴＰ１、ＴＰ２、ＴＮ１およびＴＮ２の各サイズは、データ読出し時において必要とされるループゲインに適合するように設定可能になる。
【００６６】
第１の実施形態によるセンスアンプＳ／Ａと比較し、第４の実施形態によるセンスアンプＳ／Ａは、トランジスタの数が４つほど多くなる。しかし、トランジスタＴＰ１、ＴＰ２、ＴＮ１およびＴＮ２の各サイズを小さく設定可能であるので、チップ面積は、第１の実施形態によるチップ面積よりもさほど増加せず、ほぼ同程度にすることが可能である。
【００６７】
第４の実施形態は、第２または第３の実施形態と組み合わせることができる。この場合、第４の実施形態は、第２または第３の実施形態の効果をも得ることができる。
【００６８】
第４の実施形態において、センスアンプＳＡを構成するトランジスタのばらつきが充分に小さくなるように製造工程が管理された場合、第１の実施形態と同様に、ｔ１、ｔ２およびｔ３のタイミングの順番は任意に設定することが可能である。勿論、ｔ１＝ｔ２＝ｔ３としてもよい。
【００６９】
（第５の実施形態）
図１１は、本発明に係る第５の実施形態に従ったＦＢＣメモリ装置の構成を示す回路図である。第５の実施形態は、ダミーセルＤＣ、ダミーワード線ＤＷＬＬ、ＤＷＬＲ、平均化トランジスタＴＡＶＬ、ＴＡＶＲおよび平均化信号線ＡＶＧＬ、ＡＶＧＲを備えている。ダミーワード線ＤＷＬＬ、ＤＷＬＲは、ワード線ＷＬＬ、ＷＬＲと略平行にロウ方向に延伸しており、ダミーセルＤＣのゲートに接続されている。ダミーセルＤＣには、ダミーワード線ＤＷＬＬ、ＤＷＬＲに沿ってデータ“１”とデータ“０”とが交互に記憶されている。
【００７０】
データの読出し動作では、メモリセルアレイＭＣＡＬまたはＭＣＡＲのいずれか一方がデータをセンスアンプＳ／Ａに送り、その他方が基準電位を生成する。例えば、ビット線ＢＬＲｉが基準電位を生成する場合、ダミーワード線ＤＷＬＲが活性化され、ワード線ＷＬＲはいずれも活性化されない。また、平均化信号線ＡＶＧＲが活性化されることによって、平均化トランジスタＴＡＶＲがビット線ＢＬＲの全てを短絡する。これにより、データ“０”を格納するダミーセルＤＣとデータ“１”を格納するダミーセルＤＣとが接続され、データ“０”とデータ“１”との中間電位が生成される。このように、データ“０”を格納するダミーセルＤＣとデータ“１”を格納するダミーセルＤＣとを短絡することによって基準電位を生成する方式を、以下、ダミーセル方式という。
【００７１】
図１２は、第５の実施形態によるセンスアンプＳ／Ａｉの回路図である。第５の実施形態は、基準電位の安定性を確保するために、ビット線ＢＬＬｉとセンスノードＳＮＬｉとの間に設けられたカレントミラーＣＭＬと、ビット線ＢＬＲｉとセンスノードＳＮＲｉとの間に設けられたカレントミラーＣＭＲとを備えている。ビット線ＢＬＬｉ、ＢＬＲｉとセンスノードＳＮＬｉ、ＳＮＲｉとは、カレントミラーＭＣＬ、ＭＣＲによって分離されている。
【００７２】
カレントミラーＭＣＬは、ＰＭＯＳトランジスタＴＰ５０〜ＴＰ５２により構成されている。トランジスタＴＰ５２は、信号ＢＬＯＡＤＯＮによって制御され、カレントミラーＭＣＬのスイッチとして機能する。トランジスタＴＰ５０およびＴＰ５１の各ゲートは、ビット線ＢＬＬｉに共通に接続されている。トランジスタＴＰ５０およびＴＰ５１は、サイズ（Ｗ／Ｌ）がほぼ等しく、電源ＶＢＬＨからの等しい電流をビット線ＢＬＬｉおよびセンスノードＳＮＬｉへ供給する。あるいは、トランジスタＴＰ５１をトランジスタＴＰ５０よりも大きくして、メモリセルＭＣへの電流を増幅してセンスノードＳＮＬｉ、ＳＮＲｉへ流す。これによりセンスアンプＳＡの動作を高速化することもできる。カレントミラーＭＣＲは、ＰＭＯＳトランジスタＴＰ５３〜ＴＰ５５により構成されている。トランジスタＴＰ５５は、信号ＢＬＯＡＤＯＮによって制御され、カレントミラーＭＣＲのスイッチとして機能する。トランジスタＴＰ５３およびＴＰ５４の各ゲートは、ビット線ＢＬＲｉに共通に接続されている。トランジスタＴＰ５３およびＴＰ５４は、サイズ（Ｗ／Ｌ）がほぼ等しく、電源ＶＢＬＨからの等しい電流をビット線ＢＬＲｉおよびセンスノードＳＮＲｉへ供給する。カレントミラーＭＣＬと同様に、カレントミラーＭＣＲにおいても、トランジスタＴＰ５４をトランジスタＴＰ５３よりも大きくして、データの検出速度を高速化することが可能である。
【００７３】
カレントミラーＣＭＬおよびＣＭＲは、それぞれビット線ＢＬＬｉおよびＢＬＲｉがＬＯＷ／ＨＩＨＧであるときに、ＨＩＧＨ／ＬＯＷをセンスノードＳＮＬｉおよびＳＮＲｉへ伝達するように構成されている。即ち、第５の実施形態では、センスノードＳＮＬｉは、メモリセルＭＣのデータの反転信号ではなく、その非反転信号を格納する。よって、トランスファゲートＴＧＬ２は、ビット線ＢＬＬｉとセンスノードＳＮＬｉとの間に接続され、トランスファゲートＴＧＲ２は、ビット線ＢＬＲｉとセンスノードＳＮＲｉとの間に接続されている。
【００７４】
ダミーセル方式では、第１から第４の実施形態のようにデータの読出し時にセンスノードがビット線と接続されると、フリップフロップＦＦ１による増幅がセンスノードＳＮＬｉ、ＳＮＲｉの電位変動を引き起こすので、ダミーセルＤＣの電流に影響を与える可能性がある。これは、基準電位が不安定になるという問題を引き起こす。
【００７５】
そこで、第５の実施形態では、センスノードＳＮＬｉ、ＳＮＲｉをビット線ＢＬＬｉ、ＢＬＲｉから分離し、カレントミラーＣＭＬ、ＣＭＲがビット線ＢＬＬｉ、ＢＬＲｉの電位に基づいた電流をセンスノードＳＮＬｉ、ＳＮＲｉに流す。これにより、センスノードＳＮＬｉ、ＳＮＲｉの電位変動は、ビット線ＢＬＬｉおよびＢＬＲｉに伝達しない。その結果、第５の実施形態によるセンスアンプＳ／Ａは、ダミーセル方式であっても、安定した基準電位を維持することができる。
【００７６】
図１３は、第５の実施形態に従ったセンスアンプＳ／Ａのデータ読出し動作を示すタイミング図である。信号ＢＬＯＡＤＯＮは、ｔ１〜ｔ６のデータ読出し時にＬＯＷに活性化される。これにより、データ読出し時にカレントミラーＣＭＬおよびＣＭＲを駆動する。データ読出し動作以外の動作では、カレントミラーＣＭＬおよびＣＭＲは不活性状態である。
【００７７】
信号ＳＡＰおよびＢＳＡＮは、それぞれ図４の信号ＢＳＡＮおよびＳＡＰと同じ動作を実行する。
【００７８】
尚、データ書込み動作のタイミング図は、図５のタイミング図に、図１３の信号ＢＬＯＡＤＯＮ、ＡＶＧＬ、ＡＶＧＲを加え、図５の信号ＳＡＰ、ＢＳＡＮ、センスノードＳＮＬｉおよびＳＮＲｉを図１３のそれらと変更すればよい。データ書込み動作は、図５、図１３から容易に類推可能であるのでその説明を省略する。
【００７９】
第５の実施形態によるセンスアンプＳ／Ａは、第１から第４の実施形態よりも多くの素子で構成されるが、ダミーセル方式を採用することが可能である点で有利である。ダミーセル方式では、ダミーセルＤＣはメモリセルＭＣと同じＦＢＣ構造をしているので、ダミーセルＤＣの特性は、動作温度の変動、動作電圧の変動およびプロセスばらつきによるメモリセルＭＣの特性変動に追従して変動する。即ち、ダミーセルＤＣおよびメモリセルＭＣの特性は自己整合的に対応する。その結果、センスアンプＳ／Ａは正確な基準電流を供給することができる。
【００８０】
上記実施形態において、短絡トランジスタとして用いられたトランジスタはＰＭＯＳトランジスタであったが、短絡トランジスタはＮＭＯＳトランジスタであってもよい。この場合、信号ＢＳＨＯＲＴの反転信号である信号ＳＨＯＲＴを短絡トランジスタのゲートに入力すればよい。
【００８１】
第５の実施形態は、以下のように第２から第４の実施形態と組み合わせることができる。これにより、第５の実施形態は、第２から第４の実施形態のいずれかの効果をも得ることができる。
【００８２】
図１４は、第５の実施形態と第２の実施形態とを組み合わせたセンスアンプＳ／Ａの構成を示す回路図である。このセンスアンプＳ／Ａは、第５の実施形態と同様に、センスノードＳＮＬｉおよびＳＮＲｉのそれぞれにビット線ＢＬＬｉおよびＢＬＲｉの電位と同極性の電位が伝達される。よって、図１４のフリップフロップＦＦ１、ＦＦ１１およびＦＦ１２を構成するトランジスタは、図６のフリップフロップＦＦ１、ＦＦ１１およびＦＦ１２を構成するトランジスタに対して逆導電型となる。図１４のフリップフロップＦＦ１、ＦＦ１１およびＦＦ１２は、図６のフリップフロップＦＦ２、ＦＦ１１およびＦＦ１２の制御信号の反転信号によって制御されている。データ読出し／書込み動作のタイミング図は、第２および第５の実施形態の記載から容易に類推可能であるのでその説明を省略する。図１４の構成によって第２の実施形態にダミーセル方式を適用することが可能となる。
【００８３】
図１５は、第５の実施形態と第３の実施形態とを組み合わせたセンスアンプＳ／Ａの構成を示す回路図である。図１５のセンスアンプＳ／Ａｉは、図１４の短絡トランジスタＴＮ５に代えて、２つのＮＭＯＳトランジスタＴＮ３０、ＴＮ３１を備えている点で異なる。トランジスタＴＮ３０、ＴＮ３１は、図８の信号ＢＳＨＴ＿ＰＲＣＨおよびＢＳＨＴ＿ＳＥＮＳＥの反転信号で制御される。データ読出し／書込み動作のタイミング図は、第３および第５の実施形態の記載から容易に類推可能であるのでその説明を省略する。図１５の構成によって第３の実施形態にダミーセル方式を適用することが可能となる。
【００８４】
図１６は、第５の実施形態と第４の実施形態とを組み合わせたセンスアンプＳ／Ａの構成を示す回路図である。図１６のセンスアンプＳ／Ａｉは、トランスファゲートＴＧＲ２およびトランスファゲートＴＧＬ２を有しない。また、図１６のセンスアンプＳ／Ａは、第１のビット線ＢＬＬｉと第１のセンスノードＳＮＬｉとの間の第１のトランスファゲートＴＧＬ１に対して並列接続された第１のクロックトインバータＣＩＮＬと、第２のビット線ＢＬＲｉと第２のセンスノードＳＮＲｉとの間の第２のトランスファゲートＴＧＲ１に対して並列接続された第２のクロックトインバータＣＩＮＲとを備えている。図１６に示すセンスアンプＳ／Ａｉのその他の構成は、第５の実施形態の構成と同様でよい。データ読出し／書込み動作のタイミング図は、第４および第５の実施形態の記載から容易に類推可能であるのでその説明を省略する。図１６の構成によって第４の実施形態にダミーセル方式を適用することが可能となる。
【００８５】
第５の実施形態において、センスアンプＳＡを構成するトランジスタのばらつきが充分に小さくなるように製造工程が管理された場合、第１の実施形態と同様に、ｔ１、ｔ２およびｔ３のタイミングの順番は任意に設定することが可能である。勿論、ｔ１＝ｔ２＝ｔ３としてもよい。
【００８６】
（第６の実施形態）
図１７は、本発明に係る第６の実施形態に従ったＦＢＣメモリ装置の構成を示す回路図である。このＦＢＣメモリ装置は、２セル／ビット方式を採用している点で上記実施形態と異なる。２セル／ビット方式とは、ビット線対ＢＬＬｉ、ＢＢＬＬｉまたはビット線対ＢＬＲｉ、ＢＢＬＲｉに接続され、同一ワード線上で隣り合う２つのメモリセルＭＣに相補のデータを書き込むことによって１ビットデータを格納する方式である。相補のデータとは、互いに逆極性のデータであり、データ“０”とデータ“１”との関係を有するデータである。データの読出しでは、相補のデータの一方のデータを他方のデータの基準とし、かつ、他方のデータを一方のデータの基準とする。
【００８７】
図１８は、センスアンプＳ／Ａｉの構成を示す回路図である。第６の実施形態によるセンスアンプＳ／Ａｉは、トランスファゲートＴＧＬ６１〜ＴＧＬ６４、および、ＴＧＲ６１〜ＴＧＲ６４を備えている点で第１の実施形態によるセンスアンプＳ／Ａｉと異なる。第６の実施形態のその他の構成は第１の実施形態の構成と同様でよい。トランスファゲートＴＧＬ６１はビット線ＢＬＬｉとセンスノードＳＮｉとの間に接続されている。トランスファゲートＴＧＬ６２はビット線ＢＢＬＬｉとセンスノードＢＳＮｉとの間に接続されている。トランスファゲートＴＧＬ６３はビット線ＢＬＬｉとセンスノードＢＳＮｉとの間に接続されている。トランスファゲートＴＧＬ６４はビット線ＢＢＬＬｉとセンスノードＳＮｉとの間に接続されている。トランスファゲートＴＧＲ６１はビット線ＢＬＲｉとセンスノードＳＮｉとの間に接続されている。トランスファゲートＴＧＲ６２はビット線ＢＢＬＲｉとセンスノードＢＳＮｉとの間に接続されている。トランスファゲートＴＧＲ６３はビット線ＢＬＲｉとセンスノードＢＳＮｉとの間に接続されている。トランスファゲートＴＧＲ６４はビット線ＢＢＬＲｉとセンスノードＳＮｉとの間に接続されている。
【００８８】
図１９は、第６の実施形態によるセンスアンプＳ／Ａｉのデータ読出し動作を示すタイミング図である。ｔ１１以前において、センスアンプＳ／Ａｉはプリチャージ状態である。ｔ１２においてワード線ＷＬＬ０が選択された場合、信号ΦｔＬは活性状態のまま、信号ΦｔＲが不活性になる。これにより、トランスファゲートＴＧＲ６１、ＴＧＲ６２がオフになる。
【００８９】
ｔ１１〜ｔ１３において第１の実施形態において説明したようにデータが検出された後、信号ΦｔＬも不活性になる。これにより、センスノードＳＮｉ、ＢＳＮｉがビット線ＢＬＬｉ、ＢＢＬＬｉ、ＢＬＲｉおよびＢＢＬＲｉから切断される。
【００９０】
ｔ１３以降、センスアンプＳ／Ａｉは第１の実施形態のセンスアンプＳ／Ａｉと同様に動作する。
【００９１】
第６の実施形態によるセンスアンプＳ／Ａｉのデータ書込み動作は、図５および図１９から容易に類推することができるので、その説明を省略する。
【００９２】
第６の実施形態において、センスアンプＳＡを構成するトランジスタのばらつきが充分に小さくなるように製造工程が管理された場合、第１の実施形態と同様に、ｔ１、ｔ２およびｔ３のタイミングの順番は任意に設定することが可能である。勿論、ｔ１＝ｔ２＝ｔ３としてもよい。
【００９３】
（第７の実施形態）
図２０は、第７の実施形態によるセンスアンプＳ／Ａｉの構成を示す回路図である。第７の実施形態は、第６の実施形態と第２の実施形態との組み合わせである。第７の実施形態によるセンスアンプＳ／Ａは、図１８フリップフロップＦＦ１に代えて、第１のフリップフロップＦＦ１１および第２のフリップフロップＦＦ１２を備えている点で第６の実施形態によるセンスアンプＳ／Ａと異なる。第７の実施形態によるセンスアンプＳ／Ａのその他の構成は、第６の実施形態によるセンスアンプＳ／Ａの構成と同様でよい。
【００９４】
図２１は、第７の実施形態によるセンスアンプＳ／Ａｉのデータ読出し動作を示すタイミング図である。この読出し動作は、図１９および図７の説明から容易に類推することができるので、その説明を省略する。
【００９５】
第７の実施形態において、センスアンプＳＡを構成するトランジスタのばらつきが充分に小さくなるように製造工程が管理された場合、第１の実施形態と同様に、ｔ１、ｔ２およびｔ３のタイミングの順番は任意に設定することが可能である。勿論、ｔ１＝ｔ２＝ｔ３としてもよい。
【００９６】
（第８の実施形態）
図２２は、第８の実施形態によるセンスアンプＳ／Ａｉの構成を示す回路図である。第８の実施形態は、第７の実施形態と第３の実施形態との組み合わせである。第８の実施形態によるセンスアンプＳ／Ａは、図２０のＰＭＯＳトランジスタＴＰ３に代えて、第１の短絡スイッチとしてのＰＭＯＳトランジスタＴＰ３０および第２の短絡スイッチとしてのＰＭＯＳトランジスタＴＰ３１を備えている点で第７の実施形態によるセンスアンプＳ／Ａと異なる。第８の実施形態によるセンスアンプＳ／Ａのその他の構成は、第７の実施形態によるセンスアンプＳ／Ａの構成と同様でよい。
【００９７】
図２３は、第８の実施形態によるセンスアンプＳ／Ａｉのデータ読出し動作を示すタイミング図である。この読出し動作は、図１９および図９の説明から容易に類推することができるので、その説明を省略する。
【００９８】
（第９の実施形態）
図２４（Ａ）は、第９の実施形態によるセンスアンプＳ／Ａｉの構成を示す回路図である。第９の実施形態は、第６の実施形態と第４の実施形態との組み合わせである。第９の実施形態によるセンスアンプＳ／Ａは、図１８に示すセンスアンプＳ／Ａと比較し、トランスファゲートＴＧＬ６３、ＴＧＬ６４、ＴＧＲ６３およびＴＧＲ６４を有さない。また、第９の実施形態によるセンスアンプＳ／Ａは、ビット線ＢＬＬｉとセンスノードＳＮｉとの間のトランスファゲートＴＧＬ６１に対して並列接続されたクロックトインバータＣＩＮＬ１と、ビット線ＢＢＬＬｉとセンスノードＢＳＮｉとの間のトランスファゲートＴＧＬ６２に対して並列接続されたクロックトインバータＣＩＮＬ２と、ビット線ＢＬＲｉとセンスノードＳＮｉとの間のトランスファゲートＴＧＲ６１に対して並列接続されたクロックトインバータＣＩＮＲ１と、ビット線ＢＢＬＲｉとセンスノードＢＳＮｉとの間のトランスファゲートＴＧＲ６２に対して並列接続されたクロックトインバータＣＩＮＲ２とを備えている。第９の実施形態のその他の構成は、第１８の実施形態の構成と同様でよい。尚、図２４（Ｂ）に示すクロックトインバータは図２４（Ｃ）に示すクロックトインバータと等価である。
【００９９】
図２５は、第９の実施形態によるセンスアンプＳ／Ａｉのデータ読出し動作を示すタイミング図である。この読出し動作は、図１９および第４の実施形態の説明から容易に類推することができるので、その説明を省略する。
【０１００】
第６から第９の実施形態に示すように、第１から第４の実施形態は、２セル／ビット方式のＦＢＣメモリ装置にも適用可能である。
【０１０１】
第９の実施形態において、センスアンプＳＡを構成するトランジスタのばらつきが充分に小さくなるように製造工程が管理された場合、第１の実施形態と同様に、ｔ１、ｔ２およびｔ３のタイミングの順番は任意に設定することが可能である。勿論、ｔ１＝ｔ２＝ｔ３としてもよい。
【図面の簡単な説明】
【０１０２】
【図１】本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成を示す回路図。
【図２】メモリセルＭＣの構造を示す断面図。
【図３】センスアンプＳ／Ａｉの構成を示す回路図。
【図４】第１の実施形態によるＦＢＣメモリ装置のデータ読出し動作を示すタイミング図。
【図５】第１の実施形態によるＦＢＣメモリ装置のデータ書込み動作を示すタイミング図。
【図６】本発明に係る第２の実施形態に従ったセンスアンプＳ／Ａの回路図。
【図７】第２の実施形態によるＦＢＣメモリ装置のデータ読出し動作を示すタイミング図。
【図８】本発明に係る第３の実施形態に従ったセンスアンプＳ／Ａの回路図。
【図９】第３の実施形態によるＦＢＣメモリ装置のデータ読出し動作を示すタイミング図。
【図１０】本発明に係る第４の実施形態に従ったセンスアンプＳ／Ａの回路図。
【図１１】本発明に係る第５の実施形態に従ったＦＢＣメモリ装置の構成を示す回路図。
【図１２】第５の実施形態によるセンスアンプＳ／Ａｉの回路図。
【図１３】第５の実施形態に従ったセンスアンプＳ／Ａのデータ読出し動作を示すタイミング図。
【図１４】第５の実施形態と第２の実施形態とを組み合わせたセンスアンプＳ／Ａの構成を示す回路図。
【図１５】第５の実施形態と第３の実施形態とを組み合わせたセンスアンプＳ／Ａの構成を示す回路図。
【図１６】第５の実施形態と第４の実施形態とを組み合わせたセンスアンプＳ／Ａの構成を示す回路図。
【図１７】本発明に係る第６の実施形態に従ったＦＢＣメモリ装置の構成を示す回路図。
【図１８】第６の実施形態に従ったセンスアンプＳ／Ａｉの構成を示す回路図。
【図１９】第６の実施形態によるセンスアンプＳ／Ａｉのデータ読出し動作を示すタイミング図。
【図２０】第７の実施形態によるセンスアンプＳ／Ａｉの構成を示す回路図。
【図２１】第７の実施形態によるセンスアンプＳ／Ａｉのデータ読出し動作を示すタイミング図。
【図２２】第８の実施形態によるセンスアンプＳ／Ａｉの構成を示す回路図。
【図２３】第８の実施形態によるセンスアンプＳ／Ａｉのデータ読出し動作を示すタイミング図。
【図２４】第９の実施形態によるセンスアンプＳ／Ａｉの構成を示す回路図。
【図２５】第９の実施形態によるセンスアンプＳ／Ａｉのデータ読出し動作を示すタイミング図。
【図２６】従来のセンスアンプの構成を示す回路図。
【符号の説明】
【０１０３】
Ｓ／Ａ  センスアンプ
ＭＣ  メモリセル
ＷＬＬ、ＷＬＲ  ワード線
ＢＬＬ、ＢＬＲ  ビット線
ＦＦ１、ＦＦ２  フリップフロップ
短絡スイッチ  ＴＰ３
トランスファゲート  ＴＧＬ１、ＴＧＬ２、ＴＧＲ１、ＴＧＲ２
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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