(57)【要約】【課題】ゲート制御電圧の範囲を精度良くかつ容易に調整することができる電圧制御発振器を提供する。【解決手段】容量遷移制御電圧を印加するボディ端子領域tbdが制御電極Gの下部領域となるボディ領域に形成されている第1及び第2MOS可変容量素子C1a，C2aと、第1及び第2インダクタL1，L2と、クロスカップル型に組まれている第1及び第2MOSトランジスタM1，M2と、第1基準電圧源に結合される第1結合点n1と、第2基準電圧源に結合される第2結合点n2とを有する。第1及び第2MOS可変容量素子は、それぞれ、制御電極が制御電圧端子TVc1に共通に接続され、さらに、第1及び第2主電極S，Dが共通接続部sdで互いに接続されている。第1及び第2MOS可変容量素子の共通接続部は、それぞれ、対応する第1または第2インダクタを介して、第1結合点に結合されているとともに、対応する第1または第2MOSトランジスタを介して、第2結合点n2に結合されている。【選択図】図１
2007336254.tif 000002
【特許請求の範囲】
【請求項１】
下地と、当該下地の上に形成されていて、第１主電極となる第１導電型の不純物の拡散領域、第２主電極となる第１導電型の不純物の拡散領域、及び制御電極の下部領域となるボディ領域を備えるシリコン層と、当該ボディ領域の上側に形成された絶縁膜と、当該絶縁膜の上側に形成された当該制御電極とをそれぞれ備えていて、素子の電圧容量特性を遷移制御するための容量遷移制御電圧を印加するボディ端子領域が当該ボディ領域にそれぞれ形成されている第１及び第２ＭＯＳ可変容量素子と、
第１及び第２インダクタと、
クロスカップル型に組まれている第１及び第２ＭＯＳトランジスタと、
第１電圧用の第１基準電圧源に結合される第１結合点と、
第２電圧用の第２基準電圧源に結合される第２結合点とを有し、
前記第１ＭＯＳ可変容量素子の制御電極と第２ＭＯＳ可変容量素子の制御電極は、それぞれ、素子の電圧容量特性を制御するゲート制御電圧を印加するための制御電圧端子に共通に接続されており、
前記第１ＭＯＳ可変容量素子の第１及び第２主電極は、第１共通接続部で互いに接続されており、
前記第１共通接続部は、前記第１インダクタを介して、前記第１結合点に結合されているとともに、前記第１ＭＯＳトランジスタを介して、前記第２結合点に結合され、
前記第２ＭＯＳ可変容量素子の第１及び第２主電極は、第２共通接続部で互いに接続されており、
前記第２共通接続部は、前記第２インダクタを介して、前記第１結合点に結合されているとともに、前記第２ＭＯＳトランジスタを介して、前記第２結合点に結合されている
ことを特徴とする電圧制御発振器。
【請求項２】
請求項１に記載の電圧制御発振器において、
前記第１ＭＯＳ可変容量素子のボディ端子領域と前記第２ＭＯＳ可変容量素子のボディ端子領域は、それぞれ、第２導電型の不純物がボディ領域よりも高濃度にイオン注入されている
ことを特徴とする電圧制御発振器。
【請求項３】
請求項１に記載の電圧制御発振器において、
前記第１ＭＯＳ可変容量素子のボディ端子領域と前記第２ＭＯＳ可変容量素子のボディ端子領域は、それぞれ、素子の電圧容量特性を遷移制御するための容量遷移制御電圧を供給する容量遷移制御電圧端子に共通に接続されている
ことを特徴とする電圧制御発振器。
【請求項４】
請求項１に記載の電圧制御発振器において、
さらに、カレントミラー型に組まれている第３及び第４ＭＯＳトランジスタと、
電流源と、
第１電圧用の第１基準電圧源と、
第２電圧用の第２基準電圧源と、
第２電圧用の第３基準電圧源とを有し、
前記第３ＭＯＳトランジスタは、一方の主電極が、前記第１基準電圧源に結合され、他方の主電極が、前記電流源を介して、前記第３基準電圧源に結合され、
前記第４ＭＯＳトランジスタは、一方の主電極が、前記第１基準電圧源に結合され、他方の主電極が、前記第１結合点に結合されている
ことを特徴とする電圧制御発振器。
【請求項５】
請求項１に記載の電圧制御発振器において、
さらに、下地と、当該下地の上に形成されていて、第１主電極となる第１導電型の不純物の拡散領域、第２主電極となる第１導電型の不純物の拡散領域、及び制御電極の下部領域となるボディ領域を備えるシリコン層と、当該ボディ領域の上側に形成された絶縁膜と、当該絶縁膜の上側に形成された当該制御電極とをそれぞれ備えていて、素子の電圧容量特性を遷移制御するための容量遷移制御電圧を印加するボディ端子領域が当該ボディ領域にそれぞれ形成されている第３及び第４ＭＯＳ可変容量素子を有し、
前記第３ＭＯＳ可変容量素子の制御電極と第４ＭＯＳ可変容量素子の制御電極は、それぞれ、素子の電圧容量特性を制御する第２ゲート制御電圧を印加するための第２制御電圧端子に共通に接続されており、
前記第３ＭＯＳ可変容量素子の第１及び第２主電極は、第３共通接続部で互いに接続されており、
前記第３共通接続部は、前記第１共通接続部に結合されているとともに、前記第１インダクタを介して、前記第１結合点に結合され、さらに、前記第１ＭＯＳトランジスタを介して、前記第２結合点に結合され、
前記第４ＭＯＳ可変容量素子の第１及び第２主電極は、第４共通接続部で互いに接続されており、
前記第４共通接続部は、前記第２共通接続部に結合されているとともに、前記第２インダクタを介して、前記第１結合点に結合され、さらに、前記第２ＭＯＳトランジスタを介して、前記第２結合点に結合されている
ことを特徴とする電圧制御発振器。
【請求項６】
請求項５に記載の電圧制御発振器において、
前記第３ＭＯＳ可変容量素子のボディ端子領域と前記第４ＭＯＳ可変容量素子のボディ端子領域は、それぞれ、第２導電型の不純物がボディ領域よりも高濃度にイオン注入されている
ことを特徴とする電圧制御発振器。
【請求項７】
請求項５に記載の電圧制御発振器において、
前記第３ＭＯＳ可変容量素子のボディ端子領域と前記第４ＭＯＳ可変容量素子のボディ端子領域は、それぞれ、電源電圧レベルまたはグランドレベルのいずれかの値の第２容量遷移制御電圧を供給する第２容量遷移制御電圧端子に共通に接続されている
ことを特徴とする電圧制御発振器。
【請求項８】
請求項５に記載の電圧制御発振器において、
さらに、カレントミラー型に組まれている第３及び第４ＭＯＳトランジスタと、
電流源と、
第１電圧用の第１基準電圧源と、
第２電圧用の第２基準電圧源と、
第２電圧用の第３基準電圧源とを有し、
前記第３ＭＯＳトランジスタは、一方の主電極が、前記第１基準電圧源に結合され、他方の主電極が、前記電流源を介して、前記第３基準電圧源に結合され、
前記第４ＭＯＳトランジスタは、一方の主電極が、前記第１基準電圧源に結合され、他方の主電極が、前記第１結合点に結合されている
ことを特徴とする電圧制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路上に形成された、高周波信号を発振する電圧制御発振器（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌ  Ｏｓｃｉｌｌａｔｏｒ；「ＶＣＯ」）に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）製造技術、特に、トランジスタやダイオードなどの能動素子、及び、抵抗やインダクタ、容量などの受動素子を、シリコン基板の上に微細に形成する技術を用いて、様々な構造の半導体集積回路（以下、「デバイス」と称する）が、単一のチップの上に、製造されるようになってきた。そのデバイスの１種に、電圧制御発振器（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌ  Ｏｓｃｉｌｌａｔｏｒ；以下、「ＶＣＯ」と称する）がある（例えば、特許文献１参照）。このＶＣＯは、例えば、各種のアプリケーションを実行する装置の高周波信号の発振源に利用されるフェーズロックドループ回路（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ  Ｃｉｒｃｕｉｔ；以下、「ＰＬＬ回路」と称する）に適用される。
【０００３】
＜ＰＬＬ回路の概略＞
以下、図１７を参照して、ＰＬＬ回路につき説明する。なお、図１７は、ＰＬＬ回路の概略を示す図である。
【０００４】
図１７に示すように、ＰＬＬ回路１０は、位相比較器３０とローパスフィルタ（以下、「ＬＰＦ」と称する）４０とＶＣＯ４５とを有している。
【０００５】
位相比較器３０は、入力端子から基準信号を入力するとともに、ＶＣＯ４５からＶＣＯ出力信号を入力する。なお、基準信号は、水晶発振器（図示せず）により生成されたクロック信号を分周することによって生成される、予め定められた周波数の信号である。他方、ＶＣＯ出力信号は、ＬＰＦ４０からＶＣＯ４５に出力されるフィルタ出力信号の電圧値に応じて定まる周波数の信号である。ここでは、ＶＣＯ出力信号の周波数は、基準信号の周波数の数倍程度であるものとする。
【０００６】
位相比較器３０は、基準信号とＶＣＯ出力信号を入力すると、これに応答して、基準信号とＶＣＯ出力信号を比較し、基準信号とＶＣＯ出力信号の位相差信号を生成する。そして、位相比較器３０は、生成した位相差信号を比較器出力信号としてＬＰＦ４０に出力する。
【０００７】
ＬＰＦ４０は、位相比較器３０から比較器出力信号（すなわち、基準信号とＶＣＯ出力信号の位相差信号）を入力すると、これに応答して、比較器出力信号の中から低周波成分の信号（以下、単に「低周波信号」と称する）を抽出する。そして、ＬＰＦ４０は、抽出した低周波信号をフィルタ出力信号としてＶＣＯ４５に出力する。
【０００８】
ＶＣＯ４５は、ＬＰＦ４０からフィルタ出力信号（すなわち、基準信号とＶＣＯ出力信号の位相差信号の中から抽出された低周波信号）を入力すると、これに応答して、フィルタ出力信号の電圧値に応じて定まる周波数の信号（以下、「特定周波数信号」と称する）を生成する。そして、ＶＣＯ４５は、生成した特定周波数信号をＶＣＯ出力信号として位相比較器３０に出力するとともに、出力端子を介して外部回路に出力する。
【０００９】
以後、位相比較器３０とＬＰＦ４０とＶＣＯ４５は、上述の動作を繰り返す。
【００１０】
このようなＰＬＬ回路１０において、ＶＣＯ４５は、特定周波数信号を生成すると、生成した特定周波数信号をＶＣＯ出力信号として位相比較器３０に出力し、出力したＶＣＯ出力信号に対するフィードバック信号としてＬＰＦ４０からフィルタ出力信号を得る。そして、ＶＣＯ４５は、このフィルタ出力信号の電圧値に応じて、特定周波数信号を生成する。このとき、ＶＣＯ４５は、前回生成した特定周波数信号よりも基準信号との位相差が小さくなるように、特定周波数信号を生成する。ＶＣＯ４５は、このような動作を繰り返すことにより、生成する特定周波数信号を予め定められた周波数に徐々に近づける。そして、ＶＣＯ４５は、最終的に、フィルタ出力信号の電圧値が０になったときに、すなわち、基準信号と特定周波数信号の位相差が０になったときに、予め定められた正確な周波数の特定周波数信号をＶＣＯ出力信号として出力するようになる。このとき、ＶＣＯ４５は、状態がロックされ、以後、予め定められた周波数通りの特定周波数信号をＶＣＯ出力信号として出力するようになる。このようなＰＬＬ回路１０は、例えば、基準信号と同位相で、基準信号よりもさらに高い周波数の信号を生成する回路に用いられる。
【００１１】
＜ＶＣＯの構成＞
以下に、図１８を参照して、ＶＣＯ４５の構成につき説明する。なお、図１８は、従来例に係るＶＣＯの構成を示す図である。
【００１２】
図１８に示す例では、ＶＣＯ４５は、第１インダクタＬ１と第１ＭＯＳトランジスタ（以下、単に「第１トランジスタ」と称する場合がある）Ｍ１とが直列に結合された第１配線ラインｌ１と、第２インダクタＬ２と第２ＭＯＳトランジスタ（以下、単に「第２トランジスタ」と称する場合がある）Ｍ２とが直列に結合された第２配線ラインｌ２と、第１及び第２ＭＯＳ可変容量素子（Ｖａｒｉａｂｌｅ  Ｃａｐａｃｉｔｏｒ；以下、「バラクタ（Ｖａｒａｃｔｏｒ）」と称する）Ｃ１及びＣ２を備える第３配線ラインｌ３と、電流源Ｅｓと第３ＭＯＳトランジスタ（以下、単に「第３トランジスタ」と称する場合がある）Ｍ３とが直列に結合された第４配線ラインｌ４と、第４ＭＯＳトランジスタ（以下、単に「第４トランジスタ」と称する場合がある）Ｍ４を備える第５配線ラインｌ５と、第２電圧用の第３基準電圧源（図１８に示す例では、グランド）とを有している。
【００１３】
なお、第１及び第２バラクタＣ１及びＣ２は、制御電極（ここでは、ゲート電極とする）に印加する電圧の大きさに応じて静電容量を制御することができるキャパシタである。これら第１及び第２バラクタＣ１及びＣ２の構造については、後述する。第１及び第２バラクタＣ１及びＣ２の制御電極は、それぞれ、素子の電圧容量特性を制御する電圧（以下、「ゲート制御電圧Ｖｃ１」と称する）を印加するための端子（以下、「ゲート制御電圧端子ＴＶｃ１」と称する）に共通に接続されている。また、第１バラクタＣ１の第１主電極（ここでは、ソース電極とする）と第２主電極（ここでは、ドレイン電極とする）は、互いに接続されている。また、第２バラクタＣ２の第１主電極と第２主電極は、互いに接続されている。以下、第１主電極と第２主電極を接続する部位を共通接続部ｓｄと称し、特に、第１バラクタＣ１の共通接続部を第１共通接続部ｓｄ１と称し、第２バラクタＣ２の共通接続部を第２共通接続部ｓｄ２と称する。なお、図１８は、ゲート電極の端子（以下、単に「ゲート端子」と称する）をＧとし、ソース電極の端子（以下、単に「ソース端子」と称する）をＳとし、ドレイン電極の端子（以下、単に「ドレイン端子」と称する）をＤとして示している。図１８において、共通接続部ｓｄは、ソース端子Ｓとドレイン端子Ｄが一体に形成された共通端子となっている。
【００１４】
第１及び第２配線ラインｌ１及びｌ２は、第１及び第２トランジスタＭ１及びＭ２がクロスカップル型に組まれている。すなわち、第１及び第２トランジスタＭ１及びＭ２は、互いのゲート電極が、互いのソース電極に接続されている。なお、第１及び第２トランジスタＭ１及びＭ２は、ともに、第１導電型の素子として構成されている。図１８に示す例では、第１導電型を、Ｐ型としている。
【００１５】
第１及び第２配線ラインｌ１及びｌ２は、それぞれ、一端が第１結合点ｎ１で第５配線ラインｌ５を介して第１電圧用の第１基準電圧源（図１８に示す例では、＋側電圧源Ｖ０）に結合され、他端が第２結合点ｎ２で第２電圧用の第２基準電圧源（図１８に示す例では、グランド）に結合されている。
【００１６】
第３配線ラインｌ３は、一端が第１インダクタＬ１と第１トランジスタＭ１との間のノードＮ１で第１配線ラインｌ１に接続され、他端が第２インダクタＬ２と第２トランジスタＭ２との間のノードＮ２で第２配線ラインｌ２に接続されている。
【００１７】
また、第３配線ラインｌ３は、第１バラクタＣ１と第２バラクタＣ２との間のノードＮ３でゲート制御電圧端子ＴＶｃ１に接続されている。このゲート制御電圧端子ＴＶｃ１は、ゲート制御電圧Ｖｃ１を、第１バラクタＣ１のゲート電極と第２バラクタＣ２のゲート電極に印加するための端子である。なお、ゲート制御電圧Ｖｃ１は、バラクタの電圧容量特性を制御するための信号である。ゲート制御電圧Ｖｃ１は、電源電圧レベルの信号である。例えば、ＬＰＦ４０からＶＣＯ４５に出力されたフィルタ出力信号（図１７参照）が、ゲート制御電圧Ｖｃ１となる。第１及び第２バラクタＣ１及びＣ２は、それぞれ、このゲート制御電圧Ｖｃ１がゲート電極に印加されることにより、容量が変化する。
【００１８】
第４及び第５配線ラインｌ４及びｌ５は、第３及び第４トランジスタＭ３及びＭ４がカレントミラー型に組まれている。すなわち、第３及び第４トランジスタＭ３及びＭ４は、互いのゲート電極同士が接続されている。なお、第３及び第４トランジスタＭ３及びＭ４は、ともに、第２導電型の素子として構成されている。図１８に示す例では、第２導電型を、Ｎ型としている。
【００１９】
なお、第３トランジスタＭ３は、ゲート電極が、第４トランジスタＭ４のゲート電極に接続されているとともに、第３トランジスタＭ３のドレイン電極にも接続されている。また、第３トランジスタＭ３は、ソース電極が、第１電圧用の第１基準電圧源（図１８に示す例では、＋側電圧源Ｖ０）に結合され、ドレイン電極が、電流源Ｅｓを介して第２電圧用の第３基準電圧源（図１８に示す例では、グランド）に結合されている。
【００２０】
また、第４トランジスタＭ４は、ゲート電極が、第３トランジスタＭ３のゲート電極に接続されている。また、第４トランジスタＭ４は、ソース電極が、第１電圧用の第１基準電圧源に結合され、ドレイン電極が、第１結合点ｎ１で分岐して、第１配線ラインｌ１の一端及び第２配線ラインｌ２の一端に結合されている。
【００２１】
このような構成のＶＣＯ４５において、第１及び第２インダクタＬ１及びＬ２と第１及び第２バラクタＣ１及びＣ２は、インダクタ−キャパシタ共振回路（以下、「ＬＣ共振回路」と称する）ＬＣ１を構成している。
【００２２】
このＬＣ共振回路ＬＣ１は、予め定められた共振周波数で、インピーダンスのピークを持つ。この共振周波数をｆｏｓｃとすると、共振周波数ｆｏｓｃは、以下の式１によって表される。
【００２３】
ｆｏｓｃ＝１／（２π√（Ｌ×（Ｃｖ＋Ｃｐ）））      …（１）
ここで、Ｌは第１及び第２インダクタＬ１及びＬ２の合計のインダクタンスであり、Ｃｖは第１及び第２バラクタＣ１及びＣ２の合計のキャパシタンス、Ｃｐは第１及び第２トランジスタＭ２及びＭ２のゲート容量、ドレイン容量、及び、寄生配線容量などの総和である。
【００２４】
ＶＣＯ４５は、電流源Ｅｓで発生した電流が、カレントミラー型に組まれた第３及び第４トランジスタＭ３及びＭ４を経由して、ＬＣ共振回路ＬＣ１に流れ込み、さらに、クロスカップル型に組まれた第１及び第２トランジスタＭ１及びＭ２に流れ込む。このとき、第１及び第２トランジスタＭ１及びＭ２は、交互に、ＯＮ／ＯＦＦ動作を繰り返す。これにより、ＶＣＯ４５は、ノードＮ１とノードＮ２との間で差動する。これにより、ＶＣＯ４５は、図１９（Ａ）及び（Ｂ）に示すように、ノードＮ１及びＮ２のそれぞれで異なる波形のＶＣＯ出力信号を得る。なお、図１９（Ａ）及び（Ｂ）は、ＶＣＯ内部の２つのノードで得られる出力信号の波形を示す図である。図１９（Ａ）は、ノードＮ１で得られるＶＣＯ出力信号の波形を示している。また、図１９（Ｂ）は、ノードＮ２で得られるＶＣＯ出力信号の波形を示している。
【００２５】
ＶＣＯ４５は、ノードＮ１及びＮ２のそれぞれで得られるＶＣＯ出力信号を、一旦、バッファー回路（図示せず）に出力してバファー回路で増幅させてから、後続に出力する。なお、図１７に示す例では、ＶＣＯ４５は、１本の配線ラインによって、ＶＣＯ出力信号を位相比較器３０に出力するように描かれている。しかしながら、実際には、ＶＣＯ４５は、複数（ここでは、２本）の配線ラインによって、複数のノード（ここでは、ノードＮ１及びＮ２）のそれぞれで得られるＶＣＯ出力信号を位相比較器３０に出力する。
【００２６】
このようなＶＣＯ４５は、ノードＮ１及びＮ２のそれぞれで異なる波形のＶＣＯ出力信号を得ることができる。
【００２７】
＜バラクタの構造＞
以下に、図２０（Ａ）及び（Ｂ）を参照して、バラクタＣ１及びＣ２の構造につき説明する。なお、図２０（Ａ）及び（Ｂ）は、従来例に係るバラクタの構造を説明するための図である。図２０（Ａ）は、従来例に係るバラクタのシンボル構造を示している。また、図２０（Ｂ）は、従来例に係るバラクタの簡易構造の断面切り口を示している。
【００２８】
ここでは、図２０（Ａ）及び（Ｂ）に示すＭＯＳバラクタＶａを例にして、バラクタＣ１及びＣ２の構造を説明する。このＭＯＳバラクタＶａは、ＭＯＳキャパシタの電圧依存性を用いた容量可変素子である。なお、図２０（Ａ）及び（Ｂ）に示す例では、ＭＯＳバラクタＶａはＮ型の素子として構成されているが、Ｐ型の素子として構成することもできる。
【００２９】
図２０（Ａ）に示すように、ＭＯＳバラクタＶａは、ソース端子Ｓとゲート端子Ｇとドレイン端子Ｄとを有する３端子構造となっている。ＭＯＳバラクタＶａのソース端子Ｓとドレイン端子Ｄは、共通接続部ｓｄで互いに接続され、さらに、共通接続部ｓｄを介して、電源電圧レベルまたはグランドレベルのいずれかの値の基準電圧点Ｖｓｔに接続されている。
【００３０】
図２０（Ｂ）に示すように、ＭＯＳバラクタＶａは、シリコンバルク基板（以下、単に「シリコン基板」と称する）１１０と、シリコン基板１１０の上に形成された第１シリコン酸化膜（以下、単に「第１酸化膜」と称する）１２０とを備え、さらに、これらシリコン基板１１０と第１酸化膜１２０を下地とし、その下地の上に形成されたシリコン薄膜１３０を備えている。これらシリコン基板１１０と第１酸化膜１２０とシリコン薄膜１３０は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）１４０を構成する。
【００３１】
第１酸化膜１２０は、シリコン薄膜１３０によって埋め込まれて、埋め込み酸化膜となっている。
【００３２】
シリコン薄膜１３０は、部分的に、第１導電型の不純物の拡散領域１３０ａ及び１３０ｂ、及び、第２導電型の不純物の拡散領域１３０ｃが形成されている。ここでは、第１導電型の不純物をボロン（Ｂ）などのＮ型の不純物とし、第２導電型の不純物をリン（Ｐ）などのＰ型の不純物とする。以下、「第１導電型の不純物の拡散領域１３０ａ及び１３０ｂ」を「Ｎ＋拡散領域１３０ａ及び１３０ｂ」と称し、「第２導電型の不純物の拡散領域１３０ｃ」を「Ｐ−拡散領域１３０ｃ」と称する。Ｎ＋拡散領域１３０ａ及び１３０ａのそれぞれの表面側の領域は、サリサイド（ＣｏＳｉ２）１３０ａａ及び１３０ｂａとなっている。これらサリサイド１３０ａａ及び１３０ｂａは、それぞれ、拡散領域１３０ａ及び１３０ｂの上に、コバルト（Ｃｏ）を配置し、さらに熱処理を行ってシリコンとコバルトとを熱反応させることにより、形成されている。
【００３３】
Ｎ＋拡散領域１３０ａは、第１主電極（ここでは、ソース電極とする）となる領域である。また、Ｎ＋拡散領域１３０ｂは、第２主電極（ここでは、ドレイン電極とする）となる領域である。また、Ｐ−拡散領域１３０ｃは、制御電極（ここでは、ゲート電極とする）の下方のシリコン層の領域（以下、「ゲート電極の下部領域」と称する）である。なお、以下、ゲート電極の下部領域、すなわち、Ｐ−拡散領域１３０ｃを、ボディ領域ＢＤとも称する。
【００３４】
Ｎ＋拡散領域１３０ａの上側には、ソース端子Ｓが形成される。また、Ｎ＋拡散領域１３０ｂの上側には、ドレイン端子Ｄが形成される。また、Ｐ−拡散領域１３０ｃの上側には、ゲート酸化膜となる第２シリコン酸化膜（以下、単に「第２酸化膜」と称する）１５０が形成され、その第２酸化膜１５０の上側と側面に、ポリシリコン１６０とサイドウォール１７０とが形成され、ポリシリコン１６０の上側にゲート端子Ｇが形成される。なお、サイドウォール１７０は、例えば、窒化膜（ＳｉＮ膜）や酸化膜（ＳｉＯ２）によって形成される。また、ポリシリコン１６０の表面側の領域は、サリサイド（ＣｏＳｉ２）１６０ａとなっている。このサリサイド１６０ａは、ポリシリコン１６０の上に、コバルト（Ｃｏ）を配置し、さらに熱処理を行ってシリコンとコバルトとを熱反応させることにより、形成されている。
【００３５】
ＭＯＳバラクタＶａは、第１及び第２主電極と制御電極がＳＯＩ１４０の上に形成されている。このようなＭＯＳバラクタＶａは、各電極をシリコンバルク基板１１０の上に直接形成した場合よりも、寄生容量が小さくなるので、バラクタとして高い性能を発揮する。そのため、このようなＭＯＳバラクタＶａは、低消費電力用のデバイスに適している。
【００３６】
ＭＯＳバラクタＶａは、ゲート電極に対するソース電極及びドレイン電極間の容量の和で構成される可変容量Ｃを有する。ＭＯＳバラクタＶａは、第２酸化膜１５０の容量Ｃｏｘ、ボディ領域ＢＤ、すなわち、第２酸化膜１５０の下の半導体の表面領域のチャネル空乏層容量Ｃｄ、及び第１酸化膜１２０の容量ＣＢＯＸが直列に形成され、さらに、ゲート電極とソース電極間の浮遊容量Ｃｆｓ、及びゲート電極とドレイン電極間の浮遊容量Ｃｆｄが並列に形成されている。このうち、容量Ｃｄは、ゲート電極に印加されるゲート制御電圧Ｖｃ１の電圧値に応じて、変化する。この電圧変動する容量Ｃｄを含む、容量Ｃｏｘ、Ｃｄ、ＣＢＯＸ、Ｃｆｓ、Ｃｆｄなどの和が、ＭＯＳバラクタＶａの可変容量Ｃとなる。
【００３７】
ＭＯＳバラクタＶａの可変容量Ｃは、ゲート制御電圧Ｖｃ１の電圧値に応じて電圧容量特性が図２１に示すように変化する。なお、図２１は、従来例に係るバラクタの電圧容量特性を示すグラフ図である。ここでは、容量が約０．２１ｐＦ〜０．４５ｐＦの範囲で変動するバラクタを例にして、バラクタの電圧容量特性を曲線で示している。図２１中、横軸は、ゲート制御電圧Ｖｃ１（Ｖ）を示し、縦軸は、バラクタの可変容量Ｃ（Ｆ）を示している。また、実線は、ＭＯＳバラクタＶａ単体の電圧容量特性曲線を示しており、点線は、回路に搭載された状態におけるＭＯＳバラクタＶａの電圧容量特性曲線を示している。なお、図２１は、Ｎ型のＭＯＳバラクタＶａの特性を示している。ＭＯＳバラクタＶａがＰ型である場合は、特性がＮ型のものとは逆になる。
【００３８】
＜ＶＣＯの発振周波数範囲＞
以下に、図２２を参照して、ＶＣＯ４５の発振周波数範囲につき説明する。なお、図２２は、従来例に係るＶＣＯの電圧発振周波数特性を示すグラフ図である。図２２は、ノードＮ１及びＮ２における直流電圧を０．３Ｖとし、第１及び第２インダクタＬ１及びＬ２のインダクタンスの総和を２．２８ｎＨとし、第１及び第２トランジスタＭ１及びＭ２の寄生容量の総和を１．５ｐＦとする場合の、ＶＣＯ４５の電圧発振周波数特性を曲線で示している。なお、図２２中、横軸は、バラクタＣ１及びＣ２に印加するゲート制御電圧Ｖｃ１（Ｖ）を示し、縦軸は、ＶＣＯ４５の発振周波数を示している。図２２に示すように、ＶＣＯ４５の発振周波数ｆｒｅｑ（Ｈｚ）は、バラクタＣ１及びＣ２に印加するゲート制御電圧Ｖｃ１の電圧値に応じて変動する。
【００３９】
ところで、ＶＣＯ４５を適用するＰＬＬ回路１０（図１７参照）は、各種のアプリケーションを実行する装置を安定して動作させる必要がある。そのため、ＶＣＯ４５の発振周波数範囲は、通常、アプリケーションの仕様で定められた周波数範囲（以下、「アプリケーション仕様周波数範囲」と称する）をカバーするように、設定されている。例えば、アプリケーション仕様周波数範囲は、アプリケーションがＺｉｇｂｅｅやＢｌｕｅｔｏｏｔｈなどである場合に、２．４ＧＨｚ〜２．５ＧＨｚである。この場合に、ＶＣＯ４５の発振周波数範囲は、アプリケーション仕様周波数範囲の２．４ＧＨｚ〜２．５ＧＨｚをカバーするように、設定されている。
【００４０】
しかしながら、ＶＣＯ４５は、設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれる場合がある。図２２の矢印Ａ１〜Ａ３は、ＶＣＯ４５の発振周波数範囲とアプリケーション仕様周波数範囲の関係を示している。図２２中、矢印Ａ１は、アプリケーション仕様周波数範囲を示しており、矢印Ａ２は、バラクタＣ１及びＣ２に印加するゲート制御電圧Ｖｃ１の範囲を示しており、矢印Ａ３は、ゲート制御電圧Ｖｃ１の範囲を０．１Ｖ〜０．９Ｖとする場合のＶＣＯ４５の発振周波数範囲を示している。
【００４１】
図２２に示す例では、アプリケーション仕様周波数範囲は、中心値を２．４５ＧＨｚとする、２．４０ＧＨｚ〜２．５０ＧＨｚの範囲に定められている（図２２の矢印Ａ１参照）。これに対して、ＶＣＯ４５の発振周波数範囲は、ゲート制御電圧Ｖｃ１の範囲を０．１Ｖ〜０．９Ｖとする場合に、２．４６ＧＨｚ〜２．５５ＧＨｚとなっている（図２２のＡ２とＡ３参照）。したがって、図２２に示す例では、ＶＣＯ４５は、設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれた状態となっている（図２２の矢印Ａ１とＡ３参照）。
【００４２】
製造者は、このように、ＶＣＯ４５の設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれた場合に、ＶＣＯ４５の発振周波数範囲がアプリケーション仕様周波数範囲をカバーするように、ＶＣＯ４５の電圧発振周波数特性に基づいて、ゲート制御電圧Ｖｃ１の範囲を調整する必要がある。
【００４３】
しかしながら、ＶＣＯ４５は、電圧発振周波数特性が図２２に示すように固定されているため、設定可能なゲート制御電圧Ｖｃ１の範囲が固定された電圧発振周波数特性に沿った範囲内に限定されている。そのため、ＶＣＯ４５は、その限定された範囲内でしか、ゲート制御電圧Ｖｃ１の範囲を設定することができない。このようなＶＣＯ４５は、設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれた場合に、発振周波数範囲がアプリケーション仕様周波数範囲をカバーするように、ゲート制御電圧Ｖｃ１の範囲を精度良くかつ容易に調整することができない。
【００４４】
そこで、製造者は、ＶＣＯ４５の設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれた場合に、ＶＣＯ４５を再設計して、バラクタＣ１及びＣ２のサイズやインダクタＬ１及びＬ２のサイズを変更することにより、ゲート制御電圧Ｖｃ１の範囲を調整している。しかしながら、このような再設計は、莫大なコストと時間がかかるため、非効率である。
【特許文献１】特開２００４−１２０７２８号公報（段落４１、図４）
【発明の開示】
【発明が解決しようとする課題】
【００４５】
従来の電圧制御発振器（以下、「ＶＣＯ」と称する）は、電圧発振周波数特性が固定されているため、設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれた場合に、発振周波数範囲がアプリケーション仕様周波数範囲をカバーするように、ゲート制御電圧の範囲を精度良くかつ容易に調整することができないという課題があった。
【００４６】
すなわち、従来のＶＣＯは、ＶＣＯ内部の可変容量素子（以下、「バラクタ」と称する）の電圧容量特性が固定されているため、電圧発振周波数特性が固定されている。このような従来のＶＣＯは、設定可能なゲート制御電圧の範囲が固定された電圧発振周波数特性に沿った範囲内に限定されている。そのため、その限定された範囲内でしか、ゲート制御電圧の範囲を設定することができない。このような従来のＶＣＯは、設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれた場合に、発振周波数範囲がアプリケーション仕様周波数範囲をカバーするように、ゲート制御電圧の範囲を精度良くかつ容易に調整することができない。
【００４７】
そこで、この発明の発明者は、上述の課題につき鋭意検討した結果、電圧容量特性が変更可能なバラクタをＶＣＯに用いれば、ＶＣＯの電圧発振周波数特性を変更することができるため、ＶＣＯの発振周波数範囲、すなわち、ゲート制御電圧の範囲を精度良く調整することができると考えた。
【００４８】
しかも、この発明の発明者は、電圧容量特性の波形を維持したまま、電圧容量特性を平行に移動させるように、バラクタを制御することができれば、過去にサンプリングされたデータに基づいて、ゲート制御電圧を容易に調整することができると考えた。
【００４９】
その結果、この発明の発明者は、このような調整を実現するために、バラクタのボディ領域の電位分布を変更させることによって、電圧容量特性の波形、すなわち、特性曲線の形を同一に維持したまま、電圧容量特性を平行に移動させることができるバラクタをＶＣＯに用いればよいという結論に到った。
【課題を解決するための手段】
【００５０】
上述の課題を解決するために、この発明に係るＶＣＯは、下地と、下地の上に形成されていて、第１主電極となる第１導電型の不純物の拡散領域、第２主電極となる第１導電型の不純物の拡散領域、及び制御電極の下部領域となるボディ領域を備えるシリコン層と、ボディ領域の上側に形成された絶縁膜と、絶縁膜の上側に形成された制御電極とをそれぞれ備えていて、素子の電圧容量特性を遷移制御するための容量遷移制御電圧を印加するボディ端子領域がボディ領域にそれぞれ形成されている第１及び第２ＭＯＳバラクタと、第１及び第２インダクタと、クロスカップル型に組まれている第１及び第２ＭＯＳトランジスタと、第１電圧用の第１基準電圧源に結合される第１結合点と、第２電圧用の第２基準電圧源に結合される第２結合点とを有している。
【００５１】
第１ＭＯＳバラクタの制御電極と第２ＭＯＳバラクタの制御電極は、それぞれ、素子の電圧容量特性を制御するゲート制御電圧を印加するための制御電圧端子に共通に接続されている。
【００５２】
また、第１ＭＯＳバラクタの第１及び第２主電極は、第１共通接続部で互いに接続されている。この第１共通接続部は、第１インダクタを介して、第１結合点に結合されているとともに、第１ＭＯＳトランジスタを介して、第２結合点に結合されている。
【００５３】
また、第２ＭＯＳバラクタの第１及び第２主電極は、第２共通接続部で互いに接続されている。この第２共通接続部は、第２インダクタを介して、第１結合点に結合されているとともに、第２ＭＯＳトランジスタを介して、第２結合点に結合されている。
【発明の効果】
【００５４】
この発明に係るＶＣＯは、第１及び第２ＭＯＳバラクタとして、制御電極の下部領域であるボディ領域にボディ端子領域が形成されているＭＯＳバラクタ（以下、「ボディ端子付ＭＯＳバラクタ」または「ボディ端子付バラクタ」と称する）を用いている。
【００５５】
このボディ端子付バラクタは、ボディ端子領域を介して、容量遷移制御電圧がボディ領域に印加される。このとき、ボディ端子付バラクタは、ゲート電極の下部領域であるボディ領域の電位分布が変化し、これにより、電圧容量特性が遷移する。したがって、ボディ端子付バラクタは、容量遷移制御電圧をボディ端子領域に印加することにより、電圧容量特性を遷移制御することができる。なお、ここでは、「遷移」とは、特性の波形、すなわち、特性曲線の形を同一に維持したまま、特性を平行に移動させる動作を意味している。具体的には、「遷移」とは、特性における２つのパラメータの相関関係（例えば、バラクタの電圧容量特性におけるゲート制御電圧と可変容量との相関関係）を維持したまま、特性を平行に移動させる動作を意味している。したがって、このボディ端子付バラクタは、容量遷移制御電圧をボディ端子領域に印加することにより、電圧容量特性の波形を維持したまま、電圧容量特性を平行に移動させるように制御することができる。
【００５６】
この発明に係るＶＣＯは、上述の通り、第１及び第２ＭＯＳバラクタとして、ボディ端子付バラクタを用いている。そのため、このＶＣＯは、容量遷移制御電圧を第１及び第２ＭＯＳバラクタのボディ端子領域のそれぞれに印加することにより、第１及び第２ＭＯＳバラクタの電圧容量特性を遷移制御することができる。さらに、このＶＣＯは、第１及び第２ＭＯＳバラクタの電圧容量特性を遷移制御しながら、ゲート制御電圧を第１及び第２ＭＯＳバラクタの制御電極に印加することにより、ＶＣＯの電圧発振周波数特性を遷移制御することができる。
【００５７】
したがって、このＶＣＯは、遷移制御される電圧発振周波数特性に基づいて、ゲート制御電圧の範囲を精度良く調整することができる。そのため、このＶＣＯは、設定可能なゲート制御電圧の範囲を広げることができ、これにより、従来のＶＣＯよりも、ゲート制御電圧の範囲の設定、すなわち、ＶＣＯの発振周波数範囲を精度良く調整することができる。
【００５８】
しかも、遷移制御においては、遷移制御される特性の２つのパラメータの相関関係、すなわち、電圧容量特性のゲート制御電圧と可変容量との相関関係や電圧発振周波数特性のゲート制御電圧と発振周波数との相関関係が、維持されている。そのため、このＶＣＯは、新たなデータをサンプリングしなくても、各パラメータの変化量を、過去にサンプリングされたデータに基づいて算出することができる。したがって、このＶＣＯは、電圧容量特性のゲート制御電圧と可変容量の変化量や電圧発振周波数特性のゲート制御電圧と発振周波数の変化量を、過去にサンプリングされたデータに基づいて算出することができる。そのため、このＶＣＯは、ゲート制御電圧の範囲を容易に調整することができる。
【００５９】
以上により、このＶＣＯは、発振周波数範囲がアプリケーション仕様周波数範囲からずれた場合に、発振周波数範囲がアプリケーション仕様周波数範囲をカバーするように、ゲート制御電圧の範囲を精度良くかつ容易に調整することができる。
【発明を実施するための最良の形態】
【００６０】
以下、図を参照して、この発明の実施の形態につき説明する。なお、各図は、各構成要素の形状、大きさ及び配置関係を、この発明を理解できる程度に、概略的に示してあるに過ぎない。よって、この発明は、図示例のみに限定されるものではない。また、各図において、共通する構成要素や同様な構成要素については、同一の符号を付し、それらの重複する説明を省略する。また、各工程図は、各工程段階で得られた構造体の要部の断面の切り口を示している。
【００６１】
＜ＶＣＯの構成＞
以下、図１を参照して、この発明が適用されるＶＣＯの構成につき説明する。なお、図１は、この発明の実施の形態例に係るＶＣＯの構成を示す回路構成図である。
【００６２】
図１に示すように、この実施の形態例に係るＶＣＯ４５ａは、従来例のＶＣＯ４５（図１８参照）とほぼ同様の構成を有する。ただし、ＶＣＯ４５ａは、第１及び第２ＭＯＳバラクタＣ１及びＣ２の代わりに、第１及び第２ボディ端子付ＭＯＳバラクタ（以下、単に「ボディ端子付バラクタ」と称する）Ｃ１ａ及びＣ２ａが配置されている点で、従来例のＶＣＯ４５と異なる。
【００６３】
第１及び第２ボディ端子付バラクタＣ１ａ及びＣ２ａは、従来例の第１及び第２バラクタＣ１及びＣ２と同様に、制御電極（ここでは、ゲート電極とする）に印加する電圧、すなわち、ゲート制御電圧Ｖｃ１の大きさに応じて静電容量を制御することができるキャパシタである。ただし、第１及び第２ボディ端子付バラクタＣ１ａ及びＣ２ａは、容量遷移制御電圧Ｖｃｓを印加するためのボディ端子Ｔｂｄが一方の主表面（以下、「上面」と称する）に形成され、さらに、ボディ端子Ｔｂｄに導通されたボディ端子領域ｔｂｄが内部のボディ領域ＢＤに形成されている（図４（Ｃ）参照）点で、従来例の第１及び第２バラクタＣ１及びＣ２と異なる。なお、容量遷移制御電圧Ｖｃｓは、バラクタの電圧容量特性を遷移制御するための電圧である。これら第１及び第２ボディ端子付バラクタＣ１ａ及びＣ２ａの構造については、後述する。
【００６４】
なお、「ゲート制御電圧Ｖｃ１」と「容量遷移制御電圧Ｖｃｓ」は、ともに、ゲート電極に印加される電圧である。そこで、以下の説明では、「ゲート制御電圧Ｖｃ１」と「容量遷移制御電圧Ｖｃｓ」とを区別するために、「ゲート制御電圧Ｖｃ１」を「メイン容量制御電圧Ｖｃ１」と称する。また、「ゲート制御電圧端子ＴＶｃ１」を「メイン容量制御電圧端子ＴＶｃ１」と称する。
【００６５】
第１及び第２ボディ端子付バラクタＣ１ａ及びＣ２ａは、ボディ端子Ｔｂｄを介して、外部回路から負電圧の容量遷移制御電圧Ｖｃｓが、ゲート電極の下方のシリコン層の領域、すなわち、ゲート電極の下部領域であるボディ領域ＢＤ（図３（Ｂ）参照）に印加される。このとき、第１及び第２ボディ端子付バラクタＣ１ａ及びＣ２ａは、ゲート電極の下部領域であるボディ領域ＢＤの電位分布が変化する。これにより、第１及び第２ボディ端子付バラクタＣ１ａ及びＣ２ａは、電圧容量特性が図２に示すように遷移する。なお、図２は、ボディ端子付バラクタの電圧容量特性を示すグラフ図である。図２は、容量が約０．２１ｐＦ〜０．４５ｐＦの範囲で変動するバラクタを例にして、回路に搭載された状態におけるボディ端子付バラクタの電圧容量特性を示している。図２中、横軸は、メイン容量制御電圧Ｖｃ１（Ｖ）を示し、縦軸は、バラクタの可変容量Ｃ（Ｆ）を示している。また、点線は、遷移制御される前のボディ端子付バラクタの電圧容量特性曲線を示しており、実線は、遷移制御された後のボディ端子付バラクタの電圧容量特性曲線を示している。なお、遷移制御される前の電圧容量特性曲線、すなわち、点線の電圧容量特性曲線は、従来例のバラクタＣ１及びＣ２の電圧容量特性（図２１の点線参照）と同じである。
【００６６】
図２に示す例では、ボディ端子付バラクタＣ１ａ及びＣ２ａの電圧容量特性曲線は、ボディ端子付バラクタＣ１ａ及びＣ２ａが遷移制御されることにより、右斜め上方向に平行に移動している。すなわち、図２に示す例では、メイン容量制御電圧Ｖｃ１が正方向に＋０．３Ｖシフトし、かつ、バラクタの可変容量Ｃが正方向に＋０．０４ｐＦシフトして、電圧容量特性曲線が、全体的に上昇していることが判る。
【００６７】
第１及び第２ボディ端子付バラクタＣ１ａ及びＣ２ａは、ボディ端子Ｔｂｄを介して印加される容量遷移制御電圧Ｖｃｓによって、互いに、独立して制御することができる。ただし、第１及び第２ボディ端子付バラクタＣ１ａ及びＣ２ａは、互いの動作が相対的な関係となるように、それぞれの電圧容量特性が同時に遷移制御されることが好ましい。そこで、図１に示す例では、第１及び第２ボディ端子付バラクタＣ１ａ及びＣ２ａは、それぞれ、ボディ端子Ｔｂｄが一つだけ設けられていて、それぞれのボディ端子Ｔｂｄが同じ容量遷移制御電圧端子ＴＶｃｓ１に共通に接続されている。この容量遷移制御電圧端子ＴＶｃｓ１は、外部回路からＶＣＯ４５ａに容量遷移制御電圧Ｖｃｓを入力するための端子である。これにより、第１及び第２ボディ端子付バラクタＣ１ａ及びＣ２ａは、容量遷移制御電圧Ｖｃｓが同時にそれぞれのボディ端子Ｔｂｄに印加される。その結果、第１及び第２ボディ端子付バラクタＣ１ａ及びＣ２ａは、それぞれの電圧容量特性が同時に遷移制御される。
【００６８】
この発明に係るＶＣＯ４５ａは、従来例のＶＣＯ４５と同様に、電流源Ｅｓで発生した電流が、カレントミラー型に組まれた第３及び第４トランジスタＭ３及びＭ４を経由して、ＬＣ共振回路ＬＣ１に流れ込み、さらに、クロスカップル型に組まれた第１及び第２トランジスタＭ１及びＭ２に流れ込む。このとき、第１及び第２トランジスタＭ１及びＭ２は、交互に、ＯＮ／ＯＦＦ動作を繰り返す。これにより、ＶＣＯ４５ａは、ノードＮ１とノードＮ２との間で差動する。これにより、ＶＣＯ４５ａは、ノードＮ１とＮ２のそれぞれで異なる波形のＶＣＯ出力信号を得る。
【００６９】
＜ボディ端子付バラクタの構造＞
次に、図３（Ａ）及び（Ｂ）を参照して、上述した第１及び第２ボディ端子付バラクタＣ１ａ及びＣ２ａの大まかな構造につき説明する。なお、図３（Ａ）及び（Ｂ）は、この発明に係るボディ端子付バラクタの構造を説明するための図である。図３（Ａ）は、ボディ端子付バラクタのシンボル構造を示している。また、図３（Ｂ）は、ボディ端子付バラクタの簡易構造の断面切り口を示している。
【００７０】
ここでは、図３（Ａ）及び（Ｂ）に示すＭＯＳバラクタＶａａを例にして、バラクタＣ１ａ及びＣ２ａの構造を説明する。このＭＯＳバラクタＶａａは、従来例のＭＯＳバラクタＶａと同様に、ＭＯＳキャパシタの電圧依存性を用いた容量可変素子である。なお、図３（Ａ）及び（Ｂ）に示す例では、ＭＯＳバラクタＶａａはＮ型の素子として構成されているが、Ｐ型の素子として構成することもできる。ＭＯＳバラクタＶａａがＰ型である場合は、特性がＮ型のものとは逆になる。
【００７１】
図３（Ａ）及び（Ｂ）に示すように、ＭＯＳバラクタＶａａは、従来例のＭＯＳバラクタＶａとほぼ同様の構造となっている。ただし、ＭＯＳバラクタＶａａは、容量遷移制御電圧Ｖｃｓを印加するためのボディ端子Ｔｂｄが上面に形成され、さらに、ボディ端子Ｔｂｄに導通されたボディ端子領域ｔｂｄが内部のボディ領域ＢＤに形成されている点で、従来例のＭＯＳバラクタＶａと異なる。なお、ボディ端子Ｔｂｄは、ボディ領域ＢＤ、すなわち、ゲート電極の下部領域となるＰ−拡散領域１３０ｃの電位を制御するためのものである。このボディ端子Ｔｂｄは、ゲート端子Ｇ、ソース端子Ｓ、及びドレイン端子Ｄに対して、独立して、容量遷移制御電圧Ｖｃｓを印加することができる。なお、ＭＯＳバラクタＶａａは、ボディ端子Ｔｂｄ及びボディ端子領域ｔｂｄが形成されたことにより、ボディ領域ＢＤとゲート電極の間、ボディ領域ＢＤとソース電極との間、及び、ボディ領域ＢＤとドレイン電極との間で、寄生浮遊容量が発生する。そのため、ＭＯＳバラクタＶａａは、可変容量Ｃが従来例のＭＯＳバラクタＶａよりも若干大きくなる。
【００７２】
以下に、図４（Ａ）〜（Ｃ）を参照して、ボディ端子付バラクタＣ１ａ及びＣ２ａの詳細構造につき説明する。なお、図４（Ａ）〜（Ｃ）は、この発明に係るボディ端子付バラクタの詳細構造を示す図である。図４（Ａ）は、上面（ここでは、メタル端子１９０ａ〜１９０ｄが形成された面）側から見た場合のボディ端子付バラクタの構造を示し、図４（Ｂ）は、図４（Ａ）に示された線Ｉ−Ｉ’で切断した場合のボディ端子付バラクタの断面構造を示し、及び図４（Ｃ）は、図４（Ａ）に示された線ＩＩ−ＩＩ’で切断した場合のボディ端子付バラクタの断面構造を示している。
【００７３】
図４（Ａ）〜（Ｃ）に示すように、ＭＯＳバラクタＶａａは、シリコン基板１１０と、シリコン基板１１０の上に形成された第１酸化膜（ＳｉＯ２）１２０とを備え、さらに、これらシリコン基板１１０と第１酸化膜１２０を下地とし、その下地の上に形成されたシリコン薄膜１３０を備えている。これらシリコン基板１１０と第１酸化膜１２０とシリコン薄膜１３０は、ＳＯＩ１４０を構成する。
【００７４】
第１酸化膜１２０は、シリコン薄膜１３０によって埋め込まれた、埋め込み酸化膜となっている。
【００７５】
シリコン薄膜１３０は、内部に、第１導電型の不純物の拡散領域１３０ａ及び１３０ｂ、第２導電型の不純物の拡散領域１３０ｃ及び１３０ｆ、フィールド領域１３０ｄ、１３０ｅ、１３０ｇ及び１３０ｈが形成されている。ここでは、第１導電型の不純物をボロン（Ｂ）などのＮ型の不純物とし、第２導電型の不純物をリン（Ｐ）などのＰ型の不純物とする。なお、領域１３０ｆは、ボディ端子領域ｔｂｄとなる領域であり、第２導電型の不純物が領域１３０ｃよりも高濃度に添加されている。以下、「第１導電型の不純物の拡散領域１３０ａと１３０ｂ」を「Ｎ＋拡散領域１３０ａと１３０ｂ」と称し、「第２導電型の不純物の拡散領域１３０ｃ」を「Ｐ−拡散領域１３０ｃ」と称し、及び「第２導電型の不純物の拡散領域１３０ｆ」を「Ｐ＋拡散領域１３０ｆ」と称する。なお、図４（Ａ）中、一点破線で示すＮ＋マスクの開口部（すなわち、一点破線で示した四角枠の内側の領域）ＮｍｓｋとＰ＋マスクの開口部（すなわち、一点破線で示した四角枠の内側の領域）Ｐｍｓｋは、耐イオン注入用マスクの開口部である。Ｎ＋マスクの開口部Ｎｍｓｋは、第１導電型の不純物をシリコン薄膜１３０にイオン注入する際の注入領域となる。Ｐ＋マスクの開口部Ｐｍｓｋは、第２導電型の不純物をシリコン薄膜１３０にイオン注入する際の注入領域となる。
【００７６】
Ｎ＋拡散領域１３０ａは、第１主電極（ここでは、ソース電極）となる領域である。また、Ｎ＋拡散領域１３０ｂは、第２主電極（ここでは、ドレイン電極）となる領域である。また、Ｐ−拡散領域１３０ｃは、ボディ領域ＢＤ、すなわち、ゲート電極の下部領域である。また、Ｐ＋拡散領域１３０ｆは、上述の通り、ボディ端子領域ｔｂｄとなる領域である。なお、Ｎ＋拡散領域１３０ａとＮ＋拡散領域１３０ｂとＰ＋拡散領域１３０ｆの、それぞれの表面側の領域は、サリサイド（ＣｏＳｉ２）１３０ａａ、１３０ｂａ及び１３０ｆａとなっている。これらサリサイド１３０ａａ、１３０ｂａ及び１３０ｆａは、それぞれ、拡散領域１３０ａ、１３０ｂ及び１３０ｆの上に、コバルト（Ｃｏ）を配置し、さらに熱処理を行ってシリコンとコバルトとを熱反応させることにより、形成されている。
【００７７】
Ｎ＋拡散領域１３０ａの上側には、サリサイド１３０ａａと接触させて、柱状のコンタクト１８０ａが形成され、そのコンタクト１８０ａの頂面の上に、メタル端子１９０ａが形成されている。これによって、Ｎ＋拡散領域１３０ａの上側には、ソース端子Ｓが形成されている。また、Ｎ＋拡散領域１３０ｂの上側には、サリサイド１３０ｂａと接触させて、柱状のコンタクト１８０ｂが形成され、そのコンタクト１８０ｂの頂面の上に、メタル端子１９０ａが形成されている。これによって、Ｎ＋拡散領域１３０ｂの上側には、ドレイン端子Ｄが形成されている。なお、メタル端子１９０ａは、ソース端子Ｓとドレイン端子Ｄとを兼ねる共通端子となっている。また、Ｐ−拡散領域１３０ｃの上側には、ゲート酸化膜となる第２酸化膜（ＳｉＯ２）１５０が形成され、その第２酸化膜１５０の上に、ポリシリコン１６０とサイドウォール１７０とが形成され、ポリシリコン１６０の上に、コンタクト１８０ｃが形成され、そのコンタクト１８０ｃの上に、メタル端子１９０ｃが形成される。これによって、Ｐ−拡散領域１３０ｃの上には、ゲート端子Ｇが形成される。なお、サイドウォール１７０は、例えば、窒化膜（ＳｉＮ膜）や酸化膜（ＳｉＯ２）によって形成される。また、ポリシリコン１６０の露出した表面１６０ａは、上にコバルト（Ｃｏ）が配置され、さらに熱処理されることにより、シリコンとコバルトとが熱反応して、サリサイド（ＣｏＳｉ２）となる。また、Ｐ＋拡散領域１３０ｆの上側には、サリサイド１３０ｆａと接触させて、柱状のコンタクト１８０ｄが形成され、そのコンタクト１８０ｄの頂面の上に、メタル端子１９０ｄが形成されている。これによって、Ｐ＋拡散領域１３０ｆの上側には、ボディ端子Ｔｂｄが形成されている。なお、ここでは、例えば、コンタクト１８０ａ〜１８０ｄは、タングステン（Ｗ）により構成され、メタル端子１９０ａ〜１９０ｄは、アルミニュウム（Ａｌ）により構成されているものとする。
【００７８】
＜ボディ端子付バラクタの製造工程＞
以下に、図５（Ａ）及び（Ｂ）、図６（Ａ）及び（Ｂ）、図７（Ａ）及び（Ｂ）、図８（Ａ）及び（Ｂ）、図９（Ａ）及び（Ｂ）、図１０（Ａ）及び（Ｂ）、並びに図１１（Ａ）及び（Ｂ）を参照して、ボディ端子付バラクタＶａａの製造工程につき説明する。なお、各図は、それぞれ、ボディ端子付バラクタの各製造段階で得られた構造体を示す図である。各図において、紙面上の左側の図、すなわち、図番に符号ａを付した図（Ａａ）及び（Ｂａ）は、それぞれ、線Ｉ−Ｉ’（図４（Ａ）参照）で切断した状態のボディ端子付バラクタの断面切り口での構造を示している。また、各図において、紙面上の右側の図、すなわち、図番に符号ｂを付した図（Ａｂ）及び（Ｂｂ）は、それぞれ、線ＩＩ−ＩＩ’（図４（Ａ）参照）で切断した状態のボディ端子付バラクタの断面切り口での構造を示している。
【００７９】
（１）ＳＯＩ形成工程
まず、この実施の形態例では、シリコン基板１１０と第１酸化膜１２０とを備える下地の上にシリコン薄膜１３０を形成して、図５（Ａ）に示す構造体、すなわち、ＳＯＩ１４０を得る。
【００８０】
そのために、まず、シリコン基板１１０を用意する。ここでは、例えば、その厚さを約０．１〜０．２μｍとする。
【００８１】
次に、露出しているシリコン基板１１０全体を覆うように、任意好適な方法を用いて、シリコン基板１１０の上面１１０ｓに、第１酸化膜１２０を形成する。ここでは、例えば、周知の化学的気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；以下、「ＣＶＤ」と称する）法及び化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；以下、「ＣＭＰ」と称する）法を用いて、この第１酸化膜１２０を、厚さが約１０００〜２０００Åとなるように、形成する。なお、この第１酸化膜１２０は、埋め込み酸化膜（Ｂｕｒｉｅｄ  Ｏｘｓｉｄｅ；以下、「Ｂｏｘ」と称する場合もある）になる。
【００８２】
次に、露出している第１酸化膜１２０全体を覆うように、任意好適な方法を用いて、第１酸化膜１２０の上面１２０ｓに、シリコン薄膜１３０を形成する。ここでは、例えば、このシリコン薄膜１３０を、厚さが約５００Åとなるように、形成する。
【００８３】
（２）耐酸化用マスク形成工程
次に、この実施の形態例では、シリコン薄膜１３０の上面１３０ｓに、耐酸化用マスク１３２を部分的に形成して、図５（Ｂ）に示す構造体を得る。
【００８４】
そのために、露出しているシリコン薄膜１３０のソース電極、ドレイン電極、及びボディ端子領域ｔｂｄを含むボディ領域ＢＤとなる領域１３０ａと１３０ｂと１３０ｃと１３０ｆ（図９（Ｂ）参照）を覆うように、任意好適な方法を用いて、シリコン薄膜１３０の上面１３０ｓに、耐酸化用マスクとなる窒化膜（ＳｉＮ膜）１３２を形成する。ここでは、例えば、周知のホトリソグラフィ法及びエッチング法を用いて、この窒化膜１３２を、厚さが約１００Åとなるように、形成する。
【００８５】
この窒化膜１３２は、後の工程で、シリコン薄膜１３０を酸化する際に、酸化されない領域（以下、「非酸化領域」と称する）と酸化される領域（以下、「酸化領域」と称する）とを区画化するための耐酸化用マスクとなる。耐酸化用マスクが形成されているシリコン薄膜１３０の領域は、この後の工程で、酸化されずに、非酸化領域となる。他方、耐酸化用マスクが形成されていないシリコン薄膜１３０の領域は、この後の工程で、酸化されて、酸化領域となる。
【００８６】
（３）酸化領域及び非酸化領域形成工程
次に、この実施の形態例では、シリコン薄膜１３０内に、酸化領域１３０ｄ、１３０ｅ、１３０ｇ、及び１３０ｈ、並びに非酸化領域１３０ｉを形成して、図６（Ａ）に示す構造体を得る。
【００８７】
そのために、シリコン薄膜１３０を酸化する。
【００８８】
このとき、窒化膜１３２が形成されていないシリコン薄膜１３０の領域１３０ｄ、１３０ｅ、１３０ｇ、及び１３０ｈは、酸化されて、酸化領域（ＳｉＯ２）となる。これら酸化領域１３０ｄ、１３０ｅ、１３０ｇ、及び１３０ｈは、成分がＳｉからＳｉＯ２に変わるため、図６（Ａ）に示すように、厚さが図５（Ｂ）に示す状態よりも厚くなる。以下、これら酸化領域１３０ｄ、１３０ｅ、１３０ｇ、及び１３０ｈを、「フィールド領域」とも称する。
【００８９】
また、このとき、窒化膜１３２が形成されているシリコン薄膜１３０の領域１３０ｉは、酸化されずに、非酸化領域（Ｓｉ）として残存する。以下、この非酸化領域１３０ｉを、「残存シリコン薄膜」とも称する。この非酸化領域１３０ｉは、後の工程で、不純物がイオン注入され、さらに、アニール処理されて、不純物の拡散領域となる。
【００９０】
（４）耐酸化用マスク除去工程
次に、この実施の形態例では、シリコン薄膜１３０の上面１３０ｓから耐酸化用マスク（ここでは、窒化膜１３２）を除去して、図６（Ｂ）に示す構造体を得る。
【００９１】
（５）ゲート酸化膜形成工程
次に、この実施の形態例では、シリコン薄膜１３０の上面１３０ｓに、ゲート酸化膜１５０を形成して、図７（Ａ）に示す構造体を得る。
【００９２】
そのために、露出しているシリコン薄膜１３０の非酸化領域１３０ｉ、すなわち、残存シリコン薄膜１３０ｉ全体を覆うように、任意好適な方法を用いて、シリコン薄膜１３０の上面１３０ｓに、ゲート酸化膜となる第２酸化膜（ＳｉＯ２膜）１５０を形成する。ここでは、例えば、周知のＣＶＤ法及びＣＭＰ法を用いて、この第２酸化膜１５０を、厚さが約２５Åとなるように、形成する。
【００９３】
この第２酸化膜１５０は、後の工程で、ゲート電極の下部領域だけを残して除去される。
【００９４】
（６）しきい値調整用の不純物のイオン注入工程
次に、この実施の形態例では、残存シリコン薄膜１３０ｉ全体に、ゲート電極のしきい値調整用の第２導電型の不純物をイオン注入して、図７（Ｂ）に示す構造体を得る。
【００９５】
このイオン注入に当たり、ＭＯＳバラクタＶａａをＮ型とする場合は、例えば、不純物をＰ＋とし、ドーズ量を１Ｅ１２〜３Ｅ１２ｃｍ−２として、不純物（Ｐ＋）を残存シリコン薄膜１３０ｉ全体にイオン注入する。
【００９６】
次に、アニール処理を行って注入イオンを拡散させる。これにより、残存シリコン薄膜１３０ｉは、不純物（Ｐ＋）が拡散して、Ｐ−拡散領域１３０ｃとなる。これにより、図７（Ｂ）に示す構造体を得る。
【００９７】
なお、ＭＯＳバラクタＶａａをＰ型とする場合は、第２導電型の不純物（Ｐ＋）の代わりに第１導電型の不純物（例えばＢＦ２＋）をイオン注入する以外は、Ｎ型の場合と同様であるので、その詳細な説明は省略する。
【００９８】
（７）ゲート電極形成工程
次に、この実施の形態例では、第２酸化膜１５０の上面１５０ｓ及びフィールド領域１３０ｇの上面１３０ｇｓに、ゲート電極となるポリシリコン１６０を形成して、図８（Ａ）に示す構造体を得る。
【００９９】
そのために、残存シリコン薄膜１３０ｉの中の、図９（Ｂ）に示すボディ領域ＢＤとなる領域ｂｄ（ただし、図８（Ｂ）に示すサイドウォール１７０の下部領域及び図９（Ｂ）に示す領域１３０ｆを含まず）を覆うように、任意好適な方法を用いて、第２酸化膜１５０の上面１５０ｓ及びフィールド領域１３０ｇの上面１３０ｇｓに、ポリシリコン１６０を形成する。ここでは、例えば、周知のホトリソグラフィ法及びエッチング法を用いて、このポリシリコン１６０を、厚さが約１０００Åとなるように、形成する。
【０１００】
このポリシリコン１６０は、ゲート長とゲート幅とをもったストライブ状の形態をしている。ポリシリコン１６０のゲート長方向の一端と他端は、ポリシリコン１６０が残存シリコン薄膜１３０ｉの中のボディ領域ＢＤとなる領域ｂｄ全体を覆うように、位置決めされている。また、ポリシリコン１６０のゲート幅方向の一端と他端は、ポリシリコン１６０がフィールド領域１３０ｇの中途から第２酸化膜１５０の中途までを覆うように、位置決めされている。なお、ポリシリコン１６０のゲート幅方向の他端は、ボディ端子領域ｔｂｄを形成するためのスペース（空き領域）を確保するために、フィールド領域１３０ｈから離間して位置決めされている。ポリシリコン１６０は、フィールド領域１３０ｇを覆う領域１６２ａが、ゲート電極とゲート端子Ｇとを導通するための引き出し部となる。また、ポリシリコン１６０は、第２酸化膜１５０を覆う領域１６２ｂが、ゲート電極となる。
【０１０１】
（８）サイドウォール形成工程
次に、この実施の形態例では、ポリシリコン１６０の側方にサイドウォール１７０を形成して、図８（Ｂ）に示す構造体を得る。
【０１０２】
そのために、ポリシリコン１６０の側方に、任意好適な方法を用いて、サイドウォール１７０を形成する。ここでは、例えば、周知のＣＶＤ法及びエッチング法を用いて、窒化膜（ＳｉＮ膜）または酸化膜（ＳｉＯ２膜）によって、このサイドウォール１７０を、形成する。
【０１０３】
なお、サイドウォール１７０を形成する目的は、第１に、後の工程で、不純物をイオン注入する際に、耐イオン注入用マスクとして機能させて、不純物がゲート電極（ここでは、ポリシリコン１６０の領域１６２ｂ）に侵入するのを防止するためであり、第２に、後の工程で、サリサイドを形成する際に、ゲート電極がソース電極やドレイン電極と短絡するのを防止するためである。
【０１０４】
（９）酸化膜除去工程
次に、この実施の形態例では、残存シリコン薄膜１３０ｉの上面１３０ｓから露出している第２酸化膜１５０を除去して、図９（Ａ）に示す構造体を得る。
【０１０５】
（１０）主電極形成用の不純物及びボディ端子形成用の不純物のイオン注入工程
次に、この実施の形態例では、残存シリコン薄膜１３０ｉの中のソース電極及びドレイン電極となる領域１３０ａと１３０ｂに、主電極形成用の第１導電型の不純物をイオン注入し、さらに、残存シリコン薄膜１３０ｉの中のボディ端子領域ｔｂｄとなる領域１３０ｆに、ボディ端子形成用の第２導電型の不純物をイオン注入して、図９（Ｂ）に示す構造体を得る。
【０１０６】
このイオン注入に当たり、ＭＯＳバラクタＶａａがＮ型である場合は、まず、残存シリコン薄膜１３０ｉの中のボディ領域ＢＤとなる領域ｂｄを覆うように、ポリシリコン１６０の上面１６０ｓに、図示しない耐イオン注入用マスク（例えば、窒化膜（ＳｉＮ膜））を形成する。ここでは、例えば、周知のホトリソグラフィ法及びエッチング法を用いて、窒化膜を、厚さが約１００Åとなるように、形成する。
【０１０７】
次に、図示せぬＮ＋マスクを、Ｎ＋マスクの開口部（すなわち、図４（Ａ）に一点破線で示した四角枠の内側の領域）Ｎｍｓｋが残存シリコン薄膜１３０ｉの中のソース電極及びドレイン電極となる領域１３０ａと１３０ｂに対向するように、ＳＯＩ１４０の上側に設置し、Ｎ＋マスクの開口部Ｎｍｓｋを介して、主電極形成用の第１導電型の不純物を残存シリコン薄膜１３０ｉにイオン注入する。ここでは、例えば、不純物をＢＦ２＋とし、ドーズ量を１Ｅ１５〜５Ｅ１５ｃｍ−２として、不純物（ＢＦ２＋）を注入する。このとき、不純物（ＢＦ２＋）は、残存シリコン薄膜１３０ｉの中の、ボディ領域ＢＤとなる領域ｂｄ及びサイドウォール１７０の下部領域が耐イオン注入用マスク（すなわち、ポリシリコン１６０の上面１６０ｓの上の窒化膜及びサイドウォール１７０）によって覆われているため、残存シリコン薄膜１３０ｉの中のソース電極及びドレイン電極となる領域１３０ａと１３０ｂにのみ、イオン注入される。
【０１０８】
次に、図示せぬＰ＋マスクを、Ｐ＋マスクの開口部（すなわち、図４（Ａ）に一点破線で示した四角枠の内側の領域）Ｐｍｓｋが残存シリコン薄膜１３０ｉの中のボディ端子領域ｔｂｄとなる領域１３０ｆに対向するように、ＳＯＩ１４０の上側に設置し、Ｐ＋マスクの開口部Ｐｍｓｋを介して、ボディ端子形成用の第２導電型の不純物を残存シリコン薄膜１３０ｉにイオン注入する。ここでは、例えば、不純物をＰ＋とし、ドーズ量を１Ｅ１５〜５Ｅ１５ｃｍ−２として、不純物（Ｐ＋）を注入する。このとき、不純物（Ｐ＋）は、残存シリコン薄膜１３０ｉの中の領域１３０ｆ以外の領域がＰ＋マスクによって覆われているため、残存シリコン薄膜１３０ｉの中のボディ端子領域ｔｂｄとなる領域１３０ｆにのみ、イオン注入される。なお、このボディ端子形成用の第２導電型の不純物のイオン注入、すなわち、領域１３０ｆへのイオン注入は、主電極形成用の第１導電型の不純物のイオン注入、すなわち、領域１３０ａと１３０ｂへのイオン注入の前に行ってもよい。
【０１０９】
次に、アニール処理を行って注入イオンを拡散させる。これにより、領域１３０ａ、１３０ｂは、第１導電型の不純物（ＢＦ２＋）が拡散して、Ｎ＋拡散領域となり、領域１３０ｆは、第２導電型の不純物（Ｐ＋）が拡散して、Ｐ＋拡散領域となる。
【０１１０】
次に、ポリシリコン１６０の上面１６０ｓから耐イオン注入用マスクを除去する。これにより、図９（Ｂ）に示す構造体を得る。
【０１１１】
なお、ＭＯＳバラクタＶａａがＰ型である場合は、第１導電型の不純物（例えばＢＦ２＋）の代わりに第２導電型の不純物（例えばＰ＋）をイオン注入するとともに、第２導電型の不純物（例えばＰ＋）の代わりに第１導電型の不純物（例えばＢＦ２＋）をイオン注入する以外は、Ｎ型の場合と同様であるので、その詳細な説明は省略する。
【０１１２】
（１１）サリサイド形成工程
次に、この実施の形態例では、残存シリコン薄膜１３０ｉ及びポリシリコン１６０の表面側の領域に、サリサイド１３０ａａ、１３０ｂａ、１３０ｆａ、及び１６０ａを形成して、図１０（Ａ）に示す構造体を得る。
【０１１３】
そのために、まず、露出している残存シリコン薄膜１３０ｉ及びポリシリコン１６０を覆うように、残存シリコン薄膜１３０ｉの上面１３０ｓ及びポリシリコン１６０の上面１６０ｓに、コバルト（Ｃｏ）を配置し、さらに熱処理を行う。このとき、シリコンとコバルトが熱反応して、サリサイド１３０ａａ、１３０ｂａ、１３０ｆａ、及び１６０ａを形成する。
【０１１４】
次に、周知のホトリソグラフィ法及びエッチング法を用いて、残存シリコン薄膜１３０ｉ及びポリシリコン１６０を選択的にエッチングして、残存シリコン薄膜１３０ｉの上面１３０ｓ及びポリシリコン１６０の上面１６０ｓから、シリコンと反応しなかったコバルトを除去する。
【０１１５】
なお、サリサイド１３０ａａ、１３０ｂａ、１３０ｆａ、及び１６０ａを形成する目的は、残存シリコン薄膜１３０ｉの領域１３０ａ、１３０ｂ、１３０ｆ、及びポリシリコン１６０を、それぞれ、ソース電極、ドレイン電極、ボディ端子領域ｔｂｄ、ゲート電極として利用するために、その表面側の領域を低抵抗化させるためである。
【０１１６】
（１２）絶縁膜形成工程
次に、この実施の形態例では、残存シリコン薄膜１３０ｉの上面１３０ｓ及びポリシリコン１６０の上面１６０ｓに、絶縁膜（ＳｉＯ２）１７２を形成して、図１０（Ｂ）に示す構造体を得る。
【０１１７】
そのために、露出している残存シリコン薄膜１３０ｉ及びポリシリコン１６０全体を覆うように、任意好適な方法を用いて、残存シリコン薄膜１３０ｉの上面１３０ｓ及びポリシリコン１６０の上面１６０ｓに、絶縁膜（ＳｉＯ２）１７２を形成する。ここでは、例えば、周知のＣＶＤ法及びＣＭＰ法を用いて、この絶縁膜１７２を、厚さが約１０００Åとなるように、形成する。
【０１１８】
（１３）コンタクトホール形成工程
次に、この実施の形態例では、絶縁膜１７２の中に、コンタクトホール１７４ａ〜１７４ｄを形成して、図１１（Ａ）に示す構造体を得る。
【０１１９】
そのために、周知のホトリソグラフィ法及びエッチング法を用いて、絶縁膜１７２を選択的にエッチングして、絶縁膜１７２の中に、残存シリコン薄膜１３０ｉの領域１３０ａと１３０ｂと１３０ｆ並びにポリシリコン１６０の引き出し部１６２ａに達するコンタクトホール１７４ａ〜１７４ｄを形成する。
【０１２０】
（１４）コンタクト及びメタル端子形成工程
次に、この実施の形態例では、各コンタクトホール１７４ａ〜１７４ｄの中にコンタクト１８０ａ〜１８０ｄを形成し、さらに、各コンタクト１８０ａ〜１８０ｄの上にメタル端子１９０ａ〜１９０ｄを形成して、図１１（Ｂ）に示す構造体を得る。
【０１２１】
そのために、まず、任意好適な方法を用いて、各コンタクトホール１７４ａ〜１７４ｄの中にコンタクト１８０ａ〜１８０ｄを形成する。ここでは、例えば、周知のＣＶＤ法及びＣＭＰ法を用いて、各コンタクトホール１７４ａ〜１７４ｄの中に、タングステン（Ｗ）によって、コンタクト１８０ａ〜１８０ｄを、形成する。
【０１２２】
次に、任意好適な方法を用いて、各コンタクト１８０ａ〜１８０ｄの上にメタル端子１９０ａ〜１９０ｄを形成する。ここでは、例えば、周知のホトリソグラフィ法及びエッチング法を用いて、各コンタクト１８０ａ〜１８０ｄの上に、アルミニュウム（Ａｌ）系の金属によって、メタル端子１９０ａ〜１９０ｄを、形成する。
【０１２３】
以上により、ボディ端子付バラクタＶａａは、製造される。
【０１２４】
＜ＶＣＯの発振周波数範囲＞
従来例のＶＣＯ４５は、電圧容量特性が固定されたバラクタＣ１及びＣ２を用いている。そのため、ＶＣＯ４５は、設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれた場合に、発振周波数範囲がアプリケーション仕様周波数範囲をカバーするように、ゲート制御電圧Ｖｃ１の範囲を精度良くかつ容易に調整することができなかった（図２２の矢印Ａ１と矢印Ａ３参照）。
【０１２５】
これに対して、この実施の形態例に係るＶＣＯ４５ａは、従来例のバラクタＣ１及びＣ２の代わりに、電圧容量特性を遷移制御することができるボディ端子付バラクタＣ１ａ及びＣ２ａを用いている。そのため、ＶＣＯ４５ａは、ボディ端子付バラクタＣ１ａ及びＣ２ａの電圧容量特性を遷移制御することにより、設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれた場合でも、発振周波数範囲がアプリケーション仕様周波数範囲をカバーするように、ゲート制御電圧、すなわち、メイン容量制御電圧Ｖｃ１の範囲を精度良くかつ容易に調整することができる。
【０１２６】
以下、図１２を参照して、ＶＣＯ４５ａの発振周波数範囲につき説明する。なお、図１２は、この発明の実施の形態例に係るＶＣＯの電圧発振周波数特性を示すグラフ図である。図１２は、図２２に示す従来例と同様に、ノードＮ１及びＮ２における直流電圧を０．３Ｖとし、第１及び第２インダクタＬ１及びＬ２のインダクタンスの総和を２．２８ｎＨとし、第１及び第２トランジスタＭ１及びＭ２の寄生容量の総和を１．５ｐＦとする場合の、ＶＣＯ４５ａの電圧発振周波数特性を曲線で示している。なお、図１２中、横軸は、メイン容量制御電圧Ｖｃ１（Ｖ）を示し、縦軸は、ＶＣＯ４５ａの発振周波数ｆｒｅｇ（Ｈｚ）を示している。また、点線は、遷移制御される前のＶＣＯ４５ａの電圧発振周波数特性曲線を示し、実線は、遷移制御された後のＶＣＯ４５ａの電圧発振周波数特性曲線を示している。なお、遷移制御される前の電圧容量特性、すなわち、点線の電圧容量特性曲線は、従来例のＶＣＯの電圧発振周波数特性曲線（図２２参照）と同じである。また、図１２中、矢印Ａ１は、アプリケーション仕様周波数範囲を示しており、矢印Ａ２は、ＶＣＯ４５ａのバラクタＣ１ａ及びＣ２ａに印加するメイン容量制御電圧Ｖｃ１（すなわち、ＬＰＦ４０から出力された信号ＳＬＰＦ）の範囲を示しており、矢印Ａ３は、遷移制御される前のＶＣＯ４５ａの発振周波数範囲を示しており、及び矢印Ａ４は、遷移制御された後のＶＣＯ４５ａの発振周波数範囲を示している。
【０１２７】
図１２に示す例では、アプリケーション仕様周波数範囲は、中心値を２．４５ＧＨｚとする、２．４０ＧＨｚ〜２．５０ＧＨｚの範囲に定められている（図１２の矢印Ａ１参照）。これに対して、ＶＣＯ４５ａの発振周波数範囲は、メイン容量制御電圧Ｖｃ１の範囲を０．１Ｖ〜０．９Ｖとする場合に、ボディ端子付バラクタＣ１ａとＣ２ａが遷移制御される前では２．４６ＧＨｚ〜２．５５ＧＨｚとなり、また、ボディ端子付バラクタＣ１ａ及びＣ２ａが遷移制御された後では２．３６ＧＨｚ〜２．５２ＧＨｚとなっている（図１２のＡ２、Ａ３及びＡ４参照）。したがって、図２２に示す例では、ＶＣＯ４５は、設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれた状態となっている（図２２の矢印Ａ１とＡ３参照）。
【０１２８】
図１２に示す例では、ＶＣＯ４５ａの電圧発振周波数特性曲線は、ボディ端子付バラクタＣ１ａ及びＣ２ａが遷移制御されることにより、曲線の形を崩さずに、右斜め下方向に平行に移動している。すなわち、図１２に示す例では、メイン容量制御電圧Ｖｃ１が正方向に＋０．３Ｖシフトし、かつ、発振周波数ｆｒｅｑが正方向に−０．０３ＧＨｚシフトして、電圧発振周波数特性曲線が、全体的に下降していることが判る。
【０１２９】
このようなＶＣＯ４５ａは、設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれた場合でも、発振周波数範囲がアプリケーション仕様周波数範囲をカバーするように、メイン容量制御電圧Ｖｃ１の範囲、すなわち、発振周波数範囲を、精度良くかつ容易に調整することができる。
【０１３０】
＜ＶＣＯの変形例＞
上述したＶＣＯ４５ａは、例えば、図１３に示すＶＣＯ４６ａのように、変形することができる。
【０１３１】
以下に、図１３を参照して、ＶＣＯの変形例につき説明する。なお、図１３は、この発明の実施の形態の変形例に係るＶＣＯの構成を示す回路構成図である。
【０１３２】
図１３に示す例では、ＶＣＯ４６ａは、図１に示したＶＣＯ４５ａと同様の構成をしている。ただし、ＶＣＯ４６ａは、第３及び第４ボディ端子付ＭＯＳバラクタ（以下、単に「ボディ端子付バラクタ」と称する）Ｃ３ａ及びＣ４ａを備える第６配線ラインｌ６を有している点で、ＶＣＯ４５ａと異なっている。これら第３及び第４ボディ端子付バラクタＣ３ａ及びＣ４ａは、第１及び第２ボディ端子付バラクタＣ１ａ及びＣ２ａと同様に、バラクタＶａａによって構成されている。第３ボディ端子付バラクタＣ３ａと第４ボディ端子付バラクタＣ４ａの制御電極（ここでは、ゲート電極とする）は、それぞれ、ゲート制御電圧Ｖｃ２（以下、「第２メイン容量制御電圧Ｖｃ２」と称する）を印加するためのゲート制御電圧端子ＴＶｃ２（以下、「第２メイン容量制御電圧端子ＴＶｃ２」と称する）に共通に接続されている。また、第３ボディ端子付バラクタＣ３ａの第１主電極（ここでは、ソース電極とする）と第２主電極（ここでは、ドレイン電極とする）は、第３ボディ端子付バラクタＣ３ａの共通接続部（以下、「第３共通接続部ｓｄ３」と称する）で互いに接続されている。また、第４ボディ端子付バラクタＣ４ａの第１主電極と第２主電極は、第４ボディ端子付バラクタＣ４ａの共通接続部（以下、「第４共通接続部ｓｄ４」と称する）で互いに接続されている。
【０１３３】
第３及び第４ボディ端子付バラクタＣ３ａ及びＣ４ａは、ボディ端子Ｔｂｄを介して印加される容量遷移制御電圧Ｖｃｓ２によって、互いに、独立して制御することができる。ただし、第３及び第４ボディ端子付バラクタＣ３ａ及びＣ４ａは、第１及び第２ボディ端子付バラクタＣ１ａ及びＣ２ａと同様に、互いの動作が相対的な関係となるように、それぞれの電圧容量特性が同時に遷移制御されることが好ましい。そこで、図１３に示す例では、第３及び第４ボディ端子付バラクタＣ３ａ及びＣ４ａは、それぞれ、ボディ端子Ｔｂｄが一つだけ設けられていて、それぞれのボディ端子Ｔｂｄが同じ容量遷移制御電圧端子（以下、「第２容量遷移制御電圧端子ＴＶｃｓ２」と称する）に共通に接続されている。この第２容量遷移制御電圧端子ＴＶｃｓ２は、外部回路からＶＣＯ４６ａに、第３及び第４ボディ端子付バラクタＣ３ａ及びＣ４ａ用の容量遷移制御電圧Ｖｃｓ（以下、「第２容量遷移制御電圧Ｖｃｓ２」と称する）を入力するための端子である。これにより、第３及び第４ボディ端子付バラクタＣ３ａ及びＣ４ａは、第２容量遷移制御電圧Ｖｃｓ２が同時にそれぞれのボディ端子Ｔｂｄに印加される。その結果、第３及び第４ボディ端子付バラクタＣ３ａ及びＣ４ａは、それぞれの電圧容量特性が同時に遷移制御される。
【０１３４】
第６配線ラインｌ６は、一端がノードＮ１と第１トランジスタＭ１との間のノードＮ４で第１配線ラインｌ１に接続され、他端がノードＮ２と第２トランジスタＭ２との間のノードＮ５で第２配線ラインｌ２に接続されている。
【０１３５】
また、第６配線ラインｌ６は、第３ボディ端子付バラクタＣ３ａと第４ボディ端子付バラクタＣ４ａとの間のノードＮ６で第２メイン容量制御電圧端子ＴＶｃ２に接続されている。この第２メイン容量制御電圧端子ＴＶｃ２は、第２メイン容量制御電圧Ｖｃ２を、第３ボディ端子付バラクタＣ３ａのゲート電極と第４ボディ端子付バラクタＣ４ａのゲート電極に印加するための端子である。なお、第２メイン容量制御電圧Ｖｃ２は、第１メイン容量制御電圧Ｖｃ１と同様に、バラクタの電圧容量特性を制御するための信号である。第２メイン容量制御電圧Ｖｃ２は、電源電圧レベルまたはグランドレベルのいずれかの信号である。第３及び第４ボディ端子付バラクタＣ３ａ及びＣ４ａは、それぞれ、この第２メイン容量制御電圧Ｖｃ２がゲート電極に印加されることにより、容量が変化する。以下、第１メイン容量制御電圧Ｖｃ１と第２メイン容量制御電圧Ｖｃ２とを総称する場合は、「メイン容量制御電圧Ｖｃ」と称する。
【０１３６】
変形例に係るＶＣＯ４６ａは、電流源Ｅｓで発生した電流が、カレントミラー型に組まれた第３及び第４トランジスタＭ３及びＭ４を経由して、ＬＣ共振回路ＬＣ２に流れ込み、さらに、クロスカップル型に組まれた第１及び第２トランジスタＭ１及びＭ２に流れ込む。このとき、第１及び第２トランジスタＭ１及びＭ２は、交互に、ＯＮ／ＯＦＦ動作を繰り返す。これにより、ＶＣＯ４６ａは、ノードＮ１とノードＮ２との間及びノードＮ４とノードＮ５との間で差動する。これにより、ＶＣＯ４６ａは、ノードＮ１とＮ２とＮ４とＮ５のそれぞれで異なる波形のＶＣＯ出力信号を得る。
【０１３７】
第１〜第４ボディ端子付バラクタＣ１ａ〜Ｃ４ａは、それぞれ、負電圧の容量遷移制御電圧Ｖｃｓがボディ端子Ｔｂｄに印加されることにより、図１４に示すように、電圧容量特性が遷移する。なお、図１４は、バラクタの電圧容量特性を示すグラフ図である。図１４中、横軸は、メイン容量制御電圧Ｖｃ１（Ｖ）を示し、縦軸は、バラクタの可変容量Ｃ（Ｆ）を示している。また、白塗りの四角が付された点線は、従来例のバラクタＶａに０Ｖのメイン容量制御電圧Ｖｃを印加する場合の電圧容量特性曲線を示し、黒塗りの四角が付された点線は、従来例のバラクタＶａに１Ｖのメイン容量制御電圧Ｖｃを印加する場合の電圧容量特性曲線を示している。また、白塗りの円が付された実線は、この発明に係るボディ端子付バラクタＶａａに、負電圧の容量遷移制御電圧Ｖｃｓをボディ端子に印加し、かつ、０Ｖのメイン容量制御電圧Ｖｃを印加する場合の電圧容量特性曲線を示し、黒塗りの円が付された実線は、この発明に係るボディ端子付バラクタＶａａに、負電圧の容量遷移制御電圧Ｖｃｓをボディ端子に印加し、かつ、１Ｖのメイン容量制御電圧Ｖｃを印加する場合の電圧容量特性曲線を示している。
【０１３８】
ＶＣＯ４６ａは、負電圧の容量遷移制御電圧Ｖｃｓが第１〜第４ボディ端子付バラクタＣ１ａ〜Ｃ４ａのボディ端子Ｔｂｄに印加されることにより、図１５に示すように、電圧発振周波数特性が遷移する。なお、図１５は、ＶＣＯの電圧発振周波数特性を示すグラフ図である。図１５は、ノードＮ１とＮ２における直流電圧を０．３Ｖとし、第１及び第２インダクタＬ１及びＬ２のインダクタンスの総和を２．２８ｎＨとし、第１及び第２トランジスタＭ１及びＭ２の寄生容量の総和を１．５ｐＦとする場合の、ＶＣＯ４５ａの電圧発振周波数特性を曲線で示している。なお、図１５中、横軸は、メイン容量制御電圧Ｖｃ１を示し、縦軸は、ＶＣＯ４５ａの発振周波数を示している。また、白塗りの四角が付された点線は、第１〜第４ボディ端子付バラクタＣ１ａ〜Ｃ４ａの代わりに従来例に係るバラクタＶａを用い、バラクタＶａのゲート電極に０Ｖのメイン容量制御電圧Ｖｃを印加する場合の電圧発振周波数特性曲線を示している。また、黒塗りの四角が付された点線は、第１〜第４ボディ端子付バラクタＣ１ａ〜Ｃ４ａの代わりに従来例に係るバラクタＶａを用い、バラクタＶａのゲート電極に１Ｖのメイン容量制御電圧Ｖｃを印加する場合の電圧容量特性曲線を示している。また、白塗りの円が付された実線は、第１〜第４ボディ端子付バラクタＣ１ａ〜Ｃ４ａとしてこの発明に係るボディ端子付バラクタＶａａを用い、バラクタＶａａのボディ端子Ｔｂｄに負電圧の容量遷移制御電圧Ｖｃｓを印加するとともに、バラクタＶａａのゲート電極に０Ｖのメイン容量制御電圧Ｖｃを印加する場合の電圧容量特性曲線を示している。また、黒塗りの円が付された実線は、第１〜第４ボディ端子付バラクタＣ１ａ〜Ｃ４ａとしてこの発明に係るボディ端子付バラクタＶａａを用い、バラクタＶａａのボディ端子Ｔｂｄに負電圧の容量遷移制御電圧Ｖｃｓを印加するとともに、バラクタＶａａのゲート電極に１Ｖのメイン容量制御電圧Ｖｃを印加する場合の電圧容量特性曲線を示している。
【０１３９】
図１５に示すように、ＶＣＯ４６ａは、第１〜第４ボディ端子付バラクタＣ１ａ〜Ｃ４ａの代わりに従来例に係るバラクタＶａを用いた場合に、メイン容量制御電圧Ｖｃの変化範囲（例えば、０．１Ｖ〜０．９Ｖ）に対する発振周波数の変化範囲が狭い。これに対して、ＶＣＯ４６ａは、第１〜第４ボディ端子付バラクタＣ１ａ〜Ｃ４ａとしてこの発明に係るボディ端子付バラクタＶａａを用いた場合に、負電圧の容量遷移制御電圧Ｖｃｓを容量遷移制御電圧端子ＴＶｃｓ１に印加することにより、発振周波数特性が遷移する。そのため、ＶＣＯ４６ａは、第１〜第４ボディ端子付バラクタＣ１ａ〜Ｃ４ａとしてこの発明に係るボディ端子付バラクタＶａａを用いることにより、第１〜第４ボディ端子付バラクタＣ１ａ〜Ｃ４ａの代わりに従来例に係るバラクタＶａを用いる場合よりも、メイン容量制御電圧Ｖｃの変化範囲に対する発振周波数の可変範囲を広げることができ、その結果、発振周波数範囲を精度良くかつ容易に調整することができる。
【０１４０】
このようなＶＣＯ４６ａは、設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれた場合でも、発振周波数範囲がアプリケーション仕様周波数範囲をカバーするように、メイン容量制御電圧Ｖｃの範囲、すなわち、発振周波数範囲を、精度良くかつ容易に調整することができる。
【０１４１】
＜ＰＬＬ回路の構成＞
以下、図１６を参照して、この発明に係るＶＣＯを用いたＰＬＬ回路の構成につき説明する。なお、図１６は、この発明に係るＶＣＯを用いたＰＬＬ回路の構成を示す図である。
【０１４２】
図１６に示す例では、ＰＬＬ回路１０ａは、水晶発振器１５と基準分周器２０と比較分周器２５と位相比較器３０とチャージポンプ３５とＬＰＦ４０とＶＣＯ４５ａとを有している。なお、ここでは、ＰＬＬ回路１０ａはＶＣＯ４５ａを用いているものとして説明するが、ＶＣＯ４５ａの代わりにＶＣＯ４６ａを用いてもよい。
【０１４３】
図１６に示すＰＬＬ回路１０ａは、図１７に示すＰＬＬ回路１０と比べると、位相比較器３０とＬＰＦ４０との間にチャージポンプ３５を有しており、また、ＶＣＯ４５と位相比較器３０との間に比較分周器２５を有している。そして、ＰＬＬ回路１０ａの位相比較器３０は、比較器出力信号として、パルス信号ΦＲとΦＰをチャージポンプ３５に出力し、また、ＰＬＬ回路１０ａのＬＰＦ４０は、ＬＰＦ出力信号として、信号ＳＬＰＦをＶＣＯ４５ａに出力し、さらに、ＰＬＬ回路１０ａのＶＣＯ４５は、ＶＣＯ出力信号として、信号ｆｖｃｏを比較分周器２５に出力する構成となっている。
【０１４４】
水晶発振器１５と基準分周器２０と比較分周器２５は、直列に結合されている。また、比較分周器２５と位相比較器３０とチャージポンプ３５とＬＰＦ４０とＶＣＯ４５ａは、ループ状に結合されている。
【０１４５】
水晶発振器１５は、固有周波数の基準クロック信号ＣＬＫを生成する手段である。
【０１４６】
水晶発振器１５は、内部に水晶振動子（図示せず）を備えており、この水晶振動子を発振させることにより、固有周波数の基準クロック信号ＣＬＫを生成する。水晶発振器１５は、生成した基準クロック信号ＣＬＫを基準分周器２０に出力する。
【０１４７】
基準分周器２０は、水晶発振器１５の出力信号（ここでは、基準クロック信号ＣＬＫ）を分周する手段である。
【０１４８】
基準分周器２０は、水晶発振器１５から基準クロック信号ＣＬＫを入力する。これに応答して、基準分周器２０は、その基準クロック信号ＣＬＫを分周して、外部から設定された周波数の基準信号ｆｒを生成する。基準分周器２０は、生成した基準信号ｆｒを位相比較器３０に出力する。
【０１４９】
比較分周器２５は、ＶＣＯ４５ａの出力信号（ここでは信号ｆｖｃｏ）を分周する手段である。
【０１５０】
比較分周器２５は、ＶＣＯ４５ａから信号ｆｖｃｏを入力する。これに応答して、比較分周器２５は、その信号ｆｖｃｏを分周して、外部から設定された周波数の比較信号ｆｐを生成する。比較分周器２５は、生成した比較信号ｆｐを位相比較器３０に出力する。
【０１５１】
なお、図１６に示す例では、比較分周器２５は、デュアルモジュラスプリスケーラ（以下、単に「プリスケーラ」と称する）５０とプログラマブルカウンタ５５とスワローカウンタ６０とで構成されている。
【０１５２】
プリスケーラ５０は、ＶＣＯ４５ａの出力信号（ここでは、信号ｆｖｃｏ）を、動作モードに応じた分周比で分周する手段である。なお、ここでは、プリスケーラ５０は、Ｌ（ロー）レベルとＨ（ハイ）レベルの２つの論理レベルの動作モードを持ち、かつ、スワローカウンタ６０がカウント動作を実行している間は、Ｌレベルの動作モードで動作し、スワローカウンタ６０がカウント動作を停止している間は、Ｈレベルの動作モードで動作するものとする。また、プリスケーラ５０の動作モードは、初期動作時において、Ｌレベルとなっているものとする。
【０１５３】
プリスケーラ５０は、ＶＣＯ４５ａから信号ｆｖｃｏを入力する。これに応答して、プリスケーラ５０は、その信号ｆｖｃｏを動作モードに応じた分周比で分周して、信号ｆｐｒを生成する。なお、図１６に示す例では、プリスケーラ５０は、分周比として、２つの値「Ｐ」と「（Ｐ＋１）」が外部から予め設定されている（ただし、Ｐは、整数である）。プリスケーラ５０は、生成した信号ｆｐｒをプログラマブルカウンタ５５とスワローカウンタ６０に出力する。
【０１５４】
なお、プリスケーラ５０の動作モードは、前述の通り、初期動作時において、Ｌレベルとなっている。Ｌレベルの動作モードでは、プリスケーラ５０は、分周比として「（Ｐ＋１）」を用いて、信号ｆｖｃｏを分周する。
【０１５５】
このプリスケーラ５０の動作モードは、プリスケーラ５０がスワローカウンタ６０の出力信号（ここでは、信号ｆｓｗ）を制御信号として入力することによって、ＬレベルからＨレベルに切り替わる。Ｈレベルの動作モードでは、プリスケーラ５０は、分周比として「Ｐ」を用いて、信号ｆｖｃｏを分周する。
【０１５６】
このプリスケーラ５０の動作は、スワローカウンタ６０から信号ｆｓｗが出力されなくなると、ＨレベルからＬレベルに切り替わる。この場合、プリスケーラ５０の動作は、スワローカウンタ６０から信号ｆｓｗが再度出力されると、再びＬレベルからＨレベルに切り替わる。
【０１５７】
プログラマブルカウンタ５５は、プリスケーラ５０の出力信号（ここでは、信号ｆｐｒ）を、予め定められた分周比で分周する手段である。
【０１５８】
プログラマブルカウンタ５５は、プリスケーラ５０から信号ｆｐｒを入力する。これに応答して、プログラマブルカウンタ５５は、その信号ｆｐｒを予め定められた分周比で分周して、比較信号ｆｐを生成する。なお、図１６に示す例では、プログラマブルカウンタ５５は、分周比として、「Ｎ」が外部から予め設定されている（ただし、Ｎは、整数である）。プログラマブルカウンタ５５は、生成した比較信号ｆｐを位相比較器３０に出力する。
【０１５９】
このプログラマブルカウンタ５５は、比較信号ｆｐのパルスの立ち上がりエッジの数（以下、単に「パルス数」と称する）を「０」〜「Ｎ」まで繰り返しカウントする機能を有する。プログラマブルカウンタ５５は、比較信号ｆｐのパルス数のカウント値が「Ｎ」に達した場合に、比較信号ｆｐをスワローカウンタ６０に出力する。スワローカウンタ６０は、この比較信号ｆｐを起動信号として入力し、この比較信号ｆｐに応答して起動する。なお、プログラマブルカウンタ５５は、比較信号ｆｐをスワローカウンタ６０に出力すると、これに応答して、比較信号ｆｐのパルス数のカウント値を「０」に初期化して、再度カウント動作を開始する。
【０１６０】
スワローカウンタ６０は、プリスケーラ５０の動作モードを切り替える手段である。
【０１６１】
スワローカウンタ６０は、プログラムカウンタ５５から比較信号ｆｐを入力するとともに、プリスケーラ５０から信号ｆｐｒを入力する。スワローカウンタ６０は、プログラムカウンタ５５から比較信号ｆｐを入力すると、これに応答して起動し、分周動作を開始する。なお、図１６に示す例では、スワローカウンタ６０は、分周比として、「Ａ」が外部から予め設定されている（ただし、Ａは、整数である）。したがって、スワローカウンタ６０は、プログラムカウンタ５５から比較信号ｆｐを入力すると、これに応答して、プリスケーラ５０の出力信号である信号ｆｐｒを分周比Ａで分周する。これにより、スワローカウンタ６０は、分周信号ｆｓｗを生成する。
【０１６２】
このスワローカウンタ６０は、分周信号ｆｓｗのパルス数を「０」〜「Ａ」まで繰り返しカウントする機能を有する。スワローカウンタ６０は、分周信号ｆｓｗのパルス数のカウント値が「Ａ」に達した場合に、信号ｆｓｗをプリスケーラ５０に出力する。この信号ｆｓｗは、値がＨレベルになっている。プリスケーラ５０は、この信号ｆｓｗを動作モードの制御信号として入力し、この信号ｆｓｗに応答して動作モードをＬレベルからＨレベルに切り替える。なお、スワローカウンタ６０は、信号ｆｓｗをプリスケーラ５０に出力すると、これに応答して、分周信号ｆｓｗのパルス数のカウンタ値を「０」に初期化して、カウント動作を停止する。そして、スワローカウンタ６０は、プログラマブルカウンタ５５から比較信号ｆｐがスワローカウンタ６０に出力されると、再び起動して、分周信号ｆｓｗの生成及び分周信号ｆｓｗのパルス数のカウント動作を開始する。
【０１６３】
なお、スワローカウンタ６０は、カウント動作を停止している間は、信号ｆｓｗをプリスケーラ５０に出力し続ける。これにより、スワローカウンタ６０は、プリスケーラ５０の動作モードをＨレベルに維持する。また、スワローカウンタ６０は、カウント動作を実行している間は、プリスケーラ５０への信号ｆｓｗの出力を停止するか、または、信号ｆｓｗの値をＨレベルからＬレベルに変更してプリスケーラ５０に出力する。これにより、スワローカウンタ６０は、プリスケーラ５０の動作モードをＨレベルからＬレベルに切り替える。
【０１６４】
位相比較器３０は、基準分周器２０の出力信号（ここでは、基準信号ｆｒ）と、比較分周器２５の出力信号（ここでは、比較信号ｆｐ）とを比較する手段である。
【０１６５】
位相比較器３０は、基準分周器２０から基準信号ｆｒを入力するとともに、比較分周器２５から比較信号ｆｐを入力する。これに応答して、位相比較器３０は、これら基準信号ｆｒと比較信号ｆｐとを比較して、基準信号ｆｒと比較信号ｆｐとの周波数差及び位相差に応じたパルス信号ΦＲとΦＰを生成する。位相比較器３０は、生成したパルス信号ΦＲとΦＰをチャージポンプ３５に出力する。
【０１６６】
チャージポンプ３５は、位相比較器３０の出力信号（ここでは、パルス信号ΦＲとΦＰ）に基づいて、パルス信号ΦＲとΦＰのパルス成分を直流成分に含む信号ＳＣＰを生成する手段である。
【０１６７】
チャージポンプ３５は、位相比較器３０からパルス信号ΦＲとΦＰを入力する。これに応答して、チャージポンプ３５は、これらパルス信号ΦＲとΦＰに基づいて、パルス信号ΦＲとΦＰの周波数変動にともなって直流成分が昇降するように、信号ＳＣＰを生成する。チャージポンプ３５は、生成した信号ＳＣＰをＬＰＦ４０に出力する。
【０１６８】
ＬＰＦ４０は、チャージポンプ３５の出力信号（ここでは、信号ＳＣＰ）に基づいて、信号ＳＣＰの高周波成分を除去した信号ＳＬＰＦを生成する手段である。
【０１６９】
ＬＰＦ４０は、チャージポンプ３５から信号ＳＣＰを入力する。これに応答して、ＬＰＦ４０は、その信号ＳＣＰを平滑し、さらに、高周波成分を除去して、信号ＳＬＰＦを生成する。ＬＰＦ４０は、生成した信号ＳＬＰＦをＶＣＯ４５ａに出力する。
【０１７０】
ＶＣＯ４５ａは、ＬＰＦ４０の出力信号（ここでは、信号ＳＬＰＦ）に基づいて、信号ＳＬＰＦの電圧値に応じた周波数の信号ｆｖｃｏを生成する手段である。
【０１７１】
ＶＣＯ４５ａは、ＬＰＦ４０から信号ＳＬＰＦを入力する。これに応答して、ＶＣＯ４５ａは、その信号ＳＬＰＦに基づいて、信号ＳＬＰＦの電圧値に応じた周波数の信号ｆｖｃｏを生成する。ＶＣＯ４５ａは、生成した信号ｆｖｃｏを外部回路に出力するとともに、比較分周器２５に出力する。なお、図１６に示す例では、ＶＣＯ４５ａは、１本の配線ラインによって、信号ｆｖｃｏを比較分周器２５に直接出力するように描かれている。しかしながら、実際には、ＶＣＯ４５ａは、複数のノード（ここでは、ノードＮ１とＮ２）のそれぞれで得られる信号ｆｖｃｏを、複数（ここでは、２本）の配線ラインによって、バッファー回路（図示せず）に一旦出力し、バファー回路で信号ｆｖｃｏのそれぞれを増幅させてから、比較分周器２５に出力する。なお、ＶＣＯ４５ａの代わりにＶＣＯ４６ａを用いる場合では、ＶＣＯ４６ａは、ノードＮ１とＮ２とＮ４とＮ５のそれぞれで得られる信号ｆｖｃｏを、４本の配線ラインによって、バッファー回路（図示せず）に一旦出力し、バファー回路で信号ｆｖｃｏのそれぞれを増幅させてから、比較分周器２５に出力する構成となる。
【０１７２】
このようなＰＬＬ回路１０ａは、位相比較器３０に入力される基準信号ｆｒと比較信号ｆｐの周波数及び位相が一致する場合に、ロック状態となる。すなわち、ＰＬＬ回路１０ａは、外部から設定された周波数に一致する信号ｆｖｃｏを生成する状態となり、その状態でロックされる。
【０１７３】
また、ＰＬＬ回路１０ａは、位相比較器３０に入力される基準信号ｆｒと比較信号ｆｐの周波数及び位相が一致していない場合に、アンロック状態となる。すなわち、ＰＬＬ回路１０ａは、外部から設定された周波数に一致しない信号ｆｖｃｏを生成する状態となる。
【０１７４】
なお、アンロック状態のＰＬＬ回路１０ａは、以下のように動作することにより、信号ｆｖｃｏの周波数が徐々に外部から設定された周波数に収束してゆく。そして、ＰＬＬ回路１０ａは、最終的には、外部から設定された周波数に一致する信号ｆｖｃｏを生成するようになったときに、ロック状態となる。
【０１７５】
例えば、ロック状態のＰＬＬ回路１０ａは、外部から比較信号ｆｐの設定が変更されることにより、位相比較器３０に入力される基準信号ｆｒと比較信号ｆｐの周波数及び位相が一致しなくなる。これにより、ＰＬＬ回路１０ａは、アンロック状態となる。
【０１７６】
このとき、ＰＬＬ回路１０ａの内部では、ＶＣＯ４５ａが、前回比較分周器２５に出力した信号ｆｖｃｏのフィードバック信号として、ＬＰＦ４０から信号ＳＬＰＦを入力し、その信号ＳＬＰＦの電圧レベルに応じた周波数の信号ｆｖｃｏを新たに生成して比較分周器２５に出力する動作を繰り返す。その際に、ＶＣＯ４５ａは、新たに生成される信号ｆｖｃｏの基準信号ｆｒと比較信号ｆｐの周波数差及び位相差が前回生成された信号ｆｖｃｏのものよりも小さくなるように、信号ｆｖｃｏを生成する。これにより、新たに生成される信号ｆｖｃｏの周波数は、前回生成された信号ｆｖｃｏの周波数よりも、外部から設定された周波数に近くなる。その結果、信号ｆｖｃｏの周波数は、ＶＣＯ４５ａが新たに信号ｆｖｃｏを生成するたびに、徐々に外部から設定された周波数に収束してゆく。そして、信号ｆｖｃｏの周波数は、最終的には、フィードバック信号である信号ＳＬＰＦの電圧値が０になったときに、すなわち、比較信号ｆｐと基準信号ｆｒの位相差が０になったときに、外部から設定された周波数に一致する。このとき、ＰＬＬ回路１０ａは、アンロック状態からロック状態になる。
【０１７７】
ＰＬＬ回路１０ａは、電圧発振周波数特性を遷移制御することができるＶＣＯ４５ａを適用している。そのため、ＰＬＬ回路１０ａは、常にアプリケーション仕様周波数範囲をカバーする発振周波数を得ることができる。
【０１７８】
この発明は、上述の実施の形態例に限定されることなく、この発明の要旨を逸脱しない範囲で種々の変更や変形を行うことができる。
【０１７９】
例えば、上述の実施の形態例では、ＮＭＯＳ型のバラクタを用いていたが、ＰＭＯＳ型のバラクタを用いても良い。
【０１８０】
また、ボディ領域ＢＤは、隣接する不純物の拡散領域と同種型のイオンが低濃度に拡散された構成にしても良い。または、ボディ領域ＢＤは、隣接する不純物の拡散領域と異種型のイオンが低濃度に拡散された構成にしても良い。または、ボディ領域ＢＤは、全くイオン注入されていない（ノンドープ）構成にしても良い。
【０１８１】
また、上述の実施の形態例では、ゲート電極を制御電極としているが、ソース電極とドレイン電極の共通端子を制御電極として扱っても良い。ただし、このときの容量変化は、容量変化が逆になり、ソース電極とドレイン電極を正に増加させると、容量は増加する。
【０１８２】
また、上述の実施の形態例では、ＭＯＳバラクタがＳＯＩウェハの上に形成されているが、ＳＯＳ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｓａｐｐｈｉｒｅ）ウェハの上に形成しても良い。
【図面の簡単な説明】
【０１８３】
【図１】この発明の実施の形態例に係るＶＣＯの構成を示す図である。
【図２】この発明に係るボディ端子付バラクタの電圧容量特性を示すグラフ図である。
【図３】図３（Ａ）はこの発明に係るボディ端子付バラクタのシンボル構造を示す図であり、図３（Ｂ）はこの発明に係るボディ端子付バラクタの断面構造を示す図である。
【図４】図４（Ａ）は上面側から見た場合のこの発明に係るボディ端子付バラクタの構造を示す図であり、図４（Ｂ）と（Ｃ）はそれぞれこの発明に係るボディ端子付バラクタの断面構造を示す図である。
【図５】図５（Ａ）と（Ｂ）はそれぞれこの発明に係るボディ端子付バラクタの各製造段階で得られた構造体を示す図（１）である。
【図６】図６（Ａ）と（Ｂ）はそれぞれこの発明に係るボディ端子付バラクタの各製造段階で得られた構造体を示す図（２）である。
【図７】図７（Ａ）と（Ｂ）はそれぞれこの発明に係るボディ端子付バラクタの各製造段階で得られた構造体を示す図（３）である。
【図８】図８（Ａ）と（Ｂ）はそれぞれこの発明に係るボディ端子付バラクタの各製造段階で得られた構造体を示す図（４）である。
【図９】図９（Ａ）と（Ｂ）はこの発明に係るボディ端子付バラクタの各製造段階で得られた構造体を示す図（５）である。
【図１０】図１０（Ａ）と（Ｂ）はこの発明に係るボディ端子付バラクタの各製造段階で得られた構造体を示す図（６）である。
【図１１】図１１（Ａ）と（Ｂ）はこの発明に係るボディ端子付バラクタの各製造段階で得られた構造体を示す図（７）である。
【図１２】この発明の実施の形態例に係るＶＣＯの電圧発振周波数特性を示すグラフ図である。
【図１３】この発明の実施の形態の変形例に係るＶＣＯの構成を示す図である。
【図１４】バラクタの電圧容量特性を示すグラフ図である。
【図１５】ＶＣＯの電圧発振周波数特性を示すグラフ図である。
【図１６】ＰＬＬ回路の構成を示す図である。
【図１７】ＰＬＬ回路の概略を示す図である。
【図１８】従来例に係るＶＣＯの構成を示す図である。
【図１９】図１９（Ａ）はノードＮ１で得られる出力信号の波形を示す図であり、図１９（Ｂ）はノードＮ２で得られる出力信号の波形を示す図である。
【図２０】図２０（Ａ）は従来例に係るバラクタのシンボル構造を示す図であり、図２０（Ｂ）は従来例に係るバラクタの断面構造を示す図である。
【図２１】従来例に係るバラクタの電圧容量特性を示すグラフ図である。
【図２２】従来例に係るＶＣＯの電圧発振周波数特性を示すグラフ図である。
【符号の説明】
【０１８４】
４５ａ    …電圧制御発振器（ＶＣＯ）
Ｃ１ａ，Ｃ２ａ    …第１及び第２ボディ端子付ＭＯＳ可変容量素子（バラクタ）
Ｅｓ    …電流源
ｌ１，ｌ２，ｌ３，ｌ４，ｌ５    …第１〜第６配線ライン
Ｌ１，Ｌ２    …第１及び第２インダクタ
ＬＣ１    …ＬＣ共振回路
Ｍ１，Ｍ２，Ｍ３，Ｍ４    …第１〜第４ＭＯＳトランジスタ
ｎ１，ｎ２    …第１及び第２結合点
Ｎ１，Ｎ２，Ｎ３    …第１〜第３ノード
Ｇ    …制御電極（ゲート端子）
ｓｄ１，ｓｄ２    …第１及び第２共通接続部
Ｓ    …第１主電極（ソース端子）
Ｄ    …第２主電極（ドレイン端子）
ｔｂｄ    …ボディ端子領域
Ｔｂｄ    …ボディ端子
ＴＶｃ１    …ゲート制御電圧端子（メイン容量制御電圧端子）
ＴＶｃｓ１    …容量遷移制御電圧端子
＋Ｖ０    …電圧源
【図１】
2007336254.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2007336254.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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