(57)【要約】【課題】  ＥＰＲＯＭのデータ書き込み後の閾値電圧のばらつきをなくす。【解決手段】  偶数列目のメモリセルＭ００のソース・ビット線ＢＬ０間の寄生抵抗が、奇数列目のメモリセルＭ０１のソース・ビット線ＢＬ０間の寄生抵抗よりも抵抗Ｒ００だけ大きい場合、ビット線ＢＬ０と接地電位ＧＮＤの間に、抵抗値が抵抗Ｒ００に等しい補償用の抵抗４３を有するセル抵抗補償部４０を設ける。ドレインセル用電源切替アドレス／ＡＹ０でメモリセルＭ００が選択されたとき、同じ信号／ＡＹ０でトランジスタ４１をオンにする。ドレインセル用電源切替アドレスＡＹ０でメモリセルＭ０１が選択されたときは、同じ信号ＡＹ０でトランジスタ４２をオンにする。トランジスタ４２で抵抗４３が挿入され、メモリセルＭ００，Ｍ０１のソースから接地電位ＧＮＤまでの抵抗値は等しくなり、データ書き込み後の閾値電圧のばらつきが抑えられる。【選択図】      図１
2007095131.tif 000002
【特許請求の範囲】
【請求項１】
平行して交互に配置されたセレクタ線及びビット線と、
前記セレクタ線及びビット線に交差して配置された複数のワード線と、
前記セレクタ線及びビット線と前記ワード線の各交差箇所に設けられ、該セレクタ線とビット線にドレインとソースがそれぞれ接続され、該ワード線に制御ゲートが接続されてマトリクス状に配置された不揮発性のメモリセルとを有し、
ｉ列目（但し、ｉは正の整数）のメモリセルを選択したときに該選択したメモリセルのソースから対応するビット線までの第１の寄生抵抗の値が、ｉ＋１列目のメモリセルを選択したときに該選択したメモリセルのソースから対応するビット線までの第２の寄生抵抗の値よりも大きい不揮発性半導体記憶装置において、
ｉ列目のメモリセルにデータを書き込むときには前記ビット線を接地電位に接続し、ｉ＋１列目のメモリセルにデータを書き込むときには前記第１と第２の寄生抵抗の差の抵抗を介して該ビット線を接地電位に接続するセル抵抗補償手段を設けたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
平行して交互に配置されたセレクタ線及びビット線と、前記セレクタ線及びビット線に交差して配置された複数のワード線と、前記セレクタ線及びビット線と前記ワード線の各交差箇所に設けられ、該セレクタ線とビット線にドレインとソースがそれぞれ接続され、該ワード線に制御ゲートが接続されてマトリクス状に配置された不揮発性のメモリセルとで構成される複数のメモリアレイを有し、
ｉ列目（但し、ｉは正の整数）のメモリセルを選択したときに該選択したメモリセルのソースから対応するビット線までの第１の寄生抵抗の値が、ｉ＋１列目のメモリセルを選択したときに該選択したメモリセルのソースから対応するビット線までの第２の寄生抵抗の値よりも大きい不揮発性半導体記憶装置において、
前記ビット線と接地電位の間に設けられ、ｉ＋１列目のメモリセルにデータを書き込むときに前記第１と第２の寄生抵抗の差の抵抗を該ビット線と接地電位の間に挿入するセル抵抗補償手段と、
前記ビット線と接地電位の間に前記セル抵抗補償手段に直列に設けられ、前記複数のメモリアレイの内で選択されたメモリアレイに接続されるビット線の配線抵抗に応じた補償用の抵抗を挿入するビット線抵抗補償手段とを、
設けたことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記複数のメモリアレイの内の１つは、該複数のメモリアレイの内で不良のメモリアレイに置き換えて使用する冗長メモリアレイであることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
平行して交互に配置されたセレクタ線及びビット線と、前記セレクタ線及びビット線に交差して配置された複数のワード線と、前記セレクタ線及びビット線と前記ワード線の各交差箇所に設けられ、該セレクタ線とビット線にドレインとソースがそれぞれ接続され、該ワード線に制御ゲートが接続されてマトリクス状に配置された不揮発性のメモリセルとを有し、ｉ列目（但し、ｉは正の整数）のメモリセルを選択したときに該選択したメモリセルのソースから対応するビット線までの第１の寄生抵抗の値が、ｉ＋１列目のメモリセルを選択したときに該選択したメモリセルのソースから対応するビット線までの第２の寄生抵抗の値よりも大きい不揮発性半導体記憶装置にデータを書き込むデータ書込方法であって、
データ書き込みアドレスに対応するメモリセルがｉ列目かｉ＋１列目かを判別する処理と、
前記データ書き込みアドレスに対応するメモリセルがｉ列目の場合には第１の書き込み電圧を選択し、ｉ＋１列目の場合には該第１の書き込み電圧よりも低い第２の書き込み電圧を選択する処理と、
前記選択した第１または第２の書き込み電圧を用いて前記データ書き込みアドレスに対応するメモリセルにデータを書き込む処理とを、
順次行うことを特徴とするデータ書込方法。
【請求項５】
平行して交互に配置されたセレクタ線及びビット線と、前記セレクタ線及びビット線に交差して配置された複数のワード線と、前記セレクタ線及びビット線と前記ワード線の各交差箇所に設けられ、該セレクタ線とビット線にドレインとソースがそれぞれ接続され、該ワード線に制御ゲートが接続されてマトリクス状に配置された不揮発性のメモリセルとを有し、ｉ列目（但し、ｉは正の整数）のメモリセルを選択したときに該選択したメモリセルのソースから対応するビット線までの第１の寄生抵抗の値が、ｉ＋１列目のメモリセルを選択したときに該選択したメモリセルのソースから対応するビット線までの第２の寄生抵抗の値よりも大きい不揮発性半導体記憶装置にデータを書き込むデータ書込方法であって、
データ書き込みアドレスに対応するメモリセルがｉ列目かｉ＋１列目かを判別する処理と、
前記データ書き込みアドレスに対応するメモリセルがｉ列目の場合には第１の書き込み時間を選択し、ｉ＋１列目の場合には該第１の書き込み時間よりも短い第２の書き込み時間を選択する処理と、
前記選択した第１または第２の書き込み時間を用いて前記データ書き込みアドレスに対応するメモリセルにデータを書き込む処理とを、
順次行うことを特徴とするデータ書込方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータを書き込むことができる不揮発性半導体記憶装置（以下、「ＥＰＲＯＭ」という）、特にそのデータ書き込み精度の向上とデータ書込方法に関するものである。
【背景技術】
【０００２】
図２は、従来のＥＰＲＯＭの概略の構成図である。
このＥＰＲＯＭは、メモリアレイ１０、カラムスイッチ部２０及び書込ドライバ３０を備えている。
【０００３】
メモリアレイ１０は、電荷を蓄積するための浮遊ゲートを有するＭＯＳトランジスタをメモリセルとして、このメモリセルをマトリクス状に配置したもので、平行に配置されたセレクタ線ＳＬ０，ＳＬ１，ＳＬ２と、これらのセレクタ線ＳＬ０〜ＳＬ２の間に平行に配置されたビット線ＢＬ０，ＢＬ１を有している。更に、セレクタ線ＳＬ０〜ＳＬ２及びビット線ＢＬ０，ＢＬ１に直交するように、複数のワード線ＷＬｉ（ｉ＝０〜ｎ）が配置されている。
【０００４】
隣接するセレクタ線ＳＬ０とビット線ＢＬ０の間には、各ワード線ＷＬｉに対応してメモリセルＭｉ０が接続されている。メモリセルＭｉ０のドレインはセレクタ線ＳＬ０に、ソースはビット線ＢＬ０に、制御ゲートはワード線ＷＬｉにそれぞれ接続されている。また、セレクタ線ＳＬ１とビット線ＢＬ０の間にはメモリセルＭｉ１が接続され、このメモリセルＭｉ１のドレインはセレクタ線ＳＬ１に、ソースはビット線ＢＬ０に、制御ゲートはワード線ＷＬｉにそれぞれ接続されている。
【０００５】
同様に、セレクタ線ＳＬ１とビット線ＢＬ１の間にはメモリセルＭｉ２が接続され、このメモリセルＭｉ２のドレインはセレクタ線ＳＬ１に、ソースはビット線ＢＬ１に、制御ゲートはワード線ＷＬｉにそれぞれ接続されている。更に、セレクタ線ＳＬ２とビット線ＢＬ１の間にはメモリセルＭｉ３が接続され、このメモリセルＭｉ３のドレインはセレクタ線ＳＬ２に、ソースはビット線ＢＬ１に、制御ゲートはワード線ＷＬｉにそれぞれ接続されている。
【０００６】
セレクタ線ＳＬ０，ＳＬ２はそれぞれトランジスタ（以下、「ＴＲ」という）１１，１３を介して、セレクタ線ＳＬ１はＴＲ１２を介して、それぞれドレイン用の電源ＶＣＤに接続されている。ＴＲ１１，１３とＴＲ１２は、相補的なセルドレイン用電源切替アドレス／ＡＹ０，ＡＹ０によって、それぞれオン／オフ制御されるようになっている。
【０００７】
なお、メモリセルＭに直列に接続された抵抗Ｒは、詳しくは後述するが、抵抗素子として形成したものではなく、このメモリセルＭと配線等による寄生抵抗成分を示している。同様に、セレクト線ＳＬ中に記載された抵抗Ｒｓとビット線ＢＬ中に記載された抵抗Ｒｂは、抵抗素子として形成したものではなく、これらのセレクト線ＳＬ及びビット線ＢＬの配線抵抗を集中的に示したものである。
【０００８】
カラムスイッチ部２０はＴＲ２１，２２で構成され、これらのＴＲ２１，２２のドレインが、それぞれビット線ＢＬ０，ＢＬ１に接続され、ソースはノードＮ２０に接続されている。ＴＲ２１，２２のゲートには、相補的なカラム選択アドレス／ＡＹ１，ＡＹ１がそれぞれ与えられ、このカラム選択アドレス／ＡＹ１，ＡＹ１によって相補的にオン／オフ制御されるようになっている。
【０００９】
書込ドライバ３０は、ドレインとソースがそれぞれノードＮ２０と接地電位ＧＮＤに接続され、ゲートに図示しないデータ線から書込データ／ＤＡＴＡが与えられるＴＲ３１で構成されている。
【００１０】
図３は、図２中のメモリアレイの一部を示すレイアウト図である。
この図３は、メモリセルＭ００，Ｍ０１，Ｍ０２，Ｍ０３を中心に、これらを接続するセレクタ線ＳＬ０，ＳＬ１、ビット線ＢＬ０，ＢＬ１、及びワード線ＷＬ０のレイアウトを模式的に示したものである。
【００１１】
各メモリセルＭ００〜Ｍ０３の制御ゲートＧは、図の横方向に延びるワード線ＷＬ０に共通接続されている。メモリセルＭ００，Ｍ０２のドレインＤは、それぞれコンタクトＣを通して図示しない絶縁層上に図の縦方向に形成されたセレクタ線ＳＬ０，ＳＬ１に接続されている。また、メモリセルＭ００，Ｍ０２のソースＳは、ポリシリコン等のアクティブを通して、それぞれ隣接するメモリセルＭ０１，Ｍ０３のソースＳに接続されている。そして、これらのメモリセルＭ０１，Ｍ０３のソースＳが、それぞれコンタクトＣを通して絶縁層上にセレクタ線に平行に形成されたビット線ＢＬ０，ＢＬ１に接続されている。更に、メモリセルＭ０１，Ｍ０３のドレインＤは、ポリシリコン等のアクティブを通して、それぞれ隣接するメモリセルＭ０２，Ｍ０４のドレインＤに接続されている。
【００１２】
このような構造のため、偶数列目のメモリセルＭ００，Ｍ０２のソースＳとビット線ＢＬ０，ＢＬ１の間の寄生抵抗は、ドレインＤとセレクタ線ＳＬ０，ＳＬ１の間の寄生抵抗に比べて、アクティブが長くなるため大きくなる。一方、奇数列目のメモリセルＭ０１，Ｍ０３のドレインＤとセレクタ線ＳＬ１，ＳＬ２の間の寄生抵抗は、ソースＳとビット線ＢＬ０，ＢＬ１の間の寄生抵抗に比べて、アクティブが長くなるため大きくなる。なお、偶数列目のメモリセルＭ００，Ｍ０２のソース側に記載された抵抗Ｒ００，Ｒ０２は、ソース側の寄生抵抗からドレイン側の寄生抵抗を差し引いた抵抗差分を示している。また、奇数列目のメモリセルＭ０１，Ｍ０３のドレイン側に記載された抵抗Ｒ０１，Ｒ０３は、ドレイン側の寄生抵抗からソース側の寄生抵抗を差し引いた抵抗差分を示している。
【００１３】
図４は、従来のＥＰＲＯＭのデータ書き込み手順を示すフローチャートである。
ＥＰＲＯＭ書込装置にＥＰＲＯＭをセットし、所定の電源電圧を印加して各端子の電圧や電流を調べ、確実にセットされたか否かのコンタクトチェックを行い、エラーがあれば接触エラー表示を行う。正しくセットされていれば、書き込み開始の０番地をセットし、そのＥＰＲＯＭに指定された標準の書き込み用電源電圧を設定する。その後、データ書き込みを行い、最終番地の書き込みを行うまで順次番地を変更して書き込みを続ける。そして、最終番地のデータを書き込んでデータ書き込みは終了する。
【００１４】
しかしながら、図２のＥＰＲＯＭに、図４のような手順でデータ書き込みを行うと、次のような問題が発生した。
【００１５】
即ち、図４の手順では、書き込みアドレスに関わらず書き込み用電源電圧は常に一定の値となっている。一方、図２のＥＰＲＯＭでは、偶数列目のメモリセル（例えば、Ｍ００）が選択された場合と、奇数列目のメモリセル（例えば、Ｍ０１）が選択された場合では、これらのメモリセルのソースから接地電位ＧＮＤまでの抵抗値が異なっている。このため、同じ書き込み用電源電圧を印加したときに流れる電流が異なる。このため、書き込み後のメモリセルの閾値電圧が、奇数列と偶数列で異なってしまい、読み出し時にエラーを生ずるおそれがあった。
このような問題を回避するための考案が、下記特許文献１，２に記載されている。
【００１６】
【特許文献１】特開平１１−１１０９９１号公報
【特許文献２】特開２００３−５１１９３号公報
【００１７】
図５は、上記特許文献１に記載された従来の半導体記憶装置の構成図である。
この半導体記憶装置は、拡散抵抗等がメモリセル間で異なる値をとることによってセル電流がばらつき、これによって読み出し精度が劣化し、場合によっては誤動作することを防止するための回路を備えている。即ち、メモリセルＭｍの読み出しに先立って、共通電圧供給線ＳＳＬとの抵抗差によって生じる読み出し後のビット線電流ＩＲ（ｍ）の変動を補正するように、判定電流Ｉｏ（ｍ）の量を制御してビット線ＢＬｍに流す判定電流制御回路１を有している。この判定電流制御回路１は、複数の抵抗を直列接続した直列抵抗体２と、その少なくとも一方端に接続されて制御信号印加に応じて直列抵抗体２を判定電圧供給線ＰＣＬに接続する選択トランジスタＳＴ１，ＳＴ２を有している。また、直列抵抗体２の抵抗同士の各接続ノードは、その接続ノードから判定電圧供給線ＰＣＬまでの抵抗値が、メモリセルから共通電圧供給線ＳＳＬまでの抵抗値とほぼ同一となるビット線ＢＬｍにそれぞれ接続されている。
【００１８】
このように、メモリセルＭｍの拡散抵抗等の差に対し、ビット線ＢＬｍから判定電圧供給線ＰＣＬの間に直列抵抗体２を挿入することで、読み出し後のビット線電流ＩＲ（ｍ）の変動を補正し、データの読み出し精度を上げることができるようになっている。
【００１９】
また、特許文献２には、書き込み／消去時のビットの閾値電圧シフト量のばらつきを抑えるために、メモリアレイ内にユーザーがアクセスできる領域（ユーザーエリア）とできない領域（テストエリア）を設け、このテストエリアにユーザーエリアの書き込み／消去時の印加電圧のトリミングデータをアドレス単位で保持するように構成したフラッシュメモリ等の半導体装置が記載されている。
【００２０】
この半導体装置は、書き込み／消去のアドレスに従ってテストエリアから読み出されたトリミングデータをラッチするラッチ回路、ラッチ回路のトリミングデータに基づいてリミット電圧を発生する論理回路、リミット電圧に基づいて制御信号を発生するリミッタ回路、制御信号に基づいて書き込み／消去電圧を発生する昇圧回路、及び書き込み／消去電圧を切り替える電源切替回路等を備えている。
【００２１】
そして、書き込み／消去のアドレスが入力されると、まずこのアドレスに従ってテストエリアが読み出され、対応するユーザーエリアの書き込み／消去時のトリミングデータがラッチ回路に保持される。ラッチ回路に保持されたトリミングデータは、論理回路に与えられてリミット電圧が生成され、このリミット電圧に基づいて制御信号が発生され、更にこの制御信号に基づいて書き込み／消去電圧を発生されてメモリセルに与えられるようになっている。これにより、アドレス毎に書き込み／消去電圧が調整され、書き込み／消去時のビットの閾値電圧シフト量のばらつきをなくすことができる。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、特許文献１の半導体記憶装置は、読み出し後のビット線電流ＩＲ（ｍ）の変動を補正することによってデータ読み出し精度を上げるもので、ＥＰＲＯＭのデータ書き込みにおける閾値電圧のばらつきには対応できないという問題があった。
【００２３】
また、特許文献２の半導体装置は、アドレス単位で書き込み／消去電圧を調整するために、メモリアレイ内にテストエリアを設けると共に、ラッチ回路、論理回路及びリミッタ回路が必要となり、回路規模が大きくなるという問題があった。
【００２４】
本発明は、ＥＰＲＯＭのデータ書き込み後の閾値電圧のばらつきをなくすことを目的としている。
【課題を解決するための手段】
【００２５】
本発明は、平行して交互に配置されたセレクタ線及びビット線と、前記セレクタ線及びビット線に交差して配置された複数のワード線と、前記セレクタ線及びビット線と前記ワード線の各交差箇所に設けられ、該セレクタ線とビット線にドレインとソースがそれぞれ接続され、該ワード線に制御ゲートが接続されてマトリクス状に配置された不揮発性のメモリセルとを有し、ｉ列目（但し、ｉは正の整数）のメモリセルを選択したときに該選択したメモリセルのソースから対応するビット線までの第１の寄生抵抗の値が、ｉ＋１列目のメモリセルを選択したときに該選択したメモリセルのソースから対応するビット線までの第２の寄生抵抗の値よりも大きいＥＰＲＯＭにおいて、ｉ列目のメモリセルにデータを書き込むときには前記ビット線を接地電位に接続し、ｉ＋１列目のメモリセルにデータを書き込むときには前記第１と第２の寄生抵抗の差の抵抗を介して該ビット線を接地電位に接続するセル抵抗補償手段を設けたことを特徴としている。
【発明の効果】
【００２６】
本発明では、ｉ列目とｉ＋１列目のメモリセルのソースから対応するビット線までの寄生抵抗の値が異なる場合に、データ書き込み時に寄生抵抗の差の抵抗を選択的に挿入することにより、ソースからビット線を介して接地電位に至る経路の抵抗値が同一の値になるように補償するセル抵抗補償手段を設けている。これにより、メモリセルの書き込み電流の値が均一になり、データ書き込み後の閾値電圧のばらつきをなくすことができるという効果がある。
【発明を実施するための最良の形態】
【００２７】
同一のビット線に複数のメモリアレイが並列に接続される場合には、ビット線と接地電位の間に、セル抵抗補償手段に対して直列に、複数のメモリアレイの内で選択されたメモリアレイに接続されるビット線の配線抵抗に応じた補償用の抵抗を挿入するビット線抵抗補償手段を設ける。
【実施例１】
【００２８】
図１は、本発明の実施例１を示すＥＰＲＯＭの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２９】
このＥＰＲＯＭは、図２と同様のメモリアレイ１０、カラムスイッチ部２０及び書込ドライバ３０に加えて、このカラムスイッチ部２０と書込ドライバ３０の間に、セル抵抗補償部４０を設けたものである。
【００３０】
メモリアレイ１０は、電荷を蓄積するための浮遊ゲートを有するＭＯＳトランジスタをメモリセルとして用い、このメモリセルをマトリクス状に配置したものである。平行に配置されたセレクタ線ＳＬ０，ＳＬ１，ＳＬ２と、これらのセレクタ線ＳＬ０〜ＳＬ２の間に平行に配置されたビット線ＢＬ０，ＢＬ１を有し、更にセレクタ線ＳＬ０〜ＳＬ２及びビット線ＢＬ０，ＢＬ１に直交するように配置された複数のワード線ＷＬｉ（ｉ＝０〜ｎ）を有している。
【００３１】
隣接するセレクタ線ＳＬ０とビット線ＢＬ０の間には、各ワード線ＷＬｉに対応してメモリセルＭｉ０が接続されている。メモリセルＭｉ０のドレインはセレクタ線ＳＬ０に、ソースはビット線ＢＬ０に、制御ゲートはワード線ＷＬｉにそれぞれ接続されている。また、セレクタ線ＳＬ１とビット線ＢＬ０の間にはメモリセルＭｉ１が接続され、このメモリセルＭｉ１のドレインはセレクタ線ＳＬ１に、ソースはビット線ＢＬ０に、制御ゲートはワード線ＷＬｉにそれぞれ接続されている。
【００３２】
同様に、セレクタ線ＳＬ１とビット線ＢＬ１の間にはメモリセルＭｉ２が接続され、このメモリセルＭｉ２のドレインはセレクタ線ＳＬ１に、ソースはビット線ＢＬ１に、制御ゲートはワード線ＷＬｉにそれぞれ接続されている。更に、セレクタ線ＳＬ２とビット線ＢＬ１の間にはメモリセルＭｉ３が接続され、このメモリセルＭｉ３のドレインはセレクタ線ＳＬ２に、ソースはビット線ＢＬ１に、制御ゲートはワード線ＷＬｉにそれぞれ接続されている。
【００３３】
セレクタ線ＳＬ０，ＳＬ２はそれぞれＴＲ１１，１３を介して、セレクタ線ＳＬ１はＴＲ１２を介して、それぞれドレイン用の電源ＶＣＤに接続されている。ＴＲ１１，１３とＴＲ１２は、相補的なセルドレイン用電源切替アドレス／ＡＹ０，ＡＹ０によって、相補的にオン／オフ制御されるようになっている。
【００３４】
なお、メモリセルＭに直列に接続された抵抗Ｒは、前述したように、抵抗素子として形成したものではなく、このメモリセルＭ及び配線による寄生抵抗成分を示している。即ち、セレクタ線ＳＬ、ビット線ＢＬ、及びメモリセルＭのレイアウト構成上、偶数列目のメモリセルＭ００，Ｍ０２等のソースＳとビット線ＢＬ０，ＢＬ１の間の寄生抵抗は、ドレインＤとセレクト線ＳＬ０，ＳＬ１の間の寄生抵抗に比べて、アクティブが長くなるため大きくなる。従って、メモリセルＭ００，Ｍ０２等のソース側に接続された抵抗Ｒ００，Ｒ０２等は、ソース側の寄生抵抗からドレイン側の寄生抵抗を差し引いた抵抗差分である。一方、奇数列目のメモリセルＭ０１，Ｍ０３のドレインＤとセレクタ線ＳＬ１，ＳＬ２の間の寄生抵抗は、ソースＳとビット線ＢＬ０，ＢＬ１の間の寄生抵抗に比べて、アクティブが長くなるため大きくなる。従って、奇数列目のメモリセルＭ０１，Ｍ０３等のドレイン側に記載された抵抗Ｒ０１，Ｒ０３等は、ドレイン側の寄生抵抗からソース側の寄生抵抗を差し引いた抵抗差分である。
【００３５】
なお、これらの抵抗Ｒ００等の値は、各メモリセルＭが同一の寸法と材質で構成されるので、ほぼ同じ値（例えば、５００Ω程度）となる。また、セレクタ線ＳＬ中に記載された抵抗Ｒｓ及びビット線ＢＬ中に記載された抵抗Ｒｂは、抵抗素子として形成したものではなく、これらのセレクタ線ＳＬ及びビット線ＢＬの配線抵抗を集中的に示したものである。
【００３６】
カラムスイッチ部２０はＴＲ２１，２２で構成され、これらのＴＲ２１，２２のドレインが、それぞれビット線ＢＬ０，ＢＬ１に接続され、ソースはノードＮ２０に接続されている。ＴＲ２１，２２のゲートには、相補的なカラム選択アドレス／ＡＹ１，ＡＹ１がそれぞれ与えられ、このカラム選択アドレス／ＡＹ１，ＡＹ１によって相補的にオン／オフ制御されるようになっている。
【００３７】
セル抵抗補償部４０は、奇数列目のメモリセルＭ０１，Ｍ０３等、即ちソースとビット線ＢＬとの間の寄生抵抗が小さいメモリセルが選択されたときに、書き込み用のビット線電流の経路に補償用の抵抗を挿入するもので、ＴＲ４１，４２と、補償用の抵抗４３で構成されている。ＴＲ４１のドレインはカラムスイッチ部２０のノードＮ２０に接続され、ＴＲ４２のドレインは抵抗４３を介してこのノードＮ２０に接続されている。また、ＴＲ４１，４２のソースはノードＮ４０に共通接続されている。これらのＴＲ４１，４２のゲートには、相補的なセルドレイン用電源切替アドレス／ＡＹ０，ＡＹ０がそれぞれ与えられ、これによって相補的にオン／オフ制御されるようになっている。
【００３８】
なお抵抗４３の値は、メモリセル１０内の抵抗Ｒ００等とほぼ同じ値となるように寸法を調整し、メモリセルＭ００等と同じ材質（例えば、ポリシリコン等）のアクティブで形成されている。
【００３９】
書込ドライバ３０は、ドレインとソースがそれぞれノードＮ４０と接地電位ＧＮＤに接続され、ゲートに図示しないデータ線から書込データ／ＤＡＴＡが与えられるＴＲ３１で構成されている。
【００４０】
次に、このＥＰＲＯＭのデータ書き込み動作を説明する。
偶数列目のメモリセル（例えば、Ｍ００）に書き込みを行う場合、電源ＶＣＤとワード線ＷＬ０に書き込み用の高電圧を印加し、セルドレイン用電源切替アドレス／ＡＹ０、カラム選択アドレス／ＡＹ１、及び書き込みデータ／ＤＡＴＡをレベル“Ｈ”に設定する。この時、ワード線ＷＬ１〜ＷＬｎ、セルドレイン用電源切替アドレスＡＹ０、及びカラム選択アドレスＡＹ１は、レベル“Ｌ”である。これにより、メモリセルＭ００のソースから接地電位ＧＮＤまでの抵抗Ｒ（Ｍ００）は、次のようになる。
Ｒ（Ｍ００）＝Ｒ００＋Ｒｂ０＋ＴＲ２１オン抵抗
＋ＴＲ４１オン抵抗＋ＴＲ３１オン抵抗
【００４１】
一方、奇数列目のメモリセル（例えば、Ｍ０１）に書き込みを行う場合、電源ＶＣＤとワード線ＷＬ０に書き込み用の高電圧を印加し、セルドレイン用電源切替アドレスＡＹ０、カラム選択アドレス／ＡＹ１、及び書き込みデータ／ＤＡＴＡを“Ｈ”に設定する。この時、ワード線ＷＬ１〜ＷＬｎ、セルドレイン用電源切替アドレス／ＡＹ０、及びカラム選択アドレスＡＹ１は、“Ｌ”である。これにより、メモリセルＭ０１のソースから接地電位ＧＮＤまでの抵抗Ｒ（Ｍ０１）は、次のようになる。
Ｒ（Ｍ０１）＝Ｒｂ０＋ＴＲ２１オン抵抗＋Ｒ４３
＋ＴＲ４２オン抵抗＋ＴＲ３１オン抵抗
【００４２】
ここで、ＴＲ４１オン抵抗＝ＴＲ４２オン抵抗であり、Ｒ４３はＲ００に等しくなるように設定されているので、Ｒ（Ｍ００）＝Ｒ（Ｍ０１）となる。従って、偶数列目のメモリセルと奇数列目のメモリセルのレイアウト差で生じる抵抗差はなくなる。
【００４３】
以上のように、この実施例１のＥＰＲＯＭは、偶数列目と奇数列目のメモリセルのレイアウト差で生じる抵抗差を補償するためのセル抵抗補償部４０を有しているので、書き込み後の閾値電圧のばらつきを抑制することができるという利点がある。
【実施例２】
【００４４】
図６は、本発明の実施例２を示すＥＰＲＯＭの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４５】
このＥＰＲＯＭは、２組のメモリアレイ１００，１０１、カラムスイッチ部２０、書込ドライバ３０、セル抵抗補償部４０に加えて、このセル抵抗補償部４０と書込ドライバ３０の間に、ビット線抵抗補償部５０を設けたものである。
【００４６】
メモリアレイ１００，１０１は、いずれも図１中のメモリアレイ１０と同様の構成で、ビット線ＢＬ０，ＢＬ１を共有し、個別のセレクタ線ＳＬ０，ＳＬ１，ＳＬ２を有している。また、これらのメモリルアレイ１００，１０１は、それぞれワード線ＷＬ０〜ＷＬｎに与えられる選択信号ＡＢ０，ＡＢ１によって排他的に選択されるようになっている。
【００４７】
ビット線抵抗補償部５０は、ビット線配線抵抗が小さい方のメモリアレイ（この図の場合は、メモリアレイ１０１）が選択されたときに、書き込み用のビット線電流の経路に補償用の抵抗を挿入するもので、ＴＲ５１，５２と、補償用の抵抗５３で構成されている。ＴＲ５１のドレインは直に、ＴＲ２２のドレインは抵抗４３を介して、それぞれセル抵抗補償部４０の出力側に接続されている。また、ＴＲ５１，５２のソースはノードＮ５０に共通接続されている。ＴＲ５１のゲートにはメモリアレイ１００に対する選択信号ＡＢ０が与えられ、ＴＲ５２のゲートにはメモリアレイ１０１に対する選択信号ＡＢ１が与えられて、これらの選択信号ＡＢ０，ＡＢ１によって排他的にオン／オフ制御されるようになっている。なお、抵抗５３の抵抗値Ｒ５３は、メモリアレイ１００が選択されたときに中間に挿入されるメモリアレイ１０１のビット線配線抵抗ＲＢ１にほぼ等しくなるように寸法を調整したポリシリコン等で形成されている。
【００４８】
次に、このＥＰＲＯＭのデータ書き込み動作を説明する。
メモリアレイ１００のメモリセル（例えば、Ｍ００）に書き込みを行う場合、電源ＶＣＤとメモリアレイ１００のワード線ＷＬ０に書き込み用の高電圧を印加し、セルドレイン用電源切替アドレス／ＡＹ０、カラム選択アドレス／ＡＹ１、選択信号ＡＢ０、及び書き込みデータ／ＤＡＴＡを“Ｈ”に設定する。この時、メモリアレイ１００のワード線ＷＬ１〜ＷＬｎ、セルドレイン用電源切替アドレスＡＹ０、カラム選択アドレスＡＹ１、及び選択信号ＡＢ１は、“Ｌ”である。これにより、メモリアレイ１００のメモリセルＭ００のソースから接地電位ＧＮＤまでの抵抗Ｒ（Ｍ０００）は、次のようになる。
Ｒ（Ｍ０００）＝Ｒ００＋ＲＢ０＋ＲＢ１＋ＴＲ２１オン抵抗
＋ＴＲ４１オン抵抗＋ＴＲ５１のオン抵抗＋ＴＲ３１オン抵抗
【００４９】
一方、メモリアレイ１０１のメモリセルＭ００に書き込みを行う場合、電源ＶＣＤとメモリアレイ１０１のワード線ＷＬ０に書き込み用の高電圧を印加し、セルドレイン用電源切替アドレス／ＡＹ０、カラム選択アドレス／ＡＹ１、選択信号ＡＢ１、及び書き込みデータ／ＤＡＴＡを“Ｈ”に設定する。この時、メモリアレイ１０１のワード線ＷＬ１〜ＷＬｎ、セルドレイン用電源切替アドレスＡＹ０、カラム選択アドレスＡＹ１、及び選択信号ＡＢ０は、“Ｌ”である。これにより、メモリアレイ１０１のメモリセルＭ００のソースから接地電位ＧＮＤまでの抵抗Ｒ（Ｍ００１）は、次のようになる。
Ｒ（Ｍ００１）＝Ｒ００＋ＲＢ１＋ＴＲ２１オン抵抗＋ＴＲ４１オン抵抗
＋Ｒ５３＋ＴＲ５１のオン抵抗＋ＴＲ３１オン抵抗
【００５０】
ここで、ＲＢ０，ＲＢ１はほぼ同じ値で、Ｒ５３はＲＢ１と同じ値に設定されているので、Ｒ（Ｍ０００）＝Ｒ（Ｍ００１）となる。従って、メモリアレイ１００とメモリアレイ１０１のレイアウト差で生じる抵抗差はなくなる。
【００５１】
以上のように、この実施例２のＥＰＲＯＭは、メモリアレイを複数有する場合に、そのレイアウト差で生じるビット線の抵抗差を補償するためのビット線抵抗補償部５０を有しているので、書き込み後の閾値電圧のばらつきを抑制することができるという利点がある。
【実施例３】
【００５２】
図７は、本発明の実施例３を示すＥＰＲＯＭの構成図であり、図６中の要素と共通の要素には共通の符号が付されている。
【００５３】
このＥＰＲＯＭは、２組のメモリアレイ１００，１０１、冗長メモリアレイ１０Ｒ、カラムスイッチ部２０、書込ドライバ３０、セル抵抗補償部４０に加えて、このセル抵抗補償部４０と書込ドライバ３０の間に、ビット線抵抗補償部５０Ａを設けたものである。
【００５４】
メモリアレイ１００，１０１と冗長メモリアレイ１０Ｒは、いずれも図１中のメモリアレイ１０と同様の構成で、ビット線ＢＬ０，ＢＬ１を共有し、個別のセレクタ線ＳＬ０，ＳＬ１，ＳＬ２を有している。なお、冗長メモリアレイ１０Ｒは、メモリセルアレイ１００，１０１の中間に配置されており、メモリアレイ１００，１０１のいずれか一方が不良の場合に、不良のメモリアレイ１００または１０１に代えて選択されるようになっている。
【００５５】
ビット線抵抗補償部５０Ａは、図６中の抵抗５３に直列に抵抗５４を接続したものである。抵抗５４の抵抗値Ｒ５４は、冗長メモリアレイ１０Ｒのビット線の抵抗値ＲＢＲにほぼ等しくなるように設定されている。
【００５６】
このＥＰＲＯＭでは、メモリアレイ１００のメモリセルＭ００が選択されたときの、ソースから接地電位ＧＮＤまでの抵抗Ｒ（Ｍ０００）は、次のようになる。
Ｒ（Ｍ０００）＝Ｒ００＋ＲＢ０＋ＲＢＲ＋ＲＢ１＋ＴＲ２１オン抵抗
＋ＴＲ４１オン抵抗＋ＴＲ５１のオン抵抗＋ＴＲ３１オン抵抗
【００５７】
一方、メモリアレイ１００の代替として、冗長メモリアレイ１０ＲのメモリセルＭ００が選択されたときの、ソースから接地電位ＧＮＤまでの抵抗Ｒ（Ｍ０００Ｒ）は、次のようになる。
Ｒ（Ｍ０００Ｒ）＝Ｒ００＋ＲＢＲ＋ＲＢ１＋ＴＲ２１オン抵抗
＋ＴＲ４１オン抵抗＋ＴＲ５１のオン抵抗＋ＴＲ３１オン抵抗
【００５８】
従って、メモリアレイ１００の代替として冗長メモリアレイ１０Ｒを選択すると、ＲＢ０分の抵抗が削減される。
【００５９】
また、メモリアレイ１０１のメモリセルＭ００が選択されたときの、ソースから接地電位ＧＮＤまでの抵抗Ｒ（Ｍ００１）は、次のようになる。
Ｒ（Ｍ００１）＝Ｒ００＋ＲＢ１＋ＴＲ２１オン抵抗＋ＴＲ４１オン抵抗
＋Ｒ５４＋Ｒ５３＋ＴＲ５１のオン抵抗＋ＴＲ３１オン抵抗
【００６０】
更に、メモリアレイ１０１の代替として、冗長メモリアレイ１０ＲのメモリセルＭ００が選択されたときの、ソースから接地電位ＧＮＤまでの抵抗Ｒ（Ｍ００１Ｒ）は、次のようになる。
Ｒ（Ｍ００１Ｒ）＝Ｒ００＋ＲＢＲ＋ＲＢ１＋ＴＲ２１オン抵抗＋ＴＲ４１オン抵抗
＋Ｒ５４＋Ｒ５３＋ＴＲ５１のオン抵抗＋ＴＲ３１オン抵抗
【００６１】
従って、メモリアレイ１０１の代替として冗長メモリアレイ１０Ｒを選択すると、ＲＢＲ分の抵抗が増加される。
【００６２】
以上のように、この実施例３のＥＰＲＯＭは、複数のメモリアレイと冗長メモリアレイを有する場合に、そのレイアウト差で生じるビット線の抵抗差を補償するためのビット線抵抗補償部５０Ａを有している。これにより、冗長メモリアレイを選択した場合でも、ビット線の抵抗差を１メモリアレイ分の範囲に抑えることができ、書き込み後の閾値電圧のばらつきを抑制することができるという利点がある。
【実施例４】
【００６３】
図８は、本発明の実施例４を示すＥＰＲＯＭのデータ書き込み手順のフローチャートである。
【００６４】
このデータ書き込み手順は、図２のＥＰＲＯＭに対してデータ書き込み後の閾値電圧のばらつきを抑制するよう書き込みを行うもので、ＰＲＯＭ書込装置にハードウエアとして組み込んだり、ＰＲＯＭテスタ等に書込用のプログラムとして用いたりするための手法である。
【００６５】
以下、図８に従って説明する。
ステップＳ１において、ＥＰＲＯＭ書込装置にＥＰＲＯＭをセットし、所定の電源電圧を印加して各端子の電圧や電流を調べ、確実にセットされたか否かのコンタクトチェックを行う。エラーがあればステップＳ２へ進み、正常であればステップＳ３へ進む。
【００６６】
ステップＳ２において、接触エラー表示を行い、正しくＥＰＲＯＭをセットし直すように促す。
【００６７】
ステップＳ３において、書き込み開始の０番地をセットしステップＳ４へ進む。
ステップＳ４において、書込アドレスに対応するセルドレイン用電源切替アドレスＡＹ０が“Ｌ”であるか“Ｈ”であるかを判定する。セルドレイン用電源切替アドレスＡＹ０が“Ｌ”であればステップＳ５へ進み、“Ｈ”であればステップＳ６へ進む。
【００６８】
ステップＳ５では、基準となる書き込み電源電圧１を設定してステップＳ７へ進む。また、ステップＳ６では、図１のセル抵抗補償部４０の抵抗４３に相当するだけ書き込み電流を制限するように、電源電圧１よりも若干低い電源電圧２を設定する。ステップＳ５，Ｓ６で、メモリセルのレイアウト差で生じる抵抗差を補償する電源電圧を設定した後、ステップＳ７に進む。
【００６９】
ステップＳ７において、ステップＳ５，Ｓ６で設定された電源電圧を用いてデータの書き込みを行い、ステップＳ８へ進む。
【００７０】
ステップＳ８では、最終番地の書き込みが行われたか否かを判定し、最終番地のデータの書き込みが終了していれば、書き込み処理は完了する。最終番地の書き込みが終了していなければ、ステップＳ９へ進む。
【００７１】
ステップＳ９において、書込アドレスが更新されステップＳ４へ戻り、最終番地の書き込みが終了するまで、ステップＳ４〜Ｓ９の処理が繰り返される。
【００７２】
以上のように、この実施例４のＥＰＲＯＭのデータ書き込み方法では、基準となる書き込み用電源電圧１と、メモリセルのドレインとソースのレイアウトの相違で生じるアクティブやコンタクト等の抵抗差を補償した書き込み電源電圧２とを用い、アドレス判定に従って、これらの電源電圧１，２を切り替えている。これにより、ＥＰＲＯＭにデータを書き込んだ後の閾値電圧のばらつきを抑制することができるという利点がある。
【実施例５】
【００７３】
図９は、本発明の実施例５を示すＥＰＲＯＭのデータ書き込み手順のフローチャートであり、図８中の要素と共通の要素には共通の符号が付されている。
【００７４】
このデータ書き込み手順は、図８と同様に、図２のＥＰＲＯＭに対してデータ書き込み後の閾値電圧のばらつきを抑制するよう書き込みを行うもので、ＰＲＯＭ書込装置にハードウエアとして組み込んだり、ＰＲＯＭテスタ等に書込用のプログラムとして用いたりするための手法である。
【００７５】
ステップＳ１で、ＥＰＲＯＭ書込装置にＥＰＲＯＭをセットしてコンタクトチェックを行い、エラーがあればステップＳ２で接触エラー表示を行い、正しくセットされていればステップＳ３で書き込み開始の０番地をセットするまでの処理は、図８と同様である。
【００７６】
ステップＳ３の後、ステップＳ１１へ進み、標準の書き込み用電源電圧を設定する。ステップＳ１１の後、ステップＳ１２へ進む。
【００７７】
ステップＳ１２において、書込アドレスに対応するセルドレイン用電源切替アドレスＡＹ０が“Ｌ”であるか“Ｈ”であるかを判定する。セルドレイン用電源切替アドレスＡＹ０が“Ｌ”であればステップＳ１３へ進み、“Ｈ”であればステップＳ１４へ進む。
【００７８】
ステップＳ１３では、基準となる書き込み時間１を設定してステップＳ１５へ進む。また、ステップＳ１４では、図１のセル抵抗補償部４０の抵抗４３に相当するだけ書き込み時間を制限するように、書き込み時間１よりも若干短い書き込み時間２を設定する。ステップＳ１３，Ｓ１４で、メモリセルのレイアウト差で生じる抵抗差を補償する書き込み時間を設定した後、ステップＳ１５に進む。
【００７９】
ステップＳ１５において、ステップＳ１３，Ｓ１４で設定された書き込み時間を用いてデータの書き込みを行い、ステップＳ１６へ進む。
【００８０】
ステップＳ１６では、最終番地の書き込みが行われたか否かを判定し、最終番地のデータの書き込みが終了していれば、書き込み処理は完了する。最終番地の書き込みが終了していなければ、ステップＳ１７へ進む。
【００８１】
ステップＳ１７において、書込アドレスが更新されステップＳ１２へ戻り、最終番地の書き込みが終了するまで、ステップＳ１２〜Ｓ１７の処理が繰り返される。
【００８２】
以上のように、この実施例５のＥＰＲＯＭのデータ書き込み方法では、基準となる書き込み時間１と、メモリセルのドレインとソースのレイアウトの相違で生じるアクティブやコンタクト等の抵抗差を補償した書き込み時間２とを用い、アドレス判定に従って、これらの書き込み時間１，２を切り替えている。これにより、ＥＰＲＯＭにデータを書き込んだ後の閾値電圧のばらつきを抑制することができるという利点がある。
【００８３】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）  実施例１〜３のメモリアレイ１０では、３本のセレクタ線ＳＬと２本のビット線ＢＬが示されているが、実際には多数のセレクタ線とビット線が配置され、カラムスイッチ部によってビット線が選択されるようになっている。
（２）  実施例１〜３のセル抵抗補償部４０では補償用の抵抗４３を用いたが、抵抗の代用となる素子であれば何を用いても良い。また、抵抗を用いず、ＴＲ４１，４２のディメンジョンを変えてオン抵抗を制御するようにしても良い。
（３）  実施例２のビット線抵抗補償部５０や実施例３のビット線抵抗補償部５０Ａの補償用の抵抗５３，５４も、（２）と同様に構成することができる。
（４）  実施例２，３では、２組のメモリアレイを有するＥＰＲＯＭを示しているが、更に多数のメモリアレイを有するものにも同様に適用可能である。
（５）  実施例４，５では、セルドレイン用電源切替アドレスＡＹ０によって印加する電源電圧や書き込み時間を切り替えるようにしているが、複数のメモリアレイを有するＥＰＲＯＭの場合は、セルドレイン用電源切替アドレスＡＹ０とメモリアレイを選択するための選択信号ＡＢ０，ＡＢ１等を組み合わせて、対応する電源電圧や書き込み時間を切り替えるようにしても良い。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施例１を示すＥＰＲＯＭの構成図である。
【図２】従来のＥＰＲＯＭの概略の構成図である。
【図３】図２中のメモリアレイの一部を示すレイアウト図である。
【図４】従来のＥＰＲＯＭのデータ書き込み手順を示すフローチャートである。
【図５】従来の半導体記憶装置の構成図である。
【図６】本発明の実施例２を示すＥＰＲＯＭの構成図である。
【図７】本発明の実施例３を示すＥＰＲＯＭの構成図である。
【図８】本発明の実施例４を示すＥＰＲＯＭのデータ書き込み手順のフローチャートである。
【図９】本発明の実施例５を示すＥＰＲＯＭのデータ書き込み手順のフローチャートである。
【符号の説明】
【００８５】
１０，１００，１０１    メモリアレイ
１０Ｒ    冗長メモリアレイ
２０    カラムスイッチ部
３０    書込ドライバ
４０    セル抵抗補償部
４１，４２，５１，５２    トランジスタ
４３，５３，５４    抵抗
５０，５０Ａ    ビット線抵抗補償部
ＢＬ    ビット線
ＳＬ    セレクタ線
【図１】
2007095131.tif 000003
【図２】
2007095131.tif 000004
【図３】
2007095131.tif 000005
【図４】
2007095131.tif 000006
【図５】
2007095131.tif 000007
【図６】
2007095131.tif 000008
【図７】
2007095131.tif 000009
【図８】
2007095131.tif 000010
【図９】
2007095131.tif 000011