(57)【要約】【課題】先行して作成された論理回路図に基づく回路設計や基板レイアウト設計の結果としてピンアサインが変更される場合であっても、設計検証の工数を削減することができ、論理回路図と指定部品とのピンアサインの不一致を防止できる設計支援装置を提供する。【解決手段】ＦＰＧＡ／ＰＬＤ部品を搭載した基板の論理回路図のデータからＦＰＧＡ／ＰＬＤ部品及び基板のピンアサイン情報を抽出し、このピンアサイン情報を用いて基板上におけるＦＰＧＡ／ＰＬＤ部品のピンアサインを規定するピン対応表を作成する。【選択図】図１
2007257327.tif 000002
【特許請求の範囲】
【請求項１】
指定部品を搭載した基板の論理回路図のデータから前記指定部品及び前記基板のピンアサイン情報を抽出する回路図処理手段と、
前記ピンアサイン情報を用いて前記基板上における前記指定部品のピンアサインを規定するピン対応表を作成するピン対応表作成手段とを備えた設計支援装置。
【請求項２】
ピンアサイン情報は、指定部品のピンを特定するピン番号、前記ピンに接続されたネット上の信号を特定するネット名、及び前記指定部品に対する前記ネット上の信号の入力又は出力を特定する方向の情報を含んで構成されることを特徴とする請求項１記載の設計支援装置。
【請求項３】
指定部品は、ＦＰＧＡ／ＰＬＤ部品の型名に対応する論理回路図用シンボルであって、ピン上の信号を特定するピン名及びピン番号が書き換え可能であり、かつ信号の入力又は出力のいずれか一方を設定できる双方向ピンと、ピン名とピン番号の書き換え不可であり、かつ信号の入出力方向の設定も不可なピンとを備えることを特徴とする請求項１又は請求項２記載の設計支援装置。
【請求項４】
回路図処理手段は、
指定部品を搭載した基板の論理回路図のデータから前記指定部品及び前記基板のピンアサイン情報を抽出する接続情報読み取り処理部と、ピンアサイン変更前後の論理回路図における当該変更に関わるピン番号の有無を判定するピン番号チェック処理部と、ピンアサイン変更後の論理回路図における指定部品のピン名で変更前のピン対応表を更新する更新処理部とを有する基板回路図作成装置から構成され、
ピン対応表作成手段は、
前記接続情報読み取り処理部によりピンアサイン変更後の論理回路図のデータから抽出されたピンアサイン情報のうち、前記ピン番号チェック処理部により変更に関わると判定されたピン番号についてのピンアサイン情報を用いて変更前のピン対応表を更新するピン対応表編集装置から構成されることを特徴とする請求項２又は請求項３記載の設計支援装置。
【請求項５】
ピン対応表における指定部品のピンアサイン情報と基板のピンアサイン情報とが一致するか否かを判定するピンアサインチェック処理部を備えたことを特徴とする請求項１から請求項４のうちのいずれか１項記載の設計支援装置。
【請求項６】
ピンアサインチェック処理部は、指定部品のピンアサイン情報としてピン上の信号を特定するピン名と、基板のピンアサイン情報として前記ピンに接続されるネット上の信号を特定するネット名とが一致するか否かを判定し、
前記ピン名と前記ネット名が一致しない場合、ピン毎に前記ピン名及び前記ネット名に付した通し番号の範囲のみを記載して前記ピン名と前記ネット名を提示することを特徴とする請求項５記載の設計支援装置。
【請求項７】
設計支援装置が、指定部品を搭載した基板の論理回路図のデータから前記指定部品及び前記基板のピンアサイン情報を抽出し、前記ピンアサイン情報を用いて前記基板上における前記指定部品のピンアサインを規定するピン対応表を作成する設計支援方法。
【請求項８】
ピンアサイン情報は、指定部品のピンを特定するピン番号、前記ピンに接続されるネット上の信号を特定するネット名、及び前記指定部品に対する前記ネット上の信号の入力又は出力を特定する方向の情報を含んで構成されることを特徴とする請求項７記載の設計支援方法。
【請求項９】
指定部品は、ＦＰＧＡ／ＰＬＤ部品の型名に対応する論理回路図用シンボルであって、ピン上の信号を特定するピン名及びピン番号が書き換え可能であり、かつ信号の入力又は出力のいずれか一方を設定できる双方向ピンと、ピン名とピン番号の書き換え不可であり、かつ信号の入出力方向の設定も不可なピンとを備えることを特徴とする請求項７又は請求項８記載の設計支援方法。
【請求項１０】
設計支援装置が、ピンアサイン変更前後の論理回路図における当該変更に関わるピン番号の有無を判定し、ピンアサイン変更後の論理回路図における指定部品のピン名で変更前のピン対応表を更新すると共に、ピンアサイン変更後の論理回路図のデータから抽出されたピンアサイン情報のうち、変更に関わると判定されたピン番号についてのピンアサイン情報を用いて変更前のピン対応表を更新することを特徴とする請求項８又は請求項９記載の設計支援方法。
【請求項１１】
設計支援装置が、ピン対応表における指定部品のピンアサイン情報と基板のピンアサイン情報とが一致するか否かを判定することを特徴とする請求項７から請求項１０のうちのいずれか１項記載の設計支援方法。
【請求項１２】
指定部品を搭載した基板の論理回路図のデータから前記指定部品及び前記基板のピンアサイン情報を抽出する回路処理手段、前記ピンアサイン情報を用いて前記基板上における前記指定部品のピンアサインを規定するピン対応表を作成するピン対応表作成手段としてコンピュータを機能させる設計支援プログラム。
【請求項１３】
ピンアサイン情報は、指定部品のピンを特定するピン番号、前記ピンに接続されるネット上の信号を特定するネット名、及び前記指定部品に対する前記ネット上の信号の入力又は出力を特定する方向の情報を含んで構成されることを特徴とする請求項１２記載の設計支援プログラム。
【請求項１４】
指定部品は、ＦＰＧＡ／ＰＬＤ部品の型名に対応する論理回路図用シンボルであって、ピン上の信号を特定するピン名及びピン番号が書き換え可能であり、かつ信号の入力又は出力のいずれか一方を設定できる双方向ピンと、ピン名とピン番号の書き換え不可であり、かつ信号の入出力方向の設定も不可なピンとを備えることを特徴とする請求項１２又は請求項１３記載の設計支援プログラム。
【請求項１５】
回路図処理手段は、
指定部品を搭載した基板の論理回路図のデータから前記指定部品及び前記基板のピンアサイン情報を抽出する接続情報読み取り処理部と、ピンアサイン変更前後の論理回路図における当該変更に関わるピン番号の有無を判定するピン番号チェック処理部と、ピンアサイン変更後の論理回路図における指定部品のピン名で変更前のピン対応表を更新する更新処理部とを有する基板回路図作成装置から構成され、
ピン対応表作成手段は、
前記接続情報読み取り処理部によりピンアサイン変更後の論理回路図のデータから抽出されたピンアサイン情報のうち、前記ピン番号チェック処理部により変更に関わると判定されたピン番号についてのピンアサイン情報を用いて変更前のピン対応表を更新するピン対応表編集装置から構成されることを特徴とする請求項１３又は請求項１４記載の設計支援プログラム。
【請求項１６】
ピン対応表における指定部品のピンアサイン情報と基板のピンアサイン情報とが一致するか否かを判定するピンアサインチェック処理部を備えたことを特徴とする請求項１２から請求項１５のうちのいずれか１項記載の設計支援プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路の設計支援装置、設計支援方法及び設計支援プログラムに関するものである。
【背景技術】
【０００２】
例えば、特許文献１には、ピン対応表からＦＰＧＡ（Field Programmable Gate Arrays）／ＰＬＤ（Programmable Logic Devices）を搭載した基板（以下、ＦＰＧＡ／ＰＬＤ搭載基板と称する）の論理回路図を自動生成することにより、ピンアサインの変更をＦＰＧＡ／ＰＬＤ搭載基板の論理回路図に反映する技術が開示されている（特許文献１、図５参照）。
【０００３】
【特許文献１】特開２００２−２７９０１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のＦＰＧＡ／ＰＬＤ搭載基板の論理回路設計では、ＦＰＧＡ／ＰＬＤとＦＰＧＡ／ＰＬＤ搭載基板の論理回路図のピンアサインをそれぞれ独自に設定が必要であるため、双方のピンアサイン情報の反映と確認に膨大な工数を必要とするという課題があった。
【０００５】
上記課題を具体的に説明する。
従来の論理回路設計では、ＦＰＧＡ／ＰＬＤのピンアサインを決定した上でＦＰＧＡ／ＰＬＤの論理回路図用シンボルを作成し、この論理回路図用シンボルを配置してＦＰＧＡ／ＰＬＤ搭載基板の論理回路図を作成する。この手順は特許文献１においても前提とされており、特許文献１に開示される論理回路図生成装置は、ピン対応表からＦＰＧＡ／ＰＬＤ搭載基板論理回路図を自動作成する。
【０００６】
上述した手順であると、ＦＰＧＡ／ＰＬＤの論理回路図用シンボルの作成に先行して作成されたＦＰＧＡ／ＰＬＤ搭載基板の論理回路図を基にして新たな論理回路図を作成する場合や基板レイアウト設計の結果に応じてピンアサインの変更が必要になった場合、ＦＰＧＡ／ＰＬＤ搭載基板の論理回路図からピン対応表に手動で変更を反映する必要がある。このような手動による煩雑な入力作業は、ＦＰＧＡ／ＰＬＤ搭載基板の工期を長期化する要因となる。
【０００７】
また、一般的にＦＰＧＡ／ＰＬＤの論理回路図用シンボルの作成には時間がかかる。この点に関して、特許文献１の論理回路図生成装置は、ＦＰＧＡ／ＰＬＤの論理回路図用シンボルを自動的に作成する。しかしながら、特許文献１では、双方向ピン以外の電源やグランドピン等については追記しなければならない。このため、ＦＰＧＡピン名をＦＰＧＡ／ＰＬＤ搭載基板論理回路図上に記載する場合には、手入力による煩雑な追加作業が必要である。
【０００８】
ここで、従来のＦＰＧＡ／ＰＬＤ搭載基板の設計手順を説明する。
先ず、特許文献１に開示されるような従来の論理回路作成装置に対し、ＦＰＧＡ／ＰＬＤのピン番号、ＦＰＧＡ／ＰＬＤのピンに接続される信号の回路図上のネット名、回路図上のネットのページ間接続の入出力方向の情報を、ピン対応表の構成情報として入力する。論理回路作成装置では、入力された情報が記述されたピン対応表を作成する。
【０００９】
続いて、ピン対応表を用いてＦＰＧＡ／ＰＬＤの配置配線を行う。例えば、ピン対応表の内容に従って、回路図上に配置したＦＰＧＡ／ＰＬＤ論理回路図用シンボルのあるピン番号で特定されるピンにネット（配線）を接続する。そして、ピン対応表の当該ピン番号に対応するネット名を回路図上のネット名として付加する。この配置配線の結果としてピンアサインに変更があればピン対応表に反映する。
【００１０】
この後、上述した処理後のピン対応表に基づいて、ＦＰＧＡ／ＰＬＤの論理回路図用シンボルを作成し、ＦＰＧＡ／ＰＬＤ搭載基板の論理回路図上に配置する。なお、特許文献１では、ＦＰＧＡ／ＰＬＤの論理回路図用シンボルが、ピン番号で特定されるピンに対応する論理ピン名を有し、論理ピンには信号が双方向信号であるか否かを示す記号（アスタリスク）が付されている。このように、特許文献１では、双方向ピンが自動作成される。
【００１１】
次に、ネット等の作図によりＦＰＧＡ／ＰＬＤ搭載基板の論理回路図を作成する。特許文献１では、論理回路図作成装置がＦＰＧＡ／ＰＬＤ搭載基板の論理回路図を自動作成する。この後、ＦＰＧＡのピン名を当該論理回路図上のＦＰＧＡ／ＰＬＤ論理回路図用シンボル内部に記入する。
【００１２】
上述の論理回路図に基づいて、基板レイアウト図作成装置により基板レイアウト図を作成する。この基板レイアウト設計の結果、ピンアサインの変更がある場合は、この変更をＦＰＧＡ／ＰＬＤ搭載基板の論理回路図に反映する。
【００１３】
全ての図の作成が完了した段階で、ＦＰＧＡ／ＰＬＤ搭載基板の論理回路図のネット名とピン対応表におけるＦＰＧＡのピン名とを読み合わせて、ＦＰＧＡ／ＰＬＤ搭載基板とＦＰＧＡ／ＰＬＤとのピンアサインに不一致があるか否かをチェックする。
【００１４】
このように、従来の論理回路設計では、ピンアサインの最終チェックとして、ＦＰＧＡ／ＰＬＤ搭載基板の論理回路図とＦＰＧＡ／ＰＬＤのピン対応表との読み合わせが必要であった。ＦＰＧＡ／ＰＬＤ搭載基板とＦＰＧＡ／ＰＬＤの双方について、基板レイアウト設計の結果としてピンアサインが変更されるため、回路図の作成段階でピン対応表と論理回路図とのピンアサインを一致させるだけでは不充分である。このため、従来では、ピンアサイン間違いを防止するため、上述のような最終チェックが必須作業となっていた。
【００１５】
この発明は、上記のような課題を解決するためになされたもので、先行して作成された論理回路図に基づく回路設計や基板レイアウト設計の結果としてピンアサインが変更される場合であっても、設計検証の工数を削減することができ、論理回路図と指定部品とのピンアサインの不一致を防止できる設計支援装置、設計支援方法及び設計支援プログラムを得ることを目的とする。
【課題を解決するための手段】
【００１６】
この発明に係る設計支援装置は、指定部品を搭載した基板の論理回路図のデータから指定部品及び基板のピンアサイン情報を抽出する回路図処理手段と、このピンアサイン情報を用いて基板上における指定部品のピンアサインを規定するピン対応表を作成するピン対応表作成手段とを備えるものである。
【発明の効果】
【００１７】
この発明によれば、ＦＰＧＡ／ＰＬＤ等の指定部品を搭載した基板の論理回路図のデータから抽出した指定部品及び基板のピンアサイン情報を用いて基板上における指定部品のピンアサインを規定するピン対応表を作成することから、先行して作成された論理回路図に基づいて回路設計や基板レイアウト設計を効率良く実施することができるという効果がある。
【発明を実施するための最良の形態】
【００１８】
実施の形態１．
図１は、この発明の実施の形態１による設計支援装置の構成を示すブロック図である。実施の形態１による設計支援装置は、入出力装置１、演算処理装置２、データ記憶装置３、基板回路図作成装置（回路図処理手段）４及びピン対応表編集装置（ピン対応表作成手段）５を含んで構成される。入出力装置１は、入力データの設定入力を行うキーボード及びマウス等の入力装置や設計中の回路図等を表示するＣＲＴ若しくはＬＣＤ等の表示装置により具現化される。
【００１９】
データ記憶装置３は、本発明による設計支援プログラムを含む各種プログラムや基本設定を記憶し、画像処理等の各種処理の作業領域として使用される。データ記憶装置３は、例えば実施の形態１による設計支援装置を構成するコンピュータに標準的に搭載されたハードディスク装置や、大容量の記憶メディア及びその再生装置、電気通信回線を介してデータ通信が可能なデータサーバ等が考えられる。
【００２０】
演算処理装置２は、入出力装置１を介したデータ入力や回路図等の出力、データ記憶装置３からのデータのやり取り、基板回路図作成装置４及びピン対応表編集装置８の動作を制御する。基板回路図作成装置４は、接続情報読み取り処理部５、ピン番号チェック処理部６及びＦＰＧＡピン名更新処理部（更新処理部）７を備える。ピン対応表編集装置８は、ピンアサインチェック処理部９を備える。
【００２１】
図２はＦＰＧＡ／ＰＬＤの論理回路図用シンボルを示す図であり、図３は図２中のＦＰＧＡ／ＰＬＤ論理回路図用シンボルを配置したＦＰＧＡ／ＰＬＤ搭載基板の論理回路図を示す図である。また、図４は、図３中のＦＰＧＡ／ＰＬＤ搭載基板論理回路図から得られる情報に基づいて作成されたピン対応表及びそのピンアサインチェック結果を示す図である。これらの図を用いて、本実施の形態１による設計支援装置内の各構成要素の動作を説明する。
【００２２】
なお、図２に示すＦＰＧＡ／ＰＬＤの論理回路図用シンボル（以降、ＦＰＧＡ／ＰＬＤシンボルと適宜略す）１００は、ＦＰＧＡ／ＰＬＤの機能ではなく、その型名に対応した汎用の論理回路図用シンボルであって、ＦＰＧＡピン名の設定欄１０１及びピン番号１０２で特定されるピンを有する。ＦＰＧＡピン名とは、ＦＰＧＡ／ＰＬＤシンボルにおける該当するピン上の信号のネット名（ＦＰＧＡ信号名）である。
【００２３】
ここで、特許文献１の論理回路図用シンボルでは、ピン対応表から設計すべき論理回路図用に論理ピン等が設定された当該論理回路に専用のシンボルであった。これに対して、本発明は、論理ピンの設定がされないＦＰＧＡ／ＰＬＤの型名に対応した汎用の論理回路図用シンボルを用いる。
【００２４】
図２の例では、ＦＰＧＡ／ＰＬＤシンボルで規定される部品に対する信号の入出力の設定が可能な双方向ピンについて、ＦＰＧＡピン名の設定欄１０１にアスタリスク（＊）を付しており、双方向ピンを示すアスタリスクとピン番号１０２は双方とも書き換え可能である。
【００２５】
さらに、本発明で扱うＦＰＧＡ／ＰＬＤシンボルでは、双方向ピンの他、例えばグランド（ＧＮＤ）や電源（ＶＣＣ）のように部品に対する信号の入力のみ又は出力のみが設定可能な一方向ピンについても予め設定されている。この一方向ピンについては、ＦＰＧＡピン名及びピン番号は書き換え不可能である。
【００２６】
演算処理装置２は、入出力装置１を用いて部品番号が入力されると、基板回路図作成装置４を制御して、ＦＰＧＡ／ＰＬＤシンボルを部品として配置したＦＰＧＡ／ＰＬＤ搭載基板の論理回路図から、該当する部品番号により特定されるＦＰＧＡ／ＰＬＤシンボルが配置されたものを検索する。例えば、入出力装置１を介して図３中の部品番号１１５である「Ｕ１」が入力された場合、ＦＰＧＡ／ＰＬＤの型名に対応する部品番号「Ｕ１」で特定されるＦＰＧＡが配置されたＦＰＧＡ／ＰＬＤ搭載基板の論理回路図１１６が検索される。
【００２７】
接続情報読み取り処理部５では、演算処理装置２の制御により、検索された論理回路図１１６内の部品番号１１５で特定された部品から、図３に示すピン番号１１２、ネット名１１３及び方向１１４を含むピンアサイン情報を抽出してピン対応表編集装置８に出力する。なお、ネット名１１３は、ＦＰＧＡ／ＰＬＤシンボル１１０のピンに接続されるネット（配線）上の信号のネット名であり、方向１１４は信号（ネット名１１３で特定される信号）が部品に入力（ＩＮ）されるか、部品から出力（ＯＵＴ）されるかを示している。
【００２８】
ＦＰＧＡ／ＰＬＤを搭載基板の設計において、ＦＰＧＡ／ＰＬＤの特徴を生かして、ＦＰＧＡ／ＰＬＤのピンアサインを変更しながらプリント基板の論理回路設計が進められる。そこで、ＦＰＧＡ／ＰＬＤ搭載基板の論理回路図１１６におけるＦＰＧＡ／ＰＬＤのピンアサインが変更された場合、本発明では、演算処理装置２の制御により、ピン番号チェック処理部６が、元の論理回路図のデータとピン番号が配置変更以外に異なるか否かをチェックする。
【００２９】
ピン対応表編集装置８は、基板回路図作成装置４により作成されたＦＰＧＡ／ＰＬＤ搭載基板の論理回路図１１６のピン対応表を保持している。例えば、図３に示す論理回路図１１６におけるＦＰＧＡピン名、ネット名、ピン番号及び方向を構成要素とするピン対応表が、ピン対応表編集装置８により変更や追加等の編集が可能な状態に記憶装置等に記憶される。
【００３０】
ピン番号チェック処理部６によるチェック結果、配置変更以外の相違があったピン番号として、接続情報読み取り処理部５により抽出された元の論理回路図のデータと変更後の論理回路図データと一致するピン番号があった場合、ピン対応表編集装置８は、演算処理装置２の制御により、ピン対応表におけるピン番号１１２に対応する行内容を更新する。一方、一致するピン番号が無かった場合は、変更後の論理回路図におけるピン番号１１２、ネット名１１３、方向１１４をピン対応表上に新規に設けた行の内容として記述する。
【００３１】
また、上述したピン対応表編集装置８による処理と同時に、ＦＰＧＡピン名更新処理部７では、演算処理装置２の制御により、ピン番号チェック処理部６によるチェック結果としてＦＰＧＡピン名に変更があったピン番号と一致するピン番号があった場合、当該ピン番号に対応するＦＰＧＡピン名１１１を変更後の論理回路図から読み出し、変更前の論理回路図１１６のピン対応表における該当するピン番号の行のＦＰＧＡピン名１２１を、変更後のＦＰＧＡピン名で更新する。
【００３２】
このようにして、ＦＰＧＡ／ＰＬＤ搭載基板の論理回路図１１６における変更後のピンアサイン情報を用いて、元のピン対応表の内容を更新又は新規内容の追加が行われて、例えば図４に示すようなピン対応表１２０が作成される。
【００３３】
ここで、入出力装置１を介してピンアサインチェックコマンドを実行することにより、ピン対応表編集装置８のピンアサインチェック処理部９は、演算処理装置２の制御の下、ピンアサインチェック処理を実行する。ピンアサインチェックでは、上述のようにして生成されたピン対応表（図４参照）におけるＦＰＧＡピン名１２１とネット名１２２が一致するか否かが判定される。
【００３４】
ＦＰＧＡピン名１２１は該当するＦＰＧＡピンでの信号名に相当し、このピンからの信号の基板上のネット名がネット名１２２であることから、ＦＰＧＡピン名とネット名が一致すれば、その旨を図４中のピンアサインチェック結果１２５のように記載されたピン対応表が、入出力装置１の表示装置に表示される。
【００３５】
ここで、ＦＰＧＡピン名とネット名を一致できない場合について説明する。ＦＰＧＡピン名とネット名を一致できない例としては、図５に示すような基板論理回路図１１６上に同一のＦＰＧＡ／ＰＬＤシンボルＵ１，Ｕ２を配置した場合が考えられる。
【００３６】
この場合、ＦＰＧＡ／ＰＬＤシンボルＵ１，Ｕ２に繋がるネット名を図面内でそれぞれユニークなものとしないと、ＦＰＧＡ／ＰＬＤシンボルＵ１，Ｕ２のいずれと接続するネットであるのかを区別することができない。そこで、図５の例では、ＦＰＧＡ／ＰＬＤシンボルＵ１のネット名１１３をそれぞれｓｉｇＡＥ３〜ｓｉｇＡＥ０とし、ＦＰＧＡ／ＰＬＤシンボルＵ２のネット名１１３をそれぞれｓｉｇＢＥ３〜ｓｉｇＢＥ０としている。
【００３７】
従って、図６に示すように、ＦＰＧＡピン名１２１とネット名１２２とが一致しない。この場合、ピンアサインチェック結果１２６のように、ＦＰＧＡピン名１２１であるＦＰＧＡ信号名についてピン毎に付した通し番号０〜３（末端番号）の範囲のみを記載して、ｓｉｇＥ[３：０]と表示し、ネット名１２２についてピン毎に付した通し番号０〜３（末端番号）の範囲のみを記載してｓｉｇＡＥ[３：０]と表示する。このように、ＦＰＧＡ信号名とネット名の末端番号を自動的にまとめて表示することで、目視チェックを容易に行うことが可能である。
【００３８】
なお、演算処理装置２、基板回路図作成装置４、接続情報読み取り処理部５、ピン番号チェック処理部６、ＦＰＧＡピン名更新処理部７、ピン対応表編集装置８及びピンアサインチェック処理部９は、本発明に従う設計支援プログラムを、本実施の形態１による設計支援装置を構成するコンピュータのＣＰＵに実行させてその動作を制御することにより、ハードウエアとソフトウエアが協働した具体的手段として当該コンピュータ上に実現することができる。
【００３９】
また、以下の説明において、本発明の設計支援装置を具現化するコンピュータ自体の構成及びその基本的な機能は、当業者が当該技術分野の技術常識に基づいて容易に認識できるものであり、本発明の本質に直接関わるものでないので詳細な記載を省略する。
【００４０】
図７は、図１に示した実施の形態１による設計支援装置と基板レイアウト図作成装置とを組み合わせた構成を示すブロック図である。図７において、図１と同一構成要素には同一符号を付して重複する説明を省略する。レイアウト図の回路図への反映処理部１０（以降、反映処理部１０と称す）は、ＦＰＧＡ／ＰＬＤ搭載基板の論理回路図に基づいて基板レイアウト図作成装置１１により作成された基板レイアウト図におけるピンアサインの変更を、元のＦＰＧＡ／ＰＬＤ搭載基板論理回路図に反映する処理を実行する。また、基板レイアウト図作成装置１１は、基板回路図作成装置４により作成されたＦＰＧＡ／ＰＬＤ搭載基板論理回路図に基づいて基板レイアウト図を作成する。
【００４１】
反映処理部１０についても、本発明に従う設計支援プログラムを、本実施の形態１による設計支援装置を構成するコンピュータのＣＰＵに実行させてその動作を制御することにより、ハードウエアとソフトウエアが協働した具体的手段として当該コンピュータ上に実現することができる。
【００４２】
次に動作について説明する。
図８は、図７に示す装置構成による動作を示すフローチャートであり、この図に沿ってＦＰＧＡ／ＰＬＤ搭載基板の論理回路図設計と基板レイアウト設計を同時に行う処理の詳細を説明する。
先ず、基板回路図作成装置４は、ＦＰＧＡ／ＰＬＤシンボル（例えば、図２に相当）のデータをデータ記憶装置３から読み出し、論理回路図上に当該ＦＰＧＡ／ＰＬＤシンボルを配置する（ステップＳＴ１）。
【００４３】
続いて、基板回路図作成装置４は、配置したＦＰＧＡ／ＰＬＤシンボルのピンにネット（配線）を接続してＦＰＧＡ／ＰＬＤ搭載基板の論理回路図を作成する（ステップＳＴ２）。ここで、図２に示すＦＰＧＡピン名の設定欄１０１に対応するＦＰＧＡピン名が設定される。このようにして作成されたＦＰＧＡ／ＰＬＤ搭載基板の論理回路図データは、反映処理部１０を介して基板レイアウト図作成装置１１に出力される。
【００４４】
基板レイアウト図作成装置１１では、基板回路図作成装置４により作成されたＦＰＧＡ／ＰＬＤ搭載基板の論理回路図に基づいて、部品の実寸法等が考慮された基板レイアウト図を作成する（ステップＳＴ３）。この基板レイアウト図の作成は、既存のレイアウト図作成技術を利用してもよい。
【００４５】
ステップＳＴ３と同時に、基板回路図作成装置４の接続情報読み取り処理部５では、ステップＳＴ２で作成されたＦＰＧＡ／ＰＬＤ搭載基板の論理回路図からピン番号、ネット名及び方向を含むピンアサイン情報を抽出して、ピン対応表編集装置８に出力する。
【００４６】
これにより、ピン対応表編集装置８は、演算処理装置２の制御により、接続情報読み取り処理部５により抽出されたピンアサイン情報を用いて、ステップＳＴ２で作成されたＦＰＧＡ／ＰＬＤ搭載基板の論理回路図におけるＦＰＧＡ／ＰＬＤシンボルのピン番号及び対応するＦＰＧＡピン名、ネット名及び方向を構成要素とするピン対応表を自動生成する（ステップＳＴ６）。
【００４７】
ステップＳＴ６においてピン対応表が生成されると、このピン対応表に従って、基板回路図作成装置４が、ＦＰＧＡ／ＰＬＤシンボルの配置配線を行う。上述したように、ＦＰＧＡ／ＰＬＤを搭載基板の設計では、ＦＰＧＡ／ＰＬＤのピンアサインを変更しながらプリント基板の論理回路設計が進められる。このため、配置配線においてピンアサインが変更される場合がある。
【００４８】
そこで、ＦＰＧＡ／ＰＬＤシンボルの配置配線においてピンアサインに変更があった場合、演算処理装置２の制御により、接続情報読み取り処理部５が、ＦＰＧＡ／ＰＬＤシンボルが配置配線された回路図からピン番号、ネット名及び方向を含むピンアサイン情報を抽出して、ピン対応表編集装置８に出力する。この後、ピン番号チェック処理部６が、接続情報読み取り処理部５により抽出されたピンアサイン情報と、変更前の元のピン対応表におけるピンアサイン情報とを比較して、ピン番号の配置変更以外に異なるか否かをチェックする。
【００４９】
このチェック結果、配置変更以外の変更が加えられたピン番号に一致するピン番号があった場合、ピン対応表編集装置８は、そのピン番号について接続情報読み取り処理部５により抽出されたピン番号、ネット名及び方向を入力して、元のピン対応表におけるピン番号に該当する行内容を更新する。また、一致するピン番号が無かった場合は、ピン番号、ネット名、方向をピン対応表上に新規に設けた行の内容として記述する。この処理と同時に、ＦＰＧＡピン名更新処理部７が、変更があったピン番号に対応するＦＰＧＡピン名で元のピン対応表を更新する。これにより、ＦＰＧＡ／ＰＬＤシンボルの配置配線の結果に応じてピン対応表が更新される（ステップＳＴ７）。
【００５０】
続いて、ＦＰＧＡピン名更新処理部７は、演算処理装置２の制御により、ステップＳＴ７において更新されたＦＰＧＡピン名を、ステップＳＴ２で作成されたＦＰＧＡ／ＰＬＤ搭載基板の論理回路図に対して自動的に反映する（ステップＳＴ８）。
【００５１】
一方、ステップＳＴ４において、反映処理部１０は、ステップＳＴ３での基板レイアウト設計の結果としてピンアサインに変更があった場合、この変更情報をステップＳＴ２で作成されたＦＰＧＡ／ＰＬＤ搭載基板の論理回路図上のＦＰＧＡ／ＰＬＤシンボルに反映させる処理を実行する。例えば、基板レイアウト設計の結果、ピン番号の入れ替え等が発生した場合、その変更内容をＦＰＧＡ／ＰＬＤ搭載基板の論理回路図へ反映させる。
【００５２】
ステップＳＴ４及びステップＳＴ８の処理が完了すると、ピンアサインチェック処理部９は、演算処理装置２の制御により、ステップＳＴ４において基板レイアウトにおける変更が反映された論理回路図及びステップＳＴ８の処理後の論理回路図について、ピンアサインチェック処理を自動的に実行する（ステップＳＴ５）。
【００５３】
ここでは、ＦＰＧＡピン名とネット名が一致するか否かが判定される。このとき、ＦＰＧＡピン名とネット名が一致すれば、ピンアサインチェック処理部９は、当該論理回路図においてＦＰＧＡ／ＰＬＤ側と基板側でピンアサインが一致していると判断し、その旨を演算処理装置２に通知する。
【００５４】
演算処理装置２では、入出力装置１の表示装置を制御して、ピン対応表及びピンアサインチェック結果１２５をその表示画面上に表示する。一方、ＦＰＧＡピン名とネット名を一致できない場合、目視チェックのために、ピン対応表と共に、図６に示したピンアサインチェック結果１２６のようにＦＰＧＡ信号名とネット名の末端番号を自動的にまとめて相違を表示する。
【００５５】
以上のように、この実施の形態１によれば、ＦＰＧＡ／ＰＬＤ搭載基板の論理回路図から抽出したピンアサイン情報で当該回路図のピン対応表を作成し、ピンアサインに変更がある度にピン対応表に変更を反映するので、先行して作成された論理回路図に基づいて回路設計や基板レイアウト設計を効率よく実施することができ、回路設計において設計対象の論理回路図に専用のＦＰＧＡ／ＰＬＤシンボルを予め作成する必要が無く、この作成工程を削減することができる。
【００５６】
また、この実施の形態１によれば、基板レイアウト設計とＦＰＧＡ／ＰＬＤ搭載基板の論理回路設計とを同時に行うことができるので、両作業の同時進行により工期を短縮することが可能である。
【００５７】
さらに、この実施の形態１によれば、ピン対応表のＦＰＧＡピン名とネット名の一致不一致を自動的にチェックするので、ピンアサイン不一致を防止することができる。
【００５８】
なお、上記実施の形態１では、図８のステップＳＴ６において、ステップＳＴ３における基板レイアウト図作成処理に並行して、ＦＰＧＡ／ＰＬＤ搭載基板の論理回路図のピン対応表を自動生成する例を示したが、下記のように作業を同時進行しつつ、ピン対応表を入力により作成してもよい。このように複数の作業を同時進行することにより工期を短縮できる。
【００５９】
例えば、図８におけるステップＳＴ１からステップＳＴ４までの処理に並行してＦＰＧＡ／ＰＬＤ搭載基板の論理回路図に関するピン対応表を作成する。この場合、ステップＳＴ１での配置に対応してステップＳＴ２で設定されるピンアサイン情報を用いて当該論理回路図のピン対応表を生成する。ピン対応表の作成後は、図８のステップＳＴ７及びステップＳＴ８の処理が行われ、ステップＳＴ５においてピン対応表のＦＰＧＡピン名とネット名の一致不一致が自動的にチェックされる。
【００６０】
また、図８におけるステップＳＴ２からステップＳＴ４までの処理に並行してＦＰＧＡ／ＰＬＤシンボルのピン対応表を作成するようにしてもよい。この場合、ステップＳＴ２で作成されたＦＰＧＡ／ＰＬＤ搭載基板の論理回路図のピンアサイン情報を要素とするピン対応表を作成する。ピン対応表の作成後は、図８のステップＳＴ７及びステップＳＴ８の処理が行われ、ステップＳＴ５においてピン対応表のＦＰＧＡピン名とネット名の一致不一致が自動的にチェックされる。
【００６１】
上述のようにピン対応表の作成を並行処理することなく、例えば図９に示すようなフローで処理してもよい。図９は、図７に示す設計支援装置による他の動作例を示すフローチャートである。図９において、ステップＳＴ１からステップＳＴ４までの処理は図８と同様である。ステップＳＴ４の処理の後、図８のステップＳＴ６と同様にして、ＦＰＧＡ／ＰＬＤ搭載基板の論理回路図のピン対応表を自動生成する（ステップＳＴ５ｃ）。
【００６２】
この後、図８のステップＳＴ７と同様に、ステップＳＴ５ｃにおいて生成されたピン対応表に基づいて、ＦＰＧＡ／ＰＬＤシンボルの配置配線を行う。ここで、ピンアサインメントに変更が生じた場合、ピン対応表にその変更を反映させる（ステップＳＴ６ｃ）。
続いて、図８のステップＳＴ８と同様に、ステップＳＴ５ｃにおいて生成されたピン対応表のＦＰＧＡピン名で、ステップＳＴ２で作成されたＦＰＧＡ／ＰＬＤ搭載基板の論理回路図におけるＦＰＧＡピン名を更新する（ステップＳＴ７ｃ）。
【００６３】
最後に、図８のステップＳＴ５と同様にしてピンアサインチェック処理を自動的に実行する（ステップＳＴ８ｃ）。このような流れであっても、ＦＰＧＡ／ＰＬＤシンボルのピン対応表の自動生成により、回路設計において設計対象の論理回路図に専用のＦＰＧＡ／ＰＬＤシンボルを予め作成する必要が無く、この作成工程を削減することができる。また、ピン対応表のＦＰＧＡピン名とネット名の一致不一致を自動的にチェックするので、ピンアサイン不一致を防止することができる。
【図面の簡単な説明】
【００６４】
【図１】この発明の実施の形態１による設計支援装置の構成を示すブロック図である。
【図２】ＦＰＧＡ／ＰＬＤの回路シンボルを示す図である。
【図３】図２中のＦＰＧＡ／ＰＬＤの回路シンボルを使用するＦＰＧＡ／ＰＬＤ搭載基板論理回路図を示す図である。
【図４】図３中のＦＰＧＡ／ＰＬＤ搭載基板論理回路図に基づくピン対応表及びピンアサインチェック結果を示す図である。
【図５】基板上に同一のＦＰＧＡ／ＰＬＤの回路シンボルを配置したＦＰＧＡ／ＰＬＤ搭載基板論理回路図を示す図である。
【図６】図５中のＦＰＧＡ／ＰＬＤ搭載基板論理回路図に基づくピン対応表及びピンアサインチェック結果を示す図である。
【図７】図１に示した実施の形態１による設計支援装置と基板レイアウト図作成装置とを組み合わせた構成を示すブロック図である。
【図８】図７に示す装置構成による動作を示すフローチャートである。
【図９】図７に示す装置構成による他の動作例を示すフローチャートである。
【符号の説明】
【００６５】
１  入出力装置、２  演算処理装置、３  データ記憶装置、４  基板回路図作成装置（回路図処理手段）、５  接続情報読み取り処理部、６  ピン番号チェック処理部、７  ＦＰＧＡピン名更新処理部（更新処理部）、８  ピン対応表編集装置（ピン対応表作成手段）、９  ピンアサインチェック処理部、１０  反映処理部、１１  基板レイアウト図作成装置、１００，１１０  ＦＰＧＡ／ＰＬＤの論理回路図用シンボル、１０１  ＦＰＧＡピン名の設定欄、１１１，１２１  ＦＰＧＡピン名、１０２，１１２，１２３  ピン番号、１１３，１２２  ネット名、１１４，１２４  方向、１１５  部品番号、１１６  ＦＰＧＡ／ＰＬＤ搭載基板の論理回路図、１２５，１２６  ピンアサインチェック結果。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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