(57)【要約】【課題】  バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部とを、接合中間層を介して確実に接合・一体化させることができることはもとより、バリスタ素子部とインダクタ素子部への特性劣化という悪影響を及ぼすことなく、接合中間層そのもの自体が高い抵抗率を有し信頼性に優れた複合積層型電子部品を提供する。【解決手段】  バリスタ層と内部電極を有するバリスタ素子部（１０）と、フェライト層と内部導体を有するインダクタ素子部（２０）と、これらの双方の素子部を接合するために介在される接合中間層（５０）とを有する複合積層型電子部品であって、前記フェライト層は、フェライトからなり、前記バリスタ層は、その主成分がＺｎＯからなり、前記接合中間層は、前記フェライトと前記ＺｎＯを主成分として含み、酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、および酸化バリウムのグループから選択された少なくとも１種とを添加成分として含んでなるように構成する。【選択図】  図２
2007201143.tif 000002
【特許請求の範囲】
【請求項１】
バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部と、これらの双方の素子部を接合するために介在される接合中間層であって、
前記接合対象であるフェライト層は、フェライトからなり、
前記バリスタ層は、その主成分がＺｎＯからなり、
前記接合中間層は、前記フェライトと前記ＺｎＯを主成分として含み、酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、および酸化バリウムのグループから選択された少なくとも１種とを添加成分として含み、
前記添加成分の総和量が、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ換算で主成分中のＺｎＯに対して、２〜１０ｗｔ％含有されてなることを特徴とする接合中間層。
【請求項２】
前記フェライトと前記ＺｎＯとの含有比率が５：９５〜９５：５Ｖｏｌ（体積）％である請求項１に記載の接合中間層。
【請求項３】
厚さが、９０〜４００μｍである請求項１または請求項２に記載の接合中間層。
【請求項４】
バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部と、これらの双方の素子部を接合するために介在される接合中間層とを有する複合積層型電子部品であって、
前記フェライト層は、フェライトからなり、
前記バリスタ層は、その主成分がＺｎＯからなり、
前記接合中間層は、前記フェライトと前記ＺｎＯを主成分として含み、酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、および酸化バリウムのグループから選択された少なくとも１種とを添加成分として含み、
前記添加成分の総和量が、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ換算で主成分中のＺｎＯに対して、２〜１０ｗｔ％含有されてなることを特徴とする複合積層型電子部品。
【請求項５】
前記接合中間層において主成分として含有される前記フェライトと前記ＺｎＯとの含有比率が５：９５〜９５：５Ｖｏｌ（体積）％である請求項４に記載の複合積層型電子部品。
【請求項６】
前記接合中間層は、Ｎ＝２〜６層の積層体構造からなり、インダクタ素子部に近づく位置にある層ほど、前記フェライトの含有率が高くなるように設定されてなる請求項４または請求項５に記載の複合積層型電子部品。
【請求項７】
前記接合中間層は、その厚さが、９０〜４００μｍである請求項４ないし請求項６のいずれかに記載の複合積層型電子部品。
【請求項８】
前記バリスタ層は、その主成分であるＺｎＯが９５〜９８モル％含有されてなる請求項４ないし請求項７のいずれかに記載の複合積層型電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部双方のブロックを接合するために介在される接合中間層およびこれを用いた複合積層型電子部品に関し、特に、確実に接合・一体化させることができることはもとより、バリスタ素子部とインダクタ素子部への特性劣化という悪影響を及ぼすことなく高い抵抗率を有する接合中間層、およびそれを用いた（信頼性に優れる）複合積層型電子部品に関する。
【背景技術】
【０００２】
コンピュータ機器等では、機器自らノイズを発生させないように、また、外部から機器内にノイズを侵入させないように、回路基板の入出力部や回路途中にフェライトチップやコンデンサチップやバリスタ等が組み込まれている。
【０００３】
しかしながら、積層型バリスタ、インダクタ（フェライトチップ）、コンデンサチップ等の多くの部品を回路基板に付加すると、これらの部品が基板面積を多く占有してしまい、実装スペースが拡大してしまうという問題がある。また、部品点数が増えることによりコストアップの問題が生じてしまう。
【０００４】
このような問題に対して各素子チップを互いに接合させた状態で一体化焼結させて複合部品をつくり、部品のコンパクト化、実装スペースの削減化等を図る試みがなされている。
【０００５】
特に、一体化焼結が困難とされているバリスタとインダクタ（フェライトチップ）の一体化に関する先行技術として、例えば、特開平７−２２２１０号公報や特開平７−２２０９０６号公報には、層はがれやデラミネ−ションやクラックを抑制した複合機能素子を提供することを目的とし、バリスタ特性を有する半導体磁器と、磁性材料磁器を接合して一体成形する場合において、半導体磁器と磁性材料磁器の双方にＢｉ2Ｏ3やガラス組成物を添加する旨の提案がなされている。
【０００６】
しかしながら、フェライトやバリスタにＢｉ2Ｏ3やガラス組成物を添加するとフェライトの磁気特性やバリスタの電気特性に悪影響を及ぼすという問題が生じる。また、接合界面にクラックが生じやすい傾向があり、さらには、製品化に十分なだけの接合力を得ることは極めて困難といえる。
【０００７】
新たに、接合する材料同士を混合して作製した中間材を用いる手法も提案されている。例えば、特開平４−２８４６１０号公報に開示のごとく、フェライトと誘電体のように抵抗率の高いもの同士を混合する場合は双方の素子間の絶縁性に対する問題は少ない。しかしながら、特開平９−２８３３３９号公報に開示のごとく、バリスタ（ＺｎＯ）のように抵抗率が０．１（Ω・ｍ）と低いものをフェライトと混合すると中間材として高い抵抗率を確保することができなくなってしまい双方の素子間の絶縁性に問題が生じてしまう。
【０００８】
また、複合積層型電子部品に直接関係するものではないが、特開平６−８９８０３号公報や特開２００５−５１０５２号公報にはバリスタ表面の高抵抗化処理に関係する記載がなされている。
【０００９】
【特許文献１】特開平７−２２２１０号公報
【特許文献２】特開平７−２２０９０６号公報
【特許文献３】特開平４−２８４６１０号公報
【特許文献４】特開平９−２８３３３９号公報
【特許文献５】特開平６−８９８０３号公報
【特許文献６】特開２００５−５１０５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このような実状のもとに本発明は創案されたものであって、その目的は、バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部との双方のブロックを、確実に接合・一体化させることができることはもとより、バリスタ素子部とインダクタ素子部への特性劣化という悪影響を及ぼすことなく高い抵抗率を有する接合中間層、およびそれを用いた信頼性に優れる複合積層型電子部品を提供することにある。
【課題を解決するための手段】
【００１１】
このような課題を解決するために、本発明は、バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部と、これらの双方の素子部を接合するために介在される接合中間層であって、前記接合対象であるフェライト層は、フェライトからなり、前記バリスタ層は、その主成分がＺｎＯからなり、前記接合中間層は、前記フェライトと前記ＺｎＯを主成分として含み、酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、および酸化バリウムのグループから選択された少なくとも１種とを添加成分として含み、前記添加成分の総和量が、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ換算で主成分中のＺｎＯに対して、２〜１０ｗｔ％含有されてなるように構成される。
【００１２】
また、本発明の接合中間層の好ましい態様として、前記フェライトと前記ＺｎＯとの含有比率は、５：９５〜９５：５Ｖｏｌ（体積）％とされる。
【００１３】
また、本発明の接合中間層の好ましい態様として、その厚さは、９０〜４００μｍとされる。
【００１４】
本発明の複合積層型電子部品は、バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部と、これらの双方の素子部を接合するために介在される接合中間層とを有し、前記フェライト層は、フェライトからなり、前記バリスタ層は、その主成分がＺｎＯからなり、前記接合中間層は、前記フェライトと前記ＺｎＯを主成分として含み、酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、および酸化バリウムのグループから選択された少なくとも１種とを添加成分として含み、前記添加成分の総和量が、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ換算で主成分中のＺｎＯに対して、２〜１０ｗｔ％含有されてなるように構成される。
【００１５】
また、本発明の複合積層型電子部品の好ましい態様として、前記接合中間層において主成分として含有される前記フェライトと前記ＺｎＯとの含有比率が５：９５〜９５：５Ｖｏｌ（体積）％であるように構成される。
【００１６】
また、本発明の複合積層型電子部品の好ましい態様として、前記接合中間層は、Ｎ＝２〜６層の積層体構造からなり、インダクタ素子部に近づく位置にある層ほど、前記フェライトの含有率が高くなるように設定されて構成される。
【００１７】
また、本発明の複合積層型電子部品の好ましい態様として、前記接合中間層の厚さは、９０〜４００μｍとされる。
【００１８】
また、本発明の接合中間層の好ましい態様として、前記バリスタ層は、その主成分であるＺｎＯが９５〜９８モル％含有されてなるように構成される。
【発明の効果】
【００１９】
本発明は、バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部との双方の素子部を接合するための接合中間層、および当該接合中間層を介して接合された複合積層型電子部品であって、前記フェライト層は、フェライトからなり、前記バリスタ層は、その主成分がＺｎＯからなり、前記接合中間層は、前記フェライトと前記ＺｎＯを主成分として含み、酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、および酸化バリウムのグループから選択された少なくとも１種とを添加成分として含み、前記添加成分の総和量が、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ換算で主成分中のＺｎＯに対して、２〜１０ｗｔ％含有されてなるように構成されているので、バリスタ素子部とインダクタ素子部とを確実に接合・一体化させることができることはもとより、バリスタ素子部とインダクタ素子部への特性劣化という悪影響を及ぼすことなく、接合中間層そのもの自体が高い抵抗率を有する。そのため、当該接合中間層を用いて接合された複合積層型電子部品は、信頼性に優れた電子部品となる。
【発明を実施するための最良の形態】
【００２０】
本発明は、バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部との双方の素子部を接合するための接合中間層および、当該接合中間層を用いて双方の素子部が接合された複合積層型電子部品に関するものである。
【００２１】
本発明の要部は、特に、従来より接合が困難とされていた上記の双方の素子部の接合を確実に行なえるようにするとともに、接合中間層そのもの自体が高い抵抗率を有し信頼性に優れた接合中間層の仕様の設定にある。
【００２２】
本発明の要部である接合中間層の仕様設定の説明をする前に、複合積層型電子部品の一例の全体構成の説明を図１〜図２を参照しつつ説明する。なお、図示されている例はあくまでもバリスタ素子部とインダクタ素子部を接合する状態を模式的に示すためのものであり、これにチップコンデンサ等をさらに積層付加するようにモディファイした部品としてもよい。
【００２３】
図１は、複合積層型電子部品を示す斜視図である。図２は、複合積層型電子部品の積層構造を分かりやすく説明するための積層体の分解斜視図である。
【００２４】
複合積層型電子部品１００は、図１に示されるように、略直方体形状の積層体１を備えており、積層体１により積層型電子部品１００の本体が構成される。積層体１は、それぞれ対向する一対の側面９ａ，９ｂと、一対の側面９ｃ，９ｄと、一対の上面９ｅ及び底面９ｆとを有し、これらの各面９ａ〜９ｆにより略直方体形状を呈している。なお、底面９ｆは、複合積層型電子部品１００が外部基板に実装されたときに、当該外部基板に対向する面である。
【００２５】
また、複合積層型電子部品１００は、積層体１の側面９ａ上に形成された入力端子（第１の端子電極）３と、側面９ｂ上に形成された出力端子（第２の端子電極）５と、側面９ｃ，９ｄ上に形成された一対のグランド端子（第３の端子電極）７とを備えている。入力端子３は、側面９ａの全面を覆い、更にその一部が各面９ｃ〜９ｆ上に回りこんで形成されている。出力端子５は、側面９ｂの全面を覆い、更にその一部が各面９ｃ〜９ｆ上に回り込んで形成されている。各グランド端子７は、積層体１の積層方向に帯状に伸びると共に、更にその両端部が上面９ｅ及び底面９ｆに回り込んで形成されている。
【００２６】
本発明における複合積層型電子部品１００は、図２に示されるように積層体１の構成部材としてバリスタ素子部１０と、インダクタ素子部２０とを有している。
【００２７】
〔バリスタ素子部１０についての説明〕 
まず、バリスタ素子部１０の構成について説明する。バリスタ素子部１０は、いわゆる内部電極であるホット電極Ｂ１、グランド電極Ｂ２及びそれらの導出部Ｂ１ａ，Ｂ２ａがそれぞれ形成されたバリスタ用グリーンシートＡ２，Ａ３を含む複数（本第１実施形態では４枚）のバリスタ用グリーンシートＡ１〜Ａ４が積層されることにより構成される。ホット電極Ｂ１は信号用のバリスタ電極であり、グランド電極Ｂ２は接地用のバリスタ電極である。
【００２８】
実際の複合積層型電子部品１００は、バリスタ用グリーンシートＡ１〜Ａ４間の境界が視認できない程度に一体化されている。バリスタ用グリーンシートＡ１〜Ａ４は、焼成されることによりバリスタ層として機能する。
【００２９】
バリスタ用グリーンシートＡ１〜Ａ４は、例えばＺｎＯ、Ｃｏ3Ｏ4、Ｐｒ6Ｏ11、ＣａＣＯ3、ＳｉＯ2の混合紛を原料としたスラリーをドクターブレード法によってフィルム上に塗布することで形成される。このバリスタ用グリーンシートＡ１〜Ａ４の組成により、印加される電圧に対して抵抗値が非直線的に変化する電圧非直線性が発現することとなる。また、バリスタ用グリーンシートＡ１〜Ａ４の厚みは、例えば３０μｍ程度である。なお、バリスタ用グリーンシートＡ１〜Ａ４の組成については後に詳述する。
【００３０】
バリスタ用グリーンシートと電極との関係についてさらに詳述する。バリスタ用グリーンシートＡ２の表面には、ホット電極Ｂ１及び導出部Ｂ１ａがそれぞれ形成されており、ホット電極Ｂ１は、バリスタ用グリーンシートＡ２よりも一回り小さな略長方形状を呈している。ホット電極Ｂ１には、一方の短辺の中央部に導出部Ｂ１ａが一体的に形成されている。ホット電極Ｂ１の導出部Ｂ１ａは、略矩形状を呈しており、バリスタ用グリーンシートＡ２の縁に引き出され、その端部がバリスタ用グリーンシートＡ２の端面に露出している。このため、ホット電極Ｂ１の導出部Ｂ１ａは、入力端子３に電気的に接続される。
【００３１】
バリスタ用グリーンシートＡ３の表面には、グランド電極Ｂ２及び導出部Ｂ２ａがそれぞれ形成されている。グランド電極Ｂ２は、バリスタ用グリーンシートＡ３よりも一回り小さな略長方形状を呈している。グランド電極Ｂ２には、両短辺の中央部に一対の導出部Ｂ２ａがそれぞれ一体的に形成されている。グランド電極Ｂ２の導出部Ｂ２ａは、略矩形状を呈しており、バリスタ用グリーンシートＡ３の縁に引き出され、その端部がバリスタ用グリーンシートＡ３の端面に露出している。このため、グランド電極Ｂ２の導出部Ｂ２ａは、各グランド端子７にそれぞれ接続されることとなる。
【００３２】
以上のように、各バリスタ用グリーンシートＡ１〜Ａ４が積層され、ホット電極Ｂ１とグランド電極Ｂ２とがバリスタ用グリーンシートＡ２を挟むことで、バリスタＶが構成される。なお、ホット電極Ｂ１、グランド電極Ｂ２及び各導出部Ｂ１ａ，Ｂ２ａは、それぞれ例えば、Ｐｄを主成分とするペーストをバリスタ用グリーンシートＡ２，Ａ３にスクリーン印刷することにより形成される。ホット電極Ｂ１、グランド電極Ｂ２及び導出部Ｂ１ａ，Ｂ２ａの厚みは、例えば５μｍ程度に設定される。
【００３３】
〔インダクタ素子部２０についての説明〕 
次いで、インダクタ素子部２０の一つの構成例について説明する。インダクタ素子部２０は、フェライト層と内部導体を有するインダクタ素子部と、内部導体である導体パターンＢ３〜Ｂ１３を備えるインダクタ用グリーンシートＡ６〜Ａ１１を含む複数（本第１実施形態では７枚）のインダクタ用グリーンシート（フェライト層）Ａ５〜Ａ１２が積層されることにより構成される。
【００３４】
実際の複合積層型電子部品１００は、インダクタ用グリーンシートＡ５〜Ａ１２間の境界が視認できない程度に一体化されている。インダクタ用グリーンシートＡ５〜Ａ１２は、焼成されることにより絶縁層として機能する。
【００３５】
インダクタ用グリーンシートＡ５〜Ａ１２は、電気絶縁性を有する絶縁体である。
【００３６】
本発明におけるインダクタ用グリーンシートＡ５〜Ａ１２は、非磁性ないし磁性のフェライトを原料としたスラリーをドクターブレード法によりフィルム上に塗布することで形成される。インダクタ用グリーンシートＡ５〜Ａ１２の厚みは、例えば２０μｍ程度とされる。
【００３７】
インダクタ用グリーンシートＡ６の表面には、各導体パターンＢ３，Ｂ８が互いに所定の間隔を有した状態でインダクタ用グリーンシートＡ６の長手方向に並設されている。各導体パターンＢ３，Ｂ８は、互いに電気的に絶縁されている。各導体パターンＢ３，Ｂ８は、それぞれコイル形成の略１／２ターンに相当し、略Ｌ字状に形成されている。各導体パターンＢ３，Ｂ８の一端には、導出部Ｂ３ａ，Ｂ８ａがそれぞれ一体的に形成されている。各導体パターンＢ３，Ｂ８の導出部Ｂ３ａ，Ｂ８ａは、インダクタ用グリーンシートＡ６の縁にそれぞれ引き出され、各端部がインダクタ用グリーンシートＡ６の端面にそれぞれ露出している。このため、導出部Ｂ３ａは入力端子３と電気的に接続され，導出部Ｂ８ａは出力端子５と電気的に接続されることとなる。
【００３８】
各導体パターンＢ３，Ｂ８の他端は、インダクタ用グリーンシートＡ６を厚み方向に貫通して形成されたスルーホール電極Ｃ１，Ｃ６と電気的に接続されている。このため、各導体パターンＢ３，Ｂ８は、積層体１が積層された状態で、スルーホール電極Ｃ１，Ｃ６を介して対応する各導体パターンＢ４，Ｂ９の一端とそれぞれ電気的に接続される。
【００３９】
インダクタ用グリーンシートＡ７の表面には、各導体パターンＢ４，Ｂ９が互いに所定の間隔を有した状態でインダクタ用グリーンシートＡ７の長手方向に並設されている。各導体パターンＢ４，Ｂ９は、互いに電気的に絶縁されている。各導体パターンＢ４，Ｂ９は、それぞれコイル形成の略３／４ターンに相当し、略Ｕ字状に形成されている。
【００４０】
各導体パターンＢ４，Ｂ９の一端には、積層体１が積層された状態で各スルーホール電極Ｃ１，Ｃ６と電気的に接続される領域がそれぞれ含まれている。各導体パターンＢ４，Ｂ９の他端は、インダクタ用グリーンシートＡ７を厚み方向に貫通して形成された各スルーホール電極Ｃ２，Ｃ７とそれぞれ電気的に接続されている。このため、各導体パターンＢ４，Ｂ９は、積層体１が積層された状態で、各スルーホール電極Ｃ２，Ｃ７を介して対応する各導体パターンＢ５，Ｂ１０の一端とそれぞれ電気的に接続される。
【００４１】
インダクタ用グリーンシートＡ８の表面には、各導体パターンＢ５，Ｂ１０が互いに所定の間隔を有した状態でインダクタ用グリーンシートＡ８の長手方向に並設されている。各導体パターンＢ５，Ｂ１０は、互いに電気的に絶縁されている。各導体パターンＢ５，Ｂ１０は、それぞれコイル形成の略３／４ターンに相当し、略Ｃ字状に形成されている。各導体パターンＢ５，Ｂ１０の一端には、積層体１が積層された状態で各スルーホール電極Ｃ２，Ｃ７と電気的に接続される領域がそれぞれ含まれている。各導体パターンＢ５，Ｂ１０の他端は、インダクタ用グリーンシートＡ８を厚み方向に貫通して形成された各スルーホール電極Ｃ３，Ｃ８とそれぞれ電気的に接続されている。このため、各導体パターンＢ５，Ｂ１０は、積層体１が積層された状態で、各スルーホール電極Ｃ３，Ｃ８を介して対応する各導体パターンＢ６，Ｂ１１の一端とそれぞれ電気的に接続される。
【００４２】
インダクタ用グリーンシートＡ９の表面には、各導体パターンＢ６，Ｂ１１が互いに所定の間隔を有した状態でインダクタ用グリーンシートＡ９の長手方向に並設されている。各導体パターンＢ６，Ｂ１１は、互いに電気的に絶縁されている。各導体パターンＢ６，Ｂ１１は、それぞれコイル形成の略３／４ターンに相当し、略Ｕ字状に形成されている。各導体パターンＢ６，Ｂ１１の一端には、積層体１が積層された状態で各スルーホール電極Ｃ３，Ｃ８と電気的に接続される領域がそれぞれ含まれている。各導体パターンＢ６，Ｂ１１の他端は、インダクタ用グリーンシートＡ９を厚み方向に貫通して形成された各スルーホール電極Ｃ４，Ｃ９とそれぞれ電気的に接続されている。このため、各導体パターンＢ６，Ｂ１１は、積層体１が積層された状態で、各スルーホール電極Ｃ４，Ｃ９を介して対応する各導体パターンＢ７，Ｂ１２の一端とそれぞれ電気的に接続される。
【００４３】
インダクタ用グリーンシートＡ１０の表面には、各導体パターンＢ７，Ｂ１２が互いに所定の間隔を有した状態でインダクタ用グリーンシートＡ１０の長手方向に並設されている。各導体パターンＢ７，Ｂ１２は、互いに電気的に絶縁されている。各導体パターンＢ７，Ｂ１２は、それぞれコイル形成の略１／２ターンに相当し、略Ｃ字状に形成されている。各導体パターンＢ７，Ｂ１２の一端には、積層体１が積層された状態で各スルーホール電極Ｃ４，Ｃ９と電気的に接続される領域がそれぞれ含まれている。各導体パターンＢ７，Ｂ１２の他端は、インダクタ用グリーンシートＡ１０を厚み方向に貫通して形成された各スルーホール電極Ｃ５，Ｃ１０とそれぞれ電気的に接続されている。このため、各導体パターンＢ７，Ｂ１２は、積層体１が積層された状態で、各スルーホール電極Ｃ５，Ｃ１０を介して対応する導体パターンＢ１３の各端部とそれぞれ電気的に接続される。
【００４４】
以上のように、各インダクタ用グリーンシートＡ５〜Ａ１１が積層され、各導体パターンＢ３〜Ｂ７が各スルーホール電極Ｃ１〜Ｃ４を介して相互に電気的に接続されることにより、１つのコイルが構成されることとなる。また、各導体パターンＢ８〜Ｂ１２が各スルーホール電極Ｃ６〜Ｃ９を介して相互に電気的に接続されることにより、もう１つのコイルが構成されることとなる。
【００４５】
インダクタ用グリーンシートＡ１１の表面には、導体パターンＢ１３がインダクタ用グリーンシートＡ１１の長手方向に伸びて、略Ｉ字状に形成されている。導体パターンＢ１３の両端に対応する位置には、積層体１が積層された状態で各スルーホール電極Ｃ５，Ｃ１０と電気的に接続される領域がそれぞれ含まれている。これにより、２つのコイルが直列に電気的に接続される。
【００４６】
なお、導体パターンＢ３〜Ｂ１３及びスルーホール電極Ｃ１〜Ｃ１１は、それぞれ例えば、Ｐｄを主成分とするペーストをインダクタ用グリーンシートＡ６〜Ａ１１にスクリーン印刷することによって形成される。導体パターンＢ３〜Ｂ１３の厚みは、例えば１４μｍ程度とされる。
【００４７】
〔接合中間層についての説明〕  
バリスタ素子部１０と、インダクタ素子部２０との間には、これらの素子部を接合させるための接合中間層５０が介在される。
【００４８】
接合中間層５０は、もっともシンプルな形態として１層から構成することもできるが、好ましくは積層数Ｎ＝２〜６層、より好ましくはＮ＝３〜５層の積層体構造（図１にはＮ＝３の場合が例示されている）から構成するのが良い。積層数Ｎ＝２以上の多層の場合、個々の層が本発明のクレーム範囲を満たすように設定される。
【００４９】
なお、Ｎの上限に特に制限はないが、Ｎが多くなるにつれて準備しておかなければならない接合膜の配合組成数が増えてしまう。
【００５０】
接合中間層５０は、主成分であるフェライトおよびＺｎＯと、添加成分である酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、および酸化バリウムのグループから選択された少なくとも１種とを含んでいる。そして、前記添加成分の総和量は、主成分であるＺｎＯに対して、２〜１０ｗｔ％、好ましくは、３〜５ｗｔ％含有される。
【００５１】
この値が２ｗｔ％未満となると、所望の高い抵抗率が得られなくなってしまうという不都合が生じる傾向にあり、また、この値が１０ｗｔ％を超えると、中間材の熱膨張率が大きくなってしまい、バリスタ部との熱膨張率の差が大きくなりすぎてしまうという不都合が生じる傾向がある。
【００５２】
なお、添加成分の含有総和量（ｗｔ％）を求めるに際して、酸化マグネシウムはＭｇＯで換算され、酸化カルシウムはＣａＯで換算され、酸化ストロンチウムはＳｒＯで換算され、および酸化バリウムはＢａＯで換算される。
【００５３】
また、接合中間層に主成分として含有されるフェライトとＺｎＯとの含有比率は、５：９５〜９５：５Ｖｏｌ（体積）％、好ましくは１５：８５〜８５：１５Ｖｏｌ（体積）％、さらに好ましくは２５：７５〜７５：２５Ｖｏｌ（体積）％とされる。
【００５４】
本発明における接合中間層５０は、１層から構成することもできるが、上述したように組成の異なる第１番目から第Ｎ番目までのＮ層の接合膜を積層することにより構成されることが望ましい（図２の例では３層の接合層Ａ２０〜Ａ２２が例示されている）。また、本発明における接合中間層５０を構成するＮ層の接合膜には、以下ような接合界面における線膨張率の設定を行うことが望ましい。
【００５５】
すなわち、インダクタ素子部２０のいわゆる素地の主要部をなすフェライト層と、これに接する第１番目の接合膜との相互の線膨張率の差が１（ｐｐｍ／Ｋ）以内（特に、好ましくは０．６（ｐｐｍ／Ｋ）以内）であり、それ以外のＮ−１箇所の接合界面を構成する隣接する接合膜同士の相互の線膨張率の差が２（ｐｐｍ／Ｋ）以内（特に、好ましくは１（ｐｐｍ／Ｋ）以内）であり、バリスタ素子部１０の素地の主要部をなすバリスタ層と、これに接する第Ｎ番目の接合膜との相互の線膨張率の差が２（ｐｐｍ／Ｋ）以内（特に、好ましくは１（ｐｐｍ／Ｋ）以内）となるように構成することが望ましい。このように規定される所望の線膨張率の差が得られない時には、接合中間層５０を薄層化させつつ、しかもインダクタ素子部２０とバリスタ素子部１０をクラックの発生なしに確実に接合・一体化させることが困難となる傾向が生じる。
【００５６】
このような理由から接合中間層を２以上の積層体構造から構成する場合には、インダクタ素子部に近づく位置にある層ほど、主成分としてのフェライトの含有率が高くなるように設定することが望ましい。逆の見方をすれば、バリスタ素子部に近づく位置にある層ほど、主成分としてのＺｎＯの含有率が高くなるように設定することが望ましい。
【００５７】
また、接合中間層の厚さは、複合一体化焼結物のコンパクト化を図るためには出来るだけ薄いことが望ましく、その厚さは９０〜４００μｍ、好ましくは１２０〜２７０μｍとされる。
【００５８】
〔インダクタ素子部のフェライト層の組成についての説明〕  
本発明のインダクタ素子部のフェライト層は、例えばＮｉ−Ｚｎ系の磁性フェライトや、非磁性のＺｎ系フェライトから構成される。
【００５９】
Ｎｉ−Ｚｎ系の磁性フェライトとしては、例えば、酸化鉄がＦｅ2Ｏ3換算で４０〜５０モル％、酸化ニッケルがＮｉＯ換算で１０〜５０モル％、酸化亜鉛がＺｎＯ換算で１〜３５モル％含有されているものが例示される。このようなＮｉ−Ｚｎ系フェライトは、ＺｎやＦｅの一部をＣｕ、Ｍｇ、Ｍｎの少なくとも１種で置換した組成としてもよい。さらに、添加成分として、ＳｉＯ2、ＣａＣＯ3、ＺｒＯ2、ＳｎＯ2、ＴｉＯ2、ＭｏＯ3、Ｂｉ2Ｏ3、ＷＯ3、ＣｏＯ等を１ｗｔ％程度含有していてもよい。
【００６０】
非磁性のＺｎ系フェライトとしては、例えば、酸化鉄がＦｅ2Ｏ3換算で４０〜５０モル％、酸化亜鉛がＺｎＯ換算で残部モル％含有されているものが例示される。このような非磁性のＺｎ系フェライトは、ＺｎまたはＦｅの一部をＮｉ、Ｍｇ、Ｍｎ、Ｃｕの少なくとも１種で置換した組成としてもよい。この場合、通常、Ｎｉ、Ｍｇ、Ｍｎ、Ｃｕの置換は１０モル％以内とされる。さらに、添加成分として、ＳｉＯ2、ＣａＣＯ3，ＺｒＯ2、ＳｎＯ2、ＴｉＯ2、ＭｏＯ3、Ｂｉ2Ｏ3、ＷＯ3、ＣｏＯ等を１ｗｔ％程度含有していてもよい。
【００６１】
〔バリスタ素子部のバリスタ層の組成についての説明〕  
バリスタ層は、その主成分であるＺｎＯが、９５モル％以上、特に９５〜９８モル％含有される。さらに、Ｃｏ，Ｐｒ等が副成分として含有される。
【００６２】
次に、図１および図２に示される複合積層型電子部品１００作製方法について説明する。まず、バリスタ用グリーンシートＡ１〜Ａ４、インダクタ用グリーンシートＡ５〜Ａ１２、および接合中間層としての各接合膜グリーンシートＡ２０〜Ａ２２を用意する。
【００６３】
次に、各インダクタ用グリーンシートＡ６〜Ａ１１の所定の位置、すなわちスルーホール電極Ｃ１〜Ｃ１０を形成する予定位置に、レーザー加工等によってスルーホールを形成する。
【００６４】
次に、バリスタ用グリーンシートＡ２，Ａ３にそれぞれホット電極Ｂ１、グランド電極Ｂ２及び導出部Ｂ１ａ，Ｂ２ａを形成する。また、インダクタ用グリーンシートＡ６〜Ａ１１にそれぞれ導体パターンＢ３〜Ｂ１３及び導出部Ｂ３ａ，Ｂ８ａを形成する。さらに、各スルーホール電極Ｃ１〜Ｃ１０形成する。
【００６５】
次に、各バリスタ用グリーンシートＡ１〜Ａ４、各インダクタ用グリーンシートＡ５〜Ａ１２、及び接合中間層としての各接合膜グリーンシートＡ２０〜Ａ２２を、図２に示された順序にて積層して圧着し、チップ単位に切断した後に所定温度（例えば、１１００〜１２００℃）にて焼成する。
【００６６】
これにより、各グリーンシート間の境界が視認できない程度に一体化され、積層体１が形成されることとなる。
【００６７】
次に、この積層体１に入力端子３、出力端子５及びグランド端子７を形成する。これにより、積層型電子部品Ｅ１が形成されることとなる。入力端子３、出力端子５及びグランド端子７は、積層体１の側面９ａ〜９ｄに銀を主成分とする電極ペーストをそれぞれ転写した後に所定温度（例えば、６００〜７００℃）にて焼き付け、更に電気めっきを施すことにより、形成される。電気めっきには、ＮｉとＳｎ、ＣｕとＮｉとＳｎ、ＮｉとＡｕ、ＮｉとＰｄとＡｕ、ＮｉとＰｂとＡｇ、又はＮｉとＡｇ等を用いることができる。
【実施例】
【００６８】
以下、本発明の具体的実施例を挙げて、本発明をさらに詳細に説明する。
[実験例１]  
【００６９】
〔インダクタ素子部のＮｉ−Ｚｎ系磁性フェライト層の形成材料の作製〕
Ｆｅ2Ｏ3が４９モル％、ＮｉＯが３６モル％、ＺｎＯが１５モル％となるように秤量した。この秤量物に純水を加えてボールミルで２４時間混合してスラリーを形成した。
【００７０】
このスラリーをろ過、乾燥させて造粒した後、９００℃の温度で２時間仮焼きした。
次いで、仮焼き物に純水を加えてさらに微粉砕した。
【００７１】
次いで、得られた微粉末をろ過、乾燥させた後、有機バインダーとともに溶媒中に分散させてスラリーを形成した。
【００７２】
この後、このスラリーからドクターブレード法により厚さ２０μｍのフェライトシートを作製した。
【００７３】
〔バリスタ素子部のバリスタ層形成材料の作製〕
主成分であるＺｎＯが９７モル％、Ｃｏ3Ｏ4が１モル％、Ｐｒ6Ｏ11が１モル％、ＣａＣＯ3が０．５モル％、およびＳｉＯ2が０．５モル％となるように秤量した。この秤量物を有機バインダーとともに溶媒中に分散させてスラリーを形成した。
【００７４】
この後、このスラリーからドクターブレード法により厚さ３０μｍのバリスタ用グリーンシートを作製した。
【００７５】
〔接合中間層を構成する接合膜の作製〕
接合中間層の仕様を決めるために、まず最初に下記の要領で、接合中間層そのものの物性を確認するための中間材テストサンプルを作製した。つまり、複合積層型電子部品における端子間抵抗は、使用した中間材（接合中間層）の中で最も抵抗率が低い中間材の抵抗率と同等の値となること、およびフェライト量が多くなることにより中間材（接合中間層）の抵抗率は高くなる傾向があることより、問題となり得るフェライト量の少ないＺｎＯ／フェライト＝７５／２５Ｖｏｌ（体積）％の中間材を基本組成とした。そして、この基本組成に本願発明で用いる添加成分を下記表１に示される量（ＺｎＯに対する添加量）添加して種々のサンプルを作製した。
【００７６】
なお、中間材テストサンプルは、３０μｍ厚さのシートを積層して厚さ約１ｍｍ程度とし、シートの大きさは１０ｍｍ×５ｍｍとした。このような中間材テストサンプルにおいては、内部導体の内蔵は行なわず、両端に端子電極のみを設置し、サンプルの端子間抵抗を容量法で測定した。結果を下記表１に示した。
【００７７】
【表１】
2007201143.tif 000003
【００７８】
【表２】
2007201143.tif 000004
【００７９】
次いで、下記表２に示されるように種々の接合中間層（３層積層体）を作るべく配合組成の異なる３種の接合膜（Ｃ＊＊等で区別して表示）を準備した。すなわち、上記のフェライト層を構成する組成（表２中、「フェライト」と表示）と、上記のバリスタ層の主成分であるＺｎＯとを、表２に示されるように３種類の比率で配合し、かつ所定の添加成分を所定量添加して３種の接合膜グリーンシートを作製した。接合膜グリーンシートの厚さは、各々３０μｍのものを準備した。
【００８０】
接合膜を３層積層して形成した接合中間層を用いて、フェライト層およびバリスタ層の接合実験を行った。
【００８１】
すなわち、上記組成からなる厚さ２０μｍのフェライト層を１８枚、表２に示される接合中間層、および上記組成からなる厚さ３０μｍのバリスタ層を１０枚積層し、積層方向に１００ＭＰａの圧力を加えて圧着し、積層体を形成した。次いで、この積層体を所定の寸法にカットした後、このものを１１５０℃で１時間焼成して焼結体サンプルを作製した。なお、内部電極や内部導体は、積層体の形成前に、予め所定の導体ペーストを塗設することにより形成されており、さらには外部電極は積層体を形成した後に所定の導体ペーストを塗設することにより形成させた。
【００８２】
【表３】
2007201143.tif 000005
【００８３】
このようにして形成した複合積層型電子部品について、両端子間の絶縁抵抗を容量法により測定したところ、双方の素子間の絶縁性は全く問題が生じなかった。また、素子間の接合性についても全く問題は生じなかった。
【００８４】
[実験例２]  
上記実験例１におけるインダクタ素子部のＮｉ−Ｚｎ系磁性フェライト層の形成材料を以下のＺｎフェライトに変えた。
【００８５】
すなわち、Ｆｅ2Ｏ3が４９モル％、ＺｎＯが５１モル％となるように秤量した。それ以外は、上記実験例１と同様にしてＺｎフェライト層を作製し、上記実験例１と同様な実験を行ったところ、双方の素子間の絶縁性は全く問題が生じなかった。また、素子間の接合性についても全く問題は生じなかった。
【００８６】
[実験例３]  
上記実験例１におけるインダクタ素子部のＮｉ−Ｚｎ系磁性フェライト層の形成材料を以下のＺｎフェライトに変えた。
【００８７】
Ｆｅ2Ｏ3が４８モル％、ＺｎＯが５１モル％、Ｍｎ2Ｏ3が１モル％となるように秤量した。それ以外は、上記実験例１と同様にしてＺｎフェライト層を作製し、上記実験例１と同様な実験を行ったところ、双方の素子間の絶縁性は全く問題が生じなかった。また、素子間の接合性についても全く問題は生じなかった。
【００８８】
[実験例４]  
上記表２のサンプルＮｏ．II-１の接合中間層（３層積層体）を下記の５層積層体の接合中間層に変えた。
【００８９】
・Ｃ´１１：フェライトー９０モル％、ＺｎＯー１０モル％、ＭｇＯ−２ｗｔ％
・Ｃ´１２：フェライトー７０モル％、ＺｎＯー３０モル％、ＭｇＯ−２ｗｔ％
・Ｃ´１３：フェライトー５０モル％、ＺｎＯー５０モル％、ＭｇＯ−２ｗｔ％
・Ｃ´１４：フェライトー３０モル％、ＺｎＯー７０モル％、ＭｇＯ−２ｗｔ％
・Ｃ´１５：フェライトー１０モル％、ＺｎＯー９０モル％、ＭｇＯ−２ｗｔ％
【００９０】
それ以外は、上記実験例１と同様にして上記実験例１と同様な実験を行ったところ、上記表２に示されるサンプルＮｏ．II-１と同様な実験結果が得られることが確認できた。
【産業上の利用可能性】
【００９１】
本発明の複合積層型電子部品は、幅広く各種の電気部品産業に利用できる。
【図面の簡単な説明】
【００９２】
【図１】図１は、複合積層型電子部品を示す斜視図である。
【図２】図２は、複合積層型電子部品の積層構造を分かりやすく説明するための積層体の分解斜視図である。
【図３】図３は、接合中間層を構成する接合膜の数Ｎを３として具体的な接合状態を説明するための断面図である。
【符号の説明】
【００９３】
１…積層体
１０…バリスタ素子部
２０…インダクタ素子部
５０…接合中間層
１００…複合積層型電子部品
【図１】
2007201143.tif 000006
【図２】
2007201143.tif 000007
【図３】
2007201143.tif 000008