(57)【要約】【課題】電界効果トランジスタにおいて、リーク電流特性に優れた半導体装置およびその製造方法を提供する。【解決手段】半導体装置はゲート電極１、ゲート絶縁膜２、サイドウォール絶縁膜３、ソース領域４、ドレイン領域５、エアギャップ６、シリサイド７、半導体８を備えている。ここで、ソース領域４とドレイン領域５上の半導体８はエアギャップ６上面よりもせり上がっている。また、半導体８上のシリサイド７はサイドウォール絶縁膜３に接近している。両者は接触していてもよい。【選択図】図１
2007200972.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された電界効果トランジスタにおいて、
前記トランジスタは、ゲート電極に隣接する絶縁膜を備え、
前記絶縁膜とソース領域および前記絶縁膜とドレイン領域との間にエアギャップを有し、
前記エアギャップ外側のソース領域とドレイン領域上の半導体がエアギャップ上面よりも上に形成され、
少なくとも前記ソース領域と前記ドレイン領域の半導体上にシリサイドが形成され、
かつ前記エアギャップ下の領域にシリサイドが形成されていないことを特徴とする半導体装置。
【請求項２】
前記ソース領域と前記ドレイン領域上の半導体が、SiGeまたはSiにより形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース領域と前記ドレイン領域上の半導体が、前記エアギャップに隣接するソース領域とドレイン領域の凹部に埋め込まれていることを特徴とする請求項1に記載の半導体装置。
【請求項４】
前記絶縁膜が、SiNまたはSiO2であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記絶縁膜がSiO2とSiNの多層構造であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記絶縁膜がSiO2、SiN、SiO2の３層構造であり、
前記ＳｉＮが断面方向からみて、Ｌ字型に形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記トランジスタがｐチャネル型電界効果トランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項８】
基板上に形成された電界効果トランジスタを有する半導体装置の製造方法において、
ゲート電極を形成する工程と、
前記ゲート電極を覆う絶縁膜を形成する工程と、
前記絶縁膜とソース領域および前記絶縁膜とドレイン領域との間にエアギャップを形成する工程と、
前記ソース領域と前記ドレイン領域中のエアギャップに隣接した領域に選択的に半導体材料を形成し、前記エアギャップ上面よりもせり上げる工程と、
少なくとも前記ソース領域と前記ドレイン領域上にシリサイドを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記ソース領域と前記ドレイン領域上に選択的に半導体材料を形成する前に、
前記エアギャップに隣接するソース領域とドレイン領域に凹部を形成し、
前記半導体材料を前記凹部に形成すること、をさらに含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ソース領域と前記ドレイン領域に選択的に形成された半導体材料がSiGeまたはSiであることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記絶縁膜がSiNまたはSiO2であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記絶縁膜がSiO2とSiNの多層構造であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１３】
前記絶縁膜がSiO2、SiN、SiO2の３層構造であることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記シリサイドがTiSi2、PtSi、CoSi2またはNiSiであることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１５】
前記トランジスタがｐチャネル型電界効果トランジスタであることを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の情報通信機器の発達に伴い、トランジスタ速度の高速化が求められている。
【０００３】
相補型電界効果トランジスタにおいては、その高速化は、主として構造の微細化によって進められてきた。構造の微細化とは、ソース・ドレインおよびゲート電極の寸法およびそれぞれの素子チャネル長の減少を意味する。さらに、チャネル長が短いトランジスタ設計においては、非常に浅いソース・ドレイン接合領域を設けることが必要となっている。
【０００４】
このような状況に鑑み、構造の微細化に伴う、浅いソース・ドレイン接合を形成する検討が行われている。接合深さを浅くした場合、シリサイド化に起因した接合リーク電流の増加が問題となるが、特許文献１にはこれを抑制する方法が開示されている。
【０００５】
【特許文献１】特開平１１−２４３２０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１によれば、接合リーク電流の低減はゲート電極側壁の絶縁膜（以下、サイドウォール絶縁膜）下にエアギャップを形成することにより行われている。すなわち、本構造により、ソース／ドレインエッジ付近のゲート電極側壁領域の上へのシリサイド用金属の堆積が防止され、エッジが接合領域内に成長することがないために、リーク電流の低減が図られるとしている。図６は特許文献1に示されるトランジスタの断面形状を表わしたものである。
【０００７】
しかしながら、図６に示すように、特許文献１記載のトランジスタの断面形状からは、シリサイド（図中１００）はサイドウォール絶縁膜７４下のエアギャップ領域にまで及んでいることがわかる。特に６５nmノード以降の微細トランジスタにおいて、このような形状はリーク電流の増大につながり、大きな問題となっていた。すなわち、微細化した場合においては、単にサイドウォール絶縁膜下にエアギャップを形成するだけでは、シリサイドはサイドウォール下の領域まで延在してしまい、リーク電流の抑制手段としては不十分であった。
【課題を解決するための手段】
【０００８】
本発明によれば、基板上に形成された電界効果トランジスタにおいて、前記トランジスタは、ゲート電極に隣接する絶縁膜を備え、前記絶縁膜とソース領域および前記絶縁膜とドレイン領域との間にエアギャップを有し、前記エアギャップ外側のソース領域とドレイン領域上の半導体がエアギャップ上面よりも上に形成され、少なくとも前記ソース領域と前記ドレイン領域の半導体上にシリサイドが形成され、かつ前記エアギャップ下の領域にシリサイドが形成されていないことを特徴とする半導体装置、が提供される。
【０００９】
また、基板上に形成された電界効果トランジスタを有する半導体装置の製造方法において、ゲート電極を形成する工程と、前記ゲート電極を覆う絶縁膜を形成する工程と、前記絶縁膜とソース領域および前記絶縁膜とドレイン領域との間にエアギャップを形成する工程と、前記ソース領域と前記ドレイン領域中のエアギャップに隣接した領域に選択的に半導体材料を形成し、前記エアギャップ上面よりもせり上げる工程と、少なくとも前記ソース領域と前記ドレイン領域上にシリサイドを形成する工程と、を含むことを特徴とする半導体装置の製造方法、が提供される。
【００１０】
前述のとおり、従来技術ではシリサイドがエアギャップ下のソース領域、ドレイン領域にまで延在しており、特に65nmノード以降の微細トランジスタにおいては、リーク電流の増大が問題となっていた。
【００１１】
本発明では、シリサイド用金属が形成される前に、ソース領域とドレイン領域上に選択的に半導体材料が形成され、エアギャップ上面よりもせり上がった状態となる。よって、特許文献1の場合と異なり、シリサイド用金属を形成する際には、金属はせり上がった半導体材料に遮蔽される形となり、エアギャップ下の領域には全く堆積されない。よって、シリサイドはエアギャップ下の領域には形成されず、リーク電流に優れた半導体装置およびその製造方法を得ることができる。
【００１２】
接合リーク電流は、シリサイドの形成がゲート電極に接近するほど増大する。また、微細化に伴うチャネル長の減少やソース領域とドレイン領域の接合深さが浅くなれば、さらに増大する。本発明では、エアギャップ下の領域へのシリサイド形成を完全に抑制しており、微細トランジスタにおいてもリーク電流の少ない半導体装置およびその製造方法を提供することができる。
【００１３】
加えて、特にｐチャネル型電界効果トランジスタにおいては、エアギャップの存在により、サイドウォールからの引張応力が緩和され、オン電流の向上等、トランジスタ特性の改善が図られる。
【００１４】
図５はシミュレーションにより求めたチャネル領域への歪みとサイドウォール膜の弾性率の関係を表わしたものである。マイナスの歪みは圧縮応力が強いことを示している。図から、サイドウォールの弾性率が下がる、すなわち中空状態（エアギャップ状態）に近づくにつれ、歪みはマイナス方向に変化し、チャネル領域への引張応力は緩和されることがわかる。
【００１５】
本発明ではさらに、エアギャップの存在により、微細化した場合に問題となるゲ−ト/ソース間、またはゲート/ドレイン間のフリンジ容量の低減に大きく寄与する。
【００１６】
以上説明したように、従来よりもリーク電流の低い半導体装置およびその製造方法を、微細化した場合においても、提供することができる。
【００１７】
また、エアギャップの存在により、特にｐチャネル型電界効果トランジスタにおいては、サイドウォールからの応力をも低減することができ、トランジスタ特性の改善が図られる。さらに、サイドウォール下にエアギャップを有していることから、フリンジ容量の低減が図られる。
【発明の効果】
【００１８】
本発明によれば、電界効果トランジスタにおいて、従来よりもリーク電流の少ない半導体装置およびその製造方法を提供することができる。
【００１９】
さらに、エアギャップの存在により、応力やフリンジ容量の少ない半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について、図面を用いて説明する。
【００２１】
(第1の実施の形態)
図１は、本実施の形態における半導体装置の構成の一部を示す断面図である。ゲート電極１、ゲート絶縁膜２、サイドウォール絶縁膜３（この場合、SiO2９、SiN１０、SiO2９の３層構造から成る）、ソース領域４、ドレイン領域５、エアギャップ６、シリサイド７、半導体８とからなる。ここで、ソース領域４とドレイン領域５上の半導体８はエアギャップ６上面よりもせり上がっている。また、半導体８上のシリサイド７はサイドウォール絶縁膜３に接近している。両者は接触していてもよい。
【００２２】
ゲート電極1には例えば多結晶Si、又はNiSi等のメタル材料を用いることができる。本実施の形態では、多結晶Siを用いている。
【００２３】
ゲート絶縁膜２には例えばSiO2、SiON、Hf等を含むhigh-k膜を用いることができる。サイドウォール絶縁膜３にはSiN、SiO2のそれぞれ単層、またはSiNとSiO2の多層構造を用いることができる。本実施の形態においてはSiO2９、SiN１０、SiO2９の３層構造を用いている。
【００２４】
また、ソース領域４とドレイン領域５上の半導体８にはSiGeまたはSiを用いることができる。シリサイド７には例えばTiSi2、PtSi、CoSi2、NiSiを用いることができる。
【００２５】
図2(a)から図2(e)は本実施の形態の製造方法を説明するための工程断面図である。なお、本トランジスタはpチャネル型電界効果トランジスタを想定している。図示していないが、ｎチャネル型電界効果トランジスタについても同一基板上の他の領域に形成される。
【００２６】
図2(a)に示すように、基板２０上に既知の方法によりソース領域4とドレイン領域５を形成し、ゲート絶縁膜２とゲート電極1を形成する。次いで、ゲート電極1を覆うようにサイドウォール絶縁膜９、１０を形成する。
【００２７】
本実施の形態におけるサイドウォール絶縁膜にはSiO2/SiN/SiO2の３層構造を用いている。また、SiN１０は断面方向からみた場合にL字型になっている。
【００２８】
サイドウォール絶縁膜をこのような構造としているのは、以下の理由による。SiN単層とすると、ｐチャネル型電界効果トランジスタのチャネル部分に対し、強い引張応力を与え、特性が劣化する。また、SiO2単層とすると、ｐチャネル型電界効果トランジスタに対しては応力の点で有利であるが、引張応力により特性が向上するｎチャネル型電界効果トランジスタに対しては特性向上は望めなくなる。よって、ｐチャネル型電界効果トランジスタとｎチャネル型の特性を両立させるため、サイドウォール絶縁膜を３層構造とし、かつSiNを断面方向から見てL字型に形成している。なお、このような構造にすると、後述するエアギャップ６も容易に形成することができる。
【００２９】
次に、図２（ｂ）に示すように、ソース領域４、ドレイン領域５に対し選択的にエッチングを行い、凹部１１を形成する。この際、ゲート電極1上部もエッチングされる。なお、本工程の前に、ｎチャネル型電界効果トランジスタ領域上にのみSiN、SiO2等の保護膜を形成しておく（不図示）。
【００３０】
その後、図２（ｃ）に示すように、サイドウォール絶縁膜９,１０とソース領域4、ドレイン領域５との間にエアギャップ６を形成するため、ウェットエッチングによりSiN１０下のSiO2  ９をエッチングする。
【００３１】
次いで、図2(d)に示すように、ソース領域４、ドレイン領域５の凹部１１、及びゲート電極1上にバッファ用のSi(不図示)、次いでSiGeエピタキシャル膜１２を選択的に成長させる。このように、ソース領域４とドレイン領域5の凹部１１にSiGeエピタキシャル膜１２を埋め込むことで、チャネル部分となるSiに歪みが加わり、移動度が高まることにより、更にトランジスタの高速化が図られる。この際、ソース領域４とドレイン領域５のSiGeエピタキシャル膜１２はエアギャップ６の上面よりもせり上がった構造となる。せり上げ高さはSiGeの膜厚により制御される。SiGeはサイドウォール９,１０に接近していることが望ましく、サイドウォール９，１０の一部に接触していてもよい。その後、ｎチャネル領域に形成された保護膜の除去を行う（不図示）。次いで、金属膜を全面に形成する。この際、ソース領域４とドレイン領域５上のSiGeエピタキシャル膜１２に遮られ、金属はエアギャップ６下の領域には堆積しない。
【００３２】
シリサイド７形成のためのアニールを行った後、図2(e)に示すように、ウェットエッチングで余剰金属を除去する。
【００３３】
本実施の形態における半導体装置およびその製造方法によれば、ソース領域とドレイン領域上の半導体により、エアギャップ下の領域へのシリサイド用金属膜の堆積が完全に抑えられる。よって、エアギャップ下にはシリサイドは形成されず、接合リーク電流の少ない半導体装置が提供される。
【００３４】
接合リーク電流は、シリサイドの形成がゲート電極に接近するほど増大する。また、微細化に伴うチャネル長の減少やソース領域とドレイン領域の接合深さが浅くなれば、さらに増大する。本発明では、エアギャップ下の領域へのシリサイド形成を完全に抑制しており、微細トランジスタにおいてもリーク電流の少ない半導体装置およびその製造方法を提供することができる。
【００３５】
さらに、エアギャップの存在によりフリンジ容量は顕著に低減される。加えて、本実施の形態に係わるｐチャネル型トランジスタにおいては、サイドウォールによる引張り応力が緩和されるために、オン電流の向上等、トランジスタ特性の改善が図られる。
【００３６】
（第2の実施の形態）
以下、第２の実施の形態について、図面を用いて説明する。
【００３７】
本実施の形態は、ゲート電極のサイドウォール絶縁膜がSiO2/SiNの２層構造である点において、第１の実施の形態と異なる。
【００３８】
図3(a)から図3(e)は本実施の形態の半導体装置およびその製造方法を説明するための工程断面図である。なお、本トランジスタはpチャネル型電界効果トランジスタを想定している。図示していないが、ｎチャネル型電界効果トランジスタについても同一基板上の他の領域に形成される。
【００３９】
図3(a)に示すように、基板２０上に既知の方法によりソース領域４、ドレイン領域５を形成し、ゲート絶縁膜２とゲート電極1を形成する。ゲート電極１には第１の実施の形態と同じく多結晶Siを用いている。次いで、ゲート電極１を覆うようにサイドウォール絶縁膜９，１０を形成する。本実施の形態におけるサイドウォール絶縁膜にはSiO2/SiNの２層構造を用いている。
【００４０】
次に、図３（ｂ）に示すように、ソース領域４とドレイン領域５に対し選択的にエッチングを行い、凹部１１を形成する。この際、ゲート電極1上部もエッチングされる。なお、本工程の前に、ｎチャネル型電界効果トランジスタ領域上にのみSiN、SiO2等の保護膜を形成しておく(不図示)。
【００４１】
その後、図３（ｃ）に示すように、サイドウォール絶縁膜９,１０とソース領域4、ドレイン領域5との間にエアギャップ６を形成するため、ウェットエッチングによりSiN１０下のSiO2  ９をエッチングする。
【００４２】
次いで、図３(d)に示すように、ソース領域４、ドレイン領域５の凹部１１およびゲート電極１上にバッファ用のSi(不図示)、次いでSiGeエピタキシャル膜１２を選択的に成長させる。この際、ソース領域４とドレイン領域５上のSiGeエピタキシャル膜１２はエアギャップ６上面よりもせり上がった構造となる。SiGeエピタキシャル膜１２はサイドウォール絶縁膜９,１０に接近していることが望ましく、サイドウォール絶縁膜９，１０の一部に接触していてもよい。その後、ｎチャネルトランジスタ領域に形成された保護膜の除去を行う（不図示）。次いで、金属膜を全面に形成する。この際、金属膜はソース領域4とドレイン領域５上のSiGeエピタキシャル膜１２に遮られ、エアギャップ６下の領域には堆積しない。
【００４３】
その後、シリサイド７形成のためのアニールを行った後、図３(e)に示すように、ウェットエッチングで余剰金属を除去する。
【００４４】
本実施の形態における半導体装置およびその製造方法によれば、第１の実施の形態と同様に、ソース領域４、ドレイン領域５上の半導体により、エアギャップ下へのシリサイド用金属膜の堆積が完全に抑えられる。よって、シリサイドはエアギャップ下には形成されず、リーク電流の少ない半導体装置が提供される。
【００４５】
さらに、エアギャップの存在により、フリンジ容量は顕著に低減される。加えて、本実施の形態に係わるｐチャネル型トランジスタにおいては、サイドウォール絶縁膜による引張り応力が緩和されるために、オン電流の向上等、トランジスタ特性の改善が図られる。
【００４６】
（第３の実施の形態）
本実施の形態は、ソース領域とドレイン領域上の半導体材料がSiである点、半導体材料がソース領域とドレイン領域中に埋込まれていない点において、他の実施例と異なる。
【００４７】
図4(a)から図4(e)は本実施の形態の半導体装置およびその製造方法を説明するための工程断面図である。なお、本トランジスタはpチャネル型電界効果トランジスタを想定している。図示していないが、ｎチャネル型電界効果トランジスタについても同一基板上の他の領域に形成される。
【００４８】
図4(a)に示すように、基板２０上に既知の方法によりソース領域４、ドレイン領域５を形成し、ゲート絶縁膜２とゲート電極１を形成する。ゲート電極１には第１の実施の形態、第２の実施の形態と同じ多結晶Siを用いている。次いで、ゲート電極２を覆うようにサイドウォール絶縁膜９，１０を形成する。本実施の形態におけるサイドウォール絶縁膜には、第１の実施の形態と同じSiO2/SiN/SiO2の3層構造を用いている。
【００４９】
次に、図４（ｂ）に示すように、サイドウォール絶縁膜９，１０とソース領域4、ドレイン領域５との間にエアギャップ６を形成するため、ウェットエッチングによりSiN９下のSiO2  １０をエッチングする。この際、ゲート電極1上部もエッチングされる。なお、本工程の前に、ｎチャネル型電界効果トランジスタ領域上にのみSiN、SiO2等の保護膜を形成しておく（不図示）。
【００５０】
次いで、図4(ｃ)に示すように、ソース領域４とドレイン領域５上、及びゲート電極１上に選択的にSiエピタキシャル膜１３を成長させる。ソース領域４とドレイン領域５上のせり上げ高さはSiエピタキシャル膜１３の膜厚によって制御される。Siエピタキシャル膜１３はサイドウォール絶縁膜９，１０に接近していることが望ましく、サイドウォール絶縁膜９，１０の一部に接触していてもよい。その後、ｎチャネル領域に形成された保護膜の除去を行う。次いで、金属膜を全面に形成する。この際、ソース領域４とドレイン領域５のSiエピタキシャル膜１３に遮られ、金属はエアギャップ６下の領域には堆積しない。
【００５１】
その後、シリサイド形成のためのアニールを行った後、図３(e)に示すように、ウェットエッチングで余剰金属を除去する。
【００５２】
本実施の形態における半導体装置およびその製造方法によれば、他の実施の形態と同様に、ソース領域とドレイン領域５の半導体により、エアギャップ下へのシリサイド用金属膜の堆積が完全に抑えられる。よって、エアギャップ下にはシリサイドは形成されず、リーク電流の少ない半導体装置が提供される。
【００５３】
さらに、エアギャップの存在により、フリンジ容量は顕著に低減される。加えて、本実施の形態に係わるｐチャネル型トランジスタにおいては、サイドウォール絶縁膜による引張り応力が緩和されるために、オン電流の向上等、トランジスタ特性の改善が図られる。
【００５４】
以上、本発明を実施の形態に基づいて説明した。この実施の形態は例示であり、種々の変形例が可能であること、またそうした変形例も本発明の範囲であることは当業者に理解されるところである。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態における半導体装置の断面図である。
【図２】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】本発明の効果を説明するための歪みとサイドウォール絶縁膜の弾性率の関係である。
【図６】従来技術を示す半導体装置の断面図である。
【符号の説明】
【００５６】
１  ゲート電極
２  ゲート絶縁膜
３  絶縁膜
４  ソース領域
５  ドレイン領域
６  エアギャップ
７  シリサイド
８  半導体
９  ＳｉＯ２
１０  ＳｉＮ
１１  凹部
１２  ＳｉＧｅエピタキシャル膜  
１３  Ｓｉエピタキシャル膜
２０  基板
【図１】
2007200972.tif 000003
【図２】
2007200972.tif 000004
【図３】
2007200972.tif 000005
【図４】
2007200972.tif 000006
【図５】
2007200972.tif 000007
【図６】
2007200972.tif 000008