(57)【要約】【課題】導電性を有する支持基板を用いた高耐圧な窒化物半導体素子を提供する。【解決手段】導電性を有する基板と、前記基板の上に設けられたる第１導電型のＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）からなる第１の半導体層と、前記第１の半導体層の上に設けられた第１の窒化物半導体からなる第２の半導体層と、前記第２の半導体層の上に設けられ、前記第１の窒化物半導体よりもバンドギャップが広いアンドープまたはｎ型の第２の窒化物半導体からなる第３の半導体層と、前記第３の半導体層及び前記基板に接続された第１の主電極と、前記第３の半導体層に接続された第２の主電極と、前記第３の半導体層の上に設けられた制御電極と、を備えたことを特徴とする窒化物半導体素子を提供する。【選択図】図１
2007294769.tif 000002
【特許請求の範囲】
【請求項１】
導電性を有する基板と、
前記基板の上に設けられた第１導電型のＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）からなる第１の半導体層と、
前記第１の半導体層の上に設けられた第１の窒化物半導体からなる第２の半導体層と、
前記第２の半導体層の上に設けられ、前記第１の窒化物半導体よりもバンドギャップが広いアンドープまたはｎ型の第２の窒化物半導体からなる第３の半導体層と、
前記第３の半導体層及び前記基板に接続された第１の主電極と、
前記第３の半導体層に接続された第２の主電極と、
前記第３の半導体層の上に設けられた制御電極と、
を備えたことを特徴とする窒化物半導体素子。
【請求項２】
前記基板は、ＳｉＣもしくはＳｉからなることを特徴とする請求項１記載の窒化物半導体素子。
【請求項３】
前記第１の半導体層と前記第２の半導体層との間に設けられ、アンドープＡｌＵＧａ１−ＵＮ（０≦Ｕ≦１、Ｘ＜Ｕ）からなる第４の半導体層をさらに備えたことを特徴とする請求項１または２に記載の窒化物半導体素子。
【請求項４】
前記基板は、第１導電型の導電性を有することを特徴とする請求項１〜３のいずれか１つに記載の窒化物半導体素子。
【請求項５】
前記基板は、高濃度ｐ型Ｓｉ基板上に低ドープＳｉ層が形成された積層構造からなることを特徴とする請求項１〜３記載の窒化物半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体素子に関し、より詳細には、ヘテロ電界効果トランジスタの構造を有する窒化物半導体素子に関する。
【背景技術】
【０００２】
スイッチング電源回路や電力制御回路などには、ヘテロ電界効果トランジスタ（ＨＦＥＴ）のような高出力制御が可能なパワー半導体素子を用いることが期待されている。パワー半導体素子には、高耐圧及び低オン抵抗であることが要求される。耐圧とオン抵抗は、素子材料に依存し、トレードオフの関係を有する。技術開発の進歩により、パワー半導体は主な素子材料であるシリコン（Ｓｉ）の限界近くまで、低オン抵抗が実現されるようになってきた。オン抵抗をさらに低減させるには、新たな素子材料が必要となる。例えば、窒化ガリウム（ＧａＮ）や窒化アルミニウムガリウム（ＡｌＧａＮ）などの窒化物半導体や炭化珪素（ＳｉＣ）などのワイドバンドギャップ半導体をスイッチング素子材料に用いることで、素子材料に依存するトレードオフ関係を改善でき、飛躍的にオン抵抗化させることが可能となる。
【０００３】
ＨＦＥＴ素子は、ＳｉＣ、シリコン（Ｓｉ）、ＧａＮなどの材料からなる支持基板の上に、ＡｌＧａＮやＧａＮなどを結晶成長させることにより形成される。また、一般的に、ｎ＋ＳｉＣ基板やＳｉ基板は、ＧａＮ基板よりも安価であるので、チップコストを低減させることができる。
【０００４】
しかし、このように導電性を有する支持基板の上に横型ＨＦＥＴを形成すると、支持基板とドレイン電極の間にも電圧が印加される。つまり、縦方向にも電圧が印加されてしまう。支持基板と、この上に形成する結晶成長層の材料が異なるヘテロエピタキシーでは、この界面近傍に結晶欠陥が発生しやすい。そのため、結晶欠陥を有する部分に電圧が印加されると、リーク電流が発生したり、破壊電界強度が低下して耐圧が低くなるという問題が生じる。
【０００５】
一方、単結晶の絶縁性基板の上に、Ｓｉ濃度が４×１０１９ｃｍ−３以上の高濃度ＳｉドープＧａＮバッファ層をエピタキシャル成長し、このＳｉドープＧａＮバッファ層上に、エピタキシャル成長法により単結晶の結晶構造を有する窒化物半導体層を形成する製造方法が開示されている（特許文献１）。
【特許文献１】特開２００４−４７７６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、導電性を有する支持基板を用いた高耐圧な窒化物半導体素子を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、導電性を有する基板と、前記基板の上に設けられた第１導電型のＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）からなる第１の半導体層と、前記第１の半導体層の上に設けられた第１の窒化物半導体からなる第２の半導体層と、前記第２の半導体層の上に設けられ、前記第１の窒化物半導体よりもバンドギャップが広いアンドープまたはｎ型の第２の窒化物半導体からなる第３の半導体層と、前記第３の半導体層及び前記基板に接続された第１の主電極と、前記第３の半導体層に接続された第２の主電極と、前記第３の半導体層の上に設けられた制御電極と、を備えたことを特徴とする窒化物半導体素子が提供される。
【発明の効果】
【０００８】
本発明によれば、導電性を有する支持基板を用いた高耐圧な窒化物半導体素子を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しつつ、本発明の実施の形態について説明する。  
図１（ａ）は、本実施形態に係る窒化物半導体素子の第１具体例を表す模式断面図であり、図１（ｂ）は、模式平面図である。なお、図１以降の図面については、既出の図面と同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１０】
本実施形態の窒化物半導体素子５においては、導電性を有する支持基板、例えば、高濃度ｎ（ｎ＋）型ＳｉＣ基板１０の上にｎ＋型窒化アルミニウム（ＡｌＮ）バッファ層１５が設けられている。  
ｎ＋型ＡｌＮバッファ層１５の上には、窒化ガリウム（ＧａＮ）層１６が設けられている。ＧａＮ層１６の上には、ＧａＮ層１６よりもバンドギャップの広い窒化アルミニウムガリウム（ＡｌＧａＮ）層１７が設けられている。ＡｌＧａＮ層１７近傍のＧａＮ層１６には、二次元電子ガス（２ＤＥＧ：two-Ｄimensional Ｅlectron Ｇas）が形成される。ＡｌＧａＮ層１７の上には、オーミック接合を形成するソース電極１９と、ドレイン電極２０と、がそれぞれ設けられている。そして、これらの電極１９、２０の間には、ショットキー接合を形成するゲート電極１８が設けられている。
【００１１】
ここで、ゲート電極１８とドレイン電極２０の最短距離Ｌｇｄは、ゲート電極１８とソース電極１９の最短距離Ｌｇｓよりも長い（Ｌｇｄ＞Ｌｇｓ）。このように、ゲート電極１８に対して非対称構造とすることで、ゲート電極１８のドレイン電極２０側の端部に生じる電界集中を緩和させることができる。これにより、耐圧を向上させたり、電流コラプスを抑制させることが可能となる。この最短距離Ｌｇｄが長くなるほど、ゲート電極１８の端部に生じる電界集中を大幅に抑制できるので、ゲート電極１８とソース電極１９の最短距離Ｌｇｓよりも長いことが望ましい。
【００１２】
また、ｎ＋型ＳｉＣ基板１０は、接続配線７によりソース電極１９と接続される。これにより、ｎ＋型ＳｉＣ基板１０が、裏面フィールドプレート電極のような役割を果たす。したがって、ゲート電極１８のドレイン電極２０側の端部に生じる電界集中を緩和させることができる。その結果として、高耐圧が得られ、電流コプラスが抑制される。なお、「電流コプラス」とは、ゲート端部に電界が集中した時に、電子が加速され、欠陥や界面準位などに電子がトラップされてオン抵抗が増加してしまう現象である。  
接続配線７の形成方法としては、例えば、ｎ＋型ＳｉＣ基板１０を銅プレートなどのパッケージ台座に半田付けし、この台座とソース電極１９とをワイヤボンディングなどにより接続する方法を用いることができる。または、素子表面からトレンチ溝を形成するエッチングを行い、トレンチ溝内を金属で埋め込んでビア電極を形成することによって、基板１０とソース電極１９とを接続してもよい。
【００１３】
ｎ＋型ＡｌＮバッファ層１５の組成は、一般的には、例えば、ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）と表すことができる。ＧａＮ層１６はＡｌを含んでもよく、例えば、アンドープＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１、Ｘ＞Ｙ）からなるものとすることができる。ＡｌＧａＮ層１７は、ＧａＮ層１６よりもバンドギャップの広い材料からなり、例えば、アンドープあるいはｎ型ＡｌＺＧａ１−ＺＮ（０≦Ｚ≦１、Ｙ＜Ｚ）からなるものとすることができる。
【００１４】
各層の膜厚は、例えば、ｎ＋型ＳｉＣ基板１０が２５０マイクロメータメータ、ｎ＋型ＡｌＮバッファ層１５が約１００ナノメータ、ＧａＮ層１６が３マイクロメータ、ＡｌＧａＮ層１７が３０ナノメータとすることができる。また、ｎ＋型ＳｉＣ基板１０の濃度は、約２×１０１８ｃｍ−３程度とすることができる。
【００１５】
次に、本具体例の動作状態について説明する。  
図２は、第１具体例の窒化物半導体素子の動作状態を説明する模式断面図である。  
図３は、本発明者が本発明に至る過程で検討した比較例の動作状態を説明する模式断面図である。  
ここで、ドレイン電極２０から生じる電界を等電位線Ｅで表している。
【００１６】
まず、比較例から先に説明する。  
図３に表すように、本比較例の基本構造は、図１に表した第１具体例と類似する。ただし、ｎ＋型ＡｌＮバッファ層１５の代わりに絶縁性を有するＡｌＮバッファ層２３が設けられた構造を有する。ｎ＋型ＳｉＣ基板１０上に形成されたＡｌＮバッファ層２３はヘテロエピタキシャル成長層となるため、ｎ＋型ＳｉＣ基板１０とＡｌＮバッファ層２３との界面近傍に結晶欠陥が発生し易い。
【００１７】
ドレイン電極２０に電圧を印加すると、ドレイン電極２０とｎ＋型ＳｉＣ基板１０との間にも電圧が印加される。そして、等電位線Ｅで表すように、ドレイン電極２０とｎ＋型ＳｉＣ基板１０との間に電界が印加される。その結果として、ｎ＋型ＳｉＣ基板１０の近傍の結晶欠陥を有するＡｌＮバッファ層２３に電界が印加され、リーク電流が発生したり、低い電界でブレークダウンが起こる。つまり、本比較例においては、仮にｎ＋型ＳｉＣ基板１０とソース電極１９とを接続配線７により接続して、ｎ＋型ＳｉＣ基板１０を裏面フィールドプレート電極として作用させたとしても、結晶欠陥が多いＡｌＮバッファ層２３に電界が印加されることにより、ｎ＋型ＳｉＣ基板１０とドレイン電極２０との間の耐圧が低下し、結果的に高い耐圧が得られない。
【００１８】
これに対して、本具体例は、図２に表すように、ｎ＋型ＳｉＣ基板１０の上に導電性を有するｎ＋型ＡｌＮバッファ層１５が設けられた構造を有する。ＧａＮ層１６及びＡｌＧａＮ層１７には電界が印加されるが、ｎ＋型ＡｌＮバッファ層１５において電界は急激に低下する。その結果として、本具体例によれば、ｎ＋型ＳｉＣ基板１０とｎ＋型ＡｌＮバッファ層１５との界面近傍に電界が印加されるのを抑制できる。したがって、ｎ＋型ＳｉＣ基板１０とドレイン電極２０との間で高耐圧を実現することができる。また、前述したようにｎ＋型ＳｉＣ基板１０とソース電極１９とを接続配線７で接続することにより、ｎ＋型ＳｉＣ基板１０をフィールドプレート電極として作用させ、ゲート電極１８の端部に生ずる電界集中を緩和できる。本具体例によれば、これらの効果が相乗し、素子の耐圧を総合的に向上させることができる。  
なお、ｎ＋型ＡｌＮバッファ層１５の代わりに高濃度ｐ（ｐ＋）型ＡｌＮバッファ層としても、電界の印加を抑制できる。この場合は、基板１０もｐ＋型ＳｉＣからなることが望ましい。
【００１９】
ｎ＋型ＡｌＮバッファ層１５の濃度が低いと、空乏化してＡｌＮバッファ層１５のうちのｎ＋型ＳｉＣ基板１０との界面近傍の部分に電界が印加されてしまう。そのため、リーク電流が発生したり、耐圧が低くなる場合がある。したがって、ｎ＋型ＡｌＮバッファ層１５の電子濃度としては、例えば、２ＤＥＧの電子濃度と同等、すなわち、シート濃度に換算して約１×１０１３ｃｍ−２以上であることが望ましい。
【００２０】
ＨＦＥＴの耐圧は、ＧａＮ層１６を通過する縦方向の電界に依存する。すなわち、ＧａＮの膜厚に依存する。ＧａＮ層１６の破壊電界強度は、例えば、３．３メガボルト／センチメータ程度である。したがって、例えば、６００ボルト以上の耐圧を得るには、ＧａＮ層１６の膜厚Ｔを例えば、約２マイクロメータ以上とすることが望ましい。この場合、制御性の高いＧａＮ層１６の膜厚で耐圧が決まるようにするためには、ゲート電極１８とドレイン電極２０の間の最短距離ＬｇｄがＧａＮ層１６の膜厚Ｔよりも大であることが望ましい（Ｌｇｄ＞Ｔ）。
【００２１】
図４は、本実施形態に係る窒化物半導体素子の第２具体例を表す模式断面図である。  
本具体例の基本構造は、図１に表した第１具体例と同様である。ただし、ｎ＋型ＳｉＣ１０基板とＧａＮ層１６の間には、ｎ＋型ＡｌＮバッファ層１５と、ｎ＋型ＧａＮバッファ層２５と、からなるｎ型バッファ層４７が設けられた構造を有する。すなわち、ｎ＋型ＡｌＮバッファ層１５中で結晶欠陥が低減しきれなくとも、横方向のエピタキシャル成長速度を高めてｎ＋型ＧａＮバッファ層２５を形成することで、ｎ＋型ＧａＮバッファ層２５の結晶欠陥を低減させることができる。そして、このｎ＋型ＧａＮバッファ層２５の上にアンドープのＧａＮ層１６をエピタキシャル成長させることで、結晶欠陥の低いＧａＮ層１６が得られる。これにより、高耐圧化させることが可能となる。
【００２２】
図５は、本実施形態に係る窒化物半導体素子の第３具体例を表す模式断面図である。  
本具体例の基本構造は、図４に表した第２具体例と類似している。ただし、ｎ＋型ＡｌＮバッファ層１５の代わりに、アンドープＡｌＮバッファ層３０が設けられた構造を有する。本具体例によれば、アンドープＡｌＮバッファ層３０の上にｎ＋型ＧａＮバッファ層２５が設けられているため、アンドープＡｌＮバッファ層３０には実質的に電界が印加されない。これにより、高耐圧が得られる。
【００２３】
図６は、本実施形態に係る窒化物半導体素子の第４具体例を表す模式断面図である。  
本具体例の基本構造は、図１に表した第１具体例と同様である。ただし、ｎ＋型ＡｌＮバッファ層１５の代わりに、ｎ＋型ＡｌＧａＮバッファ層３５が設けられた構造を有する。このようにしても、前述した第１具体例と同様に、ｎ＋型ＡｌＧａＮバッファ層３５には電界が印加されないので、高耐圧が得られる。ここで、ｎ＋型ＡｌＧａＮバッファ層３５の組成比は、上下方向にみて一定でなくともよい。例えば、ｎ＋型ＳｉＣ基板１０側のＡｌ組成比を高くし、ＧａＮ層１６側のＡｌ組成比を低くしてもよい。
【００２４】
図７は、本実施形態に係る窒化物半導体素子の第５具体例を表す模式断面図である。  
図８は、本実施形態に係る窒化物半導体素子の第６具体例を表す模式断面図である。
【００２５】
図７に表すように、本具体例の基本構造は、図１に表した第１具体例と同様である。ただし、ｎ＋型ＳｉＣ基板１０とＧａＮ層１６の間には、ｎ＋型ＡｌＮバッファ層１５やｎ＋型ＧａＮバッファ層２５からなるｎ型バッファ層４７と、アンドープＡｌＮバッファ層３０が、この順に設けられた構造を有する。
【００２６】
前述した第１及び第２具体例では、ｎ＋型ＳｉＣ基板１０とｎ＋型ＡｌＮバッファ層１５との間にバンド不連続が形成されている。しかし、ｎ＋型ＡｌＮバッファ層１５は、高濃度のｎ型半導体からなり、且つ、結晶欠陥を有することから、電子がトンネルする可能性がある。ＳｉＣ基板１０とドレイン電極２０との間の抵抗は、アンドープＧａＮ層１６の抵抗に依存し、この抵抗に応じたリーク電流が流れてしまうことがある。
【００２７】
そこで、本具体例においては、アンドープＧａＮ層１６とｎ＋型ＧａＮバッファ層２５との間にアンドープＡｌＮバッファ層３０を設けることで、電子の流れを妨げるバンド障壁を形成する。これにより、ｎ＋型ＧａＮバッファ層２５とアンドープＡｌＮ層との界面において電子を蓄積させることができ、ソース電極１９とドレイン電極２０の間に流れるリーク電流を低減させることが可能となる。
【００２８】
ここで、アンドープＡｌＮバッファ層３０はｎ＋型ＳｉＣ基板１０から流れ込む電子をブロックする役割を有していればよい。したがって、図８に表すように、図７のｎ＋型ＡｌＮバッファ層１５及びｎ＋型ＧａＮバッファ層２５の代わりに、アンドープＡｌＮバッファ層３０よりもバンドギャップの狭い、例えばｎ＋型ＡｌＧａＮバッファ層３５を用いても、同様の効果が得られる。この際、ｎ＋型ＡｌＧａＮバッファ層３５の組成比は、一定でなくとも良い。例えば、ＳｉＣ基板側のＡｌ組成比を高くし、ＧａＮ層１６側のＡｌ組成比を低くしてもよい。
【００２９】
図９は、本実施形態に係る窒化物半導体素子の第７具体例を表す模式断面図である。  
本具体例の基本構造は、図１に表した第１具体例と同様である。ただし、ｎ＋型ＳｉＣ基板１０の代わりに、ｎ＋型Ｓｉ基板４０が設けられた構造を有する。本具体例によれば、ｎ＋型Ｓｉ基板４０の上にｎ＋型ＡｌＮバッファ層１５を設けることで、結晶欠陥の多い界面近傍に電界が印加されるのを抑制でき、高耐圧が得られる。
【００３０】
図１０は、本実施形態に係る窒化物半導体素子の第８具体例を表す模式断面図である。
【００３１】
図１１は、本実施形態に係る窒化物半導体素子の第９具体例を表す模式断面図である。
【００３２】
図１０に表すように、本具体例の構造は、図９に表した第７具体例と同様である。ただし、ｎ＋型ＡｌＮバッファ層１５の代わりにｎ＋型ＡｌＧａＮバッファ層３５が設けられた構造を有する。本具体例によれば、Ｓｉ基板４０の上にｎ＋型ＡｌＧａＮバッファ層３５を設けることで、ｎ＋型ＡｌＧａＮバッファ層３５に電界が印加されるのを抑制でき、高耐圧が得られる。ｎ＋型ＡｌＧａＮバッファ層３５の組成比は、一定でなくとも良い。例えば、ＳｉＣ基板側ではＡｌ組成比が高く、ＧａＮ層１６側ではＡｌ組成比が低い構造としてもよい。この際、Ａｌ組成比をステップ状に変化させても同様の効果が得られる。
【００３３】
また、図１１に表すように、図９に表した第７具体例のｎ＋型ＡｌＮバッファ層１５の代わりに、ｎ＋型ＡｌＮ／ＧａＮ積層バッファ層４５を設けても、高耐圧が得られる。ここで、ｎ＋型ＡｌＮ／ＧａＮ積層バッファ層４５の層厚みや層数は、本具体例には限定されない。
【００３４】
また、ｎ＋型ＡｌＮ／ＧａＮ積層バッファ層４５には限定されず、ｎ＋型ＧａＮ／ＡｌＧａＮ積層バッファ層としても、本具体例と同様の効果が得られる。
【００３５】
図１０及び図１１に表すように、ｎ＋型Ｓｉ基板４０とＧａＮ層１６との間に、ｎ＋型ＡｌＧａＮバッファ層３５やｎ＋型ＡｌＮ／ＧａＮ積層バッファ層４５を設けることで、界面に生じる応力を制御し、エピタキシャル成長後に生じやすい基板反りや成長層のクラックなどを抑制させることができる。
【００３６】
図１２は、本実施形態に係る窒化物半導体素子の第１０具体例を表す模式断面図である。
【００３７】
本具体例の基本構造は、図９に表した第７具体例と同様である。ただし、ｎ＋型Ｓｉ基板４０とＧａＮ層１６との間には、ｎ＋型ＡｌＮバッファ層１５とｎ＋型ＧａＮバッファ層２５とからなるｎ型バッファ層４７と、アンドープＡｌＮバッファ層３０と、がこの順に設けられた構造を有する。これにより、ｎ＋型ＧａＮバッファ層２５とアンドープＡｌＮ層との界面に電子が蓄積され、ソース電極１９及びドレイン電極２０の間に流れるリーク電流を低減させることができる。
【００３８】
ここで、アンドープＡｌＮバッファ層３０はｎ＋型Ｓｉ基板４０から流れ込む電子をブロックする役割を有していればよい。したがって、ｎ型バッファ層４７の代わりに、例えばｎ＋型ＡｌＧａＮバッファ層３５を用いても、同様の効果が得られる。この際、ｎ＋型ＡｌＧａＮバッファ層３５の組成比は、一定でなくとも良い。例えば、ＳｉＣ基板側ではＡｌ組成比が高く、ＧａＮ層１６側ではＡｌ組成比が低い構造としてもよい。
【００３９】
図１３は、本実施形態に係る窒化物半導体素子の第１１具体例を表す模式断面図である。
【００４０】
本具体例の基本構造は、図１２に表した第１０具体例と同様である。ただし、ｎ＋型Ｓｉ基板４０とＧａＮ層１６の間には、ｎ＋型ＧａＮバッファ層２５と、アンドープＡｌＮバッファ層３０と、がこの順に設けられた構造を有する。従来、ｎ＋型Ｓｉ基板４０上にＧａＮ層１６をエピタキシャル成長させる場合、ｎ＋型Ｓｉ基板４０のＳｉ元素がｎ型不純物として取り込まれるのを防ぐために、ｎ＋型Ｓｉ基板４０とＧａＮ層１６の間に、ＡｌＮバッファ層２３が設けられる。
【００４１】
これに対して、本具体例によれば、ｎ＋型Ｓｉ基板４０との界面近傍にはｎ型不純物がドープされている。したがって、ＡｌＮバッファ層２３を設けなくても、ｎ＋型Ｓｉ基板４０上にＧａＮ層１６を直接形成することができる。また、ｎ＋型ＧａＮバッファ層２５の上にアンドープＡｌＮバッファ層３０を設けることで、ｎ＋型ＧａＮバッファ層２５とアンドープＡｌＮバッファ層３０との界面に電子を蓄積させ、リーク電流を低減させることができる。
【００４２】
図１４は、本実施形態に係る窒化物半導体素子の第１２具体例を表す模式断面図である。  図１５は、本実施形態に係る窒化物半導体素子の第１３具体例を表す模式断面図である。  図１４に表すように、本具体例の基本構造は、図１３に表した第１１具体例と同様である。
【００４３】
ただし、アンドープＡｌＮバッファ層３０とｎ＋型ＧａＮバッファ層２５の間には、ｎ＋型ＡｌＧａＮバッファ層３５が挿入された構造を有する。このようにｎ＋型ＡｌＧａＮバッファ層３５を挿入することで、ｎ＋型ＧａＮバッファ層２５の上に設けられたアンドープＡｌＮバッファ層３０の格子歪みを緩和させることができ、前述した図１３の第１１具体例と同様の効果が得られる。
【００４４】
また、ＡｌＧａＮバッファ層のＡｌ組成比は一定でなくてもよい。ただし、アンドープＡｌＮバッファ層３０近傍のｎ＋型ＡｌＧａＮバッファ層３５のＡｌ組成比を１００％よりも小とすることで、Ｓｉ基板からドレイン電極２０の縦方向の電子の流れを、ＡｌＧａＮバッファ層とアンドープＡｌＮバッファ層３０の間に形成されるバンド不連続により抑制することが可能となる。
【００４５】
また、図１５に表すように、図１４のｎ＋型ＡｌＧａＮバッファ層３５の代わりに、ｎ＋型ＡｌＮ／ＧａＮ積層バッファ層４５が挿入されていても、前述した図１４の第１２具体例と同様の効果が得られる。ここで、ｎ＋型ＡｌＮ／ＧａＮ積層バッファ層４５の層厚みや層数は、限定されない。本具体例においては、ｎ＋型Ｓｉ基板４０を用いて説明したが、これらの構造はｎ＋型ＳｉＣ基板１０を用いても実施可能である。また、ｎ＋型Ｓｉ基板の代わりにｐ＋型Ｓｉ基板を用い、その上にｐ＋型ＡｌＧａＮバッファ層もしくはｐ＋型ＡｌＮ／ＧａＮ積層バッファ層などを形成した構造でも実施可能である。
【００４６】
図１６は、本実施形態に係る窒化物半導体素子の第１４具体例の構造を表す模式断面図である。  
本具体例の基本構造は図１に表した第１具体例と同様である。ただし、ＧａＮ層１６とＡｌＧａＮ層１７は、高濃度ｐ（ｐ＋）型Ｓｉ基板の上に設けられている。すなわち、ｐ＋型Ｓｉ基板５０とＧａＮ層１６の間には、ｎ型低濃度（ｎ−）Ｓｉエピタキシャル成長層と、窒化物半導体層であるｎ＋型ＡｌＮバッファ層１５と、ｎ＋型ＧａＮバッファ層２５と、アンドープＡｌＮバッファ層３０と、がこの順に設けられた構造を有する。
【００４７】
本具体例によれば、ドレイン電極２０に高電圧が印加されたときに、ｎ−型Ｓｉエピタキシャル成長層５５を空乏化させることができる。したがって、ＧａＮ層１６の縦方向電界が小さくなるので、ＧａＮ層１６の膜厚が、例えば、１マイクロメータ程度と薄くても高耐圧を得ることができる。
【００４８】
また、Ｓｉエピタキシャル成長層５５にｐ型不純物をドープしても空乏化させることができ、同様な効果が得られる。ｎ型あるいはｐ型のいずれの場合も、空乏化させるために、Ｓｉエピタキシャル成長層５５の不純物濃度は、１×１０１６ｃｍ−３以下であることが望ましい。
【００４９】
本具体例において、ｎ−型Ｓｉエピタキシャル成長層５５の上には、ｎ＋型ＡｌＮバッファ層１５とｎ＋型ＧａＮバッファ層２５からなるｎ型バッファ層４７が設けられている。ただし、このｎ型バッファ層４７の代わりに、ＡｌＧａＮ層１７あるいはＡｌＮ／ＧａＮの積層構造を用いても、本具体例と同様の効果が得られる。
【００５０】
一方、本具体例によれば、ｎ型バッファ層４７の電位は、ｐ＋型Ｓｉ基板５０とドレイン電極２０との中間電位になる。このため、ソース電極１９とｎ型バッファ層４７との間にも電圧が印加される。素子の外周をソース電極１９で取り囲むように素子を設計した場合、ダイシングで切り出したチップ断面にはｎ型バッファ層４７が露出する。チップ断面を介して、ソース電極１９とｎ型バッファ層４７とが接続されると、チップ断面にも電界が印加される。このチップ断面には、ダイシングによる破砕層などが形成されるため、リーク電流が発生したり、耐圧が低下する原因となりやすい。そこで、チップ側面のｎ型バッファ層４７と、素子部のｎ型バッファ層４７と、を電気的に分離することが望ましい。
図１７（ａ）は、本実施形態に係る窒化物半導体素子の第１５具体例の構造を表す模式断面図であり、図１７（ｂ）は、その模式平面図である。
【００５１】
図１７（ａ）に表すように、本具体例は、ソース電極１９を挟んでドレイン電極２０と反対側にそれぞれトレンチ５７が設けられた構造を有する。このトレンチ５７の底面は、ｎ−型Ｓｉエピタキシャル成長層５５に達している。トレンチ５７には、絶縁物５９が充填されている。これにより、チップ断面と、素子部のｎ型バッファ層とを、分離することが可能となる。
【００５２】
ここで、トレンチ５７に充填する絶縁物５９の材料は限定されない。例えば、酸化珪素（ＳｉＯＸ）や窒化珪素（ＳｉＮ）などを用いてもよい。  
また、図１７（ｂ）に表すように、本具体例のＨＥＭＴは、ストライプのドレイン電極２０と、ゲート電極１８と、ソース電極１９と、を有する。そして、ドレイン電極２０の長軸に対して平行に、ドレイン電極２０を挟むように２つのゲート電極１８がそれぞれ設けられている。そして、ゲート電極１８を挟むように、ドレイン電極２０と反対方向には、２つのソース電極１９がそれぞれ設けられている。各ゲート電極１８の端部には、各ゲート電極１８と接続するように共通ゲート接続線６１が設けられている。また、各ソース電極１９の端部には、各ゲート電極１８と接続するように共通ソース接続線６２が設けられている。そして、このＨＦＥＴの外周には、これらの電極を囲むようにトレンチ５７が設けられた構造を有する。本具体例によれば、ダイシングによるリーク電流の発生や耐圧低下を抑制することができる。
【００５３】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。これ以外にも当該技術者が容易に考え得る変形はすべて適用可能である。
【００５４】
本実施形態のＨＦＥＴは、ＡｌＧａＮ／ＧａＮヘテロ構造を用いて説明したが、図１８に表すように、ＡｌＧａＮ層１７とゲート電極１８との間にＧａＮキャップ層６５が設けられた横型ＨＦＥＴ構造であったり、図１９に表すように、ＡｌＧａＮ層１７とゲート電極１８との間にゲート絶縁膜６６が設けられたＭＩＳ（Metal−Insulator−Semiconductor）ゲート構造であったり、図２０に表すように、ＡｌＧａＮ層１７に設けられたリセス６７にゲート電極１８が形成された構造であったり、図２１に表すように、ゲート電極１８を覆う絶縁膜６９の上にフィールドプレート電極６８が設けられた構造であるように、上部素子構造が異なる構造であっても、縦方向に高電圧が印加される素子であれば、本実施形態の窒化物半導体素子５と同様の効果が得られる。
【００５５】
また、バリア層とチャネル層の組み合わせについても、ＡｌＧａＮ／ＧａＮの組み合わせには限定されず、ＧａＮ／ＩｎＧａＮやＡｌＮ／ＡｌＧａＮなどの組み合わせを採用した場合も、同様の効果が得られる。  
また、バリア層の材料はアンドープＡｌＧａＮには限定されず、ｎ型ＡｌＧａＮを用いても同様の効果が得られる。
【００５６】
ＨＦＥＴのゲート電極１８とドレイン電極２０の間の構造は、横型ヘテロ構造ショットキーバリアダイオード（ＨＳＢＤ）と同じであるため、本発明の構造を用いることで高耐圧を有するＨＳＢＤが得られる。
【００５７】
なお、上述した各具体例が有する各要素は、可能な限りにおいて組み合わせることができ、これら組み合わせたものも本発明の要旨を含む限り本発明の範囲に包含される。本明細書において「窒化物半導体」とは、ＢｘＡｌｙＧａｚＩｎ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させたすべての組成の半導体を含むものとする。また、導電型を制御するために添加される各種の不純物のいずれかをさらに含むものも、「窒化物半導体」に含まれるものとする。
【図面の簡単な説明】
【００５８】
【図１】図１（ａ）は、本実施形態に係る窒化物半導体素子の第１具体例を表す模式断面図であり、図１（ｂ）は、模式平面図である。
【図２】第１具体例の窒化物半導体素子の動作状態を説明する模式断面図である。
【図３】本発明者が本発明に至る過程で検討した第１比較例の動作状態を説明する模式断面図である。
【図４】本実施形態に係る窒化物半導体素子の第２具体例を表す模式断面図である。
【図５】本実施形態に係る窒化物半導体素子の第３具体例を表す模式断面図である。
【図６】本実施形態に係る窒化物半導体素子の第４具体例を表す模式断面図である。
【図７】本実施形態に係る窒化物半導体素子の第５具体例を表す模式断面図である。
【図８】本実施形態に係る窒化物半導体素子の第６具体例を表す模式断面図である。
【図９】本実施形態に係る窒化物半導体素子の第７具体例を表す模式断面図である。
【図１０】本実施形態に係る窒化物半導体素子の第８具体例を表す模式断面図である。
【図１１】本実施形態に係る窒化物半導体素子の第９具体例を表す模式断面図である。
【図１２】本実施形態に係る窒化物半導体素子の第１０具体例を表す模式断面図である。
【図１３】本実施形態に係る窒化物半導体素子の第１１具体例を表す模式断面図である。
【図１４】本実施形態に係る窒化物半導体素子の第１２具体例を表す模式断面図である。
【図１５】本実施形態に係る窒化物半導体素子の第１３具体例を表す模式断面図である。
【図１６】本実施形態に係る窒化物半導体素子の第１４具体例を表す模式断面図である。
【図１７】図１７（ａ）は、本実施形態に係る窒化物半導体素子の第１５具体例を表す模式断面図であり、図１７（ｂ）は、模式平面図である。
【図１８】ＡｌＧａＮ層１７とゲート電極１８との間にＧａＮキャップ層６５が設けられた横型ＨＦＥＴを表す模式断面図である。
【図１９】ＡｌＧａＮ層１７とゲート電極１８との間にゲート絶縁膜６６が設けられた横型ＨＦＥＴを表す模式断面図である。
【図２０】ＡｌＧａＮ層１７に設けられたリセス６７にゲート電極１８が形成された横型ＦＥＴを表す模式断面図である。
【図２１】フィールドプレート電極６８が設けられた横型ＨＦＥＴを表す模式断面図である。
【符号の説明】
【００５９】
５：窒化物半導体素子、７：接続配線、１０：ｎ＋型ＳｉＣ基板、１５：ｎ＋型ＡｌＮバッファ層、１６：ＧａＮ層、１７：ＡｌＧａＮ層、１８：ゲート電極、１９：ソース電極、２０：ドレイン電極、２３：ＡｌＮバッファ層、２５：ｎ＋型ＧａＮバッファ層、３０：アンドープＡｌＮバッファ層、３５：ｎ＋型ＡｌＧａＮバッファ層、４０：ｎ＋型Ｓｉ基板、４５：ｎ＋型ＡｌＮ／ＧａＮ積層バッファ層、４７：ｎ型バッファ層、５０：ｐ＋型Ｓｉ基板、５５：ｎ−型Ｓｉエピタキシャル成長層、５７：トレンチ、５９：絶縁物
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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