(57)【要約】【課題】  低消費電力モードと高周波数モードを選択することができるフリップフロップ回路およびそれを用いた半導体集積回路装置を実現する。【解決手段】  本発明のフリップフロップ回路およびそれを用いた半導体集積回路装置は、内部クロック信号の論理値に応じて信号を保持または通過させる縦列接続されたラッチ回路１１、１２と、ラッチ回路１１、１２の入力および出力を比較する比較回路１３、１４と、比較回路１３、１４による比較の結果、入力と出力における信号論理値が同一の場合には信号を保持させるための一定の論理値信号ＣＬまたはＣＨを生成し、異なる場合には外部クロック信号ＣＫに基づいてクロック信号を生成するクロック制御回路１５、１６と、外部から入力される選択信号ＳＥＬに基づいて、クロック信号またはＣＫを選択し、内部クロック信号としてラッチ回路１１、１２へ出力する選択回路１７、１８を有する。【選択図】  図１
2007336216.tif 000002
【特許請求の範囲】
【請求項１】
第１の内部クロック信号の論理値に応じて信号を保持または通過させる第１のラッチ手段と、
前記第１のラッチ手段に縦続接続され、前記第１のラッチ手段と逆の動作特性により第２の内部クロック信号の論理値に応じて信号を保持または通過させる第２のラッチ手段と、
前記第１のラッチ手段の信号入力ノードおよび信号出力ノードにおける信号論理値を比較する第１の比較手段と、
前記第２のラッチ手段の信号入力ノードおよび信号出力ノードにおける信号論理値を比較する第２の比較手段と、
前記第１の比較手段による比較の結果、前記第１のラッチ手段の信号入力ノードと信号出力ノードにおける信号論理値が同一の場合には信号を保持させるための一定の論理値信号を生成し、異なる場合には外部クロック信号に基づいて第１のクロック信号を生成する第１の制御手段と、
前記第２の比較手段による比較の結果、前記第２のラッチ手段の信号入力ノードと信号出力ノードにおける信号論理値が同一の場合には信号を保持させるための一定の論理値信号を生成し、異なる場合には前記外部クロック信号に基づいて第２のクロック信号を生成する第２の制御手段と、
外部から入力される選択信号に基づいて、前記第１のクロック信号または前記外部クロック信号を選択し、前記第１の内部クロック信号として前記第１のラッチ手段へ出力する第１の選択手段と、
前記選択信号に基づいて、前記第２のクロック信号または前記外部クロック信号を選択し、前記第２の内部クロック信号として前記第２のラッチ手段へ出力する第２の選択手段を有することを特徴とするフリップフロップ回路。
【請求項２】
前記第１のラッチ手段は、前記第１の内部クロック信号が第１の信号レベルである間は信号を通過させ、前記第１の内部クロック信号が第２の信号レベルである間は信号を保持するラッチ手段であり、前記第２のラッチ手段は、前記第２の内部クロック信号が第２の信号レベルである間は信号を通過させ、前記第２の内部クロック信号が第１の信号レベルである間は信号を保持するラッチ手段であることを特徴とする請求項１に記載のフリップフロップ回路。
【請求項３】
前記第１の比較手段はＥＸ−ＮＯＲ論理回路、前記第２の比較手段はＥＸ−ＯＲ論理回路、前記第１の制御手段はＯＲ論理回路、前記第２の制御手段はＡＮＤ論理回路、前記第１の選択手段は前記第１の制御手段の出力信号と前記外部クロック信号を入力とする２入力セレクタ回路、前記第２の選択手段は前記第２の制御手段の出力信号と前記外部クロック信号を入力とする２入力セレクタ回路であることを特徴とする請求項２に記載のフリップフロップ回路。
【請求項４】
請求項１に記載のフリップフロップ回路を用いた半導体集積回路装置であって、
前記フリップフロップ回路の前記選択信号が伝達される配線は、少なくともその一部が上部配線層に形成されていることを特徴とする半導体集積回路装置。
【請求項５】
前記配線は、前記上部配線層において電源配線またはグランド配線に電気的に接続されていることを特徴とする請求項４に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係わり、特に、フリップフロップ回路に関する。
【背景技術】
【０００２】
半導体集積回路装置（以下、「ＬＳＩ」という。）における設計の基本プリミティブセルのひとつにフリップフロップ（Flip-Flop）回路（以下、「ＦＦ回路」という。）がある。ＦＦ回路は、その機能として、低消費電力を志向するものと、高周波数対応（高速動作）を志向するものに大別される。このうち、低消費電力を指向するものは、近年のＬＳＩの高集積化、大規模化に伴ってその重要性がクローズアップされてきている。低消費電力を実現するためには種々の手法があるが、ＦＦ回路自体を工夫して、入力値が変化するときだけＦＦ回路を構成するラッチ回路にクロック信号を伝え、クロック信号によるラッチ回路の不要な動作を削減することで低消費電力を達成するコンディショナルＦＦ（Conditional Flip-Flop）回路（以下、「Ｃ-ＦＦ回路」という。）というものが開発されている。（例えば、「特許文献１」を参照。）。
【０００３】
しかしながら、従来のＣ-ＦＦ回路は、通常のＦＦ回路に対して消費電力を低減することができるものの、その一方でセットアップ時間（Setup Time）に対する要求が厳しくなり、周波数の高い回路、つまり、高速動作を要求される回路には対応できなくなるという問題があった。すなわち、従来のＬＳＩの開発においては、通常のＦＦ回路を使用するか、Ｃ-ＦＦ回路を使用するかは、そのサイズや回路自身が異なることから、設計の比較的早い段階で選択する必要があった。このため、仕様で要求される性能、つまり、消費電力やスピードを満たすために、回路の詳細設計とその回路シミュレーションを何度か繰り返さなければならないという問題があった。また、開発の試作段階で、その試作結果から一部の設計を変更する場合にも、回路の詳細設計に戻って試作までをやり直さなければならないという問題があった。さらに、ＬＳＩの種類によっては、それを適用するアプリケーションに従って低消費電力を重視する場合とスピードを重視する場合があり、従来は、これらを別々のＬＳＩとして開発しなければならないという問題があった。
【特許文献１】特開２００４−５６６６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、低消費電力モードと高周波数モードを選択することができるフリップフロップ回路およびそれを用いた半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、第１の内部クロック信号の論理値に応じて信号を保持または通過させる第１のラッチ手段と、前記第１のラッチ手段に縦続接続され、前記第１のラッチ手段と逆の動作特性により第２の内部クロック信号の論理値に応じて信号を保持または通過させる第２のラッチ手段と、前記第１のラッチ手段の信号入力ノードおよび信号出力ノードにおける信号論理値を比較する第１の比較手段と、前記第２のラッチ手段の信号入力ノードおよび信号出力ノードにおける信号論理値を比較する第２の比較手段と、前記第１の比較手段による比較の結果、前記第１のラッチ手段の信号入力ノードと信号出力ノードにおける信号論理値が同一の場合には信号を保持させるための一定の論理値信号を生成し、異なる場合には外部クロック信号に基づいて第１のクロック信号を生成する第１の制御手段と、前記第２の比較手段による比較の結果、前記第２のラッチ手段の信号入力ノードと信号出力ノードにおける信号論理値が同一の場合には信号を保持させるための一定の論理値信号を生成し、異なる場合には前記外部クロック信号に基づいて第２のクロック信号を生成する第２の制御手段と、外部から入力される選択信号に基づいて、前記第１のクロック信号または前記外部クロック信号を選択し、前記第１の内部クロック信号として前記第１のラッチ手段へ出力する第１の選択手段と、前記選択信号に基づいて、前記第２のクロック信号または前記外部クロック信号を選択し、前記第２の内部クロック信号として前記第２のラッチ手段へ出力する第２の選択手段を有することを特徴とするフリップフロップ回路が提供される。
【０００６】
また、本発明の別の一態様によれば、上述したフリップフロップ回路を用いた半導体集積回路装置であって、前記フリップフロップ回路の前記選択信号が伝達される配線パターンは、少なくともその一部が上部配線層に形成されていることを特徴とする半導体集積回路装置が提供される。
【発明の効果】
【０００７】
本発明によれば、フリップフロップ回路の低消費電力モードと高周波数モードとを必要に応じて容易に選択することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例】
【０００９】
図１は、本発明の実施例に係わるフリップフロップ回路を示す回路図である。
【００１０】
本発明の実施例に係わるフリップフロップ回路は、クロック信号に応じて入力信号を保持または通過させる縦列接続された２つのラッチ回路１１および１２（以下、「ＤＬＴ１１、ＤＬＴ１２」という。）、ＤＬＴ１１またはＤＬＴ１２の入力ノードと出力ノードにおける信号の論理値をそれぞれ比較する２つの比較回路１３および１４、比較回路１３または１４の出力（以下、「ＣＬまたはＣＨ」という。）と外部から入力されるクロック信号（以下、「ＣＫ」という。）に基づいてＤＬＴ１１またはＤＬＴ１２を制御するためのクロック信号をそれぞれ生成する２つの制御回路１５および１６、および外部からの選択信号（以下、「ＳＥＬ」という。）に基づいて制御回路１５または１６の出力とＣＫのうちいずれかを選択してそれぞれＤＬＴ１１またはＤＬＴ１２へ出力する２つの選択回路１７および１８を備えている。
【００１１】
ＤＬＴ１１のデータ入力（ｄ）には入力信号（以下、「ＩＮ」という。）が接続され、ＤＬＴ１１の出力（ｑ）はＤＬＴ１２のデータ入力（ｄ）に接続され、ＤＬＴ１２の出力（ｑ）は出力信号（以下、「ＯＵＴ」という。）として出力される。
【００１２】
比較回路１３の第１の入力にはＤＬＴ１１のデータ入力（ｄ）であるＩＮが接続され、第２の入力にはＤＬＴ１１の出力（ｑ）が接続され、比較回路１３の出力はＣＬとして制御回路１５の第１の入力に接続されている。
【００１３】
制御回路１５の第２の入力にはＣＫが接続され、制御回路１５の出力は選択回路１７の第１の入力に接続されている。選択回路１７の第２の入力にはＣＫが接続され、選択回路１７の制御入力にはＳＥＬが接続され、選択回路１７の出力は第１の内部クロック信号としてＤＬＴ１１のクロック入力（/ｃｌｋ）に接続されている。
【００１４】
比較回路１４の第１の入力にはＤＬＴ１２のデータ入力（ｄ）であるＤＬＴ１１の出力（ｑ）が接続され、第２の入力にはＤＬＴ１２の出力（ｑ）であるＯＵＴが接続され、比較回路１４の出力はＣＨとして制御回路１６の第１の入力に接続されている。
【００１５】
制御回路１６の第２の入力にはＣＫが接続され、制御回路１６の出力は選択回路１８の第１の入力に接続されている。選択回路１８の第２の入力にはＣＫが接続され、選択回路１８の制御入力にはＳＥＬが接続され、選択回路１８の出力は第２の内部クロック信号としてＤＬＴ１２のクロック入力（ｃｌｋ）に接続されている。
【００１６】
ＤＬＴ１１は、２つのクロックトインバータと１つのインバータで構成されたＤ-ラッチであり、クロック入力/ｃｌｋが“Ｈ”レベルの時にデータ入力ｄの論理値に関わりなく出力ｑを保持し、クロック入力/ｃｌｋが“Ｌ”レベルの時にｄを通過させて出力する。
【００１７】
ここで、/ｃｌｋの先頭に付した記号“/”は、クロック信号/ｃｌｋが“Ｌ”レベルでアクティブ（この場合は、信号を出力する。）になることを表す。また、図１のＤＬＴ１１の/ｃｌｋに付した“○”印も同様の意味を表している。
【００１８】
ＤＬＴ１２は、ＤＬＴ１１と同様の構成であるが、クロック入力ｃｌｋに対する動作特性が逆になっている。すなわち、クロック入力ｃｌｋが“Ｌ”レベルの時にデータ入力ｄの論理値に関わりなく出力ｑを保持し、クロック入力ｃｌｋが“Ｈ”レベルの時にｄを通過させて出力する。
【００１９】
このように、クロック入力に対する動作特性が逆の２つのラッチ回路を縦列接続することにより、一般には、それぞれのクロック入力に同じクロック信号を入力して、クロック信号に同期して入力信号を転送するシフトレジスタとして動作させることができる。
【００２０】
比較回路１３は、図１に示したように、排他的論理和を演算するＥｘ−ＮＯＲ回路であり、ＤＬＴ１１の信号入力ノード（ｄ）と信号出力ノード（ｑ）における信号論理値が同じであれば、比較結果ＣＬとして“Ｈ”レベルを出力し、ｄとｑの信号論理値が互いに異なれば、比較結果ＣＬとして“Ｌ”レベルを出力する。
【００２１】
比較回路１４は、同様にＤＬＴ１２の信号入力ノード（ｄ）と信号出力ノード（ｑ）における信号論理値を比較するが、比較結果の論理値は比較回路１３とは逆になる。すなわち、比較回路１４は、排他的論理和を演算するＥｘ−ＯＲ回路であり、ＤＬＴ１２のｄとｑの信号論理値が同じであれば、比較結果ＣＨとして“Ｌ”レベルを出力し、ｄとｑの信号論理値が互いに異なれば、比較結果ＣＨとして“Ｈ”レベルを出力する。
【００２２】
比較回路１３と１４の論理の違いは、ＤＬＴ１１および１２のクロック信号に対する動作特性が逆になっているためで、いずれも、ｄとｑの論理値が同じであれば、無駄な動作を回避して消費電流を抑制するために、データを保持するような信号を生成するよう構成されている。
【００２３】
制御回路１５は、図１に示したように、ＣＬとＣＫを入力として論理和を演算するＯＲ回路であり、ＣＬが“Ｈ”レベルであれば、ＣＫの値に関わりなくＤＬＴ１１を保持状態にする“Ｈ”レベル固定のクロック信号を生成し、ＣＬが“Ｌ”レベルであれば、ＣＫに基づいてクロック信号を生成する。
【００２４】
制御回路１６は、図１に示したように、ＣＨとＣＫを入力として論理積を演算するＡＮＤ回路であり、ＣＨが“Ｌ”レベルであれば、ＣＫの値に関わりなくＤＬＴ１２を保持状態にする“Ｌ”レベル固定のクロック信号を生成し、ＣＨが“Ｈ”レベルであれば、ＣＫに基づいてクロック信号を生成する。
【００２５】
選択回路１７は、制御回路１５からのクロック信号とＣＫを入力とする２入力１出力のセレクタ回路であり、ＳＥＬの値に基づいて、いずれかを選択して内部クロック信号としてＤＬＴ１１のクロック入力/ｃｌｋへ出力する。
【００２６】
すなわち、ＳＥＬが“Ｈ”レベルの場合は、入力ａに接続された制御回路１５からのクロック信号が選択され、ＳＥＬが“Ｌ”レベルの場合は、入力ｂに接続されたＣＫが選択され、ＤＬＴ１１へ出力される。
【００２７】
同様に、選択回路１８は、ＳＥＬの値に基づいて、制御回路１６からのクロック信号とＣＫのうちいずれかを選択して、ＤＬＴ１２のクロック入力ｃｌｋへ出力するセレクタ回路である。
【００２８】
図２は、本発明の実施例に係わるフリップフロップ回路を用いた半導体集積回路装置を示す回路ブロック図である。ここでは、主に、図１のフリップフロップ回路における選択信号の生成方法に関する部分を示した。
【００２９】
本発明の実施例に係わるフリップフロップ回路を用いた半導体集積回路装置は、図１に示したフリップフロップ回路２１、およびフリップフロップ回路２１に供給されるＳＥＬを電源配線（以下、「Ｖｃｃ」という。）またはグランド配線（以下、「Ｖｓｓ」という。）に接続するための上層配線部分２２を備えている。
【００３０】
上層配線部分２２は、ＳＥＬを伝達する配線の少なくとも一部分が多層配線の上部配線層に形成されており、階層設計の最終段階でＳＥＬを“Ｈ”レベルにするか、“Ｌ”レベルにするかを選択できるようになっている。具体的には、図２に示したように、上部配線層でＶｃｃに接続するか、Ｖｓｓに接続するかを変更できる構成になっている。
【００３１】
また、このように上層配線部分２２を設けることで、ＬＳＩの試作後に、そのテスト結果に基づいてフリップフロップ回路２１を低消費電力モードにするか、高周波数モード（高速動作モード）にするかを容易に変更することができる。
【００３２】
上記実施例によれば、フリップフロップ回路２１の低消費電力モードと高周波数モードとを必要に応じてＳＥＬにより容易に選択することができる。
【００３３】
また、上記実施例によれば、１つのＬＳＩにおいて低消費電力モードと高周波数モードを上部配線層で容易に切り替えることができるので、適用するアプリケーションによってその動作モードを使い分けて対応することができる。
【００３４】
さらに、上記実施例によれば、ＬＳＩの開発において、ＳＥＬの値を変更することにより容易にフリップフロップ回路２１の機能を選択できるので、設計の最終段階でその機能を決定することができる。これにより、詳細設計から最終段階での回路シミュレーションまでを何度も繰り返す必要がなくなり、製品設計の期間を大幅に短縮することができる。
【００３５】
さらに、上記実施例によれば、ＳＥＬの配線の一部を上部配線層に形成しているので、ＬＳＩ試作後にそのテスト結果に基づいて、フリップフロップ回路２１の機能を短期間で容易に変更でき、製品開発の期間を大幅に短縮することができる。
【００３６】
上記実施例では、ＤＬＴ１１およびＤＬＴ１２は、２つのクロックトインバータと１つのインバータで構成されたＤ-ラッチであるとしたが、本発明はこれに限られるものではなく、縦列接続によりシフトレジスタを構成できるラッチ回路であれば、原理的には適用可能である。
【００３７】
また、上述の実施例では、ＳＥＬは、上部配線層でＶｃｃまたはＶｓｓに接続するとしたが、本発明はこれに限られるものではなく、例えば、ＬＳＩに内蔵した遅延線（Delay Line）の値により、ＬＳＩの仕上がりプロセスや、使用環境（温度、電圧等）を感知して、その結果でＳＥＬを制御するような構成とすることもできる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施例に係わるフリップフロップ回路を示す回路図。
【図２】本発明の実施例に係わるフリップフロップ回路を用いた半導体集積回路装置を示す回路ブロック図。
【符号の説明】
【００３９】
１１、１２  ラッチ回路（ＤＬＴ）
１３、１４  比較回路
１５、１６  制御回路
１７、１８  選択回路
２１  フリップフロップ回路
２２  上層配線部分
【図１】
2007336216.tif 000003
【図２】
2007336216.tif 000004