(57)【要約】【課題】テストのためにマクロセルを選択等するための信号が入力される端子数を低減する。【解決手段】リセット信号ＲＳＴがＬ（Ｌｏｗ）レベルの状態で、外部入力テスト端子１０２にシリアル信号が入力されると、シリアルパラレル変換回路１０３および制御回路１０４により、パラレル変換されたマクロ選択信号ＭＳ１〜ＭＳ５が生成され、これに応じて、リセット信号ＲＳＴがＨ（Ｈｉｇｈ）レベルになるとマクロ１０５ａ〜１０５ｅが選択的にテスト動作状態にされる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のマクロセルと、
テスト時に、外部から入力されるシリアル信号をパラレル変換して、パラレルの選択制御信号を生成するシリアルパラレル変換回路、または
テスト時に、外部から入力されるアナログ信号をＡ／Ｄ変換して、ディジタルの選択制御信号を生成するＡ／Ｄ変換回路と、
を備え、
上記選択制御信号に基づいて、上記複数のマクロセルのうちの１つ以上が選択され、テスト動作状態にされるように構成されていることを特徴とする半導体集積回路。
【請求項２】
請求項１の半導体集積回路であって、
さらに、上記選択制御信号をデコードするデコード回路を備え、
上記デコード結果に基づいて、上記選択がなされるように構成されていることを特徴とする半導体集積回路。
【請求項３】
請求項１の半導体集積回路であって、
さらに、上記選択制御信号に基づいて、上記選択されたマクロセルのうちの少なくとも１つのマクロセル出力信号が選択され、有効にされるように構成されていることを特徴とする半導体集積回路。
【請求項４】
請求項３の半導体集積回路であって、
さらに、上記選択制御信号をデコードするデコード回路を備え、
上記デコード結果に基づいて、上記マクロセル出力信号の選択がなされるように構成されていることを特徴とする半導体集積回路。
【請求項５】
請求項３の半導体集積回路であって、
上記選択されたマクロセル出力信号が半導体集積回路の外部に出力されるように構成されていることを特徴とする半導体集積回路。
【請求項６】
請求項５の半導体集積回路であって、
上記シリアル信号、または上記アナログ信号が外部から入力される端子と、上記マクロセル出力信号が半導体集積回路の外部に出力される端子とが、共用されることを特徴とする半導体集積回路。
【請求項７】
請求項１の半導体集積回路であって、
上記選択制御信号は、選択されるマクロセルの動作タイミングを示すタイミング制御情報を含み、
上記タイミング制御情報に基づいて、上記マクロセルをテスト動作状態にするタイミングが制御されるように構成されていることを特徴とする半導体集積回路。
【請求項８】
請求項１の半導体集積回路であって、
所定のリセット信号が第１のレベルのときに、上記シリアル信号、または上記アナログ信号の取り込みが行われ、
上記リセット信号が第２のレベルのときに、上記選択制御信号に応じたマクロセルがテスト動作状態になるように構成されていることを特徴とする半導体集積回路。
【請求項９】
請求項１の半導体集積回路であって、
上記複数のマクロセルのうちの少なくとも１つは、メモリを構成することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一チップ内に複数のマクロセルを有する半導体集積回路に関し、特に、上記マクロセルを選択的にテストすることができる半導体集積回路に関するものである。
【背景技術】
【０００２】
同一チップ内に複数のマクロセルを有する半導体集積回路においては、マクロセルごとに動作確認などのテストを必要とされることがある。そのようなテストを可能とする半導体集積回路としては、外部から所定のコード化された選択信号を入力し、内部でデコードされたデコード信号に基よって、各マクロセルを選択的にテスト動作状態にするものが知られている（例えば、特許文献１参照。）。
【特許文献１】特開平１−１９５３７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記のように半導体集積回路の外部から選択信号を入力する場合、例えば２のｎ乗個のマクロセルのうちの１つが択一的に選択されるようにするためには、少なくともｎ個の外部信号入力端子が必要となる。また、２つ以上のマクロセルが選択可能にするためには、さらに多くの端子が必要となる。
【０００４】
したがって、従来の半導体集積回路は、端子数を低減したりテストの柔軟性を高めたりすることができないという問題点を有していた。
【０００５】
本発明は、上記の点に鑑み、少ない端子数でマクロセルを柔軟に選択してテストすることなどができるようにすることを目的としている。
【課題を解決するための手段】
【０００６】
上記の課題を解決するため、本発明は、
複数のマクロセルと、
テスト時に、外部から入力されるシリアル信号をパラレル変換して、パラレルの選択制御信号を生成するシリアルパラレル変換回路、または
テスト時に、外部から入力されるアナログ信号をＡ／Ｄ変換して、ディジタルの選択制御信号を生成するＡ／Ｄ変換回路と、
を備え、
上記選択制御信号に基づいて、上記複数のマクロセルのうちの１つ以上が選択され、テスト動作状態にされるように構成されていることを特徴とする。
【０００７】
これにより、少数の端子から入力されたシリアル信号やアナログ信号に基づいて、複数のマクロセルのうちの１つ以上を種々の組み合わせで選択することなどができる。
【発明の効果】
【０００８】
本発明によれば、少ない端子数でマクロセルを柔軟に選択してテストすることなどができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００１０】
《発明の実施形態１》
図１は、１チップで形成される半導体集積回路１００の要部の構成を示すブロック図である。この半導体集積回路１００には、リセット端子１０１、外部入力テスト端子１０２、シリアルパラレル変換回路１０３、制御回路１０４、および複数（例えば５つ）のマクロ１０５ａ〜１０５ｅ（マクロセル）が設けられている。上記マクロ１０５ａ〜１０５ｅは、特に限定されないが、例えばメモリを構成する。
【００１１】
上記シリアルパラレル変換回路１０３には、リセット端子１０１からリセット信号ＲＳＴが入力され、外部入力テスト端子１０２からシリアルの選択制御信号ＴＩ（入力テスト信号）が入力されるようになっている。
【００１２】
シリアルパラレル変換回路１０３は、例えば図２に示すように、直列に接続されたＤフリップフロップ２０１〜２０５を有し、半導体集積回路１００の外部から入力される（または内部で生成される）クロック信号ＣＬＫに同期して、シリアルの選択制御信号をパラレルの選択制御信号に変換するようになっている。
【００１３】
制御回路１０４は、例えば図２に併せて示すように、ラッチ２０６〜２１０、およびＡＮＤ回路２１１〜２１６を有している。ラッチ２０６〜２１０は、リセット信号ＲＳＴがＨ（Ｈｉｇｈ）レベルの間、直前に入力された信号を保持する。ＡＮＤ回路２１１〜２１６は、リセット信号ＲＳＴがＨレベルの間、ラッチ２０６〜２１０から出力される信号をマクロ選択信号ＭＳ１〜ＭＳ５として各マクロ１０５ａ〜１０５ｅに出力するようになっている。
【００１４】
各マクロ１０５ａ〜１０５ｅは、上記マクロ選択信号ＭＳ１〜ＭＳ５が例えばＨレベルの場合に、テスト動作状態になって、それぞれ所定の動作をするようになっている。
【００１５】
以下、具体的な動作の例を説明する。
【００１６】
例えばマクロ１０５ｂ・１０５ｃ・１０５ｅをテスト動作状態にする場合、図３に示すように、リセット信号ＲＳＴがＬ（Ｌｏｗ）レベルの状態で、レベルがハイ・ロー・ハイ・ハイ・ローの順（降順）に変化する選択制御信号ＴＩが入力される。各レベルは、クロック信号の立ち上がりに同期して順次シフトされながら、Ｄフリップフロップ２０１〜２０５に保持される。
【００１７】
リセット信号ＲＳＴがＨレベルになるとともにクロック信号ＣＬＫがＬレベルに維持されると、各Ｄフリップフロップ２０１〜２０５の出力がラッチ２０６〜２１０に保持されるとともに、ＡＮＤ回路２１１〜２１６からマクロ選択信号ＭＳ１〜ＭＳ５として出力される。
【００１８】
そこで、Ｈレベルになったマクロ選択信号ＭＳ２・ＭＳ３・ＭＳ５が入力されるマクロ１０５ｂ・１０５ｃ・１０５ｅがテスト動作状態になり、これらの動作のテスト等が行われる。その際、例えば図示しない経路でマクロ１０５ｂ…に入力される入力信号に応じた動作のテスト等が行われる場合には、そのためのテストデータ信号が別途（通常動作時と同じ経路などで）与えられる。また、テスト動作の結果は、例えばマクロ１０５ｂ…から図示しない経路を介して、通常動作時と同様にまたはテスト動作専用に出力される信号によって評価される。
【００１９】
上記のように、シリアル信号としてマクロ選択信号を与えるようにすることにより、半導体集積回路１００に設ける端子や、パッドの数、チップ面積を低減することが容易にでき、しかも、各マクロが単体で動作する状態に限らず、例えば実使用時に複数のマクロが同時に動作するかどうかに応じて、その実使用時と同様の動作状態にして正確に評価することなども容易にできる。
【００２０】
また、特に限定されないが、上記のようにシリアル信号の保持タイミングを制御するために、制御回路１０４等、チップに共通のリセット信号ＲＳＴを用いることによって、制御用の端子数を減らすだけでなく、テスト時にリセットのタイミングを特に考慮することなくテストを開始でき、テスト時間の短縮を図ることも容易にできる。
【００２１】
なお、シリアルパラレル変換回路の構成やビット数、保持順序などは上記に限らず、種々可能であり、また、ラッチ２０６〜２１０等もテスト動作タイミング等に応じては必ずしも設けなくてもよい。
【００２２】
また、半導体集積回路１００にテスト動作ではなく通常の動作を行わせるためには、例えばＤフリップフロップ２０１〜２０５やラッチ２０６〜２１０に上記と同様な、動作させるべきマクロ１０５ａ〜１０５ｅに応じた信号を保持させるようにしてもよく、また、別途与える通常動作制御信号をアサートしたり、テスト動作信号をネゲートするようにしたりして動作の有無が制御されるようにしてもよい。
【００２３】
《発明の実施形態２》
実施形態１と同様にテスト動作が行われる場合に、各マクロセルから出力される信号が選択的に有効にされる（半導体集積回路内の他の回路や外部に出力される）ようにしてもよい。
【００２４】
具体的には、実施形態２の半導体集積回路１００は、例えば図４に示すように、実施形態１のシリアルパラレル変換回路１０３および制御回路１０４に代えて、シリアルパラレル変換回路６０３および制御回路６０４を備えている点と、さらにセレクタ６０６を備えている点が異なる。
【００２５】
シリアルパラレル変換回路６０３および制御回路６０４は、それぞれ１０ビットのデータをシリアルパラレル変換するように構成され、制御回路６０４の出力のうちの５ビット（マクロ選択信号ＭＳ１〜ＭＳ５）は、実施形態１と同様にマクロ１０５ａ〜１０５ｅの選択に用いられ、他の５ビット（出力選択信号ＭＳＯ１〜ＭＳＯ５）は、マクロ１０５ａ〜１０５ｅの出力の選択に用いられる。
【００２６】
セレクタ６０６は、具体的には例えば図５に示すように、Ｎチャネルトランジスタ７０１〜７０５を備えて構成され、出力選択信号ＭＳＯ１〜ＭＳＯ５に応じて、マクロ１０５ａ〜１０５ｅのうちの何れか１つからの出力が選択されて、出力端子等に接続されるようになっている。
【００２７】
上記のように構成された半導体集積回路１００においては、テスト動作状態にされるマクロ１０５ａ〜１０５ｅの選択は実施形態１と同じように行われる。また、マクロ１０５ａ〜１０５ｅからの出力信号に関しては、何れか１つが、出力選択信号ＭＳＯ１〜ＭＳＯ５に基づいて導通状態になったＮチャネルトランジスタ７０１〜７０５を介して出力端子に接続され、半導体集積回路１００の外部から確認してテスト動作を評価することなどができるようになる。
【００２８】
上記のように、テスト動作状態にされるマクロ１０５ａ〜１０５ｅの選択に加えて、出力信号の選択もシリアル信号として与えられる制御信号に基づいて行われることにより、やはり端子数等を低減しつつ、柔軟なテストを行うことなどが容易にできる。
【００２９】
なお、半導体集積回路１００の外部に出力される信号は１つに限らず、セレクタ６０６に代えて複数入出力のセレクタを用いて、複数の信号を出力され得るようにしてもよい。
【００３０】
また、選択された出力信号は、必ずしも半導体集積回路１００の外部に出力されるのに限らず、内部の他の回路に対して出力されるようにしたりしてもよい。
【００３１】
《発明の実施形態３》
シリアルパラレル変換された選択信号が出力信号の選択に直接用いられるのに限らず、デコードされた信号によって同様な選択が行われるようにしてもよい。
【００３２】
具体的には、実施形態３の半導体集積回路１００は、例えば図６に示すように、実施形態２のシリアルパラレル変換回路６０３および制御回路６０４に代えて、シリアルパラレル変換回路８０３および制御回路８０４を備えている点と、さらにデコーダ８０７を備えている点が異なる。
【００３３】
シリアルパラレル変換回路８０３および制御回路８０４は、８ビットのデータをシリアルパラレル変換するように構成され、制御回路８０４の出力のうちの５ビット（マクロ選択信号ＭＳ１〜ＭＳ５）は、実施形態１、２と同様にマクロ１０５ａ〜１０５ｅの選択に用いられる。また、他の３ビットはデコーダ８０７によってデコードされ、生成された出力選択信号ＭＳＯ１〜ＭＳＯ５が、実施形態２と同様にマクロ１０５ａ〜１０５ｅの出力の選択に用いられる。
【００３４】
すなわち、マクロ１０５ａ〜１０５ｅから出力される５つの出力信号のうち１つだけが選択される場合には、選択のパターンは５種類なので、３ビットの情報量があれば足りる。したがって、上記のようにデコーダを設けることによって、入力されるシリアル信号のビット数等を少なく抑えることができ、入力に要する時間やハードウェア規模を容易に低減することができる。
【００３５】
《発明の実施形態４》
実施形態３の出力信号の選択と同様に、テスト動作状態にするマクロ１０５ａ〜１０５ｅの選択も、デコードされた信号に基づいて行われるようにしてもよい。
【００３６】
具体的には、例えば図７に示すように、実施形態３のシリアルパラレル変換回路８０３、制御回路８０４、およびデコーダ８０７に代えて、シリアルパラレル変換回路９０３、制御回路９０４、およびデコーダ９０７が設けられている。
【００３７】
シリアルパラレル変換回路９０３および制御回路９０４は、マクロ選択信号ＭＳ１〜ＭＳ５および出力選択信号ＭＳＯ１〜ＭＳＯ５のパターンの数に応じたビット数のシリアル信号をパラレル信号に変換し、これをデコーダ９０７がデコードして、それぞれ５ビットの各選択信号を出力するようになっている。
【００３８】
このようなデコードをすることによって、例えば各マクロ単体の動作と、全マクロの同時動作との６種類のテストだけを行う場合など、テストパターンが絞られる場合や、マクロの選択と出力の選択との組み合わせ限られる場合などに、入力されるシリアル信号のビット数等をより少なく抑えることが容易にできる。
【００３９】
なお、出力選択信号はシリアル信号として直接入力し、マクロ選択信号だけをデコードして生成するようにしてもよい。
【００４０】
《発明の実施形態５》
実施形態５の半導体集積回路１００は、例えば図８に示すように、実施形態２と比べて、外部入力テスト端子１０２に代えて外部入出力端子１００２が設けられるとともに、さらに端子入出力セレクタ１００７が設けられている。そして、シリアル入力信号、およびマクロからの出力信号が上記端子入出力セレクタ１００７を経由することによって、外部入出力端子１００２が入出力で兼用されるようになっている。
【００４１】
上記端子入出力セレクタ１００７は、具体的には例えば図９に示すように、Ｎチャネルトランジスタ１１０１〜１１０２、およびインバータ１１０３を備えて構成され、リセット信号ＲＳＴがＬレベルのときには、外部入出力端子１００２から入力されたシリアル信号をシリアルパラレル変換回路６０３に与える一方、リセット信号ＲＳＴがＨレベルのとき、すなわちテスト動作時には、マクロ１０５ａ〜１０５ｅの出力信号を外部入出力端子１００２から外部に出力するようになっている。
【００４２】
上記のように外部入出力端子１００２を入出力で兼用することによって、一層、端子数を低減することが容易にできる。
【００４３】
《発明の実施形態６》
実施形態６の半導体集積回路１００は、例えば図１０に示すように、実施形態１と比べて、シリアルパラレル変換回路１０３および制御回路１０４に代えて、シリアルパラレル変換回路１２０３および制御回路１２０４を有するとともに、タイミング制御回路１２０６を有している。
【００４４】
タイミング制御回路１２０６は、具体的には例えば図１１に示すように、それぞれマクロ１０５ａ〜１０５ｅに対応するタイミング制御ユニット１３０１を有している。各タイミング制御ユニット１３０１は、インバータ１３０２、ＡＮＤ回路１３０３〜１３０４、遅延回路１３０５、およびＯＲ回路１３０６を備えて構成されている。このタイミング制御回路１２０６は、マクロ１０５ａ〜１０５ｅが選択される際に、Ｈレベルになるマクロ選択信号ＭＳ１〜ＭＳ５をそのまま、または所定の遅延時間だけ遅延させて、ＴＣＭＳ１〜ＴＣＭＳ５として出力するようになっている。上記遅延させるかどうかの制御は、シリアルの選択制御信号に先だって同様にシリアル信号として入力され、パラレル変換されて図示しない保持部に保持されたタイミング制御信号ＴＣ１〜ＴＣ５に応じて行われる。
【００４５】
上記のように構成されていることによって、例えばマクロ１０５ａが選択されて動作テストされる場合に、対応するタイミング制御信号ＴＣ１がＨレベルであれば、マクロ選択信号ＭＳ１はＯＲ回路１３０６を介して遅延したタイミングでＨレベルに遷移する。そこで、マクロ１０５ａは上記遅延時間だけ遅れてテスト動作を開始する。すなわち、各マクロ１０５ａ〜１０５ｅが実際の使用時と同じタイミングで動作する場合の状態を再現した、より正確な評価をすることが容易に可能になる。
【００４６】
なお、上記遅延時間は１通りに限らず、遅延回路の遅延時間を可変にしたり、複数種類の遅延回路を設けるなどして、やはりシリアル信号などとして与えられる制御信号に応じて調整できるようにしてもよい。
【００４７】
《発明の実施形態７》
上記のようなシリアル信号の代わりに、アナログ信号によって、マクロの選択等が行われるようにしてもよい。
【００４８】
実施形態７の半導体集積回路１００は、例えば図１２に示すように、アナログディジタル変換回路４０３を備え、外部入力テスト端子１０２に入力された電圧に応じて、ディジタル信号であるマクロ選択信号ＭＳ１〜ＭＳ５を出力するようになっている。
【００４９】
上記アナログディジタル変換回路４０３としては、例えば図１３に示すようなものを用いることができる。このアナログディジタル変換回路４０３は、抵抗５０１〜５０５で電源電圧を分圧して得られた各基準電圧と、外部入力テスト端子１０２から入力されたアナログ信号の電圧とを、それぞれ比較回路５０６〜５１０で比較することによって、例えばマクロ選択信号ＭＳ１だけをＨレベルにしたり、マクロ選択信号ＭＳ１〜ＭＳ５を何れもＨレベルにしたりし得るようになっている。
【００５０】
上記のように構成することによって、所定の電圧の１つのアナログ信号を入力するだけで、アナログディジタル変換された信号によってマクロ１０５ａ〜１０５ｅの選択を制御することなどができるので、やはり、端子数を低減することなどが容易にできる。
【００５１】
なお、上記のようなアナログディジタル変換回路４０３を用いれば、回路規模を比較的小さく抑えやすいが、これに限らず、例えば３２段階の電圧に応じた５ビットのディジタル信号を出力するものを用いて、マクロ１０５ａ〜１０５ｅを任意の組み合わせで選択できるようにするなど、選択パターンの組み合わせの数等に応じて、種々のアナログディジタル変換回路を用いればよい。
【００５２】
なお、上記各実施形態や変形例で説明した構成要素は、論理的に可能な範囲で種々組み合わせてもよい。具体的には、例えば実施形態６で説明したようなマクロ１０５ａ〜１０５ｅの動作開始タイミングを制御する手法を実施形態２〜５のように出力信号の選択等も行われるものに適用してもよいし、また、実施形態７で説明したようなアナログディジタル変換を行う手法を用いて、実施形態２〜６のように出力信号の選択や、さらに動作開始タイミングの制御等も行われるようにしたりしてもよい。
【産業上の利用可能性】
【００５３】
本発明にかかる半導体集積回路は、少ない端子数でマクロセルを柔軟に選択してテストすることなどができるという効果を有し、同一チップ内に複数のマクロセルを有する半導体集積回路等として有用である。
【図面の簡単な説明】
【００５４】
【図１】実施形態１の半導体集積回路の要部の構成を示すブロック図である。
【図２】同、シリアルパラレル変換回路の具体的な構成を示す回路図である。
【図３】同、各部の信号を示すタイミングチャートである。
【図４】実施形態２の半導体集積回路の要部の構成を示すブロック図である。
【図５】同、セレクタ６０６の具体的な構成を示す回路図である。
【図６】実施形態３の半導体集積回路の要部の構成を示すブロック図である。
【図７】実施形態４の半導体集積回路の要部の構成を示すブロック図である。
【図８】実施形態５の半導体集積回路の要部の構成を示すブロック図である。
【図９】同、セレクタ６０６の具体的な構成を示す回路図である。
【図１０】実施形態６の半導体集積回路の要部の構成を示すブロック図である。
【図１１】同、タイミング制御回路１２０６の具体的な構成を示す回路図である。
【図１２】実施形態７の半導体集積回路の要部の構成を示すブロック図である。
【図１３】同、アナログディジタル変換回路４０３の具体的な構成を示す回路図である。
【符号の説明】
【００５５】
１００      半導体集積回路
１０１      リセット端子
１０２      外部入力テスト端子
１０３      シリアルパラレル変換回路
１０４      制御回路
１０５ａ〜１０５ｅ      マクロ
２０１〜２０５    Ｄフリップフロップ
２０６〜２１０    ラッチ
２１１〜２１６    ＡＮＤ回路
４０３            アナログディジタル変換回路
５０１〜５０５    抵抗
５０６〜５１０    比較回路
６０３            シリアルパラレル変換回路
６０４            制御回路
６０６            セレクタ
７０１〜７０５    Ｎチャネルトランジスタ
８０３      シリアルパラレル変換回路
８０４      制御回路
８０７      デコーダ
９０３      シリアルパラレル変換回路
９０４      制御回路
９０７      デコーダ
１００２      外部入出力端子
１００７      端子入出力セレクタ
１１０１〜１１０２  Ｎチャネルトランジスタ
１１０３      インバータ
１２０３      シリアルパラレル変換回路
１２０４      制御回路
１２０６      タイミング制御回路
１３０１      タイミング制御ユニット
１３０２      インバータ
１３０３〜１３０４  ＡＮＤ回路
１３０５      遅延回路
１３０６      ＯＲ回路
ＭＳ１〜ＭＳ５    マクロ選択信号
ＭＳＯ１〜ＭＳＯ５  出力選択信号
ＴＣ１〜ＴＣ５    タイミング制御信号
【図１】
2007294816.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2007294816.tif 000010
【図９】
2007294816.tif 000011
【図１０】
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【図１１】
2007294816.tif 000013
【図１２】
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【図１３】
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