(57)【要約】【課題】半導体集積回路装置の開発期間を短縮すると共に、回路の高性能化かつ低コスト化を図る。【解決手段】ＬＳＩコアとしてのＲＡＭ基板１１Ａ及びＭＰＵ基板１１Ｂとパッケージング後に回路を特定できるＦＰＧＡ基板１２とには、各基板の主面上に、各集積回路に電気的に接続されているパッド５１ａ，５１ｂ，５２ａがそれぞれ形成されている。半導体チップの張り合わせ技術を用いて、ＲＡＭ基板１１Ａの主面１１ａ及びＭＰＵ基板１１Ｂの主面１１ｂとＦＰＧＡ基板１２の主面１２ａとが、各パッド５１ａ，５１ｂ，５２ａに、はんだ又は金等よりなるボール１４をそれぞれ挟み、対向して接続されることにより、ＲＡＭ、ＭＰＵ及びＦＰＧＡはそれぞれ電気的に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の半導体基板の主面上に形成されている第１の集積回路と、
第２の半導体基板の主面上に形成されており、あらかじめ形成された能動素子を有し且つ配線層が形成されることにより回路が特定される第２の集積回路と、
前記第１の半導体基板の主面上に形成されており、前記第１の集積回路と電気的に接続されている第１のパッドと、
前記第２の半導体基板の主面上に形成されており、前記第２の集積回路と電気的に接続されている第２のパッドとを備え、
前記第１の半導体基板の主面と前記第２の半導体基板の主面とが対向し且つ前記第１のパッドと前記第２のパッドとが接続されることにより、前記第１の集積回路と前記第２の集積回路とは電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項２】
前記第２の集積回路はゲートアレイよりなることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
第１の半導体基板の主面上に形成されている第１の集積回路と、
第２の半導体基板の主面上に形成されており、汎用性を有するセルよりなる第２の集積回路と、
前記第１の半導体基板の主面上に形成されており、前記第１の集積回路と電気的に接続されている第１のパッドと、
前記第２の半導体基板の主面上に形成されており、前記第２の集積回路と電気的に接続されている第２のパッドとを備え、
前記第１の半導体基板の主面と前記第２の半導体基板の主面とが対向し且つ前記第１のパッドと前記第２のパッドとが接続されることにより、前記第１の集積回路と前記第２の集積回路とは電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項４】
第１の半導体基板の主面上に形成されている第１の集積回路と、
第２の半導体基板の主面上に形成されており、書き換え可能なメモリよりなる第２の集積回路と、
前記第１の半導体基板の主面上に形成されており、前記第１の集積回路と電気的に接続されている第１のパッドと、
前記第２の半導体基板の主面上に形成されており、前記第２の集積回路と電気的に接続されている第２のパッドとを備え、
前記第１の半導体基板の主面と前記第２の半導体基板の主面とが対向し且つ前記第１のパッドと前記第２のパッドとが接続されることにより、前記第１の集積回路と前記第２の集積回路とは電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項５】
前記第１の集積回路はゲートアレイよりなることを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路装置。
【請求項６】
前記第１の集積回路はスタンダードセルよりなることを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路装置。
【請求項７】
前記第１の集積回路は書き換え可能なメモリよりなることを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路装置。
【請求項８】
前記第１の集積回路は規格生産された集積回路であることを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路装置。
【請求項９】
第１の半導体基板の主面上に、機能及び回路規模が決定された第１の集積回路を形成する第１の集積回路形成工程と、
前記第１の集積回路の回路規模から第２の集積回路の回路規模を決定する第２の集積回路決定工程と、
第２の半導体基板の主面上に、回路規模が決定されていると共に、冗長配線を有し且つ外部端子から入力される電気信号によって前記冗長配線が接続又は切断されることにより回路が特定される第２の集積回路を形成する第２の集積回路形成工程と、
前記第１の半導体基板の主面上に前記第１の集積回路と電気的に接続された第１のパッドを形成すると共に、前記第２の半導体基板の主面上に前記第２の集積回路と電気的に接続された第２のパッドを形成するパッド形成工程と、
前記第１の半導体基板の主面と前記第２の半導体基板の主面とが対向し、前記第１のパッドと前記第２のパッドとが接続し、前記第１の集積回路又は前記第２の集積回路と電気的に接続している外部端子がパッケージ外部に突出した状態で、前記第１の半導体基板と前記第２の半導体基板とをパッケージングするパッケージング工程とを備えていることを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
前記パッケージング工程の後に、
前記第２の集積回路の論理機能を確定する機能確定工程と、
前記パッケージの外部端子から電気信号を入力し、前記第２の集積回路の前記論理機能が実現されるように、前記第２の集積回路に設けられている前記冗長配線を接続又は切断することにより、前記第２の集積回路を特定する回路特定工程とをさらに備えていることを特徴とする請求項９に記載の半導体集積回路装置の製造方法。
【請求項１１】
前記第２の集積回路はフィールド・プログラマブル・ゲートアレイよりなることを特徴とする請求項９又は１０に記載の半導体集積回路装置の製造方法。
【請求項１２】
第１の半導体基板の主面上に、機能及び回路規模が決定された第１の集積回路を形成する第１の集積回路形成工程と、
前記第１の集積回路の回路規模から第２の集積回路の回路規模を決定すると共に、該第２の集積回路の論理機能を確定する第２の集積回路確定工程と、
前記第２の集積回路の確定された論理機能が実現されるように、前記第２の半導体基板の主面上に配線層を形成する第２の半導体基板配線層形成工程と、  
前記第１の半導体基板の主面上に前記第１の集積回路と電気的に接続された第１のパッドを形成すると共に、前記第２の半導体基板の主面上に前記第２の集積回路と電気的に接続された第２のパッドを形成するパッド形成工程と、
前記第１の半導体基板の主面と前記第２の半導体基板の主面とが対向し、前記第１のパッドと前記第２のパッドとが接続し、前記第１の集積回路又は前記第２の集積回路と電気的に接続している外部端子がパッケージ外部に突出した状態で、前記第１の半導体基板と前記第２の半導体基板とをパッケージングするパッケージング工程とを備えていることを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
前記第２の集積回路はゲートアレイよりなることを特徴とする請求項１２に記載の半導体集積回路装置の製造方法。
【請求項１４】
前記第１の集積回路は、冗長配線が設けられ、外部端子から入力される電気信号によって前記冗長配線が接続又は切断されることにより回路が特定されるフィールド・プログラマブル・ゲートアレイよりなることを特徴とする請求項９〜１３のいずれか１項に記載の半導体集積回路装置の製造方法。
【請求項１５】
前記パッケージング工程の後に、
前記第１の集積回路の論理機能を確定する機能確定工程と、
前記パッケージの外部端子から電気信号を入力して前記第１の集積回路の前記論理機能が実現されるように前記第１の集積回路に設けられている冗長配線を接続又は切断することにより、前記第１の集積回路を特定する回路特定工程とをさらに備えていることを特徴とする請求項１４に記載の半導体集積回路装置の製造方法。
【請求項１６】
前記第１の集積回路はゲートアレイよりなることを特徴とする請求項９〜１３のいずれか１項に記載の半導体集積回路装置の製造方法。
【請求項１７】
前記第１の集積回路はスタンダードセルよりなることを特徴とする請求項９〜１３のいずれか１項に記載の半導体集積回路装置の製造方法。
【請求項１８】
前記第１の集積回路は書き換え可能なメモリよりなることを特徴とする請求項９〜１３のいずれか１項に記載の半導体集積回路装置の製造方法。
【請求項１９】
前記第１の集積回路は規格生産された集積回路であることを特徴とする請求項９〜１３のいずれか１項に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特定用途向け半導体集積回路（＝ＡＳＩＣ）装置及びその製造方法に関し、特に、短期間で且つ低コストで製造された特定用途向け半導体集積回路装置及びその製造方法に関する。
【背景技術】
【０００２】
高機能を有する半導体基板集積回路を実現する実現方法として、以下に示す長所又は短所を持つ６つの製造方法が提案されている。
（１）マイクロプロセッサ（ＭＰＵ）を用いる製造方法
高性能マイクロプロセッサを用いて、そのメモリ部にプログラムを書き込むことにより特定用途向け回路を製造する方法である。
【０００３】
長所は、高速且つ低消費電力の製品が提供できること及び外部端子からプログラムを書き換えることにより仕様変更に柔軟に対応できることである。
【０００４】
一方、短所は、あらゆる機能を想定して該機能を回路に搭載するため、特定用途においては不要な回路を含むことになるので製造コストが高くなることである。製造コストを安価にするために専用のマイクロプロセッサを新たに開発すると、開発コストや開発期間が膨大となる。
（２）デジタルシグナルプロセッサ（ＤＳＰ）を用いる製造方法
ＤＳＰはデジタル信号処理に必要な回路を高密度に搭載したＬＳＩであって、そのメモリ部にプログラムを書き込むことにより特定用途向け回路を製造する方法である。
【０００５】
長所は、高速、低消費電力及び低コストの製品が提供できること及び外部端子からプログラムを書き換えることにより使用変更に柔軟に対応できることである。
【０００６】
一方、短所は、ＤＳＰは機能を限定したＬＳＩであるため、回路の柔軟性に欠けることである。機能を追加した専用のＤＳＰを新たに開発すると、期間や開発コストが膨大となる。
（３）フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）を用いる製造方法
ＦＰＧＡは基板上にトランジスタ及び該トランジスタを可能な限りすべて接続する配線層が作りこまれており、設計者が論理構成を確定した後、外部端子から高電圧を印加して不要な配線を切断したり、必要とする配線を接続したりすることによって、特定用途向け回路を製造する方法である。
【０００７】
長所は、トランジスタと該トランジスタ同士を接続する配線とを様々に組み合わせることができるため、所望の回路を柔軟に提供することができること、ＦＰＧＡ内の配線層に印加するのに要する時間が数秒ないし数分で完了するため、回路の特定化が完成するのとほぼ同時に半導体回路をユーザに提供できること、及びＦＰＧＡ自体の開発が特定用途に限らないため開発コストが安価となることである。
【０００８】
一方、短所は、あらかじめトランジスタ及び該トランジスタを可能な限りすべて接続する配線層を製造しておくことが必要であるため、所望する回路規模が確定した後に、最適な規模のＦＰＧＡを提供できないことである。従って、無駄な回路を含むためＬＳＩのコストが膨大となる。また、トランジスタサイズや配線形状を最適に設定することができないため、回路特性が通常のカスタムＬＳＩに比べて劣る。
【０００９】
例えば、ＦＰＧＡ回路が論理規模として１Ｋゲート、２Ｋゲート、４Ｋゲート又は８Ｋゲートの４種類で構成されている場合について、図１０に回路規模と製造コストとの相関関係をグラフで示す。図１０において、１Ｋゲート以下の論理規模の回路に対してはＣ１のコストが必要となり、同様に１Ｋゲート以上から２Ｋゲート以下の回路にはＣ２、２Ｋゲート以上から４Ｋゲート以下の回路にはＣ３、４Ｋゲート以上から８Ｋゲート以下の回路にはＣ４のコストがそれぞれ必要となる。例えば、特定用途回路が５Ｋゲートである場合は、ＦＰＧＡを用いて実現するためには、従来の方法によると８ＫゲートのＦＰＧＡを使用する必要があり、規模にして３Ｋゲートの冗長領域が発生するためコストにしてＣｄ分の冗長なコストが発生する。
【００１０】
ユーザの要求に応じて回路を確定した後、確定された回路に対してパッケージの外部端子にプログラム装置を接続してプログラム化が行われる。
【００１１】
なお、ＦＰＧＡを開発するのに要する標準的な開発期間Ｄ０を図１１に示す。
図１１に示すように、仕様に基づき機能の構成要素を選択し、また決定する機能設計工程Ｄ１に６ヶ月、機能設計計レベルをＮＡＮＤやＮＯＲのゲートレベルの構成に具体化する論理設計工程Ｄ２に４ヶ月、及びユーザの要求に回路を特定する特定回路化工程Ｄ６に数日程度を要する。ただし、設計期間に重なりがあるため開発期間Ｄ０は８ヶ月程度となる。
（４）ゲートアレイ（ＧＡ）
ＧＡは基板上にトランジスタまでが作りこまれており、設計者が論理構成を確定した後、基板上に配線層を製造することにより特定用途向け集積回路を製造する方法である。
【００１２】
長所は、トランジスタを特定用途に限らず多量に開発できるため、開発コストが安価であること、配線を様々に組み合わせることができるため、高性能な回路を柔軟に提供することができること、及びさらに配線層のみの製造時間が数日で完了するため、設計完了後、１、２週間程度で半導体回路を提供することができることである。
【００１３】
一方、短所は、トランジスタ部をあらかじめ製造しておくことが必要であるため、所望する回路規模を確定した後に最適な規模のゲートアレイを提供できないことである。従って、無駄な回路を含むためＬＳＩのコストが膨大となる。また、トランジスタサイズを最適なサイズに設定することができないため、回路特性が通常のカスタムＬＳＩに比べやや劣る。
【００１４】
ユーザの要求に応じた回路を確定した後、配線レイアウト設計工程Ｄ３を行ない、配線マスク製造及び配線プロセス処理工程Ｄ４、さらにパッケージ化工程Ｄ５を経てＬＳＩが完成する。ＧＡの開発に要する時間経過を図１２に示す。
【００１５】
ＧＡ回路が論理規模として１Ｋゲート、２Ｋゲート、４Ｋゲート、８Ｋゲートの４種類で構成されている場合について、必要回路規模が５Ｋゲートに対する冗長なコストＣｄについては、図１０を用いて説明したＦＰＧＡと同じことがいえる。
（５）スタンダードセル
設計者が論理構成を確定した後、トランジスタ及び配線層を製造することにより特定用途向け集積回路を製造する。
【００１６】
長所は、トランジスタと配線とを様々に組み合わせることができるため、高性能な回路を柔軟に提供することができることである。
【００１７】
一方、短所は、個々のＬＳＩに応じてトランジスタ部及び配線部の製造が論理設計が完了した後から行なわれるため、開発コストが高価になること及びプロセス処理以降について数ヶ月の開発時間を要することである。
【００１８】
回路を確定した後、レイアウト設計工程Ｄ３を行ない、マスク製造及びプロセス処理工程Ｄ４、さらにパッケージ化工程Ｄ５を経てＬＳＩが完成する。スタンダードセルの開発に要する時間経過を図１３に示す。
（６）エンベッデドアレイ
スタンダードセル及びゲートアレイの利点を生かす方法として、設計途中で確定した回路部をスタンダードセルとして、また論理不定部分をゲートアレイとしてあらかじめトランジスタ部まで製造しておき、設計完了後数週間で、配線層の製造のみを行なって特定用途向けのＬＳＩを製造する方法である。
【００１９】
長所は、設計完了後短時間でＬＳＩが提供できること及び回路の一部をスタンダードセルとして製造することによりその一部の回路を高密度かつ高性能で提供できることである。
【００２０】
一方、短所は、ゲートアレイ部において無駄な回路が生じること及び開発コストがスタンダードセルと同様に高価になることである。
【００２１】
機能設計工程Ｄ１及び論理設計工程Ｄ２の途中からプロセス処理工程Ｄ４を行ない、回路を確定した後、配線レイアウト設計工程Ｄ３を行ない、その後の配線プロセス処理工程Ｄ４さらにパッケージ化工程Ｄ５を経てＬＳＩが完成する。エンベッデドアレイの開発に要する時間経過を図１４に示す。
【００２２】
前述したＬＳＩのみの構成によって高密度かつ高性能なＬＳＩを開発する設計技術とは別に、ＬＳＩ半導体集積回路の新たな実装方法を用いることによって、高密度及び高性能なＬＳＩを実現する数多くの先行技術が提案されてきている。特に、マルチチップモジュール（ＭＣＭ）と称する半導体集積回路製造技術は、小型実装、機器の軽量化及び回路特性の改善の面において従来のプリント基板に比べて優れた特徴をもち、回路性能の向上や実装密度の向上を図っている。
【００２３】
現在主流となっている２つの実現方法について簡単に説明する。
（１）デポジット（ＭＣＭ−Ｄ）法
金属、半導体又はセラミックよりなる１枚の薄膜基板を連続的にデポジットしていき、各薄膜基板上に半導体ＬＳＩチップをアセンブルする。
（２）積層（ＭＣＭ−Ｌ）法
金属、半導体又はセラミックよりなる複数の薄膜基板を積層してデポジットしていき、最終的に多層の薄膜基板上に半導体ＬＳＩチップをアセンブルする。
【００２４】
しかし、これらのＭＣＭ技術には、以下に示すような問題がある。
【００２５】
ｉ）ＭＣＭに用いる基板の製造コストが高い。
【００２６】
ii）回路の大規模化により、ＭＣＭの基板の製造期間、すなわち特定用途向けＬＳＩの製造期間が長期化する。
【００２７】
近年、より低コスト化を図るため、プリント基板実装の微細加工技術が進み、ＭＣＭ−Ｌをさらに発展させた実装方法として、複数のＬＳＩチップのパッド上にボール状のはんだ又は金を配して面接触させる実装方法であるＣＯＣ（チップ・オン・チップ）法が提案されている。これは、前述したＭＣＭ用の薄膜基板にＬＳＩチップを用いるため、コストの低下に役立つ。
【発明の開示】
【発明が解決しようとする課題】
【００２８】
しかしながら、前記従来のＣＯＣ法は、
（１）実装コストが高価であり、１チップで実現する際のコストに比べ著しい優位性が認められない。
（２）ＬＳＩの開発期間の短縮化に貢献できない。
などの問題を有している。
【００２９】
本発明は、前記従来の問題を一挙に解決し、開発期間の短縮化を図ると共に、半導体集積回路の高性能化を図ることを目的とする。
【課題を解決するための手段】
【００３０】
本発明に係る第１の半導体集積回路装置は、第１の半導体基板の主面上に形成されている第１の集積回路と、第２の半導体基板の主面上に形成されており、冗長配線を有し且つ外部端子から入力される電気信号によって前記冗長配線が接続又は切断されることにより回路が特定される第２の集積回路と、前記第１の半導体基板の主面上に形成されており、前記第１の集積回路と電気的に接続されている第１のパッドと、前記第２の半導体基板の主面上に形成されており、前記第２の集積回路と電気的に接続されている第２のパッドとを備え、前記第１の半導体基板の主面と前記第２の半導体基板の主面とが対向し且つ前記第１のパッドと前記第２のパッドとが接続されることにより、前記第１の集積回路と前記第２の集積回路とは電気的に接続されている。
【００３１】
第１の半導体集積回路装置により、第１の半導体基板と第２の半導体基板とは各集積回路が形成された基板の主面同士が対向され、パッドを介して電気的に接続されているため、高密度な実装態様となる。
【００３２】
さらに、第２の集積回路は、外部端子から入力される電気信号によって冗長配線が接続又は切断されることにより回路が特定されるように構成されているため、論理設計工程後の開発期間はきわめて短くなる。
【００３３】
第１の半導体集積回路装において、前記第２の集積回路は、外部端子から入力される電気信号により回路が特定されていることが好ましい。
【００３４】
第１の半導体集積回路装において、前記第２の集積回路はフィールド・プログラマブル・ゲートアレイよりなることが好ましい。
【００３５】
本発明に係る第２の半導体集積回路装置は、第１の半導体基板の主面上に形成されている第１の集積回路と、第２の半導体基板の主面上に形成されており、あらかじめ形成された能動素子を有し且つ配線層が形成されることにより回路が特定される第２の集積回路と、前記第１の半導体基板の主面上に形成されており、前記第１の集積回路と電気的に接続されている第１のパッドと、前記第２の半導体基板の主面上に形成されており、前記第２の集積回路と電気的に接続されている第２のパッドとを備え、前記第１の半導体基板の主面と前記第２の半導体基板の主面とが対向し且つ前記第１のパッドと前記第２のパッドとが接続されることにより、前記第１の集積回路と前記第２の集積回路とは電気的に接続されている。
【００３６】
第２の半導体集積回路装置により、第１の半導体基板と第２の半導体基板とは各集積回路が形成された基板の主面同士が対向され、パッドを介して電気的に接続されているため、高密度な実装態様となる。
【００３７】
さらに、第２の集積回路は、配線層が形成されることにより回路が特定されるように構成されているため、論理設計工程後の開発期間は短くなる。
【００３８】
第２の半導体集積回路装において、前記第２の集積回路はゲートアレイよりなることが好ましい。
【００３９】
本発明に係る第３の半導体集積回路装置は、第１の半導体基板の主面上に形成されている第１の集積回路と、第２の半導体基板の主面上に形成されており、汎用性を有するセルよりなる第２の集積回路と、前記第１の半導体基板の主面上に形成されており、前記第１の集積回路と電気的に接続されている第１のパッドと、前記第２の半導体基板の主面上に形成されており、前記第２の集積回路と電気的に接続されている第２のパッドとを備え、前記第１の半導体基板の主面と前記第２の半導体基板の主面とが対向し且つ前記第１のパッドと前記第２のパッドとが接続されることにより、前記第１の集積回路と前記第２の集積回路とは電気的に接続されている。
【００４０】
第３の半導体集積回路装置により、第１の半導体基板と第２の半導体基板とは各集積回路が形成された基板の主面同士が対向され、パッドを介して電気的に接続されているため、高密度な実装態様となる。
【００４１】
さらに、第２の集積回路は、汎用性を有するセルよりなる回路により構成されているため、第２の集積回路を高性能にかつ柔軟に設計することができる。
【００４２】
第１の半導体集積回路装において、前記第２の集積回路はスタンダードセルよりなることが好ましい。
【００４３】
本発明に係る第４の半導体集積回路装置は、第１の半導体基板の主面上に形成されている第１の集積回路と、第２の半導体基板の主面上に形成されており、書き換え可能なメモリよりなる第２の集積回路と、前記第１の半導体基板の主面上に形成されており、前記第１の集積回路と電気的に接続されている第１のパッドと、前記第２の半導体基板の主面上に形成されており、前記第２の集積回路と電気的に接続されている第２のパッドとを備え、前記第１の半導体基板の主面と前記第２の半導体基板の主面とが対向し且つ前記第１のパッドと前記第２のパッドとが接続されることにより、前記第１の集積回路と前記第２の集積回路とは電気的に接続されている。
【００４４】
第４の半導体集積回路装置により、第１の半導体基板と第２の半導体基板とは各集積回路が形成された基板の主面同士が対面され、パッドを介して電気的に接続されているため、高密度な実装態様となる。
【００４５】
さらに、第２の集積回路は、書き換え可能なメモリより構成されているため、論理設計工程後の開発期間はＦＰＧＡと同様にきわめて短くなる。
【００４６】
第１〜第４の半導体集積回路装置において、前記第１の集積回路はフィールド・プログラマブル・ゲートアレイよりなることが好ましい。
【００４７】
この場合に、前記フィールド・プログラマブル・ゲートアレイは、外部端子から入力される電気信号により論理回路が特定されていることが好ましい。
【００４８】
第１〜第４の半導体集積回路装置において、前記第１の集積回路はゲートアレイよりなることが好ましい。
【００４９】
第１〜第４の半導体集積回路装置において、前記第１の集積回路はスタンダードセルよりなることが好ましい。
【００５０】
第１〜第４の半導体集積回路装置において、前記第１の集積回路は書き換え可能なメモリよりなることが好ましい。
【００５１】
第１〜第４の半導体集積回路装置において、前記第１の集積回路は規格生産された、例えば、メモリ、ＭＰＵ又はＤＳＰ等からなる集積回路であることが好ましい。
【００５２】
本発明に係る第１の半導体集積回路装置の製造方法は、第１の半導体基板の主面上に、機能及び回路規模が決定された第１の集積回路を形成する第１の集積回路形成工程と、前記第１の集積回路の回路規模から第２の集積回路の回路規模を決定する第２の集積回路決定工程と、第２の半導体基板の主面上に、回路規模が決定されていると共に、冗長配線を有し且つ外部端子から入力される電気信号によって前記冗長配線が接続又は切断されることにより回路が特定される第２の集積回路を形成する第２の集積回路形成工程と、前記第１の半導体基板の主面上に前記第１の集積回路と電気的に接続された第１のパッドを形成すると共に、前記第２の半導体基板の主面上に前記第２の集積回路と電気的に接続された第２のパッドを形成するパッド形成工程と、前記第１の半導体基板の主面と前記第２の半導体基板の主面とが対向し、前記第１のパッドと前記第２のパッドとが接続し、前記第１の集積回路又は前記第２の集積回路と電気的に接続している外部端子がパッケージ外部に突出した状態で、前記第１の半導体基板と前記第２の半導体基板とをパッケージングするパッケージング工程とを備えている。
【００５３】
第１の半導体集積回路装置の製造方法により、第１の半導体基板と第２の半導体基板との各主面上に、各集積回路と電気的に接続されているパッドをそれぞれ形成し、第１及び第２の半導体基板の主面同士を対向させて各パッドを接続させることにより、１つのパッケージに封入するため、高密度な実装態様となる。
【００５４】
また、第２の集積回路は、その回路規模が第１の集積回路の回路規模から決定され、且つ、外部端子から入力される電気信号によって冗長配線が接続又は切断されることにより回路が特定されるため、論理設計工程後の開発期間はきわめて短くなる。
【００５５】
第１の半導体集積回路装置の製造方法は、前記パッケージング工程の後に、前記第２の集積回路の論理機能を確定する機能確定工程と、前記パッケージの外部端子から電気信号を入力し、前記第２の集積回路の前記論理機能が実現されるように、前記第２の集積回路に設けられている前記冗長配線を接続又は切断することにより、前記第２の集積回路を特定する回路特定工程とをさらに備えていることが好ましい。
【００５６】
第１の半導体集積回路装置の製造方法において、前記第２の集積回路はフィールド・プログラマブル・ゲートアレイよりなることが好ましい。
【００５７】
本発明に係る第２の半導体集積回路装置の製造方法は、半導体集積回路装置の製造方法を、第１の半導体基板の主面上に、機能及び回路規模が決定された第１の集積回路を形成する第１の集積回路形成工程と、前記第１の集積回路の回路規模から第２の集積回路の回路規模を決定すると共に、該第２の集積回路の論理機能を確定する第２の集積回路確定工程と、前記第２の集積回路の確定された論理機能が実現されるように、前記第２の半導体基板の主面上に配線層を形成する第２の半導体基板配線層形成工程と、前記第１の半導体基板の主面上に前記第１の集積回路と電気的に接続された第１のパッドを形成すると共に、前記第２の半導体基板の主面上に前記第２の集積回路と電気的に接続された第２のパッドを形成するパッド形成工程と、前記第１の半導体基板の主面と前記第２の半導体基板の主面とが対向し、前記第１のパッドと前記第２のパッドとが接続し、前記第１の集積回路又は前記第２の集積回路と電気的に接続している外部端子がパッケージ外部に突出した状態で、前記第１の半導体基板と前記第２の半導体基板とをパッケージングするパッケージング工程とを備えている備えている。
【００５８】
第２の半導体集積回路装置の製造方法により、第１の半導体基板と第２の半導体基板との各主面上に、各集積回路と電気的に接続されているパッドをそれぞれ形成し、第１及び第２の半導体基板の主面同士を対向させて各パッドを接続することにより、１つのパッケージに封入するため、高密度な実装態様となる。
【００５９】
また、第２の集積回路は、その回路規模が第１の集積回路の回路規模から決定され、且つ、第２の半導体基板の第２の集積回路に配線層を形成することにより回路が特定されるため、論理設計工程後の開発期間は短くなる。
【００６０】
第２の半導体集積回路装置の製造方法において、前記第２の集積回路はゲートアレイよりなることが好ましい。
【００６１】
第１又は第２の半導体集積回路装置の製造方法において、前記第１の集積回路は、冗長配線が設けられ、外部端子から入力される電気信号によって前記冗長配線が接続又は切断されることにより回路が特定されるフィールド・プログラマブル・ゲートアレイよりなることが好ましい。
【００６２】
この場合に、第１又は第２の半導体集積回路装置の製造方法は、前記パッケージング工程の後に、前記第１の集積回路の論理機能を確定する機能確定工程と、前記パッケージの外部端子から電気信号を入力して前記第１の集積回路の前記論理機能が実現されるように前記第１の集積回路に設けられている冗長配線を接続又は切断することにより、前記第１の集積回路を特定する回路特定工程とをさらに備えていることが好ましい。
【００６３】
第１又は第２の半導体集積回路装置の製造方法において、前記第１の集積回路はゲートアレイよりなることが好ましい。
【００６４】
第１又は第２の半導体集積回路装置の製造方法において、前記第１の集積回路はスタンダードセルよりなることが好ましい。
【００６５】
第１又は第２の半導体集積回路装置の製造方法において、前記第１の集積回路は書き換え可能なメモリよりなることが好ましい。
【００６６】
第１又は第２の半導体集積回路装置の製造方法において、前記第１の集積回路は規格生産された、例えば、メモリ、ＭＰＵ又はＤＳＰ等からなる集積回路であることが好ましい。
【発明の効果】
【００６７】
本発明に係る第１の半導体集積回路装置によると、第２の集積回路は、外部端子から入力される電気信号によって冗長配線が接続又は切断されることにより回路が特定されるように構成されているため、論理設計完了後の開発期間をきわめて短くすることができるので、低コスト化を図ることができる。
【００６８】
第１の半導体集積回路装置において、第２の集積回路の論理回路が特定されていると、特定の用途に使用することができる。
【００６９】
第１の半導体集積回路装置において、第２の集積回路がフィールド・プログラマブル・ゲートアレイにより構成されていると、パッケージング完了後に所望の回路を短時間に確実に特定することができる。
【００７０】
本発明に係る第２の半導体集積回路装置によると、第２の集積回路は、配線層が形成されることにより回路が特定されるように構成されているため、論理設計完了後の開発期間を短くすることができるので、低コスト化を図ることができる。
【００７１】
第２の半導体集積回路装置において、第２の集積回路がゲートアレイにより構成されていると、配線層を形成することにより所望の回路を確実に特定することができる。
【００７２】
本発明に係る第３の半導体集積回路装置によると、第２の集積回路は汎用性を有するセルにより構成されているため、第２の集積回路を高性能に且つ柔軟に設計できるので、装置の性能を高めることができる。
【００７３】
第１の半導体集積回路装置において、第２の集積回路がスタンダードセルにより構成されていると、第２の集積回路の性能を確実に高めることができる。
【００７４】
本発明に係る第４の半導体集積回路装置によると、第２の集積回路は、書き換え可能なメモリより構成されているため、論理設計完了後の開発期間をきわめて短くできるので、低コスト化を図ることができる。
【００７５】
第１〜第４の半導体集積回路装置において、第１の集積回路はフィールド・プログラマブル・ゲートアレイにより構成されていると、論理設計後の開発期間をさらに短縮することができる。
【００７６】
また、対面して接続される第１及び第２の半導体基板がすべてＦＰＧＡよりなる場合は、既製のゲート規模の基板を組み合わせて構成することにより、冗長なゲートが発生しないため、その分のコストを低減することができる。
【００７７】
この場合に、第１の集積回路のＦＰＧＡの論理回路が特定されていると、特定の用途に使用することができる。
【００７８】
第１〜第４の半導体集積回路装置において、第１の集積回路はゲートアレイにより構成されていると、論理設計後の開発期間をさらに短縮することができる。
【００７９】
また、対面して接続される第１及び第２の半導体基板がすべてゲートアレイよりなる場合は、既製のゲート規模の基板を組み合わせて構成することにより、冗長なゲートが発生しないため、その分のコストを低減することができる。
【００８０】
第１〜第４の半導体集積回路装置において、第１の集積回路はスタンダードセルにより構成されていると、第２の集積回路の性能を確実に高めることができる。
【００８１】
第１〜第４の半導体集積回路装置において、第１の集積回路は書き換え可能なメモリにより構成されていると、論理設計後の開発期間をさらに短縮することができる。
【００８２】
第１〜第４の半導体集積回路装置において、第１の集積回路は規格生産された、例えば、メモリ、ＭＰＵ又はＤＳＰ等からなるコア回路であるため、高性能化と低コスト化を同時に図ることができる。
【００８３】
本発明に係る第１の半導体集積回路装置の製造方法によると、外部端子から入力される電気信号によって回路が特定されるように第２の集積回路を構成するため、論理設計完了後の開発期間をきわめて短くすることができるので、低コスト化を図ることができる。
【００８４】
第１の半導体集積回路装置の製造方法において、第２の集積回路の論理回路が特定されていると、特定の用途に使用することができる。
【００８５】
第１の半導体集積回路装置の製造方法において、第２の集積回路をフィールド・プログラマブル・ゲートアレイで構成すると、パッケージング完了後に所望の回路を短時間に確実に特定することができる。
【００８６】
本発明に係る第２の半導体集積回路装置の製造方法によると、配線層を形成することにより回路が特定されるように第２の集積回路を構成しているため、論理設計完了後の開発期間を短くすることができるので、低コスト化を図ることができる。
【００８７】
第２の半導体集積回路装置の製造方法において、第２の集積回路をゲートアレイで構成すると、配線層を形成することにより所望の回路を確実に特定することができる。
【００８８】
第１又は第２の半導体集積回路装置の製造方法において、第１の集積回路をフィールド・プログラマブル・ゲートアレイで構成すると、論理設計後の開発期間をさらに短縮することができる。
【００８９】
また、対面して接続させる第１及び第２の半導体基板をすべてＦＰＧＡが形成されたＦＰＧＡ基板とする場合は、既製のゲート規模の基板を組み合わせることによって、冗長なゲートが発生しなくなるため、その分のコストを低減することができる。
【００９０】
この場合に、第１の集積回路のＦＰＧＡの論理回路が特定されていると、特定の用途に使用することができる。
【００９１】
第１又は第２の半導体集積回路装置の製造方法において、第１の集積回路をゲートアレイで構成すると、論理設計後の開発期間をさらに短縮することができる。
【００９２】
また、対面して接続させる第１及び第２の半導体基板をすべてゲートアレイが形成されたＧＡ基板とする場合は、既製のゲート規模の基板を組み合わせることによって、冗長なゲートが発生しなくなるため、その分のコストを低減することができる。
【００９３】
第１又は第２の半導体集積回路装置の製造方法において、第１の集積回路をスタンダードセルで構成すると、第２の集積回路の性能を確実に高めることができる。
【００９４】
第１又は第２の半導体集積回路装置の製造方法において、第１の集積回路を書き換え可能なメモリで構成すると、論理設計後の開発期間をさらに短縮することができる。
【００９５】
第１又は第２の半導体集積回路装置の製造方法において、第１の集積回路を規格生産された、例えば、メモリ、ＭＰＵ又はＤＳＰ等で構成すると、高性能化と低コスト化を同時に図ることができる。
【発明を実施するための最良の形態】
【００９６】
（第１の実施形態）
本発明の第１の実施形態を図面を参照しながら説明する。
【００９７】
図１は本発明の第１の実施形態に係る半導体集積回路装置の構成を示し、（ａ）は平面図であり、（ｂ）は（ａ）におけるＩ−Ｉ線の断面図である。図１（ａ）において、１１Ａは第１の集積回路としての規格生産されたランダム・アクセス・メモリが形成された第１の半導体基板としてのＲＡＭ基板であり、１１Ｂは第１の集積回路としての規格生産されたマイクロ・プロセッサが形成された第１の半導体基板としてのＭＰＵ基板１１Ｂであり、１２は第２の集積回路としての、外部端子から入力される電気信号によりプログラム可能なフィールド・プログラマブル・ゲートアレイが形成された第２の半導体基板としてのＦＰＧＡ基板である。また、１３はＲＡＭ基板１１Ａ、ＭＰＵ基板１１Ｂ及びＦＰＧＡ基板１２を封入するパッケージである。
【００９８】
図１（ｂ）に示すように、ＲＡＭ基板１１Ａの主面１１ａ上には該ＲＡＭ回路と電気的に接続された第１のパッドとしてのＲＡＭ基板用パッド５１ａが形成され、ＭＰＵ基板１１Ｂの主面１１ｂ上には該ＭＰＵ回路と電気的に接続された第１のパッドとしてのＭＰＵ基板用パッド５１ｂが形成され、ＦＰＧＡ基板１２の主面１２ａ上には該ＦＰＧＡ回路と電気的に接続された第２のパッドとしてのＦＰＧＡ基板用パッド５２ａが形成されている。ＲＡＭ基板１１Ａ及びＭＰＵ基板１１Ｂの主面１１ａ，１１ｂとＦＰＧＡ基板１２の主面１２ａとは、半導体チップの張り合わせ技術を用いて、各パッド５１ａ，５１ｂ，５２ａに、はんだ又は金等よりなるボール（又はバンプ）１４をそれぞれ挟んで対向し、且つ、接続されることにより、ＲＡＭ、ＭＰＵ及びＦＰＧＡの各回路がそれぞれ電気的に接続されている。
【００９９】
さらに、一端がＦＰＧＡ基板１２におけるＦＰＧＡ回路に接続され、他端がパッケージ１３の外部に突出する外部端子１５が設けられている。
【０１００】
なお、各パッド５１ａ，５１ｂ，５２ａは、ＲＡＭ基板１１Ａ、ＭＰＵ基板１１Ｂ及びＦＰＧＡ基板１２においてあらかじめ設計規則、構造体及びピッチを統一して形成されているものとする。
【０１０１】
本実施形態に係る半導体集積回路装置は、規格生産された高性能で高密度のＲＡＭ基板１１Ａ及びＭＰＵ基板１１Ｂと、大量生産可能なＦＰＧＡ基板１２とから構成されており、また、ＦＰＧＡ基板１２には、配線層にあらかじめ冗長配線が設けられ、外部端子１５から入力される電気信号によって冗長配線が接続又は切断されることにより所望の回路が特定される構成を有するため、論理回路を完成した後に行なう回路の特定化作業は、プログラム装置を用いて短時間で終了させることができる。これにより、低コストで高性能なＡＳＩＣを短期間に実現することができる。
【０１０２】
なお、第２の半導体基板としてのＦＰＧＡ基板１２は書き換え可能なメモリであるＥＰＲＯＭであってもよい。
【０１０３】
また、第２の半導体基板における第２の集積回路にセルベース方式のスタンダードセルを用いてもよい。この場合は、第２の集積回路の性能を高めることができる。
【０１０４】
以下、本発明の第１の実施形態に係る半導体集積回路装置の製造方法を図面を参照しながら説明する。
【０１０５】
まず、従来の開発工程とその開発期間を示す。図１３に示すように、例えば、セルベースのＡＳＩＣを例にとると、この半導体集積回路の開発工程は、ユーザの仕様に基づき機能の構成要素を選択し、また決定する機能設計Ｄ１、機能設計レベルをＮＡＮＤやＮＯＲのゲートレベルの構成に具体化する論理設計Ｄ２、セルライブラリを用いてスタンダードセル等の配置配線を決定するレイアウト設計工程Ｄ３、半導体等よりなる基板に、設計に応じた素子を製造した後、配線層を形成して所定の回路を形成するプロセス処理工程Ｄ４、及び所定の回路が形成された基板をパッケージングするパッケージ化工程Ｄ５から構成される。
【０１０６】
短期間に開発を行なう必要から、各工程は、複数の人員により平行して進められる。従って、図１３に示すように、例えば、機能設計工程Ｄ１の途中段階から、機能が確定した部分について並行して論理設計工程Ｄ２を進めることが可能である。論理設計工程Ｄ２が完了した時点で、レイアウト設計工程Ｄ３の最終工程が実施される。いま、典型的な開発期間として、機能設計工程Ｄ１を６ヶ月、論理設計工程Ｄ２を４ヶ月、レイアウト設計工程Ｄ３を２ヶ月、プロセス処理工程Ｄ４を２ヶ月とする。それぞれの開発段階のほぼ中間時点で次の工程に進むことができるとするならば、図８に示すように、開発期間Ｄ０に１０ヶ月を要することがわかる。これを、もしエンベッデドアレイ方式で実施するならば、図１４に示すようにプロセス処理工程Ｄ４における配線層形成工程以降の工程を０．５ヶ月として、開発期間Ｄ０は８．５ヶ月となり、セルベース方式よりも１．５ヶ月少ない期間で開発できることがわかる。
【０１０７】
以下、本発明の第１の実施形態に係る半導体集積回路装置の製造方法を説明する。
【０１０８】
図２は本発明の第１の実施形態に係る半導体集積回路装置の製造方法を表わす流れ図であり、図３は本装置の開発期間を表わすタイムチャートである。まず、図２に示すように、第１の集積回路形成工程としての既製造回路決定工程ＳＴ１において、第１の集積回路としての既製のＭＰＵ及び既製のＲＡＭを決定する。
【０１０９】
次に、第２の集積回路形成工程としての残部回路規模決定工程ＳＴ２において、決定されたＭＰＵ及びＲＡＭの回路規模からＦＰＧＡに必要な回路規模を決定する。
【０１１０】
次に、パッド形成工程において、ＭＰＵが形成された半導体基板（ＭＰＵ基板）の主面及びＲＡＭが形成された半導体基板（ＲＡＭ基板）の主面上に各集積回路と電気的に接続された第１のパッドをそれぞれ形成すると共に、ＦＰＧＡが形成された半導体基板（ＦＰＧＡ基板）の主面上にＦＰＧＡ回路と電気的に接続された第２のパッドを形成する
。その後、パッケージング工程を含む装置製造工程ＳＴ３において、ＭＰＵ基板及びＲＡＭ基板の主面とＦＰＧＡ基板の主面とが対向し、第１のパッドと第２のパッドとが接続し、ＦＰＧＡ回路と電気的に接続している外部端子がパッケージ外部に突出した状態で、ＭＰＵ基板、ＲＡＭ基板及びＦＰＧＡ基板をパッケージングする。
【０１１１】
この段階の半導体集積回路装置はＦＰＧＡ基板の集積回路が特定用途向けに確定されていない。次の回路確定工程ＳＴ４において、ユーザの要求に応じた論理機能を確定した後、図３の特定回路化工程Ｄ６に示すように、ＦＰＧＡ基板の集積回路に対してプログラム装置を用い、ＦＰＧＡ基板の外部端子からプグラム用の電気信号を入力することにより、装置の特定用途化を数時間で行なうことができる。
【０１１２】
従って、レイアウト設計工程及びプロセス処理工程の各期間を省略することができるため、図３に示すように、開発期間Ｄ０は約８．０ヶ月なるので、従来の方法に比べて２ヶ月、エンベッデドアレイ方式に比べても０．５ヶ月程度の短期化が可能となる。
【０１１３】
また、既製造の回路である量産されたＭＰＵ又はＲＡＭからなるＬＳＩを集積回路の一部に利用しているため、エンベッデドアレイ方式に比べて安価に製造することができる。
【０１１４】
これは、以下のようにして調べることができる。図４に開発する回路規模と製造コストとの関係を示す。半導体の１チップ当りのコストＣは、製造数をＮ、設計開発費をＫ、１チップ当りのプロセス処理コストをＣ０とすると、
Ｃ＝Ｋ／Ｎ＋Ｃ０
で表わされる。従って、ＣＯＣ実装に要する１チップ当りの費用をＢとすると、本実施形態に係る集積回路装置では、
Ｃ＝Ｋ／Ｎ＋Ｃ０＋Ｂ
と表わすことができる。
【０１１５】
これにより、本実施形態に係る集積回路装置の製造数がエンベッデドアレイ方式の集積回路装置と同数であれば、本実施形態に係る集積回路装置がエンベッデドアレイ方式の集積回路装置よりもコスト高になってしまう。
【０１１６】
しかしながら、図４に示すように、本実施形態に係る集積回路装置に組み込む既製造の第１の集積回路としてのＭＰＵやＲＡＭは、その製造数Ｎをエンベッデドアレイ方式による集積回路装置に比べて数十倍と大きくすることができるため、エンベッデドアレイ方式の集積回路装置のコストをＣ２、本実施形態に係る集積回路装置のコストをＣ１とした場合の該ＭＰＵやＲＡＭは、Ｃ２とＣ１との差であるＣｄ分のコスト優位性を有するので、本実施形態に係る集積回路装置は安価になる。
【０１１７】
なお、第１の集積回路としては、ＭＰＵ又はＲＡＭの他に、ＥＰＲＯＭ、ＲＯＭ又はＤＳＰ等の特定用途向けＬＳＩコアのいずれを用いても本発明の効果は変わらない。
【０１１８】
また、第１の集積回路にＦＰＧＡ、ＧＡ又はスタンダードセルを用いても同様の効果が得られる。
【０１１９】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体集積回路装置を図面を参照しながら説明する。
【０１２０】
図５は本発明の第２の実施形態に係る半導体集積回路装置の構成を示し、（ａ）は平面図であり、（ｂ）は（ａ）におけるII−II線の断面図である。図５（ａ）において、２１Ａは第１の集積回路としての規格生産されたランダム・アクセス・メモリが形成された第１の半導体基板としてのＲＡＭ基板であり、２１Ｂは第１の集積回路としての規格生産されたマイクロ・プロセッサが形成された第１の半導体基板としてのＭＰＵ基板２１Ｂであり、２２は第２の集積回路としての、配線層を形成することにより所望の回路を得ることができるゲートアレイが形成された第２の半導体基板としてのＧＡ基板である。また、２３はＲＡＭ基板２１Ａ、ＭＰＵ基板２１Ｂ及びＧＡ基板２２を封入するパッケージである。
【０１２１】
図５（ｂ）に示すように、ＲＡＭ基板２１Ａの主面２１ａ上には該ＲＡＭ回路と電気的に接続された第１のパッドとしてのＲＡＭ基板用パッド６１ａが形成され、ＭＰＵ基板２１Ｂの主面２１ｂ上には該ＭＰＵ回路と電気的に接続された第１のパッドとしてのＭＰＵ基板用パッド６１ｂが形成され、ＧＡ基板２２の主面２２ａ上には該ＧＡ回路と電気的に接続された第２のパッドとしてのＧＡ基板用パッド６２ａが形成されている。ＲＡＭ基板２１Ａ及びＭＰＵ基板２１Ｂの主面２１ａ，２１ｂとＧＡ基板２２の主面２２ａとは、半導体チップの張り合わせ技術を用いて、各パッド６１ａ，６１ｂ，６２ａに、はんだ又は金等よりなるボール（又はバンプ）２４をそれぞれ挟んで対向し、且つ、接続されることにより、ＲＡＭ、ＭＰＵ及びＧＡの各回路がそれぞれ電気的に接続されている。
【０１２２】
さらに、一端がＧＡ基板２２におけるＧＡ回路に接続され、他端がパッケージ２３の外部に突出する外部端子２５が設けられている。
【０１２３】
なお、各パッド６１ａ，６１ｂ，６２ａは、ＲＡＭ基板２１Ａ、ＭＰＵ基板２１Ｂ及びＧＡ基板２２においてあらかじめ設計規則、構造体及びピッチを統一して形成されているものとする。
【０１２４】
本実施形態に係る半導体集積回路装置の製造方法は、第１の集積回路としての既製のＭＰＵ及び既製のＲＡＭを決定する第１の集積回路形成工程としての既製造回路決定工程と、決定したＭＰＵ及び該ＲＡＭの回路規模からＧＡの集積回路に必要な回路規模を決定すると共に、論理設計を行なう第２の集積回路確定工程と、論理機能が確定したＧＡが形成された半導体基板（ＧＡ基板）にユーザの要求に応じた配線層を形成する第２の半導体基板配線層形成工程と、ＭＰＵが形成された半導体基板（ＭＰＵ基板）の主面及びＲＡＭが形成された半導体基板（ＲＡＭ基板）の主面上に各集積回路と電気的に接続された第１のパッドをそれぞれ形成すると共に、ＧＡ基板の主面上にＧＡ回路と電気的に接続された第２のパッドを形成するパッド形成工程と、ＭＰＵ基板及びＲＡＭ基板の主面とＧＡ基板の主面とが対向し、第１のパッドと第２のパッドとが接続し、ＧＡ回路と電気的に接続している外部端子がパッケージ外部に突出した状態で、ＭＰＵ基板及びＲＡＭ基板とＧＡ基板とをパッケージングするパッケージング工程を含む装置製造工程とを備えている。
【０１２５】
本実施形態に係る半導体集積回路装置は、規格生産された高性能で高密度のＲＡＭ基板２１Ａ及びＭＰＵ基板２１Ｂと、大量生産可能なＧＡ基板２２とから構成されているため、低コストで実現できる。また、ＧＡを用いているため、論理回路を完成した後に行なうユーザ向けの用途の特定化処理は、配線層を形成するプロセス処理のみでよく短時間で実施することができる。
【０１２６】
なお、第１の集積回路としては、ＭＰＵ又はＲＡＭの他に、ＥＰＲＯＭ、ＲＯＭ又はＤＳＰ等の特定用途向けＬＳＩコアのいずれを用いても本発明の効果は変わらない。
【０１２７】
また、第１の集積回路にＦＰＧＡ、ＧＡ又はスタンダードセルを用いても同様の効果が得られる。
【０１２８】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体集積回路装置を図面を参照しながら説明する。
【０１２９】
図６は本発明の第３の実施形態に係る半導体集積回路装置の構成を示し、（ａ）は平面図であり、（ｂ）は（ａ）におけるIII−III線の断面図である。図６（ａ）において、３１Ａは第１の集積回路としての規格生産されたフィールド・プログラマブル・ゲートアレイが形成された第１の半導体基板としてのＦＰＧＡ基板であり、３１Ｂは第１の集積回路としての規格生産されたマイクロ・プロセッサが形成された第１の半導体基板としてのＭＰＵ基板３１Ｂであり、３２は第２の集積回路としてのスタンダードセル方式の集積回路よりなり、第２の半導体基板としてのスタンダードセル基板である。また、３３はＦＰＧＡ基板３１Ａ、ＭＰＵ基板３１Ｂ及びスタンダードセル基板３２を封入するパッケージである。
【０１３０】
図６（ｂ）に示すように、ＦＰＧＡ基板３１Ａの主面３１ａ上には該ＦＰＧＡ回路と電気的に接続された第１のパッドとしてのＦＰＧＡ基板用パッド７１ａが形成され、ＭＰＵ基板３１Ｂの主面３１ｂ上には該ＭＰＵ回路と電気的に接続された第１のパッドとしてのＭＰＵ基板用パッド７１ｂが形成され、スタンダードセル基板３２の主面３２ａ上には該スタンダードセル回路と電気的に接続された第２のパッドとしてのスタンダードセル基板用パッド７２ａが形成されている。ＦＰＧＡ基板３１Ａ及びＭＰＵ基板３１Ｂの主面３１ａ，３１ｂとスタンダードセル基板３２の主面３２ａとは、半導体チップの張り合わせ技術を用いて、各パッド７１ａ，７１ｂ，７２ａに、はんだ又は金等よりなるボール（又はバンプ）３４をそれぞれ挟んで対向し、且つ、接続されることにより、ＦＰＧＡ、ＭＰＵ及びスタンダードセルの各回路がそれぞれ電気的に接続されている。
【０１３１】
さらに、一端がスタンダードセル基板３２におけるスタンダードセル回路に接続され、他端がパッケージ３３の外部に突出する外部端子３５が設けられている。
【０１３２】
なお、各パッド７１ａ，７１ｂ，７２ａは、ＦＰＧＡ基板３１Ａ、ＭＰＵ基板３１Ｂ及びスタンダードセル基板３２においてあらかじめ設計規則、構造体及びピッチを統一して形成されているものとする。
【０１３３】
以下、本発明の第３の実施形態に係る半導体集積回路装置の製造方法を説明する。
【０１３４】
図７（ａ）は本発明の第３の実施形態に係る半導体集積回路装置の製造方法を表わす流れ図であり、図７（ｂ）は本装置の開発期間を表わすタイムチャートである。
【０１３５】
まず、図７（ａ）に示すように、第１の集積回路形成工程としての既製造回路決定工程ＳＴ３１において、第１の集積回路としての既製のＦＰＧＡ及び既製のＭＰＵを決定する。
【０１３６】
次に、製造回路決定工程ＳＴ３２において、決定されたＭＰＵから装置全体の回路規模を決定した後、第２の集積回路としてのスタンダードセル部分の論理機能を確定する。
【０１３７】
次に、残部回路規模決定工程ＳＴ３３Ａにおいて、決定された回路全体の規模から残りのＦＰＧＡ部分の回路規模を決定すると共に、第２の集積回路製造工程ＳＴ３３Ｂにおいて、レイアウト設計及びプロセス処理を行なって第２の半導体基板上にスタンダードセルよりなる第２の集積回路を完成させる。
【０１３８】
次に、パッド形成工程及びパッケージング工程を含む装置製造工程ＳＴ３４において、ＦＰＧＡが形成された半導体基板（ＦＰＧＡ基板）の主面及びＭＰＵが形成された半導体基板（ＭＰＵ基板）の主面上に各集積回路と電気的に接続された第１のパッドをそれぞれ形成すると共に、スタンダードセルが形成された半導体基板（スタンダードセル基板）の主面上にスタンダードセル回路と電気的に接続された第２のパッドを形成する。次に、ＦＰＧＡ基板及びＭＰＵ基板の主面とスタンダードセル基板の主面とが対向し、第１のパッドと第２のパッドとが接続し、スタンダードセル回路と電気的に接続している外部端子がパッケージ外部に突出した状態で、ＦＰＧＡ基板、ＭＰＵ基板及びスタンダードセル基板をパッケージングする。
【０１３９】
次の回路確定工程ＳＴ３５において、ユーザの要求に応じた論理機能を確定した後、図７（ｂ）の特定回路化工程Ｄ６に示すように、ＦＰＧＡ基板の集積回路に対してプログラム装置を用い、外部端子からプグラム用の電気信号を入力することにより、装置の特定用途化を数時間で行なうことができる。
【０１４０】
従って、ＦＰＧＡ基板は、レイアウト設計工程及びプロセス処理工程の各期間を省略することができるため、図７（ｂ）に示すように、開発期間Ｄ０は約８．０ヶ月なるので、従来の方法に比べて２ヶ月、エンベッデドアレイ方式に比べても０．５ヶ月程度の短期化が可能となる。
【０１４１】
また、既製造の回路として量産されたＦＰＧＡ又はＭＰＵを用いているため、エンベッデドアレイ方式に比べて安価に製造することができる。
【０１４２】
なお、第１の集積回路としては、ＦＰＧＡ又はＭＰＵの他に、ＥＰＲＯＭ、ＲＡＭ、ＲＯＭ又はＤＳＰ等の特定用途向けＬＳＩコアのいずれを用いても本発明の効果は変わらない。
【０１４３】
また、第１の集積回路にＥＰＲＯＭ、ＧＡ又はスタンダードセルを用いても同様の効果が得られる。
【０１４４】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体集積回路装置を図面を参照しながら説明する。
【０１４５】
図８は本発明の第４の実施形態に係る半導体集積回路装置の構成を示し、（ａ）は平面図であり、（ｂ）は（ａ）におけるIＶ−IＶ線の断面図である。図８（ａ）において、４１Ａ及び４１Ｂは第１の集積回路としての規格生産されたフィールド・プログラマブル・ゲートアレイが形成された第１の半導体基板としての第１のＦＰＧＡ基板及び第２のＦＰＧＡ基板であり、４２は第２の集積回路としての規格生産されたフィールド・プログラマブル・ゲートアレイよりなり、第２の半導体基板としての第３のＦＰＧＡ基板である。また、４３は各ＦＰＧＡ基板４１Ａ，４１Ｂ，４２を封入するパッケージである。
【０１４６】
図８（ｂ）に示すように、第１のＦＰＧＡ基板４１Ａの主面４１ａ上には該主面４１ａ上のＦＰＧＡ回路と電気的に接続された第１のパッドとしての第１のＦＰＧＡ基板用パッド８１ａが形成され、第２のＦＰＧＡ基板４１Ｂの主面４１ｂ上には該主面４１ｂ上のＦＰＧＡ回路と電気的に接続された第１のパッドとしての第２のＦＰＧＡ基板用パッド８１ｂが形成され、第３のＦＰＧＡ基板４２の主面４２ａ上には該主面４２ａ上のＦＰＧＡ回路と電気的に接続された第２のパッドとしての第３のＦＰＧＡ基板用パッド８２ａが形成されている。第１のＦＰＧＡ基板４１Ａ及び第２のＦＰＧＡ基板４１Ｂの主面４１ａ，４１ｂと第３のＦＰＧＡ基板４２の主面４２ａとは、半導体チップの張り合わせ技術を用いて、各パッド８１ａ，８１ｂ，８２ａに、はんだ又は金等よりなるボール（又はバンプ）４４をそれぞれ挟んで対向し、且つ、接続されることにより、各ＦＰＧＡの回路がそれぞれ電気的に接続されている。
【０１４７】
さらに、一端が第３のＦＰＧＡ基板４２におけるＦＰＧＡ回路に接続され、他端がパッケージ４３の外部に突出する外部端子４５が設けられている。
【０１４８】
なお、各パッド８１ａ，８１ｂ，８２ａは、第１のＦＰＧＡ基板４１Ａ、第２のＦＰＧＡ基板４１Ｂ及び第３のＦＰＧＡ基板４２においてあらかじめ設計規則、構造体及びピッチを統一して形成されているものとする。
【０１４９】
半導体集積回路装置として所望する回路は、外部端子４５からプログラム装置を用いてプログラム化を行なうことによって実現できる。
【０１５０】
このように、本実施形態によると、大量生産時にシリーズ化して製造されるＦＰＧＡの回路規模を補完することにより、該回路規模に応じた低コスト化を実現することができる。
【０１５１】
なお、本実施形態においては、各半導体基板にＦＰＧＡを用いたが、前述した回路の規模による回路分割をゲートアレイの種類（シリーズ）に応じて行ない、冗長領域が最小となるように選択して論理設計されたゲートアレイ同士を対面接続してパッケージ化してもよい。
【０１５２】
従来のＦＰＧＡは、経済的な理由からあらゆるゲート規模のＦＰＧＡを用意しておくことができない。前述の図１０に示すように、本実施形態に係る半導体集積回路装置に用いるＦＰＧＡには、そのシリーズに１Ｋゲート、２Ｋゲート、４Ｋゲート又は８Ｋゲートの４種類が用意されているとする。
【０１５３】
本実施形態においては、図９（ｂ）に示すように、これらのゲート数の組み合わせを変えることにより、用意できるゲート規模を１Ｋ単位で変更することができるため、冗長なゲートが生じないので、冗長コストＣｄをほぼ０とすることができる。
【０１５４】
以下、本発明の第４の実施形態に係る半導体集積回路装置の製造方法を説明する。
【０１５５】
図９（ａ）は本発明の第４の実施形態に係る半導体集積回路装置の製造方法を表わす流れ図である。まず、図９（ａ）に示すように、機能設計工程ＳＴ４１において、設計対象の半導体集積回路の機能設計を行なう。
【０１５６】
次に、回路規模決定工程ＳＴ４２において、回路規模を推定し、推定規模から回路規模を決定した後、装置製造工程ＳＴ４３において、決定された回路規模に基づいて、その回路規模が７Ｋゲートとすると、例えば、図８（ａ）に示す、第１のＦＰＧＡ基板４１Ａに既存の２Ｋゲートを割り当て、第２のＦＰＧＡ基板４１Ｂに既存の１Ｋゲートを割り当て、さらに第３のＦＰＧＡ基板４２に既存の４Ｋゲートを割り当てることにより、計７Ｋゲートの回路とし、前記第３の実施形態における装置製造工程ＳＴ３４において説明した方法と同様の方法で各基板にパッドを形成した後、パッケージングを行なう。
【０１５７】
次に、回路確定工程ＳＴ４４において、プログラム装置を用いて外部端子から電気信号を入力し、プログラミングすることにより所望の回路が特定された半導体集積回路装置を得る。
【０１５８】
なお、本発明の各実施形態においては、第１の半導体基板を２枚としたが、これに限るものではなく、ＲＡＭ又はＭＰＵ等の１枚のみであってもよく、さらには、ＤＳＰやＥＰＲＯＭ等の既製のＬＳＩを第１の半導体基板として追加し、３枚以上としてもよい。
【０１５９】
また、各基板の主面同士を対向させて各回路を接続したが、これに限るものではなく、パッドの位置を変更して、裏面同士、又は主面と裏面とを接続させてもかまわない。
【０１６０】
また、外部端子を第２の半導体基板からパッケージの外部に取り出しているが、これに限るものではなく、第１の半導体基板から外部に取り出してもかまわない。
【図面の簡単な説明】
【０１６１】
【図１】本発明の第１の実施形態に係る半導体集積回路装置の構成を示し、（ａ）は平面図であり、（ｂ）は（ａ）におけるＩ−Ｉ線の断面図である。
【図２】本発明の第１の実施形態に係る半導体集積回路装置の製造方法を表わす流れ図である。
【図３】本発明の第１の実施形態に係る半導体集積回路装置の開発期間を表わすタイムチャート図である。
【図４】開発の回路規模に対する、本発明の第１の実施形態に係る半導体集積回路装置の製造コスト及び従来のエンベッデドアレイ方式の集積回路装置の製造コストの相関関係図である。
【図５】本発明の第２の実施形態に係る半導体集積回路装置の構成を示し、（ａ）は平面図であり、（ｂ）は（ａ）におけるII−II線の断面図である。
【図６】本発明の第３の実施形態に係る半導体集積回路装置の構成を示し、（ａ）は平面図であり、（ｂ）は（ａ）におけるIII−III線の断面図である。
【図７】（ａ）は本発明の第３の実施形態に係る半導体集積回路装置の製造方法を表わす流れ図である。（ｂ）は本発明の第３の実施形態に係る半導体集積回路装置の開発期間を表わすタイムチャート図である。
【図８】本発明の第４の実施形態に係る半導体集積回路装置の構成を示し、（ａ）は平面図であり、（ｂ）は（ａ）におけるIＶ−IＶ線の断面図である。
【図９】（ａ）は本発明の第４の実施形態に係る半導体集積回路装置の製造方法を表わす流れ図である。（ｂ）は開発規模に対する本発明の第４の実施形態に係る半導体集積回路装置の製造コストの相関関係図である。
【図１０】従来の開発規模に対する半導体集積回路装置の製造コストの相関関係図である。
【図１１】従来のフィールド・プログラマブル・ゲートアレイの開発期間を示すタイムチャート図である。
【図１２】従来のゲートアレイの開発期間を示すタイムチャート図である。
【図１３】従来のスタンダードセルの開発期間を示すタイムチャート図である。
【図１４】従来のエンベッデドアレイの開発期間を示すタイムチャート図である。
【符号の説明】
【０１６２】
１１Ａ      ＲＡＭ基板（第１の半導体基板）
１１ａ      主面
１１Ｂ      ＭＰＵ基板（第１の半導体基板）
１１ｂ      主面
１２        ＦＰＧＡ基板（第２の半導体基板）
１２ａ      主面
１３        パッケージ
１４        ボール
１５        外部端子
５１ａ      ＲＡＭ基板用パッド（第１のパッド）
５１ｂ      ＭＰＵ基板用パッド（第１のパッド）
５２ａ      ＦＰＧＡ基板用パッド（第２のパッド）
ＳＴ１      既製造回路決定工程（第１の集積回路形成工程）
ＳＴ２      残部回路規模決定工程（第２の集積回路形成工程）
ＳＴ３      装置製造工程
ＳＴ４      回路確定工程
２１Ａ      ＲＡＭ基板（第１の半導体基板）
２１ａ      主面
２１Ｂ      ＭＰＵ基板（第１の半導体基板）
２１ｂ      主面
２２        ＧＡ基板（第２の半導体基板）
２２ａ      主面
２３        パッケージ
２４        ボール
２５        外部端子
６１ａ      ＲＡＭ基板用パッド（第１のパッド）
６１ｂ      ＭＰＵ基板用パッド（第１のパッド）
６２ａ      ＧＡ基板用パッド（第２のパッド）
３１Ａ      ＦＰＧＡ基板（第１の半導体基板）
３１ａ      主面
３１Ｂ      ＭＰＵ基板（第１の半導体基板）
３１ｂ      主面
３２        スタンダードセル基板（第２の半導体基板）
３２ａ      主面
３３        パッケージ
３４        ボール
３５        外部端子
７１ａ      ＦＰＧＡ基板用パッド（第１のパッド）
７１ｂ      ＭＰＵ基板用パッド（第１のパッド）
７２ａ      スタンダードセル基板用パッド（第２のパッド）
ＳＴ３１    既製造回路決定工程（第１の集積回路形成工程）
ＳＴ３２    製造回路決定工程
ＳＴ３３Ａ  残部回路規模決定工程
ＳＴ３３Ｂ  第２の集積回路製造工程
ＳＴ３４    装置製造工程
ＳＴ３５    回路確定工程
４１Ａ      第１のＦＰＧＡ基板（第１の半導体基板）
４１ａ      主面
４１Ｂ      第２のＦＰＧＡ基板（第１の半導体基板）
４１ｂ      主面
４２        第３のＦＰＧＡ基板（第２の半導体基板）
４２ａ      主面
４３        パッケージ
４４        ボール
４５        外部端子
８１ａ      第１のＦＰＧＡ基板用パッド（第１のパッド）
８１ｂ      第２のＦＰＧＡ基板用パッド（第１のパッド）
８２ａ      第３のＦＰＧＡ基板用パッド（第２のパッド）
ＳＴ４１    機能設計決定工程
ＳＴ４２    回路規模決定工程
ＳＴ４３    装置製造工程
ＳＴ４４    回路確定工程
【図１】
2007235160.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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