(57)【要約】【課題】素子形成領域に過剰な応力を与えずに、キャリアの移動度を高める。【解決手段】ｎ−ＭＯＳＦＥＴ２の素子形成領域１ａは、ＳＴＩ６ａに埋め込んだ第１の絶縁膜によりＸ方向、Ｙ方向のそれぞれに引張応力が与えられている。ｐ−ＭＯＳＦＥＴ３の素子形成領域１ｂは、ＳＴＩ６ａの第１の絶縁膜によりＹ方向に引張応力が与えられ、ＳＴＩ６ｂに埋め込んだ第２の絶縁膜によりＸ方向に圧縮応力が与えられている。これにより、ＭＯＳＦＥＴ２、３のキャリアである電子、正孔のいずれについても移動度が高められ、動作速度が速くなる。【選択図】図１
2007142104.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板に形成されキャリアの伝播経路となるチャンネル領域を含んで形成された素子形成領域と、
前記チャンネル領域の上部にゲート絶縁膜を介して形成されたゲート電極とを備え、
前記素子形成領域は、その外周部から前記チャンネル領域に対して、前記キャリアの伝播経路と直交する方向に引張応力を受けると共に、前記キャリアの伝播経路の方向に圧縮応力を受ける状態に形成されていることを特徴とする半導体装置。
【請求項２】
半導体基板と、
この半導体基板に形成されキャリアとしての電子の伝播経路となる第１のチャンネル領域を含んで形成された第１の素子形成領域と、
前記半導体基板に形成されキャリアとしての正孔の伝播経路となる第２のチャンネル領域を含んで形成され、前記第１の素子形成領域に対して前記キャリアの伝播経路の方向が平行となるように隣接配置された第２の素子形成領域と、
前記第１および第２のチャンネル領域の上部にゲート絶縁膜を介して形成されたゲート電極と、
前記第１の素子形成領域は、その外周部から前記チャンネル領域に対して、前記キャリアとしての電子の伝播経路の方向および直行する方向に共に引張応力を受け、
前記第２の素子形成領域は、その外周部から前記チャンネル領域に対して、前記キャリアとしての正孔の伝播経路と直交する方向に引張応力を受けると共に、前記キャリアである正孔の伝播経路の方向に圧縮応力を受ける状態に形成されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記半導体基板の前記第１および第２の素子形成領域の周囲に形成され、前記第１のチャンネル領域の前記キャリアとしての電子の伝播経路の方向および直交する方向ならびに前記第２のチャンネル領域の前記キャリアとしての正孔の伝播経路と直交する方向に引張応力を与える第１の絶縁膜が埋め込まれ、且つ前記第２のチャンネル領域の前記キャリアとしての正孔の伝播経路の方向に圧縮応力を与える第２の絶縁膜が埋め込まれた素子分離領域を備えたことを特徴とする半導体装置。
【請求項４】
半導体基板の素子形成領域を挟んで対向する辺部に第１の溝を形成する工程と、
この第１の溝に前記素子形成領域に対して引張応力を与える第１の絶縁膜を埋め込む工程と、
前記素子形成領域を挟んで対向する前記第１の溝とは異なる辺部に第２の溝を形成する工程と、
この第２の溝に前記素子形成領域に対して圧縮応力を与える第２の絶縁膜を埋め込む工程と、
前記素子形成領域に前記第２の溝から圧縮応力を受ける方向とキャリアの伝播経路の方向とが同一方向となるようにチャンネル領域およびソース／ドレイン領域を形成する工程と、
前記チャンネル領域の上部にゲート絶縁膜を介してゲート電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の第１の素子形成領域の周囲の辺部およびこれと隣接して配置される第２の素子形成領域の前記第１の素子形成領域隣接している辺部と対向する一対の辺部に第１の溝を形成する工程と、
この第１の溝に前記第１および第２の素子形成領域に対して引張応力を与える第１の絶縁膜を埋め込む工程と、
前記第２の素子形成領域を挟んで対向する前記第１の溝とは異なる辺部に第２の溝を形成する工程と、
この第２の溝に前記第２の素子形成領域に対して圧縮応力を与える第２の絶縁膜を埋め込む工程と、
前記第２の素子形成領域が前記第２の溝から圧縮応力を受ける方向とキャリアの伝播経路の方向とが同一方向となるように、前記第１および第２の素子形成領域のそれぞれにチャンネル領域およびソース／ドレイン領域を形成する工程と、
前記チャンネル領域の上部にゲート絶縁膜を介してゲート電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型トランジスタを構成するチャンネル領域に応力を与えることでキャリアの移動度を高めるようにした半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
この種の半導体装置として、例えば特許文献１に示すようなものがあった。これは、ＭＯＳトランジスタの素子分離を行うためのＳＴＩ（Shallow Trench Isolation）にチャンネル領域に応力を与えるようにした構成を採用している。
【特許文献１】特開２００４−２３５３３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記した特許文献１に示すような従来構成のものでは、チャンネル領域に与える応力を大きくしてより大きい移動度向上の効果を得ようとすると、チャンネル領域が受ける応力でシリコン基板が大きく歪み、場合によってはクラックが入るなどのおそれがあり、他の特性にも悪影響を及ぼす可能性がある。
【０００４】
本発明は上記事情を考慮してなされたもので、その目的は、素子形成領域に与える応力が過剰とならないようにした構成としながら、キャリアの移動度を高めて素子特性の向上を図ることができるようにした半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、半導体基板と、この半導体基板に形成されキャリアの伝播経路となるチャンネル領域を含んで形成された素子形成領域と、前記チャンネル領域の上部にゲート絶縁膜を介して形成されたゲート電極とを備え、前記素子形成領域を、その外周部から前記チャンネル領域に対して、前記キャリアの伝播経路と直交する方向に引張応力を受けると共に、前記キャリアの伝播経路の方向に圧縮応力を受ける状態に形成したところに特徴を有する。
【０００６】
また、本発明の半導体装置は、半導体基板と、この半導体基板に形成されキャリアとしての電子の伝播経路となる第１のチャンネル領域を含んで形成された第１の素子形成領域と、前記半導体基板に形成されキャリアとしての正孔の伝播経路となる第２のチャンネル領域を含んで形成され、前記第１の素子形成領域に対して前記キャリアの伝播経路の方向が平行となるように隣接配置された第２の素子形成領域と、前記第１および第２のチャンネル領域の上部にゲート絶縁膜を介して形成されたゲート電極と、前記第１の素子形成領域は、その外周部から前記チャンネル領域に対して、前記キャリアとしての電子の伝播経路の方向および直行する方向に共に引張応力を受け、前記第２の素子形成領域は、その外周部から前記チャンネル領域に対して、前記キャリアとしての正孔の伝播経路と直交する方向に引張応力を受けると共に、前記キャリアである正孔の伝播経路の方向に圧縮応力を受ける状態に形成したところに特徴を有する。
【０００７】
さらに、本発明の半導体装置の製造方法は、半導体基板の素子形成領域を挟んで対向する辺部に第１の溝を形成する工程と、この第１の溝に前記素子形成領域に対して引張応力を与える第１の絶縁膜を埋め込む工程と、前記素子形成領域を挟んで対向する前記第１の溝とは異なる辺部に第２の溝を形成する工程と、この第２の溝に前記素子形成領域に対して圧縮応力を与える第２の絶縁膜を埋め込む工程と、前記素子形成領域に前記第２の溝から圧縮応力を受ける方向とキャリアの伝播経路の方向とが同一方向となるようにチャンネル領域およびソース／ドレイン領域を形成する工程と、前記チャンネル領域の上部にゲート絶縁膜を介してゲート電極を形成する工程とを備えたところに特徴を有する。
【発明の効果】
【０００８】
上記構成を採用することにより、チャネル領域の周囲から引張応力および圧縮応力をかけることによりキャリアの移動度をさらに増加させ、トランジスタの性能を向上させることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明をＣＭＯＳの集積回路に適用した場合の一実施形態について図面を参照して説明する。
図１は例えば４対のＣＭＯＳトランジスタを形成した半導体装置を示すもので、図１（ａ）は概略的な平面図、図１（ｂ）、（ｃ）、（ｄ）はそれぞれ図１（ａ）中Ａ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線で切断した模式的断面図である。
【００１０】
図１（ａ）〜（ｄ）において、半導体基板としてのシリコン基板１には、ＣＭＯＳトランジスタとして４個のｎチャンネル型のＭＯＳＦＥＴ（以下、ｎ−ＭＯＳＦＥＴと称する）２および４個のｐチャンネル型のＭＯＳＦＥＴ（以下、ｐ−ＭＯＳＦＥＴと称する）３がそれぞれ図中Ｘ方向に２列に並べられた状態に配置形成されている。ＣＭＯＳトランジスタを構成する一対のｎ−ＭＯＳＦＥＴ２、ｐ−ＭＯＳＦＥＴ３は、図中Ｙ方向に並べた状態に配置されている。
【００１１】
図中各ＭＯＳトランジスタ２、３には、ゲート絶縁膜４を介してゲート電極５が形成されている。各ゲート電極５には、側壁部にスペーサ５ａが形成されている。これらのｎ−ＭＯＳＦＥＴ２およびｐ−ＭＯＳＦＥＴ３は、シリコン基板１を素子分離領域としての第１および第２のＳＴＩ（Shallow Trench Isolation）６ａ、６ｂにより分離形成した素子形成領域１ａ、１ｂに形成されている。ここで、第１のＳＴＩ６ａは、ｎ−ＭＯＳＦＥＴ２の外周部と、ｐ−ＭＯＳＦＥＴ３の図中下側の辺の部分に形成されており、内部に第１の絶縁膜としてのＯ3−ＴＥＯＳ膜が埋め込まれている。また、第２のＳＴＩ６ｂは、ｐ−ＭＯＳＦＥＴ３の残りの辺部に形成されており、内部に第２の絶縁膜としてのＨＤＰ−ＴＥＯＳ膜が埋め込まれている。
【００１２】
この場合、第１の絶縁膜であるＯ3−ＴＥＯＳ膜は、収縮性を有する材料であり、形成後に収縮することでシリコン基板１に対して引張応力を与える材料として用いられている。また、第２の絶縁膜であるＨＤＰ−ＴＥＯＳ膜は、膨張性を有する材料であり、形成後に膨張することでシリコン基板１に対して圧縮応力を与える材料として用いられている。
【００１３】
上記構成を採用することにより、ｎ−ＭＯＳＦＥＴ２が形成されている素子形成領域１ａは、その外周に設けられた第１のＳＴＩ６ａのＯ3−ＴＥＯＳ膜により引張応力を受けた状態となっている。この状態を図８（ａ）に概略的に示している。これにより、素子形成領域１ａのチャンネル領域も四方から引張応力を受ける状態となり、ｎ−ＭＯＳＦＥＴ２のキャリアである電子の移動度が、シリコン単結晶の物理的特性として知られるように、応力を受けていないものに比べて大きくなっている。しかも、キャリアの移動方向と直行する方向の双方向に引張応力を受けていることで、一方向のみに受ける場合に比べてさらに移動度の向上を図れている。
【００１４】
また、ｐ−ＭＯＳＦＥＴ３が形成されている素子形成領域１ｂは、第１のＳＴＩ６ａから引張応力を受け、第２のＳＴＩ６ｂから圧縮応力を受けた状態となっている。この状態を同様にして図８（ｂ）に概略的に示している。これにより、素子形成領域１ｂのチャンネル領域は、キャリアである正孔の移動方向に圧縮応力を受け直交する方向に引張応力を受ける状態となり、圧縮応力だけ受けるように構成された従来のものに比べて、正孔の移動度がさらに高められている。
【００１５】
次に上記構成の製造工程について図２〜図７を参照して説明する。
図２に示すように、シリコン基板１に第１の溝としてのトレンチ７ａを形成する。ここでは、フォトリソグラフィ処理により、レジストをパターニング処理し、ｎ−ＭＯＳＦＥＴ２の素子形成領域１ａに対応する部分の周囲とｐ−ＭＯＳＦＥＴ３の素子形成領域１ｂ（図示せず）に対応する部分のＹ方向に沿った対向辺部をエッチング除去するパターンとして形成する。この後、レジストの開口部をＲＩＥ（Reactive Ion Etching）法などによりエッチング処理を行い、トレンチ７ａを形成する。
【００１６】
次に、図３に示すように、トレンチ７ａに埋め込む第１の絶縁膜としてのＯ3−ＴＥＯＳにより形成した酸化膜（以下、Ｏ3−ＴＥＯＳ膜）８ａを全面に成膜する。この場合、Ｏ3−ＴＥＯＳ膜８ａの作製条件は、装置内部でのシリコン基板１の温度が４００〜４５０℃の範囲で、内部圧力が５０〜３００ＨＰａの範囲、供給するＯ2（酸素ガス）を０〜２００ｃｃの範囲、ＴＥＯＳを５００〜１０００ｃｃの範囲、Ｏ3（オゾンガス）を５０００〜１００００ｃｃである。
【００１７】
次に、図４に示すように、ＣＭＰ（Chemical Mechanical Polishing）処理を行い、シリコン基板１の表面のＯ3−ＴＥＯＳ膜８ａを除去し、トレンチ７ａ内にのみＯ3−ＴＥＯＳ膜８ａが残る状態となるように処理をする。これにより、トレンチ７ａ内に第１の絶縁膜６ａが形成された状態となる。
【００１８】
続いて、埋め込んだ第１の絶縁膜６ａをアニール（熱処理）することで引張応力の調整を行う。この場合、アニール温度を８００〜１０５０℃の範囲で変化させることにより、図９に示すように、埋め込んだＯ3−ＴＥＯＳ膜８ａのシリコン基板１に与える引張応力を０〜２５０ＭＰａの範囲で変化させることができることが確認されている。
【００１９】
次に、図５に示すように、シリコン基板１に第２の溝としてのトレンチ７ｂを形成する。前述同様にして、フォトリソグラフィ処理により、ｐ−ＭＯＳＦＥＴ３の素子形成領域１ｂに対応する部分のＸ方向で対向する辺部つまり、図２に示す状態の工程で残った部分をエッチング除去するパターンとして形成し、これをマスクとしてトレンチ７ｂを形成する。
【００２０】
次に、図６に示すように、トレンチ７ｂに埋め込む第２の絶縁膜としてのＨＤＰ−ＴＥＯＳにより形成した酸化膜（ＨＤＰ−ＴＥＯＳ膜）８ｂを全面に成膜する。この場合、ＨＤＰ−ＴＥＯＳ膜８ｂの作製条件は、プラズマのパワーが４４００〜８０００Ｗの範囲で、引き込みパワーが１２００〜３０００Ｗの範囲で、チャンバー圧力がおよそ５０ｍＴ、ＳｉＨ４流量が５０〜７０ｓｃｃｍの範囲、Ｏ2流量が８０〜１００ｓｃｃｍの範囲である。
【００２１】
次に、図７に示すように、ＣＭＰ処理を行い、シリコン基板１の表面のＨＤＰ−ＴＥＯＳ膜８ｂを除去し、トレンチ７ｂ内にのみＨＤＰ−ＴＥＯＳ膜８ｂが残る状態となるように処理をする。これにより、トレンチ７ａ内に第１の絶縁膜６ａ、トレンチ７ｂ内に第２の絶縁膜６ｂが形成された状態となる。
【００２２】
続いて、埋め込んだ第２の絶縁膜６ｂをアニール（熱処理）することで圧縮応力の調整を行う。この場合、アニール温度を７００〜９００℃の範囲で変化させることにより、図１０に示すように、埋め込んだＨＤＰ−ＴＥＯＳ膜８ｂのシリコン基板１に与える圧縮応力を２００〜３００ＭＰａの範囲で変化させることができることが確認されている。なお、アニール温度は、第１の絶縁膜６ａのアニール温度よりも低い温度に設定することが好ましく、これによって、第１の絶縁膜６ａおよび第２の絶縁膜６ｂをそれぞれに応力の大きさを設定することができるようになる。
【００２３】
以下、詳細な工程の図示は省略するが、従来と同様な一般的な製造プロセスを経て、素子形成領域１ａ、１ｂにゲート絶縁膜４を形成し、この上部にゲート電極５、スペーサ５ａなどトランジスタ作製に必要な成膜処理やアニール処理を随時行い、図１に示す状態の構成を得る。これにより、素子形成領域１ａ、１ｂにソース／ドレイン領域およびチャンネル領域が区画形成された状態となる。
【００２４】
このような本実施形態によれば、ｎ−ＭＯＳＦＥＴ２の素子形成領域１ａに対して、Ｘ方向およびＹ方向の双方から引張応力を与えるように第１のＳＴＩ６ａを形成し、ｐ−ＭＯＳＦＥＴ３の素子形成領域１ｂに対して、Ｙ方向から引張応力を与えるように第１のＳＴＩ６ａを形成し、Ｘ方向から圧縮応力を与えるように第２のＳＴＩ６ｂを形成したので、いずれのＭＯＳＦＥＴ２、３についても、キャリアである電子あるいは正孔の移動度を高めることができるようになる。この場合でも、Ｘ方向あるいはＹ方向のいずれか一方のみに高い応力を付加するのではなく、双方から付加する構成としているので、シリコン基板１に対する一方向への応力の付与を過剰にすることなく効率的に移動度の向上を図ることができるようになる。
【００２５】
また、素子分離領域として、ＳＴＩ６ａ、６ｂを作り分けて、それぞれに引張応力、圧縮応力のいずれかを発生させる第１および第２の絶縁膜を埋め込む構成としているので、特別な構成を用いることなく２方向からの応力の付与を行うことができるようになる。
【００２６】
第１のＳＴＩ６ａおよび第２のＳＴＩ６ｂを、それぞれ別々にアニール処理するようにし、そのアニール温度を第１のＳＴＩ６ａのアニール温度よりも低いアニール温度で第２のＳＴＩ６ｂのアニール処理を行うようにしたので、これによってＸ方向およびＹ方向のそれぞれに与える応力の大きさを調整することができ、素子に必要な応力を個別に設定することができるようになる。
【００２７】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
ＣＭＯＳとしてｐ−ＭＯＳＦＥＴおよびｎ−ＭＯＳＦＥＴを一対として形成する場合で示したが、引張応力を与える第１の素子分離領域および圧縮応力を与える第２の素子分離領域を形成したｐ−ＭＯＳＦＥＴ３のみを用いる構成の半導体装置に適用することもできる。
【００２８】
第１の絶縁膜は、シリコン基板１に対して引張応力を与えることができる他の材料を用いることができる。また、第２の絶縁膜は、シリコン基板１に対して圧縮応力を与えることができる他の材料を用いることができる。
【００２９】
アニール温度の調整で所望の応力を与える構成とすることができる。また、第１の絶縁膜および第２の絶縁膜の材料によって、同じ温度でアニールすることで所望の応力を得ることができる場合には、第１および第２のＳＴＩを形成した後に、１回のアニール処理を実施するようにした工程を採用することもできる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態を示す模式的な平面図、断面図
【図２】製造工程の一段階を示す図１相当図（その１）
【図３】製造工程の一段階を示す図１相当図（その２）
【図４】製造工程の一段階を示す図１相当図（その３）
【図５】製造工程の一段階を示す図１相当図（その４）
【図６】製造工程の一段階を示す図１相当図（その５）
【図７】製造工程の一段階を示す図１相当図（その６）
【図８】ｎ−ＭＯＳＦＥＴ、ｐ−ＭＯＳＦＥＴの応力を説明するための模式的な外観図
【図９】第１の絶縁膜の引張応力のアニール温度依存性を示す図
【図１０】第２の絶縁膜の圧縮応力のアニール温度依存性を示す図
【符号の説明】
【００３１】
図面中、１はシリコン基板（半導体基板）、１ａ、１ｂは素子形成領域、２はｎチャンネル型ＭＯＳＦＥＴ、３はｐチャンネル型ＭＯＳＦＥＴ、４はゲート絶縁膜、５はゲート電極、６ａは第１のＳＴＩ（素子分離領域）、６ｂは第２のＳＴＩ（素子分離領域）、７ａ、７ｂはトレンチである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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