(57)【要約】      （修正有）【課題】制御基板装置が装着される装置の幅広い個別要求やマイナーチェンジに要求されるパフォーマンス及びＩ／Ｏに対して、少なくとも２つの基板の組合せにより自由度をもたせて対応可能とした制御基板装置の提供。【解決手段】少なくとも直接接続される一方の基板Ａ１と他方の基板Ｂ１との間におけるインターフェース回路部に、接続に論理、機能を変更可能に構成されたＦＰＧＡ１８を設け、少なくとも一方の基板Ａ１又は他方の基板Ｂ１にＦＰＧＡ１８と直接的もしくは間接的に接続されるＣＰＵ１４を実装し、少なくとも一方の基板Ａ１又は他方の基板Ｂ１にＦＰＧＡ１８に回路情報を書き込むためのＦＰＧＡの回路情報を持つ手段２０を実装する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数種類の基板Ａと複数種類の基板Ｂから少なくとも１枚ずつ選択し組み合わせて接続することにより構成される制御基板装置であって、
前記基板Ａには、少なくとも前記基板Ｂと接続するためのインターフェース回路に、ＣＰＵと直接的もしくは間接的に接続されたＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）を搭載し、
前記基板Ｂには、少なくとも入出力制御回路を搭載することを特徴とする制御基板装置。
【請求項２】
前記基板Ａに前記ＦＰＧＡを実装し、
前記基板Ｂに前記ＦＰＧＡの回路情報を持つ手段を実装し、
前記ＦＰＧＡの回路情報を持つ手段から前記ＦＰＧＡへＦＰＧＡの回路情報を書き込むことを特徴とする請求項１に記載の制御基板装置。
【請求項３】
前記基板Ａに前記ＣＰＵを実装し、
前記基板Ｂに前記ＣＰＵのソフトを持つ手段を実装し、
前記ＣＰＵのソフトを持つ手段から前記ＣＰＵへソフトを書き込むことを特徴とする請求項１に記載の制御基板装置。
【請求項４】
前記ＣＰＵのソフトと前記ＦＰＧＡの回路情報を併せ持つ手段を、少なくとも前記基板Ａ又は基板Ｂに実装したことを特徴とする請求項１に記載の制御基板装置。
【請求項５】
前記一方の基板に前記他方の基板を識別する手段を設け、当該識別する手段による識別結果に基づいて前記ＣＰＵで用いるソフトを切り替えて制御することを特徴とする請求項１に記載の制御基板装置。
【請求項６】
前記一方の基板に前記他方の基板を識別する手段を設け、当該識別する手段による識別結果に基づいて前記ＦＰＧＡの回路情報を選択して前記ＦＰＧＡに書き込むことを特徴とする請求項１に記載の制御基板装置。
【請求項７】
前記識別手段は、前記基板の接続部にデジタル又はアナログの識別機能を備えていることを特徴とする請求項５又は請求項６に記載の制御基板装置。
【請求項８】
前記識別手段が、前記基板に搭載された前記ＦＰＧＡに構成された識別用の回路であることを特徴とする請求項５又は請求項６に記載の制御基板装置。
【請求項９】
複数種類の基板Ａと複数種類の基板Ｂから少なくとも１枚ずつ選択し組み合わせて接続することにより構成される制御基板装置であって、
前記基板Ａには、少なくとも前記基板Ｂと接続するためのインターフェース回路に、ＣＰＵと直接的もしくは間接的に接続されたＦＰＧＡを搭載し、
前記基板Ｂには、少なくとも入出力制御回路及び前記基板Ａと接続するためのインターフェース回路に接続されたＦＰＧＡが搭載されることを特徴とする制御基板装置。
【請求項１０】
前記基板Ａに搭載された前記ＦＰＧＡの回路情報を持つ手段が、前記基板Ｂに実装され、前記ＦＰＧＡの回路情報を持つ手段から前記基板Ａの前記ＦＰＧＡの回路情報を書き込み、前記基板Ｂに搭載された前記ＦＰＧＡの回路情報を持つ手段が前記基板Ａに実装され、前記ＦＰＧＡの回路情報を持つ手段から前記基板Ｂの前記ＦＰＧＡの回路情報を書き込むことを特徴とする請求項９に記載の制御基板装置。
【請求項１１】
前記基板Ａに搭載された前記ＣＰＵのソフトを持つ手段が、前記基板Ｂに搭載され、前記ＣＰＵのソフトを持つ手段から前記ＣＰＵのソフトを読み込むことを特徴とする請求項９に記載の制御基板装置。
【請求項１２】
前記基板Ａに搭載された前記ＣＰＵのソフトと前記ＦＰＧＡの回路情報を併せ持つ手段が前記基板Ｂに搭載され、前記ＦＰＧＡの回路情報を併せ持つ手段から前記ＣＰＵのソフトの読み込み及び前記ＦＰＧＡの回路情報の書き込みを行い、前記基板Ｂに搭載された前記ＦＰＧＡの回路情報を持つ手段が前記基板Ａに実装され、前記ＦＰＧＡの回路情報を持つ手段から前記基板Ｂの前記ＦＰＧＡの回路情報を書き込むことを特徴とする請求項９に記載の制御基板装置。
【請求項１３】
前記一方の基板に前記他方の基板を識別する手段を持ち、識別結果に基づいて前記ＣＰＵのソフトを切り替えることを特徴とする請求項９に記載の制御基板装置。
【請求項１４】
前記一方の基板に前記他方の基板を識別する手段を持ち、識別結果基づいて前記ＦＰＧＡの回路情報を切り替えることを特徴とする請求項９に記載の制御基板装置。
【請求項１５】
前記識別手段は、基板接続部にデジタル又はアナログの識別機能を備えていることを特徴とする請求項１３又は請求項１４に記載の制御基板装置。
【請求項１６】
前記識別手段は、前記基板Ａに搭載された前記ＦＰＧＡに、識別用の回路を構成したことを特徴とする請求項１３又は請求項１４に記載の制御基板装置。
【請求項１７】
前記識別手段は、前記基板Ｂに搭載された前記ＦＰＧＡに識別用の回路を構成したことを特徴とする請求項１３又は請求項１４に記載の制御基板装置。
【請求項１８】
少なくとも直接接続される一方の基板と他方の基板との間におけるインターフェース回路部に設けられた、接続に論理、機能を変更可能に構成されたＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）と、
少なくとも前記一方の基板又は前記他方の基板に実装され、前記ＦＰＧＡと直接的もしくは間接的に接続されるＣＰＵと、
少なくとも前記一方の基板又は前記他方の基板に実装され、前記ＦＰＧＡに回路情報を書き込むための、前記ＦＰＧＡの回路情報を持つ手段と、
を有することを特徴とする制御基板装置。
【請求項１９】
前記一方の基板と前記他方の基板との間におけるインターフェースを、ＣＰＵバスとしたことを特徴とする、請求項１８に記載の制御基板装置。
【請求項２０】
前記一方の基板と前記他方の基板との間におけるインターフェースを、シリアル化したことを特徴とする、請求項１８に記載の制御基板装置。
【請求項２１】
前記一方の基板と他方の基板との間におけるインターフェースに、前記ＣＰＵが持つＩ／Ｏ（入出力制御回路）を有することを特徴とする、請求項１８に記載の制御基板装置。
【請求項２２】
前記他方の基板には、少なくともＦＰＧＡを搭載し、当該ＦＰＧＡに、拡張用のＩ／Ｏピンを割り当てることを特徴とする、請求項１８に記載の制御基板装置。
【請求項２３】
前記ＦＰＧＡの前記拡張Ｉ／Ｏピンは、直接またはバッファを介して、前記他方の基板外に接続可能なコネクタに接続されていることを特徴とする、請求項２２に記載の制御基板装置。
【請求項２４】
前記ＦＰＧＡは、直接又は間接的に前記一方の基板の前記ＣＰＵから制御されることを特徴とする、請求項２２に記載の制御基板装置。
【請求項２５】
前記他方の基板のうち少なくとも１種類には、拡張メモリを搭載したことを特徴とする請求項１８に記載の制御基板装置。
【請求項２６】
搭載された前記拡張メモリが、高速ＳＲＡＭであることを特徴とする請求項２５に記載の制御基板装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、共通の機能を搭載した基板と、各種の固有の機能を搭載した基板とを組み合わせて基板機能を拡張又は変更することにより幅広い種類の装置に対応可能な１つの基板に構成される、制御基板装置に関する。
【背景技術】
【０００２】
従来のボードコンピュータシステムでは、同一の親基板に対して例えば独自のローカルバスを持つ子基板又はＰＣＩバスを持つ子基板を組み合わせるように載せかえて必要な機能を拡張するものが提案されている。
【０００３】
このようなボードコンピュータシステムでは、親基板に子基板との接続に論理、機能を変更できるＦＰＧＡを使用し、子基板を識別するレジスタを設けて、ＦＰＧＡのコンフィグレーションを子基板ごとに切り替える手段をとる。また、コンフィグレーション中に親基板と子基板の出力が衝突しないように、ＦＰＧＡ外部で親基板の出力をハイインピーダンスに保持する回路を持たせるよう構成している（例えば、特許文献１参照。）。
【０００４】
上述のような複数枚の基板の組み合わせ構成されるボードコンピュータシステムでは、ＦＰＧＡと回路情報を記憶した素子が同じ基板に実装されていると、接続される基板に応じてＦＰＧＡの回路情報を記憶した素子を、ＦＰＧＡの内部回路が誤った構成にならないように書き換えるか、接続される種類だけ回路情報を持たせる必要がある。また、ＣＰＵ用のソフトがＣＰＵと同じ基板に実装されている場合には、ＣＰＵ用のソフトも接続される基板に応じて、ソフトのミスマッチによる誤動作をすることがないように書き換えるか、全ての接続される種類だけ、大容量で高価なＣＰＵ側のメモリ等に記憶させておく必要がある。
【０００５】
このようなボードコンピュータシステムでは、幅広い種類の装置の個別要求や、マイナーチェンジ要求にも対応できるように構成しようとすると、ボードコンピュータシステムを装着する装置ごとにＩ／Ｏが異なり、また装置に対する将来の仕様変更によってどんなＩ／Ｏが追加になるか予測ができないため、ボードコンピュータシステムに非常に冗長な回路を仕込む必要があるため、いわゆるプロダクト横断的に基板を流用することが困難であるという問題がある。
【特許文献１】特開２００３−９９１６４
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上述の問題に鑑み、装着される装置の幅広い個別要求やマイナーチェンジに要求されるパフォーマンス及びＩ／Ｏに対して、少なくとも２つの基板の組合せにより自由度をもたせて対応可能とした制御基板装置を新たに提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の請求項１に記載の制御基板装置は、複数種類の基板Ａと複数種類の基板Ｂから少なくとも１枚ずつ選択し組み合わせて接続することにより構成される制御基板装置であって、基板Ａには、少なくとも基板Ｂと接続するためのインターフェース回路に、ＣＰＵと直接的もしくは間接的に接続されたＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）を搭載し、基板Ｂには、少なくとも入出力制御回路を搭載することを特徴とする。
【０００８】
請求項２に記載の発明は、請求項１に記載の制御基板装置において、基板ＡにＦＰＧＡを実装し、基板ＢにＦＰＧＡの回路情報を持つ手段を実装し、ＦＰＧＡの回路情報を持つ手段からＦＰＧＡへＦＰＧＡの回路情報を書き込むことを特徴とする。
【０００９】
前述のように構成することにより、基板Ａに対して基板Ｂを接続して組み合わせるときに、ＦＰＧＡの回路情報を書き替えて、一方の基板Ａに実装されたＦＰＧＡの機能を、他方の基板Ｂに最適な状態に変更できる。すなわち、ＦＰＧＡの内部回路が、基板Ｂに対して誤った構成になることがないようにできる。
【００１０】
請求項３に記載の発明は、請求項１に記載の制御基板装置において、基板ＡにＣＰＵを実装し、基板ＢにＣＰＵのソフトを持つ手段を実装し、ＣＰＵのソフトを持つ手段からＣＰＵへソフトを書き込むことを特徴とする。
【００１１】
上述のように構成することにより、請求項１又は請求項２の発明の作用、効果に加えて、基板Ａに対して基板Ｂを接続して組み合わせるときに、基板Ａに搭載されたＣＰＵが、基板ＢにおけるＣＰＵのソフトを持つ手段から基板Ｂの機能に特化した固有のＣＰＵのソフトだけを読み込む。これにより接続された基板Ｂ固有のソフトで確実にＣＰＵを動作させることができる。すなわち、ＣＰＵが、基板Ｂに対して、ソフトのミスマッチで誤動作することを防止できる。さらに、基板Ｂに設置するＣＰＵのソフトを持つ手段は、基板Ｂ固有の単一のソフトだけを持てば良いので、ＣＰＵのソフトを持つ手段の容量を小さくできコストダウンできる。
【００１２】
請求項４に記載の発明は、請求項１に記載の制御基板装置において、ＣＰＵのソフトとＦＰＧＡの回路情報を併せ持つ手段を、少なくとも基板Ａ又は基板Ｂに実装したことを特徴とする。
【００１３】
上述のように構成することにより、請求項１、請求項２又は請求項３の発明の作用、効果に加えて、ＣＰＵのソフトとＦＰＧＡの回路情報を併せ持つ手段を用いることによって構成を簡素化し、廉価な製品を提供可能とする。
【００１４】
請求項５に記載の発明は、請求項１に記載の制御基板装置において、一方の基板に他方の基板を識別する手段を設け、識別する手段による識別結果に基づいてＣＰＵで用いるソフトを切り替えて制御することを特徴とする。
【００１５】
請求項６に記載の発明は、請求項１に記載の制御基板装置において、一方の基板に他方の基板を識別する手段を設け、識別する手段による識別結果に基づいてＦＰＧＡの回路情報を選択してＦＰＧＡに書き込むことを特徴とする。
【００１６】
請求項７に記載の発明は、請求項５又は請求項６に記載の制御基板装置において、識別手段は、基板の接続部にデジタル又はアナログの識別機能を備えていることを特徴とする。
【００１７】
請求項８に記載の発明は、請求項５又は請求項６に記載の制御基板装置において、識別手段が、基板に搭載されたＦＰＧＡに構成された識別用の回路であることを特徴とする。
【００１８】
本発明の請求項９に記載の制御基板装置は、複数種類の基板Ａと複数種類の基板Ｂから少なくとも１枚ずつ選択し組み合わせて接続することにより構成される制御基板装置であって、基板Ａには、少なくとも基板Ｂと接続するためのインターフェース回路に、ＣＰＵと直接的もしくは間接的に接続されたＦＰＧＡを搭載し、基板Ｂには、少なくとも入出力制御回路及び基板Ａと接続するためのインターフェース回路に接続されたＦＰＧＡが搭載されることを特徴とする。
【００１９】
請求項１０に記載の発明は、請求項９に記載の制御基板装置において、基板Ａに搭載されたＦＰＧＡの回路情報を持つ手段が、基板Ｂに実装され、ＦＰＧＡの回路情報を持つ手段から基板ＡのＦＰＧＡの回路情報を書き込み、基板Ｂに搭載されたＦＰＧＡの回路情報を持つ手段が基板Ａに実装され、ＦＰＧＡの回路情報を持つ手段から基板ＢのＦＰＧＡの回路情報を書き込むことを特徴とする。
【００２０】
前述した請求項９及び請求項１０の発明のように構成することにより、基板Ａに対して基板Ｂを接続して組み合わせるときに、基板Ａと基板Ｂとにそれぞれ配置された各ＦＰＧＡの回路情報をそれぞれ書き替えて、両方の基板に実装されたＦＰＧＡの機能を、両方の基板に最適な状態に変更できる。すなわち、各ＦＰＧＡの内部回路が、各基板に対して誤った構成になることがないようにできるので、より確実にインターフェースをとることができる。
【００２１】
請求項１１に記載の発明は、請求項９に記載の制御基板装置において、基板Ａに搭載されたＣＰＵのソフトを持つ手段が、基板Ｂに搭載され、ＣＰＵのソフトを持つ手段からＣＰＵのソフトを読み込むことを特徴とする。
【００２２】
上述のように構成することにより、請求項９又は請求項１０の発明の作用、効果に加えて、例えば、基板Ａに対して基板Ｂを接続して組み合わせるときに、基板Ａに搭載されたＣＰＵが、基板ＢにおけるＣＰＵのソフトを持つ手段から基板Ｂの機能に特化した固有のＣＰＵのソフトだけを読み込む。これにより接続された基板Ｂ固有のソフトで確実にＣＰＵを動作させることができる。すなわち、ＣＰＵが、基板Ｂに対して、ソフトのミスマッチで誤動作することを防止できる。さらに、基板Ｂに設置するＣＰＵのソフトを持つ手段は、基板Ｂ固有の単一のソフトだけを持てば良いので、ＣＰＵのソフトを持つ手段の容量を小さくできコストダウンできる。
【００２３】
請求項１２に記載の発明は、請求項９に記載の制御基板装置において、基板Ａに搭載されたＣＰＵのソフトとＦＰＧＡの回路情報を併せ持つ手段が基板Ｂに搭載され、ＦＰＧＡの回路情報を併せ持つ手段からＣＰＵのソフトの読み込み及びＦＰＧＡの回路情報の書き込みを行い、基板Ｂに搭載されたＦＰＧＡの回路情報を持つ手段が基板Ａに実装され、ＦＰＧＡの回路情報を持つ手段から基板ＢのＦＰＧＡの回路情報を書き込むことを特徴とする。
【００２４】
上述のように構成することにより、請求項９の発明の作用、効果に加えて、ＣＰＵのソフトとＦＰＧＡの回路情報を併せ持つ手段を用いることによって構成を簡素化し、廉価な製品を提供可能とする。
【００２５】
請求項１３に記載の発明は、請求項９に記載の制御基板装置において、一方の基板に他方の基板を識別する手段を持ち、識別結果に基づいてＣＰＵのソフトを切り替えることを特徴とする。
【００２６】
請求項１４に記載の発明は、請求項９に記載の制御基板装置において、一方の基板に他方の基板を識別する手段を持ち、識別結果基づいてＦＰＧＡの回路情報を切り替えることを特徴とする。
【００２７】
請求項１５に記載の発明は、請求項１３又は請求項１４に記載の制御基板装置において、識別手段は、基板接続部にデジタル又はアナログの識別機能を備えていることを特徴とする。
【００２８】
請求項１６に記載の発明は、請求項１３又は請求項１４に記載の制御基板装置において、識別手段は、基板Ａに搭載されたＦＰＧＡに、識別用の回路を構成したことを特徴とする。
【００２９】
請求項１７に記載の発明は、請求項１３又は請求項１４に記載の制御基板装置において、識別手段は、基板Ｂに搭載されたＦＰＧＡに識別用の回路を構成したことを特徴とする。
【００３０】
本発明の請求項１８に記載の制御基板装置は、少なくとも直接接続される一方の基板と他方の基板との間におけるインターフェース回路部に設けられた、接続に論理、機能を変更可能に構成されたＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）と、少なくとも一方の基板又は他方の基板に実装され、ＦＰＧＡと直接的もしくは間接的に接続されるＣＰＵと、少なくとも一方の基板又は他方の基板に実装され、ＦＰＧＡに回路情報を書き込むための、ＦＰＧＡの回路情報を持つ手段と、を有することを特徴とする。
【００３１】
上述のように構成することにより、一方の基板に対して他方の基板を接続して組み合わせるときに、ＦＰＧＡの回路情報を書き替えて、一方の基板に実装されたＦＰＧＡの機能を、他方の基板に最適な状態に変更できる。すなわち、ＦＰＧＡの内部回路が、他方の基板に対して誤った構成になることがないようにできる。
【００３２】
請求項１９に記載の発明は、請求項１８に記載の制御基板装置において、一方の基板と他方の基板との間におけるインターフェースを、ＣＰＵバスとしたことを特徴とする。
【００３３】
請求項２０に記載の発明は、請求項１８に記載の制御基板装置において、一方の基板と他方の基板との間におけるインターフェースを、シリアル化したことを特徴とする。
【００３４】
請求項２１に記載の発明は、請求項１８に記載の制御基板装置において、一方の基板と他方の基板との間におけるインターフェースに、ＣＰＵが持つＩ／Ｏ（入出力制御回路）を有することを特徴とする。
【００３５】
請求項２２に記載の発明は、請求項１８に記載の制御基板装置において、他方の基板には、少なくともＦＰＧＡを搭載し、ＦＰＧＡに、拡張用のＩ／Ｏピンを割り当てることを特徴とする。
【００３６】
請求項２３に記載の発明は、請求項２２に記載の制御基板装置において、ＦＰＧＡの拡張Ｉ／Ｏピンは、直接またはバッファを介して、他方の基板外に接続可能なコネクタに接続されていることを特徴とする。
【００３７】
請求項２４に記載の発明は、請求項２２に記載の制御基板装置において、ＦＰＧＡが、直接又は間接的に一方の基板のＣＰＵから制御されることを特徴とする。
【００３８】
請求項２５に記載の発明は、請求項１８に記載の制御基板装置において、他方の基板のうち少なくとも１種類には、拡張メモリを搭載したことを特徴とする。
【００３９】
請求項２６に記載の発明は、請求項２５に記載の制御基板装置において、搭載された拡張メモリが、高速ＳＲＡＭであることを特徴とする。
【発明の効果】
【００４０】
本発明の制御基板装置によれば、装着される装置の幅広い個別要求やマイナーチェンジに要求されるパフォーマンス及びＩ／Ｏに対して、少なくとも２つの基板の組合せにより自由度をもたせて対応可能な構成にできるという効果がある。さらに、本発明の制御基板装置によれば、少なくとも２つの基板を自由に組合せて所要の制御基板装置を構成できるので、制御基板装置の開発期間の短縮、基板の種類の絞込み、集中購買によるコストの低減効果、組み合わされた制御基板装置を各基板毎に分解し、これらをリサイクルすることを容易とし、他機種への流用やマイナーチェンジ機種への流用を可能とするという効果がある。
【発明を実施するための最良の形態】
【００４１】
本発明の実施の形態に係わる制御基板装置について、図面を参照しながら説明する。図１（Ａ）は、複数の基板を組み合わせた基板群によって一つの制御基板装置を構成するため、一方の基板にコネクタを介して直接接続される他方の基板との組み合わせである最小単位の基板ペアを例示する。
【００４２】
この図１（Ａ）に示す一方の基板であるマスター基板Ａ１は、コネクタ１２によって他方の基板であるスレーブ基板Ｂ１と接続（ＣＰＵバス接続）して一体化した基板群である１個の制御基板装置１０を構成する。なお、１枚のマスター基板に対して複数のスレーブ基板を接続して一体化した基板群で１個の制御基板装置１０を構成しても良い。さらに、基板群のセットを複数群組み合わせて１個の制御基板装置１０を構成しても良い。
【００４３】
このマスター基板Ａには、ＣＰＵ１４と、ＲＯＭ１６と、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）１８とを実装する。
【００４４】
このＦＰＧＡ１８は、マスター基板Ａと、スレーブ基板Ｂとのインターフェースの接続において、論理、機能を変更できるよう構成する。また、スレーブ基板Ｂ１には、コンフィグレーションＲＯＭ２０と、ＡＳＩＣ２２とを実装し、さらに必要に応じて拡張メモリ（高速ＳＲＡＭで構成しても良い）２４と、アナログデータ入力用のアナログ／デジタル変換器２６を実装しても良い。
【００４５】
これらマスター基板Ａ１とスレーブ基板Ｂ１とは、コネクタ１２によって接続することにより、一体化した制御基板装置１０として構成する。
【００４６】
このように構成された制御基板装置１０では、マスター基板Ａ１とスレーブ基板Ｂ１との間のインターフェースをＣＰＵバスとすることで、図１８に如く、スレーブ基板Ｂ１とのインターフェースに拡張性と冗長性とを高く保つことができる。また、この制御基板装置１０では、マスター基板Ａ１とスレーブ基板Ｂ１との間のインターフェースをシリアル化して構成しても良い。
【００４７】
この制御基板装置１０では、例えばＣＰＵバスが３２ビットであったとしても、マスター基板Ａ１とスレーブ基板Ｂ１の接続部のバス幅を１６ビットにすることで、スレーブ基板Ｂ１側を１６ビットに統一することが望ましい。さらに、この制御基板装置１０では、マスター基板Ａ１とスレーブ基板Ｂ１との間のインターフェースをＣＰＵバスとすると、接続部のインターフェースの本数が多くなるので、シリアル化することで接続部をシンプルにすることができる。
【００４８】
このように構成された図１（Ａ）に示す制御基板装置１０では、マスター基板Ａ１とスレーブ基板Ｂ１とをコネクタ１２によって接続した際に、スレーブ基板Ｂ１上のコンフィグレーションＲＯＭ２０からマスター基板Ａ１上のＦＰＧＡ１８へコンフィグレーションデータがローディングされ、スレーブ基板Ｂ１に特化したインターフェースが設定される。なお、このＦＰＧＡ１８は、直接または間接的にマスター基板のＣＰＵ１４から制御される。
【００４９】
また、図１（Ａ）に示す制御基板装置１０では、必要に応じて識別手段２８を設置し、この識別手段２８によってスレーブ基板Ｂ１が何であるかを特定し、予めＲＯＭ１６に複数種類記憶されている制御プログラムの内から所要のものを選択し、これを用いて制御基板装置１０の制御動作が行われるように構成しても良い。
【００５０】
この識別手段２８は、例えば、図１４乃至図１７に示すように構成することができる。図１４に示す識別手段２８では、インターフェース部におけるマスター基板Ａ１側に設けた電気抵抗とスレーブ基板Ｂ１側に設けた電気抵抗との分圧比の組み合わせで生じるアナログの電圧信号ＶdetをＣＰＵ１４が判別して、マスター基板Ａ１とスレーブ基板Ｂ１とが組み合わされて構成された制御基板装置１０固有の制御状態を識別できるようにする。
【００５１】
図１５に示す識別手段２８は、デジタル信号で識別可能に構成したもので、インターフェース部におけるマスター基板Ａ１側に設けた電気抵抗とスレーブ基板Ｂ１側に設けた電気抵抗との分圧比の組み合わせによってＨ信号の電圧信号Ｖhを出力する回路と、Ｌ信号の電圧信号Ｖlとを出力する回路とを並列して複数（ここでは３個）設け、これらの出力信号の組み合わせ（例えば、組み合わせＨＬＨ）により制御基板装置１０固有の制御状態を識別できるようにする。
【００５２】
また、図１６に示す識別手段２８は、ＦＰＧＡ１８に設けたレジスタ１８Ｒに書き込まれた基板情報を、ＣＰＵ１４が読み取って、このときの制御基板装置１０固有の制御状態を識別できるようにする。この場合には、マスター基板Ａ１とスレーブ基板Ｂ１とをコネクタ１２によって接続した際に、コンフィグレーションＲＯＭ２０から、ＦＰＧＡ１８のレジスタ１８Ｒへ基板情報を書き込むようにする。
【００５３】
図１７に示す識別手段２８は、ＦＰＧＡ１８から出力されるデジタル信号で識別可能に構成したもので、ＦＰＧＡ１８の内部に、Ｈ信号の電圧信号Ｖhを出力する回路とＬ信号の電圧信号Ｖlとを出力する回路とを複数（ここでは４個）設け、これらの出力信号の組み合わせ（例えば、組み合わせＨＬＨＬ）をＣＰＵ１４のポートで検知することにより、制御基板装置１０固有の制御状態を識別できるようにする。
【００５４】
このような識別手段２８を備えた制御基板装置１０では、ＲＯＭ１６に予め記憶されている各種のスレーブ基板Ｂに対応する制御用プログラムの中から識別手段２８により識別された制御状態に対応した制御用プログラムを選択して設定し、これに基づいてＣＰＵ１４が、マスター基板Ａ１とスレーブ基板Ｂ１とが組み合わさって構成されたときの制御基板装置１０固有の制御動作を実行する。
【００５５】
この図１（Ａ）に示すマスター基板Ａ１とスレーブ基板Ｂ１とが組み合わさって一体化されたときの制御基板装置１０では、例えば図１８に示すような構成となって、ＡＳＩＣ２２に接続された複数の図示しないドライバで駆動されるモータ等を駆動制御可能な拡張された構成となり、さらにアナログ／デジタル変換器２６で図示しない温度計等から出力された温度変化のアナログデータをデジタル信号に変換してＣＰＵ１４で検出し、この検出された温度に対応した制御が可能な拡張された構成とできる。
【００５６】
また、この制御基板装置１０は、これが装着される電子機器（例えば、コピー機、プリンタ等）で要求される機能に対応するようスレーブ基板Ｂ１に固有の機能を持たせて構成し、さらに、これが装着される電子機器のインターフェースに対し、ＦＰＧＡ１８で対応するよう設定するので、マスター基板Ａ１にスレーブ基板Ｂ１を一体化した制御基板装置１０全体が、これが装着される電子機器に対応した制御装置となる。
【００５７】
さらに、この図１（Ａ）に示す制御基板装置１０では、例えば図２０に示すような構成となって、これが装着される電子機器のインターフェースにＦＰＧＡ１８で対応し、これが装着される電子機器の要求する機能にＡＳＩＣ２２で対応し、さらに、ＣＰＵ１４が利用するＲＯＭ１６等の標準メモリの他に、スレーブ基板Ｂ１により追加された拡張メモリ２４を利用して、多岐にわたる制御が実行可能である。
【００５８】
このように構成した図１（Ａ）の制御基板装置１０は、そのマスター基板Ａ１からスレーブ基板Ｂ１を外し、図１（Ｂ）に示すように、他の構成のスレーブ基板Ｂ２を接続して一体化することにより、他の電子機器（例えばより制御対象が単純な電子機器であるマシン）に適合したものとして構成できる。
【００５９】
この場合には図１（Ｂ）に示すように、スレーブ基板Ｂ２に、コンフィグレーションＲＯＭ２０、Ｉ／Ｏ（入出力制御回路）３０を設置する。このＩ／Ｏ３０は、例えば、１つのドライバで駆動されるモータ等を駆動制御するよう構成する。
【００６０】
このように構成することにより、マスター基板Ａ１を利用し、スレーブ基板を取り替えるだけで、装着される電子機器で要求される簡素な制御を実行するのに適した専用の制御基板装置１０とすることができる。
【００６１】
すなわち、この制御基板装置１０は、装着される電子機器等のマシンに要求されるパフォーマンス、Ｉ／Ｏ（入出力制御回路）等に対してマスター基板とスレーブ基板の組合せにより自由度をもって対応できる。また、この制御基板装置１０は、基板自身にフレキシブルに変更可能な回路を設けることで、マシン側の幅広い個別要求やマイナーチェンジ要求にも対応可能であるので、制御基板装置の開発期間を短縮でき、制御基板の種類を絞込んで集中して購買することによるコストの低減効果を期待でき、例えば一方の基板を利用して他の機種用の制御基板装置を作るようにリサイクルでき、マイナーチェンジ機種への流用も可能である。
【００６２】
また、この制御基板装置１０では、例えば、図１（Ａ）に示すあるマシン用としてマスター基板Ａ１とスレーブ基板Ｂ１との組み合わせて構成した制御基板装置１０から、図１（Ｂ）に示す同じマスター基板Ａ１に対してスレーブ基板Ｂ２を組み変えて別のマシン用の制御基板装置１０を構成したときに、制御基板装置１０を装着する対象としてのマシンのインターフェースに適合するようＦＰＧＡ１８のコンフィグレーションデータを逐次書き換える必要がない。
【００６３】
これは、この図１（Ａ）と図１（Ｂ）とに示す制御基板装置１０の場合、マスター基板Ａ１に基板同士を接続するインターフェース部の回路に使用するＦＰＧＡ１８を搭載し、スレーブ基板Ｂ１にＦＰＧＡの回路情報を持つ手段であるコンフィグレーションＲＯＭ２０を実装し、マスター基板Ａ１とスレーブ基板Ｂ１とをコネクタ１２で接続したときに、制御基板装置１０を装着するマシンの機能に対応したスレーブ基板Ｂ１のコンフィグレーションＲＯＭ２０からＦＰＧＡ１８へＦＰＧＡの回路情報を書き込むためである。
【００６４】
よって、この図１（Ａ）と図１（Ｂ）とに示す制御基板装置１０の場合には、マスター基板Ａ１に対してスレーブ基板Ｂ１又はスレーブ基板Ｂ２をコネクタ１２で接続して一体化して組み合わせるときに自動的にＦＰＧＡの回路情報を書き替えて、一方の基板であるマスター基板Ａ１に実装されたＦＰＧＡ１８の機能を、他方の基板であるスレーブ基板Ｂ１又はスレーブ基板Ｂ２に最適な状態に変更できる。（ＦＰＧＡ１８の内部回路が、スレーブ基板Ｂ１又はスレーブ基板Ｂ２に対して誤った構成になることがない）。
【００６５】
ここで例えば、ＦＰＧＡと回路情報を記憶した素子とを同じ基板に実装したマスター基板にスレーブ基板を組み合わせて制御基板装置を構成した場合には、この制御基板装置を装着するマシンに応じてＦＰＧＡの回路情報を記憶した素子を書き換えるか、交換して接続されるスレーブ基板の種類だけ回路情報を持たせる必要があるが、図１（Ａ）と図１（Ｂ）とに示す制御基板装置１０の場合には、前述したように、マスター基板Ａ１にスレーブ基板Ｂ１を接続することにより、コンフィグレーションＲＯＭ２０からＦＰＧＡ１８へＦＰＧＡの回路情報を書き込めるので、作業を容易にでき、しかもコンフィグレーションＲＯＭ２０の容量を小さくして廉価にできる。
【００６６】
次に、図２（Ａ）に示すマスター基板Ａ２とスレーブ基板Ｂ３とが組み合わさって一体化されたときの制御基板装置１０について説明する。この制御基板装置１０では、マスター基板Ａ２上にＣＰＵ１４、ＦＰＧＡ１８を配置し、スレーブ基板Ｂ３上にコンフィグレーションＲＯＭ２０、ＡＳＩＣ２２、ＲＯＭ１６を配置して構成する。
【００６７】
また、図２（Ｂ）に示す制御基板装置１０では、マスター基板Ａ２上にＣＰＵ１４、ＦＰＧＡ１８を配置し、スレーブ基板Ｂ４にコンフィグレーションＲＯＭ２０、Ｉ／Ｏ（入出力制御回路）３０、ＲＯＭ１６を設置する。
【００６８】
このスレーブ基板Ｂ３上に配置するＲＯＭ１６には、この制御基板装置１０を装着するマシンに特化したスレーブ基板Ｂ３の機能を制御するのに必要な制御ソフトだけをＲＯＭ１６に格納させておけば良い。
【００６９】
また、この図２（Ａ）に示す制御基板装置１０では、マスター基板Ａ２を残し、スレーブ基板Ｂ３をスレーブ基板Ｂ４に取り替えることで、新たなマシンに適合する図２（Ｂ）に示す制御基板装置１０を構成することができる。なお、これとは逆に、図２（Ｂ）に示す制御基板装置１０では、マスター基板Ａ２を残し、スレーブ基板Ｂ４をスレーブ基板Ｂ３に取り替えることで、別のマシンに適合する図２（Ａ）に示す制御基板装置１０を構成することもできる。
【００７０】
これら図２（Ａ）と図２（Ｂ）とに示す制御基板装置１０では、マスター基板Ａ２に対してスレーブ基板Ｂ３又はスレーブ基板Ｂ４をコネクタ１２で接続して一体化して組み合わせるときに自動的にＦＰＧＡの回路情報を書き替えて、一方の基板であるマスター基板Ａ２に実装されたＦＰＧＡ１８の機能を、他方の基板であるスレーブ基板Ｂ３又はスレーブ基板Ｂ４に最適な状態に変更できる。（ＦＰＧＡ１８の内部回路が、スレーブ基板Ｂ３又はスレーブ基板Ｂ４に対して誤った構成になることがない）。
【００７１】
また、図２（Ａ）と図２（Ｂ）とに示す制御基板装置１０では、マスター基板Ａ２に対してスレーブ基板Ｂ３又はスレーブ基板Ｂ４をコネクタ１２で接続して一体化して組み合わせるときに自動的に、マスター基板Ａ２に搭載されたＣＰＵ１４が、スレーブ基板Ｂ３又はスレーブ基板Ｂ４におけるＣＰＵ１４のソフトを持つ手段である各ＲＯＭ１６からそれぞれのスレーブ基板Ｂ３又はスレーブ基板Ｂ４の機能に特化した固有のＣＰＵのソフトだけを読み込むことになる。
【００７２】
よって、図２（Ａ）と図２（Ｂ）とに示す制御基板装置１０では、接続されたスレーブ基板Ｂ３又はスレーブ基板Ｂ４のそれぞれで固有の基板用のソフトで確実にＣＰＵ１４を動作させることができる（ＣＰＵ１４が、スレーブ基板Ｂ３又はスレーブ基板Ｂ４に対して、ソフトのミスマッチで誤動作することを防止できる）。
【００７３】
また、スレーブ基板Ｂ３又はスレーブ基板Ｂ４に設置する各ＲＯＭ１６は、それぞれのスレーブ基板Ｂ３又はスレーブ基板Ｂ４固有の単一のソフトだけを持てば良い。
【００７４】
ここで例えば、ＲＯＭとＣＰＵを実装したマスター基板にスレーブ基板を組み合わせて制御基板装置を構成した場合には、この制御基板装置を装着するマシンに応じて、ＣＰＵのソフトも接続されるスレーブ基板に応じて書き換えるか、全ての接続されるスレーブ基板の種類だけ持たせる必要がある。
【００７５】
しかし、図２（Ａ）と図２（Ｂ）とに示す制御基板装置１０の場合には、前述したように、マスター基板Ａ２にスレーブ基板Ｂ３又はスレーブ基板Ｂ４を接続することにより、ＲＯＭ１６からＣＰＵ１４へソフトを書き込めるので、作業を容易にでき、しかも付け替え用に用意された複数のスレーブ基板のための全ての種類のソフトを持つものと比較して、ＣＰＵのソフトを持つ手段であるＲＯＭ１６の容量を小さくできコストダウンできる。
【００７６】
なお、この図２（Ａ）と図２（Ｂ）とに示す制御基板装置１０における以上説明した以外の構成、作用、及び効果は前述した図１（Ａ）と図１（Ｂ）とに示す制御基板装置１０と同様であるので、その説明を省略する。
【００７７】
次に、図３（Ａ）に示すマスター基板Ａ３とスレーブ基板Ｂ５とが組み合わさって一体化されたときの制御基板装置１０について説明する。この制御基板装置１０では、マスター基板Ａ３上にＣＰＵ１４、ＲＯＭ１６、ＡＳＩＣ２２を実装し、スレーブ基板Ｂ５上にＦＰＧＡ１８、コンフィグレーションＲＯＭ２０、を実装して構成する。
【００７８】
このように構成した制御基板装置１０では、スレーブ基板Ｂ５に対して、マスター基板Ａ３を取り替えることにより、インターフェースをスレーブ基板Ｂ５に合わせたものに設定して別のマシンに対応した構成とし又はリサイクルして再利用可能とする。
【００７９】
このように構成された図３（Ａ）に示す制御基板装置１０では、スレーブ基板Ｂ５上のコンフィグレーションＲＯＭ２０からスレーブ基板Ｂ５上のＦＰＧＡ１８へコンフィグレーションデータがローディングされ、スレーブ基板Ｂ５に特化したインターフェースが設定される。
【００８０】
よって、図３（Ａ）に示す制御基板装置１０では、マスター基板Ａ３を取り替える度に、ＦＰＧＡ１８のコンフィグレーションデータを逐次書き換える必要がない。また、図３（Ａ）に示す制御基板装置１０では、ＦＰＧＡ１８の内部回路が、スレーブ基板Ｂ５において誤った構成になることがなく、作業を容易にでき、しかもコンフィグレーションＲＯＭ２０の容量を小さくして廉価にできる。
【００８１】
また、図３（Ｂ）に示すマスター基板Ａ４とスレーブ基板Ｂ６とが組み合わさって一体化されたときの制御基板装置１０について説明する。この制御基板装置１０では、マスター基板Ａ４上にＣＰＵ１４、ＲＯＭ１６、コンフィグレーションＲＯＭ２０、ＡＳＩＣ２２を実装し、スレーブ基板Ｂ５上にＦＰＧＡ１８を実装して構成する。
【００８２】
このように構成した制御基板装置１０では、スレーブ基板Ｂ６に対して、マスター基板Ａ４を取り替えることにより、インターフェースをスレーブ基板Ｂ６に合わせたものに設定して別のマシンに対応した構成とし又はリサイクルして再利用可能とする。
【００８３】
このように構成された図３（Ｂ）に示す制御基板装置１０では、マスター基板Ａ４上のコンフィグレーションＲＯＭ２０からスレーブ基板Ｂ６上のＦＰＧＡ１８へコンフィグレーションデータがローディングされ、マスター基板Ａ４に特化したインターフェースが設定される。
【００８４】
よって、図３（Ｂ）に示す制御基板装置１０では、マスター基板Ａ４を取り替える度に、ＦＰＧＡ１８のコンフィグレーションデータが自動的に書き換えられるので、ＦＰＧＡ１８の内部回路が、マスター基板Ａ３において誤った構成になることがなく、作業を容易にでき、しかもコンフィグレーションＲＯＭ２０の容量を小さくして廉価にできる。
【００８５】
なお、この図３（Ａ）と図３（Ｂ）とに示す制御基板装置１０における以上説明した以外の構成、作用、及び効果は前述した図１（Ａ）と図１（Ｂ）とに示す制御基板装置１０と同様であるので、その説明を省略する。
【００８６】
次に、図４（Ａ）に示すマスター基板Ａ５とスレーブ基板Ｂ７とが組み合わさって一体化されたときの制御基板装置１０について説明する。この制御基板装置１０では、マスター基板Ａ５上にＣＰＵ１４、ＡＳＩＣ２２を実装し、スレーブ基板Ｂ７上にＲＯＭ１６、ＦＰＧＡ１８、コンフィグレーションＲＯＭ２０、を実装して構成する。
【００８７】
このように構成した制御基板装置１０では、マスター基板Ａ５に対して、スレーブ基板Ｂ７を取り替えることにより、インターフェースをスレーブ基板Ｂ７に合わせたものに設定し、ＣＰＵ１４のソフトをスレーブ基板Ｂ７に合わせたものに設定できる。この場合には、マスター基板Ａ５を残してこれにスレーブ基板Ｂ７を付け替えることにより別のマシンに対応した構成とし又はリサイクルして再利用可能とする。
【００８８】
このように構成された図４（Ａ）に示す制御基板装置１０では、スレーブ基板Ｂ５上のコンフィグレーションＲＯＭ２０からスレーブ基板Ｂ５上のＦＰＧＡ１８へコンフィグレーションデータがローディングされ、スレーブ基板Ｂ５に特化したインターフェースが設定される。
【００８９】
よって、図４（Ａ）に示す制御基板装置１０では、スレーブ基板Ｂ７を取り替える度に、ＦＰＧＡ１８のコンフィグレーションデータと、ＣＰＵ１４のソフトとを逐次書き換える必要がない。また、図４（Ａ）に示す制御基板装置１０では、ＦＰＧＡ１８の内部回路が、スレーブ基板Ｂ７に対して誤った構成になることがなく、ＣＰＵ１４のソフトがスレーブ基板Ｂ７に対して誤った構成になることがなく、作業を容易にでき、しかもコンフィグレーションＲＯＭ２０の容量を小さくして廉価にできる。
【００９０】
次に、図４（Ｂ）に示すマスター基板Ａ６とスレーブ基板Ｂ８とが組み合わさって一体化されたときの制御基板装置１０について説明する。この制御基板装置１０では、マスター基板Ａ６上にＣＰＵ１４、コンフィグレーションＲＯＭ２０、ＡＳＩＣ２２を実装し、スレーブ基板Ｂ５上にＲＯＭ１６、ＦＰＧＡ１８を実装して構成する。
【００９１】
このように構成した制御基板装置１０では、スレーブ基板Ｂ８に対して、マスター基板Ａ６を取り替えることにより、インターフェースをマスター基板Ａ６に合わせたものに設定し、ＣＰＵ１４のソフトをスレーブ基板Ｂ８合わせたものに設定して別のマシンに対応した構成とし又はリサイクルして再利用可能とする。
【００９２】
この図４（Ｂ）に示す制御基板装置１０では、マスター基板Ａ４を取り替える度に、ＦＰＧＡ１８のコンフィグレーションデータとＣＰＵ１４のソフトとが自動的に書き換えられるので、ＦＰＧＡ１８の内部回路が、マスター基板Ａ６において誤った構成になることがなく、ＣＰＵ１４のソフトがスレーブ基板Ｂ８において誤った構成になることがなく、作業を容易にでき、しかもコンフィグレーションＲＯＭ２０とＲＯＭ１６との容量を小さくして廉価にできる。
【００９３】
なお、この図４（Ａ）と図４（Ｂ）とに示す制御基板装置１０における以上説明した以外の構成、作用、及び効果は前述した図１（Ａ）と図１（Ｂ）又は図２（Ａ）と図２（Ｂ）とに示す制御基板装置１０と同様であるので、その説明を省略する。
【００９４】
次に、図５（Ａ）に示すマスター基板Ａ７とスレーブ基板Ｂ９とが組み合わさって一体化されたときの制御基板装置１０について説明する。この制御基板装置１０では、マスター基板Ａ７上に、ＣＰＵ１４、ＣＰＵのソフトとＦＰＧＡの回路情報を併せ持つ手段として、コンフィグレーションＲＯＭとＲＯＭとを一体の部品として構成した記憶用の複合部品３２、第１ＦＰＧＡ１８Ａとを実装し、スレーブ基板Ｂ９上に第２ＦＰＧＡ１８Ｂを実装して構成する。
【００９５】
このように構成した制御基板装置１０では、マスター基板Ａ７に対して、スレーブ基板Ｂ９を接続したときに、インターフェースをマスター基板Ａ７とスレーブ基板Ｂ９とにそれぞれ合わせたものに設定し、ＣＰＵ１４のソフトをマスター基板Ａ７に合わせたものに設定できる。この場合には、スレーブ基板Ｂ９を残してこれにマスター基板を付け替えることにより別のマシンに対応した構成とし又はリサイクルして再利用可能とする。
【００９６】
すなわち、このように構成された図５（Ａ）に示す制御基板装置１０では、ＣＰＵのソフトとＦＰＧＡの回路情報を併せ持つ手段としての記憶用の複合部品３２がマスター基板Ａ７に搭載され、この記憶用の複合部品３２からＣＰＵのソフトの読み込み及び第１ＦＰＧＡ１８Ａの回路情報の書き込みを行い、マスター基板Ａ７に搭載された記憶用の複合部品３２から、ＦＰＧＡの回路情報をスレーブ基板Ｂ９に実装された第２ＦＰＧＡ１８Ｂへ書き込む。
【００９７】
このように構成された図５（Ａ）に示す制御基板装置１０では、コンフィグレーションＲＯＭとＲＯＭとを一体の部品として構成した記憶用の複合部品３２を用いることによって構成を簡素化し、廉価な製品を提供可能とすると共に、マスター基板Ａ７とスレーブ基板Ｂ９とにそれぞれ第１ＦＰＧＡ１８Ａと第２ＦＰＧＡ１８Ｂとを設けることによって、より確実にインターフェースをとることができる。
【００９８】
次に、図５（Ｂ）に示すマスター基板Ａ８とスレーブ基板Ｂ１０とが組み合わさって一体化されたときの制御基板装置１０について説明する。この制御基板装置１０では、マスター基板Ａ８上にＣＰＵ１４、第１ＦＰＧＡ１８Ａを実装し、スレーブ基板Ｂ１０上に、ＣＰＵのソフトとＦＰＧＡの回路情報を併せ持つ手段としてコンフィグレーションＲＯＭとＲＯＭとを一体の部品として構成した記憶用の複合部品３２、第２ＦＰＧＡ１８Ｂとを実装して構成する。
【００９９】
このように構成した制御基板装置１０では、マスター基板Ａ８に対して、スレーブ基板Ｂ１０を接続したときに、インターフェースをマスター基板Ａ８とスレーブ基板Ｂ１０とにそれぞれ合わせたものに設定し、ＣＰＵ１４のソフトをスレーブ基板Ｂ１０に合わせたものに設定できる。この場合には、マスター基板Ａ８を残してこれにスレーブ基板を付け替えることにより別のマシンに対応した構成とし又はリサイクルして再利用可能とする。
【０１００】
このように構成された図５（Ｂ）に示す制御基板装置１０では、コンフィグレーションＲＯＭとＲＯＭとを一体の部品として構成した記憶用の複合部品３２を用いることによって構成を簡素化し、廉価な製品を提供可能とすると共に、マスター基板Ａ８とスレーブ基板Ｂ１０とにそれぞれ第１ＦＰＧＡ１８Ａと第２ＦＰＧＡ１８Ｂとを設けることによって、より確実にインターフェースをとることができる。
【０１０１】
なお、この図５（Ａ）と図５（Ｂ）とに示す制御基板装置１０における以上説明した以外の構成、作用、及び効果は前述した図１（Ａ）と図１（Ｂ）又は図２（Ａ）と図２（Ｂ）とに示す制御基板装置１０と同様であるので、その説明を省略する。
【０１０２】
次に、図６（Ａ）に示すマスター基板Ａ９とスレーブ基板Ｂ１１とが組み合わさって一体化されたときの制御基板装置１０について説明する。この制御基板装置１０では、マスター基板Ａ９上にＣＰＵ１４、ＣＰＵのソフトとＦＰＧＡの回路情報を併せ持つ手段としての第１のコンフィグレーションＲＯＭとＲＯＭとを一体の部品として構成した記憶用の複合部品３２、第１ＦＰＧＡ１８Ａとを実装し、スレーブ基板Ｂ９上に第２ＦＰＧＡ１８Ｂ、第２のコンフィグレーションＲＯＭ２０を実装して構成する。
【０１０３】
このように構成した制御基板装置１０では、マスター基板Ａ９に対してスレーブ基板Ｂ９を接続したときに、インターフェースをマスター基板Ａ９とスレーブ基板Ｂ１１とにそれぞれ合わせたものに設定し、ＣＰＵ１４のソフトをマスター基板Ａ９に合わせたものに設定できる。この場合には、マスター基板Ａ９とスレーブ基板Ｂ１１とをそれぞれ別の基板に付け替えることにより別のマシンに対応した構成とし又はリサイクルして再利用可能とする。
【０１０４】
すなわち、このように構成された図６（Ａ）に示す制御基板装置１０では、ＣＰＵのソフトとＦＰＧＡの回路情報を併せ持つ手段としての記憶用の複合部品３２がマスター基板Ａ９に搭載され、この記憶用の複合部品３２からＣＰＵのソフトの読み込み及び第２ＦＰＧＡ１８Ｂへの回路情報の書き込みを行い、スレーブ基板Ｂ１１に搭載された第２のコンフィグレーションＲＯＭ２０により、ＦＰＧＡの回路情報をマスター基板Ａ９に実装された第１ＦＰＧＡ１８Ａへ書き込む。
【０１０５】
このように構成された図６（Ａ）に示す制御基板装置１０では、コンフィグレーションＲＯＭとＲＯＭとを一体の部品として構成した記憶用の複合部品３２を用いることによって構成を簡素化し、廉価な製品を提供可能とすると共に、マスター基板Ａ９とスレーブ基板Ｂ１１にそれぞれ第１ＦＰＧＡ１８Ａと第２ＦＰＧＡ１８Ｂとを設けることによって、より確実にインターフェースをとることができる。
【０１０６】
次に、図６（Ｂ）に示すマスター基板Ａ１０とスレーブ基板Ｂ１２とが組み合わさって一体化されたときの制御基板装置１０について説明する。この制御基板装置１０では、マスター基板Ａ１０上にＣＰＵ１４、第１ＦＰＧＡ１８Ａ、第１コンフィグレーションＲＯＭ２０Ａを実装し、スレーブ基板Ｂ１２上に、ＣＰＵのソフトとＦＰＧＡの回路情報を併せ持つ手段として第２のコンフィグレーションＲＯＭとＲＯＭとを一体の部品として構成した記憶用の複合部品３２、第２ＦＰＧＡ１８Ｂとを実装して構成する。
【０１０７】
このように構成した制御基板装置１０では、マスター基板Ａ１０に対して、スレーブ基板Ｂ１２を接続したときに、インターフェースをマスター基板Ａ１０とスレーブ基板Ｂ１２とにそれぞれ合わせたものに設定し、ＣＰＵ１４のソフトをスレーブ基板Ｂ１２に合わせたものに設定できる。この場合には、マスター基板Ａ１０とスレーブ基板Ｂ１２とをそれぞれ付け替えることにより別のマシンに対応した構成とし又はリサイクルして再利用可能とする。
【０１０８】
このように構成された図６（Ｂ）に示す制御基板装置１０では、コンフィグレーションＲＯＭとＲＯＭとを一体の部品として構成した記憶用の複合部品３２を用いることによって構成を簡素化し、廉価な製品を提供可能とすると共に、マスター基板Ａ１０とスレーブ基板Ｂ１２とにそれぞれ第１ＦＰＧＡ１８Ａと第２のコンフィグレーションＲＯＭとＲＯＭとを一体の部品として構成した記憶用の複合部品３２とを設けることによって、より確実にインターフェースをとることができる。
【０１０９】
なお、この図６（Ａ）と図６（Ｂ）とに示す制御基板装置１０における以上説明した以外の構成、作用、及び効果は前述した図１（Ａ）と図１（Ｂ）若しくは図２（Ａ）と図２（Ｂ）又は図５（Ａ）と図５（Ｂ）とに示す制御基板装置１０と同様であるので、その説明を省略する。
【０１１０】
次に、図７（Ａ）に示すマスター基板Ａ２とスレーブ基板Ｂ１３とが組み合わさって一体化されたときの制御基板装置１０について説明する。この制御基板装置１０では、マスター基板Ａ２上に、ＣＰＵ１４、ＦＰＧＡ１８を実装し、スレーブ基板Ｂ１３上に、ＣＰＵのソフトとＦＰＧＡの回路情報を併せ持つ手段としてのコンフィグレーションＲＯＭとＲＯＭとを一体の部品として構成した記憶用の複合部品３２、ＡＳＩＣ２２を実装して構成する。
【０１１１】
このように構成した制御基板装置１０では、マスター基板Ａ２に対してスレーブ基板Ｂ１３を接続したときに、インターフェースをスレーブ基板Ｂ１３に合わせたものに設定し、ＣＰＵ１４のソフトをスレーブ基板Ｂ１３に合わせたものに設定できる。この場合には、マスター基板Ａ２を残して、これに他のスレーブ基板を付け替えることにより別のマシンに対応した構成とし又はリサイクルして再利用可能とする。
【０１１２】
すなわち、このように構成された図７（Ａ）に示す制御基板装置１０では、ＣＰＵのソフトとＦＰＧＡの回路情報を併せ持つ手段としての記憶用の複合部品３２がスレーブ基板Ｂ１３に搭載され、この記憶用の複合部品３２からＣＰＵのソフトの読み込みと、ＦＰＧＡ１８への回路情報の書き込みとを行う。
【０１１３】
このように構成された図７（Ａ）に示す制御基板装置１０では、コンフィグレーションＲＯＭとＲＯＭとを一体の部品として構成した記憶用の複合部品３２を用いることによって構成を簡素化し、廉価な製品を提供可能とする。
【０１１４】
次に、図７（Ｂ）に示すマスター基板Ａ２とスレーブ基板Ｂ１４とが組み合わさって一体化されたときの制御基板装置１０について説明する。この制御基板装置１０では、マスター基板Ａ２上に、ＣＰＵ１４、ＦＰＧＡ１８を実装し、スレーブ基板Ｂ１４上に、ＣＰＵのソフトとＦＰＧＡの回路情報を併せ持つ手段としてのコンフィグレーションＲＯＭとＲＯＭとを一体の部品として構成した記憶用の複合部品３２、Ｉ／Ｏ３０を実装して構成する。
【０１１５】
このように構成した制御基板装置１０では、マスター基板Ａ２に対して、スレーブ基板Ｂ１４を接続したときに、インターフェースをスレーブ基板Ｂ１４に合わせたものに設定し、ＣＰＵ１４のソフトをスレーブ基板Ｂ１３に合わせたものに設定できる。この場合には、マスター基板Ａ２を残して、これに他のスレーブ基板を付け替えることにより別のマシンに対応した構成とし又はリサイクルして再利用可能とする。
【０１１６】
このように構成された図７（Ｂ）に示す制御基板装置１０では、コンフィグレーションＲＯＭとＲＯＭとを一体の部品として構成した記憶用の複合部品３２を用いることによって構成を簡素化し、廉価な製品を提供可能とする。
【０１１７】
なお、この図７（Ａ）と図７（Ｂ）とに示す制御基板装置１０における以上説明した以外の構成、作用、及び効果は前述した図１（Ａ）と図１（Ｂ）又は図５（Ａ）と図５（Ｂ）とに示す制御基板装置１０と同様であるので、その説明を省略する。
【０１１８】
次に、図８（Ａ）に示すマスター基板Ａ１１とスレーブ基板Ｂ６とが組み合わさって一体化されたときの制御基板装置１０について説明する。この制御基板装置１０では、マスター基板Ａ１１上に、ＣＰＵ１４、ＣＰＵのソフトとＦＰＧＡの回路情報を併せ持つ手段としてのコンフィグレーションＲＯＭとＲＯＭとを一体の部品として構成した記憶用の複合部品３２、ＡＳＩＣ２２を実装し、スレーブ基板Ｂ６上に、ＦＰＧＡ１８を実装して構成する。
【０１１９】
このように構成した制御基板装置１０では、マスター基板Ａ１１に対してスレーブ基板Ｂ６を接続したときに、インターフェースをマスター基板Ａ１１に合わせたものに設定し、ＣＰＵ１４のソフトをマスター基板Ａ１１に合わせたものに設定できる。この場合には、スレーブ基板Ｂ６を残して、これに他のマスター基板を付け替えることにより別のマシンに対応した構成とし又はリサイクルして再利用可能とする。
【０１２０】
すなわち、このように構成された図８（Ａ）に示す制御基板装置１０では、ＣＰＵのソフトとＦＰＧＡの回路情報を併せ持つ手段としての記憶用の複合部品３２がマスター基板Ａ１１に搭載され、この記憶用の複合部品３２からＣＰＵのソフトの読み込みと、ＦＰＧＡ１８への回路情報の書き込みとを行う。
【０１２１】
このように構成された図８（Ａ）に示す制御基板装置１０では、コンフィグレーションＲＯＭとＲＯＭとを一体の部品として構成した記憶用の複合部品３２を用いることによって構成を簡素化し、廉価な製品を提供可能とする。
【０１２２】
次に、図８（Ｂ）に示すマスター基板Ａ５とスレーブ基板Ｂ１５とが組み合わさって一体化されたときの制御基板装置１０について説明する。この制御基板装置１０では、マスター基板Ａ５上に、ＣＰＵ１４、ＡＳＩＣ２２を実装し、スレーブ基板Ｂ１５上に、ＣＰＵのソフトとＦＰＧＡの回路情報を併せ持つ手段としてのコンフィグレーションＲＯＭとＲＯＭとを一体の部品として構成した記憶用の複合部品３２、ＦＰＧＡ１８を実装して構成する。
【０１２３】
このように構成した制御基板装置１０では、マスター基板Ａ５に対して、スレーブ基板Ｂ１５を接続したときに、インターフェースをスレーブ基板Ｂ１５に合わせたものに設定し、ＣＰＵ１４のソフトをスレーブ基板Ｂ１５に合わせたものに設定できる。この場合には、マスター基板Ａ５を残して、これに他のスレーブ基板を付け替えることにより別のマシンに対応した構成とし又はリサイクルして再利用可能とする。
【０１２４】
このように構成された図８（Ｂ）に示す制御基板装置１０では、コンフィグレーションＲＯＭとＲＯＭとを一体の部品として構成した記憶用の複合部品３２を用いることによって構成を簡素化し、廉価な製品を提供可能とする。
【０１２５】
なお、この図８（Ａ）と図８（Ｂ）とに示す制御基板装置１０における以上説明した以外の構成、作用、及び効果は前述した図１（Ａ）と図１（Ｂ）若しくは図２（Ａ）と図２（Ｂ）又は図５（Ａ）と図５（Ｂ）とに示す制御基板装置１０と同様であるので、その説明を省略する。
【０１２６】
次に、図９（Ａ）に示すマスター基板Ａ１２とスレーブ基板Ｂ１６とが組み合わさって一体化されたときの制御基板装置１０について説明する。この制御基板装置１０では、マスター基板Ａ１２上に、ＣＰＵ１４、ＲＯＭ１６、第１ＦＰＧＡ１８Ａを実装し、スレーブ基板Ｂ１６上に、コンフィグレーションＲＯＭ２０、第２ＦＰＧＡ１８Ｂを実装して構成する。
【０１２７】
このように構成した制御基板装置１０では、マスター基板Ａ１２に対してスレーブ基板Ｂ１６を接続したときに、インターフェースをスレーブ基板Ｂ１６に合わせたものに設定し、ＣＰＵ１４のソフトをマスター基板Ａ１２に合わせたものに設定できる。この場合には、スレーブ基板Ｂ１６を残して、これに他のマスター基板を付け替えることにより別のマシンに対応した構成とし又はリサイクルして再利用可能とする。
【０１２８】
すなわち、このように構成された図９（Ａ）に示す制御基板装置１０では、１つのコンフィグレーションＲＯＭ２０から２つの第１ＦＰＧＡ１８Ａと第２ＦＰＧＡ１８Ｂとに回路情報の書き込みを行う。
【０１２９】
このように構成された図９（Ａ）に示す制御基板装置１０では、マスター基板Ａ１２とスレーブ基板Ｂ１６とにそれぞれ第１ＦＰＧＡ１８Ａと第２ＦＰＧＡ１８Ｂとを設けることによって、より確実にインターフェースをとることができる。
【０１３０】
次に、図９（Ｂ）に示すマスター基板Ａ１３とスレーブ基板Ｂ９とが組み合わさって一体化されたときの制御基板装置１０について説明する。この制御基板装置１０では、マスター基板Ａ１３上に、ＣＰＵ１４、ＲＯＭ１６、第１ＦＰＧＡ１８Ａ、コンフィグレーションＲＯＭ２０を実装し、スレーブ基板Ｂ９上に、第２ＦＰＧＡ１８Ｂを実装して構成する。
【０１３１】
このように構成した制御基板装置１０では、マスター基板Ａ１３に対して、スレーブ基板Ｂ９を接続したときに、インターフェースをマスター基板Ａ１３に合わせたものに設定し、ＣＰＵ１４のソフトをマスター基板Ａ１３に合わせたものに設定できる。この場合には、スレーブ基板Ｂ９を残して、これに他のマスター基板を付け替えることにより別のマシンに対応した構成とし又はリサイクルして再利用可能とする。
【０１３２】
このように構成された図９（Ｂ）に示す制御基板装置１０では、マスター基板Ａ１２とスレーブ基板Ｂ１６とにそれぞれ第１ＦＰＧＡ１８Ａと第２ＦＰＧＡ１８Ｂとを設けることによって、より確実にインターフェースをとることができる。
【０１３３】
なお、この図９（Ａ）と図９（Ｂ）とに示す制御基板装置１０における以上説明した以外の構成、作用、及び効果は前述した図１（Ａ）と図１（Ｂ）に示す制御基板装置１０と同様であるので、その説明を省略する。
【０１３４】
次に、図１０（Ａ）に示すマスター基板Ａ８とスレーブ基板Ｂ１７とが組み合わさって一体化されたときの制御基板装置１０について説明する。この制御基板装置１０では、マスター基板Ａ８上に、ＣＰＵ１４、第１ＦＰＧＡ１８Ａを実装し、スレーブ基板Ｂ１７上に、ＲＯＭ１６、コンフィグレーションＲＯＭ２０、第２ＦＰＧＡ１８Ｂを実装して構成する。
【０１３５】
このように構成した制御基板装置１０では、マスター基板Ａ８に対してスレーブ基板Ｂ１７を接続したときに、インターフェースをスレーブ基板Ｂ１７に合わせたものに設定し、ＣＰＵ１４のソフトをスレーブ基板Ｂ１７に合わせたものに設定できる。この場合には、マスター基板Ａ８を残して、これに他のスレーブ基板を付け替えることにより別のマシンに対応した構成とし又はリサイクルして再利用可能とする。
【０１３６】
すなわち、このように構成された図１０（Ａ）に示す制御基板装置１０では、１つのコンフィグレーションＲＯＭ２０から２つの第１ＦＰＧＡ１８Ａと第２ＦＰＧＡ１８Ｂとに回路情報の書き込みを行う。
【０１３７】
このように構成された図１０（Ａ）に示す制御基板装置１０では、マスター基板Ａ８とスレーブ基板Ｂ１７とにそれぞれ第１ＦＰＧＡ１８Ａと第２ＦＰＧＡ１８Ｂとを設けることによって、より確実にインターフェースをとることができる。
【０１３８】
次に、図１０（Ｂ）に示すマスター基板Ａ１４とスレーブ基板Ｂ１８とが組み合わさって一体化されたときの制御基板装置１０について説明する。この制御基板装置１０では、マスター基板Ａ１４上に、ＣＰＵ１４、第１ＦＰＧＡ１８Ａ、コンフィグレーションＲＯＭ２０を実装し、スレーブ基板Ｂ１８上に、第２ＦＰＧＡ１８Ｂ、ＲＯＭ１６を実装して構成する。
【０１３９】
このように構成した制御基板装置１０では、マスター基板Ａ１４に対して、スレーブ基板Ｂ１８を接続したときに、インターフェースをマスター基板Ａ１４に合わせたものに設定し、ＣＰＵ１４のソフトをスレーブ基板Ｂ１８に合わせたものに設定できる。この場合には、マスター基板Ａ１４とスレーブ基板Ｂ１８とをそれぞれ付け替えることにより別のマシンに対応した構成とし又はリサイクルして再利用可能とする。
【０１４０】
このように構成された図１０（Ｂ）に示す制御基板装置１０では、マスター基板Ａ１４とスレーブ基板Ｂ１８とにそれぞれ第１ＦＰＧＡ１８Ａと第２ＦＰＧＡ１８Ｂとを設けることによって、より確実にインターフェースをとることができる。
【０１４１】
なお、この図１０（Ａ）と図１０（Ｂ）とに示す制御基板装置１０における以上説明した以外の構成、作用、及び効果は前述した図１（Ａ）と図１（Ｂ）又は図２（Ａ）と図２（Ｂ）に示す制御基板装置１０と同様であるので、その説明を省略する。
【０１４２】
次に、図１１（Ａ）に示すマスター基板Ａ１５とスレーブ基板Ｂ１９とが組み合わさって一体化されたときの制御基板装置１０について説明する。この制御基板装置１０では、マスター基板Ａ１５上に、ＣＰＵ１４、ＲＯＭ１６、第１ＦＰＧＡ１８Ａ、第１コンフィグレーションＲＯＭ２０Ａを実装し、スレーブ基板Ｂ１９上に、第２コンフィグレーションＲＯＭ２０Ｂ、第２ＦＰＧＡ１８Ｂを実装して構成する。
【０１４３】
このように構成した制御基板装置１０では、マスター基板Ａ１５に対してスレーブ基板Ｂ１９を接続したときに、インターフェースをマスター基板Ａ１５とスレーブ基板Ｂ１９とで相互に合わせるように設定し、ＣＰＵ１４のソフトをマスター基板Ａ１５に合わせたものに設定する。この場合には、マスター基板とスレーブ基板とを相互に対応させて組み合わせることにより、各マシンに対応した構成とし又はリサイクルして再利用可能とする。
【０１４４】
このように構成された図１１（Ａ）に示す制御基板装置１０では、マスター基板Ａ８とスレーブ基板Ｂ１７とにそれぞれ第１ＦＰＧＡ１８Ａと第２ＦＰＧＡ１８Ｂとを設けることによって、確実にインターフェースをとることができる。
【０１４５】
次に、図１１（Ｂ）に示すマスター基板Ａ１６とスレーブ基板Ｂ２０とが組み合わさって一体化されたときの制御基板装置１０について説明する。この制御基板装置１０では、マスター基板Ａ１６上に、ＣＰＵ１４、第１ＦＰＧＡ１８Ａ、第１コンフィグレーションＲＯＭ２０Ａを実装し、スレーブ基板Ｂ２０上に、ＲＯＭ１６、第２ＦＰＧＡ１８Ｂ、第２コンフィグレーションＲＯＭ２０Ｂ、を実装して構成する。
【０１４６】
このように構成した制御基板装置１０では、マスター基板Ａ１６に対して、スレーブ基板Ｂ２０を接続したときに、インターフェースをマスター基板Ａ１６とスレーブ基板Ｂ２０とで相互に合わせるように設定し、ＣＰＵ１４のソフトをスレーブ基板Ｂ２０に合わせたものに設定する。この場合には、この場合には、マスター基板Ａ１６を残して、これに他のスレーブ基板を付け替えることにより別のマシンに対応した構成とし又はリサイクルして再利用可能とする。
【０１４７】
すなわち、このように構成された図１１（Ｂ）に示す制御基板装置１０では、ＣＰＵ１４のソフトをスレーブ基板Ｂ２０に合わせたものに設定する。この場合には、マスター基板Ａ１６を残してこれにスレーブ基板を付け替えることにより別のマシンに対応した構成とし又はリサイクルして再利用可能とする。
【０１４８】
なお、この図１１（Ａ）と図１１（Ｂ）とに示す制御基板装置１０における以上説明した以外の構成、作用、及び効果は前述した図１（Ａ）と図１（Ｂ）又は図２（Ａ）と図２（Ｂ）に示す制御基板装置１０と同様であるので、その説明を省略する。
【０１４９】
次に、図１２（Ａ）に示すマスター基板Ａ１７とスレーブ基板Ｂ２１とが組み合わさって一体化されたときの制御基板装置１０について説明する。この制御基板装置１０では、マスター基板Ａ１７上に、ＣＰＵ１４、ＲＯＭ１６、第１ＦＰＧＡ１８Ａ、第１コンフィグレーションＲＯＭ２０Ａを実装し、スレーブ基板Ｂ２１上に、第２コンフィグレーションＲＯＭ２０Ｂ、第２ＦＰＧＡ１８Ｂを実装して構成する。
【０１５０】
このように構成した制御基板装置１０では、マスター基板Ａ１７に対してスレーブ基板Ｂ２１を接続したときに、インターフェースをマスター基板Ａ１７とスレーブ基板Ｂ２１とにそれぞれ合わせたものに設定し、ＣＰＵ１４のソフトをマスター基板Ａ１７に合わせたものに設定できる。この場合には、マスター基板Ａ１７とスレーブ基板Ｂ２１とをそれぞれ別の基板に付け替えることにより別のマシンに対応した構成とし又はリサイクルして再利用可能とする。
【０１５１】
このように構成された図１２（Ａ）に示す制御基板装置１０では、マスター基板Ａ１７、スレーブ基板Ｂ２１に各々対応した第１ＦＰＧＡ１８Ａと第２ＦＰＧＡ１８Ｂとを設けることによって、より確実にインターフェースをとることができる。
【０１５２】
次に、図１２（Ｂ）に示すマスター基板Ａ１８とスレーブ基板Ｂ２２とが組み合わさって一体化されたときの制御基板装置１０について説明する。この制御基板装置１０では、マスター基板Ａ１８上に、ＣＰＵ１４、第１ＦＰＧＡ１８Ａ、第１コンフィグレーションＲＯＭ２０Ａを実装し、スレーブ基板Ｂ２２上に、ＲＯＭ１６、第２ＦＰＧＡ１８Ｂ、第２コンフィグレーションＲＯＭ２０Ｂを実装して構成する。
【０１５３】
このように構成した制御基板装置１０では、マスター基板Ａ１８に対して、スレーブ基板Ｂ２２を接続したときに、インターフェースをマスター基板Ａ１８とスレーブ基板Ｂ２２とにそれぞれ合わせたものに設定し、ＣＰＵ１４のソフトをスレーブ基板Ｂ２２に合わせたものに設定できる。この場合には、マスター基板Ａ１７を残して、スレーブ基板を別の基板に付け替えることにより別のマシンに対応した構成とし又はリサイクルして再利用可能とする。
【０１５４】
すなわち、このように構成された図１２（Ｂ）に示す制御基板装置１０では、ＣＰＵ１４のソフトをスレーブ基板Ｂ２２に合わせたものに設定する。
【０１５５】
なお、この図１２（Ａ）と図１２（Ｂ）とに示す制御基板装置１０における以上説明した以外の構成、作用、及び効果は前述した図１（Ａ）と図１（Ｂ）又は図２（Ａ）と図２（Ｂ）に示す制御基板装置１０と同様であるので、その説明を省略する。
【０１５６】
次に、制御基板装置１０を構成するため、前述した複数のマスター基板と複数のスレーブ基板とを用意し、これらから適宜選択して組み合わせる場合の組み合わせ方について、図１３により説明する。
【０１５７】
この図１３に示す組み合わせ例では、マスター基板０Ａとして、パフォーマンスの高い基板とパフォーマンスの低い基板の２種類を準備しておく。さらに、このマスター基板０Ａは外部３２ビットバスとし、マスター基板０Ｂは外部１６ビットバスで構成するものとする。
【０１５８】
スレーブ基板０Ｂは、Ｉ／Ｏ（入出力制御回路）数の大小により３種類の基板を準備しておく。
【０１５９】
そして、例えば大型の高速機に装着する制御基板装置１０では、マスター基板０Ａとスレーブ基板０Ａの組合せで基板群を構成し、小型の低速機に装着する制御基板装置１０では、マスター基板０Ｂとスレーブ基板０Ｃの組合せで基板群を構成する。
【０１６０】
なお、１枚のマスター基板に複数のスレーブ基板を接続することで１個の基板群を構成しても良いし、基板群のセットを１機種の中で複数群搭載することでマシンを制御するよう構成しても良い。
【０１６１】
これらの基板の応用例として、ある基板において一部の部品を実装しないものを利用する。この場合には、例えばメモリの容量を適宜調節可能に設計された基板を構成するため、異なる容量のメモリを実装した部品、メモリを実装していない部品を複数種類用意しておき、これらを適宜選択して利用する。
【０１６２】
或いは、一部のドライバを実装した部品としない部品を準備しておき、これらを適宜選択して利用するようにしても良い。
【０１６３】
次に、後継機種で追加される機能拡張に対応可能に構成した制御基板装置の一例について、図１９により説明する。
【０１６４】
この図１９に示す制御基板装置１０では、マスター基板Ａとスレーブ基板Ｂとをコネクタ１２によって接続することにより一体化した制御基板装置１０として構成する。
【０１６５】
このマスター基板Ａには、ＣＰＵ１４、ＲＯＭ１６、コンフィグレーションＲＯＭ２０を実装する。スレーブ基板Ｂには、ＦＰＧＡ１８、ＡＳＩＣ２２、バッファドライバ３４、コネクタ３６、イネーブリングコネクタ３８を実装する。このＦＰＧＡ１８には、モータの駆動制御信号等を発生する制御回路が搭載されている。
【０１６６】
この制御基板装置１０では、例えば、マスター基板ＡのＣＰＵ１４等にコネクタ１２で接続されたＦＰＧＡ１８とＡＳＩＣ２２とにより、バッファドライバ３４とコネクタ３６とを介して接続されたモータをセンサで検出した状態に対応して所定の動作を行わせるように制御する。
【０１６７】
この制御基板装置１０は、その内部のイネーブリングコネクタ３８等に余り回路と余りピンを持つように構成する。この余りピンは、直接或いはバッファドライバやドライバ回路を経由して、後継機で追加された機能に対する拡張Ｉ／Ｏとしてイネーブリングされる。
【０１６８】
よって、この制御基板装置１０では、後継機で追加された機能に対して余り回路と余りピンとを利用して対応できるので、新たに制御基板装置を作る手間を省き、開発を迅速に行うことができる。
【０１６９】
次に、前述のように構成した制御基板装置１０をプリンタに実際に装着して利用する場合について、図２１及び図２２により説明する。
【０１７０】
この制御基板装置１０を装着するプリンタ４０が、いわゆる低速機である場合には、図２１に示すように、マスター基板Ａとスレーブ基板−１とをそれぞれ１枚づつ装着し、必要に応じてドライバ基板−０を装着して組み合わせることにより、制御基板装置１０を構成する。
【０１７１】
また、この制御基板装置１０を装着するプリンタ４０が、いわゆる高速機である場合には、図２２に示すように、マスター基板Ａにスレーブ基板−１とスレーブ基板−２との２枚を装着し、必要に応じてドライバ基板−１、ドライバ基板−２とを装着して組み合わせることにより、制御基板装置１０を構成する。
【０１７２】
このようにして構成する低速機用の制御基板装置１０と、高速機用の制御基板装置１０では、マスター基板Ａとスレーブ基板−１とが共通であるので、ドライバ基板−０を、ドライバ基板−１及びドライバ基板−２に変更することにより、用途を変えた制御基板装置１０を構成できる。
【０１７３】
よって、この制御基板装置１０は、少ない種類の基板の組合せにより幅広い種類のマシンに対応できるように構成できるから、基板の種類を低減し効率的な開発を可能にすると共に、リサイクル時に別の装置へ転用でき、さらに開発期間の短縮、基板の種類の絞込みと集中購買によるコスト低減効果、マイナーチェンジ機種への流用も可能になる。
【０１７４】
次に、前述のように構成した制御基板装置１０のリサイクルの運用について、図２３乃至図２５により説明する。
【０１７５】
この制御基板装置１０では、例えばマスター基板だけをリサイクルすることができる。この場合には、図２３に示すように、機種Ａがリサイクル用に戻入された際に、そのマスター基板Ａを機種Ｂへ装着してリサイクルする。なお、機種ＢでＩ／Ｏが大きく異なる場合には、スレーブ基板−１をスレーブ基板−２に取り替えて装着する。
【０１７６】
次に、マスター基板とスレーブ基板との両方をリサイクルする場合には、例えば図２４に示すように、前任機がリサイクル用に戻入された際に、そのマスター基板とスレーブ基板の両方を後継機に流用し、後継機のユニークな機能追加分は拡張基板を追加実装することで対応する。
【０１７７】
次に、複数の機種に跨ってリサイクルを行う場合には、例えば図２５に示すように、機種Ａと機種Ｂとがリサイクル用に戻入された際に、機種Ａのマスター基板−１と機種Ｂのスレーブ基板−２とを取り出して組み合わせて機種Ｃに装着し、機種Ｂのマスター基板−２と機種Ａのスレーブ基板−１とを取り出して組み合わせて機種Ｄに装着することによって、無駄なくリサイクルを行うことができる。
【０１７８】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で、その他種々の構成を取り得ることは勿論である。
【図面の簡単な説明】
【０１７９】
【図１】（Ａ）（Ｂ）は、本発明の実施の形態に係わる制御基板装置の概略構成図である。
【図２】（Ａ）（Ｂ）は、本発明の実施の形態に係わる制御基板装置の他の概略構成図である。
【図３】（Ａ）（Ｂ）は、本発明の実施の形態に係わる制御基板装置の他の概略構成図である。
【図４】（Ａ）（Ｂ）は、本発明の実施の形態に係わる制御基板装置の他の概略構成図である。
【図５】（Ａ）（Ｂ）は、本発明の実施の形態に係わる制御基板装置の他の概略構成図である。
【図６】（Ａ）（Ｂ）は、本発明の実施の形態に係わる制御基板装置の他の概略構成図である。
【図７】（Ａ）（Ｂ）は、本発明の実施の形態に係わる制御基板装置の他の概略構成図である。
【図８】（Ａ）（Ｂ）は、本発明の実施の形態に係わる制御基板装置の他の概略構成図である。
【図９】（Ａ）（Ｂ）は、本発明の実施の形態に係わる制御基板装置の他の概略構成図である。
【図１０】（Ａ）（Ｂ）は、本発明の実施の形態に係わる制御基板装置の他の概略構成図である。
【図１１】（Ａ）（Ｂ）は、本発明の実施の形態に係わる制御基板装置の他の概略構成図である。
【図１２】（Ａ）（Ｂ）は、本発明の実施の形態に係わる制御基板装置の他の概略構成図である。
【図１３】本発明の実施の形態に係わる制御基板装置における複数のマスター基板と複数のスレーブ基板とを適宜選択して組み合わせる場合の組み合わせ方の説明図である。
【図１４】本発明の実施の形態に係わる制御基板装置における組み合わせられる相手の基板を識別する識別手段を例示する概略説明図である。
【図１５】本発明の実施の形態に係わる制御基板装置における組み合わせられる相手の基板を識別する他の構成の識別手段を例示する概略説明図である。
【図１６】本発明の実施の形態に係わる制御基板装置における組み合わせられる相手の基板を識別する他の構成の識別手段を例示する概略説明図である。
【図１７】本発明の実施の形態に係わる制御基板装置における組み合わせられる相手の基板を識別する他の構成の識別手段を例示する概略説明図である。
【図１８】本発明の実施の形態に係わる制御基板装置におけるマスター基板とスレーブ基板とを組み合わせて構成された回路全体を例示する説明図である。
【図１９】本発明の実施の形態に係わる、後継機種で追加される機能拡張に対応した制御基板装置を示す概略構成図である。
【図２０】本発明の実施の形態に係わる制御基板装置におけるマスター基板とスレーブ基板とを組み合わせて構成された他の回路全体を例示する説明図である。
【図２１】本発明の実施の形態に係わる制御基板装置を低速機であるプリンタに実際に装着して利用する場合を示す概略構成図である。
【図２２】本発明の実施の形態に係わる制御基板装置を高速機であるプリンタに実際に装着して利用する場合を示す概略構成図である。
【図２３】本発明の実施の形態に係わる制御基板装置のマスター基板だけをリサイクルする場合を示す説明図である。
【図２４】本発明の実施の形態に係わる制御基板装置のマスター基板とスレーブ基板との両方をリサイクルする場合を示す説明図である。
【図２５】本発明の実施の形態に係わる制御基板装置を、複数の機種に跨ってリサイクルを行う場合を示す説明図である。
【符号の説明】
【０１８０】
１０  制御基板装置
１２  コネクタ
１４  ＣＰＵ
１６  ＲＯＭ
１８  ＦＰＧＡ
２０  コンフィグレーションＲＯＭ
２２  ＡＳＩＣ
２４  拡張メモリ
２６  デジタル変換器
２８  識別手段
３０  Ｉ／Ｏ
３２  複合部品
３８  イネーブリングコネクタ
４０  プリンタ
【図１】
2007058689.tif 000003
【図２】
2007058689.tif 000004
【図３】
2007058689.tif 000005
【図４】
2007058689.tif 000006
【図５】
2007058689.tif 000007
【図６】
2007058689.tif 000008
【図７】
2007058689.tif 000009
【図８】
2007058689.tif 000010
【図９】
2007058689.tif 000011
【図１０】
2007058689.tif 000012
【図１１】
2007058689.tif 000013
【図１２】
2007058689.tif 000014
【図１３】
2007058689.tif 000015
【図１４】
2007058689.tif 000016
【図１５】
2007058689.tif 000017
【図１６】
2007058689.tif 000018
【図１７】
2007058689.tif 000019
【図１８】
2007058689.tif 000020
【図１９】
2007058689.tif 000021
【図２０】
2007058689.tif 000022
【図２１】
2007058689.tif 000023
【図２２】
2007058689.tif 000024
【図２３】
2007058689.tif 000025
【図２４】
2007058689.tif 000026
【図２５】
2007058689.tif 000027