(57)【要約】【課題】  ダイレクトリードボンディング方式の半導体装置において、金属膜を形成する位置がゲート配線側にずれた場合のゲート配線の破損を防止する。【解決手段】  ダイレクトリードボンディング方式の半導体装置が、半導体基板と、半導体基板の表面に設けられた表面電極と、半導体基板の表面に表面電極に沿って設けられたゲート配線と、表面電極の上に設けられた金属膜と、金属膜の上に取り付けられたリード端子とを含む。ゲート配線はポリイミド膜に覆われ、金属膜はポリイミド膜の上まで延在する。【選択図】図７
2007142138.tif 000002
【特許請求の範囲】
【請求項１】
ダイレクトリードボンディング方式の半導体装置であって、
半導体基板と、
該半導体基板の表面に設けられた表面電極と、
該半導体基板の表面に該表面電極に沿って設けられたゲート配線と、
該表面電極の上に設けられた金属膜と、
該金属膜の上に取り付けられたリード端子とを含み、
該ゲート配線がポリイミド膜に覆われ、該金属膜が該ポリイミド膜の上まで延在したことを特徴とする半導体装置。
【請求項２】
ダイレクトリードボンディング方式の半導体装置であって、
半導体基板と、
該半導体基板の表面に設けられた表面電極と、
該半導体基板の表面に該表面電極に沿って設けられたゲート配線と、
該表面電極の上に設けられた金属膜と、
該金属膜の上に取り付けられたリード端子とを含み、
該ゲート配線がポリイミド膜に覆われたことを特徴とする半導体装置。
【請求項３】
上記半導体基板の表面にオプション素子が設けられ、該オプション素子も上記ポリイミドで覆われたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
上記ゲート電極と上記ポリイミド膜との間に、オーバーコート膜が設けられたことを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
上記ポリイミド膜の膜厚が、略１０μｍから略５０μｍであることを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
上記半導体基板の表面に上記ゲート配線に接続されたゲート電極が設けられ、該ゲート電極上に設けられた金属膜にリード端子が取り付けられたことを特徴とする請求項１または２に記載の半導体装置。
【請求項７】
上記金属膜が、蒸着法、スパッタ法、およびメッキ法から選択される一の方法で形成されたことを特徴とする請求項１または２に記載の半導体装置。
【請求項８】
上記半導体基板の裏面に裏面電極が設けられ、上記表面電極と該裏面電極との間を流れる電流が、上記ゲート配線で制御されることを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ダイレクトリードボンディング方式の半導体装置に関する。
【背景技術】
【０００２】
近年、電力用半導体装置であるパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）では、電力損失を低減するために、エミッタ電極とリード端子とをボンディングワイヤを介して接続する代わりに、両電極を直接接続するダイレクトリードボンディング方式が用いられる。
【０００３】
図１９は、全体が８００で表される、従来構造の半導体装置の上面図であり、図２０は、図１９をＸＩＶ−ＸＩＶ方向に見た場合の断面図である。図２０において、理解を容易にするために、図の右半分においてポリイミド膜１３は省略してある。
図１９、２０に示すように、半導体装置８００はＩＧＢＴ等の半導体チップ１を含む。半導体チップ１の表面には、エミッタ電極２と、ゲート電極３に接続されたゲート配線４とが設けられている。エミッタ電極２とゲート電極３の周囲、および半導体チップ１の表面を覆うように、オーバーコート膜５が設けられている。また、エミッタ電極２の上には金属膜６が設けられ、その上に半田層１１を介してリード端子１０が接続されている（図１９には、金属膜６、リード端子１０、半田層１１は示さず）。
【０００４】
一方、半導体チップ１の裏面にはコレクタ電極７が設けられている。半導体チップ１は、表面に回路パターン（図示せず）が形成された基板９の上に、半田層８を介して接続されている。
【０００５】
図２１は、金属膜６を形成した状態の、従来の半導体装置８００の上面図であり、図２２は、図２１をＸＸＩ−ＸＸＩ方向に見た場合の断面図である（図２１には、リード端子１０、半田層１１は示さず）。図１９、２０と同一符合は、同一又は相当箇所を示す。図２１、２２は、エミッタ電極２に対して、金属膜６、リード端子１０および半田層１１の位置合わせが正確に行われた場合である。
なお、図２２に示すように、詳しく見れば、半導体基板１の上には、下敷酸化膜２０を介してポリシリコン配線２１が設けられ、その上にゲート配線４が設けられている。また、エミッタ電極２とゲート配線４との間には層間絶縁膜２２が設けられている。
【特許文献１】特開平４−１３３４７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体装置８００の製造工程では、エミッタ電極２に対して、金属膜６を形成する位置がずれる場合がある。図２３は、エミッタ電極２に対して、金属膜６の位置が左側にずれた場合の上面図であり、図２４は、図２３をＸＸＩＩＩ−ＸＸＩＩＩ方向に見た場合の断面図（半田層１１、リード端子１０を除く）である。図２３、２４中、図１９、２０と同一符合は、同一又は相当箇所を示す。
【０００７】
図２４の半導体装置８１０に示すように、金属膜６を形成する位置がゲート配線４の上にずれた場合、金属膜６の上に半田層１１でリード端子１０を接合する工程でゲート配線４に応力や熱が加わり、ゲート電極４の破損が発生していた。また、破損に至らない場合でも、後発的な破損の原因となり、信頼性低下の原因となっていた。
【０００８】
そこで、本発明は、ダイレクトリードボンディング方式の半導体装置において、金属膜を形成する位置がゲート配線側にずれた場合の、ゲート配線の破損を防止した半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００９】
本発明は、ダイレクトリードボンディング方式の半導体装置であって、半導体基板と、半導体基板の表面に設けられた表面電極と、半導体基板の表面に表面電極に沿って設けられたゲート配線と、表面電極の上に設けられた金属膜と、金属膜の上に取り付けられたリード端子とを含み、ゲート配線がポリイミド膜に覆われ、金属膜がポリイミド膜の上まで延在したことを特徴とする。
【発明の効果】
【００１０】
以上のように、本発明にかかる半導体装置では、ダイレクトリードボンディング方式でリード電極を取り付ける際のゲート配線の損傷を防止し、信頼性の高い半導体装置の提供が可能となる。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
図１は、全体が１００で表される、本実施の形態１にかかるダイレクトリードボンディング方式を用いた半導体装置の上面図であり、ポリイミド膜形成前の状態を示す。図２は、図１をＩ−Ｉ方向に見た場合の断面図であり、理解を容易にするために、図の右半分においてポリイミド膜１３は省略してある。
【００１２】
半導体装置１００はＩＧＢＴ等の半導体チップ１を含む。半導体チップ１の表面には、エミッタ電極（表面電極）２と、ゲート電極３が設けられている。これらの電極は、例えばアルミニウムから形成される。ゲート電極３には、例えばアルミニウムからなるゲート配線４が接続されている。ゲート電極３の上には、例えばアルミニウムからなるボンディングワイヤ１２が接合されている。
【００１３】
エミッタ電極２とゲート電極３の周囲、および半導体チップ１の表面を覆うように、例えば酸化シリコンや窒化シリコンからなるオーバーコート膜５が設けられている。
エミッタ電極２の上には、例えばＴｉ／Ｎｉ／Ａｕの３層構造からなる金属膜６が設けられている。エミッタ電極２上に選択的に金属膜６を形成するためには、半導体チップ１を含むウエハの表面にメタルマスクなどを貼りあわせて金属を蒸着する方法が用いられる。金属膜６のうち、Ｔｉはエミッタ電極２とのオーミック特性を向上させるため、Ｎｉは半田層１１との接続剤として、ＡｕはＮｉの酸化防止剤としての役割を果たす。
なお、金属膜６として、Ｔｉ／Ｎｉ／Ａｕの３層構造以外に、Ａｌ／Ｍｏ／Ｎｉ／ＡｕやＡｌ／Ｔｉ／Ｎｉ／Ａｕなどの積層構造を用いてもかまわない。
【００１４】
なお、金属層６の形成には、スパッタ法を用いることもできる（以下の実施の形態においても同じ）。
【００１５】
金属層６の上には、Ａｇ−Ｓｎ等の半田層１１を介して板状のリード端子１０が接続されている。リード端子１０の材料には、例えば銅が用いられる。リード端子１１は、半導体装置１００の外部との接続端子となる。
【００１６】
一方、半導体チップ１の裏面には、例えばＡｌ／Ｍｏ／Ｎｉ／Ａｕの４層膜からなるコレクタ電極（裏面電極）７が設けられている。半導体チップ１は、表面に回路パターン（図示せず）が形成された基板９の上に、Ａｇ−Ｓｎ等の半田層８を介して接続されている。基板９は、例えばアルミナから形成される。
【００１７】
図３は、ポリイミド膜１３を形成した後の上面図であり、図４は、更に、金属層６を形成した後の上面図である。また、図５は、図４をＩＶ−ＩＶ方向に見た場合の断面図であり、金属層６の上には、半田１１を介してリード端子１０が取り付けられている。
【００１８】
なお、図５に示すように、詳しく見れば、半導体チップ１の上に下敷酸化膜２０を介してポリシリコン配線２１が設けられ、その上にゲート配線４が設けられている。また、エミッタ電極２とゲート配線４との間には、例えば酸化シリコンからなる層間絶縁膜２２が設けられている。また、半導体チップ１は、ｎ型エピタキシャル層３１とｐ型ウエル領域３２からなる。
【００１９】
半導体装置１００では、ゲート配線４を覆うようにオーバーコート膜５が設けられ、更にその上にポリイミド膜１３が設けている。ポリイミド膜１３の膜厚は、例えば、略１０μｍ〜略５０μｍ程度が好ましい。
【００２０】
図３〜５は、エミッタ電極２に対して、金属層６の位置合わせが正確に行われた場合であるが、一方、図６、７は、エミッタ電極２に対して金属層６がゲート配線４側（図６、７では左側）にずれて形成された場合を示す。このように、位置合わせが多少ずれた場合でも、素子性能に影響がなければ良品として使用可能である。
【００２１】
図６は、全体が１１０で表される、本実施の形態にかかる他の半導体装置の上面図であり、図７は、図６をＶＩ−ＶＩ方向に見た場合の断面図である。図６、７中、図１〜５と同一符合は、同一又は相当箇所を示す。
【００２２】
半導体装置１１０では、ゲート配線４、エミッタ電極２が形成された後に、オーバーコート層５が形成され、続いてポリイミド膜１３が形成される。オーバーコート層５、ポリイミド膜１３は、通常のフォトリソグラフィ法、エッチング法を用いて形成される。
更に、ポリイミド膜１３の形成後にメタルマスクを用いて金属層６が蒸着されるが、半導体装置１１０では、メタルマスクの位置がゲート配線４側にずれ、金属層６がポリイミド膜１３の上まで延びて形成されている。この結果、金属層６の上に形成される半田層１１、リード電極１０が、ともにポリイミド膜１３に重なった構成となる。
【００２３】
半導体装置１１０では、ポリイミド膜１３を形成することにより、ゲート配線４近傍の段差を無くしている。このため、エミッタ電極２の外部に延びた金属膜６がゲート配線４の近傍に形成された場合でも、半田層１１でリード電極１０を接合する際に段差部で発生する熱応力を低減でき、ゲート配線４の損傷を防止できる。
【００２４】
また、ポリイミド膜１３が緩衝材となってかかる熱応力を吸収することによっても、ゲート配線４の損傷を防止できる。
【００２５】
なお、図７では、ゲート電極４の真上に金属膜６、半田層１１、およびリード端子１０が延在しているが、位置合わせのずれが小さく、ゲート電極４の真上まで金属膜６等が延びない場合であっても、ポリイミド膜１３を用いることにより、ゲート配線４の損傷を防止できる。
【００２６】
実施の形態２．
図８は、全体が２００で表される、本実施の形態２にかかる半導体装置の上面図であり、図９は、図８をＶＩＩＩａ−ＶＩＩＩａ方向に見た場合の断面図である。また、図１０は、図８をＶＩＩＩｂ−ＶＩＩＩｂ方向に見た場合の断面図である。図９の右半分において、ポリイミド膜１３は省略してある。図８〜１０において、図１〜５と同一符合は、同一又は想到箇所を示す。
【００２７】
本実施の形態２にかかる半導体装置２００では、上述の半導体装置１００に比較してオーバーコート層５の無い構造となっている。他の構成は、半導体装置１００と同じである。
【００２８】
このように、半導体装置２００ではポリイミド膜１３が保護膜としての機能を有するため、オーバーコート層５は設けないこととしている。これにより、オーバーコート層５の形成工程が省略でき、製造工程の簡素化、製造コストの低減が可能となる。
【００２９】
実施の形態３．
図１１は、全体が３００で表される、本実施の形態３にかかる半導体装置の断面図である。図１１中、図２と同一符合は、同一又は相当箇所を示す。
【００３０】
半導体装置１００が、ゲート電極３に対して、ボンディングワイヤ１２を接続する構造であるのに対し、半導体装置３００は、ゲート電極３の上にも金属層６が設けられ、その上に半田層１１を介してリード端子１０が接続された構造となっている。
【００３１】
金属層６は、エミッタ電極２の上の金属層６と同じ工程で、例えばメタルマスクを用いた蒸着法で形成される。半田層１１、リード端子１０にも、エミッタ電極２と同じくＡｇ−Ｓｎ半田、銅リードがそれぞれ用いられる。
【００３２】
このように、ゲート電極３との接続にもリードボンディング方式を用いることにより、ゲート電極３への入力部における抵抗を小さくできる。
【００３３】
なお、本実施の形態３にかかるリードボンディング方式のゲート配線は、上述の半導体装置１００、２００のいずれにも適用可能である。
も同様の効果示す。
【００３４】
実施の形態４．
図１２は、全体が４００で表される、本実施の形態４にかかる半導体装置の上面図であり、図１３は、図１２をＸＩＩ−ＸＩＩ方向に見た場合の断面図である。図１２、１３中、図１、２と同一符合は、同一又は相当箇所を示す。
【００３５】
本実施の形態４は、ポリイミド膜１３を、半導体装置のゲート配線以外のオプション素子にも適用したものであり、半導体装置４００は、半導体装置１００のゲート配線（図示せず）に加えて、オプション素子として温度センサ素子１５０を有する。
【００３６】
図１２に示すように、半導体装置４００は、エミッタ電極２に挟まれた位置に温度センサ部１５０を有する。図１３に示すように、温度センサ素子１５０は、多結晶シリコンからなるダイオード４１と、ダイオード４１のカソードに接続されたカソード電極４２、およびアノードに接続されたアノード電極４３からなる。
【００３７】
カソード電極４２、アノード電極４３は、配線１５１を介して電極部１５２に接続されている。これにより、温度変化に伴うダイオード４１の抵抗値の変化を電極部１５２から読み出して温度センサ素子１５０の温度を検出する。
【００３８】
図１３に示すように、本実施の形態４にかかる半導体装置４００では、温度センサ素子１５０を覆うようにポリイミド膜１３が形成されている。ポリイミド膜１３の膜厚は、１０μｍ〜５０μｍ程度である。
【００３９】
この結果、実施の形態１の図７に示した場合と同様に、金属層６がエミッタ電極２の上から温度センサ素子１５０方向にずれて形成された場合でも、ポリイミド膜１３が保護膜、緩衝材として機能し、半田層１１でリード電極１０を接合する際の、温度センサ素子１５０の破損を防止できる。
【００４０】
なお、オプション素子には、温度センサ素子１５０以外に、電流センサ素子等が含まれる。
【００４１】
実施の形態５．
図１４〜１６は、全体が５００で表される、本実施の形態にかかる半導体装置の上面図であり、図１７、１８は、それぞれ、図１６をＸＶＩａ−ＸＶＩａ方向、ＸＶＩｂ−ＸＶＩｂ方向に見た場合の断面図である。図１４〜１８において、図１、２と同一符合は、同一又は相当箇所を示す。
【００４２】
図１４〜１６に示すように、半導体装置５００では、エミッタ電極２を形成した（図１４）後に、エミッタ電極２、ゲート電極３の中央部を除いた部分をポリイミド膜１３で覆う（図１５）。ポリイミド膜１３の形成には、通常のフォトリソグラフィ法等が用いられる。続いて、メッキ法を用いて、ポリイミド膜１３に覆われていないエミッタ電極２の表面に金属膜１７を形成する（図１６）。
【００４３】
このように、金属膜１７をメッキ法で形成することにより、ポリイミド膜１３に覆われずに露出したエミッタ電極２の表面に選択的に金属膜１７を形成することができる。この結果、金属膜１７を形成する際に、ウエハとメタルマスクとの位置合わせが不要となるとともに、マスク合わせのズレも発生しない。また、エミッタ電極２とゲート電極３の上に、同時に金属膜が形成できる。
【００４４】
なお、図１８に示すように、本実施の形態にかかる半導体装置５００では、金属膜１７がメッキ法で形成されるため、金属膜１７、半田層１１は、ポリイミド膜１３の側壁に接して形成される。この場合も、ポリイミド膜１３が緩衝材として機能するため、ゲート配線４の損傷を防止できる。
【００４５】
以上のように、実施の形態１〜５では、半導体チップとしてＩＧＢＴを用いる場合について説明したが、パワーＭＯＳＦＥＴを用いる場合にも適用できる。横型のパワーＭＯＳＦＥＴに適用する場合は、ゲート配線を挟む電極がソース／ドレイン電極となる。
また、本発明は、その他のパワー半導体チップであるダイオード、ＣＳＴＢＴ（三菱電機製ＩＧＢＴ）などを用いる場合にも適用できる。
更に、パワー半導体チップ以外の、ＨＶＩＣ（High Voltage IC）やＬＳＩなどの集積回路にも同様に適用することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態１にかかる半導体装置の上面図である。
【図２】本発明の実施の形態１にかかる半導体装置の断面図である。
【図３】本発明の実施の形態１にかかる半導体装置の上面図である。
【図４】本発明の実施の形態１にかかる半導体装置の上面図である。
【図５】本発明の実施の形態１にかかる半導体装置の断面図である。
【図６】本発明の実施の形態１にかかる他の半導体装置の上面図である。
【図７】本発明の実施の形態１にかかる他の半導体装置の断面図である。
【図８】本発明の実施の形態２にかかる半導体装置の上面図である。
【図９】本発明の実施の形態２にかかる半導体装置の断面図である。
【図１０】本発明の実施の形態２にかかる半導体装置の断面図である。
【図１１】本発明の実施の形態３にかかる半導体装置の断面図である。
【図１２】本発明の実施の形態４にかかる半導体装置の上面図である。
【図１３】本発明の実施の形態４にかかる半導体装置の断面図である。
【図１４】本発明の実施の形態５にかかる半導体装置の上面図である。
【図１５】本発明の実施の形態５にかかる半導体装置の上面図である。
【図１６】本発明の実施の形態５にかかる半導体装置の上面図である。
【図１７】本発明の実施の形態５にかかる半導体装置の断面図である。
【図１８】本発明の実施の形態５にかかる半導体装置の断面図である。
【図１９】従来の半導体装置の上面図である。
【図２０】従来の半導体装置の断面図である。
【図２１】従来の半導体装置の上面図である。
【図２２】従来の半導体装置の断面図である。
【図２３】従来の半導体装置の上面図である。
【図２４】従来の半導体装置の断面図である。
【符号の説明】
【００４７】
１  半導体チップ、２  エミッタ電極、３  ゲート電極、４  ゲート配線、５  オーバーコート膜、６  金属膜、７  コレクタ電極、８  はんだ層、９  基板、１０  リード端子、１１  はんだ層、１２  ボンディングワイヤ、１３  ポリイミド膜、１００  半導体装置。
【図１】
2007142138.tif 000003
【図２】
2007142138.tif 000004
【図３】
2007142138.tif 000005
【図４】
2007142138.tif 000006
【図５】
2007142138.tif 000007
【図６】
2007142138.tif 000008
【図７】
2007142138.tif 000009
【図８】
2007142138.tif 000010
【図９】
2007142138.tif 000011
【図１０】
2007142138.tif 000012
【図１１】
2007142138.tif 000013
【図１２】
2007142138.tif 000014
【図１３】
2007142138.tif 000015
【図１４】
2007142138.tif 000016
【図１５】
2007142138.tif 000017
【図１６】
2007142138.tif 000018
【図１７】
2007142138.tif 000019
【図１８】
2007142138.tif 000020
【図１９】
2007142138.tif 000021
【図２０】
2007142138.tif 000022
【図２１】
2007142138.tif 000023
【図２２】
2007142138.tif 000024
【図２３】
2007142138.tif 000025
【図２４】
2007142138.tif 000026