(57)【要約】【課題】  ｐ型MOSトランジスタのしきい値の温度依存性及び、ｐ型MOSトランジスタのしきい値のばらつきを低減するパワーオン電源電位検知回路を提供する。【解決手段】  電源電位Vddと電源電位Vddより低い低電位Vssとの間に直列接続されたダイオードD1、第１の抵抗R1及び第２の抵抗R2と、第１の抵抗R1と第２の抵抗R2の接続点の電位VG1をゲートに入力し、ソースを第３の抵抗R3を介して電源電位Vddに接続し、ドレインを第４の抵抗R4を介して低電位Vssに接続したｐ型MOSトランジスタQ1とを備える。【選択図】図１
2007142844.tif 000002
【特許請求の範囲】
【請求項１】
電源電位と前記電源電位より低い低電位との間に直列接続されたダイオード、第１の抵抗及び第２の抵抗と、
前記第１の抵抗と前記第２の抵抗の接続点の電位をゲートに入力し、ソースを第３の抵抗を介して前記電源電位に接続し、ドレインを第４の抵抗を介して前記低電位に接続したｐ型MOSトランジスタと
を備えることを特徴とするパワーオン電源電位検知回路。
【請求項２】
前記第１の抵抗の抵抗値をR1、前記第２の抵抗の抵抗値をR2、第３の抵抗の抵抗値をR3、第４の抵抗の抵抗値をR4とし、前記ｐ型MOSトランジスタのしきい値の温度依存性をdVth/dT、前記ダイオードのオン電圧の温度依存性をdVdio/dTとすると、
R2 : R1+R2 = dVth/dT×R4/(R3+R4) : dVdio/dT 
であることを特徴とする請求項1記載のパワーオン電源電位検知回路。
【請求項３】
電源電位と前記電源電位より低い低電位との間に直列接続されたダイオード接続した第１のｐ型MOSトランジスタ、第１の抵抗及び第２の抵抗と、
前記第１の抵抗と前記第２の抵抗の接続点の電位をゲートに入力し、ソースを前記電源電位に接続し、ドレインを第３の抵抗を介して前記低電位に接続した第２のｐ型MOSトランジスタと
を備えることを特徴とするパワーオン電源電位検知回路。
【請求項４】
前記第１のｐ型MOSトランジスタのゲート長に対するゲート幅の第１の比が、前記第２のｐ型MOSトランジスタのゲート長に対するゲート幅の第２の比より大きく、前記第１と第２の比でそれぞれ割ったドレイン電流の電流値は前記第１のｐ型MOSトランジスタの方が前記第２のｐ型MOSトランジスタより小さいことを特徴とする請求項３に記載のパワーオン電源電位検知回路。
【請求項５】
前記第１の抵抗の抵抗値をR1、前記第２の抵抗の抵抗値をR2とし、前記第１のｐ型MOSトランジスタのゲート・ソース間電圧の温度依存性をdVGS1/dT  とし、前記第２のｐ型MOSトランジスタのゲート・ソース間電圧の温度依存性をdVGS2/dT  とすると、
|dVGS1/dT|×R2/(R1+R2) = |dVGS2/dT|  
であることを特徴とする請求項3または請求項4に記載のパワーオン電源電位検知回路。
【請求項６】
それぞれダイオード接続され、且つゲート長に対するゲート幅の比が互いに等しい第１のｐ型MOSトランジスタと第２のｐ型MOSトランジスタを直列に接続し、抵抗値が等しい第１の抵抗と第２の抵抗を介して電源電位より低い低電位に接続し、前記第１のｐ型MOSトランジスタとゲート長に対するゲート幅の比が等しい第３のｐ型MOSトランジスタのソースと前記電源電位と間に第３の抵抗を挿入し、前記第３のｐ型MOSトランジスタのドレインと前記低電位の間に第４の抵抗を挿入し、
前記電源電位をVddとし、前記第１のｐ型MOSトランジスタのゲート・ソース間電圧をVGS1とし、前記第２のｐ型MOSトランジスタのゲート・ソース間電圧をVGS2とし、前記第３のｐ型MOSトランジスタのゲート・ソース間電圧をVGS3とすると、
Vdd-{Vdd-|VGS1|- |VGS2|}／2 =|VGS3|
であることを特徴とするパワーオン電源電位検知回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は温度に依らずかつｐ型MOSトランジスタのしきい値ばらつきにも依らず一定のパワーオン（Power-On）電源電位を検知する回路に関する。
【背景技術】
【０００２】
電源電圧が一定電位になった事を検知するパワーオン回路はメモリを含む半導体素子に広く使われている（例えば、特許文献１参照。）。パワーオン電源電位検知回路における従来技術では、電源電位Vddと電源電位Vddより低電位である接地電位Vssの間に抵抗R1と抵抗R2を挿入し、抵抗R1と抵抗R2には電流を流し続ける事により、抵抗分割により、抵抗R1と抵抗R2の接点からある所望の電位を取り出す事が出来るようにする。電流を流したままにするために、必然的に抵抗R1及び抵抗R2の抵抗値は半導体素子を搭載するチップの電流スペックから決まる比較的大きな値となる。抵抗分割して作った電位をｐ型MOSトランジスタのゲートに入力し、このｐ型MOSトランジスタのソースには電源電圧Vddを入力し、このｐ型MOSトランジスタのドレインとVssの間には抵抗R3を挿入する。こうすることで、電源電圧Vddが立ち上がるとともに、ソース・ゲート間の電位差が大きくなり、ある電源電圧Vddで、ｐ型MOSトランジスタがオンすることによりパワーオン電源電位を検知していた。しかしながらｐ型MOSトランジスタのしきい値には温度依存性があり、又、一定温度下でもしきい値がチップ間、ウェーハ間でばらつくため、パワーオン検知された際の電源電圧Vddのパワーオン電源電位もばらつく問題があった。しかも例えば抵抗R1と抵抗R2の抵抗値の比が1:2であるような場合には、ｐ型MOSトランジスタのしきい値のばらつきが３倍に増幅されてパワーオン電源電位に反映するという問題があった。
【特許文献１】特開２００１−１２７６０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、ｐ型MOSトランジスタのしきい値の温度依存性及び、ｐ型MOSトランジスタのしきい値のばらつきを低減するパワーオン電源電位検知回路を提供する。
【課題を解決するための手段】
【０００４】
本願発明の一態様によれば、電源電位と前記電源電位より低い低電位との間に直列接続されたダイオード、第１の抵抗及び第２の抵抗と、前記第１の抵抗と前記第２の抵抗の接続点の電位をゲートに入力し、ソースを第３の抵抗を介して前記電源電位に接続し、ドレインを第４の抵抗を介して前記低電位に接続したｐ型MOSトランジスタとを備えることを特徴とするパワーオン電源電位検知回路が提供される。
【０００５】
本願発明の一態様によれば、電源電位と前記電源電位より低い低電位との間に直列接続されたダイオード接続した第１のｐ型MOSトランジスタ、第１の抵抗及び第２の抵抗と、前記第１の抵抗と前記第２の抵抗の接続点の電位をゲートに入力し、ソースを前記電源電位に接続し、ドレインを第３の抵抗を介して前記低電位に接続した第２のｐ型MOSトランジスタとを備えることを特徴とするパワーオン電源電位検知回路が提供される。
【０００６】
本願発明の一態様によれば、それぞれダイオード接続され、且つゲート長に対するゲート幅の比が互いに等しい第１のｐ型MOSトランジスタと第２のｐ型MOSトランジスタを直列に接続し、抵抗値が等しい第１の抵抗と第２の抵抗を介して電源電位より低い低電位に接続し、前記第１のｐ型MOSトランジスタとゲート長に対するゲート幅の比が等しい第３のｐ型MOSトランジスタのソースと前記電源電位と間に第３の抵抗を挿入し、前記第３のｐ型MOSトランジスタのドレインと前記低電位の間に第４の抵抗を挿入し、前記電源電位をVddとし、前記第１のｐ型MOSトランジスタのゲート・ソース間電圧をVGS1とし、前記第２のｐ型MOSトランジスタのゲート・ソース間電圧をVGS2とし、前記第３のｐ型MOSトランジスタのゲート・ソース間電圧をVGS3とすると、
Vdd-{Vdd-|VGS1|- |VGS2|}／2 =|VGS3|
であることを特徴とするパワーオン電源電位検知回路が提供される。
【発明の効果】
【０００７】
本発明によれば、ｐ型MOSトランジスタのしきい値の温度依存性及び、ｐ型MOSトランジスタのしきい値のばらつきを低減するパワーオン電源電位検知回路を提供できる。
【発明を実施するための最良の形態】
【０００８】
次に、図面を参照して、本発明の実施の形態について説明する。なお、以下では本発明の実施形態を図面に基づいて説明するが、図解のためだけであり、本発明はそれらの図面に限定されるものではない。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【実施例１】
【０００９】
図１に示すように、本発明の実施例１に係るパワーオン電源電位検知回路は、電源電位Vddと電源電位Vddより低い低電位Vssとの間に直列接続されたダイオードD1、第１の抵抗R1及び第２の抵抗R2と、第１の抵抗R1と第２の抵抗R2の接続点の電位VG1をゲートに入力し、ソースを第３の抵抗R3を介して電源電位Vddに接続し、ドレインを第４の抵抗R4を介して低電位Vssに接続したｐ型MOSトランジスタQ1とを備える。
【００１０】
図１の実施例１を、従来型回路との対比をしながら説明する。まず、従来型回路にも現れている実施例１の構成では、電源電圧Vddと低電位Vssの間に抵抗R1と抵抗R2を挿入し、この抵抗R1と抵抗R2には電流Ｉｄｉｏを流し続ける事により、抵抗分割により、抵抗R1と抵抗R2の接点からある所望の電位ＶＧ１を取り出す事が出来るようにする。電流Ｉｄｉｏを流したままにするために、必然的に抵抗R1及び抵抗R2の値はチップの電流スペックから決まる比較的大きな値となる。抵抗分割して作った電位ＶＧ１をｐ型MOSトランジスタQ1のゲートに入力し、ｐ型MOSトランジスタQ1のソースには電源電圧Vddを入力し、ドレインとVssの間には抵抗R4を挿入する。こうすることで、電源電圧Vddが立ち上がるとともに、ゲート・ソース間の電位差VGS1が大きくなり、ある電源電圧Vddで、ｐ型MOSトランジスタQ1がオンする事によりパワーオン検知されたこととしている。
【００１１】
そして、従来型回路と比較した場合の実施例１の特徴は、電源電圧VddとダイオードD1のｐ側をまず接続し、ダイオードD1のｎ側とVssの間に抵抗R1と抵抗R2を挿入することである。ダイオードD1がオン（ON）するｐ側とｎ側の電位差であるオン電圧をVdioとする。図２に示す様に、このオン電圧Vdioは約-2mV/℃の温度依存性dVdio/dTを持つ事が知られている。一方、ｐ型MOSトランジスタQ1のしきい値Vthも図３に示す様に通常ダイオードD1が持つ温度依存性dVdio/dTよりは絶対値が小さいものの、温度依存性dVth/dTを持つ。従って、図１に示す様に、ダイオードD1と抵抗R1と抵抗R2を直列に接続した場合には、抵抗R1と抵抗R2の抵抗値の比を式（１）から決まる値にすると、抵抗R1と抵抗R2を用いて抵抗分割して作る電位ＶＧ１はｐ型MOSトランジスタQ1のしきい値Vthと等しい温度依存性を持たせる事が出来る。
【００１２】
R2 : R1+R2 = dVth/dT×R4/(R3+R4) : -2×10-3(V/℃)  ・・・（１）
実施例１において注意すべきは、ｐ型MOSトランジスタQ1のソース側に抵抗R3を挿入し、ｐ型MOSトランジスタQ1のソース電位VS1を電源電位Vddから下降させる必要がある事である。なぜならダイオードD1のオン電圧Vdioは通常ｐ型MOSトランジスタQ1のしきい値Vthの絶対値と比較して大きいと考えられるためである。ｐ型MOSトランジスタQ1のゲート電位VG1は式（２）から計算される。
【００１３】
VG1 = (Vdd-Vdio)×R2/(R1+R2)  ・・・（２）
また、ｐ型MOSトランジスタQ1のソース電位VS1が式（３）となる。
【００１４】
VS1- VG1=Vth  ・・・（３）
以上から、抵抗R1〜R4は、式（１）、（２）、（３）を同時に満足するように設定すればよい。厳密に一致させることができなければ、式（２）、（３）を満たした上で、スペックの範囲内で式（１）を近似的に満たすように抵抗R1〜R4を設定する。
【００１５】
実施例１によれば、温度が変動してもパワーオン電源電位は変動しない。実施例１のパワーオン電源電位検知回路によれば、温度に依らず一定の電位でパワーオン電源電位検知が行える。
【実施例２】
【００１６】
図４に本発明の実施例２を示す。実施例２は実施例1の変形例である。実施例1に比べて抵抗R5及び抵抗R6が追加されている点が異なる。本実施例２によれば実施例1の場合ではパワーオン電源電位が低すぎる場合に抵抗R5と抵抗R6による電圧ドロップ分嵩上げする事により所望のパワーオン電源電圧を得る事が出来る。実施例２のパワーオン電源電位検知回路によれば、温度に依らず一定の電位でパワーオン電源電位検知が行える。
【実施例３】
【００１７】
図５に本発明の実施例３を示す。実施例３は実施例２の変形例である。実施例２に比べて抵抗R5が挿入されている位置が異なる。実施例３によれば実施例２と同様で実施例1の場合ではパワーオン電源電位が低すぎる場合に抵抗R5と抵抗R6による電圧ドロップ分嵩上げする事により所望のパワーオン電源電圧を得る事が出来る。
【００１８】
抵抗R1、R2、R5の比を式（４）から決まる値にすると、抵抗R1、R2、R5を用いて抵抗分割して作る電位ＶＧ１はｐ型MOSトランジスタQ1のしきい値Vthと等しい温度依存性を持たせる事が出来る。
【００１９】
R2 : R1+R2+R5 = dVth/dT×R4/(R3+R6+R4) : -2×10-3(V/℃)  ・・・（４）
実施例３ではｐ型MOSトランジスタQ1のソース側に抵抗R3と抵抗R6を挿入し、ｐ型MOSトランジスタQ1のソース電位VS1を電源電位Vddから下降させる必要がある事である。ｐ型MOSトランジスタQ1のゲート電位VG1は式（５）から計算される。
【００２０】
VG1 = (Vdd-Vdio)×R2/(R1+R2+R5)  ・・・（５）
またVS1は式（６）と表される。
【００２１】
VS1- VG1=Vth  ・・・（６）
以上から、抵抗R1〜R5は、式（４）、（５）、（６）を同時に満足するように設定すればよい。厳密に一致させることができなければ、式（５）、（６）を満たした上で、スペックの範囲内で式（４）を近似的に満たすように抵抗R1〜R5を設定する。
【００２２】
実施例３により、温度が変動してもパワーオン電源電位は変動せず、かつ抵抗R5と抵抗R6による電圧ドロップ分嵩上げする事により所望のパワーオン電源電圧を得る事が出来る。実施例３のパワーオン電源電位検知回路によれば、温度に依らず一定の電位でパワーオン電源電位検知が行える。
【実施例４】
【００２３】
図６に本発明の実施例４を示す。本実施例４は実施例１の変形例である。実施例１においては電源電圧Vddと抵抗R1、R2の間にダイオードD1を挿入する事によりｐ型MOSトランジスタQ1のしきい値Vthが温度依存性を持っても温度に依らず一定のパワーオン電源電位を検知したが、ｐ型MOSトランジスタQ1のしきい値Vth自身がばらつきを持った場合には、それがそのままパワーオン電位にも反映してしまう問題があった。実施例４ではかかる問題を緩和する事を趣旨とする。
【００２４】
本発明の実施例４に係るパワーオン電源電位検知回路は、電源電位Vddからダイオード接続した第１のｐ型MOSトランジスタQ2と第１の抵抗R1と第２の抵抗R2を介して電源電位Vddより低い低電位Vssに接続した抵抗列と、第１の抵抗R1と第２の抵抗R2の接続点の電位VG1がゲートに入力された第２のｐ型MOSトランジスタQ1とを有し、ｐ型MOSトランジスタQ1のソースを電源電位Vddに接続し、ドレインを第３の抵抗R4を介して低電位Vssに接続した構成からなる。
【００２５】
ダイオード接続したｐ型MOSトランジスタQ2とVssの間に抵抗R1及び抵抗R2を挿入し、抵抗R1と抵抗R2の接続点をｐ型MOSトランジスタQ1のゲートに入力する。ｐ型MOSトランジスタQ1のドレインとVssの間に抵抗R4を挿入する。
【００２６】
ここで、図７に示すように、単位ゲート幅Ｗ当たりのドレイン電流ID1とID2について、ｐ型MOSトランジスタQ1よりｐ型MOSトランジスタQ2の方が小さくなるように、例えば、ｐ型MOSトランジスタQ2のゲート幅Wをｐ型MOSトランジスタQ1のゲート幅Wの100倍とし、流すドレイン電流ID1とID2を略等しい値とする。そうすると、ｐ型MOSトランジスタQ2のゲート・ソース間電圧VGS2の温度依存性dVGS2/dTを、ｐ型MOSトランジスタQ1のゲート・ソース間電圧VGS1の温度依存性dVGS1/dTより大きくすることができる。
【００２７】
また、図８に示すように、ゲート長Ｌに対するゲート幅Ｗの比Ｗ／Ｌについて、ｐ型MOSトランジスタQ1よりｐ型MOSトランジスタQ2の方が大きくなるように調整し、流すドレイン電流ID1とID2を略等しい値としても、dVGS2/dTを、dVGS1/dTより大きくすることができる。すなわち、単位Ｗ／Ｌ当たりのドレイン電流ＩＤ１とＩＤ２について、ｐ型MOSトランジスタQ1よりｐ型MOSトランジスタQ2の方が小さくなるように設定すればよい。
【００２８】
図６に示すように、ｐ型MOSトランジスタQ2のゲート・ソース間電圧VGS2とｐ型MOSトランジスタQ1のゲート・ソース間電圧VGS1の間には式（７）の関係がある。
【００２９】
Vdd-{Vdd-|VGS2|}×R2/(R1+R2) =|VGS1|   ・・・（７）
又、VGS2の温度依存性をdVGS2/dT、VGS1の温度依存性をdVGS1/dTとすると、図８から分かる様に式（８）の関係がある。
【００３０】
|dVGS2/dT| > |dVGS1/dT|  ・・・（８）
従って式（６）と式（９）を満たす様にパワーオンする電圧Vdd及び抵抗R1と抵抗R2の比は決まる。
【００３１】
|dVGS2/dT|×R2/(R1+R2) = |dVGS1/dT|  ・・・（９）
又、抵抗R1と抵抗R2の絶対値は抵抗列に流すことの出来る電流ID2のスペックから決まる。又、実施例1〜３と異なり、ダイオードD1の代わりにｐ型MOSトランジスタQ1とゲート長Lの等しいｐ型MOSトランジスタQ2をダイオード接続しているため、ｐ型MOSトランジスタQ1のしきい値ばらつきに連動してｐ型MOSトランジスタQ2のしきい値ばらつきが変動すると考えられる。今ｐ型MOSトランジスタQ2とｐ型MOSトランジスタQ1のゲート長Lが等しい事から、しきい値Vthは等しい値ΔVthばらつくと考えられる。するとｐ型MOSトランジスタQ2のしきい値VthがΔVthばらつく事によりVGS1は式（１０）に示すΔVGS1だけばらつく。
【００３２】
ΔVGS1=ΔVth×R2/(R1+R2)  ・・・（１０）
すなわちｐ型MOSトランジスタQ1のしきい値VthがΔVthばらついても、ゲート・ソース間の電圧VGS1は式（１０）のΔVGS1分ばらつく事により、この分だけ緩和された事になる。従って、完全とは言わないまでも、温度依存性をなくし、しきい値ばらつきによる影響を緩和する事が出来る。
【００３３】
実施例４によれば、温度による変化に加え、ｐ型MOSトランジスタQ1のしきい値自身がばらつきによるパワーオン電源電位の変動を緩和する事が出来る。
【実施例５】
【００３４】
図９に本発明の実施例５を示す。実施例4においては式（６）と式（９）を満たす様にパワーオンする電圧Vdd及び抵抗R1と抵抗R2の比は決まる。従ってパワーオンする電圧Vddに温度依存性が無いようにし、かつパワーオンする電位を自由に調整する事は出来なかった。実施例５ではパワーオンする電圧Vddに温度依存性が無いようにしつつ、パワーオンする電圧Vddを自由に設定する事にある。実施例4の場合ではパワーオン電源電位が低すぎる場合に、実施例５において抵抗R5と抵抗R6による電圧ドロップ分嵩上げすることにより所望のパワーオン電源電圧を得る事が出来る。
【００３５】
実施例５によれば、温度による変化に加え、ｐ型MOSトランジスタQ1のしきい値自身がばらつきによるパワーオン電源電位の変動を緩和する事が出来る。
【実施例６】
【００３６】
図１０に本発明の実施例６を示す。本実施例６は実施例５の変形例である。実施例5に比べて抵抗R5が挿入されている位置が異なる。実施例６によれば実施例５と同様で実施例4の場合ではパワーオン電源電位が低すぎる場合に抵抗R5と抵抗R6による電圧ドロップ分嵩上げする事により所望のパワーオン電源電圧を得る事が出来る。
【００３７】
抵抗R1、R2、R5の比を式（１１）から決まる値にすると、抵抗R1、R2、R5を用いて抵抗分割して作る電位ＶＧ１はｐ型MOSトランジスタQ1のしきい値Vth(Ｑ1)の温度依存性dVth(Ｑ1)/dTと等しい温度依存性を持たせる事が出来る。
【００３８】
R2 : R1+R2+R5 = dVth(Ｑ1)/dT×R4/(R6+R4) : dVth(Ｑ2)/dT  ・・・（１１）
又、本実施例６ではｐ型MOSトランジスタQ1のソース側に抵抗R6を挿入し、ｐ型MOSトランジスタQ1のソース電位VS1を電源電位Vddから下降させる必要がある事である。ｐ型MOSトランジスタQ1のゲート電位VG1は式（１２）から計算される。
【００３９】
VG1 = (Vdd-Vdio)×R2/(R1+R2+R5)  ・・・（１２）
また、ソース電位VS1は式（１３）と表される。
【００４０】
VS1- VG1=Vth(Ｑ1)  ・・・（１３）
以上から、抵抗R1〜R5は、式（１１）、（１２）、（１３）を同時に満足するように設定すればよい。厳密に一致させることができなければ、式（１２）、（１３）を満たした上で、スペックの範囲内で式（１１）を近似的に満たすように抵抗R1〜R5を設定する。
【００４１】
よってｐ型MOSトランジスタQ1のソース電位VS1が式（１３）となるように抵抗R4と抵抗R6を決める。実施例６によれば、温度が変動してもパワーオン電源電位は変動しない。また、実施例６によれば、温度による変化に加え、ｐ型MOSトランジスタQ1のしきい値自身がばらつきによるパワーオン電源電位の変動を緩和する事が出来る。
【実施例７】
【００４２】
図１１に本発明の実施例７を示す。本実施例７は実施例4の変形例である。
【００４３】
実施例４においてはｐ型MOSトランジスタQ2のゲート幅Wをｐ型MOSトランジスタQ1のゲート幅Wの100倍とし、流す電流ＩＤ１とＩＤ２を略等しい値とし、パワーオン電源電位の温度依存性をなくし、しきい値ばらつき依存性を緩和した。本実施例７では等しいゲート長に対するゲート幅の比（W/L）のｐ型MOSトランジスタQ1、Q2、Q3を用い、パワーオン電圧の温度依存性と、しきい値ばらつき依存性の両方を無くそうとするものである。
【００４４】
本発明の実施例７に係るパワーオン電源電位検知回路は、ダイオード接続しゲート長Ｌに対するゲート幅Ｗの比Ｗ／Ｌが等しいｐ型MOSトランジスタQ2とｐ型MOSトランジスタQ3を直列に接続し、抵抗値が等しい第１の抵抗R1と第２の抵抗R2を介して電源電位Vddより低い低電位Vssに接続し、ｐ型MOSトランジスタQ2とゲート長Ｌに対するゲート幅Ｗの比Ｗ／Ｌが等しいｐ型MOSトランジスタQ1のソースと前記電源電位Vddと間に第３の抵抗R6を挿入し、ｐ型MOSトランジスタQ1のドレインと低電位Vssの間に第４の抵抗R4を挿入し、電源電位VddをVddとし、ｐ型MOSトランジスタQ2のゲート・ソース間電圧をVGS2とし、ｐ型MOSトランジスタQ3のゲート・ソース間電圧をVGS3とし、ｐ型MOSトランジスタQ1のゲート・ソース間電圧をVGS1とすると式（１４）を満たす。
【００４５】
Vdd-{Vdd-|VGS2|- |VGS3|}×R2/(R1+R2) =|VGS1|   ・・・（１４）
Vdd-{Vdd-|VGS2|- |VGS3|}／2 =|VGS1|   ・・・（１５）
ここで式（１５）に示すように抵抗R1と抵抗R2が等しい値であり、ｐ型MOSトランジスタQ1、Q2とQ3のしきい値Vthの温度依存性も略等しいので、ｐ型MOSトランジスタQ1に入力される電位ＶＧ１の温度依存性はｐ型MOSトランジスタQ1のしきい値Vthの温度依存性と略等しくなる。式（１５）となるように抵抗R3及び抵抗R4を決めれば、温度及びｐ型MOSトランジスタのしきい値ばらつきに依存しないパワーオン電源電位検知回路を構成する事が出来る。
【００４６】
実施例７によれば、温度による変化に加え、ｐ型MOSトランジスタQ1のしきい値自身がばらつきによるパワーオン電源電位の変動をなくす事が出来る。
【００４７】
実施例１乃至７は、本発明を実施するにあたっての具体化の例を示したものに過ぎず、実施例１乃至７によって本発明の技術的範囲が限定的に解釈されてはならないものである。本発明は、その技術的思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。すなわち、本発明の特許請求の範囲を逸脱しない範囲で、変更・改良や一部転用などが可能であり、これらすべて本発明の請求範囲内に包含されるものである。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施形態に係るパワーオン電源電位検知回路の回路図である。
【図２】ダイオードの電流電圧特性の温度依存性を示すグラフである。
【図３】トランジスタの電流電圧特性およびしきい値の温度依存性を示すグラフである。
【図４】本発明の一実施形態に係るパワーオン電源電位検知回路の回路図である。
【図５】本発明の一実施形態に係るパワーオン電源電位検知回路の回路図である。
【図６】本発明の一実施形態に係るパワーオン電源電位検知回路の回路図である。
【図７】単位ゲート幅Ｗ当たりのｐ型MOSトランジスタに流れるドレイン電流のゲート電圧に対する特性の温度依存性を示すグラフである。
【図８】W/Lが異なるｐ型MOSトランジスタのソース・ドレイン電流のゲート・ソース電圧依存性の温度依存性を示すグラフである。
【図９】本発明の一実施形態に係るパワーオン電源電位検知回路の回路図である。
【図１０】本発明の一実施形態に係るパワーオン電源電位検知回路の回路図である。
【図１１】本発明の一実施形態に係るパワーオン電源電位検知回路の回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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