(57)【要約】      （修正有）【課題】ＳｉＣ下地基板中に多数のマイクロパイプが存在しても良好な特性を有する窒化物系ＩＩＩ−Ｖ族半導体エピタキシャル結晶およびその製造方法を提供する。【解決手段】マイクロパイプを有するＳｉＣ単結晶下地基板２１０上にエピタキシャル成長法により窒化物系ＩＩＩ−Ｖ族半導体エピタキシャル結晶を成長した電界効果トランジスタ用エピタキシャル結晶であって、該ＳｉＣ単結晶基板２１０からエピタキシャル結晶中に伝播しているマイクロパイプがトランジスタの動作層と下地基板の間に成長させたＧａＮ閉塞層２０１で終端していることを特徴とする電界効果トランジスタ用エピタキシャル結晶。【選択図】図２
2007095873.tif 000002
【特許請求の範囲】
【請求項１】
マイクロパイプを有するＳｉＣ単結晶下地基板上にエピタキシャル成長法により窒化物系ＩＩＩ−Ｖ族半導体エピタキシャル結晶を成長した電界効果トランジスタ用エピタキシャル結晶であって、該ＳｉＣ単結晶基板からエピタキシャル結晶中に伝播しているマイクロパイプがトランジスタの動作層と下地基板の間で終端していることを特徴とする電界効果トランジスタ用エピタキシャル結晶。
【請求項２】
ＳｉＣ下地基板中のマイクロパイプの９０％以上が終端している請求項１に記載の電界効果トランジスタ用エピタキシャル結晶。
【請求項３】
ＳｉＣ下地基板中のマイクロパイプが１０個／ｃｍ2以上の密度で存在するＳｉＣ下地基板を用いたことを特徴とする請求項２に記載の電界効果トランジスタ用エピタキシャル結晶。
【請求項４】
エピタキシャル成長法が有機金属気相成長法であって、少なくともその一部が多結晶で構成された緩衝層と単結晶で構成された動作層の間に、１０５０℃以上１２５０℃以下の温度かつ５ｔｏｒｒ以上７８０ｔｏｒｒ以下の圧力で成長された少なくとも厚さ１μｍ以上のＧａを含む窒化物系ＩＩＩ−Ｖ族半導体エピタキシャル成長層を有する請求項１〜３のいずれかに記載の電界効果トランジスタ用エピタキシャル結晶。
【請求項５】
請求項１〜５のいずれかに記載の電界効果トランジスタ用エピタキシャル結晶を使用してなる電界効果トランジスタ。
【請求項６】
マイクロパイプを有するＳｉＣ単結晶下地基板上にエピタキシャル成長法により窒化物系ＩＩＩ−Ｖ族半導体エピタキシャル結晶を成長して電界効果トランジスタ用エピタキシャル結晶を製造する方法であって、下地基板とトランジスタの動作層との間の少なくとも１つのエピタキシャル結晶層を１０５０℃以上１２５０℃以下の温度かつ５ｔｏｒｒ以上７８０ｔｏｒｒ以下の圧力で成長させることを特徴とする請求項１〜３のいずれかに記載の電界効果トランジスタ用エピタキシャル結晶の製造方法。
【請求項７】
エピタキシャル成長法が有機金属気相成長法であって、少なくともその一部が多結晶で構成された緩衝層と単結晶で構成された動作層の間に、少なくとも厚さ１μｍ以上のＧａを含む窒化物系ＩＩＩ−Ｖ族半導体エピタキシャル成長層を、１０５０℃以上１２５０℃以下の温度かつ５ｔｏｒｒ以上７８０ｔｏｒｒ以下の圧力で成長させることを特徴とする請求項６記載の電界効果トランジスタ用エピタキシャル結晶の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ用のＩＩＩ族窒化物半導体エピタキシャル基板に関する。
【背景技術】
【０００２】
ＩＩＩ族窒化物系半導体エピタキシャル基板を用いた電界効果トランジスタ（以下ＧａＮ−ＦＥＴとする）は、ＧａＮ層をチャネル層として駆動する電界効果トランジスタであり、従来のＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＰ、ＡｌＩｎＧａＰ等のエピタキシャル半導体結晶をチャネルとしたＦＥＴに比べて、高い耐圧を有すること、耐熱性が高いこと、構成材料の環境負荷が小さいこと等から高周波用途、パワーデバイス用途に近年急速に注目を集めている素子である。
【０００３】
このＧａＮ−ＦＥＴは、下地基板上に電子線エピタキシャル成長法、有機金属気相成長法（以下ＭＯＶＰＥ法とする）などによりエピタキシャル結晶を積層し、これをフォトリソグラフィーにより所望のデバイス形状に加工して作られる。このようなＧａＮ−ＦＥＴの中でもＡｌＧａＮ層とＧａＮ層の界面に誘起される２次元電子ガス（以下２ＤＥＧとする）を動作層としたものは、ＧａＮ−ＨＥＭＴとよばれ、優れた高周波特性などから実用化が強く期待されているものである（たとえば、非特許文献１参照）。
このようなＧａＮ−ＨＥＭＴ用のエピタキシャル結晶の下地基板としては、例えばＭＯＶＰＥ法を使用した場合、単結晶サファイヤ、単結晶シリコンカーバイド（以下ＳｉＣとする）、単結晶シリコン等など比較的窒化物系ＩＩＩ−Ｖ族半導体結晶と格子のミスマッチが小さい基板が使用される。中でもＳｉＣはミスマッチの小ささに加え、熱伝導度が大きいため素子動作時の放熱特性が良く、発熱が大きいパワーデバイス用基板として良好な特性を有している。しかし、市販されているＳｉＣ基板には、マイクロパイプと呼ばれる基板を貫通する０．数μｍ〜数μｍの大きさの空孔が０−５０個／ｃｍ2の密度で存在することが知られている。このマイクロパイプ上に窒化物ＩＩＩ−Ｖ族半導体結晶をエピタキシャル成長した場合、マイクロパイプはエピタキシャル結晶中を伝播し、その結晶を使用して形成されたＧａＮ−ＦＥＴは短絡、ゲートリーク電流の増大、ピンチオフ特性の悪化などをひき起こすなど素子特性に重大な欠陥を有するため問題となっていた。
【０００４】
【非特許文献１】赤崎勇編著「III族窒化物半導体」、倍風舘、１９９９年、ｐ２９１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、上記の実情に鑑み、ＳｉＣ下地基板中に多数のマイクロパイプが存在しても良好な特性を有する窒化物系ＩＩＩ−Ｖ族半導体エピタキシャル結晶およびその製造方法を提供するものである。
【課題を解決するための手段】
【０００６】
発明者は、ＳｉＣ下地基板からエピタキシャル結晶中に伝播するマイクロパイプはエピタキシャル結晶の成長条件を選択することにより、動作層にいたるまでの結晶中で終端させうること、終端させたトランジスタ用エピタキシャル結晶では、ＳｉＣ下地基板中にマイクロパイプが存在しないエピタキシャル結晶を使用したトランジスタと同等の特性が得られることを見出した。
【０００７】
すなわち、本発明は、〔１〕マイクロパイプを有するＳｉＣ単結晶下地基板上にエピタキシャル成長法により窒化物系ＩＩＩ−Ｖ族半導体エピタキシャル結晶を成長した電界効果トランジスタ用エピタキシャル結晶であって、該ＳｉＣ単結晶基板からエピタキシャル結晶中に伝播しているマイクロパイプがトランジスタの動作層と下地基板の間で終端していることを特徴とする電界効果トランジスタ用エピタキシャル結晶に係るものである。
さらに、本発明は、〔２〕ＳｉＣ下地基板中のマイクロパイプの９０％以上が終端している〔１〕に記載の電界効果トランジスタ用エピタキシャル結晶に係るものである。
さらに、本発明は、〔３〕ＳｉＣ下地基板中のマイクロパイプが１０個／ｃｍ2以上の密度で存在するＳｉＣ下地基板を用いたことを特徴とする〔２〕に記載の電界効果トランジスタ用エピタキシャル結晶に係るものである。
また、本発明は、〔４〕エピタキシャル成長法が有機金属気相成長法であって、少なくともその一部が多結晶で構成された緩衝層と単結晶で構成された動作層の間に、１０５０℃以上１２５０℃以下の温度かつ５ｔｏｒｒ以上７８０ｔｏｒｒ以下の圧力で成長された少なくとも厚さ１μｍ以上のＧａを含む窒化物系ＩＩＩ−Ｖ族半導体エピタキシャル成長層を有する〔１〕〜〔３〕のいずれかに記載の記載の電界効果トランジスタ用エピタキシャル結晶に係るものである。
また、本発明は、〔５〕前記〔１〕〜〔４〕のいずれかに記載の電界効果トランジスタ用エピタキシャル結晶を使用してなる電界効果トランジスタに係るものである。
また、本発明は、〔６〕マイクロパイプを有するＳｉＣ単結晶下地基板上にエピタキシャル成長法により窒化物系ＩＩＩ−Ｖ族半導体エピタキシャル結晶を成長して電界効果トランジスタ用エピタキシャル結晶を製造する方法であって、下地基板とトランジスタの動作層との間の少なくとも１つのエピタキシャル結晶層を１０５０℃以上１２５０℃以下の温度かつ５ｔｏｒｒ以上７８０ｔｏｒｒ以下の圧力で成長させることを特徴とする〔１〕〜〔３〕のいずれかに記載の電界効果トランジスタ用エピタキシャル結晶の製造方法に係るものである。
さらに、本発明は、〔７〕エピタキシャル成長法が有機金属気相成長法であって、少なくともその一部が多結晶で構成された緩衝層と単結晶で構成された動作層の間に、少なくとも厚さ１μｍ以上のＧａを含む窒化物系ＩＩＩ−Ｖ族半導体エピタキシャル成長層を、１０５０℃以上１２５０℃以下の温度かつ５ｔｏｒｒ以上７８０ｔｏｒｒ以下の圧力で成長させることを特徴とする〔６〕記載の電界効果トランジスタ用エピタキシャル結晶の製造方法に係るものである。
【発明の効果】
【０００８】
本発明によれば、ＳｉＣ下地基板中に存在するマイクロパイプを閉塞せしめ、良好な特性を有する電界効果トランジスタ用窒化物系エピタキシャル成長半導体結晶を提供することができ、その工業的な意義はきわめて大きい。
【発明を実施するための最良の形態】
【０００９】
本発明の電界効果トランジスタ用エピタキシャル結晶は、マイクロパイプを有するＳｉＣ単結晶下地基板上にエピタキシャル成長法により窒化物系ＩＩＩ−Ｖ族半導体エピタキシャル結晶を成長した電界効果トランジスタ用エピタキシャル結晶であって、該ＳｉＣ単結晶基板からエピタキシャル結晶中に伝播しているマイクロパイプがトランジスタの動作層と下地基板の間で終端していることを特徴とする。
ここで、マイクロパイプがトランジスタの動作層と下地基板の間で終端している場所は、マイクロパイプを有するＳｉＣ単結晶下地基板と動作層との間であることが必要である。具体的には、下地基板とトランジスタの動作層との間の少なくとも１つのエピタキシャル結晶層でマイクロパイプが終端していることが必要である。
以下、そのようにマイクロパイプが終端している層を閉塞層と呼ぶ。
該閉塞層と動作層との距離は、２０００Å以上あることが好ましく、５０００Å以上あればさらに好ましい。
【００１０】
以下に、本発明についてＭＯＶＰＥ法で成長したトランジスタ用窒化物系ＩＩＩ−Ｖ族半導体エピタキシャル結晶を有するＧａＮ−ＦＥＴの作製例を用い詳細に説明する。
結晶成長に用いるIII族原料としては、トリメチルガリウム（以下ＴＭＧとする）、トリエチルガリウムなどのアルキルガリウムやトリメチルアルミニウム（以下ＴＭＡとする）、トリエチルアルミニウムなどのアルキルアルミニウムを所望の組成となるよう単独または混合して用いる。これらの原料は、ＭＯＶＰＥ用のものが市販されているのでこれらを使用できる。
【００１１】
窒素原料としてはアンモニアを用いることが好ましい。アンモニアは、結晶成長に必要な高純度のものが市販されているのでこれを使用できる。
【００１２】
また、シリコンの原料としては、ジシランやモノシランを用いることが好ましい。ジシランやモノシランは、結晶成長に必要な高純度のものが市販されているのでこれを使用できる。
【００１３】
キャリアガスとしては、水素ガスや窒素ガスが単独あるいは混合して用いることが好ましい。水素ガスや窒素ガスは、結晶成長に必要な高純度のものが市販されているのでこれを使用できる。
【００１４】
原料下地基板としては、ＳｉＣ基板を用いる。該基板は、半絶縁性のものが好ましいが、導電性のものも使用できなくはない。さまざまなサイズのものが市販されているが大きさに制限は無い。さまざまなオフ角度およびオフ方位のものが市販されているがこれらは制限なく使用できる。該基板の面方位はＣ面を使用することが好ましい。これら基板は、市販されているのでこれらを使用できる。本発明では、原料基板中にたとえマイクロパイプが存在しても優れた特性を有するトランジスタ用結晶を製造可能であるので、マイクロパイプが１０個／ｃｍ2以上存在するようなより安価な基板を原料として用いることができる、
【００１５】
図１は、本発明によるＧａＮ−ＦＥＴ用エピタキシャル成長結晶構造の一例の概略図である。この構造は、以下のようにして得ることができる。
【００１６】
まず、洗浄したＳｉＣ下地基板２１０上へＡｌＮ緩衝層２００を所定の厚みに成長した後、基板温度、反応炉圧力を所定の数値に変更し、III族原料ガスを切り替えてＧａＮ閉塞層２０１を所定の厚さに成長する。ついで基板温度、反応炉圧力を所定の数値に変更しＧａＮチャネル層２０２を所定の厚さに成長する。ついで原料ガス、成長圧力、成長温度を切り替えてｕｄ（アンドープ）−ＡｌＧａＮ層２０３を所定の厚さに成長する。このようにして図１の構造が得られる。
【００１７】
ＡｌＮ緩衝層２００の厚みは、５０Å〜３０００Åが一般的であるが、生産性と効果のバランスから１００Å〜２５００Åが好ましく、２００Åから２０００Åがより好ましい。
【００１８】
マイクロパイプが終端するＧａＮ閉塞層２０１の反応炉圧力は５〜７８０ｔｏｒｒの範囲であることを特徴とし、好ましくは１０〜４００ｔｏｒｒ、さらに好ましくは１５〜２００ｔｏｒｒである。
基板温度は、１０５０〜１２５０℃の範囲であることを特徴とし、好ましくは１１００〜１２２５℃、さらに好ましくは１１５０〜１２００℃である。
ＧａＮ閉塞層の厚み、反応炉圧力、基板温度は、生産性、閉塞させるマイクロパイプの大きさ、結晶性を勘案し決定する。すなわち、基板温度が高く、反応炉圧力が低いほどマイクロパイプは閉塞しやすく、より大きなマイクロパイプをより薄い膜厚で閉塞させることができる。基板温度が高すぎると結晶性が悪化し、反応炉圧力が低すぎると原料効率の悪化を引き起こし生産性が低下する。このような点を総合的に勘案すると厚みは、１．０μｍ以上で選択するのが好ましく、より好ましくは１．５μｍ以上、もっとも好ましくは２．０μｍ以上である。上限は特に無いが生産性の観点から５μｍ以下が好ましい。
【００１９】
ＧａＮ閉塞層を用いる代わりに同様の厚みをもつＡｌＧａＮ閉塞層を使用することもできる。この場合、ＧａＮ動作層との格子定数差が問題となるので、Ａｌの組成は０％から５％の範囲で選択する。ＡｌＧａＮ閉塞層はＧａＮ閉塞層と同様の成長圧力、成長温度で成長できる。
【００２０】
ＧａＮチャネル層２０２の厚みが薄いと、動作層が閉塞層２０１中の閉塞マイクロパイプのひずみの影響を受けるため厚くする。このような範囲は２０００Ａ以上であるが、より好ましくは５０００Ａ以上であり、もっとも好ましくは１００００Ａ以上である。上限は特に無いが工業的には２００００Ａ以下である。反応炉圧力は５ｔｏｒｒ〜７８０ｔｏｒｒの範囲で選択する。基板温度は９５０℃から１３００℃の範囲で選択できる。
【００２１】
ｕｄ−ＡｌＧａＮ層２０３の厚みは、所望のピンチオフ電圧深さ、ｇｍ特性となるように設定できるが、厚くするとｕｄ−ＧａＮチャネル層２０２との格子ミスマッチの影響が大きくなり結晶が劣化し、薄くするとゲート耐圧が劣化する弊害があるため、好ましくは５０Å〜８００Åであり、より好ましくは１００Å〜６００Å、さらに好ましくは２００Å〜４００Åである。
【００２２】
なお、ｕｄ−ＡｌＧａＮ層はアンドープであっても、ｎ型の電導性を有しており、この層の電子がチャネルに供給され２ＤＥＧが形成される。したがってチャネルの電子濃度を調整する目的で、ｕｄ−ＡｌＧａＮ層２０４の代わりにシリコンなどをドープし成長したｎ−ＡｌＧａＮ層を用いることもできる。
【００２３】
また、ｎ−ＡｌＧａＮ層を用いた場合、不純物散乱により２ＤＥＧの移動度が低下する可能性があるので、これを避けるため、ｕｄ−ＡｌＧａＮ／ｎ−ＡｌＧａＮの積層構造とすることもできる。この場合は、ｕｄ−ＡｌＧａＮ層とｎ−ＡｌＧａＮ層の合計が上述の厚みとなるように設定すればよい。
【００２４】
ｕｄ−ＡｌＧａＮ層２０３のＡｌ組成比は、所望する２ＤＥＧ濃度、ゲート耐圧、ＡｌＧａＮ層の厚さ、などから決定される。すなわち、組成比を大きくすれば、理論的上はより多くの２ＤＥＧが発生するためトランジスタ動作を大電流化でき、またゲート耐圧も向上するが、一方でＧａＮ層との格子定数差が大きくなるため、特に層厚が厚い場合に結晶欠陥が発生しやすくなり、逆にゲート耐圧の劣化を招きかねない。このため、１０％から４０％の範囲で設定することが好ましく、より好ましくは１５％〜３５％であり、さらに好ましくは２０％〜３０％である。
【００２５】
ｕｄ−ＡｌＧａＮ層成長時の反応炉圧力は５ｔｏｒｒ〜７６０ｔｏｒｒの範囲で選択することが好ましい。基板温度は９５０Ｃから１３００℃の範囲で選択できる。
【００２６】
ここではＧａＮ−ＨＥＭＴの例を説明しているが、ｕｄ−ＧａＮ高純度エピタキシャル結晶層２０２より上部の構造を変えることにより、その他のＦＥＴ構造であるＭＯＤＦＥＴ、ＭＥＳＦＥＴ、ＭＩＳＦＥＴ用エピタキシャル基板などが作製可能である。
上記において、本発明の実施の形態について説明を行なったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれらの実施の形態に限定されない。本発明の範囲は、特許請求の範囲によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。
【実施例】
【００２７】
以下に実施例を示して本発明をさらに詳細に説明するが、本発明は実施例により制限されるものではない。
実施例１
ＭＯＣＶＤ装置を用い、マイクロパイプ密度が約３０個／ｃｍ2であるＳｉＣ基板を６００℃に加熱し、ＡｌＮ緩衝層を２０００Å成長した。
【００２８】
ついで基板温度を(1)９５０Ｃ、(2)１０５０Ｃ、(3)１１５０℃に変更し、ＧａＮ閉塞層を２μｍ積層した。
【００２９】
ついで基板を室温付近まで降温した後、反応炉より取り出した。(1)、(2)および(3)を光学顕微鏡の透過光を用いたクロスニコル像観察でマイクロパイプの基板中での位置を特定し、ついで照明を落射に切り替え該マイクロパイプが閉塞層表面まで伝播しているか、閉塞しているかを調べた。
（閉塞率）＝（閉塞層表面まで伝播していないマイクロパイプの数）／（基板中のマイクロパイプ数）＊１００として閉塞率を調べた。結果、(1)０％、(2)約２５％、(3)約９０％であった。
実施例２
ＭＯＣＶＤ装置を用い、マイクロパイプ密度が約３０個／ｃｍ2であるＳｉＣ基板を６００℃に加熱し、ＡｌＮ緩衝層を２０００Å成長した。
【００３０】
ついで基板温度を１１５０℃に変更し、ＧａＮ閉塞層を２μｍ積層した。ついで基板温度を１０５０℃に変更し、ｕｄ−ＧａＮチャネル層を５０００Ａ成長した。
【００３１】
ついでＡｌ組成０．２５のｕｄ−ＡｌＧａＮを２５０Ａ成長した。ついで基板を室温付近まで降温した後、反応炉より取り出した。
【００３２】
得られた試料中で基板中のマイクロパイプが閉塞していることを確認後、ホトリソグラフィー法で閉塞マイクロパイプの直上にゲートが位置するように位置合わせしてレジストパターンを形成した後、Ｎ+イオンのイオン打ち込みにより、３０００Åの深さまで素子分離３０４を形成した。Ｎ+イオンのｄｏｓｅ量は、２Ｅ１４／ｃｍ2とした。
【００３３】
ついで、同じくホトリソグラフィー法でソース電極およびドレイン電極形状にレジスト開口を形成し、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ金属膜を２００Å／１５００Å／２５０Å／５００Åの厚みに蒸着法で積層した。
【００３４】
ついで試料をアセトンに浸漬することにより、レジストと金属膜をリフトオフしたのち、窒素雰囲気内８００℃で３０秒ＲＴＡ処理を施し、ソース電極３０１とドレイン電極３０３を形成した。ついで、同じくホトリソグラフィー法にてゲート電極形状の開口を形成し、開口部を酸素プラズマによりアッシング処理した。アッシングの条件は酸素圧力１３０Ｐａ、プラズマ電力１００Ｗ、アッシング時間１分とした。
【００３５】
ついで、Ｎｉ／Ａｕ金属膜を２００Å／１０００Åの厚みに蒸着法で形成し、ソース電極と同様の手法でリフトオフし、ゲート電極３０２を形成した。ゲート電極と同じ手法でパッド電極を形成した。このようにしてゲート長２μｍ、ゲート幅３０μｍのＦＥＴを作成した。
【００３６】
図２にこのようにして作成したＧａＮ−ＨＥＭＴの断面の概略図を示す。ついでこの試料のＤＣ電圧印加時の電流―電圧特性を測定した。図３に結果を示す。
比較例１
ＭＯＣＶＤ装置を用い、マイクロパイプ密度が約３０個／ｃｍ2であるＳｉＣ基板を用い、実施例２と同様の手法でＡｌＮ緩衝層を２０００Å成長した。ついで基板温度を９５０℃に変更し、ＧａＮ閉塞層を２μｍ積層した。
【００３７】
ついで実施例１と同様の手法で、ｕｄ−ＧａＮチャネル層を５０００Ａ成長した。次いで実施例１と同様の条件でＡｌ組成０．２５のｕｄ−ＡｌＧａＮを２５０Ａ成長した。ｕｄ−ＧａＮチャネル層を、ついで基板を室温付近まで降温した後、反応炉より取り出した。
【００３８】
得られた試料中のｕｄ−ＡｌＧａＮ層の表面で開口しているマイクロパイプにゲート位置があうようにホトリソグラフィー法で位置合わせし、実施例１と同様の条件でＦＥＴを作製した。ついでこの試料のＤＣ電圧印加時の電流―電圧特性を測定した。図４に結果を示す。また、同試料中でマイクロパイプが周辺２ｍｍ以内に存在しない位置に同様のＦＥＴを作製した。ついでこの試料のＤＣ電圧印加時の電流―電圧特性を測定した。図５に結果を示す。
【図面の簡単な説明】
【００３９】
【図１】ＧａＮ−ＨＥＭＴ用エピタキシャル成長結晶構造の一例の概略図
【図２】実施例２で得られたＧａＮ−ＨＥＭＴの断面の概略図
【図３】実施例２で得られたＧａＮ−ＨＥＭＴ  のＤＣ電圧印加時の電流―電圧特性
【図４】比較例２で得られた開口したマイクロパイプ上のＧａＮ−ＨＥＭＴ  のＤＣ電圧印加時の電流―電圧特性
【図５】比較例２で得られたＧａＮ−ＨＥＭＴ  のＤＣ電圧印加時の電流―電圧特性
【符号の説明】
【００４０】
２００  ＡｌＮ緩衝層
２０１  ＧａＮ閉塞層
２０２  ＧａＮチャネル層
２０３  ｕｄ−ＡｌＧａＮ層
２１０  半絶縁性ＳｉＣ基板
３０１  ソース電極
３０２  ゲート電極
３０３  ドレイン電極
３０４  素子分離
【図１】
2007095873.tif 000003
【図２】
2007095873.tif 000004
【図３】
2007095873.tif 000005
【図４】
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【図５】
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