(57)【要約】【課題】単一の直流電源を使用しながらも簡単な構成で、ターンオン時の逆バイアス電圧の印加を実現できる絶縁ゲート型半導体素子の駆動回路を提供する。【解決手段】ゲート電圧に応じて、グランドラインに接続されたエミッタと所定の電圧が供給されるコレクタとの間に流れる電流を制御する絶縁ゲート型半導体素子を駆動する駆動回路は、グランドラインＧＮＤと直流電圧ＶＤが供給される電圧ラインとの間に直列接続され、絶縁ゲート型半導体素子ＰＴのゲート電圧を制御するためのトランジスタＱ１，Ｑ２と、ゲート電圧を直流電圧ＶＤより低く維持するための電圧クランプ回路と、絶縁ゲート型半導体素子ＰＴのゲートとトランジスタＱ１，Ｑ２の接続点との間に設けられ、絶縁ゲート型半導体素子ＰＴのオン時に充電され、オフ時に逆バイアス電圧を発生するコンデンサＣ１などで構成される。【選択図】図１
2007336694.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電圧に応じて、グランドラインに接続された第１端子と所定の電圧が供給される第２端子との間に流れる電流を制御する絶縁ゲート型半導体素子を駆動するための駆動回路であって、
グランドラインと直流電圧ＶＤが供給される電圧ラインとの間に直列接続され、絶縁ゲート型半導体素子のゲート電圧を制御するための第１スイッチング素子および第２スイッチング素子と、
ゲート電圧を直流電圧ＶＤより低く維持するための電圧クランプ回路と、
絶縁ゲート型半導体素子のゲートと第１および第２スイッチング素子の接続点との間に設けられ、絶縁ゲート型半導体素子のオン時に充電され、オフ時に逆バイアス電圧を発生するコンデンサと、を備えることを特徴とする絶縁ゲート型半導体素子の駆動回路。
【請求項２】
電圧クランプ回路は、直流電圧ＶＤより低いツェナー電圧を有するツェナーダイオードおよび該ツェナーダイオードの順方向電流を阻止するためのダイオードからなる直列回路で構成され、絶縁ゲート型半導体素子のゲートと第１端子との間に接続されることを特徴とする請求項１記載の絶縁ゲート型半導体素子の駆動回路。
【請求項３】
電圧クランプ回路は、直流電圧ＶＤより低いツェナー電圧を有するツェナーダイオードおよび該ツェナーダイオードの順方向電流を阻止するためのダイオードからなる直列回路で構成され、絶縁ゲート型半導体素子のゲートと第２端子との間に接続されることを特徴とする請求項１記載の絶縁ゲート型半導体素子の駆動回路。
【請求項４】
電圧クランプ回路は、直流電圧ＶＤより低いツェナー電圧を有し、前記コンデンサに対して並列接続されたツェナーダイオードと、
絶縁ゲート型半導体素子のゲートとグランドラインとの間に接続され、前記ツェナーダイオードのツェナー電流を制限する電流制限抵抗、およびグランドラインからの逆電流を阻止するダイオードからなる直列回路とで構成されることを特徴とする請求項１記載の絶縁ゲート型半導体素子の駆動回路。
【請求項５】
ゲート電圧に応じて、グランドラインに接続された第１端子と所定の電圧が供給される第２端子との間に流れる電流を制御する絶縁ゲート型半導体素子を駆動するための駆動回路であって、
グランドラインと電圧ラインとの間に直列接続され、絶縁ゲート型半導体素子のゲート電圧を制御するための第１スイッチング素子および第２スイッチング素子と、
第１および第２スイッチング素子の接続点とグランドラインとの間に設けられ、絶縁ゲート型半導体素子のオン時に充電され、オフ時に逆バイアス電圧を発生するコンデンサと、
オフ時に導通して、コンデンサからの逆バイアス電圧を絶縁ゲート型半導体素子のゲートに印加するための第３スイッチング素子と、を備えることを特徴とする絶縁ゲート型半導体素子の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ(Insulated Gate Bipolar Transistor)やＭＯＳＦＥＴ等の絶縁ゲート型半導体素子を駆動するための駆動回路に関する。
【背景技術】
【０００２】
従来の駆動回路（例えば、下記特許文献１の図１１等）では、ＩＧＢＴがターンオンからターンオフに切り替わる際に、ゲート−エミッタ間に逆バイアス電圧を印加することによって、ターンオフ時のテイル電流を減らし、スイッチングロスを低減させている。
【０００３】
こうした逆バイアス電圧を印加するためには、ＩＧＢＴの駆動回路では、グランドラインに対して順バイアス電源（正電源）および逆バイアス電源（負電源）の２つの電源回路を設ける必要がある。そのため、電源回路の構成が複雑になり、回路規模の大型化およびコスト増加をもたらしている。
【０００４】
一方、単一の直流電源を用いた駆動回路も考えられる。この場合、直流電源のグランドラインと電源ラインとの間に、ＩＧＢＴのゲート電圧を制御するための第１のスイッチング系統と、ＩＧＢＴのエミッタ電圧を制御するための第２のスイッチング系統を設ける必要がある。そのため、スイッチング素子およびタイミング制御回路の部品点数が増加して、回路規模の大型化およびコスト増加をもたらす。また、駆動回路のグランド電位とＩＧＢＴ側のグランド電位（一般に、エミッタ電位）が異なるため、全体のグランド処理が複雑になり、素子の保護回路を構成する際にも回路の複雑化が避けられない。
【０００５】
【特許文献１】特開２００３−１８９５９１号公報
【特許文献２】特開２０００−５９１９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように従来の駆動回路では、ＩＧＢＴのターンオフ時において、ゲート−エミッタ間に逆バイアス電圧を印加するための回路規模が大型で複雑になり、その結果、コスト増加の要因となっている。
【０００７】
本発明の目的は、単一の直流電源を使用しながらも簡単な構成で、ターンオフ時の逆バイアス電圧の印加を実現できる絶縁ゲート型半導体素子の駆動回路を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は、ゲート電圧に応じて、グランドラインに接続された第１端子と所定の電圧が供給される第２端子との間に流れる電流を制御する絶縁ゲート型半導体素子を駆動するための駆動回路であって、
グランドラインと直流電圧ＶＤが供給される電圧ラインとの間に直列接続され、絶縁ゲート型半導体素子のゲート電圧を制御するための第１スイッチング素子および第２スイッチング素子と、
ゲート電圧を直流電圧ＶＤより低く維持するための電圧クランプ回路と、
絶縁ゲート型半導体素子のゲートと第１および第２スイッチング素子の接続点との間に設けられ、絶縁ゲート型半導体素子のオン時に充電され、オフ時に逆バイアス電圧を発生するコンデンサと、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、グランドラインと電圧ラインとの間に直列接続された第１スイッチング素子および第２スイッチング素子が絶縁ゲート型半導体素子のゲート電圧を制御するとともに、絶縁ゲート型半導体素子のゲートと第１および第２スイッチング素子の接続点との間にコンデンサを設けている。
【００１０】
これらの第１および第２スイッチング素子は、一般には、交互にオンオフするように動作する。即ち、第１スイッチング素子がオンで、第２スイッチング素子がオフになると、ゲート電圧がハイレベルとなり、絶縁ゲート型半導体素子がターンオンになる。そのとき、コンデンサが充電される。
【００１１】
続いて、第１スイッチング素子がオフで、第２スイッチング素子がオンになると、ゲート電圧がローレベルとなり、絶縁ゲート型半導体素子がターンオフになる。このとき、充電されたコンデンサは、絶縁ゲート型半導体素子のゲートに逆バイアス電圧を印加する。その結果、ターンオフ時における絶縁ゲート型半導体素子のテイル電流を低減でき、スイッチングロスを低減できる。
【００１２】
また、ゲート電圧を直流電圧ＶＤより低く維持するための電圧クランプ回路を設けることによって、ターンオン時に、絶縁ゲート型半導体素子のゲートに過電圧が印加されるのを防止できる。
【発明を実施するための最良の形態】
【００１３】
実施の形態１．
図１は、本発明の第１実施形態を示す回路図である。図２は、図１の回路の動作を説明するタイミング図である。ここでは、絶縁ゲート型半導体素子としてＩＧＢＴ(Insulated Gate Bipolar Transistor)を使用した場合を例示するが、ＭＯＳＦＥＴ等の電圧制御型トランジスタに本発明は適用可能である。
【００１４】
ＩＧＢＴ等のトランジスタＰＴは、ゲートと、エミッタと、コレクタとを備える。エミッタはグランドラインＧＮＤに接続され、コレクタには端子ＴＣを介して外部から所定の電圧が供給され、ゲートに印加される電圧に応じて、エミッタとコレクタとの間に流れる電流が制御される。なお、トランジスタＰＴがＦＥＴの場合、エミッタがソースに対応し、コレクタがドレインに対応する。
【００１５】
トランジスタＰＴの駆動回路には、単一の直流電源ＰＳが設けられ、グランドラインＧＮＤと電圧ラインの間に直流電圧ＶＤを供給する。グランドラインＧＮＤと電圧ラインとの間には、第１および第２スイッチング素子としてトランジスタ（ｎｐｎ型）Ｑ１，Ｑ２が直列接続されている。即ち、トランジスタＱ１のコレクタは直流電源ＰＳの電圧ラインに接続され、トランジスタＱ１のエミッタとトランジスタＱ２のコレクタが接続点ｋで互いに接続され、トランジスタＱ２のエミッタはグランドラインＧＮＤに接続される。トランジスタＱ１，Ｑ２の各ベースは、トランジスタＱ１，Ｑ２のオン期間およびオフ期間をそれぞれ制御するためのタイミング発生回路（不図示）が接続される。
【００１６】
一方、トランジスタＰＴのゲートとグランドラインＧＮＤとの間には、ツェナーダイオードＺＤ１およびダイオードＤ１からなる直列回路が接続されており、ゲート電圧ＶＧＥを直流電圧ＶＤより低く維持するための電圧クランプ回路を構成している。
【００１７】
ツェナーダイオードＺＤ１は、直流電圧ＶＤより低いツェナー電圧Ｖｚを有し、そのカソードはゲート側に接続される。ダイオードＤ１は、ツェナーダイオードＺＤ１の順方向電流を阻止するために設けられ、そのカソードはグランドラインＧＮＤ側に接続される。
【００１８】
トランジスタＱ１，Ｑ２の接続点ｋとトランジスタＰＴのゲートとの間には、コンデンサＣ１および抵抗Ｒ１の並列回路と、ゲート抵抗ＲＧとが直列に接続される。抵抗Ｒ１は、ツェナーダイオードＺＤ１の電流制限抵抗としての機能と、コンデンサＣ１の放電抵抗としての機能を兼ねている。ゲート抵抗ＲＧは、トランジスタＰＴのゲートが容量負荷であることから、ゲート電圧印加時における充放電制御機能用に設けており、一般的には数オームに設定される。
【００１９】
次に、図２を参照して回路動作を説明する。まず、トランジスタＱ１がオンになり、トランジスタＱ２がオフになると、接続点ｋの電位が直流電圧ＶＤ近くになり、トランジスタＰＴのゲート電圧ＶＧＥがハイレベル、すなわち閾値以上の電圧となって、トランジスタＰＴがターンオンする。
【００２０】
ターンオンの直後は、コンデンサＣ１が微分回路として動作することから、スパイク電流がコンデンサＣ１→ゲート抵抗ＲＧ→トランジスタＰＴのゲート−エミッタ間容量を経由して、グランドラインＧＮＤに流れる。したがって抵抗Ｒ１は、トランジスタＰＴのゲート駆動には寄与しない。また、上述の電圧クランプ回路を設けることによって、トランジスタＰＴのゲート電圧ＶＧＥは、ツェナーダイオードＺＤ１のツェナー電圧ＶｚとダイオードＤ１の順方向電圧Ｖｆ（約０．６Ｖ）の合計値を超えなくなるため、トランジスタＰＴのゲート入力に対する過電圧印加に伴う誤動作を防止できる。
【００２１】
ターンオン期間中は、電流Ｉｇが、直流電源ＰＳの電圧ラインからトランジスタＱ１→接続点ｋ→コンデンサＣ１および抵抗Ｒ１の並列回路→ゲート抵抗ＲＧ→ツェナーダイオードＺＤ１→ダイオードＤ１を経由して、グランドラインＧＮＤに流れる。
【００２２】
ターンオン期間中、コンデンサＣ１には、ＶＤ−（Ｖｚ＋Ｖｆ）−（Ｉｇ×ＲＧ）で表される電圧ＶＣ１が印加され、充電される。ゲート抵抗ＲＧは数オームであり、抵抗Ｒ１をゲート抵抗ＲＧより大きい抵抗値に設定することにより、Ｉｇ×ＲＧは無視できる電圧レベルとなる。従って、コンデンサＣ１は、おおよそＶＤ−Ｖｚ−Ｖｆの電圧ＶＣ１に充電され、接続点ｋ側が正極電位、ゲート側が負極電位となる。このときゲート電圧ＶＧＥは、おおよそＶＤ−ＶＣ１になる。
【００２３】
次に、トランジスタＱ１がオフになり、トランジスタＱ２がオンになると、接続点ｋの電位がグランド電圧近くになり、トランジスタＰＴのゲート電圧ＶＧＥがローレベル、すなわち閾値未満の電圧となって、トランジスタＰＴがターンオフになる。
【００２４】
ターンオフの直後は、コンデンサＣ１が逆バイアス電源として機能し、コンデンサＣ１の放電電流が、接続点ｋ→トランジスタＱ２→グランドラインＧＮＤ→トランジスタＰＴのゲート−エミッタ間容量→ゲート抵抗ＲＧという経路で流れる。このときトランジスタＰＴのゲートには、おおよそＶＤ−Ｖｚの充電電圧に相当する逆バイアス電圧が印加される。その結果、トランジスタＰＴでのターンオフ時のテイル電流が減少して、スイッチングロスを低減させることができる。
【００２５】
ターンオフ期間中は、コンデンサＣ１に蓄積された電荷が、抵抗Ｒ１を経由して放電して、逆バイアス電圧は徐々に減少し、次のターンオン開始までにほぼ０ボルトになるように抵抗Ｒ１の値が設定される。これによって、ターンオン開始時のゲート電圧ＶＧＥ、すなわちコンデンサＣ１の電荷量が一定の値となり回路を安定的に動作させることができる。
【００２６】
このように接続点ｋとトランジスタＰＴのゲートの間にコンデンサＣ１を設けることによって、ターンオフ直後に逆バイアス電圧をゲートに対して印加できる。そのため、単一の直流電源ＰＳを使用しながらも、スイッチング効率に優れた絶縁ゲート型半導体素子の駆動回路を実現することができる。
【００２７】
実施の形態２．
図３は、本発明の第２実施形態を示す回路図である。図４は、図３の回路の動作を説明するタイミング図である。ここでは、絶縁ゲート型半導体素子としてＩＧＢＴ(Insulated Gate Bipolar Transistor)を使用した場合を例示するが、ＭＯＳＦＥＴ等の電圧制御型トランジスタに本発明は適用可能である。
【００２８】
ＩＧＢＴ等のトランジスタＰＴは、ゲートと、エミッタと、コレクタとを備える。エミッタはグランドラインＧＮＤに接続され、コレクタには端子ＴＣを介して外部から所定の電圧が供給され、ゲートに印加される電圧に応じて、エミッタとコレクタとの間に流れる電流が制御される。なお、トランジスタＰＴがＦＥＴの場合、エミッタがソースに対応し、コレクタがドレインに対応する。
【００２９】
トランジスタＰＴの駆動回路には、単一の直流電源ＰＳが設けられ、グランドラインＧＮＤと電圧ラインの間に直流電圧ＶＤを供給する。グランドラインＧＮＤと電圧ラインとの間には、第１および第２スイッチング素子としてトランジスタＱ１，Ｑ２が直列接続されている。即ち、トランジスタＱ１のコレクタは直流電源ＰＳの電圧ラインに接続され、トランジスタＱ１のエミッタとトランジスタＱ２のコレクタが接続点ｋで互いに接続され、トランジスタＱ２のエミッタはグランドラインＧＮＤに接続される。トランジスタＱ１，Ｑ２の各ベースは、トランジスタＱ１，Ｑ２のオン期間およびオフ期間をそれぞれ制御するためのタイミング発生回路（不図示）が接続される。
【００３０】
一方、トランジスタＰＴのゲートとコレクタとの間には、ツェナーダイオードＺＤ２およびダイオードＤ２からなる直列回路が接続されており、ゲート電圧ＶＧＥを直流電圧ＶＤより低く維持するための電圧クランプ回路を構成している。
【００３１】
ツェナーダイオードＺＤ２は、直流電圧ＶＤより低いツェナー電圧Ｖｚを有し、そのカソードはゲート側に接続される。ダイオードＤ２は、ツェナーダイオードＺＤ２の順方向電流を阻止するために設けられ、そのカソードはトランジスタＰＴのコレクタ側に接続される。
【００３２】
トランジスタＱ１，Ｑ２の接続点ｋとトランジスタＰＴのゲートとの間には、コンデンサＣ１および抵抗Ｒ１の並列回路と、ゲート抵抗ＲＧとが直列に接続される。抵抗Ｒ１は、ツェナーダイオードＺＤ２の電流制限抵抗としての機能と、コンデンサＣ１の放電抵抗としての機能を兼ねている。ゲート抵抗ＲＧは、トランジスタＰＴのゲートが容量負荷であることから、ゲート電圧印加時における充放電制御機能用に設けており、一般的には数オームに設定される。
【００３３】
次に、図４を参照して回路動作を説明する。まず、トランジスタＱ１がオンになり、トランジスタＱ２がオフになると、接続点ｋの電位が直流電圧ＶＤ近くになり、トランジスタＰＴのゲート電圧ＶＧＥがハイレベルとなって、トランジスタＰＴがターンオンする。このときトランジスタＰＴのコレクタは、ほぼグランド電位に維持される。
【００３４】
ターンオンの直後は、コンデンサＣ１が微分回路として動作することから、スパイク電流がコンデンサＣ１→ゲート抵抗ＲＧ→トランジスタＰＴのゲート−エミッタ間容量を経由して、グランドラインＧＮＤに流れる。したがって第１実施形態の場合と同様に、抵抗Ｒ１はトランジスタＰＴのゲート駆動には寄与しない。また、上述の電圧クランプ回路を設けることによって、トランジスタＰＴのゲート電圧ＶＧＥは、ツェナーダイオードＺＤ２のツェナー電圧ＶｚとダイオードＤ２の順方向電圧Ｖｆ（約０．６Ｖ）の合計値を超えなくなるため、トランジスタＰＴのゲート入力に対する過電圧印加に伴う誤動作を防止できる。なお、第１実施形態とは異なり、トランジスタＰＴがターンオンしてそのコレクタ電圧が低下するまでの間は、トランジスタＰＴのゲート電圧ＶＧＥには直流電圧ＶＤが印加される。
【００３５】
ターンオン期間中は、電流Ｉｇが、直流電源ＰＳの電圧ラインからトランジスタＱ１→接続点ｋ→コンデンサＣ１および抵抗Ｒ１の並列回路→ゲート抵抗ＲＧ→ツェナーダイオードＺＤ２→ダイオードＤ２→トランジスタＰＴを経由して、グランドラインＧＮＤに流れる。
【００３６】
ターンオン期間中、コンデンサＣ１には、ＶＤ−（Ｖｚ＋Ｖｆ）−（Ｉｇ×ＲＧ）で表される電圧ＶＣ１が印加され、充電される。ゲート抵抗ＲＧは数オームであり、抵抗Ｒ１をゲート抵抗ＲＧより大きい抵抗値に設定することにより、Ｉｇ×ＲＧは無視できる電圧レベルとなる。従って、コンデンサＣ１は、おおよそＶＤ−Ｖｚ−Ｖｆの電圧ＶＣ１に充電され、接続点ｋ側が正極電位、ゲート側が負極電位となる。このときゲート電圧ＶＧＥは、おおよそＶＤ−ＶＣ１になる。
【００３７】
次に、トランジスタＱ１がオフになり、トランジスタＱ２がオンになると、接続点ｋの電位がグランド電圧近くになり、トランジスタＰＴのゲート電圧ＶＧＥがローレベルとなって、トランジスタＰＴがターンオフする。
【００３８】
ターンオフの直後は、コンデンサＣ１が逆バイアス電源として機能し、コンデンサＣ１の放電電流が、接続点ｋ→トランジスタＱ２→グランドラインＧＮＤ→トランジスタＰＴのゲート−エミッタ間容量→ゲート抵抗ＲＧという経路で流れる。このときトランジスタＰＴのゲートには、おおよそＶＤ−Ｖｚの充電電圧に相当する逆バイアス電圧が印加される。その結果、トランジスタＰＴでのターンオフ時のテイル電流が減少して、スイッチングロスを低減させることができる。
【００３９】
ターンオフ期間中は、コンデンサＣ１に蓄積された電荷が、抵抗Ｒ１を経由して放電して、逆バイアス電圧は徐々に減少し、次のターンオン開始までにほぼ０ボルトになるように抵抗Ｒ１の値が設定される。
【００４０】
このように接続点ｋとトランジスタＰＴのゲートの間にコンデンサＣ１を設けることによって、ターンオフ直後に逆バイアス電圧をゲートに対して印加できる。そのため、単一の直流電源ＰＳを使用しながらも、スイッチング効率に優れた絶縁ゲート型半導体素子の駆動回路を実現することができる。
【００４１】
実施の形態３．
図５は、本発明の第３実施形態を示す回路図である。図６は、図５の回路の動作を説明するタイミング図である。ここでは、絶縁ゲート型半導体素子としてＩＧＢＴ(Insulated Gate Bipolar Transistor)を使用した場合を例示するが、ＭＯＳＦＥＴ等の電圧制御型トランジスタに本発明は適用可能である。
【００４２】
ＩＧＢＴ等のトランジスタＰＴは、ゲートと、エミッタと、コレクタとを備える。エミッタはグランドラインＧＮＤに接続され、コレクタには端子ＴＣを介して外部から所定の電圧が供給され、ゲートに印加される電圧に応じて、エミッタとコレクタとの間に流れる電流が制御される。なお、トランジスタＰＴがＦＥＴの場合、エミッタがソースに対応し、コレクタがドレインに対応する。
【００４３】
トランジスタＰＴの駆動回路には、単一の直流電源ＰＳが設けられ、グランドラインＧＮＤと電圧ラインの間に直流電圧ＶＤを供給する。グランドラインＧＮＤと電圧ラインとの間には、第１および第２スイッチング素子としてトランジスタＱ１，Ｑ２が直列接続されている。即ち、トランジスタＱ１のコレクタは直流電源ＰＳの電圧ラインに接続され、トランジスタＱ１のエミッタとトランジスタＱ２のコレクタが接続点ｋで互いに接続され、トランジスタＱ２のエミッタはグランドラインＧＮＤに接続される。トランジスタＱ１，Ｑ２の各ベースは、トランジスタＱ１，Ｑ２のオン期間およびオフ期間をそれぞれ制御するためのタイミング発生回路（不図示）が接続される。
【００４４】
トランジスタＱ１，Ｑ２の接続点ｋとトランジスタＰＴのゲートとの間には、コンデンサＣ１およびツェナーダイオードＺＤ３の並列回路と、ゲート抵抗ＲＧとが直列に接続される。ゲート抵抗ＲＧは、トランジスタＰＴのゲートが容量負荷であることから、ゲート電圧印加時における充放電制御機能用に設けており、一般的には数オームに設定される。
【００４５】
トランジスタＰＴのゲートとグランドラインＧＮＤとの間には、抵抗Ｒ２およびダイオードＤ１からなる直列回路が接続されている。ダイオードＤ１は、グランドラインからの逆電流を阻止するために設けられ、そのカソードはグランドラインＧＮＤ側に接続される。抵抗Ｒ２は、ツェナーダイオードＺＤ３の電流制限抵抗として機能する。
【００４６】
ツェナーダイオードＺＤ３は、直流電圧ＶＤより低いツェナー電圧Ｖｚを有し、そのカソードは接続点ｋ側に接続され、アノード側はゲート側に接続される。これらのツェナーダイオードＺＤ３、抵抗Ｒ２およびダイオードＤ１は、ゲート電圧ＶＧＥを直流電圧ＶＤより低く維持するための電圧クランプ回路を構成している。
【００４７】
次に、図６を参照して回路動作を説明する。まず、トランジスタＱ１がオンになり、トランジスタＱ２がオフになると、接続点ｋの電位が直流電圧ＶＤ近くになり、トランジスタＰＴのゲート電圧ＶＧＥがハイレベルとなって、トランジスタＰＴがターンオンする。
【００４８】
ターンオンの直後は、コンデンサＣ１が微分回路として動作することから、スパイク電流がコンデンサＣ１→ゲート抵抗ＲＧ→トランジスタＰＴのゲート−エミッタ間容量を経由して、グランドラインＧＮＤに流れる。したがってツェナーダイオードＺＤ３は、トランジスタＰＴのゲート駆動には寄与しない。また、上述の電圧クランプ回路を設けることによって、トランジスタＰＴのゲート電圧ＶＧＥは、直流電圧ＶＤからツェナーダイオードＺＤ３のツェナー電圧Ｖｚを引き算した値になるため、トランジスタＰＴのゲート入力に対する過電圧印加に伴う誤動作を防止できる。
【００４９】
ターンオン期間中は、電流Ｉｇが、直流電源ＰＳの電圧ラインからトランジスタＱ１→接続点ｋ→コンデンサＣ１およびツェナーダイオードＺＤ３の並列回路→ゲート抵抗ＲＧ→抵抗Ｒ２→ダイオードＤ１を経由して、グランドラインＧＮＤに流れる。
【００５０】
ターンオン期間中、コンデンサＣ１には、ツェナーダイオードＺＤ３のツェナー電圧Ｖｚに相当する電圧ＶＣ１が印加され、充電され、接続点ｋ側が正極電位、ゲート側が負極電位となる。ツェナーダイオードＺＤ３には、抵抗Ｒ２により制限された電流が流れる。ゲート抵抗ＲＧは数オームであり、ゲート抵抗ＲＧによる電圧降下はほぼ無視できる。このときゲート電圧ＶＧＥは、おおよそＶＤ−ＶＣ１になる。
【００５１】
次に、トランジスタＱ１がオフになり、トランジスタＱ２がオンになると、接続点ｋの電位がグランド電圧近くになり、トランジスタＰＴのゲート電圧ＶＧＥがローレベルとなって、トランジスタＰＴがターンオフする。
【００５２】
ターンオフの直後は、コンデンサＣ１が逆バイアス電源として機能し、コンデンサＣ１の放電電流が、接続点ｋ→トランジスタＱ２→グランドラインＧＮＤ→トランジスタＰＴのゲート−エミッタ間容量→ゲート抵抗ＲＧという経路で流れる。このときトランジスタＰＴのゲートには、おおよそＶＣ１の充電電圧に相当する逆バイアス電圧が印加される。その結果、トランジスタＰＴでのターンオフ時のテイル電流が減少して、スイッチングロスを低減させることができる。
【００５３】
ターンオフ期間中は、ゲート−エミッタ間容量の放電に寄与しなかった電荷がコンデンサＣ１に残留する。そのため、ゲート電圧ＶＧＥは、次のターンオン開始まで、コンデンサＣ１の充電電圧より若干（トランジスタＰＴのターンオン時に消費され減じた電荷量相当分）小さい値の逆バイアス電圧に保持されることになる。その結果、トランジスタＰＴのターンオン閾値までの電圧範囲が拡大するため、ノイズ等に起因する誤動作が生じにくくなり、耐ノイズ性を改善することができる。
【００５４】
このように接続点ｋとトランジスタＰＴのゲートの間にコンデンサＣ１を設けることによって、ターンオフ直後に逆バイアス電圧をゲートに対して印加できる。そのため、単一の直流電源ＰＳを使用しながらも、スイッチング効率に優れた絶縁ゲート型半導体素子の駆動回路を実現することができる。
【００５５】
実施の形態４．
図７は、本発明の第４実施形態を示す回路図である。図８は、図７の回路の動作を説明するタイミング図である。ここでは、絶縁ゲート型半導体素子としてＩＧＢＴ(Insulated Gate Bipolar Transistor)を使用した場合を例示するが、ＭＯＳＦＥＴ等の電圧制御型トランジスタに本発明は適用可能である。
【００５６】
ＩＧＢＴ等のトランジスタＰＴは、ゲートと、エミッタと、コレクタとを備える。エミッタはグランドラインＧＮＤに接続され、コレクタには端子ＴＣを介して外部から所定の電圧が供給され、ゲートに印加される電圧に応じて、エミッタとコレクタとの間に流れる電流が制御される。なお、トランジスタＰＴがＦＥＴの場合、エミッタがソースに対応し、コレクタがドレインに対応する。
【００５７】
トランジスタＰＴの駆動回路には、単一の直流電源ＰＳが設けられ、グランドラインＧＮＤと電圧ラインの間に直流電圧ＶＤを供給する。グランドラインＧＮＤと電圧ラインとの間には、第１および第２スイッチング素子としてトランジスタＱ１，Ｑ２が直列接続されている。即ち、トランジスタＱ１のコレクタは直流電源ＰＳの電圧ラインに接続され、トランジスタＱ１のエミッタとダイオードＤ３のアノードが接続点ｋ１で互いに接続され、ダイオードＤ３のカソードとトランジスタＱ２のコレクタが接続点ｋ２で互いに接続され、トランジスタＱ２のエミッタはグランドラインＧＮＤに接続される。トランジスタＱ１，Ｑ２の各ベースは、トランジスタＱ１，Ｑ２のオン期間およびオフ期間をそれぞれ制御するためのタイミング発生回路（不図示）が接続される。
【００５８】
トランジスタＰＴのゲートにはゲート抵抗ＲＧが接続される。ゲート抵抗ＲＧは、トランジスタＰＴのゲートが容量負荷であることから、ゲート電圧印加時における充放電制御機能用に設けており、一般的には数オームに設定される。
【００５９】
このゲート抵抗ＲＧにはダイオードＤ４のカソードが接続され、ダイオードＤ４のアノードは接続点ｋ１に接続されている。
【００６０】
また、接続点ｋ２とグランドラインＧＮＤとの間には、コンデンサＣ２およびダイオードＤ５からなる直列回路が接続されており、ダイオードＤ５のカソードがグランドラインＧＮＤに接続されている。ダイオードＤ５のアノードとゲート抵抗ＲＧとの間には、スイッチング素子ＳＷ１が接続されている。
【００６１】
次に、図８を参照して回路動作を説明する。まず、スイッチング素子ＳＷ１がオフの状態で、トランジスタＱ１がオンになり、トランジスタＱ２がオフになると、接続点ｋ１の電位が直流電圧ＶＤ近くになり、トランジスタＰＴのゲート電圧ＶＧＥがハイレベルとなって、トランジスタＰＴがターンオンする。
【００６２】
ターンオン期間中は、電流が、直流電源ＰＳの電圧ラインからトランジスタＱ１→接続点ｋ１→ダイオードＤ４→ゲート抵抗ＲＧ→トランジスタＰＴのゲート−エミッタ間容量を経由して、グランドラインＧＮＤに流れる。このときゲート電圧ＶＧＥは、おおよそ直流電圧ＶＤからダイオードＤ４の順方向電圧Ｖｆ（約０．６Ｖ）を引き算した電圧となる。
【００６３】
さらに、コンデンサＣ２の充電電流が、直流電源ＰＳの電圧ラインからトランジスタＱ１→接続点ｋ１→ダイオードＤ３→接続点ｋ２→コンデンサＣ２→ダイオードＤ５を経由して、グランドラインＧＮＤに流れる。このときコンデンサＣ２には、おおよそ直流電圧ＶＤからダイオードＤ３，Ｄ５の順方向電圧Ｖｆの合計（約１．２Ｖ）を引き算した電圧、即ち、電圧ＶＤにほぼ近い電圧が充電され、接続点ｋ２側が正極電位、ダイオードＤ５側が負極電位となる。
【００６４】
次に、トランジスタＱ１がオフになり、トランジスタＱ２がオンになり、スイッチング素子ＳＷ１も同時にオンになると、接続点ｋ２の電位がグランド電圧近くになり、トランジスタＰＴのゲート電圧ＶＧＥがローレベルとなって、トランジスタＰＴがターンオフする。
【００６５】
ターンオフの直後は、コンデンサＣ２が逆バイアス電源として機能し、コンデンサＣ２の放電電流が、接続点ｋ２→トランジスタＱ２→グランドラインＧＮＤ→トランジスタＰＴのゲート−エミッタ間容量→ゲート抵抗ＲＧ→スイッチング素子ＳＷ１という経路で流れる。なお、ダイオードＤ３，Ｄ４，Ｄ５は、コンデンサＣ２からの逆バイアス電流を阻止するように設けられている。
【００６６】
このときトランジスタＰＴのゲートには、電圧ＶＤにほぼ近い電圧に相当する逆バイアス電圧が印加される。その結果、トランジスタＰＴでのターンオフ時のテイル電流が減少して、スイッチングロスを低減させることができる。
【００６７】
ターンオフ期間中は、ゲート−エミッタ間容量の放電に寄与しなかった電荷がコンデンサＣ２に残留し、そのためゲート電圧ＶＧＥは、次のターンオン開始まで、充電電圧より若干（トランジスタＰＴのターンオン時に消費され減じた電荷量相当分）低い一定電圧の逆バイアス電圧に保持されることになる。その結果、トランジスタＰＴのターンオン閾値までの電圧範囲が、実施の形態３よりも拡大するため、ノイズなどに起因する誤動作がより生じにくくなり、耐ノイズ性をさらに改善することが出来る。
【００６８】
なお、コンデンサＣ２に対して放電抵抗を並列接続することも可能であり、この場合、図２および図４と同様に、ターンオフ期間中、コンデンサＣ２の逆バイアス電圧が徐々に減少し、次のターンオン開始までにほぼ０ボルトになるように放電抵抗の値が設定される。
【００６９】
このように接続点ｋ２とグランドラインＧＮＤとの間にコンデンサＣ２を設けて、さらにターンオフ時にスイッチング素子ＳＷ１が導通することにより、コンデンサＣ２からの逆バイアス電圧をトランジスタＰＴのゲートに対して印加できる。そのため、単一の直流電源ＰＳを使用しながらも、スイッチング効率に優れた絶縁ゲート型半導体素子の駆動回路を実現することができる。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１実施形態を示す回路図である。
【図２】図１の回路の動作を説明するタイミング図である。
【図３】本発明の第２実施形態を示す回路図である。
【図４】図３の回路の動作を説明するタイミング図である。
【図５】本発明の第３実施形態を示す回路図である。
【図６】図５の回路の動作を説明するタイミング図である。
【図７】本発明の第４実施形態を示す回路図である。
【図８】図７の回路の動作を説明するタイミング図である。
【符号の説明】
【００７１】
ｋ，ｋ１，ｋ２  接続点、  Ｃ１，Ｃ２  コンデンサ、  Ｒ１，Ｒ２  抵抗、
ＲＧ  ゲート抵抗、  Ｑ１，Ｑ２，ＰＴ  トランジスタ、  ＰＳ  直流電源
Ｄ１〜Ｄ５  ダイオード、  ＺＤ１〜ＺＤ３  ツェナーダイオード、
ＳＷ１スイッチング素子。
【図１】
2007336694.tif 000003
【図２】
2007336694.tif 000004
【図３】
2007336694.tif 000005
【図４】
2007336694.tif 000006
【図５】
2007336694.tif 000007
【図６】
2007336694.tif 000008
【図７】
2007336694.tif 000009
【図８】
2007336694.tif 000010