(57)【要約】【目的】トレンチＭＯＳゲート構造の形成工程とシリコン基板の減厚工程とを含み、ウエハ工程中のウエハ割れを抑制すると共に、耐圧不良を減少させる半導体装置の製造方法の提供。【構成】シリコン基板の一面に、ＯＦに平行な一辺を有する繰り返しパターンを形成するフォトリソグラフィ工程と、ＭＯＳゲート構造の主要部を構成するトレンチ形成工程と、他面から基板を減厚する工程とを備える半導体装置の製造方法において、前記ＯＦから２ｍｍ以上に至る範囲の前記シリコン基板上のＯＦ近傍部が、前記繰り返しパターンの非形成領域であって、１．５ｍｍ以上の幅で前記被覆層が除去された露出領域を有するパターンの形成が行われる半導体装置の製造方法とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
シリコン基板の一面に、該基板のオリエンテーションフラットに平行な一辺を有して繰り返しパターンを形成するフォトリソグラフィ工程と、異方性ドライエッチングにより形成され、ＭＯＳゲート構造の主要部を構成するトレンチ形成工程と、他面からシリコン基板を減厚する工程とを備える半導体装置の製造方法において、前記オリエンテーションフラットから前記繰り返しパターンの最下辺に至る繰り返しパターン未形成領域の幅が２ｍｍ以上であって、該２ｍｍのうち、１．５ｍｍ以上は前記オリエンテーションフラットに平行なシリコン基板露出領域となるように、前記繰り返しパターン未形成領域に所要のパターン形成が行われることを特徴とする半導体装置の製造方法。
【請求項２】
前記繰り返しパターン未形成領域が、前記オリエンテーションフラットに接する１．５ｍｍ以上の幅の前記シリコン基板露出領域と残りの前記シリコン基板非露出領域とをこの順になるように、所要のパターン形成が行われることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記繰り返しパターン未形成領域が、前記オリエンテーションフラットに接する前記シリコン基板非露出領域と１．５ｍｍ以上の幅の前記シリコン基板露出領域とをこの順になるように、前記繰り返しパターン未形成領域に所要のパターン形成が行われることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記オリエンテーションフラットから前記繰り返しパターンの最下辺に至る繰り返しパターン未形成領域のうち、前記シリコン基板部分の非露出領域の幅が２．５ｍｍ以下にされることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
シリコン基板の円周部に均一な幅でシリコン基板の露出した領域が形成されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ型ＭＯＳゲート構造を有するシリコン基板面とは反対面側を研磨して薄くしたシリコン基板を用いて形成される半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＦＳ−ＩＧＢＴ（フィールドストップ型−絶縁ゲートバイポーラトランジスタ）などでは、シリコン基板の一面にＭＯＳゲート構造を形成後、オン電圧特性などを改善するために他面側を耐圧に必要な厚さに研磨して薄くした上で製造される。このＦＳ−ＩＧＢＴはドリフト層にバッファ層を設けて空乏層の伸びをこのバッファ層でストップさせる構造である。図６に低ドーズ量の浅いｐ＋コレクタ層とｎバッファ層を有するＦＳ−ＩＧＢＴの１／２セルの断面図を示す。
【０００３】
ＦＳ−ＩＧＢＴの構造は高価なエピタキシャル基板を用いずにＦＺ基板を用い、シリコン基板の総厚さを耐圧に応じて１００μｍ〜２００μｍと薄くしている。ドリフト層の厚さは６００Ｖ耐圧で７０μｍ程度であり、ドリフト層の全幅を空乏化させる。そのため、ドリフト層下には空乏層をストップさせるｎ＋ 層（ｎバッファ層５８）が設けられる。コレクタ側は、低ドーズ量の浅いｐ＋拡散層（ｐ＋コレクタ層５９）を低注入コレクタとして用いる。なお、図中の５３はｎ＋エミッタ層、５４はゲート酸化膜、５５はゲート電極、５６は層間絶縁膜、５７はエミッタ電極、６０はコレクタ電極である。
【０００４】
たとえば、シリコン基板の厚さは、ウエハプロセス投入当初の５００〜６００μｍの一面にトレンチ型ＭＯＳゲート構造を形成後、他面側を耐圧６００Ｖの場合の１００μｍ程度から耐圧１７００Ｖの場合の２２０μｍ程度に薄くされる。その結果、薄いウエハ厚によりオン電圧は改善されるが、反面、特にシリコン基板のオリエンテーションフラット（以下、ＯＦという）を起点とするウエハ割れがウエハプロセス中に発生し易く、割れ不良率が増大するという問題が発生する。
【０００５】
前記ＯＦからのウエハ割れの防止のために、ウエハ割れの発生起点となり易い凹凸や段差をＯＦ近傍に設けない方法が知られている（特許文献１）。この方法は前記シリコン基板のＯＦから前記繰り返しパターンの最下辺に至る２ｍｍ以上の幅の前記シリコン基板部分には、この基板上に形成された表面被覆層である酸化膜や金属電極膜の少なくとも一方にはパターン形成せずにそのまま残して平坦なままとする方法である。具体的には、フォトレジストが塗布形成されたシリコン基板に対して、チップのセルパターンの配置を工夫して、前記ＯＦから前記繰り返しパターンの最下辺に至るまでの部分に所定の幅でパターンマスクの遮光部がかからないようにした上で露光し現像するか、別途、周辺露光機を用いて、前記ＯＦ近傍の所定の幅を全露光して現像することにより、チップのセルパターンを形成せずに平坦に形成する方法である。
【０００６】
一方、シリコン基板の一面に垂直な方向にトレンチを形成する方法が公知技術として存在する。図４にそのトレンチ形成方法にかかる製造工程を順に並べたシリコン基板の要部断面図を示す。このトレンチ形成方法は以下のプロセスを有している。シリコン基板３１の一面上に熱酸化膜３２を形成する（図４（ａ））。フォトリソグラフィ工程により、熱酸化膜３２パターンを形成する（図４（ｂ））。フォトレジスト膜３３を除去した後、熱酸化膜３２をマスクにしてＳＦ６ガスを用いたＲＩＥエッチングにより、所定の深さを有するトレンチ３４を形成する（図４（ｃ））。
【０００７】
前述のＦＳ−ＩＧＢＴでは、さらにオン電圧特性を改善するために、前記トレンチ形成方法と組み合わせてトレンチ型ＭＯＳゲート構造としたトレンチ型ＦＳ−ＩＧＢＴも既に知られている。このトレンチ型ＦＳ−ＩＧＢＴではシリコン基板内部の表面層に形成されたウエル層の表面から深いトレンチが形成され、このトレンチの側壁のウエル層面にチャネル領域、ゲート酸化膜、ゲート電極などがこの順に形成されてトレンチＭＯＳゲート構造の主要部とされる。その際のウエハプロセスでは、前記特許文献１の記載のように、ウエハ割れの防止のために、ＯＦ近傍には前記繰り返しパターンの最下辺に至る所定の幅にわたって、酸化膜で覆われてシリコン基板の露出しない領域が形成される。
【特許文献１】特開２００４−３４５９９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前述のように、ＯＦ近傍には前記繰り返しパターンの最下辺に至る所定の幅にわたって、酸化膜で覆われてシリコン基板の露出しない領域が形成されたシリコン基板にＲＩＥエッチングによりトレンチを形成すると、ＯＦ近傍側の繰り返しパターン内の半導体チップセルに耐圧不良が増加することが分かった。
【０００９】
本発明は、以上述べたことに鑑みてなされたものであり、トレンチＭＯＳゲート構造の形成工程とシリコン基板の減厚工程とを含む半導体装置の製造方法において、ウエハ工程中のウエハ割れを抑制すると共に、耐圧不良を減少させることのできる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
特許請求の範囲の請求項１記載の発明によれば、シリコン基板の一面に、該基板のオリエンテーションフラットに平行な一辺を有して繰り返しパターンを形成するフォトリソグラフィ工程と、異方性ドライエッチングにより形成され、ＭＯＳゲート構造の主要部を構成するトレンチ形成工程と、他面からシリコン基板を減厚する工程とを備える半導体装置の製造方法において、前記オリエンテーションフラットから前記繰り返しパターンの最下辺に至る繰り返しパターン未形成領域の幅が２ｍｍ以上であって、該２ｍｍのうち、１．５ｍｍ以上は前記オリエンテーションフラットに平行なシリコン基板露出領域となるように、前記繰り返しパターン未形成領域に所要のパターン形成が行われる半導体装置の製造方法とすることにより、前記本発明の目的は達成される。
【００１１】
特許請求の範囲の請求項２記載の発明によれば、前記繰り返しパターン未形成領域が、前記オリエンテーションフラットに接する１．５ｍｍ以上の幅の前記シリコン基板露出領域と残りの前記シリコン基板非露出領域とをこの順になるように、所要のパターン形成が行われる特許請求の範囲の請求項１記載の半導体装置の製造方法とすることが好ましい。
【００１２】
特許請求の範囲の請求項３記載の発明によれば、前記繰り返しパターン未形成領域が、前記オリエンテーションフラットに接する前記シリコン基板非露出領域と１．５ｍｍ以上の幅の前記シリコン基板露出領域とをこの順になるように、前記繰り返しパターン未形成領域に所要のパターン形成が行われる特許請求の範囲の請求項１記載の半導体装置の製造方法とすることも好ましい。
【００１３】
特許請求の範囲の請求項４記載の発明によれば、前記オリエンテーションフラットから前記繰り返しパターンの最下辺に至る繰り返しパターン未形成領域のうち、前記シリコン基板部分の非露出領域の幅が２．５ｍｍ以下にされる特許請求の範囲の請求項１乃至３のいずれか一項に記載の半導体装置の製造方法とすることが好適である。
【００１４】
特許請求の範囲の請求項５記載の発明によれば、シリコン基板の円周部に均一な幅でシリコン基板の露出した領域が形成されている特許請求の範囲の請求項１乃至３のいずれか一項に記載の半導体装置の製造方法とすることが好適である。
【発明の効果】
【００１５】
本発明によれば、トレンチＭＯＳゲート構造形成工程とシリコン基板の減厚工程とを含む半導体装置の製造方法において、ウエハ工程中のウエハ割れを抑制すると共に、耐圧不良を減少させることのできる半導体装置の製造方法を提供することを目的とする。
【発明を実施するための最良の形態】
【００１６】
本発明にかかる半導体装置の製造方法の実施例について、以下、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。図１は本発明にかかるシリコン基板露出部を有するＯＦ近傍領域を備えるシリコン基板の平面図で、（ａ）はＯＦを基点とするシリコン露出部を有する場合の平面図、（ｂ）はチップのセルパターン最下端部を基点とするシリコン基板の露出部を有する場合の平面図である。図２はシリコン基板の外周のシリコン基板露出部を説明する平面図である。図３はＯＦ近傍のシリコン基板露出幅とトレンチ深さバラツキの相関図である。図５は本発明にかかるトレンチ型ＦＳ−ＩＧＢＴの製造工程を示す要部断面図である。
【実施例１】
【００１７】
図１、図２に、本発明の一実施例にかかるトレンチ型ＦＳ−ＩＧＢＴのウエハプロセスが終了したシリコン基板の平面図を示す。ウエハ２０の最下辺の直線部は結晶方位を定める目印となるオリエンテーションフラット（ＯＦ）２１である。また円周部２２には幅２２ａ上の領域に薄いスクリーン酸化膜が被覆されている。あるいはシリコン基板が露出していてもよい。破線で示すスクライブライン２３はＯＦ２１に平行に走る線と垂直に走る線で構成され、このスクライブライン２３で囲まれた最小領域が半導体チップセル２４となり、このスクライブライン２３を切断することで、ＩＧＢＴチップ２４が形成される。なお、図１、２ではウエハ２０中のスクライブラインの一部のみを示した。
【００１８】
ウエハ２０のＯＦ側には、半導体チップセル２４の繰り返しパターンの最下端Ｂ（図２）があり、この最下端ＢとＯＦの間のシリコン基板部分Ａが本発明の半導体装置の製造方法の特徴部分となる。以下、その特徴部分について説明する。
【００１９】
図１（ａ）はシリコン基板露出部２６がＯＦ２１を基点としてチップのセルパターンの最下端Ｂに向かって形成される場合を示している。シリコン基板露出部２６の上端からチップのセルパターンの最下端Ｂまでの幅はシリコン基板非露出部２５である。図１（ｂ）は（ａ）とは逆にシリコン基板露出部２６がチップのセルパターンの最下端Ｂを基点としてＯＦ２１側に形成される場合である。
【００２０】
このように本発明では、前述のいずれの場合でも、ウエハのＯＦ２１とセルパターンの最下端Ｂとの間に少なくともシリコン基板露出部２６を有する。よって、トレンチをＲＩＥエッチングなどで形成する際に、シリコン基板露出部２６が有効に機能してシリコンガスを供給するので、チップセルパターンの下端近傍とウエハ中央部とにおけるトレンチエッチングの深さのバラツキが小さくなる。さらに、シリコン露出部２５の表面は平坦面でもあるので、ウエハ割れを抑制する効果も有する。またさらに、ＯＦ２１とセルパターンの最下端との間のシリコン基板非露出部２６を設けることで、ウエハ基板を厚くできるのでＯＦ２１を起点とするウエハ割れを抑制するさらに大きな効果も有する。
【００２１】
以下、図１、図２、図５を参照して、本発明にかかるトレンチ型ＦＳ−ＩＧＢＴの製造方法をウエハプロセスとして説明する。ＦＺ−ｎ型シリコン基板２０を用意し、１１００℃の高温熱処理し、厚さ１μｍ程度の熱酸化膜１を形成する。シリコン基板の一面１０１側の熱酸化膜１をパターニングし、ボロンをイオン注入してｐベース層３を形成する（図５（ａ））。ｐベース層３の形成されないシリコン基板層部分はドリフト層２となる。パターニングした熱酸化膜１をマスクにして、ｐベース層３を貫通してドリフト層２に達するトレンチ４をＲＩＥエッチングなどの異方性ドライエッチングにより形成する。
【００２２】
この際、前記トレンチ形成のためのパターン形成は次のように行う。シリコン基板２０に前記ｐベース層３の形成後、前記熱酸化膜１にチップセルパターン内のトレンチ形成パターンを図２のＡ領域より上のウエハ領域に形成する。同時にＡ領域にはチップパターンのない熱酸化膜領域（基板非露出領域）２５と熱酸化膜のない領域（基板露出領域）２６とを形成する。前記基板非露出領域と露出領域の形成はフォトマスクにより形成する方法と周辺露光機により形成する方法とがあるが、どちらを選択してもよい。さらにシリコン基板２０の円周部を、フォトレジストのエッジリンサーにより円周部のみフォトレジストを除去することにより、円周部の熱酸化膜を所定の幅にわたって除去して、シリコン基板の露出部を形成することも好ましい。この後、前述のようにトレンチエッチングすると、シリコン基板の中央部とＯＦ近傍のトレンチ深さについてバラツキを少なくすることができるという本発明の効果を得る。
【００２３】
その後、砒素のイオン注入によるエミッタ領域５、ゲート酸化膜６、ポリシリコン層をそれぞれ形成し、ポリシリコン層のエッチバックによりトレンチ４中をポリシリコンゲート電極４−１で埋める。層間絶縁膜７を高温ＣＶＤ酸化膜またはＢＰＳＧ（Ｂｏｒｏ  Ｐｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜などにより形成後、エミッタ領域５との接触のためのコンタクトホールを形成する。Ａｌ−Ｓｉ膜を被覆した後、エミッタ電極８、ゲート電極をパターニング（図示せず）により形成する（図５（ｂ））。
【００２４】
シリコン基板２０の他面１０２側より、シリコン基板２０を耐圧に必要なドリフト層２厚さとなるようにバックグラインド（研削）し、さらに、加工歪み層を除去するために、フッ硝酸液で軽くウェットエッチングをして、薄いウエハ２０ａを形成する。つぎに、ｎ型バッファ層（ｎ＋ 層）８および高濃度のｐ型コレクタ層（ｐ＋層）１０を形成するために、シリコン基板の他面１０２側よりイオン注入を行う。例えば、ｎ＋ 層９の形成のためにはリン、ｐ＋ 層１０の形成のためにはボロンを注入する。この実施例では一面にはトレンチＭＯＳゲート構造と金属電極が形成されているので、５５０℃以上の高温アニール処理が不可となると共に、ｎ型バッファ層（ｎ＋ 層）８の形成のためには１０００℃以上の高温アニールを必要とする。従って、レーザー照射により他面１０２の表面層のみを局部的に高温アニールする方法を必要とする。レーザーアニールの特長はレーザーを照射した面の表面層のみを１０００℃程度の高温アニールし、レーザー照射していない面の温度を常温に保つことができる点である。ここでは、たとえば、レーザーはＹＡＧの第３高調波（ＹＡＧ３ω）パルスレーザー（波長＝３５５ｎｍ、半値幅＝１００ｎｓ〜５００ｎｓ、周波数＝５００Ｈｚ、一回の照射エリアを約１ｍｍ角として５０％〜９０％オーバーラップで照射）を用い、１０μｍ程度の深いｎ＋ 層９と高濃度のｐ型コレクタ層（ｐ＋ 層）１０を形成することが好ましい。
【００２５】
つぎに、高濃度のｐ型コレクタ層（ｐ＋ 層）１０上に、コレクタ電極１１として金属蒸着膜を成膜する。ここでは、金属蒸着膜はアルミニウム層、チタン層、ニッケル層、金層の金属からなる。この蒸着は低温スパッタ法によるのがよい（図５（ｃ））。コレクタ電極１１が形成されたウエハ２０ａをダイシングラインに沿ってチップ状に切断するとトレンチ型ＦＳ−ＩＧＢＴチップが完成する。
【００２６】
以上述べた本発明の実施例によれば、シリコン基板のトレンチエッチングの際に主として採用されるＲＩＥエッチングでは、エッチングにより除去されたシリコン原子がガス状になって残り、ＳＦ６ガスなどのエッチング反応ガスとともにエッチンッグの反応速度に影響を及ぼす。すなわち、高濃度のシリコンガスの存在はシリコンのエッチングを抑制する方向に作用する。シリコン基板の中央部は、トレンチが形成されるチップのセルパターンの全体の中心でもあってシリコンの露出部も多くあるため、エッチング反応ガスへのシリコンガスの供給は充分になされる。また、シリコン基板の円周部もシリコン基板面が露出している場合は、シリコンガスの供給は充分である。従って、シリコンガスの供給が充分にある状態のウエハ面ではでは、シリコン結晶表面からシリコン原子が除かれる速度と除かれたシリコン原子が表面に再付着する速度がある一定の関係になって安定した状態でエッチングが進行すると考えられる。
【００２７】
さらに、図１（ａ）に示すように、シリコン基板の最外周に均一な幅２２ａで被覆層が除去されてシリコン基板が露出した円周部２２が設けられることも好ましい。円周部の最外端部にウエハ割れを誘発する段差や凹凸が少なくなり、ウエハ円周近傍におけるトレンチエッチング深さのバラツキも小さくなるからである。
【００２８】
図３に示すＯＦとセルパターン最下辺との間のシリコン基板露出幅とトレンチ深さのバラツキの相関図によれば、シリコン基板の露出部幅（ＯＦからの幅）が１．５ｍｍ未満では、半導体チップセルのトレンチ深さのバラツキが大きくなることを示している。これはＲＩＥエッチングの際に供給されるシリコンガス少ないためである。従ってシリコン基板露出部の幅は１．５ｍｍ以上が好ましい。一方、本発明のシリコン基板のようにウエハプロセスにシリコン基板の裏面（他面）側から耐圧に必要な厚さに研削して薄くする工程を有する場合に問題となるウエハ割れ問題に対しては、シリコン基板のＯＦとセルパターンの最下辺との幅を２ｍｍ以上とし、シリコン基板上の被覆層にセルパターンが形成されない平坦領域とする必要がある。さらに、図３ではＯＦとセルパターンの最下辺との間が４ｍｍの場合についてトレンチバラツキを調べた結果であるが、シリコン基板の露出幅が１．５ｍｍ以上でトレンチ深さバラツキが小さいということは、非露出部幅は４．０引く１．５の計算から２．５ｍｍ以下ということなので、非露出部幅は２．５ｍｍ以下ならば、前記Ａ内に非露出部が存在してもトレンチ深さのバラツキには影響がないということが同時に、この図３から導き出される。
【図面の簡単な説明】
【００２９】
【図１】は本発明にかかるシリコン基板露出部を有するＯＦ近傍領域を備えるシリコン基板の平面図で、（ａ）はチップのセルパターン最下端部を基点としてシリコン基板の非露出部を有する場合の平面図、（ｂ）はＯＦ下端を基点としてシリコン非露出部を有する場合の平面図である。
【図２】本発明にかかるシリコン基板の外周のシリコン露出部を有する場合の平面図である。
【図３】本発明にかかるＯＦのシリコン面露出幅とトレンチ深さバラツキの相関図である。
【図４】一般的なトレンチ形成方法にかかる製造工程を順に並べたシリコン基板の要部断面図である。
【図５】本発明にかかるトレンチ型ＦＳ−ＩＧＢＴの製造工程を示す要部断面図である。
【図６】一般的なＦＳ−ＩＧＢＴの１／２セルの断面図である。
【符号の説明】
【００３０】
１、…      熱酸化膜
２、…      ドリフト層
３、…      ｐベース層
４、…      ポリシリコンゲート電極
５、…      エミッタ層
６、…      ゲート酸化膜
７、…      層間絶縁膜
８、…      エミッタ電極
９、…      ｎバッファ層
１０、…    ｐコレクタ層
１１、…    コレクタ電極
２０、２０ａ…    ウエハ（シリコン基板）
２１、…    オリエンテーションフラット（ＯＦ）
２３、…    スクライブライン
２４、…    半導体チップセル
２５、…    シリコン基板の非露出部
２６、…    シリコン基板の露出部
１０１、…    シリコン基板の一面
１０１、…    シリコン基板の他面
Ａ、…      最下端部ＢとＯＦの間のシリコン基板部分。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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