(57)【要約】【課題】カットスルー方式を採用するネットワークデバイスにおいてアンダーランの発生を防止することを課題とする。【解決手段】実施例１に係るデータ送受信装置は、パケットの先頭に付加されたヘッダを参照して現在受信中のパケットに含まれる総ペイロード量を取得する（図１の（１）参照）。続いて、このデータ送受信装置は、取得した総ペイロード量、受信ポートのパケット受信速度および送信ポートのパケット送信速度からＤＭＡ開始ペイロード量を算出する（図１の（２）参照）。具体的には、総ペイロード量に、パケット送信速度からパケット受信速度を減算して得た値とパケット送信速度の値とからなる比を乗算して、ＤＭＡ開始ペイロード量を算出する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
外部から受信するパケットを受信バッファに蓄積するとともに、当該パケットの全データの受信を待つことなく当該受信バッファに蓄積されたパケットを外部へ送信するデータ送受信装置において、
前記受信するパケットの総ペイロード量に、前記パケット送信速度からパケットの受信速度を減算して得た値と当該パケット送信速度の値とからなる比を乗算して、所定のペイロード量を算出するペイロード量算出手段と、
前記受信バッファに現に蓄積されているペイロード量が、前記ペイロード量算出手段により算出された前記所定のペイロード量に到達しているかどうかを判定するペイロード量判定手段と、
前記ペイロード量判定手段によって前記受信バッファに現に蓄積されているペイロード量が前記所定のペイロード量に到達していると判定された場合に、当該受信バッファに現に蓄積されているペイロードの送信を開始するように制御するペイロード送信制御手段と、
を備えたことを特徴とする特徴とするデータ送受信装置。
【請求項２】
外部から受信するパケットを受信バッファに蓄積するとともに、当該パケットの全データの受信を待つことなく当該受信バッファに蓄積されたパケットを外部へ送信するデータ送受信方法において、
前記受信するパケットの総ペイロード量に、前記パケット送信速度からパケットの受信速度を減算して得た値と当該パケット送信速度の値とからなる比を乗算して、所定のペイロード量を算出するペイロード量算出工程と、
前記受信バッファに現に蓄積されているペイロード量が、前記ペイロード量算出工程により算出された前記所定のペイロード量に到達しているかどうかを判定するペイロード量判定工程と、
前記ペイロード量判定工程によって前記受信バッファに現に蓄積されているペイロード量が前記所定のペイロード量に到達していると判定された場合に、当該受信バッファに現に蓄積されているペイロードの送信を開始するように制御するペイロード送信制御工程と、
を含んだことを特徴とするデータ送受信方法。
【請求項３】
外部から受信するパケットを受信バッファに蓄積するとともに、当該パケットの全データの受信を待つことなく当該受信バッファに蓄積されたパケットを外部へ送信する方法をコンピュータに実行させるデータ送受信プログラムにおいて、
前記受信するパケットの総ペイロード量に、前記パケット送信速度からパケットの受信速度を減算して得た値と当該パケット送信速度の値とからなる比を乗算して、所定のペイロード量を算出するペイロード量算出手順と、
前記受信バッファに現に蓄積されているペイロード量が、前記ペイロード量算出手順により算出された前記所定のペイロード量に到達しているかどうかを判定するペイロード量判定手順と、
前記ペイロード量判定手順によって前記受信バッファに現に蓄積されているペイロード量が前記所定のペイロード量に到達していると判定された場合に、当該受信バッファに現に蓄積されているペイロードの送信を開始するように制御するペイロード送信制御手順と、
コンピュータに実行させることを特徴とするデータ送受信プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、外部から受信するパケットを受信バッファに蓄積するとともに、当該パケットの全データの受信を待つことなく当該受信バッファに蓄積されたパケットを外部へ送信するデータ送受信装置、データ送受信方法およびデータ送受信プログラムに関する。
【背景技術】
【０００２】
従来より、ネットワーク上を流れるパケットの送受信方式として受信パケットの高速な伝送を可能とするカットスルー方式というものがある（例えば、特許文献１参照）。例えば、ネットワークデバイスにおいて実行されるカットスルー方式を採用したＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）について簡単に説明すると、パケットの受信を開始したネットワークデバイスは、パケットの全データが受信されるのを待つことなく、受信パケットのＤＭＡをすぐに開始する。
【０００３】
【特許文献１】特開２００１−２５７６８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記した従来の技術は、ネットワークデバイスにおけるＤＭＡの際にアンダーラン（受信バッファ内のデータが枯渇する現象）が発生する場合が考えられるという問題点があった。すなわち、ネットワークデバイスの受信ポートの伝送速度が、ネットワークデバイスの送信ポートの伝送速度よりも低速な場合には、パケットの全データが受信バッファに全て蓄積されるのを待つことなくＤＭＡを開始すると、受信バッファ内のデータが枯渇するアンダーランが発生する場合が考えられるという問題点があり、さらには、アンダーランによる波及的な障害が発生（例えば、存在しないデータの送信によるデータ化けが発生）する場合も考えられる。
【０００５】
なお、ネットワークデバイスにおけるＤＭＡの際に発生するアンダーランは、カットスルー方式を採用するネットワークデバイス間で行われるパケットの送受信においても同様に生じうる問題である。
【０００６】
そこで、この発明は、上述した従来技術の課題を解決するためになされたものであり、カットスルー方式を採用するネットワークデバイスにおいてアンダーランの発生を防止することが可能なデータ送受信装置、データ送受信方法およびデータ送受信プログラムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するため、請求項１に係る発明は、外部から受信するパケットを受信バッファに蓄積するとともに、当該パケットの全データの受信を待つことなく当該受信バッファに蓄積されたパケットを外部へ送信するデータ送受信装置において、前記受信するパケットの総ペイロード量に、前記パケット送信速度からパケットの受信速度を減算して得た値と当該パケット送信速度の値とからなる比を乗算して、所定のペイロード量を算出するペイロード量算出手段と、前記受信バッファに現に蓄積されているペイロード量が、前記ペイロード量算出手段により算出された前記所定のペイロード量に到達しているかどうかを判定するペイロード量判定手段と、前記ペイロード量判定手段によって前記受信バッファに現に蓄積されているペイロード量が前記所定のペイロード量に到達していると判定された場合に、当該受信バッファに現に蓄積されているペイロードの送信を開始するように制御するペイロード送信制御手段と、を備えたことを特徴とする。
【０００８】
また、請求項２に係る発明は、外部から受信するパケットを受信バッファに蓄積するとともに、当該パケットの全データの受信を待つことなく当該受信バッファに蓄積されたパケットを外部へ送信するデータ送受信方法において、前記受信するパケットの総ペイロード量に、前記パケット送信速度からパケットの受信速度を減算して得た値と当該パケット送信速度の値とからなる比を乗算して、所定のペイロード量を算出するペイロード量算出工程と、前記受信バッファに現に蓄積されているペイロード量が、前記ペイロード量算出工程により算出された前記所定のペイロード量に到達しているかどうかを判定するペイロード量判定工程と、前記ペイロード量判定工程によって前記受信バッファに現に蓄積されているペイロード量が前記所定のペイロード量に到達していると判定された場合に、当該受信バッファに現に蓄積されているペイロードの送信を開始するように制御するペイロード送信制御工程と、を含んだことを特徴とする。
【０００９】
また、請求項３に係る発明は、外部から受信するパケットを受信バッファに蓄積するとともに、当該パケットの全データの受信を待つことなく当該受信バッファに蓄積されたパケットを外部へ送信する方法をコンピュータに実行させるデータ送受信プログラムにおいて、前記受信するパケットの総ペイロード量に、前記パケット送信速度からパケットの受信速度を減算して得た値と当該パケット送信速度の値とからなる比を乗算して、所定のペイロード量を算出するペイロード量算出手順と、前記受信バッファに現に蓄積されているペイロード量が、前記ペイロード量算出手順により算出された前記所定のペイロード量に到達しているかどうかを判定するペイロード量判定手順と、前記ペイロード量判定手順によって前記受信バッファに現に蓄積されているペイロード量が前記所定のペイロード量に到達していると判定された場合に、当該受信バッファに現に蓄積されているペイロードの送信を開始するように制御するペイロード送信制御手順と、コンピュータに実行させることを特徴とする。
【発明の効果】
【００１０】
請求項１、２または３の発明によれば、受信するパケットの総ペイロード量に、パケット送信速度からパケットの受信速度を減算して得た値とパケット送信速度の値とからなる比を乗算して、所定のペイロード量（例えば、ＤＭＡを開始するペイロード量）を算出するとともに、受信バッファに現に蓄積されているペイロード量が所定のペイロード量に到達しているかどうかを判定し、受信バッファに現に蓄積されているペイロード量が所定のペイロード量に到達していると判定された場合に、受信バッファに現に蓄積されているペイロードの送信を開始するように制御するので、カットスルー方式を採用するネットワークデバイスにおいてアンダーランの発生を防止することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下に添付図面を参照して、この発明に係るデータ送受信装置、データ送受信方法およびデータ送受信プログラムの実施例を詳細に説明する。なお、以下では、この発明に係るデータ送受信装置においてカットスルー方式を採用したＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）を実行する場合を実施例１として説明した後に、この発明に含まれる他の実施例を説明する。
【実施例１】
【００１２】
以下の実施例１では、実施例１に係るデータ送受信装置の概要および特徴、データ受信装置の構成および処理の流れを順に説明し、最後に実施例１による効果を説明する。
【００１３】
［データ送受信装置の概要および特徴（実施例１）］
まず最初に、図１を用いて、実施例１に係るデータ送受信装置の概要および特徴を説明する。図１は、実施例１に係るデータ送受信装置の概要を説明するための図である。同図に示すように、実施例１に係るデータ送受信装置は、外部（例えば、他のネットワークデバイス）から受信するパケットを受信バッファに蓄積するとともに、パケットの全データの受信を待つことなく受信バッファに蓄積されたパケットを外部へ送信することを概要とするカットスルー方式を採用するものであるが、カットスルー方式を採用するネットワークデバイスにおいてアンダーランの発生を防止する点に主たる特徴がある。
【００１４】
この主たる特徴について具体的に説明すると、実施例１に係るデータ送受信装置は、ヘッダおよびペイロードからなるパケットを受信すると、現在受信中のパケットから受信済みのペイロード量をペイロード量カウンタで計量して、ペイロードを受信バッファに順次蓄積するとともに、パケットの先頭に付加されたヘッダを参照して現在受信中のパケットに含まれる総ペイロード量を取得する（図１の（１）参照）。
【００１５】
続いて、このデータ送受信装置は、取得した総ペイロード量、受信ポートのパケット受信速度および送信ポートのパケット送信速度からＤＭＡ開始ペイロード量を算出する（図１の（２）参照）。具体的には、総ペイロード量に、パケット送信速度からパケットの受信速度を減算して得た値とパケット送信速度の値とからなる比を乗算して、ＤＭＡ開始ペイロード量を算出する。なお、受信ポートのパケット受信速度および送信ポートのパケット送信速度は、このデータ送受信装置の起動時または初期化時に固定的に決定されるものである。
【００１６】
ＤＭＡ開始ペイロード量の算出後、このデータ送受信装置は、受信済みのペイロード量を判定する（図１の（３）参照）。具体的には、ペイロード量カウンタにおいて計量されている受信済みペイロード量が先ほど算出したＤＭＡ開始ペイロード量に到達しているかどうかを判定する。判定の結果、受信済みペイロード量がＤＭＡ開始ペイロード量に到達している場合には、このデータ送受信装置は、受信バッファに対してＤＭＡ開始指令を出力する。この指令を受けて受信バッファは、蓄積しているペイロードをＤＭＡデータとして送信ポートに出力し、出力されたＤＭＡデータは送信ポートを介してパケットとして外部（例えば、サーバ内のメインメモリなど）に送信される。
【００１７】
このようなことから、実施例１に係るデータ送受信装置は、上述した主たる特徴の如く、カットスルー方式を採用するネットワークデバイスにおいてアンダーランの発生を防止することが可能となる。
【００１８】
［データ送受信装置の構成（実施例１）］
次に、図２を用いて、実施例１に係るデータ送受信装置の構成を説明する。図２は、実施例１に係るデータ送受信装置の構成を示すブロック図である。同図に示すように、このデータ送受信装置１０は、受信ポート１１と、ペイロード量取得回路１２と、受信ペイロード量カウンタ１３と、受信バッファ１４と、ＤＭＡ開始ペイロード量計算回路１５と、比較回路１６と、ＤＭＡ制御回路１７と、送信ポート１８とから構成される。
【００１９】
このうち、受信ポート１１は、外部（例えば、他のネットワークデバイス）から送信されたパケットを受信する処理部である。また、受信ポート１１により受信されたパケットを構成するヘッダおよびペイロードはそれぞれ、ペイロード量取得回路１２および受信バッファ１４に自動的に出力される。
【００２０】
ペイロード量取得回路１２は、受信ポート１１によって現在受信中のパケットの先頭に付加されたヘッダを参照して、現在受信中パケットに含まれる総ペイロード量を取得する処理部である。また、このペイロード量取得回路１２は、取得した総ペイロード量をＤＭＡ開始ペイロード量計算回路１５に出力する。
【００２１】
受信ペイロード量カウンタ１３は、受信ポート１１によって現在受信中のパケットから受信済みのペイロード量を計量する処理部である。具体的には、この受信ペイロード量カウンタ１３は、受信ポート１１により受信されて受信バッファ１４に自動的に出力されるペイロードから、受信済み（蓄積される）ペイロード量を計量する。また、この受信ペイロード量カウンタ１３は、計量した受信済みのペイロード量を比較回路１６に出力する。
【００２２】
受信バッファ１４は、ペイロードの蓄積や出力を行う処理部である。具体的には、この受信バッファ１４は、受信ポート１１によって現在受信中のパケットからペイロードを順次蓄積する。また、この受信バッファ１４は、ＤＭＡ制御回路１７からＤＭＡ開始指令を受け付けると、送信ポート１８に対し、蓄積しているペイロードをＤＭＡデータとして出力開始する。
【００２３】
ＤＭＡ開始ペイロード計算回路１５は、ＤＭＡを開始するペイロード量を算出する処理部である。具体的には、このＤＭＡ開始ペイロード計算回路１５は、ペイロード量取得回路１２から受け付けた総ペイロード量に、送信ポート１８のパケット送信速度から受信ポート１１のパケット受信速度を減算して得た値と送信ポート１８のパケット送信速度の値とからからなる比を乗算して、ＤＭＡ開始ペイロード量を算出する（図３参照）。また、このＤＭＡ開始ペイロード計算回路１５は、算出したＤＭＡ開始ペイロード量を比較回路１６に出力する。なお、受信ポートのパケット受信速度および送信ポートのパケット送信速度は、このデータ送受信装置の起動時または初期化時に固定的に決定されるものである。
【００２４】
比較回路１６は、受信済みのペイロード量について判定を行う処理部である。具体的には、この比較回路１６は、受信ペイロード量カウンタ１３から受け付けた受信済みのペイロード量がＤＭＡ開始ペイロード計算回路１５により算出されたＤＭＡ開始ペイロード量に到達しているかどうかを判定する。判定の結果、受信済みのペイロード量がＤＭＡ開始ペイロード量に到達している場合には、この比較回路１６は、ＤＭＡ起動指令をＤＭＡ制御回路１７に出力する。一方、判定の結果、受信済みのペイロード量がＤＭＡ開始ペイロード量に到達していない場合には、この比較回路１６は、受信済みのペイロード量がＤＭＡ開始ペイロード量に到達するまで繰り返し判定を行う。
【００２５】
ＤＭＡ制御回路１７は、ＤＭＡの開始を制御する処理部である。具体的には、比較回路１６からＤＭＡ起動指令を受け付けると、このＤＭＡ制御回路１７はＤＭＡ開始指令を受信バッファ１４に出力する。
【００２６】
送信ポート１８は、パケットを外部（例えば、他のネットワークデバイスやサーバのメインメモリなど）に送信する処理部である。具体的には、ＤＭＡ制御回路１７からＤＭＡ開始指令を受け付けた受信バッファ１４からＤＭＡデータを受け付けると、この送信ポート１８はＤＭＡデータをパケットとしてサーバのメインメモリに送信する。
【００２７】
［データ送受信装置による処理（実施例１）］
次に、図４を用いて、データ送受信装置による処理を説明する。図４は、実施例１に係るデータ送受信装置の処理の流れを示すフローチャートである。同図に示すように、パケットを受信すると（ステップＳ４０１肯定）、ペイロード量取得回路１２は、受信ポート１１によって現在受信中のパケットの先頭に付加されたヘッダを参照して、現在受信中パケットに含まれる総ペイロード量を取得する（ステップＳ４０２）。
【００２８】
次に、ＤＭＡ開始ペイロード量計算回路１５は、ＤＭＡ開始ペイロード量を算出する処理を行う（ステップＳ４０３）。具体的には、このＤＭＡ開始ペイロード計算回路１５は、ペイロード量取得回路１２から受け付けた総ペイロード量に、送信ポート１８のパケット送信速度から受信ポート１１のパケット受信速度を減算して得た値と送信ポート１８のパケット送信速度の値とからからなる比を乗算して、ＤＭＡ開始ペイロード量を算出する（図３参照）。
【００２９】
続いて、比較回路１６は、受信済みのペイロード量について判定を行う（ステップＳ４０４）。具体的には、この比較回路１６は、受信ペイロード量カウンタ１３から受け付けた受信済みのペイロード量がＤＭＡ開始ペイロード計算回路１５により算出されたＤＭＡ開始ペイロード量に到達しているかどうかを判定する。
【００３０】
判定の結果、受信済みのペイロード量がＤＭＡ開始ペイロード量に到達している場合には（ステップＳ４０４肯定）、この比較回路１６は、ＤＭＡ起動指令をＤＭＡ制御回路１７に出力し、ＤＭＡ起動指令を受け付けたＤＭＡ制御回路１７は、ＤＭＡ開始指令を受信バッファ１４に出力する。一方、判定の結果、受信済みのペイロード量がＤＭＡ開始ペイロード量に到達していない場合には（ステップＳ４０４否定）、この比較回路１６は、受信済みのペイロード量がＤＭＡ開始ペイロード量に到達するまで繰り返し判定を行う。
【００３１】
[実施例１の効果]
上述してきたように、実施例１によれば、このデータ送受信装置は、受信するパケットの総ペイロード量にパケットの受信速度および送信速度からなる比を掛け合わせて所定のペイロード量（例えば、ＤＭＡを開始するペイロード量）を算出するとともに、受信バッファに現に蓄積されているペイロード量が所定のペイロード量に到達しているかどうかを判定し、受信バッファに現に蓄積されているペイロード量が所定のペイロード量に到達していると判定された場合に、受信バッファに現に蓄積されているペイロードの送信を開始するように制御するので、カットスルー方式を採用するネットワークデバイスにおいてアンダーランの発生を防止することが可能となる。
【実施例２】
【００３２】
さて、これまで本発明の実施例１について説明したが、本発明は上述した実施例１以外にも、種々の異なる形態にて実施されてよいものである。そこで、以下では、本発明に含まれる他の実施例を説明する。
【００３３】
（１）装置構成等
また、本実施例において説明した各処理のうち、自動的におこなわれるものとして説明した処理の全部または一部を手動的におこなうこともでき、あるいは、手動的におこなわれるものとして説明した処理の全部または一部を公知の方法で自動的におこなうこともできる。この他、上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。
【００３４】
また、図２示したデータ送受信装置１０の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、データ送受信装置１０の分散・統合の具体的形態は図示のものに限られず、ペイロード量取得回路１２、ＤＭＡ開始ペイロード量計算回路１５、比較回路１６およびＤＭＡ制御回路１７を統合するなど、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。さらに、データ送受信装置１０にて行なわれる各処理機能は、その全部または任意の一部が、ＣＰＵおよび当該ＣＰＵにて解析実行されるプログラムにて実現され、あるいは、ワイヤードロジックによるハードウェアとして実現され得る。
【００３５】
なお、上記の実施例１で説明したデータ送受信装置の処理方法（図４参照）は、あらかじめ用意されたプログラムをパーソナルコンピュータやワークステーションなどのコンピュータで実行することによって実現することができる。例えば、データ送受信装置１０にて行なわれる各処理機能についてのプログラムを読み出して、所定のレジスタなど（例えば、ＤＭＡ開始を担うレジスタなど）に書き込むことによって実行することができる。また、このプログラムは、インターネットなどのネットワークを介して配布することができる。また、このプログラムは、ハードディスク、フレキシブルディスク（ＦＤ）、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤなどのコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行することもできる。
【００３６】
（付記１）外部から受信するパケットを受信バッファに蓄積するとともに、当該パケットの全データの受信を待つことなく当該受信バッファに蓄積されたパケットを外部へ送信するデータ送受信装置において、
前記受信するパケットの総ペイロード量に前記パケットの受信速度および送信速度からなる比を掛け合わせて、所定のペイロード量を算出するペイロード量算出手段と、
前記受信バッファに現に蓄積されているペイロード量が、前記ペイロード量算出手段により算出された前記所定のペイロード量に到達しているかどうかを判定するペイロード量判定手段と、
前記ペイロード量判定手段によって前記受信バッファに現に蓄積されているペイロード量が前記所定のペイロード量に到達していると判定された場合に、当該受信バッファに現に蓄積されているペイロードの送信を開始するように制御するペイロード送信制御手段と、
を備えたことを特徴とするデータ送受信装置。
【００３７】
（付記２）外部から受信するパケットを受信バッファに蓄積するとともに、当該パケットの全データの受信を待つことなく当該受信バッファに蓄積されたパケットを外部へ送信するデータ送受信方法において、
前記受信するパケットの総ペイロード量に前記パケットの受信速度および送信速度からなる比を掛け合わせて、所定のペイロード量を算出するペイロード量算出工程と、
前記受信バッファに現に蓄積されているペイロード量が、前記ペイロード量算出工程により算出された前記所定のペイロード量に到達しているかどうかを判定するペイロード量判定工程と、
前記ペイロード量判定工程によって前記受信バッファに現に蓄積されているペイロード量が前記所定のペイロード量に到達していると判定された場合に、当該受信バッファに現に蓄積されているペイロードの送信を開始するように制御するペイロード送信制御工程と、
を含んだことを特徴とするデータ送受信方法。
【００３８】
（付記３）外部から受信するパケットを受信バッファに蓄積するとともに、当該パケットの全データの受信を待つことなく当該受信バッファに蓄積されたパケットを外部へ送信する方法をコンピュータに実行させるデータ送受信プログラムにおいて、
前記受信するパケットの総ペイロード量に前記パケットの受信速度および送信速度からなる比を掛け合わせて、所定のペイロード量を算出するペイロード量算出手順と、
前記受信バッファに現に蓄積されているペイロード量が、前記ペイロード量算出手順により算出された前記所定のペイロード量に到達しているかどうかを判定するペイロード量判定手順と、
前記ペイロード量判定手順によって前記受信バッファに現に蓄積されているペイロード量が前記所定のペイロード量に到達していると判定された場合に、当該受信バッファに現に蓄積されているペイロードの送信を開始するように制御するペイロード送信制御手順と、
コンピュータに実行させることを特徴とするデータ送受信プログラム。
【産業上の利用可能性】
【００３９】
以上のように、本発明に係るデータ送受信装置、データ送受信方法およびデータ送受信プログラムは、外部から受信するパケットを受信バッファに蓄積するとともに、パケットの全データの受信を待つことなく受信バッファに蓄積されたパケットを外部へ送信する場合に有用であり、特に、カットスルー方式を採用するネットワークデバイスにおいてアンダーランの発生を防止することに適する。
【図面の簡単な説明】
【００４０】
【図１】実施例１に係るデータ送受信装置の概要を説明するための図である。
【図２】実施例１に係るデータ送受信装置の構成を示すブロック図である。
【図３】実施例１に係るＤＭＡ開始ペイロード量を算出する式を示す図である。
【図４】実施例１に係るデータ送受信装置の処理の流れを示すフローチャートである。
【符号の説明】
【００４１】
１０  データ送受信装置
１１  受信ポート
１２  ペイロード量取得回路
１３  受信ペイロード量カウンタ
１４  受信バッファ
１５  ＤＭＡ開始ペイロード量計算回路
１６  比較回路
１７  ＤＭＡ制御回路
１８  送信ポート
【図１】
2007235211.tif 000003
【図２】
2007235211.tif 000004
【図３】
2007235211.tif 000005
【図４】
2007235211.tif 000006