(57)【要約】【課題】窒化物化合物半導体を用いた電界効果トランジスタ集積回路において、放熱を向上させ、かつチップ面積が小さなトランジスタ集積回路及びその製造方法を提供する。【解決手段】AlGaN/GaN電界効果トランジスタを構成するエピタキシャル成長層に貫通孔が形成され、このエピタキシャル成長層の上下にグランドとなる例えば金属厚膜などの導電性材料と配線金属がそれぞれ形成され、この導電性材料あるいは配線金属が、エピタキシャル成長層中に形成された貫通孔を介して電界効果トランジスタの電極と電気的に接続されている。この配線金属と導電性材料がマイクロストリップ線路を形成するように配線金属がレイアウトされ、これを受動素子とし電界効果トランジスタの一つあるいは複数個と組み合わせて準ミリ波帯用高周波集積回路を形成する。前記エピタキシャル成長層は例えばサファイアなどの結晶成長に用いられた基板より分離されたものである。【選択図】図１
2007142144.tif 000002
【特許請求の範囲】
【請求項１】
導電性材料の上方に半導体層がこの順に形成され、ソース及びドレイン及びゲート電極が第一の半導体層に接し、かつ前記導電性材料と前記半導体層の間に位置する形で形成され、さらに前記半導体層に貫通孔が形成され、前記貫通孔を介して、前記電極のいずれかが前記半導体層において前記電極の形成されていない側の表面に形成された配線金属と電気的に接続され、前記導電性材料と前記電極のいずれかが電気的に接続されていることを特徴とする電界効果トランジスタ集積回路。
【請求項２】
前記導電性材料と前記配線金属がマイクロストリップ線路を形成することを特徴とする、請求項１記載の電界効果トランジスタ集積回路。
【請求項３】
前記配線金属の上方に前記導電性材料よりも放熱に優れた基板が形成されていることを特徴とする、請求項１及び２記載の電界効果トランジスタ集積回路。
【請求項４】
前記放熱に優れた基板がSiCあるいはAlNにより構成されていることを特徴とする、請求項３記載の電界効果トランジスタ集積回路。
【請求項５】
前記導電性材料の少なくとも一部が金属厚膜で構成されていることを特徴とする、請求項１及び２記載の電界効果トランジスタ集積回路。
【請求項６】
前記金属厚膜はAuあるいはAgあるいはCuのメッキ層により構成されていることを特徴とする、請求項５記載の電界効果トランジスタ集積回路。
【請求項７】
前記導電性材料の少なくとも一部が導電性半導体基板で構成されていることを特徴とする、請求項１及び２記載の電界効果トランジスタ集積回路。
【請求項８】
前記半導体層と前記導電性半導体基板の間に位置する形でAuSnを含む電極が形成されていることを特徴とする、請求項７記載の電界効果トランジスタ集積回路。
【請求項９】
前記半導体層と前記導電性材料の間、あるいは前記半導体層と配線金属の間に位置する形で比誘電率が3.9未満である絶縁膜が形成され、前記絶縁膜に形成された開口部を介して、前記電極のいずれかと前記導電性材料あるいは配線金属が電気的に接続されていることを特徴とする、請求項１及び２記載の電界効果トランジスタ集積回路。
【請求項１０】
前記絶縁膜がベンゾシクロブテンにより構成されていることを特徴とする、請求項９記載の電界効果トランジスタ集積回路。
【請求項１１】
前記半導体層において前記電極が形成されている表面の一部に高抵抗化領域が形成されており、前記貫通孔の少なくとも一つが前記高抵抗化領域を貫通する形で形成されていることを特徴とする、請求項１及び２に記載の電界効果トランジスタ集積回路。
【請求項１２】
前記半導体層が窒素を含む化合物半導体により構成されていることを特徴とする、請求項１〜１１のいずれか１項に記載の電界効果トランジスタ集積回路。
【請求項１３】
前記半導体層がAlGaNとGaNのヘテロ接合を含むことを特徴とする、請求項１２記載の電界効果トランジスタ集積回路。
【請求項１４】
基板板上にチャネル領域を有する半導体層を形成する工程と、
前記半導体層を貫通し基板表面へ達する貫通孔を形成する工程と、
前記半導体層表面にソース及びドレイン及びゲート電極を形成する工程と、
前記電極のいずれかと電気的に接続される導電性材料を形成する工程と、前記基板を半導体層より分離する工程と、
前記貫通孔を介して前記電極と電気的に接続される配線金属を形成する工程を含むことを特徴とする電界効果トランジスタ集積回路の製造方法。
【請求項１５】
前記導電性材料よりも放熱に優れた基板上に第二の配線金属を形成し前記配線金属と接着させる工程を含むことを特徴とする、請求項１４記載の電界効果トランジスタ集積回路の製造方法。
【請求項１６】
前記配線金属を保持材料に接着させる工程と、前記導電性材料に半導体基板を接着させる工程と、前記保持材料を前記配線金属より分離させる工程を含むことを特徴とする、請求項１４記載の電界効果トランジスタ集積回路の製造方法。
【請求項１７】
前記基板を前記半導体層より分離する工程において、前記基板裏面より光を照射し、照射した光が前記基板では吸収されず半導体層の一部にて吸収され、前記半導体層の内部に前記半導体層が分解してなる層を形成することで分離を行うことを特徴とする、請求項１４記載の電界効果トランジスタ集積回路の製造方法。
【請求項１８】
前記基板裏面より照射する光の光源が、パルス状に発振するレーザであることを特徴とする、請求項１７記載の電界効果トランジスタ集積回路の製造方法。
【請求項１９】
前記半導体層が窒素を含む化合物半導体により構成される形で形成されることを特徴とする、請求項１４〜１８のいずれか１項に記載の電界効果トランジスタ集積回路の製造方法。
【請求項２０】
前記基板が、サファイアあるいはSiにより構成されていることを特徴とする、請求項１９記載の電界効果トランジスタ集積回路の製造方法。
【請求項２１】
前記半導体基板がSiにより構成されていることを特徴とする、請求項１９記載の電界効果トランジスタ集積回路の製造方法。
【請求項２２】
前記保持材料が高分子材料フィルムにより構成されていることを特徴とする、請求項１９記載の電界効果トランジスタ集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば携帯電話の送受信回路、準ミリ波帯レーダシステム等で用いられる高周波トランジスタに適用できる窒化物半導体を用いた電界効果トランジスタ集積回路及びその製造方法に関する。
【背景技術】
【０００２】
GaNに代表される窒化物化合物半導体は禁制帯幅が大きいワイドキャップ半導体であり、GaAsなどの化合物半導体あるいはSi半導体などに比べて絶縁破壊電界が大きく、さらに電子の飽和ドリフト速度が大きいという特長を有しているため高周波高出力トランジスタ用に注目され研究開発が活発に行われている。ゲート長を0.18μｍに短縮し、さらにゲート電極周辺でリセス構造を設けることでソース・ドレイン電極間での寄生抵抗を低減した結果、最大発振周波数fmaxも140GHzにまで向上している（非特許文献１を参照。）。さらに最近では、ゲート長を60nmとし電界効果トランジスタのfmaxとして173GHzが実現できたという報告もある（非特許文献２を参照。）。このような優れた高周波特性を用いれば20GHz以上の準ミリ波帯用トランジスタ及び集積回路としての応用が十分可能である。  この周波数帯では、UWB(Ultra Wide Band)無線通信を用いた通信アプリケーションが可能であり、例えば近距離用のレーダシステムなどへの展開が期待される。
【０００３】
以上の通り、高周波トランジスタ用として有望である窒化物半導体を準ミリ波帯以上の周波数帯へ適用する上では、受動素子部分も含めた集積回路化が必要不可欠である。このような高周波数帯ではインダクタやキャパシタといった受動部品としてではなく、例えば基板裏面にグランドとしての全面金属と表面側に配線金属を形成した、いわゆるマイクロストリップ線路や、グランドを上記配線金属の両側方に形成したコプレーナ線路などを受動素子として集積化するのが一般的である。マイクロストリップ線路はグランドを裏面側に形成するためより小チップ面積化が可能であるが、基板を貫通させる孔を介して表面側と裏面側の金属配線を接続するという特別なプロセス技術の確立が必要となる。一般に窒化物半導体の結晶成長に広く用いらているサファイア基板を使用した場合、サファイア基板はドライエッチングでの加工が困難であり、上記の貫通孔いわゆるビアホールを形成することが不可能であるため、コプレーナ線路を用いて受動素子が作製され、準ミリ波帯用の集積回路が実現されている。前述の140GHzのfmaxを有するリセス構造電界効果トランジスタとコプレーナ線路を集積化した2段増幅器が作製され、21.6GHzにて13dBの高利得と広帯域動作及び優れた歪特性が確認されている（非特許文献３を参照。）。
【非特許文献１】T.Murata et al., IEEE Trans. Electron Devices, 52 (2005) 1042.
【非特許文献２】M.Higashiwaki et al., Jpn. J.Appl. Phys., 44 (2005) L475.
【非特許文献３】M.Nishijima et al., 2005 IEEE MTT-S IMS Digest, Session TU4B.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のGaN系電界効果トランジスタ集積回路ではコプレーナ線路を用いており、グランドをチップ表面側にて形成ているため小チップ面積化に限界があるという課題があった。また、線路両側方のグランドを同電位にするために、さらにエアブリッジ構造などの配線を施す必要があるため、製造プロセスがかえって複雑になるという課題もあった。また、サファイア基板を用いているため放熱に限界があり、高出力動作時の特性向上に限界があるということも課題であった。
【０００５】
本発明は前述の技術的課題に鑑み、結晶成長に用いた基板を窒化物半導体層より分離し、さらに金属厚膜を形成する、あるいは異種基板に転写することで放熱を向上させると共に、結晶成長に用いた基板に貫通孔を形成することなくマイクロストリップ線路を形成し、より簡便に小さなチップ面積のGaN系電界効果トランジスタ及び集積回路及びこれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記の課題を解決するために、本発明の電界効果トランジスタ集積回路及びその製造方法は以下に述べる構成となっている。
【０００７】
即ち、電界効果トランジスタを構成するエピタキシャル成長層に貫通孔が形成され、このエピタキシャル成長層の上下にグランドとなる導電性材料と配線金属がそれぞれ形成され、この導電性材料あるいは配線金属が、前記貫通孔を介して電界効果トランジスタの電極と電気的に接続されている。この配線金属と導電性材料がマイクロストリップ線路を形成するように配線金属がレイアウトされ、これを受動素子とし電界効果トランジスタの一つあるいは複数個と組み合わせた集積回路を形成する。前記エピタキシャル成長層は結晶成長に用いられた基板より分離されたものである。従って、エピタキシャル成長に用いた基板に貫通孔を開けることなくエピタキシャル成長層に貫通孔を開ける工程のみでマイクロストリップ線路を実現でき、より簡便に小さなチップ面積にて高周波集積回路を形成できる。また、エピタキシャル成長に用いた基板を分離し放熱に優れた基板に転写することで放熱に優れた電界効果トランジスタを実現することが可能となる。
【０００８】
具体的には、請求項１記載の電界効果トランジスタ集積回路では、導電性材料の上方に半導体層がこの順に形成され、ソース及びドレイン及びゲート電極が第一の半導体層に接し、かつ前記導電性材料と前記半導体層の間に位置する形で形成され、さらに前記半導体層に貫通孔が形成され、前記貫通孔を介して、前記電極のいずれかが前記半導体層において前記電極の形成されていない側の表面に形成された配線金属と電気的に接続され、前記導電性材料と前記電極のいずれかが電気的に接続される構成となっている。
【０００９】
このような構成とすることにより、貫通孔を介して電極を裏面に形成できるので、より小さなチップ面積にて電界効果トランジスタあるいはその集積回路を形成することが可能となる。
【００１０】
請求項２記載の電界効果トランジスタ集積回路では、請求項１記載の集積回路において、前記導電性材料と前記配線金属がマイクロストリップ線路を形成する構成となっている。
【００１１】
半導体層のみに貫通孔を形成する形でマイクロストリップ線路を形成でき、より簡便に小さなチップ面積にて高周波集積回路を形成することが可能となる。
【００１２】
請求項３記載の電界効果トランジスタ集積回路では、請求項１，２記載の集積回路において、前記配線金属の上方に前記導電性材料よりも放熱に優れた基板が形成される構成となっている。
【００１３】
このような構成とすることにより、放熱に優れ、高出力動作が可能な電界効果トランジスタ集積回路を実現することが可能となる。
【００１４】
請求項４記載の電界効果トランジスタ集積回路では、請求項３記載の集積回路において、前記放熱に優れた基板がSiCあるいはAlNにより構成されている。
このような構成とすることにより、より熱伝導率の大きな基板を接着することで放熱が改善され、より高出力動作が可能な電界効果トランジスタ集積回路を実現することが可能となる。
【００１５】
請求項５記載の電界効果トランジスタ集積回路では、請求項４記載の集積回路において、前記導電性材料の少なくとも一部が金属厚膜で構成されている。
【００１６】
このような構成とすることにより、異種基板を接着させることなく、より簡便に小さなチップ面積でかつ放熱に優れた電界効果トランジスタ集積回路を実現することが可能となる。
【００１７】
請求項６記載の電界効果トランジスタ集積回路では、請求項５記載の集積回路において、前記金属厚膜はAuあるいはAgあるいはCuのメッキ層により構成されている。
【００１８】
このような構成とすることにより、前記金属厚膜をメッキにより容易に形成できるので、より簡便に小さなチップ面積でかつ放熱に優れた電界効果トランジスタ集積回路を実現することが可能となる。
【００１９】
請求項７記載の電界効果トランジスタ集積回路では、請求項１，２記載の集積回路において、前記導電性材料の少なくとも一部が導電性半導体基板で構成されている。
【００２０】
このような構成とすることにより、例えばSi半導体基板を用いた場合には加工性に優れ、より安価で小さなチップ面積を有する電界効果トランジスタ集積回路を実現することが可能となる。
【００２１】
請求項８記載の電界効果トランジスタ集積回路では、請求項７記載の集積回路において、前記半導体層と前記導電性半導体基板の間に位置する形でAuSnを含む電極が形成される構成となっている。
【００２２】
このような構成とすることにより、AuSnを用いることで、より簡便にまた低温にて前記導電性半導体基板と前記半導体層を接着することが可能となる。
【００２３】
請求項９記載の電界効果トランジスタ集積回路では、請求項１，２記載の集積回路において、前記半導体層と前記導電性材料の間、あるいは前記半導体層と配線金属の間に位置する形で比誘電率が3.9未満である絶縁膜が形成され、前記絶縁膜に形成された開口部を介して、前記電極のいずれかと前記導電性材料あるいは配線金属が電気的に接続される構成となっている。
【００２４】
このような構成とすることにより、マイクロストリップ線路のグランドと配線間を低誘電率の厚膜で形成できるので、より導体損の小さなマイクロストリップ線路を集積化した電界効果トランジスタ集積回路を実現することが可能となる。
【００２５】
請求項１０記載の電界効果トランジスタ集積回路では、請求項９記載の集積回路において、前記絶縁膜がベンゾシクロブテンにより構成されている。
【００２６】
このような構成とすることにより、ベンゾシクロブテンは比誘電率が2.5と小さく、より小さな導体損を有するマイクロストリップ線路を集積化した電界効果トランジスタ集積回路を実現することが可能となる。
【００２７】
請求項１１記載の電界効果トランジスタ集積回路では、請求項１，２記載の集積回路において、前記半導体層において前記電極が形成されている表面の一部に高抵抗化領域が形成されており、前記貫通孔の少なくとも一つが前記高抵抗化領域を貫通する形で形成される構成となっている。
【００２８】
このような構成とすることにより、ゲート電極と前記導電性材料あるいは配線金属を貫通孔を介して接続できるので、よりチップ面積の小さな電界効果トランジスタ集積回路を実現することが可能となる。
【００２９】
請求項１２記載の電界効果トランジスタ集積回路では、請求項１，２，３、４，５，６，７，８，９、１０、１１記載の集積回路において、前記半導体層が窒素を含む化合物半導体により構成されている。
【００３０】
このような構成とすることにより、前記窒化物化合物半導体は飽和ドリフト速度が大きく、例えばゲート長を短くすることでより高速で動作可能な電界効果トランジスタを実現でき、また絶縁破壊電界が大きく、デバイス寸法を小さくした場合でも高耐圧で高出力動作可能な電界効果トランジスタ及びこれらの集積回路を実現することが可能となる。
【００３１】
請求項１３記載の電界効果トランジスタ集積回路では、請求項１３記載の集積回路において、前記半導体層がAlGaNとGaNのヘテロ接合を含む構成となっている。
【００３２】
このような構成とすることにより、前記へテロ接合の界面では大きなシートキャリア濃度かつ高移動度が実現でき、より寄生抵抗が小さく高速動作可能な電界効果トランジスタ集積回路を実現することが可能となる。
【００３３】
請求項１４記載の電界効果トランジスタ集積回路の製造方法では、基板上にチャネル領域を有する半導体層を形成する工程と、前記半導体層を貫通し基板表面へ達する貫通孔を形成する工程と、前記半導体層表面にソース及びドレイン及びゲート電極を形成する工程と、前記電極のいずれかと電気的に接続される導電性材料を形成する工程と、前記基板を半導体層より分離する工程と、前記貫通孔を介して前記電極と電気的に接続される配線金属を形成する工程を含む構成となっている。
【００３４】
このような構成とすることにより、結晶成長に用いた基板に貫通孔を形成することなく、半導体層のみに貫通孔を形成し、これを介して電極を裏面に形成できるので、より簡便にかつ小さなチップ面積にて電界効果トランジスタあるいはその集積回路を形成することが可能となる。
【００３５】
請求項１５記載の電界効果トランジスタ集積回路の製造方法では、請求項１４記載の製造方法において、前記導電性材料よりも放熱に優れた基板上に第二の配線金属を形成し前記配線金属と接着させる工程を含む構成となっている。
【００３６】
このような構成とすることにより、放熱に優れ、高出力動作が可能な電界効果トランジスタ集積回路を実現することが可能となる。
【００３７】
請求項１６記載の電界効果トランジスタ集積回路の製造方法では、請求項１４記載の製造方法において、前記配線金属を保持材料に接着させる工程と、前記導電性材料に半導体基板を接着させる工程と、前記保持材料を前記配線金属より分離させる工程を含む構成となっている。
【００３８】
このような構成とすることにより、前記保持材料に半導体層を接着させた後に結晶成長に用いた基板を分離し、さらに半導体層を半導体基板側へ転写し保持材料を除去することで、例えば数μm程度の薄膜半導体層を容易に任意の半導体基板へ転写することが可能となる。
【００３９】
請求項１７記載の電界効果トランジスタ集積回路の製造方法では、請求項１４記載の製造方法において、前記基板を前記半導体層より分離する工程において、前記基板裏面より光を照射し、照射した光が前記基板では吸収されず半導体層の一部にて吸収され、前記半導体層の内部に前記半導体層が分解してなる層を形成することで分離を行う構成となっている。
【００４０】
このような構成とすることにより、結晶成長に用いた基板と半導体層を大面積でかつ再現性良く分離することが可能となる。
【００４１】
請求項１８記載の電界効果トランジスタ集積回路の製造方法では、請求項１７記載の製造方法において、前記基板裏面より照射する光の光源が、パルス状に発振するレーザである構成となっている。
【００４２】
このような構成とすることにより、照射する光の出力パワーを著しく増加させることができ半導体層の分離が容易になる。
【００４３】
請求項１９記載の電界効果トランジスタ集積回路の製造方法では、請求項１４、１５、１６、１７、１８記載の製造方法において、前記半導体層が窒素を含む化合物半導体により構成されている。
【００４４】
このような構成とすることにより、前記窒化物化合物半導体は飽和ドリフト速度が大きく、例えばゲート長を短くすることでより高速で動作可能な電界効果トランジスタを実現でき、また絶縁破壊電界が大きく、デバイス寸法を小さくした場合でも高耐圧で高出力動作可能な電界効果トランジスタ及びこれらの集積回路を実現することが可能となる。
【００４５】
請求項２０記載の電界効果トランジスタ集積回路の製造方法では、請求項１９記載の製造方法において、前記基板が、サファイアあるいはSiにより構成されている。
【００４６】
このような構成とすることにより、前記基板上では結晶性に優れたAlGaN/GaNへテロ接合がエピタキシャル成長できるので、より高速動作でかつ高出力動作可能なGaN系電界効果トランジスタ集積回路を実現することが可能となる。
【００４７】
請求項２１記載の電界効果トランジスタ集積回路の製造方法では、請求項１９記載の製造方法において、前記半導体基板がSiにより構成されている。
【００４８】
このような構成とすることにより、前記半導体層をSi基板へ転写することで、より低コストの半導体基板へ転写でき、より低コストで小さなチップ面積を有する電界効果トランジスタ集積回路を実現することが可能となる。
【００４９】
請求項２２記載の電界効果トランジスタ集積回路の製造方法では、請求項１９記載の製造方法において、前記保持材料が高分子材料フィルムにより構成されている。
このような構成とすることにより、高分子材料フィルムは可塑性に富み、半導体層あるいは結晶成長に用いた基板の反りの影響を受けずに大面積ウエハにて均一に接着させることが可能となる。
【発明の効果】
【００５０】
本発明の電界効果トランジスタ集積回路及びその製造方法によれば、結晶成長に用いた基板に貫通孔を形成することなく、マイクロストリップ線路を容易に形成さきるので、より小さなチップ面積で電界効果トランジスタ集積回路を実現することが可能となる。さらに、前記マイクロストリップ線路を構成する配線金属と導電性材料の間に低誘電率膜を挿入することで、より導体損失の小さなマイクロストリップ線路を実現できる。また、電界効果トランジスタ集積回路を放熱に優れた基板に接着させ、放熱に優れた集積回路を実現できる。
【発明を実施するための最良の形態】
【００５１】
以下、本発明の一実施例について図面を参照しながら説明する。
【００５２】
図１は、本発明の第1の実施例における電界効果トランジスタ集積回路の断面図である。同図において、101はソース電極用Auメッキ、102はBCB(ベンゾシクロブテン)膜、103はSiN膜、104は高抵抗化領域、105はn型AlGaN層、106はアンドープGaN層、107はTi/Alソース電極、108はTi/Alドレイン電極、109はPdSiゲート電極、110はドレイン電極用Auメッキ配線、111はゲート電極用Auメッキ配線である。
【００５３】
図１は第1の実施例における、エピタキシャル成長に用いた基板を分離除去し形成する窒化物半導体を用いた電界効果トランジスタの構造を示している。ここでは例えば厚さ10μm以上のAuメッキ上にBCB膜、SiNパッシベーション膜、電界効果トランジスタを構成する電極、n型AlGaN層、アンドープGaN層、表面側の配線金属がこの順に形成されており、前記n型AlGaN層の一部の表面が例えば選択酸化やイオン注入により高抵抗化されている。さらに、前記BCB膜とSiN膜にソース電極下方にて貫通穴が形成され、前記Auメッキ層と前記ソース電極が電気的に接続されている。前記アンドープGaN及びｎ型AlGaN層にドレイン電極及びゲート電極のパッド部分上方にて貫通穴が形成され、その上方にそれぞれドレイン、ゲート電極用Auメッキ配線が形成されている。ここでは前記ｎ型AlGaN層あるいは前記高抵抗化領域上に配線金属を形成し、前記ソース電極用Auメッキとの間にマイクロストリップ線路を形成し、これを前記電界効果トランジスタの一つあるいは複数個と組み合わせてミリ波集積回路を形成する形でも良い。また、トランジスタの高周波特性向上のため、ゲート電極周辺をリセス構造とし、ゲートの両側方に低抵抗のAlGaN/GaN周期構造やInAlGaN4元混晶層などのいわゆるキャップ層が形成されていても良い。本実施例においては、エピタキシャル成長に用いた基板は分離除去され、前記BCB膜を挟んでエピタキシャル成長層にAuメッキ層が形成され放熱に優れた電界効果トランジスタを実現できる。またBCB膜を厚膜化することでBCB膜は比誘電率が2.5程度と小さく寄生容量を低減できるので、高周波特性に優れた電界効果トランジスタを実現することが可能となる。また、エピタキシャル成長に用いた基板に貫通孔を開けることなくエピタキシャル成長層のみに貫通孔を開ける工程のみでマイクロストリップ線路を実現でき、より簡便に小さなチップ面積で高周波集積回路を形成できる。BCBは前述の通り低誘電率であるため、マイクロストリップ線路の線路幅を太くでき、より導体損失の小さなマイクロストリップ線路を実現できる。
【００５４】
図１に示す電界効果トランジスタ集積回路を作製するためには、例えば図２に示す製造方法が考えられる。図２は、本発明の第1の実施例における電界効果トランジスタ集積回路の製造方法を示す構成図である。同図において、201はサファイア基板、202はアンドープGaN層、203はｎ型AlGaN層、204は高抵抗化領域、205はTi/Alソース電極、206はTi/Alドレイン電極、207はPdSiゲート電極、208はSiN膜、209はBCB膜、210はソース配線Auメッキ、211は高分子保持材フィルム、212はドレインAuメッキ配線、213はゲートAuメッキ配線である。ここでは、例えばサファイア基板上に有機金属気相成長法(Metal Organic Chemical Vapor Deposition: MOCVD)により、アンドープGaN層、ｎ型AlGaN層をこの順に形成した後に、図２(ｂ)に示す通り高抵抗化領域を形成する。前記ｎ型AlGaN層のAl組成は26%であり、Siが層全体あるいはその一部分にドーピングされている。典型的なキャリア濃度は4x1013cm-3である。ここでは例えばサファイア(0001)面上に結晶成長した場合にはGaN(0001)面上では分極による内部電界の影響によりアンドープでも1x1013cm-3程度のシートキャリアがヘテロ界面に生じるのでドーピングは必ずしも必要ではない。またサファイア(1-102)面いわゆるR面上ではGaN(11-20)面が形成され、この面上では分極電界及びこの分極によるシートキャリアが生じないため、例えばノーマリオフ型の電界効果トランジスタを容易に形成することが可能である。前記高抵抗化領域は例えば選択酸化やＢなどのイオンを選択的に高濃度注入することにより形成する。さらにゲート電極あるいはドレイン電極が形成される部分の一部に例えばICP(Inductive Coupled Plasma)エッチングなどのドライエッチングによりエピタキシャル成長層を完全に除去する貫通孔を形成する。エッチングはサファイア表面にて停止され、例えば2〜３μm程度の深さとなる。さらにTi/Alソース及びドレイン電極とPdSiゲート電極を、例えば電子ビーム蒸着とリフトオフ法により形成する。前記貫通孔は前記Ti/AiあるいはPdSiで埋められる、あるいは前記電極形成とは別に真空蒸着によりAuなどの電極により埋められる構成となっている。前記ゲート電極の貫通孔は高抵抗化領域表面に形成されたパッド部分にて形成される。続いて、例えば500nmのSiN膜を例えばプラズマCVD(Chemical Vapor Deposition)法により形成し、その上にBCB膜を例えば３μmの厚さとなるよう塗布法により形成する。さらにソース電極上にて前記SiN膜とBCB膜に開口部を形成し、この開口部を埋める形でAuメッキにてソース配線を形成する。前記ソース配線はBCB膜全体を覆う形で形成される。このAuメッキ配線に厚さ約100μmの高分子フィルム保持材を接着する。高分子フィルムは例えば、ポリエステルからなり加熱することにより発泡し接着力がなくなる接着層を介してAuメッキ配線に接続されている。続いて、サファイア基板裏面から、KrFエキシマレーザ(波長248nm)をウエハ面内にてスキャンする形で照射する。照射されたレーザ光はサファイア基板で吸収されず、GaNでのみ吸収されるので、局所的な発熱によりサファイア基板との界面付近にてGaNの結合が分解する。これによりサファイア基板が分離し、GaN系トランジスタ構造を得ることができる。使用する光源としてはYAGレーザの第三高調波(波長355nm)、あるいは水銀灯輝線(波長365nm)を使用しても良い。また、基板を分離する方法としては、研磨による基板除去を行ってもよい。最後に、前記保持材を例えば150℃に加熱し分離する。前述の通り、サファイア基板より分離したGaN系トランジスタ構造にはドレイン及び、ゲート電極部分に貫通孔が形成されており、この貫通孔を介して表面のアンドープGaN層側にドレイン及びゲート配線をAuメッキにて形成する。この配線金属とソース配線はマイクロストリップライン線路を形成する形でも良い。本実施例においては、放熱および高周波特性に優れた電界効果トランジスタをより小さなチップ面積にて実現できる。
【００５５】
図３は、本発明の第２の実施例における電界効果トランジスタ集積回路の断面図である。同図において、301は半絶縁性SiC基板、302はAu/AuSn/Au電極、303はSiN膜、304はn型AlGaN層、305はアンドープGaN層、306はAlNバッファ層、307はTi/Alソース電極、308はTi/Alドレイン電極、309はPdSiゲート電極、310は高抵抗化領域、311はソース電極用Auメッキ配線、312はドレイン電極用Auメッキ配線、313はゲート電極用Auメッキ配線である。
【００５６】
図１は第２の実施例における、エピタキシャル成長に用いた基板を分離除去し形成する窒化物半導体を用いた電界効果トランジスタの構造を示している。ここでは例えば厚さ150μm以上の半絶縁性SiC基板の上にAu/AuSn/Au電極が形成されており、この電極はAuメッキにより構成されるドレイン及びゲート電極の配線金属と接続されている。これらの配線金属より上方にSiNパッシベーション膜、電界効果トランジスタを構成する電極、n型AlGaN層、アンドープGaN層、AlNバッファ層、BCB膜、表面側のソース配線金属がこの順に形成されており、前記n型AlGaN層の一部の表面が例えば選択酸化やイオン注入により高抵抗化されている。さらに、前記SiN膜にドレイン及びゲート電極下方にて貫通穴が形成され、前記Au/AuSn/Au電極と前記ソース及びドレイン電極が電気的に接続されている。前記AlNバッファ層、アンドープGaN及びｎ型AlGaN層にソース電極の上方にて貫通穴が形成され、その上方にソース電極用Auメッキ配線が形成されている。Au/AuSn/Au電極をチップの外部へ引き出し電界効果トランジスタを形成する。電極を引き出す形態としては上方の電界効果トランジスタの面積を下方の半絶縁性SiC基板の面積を小さくして引き出し部分を設ける、あるいは半絶縁性SiC基板にも貫通孔を設けてSiC基板の裏面側にも電極パターンを形成することが考えられる。ここでは前記ｎ型AlGaN層あるいは前記高抵抗化領域上に配線金属を形成し、前記ソース電極用Auメッキとの間にマイクロストリップ線路を形成し、これを前記電界効果トランジスタの一つあるいは複数個と組み合わせてミリ波集積回路を形成する形でも良い。本実施例においては、BCB膜を厚膜化することで寄生容量を低減できるので、高周波特性に優れた電界効果トランジスタを実現することが可能となる。また、エピタキシャル成長に用いた基板に貫通孔を開けることなくエピタキシャル成長層のみに貫通孔を開ける工程のみでマイクロストリップ線路を実現でき、より間便に小さなチップ面積で高周波集積回路を形成できる。BCBは前述の通り低誘電率であるため、より導体損失の小さなマイクロストリップ線路を実現できる。
【００５７】
図３に示す電界効果トランジスタ集積回路を作製するためには、例えば図４に示す製造方法が考えられる。図４は、本発明の第２の実施例における電界効果トランジスタ集積回路の製造方法を示す構成図である。同図において、401はSi(111)基板、402はAlNバッファ層、403はアンドープGaN層、404はｎ型AlGaN層、405は高抵抗化領域、406はTi/Alソース電極、407はTi/Alドレイン電極、408はPdSiゲート電極、409はドレインAuメッキ配線、410はゲートAuメッキ配線、411はSiN膜、412は半絶縁性SiC基板、413はAu/AuSn/Au電極、414はBCB膜、415はソース配線Auメッキである。ここでは、例えばSi(111)基板上にMOCVDにより、AlNバッファ層、アンドープGaN層、ｎ型AlGaN層をこの順に形成した後に、図４(ｂ)に示す通り高抵抗化領域及びTi/Alソース・ドレイン電極とPdSiゲート電極を形成する。電極形成後、SiNパッシベーション膜を例えば300nm程度プラズマCVD法により形成する。高抵抗化領域上に形成されたゲートパッド電極部分とドレイン電極上で、例えば反応性イオンエッチング(Reactive Ion Etching:RIE)により開口部を形成した後にこれらの開口部を介してn型AlGaN層のドレイン及びゲート電極と接続されるAuメッキ配線を形成する(図4(c))。それとは別に半絶縁性SiC基板を準備し、表面側にAu/AuSn/Au電極パターンを形成する。前記SiC基板上に形成されたAu/AuSn/Au電極パターンとSi基板上に形成されたAuメッキ配線を加圧し加熱することで貼り合わせる。前記ウエハ貼り合わせ後、Si基板を例えばフッ化水素酸と硝酸の混合液により選択的に除去する。Si基板除去後に露出したAlNバッファ層上にBCB膜を形成する。ソース電極の上部にてBCB膜とAlNバッファ層、アンドープGaN層、n型AlGaN層に貫通孔を形成する。前記貫通孔の形成はICP(Inductive Coupled Plasma)エッチングなどのドライエッチングを用い行う。この貫通孔を埋める形で前記BCB膜上部にソース配線Auメッキを形成する。n型AlGaN層上の電極金属ととソース配線メッキによりマイクロストリップライン線路を形成する形でも良い。本実施例においては、SiC基板を介して放熱に優れ、また低誘電率であるBCB膜の使用により高周波特性に優れた電界効果トランジスタ及び低導体損失のマイクロストリップ線路を実現できる。また、より小さなチップ面積にて高周波集積回路を実現できる。
【００５８】
図５は、本発明の第３の実施例における電界効果トランジスタ集積回路の断面図である。同図において、501はSi(100)基板、502はアンドープGaN層、503はｎ型AlGaN層、504はTi/Alソース電極、505はTi/Alドレイン電極、506はPdSiゲート電極、507は高抵抗化領域、508はSiN膜、509はソース電極用Auメッキ配線、510はAu/AuSn/Au電極、511はドレイン電極用Auメッキ配線、512はゲート電極用Auメッキ配線である。
【００５９】
図５は第３の実施例における、エピタキシャル成長に用いた基板を分離除去し形成する窒化物半導体を用いた電界効果トランジスタの構造を示している。ここでは例えば厚さ150μm以上のSi(100)基板の上にAu/AuSn/Au電極、ソース電極用Auメッキ配線、アンドープGaN層、n型AlGaN層がこの順に形成されており、n型AlGaN層とアンドープGaN層の一部に高抵抗化領域が、n型AlGaN層表面にソース・ドレイン及びゲート電極が形成されている。前記ソース電極とソース電極用Auメッキ配線はアンドープGaN層及びn型AlGaN層内に形成された貫通孔を介して接続されている。ｎ型AlGaN層に接する形で形成された電極及びｎ型AlGaN層の上部にSiN膜が形成され、前記SiN膜にドレイン電極及びゲートパッド電極上部にて開口部が形成されている。この開口部を介して、SIN表面にドレイン電極用Auメッキ配線とゲート電極用Auメッキ配線が形成されている。これらの配線金属は前記ソース電極用Auメッキとの間にマイクロストリップ線路を形成し、これを前記電界効果トランジスタの一つあるいは複数個と組み合わせてミリ波集積回路を形成する形でも良い。本実施例においては、サファイア基板を分離しSi基板上に転写することで放熱に優れた電界効果トランジスタを実現することが可能となる。また、エピタキシャル成長に用いた基板に貫通孔を開けることなくエピタキシャル成長層のみに貫通孔を開ける工程のみでマイクロストリップ線路を実現でき、より間便に小さなチップ面積で高周波集積回路を形成できる。
【００６０】
図５に示す電界効果トランジスタ集積回路を作製するためには、例えば図６に示す製造方法が考えられる。図６は、本発明の第３の実施例における電界効果トランジスタ集積回路の製造方法を示す構成図である。同図において、601はサファイア基板、602はアンドープGaN層、603はｎ型AlGaN層、604は高抵抗化領域、605はTi/Alソース電極、606はTi/Alドレイン電極、607はPdSiゲート電極、608はドレインAuメッキ配線、609はゲートAuメッキ配線、610はSiN膜、611は高分子保持材フィルム、612はSi(100)基板、613はソースAuメッキ配線、614はAu/AuSn/Au電極である。ここでは、例えばサファイア基板上にMOCVDにより、アンドープGaN層、ｎ型AlGaN層をこの順に形成した後に、図6(ｂ)に示す通り高抵抗化領域高抵抗化領域及びTi/Alソース・ドレイン電極とPdSiゲート電極を形成する。電極形成後、SiNパッシベーション膜を例えば300nm程度プラズマCVD法により形成する。高抵抗化領域上に形成されたゲートパッド電極部分とドレイン電極上で、例えばRIEにより開口部を形成した後にこれらの開口部を介してn型AlGaN層のドレイン及びゲート電極と接続されるAuメッキ配線を形成する(図6(c))。このAuメッキ配線に厚さ約100μmの高分子フィルム保持材を接着する。高分子フィルムは第１の実施例と同様、加熱することにより発泡し接着力がなくなる接着層を介してAuメッキ配線に接続されている。続いて、サファイア基板裏面から、KrFエキシマレーザ(波長248nm)をウエハ面内にてスキャンする形で照射し、界面付近のGaNを分解することでサファイア基板を分離する。サファイア基板を分離後、露出したアンドープGaN表面よりソース電極部分にて貫通孔を例えばICPドライエッチングにより形成し。この貫通孔を埋める形で、前記アンドープGaN層表面にソースAuメッキ配線を形成する。それとは別にSi(100)基板を準備し、表面側にAu/AuSn/Au電極を形成する。前記Si基板上に形成されたAu/AuSn/Au電極とSi基板上に形成されたAuメッキ配線を加圧し加熱することで貼り合わせる。前記ウエハ貼り合わせ後、Si基板を例えばフッ化水素酸と硝酸の混合液により選択的に除去する。さらに、前記高分子保持材フィルムを例えば150℃に加熱し分離する。前述の通り、サファイア基板より分離したGaN系トランジスタ構造のソース電極部分に貫通孔が形成されており、この貫通孔を介してソース電極がSi基板に接続されている。SiNパッシベーション膜と前記ソースAuメッキ配線にてマイクロストリップ線路を形成する形でも良い。本実施例においては、放熱および高周波特性に優れた電界効果トランジスタをより小さなチップ面積にて実現できる。
【００６１】
前記の図１〜６に示す実施例で用いたGaNの結晶成長に用いるSi基板及びサファイア基板はいかなる面方位でも良く、また例えば(0001)面や(111)面等の代表面からオフアングルのついた面方位であっても良い。とくに(11-20)面や(1-100)面などの無極性面上では分極の影響を受けずにノーマりオフ特性を示すトランジスタを容易に構成できパワースイッチング素子として有利である。結晶成長に用いる基板はSiCあるいはZnOあるいはSiあるいはGaAsあるいはGaPあるいはInPあるいはLiGaO2あるいはLiAlO2あるいはこれらの混晶などであっても良い。バッファ層は例えばSi上ではAlN層のみならず、バッファ層上に良好なGaN結晶が形成できる限りは例えばGaN/AlNの周期構造を含む形、あるいはGaNあるいはいかなる組成比の窒化物半導体層であって良い。ここで示した電界効果トランジスタのエピタキシャル成長層は所望のトランジスタ特性が実現できる限りはいかなる組成比、あるいはいかなる多層構造を含んでも良く、その結晶成長方法はMOCVDでなく、例えば、分子線エピタキシー(Molecular Beam Epitaxy:MBE)あるいはハイドライド気相成長法(Hydride Vapor Phase Epitaxy:HVPE)による層を含む形でも良い。前記電界効果トランジスタのエピタキシャル成長層はAs,PなどのV族元素あるいはBなどのIII族元素を構成元素として含んでいても良い。
【産業上の利用可能性】
【００６２】
本発明に係る電界効果トランジスタ集積回路は、車載レーダや携帯電話の基地局等で用いられる高周波トランジスタあるいはこれらの集積回路として有用である。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施例における電界効果トランジスタを示す断面図である。
【図２】本発明の第１の実施例における電界効果トランジスタの製造方法を示す構成図である。
【図３】本発明の第２の実施例における電界効果トランジスタを示す断面図である。
【図４】本発明の第２の実施例における電界効果トランジスタの製造方法を示す構成図である。
【図５】本発明の第３の実施例における電界効果トランジスタを示す断面図である。
【図６】本発明の第３の実施例における電界効果トランジスタの製造方法を示す構成図である。
【符号の説明】
【００６４】
101  ソース電極用Auメッキ
102  BCB(ベンゾシクロブテン)膜
103  SiN膜
104  高抵抗化領域
105  n型AlGaN層
106  アンドープGaN層
107  Ti/Alソース電極
108  Ti/Alドレイン電極
109  PdSiゲート電極
110  ドレイン電極用Auメッキ配線
111  ゲート電極用Auメッキ配線
201  サファイア基板
202  アンドープGaN層
203  ｎ型AlGaN層
204  高抵抗化領域
205  Ti/Alソース電極
206  Ti/Alドレイン電極
207  PdSiゲート電極
208  SiN膜
209  BCB膜
210  ソース配線Auメッキ
211  高分子保持材フィルム
212  ドレインAuメッキ配線
213  ゲートAuメッキ配線
301  半絶縁性SiC基板
302  Au/AuSn/Au電極
303  SiN膜
304  n型AlGaN層
305  アンドープGaN層
306  AlNバッファ層
307  Ti/Alソース電極
308  Ti/Alドレイン電極
309  PdSiゲート電極
310  高抵抗化領域
311  ソース電極用Auメッキ配線
312  ドレイン電極用Auメッキ配線
313  ゲート電極用Auメッキ配線
401  Si(111)基板
402  AlNバッファ層
403  アンドープGaN層
404  ｎ型AlGaN層
405  高抵抗化領域
406  Ti/Alソース電極
407  Ti/Alドレイン電極
408  PdSiゲート電極
409  ドレインAuメッキ配線
410  ゲートAuメッキ配線
411  SiN膜
412  半絶縁性SiC基板
413  Au/AuSn/Au電極
414  BCB膜
415  ソース配線Auメッキ
501  Si(100)基板
502  アンドープGaN層
503  ｎ型AlGaN層
504  Ti/Alソース電極
505  Ti/Alドレイン電極
506  PdSiゲート電極
507  高抵抗化領域
508  SiN膜
509  ソース電極用Auメッキ配線
510  Au/AuSn/Au電極
511  ドレイン電極用Auメッキ配線
512  ゲート電極用Auメッキ配線
601  サファイア基板
602  アンドープGaN層
603  ｎ型AlGaN層
604  高抵抗化領域
605  Ti/Alソース電極
606  Ti/Alドレイン電極
607  PdSiゲート電極
608  ドレインAuメッキ配線
609  ゲートAuメッキ配線
610  SiN膜
611  高分子保持材フィルム
612  Si(100)基板
613  ソースAuメッキ配線
614  Au/AuSn/Au電極
【図１】
2007142144.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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