(57)【要約】【課題】半導体基板の大きさ（面積）を小さく製造することができる半導体基板の製造方法及び半導体装置の製造方法、半導体装置を提供する。【解決手段】半導体基板４１の製造方法は、まず、第１素子分離層１２とＳＯＩ素子形成領域１３との境界上に第１支持体穴２１及び第２支持体穴２２を形成する。次に、支持体穴２１，２２の中及びシリコン層１６上を覆うように支持体形成層２７を形成したあと、支持体２６を形成する。第１支持体穴２１及び第２支持体穴２２を境界上に形成することにより、ＳＯＩ素子形成領域１３の中に占める支持体穴２１，２２の面積を小さくすることが可能となる。【選択図】図３
2007201003.tif 000002
【特許請求の範囲】
【請求項１】
半導体基材上に素子領域と他の領域とを分離する第１素子分離層を形成する工程と、
前記半導体基材上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングの選択比が小さい第２半導体層を前記第１半導体層の上に形成する工程と、
前記第２半導体層および前記第１半導体層のうち支持体穴の領域に相当する部分を除去して前記支持体穴を形成する工程と、
前記支持体穴及び前記第２半導体層が覆われるようにして前記半導体基材上に支持体形成層を形成する工程と、
前記支持体穴と前記素子領域とを含む領域を残して、その他の部分をエッチングすることにより、支持体および前記支持体の下方に位置する前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、
前記露出面を介して前記第１半導体層をエッチングすることにより、前記素子領域の前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に埋め込み絶縁層を形成する工程と、
前記第２半導体層の上方を平坦化処理し、前記第２半導体層上に位置する前記支持体の一部を取り除く工程と、を含み、
前記支持体穴を形成する工程は、前記素子領域と前記第１素子分離層との境界上に第１の支持体穴を形成することを特徴とする半導体基板の製造方法。
【請求項２】
半導体基材上に素子領域と他の領域とを分離する第１素子分離層を形成するとともに、前記素子領域の中にストッパー層として用いられる第２素子分離層を形成する工程と、
前記半導体基材上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングの選択比が小さい第２半導体層を前記第１半導体層の上に形成する工程と、
前記第２半導体層および前記第１半導体層のうち支持体穴の領域に相当する部分を除去して前記支持体穴を形成する工程と、
前記支持体穴を埋め、かつ前記第２半導体層が覆われるようにして前記半導体基材上に支持体形成層を形成する工程と、
前記支持体穴と前記素子領域とを含む領域を残して、その他の部分をエッチングすることにより、支持体および前記支持体の下方に位置する前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、
前記露出面を介して前記第１半導体層をエッチングすることにより、前記素子領域の前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に埋め込み絶縁層を形成する工程と、
前記第２半導体層の上方を少なくとも前記第２素子分離層を用いて平坦化処理し、前記第２半導体層上に位置する前記支持体の一部を取り除く工程と、を含み、
前記支持体穴を形成する工程は、前記素子領域と前記第１素子分離層との境界上に第１の支持体穴を形成することを特徴とする半導体基板の製造方法。
【請求項３】
請求項２に記載の半導体基板の製造方法であって、
前記支持体穴を形成する工程は、前記第２素子分離層を含む領域に第２の支持体穴を形成することを特徴とする半導体基板の製造方法。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体基板の製造方法であって、
前記第１半導体層は、シリコンゲルマニウム層であり、
前記第２半導体層は、シリコン層であることを特徴とする半導体基板の製造方法。
【請求項５】
請求項１に記載の半導体基板の製造方法を行ったあとに、前記第２半導体層にトランジスタを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項６】
半導体基材上に第１半導体層に代えて埋め込まれた埋め込み絶縁層が形成され、前記埋め込み絶縁層上に第２半導体層が形成され、前記第２半導体層を支持する支持体が形成されたＳＯＩ構造を有する半導体装置であって、
前記支持体をつくるための第１の支持体穴が素子領域と第１素子分離層との境界上に形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法及び半導体装置の製造方法、半導体装置に関し、特に、半導体基板にＳＯＩ（Silicon On Insulator）構造を形成する技術に関する。
【背景技術】
【０００２】
上記した半導体基板の製造方法は、例えば、非特許文献１に記載のように、ＳＢＳＩ（Separation by Bonding Si Islands）法を用いて、バルクシリコン基板上にＳＯＩ層を部分的に形成し、更にこのＳＯＩ層にＳＯＩトランジスタを形成する。バルクシリコン基板上にＳＯＩ層を部分的に形成することで、ＳＯＩトランジスタを例えば低コストで形成することが可能となっている。
【０００３】
次に、上記ＳＢＳＩ法に従って、バルクシリコン基板上にＳＯＩ構造を形成する方法を、図１１を用いて説明する。まず、バルクシリコン基板１０３上にシリコンゲルマニウム（ＳｉＧｅ）層、シリコン（Ｓｉ）層をエピタキシャル成長させ、ＳＯＩ層が形成される素子領域に支持体をつくるための支持体穴を形成する。その上から酸化膜などを成膜した後、素子形成領域の形状を得るように周辺の酸化膜、シリコン層、シリコンゲルマニウム層をドライエッチングする。そして、シリコンゲルマニウム層をフッ硝酸で選択的にエッチングすると、シリコン層１０１が支持体１０２に支持され、シリコン層１０１の下に空洞部が形成される。そして、この空洞部にＳｉＯ2などの絶縁層を埋め込むことでバルクシリコン基板１０３とシリコン層１０１との間にＢＯＸ（Buried Oxide）層１０４を形成する。その後、バルクシリコン基板１０３の表面を平坦化処理してシリコン層１０１を表面に露出させることでバルクシリコン基板１０３上にＳＯＩ構造が形成される。平坦化処理は、例えばＣＭＰ研磨（Chemical Mechanical Polishing：化学的機械研磨）によって行われる。
【０００４】
しかしながら、ＣＭＰ研磨による平坦化処理において、第１素子分離層１０５上の多結晶化したエピタキシャル膜（図示せず）をストッパー層としてエッチングを行った際に、バルクシリコン基板１０３におけるＳＯＩ構造の素子領域１０６（図１１（ａ）参照）が広いことから、残すべくシリコン層１０１が過剰にエッチングされることがある。このため、実際にＳＢＳＩ法を用いてバルクシリコン基板上にＳＯＩ構造を形成するためには、図１１に示すように、ストッパー層として機能させる第２素子分離層１０７を素子領域１０６の中に形成するなどして、シリコン層１０１が過剰にエッチングされることを抑える必要がある。
【０００５】
【非特許文献１】Ｔ．Ｓａｋａｉ ｅｔ ａｌ．，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、素子領域１０６の中に第２素子分離層１０７を形成したことにより、素子領域１０６における素子を形成することが可能な領域が狭くなることから、必要な領域になるまで素子領域１０６を広げなければならず、これにより、半導体基板１０８の大きさ（面積）が大きくなるという問題があった。加えて、１枚の基板からつくれる半導体基板１０８の数が少なくなるという問題があった。
【０００７】
本発明は、半導体基板の大きさ（面積）を小さく製造することができる半導体基板の製造方法及び半導体装置の製造方法、半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体基板の製造方法は、半導体基材上に素子領域と他の領域とを分離する第１素子分離層を形成する工程と、前記半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングの選択比が小さい第２半導体層を前記第１半導体層の上に形成する工程と、前記第２半導体層および前記第１半導体層のうち支持体穴の領域に相当する部分を除去して前記支持体穴を形成する工程と、前記支持体穴及び前記第２半導体層が覆われるようにして前記半導体基材上に支持体形成層を形成する工程と、前記支持体穴と前記素子領域とを含む領域を残して、その他の部分をエッチングすることにより、支持体および前記支持体の下方に位置する前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、前記露出面を介して前記第１半導体層をエッチングすることにより、前記素子領域の前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に埋め込み絶縁層を形成する工程と、前記第２半導体層の上方を平坦化処理し、前記第２半導体層上に位置する前記支持体の一部を取り除く工程と、を含み、前記支持体穴を形成する工程は、前記素子領域と前記第１素子分離層との境界上に第１の支持体穴を形成する。
【０００９】
この方法によれば、第１素子分離層と素子領域との境界上に第１の支持体穴を形成するので、第１の支持体穴を素子領域の中に形成する場合と比較して、素子領域の中に占める第１の支持体穴の領域（素子領域の中に入る第１の支持体穴の面積）を少なくすることができる。これにより、素子領域の面積を小さくすることが可能となり、半導体基板を小さくさせることができる。加えて、一枚の基板からつくれる半導体基板の数を増やすことができる。
【００１０】
上記目的を達成するために、本発明に係る半導体基板の製造方法は、半導体基材上に素子領域と他の領域とを分離する第１素子分離層を形成するとともに、前記素子領域の中にストッパー層として用いられる第２素子分離層を形成する工程と、前記半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングの選択比が小さい第２半導体層を前記第１半導体層の上に形成する工程と、前記第２半導体層および前記第１半導体層のうち支持体穴の領域に相当する部分を除去して前記支持体穴を形成する工程と、前記支持体穴を埋め、かつ前記第２半導体層が覆われるようにして前記半導体基材上に支持体形成層を形成する工程と、前記支持体穴と前記素子領域とを含む領域を残して、その他の部分をエッチングすることにより、支持体および前記支持体の下方に位置する前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、前記露出面を介して前記第１半導体層をエッチングすることにより、前記素子領域の前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に埋め込み絶縁層を形成する工程と、前記第２半導体層の上方を少なくとも前記第２素子分離層を用いて平坦化処理し、前記第２半導体層上に位置する前記支持体の一部を取り除く工程と、を含み、前記支持体穴を形成する工程は、前記素子領域と前記第１素子分離層との境界上に第１の支持体穴を形成する。
【００１１】
この方法によれば、第１素子分離層と素子領域との境界上に第１の支持体穴を形成するので、第１の支持体穴を素子領域の中に形成する場合と比較して、素子領域の中に占める第１の支持体穴の領域（素子領域の中に入る第１の支持体穴の面積）を少なくすることができる。これにより、素子領域の面積を小さくすることが可能となり、半導体基板を小さくさせることができる。加えて、一枚の基板からつくれる半導体基板の数を増やすことができる。更に、素子領域の中に第２素子分離層を形成することにより、平坦化処理の際、第２半導体層が過剰に除去されることを抑えることができる。
【００１２】
本発明に係る半導体基板の製造方法では、前記支持体穴を形成する工程は、前記第２素子分離層を含む領域に第２の支持体穴を形成する。
【００１３】
この方法によれば、第２素子分離層を含む領域に第２の支持体穴を形成するので、第２の支持体穴及び境界上の第１の支持体穴を基に支持体を形成させることが可能となり、この支持体によって第２半導体層を支持することができる。
【００１４】
本発明に係る半導体基板の製造方法では、前記第１半導体層は、シリコンゲルマニウム層であり、前記第２半導体層は、シリコン層である。
【００１５】
この方法によれば、シリコンがシリコンゲルマニウムよりエッチングの選択比が小さいことから、シリコン層を残してシリコンゲルマニウム層を選択的にエッチングして除去することが可能となる。これにより、シリコン層の下側に埋め込み絶縁層を埋めるべく空洞部を形成することができる。
【００１６】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板の製造方法を行ったあとに、前記第２半導体層にトランジスタを形成する工程を有する。
【００１７】
この方法によれば、トランジスタを有する半導体装置の大きさを小さく製造することが可能な半導体装置の製造方法を提供することができる。
【００１８】
上記目的を達成するために、本発明に係る半導体装置は、半導体基材上に第１半導体層に代えて埋め込まれた埋め込み絶縁層が形成され、前記埋め込み絶縁層上に第２半導体層が形成され、前記第２半導体層を支持する支持体が形成されたＳＯＩ構造を有する半導体装置であって、前記支持体をつくるための第１の支持体穴が素子領域と第１素子分離層との境界上に形成されている。
【００１９】
この構造によれば、第１素子分離層と素子領域との境界上に第１の支持体穴が形成されているので、第１の支持体穴が素子領域の中に形成された場合と比較して、素子領域の中に占める第１の支持体穴の領域（素子領域の中に入る第１の支持体穴の面積）を少なくすることができる。これにより、素子領域の面積を小さくすることが可能となり、半導体基板を小さくさせることができる。加えて、一枚の基板からつくれる半導体基板の数を増やすことができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係る半導体基板の製造方法及び半導体装置の製造方法、半導体装置の実施形態について、図面を参照しながら説明する。
【００２１】
図１〜図９は、半導体基板の製造方法を示す模式図である。図１〜図９の各図（ａ）は模式平面図であり、各図（ｂ）は各図（ａ）におけるＡ−Ａ´断面に沿う模式断面図である。以下、半導体基板の製造方法を、図１〜図９を参照しながら説明する。
【００２２】
図１に示す工程では、半導体基材（バルクシリコン基板）としてのシリコン基板１１に第１素子分離層１２と第２素子分離層１４とを形成する。第１素子分離層１２は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜であり、ＳＯＩ構造のトランジスタが形成される素子領域としてのＳＯＩ素子形成領域（アクティブ領域）１３とバルク構造のトランジスタが形成される他の領域としてのバルク素子形成領域（図示せず）とを電気的に絶縁させるために形成される。第２素子分離層１４は、第１素子分離層１２と同じ酸化膜であり、後述するＣＭＰ研磨のときのストッパー層として機能する。以下、バルク素子形成領域の説明は省略する。
【００２３】
まず、シリコン基板１１上全体に、図示しないシリコン酸化膜（ＳｉＯ2）を形成する。次に、ＳＯＩ素子形成領域１３（第２素子分離層１４の領域を除く）のシリコン基板１１上に、フォトリソグラフィ技術を用いて図示しないシリコン窒化膜（ＳｉＮ）を形成する。そのあと、シリコン窒化膜をマスクとして、シリコン基板１１を酸化させる。これにより、シリコン基板１１上に第１素子分離層１２と第２素子分離層１４とが形成される。
【００２４】
図２に示す工程では、シリコン基板１１上全体に、第１半導体層としてのシリコンゲルマニウム（ＳｉＧｅ）層１５と、第２半導体層としてのシリコン（Ｓｉ）層１６とを、順に形成する。まず、ＳＯＩ素子形成領域１３におけるシリコン基板１１上のシリコン酸化膜（図示せず）を、フォトリソグラフィ技術を用いて除去する。これにより、ＳＯＩ素子形成領域１３のうち第２素子分離層１４を除いた領域のシリコン基板１１が露出する。
【００２５】
次に、エピタキシャル成長技術を用いて、シリコン基板１１上の全体に、犠牲層としてのシリコンゲルマニウム層１５と、ＳＯＩ素子をつくるためのシリコン層１６とを順にエピタキシャル成長させる。これにより、シリコン基板１１が露出した領域上には、シリコン基板１１の結晶性を引き継いで新たに成長した単結晶エピタキシャル膜１７が形成される。単結晶エピタキシャル膜１７は、単結晶として成長した第１シリコンゲルマニウム層１５ａ及び第１シリコン層１６ａである。一方、第１素子分離層１２上及び第２素子分離層１４上には、多結晶エピタキシャル膜１８が形成される。多結晶エピタキシャル膜１８は、多結晶として成長した第２シリコンゲルマニウム層１５ｂ及び第２シリコン層１６ｂである。
【００２６】
図３に示す工程では、第１素子分離層１２とＳＯＩ素子形成領域１３との境界上に、第１の支持体穴としての第１支持体穴２１と第２支持体穴２２とを形成し、ＳＯＩ素子形成領域１３の中の第２素子分離層１４を含む領域に、第２の支持体穴としての第３支持体穴１９を形成する。まず、第１支持体穴２１、第２支持体穴２２、第３支持体穴１９に相当する領域が開口するレジストパターン（図示せず）を、フォトリソグラフィ技術を用いて形成する。次に、このレジストパターンをマスクとして、それぞれの支持体穴２１，２２，１９に相当する領域の単結晶エピタキシャル膜１７の一部、多結晶エピタキシャル膜１８の一部、シリコン基板１１の一部をエッチングによって除去する。
【００２７】
これにより、第１素子分離層１２とＳＯＩ素子形成領域１３との境界上に第１支持体穴２１と第２支持体穴２２とが形成され、第２素子分離層１４を含む領域に第３支持体穴１９が形成される。また、第１支持体穴２１、第２支持体穴２２、第３支持体穴１９を開口したことにより、シリコン基板１１の表面１１ａ、第１素子分離層１２の表面１２ａ、第２素子分離層１４の表面１４ａが露出する。なお、第１支持体穴２１と第３支持体穴１９との間、第３支持体穴１９と第２支持体穴２２との間の領域が、それぞれ素子形成領域２５となる。
【００２８】
以上により、第１支持体穴２１及び第２支持体穴２２を第１素子分離層１２とＳＯＩ素子形成領域１３との境界上に形成するので、ＳＯＩ素子形成領域１３の中に占める第１支持体穴２１、第２支持体穴２２の領域を少なくすることができる。
【００２９】
図４に示す工程では、支持体穴２１，２２，１９、シリコン層１６、第２素子分離層１４を覆うように、シリコン基板１１上の全体に支持体２６（図５参照）をつくるための支持体形成層２７を形成する。支持体形成層２７は、例えば、シリコン酸化膜（ＳｉＯ2）である。まず、前工程で使用したレジストパターンを除去する。次に、例えばＣＶＤ（Chemical Vapor Deposition）法などにより、シリコン酸化膜（ＳｉＯ2）などの支持体形成層２７を、第１支持体穴２１、第２支持体穴２２、第３支持体穴１９の中に埋め込むとともに、シリコン層１６を覆うようにシリコン基板１１上全体に形成する。
【００３０】
図５に示す工程では、支持体２６を形成する領域である支持体形成領域２８以外の支持体形成層２７の一部を除去して支持体２６を完成させる。除去する方法は、支持体２６の平面形状の領域以外の一部が開口するレジストパターン（図示せず）をマスクとして、エッチングにより除去する。更に、同じレジストパターンをマスクとして、支持体形成領域２８以外の単結晶エピタキシャル膜１７の一部、多結晶エピタキシャル膜１８の一部を、エッチングにより除去する。
【００３１】
以上により、支持体形成層２７から支持体２６が形成され、支持体２６の第１側面２６ａ及び第２側面２６ｂ（共に図５（ａ）参照）が露出する。また、支持体２６の下方に形成された単結晶エピタキシャル膜１７の端面は、支持体２６と密着した状態になっている。更に、支持体２６の第１側面２６ａ及び第２側面２６ｂの下側にある単結晶エピタキシャル膜１７の側面（端部）は、第１シリコン層１６ａと第１シリコンゲルマニウム層１５ａとが露出した露出面となっている。
【００３２】
加えて、第１支持体穴２１及び第２支持体穴２２によって、第１素子分離層１２上の多結晶エピタキシャル膜１８とシリコン基板１１上の単結晶エピタキシャル膜１７とを分断するので、多結晶エピタキシャル膜１８の結晶欠陥が単結晶エピタキシャル膜１７に浸入する（結晶欠陥の影響を及ぼす）ことを防ぐことができる。
【００３３】
図６に示す工程では、支持体２６の下側にある第１シリコンゲルマニウム層１５ａ（図５（ｂ）参照）を、例えばウエットエッチングによって選択的に除去する。まず、前工程で使用したレジストパターンを除去する。次に、支持体２６の下側にある単結晶エピタキシャル膜１７（図５（ｂ）参照）に、フッ硝酸などのエッチング液を接触させる。このとき、単結晶エピタキシャル膜１７が露出している部分（支持体２６の第１側面２６ａ及び第２側面２６ｂの下側の露出面）からエッチングされる。第１シリコン層１６ａは、第１シリコンゲルマニウム層１５ａよりエッチングの選択比が小さいことから、第１シリコン層１６ａを残して第１シリコンゲルマニウム層１５ａを選択的にエッチングして除去することが可能である。
【００３４】
以上により、支持体２６によって第１シリコン層１６ａが支持され、シリコン基板１１と第１シリコン層１６ａとの間（第１シリコン層１６ａの下側）に中空の空洞部２９が形成される。
【００３５】
図７に示す工程では、空洞部２９（図６参照）に埋め込み絶縁層（ＢＯＸ層：Buried Oxide層）３１を形成する。埋め込み絶縁層３１は、例えばシリコン酸化膜であり、熱酸化法を用いることにより、シリコン基板１１及び第１シリコン層１６ａに含まれるシリコンと酸素とが反応して形成される。
【００３６】
図８に示す工程では、シリコン基板１１上の必要な部分に絶縁膜３２を埋め込むとともに、シリコン基板１１上を平坦化する。まず、ＳＯＩ素子を電気的に絶縁するために、シリコン基板１１の上方全体にシリコン酸化膜からなる絶縁膜３２を形成する。絶縁膜３２は、例えばＣＶＤ法によって形成される。次に、第１素子分離層１２上の多結晶エピタキシャル膜１８及び第２素子分離層１４をストッパー層として、ＣＭＰ研磨によってシリコン基板１１上の全面を平坦化する（平坦化処理）。これにより、絶縁膜３２の一部、支持体２６の一部、及び支持体形成層２７の一部が取り除かれる。
【００３７】
図９に示す工程では、半導体基板４１を完成させる。まず、第１シリコン層１６ａ上の不用な支持体２６の一部、絶縁膜３２の一部、第２シリコン層１６ｂ上の支持体形成層２７を除去する。これにより、第１シリコン層１６ａの上面１６ｃが露出する。そのあと、多結晶エピタキシャル膜１８を除去する。以上により、シリコン基板１１上に第１シリコン層１６ａが絶縁膜３２および埋め込み絶縁層３１で素子分離された構造（ＳＯＩ構造）が形成され、その結果、半導体基板４１が完成する。
【００３８】
以上のように、この半導体基板４１の製造方法によれば、第１素子分離層１２とＳＯＩ素子形成領域１３との境界上に第１支持体穴２１及び第２支持体穴２２を形成するので、支持体穴２１，２２をＳＯＩ素子形成領域１３の中に形成した場合と比較して、ＳＯＩ素子形成領域１３の中に占める支持体穴２１，２２の領域（ＳＯＩ素子形成領域１３の中に入る支持体穴２１，２２の面積）を少なくすることができる。これにより、ＳＯＩ素子形成領域１３の面積を小さくすることが可能となり、半導体基板４１を小さくさせることができる。
【００３９】
図１０は、半導体装置の製造方法及び半導体装置の構造を示す模式図である。（ａ）は模式平面図であり、（ｂ）は同図（ａ）におけるＡ−Ａ´断面に沿う模式断面図である。以下、半導体装置の製造方法及び半導体装置の構造を、図１０を参照しながら説明する。なお、半導体装置の製造方法は、図１〜図９において説明した半導体基板の製造方法に引き続いて行われる。
【００４０】
図１０に示す工程では、半導体装置５１を完成させる。まず、第１シリコン層１６ａの表面に熱酸化を施し、第１シリコン層１６ａの表面にゲート絶縁膜５２を形成する。そして、例えばＣＶＤ法により、ゲート絶縁膜５２上に多結晶シリコン層を形成する。そのあと、フォトリソグラフィ技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜５２上にゲート電極５３を形成する。
【００４１】
次に、ゲート電極５３をマスクとして、ヒ素（Ａｓ）、リン（Ｐ）、ボロン（Ｂ）などの不純物を第１シリコン層１６ａ内にイオン注入することにより、ゲート電極５３の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層５４ａ，５４ｂを第１シリコン層１６ａに形成する。そして、例えばＣＶＤ法により、ＬＤＤ層５４ａ，５４ｂが形成された第１シリコン層１６ａ上に絶縁層を形成し、ＲＩＥなどのドライエッチングを用いて絶縁層をエッチバックすることによりゲート電極５３の側壁にサイドウォール５５ａ，５５ｂをそれぞれ形成する。
【００４２】
そして、ゲート電極５３およびサイドウォール５５ａ，５５ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第１シリコン層１６ａ内にイオン注入する。これにより、第１シリコン層１６ａにおけるサイドウォール５５ａ，５５ｂの側方に、高濃度不純物導入層からなるソース／ドレイン電極層５６ａ，５６ｂが形成され、その結果、トランジスタが完成する。加えて、バルク素子形成領域にバルク素子を形成することにより、シリコン基板１１上に、ＳＯＩ素子とバルク素子とが混載する半導体装置５１が完成する。以上のように、半導体装置５１の大きさを小さくすることができる半導体装置５１の製造方法及び半導体装置５１を提供することができる。
【００４３】
以上詳述したように、本実施形態の半導体基板の製造方法及び半導体装置の製造方法、半導体装置によれば、以下に示す効果が得られる。
【００４４】
（１）本実施形態によれば、第１素子分離層１２とＳＯＩ素子形成領域１３との境界上に第１支持体穴２１及び第２支持体穴２２を形成するので、支持体穴２１，２２をＳＯＩ素子形成領域１３の中に形成した場合と比較して、ＳＯＩ素子形成領域１３の中に占める支持体穴２１，２２の領域を少なくすることができる。これにより、ＳＯＩ素子形成領域１３の面積を小さくすることが可能となり、半導体装置５１を小さくさせることができる。加えて、一枚の基板からつくれる半導体装置５１の数を増やすことができ、例えば歩留まりを向上させることができる。
【００４５】
（２）本実施形態によれば、第１素子分離層１２とＳＯＩ素子形成領域１３との境界上に支持体穴２１，２２を形成することにより、第１素子分離層１２上に形成された多結晶エピタキシャル膜１８と、シリコン基板１１上に形成された単結晶エピタキシャル膜１７との接触部分を分断させることができる。よって、多結晶エピタキシャル膜１８の結晶性が単結晶エピタキシャル膜１７に悪影響を与えることを低減することができる。
【００４６】
（３）本実施形態によれば、ＳＯＩ素子形成領域１３の中に第２素子分離層１４を形成するので、平坦化処理（ＣＭＰ研磨）の際、第１素子分離層１２上に形成された多結晶エピタキシャル膜１８とともに第２素子分離層１４によって、第１シリコン層１６ａが過剰に除去されることを抑えることができる。
【００４７】
なお、本実施形態は上記に限定されず、以下のような形態で実施することもできる。
【００４８】
（変形例１）上記したように、半導体基材の材質としてシリコンを用いて説明したが、これに限定されず、例えば、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いるようにしてもよい。
【００４９】
（変形例２）上記したように、第１半導体層の材質としてシリコンゲルマニウム、第２半導体層の材質としてシリコンを例に説明したが、第１半導体層よりもエッチングの選択比の小さい第２半導体層を組み合わせれば良く、例えば、第１半導体層と第２半導体層の材質として、Ｇｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどの中から選択した組合せを用いるようにしてもよい。
【図面の簡単な説明】
【００５０】
【図１】一実施形態における、半導体基板の製造方法を工程順に示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図２】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図３】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図４】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図５】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図６】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図７】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図８】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図９】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図１０】半導体装置の製造方法及び半導体装置の構造を示す模式図であり、（ａ）は模式平面図、（ｂ）は模式断面図。
【図１１】従来の半導体基板の製造方法を示す模式図であり、（ａ）は模式平面図、（ｂ）は模式断面図。
【符号の説明】
【００５１】
１１…半導体基材としてのシリコン基板、１１ａ…表面、１２…第１素子分離層、１３…素子領域としてのＳＯＩ素子形成領域、１４…第２素子分離層、１５…シリコンゲルマニウム層、１５ａ…第１半導体層としての第１シリコンゲルマニウム層、１５ｂ…第２シリコンゲルマニウム層、１６…シリコン層、１６ａ…第２半導体層としての第１シリコン層、１６ｂ…第２シリコン層、１６ｃ…上面、１７…単結晶エピタキシャル膜、１８…多結晶エピタキシャル膜、１９…第２の支持体穴としての第３支持体穴、２１…第１の支持体穴としての第１支持体穴、２２…第１の支持体穴としての第２支持体穴、２５…素子形成領域、２６…支持体、２６ａ…第１側面、２６ｂ…第２側面、２７…支持体形成層、２８…支持体形成領域、２９…空洞部、３１…埋め込み絶縁層、３２…絶縁膜、４１…半導体基板、５１…半導体装置、５２…ゲート絶縁膜、５３…ゲート電極、５４ａ，５４ｂ…ＬＤＤ層、５５ａ，５５ｂ…サイドウォール、５６ａ…ソース電極層、５６ｂ…ドレイン電極層。
【図１】
2007201003.tif 000003
【図２】
2007201003.tif 000004
【図３】
2007201003.tif 000005
【図４】
2007201003.tif 000006
【図５】
2007201003.tif 000007
【図６】
2007201003.tif 000008
【図７】
2007201003.tif 000009
【図８】
2007201003.tif 000010
【図９】
2007201003.tif 000011
【図１０】
2007201003.tif 000012
【図１１】
2007201003.tif 000013