(57)【要約】【課題】高いデータ伝送率においても電流の消費を極めて少なくすることができる半導体メモリ素子を提供すること。【解決手段】本発明に係る半導体メモリ素子は、外部信号クロックが印加されて内部信号クロックを生成する信号クロックの生成手段と、前記外部信号クロックより高い周波数を有する外部データクロックが印加されて内部データクロックを生成するデータクロック生成手段と、前記内部信号クロック及び前記内部データクロックに同期されて印加される外部データを内部データとして入力するか、または内部データを外部データとして出力するデータ入出力制御手段と、前記内部信号クロックに同期して外部コマンド及びアドレスに対応する駆動を行って前記内部データを格納または出力する低速動作手段とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
異なる周波数を有する複数のクロックが印加され、前記複数のクロックに同期されて駆動されることを特徴とする半導体メモリ素子の駆動方法。
【請求項２】
前記複数のクロックが、第１クロック及び第２クロックであって、
前記第２クロックが、前記第１クロックの周波数に比べてｎ倍速く、
前記ｎは整数であることを特徴とする請求項１に記載の半導体メモリ素子の駆動方法。
【請求項３】
前記第２クロックに同期され、外部データを内部データとして入力するか、または前記内部データを前記外部データとして出力し、
前記第１クロックに同期され、外部から印加されるコマンドに対応する駆動を行い、前記内部データを処理することを特徴とする請求項２に記載の半導体メモリ素子の駆動方法。
【請求項４】
前記２ｎは、順次印加される前記外部データを前記内部データとして整列するとき、プリフェッチされるデータのビット数であることを特徴とする請求項３に記載の半導体メモリ素子の駆動方法。
【請求項５】
第１内部クロック及び前記第１内部クロックより高い周波数を有する第２内部クロックに同期されて印加される外部データを内部データとして入力するか、または内部データを外部データとして出力するデータ入出力制御手段と、
前記第１内部クロックに同期されて外部コマンド及びアドレスに対応する駆動を行い、前記内部データを格納または出力するための低速動作手段と
を備えることを特徴とする半導体メモリ素子。
【請求項６】
前記第２内部クロックの周波数を分周し、前記第１内部クロックを出力する分周部をさらに備えることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項７】
前記第２内部クロックが、前記第１内部クロックの周波数に比べてｎ倍速く、
前記ｎは整数であることを特徴とする請求項６に記載の半導体メモリ素子。
【請求項８】
前記２ｎは、順次印加される前記外部データを前記内部データとして整列するとき、プリフェッチされるデータのビット数であることを特徴とする請求項７に記載の半導体メモリ素子。
【請求項９】
前記データ入出力制御手段は、
前記第２内部クロックに同期され、前記外部データが印加されるか、または出力されるデータ入出力部と、
前記データが同期された信号を前記第２内部クロックまたは第１内部クロックに転換して出力するドメインクロス部と
を備えることを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１０】
前記ドメインクロス部は、
前記第２内部クロックに同期されて順次印加される前記データ入出力部の出力データが印加され、これを前記第１内部クロックに同期させて並列形態の内部データとして出力する入力プリフェッチ部と、
前記第１内部クロックに同期されて並列形態の内部データが印加され、これを前記第２内部クロックに同期させて直列形態のデータとして出力する出力プリフェッチ部と
を備えることを特徴とする請求項９に記載の半導体メモリ素子。
【請求項１１】
前記データ入出力部は、
前記第２内部クロックに同期され、前記外部データが印加されて前記内部データとして出力するデータ入力部と、
前記第２内部クロックに同期させ、前記出力プリフェッチ部の出力データを前記外部データとして出力するデータ出力部と
を備えることを特徴とする請求項１０に記載の半導体メモリ素子。
【請求項１２】
前記低速動作手段が、
前記第１内部クロックに同期され、複数の外部コマンド及びアドレスが印加される外部信号入力部と、
該外部信号入力部の出力信号に応答して前記内部データを格納するか、または格納されているデータを出力するコアブロックと
を備えることを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１３】
第１クロックが印加されて第１内部クロックを生成する信号クロック生成手段と、
前記第１クロックより高い周波数を有する第２クロックが印加されて第２内部クロックを生成するデータクロック生成手段と、
前記第１内部クロック及び前記第２内部クロックに同期されて印加される外部データを内部データとして入力するか、または内部データを外部データとして出力するデータ入出力制御手段と、
前記第１内部クロックに同期されて外部コマンド及びアドレスに対応する駆動を行い、前記内部データを格納または出力する低速動作手段と
を備えることを特徴とする半導体メモリ素子。
【請求項１４】
前記第２クロックが、前記第１クロックの周波数に比べてｎ倍速く、
前記ｎは整数であることを特徴とする請求項１３に記載の半導体メモリ素子。
【請求項１５】
前記２ｎが、順次印加される前記外部データを前記内部データとして整列するとき、プリフェッチされるデータのビット数であることを特徴とする請求項１４に記載の半導体メモリ素子。
【請求項１６】
前記データ入出力制御手段が、
前記第２内部クロックに同期されて前記外部データが印加されるか、または出力されるデータ入出力部と、
前記データが同期された信号を前記第２内部クロックまたは第１内部クロックに転換して出力するドメインクロス部と
を備えることを特徴とする請求項１５に記載の半導体メモリ素子。
【請求項１７】
前記ドメインクロス部は、
前記第２内部クロックに同期されて順次印加される前記データ入出力部の出力データが印加され、これを前記第１内部クロックに同期させて並列形態の内部データとして出力する入力プリフェッチ部と、
前記第１内部クロックに同期されて並列形態の内部データが印加され、これを前記第２内部クロックに同期させて直列形態のデータとして出力する出力プリフェッチ部と
を備えることを特徴とする請求項１６に記載の半導体メモリ素子。
【請求項１８】
前記データ入出力部は、
前記第２内部クロックに同期されて前記外部データが印加されて前記内部データとして出力するデータ入力部と、
前記第２内部クロックに同期させて前記出力プリフェッチ部の出力データを前記外部データとして出力するデータ出力部と
を備えることを特徴とする請求項１７に記載の半導体メモリ素子。
【請求項１９】
前記低速動作手段が、
前記第１内部クロックに同期され、複数の外部コマンド及びアドレスが印加される外部信号入力部と、
該外部信号入力部の出力信号に応答して前記内部データを格納するか、または格納されているデータを出力するコアブロックと
を備えることを特徴とする請求項１８に記載の半導体メモリ素子。
【請求項２０】
第１クロックに同期され、外部から印加される書込みコマンド及びアドレスが印加されるステップと、
前記第１クロックより高い周波数を有する第２クロックに同期されて順次印加される外部データが入力されるステップと、
前記第１クロックに同期させて前記外部データを並列形態の内部データとして整列するステップと、
前記第１クロックに同期され、前記アドレスに対応するセルに前記内部データを格納するステップと
を含むことを特徴とする半導体メモリ素子の駆動方法。
【請求項２１】
前記第２クロックが、前記第１クロックの周波数に比べてｎ倍速く、
前記ｎは整数であることを特徴とする請求項２０に記載の半導体メモリ素子の駆動方法。
【請求項２２】
前記２ｎが、並列形態に整列されている前記内部データのビット数であることを特徴とする請求項２１に記載の半導体メモリ素子の駆動方法。
【請求項２３】
第１クロックに同期され、外部から印加される読出しコマンド及びアドレスが印加されるステップと、
前記第１クロックに同期され、前記アドレスに対応するセルから並列形態の内部データを出力するステップと、
前記内部データを前記第１クロックより高い周波数を有する第２クロックに同期された直列形態のデータとして整列するステップと、
前記直列形態のデータを前記第２クロックに同期させて外部データとして出力するステップと
を含むことを特徴とする半導体メモリ素子の駆動方法。
【請求項２４】
前記第２クロックが、前記第１クロックの周波数に比べてｎ倍速く、
前記ｎは整数であることを特徴とする請求項２３に記載の半導体メモリ素子の駆動方法。
【請求項２５】
前記２ｎが、並列形態に整列されている前記内部データのビット数であることを特徴とする請求項２４に記載の半導体メモリ素子の駆動方法。
【請求項２６】
データストローブ信号が印加されて内部データストローブ信号を生成するか、または内部ＤＬＬクロックが印加されて前記データストローブ信号を生成するデータストローブ信号生成手段と、
第１内部クロックと前記第１内部クロックに比べて高い周波数を有する前記内部ＤＬＬクロックと、第２内部クロックに同期されて外部データを内部データとして入力されるか、または内部データを外部データとして出力するデータ入出力制御手段と、
前記第１内部クロックに同期されて外部コマンド及びアドレスに対応する駆動を行い、前記内部データを格納または出力する低速動作手段と
を備えることを特徴とする半導体メモリ素子。
【請求項２７】
前記第２内部クロックの周波数を分周し、前記第１内部クロックを出力する分周手段をさらに備えることを特徴とする請求項２６に記載の半導体メモリ素子。
【請求項２８】
第１クロックが印加されて第１内部クロックを生成する信号クロック生成手段と、
前記第１クロックより高い周波数を有する第２クロックが印加されて素子内のブロックが有する電波遅延の分、先立つアクティブ時点を有する内部ＤＬＬクロックを生成するデータクロック生成手段と、
データストローブ信号が印加されて内部データストローブ信号を生成するか、または前記内部ＤＬＬクロックが印加されて前記データストローブ信号を生成するデータストローブ信号生成手段と、
前記第１内部クロックと前記内部ＤＬＬクロック、及び前記内部データストローブ信号に同期されて外部データを内部データとして入力されるか、または内部データを外部データとして出力するデータ入出力制御手段と、
前記第１内部クロックに同期されて外部コマンド及びアドレスに対応する駆動を行って前記内部データを格納または出力する低速動作手段と
を備えることを特徴とする半導体メモリ素子。
【請求項２９】
前記内部ＤＬＬクロック及び前記データストローブ信号が、前記第１内部クロックの周波数に比べてｎ倍速く、
前記ｎは整数であることを特徴とする請求項２７または請求項２８に記載の半導体メモリ素子。
【請求項３０】
前記２ｎが、順次印加される前記外部データを前記内部データとして整列するとき、プリフェッチされるデータのビット数であることを特徴とする請求項２９に記載の半導体メモリ素子。
【請求項３１】
前記データストローブ信号生成手段が、
前記データストローブ信号を内部電圧レベルの前記内部データストローブ信号として出力するデータストローブ信号入力部と、
前記内部ＤＬＬクロックが印加されて前記データストローブ信号として出力するデータストローブ信号出力部と
を備えることを特徴とする請求項３０に記載の半導体メモリ素子。
【請求項３２】
前記データ入出力制御手段が、
前記内部ＤＬＬクロックまたは前記内部データストローブ信号に同期されて前記外部データが印加されるか、または出力されるデータ入出力部と、
前記データが同期された信号を前記内部ＤＬＬクロックまたは前記第１内部クロックに転換して出力するドメインクロス部と
を備えることを特徴とする請求項３１に記載の半導体メモリ素子。
【請求項３３】
前記ドメインクロス部が、
前記内部データストローブ信号に同期されて順次印加される前記データ入出力部の出力データが印加され、これを前記第１内部クロックに同期させて並列形態の内部データとして出力する入力プリフェッチ部と、
前記第１内部クロックに同期されて並列形態の内部データが印加され、これを前記内部ＤＬＬクロックに同期させて直列形態のデータとして出力する出力プリフェッチ部と
を備えることを特徴とする請求項３２に記載の半導体メモリ素子。
【請求項３４】
前記データ入出力部が、
前記内部データストローブ信号に同期され、前記外部データが印加されるデータ入力部と、
前記内部ＤＬＬクロックに同期させて前記出力プリフェッチ部の出力データを前記外部データとして出力するデータ出力部と
を備えることを特徴とする請求項３３に記載の半導体メモリ素子。
【請求項３５】
前記低速動作手段が、
前記第１内部クロックに同期され、複数の外部コマンド及びアドレスが印加される外部信号入力部と、
該外部信号入力部の出力信号に応答して前記内部データを格納するか、または格納されているデータを出力するコアブロックと
を備えることを特徴とする請求項３４に記載の半導体メモリ素子。
【請求項３６】
第１クロックに同期され、外部から印加される読出しコマンド及びアドレスが印加されるステップと、
前記第１クロックに同期され、前記アドレスに対応するセルから並列形態の内部データを出力するステップと、
前記内部データを前記第１クロックより高い周波数を有するＤＬＬクロックに同期された直列形態のデータとして整列するステップと、
前記ＤＬＬクロックと同じ周波数を有するデータストローブ信号を生成するステップと、
前記直列形態のデータを前記ＤＬＬクロックに同期させて外部データとして出力し、前記データストローブ信号を出力するステップと
を含むことを特徴とする半導体メモリ素子の駆動方法。
【請求項３７】
前記ＤＬＬクロック及び前記データストローブ信号が、前記第１クロックの周波数に比べてｎ倍速く、
前記ｎは整数であることを特徴とする請求項３６に記載の半導体メモリ素子の駆動方法。
【請求項３８】
前記２ｎが、並列形態に整列されている前記内部データのビット数であることを特徴とする請求項３７に記載の半導体メモリ素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、電力の消費を低減できる半導体メモリ素子に関する。
【背景技術】
【０００２】
現在、半導体メモリのデータ処理能力を増加させるために、内部的にプリフェッチ動作を行うメモリが市販されている。
【０００３】
このようなプリフェッチ動作は、データの伝送率の向上を目的に高周波のクロックを用いた場合、半導体メモリ素子がデータを転送するカラムサイクルの動作をクロックの一周期中に行うことができないため、カラムサイクルの間隔を増加させつつ導入されてきた。詳細には、ＤＤＲ ＳＤＲＡＭの場合、カラムサイクルを２周期にして２ビット単位でプリフェッチ動作を行い、ＤＤＲ２ ＳＤＲＡＭは４周期のカラムサイクルを、ＤＤＲ３  ＳＤＲＡＭは８周期のカラムサイクルを有する。参考として、カラムサイクルは、スペックにおいてｔＣＣＤとして定義され、これはクロックの立ち上がりエッジに読出しコマンドを印加した後、新しい読出しコマンドを印加するために必要とする間隔を意味する。
一方、以下ではプリフェッチ動作を有する半導体メモリ素子について図を参照しつつ詳細に説明する。
【０００４】
図１は、従来技術に係る半導体メモリ素子を説明するためのブロック構成図である。
【０００５】
図１に示すように、従来技術に係る半導体メモリ素子は、外部クロックＣＬＫが印加されて同じ周波数を有する内部クロックＩＣＬＫ及びＤＬＬクロックＤＬＬ＿ＣＬＫを生成するクロック生成部１０と、データストローブ信号ＤＱＳが印加されて内部データストローブ信号ＤＳ＿ＣＬＫを生成するか、またはＤＬＬクロックＤＬＬ＿ＣＬＫが印加されてデータストローブ信号ＤＱＳを生成するデータストローブ信号生成手段２０と、内部クロックＩＣＬＫに同期して外部コマンドＣＫＥ、／ＣＳ、・・・、／ＲＡＳ及びアドレスＡ<０：ｎ>、ＢＡ<０：ｉ>が印加される外部信号入力部３０と、内部データストローブ信号ＤＳ＿ＣＬＫに同期して外部データＤＱ〔０：ｍ〕が印加されて内部データとして出力するデータ入力部４０と、内部データストローブ信号ＤＳ＿ＣＬＫに応答してデータ入力部４０の出力データが印加され、これを内部クロックＩＣＬＫに同期させて並列形態のプリフェッチデータとして出力する入力プリフェッチ部５０と、外部信号入力部３０の出力信号に応答して並列形態のプリフェッチデータを格納するか、または格納されているデータを出力するコアブロック６０と、内部クロックＩＣＬＫに応答してコアブロック６０の出力データが印加されて、これをＤＬＬクロックＤＬＬ＿ＣＬＫに同期させて直列形態のデータとして整列して出力する出力プリフェッチ部７０と、ＤＬＬクロックＤＬＬ＿ＣＬＫに同期させて出力プリフェッチ部７０の出力データを外部データＤＱ〔０：ｍ〕として出力するデータ出力部８０とを備える。
【０００６】
クロック生成部１０は、外部クロックＣＬＫを内部電圧レベルの内部クロックＩＣＬＫとして出力する内部クロック生成部１２と、外部クロックＣＬＫに対してデータの出力経路による遅延の分、先立ってアクティブになるＤＬＬクロックＤＬＬ＿ＣＬＫを生成するＤＬＬクロック生成部１４とを備える。
【０００７】
データストローブ信号生成手段２０は、外部から印加されるデータストローブ信号ＤＱＳを内部電圧レベルの内部データストローブ信号ＤＳ＿ＣＬＫとして出力するデータストローブ信号入力部２２と、ＤＬＬクロックＤＬＬ＿ＣＬＫが印加されてデータストローブ信号ＤＱＳとして出力するデータストローブ信号出力部２４とを備える。
【０００８】
図２Ａは、図１に示す半導体メモリ素子の書込み動作時におけるデータのタイミング図であり、図２Ａを参照して書込み動作を説明する。
【０００９】
まず、クロック生成部１０内の内部クロック生成部１２は、外部クロックＣＬＫを内部電圧レベルに変換して外部クロックＣＬＫと同じ周波数の内部クロックＩＣＬＫを出力する。
【００１０】
次に、外部から印加される書込みコマンド及びアドレスＡ<０：ｎ>、ＢＡ<０：ｉ>は、内部クロックＩＣＬＫに同期されて駆動される外部信号入力部３０を通して内部書込み信号及び内部アドレスとして出力する。
【００１１】
次に、データストローブ信号ＤＱＳの立ち上がりエッジ及び立ち下がりエッジに同期して外部データＤＱ〔０：ｍ〕が順次一ビットずつ印加される。
【００１２】
従って、データストローブ信号入力部２２は、データストローブ信号ＤＱＳの立ち上がりエッジ及び立ち下がりエッジの各々に同期されてアクティブになる内部データストローブ信号ＤＳ＿ＣＬＫとして出力する。また、データ入力部４０は、内部データストローブ信号ＤＳ＿ＣＬＫのエッジに同期され、外部データＤＱ〔０：ｍ〕が印加されて内部データとして出力する。
【００１３】
入力プリフェッチ部５０は、内部データストローブ信号ＤＳ＿ＣＬＫに応答し、順次印加される内部データを整列し、内部クロックＩＣＬＫに同期させて並列形態のプリフェッチデータとして出力する。
【００１４】
コアブロック６０は、外部信号入力部３０の出力信号である内部書込み信号に応答し、内部アドレスに対応するセルに入力プリフェッチ部５０の並列形態のプリフェッチデータを格納する。
【００１５】
参考として、書込みレイテンシＷＬは、該当書込みコマンドの印加以後、データが印加されるまでの時間間隔を意味する。これを、アディティブレイテンシＡＬとカスレイテンシＣＬで表わすと、ＡＬ＋ＣＬ−１である。
【００１６】
一方、従来の技術による半導体メモリ素子は、データ入力及び整列の際、データストローブ信号ＤＱＳに同期されて駆動し、信号入力及びこれに対応する動作の実行は、外部クロックＣＬＫに同期されて駆動する。このとき、用いられるデータストローブ信号ＤＱＳ及び外部クロックＣＬＫは同じ周波数を有する。
【００１７】
図２Ｂは、図１に示す半導体メモリ素子の読出し動作時におけるデータのタイミング図であり、図２Ｂを参照して読出し動作を説明する。
クロック生成部１０は、内部クロック生成部１２を介し、外部クロックＣＬＫを内部電圧レベルに変換して外部クロックＣＬＫと同じ周波数の内部クロックＩＣＬＫを出力し、ＤＬＬクロック生成部１４は、外部クロックＣＬＫのアクティブ時点より読出しコマンドにより出力されるデータが有する内部遅延の分、先立ってアクティブになるＤＬＬクロックＤＬＬ＿ＣＬＫを出力する。このとき、生成される内部クロックＩＣＬＫ及びＤＬＬクロックＤＬＬ＿ＣＬＫは、外部クロックＣＬＫと同じ周波数を有する。
【００１８】
外部から印加される読出しコマンド及びアドレスＡ<０：ｎ>、ＢＡ<０：ｉ>は、内部クロックＩＣＬＫに同期されて駆動する外部信号入力部３０を介し、内部読出し信号及び内部アドレスとして出力する。
【００１９】
コアブロック６０は、外部信号入力部３０の出力信号である内部読出し信号に応答し、内部アドレスに対応するセルに格納されているデータを並列形態のプリフェッチデータとして出力する。
【００２０】
出力プリフェッチ部７０は、内部クロックＩＣＬＫに同期され、並列形態のプリフェッチデータを整列し、これをＤＬＬクロックＤＬＬ＿ＣＬＫに同期させ、直列形態の内部データとして出力する。
【００２１】
データ出力部８０は、ＤＬＬクロックＤＬＬ＿ＣＬＫに同期させ、直列形態の内部データをデータパッドを介して外部データＤＱ〔０：ｍ〕として出力する。また、データストローブ信号出力部２４は、ＤＬＬクロックＤＬＬ＿ＣＬＫが印加され、データストローブ信号ＤＱＳを信号パッドを介して出力する。
【００２２】
このとき、外部データＤＱ〔０：ｍ〕は、データストローブ信号ＤＱＳの立ち上がりエッジ及び立ち下がりエッジに同期されて出力される。
【００２３】
参考として、読出しレイテンシは、読出しコマンドの印加以後、該当コマンドに対応するデータが出力されるまでにかかる時間間隔を意味する。これはスペックにおいて、ＡＬ＋ＣＬと定義される。前述の半導体メモリ素子は、ＡＬは０、ＣＬは３で設定された場合であって、ＡＬがないため、読出しレイテンシをＣＡＳレイテンシのみで表記する。
【００２４】
前述したように、読出し駆動時にデータの入力及び出力に対しては、データストローブ信号ＤＱＳに同期されて駆動され、データ以外の信号入力及び駆動に対しては外部クロックＣＬＫに同期されて駆動される。このとき、データの出力を知らせるために用いられるデータストローブ信号ＤＱＳは、外部クロックＣＬＫとして生成されて出力されるが、書込み駆動時には、これをデータとともに外部から印加される点を除けば、同じ駆動を有する。素子の駆動時に用いられるデータストローブ信号ＤＱＳ及び外部クロックＣＬＫは同じ周波数を有する。
【００２５】
従って、従来の技術による半導体メモリ素子は、同じ周波数を有する外部クロック及びデータストローブ信号に同期されて駆動される。特に、クロックの立ち上がりエッジに同期されてコマンド及びアドレスＡ<０：ｎ>、ＢＡ<０：ｉ>が印加されて駆動し、データストローブ信号ＤＱＳの立ち上がりエッジ及び立ち下がりエッジに同期させてデータが印加されるか、または出力する。このとき、データストローブ信号ＤＱＳは、データの検知を容易にするために用いられる信号である。
【特許文献１】特開2005-209168
【特許文献２】特開2005-71607
【発明の開示】
【発明が解決しようとする課題】
【００２６】
ところが、前述したような半導体メモリ素子を用いる場合、データの伝送率の増加時に不要な電流の消費が増加するという問題が発生する。すなわち、データの伝送率を増加させる目的で高周波のクロックを用いても、該当コマンドに対応する素子内の駆動で所要される時間は、クロックの周波数と関係なく一定であるために、高周波クロックの一サイクル中に該当動作を実行することができない。よって、クロックのアクティブ毎に有効な駆動が行われるものではないため、このように不要な駆動による電流消耗が発生する。さらに、このような不要な駆動は、各コマンドの印加毎に発生し、高いデータ伝送率を得るためにクロック周波数を高めるほど頻繁に発生する。
【００２７】
そこで、本発明は上記した従来の問題を解決するためになされたものであって、その目的は、高いデータ伝送率においても電流の消費を極めて少なくする半導体メモリ素子を提供することにある。
【課題を解決するための手段】
【００２８】
上記目的を達成するため、本発明の一観点による半導体メモリ素子は、異なる周波数を有する複数のクロックが印加され、前記複数のクロックに同期されて駆動されることを特徴とする。
【００２９】
また、本発明の他の観点による半導体メモリ素子は、内部信号クロック及び前記内部信号クロックより高い周波数を有する内部データクロックに同期されて印加される外部データを内部データとして入力するか、または内部データを外部データとして出力するデータ入出力制御手段と、前記内部信号クロックに同期されて外部コマンド及びアドレスに対応する駆動を行い、前記内部データを格納または出力する低速動作手段とを備える。
【００３０】
本発明のさらに他の観点による半導体メモリ素子は、外部信号クロックが印加され、内部信号クロックを生成する信号クロック生成手段と、前記外部信号クロックより高い周波数を有する外部データクロックが印加され、内部データクロックを生成するデータクロック生成手段と、前記内部信号クロック及び前記内部データクロックに同期されて印加される外部データを内部データとして入力するか、または内部データを外部データとして出力するデータ入出力制御手段と、前記内部信号クロックに同期されて外部コマンド及びアドレスに対応する駆動を行って前記内部データを格納または出力する低速動作手段とを備える。
【００３１】
本発明のさらに他の観点による半導体メモリ素子は、データストローブ信号が印加されて内部データストローブ信号を生成するか、または内部ＤＬＬクロックが印加され、前記データストローブ信号を生成するデータストローブ信号生成手段と、内部信号クロックと前記内部信号クロックに比べ、高い周波数を有する前記内部ＤＬＬクロック及び内部データクロックに同期されて外部データを内部データとして入力されるか、または内部データを外部データとして出力するデータ入出力制御手段と、前記内部信号クロックに同期されて外部コマンド及びアドレスに対応する駆動を行い、前記内部データを格納または出力する低速動作手段とを備える。
【００３２】
すなわち、第１発明では、異なる周波数を有する複数のクロックが印加され、前記複数のクロックに同期されて駆動されることを特徴とする半導体メモリ素子の駆動方法を提供する。
【００３３】
第２発明では、第１発明に記載の半導体メモリ素子の駆動方法であって、前記複数のクロックが、第１クロック及び第２クロックであって、前記第２クロックが、前記第１クロックの周波数に比べてｎ倍速く、前記ｎは整数であることを特徴とする半導体メモリ素子の駆動方法を提供する。
【００３４】
第３発明では、第２発明に記載の半導体メモリ素子の駆動方法であって、前記第２クロックに同期され、外部データを内部データとして入力するか、または前記内部データを前記外部データとして出力し、前記第１クロックに同期され、外部から印加されるコマンドに対応する駆動を行い、前記内部データを処理することを特徴とする半導体メモリ素子の駆動方法を提供する。
【００３５】
第４発明では、第３発明に記載の半導体メモリ素子の駆動方法であって、前記２ｎは、順次印加される前記外部データを前記内部データとして整列するとき、プリフェッチされるデータのビット数であることを特徴とする半導体メモリ素子の駆動方法を提供する。
【００３６】
第５発明では、第１内部クロック及び前記第１内部クロックより高い周波数を有する第２内部クロックに同期されて印加される外部データを内部データとして入力するか、または内部データを外部データとして出力するデータ入出力制御手段と、前記第１内部クロックに同期されて外部コマンド及びアドレスに対応する駆動を行い、前記内部データを格納または出力するための低速動作手段とを備えることを特徴とする半導体メモリ素子を提供する。
【００３７】
第６発明では、第５発明に記載の半導体メモリ素子であって、前記第２内部クロックの周波数を分周し、前記第１内部クロックを出力する分周部をさらに備えることを特徴とする半導体メモリ素子を提供する。
【００３８】
第７発明では、第６発明に記載の半導体メモリ素子であって、前記第２内部クロックが、前記第１内部クロックの周波数に比べてｎ倍速く、前記ｎは整数であることを特徴とする半導体メモリ素子を提供する。
【００３９】
第８発明では、第７発明に記載の半導体メモリ素子であって、前記２ｎは、順次印加される前記外部データを前記内部データとして整列するとき、プリフェッチされるデータのビット数であることを特徴とする半導体メモリ素子を提供する。
【００４０】
第９発明では、第８発明に記載の半導体メモリ素子であって、前記データ入出力制御手段は、前記第２内部クロックに同期され、前記外部データが印加されるか、または出力されるデータ入出力部と、前記データが同期された信号を前記第２内部クロックまたは第１内部クロックに転換して出力するドメインクロス部とを備えることを特徴とする半導体メモリ素子を提供する。
【００４１】
第１０発明では、第９発明に記載の半導体メモリ素子であって、前記ドメインクロス部は、前記第２内部クロックに同期されて順次印加される前記データ入出力部の出力データが印加され、これを前記第１内部クロックに同期させて並列形態の内部データとして出力する入力プリフェッチ部と、前記第１内部クロックに同期されて並列形態の内部データが印加され、これを前記第２内部クロックに同期させて直列形態のデータとして出力する出力プリフェッチ部とを備えることを特徴とする半導体メモリ素子を提供する。
【００４２】
第１１発明では、第１０発明に記載の半導体メモリ素子であって、前記データ入出力部は、前記第２内部クロックに同期され、前記外部データが印加されて前記内部データとして出力するデータ入力部と、前記第２内部クロックに同期させ、前記出力プリフェッチ部の出力データを前記外部データとして出力するデータ出力部とを備えることを特徴とする半導体メモリ素子を提供する。
【００４３】
第１２発明では、第１１発明に記載の半導体メモリ素子であって、前記低速動作手段が、前記第１内部クロックに同期され、複数の外部コマンド及びアドレスが印加される外部信号入力部と、該外部信号入力部の出力信号に応答して前記内部データを格納するか、または格納されているデータを出力するコアブロックとを備えることを特徴とする半導体メモリ素子を提供する。
【００４４】
第１３発明では、第１クロックが印加されて第１内部クロックを生成する信号クロック生成手段と、前記第１クロックより高い周波数を有する第２クロックが印加されて第２内部クロックを生成するデータクロック生成手段と、前記第１内部クロック及び前記第２内部クロックに同期されて印加される外部データを内部データとして入力するか、または内部データを外部データとして出力するデータ入出力制御手段と、前記第１内部クロックに同期されて外部コマンド及びアドレスに対応する駆動を行い、前記内部データを格納または出力する低速動作手段とを備えることを特徴とする半導体メモリ素子を提供する。
【００４５】
第１４発明では、第１３発明に記載の半導体メモリ素子であって、前記第２クロックが、前記第１クロックの周波数に比べてｎ倍速く、前記ｎは整数であることを特徴とする半導体メモリ素子を提供する。
【００４６】
第１５発明では、第１４発明に記載の半導体メモリ素子であって、前記２ｎが、順次印加される前記外部データを前記内部データとして整列するとき、プリフェッチされるデータのビット数であることを特徴とする半導体メモリ素子を提供する。
【００４７】
第１６発明では、第１５発明に記載の半導体メモリ素子であって、前記データ入出力制御手段が、前記第２内部クロックに同期されて前記外部データが印加されるか、または出力されるデータ入出力部と、前記データが同期された信号を前記第２内部クロックまたは第１内部クロックに転換して出力するドメインクロス部とを備えることを特徴とする半導体メモリ素子を提供する。
【００４８】
第１７発明では、第１６発明に記載の半導体メモリ素子であって、前記ドメインクロス部は、前記第２内部クロックに同期されて順次印加される前記データ入出力部の出力データが印加され、これを前記第１内部クロックに同期させて並列形態の内部データとして出力する入力プリフェッチ部と、前記第１内部クロックに同期されて並列形態の内部データが印加され、これを前記第２内部クロックに同期させて直列形態のデータとして出力する出力プリフェッチ部とを備えることを特徴とする半導体メモリ素子を提供する。
【００４９】
第１８発明では、第１７発明に記載の半導体メモリ素子であって、前記データ入出力部は、前記第２内部クロックに同期されて前記外部データが印加されて前記内部データとして出力するデータ入力部と、前記第２内部クロックに同期させて前記出力プリフェッチ部の出力データを前記外部データとして出力するデータ出力部とを備えることを特徴とする半導体メモリ素子を提供する。
【００５０】
第１９発明では、第１８発明に記載の半導体メモリ素子であって、前記低速動作手段が、前記第１内部クロックに同期され、複数の外部コマンド及びアドレスが印加される外部信号入力部と、該外部信号入力部の出力信号に応答して前記内部データを格納するか、または格納されているデータを出力するコアブロックとを備えることを特徴とする半導体メモリ素子を提供する。
【００５１】
第２０発明では、第１クロックに同期され、外部から印加される書込みコマンド及びアドレスが印加されるステップと、前記第１クロックより高い周波数を有する第２クロックに同期されて順次印加される外部データが入力されるステップと、前記第１クロックに同期させて前記外部データを並列形態の内部データとして整列するステップと、前記第１クロックに同期され、前記アドレスに対応するセルに前記内部データを格納するステップと
を含むことを特徴とする半導体メモリ素子の駆動方法を提供する。
【００５２】
第２１発明では、第２０発明に記載の半導体メモリ素子の駆動方法であって、前記第２クロックが、前記第１クロックの周波数に比べてｎ倍速く、前記ｎは整数であることを特徴とする半導体メモリ素子の駆動方法を提供する。
【００５３】
第２２発明では、第２１発明に記載の半導体メモリ素子の駆動方法であって、前記２ｎが、並列形態に整列されている前記内部データのビット数であることを特徴とする半導体メモリ素子の駆動方法を提供する。
【００５４】
第２３発明では、第１クロックに同期され、外部から印加される読出しコマンド及びアドレスが印加されるステップと、前記第１クロックに同期され、前記アドレスに対応するセルから並列形態の内部データを出力するステップと、前記内部データを前記第１クロックより高い周波数を有する第２クロックに同期された直列形態のデータとして整列するステップと、前記直列形態のデータを前記第２クロックに同期させて外部データとして出力するステップとを含むことを特徴とする半導体メモリ素子の駆動方法を提供する。
【００５５】
第２４発明では、第２３発明に記載の半導体メモリ素子の駆動方法であって、前記第２クロックが、前記第１クロックの周波数に比べてｎ倍速く、前記ｎは整数であることを特徴とする半導体メモリ素子の駆動方法を提供する。
【００５６】
第２５発明では、第２４発明に記載の半導体メモリ素子の駆動方法であって、前記２ｎが、並列形態に整列されている前記内部データのビット数であることを特徴とする半導体メモリ素子の駆動方法を提供する。
【００５７】
第２６発明では、データストローブ信号が印加されて内部データストローブ信号を生成するか、または内部ＤＬＬクロックが印加されて前記データストローブ信号を生成するデータストローブ信号生成手段と、第１内部クロックと前記第１内部クロックに比べて高い周波数を有する前記内部ＤＬＬクロックと、第２内部クロックに同期されて外部データを内部データとして入力されるか、または内部データを外部データとして出力するデータ入出力制御手段と、前記第１内部クロックに同期されて外部コマンド及びアドレスに対応する駆動を行い、前記内部データを格納または出力する低速動作手段とを備えることを特徴とする半導体メモリ素子を提供する。
【００５８】
第２７発明では、第２６発明に記載の半導体メモリ素子であって、前記第２内部クロックの周波数を分周し、前記第１内部クロックを出力する分周手段をさらに備えることを特徴とする半導体メモリ素子を提供する。
【００５９】
第２８発明では、第１クロックが印加されて第１内部クロックを生成する信号クロック生成手段と、前記第１クロックより高い周波数を有する第２クロックが印加されて素子内のブロックが有する電波遅延の分、先立つアクティブ時点を有する内部ＤＬＬクロックを生成するデータクロック生成手段と、データストローブ信号が印加されて内部データストローブ信号を生成するか、または前記内部ＤＬＬクロックが印加されて前記データストローブ信号を生成するデータストローブ信号生成手段と、前記第１内部クロックと前記内部ＤＬＬクロック、及び前記内部データストローブ信号に同期されて外部データを内部データとして入力されるか、または内部データを外部データとして出力するデータ入出力制御手段と、前記第１内部クロックに同期されて外部コマンド及びアドレスに対応する駆動を行って前記内部データを格納または出力する低速動作手段とを備えることを特徴とする半導体メモリ素子を提供する。
【００６０】
第２９発明では、第２７発明または第２８発明に記載の半導体メモリ素子であって、前記内部ＤＬＬクロック及び前記データストローブ信号が、前記第１内部クロックの周波数に比べてｎ倍速く、前記ｎは整数であることを特徴とする半導体メモリ素子を提供する。
【００６１】
第３０発明では、第２９発明に記載の半導体メモリ素子であって、前記２ｎが、順次印加される前記外部データを前記内部データとして整列するとき、プリフェッチされるデータのビット数であることを特徴とする半導体メモリ素子を提供する。
【００６２】
第３１発明では、第３０発明に記載の半導体メモリ素子であって、前記データストローブ信号生成手段が、前記データストローブ信号を内部電圧レベルの前記内部データストローブ信号として出力するデータストローブ信号入力部と、前記内部ＤＬＬクロックが印加されて前記データストローブ信号として出力するデータストローブ信号出力部とを備えることを特徴とする半導体メモリ素子を提供する。
【００６３】
第３２発明では、第３１発明に記載の半導体メモリ素子であって、前記データ入出力制御手段が、前記内部ＤＬＬクロックまたは前記内部データストローブ信号に同期されて前記外部データが印加されるか、または出力されるデータ入出力部と、前記データが同期された信号を前記内部ＤＬＬクロックまたは前記第１内部クロックに転換して出力するドメインクロス部とを備えることを特徴とする半導体メモリ素子を提供する。
【００６４】
第３３発明では、第３２発明に記載の半導体メモリ素子であって、前記ドメインクロス部が、前記内部データストローブ信号に同期されて順次印加される前記データ入出力部の出力データが印加され、これを前記第１内部クロックに同期させて並列形態の内部データとして出力する入力プリフェッチ部と、前記第１内部クロックに同期されて並列形態の内部データが印加され、これを前記内部ＤＬＬクロックに同期させて直列形態のデータとして出力する出力プリフェッチ部とを備えることを特徴とする半導体メモリ素子を提供する。
【００６５】
第３４発明では、第３３発明に記載の半導体メモリ素子であって、前記データ入出力部が、前記内部データストローブ信号に同期され、前記外部データが印加されるデータ入力部と、前記内部ＤＬＬクロックに同期させて前記出力プリフェッチ部の出力データを前記外部データとして出力するデータ出力部とを備えることを特徴とする半導体メモリ素子を提供する。
【００６６】
第３５発明では、第３４発明に記載の半導体メモリ素子であって、前記低速動作手段が、前記第１内部クロックに同期され、複数の外部コマンド及びアドレスが印加される外部信号入力部と、該外部信号入力部の出力信号に応答して前記内部データを格納するか、または格納されているデータを出力するコアブロックとを備えることを特徴とする半導体メモリ素子を提供する。
【００６７】
第３６発明では、第１クロックに同期され、外部から印加される読出しコマンド及びアドレスが印加されるステップと、前記第１クロックに同期され、前記アドレスに対応するセルから並列形態の内部データを出力するステップと、前記内部データを前記第１クロックより高い周波数を有するＤＬＬクロックに同期された直列形態のデータとして整列するステップと、前記ＤＬＬクロックと同じ周波数を有するデータストローブ信号を生成するステップと、前記直列形態のデータを前記ＤＬＬクロックに同期させて外部データとして出力し、前記データストローブ信号を出力するステップとを含むことを特徴とする半導体メモリ素子の駆動方法を提供する。
【００６８】
第３７発明では、第３６発明に記載の半導体メモリ素子の駆動方法であって、前記ＤＬＬクロック及び前記データストローブ信号が、前記第１クロックの周波数に比べてｎ倍速く、前記ｎは整数であることを特徴とする半導体メモリ素子の駆動方法を提供する。
【００６９】
第３８発明では、第３７発明に記載の半導体メモリ素子の駆動方法であって、前記２ｎが、並列形態に整列されている前記内部データのビット数であることを特徴とする半導体メモリ素子の駆動方法を提供する。
【発明の効果】
【００７０】
本発明によれば、内部駆動時にはデータの入力及び出力時に用いられるクロックより低い周波数を有するクロックを用いることにより、データの伝送率を高めるとともに、内部から頻繁に発生する不要な駆動を防止して電流の消費を低減することができる。
【００７１】
また、低い周波数のクロックに同期されて内部動作を行うため、タイミングマージンが確保され、安定した駆動により信頼性を向上させるという効果がある。
【発明を実施するための最良の形態】
【００７２】
以下、添付図面を参照しつつ本発明の一実施形態を説明する。
【００７３】
図３は、本発明の第１実施形態による半導体メモリ素子を説明するためのブロック構成図である。
【００７４】
図３に示すように、本発明の第１実施形態による半導体メモリ素子は、外部信号クロックＴＣＬＫ（これを例えば、第１クロックとする）が印加され、内部信号クロックＴＣＬＫＩ（これを例えば、第１内部クロックとする）を生成する信号クロック生成手段１２０と、外部信号クロックＴＣＬＫより高い周波数を有する外部データクロックＤＣＬＫ（これを例えば、第２クロックとする）が印加され、内部データクロックＤＣＬＫＩ（これを例えば、第２内部クロックとする）を生成するデータクロック生成手段１４０と、内部信号クロックＴＣＬＫに同期させ、プリフェッチデータを入力または出力し、または、内部データクロックＤＬＣＫＩに同期させて外部データＤＱ〔０：ｍ〕を入力または出力するデータ入出力制御手段３００と、内部信号クロックＴＣＬＫに同期されて外部コマンド及びアドレスに対応する駆動を行い、プリフェッチデータを格納または出力する低速動作手段２００とを備える。
【００７５】
低速動作手段２００は、内部信号クロックＴＣＬＫＩに同期されて外部コマンドＣＫＥ、／ＣＳ、・・・、／ＲＡＳ及びアドレスＡ<０：ｎ>、ＢＡ<０：ｉ>が印加される外部信号入力部２２０と、外部信号入力部２２０の出力信号に応答してプリフェッチデータを格納するか、または格納されているデータを出力するコアブロック２４０とを備える。
【００７６】
データ入出力制御手段３００は、内部データクロックＤＣＬＫＩに同期されて外部データＤＱ〔０：ｍ〕が印加されるデータ入力部３２０と、上記外部データＤＱ〔０：ｍ〕を出力するデータ出力部３８０と、データの同期化信号を内部データクロックＤＣＬＫＩまたは内部信号クロックＴＣＬＫＩに転換して出力するドメインクロス部３４０、３６０とを備える。
【００７７】
データ入力部３２０及びデータ出力部３８０は、内部データクロックＤＣＬＫＩに同期されて外部データＤＱ〔０：ｍ〕が印加され、内部データとして出力するデータ入力部３２０と、内部データクロックＤＣＬＫＩに同期させ、出力プリフェッチ部３６０の出力データを外部データＤＱ〔０：ｍ〕として出力するデータ出力部３８０とを備える。
【００７８】
ドメインクロス部３４０、３６０は、内部データクロックＤＣＬＫＩに応答してデータ入力部３２０の出力データが印加されて、これを内部信号クロックＴＣＬＫＩに同期させ、並列形態のプリフェッチデータとして出力する入力プリフェッチ部３４０と、内部信号クロックＴＣＬＫＩに応答してコアブロック２４０の出力データが印加され、これを内部データクロックＤＣＬＫＩに同期させ、直列形態のデータとして整列して出力する出力プリフェッチ部３６０とを備える。
【００７９】
参考として、第１実施形態による半導体メモリ素子は、それぞれ異なる周波数を有する外部信号クロックＴＣＬＫと、外部データクロックＤＣＬＫが印加されて駆動される場合を例示したが、外部データクロックＤＣＬＫのみが印加され、これを分周して低い周波数を有する信号クロックＴＣＬＫを独自に生成することができる。
【００８０】
一方、前述したような半導体メモリ素子は、互いに異なる周波数を有する外部信号クロックＴＣＬＫ及び外部データクロックＤＣＬＫが印加される。このとき、素子は外部データＤＱ〔０：ｍ〕の印加及び出力時に外部データクロックＴＣＬＫに同期されて駆動される。また、データ以外のコマンドＣＫＥ、／ＣＳ、・・・、／ＲＡＳ及びアドレスＡ<０：ｎ>、ＢＡ<０：ｉ>の印加と、これに対応する駆動は外部信号クロックＴＣＬＫに同期されて駆動される。
【００８１】
一方、以下では前述したような半導体メモリ素子の駆動を書込み駆動時及び読出し駆動時に分けて、図を参照しつつ説明する。
【００８２】
図４Ａは、図３に示す第１実施形態に係る半導体メモリ素子の書込み動作によるデータ入力を示す図である。
【００８３】
信号クロック生成手段１２０は、外部信号クロックＴＣＬＫが印加されると内部電圧レベルに変換し、これを内部信号クロックＴＣＬＫＩとして出力し、データクロック生成手段１４０は、外部データクロックＤＣＬＫが印加されると内部データクロックＤＣＬＫＩとして出力する。このとき、外部データクロックＤＣＬＫは、外部信号クロックＴＣＬＫが有する周波数に比べ、２倍の周波数を有する。よって、これが印加されて生成される内部データクロックＤＣＬＫＩも内部信号クロックＴＣＬＫＩの周波数に比べ、２倍高い周波数を有する。
【００８４】
外部信号入力部２２０は、内部信号クロックＴＣＬＫＩに同期されて外部から印加される書込みコマンド及びアドレスＡ<０：ｎ>、ＢＡ<０：ｉ>を内部書込み信号及び内部アドレスとして出力する。
【００８５】
外部データＤＱ〔０：ｍ〕は、外部データクロックＤＣＬＫに同期されて順次印加される。よって、データ入力部３２０は、内部データクロックＤＣＬＫＩのエッジに同期され、外部データＤＱ〔０：ｍ〕が印加された後、これを内部データとして出力する。
【００８６】
入力プリフェッチ部３４０は、内部データクロックＤＣＬＫＩに応答して順次印加される内部データを整列し、内部信号クロックＴＣＬＫＩに同期させて並列形態のプリフェッチデータとして出力する。
【００８７】
コアブロック２４０は、外部信号入力部２２０の出力信号である内部書込み信号に応答して内部アドレスに対応するセルに入力プリフェッチ部３４０の並列形態のプリフェッチデータを格納する。このとき、コアブロック２４０は、内部信号クロックＴＣＬＫＩに同期されて駆動される。
【００８８】
図４Ｂは、図３に示す第１実施形態に係る半導体メモリ素子の読出し動作によるデータ入力を示す図である。
【００８９】
信号クロック生成手段１２０は、外部信号クロックＴＣＬＫが印加されて内部電圧レベルに変換し、これを内部信号クロックＴＣＬＫＩとして出力し、データクロック生成手段１４０は、外部データクロックＤＣＬＫが印加されて内部データクロックＤＣＬＫＩとして出力する。このとき、外部データクロックＤＣＬＫは、外部信号クロックＴＣＬＫが有する周波数に比べ、２倍の周波数を有する。よって、これが印加されて生成される内部データクロックＤＣＬＫＩも内部信号クロックＴＣＬＫＩの周波数に比べ、２倍高い周波数を有する。
【００９０】
外部信号入力部２２０は、内部信号クロックＴＣＬＫＩに同期されて外部から印加される読出しコマンド及びアドレスＡ<０：ｎ>、ＢＡ<０：ｉ>を内部読出し信号及び内部アドレスとして出力する。
【００９１】
コアブロック２４０は、内部読出し信号に応答して内部アドレスに対応するセルに格納されているデータを並列形態のプリフェッチデータとして出力する。このとき、コアブロック２４０は、内部信号クロックＴＣＬＫＩに同期されて駆動される。
出力プリフェッチ部３６０は、内部信号クロックＴＣＬＫＩに同期させて並列形態のプリフェッチデータを整列し、これを内部データクロックＤＣＬＫＩに同期させて直列形態の内部データとして出力する。
【００９２】
データ出力部３８０は、内部データクロックＤＣＬＫＩに同期させて直列形態の内部データを、データパッドを介して外部データＤＱ〔０：ｍ〕として出力する。
【００９３】
このとき、外部データＤＱ〔０：ｍ〕は、外部データクロックＤＣＬＫの立ち上がりエッジ及び立ち下がりエッジに同期されて出力される。
【００９４】
参考として、４ビットプリフェッチされる場合として、外部信号クロックＴＣＬＫは、外部データクロックＤＣＬＫに比べて１／２倍の周波数を有する。例えば、８ビットのデータがプリフェッチされて並列に処理される場合、外部信号クロックＴＣＬＫは、外部データクロックＤＣＬＫに比べて１／４倍の周波数を有する。すなわち、外部信号クロックＴＣＬＫと外部データクロックＤＣＬＫの周波数関係は、プリフェッチされるデータのビット数によって多様な倍数関係を維持することができる。
【００９５】
一方、前述した本発明の第１実施形態による半導体メモリ素子は、異なる周波数を有する２つの外部信号クロックＴＣＬＫ及び外部データクロックＤＣＬＫが印加されて駆動される。具体的に、データの入出力及びプリフェッチ駆動時には、外部データクロックＤＣＬＫに同期して駆動され、これ以外にプリフェッチされたデータの処理及び外部信号に対応する駆動時には外部信号クロックＴＣＬＫに同期して駆動される。
【００９６】
従って、データの伝送率を高めようとするとき、外部データクロックＤＣＬＫの周波数のみを増加させればよい。再度言及すると、高周波外部データクロックＤＣＬＫの立ち上がりエッジ及び立ち下がりエッジに同期させてデータを入力または出力し、素子内の処理時には並列形態のプリフェッチされたデータとして同時に処理することができ、より低い周波数の外部信号クロックＴＣＬＫに同期されて駆動される。このとき、外部データクロックＤＣＬＫの周波数は、プリフェッチされるデータが２Ｎビットである場合、外部信号クロックに比べてＮ倍だけ高い。
【００９７】
このように、データの入出力によるクロックと素子内の内部駆動のため、それぞれ異なる周波数のクロックを用いることにより、従来の高周波数の駆動クロックによる不要な動作をなくすことができる。よって、不要な駆動による電流の消費を低減することができる。
これだけでなく、素子内の駆動時に従来より低い周波数である信号クロックに同期されて駆動されるため、各信号に対するセットアップタイム及びホールドタイムに対するマージンを増加させることができ、安定した駆動を有する。
【００９８】
一方、以下ではデータの入出力時にデータストローブ信号ＤＱＳを用いる第２実施形態の半導体メモリ素子について説明する。このとき、データストローブ信号ＤＱＳの立ち上がりエッジ及び立ち下がりエッジに同期されてデータが入出力され、データストローブ信号ＤＱＳは、データクロックＤＣＬＫと同じ周波数を有することを特徴とする。参考として、データストローブ信号ＤＱＳの使用は、データ伝送率が高まる場合に用いられる。
【００９９】
図５は、第２実施形態による半導体メモリ素子を説明するためのブロック構成図である。
【０１００】
図５に示すように、第２実施形態による半導体メモリ素子は、回路的実現において図３に示す半導体メモリ素子と類似し、データストローブ信号ＤＱＳが印加されて内部データストローブ信号ＤＳ＿ＣＬＫを生成するか、または内部ＤＬＬクロックＤＬＬ＿ＣＬＫが印加されてデータストローブ信号ＤＱＳを生成するデータストローブ信号生成手段４００をさらに備える。
【０１０１】
データストローブ信号生成手段４００は、外部から印加されるデータストローブ信号ＤＱＳを内部電圧レベルの内部データストローブ信号ＤＳ＿ＣＬＫとして出力するデータストローブ信号入力部４２０と、ＤＬＬクロックＤＬＬ＿ＣＬＫが印加されてデータストローブ信号ＤＱＳとして出力するデータストローブ信号出力部４４０とを含む。
【０１０２】
データクロック生成手段１４０は、外部データクロックＤＣＬＫが印加されて素子内のブロックが有する電波遅延の分、先立ってアクティブ時点を有するＤＬＬクロックＤＬＬ＿ＣＬＫとして出力する。
【０１０３】
このように、外部データＤＱ〔０：ｍ〕が、データストローブ信号ＤＱＳに同期されて入力及び出力されるため、データ入出力制御手段３００の駆動クロックが変わる。よって、図を参照して上記について詳細に説明する。
【０１０４】
参考として、図３に示す第１半導体メモリ素子と類似したブロックについては、同じ符号を付し、新しく追加されたデータストローブ信号生成手段４００にのみ新たな符号を付する。
【０１０５】
図６Ａは、図５に示す半導体メモリ素子の書込み駆動時の動作タイミング図である。
信号クロック生成手段１２０は、外部信号クロックＴＣＬＫが印加されて内部電圧レベルに変換し、これを内部信号クロックＴＣＬＫＩとして出力する。
外部信号入力部２２０は、内部信号クロックＴＣＬＫＩに同期されて外部から印加される書込みコマンド及びアドレスＡ<０：ｎ>、ＢＡ<０：ｉ>を内部書込み信号及び内部アドレスとして出力する。
【０１０６】
データストローブ信号ＤＱＳの立ち上がりエッジ及び立ち下がりエッジに同期されて外部データＤＱ〔０：ｍ〕が順次印加される。
【０１０７】
従って、データストローブ信号入力部４２０は、データストローブ信号ＤＱＳの立ち上がりエッジ及び立ち下がりエッジの各々に同期されてアクティブになる内部データストローブ信号ＤＳ＿ＣＬＫとして出力する。また、データ入力部３２０は、内部データストローブ信号ＤＳ＿ＣＬＫのエッジに同期されて外部データＤＱ〔０：ｍ〕が印加されて内部データとして出力する。このとき、データストローブ信号ＤＱＳは、外部信号クロックＴＣＬＫが有する周波数に比べて２倍の周波数を有し、これは外部データクロックと同じ周波数である。よって、外部データクロックＤＣＬＫとデータストローブ信号ＤＱＳは、内部信号クロックＴＣＬＫＩの周波数に対して２倍高い周波数を有する。
【０１０８】
入力プリフェッチ部３４０は、内部データストローブ信号ＤＳ＿ＣＬＫに応答して順次印加される内部データを整列し、内部信号クロックＴＣＬＫＩに同期させて並列形態のプリフェッチデータとして出力する。
【０１０９】
コアブロック２４０は、外部信号入力部２２０の出力信号である内部書込み信号に応答し、内部アドレスに対応するセルに入力プリフェッチ部３４０の並列形態のプリフェッチデータを格納する。このとき、コアブロック２４０は内部信号クロックＴＣＬＫＩに同期されて駆動される。
【０１１０】
前述したように、第２実施形態に係る半導体メモリ素子は、書込み駆動時に外部信号クロックＴＣＬＫに比べ、２倍速い周波数を有するデータストローブ信号ＤＱＳの立ち上がりエッジ及び立ち下がりエッジに同期した外部データＤＱ〔０：ｍ〕が印加される。すなわち、外部データＤＱ〔０：ｍ〕を内部データストローブ信号ＤＳ＿ＣＬＫに同期させて印加された後、並列形態のプリフェッチデータとして整列し、この後コマンドに対応する駆動及びプリフェッチデータは、内部信号クロックＴＣＬＫＩに同期されて実行される。
【０１１１】
図６Ｂは、図５に示す半導体メモリ素子の読出し駆動時の動作タイミング図である。
【０１１２】
信号クロック生成手段１２０は、外部信号クロックＴＣＬＫが印加されて内部電圧レベルに変換し、これを内部信号クロックＴＣＬＫＩとして出力する。データクロック生成手段１４０は、外部データクロックＤＣＬＫが印加されてデータが有する素子内の遅延の分、先立ったアクティブ時点を有するＤＬＬクロックＤＬＬ＿ＣＬＫとして出力する。このとき、外部データクロックＤＣＬＫは、外部信号クロックＴＣＬＫが有する周波数に比べて２倍の周波数を有する。よって、これが印加されて生成されるＤＬＬクロックＤＬＬ＿ＣＬＫも内部信号クロックＴＣＬＫＩの周波数に対して２倍高い周波数を有する。
【０１１３】
外部信号入力部２２０は、内部信号クロックＴＣＬＫＩに同期され、外部から印加される読出しコマンド及びアドレスＡ<０：ｎ>、ＢＡ<０：ｉ>を内部読出し信号及び内部アドレスとして出力する。
【０１１４】
コアブロック２４０は、内部読出し信号に応答し、内部アドレスに対応するセルに格納されているデータを並列形態のプリフェッチデータとして出力する。このとき、コアブロック２４０は、内部信号クロックＴＣＬＫＩに同期されて駆動される。
【０１１５】
出力プリフェッチ部３６０は、内部信号クロックＴＣＬＫＩに同期されてコアブロック２４０のプリフェッチデータを整列し、これをＤＬＬクロックＤＬＬ＿ＣＬＫに同期させて直列形態の内部データとして出力する。
【０１１６】
データ出力部３８０は、ＤＬＬクロックＤＬＬ＿ＣＬＫに同期させて外部データＤＱ〔０：ｍ〕として出力する。また、データストローブ信号出力部４４０は、ＤＬＬクロックＤＬＬ＿ＣＬＫが印加されてデータストローブ信号ＤＱＳを生成し、これを外部に出力する。
【０１１７】
このとき、外部データＤＱ〔０：ｍ〕は、データストローブ信号ＤＱＳの立ち上がりエッジ及び立ち下がりエッジに同期されて出力される。
【０１１８】
前述したように、第２実施形態による半導体メモリ素子もデータの入力及び出力時に用いられるクロックと内部駆動のためのクロックの周波数を異にすることにより、従来、内部で発生していた不要な電流の消費を低減する同じ効果を有する。これだけでなく、内部駆動のためのクロック周波数が遅くなることにより各信号に対するセットアップタイム及びホールドタイムに対するマージンも増加させることができる。
【０１１９】
一方、前述した本発明で用いられるクロックは、安定した入力及び出力のためにディファレンシャル信号として用いられる。
【０１２０】
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【０１２１】
【図１】従来技術に係る半導体メモリ素子を説明するためのブロック構成図
【図２Ａ】図１に示す半導体メモリ素子の書込み動作時及び読出し動作時のデータのタイミングチャート図
【図２Ｂ】図１に示す半導体メモリ素子の書込み動作時及び読出し動作時のデータのタイミングチャート図
【図３】本発明の第１実施形態に係る半導体メモリ素子を説明するためのブロック構成図
【図４Ａ】図３に示す第１実施形態に係る半導体メモリ素子の書込み動作及び読出し動作によるデータ入力を示す図
【図４Ｂ】図３に示す第１実施形態に係る半導体メモリ素子の書込み動作及び読出し動作によるデータ入力を示す図
【図５】第２実施形態に係る半導体メモリ素子を説明するためのブロック構成図
【図６Ａ】図５に示す半導体メモリ素子の書込み駆動時及び読出し駆動時の動作を説明するためのタイミングチャート図
【図６Ｂ】図５に示す半導体メモリ素子の書込み駆動時及び読出し駆動時の動作を説明するためのタイミングチャート図
【符号の説明】
【０１２２】
１２０        信号クロック生成手段
１４０        データクロック生成手段
２００        低速動作手段
３００        データ入出力制御手段
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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