(57)【要約】【課題】  速度ディスクリミネータ方式のブラシレスモータの速度制御回路では、設定速度を低速にした場合、速度制御信号の出力頻度が低下する。その結果、低速領域における速度制御の精度が低下していた。【解決手段】  速度ディスクリ回路６において、ＦＧ信号Ｓ２を逓倍した逓倍信号Ｓ３を基準クロックとして用いる。この場合、カウントされる外部クロックＥＣＬＫの周波数は、逓倍回路５の逓倍率を変化させることにより自由に設定できる。したがって、設定速度によらず、精度の高い速度制御が可能となる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
モータの回転速度を検出して、該回転速度に比例する周波数の回転速度信号を出力する検出回路と、
前記回転速度信号の周波数を逓倍して、逓倍信号を出力する逓倍回路と、
前記モータの設定速度に応じて設定される外部クロック信号の周波数を、前記逓倍信号を基準クロックとして使用し、カウントするカウンタと、
前記カウントのカウント値と、規定カウント値と、の差に応じて、前記モータの速度制御信号を出力する論理ゲート回路と、を備えることを特徴とするモータの速度制御回路。
【請求項２】
前記外部クロック信号の周波数は、前記設定速度時における前記回転速度信号の周波数に比例するように設定されることを特徴とする請求項１に記載のモータの速度制御回路。
【請求項３】
前記外部クロック信号の周波数は、前記逓倍手段における逓倍率に比例することを特徴とする請求項１に記載のモータの速度制御回路。
【請求項４】
前記逓倍回路は、ＰＬＬ回路により構成され、
前記逓倍率は、前記ＰＬＬ回路の分周値により設定されることを特徴とする請求項３に記載のモータの速度制御回路。
【請求項５】
前記外部クロックの周波数は、前記設定速度時における前記回転速度信号の周波数と前記逓倍率とを乗じた値と、前記外部クロックの周波数と前記規定カウント値とを乗じた値と、が等しくなるように設定されることを特徴とする請求項３に記載のモータの速度制御回路。
【請求項６】
前記モータは、前記速度制御信号に基づき回転速度が変化し、
前記速度制御信号は、前記変化後の回転速度に応じて出力されることを特徴とする請求項１に記載のモータの速度制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータの速度制御回路に関し、特に、速度ディスクリミネータ方式のモータの速度制御回路に関する。
【背景技術】
【０００２】
速度ディスクリミネータ方式のモータの速度制御回路は、簡単な回路構成で、モータをディジタル制御できる速度制御回路であり、プリンタ、コピー機等の事務機器を中心に用いられている。
【０００３】
一般に、速度ディスクリミネータ方式では、フィードバックループが形成され、モータは、高精度に速度制御される。具体的には、先ず、モータの回転速度が検出される。次に、該回転速度に比例した周波数のＦＧ（Ｆｒｅｑｕｅｎｃｙ  Ｇｅｎｅｒａｔｏｒ）信号が出力される。次に、該ＦＧ信号の周波数は、基準クロックの周波数を基に、カウンタにより計測される。尚、この基準クロックの周波数は、モータの設定速度に応じて調整される。次に、前記カウンタにより計測されたカウント値と、前記カウンタの規定カウントと、の差に応じて、モータの加速命令、または減速命令が出力される。そして、これらの命令を受けたモータの回転速度が再度検出され、上記の動作が繰り返されることで、モータは、定回転制御される。
【０００４】
図７は、従来技術に係る速度ディスクリ回路のブロック図を示す。また、図８は、従来技術に係る速度ディスクリ回路のタイミングチャートを示す。
【０００５】
先ず、前記ＦＧ信号ＦＧは、１／２分周３１に入力されて、１／２の周波数の１／２ＦＧ信号１／２ＦＧに変換される。次に、１／２ＦＧ信号１／２ＦＧは、トリガパルス発生器３２に入力される。そして、該トリガパルス発生器３２において、前記１／２ＦＧ信号１／２ＦＧが立ち上がるとトリガパルスＴ１（立上がりパルス）が出力され、前記１／２ＦＧ信号１／２ＦＧが立ち下がるとトリガパルスＴ２（立下りパルス）が出力される。次に、第１カウンタ３３において、前記トリガパルスＴ１により、前記基準クロックＣＬＫが前記規定化カウント値でカウントされたパルス信号Ｐ１が出力される。また、第２カウンタ３４において、トリガパルスＴ２により、前記パルス信号Ｐ１と同じパルス幅のパルス信号Ｐ２が出力される。次に、出力回路のＡＮＤゲート３６から、前記パルス信号Ｐ１及び前記パルス信号Ｐ２が「Ｈ」の時間にファスト信号Ｆ（減速命令）としてパルス電圧信号が出力される。また、出力回路のＮＯＲゲート３５から、前記パルス信号Ｐ１及び前記パルス信号Ｐ２が「Ｌ」の時間に、スロー信号Ｓ（加速命令）としてパルス電圧信号が出力される。
【０００６】
関連した技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特開２００１−２８２０４６
【発明の開示】
【発明が解決しようとする課題】
【０００７】
モータの設定速度は、前記基準クロックの周波数によって切り替えられていた。すなわち、前記基準クロックの周波数が低く設定されると、前述のパルス幅は長くなるため、設定速度は低速に切り替わる。一方、前記基準クロックの周波数が高く設定されると、前述のパルス幅は短くなるため、設定速度は高速に切り替わる。
【０００８】
しかしながら、従来技術に係るモータの速度制御回路では、設定速度を低速にした場合、速度制御の精度が低下していた。
【０００９】
図９は、図８の場合に比べて、設定速度を２倍にした場合のタイミングチャートを示す。前述した様に、前記ＦＧ信号ＦＧ、及び前記１／２ＦＧ信号１／２ＦＧの周波数は、モータの回転速度に比例する。したがって、モータが略２倍の回転速度で回転しているとき、前記ＦＧ信号ＦＧ、及び前記１／２ＦＧ信号１／２ＦＧの周波数も略２倍となる。ところで、前記ファスト信号Ｆ、及び前記スロー信号Ｓは、前記ＦＧ信号ＦＧの１周期につき１回出力される。したがって、図９における単位時間当りの前記ファスト信号Ｆ、及び前記スロー信号Ｓの出力頻度は、図８の２倍となる。
【００１０】
一方、図１０は、図８の場合に比べて、設定速度を１／２倍にした場合のタイミングチャートを示す。この場合、前記ＦＧ信号ＦＧ、及び前記１／２ＦＧ信号１／２ＦＧの周波数も略１／２倍となる。したがって、図１０における単位時間当りの前記ファスト信号Ｆ、及び前記スロー信号Ｓの出力頻度は、図８の１／２倍となる。
【００１１】
すなわち、前記ファスト信号Ｆ、及び前記スロー信号Ｓが出力される頻度は、設定速度と比例する。このため、設定速度が低速の場合、前記ファスト信号Ｆ、及び前記スロー信号Ｓが出力される頻度が減少するため、速度制御の精度が低下していた。
【課題を解決するための手段】
【００１２】
上記に鑑み、本発明に係るモータの速度制御回路は、モータの回転速度を検出して、該回転速度に比例する周波数の回転速度信号を出力する検出回路と、前記回転速度信号の周波数を逓倍して、逓倍信号を出力する逓倍回路と、前記モータの設定速度に応じて設定される外部クロック信号の周波数を、前記逓倍信号を基準クロックとして使用し、カウントするカウンタと、前記カウントのカウント値と、規定カウント値と、の差に応じて、前記モータの速度制御信号を出力する論理ゲート回路と、を備えることを特徴とする。
【００１３】
また、前記外部クロック信号の周波数は、前記設定速度時における前記回転速度信号の周波数に比例するように設定されることを特徴とする。
【００１４】
また、前記外部クロック信号の周波数は、前記逓倍手段における逓倍率に比例することを特徴とする。
【００１５】
また、前記逓倍回路は、ＰＬＬ回路により構成され、前記逓倍率は、前記ＰＬＬ回路の分周値により設定されることを特徴とする。
【００１６】
また、前記外部クロックの周波数は、前記設定速度時における前記回転速度信号の周波数と前記逓倍率とを乗じた値と、前記外部クロックの周波数と前記規定カウント値とを乗じた値と、が等しくなるように設定されることを特徴とする。
【００１７】
また、前記モータは、前記速度制御信号に基づき回転速度が変化し、前記速度制御信号は、前記変化後の回転速度に応じて出力されることを特徴とする。
【発明の効果】
【００１８】
本発明に係るモータの速度制御回路では、ファスト信号Ｆ、及びスロー信号Ｓは、外部クロックの１周期につき１回出力される。このため、ファスト信号Ｆ、及びスロー信号Ｓの出力頻度を正確に設定することができる。
【００１９】
また、設定速度と、ファスト信号Ｆ、及びスロー信号Ｓの出力頻度とが、完全に比例関係となるため、設定速度対応した、ファスト信号Ｆ、及びスロー信号Ｓの出力頻度を正確に設定することができる。
【００２０】
また、逓倍率を変更することにより、設定速度を低速にした場合でも、ファスト信号Ｆ、及びスロー信号Ｓの出力頻度が減少しないようにできる。
【００２１】
また、逓倍回路をＰＬＬ回路にすることにより、逓倍率を正確に設定することができる。
【００２２】
また、フィードバックループにより、モータは精度良く定回転制御される。
【発明を実施するための最良の形態】
【００２３】
以下、本発明に係るモータの速度制御回路について、図面を参照しながら詳細に説明する。
【００２４】
図１は、第１の実施形態に係るモータの速度制御回路のブロック図を示す。
【００２５】
モータ１は、コイルＣＵ、コイルＣＶ、及びコイルＣＷの３相の駆動コイルを有する。前記モータ１は、モータドライブ２から、前記コイルＣＵ、前記コイルＣＶ、及び前記コイルＣＷに電流が供給されて駆動する。
【００２６】
先ず、前記モータ１の回転速度に比例した周波数のＦＧパターンＳ１が、ＦＧアンプ３及びヒステリシスアンプ４において、パルス電圧のＦＧ信号Ｓ２に変換される。
【００２７】
次に、前記ＦＧ信号Ｓ２は、逓倍回路５により周波数を逓倍されて、逓倍信号Ｓ３に変換される。該逓倍回路５として、例えば、図２に示すように、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路が用いられる。ＰＬＬ回路は、位相比較器２１、低域フィルタ２２、電圧制御発振器２３、及び分周器２４の帰還ループにより構成され、前記ＦＧ信号Ｓ２の位相に前記電圧制御発振器２３の出力を前記分周期２４で分周した信号の位相が同期するように働く。すなわち、前記位相比較器２１は、前記ＦＧ信号Ｓ２と、前記電圧制御発振器２３の出力を前記分周期２４で分周した信号との位相差を比較して、該位相差に応じた出力を前記低域フィルタ２２に入力する。次に、該低域フィルタ２２は、前記位相比較器２１からの出力を直流電圧にフィルタリングし、前記電圧制御発信器２３への制御電圧として入力する。ここで、該電圧制御発振器２３は、制御電圧によって出力周波数が変化する発振回路である。次に、該電圧制御発振器２３の出力信号は、前記分周器２４へ入力される。ここで、該分周器２４は、プログラマブル分周器であり、前記電圧制御発振器２３の発振周波数を、不図示のマイコンからの指令による分周比で分周する。そして、斯かる逓倍回路５の逓倍率は、この分周比によって設定される。例えば、前記分周器２４の分周比が１／２０４８の場合、前記逓倍回路５の逓倍率は２０４８倍となる。このとき、前記逓倍回路６に２５０Ｈｚの前記ＦＧ信号Ｓ２が入力されると、前記逓倍回路５から、５１２ｋＨｚの前記逓倍信号Ｓ３が出力される。
【００２８】
次に、速度ディスクリ回路６には、前記逓倍信号Ｓ３と、外部クロックＥＣＬＫとが入力される。そして、前記外部クロックＥＣＬＫの周波数は、前記逓倍信号Ｓ３を基準クロックとしてカウントされる。そして、このカウント値と、前記速度ディスクリ回路６の規定カウント値との差に応じて、前記速度ディスクリ回路６から、前記モータ１を速度制御するパルス電圧信号Ｓ４が出力される。
【００２９】
ここで前記外部クロックＥＣＬＫの周波数は、前記モータ１の設定速度と、前記逓倍回路５の逓倍率と、前記速度ディスクリ回路６の規定カウント値と、に応じて設定される。具体的には、前記外部クロックＥＣＬＫの周波数は、設定速度における前記ＦＧ信号Ｓ２の周波数と逓倍率とを乗じた値が、前記外部クロックＥＣＬＫの周波数と規定カウントとを乗じた値に等しくなるように設定される。
【００３０】
例えば、前記モータ１が、前記ＦＧ信号Ｓ２の周波数が２５０Ｈｚとなる速度で回転するように設定されたとする。また、前記速度ディスクリ回路６の規定カウント値は、５１２カウントとする。
【００３１】
このとき、前記逓倍回路５の逓倍率が、５１２倍に設定されると、前記外部クロックＥＣＬＫの周波数は、前記ＦＧ信号Ｓ２の周波数と同じ２５０Ｈｚとなるように設定される。一方、前記逓倍回路５の逓倍率が、２０４８倍に設定されると、前記外部クロックＥＣＬＫの周波数は、前記ＦＧ信号Ｓ２の周波数の４倍の１ｋＨｚとなるように設定される。
【００３２】
図３は、本実施形態に係る前記速度ディスクリ回路６のブロック図を示す。また、図４は、該速度ディスクリ回路６のタイミングチャートを示す。
【００３３】
先ず、前記外部クロックＥＣＬＫは、１／２分周３１に入力されて、１／２の周波数の１／２外部クロック１／２ＥＣＬＫに変換される。次に、該１／２外部クロック信号１／２ＥＣＬＫは、トリガパルス発生器３２に入力される。そして、該トリガパルス発生器３２において、前記１／２外部クロック信号１／２ＥＣＬＫが立ち上がると、トリガパルスＥＴ１が出力される。また、前記１／２外部クロック信号１／２ＥＣＬＫが立ち下がると、トリガパルスＥＴ２が出力される。次に、第１のカウンタ３３において、前記トリガパルスＥＴ１により、前記規定カウント値で基準クロックをカウントしたパルス信号ＦＧＰ１が出力される。また、第２のカウンタ３４において、前記トリガパルスＥＴ２により、前記規定カウント値で前記基準クロックをカウントしたパルス信号ＦＧＰ２が出力される。次に、出力回路のＮＯＲゲート３５から、前記パルス信号ＦＧＰ１、及び前記パルス信号ＦＧＰ２が「Ｌ」の時間に、ファスト信号Ｆ（減速命令）が出力される。また、出力回路のＡＮＤゲート３６から、前記パルス信号ＦＧＰ１、及び前記パルス信号ＦＧＰ２が「Ｈ」の時間に、スロー信号Ｓ（加速命令）が出力される。
【００３４】
すなわち、本発明では、前記ファスト信号Ｆ、及び前記スロー信号Ｓは、前記外部クロックＥＣＬＫの１周期に１回出力される。このため、前記モータ１の回転速度が低速に設定されても、前記逓倍回路５の逓倍率を大きくすれば、前記ファスト信号Ｆ、及び前記スロー信号Ｓの出力頻度は低下しない。例えば、前記モータが、前記ＦＧ信号の周波数が２５０Ｈｚとなる速度で回転するように設定されたとする。また、前記速度ディスクリ回路６の規定カウントは、５１２カウントとする。このとき、前記逓倍回路５の逓倍率が、２０４８倍に設定されると、前記外部クロックＥＣＬＫの周波数は、前記ＦＧ信号Ｓ２の周波数の４倍の１ｋＨＺとなり、前記ファスト信号Ｆ、及び前記スロー信号Ｓは、前記ＦＧ信号Ｓ２の１周期に４回出力される。このため、前記ＦＧ信号Ｓ２の周波数が小さくても、精度の高い回転数制御が可能となる。
【００３５】
以下、前記速度ディスクリ回路６から出力された、前記前記ファスト信号Ｆ、及び前記スロー信号Ｓからなるパルス電圧信号Ｓ４に基づく、モータの駆動回路について、図１を参照して説明する。
【００３６】
先ず、前記パルス電圧信号Ｓ４は、外付けされた設定用抵抗Ｒ１に応じて、パルス電流信号Ｓ５に変換される。
【００３７】
次に、前記パルス電流信号Ｓ５は積分回路７に入力される。該積分回路７は、オペアンプ８、コンデンサＣ１、コンデンサＣ２、及び抵抗Ｒ２により構成されている。そして、該積分回路７において、前記パルス電流信号Ｓ５は、前記コンデンサＣ１、及び前記コンデンサＣ２を充放電して、直流電圧信号Ｓ６に変換される。
【００３８】
次に、前記直流電圧信号Ｓ６は、ＰＷＭ駆動回路９に入力される。そして、図５に示すように、該ＰＷＭ駆動回路９は、前記直流電圧信号Ｓ６と、予め設定された基準信号Ｓ７とに従い、ＰＷＭ信号Ｓ８を出力する。尚。前記ＰＷＭ信号Ｓ８の周波数は、コンデンサＣ３により設定される。
【００３９】
ここで、ホール素子ＨＵ、ホール素子ＨＶ、及びホール素子ＨＷは、前記モータ１のロータの位置情報に基づき、位相のずれた電圧波形Ｓ９をそれぞれ発生する。そして、該電圧波形Ｓ９は、ホールアンプ１０において増幅され、さらにマトリックス回路１１で増幅、合成される。そして、前記マトリックス回路１１から、常に前記モータ１に必要な回転方向に力が加わるように、それぞれ位相がずれた相切替信号Ｓ１０が出力される。
【００４０】
そして、プリドライバ１２は、入力された前記ＰＷＭ信号Ｓ８及び前記相切替信号Ｓ１０に従い、前記モータ１を定速回転制御する信号を前記モータドライブ２に出力する。
【００４１】
以上、本発明に係るモータの速度制御回路では、前記逓倍回路５の逓倍率により、前記ファスト信号Ｆ、及び前記スロー信号Ｓの出力頻度を設定することができる。したがって、前記モータ１の回転速度が低速に設定された場合でも、精度の高い回転数制御が可能となる。
【００４２】
尚、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４３】
例えば、本実施形態では、前記逓倍回路５としてＰＬＬ回路が用いられた。しかしながら、逓倍回路は、ＰＬＬ回路に限定されず、ＦＧ信号の周波数を逓倍する機能を有すれば、他の逓倍回路でも同様に適用できる。
【００４４】
また、前記速度ディスクリ回路６から出力された前記パルス電圧信号Ｓ４に基づく、前記モータ１の駆動回路は、本実施形態に限定されず、どの様な構成であってもよい。例えば、図６は、他の実施形態に係る速度制御回路のブロック図を示す。前述した実施形態と同様に、速度ディスクリ回路６から、パルス電圧信号Ｓ４が出力される。次に、前記パルス電圧信号Ｓ４は、チャージポンプ回路１３に入力される。該チャージポンプ回路１３は、前記パルス電圧信号Ｓ４に従い、積分回路１４を構成するコンデンサＣ４、及びコンデンサＣ５にパルス電流信号Ｓ１１を充放電する。そして、前記積分回路１４から、前記パルス電流信号Ｓ１１に応じた直流電圧信号Ｓ１２が出力される。その後、前述した実施形態と同様に、前記モータ１はＰＷＭ制御される。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態に係る速度制御回路のブロック図を示す。
【図２】逓倍回路のブロック図を示す。
【図３】本発明に係る速度ディスクリ回路のブロック図を示す。
【図４】本発明に係る速度ディスクリ回路のタイミングチャートを示す。
【図５】本発明の実施形態に係るＰＷＭ駆動回路の波形図を示す。
【図６】本発明の他実施形態に係る速度制御回路のブロック図を示す。
【図７】従来技術に係る速度ディスクリ回路のブロック図を示す。
【図８】従来技術に係る速度ディスクリ回路のタイミングチャートを示す。
【図９】従来技術に係る速度ディスクリ回路のタイミングチャートを示す。
【図１０】従来技術に係る速度ディスクリ回路のタイミングチャートを示す。
【符号の説明】
【００４６】
１            モータ
２            モータドライブ
３            ＦＧアンプ
４            ヒステリシスアンプ
５            逓倍回路
６            速度ディスクリ回路
７            積分回路
８            オペアンプ
９            ＰＷＭ駆動回路
１０          ホールアンプ
１１          マトリックス回路
１２          プリドライバ
１３          チャージポンプ回路
１４          積分回路
２１          位相比較器
２２          低域フィルタ
２３          電圧制御発振器
２４          分周器
３１          １／２分周
３２          トリガパルス発生器
３３          第１カウンタ
３４          第２カウンタ
３５          ＮＯＲゲート
３６          ＡＮＤゲート
Ｓ１          ＦＧパターン
Ｓ２          ＦＧ信号
Ｓ３          逓倍信号
Ｓ４          パルス電圧信号
Ｓ５          パルス電流信号
Ｓ６          直流電圧信号
Ｓ７          基準信号
Ｓ８          ＰＷＭ信号
Ｓ９          電圧波形
Ｓ１０        相切替信号
ＥＣＬＫ      外部クロック
【図１】
2007336653.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2007336653.tif 000007
【図６】
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【図７】
2007336653.tif 000009
【図８】
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【図９】
2007336653.tif 000011
【図１０】
2007336653.tif 000012