(57)【要約】      （修正有）【課題】半導体素子における上下方向に複数の配線を形成する為に行われるＣＭＰの条件を評価する為に用いられる評価用基板を提供する。【解決手段】基板に形成された、深さが５〜３００ｎｍでチップ面積の０．１〜９０％を占める凹部と、凹部上に形成された配線溝と、配線溝に設けられたバリア膜６とＣｕ膜７とを具備する評価用パターンを有する基板を作成する。この基板のＣＭＰ研磨を行い、研磨残りの有無を電気的に評価し、最適な研磨時間を求める。【選択図】図１
2007201124.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子における上下方向に複数の配線を形成する為に行われるＣＭＰの条件を評価する為に用いられる評価用基板であって、
基板と、
前記基板に形成された凹部と、
前記凹部上に形成された配線溝と、
前記配線溝に設けられた配線材
とを具備してなることを特徴とする評価用基板。
【請求項２】
凹部は深さが５〜３００ｎｍの凹部であることを特徴とする請求項１の評価用基板。
【請求項３】
凹部は配線溝の深さの５〜６０％の深さの凹部であることを特徴とする請求項１又は請求項２の評価用基板。
【請求項４】
凹部は、チップ面積の０．１〜９０％の大きさの凹部であることを特徴とする請求項１〜請求項３いずれかの評価用基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に、ダマシン配線構造におけるＣｕ膜のＣＭＰ（Chemical Mechanical Polishing）において、ＣＭＰ条件の検討に用いる評価用基板に関する。
【背景技術】
【０００２】
ＬＳＩの多層配線形成に用いられるＣｕ及びバリア膜のＣＭＰプロセスでは、下層配線のディッシングやエロージョンが有る場合にも、配線間短絡の原因となる研磨残りを起こさず、しかもディッシングやエロージョンを低減し、Ｃｕ配線の膜厚を一定範囲内に制御することが求められている。又、微細配線部分のめっき膜厚がパターンの無い部分よりも厚くなるオーバープレーティングなどの場合も、研磨残りを起こす原因となるから、同じような制御が求められる。従って、多層配線のＣＭＰにおいては、これらの変動要因に対して十分なマージンを有するＣＭＰ条件を設定する必要がある。
【０００３】
さて、Ｃｕ配線形成プロセスでは、配線溝を形成した基板の上にＣｕ拡散バリア膜とＣｕシード膜とを順に成膜し、続いてめっき法によりＣｕ膜を配線溝深さの１．５〜３倍程度の厚さ形成する。そして、ＣＭＰ工程では、始めに、Ｃｕ用のスラリーを用いて配線となる部分以外のＣｕ膜を研磨・除去し、そして下層のバリア膜が露出した時点で研磨を一旦停止し、次いでＣｕ用とは異なるバリア膜用のスラリーを用いてバリア膜を研磨・除去する方法が一般的である。この技術では、Ｃｕ膜およびバリア膜のＣＭＰ後に配線以外の部分のＣｕ膜およびバリア膜が完全に除去され、かつ、ディッシングやエロージョンが小さいことが要求される。すなわち、配線以外の部分のＣｕ膜およびバリア膜が完全に除去されないと、配線間の短絡が起こり、歩留まりが低下する。又、ディッシングやエロージョンが大きい場合には、配線抵抗が増大し、ＬＳＩの性能が低下する。
【０００４】
ところで、平坦な基板の上に１層配線を形成し、Ｃｕ膜およびバリア膜のＣＭＰを行った場合に、配線と配線との間のスペース部分にＣｕ膜やバリア膜が残る原因として、ＣＭＰ前のＣｕ膜の膜厚のバラツキが考えられる。Ｃｕ膜をめっき法によって形成すると、微細なＬ＆Ｓパターン部分のＣｕの膜厚がパターンが無い平坦部分の膜厚の１．１〜１．５倍程度の厚さになる。この現象はオーバープレーティングと謂われている。そして、めっき液の添加剤を検討することによりオーバープレーティングを低減することが試みられているが、オーバープレーティングを完全に無くすことは困難と考えられている。又、配線が微細化する程、オーバープレーティングは顕著になる。尚、オーバープレーティングが起きている場合には、その部分のＣｕ膜を除去する為、ＣＭＰによるＣｕ膜のオーバー研磨時間を長くする必要が有る。
【０００５】
多層配線を形成する場合には、下層配線のディッシングやエロージョンによって出来る凹部にＣｕ膜やバリア膜が残り易い傾向が有る。特に、その凹部の上に微細なＬ＆Ｓパターンが積層され、Ｃｕめっき膜のオーバープレーティングが起きた場合には、Ｃｕ膜やバリア膜の残りが発生する可能性は更に高くなる。従って、配線間の短絡を防ぐ為には、下層配線による凹部の深さとＣｕめっき膜のオーバープレーティングの規模とに併せて、ＣＭＰによるＣｕ膜のオーバー研磨時間を十分に長く取る必要がある。
【０００６】
しかしながら、従来の如く、平坦な基板に１層配線を形成した評価用基板では、実際に、どの程度のオーバー研磨時間が必要で有るかを評価することが出来なかった。
例えば、特開２００１−７１１４号公報「半導体装置およびその製造方法」の実施例では、平坦な基板上に配線溝を形成し、その上に金属膜を成膜した基板が提案されている。しかしながら、この基板を用いた評価では、上述したような多層配線形成時の下層配線による凹凸の影響を評価することが出来ない。
【０００７】
すなわち、ＣＭＰ条件の検討に従来から用いられている評価用の配線パターン付ウェハは、平坦なシリコン基板の上に1層配線を形成したもので有り、下層配線のディッシングやエロージョンによる凹みの影響を評価することが出来ない。従って、下層配線による凹みの上に微細なＬ＆Ｓパターンが積層され、めっき膜のオーバープレーティングが起きた場合の評価が出来なかった。
【０００８】
そこで、下層配線の凹みの影響を評価する為、多層配線を形成する方法が用いられているが、この方法では、１層目の配線のＣＭＰを行った後、２層目の配線を形成しなければならず、再度、ＣＭＰを行う必要が有る。この為、ＣＭＰ条件の最適化に長期間を要し、ＣＭＰ条件やスラリーの開発効率を低下せしめている。更に、この方法では、ディッシングやエロージョンによる凹みの深さを自由に変えることが難しい為、下地の凹みがどの程度の大きさまで許容されるかと言ったマージンの確認も困難であった。
【特許文献１】特開２００１−７１１４
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従って、本発明が解決しようとする課題は、半導体素子の配線形成の為のＣＭＰ工程において、下層配線による凹みと微細配線のオーバープレーティングによる影響を簡便に評価できるようになし、ＣＭＰ条件やスラリーの開発効率を向上させることである。このことは、ＬＳＩの製造において、配線毎の平坦性のバラツキを小さく出来、ＬＳＩの性能や歩留まりの向上に繋がる。
【課題を解決するための手段】
【００１０】
前記の課題は、半導体素子における上下方向に複数の配線を形成する為に行われるＣＭＰの条件を評価する為に用いられる評価用基板であって、
基板と、
前記基板に形成された凹部と、
前記凹部上に形成された配線溝と、
前記配線溝に設けられた配線材
とを具備してなることを特徴とする評価用基板によって解決される。
【００１１】
すなわち、平坦な基板に凹み領域を形成し、その上部に該凹み領域と少なくとも一部が重なるように配線溝を形成し、配線材を埋め込んで作製した評価用基板を用いることで、下層配線のディッシングやオーバープレーティングがＣＭＰ加工に及ぼす影響を一回のＣＭＰにより評価できるようになる。
【００１２】
尚、上記本発明の評価用基板において、凹部は深さが５〜３００ｎｍの凹部であることが好ましい。更には、上層に形成される配線溝の深さの５〜６０％の深さの凹部であることが好ましい。又、凹部はチップ面積の０．１〜９０％の大きさの凹部であることが好ましい。
【００１３】
配線溝深さは、ＬＳＩの配線厚さと同程度にするのが望ましい。ＬＳＩの配線厚さは、１００ｎｍ〜２μｍ程度であり、デザインルールや適用される配線（下層、中層、上層）によって異なる為、対象とするＬＳＩに合わせて適宜選択することが好ましい。
【発明の効果】
【００１４】
本発明の如くに構成させた基板のＣｕ膜およびバリア膜のＣＭＰを行うことにより、多層配線を形成することなく、オーバープレーティングによる影響を簡便に評価できる。そして、ＣＭＰ条件やスラリーの開発効率が向上する。又、従来の方法では出来なかった下層配線による凹み量の許容範囲を確認できることから、Ｃｕ残りに対するマージンが広い条件を選択することが出来る。従って、ＬＳＩの製造において、配線毎の平坦性のバラツキを小さくでき、ＬＳＩの性能や歩留まりの向上が得られるようになる。
【発明を実施するための最良の形態】
【００１５】
本発明になる評価用基板は、半導体素子における上下方向に複数の配線を形成する為に行われるＣＭＰの条件を評価する為に用いられる評価用基板である。そして、基板と、前記基板に形成された凹部と、前記凹部上に形成された配線溝と、前記配線溝に設けられた配線材とを具備する。前記凹部は深さが５〜３００ｎｍ（特に、１０ｎｍ以上。２００ｎｍ以下。）である。更には、上層に形成される配線溝の深さの５〜６０％（特に、１０％以上。５０％以下。）である。又、その大きさ（拡がり）はチップ面積（基板面積）の０．１〜９０％（特に、１％以上、更には１０％以上。そして、６０％以下。）である。配線溝深さは、ＬＳＩの配線厚さと同程度である。例えば、ＬＳＩの配線厚さは１００ｎｍ〜２μｍ程度である。配線幅としては１〜１０００μｍ程度である。
【００１６】
更に詳しく説明すると次の通りである。
尚、ここでは、ウェハ（基板）上に評価用の配線パターンを設けた評価用基板（ＴＥＧ）の一単位をチップと称する。チップに如何なる凹部と評価用配線パターンを形成するかは評価を左右する。
【００１７】
図１（ａ）（ｂ）は本発明になる評価用基板の一部断面図および平面図である。
ここでは、実際の配線構造に出来るだけ近い構造のものとする為、配線を想定した溝の絶縁膜としてＬｏｗ  ｋ膜（低誘電率絶縁膜）にキャップ膜を積層した構造を用いる。尚、Ｌｏｗ  ｋ膜の材料には格別な制約は無く、如何なるものでも良い。又、必ずしもＬｏｗ  ｋ材が用いられなくても良い。更には、キャップ膜を積層しないものであっても良い。すなわち、凹部を構成する為の下地段差用絶縁膜１を基板上に設けた後、該下地段差用絶縁膜１をエッチングして凹部を形成する。この後、絶縁膜２、エッチングストッパ膜３、Ｌｏｗ  ｋ膜４、キャップ膜５の順に積層する。そして、キャップ膜５上にフォトレジスト膜を設け、露光・現像して配線のパターンを形成し、次いでエッチング・アッシングにより溝（配線溝）を形成する。尚、Ｌｏｗ  ｋ膜４としては、必要に応じて、塗布型絶縁膜、プラズマＣＶＤ（Chemical Vapor Deposition）膜のどちらを用いても良い。塗布型絶縁膜を用いた場合には、塗布型絶縁膜による下層配線による凹凸の平坦化の効果を評価できる。配線における絶縁膜の種類に格別な制限は無く、図１に示すようなＬｏｗ  ｋ膜４にキャップ膜５を積層した構造にする必要は無い。尚、図１中、６はＣｕ拡散バリア膜、７はＣｕ膜である。
【００１８】
図２は評価用基板の形成工程を示すものである。
先ず、図２（ａ）に示される如く、Ｓｉ基板１１上に、作製する凹部の中で最も浅い凹部の深さと同じ厚さの絶縁膜１２を形成する。続いて、図２（ｂ）に示される如く、フォトレジスト膜１３を塗布によって設け、そして露光・現像して所定パターンのものを形成する。この後、図２（ｃ）に示される如く、プラズマエッチングにより凹部１４を形成する。エッチング条件としては、Ｓｉ基板１１に対して、エッチング選択比が大きい条件を用いる。これによって、凹部１４の深さを絶縁膜１２とほぼ同じに出来、基板面内の溝深さのバラツキを小さく出来る。この後、図２（ｄ）に示される如く、残ったフォトレジスト膜１３をアッシングにより除去し、残渣除去の為の洗浄を行う。
【００１９】
次に、図２（ｅ）に示される如く、２番目に浅い凹部の深さと絶縁膜１２の厚さの差分の厚さの絶縁膜１５を形成する。絶縁膜１２と絶縁膜１５とは同じ種類のものを用いる。その後、図２（ｆ）に示される如く、フォトレジスト膜１６を塗布によって設け、そして最初のエッチングで凹部が形成されて無い領域に凹部が形成されるように露光・現像し、所定のフォトレジストパターンを形成する。次いで、図２（ｇ）（ｈ）に示される如く、エッチング・アッシングにより凹部を形成し、そしてフォトレジスト膜１６を除去する。
【００２０】
以下、同様にして、必要な深さの凹部が形成されるように同様の工程を繰り返す。尚、同一チップ内に複数の深さの凹部を形成する場合には、複数のマスクを準備する必要がある。マスクの数に制限がある場合は、ウェハ毎に凹部の深さを変えることで、必要な深さのパターンを形成しても良い。パターンの段差形成方法に格別な制限は無く、必要とする深さが異なる凹部のパターンが形成できれば、上記以外の方法を用いても良い。
【００２１】
ところで、本発明にあっては、作製された凹部の１チップ内に占める割合は、チップ面積に対して、９０％以下が好ましい。すなわち、凹部の面積が９０％を越えると、ＣＭＰにおける凹部の影響が小さくなり、評価に適さなくなったからである。凹部の領域の大きさは、縦横の長さが０．００１〜５ｍｍであるのが望ましい。すなわち、一つの凹部が大きくなりすぎると、ＣＭＰにおける凹部の影響が小さくなり、評価に適さなくなったからである。逆に、縦横の長さが０．００１ｍｍより小さいパターンでは、通常、ディッシングやエロージョンは小さい為、そのような凹部では評価パターンとして相応しくなかった。又、凹部の深さは、配線のディッシングやエロージョンによる凹みの深さと同程度が好ましく、配線溝の深さの５％〜６０％の範囲が好ましい。
【００２２】
必要な凹部を形成した後、絶縁膜、エッチングストッパ膜、絶縁膜の順で成膜し、フォトレジストにより配線パターンを形成し、エッチング、アッシングによって、配線溝を形成する。そして、洗浄工程に続いて、Ｃｕ拡散防止のバリア膜、Ｃｕシード膜をスパッタ法で形成した後、めっき法によってＣｕ膜を形成し、水素アニールを行う。尚、Ｃｕ膜厚は、通常、配線を想定した溝の深さの１．５〜３倍程度である。
【００２３】
評価用配線パターンは、一定の配線幅（Ｌ）と配線間スペース（Ｓ）を有するブロックに分けて作製する。ブロックの大きさは1辺の大きさが３ｍｍ以下が望ましい。すなわち、ブロックの面積が大きすぎると、電気特性評価をする場合、ＣＭＰによるＣｕ膜やバリア膜の残り以外のプロセスの影響を受け易く、評価に適し難くなるからである。又、チップ面積に対するＬ＆Ｓパターンの面積は９０％以下が適当である。すなわち、Ｌ＆Ｓパターンの面積が広すぎると、オーバープレーティングの影響が緩和され、評価に適し難くなる。凹部とＬ＆Ｓパターンのブロックを重ねる場合の配置は、凹部の領域にＬ＆Ｓパターンのブロックの少なくとも一部が重なっていれば良い。
【００２４】
一般に、Ｃｕめっき膜のオーバープレーティングの弊害が大きくなるのは、配線幅（Ｌ）と配線間スペース（Ｓ）が共に０．５μｍ以下の場合である。そして、将来実現の可能性がある微細配線の幅は０．０２μｍ程度である。従って、凹部の上に重ねるＬ＆Ｓパターンの配線幅と配線間スペースは、一般的には、０．０２〜０．５μｍである。
【００２５】
図３はＣＭＰ装置を示す。被研磨基板を保持したヘッドを、研磨パッドを貼り付けたプラテンに押し付け、パッド表面にスラリーを供給しながら、ヘッドとプラテンを同方向に回転させながら研磨を行う。パッドは市販のポリウレタン発泡体パッドを用いることが出来る。スラリーの供給系は２系統あり、２種類のスラリーを供給することが可能である。表面にダイヤモンドの粒が埋め込まれたディスクを研磨パッドに押し当て、ディスクとプラテンとを回転させてパッドの表面を削り取ることにより、研磨による反応物やスラリーの砥粒によるパッド表面の目詰まりを防止できる。これは、必要に応じて、研磨中、又は研磨の合間に実施できる。研磨中のＣｕ膜の膜厚変化をプラテンに設置された渦電流式終点検出器で検出することが出来る。これにより、第１の条件で一定膜厚まで研磨し、そこで一旦研磨を停止し、続いて第２の研磨条件で研磨を行うことが出来る。又、Ｃｕ膜が除去されてＣｕ拡散バリアが露出した時の終点の検出も可能で、続いて行うオーバー研磨の時間を一定に制御することが可能である。
【００２６】
本研磨装置は、Ｃｕ研磨に続いてＣｕ拡散バリア研磨を行う為、Ｃｕ研磨用とは別のプラテンとヘッドとを有している。これを用いて、バリア用スラリーによってバリア研磨を実施することが出来る。必要に応じて、Ｃｕ研磨とバリア研磨とを自動搬送により、連続処理することも、Ｃｕ研磨のみ、又はバリア研磨のみを単独で実施することも出来る。又、研磨後は、自動搬送により、薬液洗浄、超音波洗浄などを必要に応じて実施した後、基板をスピン乾燥させて処理を終了する。
【００２７】
ＣＭＰ後は、Ｃｕ拡散バリア膜、保護膜を成膜し、電気測定の為の電極部分を開口する為、フォトレジスト膜を設け、エッチング、アッシングを行う。次に、残渣除去の為の洗浄を行い、Ｔｉ，Ａｌを成膜する。その後、電極を加工する為のフォトレジストパターンを形成し、Ｔｉ，Ａｌのエッチングを行う。最後に、アッシングによって不要なレジスト膜が除去され、Ａｌ電極が形成される。  
所定のＣＭＰが行われた後、配線以外の部分のＣｕ膜やバリア膜が除去されているか否かを判断するには、Ｌ＆Ｓパターンによって図１（ｂ）に示される如くの櫛パターンを形成し、配線間のリーク電流または絶縁耐圧を測定する方法が正確で、かつ、有効である。光学顕微鏡による観察では色の違いなどを検出しなければならず、その判断が難しい。
【００２８】
電気特性の測定にはオートプローバーを用いる。ウェハ全面について測定を行い、配線間の短絡が無いパターンの割合（以下では歩留まりと呼ぶ）を評価することで、ＣＭＰ条件のＣｕ残りに対するマージンを評価することが出来る。
【００２９】
以下、具体的な実施例を挙げて本発明を説明する。
基板として、３００ｍｍφのＳｉウェハを使用し、図１に示す如きの評価用基板を作製した。パターン形成のマスクとして、配線溝形成用として１枚、下層凹部形成用として２枚のマスクを使用し、１チップ内に二つの異なる深さの凹部を有する評価用基板を作製した。
【００３０】
すなわち、先ず、プラズマＣＶＤ法により、３００ｍｍφのＳｉ基板上に２０ｎｍ厚の凹部形成用絶縁膜（ＳｉＣＮ膜）１を形成した。そして、凹部形成用マスクＸを用いて所定パターンのレジスト膜を形成した後、該レジスト膜をマスクとしたエッチングによって、深さ２０ｎｍの凹部Ｍを形成した。尚、エッチングはＣＦ４を主としたガス系で行った。この時のＳｉとＳｉＣＮとのエッチング速度比は１：５程度であり、十分な選択比が得られている。エッチング後は、残ったレジスト膜をアッシングによって除去し、残渣除去の洗浄を行った。この後、更に２０ｎｍ厚のＳｉＣＮ膜を形成し、前記凹部Ｍの位置とは異なる位置に、凹部形成用マスクＹを用いて所定パターンのレジスト膜を形成した後、該レジスト膜をマスクとしたエッチングによって、深さ４０ｎｍの凹部Ｎを形成した。尚、エッチング後は、残ったレジスト膜をアッシングによって除去し、残渣除去の洗浄を行った。従って、深さ２０ｎｍの凹部と深さ４０ｎｍの凹部とが形成されていることになる。この後、凹部Ｍ，Ｎの上に５００ｎｍ厚のＳｉＯ膜（絶縁膜）２を設け、更に５０ｎｍ厚のＳｉＣＮ膜（エッチングストッパ膜）３を設け、そして１５０ｎｍ厚のＳｉＯＣ膜（Ｌｏｗ  ｋ膜）４、更に５０ｎｍ厚のＳｉＯ膜（キャップ膜）５を積層した。尚、これ等の膜はプラズマＣＶＤ法によって成膜された。次に、配線形成用のマスクを用いて所定パターンのレジスト膜を形成し、該レジスト膜をマスクとしたエッチングにより所定パターン（図１（ｂ））の配線溝を前記凹部Ｍ，Ｎの領域内に形成した。この後、アッシング及び洗浄を行った。そして、スパッタ法によって、１０ｎｍ厚のＴａＮ膜および１０ｎｍ厚のＴａ膜を設けてＣｕ拡散バリア膜６とした。Ｃｕ拡散バリア膜６の成膜後は真空中でウェハを搬送し、連続してＣｕシード膜を６０ｎｍ厚スパッタ法で設けた。この後、めっき法により５４０ｎｍ厚のＣｕ膜７を設けた。そして、２２０℃で６０秒間の水素アニール処理を行った。これによって、凹部Ｍ，Ｎの領域内の上部に図１（ｂ）の櫛歯パターンの配線が形成された評価用基板Ａが作製された。尚、この評価用基板Ａにおける配線幅およびスペース幅は共に９０ｎｍであり、オーバープレーティング量は２００ｎｍも有った。
【００３１】
そして、次のようにしてＣＭＰが行われた。尚、スラリーは、シリカ系砥粒を用いた市販のＣｕ用スラリーを用いた。Ｃｕ研磨を行う際には、濃度３０ｗｔ％の過酸化水素水を予めスラリーと混合して使用した。研磨条件は以下の通りである。研磨圧力：７ｋＰａ、プラテン回転数：６０ｒｐｍ、ヘッド回転数：６１ｒｐｍ、スラリー流量：３００ｃｃ／ｍｉｎである。研磨開始からＣｕ残り膜厚が３００ｎｍ（半分）になるまで、スラリーと過酸化水素水の混合比率を重量比で８：２としたスラリーを用いて研磨を行った。Ｃｕ残り膜厚が３００ｎｍ（半分）になった段階でスラリーの供給を停止し、パッド上のスラリーを、一旦、純水で洗い流した後、スラリーと過酸化水素水との混合比率を重量比で４：６にしたスラリーを供給して研磨を行った。スラリーと過酸化水素水との混合比が８：２の条件は、研磨速度のパターン依存性が小さく、研磨速度のウェハ面内均一性が良い条件となっている。これに対して、混合比が４：６の条件は、研磨速度のパターン依存性は大きいが、段差解消性が良く、オーバー研磨時のディッシングの増加が小さい条件となっている。これにより、良好な平坦性とＣｕ残り解消性との両立が可能になる。混合比８：２におけるＣｕブランケット膜の研磨速度は４００ｎｍ／ｍｉｎであり、混合比が４：６におけるＣｕブランケット膜の研磨速度は３００ｎｍ／ｍｉｎ程度である。
【００３２】
Ｃｕ膜の研磨中は、渦電流終点検出器によってＣｕ残り膜厚をモニターした。終点検出器からの出力により、Ｃｕ残り膜厚が３００ｎｍになった時と、Ｃu膜が除去され、下地バリア膜がほぼ露出した時とが判る。尚、図４に研磨中の終点検出器の出力を示す。不要なＣｕ膜がほぼ除去された後は、終点検出器からの出力がほぼ一定になる。従って、第２の研磨条件で研磨中、終点検出器からの出力の傾き、即ち、微分値が０になった時を終点とし、その後の研磨時間をオーバー研磨時間とする。第２の研磨条件で連続してオーバー研磨を行い、研磨後は、パッド上と基板表面のスラリーを純水によって洗い流した。続いて、基板をバリア研磨用のプラテンに自動搬送し、市販のバリア用スラリーを使用して、バリア膜研磨を実施した。研磨条件は、以下の条件を用いた。研磨圧力：１４ｋＰａ、プラテン回転数：６０ｒｐｍ、ヘッド回転数：６１ｒｐｍ、スラリー流量：２００ｃｃ／ｍｉｎである。この条件におけるバリア膜の研磨速度はＴａ及びＴａＮ共に８０ｎｍ／ｍｉｎで、研磨速度比は、バリア膜：ＳｉＯ膜：Ｃｕ膜＝２：１：０．２である。研磨後は、パッドと基板表面のスラリーを純水によって洗い流した後、基板を洗浄装置に自動搬送し、市販の薬液を使用したブラシ洗浄、超音波洗浄を行った後、水洗し、スピン乾燥した。
【００３３】
ＣｕのＣＭＰにおいて、渦電流検出器の出力の微分値が０となる終点では、バリア膜上に極薄いＣｕ膜が残っている可能性が有る。特に、オーバープレーティングや下地に凹部が有る場合には、Ｃｕが残り易く、オーバー研磨によって、それを除去する必要がある。この時、オーバー研磨時間が短すぎると、Ｃｕ残りが除去し切れない可能性が有り、逆に、長すぎると、ディッシングやエロージョンが増大する。
【００３４】
次に、凹部に微細配線のＬ＆Ｓパターンが設けられ、Ｃｕめっき膜のオーバープレーティングが発生した場合の最適な研磨時間を検討する為、評価基板Ａを用いて検討を行った。
【００３５】
上記において、Ｃｕ膜のオーバー研磨時間を４０秒、６０秒、８０秒として基板Ａの研磨を行った。バリア研磨時間は３０秒と４０秒にした。ＣＭＰ後、以下のようにして、電気特性測定の為のＡｌ電極を形成した。始めに、Ｃｕ拡散バリア膜としてＳｉＣＮ膜３０ｎｍ、保護膜としてＳｉＯ膜５００ｎｍを成膜した。次に、電極部分を開口する為、フォトレジストパターンを形成し、プラズマエッチングにより開口した。続いて、不要なフォトレジストをアッシングによって除去した。その後、残渣除去の為の洗浄を行い、スパッタにより７０ｎｍ厚のＴｉ膜および１０００ｎｍ厚のＡｌ膜を成膜した。Ａｌ電極を形成する為、フォトレジストパターンを形成し、薬液によってＡｌ膜とＴｉ膜とのエッチングを行った。エッチング後は不要なレジストをアッシングによって除去した。
【００３６】
そして、Ａｌ電極を形成したウェハについて、オートプローバーを用いて、Ｌ＆Ｓパターンの配線間のリーク電流を測定した。図５に配線間リーク電流を測定したパターンの概観を示す。尚、凹部領域の幅Ｗが異なる複数のパターン形成し、それらについて測定を行った。Ｌ＆Ｓパターンの配線幅やスペース幅は９０ｎｍである。図６にウェハ上のチップ配列と電気特性を測定したチップを示す。各Ｌ＆Ｓパターンごとに、配線間の電界強度が０〜３．５ＭＶ／ｃｍの範囲でリーク電流を測定した。その測定結果を、対向長と配線溝深さで割り算することで、リーク電流密度に換算する。電界強度が３ＭＶ／ｃｍにおけるリーク電流密度が１Ｅ−４Ａ／ｃｍ２を越えた場合は、配線間の短絡が起きていると判定する。
【００３７】
上記６種類のＣＭＰ条件でＣｕ膜とバリア膜とのＣＭＰを行い、電気特性を測定した結果を表−１〜表−４に示す。表−１〜表−４には、各ＣＭＰ条件について、配線間の短絡が起きていないチップの割合（歩留まり）を示す。尚、表−１は凹部の深さが２０ｎｍで幅が３μｍ、表−２は凹部の深さが２０ｎｍで幅が１０μｍ、表−３は凹部の深さが２０ｎｍで幅が１００μｍ、表−４は凹部の深さが２０ｎｍで幅が１０００μｍのものである。
【００３８】
表−１（深さ２０ｎｍ幅３μｍでの電気特性歩留まり）
2007201124.tif 000003
表−２（深さ２０ｎｍ幅１０μｍでの電気特性歩留まり）
2007201124.tif 000004
表−３（深さ２０ｎｍ幅１００μｍでの電気特性歩留まり）
2007201124.tif 000005
表−４（深さ２０ｎｍ幅１０００μｍでの電気特性歩留まり）
2007201124.tif 000006
【００３９】
これ等の結果を基にすると、Ｃｕオーバー研磨時間８０秒、バリア研磨時間４０秒の場合には、Ｗ＝３〜１０００μｍの全てのパターンで、電気特性歩留まりが９０％以上となり、研磨残りに対して十分なマージンがあると判断できる。
【００４０】
又、Ｃｕオーバー研磨時間８０秒、バリア研磨時間３０秒の条件と、Ｃｕオーバー研磨時間６０秒、バリア研磨時間４０秒の条件は、Ｗ＝１００，１０００μｍのパターンでは、８０％以上の歩留まりが得られており、研磨残りに対するマージンは比較的良好と考えられる。実験に用いた基板Ａでは、Ｃｕめっきのオーバープレーティングが２００ｎｍ程度も有るが、オーバープレーティングが低減されれば、これらの条件でも十分なマージンが得られると判断できる。
【００４１】
凹部の深さが４０ｎｎのパターンについても同様の測定を行った結果、殆どの条件で歩留まりは７０％未満であった。Ｃｕオーバー研磨時間、バリア研磨時間を長くし過ぎると、配線抵抗の増大が顕著になることから、研磨時間をこれ以上長くするのは好ましくない。従って、下層配線のディッシングエロージョンによる凹部の深さとしては、２０〜３０ｎｍ程度が許容範囲と判断できる。
【００４２】
又、比較の為、凹み領域が無い部分に同じ電気特性測定用のパターンを形成し、同様の測定を行った。すなわち、図７に示される如きの評価用基板Ｂを作製し、上記と同様に行った。その結果、６種類の全てのＣＭＰ条件、全てのＬ＆Ｓパターンにおいて略１００％の歩留まりが得られ、下層配線の凹凸の影響の評価は出来なかった。又、従来の２層配線を形成する方法で、同様の検討を行う為には、下層配線のＣＭＰを行った後、上層配線を形成し、再度、ＣＭＰを行う必要が有り、迅速な評価が出来ない。更に、従来の方法では、ＣＭＰ条件によって、ディッシングやエロージョンの深さを任意に制御することが困難である為、本発明の如き、下層配線のエロージョンやディッシングによる凹部量がどの程度まで許容されるかと言うようなマージン確認をすることが出来ず、適切な研磨条件を設定することが出来なかった。
【図面の簡単な説明】
【００４３】
【図１】本発明になる評価パターンの説明図
【図２】評価パターンの形成手順図
【図３】ＣＭＰ装置の概略図
【図４】渦電流終点検出器の出力の説明図
【図５】配線間リーク電流測定パターン図
【図６】ウェハ上のチップ配列と電気特性測定チップの説明図
【図７】比較になる評価パターンの説明図
【符号の説明】
【００４４】
１      凹部形成用絶縁膜
２      絶縁膜
３      エッチングストッパ膜
４      Low  k膜
５      キャップ膜
６      Ｃｕ拡散バリア膜
７      Ｃｕ膜
代  理  人  宇  高    克  己
【図１】
2007201124.tif 000007
【図２】
2007201124.tif 000008
【図３】
2007201124.tif 000009
【図４】
2007201124.tif 000010
【図５】
2007201124.tif 000011
【図６】
2007201124.tif 000012
【図７】
2007201124.tif 000013