(57)【要約】【課題】本発明に係るバンドギャップ基準電圧発生回路は、低い動作電源下でも動作を可能にすると同時に、面積比を減少させ、電流消費の低減効果を満足させるＢＧＲ回路を提供する。【解決手段】本発明は、第１電圧と第２電圧を入力として演算増幅信号を出力する演算増幅器と、演算増幅信号に応答して、第１電圧を出力するための第１電圧生成部と、演算増幅信号に応答して、第２電圧を出力するための第２電圧生成部と、第１電圧の出力ノードと第２電圧の出力ノードに接続され、第１電圧及び第２電圧の共通電圧レベルに応じる電流パスを生成する共通電流パス部と、演算増幅器に応答して、基準電圧を出力するための基準電圧生成部とを備える。【選択図】図３
2007095031.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧と第２電圧を入力として、演算増幅信号を出力する演算増幅器と、
前記演算増幅信号に応答して、前記第１電圧を出力するための第１電圧生成部と、
前記演算増幅信号に応答して、前記第２電圧を出力するための第２電圧生成部と、
前記第１電圧の出力ノードと前記第２電圧の出力ノードに接続され、前記第１電圧及び第２電圧の共通電圧レベルに応じる電流パスを生成する共通電流パス部と、
前記演算増幅器に応答して、基準電圧を出力するための基準電圧生成部と
を備えたことを特徴とするバンドギャップ基準電圧発生回路。
【請求項２】
前記第１電圧生成部が、
電源電圧端と前記第１電圧の出力ノードとの間にソースドレイン経路が接続され、前記演算増幅信号の出力がゲートを介して入力される第１ＰＭＯＳトランジスタと、
前記第１電圧の出力ノードと接地端との間に接続される第１ダイオードと
を備えたことを特徴とする請求項１に記載のバンドギャップ基準電圧発生回路。
【請求項３】
前記第２電圧生成部が、
前記電源電圧端と前記第２電圧の出力ノードとの間にソースドレイン経路が接続され、前記演算増幅信号がゲートを介して入力される第２ＰＭＯＳトランジスタと、
一方が前記第２電圧の出力ノードに接続された第１抵抗と、
前記接地端と前記第１抵抗との間に接続された第２ダイオードと
を備えたことを特徴とする請求項２に記載のバンドギャップ基準電圧発生回路。
【請求項４】
前記第１及び第２ダイオードが、ベースとコレクタとが共通接続されたＢＪＴであることを特徴とする請求項３に記載のバンドギャップ基準電圧発生回路。
【請求項５】
前記共通電流パス部が、
一方が前記第１電圧端に接続された第２抵抗と、
一方が前記第１電圧の他方に接続され、他方が前記第２電圧に接続された第３抵抗と、
一方が接地端に接続され、他方が前記第２抵抗と第３抵抗の共通ノードに接続された第４抵抗と
を含むことことを特徴とする請求項３に記載のバンドギャップ基準電圧発生回路。
【請求項６】
前記基準電圧生成部が、
前記電源電圧端と前記基準電圧の出力ノードとの間にソースドレイン経路が接続され、前記演算増幅信号がゲートを介して入力される第３ＰＭＯＳトランジスタと、
前記接地端と基準電圧の出力ノードとの間に接続された第５抵抗と
を含むことを特徴とする請求項５に記載のバンドギャップ基準電圧発生回路。
【請求項７】
前記第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、第３ＰＭＯＳトランジスタが実質的に同じディメンションを有することを特徴とする請求項６に記載のバンドギャップ基準電圧発生回路。
【請求項８】
前記第２抵抗と前記第３抵抗が実質的に同じ抵抗値を有することを特徴とする請求項６に記載のバンドギャップ基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、さらに詳細には、低電圧用ＤＤＲ  ＳＤＲＡＭのように低電圧用集積回路に適した基準電圧を発生させる低電圧用バンドギャップ基準電圧発生回路に関する。
【背景技術】
【０００２】
バンドギャップ基準電圧回路（Ｂａｎｄ  Ｇａｐ  Ｒｅｆｅｒｅｎｃｅ  Ｖｏｌｔａｇｅ  Ｇｅｎｅｒａｔｉｏｎ  Ｃｉｒｃｕｉｔ：以下ＢＧＲ回路と称する）は、半導体集積回路に採用され、安定したバイアスを供給する。ＢＧＲ回路は、主にアナログ・デジタル変換部（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ：ＡＤＣ）又はデジタル・アナログ変換部（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ：ＤＡＣ）の基準電圧を提供し、温度や工程変化に安定的である。このＢＧＲ回路は、通常、バイポーラトランジスタのジャンクション電圧の特性（Ｑ１とＱ２のエミッターベース間のジャンクション電圧）及び熱電圧特性（ＶＴ＝ｋＴ／ｑ）を用いて工程変化及び温度変化を問わず一定レベルの基準電圧ＶＲＥＦを出力する。
【０００３】
図１は、従来のＢＧＲ回路の回路図である。
【０００４】
同図に示すように、ＢＧＲ回路は、演算増幅器ＯＰ＿ＡＭＰ１、１つのＭＯＳトランジスタＭＰ１、２つのダイオード接続されたバイポーラトランジスタＱ１，Ｑ２、そして抵抗Ｒ１、Ｒ２，Ｒ３からなっている。
【０００５】
ＢＧＲ回路について説明すると、前記演算増幅器ＯＰ＿ＡＭＰ１の出力電圧に応じて、ＭＯＳトランジスタＭＰ１のターンオン程度は変化し、ＭＯＳトランジスタＭＰ１を介して抵抗に供給される電流量が調整される。この動作は、演算増幅器ＯＰ＿ＡＭＰ１の２つの入力端ＶＡ、ＶＢに同じレベルの電圧レベルが印加されるときまで継続され、演算増幅器ＯＰ＿ＡＭＰ１の２つの入力端ＶＡ，ＶＢに同じ電圧レベルが印加されると、一定レベルの電圧が抵抗Ｒ１，Ｒ２の共通ノードに印加され基準電圧ＶＲＥＦが生成される。以下、基準電圧ＶＲＥＦが有する電圧レベルにつき数式に基づいて説明する。
【０００６】
通常、バイポーラトランジスタＱ１，Ｑ２に流れる電流ｌＱ１，ＩＱ２量は、下記数式の通りである。
【数１】
2007095031.tif 000003
【０００７】
ここで、ＶＴは熱電圧であり、絶対温度に比例する電圧としてｋＴ／ｑを示す。ｑは電荷量であり、ｋはボルツマン定数（Ｂｏｌｔｚｍａｎ’ｓ  ｃｏｎｓｔａｎｔ）である。
【０００８】
次に、演算増幅器ＯＰ＿ＡＭＰ１の２つの入力端に印加される電圧が同じであれば、抵抗Ｒ３に流れる電流（ＩＲ３）は、数２の通りである。
【数２】
2007095031.tif 000004
【０００９】
一方、Ｎ：１のサイズ比率を有するダイオード接続されたバイポーラトランジスタＱ１，Ｑ２に流れる電流量は。それぞれ下記数式の通りである。
【００１０】
【数３】
2007095031.tif 000005
【００１１】
なお、数３とＩＱ１／ＩＱ２＝Ｒ２／Ｒ１（演算増幅器ＯＰ＿ＡＭＰ１の２つの入力端ＶＡ、ＶＢが同じ電圧レベルであることを利用）を用いると、２つのダイオード接続されたバイポーラトランジスタ間のベース‐エミッター電圧差ｄＶｆは、下記数４の通りであり、基準電圧ＶＲＥＦは、数５の通りである。
【数４】
2007095031.tif 000006
【数５】
2007095031.tif 000007
【００１２】
基準電圧ＶＲＥＦを表す数５に基づくと、ダイオード接続されたバイポーラトランジスタのＱ１のベース−エミッター電圧ＶＢＥ１は、温度に対する変化率が約−１．５ｍＶ／Ｋ程度の負の値を有し、ＶＴの温度に対する変化率が約０．０８７ｍＶ／Ｋ程度の正の値を有していることから、（Ｒ２／Ｒ３）×ｌｎ（ＮＲ２／Ｒ１）を調整することにより、温度変化に鈍感な基準電圧ＶＲＥＦを生成できる。しかしながら、この基準電圧ＶＲＥＦは、シリコンのバンドギャップに該当し、約１．２５Ｖであるためバンドギャップ回路の動作電圧を１．２５Ｖ以下に低下させるのは困難である。
【００１３】
図２は、低い電圧で動作可能な従来のバンドギャップ回路を改善した回路に対する回路図である。
【００１４】
同図に示すように、改善されたＢＧＲ回路は、演算増幅器ＯＰ＿ＡＭＰ２、実質的にディメンション（ｄｉｍｅｎｓｉｏｎ）の同じ第１〜第３ＰＭＯＳトランジスタＭＰ１＿１，ＭＰ１＿２，ＭＰ１＿３、実質的に同じ抵抗値を有する第１抵抗、第２抵抗Ｒ４，Ｒ５、第１及び第２ダイオード接続されたバイポーラトランジスタＱ３，Ｑ４、第３抵抗Ｒ６、及び第４抵抗Ｒ７を含む。
【００１５】
第１ＰＭＯＳトランジスタＭＰ１＿１は、電源電圧と第１電圧ＶＡとの間に接続され、演算増幅器ＯＰ＿ＡＭＰ２の出力にそのゲートが接続される。第２ＰＭＯＳトランジスタＭＰ１＿２は、電源電圧と第２電圧との間ＶＢに接続され、演算増幅器ＯＰ＿ＡＭＰ２の出力にそのゲートが接続される。第３ＰＭＯＳトランジスタＰ３は、電源電圧と基準電圧ＶＲＥＦとの間に接続され、演算増幅器ＯＰ＿ＡＭＰ２の出力にそのゲートが接続される。
【００１６】
第１抵抗Ｒ４及び第１ダイオード接続されたバイポーラトランジスタＱ３は、それぞれ並列に第１電圧ＶＡと接地電圧との間に接続される。第３抵抗Ｒ６及び第２ダイオード接続されたバイポーラトランジスタＱ４は、直列接続され、第２電圧ＶＢと接地電圧との間に接続される。第２抵抗Ｒ５は、第２電圧ＶＢと接地電圧との間に接続される。最後に、第４抵抗Ｒ７は、基準電圧ＶＲＥＦと接地電圧との間に接続される。
【００１７】
このようなＢＧＲ回路の動作は次の通りである。第１〜第３ＰＭＯＳトランジスタＭＰ１＿１，ＭＰ１＿２，ＭＰ１＿３のゲートが演算増幅器ＯＰ＿ＡＭＰ２の出力電圧に共通に接続され、第１〜第３電流Ｉ１，Ｉ２，Ｉ３の電流はほぼ同じである。第１電圧ＶＡと第２電圧ＶＢは、演算増幅器ＯＰ＿ＡＭＰ２によって同じである。第１抵抗Ｒ４と第２抵抗Ｒ５が同じであれば、第２及び第４サブ電流Ｉ１Ｂ，Ｉ２Ｂは同じになり、第１及び第２ダイオード接続されたバイポーラトランジスタＱ３，Ｑ４との間の電圧差ｄＶｆは、次のように定義される。
【数６】
2007095031.tif 000008
【００１８】
第２ＰＭＯＳトランジスタＭＰ１＿２に流れる電流（Ｉ２）は次の通りである。
【数７】
2007095031.tif 000009
【００１９】
従って、基準電圧ＶＲＥＦは次のように定義される。
【数８】
2007095031.tif 000010
【００２０】
数８に基づくと、図１に示した従来におけるＢＧＲ回路の係数とは相違しているが、（Ｒ５／Ｒ６）ｌｎ（Ｎ）という係数値を調整して温度に鈍感な基準電圧ＶＲＥＦを生成することができ、さらに従来のＢＧＲ回路の基準電圧ＶＲＥＦの数式には記載されていない（Ｒ７／Ｒ５）の項を加えることで抵抗値Ｒ５，Ｒ７を調整し基準電圧を低下させる効果をもたらす。
【００２１】
しかし、前記２つの基準電圧ＶＲＥＦの数５及び数８を参照すると、図２に図示された改善された従来におけるＢＧＲ回路は基準電圧の係数項はｌｎ（Ｎ）であり、従来のＢＧＲ回路の基準電圧の係数項がｌｎ（Ｎ×Ｒ２／Ｒ１）である。従って、基準電圧を大きく生成するためには、従来のＢＧＲ回路のＮ値に比べて改善されたＢＧＲ回路のＮ値が一層大きくなければならない。さらに、第２及び第４サブ電流Ｉ１ＢとＩ２Ｂを適切に調整するために、第１抵抗Ｒ４と第２抵抗Ｒ５の抵抗値は大きくなければならない。Ｎ値が大きくなり、第１抵抗Ｒ４と第２抵抗Ｒ５の抵抗値が大きくなるというのは、すべて面積増加の要因になる。そして、第２及び第４サブ電流Ｉ１ＢとＩ２Ｂの２つのパス（ｐａｔｈ）に継続的電流が流れるべきであるため、無駄な電流消費が増加してしまうという問題を抱えている。
【特許文献１】特開２００５―２２７９５４
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明は前述の問題点を解決するために案出されたもので、本発明の目的は、低い動作電源下でも動作を可能にすると同時に面積比を減少させ、電流消費の低減効果を満足させるＢＧＲ回路を提供することにある。
【課題を解決するための手段】
【００２３】
前述した技術的な課題を達成するため、第１電圧と第２電圧を入力にして演算増幅信号を出力する演算増幅器と、前記演算増幅信号に応答して前記第１電圧を出力するための第１電圧生成部と、前記演算増幅信号に応答して前記第２電圧を出力するための第２電圧生成部と、前記第１電圧の出力ノードと前記第２電圧の出力ノードに接続され、前記第１電圧及び第２電圧の共通電圧レベルによる電流パスを生成する共通電流パス部と、前記演算増幅器に応答して基準電圧を出力するための基準電圧生成部とを含むことを特徴とするバンドギャップ基準電圧発生回路を提供する。
【発明の効果】
【００２４】
本発明によると、低い電圧で動作可能なバンドギャップ回路を具現することができる。消費電力、発熱などを低減するために低い電圧動作に対する要求がより一層増加していることから、本発明の適用された基準電圧を必要とするいずれの場所でも使用可能である。
【発明を実施するための最良の形態】
【００２５】
以上、本発明の好適な実施形態を添付図面に基づいて説明する。
<実施形態>
【００２６】
図３は、本発明の技術に係るバンドギャップ基準電源発生回路である。
【００２７】
同図に示すように、バンドギャップ基準電源発生回路は、第１電圧と第２電圧を入力として演算増幅信号ＯＰ＿ＳＩＧを出力する演算増幅器ＯＰ＿ＡＭＰ３、前記演算増幅信号ＯＰ＿ＳＩＧに応答して前記第１電圧ＶＡを出力するための第１電圧生成部１００、前記演算増幅信号ＯＰ＿ＳＩＧに応答して前記第２電圧ＶＢを出力するための第２電圧生成部２００、前記第１電圧ＶＡの出力ノードＮ１と前記第２電圧ＶＢの出力ノードＮ２に接続され、前記第１電圧及び第２電圧の共通電圧レベルに応じる電流パスを生成する共通電流パス部３００、及び前記演算増幅信号ＯＰ＿ＳＩＧに応答して基準電圧ＶＲＥＦを出力するための基準電圧生成部４００を備える。
【００２８】
第１電圧生成部１００は、電源電圧端と第１電圧の出力ノードＮ１との間にソースドレイン経路が接続され、前記演算増幅信号ＯＰ＿ＳＩＧの出力がゲートを介して入力される第１ＰＭＯＳトランジスタＭＰ１及び第１電圧端Ｎ１と接地端との間に接続される第１ダイオードＤ１を備える。また、第１ダイオードは、ベースとコレクタとが共通接続されたＢＪＴである。
【００２９】
第２電圧生成部２００は、前記電源電圧端と前記第２電圧端Ｎ２との間にソースドレイン経路が接続され、前記演算増幅信号ＯＰ＿ＳＩＧがゲートを介して入力される第２ＰＭＯＳトランジスタＭＰ２、一方が接地端に接続された第２ダイオードＤ２、及び一方が前記第２ダイオードＤ２の他方に接続され、他方が前記第２電圧端Ｎ２に接続された第１抵抗Ｒ８を含む。また、第２ダイオードは、ベースとコレクタとが共通接続されたＢＪＴである。
【００３０】
共通電流パス部３００は、一方が前記第１電圧端Ｎ１に接続された第２抵抗Ｒ９、一方が前記第２抵抗Ｒ９の他方に接続され他方が前記第２電圧端Ｎ２に接続された第３抵抗Ｒ１０、一方が接地端に接続され他方が前記第２抵抗と第３抵抗の共通ノードに接続された第４抵抗Ｒ１１を含む。
【００３１】
基準電圧生成部４００は、前記電源電圧端と前記基準電圧ＶＲＥＦの出力ノードＮ３との間にソースドレイン経路が接続され、前記演算増幅信号がゲートを介して入力される第３ＰＭＯＳトランジスタＭＰ３、接地端と前記基準電圧出力ノードＮ３との間に接続された第５抵抗Ｒ１２を含む。
【００３２】
図３に示すように、本発明は第１電圧ＶＡと第２電圧ＶＢの共通電圧レベルを生成し、図２の第２及び第４サブ電流Ｉ１Ｂ，Ｉ２Ｂに該当する電流を１つのパスを介してサブ電流１Ｂに流すことによって、電流パスの数を減らし、無駄な電流消費を防止する。
【００３３】
以下、本発明の一実施の形態に係るＢＧＲ回路の基準電圧ＶＲＥＦが有する電圧レベルを数式に基づいて説明する。
【００３４】
まず、第１及び第２ダイオードＤ１，Ｄ２との間の電圧差ｄＶｆは次の通りに定義される。
【数９】
2007095031.tif 000011
【００３５】
本発明において、第２抵抗Ｒ９と第３抵抗Ｒ１０は、実質的に同じ抵抗値を有し、第１及び第２電圧ＶＡ、ＶＢも演算増幅器ＯＰ＿ＡＭＰ３の入力電圧であって、その電圧レベルが実質的に同じである。従って、第２抵抗Ｒ９と第３抵抗Ｒ１０の共通ノードＶＣは、第１電圧ＶＡ及び第２電圧ＶＢと同じ電圧値を有する。さらに、本発明の第４抵抗Ｒ１１に流れるサブ電流ＩＢは、図２に図示された従来の改善されたバンドギャップ基準電圧発生回路の第２及び第４サブ電流及びＩ１Ｂ及びＩ２Ｂの電流値と同じである。従って、サブ電流ＩＢは、第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２を介してそれぞれ１／２ずつ流れる。第２ＰＭＯＳトランジスタＭＰ２に流れる電流Ｉ２は、数１０に定義された通りである。
【数１０】
2007095031.tif 000012
【００３６】
第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２、第３ＰＭＯＳトランジスタＭＰ３は、実質的に同じディメンションを有することから、Ｉ１，Ｉ２、及びＩ３電流値は同じ電流値を有し、本発明の基準電圧を次のように定義することができる。
【数１１】
2007095031.tif 000013
【００３７】
図２に図示された従来の改善されたバンドギャップ基準電圧発生回路の基準電圧式である数８を本発明の基準電圧数式と比較するため、再度記載すると次の通りである。
【数８】
2007095031.tif 000014
【００３８】
前記の２つの数式に示すように、従来の改善されたバンドギャップ基準電圧発生回路に関する数８の熱電圧ＶＴの係数部分が（Ｒ５／Ｒ６）である一方、本発明の一実施の形態に係る基準電圧発生回路に関する数１１の熱電圧ＶＴの係数部分は２×（Ｒ１１／Ｒ８）である。従って、同じ基準電圧を生成すると仮定すれば、数８に比べて本発明に係る数１１の第４抵抗Ｒ１１の値を減らしたり、ダイオードの面積比を減らすことができる。
【００３９】
即ち、本発明は第１電圧ＶＡと第２電圧ＶＢの共通電圧レベルを生成し、図２の第２及び第４サブ電流Ｉ１Ｂ、Ｉ２Ｂに該当する電流を１つのパスを介してサブ電流１Ｂに流すことによって、電流パスの数を減らして電流消費を低減させる。低くなった電流値により図１の（Ｒ２／Ｒ３）抵抗係数又は図２の（Ｒ５／Ｒ６）抵抗係数に該当する本発明の２×（Ｒ１１／Ｒ８）が増加することによって、第４抵抗（Ｒ１１）又はｌｎ（Ｎ）値を減らすことが可能である。従って、全体的な面積増加の要因を低減できると共に無駄な電流消費を防止できる。
【００４０】
図４は、本発明に係るバンドギャップ基準電圧発生回路のシミュレーション結果である。
【００４１】
同図に示すように、本発明のバンドギャップ基準電圧発生回路は、温度と供給電圧の変化にかかわらず基準電圧を発生する。
【００４２】
なお、本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００４３】
【図１】従来のバンドギャップ基準電圧発生回路図である。
【図２】低い電圧で動作可能な図１におけるバンドギャップ回路を改善した従来の更なる回路図である。
【図３】本発明の技術を適用したバンドギャップ基準電圧発生回路図である。
【図４】本発明に係るバンドギャップ基準電圧発生回路のシミュレーション図である。
【図１】
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【図２】
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【図３】
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【図４】
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