(57)【要約】【課題】消費電力を少なくできるとともに、回路規模を小さく構成でき、コンパクトに構成することができるレベルシフターを提供する。【解決手段】所定の電圧のラインと接地ラインとの間に、並列に接続した一対のダイオード回路１−１およびリセット回路２−１と、高耐圧スイッチ３−１とを、直列に接続した第１の回路と；同一構成（１−２、２−１、３−１）の相補的な第２の回路と；を並列に接続して構成し、第１の回路における、一対のダイオード回路およびリセット回路と高耐圧スイッチとの接続点である第１のノードＮ１の信号を、第２の回路のリセット回路のオン／オフに用いるとともに、第２の回路における、一対のダイオード回路およびリセット回路と高耐圧スイッチとの接続点である第２のノードＮ２の信号を、第１の回路のリセット回路のオン／オフに用い、第１のノードから所定の電圧とは異なる他の電圧の出力信号を得る。【選択図】図１
2007306207.tif 000002
【特許請求の範囲】
【請求項１】
所定の電圧を所定の電圧とは異なる他の電圧へと、異なる電圧間における信号のレベル変換を行うためのレベルシフターであって、所定の電圧のラインと接地ラインとの間に、並列に接続した一対のダイオード回路およびリセット回路と、高耐圧スイッチとを、直列に接続した第１の回路と；同一構成の相補的な第２の回路と；を並列に接続して構成し、第１の回路における、一対のダイオード回路およびリセット回路と高耐圧スイッチとの接続点である第１のノードの信号を、第２の回路のリセット回路のオン／オフに用いるとともに、第２の回路における、一対のダイオード回路およびリセット回路と高耐圧スイッチとの接続点である第２のノードの信号を、第１の回路のリセット回路のオン／オフに用い、第１のノードから所定の電圧とは異なる他の電圧の出力信号を得ることを特徴とするレベルシフター。
【請求項２】
前記リセット回路が１つのPMOS in HV NWELLから構成され、前記ダイオード回路が２つ以上のPMOS in HV NWELLを直列に接続して構成されることを特徴とする請求項１に記載のレベルシフター。
【請求項３】
前記高耐圧スイッチがHV NMOSから構成されることを特徴とする請求項１または２に記載のレベルシフター。
【請求項４】
前記リセット回路が１つのNMOS in HV PWELLから構成され、前記ダイオード回路が２つ以上のNMOS in HV PWELLを直列に接続して構成されることを特徴とする請求項１に記載のレベルシフター。
【請求項５】
前記高耐圧スイッチがHV PMOSから構成されることを特徴とする請求項１または２に記載のレベルシフター。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定の電圧を所定の電圧とは異なる他の電圧へと、異なる電圧間における信号のレベル変換を行うためのレベルシフターに関するものである。
【背景技術】
【０００２】
従来から、ディスプレイドライバ回路などのドライバ回路において、所定の電圧を所定の電圧とは異なる他の電圧へと、異なる電圧間における信号のレベル変換を行うための種々のレベルシフターが用いられている。その一例として、ＣＭＯＳを使用して一体に構成されたレベルシフターが知られている（例えば、特許文献１参照）。
【特許文献１】米国特許第６，７３１，１５１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図５は特許文献１に示された従来のレベルシフターの一例の構成を示す回路図である。図６に示す例では、レベルシフターとして好適に動作するが、以下に詳述する理由により、図６に示すように出力遷移の際２パルスが必要となり、消費電力が大きくなる問題があった。また、図５に示す例から明らかなように、回路規模が大きく、コンパクトに構成できない問題もあった。
【０００４】
＜図５に示す回路の動作の説明（出力遷移の際、２パルス必要な理由）＞
（ＯＦＦ時）
１．ＨＶＰＭＯＳ１３６をＯＦＦする際、１３０にＩ＿Ｍ１を流し１３４をＯＮにするが、Ｉ＿Ｍ１を低電力化のために遮断したあとのＶ＿Ｍ１の電位はＶ＿ＨＶにならず１３０の閾値電圧Ｖ＿ＴＨ分だけＶ＿ＨＶより低くなる。したがって、１３４にはサブスレッシュホールド電流だけのリークが存在し、また、１３０と１３４の閾値が異なった場合、リーク電流がさらに大きくなる可能性もある。
２．この１３４のリーク電流は、１３６のＯＮ電圧を長い時間掛けてではあるがディスチャージし、やがては１３６をＯＦＦ状態にしてしまうのでＩ＿Ｍ１を遮断した後Ｖ＿Ｍ１を完全にＶ＿ＨＶにする必要がある。
３．また同様にＶ＿Ｍ２もＩ＿Ｍ２遮断後にはＶ＿ＨＶにならず１３２の閾値電圧Ｖ＿ＴＨ分だけＶ＿ＨＶより低い電圧で維持される。この電圧は１３８のリークを通じて１３６ＯＦＦ状態のＶ＿ＯＰ電圧を（Ｖ＿ＨＶ−Ｖ＿ＴＨ）に近づけ、１３６のリーク電流を引き起こす可能性がある。したがって、Ｖ＿Ｍ２も完全にＶ＿ＨＶにする必要がある。
４．これらの理由により、Ｉ＿Ｍ１、Ｉ＿Ｍ２遮断後のＶ＿Ｍ１、Ｖ＿Ｍ２の電位を完全にＶ＿ＨＶにするために出力遷移の後、改良回路が必要となり、第二パルスが必要となる。
【０００５】
図５に示す回路において、第二パルスに相当する信号はＶｐａｓｓによって１４８、１４６に流れる電流パルスまたは１５０のゲート電圧になる。これはＶｐａｓｓと同じになってＩ＿Ｍ１パルスよりも遅くＯＦＦになる必要がある（図７参照）。
【０００６】
本発明の目的は上述した問題点を解消して、消費電力を少なくできるとともに、回路規模を小さく構成でき、コンパクトに構成することができるレベルシフターを提供しようとするものである。
【課題を解決するための手段】
【０００７】
本発明のレベルシフターは、所定の電圧を所定の電圧とは異なる他の電圧へと、異なる電圧間における信号のレベル変換を行うためのレベルシフターであって、所定の電圧のラインと接地ラインとの間に、並列に接続した一対のダイオード回路およびリセット回路と、高耐圧スイッチとを、直列に接続した第１の回路と；同一構成の相補的な第２の回路と；を並列に接続して構成し、第１の回路における、一対のダイオード回路およびリセット回路と高耐圧スイッチとの接続点である第１のノードの信号を、第２の回路のリセット回路のオン／オフに用いるとともに、第２の回路における、一対のダイオード回路およびリセット回路と高耐圧スイッチとの接続点である第２のノードの信号を、第１の回路のリセット回路のオン／オフに用い、第１のノードから所定の電圧とは異なる他の電圧の出力信号を得ることを特徴とするものである。
【０００８】
なお、本発明の好適例としては、リセット回路が１つのPMOS in HV NWELLから構成され、ダイオード回路が２つ以上のPMOS in HV NWELLを直列に接続して構成されること、高耐圧スイッチがHV NMOSから構成されること、リセット回路が１つのNMOS in HV PWELLから構成されること、ダイオード回路が２つ以上のNMOS in HV PWELLを直列に接続して構成されること、高耐圧スイッチがHV PMOSから構成されること、がある。ここで、「PMOS in HV NWELL」は高耐圧ウェル中のＰＭＯＳトランジスタであり、「HV NMOS」は高耐圧ｎ形ＭＯＳトランジスタである。また、本発明では、ｎとｐとが入れ替わった回路構成とすることもできる。
【発明の効果】
【０００９】
本発明によれば、所定の電圧のライン（高電圧）と接地ライン（接地）との間に、並列に接続した一対のダイオード回路およびリセット回路と、高耐圧スイッチとを、直列に接続した第１の回路と；同一構成の相補的な第２の回路と；を並列に接続して構成し、第１の回路における、一対のダイオード回路およびリセット回路と高耐圧スイッチとの接続点である第１のノードの信号を、第２の回路のリセット回路のオン／オフに用いるとともに、第２の回路における、一対のダイオード回路およびリセット回路と高耐圧スイッチとの接続点である第２のノードの信号を、第１の回路のリセット回路のオン／オフに用い、第１のノードから所定の電圧とは異なる他の電圧の出力信号を得るよ構成することで、従来例で説明した第二のパルスをなくすことができ、消費電力を少なくできるとともに、回路規模を小さく構成でき、コンパクトに構成することができるレベルシフターを得ることができる。
【発明を実施するための最良の形態】
【００１０】
図１は本発明のレベルシフターの一例の構成を示すブロック図である。図１に示す例において、所定の電圧のラインと接地ラインとの間に、並列に接続した一対のダイオード回路１−１およびリセット回路２−１と、高耐圧スイッチ３−１とを、直列に接続した第１の回路と；同一構成（並列に接続した一対のダイオード回路１−２およびリセット回路２−２と、高耐圧スイッチ３−２とを、直列に接続した）の相補的な第２の回路と；を並列に接続して構成している。そして、第１の回路における、一対のダイオード回路１−１およびリセット回路２−１と高耐圧スイッチ３−１との接続点である第１のノードＮ１の信号を、第２の回路のリセット回路２−２のオン／オフに用いるとともに、第２の回路における、一対のダイオード回路１−２およびリセット回路２−２と高耐圧スイッチ３−２との接続点である第２のノードＮ２の信号を、第１の回路のリセット回路２−１のオン／オフに用い、第１のノードＮ１から所定の電圧とは異なる他の電圧の出力信号を得るとともに、第２のノードＮ２から不論理出力を得ている。
【００１１】
図１に示す例において、ダイオード回路１−１、２−１は、高耐圧スイッチ３−１、３−２によって流れる一定電流によって絶縁膜耐圧を超えない電圧が発生するとともに、続く一定電流がオフ時に出力電圧を規定する閾値電圧を発生させる。また、リセット回路２−１、２−２は、対となる相補的回路から得られる出力がオンの時、この回路がオンになり先の出力電圧をリセットするとともに、対となる相補的回路から得られる出力がオフの時、この回路がオフになり出力電圧の減衰を防ぐ。さらに、高耐圧スイッチ３−１、３−２は、入力信号パルスによってオン・オフする高耐圧スイッチであり、オン時に一定電流を供給する。さらにまた、オン・オフ入力信号パルスは、スイッチがオン時の直流電圧を最小にするための短いパルスである。
【００１２】
図２は図１に示す本発明のレベルシフターの具体的な構成を示す回路図である。図２に示す例において、リセット回路２−１または２−２が１つのPMOS in HV NWELLからなるＭ３またはＭ４から構成され、ダイオード回路１−１または２−１が、それぞれが２つのPMOS in HV NWELLからなるＭ５とＭ６の組またはＭ７とＭ８の組を直列に接続して構成されている。また、高耐圧スイッチ３−１または３−２がHV NMOSからなるＭ１またはＭ２から構成されている。
【００１３】
図２に示す回路におけるＯＮ動作およびＯＦＦ動作は以下の通りである。
【００１４】
（ＯＮ動作）
１．入力ＡにＨｉｇｈ（５Ｖ）を加え、Ｍ１をＯＮにする。
２．一定電流ＩｂがＭ５、Ｍ６を流れる。この時、ノードＣ（第１のノード）はＭ５、Ｍ６で決まるＨＶより数ボルト低い電圧値になる（図３参照）。この電圧値によってＭ４がＯＮになりノードＤ（第２のノード）はＨＶとなる。これにより、Ｍ３はＯＦＦとなる。
３．Ｉｂは出力ＹにつながるHV PMOS Ｍ９の絶縁耐圧を超えないように、また、Ｙに接続される容量Ｃを時間内に充電できる値としなければならない。同時にＭ３の絶縁耐圧が超えず保護される。
４．一定時間経過後、入力ＡをＯＦＦ（０Ｖ）にしＩｂを遮断する。これにより、ＤＣ電流が定常的に流れるのを防ぎ低消費電力化に寄与する。
５．その後のノードＣは約（Ｖ＿ＨＶ−２Ｖｔｈ）になる。したがって２ＶｔｈがHV PMOSをＯＮにするゲート電圧になる。これを大きくする場合はダイオード接続したPMOSの数を多くする。しかし、３のＩｂによる電圧がHV PMOSの絶縁耐圧を超えてはならない。また、従来技術で説明した回路（図５参照）のようにリーク電圧は発生しないのでこの電圧は定常時でも維持される。
【００１５】
（ＯＦＦ動作）
１．入力ＢにＨｉｇｈ（５Ｖ）を加え、Ｍ２をＯＮにする。
２．一定電流ＩｂがＭ７、Ｍ８を流れる。この時、ノードＤはＭ７、Ｍ８で決まるＨＶより数ボルト低い電圧値になる。この電圧値によってＭ３がＯＮになる。これにより、Ｃが完全に放電され、Ｍ４、Ｍ９がＯＦＦとなる。
３．ＩｂはＭ３に絶縁耐圧を超えない値としなければならない。
４．一定時間経過後、入力ＢをＯＦＦ（０Ｖ）にしＩｂを遮断する。これにより、ＤＣ電流が定常的に流れるのを防ぎ低消費電力化に寄与する。
５．その後ノードＤは約（Ｖ＿ＨＶ−２Ｖｔｈ）になる。Ｍ３はＯＮ状態を維持する。したがって、Ｍ９は完全にＯＦＦ状態を維持し、従来技術で説明した回路（図５参照）のようにリーク電流によってHV PMOSをＯＮするような問題は起きない。
【００１６】
図４は本発明のレベルシフターにおける出力遷移時の状態を示す図である。図１および図２に示す本発明のレベルシフターでは、図４に示すように、出力遷移の際１パルスで動作することができ、従来技術で説明した回路（図５参照）のように２パルス必要ではない。そのため、本発明のレベルシフターでは、従来のレベルシフターと比べて、消去パルスが必要なくパルス数が少なくなる分だけ消費電力が２分の１となる。また、図１および図２に示す本発明のレベルシフターの回路と図５に示す従来のレベルシフターの回路とを比べると明らかなように、回路規模を小さく構成でき、コンパクトに構成することができる。
【産業上の利用可能性】
【００１７】
本発明のシフトレジスターは、消費電力を少なくできるとともに、回路規模を小さく構成でき、コンパクトに構成することができるため、ディスプレイドライバ回路などのドライバ回路において好適に用いることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明のレベルシフターの一例の構成を示すブロック図である。
【図２】図１に示す本発明のレベルシフターの具体的な構成を示す回路図である。
【図３】Ｍ５、Ｍ６で決まるＨＶよりも数ボルト低い電圧値を説明するための図である。
【図４】本発明のレベルシフターにおける出力遷移時の状態を示す図である。
【図５】従来のレベルシフターの一例の構成を示す回路図である。
【図６】従来のレベルシフターにおける第二パルスを説明するための図である。
【図７】従来のレベルシフターにおける出力遷移時の状態を示す図である。
【符号の説明】
【００１９】
１−１、２−１  リセット回路
２−１、２−２  ダイオード回路
３−１、３−２  高耐圧スイッチ
Ｎ１、Ｃ  第１のノード
Ｎ２、Ｄ  第２のノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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