(57)【要約】【課題】多様なデバイス特性の要求を満足させることができる構造の半導体装置を得る。【解決手段】実施の形態１の半導体装置は、同一のＳＯＩ基板（シリコン支持基板１、埋込酸化膜２及びシリコン層３）上に、ボディ膜厚の異なるボディ厚膜トランジスタＱ１とボディ薄膜トランジスタＱ２とを形成している。ボディ厚膜トランジスタＱ１はボディ膜厚は比較的厚く形成するが、ソース・ドレイン領域３２の表面高さをボディ領域の表面高さ比べて低く配置したリセス構造を有することにより、ソース・ドレイン領域３２のＳＯＩ膜厚をボディ薄膜トランジスタＱ２のＳＯＩ膜厚と同程度に薄く形成している。一方、ボディ薄膜トランジスタＱ２はＳＯＩ膜厚全体を比較的薄い膜厚で形成している。また、ソース・ドレイン領域３２及び３４はシリコン層３を貫通して形成している。【選択図】図２０
2007201240.tif 000002
【特許請求の範囲】
【請求項１】
半導体支持基板、埋込絶縁膜及び半導体層からなるＳＯＩ基板に形成される絶縁ゲート型の第１及び第２のトランジスタを含む半導体装置であって、
前記半導体層は第１及び第２の膜厚の第１及び第２のＳＯＩ領域を有し、前記第１の膜厚は前記第２の膜厚より厚く、
前記第１及び第２のトランジスタは第１及び第２のＳＯＩ領域に形成され、それぞれ
前記半導体層上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極下の前記半導体層の領域であるボディ領域を挟み、前記半導体層を貫通して形成されるソース・ドレイン領域とを備え、
前記第１のトランジスタの前記ソース・ドレイン領域は、その表面高さが前記ボディ領域の表面高さより低く配置されるリセス構造を有することを特徴とする、
半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１及び第２のトランジスタは、それぞれ
前記埋込絶縁膜の近傍領域における、前記ボディ領域と前記ソース・ドレイン領域との界面において、前記ソース・ドレイン領域と同一導電型の低濃度化領域をさらに備えることを特徴とする、
半導体装置。
【請求項３】
請求項１あるいは請求項２記載の半導体装置であって、
前記第１のＳＯＩ領域に形成される第３のトランジスタをさらに備え、
前記第３のトランジスタは、
前記半導体層上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極下の前記半導体層の領域であるボディ領域を挟み、前記リセス構造を有さず、前記半導体層を貫通することなく下方に前記半導体層の一部を残して形成されるソース・ドレイン領域とを備える、
半導体装置。
【請求項４】
請求項３記載の半導体装置であって、
前記第１ないし第３のトランジスタは、それぞれ
ボディ電位が付与されるボディコンタクト領域と、
前記半導体層の上層部に形成された絶縁物とその下層の半導体層である部分半導体領域とよりなる部分分離領域を備え、
前記ボディコンタクト領域は前記部分分離領域の前記部分半導体領域を介して前記ボディ領域と電気的に接続される、
半導体装置。
【請求項５】
請求項１ないし請求項４のうち、いずれか１項に記載の半導体装置であって、
前記第１及び第２のＳＯＩ領域間において前記半導体層を貫通した絶縁膜よりなる完全分離領域をさらに備える、
半導体装置。
【請求項６】
請求項３あるいは請求項４記載の半導体装置であって、
前記第１及び第３のトランジスタの形成領域間の前記第１のＳＯＩ領域を貫通した絶縁膜よりなる完全分離領域をさらに備える、
半導体装置。
【請求項７】
半導体支持基板、埋込絶縁膜及び半導体層からなるＳＯＩ基板に形成される絶縁ゲート型の第１及び第２のトランジスタを含む半導体装置であって、
前記第１及び第２のトランジスタは、それぞれ
前記半導体層上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極下の前記半導体層の領域であるボディ領域を挟んで形成されるソース・ドレイン領域とを備え、
前記第１のトランジスタのソース・ドレイン領域は、その表面高さが前記ボディ領域の表面高さより低く配置されるリセス構造を有し、前記ソース・ドレイン領域は前記半導体層を貫通して形成され、
前記第２のトランジスタの前記ソース・ドレイン領域は、前記リセス構造を有さず、前記半導体層を貫通することなく下方に前記半導体層の一部を残して形成されることを特徴とする、
半導体装置。
【請求項８】
半導体基板に形成される絶縁ゲート型のトランジスタを含む半導体装置であって、
前記トランジスタは、
前記半導体層上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極下の前記半導体層の領域であるボディ領域を挟んで形成されるソース・ドレイン領域とを備え、前記ソース・ドレイン領域は、その表面高さが前記ボディ領域の表面高さより低い位置関係となるリセス構造を有し、
前記リセス構造を含む前記トランジスタを覆い、窒化膜を少なくとも含む窒化膜形成部をさらに備える、
半導体装置。
【請求項９】
請求項８記載の半導体装置であって、
前記半導体基板は、半導体支持基板、埋込絶縁膜及び半導体層からなるＳＯＩ基板を含み、
前記ソース・ドレイン領域は前記半導体層を貫通するソース・ドレイン領域を含み、
前記ゲート電極の側面に隣接して形成されたサイドウォール部をさらに備える、
半導体装置。
【請求項１０】
請求項８記載の半導体装置であって、
前記半導体基板は、単体の半導体基板を含み、
前記ソース・ドレイン領域は前記半導体基板の上層部に形成されるソース・ドレイン領域を含み、
前記ゲート電極の側面に隣接して形成されたサイドウォール部をさらに備える、
半導体装置。
【請求項１１】
請求項９あるいは請求項１０記載の半導体装置であって、
前記サイドウォール部の側面に形成される第２のサイドウォール部をさらに備え、
前記ソース・ドレイン領域は、前記ボディ領域を基準として前記第２のサイドウォール部下より外側の領域において、前記リセス構造を有する、
半導体装置。
【請求項１２】
請求項８ないし請求項１１のうち、いずれか１項に記載の半導体装置であって、
前記窒化膜形成部は、
前記リセス構造を含む前記トランジスタを覆って形成される酸化膜と、
前記酸化膜上に形成される前記窒化膜とを含む、
半導体装置。
【請求項１３】
請求項８ないし請求項１１のうち、いずれか１項に記載の半導体装置であって、
前記窒化膜形成部は、
前記リセス構造を含む前記トランジスタを覆って直接形成される窒化膜を含む、
半導体装置。
【請求項１４】
絶縁ゲート型の第１及び第２のトランジスタを含む半導体装置の製造方法であって、
(a) 半導体支持基板、埋込絶縁膜及び半導体層からなるＳＯＩ基板を準備するステップと、
(b) 前記半導体層の一部の膜厚を変化させ、第１の膜厚の第１ＳＯＩ領域と前記第１の膜厚より薄い第２の膜厚の第２のＳＯＩ領域を設けるステップと、
(c) 前記半導体層の上方において、前記第１及び第２のトランジスタの素子分離用パターンを形成するステップと、
(d) 前記素子分離用パターンに基づき、前記第１及び第２のトランジスタ用の素子分離領域を形成するステップと、
(e) 前記第１及び第２のＳＯＩ領域に第１及び第２のトランジスタを形成するステップとを含み、
前記ステップ(e) は、
(e-1) 前記第１及び第２のＳＯＩ領域それぞれ上にゲート絶縁膜及びゲート電極を順次選択的に形成するステップと、
(e-2) 前記第１のＳＯＩ領域において、前記ゲート電極下のボディ領域の外側のおいてリセス部を形成するステップと、
(e-3) 前記第１及び第２のＳＯＩ領域において、前記ボディ領域を挟み前記半導体層を貫通して形成されるソース・ドレイン領域を形成するステップとを備え、前記第１のＳＯＩ領域における前記ソース・ドレイン領域は少なくとも前記リセス部下に形成され、
前記第１及び第２のＳＯＩ領域に形成される、前記ゲート絶縁膜、前記ゲート電極及び前記ソース・ドレイン領域により、前記第１及び第２のトランジスタが規定される、
半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法であって、
前記ステップ(c) は、前記半導体層の上方を平坦化することなく、前記素子分離用パターンを形成するステップを含む、
半導体装置の製造方法。
【請求項１６】
請求項１４記載の半導体装置の製造方法であって、
(f) 前記ステップ(b)後、前記ステップ(c) 前に実行され、前記半導体層上に形成され、前記第１及び第２のＳＯＩ領域上の形成高さを一致させ表面を平坦化する平坦化層を形成するステップをさらに備え、
前記ステップ(c) は、前記平坦化層上に前記素子分離用パターンを形成するステップを含む、
半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法であって、
前記平坦化層は、
下敷き膜と、
前記下敷き膜上に形成されたポリシリコン膜とを含み、
前記ステップ(f) は、
(f-1) 前記下敷き膜及び前記ポリシリコン膜を順次形成するステップと、
(f-2) 前記下敷き膜をストッパとした研磨処理により前記ポリシリコン膜を平坦化するステップとを含む、
半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法であって、
前記平坦化層は窒化膜を含み、
前記ステップ(f) は、
(f-1) 前記第１のＳＯＩ領域上における前記窒化膜の上層部を除去し開口部を設けるステップと、
(f-2) 研磨処理により前記開口部を有する前記窒化膜を平坦化するステップとを含む、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数種のデバイスに適応した構造の半導体装置、主としてＳＯＩ（Silicon On Insulator）構造の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図１０２〜図１１１はＳＯＩ基板上に形成される従来のＭＯＳトランジスタの製造方法を示す断面図である。以下、これらの図を参照して製造方法を説明する。
【０００３】
まず、図１０２に示すように、半導体基板であるシリコン支持基板１上に膜厚が１０ｎｍ〜１０００ｎｍの埋込酸化膜２、膜厚が３０ｎｍ〜２００ｎｍのシリコン層３を順次成膜することにより、シリコン支持基板１、埋込酸化膜２及びシリコン層３よりなるＳＯＩ基板（構造）を得る。さらに、シリコン層３上に膜厚が５ｎｍ〜４００ｎｍのシリコン酸化膜７を形成し、シリコン酸化膜７上に膜厚が１０ｎｍ〜２００ｎｍのシリコン窒化膜４を成膜する。
【０００４】
次に、図１０３に示すように、全面にレジスト膜を塗布し、写真製版技術（フォトリソグラフィー）を用いてトレンチ形成用のレジストパターン９（素子分離用パターン）を形成する。
【０００５】
その後、図１０４に示すように、レジストパターン９をマスクとして、シリコン窒化膜４、シリコン酸化膜７及びシリコン層３に対しエッチング処理を施しトレンチを形成する。このとき、シリコン層３の一部が残るように行う（パーシャルトレンチ分離(PTI(Partial Trench Isolation))）。さらに、シリコン層３のトレンチ内壁の酸化を行い膜厚が５ｎｍ〜５０ｎｍの内壁酸化膜２５をシリコン層３の露出面に形成する。なお、内壁酸化膜２５の形成処理は省略してもよい。
【０００６】
そして、図１０５に示すように、シリコン酸化膜１０による埋め込みを行い、５００℃〜１３００℃のアニール処理を行い、シリコン窒化膜４をストッパとしてＣＭＰ（Chemical Mechanical Polishing）処理を行いシリコン酸化膜１０を平坦化する。なお、上記アニール処理は省略しても良い。
【０００７】
続いて、図１０６に示すように、シリコン酸化膜１０に対しエッチングを行い、シリコン酸化膜１０の膜厚を所定の膜厚に設定した後、図１０７に示すように、シリコン窒化膜４及びシリコン酸化膜６を除去する。
【０００８】
次に、図１０８に示すように、シリコン酸化膜１０，１０間のシリコン層３の露出面上にシリコン酸化膜１２を形成する。
【０００９】
その後、図１０９に示すように、ポリシリコン膜を成膜し、フォトリソフグラフィーを用いてパターニングすることによりゲート電極１３を形成し、ゲート電極１３の側面にシリコン酸化膜スペーサ１４を形成した後、ゲート電極１３及びシリコン酸化膜スペーサ１４をマスクとしてシリコン層３内に不純物イオン１５を注入し、後にエクステンション＆ポケット領域となる拡散領域３７を形成する。
【００１０】
そして、図１１０に示すように、シリコン酸化膜スペーサ１４の側面にシリコン酸化膜サイドウォール１６及びシリコン窒化膜サイドウォール１７を順次形成し、ゲート電極１３、シリコン酸化膜スペーサ１４、シリコン酸化膜サイドウォール１６及びシリコン窒化膜サイドウォール１７をマスクとして、不純物イオンを注入しソース・ドレイン領域３８を形成する。このとき、ソース・ドレイン領域３８はシリコン層３を貫通してシリコン層３に到達し、主としてシリコン窒化膜サイドウォール１７下の拡散領域３７がエクステンション・ポケット領域３７ｅとなる。さらに、ゲート電極１３上及びソース・ドレイン領域３８上にコバルト（Ｃｏ）シリサイド等の金属シリサイド領域１８及び２９がそれぞれ形成する。
【００１１】
最後に、図１１１に示すように、全面にシリコン窒化膜４２を形成し、シリコン窒化膜４２上に層間絶縁膜１９を形成した後、ＣＭＰ処理を施し層間絶縁膜１９を平坦化する。また、フォトリソフグラフィーを用いてエッチング用レジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてコンタクトホールを形成し、コンタクトホール内に金属を埋め込み金属プラグ２０を形成し、さらに層間絶縁膜１９上に金属プラグ２０と電気的に接続して金属配線２１を形成する。金属配線２１の材料としてはＡｌ（アルミ）、銅（Ｃｕ）等が考えられる。
【００１２】
このようにしてＳＯＩ基板上にＭＯＳトランジスタが形成される。このＭＯＳトランジスタのボディ領域は、シリコン酸化膜１０下のシリコン層３を介して所定のボディ電位が付与されるボディコンタクト領域（図示せず）と電気的に接続されることにより、ボディ電位が固定される。
【００１３】
スケーリングによりＳＯＩ膜厚（シリコン層３の膜厚）の薄膜化が進むと、ボディ抵抗が高抵抗化し、Ｉ／Ｏ回路やアナログ回路に用いられるデバイスに要求される特性を満足できないという問題点があった。また、ＳＯＩ膜厚が厚い場合は寄生容量が大きくなり速度性能が劣化し論理回路等に用いられるデバイスに要求される速度特性を満足てきないという問題点があった。
【００１４】
このような問題点を解決するための半導体装置として、例えば、特許文献１に開示されたＳＯＩ構造に形成されたトランジスタがある。特許文献１で開示された構造では、メモリセル領域の埋込絶縁膜の上に第１半導体層が設けられ、周辺回路領域の埋込絶縁膜上に第２半導体層が設けられたＳＯＩ構造が挙げられる。上記第１及び第２の半導体層の膜厚を異なる厚さにして、メモリセル領域のトランジスタが完全空乏型となり、周辺回路領域のトランジスタが部分空乏型となるように設定されている。
【００１５】
【特許文献１】特開２００５−１９４５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、単に２種類のＳＯＩ膜厚を有するＳＯＩ構造の半導体層を設けただけでは、様々な回路に用いられる多様なデバイス特性の要求を満足することができないという問題点があった。
【００１７】
この発明は上記問題点を解決するためになされたもので、多様なデバイス特性の要求を満足させることができる構造の半導体装置を得ることを目的とする。
【課題を解決するための手段】
【００１８】
この発明に係る請求項１記載の半導体装置は、半導体支持基板、埋込絶縁膜及び半導体層からなるＳＯＩ基板に形成される絶縁ゲート型の第１及び第２のトランジスタを含み、前記半導体層は第１及び第２の膜厚の第１及び第２のＳＯＩ領域を有し、前記第１の膜厚は前記第２の膜厚より厚く、前記第１及び第２のトランジスタは第１及び第２のＳＯＩ領域に形成され、それぞれ前記半導体層上に選択的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極下の前記半導体層の領域であるボディ領域を挟み、前記半導体層を貫通して形成されるソース・ドレイン領域とを備え、前記第１のトランジスタの前記ソース・ドレイン領域は、その表面高さが前記ボディ領域の表面高さより低く配置されるリセス構造を有している。
【００１９】
この発明に係る請求項７記載の半導体装置は、半導体支持基板、埋込絶縁膜及び半導体層からなるＳＯＩ基板に形成される絶縁ゲート型の第１及び第２のトランジスタを含み、前記第１及び第２のトランジスタは、それぞれ前記半導体層上に選択的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極下の前記半導体層の領域であるボディ領域を挟んで形成されるソース・ドレイン領域とを備え、前記第１のトランジスタのソース・ドレイン領域は、その表面高さが前記ボディ領域の表面高さより低く配置されるリセス構造を有し、前記ソース・ドレイン領域は前記半導体層を貫通して形成され、前記第２のトランジスタの前記ソース・ドレイン領域は、前記リセス構造を有さず、前記半導体層を貫通することなく下方に前記半導体層の一部を残して形成されている。
【００２０】
この発明に係る請求項８記載の半導体装置は、半導体基板に形成される絶縁ゲート型のトランジスタを含む半導体装置であって、前記トランジスタは、前記半導体層上に選択的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極下の前記半導体層の領域であるボディ領域を挟んで形成されるソース・ドレイン領域とを備え、前記ソース・ドレイン領域は、その表面高さが前記ボディ領域の表面高さより低い位置関係となるリセス構造を有し、前記リセス構造を含む前記トランジスタを覆い、窒化膜を少なくとも含む窒化膜形成部をさらに備えている。
【００２１】
この発明に係る請求項１４記載の半導体装置の製造方法は、絶縁ゲート型の第１及び第２のトランジスタを含む半導体装置の製造方法であって、(a) 半導体支持基板、埋込絶縁膜及び半導体層からなるＳＯＩ基板を準備するステップと、(b) 前記半導体層の一部の膜厚を変化させ、第１の膜厚の第１ＳＯＩ領域と前記第１の膜厚より薄い第２の膜厚の第２のＳＯＩ領域を設けるステップと、(c) 前記半導体層の上方において、前記第１及び第２のトランジスタの素子分離用パターンを形成するステップと、(d) 前記素子分離用パターンに基づき、前記第１及び第２のトランジスタ用の素子分離領域を形成するステップと、(e) 前記第１及び第２のＳＯＩ領域に第１及び第２のトランジスタを形成するステップとを含み、前記ステップ(e) は、(e-1) 前記第１及び第２のＳＯＩ領域それぞれ上にゲート絶縁膜及びゲート電極を順次選択的に形成するステップと、(e-2) 前記第１のＳＯＩ領域において、前記ゲート電極下のボディ領域の外側のおいてリセス部を形成するステップと、(e-3) 前記第１及び第２のＳＯＩ領域において、前記ボディ領域を挟み前記半導体層を貫通して形成されるソース・ドレイン領域を形成するステップとを備え、前記第１のＳＯＩ領域における前記ソース・ドレイン領域は少なくとも前記リセス部下に形成され、前記第１及び第２のＳＯＩ領域に形成される、前記ゲート絶縁膜、前記ゲート電極及び前記ソース・ドレイン領域により、前記第１及び第２のトランジスタが規定される。
【発明の効果】
【００２２】
この発明における請求項１記載の半導体装置は同一ＳＯＩ基板上に第１及び第２のトランジスタを形成している。
【００２３】
第１のトランジスタのボディ領域は第２の膜厚より厚い第１の膜厚で形成されるため、ボディ領域の低抵抗化を図ることができる分、ボディ電位の安定性の向上に伴う動作特性の向上を図ることができる。さらに、第１のトランジスタのソース・ドレイン領域はリセス構造を有している分、第１の膜厚より薄い膜厚で形成されるため、寄生容量の低抵抗化に伴う動作特性の向上を図ることができる。一方、第２のトランジスタの半導体層の膜厚（ＳＯＩ膜厚）全体を第１の膜厚より薄い第２の膜厚で形成しているため、第１のトランジスタ以上の寄生容量の低抵抗化に伴う動作特性の向上を図ることができる。
【００２４】
その結果、請求項１記載の半導体装置は、第１及び第２のトランジスタを使い分けることにより、多様なデバイス（トランジスタ）特性の要求を満足させることができる効果を奏する。
【００２５】
この発明における請求項７記載の半導体装置は同一ＳＯＩ基板上に第１及び第２のトランジスタを形成している。
【００２６】
第１のトランジスタのソース・ドレイン領域はリセス構造を有している分、ボディ領域におけるＳＯＩ膜厚より薄い膜厚で形成されるため、寄生容量の低抵抗化に伴う動作特性の向上を図ることができる。
【００２７】
一方、第２のトランジスタのソース・ドレイン領域はリセス構造を有さず、半導体層を貫通することなく下方に半導体層の一部を残して形成されるため、動作耐圧の向上を図ることができる。
【００２８】
その結果、請求項７記載の半導体装置は、第１及び第２のトランジスタを使い分けることにより、多様なデバイス特性の要求を満足させることができる効果を奏する。
【００２９】
この発明に係る請求項８記載の半導体装置のトランジスタのソース・ドレイン領域はリセス構造を有している分、ボディ領域におけるＳＯＩ膜厚より薄い膜厚で形成されるため、寄生容量の低抵抗化に伴う動作特性の向上を図ることができる。
【００３０】
加えて、窒化膜を少なくとも含む窒化膜形成部がリセス構造を含むトランジスタを覆って形成されていることから、リセス構造上に形成される窒化膜をトランジスタのゲート電極直下のボディ領域表面であるチャネル領域と同程度以下に形成高さに配置することができる。その結果、チャネル表面の側面方向から窒化膜による応力を直接加えることができるため、トランジスタのキャリア移動度の向上効果を発揮させることができる。
【００３１】
この発明に係る請求項１４記載の半導体装置の製造方法で製造される半導体装置は同一ＳＯＩ基板上に第１及び第２のトランジスタを形成している。
【００３２】
第１のトランジスタのボディ領域は第２の膜厚より厚い第１の膜厚で形成されるため、ボディ領域の低抵抗化を図ることができる分、ボディ電位の安定性の向上に伴う動作特性の向上を図ることができる。さらに、第１のトランジスタのソース・ドレイン領域はリセス部下に形成される分、第１の膜厚より薄い膜厚で形成されるため、寄生容量の低抵抗化に伴う動作特性の向上を図ることができる。一方、第２のトランジスタのＳＯＩ膜厚全体を第１の膜厚より薄い第２の膜厚で形成しているため、寄生容量の優れた低抵抗化に伴う動作特性の向上を図ることができる。
【００３３】
その結果、請求項１４記載の半導体装置の製造方法で製造される半導体装置は、第１及び第２のトランジスタを使い分けることにより、多様なデバイス特性の要求を満足させることができる効果を奏する。
【発明を実施するための最良の形態】
【００３４】
＜＜実施の形態１＞＞
＜第１の態様＞
（製造方法）
図１〜図２０はこの発明の実施の形態１である半導体装置の製造方法の第１の態様を示す断面図である。以下、これらの図を参照して実施の形態１の第１の態様の製造方法を説明する。
【００３５】
まず、図１に示すように、半導体基板であるシリコン支持基板１上に膜厚が１０ｎｍ〜１０００ｎｍの埋込酸化膜２、膜厚（第１の膜厚）が３０ｎｍ〜２００ｎｍのシリコン層３を順次成膜することにより、シリコン支持基板１、埋込酸化膜２及びシリコン層３よりなるＳＯＩ基板（構造）を得る。さらに、シリコン層３上に膜厚が１０ｎｍ〜２００ｎｍのシリコン窒化膜４を成膜する。
【００３６】
次に、図２に示すように、全面にレジスト膜を塗布し、フォトリソフグラフィーを用いてトレンチ形成用のレジストパターン５を形成する。以降の処理において、このレジストパターン５で覆われる領域が厚膜ＳＯＩ領域１０１（第１のＳＯＩ領域）として規定され、レジストパターン５が形成されない領域が薄膜ＳＯＩ領域１０２（第２のＳＯＩ領域）として規定される。
【００３７】
その後、図３に示すように、レジストパターン５をマスクとして、シリコン窒化膜４をパターニングすることにより、シリコン層３の表面が露出した開口部４０を得た後、レジストパターン５を除去する。
【００３８】
続いて、図４に示すように、開口部４０からシリコン層３に対して酸化処理を行い、開口部４０におけるシリコン層３の膜厚が所望の膜厚（第２の膜厚）にまで薄くなるようにシリコン酸化膜６を形成する。
【００３９】
そして、図５に示すように、シリコン窒化膜４及びシリコン酸化膜６を除去した後、図６に示すように、全面に膜厚が５ｎｍ〜４００ｎｍのシリコン酸化膜７を形成し、シリコン酸化膜７上に膜厚が１０ｎｍ〜１０００ｎｍシリコン窒化膜８を形成する。
【００４０】
次に、図７に示すように、全面にレジスト膜を塗布し、フォトリソグラフィーを用いてトレンチ形成用のレジストパターン９（素子分離用パターン）を形成する。
【００４１】
その後、図８に示すように、レジストパターン９をマスクとして、シリコン窒化膜８、シリコン酸化膜７及びシリコン層３に対しエッチング処理を施しトレンチを形成した後、レジストパターン９を除去する。このとき、シリコン層３の一部が残るように行う（パーシャルトレンチ分離）。さらに、シリコン層３のトレンチ内壁の酸化を行い膜厚が５ｎｍ〜５０ｎｍの内壁酸化膜２５をシリコン層３の露出面に形成する。なお、内壁酸化膜２５はシリコン層３の界面へのダメージ緩和目的で形成されるが、内壁酸化膜２５の形成処理は省略してもよい。
【００４２】
続いて、図９に示すように、全面にレジスト膜を塗布し、フォトリソフグラフィーを用いてトレンチ形成用のレジストパターン５０を形成し、このレジストパターン５０及びシリコン窒化膜８をマスクして、内壁酸化膜２５及びシリコン層３に対しエッチング処理を施しトレンチを形成する。このとき、シリコン層３の全てを除去して（フルトレンチ分離(FTI(Full Trench Isolation)））、埋込酸化膜２の表面が露出した開口部４１を得る。
【００４３】
そして、図１０に示すように、レジストパターン５０を除去した後、膜厚が１５ｎｍ〜１０００ｎｍのシリコン酸化膜１０を形成した後、５００℃〜１３００℃のアニール処理を行う。なお、このアニール処理は省略しても良い。
【００４４】
次に、図１１に示すように、シリコン窒化膜８をストッパとしてＣＭＰ処理を行いシリコン酸化膜１０を平坦化する。したがって、厚膜ＳＯＩ領域１０１（第１のＳＯＩ領域）のシリコン窒化膜８の直上または少し研磨した位置高さでシリコン酸化膜１０が平坦化される。
【００４５】
続いて、図１２に示すように、シリコン酸化膜１０に対しエッチングを行い、厚膜ＳＯＩ領域１０１のシリコン酸化膜１０の膜厚を所定の膜厚に設定する。
【００４６】
その後、図１３に示すように、全面にレジスト膜を塗布し、フォトリソフグラフィーを用いて、厚膜ＳＯＩ領域１０１を覆うトレンチ形成用のレジストパターン１１を得る。
【００４７】
そして、図１４に示すように、レジストパターン１１をマスクとして、シリコン酸化膜１０の薄膜ＳＯＩ領域１０２（第２のＳＯＩ領域）側の分離酸化膜厚が所望の膜厚になるようにエッチングを行う。
【００４８】
その後、図１５に示すように、レジストパターン１１を除去し、さらに、シリコン窒化膜８及びシリコン酸化膜７を除去する。
【００４９】
次に、図１６に示すように、シリコン酸化膜１０，１０間のシリコン層３の露出面上にシリコン酸化膜１２を形成する。
【００５０】
その後、図１７に示すように、ポリシリコン膜を成膜し、フォトリソフグラフィーを用いてパターニングすることによりゲート電極１３を形成し、ゲート電極１３の側面にシリコン酸化膜スペーサ１４を形成した後、ゲート電極１３及びシリコン酸化膜スペーサ１４をマスクとしてシリコン層３内に不純物イオン１５を注入し、後にエクステンション＆ポケット領域となる拡散領域３１及び３３を厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２にそれぞれ形成する。
【００５１】
なお、実際には、エクステンション領域となる拡散領域はソース・ドレイン領域と同一の導電型で形成され、ポケット領域となる拡散領域はソース・ドレイン領域と反対の導電型で、かつエクステンション領域よりさらにゲート電極１３下側のシリコン層３の表面内に形成されるが、本明細書では説明の都合上、エクステンション領域及びポケット領域形成用のイオンとして不純物イオン１５をまとめ、厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２においてエクステンション領域及びポケット領域形成用の拡散領域をまとめて拡散領域３１及び３３として示している。
【００５２】
そして、図１８に示すように、シリコン酸化膜スペーサ１４の側面にシリコン酸化膜サイドウォール１６及びシリコン窒化膜サイドウォール１７を順次形成した後、全面にレジスト膜を塗布し、フォトリソフグラフィー用いて、薄膜ＳＯＩ領域１０２を覆うエッチング用のレジストパターン２６を得る。このレジストパターン２６並びに厚膜ＳＯＩ領域１０１のゲート電極１３、シリコン酸化膜スペーサ１４、シリコン酸化膜サイドウォール１６及びシリコン窒化膜サイドウォール１７をマスクとして厚膜ＳＯＩ領域１０１のシリコン層３に対してエッチングを施し、厚膜ＳＯＩ領域１０１のシリコン層３の上層部にリセス部３０を形成する。なお、図１８において、便宜上、シリコン酸化膜スペーサ１４及びシリコン酸化膜サイドウォール１６を併せた構造を一の領域として示している。
【００５３】
続いて、図１９に示すように、レジストパターン２６を除去後、厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２双方において、ゲート電極１３、シリコン酸化膜スペーサ１４、シリコン酸化膜サイドウォール１６及びシリコン窒化膜サイドウォール１７をマスクとして、不純物イオンを注入し、厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２にソース・ドレイン領域３２及び３４を形成する。その後、ゲート電極１３上及びソース・ドレイン領域３８上にＣｏシリサイド等の金属シリサイド領域１８及び２９をそれぞれ形成する。
【００５４】
このとき、厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２において、ソース・ドレイン領域３２及び３４は共にシリコン層３を貫通して埋込酸化膜２の表面に到達する。さらに、主としてシリコン窒化膜サイドウォール１７下の拡散領域３１及び３３がエクステンション・ポケット領域３１ｅ及び３３ｅとなる。なお、実際にはエクステンション・ポケット領域３１ｅ及び３３ｅの先端部分（ゲート電極１３の中心に近い部分）がポケット領域、それ以外の部分がエクステンション領域となる。
【００５５】
その結果、厚膜ＳＯＩ領域１０１にはボディ領域のＳＯＩ膜厚（シリコン層３の膜厚）が厚く、リセス部３０によってソース・ドレイン領域３２のＳＯＩ膜厚が薄い構造のボディ厚膜トランジスタＱ１（第１のトランジスタ）が形成され、薄膜ＳＯＩ領域１０２には全体のＳＯＩ膜厚が薄い構造のボディ薄膜トランジスタＱ２（第２のトランジスタ）が得られる。
【００５６】
最後に、図２０に示すように、全面にシリコン窒化膜４２を形成し、シリコン窒化膜４２上に層間絶縁膜１９を形成した後、ＣＭＰ処理を施し層間絶縁膜１９を平坦化する。また、フォトリソフグラフィーを用いてエッチング用レジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてコンタクトホールを形成し、コンタクトホール内に金属を埋め込み金属プラグ２０を形成し、さらに層間絶縁膜１９上に金属プラグ２０と電気的に接続して金属配線２１を形成する。金属配線２１の材料としてはＡｌ、Ｃｕ等が考えられる。上記したコンタクトホール形成時にはシリコン窒化膜４２は層間絶縁膜１９のエッチングストッパとして機能する。また、ストレスを有するシリコン窒化膜４２の存在によってシリコン層３へのダメージ緩和やリーク電流の抑制を図ることができる。
【００５７】
上述した第１の態様の製造方法によってＳＯＩ基板上に実施の形態１のＭＯＳトランジスタが形成される。このＭＯＳトランジスタのボディ領域は、シリコン酸化膜１０下のシリコン層３を介して所定のボディ電位が付与されるボディコンタクト領域（図示せず）と電気的に接続されることにより、ボディ電位が固定される。なお、ボディコンタクト領域によるボディ電位を固定する具体的構造は後述する図９５及び図９６で示した実施の形態５の構造と同様である。
【００５８】
厚膜ＳＯＩ領域１０１に形成されるボディ厚膜トランジスタＱ１のボディ領域のＳＯＩ膜厚ｔａ１が１００ｎｍ〜２００ｎｍの範囲に設定され、ソース・ドレイン領域のＳＯＩ膜厚ｔａ２は４０ｎｍ〜１００ｎｍの範囲に設定され、薄膜ＳＯＩ領域１０２に形成されるボディ薄膜トランジスタＱ２のＳＯＩ膜厚ｔｃは４０ｎｍ〜１００ｎｍの範囲に設定され、ｔａ１＞ｔａ２，ｔｂの関係となる。なお、ＳＯＩ膜厚ｔａ２及びＳＯＩ膜厚ｔｂは同程度であればその大小関係はさほど重要でない。また、シリコン酸化膜１０下に残存するシリコン層３の膜厚は１０ｎｍ〜５０ｎｍに設定される。
【００５９】
（実施の形態１の効果）
実施の形態１の半導体装置は、同一のＳＯＩ基板（シリコン支持基板１、埋込酸化膜２及びシリコン層３）上に、ボディ膜厚の異なるボディ厚膜トランジスタＱ１とボディ薄膜トランジスタＱ２とを形成している。
【００６０】
ボディ厚膜トランジスタＱ１はボディ膜厚（第１の膜厚）を比較的厚く形成することにより、低ボディ抵抗化を図りボディ電位の安定性の向上を図ることができる。一方、ボディ薄膜トランジスタＱ２はＳＯＩ膜厚全体を比較的薄い膜厚（第２の膜厚）で形成することにより低寄生容量化に伴い高速処理を図ることができる。
【００６１】
さらに、ボディ厚膜トランジスタＱ１は、ソース・ドレイン領域３２の表面高さをボディ領域の表面高さ比べて低く配置したリセス構造を有することににより、ソース・ドレイン領域３２のＳＯＩ膜厚をボディ薄膜トランジスタＱ２のＳＯＩ膜厚と同程度に薄く形成することにより、低寄生容量化を図るができ、リセス構造でない場合に比べ高速処理が可能となる。
【００６２】
さらに、ボディ厚膜トランジスタＱ１はリセス構造のソース・ドレイン領域３２を形成し、ソース・ドレイン領域３２の形成深さはボディ薄膜トランジスタＱ２のソース・ドレイン領域３４と同程度の形成深さとなるため、リセス構造を有さないソース・ドレイン領域を形成する場合に比べ、ソース・ドレイン領域形成用の不純物イオンの注入エネルギーの低エネルギー化を図ることができる。その結果、ソース・ドレイン領域３２の形成時に横方向の拡散を抑制することができるため、ショートチャネル効果を効果的に抑制することができる。なお、上述した効果を以下の表１にまとめる。
【００６３】
【表１】
2007201240.tif 000003
【００６４】
表１に示すように、論理（Logic）回路及びＳＲＡＭ回路用にボディ薄膜トランジスタＱ２を用いることにより高速処理の要求に応えることができる。一方、ＲＦ（高周波）回路用にボディ厚膜トランジスタＱ１を用いてボディ電位を安定性良く固定することにより、低ジッター（及び小さい閾値電圧）の変動の要求に応えることができる。また、Ｉ／Ｏ回路及びアナログ（Analog）回路用にボディ厚膜トランジスタＱ１を用いて低自己発熱及び高耐圧の要求に応えることができる。
【００６５】
さらに、実施の形態１の半導体装置は、シリコン層３を貫通して埋め込まれるシリコン酸化膜１０よりなる完全分離領域によって厚膜ＳＯＩ領域１０１に形成されるボディ厚膜トランジスタＱ１と、薄膜ＳＯＩ領域１０２に形成されるボディ薄膜トランジスタＱ２との素子分離を分離精度良く行うことができる。
【００６６】
（第１の態様の効果）
また、第１の態様の製造方法は、図７，図８の工程で示すように、段差を有するシリコン窒化膜８を直接パターニングすることにより、製造工程数を必要最小限に抑えてボディ厚膜トランジスタＱ１及びボディ薄膜トランジスタＱ２を製造することができる。
【００６７】
＜第２の態様＞
（製造方法）
図２１〜図４４はこの発明の実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。以下、これらの図を参照して実施の形態１の製造方法の第２の態様を説明する。
【００６８】
まず、図２１に示すように、シリコン支持基板１上に膜厚が１０ｎｍ〜１０００ｎｍの埋込酸化膜２、膜厚が３０ｎｍ〜２００ｎｍのシリコン層３を順次成膜することにより、シリコン支持基板１、埋込酸化膜２及びシリコン層３よりなるＳＯＩ構造を得る。さらに、シリコン層３上に膜厚が１０ｎｍ〜２００ｎｍのシリコン窒化膜４を成膜する。
【００６９】
次に、図２２に示すように、全面にレジスト膜を塗布し、フォトリソフグラフィーを用いてトレンチ形成用のレジストパターン５を形成する。
【００７０】
その後、図２３に示すように、レジストパターン５をマスクとして、シリコン窒化膜４をパターニングすることにより、シリコン層３の表面が露出した開口部４０を得た後、レジストパターン５を除去する。
【００７１】
続いて、図２４に示すように、開口部４０からシリコン層３に対して酸化処理を行い、開口部４０におけるシリコン層３の膜厚が所望の膜厚にまで薄くなるようにシリコン酸化膜６を形成する。そして、図２５に示すように、シリコン窒化膜４及びシリコン酸化膜６を除去する。
【００７２】
その後、図２６に示すように、全面に膜厚が５ｎｍ〜４００ｎｍの下敷き膜であるシリコン酸化膜７を形成し、このシリコン酸化膜７上に全面にポリシリコン膜２２を堆積する。ポリシリコン膜２２の膜厚はシリコン層３のＳＯＩ膜厚ｔａとＳＯＩ膜厚ｔｂとの差（ｔａ−ｔｂ）より厚い膜厚で形成される。
【００７３】
次に、図２７に示すように、シリコン酸化膜７をストッパとしてＣＭＰ処理を行うことによりポリシリコン膜２２を平坦化する。したがって、薄膜ＳＯＩ領域１０２上にのみポリシリコン膜２２が残存し、ポリシリコン膜２２は厚膜ＳＯＩ領域１０１のシリコン酸化膜７の形成高さと同一の高さで平坦化される。すなわち、シリコン酸化膜７及びポリシリコン膜２２は、厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２上の形成高さを一致させて表面を平坦化する平坦化層として機能する。
【００７４】
その後、図２８に示すように、シリコン酸化膜７上に膜厚が１０ｎｍ〜１０００ｎｍシリコン窒化膜８を形成する。
【００７５】
次に、図２９に示すように、全面にレジスト膜を塗布し、フォトリソグラフィーを用いてトレンチ形成用のレジストパターン９を形成する。
【００７６】
その後、図３０に示すように、レジストパターン９をマスクとして、シリコン窒化膜８に対しエッチング処理を施し、シリコン窒化膜８をパターニングし、レジストパターン９を除去する。
【００７７】
そして、図３１に示すように、シリコン窒化膜８をマスクとして、ポリシリコン膜２２、シリコン酸化膜７及びシリコン層３に対しエッチング処理を施しトレンチを形成する。このとき、シリコン層３の一部が残るように行う。さらに、シリコン層３のトレンチ内壁の酸化を行い膜厚が５ｎｍ〜５０ｎｍの内壁酸化膜２５をシリコン層３の露出面に形成する。なお、内壁酸化膜２５の形成処理は省略してもよい。
【００７８】
続いて、図３２に示すように、全面にレジスト膜を塗布し、フォトリソフグラフィーを用いてトレンチ形成用のレジストパターン５０を形成し、このレジストパターン５０及びシリコン窒化膜８をマスクして、内壁酸化膜２５及びシリコン層３に対しエッチング処理を施しトレンチを形成する。このとき、シリコン層３の全てを除去して埋込酸化膜２の表面が露出した開口部４１を得る。
【００７９】
そして、図３３に示すように、膜厚が１５ｎｍ〜１０００ｎｍのシリコン酸化膜１０を形成した後、５００℃〜１３００℃のアニール処理を行う。なお、このアニール処理は省略しても良い。
【００８０】
次に、図３４に示すように、シリコン窒化膜８をストッパとしてＣＭＰ処理を行いシリコン酸化膜１０を平坦化する。したがって、厚膜ＳＯＩ領域１０１のシリコン窒化膜８の直上または少し研磨した形成高さでシリコン酸化膜１０が平坦化される。
【００８１】
続いて、図３５に示すように、シリコン酸化膜１０に対しエッチングを行い、厚膜ＳＯＩ領域１０１のシリコン酸化膜１０の膜厚を所定の膜厚に設定する。
【００８２】
その後、図３６に示すように、全面にレジスト膜を塗布し、フォトリソフグラフィーを用いてトレンチ形成用のレジストパターン１１を得る。そして、レジストパターン１１をマスクとして、シリコン酸化膜１０の薄膜ＳＯＩ領域１０２側の分離酸化膜厚が所望の膜厚になるようにエッチングを行う。
【００８３】
そして、図３７に示すように、レジストパターン１１を除去した後、シリコン窒化膜８を除去する。
【００８４】
続いて、図３８に示すように、ポリシリコン膜２２を除去し、さらに、図３９に示すように、シリコン酸化膜７を除去する。
【００８５】
次に、図４０に示すように、シリコン酸化膜１０，１０間のシリコン層３の露出面上にシリコン酸化膜１２を形成する。
【００８６】
その後、図４１に示すように、ポリシリコン膜を成膜し、フォトリソフグラフィーを用いてパターニングすることによりゲート電極１３を形成し、ゲート電極１３の側面にシリコン酸化膜スペーサ１４を形成した後、ゲート電極１３及びシリコン酸化膜スペーサ１４をマスクとしてシリコン層３内に不純物イオン１５を注入し、後にエクステンション＆ポケット領域となる拡散領域３１及び３３を厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２に形成する。
【００８７】
そして、図４２に示すように、シリコン酸化膜スペーサ１４の側面にシリコン酸化膜サイドウォール１６及びシリコン窒化膜サイドウォール１７を順次形成した後、全面にレジスト膜を塗布し、フォトリソフグラフィー用いて、薄膜ＳＯＩ領域１０２を覆うエッチング用のレジストパターン２６を得る。このレジストパターン２６並びに厚膜ＳＯＩ領域１０１のゲート電極１３、シリコン酸化膜スペーサ１４、シリコン酸化膜サイドウォール１６及びシリコン窒化膜サイドウォール１７をマスクとして厚膜ＳＯＩ領域１０１のシリコン層３に対してエッチングを施し、厚膜ＳＯＩ領域１０１のシリコン層３の上層部にリセス部３０を形成する。
【００８８】
続いて、図４３に示すように、レジストパターン２６を除去後、厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２双方において、ゲート電極１３、シリコン酸化膜スペーサ１４、シリコン酸化膜サイドウォール１６及びシリコン窒化膜サイドウォール１７をマスクとして、不純物イオンを注入し、厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２にソース・ドレイン領域３２及び３４を形成する。その後、ゲート電極１３上及びソース・ドレイン領域３８上にＣｏシリサイド等の金属シリサイド領域１８及び２９をそれぞれ形成する。
【００８９】
このとき、厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２において、ソース・ドレイン領域３２及び３４は共にシリコン層３を貫通して埋込酸化膜２の表面に到達する。さらに、主としてシリコン窒化膜サイドウォール１７下の拡散領域３１及び３３がエクステンション・ポケット領域３１ｅ及び３３ｅとなる。
【００９０】
その結果、第１の態様と同様、厚膜ＳＯＩ領域１０１にはソース・ドレイン領域３２のＳＯＩ膜厚が薄い構造のボディ厚膜トランジスタＱ１が形成され、薄膜ＳＯＩ領域１０２には全体のＳＯＩ膜厚が薄い構造のボディ薄膜トランジスタＱ２が得られる。
【００９１】
最後に、図４４に示すように、全面にシリコン窒化膜４２を形成し、シリコン窒化膜４２上に層間絶縁膜１９を形成した後、ＣＭＰ処理を施し層間絶縁膜１９を平坦化する。また、フォトリソフグラフィーを用いてエッチング用レジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてコンタクトホールを形成し、コンタクトホール内に金属を埋め込み金属プラグ２０を形成し、さらに層間絶縁膜１９上に金属プラグ２０と電気的に接続して金属配線２１を形成する。金属配線２１の材料としてはＡｌ、Ｃｕ等が考えられる。
【００９２】
上述した第２の態様の製造方法によってＳＯＩ基板上に実施の形態１のＭＯＳトランジスタが形成される。
【００９３】
（第２の態様の効果）
第２の態様の製造方法では、図２７〜図３０に示すように、ポリシリコン膜２２を形成した全面を平坦化した後に、シリコン窒化膜８のパターニング処理を行っているため、シリコン窒化膜８のパターニング精度向上を図ることにより、形成されるＭＯＳトランジスタの寸法精度向上が実現する効果を奏する。
【００９４】
また、図２７に示すように、下敷き膜であるシリコン酸化膜７をストッパとした研磨処理によりポリシリコン膜２２を平坦化することにより、精度良く平坦化することができる。
【００９５】
＜第３の態様＞
（製造方法）
図４５〜図６３はこの発明の実施の形態１である半導体装置の製造方法の第３の態様を示す断面図である。以下、これらの図を参照して実施の形態１の第３の態様の製造方法を説明する。
【００９６】
まず、図４５に示すように、シリコン支持基板１上に膜厚が１０ｎｍ〜１０００ｎｍの埋込酸化膜２、膜厚が３０ｎｍ〜２００ｎｍのシリコン層３を順次成膜することにより、シリコン支持基板１、埋込酸化膜２及びシリコン層３よりなるＳＯＩ構造を得る。さらに、シリコン層３上に膜厚が１０ｎｍ〜１０００ｎｍのシリコン窒化膜４を成膜する。
【００９７】
次に、図４６に示すように、全面にレジスト膜を塗布し、フォトリソフグラフィーを用いてトレンチ形成用のレジストパターン５を形成する。
【００９８】
その後、図４７に示すように、レジストパターン５をマスクとして、シリコン窒化膜４をパターニングすることにより、シリコン層３の表面が露出した開口部４０を得た後、レジストパターン５を除去する。
【００９９】
続いて、図４８に示すように、開口部４０からシリコン層３に対して酸化処理を行い、開口部４０におけるシリコン層３の膜厚が所望の膜厚にまで薄くなるようにシリコン酸化膜６を形成する。そして、図４９に示すように、シリコン窒化膜４及びシリコン酸化膜６を除去する。
【０１００】
そして、図５０に示すように、全面に膜厚が５ｎｍ〜４００ｎｍのシリコン酸化膜７を形成し、シリコン酸化膜７上に膜厚が１０ｎｍ〜１０００ｎｍのシリコン窒化膜８を形成する。さらに、全面にレジスト膜を塗布し、フォトリソフグラフィーを用いて、薄膜ＳＯＩ領域１０２を覆ったトレンチ形成用のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、厚膜ＳＯＩ領域１０１のシリコン窒化膜８に対してエッチング処理を行い、厚膜ＳＯＩ領域１０１上のシリコン窒化膜８の上層部にプリエッチ開口部２３を形成する。
【０１０１】
次に、図５１に示すように、ＣＭＰ処理を行うことによりシリコン窒化膜８を平坦化する。シリコン窒化膜８は厚膜ＳＯＩ領域１０１，薄膜ＳＯＩ領域１０２間に段差が形成されているが、厚膜ＳＯＩ領域１０１に予めプリエッチ開口部２３が形成されているため、シリコン窒化膜８を平坦性よく研磨することができる。このように、シリコン窒化膜８は厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２上の形成高さを一致させ表面を平坦化する平坦化層として機能する。さらに、全面にレジスト膜を塗布し、フォトリソグラフィーを用いてトレンチ形成用のレジストパターン９を形成する。
【０１０２】
その後、図５２に示すように、レジストパターン９をマスクとして、シリコン窒化膜８に対しエッチング処理を施し、シリコン窒化膜８をパターニングし、レジストパターン９を除去する。さらに、シリコン窒化膜８をマスクとして、シリコン酸化膜７及びシリコン層３に対しエッチング処理を施しトレンチを形成する。このとき、シリコン層３の一部が残るように行う。さらに、シリコン層３のトレンチ内壁の酸化を行い膜厚が５ｎｍ〜５０ｎｍの内壁酸化膜２５をシリコン層３の露出面に形成する。なお、内壁酸化膜２５の形成処理は省略してもよい。
【０１０３】
続いて、図５３に示すように、全面にレジスト膜を塗布し、フォトリソフグラフィーを用いてトレンチ形成用のレジストパターン５０を形成し、このレジストパターン５０及びシリコン窒化膜８をマスクして、内壁酸化膜２５及びシリコン層３に対しエッチング処理を施しトレンチを形成する。このとき、シリコン層３の全てを除去して埋込酸化膜２の表面が露出した開口部４１を得る。
【０１０４】
そして、図５４に示すように、膜厚が１５ｎｍ〜１０００ｎｍのシリコン酸化膜１０を形成した後、５００℃〜１３００℃のアニール処理を行う。なお、このアニール処理は省略しても良い。その後、シリコン窒化膜８をストッパとしてＣＭＰ処理を行いシリコン酸化膜１０を平坦化する。
【０１０５】
続いて、図５５に示すように、シリコン酸化膜１０に対しエッチングを行い、厚膜ＳＯＩ領域１０１のシリコン酸化膜１０の膜厚を所定の膜厚に設定する。
【０１０６】
その後、図５６に示すように、全面にレジスト膜を塗布し、フォトリソフグラフィーを用いてトレンチ形成用のレジストパターン１１を得る。そして、レジストパターン１１をマスクとして、シリコン酸化膜１０の薄膜ＳＯＩ領域１０２側の分離酸化膜厚が所望の膜厚になるようにエッチングを行う。
【０１０７】
そして、図５７に示すように、レジストパターン１１を除去し、シリコン窒化膜８を除去した後、図５８に示すように、シリコン酸化膜７を除去する。
【０１０８】
次に、図５９に示すように、シリコン酸化膜１０，１０間のシリコン層３の露出面上にシリコン酸化膜１２を形成する。
【０１０９】
その後、図６０に示すように、ポリシリコン膜を成膜し、フォトリソフグラフィーを用いてパターニングすることによりゲート電極１３を形成し、ゲート電極１３の側面にシリコン酸化膜スペーサ１４を形成した後、ゲート電極１３及びシリコン酸化膜スペーサ１４をマスクとしてシリコン層３内に不純物イオン１５を注入し、後にエクステンション＆ポケット領域となる拡散領域３１及び３３を厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２に形成する。
【０１１０】
そして、図６１に示すように、シリコン酸化膜スペーサ１４の側面にシリコン酸化膜サイドウォール１６及びシリコン窒化膜サイドウォール１７を順次形成した後、全面にレジスト膜を塗布し、フォトリソフグラフィー用いて、薄膜ＳＯＩ領域１０２を覆うエッチング用のレジストパターン２６を得る。このレジストパターン２６並びに厚膜ＳＯＩ領域１０１の厚膜ＳＯＩ領域１０１の厚膜ＳＯＩ領域１０１のゲート電極１３、シリコン酸化膜スペーサ１４、シリコン酸化膜サイドウォール１６及びシリコン窒化膜サイドウォール１７をマスクとして厚膜ＳＯＩ領域１０１のシリコン層３に対してエッチングを施し、厚膜ＳＯＩ領域１０１のシリコン層３の上層部にリセス部３０を形成する。
【０１１１】
続いて、図６２に示すように、レジストパターン２６を除去後、厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２双方におけるゲート電極１３、シリコン酸化膜スペーサ１４、シリコン酸化膜サイドウォール１６及びシリコン窒化膜サイドウォール１７をマスクとして、不純物イオンを注入し、厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２にソース・ドレイン領域３２及び３４を形成する。その後、ゲート電極１３上及びソース・ドレイン領域３８上にＣｏシリサイド等の金属シリサイド領域１８及び２９をそれぞれ形成する。
【０１１２】
このとき、厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２において、ソース・ドレイン領域３２及び３４は共にシリコン層３を貫通して埋込酸化膜２の表面に到達する。さらに、主としてシリコン窒化膜サイドウォール１７下の拡散領域３１及び３３がエクステンション・ポケット領域３１ｅ及び３３ｅとなる。
【０１１３】
その結果、第１及び第２の態様と同様、厚膜ＳＯＩ領域１０１にはソース・ドレイン領域３２のＳＯＩ膜厚が薄い構造のボディ厚膜トランジスタＱ１が形成され、薄膜ＳＯＩ領域１０２には全体のＳＯＩ膜厚が薄い構造のボディ薄膜トランジスタＱ２が得られる。
【０１１４】
最後に、図６３に示すように、全面にシリコン窒化膜４２を形成し、シリコン窒化膜４２上に層間絶縁膜１９を形成した後、ＣＭＰ処理を施し層間絶縁膜１９を平坦化する。また、フォトリソフグラフィーを用いてエッチング用レジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてコンタクトホールを形成し、コンタクトホール内に金属を埋め込み金属プラグ２０を形成し、さらに層間絶縁膜１９上に金属プラグ２０と電気的に接続して金属配線２１を形成する。金属配線２１の材料としてはＡｌ、Ｃｕ等が考えられる。
【０１１５】
上述した第３の態様の製造方法によってＳＯＩ基板上に実施の形態１のＭＯＳトランジスタが形成される。
【０１１６】
（第３の態様の効果）
第３の態様の製造方法では、図５０〜図５２に示すように、シリコン窒化膜８を直接を平坦化した後に、シリコン窒化膜８のパターニング処理を行っているため、シリコン窒化膜８のパターニング精度向上を図るとともに、製造工程数を必要最小限に抑えることができる。
【０１１７】
さらに、図５０に示す工程でシリコン窒化膜８の上層部にプリエッチ開口部２３を設けた後、図５１で示す工程で、ＣＭＰ処理を施すことによりシリコン窒化膜８を精度良く平坦化することができる。
【０１１８】
＜＜実施の形態２＞＞
＜第１の態様＞
（製造方法）
図６４〜図６７はこの発明の実施の形態２である半導体装置の製造方法の第１の態様の一部を示す断面図である。以下、これらの図を参照して実施の形態２の製造方法を説明する。
【０１１９】
図６４に示すように、実施の形態１の第１の態様における図１〜図１６で示す工程、第２の態様における図２１〜図４０で示す工程、あるいは第３の態様における図４５〜図５９で示す工程を経た後、実施の形態１の第１〜第３の態様と同様、ゲート電極１３を形成し、ゲート電極１３の側面にシリコン酸化膜スペーサ１４を形成する。
【０１２０】
そして、ゲート電極１３及びシリコン酸化膜スペーサ１４をマスクとしてシリコン層３内に不純物イオン２４を注入して埋込酸化膜２の（シリコン層３との）界面付近の厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２に低濃度化領域２７及び２８を形成する。
【０１２１】
不純物イオン２４は、ソース・ドレイン領域と同一の導電型の不純物イオンであり、ソース・ドレイン領域とボディ領域とのＰＮ接合形成予定領域で、かつ埋込酸化膜２の界面付近に不純物濃度がピークになる注入エネルギー（ＳＯＩ膜厚に依存）及び注入角度（０゜〜１５゜）で打ち込まれる。なお、不純物イオン２４の不純物としては、ＮＭＯＳトランジスタではリン等、ＰＭＯＳトランジスタではボロン等が考えられる。
【０１２２】
その後、実施の形態１の第１〜第３の態様と同様、ゲート電極１３及びシリコン酸化膜スペーサ１４をマスクとしてシリコン層３内に不純物イオン１５を注入し、後にエクステンション＆ポケット領域となる拡散領域３１及び３３を厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２に形成する。
【０１２３】
そして、図６５に示すように、シリコン酸化膜スペーサ１４の側面にシリコン酸化膜サイドウォール１６及びシリコン窒化膜サイドウォール１７を順次形成した後、全面にレジスト膜を塗布し、フォトリソフグラフィー用いて、薄膜ＳＯＩ領域１０２を覆うエッチング用のレジストパターン２６を得る。このレジストパターン２６並びに厚膜ＳＯＩ領域１０１のゲート電極１３、シリコン酸化膜スペーサ１４、シリコン酸化膜サイドウォール１６及びシリコン窒化膜サイドウォール１７をマスクとして厚膜ＳＯＩ領域１０１のシリコン層３に対してエッチングを施し、厚膜ＳＯＩ領域１０１のシリコン層３の上層部にリセス部３０を形成する。
【０１２４】
続いて、図６６に示すように、レジストパターン２６を除去後、ゲート電極１３、シリコン酸化膜スペーサ１４、シリコン酸化膜サイドウォール１６及びシリコン窒化膜サイドウォール１７をマスクとして、不純物イオンを注入し、厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２にソース・ドレイン領域３２及び３４を形成する。その後、ゲート電極１３上及びソース・ドレイン領域３８上にＣｏシリサイド等の金属シリサイド領域１８及び２９をそれぞれ形成する。
【０１２５】
このとき、厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２において、ソース・ドレイン領域３２及び３４は共にシリコン層３を貫通して埋込酸化膜２の表面に到達する。さらに、主としてシリコン窒化膜サイドウォール１７下の拡散領域３１及び３３がエクステンション・ポケット領域３１ｅ及び３３ｅとなる。
【０１２６】
加えて、実施の形態２の構造では、厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２において、ソース・ドレイン領域３２及び３４と低濃度化領域２７及び２８とが、埋込酸化膜２の界面上において一部重複する。
【０１２７】
その結果、実施の形態１と同様、厚膜ＳＯＩ領域１０１にはボディ厚膜トランジスタＱ１が形成され、薄膜ＳＯＩ領域１０２にはボディ薄膜トランジスタＱ２が得られる。
【０１２８】
最後に、図６７に示すように、全面にシリコン窒化膜４２を形成し、シリコン窒化膜４２上に層間絶縁膜１９を形成した後、ＣＭＰ処理を施し層間絶縁膜１９を平坦化する。また、フォトリソフグラフィーを用いてエッチング用レジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてコンタクトホールを形成し、コンタクトホール内に金属を埋め込み金属プラグ２０を形成し、さらに層間絶縁膜１９上に金属プラグ２０と電気的に接続して金属配線２１を形成する。金属配線２１の材料としてはＡｌ、Ｃｕ等が考えられる。
【０１２９】
上述した実施の形態２の第１の態様の製造方法によってＳＯＩ基板上にＭＯＳトランジスタが形成される。
【０１３０】
（実施の形態２の効果）
実施の形態２の半導体装置は、実施の形態１と同様、同一のＳＯＩ基板上に、ボディ膜厚の異なるボディ厚膜トランジスタＱ１とボディ薄膜トランジスタＱ２とを形成している。その結果、実施の形態１と同等の効果を奏する。
【０１３１】
さらに、実施の形態２の半導体装置では、ソース・ドレイン領域３２及び３４の埋込酸化膜２の界面付近において、ＣＤ（チャネルドーズ）濃度が低くなるように、チャネルの導電型と反対の導電型の低濃度化領域２７及び２８を設けることにより、低濃度化領域２７及び２８において空乏層を伸ばすことができるため、実施の形態１以上に低寄生容量化を図ることができる。
【０１３２】
（第１の態様の効果）
また、第１の態様の製造方法は、図６４の工程で示すように、シリコン酸化膜サイドウォール１６，シリコン窒化膜サイドウォール１７の形成前であるシリコン酸化膜スペーサ１４の形成直後の状態で、不純物イオン２４を注入して低濃度化領域２７及び２８を形成しているため、例えば、注入角度を０゜で不純物イオン２４を打ち込むことにより位置精度良く低濃度化領域２７及び２８を形成することができる。
【０１３３】
＜第２の態様＞
第１の態様では、図６４の工程で示すように、シリコン酸化膜スペーサ１４の形成直後の状態で不純物イオン２４を注入しているが、図６５，図６６に示すように、シリコン酸化膜サイドウォール１６及びシリコン窒化膜サイドウォール１７並びにリセス部３０を形成後に、第１の態様と同様な不純物プロファイルの低濃度化領域２７及び２８が形成可能な注入エネルギー及び注入角度（０゜〜６０゜）で、不純物イオン２４を注入することもできる。
【０１３４】
（第２の態様の効果）
また、第２の態様の製造方法は、図６５，図６６で示す状態、すなわち、シリコン酸化膜サイドウォール１６，シリコン窒化膜サイドウォール１７並びにリセス部３０の形成後の状態で、不純物イオン２４を注入して低濃度化領域２７及び２８を形成しているため、リセス部３０を形成している分、注入エネルギーを低く抑えることができる効果を奏する。
【０１３５】
＜＜実施の形態３＞＞
図６８はこの発明の実施の形態３である半導体装置の構造を示す断面図である。同図に示すように、シリコン支持基板１、埋込酸化膜２及びシリコン層３からあるＳＯＩ基板上にボディ厚膜トランジスタＱ１及びＱ３を形成している。
【０１３６】
ボディ厚膜トランジスタＱ１（第１のトランジスタ）は実施の形態１及び実施の形態２で示したように、ソース・ドレイン領域３２にリセス部３０が設けられ、ソース・ドレイン領域３２はシリコン層３を貫通し埋込酸化膜２に到達する。
【０１３７】
一方、ボディ厚膜トランジスタＱ３（第２のトランジスタ）のソース・ドレイン領域３６はリセス部３０を有することなくシリコン層３の上層部に貫通することなく形成される。なお、ボディ厚膜トランジスタＱ１と同様、シリコン酸化膜スペーサ１４下のシリコン層３の表面にはエクステンション・ポケット領域３３ｅが形成されている。
【０１３８】
また、ボディ厚膜トランジスタＱ１，Ｑ３間を含む素子分離はシリコン酸化膜１０とシリコン酸化膜１０の下方に残存するシリコン層３（部分半導体領域）とからなる部分分離領域によって行われている。この部分分離領域に代えて実施の形態１のボディ厚膜トランジスタＱ１，ボディ薄膜トランジスタＱ２間のように完全分離領域を用いても良い。なお、他の構成は、実施の形態１の半導体装置の同様であるため、実施の形態１の半導体装置と同一の参照符号を付しその説明を適宜省略する。
【０１３９】
（実施の形態３の効果）
このように、実施の形態３の半導体装置はＳＯＩ構造に同一ＳＯＩ膜厚のシリコン層３にリセス部３０を有しソース・ドレイン領域３２がシリコン層３を貫通して形成されるボディ厚膜トランジスタＱ１と、リセス部３０を有さずソース・ドレイン領域３４がシリコン層３を貫通することなく形成されるボディ厚膜トランジスタＱ３とを併せて形成している。
【０１４０】
ボディ厚膜トランジスタＱ１，Ｑ３は実施の形態１で述べた通り、ＳＯＩ膜厚が比較的厚く形成されるため、低ボディ抵抗化を図りボディ電位の安定性の向上を図ることができる。
【０１４１】
さらに、ボディ厚膜トランジスタＱ１はリセス構造にすることにより、ソース・ドレイン領域３２のＳＯＩ膜厚をボディ薄膜トランジスタＱ２のＳＯＩ膜厚と同程度に薄く形成することにより、低寄生容量化を図るができる分、高速処理が可能となる。
【０１４２】
一方、ボディ厚膜トランジスタＱ３は寄生容量の点ではボディ厚膜トランジスタＱ１に劣るが、ソース・ドレイン領域３６下にシリコン層３が残存している分、ボディ電位の安定性に優れ、動作耐圧が向上とするという効果を奏する。以下、ボディ厚膜トランジスタＱ３の高耐圧性について説明する。
【０１４３】
一般に、ＳＯＩ基板上に形成するＭＯＳトランジスタでは、ボディ電位が浮遊状態かボディ電位を固定していても抵抗が高いため、動作耐圧が例えば２Ｖと低い。ボディ厚膜トランジスタＱ１のようにボディ領域のＳＯＩ膜厚を比較的厚くしてボディ抵抗を下げても耐圧の上昇には限界がある。
【０１４４】
これに対し、ボディ厚膜トランジスタＱ３は、ドレイン電界によるインパクトイオン化で発生したホールがボディ領域で発生しても、ソース・ドレイン領域３６の下部にもボディ領域と同じ導電型の領域が存在するため、ホールを効果的に引き抜くことができる。このように、ボディ厚膜トランジスタＱ３は耐圧性に優れている。
【０１４５】
したがって、低電圧動作回路はボディ厚膜トランジスタＱ１を用いて構成し、高電圧動作回路はボディ厚膜トランジスタＱ３を用いて構成することにより、高電圧動作回路と低電圧動作回路とが混載した半導体集積回路を動作特性良く得ることができる。
【０１４６】
システムＬＳＩにおいては、様々な回路を混載する必要がある。例えば、高電圧アナログ回路や３．３Ｖ等の高耐圧Ｉ／Ｏ回路等が挙げられる。また、フラッシュメモリなどの不揮発性メモリの混載も必須であり、５Ｖ以上の動作電圧に耐えるＭＯＳトランジスタが必要なる。
【０１４７】
したがって、実施の形態３の半導体装置のように、２種類のボディ厚膜トランジスタＱ１，Ｑ３を同一ＳＯＩ基板上に形成することにより、様々な回路に用いられる多様なデバイス特性の要求を満足することができる。
【０１４８】
（製造方法）
図６９〜図７１は実施の形態３の半導体装置の製造方法の一部を示す断面図である。以下、これらの図を参照して実施の形態３の半導体装置の製造方法を説明する。
【０１４９】
まず、図６９に示すように、シリコン支持基板１、埋込酸化膜２及びシリコン層３からなＳＯＩ基板上において、シリコン層３を部分分離領域（シリコン酸化膜１０＋シリコン酸化膜１０下のシリコン層３）によって素子分離されたリセスＴｒ形成領域１０３及び非リセスＴｒ形成領域１０４それぞれにおいて、シリコン層３上にゲート酸化膜１２ｇ及びゲート電極１３を形成し、ゲート電極１３の側面にシリコン酸化膜スペーサ１４を形成した後、ゲート電極１３及びシリコン酸化膜スペーサ１４をマスクとして不純物イオンを注入して拡散処理を行うことにより、リセスＴｒ形成領域１０３及び非リセスＴｒ形成領域１０４に拡散領域３１及び３５を形成する。その後、シリコン酸化膜スペーサ１４の側面に、シリコン酸化膜サイドウォール１６及びシリコン窒化膜サイドウォール１７を順次形成する。
【０１５０】
そして、図７０に示すように、非リセスＴｒ形成領域１０４を覆うようにレジストパターン３９を形成した後、レジストパターン３９並びにリセスＴｒ形成領域１０３におけるゲート電極１３、シリコン酸化膜スペーサ１４、シリコン酸化膜サイドウォール１６及びシリコン窒化膜サイドウォール１７をマスクとしてプラズマドライエッチング法によるエッチング処理を行い、拡散領域３１を含むシリコン層３の上層部を一部除去することにより、リセスＴｒ形成領域１０３にリセス部３０を形成する。例えば、シリコン層３の膜厚が１００ｎｍである、エッチング処理により３０ｎｍ除去し、７０ｎｍのＳＯＩ膜厚に薄膜化する。
【０１５１】
その後、図７１に示すように、リセスＴｒ形成領域１０３及び非リセスＴｒ形成領域１０４双方において、レジストパターン３９を除去した後、ゲート電極１３、シリコン酸化膜スペーサ１４、シリコン酸化膜サイドウォール１６及びシリコン窒化膜サイドウォール１７をマスクとして不純物イオンを注入して拡散処理を行うことにより、リセスＴｒ形成領域１０３にシリコン層３を貫通したソース・ドレイン領域３２を形成するとともに、非リセスＴｒ形成領域１０４にシリコン層３を貫通しないソース・ドレイン領域３６を形成する。
【０１５２】
以降、実施の形態１の半導体装置と同様にして、金属シリサイド領域１８，３９の形成、層間絶縁膜１９の形成、金属プラグ２０及び金属配線２１を形成することにより、図６８で示す構造を得ることができる。
【０１５３】
＜＜実施の形態４＞＞
（第１の態様）
図７２はこの発明の実施の形態４である半導体装置の第１の態様の構造を示す断面図である。同図に示すように、シリコン支持基板１、埋込酸化膜２及びシリコン層３からあるＳＯＩ基板上にボディ厚膜トランジスタＱ１を形成している。
【０１５４】
ただし、図２０で示す実施の形態１のように、ボディ厚膜トランジスタＱ１を含む全面を層間絶縁膜１９で覆うことはせず、リセス部３０を含む全面に薄膜（１〜２００ｎｍ）のシリコン酸化膜５１を形成し、シリコン酸化膜５１上に薄膜（１〜１００ｎｍ）のシリコン窒化膜５２を形成している。なお、図７２では、素子分離はシリコン酸化膜１０とシリコン酸化膜１０の下方に残存するシリコン層３とからなる部分分離領域によって行われている。この部分分離領域に代えて実施の形態１のボディ厚膜トランジスタＱ１，ボディ薄膜トランジスタＱ２間のように完全分離領域を用いても良い。
【０１５５】
このような構造の実施の形態４の半導体装置は、実施の形態１のボディ厚膜トランジスタＱ１と同様、ソース・ドレイン領域はリセス構造を有していることから、ボディ領域におけるＳＯＩ膜厚より薄い膜厚で形成されるため、寄生容量の低抵抗化に伴う動作特性の向上を図ることができる。
【０１５６】
加えて、実施の形態４の半導体装置は、リセス部３０に形成されるシリコン窒化膜５２はボディ厚膜トランジスタＱ１のゲート酸化膜１２ｇ直下のシリコン層３（ボディ領域）の表面であるチャネル表面と同程度の形成高さに位置しており、チャネル表面の側面方向からシリコン窒化膜５２による応力を直接加えることができるため、キャリア移動度の向上効果を発揮させることができる。以下、この点を詳述する。
【０１５７】
シリコン窒化膜５２は内部ストレスを有しているが、リセス部３０が形成されない従来構造のＭＯＳトランジスタ上にシリコン窒化膜が形成される場合は、チャネル表面より高い位置に形成されるため、チャネル表面に与えることができるシリコン窒化膜５２による応力はごく僅かであった。しかし、実施の形態４のように、シリコン支持基板１の表面より低い形成高さのリセス部３０上にシリコン窒化膜５２を形成することにより、チャネル表面と同程度に形成することができることができ、従来構造に比べ、シリコン窒化膜５２による応力を効果的にチャネル表面に与えることができる。
【０１５８】
なお、図７２で示した例では、シリコン窒化膜５２下にシリコン酸化膜５１を形成することにより、シリコン窒化膜５２によるストレスによるシリコン層３へのダメージ緩和やリーク電流の抑制を図ることができる。
【０１５９】
加えて、シリコン酸化膜５１を形成することにより、シリコン窒化膜５２内に含まれる水素等のボディ厚膜トランジスタＱ１への拡散によるホットキャリア信頼性の劣化等の抑制効果も発揮することができる。
【０１６０】
一方、シリコン酸化膜５１を形成することなく直接シリコン窒化膜５２を形成する構造にすることもできる。この場合、シリコン酸化膜５１を設ける場合に比べ、より大きな応力をチャネル表面に与えることができる効果を奏する。
【０１６１】
なお、シリコン窒化膜には圧縮型と伸縮型があるが、ＮＭＯＳトランジスタには伸長型のシリコン窒化膜、ＰＭＯＳトランジスタには圧縮型のシリコン窒化膜を用いることにより、それぞれキャリア移動度の向上、駆動電流の増加効果を奏する。なお、シリコン窒化膜による応力は窒化膜成膜条件により変わり、水素含有量とＳｉＨ4ガスの圧力等がパラメータとなっている。なお、シリコン窒化膜による応力及び応力によるトランジスタ特性の影響に関しては例えば文献「Sinya Ito et al.,IEDM Tech. Dig.,pp.247-250(2000),"Mechanical Stress Effect of Etch-Stop Nitride and its Impact on Deep Submicron Transistor Design"」に開示されている。
【０１６２】
このように、実施の形態４の第１の態様では、ＳＯＩ基板上において、リセス部３０にシリコン窒化膜５２を形成することにより、ボディ厚膜トランジスタＱ１の動作特性の向上を図ることができる。
【０１６３】
（第２の態様）
図７３はこの発明の実施の形態４である半導体装置の第２の態様の構造を示す断面図である。同図に示すように、バルクＳｉ基板である単体構造の半導体基板６１が分離絶縁膜６２により素子分離された素子形成領域にリセス型トランジスタＱ５を設けている。
【０１６４】
半導体基板６１の表面上にゲート酸化膜７０を介してゲート電極６５が設けられ、ゲート電極６５の側面にスペーサ６６が設けられ、スペーサ６６の側面にサイドウォール６７が設けられ、サイドウォール６７，シリコン酸化膜１０間の半導体基板６１の上部にリセス部７８が設けられ、スペーサ６６及びサイドウォール６７下の半導体基板６１の表面にエクステンション・ポケット領域６８が設けられ、リセス部７８下からエクステンション・ポケット領域６８の一部下にかけてソース・ドレイン領域６９が設けられる。
【０１６５】
リセス型トランジスタＱ５はＳＯＩ基板上でなくバルク基板上に形成された点において第１の態様のボディ厚膜トランジスタＱ１とは異なる。このような第２の態様のリセス型トランジスタＱ５においても、第１の態様と同様の理由で、リセス型トランジスタＱ５の動作特性の向上を図ることができる。
【０１６６】
（第３の態様）
図７４はこの発明の実施の形態４である半導体装置の第３の態様の構造を示す断面図である。同図に示すように、サイドウォール６７の側面にさらに第２スペーサ７１を設けた点が第２の態様との大きな相違点である。
【０１６７】
このように、第３の態様では、スペーサ６６，サイドウォール６７よりなる第１のサイドウォール部に加え、第２スペーサ７１よりなる第２のサイドウォール部をさらに設けている。さらに、ソース・ドレイン領域７４は、ゲート電極６５下のボディ領域を基準として、第２スペーサ７１下より外側の領域において、リセス部７５を有していることを特徴としている。
【０１６８】
（製造方法）
図７５〜図８０は実施の形態４における第３の態様の半導体装置の製造方法を示す断面図である。以下、これらの図を参照して、第３の態様の構造の製造方法の説明を行う。
【０１６９】
まず、図７５に示すように、半導体基板６１の上層部に選択的に分離絶縁膜６２を形成して素子形成領域を設けた後、分離絶縁膜６２，６２間の半導体基板６１の表面上にゲート酸化膜７０を形成し、ゲート酸化膜７０上にゲート電極６５を形成し、ゲート電極６５の側面にスペーサ６６を形成し、ゲート電極６５及びスペーサ６６をマスクとして不純物イオンを注入して拡散することにより、半導体基板６１の表面内に拡散領域７２を形成した後、スペーサ６６の側面にサイドウォール６７を形成する。
【０１７０】
そして、図７６に示すように、ゲート電極６５、スペーサ６６及びサイドウォール６７をマスクとして不純物イオン１５を注入して拡散することにより拡散領域７３を形成する。この際、主としてスペーサ６６及びサイドウォール６７下の拡散領域７２がエクステンション・ポケット領域７２ｅとなる。
【０１７１】
その後、図７７に示すように、サイドウォール６７の側面にさらに第２スペーサ７１を形成する。第２スペーサ７１の形成は例えば以下のようにして行うことができる。膜厚が２０ｎｍのシリコン酸化膜をＬＰＣＶＤ法により全面に堆積し、その後シリコン酸化膜に対するドライエッチング法により、エッチバックして第２スペーサ７１を形成する。なお、第２スペーサ７１は、シリコン酸化膜でなくても、シリコン窒化膜あるいはシリコン酸化膜及びシリコン窒化膜の複合膜でも良い。
【０１７２】
続いて、図７８に示すように、ゲート電極６５、スペーサ６６、サイドウォール６７及び第２スペーサ７１をマスクとして、拡散領域７３の表面をエッチングすることにより拡散領域７３の上部にリセス部７５を形成する。
【０１７３】
さらに、図７９に示すように、ゲート電極６５、スペーサ６６、サイドウォール６７及び第２スペーサ７１をマスクとして、不純物イオンを注入して拡散することにより、リセス部７５の下方にソース・ドレイン領域７４を形成する。この際、主として第２スペーサ７１下の拡散領域７３が部分ソース・ドレイン領域７３ｓｄとなる。なお、ソース・ドレイン領域７４の形成時の方が拡散領域７３形成時に比べ、注入する不純物イオンのドーズ量が大きく、不純物濃度のピーク深さが深くなるように行われる。
【０１７４】
最後に、図８０に示すように、ゲート電極６５の表面にシリサイド領域７６を形成し、ソース・ドレイン領域７４の表面にシリサイド領域７７を形成し、全面にシリコン酸化膜６３を形成し、シリコン酸化膜６３上にシリコン窒化膜６４を形成することにより、第３の態様の半導体装置が完成する。
【０１７５】
このように、第３の態様の半導体装置は、リセス部７５の下方において深く形成されるソース・ドレイン領域７４，７４間の距離が第２スペーサ７１を設ける分長くなるため、ソース・ドレイン領域７４がゲート電極６５下方に延びて形成されることに伴う、短チャネル効果による閾値電圧の低下現象を効果的に抑制することができる効果を奏する。
【０１７６】
なお、第３の態様の第２スペーサ７１を設ける構造を図７２で示した第１の態様に適用（第４の態様）とすることもできる。さらに、実施の形態１〜実施の形態３の構造及び後述する実施の形態５に適用することもできる。ただし、リセス部を有しないボディ薄膜トランジスタＱ２やボディ厚膜トランジスタＱ３には第２スペーサは不要なため形成する必要はない。ただし、製造工程が複雑化するのを避けるべく、駆動電流等の問題がボディ薄膜トランジスタＱ２やボディ厚膜トランジスタＱ３に生じないことを条件に、第２スペーサを設ける構成も考えられる。
【０１７７】
＜＜実施の形態５＞＞
（製造方法）
図８１〜図９４はこの発明の実施の形態５である半導体装置の製造方法の一部を示す断面図である。以下、これらの図を参照して実施の形態５の半導体装置の製造方法を説明する。
【０１７８】
まず、図１〜図６で示した実施の形態１の製造方法の第１の態様と同様にして図８１で示す構造を得る。
【０１７９】
次に、図８２に示すように、全面にレジスト膜を塗布し、フォトリソグラフィーを用いてトレンチ形成用のレジストパターン９（素子分用パターン）を形成する。
【０１８０】
その後、図８３に示すように、レジストパターン９をマスクとして、シリコン窒化膜８、シリコン酸化膜７及びシリコン層３に対しエッチング処理を施しトレンチを形成した後、レジストパターン９を除去する。このとき、シリコン層３の一部が残るように行う。さらに、シリコン層３のトレンチ内壁の酸化を行い膜厚が５ｎｍ〜５０ｎｍの内壁酸化膜２５をシリコン層３の露出面に形成する。なお、内壁酸化膜２５の形成処理は省略してもよい。
【０１８１】
続いて、図８４に示すように、全面にレジスト膜を塗布し、フォトリソフグラフィーを用いてトレンチ形成用のレジストパターン５０を形成し、このレジストパターン５０及びシリコン窒化膜８をマスクして、内壁酸化膜２５及びシリコン層３に対しエッチング処理を施しトレンチを形成する。このとき、シリコン層３の全てを除去して、埋込酸化膜２の表面が露出した開口部４１を得る。
【０１８２】
そして、図８５に示すように、レジストパターン５０を除去した後、膜厚が１５ｎｍ〜１０００ｎｍのシリコン酸化膜１０を形成した後、５００℃〜１３００℃のアニール処理を行う。なお、このアニール処理は省略しても良い。
【０１８３】
次に、図８６に示すように、シリコン窒化膜８をストッパとしてＣＭＰ処理を行いシリコン酸化膜１０を平坦化する。したがって、厚膜ＳＯＩ領域１０１のシリコン窒化膜８の直上または少し研磨した位置高さでシリコン酸化膜１０が平坦化される。
【０１８４】
続いて、図８７に示すように、シリコン酸化膜１０に対しエッチングを行い、厚膜ＳＯＩ領域１０１のシリコン酸化膜１０の膜厚を所定の膜厚に設定する。
【０１８５】
その後、図８８に示すように、全面にレジスト膜を塗布し、フォトリソフグラフィーを用いて、厚膜ＳＯＩ領域１０１を覆うトレンチ形成用のレジストパターン１１を得た後、レジストパターン１１をマスクとして、シリコン酸化膜１０の薄膜ＳＯＩ領域１０２側の分離酸化膜厚が所望の膜厚になるようにエッチングを行う。
【０１８６】
その後、図８９に示すように、レジストパターン１１を除去し、さらに、シリコン窒化膜８及びシリコン酸化膜７を除去する。
【０１８７】
次に、図９０に示すように、薄膜ＳＯＩ領域１０２及び厚膜ＳＯＩ領域１０１のリセスＴｒ形成領域１０３におけるシリコン酸化膜１０，１０間のシリコン層３の露出面上に比較的薄膜のシリコン酸化膜４５を形成し、厚膜ＳＯＩ領域１０１の非リセスＴｒ形成領域１０４におけるシリコン酸化膜１０，１０間のシリコン層３の露出面上に比較的厚膜のシリコン酸化膜４６を形成する。
【０１８８】
その後、図９１に示すように、ポリシリコン膜を成膜し、フォトリソフグラフィーを用いてパターニングすることにより、薄膜ＳＯＩ領域１０２、リセスＴｒ形成領域１０３及び非リセスＴｒ形成領域１０４にそれぞれゲート電極１３を形成する。この際、残存したシリコン酸化膜４５及び４６が薄膜ゲート酸化膜４５ｇ及び厚膜ゲート酸化膜４６ｇとなる。そして、各ゲート電極１３の側面にシリコン酸化膜スペーサ１４を形成した後、ゲート電極１３及びシリコン酸化膜スペーサ１４をマスクとしてシリコン層３内に不純物イオン１５を注入し、後にエクステンション＆ポケット領域となる拡散領域３１、３３及び３５をリセスＴｒ形成領域１０３、薄膜ＳＯＩ領域１０２及び非リセスＴｒ形成領域１０４に形成する。
【０１８９】
そして、図９２に示すように、シリコン酸化膜スペーサ１４の側面にシリコン酸化膜サイドウォール１６及びシリコン窒化膜サイドウォール１７を順次形成した後、全面にレジスト膜を塗布し、フォトリソフグラフィー用いて、薄膜ＳＯＩ領域１０２及び非リセスＴｒ形成領域１０４を覆うエッチング用のレジストパターン２６を得る。このレジストパターン２６並びにリセスＴｒ形成領域１０３のゲート電極１３、シリコン酸化膜スペーサ１４、シリコン酸化膜サイドウォール１６及びシリコン窒化膜サイドウォール１７をマスクとしてリセスＴｒ形成領域１０３のシリコン層３に対してエッチングを施し、リセスＴｒ形成領域１０３のシリコン層３の上層部にリセス部３０を形成する。なお、図９２において、便宜上、シリコン酸化膜スペーサ１４及びシリコン酸化膜サイドウォール１６を併せた構造を一の領域として示している。
【０１９０】
続いて、図９３に示すように、レジストパターン２６を除去後、薄膜ＳＯＩ領域１０２、リセスＴｒ形成領域１０３及び非リセスＴｒ形成領域１０４それぞれにおいて、ゲート電極１３、シリコン酸化膜スペーサ１４、シリコン酸化膜サイドウォール１６及びシリコン窒化膜サイドウォール１７をマスクとして、不純物イオンを注入して拡散することにより、ソース・ドレイン領域３２、３４及び３６を形成する。その後、ゲート電極１３上及びソース・ドレイン領域３８上にＣｏシリサイド等の金属シリサイド領域１８及び２９をそれぞれ形成する。
【０１９１】
このとき、ソース・ドレイン領域３２及び３４は共にシリコン層３を貫通して埋込酸化膜２の表面に到達し、ソース・ドレイン領域３６はシリコン層３を貫通することなく、シリコン層３の上層部に形成される。なお、ソース・ドレイン領域３２，３４及び３６の形成は不純物イオンを同じ注入エネルギーで注入することにより行われる。上記注入エネルギーとして、ソース・ドレイン領域３２及び３４がシリコン層３を貫通して埋込酸化膜２に到達し、ソース・ドレイン領域３６がシリコン層３を貫通しない注入エネルギーが用いられる。
【０１９２】
さらに、主としてシリコン窒化膜サイドウォール１７下の拡散領域３１及び３３がエクステンション・ポケット領域３１ｅ及び３３ｅとなり、主としてシリコン窒化膜サイドウォール１７下の拡散領域３５がエクステンション３５ｅとなる。
【０１９３】
その結果、厚膜ＳＯＩ領域１０１のリセスＴｒ形成領域１０３にはボディ領域のＳＯＩ膜厚（シリコン層３の膜厚）が厚く、ソース・ドレイン領域３２のＳＯＩ膜厚が薄い構造のボディ厚膜トランジスタＱ１（第１のトランジスタ）が形成され、薄膜ＳＯＩ領域１０２には全体のＳＯＩ膜厚が薄い構造のボディ薄膜トランジスタＱ２（第２のトランジスタ）が形成され、厚膜ＳＯＩ領域１０１の非リセスＴｒ形成領域１０４には全体のＳＯＩ膜厚が厚く、ソース・ドレイン領域３６がシリコン層３を貫通しない構造のボディ厚膜トランジスタＱ３（第３のトランジスタ）が形成される。
【０１９４】
最後に、図９４に示すように、全面にシリコン窒化膜４２を形成し、シリコン窒化膜４２上に層間絶縁膜１９を形成した後、ＣＭＰ処理を施し層間絶縁膜１９を平坦化する。また、フォトリソフグラフィーを用いてエッチング用レジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてコンタクトホールを形成し、コンタクトホール内に金属を埋め込み金属プラグ２０を形成し、さらに層間絶縁膜１９上に金属プラグ２０と電気的に接続して金属配線２１を形成する。金属配線２１の材料としてはＡｌ、Ｃｕ等が考えられる。
【０１９５】
厚膜ＳＯＩ領域１０１に形成されるボディ厚膜トランジスタＱ１，Ｑ３のボディ領域のＳＯＩ膜厚ｔａ１が１００ｎｍ〜２００ｎｍの範囲に設定され、ボディ厚膜トランジスタＱ１のソース・ドレイン領域３２のＳＯＩ膜厚ｔａ２は４０ｎｍ〜１００ｎｍの範囲に設定され、薄膜ＳＯＩ領域１０２に形成されるボディ薄膜トランジスタＱ２のＳＯＩ膜厚ｔｃは４０ｎｍ〜１００ｎｍの範囲に設定され、ｔａ１＞ｔａ２，ｔｂの関係となる。なお、ＳＯＩ膜厚ｔａ２及びＳＯＩ膜厚ｔｂは同程度であればその大小関係はさほど重要でない。また、シリコン酸化膜１０下に残存するシリコン層３の膜厚は１０ｎｍ〜５０ｎｍに設定される。
【０１９６】
（平面構造）
図９５は実施の形態５の半導体装置の平面構造を示す平面図である。同図のＡ−Ａ断面が図９３に相当する。なお、図９５では、トランジスタＱ１〜Ｑ３がＮＭＯＳトランジスタで構成される場合を示している。また、金属シリサイド領域１８，２９は説明の都合上、図９５では図示していない。
【０１９７】
同図に示すように、ボディ厚膜トランジスタＱ１，ボディ薄膜トランジスタＱ２間、ボディ厚膜トランジスタＱ１，ボディ厚膜トランジスタＱ３間、ボディ厚膜トランジスタＱ１の周辺の大部分、ボディ薄膜トランジスタＱ２の周辺の大部分は完全分離領域５７（埋込酸化膜２に到達するシリコン酸化膜１０による素子分離領域；ＦＴＩ）により、素子分離される。
【０１９８】
したがって、ボディ厚膜トランジスタＱ１，ボディ薄膜トランジスタＱ２間、及びボディ厚膜トランジスタＱ１，ボディ厚膜トランジスタＱ３間それぞれの素子分離を分離精度良く行うことができる効果を奏する。
【０１９９】
一方、ボディ厚膜トランジスタＱ１，ボディ薄膜トランジスタＱ２のボディコンタクト部分及びボディ厚膜トランジスタＱ３の周辺部分は部分分離領域５６（シリコン酸化膜１０とシリコン酸化膜１０下に残存するシリコン層３による素子分離領域；ＰＴＩ）により、素子分離される。
【０２００】
ボディ厚膜トランジスタＱ１，Ｑ３及びボディ薄膜トランジスタＱ２は、それぞれボディ領域が部分分離領域５６下のシリコン層３を介して対応のボディコンタクト領域５５に電気的に接続されることによりボディ電位の固定を行うことができる。
【０２０１】
図９６は図９５のＢ−Ｂ断面を示す断面図である。以下、同図を参照してボディ薄膜トランジスタＱ２のボディ電位固定内容について説明する。なお、図９６においては、説明の都合上、ゲート酸化膜１２ｇの図示を省略している。
【０２０２】
同図に示すように、ゲート電極１３直下のボディ領域５４はシリコン酸化膜１０下のシリコン層３を介してボディコンタクト領域５５と電気的に接続されている。したがって、ボディコンタクト領域５５に所定のボディ電位を付与することにより、ボディ薄膜トランジスタＱ２のボディ電位を設定することができる。
【０２０３】
なお、ボディ厚膜トランジスタＱ１もボディ薄膜トランジスタＱ２と全く同様にしてボディ電位設定される。また、ボディ厚膜トランジスタＱ３もボディ薄膜トランジスタＱ２とほぼ同様にボディ電位設定されるが、部分分離領域５６の形成領域がボディ厚膜トランジスタＱ１，ボディ薄膜トランジスタＱ２より大きいため、より安定性良くボディ電位設定を行うことができる。
【０２０４】
このように、実施の形態５の半導体装置のボディ厚膜トランジスタＱ１、ボディ薄膜トランジスタＱ２及びボディ厚膜トランジスタＱ３は、ボディコンタクト領域５５から部分分離領域５６の部分半導体領域（シリコン酸化膜１０下に残存するシリコン層３）を介してボディ領域の電位固定を行うことにより、トランジスタＱ１〜Ｑ３それぞれの素子分離特性を劣化させることなく、ボディ領域の電位設定を行うことができる。
【０２０５】
（実施の形態５の効果）
実施の形態５の半導体装置は、同一のＳＯＩ基板（シリコン支持基板１、埋込酸化膜２及びシリコン層３）上に、ボディ膜厚の異なるボディ厚膜トランジスタＱ１，Ｑ３とボディ薄膜トランジスタＱ２とを形成し、さらに、ボディ厚膜トランジスタＱ１，Ｑ３のソース・ドレイン領域３２，３６間を異なる構造にしている。すなわち、ソース・ドレイン領域３２はリセス構造を有しシリコン層３を貫通するのに対し、ソース・ドレイン領域３６はリセス構造を有さずシリコン層３を貫通させていない。
【０２０６】
ボディ厚膜トランジスタＱ１，Ｑ３はボディ膜厚を比較的厚く形成することにより、低ボディ抵抗化を図りボディ電位の安定性の向上を図ることができる。一方、ボディ薄膜トランジスタＱ２はボディ膜厚全体を比較的薄く形成することにより低寄生容量化に伴い高速処理を図ることができる。
【０２０７】
さらに、ボディ厚膜トランジスタＱ１はソース・ドレイン領域３２をリセス構造にすることにより、ソース・ドレイン領域３２のＳＯＩ膜厚をボディ薄膜トランジスタＱ２のＳＯＩ膜厚と同程度に薄く形成することにより、低寄生容量化を図るができ、リセス構造でない場合に比べ高速処理が可能となる。
【０２０８】
さらに、ボディ厚膜トランジスタＱ１はリセス構造のソース・ドレイン領域３２を形成し、ソース・ドレイン領域３２の形成深さはボディ薄膜トランジスタＱ２のソース・ドレイン領域３４と同程度の形成深さとなるため、リセス構造を有さずシリコン層３を貫通するソース・ドレイン領域を形成する場合に比べ、ソース・ドレイン領域形成用の不純物イオンの注入エネルギーの低エネルギー化を図ることができる。その結果、ソース・ドレイン領域３２の形成時に横方向の拡散を抑制することができるため、ショートチャネル効果を効果的に抑制することができる。
【０２０９】
一方、ボディ厚膜トランジスタＱ３は寄生容量の点ではボディ厚膜トランジスタＱ１に劣るが、ソース・ドレイン領域３６下にシリコン層３が残存している分、ボディ電位の安定性に優れ、動作耐圧が向上とするという効果を奏する。
【０２１０】
このように、実施の形態５の半導体装置は、ボディ厚膜トランジスタＱ１及びボディ薄膜トランジスタＱ２に加え、ボディ厚膜トランジスタＱ３を同一ＳＯＩ基板上に形成している。
【０２１１】
これら３つのトランジスタＱ１〜Ｑ３は上述したように各々のトランジスタ特性が異なるため、実施の形態５の半導体装置は、ボディ厚膜トランジスタＱ１、ボディ薄膜トランジスタＱ２及びボディ厚膜トランジスタＱ３使い分けることにより、より多様なデバイス（トランジスタ）特性の要求を満足させることができる効果を奏する。
【０２１２】
（応用例）
図９７は実施の形態５の半導体装置を用いて構成される半導体集積回路の構成例を示す説明図である。
【０２１３】
同図に示すように、半導体チップ８０に薄膜トランジスタ形成領域８１、厚膜リセストランジスタ形成領域８２、及び厚膜高耐圧トランジスタ形成領域８３が設けられ、これらの領域８１、８２及び８３に形成される回路は、ボディ薄膜トランジスタＱ２、ボディ厚膜トランジスタＱ１及びボディ厚膜トランジスタＱ３を用いて構成される。
【０２１４】
薄膜トランジスタ形成領域８１にはコア論理回路８４及びＳＲＡＭ回路８５が形成され、厚膜リセストランジスタ形成領域８２にはコア論理回路８４及びアナログ回路８６が形成され、厚膜高耐圧トランジスタ形成領域８３には高電圧Ｉ／Ｏ回路８７、ＥＳＤ(ＥlectroＳtaticＤischarge;静電気放電）回路８８及び不揮発性メモリ回路８９が構成される。なお、コア論理回路８４はその目的によって薄膜トランジスタ形成領域８１あるいは厚膜リセストランジスタ形成領域８２に形成される。
【０２１５】
図９８はＳＲＡＭ回路８５の内部構成の一部を示す回路図である。同図に示すように、ＰＭＯＳトランジスタＱ１１及びＮＭＯＳトランジスタＱ１２よりなるインバータＩ１と、ＰＭＯＳトランジスタＱ１３及びＮＭＯＳトランジスタＱ１４よりなるインバータＩ２との交叉接続によりメモリセルが構成され、インバータＩ１の出力部（インバータＩ２の入力部）がＮＭＯＳトランジスタＱ１５を介してビット線ＢＬに接続され、インバータＩ２の出力部（インバータＩ１の入力部）がＮＭＯＳトランジスタＱ１６を介して反転ビット線バーＢＬに接続される。ＮＭＯＳトランジスタＱ１５，Ｑ１６のゲートは共通にワード線ＷＬに接続される。
【０２１６】
ＳＲＡＭ回路８５は高速性が要求されるため、上述したＭＯＳトランジスタＱ１１〜Ｑ１６は実施の形態５のボディ薄膜トランジスタＱ２を用いて構成される。
【０２１７】
図９９はアナログ回路８６の一例である電圧制御発振回路の内部構成を示す回路図である。同図に示すように、電源Ｖcc，ノードＮ０間に抵抗Ｒ１が設けられ、ノードＮ０，Ｎ１間にインダクタＬ１が設けられ、ノードＮ０，Ｎ２間にインダクタＬ２が設けられ、ノードＮ１，Ｎ３間にＮＭＯＳトランジスタＱ１７が設けられ、ノードＮ２，Ｎ３間にＮＭＯＳトランジスタＱ１８が設けられる。そして、ノードＮ１に可変容量であるバラクタＣ１の一方電極が接続され、ノードＮ２にバラクタＣ２の一方電極が接続され、ノードＮ３，接地レベル（Ｖss）間に電流源９１が設けられる。
【０２１８】
このような構成の電圧制御発振器は比較的高い耐圧及び比較的早い処理速度が要求されるため、双方の要求を満足すべく、上述したＮＭＯＳトランジスタＱ１７，Ｑ１８は、実施の形態５のボディ厚膜トランジスタＱ１を用いて構成される。
【０２１９】
図１００は不揮発性メモリ回路８９の内部構成の一部を示す回路図である。同図に示すように、不揮発な記憶が可能なＭＯＮＯＳ型のメモリトランジスタＱＭの一方電極はＮＭＯＳトランジスタＱ１９を介してビット線ＢＬに接続され、ＮＭＯＳトランジスタＱ１９のゲートはワード線ＷＬに接続される。
【０２２０】
このような構成の不揮発性メモリは高耐圧性が強く要求されるため、上述したメモリトランジスタＱＭの選択用に用いられるＮＭＯＳトランジスタＱ１９は、実施の形態５のボディ厚膜トランジスタＱ３を用いて構成される。
【０２２１】
図１０１はＥＳＤ回路８８の内部構成の概略を示す説明図である。同図に示すように、入力端子Ｐ１に付与される外部信号が内部回路９０に与えられる場合に、入力端子Ｐ１から内部回路９０に至る信号経路上のノードＮ４にＮＭＯＳトランジスタＱ２１及びＰＭＯＳトランジスタＱ２２のソースが接続される。
【０２２２】
ＮＭＯＳトランジスタＱ２１はドレインが電源Ｖccに接続され、ゲート及びソースが共通にノードＮ４に接続され、ＰＭＯＳトランジスタＱ２２はドレインが接地され、ゲート及びソースが共通にノードＮ４に接続される。
【０２２３】
このような構成のＥＳＤ回路は高耐圧性が最も要求されるため、上述したＮＭＯＳトランジスタＱ２１及びＰＭＯＳトランジスタＱ２２は、実施の形態５のボディ厚膜トランジスタＱ３を用いて構成される。
【０２２４】
図９７〜図１０１で示した応用例から明らかなように、実施の形態５の半導体装置は、同一ＳＯＩ基板上に特性の異なる、ボディ厚膜トランジスタＱ１、ボディ薄膜トランジスタＱ２及びボディ厚膜トランジスタＱ３を設けることにより、多様なデバイス特性の要求を満足させることができる効果を奏する。
【図面の簡単な説明】
【０２２５】
【図１】この発明の実施の形態１である半導体装置の製造方法の第１の態様を示す断面図である。
【図２】実施の形態１である半導体装置の製造方法の第１の態様を示す断面図である。
【図３】実施の形態１である半導体装置の製造方法の第１の態様を示す断面図である。
【図４】実施の形態１である半導体装置の製造方法の第１の態様を示す断面図である。
【図５】実施の形態１である半導体装置の製造方法の第１の態様を示す断面図である。
【図６】実施の形態１である半導体装置の製造方法の第１の態様を示す断面図である。
【図７】実施の形態１である半導体装置の製造方法の第１の態様を示す断面図である。
【図８】実施の形態１である半導体装置の製造方法の第１の態様を示す断面図である。
【図９】実施の形態１である半導体装置の製造方法の第１の態様を示す断面図である。
【図１０】実施の形態１である半導体装置の製造方法の第１の態様を示す断面図である。
【図１１】実施の形態１である半導体装置の製造方法の第１の態様を示す断面図である。
【図１２】実施の形態１である半導体装置の製造方法の第１の態様を示す断面図である。
【図１３】実施の形態１である半導体装置の製造方法の第１の態様を示す断面図である。
【図１４】実施の形態１である半導体装置の製造方法の第１の態様を示す断面図である。
【図１５】実施の形態１である半導体装置の製造方法の第１の態様を示す断面図である。
【図１６】実施の形態１である半導体装置の製造方法の第１の態様を示す断面図である。
【図１７】実施の形態１である半導体装置の製造方法の第１の態様を示す断面図である。
【図１８】実施の形態１である半導体装置の製造方法の第１の態様を示す断面図である。
【図１９】実施の形態１である半導体装置の製造方法の第１の態様を示す断面図である。
【図２０】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図２１】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図２２】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図２３】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図２４】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図２５】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図２６】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図２７】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図２８】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図２９】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図３０】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図３１】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図３２】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図３３】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図３４】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図３５】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図３６】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図３７】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図３８】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図３９】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図４０】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図４１】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図４２】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図４３】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図４４】実施の形態１である半導体装置の製造方法の第２の態様を示す断面図である。
【図４５】実施の形態１である半導体装置の製造方法の第３の態様を示す断面図である。
【図４６】実施の形態１である半導体装置の製造方法の第３の態様を示す断面図である。
【図４７】実施の形態１である半導体装置の製造方法の第３の態様を示す断面図である。
【図４８】実施の形態１である半導体装置の製造方法の第３の態様を示す断面図である。
【図４９】実施の形態１である半導体装置の製造方法の第３の態様を示す断面図である。
【図５０】実施の形態１である半導体装置の製造方法の第３の態様を示す断面図である。
【図５１】実施の形態１である半導体装置の製造方法の第３の態様を示す断面図である。
【図５２】実施の形態１である半導体装置の製造方法の第３の態様を示す断面図である。
【図５３】実施の形態１である半導体装置の製造方法の第３の態様を示す断面図である。
【図５４】実施の形態１である半導体装置の製造方法の第３の態様を示す断面図である。
【図５５】実施の形態１である半導体装置の製造方法の第３の態様を示す断面図である。
【図５６】実施の形態１である半導体装置の製造方法の第３の態様を示す断面図である。
【図５７】実施の形態１である半導体装置の製造方法の第３の態様を示す断面図である。
【図５８】実施の形態１である半導体装置の製造方法の第３の態様を示す断面図である。
【図５９】実施の形態１である半導体装置の製造方法の第３の態様を示す断面図である。
【図６０】実施の形態１である半導体装置の製造方法の第３の態様を示す断面図である。
【図６１】実施の形態１である半導体装置の製造方法の第３の態様を示す断面図である。
【図６２】実施の形態１である半導体装置の製造方法の第３の態様を示す断面図である。
【図６３】実施の形態１である半導体装置の製造方法の第３の態様を示す断面図である。
【図６４】この発明の実施の形態２である半導体装置の製造方法の第１の態様を示す断面図である。
【図６５】実施の形態２である半導体装置の製造方法の第１の態様を示す断面図である。
【図６６】実施の形態２である半導体装置の製造方法の第１の態様を示す断面図である。
【図６７】実施の形態２である半導体装置の製造方法の第１の態様を示す断面図である。
【図６８】この発明の実施の形態３である半導体装置の構造を示す断面図である。
【図６９】実施の形態３の半導体装置の製造方法の一部を示す断面図である。
【図７０】実施の形態３の半導体装置の製造方法の一部を示す断面図である。
【図７１】実施の形態３の半導体装置の製造方法の一部を示す断面図である。
【図７２】この発明の実施の形態４である半導体装置の第１の態様の構造を示す断面図である。
【図７３】実施の形態４である半導体装置の第２の態様の構造を示す断面図である。
【図７４】実施の形態４である半導体装置の第３の態様の構造を示す断面図である。
【図７５】実施の形態４における第３の態様の半導体装置の製造方法を示す断面図である。
【図７６】実施の形態４における第３の態様の半導体装置の製造方法を示す断面図である。
【図７７】実施の形態４における第３の態様の半導体装置の製造方法を示す断面図である。
【図７８】実施の形態４における第３の態様の半導体装置の製造方法を示す断面図である。
【図７９】実施の形態４における第３の態様の半導体装置の製造方法を示す断面図である。
【図８０】実施の形態４における第３の態様の半導体装置の製造方法を示す断面図である。
【図８１】実施の形態５である半導体装置の製造方法を示す断面図である。
【図８２】実施の形態５である半導体装置の製造方法を示す断面図である。
【図８３】実施の形態５である半導体装置の製造方法を示す断面図である。
【図８４】実施の形態５である半導体装置の製造方法を示す断面図である。
【図８５】実施の形態５である半導体装置の製造方法を示す断面図である。
【図８６】実施の形態５である半導体装置の製造方法を示す断面図である。
【図８７】実施の形態５である半導体装置の製造方法を示す断面図である。
【図８８】実施の形態５である半導体装置の製造方法を示す断面図である。
【図８９】実施の形態５である半導体装置の製造方法を示す断面図である。
【図９０】実施の形態５である半導体装置の製造方法を示す断面図である。
【図９１】実施の形態５である半導体装置の製造方法を示す断面図である。
【図９２】実施の形態５である半導体装置の製造方法を示す断面図である。
【図９３】実施の形態５である半導体装置の製造方法を示す断面図である。
【図９４】実施の形態５である半導体装置の製造方法を示す断面図である。
【図９５】実施の形態５の半導体装置の平面構造を示す平面図である。
【図９６】図９５のＢ−Ｂ断面を示す断面図である。
【図９７】実施の形態５の半導体装置を用いて構成される半導体集積回路の構成例を示す説明図である。
【図９８】ＳＲＡＭ回路の内部構成の一部を示す回路図である。
【図９９】電圧制御発振回路の内部構成を示す回路図である。
【図１００】不揮発性メモリ回路の内部構成の一部を示す回路図である。
【図１０１】ＥＳＤ回路の内部構成の概略を示す説明図である。
【図１０２】ＳＯＩ基板上に形成される従来のＭＯＳトランジスタの製造方法を示す断面図である。
【図１０３】従来のＭＯＳトランジスタの製造方法を示す断面図である。
【図１０４】従来のＭＯＳトランジスタの製造方法を示す断面図である。
【図１０５】従来のＭＯＳトランジスタの製造方法を示す断面図である。
【図１０６】従来のＭＯＳトランジスタの製造方法を示す断面図である。
【図１０７】従来のＭＯＳトランジスタの製造方法を示す断面図である。
【図１０８】従来のＭＯＳトランジスタの製造方法を示す断面図である。
【図１０９】従来のＭＯＳトランジスタの製造方法を示す断面図である。
【図１１０】従来のＭＯＳトランジスタの製造方法を示す断面図である。
【図１１１】従来のＭＯＳトランジスタの製造方法を示す断面図である。
【符号の説明】
【０２２６】
１  シリコン支持基板、２  埋込酸化膜、３  シリコン層、４，８，５２  シリコン窒化膜、５，９，１１，２６，５０  レジストパターン、６，７，１０，１２，５１  シリコン酸化膜、１２ｇ  ゲート酸化膜、１３  ゲート電極、１４  シリコン酸化膜スペーサ、１５，２４  不純物イオン、１６  シリコン酸化膜サイドウォール、１８，２９  金属シリサイド領域、１９  層間絶縁膜、２０  金属プラグ、２１  金属配線、２２  ポリシリコン膜、２３  プリエッチ開口部、２５  内壁酸化膜、２７，２８  低濃度化領域、３１，３３，３５  拡散領域、３１ｅ  エクステンション・ポケット領域、３２，３４  ソース・ドレイン領域、４１  開口部、６１  半導体基板、７１  第２スペーサ、Ｑ１，Ｑ３  ボディ厚膜トランジスタ、Ｑ２  ボディ薄膜トランジスタ、Ｑ５  リセス型トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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