(57)【要約】【課題】同一ワード線に接続されているメモリセルの一部を書き込む際に、書き込み時の動作安定と、読み出し動作の高速化あるいは誤動作防止とを同時に達成する。【解決手段】インバータ対（Ｐ１とＮ１、Ｐ２とＮ２）と、インバータ対の給電ノードＮＤddと電源電圧供給線４との間に接続されている給電制御スイッチＰ３と、給電制御スイッチＰ３によって電源電圧供給線４から電気的に切り離された給電点ＮＤddの電圧を昇圧する昇圧素子（キャパシタ５）と、をＳＲＡＭセル１Ａごとに有する。【選択図】図１
2007200520.tif 000002
【特許請求の範囲】
【請求項１】
インバータ対と、
前記インバータ対の給電点と電源電圧供給線との間に接続されている給電制御スイッチと、
前記給電制御スイッチによって前記電源電圧供給線から電気的に切り離された前記給電点の電圧を昇圧する昇圧素子と、
をＳＲＡＭセルごとに有する半導体メモリデバイス。
【請求項２】
前記インバータ対を構成する第２インバータの入力と第１ビット線との間に設けられ、ワード線の活性レベルへの推移によりターンオンする第１転送トランジスタと、前記インバータ対を構成する第１インバータの入力と第２ビット線との間に設けられ、前記ワード線の活性レベルへの推移によりターンオンする第２転送トランジスタとを、各ＳＲＡＭセルに含み、
前記給電制御スイッチは、前記ワード線の非活性レベルから前記活性レベルへの推移によりターンオフするように構成されている
請求項１に記載の半導体メモリデバイス。
【請求項３】
前記給電制御スイッチが、ワード線にゲートが接続されているＰチャネル型トランジスタを含む
請求項１に記載の半導体メモリデバイス。
【請求項４】
前記昇圧素子が、ワード線と前記給電点を容量結合するキャパシタを含む
請求項２または３に記載の半導体メモリデバイス。
【請求項５】
前記昇圧素子が、ワード線にソースまたはドレインが接続され、前記給電点にゲートが接続されている絶縁ゲートトランジスタ構造のキャパシタ（ＭＩＳ容量）を含む
請求項２または３に記載の半導体メモリデバイス。
【請求項６】
インバータ対と、
前記インバータ対の２つの記憶ノードとビット線対との接続を制御する２つの転送トランジスタと、
前記インバータ対の給電点と電源電圧供給線との間に接続され、記憶保持状態でオンし、前記インバータ対の前記２つの記憶ノードを前記ビット線対に電気的に接続する際にターンオフする給電制御トランジスタと、
をＳＲＡＭセルごとに有する半導体メモリデバイス。
【請求項７】
前記２つの転送トランジスタの各々がＮチャネル型トランジスタであり、
前記給電制御トランジスタが、前記２つの転送トランジスタを制御するワード線にゲートが接続されているＰチャネル型トランジスタである
請求項６に記載の半導体メモリデバイス。
【請求項８】
前記給電制御トランジスタが、
前記インバータ対の一方のインバータの給電点と前記電源電圧供給線との間に接続されている第１給電制御トランジスタと、
前記インバータ対の他方のインバータの給電点と前記電源電圧供給線との間に接続されている第２給電制御トランジスタと、
を含む請求項１に記載の半導体メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つのインバータ対でデータを記憶するＳＲＡＭセルを有する半導体メモリデバイスに関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）は、汎用メモリ、ロジック混載のメモリとして広く用いられている。
【０００３】
図２３に、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）を負荷とする６トランジスタ構成のＳＲＡＭセルの回路図を示す。
メモリセル１００は、ＰＭＯＳからなる２つの負荷トランジスタＰ１,Ｐ２と、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）からなる２つのドライバトランジスタＮ１,Ｎ２と、ＮＭＯＳからなる２つの転送トランジスタＮ３,Ｎ４とを有する。
電源電圧Ｖddの供給線（以下、Ｖdd供給線４）から電源の供給を受けるセル内の給電ノードＮＤddと基準電圧（例えば接地電圧）の供給線２との間に、負荷トランジスタＰ１とドライバトランジスタＮ１とが縦続接続され、負荷トランジスタＰ２とドライバトランジスタＮ２とが縦続接続されている。
負荷トランジスタＰ２とドライバトランジスタＮ２はゲート同士が共に、負荷トランジスタＰ１とドライバトランジスタＮ１との接続点に接続され、これにより記憶ノードＮＤ１を形成している。同様に、負荷トランジスタＰ１とドライバトランジスタＮ１はゲート同士が共に、負荷トランジスタＰ２とドライバトランジスタＮ２との接続点に接続され、これにより記憶ノードＮＤ２を形成している。
転送トランジスタＮ３のソースとドレインの一方が、上記記憶ノードＮＤ１に接続され、他方がビット線ＢＬに接続され、ゲートがワード線ＷＬに接続されている。同様に、転送トランジスタＮ４のソースとドレインの一方が、上記記憶ノードＮＤ２に接続され、他方がビット補線ＢＬ＿に接続され、ゲートがワード線ＷＬに接続されている。
【０００４】
この６トランジスタ構成のＳＲＡＭ１００はロジックプロセスとの親和性が高く、また高速動作が可能である。しかし、このＳＲＡＭは動作電力、スタンバイ電力が大きいという不利益を有する。
【０００５】
この不利益を解消する一つの方法として、ＳＲＡＭセルに供給する電圧を制御する方法がある。
一例を挙げると、高速動作が必要な時には高い電圧でＳＲＡＭセルを駆動し、低速動作時、あるいはスタンバイ時には低い電圧で駆動することで、消費電力を抑制する方法がある。
しかし、低電圧でＳＲＡＭセルを駆動する場合には、ＳＲＡＭセルの安定性を示すＳＮＭ(Static Noise Margin)が小さくなってしまい、とりわけ、読み出し動作時にデータが誤書き込みされるなどの問題がある。以下、動作電圧とＳＮＭとの関係について説明する。
【０００６】
図２４（Ａ）にＳＲＡＭセル１００内の１つのインバータを示す。
ここでは簡略化のため負荷を抵抗に置き換えている。負荷抵抗ＲとＮＭＯＳトランジスタＮＴ（ドライバトランジスタＮ１またはＮ２）とが、電源電圧Ｖddと接地電圧との間に縦続接続され、その接続点から出力電圧Ｖoutが取り出される。ＮＭＯＳトランジスタＮＴのゲートに入力電圧Ｖinが印加される。
このようなインバータがセル内に２対設けられ、一方の入力電圧Ｖinが他方の出力電圧Ｖoutとなり、一方の出力電圧Ｖoutが他方の入力電圧Ｖinとなるようにインバータ同士が接続されている（図２３参照）。また、図２３に示すように出力電圧Ｖoutのノードは転送トランジスタ（図２３のＮ３またはＮ４）を介してビット線対ＢＬ,ＢＬ＿の何れか一方に接続されている。
【０００７】
図２４（Ｂ）に、インバータの入出力特性を示す。この図の実線が第１インバータの特性曲線（第１特性曲線）１０１を示し、破線が第２インバータの特性曲線（第２特性曲線）１０２を示す。
第１特性曲線１０１において、入力電圧Ｖinを０から上げていくと、最初はＮＭＯＳトランジスタＮＴがオフし、出力電圧Ｖoutが電源電圧Ｖdd付近のハイレベルを持続するが、ＮＭＯＳトランジスタＮＴがオンし始めると、ドレイン電流Ｉdsが負荷抵抗Ｒに流れるため出力電圧Ｖoutが急速に低下してＮＭＯＳトランジスタＮＴのオン抵抗や負荷抵抗Ｒの値で決まるローレベルで安定する。
第２インバータは、第１インバータの入力と出力が反転した特性となるため、その第２特性曲線は図２４（Ｂ）の破線のようになる。
【０００８】
この第１および第２特性曲線１０１,１０２の２つの交点が動作の安定点となるため、ＳＲＡＭセルでは、この２つの交点の電位差を２値情報として記憶する。その安定点（動作点Ｐ１,Ｐ０）は、（Ｖdd−Ｖout）／Ｒ＝Ｉds（Ｖout,Ｖin）を満足するように決まる。
動作点Ｐ１の入力電圧ＶＨと、動作点Ｐ０の入力電圧ＶＬとの差を論理振幅ΔＶと称している。また、交点Ｐ１から、それに近い変曲点までの入力電圧差をハイレベル側の静的雑音余裕ＳＮＭＨで表し、交点Ｐ０から、それに近い変曲点までの入力電圧差をローレベル側の静的雑音余裕ＳＮＭＬで表している。
【０００９】
以上は負荷抵抗Ｒを用いた場合であるが、これをＰＭＯＳトランジスタに置き換え、電源電圧Ｖddを変化させたときの特性図を、図２５に示す。
図２５と図２４（Ｂ）とで、第１特性曲線１０１同士を比べると、入力電圧Ｖinのハイレベル側で図２５の方がなだらかに変化している。これは、負荷トランジスタが可変抵抗として機能するためである。一方、入力電圧Ｖinのローレベル側でも本来なら、なだらかな変化となるはずであるが、転送トランジスタがあるため急峻な変化となる。
図２５では、電源電圧Ｖddを１.４[Ｖ]〜０.６[Ｖ]まで徐々に低下させた場合のローレベル側の静的雑音余裕ＳＭＮＬを図表に示している。この電源電圧の低下に伴って静的雑音余裕ＳＮＭの減少が、特に誤読み出しの要因となる。
【００１０】
この不都合に対処する方法として、２つの電圧をメモリセルに供給する方法が提案されている（非特許文献１参照）。
【００１１】
他の方法として、ＳＲＡＭのメモリ動作で、メモリセルの電圧を昇圧する方法が提案されている（非特許文献２参考）。
図２６（Ａ）は非特許文献２に記載されている回路図、図２６（Ｂ）はワード線の容量結合説明図である。
この回路では小規模のサブアレイ１１０にメモリセルアレイを区分し、サブアレイごとにワード線昇圧のための回路を設けている。この昇圧回路には、ワード線ＷＬ０〜ＷＬ２の各々にゲートが接続されているＰＭＯＳ１１１をペアで設け、各ＰＭＯＳ１１１を介して電源電圧の供給線ＶＤＤと、電源線ＰＬ０〜ＰＬ３とを接続している。ここでワード線ＷＬ１に着目すると、これにハイレベルのパルス１１２が立ち上がると、ワード線ＷＬ１にゲートが接続されている２つのＰＭＯＳ１１１がオフする。このため電源電圧の電源線ＰＬ１,ＰＬ２への供給が絶たれ、電源線ＰＬ１,ＰＬ２は電源電圧レベルから、さらに高いレベル１１３に昇圧される。この昇圧は、図２６（Ｂ）に示すように、電源線ＰＬ１,ＰＬ２の各々がワード線ＷＬ１と側壁で容量結合している（結合容量：ＣＣ）ことから生じる。
【００１２】
このときサブアレイ１１０内でワード線ＷＬ１に接続されている全てのＳＲＡＭセルにおいて、その電源線ＰＬ１,ＰＬ２の接続点が、電源電圧より高いレベル１１３に昇圧される。
これにより読み出し動作が高速化される。
【非特許文献１】K. Zhang etc., “A 3-GHz 70Mb SRAM in 65nm CMOS Technology with integrated Column-Based Dynamic Power Supply”, ISSC 2005 / SESSION 26 / NON-VOLATILE MEMORY / 26.1, p.474
【非特許文献２】Azeez J. Bhavnagarwala etc., “A Transistor CMOS SRAM with Single, Logic VDD and Dynamic Power Rails”, VLSI Circuit 2004 p.292
【発明の開示】
【発明が解決しようとする課題】
【００１３】
非特許文献１のＳＲＡＭは、電源を複数備える必要があり、また選択スイッチが付加されるなど回路規模が増大するという欠点がある。
【００１４】
非特許文献２のＳＲＡＭは、同一ワード線に接続されている全てのＳＲＡＭセルの電源線ＰＬの接続点（給電点）が、読み出し時（書き込み時も同様）に電源電圧レベルから昇圧される。このこと自体は読み出し動作の高速化に有効であるが、書き込み動作をサブアレイ１１０内の１本のワード線に接続されているＳＲＡＭセルの一部に限定して行う場合に、以下の不都合が生じる。
【００１５】
図２７（Ａ）に、データ書き換えセル（ビット反転セル）の上記給電点の電圧（以下、セル電圧という）Ｖcellとワード線電位との関係を示す。
また、図２７（Ｂ）に、このとき同一ワード線に接続されている非書き換えセルの同関係を示す。非書き換えセルも、データ書き換えセルと同様に転送トランジスタＮ３,Ｎ４がオンして記憶データが破壊される可能性があることから、このとき読み出しを行って、次にこれを再書き込みする必要がある。
ところが、上述したようにサブアレイ１１０内の同一電源線ＰＬを駆動して、その電源線ＰＬの電位がそのままセル電圧Ｖcellとなるため、図２７に示すように書き換え対象か否かを問わず同一ワード線に接続されている全てのＳＲＡＭセルでセル電圧Ｖcellは同じように変化する。
具体的には、図２７（Ａ）の書き換えセルではビット反転の際に、セル内の両インバータに貫通電流が流れるためセル電圧Ｖcellがワード線電位の立ち上げに応じて瞬時に低下し始める。給電点が電源電圧線に電気的に固定されている通常のセル（図２３参照）では、このセル電圧低下は起こらないか、起きてもすぐに回復する。ところが、電源線ＰＬがフローティングとなる図２６の構成では、その配線容量等に蓄積されている電荷を消費してセル電圧Ｖcellは下がったままとなる。ワード線電位が下がると、図２６のＰＭＯＳ１１１がオンするためセル電圧Ｖcellが初期状態に戻される。
【００１６】
このセル電圧変化は、書き換えセルに対しては、よりビット反転を起こしやすい利益を付与する。ところが、読み出しセルでは、本来セル電圧Ｖcellの電位を初期値より上げたいにもかかわらず、逆に下がってしまうことから、瞬時にビット反転したデータを正しいデータとして読み出してしまう誤読み出しの可能性が高くなるという不利益がある。
【００１７】
これに対処するには、ワード線電位をより高くまで駆動するか、図２６（Ｂ）の結合容量ＣＣを大きく設定する必要がある。
これにより図２８（Ａ）および図２８（Ｂ）に示すように、ワード線駆動時のセル電圧Ｖcellが初期状態よりΔＶだけ高い状態を実現できる。これは、読み出しの高速化に有利である。ただし、書き換え動作ではビット反転が起きにくくなることから、不利益を与えてしまう。
このように図２６（Ａ）の構成で、ワード線に接続されている一部のセルを書き換えようとすると、当該書き換えと、他のセルの読み出しとにおいて書き換えのし易さと高速読み出し（あるいは正しい読み出し）に関しトレードオフが存在する。
【００１８】
一方、同一ワード線に接続する全てのセルを書き込み対象とする場合または書き換える場合は、書き込み時には図２７のようにワード線電位を駆動し、読み出し時には図２８のようにワード線電位を駆動することで、上記トレードオフは発生しない。
【００１９】
ところが、図２６（Ａ）の回路では、一度に書き込みを行うセル数を小さくすると、それだけサブアレイ１１０の規模を細かく区分して、サブアレイごとに昇圧回路が必要となる。また、書き込みと読み出しで結合容量を変えることはできないのでワード線駆動電圧を変化させる必要があり、そのためワード線駆動回路（不図示）の構成が複雑化する。
以上のように、非特許文献２のＳＲＡＭでは、同じワード線に接続されているメモリセルを全て書き込む構成にする必要があり、この構成にメモリセルのアレイが制限されるという不都合を伴う。
【００２０】
本発明が解決しようとする課題は、同一ワード線に接続されているメモリセルの一部を書き込む際に、書き込み時の動作安定と、読み出し動作の高速化あるいは誤動作防止とを同時に達成することである。
【課題を解決するための手段】
【００２１】
本発明の第１の観点に係る半導体メモリデバイスは、インバータ対と、前記インバータ対の給電点と電源電圧供給線との間に接続されている給電制御スイッチと、前記給電制御スイッチによって前記電源電圧供給線から電気的に切り離された前記給電点の電圧を昇圧する昇圧素子と、をＳＲＡＭセルごとに有する。
本発明では好適に、前記インバータ対を構成する第２インバータの入力と第１ビット線との間に設けられ、ワード線の活性レベルへの推移によりターンオンする第１転送トランジスタと、前記インバータ対を構成する第１インバータの入力と第２ビット線との間に設けられ、前記ワード線の活性レベルへの推移によりターンオンする第２転送トランジスタとを、各ＳＲＡＭセルに含み、前記給電制御スイッチは、前記ワード線の非活性レベルから前記活性レベルへの推移によりターンオフするように構成されている。
本発明では好適に、前記給電制御スイッチが、ワード線にゲートが接続されているＰチャネル型トランジスタを含む。
本発明では好適に、前記昇圧素子が、ワード線と前記給電点を容量結合するキャパシタを含む。
本発明では好適に、前記昇圧素子が、ワード線にソースまたはドレインが接続され、前記給電点にゲートが接続されている絶縁ゲートトランジスタ構造のキャパシタ（ＭＩＳ容量）を含む。
【００２２】
本発明の第２の観点に係る半導体メモリデバイスは、インバータ対と、前記インバータ対の２つの記憶ノードとビット線対との接続を制御する２つの転送トランジスタと、前記インバータ対の給電点と電源電圧供給線との間に接続され、記憶保持状態でオンし、前記インバータ対の前記２つの記憶ノードを前記ビット線対に電気的に接続する際にターンオフする給電制御トランジスタと、をＳＲＡＭセルごとに有する。
本発明では好適に、前記２つの転送トランジスタの各々がＮチャネル型トランジスタであり、前記給電制御トランジスタが、前記２つの転送トランジスタを制御するワード線にゲートが接続されているＰチャネル型トランジスタである。
本発明では好適に、前記給電制御トランジスタが、前記インバータ対の一方のインバータの給電点と前記電源電圧供給線との間に接続されている第１給電制御トランジスタと、前記インバータ対の他方のインバータの給電点と前記電源電圧供給線との間に接続されている第２給電制御トランジスタと、を含む。
【発明の効果】
【００２３】
本発明によれば、同一ワード線に接続されているメモリセルの一部を書き込む際に、書き込み時の動作安定と、読み出し動作の高速化あるいは誤動作防止とを同時に達成できるという利点がある。
【発明を実施するための最良の形態】
【００２４】
以下、本発明に係る半導体メモリ装置の実施形態を、６トランジスタ構成のＰＭＯＳ負荷型ＳＲＡＭセルに本発明を適用する場合を例として図面を参照して説明する。なお、本発明は、６トランジスタ型ＳＲＡＭセルのＰＭＯＳ負荷トランジスタを抵抗で置き換えた場合にも適用可能である。
【００２５】
［第１実施形態］
図１は、本発明の第１実施形態に係るＰＭＯＳ負荷型ＳＲＡＭセルの回路図である。
ＳＲＡＭセル１Ａは、通常の６トランジスタ型ＳＲＡＭセルと同様な構成として、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）からなる２つの負荷トランジスタＰ１,Ｐ２と、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）からなる２つのドライバトランジスタＮ１,Ｎ２と、ＮＭＯＳからなる２つの転送トランジスタＮ３,Ｎ４とを有する。これらの素子の給電ノードＮＤddと基準電圧の供給線２、並びに、ビット線対ＢＬ,ＢＬ＿に対する接続関係は、図２３と同じであるので、ここで重複記載を省く。
【００２６】
本実施形態のＳＲＡＭセル１Ａは、セルごとに電圧昇圧回路３Ａが設けられていることが特徴である。
この電圧昇圧回路３Ａは、例えば図１に示すように、給電制御スイッチとして、単一なＰＭＯＳからなる給電制御トランジスタＰ３を有している。給電制御トランジスタＰ３は、そのソースが電源電圧Ｖddの供給線４に接続され、ドレインが前記セル内の給電ノードＮＤddに接続され、ゲートがワード線ＷＬに接続されている。
電圧昇圧回路３Ａは、ワード線ＷＬと給電ノードＮＤddとの間に、昇圧素子としてのキャパシタ５を有する。
【００２７】
つぎに、このＳＲＡＭセル１Ａの動作について、スタンバイ時、読み出し時、書き込み時に分けて、簡単に説明する。
【００２８】
スタンバイ時は、付加した給電制御トランジスタＰ３は、オン状態にあり、給電ノードＮＤddには電源電圧Ｖddが供給され、通常の６トランジスタ構成のＳＲＡＭと同様の状態でデータ保持する。
【００２９】
書き込み時には、以下の動作を行う。まず、ＳＲＡＭセル１Ａの書き込み時の基本動作を説明する。
ＳＲＡＭセル１Ａでは、書き込み時に、ビット線ＢＬ１を高電位または低電位で保持した状態で、転送トランジスタＮ３,Ｎ４のゲートにワード線ＷＬを介して所定電圧を印加することで両転送トランジスタＮ３,Ｎ４をオンさせ、記憶ノードＮＤ１,ＮＤ２に電荷を蓄積する。片側の記憶ノードが“ハイ（Ｈ）”になると、もう一方の記憶ノードが“ロー（Ｌ）”となるように、ドライバトランジスタＮ１,Ｎ２および負荷トランジスタＰ１,Ｐ２が動作する。たとえば、記憶ノードＮＤ１が“Ｈ”，記憶ノードＮＤ２が“Ｌ”の場合は、トランジスタＮ２とＰ１がオン状態、トランジスタＮ１とＰ２がオフ状態をとり、記憶ノードＮＤ１が給電ノードＮＤddから電荷の供給を受け、記憶ノードＮＤ２が接地電位に保持され続ける。逆に、ビット線ＢＬ電位が“Ｌ”のとき転送トランジスタＮ３がオンすることにより記憶ノードＮＤ１が強制的に“Ｌ”に移行するか、ビット補線ＢＬ＿電位が“Ｈ”のときに転送トランジスタＮ４がオンすることにより記憶ノードＮＤ２が強制的に“Ｈ”に移行すると、トランジスタＮ１,Ｎ２,Ｐ１,Ｐ２が全て反転動作し、記憶ノードＮＤ２が電源電圧Ｖddの供給線から電荷の供給を受け、記憶ノードＮＤ１が接地電位に保持されるようになる。このように、電荷保持をフリップフロップ動作で行うことで、電荷を静的に記憶ノードＮＤ１,ＮＤ２に保持し、その電位が“Ｌ”であるか“Ｈ”であるかを、それぞれ“０”と“１”のデータに対応させて、このデータをセル内の６つのトランジスタで記憶させることができる。
【００３０】
この書き込み動作時に、電圧昇圧回路３Ａが以下のように働く。
ワード線ＷＬを“Ｈ”にすると、給電制御トランジスタＰ３がオン状態からオフ状態に遷移する。これにより給電制御トランジスタＰ３がカットオフし、給電ノードＮＤddがＶdd供給線４から電気的に切り離される。また、このワード線電圧の立ち上げによって、キャパシタ５を介して給電ノードＮＤddの電圧（セル電圧Ｖcell）が上昇する。
この書き込み動作では、その前のＳＲＡＭセル１Ａの記憶データに応じて、記憶ノードＮＤ１,ＮＤ２の保持データが反転するか否か決まる。
データ反転する場合は、例えば図１の記憶ノードＮＤ１が“Ｈ”（電源電圧Ｖddレベル）から“Ｌ”（ＧＮＤレベル）に変化する際に、貫通電流Ｉｐの他に転送トランジスタＮ３を介しビット線ＢＬに電流が流れ込む。このため、図２（Ａ）に示すように、セル電圧Ｖcellが急激に低下する。このとき給電制御トランジスタＰ３がオフしていることによって、電荷の供給経路が絶たれているため、ワード線ＷＬ電圧がハイレベルを維持している間は、セル電圧Ｖcellは初期値より低い電圧を維持する。
このようなセル電圧Ｖcellの低下は、ビット反転を容易にする作用がある。つまり、一般に、フリップフロップ回路では、電源電圧が固定であるよりも変動しやすい状態の方が、動作が不安定になる。そしてフリップフロップ回路では、動作が不安定の方が、データ反転が起きやすい。これと同様な理由から、図２（Ａ）のように書き換えセルのセル電圧Ｖcellが低下する場合、動作電圧をより低くしても確実にデータ反転（データ書き換え動作）を実行できる。
【００３１】
一方、同じワード線ＷＬに接続されている、非書き換えのセルは前述したように読み出し動作となる。非書き換えセルの読出し時には、ビット線対ＢＬ,ＢＬ＿を“Ｈ”（電源電圧Ｖdd）でフローティングとした状態にしておく。このためワード線ＷＬの電圧が立ち上がると、記憶ノードが“Ｈ”側のビット線ＢＬまたはビット補線ＢＬ＿で電圧降下が生じる。このビット線の電圧降後の電圧レベルがビット線対ＢＬ,ＢＬ＿に接続される不図示のバッファ等で論理反転された後、再書き込みされる。
この読み出し時に、ＳドライバトランジスタＮ１,Ｎ２の一方にビット線ＢＬまたはビット補線ＢＬ＿から電荷が流れ込むことがあるが、セル電圧Ｖcellが十分高ければ貫通電流が流れるビット反転は起こらない。したがって、図２（Ｂ）に示すように、セル電圧Ｖcellの電圧はキャパシタ５により昇圧したレベルを保つ。このため転送トランジスタＮ３,Ｎ４を介するビット線対ＢＬ,ＢＬ＿からの電流の流入または流出が速やかで、ビット線変化速度が速くなる。その結果、高速読み出しが可能である。
【００３２】
図１の回路でキャパシタ５の値は、電源電圧Ｖddに依存したセル電圧Ｖcellの初期値からの昇圧目標に応じて最適化されている。
ここでＰ３がオフ状態で給電ノードＮＤddに付加される容量の値（キャパシタ５の初期容量値と当該ノードの寄生容量の計）を“Ｃ”、昇圧後の給電ノードＮＤddに付加される容量の値を“Ｃ＋α”とする。
この結合容量αと、ワード線ＷＬの書き込み又は読出し時の初期電圧Ｖwlとを用いて、昇圧後のセル電圧Ｖcellを表すと次式(1-1)のごとくである。また、ワード線初期電圧Ｖwlが電源電圧Ｖddとおくと、式(1-2)が得られる。
【００３３】
［式１］
Ｖcell＝Ｖdd＋{α／(１＋α)}Ｖwl…(1-1)
Ｖcell＝{１＋α／(１＋α)} Ｖdd  …(1-2)
【００３４】
図３に、結合容量αと、電源電圧Ｖddで正規化したセル電圧Ｖcell（昇圧係数）との関係を示す。
キャパシタ５の容量値を大きくして結合容量αを大きくすることによって、より高い電圧までセル電圧Ｖcellを昇圧できる。
【００３５】
図４〜図８に、ＳＲＡＭセル１Ａの製造途中のレイアウト例を示す。
図４では、半導体基板にＰウェルとＮウェルが形成され、ＰウェルとＮウェルに、周囲を素子分離絶縁層により囲まれたアクティブ領域１０Ａ,１０Ｂ,１０Ｃが図示のように配置されている。アクティブ領域１０Ａは導電型がＮ型であり、負荷トランジスタＰ１,Ｐ２および本実施形態で追加した給電制御トランジスタＰ３の形成用である。アクティブ領域１０Ｂは導電型がＰ型であり、ドライバトランジスタＮ１と転送トランジスタＮ３の形成用で、アクティブ領域１０Ｃは導電型がＰ型であり、ドライバトランジスタＮ２と転送トランジスタＮ４の形成用である。
【００３６】
ポリシリコンからなる第１インバータの共通ゲート配線１１Ａが、アクティブ領域１０Ｂと１０Ａを横切って配置されている。同様に、ポリシリコンからなる第２インバータの共通ゲート配線１１Ｂが、アクティブ領域１０Ｃと１０Ａを横切って配置されている。また、ポリシリコンからなる転送トランジスタＮ３と給電制御トランジスタＰ３の共通ゲート線１１Ｃがアクティブ領域１０Ｂと１０Ａを横切って配置されている。さらに、転送トランジスタＮ４のゲート配線１１Ｄがアクティブ領域１０Ｃを横切って配置されている。
【００３７】
これらのポリシリコンと重なっていないアクティブ領域１０Ａ,１０Ｂ,１０Ｃの部分にＮ型不純物またはＰ型不純物がイオン注入され、各トランジスタのソース・ドレイン領域が形成せれている（符号省略）。
第１層間絶縁膜（不図示）が堆積され、アクティブ領域１０Ａ,１０Ｂ,１０Ｃに形成した不純物領域上に、図示のように１stコンタクトが形成されている。
【００３８】
図５では、１stコンタクト間を接続する配線および上層コンタクトのランディングパッド層を１stメタルにより形成した後のレイアウト図である。
この図５を図４と対比すると、配線１２Ａによって、ドライバトランジスタＮ１と転送トランジスタＮ３の接続ノードのコンタクトと、負荷トランジスタＰ１のドレインコンタクトが接続されている。この配線は、記憶ノードＮＤ１を形成することから、以後、第１記憶ノード配線１２Ａと呼ぶ。
同様に、配線１２Ｂによって、ドライバトランジスタＮ２と転送トランジスタＮ４の接続ノードのコンタクトと、負荷トランジスタＰ２のドレインコンタクトが接続されている。この配線１２Ｂは、記憶ノードＮＤ１を形成することから、以後、第２記憶ノード配線１２Ｂと呼ぶ。
【００３９】
ランディングパッド層１２Ｃは、図４に示す給電制御トランジスタＰ３のドレインと負荷トランジスタＰ１,Ｐ２のソースとして機能するソース・ドレイン領域（給電ノードＮＤdd）に対し、１stコンタクトを介して接続されている。ランディングパッド層１２Ｃは、給電ノードＮＤddを上層の配線（キャパシタ５の一方電極）に接続させるための層である。
ランディングパッド層１２Ｄと１２Ｅは、それぞれ、図４に示す共通ゲート線１１Ｃとゲート配線１１Ｄに１stコンタクトを介して接続されている。ランディングパッド層１２Ｄは、転送トランジスタＮ３と給電制御トランジスタＰ３のゲートを上層の配線（キャパシタ５の他方電極）に接続させるための層である。同様に、ランディングパッド層１２Ｅは、転送トランジスタＮ４のゲートを上記キャパシタ５の他方電極に接続させるための層である。
【００４０】
図６では、第２層間絶縁膜（不図示）を堆積し、それに２ndコンタクトを形成し、その上に２ndメタルにより内部接続線１３Ａ,１３Ｂ,１３Ｃ,１３Ｄを形成している。
内部接続線１３Ａは、第２記憶ノード配線１２Ｂと、ドライバトランジスタＮ１および負荷トランジスタＰ１の共通ゲート配線１１Ａとを接続する配線であり、内部接続線１３Ｂは、第１記憶ノード配線１２Ａと、ドライバトランジスタＮ２および負荷トランジスタＰ２の共通ゲート配線１１Ｂとを接続する配線である。
また、内部接続線１３Ｃと１３Ｄは、２ndコンタクトと、さらに上層のコンタクトと短絡用配線である。
【００４１】
他のコンタクトにも各々、ランディングパッド層が２ndメタルにより形成されている。
このうち、ランディングパッド層１３Ｆは、２ndコンタクトを介して図５に示すランディングパッド層１２Ｃに接続されている。同様に、ランディングパッド層１３Ｇは２ndコンタクトを介して図５に示すランディングパッド層１２Ｄに接続され、また、ランディングパッド層１３Ｈは２ndコンタクトを介して図５に示すランディングパッド層１２Ｅに接続されている。
【００４２】
図７では、第３層間絶縁膜（不図示）を堆積し、それに３rdコンタクトを形成し、その上に３rdメタルにより内部配線層１４Ａ,１４Ｂ,１４Ｃ,１４Ｄおよびランディングパッド層を形成する。
内部配線層１４Ａ,１４Ｂ,１４Ｃ,１４Ｄは、個々の説明を省略するが、さらに上層のビット線ＢＬ、ビット補線ＢＬ＿またはワード線ＷＬと、各トランジスタとを接続するための配線である。
また、３rdメタルによりＳＲＡＭセル１Ａの四隅に形成されるランディングパッド層は、さらに上層のキャパシタ５の電極配線に転送トランジスタＮ３,Ｎ４のゲートをつなぐため、あるいは、さらに上層の基準電圧の供給線２にドライバトランジスタＮ１,Ｎ２のソースを接続させるために設けられている。このうち、上層に形成されるキャパシタ５の電極との接続経路を形成するために、ランディングパッド層１４Ｅが３rdコンタクトを介して図６に示すランディングパッド層１３Ｇに接続されている。同様に、ランディングパッド層１４Ｆが３rdコンタクトを介して図６に示すランディングパッド層１３Ｈに接続されている。
【００４３】
図８では、第４層間絶縁膜（不図示）を堆積し、それに４thコンタクトを形成し、その上に４thメタルによりキャパシタ５の一方電極層１５Ａ、他方電極層１５Ｂ、および、ＧＮＤ内部配線層１５Ｃを形成する。
キャパシタ５の一方電極層１５Ａは、４thコンタクトを介して図７に示すランディングパッド層１４Ｅに接続され、かつ、他の４thコンタクトを介して図７に示すランディングパッド層１４Ｆに接続されている。図４〜図８を順に辿ると、キャパシタ５の一方電極層１５Ａは、図４に示す転送トランジスタＮ３と給電制御トランジスタＰ３の共通ゲート線１１Ｃ、ならびに、転送トランジスタＮ４のゲート配線１１Ｄに接続されていることがわかる。
一方、図８に示すキャパシタ５の他方電極層１５Ｂは、４thコンタクトを介して図７に示す内部配線層１４Ｄ、さらに、その下のランディングパッド層１３Ｆに接続されている。図４〜図８を順に辿ると、キャパシタ５の他方電極層１５Ｂは、図４に示す給電ノードＮＤddに接続されていることがわかる。
その後は、特に図示しないがビット線対ＢＬ,ＢＬ＿とワード線ＷＬを、さらに上層の配線層により形成する。
【００４４】
このＳＲＡＭセル１Ａでは、図８に示すように、キャパシタ５が４thメタルにより形成した一方電極層１５Ａと、他方電極層１５Ｂと、その両側壁間に埋め込まれる絶縁体により形成される。この構造は、キャパシタ形成のための配線構造が多層化しないという利点がある。
なお、本発明ではセル電圧Ｖcell（給電ノードＮＤdd）の昇圧のためのキャパシタ構造に限定はなく、２層の配線層と、その間の絶縁膜（層間絶縁膜または特別に形成した高誘電体膜）とから形成するＭＩＭキャパシタ、半導体基板の不純物領域を一方電極とするＭＩＳ容量、あるいは、次の第２実施形態で述べるＭＩＳ容量のいずれでも良い。
【００４５】
［第２実施形態］
図９に、第２実施形態のセル回路（ＳＲＡＭセル）１Ｂを示す。
この回路では、電圧昇圧回路３Ｂのキャパシタ５（図１）がＭＩＳ容量６に変更されている。
ＭＩＳ容量６は、そのゲートが給電ノードＮＤddに接続され、ソースとトレインの一方がワード線ＷＬに接続され、他方がオープンとなっている。なお、このＭＩＳ容量６は、ソースとドレインの双方をワード線ＷＬに接続したものでよい。
この回路の動作は前述した第１実施形態と同様であるが、片側オープンのＭＩＳ容量６は、ワード線ＷＬの昇圧の前後で容量値が変化し、より高い電圧まで昇圧できる。以下、この点を説明する。
【００４６】
図１０に、初期状態と昇圧状態での容量接続関係を示す。
昇圧前の初期状態（図１０（Ａ））では、給電ノードＮＤddの電位が電源電圧Ｖddであり、給電ノードＮＤddと接地電位との間に寄生容量Ｃｐと、容量変化前のＭＩＳ容量６の値Ｃとが並列に接続されている。
この状態で昇圧を行うと、ＭＩＳ容量６の一方電極（ワード線ＷＬ）が電源電圧Ｖddとなるため、ＭＩＳ容量６の容量値がＣからＣ´に変化する。
昇圧前の給電ノードＮＤddの電荷Ｑは次式(2-1)で、昇圧後の給電ノードＮＤddの電荷Ｑ´は、給電制御トランジスタＰ３がカットオフ後の給電ノードＮＤddの昇圧電位Ｖを用いて次式(2-2)により表される。
【００４７】
［式２］
Ｑ＝(Ｃｐ＋Ｃ)Ｖdd           …(2-1)
Ｑ´＝Ｃｐ*Ｖ＋Ｃ´(Ｖ−Ｖdd)…(2-2)
【００４８】
この両電荷ＱとＱ´は保存されることから、上記２つの式の右辺を等しいとする関係式から、次式(3)が導かれる。
【００４９】
［式３］
Ｖ＝Ｖdd＋{Ｃ／(Ｃｐ＋Ｃ´)}Ｖdd…(3)
【００５０】
{Ｃ／(Ｃｐ＋Ｃ´)}のカップリング比が、Ｃ＝Ｃ´の場合よりもＣ＞Ｃ´の場合が大きくなる。すなわち、片側オープンのＭＩＳ容量６では、昇圧時に容量が小さくなるほうが、カップリング比が大きくなる。
ＭＩＳ容量６は、昇圧前はソースとドレインの一方の不純物領域のオーバーラップ容量にチャネル容量が加算されて容量値は大きいが、ソースとドレインの一方（ワード線ＷＬ）が昇圧されるとチャネルが形成されなくなり、容量値は減少する。そのため、上記式から明らかなように、ＭＩＳ容量６は昇圧時に、昇圧前よりもカップリング比が大きくなり、より高い電圧まで昇圧が可能となる。
【００５１】
《第３実施形態》
図１１に、第３実施形態のセル回路（ＳＲＡＭセル）１Ｃを示す。
この回路では、電圧昇圧回路３Ｃが単一の給電制御トランジスタＰ３により構成されている。給電制御トランジスタＰ３のＶdd供給線４、給電ノードＮＤddおよびワード線ＷＬに対する接続、その機能は第１および第２実施形態と同様である。また、他のセル回路内の構成は第１実施形態と同様であり、ここでの説明を省略する。
【００５２】
図解したセル回路１Ｃにおいて、スタンバイ時、選択セルの書き込み（非選択セルの読み出し読み出し）の電圧設定、これによるセル動作自体は、第１実施形態と同様である。
同一ワード線ＷＬに接続された他のセル回路に書き込みがされる際に、図示した当該セル回路１Ｃからデータが読み出される。この読み出し時にワード線ＷＬの電位がローレベル（非活性レベル）からハイレベル（活性レベル）に立ち上がると、給電制御トランジスタＰ３がターンオフし、給電ノードＮＤddがＶdd供給線４から電気的に切り離される。このとき給電ノードＮＤddから見ると、給電制御トランジスタＰ３のチャネルが形成されなくなるため、今まで付加されていたチャネル容量がなくなる（給電ノードＮＤddの負荷容量から削減される）。そのため、ワード線ＷＬの電位が非活性レベル（例えば０[Ｖ]）の時に比べ、給電ノードＮＤddの容量が小さくなり、その給電点の電圧（セル電圧Ｖcell）が上昇する。
一方、第１実施形態と同様、不図示の書き込み対象のセルでは、給電制御トランジスタＰ３のターンオフによってインバータ対への電源供給が断たれると、データ反転時の貫通電流によりセル電圧Ｖcellの電位が低下し、書き込みが容易になる。
【００５３】
図１２〜図１６に、ＳＲＡＭセル１Ｃの製造途中のレイアウト例を示す。
図１２が第１実施形態の図４に、図１３が図５に、図１４が図６に、図１５が図７に、図１６が図８に、それぞれ対応する。以下、第１実施形態との相違について説明する。
【００５４】
図１２では、図４に示す１stコンタクト１ＣＴＡが省略されている。また、給電ノードＮＤddを構成するアクティブ領域１０ＡＡは、図４に示すアクティブ領域１０Ａから、そのコンタクト部分が省略されたパターン形状を有する。
図１３では、図５に示すランディングパッド層１２Ｃと、その下の１stコンタクト１ＣＴＡが省略されている。
図１４では、図６に示すランディングパッド層１３Ｆと、その下の２ndコンタクトが省略されている。
図１５では、図７に示す内部配線層１４Ｄと、その下の３rdコンタクトが省略されている。
図１６では、図８に示すキャパシタ５の一方電極層１５Ａと他方電極層１５Ｂが省略され、一方電極層１５Ａに代えて、ＧＮＤ内部配線層１５Ｃと平行ライン状の内部配線層１５Ｄが形成されている。内部配線層１５Ｄはワード線ＷＬを構成し、それぞれ４thコンタクトを介してランディングパッド層１４Ｅと１４Ｆに接続されることによって、図１２に示す転送トランジスタＮ３、転送トランジスタＮ４および給電制御トランジスタＰ３のゲートに接続されている。
以上より、第１実施形態からキャパシタ５を省略したパターン配置の一例が実現される。
【００５５】
《第４実施形態》
図１７に、第４実施形態のセル回路（ＳＲＡＭセル）１Ｄを示す。
この回路では、電圧昇圧回路３Ｄが２つの給電制御トランジスタＰ３１,Ｐ３２により構成されている。給電制御トランジスタＰ３１,Ｐ３２は、図示のように、例えばＰＭＯＳトランジスタから構成できる。
給電制御トランジスタＰ３１のソースがＶdd供給線４に接続され、ドレインが負荷トランジスタＰ１のソースに接続され、ゲートがワード線ＷＬに接続されている。給電制御トランジスタＰ３２のソースがＶdd供給線４に接続され、ドレインが負荷トランジスタＰ２のソースに接続され、ゲートがワード線ＷＬに接続されている。
給電制御トランジスタＰ３１と負荷トランジスタＰ１との接続点が第１給電ノードＮＤdd1であり、給電制御トランジスタＰ３２と負荷トランジスタＰ２との接続点が第２給電ノードＮＤdd2である。
給電制御トランジスタＰ３１,Ｐ３２の両方で、第１および第２実施形態における給電制御トランジスタＰ３と同じ機能を果たす。また、他のセル回路内の構成は第１実施形態と同様であり、ここでの説明を省略する。
【００５６】
図解したセル回路１Ｄにおいて、スタンバイ時、選択セルの書き込み（非選択セルの読み出し読み出し）の電圧設定、これによるセル動作自体は、第１実施形態と同様である。
同一ワード線ＷＬに接続された他のセル回路に書き込みがされる際に、図示した当該セル回路１Ｄからデータが読み出される。この読み出し時にワード線ＷＬの電位がローレベル（非活性レベル）からハイレベル（活性レベル）に立ち上がると、給電制御トランジスタＰ３１,Ｐ３２が共にターンオフし、第１および第２給電ノードＮＤdd1,ＮＤdd2がＶdd供給線４から電気的に切り離される。このとき第１給電ノードＮＤdd1から見ると、給電制御トランジスタＰ３１のチャネルが形成されなくなるため、今まで付加されていたチャネル容量がなくなる（第１給電ノードＮＤdd1の負荷容量から削減される）。同様に、第２給電ノードＮＤdd2から見ると、給電制御トランジスタＰ３２のチャネルが形成されなくなるため、今まで付加されていたチャネル容量がなくなる（第２給電ノードＮＤdd2の負荷容量から削減される）。そのため、ワード線ＷＬの電位が非活性レベル（例えば０[Ｖ]）の時に比べ、第１および第２給電ノードＮＤdd1,ＮＤdd2で各々の容量が小さくなり、その給電点の電圧が上昇する。
一方、第１実施形態と同様、不図示の書き込み対象のセルでは、給電制御トランジスタＰ３１,Ｐ３２のターンオフによってインバータ対への電源供給が断たれると、データ反転時の貫通電流によりセル電圧Ｖcellの電位が低下し、書き込みが容易になる。
【００５７】
図１８〜図２２に、ＳＲＡＭセル１Ｄの製造途中のレイアウト例を示す。
図１８が第１実施形態の図４に、図１９が図５に、図２０が図６に、図２１が図７に、図２２が第３実施形態の図１６に、それぞれ対応する。以下、第１実施形態および第３実施形態との相違について説明する。
【００５８】
図１８では、図４に示すアクティブ領域１０Ａが、負荷トランジスタＰ１側のアクティブ領域１０Ａ１と、負荷トランジスタＰ２側のアクティブ領域１０Ａ２とに分離されている。図４に示す１stコンタクト１ＣＴＡの位置がＳＲＡＭセル１Ｄの境界付近に移動している。アクティブ領域１０Ａ２は、１stコンタクト１ＣＴＡにまで延長されたパターン形状を有する。さらに、ゲート配線１１Ｄが、当該長さが延長されたアクティブ領域１０Ａ２と交差するまで、その長さが延長されている。この交差部分に図１７の給電制御トランジスタＰ３２が形成されている。一方、図４の給電制御トランジスタＰ３の形成箇所に、図１７の給電制御トランジスタＰ３１が形成されている。
図１９では、図１８の１stコンタクト１ＣＴＡの位置変更に対応して、図５に示すランディングパッド層１２Ｃの位置とパターン形状が変更されている。
同様に、図２０では、図６に示すランディングパッド層１３Ｆの位置およびパターンと、その下の２ndコンタクトの位置が変更されている。
さらに、図２１では、図７に示す内部配線層１４Ｄが、ＳＲＡＭセル１Ｄの短辺の長さとなるようにパターン変更されている、その下の３rdコンタクトを介してランディングパッド層１３Ｆと接続されている。なお、この内部配線層１４Ｄと１４Ｃは共にＶdd供給線を構成する。
図２２では、図１６と同様に、ＧＮＤ内部配線層１５Ｃと内部配線層１５Ｄが配線されている。
以上より、第３実施形態から給電制御トランジスタＰ３と同じ配置の給電制御トランジスタＰ３１に加え、もう一つの給電制御トランジスタＰ３２が追加されている。この場合、セル面積に増加がなく、また、給電制御トランジスタＰ３１,Ｐ３２が対照に配置されている。
【００５９】
以上の第１実施形態から第４実施形態によれば、以下の利益が得られる。
複数の電源が必要である、アレイの構成に制限がある、相補データ出力ができないなどの不都合がなく、低電圧動作のＳＲＡＭを実現できる。つまり、読み出し時に一時的に電源電圧が昇圧された状態となるため、一つの電源で低電圧での動作が可能となり、また読み出し動作の高速化が可能となる（図２参照）。とくにデータを書き換える場合の書き込み動作時は、電源電圧が低下しても、書き込みを困難にすることなく、高速の書き込みが可能となる。
このため、大規模なメモリセルアレイにおいて、そのワード線セクタの一部のメモリセルに書き換え動作が可能となり、また、を消費電力の低減が可能である。
従来のＳＲＡＭセルにＰＭＯＳトランジスタと容量を付加することで実現でき、ロジックプロセスとの親和性が高く、容易に実現可能である。
【００６０】
以上は第１〜第４実施形態の共通の利益であるが、とくに第２実施形態では、昇圧後にカップリング比が高くなるＭＩＳ容量を用いていることから、より高い電圧まで昇圧ができ、小さな面積のＭＩＳ容量でも大きな効果が得られる。
第３実施形態では、第１および第２実施形態に比べてワード線ＷＬに付加される容量が小さく、ワード線ＷＬの電位上昇が遅くなるのを抑制できる。
第４実施形態では、第１〜第３実施形態に比べて、給電制御トランジスタに関しレイアウトの対称性が高いため、パターン形成が容易になり、パターンバラツキによる特性バラツキを抑制できる。
【図面の簡単な説明】
【００６１】
【図１】第１実施形態に係るセル回路図である。
【図２】（Ａ）および（Ｂ）は、セル電圧とＷＬ電位との関係を求めるシミュレーション結果を示す図である。
【図３】結合容量とセル電圧との関係を示すグラフである。
【図４】第１実施形態に関わる、ポリシリコン形成後のセルレイアウト図である。
【図５】第１実施形態に関わる、１stメタル配線後のセルレイアウト図である。
【図６】第１実施形態に関わる、２ndメタル配線後のセルレイアウト図である。
【図７】第１実施形態に関わる、３rdメタル配線後のセルレイアウト図である。
【図８】第１実施形態に関わる、４thメタル配線後のセルレイアウト図である。
【図９】第２実施形態に係るセル回路図である。
【図１０】初期状態と昇圧状態での容量接続関係を示す図である。
【図１１】第３実施形態に係るセル回路図である。
【図１２】第３実施形態に関わる、ポリシリコン形成後のセルレイアウト図である。
【図１３】第３実施形態に関わる、１stメタル配線後のセルレイアウト図である。
【図１４】第３実施形態に関わる、２ndメタル配線後のセルレイアウト図である。
【図１５】第３実施形態に関わる、３rdメタル配線後のセルレイアウト図である。
【図１６】第３実施形態に関わる、４thメタル配線後のセルレイアウト図である。
【図１７】第４実施形態に係るセル回路図である。
【図１８】第４実施形態に関わる、ポリシリコン形成後のセルレイアウト図である。
【図１９】第４実施形態に関わる、１stメタル配線後のセルレイアウト図である。
【図２０】第４実施形態に関わる、２ndメタル配線後のセルレイアウト図である。
【図２１】第４実施形態に関わる、３rdメタル配線後のセルレイアウト図である。
【図２２】第４実施形態に関わる、４thメタル配線後のセルレイアウト図である。
【図２３】一般的な６トランジスタ型セルの回路図である。
【図２４】（Ａ）と（Ｂ）はインバータ特性の説明図である。
【図２５】ＳＲＡＭセルのバタフライ特性のグラフである。
【図２６】（Ａ）と（Ｂ）は非特許文献２に記載されている回路図と配線結合図である。
【図２７】結合容量とセル電圧との関係を示すグラフである。
【図２８】結合容量とセル電圧との関係を示す他のグラフである。
【符号の説明】
【００６２】
１Ａ,１Ｂ,１Ｃ,１Ｄ…ＳＲＡＭセル、２…基準電圧の供給線、３Ａ,３Ｂ,３Ｃ,３Ｄ…電圧昇圧回路、４…Ｖdd供給線、５…キャパシタ、６…ＭＩＳ容量、Ｎ１,Ｎ２…ドライバトランジスタ、Ｎ３,Ｎ４…転送トランジスタ、Ｐ１,Ｐ２…負荷トランジスタ、Ｐ３,Ｐ３１,Ｐ３２…給電制御トランジスタ、ＮＤ１,ＮＤ２…記憶ノード、ＮＤdd,ＮＤdd1,ＮＤdd2…給電ノード、ＷＬ…ＷＬ、ビット線ＢＬ…、ＢＬ＿…ビット補線、Ｖdd…電源電圧、Ｖcell…セル電圧、α…結合係数
【図１】
2007200520.tif 000003
【図２】
2007200520.tif 000004
【図３】
2007200520.tif 000005
【図４】
2007200520.tif 000006
【図５】
2007200520.tif 000007
【図６】
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【図７】
2007200520.tif 000009
【図８】
2007200520.tif 000010
【図９】
2007200520.tif 000011
【図１０】
2007200520.tif 000012
【図１１】
2007200520.tif 000013
【図１２】
2007200520.tif 000014
【図１３】
2007200520.tif 000015
【図１４】
2007200520.tif 000016
【図１５】
2007200520.tif 000017
【図１６】
2007200520.tif 000018
【図１７】
2007200520.tif 000019
【図１８】
2007200520.tif 000020
【図１９】
2007200520.tif 000021
【図２０】
2007200520.tif 000022
【図２１】
2007200520.tif 000023
【図２２】
2007200520.tif 000024
【図２３】
2007200520.tif 000025
【図２４】
2007200520.tif 000026
【図２５】
2007200520.tif 000027
【図２６】
2007200520.tif 000028
【図２７】
2007200520.tif 000029
【図２８】
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