(57)【要約】【課題】  半導体抵抗層を有する半導体装置の製造方法において、理論抵抗値と実測抵抗値とのズレを低減させる。【解決手段】  半導体基板１上の全面に層間絶縁膜９を形成し、その後当該層間絶縁膜９を選択的にエッチングし、ポリシリコン抵抗層４，ソース領域７及びドレイン領域８をそれぞれ一部露出させるコンタクトホール１０，１１を形成する。ポリシリコン抵抗層４上で隣り合うコンタクトホール間を抵抗素子の長さＬ１，Ｌ２と定義した上でポリシリコン抵抗層４のパターニング寸法を設定する。次に、コンタクトホール１０を介して、イオン注入し、ポリシリコン抵抗層４上に低抵抗領域１５ａ〜１５ｃ（高濃度に不純物が導入された領域）を形成する。次に、当該イオン注入後の熱処理（アニーリング）をソース領域・ドレイン領域の際の熱処理よりも低い温度で行う。【選択図】  図３
2007201339.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に絶縁膜を形成する工程と、
前記絶縁膜上に半導体抵抗層を形成する工程と、
前記半導体抵抗層を被覆する層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記半導体抵抗層を一部露出させるコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記半導体抵抗層にイオン注入し、前記半導体抵抗層に低抵抗領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体抵抗層及びＭＯＳトランジスタを同一半導体基板上に備えた半導体装置の製造方法において、
半導体基板の表面に素子分離絶縁膜と、前記ＭＯＳトランジスタのゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜上に前記半導体抵抗層を形成する工程と、
前記ゲート絶縁膜上に前記ＭＯＳトランジスタのゲート電極を形成する工程と、
前記ＭＯＳトランジスタのソース領域及びドレイン領域を形成するための第１のイオン注入を行う工程と、
前記半導体抵抗層、前記ソース領域及び前記ドレイン領域を一部露出させるコンタクトホールを有する層間絶縁膜を形成する工程と、
前記コンタクトホールを介して第２のイオン注入を行い、前記半導体抵抗層上にコンタクト抵抗を下げるための低抵抗領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記第１のイオン注入によって注入されたイオンを活性化するための第１の熱処理をする工程と、
前記第１の熱処理よりも低い温度条件で、前記第２のイオン注入によって注入されたイオンを活性化するための第２の熱処理をする工程と、を有することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体抵抗層がポリシリコン層から成ることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、抵抗素子を有する半導体装置に関するものである。
【背景技術】
【０００２】
従来より、アナログ回路を搭載したＬＳＩ回路を構成するための抵抗素子としてポリシリコン層からなる比較的抵抗値の高い素子（以下、ポリシリコン抵抗層と称する）が知られている。このポリシリコン抵抗層は、素子分離領域に形成すれば素子形成領域の面積を縮小して高集積化を図り、かつ寄生容量も低減させることもできるため広く用いられている。
【０００３】
また、一般的なＬＳＩ回路では、ポリシリコン抵抗層以外にもＭＯＳトランジスタやバイポーラトランジスタ等のような能動素子が同一半導体基板上に形成されている。以下、ポリシリコン抵抗層及びＭＯＳトランジスタを同一半導体基板上に備えた従来の半導体装置の製造工程の一例を図６〜図８を参照して説明する。
【０００４】
図６に示すように、ＬＯＣＯＳ法等により半導体基板１００上に素子分離のためのフィールド絶縁膜１０１を形成する。また、熱酸化法等によりフィールド絶縁膜１０１で囲まれた領域の半導体基板１００の表面にＭＯＳトランジスタ用のゲート絶縁膜１０２を形成する。次に、半導体基板１００上の全面にポリシリコン層を形成し、抵抗素子が所望の抵抗値を得るためのイオン注入をし、その後、ドライエッチング等によるパターニングを行うことでフィールド絶縁膜１０１上にポリシリコン抵抗層１０３を形成し、ゲート絶縁膜１０２上にゲート電極１０４を形成する。
【０００５】
次に、図７に示すように、ポリシリコン抵抗層１０３のコンタクト形成領域において電気的接続を良好にするため、レジスト膜１０５をマスクとしてイオン注入を行い、ポリシリコン抵抗層１０３上に低抵抗領域１０６ａ〜１０６ｃ（高濃度に不純物が注入された領域）を形成する。
【０００６】
また、ＭＯＳトランジスタ形成領域においても低抵抗領域１０６ａ〜１０６ｃの形成と同時にイオン注入を行い、ソース領域１０７及びドレイン領域１０８を形成する。その後、注入した不純物を活性化するため高温（例えば９５０℃）で約１時間の熱処理（アニーリング）を行う。
【０００７】
次に、図８に示すように、半導体基板１００上の全面に層間絶縁膜１０９を形成し、その後ポリシリコン抵抗層１０３，ソース領域１０７，及びドレイン領域１０８上の所望の位置にコンタクトホール１１０を開口する。次に、各コンタクトホール１１０内に金属配線１１６を形成することで、ポリシリコン抵抗層１０３及びＭＯＳトランジスタは他の素子と電気的に接続される。図９は以上の工程によって形成された半導体装置を上方から見た平面図の概略である。
【特許文献１】特開平５−１２９２９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、抵抗素子の抵抗値ＲはＲ＝Ｒｓ×Ｌ／Ｗで与えられる。ここで、Ｒｓはシート抵抗（Ω／ｓｐ），Ｌは抵抗素子の長さ、Ｗはその幅である。上記ポリシリコン抵抗層１０３において、そのパターニング寸法（シート抵抗Ｒｓ，長さＬ，幅Ｗ）は、所望の抵抗値Ｒになるように予め設計されており、製造工程の途中で変更されることはない。
【０００９】
従来は、図７に示すようにレジスト膜１０５を用いてイオン注入した間の長さＸ，Ｙを抵抗素子の長さＬと定義して抵抗素子を設計していた。ここで、Ｘは隣り合う低抵抗領域１０６ａ，１０６ｂ間の長さであり、Ｙは低抵抗領域１０６ｂ，１０６ｃ間の長さであり、例えばＸ＝１２００μｍ、Ｙ＝７０μｍである。
【００１０】
しかしながら、上述した従来の製造工程では、低抵抗領域形成後に他の能動素子の不純物領域を活性化させるために高温の熱処理（アニーリング）を行う必要があったため、低抵抗領域１０６ａ〜１０６ｃが横方向に所定の距離Ｚだけ拡散し、図８，９に示すように低抵抗領域１１５ａ〜１１５ｃとなる。従って、予め設計した抵抗素子の長さＸ，ＹがＸ´，Ｙ´へと短くなってしまい、理論抵抗値と実測抵抗値とでズレが生じてしまうという問題があった。これは、抵抗素子が微細になるほど顕著になり、特に抵抗分割してわずかな電圧を取り出そうとする場合等に大きな問題となる。
【００１１】
予め低抵抗領域Ｘ，Ｙの距離を長く設定しておくことでかかるズレを回避し得るが、その場合ポリシリコン抵抗層１０３が占める面積が大きくなり、チップ面積が増大してしまう。
【００１２】
そこで、本発明は抵抗素子の理論抵抗値と実測抵抗値とのズレを低減するとともに、抵抗素子の小形化を図ることを目的とする。
【課題を解決するための手段】
【００１３】
本発明の主な特徴は以下のとおりである。すなわち、本発明の半導体装置の製造方法は、半導体基板の表面に絶縁膜を形成する工程と、前記絶縁膜上に半導体抵抗層を形成する工程と、前記半導体抵抗層を被覆する層間絶縁膜を形成する工程と、前記層間絶縁膜に前記半導体抵抗層を一部露出させるコンタクトホールを形成する工程と、前記コンタクトホールを介して前記半導体抵抗層にイオン注入し、前記半導体抵抗層に低抵抗領域を形成する工程と、を有することを特徴とする。
【００１４】
また、本発明の半導体抵抗層及びＭＯＳトランジスタを同一半導体基板上に備えた半導体装置の製造方法において、半導体基板の表面に素子分離絶縁膜と、前記ＭＯＳトランジスタのゲート絶縁膜を形成する工程と、前記素子分離絶縁膜上に前記半導体抵抗層を形成する工程と、前記ゲート絶縁膜上に前記ＭＯＳトランジスタのゲート電極を形成する工程と、前記ＭＯＳトランジスタのソース領域及びドレイン領域を形成するための第１のイオン注入を行う工程と、前記半導体抵抗層、前記ソース領域及び前記ドレイン領域を一部露出させるコンタクトホールを有する層間絶縁膜を形成する工程と、前記コンタクトホールを介して第２のイオン注入を行い、前記半導体抵抗層上にコンタクト抵抗を下げるための低抵抗領域を形成する工程と、を有することを特徴とする。
【００１５】
また、前記第１のイオン注入によって注入されたイオンを活性化するための第１の熱処理をする工程と、前記第１の熱処理よりも低い温度条件で、前記第２のイオン注入によって注入されたイオンを活性化するための第２の熱処理をする工程と、を有することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、抵抗素子の理論抵抗値と実測抵抗値のズレを低減し、抵抗値の安定した半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明の実施形態について図面を参照しながら説明する。図１〜図４はそれぞれ製造工程順に示した断面図であり、図５は図４の平面図の概略である。なお、以下の工程ではポリシリコン抵抗層及びＭＯＳトランジスタを同一半導体基板上に備えた半導体装置の製造工程について説明するが、バイポーラトランジスタ等の能動素子を同一半導体基板上に形成することも当然可能である。
【００１８】
まず図１に示すように、半導体基板１の表面に選択酸化法（Ｓｅｌｅｃｔｉｖｅ  Ｏｘｉｄａｔｉｏｎ  Ｍｅｔｈｏｄ）によってフィールド絶縁膜２を形成し、ＭＯＳトランジスタ形成領域を素子分離する。これは、いわゆるロコス（ＬＯＣＯＳ）と呼ばれているものである。
【００１９】
次に、フィールド絶縁膜２で囲まれた領域の半導体基板１の表面にＭＯＳトランジスタのゲート絶縁膜３を例えば熱酸化法により形成する。
【００２０】
次に、半導体基板１上の全面に例えば４００ｎｍの膜厚のポリシリコン層を例えばＣＶＤ法により形成し、その後当該ポリシリコン層に不純物（例えばリンイオンやヒ素イオン）を注入し、後に形成されるポリシリコン抵抗層４が所望のシート抵抗（例えば、５ＫΩ／ｓｑ）になるようにする。当該イオン注入は、例えばリンイオンを加速電圧７０ＫｅＶ，注入量５×１０１４／ｃｍ２の条件で行う。
【００２１】
次に、酸化膜（不図示）を全面に形成し、レジスト膜（不図示）をマスクとしてＭＯＳトランジスタの形成領域の酸化膜をエッチングして除去する。そして、レジスト膜を除去し、ポリシリコン抵抗層４の形成領域上の酸化膜をマスクとして、後にゲート電極５が形成されるポリシリコン層にＰＯＣｌ３を拡散源としたリンドープ処理を施し、ポリシリコン抵抗層４よりも低抵抗化を図る。なお、本実施形態では、ゲート電極５が形成されるポリシリコン層にリンドープ処理を施しているが、例えばリンイオン等を用いたイオン注入法により低抵抗化を図るものでもよい。
【００２２】
次に、当該ポリシリコン層を不図示のレジスト膜をマスクとしてドライエッチング等によってパターニングすることでフィールド絶縁膜２上にポリシリコン抵抗層４を形成し、ゲート絶縁膜３上にＭＯＳトランジスタ用のゲート電極５を形成する。ここで、上述のとおりゲート電極５はポリシリコン抵抗層４よりも低抵抗化されている。なお、上記イオン注入はポリシリコン層をパターニングした後に行うこともできる。
【００２３】
次に、図２に示すように、ポリシリコン抵抗層４をレジスト膜６で被覆し、半導体基板１の表面に不純物（例えば、リンイオンやヒ素イオン）を注入し、ＭＯＳトランジスタのソース領域７及びドレイン領域８を形成する。当該イオン注入は、例えばリンイオンを加速電圧７０ＫｅＶ，注入量１×１０１４／ｃｍ２、ヒ素イオンを加速電圧８０ＫｅＶ，注入量６×１０１５／ｃｍ２の条件で行う。その後高温（例えば９５０℃）で約１時間の熱処理（アニーリング）を行い、注入されたキャリアを活性化させる。
【００２４】
次に、図３に示すように、半導体基板１上の全面に層間絶縁膜９（例えば、ＣＶＤ法によって形成されたＢＰＳＧ膜やシリコン窒化膜）を形成し、その後当該層間絶縁膜９を選択的にエッチングし、ポリシリコン抵抗層４，ソース領域７及びドレイン領域８をそれぞれ一部露出させるコンタクトホール１０，１１を形成する。コンタクトホール１０，１１の直径は例えば、１．６μｍ程度である。
【００２５】
次に、コンタクトホール１０を介して、不純物（例えば、リンイオンやヒ素イオン）を注入し、ポリシリコン抵抗層４上に低抵抗領域１５ａ〜１５ｃ（高濃度に不純物が導入された領域）を形成する。この低抵抗領域１５ａ〜１５ｃを形成するのは既述のとおり、金属配線とのコンタクト抵抗を下げ、コンタクト領域の電気的接続を良好にするためである。当該イオン注入は、例えばリンイオンを加速電圧８０ＫｅＶ，注入量２×１０１５／ｃｍ２の条件で行う。なお、当該イオン注入の工程の際に、ＭＯＳトランジスタ等の能動素子の形成領域ではコンタクトホール１１をレジスト膜等で被覆し、この被覆された領域には当該イオン注入がされないようにしてもよい。
【００２６】
ここで、コンタクトホール１０，１１を形成した以後のプロセスでは、デバイス特性の劣化を防止する観点からも、高温の熱処理を行わない。従って、本実施形態の低抵抗領域１５ａ〜１５ｃ形成後の熱処理（アニーリング）は、上記ソース・ドレイン領域形成の際よりも低い温度（９００℃）で行うことができる。また、熱処理の時間は例えば３０分から６０分程度である。そのため、従来の半導体装置の製造方法に比して低抵抗領域１５ａ〜１５ｃに注入された不純物イオンが水平方向に拡散することはほとんど無い。従って、隣り合うコンタクトホール間を抵抗素子の長さＬ１，Ｌ２と定義した上で抵抗素子のパターニング寸法を設定することで、理論抵抗値と実測抵抗値とのズレを低く抑えることができる。例えば、Ｌ１＝１２００μｍ、Ｌ２＝７０μｍである。
【００２７】
次に、図４に示すように、各コンタクトホール内にスパッタリング法等でアルミニウムやチタン等から成る金属配線１６を形成することで、ポリシリコン抵抗層４及びＭＯＳトランジスタは他の素子と電気的に接続される。
【００２８】
以上説明したように、本実施形態では、ポリシリコン抵抗層４の低抵抗領域１５a〜１５ｃのイオン注入及びその熱処理（アニーリング）を各コンタクトホール１０，１１が形成された後に行っている。かかる製造方法によれば、既述のとおりコンタクトホール形成後にＬＳＩ動作特性を劣化させるような高温の熱処理は行われないので、低抵抗領域１５ａ〜１５ｃの拡散はほとんど無く、隣り合うコンタクトホール間を抵抗素子領域の長さＬと定義すれば、理論抵抗値とほぼズレのない抵抗値を得る事ができる。本発明者の検証によれば、従来の製造方法でポリシリコン抵抗層を抵抗分割として用いた場合、理論値から出力電圧のズレが約１０％であったのに対して、本実施形態の製造方法では、そのズレを１％未満に抑えることができた。
【００２９】
従って、本発明によれば、半導体抵抗層の面積を大きくすることなく、理論抵抗値と実測抵抗値のズレがほとんど無い、安定した抵抗値を有する半導体装置を製造することができる。特に、本実施形態のように出力電圧の抵抗分割を行う場合においてその精度を向上させるのに好適である。
【００３０】
なお、上記実施形態では、ポリシリコン抵抗層４上に３つのコンタクトホールが形成され、出力電圧を抵抗分割するものについて説明したが、さらに複数のコンタクトホールが形成されていてもよく、また、２つのコンタクトホールが形成された単純な抵抗素子として用いるものであってもよい。
【００３１】
また、本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で変更が可能であることは言うまでも無く、抵抗素子を有する半導体装置の製造方法に広く適用できるものである。
【図面の簡単な説明】
【００３２】
【図１】本発明の半導体装置の製造方法を説明する断面図である。
【図２】本発明の半導体装置の製造方法を説明する断面図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する平面図である。
【図６】従来の半導体装置の製造方法を説明する断面図である。
【図７】従来の半導体装置の製造方法を説明する断面図である。
【図８】従来の半導体装置の製造方法を説明する断面図である。
【図９】従来の半導体装置の製造方法を説明する平面図である。
【符号の説明】
【００３３】
１  半導体基板    ２  フィールド絶縁膜    ３  ゲート絶縁膜
４  ポリシリコン抵抗層    ５  ゲート電極    ６  レジスト膜    ７  ソース領域
８  ドレイン領域    ９  層間絶縁膜    １０  コンタクトホール
１１  コンタクトホール    １５ａ〜１５ｃ  低抵抗領域    １６  金属配線  
１００  半導体基板    １０１  フィールド絶縁膜    １０２  ゲート絶縁膜
１０３  ポリシリコン抵抗層    １０４  ゲート電極    １０５  レジスト膜
１０６ａ〜１０６ｃ  低抵抗領域    １０７  ソース領域    １０８  ドレイン領域
１０９  層間絶縁膜    １１５ａ〜１１５ｃ  低抵抗領域
Ｘ，Ｙ，Ｘ´，Ｙ´，Ｌ１，Ｌ２  抵抗素子の長さ    Ｚ  拡散距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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