(57)【要約】【課題】多層配線にダマシン構造を採用しながら、強誘電体キャパシタのチャージングダメージを抑制し、良好な強誘電体特性を実現して素子特性の向上をはかる。【解決手段】半導体基板１００上に、強誘電体膜１１２を下部電極１１１と上部電極１１３で挟んで形成された強誘電体キャパシタ１２とスイッチング用トランジスタ１１からなるメモリセルを、有する半導体記憶装置であって、強誘電体キャパシタ１２の上部電極１１３に接続される第１配線１２１ａは、配線材料を堆積後に加工することにより形成され、且つ第１配線１２１ａ上にダマシンプロセスによる第２配線１２４ａが形成されている。【選択図】図１
2007095898.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、強誘電体膜を下部電極及び上部電極で挟んで形成された強誘電体キャパシタとスイッチング用トランジスタからなるメモリセルを備え、
前記強誘電体キャパシタの上部電極に接続される第１配線は、配線材料を堆積後に加工することにより形成され、且つ第１配線上にダマシンプロセスによる第２配線が形成されていることを特徴とする半導体記憶装置。
【請求項２】
半導体基板上に、強誘電体膜を下部電極及び上部電極で挟んで形成された強誘電体キャパシタとスイッチング用トランジスタからなるメモリセル部と、該メモリセル部以外の周辺セル部とを備え、
前記強誘電体キャパシタの上部電極に接続される第１配線は、配線材料を堆積後に加工することにより形成され、前記周辺セル部にはダマシンプロセスによる第２配線が形成されていることを特徴とする半導体記憶装置。
【請求項３】
前記強誘電体キャパシタの下部電極は前記基板の一部と電気的に接続され、前記強誘電体キャパシタの上部電極は前記第１配線を介して前記基板の他の一部と電気的に接続されていることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
半導体基板上に、強誘電体膜を下部電極及び上部電極で挟んで形成された強誘電体キャパシタとスイッチング用トランジスタからなるメモリセルを形成する工程と、
前記基板上に前記メモリセルを覆うように層間絶縁膜を堆積する工程と、
前記層間絶縁膜に、前記強誘電体キャパシタの上部電極と接続するための開口を形成する工程と、
前記開口内を埋め込むようにプラグ電極を形成する工程と、
前記層間絶縁膜及びプラグ電極上に第１配線とすべき導電膜を形成する工程と、
前記導電膜をパターニングして第１配線を形成する工程と、
前記第１配線上にダマシンプロセスによる第２配線を形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項５】
半導体基板上に、強誘電体膜を下部電極及び上部電極で挟んで形成された強誘電体キャパシタとスイッチング用トランジスタからなるメモリセル部と、該メモリセル部以外の周辺セル部と、を形成する工程と、
前記メモリセル部及び周辺セル部上に層間絶縁膜を堆積する工程と、
前記層間絶縁膜に、前記上部電極と接続するための開口を形成する工程と、
前記開口内を埋め込むようにプラグ電極を形成する工程と、
前記層間絶縁膜及びプラグ電極上に第１配線とすべき導電膜を形成する工程と、
前記導電膜をパターニングして第１配線を形成する工程と、
前記周辺セル部にダマシンプロセスによる第２配線を形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを用いたＦｅＲＡＭ（Ferroelectric Random Access Memory）等の半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）の高集積化に伴いキャパシタ容量が限界に近づいており、これを打ち破るものとして、強誘電体キャパシタを用いたＦｅＲＡＭ等の不揮発性半導体メモリが開発されている。一方、例えば１３０ｎｍのデザインルールのロジック素子における多層配線技術として、Ｃｕ配線が用いられている。
【０００３】
Ｃｕ配線を用いたＦｅＲＡＭとロジック素子との混載デバイスでは、強誘電体キャパシタ上のコンタクトプラグ形成後に層間絶縁膜を堆積し、この層間絶縁膜にＲＩＥにより第１配線用の配線溝を形成し、この配線溝内にＣｕを埋め込むダマシンプロセスが用いられる（例えば、非特許文献１参照）。この場合、強誘電体キャパシタの上部電極が、ダマシン配線溝のＲＩＥ時にプラズマに晒される。
【０００４】
第１配線接続前の強誘電体キャパシタはフローティングのため、ＲＩＥ時に強誘電体キャパシタの上部電極側にプラズマによるチャージが蓄積される。チャージが強誘電体キャパシタに蓄積されると、強誘電体キャパシタのスイッチング特性及びインプリント特性が劣化することになる。従って、強誘電体キャパシタ上のダマシン構造では、このようなチャージングダメージにより良好な強誘電体特性が得られない。
【０００５】
このように従来、強誘電体キャパシタを用いた半導体記憶装置においては、ダマシン構造を採用することによりチャージングダメージが発生し、これが素子特性を劣化させる要因となっていた。特に、高性能ロジックセルでは、ダマシンプロセスによる多層Ｃｕ配線が必須のため、従来技術では強誘電体メモリと高性能ロジック回路との混載は困難となる。また、上記の問題はＦｅＲＡＭ等の不揮発性半導体メモリに限るものではなく、強誘電体キャパシタを用いた各種の半導体記憶装置に関して同様に言えるものである。
【非特許文献１】July 2004 NIKKEI MICRODEVICE p53-55
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、多層配線にダマシン構造を採用しながら、強誘電体キャパシタのチャージングダメージを抑制することができ、良好な強誘電体特性を実現して素子特性の向上をはかり得る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様は、半導体基板上に、強誘電体膜を下部電極及び上部電極で挟んで形成された強誘電体キャパシタとスイッチング用トランジスタからなるメモリセルを備えた半導体記憶装置であって、前記強誘電体キャパシタの上部電極に接続される第１配線は、配線材料を堆積後に加工することにより形成され、且つ第１配線上にダマシンプロセスによる第２配線が形成されていることを特徴とする。
【０００８】
また、本発明の別の一態様は、半導体基板上に、強誘電体膜を下部電極及び上部電極で挟んで形成された強誘電体キャパシタとスイッチング用トランジスタからなるメモリセル部と、該メモリセル部以外の周辺セル部とを備えた半導体記憶装置であって、前記強誘電体キャパシタの上部電極に接続される第１配線は、配線材料を堆積後に加工することにより形成され、前記周辺セル部にはダマシンプロセスによる第２配線が形成されていることを特徴とする。
【０００９】
また、本発明の別の一態様は、半導体記憶装置の製造方法であって、半導体基板上に、強誘電体膜を下部電極及び上部電極で挟んで形成された強誘電体キャパシタとスイッチング用トランジスタからなるメモリセルを形成する工程と、前記基板上に前記メモリセルを覆うように層間絶縁膜を堆積する工程と、前記層間絶縁膜に、前記強誘電体キャパシタの上部電極と接続するための開口を形成する工程と、前記開口内を埋め込むようにプラグ電極を形成する工程と、前記層間絶縁膜及びプラグ電極上に第１配線とすべき導電膜を形成する工程と、前記導電膜をパターニングして第１配線を形成する工程と、前記第１配線上にダマシンプロセスによる第２配線を形成する工程と、を含むことを特徴とする。
【００１０】
また、本発明の別の一態様は、半導体記憶装置の製造方法であって、半導体基板上に、強誘電体膜を下部電極及び上部電極で挟んで形成された強誘電体キャパシタとスイッチング用トランジスタからなるメモリセル部と、該メモリセル部以外の周辺セル部と、を形成する工程と、前記メモリセル部及び周辺セル部上に層間絶縁膜を堆積する工程と、前記層間絶縁膜に、前記上部電極と接続するための開口を形成する工程と、前記開口内を埋め込むようにプラグ電極を形成する工程と、前記層間絶縁膜及びプラグ電極上に第１配線とすべき導電膜を形成する工程と、前記導電膜をパターニングして第１配線を形成する工程と、前記周辺セル部にダマシンプロセスによる第２配線を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、強誘電体キャパシタに電気的に接続される第１配線が、配線材料を堆積後に加工することによって形成された配線構造を持つため、第１配線にダマシン配線構造を採用した場合とは異なり、強誘電体キャパシタへのチャージングダメージを回避することができる。従って、良好な強誘電体特性を実現して素子特性の向上をはかることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＦｅＲＡＭのセル構造を示す断面図である。図中の左側に強誘電体メモリセル部１０を示し、右側にロジックセル部（周辺セル部）２０を示している。本実施形態は、セルトランジスタ（Ｔ）のソース・ドレイン間にキャパシタ（Ｃ）の両端を接続し、これをユニットセルとし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」である。
【００１４】
シリコン基板１００内の一部に、素子分離を行うためのＳＴＩ（Shallow Trench Isolation）領域（図示せず）が形成されている。シリコン基板１００上の全面にＳｉＯ2 などのゲート絶縁膜１０１が形成されている。ゲート絶縁膜１０１上の一部に、ゲート電極１０２，１０３及びＳｉＮ膜からなるキャップ層１０４が形成されている。ゲート電極１０２は多結晶シリコンであり、ゲート電極１０３はＷシリサイドである。
【００１５】
ゲート電極１０２，１０３及びキャップ層１０４からなるゲート部の側壁にはＳｉＮからなる側壁絶縁膜１０５が形成されている。そして、ゲート部を挟んで基板１００の表面部にソース／ドレイン拡散層が形成されている。これにより、メモリセル部１０にスイッチング用のトランジスタ１１が形成され、周辺セル部２０にロジック用のトランジスタ２１が形成されている。
【００１６】
基板１００及びトランジスタ１１，２１上には、層間絶縁膜１０７が形成され、この層間絶縁膜１０７の表面は平坦化されている。層間絶縁膜１０７の材料としては、ＢＰＳＧ（Boron Phosphorous Silicate Glass），Ｐ−ＴＥＯＳ（Plasma-Tetra Ethoxy Silane）などを用いることができる。層間絶縁膜１０７には、ソース／ドレイン拡散層と接続すべきコンタクトホールがそれぞれ形成され、各々のコンタクトホール内に金属材を埋め込むことにより、プラグ電極１０８（１０８ａ，１０８ｂ，１０８ｃ）が形成されている。プラグ電極１０８の材料としては、例えば不純物をドープした多結晶シリコンやＷなどを用いることができる。
【００１７】
プラグ電極１０８ｂ上及び層間絶縁膜１０７上の一部に、下部電極１１１，強誘電体膜１１２，及び上部電極１１３を上記順に積層することにより強誘電体キャパシタ１２が形成されている。ここで、下部電極１１１は、例えばＰｔ，Ｉｒ，ＩｒＯ2 ，ＳＲＯ，Ｒｕ，ＲｕＯ2 などのいずれかを含む材料で形成されている。強誘電体膜１１２は、例えばＰＺＴ，ＳＢＴなどのいずれかを含む材料で形成されている。上部電極１１３は、例えばＰｔ，Ｉｒ，ＩｒＯ2 ，ＳＲＯ，Ｒｕ，ＲｕＯ2 などのいずれかを含む材料で形成されている。
【００１８】
層間絶縁膜１０７，プラグ電極１０８ａ，１０８ｃ，及び強誘電体キャパシタ１２上に水素拡散バリア膜１１５が形成されている。この水素拡散バリア膜１１５は、例えばＡＬＤ法（Atomic Layer Deposition）或いはスパッタ法を用いて堆積され、材料としては、Ａｌ2 Ｏ3 ，ＴｉＯ2 ，ＳｉＮなどが挙げられる。
【００１９】
水素拡散バリア膜１１５上に層間絶縁膜１１６が形成され、その表面が平坦化されている。この層間絶縁膜１１６の材料としては、例えばＰ−ＴＥＯＳ，Ｏ3 −ＴＥＯＳ，ＳＯＧ，Ｌｏｗ−ｋ膜（ＳｉＯＦ，ＳｉＯＣ），ＳｉＮなどを用いることができる。層間絶縁膜１１６及び水素拡散バリア膜１１５が選択的に除去され、プラグ電極１０８ａ，上部電極１１３，プラグ電極１０８ｃと接続すべきコンタクトホールが開口されている。そして、各々のコンタクトホール内に金属材を埋め込むことにより、プラグ電極１１７（１１７ａ，１１７ｂ，１１７ｃ）が形成されている。プラグ電極１１７は、例えばＷ，Ａｌ，ＴｉＮ，Ｃｕ，Ｔｉ，Ｔａ，ＴａＮなどのいずれかを含む材料で形成されている。堆積方法は、ＭＯＣＶＤ，スパッタ，メッキ，スパッタリフローなどである。
【００２０】
プラグ電極１１７及び層間絶縁膜１１６上に配線材としての導電膜が堆積され、例えばＲＩＥプロセスにより導電膜をパターニングすることにより、第１配線１２１（１２１ａ，１２１ｂ）が形成されている。この配線１２１は、例えばＷ，Ａｌ，ＴｉＮ，Ｃｕ，Ｔａ，ＴａＮなどのいずれかを含む材料で形成されている。
【００２１】
層間絶縁膜１１６及び配線１２１上に層間絶縁膜１２２が形成され、その表面が平坦化されている。この層間絶縁膜１２２の材料としては、例えばＰ−ＴＥＯＳ，Ｏ3 −ＴＥＯＳ，ＳＯＧ、Ｌｏｗ−ｋ膜（ＳｉＯＦ，ＳｉＯＣ），ＳｉＮを用いることができる。
【００２２】
層間絶縁膜１２２に配線１２１と接続するためのコンタクトホールが開口され、更に配線溝が形成されている。そして、これらのコンタクトホール及び配線溝内に金属材を埋め込み、その表面を平坦化することにより、コンタクトプラグ１２３（１２３ａ，１２３ｂ）及び第２配線１２４（１２４ａ，１２４ｂ）が形成されている。この形成方法はダマシンプロセスと呼ばれている。コンタクトプラグ１２３及び第２配線（ダマシン配線）１２４は、例えばＷ，Ａｌ，ＴｉＮ，Ｃｕ，Ｔｉ，Ｔａ，ＴａＮなどのいずれかを含む材料で形成されている。堆積方法は、ＭＯＣＶＤ，スパッタ，メッキ，スパッタリフローなどである。このようなコンタクト１２３及び配線１２４を形成するダマシンプロセスを繰り返すことにより多層配線が形成される。
【００２３】
なお、層間絶縁膜１２２及び配線１２４上には水素拡散バリア膜１３１が形成され、その上に図示しないダマシン配線が形成されている。
【００２４】
ここで、強誘電体キャパシタ１２上の第１配線である配線１２１ａは、配線材料堆積後にパターン形成されている。配線材料としての導電膜を全面に堆積した時点では、導電膜がプラグ電極１１７ａと１１７ｂを接続し、結果的に強誘電体キャパシタ１２が基板１００と電気的に接続される。そして、この接続関係は導電膜のパターニング後も維持される。このため、従来の第１配線をダマシンプロセスで形成する場合に強誘電体キャパシタを劣化させていた配線溝のＲＩＥ時のチャージングダメージを回避することができる。そして、第２配線以降は、強誘電体キャパシタ１２が基板１００と第１配線１２３ａを通じて電気的に接続されているため、高性能ロジック回路で必要となるダマシンプロセスを適用しても強誘電体キャパシタ１２への劣化を引起こすことなく、混載が可能となる。
【００２５】
このように本実施形態によれば、強誘電体キャパシタ１２の上部電極１１３に接続すべき第１配線１２１ａをダマシンプロセスで形成するのではなく、導電膜の全面堆積後のＲＩＥによって行っている。このため、強誘電体キャパシタ１２に接続される第１配線１２１ａをダマシン配線ではなくＲＩＥ配線にすることができ、ダマシンプロセスにおけるチャージングダメージを回避することができる。これと同時に高性能ロジックセルでは、必要とされるダマシン配線を適用することができる。その結果として、高性能ロジック回路と強誘電体メモリの混載を可能にすることができる。
【００２６】
（第２の実施形態）
図２は、本発明の第２の実施形態に係わるＦｅＲＡＭのセル構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００２７】
本実施形態が先の第１の実施形態と異なる点は、周辺セル部２０における配線構成である。即ち、強誘電体メモリセル部１０の配線構成と周辺セル部２０の配線構成とが異なっている。
【００２８】
本実施形態では、強誘電体キャパシタ１２の配線１２１ａをローカル配線として用いている。周辺セル部２０では、コンタクトプラグ２２１ｂ及び配線２２３ｂがプラグ電極１０８ｃに接続されている。
【００２９】
即ち、メモリセル部１０では、第１の実施形態と同様に、強誘電体キャパシタ１２の上部電極１１３に接続された第１配線１２１ａに接続されるように、コンタクトプラグ２２１ａ及びダマシンプロセスによる第２配線２２３ａが形成されている。周辺セル部２０では、第１配線１２１ｂは形成されておらず、プラグ電極１０８ｃに接続するように層間絶縁膜１２２，１１６にコンタクトホールが設けられ、このコンタクトホール内にコンタクトプラグ２２１ｂが形成され、その上にダマシンプロセスによる第２配線２２３ｂが形成されている。なお、層間絶縁膜１２２はコンタクトプラグ２２１（２２１ａ，２２１ｂ）の上端と同じ高さまで形成され、その上には層間絶縁膜２２２が形成されている。そして、第２配線２２３ａ，２２３ｂはこの層間絶縁膜２２２内に形成されている。
【００３０】
このように本実施形態では、標準的なロジック回路における配線構成を保持しつつ、強誘電体メモリセル部では強誘電体キャパシタへのダメージを抑制できる配線構成を独立に形成することができる。このため、強誘電体キャパシタセルとロジックセルとの混載が更に容易となる。
【００３１】
（第３の実施形態）
図３は、本発明の第３の実施形態に係わるＦｅＲＡＭのセル構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３２】
本実施形態が先の第１の実施形態と異なる点は、周辺セル部２０の配線形成方法である。強誘電体メモリセル部１０の電極プラグ１１７形成後に、層間絶縁膜１１６内に周辺セル部２０の配線３１２及びコンタクトプラグ３１１をダマシンプロセスにて形成している。その後、強誘電体キャパシタ１２上の第１配線である配線１２１ａを形成する。
【００３３】
なお、層間絶縁膜１１６及び配線１２１，３１２上には水素拡散バリア膜３１３が形成され、その上に層間絶縁膜３１４が形成されている。この場合も、第１の実施形態と同様に、層間絶縁膜３１４中に配線１２１ａ，３１２に接続される別のダマシン配線を形成しても良い。
【００３４】
本実施形態によれば、先の第１の実施形態と同様の効果が得られるのは勿論のこと、周辺セル部２０のコンタクトプラグ３１１のアスペクトを下げることができ、加工及び微細化が容易になる利点がある。
【００３５】
（第４の実施形態）
図４は、本発明の第４の実施形態に係わるＦｅＲＡＭのセル構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３６】
本実施形態が先の第３の実施形態と異なる点は、コンタクトプラグ３１１及び配線３１２の形成プロセスにある。本実施形態では、周辺セル部２０のコンタクトプラグ３１１を強誘電体メモリセル部１０のコンタクトプラグ１１７と同時に形成している。即ち、メモリセル部１０でプラグ電極１０８ａ及び上部電極１１３に接続するコンタクトホールを形成する際に、周辺セル部２０ではプラグ電極１０８ｃに接続するコンタクトホールと共に配線用溝を形成する。そして、各々のコンタクトホール及び配線用溝内に金属材を埋め込むことにより、プラグ電極１１７ａ，１１７ｂと共に、コンタクトプラグ３１１及び配線３１２を形成するようにしている。
【００３７】
このような構成であれば、コンタクトホール形成のためのプロセス数を減らすことができ、リソグラフィー工程の簡略化を図ることができる。
【００３８】
（第５の実施形態）
図５は、本発明の第５の実施形態に係わるＦｅＲＡＭのセル構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３９】
本実施形態が先の第４の実施形態と異なる点は、周辺セル部２０の配線３１２上に強誘電体キャパシタセルの配線１２１ａと同じ層からなる配線１２１ｂが形成されていることである。これにより、配線１２１ｂを形成する時のプロセスにより配線３１２がダメージを受けるのを保護することができる。また、配線１２１ｂを周辺セル部２０でのローカル配線としても利用できる。
【００４０】
（第６の実施形態）
図６は、本発明の第６の実施形態に係わるＦｅＲＡＭのセル構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４１】
第４から第５の実施形態との差異は、強誘電体メモリセル部１０のプラグ電極１１７（１１７ａ，１１７ｂ）と周辺セル部２０の配線４１２を同時に形成することにある。即ち、本実施形態では、メモリセル部１０でプラグ電極１０８ａ及び上部電極１１３に接続するコンタクトホールを形成する際に、周辺セル部２０ではプラグ電極１０８ｃに接続する配線用溝を形成する。そして、各々のコンタクトホール及び配線用溝内に金属材を埋め込むことにより、プラグ電極１１７ａ，１１７ｂと共に、ダマシンプロセスによる配線４１２を形成するようにしている。
【００４２】
なお、層間絶縁膜１１６上には先の第１の実施形態と同様に、プラグ電極１１７ａ，１１７ｂを電気的に接続するための配線１２１ａが形成され、その上に層間絶縁膜１２６が形成されている。
【００４３】
これにより、マスクを省略することができる。つまり、コンタクト１１７ａと配線溝４１２の形成時に同じマスクを使用できるため、通常のコンタクトと配線溝のそれぞれに必要となるマスクが不要となる。
【００４４】
（第７の実施形態）
図７は、本発明の第７の実施形態に係わるＦｅＲＡＭのセル構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４５】
本実施形態が先の第６の実施形態と異なる点は、プラグ電極１１７ｂを省略したことにある。即ち、１１７ａのためのコンタクトホール及びダマシン配線４１２のための配線用溝内に金属材を埋め込んだ後、ＣＭＰにより強誘電体キャパシタ１２の上部電極１１３が表面に出るまで平坦化する。これにより、強誘電体キャパシタ１２上のコンタクトを省略できるものとなっている。
【００４６】
（第８の実施形態）
図８は、本発明の第８の実施形態に係わるＦｅＲＡＭのセル構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４７】
本実施形態が先の第３の実施形態と異なる点は、強誘電体メモリセル部１０のコンタクプラグを第３の実施形態中の周辺セル部２０のコンタクトプラグと共有し、そのプラグ上にロジックセルの配線溝を開口して配線３１２を形成していることである。
【００４８】
即ち、層間絶縁膜１１６に、プラグ電極１０８ａ，上部電極１１３，プラグ電極１０８ｃと接続すべきコンタクトホールを開口した後に、各々のコンタクトホール内に金属材を埋め込むことにより、プラグ電極１１７（１１７ａ，１１７ｂ，１１７ｃ）が形成される。そして、周辺セル部２０において、プラグ電極１１７ｃにつながる配線溝を開口し、この配線溝内に金属材を埋め込むことにより、ダマシンプロセスによる配線３１２が形成されている。
【００４９】
（第９の実施形態）
図９は、本発明の第９の実施形態に係わるＦｅＲＡＭのセル構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５０】
第２の実施形態との差異は、周辺セル部２０の配線形成方法である。強誘電体メモリセル部１０の配線１２１ａの形成後にエッチングストッパ膜５１１及び層間絶縁膜５１２を堆積し、層間絶縁膜５１２をＣＭＰすることにより、配線１２１ａ上のストッパ膜５１１まで平坦化する。その後、周辺セル部２０の配線溝を開口し、配線５２４をダマシンプロセスにて形成している。これにより、強誘電体メモリセル部１０と周辺セル部２０のコンタクトを共有化できるため、工程簡略化が可能となる。
【００５１】
（第１０の実施形態）
図１０は、本発明の第１０の実施形態に係わるＦｅＲＡＭのセル構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５２】
本実施形態が第９の実施形態と異なる点は、周辺セル部２０のコンタクト上にも強誘電体メモリセル部１０と同様に配線１２１ｂを形成することである。これにより、周辺セル部２０の配線溝を開口時にコンタクトプラグの表面を保護することができる。
【００５３】
（第１１の実施形態）
図１１乃至図１３は、本発明の第１１の実施形態に係わるＦｅＲＡＭの製造工程を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５４】
本実施形態は、先の第９の実施形態のＦｅＲＡＭの製造方法である。
【００５５】
まず、図１１（ａ）に示すように、シリコン基板１００上の全面にＳｉＯ2 などのゲート絶縁膜１０１を形成し、その上に多結晶シリコンのゲート電極１０２，Ｗシリサイドのゲート電極１０３，及びＳｉＮ膜からなるキャップ層１０４を形成する。そして、ゲート電極１０２，１０３，及びキャップ層１０４をゲートパターンに加工する。加工されたゲート部の側壁にＳｉＮ等の側壁絶縁膜１０５を形成する。そして、ゲート部をマスクに基板１００の表面にソース／ドレイン拡散層１０６を形成する。これにより、メモリセル部にトランジスタ１１が形成され、周辺セル部２０にトランジスタ２１が形成される。
【００５６】
次いで、図１１（ｂ）に示すように、基板１００上にトランジスタ１１，２１を覆うように、ＢＰＳＧやＰ−ＴＥＯＳからなる層間絶縁膜１０７を堆積し、その表面を平坦化する。続いて、この層間絶縁膜１０７に、ソース／ドレイン拡散層１０６と接続すべきコンタクトホールをそれぞれ形成し、各々のコンタクトホール内にＷや多結晶シリコン等の金属材を埋め込んでプラグ電極１０８（１０８ａ，１０８ｂ，１０８ｃ）を形成する。
【００５７】
次いで、図１１（ｃ）に示すように、層間絶縁膜１０７及びプラグ電極１０８上に、Ｐｔ，Ｉｒ，ＩｒＯ2 ，ＳＲＯ，Ｒｕ，ＲｕＯ2 などの下部電極１１１，ＰＺＴ，ＳＢＴなどの強誘電体膜１１２，及びＰｔ，Ｉｒ，ＩｒＯ2 ，ＳＲＯ，Ｒｕ，ＲｕＯ2 などの上部電極１１３を順に堆積する。
【００５８】
次いで、図１１（ｄ）に示すように、上部電極１１３，強誘電体膜１１２，及び下部電極１１１をＲＩＥによりが同時にパターニングする。これにより、強誘電体キャパシタ１２が形成される。
【００５９】
次いで、図１２（ｅ）に示すように、層間絶縁膜１０７及び強誘電体キャパシタ１２上に、ＡＬＤ法或いはスパッタ法を用いてＡｌ2 Ｏ3 ，ＴｉＯ2 ，ＳｉＮなど水素拡散バリア膜１１５を堆積する。
【００６０】
次いで、図１２（ｆ）に示すように、水素拡散バリア膜１１５上にＰ−ＴＥＯＳ，Ｏ3 −ＴＥＯＳ，ＳＯＧ，Ｌｏｗ−ｋ膜（ＳｉＯＦ，ＳｉＯＣ），ＳｉＮなどの層間絶縁膜１１６を堆積し、その表面を平坦化する。
【００６１】
次いで、図１２（ｇ）に示すように、水素拡散バリア膜１１５及び層間絶縁膜１１６を選択的に除去し、プラグ電極１０８ａ，上部電極１１３，プラグ電極１０８ｃと接続すべきコンタクトホールを開口する。続いて、各々のコンタクトホール内にＷ，Ａｌ，ＴｉＮ，Ｃｕ，Ｔｉ、Ｔａ、ＴａＮなどの金属材を、ＭＯＣＶＤ、スパッタ、メッキ、スパッタリフローなどで埋め込み、層間絶縁膜１１６の上面が露出するまで平坦化する。これにより、プラグ電極１１７（１１７ａ，１１７ｂ，１１７ｃ）を形成する。
【００６２】
次いで、図１３（ｈ）に示すように、層間絶縁膜１１６及びプラグ電極１１７上にＴｉｎバリア層６１１，Ａｌ層６１２，ＴｉＮバリア層６１３からなる３層構造の配線６１０を堆積した後、ＲＩＥによりパターニングする。このとき、配線６１０は、プラグ電極１１７ａ，１１７ｂに接続されており、強誘電体キャパシタ１２の上部電極１１３とソース・ドレイン拡散層１１６は配線６１０及びプラグ電極１１７ａ，１１７ｂを介して電気的に接続されている。
【００６３】
次いで、図１３（ｉ）に示すように、エッチングストッパ膜５１１を形成した後に層間絶縁膜５１２を堆積し、この層間絶縁膜５１２をストッパ膜５１１が露出するまでＣＭＰすることにより、基板表面を平坦化する。
【００６４】
次いで、図１３（ｊ）に示すように、層間絶縁膜５１２及びストッパ膜５１１に、プラグ電極１１７ｃと接続される配線溝を形成する。
【００６５】
これ以降は、基板上の全面に配線材料を堆積した後にＣＭＰ等により平坦化することにより、配線溝内に配線材料を埋め込む。これにより、配線（第２配線）５２４が形成されることになり、前記図９に示す構造が得られる。
【００６６】
このように本実施形態によれば、強誘電体キャパシタ１２に電気的に接続される第１配線１２１ａを配線材料の堆積後にＲＩＥすることにより形成する。これにより、強誘電体キャパシタチャージングダメージによる特性劣化を抑制でき、ダマシン配線を適用した高性能ロジック回路を含む混載デバイスを実現できる。
【００６７】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、強誘電体キャパシタの上部電極に接続される第１配線をＲＩＥ配線とし、それ以外の配線にＲＩＥ配線又はダマシン配線を用いる例を説明したが、本発明は基本的にはダマシン配線を有する半導体記憶装置であって、強誘電体キャパシタの上部電極に接続される配線をＲＩＥ配線とした構造であればよい。また、強誘電体キャパシタを構成する強誘電体及び電極の材料は、仕様に応じて適宜変更可能である。さらに、各配線の材料も仕様に応じて適宜変更可能である。
【００６８】
また、実施形態では、ＴＣ並列ユニット直列接続型強誘電体メモリを例にして説明したが、これに限るものではなく、強誘電体キャパシタを用いた各種のメモリに適用することができる。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００６９】
【図１】第１の実施形態に係わるＦｅＲＡＭのセル構造を示す断面図。
【図２】第２の実施形態に係わるＦｅＲＡＭのセル構造を示す断面図。
【図３】第３の実施形態に係わるＦｅＲＡＭのセル構造を示す断面図。
【図４】第４の実施形態に係わるＦｅＲＡＭのセル構造を示す断面図。
【図５】第５の実施形態に係わるＦｅＲＡＭのセル構造を示す断面図。
【図６】第６の実施形態に係わるＦｅＲＡＭのセル構造を示す断面図。
【図７】第７の実施形態に係わるＦｅＲＡＭのセル構造を示す断面図。
【図８】第８の実施形態に係わるＦｅＲＡＭのセル構造を示す断面図。
【図９】第９の実施形態に係わるＦｅＲＡＭのセル構造を示す断面図。
【図１０】第１０の実施形態に係わるＦｅＲＡＭのセル構造を示す断面図。
【図１１】第１１の実施形態に係わるＦｅＲＡＭの製造工程を示す断面図。
【図１２】第１１の実施形態に係わるＦｅＲＡＭの製造工程を示す断面図。
【図１３】第１１の実施形態に係わるＦｅＲＡＭの製造工程を示す断面図。
【符号の説明】
【００７０】
１０…メモリセル部
２０…周辺セル部
１１…スイッチング用トランジスタ
１２…強誘電体キャパシタ
２１…ロジック用トランジスタ
３０…ＭＥＭＳセル部
１００…シリコン基板
１０１…ゲート絶縁膜
１０２…多結晶シリコンゲート電極
１０３…Ｗシリサイドゲート電極
１０４…キャップ層
１０５…側壁絶縁膜
１０６…ソース／ドレイン拡散層
１０７，１１６，１２２，２２２，３１４，５１２…層間絶縁膜
１０８，１１７…プラグ電極
１１１…下部電極
１１２…強誘電体膜
１１３…上部電極
１１５，１３１，３１３，５１３…水素拡散バリア膜
１２１…第１配線
１２３，２２１，３１１…コンタクトプラグ
１２４，２２３…第２配線
３１２，４１２，５２４…周辺セル側のダマシン配線
５１１…エッチングストッパ膜
６１０…３層構造の配線
６１１，６１３…Ｔｉｎバリア層
６１２…Ａｌ層
【図１】
2007095898.tif 000003
【図２】
2007095898.tif 000004
【図３】
2007095898.tif 000005
【図４】
2007095898.tif 000006
【図５】
2007095898.tif 000007
【図６】
2007095898.tif 000008
【図７】
2007095898.tif 000009
【図８】
2007095898.tif 000010
【図９】
2007095898.tif 000011
【図１０】
2007095898.tif 000012
【図１１】
2007095898.tif 000013
【図１２】
2007095898.tif 000014
【図１３】
2007095898.tif 000015