(57)【要約】【課題】表面が平坦性に優れ、高段差や入り組んだ構造への埋め込み性がよく、ゲート部位に与える応力が低く、かつ低温で形成可能であり、製造過程においてもゲート電極部位に悪影響を与える恐れのない比較的低誘電率の塗布型樹脂膜でゲート電極部位を完全に被覆保護したＦＥＴを提供すること。【解決手段】台形型構造、Ｔ型構造またはＹ型構造をもつゲート電極を有する制御回路基板と封止樹脂とを備えてなる電界効果型トランジスタにおいて、  前記制御回路基板と前記封止樹脂との間に塗布型樹脂膜を介在させることを特徴とする電界効果型トランジスタ。【選択図】図１
2007095785.tif 000002
【特許請求の範囲】
【請求項１】
台形型構造、Ｔ型構造またはＹ型構造をもつゲート電極を有する制御回路基板と封止樹脂とを備えてなる電界効果型トランジスタにおいて、
前記制御回路基板と前記封止樹脂との間に塗布型樹脂膜を介在させることを特徴とする電界効果型トランジスタ。
【請求項２】
前記塗布型樹脂膜は、シリコーン系ポリマー、ポリイミド系ポリマー、ポリイミドシリコーン系ポリマー、ポリアリーレンエーテル系ポリマー、ビスベンゾシクロブテン系ポリマー、ポリキノリン系ポリマー、パーフルオロ炭化水素系ポリマー、フルオロエーボン系ポリマー、芳香族炭化水素系ポリマー、フルオロカーボンとシリコーンの共重合体からなる群から選択された１種以上のポリマーの硬化膜より構成されることを特徴とする請求項１記載の電界効果型トランジスタ。
【請求項３】
前記塗布型樹脂膜は、ポリマーの融点付近で熱処理してポリマーを流動させることにより、ゲート電極の周囲を隙間なく埋め込み、被覆するように構成されていることを特徴とする請求項１または２に記載の電界効果型トランジスタ。
【請求項４】
前記塗布型樹脂膜が、シリコーン系ポリマーの硬化膜より構成され、
前記シリコーン系ポリマーは、一般式（１）：
【化１】
2007095785.tif 000008
［式中、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５およびＲ６は、アリール基、水素原子、脂肪族アルキル基、水酸基、フッ素原子、フルオロアルキル基、トリアルキルシリル基または不飽和結合を有する官能基であり、同種であっても、異種であってもよい。ｋ、ｌ、ｍおよびｎは、いずれも０以上の整数で、２ｋ＋（３／２）ｌ＋ｍ＋（１／２）ｎが自然数であり、質量平均分子量が１０００以上である。なお、分子末端基は、アリール基、水素原子、脂肪族アルキル基、水酸基、フッ素原子、フルオロアルキル基、トリアルキルシリル基または不飽和結合を有する官能基であり、同種であっても、異種であってもよい。］、または
一般式（２）：
【化２】
2007095785.tif 000009
（式中、Ｒ７およびＲ８は、アリール基、水素原子、脂肪族アルキル基、フッ素原子、フルオロアルキル基または不飽和結合を有する官能基であり、同種であっても、異種であってもよい。Ｒ９、Ｒ１０、Ｒ１１およびＲ１２は、水素原子、アリール基、脂肪族アルキル基、トリアルキルシリル基または不飽和結合を有する官能基であり、同種であっても、異種であってもよい。ｎは、整数で、質量平均分子量は、１０００以上である）
で表わされることを特徴とする請求項２に記載の電界効果型トランジスタ。
【請求項５】
前記塗布型樹脂膜は、複数の層から構成される積層膜であり、各層が、異なるポリマーの硬化膜から構成されることを特徴とする請求項１〜４のいずれか一項に記載の電界効果型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電子移動度トランジスタ（ＨＥＭＴ）やヘテロ構造電界効果型トランジスタ（ＨＦＥＴ）のような電界効果型トランジスタ（ＦＥＴ）に関し、更に詳細には、低いゲート抵抗を有する高性能な電界効果型トランジスタに関するものである。
【背景技術】
【０００２】
ＧａＡｓなどの周期表１３・１５族（旧ＩＩＩＢ・ＶＢ族）化合物半導体を用いた電界効果型トランジスタ（以下、電界効果型トランジスタをＦＥＴと適宜略す）の研究開発が盛んに行われている。ＦＥＴを用いた高周波素子の高性能化を図る上においては、寄生抵抗や容量の低減が非常に重要である。従来技術においては、ゲート電極の抵抗を下げるために、多層フォトレジスト膜を用いた、台形型ゲート電極形成、Ｔ型ゲート電極形成、Ｙ型ゲート電極形成等を実施し、ゲート電極構造の工夫が行われている。さらに、ゲート電極の特性の安定化を図るため、ゲート電極表面をＳｉＮ膜のような窒化膜やＳｉＯ２膜のような酸化膜で被覆保護している。また、特許文献１には、チャネル上方に設置されたゲート制御電極が、チャネル外部の領域において低不純物密度で高抵抗の半導体層と接触していることを特徴とする電解効果型トランジスタが開示されている。
【０００３】
また、樹脂封止による素子パッケージを行う場合、封止樹脂としてエポキシ樹脂、フッ素樹脂、ウレタン樹脂、シリコーン樹脂等の液状レジンのような高誘電率を有する樹脂が使用されているため、特性低下と樹脂自体の耐湿性不足が問題となると同時に、樹脂の内部応力によるデバイス特性劣化も浮き彫りになっている。
【０００４】
さらに、特許文献２には、下記一般式（Ｉ）：
【０００５】
【化１】
2007095785.tif 000003
【０００６】
（式中、Ｒ１〜Ｒ４はそれぞれ水素原子または低級アルキル基、Ｒ５、Ｒ６はそれぞれアリール基、アルキル基またはアルケニル基で、２ｎ個のＲ５及びＲ６のうちの２％以上がアルケニル基、ｎは５〜１６００の整数を示す）で表わされるシリコーンラダーポリマー、該シリコーンラダーポリマーに対して０．２〜２０．０重量％（質量％）の触媒および有機溶媒からなる、２７０℃以下の低温で熱硬化が可能なシリコーン樹脂組成物が開示されている。また、特許文献３には、下記の一般式（ＩＩ）：
【０００７】
【化２】
2007095785.tif 000004
【０００８】
（式中、Ｒ１およびＲ２はアリール基、水素原子、脂肪族アルキル基または不飽和結合を有する官能基であり、同種でも異種でもよい。Ｒ３、Ｒ４、Ｒ５およびＲ６は水素原子、アリール基、脂肪族アルキル基、トリアルキルシリル基または不飽和結合を有する官能基であり、同種でも異種でもよい。ただし、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５およびＲ６のうち１重量％（質量％）以上は感光性を有する官能基で、ｎは自然数である。）で表わされるシリコーンラダーポリマー系樹脂並びに感光性架橋剤もしくは光重合開始剤を含有した感光性シリコーンラダー系樹脂組成物が開示されている。
【０００９】
【特許文献１】特開平５−１３６１７７号公報
【特許文献２】特開平４−２１３３６４号公報
【特許文献３】特開平１０−３１９５９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述の窒化膜や酸化膜のような無機系保護膜は、通常、スパッタリング法、ＣＶＤ法、蒸着法により形成されており、また、特許文献１に記載されているようなゲート電極の保護層として低不純物濃度で高抵抗の半導体層は、選択エピタキシャル成長法のような結晶成形法により形成されているため、ミクロな表面粗さや膜組成などの膜質が成膜装置や成膜条件によって微妙に変化する。この膜質の違いによって、トランジスタ特性（例えば利得）に数％のばらつきが見られ、安定した特性を再現性よく得ることは困難であった。また、これらゲート電極構造が複雑化しているため、矩形部や、Ｔ型やＹ型の場合には、裏部などカバレッジが悪い領域が存在する。カバレッジが不充分であれば、空気中の水分が浸入し、ゲート電極特性の劣化をもたらす。さらに、カバレッジを補うため、窒化膜や酸化膜の膜厚を厚くすることも考えられるが、厚くすることでゲート電極部位に与える応力を増大させたり、あるいはこれらの膜の誘電率が高いことに起因して、膜厚を厚くすればトランジスタの利得性能の低下を加速させる等の問題点がある。
【００１１】
従って、本発明の目的は、その表面が平坦性に優れ、高段差や入り組んだ構造への埋め込み性がよく、ゲート部位に与える応力が低く、かつ低温で形成可能であり、製造過程においてもゲート電極部位に悪影響を与える恐れのない比較的低誘電率の塗布型樹脂膜でゲート電極部位を完全に被覆保護したＦＥＴを提供することにある。
【課題を解決するための手段】
【００１２】
本発明者らは鋭意研究、開発を遂行した結果、ＦＥＴの封止樹脂と制御回路基板（特に、ゲート電極領域）との間に、保護層として、比較的低誘電率で、低応力性と高耐湿性を併せ持つ塗布型樹脂膜を形成することで、特性低下を防ぎながら樹脂封止を行うことができることを見出し、本発明に至った。
即ち、本発明は、台形型構造、Ｔ型構造またはＹ型構造をもつゲート電極を有する制御回路基板と封止樹脂とを備えてなる電界効果型トランジスタにおいて、
前記制御回路基板と前記封止樹脂との間に塗布型樹脂膜を介在させることを特徴とするＦＥＴに係るものである。
【発明の効果】
【００１３】
本発明によれば、その表面が平坦性に優れ、高段差や入り組んだ構造への埋め込み性がよく、ゲート部位に与える応力が低く、かつ低温で形成可能であり、製造過程においてもゲート電極部位に悪影響を与える恐れのない比較的低誘電率の塗布型樹脂膜でゲート電極部位を完全に被覆保護したＦＥＴを提供することができる。
【発明を実施するための最良の形態】
【００１４】
本発明のＦＥＴは、台形型ゲート電極、Ｔ型ゲート電極またはＹ型ゲート電極を有するＦＥＴにおけるゲート電極部位を塗布型樹脂膜で完全被覆することを特徴とするものである。なお、ゲート電極部位のみならず、隣接する基板や周辺回路を含めて塗布型樹脂膜で被覆される構成とすることもできる。
【００１５】
この塗布型樹脂膜は、シリコーン系ポリマー、ポリイミド系ポリマー、ポリイミドシリコーン系ポリマー、ポリアリーレンエーテル系ポリマー、ビスベンゾシクロブテン系ポリマー、ポリキノリン系ポリマー、パーフルオロ炭化水素系ポリマー、フルオロカーボン系ポリマー、芳香族炭化水素系ポリマー、フルオロカーボンとシリコーンとの共重合体からなる群から選択された１種以上のポリマーの硬化膜より構成されることが好ましい。これらのポリマーは、２００℃以上の耐熱性を有し、高純度で合成が可能であり、比較的低い誘電率を有するものが好ましい。
【００１６】
上記ポリマーの中でも、シリコーン系ポリマーを使用することが更に好ましく、中でも、下記一般式（１）に示されるシリコーン系ポリマーまたは下記一般式（２）に示されるシリコーン系ポリマーを用いることが最も好ましい。
一般式（１）：
【００１７】
【化３】
2007095785.tif 000005
【００１８】
［式中、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５およびＲ６は、アリール基、水素原子、脂肪族アルキル基、水酸基、フッ素原子、フルオロアルキル基、トリアルキルシリル基または不飽和結合を有する官能基であり、同種であっても、異種であってもよい。ｋ、ｌ、ｍおよびｎは、いずれも０以上の整数で、２ｋ＋（３／２）ｌ＋ｍ＋（１／２）ｎが自然数であり、質量平均分子量が１０００以上である。なお、分子末端基は、アリール基、水素原子、脂肪族アルキル基、水酸基、フッ素原子、フルオロアルキル基、トリアルキルシリル基または不飽和結合を有する官能基であり、同種であっても、異種であってもよい。］
【００１９】
なお、一般式（１）を構造式として下記のように表現することもできる：
【００２０】
【化４】
2007095785.tif 000006
【００２１】
一般式（２）：
【００２２】
【化５】
2007095785.tif 000007
【００２３】
（式中、Ｒ７およびＲ８は、アリール基、水素原子、脂肪族アルキル基、フッ素原子、フルオロアルキル基または不飽和結合を有する官能基であり、同種であっても、異種であってもよい。Ｒ９、Ｒ１０、Ｒ１１及びＲ１２は、水素原子、アリール基、脂肪族アルキル基、トリアルキルシリル基または不飽和結合を有する官能基であり、同種であっても、異種であってもよい。ｎは整数で、質量平均分子量が１０００以上である）
【００２４】
また、一般式（１）または一般式（２）で表わされるシリコーン系ポリマーは、各々混合物であってもよい。これらのシリコーン系ポリマーは、熱処理時の脱ガスが少ないため、ゲート電極部位あるいはその制御回路基板などを汚染する可能性が小さい。特に、梯子型構造を有する一般式（２）で表わされるシリコーン系ポリマーは、一般式（１）で表わされるシリコーン系ポリマーに比べて剛直な構造を有しているため、硬化後の耐熱性に優れており、塗布型樹脂膜を形成する際の応力も低く、また、より高い耐圧性を有している。また、熱処理時の反応は、末端基（Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２）で起るため、熱処理時の脱ガスがさらに少ない。
【００２５】
かかるシリコーン系ポリマーには、紫外光等の光により架橋して硬化するものが含まれ、その好適な例としては、前記一般式（１）において、Ｒ１〜Ｒ６の置換基の１％以上が不飽和結合を有する官能基であるものが挙げられ、また、前記一般式（２）において、Ｒ７、Ｒ８、Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２の置換基の１％以上が不飽和結合を有する官能基であるものが挙げられる。不飽和結合を有する官能基は、樹脂分子同士を架橋反応やラジカル反応により架橋させるための反応基であり、アルケニル基、アルキルアクロイル基、アルキルメタクリロイル基もしくはスチリル基などが好ましいが、これらに限定されるものではない。これらの不飽和結合を有する官能基は、単独で導入してもよく、２種類以上混合して導入してもよい。かかる光架橋性のシリコーンポリマーは、単独あるいは感光性架橋剤、光重合開始剤、光増感剤と組み合わせることで、光をドライビングフォースとしてより低温で硬化反応を進行させることができ、塗布型樹脂膜の下方に形成されている制御回路などにかかる温度を低減することができる点あるいはレジストを用いない自己パターニングができる点で、トランジスタ製造上の利点を備えている。
【００２６】
上記のようなシリコーン系ポリマーから構成される塗布型樹脂膜は、前記一般式（１）および／または（２）に示されるシリコーン系ポリマーの溶液、所謂ワニスを塗布した後、加熱硬化することにより形成することができる。かかるシリコーン系ポリマーの溶液としては、アルコール系、ケトン系、エーテル系、ハロゲン系、エステル系、ベンゼン系、アルコキシベンゼン系、環状ケトン系の溶剤溶液が適している。このシリコーン系ポリマーの溶液中には、硬化膜の密度を向上させるための重合性モノマーあるいは重合開始剤、架橋剤、増感剤や、保存安定性を向上させるための重合禁止剤等が添加されていてもよい。感光性架橋剤や光重合開始剤は、ラジカル反応あるいは架橋反応による膜硬化を引き起こすための添加剤であり、感光性架橋剤としては、芳香族アジド化合物、芳香族ビスアジド化合物、イミノキノンジアジド化合物、芳香族ジアゾ化合物や有機ハロゲン化合物などの光照射によりラジカル活性種を生成する感光性化合物が挙げられ、光重合開始剤としては、カルボニル化合物、ジカルボニル化合物、アセトフェノン、ベンゾインエーテル、アシルフォスフィンオキシド、チオキサンソン、アミノカルボニル化合物、含窒素化合物などが挙げられる。なお、これらの添加物を含有する一般式（２）に示されるシリコーン系ポリマーとしては、特許文献３に開示されているものを用いることができる。
【００２７】
硬化処理温度は、ポリマーの種類やＦＥＴの耐熱温度等により異なるが、通常１００℃から４００℃が適しており、特に、前述した光架橋性のポリマーを用いる場合には、１００℃から２５０℃の比較的低温で硬化処理を行なうことができる。
【００２８】
ゲート電極の周辺および上方に設けられる塗布型樹脂膜は、融点を有し、融点付近の温度で熱処理することにより高い流動性（リフロー性）を示すポリマーの硬化膜から構成されることが好ましい。即ち、ポリマーの溶液（ワニス）を塗布後、融点付近の温度（即ち、ポリマーの溶融温度以上で、かつ硬化温度未満）で熱処理することにより、塗布膜は溶融流動し、ゲート電極周辺のような基板上の段差に対する穴埋め性が向上し、ゲート電極周囲をより完全に隙間なく被覆することが可能となる。この場合、リフロー性を有するポリマーであれば、質量平均分子量は任意の範囲のものを使用することができる。特に、リフロー性を高める観点から、上記各種ポリマーの質量平均分子量は、１０万以下が好ましく、１万以下のポリマーが更に好ましい。
【００２９】
上述のような塗布型樹脂膜は、リフロー性を有するポリマーから形成された硬化膜から構成されており、この塗布型樹脂膜の上方に第２の塗布型樹脂膜を形成することもできる。第２の塗布型樹脂膜は、リフロー性に乏しく厚膜形成が可能な超高分子量のポリマーから形成された硬化膜から構成することが好ましい。第２の塗布型樹脂膜を設けることにより、ゲート電極を被覆保護する以外に、封止樹脂などからゲート電極が受ける応力を緩和し、信頼性の向上を図ることができる。即ち、塗布型樹脂膜を構成する質量平均分子量が低いポリマーは、上述のように融点を有し、流動性（リフロー性）が高いので、基板上の段差に対する穴埋め性が向上し、構造体であるゲート部位の周囲をより完全に隙間なく被覆することが可能である。一方、第２の塗布型樹脂膜を構成する質量平均分子量が高い超高分子量のポリマーは、粘性が高いため、熱処理時の流動性が低いが、柔軟性が高く、クラック耐性もよいので、厚い膜を形成することで、封止樹脂など上層からＦＥＴに及ぼす応力を吸収し、また、耐湿防止効果もあり、トランジスタ特性の安定化および信頼性を向上させることができる。この超高分子量のポリマーの質量平均分子量は、クラック耐性の点から１０万以上が好ましいが、クラック耐性と膜厚形成能があれば、特に限定されるものではない。
【００３０】
また、第２の塗布型樹脂膜を形成するためのシリコーン系ポリマーとして、例えば前記した一般式（１）の側鎖の置換基（Ｒ１〜Ｒ６）のうち、２０％以上にアリール基を導入したポリマー、あるいは前記した一般式（２）の側鎖の置換基（Ｒ７、Ｒ８）のうち、２０％以上にアリール基を導入したポリマーを用いることによって、クラック耐性を向上させることができ、１μｍを超える厚膜形成が可能となる。これは、シリコーン系ポリマーのリフロー性の有無に拘わらず有効で、ゲート電極部位が比較的高い場合、リフロー性とクラック耐性を両立させる必要があるため、この手法が効果的である。
【００３１】
以下、添付の図面を参照して本発明のＦＥＴについて更に説明する。
図１は、本発明のＦＥＴの一実施態様を示す模式的構造断面図である。このＦＥＴは、ＧａＡｓ半絶縁基板１と、高純度チャンネル層であるアンドープのＧａＡｓまたはＩｎＧａＡｓチャネル層２と、ｎ型ＡｌＧａＡｓ電子供給層３と、ｎ型ＧａＡｓ層４と、ソース電極５と、ドレイン電極６と、Ｔ型ゲート電極７とから構成されている。なお、このＦＥＴの最表面層には、スパッタリング法やＣＶＤ法で形成された無機膜（シリコン窒化膜、シリコン酸化膜等）からなるパッシベーション膜（図示せず）を形成することもできる。
【００３２】
このＴ型ゲート電極７部位を含む制御回路基板（ＦＥＴ）表面上に、上述のような前記一般式（１）及び／または（２）に表わされる組成物を含むシリコーン系ポリマー、ポリイミド系ポリマー、ポリイミドシリコーン系ポリマー、ポリアリーレンエーテル系ポリマー、ビスベンゾシクロブテン系ポリマー、ポリキノリン系ポリマー、パーフルオロ炭化水素系ポリマー、フルオロカーボン系ポリマー、芳香族炭化水素系ポリマー、フルオロカーボンとシリコーンの共重合体を、アルコール系、ケトン系、エーテル系、ハロゲン系、エステル系、ベンゼン系、アルコキシベンゼン系、環状ケトン系などの溶剤に溶解させたワニスを１０ｎｍから５０μｍの膜厚で塗布し、ホットプレート上で１００℃ないし３５０℃で熱処理することにより、塗布型樹脂膜８を形成する。
【００３３】
なお、ボンディングパッド（図示せず）あるいはダイシングライン（図示せず）などを露出する必要がある場合、フォトリソグラフィーにより得たレジストパターンをマスクとして、反応性イオンエッチング装置あるいはイオンビームエッチング装置を用いて塗布型樹脂膜８とパッシベーション膜（設けた場合）を連続的にドライエッチング法により除去して形成する。反応性イオンエッチングで用いるエッチング用ガスは、樹脂膜をエッチングできるガス種なら特に限定されるものではないが、ＣＦ４、ＣＨＦ３、Ｃ４Ｆ８、Ｎ２、Ｈ２、Ａｒ、Ｏ２などからなる混合ガスを使用することが好ましい。このように、塗布型樹脂膜８の除去をドライエッチング法により行なうと、塗布型樹脂膜８とパッシベーション膜（設けた場合）を連続的に除去できるため、プロセスの簡略化ができる。塗布型樹脂膜８上のレジストをウェット除去、あるいは反応性エッチング装置、イオンビームエッチング装置、アッシング装置などを用いてドライ除去する。レジストの除去をアッシング装置により行なう場合、低圧条件かつ低パワー条件で行なえば、塗布型樹脂膜８の表面層の酸化を低減できる。特に、１トール以下の低圧条件かつ１ｋＷ以下の低パワー条件で樹脂膜の表面の酸化をより低減することができる。
【００３４】
図１に示すような構成を有するＦＥＴは、その構造体であるＴ型ゲート電極７部位を塗布型樹脂膜８で完全に被覆することにより、耐湿防止や封止樹脂などのパッケージ材料からゲート部位が受ける応力を緩和できるので、利得の向上、特性の劣化抑制、高湿度下での使用安定性、信頼性の向上に貢献できる。従来のスパッタやＣＶＤ法により形成されたパッシベーション膜のみではＴ型ゲート電極７の部位の矩形部やＴ型の裏側など被覆が充分できない場合が多く、特性の劣化や信頼性の低下が問題になっていたが、この塗布型樹脂膜８で覆うことにより、これらの問題点を解消することが可能となった。
【００３５】
上述のようなポリマーの硬化膜より構成される塗布型樹脂膜８は、低誘電率と高い絶縁耐圧をもつため、制御回路に起因する電界による誤動作や、利得などの特性劣化を防止できる。また、塗布型樹脂膜８は、残留応力が低い上、緩衝作用を有するので、ＦＥＴ全体を封止樹脂で封止する場合には、封止樹脂からの応力を緩衝し、Ｔ型ゲート電極７の細い柱部分のクラックを抑制することができ、クラックによるＦＥＴの誤動作を防ぐことができる。また、ＦＥＴの製造プロセスに耐え得る耐熱性を有しており、また、耐環境性に優れているので、制御回路の保護膜としても有効である。さらに、プレッシャークッカーテストによる信頼性評価でも、特性上の異常は認められない。
【００３６】
また、ＦＥＴの特性、信頼性をより向上させるために、塗布型樹脂膜８は誘電率が低く、吸湿性の低いものがよい。特に、誘電率が３．２以下、吸水率が５％以下の塗布型樹脂膜８が好ましく、それらの値はより低い方が好ましい。
【００３７】
なお、塗布型樹脂膜８としてシリコーン系ポリマーから形成された硬化膜を用いる場合には、下地やＴ型ゲート電極７部位との接着性をより向上させるため、ポリマーの分子構造中に水酸基を多く含むものが好ましい。
【００３８】
また、塗布型樹脂膜８として、前記一般式（１）のＲ１〜Ｒ６及び分子末端基を、水素原子、脂肪族アルキル基、水酸基にしたポリマー、あるいは前記一般式（２）のＲ７およびＲ８の全てを水素原子あるいは脂肪族アルキル基にしたポリマーから構成される硬化膜を用いることにより、塗布型樹脂膜８の穴埋め性が向上し、塗布型樹脂膜８と、Ｔ型ゲート電極７部位との相性がよくなり、特性を向上させることができる。特に、前記一般式（１）のＲ１〜Ｒ６及び分子末端基並びに前記一般式（２）のＲ７およびＲ８は、水素原子、メチル基、エチル基、水酸基が好ましい。
【００３９】
また、塗布型樹脂膜８として、前記一般式（２）のＲ９〜Ｒ１２の末端の置換基の全てを水素原子にしたポリマーから構成される硬化膜を用いることにより、下地との密着性を向上させることができる。
【００４０】
なお、１μｍ以上の膜厚の塗布型樹脂膜を形成する場合、一般式（１）においては、Ｒ１〜Ｒ６のうち２０％以上が、一般式（２）においては、Ｒ７およびＲ８のうち２０％以上がフェニル基などのアリール基であるポリマーが好ましく、シリコーン系ポリマーの質量平均分子量を５万以上にすれば、厚膜の際のクラック耐性が向上するのでさらに好ましい。
【００４１】
また、質量平均分子量が１０万以下のポリマーは、融点を持っているため、そのワニスを塗布後に融点付近（即ち、ポリマーの溶融温度以上でかつ硬化温度未満）で熱処理することで、塗布膜は段差の低い方向へ溶融流動（リフロー）するので、穴部を樹脂膜で効率よく埋め込むことができ、Ｔ型ゲート電極７と下地との隙間に樹脂膜が完全に入り込んだ状態にすることができる。特に、１，０００〜１０，０００の質量平均分子量のポリマーはリフロー性が非常に高いので、好ましく用いることができる。ただし、塗布膜厚がＴ型ゲート電極７の高さより薄い場合には、Ｔ型ゲート電極７の上部に塗布型樹脂膜８が形成されない場合もある。
【００４２】
なお、塗布型樹脂膜８を一度塗りで塗布して、Ｔ型ゲート電極７と下地との隙間を充分に埋めることができない場合には、厚膜で塗布するか、多層塗りすることで改善できる。多層塗りの場合、同一のワニスを用いて行なってもよく、粘度の異なるワニス、あるいは異なるポリマーで構成されるワニスを用いて行なっても構わない。ただし、多層塗りの際、先に形成されている塗布型樹脂膜とミキシングしないように、成膜の度にポストベークを行なうか、先に形成されている塗布型の樹脂膜が溶解しない溶媒で調製されているワニスを用いる必要がある。
【００４３】
また、前記ワニスを塗布する前に下地の表面をシランカップリング剤を含有する溶液等により処理し、下地と塗布型樹脂膜との密着性を強化することもできる。
【００４４】
図２は、本発明のＦＥＴの他の実施態様を示す模式的構造断面図である。このＦＥＴは、塗布型樹脂膜を成膜する前は、制御回路のゲート電極がＹ型ゲート電極９である以外は図１と同じ構成である。制御回路上には、Ｙ型ゲート電極９部位を完全に被覆保護する塗布型樹脂膜８が設けられており、さらに、塗布型樹脂膜８の上層には、厚膜の第２の塗布型樹脂膜１０が設けてある。
【００４５】
図２に示すＦＥＴの製造方法が上述の方法と異なるのは、塗布型樹脂膜８の上層に、第２の塗布型樹脂膜１０を設けて封止樹脂などのパッケージ材料からＦＥＴが受ける応力をより緩和し、かつＦＥＴの耐湿性をより向上させ、デバイスの特性安定化と信頼性向上を図っている点である。
【００４６】
まず、上述の方法と同様にして、制御回路が表面上に、上述の方法で塗布型樹脂膜８を成膜し、構造体であるＹ型ゲート電極９部位周辺を隙間なく被覆保護する。第２の塗布型樹脂膜１０もまた上記ポリマーからなるワニスを用いて形成することができ、塗布型樹脂膜８のワニスを構成するベースポリマーと同一でも異なっていても構わない。第２の塗布型樹脂膜１０のワニスを塗布する前に、下地となる塗布型樹脂膜８の表面をシランカップリング剤を含有する溶液等により処理し、塗布型樹脂膜８と、第２の塗布型樹脂膜１０との密着性を強化することもできる。
【００４７】
第２の塗布型樹脂膜１０は、塗布型樹脂膜８と同等以上の膜厚で形成される。膜厚は、１μｍから５０μｍが好ましく、封止樹脂からの応力を緩衝する機能と、パッドやダイシングラインの加工プロセスの面から、３μｍから１０μｍが更に好ましい。ワニスを塗布後は、ホットプレート上で１００℃〜３５０℃で熱処理を行ない、第２の塗布型樹脂膜１０を塗布型樹脂膜８上に形成する。
【００４８】
第２の塗布型樹脂膜１０は、厚膜が必要であり、塗布型樹脂膜８のような穴埋め性は必要がない。質量平均分子量が高い超高分子量のポリマーは粘性が高いため、熱処理時の流動性が低いが、柔軟性が良好で、クラック耐性もよいので、厚膜を形成することで、封止樹脂など上層からトランジスタに及ぼす応力を吸収し、また、耐湿防止効果もあり、トランジスタ特性の安定化および信頼性を向上させることができる。この超高分子量のポリマーの質量平均分子量は、クラック耐性の点から、１０万以上が好ましいが、クラック耐性と厚膜形成能があれば、特に限定されるものではない。
【００４９】
なお、ボンディングパッド（図示せず）あるいはダイシングライン（図示せず）などを露出する必要がある場合には、上述と同様にフォトリソグラフィーにより得たレジストパターンをマスクとして、反応性イオンエッチング装置あるいはイオンビームエッチング装置を用いて塗布型樹脂膜８、第２の塗布型樹脂膜１０とパッシベーション膜（設けた場合）を連続的にドライエッチング法により除去して形成する。
【００５０】
連続的にドライエッチングする方法の代わりに、第２の塗布型樹脂膜１０を現像処理により除去した後、塗布型樹脂膜８のパターンをマスクにして、塗布型樹脂膜８とパッシベーション膜（設けた場合）をドライエッチングにより除去してもよい。第２の塗布型樹脂膜１０の現像処理によるパターン形成は、フォトリソグラフィーにより得たレジストパターンをマスクにして、第２の塗布型樹脂膜１０専用の現像液で、浸漬現像、あるいはスピン現像を行なった後、その樹脂膜専用のリンス液で洗浄することにより行なうことができる。
【００５１】
さらに、第２の塗布型樹脂膜１０の膜形成に上述の感光性ポリマーよりなるワニスを用いた場合には、ワニスを塗布後、１００℃〜２５０℃で熱処理し、次に、所望のパターンを有するガラスマスクを用いて上方より、照射して露光し、光の非照射部分の第２の塗布型樹脂膜１０を現像処理で除去し、最後に１００℃〜４５０℃でポストベークを行なって、第２の塗布型樹脂膜１０を硬化させる。これにより所定の部分が開口した平坦化した第２の塗布型樹脂膜１０が得られる。第２の塗布型樹脂膜１０のパターンをマスクにして、塗布型樹脂膜８とパッシベーション膜（設けた場合）をドライエッチングにより除去してもよい。この感光性ワニスの硬化膜を第２の塗布型樹脂膜１０に用いた場合、レジストパターン形成工程を省くことができ、短時間でしかも安定にパターンを転写することができるので、プロセスの簡略化、低コスト化に寄与できる。
【００５２】
本発明における塗布型樹脂膜８および第２の塗布型樹脂膜１０の塗布方法としては、特に限定されるものではないが、例えば回転塗布法、スプレー塗布法、スクリーン印刷法、ディップコート（浸漬引き上げ）法、ポッティング（滴下）法、インクジェット法やディスペンサー法を適用することができる。
【実施例】
【００５３】
図１に記載のＦＥＴの塗布型樹脂膜８として、下記の各種樹脂ワニスを制御回路上（ＦＥＴ表面）に塗布して、Ｔ型ゲート電極７下部の埋め込み性、利得特性の改善の有無、ヒートサイクル試験（−４５℃＝１３０℃、１０００サイクル）、耐湿試験（１３０℃／８５％ＲＨ／２気圧１０００時間）を実施し、評価を実施した。
【００５４】
＜実施例１＞
フルオロカーボン系ポリマー（誘電率＝２．１）をパーフルオロオクタンに２０質量％になるように溶解したワニスを、毎分３０００回転の速度で回転塗布し、ホットプレート上で１２０℃で１分間熱処理して乾燥させ表面処理した。さらに、オーブン中で３５０℃で１時間ポストベークを行ない、完全に硬化させることにより、約２μｍの膜厚のフルオロカーボン系ポリマーの硬化膜よりなる塗布型樹脂膜を形成した。ＳＥＭでの断面評価から、Ｔ型ゲート電極下部に僅かな隙間が残存している以外は、Ｔ型ゲート電極を被覆することができた。これは、フルオロカーボン系ポリマーのリフロー性（流動性）が低いこと、フルオロカーボン系ポリマー自身の粘性が高いことが起因したものと考えられる。このＦＥＴの利得は、０．２ｄＢ増大し、雑音指数は０．０５ｄＢ低下し、特性の著しい改善が見られ、ヒートサイクル試験、耐湿試験後も特性の劣化が認められなかった。
【００５５】
＜実施例２＞
上記一般式（１）の側鎖Ｒ１〜Ｒ６が全てメチル基で、質量平均分子量が２．５万、ｋ／ｌ／ｍ／ｎ＝０／７５／２５／０のシリコーン系ポリマー（誘電率＝２．８；融点＝９０℃）をメタノールに２０質量％になるように溶解したワニスを、毎分２０００回転の速度で回転塗布し、約０．６μｍの塗布膜厚を得た。この後、ホットプレート上で、このシリコーン系ポリマーの融点付近の１２０℃から２００℃で熱処理を行ない、シリコーン系ポリマーをリフローさせ、Ｔ型ゲート電極部位周辺を隙間なく被覆した。但し、Ｔ型ゲート電極上層で僅かに段差が残った。次に、窒素雰囲気下のオーブン中で２５０℃で１時間ポストベークを行ない、完全に硬化させた。このＦＥＴの利得は、０．４ｄＢ増大し、雑音指数は、０．１ｄｂ低下し、特性の著しい改善が見られ、ヒートサイクル試験、耐湿試験後も特性の劣化は認められなかった。
【００５６】
＜実施例３＞
上記一般式（２）の側鎖Ｒ７およびＲ８のうち１０モル％がビニル基で、残余がフェニル基であり、Ｒ９、Ｒ１０、Ｒ１１およびＲ１２が水素原子（水酸基）である、質量平均分子量が２０００のシリコーン系ポリマー（誘電率＝３．１；融点＝１００℃）をメトキシベンゼンに１０質量％になるように溶解し、さらにこのポリマーに対して０．５質量％のγ−（アクリロキシプロピル）トリメトキシシランを加えたワニスを調製した。このワニスを毎分２５００回転の速度で回転塗布し、窒素雰囲気下のクリーンオーブン中で１５０℃で３０分間熱処理してリフローさせた。膜厚１．３μｍのシリコーン系ポリマーの塗布膜を形成した。その後、窒素雰囲気下のクリーンオーブン中で２５０℃で１時間ポストベークを行ない、完全に硬化させた。これによって、Ｔ型ゲート電極部位周辺を隙間なく被覆することができ、さらにＴ型ゲート電極上層では十分な平坦化が得られた。このＦＥＴの利得は０．８ｄＢ増大し、雑音指数は０．１５ｄＢ低下し、特性の著しい改善が見られ、ヒートサイクル試験、耐湿試験後も特性の劣化が認められなかった。
【００５７】
次に、図２の塗布型樹脂膜８および第２の塗布型樹脂膜１０として、下記の各種樹脂ワニスを制御回路上に塗布して、Ｙ型ゲート電極下部の埋め込み性、利得特性の改善の有無、ヒートサイクル試験（−４５℃＝１３０℃、１０００サイクル）、耐湿試験（１３０℃／８５％ＲＨ／２気圧、１０００時間）を実施し、評価を実施した。
【００５８】
＜実施例４＞
まず、上記一般式（２）の側鎖Ｒ７およびＲ８が全てメチル基で、末端のＲ９〜Ｒ１２が水素原子で、質量平均分子量が７０００のシリコーン系ポリマー（誘電率＝２．７；融点＝８５℃）を酢酸ブチルに１０質量％になるように溶解させた塗布型樹脂膜８用のワニス（ａ）と、上記一般式（２）の側鎖Ｒ７およびＲ８が全てフェニル基で、末端のＲ９〜Ｒ１２が水素原子で、質量平均分子量が１５．７万のシリコーン系ポリマーをメトキシベンゼンに２０質量％になるように溶解させた第２の塗布型樹脂膜１０用のワニス（ｂ）と、γ−アミノプロピルトリメトキシシランを１質量％含む水溶液（ｃ）を予め調製した。
【００５９】
ワニス（ａ）を制御回路上に、毎分１５００回転の速度で回転塗布し、窒素雰囲気下のクリーンオーブン中で室温から３００℃まで、毎分１０℃で昇温しながら熱処理した。３００℃では１時間保持した。膜厚０．８μｍの塗布型樹脂膜８を形成した。塗布型樹脂膜８によって、Ｙ型ゲート電極９部位周辺を隙間なく被覆することができ、さらにＹ型ゲート電極９上層では十分な平坦化が得られた。
【００６０】
次に、密着性を強化するため水溶液（ｃ）を、毎分２０００回転の速度で塗布型樹脂膜８上に回転塗布し、ホットプレート上で１１０℃で２分間熱処理を行なった後、ワニス（ｂ）を約１０μｍの膜厚になるように毎分１８００回転の速度で回転塗布し、ホットプレート上１３５℃の熱処理を行なった。その後、窒素雰囲気下のクリーンオーブン中で３２０℃で１時間ポストベークを行い、完全に硬化させ、第２の塗布型樹脂膜１０を形成した。この厚膜の第２の塗布型樹脂膜１０を形成することで、封止樹脂から受ける応力を大幅に緩衝させることができ、このＦＥＴの利得は１．５ｄＢ増大し、雑音指数は０．３ｄＢ低下し、特性の著しい改善が見られた。また、ヒートサイクル試験、耐湿試験後も特性の劣化が認められなかった。さらに、ウエハ面内の各チップの特性バラツキも著しく低下した。
【００６１】
＜実施例５＞
上記一般式（１）の側鎖Ｒ１〜Ｒ６のうち、１５％がアリル基、残りがフェニル基で、質量平均分子量が１．５万、ｋ／ｌ／ｍ／ｎ＝１０／６０／２５／５のシリコーン系ポリマー（誘電率＝３．２；融点＝１３０℃）をジメトキシベンゼンに１２質量％になるように溶解したワニス（ａ）と、上記一般式（２）の側鎖Ｒ７およびＲ８のうち、２０モル％がメタクリロイルプロピル基で、残りがフェニル基であり、末端のＲ９〜Ｒ１２がメチル基である質量平均分子量が２８万のシリコーン系ポリマーをＮ−メチルピロリドンに１０質量％になるように溶解させ、さらに、このポリマーに対して５質量％の２，６−ビス（４’−アジドベンザル）メチルシクロヘキサノンを加えたワニス（ｂ）を予め調製した。
【００６２】
ワニス（ａ）を制御回路上に、毎分３０００回転の速度で回転塗布し、窒素雰囲気下のクリーンオーブン中で室温から３５０℃まで、毎分１０℃で昇温しながら熱処理した。３００℃では１時間保持した。膜厚１．２μｍの塗布型樹脂膜８を形成した。塗布型樹脂膜８によって、Ｙ型ゲート電極９部位周辺を隙間なく被覆することができ、さらにＹ型ゲート電極９上層では十分な平坦化が得られた。
【００６３】
次に、塗布型樹脂膜８上に、ワニス（ｂ）を約６μｍ膜厚になるように毎分２０００回転の速度で回転塗布し、ホットプレート上で１３５℃で熱処理を行って第２の塗布型樹脂膜１０を形成した。さらに、コンタクトホールやダイシングラインなどの所要のパターンを有するフォトマスクを通して、超高圧水銀灯を光源とする紫外線を５００ｍＪ／ｃｍ２の出力で密着露光した。
続いて、メトキシベンゼン／キシレン＝１／４（体積比）の現像液で、未露光部分を溶解除去し、キシレンで洗浄することで、シリコーン系樹脂膜のパターニングを完了させた。その後にオーブン中で窒素雰囲気下、２５０℃で１時間ポストベークを行い、完全に硬化させ、塗布型樹脂膜１０のパターンを形成した。
次に、第２の塗布型樹脂膜１０のパターンをマスクとして、塗布型樹脂膜８およびパッシベーション膜（設置されている場合）をドライエッチング法で連続的に除去した。ドライエッチング法は、シリコーン系樹脂膜に影響のない方法であれば、特に限定しないが、反応性イオンエッチング法あるいはイオンヒームエッチング法を用い、ドライエッチング用ガスは、ＣＦ４／Ｏ２／Ａｒの混合比が５／３／２のガスを用いて行った。このようにして、２層構造の塗布型樹脂膜８および第２の塗布型樹脂膜１０のパターン形成を完了させた。
【００６４】
このＦＥＴの利得は２．０ｄＢ低下し、特性の著しい改善が見られた。また、ヒートサイクル試験、耐湿試験後も特性の劣化は認められなかった。さらに、ウエハ面内の各チップの特性バラツキも著しく低下した。実施例４と同様の効果が得られるとともに、レジストパターン形成工程を省くことができるので、プロセスの簡略化、低コスト化に寄与できる。
【図面の簡単な説明】
【００６５】
【図１】本発明のＦＥＴの１実施態様を示す模式的構造断面図である。
【図２】本発明のＦＥＴの他の実施態様を示す模式的構造断面図である。
【符号の説明】
【００６６】
１  ＧａＡｓ半絶縁基板、２  ＧａＡｓまたはＩｎＧａＡｓチャネル層、３  ｎ型ＡｌＧａＡｓ層、４  ｎ型ＧａＡｓ層、５  ソース電極、６  ドレイン電極、７  Ｔ型ゲート電極、８  塗布型樹脂膜、９  Ｙ型ゲート電極、１０  第２の塗布型樹脂膜。
【図１】
2007095785.tif 000010
【図２】
2007095785.tif 000011