(57)【要約】【課題】電源電圧の低下、温度上昇等の発振器の動作条件の変動によって、発振後の発振動作の停止、発振安定時間の延長、起動時の発振の失敗等の不具合を解消すること。【解決手段】入出力端子間に振動子が接続可能な反転増幅器Ｉｎｖ＿Ａｍｐは、ＰＭＯＳＭｐ１とＮＭＯＳＭｎ１を含む。ディジタル入力信号に応答して出力インピーダンスが変化するよう抵抗とＭＯＳスイッチとを含む複数のＤ／Ａ変換器Ｄ／Ａｐ＿１…Ｄ／Ａｐ＿ｎ、Ｄ／Ａｎ＿１…Ｄ／Ａｎ＿ｎを、Ｍｐ１のソースと電源電圧ＶｃｃまたはＭｎ１のソースと接地ＧＮＤの間に接続する。可変利得発振器ＶＧ＿ＯＳＣの動作条件の変化をＡ／Ｄ変換ユニット１０２が検出して、複数のＤ／Ａ変換器の合計の出力インピーダンスを徐々に変化させる。【選択図】図２
2007274109.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と出力端子との間に振動子が接続可能な反転増幅器と、前記反転増幅器のＰチャンネル第１ＭＯＳトランジスタのソースと電源電圧との間および前記反転増幅器のＮチャンネル第１ＭＯＳトランジスタのソースと基底電圧との間の少なくともいずれか一方の間に接続されたディジタル／アナログ変換ユニットとからなる可変利得発振器と、前記可変利得発振器のアナログ動作条件パラメータが供給されるアナログ／ディジタル変換ユニットと、コントローラとを具備して、
前記ディジタル／アナログ変換ユニットは１ビットのディジタル制御入力信号に応答してアナログ出力パラメータを生成する複数のディジタル／アナログ変換器を含み、
前記複数のディジタル／アナログ変換器のそれぞれは、複数の抵抗の対応する１つの抵抗と複数のＭＯＳトランジスタの対応する１つのＭＯＳトランジスタとを含み、前記１ビットのディジタル制御入力信号に応答して前記１つのＭＯＳトランジスタはオン状態とオフ状態とに制御されることにより２値の出力インピーダンスを前記アナログ出力パラメータとして生成するものであり、
前記アナログ／ディジタル変換ユニットは、前記可変利得発振器の前記アナログ動作条件パラメータに応答してディジタル出力信号を生成し、前記コントローラが前記アナログ／ディジタル変換ユニットの前記ディジタル出力信号に応答して、前記ディジタル／アナログ変換ユニットの前記複数のディジタル／アナログ変換器に供給される複数の１ビットのディジタル信号を生成する半導体集積回路。
【請求項２】
前記アナログ／ディジタル変換ユニットに供給される前記可変利得発振器の前記アナログ動作条件パラメータは、前記ディジタル／アナログ変換ユニットから前記可変利得発振器に供給される動作電圧と前記動作電圧に関係する電圧とのいずれかであるである請求項１に記載の半導体集積回路。
【請求項３】
前記ディジタル／アナログ変換ユニットの前記複数のディジタル／アナログ変換器のそれぞれは、前記対応する１つの抵抗と前記対応する１つのＭＯＳトランジスタとの並列接続で構成され、前記反転増幅器の前記Ｐチャンネル第１ＭＯＳトランジスタの前記ソースと前記電源電圧との間および前記反転増幅器の前記Ｎチャンネル第１ＭＯＳトランジスタの前記ソースと前記基底電圧との間の少なくともいずれか一方の間に前記複数のディジタル／アナログ変換器が直列接続されている請求項２に記載の半導体集積回路。
【請求項４】
前記アナログ／ディジタル変換ユニットは直列接続された前記複数のディジタル／アナログ変換器からの複数の動作電圧と複数の参照電圧とを比較する複数の比較器を含み、
前記アナログ動作条件パラメータの適正値からの逸脱量に応答して前記複数の比較器の出力の変化により、前記電源電圧から前記反転増幅器の前記Ｐチャンネル第１ＭＯＳトランジスタの前記ソースに向かってもしくは前記基底電圧から前記反転増幅器の前記Ｎチャンネル第１ＭＯＳトランジスタの前記ソースに向かって前記直列接続された前記複数のディジタル／アナログ変換器の内部の前記ＭＯＳトランジスタを順次にオフ状態からオン状態に制御する請求項３に記載の半導体集積回路。
【請求項５】
前記複数のディジタル／アナログ変換器からの前記複数の動作電圧は前記複数のディジタル／アナログ変換器の複数のＭＯＳトランジスタのソースもしくはドレインの電圧である請求項４に記載の半導体集積回路。
【請求項６】
前記アナログ／ディジタル変換ユニットは、前記可変利得発振器の前記アナログ動作条件パラメータである前記反転増幅器の出力の発振電圧振幅レベルの適正値からの逸脱量を多段階で検出することによって前記ディジタル出力信号を生成して前記コントローラへ供給する請求項１に記載の半導体集積回路。
【請求項７】
前記アナログ／ディジタル変換ユニットは、前記可変利得発振器から供給される前記アナログ動作条件パラメータのレベルに応答してパルス密度が変化する１ビットディジタル出力を生成するデルタシグマＡ／Ｄ変換器である請求項１に記載の半導体集積回路。
【請求項８】
前記電源電圧が供給されている際に常時動作する常時動作の内部コアを含み、前記常時動作の内部コアに常時動作のための常時動作クロック信号を供給する発振回路として前記可変利得発振器が動作する請求項１から請求項７のいずれかに記載の半導体集積回路。
【請求項９】
必要な時期に動作する随時動作の内部コアと、前記随時動作の内部コアに随時動作のための随時動作クロックを供給するメイン発振回路とを含み、
前記常時動作クロック信号を供給する前記発振回路は前記メイン発振回路よりも低消費電力の動作が可能とされている請求項８に記載の半導体集積回路。
【請求項１０】
前記電源電圧の投入の直後に前記コントローラは前記複数のディジタル／アナログ変換器の前記複数のＭＯＳトランジスタをオン状態に制御して発振動作の起動を行い、その後、前記電源電圧の前記投入から所定時間経過には、前記コントローラは前記複数のディジタル／アナログ変換器の前記複数のＭＯＳトランジスタをオフ状態に制御して消費電力を削減する請求項３から請求項５のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振器を含む半導体集積回路に関し、特に、発振器から生成される発振信号の振幅を調整するのに有益な技術に関する。
【背景技術】
【０００２】
半導体集積回路に内蔵される発振器は電源投入時での発振動作の起動を速くするために、発振器の直列抵抗を起動時には低く制御する一方、起動後には発振器の消費電力を削減するために発振器の直列抵抗を高く制御することが必要となる。下記の特許文献１には、抵抗値の異なる複数の直列抵抗と複数のスイッチとを発振器に接続して、起動直後にはパワーオン検出信号を利用して低抵抗値の直列抵抗を発振器に接続して、その後に徐々に抵抗値の高い直列抵抗を発振器に接続することが記載されている。また、下記の特許文献２には、発振器から生成される発振信号の振幅をコンパレータに入力して、起動直後には発振信号の小振幅に応答してコンパレータは発振器の発振器の直列抵抗に並列接続されたスイッチをオン状態とし、発振が起動した後はこのスイッチをオフ状態とし直列抵抗により発振器の消費電力を削減することが記載されている。
【０００３】
【特許文献１】特開２０００−１３１４３号公報
【特許文献２】特開平６−１２０７３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明に先立って、発振器を内蔵する半導体集積回路の開発に従事した。
【０００５】
半導体集積回路に内蔵される発振器は電源投入時での発振動作の起動を速くするため、発振器の直列抵抗を起動時には低く制御する一方、起動後には発振器の消費電力を削減するため発振器の直列抵抗を高く制御するには、上記特許文献１または上記特許文献２に記載された技術を採用すれば良い。
【０００６】
しかし、電源電圧の低下もしくは半導体チップ温度の上昇等の動作条件の変動により、発振器を構成する増幅器の増幅ゲインが低下すると、上記特許文献１または上記特許文献２に記載された技術では、対応できないことが本発明者等の検討により明らかとされた。すなわち、電源電圧の低下もしくは半導体チップ温度の上昇等の発振器の動作条件の変動により、発振後に発振動作が停止したり、発振安定時間が長くなったり、起動時に発振できないと言う不具合が生じる。
【０００７】
従って、本発明は、上記のような本発明者等による検討結果を基にしてなされたものである。従って、本発明の目的とするところは、電源電圧の低下もしくは半導体チップ温度の上昇等の発振器の動作条件の変動により、発振後に発振動作が停止したり、発振安定時間が長くなったり、起動時に発振できないなどと言う不具合を解消することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【００１０】
すなわち、本発明のひとつの形態による半導体集積回路は、入力端子と出力端子との間に振動子（Ｘｔａｌ）が接続可能な反転増幅器（Ｉｎｖ＿Ａｍｐ）と、前記反転増幅器（Ｉｎｖ＿Ａｍｐ）のＰチャンネル第１ＭＯＳトランジスタ（Ｍｐ１）のソースと電源電圧（Ｖｃｃ）との間および前記反転増幅器（Ｉｎｖ＿Ａｍｐ）のＮチャンネル第１ＭＯＳトランジスタ（Ｍｎ１）のソースと基底電圧（ＧＮＤ）との間の少なくともいずれか一方の間に接続されたディジタル／アナログ変換ユニット（１００、１０１）とからなる可変利得発振器（ＶＧ＿ＯＳＣ）と、前記可変利得発振器（ＶＧ＿ＯＳＣ）のアナログ動作条件パラメータが供給されるアナログ／ディジタル変換ユニット（１０２、１０３）と、コントローラ（２０１）とを具備する（図１、図２参照）。
【００１１】
前記ディジタル／アナログ変換ユニット（１００、１０１）は１ビットのディジタル制御入力信号に応答してアナログ出力パラメータを生成する複数のディジタル／アナログ変換器（Ｄ／Ａｐ＿１…Ｄ／Ａｐ＿ｎ、Ｄ／Ａｎ＿１…Ｄ／Ａｎ＿ｎ）を含む。前記複数のディジタル／アナログ変換器（Ｄ／Ａｐ＿１…Ｄ／Ａｐ＿ｎ、Ｄ／Ａｎ＿１…Ｄ／Ａｎ＿ｎ）のそれぞれは、複数の抵抗（Ｒｐ＿１…Ｒｐ＿ｎ、Ｒｎ＿１…Ｒｎ＿ｎ）の対応する１つの抵抗と複数のＭＯＳトランジスタ（Ｑｐ＿１…Ｑｐ＿ｎ、Ｑｎ＿１…Ｑｎ＿ｎ）の対応する１つのＭＯＳトランジスタとを含み、前記１ビットのディジタル制御入力信号に応答して前記１つのＭＯＳトランジスタはオン状態とオフ状態とに制御されることにより２値の出力インピーダンスを前記アナログ出力パラメータとして生成するものである（図２参照）。
【００１２】
前記アナログ／ディジタル変換ユニット（１０２、１０３）は、前記可変利得発振器（ＶＧ＿ＯＳＣ）の前記アナログ動作条件パラメータに応答してディジタル出力信号を生成する。前記コントローラ（２０１）が、前記アナログ／ディジタル変換ユニット（１０２、１０３）の前記ディジタル出力信号に応答して、前記ディジタル／アナログ変換ユニット（１００、１０１）の前記複数のディジタル／アナログ変換器（Ｄ／Ａｐ＿１…Ｄ／Ａｐ＿ｎ、Ｄ／Ａｎ＿１…Ｄ／Ａｎ＿ｎ）に供給される複数の１ビットのディジタル信号を生成する（図２参照）。
【００１３】
本発明の前記ひとつの形態の手段によれば、前記可変利得発振器（ＶＧ＿ＯＳＣ）の前記アナログ動作条件パラメータが徐々に変化すると、前記アナログ／ディジタル変換ユニット（１０２、１０３）の出力から前記ディジタル／アナログ変換ユニット（１００、１０１）の前記複数のディジタル／アナログ変換器（Ｄ／Ａｐ＿１…Ｄ／Ａｐ＿ｎ、Ｄ／Ａｎ＿１…Ｄ／Ａｎ＿ｎ）に供給される複数の１ビットのディジタル信号の組み合わせが徐々に変化する。従って、前記ディジタル／アナログ変換ユニット（１００、１０１）の前記複数のディジタル／アナログ変換器（Ｄ／Ａｐ＿１…Ｄ／Ａｐ＿ｎ、Ｄ／Ａｎ＿１…Ｄ／Ａｎ＿ｎ）の合計の出力インピーダンスが、徐々に変化する。その結果、前記可変利得発振器（ＶＧ＿ＯＳＣ）の可変利得が徐々に変化するので、発振器の動作条件の変動により、発振後に発振動作が停止したり、発振安定時間が長くなったり、起動時に発振できないなどと言う不具合を解消するができる。
【００１４】
本発明の具体的な形態による半導体集積回路では、前記アナログ／ディジタル変換ユニット（１０２、１０３）に供給される前記可変利得発振器（ＶＧ＿ＯＳＣ）の前記アナログ動作条件パラメータは、前記ディジタル／アナログ変換ユニット（１００、１０１）から前記可変利得発振器（ＶＧ＿ＯＳＣ）に供給される動作電圧と前記動作電圧に関係する電圧とのいずれかである（図２参照）。
【００１５】
本発明の具体的な形態による半導体集積回路では、前記ディジタル／アナログ変換ユニット（１００、１０１）の前記複数のディジタル／アナログ変換器（Ｄ／Ａｐ＿１…Ｄ／Ａｐ＿ｎ、Ｄ／Ａｎ＿１…Ｄ／Ａｎ＿ｎ）のそれぞれは、前記対応する１つの抵抗と前記対応する１つのＭＯＳトランジスタとの並列接続で構成され、前記反転増幅器（Ｉｎｖ＿Ａｍｐ）の前記Ｐチャンネル第１ＭＯＳトランジスタ（Ｍｐ１）の前記ソースと前記電源電圧（Ｖｃｃ）との間および前記反転増幅器（Ｉｎｖ＿Ａｍｐ）の前記Ｎチャンネル第１ＭＯＳトランジスタ（Ｍｎ１）の前記ソースと前記基底電圧（ＧＮＤ）との間の少なくともいずれか一方の間に前記複数のディジタル／アナログ変換器（Ｄ／Ａｐ＿１…Ｄ／Ａｐ＿ｎ、Ｄ／Ａｎ＿１…Ｄ／Ａｎ＿ｎ）が直列接続されている（図２、図６参照）。
【００１６】
本発明の具体的な形態による半導体集積回路では、前記アナログ／ディジタル変換ユニット（１０２、１０３）は直列接続された前記複数のディジタル／アナログ変換器（Ｄ／Ａｐ＿１…Ｄ／Ａｐ＿ｎ、Ｄ／Ａｎ＿１…Ｄ／Ａｎ＿ｎ）からの複数の動作電圧（Ｖｄｅｔ１…Ｖｄｅｔｎ、ＶｄｅｔＰ１…ＶｄｅｔＰｎ、ＶｄｅｔＮ１…ＶｄｅｔＮｎ）と複数の参照電圧（Ｖｒｅｆ１…Ｖｒｅｆｎ、ＶｒｅｆＰ１…ＶｒｅｆＰｎ、ＶｒｅｆＮ１…ＶｒｅｆＮｎ）とを比較する複数の比較器（Ｃｏｍｐ１…Ｃｏｍｐｎ、ＣｏｍｐＰ１…ＣｏｍｐＰｎ、ＣｏｍｐＮ１…ＣｏｍｐＮｎ）を含み、前記アナログ動作条件パラメータの適正値からの逸脱量に応答して前記複数の比較器（Ｃｏｍｐ１…Ｃｏｍｐｎ、ＣｏｍｐＰ１…ＣｏｍｐＰｎ、ＣｏｍｐＮ１…ＣｏｍｐＮｎ）の出力の変化により、前記電源電圧（Ｖｃｃ）から前記反転増幅器（Ｉｎｖ＿Ａｍｐ）の前記Ｐチャンネル第１ＭＯＳトランジスタ（Ｍｐ１）の前記ソースに向かってもしくは前記基底電圧（ＧＮＤ）から前記反転増幅器（Ｉｎｖ＿Ａｍｐ）の前記Ｎチャンネル第１ＭＯＳトランジスタ（Ｍｎ１）の前記ソースに向かって前記直列接続された前記複数のディジタル／アナログ変換器（Ｄ／Ａｐ＿１…Ｄ／Ａｐ＿ｎ、Ｄ／Ａｎ＿１…Ｄ／Ａｎ＿ｎ）の内部の前記ＭＯＳトランジスタを順次にオフ状態からオン状態に制御する（図３、図４、図７、図８、図９参照）。
【００１７】
本発明の具体的な形態による半導体集積回路では、前記複数のディジタル／アナログ変換器（Ｄ／Ａｐ＿１…Ｄ／Ａｐ＿ｎ、Ｄ／Ａｎ＿１…Ｄ／Ａｎ＿ｎ）からの前記複数の動作電圧（Ｖｄｅｔ１…Ｖｄｅｔｎ、ＶｄｅｔＰ１…ＶｄｅｔＰｎ、ＶｄｅｔＮ１…ＶｄｅｔＮｎ）は前記複数のディジタル／アナログ変換器（Ｄ／Ａｐ＿１…Ｄ／Ａｐ＿ｎ、Ｄ／Ａｎ＿１…Ｄ／Ａｎ＿ｎ）の複数のＭＯＳトランジスタ（Ｑｐ＿１…Ｑｐ＿ｎ、Ｑｎ＿１…Ｑｎ＿ｎ）のソースもしくはドレインの電圧である（図２、図６）。
【００１８】
本発明の具体的な形態による半導体集積回路では、前記アナログ／ディジタル変換ユニット（Ｓｃｈ＿Ｔｒｇ、Ｍａｔｃｈ＿Ｄｅｔ、ＤＥＣ）は、前記可変利得発振器（ＶＧ＿ＯＳＣ）の前記アナログ動作条件パラメータである前記反転増幅器（Ｉｎｖ＿Ａｍｐ）の出力（ＯＵＴ）の発振電圧振幅レベルの適正値からの逸脱量を多段階で検出することによって前記ディジタル出力信号を生成して前記コントローラ（２０１）へ供給する（図１０参照）。
【００１９】
本発明の具体的な形態による半導体集積回路では、前記アナログ／ディジタル変換ユニット（１０２、１０３）は、前記可変利得発振器（ＶＧ＿ＯＳＣ）から供給される前記アナログ動作条件パラメータのレベルに応答してパルス密度が変化する１ビットディジタル出力を生成するデルタシグマＡ／Ｄ変換器（ΔΣＡ／Ｄｐ、ΔΣＡ／Ｄｎ）である。
【００２０】
本発明のより具体的な形態による半導体集積回路は、前記電源電圧（Ｖｃｃ）が供給されている際に常時動作する常時動作の内部コア（１５１１）を含み、前記常時動作の内部コア（１５１１）に常時動作のための常時動作クロック信号（ＣＬＫ＿Ｓｕｂ＿ａｌｗｓ）を供給する発振回路（１５０２）として前記可変利得発振器（ＶＧ＿ＯＳＣ）が動作するものである（図１５）。
【００２１】
本発明の更に具体的な形態による半導体集積回路は、必要な時期に動作する随時動作の内部コア（１５０６〜１５１０）と、前記随時動作の内部コア（１５０６〜１５１０）に随時動作のための随時動作クロック（ＣＬＫ＿ｍａｉｎ）を供給するメイン発振回路（１５０１）とを含み、前記常時動作クロック信号（ＣＬＫ＿Ｓｕｂ＿ａｌｗｓ）を供給する前記発振回路（１５０２）は前記メイン発振回路（１５０１）よりも低消費電力の動作が可能とされている（図１５）。
【００２２】
本発明の最も具体的な形態による半導体集積回路では、前記電源電圧（Ｖｃｃ）の投入の直後に前記コントローラ（２０１）は前記複数のディジタル／アナログ変換器（Ｄ／Ａｐ＿１…Ｄ／Ａｐ＿ｎ、Ｄ／Ａｎ＿１…Ｄ／Ａｎ＿ｎ）の前記複数のＭＯＳトランジスタ（Ｑｐ＿１…Ｑｐ＿ｎ、Ｑｎ＿１…Ｑｎ＿ｎ）をオン状態に制御して発振動作の起動を行い、その後、前記電源電圧（Ｖｃｃ）の前記投入から所定時間経過には、前記コントローラ（２０１）は前記複数のディジタル／アナログ変換器（Ｄ／Ａｐ＿１…Ｄ／Ａｐ＿ｎ、Ｄ／Ａｎ＿１…Ｄ／Ａｎ＿ｎ）の前記複数のＭＯＳトランジスタ（Ｑｐ＿１…Ｑｐ＿ｎ、Ｑｎ＿１…Ｑｎ＿ｎ）をオフ状態に制御して消費電力を削減する（図２参照）。
【発明の効果】
【００２３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００２４】
すなわち、本発明によれば、電源電圧の低下もしくは半導体チップ温度の上昇等の発振器の動作条件の変動により、発振後に発振動作が停止したり、発振安定時間が長くなったり、起動時に発振できないなどと言う不具合を解消することができる。
【発明を実施するための最良の形態】
【００２５】
≪可変利得発振器ＶＧ＿ＯＳＣの構成≫
図１は、本発明のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器ＶＧ＿ＯＳＣの基本構成を示す図である。
【００２６】
同図に示すように、半導体集積回路は、入力端子Ｎ１と帰還端子Ｎ２との間に振動子Ｘｔａｌが接続可能な反転増幅器反転増幅器Ｉｎｖ＿Ａｍｐと、反転増幅器反転増幅器Ｉｎｖ＿ＡｍｐのＰチャンネルＭＯＳトランジスタＭｐ１のソースと電源電圧Ｖｃｃとの間と反転増幅器反転増幅器Ｉｎｖ＿ＡｍｐのＮチャンネルＭＯＳトランジスタＭｎ１のソースと接地電位ＧＮＤとの間にそれぞれ接続されたｎビット入力のディジタル／アナログ変換ユニット１００、１０１とからなる可変利得発振器ＶＧ＿ＯＳＣと、可変利得発振器ＶＧ＿ＯＳＣのアナログ動作条件パラメータが供給されるｎビット出力のアナログ／ディジタル変換ユニット１０２、１０３とを具備する。尚、反転増幅器反転増幅器Ｉｎｖ＿Ａｍｐの入力端子Ｎ１との接地電位ＧＮＤとの間には容量Ｃ１が接続され、反転増幅器反転増幅器Ｉｎｖ＿Ａｍｐの帰還端子Ｎ２と接地電位ＧＮＤとの間には容量Ｃ２が接続され、反転増幅器反転増幅器Ｉｎｖ＿Ａｍｐの出力ＯＵＴと入力端子Ｎ１との間には帰還抵抗Ｒ１が接続され、反転増幅器反転増幅器Ｉｎｖ＿Ａｍｐの出力ＯＵＴと帰還端子Ｎ２との間にはダンピング抵抗Ｒ２が接続され、反転増幅器反転増幅器Ｉｎｖ＿Ａｍｐの入力端子Ｎ１と帰還端子Ｎ２との間には振動子Ｘｔａｌ接続されている。可変利得発振器ＶＧ＿ＯＳＣのアナログ動作条件パラメータに応答するアナログ／ディジタル変換ユニット１０２、１０３のディジタル出力は、ｎビット入出力の１０４、１０５を介してディジタル／アナログ変換ユニット１００、１０１を制御する。
【００２７】
図２は、図１に示した可変利得発振器ＶＧ＿ＯＳＣの構成をより詳細に示す図であり、ｎビット入力のディジタル／アナログ変換ユニット１００、１０１と、ｎビット出力のアナログ／ディジタル変換ユニット１０２とがより詳細に示されている。また、ｎビット入力のディジタル／アナログ変換ユニット１００、１０１と、ｎビット出力のアナログ／ディジタル変換ユニット１０２は、パワーオン検出回路２００とコントローラ２０１とにより制御される。ｎビット入力のディジタル／アナログ変換ユニット１００、１０１は、複数の１ビット入力のディジタル／アナログ変換器Ｄ／Ａ＿ｐ１…Ｄ／Ａ＿ｐｎ、Ｄ／Ａ＿ｎ１…Ｄ／Ａｎ＿ｎとにより構成され、ｎビット出力のアナログ／ディジタル変換ユニット１０２は複数の１ビット出力のＡ／Ｄ＿ｐ１…Ａ／Ｄｐｎとにより構成されている。ｎビット入力のディジタル／アナログ変換ユニット１００、１０１は１ビットのディジタル制御入力信号に応答してアナログ出力パラメータを生成する複数のディジタル／アナログ変換器Ｄ／Ａｐ＿１…Ｄ／Ａｐ＿ｎ、Ｄ／Ａｎ＿１…Ｄ／Ａｎ＿ｎを含む。ディジタル／アナログ変換器Ｄ／Ａｐ＿１…Ｄ／Ａｐ＿ｎ、Ｄ／Ａｎ＿１…Ｄ／Ａｎ＿ｎのそれぞれは、抵抗Ｒｐ＿１…Ｒｐ＿ｎ、Ｒｎ＿１…Ｒｎ＿ｎとＭＯＳトランジスタＱｐ＿１…Ｑｐ＿ｎ、Ｑｎ＿１…Ｑｎ＿ｎとを含むとともに１ビットのディジタル制御入力信号に応答してＭＯＳトランジスタはオン状態とオフ状態とに制御されることにより２値の出力インピーダンスを前記アナログ出力パラメータとして生成するものである。尚、１ビット入力のディジタル／アナログ変換器Ｄ／Ａ＿ｐ１はＭＯＳトランジスタＱｐ＿１と抵抗Ｒｐ＿１との並列接続で構成され、１ビット入力のディジタル／アナログ変換器Ｄ／Ａ＿ｐｎはＭＯＳトランジスタＱｐ＿ｎと抵抗Ｒｐ＿nとの並列接続で構成され、１ビット入力のディジタル／アナログ変換器Ｄ／Ａ＿ｎ１はＭＯＳトランジスタＱｎ＿１と抵抗Ｒｎ＿１との並列接続で構成され、１ビット入力のディジタル／アナログ変換器Ｄ／Ａ＿ｎｎはＭＯＳトランジスタＱｎ＿ｎと抵抗Ｒｎ＿nとの並列接続で構成されている。図示されていないが、１ビット入力のディジタル／アナログ変換器Ｄ／Ａ＿ｐ１にはＭＯＳトランジスタＱｐ＿２と抵抗Ｒｐ＿２との並列接続で構成された１ビット入力のディジタル／アナログ変換器Ｄ／Ａ＿ｐ２が接続され、１ビット入力のディジタル／アナログ変換器Ｄ／Ａ＿ｎ１にはＭＯＳトランジスタＱｎ＿２と抵抗Ｒｎ＿２との並列接続で構成された１ビット入力のディジタル／アナログ変換器Ｄ／Ａ＿ｎ２が接続されている。以下同様に、１ビット入力のディジタル／アナログ変換器Ｄ／Ａ＿ｐ２にはＭＯＳトランジスタＱｐ＿３と抵抗Ｒｐ＿３との並列接続で構成された１ビット入力のディジタル／アナログ変換器Ｄ／Ａ＿ｐ３が接続され、１ビット入力のディジタル／アナログ変換器Ｄ／Ａ＿ｎ２にはＭＯＳトランジスタＱｎ＿３と抵抗Ｒｎ＿３との並列接続で構成された１ビット入力のＤ／Ａ＿ｎ３が接続されている。ここで、ディジタル／アナログ変換器Ｄ／Ａ＿ｐ１のＭＯＳトランジスタＱｐ＿１…ディジタル／アナログ変換器Ｄ／Ａ＿ｐｎのＭＯＳトランジスタＱｐ＿ｎ、ディジタル／ア���ログ変換器Ｄ／Ａ＿ｎ１のＭＯＳトランジスタＱｎ＿１…ディジタル／アナログ変換器Ｄ／Ａ＿ｎｎのＭＯＳトランジスタＱｎ＿ｎのオン抵抗の抵抗値は、ディジタル／アナログ変換器Ｄ／Ａ＿ｐ１の抵抗Ｒｐ＿１…ディジタル／アナログ変換器Ｄ／Ａ＿ｐｎの抵抗Ｒｐ＿ｎ、ディジタル／アナログ変換器Ｄ／Ａ＿ｎ１の抵抗Ｒｎ＿１…ディジタル／アナログ変換器Ｄ／Ａ＿ｎｎの抵抗Ｒｎ＿ｎの抵抗値よりも十分低く設定されている。従って、ディジタル／アナログ変換器Ｄ／Ａ＿ｐ１ＭＯＳトランジスタのＱｐ＿１がオン状態に制御されるとディジタル／アナログ変換器Ｄ／Ａ＿ｐ１はＭＯＳトランジスタＱｐ＿１の低オン抵抗により低出力インピーダンスを生成する一方、ディジタル／アナログ変換器Ｄ／Ａ＿ｐ１のＭＯＳトランジスタＱｐ＿１がオフ状態に制御されるとディジタル／アナログ変換器Ｄ／Ａ＿ｐ１は抵抗Ｒｐ＿１の高抵抗により高出力インピーダンスを生成する。その他のＤ／Ａｐ＿ｎ、Ｄ／Ａｎ＿１…Ｄ／Ａｎ＿ｎの２値の出力インピーダンスも、ディジタル／アナログ変換器Ｄ／Ａ＿ｐ１と同様である。
【００２８】
可変利得発振器ＶＧ＿ＯＳＣのアナログ動作条件パラメータである動作電圧レベルに応答してアナログ／ディジタル変換ユニット１０２の出力より、ディジタル／アナログ変換ユニット１００、１０１のディジタル／アナログ変換器Ｄ／Ａｐ＿１…Ｄ／Ａｐ＿ｎ、Ｄ／Ａｎ＿１…Ｄ／Ａｎ＿ｎに供給される複数の１ビットのディジタル信号が生成される。ｎビット出力のアナログ／ディジタル変換ユニット１０２は、複数の１ビットアナログ／ディジタル変換器Ａ／Ｄ＿ｐ１と１ビットアナログ／ディジタル変換器Ａ／Ｄ＿ｐｎとで構成されている。図示されていないが、１ビットアナログ／ディジタル変換器Ａ／Ｄ＿ｐ１には１ビットアナログ／ディジタル変換器Ａ／Ｄ＿ｐ２が接続され、以下同様に１ビットアナログ／ディジタル変換器Ａ／Ｄ＿ｐ２には１ビットアナログ／ディジタル変換器Ａ／Ｄ＿ｐ３が接続されている。１ビットアナログ／ディジタル変換器Ａ／Ｄ＿ｐ１はＱｐ＿１のソース電圧である検出電圧Ｖｄｅｔ１と参照電圧Ｖｒｅｆ１とを比較する比較器Ｃｏｍｐ１で構成され、１ビットアナログ／ディジタル変換器Ａ／Ｄ＿ｐ２はＭＯＳトランジスタＱｐ＿２のソース電圧である検出電圧Ｖｄｅｔ２と参照電圧Ｖｒｅｆ２とを比較する比較器Ｃｏｍｐ２で構成され、１ビットアナログ／ディジタル変換器Ａ／Ｄ＿ｐ３はＭＯＳトランジスタＱｐ＿３のソース電圧である検出電圧Ｖｄｅｔ３と参照電圧Ｖｒｅｆ３とを比較する比較器Ｃｏｍｐ３で構成され、１ビットアナログ／ディジタル変換器Ａ／Ｄ＿ｐｎはＱｐ＿ｎのソース電圧である検出電圧Ｖｄｅｔｎと参照電圧Ｖｒｅｆｎとを比較する比較器Ｃｏｍｐｎで構成されている。また、図１の制御回路１０４、１０５は、図２ではコントローラ２０１に置換されている。図２のコントローラ２０１は図１５の中央処理ユニット（ＣＰＵ）１５０６で構成することも可能である。しかし、図２の可変利得発振器ＶＧ＿ＯＳＣが図１４のサブ発振回路１５０２を構成して、電源電圧Ｖｃｃ供給中にサブ発振回路１５０２がタイマ１５１１に常時動作クロック信号ＣＬＫ＿Ｓｕｂ＿ａｌｗｓを常時供給する一方、電源電圧Ｖｃｃ供給中に１５０１からの随時動作クロックＣＬＫ＿ｍａｉｎが停止して内部コア１５０６〜１５１０がスリープ状態になる動作モードを実現するために、図２のコントローラ２０１はサブ発振回路１５０２とタイマ１５１１と同時に電源電圧Ｖｃｃの供給開始・供給停止される回路で構成される。
【００２９】
≪パワーオン時の動作≫
図２に示した半導体集積回路は、電源投入時にはパワーオン検出回路２００とコントローラ２０１とにより、下記のように制御される。コントローラ２０１は、制御用のレジスタ２０１＿１を含み、電源投入時にコントローラ２０１の制御用のレジスタ２０１＿１には図１５の不揮発性メモリ１５０８（ＲＯＭ、フラッシュメモリ等）からパワーオン時制御ビット情報が格納される。図２の下部に示すように、制御用のレジスタ２０１＿１の左から順番にディジタル／アナログ変換器Ｄ／Ａ＿ｐ１のＭＯＳトランジスタＱｐ＿１…ディジタル／アナログ変換器Ｄ／Ａ＿ｐｎのＭＯＳトランジスタＱｐ＿ｎ、ディジタル／アナログ変換器Ｄ／Ａ＿ｎ１のＭＯＳトランジスタＱｎ＿１…ディジタル／アナログ変換器Ｄ／Ａ＿ｎｎのＱｎ＿ｎのオン・オフ制御情報”０”…”０”、”１”…“１”が格納される。従って、電源投入時には、ディジタル／アナログ変換器Ｄ／Ａ＿ｐ１のＱｐ＿１…ディジタル／アナログ変換器Ｄ／Ａ＿ｐｎのＭＯＳトランジスタＱｐ＿ｎ、ディジタル／アナログ変換器Ｄ／Ａ＿ｎ１のＭＯＳトランジスタＱｎ＿１…ディジタル／アナログ変換器Ｄ／Ａ＿ｎｎのＭＯＳトランジスタＱｎ＿ｎは全てオン状態に制御される。その結果、可変利得発振器ＶＧ＿ＯＳＣの発振動作の起動を高速化することができる。また、電源電圧投入後、所定時間経過すると制御用のレジスタ２０１＿１の全てのオン・オフ制御情報が”１”…”１”、”０”…“０”へ反転され、ディジタル／アナログ変換器Ｄ／Ａ＿ｐ１のＭＯＳトランジスタＱｐ＿１…ディジタル／アナログ変換器Ｄ／Ａ＿ｐｎのＭＯＳトランジスタＱｐ＿ｎ、ディジタル／アナログ変換器Ｄ／Ａ＿ｎ１のＭＯＳトランジスタＱｎ＿１…ディジタル／アナログ変換器Ｄ／Ａ＿ｎｎのＭＯＳトランジスタＱｎ＿ｎは全てオフ状態に制御される。その結果、可変利得発振器ＶＧ＿ＯＳＣの発振動作中の消費電力が削減される。尚、図２の実施形態だけではなく、図５以降の実施形態においても、電源投入時のパワーオン検出回路２００とコントローラ２０１とによる同一の制御での起動高速化と起動後の低消費電力化とが行われる。
【００３０】
≪定常動作時の監視動作≫
図２に示した半導体集積回路は、電源投入後に起動した可変利得発振器ＶＧ＿ＯＳＣの発振動作中に、可変利得発振器ＶＧ＿ＯＳＣのアナログ動作条件パラメータを監視する。電源電圧の変動もしくは半導体チップ温度の変動等によりアナログ動作条件パラメータ変動すると、負帰還制御によりこのパラメータ変動を抑制して、可変利得発振器ＶＧ＿ＯＳＣの発振が維持されるように制御する。尚、図２において、電源電圧投入後、所定時間経過すると制御用のレジスタ２０１＿１の全てのオン・オフ制御情報が”１”…”１”、”０”…“０”へ反転され、ディジタル／アナログ変換器Ｄ／Ａ＿ｐ１のＭＯＳトランジスタＱｐ＿１…ディジタル／アナログ変換器Ｄ／Ａ＿ｐｎのＭＯＳトランジスタＱｐ＿ｎ、ディジタル／アナログ変換器Ｄ／Ａ＿ｎ１のＭＯＳトランジスタＱｎ＿１…ディジタル／アナログ変換器Ｄ／Ａ＿ｎｎのＭＯＳトランジスタＱｎ＿ｎは全てオフ状態に制御されている。
【００３１】
図２の実施形態では、アナログ／ディジタル変換ユニット１０２のアナログ／ディジタル変換器Ａ／Ｄ＿ｐ１はディジタル／アナログ変換器Ｄ／Ａ＿ｐ１のＱｐ＿１のソースの検出電圧Ｖｄｅｔ１と参照電圧Ｖｒｅｆ１とを比較する。尚、ディジタル／アナログ変換器Ｄ／Ａ＿ｐ１のＱｐ＿１のソースの検出電圧Ｖｄｅｔ１は、電源電圧Ｖｃｃとなっている。アナログ／ディジタル変換ユニット１０２のアナログ／ディジタル変換器Ａ／Ｄ＿ｐ２はディジタル／アナログ変換器Ｄ／Ａ＿ｐ２のＭＯＳトランジスタＱｐ＿２のソースの検出電圧Ｖｄｅｔ２と参照電圧Ｖｒｅｆ２とを比較する。以下同様に、アナログ／ディジタル変換ユニット１０２のアナログ／ディジタル変換器Ａ／Ｄ＿ｐｎはディジタル／アナログ変換器Ｄ／Ａ＿ｐｎのＱｐ＿nのソースの検出電圧Ｖｄｅｔｎと参照電圧Ｖｒｅｆｎとを比較する。尚、Ｖｒｅｆ１＞Ｖｒｅｆ２＞…＞Ｖｒｅｆｎの関係に設定されている。
【００３２】
図３、図２に示した半導体集積回路の定常動作時の監視動作と負帰還制御とによる制御動作の処理フローを示す図である。尚、図３の処理フローは、電源電圧Ｖｃｃが低下しても、可変利得発振器ＶＧ＿ＯＳＣが発振を維持できるように可変利得発振器ＶＧ＿ＯＳＣを負帰還制御する。
【００３３】
まず、ステップ３００にて、半導体集積回路は、Ｖｃｃ＝Ｖｘ＝Ｖｃｃ（ｍｉｎｉ）＋ＶＡ＋αで動作を開始したとする。尚、Ｖｃｃ（ｍｉｎｉ）は、ディジタル／アナログ変換器Ｄ／Ａ＿ｐ１のＱｐ＿１…ディジタル／アナログ変換器Ｄ／Ａ＿ｐｎのＭＯＳトランジスタＱｐ＿ｎ、ディジタル／アナログ変換器Ｄ／Ａ＿ｎ１のＭＯＳトランジスタＱｎ＿１…ディジタル／アナログ変換器Ｄ／Ａ＿ｎｎのＭＯＳトランジスタＱｎ＿ｎが全てオフ状態において、可変利得発振器ＶＧ＿ＯＳＣが発振を維持できる電源電圧の発振動作下限電圧であり、ＶＡは下記に説明され、αは動作マージンである。
【００３４】
ステップ３０１で、電源電圧投入後の所定時間が経過して、制御用のレジスタ２０１＿１の全てのオン・オフ制御情報が”１”…”１”、”０”…“０”へ反転され、ディジタル／アナログ変換器Ｄ／Ａ＿ｐ１のＱｐ＿１…ディジタル／アナログ変換器Ｄ／Ａ＿ｐｎのＱｐ＿ｎ、ディジタル／アナログ変換器Ｄ／Ａ＿ｎ１のＭＯＳトランジスタＱｎ＿１…ディジタル／アナログ変換器Ｄ／Ａ＿ｎｎのＱｎ＿ｎは全てオフ状態に制御されている。一方、アナログ／ディジタル変換器Ａ／Ｄ＿ｐ１の比較器Ｃｏｍｐ１の非反転入力端子（＋）に供給されている参照電圧Ｖｒｅｆ１はＶｘよりも若干低いＶｘ−ＶＡのレベルに設定されている。また、アナログ／ディジタル変換器Ａ／Ｄ＿ｐ２の比較器Ｃｏｍｐ２の非反転入力端子（＋）に供給されている参照電圧Ｖｒｅｆ２は（Ｖｘ−ＶＡ）よりも若干低い（Ｖｘ−ＶＢ）のレベルに設定されている（ＶＡ＜ＶＢ）。以下同様に、アナログ／ディジタル変換器Ａ／Ｄ＿ｎの比較器Ｃｏｍｐｎの非反転入力端子（＋）に供給されている参照電圧Ｖｒｅｆｎは（Ｖｘ−ＶＢ）よりも低い（Ｖｘ−ＶＮ）のレベルに設定されている（ＶＢ＜ＶＮ）。
【００３５】
ステップ３０２で、アナログ／ディジタル変換器Ａ／Ｄ＿ｐ１の比較器Ｃｏｍｐ１の反転入力端子（−）に供給されているディジタル／アナログ変換器Ｄ／Ａ＿ｐ１のＱｐ＿１のソースの検出電圧Ｖｄｅｔ１が比較器Ｃｏｍｐ１の非反転入力端子（＋）に供給されている参照電圧Ｖｒｅｆ１よりも低下しているか否かが判定される。この判定結果が否（ＮＯ）であれば、ステップ３０２の判定処理が継続され、判定結果が是（ＹＥＳ）であれば、ステップ３０３に移行する。
【００３６】
ステップ３０３で、比較器Ｃｏｍｐ１の出力は反転される。比較器Ｃｏｍｐ１の出力反転の情報はコントローラ２０１に伝達され、レジスタ２０１＿１のＱｐ＿１の値は”１”から“０”に反転されＭＯＳトランジスタＱｎ＿１の値は”０”から“１”に反転され、ディジタル／アナログ変換器Ｄ／Ａ＿ｐ１のＱｐ＿１とディジタル／アナログ変換器Ｄ／Ａ＿ｎ１のＭＯＳトランジスタＱｎ＿１とのみがオフ状態からオン状態に変更される。
【００３７】
ステップ３０４で、アナログ／ディジタル変換器Ａ／Ｄ＿ｐ２の比較器Ｃｏｍｐ２の反転入力端子（−）に供給されているディジタル／アナログ変換器Ｄ／Ａ＿ｐ２のＭＯＳトランジスタＱｐ＿２のソースの検出電圧Ｖｄｅｔ２が比較器Ｃｏｍｐ２の非反転入力端子（＋）に供給されている参照電圧Ｖｒｅｆ２よりも低下しているか否かが判定される。この判定結果が否（ＮＯ）であれば、ステップ３０４の判定処理が継続され、判定結果が是（ＹＥＳ）であれば、ステップ３０５に移行する。
【００３８】
ステップ３０５で、比較器Ｃｏｍｐ２の出力は反転される。比較器Ｃｏｍｐ２の出力反転の情報はコントローラ２０１に伝達され、レジスタ２０１＿１のＱｐ＿２の値は”１”から“０”に反転されＱｎ＿２の値は”０”から“１”に反転され、ディジタル／アナログ変換器Ｄ／Ａ＿ｐ２のＭＯＳトランジスタＱｐ＿２とディジタル／アナログ変換器Ｄ／Ａ＿ｎ２のＭＯＳトランジスタＱｎ＿２とのみがオフ状態からオン状態に変更される。
【００３９】
ステップ３０６で、アナログ／ディジタル変換器Ａ／Ｄ＿ｐｎの比較器Ｃｏｍｐｎの反転入力端子（−）に供給されているディジタル／アナログ変換器Ｄ／Ａ＿ｐｎのＱｐ＿ｎのソースの検出電圧Ｖｄｅｔｎが比較器Ｃｏｍｐｎの非反転入力端子（＋）に供給されている参照電圧Ｖｒｅｆｎよりも低下しているか否かが判定される。この判定結果が否（ＮＯ）であれば、ステップ３０６の判定処理が継続され、判定結果が是（ＹＥＳ）であれば、ステップ３０７に移行する。
【００４０】
ステップ３０７で、比較器Ｃｏｍｐｎの出力は反転される。比較器Ｃｏｍｐｎの出力反転の情報はコントローラ２０１に伝達され、レジスタ２０１＿１のＱｐ＿ｎの値は”１”から“０”に反転されＱｎ＿ｎの値は”０”から“１”に反転され、ディジタル／アナログ変換器Ｄ／Ａ＿ｐｎのＱｐ＿ｎとディジタル／アナログ変換器Ｄ／Ａ＿ｎｎのＱｎ＿ｎとがオフ状態からオン状態に変更される。
【００４１】
図４は、図３に示した処理フローにより制御される図２の可変利得発振器ＶＧ＿ＯＳＣの各部の波形を示す図である。同図において、Ｔ０からＴ１の期間は、電源電圧Ｖｃｃが低下しているが、電源電圧ＶｃｃがＶｘ−ＶＡのレベル以下には低下していないので、可変利得発振器ＶＧ＿ＯＳＣは図３のステップ３０１とステップ３０２の判定結果が否（ＮＯ）に示した状態にある。
【００４２】
Ｔ１からＴ２の期間は、電源電圧ＶｃｃがＶｘ−ＶＡのレベル以下には低下しているが、電源電圧ＶｃｃがＶｘ−ＶＢのレベル以下には低下していないので、可変利得発振器ＶＧ＿ＯＳＣは図３のステップ３０２の判定結果が是（ＹＥＳ）とステップ３０３とステップ３０４の判定結果が否（ＮＯ）に示した状態にある。
【００４３】
Ｔ２からＴＮの期間は、電源電圧ＶｃｃがＶｘ−ＶＢのレベル以下には低下しているが、電源電圧ＶｃｃがＶｘ−ＶＮのレベル以下には低下していないので、可変利得発振器ＶＧ＿ＯＳＣは図３のステップ３０４の判定結果が是（ＹＥＳ）とステップ３０５とステップ３０６の判定結果が否（ＮＯ）に示した状態にある。
【００４４】
ＴＮ以降の期間では、電源電圧ＶｃｃがＶｘ−ＶＮのレベル以下に低下しているので、可変利得発振器ＶＧ＿ＯＳＣはステップ３０６の判定結果が是（ＹＥＳ）とステップ３０７に示した状態にある。
【００４５】
その結果、図４に示すように、電源電圧Ｖｃｃが低下するに伴い、図２の可変利得発振器ＶＧ＿ＯＳＣの反転増幅器反転増幅器Ｉｎｖ＿ＡｍｐのＰチャンネルＭＯＳトランジスタＭｐ１のソース電圧ＶＳＭｐ１は電源電圧Ｖｃｃのレベルに近づき、ＮチャンネルＭＯＳトランジスタＭｎ１のソース電圧ＶＳＭｎ１は接地電位ＧＮＤのレベルに近づき、可変利得発振器ＶＧ＿ＯＳＣの発振電圧振幅も電源電圧Ｖｃｃと接地電位ＧＮＤとの電圧差に近づく。
【００４６】
≪その他の実施形態≫
図５は、本発明の他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器可変利得発振器ＶＧ＿ＯＳＣの構成を示す図である。
【００４７】
図５の可変利得発振器ＶＧ＿ＯＳＣが図２の可変利得発振器と相違する点を、下記に説明する。ディジタル／アナログ変換ユニット１００のディジタル／アナログ変換器Ｄ／Ａ＿ｐ１…ディジタル／アナログ変換器Ｄ／Ａ＿ｐｎやディジタル／アナログ変換ユニット１０１のディジタル／アナログ変換器Ｄ／Ａ＿ｎ１…ディジタル／アナログ変換器Ｄ／Ａ＿ｎｎでは、Ｑｐ１とＲｐ１とは直列に接続され、ＱｐｎとＲｐｎとは直列に接続され、Ｑｎ１とＲｎ１とは直列に接続され、ＱｎｎとＲｎｎとは直列に接続されている。アナログ／ディジタル変換ユニット１０２のアナログ／ディジタル変換器Ａ／Ｄ＿ｐ１の比較器Ｃｏｍｐ１の反転入力端子（−）の検出電圧Ｖｄｅｔ１とアナログ／ディジタル変換器Ａ／Ｄ＿ｐｎの比較器Ｃｏｍｐｎの反転入力端子（−）の検出電圧Ｖｄｅｔｎとは、電源電圧Ｖｃｃとなっている。Ｒｐ１…Ｒｐｎ、Ｒｎ１…Ｒｎｎは、等しい抵抗値に設定されている。
【００４８】
図５の実施形態では、電源投入時には、ディジタル／アナログ変換器Ｄ／Ａ＿ｐ１のＱｐ＿１…ディジタル／アナログ変換器Ｄ／Ａ＿ｐｎのＱｐ＿ｎ、ディジタル／アナログ変換器Ｄ／Ａ＿ｎ１のＭＯＳトランジスタＱｎ＿１…ディジタル／アナログ変換器Ｄ／Ａ＿ｎｎのＱｎ＿ｎは全てオン状態に制御される。その結果、可変利得発振器ＶＧ＿ＯＳＣの発振動作の起動を高速化することができる。また、電源電圧投入後、所定時間経過すると、Ｑｐ１、Ｑｎ１のみがオン状態とされる。次に、電源電圧Ｖｃｃの低下とともに、最初はＱｐ２、Ｑｎ２もオン状態とされ、次にＱｐ３、Ｑｎ３もオン状態となり、最終的にはＱｐｎ、Ｑｎｎもオン状態となる。従って、電源電圧Ｖｃｃが低下するに伴い、図５の可変利得発振器ＶＧ＿ＯＳＣにおいても、反転増幅器反転増幅器Ｉｎｖ＿ＡｍｐのＭｐ１のソース電圧ＶＳＭｐ１は電源電圧Ｖｃｃのレベルに近づき、ＮチャンネルＭＯＳトランジスタＭｎ１のソース電圧ＶＳＭｎ１は接地電位ＧＮＤのレベルに近づき、可変利得発振器ＶＧ＿ＯＳＣの発振電圧振幅も電源電圧Ｖｃｃと接地電位ＧＮＤとの電圧差に近づく。
【００４９】
図６は、本発明の他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器ＶＧ＿ＯＳＣの構成を示す図である。
【００５０】
図６の可変利得発振器ＶＧ＿ＯＳＣが図２の可変利得発振器と相違する点を、下記に説明する。図６の可変利得発振器ＶＧ＿ＯＳＣは、アナログ／ディジタル変換ユニット１０３を更に含み、アナログ／ディジタル変換ユニット１０３はアナログ／ディジタル変換器Ａ／Ｄ＿ｎ１…アナログ／ディジタル変換器Ａ／Ｄ＿ｎｎにより構成されている。アナログ／ディジタル変換器Ａ／Ｄ＿ｎ１は反転入力端子（−）に参照電圧ＶｒｅｆＮ１が供給され非反転入力端子（＋）にディジタル／アナログ変換器Ｄ／Ａ＿ｎ１のＭＯＳトランジスタＱｎ＿１のドレイン電圧が供給された比較器ＣｏｍｐＮ１を含み、アナログ／ディジタル変換器Ａ／Ｄ＿ｎ２は反転入力端子（−）に参照電圧ＶｒｅｆＮ２が供給され非反転入力端子（＋）にディジタル／アナログ変換器Ｄ／Ａ＿ｎ２のＭＯＳトランジスタＱｎ＿２のドレイン電圧が供給された比較器ＣｏｍｐＮ２を含み、以下同様にアナログ／ディジタル変換器Ａ／Ｄ＿ｎｎは反転入力端子（−）に参照電圧ＶｒｅｆＮｎが供給され非反転入力端子（＋）にディジタル／アナログ変換器Ｄ／Ａ＿ｎｎのＱｎ＿ｎのドレイン電圧が供給された比較器ＣｏｍｐＮｎを含んでいる。尚、ＶｒｅｆＰ１＞ＶｒｅｆＰ２＞…＞ＶｒｅｆＰｎの関係と、ＶｒｅｆＮ１＜ＶｒｅｆＮ２＜…＜ＶｒｅｆＮｎの関係とに設定されている。
【００５１】
図７は、図６に示した半導体集積回路の定常動作時の監視動作と負帰還制御とによる処理フローを示す図である。図８は、図６に示した半導体集積回路の定常動作時の監視動作と負帰還制御とによる処理フローを示す図である。尚、図７と図８の処理フローは、半導体チップ温度が上昇しても、可変利得発振器ＶＧ＿ＯＳＣが発振を維持できるように可変利得発振器ＶＧ＿ＯＳＣを負帰還制御する。これは、半導体チップ温度の上昇により、抵抗Ｒｐ＿１…Ｒｐ＿ｎ、抵抗Ｒｎ＿１…Ｒｎ＿ｎの抵抗値が増加して、可変利得発振器ＶＧ＿ＯＳＣの反転増幅器反転増幅器Ｉｎｖ＿Ａｍｐの増幅ゲインが低下して、可変利得発振器ＶＧ＿ＯＳＣが発振を維持できなくなることを回避するものである。
【００５２】
まず、図７の処理フローを、説明する。ステップ７００にて、半導体集積回路は、図２の実施形態と同様にＶｃｃ＝Ｖｘ＝Ｖｃｃ（ｍｉｎｉ）＋ＶＡ＋αで動作を開始したとする。
【００５３】
ステップ７０１で、電源電圧投入後の所定時間が経過して、制御用のレジスタ２０１＿１の全てのオン・オフ制御情報が”１”…”１”へ反転され、ディジタル／アナログ変換器Ｄ／Ａ＿ｐ１のＱｐ＿１…ディジタル／アナログ変換器Ｄ／Ａ＿ｐｎのＱｐ＿ｎは全てオフ状態に制御されている。一方、アナログ／ディジタル変換器Ａ／Ｄ＿ｐ１の比較器ＣｏｍｐＰ１の非反転入力端子（＋）に供給されている参照電圧ＶｒｅｆＰ１はＶｘよりも若干低いＶｘ−ＶＡのレベルに設定されている。また、アナログ／ディジタル変換器Ａ／Ｄ＿ｐ２の比較器ＣｏｍｐＰ２の非反転入力端子（＋）に供給されている参照電圧ＶｒｅｆＰ２は（Ｖｘ−ＶＡ）よりも若干低い（Ｖｘ−ＶＢ）のレベルに設定されている（ＶＡ＜ＶＢ）。以下同様に、アナログ／ディジタル変換器Ａ／Ｄ＿ｎの比較器ＣｏｍｐＰｎの非反転入力端子（＋）に供給されている参照電圧ＶｒｅｆＰｎは（Ｖｘ−ＶＢ）よりも低い（Ｖｘ−ＶＮ）のレベルに設定されている（ＶＢ＜ＶＮ）。
【００５４】
ステップ７０２で、アナログ／ディジタル変換器Ａ／Ｄ＿ｐ１の比較器Ｃｏｍｐ１の反転入力端子（−）に供給されているディジタル／アナログ変換器Ｄ／Ａ＿ｐ１のＭＯＳトランジスタＱｐ＿１のドレインの検出電圧ＶｄｅｔＰ１が比較器ＣｏｍｐＰ１の非反転入力端子（＋）に供給されている参照電圧ＶｒｅｆＰ１よりも低下しているか否かが判定される。この判定結果が否（ＮＯ）であれば、ステップ７０２の判定処理が継続され、判定結果が是（ＹＥＳ）であれば、ステップ７０３に移行する。
【００５５】
ステップ７０３で、比較器ＣｏｍｐＰ１の出力は反転される。比較器ＣｏｍｐＰ１の出力反転の情報はコントローラ２０１に伝達され、レジスタ２０１＿１のＱｐ＿１の値は”１”から“０”に反転され、ディジタル／アナログ変換器Ｄ／Ａ＿ｐ１のＭＯＳトランジスタＱｐ＿１のみがオフ状態からオン状態に変更される。
【００５６】
ステップ７０４で、アナログ／ディジタル変換器Ａ／Ｄ＿ｐ２の比較器ＣｏｍｐＰ２の反転入力端子（−）に供給されているディジタル／アナログ変換器Ｄ／Ａ＿ｐ２のＭＯＳトランジスタＱｐ＿２のドレインのＶｄｅｔＰ２が比較器ＣｏｍｐＰ２の非反転入力端子（＋）に供給されている参照電圧ＶｒｅｆＰ２よりも低下しているか否かが判定される。この判定結果が否（ＮＯ）であれば、ステップ７０４の判定処理が継続され、判定結果が是（ＹＥＳ）であれば、ステップ７０５に移行する。
【００５７】
ステップ７０５で、比較器ＣｏｍｐＰ２の出力は反転される。比較器ＣｏｍｐＰ２の出力反転の情報はコントローラ２０１に伝達され、レジスタ２０１＿１のＱｐ＿２の値は”１”から“０”に反転され、ディジタル／アナログ変換器Ｄ／Ａ＿ｐ２のＭＯＳトランジスタＱｐ＿２のみがオフ状態からオン状態に変更される。
【００５８】
ステップ７０６で、アナログ／ディジタル変換器Ａ／Ｄ＿ｐｎの比較器ＣｏｍｐＰｎの反転入力端子（−）に供給されているディジタル／アナログ変換器Ｄ／Ａ＿ｐｎのＭＯＳトランジスタＱｐ＿ｎのドレインのＶｄｅｔＰｎが比較器ＣｏｍｐＰｎの非反転入力端子（＋）に供給されている参照電圧ＶｒｅｆＰｎよりも低下しているか否かが判定される。この判定結果が否（ＮＯ）であれば、ステップ７０６の判定処理が継続され、判定結果が是（ＹＥＳ）であれば、ステップ７０７に移行する。
【００５９】
ステップ７０７で、比較器ＣｏｍｐＰｎの出力は反転される。比較器ＣｏｍｐＰｎの出力反転の情報はコントローラ２０１に伝達され、レジスタ２０１＿１のＱｐ＿ｎの値は”１”から“０”に反転され、ディジタル／アナログ変換器Ｄ／Ａ＿ｐｎのＭＯＳトランジスタＱｐ＿ｎがオフ状態からオン状態に変更される。
【００６０】
次に、図８の処理フローを、説明する。ステップ８００にて、半導体集積回路は、図２の実施形態と同様にＶｃｃ＝Ｖｘ＝Ｖｃｃ（ｍｉｎｉ）＋ＶＡ＋αで動作を開始したとする。
【００６１】
ステップ８０１で、電源電圧投入後の所定時間が経過して、制御用のレジスタ２０１＿１の全てのオン・オフ制御情報が”０”…“０”へ反転され、ディジタル／アナログ変換器Ｄ／Ａ＿ｎ１のＭＯＳトランジスタＱｎ＿１…ディジタル／アナログ変換器Ｄ／Ａ＿ｎｎのＱｎ＿ｎは全てオフ状態に制御されている。一方、アナログ／ディジタル変換器Ａ／Ｄ＿ｎ１の比較器ＣｏｍｐＮ１の反転入力端子（−）に供給されている参照電圧ＶｒｅｆＮ１は接地電位ＧＮＤよりも若干高い（ＧＮＤ＋ＶＡ´）のレベルに設定されている。また、アナログ／ディジタル変換器Ａ／Ｄ＿ｎ２の比較器ＣｏｍｐＮ２の反転入力端子（−）に供給されている参照電圧ＶｒｅｆＮ２は（ＧＮＤ＋ＶＡ´）よりも若干高い（ＧＮＤ＋ＶＢ´）のレベルに設定されている（ＶＡ＜ＶＢ）。以下同様に、アナログ／ディジタル変換器Ａ／Ｄ＿ｎの比較器ＣｏｍｐＮｎの反転入力端子（−）に供給されている参照電圧ＶｒｅｆＮｎは（ＧＮＤ＋ＶＢ´）よりも低い（ＧＮＤ＋ＶＮ´）のレベルに設定されている（ＶＢ＜ＶＮ）。
【００６２】
ステップ８０２で、アナログ／ディジタル変換器Ａ／Ｄ＿ｎ１の比較器ＣｏｍｐＮ１の非反転入力端子（＋）に供給されているディジタル／アナログ変換器Ｄ／Ａ＿ｎ１のＭＯＳトランジスタＱｎ＿１のドレインのＶｄｅｔＮ１が比較器ＣｏｍｐＮ１の反転入力端子（−）に供給されている参照電圧ＶｒｅｆＮ１よりも上昇しているか否かが判定される。この判定結果が否（ＮＯ）であれば、ステップ８０２の判定処理が継続され、判定結果が是（ＹＥＳ）であれば、ステップ８０３に移行する。
【００６３】
ステップ８０３で、比較器ＣｏｍｐＮ１の出力は反転される。比較器ＣｏｍｐＮ１の出力反転の情報はコントローラ２０１に伝達され、レジスタ２０１＿１のＱｎ＿１の値は”０”から“１”に反転され、ディジタル／アナログ変換器Ｄ／Ａ＿ｎ１のＭＯＳトランジスタＱｎ＿１のみがオフ状態からオン状態に変更される。
【００６４】
ステップ８０４で、アナログ／ディジタル変換器Ａ／Ｄ＿ｎ２の比較器ＣｏｍｐＮ２の非反転入力端子（＋）に供給されているディジタル／アナログ変換器Ｄ／Ａ＿ｎ２のＭＯＳトランジスタＱｎ＿２のドレインのＶｄｅｔＮ２が比較器ＣｏｍｐＮ２の反転入力端子（−）に供給されている参照電圧ＶｒｅｆＮ２よりも上昇しているか否かが判定される。この判定結果が否（ＮＯ）であれば、ステップ８０４の判定処理が継続され、判定結果が是（ＹＥＳ）であれば、ステップ８０５に移行する。
【００６５】
ステップ８０５で、比較器ＣｏｍｐＮ２の出力は反転される。比較器ＣｏｍｐＮ２の出力反転の情報はコントローラ２０１に伝達され、レジスタ２０１＿１のＱｎ＿２の値は”０”から“１”に反転され、ディジタル／アナログ変換器Ｄ／Ａ＿ｎ２のＭＯＳトランジスタＱｎ＿２のみがオフ状態からオン状態に変更される。
【００６６】
ステップ８０６で、アナログ／ディジタル変換器Ａ／Ｄ＿ｎｎの比較器ＣｏｍｐＮｎの非反転入力端子（＋）に供給されているディジタル／アナログ変換器Ｄ／Ａ＿ｎｎのＱｎ＿ｎのドレインのＶｄｅｔＮｎが比較器ＣｏｍｐＮｎの反転入力端子（−）に供給されている参照電圧ＶｒｅｆＮｎよりも上昇しているか否かが判定される。この判定結果が否（ＮＯ）であれば、ステップ８０６の判定処理が継続され、判定結果が是（ＹＥＳ）であれば、ステップ８０７に移行する。
【００６７】
ステップ８０７で、比較器ＣｏｍｐＮｎの出力は反転される。比較器ＣｏｍｐＮｎの出力反転の情報はコントローラ２０１に伝達され、レジスタ２０１＿１のＱｎ＿ｎの値は”０”から“１”に反転され、ディジタル／アナログ変換器Ｄ／Ａ＿ｎｎのＱｎ＿ｎがオフ状態からオン状態に変更される。
【００６８】
図９は、図７と図８とに示した処理フローにより制御される図６の半導体集積回路の可変利得発振器ＶＧ＿ＯＳＣの各部の波形を示す図である。同図において、半導体チップ温度の上昇による抵抗値の増大により、Ｔ０からＴ１の期間は、ＭＯＳトランジスタＱｐ＿１のドレイン電圧が低下しているが、ＭＯＳトランジスタＱｐ＿１のドレイン電圧はＶｘ−ＶＡのレベル以下には低下していない。この期間では、ＭＯＳトランジスタＱｎ＿１のドレイン電圧が上昇しているが、ＭＯＳトランジスタＱｎ＿１のドレイン電圧はＧＮＤ＋ＶＡ´のレベル以上には上昇していない。従って、可変利得発振器ＶＧ＿ＯＳＣは図７のステップ７０１とステップ７０２の判定結果が否（ＮＯ）に示した状態と図８のステップ８０１とステップ８０２の判定結果が否（ＮＯ）に示した状態とにある。
【００６９】
更にチップ温度が上昇したＴ１からＴ２の期間は、ＭＯＳトランジスタＱｐ＿１のドレイン電圧がＶｘ−ＶＡのレベル以下に低下しているが、ＭＯＳトランジスタＱｐ＿２のドレイン電圧はＶｘ−ＶＢのレベル以下に低下していない。この期間は、ＭＯＳトランジスタＱｎ＿１のドレイン電圧がＧＮＤ＋ＶＡ´のレベル以上に上昇しているが、ＭＯＳトランジスタＱｎ＿２のドレイン電圧はＧＮＤ＋ＶＢ´のレベル以上には上昇していない。従って、可変利得発振器ＶＧ＿ＯＳＣは図７のステップ７０２の判定結果が是（ＹＥＳ）とステップ７０３とステップ７０４の判定結果が否（ＮＯ）に示した状態と図８のステップ８０２の判定結果が是（ＹＥＳ）とステップ８０３とステップ８０４の判定結果が否（ＮＯ）に示した状態とにある。
【００７０】
更にチップ温度が上昇したＴ２からＴＮの期間は、ＭＯＳトランジスタＱｐ＿２のドレイン電圧がＶｘ−ＶＢのレベル以下に低下しているが、ＭＯＳトランジスタＱｐ＿ｎのドレイン電圧はＶｘ−ＶＮのレベル以下には低下していない。この期間は、ＭＯＳトランジスタＱｎ＿２のドレイン電圧がＧＮＤ＋ＶＢ´のレベル以上に上昇しているが、Ｑｎ＿ｎのドレイン電圧はＧＮＤ＋ＶＮ´のレベル以上には上昇していない。従って、可変利得発振器ＶＧ＿ＯＳＣは図７のステップ７０４の判定結果が是（ＹＥＳ）とステップ７０５とステップ７０６の判定結果が否（ＮＯ）に示した状態と図８のステップ８０４の判定結果が是（ＹＥＳ）とステップ８０５とステップ８０６の判定結果が否（ＮＯ）に示した状態とにある。
【００７１】
更にチップ温度が上昇したＴＮ以降の期間では、ＭＯＳトランジスタＱｐ＿ｎのドレイン電圧がＶｘ−ＶＮのレベル以下に低下しているとともに、Ｑｎ＿ｎのドレイン電圧はＧＮＤ＋ＶＮ´のレベル以上に上昇しているのでＱ、可変利得発振器ＶＧ＿ＯＳＣは図７のステップ７０６の判定結果が是（ＹＥＳ）とステップ７０７に示した状態と図８のステップ８０６の判定結果が是（ＹＥＳ）とステップ８０７に示した状態とにある。
【００７２】
その結果、図９の一番下の波形に示すように、チップ温度が上昇するに伴い、可変利得発振器ＶＧ＿ＯＳＣの発振電圧振幅も電源電圧Ｖｃｃと接地電位ＧＮＤとの電圧差に近づく。
【００７３】
図１０は、本発明の他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器ＶＧ＿ＯＳＣの構成を示す図である。
【００７４】
図１０の可変利得発振器ＶＧ＿ＯＳＣが図２の可変利得発振器と相違する点を、下記に説明する。図１０の可変利得発振器ＶＧ＿ＯＳＣでは、反転増幅器反転増幅器Ｉｎｖ＿Ａｍｐの出力ＯＵＴからの発振出力の振幅電圧が監視される。半導体チップ温度が高温である場合には、抵抗Ｒｐ＿１…Ｒｐ＿ｎ、抵抗Ｒｎ＿１…Ｒｎ＿ｎの抵抗値が高く、出力ＯＵＴからの発振出力の振幅電圧は小さい。これを監視して、出力ＯＵＴからの発振出力の振幅電圧を適正なレベルに回復する負帰還制御が実行される。このため、可変利得発振器ＶＧ＿ＯＳＣの反転増幅器Ｉｎｖ＿Ａｍｐの出力ＯＵＴにはＳｃｈ＿Ｔｒｇと、Ｍａｔｃｈ＿Ｄｅｔと、ＤＥＣとが接続されている。Ｓｃｈ＿Ｔｒｇは４個のシュミットトリガー型ヒステリシスコンパレータを含む。１番目のヒステリシスコンパレータは、電源電圧Ｖｃｃよりも相当低いＶＡをハイレベル参照電圧と出力ＯＵＴからの発振出力の振幅電圧とを比較して、前者よりも後者がハイレベルとなると、ハイレベルを出力する。２番目のヒステリシスコンパレータは、電源電圧Ｖｃｃよりも若干低いＶＢをハイレベル参照電圧と出力ＯＵＴからの発振出力の振幅電圧とを比較して、前者よりも後者がハイレベルとなると、ハイレベルを出力する。３番目のヒステリシスコンパレータは、接地電位ＧＮＤよりも相当高いＶＣをローレベル参照電圧と出力ＯＵＴからの発振出力の振幅電圧とを比較して、前者よりも後者がローレベルとなると、ハイレベルを出力する。４番目のヒステリシスコンパレータは、接地電位ＧＮＤよりも若干高いＶＤをローレベル参照電圧と出力ＯＵＴからの発振出力の振幅電圧とを比較して、前者よりも後者がローレベルとなると、ハイレベルを出力する。Ｍａｔｃｈ＿Ｄｅｔは４個のヒステリシスコンパレータの出力を３段のフリップフロップＦＦでラッチし、ＤＥＣはＭａｔｃｈ＿ＤｅｔのＡ´´´、Ｂ´´´、Ｂ´´´、Ｄ´´´をデコードして、デコード結果をコントローラ２０１に供給する。
【００７５】
図１１は、図１０に示した半導体集積回路の定常動作時の監視動作と負帰還制御による処理フローを示す図である。
【００７６】
まず、図１１の左の処理フローを、説明する。ステップ１１００にて、半導体集積回路は、以前の実施形態と同様に、Ｖｃｃ＝Ｖｘ＝Ｖｃｃ（ｍｉｎｉ）＋ＶＡ＋αで動作を開始したとする。
【００７７】
ステップ１１０１で、電源電圧投入後の所定時間が経過して、制御用のレジスタ２０１＿１の全てのオン・オフ制御情報が”１”…”１”へ反転され、ディジタル／アナログ変換器Ｄ／Ａ＿ｐ１のＭＯＳトランジスタＱｐ＿１…ディジタル／アナログ変換器Ｄ／Ａ＿ｐｎのＭＯＳトランジスタＱｐ＿ｎは全てオフ状態に制御されている。
【００７８】
ステップ１１０２で、１番目のヒステリシスコンパレータによって、電源電圧Ｖｃｃよりも相当低いＶＡのハイレベル参照電圧と出力ＯＵＴからの発振出力の振幅電圧とが比較され、前者よりも後者がハイレベルか否かが判定される。この判定結果が否（ＮＯ）であれば、ステップ１１０２の判定処理が継続され、判定結果が是（ＹＥＳ）であれば、ステップ１１０３に移行する。
【００７９】
ステップ１１０３で、１番目のヒステリシスコンパレータの出力は反転される。この出力反転の情報はコントローラ２０１に伝達され、レジスタ２０１＿１のＱｐ＿１の値は”１”から“０”に反転され、ディジタル／アナログ変換器Ｄ／Ａ＿ｐ１のＭＯＳトランジスタＱｐ＿１のみがオフ状態からオン状態に変更される。
【００８０】
ステップ１１０４で、２番目のヒステリシスコンパレータによって、電源電圧Ｖｃｃよりも若干低いＶＢのハイレベル参照電圧と出力ＯＵＴからの発振出力の振幅電圧とが比較され、前者よりも後者がハイレベルか否かが判定される。この判定結果が否（ＮＯ）であれば、ステップ１１０４の判定処理が継続され、判定結果が是（ＹＥＳ）であれば、ステップ１１０５に移行する。
【００８１】
ステップ１１０５で、２番目のヒステリシスコンパレータの出力は反転される。この出力反転の情報はコントローラ２０１に伝達され、レジスタ２０１＿１のＱｐ＿ｎの値は”１”から“０”に反転され、ディジタル／アナログ変換器Ｄ／Ａ＿ｐｎのＭＯＳトランジスタＱｐ＿ｎがオフ状態からオン状態に変更される。
【００８２】
次に、図１１の右の処理フローを、説明する。ステップ１１１０にて、半導体集積回路は、Ｖｃｃ＝Ｖｘ＝Ｖｃｃ（ｍｉｎｉ）＋ＶＡ＋αで動作を開始したとする。
【００８３】
ステップ１１１１で、電源電圧投入後の所定時間が経過して、制御用のレジスタ２０１＿１の全てのオン・オフ制御情報が”０”…”０”へ反転され、ディジタル／アナログ変換器Ｄ／Ａ＿ｎ１のＭＯＳトランジスタＱｎ＿１…ディジタル／アナログ変換器Ｄ／Ａ＿ｎｎのＱｎ＿ｎは全てオフ状態に制御されている。
【００８４】
ステップ１１１２で、３番目のヒステリシスコンパレータによって、接地電位ＧＮＤよりも相当高いＶＣのハイレベル参照電圧と出力ＯＵＴからの発振出力の振幅電圧とが比較され、前者よりも後者がハイレベルか否かが判定される。この判定結果が否（ＮＯ）であれば、ステップ１１１２の判定処理が継続され、判定結果が是（ＹＥＳ）であれば、ステップ１１１３に移行する。
【００８５】
ステップ１１１３で、３番目のヒステリシスコンパレータの出力は反転される。この出力反転の情報はコントローラ２０１に伝達され、レジスタ２０１＿１のＭＯＳトランジスタＱｎ＿１の値は”０”から“１”に反転され、ディジタル／アナログ変換器Ｄ／Ａ＿ｎ１のＭＯＳトランジスタＱｎ＿１のみがオフ状態からオン状態に変更される。
【００８６】
ステップ１１１４で、４番目のヒステリシスコンパレータによって、接地電位ＧＮＤよりもよりも若干高いＶＤのハイレベル参照電圧と出力ＯＵＴからの発振出力の振幅電圧とが比較され、前者よりも後者がハイレベルか否かが判定される。この判定結果が否（ＮＯ）であれば、ステップ１１１４の判定処理が継続され、判定結果が是（ＹＥＳ）であれば、ステップ１１１５に移行する。
【００８７】
ステップ１１１５で、４番目のヒステリシスコンパレータの出力は反転される。この出力反転の情報はコントローラ２０１に伝達され、レジスタ２０１＿１のＱｎ＿ｎの値は”０”から“１”に反転され、ディジタル／アナログ変換器Ｄ／Ａ＿ｎｎのＱｎ＿ｎがオフ状態からオン状態に変更される。
【００８８】
図１２は、図１１に示した処理フローにより制御される図１０の半導体集積回路のＶＧ＿ＯＳＣの各部の波形を示す図である。同図では、半導体チップ温度が高温であるため、抵抗Ｒｐ＿１…Ｒｐ＿ｎ、抵抗Ｒｎ＿１…Ｒｎ＿ｎの抵抗値が高く、出力ＯＵＴからの発振出力の振幅電圧は小さい。
【００８９】
Ｔ０からＴ１の期間は、起動直後の出力ＯＵＴからの発振出力の振幅電圧は小さく、１番目のヒステリシスコンパレータのハイレベル参照電圧ＶＡに到達していなく、３番目のヒステリシスコンパレータのローレベル参照電圧ＶＣに到達していない。
【００９０】
従って、Ｔ１からＴ２の期間で、Ｔ０からＴ１の期間での監視結果に応答して、ステップ１１０３によりＭＯＳトランジスタＱｐ＿１がオン状態に制御され、ステップ１１１３によりＭＯＳトランジスタＱｎ＿１がオン状態に制御され、出力ＯＵＴからの発振出力の振幅電圧が増加する。しかし、出力ＯＵＴからの発振出力の振幅電圧はまだ小さく、１番目のヒステリシスコンパレータのハイレベル参照電圧ＶＡに到達しているが、２番目のヒステリシスコンパレータのハイレベル参照電圧ＶＢに到達していない。また、振幅電圧はまだ小さく、３番目のヒステリシスコンパレータのローレベル参照電圧ＶＣに到達しているが、４番目のヒステリシスコンパレータのハイレベル参照電圧ＶＤに到達していない。
【００９１】
従って、Ｔ２以降の期間で、Ｔ１からＴ２の期間の期間での監視結果に応答して、ステップ１１０５によりＭＯＳトランジスタＱｐ＿ｎがオン状態に制御され、ステップ１１１５によりＱｎ＿ｎがオン状態に制御され、出力ＯＵＴからの発振出力の振幅電圧が増加する。その結果、振幅電圧が増大して、３番目のヒステリシスコンパレータのローレベル参照電圧ＶＣに到達するとともに、４番目のヒステリシスコンパレータのハイレベル参照電圧ＶＤに到達するようになる。
【００９２】
図１３は、本発明の更に他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器ＶＧ＿ＯＳＣの構成を示す図である。
【００９３】
図１３の可変利得発振器ＶＧ＿ＯＳＣが図２の可変利得発振器と相違する点を、下記に説明する。まず、アナログ／ディジタル変換ユニット１０２、１０３とは、それぞれデルタシグマＡ／Ｄ変換器ΔΣＡ／Ｄｐ、ΔΣＡ／Ｄｎとにより構成されている。良く知られているように、デルタシグマＡ／Ｄ変換器は入力アナログ信号のレベルに対応する密度の１ビットディジタル出力を形成する。すなわち、入力アナログ信号のレベルは、１ビットディジタル出力のパルスの密度に変換される。従って、入力アナログ信号が低レベルならば１ビットディジタル出力のパルスは粗となり、入力アナログ信号が高レベルならば１ビットディジタル出力のパルスは密となる。
【００９４】
図１３の実施形態では、デルタシグマＡ／Ｄ変換器ΔΣＡ／Ｄｐの入力に接続された抵抗Ｒｐ＿Ｓはディジタル／アナログ変換器Ｄ／Ａ＿ｐ１と直列接続され、デルタシグマＡ／Ｄ変換器ΔΣＡ／Ｄｎの入力に接続された抵抗Ｒｎ＿Ｓはディジタル／アナログ変換器Ｄ／Ａ＿ｎ１と直列接続されている。電源電圧Ｖｃｃの低下によって、抵抗Ｒｐ＿Ｓや抵抗Ｒｎ＿Ｓのアナログ電圧が低下すると、デルタシグマＡ／Ｄ変換器ΔΣＡ／Ｄｐ、ΔΣＡ／Ｄｎの各出力の１ビットディジタル出力のパルスの密度が低下する。すると、コントローラ２０１は、ディジタル／アナログ変換ユニット１００でＭＯＳトランジスタＱｐ＿１をオン状態に制御し、ディジタル／アナログ変換ユニット１０１でＭＯＳトランジスタＱｎ＿１をオン状態に制御する。それでも、抵抗Ｒｐ＿Ｓや抵抗Ｒｎ＿Ｓのアナログ電圧が低いならば、コントローラ２０１は、ディジタル／アナログ変換ユニット１００でＭＯＳトランジスタＱｐ＿２もオン状態に制御し、ディジタル／アナログ変換ユニット１０１でＭＯＳトランジスタＱｎ＿２もオン状態に制御する。電源電圧Ｖｃｃが大幅に低下すると、コントローラ２０１は、ディジタル／アナログ変換ユニット１００でＭＯＳトランジスタＱｐ＿ｎもオン状態に制御し、ディジタル／アナログ変換ユニット１０１でＱｎ＿ｎもオン状態に制御する。従って、デルタシグマＡ／Ｄ変換器で構成されたアナログ／ディジタル変換ユニット１０２、１０３とはコントローラ２０１と少ないディジタル制御出力信号線により接続可能となり、ディジタル／アナログ変換ユニット１００、１０１を制御することが可能となる。
【００９５】
図１４は、図１３に示した半導体集積回路のデルタシグマＡ／Ｄ変換器による負帰還制御の処理フローを示す図である。上側のステップ１４００〜１４０２はアナログ／ディジタル変換ユニット１０２のデルタシグマＡ／Ｄ変換器ΔΣＡ／Ｄｐによる制御を示し、下側のステップ１４１０〜１４１２はアナログ／ディジタル変換ユニット１０３のデルタシグマＡ／Ｄ変換器ΔΣＡ／Ｄｎによる制御を示す。
【００９６】
図１５は、図２、図５、図６、図１０、図１３のいずれかの可変利得発振器ＶＧ＿ＯＳＣをサブ発振回路１５０２として内蔵するＬＳＩチップの構成を示している。このＬＳＩチップには、ＣＰＵ１５０６、ＲＡＭ１５０７、不揮発性メモリ１５０８、周辺モジュール１５０９、Ｉ／Ｏポート１５１０の内部コアが含まれている。これらの内部コアの高速動作時には、ＬＳＩチップのメイン発振回路１５０１は数ＭＨｚ以上の高速の随時動作クロックＣＬＫ＿ｍａｉｎを供給する。これらの内部コアの低速動作時には、ＬＳＩチップのサブ発振回路１５０２は数十ＫＨｚの低速のＣＬＫ＿Ｓｕｂ＿ｓｌｃｔを供給する。また、サブ発振回路１５０２は、タイマ（ウォッチドッグタイマ）１５１１、スリープ解除信号検出回路等の常時動作内部コアに常時動作クロック信号ＣＬＫ＿Ｓｕｂ＿ａｌｗｓを供給する。常時動作内部コアに常時動作クロック信号ＣＬＫ＿Ｓｕｂ＿ａｌｗｓを供給するため、サブ発振回路１５０２は低消費電力とする必要がある。この低消費電力化のために、図２、図５、図６、図１０、図１３のいずれかの可変利得発振器ＶＧ＿ＯＳＣがサブ発振回路１５０２としてＬＳＩチップ中に内蔵されている。その結果、常時動作クロック信号ＣＬＫ＿Ｓｕｂ＿ａｌｗｓを供給するサブ発振回路１５０２は、メイン発振回路１５０１よりも低消費電力の動作が可能とされている。
【００９７】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【図面の簡単な説明】
【００９８】
【図１】図１は、本発明のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器の基本構成を示す図である。
【図２】図２は、図１に示した可変利得発振器の構成をより詳細に示す図である。
【図３】図３、図２に示した半導体集積回路の定常動作時の監視動作と負帰還制御とによる制御動作の処理フローを示す図である。
【図４】図４は、図３に示した処理フローにより制御される図２の半導体集積回路の可変利得発振器の各部の波形を示す図である。
【図５】図５は、本発明の他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器の構成を示す図である。
【図６】図６は、本発明の他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器の構成を示す図である。
【図７】図７は、図６に示した可変利得発振器の負帰還制御の処理フローを示す図である。
【図８】図８は、図６に示した可変利得発振器の負帰還制御の処理フローを示す図である。
【図９】図９は、図７と図８とに示した処理フローにより制御される図６の可変利得発振器の各部の波形を示す図である。
【図１０】図１０は、本発明の他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器の構成を示す図である。
【図１１】図１１は、図１０に示した可変利得発振器の負帰還制御の処理フローを示す図である。
【図１２】図１２は、図１１に示した処理フローにより制御される図１０の可変利得発振器の各部の波形を示す図である。
【図１３】図１３は、本発明の更に他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器の構成を示す図である。
【図１４】図１４は、図１３に示した可変利得発振器の負帰還制御の処理フローを示す図である。
【図１５】図１５は、図２、図５、図６、図１０、図１３のいずれかの可変利得発振器をサブ発振回路として内蔵するＬＳＩチップの構成を示す図である。
【符号の説明】
【００９９】
ＶＧ＿ＯＳＣ  可変利得発振器
Ｘｔａｌ  振動子
Ｉｎｖ＿Ａｍｐ
Ｍｐ１  ＰチャンネルＭＯＳトランジスタ
Ｍｎ１  ＮチャンネルＭＯＳトランジスタ
Ｖｃｃ  電源電圧
ＧＮＤ  接地電位
１００、１０１  ディジタル／アナログ変換ユニット
Ｄ／Ａｐ＿１…Ｄ／Ａｐ＿ｎ、Ｄ／Ａｎ＿１…Ｄ／Ａｎ＿ｎ  ディジタル／アナログ変換器
Ｒｐ＿１…Ｒｐ＿ｎ、Ｒｎ＿１…Ｒｎ＿ｎ  抵抗
Ｑｐ＿１…Ｑｐ＿ｎ、Ｑｎ＿１…Ｑｎ＿ｎ  ＭＯＳトランジスタ
１０２、１０３  アナログ／ディジタル変換ユニット
１０４、１０５  制御回路
２００  パワーオン検出回路
２０１  コントローラ
２０１＿１  レジスタ
【図１】
2007274109.tif 000003
【図２】
2007274109.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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