(57)【要約】【課題】試験プログラムによるバッファメモリ試験は、試験プログラムを格納しているＲＯＭのアクセスタイムが遅いため、バッファメモリの容量が大きくなると試験時間が長くなり、通信装置の立上げ時間が遅くなるという問題があった。【解決手段】バッファメモリ３００の正常性を試験するための試験パターンを生成する試験パターン生成部１１０と、試験パターンと同じパターンの照合パターンを生成し、バッファメモリ３００に書込まれた試験パターンを読出した読出データと照合パターンとを比較して一致しているか否かの照合を行う試験パターン照合部１１１と、それらを制御する試験制御レジスタ１０９とを備えたバッファメモリ試験回路を通信処理集積回路１００に組込むことにより、試験時間を短縮した。【選択図】図１
2007200073.tif 000002
【特許請求の範囲】
【請求項１】
通信処理集積回路に接続されたバッファメモリの試験回路において、
前記バッファメモリの正常性を試験するための試験パターンを生成する試験パターン生成部と、
前記試験パターンと同じパターンの照合パターンを生成し、前記バッファメモリに書込まれた前記試験パターンを読出した読出データと前記照合パターンとを比較して一致しているか否かの照合を行う試験パターン照合部と、
前記試験パターン生成部及び試験パターン照合部を制御する試験制御レジスタとを備え、前記通信処理集積回路に組込まれることを特徴とするバッファメモリ試験回路。
【請求項２】
前記試験パターン生成部がカウントアップパターン試験、カウントダウンパターン試験及び固定パターン試験の試験パターンを生成することを特徴とする請求項１記載のバッファメモリ試験回路。
【請求項３】
前記試験制御レジスタは前記試験パターンを指定するレジスタと試験を開始するレジスタを有することを特徴とする請求項１又は２記載のバッファメモリ試験回路。
【請求項４】
前記バッファメモリがバースト転送式又はバースト転送未対応のバッファメモリであることを特徴とする請求項１〜３のいずれかに記載のバッファメモリ試験回路。
【請求項５】
通信処理集積回路に接続されたバッファメモリの試験方法において、前記バッファメモリの全アドレスに試験パターンを書込み後、書込まれた試験パターンを各アドレス毎に読出し、読出したデータと、前記試験パターンと同じパターンの照合パターンとを比較して一致しているか否かの照合を行い、前記全アドレスについて各アドレス毎に前記読出し、照合を繰返すことを特徴とするバッファメモリ試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信処理集積回路に接続されたバッファメモリの試験回路及びバッファメモリ試験方法に関するものである。
【背景技術】
【０００２】
従来、情報処理装置のシステム立ち上げ時のメモリ試験として、主メモリよりもアクセスタイムの遅いＲＯＭに格納されている制御ファームウェアにより主メモリの一部の領域のメモリ試験を行った後、制御ファームウェアのメモリ試験コードを主メモリの領域の一部に展開し、そのメモリ試験コードを用いて残りの領域のメモリ試験を行っているものがある（特許文献１参照）。
また、コンピュータシステムにおいて、メモリ毎にその内部構成が異なる場合でも、メモリ試験プログラムに対して、メモリ毎の対応関係を外部から入力することで、メモリ試験プログラムを汎用的に使用するメモリ試験を行っているものがある（特許文献２参照）。
これらはいずれもコンピュータ関連であり、しかも試験プログラムによりメモリの試験を行っている。
【特許文献１】特開２０００−０９００１４号公報
【特許文献２】特開２００１−３３８４９７号公報
【０００３】
また、通信装置においては、通信処理を行う特定用途向け集積回路として設計された通信処理集積回路に接続されたバッファメモリの正常性試験は、マイクロプロセッサ上で動作する読出専用メモリ（ＲＯＭ）に格納された試験プログラムにより行われている。
図７はこのような従来技術のブロック図を示している。
中央のブロックは通信処理集積回路１０であり、マイクロプロセッサ２０及びバッファメモリ３０に接続されている。通信処理集積回路１０は図の右側からデータを受信し、太い矢印で示したように所定の処理を行った後に、左側よりデータを送信するものである。
【０００４】
通信処理集積回路１０はデータ処理部１１、書込制御部１２、双方向バッファ１３、読出制御部１４、データ処理部１５、アドレス制御部１６、マイクロプロセッサインタフェース１７、入出力レジスタ１８を備え、バッファメモリ３０とは制御・アドレスバス３１、データバス３２で接続されている。
バッファメモリ３０の正常性試験はＲＯＭに格納された試験プログラムが通信処理集積回路１０の入出力レジスタ１８を制御し、バッファメモリ３０の各アドレス毎に試験パターンの書込み、読出し、照合を全アドレス分繰返して行うことにより実施していた。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、試験プログラムによるメモリ試験は、試験プログラムを格納しているＲＯＭのアクセスタイムが遅いため、バッファメモリの容量が大きくなると試験時間が長くなり、通信装置自体の立上げ時間が遅くなるという問題があった。
【課題を解決するための手段】
【０００６】
上記した課題を解決するため、本発明は、通信処理集積回路に接続されたバッファメモリの試験回路において、バッファメモリの正常性を試験するための試験パターンを生成する試験パターン生成部と、試験パターンと同じパターンの照合パターンを生成し、バッファメモリに書込まれた試験パターンを読出した読出データと前記照合パターンとを比較して一致しているか否かの照合を行う試験パターン照合部と、試験パターン生成部及び試験パターン照合部を制御する試験制御レジスタとを備えたバッファメモリ試験回路を通信処理集積回路に組込むようにしたものである。
【発明の効果】
【０００７】
本発明は試験パターン生成部と試験パターン照合部とそれらを制御する試験制御レジスタとを通信処理集積回路に設け、通信処理集積回路にバッファメモリの試験機能を持たせることにより、バッファメモリの試験時間を大幅に短縮し、通信装置の立上げ時間を高速にすることができる。
【発明を実施するための最良の形態】
【０００８】
本発明は、通信装置における通信処理集積回路に接続されたバッファメモリの試験回路であって、バッファメモリの正常性を試験するための試験パターンを生成する試験パターン生成部と、試験パターンと同じパターンの照合パターンを生成し、バッファメモリに書込まれた試験パターンを読出した読出データと照合パターンとを比較して一致しているか否かの照合を行う試験パターン照合部と、試験パターン生成部及び試験パターン照合部を制御する試験制御レジスタとを備えたバッファメモリ試験回路を通信処理集積回路に組込み、カウントアップパターン試験、カウントダウンパターン試験及び固定パターン試験を行うことにより試験時間を短縮し、通信装置の立ち上げ時間の高速化を実現した。
【実施例１】
【０００９】
図１は本発明の実施例１を示すブロック図である。
中央のブロックは通信処理集積回路１００であり、マイクロプロセッサ２００及びバッファメモリ３００に接続されている。通信処理集積回路１００は図１の右側からデータを受信し、太い矢印で示したように所定の処理を行った後に、左側よりデータを送信するものである。
マイクロプロセッサ２００は初期設定を行うもので、ＲＯＭやＲＡＭが必要であるが図示を省略している。
バッファメモリ３００は通信処理集積回路１００に接続されてデータを一次蓄積するために使用されるものである。
【００１０】
通信処理集積回路１００はデータ処理部１０１、書込制御部１０２、双方向バッファ１０３、読出制御部１０４、データ処理部１０５、アドレス制御部１０６、マイクロプロセッサインタフェース１０７及び入出力レジスタ１０８を備えており、従来と同様の機能を有している。
また、バッファメモリ３００の正常性を試験するために、試験パターンを生成する試験パターン生成部１１０、照合パターンを生成し、バッファメモリ３００に書込まれた試験パターンの読出しデータと照合パターンとを比較して一致しているか否かの照合を行う試験パターン照合部１１１、及び試験パターン生成部１１０と試験パターン照合部１１１を制御する試験制御レジスタ１０９を備えている。
【００１１】
データ処理部１０１にはデータが入力され、バッファメモリ３００の書込アドレス、データ及び書込データ有効信号が書込制御部１０２に接続される。
書込制御部１０２とアドレス制御部１０６との間は、書込要求線及びデータ処理部１０１と書込制御部１０２間と同じ書込アドレスが接続される。
アドレス制御部１０６とバッファメモリ３００の間は、バッファメモリ３００に対する制御・アドレスバス３０１が接続される。
書込制御部１０２と双方向バッファ１０３の間はデータ線が接続され、双方向バッファ１０３とバッファメモリ３００の間はデータの書込み・読出しを行うための双方向データバス３０２が接続されている。書込制御部１０２からは書込データＷが双方向バッファ１０３を経由してバッファメモリ３００に接続される。
【００１２】
読出制御部１０４とアドレス制御部１０６の間は読出要求線及び読出アドレスが接続される。
読出制御部１０４とバッファメモリ３００の間は、双方向バッファ１０３を経由して読出データＲとその読出データ有効信号が接続される。
読出制御部１０４とデータ処理部１０５の間は、バッファメモリ３００の読出アドレス、バッファメモリ３００からの読出データ及びその読出データ有効信号が接続される。
入力レジスタ１０８は、バッファメモリ３００の各アドレス毎の書込み・読出しの制御とデータの入出力を行うためのレジスタであり、マイクロプロセッサインタフェース１０７を介してマイクロプロセッサ２００のプログラムからの制御を受ける。
【００１３】
試験制御レジスタ１０９は試験パターン生成部１１０と試験パターン照合部１１１を制御するためのもので、試験パターンの指定、固定試験パターンの指定、試験結果の参照が可能である。
試験制御レジスタ１０９と試験パターン生成部１１０の間は、試験パターンの指定線、固定試験パターンの指定線が接続される。
試験制御レジスタ１０９と試験パターン照合部１１１の間は、試験パターンの指定線、固定試験パターンの指定線及び試験結果信号が接続される。
試験制御レジスタ１０９は、マイクロプロセッサインタフェース１０７を介して、マイクロプロセッサ２００のプログラムからの制御を受ける。
【００１４】
試験パターン生成部１１０とアドレス制御部１０６の間は試験データ読出要求線と読出アドレスが接続される。
試験パターン生成部１１０は、試験制御レジスタ１０９に制御されて、カウントアップパターン試験、カウントダウンパターン試験及び固定パターン試験のそれぞれの試験パターンを生成し、書込アドレスと書込試験パターンを書込制御部１０２に出力する。
試験パターン照合部１１１は、試験制御レジスタ１０９に制御されて、照合パターンを生成すると共に読出制御部１０４で受信した読出データとそのデータ有効信号を受けて読出データと照合パターンを比較し、一致しているか否かの照合を行う。
【００１５】
バッファメモリ３００は、連続したデータを扱うため、同期式かつバースト機能を持つダイナミックＲＡＭ（ＳＤＲＡＭ）などを使用する。
１回の書込み又は読出しのブロックサイズ（ＢＳ）はバースト長（ＢＬ）とワード長（ＷＬ）で決まる。例えばバースト長を８、ワード長を４バイトとすればブロックサイズは３２バイトとなる。
試験すべきブロック数（ＢＮ）は、バッファメモリの容量とブロックサイズで決まる。例えば容量が８，３８８，６０８バイトでかつブロックサイズが３２バイトの場合は、試験ブロック数は、２６２，１４４ブロックとなる。
【００１６】
バッファメモリ３００の試験は、通信装置の初期化の段階で行われ、試験時はデータ処理が一停止していることを前提とする。
試験制御レジスタ１０９には、試験パターンを指定するレジスタと試験を開始させるレジスタがあり、カウントアップパターン試験、カウントダウンパターン試験及び固定パターン試験の３種類から指定して選択することが可能である。また、固定パターン試験が選択された場合は、その固定パターンを指定することができる。
試験パターンのパターン長（ＰＬ）は、１，２，４のような２の階乗を、ワード長とバッファメモリ容量を考慮して選択するが、実施例１では２バイト＝１６ビットとする。
【００１７】
また、通信処理集積回路１００でデータ処理されるデータの通信速度がＳギガビット／秒とした時、通信処理集積回路１００に組込まれた試験に関連する各部は、試験パターンの生成速度、バッファメモリ３００への書込平均速度、バッファメモリ３００からの読出平均速度及び試験パターンの照合速度が全てＳギガビット／秒になるように高速に動作する。
【００１８】
図２〜図５は実施例１の動作を示すフローチャートである
ここでは、図１及び図２を参照してカウントアップパターン試験を例にその動作を説明する。
マイクロプロセッサ２００からパターン試験としてカウントアップパターン試験を指定し、かつ試験制御レジスタ１０９の試験開始レジスタを有効にすると、カウントアップパターン試験が開始される。
図２のフローチャート（その１）においては、ステップＳ１で試験開始レジスタを有効にするための試験開始トリガが有効かどうか判断され、有効な場合はステップＳ２に進み、試験制御レジスタ１０９の試験中表示を示す情報を、書込ブロックアドレス＝０、試験結果＝非ＮＧ側即ちＯＫ側に初期化する。
ステップＳ３では試験パターン指定がカウントアップパターン試験なのでＹＥＳとなり、カウントアップパターン試験が開始される。
ステップＳ３がＮＯの場合はステップＳ４に進み、試験パターン試験がＹＥＳの場合はカウントダウンパターン試験となり、ＮＯの場合は固定パターン試験となる。
【００１９】
図３のフローチャート（その２）のステップＳ１０１では、書込試験パターン＝０、照合パターン＝０にセットされる。
試験パターン生成部１１０は試験制御レジスタ１０９に制御されて、書込試験パターンを生成する。
【００２０】
図６は試験パターンを示す図で、ブロックアドレスに対し、１サイクル毎にカウントアップするカウントアップパターン試験の書込試験パターンを示している。
書込試験パターンは、初期値を０として、１サイクル毎に１ずつ加算していき、ＦＦＦＦ（１６進数）の次は０に戻り、また１ずつ加算していく。
書込試験パターンと共にブロックアドレスが生成される。ブロックアドレスは初期値を０とし、ブロックサイズの半分のサイクル数毎に１ずつ加算されて、ブロック数（ＢＮ）−１まで加算される。
上記した例のように、ブロックサイズ（ＢＳ）＝３２、パターン長（ＰＬ）＝２なので、ブロックサイズパターン当たりは１６パターンとなる。１パターンを１サイクル処理とすれば、ブロックサイズの半分即ち（ＢＳ）÷（ＰＬ）のサイクル数毎に１ずつ加算されるわけである。
【００２１】
具体的には、図６に示したように、ブロックアドレス０００００（１６進数）に対し、００００，０００１，０００２，０００３，…０００Ｆ（１６進数）の１６値、
ブロックアドレス＝００００１（１６進数）に対し、００１０，００１１，００１２，００１３，…００１Ｆ（１６進数）の１６値、…
ブロックアドレス＝００ＦＦＦ（１６進数）に対し、ＦＦＦ０，ＦＦＦ１，ＦＦＦ２，ＦＦＦ３，…ＦＦＦＦ（１６進数）の１６値、…
ブロックアドレス＝７ＦＦＦＦ（１６進数）に対し、ＦＦＦ０，ＦＦＦ１，ＦＦＦ２，ＦＦＦ３，…ＦＦＦＦ（１６進数）の１６値がそれぞれ対応する。
【００２２】
試験パターン生成部１１０で生成された書込アドレスと書込試験パターンを受けて、書込制御部１０２はアドレス制御部１０６に書込要求を有効にすると共に書込アドレスを出力する。
ステップＳ１０２では試験パターン生成部１１０から書込ブロックアドレスと書込試験パターンを出力し、ステップＳ１０３でブロックサイズ分出力した場合はＹＥＳとなってステップＳ１０４に進む。ブロックサイズ分出力してない場合はステップＳ１０４に進み、書込試験パターンを＋１加算してステップＳ１０２に戻り、これをブロックサイズ分になるまで繰返す。
【００２３】
アドレス制御部１０６からの書込要求応答が有効になるのを受けて、タイミングを取り、バースト転送式メモリの場合はそれに合わせて速度・バス幅が交換され、バースト化した書込試験パターンを双方向バッファ１０３を介してデータバス３０２を通し、バッファメモリ３００に出力して書込む。バースト転送未対応のバッファメモリの場合はバースト長を１とした同様な変換を行う。
ステップＳ１０５ではこのバッファメモリ３００に対するブロックアドレスと書込試験パターンの書込処理を行う。
ステップＳ１０６では書込ブロックアドレスがブロック数−１と等しいかチェックされ、ＹＥＳの場合はステップＳ１０８に進み、ＮＯの場合はステップＳ１０７で書込ブロックアドレスを＋１加算してステップＳ１０２に戻り、これを繰返す。
このようにしてバッファメモリの全ブロックのアドレスに書込試験パターンが書込まれる。
なお、ブロックアドレスはバッファメモリに対する先頭バーストのアドレスになる。
【００２４】
ステップＳ１０６において書込ブロックアドレスがブロック数−１と等しくなると、次のサイクルのステップＳ１０８で読出ブロックアドレス＝０にセットし、バッファメモリ３００からの読出要求処理を開始する。
読出要求は、試験パターン生成部１１０が書込試験パターンを全て生成した後、すぐに試験パターン生成部１１０から読出制御部１０４に出される。
具体的には、試験パターン生成部１１０はアドレス制御部１０６を経て読出制御部１０４にステップＳ１０９で試験読出要求を有効にし、読出ブロックアドレスを出力する。
ステップＳ１１０ではバッファメモリ３００に対するブロックアドレス及び試験パターンを読出す。
ステップＳ１０１では試験パターン照合部１１１で生成され、書込試験パターンと同じパターンの照合パターンと読出データとを比較して一致しているか否かの照合をし、一致している場合はステップＳ１１３に進み、不一致の場合はステップＳ１１２で試験結果をＮＧ側にしてステップＳ１１３に進む。
【００２５】
ステップＳ１１３ではパターンの照合がブロックサイズ分について行われたかチェックし、ＹＥＳの場合はステップＳ１１５に進み、ＮＯの場合はステップＳ１１４で照合パターンを＋１加算してステップＳ１１１に戻り、これを繰返す。
ステップＳ１１５では読出ブロックアドレスがブロック数−１と等しいか判断され、ＹＥＳの場合はステップＳ１１７で試験読出要求を無効にして、試験を終了する。ＮＯの場合はステップＳ１１６で読出ブロックアドレスを＋１加算してステップＳ１０９に戻り、以降ブロックサイズの半分のサイクル数毎に１ずつ加算していく。読出ブロックアドレスがブロック数−１になるまでこれを繰返す。
【００２６】
装置としての実際の試験パターンの読出しは、アドレス制御部１０６から読出制御部１０４に対する試験読出要求応答が有効になったことを受けて、各アドレス毎にタイミングを取って双方向バッファ１０３を入力に切替え、データバス３０２からバースト化された試験パターンを受信する。
そのバーストサイクル終了後、双方向バッファ１０３を出力に切替える。読出制御部１０４では双方向バッファ１０３を介して受信したバースト化された試験パターンを速度・バス幅の変換を行い、読出データとしてそのデータ有効信号と共に試験パターン照合部１１１に出力する。なお、バースト化されていない場合はバースト長を１とした同様な変換を行う。
試験パターン照合部１１１では読出データと照合パターンとを比較して一致しているか否か試験パターンの照合を行う。
【００２７】
試験パターン照合部１１１で生成される照合パターンは、試験パターン生成部１１０で生成された書込試験パターンと同じパターンであり、初期値０から始まり、１サイクル毎に１ずつ加算されていき、ＦＦＦＦ（１６進数）の次は０に戻り、また１ずつ加算されていくように変化する。
読出データと照合パターンの照合は各サイクル毎即ち各アドレス毎に行い、不一致の場合は試験結果をＮＧ側とし、全アドレスについて各アドレス毎にこれを繰返す。
読出ブロックアドレスがブロック数−１になり、データ有効信号が無効側になると全ブロックの読出しが終了し、試験制御レジスタ１０９が持つ試験中表示を表す情報が初期状態にクリアされ、試験終了となる。
なお、試験結果は試験開始時にＯＫ側に初期化される。
【００２８】
カウントダウンパターン試験は図４のフローチャート（その３）で実行され、固定パターン試験は図５のフローチャート（その４）で実行される。
カウントダウンパターン試験や固定パターン試験の場合も、試験パターンを生成する試験パターン生成部１１０と照合パターンを生成する試験パターン照合部１１１の動作が異なるだけで一連の処理の流れは同じである。
【００２９】
カウントダウンパターン試験の場合、試験パターン及び照合パターンは初期値ＦＦＦＦ（１６進数）から始まり、１サイクル毎に１ずつ減算していき、０の次はＦＦＦＦ（１６進数）に戻り、また、１ずつ減算されていくように動作する。
そのため、図４のステップＳ２０４及びステップＳ２１４は図２のステップＳ１０４及びステップＳ１１４と異なっているが、他のステップは同じである。従って、その動作説明は省略する。
【００３０】
固定パターン試験の場合、試験パターン及び照合パターンは試験制御レジスタ１０９で指定された固定パターン５５５５（１６進数）を使用する。
そのため、試験パターン及び照合パターンは変化しないので、図５のフローチャートにはステップＳ１０４及びステップＳ１１４のようなパターンを変化させるステップは存在しないが、他のステップは図２と同じである。従ってその動作説明は省略する。
【００３１】
バッファメモリの試験は、カウントアップパターン試験、カウントダウンパターン試験の次に、例えば固定パターン５５５５（１６進数）とＡＡＡＡ（１６進数）の最低２種類の固定パターン試験を実施すれば完了する。
もし、バッファメモリにバイト毎のパリティビットがある場合は、７７７７（１６進数）を追加するか、５５５７（１６進数）、５７５５（１６進数）及びＡＡＡＡ（１６進数）のような３種類の固定パターン試験を実施すれば、バッファメモリの試験は完了する。
【００３２】
以上のように、実施例１によれば、試験パターンを生成する試験パターン生成部と、照合パターンを生成し、バッファメモリからの読出データと照合パターンを比較して一致しているか否か照合する試験パターン照合部と、それらを制御する試験制御レジスタとを通信処理集積回路に組込み、通信処理集積回路にバッファメモリの試験機能を持たせることにより、従来のようにマイクロプロセッサから試験プログラムを格納したＲＯＭへのアクセスを無くしたので、バッファメモリの試験時間を従来の１／１０以下に短縮することができ、通信装置の立上げ時間を高速にするのに大きく貢献することができる。
【００３３】
また、実施例１では、バッファメモリのパターン試験の順序として、まずバッファメモリの全アドレスに試験パターンを書込む。その後、各アドレス毎に書込まれた試験パターンを読出し、照合パターンと比較して照合する。この読出し、照合を各アドレス毎に全アドレスに対して繰返し実行する。
このようにバッファメモリの全アドレスに試験パターンを書込むようにすることによって、試験時間を更に短縮することができる。
なお、上記した実施例１では、バースト転送式バッファメモリの例を示したが、バースト転送機能を持たないバッファメモリに対しても適用が可能であり、その場合も実施例１と同等の効果が得られる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施例１のブロック図である。
【図２】実施例１のフローチャート（１）である。
【図３】実施例１のフローチャート（２）である。
【図４】実施例１のフローチャート（３）である。
【図５】実施例１のフローチャート（４）である。
【図６】試験パターンを示す図である。
【図７】従来技術のブロック図である。
【符号の説明】
【００３５】
１００          通信処理集積回路
１０１          データ処理部
１０２          書込制御部
１０３          双方向バッファ
１０４          読出制御部
１０５          データ処理部
１０６          アドレス制御部
１０７          マイクロプロセッサインタフェース
１０８          入出力レジスタ
１０９          試験制御レジスタ
１１０          試験パターン生成部
１１１          試験パターン照合部
２００          マイクロプロセッサ
３００          バッファメモリ
３０１          制御・アドレスバス
３０２          データバス
【図１】
2007200073.tif 000003
【図２】
2007200073.tif 000004
【図３】
2007200073.tif 000005
【図４】
2007200073.tif 000006
【図５】
2007200073.tif 000007
【図６】
2007200073.tif 000008
【図７】
2007200073.tif 000009