(57)【要約】【課題】信号電荷読み出し用と不要電荷排出用の２つの垂直走査回路を有する撮像素子を備えた撮像ユニットにおいて、垂直ブランク期間を設けた場合においても撮像された画像に横縞等のノイズが発生しない撮像ユニットを提供すること。【解決手段】第１および第２の垂直走査回路を有し、線順次走査を行う撮像素子を備えた撮像ユニットにおいて、撮像素子にダミー画素部を設け、第１および第２の垂直走査回路の垂直ブランク期間中は、第１および第２の垂直走査回路にダミー画素部を選択させるように制御することにより、撮像された画像に横縞等のノイズが発生しない撮像ユニットを提供することができる。【選択図】図１
2007235545.tif 000002
【特許請求の範囲】
【請求項１】
２次元マトリクス状に配置され被写体像を撮像するための複数の画素と、第１および第２の垂直走査回路とを有し、線順次走査を行う撮像素子を備えた撮像ユニットにおいて、
前記撮像素子にダミー画素部を設け、前記第１および第２の垂直走査回路の垂直ブランク期間中は、前記第１および第２の垂直走査回路に前記ダミー画素部を選択させるように制御する走査制御回路を備えたことを特徴とする撮像ユニット。
【請求項２】
前記ダミー画素部は、前記被写体像を撮像するための複数の画素の上部または下部の少なくとも一方に設けられることを特徴とする請求項１に記載の撮像ユニット。
【請求項３】
前記撮像ユニットが有する第１および第２の垂直走査回路の垂直ブランク期間中、前記撮像ユニットが備える走査制御回路は、前記第１および第２の垂直走査回路に供給する走査パルスを（垂直ブランク期間に相当する走査行数−１）行分だけ供給停止することを特徴とする請求項１または２に記載の撮像ユニット。
【請求項４】
前記撮像ユニットが有する被写体像を撮像するための複数の画素にアナログ電位を供給する垂直走査駆動回路を備えたことを特徴とする請求項１乃至３の何れか１項に記載の撮像ユニット。
【請求項５】
前記垂直走査駆動回路は、前記被写体像を撮像するための複数の画素の撮像動作中に、前記画素の転送トランジスタのゲートに既定の電位を印加することを特徴とする請求項４に記載の撮像ユニット。
【請求項６】
前記垂直走査駆動回路は、前記被写体像を撮像するための複数の画素の撮像動作中に、前記画素のリセットトランジスタのゲートに既定の電位を印加することを特徴とする請求項４に記載の撮像ユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像ユニットに関し、特に、垂直走査回路を２回路有し、線順次走査により撮像を行う撮像素子を備えた撮像ユニットに関する。
【背景技術】
【０００２】
従来の撮像素子を備えた撮像ユニットにおいては、撮像はインターレース走査あるいはノンインターレース走査の線順次走査で行われ、撮像時間が一般にフィールド期間（１／６０秒）またはフレーム期間（１／３０秒）に限定されている。したがって、被写体の明るさに応じて適正な画像を得るためには、通常、光学系において絞りを可変する必要があり、絞り調整機構を有する高価なレンズが必要とされる。しかし、監視カメラ等の安価なカメラに、このような絞り調整機構を有する高価なレンズを用いるのは不適当であるし、絞り調整機構は故障が多く信頼性が低いという問題点もある。
【０００３】
そこで、絞り調整機構を用いずに被写体の明るさに応じて適正な画像を得る方法として、信号電荷読み出し用と不要電荷排出用の２つの垂直走査回路を有し、信号電荷読み出しに先立って信号電荷を不要電荷として排出することで信号電荷の蓄積時間を変化させ、絞り調整機構を用いずに被写体の明るさに応じて適正な画像を得る方法が提案されている（例えば、特許文献１参照）。
【０００４】
一方、従来の撮像素子と一般的な表示装置との規格の違いから、一般的な撮像素子の画素の有効水平行数（例えばＶＧＡセンサでは４８０行）と、一般的な表示装置の走査線数（ＮＴＳＣ方式のテレビジョンでは５２５本）とは必ずしも一致しない。そこで、撮像素子の垂直走査と表示装置の垂直走査の同期をとるために、撮像素子の垂直走査の動作中に同期のための待ち時間、つまり垂直ブランク期間（例えばＮＴＳＣ方式とＶＧＡセンサの同期をとる場合、５２５−４８０＝４５水平行）を設けることが一般的に行われている。
【特許文献１】特公平４−３１６２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の方法において、上述のように垂直ブランク期間を設ける場合を考えると、信号電荷読み出し用および不要電荷排出用の走査回路が共に有効画素部を走査している場合は２行の画素行が走査されているのに対し、信号電荷読み出し用あるいは不要電荷排出用の走査回路のどちらかが垂直ブランク期間にある場合は、垂直ブランク期間にある側の走査回路が走査する画素行が存在しないために、垂直ブランク期間にない側の走査回路が走査する１行の画素行だけが実際に走査されていることになる。
【０００６】
この場合、走査されている画素行の数によって、信号電荷読み出し用および不要電荷排出用の走査回路の信号に従って画素の駆動用の各種電位を供給しているアナログ電源の負荷が変動することになり、それによって画素に供給される各種電位に誤差が生じ、これが原因となって、撮像された画像に横縞等のノイズが発生するという不具合が発生する。
【０００７】
撮像素子の画素の有効水平行数を表示装置の走査線数に合わせることで垂直ブランク期間を設ける必要がないようにすることも考えられるが、表示装置の走査線数も、テレビジョンだけでもＮＴＳＣ方式の５２５本に対してＰＡＬ方式では６２５本と異なり、さらにＰＣ用のモニタではまた異なる規格が存在するために、表示装置の規格毎に専用の撮像素子を用意することは非常に煩雑であり、効率的でない。
【０００８】
本発明は、上記事情に鑑みてなされたもので、信号電荷読み出し用と不要電荷排出用の２つの垂直走査回路を有する撮像素子を備えた撮像ユニットにおいて、垂直ブランク期間を設けた場合においても撮像された画像に横縞等のノイズが発生しない撮像ユニットを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の目的は、下記構成により達成することができる。
【００１０】
１．２次元マトリクス状に配置され被写体像を撮像するための複数の画素と、第１および第２の垂直走査回路とを有し、線順次走査を行う撮像素子を備えた撮像ユニットにおいて、
前記撮像素子にダミー画素部を設け、前記第１および第２の垂直走査回路の垂直ブランク期間中は、前記第１および第２の垂直走査回路に前記ダミー画素部を選択させるように制御する走査制御回路を備えたことを特徴とする撮像ユニット。
【００１１】
２．前記ダミー画素部は、前記被写体像を撮像するための複数の画素の上部または下部の少なくとも一方に設けられることを特徴とする１に記載の撮像ユニット。
【００１２】
３．前記撮像ユニットが有する第１および第２の垂直走査回路の垂直ブランク期間中、前記撮像ユニットが備える走査制御回路は、前記第１および第２の垂直走査回路に供給する走査パルスを（垂直ブランク期間に相当する走査行数−１）行分だけ供給停止することを特徴とする１または２に記載の撮像ユニット。
【００１３】
４．前記撮像ユニットが有する被写体像を撮像するための複数の画素にアナログ電位を供給する垂直走査駆動回路を備えたことを特徴とする１乃至３の何れか１項に記載の撮像ユニット。
【００１４】
５．前記垂直走査駆動回路は、前記被写体像を撮像するための複数の画素の撮像動作中に、前記画素の転送トランジスタのゲートに既定の電位を印加することを特徴とする４に記載の撮像ユニット。
【００１５】
６．前記垂直走査駆動回路は、前記被写体像を撮像するための複数の画素の撮像動作中に、前記画素のリセットトランジスタのゲートに既定の電位を印加することを特徴とする４に記載の撮像ユニット。
【発明の効果】
【００１６】
本発明によれば、第１および第２の垂直走査回路を有し、線順次走査を行う撮像素子を備えた撮像ユニットにおいて、撮像素子にダミー画素部を設け、第１および第２の垂直走査回路の垂直ブランク期間中は、第１および第２の垂直走査回路にダミー画素部を選択させるように制御することにより、撮像された画像に横縞等のノイズが発生しない撮像ユニットを提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面に基づき本発明の実施の形態を説明する。なお、図中、同一あるいは同等の部分には同一の番号を付与し、重複する説明は省略する。
【００１８】
まず、本発明に係る撮像ユニットの実施の形態について、図１乃至図５を用いて説明する。
【００１９】
図１は、撮像ユニットに用いられる撮像素子の内部構造の一例を示すブロック図である。撮像ユニット１０は、撮像素子１００、制御回路２００等で構成される。撮像素子１００は、第１の垂直走査回路１０１、第２の垂直走査回路１０２、垂直走査駆動回路１０３、アナログ電源１０４、タイミングジェネレータ１０５、サンプルホールド回路１０６、出力回路１０７、水平走査回路１０８、出力バッファ１０９、有効画素部１１０、ダミー画素部１１２等で構成されるＣＭＯＳ型撮像素子である。
【００２０】
ここでは、タイミングジェネレータ１０５は撮像素子１００に内蔵されているとして図示しているが、撮像素子１００外に配置してもよいし、一部を撮像素子内１００に配置し、残りを撮像素子外に配置してもよい。
【００２１】
有効画素部１１０は複数の画素１１１から構成され、ここでは一例として、画素（１，１）から画素（４８０，６４０）が水平４８０行、垂直６４０列に格子状に配置されているとする。もちろん、水平行、垂直列ともこの数に限定されるものではないし、配置も格子状の配置に限るものではなく、六角形の画素が稠密構造に配置された所謂ハニカム構造でもよい。なお、説明の便宜上、図１に示した有効画素部１１０の画素（１，１）から（１，６４０）の側を撮像素子１００の上部と称し、有効画素部１１０の画素（４８０，１）から（４８０，６４０）の側を撮像素子１００の下部と称する。
【００２２】
ダミー画素部１１２は、複数のダミー画素１１３から構成され、ここでは一例として６４０個のダミー画素（Ｄ，１）〜（Ｄ，６４０）が有効画素部１１０の下部に水平１行に配置されているとするが、これに限るものではなく、有効画素部１１０の上部に配置してもよいし、上部、下部の両方に配置してもよい。ダミー画素１１３は、画素１１１と同じ構成である必要はなく、電気的な負荷として画素１１１と同等であればよい。
【００２３】
画素１１１およびダミー画素１１３は、第１の垂直走査回路１０１および第２の垂直走査回路１０２からの信号とアナログ電源１０４から供給される各種電位とに従って、垂直走査駆動回路１０３により駆動される。画素１１１の画素出力ＶＯＵＴは、垂直信号線ＶＳＬに出力されてサンプルホールド回路１０６に一旦記憶され、水平走査回路１０８の水平走査動作に従って出力回路１０７および出力バッファ１０９を介して画像出力ＶＳとして撮像素子１００外に出力される。以上に述べた各動作は、撮像制御回路２００の制御下でタイミングジェネレータ１０５によって制御される。撮像制御回路２００およびタイミングジェネレータ１０５は、本発明における走査制御回路として機能する。
【００２４】
図２は、撮像素子１００を構成する画素１１１の回路の一例を示す回路図である。ここでは、有効画素部１１０のｍ行ｎ列目の画素（ｍ，ｎ）として例示してある。画素（ｍ，ｎ）は、光電変換部である埋め込み型フォトダイオードＰＤ（以下、ＰＤ部という）と４個のＮチャンネルＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ：以下、トランジスタと言う）Ｑ１〜Ｑ４とから構成されている。トランジスタＱ１のドレインとトランジスタＱ２のソースの接続部は、フローティングディフュージョンＦＤ（以下、ＦＤ部という）で構成されている。
【００２５】
垂直走査駆動回路１０３から画素１１１に供給されるアナログ電位であるリセット電位ＲＳＢｍ、リセット信号ＲＸｍおよび転送信号ＴＸｍと、デジタル信号である読み出し信号ＳＸｍは、画素１１１の各トランジスタに印加される信号（電位）を示し、ＶＤＤは電源、ＧＮＤは接地を示している。
【００２６】
ＰＤ部は光電変換手段であり、被写体からの入射光量に応じた光電流Ｉｐｄを発生し、光電流Ｉｐｄは、信号電荷ＱｐｄとしてＰＤ部の寄生容量Ｃｐｄに蓄積される。ＰＤ部は埋め込み型構造となっており、光電変換された光電流Ｉｐｄを直接取り出せないため、電荷転送手段である転送トランジスタＱ１を介してＦＤ部に接続されている。
【００２７】
撮像動作時には、転送信号ＴＸｍは中間電位ＶＴＸＭに設定され、転送トランジスタＱ１のしきい値をＶｔｈとすると、ＰＤ部の電位Ｖｐｄが（ＶＴＸＭ−Ｖｔｈ）に達するまでは、信号電荷ＱｐｄはそのままＰＤ部の寄生容量Ｃｐｄに蓄積され（線形の光電変換特性）、ＰＤ部の電位Ｖｐｄが（ＶＴＸＭ−Ｖｔｈ）を超えると、転送トランジスタＱ１のサブスレショルド特性により電流電圧変換が行われ、信号電荷Ｑｐｄを対数圧縮した電荷がＰＤ部の寄生容量Ｃｐｄに蓄積される（対数の光電変換特性）。従って、光電流Ｉｐｄが小さい、すなわち被写体が暗い場合は線形の光電変換特性、光電流Ｉｐｄが大きい、すなわち被写体が明るい場合は対数の光電変換特性となる。
【００２８】
ＦＤ部のリセット手段であるリセットトランジスタＱ２は、リセット信号ＲＸｍによって制御され、オンすることによってＦＤ部を既定のリセット電位ＲＳＢにリセットする。
【００２９】
トランジスタＱ３は、ソースフォロワ増幅回路を構成するものであり、ＦＤ部の電位Ｖｆｄに対する電流増幅を行うことで、出力インピーダンスを下げる働きをする。
【００３０】
トランジスタＱ４は、画素出力ＶＯＵＴ読み出し用のトランジスタであり、読み出し信号ＳＸｍに応じてオン、オフするスイッチとして動作する。トランジスタＱ４のソースは、垂直信号線ＶＳＬｎに接続されており、トランジスタＱ４がオンされると、ＦＤ部の電位ＶｆｄがトランジスタＱ３で低インピーダンス化されて、画素出力ＶＯＵＴとして垂直信号線ＶＳＬｎへ導出される。
【００３１】
上述のように、図２の例では、転送トランジスタＱ１のゲートの電位を撮像動作時に転送信号ＴＸの中間電位ＶＴＸＭに制御して線形と対数の光電変換特性を切り換えることで広ダイナミックレンジ撮影を行うことができるが、転送トランジスタＱ１を通常のオン／オフ動作だけにすれば、一般の撮像素子と同じ線形特性のみの撮像素子として用いることもできる。また、転送トランジスタＱ１のゲートの電位を制御するのではなく、転送トランジスタＱ１をオンさせた状態で、リセットトランジスタＱ２のゲートの電位を撮像動作時にリセット信号ＲＸの中間電位ＶＲＸＭに制御して線形と対数の光電変換特性を切り換えることで、広ダイナミックレンジ撮影を行うこともできる。
【００３２】
図３は、垂直走査駆動回路１０３とその周辺の構成の一例を示す回路図で、垂直走査駆動回路１０３については、水平ｍ行目の画素行を制御する部分を例示しており、同等の回路が有効画素部とダミー画素部を合わせた水平画素行の行数だけ並列に並べられる。
【００３３】
図３において、第１の垂直走査回路１０１は、タイミングジェネレータ１０５からのリセット信号ＲＳＴ１、スタート信号ＶＳ１、走査パルスＶＰ１によって制御され、水平ｍ行目の画素行を選択する第１の選択信号ＣＳ１ｍを出力する。第２の垂直走査回路１０２についても同様に、タイミングジェネレータ１０５からのリセット信号ＲＳＴ２、スタート信号ＶＳ２、走査パルスＶＰ２によって制御され、水平ｍ行目の画素行を選択する第２の選択信号ＣＳ２ｍを出力する。
【００３４】
第１の選択信号ＣＳ１ｍおよび第２の選択信号ＣＳ２ｍは、垂直走査駆動回路１０３のＯＲ回路１０３ａに入力され、ＯＲ回路１０３ａの出力はＡＮＤ回路１０３ｂ、ｃ、ｄの一方の入力端子に入力される。ＡＮＤ回路１０３ｂ、ｃ、ｄの他方の入力端子には、それぞれタイミングジェネレータ１０５のリセット電位制御信号φＲＳＢ、リセット制御信号φＲＸ、転送制御信号φＴＸが接続されている。第２の選択信号ＣＳ２ｍは、ＡＮＤ回路１０３ｅの一方の入力端子にも接続され、ＡＮＤ回路１０３ｅの他方の入力端子には、タイミングジェネレータ１０５の読み出し制御信号φＳＸが接続されている。
【００３５】
ＡＮＤ回路１０３ｂ、ｃ、ｄの出力は、それぞれアナログマルチプレクサ（以下、ＡＭＸと言う）１０３ｆ、ｇ，ｈの制御端子に接続されている。ＡＭＸ１０３ｆにはアナログ電源１０４で生成されるリセット電位Ｈ（ＶＲＳＢＨ）とリセット電位Ｌ（ＶＲＳＢＬ）とが入力され、ＡＭＸ１０３ｆからは、ＡＮＤ回路１０３ｂの出力に従ってＶＲＳＢＨとＶＲＳＢＬのどちらかが選択されて、水平ｍ行目の画素行のリセット電位ＲＳＢｍとして出力される。
【００３６】
ＡＭＸ１０３ｇも同様に、ＡＮＤ回路１０３ｃの出力に従って、アナログ電源１０４で生成されるリセット信号Ｈ（ＶＲＸＨ）とリセット信号Ｌ（ＶＲＸＬ）のどちらかが選択されて、水平ｍ行目の画素行のリセット信号ＲＸｍとして出力される。ＡＭＸ１０３ｈでは、ＡＮＤ回路１０３ｄの出力に従って、アナログ電源１０４で生成される転送信号Ｈ（ＶＴＸＨ）、転送信号Ｍ（ＶＴＸＭ）、転送信号Ｌ（ＶＴＸＬ）の何れか一つが選択されて、水平ｍ行目の画素行の転送信号ＴＸｍとして出力される。
【００３７】
なお、図２の説明で述べたように、リセットトランジスタＱ２のゲートの電位を制御して広ダイナミックレンジ撮影を行う場合には、上述したＡＭＸ１０３ｇをリセット信号Ｈ（ＶＲＸＨ）、リセット信号Ｍ（ＶＲＸＭ）、リセット信号Ｌ（ＶＲＸＬ）の３入力とし、ＡＭＸ１０３ｈを転送信号Ｈ（ＶＴＸＨ）と、転送信号Ｌ（ＶＴＸＬ）の２入力とすればよい。
【００３８】
ＡＮＤ回路１０３ｅの出力は、水平ｍ行目の画素行の読み出し信号ＳＸｍとして出力される。これらのリセット電位ＲＳＢｍ、リセット信号ＲＸｍ、転送信号ＴＸｍおよび読み出し信号ＳＸｍは、水平ｍ行目の各画素１１１（図３には、画素（ｍ，ｎ）と画素（ｍ，ｎ＋１）を例示してある）に入力され、各画素の出力は、読み出し信号ＳＸｍに従って、垂直信号線ＶＳＬ（図３には、垂直信号線ＶＳＬｎと垂直信号線ＶＳＬｎ＋１を例示してある）に出力される。
【００３９】
上述したリセット電位ＲＳＢｍ、リセット信号ＲＸｍおよび転送信号ＴＸｍは、水平ｍ行目の画素行の寄生容量を負荷として駆動することになる。従って、アナログ電源１０４の駆動能力によっては、リセット信号ＲＸｍおよび転送信号ＴＸｍのアナログ電位に変動が発生することがある。
【００４０】
図４は、図１および図３に示した第１の垂直走査回路１０１の内部構成の一例を示す回路図である。第２の垂直走査回路１０２についても全く同じ回路でよいので、第１の垂直走査回路１０１についてのみ説明する。
【００４１】
図４において、第１の垂直走査回路１０１は撮像素子１００の水平画素行数分のＤフリップフロップ（以下、Ｄ−ＦＦと言う）から構成されている。タイミングジェネレータ１０５で生成されたスタート信号ＶＳ１は、１段目のＤ−ＦＦ（Ｄ−ＦＦ１）のＤ入力端子に接続され、タイミングジェネレータ１０５で生成された走査パルスＶＰ１およびリセット信号ＲＳＴ１は、それぞれ各Ｄ−ＦＦのクロック端子ＣＫおよびリセット端子Ｒに接続される。リセット信号ＲＳＴ１は、電源投入時やシステムリセット時等に全てのＤ−ＦＦを初期化する場合に用いられる。
【００４２】
１段目のＤ−ＦＦ（Ｄ−ＦＦ１）の非反転出力Ｑは、２段目のＤ−ＦＦのＤ入力端子に接続されるとともに、バッファを介して第１の選択信号ＣＳ１１として出力される。以下同様に、各Ｄ−ＦＦのＱ出力は、次段のＤ−ＦＦのＤ入力端子に接続されることでシフトレジスタを構成するとともに、バッファを介して第１の選択信号ＣＳ１ｍとして出力される。
【００４３】
図４に示したシフトレジスタの動作を図５に示す。図５は、図４の回路の動作を示すタイミングチャートである。図５において、電源投入時等にタイミングジェネレータ１０５で生成されたリセット信号ＲＳＴ１が一定期間ハイレベルＨにされ、全てのＤ−ＦＦが初期化される。次に、タイミングジェネレータ１０５で生成されたスタート信号ＶＳ１がハイレベルＨにされ、スタート信号ＶＳ１がハイレベルＨにある間に走査パルスＶＰ１がハイレベルＨにされることで、Ｄ−ＦＦ１のＱ出力つまり第１の選択信号ＣＳ１１がハイレベルＨに保持され、走査パルスＶＰ１がローレベルに戻された後、スタート信号ＶＳ１がローレベルに戻される。
【００４４】
次に、走査パルスＶＰ１がハイレベルＨにされてシフトレジスタが１段進み、第１の選択信号ＣＳ１１がローレベルに戻されるとともに第１の選択信号ＣＳ１２がハイレベルＨに保持される。以下同様に、走査パルスＶＰ１の入力に従って１段ずつシフトレジスタのカウントが進み、走査パルスＶＰ１のｍパルス目で、水平ｍ行目の画素行を選択する第１の選択信号ＣＳ１ｍがハイレベルＨにされる。シフトレジスタの最終行まで進むと、再度スタート信号ＶＳ１がハイレベルＨにされ、以後、上述した動作を繰り返す。
【００４５】
ここで、本発明が解決しようとする課題について、図６および図７を用いて詳述する。説明を簡単にするために、ここでは、図１において水平７行の有効画素部１１０だけを持ちダミー画素部１１２は持たない撮像素子を考える。
【００４６】
図６は垂直ブランク期間がない場合、つまり課題が発生しない場合の水平画素行の走査状態を示す模式図で、図７は垂直ブランク期間がある場合、つまり課題が発生する場合の水平画素行の走査状態を示す模式図である。
【００４７】
図６において、時間ｔ＝Ｔ１で水平画素行の１行目が第１の垂直走査回路１０１によってリセット動作状態にあり、５行目が第２の垂直走査回路１０２によってＰＤ部に蓄積された信号電荷をＦＤ部に転送する転送動作状態にあるとする。この時、垂直走査駆動回路１０３は水平１行目と５行目の２行の画素行の寄生容量を負荷として駆動している。時間ｔがＴ２、Ｔ３と進んでｔ＝Ｔ４に進むと、第２の垂直走査回路１０２によって転送動作状態にある水平画素行は最終の７行目から最初の１行目に戻るが、この場合も垂直走査駆動回路１０３は水平１行目と４行目の２行の画素行の寄生容量を負荷として駆動しており、負荷の行数には変化がない。時間ｔ＝Ｔ７までが１フレームの期間であり、以後、この動作を繰り返す。
【００４８】
なお、ここで例えば水平画素行の１行目に着目すると、時間ｔ＝Ｔ１でリセットされてから時間ｔ＝Ｔ４でＰＤ部に蓄積された電荷がＦＤ部に転送されるまでの時間が電荷蓄積時間すなわちシャッタ速度である。
【００４９】
次に、図７においては、有効画素部７行の走査が終わると、２行分の垂直ブランク期間ＶＢＬＫが設けられている。つまり、時間ｔ＝Ｔ１からＴ９までが１フレームの期間である。図６とシャッタ速度を同じにして（時間ｔ＝Ｔ１からＴ４まで）考えると、時間ｔ＝Ｔ２とＴ３とで第２の垂直走査回路１０２は垂直ブランク期間ＶＢＬＫにあり、実際に走査されるべき画素行は存在しない。従って、時間ｔ＝Ｔ２とＴ３では、垂直走査駆動回路１０３は水平２行目あるいは３行目の１行の寄生容量だけを負荷として駆動している。
【００５０】
つまり、垂直走査駆動回路１０３の負荷容量が変動していることになり、図３で説明したように、この負荷変動により垂直走査駆動回路１０３から各画素に供給されるアナログ電位ＲＳＢ、ＲＸ、ＴＸが変動するため、時間ｔ＝Ｔ２では２行目に、時間ｔ＝Ｔ３では３行目に影響が発生し、具体的には画像出力ＶＳの該当する行に横縞模様のノイズが発生する。時間ｔ＝Ｔ８とＴ９においても、第１の垂直走査回路１０２が垂直ブランク期間ＶＢＬＫにあり、同様の課題が発生する。
【００５１】
もちろん、アナログ電源１０４の駆動能力を無限に大きくすれば影響は小さくできるが、回路の大きさ等の制約から駆動能力向上には限りがあり、さらに、負荷変動があると、配線抵抗等によるアナログ電位変動も発生するため、アナログ電源１０４の駆動能力向上だけでは本課題の解決にはならない。
【００５２】
そこで、上述した垂直走査駆動回路１０３の負荷変動を防止する方法を、図８と図９において提案する。
【００５３】
図８は、垂直走査駆動回路１０３の負荷変動を防止する方法における水平画素行の走査状態を示す模式図である。図６および図７に対して、ここでは、図１において水平７行の有効画素部１１０と水平１行のダミー画素部１１２とを持つ撮像素子を考える。
【００５４】
図８においても、図７と同様に有効画素部７行の走査終了後、２行分の垂直ブランク期間ＶＢＬＫが設けられている。図８の例では、垂直ブランク期間ＶＢＬＫである時間ｔ＝Ｔ２とＴ３においては、第２の垂直走査回路１０２はダミー画素部１１２の走査を継続しており垂直走査動作は停止している。この時、垂直走査駆動回路１０３の負荷はそれぞれ、２行目の画素行とダミー画素部１１２および３行目の画素行とダミー画素部１１２となって、水平２行を走査しており、負荷変動は発生しない。時間ｔ＝Ｔ８とＴ９においても、垂直ブランク期間ＶＢＬＫにある第１の垂直走査回路１０２はダミー画素部１１２を走査しており、垂直走査駆動回路１０３の負荷変動は発生しない。
【００５５】
図９は、図８の走査状態を示すタイミングチャートである。図９において、図４および図５に示したように、まず最初にタイミングジェネレータ１０５で生成されたスタート信号ＶＳ１が入力され、走査パルスＶＰ１の１パルス目（図８の時間ｔ＝Ｔ１に相当する。以下同じ）から７パルス目（ｔ＝Ｔ７）までに同期して、水平画素行の１行目から７行目まで、順にリセット動作（図の右上がりハッチング部）の垂直走査が行われる。走査パルスＶＰ１の８パルス目（ｔ＝Ｔ８）ではダミー画素部１１２が走査される。走査パルスＶＰ１の９パルス目のタイミング（ｔ＝Ｔ９）では走査パルスＶＰ１の供給が停止されてパルスは入力されず、ダミー画素部１１２の走査が継続される。
【００５６】
ここでは２行分の垂直ブランク期間ＶＢＬＫが設けられているために、９パルス目のタイミングでのパルスが入力されないが、ｎ行分の垂直ブランク期間ＶＢＬＫが設けられる場合には、９パルス目のタイミングから（ｎ−１）パルス分のタイミングでパルスが入力されないようにすることで、ｎ行分の垂直ブランク期間ＶＢＬＫ中ダミー画素部１１２を走査し続けることができる。
【００５７】
すなわち、第１の垂直走査回路１０１に供給する走査パルスＶＰ１および第２の垂直走査回路１０２に供給する走査パルスＶＰ２を、（垂直ブランク期間に相当する走査行数−１）行分だけ供給停止するということである。
【００５８】
一方、走査パルスＶＰ１の４パルス目を跨ぐタイミングでスタート信号ＶＳ２が入力され、走査パルスＶＰ２の１パルス目（図８の時間ｔ＝Ｔ４に相当する。以下同じ）から７パルス目（ｔ＝Ｔ１）までに同期して、水平画素行の１行目から７行目まで、順に転送動作（図の右下がりハッチング部）の垂直走査が行われる。走査パルスＶＰ２においても、８パルス目（ｔ＝Ｔ２）ではダミー画素部１１２が走査され、９パルス目のタイミング（ｔ＝Ｔ３）では走査パルスＶＰ２の供給が停止されてパルスは入力されず、ダミー画素部１１２の走査が継続される。
【００５９】
このようにして、走査パルス４パルス分の時間差（すなわちシャッタ速度）を開けて、順にリセット動作と転送動作とが繰り返される。この間、全ての走査期間において常に２水平行が走査されており、垂直走査駆動回路１０３の負荷変動は発生しない。
【００６０】
以上に述べたように、ダミー画素部１１２を設け、垂直ブランク期間ＶＢＬＫ中はダミー画素部１１２を走査することで、全ての走査期間において常に２水平行が走査されて垂直走査駆動回路１０３の負荷が変動しないようにすることができ、垂直走査駆動回路１０３の負荷変動に起因する画像上のノイズの発生を防止することができる。
【００６１】
次に、上述した考え方を拡張して、１フレームを超える長時間シャッタ動作を実現する方法について、図１０と図１１とを用いて説明する。図１０は、１フレームを超える長時間シャッタ動作を実現する方法における水平画素行の走査状態を示す模式図である。
【００６２】
図１０においては、図８とは異なり、ダミー画素部１１２が２行設けられている。これは、長時間シャッタ動作を行う場合、第１の垂直走査回路１０１と第２の垂直走査回路１０２とが共にダミー画素部１１２を走査する場合があるので、垂直走査駆動回路１０３の負荷変動を防止するために、第１の垂直走査回路１０１と第２の垂直走査回路１０２とが異なるダミー画素部１１２を走査できるようにするためである。
【００６３】
ここでは、一例として、１フレーム（有効画素部７行の走査＋垂直ブランク期間ＶＢＬＫ２行分）を超えて、さらにブランク期間３行分（以後、延長ブランク期間ＥＸＢＬＫと言う）の電荷蓄積時間（シャッタ速度）を実現することを考える。
【００６４】
時間ｔ＝Ｔ１で第１の垂直走査回路１０１により有効画素部の１行目がリセットされ、第２の垂直走査回路１０２により有効画素の２行目の蓄積電荷が転送される。時間ｔ＝Ｔ２からＴ６まで、同様の動作が１行ずつシフトしながら繰り返される。時間ｔ＝Ｔ７では、第１の垂直走査回路１０１により有効画素の７行目がリセットされ、第２の垂直走査回路１０２により、有効画素ではなく、ダミー画素１１２の１行目が走査される。
【００６５】
時間ｔ＝Ｔ８からＴ１１までは、第１の垂直走査回路１０１によりダミー画素１１２の１行目が走査され、第２の垂直走査回路１０２によりダミー画素１１２の２行目が走査される。時間ｔ＝Ｔ１２では、第１の垂直走査回路１０１によりダミー画素１１２の１行目が走査され、第２の垂直走査回路１０２により有効画素の１行目の蓄積電荷が転送される。
【００６６】
図１１は、図１０の走査状態を示すタイミングチャートである。図９と同様に、まず最初にタイミングジェネレータ１０５で生成されたスタート信号ＶＳ１が入力され、走査パルスＶＰ１の１パルス目（図１０の時間ｔ＝Ｔ１に相当する。以下同じ）から７パルス目（ｔ＝Ｔ７）までに同期して、有効画素部の１行目から７行目まで、順にリセット動作（図の右上がりハッチング部）の垂直走査が行われる。走査パルスＶＰ１の８パルス目（ｔ＝Ｔ８）ではダミー画素部１１２の１行目が走査される。走査パルスＶＰ１の９パルス目から１２パルス目のタイミング（ｔ＝Ｔ９からＴ１２）では走査パルスＶＰ１の供給が停止されてパルスは入力されず、ダミー画素部１１２の１行目の走査が継続される。
【００６７】
一方、走査パルスＶＰ１の１２パルス目のタイミングを跨ぐタイミングでスタート信号ＶＳ２が入力され、走査パルスＶＰ２の１パルス目（図１０の時間ｔ＝Ｔ１２に相当する。以下同じ）から７パルス目（ｔ＝Ｔ６）までに同期して、有効画素部の１行目から７行目まで、順に転送動作（図の右下がりハッチング部）の垂直走査が行われる。走査パルスＶＰ２においては、８パルス目（ｔ＝Ｔ７）ではダミー画素部１１２の１行目が走査され、９パルス目（ｔ＝Ｔ８）ではダミー画素部１１２の２行目が走査され、１０パルス目から１２パルス目のタイミング（ｔ＝Ｔ９からＴ１１）では走査パルスＶＰ２の供給が停止されてパルスは入力されず、ダミー画素部１１２の２行目の走査が継続される。
【００６８】
ｎ行分の垂直ブランク期間ＶＢＬＫが設けられる場合、走査パルスＶＰ１については９パルス目のタイミングから（ｎ−１）パルス分のタイミングでのパルスが入力されないようにすることで、走査パルスＶＰ２については１０パルス目のタイミングから（ｎ−２）パルス分のタイミングでのパルスが入力されないようにすることで、ｎ行分の垂直ブランク期間ＶＢＬＫ中ダミー画素部１１２を走査し続けることができる。
【００６９】
すなわち、第１の垂直走査回路１０１に供給する走査パルスＶＰ１を、（垂直ブランク期間に相当する走査行数−１）行分だけ供給停止し、第２の垂直走査回路１０２に供給する走査パルスＶＰ２を、（垂直ブランク期間に相当する走査行数−２）行分だけ供給停止するということである。
【００７０】
なお、延長ブランク期間ＥＸＢＬＫを０（ゼロ）行にすれば、走査パルスＶＰ２の９パルス目でダミー画素部１１２の２行目が走査される以外は、図８に示したと同じ動作となる。
【００７１】
以上に示したように、図１０と図１１に示した方法により延長ブランク期間ＥＸＢＬＫを可変に制御することで、１フレームを超える長時間シャッタ動作を実現することができ、その際に垂直走査駆動回路１０３の負荷変動に起因する画像上のノイズの発生を防止することができる。
【００７２】
以上に述べたように、本発明によれば、第１および第２の垂直走査回路を有し、線順次走査を行う撮像素子を備えた撮像ユニットにおいて、撮像素子にダミー画素部を設け、第１および第２の垂直走査回路の垂直ブランク期間中は、第１および第２の垂直走査回路にダミー画素部を選択させるように制御することにより、撮像された画像に横縞等のノイズが発生しない撮像ユニットを提供することができる。
【００７３】
尚、本発明に係る撮像ユニットを構成する各構成の細部構成および細部動作に関しては、本発明の趣旨を逸脱することのない範囲で適宜変更可能である。
【図面の簡単な説明】
【００７４】
【図１】撮像ユニットに用いられる撮像素子の内部構造の一例を示すブロック図である。
【図２】撮像素子を構成する画素の回路の一例を示す回路図である。
【図３】垂直走査駆動回路とその周辺の構成の一例を示す回路図である。
【図４】第１の垂直走査回路の内部構成の一例を示す回路図である。
【図５】図４の回路の動作を示すタイミングチャートである。
【図６】垂直ブランク期間がない場合の水平画素行の走査状態を示す模式図である。
【図７】垂直ブランク期間がある場合の水平画素行の走査状態を示す模式図である。
【図８】垂直走査駆動回路の負荷変動を防止する方法における水平画素行の走査状態を示す模式図である。
【図９】図８の走査状態を示すタイミングチャートである。
【図１０】１フレームを超える長時間シャッタ動作を実現する方法における水平画素行の走査状態を示す模式図である。
【図１１】図１０の走査状態を示すタイミングチャートである。
【符号の説明】
【００７５】
１０  撮像ユニット
１００  撮像素子
１０１  第１の垂直走査回路
１０２  第２の垂直走査回路
１０３  垂直走査駆動回路
１０４  アナログ電源
１０５  タイミングジェネレータ
１０６  サンプルホールド回路
１０７  出力回路
１０８  水平走査回路
１０９  出力バッファ
１１０  有効画素部
１１１  画素
１１２  ダミー画素部
１１３  ダミー画素
２００  撮像制御回路
ＶＢＬＫ  垂直ブランク期間
ＥＸＢＬＫ  延長ブランク期間
ＲＳＢ  リセット電位
ＲＸ  リセット信号
ＴＸ  転送信号
ＳＸ  読み出し信号
Ｑ１  転送トランジスタ
Ｑ２  リセットトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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