(57)【要約】【課題】ゲート絶縁膜中の電場を緩和するとともに素子の電流駆動力を高め、高速動作を可能にし、且つ高信頼性、高性能の半導体装置を提供する。【解決手段】基板に設けられた半導体領域３と、それぞれの端部が互いに向かい合うように離間して半導体領域に設けられたソースおよびドレイン領域４ａ、４ｂと、ソースおよびドレイン領域上とソース領域およびドレイン領域間の領域上とに設けられた半導体層５と、半導体層を介してソース領域およびドレイン領域間の領域上に設けられたゲート絶縁膜７と、ゲート絶縁膜上に設けられたゲート電極８と、を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板に設けられた半導体領域と、
それぞれの端部が互いに向かい合うように離間して前記半導体領域に設けられたソースおよびドレイン領域と、
前記ソースおよびドレイン領域上と前記ソース領域およびドレイン領域間の領域上とに設けられた半導体層と、
前記半導体層を介して前記ソース領域およびドレイン領域間の領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、を備えたことを特徴とする半導体装置。
【請求項２】
前記ソースおよびドレイン領域は、金属または金属珪化物よりなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体領域の多数キャリアが正孔であり、且つ前記ソースおよびドレイン領域を構成する金属または金属珪化物の仕事関数が、前記半導体基板の半導体の禁制帯の中央と電子の真空準位との差以下であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記半導体領域の多数キャリアが電子であり、且つ前記ソースおよびドレイン領域を構成する金属または金属珪化物の仕事関数が、前記半導体基板の半導体の禁制帯の中央と電子の真空準位との差以上であることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記半導体層の厚さが０．５ｎｍ以上、５ｎｍ以下であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記ソースおよびドレイン領域の端部が前記ゲート電極直下の前記半導体領域内に入り込んでいることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記ゲート電極の側部に設けられ、底部が前記半導体層を突き抜けて前記ソース領域およびドレイン領域に達する絶縁体からなるゲート側壁を更に備えていることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記ソースおよびドレイン領域間の領域と、前記ソース領域上の前記半導体層および前記ドレイン領域上の前記半導体層の間の領域とは単結晶半導体で形成されていることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記半導体領域と前記ソースおよびドレイン領域は、前記半導体基板の主面方向に沿うように前記基板上に設けられて直方体の形状を有し、
前記半導体層は前記半導体領域と前記ソースおよびドレイン領域との前記直方体の少なくとも側面に設けられ、
前記ゲート絶縁膜は前記直方体の上面および前記半導体層を覆うように設けられ、
前記ゲート電極は前記ゲート絶縁膜を覆うように設けられていることを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
【請求項１０】
前記半導体領域と前記ソースおよびドレイン領域とは、前記半導体基板の主面に略直交する方向に沿うように前記基板上に設けられて柱状の形状を有し、
前記半導体層は前記半導体領域と前記ソース領域およびドレイン領域との柱状の側面を取り囲む様に設けられ、
前記ゲート絶縁膜は前記半導体層を取り囲む様に設けられ、
前記ゲート電極は前記ゲート絶縁膜を取り囲む様に設けられていることを特徴とする請求項１乃至８の何れかに記載の半導体装置。
【請求項１１】
前記半導体層が単結晶半導体よりなることを特徴とする請求項１乃至１０のいずれかに記載の半導体装置。
【請求項１２】
前記ゲート絶縁膜は、前記ゲート絶縁膜と前記半導体層との界面領域における誘電率が、前記ゲート絶縁膜の中央における誘電率よりも低いことを特徴とする請求項１乃至１１のいずれかに記載の半導体装置。
【請求項１３】
前記ゲート絶縁膜は、酸化シリコン、酸化窒化シリコン、および窒化シリコンのいずれかよりなる第１絶縁膜と、金属を含む第２絶縁膜とを含む積層膜であることを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記半導体基板が｛１１１｝面を持つ基板であることを特徴とする請求項１乃至１３のいずれかに記載の半導体装置。
【請求項１５】
前記半導体基板が、ＳＯＩ基板であることを特徴とする請求項１乃至１３のいずれかに記載の半導体装置。
【請求項１６】
半導体基板に設けられたｐ型の不純物を含む第１半導体領域と、それぞれの端部が互いに向かい合うように離間して前記第１半導体領域中に設けられ、Ｎｉ（ニッケル）、Ｃｏ（コバルト）のいずれかの金属またはこれらの金属の珪化物である第１ソースおよびドレイン領域と、前記第１ソースおよびドレイン領域上と前記第１ソース領域および第１ドレイン領域間の領域上とに設けられた第１半導体層と、前記第１半導体層を介して前記ソース領域およびドレイン領域間の領域上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、を備えた第１半導体素子と、
前記半導体基板に設けられたｎ型の不純物を含む第２半導体領域と、それぞれの端部が互いに向かい合うように離間して前記第２半導体領域中に設けられ、Ｎｉ（ニッケル）、Ｃｏ（コバルト）のいずれかの金属またはこれらの金属の珪化物である第２ソースおよびドレイン領域と、前記第２ソースおよびドレイン領域上と前記第２ソース領域およびドレイン領域間の領域上とに設けられた第２半導体層と、前記第２半導体層を介して前記ソース領域およびドレイン領域間の領域上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、を備えた第２半導体素子と、を備えたことを特徴とする半導体装置。
【請求項１７】
半導体領域にｎ型およびｐ型のいずれか一方の導電型の不純物を導入する工程と、
前記不純物が導入された半導体領域中に端部が互いに向かい合うようにソース・ドレイン領域を離間して形成する工程と、
少なくとも前記ソース・ドレイン領域間の領域を覆うように半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
｛１１１｝面を持つ半導体領域にｎ型およびｐ型のいずれか一方の導電型の不純物を導入する工程と、
前記半導体領域上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上の少なくとも一部にゲート電極を形成する工程と、
前記第１絶縁膜において前記ゲート電極の両側の部分を除去しゲート絶縁膜を形成する工程と、
前記半導体領域において前記ゲート電極の両側の表面の一部を除去する工程と、
前記ゲート電極の側面に第２絶縁膜を形成する工程と、
異方性エッチングを施すことにより、前記半導体領域の少なくとも一部を除去して空隙を形成する工程と、
前記空隙内にソース・ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
支持基板上に第１絶縁膜を介して半導体層が設けられているＳＯＩ基板の前記半導体層にｎ型およびｐ型のいずれか一方の導電型の不純物を導入する工程と、
前記半導体層上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上の少なくとも一部にゲート電極を形成する工程と、
前記ゲート電極の両側の前記第２絶縁膜を除去する工程と、
前記ゲート電極の側面に第３絶縁膜を形成する工程と、
前記ゲート電極の両側の半導体層を除去する工程と、
前記第１絶縁膜の少なくとも一部を除去して空隙を形成する工程と、
前記空隙内にソース・ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２０】
前記ソース・ドレイン領域は、金属または金属珪化物から形成されていることを特徴とする請求項１７乃至１９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置に於いては短チャネル効果抑制の観点からソース・ドレイン領域の浅い事が要求され、また寄生抵抗低減の観点からソース・ドレイン領域の抵抗が低い事が要求されると言う二律背反があり、その解決の為にソース・ドレイン領域を金属または金属珪化物(シリサイドとも言う)等の材料で形成するいわゆるショットキー型電界効果トランジスタが考案されている。
【０００３】
その一方で、チャネル領域の電位に対するゲート電極の制御性を高めると言う観点からゲート絶縁膜の酸化膜換算膜厚、すなわちその絶縁膜の厚さと酸化シリコンの誘電率との積をその絶縁膜の誘電率で割った値（以下、ＥＯＴ(Equivalent Oxide Thickness)ともいう)を小さくする事が求められている。また、同時にゲート絶縁膜を貫いてゲート電極へと流れる漏れ電流を減らすと言う観点からゲート絶縁膜の厚さを厚くする事が求められている。これらの解決の為に従来の酸化シリコンよりも誘電率の高い材料(いわゆる高誘電率材料)をゲート絶縁膜に用いる事が検討されている。
【０００４】
この様にソース・ドレイン領域を金属で形成し、ゲート絶縁膜を高誘電率材料で形成する事が検討されている（例えば、非特許文献１参照）。そして、ゲート絶縁膜とチャネルとの界面の界面準位を減らす等の目的で高誘電率材料よりなる絶縁膜とチャネル領域との界面に酸化シリコンまたは窒化シリコンまたは酸化窒化シリコン等の層を設けて、ゲート絶縁膜を積層絶縁膜とする事が検討されている。この様に、高誘電率材料よりなる絶縁膜とチャネル領域との間に誘電率の低い材料よりなる層を設ける事は、ゲート絶縁膜を通じたソース領域とチャネル領域との容量結合に依りチャネル領域の電位がソース領域の電位に近づけられので、電流駆動力の低下を抑制することができると言う効果もまた持っている。
【非特許文献１】Shiyang Zhu et al.,“Low temperature MOSFET technology with Schottky barrier source/drain, high-K gate dielectric and metal gate electrode,” Solid-State Electronics vol. 48 (2004) pp.1987-1992
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この様にゲート絶縁膜を、基板表面に近い側に形成された誘電率の低い材料からなる低誘電率層と、この低誘電率層の上に形成された誘電率の高い材料よりなる高誘電率層とからなる積層ゲート絶縁膜とする事は、ゲート絶縁膜を貫く電流の抑制と、チャネル領域の電位に対するゲート電極の制御性の向上との両立を可能とし、更にゲート絶縁膜と基板との界面を良好にするとともにゲート絶縁膜を通じたソース領域とチャネル領域との容量結合に起因する電流駆動力の低下の抑制と言う利点が在る。
【０００６】
しかし、この場合は、誘電率の異なる材料の界面における電束密度の連続性に起因して低誘電率層中の電場が極めて強くなると言う問題を有している。特に、ソース・ドレイン領域を金属または金属珪化物で形成するショットキー型電界効果トランジスタに於いては、積層ゲート絶縁膜を用いた場合に低誘電率絶縁層中の、ソース・ドレイン領域の角の近傍に於いて電場は極めて強くなる。またショットキー型電界効果トランジスタに於いてはソース・ドレイン領域とチャネル領域との界面に形成されるショットキー障壁の抵抗が電流駆動力に多大な影響を及ぼし、十分に高い電流駆動力を実現する事は困難であると言う問題点もまた存在する。この事は素子の高速動作および信頼性の向上の大きな妨げとなっていた。
【０００７】
本発明は、上記問題点を解決するために成されたもので、その目的はゲート絶縁膜中の電場を緩和するとともに素子の電流駆動力を高め、高速動作を可能にし、且つ高信頼性、高性能の半導体装置を提供する事に在る。
【課題を解決するための手段】
【０００８】
本発明の第１の態様による半導体装置は、基板に設けられた半導体領域と、それぞれの端部が互いに向かい合うように離間して前記半導体領域に設けられたソースおよびドレイン領域と、前記ソースおよびドレイン領域上と前記ソース領域およびドレイン領域間の領域上とに設けられた半導体層と、前記半導体層を介して前記ソース領域およびドレイン領域間の領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備えたことを特徴とする。
【０００９】
なお、前記ソースおよびドレイン領域は、金属または金属珪化物よりなっていてもよい。
【００１０】
なお、前記半導体領域の多数キャリアが正孔であり、且つ前記ソースおよびドレイン領域を構成する金属または金属珪化物の仕事関数が、前記半導体基板の半導体の禁制帯の中央と電子の真空準位との差以下であってもよい。
【００１１】
なお、前記半導体領域の多数キャリアが電子であり、且つ前記ソースおよびドレイン領域を構成する金属または金属珪化物の仕事関数が、前記半導体基板の半導体の禁制帯の中央と電子の真空準位との差以上であってもよい。
【００１２】
なお、前記半導体層の厚さが０．５ｎｍ以上、５ｎｍ以下であってもよい。
【００１３】
なお、前記ソースおよびドレイン領域の端部が前記ゲート電極直下の前記半導体領域内に入り込んでいてもよい。
【００１４】
なお、前記ゲート電極の側部に設けられ、底部が前記半導体層を突き抜けて前記ソース領域およびドレイン領域に達する絶縁体からなるゲート側壁を更に備えていてもよい。
【００１５】
なお、前記ソースおよびドレイン領域間の領域と、前記ソース領域上の前記半導体層および前記ドレイン領域上の前記半導体層の間の領域とは単結晶半導体で形成されていてもよい。
【００１６】
なお、前記半導体領域と前記ソースおよびドレイン領域は、前記基板の主面方向に沿って前記基板上に設けられて直方体の形状を有し、前記半導体層は前記半導体領域と前記ソースおよびドレイン領域との前記直方体の少なくとも側面に設けられ、前記ゲート絶縁膜は前記直方体の上面および前記半導体層を覆うように設けられ、前記ゲート電極は前記ゲート絶縁膜を覆うように設けられていてもよい。
【００１７】
なお、前記半導体領域と前記ソースおよびドレイン領域とは、前記基板の主面に略直交する方向に前記基板上に設けられて柱状の形状を有し、前記半導体層は前記半導体領域と前記ソースおよびドレイン領域との柱状の側面を取り囲む様に設けられ、前記ゲート絶縁膜は前記半導体層を取り囲む様に設けられ、前記ゲート電極は前記ゲート絶縁膜を取り囲む様に設けられていてもよい。
【００１８】
なお、前記半導体層が単結晶半導体よりなっていてもよい。
【００１９】
なお、前記ゲート絶縁膜は、前記ゲート絶縁膜と前記半導体層との界面領域における誘電率が、前記ゲート絶縁膜の中央における誘電率よりも低くてもよい。
【００２０】
なお、前記ゲート絶縁膜は、酸化シリコン、酸化窒化シリコン、および窒化シリコンのいずれかよりなる第１絶縁膜と、金属を含む第２絶縁膜とを含む積層膜であってもよい。
【００２１】
なお、前記半導体基板が｛１１１｝面を持つ基板であってもよい。
【００２２】
なお、前記半導体基板が、ＳＯＩ基板であってもよい。
【００２３】
また、本発明の第２の態様による半導体装置は、半導体基板に設けられたｐ型の不純物を含む第１半導体領域と、それぞれの端部が互いに向かい合うように離間して前記第１半導体領域中に設けられ、Ｎｉ（ニッケル）、Ｃｏ（コバルト）のいずれかの金属またはこれらの金属の珪化物である第１ソースおよびドレイン領域と、前記第１ソースおよびドレイン領域上と前記第１ソース領域および第１ドレイン領域間の領域上とに設けられた第１半導体層と、前記第１半導体層を介して前記ソース領域およびドレイン領域間の領域上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、を備えた第１半導体素子と、前記半導体基板に設けられたｎ型の不純物を含む第２半導体領域と、それぞれの端部が互いに向かい合うように離間して前記第２半導体領域中に設けられ、Ｎｉ（ニッケル）、Ｃｏ（コバルト）のいずれかの金属またはこれらの金属の珪化物である第２ソースおよびドレイン領域と、前記第２ソースおよびドレイン領域上と前記第２ソース領域およびドレイン領域間の領域上とに設けられた第２半導体層と、前記第２半導体層を介して前記ソース領域およびドレイン領域間の領域上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、を備えた第２半導体素子と、を備えたことを特徴とする。
【００２４】
また、本発明の第３の態様による半導体装置の製造方法は、半導体領域にｎ型およびｐ型のいずれか一方の導電型の不純物を導入する工程と、前記不純物が導入された半導体領域中に端部が互いに向かい合うようにソース・ドレイン領域を離間して形成する工程と、少なくとも前記ソース・ドレイン領域間の領域を覆うように半導体層を形成する工程と、前記半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を含むことを特徴とする。
【００２５】
また、本発明の第４の態様による半導体装置の製造方法は、｛１１１｝面を持つ半導体領域にｎ型およびｐ型のいずれか一方の導電型の不純物を導入する工程と、前記半導体領域上に第１絶縁膜を形成する工程と、前記第１絶縁膜上の少なくとも一部にゲート電極を形成する工程と、前記第１絶縁膜において前記ゲート電極の両側の部分を除去しゲート絶縁膜を形成する工程と、前記半導体領域において前記ゲート電極の両側の表面の一部を除去する工程と、前記ゲート電極の側面に第２絶縁膜を形成する工程と、異方性エッチングを施すことにより、前記半導体領域の少なくとも一部を除去して空隙を形成する工程と、前記空隙内にソース・ドレイン領域を形成する工程と、を含むことを特徴とする。
【００２６】
また、本発明の第５の態様による半導体装置の製造方法は、支持基板上に第１絶縁膜を介して半導体層が設けられているＳＯＩ基板の前記半導体層にｎ型およびｐ型のいずれか一方の導電型の不純物を導入する工程と、前記半導体層上に第２絶縁膜を形成する工程と、前記第２絶縁膜上の少なくとも一部にゲート電極を形成する工程と、前記ゲート電極の両側の前記第２絶縁膜を除去する工程と、前記ゲート電極の側面に第３絶縁膜を形成する工程と、前記ゲート電極の両側の半導体層を除去する工程と、前記第１絶縁膜の少なくとも一部を除去して空隙を形成する工程と、前記空隙内にソース・ドレイン領域を形成する工程と、を含むことを特徴とする。
【００２７】
なお、前記ソース・ドレイン領域は、金属または金属珪化物から形成されていてもよい。
【発明の効果】
【００２８】
本発明によれば、ゲート絶縁膜中の電場を緩和するとともに素子の電流駆動力を高め、高速動作を可能にし、且つ高信頼性、高性能の半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２９】
本発明の実施形態を以下に、図面を参照して説明する。また本発明は以下の実施形態に限定されるものではなく、種々変更して用いる事ができる。
【００３０】
（第１実施形態）
本発明の第１実施形態による半導体装置の概略の断面を図１に示す。本実施形態の半導体装置はｎ型のショットキー型電解効果トランジスタであって、半導体基板１の、素子分離領域２によって素子分離されたｐ型の不純物を含む半導体領域３に形成される。この半導体領域３中には、金属または金属珪化物からなるｎ型のソース領域４ａおよびドレイン領域４ｂが、その端部が互いに向かい合うように離間して設けられている。そしてこれらのソース領域４ａ、ドレイン領域４ｂ、およびソース領域４ａとドレイン領域４ｂとの間の領域上に半導体層５が設けられている。ソース領域４ａとドレイン領域４ｂとの間の領域上の半導体層５の領域がチャネル領域６となる。このチャネル領域６上にゲート絶縁膜７が設けられている。このゲート絶縁膜７はチャネル領域６側に設けられた低誘電率材料からなる低誘電率絶縁膜７ａと、この低誘電率絶縁膜７ａ上に設けられた高誘電率絶縁膜７ｂとの積層構造となっている。そして、ゲート絶縁膜７上にゲート電極８が設けられている。このゲート電極８は、ソース・ドレイン領域４ａ、４ｂとオーバーラップする領域を有している。すなわち、ソース・ドレイン領域４ａ、４ｂの方からいえば、ソース・ドレイン領域４ａ、４ｂの端部がゲート電極８下の領域に入り込むように構成されている。
【００３１】
一般に、ゲート絶縁膜中に強電場が生ずるのは、ソース・ドレイン領域の角の近傍であり、特にソース領域の角の近傍において極めて強い電場が生ずる。そしてこの事はソース・ドレイン領域を金属または金属珪化物で形成したショットキー型電界効果トランジスタに於いて殊に顕著であり、ゲート絶縁膜が基板側は低誘電率材料で形成されゲート電極側は高誘電率材料で形成された積層絶縁膜である場合に更に顕著である。
【００３２】
そこで、本実施形態との比較を行うために、図２に示すｎ型のショットキー型電界効果トランジスタを比較例とする。この比較例のショットキー型電界効果トランジスタは、本実施形態の半導体層５を除去した構成であって、ゲート絶縁膜７がソース領域４ａおよびドレイン領域４ｂに直接に接して形成されている以外は本実施形態と同一の構成となっている。
【００３３】
次に、本実施形態および比較例のショットキー型電界効果トランジスタにおけるゲート絶縁膜７中の電場強度をそれぞれシミュレーションによって計算した。計算結果を図３に示す。図３のグラフｇ１が本実施形態におけるゲート絶縁膜中の電界強度、グラフｇ２が比較例におけるゲート絶縁膜中の電界強度を示している。ここで、本実施形態および比較例のショットキー型電界効果トランジスタは、チャネル長３５ｎｍのｎ型の素子であり、ソース・ドレイン領域４ａ、４ｂは金属で形成されている。ソース・ドレイン領域４ａ、４ｂの深さは１０ｎｍ、ソース・ドレイン領域４ａ、４ｂと、ゲート電極８との重なり長は左右各々３ｎｍである。ゲート絶縁膜７の基板側の絶縁膜７ａは比誘電率が３．９でＥＯＴが０．３ｎｍ、ゲート電極側の絶縁膜７ｂは比誘電率が２０でＥＯＴが０．７ｎｍである。電圧条件はソース電位と基板電位とは０Ｖ、ドレイン電位とゲート電位とは１Ｖである。図３の横軸は基板表面に沿った位置を表し、０ｎｍがチャネルの中央に対応し、−１７．５ｎｍと１７．５ｎｍとの間がチャネル領域であり、その左がソース領域４ａ、右がドレイン領域４ｂである。縦軸は、ゲート絶縁膜と基板との界面におけるゲート絶縁膜７中の電場強度である。但し、ゲート絶縁膜と基板とは誘電率が異なるので、その界面では電場は不連続となる。そこで、図３においては、ゲート絶縁膜側に０．０５ｎｍ入り込んだ位置における電場強度の値を示している。図３のグラフｇ２からわかるように、比較例におけるゲート絶縁膜中の電場強度はソース領域端（横軸の座標が−１７．５ｎｍの点）において極めて強い値となっている。
【００３４】
これに対して、本実施形態においては、比較例と比較して電場強度は大幅に低減されている。具体的には電場強度の最大値は、比較例のショットキー型電界効果トランジスタにおいては約１５．６ＭＶ／ｃｍであるの対して本実施形態のショットキー型電界効果トランジスタにおいては約６．４６ＭＶ／ｃｍであり、約４１％に低減されている。それ故、本実施形態の構造を用いる事はゲート絶縁膜中の電場強度の低減に極めて効果的である事が判る。
【００３５】
本実施形態のショットキー型電界効果トランジスタにおいて、ゲート絶縁膜中の電場が抑制される事の理由は、ゲート絶縁膜７をソース・ドレイン領域４ａ、４ｂの角と離した事にある。電場強度が極めて強くなるのはソース・ドレイン領域４ａ、４ｂの角の近傍であるので、本実施形態のショットキー型電界効果トランジスタの様にソース・ドレイン領域４ａ、４ｂとゲート絶縁膜７とを離して形成すれば、電場強度が極めて強くなるソース・ドレイン領域４ａ、４ｂの角の近傍にはゲート絶縁膜７は無い。それ故、ゲート絶縁膜７中の電場強度は極めて弱くなる。この事は本発明者によって新たに得られた知見である。
【００３６】
次に、本実施形態および比較例のショットキー型電界効果トランジスタの電流駆動力を、図４を参照して説明する。図４のグラフｇ１は本実施形態のトランジスタのゲート電圧に対するドレイン電流の特性を、グラフｇ２は比較例のトランジスタのゲート電圧に対するドレイン電流の特性を示す。図４において、横軸はゲート電圧を、縦軸はトランジスタを流れるドレイン電流の単位幅あたりの値を、各々示している。ドレイン電圧は１Ｖ、ソース４ａと基板１との電位は０Ｖである。
【００３７】
図４からわかるように、本実施形態のトランジスタは、比較例のトランジスタと比較して電流駆動力が大幅に増大している。具体的には、ゲート電圧＝１Ｖにおける電流値は、比較例においては約３５２μＡ／μｍであるのに対して、本実施形態においては７８５μＡ／μｍであり、約２２３％に増大している。それ故、本実施形態のような構造を用いる事は電流駆動力の増大に極めて効果的である事が判る。
【００３８】
本実施形態のトランジスタにおいて電流駆動力が増大する事は、ソース・ドレイン領域４ａ、４ｂの側面のみならず上面からも電流が出入りする事が可能である事に依る。この事を説明する為に、本実施形態のトランジスタおよび比較例のトランジスタにおいてソース４ａの側面を貫いて流れる電流の単位面積あたりの値（電流密度）の特性を図５のグラフｇ１およびｇ２に示し、本実施形態のトランジスタにおいてソースの上面を貫いて流れる電流の電流密度を図６に示す。図５および図６において、縦軸はソース領域４ａの各々側面と上面とを貫いて流れる電流の電流密度の値を示す。図５の横軸はソース領域４ａの側面に沿ってソース領域４ａの上面から測った深さを表し、図６の横軸はソース領域４ａの上面に沿ってソース領域４ａのチャネル側の端から測った長さを表す。図６の横軸はソース領域４ａの右端を原点とし、右から左へと値が増大する様にしてある。図５に示す様に、ソース領域４ａの側面を貫いて流れる電流値は本実施形態のトランジスタにおいても、比較例のトランジスタにおいてもほぼ等しいが、図６に示す様に本実施形態のトランジスタにおいてはソース領域４ａの上面を貫いて流れる電流は、側面を貫く電流と比較して極めて大きい。
【００３９】
この様に本実施形態のトランジスタにおいてはソース領域４ａの上面を貫いて大きな電流が流れるので、比較例のトランジスタと比較して極めて高い電流駆動力が得られる。これは、本実施形態のトランジスタにおいては、ソース領域４ａの上面がゲート電極８と向かい合っているので、ゲート電極８の電位に影響されてソース領域４ａの上にある半導体層５の電位がゲート電極８の電位に近づけられ、その結果としてソース領域４ａとその上の半導体層５との界面に形成されるショットキー接合のショットキー障壁が薄くなり、これにより、抵抗が低減されて、ソース領域４ａの上面を貫いて大きな電流が流れることになるためと考えられる。この事もまた本発明者によって新たに得られた知見である。
【００４０】
この様に本実施形態の構造において、高い電流駆動力が得られるのは、ゲート電極８の制御に依りソース領域４ａの上面におけるショットキー障壁が薄くなる事が本質であるので、ゲート電極８とソース・ドレイン領域４ａ、４ｂとは重なりを持つ事が好ましい。
【００４１】
この様に、本実施形態の構造を用いると、ソース・ドレイン領域４ａ、４ｂの抵抗が低く、ゲート絶縁膜中の電場を抑制すると同時に高い電流駆動力を実現する事のできるショットキー型電界効果トランジスタが得られる。さらに、ゲート絶縁膜７が、酸化シリコン等からなる絶縁膜７ａと、高誘電率材料からなる絶縁膜７ｂとの積層構造となっている、このため、酸化シリコン等からなる絶縁膜７ａを設けたことによって、基板との界面を良好にすることができるとともに、ゲート絶縁膜７を通したチャネル領域６とソース領域４ａとの容量結合に起因した電流駆動力の低下を抑制することができる。また、高誘電率材料からなる絶縁膜７ｂを設けたことにより、ゲート絶縁膜を貫く電流を抑制すると同時にチャネル領域６の電位に対するゲート電極８の制御性を高めることができる。これにより、ゲート絶縁膜中の電場が抑制され、更に高い電流駆動力が実現される。その結果として高速動作が可能で且つ信頼性が高く高性能な半導体装置を実現することができる。
【００４２】
ソース・ドレイン領域４ａ、４ｂとチャネル領域６との界面に形成されるショットキー接合の抵抗を減らす為には、ショットキー障壁の高さが低い事が効果的である。それ故、本実施形態のｎ型トランジスタのように、電流の主な担い手が電子である場合、すなわちトランジスタの形成されている半導体領域３の多数キャリアが正孔である場合には、ソース・ドレイン領域４ａ、４ｂのフェルミレベルは半導体領域３を形成する半導体の伝導帯の下端に近い事が好ましい。すなわち、ソース・ドレイン領域４ａ、４ｂを形成する金属または金属珪化物の仕事関数が、半導体領域３を形成する半導体の禁制帯の中央と電子の真空準位との差以下である事が好ましい。
【００４３】
これに対して、本実施形態のｎ型トランジスタと異なり、電流の主な担い手が正孔である場合、すなわちトランジスタの形成されている半導体領域の多数キャリアが電子である場合には、ソース・ドレイン領域のフェルミレベルは半導体領域を形成する半導体の価電子帯の上端に近い事が好ましい。すなわち、ソース・ドレイン領域を形成する金属または金属珪化物の仕事関数が、半導体領域を形成する半導体の禁制帯の中央と電子の真空準位との差以上である事が好ましい。
【００４４】
なお、ソース・ドレイン領域の側面を貫いて流れる電流を増す為に、例えば図７に示す様な、ソース・ドレイン領域４ａ、４ｂの間に埋め込まれる様にゲート絶縁膜７を介してゲート電極８が形成された構造も考えられる。しかし、この様な構造ではソース領域４ａとドレイン領域４ｂとの間にゲート絶縁膜７を介してゲート電極８が存在するので、電流が妨げられる事になり、高い電流駆動力を実現する為には好ましくない。それ故、ソース・ドレイン領域４ａ、４ｂの間の領域は、半導体で形成されている事が好ましい。
【００４５】
同様の理由により、本実施形態の様にソース・ドレイン領域４ａ、４ｂが基板１中に埋め込まれて形成されている、すなわちソース・ドレイン領域４ａ、４ｂの上に半導体層５を介してゲート絶縁膜７が形成されている構造においては、ソース・ドレイン領域４ａ、４ｂ上に形成されている半導体層５の間の領域６もまた半導体で形成されている事が好ましい。更に、ソース・ドレイン領域４ａ、４ｂおよびその上に形成されている半導体層５の間の領域６を形成する半導体が単結晶でないとポテンシャルの非周期性に起因する散乱により電流駆動力が低減されるので、ソース・ドレイン領域４ａ、４ｂ及びその上に形成されている半導体層５の間の領域６は単結晶半導体で形成されている事が好ましい。ソース・ドレイン領域４ａ、４ｂの上に形成されている半導体層５もまた単結晶半導体で形成されている事が好ましい。
【００４６】
次に、ソース・ドレイン領域４ａ、４ｂの上に形成される半導体層５の好ましい厚さに関して説明する。この半導体層５は上に記した様に単結晶半導体で形成されている事が好ましい。そして、その格子定数は厳密には半導体の種類に依存するが例えばＳｉ（シリコン）、Ｇｅ（ゲルマニウム）、ＧａＡｓ（ガリウム・砒素）等の代表的な半導体においては、ほぼ０．５ｎｍ程度の値である（例えば、S. M. Sze著， Physics of Semiconductor Devices John Wiley & Sons, 1981参照）。それ故、ソース・ドレイン領域４ａ、４ｂの上に設ける半導体層５の厚さは０．５ｎｍ程度以上である事が好ましい事が判る。
【００４７】
ソース・ドレイン領域４ａ、４ｂの上に形成される半導体層５の厚さに対する、ゲート絶縁膜７中における電場強度の最大値の依存性をシミュレーションにより求めた結果を図８に示す。このシミュレーションには、チャネル長３５ｎｍのショットキー型電界効果トランジスタを用いた。このトランジスタのゲート絶縁膜はチャネル側が比誘電率＝３．９の絶縁材からなる第１絶縁層（界面層）と、ゲート電極側が比誘電率＝２０の絶縁材からなる第２絶縁層との積層膜であり、ゲート絶縁膜の全ＥＯＴを１ｎｍに保って、第１絶縁層（界面層）の厚さを０．３ｎｍ、０．４ｎｍ、０．５ｎｍと変えてある。電圧条件はソース電位＝基板電位＝０Ｖ、ドレイン電位＝ゲート電位＝１Ｖとした。図８の縦軸はゲート絶縁膜中の電場強度の最大値を示し、横軸はソース・ドレイン領域の上に形成された半導体層の厚さを示す。横軸の半導体層の厚さ「０」はソース・ドレイン領域が埋め込まれて形成されてはいない、図２に示す構造の場合を意味する。電場強度は界面層の厚さには殆ど依存せず、ソース・ドレイン領域の上に半導体層を設けると急激に低下する。この事もまた本発明者によって新たに得られた知見である。
【００４８】
酸化シリコンの絶縁破壊の起こる電場強度は成膜の方法等に依存するが、典型的には１０ＭＶ／ｃｍ程度以上である（例えば、小柳光正著、「サブミクロンデバイスＩＩ」、丸善株式会社、１９８８年参照）。ゲート絶縁膜中における電場強度の最大値が１０ＭＶ／ｃｍ以下である事を要求すると、図８よりソース・ドレイン領域の上に設ける半導体層の厚さは１ｎｍ程度以上であると好ましい事が判る。この事もまた今回の検討で新たに得られた知見である。以上より、本実施形態において、ソース・ドレイン領域４ａ、４ｂの上に設ける半導体層５の厚さは０．５ｎｍ以上である事が好ましく、１ｎｍ以上であると更に好ましい事が判る。この事もまた本発明者によって新たに得られた知見である。
【００４９】
ソース・ドレイン領域の上に形成される半導体層の厚さに対する、ドレイン電流の依存性を図９に示す。トランジスタの構造及び電圧条件は図８と同様である。ドレイン電流は界面層の厚さには殆ど依存せず、ソース・ドレイン領域の上に半導体層を設けると急激に増大し、半導体層を厚くするのに伴って徐々に減少する。この事もまた本発明者によって新たに得られた知見である。したがって、本実施形態において、ドレイン電流が図２に示すような従来の構造のトランジスタの値以上である事を要求すると、ソース・ドレイン領域の上に設ける半導体層の厚さは５ｎｍ程度以下である事が好ましい事が判る。この事もまた今回の検討で新たに得られた知見である。
【００５０】
なお、本実施形態において、不純物の導電型を逆にすればｐ型のショットキー型電界効果トランジスタを得ることができ、本実施形態と同様の効果を得ることができる。また、相補型のショットキー型電界効果トランジスタの場合にも本実施形態の構造を適用することができる。
【００５１】
（第２実施形態）
本発明の第２実施形態による半導体装置の断面を図１０に示す。本実施形態の半導体装置はｎ型のショットキー型電界効果トランジスタである。
【００５２】
本実施形態の半導体装置は、図１に示す第１実施形態の半導体装置において、ゲート電極８の両側の半導体層５を除去した構成となっている。したがって、本実施形態の半導体装置も、第１実施形態と同様に、絶縁膜７が低誘電率材料よりなる絶縁膜７ａと、高誘電率材料よりなる絶縁膜７ｂとの積層構造を有し、ゲート絶縁膜７がソース・ドレイン領域４ａ、４ｂの上に半導体層５を介して形成されている、すなわちソース・ドレイン領域４ａ、４ｂが埋め込まれて形成されており、ゲート電極８とソース・ドレイン領域４ａ、４ｂとが重なる領域を持っている。なお、図１０では、層間絶縁膜および配線等は省略されている。
【００５３】
このため、本実施形態も、第１実施形態と同様に、ソース・ドレイン領域４ａ、４ｂの抵抗が低く、ゲート絶縁膜中の電場を抑制すると同時に高い電流駆動力を実現する事のできるショットキー型電界効果トランジスタを得ることができる。さらに、酸化シリコン等からなる絶縁膜７ａを設けたことによって、基板との界面を良好にすることができるとともに、ゲート絶縁膜７を通したチャネル領域６とソース領域４ａとの容量結合に起因した電流駆動力の低下を抑制することができる。また、高誘電率材料からなる絶縁膜７ｂを設けたことにより、ゲート絶縁膜を貫く電流を抑制すると同時にチャネル領域６の電位に対するゲート電極８の制御性を高めることができる。これにより、ゲート絶縁膜中の電場が抑制され、更に高い電流駆動力が実現される。その結果として高速動作が可能で且つ信頼性が高く高性能な半導体装置を実現することができる。
【００５４】
なお、半導体領域３は、半導体基板１内に、例えばＢ（ホウ素）イオンを注入することにより形成され、ソース・ドレイン領域４ａ、４ｂは例えばエルビウム・シリサイドにより形成される。また、絶縁膜７ａは例えば酸化シリコン等の低誘電率材料からなっており、絶縁膜７ｂは例えば二酸化ハフニウム等の高誘電率材料からなっている。ゲート電極８は例えばＰ（リン）を含む多結晶シリコンよりなっている。
【００５５】
次に、本実施形態の半導体装置の製造方法を、以下に図１１乃至図１５を参照して説明する。
【００５６】
先ず、図１１に示す様に、半導体基板１に例えばトレンチ素子分離法に依り素子分離領域２を形成する。続いて例えばＢイオンを加速電圧１００ｋｅＶ、ドーズ量２．０×１０１２ｃｍ−２で注入し、その後に例えば１０５０℃、３０秒の熱工程を施す事に依りｐ型の不純物を含む半導体領域３を形成する。
【００５７】
次に図１２に示す様に、例えば厚さ１００ｎｍの例えば窒化シリコンを例えば化学的気相成長法（以下、ＣＶＤ(Chemical Vapor Deposition)法という）等の方法で形成し、続いて前記窒化シリコンを加工する事に依りダミーゲート電極１００を形成する。
【００５８】
次に図１３に示す様に、例えばスパッタ法等の方法により例えばＥｒ（エルビウム）を、素子分離領域２及びダミーゲート電極１００を含む半導体基板１の全面に堆積し、熱工程を施す事により半導体基板１の表面にエルビウム・シリサイドよりなるソース・ドレイン領域４ａ、４ｂを形成する。続いて例えば薬液に半導体基板１を浸漬する等の方法により未反応のＥｒを除去する。
【００５９】
次に図１４に示す様に、例えば薬液に浸漬する等の方法によりダミーゲート電極１００を除去する。続いて例えばＣＶＤ法等の方法により、素子分離領域２及びソース・ドレイン領域４ａ、４ｂを含む半導体基板１上に例えば厚さ２ｎｍの半導体層５を形成する。続いて所望のしきい値電圧を得る為に例えばＢイオンを加速電圧３０ｋｅＶ、ドーズ量１．０×１０１２ｃｍ−２で注入しｎチャネル領域６を形成する。この半導体層５は形成の後に結晶化を行ってもよい。結晶化を行うとポテンシャルの非周期性に起因する散乱が抑制される為にキャリアの移動度が増し、更に高い電流駆動力が実現されると言う利点が得られるので好ましい。
【００６０】
次に図１５に示す様に、例えばＣＶＤ法等の方法を用いる事により、例えば厚さ１ｎｍの酸化シリコン膜７ａを形成する。続いて例えばＣＶＤ法等の方法を用いる事により酸化シリコン膜７ａの上に例えば厚さ５ｎｍのＨｆＯ２（二酸化ハフニウム）膜７ｂを形成する。
【００６１】
次に二酸化ハフニウム膜７ｂの上に例えばＣＶＤ法等の方法により例えば厚さ１００ｎｍの例えばＰ（リン）を含む多結晶シリコン膜を形成し、反応性イオンエッチング法（以下、ＲＩＥ(Reactive Ion Etching)法という）等の異方性エッチングを用いて上記多結晶シリコン膜をパターニングしゲート電極８を形成する。続いて例えばＲＩＥ法等の異方性エッチングを用いて二酸化ハフニウム膜７ｂ及び酸化シリコン膜７ａをパターニングして積層構造のゲート絶縁膜７を形成する。その後、例えばＲＩＥ法等の異方性エッチングを用いて半導体層５をパターニングし、図１０に示す半導体装置を得る。以後は、周知の技術を用いて層間絶縁膜の形成工程や配線工程等を経て本実施形態の半導体装置を完成する。
【００６２】
本実施形態においては、半導体装置はｎ型のショットキー型電界効果トランジスタであったが、不純物の導電型を逆にすればｐ型のショットキー型電界効果トランジスタを得ることができ、本実施形態と同様の効果を得ることができる。また、相補型のショットキー型電界効果トランジスタの場合にも本実施形態の構造を適用することができる。
【００６３】
また、本実施形態においてはショットキー型電界効果トランジスタのみの形成工程を示したが、ショットキー型電界効果トランジスタの他に、通常の接合ソース・ドレインを持つ電界効果トランジスタやバイポーラー型トランジスタや単一電子トランジスタ等の能動素子、または抵抗体やダイオードやインダクターやキャパシター等の受動素子、または例えば強誘電体を用いた素子や磁性体を用いた素子をも含む半導体装置の一部としてショットキー型電界効果トランジスタを形成する場合にも用いる事ができる。ＯＥＩＣ（オプト・エレクトリカル・インテグレーテッド・サーキット）やＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）の一部としてショットキー型電界効果トランジスタを形成する場合もまた同様である。
【００６４】
また、本実施形態では、ｎ型半導体領域を形成する為の不純物としてはＰ（りん）を、ｐ型半導体層を形成する為の不純物としてはＢ（ホウ素）を用いたが、ｎ型半導体層を形成する為の不純物として他のＶ族不純物を用いてもよい。またｐ型半導体層を形成する為の不純物として他のＩＩＩ族不純物を用いてもよい。また、ＩＩＩ族やＶ族の不純物の導入はそれらを含む化合物の形で行ってもよい。化合物半導体を用いる場合には他の族の不純物を用いてもよい。
【００６５】
また、本実施形態では、不純物の導入はイオン注入を用いて行ったが、イオン注入以外の例えば固相拡散や気相拡散等の方法を用いて行ってもよい。また、不純物を含有する半導体を堆積するないしは成長させる等の方法を用いてもよい。また本実施形態においてはゲート電極には不純物を含有する半導体を堆積する方法を用いたが、不純物の導入は例えばイオン注入や固相拡散や気相拡散等の方法を用いてもよい。不純物を含有する半導体を堆積すれば、不純物を高濃度に投入する事が可能になりその結果として抵抗が低減されると言う利点が在る。またイオン注入の方法を用いればｎ型トランジスタとｐ型トランジスタとを持つ相補型素子を形成する場合に工程が簡略になると言う利点がある。
【００６６】
また、本実施形態では、ソース・ドレイン領域を形成する為のシリサイド層の形成にはＥｒを用いたが他の金属を用いてもよい。但し、ｎ型トランジスタのソース・ドレイン領域のフェルミレベルは、基板に用いる半導体の伝導帯の下端に近い値である事が好ましい。この観点に鑑みると、基板としてシリコン基板を用いる場合には、ソース・ドレイン領域４ａ、４ｂは、Ｅｒあるいは希土類元素あるいはＴｉ（チタン）、Ｚｒ（ジルコニウム）、Ｈｆ（ハフニウム）、Ｔａ（タンタル）、Ｎｂ（ニオブ）またはＡｌ（アルミニウム）等の金属シリサイド（金属珪化物）を用いるのが好ましい。
【００６７】
また、ｐ型トランジスタのソース・ドレイン領域のフェルミレベルは基板に用いる半導体の価電子帯の上端に近い値である事が好ましい。この観点に鑑みると、基板としてシリコン基板を用いる場合には、ソース・ドレイン領域４ａ、４ｂは、Ｐｔ（白金）あるいはＰｄ（パラジウム）、Ｉｒ（イリジウム）、Ｒｅ（レニウム）、Ｒｕ（ルテニウム）、Ｗ（タングステン）等の金属シリサイドを用いるのが好ましい。
【００６８】
但し、ｎ型とｐ型との双方のトランジスタを含む相補型素子を形成する場合には、フェルミレベルが基板に用いる半導体の禁制帯の中央近傍に在る材料をｎ型とｐ型との双方に用いると工程が簡略になると言う利点がある。この観点に鑑みると基板にシリコンを用いた相補型素子を形成する場合には、ソース・ドレイン領域４ａ、４ｂは、Ｎｉ（ニッケル）またはＣｏ（コバルト）等の金属シリサイドを用いるのが好ましい。
【００６９】
また、ソース・ドレイン領域はシリサイドではなく金属を用いて形成してもよい。その場合にはソース・ドレイン領域の抵抗が更に低減されると言う利点がある。但し、本実施形態に示した様にソース・ドレイン領域をシリサイドで形成すればソース・ドレイン領域をダミーゲート電極および素子分離領域に対して自己整合的に形成する事が容易であるので工程が簡略になると言う利点がある。ソース・ドレイン領域をシリサイド層ではなく金属により形成する場合も、好ましい金属の種類はシリサイド層でソース・ドレイン領域を形成する場合と同様である。
【００７０】
また、本実施形態では、ソース・ドレインを形成するための領域への不純物導入には言及していないが、ソース・ドレインを形成するための領域に不純物を導入してもよい。特に、ソース・ドレインを形成するための領域にチャネル領域とは逆の導電型の不純物を高濃度に導入する事は、ソース・ドレイン領域とチャネル領域との界面に形成されるショットキー障壁を薄くする事により抵抗を低下させるので好ましい。
【００７１】
また、本実施形態においては、ショットキー型電界効果トランジスタであったが、ソース・ドレイン領域を金属シリサイドではなく、不純物を含む半導体で形成したショットキー型ではない電界効果トランジスタであってもよい。
【００７２】
また、本実施形態では通常の基板、いわゆるバルク基板上に素子を形成したが、ＳＯＩ基板上に素子を形成してもよい。ＳＯＩ基板上に素子を形成する場合のチャネル領域の不純物濃度は完全空乏型素子となる様に設定しても部分空乏型素子となる様に設定しても良い。完全空乏型素子となる様に設定するとチャネル領域の不純物濃度が低く抑えられるのでモビリティーが向上し、電流駆動能力が更に向上すると言う利点が得られるし、寄生バイポーラー効果が抑制されると言う別の利点も得られるので好ましい。
【００７３】
また、本実施形態では明記しなかったが、基板を構成する半導体は例えばシリコンやゲルマニウム等のＩＶ族の半導体でもよいし、例えばＧａＡｓ（ガリウム・砒素）やＩｎＰ（インジウム・リン）等の化合物半導体でもよい。三種類以上の元素よりなる化合物半導体でもよい。
【００７４】
また、本実施形態では、ゲート電極は多結晶シリコンを用いたが、単結晶シリコンや非晶質シリコン等の半導体、高融点金属または必ずしも高融点とは限らない金属、金属を含む化合物等、またはそれらの積層等で形成してもよい。金属または金属を含む化合物でゲート電極を形成するとゲート抵抗が抑制されるので素子の高速動作が得られ、好ましい。また金属でゲートを形成すると酸化反応が進みにくいので、ゲート絶縁膜とゲート電極との界面の制御性が良いと言う利点も有る。また、ゲート電極の少なくとも一部に多結晶シリコン等の半導体を用いると仕事関数の制御が容易であるので素子のしきい値電圧の調節が容易になると言う別の利点がある。
【００７５】
また、本実施形態では、ゲート電極の上部は電極が露出する構造であるが、ゲート電極の上部に例えば酸化シリコン、窒化シリコン、酸化窒化シリコン等の絶縁物を設けてもよい。特にゲート電極が金属を含む材料で形成されている場合等、製造工程の途中でゲート電極を保護する必要が在る場合等は、ゲート電極の上部に酸化シリコン、窒化シリコン、酸化窒化シリコン等の保護材料を設ける事は大切である。
【００７６】
また、本実施形態では、ゲート電極の形成はゲート電極材料を堆積した後に異方性エッチングを施すと言う方法で形成しているが、例えばダマシンプロセス等のような埋め込み等の方法を用いてゲート電極を形成してもよい。
【００７７】
また、本実施形態では、素子を流れる電流の主方向に測ったゲート電極の長さは、ゲート電極の上部も下部も等しいが、この事は本質的ではない。例えばゲート電極の上部の長さの方が、下部の長さより長いアルファベットの「Ｔ」の字の様な形であってもよい。この場合にはゲート抵抗を低減する事ができると言う他の利点も得られる。
【００７８】
また、本実施形態では、積層構造のゲート絶縁膜の内で半導体層に近い方の絶縁膜（界面膜）は酸化シリコンから形成したが、この事に必然性はなく、窒化シリコンまたは酸化窒化シリコン等から形成しても良い。但し、ゲート絶縁膜を貫く電気力線によりソース領域とチャネル領域との間に形成される容量結合を抑制する事は電流駆動力の向上につながるので、この界面膜の誘電率は低い事が好ましい。また、この界面膜を酸化シリコンで形成するとキャリアの移動度が向上するので電流駆動能力が更に向上すると言う利点がある。また、絶縁膜中や半導体層との界面に存在する電荷や準位等が少ない事が望ましいので、この事に鑑みると半導体層と接する膜には酸化シリコンを用いる事が好ましい。
【００７９】
一方、ゲート電極に不純物を含有する半導体を用いた場合においてゲート電極中の不純物がチャネル領域に拡散する事を防ぐと言う観点から考えると、窒素の存在により不純物の拡散が抑制される事が知られているので、界面膜としては、窒化シリコンまたは酸化窒化シリコンを用いる事が好ましい。またこれらの膜の形成方法は例えば堆積により可能である。また、半導体層としてシリコンを用いる場合には、昇温状態の酸素あるいは窒素気体に曝す等の方法を用いる事に依り可能であるし、必ずしも昇温を伴わない励起状態の酸素あるいは窒素気体に曝してもよい。昇温を伴わない励起状態の酸素あるいは窒素気体に曝すと言う方法で形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。更に酸化窒化シリコンを用いる場合には、先ず酸化シリコン膜を形成し、その後に昇温状態または励起状態の窒素を含む気体に曝す事により絶縁膜中に窒素を導入してもよい。この場合において昇温を伴わない励起状態の窒素気体に曝すと言う方法で形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。また、酸化窒化シリコンを用いる場合には、先ず窒化シリコン膜を形成し、その後に昇温状態または励起状態の酸素を含む気体に曝す事により絶縁膜中に酸素を導入してもよい。この場合において昇温を伴わない励起状態の酸素気体に曝すと言う方法で形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。
【００８０】
また、本実施形態では、積層構造のゲート絶縁膜の内でゲート電極に近い方の絶縁膜としてＣＶＤ法に依り形成したＨｆＯ２膜を用いたが、Ｈｆ（ハフニウム）の異なる価数の酸化物または、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｔａ（タンタル）、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｃｅ（セリウム）、Ｐｒ（プラセオジム）、またはランタノイド系列の元素等の他の金属等の酸化物等またはこれらの元素を初めとする様々な元素に加えてシリコンをも含むシリケート材料等、またはそれらに窒素をも含有させた絶縁膜等、他の高誘電体膜またはそれらの積層等の他の絶縁膜を用いてもよい。これらの様に誘電率の高い材料を用いると、所望の酸化膜換算膜厚を実現する為に必要な、幾何学的な意味の膜厚を厚く設定する事が可能となるので、チャネル領域の電位に対するゲート電極の制御性を保ちつつゲート電流が抑制されると言う利点が得られる。それ故、誘電率の高い膜は従来の素子のゲート絶縁膜に用いられていた酸化シリコンと比較して十分に誘電率の高い例えば金属酸化物等の材料を用いる場合に特にその効果が著しい。更に、絶縁膜中に窒素が存在すると、特定の元素のみが結晶化して析出する事が抑制されるので好ましい。また、絶縁膜中に窒素が存在すると、ゲート電極として不純物を含有する半導体を用いる場合に不純物が基板中に拡散する事を抑制すると言う別の利点もあるので好ましい。また、絶縁膜の形成方法はＣＶＤ法に限るものではなく、蒸着法またはスパッタ法またはエピタキシャル成長法等の他の方法を用いてもよい。また、絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。
【００８１】
なお、本実施形態においては、ゲート絶縁膜を誘電率の高い材料と低い材料との積層構造にする事で、チャネル領域の電位に対するゲート電極の制御性を保ちつつゲート電流が抑制されると言う利点が得られると同時に、ゲート絶縁膜を通じてのソース領域とチャネル領域との容量結合を抑制し、それによる電流駆動力の低下が抑制されると言う利点もまた得られる。更に誘電率の高い材料のみでゲート絶縁膜を形成した場合に比べてゲート絶縁膜の幾何学的な意味の膜厚が薄く形成されるので、ゲート電極から出た電気力線がゲート絶縁膜の側面から外へ漏れる事による、チャネル領域の電位に対するゲート電極の制御性の低下を抑制している。
【００８２】
また、本実施形態では、ゲート絶縁膜は二層の積層膜としたが、三層以上の積層膜となる様に形成してもよい。
【００８３】
また、ゲート絶縁膜を構成する絶縁膜等の厚さは本実施形態の値に限るものではない。更に、ゲート絶縁膜は一様な厚さを持つとしたが、この事は本質的ではない。
【００８４】
また、本実施形態では、ゲート電極の側壁には言及していないが、ゲート電極またはダミーゲート電極に側壁を形成してもよい。本実施形態に示した様に側壁を設けずにソース・ドレイン領域を形成すれば、ソース・ドレイン領域のゲート電極下への回りこみの長さ、すなわちソース・ドレイン領域とゲート電極との重なり長、に対する制御性が良くなると言う利点が得られる。また、側壁を設けると、ソース・ドレイン領域形成時にソース・ドレイン領域とゲート電極とが電気的に短絡される事が防止されると言う利点が在る。
【００８５】
また、本実施形態では、素子分離はトレンチ素子分離法を用いて行ったが、例えば局所酸化法やメサ型素子分離法等の他の方法を用いて素子分離を行ってもよい。
【００８６】
また、本実施形態では、ゲート電極形成後の後酸化には言及していないが、ゲート電極やゲート絶縁膜等の材料等に鑑みて可能であれば、後酸化工程を行ってもよい。また、必ずしも後酸化に限らず例えば薬液処理または反応性の気体に曝す等の方法でゲート電極下端の角を丸める処理を行ってもよい。これらの工程が可能な場合にはそれによりゲート電極下端角部の電場が緩和されるので好ましい。
【００８７】
また、本実施形態では、層間絶縁膜には言及していないが、例えば低誘電率材料等の酸化シリコン以外の物質を層間絶縁膜に用いてもよい。層間絶縁膜の誘電率を低くすると素子の寄生容量が低減されるので素子の高速動作が得られると言う利点がある。
【００８８】
また、ソース・ドレイン領域およびゲート電極との接続のために層間絶縁膜に形成されるコンタクト孔に関しては言及していないが、自己整合コンタクトを形成する事も可能である。自己整合コンタクトを用いると素子の面積を低減する事ができるので、集積度の向上が図られ、好ましい。
【００８９】
また、本実施形態では明記していないが、配線の為の金属層の形成は例えばスパッタ法等を用いて行ってもよいし堆積法等の方法を用いて行ってもよい。また、金属の選択成長等の方法を用いてもよいしダマシン法等の方法を用いてもよい。また、配線金属の材料は例えばシリコンを含有するＡｌ（アルミニウム）等を用いても、例えばＣｕ（銅）等の金属を用いてもよい。特にＣｕは抵抗率が低いので好ましい。
【００９０】
なお、本実施形態においては単一の素子のみの構造を示したが、ここに示した実施形態は単一の素子の場合に限定されるものではなく、かつ同様の効果が得られる事は無論である。
【００９１】
（第３実施形態）
次に、本発明の第３実施形態による半導体装置の断面を図１６に示す。本実施形態の半導体装置は、図１０に示す第２実施形態の半導体装置において、ゲート電極８の側部にも絶縁膜７ｂ、絶縁膜７ａ、および半導体層５を形成した構成となっている。すなわち、本実施形態の半導体装置は、ゲート電極８を取り囲む様にゲート絶縁膜７が形成されており、ゲート絶縁膜７を取り囲む様に半導体層５が形成された構成となっている。なお、図１６では、図１０の場合と同様に、層間絶縁膜、配線等は省略されている。
【００９２】
次に、本実施形態の半導体装置の製造方法を、図１７乃至図１９を参照して説明する。
【００９３】
図１３に示されるソース・ドレイン領域４ａ、４ｂを形成する工程までは第２実施形態の場合と同様に行う。ダミーゲート電極を形成した後、図１７に示す様に、例えばＣＶＤ法等の方法に依り例えば厚さ２００ｎｍの酸化シリコン膜１０１を形成する。続いて、例えば化学的機械的研磨法（以下、ＣＭＰ(Chemical Mechanical Polishing)法という）等を用いて、酸化シリコン膜１０１の表面を平坦化し、ダミーゲート電極１００の上面を露出させる。続いて例えば薬液処理等の処理を施してダミーゲート電極１００を除去することにより、酸化シリコン膜１０１にゲート電極を形成するための開口１０２が形成される（図１７参照）。なお、酸化シリコン膜１０１を形成する前にダミーゲート電極１００に側壁を設ける、またはダミーゲート電極１００を除去した後に、酸化シリコン膜１０１の一部を除去する等の処理を行う事により、酸化シリコン膜１０１にダミーゲート電極１００よりも広い開口を形成してもよい。その様にするとゲート電極８とソース・ドレイン領域４ａ、４ｂとの重なりが大きくなるので電流駆動力が向上すると言う利点がある。一方、その様な処理を行わなければ工程が簡略化されると言う利点がある。
【００９４】
次に図１８に示す様に、例えばＣＶＤ法等の方法を用いて、酸化シリコン膜１０１及びソース・ドレイン領域４ａ、４ｂを含む半導体基板１上に例えば厚さ２ｎｍの半導体層５を形成する。続いて所望のしきい値電圧を得る為に例えばＢイオンを加速電圧３０ｋｅＶ、ドーズ量１．０×１０１２ｃｍ−２で注入しＮチャネル領域６を形成する。この半導体層５は形成の後に結晶化を行ってもよい。結晶化を行うとポテンシャルの非周期性に起因する散乱が抑制される為にキャリアの移動度が増し、更に高い電流駆動力が実現されると言う利点が得られるので好ましい。
【００９５】
次に図１９に示す様に、例えばＣＶＤ法等の方法を用いて、例えば厚さ１ｎｍの酸化シリコン膜７ａを形成する。続いて例えばＣＶＤ法等の方法を用いて酸化シリコン膜７ａ上に例えば厚さ５ｎｍのＨｆＯ２（二酸化ハフニウム）膜７ｂを形成する。
【００９６】
次に二酸化ハフニウム膜７ｂ上に例えばＣＶＤ法等の方法を用いて例えば厚さ１００ｎｍの例えばＰ（リン）を含む多結晶シリコン膜を形成し、続いて例えばＣＭＰ法等の処理を施す事により、上記多結晶シリコン膜、二酸化ハフニウム膜７ｂ、酸化シリコン膜７ａ、および半導体層５をパターニングしてゲート電極８及び積層構造のゲート絶縁膜７を形成する。以後は、周知の技術と同様に層間絶縁膜形成工程や配線工程等を経て図１６に示す本実施形態の半導体装置を得る。
【００９７】
本実施形態も第２実施形態と同様に、ゲート絶縁膜中の電場を抑制することができるとともに、高い電流駆動力を実現することができる。その結果として高速動作が可能で且つ信頼性が高く高性能な半導体装置を得ることができる。
【００９８】
本実施形態に示した様にして素子を形成すると、ゲート電極とソース・ドレイン領域とが自己整合的に形成されると言う利点が在る。一方、第２実施形態に示した様にして素子を形成すると、ソース・ドレイン領域４ａ、４ｂの上に形成した半導体層５がゲート電極８の側面には存在しないので素子の寄生容量が低減されると言う利点が得られる。
【００９９】
また、本実施形態においては、ダミーゲート電極の周囲を覆い、ゲート電極等を形成する領域に開口を設ける為の膜１０１として酸化シリコンを用いたが、他の材料を用いてこの膜を形成してもよい。
【０１００】
また、この膜１０１は層間絶縁膜またはその一部として用いてもよい。この膜１０１を層間絶縁膜またはその一部として用いると剥離を行う必要が無いので工程が簡略化されると言う利点が在る。一方、この膜１０１は除去して層間絶縁膜は改めて形成すると材料選択の自由度が増し、例えば誘電率の低い材料を用いて寄生容量の低減を図る事が可能となると言う利点がある。
【０１０１】
本実施形態においても第１および第２実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１０２】
（第４実施形態）
次に、本発明の第４実施形態による半導体装置の断面を図２０に示す。この半導体装置は｛１１１｝面を持つ半導体基板１上に形成されており、ソース・ドレイン領域４ａ、４ｂのゲート電極８と重なる領域が半導体基板１の表面よりも下に形成されていることと、ゲート電極８の側部にシリコン酸化膜からなるゲート側壁１０が形成されていること以外は、図１０に示す第２実施形態と同じ構成となっている。なお、図２０では図１０に示す場合と同様に、層間絶縁膜、配線等は省略されている。また、｛１１１｝面とは、（１１１）面、（１１−１）面、（１−１１）面または（−１１１）面を指す。（１１−１）面、（１−１１）面または（−１１１）面は（１１１）と結晶学的に等価な面であるともいう。
【０１０３】
次に、本実施形態の半導体装置の製造方法について図２１乃至図２５を参照して以下に説明する。
【０１０４】
第２実施形態の図１１に示す工程に引き続いて図２１に示す様に、所望のしきい値電圧を得る為に例えばＢイオンを加速電圧３０ｋｅＶ、ドーズ量１．０×１０１２ｃｍ−２で注入しＮチャネル領域６を形成する。
【０１０５】
次に図２２に示す様に、例えばＣＶＤ法等を用いて、例えば厚さ１ｎｍの酸化シリコン膜７ａを形成する。続いて例えばＣＶＤ法等を用いて酸化シリコン膜７ａ上に例えば厚さ５ｎｍのＨｆＯ２（二酸化ハフニウム）膜７ｂを形成する。
【０１０６】
次に図２３に示す様に、二酸化ハフニウム膜７ｂ上に例えばＣＶＤ法を用いて例えば厚さ１００ｎｍの例えばＰ（リン）を含む多結晶シリコン膜を形成し、例えばＲＩＥ法等の異方性エッチングを用いて上記多結晶シリコン膜をパターニングしてゲート電極８を形成する。続いて、例えばＲＩＥ法等の異方性エッチングを用いて、二酸化ハフニウム膜７ｂ及び酸化シリコン膜７ａをパターニングして積層構造のゲート絶縁膜７を形成する。続いて例えばＲＩＥ法等の異方性エッチングを施す事により、ゲート電極８の両側に位置する半導体基板１の表面の一部を選択的に除去し、窪み１１を形成する（図２３参照）。
【０１０７】
次に図２４に示す様に、例えばＣＶＤ法を用いて例えば厚さ２０ｎｍの例えば酸化シリコン膜を形成し、続いて例えばＲＩＥ法等の異方性エッチングを施す事に依りゲート側壁１０を形成する。続いて例えばＲＩＥ法等の異方性エッチングを施す事に依り半導体基板１の窪み１１の底部を選択的に除去し、更に深い窪み１１ａを形成する。
【０１０８】
次に図２５に示す様に、例えばアルカリ溶液に浸漬する等の方法で半導体基板１に異方性エッチングを施す。アルカリ溶液に依るエッチングでは（１１１）面及びそれと結晶学的に等価な面のエッチング速度は極めて遅いので、実質的にエッチングが起こらず、半導体基板１は図２５の上下方向にはエッチングが進まないと考えてよい。その結果、エッチングは横方向に行われ、ゲート絶縁膜７の下に半導体層５が残り、その下の領域には空隙１２が形成されて図２５に模式的に示す様な形状に加工される。
【０１０９】
次に金属または金属珪化物を堆積し、半導体基板１に形成した空隙１２を埋め込み、続いて一部を選択的に除去する事でソース・ドレイン領域４ａ、４ｂを形成し、図２０に示す半導体装置を得る。以後は、周知技術を用いて層間絶縁膜形成工程や配線工程等を経て本実施形態の半導体装置を完成する。
【０１１０】
本実施形態も第２実施形態と同様に、ゲート絶縁膜中の電場を抑制することができるとともに、高い電流駆動力を実現することができる。その結果として高速動作が可能で且つ信頼性が高く高性能な半導体装置を得ることができる。
【０１１１】
また、本実施形態に示した様にして素子を形成すると、ゲート電極８とソース・ドレイン領域４ａ、４ｂとが自己整合的に形成されると言う利点が在る。更にチャネル領域６は半導体基板１中に形成されるので、十分に良好な単結晶となると言う利点がある。
【０１１２】
これに対して、第１乃至第３実施形態に示した様にして素子を形成すると、半導体基板として任意の面を持つ基板を用いる事ができるので、例えば移動度等の他の観点に鑑みた最適な基板を選択する事が可能となる等、半導体基板の選択の自由度が増すと言う利点がある。
【０１１３】
また、本実施形態においては、ゲート側壁１０を酸化シリコンで形成したが、他の材料を用いても良い。酸化シリコンは誘電率が低いので素子の寄生容量が低減されると言う利点がある。またゲート側壁１０を窒化シリコンで形成すると、ソース・ドレイン領域４ａ、４ｂを形成する直前に半導体基板の表面に形成された自然酸化膜を除去する等の目的で、従来の半導体装置製造工程で頻繁に使用され性質のよく知られている弗化水素酸の処理等を行ってもエッチングをされないと言う利点が在る。
【０１１４】
また、本実施形態ではソース・ドレイン領域４ａ、４ｂを形成する為のエッチングとしてアルカリ溶液に浸漬すると言う方法を用いたが、他の方法を用いても良い。アルカリ溶液、特にＫＯＨ（水酸化カリウム）またはＴＭＡＨ(Tetra Methyl Ammonium Hydroxide)等に浸漬すると言う方法は、従来の半導体装置製造工程で頻繁に使用された性質のよく知られている方法なので工程の制御が容易であると言う利点がある。
【０１１５】
また、本実施形態においてはソース・ドレイン領域４ａ、４ｂの上面は半導体基板１の表面と等しい高さとしてあるが、この事に必然性はなく両者が異なっていても同様の効果が得られる。
【０１１６】
本実施形態においても第１乃至第３実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１１７】
（第５実施形態）
本発明の第５実施形態による半導体装置の断面を図２６に示す。この実施形態の半導体装置は、支持基板１４の上に絶縁膜１５を介して半導体層１６が設けられた半導体基板（ＳＯＩ基板）１３上に形成されており、ソース・ドレイン領域４ａ、４ｂは半導体層１６よりも下に形成されている以外は、図２０に示す第４実施形態と同様の構成となっている。だだし、ゲート電極８の側部に形成されるゲート側壁１７は、酸化シリコンではなく窒化シリコンからなっている。なお、図２６では層間絶縁膜、配線等は省略されている。
【０１１８】
次に、本実施形態の半導体装置の製造方法について以下に説明する。
【０１１９】
先ず図２７に示す様に、ＳＯＩ基板１３に例えばトレンチ素子分離法に依り素子分離領域２を形成する。続いて半導体層１６に例えばＢイオンを加速電圧１００ｋｅＶ、ドーズ量２．０×１０１２ｃｍ−２で注入し、その後に例えば１０５０℃、３０秒の熱工程を施す事に依りｐ型の不純物を含む半導体領域３を形成する。続いて所望のしきい値電圧を得る為に例えばＢイオンを加速電圧３０ｋｅＶ、ドーズ量１．０×１０１２ｃｍ−２で注入しｎチャネル領域６を形成する。
【０１２０】
次に図２８に示す様に、例えばＣＶＤ法を用いて、例えば厚さ１ｎｍの酸化シリコン膜７ａを形成する。続いて例えばＣＶＤ法を用いて酸化シリコン膜７ａ上に例えば厚さ５ｎｍのＨｆＯ２（二酸化ハフニウム）膜７ｂを形成する。
【０１２１】
次に図２９に示す様に、二酸化ハフニウム膜７ｂ上に例えばＣＶＤ法を用いて例えば厚さ１００ｎｍの例えばＰ（リン）を含む多結晶シリコン膜を形成し、ＲＩＥ法等の異方性エッチングを施す事により上記多結晶シリコン膜をパターニングしてゲート電極８を形成する。続いて例えばＲＩＥ法等の異方性エッチングを施す事に依り、二酸化ハフニウム膜７ｂ及び酸化シリコン膜７ａをパターニングして積層構造のゲート絶縁膜７を形成する。
【０１２２】
次に図３０に示す様に、例えばＣＶＤ法を用いて例えば厚さ２０ｎｍの例えば窒化シリコン膜を形成し、続いてこの窒化シリコン膜に例えばＲＩＥ法等の異方性エッチングを施す事に依りゲート側壁１７を形成する。続いて例えばＲＩＥ法等の異方性エッチングを施す事に依り半導層１６の一部を選択的に除去し、ソース・ドレイン上の半導体層５を形成する。
【０１２３】
次に図３１に示す様に、例えば弗化水素酸に浸漬する等の方法に依り、絶縁膜１５の一部を選択的に除去して空隙１８を形成する。この時に素子分離領域２の一部も同時に除去されてもよい。
【０１２４】
次に金属または金属珪化物を堆積し、絶縁膜１５に形成した空隙を埋め込み、続いて一部を選択的に除去する事でソース・ドレイン領域４ａ、４ｂを形成する。以後は周知の技術を用いて、層間絶縁膜形成工程や配線工程等を経て本実施形態の半導体装置を完成する。
【０１２５】
以上に説明したように、本実施形態によれば、ゲート絶縁膜中の電場を抑制することができるとともに、高い電流駆動力を実現することができる。その結果として高速動作が可能で且つ信頼性が高く高性能な半導体装置を得ることができる。
【０１２６】
本実施形態に示す様にして素子を形成すると、ゲート電極８とソース・ドレイン領域４ａ、４ｂとが自己整合的に形成されると言う利点が在る。更にチャネル領域６はＳＯＩ基板１３中に形成されるので、十分に良好な単結晶となると言う利点がある。更に素子を形成する半導体層１６として任意の面を持つ層を用いる事ができると言う利点がある。
【０１２７】
これに対して、第１乃至第４実施形態に示した様にして素子を形成すると、基板の電位を制御する為の配線の形成が容易であると言う利点がある。
【０１２８】
また、本実施形態においては、ゲート側壁１７を窒化シリコンで形成したが、他の材料を用いても良い。窒化シリコンは弗化水素酸に侵食されないので、その後の工程でゲート絶縁膜及びゲート電極等が弗化水素酸に侵食される事が十分に防がれると言う利点が在る。一方、ゲート側壁を酸化シリコンで形成すると、酸化シリコンは誘電率が低いので素子の寄生容量が低減されると言う利点がある。
【０１２９】
また、本実施形態においては、半導体層１６の厚さは変化させていないが、この層の厚さを変化させてもよい。特にソース・ドレイン領域４ａ、４ｂ上の半導体層１６の厚さをソース・ドレイン領域４ａ、４ｂの間の領域における半導体の層１６の厚さよりも薄く形成すると、ソース・ドレイン領域４ａ、４ｂとゲート電極８との容量結合を調節してソース・ドレイン領域４ａ、４ｂの上面に形成されるショットキー障壁の厚さを調節する事と、ソース・ドレイン領域４ａ、４ｂの間に形成されるチャネル領域６の厚さを調節する事に依りチャネル領域６の抵抗を低減する事との両立が図られると言う利点がある。
【０１３０】
本実施形態においても第１乃至第４実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１３１】
（第６実施形態）
本発明の第６実施形態による半導体装置の斜視図を図３２に示し、図３２に破線で示した平面で切断したときの断面図を図３３に示す。本実施形態の半導体装置は支持基板１４の上に絶縁膜１５を介して半導体層１６が設けられた半導体基板（ＳＯＩ基板）１３上に形成されており、半導体層１６は加工されてソース・ドレイン領域４ａ、４ｂの間の領域を成している（図３３参照）。そしてソース・ドレイン領域４ａ、４ｂ及びその間の領域は直方体の形状に形成されている。この直方体の形状は高さに比べて厚みが薄い板状の形状や、厚みが高さに比べて厚い板状の形状を含む。ソース・ドレイン領域４ａ、４ｂ上には半導体層５を介して低誘電率材料よりなる絶縁膜７ａと高誘電率材料よりなる絶縁膜７ｂとの積層構造のゲート絶縁膜７が形成され、その上にゲート電極８が、ソース・ドレイン領域４ａ、４ｂを左右から挟む様に形成されている。なお、図３２においてソース・ドレイン領域４ａ、４ｂはゲート電極８の奥にも形成されているが、ゲート電極８の陰に入っているので示されていない。また、ここでは層間絶縁膜、配線等は省略されている。
【０１３２】
次に、本実施形態の半導体装置の製造方法について以下に説明する。
【０１３３】
先ず図３４に示す様に、ＳＯＩ基板１３のｐウエル形成領域に例えばＢ（ボロン）イオンを加速電圧１００ｋｅＶ、ドーズ量２．０×１０１２ｃｍ−２で注入し、その後に例えば１０５０℃、３０秒の熱工程を施す事によりｐ型の不純物を含む半導体領域３を形成する。そして半導体層１６に例えばＲＩＥ法等の異方性エッチングを施す事により、ソース・ドレイン領域を形成する領域及びその周辺に空隙１９を形成する。
【０１３４】
次に図３５に示す様に、金属または金属珪化物を堆積し、半導体層１６に形成した空隙１９に埋め込む。続いて半導体層１６および金属または金属珪化物の一部を選択的に除去する事でソース・ドレイン領域４ａ、４ｂとその間の半導体領域１６とを形成する。
【０１３５】
次に図３６に示す様に、例えばＣＶＤ法を用いて、ソース・ドレイン領域４ａ、４ｂ及びその間の領域１６を含む半導体基板１３上に例えば厚さ２ｎｍの半導体層５を形成する。この半導体層５は形成の後に結晶化を行ってもよい。結晶化を行うとポテンシャルの非周期性に起因する散乱が抑制される為にキャリアの移動度が増し、更に高い電流駆動力が実現されると言う利点が得られるので好ましい。
【０１３６】
次に図３７に示す様に、例えばＣＶＤ法を用いて、例えば厚さ１ｎｍの酸化シリコン膜７ａを形成する。続いて例えばＣＶＤ法を用いて酸化シリコン膜７ａ上に例えば厚さ５ｎｍのＨｆＯ２（二酸化ハフニウム）膜７ｂを形成する。
【０１３７】
次に、二酸化ハフニウム膜７ｂ上に例えばＣＶＤ法を用いて例えば厚さ１００ｎｍの例えばＰ（リン）を含む多結晶シリコン膜を例えば堆積に依り形成し、ＲＩＥ法等の異方性エッチングを施す事に依り上記多結晶シリコン膜をパターニングしてゲート電極８を形成する。続いて例えばＲＩＥ法等の異方性エッチングを施す事に依り、二酸化ハフニウム膜７ｂ及び酸化シリコン膜７ａを加工して積層構造のゲート絶縁膜７を形成する。続いて例えばＲＩＥ法等の異方性エッチングを施す事に依り、半導体層５を加工する。以後は従来技術と同様に層間絶縁膜形成工程や配線工程等を経て本実施形態の半導体装置を完成する。
【０１３８】
本実施形態に示す様にして素子を形成すると、第１乃至第５実施形態の場合とは異なり、ソース・ドレイン領域４ａ、４ｂの内で、半導体層５及びゲート絶縁膜７を介してゲート電極８と向かい合う面が多くなる。第１実施形態で説明したように、高い電流駆動力が得られる事の理由は、ソース・ドレイン領域４ａ、４ｂの内でゲート電極８と向かい合う面に形成されるショットキー障壁が薄くなる為にその抵抗が低減されるからである。それ故、本実施形態に示した様にソース・ドレイン領域４ａ、４ｂとゲート電極８との向かい合う面を多く形成する事は電流駆動力の更なる向上が図られると言う利点が得られる。
【０１３９】
これに対して、上記第１乃至第５実施形態に示した様な構造においては製造工程が簡略であると言う利点がある。
【０１４０】
また、本実施形態においては、ソース・ドレイン領域４ａ、４ｂとゲート電極８との間に形成される半導体層５及びゲート絶縁膜７の厚さは上面も左右の面も等しい厚さとしたが、この事は本質的ではなく、例えば左右の面に形成されるゲート絶縁膜の厚さを上面に形成されるゲート絶縁膜とは異なる厚さとしてもよい。また、ゲート絶縁膜はソース・ドレイン領域及びその間の半導体領域において、平坦な領域の上と稜の近傍とで異なる厚さとしてもよい。特に稜の近傍におけるゲート絶縁膜の厚さを平坦な領域における厚さよりも厚く設定する事は、本出願人よってなされた特許出願（２００４−２７３５０９号）に示される様に、稜の近傍における絶縁膜中の電場強度が抑制されると言う利点がある。
【０１４１】
また、本実施形態においてはソース・ドレイン領域４ａ、４ｂ及びその間の半導体領域１６の上面及び左右の面に向かい合うゲート電極８は繋がっているが、この事は本質的ではなく、例えば左右が別々のゲート電極であっても良い。
【０１４２】
また、本実施形態においてはソース・ドレイン領域４ａ、４ｂ及びその間の半導体領域１６は左右方向が薄く形成され、左右方向からゲート電極８が挟む様に形成されているが、この事は本質的ではなく上下方向が薄く形成され、上下方向から挟む様に形成してもよい。本実施形態の様にソース・ドレイン領域４ａ、４ｂ及びその間の半導体領域１６は左右方向が薄く形成されており、ゲート電極がそれを左右から挟む様に形成すると、両側のゲート電極の位置を揃えて形成する事が容易であると言う利点がある。特に本実施形態の様にゲート電極を一体に形成する事も可能であると言う利点がある。
【０１４３】
これに対して、ソース・ドレイン領域４ａ、４ｂ及びその間の半導体領域１６を上下方向に薄く形成し、ゲート電極８がそれを上下から挟む様に形成すると、本実施形態に示した構造よりも上下方向に薄く素子を形成する事が可能であるので、後の工程における平坦化が容易になると言う利点がある。
【０１４４】
また、本実施形態においてはしきい値電圧調節の為の不純物注入工程を行っていないが、この工程を行ってもよい。本実施形態の様にソース・ドレイン領域４ａ、４ｂ上の半導体層５を形成する時に不純物を含ませておけば工程が簡略化されると言う利点がある。また、成膜工程とは別の工程で注入等の方法に依り不純物を導入すれば、しきい値電圧の微調節が可能であると言う利点がある。
【０１４５】
以上に説明したように、本実施形態によれば、ゲート絶縁膜中の電場を抑制することができるとともに、高い電流駆動力を実現することができる。その結果として高速動作が可能で且つ信頼性が高く高性能な半導体装置を得ることができる。
【０１４６】
本実施形態においても上記第１乃至第５実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１４７】
（第７実施形態）
本発明の第７実施形態による半導体装置の斜視図を図３８に示し、図３８に破線で示した平面で切断した断面図を図３９に示す。本実施形態の半導体装置は半導体基板１の上に形成された例えば酸化シリコン等よりなる絶縁膜２０の上に形成されており、ソース・ドレイン領域４ａ、４ｂの間の領域には半導体領域２１が形成されている。そしてソース・ドレイン領域４ａ、４ｂ及びその間の半導体領域２１は柱状に形成されている。ソース・ドレイン領域４ａ、４ｂ及びその間の半導体領域２１を取り囲む様に、半導体層５を介して低誘電率材料よりなる絶縁膜７ａと、高誘電率材料よりなる絶縁膜７ｂとの積層構造のゲート絶縁膜７が形成され、このゲート絶縁膜７を取り囲む様にゲート電極８が形成されている。なお、ここでは層間絶縁膜、配線等は省略されている。また、本実施形態では、ソース領域４ａが半導体基板１に近い側に設けられ、ドレイン領域４ｂが半導体基板１から遠い側に設けられているが、逆の配置であってもよい。
【０１４８】
次に、本実施形態の半導体装置の製造方法について以下に説明する。
【０１４９】
先ず図４０に示す様に、例えばＣＶＤ法を用いて例えば厚さ１００ｎｍの酸化シリコン膜２０を半導体基板１の上に形成する。続いて例えばＣＶＤ法を用いて、例えば金属または金属珪化物からなる第１膜２２を形成し、この第１膜２２に例えばＲＩＥ法等の処理を施す事に依りパターニングする。
【０１５０】
次に図４１に示す様に、金属または金属珪化物からなる第１膜２２の上に例えばＣＶＤ法を用いて例えば厚さ３０ｎｍの例えばＢを含む半導体層２１を形成し、この半導体層２１の上に例えばＣＶＤ法を用いて、例えば金属または金属珪化物からなる第２膜を形成する。この半導体層２１は形成の後に結晶化を行ってもよい。結晶化を行うとポテンシャルの非周期性に起因する散乱が抑制される為にキャリアの移動度が増し、更に高い電流駆動力が実現されると言う利点が得られるので好ましい。続いて、第２膜、半導体層、第１膜に例えばＲＩＥ法等の異方性エッチングを施す事により、これらを柱状にパターニングし、ソース・ドレイン領域４ａ、４ｂ、およびこれらのソース・ドレイン領域４ａ、４ｂに挟まれた柱状の半導体層２１を形成する。なお、ソース４ａとなる第１層は半導体層２１側が柱状にパターニングされるが、絶縁膜２０側は半導体層２１を形成する前の形状となっている。
【０１５１】
次に図４２に示す様に、例えばＣＶＤ法を用いて、ソース・ドレイン領域４ａ、４ｂ及びその間の半導体領域２１を含む半導体基板１上に例えばＣＶＤ法により厚さ２ｎｍの半導体層５を形成する。この半導体層５は形成の後に結晶化を行ってもよい。結晶化を行うとポテンシャルの非周期性に起因する散乱が抑制される為にキャリアの移動度が増し、更に高い電流駆動力が実現されると言う利点が得られるので好ましい。続いて例えばＣＶＤ法を用いて、例えば厚さ１ｎｍの酸化シリコン膜７ａを形成する。続いて例えばＣＶＤ法を用いて酸化シリコン膜７ａ上に例えば厚さ５ｎｍのＨｆＯ２（二酸化ハフニウム）膜７ｂを形成する。続いて二酸化ハフニウム膜７ｂ上に例えばＣＶＤ法により例えば厚さ１００ｎｍの例えばＰ（リン）を含む多結晶シリコン膜２３を形成する。その後、ＲＩＥ法等の異方性エッチングを用いて上記多結晶シリコン膜２３をパターニングしてゲート電極８を形成する（図３８、図３９参照）。
【０１５２】
続いて、例えばＲＩＥ法等の異方性エッチングを施す事により、二酸化ハフニウム膜７ｂ及び酸化シリコン膜７ａをパターニングして積層構造のゲート絶縁膜７を形成する（図３８、図３９参照）。その後、例えばＲＩＥ法等の異方性エッチングを施す事により、半導体層５をパターニングする。以後は従来技術と同様に層間絶縁膜形成工程や配線工程等を経て本実施形態の半導体装置を形成する。
【０１５３】
本実施形態に示す様にして素子を形成すると、第１乃至第６実施形態の場合とは異なり、ソース・ドレイン領域４ａ、４ｂは、半導体層５及びゲート絶縁膜７を介してゲート電極８に取り囲まれている。第１実施形態で説明したように、高い電流駆動力が得られる事の理由は、ソース・ドレイン領域の内でゲート電極と向かい合う面に形成されるショットキー障壁が薄くなる為にその抵抗が低減される事である。それ故、本実施形態に示した様にソース・ドレイン領域４ａ、４ｂをゲート電極８が取り囲む様に形成する事は電流駆動力の更なる向上が測られると言う利点が得られる。
【０１５４】
これに対して、第１乃至第６実施形態に示した様な構造においてはソース・ドレイン領域が基板表面に平行に配列されているので、配線工程が簡略であると言う利点がある。
【０１５５】
また、本実施形態においては電流の主方向は半導体基板表面に垂直であるが、電流の主方向が半導体基板表面に平行となる様にしても良い。その様にするとソース・ドレイン領域が基板表面に平行に配列されているので、配線工程が簡略であると言う利点がある。一方、本実施形態の様に電流の主方向が半導体基板表面に垂直となる様に形成すると、ソース・ドレイン領域４ａ、４ｂ及びその間に形成される半導体層２１の内で半導体基板表面に垂直な方向から見て陰になる領域が存在しない。それ故、ソース・ドレイン領域４ａ、４ｂ及びその間に形成される半導体層２１を取り囲む様にゲート電極８を形成する工程が簡略であると言う利点がある。
【０１５６】
また、本実施形態においてはソース・ドレイン領域４ａ、４ｂ及びその間に形成される半導体層２１は、電流の主方向に垂直な断面がほぼ円形としているが、この事は本質的ではなく、他の形状であっても同様の効果が得られる。
【０１５７】
また、本実施形態においてはしきい値電圧調節の為の不純物注入工程を行っていないが、この工程を行ってもよい。本実施形態の様にソース・ドレイン領域上の半導体層２１を形成する時に不純物を含ませておけば工程が簡略化されると言う利点がある。また、成膜工程とは別の工程で注入等の方法に依り不純物を導入すれば、しきい値電圧の微調節が可能であると言う利点がある。
【０１５８】
以上に説明したように、本実施形態によれば、ゲート絶縁膜中の電場を抑制することができるとともに、高い電流駆動力を実現することができる。その結果として高速動作が可能で且つ信頼性が高く高性能な半導体装置を得ることができる。
【０１５９】
本実施形態においても上記第１乃至第６実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【図面の簡単な説明】
【０１６０】
【図１】本発明の第１実施形態による半導体装置の断面図。
【図２】第１実施形態の比較例の半導体装置の断面図。
【図３】第１実施形態及び比較例におけるゲート絶縁膜中の電場強度を示す図。
【図４】第１実施形態及び比較例による半導体装置の電流駆動力を示す図。
【図５】第１実施形態及び比較例による半導体装置におけるソース領域の側面を貫いて流れる電流密度を示す図。
【図６】第１実施形態による半導体装置におけるソース領域の上面を貫いて流れる電流密度を示す図。
【図７】ゲート電極が基板中に埋め込まれた他の比較例による半導体装置の構造を説明する断面図。
【図８】半導体層の厚さに対する電場強度の依存性を示す特性図。
【図９】半導体層の厚さに対するドレイン電流の依存性を示す特性図。
【図１０】本発明の第２実施形態による半導体装置の断面図。
【図１１】第２実施形態による半導体装置の製造工程を示す断面図。
【図１２】第２実施形態による半導体装置の製造工程を示す断面図。
【図１３】第２実施形態による半導体装置の製造工程を示す断面図。
【図１４】第２実施形態による半導体装置の製造工程を示す断面図。
【図１５】第２実施形態による半導体装置の製造工程を示す断面図。
【図１６】本発明の第３実施形態による半導体装置の断面図。
【図１７】第３実施形態による半導体装置の製造工程を示す断面図。
【図１８】第３実施形態による半導体装置の製造工程を示す断面図。
【図１９】第３実施形態による半導体装置の製造工程を示す断面図。
【図２０】本発明の第４実施形態による半導体装置の断面図。
【図２１】第４実施形態による半導体装置の製造工程を示す断面図。
【図２２】第４実施形態による半導体装置の製造工程を示す断面図。
【図２３】第４実施形態による半導体装置の製造工程を示す断面図。
【図２４】第４実施形態による半導体装置の製造工程を示す断面図。
【図２５】第４実施形態による半導体装置の製造工程を示す断面図。
【図２６】本発明の第５実施形態による半導体装置の断面図。
【図２７】第５実施形態による半導体装置の製造工程を示す断面図。
【図２８】第５実施形態による半導体装置の製造工程を示す断面図。
【図２９】第５実施形態による半導体装置の製造工程を示す断面図。
【図３０】第５実施形態による半導体装置の製造工程を示す断面図。
【図３１】第５実施形態による半導体装置の製造工程を示す断面図。
【図３２】本発明の第６実施形態による半導体装置の斜視図。
【図３３】図３２の破線で示す平面で切断した第６実施形態の半導体装置の断面図。
【図３４】第６実施形態の半導体装置の製造工程を説明する斜視図。
【図３５】第６実施形態の半導体装置の製造工程を説明する斜視図。
【図３６】第６実施形態の半導体装置の製造工程を説明する斜視図。
【図３７】第６実施形態の半導体装置の製造工程を説明する斜視図。
【図３８】本発明の第７実施形態による半導体装置の斜視図。
【図３９】図３８の破線で示す平面で切断したときの第７実施形態の半導体装置の断面図。
【図４０】第７実施形態による半導体装置の製造工程を説明する斜視図。
【図４１】第７実施形態による半導体装置の製造工程を説明する斜視図。
【図４２】第７実施形態による半導体装置の製造工程を説明する斜視図。
【符号の説明】
【０１６１】
１  半導体基板
２  素子分離領域
３  半導体領域
４ａ  ソース領域
４ｂ  ドレイン領域
５  半導体層
６  チャネル領域
７  ゲート絶縁膜
７ａ  低誘電率材料からなる絶縁膜
７ｂ  高誘電率材料からなる絶縁膜
８  ゲート電極
１０  ゲート側壁
１１  窪み
１１ａ  深い窪み
１２  空隙
１３  SOI基板
１４  支持基板
１５  絶縁膜
１６  半導体層
１７  ゲート側壁
１８  空隙
１９  空隙
２０  絶縁膜
２１  半導体領域
２２  金属または金属珪化物よりなる第一膜
２３  多結晶シリコン膜
１００  ダミーゲート電極
１０１  酸化シリコン膜
１０２  開口
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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