(57)【要約】【課題】ゲート電極の全領域がシリサイド化されたＭＯＳトランジスタの性能を向上することが可能な技術を提供する。【解決手段】半導体基板１上にｎＭＯＳトランジスタ５のゲート絶縁膜８及びゲート電極９をこの順で積層して形成する。半導体基板１の上面内にｎＭＯＳトランジスタ５のソース・ドレイン領域６を形成する。ゲート電極９の全領域をシリサイド化した後に、ソース・ドレイン領域６をシリサイド化する。このように、ゲート電極５のシリサイド化の後にソース・ドレイン領域６をシリサイド化することによって、ゲート電極５のシリサイド化での熱処理によって、ソース・ドレイン領域６でシリサイドが凝集することがない。よって、ソース・ドレイン領域６の電気抵抗を低減し、接合リークを低減できる。その結果、ｎＭＯＳトランジスタ５の性能が向上する。【選択図】図１
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【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に第１のＭＯＳトランジスタのゲート絶縁膜及びゲート電極をこの順で積層して形成する工程と、
（ｂ）前記ゲート電極の全領域をシリサイド化する工程と、
（ｃ）前記半導体基板の上面内に前記第１のＭＯＳトランジスタのソース・ドレイン領域を形成する工程と、
（ｄ）前記工程（ｂ），（ｃ）の後に、前記ソース・ドレイン領域をシリサイド化する工程と
を備える、半導体装置の製造方法。
【請求項２】
（ａ）半導体基板上に第１のＭＯＳトランジスタのゲート絶縁膜及びゲート電極をこの順で積層して形成する工程と、
（ｂ）前記ゲート電極を部分的にシリサイド化する工程と、
（ｃ）前記半導体基板の上面内に前記第１のＭＯＳトランジスタのソース・ドレイン領域を形成する工程と、
（ｄ）前記工程（ｂ），（ｃ）の後に、前記ソース・ドレイン領域と、前記ゲート電極におけるシリサイド化されていない部分の全領域とを同時にシリサイド化する工程と
を備える、半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記工程（ｂ）でのシリサイド化で使用される金属材料と、前記工程（ｄ）でのシリサイド化で使用される金属材料には、互いに異なった材料が使用される、半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
前記工程（ｂ）でのシリサイド化で使用される金属材料として、そのシリサイドの耐熱性が、前記工程（ｄ）でのシリサイド化で使用される金属材料のシリサイドよりも優れているものが使用される、半導体装置の製造方法。
【請求項５】
請求項３に記載の半導体装置の製造方法であって、
前記工程（ｄ）でのシリサイド化で使用される金属材料として、前記工程（ｂ）でのシリサイド化で使用される金属材料よりも低温でシリサイド反応を生じるものが使用される、半導体装置の製造方法。
【請求項６】
請求項４及び請求項５のいずれか一つに記載の半導体装置の製造方法であって、
前記工程（ｂ）でのシリサイド化で使用される金属材料としてコバルトが使用され、
前記工程（ｄ）でのシリサイド化で使用される金属材料としてニッケルあるいはパラジウムが使用される、半導体装置の製造方法。
【請求項７】
請求項１及び請求項２のいずれか一つに記載の半導体装置の製造方法であって、
（ｅ）前記工程（ｂ）の前に、前記ゲート絶縁膜及び前記ゲート電極を覆って前記半導体基板上にサイドウォールとなる絶縁膜を全面に形成する工程と、
（ｆ）前記工程（ｂ）の前に、前記絶縁膜上にフォトレジストを全面に形成する工程と、
（ｇ）前記工程（ｂ）の前に、前記フォトレジストを部分的に除去して、前記絶縁膜における前記ゲート電極上に位置する部分の上面を露出させる工程と、
（ｈ）前記工程（ｂ）の前であって前記工程（ｇ）の後に、前記絶縁膜において露出していない部分に対する保護膜として前記フォトレジストを使用して前記絶縁膜において露出している部分を選択的に除去し、前記ゲート電極の上面を露出させる工程と、
（ｉ）前記工程（ｈ）の後に、前記フォトレジストの残りの部分を除去する工程と、
（ｊ）前記工程（ｂ），（ｉ）の後に、前記絶縁膜を部分的に除去して、前記ゲート絶縁膜及び前記ゲート電極の側面にサイドウォールを形成する工程と
を更に備える、半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置の製造方法であって、
前記工程（ａ）において、前記第１のＭＯＳトランジスタの前記ゲート絶縁膜及び前記ゲート電極を形成するとともに、前記半導体基板上に第２のＭＯＳトランジスタのゲート絶縁膜及びゲート電極をこの順で積層して形成し、
前記工程（ｂ）において、前記第１及び第２のＭＯＳトランジスタのそれぞれの前記ゲート電極の全領域をシリサイド化し、
前記工程（ｃ）において、前記第１及び第２のＭＯＳトランジスタのそれぞれのソース・ドレイン領域を前記半導体基板の上面内に形成し、
前記工程（ｄ）において、前記第１及び第２のＭＯＳトランジスタのそれぞれの前記ソース・ドレイン領域をシリサイド化し、
前記工程（ａ）において、ｎ型の不純物が導入された、前記第１のＭＯＳトランジスタの前記ゲート電極と、当該ゲート電極よりも薄くかつｐ型の不純物が導入された、前記第２のＭＯＳトランジスタの前記ゲート電極とを形成する、半導体装置の製造方法。
【請求項９】
請求項２に記載の半導体装置の製造方法であって、
前記工程（ａ）において、前記第１のＭＯＳトランジスタの前記ゲート絶縁膜及び前記ゲート電極を形成するとともに、前記半導体基板上に第２のＭＯＳトランジスタのゲート絶縁膜及びゲート電極をこの順で積層して形成し、
前記工程（ｂ）において、前記第１及び第２のＭＯＳトランジスタのそれぞれの前記ゲート電極を部分的にシリサイド化し、
前記工程（ｃ）において、前記第１及び第２のＭＯＳトランジスタのそれぞれのソース・ドレイン領域を前記半導体基板の上面内に形成し、
前記工程（ｄ）において、前記第１及び第２のＭＯＳトランジスタのそれぞれの前記ソース・ドレイン領域と、前記第１及び第２のＭＯＳトランジスタのそれぞれの前記ゲート電極におけるシリサイド化されていない部分の全領域とを同時にシリサイド化し、
前記工程（ａ）において、ｎ型の不純物が導入された、前記第１ＭＯＳトランジスタの前記ゲート電極と、当該ゲート電極よりも薄くかつｐ型の不純物が導入された、前記第２ＭＯＳトランジスタの前記ゲート電極とを形成する、半導体装置の製造方法。
【請求項１０】
半導体基板と、
前記半導体基板上に形成されたＭＯＳトランジスタと
を備え、
前記ＭＯＳトランジスタは、
シリサイド層が形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域の前記シリサイド層よりも耐熱性に優れたシリサイドで全領域が形成されたゲート電極と
を有する、半導体装置。
【請求項１１】
半導体基板と、
前記半導体基板上に形成されたＭＯＳトランジスタと
を備え、
前記ＭＯＳトランジスタは、
シリサイド層が形成されたソース・ドレイン領域と、
シリサイドで全領域が形成されたゲート電極と
を有し、
前記ソース・ドレイン領域の前記シリサイド層の金属材料には、前記ゲート電極の前記シリサイドの金属材料よりも低温でシリサイド反応を生じるものが使用されている、半導体装置。
【請求項１２】
請求項１０及び請求項１１のいずれか一つに記載の半導体装置であって、
前記ゲート電極はコバルトシリサイドから成り、
前記ソース・ドレイン領域の前記シリサイド層は、ニッケルシリサイドあるいはパラジウムシリサイドから成る、半導体装置。
【請求項１３】
半導体基板と、
前記半導体基板上に形成された第１及び第２のＭＯＳトランジスタと
を備え、
前記第１のＭＯＳトランジスタは、シリサイド層が形成されたソース・ドレイン領域と、ｎ型の不純物を含み、全領域がシリサイドで形成されているゲート電極とを有し、
前記第２のＭＯＳトランジスタは、シリサイド層が形成されたソース・ドレイン領域と、ｐ型の不純物を含み、全領域がシリサイドで形成されているゲート電極とを有し、
前記第２のＭＯＳトランジスタの前記ゲート電極は、前記第１のＭＯＳトランジスタの前記ゲート電極よりも薄く形成されている、半導体装置。
【請求項１４】
（ａ）半導体基板上に第１のＭＯＳトランジスタのゲート絶縁膜及びゲート電極をこの順で積層して形成する工程と、
（ｂ）半導体層を、その上面が前記半導体基板における前記ゲート絶縁膜が形成されている部分の上面よりも上方に位置するように、前記ゲート絶縁膜及び前記ゲート電極の側方において前記半導体基板上に形成する工程と、
（ｃ）前記半導体層に前記第１のＭＯＳトランジスタのソース・ドレイン領域を形成する工程と、
（ｄ）前記ソース・ドレイン領域をシリサイド化する工程と、
（ｅ）前記工程（ｄ）の後に、前記ゲート電極の全領域をシリサイド化する工程と
を備える、半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法であって、
前記工程（ｂ）において、前記半導体層はエピタキシャル成長によって形成される、半導体装置の製造方法。
【請求項１６】
請求項１４に記載の半導体装置の製造方法であって、
前記工程（ｄ）でのシリサイド化で使用される金属材料と、前記工程（ｅ）でのシリサイド化で使用される金属材料には、互いに異なった材料が使用される、半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法であって、
前記工程（ｄ）でのシリサイド化で使用される金属材料として、そのシリサイドの耐熱性が、前記工程（ｅ）でのシリサイド化で使用される金属材料のシリサイドよりも優れているものが使用される、半導体装置の製造方法。
【請求項１８】
請求項１６に記載の半導体装置の製造方法であって、
前記工程（ｅ）でのシリサイド化で使用される金属材料として、前記工程（ｄ）でのシリサイド化で使用される金属材料よりも低温でシリサイド反応を生じるものが使用される、半導体装置の製造方法。
【請求項１９】
請求項１７及び請求項１８のいずれか一つに記載の半導体装置の製造方法であって、
前記工程（ｄ）でのシリサイド化で使用される金属材料としてコバルトが使用され、
前記工程（ｅ）でのシリサイド化で使用される金属材料としてニッケルあるいはパラジウムが使用される、半導体装置の製造方法。
【請求項２０】
請求項１４に記載の半導体装置の製造方法であって、
前記工程（ａ）において、前記第１のＭＯＳトランジスタの前記ゲート絶縁膜及び前記ゲート電極を形成するとともに、前記半導体基板上に第２のＭＯＳトランジスタのゲート絶縁膜及びゲート電極をこの順で積層して形成し、
前記工程（ｂ）において、前記半導体層を、その上面が前記半導体基板における前記第１及び第２のＭＯＳトランジスタの前記ゲート絶縁膜が形成されている部分のそれぞれの上面よりも上方に位置するように、前記第１及び第２のＭＯＳトランジスタのそれぞれの前記ゲート絶縁膜及び前記ゲート電極の側方において前記半導体基板上に形成し、
前記工程（ｃ）において、前記半導体層に、前記第１及び第２のＭＯＳトランジスタのそれぞれのソース・ドレイン領域を形成し、
前記工程（ｄ）において、前記第１及び第２のＭＯＳトランジスタのそれぞれの前記ソース・ドレイン領域をシリサイド化し、
前記工程（ｅ）において、前記第１及び第２のＭＯＳトランジスタのそれぞれの前記ゲート電極の全領域をシリサイド化し、
前記工程（ａ）において、ｎ型の不純物が導入された、前記第１のＭＯＳトランジスタの前記ゲート電極と、当該ゲート電極よりも薄くかつｐ型の不純物が導入された、前記第２のＭＯＳトランジスタの前記ゲート電極とを形成する、半導体装置の製造方法。
【請求項２１】
請求項１４に記載の半導体装置の製造方法であって、
（ｆ）前記工程（ｂ）の前に、前記ゲート絶縁膜及び前記ゲート電極の側方において前記半導体基板の上面を部分的に掘り下げる工程を更に備え、
前記工程（ｂ）では、前記半導体基板の掘り下げられた部分に前記半導体層が形成される、半導体装置の製造方法。
【請求項２２】
請求項２１に記載の半導体装置の製造方法であって、
前記工程（ｂ）において、ゲルマニウムを含む前記半導体層を形成する、半導体装置の製造方法。
【請求項２３】
半導体基板と、
前記半導体基板上に形成された第１のＭＯＳトランジスタと
を備え、
前記第１のＭＯＳトランジスタは、
前記半導体基板上にゲート絶縁膜を介して形成され、かつ全領域がシリサイドから成るゲート電極と、
前記半導体基板上に形成されたシリサイド層を上端部に含むソース・ドレイン領域と
を有し、
前記シリサイド層の上面は、前記半導体基板における前記ゲート絶縁膜が形成されている部分の上面よりも５ｎｍ以上上方に位置している、半導体装置。
【請求項２４】
請求項２３に記載の半導体装置であって、
前記ソース・ドレイン領域における前記シリサイド層と、前記ゲート電極における前記シリサイドとは、互いに異なった材料から成る、半導体装置。
【請求項２５】
請求項２４に記載の半導体装置であって、
前記ソース・ドレイン領域における前記シリサイド層は、前記ゲート電極における前記シリサイドよりも耐熱性が優れている、半導体装置。
【請求項２６】
請求項２４に記載の半導体装置であって、
前記ゲート電極における前記シリサイドの金属材料には、前記ソース・ドレイン領域における前記シリサイド層の金属材料よりも低温でシリサイド反応を生じるものが使用されている、半導体装置。
【請求項２７】
請求項２５及び請求項２６のいずれか一つに記載の半導体装置であって、
前記ソース・ドレイン領域における前記シリサイド層はコバルトシリサイドから成り、
前記ゲート電極は、ニッケルシリサイドあるいはパラジウムシリサイドから成る、半導体装置。
【請求項２８】
請求項２３に記載の半導体装置であって、
前記半導体基板上に形成された第２のＭＯＳトランジスタを更に備え、
前記第２のＭＯＳトランジスタは、
前記半導体基板上にゲート絶縁膜を介して形成され、かつ全領域がシリサイドから成るゲート電極と、
前記半導体基板上に形成されたシリサイド層を含むソース・ドレイン領域と
を有し、
前記第２のＭＯＳトランジスタにおける前記シリサイド層の上面は、前記半導体基板における前記第２のＭＯＳトランジスタの前記ゲート絶縁膜が形成されている部分の上面よりも５ｎｍ以上上方に位置し、
前記第１のＭＯＳトランジスタの前記ゲート電極は、ｎ型不純物を含み、
前記第２のＭＯＳトランジスタの前記ゲート電極は、ｐ型不純物を含み、かつ前記第１のＭＯＳトランジスタの前記ゲート電極よりも薄く形成されている、半導体装置。
【請求項２９】
請求項２３に記載の半導体装置であって、
前記ソース・ドレイン領域は、その上面から、前記半導体基板における前記ゲート絶縁膜が形成されている部分の上面よりも下方に渡って、ゲルマニウムを含んでいる、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極の全領域がシリサイド化されているＭＯＳトランジスタを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
システムオンチップに代表されるＣＭＯＳデバイスにおいては、年々高密度化及び微細化が進められており、ＭＯＳトランジスタのゲート長は０．１μｍ以下となり、数十ｎｍまで達している。一方で、ＭＯＳトランジスタのゲート絶縁膜の薄膜化も進められており、この薄膜化技術は、世代が進むにつれて、ＭＯＳトランジスタの短チャネル特性の向上と駆動電流の上昇のためには不可欠となってきている。
【０００３】
トランジスタを微細化する上で問題となるのは、ゲート絶縁膜の薄膜化に伴うゲートリーク電流の増加と、ポリシリコンから成るゲート電極内のシリコン基板側に形成される空乏層の拡大である。ゲートリーク電流の増加は、チップ全体の消費電力の増加につながる。携帯電話に代表されるモバイル製品では、高機能化に対応するために高密度なＣＭＯＳデバイスの採用が要求されるとともに、バッテリー持続時間も短くなりすぎないようにゲートリーク電流を低く抑える必要がある。したがって、ゲート絶縁膜の材料として、酸化アルミニウム（Ａｌ2Ｏ3）や酸化タンタル（Ｔａ2Ｏ5）などの比誘電率の高い材料（以下、「ｈｉｇｈ−ｋ材料」と呼ぶ）を使用する試みが行われている。また、ポリシリコンから成るゲート電極に形成される空乏層の拡大は、見かけ上のゲート絶縁膜の厚膜化と駆動能力の低下を引き起こす。したがって、当該空乏層の幅を縮小化させる必要があり、これを実現するために、ゲート電極に導入する不純物の量を増加させたり、空乏層の生じない金属材料をゲート電極材料として使用することが行われている。
【０００４】
一般的に、ＭＯＳトランジスタのしきい値電圧を適度な値にするためには、シリコン基板に対する仕事関数が適度な値を持つゲート電極材料を選択する必要がある。空乏層の発生を抑制するためにゲート電極材料として金属や金属化合物を使用した場合には、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのそれぞれにおいてしきい値電圧を適度な値に設定するためには、通常、それらのトランジスタで使用するゲート電極材料を変更する必要がある。これは、ＣＭＯＳプロセスの煩雑化を招来する。
【０００５】
そこで、ゲート電極材料としてはポリシリコンを使用し、当該ポリシリコンに導入する不純物の導電型をｎＭＯＳトランジスタとｐＭＯＳトランジスタとで変化させることによって両トランジスタでのゲート電極の仕事関数を適切に設定するとともに、ゲート電極全体をシリサイド化することによって空乏層の発生を防止する技術が提案されている。なお、全領域がシリサイド化されたゲート電極は、ＦＵＳＩ（FUlly SIlicided）ゲート電極と呼ばれる。
【０００６】
非特許文献１では、ＦＵＳＩゲート電極に関する技術が開示されている。また特許文献１〜５では、シリサイドを含むゲート電極を有するＭＯＳトランジスタに関する技術が開示されている。
【０００７】
【非特許文献１】B.Tavel et al., “Totally Silicided(CoSi2) Polysilicon: a novel approach to very low-resistive gate(〜2Ω/□) without metal CMP nor etching”, International Electron Device Meeting 2001 (IEDM2001) .
【特許文献１】特開２００２−３１９６７０号公報
【特許文献２】特開平８−４６０５７号公報
【特許文献３】特開平７−２４５３９６号公報
【特許文献４】特開平１１−１２１７４５号公報
【特許文献５】特開平１−１８３８５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述のようなＦＵＳＩゲート電極を備えるＭＯＳトランジスタを製造する際には、従来では、ＭＯＳトランジスタのソース・ドレイン領域のシリサイド化を実行した後に、ゲート電極の全領域をシリサイド化していた。そのため、ゲート電極のシリサイド化の際に行われる熱処理によって、ソース・ドレイン領域中のシリサイドが凝集し、当該ソース・ドレイン領域の電気抵抗が上昇することがある。
【０００９】
更には、凝集の発生によって、ソース・ドレイン領域中のシリサイドが、シリコン基板とソース・ドレイン領域との境界に形成されるｐｎ接合面を突き破って、シリコン基板とソース・ドレイン領域との両方にまたがった形状となり、接合リークが増加することがある。
【００１０】
一方で、上記方法とは異なり、ソース・ドレイン領域とゲート電極とのシリサイド化を同時に行う場合には、通常、ゲート電極の厚みはソース・ドレイン領域の接合深さよりも非常に大きいので、ゲート電極の全領域をシリサイド化すると、ソース・ドレイン領域中のシリサイド層が深くなり過ぎて、接合リークが上昇したり短チャネル特性が劣化したりする。
【００１１】
また、ゲート電極のシリサイド化の際に行われる熱処理によって、ソース・ドレイン領域中の不純物がＭＯＳトランジスタのチャネル領域の方に向かって拡散し、当該ＭＯＳトランジスタの短チャネル特性が低下することがある。
【００１２】
そこで、本発明は上述の問題に鑑みて成されたものであり、ゲート電極の全領域がシリサイド化されたＭＯＳトランジスタの性能を向上することが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【００１３】
この発明の第１の半導体装置の製造方法は、（ａ）半導体基板上に第１のＭＯＳトランジスタのゲート絶縁膜及びゲート電極をこの順で積層して形成する工程と、（ｂ）前記ゲート電極の全領域をシリサイド化する工程と、（ｃ）前記半導体基板の上面内に前記第１のＭＯＳトランジスタのソース・ドレイン領域を形成する工程と、（ｄ）前記工程（ｂ），（ｃ）の後に、前記ソース・ドレイン領域をシリサイド化する工程とを備える。
【００１４】
また、この発明の第２の半導体装置の製造方法は、（ａ）半導体基板上に第１のＭＯＳトランジスタのゲート絶縁膜及びゲート電極をこの順で積層して形成する工程と、（ｂ）前記ゲート電極を部分的にシリサイド化する工程と、（ｃ）前記半導体基板の上面内に前記第１のＭＯＳトランジスタのソース・ドレイン領域を形成する工程と、（ｄ）前記工程（ｂ），（ｃ）の後に、前記ソース・ドレイン領域と、前記ゲート電極におけるシリサイド化されていない部分の全領域とを同時にシリサイド化する工程とを備える。
【００１５】
また、この発明の第３の半導体装置の製造方法は、（ａ）半導体基板上に第１のＭＯＳトランジスタのゲート絶縁膜及びゲート電極をこの順で積層して形成する工程と、（ｂ）半導体層を、その上面が前記半導体基板における前記ゲート絶縁膜が形成されている部分の上面よりも上方に位置するように、前記ゲート絶縁膜及び前記ゲート電極の側方において前記半導体基板上に形成する工程と、（ｃ）前記半導体層に前記第１のＭＯＳトランジスタのソース・ドレイン領域を形成する工程と、（ｄ）前記ソース・ドレイン領域をシリサイド化する工程と、（ｅ）前記工程（ｄ）の後に、前記ゲート電極の全領域をシリサイド化する工程とを備える。
【００１６】
また、この発明の第１の半導体装置は、半導体基板と、前記半導体基板上に形成されたＭＯＳトランジスタとを備え、前記ＭＯＳトランジスタは、シリサイド層が形成されたソース・ドレイン領域と、前記ソース・ドレイン領域の前記シリサイド層よりも耐熱性に優れたシリサイドで全領域が形成されたゲート電極とを有する。
【００１７】
また、この発明の第２の半導体装置は、半導体基板と、前記半導体基板上に形成されたＭＯＳトランジスタとを備え、前記ＭＯＳトランジスタは、シリサイド層が形成されたソース・ドレイン領域と、シリサイドで全領域が形成されたゲート電極とを有し、前記ソース・ドレイン領域の前記シリサイド層の金属材料には、前記ゲート電極の前記シリサイドの金属材料よりも低温でシリサイド反応を生じるものが使用されている。
【００１８】
また、この発明の第３の半導体装置は、半導体基板と、前記半導体基板上に形成された第１及び第２のＭＯＳトランジスタとを備え、前記第１のＭＯＳトランジスタは、シリサイド層が形成されたソース・ドレイン領域と、ｎ型の不純物を含み、全領域がシリサイドで形成されているゲート電極とを有し、前記第２のＭＯＳトランジスタは、シリサイド層が形成されたソース・ドレイン領域と、ｐ型の不純物を含み、全領域がシリサイドで形成されているゲート電極とを有し、前記第２のＭＯＳトランジスタの前記ゲート電極は、前記第１のＭＯＳトランジスタの前記ゲート電極よりも薄く形成されている。
【００１９】
また、この発明の第４の半導体装置は、半導体基板と、前記半導体基板上に形成された第１のＭＯＳトランジスタとを備え、前記第１のＭＯＳトランジスタは、前記半導体基板上にゲート絶縁膜を介して形成され、かつ全領域がシリサイドから成るゲート電極と、前記半導体基板上に形成されたシリサイド層を上端部に含むソース・ドレイン領域とを有し、前記シリサイド層の上面は、前記半導体基板における前記ゲート絶縁膜が形成されている部分の上面よりも５ｎｍ以上上方に位置している。
【発明の効果】
【００２０】
この発明の第１の半導体装置の製造方法によれば、ゲート電極のシリサイド化の後にソース・ドレイン領域のシリサイド化を実行しているため、ゲート電極のシリサイド化の際には、ソース・ドレイン領域にはシリサイドが存在していない。したがって、ゲート電極のシリサイド化での熱処理によって、ソース・ドレイン領域でシリサイドが凝集することが無い。よって、シリサイドの凝集による悪影響を排除でき、ソース・ドレイン領域の電気抵抗を低減できるとともに、接合リークを低減できる。その結果、第１のＭＯＳトランジスタの性能を向上することができる。
【００２１】
また、この発明の第２の半導体装置の製造方法によれば、ゲート電極の部分的なシリサイド化の後にソース・ドレイン領域のシリサイド化を実行しているため、ゲート電極の部分的なシリサイド化の際には、ソース・ドレイン領域にはシリサイドが存在していない。したがって、ゲート電極の部分的なシリサイド化での熱処理によって、ソース・ドレイン領域でシリサイドが凝集することが無い。また、ゲート電極の残りの部分のシリサイド化と、ソース・ドレイン領域のシリサイド化とを同時に行っているため、ゲート電極の残りの部分のシリサイド化において、ソース・ドレイン領域でシリサイドが凝集することが無い。よって、シリサイドの凝集による悪影響を排除でき、ソース・ドレイン領域の電気抵抗を低減できるとともに、接合リークを低減できる。その結果、第１のＭＯＳトランジスタの性能を向上することができる。
【００２２】
また、この発明の第３の半導体装置の製造方法によれば、半導体基板上に半導体層を形成し、その半導体層にソース・ドレイン領域を形成しているため、ゲート電極のシリサイド化での熱処理によって、ソース・ドレイン領域中の不純物が第１のＭＯＳトランジスタのチャネル領域に拡散しにくくなる。よって、第１のＭＯＳトランジスタでの短チャネル特性の劣化を防止でき、その性能を向上できる。
【００２３】
また、半導体層に形成されたソース・ドレイン領域をシリサイド化しているため、半導体層の厚みを調整することによって、ソース・ドレイン領域でのシリサイド層を厚く形成することができる。シリサイド層が厚いと熱処理の影響を受けにくいため、シリサイドの凝集が生じにくくなる。したがって、ゲート電極のシリサイド化での熱処理によってソース・ドレイン領域のシリサイド層で生じる凝集を抑制できる。よって、ソース・ドレイン領域の電気抵抗の上昇や接合リークの増加を抑制することができ、第１のＭＯＳトランジスタの性能を向上できる。
【００２４】
また、この発明の第１の半導体装置によれば、ソース・ドレイン領域のシリサイド層よりもゲート電極のシリサイドの方が耐熱性に優れているため、ゲート電極のシリサイド化の後にソース・ドレイン領域のシリサイド化を行う際に、ソース・ドレイン領域のシリサイド化での熱処理によってゲート電極の電気的特性が変化することを防止できる。よって、ＭＯＳトランジスタの性能を向上できる。
【００２５】
また、この発明の第２の半導体装置によれば、ソース・ドレイン領域のシリサイド化を低温で行うことができるため、ゲート電極のシリサイド化の後にソース・ドレイン領域のシリサイド化を行う際に、ソース・ドレイン領域のシリサイド化での熱処理によって、ゲート電極の電気的特性が変化することを防止できる。よって、ＭＯＳトランジスタの性能を向上できる。
【００２６】
また、この発明の第３の半導体装置によれば、ｐ型の不純物が導入された、第２のＭＯＳトランジスタのゲート電極は、ｎ型の不純物が導入された、第１のＭＯＳトランジスタのゲート電極よりも薄く形成されている。一般的に、ボロン等のｐ型の不純物が導入されたゲート電極では、シリサイド反応の進行速度が遅くなる。したがって、本発明のように、シリサイド反応が遅く進行するゲート電極を薄く形成することによって、ｐ型の不純物が導入されたゲート電極に対するシリサイド化と、ｎ型の不純物が導入されたゲート電極に対するシリサイド化とをほぼ同時に終了することができる。よって、ｎ型の不純物が導入されたゲート電極が必要以上に熱処理にさらされることが無く、当該ゲート電極の電気抵抗の上昇を抑制することができる。その結果、第２のＭＯＳトランジスタの性能を向上できる。
【００２７】
また、この発明の第４の半導体装置によれば、ソース・ドレイン領域のシリサイド層の上面が、半導体基板におけるゲート絶縁膜が形成されている部分の上面よりも５ｎｍ以上上方に位置しているため、シリサイド層を含むソース・ドレイン領域全体の厚みを維持しつつ、当該ソース・ドレイン領域と、第１のＭＯＳトランジスタのチャネル領域との境界領域の面積を低減できる。したがって、ゲート電極をシリサイド化する際の熱処理によって、ソース・ドレイン領域中の不純物が第１のＭＯＳトランジスタのチャネル領域に拡散しにくくなる。よって、第１のＭＯＳトランジスタの短チャネル特性の劣化を防止でき、その性能を向上できる。
【００２８】
また、ソース・ドレイン領域のシリサイド層の上面が、半導体基板におけるゲート絶縁膜が形成されている部分の上面よりも５ｎｍ以上上方に位置しているため、シリサイド層の厚みを厚くすることができる。シリサイド層が厚いと熱処理の影響を受けにくいため、シリサイドの凝集が生じにくくなる。したがって、ソース・ドレイン領域をシリサイド化した後にゲート電極をシリサイド化する際、ゲート電極のシリサイド化での熱処理によってソース・ドレイン領域のシリサイド層で生じる凝集を抑制できる。よって、ソース・ドレイン領域での電気的抵抗の上昇や接合リークの増加を抑制することができ、第１のＭＯＳトランジスタの性能を向上できる。
【発明を実施するための最良の形態】
【００２９】
実施の形態１．
図１は本発明の実施の形態１に係る半導体装置の構造を示す断面図である。図１に示されるように、本実施の形態１に係る半導体装置は、ｎＭＯＳトランジスタ５が形成されるｎＭＯＳ領域と、ｐＭＯＳトランジスタ１５が形成されるｐＭＯＳ領域とを備えている。本実施の形態１に係る半導体装置では、例えばｐ型シリコン基板である半導体基板１が設けられている。ｎＭＯＳ領域とｐＭＯＳ領域との境界における半導体基板１の上面内には、例えばシリコン酸化膜から成る素子分離絶縁膜２が形成されており、当該素子分離絶縁膜２によって、ｎＭＯＳトランジスタ５とｐＭＯＳトランジスタ１５とは電気的に分離される。本実施の形態１に係る素子分離絶縁膜２はトレンチ分離法によって形成されている。
【００３０】
ｎＭＯＳ領域における半導体基板１の上面内にはｐ型ウェル領域３が形成されており、ｐＭＯＳ領域における半導体基板１の上面内にはｎ型ウェル領域４が形成されている。ｐ型ウェル領域３の上面内には、ｎＭＯＳトランジスタ５の２つのソース・ドレイン領域６が互いに離れて設けられており、ｎ型ウェル領域４の上面内には、ｐＭＯＳトランジスタ１５の２つのソース・ドレイン領域１６が互いに離れて設けられている。そして、ソース・ドレイン領域６の上面内にはシリサイド層７が形成されており、ソース・ドレイン領域１６の上面内にはシリサイド層１７が形成されている。
【００３１】
ｎＭＯＳトランジスタ５のソース・ドレイン領域６はｎ型の不純物領域であって、ｐＭＯＳトランジスタ１５のソース・ドレイン領域１６はｐ型の不純物領域である。シリサイド層７，１７のそれぞれは、例えば、ニッケルシリサイド、コバルトシリサイド、白金シリサイド、チタンシリサイド、あるいはモリブデンシリサイドから成る。
【００３２】
ソース・ドレイン領域６の間におけるｐ型ウェル領域３の上面上には、ｎＭＯＳトランジスタ５のゲート絶縁膜８とゲート電極９とがこの順で積層されており、ゲート絶縁膜８及びゲート電極９の両側面にはサイドウォール１０が設けられている。また、ソース・ドレイン領域１６の間におけるｎ型ウェル領域４の上面上には、ｐＭＯＳトランジスタ１５のゲート絶縁膜１８とゲート電極１９とがこの順で積層されており、ゲート絶縁膜１８及びゲート電極１９の両側面にはサイドウォール２０が設けられている。
【００３３】
ゲート電極９，１９のそれぞれは、ＦＵＳＩゲート電極であって、それらの全領域はニッケルシリサイド、コバルトシリサイド、白金シリサイド、チタンシリサイド、モリブデンシリサイド等のシリサイドから成る。ゲート絶縁膜８，１８のそれぞれは、例えば、酸化アルミニウム等のｈｉｇｈ−ｋ材料から成り、サイドウォール１０，２０のそれぞれは例えばシリコン窒化膜から成る。本実施の形態１では、ｎＭＯＳトランジスタ５とｐＭＯＳトランジスタ１５とでＣＭＯＳトランジスタを構成している。
【００３４】
次に、図１に示される半導体装置の製造方法について説明する。図２〜１６は本実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。まず、図２に示されるように、半導体基板１の上面内に素子分離絶縁膜２を形成するとともに、ｐ型ウェル領域３とｎ型ウェル領域４を形成する。
【００３５】
次に、図３に示されるように、後の工程でゲート絶縁膜８，１８となる絶縁膜８０を全面に形成する。そして、図４に示されるように、後の工程でゲート電極９，１９となるポリシリコン膜９０を絶縁膜８０上に全面に形成する。
【００３６】
次に、図５に示されるように、ｐＭＯＳ領域におけるポリシリコン膜８０上にフォトレジスト２００を形成し、当該フォトレジスト２００をマスクに用いて、ｎＭＯＳ領域におけるポリシリコン膜９０中に、ヒ素やリン等のｎ型不純物１１０ｎをイオン注入法により導入する。その後、フォトレジスト２００を除去する。
【００３７】
次に、図６に示されるように、ｎＭＯＳ領域におけるポリシリコン膜８０上にフォトレジスト２１０を形成し、当該フォトレジスト２１０をマスクに用いて、ｐＭＯＳ領域におけるポリシリコン膜９０中に、ボロンやアルミニウム等のｐ型不純物１１０ｐをイオン注入法により導入する。その後、フォトレジスト２１０を除去する。
【００３８】
次に、図７に示されるように、ポリシリコン膜９０及び絶縁膜８０を順次パターンニングして、それぞれポリシリコン膜９０から成るゲート電極９，１９と、それぞれ絶縁膜８０から成るゲート絶縁膜８，１８を形成する。そして、ｎＭＯＳトランジスタ５及びｐＭＯＳトランジスタ１５のエクステンション領域をそれぞれｐ型ウェル領域３及びｎ型ウェル領域４に形成し、その後ポケット注入を行う。
【００３９】
次に、図８に示されるように、ゲート絶縁膜８，１８及びゲート電極９，１９を覆って、サイドウォールとなる絶縁膜１００を全面に形成する。そして、絶縁膜１００上にシリコン酸化膜１２０を全面に形成する。絶縁膜１００は例えばシリコン窒化膜から成る。
【００４０】
次に、図９に示されるように、絶縁膜１００をストッパ膜として用いて、シリコン酸化膜１２０をその上面からＣＭＰ法により研磨する。これにより、シリコン酸化膜１２０が部分的に除去されて、絶縁膜１００において、ゲート電極９上に位置する部分の上面と、ゲート電極１９上に位置する部分の上面とが露出する。
【００４１】
次に、図１０に示されるように、シリコン酸化膜１２０に対して選択性のあるドライエッチング法を用いて、露出している絶縁膜１００を選択的に除去して、ゲート電極９，１９のそれぞれの上面を露出させる。このとき、シリコン酸化膜１２０は、露出していない絶縁膜１００に対する保護膜として機能する。
【００４２】
次に、図１１に示されるように、ウェットエッチング法を用いてシリコン酸化膜１２０を選択的に除去する。そして、図１２に示されるように、ゲート電極９，１９をシリサイド化するために、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）などの金属材料１３０を全面に堆積し、得られた構造に対して熱処理を実行する。これにより、金属材料１３０とそれに接触しているシリコンとが反応して、ポリシリコンから成るゲート電極９，１９の全領域がシリサイド化される。その後、未反応の金属材料１３０を除去する。これにより、図１３に示されるように、ＦＵＳＩゲート電極のゲート電極９，１９が完成する。
【００４３】
次に、図１４に示されるように、半導体基板１の厚さ方向にエッチングレートが高い異方性ドライエッチング法を用いて絶縁膜１００を選択的にエッチングする。これにより、絶縁膜１００が部分的に除去されて、ゲート絶縁膜８及びゲート電極９の側面には絶縁膜１００からなるサイドウォール１０が完成し、ゲート絶縁膜１８及びゲート電極１９の側面には絶縁膜１００からなるサイドウォール２０が完成する。
【００４４】
次に、図１５に示されるように、ｐ型ウェル領域３内にｎ型の高濃度の不純物をイオン注入法で導入してソース・ドレイン領域６を形成し、ｎ型ウェル領域４内にｐ型の高濃度の不純物をイオン注入法で導入してソース・ドレイン領域１６を形成する。その後、図１６に示されるように、ソース・ドレイン領域６，１６をシリサイド化するために、ニッケル、コバルト、白金、チタン、モリブデンなどの金属材料１４０を全面に堆積し、得られた構造に対して熱処理を実行する。これにより、金属材料１４０とそれに接触しているシリコンとが反応して、ソース・ドレイン領域６，１６のそれぞれがシリサイド化され、シリサイド層７，１７が形成される。その後、未反応の金属材料１４０を除去する。その結果、図１に示される半導体装置が完成する。本実施の形態１では、金属材料１４０には金属材料１３０と同じ材料が使用される。
【００４５】
以上のように、本実施の形態１に係る半導体装置の製造方法では、ゲート電極９，１９に対するシリサイド化の後に、ソース・ドレイン領域６，１６のシリサイド化を行っている。そのため、ゲート電極９，１９のシリサイド化の際には、ソース・ドレイン領域６，１６にはシリサイドが存在していない。したがって、ゲート電極９，１９のシリサイド化の際の熱処理によって、ソース・ドレイン領域６，１６でシリサイドが凝集することはない。よって、シリサイドが凝集することによる悪影響を排除でき、ソース・ドレイン領域６，１６の電気抵抗を低減することができるとともに、接合リークを低減することができる。その結果、ｎＭＯＳトランジスタ５やｐＭＯＳトランジスタ１５の性能を向上することができる。
【００４６】
なお通常は、ゲート電極９，１９の厚みはソース・ドレイン領域６，１６の拡散深さよりも非常に大きいため、ソース・ドレイン領域６，１６のシリサイド化での熱処理時間はゲート電極９，１９のシリサイド化での熱処理時間よりも非常に短い。更には、一般的に、シリサイドの体積が大きいほど熱による凝集は生じにくい。これらの理由から、ソース・ドレイン領域６，１６のシリサイド化での熱処理によってゲート電極９，１９中ではシリサイドの凝集がほとんど生じない。したがって、ソース・ドレイン領域６，１６のシリサイド化での熱処理は、ゲート電極９，１９の電気的特性にほとんど影響を与えず問題とならない。
【００４７】
上述の実施の形態１に係る製造方法では、ゲート電極９，１９の全領域をシリサイド化した後に、ソース・ドレイン領域６，１６をシリサイド化しているが、ゲート電極９，１９を部分的にシリサイド化した後に、ソース・ドレイン領域６，１６と、ゲート電極９，１９の残りの部分とを同時にシリサイド化しても良い。以下に、この場合の製造方法について説明する。
【００４８】
図１７〜２０は、本実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。まず、上述の製造方法を使用して図１２に示される構造までを製造する。そして、得られた構造に対して熱処理を実行して、図１７に示されるように、ゲート電極９，１９を部分的にシリサイド化する。この部分的なシリサイド化は、金属材料１３０の厚みや熱処理時間を調整することによって実現できる。その後、未反応の金属材料１３０を除去する。
【００４９】
次に、図１８に示されるように、上述の方法と同様に絶縁膜１００をエッチングしてサイドウォール１０，２０を形成し、その後、図１９に示されるように、上述の方法と同様にしてソース・ドレイン領域６，１６を形成する。
【００５０】
次に、図２０に示されるように、全面に金属材料１４０を形成し、得られた構造に対して熱処理を実行する。これにより、ソース・ドレイン領域６，１６がシリサイド化されるのと同時に、ゲート電極９，１９の未だシリサイド化されていない部分の全領域がシリサイド化される。その後、未反応の金属材料１４０を除去すると、図１に示される半導体装置と同じ構造が得られる。
【００５１】
このように、ゲート電極９，１９を部分的にシリサイド化した後に、ソース・ドレイン領域６，１６とゲート電極９，１９の残りの部分とを同時にシリサイド化する場合には、ゲート電極９，１９の最初のシリサイド化の際には、ソース・ドレイン領域６，１６にはシリサイドは存在していないため、ゲート電極９，１９の最初のシリサイド化の際の熱処理によって、ソース・ドレイン領域６，１６でシリサイドが凝集することはない。また、ゲート電極９，１９の残りの部分のシリサイド化と、ソース・ドレイン領域６，１６のシリサイド化を同時に行っているため、ゲート電極９，１９の残りの部分のシリサイド化において、ソース・ドレイン領域６，１６でシリサイドが凝集することが無い。よって、シリサイドが凝集することによる悪影響を排除でき、ｎＭＯＳトランジスタ５やｐＭＯＳトランジスタ１５の性能を向上することができる。
【００５２】
また、本実施の形態１では、ゲート電極９，１９をシリサイド化する際に使用する金属材料１３０と、ソース・ドレイン領域６，１６をシリサイド化する際に使用する金属材料１４０とは同じ材料を使用しているが異なる材料を使用しても良い。これにより、ゲート電極９，１９と、ソース・ドレイン領域６，１６のそれぞれにおいて適切な金属材料の選択が可能となる。
【００５３】
例えば、金属材料１３０としてコバルトを使用し、金属材料１４０としてニッケルやパラジウムを使用すると、ゲート電極９，１９はコバルトシリサイドで形成され、ソース・ドレイン領域６，１６のシリサイド層７，１７はニッケルシリサイドやパラジウムシリサイドで形成されるようになる。一般的に、コバルトシリサイドは、ニッケルシリサイドやパラジウムシリサイドよりも耐熱性に優れているため、熱処理によってあまり電気的特性が変化しない。したがって、ソース・ドレイン領域６，１６のシリサイド化での熱処理の際に、ゲート電極９，１９の電気的特性が変化することを抑制できる。その結果、ｎＭＯＳトランジスタ５及びｐＭＯＳトランジスタ１５の性能を更に向上することができる。
【００５４】
また、コバルトよりもニッケルやパラジウムの方が低温でシリサイド反応を生じるため、金属材料１３０としてコバルトを使用し、金属材料１４０としてニッケルやパラジウムを使用した場合には、ソース・ドレイン領域６，１６のシリサイド化をゲート電極９，１９のシリサイド化よりも低温で行うことができる。そのため、ソース・ドレイン領域６，１６のシリサイド化での熱処理によってゲート電極９，１９中のシリサイドが凝集することを抑制でき、当該ゲート電極９，１９の電気的特性が変化することを防止することができる。その結果、ｎＭＯＳトランジスタ５及びｐＭＯＳトランジスタ１５の性能を更に向上することができる。
【００５５】
なお、金属材料１４０としてニッケルを使用した場合よりもパラジウムを使用した場合の方がさらに低温でシリサイド反応を生じるため、金属材料１４０としてはニッケルよりもパラジウムを用いる方が好ましい。
【００５６】
また、本実施の形態１では、図１０に示される工程において、絶縁膜１００の露出していない部分に対する保護膜としてシリコン酸化膜１２０を使用して、絶縁膜１００の露出している部分を選択的に除去しているが、シリコン酸化膜１２０の替わりにフォトレジスト２２０を保護膜として使用しても良い。以下に、この場合の製造方法について説明する。
【００５７】
図２１〜２３は本実施の形態１に係る半導体装置の製造方法の他の変形例を工程順に示す図である。まず、上述の製造方法を使用して図７に示される構造までを製造する。そして、図２１に示されるように、ゲート絶縁膜８，１８及びゲート電極９，１９を覆って、サイドウォールとなる絶縁膜１００を全面に形成し、その後、絶縁膜１００上にフォトレジスト２２０を全面に形成する。
【００５８】
次に、図２２に示されるように、ドライエッチング法を用いてフォトレジスト２２０を選択的に部分的に除去し、絶縁膜１００において、ゲート電極９上に位置する部分の上面と、ゲート電極１９上に位置する部分の上面とを露出させる。
【００５９】
次に、図２３に示されるように、フォトレジスト２２０に対して選択性のあるドライエッチング法を用いて、絶縁膜１００の露出部分を選択的に除去して、ゲート電極９，１９のそれぞれの上面を露出させる。その後、残りのフォトレジスト２２０を選択的に除去する。
【００６０】
このように、絶縁膜１００の露出していない部分に対する保護膜としてフォトレジスト２２０を使用することによって、サイドウォール１０，２０となる絶縁膜１００に採用できる材料の選択肢が拡大する。上記の製造方法のように、保護膜としてシリコン酸化膜１２０を使用した場合には、選択性を確保するために絶縁膜１００の材料としてはシリコン酸化膜を使用することはできない。一方、保護膜としてフォトレジスト２２０を使用した場合には、絶縁膜１００の材料としてシリコン酸化膜を使用することができる。したがって、サイドウォール１０，２０となる絶縁膜１００を、シリコン酸化膜やシリコン窒化膜などの単層膜で形成したり、シリコン窒化膜とシリコン酸化膜との二層膜、あるいはシリコン酸化膜とシリコン窒化膜とシリコン酸化膜の三層膜で形成することができ、サイドウォール１０，２０の材料選択の幅が広がる。
【００６１】
また、本実施の形態１では、ｎ型不純物１１０ｎを含む、ｎＭＯＳトランジスタ５のゲート電極９と、ｐ型不純物１１０ｐを含む、ｐＭＯＳトランジスタ１５のゲート電極１９とは同じ厚みで形成されているが、ゲート電極１９の方をゲート電極９よりも薄く形成しても良い。以下にこの場合の製造方法について説明する。
【００６２】
図２４〜２７は本実施の形態１に係る半導体装置の製造方法の他の変形例を工程順に示す断面図である。まず、上述の製造方法を使用して図１１に示される構造までを製造する。そして、図２４に示されるように、ｎＭＯＳ領域を覆うフォトレジスト２３０を形成する。
【００６３】
次に、フォトレジスト２３０をマスクに用いて、露出しているゲート電極１９に対してドライエッチングを行い、当該ゲート電極１９を部分的に除去する。その後、フォトレジスト２３０を除去する。これにより、図２５に示されるように、ｐ型不純物１１０ｐを含むゲート電極１９の厚みが、ｎ型不純物１１０ｎを含むゲート電極９よりも薄くなる。
【００６４】
次に、図２６に示されるように、全面に金属材料１３０を形成する。そして、得られた構造に対して熱処理を実行して、ゲート電極９，１９の全領域をシリサイド化する。その後、同様にして、ソース・ドレイン領域６，１６をシリサイド化し、サイドウォール１０，２０を形成すると、図２７に示される半導体装置が得られる。
【００６５】
一般的に、ボロン等のｐ型不純物が導入されたゲート電極では、ｎ型不純物が導入されたゲート電極と比較してシリサイド反応の進行速度が遅くなる。したがって、ｎ型不純物１１０ｎを含むゲート電極９と、ｐ型不純物１１０ｐを含むゲート電極１９とを同じ厚みで形成すると、ゲート電極９に対するシリサイド化の方が、ゲート電極１９に対するシリサイド化よりも早く完了し、ゲート電極９に対して必要以上の熱処理が加わる。その結果、ゲート電極９の電気抵抗が上昇することがある。
【００６６】
上述の変形例では、シリサイド反応が遅くなるゲート電極１９を薄く形成しているため、ゲート電極１９に対するシリサイド化と、ゲート電極９に対するシリサイド化とをほぼ同時に終了することができる。よって、ｎ型のゲート電極９が必要以上に熱処理にさらされることが無い。その結果、ｎ型のゲート電極９の電気抵抗の上昇を抑制することができ、ｎＭＯＳトランジスタ５の性能を向上できる。
【００６７】
実施の形態２．
図２８は本発明の実施の形態２に係る半導体装置の構造を示す断面図である。上述の実施の形態１に係る半導体装置では、シリサイド層７，１７は半導体基板１の上面内に形成されていたが、本実施の形態２に係る半導体装置では、シリサイド層７，１７は半導体基板１の上面上に形成されている。そのため、シリサイド層７の上面は、半導体基板１におけるゲート絶縁膜８が形成されている部分の上面よりも上方に位置し、シリサイド層１７の上面は、半導体基板１におけるゲート絶縁膜１８が形成されている部分の上面よりも上方に位置している。具体的には、シリサイド層７，１７の上面は、半導体基板１におけるゲート絶縁膜８，１８が形成されている部分の上面よりもそれぞれ５ｎｍ以上上方に位置している。その他の構造については実施の形態１に係る半導体装置と同様であるため、その説明は省略する。
【００６８】
このように、本実施の形態２に係る半導体装置では、ソース・ドレイン領域６のシリサイド層７の上面が、半導体基板１におけるゲート絶縁膜８が形成されている部分の上面、言い換えれば、半導体基板１の上面におけるゲート絶縁膜８と接触している部分よりも５ｎｍ以上上方に位置している。そのため、図２８に示されるように、シリサイド層７を含むソース・ドレイン領域６全体の厚みｄ１を、図１に示される実施の形態１に係る半導体装置の当該厚みｄ１と同じ値に維持しつつ、ソース・ドレイン領域６と、ｎＭＯＳトランジスタ５のチャネル領域ＣＮｎとの境界領域３００の面積を低減することができる。したがって、ゲート電極９をシリサイド化する際の熱処理によって、ソース・ドレイン領域６中の不純物がチャネル領域ＣＮｎに拡散しにくくなる。よって、ｎＭＯＳトランジスタ５の短チャネル特性の劣化を防止でき、ｎＭＯＳトランジスタ５の性能を向上できる。
【００６９】
また、シリサイド層７の上面が、半導体基板１におけるゲート絶縁膜８が形成されている部分の上面よりも５ｎｍ以上上方に位置しているため、実施の形態１に係る半導体装置と比較して、シリサイド層７を厚く形成することができる。一般的に、シリサイド層７が厚いと熱処理の影響を受けにくいため、シリサイドの凝集が生じにくくなる。したがって、ソース・ドレイン領域６をシリサイド化した後にゲート電極９をシリサイド化する際、ゲート電極９のシリサイド化での熱処理によってシリサイド層７で生じる凝集を抑制できる。その結果、ソース・ドレイン領域６での電気抵抗の上昇や接合リークの増加を抑制することができ、ｎＭＯＳトランジスタ５の性能を向上できる。
【００７０】
なお、ｐＭＯＳトランジスタ１５についても同様のことが言え、シリサイド層１７の上面が、半導体基板１におけるゲート絶縁膜１８が形成されている部分の上面よりも５ｎｍ以上上方に位置することによって、ｐＭＯＳトランジスタ１５の性能を向上することができる。
【００７１】
次に、図２８に示される半導体装置の製造方法について説明する。図２９〜３９は本実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。まず、実施の形態１に係る製造方法を用いて図４に示される構造までを製造する。そして、実施の形態１と同様に、ｎＭＯＳ領域におけるポリシリコン膜９０にｎ型不純物１１０ｎを導入し、ｐＭＯＳ領域におけるポリシリコン膜９０にｐ型不純物１１０ｐを導入する。
【００７２】
次に、図２９に示されるように、ポリシリコン膜９０上にシリコン窒化膜１５０を形成する。そして、シリコン窒化膜１５０、ポリシリコン膜９０及び絶縁膜８０を順次パターンニングする。これにより、図３０に示されるように、ポリシリコン膜９０から成るゲート電極９，１９と、絶縁膜８０から成るゲート絶縁膜８，１８とが完成し、ゲート電極９，１９のそれぞれの上にはシリコン窒化膜１５０が形成される。その後、ｎＭＯＳトランジスタ５及びｐＭＯＳトランジスタ１５のエクステンション領域をそれぞれｐ型ウェル領域３及びｎ型ウェル領域４に形成し、ポケット注入を行う。
【００７３】
次に、図３１に示されるように、シリコン窒化膜１５０、ゲート絶縁膜８，１８及びゲート電極９，１９を覆って、サイドウォールとなる絶縁膜１００を全面に形成する。そして、図３２に示されるように、半導体基板１の厚さ方向にエッチングレートが高い異方性ドライエッチング法を用いて絶縁膜１００を選択的に除去して、サイドウォール１０，２０を形成する。このとき、サイドウォール１０はゲート絶縁膜８及びゲート電極９の側面だけではなく、ゲート電極９上のシリコン窒化膜１５０の側面にも形成される。同様に、サイドウォール２０はゲート絶縁膜１８及びゲート電極１９の側面だけではなく、ゲート電極１９上のシリコン窒化膜１５０の側面にも形成される。
【００７４】
次に、図３３に示されるように、露出している半導体基板１の上面全面に、例えばエピタキシャル成長により、シリコン層からなる半導体層３０を厚さ５ｎｍ以上で形成する。これにより、ｎＭＯＳトランジスタ５のゲート絶縁膜８、ゲート電極９及びサイドウォール１０の側方において当該サイドウォール１０と接触するようにｐ型ウェル領域３上に半導体層３０が形成される。同時に、ｐＭＯＳトランジスタ１５のゲート絶縁膜１８、ゲート電極１９及びサイドウォール２０の側方において当該サイドウォール２０と接触するようにｎ型ウェル領域４上に半導体層３０が形成される。
【００７５】
次に、ｎＭＯＳ領域における半導体層３０内と、その下のｐ型ウェル領域３内とにｎ型の高濃度の不純物をイオン注入法で導入し、ｐＭＯＳ領域における半導体層３０内と、その下のｎ型ウェル領域４内とにｐ型の高濃度の不純物をイオン注入法で導入する。これにより、図３４に示されるように、ｎＭＯＳ領域における半導体層３０及びｐ型ウェル領域３にｎＭＯＳトランジスタ５のソース・ドレイン領域６が形成され、ｐＭＯＳ領域における半導体層３０及びｎ型ウェル領域４にｐＭＯＳトランジスタ１５のソース・ドレイン領域１６が形成される。その後、ソース・ドレイン領域６，１６をシリサイド化するために金属材料１４０を全面に堆積する。
【００７６】
次に、得られた構造に対して熱処理を実行して、半導体層３０の全領域をシリサイド化し、その後、未反応の金属材料１４０を除去する。これにより、図３５に示されるように、ソース・ドレイン領域６，１６にシリサイド層７，１７がそれぞれ形成される。
【００７７】
シリサイド層７，１７は、半導体基板１上に設けられた厚さ５ｎｍ以上の半導体層３０をその上面からシリサイド化して形成されるため、シリサイド層７，１７の上面は、半導体基板１におけるゲート絶縁膜８，１８が形成されている部分の上面よりもそれぞれ５ｎｍ以上上方に位置するようになる。
【００７８】
なお、ゲート電極９，１９の側面はそれぞれサイドウォール１０，２０で覆われており、それらの上面はシリコン窒化膜１５０で覆われているため、ソース・ドレイン領域６，１６のシリサイド化の際にはゲート電極９，１９はシリサイド化されない。
【００７９】
次に、図３６に示されるように全面に層間絶縁膜４０を形成する。そして、ゲート電極９，１９上のシリコン窒化膜１５０をストッパ層とするＣＭＰ法を用いて、層間絶縁膜４０をその上面から研磨する。そして、露出したシリコン窒化膜１５０をドライエッチングして除去する。これにより、図３７に示されるように、ゲート電極９，１９の上面が露出する。
【００８０】
次に、図３８に示されるように、ゲート電極９，１９をシリサイド化するために金属材料１３０を全面に形成する。そして、得られた構造に対して熱処理を実行して、ゲート電極９，１９の全領域をシリサイド化する。その後、未反応の金属材料１３０を除去する。これにより、図３９に示されるように、ＦＵＳＩゲート電極のゲート電極９，１９が完成する。その後、全面に層間絶縁膜５０を形成することによって、図２８に示される構造が完成する。
【００８１】
なお、層間絶縁膜５０の形成後には、通常コンタクト工程が実行されて、層間絶縁膜４０，５０内には図示しないコンタクトプラグが形成される。
【００８２】
以上のように、本実施の形態２に係る半導体装置の製造方法では、半導体基板１上に半導体層３０を形成し、その半導体層３０にソース・ドレイン領域６を形成している。そのため、ゲート電極９のシリサイド化での熱処理によって、ソース・ドレイン領域６中の不純物がｎＭＯＳトランジスタ５のチャネル領域に拡散しにくくなる。よって、ｎＭＯＳトランジスタ５の短チャネル特性の劣化を防止でき、ｎＭＯＳトランジスタ５の性能が向上する。
【００８３】
また、半導体層３０に形成されたソース・ドレイン領域６をシリサイド化しているため、半導体層３０の厚みを調整することによって、ソース・ドレイン領域６でのシリサイド層７を厚く形成することができる。シリサイド層７が厚いと熱処理の影響を受けにくいため、シリサイドの凝集が生じにくくなる。したがって、ゲート電極９のシリサイド化での熱処理によってソース・ドレイン領域６のシリサイド層７で生じる凝集を抑制できる。その結果、ソース・ドレイン領域６での電気抵抗の上昇や接合リークの増加を抑制することができ、ｎＭＯＳトランジスタ５の性能を向上できる。なお、ｐＭＯＳトランジスタ１５についても同様のことが言え、ｐＭＯＳトランジスタ１５の性能を向上できる。
【００８４】
また、本実施の形態２では、半導体層３０はエピタキシャル成長によって形成されている。一般的に、エピタキシャル成長によって形成された半導体層では、ポリシリコン層などの多結晶の半導体層よりも不純物が拡散しにくいため、ゲート電極９，１９のシリサイド化での熱処理によって、ソース・ドレイン領域６，１６中の不純物の拡散を抑制できる。よって、ｎＭＯＳトランジスタ５やｐＭＯＳトランジスタ１５の短チャネル特性の劣化を防止できる。
【００８５】
なお、本実施の形態２では、半導体層３０の全領域をシリサイド化していたが、半導体層３０をその上面から部分的にシリサイド化してシリサイド層７，１７を形成しても良い。このようにして形成された半導体装置では、図４０に示されるように、シリサイド層７，１７は、半導体層３０を介して半導体基板１上に形成される。
【００８６】
また、ソース・ドレイン領域６，１６をシリサイド化する際には、半導体層３０だけではなく、半導体基板１の上面内もシリサイド化しても良い。これにより、図４１に示される半導体装置が得られる。
【００８７】
また、層間絶縁膜４０を形成する直前にシリコン窒化膜（図示せず）を全面に形成し、当該シリコン窒化膜上に層間絶縁膜４０を形成しても良い。この場合には、後の工程で層間絶縁膜４０，５０内にコンタクトホールを形成する際、ドライエッチングを当該シリコン窒化膜で止めることができる。これにより、コンタクトホールを形成する際のオーバーエッチング量を低減することができる。
【００８８】
また、ゲート電極９，１９をシリサイド化する際に使用する金属材料１３０と、ソース・ドレイン領域６，１６をシリサイド化する際に使用する金属材料１４０とに、互いに異なった材料を使用しても良い。これにより、ゲート電極９，１９と、ソース・ドレイン領域６，１６のそれぞれにおいて適切な金属材料の選択が可能となる。
【００８９】
本実施の形態２では、実施の形態１とは異なり、ソース・ドレイン領域６，１６をシリサイド化した後にゲート電極９，１９をシリサイド化しているため、例えば、金属材料１３０としてニッケルやパラジウムを使用し、金属材料１４０としてコバルトを使用する。そうすると、実施の形態１とは異なり、ゲート電極９，１９はニッケルシリサイドやパラジウムシリサイドで形成され、ソース・ドレイン領域６，１６のシリサイド層７，１７はコバルトシリサイドで形成されるようになる。上述のように、一般的に、コバルトシリサイドは、ニッケルシリサイドやパラジウムシリサイドよりも耐熱性に優れているため、熱処理によってあまり電気的特性が変化しない。したがって、ゲート電極９，１９のシリサイド化での熱処理の際に、ソース・ドレイン領域６，１６の電気的特性が変化することを抑制できる。その結果、ｎＭＯＳトランジスタ５及びｐＭＯＳトランジスタ１５の性能を更に向上することができる。
【００９０】
また、コバルトよりもニッケルやパラジウムの方が低温でシリサイド反応を生じるため、金属材料１３０としてニッケルやパラジウムを使用し、金属材料１４０としてコバルトを使用した場合には、ゲート電極９，１９のシリサイド化をソース・ドレイン領域６，１６のシリサイド化よりも低温で行うことができる。そのため、ゲート電極９，１９のシリサイド化での熱処理によってソース・ドレイン領域６，１６のシリサイド層７，１７中のシリサイドが凝集することを抑制でき、当該ソース・ドレイン領域６，１６の電気的特性が変化することを防止することができる。
【００９１】
なお、金属材料１３０としてニッケルを使用した場合よりもパラジウムを使用した場合の方がさらに低温でシリサイド反応を生じるため、金属材料１３０としてはニッケルよりもパラジウムを用いる方が好ましい。
【００９２】
また、本実施の形態２では、ｎ型不純物１１０ｎを含む、ｎＭＯＳトランジスタ５のゲート電極９と、ｐ型不純物１１０ｐを含む、ｐＭＯＳトランジスタ１５のゲート電極１９とは同じ厚みで形成されているが、ゲート電極１９の方をゲート電極９よりも薄く形成しても良い。以下にこの場合の製造方法について説明する。
【００９３】
図４２〜４４は本実施の形態２に係る半導体装置の製造方法の変形例を工程順に示す断面図である。まず、上述の製造方法を使用して図３７に示される構造までを製造する。そして、図４２に示されるように、ｎＭＯＳ領域を覆うフォトレジスト２４０を形成し、当該フォトレジスト２４０をマスクに用いて、露出しているゲート電極１９に対してドライエッチングを行い、当該ゲート電極１９を部分的に除去する。これにより、ゲート電極１９の厚みがゲート電極９よりも薄くなる。その後、フォトレジスト２４０を除去する。
【００９４】
次に、図４３に示されるように、全面に金属材料１３０を形成する。そして、得られた構造に対して熱処理を実行して、ゲート電極９，１９の全領域をシリサイド化する。その後、未反応の金属材料１３０を除去して、層間絶縁膜５０を形成すると、図４４に示される半導体装置が得られる。
【００９５】
上述のように、一般的に、ボロン等のｐ型不純物が導入されたゲート電極では、ｎ型不純物が導入されたゲート電極と比較してシリサイド反応の進行速度が遅くなる。したがって、上記変形例のように、シリサイド反応が遅くなるゲート電極１９を薄く形成することによって、ｐ型のゲート電極１９に対するシリサイド化と、ｎ型のゲート電極９に対するシリサイド化とをほぼ同時に終了することができる。よって、ｎ型のゲート電極９が必要以上に熱処理にさらされることが無く、ｎ型のゲート電極９の電気抵抗の上昇を抑制することができる。
【００９６】
また、半導体基板１の上面を部分的に掘り下げて、その掘り下げられた部分に半導体層３０を形成しても良い。以下にこの場合の製造方法について説明する。
【００９７】
図４５〜４９は本実施の形態２に係る半導体装置の製造方法の他の変形例を工程順に示す断面図である。まず、上述の製造方法を使用して、図３２に示される構造までを製造する。そして、ドライエッチング法などを使用して、半導体基板１の露出部分を部分的に除去する。これにより、図４５に示されるように、ゲート絶縁膜８及びゲート電極９の側方と、ゲート絶縁膜１８及びゲート電極１９の側方とにおいて、半導体基板１の上面が部分的に掘り下げられる。
【００９８】
次に、図４６に示されるように、露出している半導体基板１の上面全面に半導体層３０を形成する。これにより、半導体基板１の掘り下げられた部分に半導体層３０が形成される。このとき、半導体層３０の厚みは、当該半導体層３０の上面が、半導体基板１におけるゲート絶縁膜８，１８が形成されている部分の上面よりも５ｎｍ以上上方に位置するような値に設定する。
【００９９】
次に、図４７に示されるように、上述の製造方法と同様に、ｎＭＯＳ領域における半導体層３０とその下のｐ型ウェル領域３にソース・ドレイン領域６を形成し、ｐＭＯＳ領域における半導体層３０とその下のｎ型ウェル領域４にソース・ドレイン領域１６を形成する。そして、ソース・ドレイン領域６，１６をシリサイド化するために金属材料１４０を全面に堆積する。
【０１００】
次に、得られた構造に対して熱処理を実行して、半導体層３０の全領域をシリサイド化し、その後、未反応の金属材料１４０を除去する。これにより、図４８に示されるように、ソース・ドレイン領域６，１６にシリサイド層７，１７がそれぞれ形成される。このときのシリサイド層７，１７の上面は、図２８に示される半導体装置と同様に、半導体基板１におけるゲート絶縁膜８，１８が形成されている部分の上面よりも５ｎｍ以上上方に位置するようになる。また、半導体層３０は半導体基板１の掘り下げられた部分に形成されているため、シリサイド層７，１７の下面は、半導体基板１におけるゲート絶縁膜８，１８が形成されている部分の上面よりも下方に位置するようになる。
【０１０１】
その後、上述の製造方法と同様に、層間絶縁膜４０を形成し、ゲート電極９，１９をシリサイド化し、層間絶縁膜５０を形成することによって、図４９に示される構造が得られる。
【０１０２】
このように、半導体基板１の上面を掘り下げることによって、サイドウォール１０，２０を形成する際のエッチングダメージなど、それまでに半導体基板１の上面が受けたダメージを除去することができる。その結果、半導体層３０での結晶欠陥を低減することができ、当該半導体層３０に形成されるソース・ドレイン領域６，１６での接合リークを低減することができる。
【０１０３】
また、この変形例のように、半導体基板１の上面を部分的に掘り下げて、その掘り下げられた部分に半導体層３０を形成する場合には、ゲルマニウムを含んだ半導体層３０を形成しても良い。これにより、ソース・ドレイン領域６では、その上面から、半導体基板１におけるゲート絶縁膜８が形成されている部分の上面よりも下方に渡ってゲルマニウムが存在するようになり、ソース・ドレイン領域１６では、その上面から、半導体基板１におけるゲート絶縁膜１８が形成されている部分の上面よりも下方に渡ってゲルマニウムが存在するようになる。
【０１０４】
このように、半導体層３０にゲルマニウムを含ませることによって、当該半導体層３０と、半導体基板１におけるｎＭＯＳトランジスタ５のチャネル領域との境界で引っ張り歪み（格子歪み）が生じ、その結果、ｎＭＯＳトランジスタ５での電子移動度が向上し、駆動能力に優れたｎＭＯＳトランジスタ５を実現できる。同様に、ゲルマニウムを含む半導体層３０と、半導体基板１におけるｐＭＯＳトランジスタ１５のチャネル領域との境界で引っ張り歪み（格子歪み）が生じるため、ｐＭＯＳトランジスタ１５での電子移動度が向上し、駆動能力に優れたｐＭＯＳトランジスタ１５を実現できる。
【０１０５】
また、ゲルマニウムを含む半導体層３０をエピタキシャル成長で形成する際には、成長温度を低温に設定することができるため、ｎＭＯＳトランジスタ５やｐＭＯＳトランジスタ１５におけるエクステンション領域中の不純物など、それまでに半導体基板１に導入されている不純物の拡散を抑制することができる。その結果、所望の性能を有する半導体装置が得られやすくなる。
【図面の簡単な説明】
【０１０６】
【図１】本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態１に係る半導体装置の製造方法の第１変形例を工程順に示す断面図である。
【図１８】本発明の実施の形態１に係る半導体装置の製造方法の第１変形例を工程順に示す断面図である。
【図１９】本発明の実施の形態１に係る半導体装置の製造方法の第１変形例を工程順に示す断面図である。
【図２０】本発明の実施の形態１に係る半導体装置の製造方法の第１変形例を工程順に示す断面図である。
【図２１】本発明の実施の形態１に係る半導体装置の製造方法の第２変形例を工程順に示す断面図である。
【図２２】本発明の実施の形態１に係る半導体装置の製造方法の第２変形例を工程順に示す断面図である。
【図２３】本発明の実施の形態１に係る半導体装置の製造方法の第２変形例を工程順に示す断面図である。
【図２４】本発明の実施の形態１に係る半導体装置の製造方法の第３変形例を工程順に示す断面図である。
【図２５】本発明の実施の形態１に係る半導体装置の製造方法の第３変形例を工程順に示す断面図である。
【図２６】本発明の実施の形態１に係る半導体装置の製造方法の第３変形例を工程順に示す断面図である。
【図２７】本発明の実施の形態１に係る半導体装置の製造方法の第３変形例を工程順に示す断面図である。
【図２８】本発明の実施の形態２に係る半導体装置の構造を示す断面図である。
【図２９】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３０】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３１】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３２】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３３】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３４】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３５】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３６】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３７】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３８】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３９】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図４０】本発明の実施の形態２に係る半導体装置の構造の第１変形例を示す断面図である。
【図４１】本発明の実施の形態２に係る半導体装置の構造の第２変形例を示す断面図である。
【図４２】本発明の実施の形態２に係る半導体装置の製造方法の第１変形例を工程順に示す断面図である。
【図４３】本発明の実施の形態２に係る半導体装置の製造方法の第１変形例を工程順に示す断面図である。
【図４４】本発明の実施の形態２に係る半導体装置の製造方法の第１変形例を工程順に示す断面図である。
【図４５】本発明の実施の形態２に係る半導体装置の製造方法の第２変形例を工程順に示す断面図である。
【図４６】本発明の実施の形態２に係る半導体装置の製造方法の第２変形例を工程順に示す断面図である。
【図４７】本発明の実施の形態２に係る半導体装置の製造方法の第２変形例を工程順に示す断面図である。
【図４８】本発明の実施の形態２に係る半導体装置の製造方法の第２変形例を工程順に示す断面図である。
【図４９】本発明の実施の形態２に係る半導体装置の製造方法の第２変形例を工程順に示す断面図である。
【符号の説明】
【０１０７】
１  半導体基板、５  ｎＭＯＳトランジスタ、６，１６  ソース・ドレイン領域、７，１７  シリサイド層、８，１８  ゲート絶縁膜、９，１９  ゲート電極、１０，２０  サイドウォール、１５  ｐＭＯＳトランジスタ、３０  半導体層、１００  絶縁膜、１１０ｎ  ｎ型不純物、１１０ｐ  ｐ型不純物、１３０，１４０  金属材料、２２０  フォトレジスト。
【図１】
2007019129.tif 000003
【図２】
2007019129.tif 000004
【図３】
2007019129.tif 000005
【図４】
2007019129.tif 000006
【図５】
2007019129.tif 000007
【図６】
2007019129.tif 000008
【図７】
2007019129.tif 000009
【図８】
2007019129.tif 000010
【図９】
2007019129.tif 000011
【図１０】
2007019129.tif 000012
【図１１】
2007019129.tif 000013
【図１２】
2007019129.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
2007019129.tif 000018
【図１７】
2007019129.tif 000019
【図１８】
2007019129.tif 000020
【図１９】
2007019129.tif 000021
【図２０】
2007019129.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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