(57)【要約】【課題】インダクタンス素子およびキャパシタを積層させてなる積層型回路を薄型化することができる積層型回路を提供すること。【解決手段】本発明の積層型フィルタ回路は、共振インダクタンス２を形成する環状の第１の導体線路および第２の導体線路、１０枚の平板電極３３ａ〜３７ａ、３３ｂ〜３７ｂ、平板電極３４ａ、３４ｂ、３６ａ、３６ｂにそれぞれ接続されている入力端子７および出力端子８および２枚の接地導体９Ａ、９Ｂを備えている。１０枚の平板電極は、第１の導体線路および第２の導体線路に係る環の内側に配設されており、各キャパシタ６Ａ〜６Ｅを形成する。これによりデッドスペースとなっていた環の内側を有効利用できる。また、平板電極３３ａ〜３７ａ、３３ｂ〜３７ｂを形成する分だけ２つの環の内径が大きり、第１の導体線路および第２の導体線路に形成される線間容量が小さくなるので、積層型フィルタ回路１Ａの小型化およびＱの向上が図れる。【選択図】図１
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【特許請求の範囲】
【請求項１】
積層されている複数の誘電板と、
前記複数の誘電板のうちの少なくとも１枚の誘電板である第１の誘電板の表面上において環を形成している第１の導体線路と、
前記複数の誘電板のうちの少なくとも１枚以上の誘電板の表面上であって前記複数の誘電板の積層方向からみて前記第１の導体線路に係る環の内側に形成されている回路要素と
を備えていることを特徴とする積層型回路。
【請求項２】
前記回路要素はキャパシタである
ことを特徴とする請求項１に記載の積層型回路。
【請求項３】
積層されている複数の誘電板と、
前記複数の誘電板のうちの１枚の誘電板である第１の誘電板の表面上において環を形成している第１の導体線路と、
前記第１の誘電板の上方側もしくは下方側に積層されている第２の誘電板の表面上において前記第１の導体線路に係る環に対向する環を形成している第２の導体線路と、
前記複数の誘電板のうちの少なくとも１枚以上の誘電板の表面上であって前記複数の誘電板の積層方向からみて前記第１の導体線路に係る環の内側および前記第２の導体線路に係る環の内側となる表面上にそれぞれ１枚または２枚以上配設されている複数の平板電極と、
前記複数の平板電極のうちの１枚または２枚以上の平板電極にそれぞれ接続されている入力端子および出力端子と、
前記複数の誘電板のうちの１枚または２枚以上の誘電板の表面上において平板状に形成されている接地導体と
を備えており、
前記第１の導体線路および前記第２の導体線路は、前記第１の導体線路の一端側および前記第２の導体線路の一端側を前記接地導体にそれぞれ接続させることにより、共振インダクタンスを形成しており、
前記複数の平板電極は、前記第１の導体線路および前記第２の導体線路にそれぞれ接続されることにより、キャパシタを形成している
ことを特徴とする積層型フィルタ回路。
【請求項４】
前記複数の平板電極は、前記入力端子と前記第１の導体線路の他端側との間に介在しており前記第１の導体線路に直列に接続される第１の直流阻止キャパシタ、前記第１の導体線路に並列に接続される第１の共振キャパシタ、前記出力端子と前記第２の導体線路の他端側との間に介在しており前記第２の導体線路に直列に接続される第２の直流阻止キャパシタおよび前記第２の導体線路に並列に接続される第２の共振キャパシタをそれぞれ形成している
ことを特徴とする請求項３に記載の積層型フィルタ回路。
【請求項５】
前記第１の直流阻止キャパシタの一部を形成する平板電極は、前記第１の共振キャパシタの一部を形成する平板電極として共用されており、
前記第２の直流阻止キャパシタの一部を形成する平板電極は、前記第２の共振キャパシタの一部を形成する平板電極として共用されている
ことを特徴とする請求項４に記載の積層型フィルタ回路。
【請求項６】
前記第１の共振キャパシタの一部を形成する平板電極および前記第２の共振キャパシタの一部を形成する平板電極は、前記接地導体として用いられている
ことを特徴とする請求項４または請求項５に記載の積層型フィルタ回路。
【請求項７】
前記接地導体は、前記第１の共振キャパシタおよび前記第２の共振キャパシタと対向する部分に容量調整開口部を有している
ことを特徴とする請求項６に記載の積層型フィルタ回路。
【請求項８】
前記入力端子に接続されていない平板電極であって前記第１の直流阻止キャパシタの一部もしくは前記第１の共振キャパシタの一部を形成する第１の平板電極は、前記出力端子に接続されていない平板電極であって前記第２の直流阻止キャパシタの一部もしくは前記第２の共振キャパシタの一部を形成する第２の平板電極が配設されている誘電板の表面上と同一の表面上において、前記第２の平板電極に近接させて配設されている
ことを特徴とする請求項４から請求項７のいずれか１項に記載の積層型フィルタ回路。
【請求項９】
前記第１の直流阻止キャパシタの一部を形成する平板電極であって前記入力端子に接続されている第３の平板電極は、前記第２の直流阻止キャパシタの一部を形成する平板電極であって前記出力端子に接続されている第４の平板電極が配設されている誘電板の表面上と同一の表面上において、前記第４の平板電極に近接させて配設されている
ことを特徴とする請求項４から請求項７のいずれか１項に記載の積層型フィルタ回路。
【請求項１０】
前記入力端子から前記第１の直流阻止キャパシタまでの接続間距離は、前記出力端子から前記第２の直流阻止キャパシタまでの接続間距離と同等になっており、
前記第１の直流阻止キャパシタから前記第１の導体線路までの接続間距離は、前記第２の直流阻止キャパシタから前記第２の導体線路までの接続間距離と同等になっており、
前記第１の導体線路から前記接地導体までの接続間距離は、前記第２の導体線路から前記接地導体までの接続間距離と同等になっており、
前記第１の共振キャパシタの一端側から前記第１の導体線路の他端側までの接続間距離は、前記第２の共振キャパシタの一端側から前記第２の導体線路の他端側までの接続間距離と同等になっており、
前記第１の共振キャパシタの他端側から前記接地導体もしくは前記第１の導体線路の一端側までの接続間距離は、前記第２の共振キャパシタの他端側から前記接地導体もしくは前記第２の導体線路の一端側までの接続間距離と同等になっている
ことを特徴とする請求項４から請求項９のいずれか１項に記載の積層型フィルタ回路。
【請求項１１】
前記第１の共振キャパシタは、前記第１の直流阻止キャパシタの配設位置を基準として前記積層方向に対称になる２つの位置にそれぞれ形成されており、
前記第２の共振キャパシタは、前記第２の直流阻止キャパシタの配設位置を基準として前記積層方向に対称になる２つの位置にそれぞれ形成されている
ことを特徴とする請求項１０に記載の積層型フィルタ回路。
【請求項１２】
前記接地導体は、前記積層方向の上方側および下方側において、前記第１の導体線路、前記第２の導体線路および前記複数の平板電極を挟み込むように、それぞれ１枚ずつ配設されている
ことを特徴とする請求項１１に記載の積層型フィルタ回路。
【請求項１３】
前記第１の導体線路は、対向する二辺を第１の対辺として有する多角形環を形成しており、
第２の導体線路は、前記第１の対辺とそれぞれ平行する二辺を第２の対辺として有する多角形環を形成しているとともに、前記第１の誘電板または前記第２の誘電板を介して前記第１の導体線路と積層方向に重なるように積層されており、
前記第２の対辺の対向間隔は、前記第１の対辺の対向間隔と異なっており、
前記第２の対辺は、前記積層方向において前記第１の対辺に重なりながら前記第１の対辺の内側もしくは外側のいずれか一方にずらして配列されている
ことを特徴とする請求項３から請求項１２のいずれか１項に記載の積層型フィルタ回路。
【請求項１４】
前記第１の導体線路は、前記第１の対辺の対向方向と異なる方向において対向する二辺を第３の対辺として有する多角形環を形成しており、
前記第２の導体線路は、前記第３の対辺とそれぞれ平行する二辺を第４の対辺として有する多角形環を形成しており、
前記第４の対辺の対向間隔は、前記第３の対辺の対向間隔と異なっており、
前記第４の対辺は、前記積層方向において前記第３の対辺に重なりながら前記第３の対辺の内側もしくは外側のいずれか一方にずらして配列されている
ことを特徴とする請求項１３に記載の積層型フィルタ回路。
【請求項１５】
前記第２の対辺が前記第１の対辺の内側にずらして配列される場合、前記第４の対辺は前記第３の対辺の外側にずらして配列されており、
前記第２の対辺が前記第１の対辺の外側にずらして配列される場合、前記第４の対辺は前記第３の対辺の内側にずらして配列されている
ことを特徴とする請求項１４に記載の積層型フィルタ回路。
【請求項１６】
前記第１の導体線路および前記第２の導体線路は、前記第１の対辺および前記第３の対辺ならびに前記第２の対辺および前記第４の対辺の各対向方向をそれぞれ直交させてなる開いた略四角形環をそれぞれ形成している
ことを特徴とする請求項１４または請求項１５に記載の積層型フィルタ回路。
【請求項１７】
前記複数の平板電極は、矩形状にそれぞれ形成されている
ことを特徴とする請求項１６に記載の積層型フィルタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型回路および積層型フィルタ回路に係り、特に、インダクタンス素子やキャパシタなどが適宜配置された複数のＬＴＣＣ基板を積層させてなる積層型バンドパスフィルタなどに好適に利用することができる積層型回路および積層型フィルタ回路に関する。
【背景技術】
【０００２】
従来より、入力された電気信号に帯域制限をかけたり、特定の周波数成分を取り出したりするため、インダクタンス素子とキャパシタとを組み合わせてなるフィルタ回路が用いられている。特に、ノート・パソコンや携帯電話機などの小型・携帯性を要求される機器においては、小型化・省スペース化が容易な積層型フィルタ回路が用いられている。
【０００３】
従来の積層型フィルタ回路１０１は、図１４に示すように、ＬＴＣＣ基板（低温同時焼成セラミック積層基板）により形成される複数の誘電板１１１〜１２０の表面上に、インダクタンス素子１０３、１０４やキャパシタ１０６、１０６を適宜備えている。２つのインダクタンス素子１０３、１０４は、線路長さを稼ぐため、同一の誘電板の表面上に波形状に形成されており、それらの一端はスルーホール１１０を介して接地導体１０９に接続されている。また、キャパシタ１０６、１０６は、その容量を稼ぐため、インダクタンス素子１０３、１０４が形成されていない別の誘電板の表面上に配設されており、スルーホール１１０を介して２つのインダクタンス素子１０３、１０４に並列に接続されている（特許文献１を参照）。
【０００４】
【特許文献１】特開平１１−０６７５８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図１４に示すように、従来の積層型フィルタ回路１０１においては、２つのインダクタンス素子１０３、１０４およびキャパシタ１０６、１０６を異なる誘電板の表面上に形成し、それらを誘電板の積層方向に重ねるように配設させていたので、その積層方向に厚くなり易く、積層型フィルタ回路の薄型化が困難であった。
【０００６】
また、インダクタンス素子１０３、１０４は波形状に形成されていることから、その波形部分の間隔が小さく成り易く、各インダクタンス素子１０３、１０４の波形部分に不必要な線間容量が形成されてしまうという問題があった。各インダクタンス素子１０３、１０４に線間容量が形成されてしまうと、各インダクタンス素子１０３、１０４のインピーダンスが低下するので、積層型フィルタ回路のクオリティファクタＱが低下してしまうという問題が生じていた。
【０００７】
ここで、インダクタンス素子１０３、１０４による不必要な線間容量が形成されることを防止するため、仮に、図１７（ａ）に示すように、インダクタンス素子１０３、１０４の形成面積をできる限り大きくし、その波形部分を伸ばして環状にし、それらインダクタンス素子１０３、１０４を別の層に配設することにより、従来の積層型フィルタ回路１０１を形成したとする。しかしながら、図１５に示すように、従来の積層型フィルタ回路１０１においては、誘電板となるＬＴＣＣ基板の加圧焼成時にＬＴＣＣ基板のマザー基板１３０がその中心から放射線状（図１５の矢印）に伸張するため、各ＬＴＣＣ基板はその面内方向（Ｘ方向およびＹ方向）にそれぞれずれやすい。そのため、図１７（ｂ）に示すように、インダクタンス素子１０３、１０４を別の層に配設すると、各ＬＴＣＣ基板のずれにより、インダクタンス素子１０３とインダクタンス素子１０４との適正配置関係がＬＴＣＣ基板の面内方向にずれてしまう。すると、インダクタンス素子１０３、１０４の対向面積は減少するので、それらインダクタンス素子１０３、１０４の電磁結合度が変化し、その伝送損失を悪化させてしまうという問題があった。
【０００８】
仮に、図１７（ｂ）に示すように、インダクタンス素子１０３とインダクタンス素子１０４との適正配置関係がＸ方向およびＹ方向に±５０μｍずつずれたとすると、その伝送損失は図１６に示すように変化する。図１６に示すように、インダクタンス素子１０３、１０４の形成面積をできる限り大きくするためにそれらインダクタンス素子１０３、１０４を別の層に配設すると、インダクタンス素子１０３、１０４の対向面積が変化しやすくなり、それらインダクタンス素子１０３、１０４の電磁結合度が変化するため、その伝送損失を低下させてしまうという問題があった。
【０００９】
そこで、本発明はこれらの点に鑑みてなされたものであり、インダクタンス素子にキャパシタなどの回路素子を積層させてなる積層型回路を薄型化することができる積層型回路を提供することを本発明の目的としている。
【００１０】
また、本発明は、共振インダクタンス素子およびその共振インダクタンス素子に接続されるキャパシタを積層させてなる積層型フィルタ回路を薄型化することができる積層型フィルタ回路を提供することを他の目的としている。
【００１１】
さらに、本発明は、積層型フィルタ回路を大型化することなくその性能を向上させることができる積層型フィルタ回路を提供することを他の目的としている。
【００１２】
そして、本発明は、共振インダクタンス素子に係る個々のインダクタンス素子が別の層に配設されていても、その共振インダクタンスの結合特性が変化するのを防止することができる積層型フィルタ回路を提供することを他の目的としている。
【課題を解決するための手段】
【００１３】
前述した目的を達成するため、本発明の積層型回路は、その第１の態様として、積層されている複数の誘電板と、複数の誘電板のうちの少なくとも１枚の誘電板である第１の誘電板の表面上において環を形成している第１の導体線路と、複数の誘電板のうちの２枚以上の誘電板の表面上であって複数の誘電板の積層方向からみて第１の導体線路に係る環の内側に形成されている回路要素とを備えていることを特徴としている。
【００１４】
本発明の第２の態様の積層型回路は、第１の態様の積層型回路において、回路要素はキャパシタであることを特徴としている。
【００１５】
また、本発明の積層型フィルタ回路は、その第１の態様として、積層されている複数の誘電板と、複数の誘電板のうちの１枚の誘電板である第１の誘電板の表面上において環を形成している第１の導体線路と、第１の誘電板の上方側もしくは下方側に積層されている第２の誘電板の表面上において第１の導体線路に係る環に対向する環を形成している第２の導体線路と、複数の誘電板のうちの少なくとも１枚以上の誘電板の表面上であって複数の誘電板の積層方向からみて第１の導体線路に係る環の内側および第２の導体線路に係る環の内側となる表面上にそれぞれ１枚または２枚以上配設されている複数の平板電極と、複数の平板電極のうちの１枚または２枚以上の平板電極にそれぞれ接続されている入力端子および出力端子と、複数の誘電板のうちの１枚または２枚以上の誘電板の表面上において平板状に形成されている接地導体とを備えていることを特徴としている。また、第１の導体線路および第２の導体線路は、第１の導体線路の一端側および第２の導体線路の一端側を接地導体にそれぞれ接続させることにより、共振インダクタンスを形成しており、複数の平板電極は、第１の導体線路および第２の導体線路にそれぞれ接続されることにより、キャパシタを形成していることを特徴としている。
【００１６】
本発明の第２の態様の積層型フィルタ回路は、第１の態様の積層型フィルタ回路において、複数の平板電極は、入力端子と第１の導体線路の他端側との間に介在しており第１の導体線路に直列に接続される第１の直流阻止キャパシタ、第１の導体線路に並列に接続される第１の共振キャパシタ、出力端子と第２の導体線路の他端側との間に介在しており第２の導体線路に直列に接続される第２の直流阻止キャパシタおよび第２の導体線路に並列に接続される第２の共振キャパシタをそれぞれ形成していることを特徴としている。
【００１７】
本発明の第３の態様の積層型フィルタ回路は、第２の態様の積層型フィルタ回路において、第１の直流阻止キャパシタの一部を形成する平板電極は、第１の共振キャパシタの一部を形成する平板電極として共用されており、第２の直流阻止キャパシタの一部を形成する平板電極は、第２の共振キャパシタの一部を形成する平板電極として共用されていることを特徴としている。
【００１８】
本発明の第４の態様の積層型フィルタ回路は、第２または第３の態様の積層型フィルタ回路において、第１の共振キャパシタの一部を形成する平板電極および第２の共振キャパシタの一部を形成する平板電極は、接地導体として用いられていることを特徴としている。
【００１９】
本発明の第５の態様の積層型フィルタ回路は、第４の態様の積層型フィルタ回路において、接地導体は、第１の共振キャパシタおよび第２の共振キャパシタと対向する部分に容量調整開口部を有していることを特徴としている。
【００２０】
本発明の第６の態様の積層型フィルタ回路は、第２から第５のいずれか１の態様の積層型フィルタ回路において、入力端子に接続されていない平板電極であって第１の直流阻止キャパシタの一部もしくは第１の共振キャパシタの一部を形成する第１の平板電極は、出力端子に接続されていない平板電極であって第２の直流阻止キャパシタの一部もしくは第２の共振キャパシタの一部を形成する第２の平板電極が配設されている誘電板の表面上と同一の表面上において、第２の平板電極に近接させて配設されていることを特徴としている。
【００２１】
本発明の第７の態様の積層型フィルタ回路は、第２から第５のいずれか１の態様の積層型フィルタ回路において、第１の直流阻止キャパシタの一部を形成する平板電極であって入力端子に接続されている第３の平板電極は、第２の直流阻止キャパシタの一部を形成する平板電極であって出力端子に接続されている第４の平板電極が配設されている誘電板の表面上と同一の表面上において、第４の平板電極に近接させて配設されていることを特徴としている。
【００２２】
本発明の第８の態様の積層型フィルタ回路は、第２から第７のいずれか１の態様の積層型フィルタ回路において、入力端子から第１の直流阻止キャパシタまでの接続間距離は、出力端子から第２の直流阻止キャパシタまでの接続間距離と同等になっており、第１の直流阻止キャパシタから第１の導体線路までの接続間距離は、第２の直流阻止キャパシタから第２の導体線路までの接続間距離と同等になっており、第１の導体線路から接地導体までの接続間距離は、第２の導体線路から接地導体までの接続間距離と同等になっており、第１の共振キャパシタの一端側から第１の導体線路の他端側までの接続間距離は、第２の共振キャパシタの一端側から第２の導体線路の他端側までの接続間距離と同等になっており、第１の共振キャパシタの他端側から接地導体もしくは第１の導体線路の一端側までの接続間距離は、第２の共振キャパシタの他端側から接地導体もしくは第２の導体線路の一端側までの接続間距離と同等になっていることを特徴としている。
【００２３】
本発明の第９の態様の積層型フィルタ回路は、第８の態様の積層型フィルタ回路において、第１の共振キャパシタは、第１の直流阻止キャパシタの配設位置を基準として積層方向に対称になる２つの位置にそれぞれ形成されており、第２の共振キャパシタは、第２の直流阻止キャパシタの配設位置を基準として積層方向に対称になる２つの位置にそれぞれ形成されていることを特徴としている。
【００２４】
本発明の第１０の態様の積層型フィルタ回路は、第９の態様の積層型フィルタ回路において、接地導体は、積層方向の上方側および下方側において、第１の導体線路、第２の導体線路および複数の平板電極を挟み込むように、それぞれ１枚ずつ配設されていることを特徴としている。
【００２５】
本発明の第１１の態様の積層型フィルタ回路は、第１から第１０のいずれか１の態様の積層型フィルタ回路において、第１の導体線路は、対向する二辺を第１の対辺として有する多角形環を形成しており、第２の導体線路は、第１の対辺とそれぞれ平行する二辺を第２の対辺として有する多角形環を形成しているとともに、第１の誘電板または第２の誘電板を介して第１の導体線路と積層方向に重なるように積層されており、第２の対辺の対向間隔は第１の対辺の対向間隔と異なっており、第２の対辺は積層方向において第１の対辺に重なりながら第１の対辺の内側もしくは外側のいずれか一方にずらして配列されていることを特徴としている。
【００２６】
本発明の第１２の態様の積層型フィルタ回路は、第１１の態様の積層型フィルタ回路において、第１の導体線路は、第１の対辺の対向方向と異なる方向において対向する二辺を第３の対辺として有する多角形環を形成しており、第２の導体線路は、第３の対辺とそれぞれ平行する二辺を第４の対辺として有する多角形環を形成しており、第４の対辺の対向間隔は、第３の対辺の対向間隔と異なっており、第４の対辺は積層方向において第３の対辺に重なりながら第３の対辺の内側もしくは外側のいずれか一方にずらして配列されていることを特徴としている。
【００２７】
本発明の第１３の態様の積層型フィルタ回路は、第１２の態様の積層型フィルタ回路において、第２の対辺が第１の対辺の内側にずらして配列される場合、第４の対辺は第３の対辺の外側にずらして配列されており、第２の対辺が第１の対辺の外側にずらして配列される場合、第４の対辺は第３の対辺の内側にずらして配列されていることを特徴としている。
【００２８】
本発明の第１４の態様の積層型フィルタ回路は、第１２または第１３の態様の積層型フィルタ回路において、第１の導体線路および第２の導体線路は、第１の対辺および第３の対辺ならびに第２の対辺および第４の対辺の各対向方向をそれぞれ直交させてなる開いた略四角形環をそれぞれ形成していることを特徴としている。
【００２９】
本発明の第１５の態様の積層型フィルタ回路は、第１４の態様の積層型フィルタ回路において、複数の平板電極は、矩形状にそれぞれ形成されていることを特徴としている。
【発明の効果】
【００３０】
本発明の第１の態様の積層型回路によれば、デッドスペースとなっていた第１の導体線路に係る環の内側に回路要素が形成されるので、第１の導体線路に係る環の外側または上方もしくは下方に回路要素を形成するスペース分だけ積層型電子回路の小型化を図ることができる。また、第１の導体線路に係る環の内側に回路要素を形成した分だけ当該環の内径が大きくなるので、第１の導体線路によって形成されてしまう線間容量を小さくすることができる。これにより、インダクタンス素子となる第１の導体線路の伝送損失を少なくすることができるという効果を奏する。
【００３１】
本発明の第２の態様の積層型回路によれば、積層型回路の伝送損失を少なくすることができるので、本発明の積層型回路をクオリティファクタＱが高い共振回路として用いることができるという効果を奏する。
【００３２】
また、本発明の第１の態様の積層型フィルタ回路によれば、デッドスペースとなっていた第１の導体線路に係る環の内側および第２の導体線路に係る環の内側に各キャパシタを構成する複数の平板電極が配設されるので、第１の導体線路に係る環の外側または上方もしくは下方にキャパシタを配設していたスペース分だけ積層型電子回路の薄型化を図ることができる。また、第１の導体線路に係る環および第２の導体線路に係る環の内側にキャパシタを形成する分だけ当該２つの環の内径が大きくなるので、第１の導体線路および第２の導体線路によって形成されてしまう線間容量を小さくすることができる。これにより、共振インダクタンスの伝送損失を少なくすることができ、積層型フィルタ回路のクオリティファクタＱを向上させることができるという効果を奏する。
【００３３】
本発明の第２の態様の積層型フィルタ回路によれば、複数の平板電極により形成されたキャパシタにより直流成分の除去とインピーダンス特性の制御をなし得るという効果を奏する。
【００３４】
本発明の第３の態様の積層型フィルタ回路によれば、共用した平板電極の枚数分だけ積層型フィルタ回路に配設される平板電極の総数を少なくすることができるので、積層型フィルタ回路の薄型化を図ることができるという効果を奏する。
【００３５】
本発明の第４の態様の積層型フィルタ回路によれば、共用した平板電極の枚数分だけ積層型フィルタ回路に配設される平板電極の総数を少なくすることができるので、積層型フィルタ回路の薄型化を図ることができるという効果を奏する。
【００３６】
本発明の第５の態様の積層型フィルタ回路によれば、接地導体の容量調整開口部の大きさを調整することにより、第１の共振キャパシタおよび第２の共振キャパシタの容量を調整することができるという効果を奏する。また、接地導体は最上層または最下層の誘電板に近い誘電板の表面上に形成されることが多いので、レーザを用いて簡単に容量調整開口部の大きさを調整することができるという効果を奏する。
【００３７】
本発明の第６の態様の積層型フィルタ回路によれば、第１の平板電極と第２の平板電極とによりトラップ・キャパシタが形成されるので、積層型フィルタ回路の通過帯域付近にトラップ（減衰極）ができ、フィルタの減衰傾度が大きくなるという効果を奏する。また、第１の平板電極および第２の平板電極は第１の直流阻止キャパシタ、第１の共振キャパシタ、第２の直流阻止キャパシタまたは第２の共振キャパシタの一部を形成する平板電極であり、トラップ・キャパシタの形成のために別個の平板電極を設ける必要がないので、積層型フィルタ回路が大型化することなくその性能が向上するという効果を奏する。さらに、誘電板の積層工程時における誘電板の加圧焼成により誘電板の厚さが変化したとしても、第１の平板電極および第２の平板電極は同一の誘電板の表面上に配設されているので、第１の平板電極および第２の平板電極の対向距離に変化が生じにくく、トラップ・キャパシタの性能を安定させることができる。
【００３８】
本発明の第７の態様の積層型フィルタ回路によれば、第３の平板電極と第４の平板電極とによりトラップ・キャパシタが形成されるので、積層型フィルタ回路の通過帯域付近にトラップ（減衰極）ができ、フィルタの減衰傾度が大きくなるという効果を奏する。また、第３の平板電極および第４の平板電極は第１の直流阻止キャパシタ、第１の共振キャパシタ、第２の直流阻止キャパシタまたは第２の共振キャパシタの一部を形成する平板電極であり、トラップ・キャパシタの形成のために別個の平板電極を設ける必要がないので、積層型フィルタ回路が大型化することなくその性能が向上するという効果を奏する。さらに、誘電板の積層工程時における誘電板の加圧焼成により誘電板の厚さが変化したとしても、第３の平板電極および第４の平板電極は同一の誘電板の表面上に配設されているので、第３の平板電極および第４の平板電極の対向距離に変化が生じにくく、トラップ・キャパシタの性能を安定させることができる。
【００３９】
本発明の第８の態様の積層型フィルタ回路によれば、第１の導体線路、第１の直流阻止キャパシタおよび第１の共振キャパシタにより形成される１次側の共振回路は、第２の導体線路、第２の直流阻止キャパシタおよび第２の共振キャパシタにより形成される２次側の共振回路と対称に形成されているので、１次側の共振回路および２次側の共振回路に係るインピーダンスをマッチングさせやすいという効果を奏する。
【００４０】
本発明の第９の態様の積層型フィルタ回路によれば、１次側の共振回路と２次側の共振回路との対称性を破壊することなく、第１の共振キャパシタおよび第２の共振キャパシタの容量を２倍にすることができるという効果を奏する。また、第１の直流阻止キャパシタおよび第１の共振キャパシタに係る共用の平板電極ならびに第２の直流阻止キャパシタおよび第２の共振キャパシタに係る共用の平板電極の枚数が増えるので、第１の共振キャパシタおよび第２の共振キャパシタの容量が２倍になっても、積層型フィルタ回路の厚さを２倍以下の厚さにすることができる。その結果、積層型フィルタ回路の薄型化を図ることができるという効果を奏する。
【００４１】
本発明の第１０の態様の積層型フィルタ回路によれば、外来ノイズを除去することができるという効果を奏する。また、第１の導体線路および第２の導体線路に対して上下２枚の接地導体から選択して接続することができるので、第１の導体線路と接地導体との接続間距離を第２の導体線路と接地導体との接続間距離と同一にすることが容易となり、１次側の共振回路および２次側の共振回路に係るインピーダンスをマッチングさせやすいという効果を奏する。
【００４２】
本発明の第１１の態様の積層型フィルタ回路によれば、第１の誘電板が第１の対辺の対向方向の平行方向に伸縮したり、第２の誘電板が第２の対辺の対向方向の平行方向に伸縮したとしても、第２の対辺が第１の対辺と重なっている限りにおいては、第２の対辺の一方と第１の対辺の一方との対向面積が減少しても、第２の対辺の他方と第１の対辺の他方との対向面積が増加するので、第１の導体線路と第２の導体線路との対向面積はほとんど変化しない。そのため、第１の導体線路と第２の導体線路との電磁結合度の変化を防止することができるので、共振インダクタンスの結合特性が安定するという効果を奏する。
【００４３】
本発明の第１２の態様の積層型フィルタ回路によれば、第１の対辺および第２の対辺の対向方向の平行方向だけでなく、第３の対辺および第４の対辺の対向方向の平行方向に第１の誘電板または第２の誘電板が伸縮したとしても、第４の対辺が第３の対辺と重なっている限りにおいては、第１の導体線路と第２の導体線路との対向面積はほとんど変化しない。そのため、第１の導体線路と第２の導体線路との電磁結合度の変化を防止することができるので、共振インダクタンスの結合特性が安定するという効果を奏する。
【００４４】
本発明の第１３の態様の積層型フィルタ回路によれば、第２の対辺を第１の対辺の内側にずらして配列させた長さ分だけ第４の対辺を第３の対辺の外側にずらして配列させることができる。同様にして、第２の対辺を第１の対辺の外側にずらして配列させた長さ分だけ第４の対辺を第３の対辺の内側にずらして配列させることができる。そのため、第２の導体線路の長さを第１の導体線路の長さと同等にすることができるので、共振インダクタンスの結合特性が安定するという効果を奏する。
【００４５】
本発明の第１４の態様の積層型フィルタ回路によれば、第１の対辺および第３の対辺に係る各々の対向方向の平行方向および第２の対辺および第４の対辺に係る各々の対向方向の平行方向が第１の誘電板および第２の誘電板の面内方向（Ｘ方向およびＹ方向）に対応しているので、第１の誘電板または第２の誘電板がその面内方向（Ｘ方向およびＹ方向）に伸縮して第１の導体線路と第２の導体線路との位置関係がずれたとしても、第２の導体線路が第１の導体線路と重なっている限りにおいて、第１の導体線路と第２の導体線路との対向面積がほとんど変化しない。そのため、第１の導体線路と第２の導体線路との電磁結合度の変化を防止することができ、共振インダクタンスの結合特性が安定するという効果を奏する。また、本発明の第１４の態様の積層型フィルタ回路によれば、複雑な形状の多角形環を形成することなく、第１の導体線路と第２の導体線路との電磁結合度の変化を防止することができるので、積層型フィルタ回路の製造コストを低廉なものとすることができるという効果を奏する。
【００４６】
本発明の第１５の態様の積層型フィルタ回路によれば、第１の導体線路に係る開いた略長方形環および第２の導体線路に係る開いた略長方形環の内側に矩形状の平板電極が配設されているので、第１の導体線路に係る開いた略長方形環および第２の導体線路に係る開いた略長方形環の内側に無駄なスペースが無くなる。そのため、積層型フィルタ回路全体に無駄なスペースがなくなるので、積層型フィルタ回路の小型化を図ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００４７】
以下、図１から図１３を用いて、本発明の積層型回路および積層型フィルタ回路を、その第１から第３の実施形態により説明する。
【００４８】
はじめに、図１から図７を用いて、第１の実施形態の積層型フィルタ回路１Ａを説明する。
【００４９】
図１は、第１の実施形態の積層型フィルタ回路１Ａの分解斜視図を示している。また、図２は、第１の実施形態の積層型フィルタ回路１Ａの斜視図を示している。
【００５０】
第１の実施形態の積層型フィルタ回路１Ａは、図１に示すように、８枚の誘電板１１Ａ〜１８Ａを積層させて形成されている。この誘電板１１Ａ〜１８Ａとしては、ＨＴＣＣ（高温焼成セラミック）基板やＬＴＣＣ（低温同時焼成セラミック）基板などのセラミック系基板など絶縁性に優れる基板を用いることができるが、第１の実施形態においては、ＬＴＣＣ基板が用いられている。
【００５１】
また、図１および図２に示すように、各々の誘電板１１Ａ〜１８Ａの表面上には、良導電性材料であって誘電板１１Ａ〜１８Ａの加圧焼成温度（９００℃程度）よりも高融点となる銅や銀などの金属を用いて形成された入力端子７、出力端子８、接地導体９Ａ、９Ｂ、第１の導体線路３Ａ、第２の導体線路４Ａまたは１０枚の平板電極３３ａ〜３７ａ、３３ｂ〜３７ｂが適宜に分配配置されている。
【００５２】
ここで、８枚の層よりなる積層型フィルタ回路１Ａのうちの最上方層を第１の層と称すると、第１の層の誘電板１１Ａの表面上には、線路状の入力端子７および出力端子８が形成されている。
【００５３】
また、第１の層から下方に計数して第２番目の層を第２の層とすると、第２の層の誘電板１２Ａおよび第８の層の誘電板１８Ａの表面上には、平板状に形成された第１の接地導体９Ａおよび第２の接地導体９Ｂが形成されている。
【００５４】
そして、第６の層においては、第１の導体線路３Ａが形成された誘電板（以下、「第１の誘電板」という。）１６Ａが配設されている。また、第４の層においては、第２の導体線路４Ａが形成された誘電板（以下、「第２の誘電板」という。）１４Ａが配設されている。この第１の誘電板１６Ａの上方に第２の誘電板１４Ａを積層させることにより、第１の実施形態の第１の導体線路３Ａおよび第２の導体線路４Ａは共振インダクタンス２Ａを形成している。
【００５５】
図３は、積層型フィルタ回路１Ａの平面図を示している。また、図４は、積層型フィルタ回路１Ａの等価回路を示している。
【００５６】
第１の導体線路３Ａは、図３に示すように、インダクタンス素子となる開いた四角形環を形成している。この四角形環は略長方形状に形成されることによりそれぞれ平行に対向している二辺（略四角形環が開いていることにより一部接続されていない辺２３Ａａも接続された一辺として考える。以下、第２の導体線路４Ａなどにおいても同様とする。）２１Ａａ、２１Ａｂ、２３Ａａ、２３Ａｂを２組の対辺として有している。これら２組の対辺２１Ａａ、２１Ａｂおよび２３Ａａ、２３Ａｂは、それらの対向方向の平行方向（Ｘ方向およびＹ方向）を互いに直交させるように形成されており、本発明の第１の対辺および第３の対辺として用いられている。そして、第１の導体線路３Ａの一端３Ａａは、スルーホール１０を介して、第８の層の誘電板１８Ａに配設された第２の接地導体９Ｂに接続されている。
【００５７】
第２の導体線路４Ａは第１の導体線路３Ａと同程度の線路幅および線路長さを有しており、第１の導体線路３Ａと同様、インダクタンス素子となる開いた四角形環を形成している。この第２の導体線路４Ａの一端４Ａａは、スルーホール１０を介して、第２の層の誘電板１２Ａに配設された第１の接地導体９Ａに接続されている。第２の導体線路４Ａの一端４Ａａから第１の接地導体９Ａまでのスルーホール１０の長さ（接続間距離）は、第１の導体線路３Ａの一端３Ａａから第２の接地導体９Ｂまでのスルーホール１０の長さ（接続間距離）と等しくなっている。
【００５８】
第２の導体線路４Ａにおいて、第２の導体線路４Ａに係る四角形環の各辺は、第１の導体線路３Ａに係る四角形環の各辺２１Ａａ、２１Ａｂ、２３Ａａ、２３Ａｂとそれぞれ平行に配列されている。第１の実施形態においては、第１の対辺２１Ａａ、２１Ａｂとそれぞれ平行に配列されている対向する二辺２２Ａａ、２２Ａｂを本発明の第２の対辺とし、第３の対辺２３Ａａ、２３Ａｂとそれぞれ平行に配列されている対向する二辺２４Ａａ、２４Ａｂを本発明の第４の対辺として用いられている。これら第２の対辺２２Ａａ、２２Ａｂおよび第４の対辺２４Ａａ、２４Ａｂは、第１の対辺２１Ａａ、２１Ａｂおよび第３の対辺２３Ａａ、２３Ａｂにそれぞれ平行であることから、それらの各対向方向は互いに直交している。
【００５９】
また、第２の導体線路４Ａは、図１から図３に示すように、第２の誘電板１４Ａを介して、その積層方向において第１の導体線路３Ａと重なるように積層されている。具体的には、第２の導体線路４Ａにおける第２の対辺２２Ａａ、２２Ａｂの対向間隔は第１の対辺２１Ａａ、２１Ａｂの対向間隔よりも狭くなっており、第１の対辺２１Ａａ、２１Ａｂの各内側部分は第２の対辺２２Ａａ、２２Ａｂの各外側部分と重なっている。同様にして、第４の対辺２４Ａａ、２４Ａｂの対向間隔は第３の対辺２３Ａａ、２３Ａｂの対向間隔よりも広くなっており、第３の対辺２３Ａａ、２３Ａｂの各外側部分は第４の対辺２４Ａａ、２４Ａｂの各内側部分と重なっている。つまり、第２の導体線路４Ａにおける第２の対辺２２Ａａ、２２Ａｂは積層方向において第１の対辺２１Ａａ、２１Ａｂに重なりながら第１の対辺２１Ａａ、２１Ａｂの内側にずらして配列されており、第４の対辺２４Ａａ、２４Ａｂは積層方向において第３の対辺２３Ａａ、２３Ａｂに重なりながら第３の対辺２３Ａａ、２３Ａｂの外側にずらして配列されている。
【００６０】
このずらす量が大きくなると第１の導体線路３Ａと第１の導体線路４Ａとの対向面積が減少してその伝送損失が大きくなる可能性がある。しかし、ずらす量が大きくなると誘電板の面内方向のずれを許容する範囲は大きくなる。そのため、このずらす量は、所望する共振インダクタンス２Ａの結合特性に応じて決定されている。
【００６１】
積層される１０枚の平板電極３３ａ〜３７ａ、３３ｂ〜３７ｂは、第３から第７の各層の誘電板１３Ａ〜１７Ａの表面上であって第１の導体線路３Ａに係る環および第２の導体線路４Ａに係る環の内側となる表面上に、それぞれ２枚ずつ矩形状に厚膜形成されている。これら１０枚の平板電極３３ａ〜３７ａ、３３ｂ〜３７ｂは、第１の導体線路３Ａ、第１の導体線路４Ａ、入力端子７、出力端子８および接地導体９Ａ、９Ｂに適宜接続されることにより、第１の直流阻止キャパシタ６Ａ、第１の共振キャパシタ６Ｂ、第２の直流阻止キャパシタ６Ｃ、第２の共振キャパシタ６Ｄおよびトラップ・キャパシタ６Ｅをそれぞれ形成している。
【００６２】
第１の直流阻止キャパシタ６Ａは、第３の層の誘電板１３Ａから第７の層の誘電板１７Ａに形成された１０枚の平板電極３３ａ〜３７ａ、３３ｂ〜３７ｂのうち積層方向に相互に重ねられた５枚の平板電極３３ａ〜３７ａ（図１および図２の手前側の平板電極）により形成されている。第４の層の誘電板１４Ａおよび第６の層の誘電板１６Ａに形成された２枚の平板電極３４ａ、３６ａは、スルーホール１０および入力側接続線路５ａを介して、入力端子７に接続されている。また、第３の層の誘電板１３Ａ、第５の層の誘電板１５Ａおよび第７の層の誘電板１７Ａに形成された３枚の平板電極３３ａ、３５ａ、３７ａは、スルーホール１０を介して、第１の導体線路３Ａの他端３Ａｂに接続されている。これら５枚の平板電極３３ａ〜３７ａにより、第１の直流阻止キャパシタ６Ａは、入力端子７と第１の導体線路３Ａの他端３Ａｂとの間に介在し、第１の導体線路３Ａに直列に接続される。
【００６３】
第１の共振キャパシタ６Ｂは、第３の層の誘電板１３Ａに形成された平板電極３３ａおよび第２の層の誘電板１２Ａに形成された第１の接地導体９Ａにより、形成されている。同様にして、第１の共振キャパシタ６Ｂは、第７の層の誘電板１７Ａに形成された平板電極３７ａおよび第８の層の誘電板１８Ａに形成された第２の接地導体９Ｂにより、形成されている。つまり、これら２個の第１の共振キャパシタ６Ｂは、第１の直流阻止キャパシタ６Ａの配設位置の中心となる第５の層の誘電板１５Ａに形成された平板電極３５ａを基準として、誘電板１１Ａ〜１８Ａの積層方向に対称になる２つの位置にそれぞれ形成されている。また、前述したように、第３の層の誘電板１３Ａおよび第７の層の誘電板１７Ａに形成された２枚の平板電極３３ａ、３７ａはスルーホール１０を介して第１の導体線路３Ａの他端３Ａｂに接続されており、第１の直流阻止キャパシタ６Ａおよび第１の共振キャパシタ６Ｂの一部を形成する平板電極として共用されている。このように、これら２枚の平板電極３３ａ、３７ａならびに２枚の接地導体９Ａ、９Ｂにより、２個の第１の共振キャパシタ６Ｂは、第１の導体線路３Ａに並列に接続されている。
【００６４】
また、この２個の第１の共振キャパシタ６Ｂの一部を形成する第１の接地導体９Ａおよび第２の接地導体９Ｂは、第１の共振キャパシタ６Ｂの一部を構成する第３の層の平板電極３３ａおよび第７の層の平板電極３７ａと対向する部分に、トリミング装置によりトリミングされた容量調整開口部９Ａａ、９Ｂａを有している。
【００６５】
第２の直流阻止キャパシタ６Ｃは、第３の層の誘電板１３Ａから第７の層の誘電板１７Ａに形成された１０枚の平板電極３３ａ〜３７ａ、３３ｂ〜３７ｂのうち、第１の直流阻止キャパシタ６Ａおよび第１の共振キャパシタ６Ｂに用いられていない５枚の平板電極３３ｂ〜３７ｂより形成されている。第４の層の誘電板１４Ａおよび第６の層の誘電板１６Ａに形成された２枚の平板電極３４ｂ、３６ｂは、スルーホール１０および出力側接続線路５ｂを介して、出力端子８に接続されている。また、第３の層の誘電板１３Ａ、第５の層の誘電板１５Ａおよび第７の層の誘電板１７Ａに形成された３枚の平板電極３３ｂ、３５ｂ、３７ｂは、スルーホール１０を介して、第２の導体線路４Ａの他端４Ａｂに接続されている。これら５枚の平板電極３３ｂ〜３７ｂにより、第２の直流阻止キャパシタ６Ｃは、出力端子８と第２の導体線路４Ａの他端４Ａｂとの間に介在し、第２の導体線路４Ａに直列に接続される。
【００６６】
ここで、出力端子８から第２の直流阻止キャパシタ６Ｃの一部を形成する２枚の平板電極３３ｂ、３７ｂまでの間に介在するスルーホール１０および出力側接続線路５ｂの合計長さ（接続間距離）は、入力端子７から第１の直流阻止キャパシタ６Ａの一部を形成する２枚の平板電極３３ａ、３７ａまでの間に介在するスルーホール１０および入力側接続線路５ａの合計長さ（接続間距離）と同等になっている。また、第２の直流阻止キャパシタ６Ｃの一部を形成する３枚の平板電極３３ｂ、３５ｂ、３７ｂから第２の導体線路４Ａの他端４Ａｂまでのスルーホール１０の合計長さ（接続間距離）は、第１の直流阻止キャパシタ６Ａの一部を形成する３枚の平板電極３３ａ、３５ａ、３７ａから第１の導体線路３Ａの他端３Ａｂまでのスルーホール１０の合計長さ（接続間距離）と同等になっている。
【００６７】
そして、第２の共振キャパシタ６Ｄは、第３の層の誘電板１３Ａに形成された平板電極３３ｂおよび第２の層の誘電板１２Ａに形成された第１の接地導体９Ａにより、形成されている。同様にして、第２の共振キャパシタ６Ｄは、第７の層の誘電板１７Ａに形成された平板電極３７ｂおよび第８の層の誘電板１８Ａに形成された第２の接地導体９Ｂにより、形成されている。つまり、これら２個の第２の共振キャパシタ６Ｄは、第２の直流阻止キャパシタ６Ｃの配設位置の中心となる第５の層の誘電板１５Ａに形成された平板電極３５ｂを基準として、誘電板１１Ａ〜１８Ａの積層方向に対称になる２つの位置にそれぞれ形成されている。また、前述したように、第３の層の誘電板１３Ａおよび第７の層の誘電板１７Ａに形成された２枚の平板電極３３ｂ、３７ｂは、スルーホール１０を介して第２の導体線路４Ａの他端４Ａｂに接続されており、第２の直流阻止キャパシタ６Ｃおよび第２の共振キャパシタ６Ｄの一部を形成する平板電極として共用されている。このように、これら２枚の平板電極３３ｂ、３７ｂならびに２枚の接地導体９Ａ、９Ｂにより、２個の第２の共振キャパシタ６Ｄは、第２の導体線路４Ａに並列に接続されている。
【００６８】
また、この２個の第２の共振キャパシタ６Ｄの一部を形成する第１の接地導体９Ａおよび第２の接地導体９Ｂは、第２の共振キャパシタ６Ｄの一部を構成する第３の層の平板電極３３ｂおよび第７の層の平板電極３７ｂと対向する部分に、トリミング装置によりトリミングされた容量調整開口部９Ａａ、９Ｂａを有している。
【００６９】
ここで、第２の共振キャパシタ６Ｄの一部を形成する第３層の平板電極（第２の共振キャパシタ６Ｄの一端側）３３ｂから第２の導体線路４Ａの他端側４Ａｂまでのスルーホール１０の長さ（接続間距離）は、第１の共振キャパシタ６Ｂの一部を形成する第３層の平板電極（第１の共振キャパシタ６Ｂの一端側）３３ａから第１の導体線路３Ａの他端３Ａｂまでのスルーホール１０の長さ（接続間距離）と同等になっている。同様に、第２の共振キャパシタ６Ｄの一部を形成する第７層の平板電極（第２の共振キャパシタ６Ｄの一端側）３７ｂから第２の導体線路４Ａの他端側４Ａｂまでのスルーホール１０の長さ（接続間距離）は、第１の共振キャパシタ６Ｂの一部を形成する第７層の平板電極（第１の共振キャパシタ６Ｂの一端側）３７ａから第１の導体線路３Ａの他端３Ａｂまでのスルーホール１０の長さ（接続間距離）と同等になっている。
【００７０】
トラップ・キャパシタ６Ｅは、第３の層、第５の層または第７の層のいずれか１の層に形成された同一面上の２枚の平板電極３３ａ、３３ｂ、３５ａ、３５ｂ、３７ａ、３７ｂにより形成される。第１の実施形態において、このトラップ・キャパシタ６Ｅは、第５の層の２枚の平板電極３５ａ、３５ｂにより形成されている。これら２枚の平板電極３５ａ、３５ｂのうちの１枚の平板電極３５ａは、第１の直流阻止キャパシタ６Ａの一部もしくは第１の共振キャパシタ６Ｂの一部を形成する平板電極のうち、入力端子に接続されていない平板電極３３ａ、３５ａ、３７ａから選択されており、本発明の第１の平板電極として用いられる。また、他の１枚の平板電極３５ｂは、第２の直流阻止キャパシタ６Ｃの一部もしくは第２の共振キャパシタ６Ｄの一部を形成する平板電極のうち、出力端子に接続されていない平板電極３３ｂ、３５ｂ、３７ｂから選択されており、本発明の第２の平板電極として用いられる。これら第１の平板電極３５ａおよび第２の平板電極３５ｂは、同一の層に形成された他の２枚の平板電極３３ａ、３３ｂ、３４ａ、３４ｂ、３６ａ、３６ｂ、３７ａ、３７ｂと比較して、互いに近接させて配設されている。
【００７１】
次に、第１の実施形態の積層型フィルタ回路１Ａの作用を説明する。
【００７２】
第１の実施形態の積層型フィルタ回路１Ａの誘電板１１Ａ〜１８Ａは、ＬＴＣＣ基板が用いられている。このＬＴＣＣ基板の焼成温度（９００℃程度）は、ＨＴＣＣ基板の焼成温度（１６００℃程度）と比較して低いので、第１の導体線路３Ａや第２の導体線路４Ａなどの導体の材料として高電導かつ低融点のＣｕ、Ａｇ、Ａｕを用いることができる。そのため、共振インダクタンス２Ａの伝送抵抗を低くすることができ、高周波回路においてその伝送抵抗によるエネルギーロスを少なくすることができる。
【００７３】
このＬＴＣＣ基板のマザー基板を加圧焼成する際、マザー基板の積層方向に圧縮され、それに伴い、そのマザー基板の中心から放射線状に伸縮する（図１５を参照）。そのため、各誘電板１１Ａ〜１８Ａはその面内方向において相互にずれやすくなるので、第１の実施形態の積層型フィルタ回路１Ａにおいては、図３に示すように、共振インダクタンス２Ａを形成する第２の導体線路４Ａの第２の対辺２２Ａａ、２２Ａｂおよび第４の対辺２４Ａａ、２４Ａｂを前述した所定の方向にずらして配列させている。これにより、誘電板１１Ａ〜１８Ａの加圧焼成時において、第１の誘電板１５Ａまたは第２の誘電板１４Ａが第１の対辺２１Ａａ、２１Ａｂまたは第２の対辺２２Ａａ、２２Ａｂの対向方向の平行方向（Ｙ方向）に伸縮したり、第３の対辺２３Ａａ、２３Ａｂまたは第４の対辺２４Ａａ、２４Ａｂの対向方向の平行方向（Ｘ方向）に伸縮したとしても、第２の対辺２２Ａａ、２２Ａｂが第１の対辺２１Ａａ、２１Ａｂと重なっている限りにおいては、共振インダクタンス２Ａの結合特性はほとんど影響を受けない。
【００７４】
具体的に説明すると、図５に示すように、第１の誘電板１５Ａまたは第２の誘電板１４Ａがそれらの面内方向（第１の対辺２１Ａａ、２１Ａｂおよび第３の対辺２３Ａａ、２３Ａｂの各々の対向方向の平行方向または第２の対辺２２Ａａ、２２Ａｂおよび第４の対辺２４Ａａ、２４Ａｂの各々の対向方向の平行方向）に伸縮することにより、第１の導体線路３Ａと第２の導体線路４Ａとの位置関係がずれ、第２の導体線路４Ａに係る第２の対辺２２Ａａ、２２Ａｂの一方２２Ａｂと第１の導体線路３Ａに係る第１の対辺２１Ａａ、２１Ａｂの一方２１Ａｂとの対向面積が減少しても、第２の対辺２２Ａａ、２２Ａｂの他方２２Ａａと第１の対辺２１Ａａ、２１Ａｂの他方２１Ａａとの対向面積が増加するので、第１の導体線路３Ａと第２の導体線路４Ａとの対向面積はほとんど変化しない。同様に、第２の導体線路４Ａに係る第４の対辺２４Ａａ、２４Ａｂの一方２４Ａａと第１の導体線路３Ａに係る第３の対辺２３Ａａ、２３Ａｂの一方２３Ａａとの対向面積が減少しても、第４の対辺２４Ａａ、２４Ａｂの他方２４Ａｂと第３の対辺２３Ａａ、２３Ａｂの他方２３Ａｂとの対向面積が増加するので、第１の導体線路３Ａと第２の導体線路４Ａとの対向面積はほとんど変化しないことになる。そのため、第１の導体線路３Ａと第２の導体線路４Ａとの位置関係が第１の誘電板１５Ａまたは第２の誘電板１４Ａの面内方向にずれても、第１の導体線路３Ａと第２の導体線路４Ａとの電磁結合度の変化を防止することができるので、共振インダクタンス２Ａの結合特性が安定する。
【００７５】
また、第１の実施形態の共振インダクタンス２Ａにおいては、第２の対辺２２Ａａ、２２Ａｂを第１の対辺２１Ａａ、２１Ａｂの内側にずらして配列させ、第４の対辺２４Ａａ、２４Ａｂを第３の対辺２３Ａａ、２３Ａｂの外側にずらして配列させている。このことから、第２の対辺２２Ａａ、２２Ａｂを第１の対辺２１Ａａ、２１Ａｂの内側にずらして配列させた長さ分だけ第４の対辺２４Ａａ、２４Ａｂを第３の対辺２３Ａａ、２３Ａｂの外側にずらして配列させることができる。そのため、第２の導体線路４Ａを容易に長さ調整することができるので、第２の導体線路４Ａの長さを第１の導体線路３Ａの長さと同等にすることができ、インピーダンス・マッチングが行ない易くなるとともに、共振インダクタンス２Ａの結合特性を安定させることができる。
【００７６】
もちろん、上記と逆側にずらして配列させたとしても、第２の対辺２２Ａａ、２２Ａｂを第１の対辺２１Ａａ、２１Ａｂの外側にずらして配列させた長さ分だけ第４の対辺２４Ａａ、２４Ａｂを第３の対辺２３Ａａ、２３Ａｂの内側にずらして配列させることができるので、同様の効果を得ることができる。
【００７７】
図６は、第１の実施形態の共振インダクタンス２Ａの結合特性を示している。例えば、第１の導体線路３Ａと第２の導体線路４Ａとの位置関係が誘電板１１Ａ〜１８Ａの面内方向（Ｘ方向およびＹ方向）にそれぞれ±５０μｍずつずれたとしても（図６に２本の点線参照）、図６と図１６（従来例）と比較すれば、共振インダクタンス２Ａの伝送損失に変化が生じていないことは明らかである。これは、前述したように、第１の導体線路３Ａと第２の導体線路４Ａとの対向面積はほとんど変化しないことに起因している。このことからも、第１の実施形態の共振インダクタンス２Ａにおいては、第１の導体線路３Ａと第２の導体線路４Ａとの電磁結合度の変化を防止することができ、共振インダクタンス２Ａの結合特性を安定させることができるといえる。
【００７８】
また、第１の実施形態の積層型フィルタ回路１Ａにおいては、第１の導体線路３Ａに係る環の内側および第２の導体線路４Ａに係る環の内側に、各キャパシタ６Ａ〜６Ｄを構成する１０枚の平板電極３３ａ〜３７ａ、３３ｂ〜３７ｂが配設される。そのため、第１の導体線路３Ａに係る環の外側または上方もしくは下方にキャパシタ６Ａ〜６Ｄを配設していたスペース分だけ積層型電子回路の薄型化を図ることができる。ここで、第１の導体線路３Ａに係る環および第２の導体線路４Ａに係る環の内側に各キャパシタ６Ａ〜６Ｄを形成する場合、そのキャパシタ６Ａ〜６Ｄの配設スペース分だけ当該２つの環の内径を大きくする必要がある。言い換えると、そのキャパシタ６Ａ〜６Ｄの配設により当該２つの環の内径が従来の積層型フィルタ回路１０１よりも大きくなるので、第１の導体線路３Ａおよび第２の導体線路４Ａによって形成されてしまう線間容量を小さくすることができる。
【００７９】
特に、第１の実施形態においては、前述した１０枚の平板電極３３ａ〜３７ａ、３３ｂ〜３７ｂにより、第１の直流阻止キャパシタ６Ａおよび第２の直流阻止キャパシタ６Ｃが形成されるので、共振インダクタンス２Ａに直流成分が流入出されることを防止することができる。また、４枚の平板電極３３ａ、３３ｂ、３７ａ、３７ｂおよび２枚の接地導体９Ａ、９Ｂにより、積層型フィルタ回路１Ａを構成する第１の共振キャパシタ６Ｂおよび第２の共振キャパシタ６Ｄが形成される。そのため、これら４枚の平板電極３３ａ、３３ｂ、３７ａ、３７ｂの大きさを調整することにより、インピーダンス特性の制御を行なうことができる。
【００８０】
また、第１の直流阻止キャパシタ６Ａの一部および第１の共振キャパシタ６Ｂの一部を形成する平板電極３３ａ、３３ｂならびに第２の直流阻止キャパシタ６Ｃの一部および第２の共振キャパシタ６Ｄの一部を形成する平板電極３７ａ、３７ｂはそれぞれ共用されているので、共用された平板電極の枚数分だけ積層型フィルタ回路１Ａに配設される平板電極の総数を少なくすることができ、積層型フィルタ回路１Ａの薄型化を図ることができる。同様に、第１の共振キャパシタ６Ｂおよび第２の共振キャパシタ６Ｄは、第１の接地導体９Ａおよび第２の接地導体９Ｂを共用電極として用いているので、共用した分だけ積層型フィルタ回路１Ａの薄型化を図ることができる。また、これら第１の接地導体９Ａおよび第２の接地導体９Ｂは、最上層に近い誘電板１２Ａおよび最下層の誘電板１８Ａに形成されており、各キャパシタを挟むように配設されているので、外来ノイズを除去することもできる。
【００８１】
これら第１の接地導体９Ａおよび第２の接地導体９Ｂに対して容量調整開口部９Ａａ、９Ｂａが形成されている場合、接地導体９Ａ、９Ｂの容量調整開口部の大きさを調整することにより、第１の共振キャパシタ６Ｂおよび第２の共振キャパシタ６Ｄの容量を調整することができる。また、第１の接地導体９Ａおよび第２の接地導体９Ｂは最上層または最下層の誘電板１１Ａ、１８Ａに近い誘電板１２Ａ、１８Ａの表面上に形成されるので、トリミング装置から照射されるレーザにより簡単に容量調整開口部の大きさを調整することができる。
【００８２】
さらに、第１の実施形態においては、第５の層に形成された第１の平板電極３５ａと第２の平板電極３５ｂとによりトラップ・キャパシタ６Ｅが形成されている。ここで、トラップ・キャパシタ６Ｅを有する積層型フィルタ回路１Ａの伝送損失（実線）とトラップ・キャパシタ６Ｅを有しない積層型フィルタ回路１Ａの伝送損失（点線）とを図７に示す。図７に示すように、積層型フィルタ回路１Ａにトラップ・キャパシタ６Ｅを形成すると、トラップ（減衰極）が通過帯域の中心付近に近づくのが分かる。このように、トラップ・キャパシタ６Ｅを設けることにより、積層型フィルタ回路１Ａの通過帯域付近にトラップを形成することができるので、積層型フィルタ回路１Ａの減衰傾度を大きくすることができる。
【００８３】
このトラップ・キャパシタ６Ｅを形成する第１の平板電極３５ａおよび第２の平板電極３５ｂは、第１の直流阻止キャパシタ６Ａおよび第２の直流阻止キャパシタ６Ｃの一部を形成する平板電極であることから、トラップ・キャパシタ６Ｅの形成のために別個の平板電極を設ける必要がない。そのため、積層型フィルタ回路１Ａを大型化させることなく、その性能を向上させることができる。
【００８４】
さらに、第１の平板電極３５ａおよび第２の平板電極３５ｂは同一の誘電板の表面上に形成されている。そのため、誘電板１１Ａ〜１８Ａが加圧焼成されても誘電板１１Ａ〜１８Ａのいずれか同一面内であればずれが生じにくく、第１の平板電極３５ａおよび第２の平板電極３５ｂの対向距離に変化が生じにくいので、トラップ・キャパシタ６Ｅの性能を安定させることができる。
【００８５】
加えて、第１の導体線路３Ａ、第１の直流阻止キャパシタ６Ａおよび第１の共振キャパシタ６Ｂにより形成される１次側の共振回路は、各接続間距離をそろえることにより、第２の導体線路４Ａ、第２の直流阻止キャパシタ６Ｃおよび第２の共振キャパシタ６Ｄにより形成される２次側の共振回路と対称に形成されている。これにより、１次側の共振回路および２次側の共振回路のインピーダンスをそろえることができるので、１次側の共振回路および２次側の共振回路に係るインピーダンスをマッチングさせやすくなっている。特に、第１の接地導体９Ａおよび第２の接地導体９Ｂが上下に配設されているので、第１の導体線路３Ａおよび第２の導体線路４Ａに対して上下２枚の接地導体９Ａ、９Ｂから選択して接続することができるので、第１の導体線路３Ａと接地導体９Ａ、９Ｂとの接続間距離を第２の導体線路４Ａと接地導体９Ａ、９Ｂとの接続間距離と同一にすることが容易となり、１次側の共振回路および２次側の共振回路に係るインピーダンスをマッチングさせやすい。
【００８６】
また、第１の共振キャパシタ６Ｂおよび第２の共振キャパシタ６Ｄは、第１の直流阻止キャパシタ６Ａおよび第２の直流阻止キャパシタ６Ｃに対して対称になるように２個ずつ形成されている。そのため、１次側の共振回路と２次側の共振回路との対称性を破壊することなく、第１の共振キャパシタ６Ｂおよび第２の共振キャパシタ６Ｄの容量を２倍にすることができる。そのうえ、２個の第１の共振キャパシタ６Ｂおよび２個の第２の共振キャパシタ６Ｄの一部は共用の平板電極３３ａ、３３ｂ、３７ａ、３７ｂにより形成されているので、第１の共振キャパシタ６Ｂおよび第２の共振キャパシタ６Ｄの容量が２倍になっても、積層型フィルタ回路１Ａの厚さを２倍以下の厚さにすることができ、積層型フィルタ回路１Ａの薄型化を図ることができる。
【００８７】
そして、図２および図３に示すように、共振インダクタンス２Ａを形成する第１の導体線路３Ａに係る環および第２の導体線路４Ａに係る環は略長方形状になっており、それら略長方形環の内側には矩形状の平板電極が配設されている。そのため、第１の導体線路３Ａに係る環および第２の導体線路４Ａに係る環と矩形状の平板電極３３ａ〜３７ａ、３３ｂ〜３７ｂとの間にできるスペースを極力減らすことができる。そのため、積層型フィルタ回路１Ａ全体に無駄なスペースがなくなるので、積層型フィルタ回路１Ａの小型化を図ることができる。
【００８８】
すなわち、第１の実施形態の積層型フィルタ回路１Ａによれば、その小型化を図りつつ、共振インダクタンス２Ａに係るずらした配列、共振インダクタンス２Ａに係る各環の内側に形成された各キャパシタ６Ａ〜６Ｅおよび共振インダクタンス２Ａに係る各環の内径拡大により、共振インダクタンス２Ａの伝送損失を少なくすることができるので、積層型フィルタ回路１Ａの小型化およびクオリティファクタＱの向上を行なうことができる。
【００８９】
なお、第１の実施形態においては、各キャパシタ６Ａ〜６Ｅは、１０枚の平板電極３３ａ〜３７ａ、３３ｂ〜３７ｂおよび２枚の接地導体９Ａおよび９Ｂにより形成されている。ここで、１０枚の平板電極３３ａ〜３７ａ、３３ｂ〜３７ｂを用いているのは各キャパシタの容量を大きくするためである。そのため、最少枚数の平板電極を用いて他の実施形態を形成する場合、第４の誘電板１４Ａおよび第３の層の誘電板１３Ａに形成された４枚の平板電極３４ａ、３４ｂ、３３ａ、３３ｂならびに第１の接地導体９Ａのみにより各キャパシタ６Ａ〜６Ｅを形成することができる。もちろん、それらの対称位置に存在している第５の層の誘電板１５Ａおよび第６の誘電板１６Ａに形成された４枚の平板電極３５ａ、３５ｂ、３６ａ、３６ｂならびに第２の接地導体９Ｂのみにより各キャパシタ６Ａ〜６Ｅを形成することもできる。
【００９０】
また、第１の実施形態においては、第１の共振キャパシタ６Ｂおよび第２の共振キャパシタ６Ｄの一部を形成する平板電極として接地導体９Ａ、９Ｂを用いているので、第１の共振キャパシタ６Ｂの一部を形成する平板電極から接地導体９Ａもしくは９Ｂまでの距離は、第２の共振キャパシタ６Ｄの一部を形成する平板電極から接地導体９Ａもしくは９Ｂまでの距離と必ず一致する。そのため、他の実施形態において、第１の共振キャパシタ６Ｂおよび第２の共振キャパシタ６Ｄの一部を形成する平板電極を接地導体９Ａ、９Ｂと共用しない場合、第１の共振キャパシタ６Ｂの一部を形成する平板電極（第１の共振キャパシタ６Ｂの他端側）から接地導体９Ａもしくは９Ｂまでの距離は、必ず第２の共振キャパシタ６Ｄの一部を形成する平板電極（第２の共振キャパシタ６Ｄの他端側）から接地導体９Ａもしくは９Ｂまでの距離と同等になるように形成すると、インピーダンスがマッチングしやすくなる。
【００９１】
次に、図８から図１１を用いて、第２の実施形態の積層型フィルタ回路１Ｂを説明する。
【００９２】
図８は第２の実施形態の積層型フィルタ回路１Ｂの分解斜視図を示しており、図９は第２の実施形態の積層型フィルタ回路１Ｂの斜視図を示している。また、図１０は、第２の実施形態の積層型フィルタ回路１Ｂの等価回路を示している。
【００９３】
第２の実施形態の積層型フィルタ回路１Ｂは、図８に示すように、８枚の誘電板１１Ｂ〜１８Ｂを積層させて形成されている。また、図８および図９に示すように、各々の誘電板１１Ｂ〜１８Ｂの表面上には、入力端子７、出力端子８、接地導体９Ａ、９Ｂ、第１の導体線路３Ａ、第２の導体線路４Ａまたは１０枚の平板電極３３ａ〜３７ａ、３３ｂ〜３７ｂが適宜に分配配置されている。
【００９４】
ここで、誘電板１１Ｂ〜１８Ｂ、入力端子７、出力端子８、接地導体９Ａ、９Ｂ、第１の導体線路３Ａおよび第２の導体線路４Ａに係る配設位置、形状および大きさは第１の実施形態と同様にして形成されている。また、１０枚の平板電極３３ａ〜３７ａ、３３ｂ〜３７ｂのうち、第３の層、第６の層および第７の層に形成された平板電極３３ａ、３６ａ、３７ａ、３３ｂ、３６ｂ、３７ｂに係る配設位置、形状および大きさは第１の実施形態と同様にして形成されており、第４の層および第５の層に形成された平板電極３４ａ、３５ａ、３４ｂ、３５ｂに係る配設位置および大きさは第１の実施形態と同様にして形成されている。
【００９５】
第１の実施形態と異なる点は、図８から図１０に示すように、第５の層の誘電板１５Ｂに形成された第１の平板電極３５ａおよび第２の平板電極３５ｂが接近するほどの大きさを有しておらず、その代わりに、第４の層の誘電板１４Ｂに形成された２枚の平板電極３４ａ、３４ｂが互いに接近してトラップ・キャパシタ６Ｆを形成する大きさを有している。これら２枚の平板電極３４ａ、３４ｂは、本発明の第３の平板電極および第４の平板電極として用いられる。
【００９６】
次に、第２の実施形態の積層型フィルタ回路１Ｂの作用を説明する。
【００９７】
第２の実施形態の積層型フィルタ回路１Ｂは、第１の実施形態において第１の平板電極３５ａおよび第２の平板電極３５ｂにより形成されるトラップ・キャパシタ５Ｅの代わりに、第３の平板電極３４ａおよび第４の平板電極３４ｂにより形成されるトラップ・キャパシタ５Ｆを有している。図４および図１０を比較すると、第１の実施形態に係るトラップ・キャパシタ５Ｅは、共振インダクタンス２Ａの間を接続するキャパシタとなるが、第２の実施形態に係るトラップ・キャパシタ５Ｅは、入力端子７と出力端子８との間を接続するキャパシタとなる。
【００９８】
図１１は、積層型フィルタ回路１Ｂの周波数特性を示している。図１１に示すように、積層型フィルタ回路１Ｂにトラップ・キャパシタ６Ｆを形成すると、第１の実施形態と同様、積層型フィルタ回路１Ｂの通過帯域付近にトラップ（減衰極）を形成することができるので、積層型フィルタ回路１Ｂの減衰傾度を大きくすることができる。これにより、入力端子７または出力端子８に接続された平板電極３４ａ、３４ｂにより形成される第２の実施形態のトラップ・キャパシタ６Ｆは、共振インダクタンス２に接続された平板電極３５ａ、３５ｂにより形成される第１の実施形態のトラップ・キャパシタ６Ｅと同様、減衰傾度を大きくする性能を示すことができるので、積層型フィルタ回路１Ｂに係る設計の自由度が広がる。例えば、他の実施形態において、第５の層に配設される２枚の平板電極３５ａ、３５ｂを除いて形成されたとしても、第４の層に配設される２枚の平板電極３４ａ、３４ｂによりトラップ・キャパシタ６Ｆを形成すれば、積層型フィルタ回路１Ｂの減衰傾度を大きくすることができる。
【００９９】
次に、図１２および図１３を用いて、本発明の第３の実施形態である積層型共振回路１Ｃを説明する。
【０１００】
図１２は第３の実施形態の積層型共振回路１Ｃの分解斜視図を示しており、図１３は第３の実施形態の積層型共振回路１Ｃの等価回路を示している。
【０１０１】
第３の実施形態の積層型共振回路１Ｃは、図１２に示すように、６枚の誘電板１１Ｃ〜１６Ｃを積層させて形成されている。また、図１２に示すように、６枚の誘電板１１Ｃ〜１６Ｃの表面上には、入力端子７、出力端子８、接地導体９Ａ、９Ｂ、第１の導体線路３Ａまたは３枚の平板電極３３Ｃ〜３５Ｃが適宜に分配配置されている。
【０１０２】
第１の層の誘電板１１Ｃの表面上には、入力端子７および出力端子８が第１の実施形態と同様にして形成されている。また、第２の層の誘電板１２Ｃおよび第６の層の誘電板１６Ｃの表面上には、平板状の接地導体９Ａ、９Ｂが形成されている。
【０１０３】
第４の層の誘電板となる第１の誘電板１４Ｃの表面上には、第１の導体線路３Ａに係る長方形環を形成する第１の導体線路３Ａが配設されている。この第１の導体線路３Ａの一端３Ａａを出力端子８に接続させ、その他端３Ａｂを平板電極３３Ｃ、３５Ｃに接続させることにより、第１の導体線路３Ａは積層型共振回路１Ｃのインダクタンスとなる。
【０１０４】
そして、第３の層の誘電板から第５の層の誘電板の表面であって第１の導体線路３Ａに係る環の内側には、積層された３枚の平板電極３３Ｃ〜３５Ｃが厚膜形成されている。第４の層の平板電極３４Ｃは入力端子７に接続されており、第３の層の平板電極３３Ｃおよび第５の層の平板電極３５Ｃは第１の導体線路３Ａの他端３Ａｂに接続されている。これら３枚の平板電極３３Ｃ〜３５Ｃは、第１の導体線路３Ａおよび入力端子７に適宜接続されることにより、第１の直流阻止キャパシタ６Ａおよび第１の共振キャパシタ６Ｂをそれぞれ形成している。
【０１０５】
第１の直流阻止キャパシタ６Ａは、第３の層の誘電板１３Ｃから第５の層の誘電板１５Ｃに形成された３枚の平板電極３３Ｃ〜３５Ｃにより形成されている。第３の層の誘電板１３Ｃおよび第５の層の誘電板１５Ｃに形成された２枚の平板電極３３Ｃ、３５Ｃは、スルーホール１０を介して、第１の導体線路３Ａの他端３Ａｂに接続されている。また、第４の層の誘電板１４Ｃに形成された１枚の平板電極３４Ｃは、スルーホール１０を介して、入力端子７に接続されている。これら３枚の平板電極３３Ｃ〜３５Ｃにより、第１の直流阻止キャパシタ６Ａは、入力端子７と第１の導体線路３Ａの他端３Ａｂとの間に介在し、第１の導体線路３Ａに直列に接続される。
【０１０６】
第１の共振キャパシタ６Ｂは、第３の層の誘電板１３Ｃに形成された平板電極３３Ｃおよび第２の層の誘電板１２Ｃに形成された第１の接地導体９Ａにより、形成されている。同様にして、第１の共振キャパシタ６Ｂは、第５の層の誘電板１５Ｃに形成された平板電極３５Ｃおよび第６の層の誘電板１６Ｃに形成された第２の接地導体９Ｂにより、形成されている。つまり、これら２個の第１の共振キャパシタ６Ｂは、第１の直流阻止キャパシタ６Ａの配設位置の中心となる第４の層の誘電板１４Ｃに形成された平板電極３４Ｃを基準として、誘電板１１Ｃ〜１６Ｃの積層方向に対称になる２つの位置にそれぞれ形成されている。また、前述したように、第３の層の誘電板１３Ｃおよび第５の層の誘電板１５Ｃに形成された２枚の平板電極３３Ｃ、３５Ｃはスルーホール１０を介して第１の導体線路３Ａの他端３Ａｂに接続されており、第１の直流阻止キャパシタ６Ａおよび第１の共振キャパシタ６Ｂの一部を形成する平板電極として共用されている。このように、これら２枚の平板電極３３Ｃ、３５Ｃならびに２枚の接地導体９Ａ、９Ｂにより、２個の第１の共振キャパシタ６Ｂは、第１の導体線路３Ａに並列に接続されている。
【０１０７】
次に、第３の実施形態の積層型回路１Ｃの作用を説明する。
【０１０８】
一般的には、第１の導体線路３Ａに係る環の径を大きくすると、その内部はデッドスペースとなってしまう。しかし、第３の実施形態の積層型回路１Ｃにおいては、第１の導体線路３Ａに係る環の内側に回路要素となる各キャパシタ６Ａ、６Ｂが形成されているので、その内部のスペースを有効に利用することができる。この内部スペースを有効利用することにより、第１の導体線路３Ａに係る環の外側または上方もしくは下方に配設されていたキャパシタのスペース分だけ積層型電子回路の小型化を図ることができる。
【０１０９】
また、上記内容を言い換えると、第１の導体線路３Ａに係る環の内側に各キャパシタ６Ａ、６Ｂを形成した分だけ当該環の内径が大きくなるので、第１の導体線路３Ａによって形成されてしまう線間容量を小さくすることができる。これにより、インダクタンス素子となる第１の導体線路３Ａの伝送損失を少なくすることができる。その結果、積層型共振回路１ＣのクオリティファクタＱを高くすることができる。
【０１１０】
すなわち、本発明の第１の実施形態から第３の実施形態により、インダクタンスを形成する導体線路に係る環の内側にキャパシタなどの他の回路要素が形成されているので、導体線路に係る環の内側のスペースを有効利用することができる。言い換えると、キャパシタなどの他の回路要素をインダクタンスを形成する導体線路に係る環の内側に配設する分だけ導体線路に係る環の内径が大きくなっているため、インダクタンス素子となる導体線路に線間容量が形成されにくくなり、その結果、積層型フィルタ回路または積層型共振回路のクオリティファクタＱを高くすることができる。
【０１１１】
なお、本発明は、前述した実施形態などに限定されるものではなく、必要に応じて種々の変更が可能である。
【図面の簡単な説明】
【０１１２】
【図１】本発明の第１の実施形態の積層型フィルタ回路を示す分解斜視図
【図２】第１の実施形態の積層型フィルタ回路を示す斜視図
【図３】第１の実施形態の積層型フィルタ回路を示す平面図
【図４】第１の実施形態の積層型フィルタ回路を示す等価回路図
【図５】第１の実施形態の相互インタクタンス素子において第２の導体線路が第１の導体線路に対してＸ方向に＋５０μｍ、Ｙ方向に−５０μｍずれた状態を示す平面図
【図６】第１の実施形態の共振インダクタンスの結合特性を示すグラフ
【図７】第１の実施形態の積層型フィルタ回路の周波数特性を示すグラフ
【図８】第２の実施形態の積層型フィルタ回路を示す分解斜視図
【図９】第２の実施形態の積層型フィルタ回路を示す斜視図
【図１０】第２の実施形態の積層型フィルタ回路を示す等価回路図
【図１１】第２の実施形態の積層型フィルタ回路の周波数特性を示すグラフ
【図１２】第３の実施形態の積層型フィルタ回路を示す分解斜視図
【図１３】第３の実施形態の積層型フィルタ回路を示す等価回路図
【図１４】従来の積層型フィルタ回路を示す分解斜視図
【図１５】ＬＴＣＣ基板のマザー基板を加圧焼成した際に生じる状態を示す斜視図
【図１６】従来の共振インダクタンスの結合特性を示すグラフ
【図１７】従来の共振インダクタンスを示す平面図；（ａ）は各インダクタンス素子が所望の位置に配設された状態を示し、（ｂ）はインタクタンス素子１０４がＸ方向に＋５０μｍ、Ｙ方向に−５０μｍずれた状態を示している
【符号の説明】
【０１１３】
１Ａ  積層型フィルタ回路
２Ａ  共振インダクタンス
３Ａ  第１の導体線路
３Ａａ  第１の導体線路の一端
３Ａｂ  第１の導体線路の他端
４Ａ  第２の導体線路
４Ａａ  第２の導体線路の一端
４Ａｂ  第２の導体線路の他端
６Ａ、６Ｂ、６Ｃ、６Ｄ  キャパシタ
９Ａ、９Ｂ  接地導体
１１Ａ〜１８Ａ  誘電板
２１Ａａ、２１Ａｂ  第１の対辺
２２Ａａ、２２Ａｂ  第２の対辺
２３Ａａ、２３Ａｂ  第３の対辺
２４Ａａ、２４Ａｂ  第４の対辺
３３ａ〜３７ａ、３３ｂ〜３７ｂ  平板電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【手続補正書】
【提出日】平成18年6月13日(2006.6.13)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
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【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
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【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
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