(57)【要約】【課題】ＳＯＩ構造上にメモリ、バルク基板上にロジック回路を備え、低コストで容易に製造可能な半導体装置およびその製造方法を提供する。【解決手段】半導体装置の製造方法は、半導体単結晶からなる表面領域を含む支持基板１０を用意し、支持基板の表面領域を多孔質化することによって多孔質半導体層３０を形成し、多孔質半導体層上に単結晶半導体層５０をエピタキシャル成長させ、単結晶半導体層の一部分を除去することによって多孔質半導体層に達する開口部６０を形成し、開口部を介して多孔質半導体層を除去することにより、単結晶半導体層および支持基板との間に空洞部７０を形成し、空洞部内に絶縁膜８０を充填することを具備する。【選択図】図１３
2007235056.tif 000002
【特許請求の範囲】
【請求項１】
半導体単結晶からなる表面領域を含む支持基板を用意し、
前記支持基板の表面領域を多孔質化することによって多孔質半導体層を形成し、
前記多孔質半導体層上に単結晶半導体層をエピタキシャル成長させ、
前記単結晶半導体層の一部分を除去することによって前記多孔質半導体層に達する開口部を形成し、
前記開口部を介して前記多孔質半導体層を除去することにより、前記単結晶半導体層および前記支持基板との間に空洞部を形成し、
前記空洞部内に絶縁膜を充填することを具備した半導体装置の製造方法。
【請求項２】
前記多孔質半導体層の形成は、
前記支持基板の表面領域を第１のパターンで多孔質化する第１の多孔質化と、
前記支持基板の表面領域を第２のパターンで多孔質化する第２の多孔質化とを含み、
前記第１のパターンと前記第２のパターンとが重複する前記多孔質半導体層の部分の厚みは、前記第１のパターンと前記第２のパターンとが重複しない部分の厚みよりも厚いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
支持基板を用意し、
前記支持基板上に或るパターンで絶縁膜を形成し、
前記パターン以外の前記支持基板表面に第１の単結晶半導体層をエピタキシャル成長させ、
前記第１の単結晶半導体層を多孔質化することによって前記絶縁膜の厚みよりも薄い多孔質半導体層を形成し、
前記多孔質半導体層上および前記絶縁膜上に第２の単結晶半導体層をエピタキシャル成長させ、
前記第２の単結晶半導体層の一部分を除去することによって前記多孔質半導体層に達する開口部を形成し、
前記開口部を介して前記多孔質半導体層を除去し、それにより前記第２の単結晶半導体層および前記支持基板との間に空洞部を形成し、
前記空洞部内に酸化膜を充填することを具備した半導体装置の製造方法。
【請求項４】
前記開口部の形成と同時に、素子分離部のトレンチが形成されることを特徴とする請求項１から請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
支持基板と、
前記支持基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられた半導体層と、
前記半導体層内に形成されたソース層およびドレイン層と、
前記ソース層と前記ドレイン層との間の半導体層内に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出するボディ領域と、
前記ボディ領域の下の前記絶縁膜が前記ソース層および前記ドレイン層の下の前記絶縁膜よりも薄くなるように、前記支持基板の表面に形成された半導体材料からなる突起部とを備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係わり、例えば、ＳＯＩ構造およびバルク基板上に形成したメモリ・ロジック混載型の半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣ（Floating Body Cell）メモリがある。ＦＢＣメモリは、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディ領域ともいう）を備えたＭＯＳＦＥＴを形成し、このボディ領域に蓄積されている電荷数の多少によってデータ“１”またはデータ“０”を記憶する。従って、ＦＢＣメモリは、ＳＯＩ基板上に形成される。
【０００３】
しかしながら、メモリ・ロジック混載型の半導体記憶装置を考慮した場合、ロジック素子はＳＯＩ基板ではなくバルク基板上に形成するほうが好ましい。これは、今までの開発によって蓄積されてきた既存の設計資産（設計ライブラリ）を活用することができるからである。ロジック領域をバルク基板とするために、ＳＯＩ基板のＳＯＩ層およびＢＯＸ層を部分的に除去することが考えられる。しかし、この場合、メモリ領域とロジック領域との間に段差が生じるため、リソグラフィ工程のフォーカスずれやＣＭＰ工程における平坦化不良の問題が生じる。
【０００４】
また、ＳＯＩ基板はバルク基板に比べて高価であるため、メモリ・ロジック混載型の半導体記憶装置がコスト高となる。
【特許文献１】特開２００３−１６８８０２号公報
【特許文献２】特開２００２−２５９１９５号公報
【特許文献３】特開平０２−２７１５５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＳＯＩ構造上にメモリ、バルク基板上にロジック回路を備え、低コストで簡易に製造可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体単結晶からなる表面領域を含む支持基板を用意し、前記支持基板の表面領域を多孔質化することによって多孔質半導体層を形成し、前記多孔質半導体層上に単結晶半導体層をエピタキシャル成長させ、前記単結晶半導体層の一部分を除去することによって前記多孔質半導体層に達する開口部を形成し、前記開口部を介して前記多孔質半導体層を除去することにより、前記単結晶半導体層および前記支持基板との間に空洞部を形成し、前記空洞部内に絶縁膜を充填することを具備する。
【０００７】
本発明に係る他の実施形態に従った半導体記憶装置の製造方法は、支持基板を用意し、前記支持基板上に或るパターンで絶縁膜を形成し、前記パターン以外の前記支持基板表面に第１の単結晶半導体層をエピタキシャル成長させ、前記第１の単結晶半導体層を多孔質化することによって前記絶縁膜の厚みよりも薄い多孔質半導体層を形成し、前記多孔質半導体層上および前記絶縁膜上に第２の単結晶半導体層をエピタキシャル成長させ、前記第２の単結晶半導体層の一部分を除去することによって前記多孔質半導体層に達する開口部を形成し、前記開口部を介して前記多孔質半導体層を除去し、それにより前記第２の単結晶半導体層および前記支持基板との間に空洞部を形成し、前記空洞部内に酸化膜を充填することを具備する。
【０００８】
本発明に係る実施形態に従った半導体記憶装置は、支持基板と、前記支持基板上に設けられた絶縁膜と、前記絶縁膜上に設けられた半導体層と、前記半導体層内に形成されたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の半導体層内に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出するボディ領域と、前記ボディ領域の下の前記絶縁膜が前記ソース層および前記ドレイン層の下の前記絶縁膜よりも薄くなるように、前記支持基板の表面に形成された半導体材料からなる突起部とを備えている。
【発明の効果】
【０００９】
本発明による半導体装置は、ＳＯＩ構造上にメモリ、バルク基板上にロジック回路を備えており、本発明による半導体記憶装置の製造方法は、このような半導体装置を低コストで簡易に製造することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態では、メモリセルは全てｎ型ＦＥＴとするが、ｎ型ＦＥＴに代えてｐ型ＦＥＴをメモリセルとして用いることもできる。
【００１１】
（第１の実施形態）
図１（Ａ）から図１０は、本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の製造方法を示す平面図および断面図である。図９を除く図１（Ａ）から図１０は、メモリ領域を示す。図９は、ロジック領域を示す。図１（Ａ）、図２（Ａ）、図３（Ａ）、図４（Ａ）、図５（Ａ）および図７は平面図であり、図１（Ｂ）、図２（Ｂ）、図３（Ｂ）、図４（Ｂ）、図５（Ｂ）図５（Ｃ）、図６（Ａ）、図６（Ｂ）、図８（Ａ）、図８（Ｂ）、図９および図１０は断面図である。
【００１２】
まず、シリコン単結晶からなる支持基板１０を用意する。支持基板１０は、ＳＯＩ基板でなく、一般に使用されるバルクシリコン基板でよい。次に、図１（Ａ）および図１（Ｂ）に示すように、マスク材として用いられる絶縁膜２０を堆積し、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）を用いて所定のパターンにエッチングする。図１（Ｂ）は、図１（Ａ）の１Ｂ−１Ｂ線に沿った断面図である。絶縁膜２０は、例えば、シリコン酸化膜、シリコン窒化膜、フォトレジスト等でよい。絶縁膜２０の位置には、シリコン柱４０が単結晶半導体層の陥落防止のために設けられる（図５（Ｃ））。従って、絶縁膜２０のパターンは、メモリ領域内にほぼ均一に分布していることが好ましい。さらに、シリコン柱４０は、後のＳＴＩ形成工程で除去されるので、絶縁膜２０の平面パターンは、ＳＴＩの平面パターン内に含まれている。
【００１３】
次に、絶縁膜２０をマスクとして用いて、支持基板１０の表面領域に対して陽極化成を行う。これにより、図２（Ａ）および図２（Ｂ）に示すように支持基板１０の表面領域が多孔質化され、多孔質シリコン層３０が形成される。図２（Ｂ）は、図２（Ａ）の２Ｂ−２Ｂ線に沿った断面図である。このとき、絶縁膜２０の下の支持基板１０は多孔質化されない。陽極化成は、フッ酸（ＨＦ）およびエタノール溶液中で支持基板１０に電流を流す処理である。陽極化成により、支持基板１０の表面領域に直径数ｎｍの微細な孔が形成され、これが内部へ伸長していく。その結果、支持基板１０の表面に対して垂直方向へ延びる多くの孔が形成され、支持基板１０の表面領域が多孔質化される。ここで、絶縁膜２０で被覆された支持基板１０には陽極化成による電流は流れないため、シリコン柱４０が絶縁膜２０で被覆されている領域に残る。一方、絶縁膜２０で被覆されていない支持基板１０は選択的に多孔質化される。
【００１４】
次に、絶縁膜２０を除去した後、図３（Ａ）および図３（Ｂ）に示すように、エピタキシャルシリコン層（以下、単にエピ層ともいう）５０が多孔質シリコン層３０およびシリコン柱４０上にエピタキシャル成長法により形成される。図３（Ｂ）は、図３（Ａ）の３Ｂ−３Ｂ線に沿った断面図である。多孔質シリコン層３０は、もともと単結晶シリコンであるので、その上部に単結晶シリコン層をエピタキシャル成長させることができる。
【００１５】
次に、リソグラフィ技術およびＲＩＥを用いて、図４（Ａ）および図４（Ｂ）に示すように、エピ層５０の一部分をエッチングし、それによって、多孔質シリコン層３０に達する開口部６０を形成する。図４（Ｂ）は、図４（Ａ）の４Ｂ−４Ｂ線に沿った断面図である。開口部６０は、多孔質シリコン層３０を除去するために用いられるため、シリコン柱４０と同様に、メモリ領域においてほぼ均一に分布していることが好ましい。さらに、開口部６０は、シリコン柱４０と同様に、後のＳＴＩ形成工程で除去されるので、開口部６０の平面パターンはＳＴＩの平面パターン内に含まれている。例えば、開口部６０は、隣り合うシリコン柱４０の間に設けてもよい。
【００１６】
次に、フッ酸系溶液（例えば、ＨＦおよびＨ２Ｏ２溶液）を用いて、開口部６０を介して多孔質シリコン層３０を等方的にエッチングする。多孔質シリコン層３０は、非多孔質の支持基板１０およびエピ層５０に対して選択的にエッチングされる。これにより、図５（Ａ）、図５（Ｂ）および図５（Ｃ）に示すように、中空の空洞部７０がエピ層５０と支持基板１０との間に形成される。このとき、図５（Ｃ）に示すように、エピ層５０は、支持基板１０上にシリコン柱４０によって支持されているので、支持基板１０に向かって陥落することはない。
【００１７】
次に、図６（Ａ）および図６（Ｂ）に示すように、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法などにより、開口部６０を介して絶縁膜８０を空洞部７０内に充填する。図６（Ａ）は、図５（Ｂ）に続く製造方法を示す断面図であり、図６（Ｂ）は、図５（Ｃ）に続く製造方法を示す断面図である。絶縁膜８０は、例えば、シリコン酸化膜である。絶縁膜８０を充填する前に、空洞部７０の内壁に薄い熱酸化膜を形成してもよい。この工程において、支持基板１０の表面領域は、シリコン柱４０および開口部６０の領域以外においてＳＯＩ構造となる。
【００１８】
次に、ＳＴＩを形成するために、図７に示すようにレジスト６５でエピ層５０のアクティブエリアを被覆する。次に、ＲＩＥ等を用いて、素子分離領域内のエピ層５０、シリコン柱４０、開口部６０内の絶縁膜８０を除去し、トレンチを形成する。このトレンチ内にシリコン酸化膜を充填することによって図８（Ａ）に示すようにＳＴＩが形成される。図８（Ａ）は、ＳＴＩ形成後、図７の８Ａａ−８Ａａ線および８Ａｂ−８Ａｂ線に沿った断面に相当する。図８（Ｂ）は、ＳＴＩ形成後、図７の８Ｂ−８Ｂ線に沿った断面に相当する。ＳＴＩ以外のエピ層５０がアクティブエリアとなる。ここで、メモリ領域において、アクティブエリアはＳＯＩ構造を有する点に注目されたい。
【００１９】
ロジック形成領域では、アクティブエリア全体にシリコン柱４０を設けることによって、アクティブエリアをＳＯＩ構造とすることなく、バルク基板のままとすることができる。より詳細には、ロジック形成領域のアクティブエリア全体を図１（Ａ）の絶縁膜２０で被覆し、そのアクティブエリア全体を陽極化成から保護する。これにより、ロジック形成領域では、素子分離領域のみが陽極化成によって多孔質化され、アクティブエリアにはシリコン柱４０が残る。これにより、図９に示すように、ロジック形成領域では、アクティブエリアがバルク基板の状態となる。ロジック形成領域のアクティブエリアでも、シリコン柱４０およびエピ層５０が形成されているので、ロジック形成領域のアクティブエリアは、メモリ領域のアクティブエリアと同じ高さレベルにある。即ち、ロジック形成領域とメモリ領域との間に段差が生じていない。
【００２０】
その後、公知の製造方法を用いて、ＦＢＣメモリおよびロジック回路素子を形成する。図１０は、一例としてＦＢＣメモリの断面図を示す。本実施形態によるＦＢＣメモリは、支持基板１０と、支持基板１０上に設けられたシリコン酸化膜（ＢＯＸ）８０と、シリコン酸化膜８０上に設けられた半導体層（ＳＯＩ層）５０と、半導体層５０内に設けられたｐ型のソース層Ｓおよびドレイン層Ｄと、ソース層Ｓとドレイン層Ｄとの間の半導体層５０内に設けられたボディ領域Ｂと、ボディ領域Ｂ上に設けられたゲート絶縁膜９０と、ゲート絶縁膜９０上に設けられたゲート電極９２と、ソース層Ｓ、ドレイン層Ｄおよびゲート電極９２上に形成されたシリサイド層９６と、ゲート電極９２の側壁に設けられた側壁膜９４と、シリサイド層９６および側壁膜９４上を被覆するライナ層９８と、ライナ層９８上に堆積された層間絶縁膜９９と、ソース線コンタクトＳＬＣを介してソース層Ｓと電気的に接続されたソース線ＳＬと、ビット線コンタクトＢＬＣを介してドレイン層Ｄと電気的に接続されたビット線ＢＬとを備えている。
【００２１】
ボディ領域Ｂは、例えば、ｎ型の半導体層である。ボディ領域Ｂは、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出することによってデータを記憶することができる。例えば、ＦＢＣがｎ型ＦＥＴである場合、ＦＢＣは、ボディ領域Ｂに蓄積されたホール数の多少によってデータ“１”またはデータ“０”を格納する。
【００２２】
図１１は、ロジック回路素子の断面図である。ロジック回路素子は、図９に示すアクティブエリア上に形成される。それにより、図１１のロジック素子は、図１０のメモリセルと同じ高さに形成され得る。
【００２３】
本実施形態による製造方法では、メモリ領域の絶縁膜８０は、多孔質シリコン膜３０の在った場所に充填されており、かつ、シリコン柱４０の厚みは多孔質シリコン膜３０の形成によって決定される。よって、シリコン柱４０の厚みおよび多孔質シリコン膜３０の厚みは必然的に等しいので、メモリ領域およびロジック形成領域の各エピ層５０の表面レベルはほぼ等しい。即ち、メモリ領域およびロジック形成領域のアクティブエリアの高さレベルはほぼ等しく、メモリ領域およびロジック形成領域の境界において段差は生じない。これによりメモリ領域およびロジック形成領域の間で、リソグラフィ工程のフォーカスずれやＣＭＰ工程における平坦化不良の問題は生じない。
【００２４】
本実施形態による製造方法では、ＳＯＩ基板を用いることなく、バルクシリコン基板を用いてメモリ領域にＳＯＩ構造を形成している。よって、本実施形態によるＦＢＣメモリ装置は、ＳＯＩ基板を用いた製造方法よりもコストが低廉になる。
【００２５】
また、特許文献３では、物質をシリコン基板中にイオン注入することによってシリコン基板中にアモルファス層を形成し、その後、アモルファス層を除去して形成された空洞にシリコン酸化膜を充填することによってＳＯＩ構造が形成される。しかし、このような方法でＳＯＩ構造を形成すると、ＢＯＸ層上のＳＯＩ層がイオン注入によってダメージを受けやすい。このＳＯＩ層のダメージを回復させるためには、シリコン基板を熱処理する必要がある。
【００２６】
一方、本実施形態は、ＳＯＩ構造形成のためにＳＯＩ層にイオン注入を行わないので、ＳＯＩ層はダメージを受けにくく、ダメージ回復のための熱処理も不要である。
【００２７】
（第２の実施形態）
図１２は、本発明に係る第２の実施形態に従ったＦＢＣメモリ装置の平面図である。ロジック回路素子は、第１の実施形態のロジック回路素子と同様であるので、その図示および説明を省略する。
【００２８】
図１３は、図１２の１３−１３線に沿った断面図である。第２の実施形態は、支持基板１０の表面に突起部９５が形成されている点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００２９】
突起部９５は、支持基板１０と同じ半導体材料（例えば、シリコン単結晶）からなり、メモリセルのボディ領域Ｂの下に設けられている。これに伴い、ボディ領域Ｂの下にある絶縁膜８０の膜厚は、ソース層Ｓおよびドレイン層Ｄの下にある絶縁膜８０の膜厚よりも薄い。
【００３０】
図１４は、図１２の１４−１４線に沿った断面図である。図１５は、図１２の１５−１５線に沿った断面図である。図１４および図１５に示すように、突起部９５は、ボディ領域Ｂの下に形成されているが、ソース層Ｓの下には形成されていない。
【００３１】
第２の実施形態のように突起部９５を設けることにより、ソース−支持基板間の容量およびドレイン−支持基板間の容量を増大させることなく、ボディ領域−支持基板間の容量を大きくすることができる。ソース層Ｓおよびドレイン層Ｄの寄生容量を抑制することによってメモリセルの動作速度の低下を抑制することができる。さらに、ボディ領域−支持基板間の容量を大きくすることによって、データ“０”とデータ“１”との信号差（閾値電圧差）を大きくすることができる。
【００３２】
図１６（Ａ）から図２２（Ｂ）は、第２の実施形態によるＦＢＣメモリ装置の製造方法を示す平面図および断面図である。図１６（Ａ）、図１７（Ａ）、図１８（Ａ）、図１９（Ａ）、図２０（Ａ）、図２１（Ａ）および図２２（Ａ）は平面図であり、図１６（Ｂ）、図１７（Ｂ）、図１８（Ｂ）、図１９（Ｂ）、図２０（Ｂ）、図２１（Ｂ）および図２２（Ｂ）は断面図である。
【００３３】
まず、第１の実施形態と同様に、支持基板１０を用意し、マスク材としての絶縁膜２０を支持基板１０上に形成する。このとき、絶縁膜２０は、シリコン柱４０の形成領域だけでなく、突起部９５の形成領域も被覆する。シリコン柱４０は単結晶半導体層の陥落防止のために設けられる。従って、シリコン柱４０の形成領域にある絶縁膜２０のパターンは、メモリ領域内にほぼ均一に分布していることが好ましい。さらに、シリコン柱４０は、後のＳＴＩ形成工程で除去されるので、シリコン柱４０の形成領域にある絶縁膜２０の平面パターンは、ＳＴＩの平面パターン内に含まれている。突起部９５はボディ領域Ｂの下に形成されるので、突起部９５の形成領域にある絶縁膜２０は、隣接するボディ領域Ｂに沿ってライン状（ストライプ状）に設けられている。
【００３４】
次に、絶縁膜２０をマスクとして用いて、支持基板１０の表面領域に対して陽極化成を行う（第１の多孔質化）。これにより、図１６（Ａ）および図１６（Ｂ）に示すように絶縁膜２０で被覆されていない支持基板１０の表面領域が多孔質化され、多孔質シリコン層３０が形成される。図１６（Ｂ）は、図１６（Ａ）の１６Ｂ−１６Ｂ線に沿った断面図である。第１の多孔質化によって形成された多孔質シリコン層３０の平面パターンを第１のパターンとする。このとき、絶縁膜２０の下の支持基板１０は多孔質化されない。
【００３５】
次に、リソグラフィ技術およびエッチングを用いて、シリコン柱４０の形成領域上にある絶縁膜２０を残存させたまま、突起部９５の形成領域上にある絶縁膜２０を除去する。続いて、絶縁膜２０をマスクとして用いて、支持基板１０の表面領域に対して陽極化成を行う（第２の多孔質化）。これにより、図１７（Ａ）および図１７（Ｂ）に示すように絶縁膜２０で被覆されていない支持基板１０の表面領域がさらに多孔質化される。図１７（Ｂ）は、図１７（Ａ）の１７Ｂ−１７Ｂ線に沿った断面図である。第２の多孔質化によって形成された多孔質シリコン層３０の平面パターンを第２のパターンとする。第１のパターンと第２のパターンとが重複する領域では、支持基板１０は第１の多孔質化および第２の多孔質化を受けるので、多孔質シリコン層３０の膜厚は厚くなる。一方、第１のパターンまたは第２のパターンのいずれかに含まれる領域では、支持基板１０は第１の多孔質化または第２の多孔質化のいずれか一方の工程を受けるので、多孔質シリコン層３０の膜厚は比較的薄い。第２の実施形態において、第２のパターンは、第１のパターンおよび突起部９５のパターンを含む平面パターンである。従って、第１のパターン（メモリ領域のアクティブエリア）内の支持基板１０は、第１の多孔質化および第２の多孔質化の両方を受けるので、第１のパターン内の多孔質シリコン層３０の膜厚は比較的厚い。突起部９５のパターン内の支持基板１０は、第２の多孔質化のみを受けるので、突起部９５のパターン内の多孔質シリコン層３０の膜厚は比較的薄い。さらに、絶縁膜２０がシリコン柱４０の形成領域を被覆しているので、シリコン柱４０のパターン内の支持基板１０は多孔質化されない。
【００３６】
次に、絶縁膜２０を除去した後、図１８（Ａ）および図１８（Ｂ）に示すように、エピ層５０が多孔質シリコン層３０およびシリコン柱４０上にエピタキシャル成長法により形成される。図１８（Ｂ）は、図１８（Ａ）の１８Ｂ−１８Ｂ線に沿った断面図である。
【００３７】
次に、リソグラフィ技術およびＲＩＥを用いて、図１９（Ａ）および図１９（Ｂ）に示すように、エピ層５０の一部分をエッチングし、それによって、多孔質シリコン層３０に達する開口部６０を形成する。図１９（Ｂ）は、図１９（Ａ）の１９Ｂ−１９Ｂ線に沿った断面図である。開口部６０は、多孔質シリコン層３０を除去するために用いられるため、シリコン柱４０と同様に、メモリ領域においてほぼ均一に分布していることが好ましい。さらに、開口部６０は、シリコン柱４０と同様に、後のＳＴＩ形成工程で除去されるので、開口部６０の平面パターンはＳＴＩの平面パターン内に含まれている。例えば、開口部６０は、隣り合うシリコン柱４０の間に設けてもよい。
【００３８】
次に、フッ酸系溶液（例えば、ＨＦおよびＨ２Ｏ２溶液）を用いて、開口部６０を介して多孔質シリコン層３０を等方的にエッチングする。これにより、図２０（Ａ）および図２０（Ｂ）に示すように、中空の空洞部７０がエピ層５０と支持基板１０との間に形成される。図２０（Ｂ）は、図２０（Ａ）の２０Ｂ−２０Ｂ線に沿った断面図である。このとき、エピ層５０は、支持基板１０上にシリコン柱４０によって支持されているので、支持基板１０に向かって陥落することはない。
【００３９】
次に、図２１（Ａ）および図２１（Ｂ）に示すように、ＬＰＣＶＤ法などにより、開口部６０を介して絶縁膜８０を空洞部７０内に充填する。図２１（Ｂ）は、図２１（Ａ）の２１Ｂ−２１Ｂ線に沿った断面図である。絶縁膜８０を充填する前に、空洞部７０の内壁に薄い熱酸化膜を形成してもよい。この工程において、支持基板１０の表面領域は、シリコン柱４０および開口部６０の領域以外においてＳＯＩ構造となる。
【００４０】
次に、ＳＴＩを形成するために、図２２（Ａ）および図２２（Ｂ）に示すようにレジスト６５でエピ層５０のアクティブエリアを被覆する。図２２（Ｂ）は、図２２（Ａ）の２２Ｂ−２２Ｂ線に沿った断面図である。次に、ＲＩＥ等を用いて、素子分離領域内のエピ層５０、シリコン柱４０、開口部６０内の絶縁膜８０を除去し、トレンチを形成する。このトレンチ内にシリコン酸化膜を充填することによって図１４および図１５に示すようにＳＴＩが形成される。ＳＴＩ以外のエピ層５０がアクティブエリアとなる。メモリ領域のアクティブエリアはＳＯＩ構造を有する。また、図１３に示すように、ボディ領域Ｂは、図２２（Ｂ）に示す突起部９５の上に形成される。
【００４１】
第２の実施形態によるメモリ装置は、上述のとおり、突起部９５を設けることによってデータ“０”とデータ“１”との信号差を増大させることができる。さらに、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００４２】
（第３の実施形態）
図２３（Ａ）から図３２は、第３の実施形態によるＦＢＣメモリ装置の製造方法を示す平面図および断面図である。図２３（Ａ）、図２４（Ａ）、図２５（Ａ）、図２６および図３０（Ａ）は平面図であり、図２３（Ｂ）、図２４（Ｂ）、図２５（Ｂ）、図２７（Ａ）〜図２９、図３０（Ｂ）、図３１（Ａ）、図３１（Ｂ）および図３２は断面図である。ロジック回路素子は、第１の実施形態のロジック回路素子と同様であるので、その図示および説明を省略する。
【００４３】
まず、第１の実施形態と同様に、支持基板１０を用意し、マスク材としての絶縁膜２０を支持基板１０上に形成する。このとき、絶縁膜２０は、シリコン柱４０の形成領域上にライン状に形成される。第３の実施形態では、シリコン柱４０のパターンは、ソース線ＳＬのパターンと同じである。よって、絶縁膜２０は、ソース線ＳＬパターンの領域に形成される。
【００４４】
次に、絶縁膜２０をマスクとして用いて、支持基板１０の表面領域に対して陽極化成を行う。これにより、図２４（Ａ）および図２４（Ｂ）に示すように支持基板１０の表面領域が多孔質化され、多孔質シリコン層３０が形成される。図２４（Ｂ）は、図２４（Ａ）の２４Ｂ−２４Ｂ線に沿った断面図である。このとき、絶縁膜２０の下の支持基板１０はシリコン柱４０として多孔質化されずにシリコン単結晶のまま残る。
【００４５】
次に、絶縁膜２０を除去した後、図２５（Ａ）および図２５（Ｂ）に示すように、エピ層５０が多孔質シリコン層３０およびシリコン柱４０上にエピタキシャル成長法により形成される。図２５（Ｂ）は、図２５（Ａ）の２５Ｂ−２５Ｂ線に沿った断面図である。
【００４６】
次に、図２６に示すようにレジスト６５でエピ層５０のアクティブエリアを被覆する。次に、ＲＩＥ等を用いて、素子分離領域内のエピ層５０およびシリコン柱４０を除去し、トレンチ・開口部６６を形成する。図２７（Ａ）は、図２６の２７Ａ−２７Ａ線に沿ったトレンチ形成後の断面図である。図２７（Ｂ）は、図２６の２７Ｂ−２７Ｂ線に沿ったトレンチ形成後の断面図である。トレンチ・開口部６６は、多孔質シリコン層３０を除去するための開口部として用いられ、その後、ＳＴＩを形成するためのトレンチとしても用いられる。このように、第３の実施形態では、トレンチ・開口部６６が、開口部およびトレンチを兼ねているので、開口部を形成するための専用フォトマスクを作成する必要が無い。また、開口部およびトレンチが同一の工程において形成され得るので、製造工程が上記実施形態と比べて短くなる。
【００４７】
次に、フッ酸系溶液（例えば、ＨＦおよびＨ２Ｏ２溶液）を用いて、トレンチ・開口部６６を介して多孔質シリコン層３０を等方的にエッチングする。これにより、図２８（Ａ）、図２８（Ｂ）および図２９に示すように、中空の空洞部７０がエピ層５０と支持基板１０との間に形成される。図２８（Ａ）および図２８（Ｂ）は、それぞれ図２７（Ａ）および図２７（Ｂ）に続く製造方法を示す断面図である。図２９は、図２５（Ｂ）に続く製造方法を示す断面図である。
【００４８】
このとき、図２９に示すように、エピ層５０は、支持基板１０上にシリコン柱４０によって支持されているので、支持基板１０に向かって陥落することはない。
【００４９】
次に、図３０（Ａ）および図３０（Ｂ）に示すように、ＬＰＣＶＤ法などにより、開口部６０を介して絶縁膜８０を空洞部７０内に充填する。図３０（Ｂ）は、図３０（Ａ）の３０Ｂ−３０Ｂ線に沿った断面図である。このように、ＳＴＩおよびシリコン柱４０の領域以外のアクティブエリアは、ＳＯＩ構造となる。
【００５０】
図３１（Ａ）および図３１（Ｂ）は、それぞれ図３０（Ａ）の３１Ａ−３１Ａ線および３１Ｂ−３１Ｂ線に沿った断面図である。アクティブエリアＡＡが隣り合うＳＴＩ間に形成される。
【００５１】
その後、公知の方法を用いて、アクティブエリアＡＡにメモリセルを形成する。これにより、図３２に示す構造を得ることができる。第３の実施形態によるＦＢＣメモリ装置は、ソース層Ｓの下にｎ型のシリコン柱４０およびｎ型の拡散層４１を備えている。ｎ型の拡散層４１およびｐ型の支持基板１０はｐｎ接合を形成しているので、基板電位をソース電位よりも低く設定することによって、ソース層Ｓは、支持基板１０と電気的に切断された状態となる。よって、シリコン柱４０および拡散層４１は、ＦＢＣに影響を与えない。第３の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００５２】
第３の実施形態は、開口部を形成するための専用フォトマスクを作成する必要が無い。また、開口部およびトレンチが同一の工程において形成され得るので、製造工程が上記実施形態と比べて短くなる。さらに、第３の実施形態は、第１の実施形態と同様の効果をも得ることができる。
【００５３】
（第４の実施形態）
図３３は、本発明に係る第４の実施形態に従ったＦＢＣメモリ装置の断面図である。第４の実施形態は、第２の実施形態および第３の実施形態の組み合わせである。従って、第４の実施形態は、突起部９５、シリコン柱４０および拡散層４１を備えている。尚、平面図は、図１２と同様である。また、図１２の１４−１４線に沿った断面は、図１４に示す断面と同様である。第４の実施形態によれば、第２および第３の実施形態の両方の効果を得ることができる。
【００５４】
図３４（Ａ）から図４２（Ｂ）は、第４の実施形態によるＦＢＣメモリ装置の製造方法を示す平面図および断面図である。図３４（Ａ）、図３５（Ａ）、図３６（Ａ）、図３７および図４１（Ａ）は平面図であり、図３４（Ｂ）、図３５（Ｂ）、図３６（Ｂ）、図３８（Ａ）〜図４０、図４１（Ｂ）、図４２（Ａ）および図４２（Ｂ）は断面図である。ロジック回路素子は、第１の実施形態のロジック回路素子と同様であるので、その図示および説明を省略する。
【００５５】
まず、第１の実施形態と同様に、支持基板１０を用意し、マスク材としての絶縁膜２０を支持基板１０上に形成する。このとき、絶縁膜２０は、ソース線ＳＬおよびボディ領域Ｂの領域にライン状に形成される。
【００５６】
次に、絶縁膜２０をマスクとして用いて、支持基板１０の表面領域に対して陽極化成を行う（第１の多孔質化）。これにより、図３４（Ａ）および図３４（Ｂ）に示すように支持基板１０の表面領域が多孔質化され、多孔質シリコン層３０が第１のパターンに形成される。図３４（Ｂ）は、図３４（Ａ）の３５Ｂ−３５Ｂ線に沿った断面図である。
【００５７】
次に、リソグラフィ技術およびエッチングを用いて、シリコン柱４０の形成領域上にある絶縁膜２０を残存させたまま、突起部９５の形成領域上にある絶縁膜２０を除去する。続いて、絶縁膜２０をマスクとして用いて、支持基板１０の表面領域に対して陽極化成を行う（第２の多孔質化）。これにより、図３５（Ａ）および図３５（Ｂ）に示すように絶縁膜２０で被覆されていない支持基板１０の表面領域がさらに多孔質化される。図３５（Ｂ）は、図３５（Ａ）の３６Ｂ−３６Ｂ線に沿った断面図である。第２の多孔質化により、第２の実施形態と同様に、第１のパターン（メモリ領域のアクティブエリア）内の多孔質シリコン層３０の膜厚は比較的厚く形成される。突起部９５のパターン内の支持基板１０は、第２の多孔質化のみを受けるので、突起部９５のパターン内の多孔質シリコン層３０の膜厚は比較的薄い。さらに、絶縁膜２０がシリコン柱４０の形成領域を被覆しているので、シリコン柱４０のパターン内の支持基板１０は多孔質化されない。
【００５８】
次に、絶縁膜２０を除去した後、図３６（Ａ）および図３６（Ｂ）に示すように、エピ層５０が多孔質シリコン層３０およびシリコン柱４０上にエピタキシャル成長法により形成される。図３６（Ｂ）は、図３６（Ａ）の３７Ｂ−３７Ｂ線に沿った断面図である。
【００５９】
次に、図３７に示すようにレジスト６５でエピ層５０のアクティブエリアを被覆する。次に、ＲＩＥ等を用いて、素子分離領域内のエピ層５０およびシリコン柱４０を除去し、トレンチ・開口部６６を形成する。図３８（Ａ）は、図３７の３９Ａ−３９Ａ線に沿ったトレンチ形成後の断面図である。図３８（Ｂ）は、図３７の３９Ｂ−３９Ｂ線に沿ったトレンチ形成後の断面図である。トレンチ・開口部６６は、多孔質シリコン層３０を除去するための開口部として用いられ、その後、ＳＴＩを形成するためのトレンチとしても用いられる。これにより、第４の実施形態は、第３の実施形態と同様の効果を得ることができる。
【００６０】
次に、フッ酸系溶液（例えば、ＨＦおよびＨ２Ｏ２溶液）を用いて、トレンチ・開口部６６を介して多孔質シリコン層３０を等方的にエッチングする。これにより、図３９（Ａ）、図３９（Ｂ）および図４０に示すように、中空の空洞部７０がエピ層５０と支持基板１０との間に形成される。図３９（Ａ）および図３９（Ｂ）は、それぞれ図３８（Ａ）および図３８（Ｂ）に続く製造方法を示す断面図である。図４０は、図３６（Ｂ）に続く製造方法を示す断面図である。
【００６１】
次に、図４１（Ａ）および図４１（Ｂ）に示すように、ＬＰＣＶＤ法などにより、開口部６０を介して絶縁膜８０を空洞部７０内に充填する。図４１（Ｂ）は、図４１（Ａ）の４２Ｂ−４２Ｂ線に沿った断面図である。このように、ＳＴＩおよびシリコン柱４０の領域以外のアクティブエリアは、ＳＯＩ構造となる。
【００６２】
図４２（Ａ）および図４２（Ｂ）は、それぞれ図４１（Ａ）の４３Ａ−４３Ａ線および４３Ｂ−４３Ｂ線に沿った断面図である。その後、公知の方法を用いて、アクティブエリアＡＡにメモリセルを形成する。これにより、図３３に示す構造を得ることができる。
【００６３】
（第５の実施形態）
図４３（Ａ）から図４９は、本発明に係る第５の実施形態に従ったＦＢＣメモリ装置の製造方法を示す平面図および断面図である。図４３（Ａ）、図４４（Ａ）、図４５（Ａ）および図４６は平面図であり、図４３（Ｂ）、図４４（Ｂ）、図４５（Ｂ）、図４７（Ａ）〜図４９は断面図である。ロジック回路素子は、第１の実施形態のロジック回路素子と同様である。
【００６４】
まず、第１の実施形態と同様に、支持基板１０を用意し、マスク材としての絶縁膜２０を支持基板１０上に形成する。このとき、絶縁膜２０は、ソース線ＳＬの領域にライン状に形成される。ロジック領域には、絶縁膜２０は形成されない。
【００６５】
次に、図４３（Ａ）および図４３（Ｂ）に示すように、絶縁膜２０をマスクとして用いて、支持基板１０の表面領域に第１のエピタキシャル層（第１のエピ層ともいう）５１を形成する。図４３（Ｂ）は、図４３（Ａ）の４３Ｂ−４３Ｂ線に沿った断面図である。このとき、ロジック領域では、絶縁膜２０が無いので、第１のエピ層５１は支持基板１０上に直に形成される。
【００６６】
次に、支持基板１０の表面領域に対して陽極化成を行う。これにより、図４４（Ａ）および図４４（Ｂ）に示すように第１のエピ層５１が多孔質化され、多孔質シリコン層３０になる。図４４（Ｂ）は、図４４（Ａ）の４４Ｂ−４４Ｂ線に沿った断面図である。
【００６７】
次に、図４５（Ａ）および図４５（Ｂ）に示すように、エピタキシャル成長法を用いて、第２のエピタキシャル層（以下、第２のエピ層ともいう）５２を多孔質シリコン層３０上に形成し、ポリシリコン５４を絶縁膜２０上に形成する。エピタキシャル成長法は、選択エピタキシャル成長（ＳＥＧ）であってもよい。この場合、第２のエピ層５２は、絶縁膜２０上にも形成され得る。図４５（Ｂ）は、図４５（Ａ）の４５Ｂ−４５Ｂ線に沿った断面図である。尚、ソース層Ｓとソース線コンタクトＳＬＣとの間の抵抗の上昇を抑制するために、ポリシリコン５４の表面積は、ソース線コンタクトＳＬＣのコンタクト径よりも小さいことが好ましい。ロジック領域では、第２のエピ層５２は、第１のエピ層５２上に形成される。
【００６８】
次に、リソグラフィ技術およびＲＩＥを用いて、素子分離領域にＳＴＩ用のトレンチ・開口部６６を形成する。図４７（Ａ）は、図４６の４７Ａ−４７Ａ線に沿ったトレンチ形成後の断面図である。図４７（Ｂ）は、図４６の４７Ｂ−４７Ｂ線に沿ったトレンチ形成後の断面図である。トレンチ・開口部６６は、多孔質シリコン層３０を除去するための開口部として用いられ、その後、ＳＴＩを形成するためのトレンチとしても用いられる。これにより、第５の実施形態は、第３の実施形態と同様の効果を得ることができる。
【００６９】
次に、フッ酸系溶液（例えば、ＨＦおよびＨ２Ｏ２溶液）を用いて、トレンチ・開口部６６を介して多孔質シリコン層３０を等方的にエッチングする。これにより、図４８（Ａ）および図４９に示すように、中空の空洞部７０が第２のエピ層５２と支持基板１０との間に形成される。図４８（Ａ）および図４８（Ｂ）は、それぞれ図４７（Ａ）および図４７（Ｂ）に続く製造方法を示す断面図である。図４９は、図４５（Ｂ）に続く製造方法を示す断面図である。ここで、図４８（Ｂ）および図４９に示すように、絶縁膜２０はそのまま残る。第５の実施形態では、絶縁膜２０がシリコン柱に代わり第２のエピ層５２の支柱（絶縁膜柱）として機能する。絶縁膜２０は、例えば、シリコン酸化膜、シリコン窒化膜でよい。
【００７０】
次に、他の実施形態と同様に、ＬＰＣＶＤ法などにより、トレンチ・開口部６６を介して絶縁膜８０を空洞部７０内に充填する。その後、公知の方法を用いて、アクティブエリアＡＡにメモリセルを形成する。これにより、図５０に示す構造を得ることができる。
【００７１】
第５の実施形態によれば、第３の実施形態におけるシリコン柱４０に代えて絶縁膜柱２０が形成されている。これにより、第５の実施形態は、第３の実施形態と同様の効果を得ることができる。
【００７２】
第５の実施形態のロジック回路領域では、絶縁膜２０を設けることなく、第１のエピタキシャル層５１および第２のエピタキシャル層５２を形成する。多孔質化の工程では、第１のエピタキシャル層５１をレジストで被覆する。これにより、支持基板１０、第１のエピタキシャル層５１および第２のエピタキシャル層５２が一体となったバルク基板となる。ロジック回路素子は、このバルク基板上に形成されることによってメモリセルと同じ高さレベルに形成され得る。
【００７３】
（第６の実施形態）
図５１は、本発明に係る第６の実施形態に従ったＦＢＣメモリ装置の断面図である。第６の実施形態は、第２の実施形態および第５の実施形態の組み合わせである。ただし、第６の実施形態は、ボディ領域Ｂの下だけでなく、絶縁膜柱２０（ソース層Ｓ）の下にも突起部９５が形成されている。第６の実施形態のその他の構成は、第２または第５の実施形態の構成と同様でよい。これにより、第６の実施形態は、第２の実施形態および第５の実施形態の効果を得ることができる。
【００７４】
図５１（Ａ）から図５９は、第６の実施形態によるＦＢＣメモリ装置の製造方法を示す平面図および断面図である。図５２（Ａ）、図５３（Ａ）、図５４（Ａ）および図５６は平面図であり、図５２（Ｂ）、図５３（Ｂ）、図５４（Ｂ）、図５５、図５７（Ａ）〜図５９は断面図である。ロジック回路素子は、第１の実施形態のロジック回路素子と同様である。
【００７５】
まず、第１の実施形態と同様に、支持基板１０を用意し、絶縁膜柱２０を支持基板１０上に形成する。このとき、絶縁膜柱２０は、ソース線ＳＬの領域にライン状に形成される。
【００７６】
次に、図５２（Ａ）および図５２（Ｂ）に示すように、絶縁膜柱２０をマスクとして用いて、支持基板１０の表面領域に第１のエピ層５１を形成する。図５２（Ｂ）は、図５２（Ａ）の５２Ｂ−５２Ｂ線に沿った断面図である。次に、第１のエピ層５１上に絶縁膜２１をライン上に形成する。絶縁膜２１は、ボディ領域Ｂの形成領域に形成される。
【００７７】
次に、絶縁膜柱２０および絶縁膜２１をマスクとして、支持基板１０の表面領域に対して陽極化成を行う（第１の多孔質化）。これにより、図５３（Ａ）および図５３（Ｂ）に示すように第１のエピ層５１が多孔質化され、多孔質シリコン層３０になる。図５３（Ｂ）は、図５３（Ａ）の５３Ｂ−５３Ｂ線に沿った断面図である。第１の多孔質化によって形成された多孔質シリコン層３０の平面パターンを第１のパターンとする。
【００７８】
絶縁膜２１の除去後、絶縁膜２０をマスクとして用いて、支持基板１０の表面領域に対して陽極化成を行う（第２の多孔質化）。これにより、図５４（Ａ）および図５４（Ｂ）に示すように絶縁膜２０で被覆されていない支持基板１０の表面領域がさらに多孔質化される。図５４（Ｂ）は、５４（Ａ）の５４Ｂ−５４Ｂ線に沿った断面図である。第２の多孔質化によって形成された多孔質シリコン層３０の平面パターンを第２のパターンとする。
【００７９】
第１のパターン（メモリ領域のアクティブエリア）内の支持基板１０は、第１の多孔質化および第２の多孔質化の両方を受けるので、第１のパターン内の多孔質シリコン層３０の膜厚は比較的厚い。突起部９５のパターン内の支持基板１０は、第２の多孔質化のみを受けるので、突起部９５のパターン内の多孔質シリコン層３０の膜厚は比較的薄い。さらに、絶縁膜柱２０のパターン内の支持基板１０は多孔質化されない。
【００８０】
図５５（Ａ）および図５５（Ｂ）に示すように、エピタキシャル成長法を用いて、第２のエピ層５２を多孔質シリコン層３０上に形成し、ポリシリコン５４を絶縁膜２０上に形成する。エピタキシャル成長法は、選択エピタキシャル成長（ＳＥＧ）であってもよい。この場合、第２のエピ層５２は、絶縁膜２０上にも形成され得る。図５５（Ｂ）は、図５５（Ａ）の５５Ｂ−５５Ｂ線に沿った断面図である。尚、ソース層Ｓとソース線コンタクトＳＬＣとの間の抵抗の上昇を抑制するために、ポリシリコン５４の表面積は、ソース線コンタクトＳＬＣのコンタクト径よりも小さいことが好ましい。
【００８１】
次に、図５６に示すように、リソグラフィ技術およびＲＩＥを用いて、素子分離領域にＳＴＩ用のトレンチ・開口部６６を形成する。図５７（Ａ）は、図５６の５７Ａ−５７Ａ線に沿ったトレンチ形成後の断面図である。図５７（Ｂ）は、図５６の５７Ｂ−５７Ｂ線に沿ったトレンチ形成後の断面図である。トレンチ・開口部６６は、多孔質シリコン層３０を除去するための開口部として用いられ、その後、ＳＴＩを形成するためのトレンチとしても用いられる。これにより、第６の実施形態は、第３の実施形態と同様の効果を得ることができる。
【００８２】
次に、フッ酸系溶液を用いて、トレンチ・開口部６６を介して多孔質シリコン層３０を等方的にエッチングする。これにより、図５８（Ａ）および図５９に示すように、中空の空洞部７０が第２のエピ層５２と支持基板１０との間に形成される。図５８（Ａ）および図５８（Ｂ）は、それぞれ図５７（Ａ）および図５７（Ｂ）に続く製造方法を示す断面図である。図５９は、図５５に続く製造方法を示す断面図である。絶縁膜柱２０は、第５の実施形態と同様に第２のエピ層５２の支柱として機能する。
【００８３】
次に、他の実施形態と同様に、ＬＰＣＶＤ法などにより、トレンチ・開口部６６を介して絶縁膜８０を空洞部７０内に充填する。その後、公知の方法を用いて、アクティブエリアＡＡにメモリセルを形成する。これにより、図５１に示す構造を得ることができる。第６の実施形態は、第２および第５の実施形態の効果を得ることができる。
【００８４】
第６の実施形態のロジック回路領域では、第５の実施形態と同様に、支持基板１０、第１のエピタキシャル層５１および第２のエピタキシャル層５２が一体となったバルク基板を形成する。ただし、第１の多孔質化および第２の多孔質化の工程では、第１のエピタキシャル層５１をレジストで被覆する。これにより、ロジック回路素子はメモリセルと同じ高さレベルに形成され得る。
【００８５】
（第７の実施形態）
図６０（Ａ）から図６６は、本発明に係る第７の実施形態に従ったＦＢＣメモリ装置の製造方法を示す平面図および断面図である。図６０（Ａ）、図６１（Ａ）および図６３は平面図であり、図６０（Ｂ）、図６１（Ｂ）、図６２、図６４（Ａ）から図６６は断面図である。ロジック回路素子は、第１の実施形態のロジック回路素子と同様である。
【００８６】
まず、第１の実施形態と同様に、支持基板１０を用意し、絶縁膜柱２０を支持基板１０上に形成する。このとき、絶縁膜柱２０は、ソース層Ｓおよびドレイン層Ｄの形成領域にライン状に形成される。
【００８７】
次に、図６０（Ａ）および図６０（Ｂ）に示すように、絶縁膜柱２０をマスクとして用いて、支持基板１０の表面領域に第１のエピ層５１を形成する。図６０（Ｂ）は、図６０（Ａ）の６０Ｂ−６０Ｂ線に沿った断面図である。
【００８８】
次に、絶縁膜柱２０をマスクとして、支持基板１０の表面領域に対して陽極化成を行う。これにより、図６１（Ａ）および図６１（Ｂ）に示すように第１のエピ層５１が多孔質化され、多孔質シリコン層３０になる。図６１（Ｂ）は、図６１（Ａ）の６１Ｂ−６１Ｂ線に沿った断面図である。多孔質シリコン層３０の膜厚は、絶縁膜柱２０の膜厚よりも薄い。
【００８９】
図６２に示すように、選択エピタキシャル成長法（ＳＥＧ）を用いて、第２のエピ層５２を多孔質シリコン層３０および絶縁膜柱２０上に形成する。この場合、第２のエピ層５２は、絶縁膜２０上にも形成される。尚、ソースコンタクトおよびドレインコンタクトの寄生抵抗を抑制するために、エピ境界部５６の表面積は、ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣのコンタクト径よりも小さいことが好ましい。
【００９０】
次に、図６３に示すように、リソグラフィ技術およびＲＩＥを用いて、素子分離領域にＳＴＩ用のトレンチ・開口部６６を形成する。図６４（Ａ）は、図６３の６４Ａ−６４Ａ線に沿った断面図である。図６４（Ｂ）は、図６３の６４Ｂ−６４Ｂ線に沿った断面図である。トレンチ・開口部６６は、多孔質シリコン層３０を除去するための開口部として用いられ、その後、ＳＴＩを形成するためのトレンチとしても用いられる。これにより、第７の実施形態は、第３の実施形態と同様の効果を得ることができる。
【００９１】
次に、フッ酸系溶液を用いて、トレンチ・開口部６６を介して多孔質シリコン層３０を等方的にエッチングする。これにより、図６５（Ａ）および図６６に示すように、中空の空洞部７０が第２のエピ層５２と支持基板１０との間に形成される。図６５（Ａ）および図６５（Ｂ）は、それぞれ図６４（Ａ）および図６４（Ｂ）に続く断面図である。図６６は、図６２に続く断面図である。絶縁膜柱２０は、第５の実施形態と同様に第２のエピ層５２の支柱として機能する。
【００９２】
次に、他の実施形態と同様に、ＬＰＣＶＤ法などにより、トレンチ・開口部６６を介して絶縁膜８０を空洞部７０内に充填する。その後、公知の方法を用いて、アクティブエリアＡＡにメモリセルを形成する。第７の実施形態は、ソース層Ｓおよびドレイン層Ｄの下に形成された比較的厚い絶縁膜柱２０と、ボディ領域Ｂの下に形成された比較的薄い絶縁膜８０とを備える。これにより、第７の実施形態は、第２の実施形態（図１３）と同様の構成を有するＦＢＣメモリ装置を得ることができる。
【００９３】
第７の実施形態のロジック回路領域では、第５の実施形態と同様に、絶縁膜２０を設けることなく、第１のエピタキシャル層５１および第２のエピタキシャル層５２を形成する。これにより、支持基板１０、第１のエピタキシャル層５１および第２のエピタキシャル層５２が一体となったバルク基板を形成する。多孔質化の工程では、第１のエピタキシャル層５１をレジストで被覆する。これにより、ロジック回路素子は、このバルク基板上に形成されることによってメモリセルと同じ高さレベルに形成され得る。
【００９４】
（第８の実施形態）
図６７は、本発明に係る第８の実施形態に従ったＦＢＣメモリ装置の断面図である。第８の実施形態は、空洞部７０の内壁に形成された酸化膜１０２、酸化膜１０２の内部に充填されたポリシリコン１０１とを備えている。これにより、ボディ−支持基板間の容量をさらに増大させることができるので、データ“１”とデータ“０”との信号差をさらに大きくすることができる。ポリシリコン１０１の電位は、プレート電極として機能し得る。
【００９５】
第８の実施形態によるＦＢＣメモリ装置の製造方法は、図２９で示した工程の後、空洞部７０の内壁を熱酸化することによって酸化膜１０２を形成し、次に、空洞部７０内にポリシリコン１０１を充填する。第８の実施形態のその他の製造工程は、第３の実施形態の製造工程と同様でよい。
【００９６】
（第９の実施形態）
図６８は、本発明に係る第９の実施形態に従ったＦＢＣメモリ装置の断面図である。第９の実施形態は、第８の実施形態および第５の実施形態の組み合わせである。よって、第９の実施形態によるＦＢＣメモリ装置は、空洞部７０内に酸化膜１０２およびポリシリコン１０１を備えるとともに、ソース層Ｓの下に絶縁膜柱２０を備えている。第９の実施形態は、第５および第８の実施形態の効果を有することができる。
【００９７】
第９の実施形態によるＦＢＣメモリ装置の製造方法は、図４９で示した工程の後、空洞部７０の内壁を熱酸化することによって酸化膜１０２を形成し、次に、空洞部７０内にポリシリコン１０１を充填する。第９の実施形態のその他の製造工程は、第５の実施形態の製造工程と同様でよい。
【００９８】
以上の実施形態において、ロジック回路素子は第１の実施形態で説明したようにバルク基板上に形成される。さらに、ロジック回路素子が形成されるバルク基板の表面は、メモリセルが形成されるＳＯＩ構造の表面（エピ層５０または第２のエピ層５２の表面）と同じ高さレベルにすることができる。よって、ロジック領域とメモリ領域との境界に段差が生じないため、リソグラフィ工程のフォーカスずれやＣＭＰ工程における平坦化不良の問題が生じない。
【図面の簡単な説明】
【００９９】
【図１】本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図２】図１に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図３】図２に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図４】図３に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図５】図４に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図６】図５に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図７】図６に続く、ＦＢＣメモリ装置の製造方法を示す平面図。
【図８】図７に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図９】ＳＴＩ形成後のロジック回路領域を示す平面図。
【図１０】ＦＢＣメモリ装置の断面図。
【図１１】ロジック回路素子の断面図。
【図１２】本発明に係る第２の実施形態に従ったＦＢＣメモリ装置の平面図。
【図１３】図１２の１３−１３線に沿った断面図。
【図１４】図１２の１４−１４線に沿った断面図。
【図１５】図１２の１５−１５線に沿った断面図。
【図１６】第２の実施形態によるＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図１７】図１６に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図１８】図１７に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図１９】図１８に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図２０】図１９に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図２１】図２０に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図２２】図２１に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図２３】第３の実施形態によるＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図２４】図２３に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図２５】図２４に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図２６】図２５に続く、ＦＢＣメモリ装置の製造方法を示す平面図。
【図２７】図２６の２７Ａ−２７Ａ線および２７Ｂ−２７Ｂ線に沿ったトレンチ形成後の断面図。
【図２８】図２７に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図２９】図２５（Ｂ）に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図３０】図２８、図２９に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図３１】図３０に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図３２】第３の実施形態によるＦＢＣメモリ装置の断面図。
【図３３】本発明に係る第４の実施形態に従ったＦＢＣメモリ装置の断面図。
【図３４】第４の実施形態によるＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図３５】図３４に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図３６】図３５に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図３７】図３６に続く、ＦＢＣメモリ装置の製造方法を示す平面図。
【図３８】図３７の３９Ａ−３９Ａ線および３９Ｂ−３９Ｂ線に沿った断面図。
【図３９】図３８（Ａ）および図３８（Ｂ）に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図４０】図３６（Ｂ）に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図４１】図４０に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図４２】図４１（Ａ）の４３Ａ−４３Ａ線および４３Ｂ−４３Ｂ線に沿った断面図。
【図４３】本発明に係る第５の実施形態に従ったＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図４４】図４３に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図４５】図４４に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図４６】図４５に続く、ＦＢＣメモリ装置の製造方法を示す平面図。
【図４７】図４６の４７Ａ−４７Ａ線および４７Ｂ−４７Ｂ線に沿った断面図。
【図４８】図４７（Ａ）および図４７（Ｂ）に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図４９】図４５（Ｂ）に続く製造方法を示す断面図。
【図５０】第５の実施形態に従ったＦＢＣメモリ装置の断面図。
【図５１】本発明に係る第６の実施形態に従ったＦＢＣメモリ装置の断面図。
【図５２】第６の実施形態によるＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図５３】図５２に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図５４】図５３に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図５５】図５４に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図５６】図５５に続く、ＦＢＣメモリ装置の製造方法を示す平面図。
【図５７】図５６の５７Ａ−５７Ａ線および５７Ｂ−５７Ｂ線に沿った断面図。
【図５８】図５７（Ａ）および図５７（Ｂ）に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図５９】図５５に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図６０】本発明に係る第７の実施形態に従ったＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図６１】図６０に続く、ＦＢＣメモリ装置の製造方法を示す平面図および断面図。
【図６２】図６１に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図６３】図６２に続く、ＦＢＣメモリ装置の製造方法を示す平面図。
【図６４】図６３の６４Ａ−６４Ａ線および６４Ｂ−６４Ｂ線に沿った断面図。
【図６５】図６４（Ａ）および図６４（Ｂ）に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図６６】図６２に続く、ＦＢＣメモリ装置の断面図。
【図６７】本発明に係る第８の実施形態に従ったＦＢＣメモリ装置の断面図。
【図６８】本発明に係る第９の実施形態に従ったＦＢＣメモリ装置の断面図。
【符号の説明】
【０１００】
１０  支持基板
２０  絶縁膜または絶縁膜柱
３０  多孔質半導体層
４０  シリコン柱
５０  単結晶半導体層
５１  第１のエピタキシャル層
５２  第２のエピタキシャル層
６０  開口部
６６  トレンチ・開口部
７０  空洞部
８０  絶縁膜
９０  ゲート絶縁膜
９２  ゲート電極
９５  突起部
９６  シリサイド
９８  ライナ層
９９  層間絶縁膜
１０１  ポリシリコン
Ｂ  ボディ領域
Ｓ  ソース層
Ｄ  ドレイン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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