(57)【要約】【課題】ＣＭＯＳ回路の低電圧化、低消費電力化、高速化または小型化を可能とする。【解決手段】ウエルによってバックゲートを制御するＦＤ−ＳＯＩを用いた回路（ＩＮＶ）において、ウエルの電圧振幅をゲートの入力電圧振幅よりも大きくし、またはダイナミックにエンハンス形とデプレッション形に変わるＭＯＳＴを使った回路にする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のゲートと埋め込み酸化膜の下に存在するウエル層を第２のゲートとする二重ゲートを持ちＳＯＩ層が完全に空乏化したＳＯＩ構造を有するＭＯＳトランジスタを含む第１の回路と第２の回路とを有し、
上記第２の回路は上記第１回路内の該ＭＯＳトランジスタの該第１のゲートあるいは該第２のゲートの電圧を制御する回路であって、上記第２の回路の出力電圧振幅は上記第１の回路の入力電圧振幅よりも大きいことを特徴とする半導体装置。
【請求項２】
請求項１において、
上記第１の回路内の該ＭＯＳトランジスタの該第1のゲートあるいは該第２のゲートの電圧を、該ＭＯＳトランジスタの閾値電圧が導通時には小さくなるように、また非導通時には大きくなるように制御することを特徴とする半導体装置。
【請求項３】
請求項１において、
上記第１の回路の入力電圧の高レベルと低レベルは、該回路内のＭＯＳトランジスタの該第１のゲートあるいは第２のゲートの高レベルと低レベルの内部に設定されることを特徴とする半導体装置。
【請求項４】
請求項１において、
上記第２の回路は該第１のゲートと該第２のゲートとを直接接続した該ＭＯＳトランジスタを含むことを特徴とする半導体装置。
【請求項５】
請求項１において、
上記第２の回路の入力ＭＯＳトランジスタの第１のゲートと第２のゲートが接続されたことを特徴とする半導体装置。
【請求項６】
請求項１において、
上記第２の回路は、上記第１の回路の入力電圧よりも大きな電圧で動作する第１のゲートと第２のゲートが接続されたＭＯＳトランジスタを含むことを特徴とする半導体装置。
【請求項７】
請求項１において、
上記第２の回路内の少なくとも入力ＭＯＳトランジスタの非導通時の閾値電圧は、該第１の回路内のＭＯＳトランジスタの非導通時の閾値電圧よりも小さいことを特徴とする半導体装置。
【請求項８】
請求項１において、
上記第２の回路は、上記第１の回路の入力電圧を検出し、その検出電圧から上記第１の回路の入力電圧よりも大きな電圧に変換する回路であることを特徴とする半導体装置。
【請求項９】
請求項１において、
上記第１の回路内のＭＯＳトランジスタの非導通時の閾値電圧は、サブスレッショルド電流を許容する最小閾値電圧よりも大きな値に設定されることを特徴とする半導体装置。
【請求項１０】
第１のゲートと埋め込み酸化膜の下に存在するウエル層を第２のゲートとする二重ゲートを持ちＳＯＩ層が完全に空乏化したＳＯＩ構造を有するＭＯＳトランジスタの該第１のゲートと該第２のゲートとを異なる電圧振幅で駆動することを特徴とする半導体装置。
【請求項１１】
請求項１０において、
該第２のゲートの電圧振幅が該第１のゲートの電圧振幅よりも大きいことを特徴とする半導体装置。
【請求項１２】
第１のゲートと埋め込み酸化膜の下に存在するウエル層を第２のゲートとする二重ゲートを持ちＳＯＩ層が完全に空乏化したＳＯＩ構造を有するＭＯＳトランジスタは、非導通時にはエンハンスメント形トランジスタであるが、導通時にはデプレッション形トランジスタであることを特徴とする半導体装置。
【請求項１３】
第１のゲートと埋め込み酸化膜の下に存在するウエル層を第２のゲートとする二重ゲートを持ちＳＯＩ層が完全に空乏化したＳＯＩ構造を有するＭＯＳトランジスタのいずれか一方のゲート電圧振幅は該ＭＯＳトランジスタのドレインあるいはソースの電圧振幅よりも大きいことを特徴とする半導体装置。
【請求項１４】
繰り返し回路からなるブロックの電源スイッチは請求項１０あるいは請求項１３のＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項１５】
複数のサブブロックのそれぞれに接続され選択的に活性化される電源スイッチは請求項１０あるいは請求項１３のＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項１６】
該ＭＯＳトランジスタは第１のゲートと第２のゲートを接続したものである請求項１３の半導体装置。
【請求項１７】
第１のゲートと埋め込み酸化膜の下に存在するウエル層を第２のゲートとする二重ゲートを持ちＳＯＩ層が完全に空乏化したＳＯＩ構造を有するＭＯＳトランジスタを含む第１の回路と第２の回路からなり、上記第１の回路内のＭＯＳトランジスタのウエル電圧振幅と上記第２の回路内のＭＯＳトランジスタのウエル電圧振幅が異なることを特徴とする半導体装置。
【請求項１８】
第１のゲートと埋め込み酸化膜の下に存在するウエル層を第２のゲートとする二重ゲートを持ちＳＯＩ層が完全に空乏化したＳＯＩ構造を有するＭＯＳトランジスタの第１のゲートと第２のゲートが接続され、該ゲートが差動増幅器の入力であることを特徴とする半導体装置。
【請求項１９】
第１のゲートと埋め込み酸化膜の下に存在するウエル層を第２のゲートとする二重ゲートを持ちＳＯＩ層が完全に空乏化したＳＯＩ構造を有するＭＯＳトランジスタにおいて、該第２のゲートの絶縁膜厚がシリコン酸化膜厚換算で１．５ｎｍから２ｎｍ程度であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ回路が半導体チップ上に集積された半導体装置に関する。より特定的には、本発明は、ＣＭＯＳ集積回路装置の消費電力や動作電圧、あるいは面積を低減する回路方式ならびにデバイス方式に関する。
【背景技術】
【０００２】
周知のように、ＭＯＳトランジスタ（ＭＯＳＴ）は、微細化とともに動作電圧ＶＤＤが低下し、ＭＯＳＴの閾値電圧（ＶＴ）のばらつきが増大する。たとえば、図１０(a)にはＭＯＳＴの実効的なゲート電圧（ゲート・オーバ・ドライブ）であるＶＤＤ−ＶＴ０とプロセス微細化技術の関係を示す。ここでＶＴ０は平均的なＭＯＳＴのＶＴである。ＩＴＲＳ２００１（２００１年版International Technology Roadmap for Semiconductors）による予想値を付加してあるが、図中、ＭＰＵとＬＰＳＯＣはそれぞれマイクロプロセッサと低電力システムＬＳＩである。ここで、このＶＴ０には下限がある。非導通時にＭＯＳＴに流れるサブスレッショルド電流（リーク電流の一種）は、ＶＴの低下とともに指数関数的に増加するので、それを抑えるためである。この下限値はＭＯＳＴの微細化とはほぼ無関係で、チップのリーク電流の上限によって決まる。通常、高速チップでは０．２Ｖから０．３Ｖ程度、低電力チップでは０．５Ｖ程度である。したがって、図示するように、微細化とともに実効ゲート電圧は急速に低下し、負荷を駆動する回路内のＭＯＳＴの動作速度は急激に低下する。ＭＯＳＴの動作速度は実効ゲート電圧にほぼ反比例するからである。たとえば、高速チップでは、微細化とともにＶＤＤが低下し０．３Ｖに近づいていくと回路速度は急速に遅くなる。
【０００３】
微細化ととともにＶＴのばらつき（ΔＶＴ）が増大することも大きな問題である。チップ内のＭＯＳＴの動作速度が益々ばらつくようになり、信頼性のあるチップ設計が困難になるからである。図１０（b）は、M.Yamaoka et al.,”Low Power SRAM Menu for SOC Application Using Yin-Yang-Feedback Memory Cell Technology,” Symp. VLSI Circuits Dig., pp.288-291, June 2004に掲載された図であるが、図示するように、ＶＴのばらつきの標準偏差σはＭＯＳＴの微細化とともに増大する。図中σintは、ＭＯＳＴのチャンネル内の不純物原子の数のばらつきやその位置のばらつきで決まるいわゆるイントリンシックＶＴの標準偏差、σextは、チャンネルの寸法などのばらつきで決まるいわゆるエクストリンシックＶＴの標準偏差である。全体のＶＴばらつきσは両者のばらつきで決まる。微細加工技術が９０ｎｍ程度でもσは３０ｍV程度にもなる。一個のチップ内では５σ程度のＶＴばらつき（ΔＶＴ）を考慮して設計する必要があるが、この値は１５０ｍＶにもなる。このばらつきのもとでは、ＶＤＤ−（ＶＴ０＋ΔＶＴ）で表されるチップ内の各ＭＯＳＴの実効ゲート電圧は大きくばらつくようになる。たとえば、ＶＴ０＝０．３Ｖ、ΔＶＴ＝１５０ｍＶでは、ＶＤＤ＝０．４５Ｖになると、ＭＯＳＴの駆動電流はゼロになり回路速度は無限大になる。
【０００４】
このような微細化・低電圧化にともなう低速化と速度ばらつきを抑えるために、従来二つの方法が提案されている。一つは、ΔＶＴを小さくするＭＯＳＴの開発、他の一つは、動作状態によってダイナミックにＶＴを変える回路、すなわち、オフ時にはサブスレッショルド電流を抑制するためにＶＴを一定の大きさに保ち、オン時には実効ゲート電圧を大きくするためにＶＴを小さくする回路である。完全空乏層形の２重ゲート構造のＳＯＩ(Silicon On Insulator) (以下、ＦＤ−ＳＯＩ)  ＭＯＳＴを使うと、以下に示すように、この二つの条件が同時に満足される。図１０（ｂ）に示すように、ＳＯＩ構造そのものによってＶＴのばらつきが低減し、さらにこのＳＯＩ構造を回路的に活用すると上記のようなダイナミックＶＴが実現できるからである。
【０００５】
該ＳＯＩ  ＭＯＳＴの詳細な構造と特性は、R. Tsuchiya et al., “Silicon on Thin BOX: A New Paradigm of The CMOSFET for Low-Power and High-Performance Application Featuring Wide-Range Back-Bias Control,” IEDM Dig. Tech. Papers, pp. 631-634, Dec. 2004  に記載されている。この構造の詳細を以下に示す。図１１（a）（b）（ｃ）は、それぞれ、NチャンネルＭＯＳＴ（ＮＭＯＳＴ）とＰチャネルＭＯＳＴ（ＰＭＯＳＴ）のＡＡ’断面図と平面図、ならびにＮＭＯＳＴのＢＢ’断面図、１２（a）(ｂ)はそれぞれＮＭＯＳＴとＰＭＯＳＴの等価回路である。尚、図１０（ｃ）には、ゲートとウエルを接続した例が示されている。２０はＮｉＳｉなどの金属珪化物膜ゲート電極、３は単結晶半導体薄膜（ＳＯＩ層）、１３、１４はＮ型容量低減用拡散層、１４はＮ型高濃度極薄ドレイン拡散層、４は埋め込み酸化膜層（ＢＯＸ層：Ｂｕｒｉｅｄ  ＯＸｉｄｅ）、２５と２６は閾値電圧制御拡散層（ウエル層）などである。このＭＯＳＴの特長は、ゲート材料の種類とＢＯＸ層下のウエルの濃度、それにウエル層に印加する電圧でＶＴを制御できることである。実際のＭＯＳＴは、チャンネル長（Ｌｇ）は１００ｎｍ以下、ゲート材料はたとえばニッケル・シリサイド（ＮｉＳｉ）のような金属珪化物膜、ＭＯＳＴが形成されているＳＯI層の厚さは２０ｎｍ以下、ＢＯＸ層の厚さは１０ｎｍ以下、その下部のウエル層の濃度は１０１６ｃｍ−３から１０１８ｃｍ−３程度である。図１０（ｂ）に示すように、薄いＢＯＸ膜などによって、ＦＤ−ＳＯＩＭＯＳＴのＶＴのばらつきは従来のバルク構造の２０パーセント以下に低減される。
【０００６】
該２重ゲートＭＯＳＴ構造は、上部のＭＯＳＴと下部のＭＯＳＴが並列接続された一個のＭＯＳＴとみなすことができる。ここで下部のＭＯＳＴでは、ウエルがゲートでＢＯＸ層がゲート絶縁膜になる。したがって、下部のウエル電圧を変えると２重ゲートＭＯＳＴ全体の閾値電圧ＶＴを大きく変えることができる。ウエル層は他から絶縁されているので、ｐｎ接合リーク電流を発生させることなく、ウエル電圧を大きく変化させられるからである。図１３はこの特性を活用した従来の回路である。たとえば、よく知られた図１３（a）のＣＭＯＳインバータに対して、図１３（ｂ）のようにゲートとウエルを直接接続すると、回路入力、すなわちＭＯＳＴのゲート電圧に応じてダイナミックにＶＴを変えることができる。すなわちＮＭＯＳＴでは、それがオフとなる入力電圧（すなわち０Ｖ）では、ウエル電圧は０Ｖと小さくなるのでＶＴは大きくなる。一方、ＭＯＳＴがオンとなる入力電圧（すなわちＶＤＤ）では、ウエル電圧は高くなるのでＶＴは小さくなる。ここでオフ時のサブスレッショルド電流が許容値以下になるようにＶＴを大きく選んでおけば、オン時にはＶＴが小さくなった分だけ実効ゲート電圧が大きくなるので高速に動作する。このように接続したＭＯＳＴをＳＲＡＭ（スタティック・ランダムアクセス・メモリ）セルに適用した例は、M. Yamaoka et al., “Dynamic-Vt, Dual-Power-Supply SRAM Cell using D2G-SOI for Low-Power SoC Application,” Int'l SOI Conf. Dig. Tech. Papers, pp.109-111, Oct. 2004に開示されている。
【０００７】
【非特許文献１】M.Yamaoka et al.,”Low Power SRAM Menu for SOC Application Using Yin-Yang-Feedback Memory Cell Technology,” Symp. VLSI Circuits Dig., pp.288-291, June 2004
【０００８】
【非特許文献２】R. Tsuchiya et al., “Silicon on Thin BOX: A New Paradigm of The CMOSFET for Low-Power and High-Performance Application Featuring Wide-Range Back-Bias Control,” IEDM Dig. Tech. Papers, pp. 631-634, Dec. 2004
【非特許文献３】M. Yamaoka et al., “Dynamic-Vt, Dual-Power-Supply SRAM Cell using D2G-SOI for Low-Power SoC Application,” Int'l SOI Conf. Dig. Tech. Papers, pp.109-111, Oct. 2004
【発明の開示】
【発明が解決しようとする課題】
【０００９】
（１）従来の回路では、ＶＤＤを低下させるとダイナミックＶＴの効果が低下する。ゲートとウエルが直接接続されているので、入力電圧ＶＤＤが小さくなると、ウエル電圧の変化も小さくなりＶＴの変化が小さくなるためである。さらに単一電圧ＶＤＤで動作させているので、ＶＤＤの低下による悪影響を補償する他の電圧が使えないためである。
（２）従来回路でも、これまでの提案はＳＲＡＭセルへの応用に限られていた。ゲートとウエルを直接接続した該回路の動作条件や低電圧化の限界などを、ＦＤ−ＳＯＩ  ＭＯＳＴのデバイス特性と関連付けて明確にされていなかったためである。
【００１０】
本発明は、これらの関連を明らかにし、これをもとに効果的なデバイス構造や回路動作条件、あるいは新たな低電圧回路を提供する。
【課題を解決するための手段】
【００１１】
ウエルの電圧振幅をゲートの入力電圧振幅よりも大きくする、またはウエルの電圧振幅をドレインの電圧振幅あるいはソースの電圧振幅よりも大きくする、または複数の回路内のウエル同士の電圧振幅を異なる値にする、または多電圧で回路動作させる、またはダイナミックにエンハンス形とデプレッション形に変わるＭＯＳＴを使った回路にする、または差動入力回路の入力段にゲートとウエルを直接接続したＭＯＳＴを使う新回路を提供する。
【発明の効果】
【００１２】
本発明によれば、ＣＭＯＳ回路の低電圧化、低消費電力化、高速化または小型化が可能になる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を図面を参照しながら説明する。
【実施例１】
【００１４】
図１に第１の実施の形態であるＣＭＯＳ回路を示す。第１の回路は、たとえばインバータＩＮＶから成り、第２の回路は、第１の回路内のウエル電圧を大きな電圧振幅で制御する回路、たとえばコンバータＣＮＶから成っている。第２の回路は副回路で、第１の回路内のＭＯＳＴの比較的小さなウエル容量を駆動するので小型、高速で低消費電力に設計しやすい。これに対して、第１の回路は主回路で、一般に大きな負荷容量を駆動しなければならないので、面積は大きく、低速で消費電力も大きい。したがって第２の回路を付加しても全体の面積ならびに速度と消費電力への影響は少ない。
【００１５】
ＰＭＯＳＴ（ＭＰ１）とＮＭＯＳＴ（ＭＮ１）は、図１１と図１２に示すＦＤ−ＳＯＩ  ＭＯＳＴで、ウエル電圧に対するこれらのＭＯＳＴの閾値電圧ＶＴの関係を図２に示す。ここでＶＴは定電流（１nA/μｍ）で定義した値である。ＮＭＯＳＴでは、ＶＴが正符号ならエンハンスメント形で、この値が大きいほどＭＯＳＴはより深くオフになる。負符号ならデプリーション形で、ゲート電圧が０Ｖでも電流は流れ、その絶対値が大きいほど駆動電流を流すことができる。ＰＭＯＳＴではＮＭＯＳＴとは極性が逆になる。この図のＶＴは通常の条件に合わせて測定され、ウエルを０Ｖで測定したＮＭＯＳのＶＴは０．２Ｖ、ウエルをＶＤＤにして測定したＰＭＯＳＴのＶＴもほぼ０．２Ｖである。コンバータＣＮＶは、入力端子ＩＮに入力した振幅ＶＤＤのパルスを、ＶＢＢからＶＤＨまでのより大きな振幅の同極性パルスに変換し、ＭＰ１とＭＮ１のウエルに印加する。このためにＭＰ１とＭＮ１のＶＴは、いずれか一方では大きく、他方では小さくなる。たとえば、ＶＤＤ＝０．５Ｖ、ＶＢＢ＝−０．５Ｖ、ＶＤＨ＝１Ｖと仮定し、０Ｖから０．５Ｖに変化するパルスが入力されたとしよう。該ＮＭＯＳＴのウエル電圧はＶＤＨになるので、図中のｄ点へとＶＴが小さなほうに変化する。ここでは、ＶＴ＝−０．２Ｖのデプリーション形ＮＭＯＳＴに変わる。したがって、大きな電流で出力端子ＯＵＴの負荷容量を高速に駆動（放電）できるようになる。この時ＰＭＯＳＴはオフである。なぜならＰＭＯＳＴのウエル電圧もＶＤＨになるので、そのＶＴは図中のｄ’点へと変化し、よりＶＴの大きなエンハンスメント形に変化するからである。一方、入力がＶＤＤから０Ｖに変わると、コンバータの出力はＶＤＨからＶＢＢに変化するので、ＮＭＯＳＴはｄ点からｃ点に移りＶＴが０．３Ｖのエンハンス形に変わる。ＰＭＯＳＴは、ｄ’点からｃ’点に移行しＶＴが約０．１Ｖのデプリーション形になる。したがって、今度はＰＭＯＳＴの大きな電流で出力端子ＯＵＴの負荷容量は高速に駆動（充電）される。
【００１６】
以上から明らかなように、入力が変わるたびにＮＭＯＳＴとＰＭＯＳＴのいずれか一方のＭＯＳＴが導通するようになり、他方はサブスレッショルド電流が許容できる高いＶＴ（たとえば０．２Ｖ以上）に維持される。これによって、入力に応じてダイナミックにエンハンス形からデプレッション形にＶＴが変化するダイナミック形エンハンス/デプレッションＣＭＯＳインバータというまったく新しい回路が実現できる。図１３（ｂ）の従来回路とは異なり、インバータ内ＭＯＳＴのウエル電圧振幅を該ＭＯＳＴのゲート入力電圧振幅よりも大きくする、あるいはＭＯＳＴのウエル電圧振幅を該ＭＯＳＴのドレイン電圧振幅あるいはソース電圧振幅よりも大きくすることによる効果である。尚、ＶＤＨとＶＢＢは、周知のように、たとえば電源電圧ＶＤＤをもとにチャージ・ポンプ回路を使って発生できる。
【００１７】
以下、本発明と従来（図１３）回路との効果の差を明らかにするため、さらに詳しく説明する。
入力（ＩＮ）波形が０からＶＤＤに変化していく過程では、ＭＯＳＴのＶＴはコンバータを介してダイナミックに変わる。今、ＮＭＯＳＴ（ＭＮ１）を例にとろう。入力電圧（ＶＩＮ）のウエル電圧（Ｖwell）への変換率をｋ1、ウエル電圧の変化に対するＶＴの変化率をｋ２、また入力電圧が０ＶでのＶＴ、すなわちＶＴ（０）は、サブスレッショルド電流を許容できる大きな値０．２Ｖ（図２ではa点）と仮定する。入力電圧が０ＶからＶＩＮになると、ＭＯＳＴのＶＴはＶＴ（０）−ｋ２Ｖwellとなるが、その時点でＭＯＳＴがオンしたとすると、
Ｖwell  ＝  ｋ１ＶＩＮ
ＶＩＮ  ＝  ＶＴ（０）−ｋ２Ｖwell
∴  ＶＩＮ  ＝  ＶＴ（０）／（１＋ｋ１ｋ２）―――――――――――――（１）
となる。したがって、オンとなり始める入力電圧は係数（１＋ｋ１ｋ２）だけ小さくなる。実は、この入力電圧こそダイナミックに変化した結果のＮＭＯＳＴのＶＴであり、それが小さくなったことを示す。
【００１８】
この式を用いて、オンになり始める入力電圧を、図１３（a）のようにウエル電圧を固定した場合と、図１３（ｂ）のようにゲートとウエルを直接接続した場合と、図１のようにコンバータで大きな電圧に変換してそれをウエルに印加した場合について比較してみよう。ウエル電圧を固定すると、ｋ１＝０、ｋ２＝０なのでＶＩＮ＝０．２Ｖとなり、ＶＴはスタティックのままで変わることはない。ゲートとウエルを直接接続した場合にはｋ１＝１である。また、図２のａ点からｄ点までを着目すれば、ウエル電圧が１Ｖ変化するとＶＴは０．４Ｖ変わるから、平均ではｋ２＝０．４となる。したがって、式（１）から、ＶＩＮ＝０．１４Ｖで該ＭＯＳＴはオンするようになる。コンバータ方式の場合は、ＶＤＤ（０．５Ｖ）からＶＤＨ（１Ｖ）に変換されるからｋ１＝２となる。したがって式（１）から、ＶＩＮ＝０．１１Ｖで該ＮＭＯＳＴはオンするようになる。ここでリーク電流に対する要求が厳しい携帯機器応用などではＶＴ（０）＝０．５Ｖであり、この場合も同様に、式（１）からＭＯＳＴがオンになる入力電圧を求めることができる。すなわち、ウエル電圧固定方式では０．５Ｖ、ゲートとウエルの直接接続方式では０．３６Ｖ、コンバータを介する方式では０．２８Ｖとなり、この順により低い電圧でＭＯＳＴは動作するようになる。
【００１９】
明らかに、このようなダイナミックＶＴの効果を高めるには、ＶＴのウエル電圧に対するＶＴの変化率ｋ２が大きいほうがよい。
【００２０】
尚、ダイナミックＶＴの効果を高めるためにＭＯＳＴをデプレッション形にするには、
ＶＴ（０）−ｋ２Ｖwell  =  ＶＴ（０）−ｋ１ｋ２ＶＩＮ  ＜  ０  ―――――（２）
に設定すればよい。したがって、まずｋ1を大きくする回路方式が重要である。それには、ウエル電圧振幅をできるだけ大きくすればよい。図１の実施例がまさにそれである。あるいは図１３（ｂ）の回路なら大きな入力電圧、すなわち大きなＶＤＤを使えば効果的である。ｋ２を大きくするＭＯＳＴ構造も重要である。このためにはＢＯＸ層の厚さを薄くして下部ＭＯＳＴの働きを高めることである。しかし薄くしすぎるとトンネル電流が発生するので、二酸化シリコン膜厚で２ｎｍ程度がその限界である。ただし膜厚２ｎｍ程度の二酸化シリコン膜以外に、ＢＯＸ層形成後に必要な高温処理温度でもゲート膜界面が安定性を維持するのでオキシナイトライド（ＳｉＯＮ）膜なども好適である。この場合には、二酸化シリコン膜換算で１．５ｎｍ程度にまで薄膜化できる。以上の動作と効果はＰＭＯＳＴについても同様である。
【００２１】
ダイナミックＶＴ方式では、入力波形が立ち上がりつつある過程でＭＯＳＴがオンし始めると、その後は入力電圧の増大とともにＶＴは徐々に小さくなっていく。その分だけ、ＶＴばらつきの駆動電流に与える影響、つまり速度ばらつきへの影響は、固定ＶＴに比べて相対的に小さくなる。したがって、ＦＤ−ＳＯＩ  ＭＯＳＴによる２重の効果で、すなわち、図１０（ｂ）に示した該ＭＯＳＴ自身によるＶＴばらつき低減効果と該ダイナミックＶＴ回路方式によるＶＴばらつき低減効果によって、ＶＴのばらつきの速度ばらつきへの影響は無視できるようになる。
【００２２】
図１の実施例では、第２の回路（ＣＮＶ）が微小な入力電圧の変化を検出できるほど高感度で高速なら、きわめて低いＶＤＤでも第１の回路は高速に動作させられることである。たとえば、前述したように、ＶＴ（０）＝０．５Ｖが要求される携帯機器応用などでは、第1の回路内のＭＯＳＴが動作する最小電圧ＶＤＤは、ウエル電圧固定方式では０．５Ｖ、ゲートとウエルの直接接続方式では０．３６Ｖ、コンバータを介する方式では０．２８Ｖである。このことは、ＶＤＤが０．３Ｖ程度に低下しても、コンバータ方式は動作するが、他の２方式では動作しないことを示している。コンバータ方式はＶＴが低くなり高感度になるからである。したがってコンバータの高感度設計が重要になる。尚、以上の電圧設定以外に、ＶＢＢ＝０とＶＤＨ＞ＶＤＤ、あるいはＶＤＨ＝ＶＤＤとＶＢＢは負電圧という組み合わせも設計の都合によっては可能である。
【００２３】
図３は高感度で高速なコンバータの具体例である。該コンバータの入力ＭＯＳＴ（ＭＮ２１、ＭＰ２１）のＶＴを小さくするために、ゲートとウエルを直接接続した回路を採用して高感度にしている。さらにこれらの入力ＭＯＳで入力電圧を高感度で検出した後で、高速動作が特長のフィードバックＭＯＳＴ回路（ＭＰ２２、ＭＰ２３、ＭＮ２２、ＭＮ２３）で大電圧振幅に変換する。これらの回路は、従来回路である図１４（ｂ）のように、ゲートとウエルが接続されているのでＶＴがダイナミックに変わる特長がある。しかし従来とは異なり、入力回路内のＭＯＳＴ（ＭＮ２１、ＭＰ２１）のウエルの電圧振幅とは異なる他の大きな電圧振幅でＭＰ２２、ＭＰ２３、ＭＮ２２、ＭＮ２３のウエルや回路を動作させるので、その分だけＭＯＳＴのＶＴの変動は大きくフィードバック効果は一層大きくなる利点がある。たとえば入力がＶＤＤ以下でＭＮ２１がオンになると、ＭＰ２３のゲートは降下し、出力ＯＵＴ'はＶＤＨに向かって充電を始める。これにともないＭＰ２２はオフに追い込まれるのでＭＰ２３のゲートはますます降下する。結局、これらの大きな電圧振幅による大きなフィードバック効果で出力は高速にＶＤＨに充電される。もちろん、これらのフィードバックＭＯＳＴのウエルの容量は第1の回路の負荷容量よりも小さいことも高速化の一因である。一方、入力がＶＤＤから０Ｖになると、ＭＮ２１はオフ、ＭＰ２１はオンになるので、同様に出力は高速にＶＢＢに放電する。
【００２４】
図２を用いて図３の回路動作をＶＴの変動に着目してさらに具体的に説明しよう。ＭＮ２１では、ＶＴはa点からb点の範囲で変わり、ＭＰ２１では、a'点からb'点の範囲で変わるが、ゲート入力の電圧変化が小さい分だけＶＴの変化は小さい。ＭＰ２２とＭＰ２３ではc'点からd'点の範囲で変わり、ＭＮ２２とＭＮ２３ではc点からｄ点の範囲で変わり、ゲート入力の電圧変化がＶＤＨからＶＢＢと電圧変化が大きい分だけＶＴの変化は大きい。明らかに、オフ時のＶＴは、入力ＭＯＳＴ（ＭＮ２１、ＭＰ２１）のほうがフィードバック回路のＭＯＳＴ（ＭＰ２２やＭＰ２３、ＭＮ２２やＭＮ２３）よりも電圧振幅の差の分だけ小さい。
【実施例２】
【００２５】
図４は、そのウエルが大振幅で駆動されるＭＯＳＴを電源スイッチに応用して、該スイッチを小型化したものである。ここでは第１の回路は電源スイッチ、第２の回路は内部コア回路（ＣＯＲＥ）である。内部コア回路の動作電圧は小さく、したがってＭＯＳＴの閾値電圧ＶＴも小さいので、大きなサブスレショルド電流が流れる。図４（a）は、内部コア回路の電源ＶＤＤを、ＰチャンネルＭＯＳＴ（ＭＰ）スイッチを用いて、不必要な時間帯に内部コアから切り離し、該コア回路のサブスレッショルド電流をカットする回路である。不必要な時間帯、たとえば待機時やスリープモードなどの期間には、該ＭＯＳＴを完全にオフにするために、そのＶＴを大きくしなければならない。一方、内部コア回路が動作する時間帯には、内部コア回路に十分なオン電流を与えるために該ＭＯＳＴのＶＴを十分小さくしなければならない。さもないと内部コアの動作がスイッチＭＯＳＴの存在によって悪影響を受けてしまうためである。本実施例では、図１４（ｂ）の従来回路とは異なり、スイッチＭＯＳＴのウエル電圧振幅を該ＭＯＳＴのゲート入力電圧振幅よりも大きくする、あるいはスイッチＭＯＳＴのウエル電圧振幅を該ＭＯＳＴのソース電圧、あるいはドレイン電圧振幅あるいはソース電圧振幅よりも大きくすることが特徴である。
【００２６】
マイクロプロセッサ・チップなどでは、コア回路に十分な電流を供給するためにＰＭＯＳＴスイッチのチャネル幅は３ｍ以上に達する。従来のスイッチＭＯＳＴでは、このため面積増加はもちろんのこと、該ゲート容量が大きくなるので該ゲート電圧を制御する回路の設計が困難になるおそれがある。該ＭＯＳＴのオン時のＶＴを小さくすればその電流供給能力は向上するが、ＶＴは常に固定された値なので、オフ時のＶＴも小さくなり該ＭＯＳＴは遮断できなくなり、そのサブスレッショルド電流が問題になる。本実施例では、オフ時には該ＭＯＳＴのＶＴを大きくできるのでスイッチは完全に遮断でき、またオン時にはＭＯＳＴのＶＴは小さくできるので、該ＭＯＳＴのチャンネル幅が小さくても内部コア回路には十分な電流を供給できる。コア回路は一般に大きな面積を占めるので、コンバータＣＮＶによる面積増加は無視できるようになる。図４（ｂ）は、スイッチにＮＭＯＳＴ（ＭＮ）を使う例で、同様な効果が期待される。図４（ｃ）は、電源側とグランド側の両者にスイッチを用いたもので、コンバータＣＮＶからの出力をインバータで反転させてＭＮに印加すればコンバータは一個でよい。
【実施例３】
【００２７】
図５（a）は、第１の回路であるＭＯＳＴスイッチと第２の回路である繰り返し回路ブロック（ＢＬＫ）、たとえばメモリのワード・ドライバ・ブロックに本発明を適用した例である。各ＭＯＳＴはＦＤ−ＳＯＩＭＯＳＴである。インバータの出力ＰＭＯＳＴ（ＭＷ）のソースのそれぞれは、一本の共通ソース線ＰＷＬに結線され、ＰＷＬはスイッチＭＯＳ（ＭＰ）を介して電源電圧ＶＤＤに接続されている。選択時にはスイッチＭＯＳＴ  ＭＰはオンになり、ブロック内のｎ個のインバータの中の一個のインバータＩＮＶ入力が０Ｖになることによって選択され、ｎ本のワード線（ＷＬ０、・・・、ＷＬｎ−１）の中の対応する一本が選択・駆動される。非選択時には、ＭＰはそのゲート電圧がＶＤＤになりオフになり、またすべてのインバータはその入力はＶＤＤになりオフになる。ここで該スイッチＭＯＳＴは、非選択時にブロックＢＬＫ内のＰＭＯＳＴに流れるサブスレショルド電流を低減するために付加されたものである。簡単のため、非選択時にはすべてのＭＯＳＴの閾値電圧ＶＴは等しいものと仮定すると、スイッチＭＰによってサブスレショルド電流はＷＰ／ｎＷに低減されることはよく知られている。ここでＷＰとＷは、それぞれスイッチＭＯＳＴ（ＭＰ）とインバータの出力ＭＯＳＴ（ＭＷ）のチャンネル幅である。ここでＷＰとＷには選択時の条件を考慮するとある関係が成立する。すなわち選択時には該スイッチＭＯＳＴをオンにしてＢＬＫ内の一個のインバータだけを駆動するから、両者（ＭＰとインバータ内の出力段ＰＭＯＳＴ）が同じＶＴならＷＰ＝１０Ｗ程度に選べば、該スイッチを付加しても速度をほとんど落とさずにワード線を駆動できる。したがって非選択時にはサブスレショルド電流は１０／ｎ程度に低減され、ｎが大きい、すなわちワード線が多数あるほどサブスレッショルド電流は低減される。ここでコンバータＣＮＶによって、スイッチＭＯＳＴのＶＴを選択時に十分小さくできるから、あるいは前述したようにデプレーション形にできるから、駆動電流が取れる分だけＷＰを１０Ｗ以下に十分小さくできる。したがって、スイッチＭＯＳＴは小型化できる。図５（b）は他の実施例である。ひとつのブロックを多数のサブブロックに分割し、選択したいサブブロックだけを選択すると全体としては低消費電流化することはよく知られている。本実施例は、それぞれのサブブロックに図４（a）の選択機能を持つスイッチを付加したものである。選択したいサブブロックに対応したスイッチＭＯＳＴだけをオンにする。図５（a）に比べ、各スイッチＭＯＳＴの大きさは分割した分だけ小さくでき、したがってそのウエル容量は小さくできる。したがって、このような小さなウエル容量を持つスイッチＭＯＳＴ一個だけを選択・駆動すればよいので低消費電力になる。
【００２８】
尚、図４、５の実施例は、図６（a）の電源スイッチを用いた例であるが、図６（b）のように、ゲートとウエルを直接接続してそのゲートにＶＤＨとＶＢＢの振幅のパルスを印加する電源スイッチを用いることもできる。大振幅なのでＶＴの変化が大きくできる、また図８で述べるように、たくさんのスイッチＭＯＳＴを同時に一括駆動する場合には、各スイッチＭＯＳＴを駆動するコンバータＣＮＶを省略できるので全体の面積が小さくなる。
【実施例４】
【００２９】
発明者らは、図１３（ｂ）の従来回路にはその応用によっては増幅作用があることにはじめて気づいた。図７は、この従来回路の増幅作用を利用した増幅器（アンプ）である。図７（a）は、ＤＲＡＭ（Dynamic Random Access Memory）などに使用されているラッチ形センスアンプである。ゲートとウエルを接続すると実効的に入力電圧が大きくなる。すなわち実効的に増幅効果がある。たとえば一方の入力（in1）はフローティング電圧ＶＤＤ/２に信号電圧vsが重畳されたＶＤＤ/２−vsで、他の入力（in２）はフローティング電圧ＶＤＤ/２の場合を例にとろう。したがって、ＮＭＯＳＴ（ＭＮ１とＭＮ２）のウエル電圧もそれぞれＶＤＤ/２とＶＤＤ/２−vs  である。図２から明らかなように、負の信号電圧vsによってＭＮ２のＶＴはδＶＴだけ大きくなる。すなわちこの分だけＭＮ２はオンになり難くなる。逆にその分だけＭＮ１はオンになりやすくなる。実効的に信号電圧がδＶＴの分だけ大きくなるからである。したがって共通端子/ACTに起動パルスが入力すると、ＭＮ1はより導通しやすくなり入力（in１）は高速に０Ｖに放電する。この過程では、ＭＮ２はますます導通し難くなり、入力（in２）はある一定の電圧で放電は停止する。図７（b)はＳＲＡＭなどに多用されている周知のカレントミラー形アンプで、同様に実効的に増幅効果がある。ここでVREFは参照電圧である。
【００３０】
図８は、図６（b）のスイッチのＮＭＯＳＴ版と図7（a）のアンプを組み合わせたＤＲＡＭのセンス系回路である。よく知られているように、メモリセルアレー内のあるメモリセル（図では省略）が読み出されると、ＶＤＤ/２の電圧にプリチャージされたデータ対線（ＤＬ０、/ＤＬ０など）の一方に、たとえば負の信号電圧vsが出力する。この信号は通常は１００ｍＶ程度と小さいので、図７に示すような周知の交差結合したＮＭＯＳアンプとＰＭＯＳアンプが縦積みされたラッチ形ＣＭＯＳＴセンスアンプ（ＳＡ）でこれをＶＤＤまで増幅する。駆動ＭＯＳＴ（ＭＮＤとＭＰＤ）をオンにすると増幅が開始されるが、通常はＭＮＤをオンにしてＮＭＯＳＴアンプでまず増幅し、その後にＭＰＤをオンにしてＰＭＯＳＴアンプで増幅する。その結果、初期電圧が大きいほうのデータ線（図では/ＤＬ０）はＶＤＤまで充電し、小さいほうのデータ線（ＤＬ０）は０Ｖに放電する。すなわち、アンプを構成するＭＯＳＴのゲートとウエルが接続されているから、前述したように、信号は実効的に増幅される。すなわちＭＮ２のＶＴはより大きくなるので、ＭＰＮがオンになるとデータ線ＤＬ０は０Ｖに向かって放電を開始する。その後にＭＰＤがオンになると、ＤＬ０が放電されつつあるのでＭＰ２のＶＴは小さくなり、ＭＰ２はデータ線/ＤＬ０をより充電する。これによってＭＮ１によるＤＬ０の放電は加速され、ついにＤＬ０は０Ｖに、また/ＤＬ０はＶＤＤになる。また駆動ＭＯＳＴは振幅の大きな電圧で制御されるので、非動作時のＶＴを一定の大きな値に保持したままで、動作時のＶＴを十分低くできるので、動作時にはアンプを高速に駆動できる。
【実施例５】
【００３１】
図９は、ゲートとウエルを接続した回路を活用したインバータで、チップ内部のデータバスなどの特に大きな負荷容量を低消費電力で高速に駆動する実施例である。よく知られているように、大きな負荷容量は低消費電力の点から低い電圧で駆動するのがよい。しかしそれでは通常のＣＭＯＳでは速度が低下する。図は、内部の主要回路はＶＤＨ（１Ｖ）からＶＢＢ（０Ｖ）の１Ｖの振幅で、また内部の大きなバス容量はＶＤＤ（０．７５Ｖ）からＶＳＨ（０．２５Ｖ）の０．５Ｖの振幅で駆動する例である。チップ内の送信側のインバータ内ＭＯＳＴは大きな論理振幅で駆動されるので、ゲートとウエルを直接接続してもＶＴの変化が大きく、従ってバスは１Ｖ振幅で高速に駆動される。一方、該チップ内の受信側では、図３と同じような動作で、送信側の入力と同じ論理振幅に高速にレベル変換が行われる。ここで、ＶＤＤとＶＳＨは、ＶＤＨとＶＢＢの間に設定されている。これらの電圧の相対関係は、図１と同じであるが、この例ではＶＢＢは負電圧ではなくグランドレベルに設定されている。なぜならチップ内で負電圧を発生させるにはチャージポンプ回路が使われるが、その電流駆動能力が不足するために、データバスのような大きな負荷容量を安定なレベルのＶＢＢで駆動するのは困難だからである。尚、この実施例では、従来とゲートとウエルの接続は同じでも、ウエル電圧振幅はドレイン電圧振幅あるいはソース電圧振幅よりも大きい、あるいは送信側の第１回路内ＭＯＳＴのウエル電圧振幅と受信側のウエル電圧振幅が異なるなどの差異がある。
【００３２】
尚、これまで実施例で用いたダブルゲートＭＯＳＴ構造は、入力信号を上部ＭＯＳＴのゲートに入力し、下部のウエルに入力する電圧でＭＯＳＴ全体のＶＴを制御してきたが、それらの機能を逆にすることもできる。すなわち、入力信号をウエルに、またＶＴの制御電圧を上部ＭＯＳＴのゲートに入力する回路方式も可能である。
【産業上の利用可能性】
【００３３】
本発明により、低電圧化、低消費電力化、高速化または小型化された半導体装置が提供できる。
【図面の簡単な説明】
【００３４】
【図１】本発明が適用されたＣＭＯＳインバータの概略図である。
【図２】本発明で使用されるトランジスタの特性図。Ｌｇ、ｔＳＯＩ、ｔＢＯＸ、Ｎsubは、それぞれＭＯＳＴのゲート長、ＳＯＩ層の膜厚、ＢＯＸ層の膜厚、BOX下層のウエル不純物濃度である。
【図３】電圧コンバータの概略図である。
【図４】本発明の電源スイッチへの適用例である。
【図５】本発明の繰り返し回路ブロックへの適用例である。
【図６】本発明の電源スイッチの実施例である。
【図７】本発明を適用した差動アンプである。
【図８】本発明のＤＲＡＭセンス系への適用例である。
【図９】本発明のＣＭＯＳインバータとレベル変換回路の実施例である。
【図１０】実効ゲート電圧の動向、ならびに従来のバルクＣＭＯＳトランジスタ（上段のbulk）と本発明で使用される従来のＦＤ−ＳＯＩ  ＭＯＳトランジスタ（下段のＦＤ−ＳＯＩ）の閾値電圧のばらつきの比較（90ｎｍ、65ｎｍ、32ｎｍはデバイス寸法を示す。）。
【図１１】従来のＦＤ−ＳＯＩトランジスタの断面図と平面図。
【図１２】従来のＦＤ−ＳＯＩトランジスタの等価回路図。
【図１３】従来のＣＭＯＳインバータ。
【符号の説明】
【００３５】
ＩＮＶ・・・インバータ、ＣＮＶ・・・コンバータ、ＩＮ・・・入力端子、ＯＵＴ、ＯＵＴ’・・・出力端子、ＶＢＢ、ＶＤＤ、ＶＤＨ・・・電源電圧、Ｖｗｅｌｌ・・・ウエル電圧、ＶＴ・・・ＭＯＳＴの閾値電圧、ＣＯＲＥ・・・内部のコア回路、ＰＣ、ＰＣＢ・・・パワースイッチ回路への入力信号、ＢＬＫ・・・ワードドライバ・ブロック、ＷＬ０、ＷＬｎ-１・・・ワード線、ｂｌｋ０、ｂｌｋｍ-１・・・サブブロック、ＶＲＥＦ・・・参照電圧、/ＡＣＴ、ＡＣＴ・・・アンプの起動信号、ＤＬ０、 /ＤＬ０など・・・データ線、１…半導体基板、２…素子間分離絶縁膜、３…単結晶半導体薄膜、４…埋め込み酸化膜、５…ゲート絶縁膜、６…Ｎ型ウエル拡散層、７…Ｎ型ウエル拡散層、８…Ｎ型高濃度極薄ソース拡散層、９…Ｎ型高濃度極薄ドレイン拡散層、１０…Ｐ型高濃度極薄ソース拡散層、１１…Ｐ型高濃度極薄ドレイン拡散層、１２…ゲート側壁絶縁膜、１３、１４…Ｎ型容量低減用拡散層、１５、１６…Ｐ型容量低減用拡散層、２０…金属珪化物膜ゲート電極、２１…ソース、ドレイン積上げ半導体、２５、２６…閾電圧制御拡散層、３０…配線接続孔金属、３１…配線層間絶縁膜、４０…ゲート配線接続孔、４１…ウェル配線接続孔、４２…拡散層配線接続孔。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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