(57)【要約】【課題】比較的小さい回路規模で実現でき、動作環境の変動に対して駆動条件の変動が生じにくい液滴吐出装置を提供する。【解決手段】液滴の吐出を制御する圧電素子１２と、電圧レベルが互いに異なる複数の電源供給部１５，１６と、これら電源供給部１５，１６のいずれかから、圧電素子１２に対して選択的に電源を供給する選択制御部とを含む。この選択制御部が、圧電素子１２に対して電源を供給する電源供給部１５，１６を切り替える際に、予め定めた時間だけ、複数の電源供給部の出力端１５，１６をオープンとする制御を行う。【選択図】図１
2007307740.tif 000002
【特許請求の範囲】
【請求項１】
液滴の吐出を制御する圧電素子と、
供給する電圧が互いに異なる複数の電源供給部と、
前記複数の電源供給部のいずれかから、前記圧電素子に対して選択的に電源を供給する選択制御部と、
を含み、
前記選択制御部が、前記圧電素子に対して電源を供給する電源供給部を切り替える際に、予め定めた、非接続とする時間だけ、前記複数の電源供給部からの電圧を前記圧電素子に供給しないよう制御することを特徴とする液滴吐出装置。
【請求項２】
請求項１に記載の液滴吐出装置であって、
前記選択制御部は、前記複数の電源供給部の各々に対応して設けられ、各電源供給部から前記圧電素子への接続を制御するスイッチを備え、
前記圧電素子に対して電源を供給する電源供給部を切り替える際に、予め定めた、非接続とする時間だけ、前記電源供給部に対応して設けられたスイッチをいずれもオフとして、前記圧電素子への接続を切り離し、前記複数の電源供給部の出力端を前記圧電素子に接続しないよう制御することを特徴とする液滴吐出装置。
【請求項３】
請求項２に記載の液滴吐出装置であって、
前記選択制御部は、さらに、
電源を供給する時間に亘って稼働し、前記スイッチのいずれかを選択的にオンとする第１回路と、
前記第１回路が稼働している時間が経過すると、予め定めた、非接続とする時間だけ稼働し、前記スイッチをいずれもオフとする第２回路と、
を備え、前記第１回路と第２回路とを交互に稼働させることを特徴とする液滴吐出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インクを吐出して画像を形成するインクジェットプリンタ装置などに用いられる液滴吐出装置及びその制御方法に関する。
【背景技術】
【０００２】
インクジェットプリンタなどでは、ピエゾ素子などの圧電素子を用いて、インクタンク内に貯蔵したインク液から液滴を吐出させ、当該液滴を用紙上の目標位置に到達させることで画像を形成している。
【０００３】
ここで、ピエゾ素子などの圧電素子は、印加する電圧によってその伸縮量が制御される。すなわち、印加電圧を制御することで、伸縮制御を行い、この伸縮制御によりインクタンク内のインク液から液滴を発生させることとしている。
【０００４】
従来、この印加電圧の制御には、アナログ的に印加電圧を制御するアナログ波形方式と、１つ以上の電源電圧が供給する電圧及びＧＮＤ（グランド）レベルから、いずれかを選択的に圧電素子に印加させる矩形波形方式とがある。
【０００５】
初期においては、制御の容易性により、矩形波による駆動方式が採用されていたが、その後、近年までは、圧電素子を詳細に制御可能なアナログ駆動方式が広く利用されてきた。しかしながらアナログ駆動方式では、制御装置が大型化し、コストが大きくなるとともに、制御が複雑になるというデメリットがあり、例えば最近の長尺化（ノズル数が増大する）傾向にあるインクジェットプリンタのヘッド制御に不向きである。
【０００６】
そこで最近では、省電力、小型化、低コスト、制御の容易性の面から矩形波による駆動方式が見直されている。
【特許文献１】特許第３１９３１２６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、矩形波形方式による制御では、複数の電源電圧を適宜選択するために、選択の切り替えが正確に行われないと、電源間でショートが発生して誤作動の原因となっていた。ここで、圧電素子のドライバ回路にアナログ的手法を用いて電源間ショートを回避する手がある（特許文献１を参照）が、ドライバ回路の回路規模が大きくなる。このため例えばインクジェットプリンタのヘッドにこの技術を用いると、印刷速度向上のためにヘッドを長尺化する場合に回路規模の面から不利になる。また、アナログ的な回路であることから動作環境の変動（温度や経時変化など）による駆動条件の変動に対応する必要があり、かかる制御の手間がかかり現実的でない。
【０００８】
本発明は上記実情に鑑みて為されたもので、比較的小さい回路規模で実現でき、動作環境の変動に対して駆動条件の変動が生じにくい液滴吐出装置を提供することを、その目的の一つとする。
【課題を解決するための手段】
【０００９】
上記従来例の問題点を解決するための本発明は、液滴吐出装置であって、液滴の吐出を制御する圧電素子と、供給する電圧が互いに異なる複数の電源供給部と、前記複数の電源供給部のいずれかから、前記圧電素子に対して選択的に電源を供給する選択制御部と、を含み、前記選択制御部が、前記圧電素子に対して電源を供給する電源供給部を切り替える際に、予め定めた、非接続とする時間だけ、前記複数の電源供給部からの電圧を前記圧電素子に供給しないよう制御することを特徴としている。
【００１０】
ここで前記選択制御部は、前記複数の電源供給部の各々に対応して設けられ、各電源供給部から前記出力端への接続を制御するスイッチを備え、前記圧電素子に対して電源を供給する電源供給部を切り替える際に、予め定めた、非接続とする時間だけ、前記電源供給部に対応して設けられたスイッチをいずれもオフとして、前記圧電素子への接続を切り離し、前記複数の電源供給部の出力端を前記圧電素子に接続しないよう制御することとしてもよい。
【００１１】
また、前記選択制御部は、さらに、電源を供給する時間に亘って稼働し、前記スイッチのいずれかを選択的にオンとする第１回路と、前記第１回路が稼働している時間が経過すると、予め定めた、非接続とする時間だけ稼働し、前記スイッチをいずれもオフとする第２回路と、を備え、前記第１回路と第２回路とを交互に稼働させることとしてもよい。
【発明を実施するための最良の形態】
【００１２】
本発明の実施の形態について図面を参照しながら説明する。本発明の実施の形態に係る液滴吐出装置は、例えばインクジェットプリンタのヘッドなどに用いられる。このヘッドは、図１に例示すように、複数のインクジェットノズル１１と、各インクジェットノズル１１に対応して設けられる複数のピエゾ素子１２と、ピエゾ素子１２の各々に対応して設けられるドライバ回路１３と、制御回路１４と、第１電源１５と、第２電源１６とを含んで構成され、画像形成指示部２に接続される。
【００１３】
ここで画像形成指示部２は、各ピエゾ素子１２に印加する電圧を規定する電圧指示データと、その電圧の印加時間を表すタイムアップ値とを波形データとして出力する。
【００１４】
インクジェットノズル１１と、対応するピエゾ素子１２とは、図２（ａ）に断面を図示するように、積層して配置されている。ここでインクジェットノズル１１には、圧力室（Ｒ）から吐出口（Ｏ）までインク液が充填された状態にある。インク液の吐出時には、制御回路１４とドライバ回路１３とにより、ピエゾ素子１２に対して第１の電源電圧が印加され、ピエゾ素子１２が収縮制御されて圧力室（Ｒ）方向へインク液が引き込まれ（図２（ｂ））、次いで制御回路１４とドライバ回路１３とにより、ピエゾ素子１２に対して第２の電源電圧が印加され、ピエゾ素子１２が伸張制御されて圧力室（Ｒ）方向から吐出口（Ｏ）へとインク液が押し出される（図２（ｃ））。このときに、インク液滴が吐出口（Ｏ）から外部へ飛翔する。
【００１５】
本実施の形態では、第１電源電圧ＨＶ１を印加する第１電源１５と、第２電源電圧ＨＶ２を印加する第２電源１６とが設けられ、制御回路１４とドライバ回路１３が、電源電圧を、第１電源電圧から第２電源電圧へ切り替える課程で、上記第１電源１５と第２電源１６とがいずれもオープン（何にも接続されていない）と見なすことのできる状態になるようディジタル的な制御を行い、これにより第１電源１５と第２電源１６との短絡を回避する。以下、このような制御回路１４と、ドライバ回路１３とについて説明する。
【００１６】
ドライバ回路１３は、図３にその概略の回路を示すように、第１レベルシフタ２１、第２レベルシフタ２２、第３レベルシフタ２３、第１のＰ型ＭＯＳＦＥＴ（ＰＭＯＳ）２４、第２のＰ型ＭＯＳＦＥＴ（ＰＭＯＳ）２５、及びＮ型ＭＯＳＦＥＴ（ＮＭＯＳ）２６を含んで構成され、その出力端子（ＤＯ）には、対応するピエゾ素子１２の一端が接続される。なお、ピエゾ素子１２の他端は、グランド（ＧＮＤ）に接続される。これら第１のＰＭＯＳ２４、第２のＰＭＯＳ２５、ＮＭＯＳ２６がスイッチの一例として動作する。
【００１７】
また、制御回路１４は、図４に例示するように、波形生成部３１と、デコーダ部３２とを含んで構成される。
【００１８】
ドライバ回路１３の第１レベルシフタ２１は、バックゲート電圧ＶＤＤの供給を受けて動作する論理反転（ＮＯＴ）回路であり、ここでは、後に説明するデコーダ部３２からの出力信号Ｄ２の出力を反転し、電圧レベルを調整して第１のＰＭＯＳ２４のゲート端子（Ｇ）に出力する。
【００１９】
第２レベルシフタ２２は、バックゲート電圧ＶＤＤの供給を受けて動作する論理反転（ＮＯＴ）回路であり、ここでは、後に説明するデコーダ部３２からの出力信号Ｄ１の出力を反転し、電圧レベルを調整して第２のＰＭＯＳ２５のゲート端子（Ｇ）に出力する。
【００２０】
第３レベルシフタ２３は、バックゲート電圧ＶＤＤの供給を受けて動作するバッファ回路であり、後に説明するデコーダ部３２の出力する信号Ｄ３の電圧レベルを調整して、ＮＭＯＳ２６のゲート端子（Ｇ）に出力する。
【００２１】
第１のＰＭＯＳ２４のソース端子Ｓには第１電源１５が接続されて、第１電源電圧ＨＶ１が印加されており、ゲート端子（Ｇ）には、第１レベルシフタ２１の出力端が接続されている。ドレイン端子（Ｄ）は、ＮＭＯＳ２６のソース端子（Ｓ）に接続されるとともに、出力端子（ＤＯ）に接続される。また、この第１のＰＭＯＳ２４は、バックゲート端子（Ｂ）を備え、このバックゲート端子（Ｂ）にはバックゲート電圧ＶＤＤが印加されている。
【００２２】
第２のＰＭＯＳ２５のソース端子Ｓには第２電源１６が接続されて、第２電源電圧ＨＶ２が印加されており、ゲート端子（Ｇ）には、第２レベルシフタ２２の出力端が接続されている。ドレイン端子（Ｄ）は、ＮＭＯＳ２６のソース端子（Ｓ）に接続されるとともに、出力端子（ＤＯ）に接続される。また、この第２のＰＭＯＳ２５は、バックゲート端子（Ｂ）を備え、このバックゲート端子（Ｂ）にはバックゲート電圧ＶＤＤが印加されている。
【００２３】
ＮＭＯＳ２６のソース端子Ｓは、出力端子（ＤＯ）と、第１、第２のＰＭＯＳ２４，２５の各ドレイン端子（Ｄ）に接続されている。また、このＮＭＯＳ２６のゲート端子Ｇには、第３レベルシフタ２３の出力信号が印加され、ドレイン端子（Ｄ）とバックゲート端子（Ｂ）とはいずれもグランド（ＧＮＤ）に落とされている。
【００２４】
このＮＭＯＳ２６は、ゲート端子（Ｇ）に所定しきい値以上の電圧信号が印加される（「Ｈ」となる）と、そのソース端子（Ｓ）とドレイン端子（Ｄ）との間を導通し（オンの状態）、出力端子（ＤＯ）の電位をＧＮＤの電位とする。また、ＮＭＯＳ２６のゲート端子（Ｇ）に電圧信号が印加されていない状態（「Ｌ」の状態）では、そのソース端子（Ｓ）はＧＮＤに接続されたドレイン端子（Ｄ）から切り離された状態（オフの状態）となっている。
【００２５】
このようにＮＭＯＳ２６と第２のＰＭＯＳ２５とがオフの状態で、第１のＰＭＯＳ２４のゲート端子（Ｇ）に印加されている電圧信号が所定しきい値を下回る（「Ｌ」となる）と、第１のＰＭＯＳ２４のソース端子（Ｓ）とドレイン端子（Ｄ）との間が導通し、出力端子（ＤＯ）に、第１電源電圧ＨＶ１が供給される。同様に、ＮＭＯＳ２６と第１のＰＭＯＳ２４とがオフの状態で、第２のＰＭＯＳ２５のゲート端子（Ｇ）印加されている電圧信号が所定しきい値を下回る（「Ｌ」となる）と、第２のＰＭＯＳ２５のソース端子（Ｓ）とドレイン端子（Ｄ）との間が導通し、出力端子（ＤＯ）に、第２電源電圧ＨＶ２が供給される。また、第１のＰＭＯＳ２４と、第２のＰＭＯＳ２５とがオフの状態で、ＮＭＯＳ２６のゲート端子（Ｇ）に印加される電圧信号が所定しきい値を上回る（「Ｈ」となる）と、ＮＭＯＳ２６のソース端子（Ｓ）とドレイン端子（Ｄ）との間が導通し、出力端子（ＤＯ）にＧＮＤレベルが供給される。
【００２６】
また、制御回路１４の波形生成部３１は、ドライバ回路１３の各ＭＯＳＦＥＴ２４，２５，２６のスイッチング動作を制御させるための指示を、２ビットの信号として、デコーダ部３２に対して出力するものである。一例として、この２ビットの信号は、図５に例示するように、「００」（最上位、最下位のビットをそれぞれＶ２，Ｖ１とすると、Ｖ２＝０，Ｖ１＝０）のときを、第１、第２のＰＭＯＳ２４，２５及びＮＭＯＳ２６のすべてがオフ（いずれのＭＯＳＦＥＴのソース・ドレイン間も導通していない状態）とするべき旨（オープンとするべき旨）の指示とし、「０１」（Ｖ２＝０，Ｖ１＝１）のときを、ＮＭＯＳ２６をオンとするべき旨の指示とし、「１０」（Ｖ２＝１，Ｖ１＝０）のときを、第１のＰＭＯＳ２４をオンとして、出力端子（ＤＯ）に第１電源電圧ＨＶ１を供給する指示とし、「１１」（Ｖ２＝１，Ｖ１＝１）のときを、第２のＰＭＯＳ２５をオンとして、出力端子（ＤＯ）に第２電源電圧ＨＶ２を供給する指示とする。
【００２７】
すなわち、デコーダ部３２は、図５に示したように、
（ステート１）  Ｖ１＝０、Ｖ２＝０のとき、Ｄ１＝Ｌ，Ｄ２＝Ｌ，Ｄ３＝Ｌを出力し、
（ステート２）  Ｖ１＝１、Ｖ２＝０のとき、Ｄ１＝Ｌ，Ｄ２＝Ｌ，Ｄ３＝Ｈを出力し、
（ステート３）  Ｖ１＝０、Ｖ２＝１のとき、Ｄ１＝Ｈ，Ｄ２＝Ｌ，Ｄ３＝Ｌを出力し、
（ステート４）  Ｖ１＝１、Ｖ２＝１のとき、Ｄ１＝Ｈ，Ｄ２＝Ｈ，Ｄ３＝Ｌを出力する。
【００２８】
そして波形生成部３１は、「１１」から「１０」へ、または「１０」から「１１」へと出力信号を変化させる際に、これらの間を直接的に変化させず、当初の状態から予め定めた時間だけ、「０１」の出力信号を出力する。すなわち、「１０」→「１１」と変化させる場合、間に「００」の期間をはさみ、「１０」→「００」→「１１」と状態遷移させる。これにより、出力端子に対して、第１電源電圧１５とＧＮＤとが短絡することを防止している。
【００２９】
そのような波形生成部３１は、その回路例としては、図６に示すように、第１カウンタ４１、第２カウンタ４２、第１ＡＮＤ回路４３、第２ＡＮＤ回路４４、及びクロック発生部４５を含んで構成される。
【００３０】
この第１カウンタ４１は、第１回路を実現するものであり、第２カウンタ４２が出力するカウント開始信号の入力を受けて、そのカウンタ値（第１カウンタ値）を「０」にリセットし、出力信号を「Ｈ」レベルとする。そして、クロック発生部４５が出力するクロック信号の立ち上がり又は立ち下がりタイミングごとに、第１カウンタ値をインクリメントする。この第１カウンタ４１は、また、カウントアップ値の入力を受けて、第１カウンタ値が、このカウントアップ値に到達すると、出力信号を「Ｌ」レベルとする。
【００３１】
第２カウンタ４２は、第２回路を実現するものであり、第１カウンタ４１の出力信号が「Ｌ」レベルとなると、そのカウンタ値（第２カウンタ値）を「０」にリセットする。そして、クロック発生部４５が出力するクロック信号の立ち上がり又は立ち下がりタイミングごとに、第２カウンタ値をインクリメントする。この第２カウンタ４２は、また、オープン時間パラメータとして、リミット値の設定を受け入れており、第２カウンタ値が、このリミット値に到達すると、カウント開始信号を第１カウンタ４１へ出力する。
【００３２】
また、この波形生成部３１は、電圧指定データとして、２ビットの指示データの入力を受けている。この電圧指定データでは、その最下位ビットＷ１が「１」（「Ｈ」レベルの信号に対応するものとする）であり、最上位ビットＷ２が「０」（「Ｌ」レベルの信号に対応するものとする）であるときを、ピエゾ素子１２に対して第１電源１５の第１電源電圧ＨＶ１を印加する指示とし、その最下位ビットＷ１と最上位ビットＷ２とがいずれも「１」であるときを、ピエゾ素子１２に対して第２電源１６の第２電源電圧ＨＶ２を印加する指示とし、その最下位ビットＷ１が「１」であり、最上位ビットＷ２が「０」であるときを、ピエゾ素子１２に対してＧＮＤレベルを印加する指示とし、その最下位ビットＷ１と最上位ビットＷ２とがいずれも「０」であるときを、ピエゾ素子１２をオープンにする指示としているものとする。
【００３３】
第１ＡＮＤ回路４３は、入力される電圧指定データの最下位ビットＷ１の信号と、第１カウンタ４１の出力信号との論理積を演算して、その演算結果を出力信号の最下位ビットＶ１として出力する。また第２ＡＮＤ回路４４は、入力される電圧指定データの最上位ビットＷ２の信号と、第１カウンタ４１の出力信号との論理積を演算して、その演算結果を出力信号の最上位ビットＶ２として出力する。クロック発生部４５は、一定周期の矩形波であるクロック信号を生成して出力する。
【００３４】
次に本実施の形態の液滴吐出装置の動作について、図７を参照しつつ説明する。この波形生成部３１は、第１カウンタ４１の出力信号が「Ｈ」レベルにある間（指定されたカウントアップ値により定められる時間）は、入力される電圧指定データＷ１，Ｗ２をそのまま、指示Ｖ１，Ｖ２として出力する。
【００３５】
カウントアップ値によって定められる時間が経過すると、第１カウンタ４１の出力信号が「Ｌ」レベルとなるので、指示Ｖ１，Ｖ２はいずれも「Ｌ」レベル（つまり「０」）となる。そして、この時点から第２カウンタ４２のカウントが開始され、この間は第１カウンタ４１におけるカウントが行われないので、第１カウンタ４１の出力信号が「Ｌ」レベルのままとなり、オープン時間パラメータによって設定された時間だけ、指示Ｖ１，Ｖ２がいずれも「Ｌ」レベルの状態に維持される。
【００３６】
本実施の形態では、カウントアップ値は、７ビットのデータとして表現され、電圧指定データ（２ビット）ともに、全体で９ビットの波形データとして、画像形成指示部２から入力を受けることとしている。
【００３７】
本実施の形態は以上の構成を有してなるので、次のように動作することとなる。以下の動作説明では、一例として、ピエゾ素子１２の一つに注目し、この注目ピエゾ素子１２に対して、９．４マイクロ秒（μｓ）だけ第１電源電圧ＨＶ１を印加し（Ｓ１）、以下、１１．５μｓだけＧＮＤとし（Ｓ２）、…という波形データが、画像形成指示部２から出力されたとする。
【００３８】
まず、ステップＳ１においては、波形データはＷ１＝１、Ｗ２＝０、タイムアップ値「０１０１１１０」（十進数で「９４」）が出力される。注目ピエゾ素子１２に対応して設けられる波形生成部３１のクロック発生部４５は、０．１μｓごとに立ち上がる矩形波（つまり、１０ＭＨｚの矩形波）を出力しており、第１カウンタ４１と第２カウンタ４２とはいずれもカウント中は「１」ずつインクリメントを行うものとする。
【００３９】
当初、第１カウンタ４１がカウントを開始し、その第１カウンタ値がタイムアップ値となるまで、出力信号を「Ｈ」とする。このとき、第１、第２ＡＮＤ回路４３，４４は、それぞれに入力される電圧指定データＷ１，Ｗ２をそのまま、Ｖ１，Ｖ２として出力している。つまり、このステップＳ１では、波形生成部３１の出力信号はＶ１＝０（Ｌ），Ｖ２＝１（Ｈ）となる。
【００４０】
デコーダ部３２は、この波形生成部３１の出力信号に基づいて、Ｄ１＝Ｈ，Ｄ２＝Ｌ，Ｄ３＝Ｌの信号を出力する。これらの信号は、ドライバ回路１３において、第１、第２、第３のレベルシフタ２１，２２，２３により昇圧され、また、第１、第２のレベルシフタ２１，２２においてはその信号が反転されて、対応するＭＯＳＦＥＴ２４から２６に出力される。
【００４１】
この結果、第１のＰＭＯＳ２４がオンの状態となって、そのソース端子（Ｓ）からドレイン端子（Ｄ）が導通するようになり、第１のＰＭＯＳ２４のソース端子（Ｓ）に印加されている第１電源電圧ＨＶ１が出力端子（ＤＯ）を介して注目ピエゾ素子１２に第１電源電圧ＨＶ１が印加される。
【００４２】
なお、ピエゾ素子１２の容量性により、ピエゾ素子１２の両端の電位差は、急激には変化せず、立ち上がりはやや遅れる。
【００４３】
やがて、指定された９．４μｓが経過して第１カウンタ４１の第１カウンタ値がタイムアップ値となると、その出力信号が「Ｌ」となり、第２カウンタ４２が第２カウンタ値をリセットして、カウントを開始する。このとき、第１、第２ＡＮＤ回路４３，４４の出力信号は、いずれも「Ｌ」となる。つまり、Ｖ１＝Ｖ２＝０となる。このため、デコーダ部３２の出力は、Ｄ１＝Ｌ，Ｄ２＝Ｌ，Ｄ３＝Ｌとなり、第１、第２のＰＭＯＳ２４，２５も、ＮＭＯＳ２６もオフの状態となる。つまり出力端子（ＤＯ）は、第１、第２電源１５，１６のいずれにも、またＧＮＤにも導通していない状態（オープンの状態）となる。この間、ピエゾ素子１２の容量性のために、ピエゾ素子１２の両端の電位差は、第１電源電圧ＨＶ１に略維持される。
【００４４】
さらに第２カウンタ４２の第２カウンタ値が、事前に定められたリミット値に達すると、第２カウンタ４２が第１カウンタ４１へカウント開始信号を出力する。そして第１カウンタ４１が第１カウンタ値をリセットし、出力信号を「Ｈ」とする。このときには入力される波形データの電圧指定データＷ１，Ｗ２は、ＧＮＤを表す値、すなわちＷ１＝１，Ｗ２＝０となっており、タイムアップ値は「０１１００１１」（十進数で「１１５」）となっている。従って、この期間だけ波形生成部３１はＶ１＝１，Ｖ２＝０となる信号を出力する。
【００４５】
デコーダ部３２は、従って、Ｄ１＝Ｌ，Ｄ２＝Ｌ，Ｄ３＝Ｈを出力し、このデコーダ部３２の出力を受けて、ＮＭＯＳ２６がオンとなり、各ＰＭＯＳ２４，２５はオフの状態となる。従って、出力端子（ＤＯ）は、ＧＮＤに導通し、注目ピエゾ素子１２の両端の電位差は０となる。この場合も、ピエゾ素子１２の容量性によって、ＨＶ１から０への変化は放電特性に依存して、なだらかに変化する。
【００４６】
以下、１１．５μｓ後には、波形生成部３１の出力信号Ｖ１，Ｖ２がいずれも「Ｌ」となり、これによってデコーダ部３３の出力がＤ１＝Ｌ，Ｄ２＝Ｌ，Ｄ３＝Ｌとなって、第１、第２のＰＭＯＳ２４，２５も、ＮＭＯＳ２６もオフの状態となる。このとき出力端子（ＤＯ）は、再びオープンの状態となり、ピエゾ素子１２の両端の電位差は「０」に略維持される。
【００４７】
これ以降、同様にして、第１カウンタと第２カウンタとが交互に稼働し、注目ピエゾ素子１２に供給される電圧が変化するときに、必ずすべてのＭＯＳＦＥＴ２４，２５，２６がオフとなり、出力端子（ＤＯ）がオープンの状態となる時間、すなわち第１、第２電源１５、１６の出力端やＧＮＤが、出力端子（ＤＯ）へ接続されずに、オープンとなる時間（いわばガードタイム）が設けられることとなる。
【００４８】
このことにより、第１電源１５と、第２電源１６と、ＧＮＤとのうちいずれか２つ以上が出力端子（ＤＯ）に一斉に接続される機会が確実に阻止され、第１電源１５と、第２電源１６と、ＧＮＤとの間の短絡を防止できる。ここで本実施の形態によると、ガードタイムを生成する手段がディジタル回路で実現されており、比較的小さい回路規模で実現できる。またディジタル回路によって、複数電源間の短絡を防止する構成としたので、動作環境の変動に対して駆動条件の変動が生じにくい液滴吐出装置とすることができる。
【００４９】
さらに本実施の形態の波形生成部３１は、図６に示した例に限られず、図８に示すように、カウンタ５１と、２ビットシフトレジスタ５２と、論理和（ＯＲ）回路５３と、Ｔフリップフロップ回路５４と、第１ＡＮＤ回路４３と、第２ＡＮＤ回路４４と、クロック発生部４５とを含んで構成される。ここで図６の例によるものと同様の構成となるものについては同じ符号を付して、その説明を省略する。
【００５０】
この例において、カウンタ５１は、カウント信号が「Ｈ」となっている間、図６における第１カウンタ４１と同様に、クロック発生部４５が出力するクロック信号の立ち下がり（または立ち上がりでもよいが、ここでは説明のため、立ち下がりでカウントするものとする）のタイミングで、カウント値をインクリメントする。また、このカウンタ５１は、タイムアップ値の入力を受けて、カウント値がこのタイムアップ値に到達するまでは、出力信号を「Ｌ」とする。そしてカウント値がタイムアップ値に到達すると、出力信号を「Ｈ」とし、次のクロック信号の立ち下がりで出力信号を「Ｌ」に戻す。さらにカウンタ５１は、カウント信号が「Ｌ」となると、カウント値を「０」にリセットし、カウント信号が「Ｌ」である間は、カウント動作を行わない。
【００５１】
２ビットシフトレジスタ５２は、クロック発生部４５が出力するクロック信号の入力を受けて、当該カウンタ５１の出力信号を２クロック分だけ遅らせて出力する。ＯＲ回路５３は、カウンタ５１の出力信号と、２ビットシフトレジスタ５２の出力信号との論理和を演算し、これらのいずれかでも「Ｈ」であれば、「Ｈ」の出力信号を、Ｔフリップフロップ回路５４に出力する。
【００５２】
Ｔフリップフロップ回路５４は、入力信号が「Ｌ」であるときには、出力値を維持し、入力信号が「Ｈ」であるときに出力値を反転させるものである。このＴフリップフロップ回路５４の出力値は、カウンタ５１に対してカウント信号として入力される。すなわち、Ｔフリップフロップ回路５４は、当初は「Ｈ」の信号を出力しており、カウンタ５１の出力信号が「Ｈ」となると、出力値を「Ｌ」として、カウンタ５１のカウント値をリセットさせるとともに、カウントを停止させる。
【００５３】
そして、その２クロックだけ後に２ビットシフトレジスタ５２の出力信号が「Ｈ」となると、Ｔフリップフロップ回路５４は、再度出力値を「Ｈ」に反転させ、カウンタ５１にカウントを再開させる。
【００５４】
この態様では、第１ＡＮＤ回路４３は、入力される電圧指定データの最下位ビットＷ１の信号と、このＴフリップフロップ回路５４の出力値との論理積を演算して、その演算結果を出力信号の最下位ビットＶ１として出力する。また第２ＡＮＤ回路４４は、入力される電圧指定データの最上位ビットＷ２の信号と、Ｔフリップフロップ回路５４の出力値との論理積を演算して、その演算結果を出力信号の最上位ビットＶ２として出力する（図９を参照）。
【００５５】
このため、シフトレジスタの段数（遅延量）だけ、波形生成部３１の出力は、Ｖ１＝Ｖ２＝「Ｌ」（つまり０）となり、その間は、既に説明した例と同様に、ドライバ回路１３の出力端子（ＤＯ）はオープンの状態に維持される。すなわち、これによっても、ガードタイムを生成する手段がディジタル回路で実現されており、比較的小さい回路規模で実現できる。またディジタル回路によって、複数電源間の短絡を防止する構成としたので、動作環境の変動に対して駆動条件の変動が生じにくい液滴吐出装置とすることができる。
【００５６】
なお、ここまでの説明では、波形生成部３１をカウンタやシフトレジスタ、論理回路などの単純なディジタル回路で実現する例を示したが、これらはもちろんマイクロコンピュータなどのデバイスを用いてソフトウエア的に実現されてもよい。
【００５７】
また、ここでは便宜的にインクジェットプリンタにおけるインクの吐出に用いる例に基づいて本発明の実施の形態の液滴吐出装置を説明したが、これに限られるものではない。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態に係る液滴吐出装置の一例としてのインクジェットプリンタヘッドの概略構成例を表す図である。
【図２】本発明の実施の形態に係る液滴吐出装置の一例としてのインクジェットプリンタヘッドの概略動作例を表す説明図である。
【図３】本発明の実施の形態に係る液滴吐出装置のドライバ回路の例を表す概略回路図である。
【図４】本発明の実施の形態に係る液滴吐出装置における制御回路の例を表す構成ブロック図である。
【図５】本発明の実施の形態に係る液滴吐出装置での信号パターンの例を表す説明図である。
【図６】本発明の実施の形態に係る液滴吐出装置での波形生成部の例を表す概略構成図である。
【図７】本発明の実施の形態に係る液滴吐出装置の動作例を表すタイミングチャート図である。
【図８】本発明の実施の形態に係る液滴吐出装置での波形生成部の別の例を表す概略構成図である。
【図９】本発明の実施の形態に係る液滴吐出装置の別の動作例を表すタイミングチャート図である。
【符号の説明】
【００５９】
１１  インクジェットノズル、１２  ピエゾ素子、１３  ドライバ回路、１４  制御回路、１５  第１電源、１６  第２電源、２１  第１レベルシフタ、２２  第２レベルシフタ、２３  第３レベルシフタ、２４  第１のＰ型ＭＯＳＦＥＴ、２５  第２のＰ型ＭＯＳＦＥＴ、２６  Ｎ型ＭＯＳＦＥＴ、３１  波形生成部、３２  デコーダ部、４１  第１カウンタ、４２  第２カウンタ、４３  第１ＡＮＤ回路、４４  第２ＡＮＤ回路、４５  クロック発生部、５１  カウンタ、５２  ２ビットシフトレジスタ、５３  ＯＲ回路、５４  Ｔフリップフロップ回路。
【図１】
2007307740.tif 000003
【図２】
2007307740.tif 000004
【図３】
2007307740.tif 000005
【図４】
2007307740.tif 000006
【図５】
2007307740.tif 000007
【図６】
2007307740.tif 000008
【図７】
2007307740.tif 000009
【図８】
2007307740.tif 000010
【図９】
2007307740.tif 000011