(57)【要約】【課題】ニッケルシリサイド層を備えた半導体装置において、ニッケルシリサイドの異常成長のない均一なシリサイド層を形成することを目的とする。【解決手段】シリコン基板上にゲート電極を形成する工程と、ゲート電極の両側にサイドウォールを形成する工程と、シリコン基板上にシリサイド領域を形成する工程とを備え、シリサイド領域の形成工程の前にサイドウォール下のシリコン基板の表面領域にシリサイド化の反応阻害層を形成する。【選択図】図１
2007019205.tif 000002
【特許請求の範囲】
【請求項１】
絶縁ゲート型トランジスタを有する半導体装置において、
シリコン基板上に形成されたゲート電極と、
前記ゲート電極の両側に形成されたサイドウォールと、
前記シリコン基板上に形成されたシリサイド領域とを備え、
前記サイドウォール下の前記シリコン基板の表面領域にシリサイド化反応を阻害する元素を含むことを特徴とする半導体装置。
【請求項２】
絶縁ゲート型トランジスタを有する半導体装置において、
シリコン基板上に形成されたゲート電極と、
前記ゲート電極の両側に形成されたサイドウォールと、
前記シリコン基板の上部に形成されたソース・ドレイン層と、
前記ソース・ドレイン層上に形成されたシリサイド領域とを備え、
前記ソース・ドレイン層にシリサイド化反応を阻害する元素を含むことを特徴とする半導体装置。
【請求項３】
前記シリサイド化反応を阻害する元素は、炭素、窒素、フッ素、酸素の何れか１つ以上の元素からなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
絶縁ゲート型トランジスタを有する半導体装置の製造方法において、
シリコン基板上にゲート電極を形成する工程と、
前記ゲート電極の両側にサイドウォールを形成する工程と、
前記シリコン基板上にシリサイド領域を形成する工程とを備え、
前記シリサイド領域の形成工程の前に、前記サイドウォール下の前記シリコン基板の表面領域にシリサイド化の反応阻害層を形成することを特徴とする半導体装置の製造方法。
【請求項５】
前記反応阻害層は、前記サイドウォールの形成工程の前に、前記シリコン基板の表面領域にシリサイド化反応を阻害する元素を注入して形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記反応阻害層は、前記サイドウォールの形成工程の後に、前記シリコン基板の表面領域にシリサイド化反応を阻害する元素を回転注入して形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
絶縁ゲート型トランジスタを有する半導体装置の製造方法において、
シリコン基板上にゲート電極を形成する工程と、
前記ゲート電極の両側にサイドウォールを形成する工程と、
前記シリコン基板の上部にソース・ドレイン層を形成する工程と、
前記ソース・ドレイン層上にシリサイド領域を形成する工程とを備え、
前記シリサイド領域の形成工程の前に、前記ソース・ドレイン層の領域にシリサイド化の反応阻害層を形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記ソース・ドレイン層の形成工程において、前記反応阻害層は、ソース・ドレイン注入の後にシリサイド化反応を阻害する元素を注入して形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記シリサイド領域の形成工程は、前記シリコン基板上に高融点金属膜を形成する工程と、前記シリコン基板と前記高融点金属膜とを反応させる工程とを更に備え、
前記反応阻害層は、前記高融点金属膜の形成工程の前に、前記ソース・ドレイン層にシリサイド化反応を阻害する元素を注入して形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記シリサイド化反応を阻害する元素は、炭素、窒素、フッ素、酸素の何れか１つ以上の元素からなることを特徴とする請求項４、５、８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記シリサイド領域の形成工程は、前記シリコン基板上に高融点金属膜を形成する工程と、前記シリコン基板と前記高融点金属膜とを反応させる工程とを更に備え、
前記反応阻害層は、前記高融点金属膜の形成工程の前に、前記ソース・ドレイン層にシリサイド化反応を阻害する元素を含むガス中でプラズマ照射を行って形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１２】
前記シリサイド化反応を阻害する元素を含むガスは、ＣｘＦｙ、ＮＦ３、ＮＯｘ、ＣＯｘの何れか１つ以上のガスからなることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
絶縁ゲート型トランジスタを有する半導体装置の製造方法において、
シリコン基板上にゲート電極を形成する工程と、
前記ゲート電極の両側にサイドウォールを形成する工程と、
前記シリコン基板の上部にソース・ドレイン層を形成する工程と、
前記シリコン基板上に高融点金属膜を形成する工程と、
前記シリコン基板と前記高融点金属膜とを反応させ、前記ソース・ドレイン層上にシリサイド領域を形成する工程とを備え、
前記高融点金属膜の形成工程の前に、前記シリコン基板の表面にフッ素を含むガスと酸素ガスとの混合ガス中でプラズマ照射を行うことを特徴とする半導体装置の製造方法。
【請求項１４】
前記フッ素を含むガスは、ＣＨＦ３又はＣ／Ｆ比の高いＣｘＦｙであることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記フッ素を含むガスは、ＣｘＦｙ又はＮＦ３であることを特徴とする請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシリサイド化された領域（シリサイド領域）を有する半導体装置の製造方法に関し、特にニッケルシリサイドを有する半導体装置の製造方法及びその方法で製造された半導体装置に関する。
【背景技術】
【０００２】
従来から半導体集積回路の高速化のために、素子領域をシリサイド化することにより配線抵抗を低減する技術が用いられている。ＣＶＤ法やスパッタ法を用いたタングステンシリサイド、モリブデンシリサイド等が用いられていたが、半導体素子の微細化の進行とともに、自己整合的にシリサイドを形成できる、サリサイド法が今日では一般的なシリサイド形成の方法となっている。これはチタンやコバルトなどの金属をウェハ全面に成膜した後、一度目の熱処理を行うことで、シリサイド化反応を行う。その後、薬液を用いて電極のポリシリコンや素子のシリコン基板領域以外の部分に反応しないで残存する金属を除去した後、続いて、熱処理を行うことで、前記シリサイドの抵抗を低下させる方法である。この方法を用いることで、電極のポリシリコンや素子のシリコン基板領域にのみ、自己整合的に金属シリサイドを形成することができる。最近では半導体素子の微細化とともに、より低温で低抵抗の得られるニッケルシリサイドがチタンやコバルトに代わり用いられるようになってきている。
【０００３】
また、半導体素子ではアナログの抵抗素子を作成する場合に、シリサイド層の比抵抗は、抵抗素子として用いるには非常に小さいため、抵抗素子を用いる場合には、抵抗素子として用いる特定の素子領域のみをシリサイド化しない方法が用いられる。このような背景から、近年、抵抗素子として用いる特定の素子領域をシリサイド化しないプロセスを用いることにより、その素子領域を抵抗素子として利用するようになっている。
【０００４】
上述のようなシリサイド領域を有する半導体装置の製造方法が特許文献１に開示されている（第１の従来例）。以下、従来の技術による半導体装置の製造方法の一例について、図１５を用いて説明する。
【０００５】
まず、図１５（ａ）に示すように、シリコン基板１０１上にゲート絶縁膜（図示せず）を介してゲート電極１０２とその両側に形成されたサイドウォール１０３等とを含むＭＯＳ型トランジスタが形成されている。続いて、シリコン基板１０１上に形成されたトランジスタを覆うように絶縁膜としてのシリコン酸化膜１０４を堆積する。
【０００６】
続いて、シリコン酸化膜１０４上にリソグラフィー技術によりレジストパターン１０５を形成する。なお、レジストパターン１０５は抵抗素子１０６として利用するための後述するシリサイド層の形成が不要な領域（非サリサイド領域）を覆う位置のシリコン酸化膜１０４上に形成されている。
【０００７】
次に、図１５（ｂ）に示すように、異方性イオンエッチング法によってシリコン酸化膜１０４をエッチングすると、レジストパターン１０５がマスクとなってその直下の部分以外のシリコン酸化膜１０４が除去される。
【０００８】
続いて、図１５（ｃ）に示すように、レジストパターン１０５を通常の方法で除去する。この結果、抵抗素子１０６として用いる特定の素子領域上にのみ、シリサイド化ブロック用のシリコン酸化膜１０４が残される。
【０００９】
次に、図１５（ｄ）に示すように、高融点金属、例えばＴｉ（チタン）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）等をスパッタ法により堆積すると、シリコン基板１０１上の全面に高融点金属膜１０７が形成される。続いて、適当な熱処理工程によってシリサイド化アニール処理を行うことによりシリコン基板１０１と高融点金属膜１０７とを反応させると、シリサイド層１０８が形成される。
【００１０】
なお、このシリサイド化アニール処理に際して、ゲート電極１０２の側面及び抵抗素子１０６として利用する特定の素子領域の表面は、サイドウォール１０３及びシリコン酸化膜１０４で覆われているためにシリコン基板１０１と高融点金属膜１０７とが接触しないので、ゲート電極１０２の側面及び抵抗素子１０６として利用する特定の素子領域上にはシリサイド層１０８は形成されない。
【００１１】
次に、図１５（ｅ）に示すように、選択エッチングにより未反応の高融点金属膜１０７を除去した後で、低抵抗化アニール処理を行う。以上の工程により、シリサイド化ブロック用のシリコン酸化膜１０４が形成されなかったシリコン基板１０１のソース・ドレイン層（図示せず）の表面にシリサイド層１０８が形成され、これによりシリサイド層１０８と非シリサイド領域の抵抗素子１０６とが形成される。
【００１２】
ところで、上述したような従来の技術によりシリサイド化ブロック用のシリコン酸化膜１０４を形成するように異方性エッチングを行った場合には、その際に使用した混合ガス中の炭素及び酸素が、イオンエッチングに際して生じるウェハのセルフバイアスでの加速によりシリコン基板１０１中に打ち込まれるという問題がある。
【００１３】
このようなシリコン基板１０１中への炭素及び酸素の打ち込み、あるいはプラズマによるチャージングダメージ等により、シリコン基板１０１の表面付近に炭素及び酸素を含むダメージ層を形成されてしまうことで、シリサイド層１０８が不均一に形成されてしまうことになる。
【００１４】
そこで、上記のダメージ層を形成しないシリサイド層の形成方法が特許文献２に開示されている（第２の従来例）。これはシリサイド化ブロック用の絶縁膜を２層化することで、エッチング時のオーバーエッチング量を低減する方法である。この方法では、第２の絶縁膜を除去するエッチングをＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により行い、第１の絶縁膜の除去をウェットエッチングを用いて行う。以下、図１６を用いて説明する。
【００１５】
まず、図１６（ａ）に示すように、シリコン基板２０１上にゲート絶縁膜（図示せず）を介してゲート電極２０２とその両側に形成されたサイドウォール２０３等とを含むＭＯＳ型トランジスタが形成されている。続いて、シリコン基板２０１上に形成されたトランジスタを覆うように第１の絶縁膜としてシリコン酸化膜２０４と、第２の絶縁膜としてシリコン窒化膜２０５とを堆積する。続いて、シリコン窒化膜２０５上にリソグラフィー技術によりレジストパターン２０６を形成する。なお、レジストパターン２０６は抵抗素子２０７として利用するための後述するシリサイド層の形成が不要な領域（非サリサイド領域）を覆う位置のシリコン窒化膜２０５上に形成されている。
【００１６】
次に、図１６（ｂ）に示すように、異方性イオンエッチング法によってシリコン窒化膜２０５のみを除去すると、その下のシリコン酸化膜２０４は除去されないので、シリコン基板２０１表面にはＲＩＥでのダメージが入らない。
【００１７】
続いて、レジストパターン２０６とシリコン窒化膜２０５をマスクとして、シリコン酸化膜２０４をウェットエッチングで除去する。このとき、シリコン酸化膜２０４のウェットエッチングには主としてフッ化水素を用いる。この結果、抵抗素子２０７として用いる特定の素子領域上にのみ、シリサイド化ブロック用のシリコン窒化膜２０５とシリコン酸化膜２０４とが形成される。
【００１８】
次に、図１６（ｃ）に示すように、レジストパターン２０６を通常の方法で除去する。この後は、図１６（ｄ）〜（ｅ）に示すように、通常の方法で高融点金属膜２０８を堆積し、続いて、シリサイド層２０９を形成する。
【００１９】
ところで、上述したようなシリサイド化ブロック用の絶縁膜を２層化した場合には、異方性エッチングによるシリコン基板２０１へのダメージ層は低減できるものの、シリコン酸化膜２０４の膜厚によっては、シリコン窒化膜２０５のＲＩＥでのドライエッチ時にシリコン酸化膜２０４を突き破ってシリコン基板２０１にダメージを与えたり、レジストパターン２０６の残渣物などでシリサイド層２０９を形成したい部分にも薄い酸化膜やレジスト残渣が残ったりする問題があった。
【００２０】
このようなシリコン基板２０１表面に不均一なレジスト残渣や酸化膜残りがあると、シリサイド層２０９が不均一に形成されてしまうことになる。
【００２１】
更に、チタンやコバルトなどのシリサイド形成では、チタンやコバルトをスパッタする前に、Ａｒガスを用いて逆スパッタを行うことで、清浄で均一なシリコン基板のシリコン表面が得られるが、ニッケルの場合には、Ａｒガスを用いた逆スパッタでは、不均一なシリサイドが形成されてしまうため、Ａｒ逆スパッタを用いることができない。このため、ニッケルのシリサイド形成では、基板表面にある微量の酸素、炭素、窒素及びフッ素などの元素により、シリサイド化反応が影響を受けていることを示唆している。
【特許文献１】特開平１１−０９７６４９号公報
【特許文献２】特開２００４−１４６６１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
以上に説明したように、第１の従来例では、シリコン基板に打ち込まれた炭素及び酸素により、高融点金属膜とシリコン基板との界面でのシリサイド化反応が局所的に阻害され、この結果、シリサイド化反応が十分に進まなくなるという問題があった。また、第２の従来例でも、エッチングによるシリコン基板へのダメージ層は低減できるものの、シリコン酸化膜の膜厚によっては、シリコン窒化膜のＲＩＥでのドライエッチ時にシリコン酸化膜を突き破ってシリコン基板にダメージを与えたり、レジスト膜の残渣物などで、シリサイド領域を形成したい部分にも、薄い酸化膜やレジスト残渣が残ったりする問題があった。
【００２３】
これらのシリサイド化反応の不均一性は、シリサイド化が進まないという問題だけではなく、シリサイド化が進行しやすい部分と進行しにくい部分が共存した場合に、シリサイド化が進行しやすい部分で、急激なシリサイド化反応が発生する。このとき、図１７に示すように、異常成長したシリサイド層１０９がサイドウォール１０３下や、一部がゲート電極１０２下まで進行したり、ソース・ドレイン層（図示せず）を突き破ったりすることで、シリコン基板へのリーク電流の増加やソース・ドレイン間のリーク電流の増加を引き起こし、シリコン基板上に形成されたトランジスタのロジック回路としての特性を劣化させ、その結果としてロジックＬＳＩの性能の低下、品質の低下等を招来していた。
【００２４】
本発明は上記の課題を解決するためになされたものであり、シリコン基板中に打ち込まれた炭素及び酸素などや、基板表面のレジスト残渣による有機物などによる、高融点金属膜とシリコン基板との界面でのシリサイド化反応が局所的に阻害され、この結果、シリサイド化反応が十分に進まなくなるという問題を解決することを可能にした半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明の発明者らは、ニッケルの場合の不均一なシリサイド形成として、炭素や酸素のほかにフッ素や窒素も同様にシリサイド化反応を阻害していることを見出した。これらの元素を注入したシリコン基板にニッケルを堆積し、シリサイド化反応がおきる温度を詳細に調査した結果、何れの元素を注入した基板でも、ニッケルシリサイド化反応が遅くなることがわかった。また、デバイスの微細化に伴い、微細な素子部に埋め込まれたレジスト膜が、レジストを除去しても十分に取りきれず、一部が残渣となり残ってしまうこともわかった。
【００２６】
本発明はこれらの結果を鑑みてなされたものであり、本発明に係る第１の半導体装置は、絶縁ゲート型トランジスタを有する半導体装置において、シリコン基板上に形成されたゲート電極と、ゲート電極の両側に形成されたサイドウォールと、シリコン基板上に形成されたシリサイド領域とを備え、サイドウォール下のシリコン基板の表面領域にシリサイド化反応を阻害する元素を含むことを特徴とする。
【００２７】
上記の構成によれば、サイドウォール下の部分にシリサイド化反応を阻害する元素を存在させることで、サイドウォール下の表面領域へ進行する急激なシリサイド化反応を抑制することができる。
【００２８】
また、本発明に係る第２の半導体装置は、絶縁ゲート型トランジスタを有する半導体装置において、シリコン基板上に形成されたゲート電極と、ゲート電極の両側に形成されたサイドウォールと、シリコン基板の上部に形成されたソース・ドレイン層と、ソース・ドレイン層上に形成されたシリサイド領域とを備え、ソース・ドレイン層にシリサイド化反応を阻害する元素を含むことを特徴とする。
【００２９】
上記の構成によれば、ソース・ドレイン層の部分にシリサイド化反応を阻害する元素を存在させることで、ソース・ドレイン層の底部へ進行する急激なシリサイド化反応を抑制することができる。
【００３０】
上記の構成において、シリサイド化反応を阻害する元素は、炭素、窒素、フッ素、酸素の何れか１つ以上の元素からなることが好ましい。
【００３１】
また、本発明に係る第１の半導体装置の製造方法は、絶縁ゲート型トランジスタを有する半導体装置の製造方法において、シリコン基板上にゲート電極を形成する工程と、ゲート電極の両側にサイドウォールを形成する工程と、シリコン基板上にシリサイド領域を形成する工程とを備え、シリサイド領域の形成工程の前に、サイドウォール下のシリコン基板の表面領域にシリサイド化の反応阻害層を形成することを特徴とする。
【００３２】
上記の構成によれば、サイドウォール下の表面領域にシリサイド化の反応阻害層を形成することで、サイドウォール下の表面領域へ進行する急激なシリサイド化反応を抑制することができる。
【００３３】
上記の構成において、反応阻害層は、サイドウォールの形成工程の前に、シリコン基板の表面領域にシリサイド化反応を阻害する元素を注入して形成することが好ましい。
【００３４】
上記の構成において、反応阻害層は、サイドウォールの形成工程の後に、シリコン基板の表面領域にシリサイド化反応を阻害する元素を回転注入して形成することが好ましい。
【００３５】
上記の構成において、シリサイド化反応を阻害する元素は、炭素、窒素、フッ素、酸素の何れか１つ以上の元素からなることが好ましい。
【００３６】
また、本発明に係る第２の半導体装置の製造方法は、絶縁ゲート型トランジスタを有する半導体装置の製造方法において、シリコン基板上にゲート電極を形成する工程と、ゲート電極の両側にサイドウォールを形成する工程と、シリコン基板の上部にソース・ドレイン層を形成する工程と、ソース・ドレイン層上にシリサイド領域を形成する工程とを備え、シリサイド領域の形成工程の前に、ソース・ドレイン層の領域にシリサイド化の反応阻害層を形成することを特徴とする。
【００３７】
上記の構成によれば、ソース・ドレイン層の部分にシリサイド化の反応阻害層を形成することで、ソース・ドレイン層の底部へ進行する急激なシリサイド化反応を抑制することができる。
【００３８】
上記の構成において、ソース・ドレイン層の形成工程において、反応阻害層は、ソース・ドレイン注入の後にシリサイド化反応を阻害する元素を注入して形成することが好ましい。
【００３９】
上記の構成において、シリサイド領域の形成工程は、シリコン基板上に高融点金属膜を形成する工程と、シリコン基板と高融点金属膜とを反応させる工程とを更に備え、反応阻害層は、高融点金属膜の形成工程の前に、ソース・ドレイン層にシリサイド化反応を阻害する元素を注入して形成することが好ましい。
【００４０】
上記の構成において、シリサイド化反応を阻害する元素は、炭素、窒素、フッ素、酸素の何れか１つ以上の元素からなることが好ましい。
【００４１】
上記の構成において、シリサイド領域の形成工程は、シリコン基板上に高融点金属膜を形成する工程と、シリコン基板と高融点金属膜とを反応させる工程とを更に備え、反応阻害層は、高融点金属膜の形成工程の前に、ソース・ドレイン層にシリサイド化反応を阻害する元素を含むガス中でプラズマ照射を行って形成することが好ましい。
【００４２】
上記の構成において、シリサイド化反応を阻害する元素を含むガスは、ＣｘＦｙ、ＮＦ３、ＮＯｘ、ＣＯｘの何れか１つ以上のガスからなることが好ましい。
【００４３】
また、本発明に係る第３の半導体装置の製造方法は、絶縁ゲート型トランジスタを有する半導体装置の製造方法において、シリコン基板上にゲート電極を形成する工程と、ゲート電極の両側にサイドウォールを形成する工程と、シリコン基板の上部にソース・ドレイン層を形成する工程と、シリコン基板上に高融点金属膜を形成する工程と、シリコン基板と高融点金属膜とを反応させ、ソース・ドレイン層上にシリサイド領域を形成する工程とを備え、高融点金属膜の形成工程の前に、シリコン基板の表面にフッ素を含むガスと酸素ガスとの混合ガス中でプラズマ照射を行うことを特徴とする。
【００４４】
上記の構成において、フッ素を含むガスは、ＣＨＦ３又はＣ／Ｆ比の高いＣｘＦｙであることが好ましい。
【００４５】
上記の構成によれば、シリコン基板の表面に炭素を堆積することで、ソース・ドレイン層の底部へ進行する急激なシリサイド化反応を抑制してシリサイド化を均一に反応させることができる。
【００４６】
上記の構成において、フッ素を含むガスは、ＣｘＦｙ又はＮＦ３であることが好ましい。
【００４７】
上記の構成によれば、シリコン基板の表面に残っているレジスト残渣や基板表面に付着した大気中に含まれる炭素などを除去することで、ソース・ドレイン層の底部へ進行する急激なシリサイド化反応を抑制してシリサイド化を均一に反応させることができる。
【発明の効果】
【００４８】
本発明によると、サイドウォール下の基板領域やソース・ドレイン層などの局部的に進行する急激なシリサイド化反応を抑制し、均一なシリサイド層が形成されるので、シリサイド層がサイドウォール下まで進行したり、ソース・ドレイン層を突き破ったりすることはない。その結果として、シリコン基板へのリーク電流やソース・ドレイン間のリーク電流は増加しないので、システムＬＳＩの性能、歩留まり及び信頼性を向上することが可能となる。
【発明を実施するための最良の形態】
【００４９】
以下、本発明の各実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００５０】
（第１の実施形態）
本発明の第１の発明である一実施形態を示す。図１〜図２は、第１の実施形態に係る半導体装置を形成する製造工程を示す断面図である。図３は、半導体装置の要部を示す断面図である。
【００５１】
まず、図１（ａ）に示すように、シリコン基板１１上の素子領域にゲート絶縁膜（図示せず）を介してゲート電極１２が形成されている。
【００５２】
次に、図１（ｂ）に示すように、シリコン基板１１の表面に加速エネルギー３ｋｅＶ、注入量３Ｅ１４ａｔｏｍｓ／ｃｍ２で炭素をイオン注入する。このとき、エクステンションのソース・ドレイン注入も同時に行うが、炭素の注入は、炭素が均一に拡散するように、上記エクステンションのソース・ドレイン注入の後で行うことが望ましい。その後、９００℃でアニールを行う。
【００５３】
次に、図１（ｃ）に示すように、複層の絶縁膜からなるサイドウォール１３を形成する。なお、サイドウォール１３は単層構造であっても構わない。
【００５４】
次いで、図１（ｄ）に示すように、通常の素子を形成するようにソース・ドレイン注入を行った後、ソース・ドレイン層（図示せず）の活性化アニールを１０５０℃で行う。
【００５５】
次に、図１（ｅ）に示すように、シリコン基板１１上に形成されたトランジスタを覆うように絶縁膜としてのシリコン酸化膜１４を堆積する。
【００５６】
次に、図２（ａ）に示すように、シリコン酸化膜１４上にリソグラフィー技術によりレジストパターン１５を形成する。なお、レジストパターン１５は抵抗素子１６として利用するための後述するシリサイド層の形成が不要な領域（非サリサイド領域）を覆う位置のシリコン酸化膜１４上に形成されている。
【００５７】
次に、図２（ｂ）に示すように、異方性イオンエッチング法によってシリコン酸化膜１４をエッチングすると、レジストパターン１５がマスクとなってその直下の部分以外のシリコン酸化膜１４が除去される。
【００５８】
続いて、図２（ｃ）に示すように、レジストパターン１５を通常の方法で除去する。この結果、抵抗素子１６として用いる特定の素子領域上にのみ、シリサイド化ブロック用のシリコン酸化膜１４が残される。
【００５９】
次に、図２（ｄ）に示すように、高融点金属、例えばＮｉ（ニッケル）をスパッタ法により１０ｎｍの膜厚で堆積すると、シリコン基板１１上の全面に高融点金属膜１７が形成される。続いて、シリサイド化アニール処理としての３００℃の熱処理を行ってシリコン基板１１と高融点金属膜１７とを反応させると、シリサイド層１８が形成される。
【００６０】
なお、このシリサイド化アニール処理に際して、ゲート電極１２の側面及び抵抗素子１６として利用する特定の素子領域の表面は、サイドウォール１３及びシリコン酸化膜１４で覆われているためにシリコン基板１１と高融点金属膜１７とが接触しないので、ゲート電極１３の側面及び抵抗素子１６として利用する特定の素子領域上にはシリサイド層１８は形成されない。
【００６１】
次に、図２（ｅ）に示すように、選択エッチングにより未反応の高融点金属膜１７を除去した後で、低抵抗化アニール処理を行う。以上の工程により、シリサイド化ブロック用のシリコン酸化膜１４が形成されなかったシリコン基板１１のソース・ドレイン層（図示せず）の表面にシリサイド層１８が形成され、サイドウォール１３下の表面領域の方へ異常成長することのない均一なニッケルシリサイドが形成される。
【００６２】
なお、本実施形態では、炭素原子を注入する場合について説明したが、これに限らずフッ素、窒素、酸素でも同様の効果が得られる。また、ニッケルシリサイドを形成する場合について説明したが、これに限らずチタンやコバルトなどのシリサイドでも同様の効果が得られる。
【００６３】
以上のように、本実施形態の製造方法により形成された半導体装置は、図３に示すように、絶縁ゲート型トランジスタを有する半導体装置において、シリコン基板１１上に形成されたゲート電極１２と、ゲート電極１２の両側に形成されたサイドウォール１３と、シリコン基板１１上に形成されたシリサイド領域（図示せず）とを備え、サイドウォール１３下のシリコン基板１１の表面領域にシリサイド化反応を阻害する元素としての炭素、窒素、フッ素、酸素の何れか１つ以上の元素を含むシリサイド化の反応阻害層１９が形成されている。このように、サイドウォール下の部分に上記の元素を存在させる（反応阻害層１９を設ける）ことで、サイドウォール下の表面領域へ進行する急激なシリサイド化反応を抑制することができる。
【００６４】
（第１の実施形態の変形例）
第１の実施形態の半導体装置において、サイドウォール下への炭素などの元素の注入は次の製造方法でも実現することができる。図４〜図５は、第１の実施形態の変形例に係る半導体装置を形成する製造工程を示す断面図である。
【００６５】
まず、図４（ａ）に示すように、シリコン基板２１上の素子領域にゲート電極２２が形成されている。次いで、図４（ｂ）に示すように、複層の絶縁膜からなるサイドウォール２３を形成する。
【００６６】
次に、図４（ｃ）に示すように、炭素のイオン注入を加速エネルギー３ｋｅＶ、注入量３Ｅ１４ａｔｏｍｓ／ｃｍ２になるように、４５度の角度で角度注入を行う。このとき、ゲート電極２２を考慮して、４回転以上の回転注入を行うと、非対象性の少ないように炭素がサイドウォール２３下に注入できる。
【００６７】
次いで、図４（ｄ）に示すように、通常の方法でソース・ドレイン注入を行った後、ソース・ドレイン層（図示せず）の活性化アニールを１０５０℃で行う。
【００６８】
次に、図４（ｅ）に示すように、シリコン基板２１上に形成されたトランジスタを覆うように絶縁膜としてのシリコン酸化膜２４を堆積する。
【００６９】
次に、図５（ａ）に示すように、シリコン酸化膜２４上にリソグラフィー技術によりレジストパターン２５を形成する。なお、レジストパターン２５は抵抗素子２６として利用するための後述するシリサイド層の形成が不要な領域（非サリサイド領域）を覆う位置のシリコン酸化膜２４上に形成されている。
【００７０】
次に、図５（ｂ）に示すように、異方性イオンエッチング法によってシリコン酸化膜２４をエッチングし、レジストパターン２５がマスクとなってその直下の部分以外のシリコン酸化膜２４が除去される。
【００７１】
続いて、図５（ｃ）に示すように、レジストパターン２５を通常の方法で除去する。この結果、抵抗素子２６として用いる特定の素子領域上にのみ、シリサイド化ブロック用のシリコン酸化膜２４が残される。
【００７２】
次に、図５（ｄ）に示すように、高融点金属、例えばＮｉ（ニッケル）をスパッタ法により１０ｎｍの膜厚で堆積すると、シリコン基板２１上の全面に高融点金属膜２７が形成される。続いて、シリサイド化アニール処理としての３００℃の熱処理を行ってシリコン基板２１と高融点金属膜２７とを反応させると、シリサイド層２８が形成される。
【００７３】
次に、図５（ｅ）に示すように、選択エッチングにより未反応の高融点金属膜２７を除去した後で、低抵抗化アニール処理を行う。以上の工程により、シリサイド化ブロック用のシリコン酸化膜２４が形成されなかったシリコン基板２１のソース・ドレイン層（図示せず）の表面にシリサイド層２８が形成され、サイドウォール２３下の表面領域の方へ異常成長することのない均一なニッケルシリサイドが形成される。
【００７４】
（第２の実施形態）
本発明の第２の発明である一実施形態を示す。図６〜図７は、第２の実施形態に係る半導体装置を形成する製造工程を示す断面図である。図８は、半導体装置の要部を示す断面図である。
【００７５】
まず、図６（ａ）に示すように、シリコン基板３１の素子領域上にゲート絶縁膜（図示せず）を介してゲート電極３２が形成されている。次いで、図６（ｂ）に示すように、複層の絶縁膜からなるサイドウォール３３を形成する。
【００７６】
次に、図６（ｃ）に示すように、通常の方法でソース・ドレイン注入を行う。次いで、図６（ｄ）に示すように、炭素のイオン注入を加速エネルギー３ｋｅＶ、注入量８Ｅ１４ａｔｏｍｓ／ｃｍ２になるように、０度で注入を行った後、ソース・ドレイン層（図示せず）の活性化アニールを１０５０℃で行う。
【００７７】
次に、図６（ｅ）に示すように、シリコン基板３１上に形成されたトランジスタを覆うように絶縁膜としてのシリコン酸化膜３４を堆積する。
【００７８】
次に、図７（ａ）に示すように、シリコン酸化膜３４上にはリソグラフィー技術によりレジストパターン３５を形成する。なお、レジストパターン３５は抵抗素子３６として利用するための後述するシリサイド層の形成が不要な領域（非サリサイド領域）を覆う位置のシリコン酸化膜３４上に形成されている。
【００７９】
次に、図７（ｂ）に示すように、異方性イオンエッチング法によってシリコン酸化膜３４をエッチングし、レジストパターン３５がマスクとなってその直下の部分以外のシリコン酸化膜３４が除去される。
【００８０】
続いて、図７（ｃ）に示すように、レジストパターン３５を通常の方法で除去する。この結果、抵抗素子３６として用いる特定の素子領域上にのみ、シリサイド化ブロック用のシリコン酸化膜３４が残される。
【００８１】
次に、図７（ｄ）に示すように、高融点金属、例えばＮｉ（ニッケル）をスパッタ法により１０ｎｍの膜厚で堆積すると、シリコン基板１１上の全面に高融点金属膜３７が形成される。続いて、シリサイド化アニール処理としての３５０℃の熱処理を行ってシリコン基板３１と高融点金属膜３７とを反応させると、シリサイド層３８が形成される。
【００８２】
なお、このシリサイド化アニール処理に際して、処理温度を上げることにより、炭素が注入されたソース・ドレイン層（図示せず）でもシリサイド層３８を正常に形成することが可能となる。また、ゲート電極３２の側面及び抵抗素子３６として利用する特定の素子領域の表面は、サイドウォール３３及びシリコン酸化膜３４で覆われているためにシリコン基板３１と高融点金属膜３７とが接触しないので、ゲート電極３２の側面及び抵抗素子３６として利用する特定の素子領域上にはシリサイド層３８は形成されない。
【００８３】
次に、図７（ｅ）に示すように、選択エッチングにより未反応の高融点金属膜３７を除去した後で、低抵抗化アニール処理を行う。以上の工程により、シリサイド化ブロック用のシリコン酸化膜３４が形成されなかったシリコン基板３１のソース・ドレイン層（図示せず）の表面にシリサイド層３８が形成され、ソース・ドレイン層の底部の方へ異常成長することのない均一なニッケルシリサイドが形成される。
【００８４】
なお、本実施形態では、炭素原子をイオン注入する場合について説明したが、これに限らずフッ素、窒素、酸素でも同様の効果が得られる。また、ニッケルシリサイドを形成する場合について説明したが、これに限らずチタンやコバルトなどのシリサイドでも同様の効果が得られる。
【００８５】
以上のように、本実施形態の製造方法により形成された半導体装置は、図８に示すように、絶縁ゲート型トランジスタを有する半導体装置において、シリコン基板３１上に形成されたゲート電極３２と、ゲート電極３２の両側に形成されたサイドウォール３３と、シリコン基板３１の上部に形成されたソース・ドレイン層（図示せず）と、ソース・ドレイン層上に形成されたシリサイド領域（図示せず）とを備え、ソース・ドレイン層にシリサイド化反応を阻害する元素としての炭素、窒素、フッ素、酸素の何れか１つ以上の元素を含むシリサイド化の反応阻害層３９が形成されている。このように、ソース・ドレイン層の部分に上記の元素を存在させる（反応阻害層３９を設ける）ことで、ソース・ドレイン層の底部へ進行する急激なシリサイド化反応を抑制することができる。
【００８６】
（第２の実施形態の変形例）
第２の実施形態の半導体装置において、ソース・ドレイン層への炭素などの元素の注入は次の製造方法でも実現することができる。図９〜図１０は、第２の実施形態の変形例に係る半導体装置を形成する製造工程を示す断面図である。
【００８７】
まず、図９（ａ）に示すように、シリコン基板４１の素子領域上にゲート絶縁膜（図示せず）を介してゲート電極４２が形成されている。次いで、図９（ｂ）に示すように、複層の絶縁膜からなるサイドウォール４３を形成する。
【００８８】
次に、図９（ｃ）に示すように、通常の方法でソース・ドレイン注入を行った後、ソース・ドレイン層（図示せず）の活性化アニールを１０５０℃で行う。
【００８９】
次に、図９（ｄ）に示すように、シリコン基板４１上に形成されたトランジスタを覆うように絶縁膜としてのシリコン酸化膜４４を堆積する。
【００９０】
次に、図１０（ａ）に示すように、シリコン酸化膜４４上にはリソグラフィー技術によりレジストパターン４５を形成する。なお、レジストパターン４５は抵抗素子４６として利用するための後述するシリサイド層の形成が不要な領域（非サリサイド領域）を覆う位置のシリコン酸化膜４４上に形成されている。
【００９１】
次に、図１０（ｂ）に示すように、異方性イオンエッチング法によってシリコン酸化膜４４をエッチングし、レジストパターン４５がマスクとなってその直下の部分以外のシリコン酸化膜４４が除去される。
【００９２】
続いて、図１０（ｃ）に示すように、レジストパターン４５を通常の方法で除去する。この結果、抵抗素子４６として用いる特定の素子領域上にのみ、シリサイド化ブロック用のシリコン酸化膜４４が残される。次いで、炭素のイオン注入を加速エネルギー３ｋｅＶ、注入量８Ｅ１４ａｔｏｍｓ／ｃｍ２になるように、０度で注入を行う。
【００９３】
次に、図１０（ｄ）に示すように、高融点金属、例えばＮｉ（ニッケル）をスパッタ法により１０ｎｍの膜厚で堆積すると、シリコン基板４１上の全面に高融点金属膜４７が形成される。続いて、シリサイド化アニール処理としての３５０℃の熱処理を行ってシリコン基板４１と高融点金属膜４７とを反応させると、シリサイド層４８が形成される。
【００９４】
なお、このシリサイド化アニール処理に際して、処理温度を上げることにより、炭素が注入されたソース・ドレイン層（図示せず）でもシリサイド層４８を正常に形成することが可能となる。
【００９５】
次に、図１０（ｅ）に示すように、選択エッチングにより未反応の高融点金属膜４７を除去した後で、低抵抗化アニール処理を行う。以上の工程により、シリサイド化ブロック用のシリコン酸化膜４４が形成されなかったシリコン基板４１のソース・ドレイン層（図示せず）の表面にシリサイド層４８が形成され、ソース・ドレイン層の底部の方へ異常成長することのない均一なニッケルシリサイドが形成される。
【００９６】
なお、本実施形態では、炭素原子をイオン注入する場合について説明したが、これに代えて、例えばＣＦ系のガス中でプラズマ照射を行うことで、ソース・ドレイン層の表面に炭素を導入することもできる。また、炭素を導入する代わりに、ＮＦ３、ＮＯｘ、ＣＯｘなどのガスを用いてフッ素、窒素、酸素を導入しても同様の効果が得られる。
【００９７】
（第３の実施形態）
本発明の第３の発明である一実施形態を示す。図１１〜図１２は、第３の実施形態に係る半導体装置を形成する製造工程を示す断面図である。
【００９８】
まず、図１１（ａ）に示すように、シリコン基板５１の素子領域上にゲート絶縁膜（図示せず）を介してゲート電極５２が形成されている。次いで、図１１（ｂ）に示すように、複層の絶縁膜からなるサイドウォール５３を形成する。
【００９９】
次に、図１１（ｃ）に示すように、通常の方法でソース・ドレイン注入を行った後、ソース・ドレイン層（図示せず）の活性化アニールを１０５０℃で行う。
【０１００】
次に、図１１（ｄ）に示すように、シリコン基板５１上に形成されたトランジスタを覆うように絶縁膜としてのシリコン酸化膜５４を堆積する。
【０１０１】
次に、図１２（ａ）に示すように、シリコン酸化膜５４上にはリソグラフィー技術によりレジストパターン５５を形成する。なお、レジストパターン５５は抵抗素子５６として利用するための後述するシリサイド層の形成が不要な領域（非サリサイド領域）を覆う位置のシリコン酸化膜５４上に形成されている。
【０１０２】
次に、図１２（ｂ）に示すように、異方性イオンエッチング法によってシリコン酸化膜５４をエッチングし、レジストパターン５５がマスクとなってその直下の部分以外のシリコン酸化膜５４が除去される。
【０１０３】
続いて、図１２（ｃ）に示すように、レジストパターン５５を通常の方法で除去する。この結果、抵抗素子５６として用いる特定の素子領域上にのみ、シリサイド化ブロック用のシリコン酸化膜５４が残される。次いで、流量３ｓｃｃｍのＣＨＦ３と流量３０ｓｃｃｍのＯ２とを含む混合ガスを用い、１３．５６ＭＨｚの高周波電源を用いて、パワー３ｋＷ、基板温度１００℃の条件で１５秒間のプラズマ照射を行うと、シリコン酸化膜５４で覆われた以外の素子領域でシリコン基板５１の表面に炭素が堆積される。
【０１０４】
次に、図１２（ｄ）に示すように、高融点金属、例えばＮｉ（ニッケル）をスパッタ法により１０ｎｍの膜厚で堆積すると、シリコン基板５１上の全面に高融点金属膜５７が形成される。続いて、シリサイド化アニール処理としての３５０℃の熱処理を行ってシリコン基板５１と高融点金属膜５７とを反応させると、シリサイド層５８が形成される。
【０１０５】
なお、このシリサイド化アニール処理に際して、処理温度を上げることにより、炭素が堆積されたソース・ドレイン層（図示せず）でもシリサイド層５８を正常に形成することが可能となる。
【０１０６】
次に、図１２（ｅ）に示すように、選択エッチングにより未反応の高融点金属膜５７を除去した後で、低抵抗化アニール処理を行う。以上の工程により、シリサイド化ブロック用のシリコン酸化膜５４が形成されなかったシリコン基板５１のソース・ドレイン層（図示せず）の表面にシリサイド層５８が形成され、ソース・ドレイン層の底部の方へ異常成長することのない均一なニッケルシリサイドが形成される。
【０１０７】
なお、本実施形態では、ＣＨＦ３ガスを用いて炭素を堆積する場合について説明したが、これに限らずＣ／Ｆ比の高いＣ４Ｆ８などＣｘＦｙガスでも同様の効果が得られる。
【０１０８】
（第４の実施形態）
本発明の第４の発明である一実施形態を示す。図１３〜図１４は、第４の実施形態に係る半導体装置を形成する製造工程を示す断面図である。
【０１０９】
まず、図１３（ａ）に示すように、シリコン基板６１の素子領域上にゲート絶縁膜（図示せず）を介してゲート電極６２が形成されている。次いで、図１３（ｂ）に示すように、複層の絶縁膜からなるサイドウォール６３を形成する。
【０１１０】
次に、図１３（ｃ）に示すように、通常の方法でソース・ドレイン注入を行った後、ソース・ドレイン層（図示せず）の活性化アニールを１０５０℃で行う。
【０１１１】
次に、図１３（ｄ）に示すように、シリコン基板６１上に形成されたトランジスタを覆うように絶縁膜としてのシリコン酸化膜６４を堆積する。
【０１１２】
次に、図１４（ａ）に示すように、シリコン酸化膜６４上にはリソグラフィー技術によりレジストパターン６５を形成する。なお、レジストパターン６５は抵抗素子６６として利用するための後述するシリサイド層の形成が不要な領域（非サリサイド領域）を覆う位置のシリコン酸化膜６４上に形成されている。
【０１１３】
次に、図１４（ｂ）に示すように、異方性イオンエッチング法によってシリコン酸化膜６４をエッチングし、レジストパターン６５がマスクとなってその直下の部分以外のシリコン酸化膜６４が除去される。
【０１１４】
続いて、図１４（ｃ）に示すように、レジストパターン６５を通常の方法で除去する。この結果、抵抗素子６６として用いる特定の素子領域上にのみ、シリサイド化ブロック用のシリコン酸化膜６４が残される。次いで、流量３ｓｃｃｍのＣＦ４と流量３０ｓｃｃｍのＯ２とを含む混合ガスを用い、１３．５６ＭＨｚの高周波電源を用いて、パワー１ｋＷ、基板温度１００℃の条件で３０秒間のプラズマ照射を行うと、シリコン基板６１の表面に残っているレジスト残渣や基板表面に付着した大気中に含まれる炭素などが除去される。
【０１１５】
次に、図１４（ｄ）に示すように、高融点金属、例えばＮｉ（ニッケル）をスパッタ法により１０ｎｍの膜厚で堆積すると、シリコン基板６１上の全面に高融点金属膜６７が形成される。続いて、シリサイド化アニール処理としての３００℃の熱処理を行ってシリコン基板６１と高融点金属膜６７とを反応させると、シリサイド層６８が形成される。
【０１１６】
なお、このシリサイド化アニール処理に際して、ゲート電極６２の側面及び抵抗素子６６として利用する特定の素子領域の表面は、サイドウォール６３及びシリコン酸化膜６４で覆われているためにシリコン基板６１と高融点金属膜６７とが接触しないので、ゲート電極６３の側面及び抵抗素子６６として利用する特定の素子領域上にはシリサイド層６８は形成されない。
【０１１７】
次に、図１４（ｅ）に示すように、選択エッチングにより未反応の高融点金属膜６７を除去した後で、低抵抗化アニール処理を行う。以上の工程により、シリサイド化ブロック用のシリコン酸化膜６４が形成されなかったシリコン基板６１のソース・ドレイン層（図示せず）の表面にシリサイド層６８が形成され、ソース・ドレイン層の底部の方へ異常成長することのない均一なニッケルシリサイドが形成される。
【０１１８】
なお、本実施形態では、ＣＦ４とＯ２の混合ガスを用いて炭素を除去する場合について説明したが、これに限らずＮＦ３とＯ２の混合ガスでも同様の効果が得られる。
【産業上の利用可能性】
【０１１９】
以上説明したように、本発明は、シリサイド領域を備えた半導体装置等に有用である。
【図面の簡単な説明】
【０１２０】
【図１】第１の実施形態に係る半導体装置の製造工程を示す断面図
【図２】第１の実施形態に係る半導体装置の製造工程を示す断面図
【図３】第１の実施形態に係る半導体装置の要部を示す断面図
【図４】第１の実施形態の変形例に係る半導体装置の製造工程を示す断面図
【図５】第１の実施形態の変形例に係る半導体装置の製造工程を示す断面図
【図６】第２の実施形態に係る半導体装置の製造工程を示す断面図
【図７】第２の実施形態に係る半導体装置の製造工程を示す断面図
【図８】第２の実施形態に係る半導体装置の要部を示す断面図
【図９】第２の実施形態の変形例に係る半導体装置の製造工程を示す断面図
【図１０】第２の実施形態の変形例に係る半導体装置の製造工程を示す断面図
【図１１】第３の実施形態に係る半導体装置の製造工程を示す断面図
【図１２】第３の実施形態に係る半導体装置の製造工程を示す断面図
【図１３】第４の実施形態に係る半導体装置の製造工程を示す断面図
【図１４】第４の実施形態に係る半導体装置の製造工程を示す断面図
【図１５】第１の従来例の半導体装置の製造工程を示す断面図
【図１６】第２の従来例の半導体装置の製造工程を示す断面図
【図１７】第１の従来例の半導体装置の要部を示す断面図
【符号の説明】
【０１２１】
１１、２１、３１、４１、５１、６１  シリコン基板
１２、２２、３２、４２、５２、６２  ゲート電極
１３、２３、３３、４３、５３、６３  サイドウォール
１４、２４、３４、４４、５４、６４  シリコン酸化膜
１５、２５、３５、４５、５５、６５  レジストパターン
１６、２６、３６、４６、５６、６６  抵抗素子
１７、２７、３７、４７、５７、６７  高融点金属膜
１８、２８、３８、４８、５８、６８  シリサイド層
１９、３９  反応阻害層
【図１】
2007019205.tif 000003
【図２】
2007019205.tif 000004
【図３】
2007019205.tif 000005
【図４】
2007019205.tif 000006
【図５】
2007019205.tif 000007
【図６】
2007019205.tif 000008
【図７】
2007019205.tif 000009
【図８】
2007019205.tif 000010
【図９】
2007019205.tif 000011
【図１０】
2007019205.tif 000012
【図１１】
2007019205.tif 000013
【図１２】
2007019205.tif 000014
【図１３】
2007019205.tif 000015
【図１４】
2007019205.tif 000016
【図１５】
2007019205.tif 000017
【図１６】
2007019205.tif 000018
【図１７】
2007019205.tif 000019