(57)【要約】【課題】半導体集積回路の設計において、電圧降下に関連する回路安定性や歩留まりを確保するための再設計や長時間を要する設計工程の繰り返しの試行回数を低減する。【解決手段】半導体集積回路設計方法において、取得可能な情報の範囲内で解析対象の電源モデルを選定し（Ｓ１０１）、チップレベルあるいは下位モジュールレベルの初期配置を仮定して作成した電圧降下傾向の情報を作成し（Ｓ１０２）、この情報をもとに、設計初期に決まってくる電圧降下傾向に対応したセル、マクロ及びトランジスタの密度分布を見積もる（Ｓ１０３）。そして、配置密度分布情報を定量的設計情報として設計に盛り込む（Ｓ１０４）。【選択図】図１
2007095811.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の設計方法において、
電源モデルを選定する電源モデル選定ステップと、
前記電源モデル選定ステップにて得られた電源モデルのチップレベル又は下位モジュールレベルの電圧降下傾向の情報を作成する情報作成ステップと、
前記情報作成ステップにて作成された電圧降下傾向の情報に基づいて、前記半導体集積回路の設計初期段階で見積もる電圧降下傾向に従ってセル及びトランジスタの配置密度分布を作成する配置密度分布作成ステップと、
前記配置密度分布作成ステップにて作成された配置密度分布の情報を設計情報に変換する配置密度分布指示ステップとを有することを特徴とする半導体集積回路設計方法。
【請求項２】
前記電源モデル選定ステップは、
少なくとも１つの電源設計情報の指定を行う第１の指定手段と、
少なくとも１つの回路仕様情報の指定を行う第２の指定手段と、
少なくとも１つの初期セル、マクロ配置情報の指定を行う第３の指定手段と、
少なくとも１つの物理特性情報の指定を行う第４の指定手段と、
前記第１、前記第２、前記第３、及び前記第４の指定手段により指定されていない情報を既定の基本情報で自動補完する指定情報の選択的入力受付手段とにより実行されることを特徴とする請求項１記載の半導体集積回路設計方法。
【請求項３】
前記電源モデル選定ステップは、
電源を模した仮電源モデルと前記電源以外の配置済みのトランジスタを模した概略配置モデルとの組み合わせ或いは設計データより電源を抽出した電源モデルと前記概略配置モデルとの組み合わせから電圧解析用回路モデルを作成する電圧解析モデル合成手段により実行されることを特徴とする請求項１記載の半導体集積回路設計方法。
【請求項４】
前記配置密度分布作成ステップは、
電圧降下傾向のデータ、少なくとも１つの電気特性情報の詳細化手段、及び少なくとも１つの回路仕様情報の詳細化手段と、
前記電気特性情報の詳細化手段及び前記回路仕様情報の詳細化手段により配置密度分布データに変換する電圧降下−配置密度変換手段とにより実行されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路設計方法。
【請求項５】
前記配置密度分布指示ステップは、
設計ツールの仕様上の制約を満たすための設計ツール情報の指定手段及び回路の設計情報の詳細化を行う回路仕様情報の詳細化手段で指定された情報に基づいて、フロアプラン構成単位或いは指定した格子で配置密度制御の境界を設定する配置密度制御境界の設定手段と、
前記配置密度制御境界の設定手段により設定される各々の領域に、電圧降下を緩和する配置指示データを作成する配置密度−配置指示変換手段とにより実行され、電圧降下を緩和する配置密度分布データを得ることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路設計方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体集積回路設計方法を実行する半導体集積回路設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路設計方法及び装置に関し、特に、半導体集積回路におけるトランジスタの動作電圧のチップ内ばらつきを低減するための電源配線設計とトランジスタ及びセル配置に関する。
【背景技術】
【０００２】
半導体集積回路の設計において、ゲートに供給される電圧にはチップ内で設計の初期段階で決まる降下傾向があり、一般的に電源電圧は電源パッドに近いチップ周辺で電圧降下が少なく、中央部へ向かう程電圧降下の大きい傾向にある。電圧降下はトランジスタの反応速度の劣化を起こし、遅延時間解析に影響を及ぼすことが知られている。このため、設計段階では電圧降下傾向を考慮する目的でタイミングマージンを設定しこのマージンを遅延時間制約に盛り込んだ形での遅延時間解析で動作仕様を満たすことで、設計の品質を保証してきた。すなわち、電圧降下の許容幅を遅延時間に焼き直す形で動作保証を行うのが一般的な設計方法であった。このような課題に対して従来の設計方法では、使用するセルとマクロの品種を変えて対応するものがあった。つまり、セル、マクロライブラリを遅延時間や遅延マージンに応じて並び替え、チップ中央部ほど電圧降下に耐性のあるセル、マクロを使って電圧降下に合わせて定性的にドーナツ状の配置制約を課するという方法が考案されている（例えば、特許文献１参照）。
【０００３】
また、電圧降下のもうひとつの設計への影響としてノイズ耐性が弱くなることが上げられる。従来技術では、チップ内の電圧降下傾向に則してノイズ耐性を高める方法として、電圧降下レベルに応じた電源補強をパスコンデンサ配置によって行うものがある。かかる技術では、ノイズ耐性を保証するために分割領域ごとにセルの遷移確率からパスコンデンサの所要量を算出し、ディレイマージンにフィードバックする（例えば、特許文献２参照）。
【０００４】
また、従来の技術では、タイミングマージンでカバーできる範囲内に電圧降下を抑えるために電源の設計を行う際に既にマージンを含んだ設計基準として同一電源区間若しくはロウやサイトや下位ブロックに標準的な使用率などの一律の設計制約を設定する。そして、これを満たすような形で設計を行うことで、許容できる電圧降下の幅に押さえ込む方法がとられてきた。この方法に従って設計を行うと、確かに所定の設計目標範囲内の半導体集積回路を設計することができるが、設計マージンの設定が難しく設定に熟練を要し、過大な設計マージンが設定される傾向にあり設計の難易度を難しくしてしまう。また、チップレベルでの解析を行うとなると設計が一通り貫通して設計データが揃うまで正確な電圧降下を見積もることができないので、チップレベルの見直しを行うことができるのは下位ブロックを組み上げた段階になる。結果的に組み上げ完了まで設計の最終段階までタイミング収束や消費電力の問題を先送りにしてしまい、設計の最終段階で問題になることが多かった。
【０００５】
従来の電源設計及び解析の技術として、レイアウト後、物理量を正確にシミュレーションし設計した結果をフィードバックし、レイアウト修正を繰り返すことによって設計情報を物理量の基準に見合ったものにしていく方法を採用したものがある（例えば、特許文献３参照。）。また、電源の構造そのものの最適化技術として、レイアウトを行う際にモジュール分割を行い、セルの仮配置を行った状態で電源端子、電源配線の最適化を実効する方法がある（例えば、特許文献４参照）。また、各下位モジュールの端子部で求めた電流消費量の比率に基づいて電源配線の構造を最適化する方法がある（例えば、特許文献５，６参照）。
【０００６】
従来の方法では、もし第一回目の設計完了段階で行う解析の結果、設計制約値を外れてしまったり、十分な製造マージンが確保できていないという結果になってしまった場合、再度、問題個所を対処した上で設計工程のやり直しを繰り返すことが行われている。近年半導体集積回路の大規模化が進み、各設計工程、とりわけ配置配線工程の困難さと長期化が認識されるようになり、多くの工程を含む繰り返し作業を行う設計フローの非効率さが認識されるようになった。このような状況の中で、工程の繰り返しによる設計上の問題の解決を前提とはせず、設計の初期段階では詳細を省略し設計上の問題を解決しながら設計の精妙化を進めて行く。そして、全ての設計工程を完了したと同時に全ての問題が考慮された状態を作って再度問題修復の目的で工程の繰り返しをしない設計フロー（以下、精妙化に対応するフロー）が採用されるようになった。
【０００７】
半導体集積回路の大規模化が進み各設計工程に掛かる期間が大幅に伸びて来ている中、前記精妙化に対応するフローで配置、配線で優位性を発揮している一方、電源関連の計画、実装、評価については立ち遅れている。従来の技術では、前記精妙化に対応するフローで考慮されるのは依然として電源とタイミングを設計マージンに変換したり、配置密度の上限を設定したりするといった設計の繰り返しややり直しを前提とした従来の方法である。したがって、設計の初期段階から精妙化を経て完成品の品質を制御する目的で電源に関する物理特性を制御する直接的な設計情報が導入された実績はない。
【特許文献１】特開２００３−２７３２１９号公報（第９頁、図６）
【特許文献２】特開平１０−２４２２８３号公報（第４頁、図４、図５）
【特許文献３】特開平７−２６２２３８号公報（第１０頁、図１）
【特許文献４】特開２０００−４８０５７号公報（第１１頁、図１、図２）
【特許文献５】特開２０００−５７１８６号公報（第１７頁、図２）
【特許文献６】特開２０００−３４９１６１号公報（第１０頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の技術では、以下の３つの課題がある。
【０００９】
まず１つ目は、許容できる電圧降下幅を満たすための設計上の方策として、セルの配置密度の上限を一律適用する方法がとられていたが、チップ全体で見てコアロジックを構成する個々のトランジスタの実効的電圧降下幅のばらつきを緩和する目的では効果が低いと考えられることである。
【００１０】
２つ目は、このチップ全体での電圧降下幅を遅延時間の設計マージンとして扱っており、このことが結果的に論理設計工程やレイアウト工程でのタイミング収束を難しくする原因の一つとなっていることである。
【００１１】
３つ目は、正確な電源網解析は設計が一通り完了してからでなければチップ全体の解析ができず、この解析結果をもとに改善する際には長い設計工程を繰り返すことになることである。以上の３つの課題を解決するためには、以下の条件を満たす必要がある。すなわち、従来の設計方法に加えて、電圧降下の形状による影響を受けず、機能ブロックの概念を結び付けやすい設計方法が必要である。
【００１２】
さらに、設計の初期段階から一つの決まった電源管理方針のもとに設計工程の進捗に合わせて定量的に精妙化を行うことで設計工程の繰り返しのリスクを低減し、電圧降下の実効幅を小さくして確実に仕様範囲内に収めることができる設計方法が必要である。また、小さく押さえ込まれた実効的な電圧降下幅に準じて算定された妥当な設計マージンをタイミング制約に提供するという設計方法が必要である。
【００１３】
本発明は、上記問題に鑑みて成されたものであり、半導体集積回路の設計において、電圧降下に関連する回路安定性や歩留まりを確保するための再設計や長時間を要する設計工程の繰り返しの試行回数を低減することできる半導体集積回路設計方法及び装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、請求項１記載の半導体集積回路設計方法は、電源モデルを選定する電源モデル選定ステップと、前記電源モデル選定ステップにて得られた電源モデルのチップレベル又は下位モジュールレベルの電圧降下傾向の情報を作成する情報作成ステップと、前記情報作成ステップにて作成された電圧降下傾向の情報に基づいて、前記半導体集積回路の設計初期段階で見積もる電圧降下傾向に従ってセル及びトランジスタの配置密度分布を作成する配置密度分布作成ステップと、前記配置密度分布作成ステップにて作成された配置密度分布の情報を設計情報に変換する配置密度分布指示ステップとを有することを特徴とする。
【発明の効果】
【００１５】
請求項１記載の発明によれば、電源モデルを選定する電源モデル選定ステップと、電源モデル選定ステップにて得られた電源モデルのチップレベル又は下位モジュールレベルの電圧降下傾向の情報を作成する情報作成ステップと、情報作成ステップにて作成された電圧降下傾向の情報に基づいて、半導体集積回路の設計初期段階で見積もる電圧降下傾向に従ってセル及びトランジスタの配置密度分布を作成する配置密度分布作成ステップと、配置密度分布作成ステップにて作成された配置密度分布の情報を設計情報に変換する配置密度分布指示ステップとを有するので、半導体集積回路の設計において、電圧降下に関連する回路安定性や歩留まりを確保するための再設計や長時間を要する設計工程の繰り返しの試行回数を低減することできる。
【００１６】
請求項２記載の発明によれば、電源モデル選定ステップは、少なくとも１つの電源設計情報の指定を行う第１の指定手段と、少なくとも１つの回路仕様情報の指定を行う第２の指定手段と、少なくとも１つの初期セル、マクロ配置情報の指定を行う第３の指定手段と、少なくとも１つの物理特性情報の指定を行う第４の指定手段と、第１、第２、第３、及び第４の指定手段により指定されていない情報を既定の基本情報で自動補完する指定情報の選択的入力受付手段とにより実行されるので、従来では設計が一巡するまで定量的に実行できなかった電源設計の見積もりを、設計初期の段階から電源構造が元来持つ電圧降下傾向を加味しながら情報の詳細度に応じて随時定量的に把握しつつ設計を進めることが可能になる。
【００１７】
請求項３記載の発明によれば、電源モデル選定ステップは、電源を模した仮電源モデルと電源以外の配置済みのトランジスタを模した概略配置モデルとの組み合わせ或いは設計データより電源を抽出した電源モデルと概略配置モデルとの組み合わせから電圧解析用回路モデルを作成する電圧解析モデル合成手段により実行されるので、セルやマクロの配置が確定していない状態で電源設計のみ詳細化が進んだ段階で、見積もりで使用していた等価回路構造をそのまま利用し、仮電源等価回路モデルを実際の電源構造と置き換えて、電圧降下傾向の解析を行うか或いは実際の電源構造の変更を見積もりに反映するといった配置密度分布の詳細化が可能になる。
【００１８】
請求項４記載の発明によれば、配置密度分布作成ステップは、電圧降下傾向のデータ、少なくとも１つの電気特性情報の詳細化手段、及び少なくとも１つの回路仕様情報の詳細化手段と、電気特性情報の詳細化手段及び回路仕様情報の詳細化手段により配置密度分布データに変換する電圧降下−配置密度変換手段とにより実行されるので、電圧降下傾向を配置制御に制約として利用できる配置密度情報に焼き直すことができ、従来の方法よりも容易な設計ツールへの応用が可能になる。また、配置の分布状況により実効的なタイミングマージンを早期に知ることができる。
【００１９】
請求項５記載の発明によれば、配置密度分布指示ステップは、設計ツールの仕様上の制約を満たすための設計ツール情報の指定手段及び回路の設計情報の詳細化を行う回路仕様情報の詳細化手段で指定された情報に基づいて、フロアプラン構成単位或いは指定した格子で配置密度制御の境界を設定する配置密度制御境界の設定手段と、配置密度制御境界の設定手段により設定される各々の領域に、電圧降下を緩和する配置指示データを作成する配置密度−配置指示変換手段とにより実行され、電圧降下を緩和する配置密度分布データを得るので、設計ツールでは扱いにくかった同心円状の電圧降下傾向をレイアウトで扱いやすい単位の長方形として切り出し、レイアウト工程の配置指定で利用しやすい長方形の集合体として配置密度設定の単位を機能ブロック配置の領域指定に適用することができ、従来の方法よりも設計ツールによる配置密度制御を容易にする。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
【００２１】
図１は、本発明の実施の形態に係る半導体集積回路設計方法の手順の一例を示す図である。
【００２２】
図１に示す半導体集積回路設計方法では、電源モデルを選定する（ステップＳ１０１）。そして、選定された電源モデルのチップレベル又は下位モジュールレベルの電圧降下傾向の情報を作成する（ステップＳ１０２）。そして、作成された電圧降下傾向の情報に基づいて、半導体集積回路の設計初期段階で見積もる電圧降下傾向に従ってセル及びトランジスタの配置密度分布を作成する（ステップＳ１０３）。さらに、作成された配置密度分布の情報を設計情報に変換する（ステップＳ１０４）。これにより、電圧降下の影響を抑えたレイアウトを有する半導体集積回路を設計することができる。なお、それぞれの処理では、チップレベル、下位モジュールレベルの設計階層を扱うことができる。
【００２３】
図２は、図１の電源モデル選定ステップで行われる処理の詳細を示す図である。
【００２４】
図２において、指定情報の選択的入力受付手段２０５は、電源設計情報の指定手段２０１、回路仕様情報の指定手段２０２、セル・マクロ配置情報の指定手段２０３、及び物理特性情報の指定手段２０４から電源モデル及び初期配置等の指定情報を受け付ける。そして、不足している情報を既定の基本情報により補完したり、必要とする詳細度に応じた仮指定、簡易指定したりすることにより電源モデルを選定する。
【００２５】
次に、上述した指定情報の選択的入力受付手段２０５により補完された既定情報に基づいて、該当レベル仮電源情報のモデル作成手段２０６により該当レベル仮電源モデル（仮電源部の等価回路）２０８ａを作成する。
【００２６】
一方、該当レベル概略配置情報のモデル作成手段２０７により、回路素子と配線のデータである該当レベル概略配置モデル（トランジスタ部の等価回路）２０９を作成する。以下、該当レベルとは、チップレベル或いは下位モジュールレベルの階層のうち、本発明に適用されている設計対象のことを指す。
【００２７】
設計初期の段階では、作成された仮の電源情報である仮電源モデル２０８ａと概略配置モデル２０９を電圧解析モデル合成手段２１０に入力して、電圧降下解析に用いられる該当レベル電圧解析用回路モデル２１１を得る。
【００２８】
電源設計情報の指定手段２０１は、回路情報が記述された等価回路のネットリストデータ、或いはネットリストデータの自動生成に使う電源ピッチなどの基本的なパラメータ入力など、設計の詳細度に従って選択的に指定することにより仮電源モデルを得る。
【００２９】
設計が進み、実際の設計情報から抽出した電源の設計データが存在する段階では、仮電源モデル２０８ａを該当レベル電源モデル（実設計データ抽出モデル）２０８ｂに置き換えて、詳細度を増した解析環境が提供される。電源モデル２０８ｂとは、該当レベル電源構造の実設計データ２１２に基づいて該当レベル電源構造データからの電源モデル抽出手段２１３により抽出された電源回路の等価モデルであり、仮電源モデル２０８ａと同じ形式のデータである。
【００３０】
一方、概略配置モデル２０９は、電圧解析モデル合成手段２１０により、仮電源２０８ａ及び電源モデル２０８ｂと共に電圧解析用の情報に置き換えられるトランジスタ、配線等の回路要素の密度情報を示している。具体的には単位面積あたりに電流密度や単位面積換算した等価回路などが用いられる。
【００３１】
等価回路作成の領域に指定する詳細度としては、仮電源モデル２０８ａ及び電源モデル２０８ｂには電源設計情報の指定手段２０１の解析精度により指定し、概略配置モデル２０９にはセル・マクロ配置情報の指定手段２０３の解析精度により指定する。
【００３２】
解析精度指定と配置密度分布の指示ステップ（ステップＳ１０４）における配置密度制御境界の設定手段（図５の５０４）の設定値との関係は基本的に任意である。しかしながら、解析精度指定の領域指定の大きさは、精度上の問題から配置密度制御境界の設定手段で設定される範囲よりも小さいことが望ましい。そこで、領域指定の範囲の各辺が配置密度制御境界の設定手段で設定される領域と同じもの或いは領域の各辺が整数分の１となる領域を使用することにより、配置指示の柔軟性と電源モデルの可換性が向上する。
【００３３】
図６（ａ）〜図６（ｃ）は、セルの配置密度を一律と仮定した場合の電圧降下傾向を示す模式図である。同図では、図２に示した電圧解析用回路モデル２１１及び図３に示す該当レベル電圧解析モデル３０１を、図１の電圧降下傾向の情報作成ステップ（ステップＳ１０２）の入力とする。そして、図３に示す電圧降下解析手段３０２によって、該当レベル電圧降下傾向データ３０３が作成されたものである。
【００３４】
図６（ａ）は、チップのコアロジック部を点線で区切られた格子状に設定し、配置密度指定の縦横それぞれ２分の１の領域として電源解析精度を採用した場合を示している。図６（ｂ）は、図６（ａ）を電圧降下解析手段３０２にて電圧降下解析することにより得られたチップレベル電圧降下傾向データの等高線を示している。図６（ｃ）は、図６（ｂ）の中央部を断面表示したチップレベル電圧降下傾向を示している。
【００３５】
チップレベルで電源設計が進んだ段階では、実際の設計データ（電源モデル２０８ｂ）を使って同様の手順で、図６（ｂ）及び図６（ｃ）に相当するチップレベル電圧降下傾向を得る。なお、セルやマクロの初期配置が決まっている場合も、セル・マクロ配置情報の指定手段２０３により、分布密度の指定を行うかハードマクロを配置した電源を仮定する等の指定を行うことで、同様の手順で該当レベル電圧降下傾向データ３０３を得る。
【００３６】
図４は、図１の配置密度分布作成ステップで行われる処理の詳細を示す図である。
【００３７】
図４において、該当レベル電圧降下傾向データ４０１を電圧降下−配置密度変換手段４０４により変換することで、該当レベルの電圧降下を緩和する配置密度分布データ４０５を得る。この際、電気特性情報の詳細化手段４０２や回路仕様情報の詳細化手段４０３により詳細化する情報を参照し、制約追加や条件緩和などの条件追加を行う。電気特性情報の詳細化手段４０２とは、セルの通電確率、トランジスタ稼働率、設計制約としての許容電圧ばらつき、及びセルの消費電力など電気特性に起因する条件を指定する。また、セル品種の配置密度を一般化するための規格化条件や、配置密度の上限などの電気的な設計制約を追加する。
【００３８】
回路仕様情報の詳細化手段４０３は、周波数などの動作仕様と、回路規模、チップサイズ、ブロックサイズの再設定する規模情報と、配置密度指定領域を再設定したい場合の配置分布精度刻み、ロウ、サイト使用率、優先配置情報などの回路実装の制約条件とを詳細化して指定する。
【００３９】
電圧降下−配置密度変換手段４０４により配置密度分布データ４０５に変換することで、図６（ｂ）に示す電圧降下傾向は、図７（ａ）に示すような配置密度分布に変換される。図７（ａ）の中央部を断面表示したチップレベル電圧降下傾向を図７（ｂ）に示す。
【００４０】
図５は、図１の配置密度分布指示ステップで行われる処理の詳細を示す図である。
【００４１】
図５において、電圧降下を緩和する配置密度分布データ５０１を入力とし、配置密度−配置指示変換手段５０５により電圧降下を緩和する配置指示データ５０６を得る。この際、設計ツール情報の指定手段５０２及び回路仕様情報の詳細化手段５０３の実装制御のための条件追加をもとに配置密度制御境界の設定手段５０４によって配置密度制御境界を設定する。
【００４２】
設計ツール情報の指定手段５０２は、データフォーマット、ツール仕様面の制約、配置配線規約、及び配置制御の境界などの設計ツール制御のための条件を指定し、セル品種の配置密度を一般化するための規格化条件や配置密度の上限など設計上の制約を追加する。
【００４３】
回路仕様情報の詳細化手段５０３は、周波数などの動作仕様と、回路規模、チップサイズ、及びブロックサイズの規模情報を再設定する規模情報と、指定領域に対する配置密度の刻み幅、ロウ、サイト使用率、優先配置情報などの回路実装の制約条件を詳細化して指定する。
【００４４】
配置密度制御境界の設定手段５０４は、上述した設計ツール情報の指定手段５０２における配置制御の境界及び回路仕様情報の詳細化手段５０３における指定領域に対する配置密度の刻み幅などの情報に基づいて、設計ツールの制約及びロウやサイトなどのフロアプラン構成単位、或いは設定した格子を指定する。また、配置密度制御境界の設定手段５０４は、図２に示した電源設計情報の指定手段２０１の解析精度、及びセル・マクロ配置情報の指定手段２０３の解析精度とは基本的に独立である。
【００４５】
しかしながら、配置密度制御境界の設定手段５０４の縦横の長さが、電源設計情報の指定手段２０１の解析精度及びセル・マクロ配置情報の指定手段２０３の解析精度における縦横の長さに対して整数倍の関係である場合、配置指示の柔軟性を向上させることができる。具体例として、配置密度−配置指示変換手段５０５により変換された配置指示データ５０６のチップレベルの配置指示状況を図８に示す。図８では、配置密度制御境界の設定手段５０４により単一の配置密度制御を行う格子として破線で示す領域分割を設定し、３段階で配置密度制御を行った様子を示している。
【００４６】
配置密度分布の指示ステップ（ステップＳ１０４）が終了した後は、配置指示データ５０６に沿って配置密度制御を行いながらフロアプラン、ブロック配置、セル配置のステップを進める。配置指示データ５０６に従うことで最終的にチップレベル或いはブロックレベルで電圧降下を緩和する最適な配置分布を作成する。
【００４７】
図９（ａ）及び図９（ｂ）は、図８の配置指示によって得られる配置後の電圧降下の緩和状況を示す図である。
【００４８】
ここで注目すべきは回路配置領域における実効的電圧降下の幅である。電源構造に起因する電圧降下を考慮せず、設計初期の段階で回路配置分布の状況を一律に仮定した電圧マージンは、図６（ｃ）に記載の分布仮定の電圧降下幅で示す幅に相当する。ここで、図８に記載の配置指示によって作成された配置では、図６（ｃ）に記載の分布仮定の電圧降下幅で示す幅よりも小さくなり、図９（ｂ）に記載の実効的電圧降下幅が得られる。
【００４９】
ところで図９（ａ）及び図９（ｂ）に示す電圧分布は、本発明では配線未完了の仮配置状態でも得られるので、図８に示す配置指示によって得られる仮配置後の電圧降下分をタイミングマージンとすることが可能である。
【００５０】
次に、図１の半導体集積回路設計方法を半導体集積回路のレイアウト設計フローへ適用した一例を図１０に示す。
【００５１】
図１０は、図１の半導体集積回路設計方法を適用した半導体集積回路のレイアウト設計の一例を示すフローである。同図では、一般的なチップレベルの階層なしレイアウト設計における配置配線までのフローに図１の設計方法を適用した場合の例を示している。
【００５２】
図１０において、図１の半導体集積回路設計方法は破線で囲まれたステップＳ１００３の処理が対応している。すなわち、図１における電源モデル選定ステップ（ステップＳ１０１）がステップＳ１００４に、図１における電圧降下傾向の情報作成ステップ（ステップＳ１０２）がステップＳ１００５に対応している。また、図１における配置密度分布の作成ステップ（ステップＳ１０３）がステップＳ１００６に、図１における配置密度分布の指示ステップ（ステップＳ１０４）がステップＳ１００７に対応している。
【００５３】
また、図１０におけるチップレベルフロアプランステップ（ステップＳ１０１０）及びチップレベル配置ステップ（ステップＳ１０１１）の制御に使われる電圧降下を緩和する配置指示データ１００８が図５における配置指示データ５０６に対応している。
【００５４】
図１０において、チップ仕様設計ステップ（ステップＳ１００１）が完了した後、チップレベル電源プラン作成ステップ（ステップＳ１００２）の検討段階で電圧降下を緩和するレイアウトを作成する。
【００５５】
次に、半導体集積回路設計方法（ステップＳ１００３）における電源モデル選定ステップ（ステップＳ１００４）の入力として、図２に示した電源設計情報、回路仕様情報、セル・マクロ配置情報、及び物理特性情報を入力する。これによって、図６に示すように、配置を行う前に配置密度を一律に仮定した場合の設計初期の電圧降下傾向に相当するデータが得られる。
【００５６】
設計が進んでチップレベル電源の構造データ１００９ができた段階で、図２における該当レベル仮電源モデル２０８ａで示したデータを実際の設計データである該当レベル電源モデル２０８ｂに差し替えて設計情報の詳細化を進めることができる。
【００５７】
図１０において、この変更は、設計初期に辿る電源情報入力フロー１０１３ａを電源詳細化が進んだときに辿る電源情報入力フロー１０１３ｂへ変更することに対応する。フローの変更により、チップレベルの電源の構造データ１００９が電源モデル選定ステップ１００４への新たな入力データとなる。これにより、図２に示した該当レベル電源構造の実設計データ２１２から該当レベル電源モデル２０８ｂを抽出し、該当レベル仮電源モデル２０８ａの変わりに電源も出るとして適用して電圧解析用回路モデル２１１が作成される。
【００５８】
図１０において、最終的に配置密度分布の指示ステップ（ステップＳ１００７）の結果得られた電圧降下を緩和する配置指示データ１００８は、設計ツールに適用するトランジスタ、セル、マクロ配置密度設定を図８に示したような内容に設定したデータとなる。配置指示データを、チップレベルフロアプランステップ（ステップＳ１０１０）及びチップレベル配置ステップ（ステップＳ１０１１）に適用して、図９に示した配置密度分布により改善された電圧分布状況を得る。
【００５９】
ここで、下位モジュールをブロックとして分割して設計する場合にも、本発明の適用が可能である。ブロック分割により取り去られた部分を等価回路で置き換え、ブロック分割後の残りの部分に対して、上記第１の実施の形態として記載したのと同等の方法に従えばよい。なお、ブロック分割により切り出されたブロックに対して本発明を適用した場合は、以下の説明する第２の実施の形態に従うとよい。
【００６０】
次に、図１の半導体集積回路設計方法を半導体集積回路のレイアウト設計フローへ適用した一例を図１１及び図１２に示す。
【００６１】
図１１及び図１２は、図１の半導体集積回路設計方法を適用した半導体集積回路のレイアウト設計の他の一例を示すフローである。同図では、一般的なチップレベルで階層を持っており、実装面で下位モジュールの考慮が必要なレイアウト設計において、ブロックレベルの配置配線までのフローに図１の設計方法を適用した場合の例を示している。
【００６２】
図１の半導体集積回路設計方法は、図１２における破線で囲まれたステップＳ１１０７の処理が対応している。すなわち、図１における電源モデル選定ステップ（ステップＳ１０１）がステップＳ１１０８に、図１における電圧降下傾向の情報作成ステップ（ステップＳ１０２）がステップＳ１１０９に対応している。また、図１における配置密度分布の作成ステップ（ステップＳ１０３）がステップＳ１１１０に、図１における配置密度分布の指示ステップ（ステップＳ１０４）がステップＳ１１１１に対応している。
【００６３】
また、図１２におけるブロックレベルフロアプランステップ（ステップＳ１１１４）及び配置ステップ（ステップＳ１１１５）の制御に使われる配置指示データ１１１２が図５における電圧降下を緩和する配置指示データ５０５に対応している。
【００６４】
本発明の適用方法は、全体としては基本的にチップレベルと同じであるが、電源モデル選定ステップ（ステップＳ１１０８）にて、電源の境界条件の詳細化手段により電源端子に与えられる電圧をチップレベルの見積もりに従って設定する。図１１では、一例として、電源境界条件の詳細化の操作を設計の初期段階及びチップレベルの電源構造決定後の２通りで示している。設計の初期段階では、チップレベルの電源プランステップ（ステップＳ１１０２）からブロックレベルの電源プランステップ（ステップＳ１１０４）へ進むときである。また、チップレベルの電源の構造が決定した後は、ブロック電源切り出しステップ（ステップＳ１１０６）を実行するときである。
【００６５】
設計が進み、チップレベル電源の構造データ１１０５が作成された段階で、図２における該当レベル仮電源モデル２０８ａで示したデータを実際の設計データである該当レベル電源モデル２０８ｂに差し替えて設計情報の詳細化を進めることができる。この差し替えは、図１２に示すように、設計初期に辿るフロー１１１９ａを電源詳細化が進んだときに辿るフロー１１１９ｂへ変更することに対応する。
【００６６】
フローの変更において、ブロックレベルの電源の構造データ１１１３が電源モデル選定ステップ（ステップＳ１１０８）の入力データとなる。これにより、図２における該当レベル電源構造の実設計データ２１２から該当レベル電源モデル２０８ｂを抽出し、該当レベル仮電源モデル２０８ａに代えて適用することで該当レベル電圧解析用回路モデル２１１が作成される。
【００６７】
図１２では、ブロック内部の配置に対して得られる電圧降下を緩和する配置指示データ１１１２は、ブロックレベルフロアプランステップ（ステップＳ１１１４）とブロックレベル配置ステップ（ステップＳ１１１５）の配置制御に適用される。
【００６８】
図１１で切り出されたブロック以外の設計部位については、チップレベル電源プランステップ（ステップＳ１１０２）にて、ブロックの等価回路を作成してチップレベルに接続し、以降チップレベルの設計と同じ設計フローを行う。
【００６９】
図１１において、チップレベル電源プランステップ（ステップＳ１１０２）からチップレベル設計が辿るフローとして示した分岐１１２０は、図１０に示す設計初期に辿る電源情報入力フロー１０１３ａを経て、チップレベルの電圧降下を緩和する配置指示データ１００８を得る手段を示している。
【００７０】
また、図１１において、チップレベル電源の構造データ１１０５からチップレベル設計が辿るフローとして示した分岐１１２１は、図１０に示す電源詳細化が進んだときに辿る電源情報入力フロー１０１３ｂを経てチップレベルの電圧降下を緩和する配置指示データ１００８を得る手段を示している。
【００７１】
ブロック化を行った場合は、図１２に示すように、チップレベルで配置密度制御が行われたレイアウトデータの参照１１２２を行う。そして、チップレベルレイアウトデータ１１１８とブロックレベルで配置密度制御を行ったブロックレベル配線ステップ１１１６後のデータを用いて、チップレベルの組み上げステップ（ステップＳ１１１７）を実行する。これにより、ブロックレベル、チップレベル双方で電圧降下を考慮した配置が得られる。
【００７２】
上記実施の形態によれば、一般的な半導体集積回路の電圧降下傾向やチップレベルの電源設定完了時点で電圧降下傾向が反映されている設計手法を用いる。そして、設計の初期段階から半導体集積回路内におけるセル又はトランジスタの配置密度を電圧降下傾向及び下位モジュールの動作仕様に応じて制御する。これにより、半導体集積回路の設計において、電圧降下に関連する回路安定性や歩留まりを確保するための再設計や長時間を要する設計工程の繰り返しの試行回数を低減することできる。また、設計の初期段階から一つの決まった電源管理方針のもとに設計工程の進捗に合わせて定量的に精妙化を行うことで設計工程の繰り返しのリスクを低減することができる。
【００７３】
また、従来の設計方法よりもチップ内の電圧降下抑制面での収束性が改善され実効的な抑えるような設計を行うことで、配置されたセルが従来よりも狭い電圧条件のもと動作させることができる。この結果、タイミングマージンを緩和することができるので論理設計段階でのタイミング収束に寄与する。
【００７４】
また、電圧降下の発生が見込まれる部位に配置密度を軽減し電圧降下面で有利な配置を行うことができるので、補強電源のための面積ロスがなくなる。また、従来の設計における電源網解析と組み合わせて運用することで、従来よりも一層確実性の高い歩留まり保証が可能な設計方法が可能になる。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施の形態に係る半導体集積回路設計方法の手順の一例を示す図である。
【図２】図１の電源モデル選定ステップで行われる処理の詳細を示す図である。
【図３】図１の電圧降下傾向の情報作成ステップで行われる処理の詳細を示す図である。
【図４】図１の配置密度分布作成ステップで行われる処理の詳細を示す図である。
【図５】図１の配置密度分布指示ステップで行われる処理の詳細を示す図である。
【図６】セルの配置密度を一律と仮定した場合の電圧降下傾向を示す模式図である。（ａ）は配置密度を一律と仮定した場合のセル配置密度設定を示し、（ｂ）は（ａ）の電圧降下解析により得られたチップレベル電圧降下傾向データの等高線を示し、（ｃ）は（ｂ）の中央部を断面表示したチップレベル電圧降下傾向を示す。
【図７】電圧降下傾向から変換した配置密度分布を示す図であり、（ａ）は電圧降下解析により得られたチップレベル電圧降下傾向データの等高線を示し、（ｂ）は（ａ）の中央部を断面表示したチップレベル電圧降下傾向を示す。
【図８】配置密度分布を設計ツールに適用できる形に変換したセル配置密度設定を示す図である。
【図９】（ａ）及び（ｂ）は図８の配置指示によって得られる配置後の電圧降下の緩和状況を示す図である。
【図１０】図１の半導体集積回路設計方法を適用した半導体集積回路のレイアウト設計の一例を示すフローである。
【図１１】図１の半導体集積回路設計方法を適用した半導体集積回路のレイアウト設計の他の一例を示すフローである。
【図１２】図１の半導体集積回路設計方法を適用した半導体集積回路のレイアウト設計の他の一例を示すフローである。
【符号の説明】
【００７６】
Ｓ１０１  電源モデル決定及び選定ステップ
Ｓ１０２  電圧降下傾向の情報作成ステップ
Ｓ１０３  配置密度分布の作成ステップ
Ｓ１０４  配置密度分布の指示ステップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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