(57)【要約】【課題】  ＦｅＲＡＭの寿命を延ばすことが可能な半導体集積回路装置を提供する。【解決手段】  ＲＡＭ１２はＦｅＲＡＭ１１と同じアドレスにＦｅＲＡＭ１１と同じデータを記憶し、ＦＦ（フリップフロップ）部１３はＲＡＭ１２の各アドレスのデータの有効性を記憶し、データアクセス制御部１４は、データ読み出し時、ＦＦ部１３を参照して、指定されたアドレスのデータが有効の場合にはＦｅＲＡＭ１１の代わりにＲＡＭ１２からデータを読み出させる。【選択図】  図１
2007058557.tif 000002
【特許請求の範囲】
【請求項１】
ＦｅＲＡＭを搭載した半導体集積回路装置において、
前記ＦｅＲＡＭと同じアドレスに前記ＦｅＲＡＭと同じデータを記憶する揮発性記憶媒体と、
前記揮発性記憶媒体の各アドレスのデータの有効性を記憶する有効性記憶部と、
データ読み出し時、前記有効性記憶部を参照して、指定されたアドレスのデータが有効の場合には前記ＦｅＲＡＭの代わりに前記揮発性記憶媒体からデータを読み出させるデータアクセス制御部と、
を有することを特徴とする半導体集積回路装置。
【請求項２】
前記データアクセス制御部は、データ読み出し時、前記有効性記憶部を参照して、前記指定されたアドレスのデータが無効の場合、前記揮発性記憶媒体に前記ＦｅＲＡＭから読み出されたデータを前記指定されたアドレスに記憶して、前記有効性記憶部において、前記指定されたアドレスのデータを有効とさせることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
データ書き込み時には、前記ＦｅＲＡＭと前記揮発性記憶媒体の両方の指定されたアドレスにデータが記憶され、前記データアクセス制御部は、前記有効性記憶部において、前記指定されたアドレスのデータを有効とさせることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
初期状態では、前記有効性記憶部のデータの有効性を全て無効とすることを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記初期状態は、電源投入時であることを特徴とする請求項４記載の半導体集積回路装置。
【請求項６】
前記有効性記憶部は、複数のフリップフロップにて構成されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項７】
前記有効性記憶部は、他の揮発性記憶媒体で構成されることを特徴とする請求項１記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に関し、特にＦｅＲＡＭ（Ferroelectric Random Access Memory）を搭載した半導体集積回路装置に関する。
【背景技術】
【０００２】
不揮発性の書き込み可能なメモリであるＦｅＲＡＭは、低消費電力、高速書き込みなどが実現できることから様々な分野への応用が期待されている。
ＦｅＲＡＭは、フラッシュメモリと比較して、以下のような特徴を有する。
・書き込み時に高電圧を必要としない（例えば、フラッシュメモリが１２Ｖ程度に対して、５Ｖ程度で書き込み可能である）。
・消去動作が必要ないのでデータの更新が早くできる。
・書き込み回数が、フラッシュメモリの１０5回程度に対して１０8回以上と多い。
【０００３】
ＦｅＲＡＭの適用例として、例えば、特許文献１には、ファームウェアを格納する記録媒体としてＦｅＲＡＭを用い、ファームウェア更新の際には、更新プログラムを一時格納したＳＲＡＭ（Static RAM）から、更新プログラムをＦｅＲＡＭに書き込むシステムが開示されている。
【０００４】
また、ＦｅＲＡＭから、高速読み出し可能なＲＡＭにファームウェアをコピーして、ＭＰＵ（Micro Processing Unit）にて実行するものがあった（例えば、特許文献２参照。）。
【特許文献１】特開平６−４４０６４号公報（段落番号〔０００９〕〜〔００２８〕，第１図）
【特許文献２】特開２０００−１３２４６１号公報（段落番号〔００１１〕〜〔００１２〕，第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、ＦｅＲＡＭはデータ破壊読み出しのため、データの読み出し時に再書き込みが必要となる。これにより、読み出しのたびにＦｅＲＡＭの寿命が短くなってしまうという問題があった。
【０００６】
本発明はこのような点に鑑みてなされたものであり、ＦｅＲＡＭの寿命を延ばすことが可能な半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明では上記問題を解決するために、ＦｅＲＡＭを搭載した半導体集積回路装置において、図１に示すように、ＦｅＲＡＭ１１と同じアドレスにＦｅＲＡＭ１１と同じデータを記憶する揮発性記憶媒体（ＲＡＭ１２）と、揮発性記憶媒体の各アドレスのデータの有効性を記憶する有効性記憶部（フリップフロップ部１３）と、データ読み出し時、有効性記憶部を参照して、指定されたアドレスのデータが有効の場合にはＦｅＲＡＭ１１の代わりに揮発性記憶媒体からデータを読み出させるデータアクセス制御部１４と、を有することを特徴とする半導体集積回路装置１０が提供される。
【０００８】
上記の構成によれば揮発性記憶媒体はＦｅＲＡＭ１１と同じアドレスにＦｅＲＡＭ１１と同じデータを記憶し、有効性記憶部は揮発性記憶媒体の各アドレスのデータの有効性を記憶し、データアクセス制御部１４は、データ読み出し時、有効性記憶部を参照して、指定されたアドレスのデータが有効の場合にはＦｅＲＡＭ１１の代わりに揮発性記憶媒体からデータを読み出させる。
【発明の効果】
【０００９】
本発明の半導体集積回路装置は、ＦｅＲＡＭと同じアドレスにＦｅＲＡＭと同じデータを記憶する揮発性記憶媒体と、揮発性記憶媒体の各アドレスのデータの有効性を記憶する有効性記憶部と、データ読み出し時、有効性記憶部を参照して、指定されたアドレスのデータが有効の場合にはＦｅＲＡＭの代わりに揮発性記憶媒体からデータを読み出させるデータアクセス制御部を有しているので、ＦｅＲＡＭのリード回数を減らすことができ、ＦｅＲＡＭの寿命を延ばすことができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態の半導体集積回路装置の回路図である。
第１の実施の形態の半導体集積回路装置１０は、ＦｅＲＡＭ１１、ＲＡＭ１２、フリップフロップ（ＦＦ）部１３、データアクセス制御部１４、アクセスサイクル制御部１５を有している。また、ＦｅＲＡＭ１１、ＲＡＭ１２及びアクセスサイクル制御部１５はデータ線１６で接続されている。
【００１１】
ＦｅＲＡＭ１１は、例えば、図示しないＣＰＵ（Central Processing Unit）で実行するプログラムを格納する不揮発性の記憶媒体であり、アドレスを入力するＡＤ端子、リード信号を入力するＲＤ端子、ライト信号を入力するＷＲ端子、データの入出力を行うＤＡＴＡ端子を備えている。
【００１２】
ＲＡＭ１２は、揮発性の記憶媒体であり、図示しないＣＰＵからＦｅＲＡＭ１１と同じアドレスで指定される。つまり、ＦｅＲＡＭ１１と同じアドレス空間を共有する。ＦｅＲＡＭ１１と同様に、ＲＡＭ１２も、アドレスを入力するＡＤ端子、リード信号を入力するＲＤ端子、ライト信号を入力するＷＲ端子、データの入出力を行うＤＡＴＡ端子を備えている。
【００１３】
ＦＦ部１３は、図示を省略しているが、ＦｅＲＡＭ１１またはＲＡＭ１２のアドレス分のフリップフロップから構成されており、それぞれ、ＲＡＭ１２の各アドレスのデータの有効性を示すデータ有効フラグを記憶する。ＦｅＲＡＭ１１上のあるアドレスに記憶されたデータが、ＲＡＭ１２上の当該アドレスにも記憶されている場合には、そのアドレスに対して有効であるとし、データが記憶されていない場合には無効とする。また、電源投入時などの初期状態では全てのアドレスに対して無効とする。データの有効性は、各フリップフロップのＳＥＴ端子（または図示しないＲＥＳＥＴ端子）に入力される信号により変更することができる。なお、以下では、データ有効フラグの値が“０”のときは無効、“１”のときは有効であるとして説明する。指定されたアドレスに対応したデータ有効フラグの値は、ＯＵＴ端子から出力される。
【００１４】
データアクセス制御部１４は、ＡＮＤ回路１４ａ、１４ｂ、ＯＲ回路１４ｃ、インバータ１４ｄにより構成されている。インバータ１４ｄの入力端子はＦＦ部１３のＯＵＴ端子と接続している。インバータ１４ｄの出力端子はＡＮＤ回路１４ａの一方の入力端子と接続している。また、ＡＮＤ回路１４ａの他方の入力端子にはリード信号が入力される。ＡＮＤ回路１４ａの出力端子はＦｅＲＡＭ１１のＲＤ端子と接続している。ＡＮＤ回路１４ｂの一方の入力端子はＦＦ部１３のＯＵＴ端子と接続しており、他方の入力端子にはリード信号が入力される。ＡＮＤ回路１４ｂの出力端子は、ＲＡＭ１２のＲＤ端子と接続している。ＯＲ回路１４ｃの一方の入力端子にはライト信号が入力され、他方の入力端子はＡＮＤ回路１４ａの出力端子と接続している。ＯＲ回路１４ｃの出力端子は、ＲＡＭ１２のＷＲ端子及びＦＦ部１３の各フリップフロップのＳＥＴ端子に接続している。このようなデータアクセス制御部１４は、ＦＦ部１３から出力されたデータ有効フラグの値に応じて、ＦｅＲＡＭ１１、ＲＡＭ１２のリードまたはライトを制御する。
【００１５】
アクセスサイクル制御部１５は、リード信号を入力するＲＤ端子、ライト信号を入力するＷＲ端子、ＦＦ部１３からの出力信号を入力するＶａｌ端子を備え、これらに入力された信号に応じて、Ｒｅａｄｙ端子からＦｅＲＡＭ１１またはＲＡＭ１２の動作速度の違いに応じた、アクセスサイクルの制御を行うための制御信号を出力する。
【００１６】
以下、第１の実施の形態の半導体集積回路装置１０の動作を説明する。
まずリード時の動作を説明する。
図２は、指定されたアドレスのデータが無効の場合のリード動作を説明する図である。
【００１７】
例えば、図示しないＣＰＵによりＦｅＲＡＭ１１へのリード要求（このとき例えば、リード信号が“１”となる）がなされると、ＦＦ部１３において、指定されたアドレスに対応したフリップフロップのデータ有効フラグの値が出力される。ＦＦ部１３からの出力が“０”（無効）のとき、データアクセス制御部１４において、インバータ１４ｄの出力は“１”となる。そしてＡＮＤ回路１４ａの出力も“１”となり、ＦｅＲＡＭ１１のＲＤ端子に入力され、ＡＤ端子に入力されたアドレスからのデータ読み出しが行われる。
【００１８】
一方、ＲＡＭ１２は、データアクセス制御部１４のＡＮＤ回路１４ｂの出力が“０”となっているため、リード動作は行われない。しかし、データアクセス制御部１４のＯＲ回路１４ｃにはライト信号“０”とＡＮＤ回路１４ａの出力“１”が入力されるため、ＲＡＭ１２のＷＲ端子は“１”となりライト動作が行われる。これにより、ＦｅＲＡＭ１１から読み出されたデータがデータ線１６を介してＲＡＭ１２に書き込まれる。
【００１９】
また、アクセスサイクル制御部１５では、ＲＤ端子に“１”、Ｖａｌ端子に“０”が入力される。このとき、アクセスサイクル制御部１５は、例えば、通常のアクセスサイクルが０  ｗａｉｔ（１クロックサイクル）のところを、１  ｗａｉｔ（２クロックサイクル）になるように制御して、ＦｅＲＡＭ１１とＲＡＭ１２が両方動作することによる動作速度の差異を考慮したアクセスサイクルを設定する。
【００２０】
また、ＯＲ回路１４ｃの出力“１”は、ＦＦ部１３において今回指定されたアドレスに対応したフリップフロップのＳＥＴ端子に入力され、データ有効フラグを“１”（有効）にする。
【００２１】
次に、リード要求時に指定されたアドレスのデータが有効の場合のリード動作を説明する。
図３は、指定されたアドレスのデータが有効の場合のリード動作を説明する図である。
【００２２】
図示しないＣＰＵによりＦｅＲＡＭ１１のリード要求がなされたとき、指定されたアドレスに対応したＦＦ部１３のフリップフロップのデータ有効フラグの値が“１”（有効）の場合、インバータ１４ｄの出力は“０”となる。このときＦｅＲＡＭ１１のＲＤ端子は“０”となりＦｅＲＡＭ１１からのリード動作は行われない。
【００２３】
一方、ＲＡＭ１２は、データアクセス制御部１４のＡＮＤ回路１４ｂの出力が“１”となるため、ＡＤ端子に入力されたアドレスからのデータ読み出しが行われる。なお、このときアクセスサイクル制御部１５では、ＲＤ端子に“１”、Ｖａｌ端子に“１”が入力される。このときは、ＲＡＭ１２のみ動作しているので、アクセスサイクルを０  Ｗａｉｔに制御する。
【００２４】
次に、ライト要求時の動作を説明する。
図４は、ライト要求時の半導体集積回路装置の動作を説明する図である。
図示しないＣＰＵによりＦｅＲＡＭ１１へのライト要求がなされたとき、ＦｅＲＡＭ１１のＷＲ端子は“１”となり、データ線１６からデータがＤＡＴＡ端子を介して指定されたアドレスに書き込まれる。一方、データアクセス制御部１４のＯＲ回路１４ｂの出力が“１”であるので、ＲＡＭ１２のＷＲ端子も“１”となる。これにより、データがＤＡＴＡ端子を介して、ＲＡＭ１２上のＦｅＲＡＭ１１と同じ指定されたアドレスに書き込まれる。また、アクセスサイクル制御部１５は、ＷＲ端子が“１”になると、上記のようにＦｅＲＡＭ１１、ＲＡＭ１２の両者が動作するので、アクセスサイクルを例えば１  ｗａｉｔになるように制御する。また、ＯＲ回路１４ｃの出力“１”は、ＦＦ部１３において今回指定されたアドレスに対応したフリップフロップのＳＥＴ端子に入力され、データ有効フラグを“１”（有効）にする。
【００２５】
このように、第１の実施の形態の半導体集積回路装置１０によれば、読み出し時に指定されたアドレスのデータが有効、つまりＦｅＲＡＭ１１のあるアドレスのデータがＲＡＭ１２の当該アドレスにも記憶されている場合には、ＦｅＲＡＭ１１にはアクセスせず、ＲＡＭ１２からそのデータを読み出すことができるので、ＦｅＲＡＭ１１のリード回数を削減でき、ＦｅＲＡＭ１１の寿命を延ばすことが可能になる。また、第１の実施の形態の半導体集積回路装置１０では、ＦｅＲＡＭ１１からＲＡＭ１２へのデータのコピーをハードウェアで行うので、高速に行うことができる。
【００２６】
また、ＲＡＭ１２からのデータを読み出すことによって、ＦｅＲＡＭ１１よりも高速なアクセスが可能になる。
次に、第２の実施の形態の半導体集積回路装置を説明する。
【００２７】
図５は、第２の実施の形態の半導体集積回路装置の回路図である。
第１の実施の形態の半導体集積回路装置１０と同じ構成要素については、同一符号とし、説明を省略する。
【００２８】
第２の実施の形態の半導体集積回路装置２０は、有効性記憶部として第１の実施の形態の半導体集積回路装置１０のＦＦ部１３の代わりに、ＲＡＭ２１を有している。さらに、制御部２２と、デコーダ２３を有している。
【００２９】
ＲＡＭ２１は、アドレスを入力するＡＤ端子、リード信号を入力するＲＤ端子、ライト信号を入力するＷＲ端子、データの入出力を行うＤＡＴＡ端子を備えている。そして、制御部２２からのリード信号、ライト信号に応じて制御部２２で指定されたアドレスのデータのリードやライトを、ＤＡＴＡ端子を介して行う。
【００３０】
制御部２２は、図示しないＣＰＵからのリード要求またはライト要求を受けて、デコーダ２３を制御して、ＲＡＭ１２の有効性を示すデータの、ＲＡＭ２１からのリードやライトを制御する。また、制御部２２は、前述したデータアクセス制御部１４のＯＲ回路１４ｃの出力を入力している。
【００３１】
デコーダ２３は、制御部２２の制御に応じて、ＲＡＭ２１のデータをデータアクセス制御部１４とアクセスサイクル制御部１５のＶａｌ端子に入力するか、データ線１６に出力するかを選択する。また、ＲＡＭ２１へのライトも、制御部２２の制御のもと、このデコーダ２３を介して行われる。
【００３２】
以下、第２の実施の形態の半導体集積回路装置２０の動作を簡単に説明する。
電源投入時などの初期状態では、制御部２２はデコーダ２３を制御して、ＲＡＭ２１に記憶された有効性を示すデータを全て消去させる。
【００３３】
リード時の動作を説明する。図示しないＣＰＵによりリード要求がなされると、制御部２２は、指定されたアドレス（ＦｅＲＡＭ１１及びＲＡＭ１２のアドレス）のデータの有効性を示すデータが記憶されているＲＡＭ２１上のアドレスを指定するとともに、リード信号を出力する。これにより、ＲＡＭ２１は有効性を示すデータ（“１”または“０”）を出力する。
【００３４】
始めに、“０”（無効）が出力された場合について説明する。このとき制御部２２は、デコーダ２３を制御して、“０”をデータアクセス制御部１４及びアクセスサイクル制御部１５に入力する。これにより前述した第１の実施の形態の半導体集積回路装置１０の動作と同様に、ＦｅＲＡＭ１１からデータがリードされると共に、そのデータがＲＡＭ１２にライトされる。但し、データアクセス制御部１４のＯＲ回路１４ｃの出力は制御部２２に入力される。ＯＲ回路１４ｃの出力が“１”のとき、制御部２２はデコーダ２３を制御して、今回ＲＡＭ２１から読み出した有効性を示すデータを“０”から“１”に書き換える。
【００３５】
次に、ＲＡＭ２１から“１”（有効）が出力された場合について説明する。このとき制御部２２は、デコーダ２３を制御し、“１”をデータアクセス制御部１４及びアクセスサイクル制御部１５に入力する。これにより前述した第１の実施の形態の半導体集積回路装置１０の動作と同様に、ＦｅＲＡＭ１１の代わりにＲＡＭ１２から指定されたアドレスのデータがリードされる。
【００３６】
ライト時も前述した第１の実施の形態の半導体集積回路装置１０の動作とほぼ同様であるが、データアクセス制御部１４のＯＲ回路１４ｃの出力“１”が制御部２２に入力され、デコーダ２３を制御して、指定されたアドレスに対応した有効性を示すデータを“１”とする。
【００３７】
以上のように、有効性を示すデータをフリップフロップの代わりにＲＡＭ２１を用いて記憶しても第１の実施の形態の半導体集積回路装置１０と同様の効果が得られる。
以上、本発明を実施例に基づいて説明したが、本発明は上記に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００３８】
【図１】第１の実施の形態の半導体集積回路装置の回路図である。
【図２】指定されたアドレスのデータが無効の場合のリード動作を説明する図である。
【図３】指定されたアドレスのデータが有効の場合のリード動作を説明する図である。
【図４】ライト要求時の半導体集積回路装置の動作を説明する図である。
【図５】第２の実施の形態の半導体集積回路装置の回路図である。
【符号の説明】
【００３９】
１０  半導体集積回路装置
１１  ＦｅＲＡＭ
１２  ＲＡＭ
１３  ＦＦ（フリップフロップ）部
１４  データアクセス制御部
１４ａ、１４ｂ  ＡＮＤ回路
１４ｃ  ＯＲ回路
１４ｄ  インバータ
１５  アクセスサイクル制御部
１６  データ線
【図１】
2007058557.tif 000003
【図２】
2007058557.tif 000004
【図３】
2007058557.tif 000005
【図４】
2007058557.tif 000006
【図５】
2007058557.tif 000007