(57)【要約】      （修正有）【課題】ゲートにおいて誘電体膜の長さが左右対称になる自己整列電荷トラップ層を形成し、マスク作業によるミスアラインを防止する半導体素子及びその製造方法を提供すること。【解決手段】半導体基板上に形成されたゲート酸化膜と、前記ゲート酸化膜により上部を除いた全面がカバーリングされた第３ゲート電極（１２０Ａ）と、前記ゲート酸化膜の両側部の前記半導体基板上に形成された第１及び第２誘電体膜と、前記第１及び第２誘電体膜の上部にそれぞれ形成され、前記第３ゲート電極（１２０Ａ）より高く形成された第１及び第２ゲート電極（１１６Ａ及び１１６Ｂ）と、前記第１及び第２ゲート電極（１１６Ａ及び１１６Ｂ）間の前記ゲート酸化膜及び第３ゲート電極（１２０Ａ）の上部に形成され、前記第１、第２及び第３ゲート（１１６Ａ，１１６Ｂ及び１２０Ａ）と電気的に連結される第４ゲート電極（１２２Ａ）を含むことを特徴とする半導体素子。【選択図】図２ｉ
2007142358.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上部に形成されたゲート酸化膜と、
前記ゲート酸化膜の上部に形成され、前記ゲート酸化膜により上部を除いた全面がカバーリングされた第３ゲート電極と、
前記ゲート酸化膜の両側部の前記半導体基板の上部に形成された第１及び第２誘電体膜と、
前記第１及び第２誘電体膜の上部にそれぞれ形成され、前記第３ゲート電極より高く形成された第１及び第２ゲート電極と、
前記第１及び第２ゲート電極間の前記ゲート酸化膜及び第３ゲート電極の上部に形成され、前記第１、第２及び第３ゲートと電気的に連結される第４ゲート電極を含むことを特徴とする半導体素子。
【請求項２】
前記第１及び第２ゲート電極はスペーサ形態であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第３ゲート電極の両側壁は前記ゲート酸化膜により前記第１及び第２ゲート電極と分離されることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記第１及び第２ゲート電極の側壁に形成された絶縁膜スペーサを含むことを特徴とする請求項１に記載の半導体素子。
【請求項５】
半導体基板の上部に誘電体膜を形成した後、所定領域の前記誘電体膜を除去する段階と、
前記誘電体膜が一部除去された領域の上部に層間絶縁膜を形成する段階と、
全体構造の上部に第１導電層を形成した後、全面エッチングして前記層間絶縁膜の側壁に前記誘電体膜を介して前記半導体基板と絶縁される第１及び第２ゲート電極を形成する段階と、
前記第１及び第２ゲート電極間に露出された前記誘電体膜を除去する段階と、
全体構造の上部に酸化膜及び第２導電層を形成した後、全面エッチングして前記第１及び第２ゲート電極間の前記酸化膜により前記半導体基板と前記第１及び第２ゲート電極と絶縁される第３ゲート電極を形成する段階と、
全体構造の上部に第３導電層を形成した後、全面エッチングして前記第１、第２及び第３ゲート電極と連結される第４ゲート電極を形成する段階と、
前記層間絶縁膜を除去した後、前記半導体基板の所定領域にソース及びドレインを形成する段階を含むことを特徴とする半導体素子の製造方法。
【請求項６】
前記層間絶縁膜は、酸化膜またはSiOxNy系列の物質で形成されることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記第１導電層は、埋め込む領域の幅の1/5〜1/2の厚さで蒸着することを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項８】
前記第１、第２、第３及び第４ゲート電極はドーピングされたポリシリコン膜を用いるか、またはAl、W、WSix、CoSix、WNx、TiSix、Ti、Ta、TaN、Ru、Ptを用いるか、またはこれを混合して用いることを特徴とする請求項５に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関するものであり、特に、左右対称形のONO膜の長さを確保する自己整列電荷トラップ層(Self-Aligned Electron trap layer)を形成するための半導体素子及びその製造方法に関するものである。
【背景技術】
【０００２】
現在フラッシュメモリ(flash memory)素子の開発と相まってSONOS型構造を有するフラッシュメモリを開発中である。SONOS型フラッシュメモリ素子は製造が容易であり、周辺領域と容易に一体化することができるという長所がある。既存のSONOS型フラッシュメモリ素子は、誘電体膜であるONO膜がチャネル領域上に全体的に存在するため、ONO膜上に形成されるゲート酸化膜の膜厚が厚くなる。これによりSONOS型フラッシュメモリ素子は高いしきい値電圧(Threshold Voltage;Vt)とこれに相応する高い電力消耗及び高いプログラム電流を有する。また、シリコン窒化膜にトラップされた電子はシリコン窒化膜で水平方向に動き、これにより消去動作が完全に行われなくて消去速度が長くなる。一方、プログラム及び消去動作が反復的に行われながら消去されたセルの初期しきい値電圧(Vt)が増加されてセルの電流及び読み込む速度が減少されるだけでなく、データ(data)の保存時間も減少される。このような問題を解決するためにシリコン窒化膜をゲート電極と局部的にオーバーラップされるように配置されるローカル(local)SONOS型(即ち、電荷トラップ層)フラッシュメモリが提案された。ローカルSONOS型フラッシュメモリ素子のゲート形成方法を図1a〜図1dを参照して説明すれば次の通りである。
【０００３】
図1aに示すように、半導体基板(10)の上部に誘電体膜であるONO膜(11)を形成し、マスクを用いたエッチング工程でONO膜(11)を選択的にエッチングする。
【０００４】
図1bに示すように、全体構造の上部にゲート酸化膜(12)及びポリシリコン膜(13)を形成する。
【０００５】
図1cに示すように、全体構造の上部にフォトレジストパターン(14)を形成する。この時、フォトレジストパターン(14)がミスアライン(misalign)され得る。
【０００６】
図1dに示すように、フォトレジストパターン(14)をマスクにしてポリシリコン膜(13)、ゲート酸化膜(12)及びONO膜(11)をエッチングしてゲート(15)を形成する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記の通りにゲートを形成すれば、図1cのようにミスアラインされたフォトレジストパターン(14)によりゲート(15)で(A)領域のONO膜の長さと(B)領域のONO膜の長さが非対称をなす現象が発生する。ONO膜の長さはフラッシュメモリ素子の消去速度、消去効率及び初期しきい値電圧(Vt)に影響を及ぼすため、ONO膜の長さがメモリ素子のセル別に変われば、それぞれのセルが互いに異なるしきい値電圧(Vt)と消去速度を有してウエハ全体内で均一性(uniformity)が低下し、しきい値電圧(Vt)変化が激しくなる。
【０００８】
上述した問題を解決するために案出された本発明の目的は、ゲートにおいて誘電体膜の長さが左右対称になる自己整列電荷トラップ層を形成し、マスク作業によるミスアラインを防止する半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の実施例による半導体素子は、半導体基板の上部に形成されたゲート酸化膜膜と、前記ゲート酸化膜の上部に形成され、前記ゲート酸化膜により上部を除いた全面がカバーリングされた第3ゲート電極と、前記ゲート酸化膜の両側部の前記半導体基板の上部に形成された第1及び第2誘電体膜と、前記第1及び第2誘電体膜の上部にそれぞれ形成され、前記第3ゲート電極より高く形成された第1及び第2ゲート電極と、前記第1及び第2ゲート電極間の前記ゲート酸化膜及び第3ゲート電極の上部に形成され、前記第1、第2及び第3ゲートと電気的に連結される第4ゲート電極を含む半導体素子を提供する。
【００１０】
本発明の実施例による半導体素子の製造方法は、半導体基板の上部に誘電体膜を形成した後、所定領域の前記誘電体膜を除去する段階と、前記誘電体膜が一部除去された領域の上部に層間絶縁膜を形成する段階と、全体構造の上部に第1導電層を形成した後、全面エッチングして前記層間絶縁膜の側壁に前記誘電体膜を介して前記半導体基板と絶縁される第1及び第2ゲート電極を形成する段階と、前記第1及び第2ゲート電極間に露出された前記誘電体膜を除去する段階と、全体構造の上部に酸化膜及び第2導電層を形成した後、全面エッチングして前記第1及び第2ゲート電極間の前記酸化膜により前記半導体基板と前記第1及び第2ゲート電極と絶縁される第3ゲート電極を形成する段階と、全体構造の上部に第3導電層を形成した後、全面エッチングして前記第1、第2及び第3ゲート電極と連結される第4ゲート電極を形成する段階と、前記層間絶縁膜を除去した後、前記半導体基板の所定領域にソース及びドレインを形成する段階を含む半導体素子の製造方法を提供する。
【発明の効果】
【００１１】
上述した通り、本発明によれば、スペーサ形態の第1ゲート電極がスペースの内側に形成されていて第2導電層を形成する場合、ポジティブスロープによりボイドなしに埋め込みが可能である。
【００１２】
また、誘電体膜は、別途のマスク工程なしにスペーサ形態の第1ゲート電極により自己整列されて形成されるため、マスク作業によるミスアライン問題による不均一なセル構成を防止することができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付した図面を参照して本発明の実施例を詳細に説明すれば次の通りである。
【００１４】
図2a〜図2iは、本発明の実施例による半導体素子及びその製造方法を説明するための工程順序を示した断面図である。
【００１５】
図2aに示すように、半導体基板(100)の上部に誘電体膜として第1酸化膜(102)、第1窒化膜(104)及び第2酸化膜(106)からなるONO膜を形成する。この時、第2酸化膜(106)は、LP-CVD方式またはPE-CVD方式で50Å〜200Åの厚さで形成するが、後続工程進行時に除去されるためONO膜の物質としては使われない。ONO膜の上部に第2窒化膜(108)を形成する。この時、第2窒化膜(108)は2000Å〜5000Åの厚さで形成する。第2窒化膜(108)の上部にフォトレジストパターン(110)を形成する。
【００１６】
図2bに示すように、フォトレジストパターン(110)をマスクにしてエッチング工程を実施して第2窒化膜(108)をエッチングした後、露出された第2酸化膜(106)を除去する。この時、第2窒化膜(108)は乾式エッチング方法でエッチングする。
【００１７】
図2cに示すように、全体構造の上部に層間絶縁膜(112)を形成した後、第2窒化膜(108)の上部が露出されるまで研磨して平坦化させる。この時、層間絶縁膜(112)は研磨バリアまたはエッチングバリアとして使われるため、構造的に緻密な酸化膜またはSiOxNy系列の物質を用いる。一方、層間絶縁膜(112)の形成及び研磨工程のマージンを確保するために第2窒化膜(108)を十分な厚さで形成することが望ましい。
【００１８】
図2dに示すように、第2窒化膜(108)をH3PO4を用いた湿式エッチングで除去する。この時、第2酸化膜(106)はH3PO4を用いた湿式エッチング時に第1窒化膜(104)を保護する。洗浄工程を実施して第2酸化膜(106)を除去し、全体構造の上部に第3酸化膜(114)を形成する。ここで、第3酸化膜(114)は、ONO膜の第2酸化膜として使われる。
【００１９】
BFまたはBOE溶液を用いた洗浄工程を実施して自然酸化膜を除去した後、全体構造の上部に第1導電層(116)を形成する。この時、第1導電層(116)はドーピングされたポリシリコン膜を用いるか、またはAl、W、WSix、CoSix、WNx、TiSix、Ti、Ta、TaN、Ru、Ptを用いるか、またはこれを混合して用い、埋め込む領域の幅の1/5〜1/2の厚さで蒸着して埋め込む領域の一部が埋め込まれるようにする。
【００２０】
図2eに示すように、第1導電層(116)をエッチングしてスペーサ(spacer)形態の第1及び第2ゲート電極(116A及び116B)を第3酸化膜(114)の側壁に形成する。この時、第1ゲート電極(116A)と第2ゲート電極(116B)との間のONO膜は全てまたは一部がエッチングされてホール(200)が形成される。
【００２１】
図2fに示すように、第1ゲート電極(116A)と第2ゲート電極(116B)との間の半導体基板(100)の上部に残留する膜、例えば、第1酸化膜(102)及び第1窒化膜(104)をいずれも除去し、全体構造の上部にゲート酸化膜(118)を形成する。この時、ゲート酸化膜(118)は、LP-CVD方式で形成する。BFまたはBOE溶液を用いた洗浄工程を実施して自然酸化膜を除去した後、全体構造の上部に第2導電層(120)を形成する。この時、第2導電層(120)はドーピングされたポリシリコン膜を用いるか、またはAl、W、WSix、CoSix、WNx、TiSix、Ti、Ta、TaN、Ru、Ptを用いるか、またはこれを混合して用い、十分に埋め込まれるように500Å〜5000Åの厚さで厚く形成する。また、第2導電層(120)を形成する場合、上記ホール(200)の入口はポジティブスロープ(positiveslope)を有するため、ボイド(void)なしに埋め込みが可能である。
【００２２】
図2gに示すように、第2導電層(120)をエッチバック(etchback)して第1及び第2ゲート電極(116A及び116B)より低い高さの第3ゲート電極(120A)を形成する。洗浄工程を実施して層間絶縁膜(112)、第1、第2及び第3ゲート電極(116A,116B及び120A)の上部に存在するゲート酸化膜(118)を除去した後、全体構造の上部に第3導電層(122)を形成する。この時、第3導電層(122)はドーピングされたポリシリコン膜を用いるか、またはAl、W、WSix、CoSix、WNx、TiSix、Ti、Ta、TaN、Ru、Ptを用いるか、またはこれを混合して用いる。
【００２３】
図2hに示すように、第3導電層(122)を層間絶縁膜(112)の上部が露出されるまで研磨して第4ゲート電極(122A)を形成した後、層間絶縁膜(112)を湿式エッチングで除去する。層間絶縁膜(112)の除去時に第1及び第2ゲート電極(116A及び116B)の側壁に形成された第3酸化膜(114)と第1窒化膜(104)も除去される。
【００２４】
図2iに示すように、イオン注入工程を実施してソース及びドレイン(300)を形成し、第1及び第2ゲート電極(116A及び116B)の側壁に酸化膜または窒化膜からなる絶縁膜スペーサ(124)を形成する。
【００２５】
本発明の半導体素子は、半導体基板の上部にゲート酸化膜が形成され、第3ゲート電極はゲート酸化膜の上部に形成されてゲート酸化膜により上部を除いた全面がカバーリングされるようにする。ゲート酸化膜の両側部の半導体基板の上部に第1及び第2誘電体膜が形成され、第1及び第2ゲート電極は第1及び第2誘電体膜の上部にそれぞれ形成されて第3ゲート電極より高く形成する。第4ゲート電極は、第1及び第2ゲート電極間のゲート酸化膜及び第3ゲート電極の上部に形成され、第1、第2及び第3ゲートと電気的に連結されるようにする。
【００２６】
本発明の技術思想は、上記望ましい実施例により具体的に記述されたが、上記の実施例はその説明のためのものであり、その制限のためのものでないことを周知しなければならない。また、本発明の技術分野において通常の専門家であれば本発明の技術思想の範囲内で多様な実施例が可能である。
【図面の簡単な説明】
【００２７】
【図１ａ】従来技術による半導体素子の製造方法を説明するための断面図。
【図１ｂ】従来技術による半導体素子の製造方法を説明するための断面図。
【図１ｃ】従来技術による半導体素子の製造方法を説明するための断面図。
【図１ｄ】従来技術による半導体素子の製造方法を説明するための断面図。
【図２ａ】本実施例による半導体素子及びその製造方法を説明するための断面図。
【図２ｂ】本実施例による半導体素子及びその製造方法を説明するための断面図。
【図２ｃ】本実施例による半導体素子及びその製造方法を説明するための断面図。
【図２ｄ】本実施例による半導体素子及びその製造方法を説明するための断面図。
【図２ｅ】本実施例による半導体素子及びその製造方法を説明するための断面図。
【図２ｆ】本実施例による半導体素子及びその製造方法を説明するための断面図。
【図２ｇ】本実施例による半導体素子及びその製造方法を説明するための断面図。
【図２ｈ】本実施例による半導体素子及びその製造方法を説明するための断面図。
【図２ｉ】本実施例による半導体素子及びその製造方法を説明するための断面図。
【符号の説明】
【００２８】
100:半導体基板
102:第1酸化膜
104:第1窒化膜
106:第2酸化膜
108:第2窒化膜
110:フォトレジストパターン
112:層間絶縁膜
114:第3酸化膜
116:第1導電層
116A:第1ゲート電極
116B:第2ゲート電極
118:ゲート酸化膜
120:第2導電層
120A:第3ゲート電極
122:第3導電層
122A:第4ゲート電極
124:スペーサ
200:ホール
300:ソース及びドレイン
【図１ａ】
2007142358.tif 000003
【図１ｂ】
2007142358.tif 000004
【図１ｃ】
2007142358.tif 000005
【図１ｄ】
2007142358.tif 000006
【図２ａ】
2007142358.tif 000007
【図２ｂ】
2007142358.tif 000008
【図２ｃ】
2007142358.tif 000009
【図２ｄ】
2007142358.tif 000010
【図２ｅ】
2007142358.tif 000011
【図２ｆ】
2007142358.tif 000012
【図２ｇ】
2007142358.tif 000013
【図２ｈ】
2007142358.tif 000014
【図２ｉ】
2007142358.tif 000015