(57)【要約】【課題】ウェハレベルＳｉＰあるいはＣＳＰにおいて、バンプ接続時の応力緩和機能を向上し、接続の信頼性を高めることができる半導体装置及び製造方法を提供する。【解決手段】基板上に樹脂層（１３，１７，１８）が積層して絶縁層が形成され、絶縁層中に埋め込まれて配線層（１４，１６，１９，２１）が形成されており、絶縁層が、配線層を構成する一の配線（第１配線（１４，１６））の形成領域を除いた領域において、一の配線と同一のレイヤーに形成された樹脂層（第２樹脂層１７）を含む構成とする。【選択図】図１
2007294742.tif 000002
【特許請求の範囲】
【請求項１】
半導体を含んでパッケージ化された半導体装置であって、
基板と、
前記基板上に樹脂層が積層して形成された絶縁層と、
前記絶縁層中に埋め込まれて形成された配線層と
を有し、
前記絶縁層が、前記配線層を構成する一の配線の形成領域を除いた領域において、前記一の配線と同一のレイヤーに形成された樹脂層を含む
半導体装置。
【請求項２】
前記配線層の上層に前記配線層に接続して形成された導電性ポストと、
前記導電性ポストの間隙における前記絶縁層の上層に形成されたバッファ層と、
前記導電性ポストの上層に前記バッファ層の表面から突出して形成された突起電極と
をさらに有する請求項１に記載の半導体装置。
【請求項３】
前記導電性ポストの上面が前記バッファ層の表面より低く形成されており、
前記導電性ポストの上面から前記導電性ポストの外周における前記バッファ層の表面にかけて前記導電性ポストの径よりも大きな径の領域において形成された、突起電極の下部導電層をさらに有し、
前記突起電極が前記下部導電層の上層に形成されている
請求項２に記載の半導体装置。
【請求項４】
前記下部導電層が、第１下部導電層と、前記第１下部導電層から離間して形成された第２下部導電層とを含む
請求項３に記載の半導体装置。
【請求項５】
前記第２下部導電層が、前記第１下部導電層の外周部にリング状に形成された導電層である
請求項４に記載の半導体装置。
【請求項６】
前記第２下部導電層が、前記第１下部導電層から前記半導体装置の長手方向に配置して形成された略リングの部分形状の導電層である
請求項４に記載の半導体装置。
【請求項７】
半導体を含んでパッケージ化された半導体装置であって、
基板と、
前記基板上に樹脂層が積層して形成された絶縁層と、
前記絶縁層中に埋め込まれて形成された配線層と、
前記配線層の上層に前記配線層に接続して形成された導電性ポストと、
前記導電性ポストの間隙における前記絶縁層の上層において形成され、前記導電性ポストの上面より高い表面を有するバッファ層と、
前記導電性ポストの上面から前記導電性ポストの外周における前記バッファ層の表面にかけて前記導電性ポストの径よりも大きな径の領域において形成された、突起電極の下部導電層と、
前記下部導電層の上層において前記バッファ層の表面から突出して形成された突起電極と
を有する半導体装置。
【請求項８】
前記下部導電層が、第１下部導電層と、前記第１下部導電層から離間して形成された第２下部導電層とを含む
請求項７に記載の半導体装置。
【請求項９】
前記第２下部導電層が、前記第１下部導電層の外周部にリング状に形成された導電層である
請求項８に記載の半導体装置。
【請求項１０】
前記第２下部導電層が、前記第１下部導電層から前記半導体装置の長手方向に配置して形成された略リングの部分形状の導電層である
請求項８に記載の半導体装置。
【請求項１１】
半導体を含んでパッケージ化された半導体装置の製造方法であって、
基板上に樹脂層を積層して絶縁層を形成し、前記絶縁層中に埋め込んで配線層を形成する工程を有し、
前記絶縁層を形成し、配線層を形成する工程が、前記配線層を構成する一の配線を形成する工程と、前記一の配線の形成領域を除いた領域において前記一の配線と同一のレイヤーに樹脂層を形成する工程を含む
半導体装置の製造方法。
【請求項１２】
前記配線層の上層に前記配線層に接続して導電性ポストを形成する工程と、
前記導電性ポストの間隙における前記絶縁層の上層にバッファ層を形成する工程と、
前記導電性ポストの上層に前記バッファ層の表面から突出して突起電極を形成する工程と
をさらに有する請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記バッファ層を形成する工程の後、前記突起電極を形成する工程の前に、前記導電性ポストを上面から後退させて前記バッファ層の表面より低くなるように加工する工程と、前記導電性ポストの上面から前記導電性ポストの外周における前記バッファ層の表面にかけて前記導電性ポストの径よりも大きな径の領域において、突起電極の下部導電層を形成する工程とをさらに有し、
前記突起電極を形成する工程において前記下部導電層の上層に形成する
請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記下部導電層を形成する工程において、第１下部導電層と、前記第１下部導電層から離間して形成された第２下部導電層とを含むよう形成する
請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第２下部導電層として、前記第１下部導電層の外周部にリング状の導電層を形成する
請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第２下部導電層として、前記第１下部導電層から前記半導体装置の長手方向に配置して略リングの部分形状の導電層を形成する
請求項１４に記載の半導体装置の製造方法。
【請求項１７】
半導体を含んでパッケージ化された半導体装置であって、
基板上に樹脂層が積層して絶縁層を形成し、前記絶縁層中に埋め込んで配線層を形成する工程と、
前記配線層の上層に前記配線層に接続して導電性ポストを形成する工程と、
前記導電性ポストの間隙における前記絶縁層の上層においてバッファ層を形成する工程と、
前記導電性ポストを上面から後退させて前記バッファ層の表面より低く加工する工程と、
前記導電性ポストの上面から前記導電性ポストの外周における前記バッファ層の表面にかけて前記導電性ポストの径よりも大きな径の領域において、突起電極の下部導電層を形成する工程と、
前記下部導電層の上層において前記バッファ層の表面から突出して突起電極を形成する工程と
を有する半導体装置の製造方法。
【請求項１８】
前記下部導電層を形成する工程において、第１下部導電層と、前記第１下部導電層から離間して形成された第２下部導電層とを含むように形成する
請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記第２下部導電層として、前記第１下部導電層の外周部にリング状の導電層を形成する
請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記第２下部導電層として、前記第１下部導電層から前記半導体装置の長手方向に配置して略リングの部分形状の導電層を形成する
請求項１８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特にＣＳＰ（チップサイズパッケージ）形態や、能動素子や受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰ（システムインパッケージ）形態の半導体装置とその製造方法に関する。
【背景技術】
【０００２】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品実装密度をいかに向上させるかが重要な課題として研究及び開発がなされてきた。
【０００３】
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package ）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にハンダや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
【０００４】
例えば、半導体チップの大きさのままでパッケージ化されてなるＣＳＰと呼ばれるパッケーが開発されている。
さらに、インダクタンスやキャパシタなどの受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰと呼ばれる複雑な形態のパッケージへと開発が進んでいる。
【０００５】
上記のＣＳＰ形態やＳｉＰ形態の半導体装置の製造方法としては、ウェハ状態でパッケージ工程までを行う方法が開発され、これらの方法はウェハレベルＣＳＰあるいはウェハレベルＳｉＰと称せられる。
例えば、特許文献１に上記のようなウェハレベルＣＳＰ形態の半導体装置の構成が開示されている。
【０００６】
上記のウェハレベルＳｉＰ、あるいはウェハレベルＣＳＰにおいて、必要な外部端子を限られた面積に形成するため、端子径及び端子のピッチが小さくなる傾向がある。
しかしながら端子径及び端子のピッチが小さくなると、実装基板との線膨張係数の差により、ハンダバンプによる接続部に応力が集中し、バンプ接合が破断するという不具合が発生する。
【０００７】
図１６は、従来例に係る半導体装置を実装基板に実装したときの構成を示す断面図である。
例えば、半導体装置は、電子回路が形成された半導体基板１００に、電子回路に接続するパッド１０１が形成され、パッド１０１を除く領域は酸化シリコンなどの保護層１０２で覆われており、パッド１０１に接続して銅、ニッケル、金などからなる再配線層（１０３，１０４）が形成されている。再配線層の表面がポリイミドなどの保護層１０５で被覆され、バンプ形成領域において保護層が除去され、再配線層（１０３，１０４）が露出している。露出した再配線層（１０３，１０４）上にバンプ１０６が形成されており、この構造から再配線層（１０３，１０４）はアンダーバンプメタルとも称せられる。
例えば、実装基板１１０のランド１１１に対して、バンプ１０６が接続して実装されて用いられる。
【０００８】
上記の図１６の半導体装置において、上記のようなバンプ接合の破断を防止するために、最配線層（１０３，１０４）の下層に、エラストマ（弾性材料）を用いた応力緩和層１０７が形成された構成とする方法が知られている。
【０００９】
一方図１７は、図１６とは別の従来例に係る半導体装置を実装基板に実装したときの構成を示す断面図である。
また、応力緩和層１０７が形成されておらず、最配線層（１０３，１０４）の上層に導電素ポストが形成され、バッファ層１０８が形成された構成であり、実装基板１１０のランド１１１に対して、バンプ１０６が接続して実装されて用いられる。
上記の従来例によれば、バンプ接続における応力緩和を実現し、接続信頼例を高めることができる。
【００１０】
しかし、ハンダバンプのランド径を大きくすることはできないので、実装後のハンダの断面積が狭くなる部分に応力が集中してしまい、バンプ接続の破断の原因となる。
また、チップ埋め込み型ウェハレベルＳｉＰやウェハレベルＣＳＰにおいて、内蔵したチップ上とそれ以外の部分とで段差が生じ、あるいは、多層配線を形成した場合に配線の配置によって応力緩和構造である銅などからなる導電性ポストの高さが異なってしまうことがあり、これによりエリアアレイに配置した外部接続端子の実装時の応力緩和効果に差が生じ、チップ上の端子部や配線が積層した部分の端子部が弱くなるという不具合が出る。
【特許文献１】特開２００５−１７５３１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
解決しようとする問題点は、ウェハレベルＳｉＰやウェハレベルＣＳＰにおいて、バンプ接続時の応力緩和機能を向上し、接続の信頼性を高めることが困難である点である。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、半導体を含んでパッケージ化された半導体装置であって、基板と、前記基板上に樹脂層が積層して形成された絶縁層と、前記絶縁層中に埋め込まれて形成された配線層とを有し、前記絶縁層が、前記配線層を構成する一の配線の形成領域を除いた領域において、前記一の配線と同一のレイヤーに形成された樹脂層を含む。
【００１３】
上記の本発明の半導体装置は、基板上に樹脂層が積層して絶縁層が形成され、絶縁層中に埋め込まれて配線層が形成されており、絶縁層が、配線層を構成する一の配線の形成領域を除いた領域において、一の配線と同一のレイヤーに形成された樹脂層を含む。
【００１４】
本発明の半導体装置は、半導体を含んでパッケージ化された半導体装置であって、基板と、前記基板上に樹脂層が積層して形成された絶縁層と、前記絶縁層中に埋め込まれて形成された配線層と、前記配線層の上層に前記配線層に接続して形成された導電性ポストと、前記導電性ポストの間隙における前記絶縁層の上層において形成され、前記導電性ポストの上面より高い表面を有するバッファ層と、前記導電性ポストの上面から前記導電性ポストの外周における前記バッファ層の表面にかけて前記導電性ポストの径よりも大きな径の領域において形成された、突起電極の下部導電層と、前記下部導電層の上層において前記バッファ層の表面から突出して形成された突起電極とを有する。
【００１５】
上記の本発明の半導体装置は、基板上に樹脂層が積層して絶縁層が形成され、絶縁層中に埋め込まれて配線層が形成され、配線層の上層に配線層に接続して導電性ポストが形成され、導電性ポストの間隙における絶縁層の上層において導電性ポストの上面より高い表面を有するバッファ層が形成され、導電性ポストの上面から導電性ポストの外周におけるバッファ層の表面にかけて導電性ポストの径よりも大きな径の領域において突起電極の下部導電層が形成され、下部導電層の上層においてバッファ層の表面から突出して突起電極が形成されている。
【００１６】
本発明の半導体装置の製造方法は、半導体を含んでパッケージ化された半導体装置の製造方法であって、基板上に樹脂層を積層して絶縁層を形成し、前記絶縁層中に埋め込んで配線層を形成する工程を有し、前記絶縁層を形成し、配線層を形成する工程が、前記配線層を構成する一の配線を形成する工程と、前記一の配線の形成領域を除いた領域において前記一の配線と同一のレイヤーに樹脂層を形成する工程を含む。
【００１７】
上記の本発明の半導体装置の製造方法は、基板上に樹脂層を積層して絶縁層を形成し、絶縁層中に埋め込んで配線層を形成する。ここで、絶縁層を形成し、配線層を形成する工程においで、配線層を構成する一の配線を形成し、一の配線の形成領域を除いた領域において一の配線と同一のレイヤーに樹脂層を形成する。
【００１８】
本発明の半導体装置の製造方法は、半導体を含んでパッケージ化された半導体装置であって、基板上に樹脂層が積層させて絶縁層を形成し、前記絶縁層中に埋め込んで配線層を形成する工程と、前記配線層の上層に前記配線層に接続して導電性ポストを形成する工程と、前記導電性ポストの間隙における前記絶縁層の上層においてバッファ層を形成する工程と、前記導電性ポストを上面から後退させて前記バッファ層の表面より低く加工する工程と、前記導電性ポストの上面から前記導電性ポストの外周における前記バッファ層の表面にかけて前記導電性ポストの径よりも大きな径の領域において、突起電極の下部導電層を形成する工程と、前記下部導電層の上層において前記バッファ層の表面から突出して突起電極を形成する工程とを有する。
【００１９】
上記の本発明の半導体装置の製造方法は、基板上に樹脂層が積層させて絶縁層を形成し、絶縁層中に埋め込んで配線層を形成し、配線層の上層に配線層に接続して導電性ポストを形成し、導電性ポストの間隙における絶縁層の上層においてバッファ層を形成し、導電性ポストを上面から後退させてバッファ層の表面より低く加工し、導電性ポストの上面から導電性ポストの外周におけるバッファ層の表面にかけて導電性ポストの径よりも大きな径の領域において、突起電極の下部導電層を形成し、下部導電層の上層においてバッファ層の表面から突出して突起電極を形成する。
【発明の効果】
【００２０】
本発明の半導体装置は、ウェハレベルＳｉＰやウェハレベルＣＳＰにおいて、一の配線と同一のレイヤーに一の配線の形成領域を除いた領域に樹脂層が形成されており、一の配線に起因する段差が前記樹脂層で緩和され、段差が低減されることで導電性ポストの高さが均一化でき、あるいはバンプの径を導電性ポストより大きくすることが可能となり、これによりバンプ接続時の応力緩和機能を向上し、接続の信頼性を高めることができる。
【００２１】
本発明の半導体装置の製造方法は、ウェハレベルＳｉＰやウェハレベルＣＳＰにおいて、一の配線と同一のレイヤーに一の配線の形成領域を除いた領域に樹脂層を形成するので、一の配線に起因する段差が前記樹脂層で緩和され、段差が低減されることで導電性ポストの高さが均一化でき、あるいはバンプの径を導電性ポストより大きくすることが可能となり、これによりバンプ接続時の応力緩和機能を向上し、接続の信頼性を高めて半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明に係る半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
【００２３】
第１実施形態
図１は本実施形態に係るウェハレベルでパッケージ化したＣＳＰ形態の半導体装置の断面図である。
例えば、シリコン基板１０の回路面に回路に接続するパッド１１が形成され、パッド１１を除く領域は酸化シリコンなどの保護層１２で被覆されている。
また、例えば、上記の保護層１２上層に、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第１樹脂層１３が形成されている。
第１樹脂層１３には、シリコン基板１０のパッド１１に達する開口部１３ａが形成されている。
上記の開口部１３ａ内に埋め込まれて、例えば、シリコン基板１０のパッド１１に接続するプラグ部分と一体になって、第１樹脂層１３上にＴｉＣｕなどのシード層１４及び銅層１６からなる第１配線が形成されている。
【００２４】
また、例えば、上記に第１配線の形成領域を除いた領域において、第１樹脂層の上層に、即ち、第１配線と同一のレイヤーに、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第２樹脂層１７が形成されている。
【００２５】
また、例えば、第１配線及び第２樹脂層１７を被覆して、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第３樹脂層１８が形成されている。
第３樹脂層１８には、第１配線に達する開口部１８ａが形成されている。
上記の開口部１８ａ内に埋め込まれて、第１配線に接続するプラグ部分と一体になって、第３樹脂層１８上にＴｉＣｕなどのシード層１９及び銅層２１からなる第２配線が形成されている。
【００２６】
また、第２配線に接続して、銅などからなる導電性ポスト２３が形成されている。
導電性ポスト２３の間隙における第３樹脂層１８の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層２４が形成されている。
さらに、バッファ層２４の表面において導電性ポスト２３に接続するようにバンプ（突起電極）２５が形成されている。
【００２７】
本実施形態の半導体装置は、シリコン基板１０上に、第１樹脂層１３、第２樹脂層１７及び第３樹脂層１８などの樹脂層が積層して絶縁層が形成されており、絶縁層中に、第１配線及び第２配線などからなる配線層が埋め込まれて形成されている。
【００２８】
ここで、一の配線（第１配線）と同一のレイヤーに一の配線（第１配線）の形成領域を除いた領域に樹脂層（第２樹脂層１７）が形成されており、一の配線（第１配線）に起因する段差が樹脂層（第２樹脂層１７）で緩和され、段差が低減されることで導電性ポスト２３の高さが均一化でき、これによりバンプ接続時の応力緩和機能を向上し、接続の信頼性を高めることができる。
【００２９】
本実施形態の半導体装置は、絶縁層中に、能動素子が形成された１つ以上の半導体チップや、キャパシタ、インダクタあるいは電気抵抗素子などの受動素子などが、配線層に接続して埋め込まれてなる、いわゆるＳｉＰ形態の半導体装置としてもよい。
【００３０】
次に、上記の本実施形態の半導体装置の製造方法について図２〜８を参照して説明する。本実施形態においては図２〜８に示す全ての工程についてウェハレベルで行うことができる。
まず、図２（ａ）に示すように、例えば、７２５μｍの厚さのシリコン基板１０に、不図示の能動素子などを含む電子回路を形成し、回路面において電子回路に接続するパッド１１を形成し、パッド１１を除く領域において酸化シリコンなどの保護層１２を被覆して形成する。
次に、保護層１２の上層に、例えば、スピンコート法あるいは印刷法などにより、ポリイミド樹脂、フェノール樹脂、エポキシ系樹脂などの感光性の絶縁材料を供給し、第１樹脂層１３を形成する。第１樹脂層１３は硬化後に１０μｍ程度の膜厚となるようにする。
感光性ポリイミド樹脂をスピンコートで形成する場合、例えば以下の条件で成膜する。
スピンコート：１５００ｒｐｍ（５０秒）＋１０００ｒｐｍ（２０秒）＋１０００ｒｐｍ（１０秒）＋１５００ｒｐｍ（１０秒）
プリベーク：９０℃（１２０秒）＋１００℃（１２０秒）
【００３１】
次に、図２（ｂ）に示すように、例えば、露光量１２５ｍＪ／ｃｍ2でパターン露光及び現像し、シリコン基板１０のパッド１１に達する開口部１３ａを第１樹脂層１３に形成する。
現像後、３００℃（６０分）のポストキュア処理を行って第１樹脂層１３を硬化させる。
【００３２】
次に、図２（ｃ）に示すように、例えば、デスカム処理を行い、スパッタリングの前処理エッチングを行い、さらにスパッタリングにより第１樹脂層１３の開口部１３ａ内を被覆して全面にＴｉＣｕ膜を成膜してシード層１４とする。例えば、膜厚はＴｉが６００ｎｍ、Ｃｕが６００ｎｍとする。
【００３３】
次に、図２（ｄ）に示すように、例えば、第１樹脂層１３に形成した開口部１３ａと第１配線の形成領域以外にメッキされるのを防止するために、レジスト塗布及び現像処理を行い、第１樹脂層１３の開口部１３ａと第１配線の形成領域を開口するパターンのレジスト膜１５を成膜する。
【００３４】
次に、図３（ａ）に示すように、例えば、レジスト膜１５をマスクとし、シード層１４を一方の電極とする電解メッキにより銅をメッキして、第１樹脂層１３に形成した開口部１３ａと第１配線の形成領域に銅層１６を形成する。
【００３５】
次に、図３（ｂ）に示すように、例えば、アッシング処理などによりレジスト膜１５を除去する。
【００３６】
次に、図３（ｃ）に示すように、例えば、銅層１６をマスクとしてシード層１４をエッチング加工する。これにより、シード層１４及び銅層１６からなる第１配線が形成された構成とする。
【００３７】
次に、図４（ａ）に示すように、例えば、スピンコート法、ＣＶＤ（化学気相成長）法あるいは印刷法により、第１配線及び第１樹脂層１３の上層に絶縁膜を形成し、具体的には感光性の絶縁材料を供給して第２樹脂層１７を形成する。第２樹脂層１７は硬化後に１０μｍ程度の膜厚となるようにする。
感光性ポリイミド樹脂をスピンコートで形成する場合、例えば以下の条件で成膜する。
スピンコート：５００ｒｐｍ（５秒）＋１０００ｒｐｍ（１０秒）＋１５００ｒｐｍ（２０秒）
プリベーク：６０℃（２４０秒）＋９０℃（２４０秒）＋１１０℃（１２０秒）
【００３８】
次に、図４（ｂ）に示すように、例えば、露光量１２５ｍＪ／ｃｍ2でパターン露光及び現像し、第１配線の形成領域における第２樹脂層１７を除去することにより、第２樹脂層１７を、第１配線の形成領域を除いた領域において第１配線と同一のレイヤーに形成された樹脂層とする。
現像後、３００℃（６０分）のポストキュア処理を行って第２樹脂層１７を硬化させる。
これにより、第１配線の銅層と第２樹脂層が略同じ高さとなるため、第１配線に起因する段差が緩和され、以降の層形成時にフラットな平面を提供することができる。
【００３９】
次に、図４（ｃ）に示すように、例えば、スピンコート法、ＣＶＤ法あるいは印刷法により、第１配線及び第２樹脂層１７の上層に絶縁膜を形成し、具体的には感光性の絶縁材料を供給して第３樹脂層１８を形成する。第３樹脂層１８は硬化後に１０μｍ程度の膜厚となるようにする。
感光性ポリイミド樹脂をスピンコートで形成する場合、例えば以下の条件で成膜する。
スピンコート：５００ｒｐｍ（５秒）＋１０００ｒｐｍ（１０秒）＋１５００ｒｐｍ（２０秒）
プリベーク：６０℃（２４０秒）＋９０℃（２４０秒）＋１１０℃（１２０秒）
【００４０】
次に、図５（ａ）に示すように、例えば、露光量３００ｍＪ／ｃｍ2でパターン露光及び現像し、第１配線に達する開口部１８ａを第３樹脂層１８に形成する。
現像後、３００℃（６０分）のポストキュア処理を行って第３樹脂層１８を硬化させる。
【００４１】
次に、図５（ｂ）に示すように、例えば、デスカム処理を行い、スパッタリングの前処理エッチングを行い、さらにスパッタリングにより第３樹脂層１８の開口部１８ａ内を被覆して全面にＴｉＣｕ膜を成膜してシード層１９とする。例えば、膜厚はＴｉが６００ｎｍ、Ｃｕが６００ｎｍとする。
【００４２】
次に、図５（ｃ）に示すように、例えば、第３樹脂層１８に形成した開口部１８ａと第２配線の形成領域以外にメッキされるのを防止するために、レジスト塗布及び現像処理を行い、第３樹脂層１８の開口部１８ａと第２配線の形成領域を開口するパターンのレジスト膜２０を成膜する。
【００４３】
次に、図６（ａ）に示すように、例えば、レジスト膜２０をマスクとし、シード層１９を一方の電極とする電解メッキにより銅をメッキして、第３樹脂層１８に形成した開口部１８ａと第２配線の形成領域に銅層２１を形成する。
【００４４】
次に、図６（ｂ）に示すように、例えば、アッシング処理などによりレジスト膜２０を除去する。
【００４５】
次に、図６（ｃ）に示すように、例えば、レジスト膜２２を成膜あるいは感光性ドライフィルムを貼り合わせ、パターン露光及び現像して導電性ポスト用の開口部を形成する。
【００４６】
次に、図７（ａ）に示すように、例えば、シード層１９を一方の電極とした銅の電解メッキにより、導電性ポスト用の開口部内に導電性ポスト２３を形成する。導電性ポスト２３は、例えば直径２５０μｍ、高さ１２０μｍとする。
【００４７】
次に、図７（ｂ）に示すように、例えば、レジスト膜２２あるいはドライフィルムを除去し、図７（ｃ）に示すように、導電性ポスト２３及び銅層２１をマスクとしてシード層１９をエッチング加工する。これにより、シード層１９及び銅層２１からなる第２配線が形成され、その上層に導電性ポスト２３が形成された構成となる。
【００４８】
次に、図８（ａ）に示すように、例えば、エポキシ系樹脂、ポリイミド系樹脂、シリコーン系樹脂、ポリアミドイミド樹脂、ポリイミド樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などの樹脂を、スピンコート、印刷またはモールドなどにより成膜し、導電性ポスト２３を完全に覆うような膜厚で絶縁性のバッファ層２４を形成する。
【００４９】
バッファ層の形成は、例えばステンレス製の板厚３００μｍの印刷版をマスクとして、最上の樹脂層に接触させるコンタクト印刷で行うことができる。例えば、基板上で幅９６μｍのスクライブラインに対して、最上層の樹脂層をその下層の樹脂層より片側５０μｍ広げて形成し、マスクのスクライブライン部分をカバーする枠は２００μｍの幅とする。このように最上層の樹脂層をその下層の樹脂層よりスクライブライン幅を広げることでスパッタリング法によるシード層の形成後のウェハ反りの防止とメッキ用レジストの潰れを防止することができる。
また、ウェハの外周から５ｍｍの領域を禁止領域とし、これにかかり欠落するパターンについてはパターンを取り、版枠をそろえる。
使用する樹脂ペーストは、Ｎｖ値が２６、１度のペースト量は１２ｇ、スキージはＪタイプで、温度が９０°、スピードは５ｍｍ／秒とする。
【００５０】
次に、図８（ｂ）に示すように、例えば、バッファ層２４の樹脂硬化後に、研削により導電性ポスト２３の頭出しを行う。このときの条件は、例えば＃６００のホイールを用い、３５００ｒｐｍ、０．５ｍｍ／秒とする。
【００５１】
次に、図８（ｃ）に示すように、例えば、導電性ポスト２３に接続するように、例えばハンダボールの搭載、あるいはハンダペーストの印刷などにより、バンプ（突起電極）２５を形成する。
【００５２】
次に、例えば、シリコン基板１０の裏面側からＢＧＲにより所望の薄さまで薄型化し、さらにブレードによりシリコン基板１０をダイシングして薄型個片化する。
以上で図１に示すＣＳＰ形態の半導体装置を形成することができる。
【００５３】
上記の本実施形態に係る半導体装置の製造方法においては、シリコン基板１０上に、第１樹脂層１３、第２樹脂層１７及び第３樹脂層１８などの樹脂層を積層して絶縁層を形成し、絶縁層中に、第１配線及び第２配線などからなる配線層を埋め込んで形成している。
【００５４】
ここで、一の配線（第１配線）と同一のレイヤーに一の配線（第１配線）の形成領域を除いた領域に樹脂層（第２樹脂層１７）を形成しており、一の配線（第１配線）に起因する段差が樹脂層（第２樹脂層１７）で緩和され、段差が低減されることで導電性ポスト２３の高さが均一化でき、応力緩和効果が導電性ポストの位置で変わることを防止できるので、バンプ接続時の応力緩和機能を向上し、接続の信頼性を高めることができる。
【００５５】
また、第１配線に起因する段差が緩和されたことにより、第２配線形成工程以降の配線形成工程においてレジスト厚を薄くすることができ、パターンの微細化が可能となり、より多くの配線を形成することが可能となる。
【００５６】
本実施形態の半導体装置の製造方法において、絶縁層中に、能動素子が形成された半導体チップや、キャパシタ、インダクタあるいは電気抵抗素子などの受動素子などを、配線層に接続して埋め込んで形成してもよい。これにより、いわゆるＳｉＰ形態の半導体装置を形成することができる。
【００５７】
例えば、シリコン基板上に半導体チップを搭載して埋め込む場合、搭載のためのアライメントマークを形成する。
アライメントマークとしては、例えばスパッタリング法でＴｉＣｕ膜を全面に形成し、パターン加工して形成する。例えば、ＴｉＣｕ膜としては、Ｔｉを３００ｎｍ、Ｃｕを３００ｎｍで成膜する。また、搭載チップのエッジから５０μｍ離れたＬ字のパターンとし、搭載方向によりチップの１辺または２辺に形成する。
【００５８】
例えば、搭載する半導体チップとしては、半導体本体部分の能動素子が形成された回路面にパッドが形成され、パッドを除く領域は酸化シリコンなどの保護層で覆われた構成とし、半導体本体部分の基板裏面を＃２０００のホイールで研削する研削法などにより、２５〜５０μｍまで薄型化し、半導体本体部分の基板裏面にダイアタッチフィルムをラミネートする。ラミネート条件は、例えばスピード１ｍ／分、圧力１０Ｎ／ｃｍ、温度６５度とする。ラミネート後に、例えばスピンドル回転数４０００ｒｐｍ、送りスピード１０ｍｍ／秒のダイシングによりフルカットダイシングすることで個片薄型化を行う。
個片化後、上記のアライメントマークを認識して、フェイスアップの状態で半導体チップを熱圧着により搭載する。搭載条件は、１．５ｍｍ□では荷重１．６Ｎ、温度１６０℃、時間２秒とする。搭載チップサイズに応じて荷重はコントロールを行う。
上記のように半導体チップを埋め込む場合には、半導体チップを埋め込むレイヤーの樹脂層を硬化後５０μｍ厚になるように形成する。
【００５９】
また、例えば、配線を形成する工程において、ダイシング用のアライメントマークとして、スクライブラインの交差点上に６０μｍ□内の十字パターンなどを形成してもよい。
【００６０】
第２実施形態
図９は本実施形態に係るＣＳＰ形態の半導体装置の断面図である。
実質的に第１実施形態の半導体装置と同様の構成であるが、導電性ポスト２３の上面がバッファ層２４の表面より低く形成されており、導電性ポスト２３の上面から導電性ポスト２３の外周におけるバッファ層２４の表面にかけて導電性ポストの径よりも大きな径の領域において、突起電極の下部導電層（アンダーバンプメタル）２６ａが形成されており、下部導電層２６ａの上層にバンプ（突起電極）２８が形成されていることが異なる。
【００６１】
上記の本実施形態の半導体装置の製造方法について図１０〜図１２を参照して説明する。
まず、図１０（ａ）に示すバッファ層の研削による導電性ポスト２３の頭出し工程までは、第１実施形態と同様に行う。
次に、図１０（ｂ）に示すように、例えばウェットエッチングなどのエッチング処理などにより、導電性ポスト２３を上面から後退させてバッファ層２４の表面より低くなるように加工する。ここで、導電性ポスト２３の後退量は少なくとも５μｍとして、例えば導電性ポスト２３の後工程で形成するバンプ２８の高さの１０％程度とする。
次に、図１０（ｃ）に示すように、例えばスパッタリング法により、表面が後退した導電性ポスト２３の上面を被覆して全面にＴｉＣｕ膜２６を形成する。
【００６２】
次に、図１１（ａ）に示すように、レジスト塗布及び現像処理を行い、下部導電層の形成領域を保護するパターンのレジスト膜２７を成膜する。
次に、図１１（ｂ）に示すように、例えば、レジスト膜２７をマスクとし、ＴｉＣｕ膜２６をエッチング加工する。これにより、導電性ポスト２３の上面から導電性ポスト２３の外周におけるバッファ層２４の表面にかけて導電性ポスト２３の径よりも大きな径の領域において、突起電極の下部導電層２６ａを形成する。例えば、下部導電層２６ａの形成領域の径は、導電性ポスト２３の径＋１０％以上の径とする。
【００６３】
次に、図１２（ａ）に示すように、例えば、レジスト膜２７を除去し、図１２（ｂ）に示すように、下部導電層２６ａ上にハンダボールまたはハンダペーストを供給してバンプ２８を形成する。
以上で、図９に示す構成の半導体装置を製造することができる。
【００６４】
本実施形態の半導体装置は、いわゆるアンダーバンプメタルである下部導電層２６ａを設けて、その径を導電性ポストの径より大きくすることで、バンプの径を導電性ポストより大きくすることが可能となり、これによってバンプ接続時の応力緩和機能を向上し、接続の信頼性を高めることができる。
また、第１実施形態と同様に、一の配線（第１配線）と同一のレイヤーに一の配線（第１配線）の形成領域を除いた領域に樹脂層（第２樹脂層１７）が形成されており、一の配線（第１配線）に起因する段差が樹脂層（第２樹脂層１７）で緩和され、段差が低減されることで導電性ポスト２３の高さが均一化でき、これによりバンプ接続時の応力緩和機能を向上し、接続の信頼性を高めることができる。
【００６５】
第３実施形態
図１３（ａ）は本実施形態に係るＣＳＰ形態の半導体装置の断面図である。また、図１３（ｂ）及び図１３（ｃ）は下部導電層のレイアウトパターンを示す。
実質的に第２実施形態の半導体装置と同様の構成であるが、下部導電層が、第１下部導電層２６ａと、第１下部導電層２６ａから離間して形成された第２下部導電層２６ｂとを含む構成となっていることが異なる。
例えば、上記のように下部導電層がバッファ層上で分割されたレイアウトとなっていることにより、リフロー後のバンプ２８の形状がフィレット形状となっている。
【００６６】
図１３（ｂ）に示すように、例えば、第１下部導電層２６ａが、導電性ポスト２３の上面から導電性ポスト２３の外周におけるバッファ層２４の表面にかけて導電性ポスト２３の径よりも大きな径を有し、第２下部導電層２６ｂが第１下部導電層２６ａの外周部にリング状に形成された構成である。
例えば、リング部分の幅Ｗ１は第１下部導電層２６ａの径ｄより小さく設定し、また、第１下部導電層２６ａと第２下部導電層２６ｂの間隔Ｗ２は、第１下部導電層２６ａの径ｄの１／８以下とする。
【００６７】
あるいは、図１３（ｃ）に示すように、例えば、第２下部導電層２６ｂが第１下部導電層２６ａから半導体装置の長手方向に配置して形成された略リングの部分形状の導電層である構成とする。
【００６８】
上記の本実施形態の半導体装置の製造方法について図１４及び図１５を参照して説明する。
第２実施形態の図１０（ｂ）に示す工程までを第２実施形態と同様に行い、次に、図１４（ａ）に示すように、レジスト塗布及び現像処理を行い、第１下部導電層及び第２下部導電層の形成領域を保護するパターンのレジスト膜（２７ａ，２７ｂ）を成膜する。
ここでは、上記のように第２下部導電層が第１下部導電層の外周にリング状に形成されるパターンあるいはリングの部分形状のパターンとなるように形成する。
次に、図１４（ｂ）に示すように、例えば、レジスト膜２７をマスクとし、ＴｉＣｕ膜２６をエッチング加工する。これにより、第１下部導電層２６ａ及び第２下部導電層２６ｂがそれぞれパターン加工される。
【００６９】
次に、図１４（ｃ）に示すように、例えば、レジスト膜２７を除去し、図１５（ａ）に示すように、第１下部導電層２６ａ及び第２下部導電層２６ｂ上にハンダボールまたはハンダペースト（２８ａ，２８ｂ）を供給し、さらに図１５（ｂ）に示すようにハンダをリフローして、フィレット形状のバンプ２８を形成する。
以上で、図１３に示す構成の半導体装置を製造することができる。
【００７０】
本実施形態の半導体装置は、第２実施形態と同様に、下部導電層２６ａ及び／または２６ｂを設けて、その径を導電性ポストの径より大きくすることで、バンプの径を導電性ポストより大きくすることが可能となり、これによってバンプ接続時の応力緩和機能を向上し、接続の信頼性を高めることができる。
また、第１実施形態と同様に、一の配線（第１配線）と同一のレイヤーに一の配線（第１配線）の形成領域を除いた領域に樹脂層（第２樹脂層１７）が形成されており、一の配線（第１配線）に起因する段差が樹脂層（第２樹脂層１７）で緩和され、段差が低減されることで導電性ポスト２３の高さが均一化でき、これによりバンプ接続時の応力緩和機能を向上し、接続の信頼性を高めることができる。
【００７１】
上記の第２実施形態及び第３実施形態においては、接続の信頼性を高めるために、下部導電層を設けてバンプの径を大きくする構成とすることと、一の配線と同一のレイヤーに一の配線の形成領域を除いた領域に樹脂層が形成された構成とすることの両者を実施しているが、このうち下部導電層を設けてバンプの径を大きくする構成とすることのみを実施する構成も本願発明の範囲であり、接続の信頼性を高める効果を得ることができる。
【００７２】
本発明は上記の説明に限定されない。
例えば、第１及び第２配線などに、インダクタンスやキャパシタなどの受動素子が形成されていてもよい。
実施形態においては、絶縁層中の配線として２層の配線（第１配線及び第２配線）が形成されているが、これに限らない。樹脂の絶縁層の層数も上記のような層数などに限定されない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００７３】
本発明の半導体装置は、チップサイズパッケージあるいはシステムインパッケージ形態の半導体装置に適用できる。
【００７４】
本発明の半導体装置の製造方法は、チップサイズパッケージあるいはシステムインパッケージ形態の半導体装置の製造方法に適用できる。
【図面の簡単な説明】
【００７５】
【図１】図１は本発明の第１実施形態に係る半導体装置の断面図である。
【図２】図２（ａ）〜（ｄ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９は本発明の第２実施形態に係る半導体装置の断面図である。
【図１０】図１０（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１１】図１１（ａ）及び図１１（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１２】図１２（ａ）及び図１２（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１３】図１３（ａ）は本発明の第３実施形態に係る半導体装置の断面図であり、図１３（ｂ）及び図１３（ｃ）は下部導電層のレイアウトパターンを示す。
【図１４】図１４（ａ）〜（ｃ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１５】図１５（ａ）及び図１５（ｂ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１６】図１６は第１従来例に係る半導体装置の断面図である。
【図１７】図１７は第２従来例に係る半導体装置の断面図である。
【符号の説明】
【００７６】
１０…シリコン基板、１１…パッド、１２…保護膜、１３…第１樹脂層、１３ａ…開口部、１４…シード層、１５…レジスト膜、１６…銅層、１７…第２樹脂層、１８…第３樹脂層、１８ａ…開口部、１９…シード層、２０…レジスト膜、２１…銅層、２２…レジスト膜、２３…導電性ポスト、２４…バッファ層、２５…バンプ、２６…ＴｉＣｕ層、２６ａ（第１）下部導電層、２６ｂ…第２下部導電層、２７，２７ａ，２７ｂ…レジスト膜、２８…バンプ、２８ａ，２８ｂ…ハンダ
【図１】
2007294742.tif 000003
【図２】
2007294742.tif 000004
【図３】
2007294742.tif 000005
【図４】
2007294742.tif 000006
【図５】
2007294742.tif 000007
【図６】
2007294742.tif 000008
【図７】
2007294742.tif 000009
【図８】
2007294742.tif 000010
【図９】
2007294742.tif 000011
【図１０】
2007294742.tif 000012
【図１１】
2007294742.tif 000013
【図１２】
2007294742.tif 000014
【図１３】
2007294742.tif 000015
【図１４】
2007294742.tif 000016
【図１５】
2007294742.tif 000017
【図１６】
2007294742.tif 000018
【図１７】
2007294742.tif 000019