(57)【要約】【課題】大容量のメモリを用いずに、露光位置精度をより高精度にするとともに、露光待ち時間をさらに短縮することができるＤ／Ａ変換装置を提供することを目的とする。【解決手段】複数ビットのデジタルデータが入力され、対応する出力電気信号を出力する第１のＤ／Ａ変換回路１１と、デジタルデータに対する補正コードが入力され、対応する補正電気信号を出力する第２のＤ／Ａ変換回路１２とを有し、第１のＤ／Ａ変換回路１１の出力端子と第２のＤ／Ａ変換回路１２の出力端子が接続され、補正電気信号により出力電気信号を補正するＤ／Ａ変換装置であって、デジタルデータの各ビットごとに第１のＤ／Ａ変換回路１１に関し求められた補正コードを記憶する記憶手段１０５と、デジタルデータの各ビットごとに補正コードを逐次入力して加算し、デジタルデータの全ビットに対する補正コードを出力する演算手段１０７とを有することを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数ビットで構成されたデジタルデータが入力され、対応する出力電気信号を出力する第１のＤ／Ａ変換回路と、前記デジタルデータに対する補正コードが入力され、対応する補正電気信号を出力する第２のＤ／Ａ変換回路とを有し、前記第１のＤ／Ａ変換回路の出力端子と前記第２のＤ／Ａ変換回路の出力端子が接続され、前記補正電気信号により前記出力電気信号を補正するＤ／Ａ変換装置であって、
前記デジタルデータの各ビットごとに前記第１のＤ／Ａ変換回路に関し求められた補正コードを記憶する記憶手段と、
前記デジタルデータの各ビットごとに前記補正コードを逐次入力して加算し、前記デジタルデータの全ビットに対する補正コードを出力する演算手段と
を有することを特徴とするＤ／Ａ変換装置。
【請求項２】
前記デジタルデータについてビットデータ「０」及び「１」の何れかを判定する判定回路を有し、
前記演算手段は、前記ビットデータ「１」に対応するビットにつき、前記補正コードを逐次読み出して加算し、前記デジタルデータの全ビットに対する補正コードを出力することを特徴とする請求項１記載のＤ／Ａ変換装置。
【請求項３】
（１）複数ビットで構成されたデジタルデータを第１のＤ／Ａ変換回路に入力して、対応する出力電気信号を出力し、
（２）前記デジタルデータの各ビットごとに前記第１のＤ／Ａ変換回路に関し求められた補正コードを記憶し、
（３）前記デジタルデータの各ビットごとに前記補正コードを逐次入力して加算し、前記デジタルデータの全ビットに対する補正コードを出力し、
（４）前記デジタルデータの全ビットに対する補正コードを第２のＤ／Ａ変換回路に入力して、対応する補正電気信号を出力し、
（５）前記補正電気信号により前記出力電気信号を補正することを特徴とするＤ／Ａ変換方法。
【請求項４】
前記デジタルデータのビット数に対応するシリアルデータ列について各ビットに順次「１」を立てて前記第１のＤ／Ａ変換回路に入力させたときに、理想出力直線からのずれΔVk（kはビットを表す。）に対応するデジタルデータΔkとして前記デジタルデータの１ビットごとの補正コードを設定することを特徴とする請求項３記載のＤ／Ａ変換方法。
【請求項５】
複数ビットで構成されたデジタルデータが入力され、対応する出力電気信号を出力する第１のＤ／Ａ変換回路と、前記デジタルデータに対する補正コードが入力され、対応する補正電気信号を出力する第２のＤ／Ａ変換回路とを有し、前記第１のＤ／Ａ変換回路の出力端子と前記第２のＤ／Ａ変換回路の出力端子が接続され、前記補正電気信号により前記出力電気信号を補正するＤ／Ａ変換装置であって、
前記デジタルデータについて複数ビット単位で前記第１のＤ／Ａ変換回路に関し求められた展開補正コードを記憶する記憶手段と、
前記複数ビット単位ごとに前記展開補正コードを逐次入力して加算し、前記デジタルデータの全ビットに対する補正コードを出力する演算手段と
を有することを特徴とするＤ／Ａ変換装置。
【請求項６】
（１）複数ビットで構成されたデジタルデータを第１のＤ／Ａ変換回路に入力して、対応する出力電気信号を出力し、
（２）前記デジタルデータについて複数ビット単位で前記第１のＤ／Ａ変換回路に関し求められた展開補正コードを記憶し、
（３）前記デジタルデータの複数ビット単位ごとに前記展開補正コードを逐次入力して加算し、前記デジタルデータの全ビットに対する補正コードを出力し、
（４）前記デジタルデータの全ビットに対する補正コードを第２のＤ／Ａ変換回路に入力して、対応する補正電気信号を出力し、
（５）前記補正電気信号により前記出力電気信号を補正することを特徴とするＤ／Ａ変換方法。
【請求項７】
前記デジタルデータのビット数に対応するシリアルデータ列について各ビットに順次「１」を立てて前記第１のＤ／Ａ変換回路に入力させたときに、理想出力直線からのずれ（ΔVk（kはビットを表す。））に対応するデジタルデータΔkの加算（Σ(k=i~j)Δk (i~jは複数ビット単位に含まれる全てのビットを示す)で表される。）として前記展開補正コードを設定することを特徴とする請求項６記載のＤ／Ａ変換方法。
【請求項８】
荷電粒子ビームを成形し、露光対象物上に照射する荷電粒子ビーム露光装置において、
走査電気信号を出力する請求項１、２及び５の何れか一に記載のＤ／Ａ変換装置と、
前記Ｄ／Ａ変換装置の出力端子と接続された荷電粒子ビーム走査用偏向器と
を有することを特徴とする荷電粒子ビーム露光装置。
【請求項９】
荷電粒子ビームを成形し、露光対象物上に照射する荷電粒子ビーム露光方法において、
請求項３、４、６及び７の何れか一に記載のＤ／Ａ変換方法により、前記デジタルデータを逐次補正して走査電気信号を出力し、該走査電気信号より前記荷電粒子ビームを前記露光対象物上で走査させることを特徴とする荷電粒子ビーム露光方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａ変換装置、Ｄ／Ａ変換方法、荷電粒子ビーム露光装置及び荷電粒子ビーム露光方法に関し、より詳しくは、荷電粒子ビーム露光装置の荷電粒子ビーム走査用偏向器に適用可能なＤ／Ａ変換装置、Ｄ／Ａ変換方法及び荷電粒子ビーム露光装置及び荷電粒子ビーム露光方法に関する。
【背景技術】
【０００２】
荷電粒子ビーム露光装置では、より微細パターンを描画するために露光位置精度をより高精度にする必要があり、また、荷電粒子ビームを走査してパターンを描画するので、露光待ち時間を短縮して露光のスループットを向上させる必要がある。
【０００３】
ところで、荷電粒子ビームの走査制御はデジタル信号を用いて行われるため、制御回路と荷電粒子ビームを制御するための偏向器の間にＤ／Ａ変換回路が介在する。しかし、Ｄ／Ａ変換回路の性能に限界があり、しばしばＤ／Ａ変換回路の入出力間のリニアリティが劣化し、高精度な制御が困難になることがある。
【０００４】
このような困難性を克服するために改良されたＤ／Ａ変換装置が、特許文献１に記載されている。
【０００５】
特許文献１の図４に記載されているＤ／Ａ変換装置１０Ａでは、１６ビットのデジタルデータが入力され、対応する電気信号を出力する第１のＤ／Ａ変換回路１１と、１６ビットで表されうる全てのデジタルデータに対する補正コードを記憶するメモリ１３Ａと、メモリ１３Ａからデジタルデータに対する補正コードが入力され、対応する補正電気信号を出力する第２のＤ／Ａ変換回路１２とを有している。第１のＤ／Ａ変換回路１１と第２のＤ／Ａ変換回路１２とは、何れも電流出力型となっている。第１のＤ／Ａ変換回路１１では、図１４に示すように、下位１２ビットがＲ−２Ｒラダー抵抗型で構成され、上位４ビットがデコーダで構成されている。
【０００６】
第２のＤ／Ａ変換回路１２からの補正電気信号により第１のＤ／Ａ変換回路１１の出力電気信号が補正されるような構成を有する。
【０００７】
このＤ／Ａ変換装置は、特許文献１の図５に記載されているような動作を行う。
【０００８】
その動作によれば、予め、第１のＤ／Ａ変換回路１１に１６ビットで表されうる全てのデジタルデータを入力してデジタルデータに対応する実測値を測定し、理想曲線からのずれを求める。それらのずれを加算し、当該デジタルデータの補正コードとしてメモリ１３Ａに記憶させる。
【０００９】
次いで、一のデジタルデータが第１のＤ／Ａ変換回路１１に入力され、アナログの出力電気信号として出力される。
【００１０】
一方で、一のデジタルデータを用いて補正コードが格納されているメモリ１３Ａにアドレス指定し、メモリ１３Ａから当該デジタルデータに対応する補正コードを読み出す。
【００１１】
次に、読み出された補正コードを第２のＤ／Ａ変換回路１２に入力して、アナログの補正電気信号として出力させる。
【００１２】
この補正電気信号が第１のＤ／Ａ変換回路１１の出力電気信号に加減算されて出力電気信号が補正される。
【特許文献１】特開平１０−２９０１６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記のＤ／Ａ変換装置では、補正コードを第２のＤ／Ａ変換回路１２に入力させようとするたびに、メモリ１３Ａへのアクセス時間が発生するため多くの時間が必要となる。また、構成ビットで表示されうる全てのデジタルデータに対する補正コードを記憶することができるような大容量のメモリが必要となる。
【００１４】
本発明は、上記の従来例の問題点に鑑みて創作されたものであり、大容量のメモリを用いずに、露光位置精度をより高精度にするとともに、露光待ち時間をさらに短縮することができるＤ／Ａ変換装置、Ｄ／Ａ変換方法、荷電粒子ビーム露光装置及び荷電粒子ビーム露光方法を提供するものである。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、第１の発明は、Ｄ／Ａ変換装置に係り、複数ビットで構成されたデジタルデータが入力され、対応する出力電気信号を出力する第１のＤ／Ａ変換回路と、前記デジタルデータに対する補正コードが入力され、対応する補正電気信号を出力する第２のＤ／Ａ変換回路とを有し、前記第１のＤ／Ａ変換回路の出力端子と前記第２のＤ／Ａ変換回路の出力端子が接続され、前記補正電気信号により前記出力電気信号を補正するＤ／Ａ変換装置であって、前記デジタルデータの各ビットごとに前記第１のＤ／Ａ変換回路に関し求められた補正コードを記憶する記憶手段と、前記デジタルデータの各ビットごとに前記補正コードを逐次入力して加算し、前記デジタルデータの全ビットに対する補正コードを出力する演算手段とを有することを特徴とし、
第２の発明は、第１の発明のＤ／Ａ変換装置に係り、前記デジタルデータについてビットデータ「０」及び「１」の何れかを判定する判定回路を有し、前記演算手段は、前記ビットデータ「１」に対応するビットにつき、前記補正コードを逐次読み出して加算し、前記デジタルデータの全ビットに対する補正コードを出力することを特徴とし、
第３の発明は、Ｄ／Ａ変換方法に係り、（１）複数ビットで構成されたデジタルデータを第１のＤ／Ａ変換回路に入力して、対応する出力電気信号を出力し、（２）前記デジタルデータの各ビットごとに前記第１のＤ／Ａ変換回路に関し求められた補正コードを記憶し、（３）前記デジタルデータの各ビットごとに前記補正コードを逐次入力して加算し、前記デジタルデータの全ビットに対する補正コードを出力し、（４）前記デジタルデータの全ビットに対する補正コードを第２のＤ／Ａ変換回路に入力して、対応する補正電気信号を出力し、（５）前記補正電気信号により前記出力電気信号を補正することを特徴とし、
第４の発明は、第３の発明のＤ／Ａ変換方法に係り、前記デジタルデータのビット数に対応するシリアルデータ列について各ビットに順次「１」を立てて前記第１のＤ／Ａ変換回路に入力させたときに、理想出力直線からのずれΔVk（kはビットを表す。）に対応するデジタルデータΔkとして前記デジタルデータの１ビットごとの補正コードを設定することを特徴とし、
第５の発明は、Ｄ／Ａ変換装置に係り、複数ビットで構成されたデジタルデータが入力され、対応する出力電気信号を出力する第１のＤ／Ａ変換回路と、前記デジタルデータに対する補正コードが入力され、対応する補正電気信号を出力する第２のＤ／Ａ変換回路とを有し、前記第１のＤ／Ａ変換回路の出力端子と前記第２のＤ／Ａ変換回路の出力端子が接続され、前記補正電気信号により前記出力電気信号を補正するＤ／Ａ変換装置であって、前記デジタルデータについて複数ビット単位で前記第１のＤ／Ａ変換回路に関し求められた展開補正コードを記憶する記憶手段と、前記複数ビット単位ごとに前記展開補正コードを逐次入力して加算し、前記デジタルデータの全ビットに対する補正コードを出力する演算手段とを有することを特徴とし、
第６の発明は、Ｄ／Ａ変換方法に係り、（１）複数ビットで構成されたデジタルデータを第１のＤ／Ａ変換回路に入力して、対応する出力電気信号を出力し、（２）前記デジタルデータについて複数ビット単位で前記第１のＤ／Ａ変換回路に関し求められた展開補正コードを記憶し、（３）前記デジタルデータの複数ビット単位ごとに前記展開補正コードを逐次入力して加算し、前記デジタルデータの全ビットに対する補正コードを出力し、（４）前記デジタルデータの全ビットに対する補正コードを第２のＤ／Ａ変換回路に入力して、対応する補正電気信号を出力し、（５）前記補正電気信号により前記出力電気信号を補正することを特徴とし、
第７の発明は、第６の発明のＤ／Ａ変換方法に係り、前記デジタルデータのビット数に対応するシリアルデータ列について各ビットに順次「１」を立てて前記第１のＤ／Ａ変換回路に入力させたときに、理想出力直線からのずれ（ΔVk（kはビットを表す。））に対応するデジタルデータΔkの加算（Σ(k=i~j)Δk (i~jは複数ビット単位に含まれる全てのビットを示す)で表される。）として前記展開補正コードを設定することを特徴とし、
第８の発明は、荷電粒子ビーム露光装置に係り、荷電粒子ビームを成形し、露光対象物上に照射する荷電粒子ビーム露光装置において、走査電気信号を出力する第１、２及び５の発明の何れか一のＤ／Ａ変換装置と、前記Ｄ／Ａ変換装置の出力端子と接続された荷電粒子ビーム走査用偏向器とを有することを特徴とし、
第９の発明は、荷電粒子ビーム露光装置に係り、荷電粒子ビームを成形し、露光対象物上に照射する荷電粒子ビーム露光方法において、第３、４、６及び７の発明の何れか一のＤ／Ａ変換方法により、前記デジタルデータを逐次補正して走査電気信号を出力し、該走査電気信号より前記荷電粒子ビームを前記露光対象物上で走査させることを特徴としている。
【発明の効果】
【００１６】
本発明のＤ／Ａ変換装置によれば、複数ビットのデジタルデータが入力され、対応する出力電気信号を出力する第１のＤ／Ａ変換回路と、デジタルデータの全ビットに対する補正コードが入力され、対応する補正電気信号を出力する第２のＤ／Ａ変換回路とを有し、第１のＤ／Ａ変換回路の出力端子と第２のＤ／Ａ変換回路の出力端子が接続され、補正電気信号により出力電気信号を補正している。したがって、出力電気信号の精度を向上させることができる。
【００１７】
この場合、デジタルデータの全ビットに対する補正コードを生成するため、デジタルデータのビットごとに第１のＤ／Ａ変換回路に関し予め取得された補正コードを用いている。なお、ビットデータ「１」が第１のＤ／Ａ変換回路内の対応回路に電流が流れたことで表示される場合、ビットごとの補正コードは、ビットデータ「１」が立っている場合のみ規定してもよい。
【００１８】
そのビットごとの補正コードが、デジタルデータの入力に合わせてリアルタイムに、演算手段によりデジタルデータの全ビットについて逐次加算され、デジタルデータに対する補正コードとして出力される。さらに、演算手段から出力された補正コードは直ちに第２のＤ／Ａ変換回路に入力され、補正電気信号として出力される。この補正電気信号により直ちに第１のＤ／Ａ変換回路から出力された出力電気信号を補正することにより、所望の補正された電気信号を得ることができる。
【００１９】
以上のような機能を達成し得る回路構成においては、記憶手段として、デジタルデータのビットごとの補正コード及び演算結果を格納できるだけの容量があれば十分であり、レジスタなどの小容量のものでよい。このため、高速な動作を行うことができる。
【００２０】
また、別の発明では、デジタルデータに対する補正コードを生成するため、デジタルデータの複数ビット単位ごとに第１のＤ／Ａ変換回路に関し予め取得された展開補正コードを用いている。これにより、入力シリアルデータの全ビットについて複数ビット単位で逐次展開補正コードを演算することができるため、さらに演算回数を減らすことができる。このため、より高速な動作を行うことができる。
【００２１】
さらに、この場合も、記憶手段として、デジタルデータの複数ビット単位ごとの展開補正コード及び演算結果を格納できるだけの容量があれば十分であり、レジスタなどの小容量のものを用いることができる。このため、高速な動作を行うことができる。
【００２２】
以上のような構成を備えた本発明のＤ／Ａ変換装置を荷電粒子ビーム走査用偏向器に適用した場合、大容量のメモリを用いずに、露光位置精度をより高精度にするとともに、露光待ち時間をさらに短縮することができる。
【発明を実施するための最良の形態】
【００２３】
以下に、本発明の実施の形態について図面を参照しながら説明する。
【００２４】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るＤ／Ａ変換装置を備えた荷電粒子ビーム露光装置の構成を示す模式図である。
【００２５】
この荷電粒子ビーム露光装置は、図１に示すように、露光部と制御部で構成されている。
【００２６】
露光部は、荷電粒子ビーム射出装置２０と、ブランキング偏向器２１と、角度絞り２２と、対物レンズ２３と、移動ステージ２４とで構成される。
【００２７】
荷電粒子ビーム射出装置２０から射出された荷電粒子ビームＥＢは、ブランキング偏向器２１と、角度絞り２２と、対物レンズ２３とを通って、移動ステージ２４に搭載されたウエーハ２５上に照射される。荷電粒子ビーム射出装置２０内で成形された荷電粒子ビームＥＢの断面がウエーハ２５上に縮小投影される。ウエーハ２５上での荷電粒子ビームＥＢの走査は、対物レンズ２３内に配置された電磁型の主偏向器２６及び静電型の副偏向器２７により行われる。
【００２８】
また、制御部は、記憶装置２８と、制御回路２９ａ又は２９ｂと、制御回路２９ａ又は２９ｂからの信号に基づき副偏向器２７の制御を行うＤ／Ａ変換器３０及び電流／電圧変換器３１と、電流／電圧変換器３１の出力電圧を測定し、制御回路２９ａ又は２９ｂにフィードバックするデジタルボルトメータ（ＤＶＭ）３２と、制御回路２９ａ又は２９ｂからの信号に基づき主偏向器２６の制御を行うＤ／Ａ変換器３３及び増幅器３４とで構成される。
【００２９】
制御回路２９ａ又は２９ｂは、記憶装置２８から読み出されたパターンデータに基づき、一方では、荷電粒子ビーム射出装置２０に対し、荷電粒子ビームＥＢの断面を成形させ、他方では、Ｄ／Ａ変換器３０及び電流／電圧変換器３１を介して副偏向器２７に電圧を印加し、Ｄ／Ａ変換器３３及び増幅器３４を介して主偏向器２６に電流を供給することにより、ウエーハ２５上の露光位置を定める。主偏向器２６の制御を行うＤ／Ａ変換器３３は、副偏向器２７の制御を行うＤ／Ａ変換器３０内のＤ／Ａ変換回路と同じ構成を有し、レジスタREG5を備えている。
【００３０】
次に、図面を参照して、制御回路２９ａ、副偏向器２７の制御を行うＤ／Ａ変換器３０、電流／電圧変換器３１及びＤＶＭ３２の詳細な構成について以下に説明する。
【００３１】
図２は、制御回路２９ａ、副偏向器２７の制御を行うＤ／Ａ変換器３０、電流／電圧変換器３１及びＤＶＭ３２の接続関係について示すブロック図である。
【００３２】
制御回路２９ａは、図２に示すように、主に、レジスタ（REG3）１０１と、シリアル−パラレル変換回路１０２と、判定回路１０４と、補正コードテーブル１０５と、ポインタ１０６と、加算回路１０７と、レジスタ（REG4）１０８と、クロック発生回路１０３とで構成される。これらの回路等とＤ／Ａ変換器３０とがＤ／Ａ変換装置を構成する。
【００３３】
なお、図２には示していないが、制御回路２９ａには、上記回路のほかに、主偏向器２６の制御を行うＤ／Ａ変換器３３に偏向制御コードを出力する回路、その他を備えている。
【００３４】
レジスタ（REG3）１０１には、記憶装置２８からパターンデータとしての複数ビットのシリアルデータ（デジタルデータ）SDATが入力される。シリアル−パラレル変換回路１０２では、レジスタ（REG3）１０１から出力されたシリアルデータSDATがパラレルデータ（デジタルデータ）に変換され、第１のＤ／Ａ変換回路１１に出力される。
【００３５】
一方で、判定回路１０４では、ポインタ１０６の信号により、レジスタ（REG3）１０１から出力されたシリアルデータSDATについて、各ビットの「０」，「１」を判定する。補正コードテーブル１０５は、各ビットに対応する補正コードCCが記憶されており、判定回路１０４により「１」と判定されたビットに対応する補正コードCCを出力する。加算回路１０７では、各ビットに対応する補正コードCCを逐次加算し、レジスタ（REG4）１０８に出力する。レジスタ（REG4）１０８では補正コードCCの加算データが逐次記憶され、最終的にデジタルデータの全ビットについて加算された補正コードCCが記憶される。
【００３６】
Ｄ／Ａ変換器３０は、シリアル−パラレル変換回路１０２より出力されたデジタルデータを出力電気信号Iに変換する第１のＤ／Ａ変換回路１１と、デジタルデータの全ビットについて加算された補正コードCCを補正電気信号Icに変換する第２のＤ／Ａ変換回路１２とで構成される。第１のＤ／Ａ変換回路１１と第２のＤ／Ａ変換回路１２とは、何れも電流出力型となっている。第１のＤ／Ａ変換回路１１では、図１０に示すように、下位１２ビットD11〜D0がＲ−２Ｒラダー抵抗型で構成され、上位４ビットD15〜D12がデコーダで構成されている。図９に示す第１のＤ／Ａ変換回路１１は一般的な回路構成と機能を有するが、本発明の電流出力レベルＩに合わせて、抵抗４００〜４１１、５００〜５１１の値、及び定電流源３００〜３１５からの出力電流が調整されている。また、第２のＤ／Ａ変換回路１２も第１のＤ／Ａ変換回路１１と同様な回路構成と機能を有するが、補正電流値Ｉcに合わせて、抵抗や定電流源が調整されている。
【００３７】
それぞれのＤ／Ａ変換回路１１、１２はレジスタREG1及びREG2を備えている。図２に示すように、制御回路２９ａのクロック発生回路１０３からのクロックにより、レジスタREG1にデジタルデータを格納し、レジスタREG2に補正コードCCを格納する。
【００３８】
Ｄ／Ａ変換回路１１、１２の出力端は共通に接続されて電流／電圧変換器３１の入力端に接続されている。そして、クロック発生回路１０３からのクロックにより、図２に示すように、出力電気信号Iと補正電気信号Icとが出力され、加算されてエラー補正された電流Ｊとして取り出される。さらにその電流Ｊが電流／電圧変換器３１により偏向電圧として出力される。
【００３９】
一方で、電流／電圧変換器３１の出力端はデジタルボルトメータ（ＤＶＭ）３２の入力端に接続され、さらにデジタルボルトメータ３２の出力端は制御回路２９ａのデジタル電圧（ＤＶ）入力端に接続されている。この経路により補正コードを取得できるようになっている。その補正コードは以下のようにして取得される。即ち、デジタルデータの各ビット（０〜ｎビット）を順次「１」としたときにそれぞれ第１のＤ／Ａ変換回路１１で変換された出力電気信号DV0〜DVnが制御回路２９ａにフィードバックされる。この場合、Ｄ／Ａ変換回路の抵抗値及び供給電流のばらつきにより一般に理想出力直線からのばらつきが生じる。そこで、図３に示すように、実測された出力電気信号DV0〜DVnと理想出力直線とのずれΔ0〜Δn（電圧又は電流）が求められる。このずれΔ0〜Δnをデジタル化したものを補正コードとして予め補正コードテーブル１０５に格納しておく。その補正コードを図６に示す。なお、理想出力直線は、データDATの全ビットが'1'のときの補正コードΔ0＋Δ1＋・・・＋Δ10＋Δ11＋〜＋Δ26が０になるように定める。
【００４０】
次に、図４及び図５を参照して制御部の動作を以下に説明する。
【００４１】
図４はデジタルデータ（DAT）、補正コード（CC）、クロックパルス（CLK）、レジスタ（REG1）での記憶データ、レジスタ（REG2）での記憶データ、出力電流Ｉ、補正電流Ｉcについて、これらの信号の流れを示すタイミングチャートであり、図５は主にデジタルデータに対する補正コードCCを取得する手順を示すフローチャートである。
【００４２】
図４に示すように、制御回路２９ａに第１のデジタルデータが入力されて第１のデジタルデータ(DAT0)がシリアル−パラレル変換回路１０２により保持され、これに対応する第１の補正コード(CC0)がレジスタ(REG4)に保持される。第１のクロック(CLK)により第１のデジタルデータ(DAT0)はＤ／Ａ変換回路１１のレジスタ(REG1)に保持され、第１の補正コード(CC0) はＤ／Ａ変換回路１２のレジスタ(REG2)に保持される。そして、Ｄ／Ａ変換回路１１からＩ0が出力され、Ｄ／Ａ変換回路１２からＩc0が出力される。この後、Ｉ0がＩc0により補正され、補正された電流（Ｊ）が電圧に変換されて副偏向器に出力される。
【００４３】
次のクロック(CLK)までに、制御回路２９ａに第２のデジタルデータが入力されて第２のデジタルデータ(DAT1)がシリアル−パラレル変換回路１０２により保持され、これに対応する第２の補正コード(CC1)がレジスタ(REG4)に保持される。第２のクロック(CLK)により第２のデジタルデータ(DAT1)はＤ／Ａ変換回路１１のレジスタ(REG1)に保持され、第２の補正コード(CC1) はＤ／Ａ変換回路１２のレジスタ(REG2)に保持される。そして、Ｄ／Ａ変換回路１１からＩ1が出力され、Ｄ／Ａ変換回路１２からＩc1が出力される。この後、Ｉ1がＩc1により補正され、補正された電流（Ｊ）が電圧に変換されて副偏向器に出力される。
【００４４】
以降、順次送られてくる偏向制御用のデジタルデータに対して処理が施されて、順次対応する電圧に変換される。この電圧により副偏向器が制御される。
【００４５】
この場合、図５に示すように、制御回路２９ａ内で補正コード(CC)は次のようにして生成される。
【００４６】
（Ｐ１）まず、実測された出力電気信号DV0〜DVnと理想出力直線とのずれΔ0〜Δnより取得された補正コードを補正コードテーブル１０５に格納する。
【００４７】
（Ｐ２）次いで、ポインタ１０６の値をｐとし、ｐに０を代入する。
【００４８】
（Ｐ３）次に、入力シリアルデータSDATのポインタ１０６の値ｐに対応する１ビットをレジスタ（REG3）１０１に格納する。
【００４９】
（Ｐ４）次いで、ポインタ１０６が指し示すレジスタ（REG3）１０１のビットの値を判定回路１０４にて判定する。
【００５０】
（Ｐ５）次に、ビットの値が「０」であれば、変数ｐを１だけインクリメントし、ステップＰ３に戻り、「１」 であれば、ステップＰ６に進む。
【００５１】
（Ｐ６）次いで、図６に示すエラー補正コードテーブル１０５を参照し、対応するビットのエラー補正コードを読み出して、レジスタ（REG4）１０８に記憶されていた前回までの加算結果に加算し、その結果をレジスタ（REG4）１０８に格納する。
【００５２】
（Ｐ７）次に、ｐ＜ｒであれば、変数ｐを１だけインクリメントしてステップＰ３に戻り、ｐ＝ｒであれば、ステップＰ８へ進む。ここに、ｒはSDATのビット数から１を引いたものであり、この実施形態の場合はｒ＝１５である。
【００５３】
（Ｐ８）次いで、レジスタ（REG4）１０８の値を補正コードCCとして、第２のＤ／Ａ変換回路１２へ供給する。例えば、SDAT="1011010011001011"の場合、ビットの値が「１」のビット対応のエラー補正コードは下記のようになる。
【００５４】
215ビットのエラー補正コード・・1101000110010111
213ビットのエラー補正コード・・0111100001000001
212ビットのエラー補正コード・・1010111001100011
210ビットのエラー補正コード・・0110001111100110
27ビットのエラー補正コード・・0110001111100110
27ビットのエラー補正コード・・0000110000000010
26ビットのエラー補正コード・・0000011000111110
23ビットのエラー補正コード・・1101001110010010
21ビットのエラー補正コード・・1001010011011001
20ビットのエラー補正コード・・0100001001110010
これらの補正コードを全て加算し、ＭＳＢ(Most Significant Bit)をとると、補正コードCCは"1000001100100111"となる。
【００５５】
以上のように、本発明の第１の実施の形態の荷電粒子ビーム露光装置に用いられる制御回路２９ａ及びＤ／Ａ変換器３０によれば、制御回路２９ａ内にビット対応のエラー補正コードテーブル１０５を備えており、入力される全てのデジタルデータに対する補正コードを蓄積しておく必要がない。そのため、高価でアクセス時間のかかるメモリが不要となる。また、ステップＰ３乃至Ｐ８を実行することで、入力デジタルデータに対する補正コードを高速にかつリアルタイムに求めることができる。
【００５６】
（第２の実施の形態）
次に、図７を参照して、本発明の第２の実施の形態に係る、荷電粒子ビーム露光装置に用いられる制御回路２９ｂ、副偏向器２７の制御を行うＤ／Ａ変換器３０、電流／電圧変換器３１及びＤＶＭ３２について説明する。
【００５７】
図７は、制御回路２９ｂ、副偏向器２７の制御を行うＤ／Ａ変換器３０、電流／電圧変換器３１及びＤＶＭ３２について示すブロック図である。
【００５８】
第２の実施の形態の制御回路２９ｂなどにおいて、図２に示す第１の実施の形態の制御回路２９ａなどと異なるところは、１ビット単位で補正コードを格納しているエラー補正コードテーブル１０５の代わりに２ビット単位で補正コードを格納している展開補正コードテーブル１１４を用いていることである。これに伴い、入力シリアルデータに対し、２ビット単位で展開補正コードを取得していることである。なお、図７に示す制御回路２９ｂ内の回路等とＤ／Ａ変換器３０とがＤ／Ａ変換装置を構成する。
【００５９】
この場合、その展開補正コードは以下のようにして取得される。即ち、デジタルデータの各ビット（０〜ｎビット）を順次「１」としたときにそれぞれ第１のＤ／Ａ変換回路１１で変換された出力電気信号DV0〜DVnが制御回路２９ｂにフィードバックされる。そして、図３に示すようにして、実測された出力電気信号DV0〜DVnと理想出力直線とのずれΔ0〜Δnを求め、さらにデジタル化する。Δ0〜Δnは、各々１６ビットのデジタルデータとする。このずれΔ0〜Δnを基に、下位或いは上位から２ビットずつ（「０」，「０」）、（「０」，「１」）、（「１」，「０」）及び（「１」，「１」）の組み合わせにつき、ずれΔ0〜Δnを加算する。例えば、１ビット目と0ビット目の組み合わせが（「１」，「０」）の場合、１ビット目のずれ（Δ1）＋0ビット目のずれ（零）となり、（「１」，「１」）の場合、１ビット目のずれ(Δ1)＋0ビット目のずれ(Δ0)となる。他も同様にして計算により求める。その展開補正コードを図８に示す。このようにして求めた展開補正コードを予め展開補正コードテーブル１１４に格納しておく。
【００６０】
次に、図８を参照して、制御部の動作のうち特に展開補正コードを基に補正コードCCを生成する動作について以下に説明する。なお、制御部全体の動作は図３のタイミングチャートに示す動作と同じであるので、この点については説明を省略する。
【００６１】
（Ｐ１１）まず、実測された出力電気信号DV0〜DVnと理想直線とのずれΔ0〜Δnを基に、２ビット単位で取得された展開補正コードを展開補正コードテーブル１１４に格納する。
【００６２】
（Ｐ１２）次に、入力シリアルデータSDATの下位の２ビットをレジスタ（REG3）１１１に格納する。ポインタ１１５の値をｓとし、ｓに１を代入する。
【００６３】
（Ｐ１３）レジスタ（REG3）１１１の２ビットの組み合わせとポインタ１１５が指し示している展開補正コードテーブル１１４のビットの組み合わせとを比較し、該当する展開補正コードをレジスタREG4に加算し、その演算結果をレジスタ（REG4）１１７に格納する。
【００６４】
（Ｐ１４）次に、ｓ＜ｔであれば、ステップＰ１５へ進み、ｓ＝ｔであれば、ステップＰ１６へ進む。ここに、ｔはSDATのビット数を逐次演算を行うビット単位数で割ったものであり、この実施形態の場合、ｔ＝８である。
【００６５】
（Ｐ１５）次いで、SDATの次の２ビットをレジスタ（REG3）１１１に格納し、レジスタ（REG3）１１１を右へ２ビットシフトする。また、変数ｓを１だけインクリメントし、ステップＰ１３へ戻る。
【００６６】
（Ｐ１６）次に、レジスタ（REG4）１１７の値を補正コードCCとして、第２のＤ／Ａ変換回路１２へ供給する。例えば、SDAT="0011001101010010"の場合、図９に示す展開補正コードテーブル１１４を参照して、２ビットに対応した展開補正コードは下記のようになる。
【００６７】
215，214ビットの展開補正コード・・0000000000000000
213，212ビットの展開補正コード・・0100100111011110
211，210ビットの展開補正コード・・0000000000000000
29，28ビットの展開補正コード・・0111001111101000
27，26ビットの展開補正コード・・0000011000111110
25，24ビットの展開補正コード・・0110100001001001
23，22ビットの展開補正コード・・0000000000000000
21，20ビットの展開補正コード・・1001010011011001
これらの２ビット単位の展開補正コードを全て加算し、ＭＳＢをとると、デジタルデータの補正コードCCは"1110000010010011"となる。
【００６８】
以上のように、本発明の第２の実施の形態の荷電粒子ビーム露光装置に用いられる制御回路２９ｂ及びＤ／Ａ変換器３０によれば、制御回路２９ｂ内に複数ビット対応の展開補正コードテーブル１１４をもっており、第１の実施の形態と同様に、入力される全てのデジタルデータに対する補正コードを持つ必要がない。そのため、高価でアクセス時間のかかるメモリが不要となる。また、ステップＰ１１乃至Ｐ１６を実行することで入力デジタルデータに対する補正コードを高速にかつリアルタイムに求めることができる。
【００６９】
また、入力シリアルデータの複数ビット単位で逐次演算することにより、演算回数を減らすことができる。これにより、入力シリアルデータの全ビットについて複数ビット単位で逐次展開補正コードを演算することができるため、さらに演算回数を減らすことができる。このため、より高速な動作を行うことができる。
【００７０】
さらに、上記構成を備えた制御回路２９ｂ及びＤ／Ａ変換器３０を荷電粒子ビーム走査用偏向器に適用した場合、大容量のメモリを用いずに、露光位置精度をより高精度にするとともに、露光待ち時間をさらに短縮することができる。
【００７１】
以上、実施の形態によりこの発明を詳細に説明したが、この発明の範囲は上記実施の形態に具体的に示した例に限られるものではなく、この発明の要旨を逸脱しない範囲の上記実施の形態の変更はこの発明の範囲に含まれる。
【００７２】
例えば、この実施の形態においては、第１のＤ／Ａ変換回路１１として、図１０に示すように、下位１２ビットがＲ−２Ｒラダー抵抗型で構成され、上位４ビットがデコーダで構成されているものを用いているがこれに限られない。全てのビットがＲ−２Ｒラダー抵抗型で構成されたものを用いてもよいし、デコーダで構成されているものを用いてもよい。第２のＤ／Ａ変換回路１２においても同様である。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１の実施の形態である荷電粒子ビーム露光装置について示す模式図である。
【図２】本発明の第１の実施の形態である荷電粒子ビーム露光装置に備えられた、制御回路、Ｄ／Ａ変換器、電流／電圧変換器及びＤＶＭの詳細な構成について示す模式図である。
【図３】本発明の第１の実施の形態である荷電粒子ビーム露光装置に備えられた、Ｄ／Ａ変換器の第１の変換回路の入出力特性と理想出力直線について示すグラフである。
【図４】本発明の第１の実施の形態である荷電粒子ビーム露光装置に備えられた制御部における、デジタルデータ（DAT）、補正コード（CC）、クロックパルス（CLK）、レジスタ（REG1）での記憶データ、レジスタ（REG2）での記憶データ、出力電流Ｉ、補正電流Ｉcについて、これらの信号の流れを示すタイミングチャートである。
【図５】本発明の第１の実施の形態である荷電粒子ビーム露光装置に備えられた、制御部の動作のうち特にデジタルデータの各ビットごとのエラー補正コードを基に補正コードCCを生成する動作を示すフローチャートである。
【図６】本発明の第１の実施の形態である荷電粒子ビーム露光装置に備えられた、制御回路内の補正コードテーブルに記憶された補正コードを示す表である。
【図７】本発明の第２の実施の形態である荷電粒子ビーム露光装置に備えられた、制御回路、Ｄ／Ａ変換器、電流／電圧変換器及びＤＶＭの詳細な構成を示す模式図である。
【図８】本発明の第２の実施の形態である荷電粒子ビーム露光装置に備えられた、制御部の動作のうち特にデジタルデータの複数ビットごとの展開補正コードを基に補正コードCCを生成する動作を示すフローチャートである。
【図９】本発明の第２の実施の形態である荷電粒子ビーム露光装置に備えられた、制御回路内の展開補正コードテーブルに記憶された展開補正コードを示す表である。
【図１０】本発明の実施の形態である荷電粒子ビーム露光装置に備えられたＤ／Ａ変換回路を示す図である。
【符号の説明】
【００７４】
１１  第１のＤ／Ａ変換回路
１２  第２のＤ／Ａ変換回路
２６  主偏向器
２７  副偏向器
２８  記憶装置
２９ａ、２９ｂ  制御回路
３０、３３  Ｄ／Ａ変換器
３１  電流／電圧変換器
３２  デジタルボルトメータ（ＤＶＭ）
１０１、１１１  レジスタ（REG3）
１０２、１１２  シリアル−パラレル変換回路
１０３、１１３  クロック発生回路
１０４  判定回路
１０５  補正コードテーブル
１０６、１１５  ポインタ
１０７、１１６  加算回路
１０８、１１７  レジスタ（REG4）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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