(57)【要約】      （修正有）【課題】ダマシンゲートプロセスにおいて、異なるゲート絶縁膜を有する２種類のＭＯＳＦＥＴを形成して、ゲート幅が大きく、抵抗精度の高い、半導体装置の製造方法を提供する。【解決手段】比較的高い電圧を供給される、高電圧用Ｎ−  ＭＯＳｎ−  層１２、高電圧用Ｐ−  ＭＯＳｐ−  層１３で構成される高電圧ＭＯＳＦＥＴ部と、低電圧用Ｎ−  ＭＯＳｎ−  層１４、低電圧用Ｐ−  ＭＯＳｐ−  層１５で構成される低電圧ＭＯＳＦＥＴ部と、を同一基板上に形成する半導体装置において、高電圧ＭＯＳＦＥＴ部におけるゲート領域に形成される、単位面積当りの容量が比較的小さな、バッファ酸化膜２ａとポリシリコン層の２層構造からなる第１の絶縁膜層と、低電圧ＭＯＳＦＥＴ部におけるゲート領域に形成される、単位面積当りの容量が比較的大きな、Ｎｏ酸化膜２４とＴａ２  Ｏ５  膜２５からなる第２の絶縁膜層と、により半導体装置を構成する。【選択図】図２１
2007294945.tif 000002
【特許請求の範囲】
【請求項１】
第１のＭＯＳＦＥＴと、それよりも低い電源電圧が供給される第２のＭＯＳＦＥＴとを有し、前記第１のＭＯＳＦＥＴにおける第１のゲート絶縁膜を前記第２のＭＯＳＦＥＴにおける第２のゲート絶縁膜よりも、厚さが厚く且つキャパシタンスが小さいものとした半導体装置の製造方法において、
半導体基板上に、拡散層形成のためのイオン打ち込み時のマスクとして使用する、ダミーポリシリコンゲート電極をサイドウォールに挟まれた状態に形成し、
前記第１のＭＯＳＦＥＴ側においては、前記ダミーポリシリコンゲート電極を残存させて最終的にゲート電極とし、
前記第２のＭＯＳＦＥＴ側においては、前記サイドウォールは残したままで前記ダミーポリシリコンゲート電極を除去し、前記サイドウォール内に高誘電体膜を形成し、この高誘電体膜をゲート電極とする、
ことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に、素子分離領域を介在して、第１の領域と第２の領域を形成し、それぞれの領域にＭＯＳＦＥＴを形成するようにした半導体装置の製造方法において、
前記第１の領域に形成されるＭＯＳＦＥＴおよび前記第２の領域に形成されるＭＯＳＦＥＴの、それぞれのゲート領域に、比較的薄いシリコン酸化膜と、比較的厚いポリシリコン膜を重ねて形成し、更にその上にシリコン窒化膜を形成するプロセスと、
第２の領域をマスクして、前記第１の領域のシリコン窒化膜を、除去するプロセスと、
前記第２の領域のマスクを除去し、前記第１の領域および前記第２の領域のポリシリコン膜の側壁に、シリコン窒化膜を形成し、シリコン窒化膜をマスクとして、ゲート電極材料をスパッタし、これをシリサイド化して、前記第１の領域のポリシリコン膜に重ねて、第１の領域に対応するゲート電極を形成するプロセスと、
全体に層間膜を堆積し、これを前記第１の領域のゲート電極部および前記第２の領域のシリコン窒化膜が露出するまで研磨するプロセスと、
前記第２の領域のシリコン窒化膜を選択的に除去し、その下のポリシリコン層を露出させ、続いてこのポリシリコン層を除去して、その下のシリコン酸化膜を露出し、これを窒素性ガスにより処理することにより、窒素を含むシリコン酸化膜または窒素酸化膜を形成するプロセスと、
全体に高誘電体膜を形成し、これに重ねて前記第２の領域に対応するゲート電極材料を堆積するプロセスと、
前記ゲート電極材料と前記高誘電体膜を、前記第１の領域のゲート電極および前記第１の領域と前記第２の領域の間に形成される層間膜の全部が露出するまで研磨するプロセスと、
前記第１の領域および前記第２の領域に、コンタクトホールを形成し、配線を行うプロセスと、
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
第１のＭＯＳＦＥＴと、それよりも低い電源電圧が供給される第２のＭＯＳＦＥＴとを有し、前記第１のＭＯＳＦＥＴにおける第１のゲート絶縁膜を前記第２のＭＯＳＦＥＴにおけるゲート絶縁膜よりも、厚さが厚く且つキャパシタンスが小さいものとした半導体装置の製造方法において、
半導体基板上に、拡散層形成のためのイオン打ち込み時のマスクとして使用する、ダミーポリシリコンゲート電極を、サイドウォールに挟まれた状態に形成するに際し、前記第１のＭＯＳＦＥＴにおいては前記第２のＭＯＳＦＥＴよりも厚い酸化膜を介して形成し、
前記第１及び第２のＭＯＳＦＥＴにおいてサイドウォールは残したままで前記ダミーポリシリコンゲート電極を除去し、前記サイドウォール内に高誘電体膜を形成し、この高誘電体膜を、前記第１及び第２のＭＯＳＦＥＴにおいてそれぞれ厚いゲート酸化膜及び薄いゲート酸化膜を介して形成されたゲート電極とする、
ことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に、素子分離領域を介在して、第１の領域と第２の領域を形成し、前記第１の領域には、厚いシリコン酸化膜をゲート絶縁膜とするＭＯＳＦＥＴを形成し、前記第２の領域には、薄いシリコン酸化膜をゲート絶縁膜とするＭＯＳＦＥＴを形成するようにした半導体装置の製造方法において、
全体に比較的厚いポリシリコン膜を重ねて形成し、更にその上にシリコン窒化膜を形成するプロセスと、
前記第１の領域および前記第２の領域のゲート部分を、マスクによりパターンニングし、それ以外の部分のポリシリコン膜とシリコン窒化膜を、除去するプロセスと、
前記マスクを除去し、前記第１の領域および前記第２の領域のポリシリコン膜の側壁に、シリコン窒化膜を形成するプロセスと、
全体に層間膜を堆積し、これを前記第１の領域および前記第２の領域のシリコン窒化膜が露出するまで研磨するプロセスと、
前記第１の領域および前記第２の領域のシリコン窒化膜を剥離除去し、続いてその下のポリシリコン層を剥離除去するプロセスと、
全体にエッチングを施し、前記第１の領域にはシリコン酸化膜が残り、前記第２の領域にはシリコン酸化膜が残らないようにするプロセスと、
全体に高誘電体膜を形成し、これに重ねてゲート電極材料を堆積するプロセスと、
前記ゲート電極材料と前記高誘電体膜を、前記第１の領域と前記第２の領域の間に形成される層間膜の全部が露出するまで研磨するプロセスと、
前記第１の領域および前記第２の領域に、コンタクトホールを形成し、配線を行うプロセスと、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に、ダマシンゲートトランジスタ構造において、ゲート幅が大きく、抵抗精度の高い、半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般的、半導体装置においては、微細化と共に電源電圧が低下する傾向にあるが、このためには用いられているＭＯＳＦＥＴのゲート容量を増大させる必要がある。
【０００３】
ゲート容量の増大のためには、ゲート絶縁膜の薄膜化が必須であるが、ゲート絶縁膜に酸化膜を用いる限りは、薄膜化と共に、ダイレクトトンネル電流が増加してしまうことが予想される。このため、これまで用いられていた熱酸化膜であるシリコン酸化膜とは異なる新たな絶縁膜、例えば高誘電体絶縁膜の適用が必須となってくると本発明者は独自に考えている。
【０００４】
一方、一般的な半導体装置における傾向としては、外部電源電圧との整合性の観点から、２種類ないしはそれ以上の複数の電源電圧を用いる傾向にある。
【０００５】
しかし、ＤＲＡＭ等のＭＯＳＦＥＴでは、微細化が進んでも、電源電圧自体が、通常の論理回路に比較して、スケーリングされないという問題点がある。
【０００６】
このため、電源電圧を複数種類有する半導体装置の場合、半導体装置内で用いられるＭＯＳＦＥＴに、異なるゲート容量を有する複数のゲート絶縁膜を適用することが求められている。
【０００７】
ゲート絶縁膜に異なる容量を与えるためには、異なる膜厚でゲート絶縁膜を形成すればよいが、膜厚の異なる高誘電体膜を形成しようとすると、工程数が著しく増加してしまい、更に安定的成膜を実施するためには信頼性確保が大きな課題になってくる。
【０００８】
一方、高誘電体絶縁膜を形成するプロセスでは、通常ダマシンプロセスが用いられる。これは、ダミーパターンをエッチバックして、その部分にメタルを埋め込み、これをくり抜くプロセスであるが、このようなプロセスが高誘電体膜の耐熱性などを考慮すると必須であると考えられる。
【０００９】
さて、一般に、ダマシンゲートトランジスタ構造においては、図３７の断面図に示すように、ｎ+ 層３１，３２の間に、メタル３３がゲート電極として配置される。この場合、ゲート電極はＣＭＰ技術を用いて形成するため、ゲート幅Ｗが長いと、ダイシングを引き起こすため、最大ゲート幅Ｗが制限される。
【００１０】
一方、図３８の断面図に示すように、フィールド酸化膜としてシリコン酸化膜３４を用い、ＢＰＳＧ層３５，３６の間にメタル３３を配置した場合、このメタル３３部では高精度の抵抗を実現できないという問題点がある。
【００１１】
また、必ず必要となる、２種類のゲート絶縁膜を成膜する場合に、図３９の断面図に示すように、Ｔｅｆｆ小の高誘電体膜３７を形成した後で、厚い絶縁膜を形成しようとすると、厚い絶縁膜を形成する際の熱工程において、高誘電体膜３７の耐熱性がないため、図４０に示すように、インテグレーション上の問題点を引き起こすという問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
以上述べたように、従来の半導体装置およびその製造方法では、電源電圧の低下に伴い、ゲート絶縁膜の薄膜化によるゲート容量を増大させる必要から、熱酸化膜に代わる、新しい酸化膜を形成することが必要であると本発明者は考えている。同時に、複数種類の電源電圧に対応するために、ダマシンゲートプロセスにおいて、異なるゲート容量を有する複数の高誘電体絶縁膜を、工程数を増やさずに安定的に、高い信頼性で形成することも必要であると考えている。
【００１３】
従って、本発明は、上記の点に鑑みてなされたもので、ダマシンゲートプロセスにおいて、一部のＭＯＳＦＥＴにおいては、ポリシリコンを剥離せずにシリサイドを成膜することで、異なるゲート絶縁膜を有する２種類のＭＯＳＦＥＴを形成することを可能とし、ダマシンゲートプロセスに対応できる複数種類の高誘電体絶縁膜を有するＬＳＩを実現できる、半導体装置の製造方法を提供することを目的とするものである。
【００１４】
本願発明の半導体装置の製造方法は、第１のＭＯＳＦＥＴと、それよりも低い電源電圧が供給される第２のＭＯＳＦＥＴとを有し、前記第１のＭＯＳＦＥＴにおける第１のゲート絶縁膜を前記第２のＭＯＳＦＥＴにおける第２のゲート絶縁膜よりも、厚さが厚く且つキャパシタンスが小さいものとした半導体装置の製造方法において、
半導体基板上に、拡散層形成のためのイオン打ち込み時のマスクとして使用する、ダミーポリシリコンゲート電極をサイドウォールに挟まれた状態に形成し、
前記第１のＭＯＳＦＥＴ側においては、前記ダミーポリシリコンゲート電極を残存させて最終的にゲート電極とし、
前記第２のＭＯＳＦＥＴ側においては、前記サイドウォールは残したままで前記ダミーポリシリコンゲート電極を除去し、前記サイドウォール内に高誘電体膜を形成し、この高誘電体膜をゲート電極とする、
ことを特徴とする半導体装置の製造方法を提供するものである。
さらに、本願発明の半導体装置の製造方法は、
半導体基板上に、素子分離領域を介在して、第１の領域と第２の領域を形成し、それぞれの領域にＭＯＳＦＥＴを形成するようにした半導体装置の製造方法において、
前記第１の領域に形成されるＭＯＳＦＥＴおよび前記第２の領域に形成されるＭＯＳＦＥＴの、それぞれのゲート領域に、比較的薄いシリコン酸化膜と、比較的厚いポリシリコン膜を重ねて形成し、更にその上にシリコン窒化膜を形成するプロセスと、
第２の領域をマスクして、前記第１の領域のシリコン窒化膜を、除去するプロセスと、
前記第２の領域のマスクを除去し、前記第１の領域および前記第２の領域のポリシリコン膜の側壁に、シリコン窒化膜を形成し、シリコン窒化膜をマスクとして、ゲート電極材料をスパッタし、これをシリサイド化して、前記第１の領域のポリシリコン膜に重ねて、第１の領域に対応するゲート電極を形成するプロセスと、
全体に層間膜を堆積し、これを前記第１の領域のゲート電極部および前記第２の領域のシリコン窒化膜が露出するまで研磨するプロセスと、
前記第２の領域のシリコン窒化膜を選択的に除去し、その下のポリシリコン層を露出させ、続いてこのポリシリコン層を除去して、その下のシリコン酸化膜を露出し、これを窒素性ガスにより処理することにより、窒素を含むシリコン酸化膜または窒素酸化膜を形成するプロセスと、
全体に高誘電体膜を形成し、これに重ねて前記第２の領域に対応するゲート電極材料を堆積するプロセスと、
前記ゲート電極材料と前記高誘電体膜を、前記第１の領域のゲート電極および前記第１の領域と前記第２の領域の間に形成される層間膜の全部が露出するまで研磨するプロセスと、
前記第１の領域および前記第２の領域に、コンタクトホールを形成し、配線を行うプロセスと、
を備えることを特徴とする半導体装置の製造方法を提供するものである。
【００１５】
さらに、本願発明の半導体装置の製造方法は、第１のＭＯＳＦＥＴと、それよりも低い電源電圧が供給される第２のＭＯＳＦＥＴとを有し、前記第１のＭＯＳＦＥＴにおける第１のゲート絶縁膜を前記第２のＭＯＳＦＥＴにおけるゲート絶縁膜よりも、厚さが厚く且つキャパシタンスが小さいものとした半導体装置の製造方法において、
半導体基板上に、拡散層形成のためのイオン打ち込み時のマスクとして使用する、ダミーポリシリコンゲート電極を、サイドウォールに挟まれた状態に形成するに際し、前記第１のＭＯＳＦＥＴにおいては前記第２のＭＯＳＦＥＴよりも厚い酸化膜を介して形成し、
前記第１及び第２のＭＯＳＦＥＴにおいてサイドウォールは残したままで前記ダミーポリシリコンゲート電極を除去し、前記サイドウォール内に高誘電体膜を形成し、この高誘電体膜を、前記第１及び第２のＭＯＳＦＥＴにおいてそれぞれ厚いゲート酸化膜及び薄いゲート酸化膜を介して形成されたゲート電極とする、
ことを特徴とする半導体装置の製造方法を提供しようとするものである。
さらに、本願発明の半導体装置の製造方法は、
半導体基板上に、素子分離領域を介在して、第１の領域と第２の領域を形成し、前記第１の領域には、厚いシリコン酸化膜をゲート絶縁膜とするＭＯＳＦＥＴを形成し、前記第２の領域には、薄いシリコン酸化膜をゲート絶縁膜とするＭＯＳＦＥＴを形成するようにした半導体装置の製造方法において、
全体に比較的厚いポリシリコン膜を重ねて形成し、更にその上にシリコン窒化膜を形成するプロセスと、
前記第１の領域および前記第２の領域のゲート部分を、マスクによりパターンニングし、それ以外の部分のポリシリコン膜とシリコン窒化膜を、除去するプロセスと、
前記マスクを除去し、前記第１の領域および前記第２の領域のポリシリコン膜の側壁に、シリコン窒化膜を形成するプロセスと、
全体に層間膜を堆積し、これを前記第１の領域および前記第２の領域のシリコン窒化膜が露出するまで研磨するプロセスと、
前記第１の領域および前記第２の領域のシリコン窒化膜を剥離除去し、続いてその下のポリシリコン層を剥離除去するプロセスと、
全体にエッチングを施し、前記第１の領域にはシリコン酸化膜が残り、前記第２の領域にはシリコン酸化膜が残らないようにするプロセスと、
全体に高誘電体膜を形成し、これに重ねてゲート電極材料を堆積するプロセスと、
前記ゲート電極材料と前記高誘電体膜を、前記第１の領域と前記第２の領域の間に形成される層間膜の全部が露出するまで研磨するプロセスと、
前記第１の領域および前記第２の領域に、コンタクトホールを形成し、配線を行うプロセスと、
を備えることを特徴とする半導体装置の製造方法を提供しようとするものである。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００１７】
実施形態１
図１〜図２１は、本発明の実施形態１の半導体装置の製造方法を、ＣＭＯＳ回路の製造方法に準じて、順を追って説明する工程説明図である。
【００１８】
半導体装置の製造に当たっては、半導体基板上に、良く知られた工程を用いて、素子分離領域を形成する訳であるが、この場合、基板はＰ型でもＮ型でもよい。本実施形態１では、Ｐ型基板を用いている。
【００１９】
素子分離領域形成方法としては、素子領域を窒化シリコン膜でカバーした状態で、素子分離領域の選択的な酸化を行う、いわゆる選択後酸化法によっても良く、素子分離領域のみにシリコン溝を形成して、この溝を絶縁膜で埋め込むことで、素子分離領域を形成する、いわゆるシャローントレンチ分離法によってもよい。
【００２０】
ここでは、シャローントレンチ分離法による素子分離領域の形成方法に基づいて本発明の実施形態を説明する。
【００２１】
まず、図１に示すように、Ｐ型基板１の上に、バッファ酸化膜２を成膜して、その上にシリコン窒化膜３を成膜する。この上に、素子分離領域を作るべく、レジスト４を形成する。
【００２２】
この工程について、更に詳細に説明する。
【００２３】
ＣＺ法により形成した抵抗率１から５Ω・ｃｍのＰ型基板１上に、熱酸化法により、厚さ約２０オングストロームから２００オングストローム程度の熱酸化膜をバッファ酸化膜２として形成する。
【００２４】
その後、ＬＰＣＶＤ法によって、シリコン窒化膜３を約１０００オングストローム形成する。
【００２５】
このようにＰ型基板１、バッファ酸化膜２、シリコン窒化膜３を積層した構造の上に、フォトリソグラフィー法により、フォトレジストにより素子領域を覆い、素子分離領域を露出するようなパターンのレジスト４を形成する。
【００２６】
続いて、図２に示すように、レジスト４をマスクとして、エッチングし、レジスト４を除去する。その後、シリコン窒化膜３でカバーした状態のまま、酸化を行う。その結果、Ｐ型基板１の上に、連続したバッファ酸化膜２が形成される。
【００２７】
この工程を更に詳細に説明する。
レジスト４のパターンをマスクとして、反応性イオンエッチング法（ＲＩＥ法）によって、シリコン窒化膜３とバッファ酸化膜２をエッチング除去した後、レジストパターンを除去し、シリコン窒化膜３をマスク材として、約３０００オングストロームのシリコン溝を形成する。シリコン溝の深さは、デザインルールの１倍から２倍程度の深さに設定する。
【００２８】
このように、シリコン溝を形成した後に、シリコン溝の内壁を約５０オングストロームから１５０オングストローム程度、１０００℃の酸素雰囲気で酸化して、シリコン酸化膜によるバッファ酸化膜２を形成する。
【００２９】
なお、ここでは、熱酸化法によるバッファ酸化膜２の形成を行ったが、実際には、必ずしも、ここで酸化を行う必要はない。
【００３０】
次に、図３に示すように、酸化工程を入れる、いわゆる選択後酸化法によって、素子分離領域のみに、埋め込み酸化膜５を形成する。この時、同時にバッファ酸化膜２も厚くなる。
【００３１】
そして、全体をエッチングして、埋め込み酸化膜５の一部とシリコン窒化膜３を除去する。
【００３２】
この工程を更に詳細に説明する。
【００３３】
シリコンに形成された溝の内部を絶縁膜で埋め込むために、例えば、ＬＰＣＶＤ法を用いて、シリコン酸化膜を堆積し埋め込み酸化膜５とする。ここで堆積させる膜厚は、シリコン溝の深さと、マスク材となるシリコン窒化膜３の厚さの合計程度である。
【００３４】
ここで絶縁膜を堆積する方法としては、ＨＤＰ法、つまり高密度プラズマを用いた絶縁膜堆積法を用いてもよい。
【００３５】
続く工程では、図４に示すように、化学的機械的研磨法（ＣＭＰ法）により、埋め込まれた絶縁膜を研磨し、平坦化する。
【００３６】
次に、イオン打ち込みにより、Ｐ型基板１の中に、Ｐウェル６とＮウェル７を作る。併せて、イオン打ち込みにより、Ｐチャンネル層８とＮチャンネル層９を形成する。
【００３７】
この工程を更に詳細に説明する。
【００３８】
図３の状態から研磨を終了した時の断面形状は、活性領域においても、埋め込み酸化膜５がまだ残った状態にある。
【００３９】
そこで、活性領域を覆っている埋め込み酸化膜５を、例えば、ホット燐酸を用いて除去することにより、完全な素子分離構造が形成される。
【００４０】
その後、素子領域を覆っているバッファ酸化膜２をＮＨＦ溶液によって、剥離した後に、シリコン表面を、熱酸化法により約１００オングストロームの酸化膜２ａとする。
【００４１】
これに続いて、Ｐウェル６の領域およびＮウェル７領域に、イオン注入する。
なお、Ｐウェル領域に関しては、ボロンで２５０ＫｅＶから３５０ＫｅＶの加速電圧で、５×１０12から２×１０13ｃｍ-2程度のドーズ量でイオン注入する。
また、高電圧用のｎＭＯＳＦＥＴのしきい値を調整するために、チャネルのイオン注入を行う。ここでは、ボロンを２０ＫｅＶにて、５×１０12ｃｍ-2イオン注入することで、しきい値電圧を調整した。
【００４２】
一方、Ｎウェルに関しては、約３００ＫｅＶから５００ＫｅＶの加速電圧を用いて、５×１０12から２×１０13ｃｍ-2程度のドーズ量でリンをイオン注入する。
【００４３】
また、高電圧用のｐＭＯＳＦＥＴのしきい値を調整するために、Ａｓを、６０ＫｅＶにて、５×１０12ｃｍ-2程度のドーズ量でイオン注入する。
【００４４】
この後に、形成したダミーゲート酸化膜を、希ＨＦ溶液を用いて剥離後に、まず高い電源電圧を必要とするＭＯＳＦＥＴに対するゲート酸化膜を形成するためのゲート酸化を行う。ゲート酸化膜厚は、２０オングストロームから６０オングストローム程度の膜厚である。縦型の拡散炉を用いて、７５０℃程度で、酸素雰囲気中でアニールすることで、２０オングストロームから６０オングストローム程度の酸化膜を素子領域に形成することが可能である。
【００４５】
あるいは高速昇高温炉（ＲＴＯ装置）を用いて１０００℃程度の高温で、酸素雰囲気中で形成してもよい。あるいは、ゲート絶縁膜としては、窒化膜を用いることも可能である。
【００４６】
以上のようにして、Ｐチャンネル層８およびＮチャンネル層９が形成される。
【００４７】
次に、図５に示すように、全体に、ポリシリコン層１０、シリコン窒化膜１１を順に成膜して、その上に、レジスト３０をパターンニングする。
【００４８】
この工程を更に詳細に説明する。
ゲート絶縁膜を形成した後に、例えば、ＬＰＣＶＤ法により、約１０００オングストロームから３０００オングストロームのポリシリコンまたはアモルファスシリコンによるポリシリコン層１０を堆積した後に、シリコン窒化膜１１を約５００オングストローム堆積する。
その上に、フォトリソグラフィー法によりパターン化されたレジスト３０が形成される。
【００４９】
続いて、図６に示すように、レジスト３０をマスクとして、エッチングし、レジスト３０を除去する。その結果、シリコン窒化膜１１、ポリシリコン層１０が残る。
【００５０】
この上から、イオン打ち込みを行い、高電圧用Ｎ- ＭＯＳｎ- 層１２、高電圧用Ｐ- ＭＯＳｐ- 層１３、低電圧用Ｎ- ＭＯＳｎ- 層１４、低電圧用Ｐ- ＭＯＳｐ- 層１５を生成する。
【００５１】
この時に形成したゲートの寸法は、約０．２５ミクロンから０．１ミクロンである。
【００５２】
この工程を更に詳細に説明する。
【００５３】
その後、レジスト３０のパターンをマスクに、ハロゲン化物をエッチングガスとして用いるＲＩＥ法によって、シリコン窒化膜１１とポリシリコン層１０が堆積されたゲート構造を形成する。
【００５４】
その後、レジスト３０を除去した後に、熱酸化法を用いて、ポリシリコン層１０の表面およびシリコン窒化膜１１の表面をシリコン絶縁膜の耐圧を改善するために、必要に応じて、１０オングストロームから５０オングストローム酸化する。
【００５５】
この後酸化工程は、省略することも可能である。
【００５６】
その後、ＮＭＯＳ領域には、イオン注入法により、Ａｓもしくはｐｈｏｓを導入し、ソースおよびドレイン領域の、後に側壁を形成する部分の直下に高電圧用Ｎ- ＭＯＳｎ- 層１２、高電圧用Ｐ- ＭＯＳｐ- 層１３、低電圧用Ｎ- ＭＯＳｎ- 層１４、低電圧用Ｐ- ＭＯＳｐ- 層１５を形成する。
【００５７】
ここで、高電圧用Ｎ- ＭＯＳｎ- 層１２には、例えば、Ａｓを２０ＫｅＶで５×１０14ｃｍ-2でドーズして、Ｎ- 層を形成する。
【００５８】
また、低電圧用Ｎ- ＭＯＳｎ- 層１４には、Ａｓにより、３ＫｅＶで４×１０14ｃｍ-2でイオン注入する。
【００５９】
一方、高電圧用Ｐ- ＭＯＳｐ- 層１３、低電圧用Ｐ- ＭＯＳｐ- 層１５を形成するためには、ＢＦ2 もしくはＢを用いて、ドーズ量として１×１０14から１×１０15ｃｍ-2程度を注入する。
【００６０】
また、高電圧用のＭＯＳＦＥＴには、ＢＦ2 を加速電圧２０ＫｅＶにて、５×１０14ｃｍ-2程度イオン注入する。
【００６１】
その後に、イオン注入ダメージを除去するための、活性化処理を行う。
【００６２】
次に、図７に示すように、ＣＶＤ法により、全面に約２００オングストロームのシリコン酸化膜層１６を堆積させ、シリコン酸化膜層１６を全体に一様の厚さに残す。
【００６３】
続いて、全面にフォトレジスト１７を被せ、これをフォトリソグラフィー法によりパターンニングし、低電圧用のＭＯＳＦＥＴ部分のみを、カバーする。
【００６４】
続いて、図８に示すように、フォトレジスト１７をマスクとして、反応性イオンエッチング法によって、堆積したシリコン酸化膜層１６をエッチバックする。
更に、図９に示すように、フォトレジスト１７を剥離し、その後に、ホット燐酸を用いてオーバーエッチングを施し、高電圧用のＭＯＳＦＥＴ部分のポリシリコンに堆積されたシリコン窒化膜１１を除去する。
【００６５】
続いて、図１０に示すように、残ったシリコン酸化膜層１６を除去する。
【００６６】
次に、図１１に示すように、ＬＰＣＶＤ法やプラズマＣＶＤ法により、全面にシリコン窒化膜を堆積して、これにＲＩＥ（反応性イオンエッチング）を施すことにより、側壁部分にのみ、シリコン酸化膜もしくはシリコン窒化膜を残存させ、シリコン窒化膜側壁１８とする。この場合の、典型的なシリコン窒化膜の膜厚は、６００オングストローム程度である。
【００６７】
続いて、図１２に示すように、イオン打ち込みを実施し、ｐ+ 層１９、ｎ+ 層２０を生成する。
この工程は、イオン注入法を用いて、高電圧および低電圧用のｎＭＯＳＦＥＴ領域およびｐＭＯＳＦＥＴ領域に、それぞれ、ＡｓおよびＢを用いてイオン注入を行う工程である。
【００６８】
ここで、Ａｓに関しては、２５ＫｅＶから６０ＫｅＶにて、４×１０15ｃｍ-2程度のドーズ量でイオン注入する。
【００６９】
一方、Ｂに関しては、加速電圧５ＫｅＶにて、４×１０15ｃｍ-2程度のドーズ量でイオン注入する。
【００７０】
その後に、約１０００℃にて、１０秒の活性化をランプ加熱装置により行う。このようにして、ゲートの活性化を行うことができる。
【００７１】
以上を更に詳細に説明するに、シリコン窒化膜を側壁に形成してシリコン窒化膜側壁１８とした構造に対して、ｎＭＯＳＦＥＴ領域およびｐＭＯＳＦＥＴ領域に、それぞれＡｓおよびＢをイオン注入することで、ゲート電極部分および拡散層部分に不純物を導入する。
【００７２】
典型的な加速電圧としては、Ａｓに対して、１０ＫｅＶから５０ＫｅＶ、Ｂに対しては、３ＫｅＶから１０ＫｅＶである。
【００７３】
ドーズ量としては、１×１０15ｃｍ-2程度から７×１０15ｃｍ-2程度である。
その後に導入された不純物の活性化を行うために、例えば、高速昇高温法（ＲＴＡ法）により、１０００℃で、１０秒程度の熱処理を行う。
【００７４】
この熱処理により、同時に、ゲート電極に導入される不純物の活性化も行い、ゲート電極の空乏化も抑制することができる。
【００７５】
この際、高電圧部分のＭＯＳＦＥＴのゲート層のＮ+ 層部分とＰ+ 層部分のポリシリコンゲート部分にもドーピングされる。
【００７６】
そして、図１３に示すように、前処理として、希ＨＦ処理を行った後に、Ｃｏのスパッタを１５０オングストローム程度行った後に、５００℃の窒素雰囲気中で、６０秒間熱処理を行い、コバルトシリサイド層２１とゲート上コバルトシリサイド層２２を形成する。
【００７７】
その際、シリサイデーション反応については、熱処理後に、過酸化水素水と硫酸の混合液により、未反応のＣｏを剥離することにより、行った。
【００７８】
その後、７５０℃において、約６０秒間アニールすることで、高抵抗層を低抵抗化することを試みた。
【００７９】
なお、この工程において、この際に、低電圧用のＭＯＳＦＥＴ部分のゲート電極上には、シリコン窒化膜１１が存在するために、ゲート上コバルトシリサイド層２２が形成されることはなかった。
【００８０】
続いて、図１４に示すように、層間絶縁膜であるシリコン酸化膜２３をＬＰＣＶＤ法あるいはＨＤＰ法により堆積する。
【００８１】
その後、図１５に示すように、その後に、ＣＭＰ工程を通すことにより、シリコン酸化膜２３を研磨し、ゲート電極の上面部である、ゲート上コバルトシリサイド層２２とシリコン窒化膜１１を露出させる。
【００８２】
次に、図１６に示すように、シリコン窒化膜１１を除去し、ポリシリコン層１０を露出させる。
【００８３】
この工程では、酸化膜およびシリサイド膜に対して、選択比のある条件を用いて、シリコン窒化膜１１を反応性ＲＩＥエッチングにより除去する。
【００８４】
なお、ホット燐酸を用いることにより、シリコン窒化膜１１を選択的に除去するようにしてもよい。
【００８５】
更に、図１７に示すように、ＣＤＥ（ケミカルドライエッチング法）によって、ポリシリコン層１０を選択的に除去する。
【００８６】
そして、ポリシリコン膜を除去した後に、ＲＴＯ法により、ＮＯガスを用いて、露出したシリコン表面を７５０℃で、１０秒程度、処理することで、表面に窒素を含むシリコン酸化膜であるＮｏ酸化膜２４を形成する。その膜厚は、６オングストローム程度である。
【００８７】
続いて、図１８に示すように、タンタルオキサイドを良く知られた、ＣＶＤ法により、成膜する。この時の膜厚は、４０オングストロームであった。
【００８８】
このように、タンタルオキサイドを成膜した後に、ＴｉＮ膜をＣＶＤ法により成膜する。
【００８９】
その結果として、全体的にＴａ2 Ｏ5 膜２５が被り、その上に全体に窒化チタン膜２６が載る。
【００９０】
次に、図１９に示すように、窒化チタン膜２６とＴａ2 Ｏ5 膜２５を除去して・ＣＭＰ法によりＴａ2 Ｏ5 膜２５からなるＴｉＮ電極をＣＭＰする。このようにして、ＣＭＰすることで、ゲート電極を埋め込むことができる。
【００９１】
続いて、図２０に示すように、層間膜として、全体にシリコン酸化膜２７を約３０００オングストローム堆積する。
【００９２】
最後に、図２１に示すように、コンタクトホールを開口した後に、Ｔｉ／ＴｉＮをスパッタし、その後で、熱処理を行い、ＣＶＤ法を用いて、Ｗを埋め込み、ＣＭＰ法によりエッチバックし、Ｓ／ＤコンタクトＣを付ける。
【００９３】
続いて、配線層プロセスに移行する。
【００９４】
実施形態２．
図２２〜図３３は、本発明の実施形態２の半導体装置およびその製造方法の工程を、ＣＭＯＳ回路の製造方法に準じて、順を追って説明する工程説明図である。
【００９５】
図２２は、図４に対応するものであるが、図１と異なる点は、ゲート絶縁膜を形成する際に、高電圧用のＭＯＳＦＥＴに対しては、厚い絶縁膜を形成し、低電圧用のＭＯＳＦＥＴに対しては、薄膜のゲート絶縁膜を有する構造とすることである。
【００９６】
その結果、Ｐチャンネル層８とＮチャンネル層９の上のバッファ酸化膜２の厚さが、７０オングストローム程度と、他の部分の３０オングストロームに比較して若干厚くなっている。
【００９７】
次に、図２３に示すように、全体に、ポリシリコン層１０、シリコン窒化膜１１を順に堆積成膜して、その上に、レジスト３０をパターンニングする。
【００９８】
続いて、図２４に示すように、レジスト３０をマスクとして、エッチングし、レジスト３０を除去する。その結果、シリコン窒化膜１１、ポリシリコン層１０が残る。
【００９９】
この上から、イオン打ち込みを行い、高電圧用Ｎ- ＭＯＳｎ- 層１２、高電圧用Ｐ- ＭＯＳｐ- 層１３、低電圧用Ｎ- ＭＯＳｎ- 層１４、低電圧用Ｐ- ＭＯＳｐ- 層１５をを生成する。
【０１００】
次に、図２５に示すように、全面にシリコン窒化膜を付け、これをエッチングして、一部を残し、シリコン窒化膜側壁１８とする。
【０１０１】
続いて、図２６に示すように、ＭＯＳＦＥＴの拡散層領域に対して、シリコン窒化膜側壁１８をマスクとして、イオン打ち込みを実施し、ｐ+ 層１９、ｎ+ 層２０を生成する。その後、活性化ＲＴＡを施すことで、拡散層を形成する。
【０１０２】
その後、図２７に示すように、Ｃｏをスパッタして、シリサイデーションＲＴＡを行い、その後に続けて、第２の活性化ＲＴＡを行い、Ｃｏダイシリサイドを形成することにより、コバルトシリサイド層２１を形成する。
【０１０３】
続いて、図２８に示すように、全体に層間膜となるシリコン酸化膜２３を全体に堆積して付ける。
【０１０４】
続いて、図２９に示すように、ＣＭＰ（化学的機械研磨法）を施し、ポリシリコン層１０の上のシリコン窒化膜１１が露出するまで、シリコン酸化膜２３を研磨する。
【０１０５】
次に、図３０に示すように、シリコン窒化膜１１を剥離除去し、続いてポリシリコン層１０を剥離除去する。
【０１０６】
更に、図３１に示すように、希ＨＦ溶液によって、エッチングを施し、バッファ酸化膜２を剥離する。ただし、このときに、厚い酸化膜が形成された部分については、酸化膜がまだ残存している。
【０１０７】
続いて、図３２に示すように、全体を酸化した後であるＴａ2 Ｏ5 膜２５をかぶせ、続いて全体に電極となる窒化チタン膜２６を載せる。
【０１０８】
次に、図３３に示すように、ＣＭＰにより、窒化チタン膜２６とＴａ2 Ｏ5 膜２５に研磨を施し、ゲート部分にＴａ2 Ｏ5 膜２５と窒化チタン膜２６の２重構造を形成する。
【０１０９】
続いて、図２０、図２１と同様の工程を経て、Ｓ／Ｄコンタクトを付ける。
【０１１０】
以上のようなプロセスを通じて、高電圧部と低電圧部で、実効的にゲート容量の異なる２種類のＭＯＳＦＥＴを形成することができる。
【０１１１】
以上述べたような、実施形態１、実施形態２のプロセスを通じて、図３４の断面図に示すように、ポリシリコン層１０とゲート上コバルトシリサイド層２２の２重構造を有するゲートを、高電圧部用ＭＯＳＦＥＴの中に形成できる。このような構造によれば、ゲート幅の広いＭＯＳＦＥＴを実現することができる。
【０１１２】
更に、実施形態１、実施形態２のプロセスを通じて、図３５の断面図に示すような、高誘電体膜であるＴａ2 Ｏ5 膜２５と窒化チタン膜２６の２重構造を有するゲートを、低電圧用ＭＯＳＦＥＴの中に実現することができる。
【０１１３】
更に、図３６の断面図に示すように、ポリシリコン層１０とゲート上コバルトシリサイド層２２の２重構造は、高い精度の抵抗値を与えることが可能である。
【０１１４】
［発明の効果］
以上述べたように、本発明によれば、比較的簡単な工程で、安定的に、２種類のゲート絶縁膜を実現し、更に、厚い絶縁膜を有する部分は通常のポリシリコン電極であるシリサイド構造としたのでゲート幅の広いＭＯＳＦＥＴを実現可能であり、２種類のゲート絶縁膜を容易に実現でき、更に、抵抗体としても高精度の抵抗を実現できるという効果がある。
【図面の簡単な説明】
【０１１５】
【図１】本発明の実施形態１の半導体装置の製造方法を示す１つの工程説明図。
【図２】本発明の実施形態１の半導体装置の製造方法を示す１つの工程説明図。
【図３】本発明の実施形態１の半導体装置の製造方法を示す１つの工程説明図。
【図４】本発明の実施形態１の半導体装置の製造方法を示す１つの工程説明図。
【図５】本発明の実施形態１の半導体装置の製造方法を示す１つの工程説明図。
【図６】本発明の実施形態１の半導体装置の製造方法を示す１つの工程説明図。
【図７】本発明の実施形態１の半導体装置の製造方法を示す１つの工程説明図。
【図８】本発明の実施形態１の半導体装置の製造方法を示す１つの工程説明図。
【図９】本発明の実施形態１の半導体装置の製造方法を示す１つの工程説明図。
【図１０】本発明の実施形態１の半導体装置の製造方法を示す１つの工程説明図。
【図１１】本発明の実施形態１の半導体装置の製造方法を示す１つの工程説明図。
【図１２】本発明の実施形態１の半導体装置の製造方法を示す１つの工程説明図。
【図１３】本発明の実施形態１の半導体装置の製造方法を示す１つの工程説明図。
【図１４】本発明の実施形態１の半導体装置の製造方法を示す１つの工程説明図。
【図１５】本発明の実施形態１の半導体装置の製造方法を示す１つの工程説明図。
【図１６】本発明の実施形態１の半導体装置の製造方法を示す１つの工程説明図。
【図１７】本発明の実施形態１の半導体装置の製造方法を示す１つの工程説明図。
【図１８】本発明の実施形態１の半導体装置の製造方法を示す１つの工程説明図。
【図１９】本発明の実施形態１の半導体装置の製造方法を示す１つの工程説明図。
【図２０】本発明の実施形態１の半導体装置の製造方法を示す１つの工程説明図。
【図２１】本発明の実施形態１の半導体装置の製造方法を示す１つの工程説明図。
【図２２】本発明の実施形態２の半導体装置の製造方法を示す１つの工程説明図。
【図２３】本発明の実施形態２の半導体装置の製造方法を示す１つの工程説明図。
【図２４】本発明の実施形態２の半導体装置の製造方法を示す１つの工程説明図。
【図２５】本発明の実施形態２の半導体装置の製造方法を示す１つの工程説明図。
【図２６】本発明の実施形態２の半導体装置の製造方法を示す１つの工程説明図。
【図２７】本発明の実施形態２の半導体装置の製造方法を示す１つの工程説明図。
【図２８】本発明の実施形態２の半導体装置の製造方法を示す１つの工程説明図。
【図２９】本発明の実施形態２の半導体装置の製造方法を示す１つの工程説明図。
【図３０】本発明の実施形態２の半導体装置の製造方法を示す１つの工程説明図。
【図３１】本発明の実施形態２の半導体装置の製造方法を示す１つの工程説明図。
【図３２】本発明の実施形態２の半導体装置の製造方法を示す１つの工程説明図。
【図３３】本発明の実施形態２の半導体装置の製造方法を示す１つの工程説明図。
【図３４】本発明の半導体装置の製造方法によつて実現される半導体装置の、ゲート構造の一例を示す断面図。
【図３５】本発明の半導体装置の製造方法によつて実現される半導体装置の、ゲート構造の他の例を示す断面図。
【図３６】本発明の半導体装置の製造方法によつて実現される半導体装置の、抵抗体の構造の一例を示す断面図。
【図３７】従来の半導体装置の製造方法によつて実現される半導体装置の、ゲート構造のひとつの例を示す断面図。
【図３８】従来の半導体装置の製造方法によつて実現される半導体装置の、ゲート構造の別の例を示す断面図。
【図３９】従来の半導体装置の製造方法による成膜工程を説明する断面図。
【図４０】従来の半導体装置の製造方法による成膜工程を説明する断面図。
【符号の説明】
【０１１６】
１  Ｐ型基板
２  バッファ酸化膜
３  シリコン窒化膜
４  レジスト
５  埋め込み酸化膜
６  Ｐウェル
７  Ｎウェル
８  Ｐチャンネル層
９  Ｎチャンネル層
１０  ポリシリコン層
１１  シリコン窒化膜
１２  高電圧用Ｎ- ＭＯＳｎ- 層
１３  高電圧用Ｐ- ＭＯＳｐ- 層
１４  低電圧用Ｎ- ＭＯＳｎ- 層
１５  低電圧用Ｐ- ＭＯＳｐ- 層
１６  シリコン酸化膜層
１７  フォトレジスト
１８  シリコン窒化膜側壁
１９  ｐ+ 層
２０  ｎ+ 層
２１  コバルトシリサイド層
２２  ゲート上コバルトシリサイド層
２３  シリコン酸化膜
２４  Ｎｏ酸化膜
２５  Ｔａ2 Ｏ5 膜
２６  窒化チタン膜
２７  シリコン酸化膜
３０  レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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