(57)【要約】【課題】半導体設計技術、特に、同期式ＤＲＡＭの遅延固定ループ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ；ＤＬＬ）回路、さらに詳細には、半導体の低電力動作のためのパワーダウンモード動作の際、安定した動作を行う遅延固定ループ回路を提供すること。【解決手段】ノーマルモード及びパワーダウンモードを有する同期式メモリ装置において、前記パワーダウンモードにおいて位相更新を行わず、前記パワーダウンモードから脱出する際、凍結されたロック情報によりＤＬＬクロックを生成する遅延固定ループと、前記ノーマルモードにおいて位相更新周期の始まりと終わりを通知するクロックを生成するクロック生成部と、前記ノーマルモードにおいて前記パワーダウンモードに進む際、位相更新時間のマージンを得るために、前記位相更新周期の終わりを通知するクロックが入力された後に、前記遅延固定ループの位相更新動作をオフさせる制御手段とを備える。【選択図】図２
2007095265.tif 000002
【特許請求の範囲】
【請求項１】
ノーマルモード及びパワーダウンモードを有する同期式メモリ装置において、
前記パワーダウンモードにおいて位相更新を行わず、前記パワーダウンモードから脱出する際、凍結されたロック情報によりＤＬＬクロックを生成する遅延固定ループと、
前記ノーマルモードにおいて位相更新周期の始まりと終わりを通知するクロックを生成するクロック生成部と、
前記ノーマルモードにおいて前記パワーダウンモードに進む際、位相更新時間のマージンを得るために、前記位相更新周期の終わりを通知するクロックが入力された後に、前記遅延固定ループの位相更新動作をオフさせる制御手段と
を備えたことを特徴とする同期式メモリ装置。
【請求項２】
前記遅延固定ループが、外部クロックをバッファリングして内部クロックを生成するクロックバッファを備え、前記内部クロックに基づいて、位相更新を行うことを特徴とする請求項１に記載の同期式メモリ装置。
【請求項３】
前記制御手段が、前記クロックバッファの駆動をオン・オフ制御することを特徴とする請求項２に記載の同期式メモリ装置。
【請求項４】
パワーダウンモードに進んだり脱出したりすることを決定する第１制御信号を生成するパワーダウンモード制御部と、
位相更新周期の始まりを通知する第１クロック及び終わりを通知する第２クロックを生成する第二クロック生成部と、
前記第１制御信号を受信し、前記第２クロックのトグルに応答して、第２制御信号を出力するクロックバッファ制御部と、
前記第２制御信号に応答し、外部クロックをバッファリングして、内部クロックを生成するクロックバッファ部と、
前記内部クロックに基づいて、位相更新を行う位相更新部と
を備えたことを特徴とする遅延固定ループ回路。
【請求項５】
メモリ外部から印加されるＤＬＬリセット信号及びＤＬＬ非アクティブ信号に応答し、遅延固定ループ回路の動作を制御するリセット信号を出力するＤＬＬ制御部をさらに備えたことを特徴とする請求項４に記載の遅延固定ループ回路。
【請求項６】
前記クロックバッファ制御部が、前記リセット信号によりリセットされることを特徴とする請求項５に記載の遅延固定ループ回路。
【請求項７】
前記クロックバッファ制御部が、
前記第１制御信号を受信し、前記第２クロックのトグルに応答して、前記第１制御信号を一定時間遅延させた信号を出力する信号遅延部と、
前記信号遅延部の出力信号及び前記第１制御信号を受信し、前記第２制御信号を出力する論理部と、
前記リセット信号及び前記第１制御信号の反転信号を受信し、前記信号遅延部の動作を制御するリセット部と
を備えたことを特徴とする請求項５又は６に記載の遅延固定ループ回路。
【請求項８】
前記信号遅延部が、
前記第１制御信号をデータ入力、第２クロックをクロック入力、前記リセット部の出力信号をリセット入力として受信するＤフリップフロップを備えたことを特徴とする請求項７に記載の遅延固定ループ回路。
【請求項９】
前記Ｄフリップフロップが、直列に接続される複数のフリップフロップからなることを特徴とする請求項８に記載の遅延固定ループ回路。
【請求項１０】
前記論理部が、
前記信号遅延部の出力信号及び前記第１制御信号を受信し、否定論理積して出力する第１ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの出力を反転させ、前記第２制御信号を出力する第１インバータと、
を備えたことを特徴とする請求項７に記載の遅延固定ループ回路。
【請求項１１】
前記リセット部が、
前記リセット信号を反転させて出力する第２インバータと、
前記制御信号の反転信号を受信し、一定時間遅延させる遅延ラインと、
前記遅延ラインの出力を反転させて出力する第３インバータと、
前記第３インバータの出力信号及び前記第１制御信号の反転信号を受信し、否定論理積して出力する第２ＮＡＮＤゲートと、
前記第２インバータの出力信号及び前記第２ＮＡＮＤゲートの出力信号を受信し、否定論理積して、前記信号遅延部の動作を制御する内部リセット信号を出力する第３ＮＡＮＤゲートと、
を備えたことを特徴とする請求項７に記載の遅延固定ループ回路。
【請求項１２】
前記パワーダウンモード制御部が、
クロックイネーブル信号の反転信号とモードレジスタセットのパワーダウンモード情報及びプリチャージ情報を受信し、否定論理積して出力するＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力信号を反転させ、前記第１制御信号を出力するインバータと
を備えたことを特徴とする請求項４に記載の遅延固定ループ回路。
【請求項１３】
前記位相更新部が、
前記内部クロック信号を受信し、位相を遅延させて出力する位相遅延部と、
前記パワーダウンモードに進む際、生成されたロック情報に応答し、デューティーサイクルを補正するデューティーサイクル補正部と、
前記位相遅延部の出力信号をメモリ内のクロック信号の遅延要素でモデリングし、フィードバッククロック信号として出力する遅延レプリカモデル部と、
前記内部クロック信号及び前記フィードバッククロック信号を受信し、両信号の位相差を検出する位相比較部と、
前記位相比較部の出力信号に応答し、位相更新モードを生成するモード生成部と、
前記モード生成部の出力信号に応答し、前記位相遅延部の位相遅延の程度を決定する遅延制御部と
を備えたことを特徴とする請求項４に記載の遅延固定ループ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、同期式ＤＲＡＭの遅延固定ループ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ；ＤＬＬ）回路に関し、さらに詳細には、半導体の低電力動作のためのパワーダウンモード動作の際、安定した動作を行う遅延固定ループ回路に関する。
【背景技術】
【０００２】
ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）のような同期式半導体メモリ装置は、メモリコントローラのような外部装置から入力される外部クロック信号に同期され、固定された内部クロック信号を利用して外部の装置とデータの伝送を行う。これは、メモリとメモリコントローラとの間の安定したデータ伝送のために、基準クロック信号とデータとの間の時間的同期が極めて重要であるためである。すなわち、データの安定した伝送のためには、データを伝送する各構成要素でのクロックからデータがバスに載せられる時間を逆補償して、データをクロックのエッジ、あるいは中心に正確に位置させなければならないためである。このような役割を果たすクロック同期回路には、位相固定ループ（ＰＬＬ：Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路と遅延固定ループ（ＤＬＬ）回路があり、外部クロック信号の周波数と内部クロック信号の周波数が互いに異なる場合には、周波数の栽培機能を使用しなければならないため、位相固定ループを主に使用する。そして、外部クロック信号と内部クロック信号との周波数が同じである場合には、殆ど遅延固定ループを使用する。
【０００３】
遅延固定ループ回路は、出力されるクロック信号が半導体メモリ装置内部のデータ出力端まで伝達される過程において発生するクロック遅延成分を補償し、内部クロック信号を生成することによって、最終データ入出力に用いられるクロック信号を外部クロック信号に同期させる。遅延固定ループ回路は、位相固定ループ回路に比べて雑音が少なく、小さな面積で具現できるという長所があるため、半導体メモリ装置では、同期回路として遅延固定ループ回路を使用することが一般的である。その中で、最も最近の技術には、固定遅延値を格納できるレジスタを備えて、電源遮断の際、レジスタに固定遅延値を格納してから、再び電源が印加されれば、レジスタに格納されていた固定遅延値をロードして固定に使用することによって、最初クロック固定に必要な時間を低減できるレジスタ制御型遅延固定ループ回路が最も広く用いられている（特許文献１参照）。
【０００４】
図１は、従来の技術に係る遅延固定ループ回路の構成を説明するためのブロック構成図である。
【０００５】
同図に示すように、遅延固定ループ回路は、大きくクロックバッファ制御部１０、クロックバッファ部２０、第１位相遅延部&遅延制御部３０、第２位相遅延部&遅延制御部４０、プリクロックデューティー調整部５０、クロックデューティー調整部６０、遅延レプリカモデル部７０、位相比較部８０、モード生成器９０、遅延固定ループ制御部１００、クロック生成器１１０、出力ドライバー１２０で構成される。
【０００６】
クロックバッファ制御部１０は、クロックイネーブル信号の反転信号ＣＫＥＢ＿ＣＯＭとモードレジスタセット（ＭＲＳ）のパワーダウンモード情報を有している信号ＳＡＰＤ及びプリチャージ情報を有している信号ＲＡＳＩＤＬＥを受信し、クロックバッファ部２０を制御するクロックバッファイネーブル信号ＣＬＫＢＵＦ＿ＥＮＢを出力する。ＤＲＡＭの省電力動作のために、ＤＲＡＭの読み出し／書き込み動作がない時、クロックイネーブル信号ＣＫＥのロー論理値によりパワーダウンモードに進むようになる。この時、クロックバッファ部２０は、内部クロック信号を生成しないことによって、遅延固定ループの現在状態格納（ＣＵＲＲＥＮＴ  Ｓａｖｉｎｇ）のために、電源をオフする。
【０００７】
クロックバッファ部２０は、前記クロックバッファイネーブル信号ＣＬＫＢＵＦ＿ＥＮＢに応答し、外部クロック信号を受信してバッファリングし、同相の第１及び第２内部クロック信号ＣＬＫＩＮ１、ＣＬＫＩＮ２と、基準内部クロック信号ＲＥＦＣＬＫ及び第３内部クロック信号ＣＯＮＴＣＬＫとを出力する。
【０００８】
第１位相遅延部&遅延制御部３０は、モード生成器９０から出力される第１固定状態信号ＦＡＳＴ＿ＭＯＤＥ＿ＥＮＤ及び第２固定状態信号ＬＯＣＫ＿ＳＴＡＴＥに応答し、第１内部クロック信号ＣＬＫＩＮ１の位相を遅延させて、第１内部遅延クロック信号ＭＩＸＯＵＴ＿Ｒとして出力する。
【０００９】
第２位相遅延部&遅延制御部４０は、モード生成器９０から出力される第３固定状態信号ＦＡＳＴ＿ＭＯＤＥ＿ＥＮＤＦ及び第４固定状態信号ＬＯＣＫ＿ＳＴＡＴＥＦに応答し、第２内部クロック信号ＣＬＫＩＮ２の位相を遅延させて第２内部遅延クロック信号ＭＩＸＯＵＴ＿Ｆとして出力する。
【００１０】
プリクロックデューティー調整部５０は、入力される第１内部遅延クロック信号ＭＩＸＯＵＴ＿Ｒをバッファリングし、立ち上がりクロックＲＣＬＫとして出力し、第２内部遅延クロック信号ＭＩＸＯＵＴ＿Ｆをバッファリング及び反転させて、立下りクロックＦＣＬＫとして出力する。ここで、立ち上がりクロックＲＣＬＫと立下りクロックＦＣＬＫのデューティーは、相補的な値を有する。すなわち、外部クロックのハイパルス幅が大きければ、立ち上がりクロックＲＣＬＫのハイパルス幅は大きいことに対し、立下りクロックＦＣＬＫのハイパルス幅は小さい。
【００１１】
クロックデューティー調整部６０は、クロックのデューティーが相補的な立ち上がりクロックＲＣＬＫと立下りクロックＦＣＬＫを受信し、クロックのデューティーを調整して、立ち上がりフィードバッククロックＩＦＢＣＬＫＲ及び立ち下りフィードバッククロックＩＦＢＣＬＫＦとして出力する。
【００１２】
遅延レプリカモデル部７０は、入力される内部立ち上がりフィードバッククロックＩＦＢＣＬＫＲ及び内部立ち下りフィードバッククロックＩＦＢＣＬＫＦを、チップ外部のクロックが入力されて位相遅延部の前まで、そして位相遅延部の出力クロックがチップ外部まで行くまでの遅延要素をモデリングすることで、外部クロックと実際内部クロックとの間の時間差を補償した、補償された立ち上がりフィードバッククロックＦＢＣＬＫＲ及び補償された立ち下りフィードバッククロックＦＢＣＬＫＦを出力する。正確な遅延要素は、遅延固定ライン回路が有する性能中の歪み値を決定するようになり、遅延レプリカモデル部７０は、基本回路を縮小、簡略化、又はそのまま利用する方法がある。実際に、遅延レプリカモデル部７０は、クロックバッファと遅延固定ループクロックドライバー、Ｒ／Ｆ分割器、出力バッファをそのままモデリングする。
【００１３】
位相比較部８０は、遅延レプリカモデル部７０から出力される補償された立ち上がりフィードバッククロックＦＢＣＬＫＲ及び補償された立ち下りフィードバッククロックをそれぞれクロックバッファ部２０から出力される基準内部クロック信号ＲＥＦＣＬＫと比較して、位相検出信号を出力する。通常、遅延固定ループ回路の省電力のために、外部から入力されるクロックを分周器を介して周波数を低くして比較する。
【００１４】
モード生成器９０は、位相比較部８０から出力される第１位置比較制御信号ＦＩＮＥと第１コース遅延制御信号ＣＯＡＲＳＥ及び第１ファイン遅延制御信号ＦＭ＿ＰＤＯＵＴを利用して、第１位相遅延部&遅延制御部３０におけるクロックの遅延固定が行われたことを示す第１固定状態信号ＦＡＳＴ＿ＭＯＤＥ＿ＥＮＤ及び第２固定状態信号ＬＯＣＫ＿ＳＴＡＴＥを出力し、位相比較部８０から出力される第２位置比較制御信号ＦＩＮＥＦ及び第２コース遅延制御信号ＣＯＡＲＳＥＦ及び第２ファイン遅延制御信号ＦＭ＿ＰＤＯＵＴＦを利用して、第２位相遅延部&遅延制御部４０におけるクロックの遅延固定が行われたことを示す第３固定状態信号ＦＡＳＴ＿ＭＯＤＥ＿ＥＮＤ及び第４固定状態信号ＬＯＣＫ＿ＳＴＡＴＥを出力する。
【００１５】
モード生成器９０から出力される第１及び第４固定状態信号の出力論理値に応じて、遅延固定ループ回路において行われる位相更新の速度が変わり（ここで、位相更新とは、遅延固定ループ回路の補償された立ち上がりフィードバッククロックＦＢＣＬＫＲと補償された立ち下りフィードバッククロックが決定されなければならない基準内部クロック信号ＲＥＦＣＬＫとの位相差を比較して、追跡し続ける（ｔｒａｃｋｉｎｇ）という意味である。）、その例は、次の通りである。
【００１６】
基準内部クロック信号ＲＥＦＣＬＫと補償された立ち上がりフィードバッククロックＦＢＣＬＫＲと補償された立ち下りフィードバッククロックＦＢＣＬＫＦとの位相差が大きい場合、第１固定状態信号ＦＡＳＴ＿ＭＯＤＥ＿ＥＮＤ及び第３固定状態信号ＦＡＳＴ＿ＭＯＤＥ＿ＥＮＤＦが「ロー」論理値を維持し、これを受信した位相遅延部&遅延制御部３０は、補償された立ち上がりフィードバッククロックＦＢＣＬＫＲ及び補償された立ち下りフィードバッククロックＦＢＣＬＫＦの位相を、１回に４つのユニットディレーずつシフトさせる。位相差が４つのユニットディレー以下の場合、第１固定状態信号ＦＡＳＴ＿ＭＯＤＥ＿ＥＮＤ及び第３固定状態信号ＦＡＳＴ＿ＭＯＤＥ＿ＥＮＤＦが「ハイ」論理値を維持し、補償された立ち上がりフィードバッククロックＦＢＣＬＫＲ及び補償された立ち下りフィードバッククロックＦＢＣＬＫＦの位相を１回に２個のユニットディレーずつシフトさせる。位相差が、１ユニットディレーになれば、第２固定状態信号ＬＯＣＫ＿ＳＴＡＴＥ及び第４固定状態信号ＬＯＣＫ＿ＳＴＡＴＥＦが「ロー」論理値から「ハイ」論理値へ上昇し、フィードバック信号の位相を微細調整（ｆｉｎｅ  ｔｕｒｎｉｎｇ）する。以後、同相となれば、位相更新ロック情報信号ＤＣＣ＿ＥＮＢによりクロックデューティー調整部６０をイネーブルさせ、位相更新作業を終了する（ここで、補償された立ち上がりフィードバッククロックＦＢＣＬＫＲ及び補償された立ち下りフィードバッククロックＦＢＣＬＫＦが、互いに別個に制御され、位相更新がロックされた後には、共に制御を受けるようになっている。）。
【００１７】
遅延固定ループ制御部１００は、メモリ外部から印加されるＤＬＬリセット信号ＤＬＬ＿ＲＥＳＥＴＢ及びＤＬＬ非アクティブ信号ＤＩＳ＿ＤＬＬに応答し、遅延固定ループ回路の動作を制御するリセット信号ＲＥＳＥＴを出力する。
【００１８】
クロック生成器１１０は、クロックバッファ部２０から第３内部クロック信号ＣＯＮＴＣＬＫ及び位相更新ロック情報信号ＤＣＣ＿ＥＮＢを受信し、パワーダウンモードから脱出する際、位相更新周期の始まりを通知する第１クロックＰＵＬＵＳＥ２及び終わりを通知する第２クロックＰＵＬＳＥ８＿１１を出力する。
【００１９】
出力ドライバー１２０は、クロックデューティー調整部から出力される立ち上がりフィードバッククロックＦＢＣＬＫＲ及び補償された立ち下りフィードバッククロックＦＢＣＬＫＦをバッファリングして出力する。
【００２０】
図１のような構造の遅延固定ループ回路において、パワーダウンモードからゆっくり脱出する場合（ｓｌｏｗ  ｅｘｉｔ）、プリチャージパワーダウンモードへ進む際、遅延固定ループ回路をオフすることになっているため、クロックバッファの動作をオン・オフ制御することによって、遅延固定ループ回路の内部クロックをオン・オフする。遅延固定ループ回路の内部クロックがオフすれば、遅延固定ループ回路の内部動作が全て一時停止状態となり、プリチャージパワーダウンモードから脱出した後、動作が始まる。このような場合、次のような問題が発生する。
【００２１】
第一に、プリチャージパワーダウンモードへの進みタイミングに応じて、プリチャージパワーダウンモードへ進む前に比較したデータにて、プリチャージパワーダウンモードから脱出した後に、位相遅延部の位相を更新するケースが発生する恐れがある。
【００２２】
第２に、プリチャージパワーダウンモードから脱出した後に、遅延固定ループ内部クロックをオンさせる場合、位相比較部８０に入力される基準内部クロック信号ＲＥＦＣＬＫ及び補償された立ち上がりフィードバッククロックＦＢＣＬＫＲと補償された立ち下りフィードバッククロックＦＢＣＬＫＦが同時に入力できず、基準内部クロック信号ＲＥＦＣＬＫが先に入力されることによって、誤った情報が作られ、この情報にて位相を更新するケースが発生する恐れがある。
【特許文献１】特開２０００‐０３０４４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
したがって、本発明は、上記の従来の問題を解決するためになされたものであって、その目的は、位相更新が行なわれているノーマルモードからパワーダウンモードへ進む際、遅延固定ループ回路のクロックバッファがオフする場合にも、すなわち、位相更新動作を行う途中で、遅延固定ループ回路のクロックバッファがオフする場合にも、行なわれている位相更新が終了した後に遅延固定ループ回路のクロックバッファがオフする、半導体メモリ素子の遅延固定ループ装置及び方法を提供することにある。
【課題を解決するための手段】
【００２４】
上記目的を達成すべく、本発明のうち、請求項１の発明は、ノーマルモード及びパワーダウンモードを有する同期式メモリ装置において、前記パワーダウンモードにおいて位相更新を行わず、前記パワーダウンモードから脱出する際、凍結されたロック情報によりＤＬＬクロックを生成する遅延固定ループと、前記ノーマルモードにおいて位相更新周期の始まりと終わりを通知するクロックを生成するクロック生成部と、前記ノーマルモードにおいて前記パワーダウンモードに進む際、位相更新時間のマージンを得るために、前記位相更新周期の終わりを通知するクロックが入力された後に、前記遅延固定ループの位相更新動作をオフさせる制御手段とを備えたことを特徴とする同期式メモリ装置を提供する。また、請求項２に記載の発明は、前記遅延固定ループが、外部クロックをバッファリングして内部クロックを生成するクロックバッファを備え、前記内部クロックに基づいて、位相更新を行うことを特徴とする請求項１に記載の同期式メモリ装置を提供する。また、請求項３に記載の発明は、前記制御手段が、前記クロックバッファの駆動をオン・オフ制御することを特徴とする請求項２に記載の同期式メモリ装置を提供する。また、請求項４に記載の発明は、パワーダウンモードに進んだり脱出したりすることを決定する第１制御信号を生成するパワーダウンモード制御部と、位相更新周期の始まりを通知する第１クロック及び終わりを通知する第２クロックを生成する第二クロック生成部と、前記第１制御信号を受信し、前記第２クロックのトグルに応答して、第２制御信号を出力するクロックバッファ制御部と、前記第２制御信号に応答し、外部クロックをバッファリングして、内部クロックを生成するクロックバッファ部と、前記内部クロックに基づいて、位相更新を行う位相更新部とを備えたことを特徴とする遅延固定ループ回路を提供する。また、請求項５に記載の発明は、メモリ外部から印加されるＤＬＬリセット信号及びＤＬＬ非アクティブ信号に応答し、遅延固定ループ回路の動作を制御するリセット信号を出力するＤＬＬ制御部をさらに備えたことを特徴とする請求項４に記載の遅延固定ループ回路をテ供する。また、請求項６に記載の発明は、前記クロックバッファ制御部が、前記リセット信号によりリセットされることを特徴とする請求項５に記載の遅延固定ループ回路を提供する。また、請求項７に記載の発明は、前記クロックバッファ制御部が、前記第１制御信号を受信し、前記第２クロックのトグルに応答して、前記第１制御信号を一定時間遅延させた信号を出力する信号遅延部と、前記信号遅延部の出力信号及び前記第１制御信号を受信し、前記第２制御信号を出力する論理部と、前記リセット信号及び前記第１制御信号の反転信号を受信し、前記信号遅延部の動作を制御するリセット部とを備えたことを特徴とする請求項５又は６に記載の遅延固定ループ回路を提供する。また、請求項８に記載の発明は、前記信号遅延部が、前記第１制御信号をデータ入力、第２クロックをクロック入力、前記リセット部の出力信号をリセット入力として受信するＤフリップフロップを備えたことを特徴とする請求項７に記載の遅延固定ループ回路を提供する。また、請求項９に記載の発明は、前記Ｄフリップフロップが、直列に接続される複数のフリップフロップからなることを特徴とする請求項８に記載の遅延固定ループ回路を提供する。また、請求項１０に記載の発明は、前記論理部が、前記信号遅延部の出力信号及び前記第１制御信号を受信し、否定論理積して出力する第１ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートの出力を反転させ、前記第２制御信号を出力する第１インバータとを備えたことを特徴とする請求項７に記載の遅延固定ループ回路を提供する。また、請求項１１に記載の発明は、前記リセット部が、前記リセット信号を反転させて出力する第２インバータと、前記制御信号の反転信号を受信し、一定時間遅延させる遅延ラインと、前記遅延ラインの出力を反転させて出力する第３インバータと、前記第３インバータの出力信号及び前記第１制御信号の反転信号を受信し、否定論理積して出力する第２ＮＡＮＤゲートと、前記第２インバータの出力信号及び前記第２ＮＡＮＤゲートの出力信号を受信し、否定論理積して、前記信号遅延部の動作を制御する内部リセット信号を出力する第３ＮＡＮＤゲートとを備えたことを特徴とする請求項７に記載の遅延固定ループ回路を提供する。また、請求項１２に記載の発明は、前記パワーダウンモード制御部が、クロックイネーブル信号の反転信号とモードレジスタセットのパワーダウンモード情報及びプリチャージ情報を受信し、否定論理積して出力するＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力信号を反転させ、前記第１制御信号を出力するインバータとを備えたことを特徴とする請求項４に記載の遅延固定ループ回路を提供する。また、請求項１３に記載の発明は、前記位相更新部が、前記内部クロック信号を受信し、位相を遅延させて出力する位相遅延部と、前記パワーダウンモードに進む際、生成されたロック情報に応答し、デューティーサイクルを補正するデューティーサイクル補正部と、前記位相遅延部の出力信号をメモリ内のクロック信号の遅延要素でモデリングし、フィードバッククロック信号として出力する遅延レプリカモデル部と、前記内部クロック信号及び前記フィードバッククロック信号を受信し、両信号の位相差を検出する位相比較部と、前記位相比較部の出力信号に応答し、位相更新モードを生成するモード生成部と、前記モード生成部の出力信号に応答し、前記位相遅延部の位相遅延の程度を決定する遅延制御部とを備えたことを特徴とする請求項４に記載の遅延固定ループ回路を提供する。
【００２５】
本発明では、位相更新が行なわれているノーマルモードからパワーダウンモードへ進む際、遅延固定ループ回路のクロックバッファがオフする場合にも、すなわち、位相更新動作を行う途中で、遅延固定ループ回路のクロックバッファがオフする場合にも、行なわれている位相更新が終了した後に遅延固定ループ回路のクロックバッファがオフするように、クロックバッファのオフ時点を遅延することによって、位相更新が行われる途中に突然終了することを防止することができる。このため、本発明では、位相更新周期の最後の信号ＰＵＬＳＥ８＿１１を使用して、その信号がアクティブになる前まで、クロックバッファのオフ時点を遅延させるスキームを使用して、クロックバッファ制御部がその機能を果たすようにする。
【発明の効果】
【００２６】
本発明によれば、パワーダウンモードへ進む際、遅延固定ループ回路のクロックバッファをオフする場合、行なわれている位相更新動作を終了させることによって、現在の情報にて位相更新が可能となり、遅延固定ループ回路のクロックバッファがオンとなることによって、位相比較部に内部クロック信号ＲＥＦＣＬＫとフィードバッククロック信号ＦＢＣＬＫとが到達する時間差により、誤った情報にて位相更新を行うことを防止できるという効果がある。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の最も好ましい実施形態を、添付した図面を参照しながら説明する。
【００２８】
図２は、本発明の遅延固定ループ回路の構成を説明するためのブロック構成図である。
【００２９】
同図に示すように、本発明の実施形態に係る遅延固定ループ回路は、ノーマルモード及びパワーダウンモードを有する同期式メモリ装置において、前記パワーダウンモードにおいて位相更新を行わず、前記パワーダウンモードから脱出する際、凍結されたロック情報によりＤＬＬクロックを生成する遅延固定ループと、前記ノーマルモードにおいて位相更新周期の始まりＰＵＬＳＥ２と終わりＰＵＬＳＥ８＿１１を通知するクロックを生成するクロック生成部と、前記ノーマルモードにおいて前記パワーダウンモードに進む際、位相更新時間のマージンを得るために、前記位相更新周期の終わりＰＵＬＳＥ８＿１１を通知するクロックが入力された後に、前記遅延固定ループの位相更新動作をオフさせる制御手段２００とを備える。
【００３０】
さらに詳細に、上記の遅延固定ループ回路は、パワーダウンモードに進んだり脱出したりすることを決定する第１制御信号ＢＵＦ＿ＥＮＢを生成するパワーダウンモード制御部２２０と、位相更新周期の始まりを通知する第１クロック及び終わりを通知する第２クロックを生成する第二クロック生成部と、前期第１制御信号ＢＵＦ＿ＥＮＢを受信し、前記第２クロックＰＵＬＳＥ８＿１１のトグルに応答して、第２制御信号ＣＬＫＢＵＦ＿ＥＮＢを出力するクロックバッファ制御部２４０と、前記第２制御信号ＣＬＫＢＵＦ＿ＥＮＢに応答し、外部クロックをバッファリングして、内部クロックＲＥＦＣＬＫを生成するクロックバッファ部３１０と、前記内部クロックＲＥＦＣＬＫに基づいて、位相更新を行う位相更新部３２０、３３０、３４０、３５０、３６０、３７０で構成される。
【００３１】
図３は、本発明のパワーダウンモード制御部及びクロックバッファ制御部の一実施形態を説明するために示す回路図である。
【００３２】
同図に示すように、前記クロックバッファ制御部は、前記第１制御信号ＢＵＦ＿ＥＮＢを受信し、前記第２クロックＰＵＬＳＥ８＿１１のトグルに応答して、前記第１制御信号ＢＵＦ＿ＥＮＢを一定時間遅延させた信号を出力する信号遅延部２４２、前記信号遅延部２４２の出力信号ＢＵＦ＿ＥＮＢ８＿１１及び前記第１制御信号ＢＵＦ＿ＥＮＢを受信し、前記第２制御信号ＣＬＫＢＵＦ＿ＥＮＢを出力する論理部２４４、前記リセット信号ＲＥＳＥＴ及び前記第１制御信号の反転信号ＢＵＦ＿ＥＮを受信し、前記信号遅延部２４２の動作を制御するリセット部２４６で構成される。
【００３３】
前記クロックバッファ制御部２４０の構成要素のうち、前記信号遅延部２４２は、前記第１制御信号ＢＵＦ＿ＥＮＢをデータ入力Ｄ、第２クロックＰＵＬＳＥ８＿１１をクロック入力Ｃ、前記リセット部の出力信号をリセット入力として受信するＤフリップフロップを備える。また、前記Ｄフリップフロップは、複数の直列接続で備えられる。前記論理部２４４は、前記信号遅延部２４２の出力信号ＢＵＦ＿ＥＮＢ８＿１１及び前記第１制御信号ＢＵＦ＿ＥＮＢを受信し、否定論理積して出力する第１ＮＡＮＤゲートＮＡＮＤ１と、前記第１ＮＡＮＤゲートＮＡＮＤ１の出力を反転させて、前記第２制御信号ＣＬＫＢＵＦ＿ＥＮＢを出力する第１インバータＩＮＶ１とを備える。前記リセット部２４６は、前記リセット信号ＲＥＳＥＴを反転させて出力する第２インバータＩＮＶ２及び前記第１制御信号の反転信号ＢＵＦ＿ＥＮを受信し、一定時間遅延させる遅延ライン、前記遅延ラインの出力を反転させて出力する第３インバータＩＮＶ３、前記第３インバータＩＮＶ３の出力信号及び前記第１制御信号の反転信号ＢＵＦ＿ＥＮを受信し、否定論理積して出力する第２ＮＡＮＤゲートＮＡＮＤ２、前記第２インバータＩＮＶ２の出力信号及び前記第２ＮＡＮＤゲートＮＡＮＤ２の出力信号を受信し、否定論理積して前記信号遅延部２４２の動作を制御する内部リセット信号ＴＭＰ＿ＲＥＳＥＴを出力する第３ＮＡＮＤゲートＮＡＮＤ３を備える。
【００３４】
前記パワーダウンモード制御部２４６は、クロックイネーブル信号の反転信号ＣＫＥＢ＿ＣＯＭと、モードレジスタセット（ＭＳＲ）のパワーダウンモード情報ＳＡＰＤ及びプリチャージ情報ＲＡＳＩＤＬＥとを受信し、否定論理積して出力するＮＡＮＤゲートＮＡＮＤ４と、前記ＮＡＮＤゲートの出力信号ＢＵＦ＿ＥＮを反転させて、前記第１制御信号ＢＵＦ＿ＥＮＢを出力するインバータＩＮＶ４とを備える。
【００３５】
前記制御部の信号の流れを説明すれば、パワーダウンモード制御部２２０において、クロックイネーブル信号ＣＫＥが第２論理値である場合、その反転信号ＣＫＥＢ＿ＣＯＭは、第１論理値であり、モードレジスタセット（ＭＲＳ）のパワーダウンモード情報ＳＡＰＤが第１論理値であり、プリチャージ情報ＲＡＳＩＤＬＥが第１論理値である場合、第１論理値の第１制御信号ＢＵＦ＿ＥＮＢを出力する。
【００３６】
信号遅延部２４２は、第１制御信号の反転信号ＢＵＦ＿ＥＮが第２論理値であり、リセット部２４６のリセット信号ＲＥＳＥＴが第２論理値である場合、リセットされず、動作を行うことができる。
【００３７】
信号遅延部２４２において、第１論理値の第１制御信号ＢＵＦ＿ＥＮＢがＤフリップフロップのデータ入力に入力されても、Ｄフリップフロップのクロック入力に入力される第２クロックＰＵＬＳＥ８＿１１が、第２論理値から第１論理値になるまで、第１制御信号ＢＵＦ＿ＥＮＢは遅延され、この時、位相更新できる充分な時間を稼ぐようになる。
【００３８】
位相更新作業が終了すれば、遅延固定ループ回路のロック情報が決定されると共に、第２クロックＰＵＬＳＥ８＿１１も第１論理値に遷移する。第２クロックＰＵＬＳＥ８＿１１が第１論理値になれば、Ｄフリップフロップにより遅れていた第１制御信号ＢＵＦ＿ＥＮＢが、信号遅延部２４２の出力信号ＢＵＦ＿ＥＮＢ８＿１１となり、信号遅延部２４２の出力信号ＢＵＦ＿ＥＮＢ８＿１１及び第１制御信号ＢＵＦ＿ＥＮＢを入力として、論理部２４４から第１論理値の第２制御信号ＣＬＫＢＵＦ＿ＥＮＢを出力する。第１論理値の第２制御信号ＣＬＫＢＵＦ＿ＥＮＢにより、クロックバッファ部２０の動作がオフする。クロックバッファ部の動作がオフするというのは、遅延固定ループ回路の内部クロックがオフするということを意味し、遅延固定ループは、パワーダウンモードに進むようになる。
【００３９】
図４は、本発明のクロックバッファ制御部の他の実施形態を説明するために示す回路図である。
【００４０】
同図に示すように、クロックイネーブル信号ＣＫＥが第２論理値になった後に、第２クロックＰＵＬＳＥ８＿１１がｎ回（ｎは、１以上の自然数）発生した後に、信号遅延部の最終出力端から出力される信号ＢＵＦ＿ＥＮＢ８＿１１を第１論理値にすることによって、ｎ回の位相更新後に第２制御信号ＣＬＫＢＵＦ＿ＥＮＢ信号を第１論理値にして、遅延固定ループ回路のクロックバッファをオフすることによって、ｎ回の位相更新動作を補償することができる。
【００４１】
なお、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【００４２】
例えば、上述の実施形態において例示した論理ゲート及びトランジスタは、入力される信号の極性に応じてその位置及び種類が異なるように具現されなければならない。
【図面の簡単な説明】
【００４３】
【図１】従来の技術に係る遅延固定ループ回路の構成を説明するためのブロック構成図である。
【図２】本発明の遅延固定ループ回路の構成を説明するためのブロック構成図である。
【図３】本発明のパワーダウンモード制御部及びクロックバッファ制御部の一実施形態を説明するために示す回路図である。
【図４】本発明のクロックバッファ制御部の他の実施形態を説明するために示す回路図である。
【符号の説明】
【００４４】
２００      制御手段
２２０      パワーダウンモード制御部
２４０      クロックバッファ制御部
２４２      信号遅延部
２４４      論理部
２４６      リセット部
【図１】
2007095265.tif 000003
【図２】
2007095265.tif 000004
【図３】
2007095265.tif 000005
【図４】
2007095265.tif 000006