(57)【要約】【課題】ベアチップ実装する半導体ＩＣにおいて、回路等の形成領域を減少させること無く、マザー基板に対する接続強度を向上させて、電気的接続の安定性が確保できる半導体デバイスを提供する。【解決手段】本発明に係る半導体デバイス１０は、一面に電極として機能する第一の導電部１３を配してなる半導体基板１２を少なくとも備え、前記半導体基板は、その外周部の少なくとも一部に、側面から一面にかけて連設する第二の導電部１７が設けられていることを特徴とする。そして、前記半導体デバイスにおける第一の導電部１３とマザー基板との間に第一のバンプ１９を配し、第二の導電部１７とマザー基板との間に第二のバンプ２１を配することで、実装基板３０とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
一面に電極として機能する導電部Ａ１を配してなる半導体基板を少なくとも備える半導体デバイスであって、
前記半導体基板は、その外周部の少なくとも一部に、側面から一面にかけて連設する導電部Ａ２を有することを特徴とする半導体デバイス。
【請求項２】
前記導電部Ａ２を複数個備え、各々の該導電部Ａ２は、前記半導体基板上の対称な位置にあることを特徴とする請求項１記載の半導体デバイス。
【請求項３】
請求項１又は２に記載の半導体デバイスにおける前記導電部Ａ１及び前記導電部Ａ２とマザー基板との間にそれぞれ、バンプＡ１及びバンプＡ２を配してなることを特徴とする実装基板。
【請求項４】
一面に電極として機能する導電部Ｂ１を配してなる半導体基板と、
前記半導体基板の一面を覆うように配され、前記導電部Ｂ１と整合する位置に導電部Ｂ１用の開口部を有する絶縁樹脂層と、
前記絶縁樹脂層の一部を覆うように配され、前記開口部を通して前記導電部Ｂ１と電気的に接続される導電部Ｂ２と、
を少なくとも備える半導体装置であって、
前記半導体基板は、その外周部の少なくとも一部に、側面から一面にかけて連設する導電部Ｂ３を有することを特徴とする半導体装置。
【請求項５】
前記導電部Ｂ３を複数個備え、各々の該導電部Ｂ３は、前記半導体基板上の対称な位置にあることを特徴とする請求項４記載の半導体装置。
【請求項６】
請求項４又は５に記載の半導体装置における前記導電部Ｂ２及び前記導電部Ｂ３とマザー基板との間にそれぞれ、バンプＢ１及びバンプＢ２を配してなることを特徴とする実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ベアチップ実装する半導体ＩＣチップのパッケージ構造に係り、詳しくは、マザー基板に実装した際、実装強度の向上が図れる半導体デバイス、半導体装置、及び実装基板に関するものである。
【背景技術】
【０００２】
従来、ベアチップ実装する半導体ＩＣチップ（以下、単に「半導体ＩＣ」と呼ぶ。）は、たとえば図２４及び図２５に示すような外観をしている。図２４は、その半導体ＩＣの外観を示す斜視図であり、図２５は、図２４におけるＡ−Ａ線に沿う断面図である。この半導体ＩＣ１０２は、ＷＬＰ（Wafer Level Package） 加工が施されており、切断分割される前の半導体ウエハ上に複数の電子素子や回路等が作り込まれてパッケージングが実施され、回路面に半田バンプ１０９が形成されている。
そして、このようにベアチップ実装用にＷＬＰ加工された半導体ＩＣをマザー基板に直接実装するベアチップ実装は、たとえば図２６に示すような状態に行なわれている。すなわち、半導体ＩＣ１０２とマザー基板１５１は、半導体ＩＣ１０２の回路面に形成された半田バンプ１０９を介して接続されている。したがって、半導体ＩＣ１０２は、ＩＣ回路面の半田バンプ１０９のみによって支持されている。
【０００３】
しかしながら、このような従来の半導体ＩＣは、ＩＣ回路面の半田バンプのみによって支持（固定）されているので、衝撃や振動等の機械的な荷重の影響や、基板からの熱応力等の影響により、半導体ＩＣ１０２をマザー基板１５１に実装した時の接続強度が十分に得られない。そのため、図２６に矢印で示すように、機器の取り扱いや温度変化によってストレスが加わった時、半田バンプや配線部材が破損し、電気的接続が確保できなくなることがある。
【０００４】
そこで、マザー基板に半導体装置を実装した時の接続強度を向上させることを目的として、たとえば、半導体チップを載置するインターポーザ基板の側面に、半田付けが可能な部材を形成する方法が提案されている（特許文献１参照）。
【０００５】
ところが、上記手段は、半導体装置を側面のみによってマザー基板上に支持するものであるため、半導体装置に対して未だ十分な接続強度が得られたものとは言えない。
また、前記半田付けが可能な部材の形成箇所が半導体装置の側面のみであるため、マザー基板上に半導体装置を実装するために半田付けを行なった場合、半田が全て半導体装置の側面よりも平面的に外側に張り出した状態になり、マザー基板に対する接続においてより広い面積を要するものとなってしまう。しかも、前記半田付けが可能な部材を設けるために、基板の一部を凹状に形成すると、電子素子や回路等を構成する領域が減少してしまう虞があった。
【特許文献１】特開平１１−２８８９７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情に鑑みてなされたものであり、ベアチップ実装する半導体ＩＣなどにおいて、回路等の形成領域を減少させること無く、半導体デバイスに対する接続強度を向上させて電気的接続の安定性が確保できる、実装信頼性が向上した半導体デバイスを提供することを第一の目的とする。
また、本発明は、ベアチップ実装する半導体ＩＣにおいて、回路等の形成領域を減少させること無く、半導体装置に対する接続強度を向上させて電気的接続の安定性が確保できる、実装信頼性が向上した半導体装置を提供することを第二の目的とする。
さらに、本発明は、このような半導体デバイスや半導体装置をマザー基板に接続する際に、実装スペースを有効に活用して小型化を図りつつ、機械的・電気的な接続安定性が確保される実装基板を提供することを第三の目的とする。
【課題を解決するための手段】
【０００７】
本発明の請求項１に係る半導体デバイスは、一面に電極として機能する導電部Ａ１を配してなる半導体基板を少なくとも備える半導体デバイスであって、
前記半導体基板は、その外周部の少なくとも一部に、側面から一面にかけて連設する導電部Ａ２を有することを特徴とする。
【０００８】
また、本発明の請求項２に係る半導体デバイスは、請求項１において、前記導電部Ａ２を複数個備え、各々の該導電部Ａ２は、前記半導体基板上の対称な位置にあることを特徴とする。
【０００９】
また、本発明の請求項３に係る実装基板は、請求項１又は２に記載の半導体デバイスにおける前記導電部Ａ１及び前記導電部Ａ２とマザー基板との間にそれぞれ、バンプＡ１及びバンプＡ２を配してなることを特徴とする。
【００１０】
また、本発明の請求項４に係る半導体装置は、一面に電極として機能する導電部Ｂ１を配してなる半導体基板と、前記半導体基板の一面を覆うように配され、前記導電部Ｂ１と整合する位置に導電部Ｂ１用の開口部を有する絶縁樹脂層と、前記絶縁樹脂層の一部を覆うように配され、前記開口部を通して前記導電部Ｂ１と電気的に接続される導電部Ｂ２と、を少なくとも備える半導体装置であって、前記半導体基板は、その外周部の少なくとも一部に、側面から一面にかけて連設する導電部Ｂ３を有することを特徴とする。
【００１１】
また、本発明の請求項５に係る半導体装置は、請求項４において、前記導電部Ｂ３を複数個備え、各々の該導電部Ｂ３は、前記半導体基板上の対称な位置にあることを特徴とする。
【００１２】
また、本発明の請求項６に係る実装基板は、請求項４又は５に記載の半導体装置における前記導電部Ｂ２及び前記導電部Ｂ３とマザー基板との間にそれぞれ、バンプＢ１及びバンプＢ２を配してなることを特徴とする。
【発明の効果】
【００１３】
本発明の請求項１に係る半導体デバイスは、一面に電極として機能する導電部Ａ１を配してなる半導体基板を少なくとも備え、さらに、前記半導体基板の外周部の少なくとも一部に、側面から一面にかけて連設する導電部Ａ２が設けられている。
かかる構成によれば、内域に設けられた導電部Ａ１と同様に、外域に導電部Ａ２にもバンプを設けることが可能となる。ゆえに、本発明の半導体デバイスは、バンプをより広範囲に渡って複数個、適切な部分に設置することにより、他の基板（例えば、マザー基板）に搭載した際に実装強度の高い形態が得られる。
また、本発明の半導体デバイスは、前記導電部Ａ２によって、側面と一面よりなる二つ面の方向から効果的にそれぞれ支持される。しかも、前記側面と前記一面との境界部分が突出した角部をなすことから、一面だけの平面的な（平坦な）接続領域と比べて二面による立体的な接続領域となり、バンプがより強固に接続されるものとなる。
さらに、バンプの設置が可能な導電部Ａ２は、半導体基板の外周部である側面と一面を利用して設けられるので、半導体基板を凹状に形成することなく、電子素子や回路等を構成する領域が減少してしまうこともない。
したがって、本発明は、ベアチップ実装する半導体ＩＣにおいて、回路等の形成領域を減少させること無く、半導体デバイスに対する接続強度を向上させて、電気的接続の安定性が確保できる、実装信頼性が向上した半導体デバイスの提供に寄与する。
【００１４】
本発明の請求項３に係る実装基板は、前記半導体デバイスにおける前記導電部Ａ１及び前記導電部Ａ２とマザー基板との間にそれぞれ、バンプＡ１及びバンプＡ２を配してなる。ゆえに、該バンプＡ１を介して前記半導体装置の導電部Ａ１と前記マザー基板とが電気的に接続されるとともに、該バンプＡ２を介して前記半導体装置の導電部Ａ２と前記マザー基板とが電気的に接続される形態が得られる。
かかる構成によれば、半導体装置は、導電部Ａ１の他に、二面（半導体基板の外周部である側面と一面）による立体的な接続領域を有する前記導電部Ａ２においてもバンプＡ２を介して接続されるので、マザー基板に対して接続強度を向上させてベアチップ実装することができる。
また、導電部Ａ２における一面側（すなわち、半導体デバイスの内側）寄りにバンプＡ２を配することができるので、半導体基板の側面から外側に張り出す部分が少なくなり、ひいては実装スペースの小面積化が図れる。
したがって、本発明は、このような半導体デバイスをマザー基板に対して実装することにより、実装スペースを有効に活用して小型化を図りつつ、機械的・電気的な接続安定性が確保される実装基板をもたらす。
【００１５】
本発明の請求項４に係る半導体装置は、一面に電極として機能する導電部Ｂ１を配してなる半導体基板と、前記半導体基板の一面を覆うように配された絶縁樹脂層と、前記絶縁樹脂層の一部を覆うように配され、前記絶縁樹脂層に設けられた前記導電部Ｂ１を露出する開口部を通して前記導電部Ｂ１と電気的に接続される導電部Ｂ２と、を少なくとも備え、さらに、前記半導体基板の外周部の少なくとも一部に、側面から一面にかけて連設する導電部Ｂ３が設けられている。
かかる構成によれば、内域に設けられた導電部Ｂ２と同様に、外域に導電部Ｂ３にもバンプを設けることが可能となる。ゆえに、本発明の半導体装置は、バンプをより広範囲に渡って複数個、適切な部分に設置することにより、他の基板（例えば、マザー基板）に搭載した際に実装強度の高い形態が得られる。
また、本発明の半導体装置は、前記導電部Ｂ３によって、側面と一面よりなる二つ面の方向から効果的にそれぞれ支持される。しかも、前記側面と前記一面との境界部分が突出した角部をなすことから、一面だけの平面的な（平坦な）接続領域と比べて二面による立体的な接続領域となり、バンプがより強固に接続されるものとなる。
さらに、バンプの設置が可能な導電部Ｂ３は、半導体基板の外周部である側面と一面を利用して設けられるので、半導体基板を凹状に形成することなく、電子素子や回路等を構成する領域が減少してしまうこともない。
したがって、本発明は、ベアチップ実装する半導体ＩＣにおいて、回路等の形成領域を減少させること無く、半導体デバイスに対する接続強度を向上させて、電気的接続の安定性が確保できる、実装信頼性が向上した半導体装置の提供に貢献する。
【００１６】
本発明の請求項６に係る実装基板は、前記半導体装置における前記導電部Ｂ２及び前記導電部Ｂ３とマザー基板との間にそれぞれ、バンプＢ１及びバンプＢ２を配してなる。ゆえに、該バンプＢ１を介して前記半導体装置の導電部Ｂ２と前記マザー基板とが電気的に接続されるとともに、該バンプＢ２を介して前記半導体装置の導電部Ｂ３と前記マザー基板とが電気的に接続される形態が得られる。
かかる構成によれば、半導体装置は、導電部Ｂ２の他に、二面（半導体基板の外周部である側面と一面）による立体的な接続領域を有する前記導電部Ｂ３においてもバンプＢ２を介して接続されるので、マザー基板に対して接続強度を向上させてベアチップ実装することができる。
また、導電部Ｂ３における一面側（すなわち、半導体装置の内側）寄りにバンプＢ２を配することができるので、半導体基板の側面から外側に張り出す部分が少なくなり、ひいては実装スペースの小面積化が図れる。
したがって、本発明は、このような半導体装置をマザー基板に対して実装することにより、実装スペースを有効に活用して小型化を図りつつ、機械的・電気的な接続安定性が確保される実装基板をもたらす。
【発明を実施するための最良の形態】
【００１７】
以下、最良の形態に基づき、図面を参照して本発明を説明する。
まず、本発明の半導体デバイスと、該半導体デバイスとマザー基板とを組み合わせた実装基板について説明する。
図１は、本発明の半導体デバイスの一例を示す図であり、図２は、図１に示す半導体デバイスとマザー基板とを組み合わせた実装基板の一例を示す図である。
図１に示すように、本発明の半導体デバイス１０は、半導体ＩＣ２と、前記半導体ＩＣ２の外周部に加工を施すことにより形成された導電部Ａ２（以下、符号１７を付して「第二の導電部１７」と呼ぶ。）と、を少なくとも備えている。
【００１８】
半導体ＩＣ２は、一面に電極として機能する導電部Ａ１（以下、符号１３を付して「第一の導電部１３」と呼ぶ。）が配された半導体基板１２を備え、ＷＬＰ（Wafer Level Package）加工が施されている。この半導体ＩＣ２は、たとえばシリコンウエハ等の半導体ウエハの上に、各種半導体素子やＩＣ等を形成した後、チップ寸法に切断（ダイシング）することで得ることができる。
【００１９】
第一の導電部１３は、外部基板との接続パッドであり、バンプＡ１（以下、符号１９を付して「第一のバンプ１９」と呼ぶ。）を介して外部基板と接続される。
また、第一のバンプ１９は、外部基板であるマザー基板２０と電気的に接続するための出力端子であり、第一の導電部１３に整合して搭載されている。この第一のバンプ１９には、たとえば各種の共晶半田や鉛フリー半田が利用でき、ボール状に形成されている。
【００２０】
第二の導電部１７は、ＷＬＰ加工された半導体ＩＣ２の外周部、すなわち、半導体基板１２の側面及び一面の少なくとも一部に、半田付けできるような加工を施すことにより設けられた接続部であり、前記側面から一面にかけて連なった状態に形成されている。
したがって、図２に示すように、半導体デバイス１０は、半導体基板１２の側面及び一面（すなわち、第二の導電部１７）とマザー基板２０との間にバンプＡ２（以下、符号２１を付して「第二のバンプ２１」と呼ぶ。）を配することにより互いに接続され、実装基板３０を構成している。
【００２１】
この第二の導電部１７の材料としては、導電性に優れ、耐熱性に優れた金属が好ましく、たとえば、銅や銀、金、ニッケル、アルミニウム、あるいはこれらを主成分とした合金、またはこれらの積層構造でも構わない。その中でも、電気抵抗率が低く、比較的安価な銅がより好ましい。また、第二の導電部１７の厚さは３〜２０μｍとすると良く、たとえば電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または２つ以上の方法の組み合わせにより形成することができる。
【００２２】
また、第二の導電部１７は、半導体ＩＣ２の外周部の少なくとも一部に形成されていれば良く、望ましくは半導体基板１２上の対称な位置に設けられていると良い。この第二の導電部１７を形成するための半導体基板１２の側面加工としては、たとえば、図３（ａ）に示すように、半導体ＩＣ２の四隅に位置する第二の導電部１７Ａを半導体基板１２に形成するパターンや、図３（ｂ）に示すように、半導体ＩＣ２の四隅に位置する第二の導電部１７Ａと、各辺の任意の個所に位置する第二の導電部１７Ｂを半導体基板１２に形成するパターン、または、半導体ＩＣ２の外周全てに位置する第二の導電部１７Ｃを半導体基板１２に形成するパターンが挙げられる。
このように、第二の導電部１７を半導体基板１２上の対称な位置に設けると、温度変化等で発生する応力に対し、効率的に補強することとができる。
【００２３】
次に、本発明の半導体デバイス１０の製造方法の一例を説明するが、はじめに半導体ＩＣの加工方法を、図４及び図５に基づき説明する。図４は、本発明で用いる半導体ウエハを示す図であり、図５は、この半導体ウエハの回路面に形成したハーフカット溝を示す図である。
まず、図４（ａ）に示すように、半導体ウエハ１を用意する。
半導体ウエハ１には、図４（ｂ）に示すように、演算装置やメモリなどの各種半導体素子やＩＣが形成されるデバイス形成領域１１が設けられており、このデバイス形成領域１１とデバイス形成領域１１の境界には、ダイシングするためのスクライブラインＬが設けられている。このスクライブラインＬは、同じチップの回路パターンが碁盤の目のようにいくつも並べて設けられている。
【００２４】
次に、図５に示すように、半導体ウエハ１のスクライブラインＬを、回路面からウエハの厚さ方向途中まで切り込みを入れてハーフカットする。このハーフカットすることにより、スクライブラインＬに溝（以下、「ハーフカット溝」と呼ぶ。）３が形成される。
このハーフカット溝３は、図５（ｂ）に示すように、たとえば深さｄ３〜５００μｍとするができる。また、ウエハの強度を保つため、カット後のハーフカット溝３のウエハ厚さｔは１００μｍ以上とすることが望ましい。さらに、ハーフカット溝３の幅は、７０μｍ以上とすることが望ましい。
以上により、半導体ＩＣの加工が終了する。
【００２５】
引き続き、図６乃至図１０に基づき、半導体デバイス１０の製造方法を説明する。
まず、図６に示すように、先ほどのウエハ１において電極として機能する第一の導電部１３等が設けられた回路面を覆うようにシード層１５を形成する。シード層１５は、スパッタリングや真空蒸着によって形成することができる。また、シード層１５は、シード密着層とシード給電層の２層からなる（不図示）。シード密着層は、クロム、チタン、チタンタングステン合金、チタンナイトライド合金といった材料が使え、厚さは１０〜８００ｎｍとすることができる。一方、シード給電層は、銅、アルミニウム、金等の材料が使え、厚さは１０〜４００ｎｍとすることができる。
【００２６】
次いで、図７に示すように、シード層１５上にめっきレジスト層１６を形成する。めっきレジスト層１６は、たとえば、スクライブラインＬのハーフカット溝３の領域を開口させるように、該ハーフカット溝３以外の部分全面に配する。したがって、レジストが配されていない開口部分では、シード給電層が露出している。
【００２７】
次に、図８に示すように、めっきレジスト層１６の開口部分にめっき層１７を形成する。このめっき層１７の厚さは、たとえば３〜２０μｍとすることができる。このめっき層１７は第二の導電部として用いられる。
なお、第二の導電部１７形成後には、めっきレジスト層１６を除去すると共に、第二の導電部１７をマスクとしたシード層１５のエッチングを行なう。
【００２８】
さらに、図９に示すように、第一の導電部１３と電気的に接続するように、第一のバンプ１９を形成する。第一のバンプ１９には、たとえば、各種の共晶半田や鉛フリー半田が利用でき、ボール状に形成されている。
【００２９】
その後、図１０に示すように、フルカット法で半導体ウエハ１をダイシングし、個片化された半導体ＩＣ２を形成する。ダイシングは、スクライブラインＬのハーフカット溝３をなぞるように行なう。ダイシング幅は、たとえば３０μｍとすることができる。これにより、半導体基板１２の外周部に、側面から一面にかけて連設する第二の導電部１７が設けられる。
【００３０】
そして、図２に示すように、第一のバンプ１９が形成された回路面側をマザー基板２０側に向け、第二の導電部１７とマザー基板２０とを第二のバンプ２１によって半田付けすることにより、半導体デバイス１０とマザー基板２０とが電気的に接続される。これにより実装基板３０が作製される。この半田付け手段としては、たとえば、マザー基板２０に予め半田ペーストを印刷塗布しておき、その後、ＷＬＰ加工した半導体デバイス１０を前記マザー基板２０上に設置し、半田ペーストがリフロー加熱によりマザー基板２０と半導体デバイス１０の第二の導電部１７とを半田付けするようにしても良い。この際、半田ペーストは、半導体デバイス１０を設置した時、マザー基板２０に塗布した半田ペーストが半導体デバイス１０側面にも接触するような量としておく。あるいは、半導体ＩＣ回路面の第一のバンプ１９のみでマザー基板２０に接続した後、半導体デバイス１０側面とマザー基板２０を半田接続するようにしても良い。
【００３１】
このように、本発明の半導体デバイス１０は、半導体ＩＣ２の外周部の少なくとも一部に、側面から一面にかけて連設する第二の導電部１７を設けることにより、該第二の導電部１７に第二のバンプ２１を半田付けすることができる。これにより、半導体デバイス１０は、回路面の内域に設けられた第一の導電部１３に接続される第一のバンプ１９に加え、該第一の導電部１３より外域に設けられた第二の導電部１７と半田付けされた第二のバンプ２１によっても支持されるので、従来構造に比べて実装強度を向上させることができる。しかも、半導体ＩＣ２を凹状に形成することがないので、回路等の形成領域を減少させることも無い。
したがって、電気的接続の安定性が確保でき、電気電子機器の長期信頼性を向上させることができるものとなる。
【００３２】
また、半導体ＩＣ２の外周全ての側面を半田付けすると、半導体ＩＣ２の表面を密封することができる。さらに、半導体ＩＣ２の基板電位を制御することができる。
しかも、第二の導電部１７に接続した第二のバンプ２１は、第二の導電部１７が半導体基板１２の側面から一面にかけて連設されることで、半導体基板１２の側面から内側寄りに搭載されることになり、実装スペースが少なくて済むことになる。
したがって、実装スペースを有効に活用して実装基板の小型化を図ることもできる。
【００３３】
次に、本発明の半導体装置と、該半導体装置とマザー基板とを組み合わせた実装基板について説明する。
図１１は、本発明の半導体装置の一例を示す図であり、図１２は、図１１に示す半導体装置とマザー基板とを組み合わせた実装基板の一例を示す図である。
図１１に示すように、本発明の半導体装置６０は、半導体ＩＣ５２と、前記半導体ＩＣ５２の一面を覆うように配された絶縁樹脂層６４と、前記絶縁樹脂層６４の一部を覆うように配された導電部Ｂ２（以下、符号６７を付して「第四の導電部６７」と呼ぶ。）と、前記半導体ＩＣ５２の外周部に加工を施すことにより形成された導電部Ｂ３（以下、符号７７を付して「第五の導電部７７」と呼ぶ。）と、を少なくとも備えている。
【００３４】
半導体ＩＣ５２は、一面に電極として機能する導電部Ｂ１（以下、符号６３を付して「第三の導電部６３」呼ぶ。）が配された半導体基板６２を備え、ＷＬＰ（Wafer Level Package）加工が施されている。この半導体ＩＣ５２は、たとえばシリコンウエハ等の半導体ウエハの上に、各種半導体素子やＩＣ等を形成した後、チップ寸法に切断（ダイシング）することで得ることができる。
【００３５】
絶縁樹脂層６４は、半導体基板６２の一面を覆うように配され、第三の導電部６３が露呈するように、その整合する位置に開口部６４ａを有する。この絶縁樹脂層６４を成す材料としては、絶縁性が高く、耐熱性、耐薬品性があり、機械的強度が強い樹脂が好ましい。具体的には、たとえばポリイミドやポリベンゾオキサゾール、エポキシ樹脂などが利用できる。
この絶縁樹脂層６４は、たとえばフォトリソグラフィ技術を利用したパターニングなどにより形成することができる。この絶縁樹脂層６４の塗布方法においては、液状の感光性樹脂を、たとえばスピンコート法、キャスティング法、ディスペンス法等により、半導体基板６２上に塗布することが可能である。また、絶縁樹脂層６４のパターニングにおいて、フォトリソグラフィ技術のほかに、レーザ加工法、プラズマエッチング法、シート状の樹脂をラミネート法にて圧着させる方法、により形成することもできる。さらに、絶縁樹脂層６４は、樹脂をスクリーン印刷にて直接、成膜かつパターニングする方法も可能であり、その場合は、樹脂が感光性である必要はなくなる。
【００３６】
第四の導電部６７は、外部基板との接続領域に、絶縁樹脂層６４の一部を覆うようにシード層６５を介して配された接続パッドであり、バンプＢ１（以下、符号６９を付して「第三のバンプ６９」と呼ぶ。）を介して外部基板と接続される。また、導電部６７は、絶縁樹脂層６４に有する開口部６４ａを通して第三の導電部６３と電気的に接続する配線層である。
【００３７】
この第四の導電部６７の材料としては、導電性に優れ、耐熱性に優れた金属が好ましく、たとえば、銅や銀、金、ニッケル、アルミニウム、あるいはこれらを主成分とした合金、またはこれらの積層構造でも構わない。その中でも、電気抵抗率が低く、比較的安価な銅がより好ましい。また、第三のバンプ６９との接続を容易にするために、第四の導電部６７の少なくとも第三のバンプ６９と接する面は、金であるのがより好ましい。この第四の導電部６７の厚さは３〜２０μｍとすると良く、これにより充分な導電性が得られる。この第四の導電部６７は、電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または２つ以上の方法の組み合わせにより形成することができる。
【００３８】
第五の導電部７７は、ＷＬＰ加工された半導体ＩＣ５２の外周部、すなわち、半導体基板６２の側面から一面の少なくとも一部に、半田付けできるような加工を施すことにより設けられた接続部であり、前記側面から一面にかけて連なった状態に形成されている。
したがって、図１２に示すように、半導体基板６２の側面及び一面（すなわち、第五の導電部７７）とマザー基板７０との間にバンプＢ２（以下、符号７１を付して「第四のバンプ７１」と呼ぶ。）を配することにより互いに接続され、実装基板８０を構成している。
【００３９】
この第五の導電部７７の材料としては、第四の導電部６７と同様に、導電性に優れ、耐熱性に優れた金属が好ましく、たとえば、銅や銀、金、ニッケル、アルミニウム、あるいはこれらを主成分とした合金、またはこれらの積層構造でも構わない。その中でも、電気抵抗率が低く、比較的安価な銅がより好ましい。第五の導電部７７の厚さは３〜２０μｍとすると良く、たとえば電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または２つ以上の方法の組み合わせにより形成することができる。したがって、第五の導電部７７は第四の導電部６７と一緒に形成すると良い。
【００４０】
また、第五の導電部７７は、半導体ＩＣ５２の外周部の少なくとも一部に形成されるものであれば良く、半導体基板６２上の対称な位置に設けられていると望ましい。この第五の導電部７７を形成するための半導体基板６２の側面加工としては、たとえば、図１３（ａ）に示すように、半導体ＩＣ５２の四隅に位置する第五の導電部７７Ａを半導体基板６２に形成するパターンや、図１３（ｂ）に示すように、半導体ＩＣ５２の四隅に位置する第五の導電部７７Ａと、各辺の任意の個所に位置する第五の導電部７７Ｂを半導体基板６２に形成するパターン、または、半導体ＩＣ５２の外周全てに位置する第五の導電部７７Ｃを半導体基板６２に形成するパターンが挙げられる。
このように、第五の導電部７７を半導体基板６２上の対称な位置に設けると、温度変化等で発生する応力に対し、効率的に補強することとができる。
【００４１】
次に、本発明の半導体装置６０の製造方法の一例を説明するが、はじめに半導体ＩＣの加工方法を、図１４及び図１５に基づき説明する。図１４は、本発明で用いる半導体ウエハを示す図であり、図１５は、この半導体ウエハの回路面に形成したハーフカット溝を示す図である。
まず、図１４（ａ）に示すように、半導体ウエハ５１を用意する。
半導体ウエハ５１には、図１４（ｂ）に示すように、演算装置やメモリなどの各種半導体素子やＩＣが形成されるデバイス形成領域６１が設けられており、このデバイス形成領域６１とデバイス形成領域６１の境界には、ダイシングするためのスクライブラインＬが設けられている。このスクライブラインＬは、同じチップの回路パターンが碁盤の目のようにいくつも並べて設けられている。
【００４２】
次に、図１５に示すように、半導体ウエハ５１のスクライブラインＬを、回路面からウエハの厚さ方向途中まで切り込みを入れてハーフカットする。このハーフカットすることにより、スクライブラインＬに溝（以下、「ハーフカット溝」と呼ぶ。）５３が形成される。
このハーフカット溝５３は、図１５（ｂ）に示すように、たとえば深さｄ３〜５００μｍとするができる。また、ウエハの強度を保つため、カット後のハーフカット溝５３のウエハ厚さｔは１００μｍ以上とすることが望ましい。さらに、ハーフカット溝５３の幅は、７０μｍ以上とすることが望ましい。
以上により、半導体ＩＣの加工が終了する。
【００４３】
引き続き、図１６乃至図２３に基づき、半導体装置６０の製造方法を説明する。
まず、図１６に示すように、先ほどのウエハ５１において電極として機能する第三の導電部６３等が設けられた回路面のスクライブラインを除いた位置に絶縁樹脂層６４を設ける。また、半導体ＩＣ５２の第三の導電部６３と整合する位置には開口部６４ａが形成され、第三の導電部６３の表面が露出している。この絶縁樹脂層６４には、たとえばポリイミドやポリベンゾオキサゾール、エポキシ樹脂、シリコーン樹脂などが利用できる。また、絶縁樹脂層の厚さは、５〜５０μｍとすることができる。
【００４４】
次いで、図１７に示すように、ウエハの回路面側と絶縁樹脂層６４とを覆うようにシード層６５を形成する。このシード層６５は、スパッタリングや真空蒸着によって形成することができる。また、シード層６５は、シード密着層とシード給電層の２層からなる（不図示）。シード密着層は、クロム、チタン、チタンタングステン合金、チタンナイトライド合金といった材料が使え、厚さは１０〜８００ｎｍとすることができる。一方、シード給電層は、銅、アルミニウム、金等の材料が使え、厚さは１０〜４００ｎｍとすることができる。
【００４５】
次いで、図１８に示すように、シード層６５上にめっきレジスト層６６を形成する。めっきレジスト層６６は、たとえば、ＷＬＰの第二の導電部６７を形成する領域とスクライブラインＬのハーフカット溝５３の領域を開口させるように配する。したがって、レジストが配されない開口部分では、シード給電層が露出している。
【００４６】
次に、図１９に示すように、めっきレジスト層６６の開口部分に、第一のめっき層６７及び第二のめっき層７７を形成する。この第一のめっき層６７及び第二のめっき層７７の厚さは、たとえば３〜２０μｍとすることができる。なお、第一のめっき層６７は第四の導電部として用いられ、第二のめっき層７７は第五の導電部として用いられる。
また、第四の導電部６７及び第五の導電部７７形成後には、図１６に示すように、めっきレジスト層６６を除去すると共に、図２０に示すように、第四の導電部６７及び第五の導電部７７をマスクとしたシード層６５のエッチングを行なう。
【００４７】
続いて、図２１に示すように、ＷＬＰの第四の導電部６７を封止樹脂層６８で覆う。封止樹脂層６８には、たとえばポリイミドやポリベンゾオキサゾール、エポキシ樹脂、シリコーン樹脂などが利用できる。また、封止樹脂層６８の厚さは３〜３０μｍが適当である。なお、第三のバンプ６９を形成する領域には開口部６８ａを設けておく。また、スクライブラインＬには封止樹脂層６８を設けず、ハーフカット溝５３にある第五の導電部７７を露出させておく。
【００４８】
封止樹脂層６８は、たとえばフォトリソグラフィ技術を利用したパターニングなどにより形成することができる。また、封止樹脂層６８は、たとえばスピンコート法、キャスティング法、ディスペンス法等により、液状の感光性樹脂を塗布することで形成することができる。また、封止樹脂層６８は、パターニングにおいて、フォトリソグラフィ技術のほかに、レーザ加工法、プラズマエッチング法、シート状の樹脂をラミネート法にて圧着させる方法、により形成することもできる。さらに、封止樹脂層６８は、樹脂をスクリーン印刷にて直接、成膜かつパターニングする方法も可能であり、その場合は、樹脂が感光性である必要はなくなる。
【００４９】
また、図２２に示すように、第三の導電部６３と電気的に接続するように、封止樹脂層６８の開口部６８ａを介して露出する第四の導電部６７上に、第三のバンプ６９を形成する。第三の半田バンプ６９は、外部基板であるマザー基板７０と電気的に接続するための出力端子であり、第三の導電部６３に整合して搭載されている。この第三のバンプ６９には、たとえば各種の共晶半田や鉛フリー半田が利用でき、ボール状に形成されている。
【００５０】
その後、図２３に示すように、フルカット法で半導体ウエハ５１をダイシングし、個片化された半導体ＩＣ５２を形成する。ダイシングは、スクライブラインＬのハーフカット溝５３をなぞるように行なう。ダイシング幅は、たとえば３０μｍとすることができる。これにより、半導体基板６２の外周部に、側面から一面にかけて連設する第五の導電部７７が設けられる。
【００５１】
そして、図１２に示すように、第三のバンプ６９が形成された回路面側をマザー基板７０側に向け、該第三の半田バンプ６９をマザー基板７０に接続すると共に、第五の導電部７７とマザー基板７０との間に第四のバンプ７１配し、該第四のバンプ７１によって半田付けすることにより、半導体装置６０とマザー基板７０とが電気的に接続される。これにより実装基板８０が作製される。この半田付け手段としては、たとえば、マザー基板７０に予め半田ペーストを印刷塗布しておき、その後、ＷＬＰ加工した半導体装置６０をマザー基板７０上に設置し、半田ペーストがリフロー加熱によりマザー基板７０と半導体装置６０とを半田付けするようにしても良い。この際、半田ペーストは、半導体装置６０を設置した時、マザー基板７０に塗布した半田ペーストが半導体装置６０側面にも接触するような量としておく。あるいは、半導体ＩＣ回路面の第三のバンプ６９のみでマザー基板７０に接続した後、半導体装置６０側面とマザー基板７０を半田接続するようにしても良い。
【００５２】
このように、本発明の半導体装置６０では、半導体ＩＣ５２の外周部の少なくとも一部に、側面から一面にかけて連設する第五の導電部７７を設けることにより、該第五の導電部７７に第四のバンプ７１を半田付けすることができる。これにより、半導体装置６０は、内域に設けられた第三の導電部６３及び第四の導電部６７に接続される第三のバンプ６９に加え、該第四の導電部６７より外域に設けられた第五の導電部７７と半田付けされた第四のバンプ７１によっても支持されるので、従来構造に比べて実装強度を向上させることができる。しかも、半導体ＩＣ５２を凹状に形成することないので、回路等の形成領域を減少させることも無い。
したがって、電気的接続の安定性が確保でき、電気電子機器の長期信頼性を向上させることができるものとなる。
【００５３】
また、半導体ＩＣの外周全ての側面を半田付けすると、半導体ＩＣ表面を密封することができる。さらに、半導体ＩＣの基板電位を制御することができる。
しかも、第五の導電部７７に接続した第四のバンプ７１は、第五の導電部７７が半導体基板６２の側面から一面にかけて連設されることで、半導体基板６２の側面から内側寄りに搭載されることになり、実装スペースが少なくて済むことになる。したがって、実装スペースを有効に活用して実装基板の小型化を図ることもできる。
【図面の簡単な説明】
【００５４】
【図１】本発明に係る半導体デバイスの一例を示す断面図である。
【図２】図１の半導体デバイスを用いた実装基板の一例を示す断面図である。
【図３】図１の半導体デバイスをなす導電部Ａ２のパターン例を示す平面図である。
【図４】図１の半導体デバイスで用いる半導体ウエハの一例を示す図である。
【図５】図４の半導体ウエハに設けたハーフカット溝を示す断面図である。
【図６】図１の半導体デバイスを製造する第一工程の一例を示す断面図である。
【図７】図６に続く第二工程の一例を示す断面図である。
【図８】図７に続く第三工程の一例を示す断面図である。
【図９】図８に続く第四工程の一例を示す断面図である。
【図１０】図９に続く第五工程の一例を示す断面図である。
【図１１】本発明に係る半導体装置の一例を示す断面図である。
【図１２】図１の半導体装置を用いた実装基板の一例を示す断面図である。
【図１３】図１１の半導体装置をなす導電部Ｂ３のパターン例を示す平面図である。
【図１４】図１１の半導体装置で用いる半導体ウエハの一例を示す図である。
【図１５】図１４の半導体ウエハに設けたハーフカット溝を示す断面図である。
【図１６】図１１の半導体装置を製造する第一工程の一例を示す断面図である。
【図１７】図１６に続く第二工程の一例を示す断面図である。
【図１８】図１７に続く第三工程の一例を示す断面図である。
【図１９】図１８に続く第四工程の一例を示す断面図である。
【図２０】図１９に続く第五工程の一例を示す断面図である。
【図２１】図２０に続く第六工程の一例を示す断面図である。
【図２２】図２１に続く第七工程の一例を示す断面図である。
【図２３】図２２に続く第八工程の一例を示す断面図である。
【図２４】ベアチップ実装する半導体ＩＣチップの従来の外観を示す斜視図である。
【図２５】図２４におけるＡ−Ａ線に沿う断面図である。
【図２６】図２４の半導体ＩＣチップを用いた実装基板を示す断面図である。
【符号の説明】
【００５５】
Ｌ  スクライブライン、１  半導体ウエハ、２  半導体ＩＣチップ、３  ハーフカット溝、１０  半導体デバイス、１１  デバイス形成領域、１２  半導体基板、１３  第一の導電部（導電部Ａ１）、１５  シード層、１６  めっきレジスト層、１７（１７Ａ，１７Ｂ，１７Ｃ）  第二の導電部（導電部Ａ２、めっき層）、１９  第一のバンプ（バンプＡ１）、２０  マザー基板、２１  第二のバンプ（バンプＡ２）、３０  実装基板、５１  半導体ウエハ、５２  半導体ＩＣチップ、５３  ハーフカット溝、６０  半導体装置、６１  デバイス形成領域、６２  半導体基板、６３  第三の導電部（導電部Ｂ１）、６４  
絶縁樹脂層、６４ａ  開口部、６５  シード層、６６  めっきレジスト層、６７  第四の導電部（導電部Ｂ２、めっき層）、６８  封止樹脂層、６９  第三のバンプ（バンプＢ１）、７０  マザー基板、７１  第四のバンプ（バンプＢ２）、７７  第五の導電部（導電部Ｂ３、めっき層）、８０  実装基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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