(57)【要約】【課題】素子分離溝に埋め込まれる絶縁膜の表面が、半導体基板よりも低くなることを防止することができる半導体装置およびその製造方法を提供する。【解決手段】本実施形態に係る半導体装置の製造方法は、半導体基板１上にマスク４を形成する工程と、マスク４を用いて半導体基板１をエッチングして、半導体基板１にトレンチ５を形成する工程と、トレンチ５内に絶縁膜７を埋め込む工程と、絶縁膜７の上部に不純物を導入して、絶縁膜７よりも酸に対するエッチングレートが低いイオン注入層８を形成する工程と、マスク４を除去する工程とを有する。【選択図】図４
2007142156.tif 000002
【特許請求の範囲】
【請求項１】
基板上にマスクを形成する工程と、
前記マスクを用いて前記基板をエッチングして、前記基板に素子分離溝を形成する工程と、
前記素子分離溝内に絶縁膜を埋め込む工程と、
前記絶縁膜の上部に不純物を導入して、前記絶縁膜よりも酸に対するエッチングレートが低い不純物導入層を形成する工程と、
前記マスクを除去する工程と
を有する半導体装置の製造方法。
【請求項２】
前記素子分離溝内に絶縁膜を埋め込む工程は、
前記素子分離溝および前記マスクを埋め込む絶縁膜を形成する工程と、
前記マスクが露出するまで前記絶縁膜の表面を除去する工程と
を有する請求項１記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜の表面を除去する工程の後、前記絶縁膜の表面をエッチングして、前記絶縁膜の表面高さを調整する工程をさらに有する
請求項２記載の半導体装置の製造方法。
【請求項４】
前記不純物導入層を形成する工程において、前記基板の主面よりも深い位置まで前記絶縁膜に前記不純物を導入する
請求項１記載の半導体装置の製造方法。
【請求項５】
前記不純物導入層を形成する工程において、前記不純物としてシリコン、炭素、窒素のいずれかを導入する
請求項１記載の半導体装置の製造方法。
【請求項６】
前記不純物導入層を形成する工程の後に、熱処理を行う工程をさらに有する
請求項１記載の半導体装置の製造方法。
【請求項７】
基板の素子分離溝に埋め込まれた素子分離絶縁膜を有する半導体装置であって、
前記素子分離絶縁膜は、
前記素子分離溝を埋め込んで形成された絶縁膜と、
前記絶縁膜上に形成され、前記絶縁膜よりも酸に対するエッチングレートが低い不純物導入層と
を有する半導体装置。
【請求項８】
前記絶縁膜と前記不純物導入層との界面は、前記基板の主面よりも低い
請求項７記載の半導体装置。
【請求項９】
前記絶縁膜は、酸化シリコン膜である
請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＳＴＩ（Shallow Trench Isolation）からなる素子分離絶縁膜を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の形成においては、高集積化に伴い、トランジスタ形成面積を縮小させる技術が開発されている。半導体集積回路では、トランジスタ素子同士あるいはその他の素子とを分離する技術として、ＳＴＩ（Shallow Trench Isolation）技術が主流となっている（例えば、特許文献１参照）。
【０００３】
ＳＴＩ技術では、基板の素子分離形成部に溝を形成し、当該溝に酸化シリコン膜などの絶縁膜を埋め込むことにより素子分離絶縁膜が形成される。埋め込み用の酸化シリコン膜は、ＨＤＰ（High Density Plasma）−ＣＶＤ法、ＰＳＺ（ポリシラザン）などの材料を用いた塗布法、常圧ＣＶＤ法、準常圧ＣＶＤ法で形成することが一般的である。近年では、素子分離幅の縮小により、これらの方法を組み合わせて素子分離絶縁膜を形成する方法も検討されている。
【０００４】
図７（ａ）は、形成直後の素子分離絶縁膜１０９の断面図である。図７（ａ）に示すように、酸化シリコンからなる素子分離絶縁膜１０９の表面は、基板面よりも高い位置にある。
【特許文献１】特開２００５−７２３５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、素子分離絶縁膜１０９の形成後の素子形成プロセスにおいて、酸を用いた洗浄処理により素子分離絶縁膜１０９がエッチングされていき、図７（ｂ）に示すように、素子分離絶縁膜１０９の表面が半導体基板１０１の主面よりも低くなってしまう。図７（ｂ）に示すように素子分離絶縁膜１０９の表面全体ではなく、素子分離絶縁膜１０９と半導体基板１０１との境界部における素子分離絶縁膜１０９の表面のみが主面よりも低くなる場合もある。
【０００６】
ゲート電極の形成工程において、素子分離絶縁膜１０９の表面が半導体基板１０１の表面よりも低い状態にあると、ゲート電極加工後に、素子分離絶縁膜１０９上にゲート電極材料が残ってしまう問題が発生する。この結果、ショート不良を引き起こしてしまう。
【０００７】
また、近年、コンタクト抵抗を低減するため、ソース・ドレイン領域の表層にシリサイド層が形成される。シリサイド層は、全面に高融点金属膜を堆積した後に、半導体基板１０１と金属膜とを熱処理により反応させることにより形成される。シリサイド層の形成工程において、素子分離絶縁膜１０９の表面が半導体基板１０１の表面よりも低い状態にあると、素子分離絶縁膜１０９上に堆積した金属膜と半導体基板１０１との反応が深い位置まで進み、接合リークが増大するという問題がある。
【０００８】
さらに、トランジスタのチャネル部分にストレスを印加して、駆動電流を向上させるために、半導体基板１０１のソース・ドレイン領域をエッチングして、シリコンゲルマニウム層を埋め込む場合がある。この場合には、半導体基板１０１をエッチングする際に素子分離絶縁膜の表面がエッチングされて、素子分離絶縁膜１０９の表面がさらに低くなり、上記の問題が顕著となる。
【０００９】
本発明は上記の事情に鑑みてなされたものであり、その目的は、素子分離溝に埋め込まれる絶縁膜の表面が、半導体基板よりも低くなることを防止することができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上にマスクを形成する工程と、前記マスクを用いて前記基板をエッチングして、前記基板に素子分離溝を形成する工程と、前記素子分離溝内に絶縁膜を埋め込む工程と、前記絶縁膜の上部に不純物を導入して、前記絶縁膜よりも酸に対するエッチングレートが低い不純物導入層を形成する工程と、前記マスクを除去する工程とを有する。
【００１１】
上記の本発明の半導体装置の製造方法では、素子分離溝内に絶縁膜を埋め込んだ後に、絶縁膜に不純物を導入する。これにより、絶縁膜よりも酸に対するエッチングレートが低い不純物導入層が形成される。従って、マスクを除去した後の工程において、絶縁膜の表面が酸によりエッチングされることが抑制される。
【００１２】
上記の目的を達成するため、本発明の半導体装置は、基板の素子分離溝に埋め込まれた素子分離絶縁膜を有する半導体装置であって、前記素子絶縁膜は、前記素子分離溝を埋め込んで形成された絶縁膜と、前記絶縁膜上に形成され、前記絶縁膜よりも酸に対するエッチングレートが低い不純物導入層とを有する。
【００１３】
上記の本発明の半導体装置では、素子分離絶縁膜は、素子分離溝の底部から順に、絶縁膜と、不純物導入層とを有する。この不純物導入層は、絶縁膜よりも酸に対するエッチングレートが低いことから、酸による素子分離絶縁膜のエッチングが抑制される。このため、素子分離絶縁膜の表面は、基板面よりも高い位置に維持される。
【発明の効果】
【００１４】
本発明によれば、素子分離溝に埋め込まれる絶縁膜の表面が、半導体基板よりも低くなることを防止した半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の実施の形態について、図面を参照して説明する。図１〜図６は、本実施形態に係る半導体装置の製造における工程断面図である。
【００１６】
図１（ａ）に示すように、例えばシリコン基板からなる半導体基板１上に、トレンチパターンのマスク４を形成する。マスク４の形成では、半導体基板１上に熱酸化法によりパッド酸化膜２を形成し、パッド酸化膜２上にＣＶＤ法により窒化シリコン膜３を形成する。続いて、リソグラフィ技術により窒化シリコン膜３上にトレンチパターンのレジストパターンを形成し、当該レジストパターンを用いて窒化シリコン膜３およびパッド酸化膜２をエッチングする。その後レジストパターンを除去する。これにより、パッド酸化膜２および窒化シリコン膜３からなるマスク４が形成される。
【００１７】
次に、図１（ｂ）に示すように、マスク４を用いて半導体基板１をドライエッチングして、半導体基板１にトレンチ（素子分離溝）５を形成する。
【００１８】
次に、図２（ａ）に示すように、トレンチ５の内壁を熱酸化して、トレンチ５の底部および側壁に酸化シリコン膜６を形成する。
【００１９】
次に、図２（ｂ）に示すように、トレンチ５を埋め込み、かつマスク４を被覆する絶縁膜７を形成する。絶縁膜７の形成では、例えば酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＨＤＰ（High Density Plasma）−ＣＶＤ法、ポリシラザンを用いたスピンオングラス法、あるいは熱ＣＶＤ法により形成する。本実施形態では、ＨＤＰ−ＣＶＤ法で形成する例について説明する。ＨＤＰ−ＣＶＤ条件は、例えば、圧力：０．４Ｐａ（３．０ｍＴｏｒｒ）、バイアス：２０００Ｗ、Ｏ２流量：１２０ｓｃｃｍ、ＳｉＨ４流量：８０ｓｃｃｍ、Ｈ２（Ｔ／Ｓ）：７００ｓｃｃｍ、ＲＦ（Ｔ／Ｓ）：４８００／２２００Ｗとする。
【００２０】
ＨＤＰ−ＣＶＤ法で形成した酸化シリコン膜（絶縁膜７）は、熱酸化法により形成した熱酸化膜と比べて、フッ酸に対するエッチングレートが１．２倍〜２．０倍になる。
【００２１】
次に、図３（ａ）に示すように、マスク４をストッパとして、ＣＭＰ（Chemical Mechanical Polishing）法により、絶縁膜７の表面を研磨除去する。
【００２２】
次に、イオン注入処理およびアニール処理を行っても良いが、より効果が得られるようにするため、図３（ｂ）に示すように、フッ酸を含む薬液処理を行って、絶縁膜７の表面位置が最終的な位置にくるように調整する。例えば、半導体基板１の表面よりも１００ｎｍ高い位置に絶縁膜７の表面がくるようにフッ酸処理を行う。
【００２３】
次に、図４（ａ）に示すように、絶縁膜７の上層に、酸に対するエッチングレートを低くさせる不純物をイオン注入する。半導体基板１はマスク４で保護されているため、絶縁膜７の上層にのみイオン注入層（不純物導入層）８が形成される。注入する不純物としては、シリコン、炭素、窒素が挙げられる。イオン注入条件は、加速電圧：１００ｋｅＶ、ドーズ量：１×１０１６ａｔｏｍｓ／ｃｍ２とする。
【００２４】
上記のイオン注入処理による不純物は、絶縁膜７中であって、半導体基板１の主面から１００ｎｍ程度の深さまで到達する。なお、絶縁膜７へのイオン注入深さは、半導体基板１の表面よりも深ければよく、５０〜２００ｎｍの深さが好ましい。すなわち、絶縁膜７とイオン注入層８の界面は、半導体基板１の表面から５０〜２００ｎｍの位置に存在することが好ましい。
【００２５】
次に、図４（ｂ）に示すように、アニール処理を行う。これにより、シリコンを注入した場合にはイオン注入層８はダメージが回復されたシリコンリッチ層（ＳｉＯｘ、１＜ｘ＜２）となる。炭素を注入した場合にはイオン注入層８はＳｉＯＣ層となる。窒素を注入した場合にはイオン注入層８はＳｉＯＮ層となる。これらの材料からなるイオン注入層８は、元の絶縁膜７よりも酸に対するエッチングレートが低い。
【００２６】
アニール処理は、７５０℃〜１１５０℃の間で行えばよい。例えば、温度：１０００℃、パージガス：Ｎ２、時間：１０秒でＲＴＡ（Rapid Thermal Annealing）を行う。なお、アニール処理は、ＲＴＡ以外にも、スパイクアニール、レーザアニールでもよく、バッチ炉を用いた比較的時間の長いファーネスアニールでもよい。
【００２７】
なお、アニール処理に用いるガスとしては、窒素以外にも、酸素、オゾン、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ、Ｒｎを用いても良い。
【００２８】
次に、図５（ａ）に示すように、マスク４を構成する窒化シリコン膜３をウェットエッチングにより除去する。
【００２９】
次に、図５（ｂ）に示すように、フッ酸を用いてパッド酸化膜２を除去する。これにより、絶縁膜７およびイオン注入層８からなる素子分離絶縁膜９が半導体基板１に形成される。
【００３０】
半導体基板１に素子分離絶縁膜９を形成した後に、図６に示すように、素子分離絶縁膜９により区画された半導体基板１の活性領域に、半導体素子、例えばトランジスタ１０を形成する。トランジスタ１０の形成方法には限定はないが、以下に一例を説明する。
【００３１】
半導体基板１上に熱酸化法によりゲート絶縁膜１１を形成した後に、ゲート絶縁膜１１上にゲート電極１２をパターン加工する。ゲート電極１２をマスクとしたイオン注入により、ゲート電極１２の両側における半導体基板１にエクステンション領域１４を形成する。その後、絶縁膜の堆積およびエッチバックにより、ゲート電極１２の両側にサイドウォール絶縁膜１３を形成する。続いて、ゲート電極１２およびサイドウォール絶縁膜１３をマスクとしたイオン注入により、エクステンション領域１４の両側に、エクステンション領域１４よりも深いソース・ドレイン領域１５を形成する。全面に金属膜を堆積し、熱処理を行うことにより、ゲート電極１２およびソース・ドレイン領域１５の表層にシリサイド層１６を形成する。その後、未反応の金属膜を除去する。以上により、図６に示すトランジスタ１０が形成される。
【００３２】
なお、サイドウォール絶縁膜１３を形成した後に、ソース・ドレイン領域における半導体基板１をエッチングし、シリコンゲルマニウム層をエピタキシャルさせて、シリコンゲルマニウム層からなるソース・ドレイン領域１５を形成してもよい。
【００３３】
次に、上記の本実施形態に係る半導体装置およびその製造方法の効果について説明する。
【００３４】
本実施形態では、絶縁膜７の表面にイオン注入処理およびアニール処理を行って（図４（ａ），（ｂ））、絶縁膜７の表面にイオン注入層８を形成する。このイオン注入層８は、元の絶縁膜７よりも酸に対するエッチングレートが低い。
【００３５】
このため、素子分離絶縁膜９の後工程におけるフッ酸を用いた処理により、素子分離絶縁膜９の表面位置がエッチングされることを抑制することができる。従って、素子分離絶縁膜９の表面を半導体基板１の表面よりも高い位置に維持することができる。
【００３６】
この結果、素子分離絶縁膜９上にゲート電極材料が残ってしまうことを防止することができ、ゲート間ショートを防止することができる。
【００３７】
また、素子分離絶縁膜９上に堆積した金属膜と半導体基板１とのシリサイド反応が、横方向に進むことを防止することができる。このため、一定の深さのシリサイド層１６を形成することができ、接合リークの増大を抑制することができる。
【００３８】
素子分離絶縁膜９のエッチングを抑制できるため、ソース・ドレイン領域１５をシリコンゲルマニウム層で形成する手法を採用することができる。これにより、駆動電流の向上を図ることができる。
【００３９】
上記のイオン注入処理およびアニール処理の前に、予めウェットエッチングにより絶縁膜７の表面位置を調整することにより（図３（ｂ））、所望の高さの絶縁膜７を形成することができる。
【００４０】
また、イオン注入層８と絶縁膜７の界面位置が、半導体基板１の表面よりも深い位置にくるように調整することにより、素子分離絶縁膜９の側面からのフッ酸によるエッチングを防止することができる。
【００４１】
また、イオン注入層８の厚さよりもマスク４を厚くすることにより（図４（ａ）参照）、半導体基板１の活性領域への不純物のイオン注入を防止することができる。このため、半導体基板１の活性領域に形成されるトランジスタの特性に影響を与えることもない。
【００４２】
本発明は、上記の実施形態の説明に限定されない。
例えば、イオン注入層８を形成するために必要な不純物として、他の不純物を採用することもできる。また、素子分離絶縁膜９の形成後のプロセスについては特に限定はなく、各種のトランジスタの形成方法を採用することができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００４３】
【図１】本実施形態に係る半導体装置の製造における工程断面図である。
【図２】本実施形態に係る半導体装置の製造における工程断面図である。
【図３】本実施形態に係る半導体装置の製造における工程断面図である。
【図４】本実施形態に係る半導体装置の製造における工程断面図である。
【図５】本実施形態に係る半導体装置の製造における工程断面図である。
【図６】本実施形態に係る半導体装置の製造における工程断面図である。
【図７】従来例の素子分離絶縁膜の製造方法の問題点を説明するための図である。
【符号の説明】
【００４４】
１…半導体基板、２…パッド酸化膜、３…窒化シリコン膜、４…マスク、５…トレンチ、６…酸化シリコン膜、７…絶縁膜、８…イオン注入層、９…素子分離絶縁膜、１０…トランジスタ、１１…ゲート絶縁膜、１２…ゲート電極、１３…サイドウォール絶縁膜、１４…エクステンション領域、１５…ソース・ドレイン領域、１６…シリサイド層、１０１…半導体基板、１０９…素子分離絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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