(57)【要約】【課題】ＩＣプロセスで容易に製造可能であり、低消費電力で、寄生容量の発生がなく、高いＱ値の得られる可変インダクタの構成を安価に実現すること。【解決手段】それぞれの誘電体層によって分離された複数の導電層を有する多層回路であって、少なくとも一つの可変インダクタが形成され、その可変インダクタは、前記導電層の内の一の最厚の層内のコイル軌道に沿った導電性コイル構造と、前記コイル構造に接続された二つのポートと、少なくとも一つのスイッチを有し、前記導電層の前記一の層内の前記コイル軌道に沿った前記コイル構造の複数の特定の位置の一つに、少なくとも一つの前記ポートを選択的に接続し、これにより前記可変インダクタの対応する選択的なインダクタンス値を前記二つのポート間に与えるスイッチ構成とを有する。本発明は、当該回路の製造方法にも関するものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
それぞれの誘電体層によって分離された複数の導電層と、少なくとも一つの可変インダクタとを有する多層回路であって、
前記可変インダクタは、
前記導電層の内の一の層内のコイル軌道に沿った導電性コイル構造と、
前記コイル構造に接続された二つのポートと、
少なくとも一つのスイッチを有し、前記導電層の前記一の層内の前記コイル軌道に沿った前記コイル構造の複数の特定の位置の一つに、少なくとも一つの前記ポートを選択的に接続し、これにより前記可変インダクタの対応する選択的なインダクタンス値を前記二つのポート間に与えるスイッチ構成とを有し、
前記コイル構造は、前記導電層中の最も厚い層に配置されていることを特徴とする多層回路。
【請求項２】
請求項１記載の多層回路において、
前記コイル構造は、前記多層回路の最上導電層に配置されていることを特徴とする多層回路。
【請求項３】
請求項１又は２のいずれかに記載の多層回路において、
前記スイッチの少なくとも一つは、前記ポートの内の前記少なくとも一方を、前記コイル構造の前記複数の特定の位置の一つと、前記導電層の他の層に実現された導電性の架橋を介して接続するように配置されていることを特徴とする多層回路。
【請求項４】
請求項3記載の多層回路において、
前記コイル構造は、前記多層回路の最上導電層に実現されており、
前記架橋は前記最上導電層の次の導電層に実現されていることを特徴とする多層回路。
【請求項５】
請求項３又は４のいずれかに記載の多層回路において、
前記架橋は、それぞれの導電層を分離する誘電体層のビアホールによって、前記コイル構造と接続されていることを特徴とする多層回路。
【請求項６】
請求項１乃至５のいずれか１項に記載の多層回路において、
前記スイッチ構成は、それぞれが前記ポートの内の一方と前記コイル軌道に沿った前記コイル構造の特定の位置の内の一つとの間に配置され、当該スイッチに印加される入力信号に応じて前記ポートを前記特定の位置に選択的に接続し、又は前記ポートの前記特定の位置との接続を選択的に切断する、Ｎ個のスイッチを有し、Ｎが１以上であることを特徴とする多層回路。
【請求項７】
請求項６記載の多層回路において、
Ｎが２以上であることを特徴とする多層回路。
【請求項８】
請求項7記載の多層回路において、
Ｎが4以上であることを特徴とする多層回路。
【請求項９】
請求項１乃至８のいずれか１項に記載の多層回路において、
それぞれのスイッチがトランジスタを有することを特徴とする多層回路。
【請求項１０】
請求項9記載の多層回路において、
それぞれのスイッチがＭＯＳＦＥＴトランジスタを有することを特徴とする多層回路。
【請求項１１】
請求項１乃至１０のいずれか１項に記載の多層回路において、
それぞれのスイッチは、前記コイル構造を有する層とは異なる層に配置されていることを特徴とする多層回路。
【請求項１２】
請求項１乃至１１のいずれか１項に記載の多層回路において、
それぞれのスイッチは、ドープシリコン層上に実現されたトランジスタ層に配置されていることを特徴とする多層回路。
【請求項１３】
請求項１乃至１２のいずれか１項に記載の多層回路において、
それぞれのスイッチは、前記スイッチを前記コイル構造及び前記ポートから分離する１又はそれ以上の誘電体層を貫通する少なくとも一つのビアホールを介して、前記コイル構造及び対応するポートに、それぞれ接続されていることを特徴とする多層回路。
【請求項１４】
請求項１乃至１３のいずれか１項に記載の多層回路において、
前記導電層は金属層であることを特徴とする多層回路。
【請求項１５】
請求項1４記載の多層回路において、
前記金属層は銅若しくはアルミニウムの層、又は銅及び／若しくはアルミニウムに基づく合金の層であることを特徴とする多層回路。
【請求項１６】
請求項１乃至１５のいずれか１項に記載の多層回路を有することを特徴とする集積回路。
【請求項１７】
請求項１乃至１５のいずれか１項に記載の多層回路を有することを特徴とする高周波用途の集積回路。
【請求項１８】
請求項1７記載の集積回路において、
前記回路は増幅回路を有する少なくとも一つの低雑音増幅回路を有し、
前記少なくとも一つの可変インダクタは、前記低雑音増幅器を少なくとも２種類の周波数帯の一つに適応させるためのインピーダンス整合回路の一部を形成することを特徴とする集積回路。
【請求項１９】
それぞれの誘電体層によって互いに分離された複数の導電層と、少なくとも一つの可変インダクタとを有する多層回路であって、
前記可変インダクタは、
前記導電層の内の一の層内のコイル軌道に沿った導電性コイル構造と、
前記コイル構造に接続された二つのポートと、
少なくとも一つのスイッチを有し、前記コイル軌道に沿った前記コイル構造の複数の特定の位置の一つに、少なくとも一つの前記ポートを選択的に接続する、スイッチ構成とを有する多層回路の製造方法であって、
基体構造上に前記少なくとも一のスイッチを設ける工程と、
前記基体構造上に、更なる多層構造を構築する工程であって、該多層構造は、それぞれの誘電体層によって互いに分離された複数の導電層を有し、前記導電層の内の一つの層内のコイル軌道に沿った導電コイル構造を実現しながら、前記導電層の前記一の層は前記導電層中の最も厚い層であり、前記ポートの少なくとも一つが前記導電層の前記一つの層内の前記コイル軌道に沿った前記コイル構造の複数の特定の位置の内の少なくとも一つに、前記少なくとも一つのスイッチと前記少なくとも一つのスイッチを前記コイル構造から分離する前記誘電体層の少なくとも一つを貫通するビアホールとを介して接続可能であるように、前記二つのポートを前記コイル構造に接続する工程とを有することを特徴とする多層回路の製造方法。
【請求項２０】
請求項１９記載の方法において、
前記導電層の内の最も厚い層は前記多層回路の最上導電層であることを特徴とする多層回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、誘電体層で分離された複数の金属層を有するシリコンベースの集積回路などの超小型電子回路における可変インダクタの分野に関する。
【背景技術】
【０００２】
例えばアナログ回路や高周波（ＲＦ）回路などの電子回路においては可変受動素子が頻繁に用いられ、コンデンサやインダクタなどのリアクタンス部品を使う必要がある。このような素子が用いられる回路の例としては、フィルタ、電圧制御発信器（ＶＣＯ）、インピーダンス整合回路網などがある。このような回路をある程度の調整が可能なようにするために、可変コンデンサや可変インダクタ、すなわちある程度の範囲で値を変えることのできるコンデンサやインダクタを用いることが知られている。このような可変部品の良く知られた例の一つは、継続的な可変の電圧を与えることにより容量値の変更をある程度可能にする、いわゆるバリキャップダイオードである。しかしながら、集積インダクタの分野、すなわち集積回路（ＩＣ）の一部を形成するインダクタの分野では可変インダクタの例はほとんど知られていない。
【０００３】
しかしながら、このようなインダクタは大変有用である。例えば、無線通信において、利用可能な規格（現在のところ、例えばＧＭＳ規格（９００ＭＨｚ近傍で動作する）、ＷＬＡＮ（２．４ＧＨｚ及び５．２３ＧＨｚ）、ＧＰＳ（１．５ＧＨｚ）などがある。）の数が増加するに従って、多機能回路、すなわち異なる動作周波数に容易に対応可能な回路への興味が増加している。例えば、異なる動作規格への無線接続性を実現するために、複数の専用の高周波集積回路（ＲＦＩＣ）、それぞれの動作周波数帯用のものであって、それぞれのＲＦＩＣが上記の帯域の内の一つのみにおいて専ら働くものを用いる代わりに、例えばＲＦＩＣのインダクタ（例えば、ＲＦＩＣのインピーダンス整合回路網のインダクタ）のインダクタンスを変更するなどの「調整」により、一つのＲＦＩＣを選択された動作周波数帯に適応させて用いることが可能かもしれない。少なくとも多くの場合において、このような解決方法による方が、一つひとつがそれぞれの周波数帯域に対応した、異なる部分構造（例えば、ＲＦＩＣ）を用いるよりも、コスト上はより有利であろうことは明らかである。
【０００４】
超小型電子回路に集積された電子可変インダクタの例として、ＭＥＭＳ（微小電気機械システム）技術を利用するものもある。これらＭＥＭＳに基づく可変インダクタを得るためには、元々のマイクロエレクトロプロセス（例えば、ＣＭＯＳプロセス、ＢｉＣＭＯＳプロセス、バイポーラプロセスなど）により得られた回路に後加工を施して、固定部品に機械的な動きを与える必要がある。
【０００５】
この種の可変インダクタの一例が特許文献１に開示されている。ここでは、二つのインダクタが与えられる。すなわち、一方は薄型誘電体スライディングシート上に形成された短絡巻線インダクタを有するものであり、他方は基板上の巻線インダクタを有するものである。この二つのインダクタの重なり具合を変えることにより、インダクタンスの値が変わる。
【０００６】
しかしながら、可動要素（上記の誘電体シートのような）を用いたＭＥＭＳに基づくこの種の可変インダクタには、それらの可変要素の製造がかなり複雑で費用がかかり、また、標準的なＩＣプロセスを用いてそれらを製造する場合には、それらを集積回路に集積することは困難であるという問題がある。
【０００７】
集積回路に適用可能であり、ＭＥＭＳを用いる必要のない他の可変インダクタの構成が特許文献２に開示されている。
【０００８】
ここでは、第一のインダクタがインピーダンス素子を構成し、第一のインダクタと磁気結合された第二のインダクタを含む制御回路が与えられる。第二のインダクタに流れる制御電流を変えることにより、第一のインダクタのインダクタンス値を変えることができる。しかしながら、この種の構成では、電力を消費する回路を追加する必要があり、このことは単に余分な回路だけでなく追加の電力消費を含んでおり、不都合なだけでなく、低消費電力集積回路の設計にとっては致命的でさえある。
【０００９】
先行技術の可変インダクタの他の構成例が特許文献３に開示されている。ここでは、可変インダクタは、集積回路に通常用いられるタイプの、誘電体の層により分離された複数の導電性の（金属）層を有する多層回路に形成されている。いくつかのインダクタが二つのポート間で、異なる金属層（金属層の内、少なくとも２層）に形成され、これらのインダクタはこれにより直列に接続されている。更に、１又はそれ以上のインダクタを短絡可能な少なくとも一つのＭＯＳＦＥＴスイッチも形成されており、これにより二つのポート間で得られるインダクタンス値はインダクタの内の一つ又は２以上のインダクタの直列接続に選択的に対応する。これにより複数の異なるインダクタンス値に応じて変化可能な可変インダクタを得る。
【００１０】
この構成は標準的なＩＣプロセス（例えばＣＭＯＳなど）を用いて集積回路に容易に集積することができるが、寄生容量やＱ値の問題については、最適とはいえない。インダクタを積層すると、例えば、インダクタの自己共振周波数の低下の原因となる追加の容量がそれらの間に生じるので、特定の高周波の用途には適応できないものとなる。また、開示された構成はＱ値に関する点では最適とはいえず、特に高周波（ＲＦ）の用途に最適化されたＩＣの構成においては、Ｑ値はかなり低い。複数の金属層を用いた多層素子を有するこの種のＩＣ構成では、抵抗損を低減するため（このことはＲＦ用途では不可欠である）通常は最上層の金属層が他の金属層より厚くなっている。今、多層インダクタ構成が何層かの金属層を有する多層構造によって形成され、最上層が他の層より厚い場合、より厚い金属層により実現された最上層のインダクタのＱ値は非常によいものとすることができるが、これが下層の、より薄い金属層によって形成された他のインダクタと組み合わされる場合には、全体のＱ値は低下するであろう。
【００１１】
【特許文献１】欧州特許出願公開第１４６３０７０号公報
【特許文献２】米国特許出願公開第２００４−００６６２３６号公報
【特許文献３】米国特許出願公開第２００４−０１４０５２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の課題は、ＩＣプロセスで容易に製造可能であり、低消費電力で、寄生容量の発生がなく、高いＱ値の得られる可変インダクタの構成を安価に実現することにある。
【課題を解決するための手段】
【００１３】
本発明の第１の態様は、それぞれの絶縁体又は誘電体の層によって互いに分離された複数の導電性の層（例えば金属層）を有する多層構造又は多層回路であって、上記多層回路が少なくとも一つの可変インダクタを有する多層構造又は多層回路に関する。本発明によれば、可変インダクタは、上記導電層の内の一の層内のコイル軌道に沿った導電性コイル構造と、上記コイル構造に接続された（又は対応するスイッチを介して接続可能な）二つのポートと、少なくとも一つのスイッチを有し、上記コイル軌道に沿った上記コイル構造の複数の特定の位置の一つに、少なくとも一つの上記ポートを選択的に接続し、これにより上記可変インダクタの対応する選択的なインダクタンス値を上記二つのポート間に与えるスイッチ構成とを有する。本発明によれば、コイル構造は導電層中の最も厚い層に配置される。
【００１４】
これにより、インダクタコイル全体が一つの層で実現され、これによりインダクタコイルを積層することによる付加的な容量が発生しない。また、本発明の構成によれば、インダクタコイルの構成の全体を最も適切な金属層、この場合は最も厚い金属層に実装することができるので、良好なＱ値を得ることが可能である。
【００１５】
コイル構造はこのように、多層回路の最上導電層に配置され、最上導電層はこのように下層の導電層より厚い導電層となっている。
【００１６】
スイッチ構成中の少なくとも一つのスイッチは、上記ポートの少なくとも一つを、上記導電層の他の一層に実現した導電性の架橋を解して、コイル構造の複数の特定の位置の一つに接続するように配置することができる。例えば、コイル構造は上記多層回路の最上導電層に実現してもよく、上記の架橋は上記最上導電層の次の導電層に実現してもよい。それぞれの導電層を分離する誘電体層中の１又はそれ以上のビアホールによって、上記架橋を上記コイル構造に接続してもよい。同様にして、架橋を出力ポート（例えば、コイル構造と同一の導電層に実現することができる）及び／又はスイッチにそれぞれのビアホールを介して接続することができる。
【００１７】
それぞれの上記スイッチ構成は、それぞれが前記ポートの内の一方と前記コイル軌道に沿った前記コイル構造の特定の位置の内の一つとの間に配置され、当該スイッチに印加される入力信号に応じて前記ポートを前記特定の位置に選択的に接続し、又は前記ポートの前記特定の位置との接続を選択的に切断する、Ｎ個のスイッチを有してもよい。Ｎは１以上の数であってもよく、例えば、Ｎは２以上、４以上であってもよい。
【００１８】
それぞれのスイッチは、例えばＣＭＯＳプロセスによって容易に実装可能な、ＭＯＳＦＥＴトランジスタなどのトランジスタを有していてもよい。本発明はＣＭＯＳ製造プロセスに基づいて実装するのには大変適している。
【００１９】
それぞれのスイッチは、ドープシリコン層上に実現されるトランジスタ層など、コイル構造を有する層と異なる層に配置してもよく、これにより、本発明をＣＭＯＳプロセスと相性のよいものとすることができる。
【００２０】
それぞれのスイッチはこのように、スイッチをコイル構造やポートから分離する一又はそれ以上の誘電体層を貫通する、少なくとも一つのビアホールを介してコイル構造及び対応するポートにそれぞれ接続することができる。コイル構造を異なる部分に分離するように、スイッチを実装することも可能であり、コイル構造の一部がコイル構造の他の部分、すなわち対応するポートとスイッチを介して接続されるようにしてもよい。
【００２１】
導電層は銅若しくはアルミニウムの層、又は銅及び／若しくはアルミニウムに基づく合金からなる層のような金属層であってもよい。これらの種類の金属層は、ＣＭＯＳプロセスで得られる回路で頻繁に用いられる。
【００２２】
本発明の他の態様は、上記のような多層回路を有する集積回路に関するものであり、更なる回路部品を更に含むものである。例えば、集積回路は高周波用途の集積回路であってもよく、例えば、増幅回路を有する少なくとも一つの低雑音増幅器と、単数又は複数の可変インダクタとを含み、これにより、低雑音増幅器を少なくとも２の周波数帯の一つに選択的に適合させるインピーダンス整合回路の一部を形成することができる。
【００２３】
本発明の更に他の態様は、上記の多層回路の製造方法に関するものである。この方法は、上記の少なくとも一つのスイッチを基体構造上に備える工程と、上記基体構造上に、更なる多層構造を構築する工程であって、該多層構造は、それぞれの誘電体層によって互いに分離された複数の導電層を有し、上記導電層の内の一つの層内、すなわち上記導電層中の最も厚い層（例えば、上記多層回路の最上導電層）内のコイル軌道に沿った導電コイル構造を実現しながら、上記導電層の上記一の層は上記導電層中の最も厚い層であり、上記ポートの少なくとも一つが上記導電層の上記一つの層内の上記コイル軌道に沿った上記コイル構造の複数の特定の位置の内の少なくとも一つに、上記少なくとも一つのスイッチを有する上記のスイッチ構成と上記少なくとも一つのスイッチを上記コイル構造から分離する上記誘電体層の少なくとも一つを貫通するビアホールとを介して接続可能であるように、上記二つのポートを上記コイル構造に接続する工程とを有する。
【００２４】
これにより、当該方法は、例えば従来のＣＭＯＳプロセスを用いて、容易に実施することができる。
【００２５】
回路について以上に述べたことは、必要な変更を加えることによって、これを製造する方法についても適用可能である。
【発明の効果】
【００２６】
本発明の構成によれば、インダクタコイル全体が一つの層で実現され、これによりインダクタコイルを積層することによる付加的な容量が発生しない。また、本発明の構成によれば、インダクタコイルの構成の全体を最も適切な金属層、この場合は最も厚い金属層に実装することができるので、良好なＱ値を得ることが可能である。また、本発明の方法は、例えば従来のＣＭＯＳプロセスを用いて、容易に実施することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施形態を図面に基づいて説明する。説明を補完し、本発明のより良い理解に資するため、一連の図面を提供する。上記の図面は説明と一体を成すものであり、本発明の好ましい実施形態を図示するものであって、本発明の技術的範囲を限定するものと解釈してはならず、本発明をどのように実施できるかの単なる例と解釈すべきである。
【００２８】
図１及び図２は本発明の一実施形態を示している。図中、多層回路は酸化ケイ素からなる誘電体層（１１、１２、１３、１４）によって分離された複数の金属層（１、２、３、４）（例えば、銅及び／又はアルミの層）を有している。コイル構造２０は最上層の金属層１に形成されており、この金属層１は多くの用途のＣＭＯＳ回路では一般的なように、最も厚い金属層である。また、コイル構造が接続される二つのポート３０、３１が設けられている。
【００２９】
上記のポートの一方のポート３１はコイル構造（すなわち、コイルの一方の端部）の固定位置に接続され、他方のポート３０はスイッチ構成を介してコイル構造に接続されている。このスイッチ構成は複数のＭＯＳＦＥＴトランジスタスイッチ４０を有し、コイル構造の複数の所定位置Ｐの何れか一つにこのポートを選択的に接続するように構成されている。これにより、スイッチの内のどの一つが閉路状態となるかに応じて、コイル構造のポート３０、３１間の有効長が変化することとなり、これにより、選択された一つのスイッチが閉路となり残りのスイッチが開路となるようにスイッチ４０を制御することによって、二つのポート間のインダクタンスを特定の値に設定できる。ポート３０とコイル構造２０との接続は最上金属層１の直下の金属層２に設けられた架橋２１を介して行われ、架橋はそれぞれのビアホール２２によって最上金属層１に接続されている。また、図１及び図２に概略を示すように、この接続はそれぞれのスイッチ４０を介して行われる。このスイッチは金属層の下部のトランジスタ層に、第１の金属層１とトランジスタ層とを分離する複数の誘電体層（１１、１２、１３、１４）を通過するそれぞれのビアホール４１を介して実装される。
【００３０】
図１に示す実施形態においては、４個のスイッチを備え、これにより、スイッチにそれぞれ供給され、その状態を開路又は閉路に設定する入力命令に応じて、インダクタを４種類の異なる値に選択的に設定することが可能となっている。
【００３１】
以下の表にこの種の回路によって実現可能な異なるインダクタンス値及び対応するＱ値の例を示す。
【００３２】
【表１】
2007142418.tif 000003
【００３３】
回路の一実施形態のシミュレーションに応じて、インダクタンス（ｎＨ）はＬ（ｎＨ）＝Ｉｍ（１／Ｙ１１）／（２πｆ）により、また、Ｑ値はＱ＝Ｉｍ（Ｙ１１）／Ｒｅ（Ｙ１１）によりそれぞれ計算した。但し、Ｙはインダクタモデルを（Ｙ１１がコイルの二つのポートの一方に現れるアドミタンスであるように）記述するアドミタンス行列であり、ｆは信号周波数である。
【００３４】
図３は類似の構成を示しているが、巻数がより多く、スイッチ４の数のより多い、すなわち７回路のスイッチを有するコイル構造２０Ａを用いており、これにより７種類の異なるインダクタンス値を実現できる。
【００３５】
図４は僅かに異なるコイル構造２０Ｂ、及びコイル構造の特定の位置Ｐをポート３０に選択的に接続するための２個のＭＯＳＦＥＴトランジスタスイッチ４０を設ける方法を示している。特定の位置の一つは端部であり、ビアホール４１及びスイッチ４０を介して直接ポートに接続することができ、もう一つの特定の位置はコイル構造２０Ｂの金属層とは異なる金属層における架橋２１を必要としている。この架橋２１はコイル構造及びポート３０にそれぞれビアホールで接続されている。図５は本発明の一実施形態に係る多層回路の断面図を示している。多層回路はｐドープシリコン基板６を用いたＣＭＯＳ構造に基づいており、それに対応していわゆるトランジスタ層が実現され、このトランジスタ層は複数のＭＯＳＦＥＴトランジスタ４０を有し、その内の一つは図５に示される（この構造は従来のＣＭＯＳ構造である）。これにより各トランジスタはその対応するソース及びドレイン、また、ゲートを有し、このゲートに対してトランジスタスイッチ４０を制御する制御信号が与えられている。（当業者に自明の方法であり、この点についてはこれ以上の議論はここでは必要がない）。
【００３６】
シリコン基板６及びトランジスタ層の上方にはそれぞれの誘電体層（１１、・・・）によって分離された複数の金属層（１、２、・・・、ｎ）が設けられている。上述のように、本実施形態においては、トランジスタスイッチ４０はビアホール４１によってそれぞれの誘電体層を貫通して最上金属層１に接続されており、これによりスイッチ４０はコイル構造（２０、２０Ａ、２０Ｂ）の適切な部分をポート３０に接続することが可能となる。 
【００３７】
最後の金属層の上には１又はそれ以上の誘電体層及び／又は被覆層８が回路の保護のために設けられている（従来のＣＭＯＳ回路の配置に対応している）。ポート３０を外部の回路に接続できるように、金属の端子９を設けてもよい。
【００３８】
本発明の一実施形態によれば、多層回路は高周波用途の低雑音増幅回路（ＬＮＡ）であってもよく、又はそれを含んでもよく、これにより、１又は複数の可変インダクタ１００用いてこの増幅回路の性能を二つの異なる周波数帯において最適化することが可能となる。
【００３９】
ＬＮＡは無線装置においてアンテナから入力した信号を取り込み、これを無線機の残りの部分において利用可能となるように増幅するために用いられる。アンテナ端子における信号は非常に弱く、すなわち、小振幅の信号である。これは、良好な感度を維持し、これにより、アンテナから受信した微小信号を正確に検出し、増幅するためには、その信号の増幅（ＬＮＡ）に用いられるＬＮＡは、ほとんどノイズを含まないようにしなければならないことを意味している（増幅器が低雑音増幅器と呼ばれる所以である）。ＬＮＡをアンテナと接続するためには、増幅器部分とアンテナ部分との間のインピーダンスを適合させて、アンテナから増幅器への最大電力の伝達を可能な限り低いノイズレベルで行うための整合用回路網が必要となる。この整合回路網はインダクタやコンデンサなどの受動部品を用いて実現される。
【００４０】
特に、このような整合回路網を、多くのノイズが混入しないように設計するためには、Ｑ値の高いインダクタが必要とされる。
【００４１】
ここで説明したようなＱ値の高い可変インダクタを使用することにより、ＬＮＡを異なる周波数帯に適応させることが可能となり、これにより、装置を異なる周波数における動作で使用可能なものにすることが可能となる。これは、装置の整合回路網、すなわち入力整合回路網及び出力整合回路網、の特性を変更することにより行われる。これらの回路網は、電力利得とノイズ（ＬＮＡに関連して考慮すべき二つの基本的な変数である）との間の適正な妥協を達成するために、極めて注意深く設計されなければならない。
【００４２】
図８Ａ及び８Ｂには入力及び出力の整合回路網における、本発明の可変インダクタを用いて実現されたＬＮＡの動作の概略を示している。この場合において、インダクタの設計は、２．４ＧＨｚ（図８Ａの実線８１及び図８Ｂの実線８３）及び４．５ＧＨｚ（図８Ａの点線８２及び図８Ｂの点線８４）におけるＬＮＡの性能を最適化するように行われている。図８Ａは入力ポートにおけるＬＮＡのノイズ特性（ｎｆ）をｄＢ（デシベル）（縦軸）で概略的に表している。ノイズ特性は電気回路のノイズの振る舞いを、回路の特定の個所におけるノイズへの寄与という観点から表す、よく知られた考え方である。これは２９０度Ｋにおける入力ポートのＩＥＥＥ（電気電子学会）規格に基づいて、横軸に表示した周波数範囲（ＧＨｚの単位）で、また、２．４ＧＨｚモード（８１）及び４．５ＧＨｚモード（８２）についてそれぞれ計算したものである。図８ＢにＬＮＡのゲイン（縦軸）をｄＢで、横軸に表示した周波数範囲（ＧＨｚの単位）で、また、２．４ＧＨｚモード（グラフ８３）及び４．５ＧＨｚモード（グラフ８４）におけるＬＮＡの動作について表したグラフを示す。 
【００４３】
図６は低雑音増幅器２００及びその整合回路網の概略回路図を示しており、共にコンデンサ２０１及び本発明に係る可変インダクタ１００を有している。高周波信号（ＲＦｉｎ）が入力端子において受信され、高周波信号（ＲＦｏｕｔ）が回路の出力端子に供給される。回路には動作電圧（Ｖｃｃ）及びバイアス電圧（Ｖｂｉａｓ）が従来と同様に印加されている。スイッチ４０の状態を制御することにより、インダクタのインダクタンス値を変更して、整合回路網を異なる周波数帯に選択的に適応させることができる（一つの周波数帯が、可能なスイッチの設定のそれぞれに対応している）。例えば、多数の製品が市場に存在するＩＳＭ（産業・科学・医学用）バンドにおける二つの周波数、２．４ＧＨｚの動作周波数又は５ＧＨｚの動作周波数にデバイスを選択的に適応させることができる。
【００４４】
上記において示唆したように、使用するスイッチの数に応じて、インダクタは対応する数のインダクタンス値に切替可能であり、これにより装置を対応する数の周波数帯に適応させることができることは言うまでもない。
【００４５】
図７Ａ及び図７Ｂにアンテナ３００に接続された、先行技術における受送信増幅器２００の構成の例を示す。別々の増幅器２００が与えられ（それぞれの回路は受信部に２個、送信部に２個の増幅器を含む）、装置のそれぞれの動作周波数に応じて一方又は他方の増幅器を用いるために、スイッチが与えられる。
【００４６】
図７Ｃ及び７Ｄには７Ａ及び７Ｂとそれぞれ同じタイプの回路を示すが、受信部に一つ、送信部に一つのみの増幅器を有する。その代わりに、それぞれの増幅器を異なる動作周波数に適応させるように与えられた、可変インダクタ１００整合回路網が回路に含まれている。
【００４７】
これにより、以上に開示された本発明によれば、例えば高周波用途において、可変インダクタンスを実現する便利な方法が提供される。これらの可変インダクタは、例えばＣＭＯＳ技術に基づいて、集積回路に集積することが可能となる。
【００４８】
この書面において、「有する」という用語及びその派生語（例えば「有している」など）は排他的意味と理解するべきではない。すなわち、これらの用語を、説明され又は定義されたことがらが他の要素や工程などを含む可能性を排除するように解釈するべきではない。
【００４９】
一方、本発明がここに記載された特定の実施形態に限定されないことは言うまでもなく、当業者が考慮するであろうあらゆる変形例（例えば、材料、サイズ、部品、構成などの選択とみなされるものなど）をも、特許請求の範囲において画定された本発明の全体的な技術範囲に包含するものである。
【産業上の利用可能性】
【００５０】
本発明によれば、例えば高周波用途において、可変インダクタンスを実現する便利な方法が提供される。これらの可変インダクタは、例えばＣＭＯＳ技術に基づいて、集積回路に集積することが可能となる。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施形態に係る構成の概略上面図である。
【図２】図１に示す構成の、図１の破線に沿った概略断面図である。
【図３】本発明の他の実施形態に係る構成の概略上面図である。
【図４】本発明の他の実施形態に係るコイル構造及び架橋の概略斜視図である。
【図５】本発明の一実施形態に係る積層構造の概略断面図であって、インダクタ構成と導電層との関係を示す図である。
【図６】本発明の実施形態に係るＲＦ用低雑音増幅回路の概略回路図である。
【図７】本発明の可変インダクタを備えた概略回路図及び本発明の可変インダクタを備えない概略回路図である。
【図８】本発明に係る可変インダクタを用いて実装された低雑音増幅器（ＬＮＡ）の動作の概略を示す図である。
【符号の説明】
【００５２】
２０・・・コイル構造
２１・・・導電性架橋
３０・・・ポート
３１・・・ポート
４０・・・スイッチ
Ｐ・・・特定の位置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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