(57)【要約】【課題】  安価で、かつ、特性の均一な薄膜トランジスタを備える表示装置の製造方法を提供する。【解決手段】  絶縁基板上に多結晶半導体層を用いた薄膜トランジスタを有する表示装置の製造方法であって、  前記絶縁基板上に非晶質半導体層を形成する非晶質半導体層形成工程と、  前記非晶質半導体層形成工程よりも後に、前記非晶質半導体層を覆って金属層を形成する金属層形成工程と、  前記金属層をパターニングする前に前記非晶質半導体層及び前記金属層をランプアニールすることにより前記非晶質半導体層を前記多結晶半導体層に結晶化する結晶化工程とを有する。【選択図】    図１
2007142059.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に多結晶半導体層を用いた薄膜トランジスタを有する表示装置の製造方法であって、
前記絶縁基板上に非晶質半導体層を形成する非晶質半導体層形成工程と、
前記非晶質半導体層形成工程よりも後に、前記非晶質半導体層を覆って金属層を形成する金属層形成工程と、
前記金属層をパターニングする前に前記非晶質半導体層及び前記金属層をランプアニールすることにより前記非晶質半導体層を前記多結晶半導体層に結晶化する結晶化工程とを有することを特徴とする表示装置の製造方法。
【請求項２】
前記金属層は前記薄膜トランジスタのゲート電極に用いられる金属層であることを特徴とする請求項1に記載の表示装置の製造方法。
【請求項３】
前記金属層は前記薄膜トランジスタのソース電極及びドレイン電極に用いられる金属層であることを特徴とする請求項1に記載の表示装置の製造方法。
【請求項４】
前記非晶質半導体層形成工程と前記金属層形成工程との間に、前記非晶質半導体層をパターニングする非晶質半導体層パターニング工程を有することを特徴とする請求項１から３の何れかに記載の表示装置の製造方法。
【請求項５】
前記非晶質半導体層形成工程と前記金属層形成工程との間に、前記非晶質半導体層に不純物を注入するドーピング工程を有することを特徴とする請求項１から４の何れかに記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
たとえばアクティブ・マトリックス型の表示装置は、液晶を介して対向配置される各基板の該液晶側の面に、マトリックス状に配置された各画素が形成され、これら各画素のうちたとえばｘ方向に並設される各画素からなる画素群を順次選択し、その選択のタイミングに合わせて、それら各画素に信号(映像信号)を供給するように構成されている。
【０００２】
ここで、画素群の選択は、スイチング素子を画素毎に具備させ、これら各スイッチング素子を共通にオンさせることによってなされている。
前記映像信号は、これらオンされた各スイッチング素子を介して、対応する画素に、その一対の電極のうち一方の電極に印加されることによって、供給されるようになっている。
【０００３】
また、前記スイッチング素子として、多結晶シリコン(ａ−Ｓｉ)を用いたものが知られるに至り、この多結晶シリコンは、最初非晶質シリコンを形成し、その後、たとえばレーザ光を用いたアニールを施すことにより、多結晶シリコンに結晶化させるようになっている。非晶質シリコンを多結晶シリコンに結晶化させる技術はたとえば下記の特許文献等において詳述されている。
【０００４】
なお、各画素のスイッチング素子をオンさせるための信号、あるいは各画素に供給させる映像信号は、前記基板面であって、各画素の集合からなる表示部の外方に形成された回路から供給されるようになっており、これら回路は多数のトランジスタを含んで構成されている。
【０００５】
この回路に含まれるトランジスタは、前記スイッチング素子とほぼ同様の構成からなるいわゆる薄膜トランジスタによって形成され、その半導体層は前記多結晶シリコンによって形成されているのが通常となっている。各トランジスタはそれぞれ並行して形成されるからである。
【背景技術】
【０００６】
【特許文献１】特開２０００−２６０７１０号公報
【特許文献２】特開平９−２４６５５５号公報
【特許文献３】特開平４−１３９７２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、薄膜トランジスタの形成において、非晶質シリコンを多結晶シリコンに結晶化する際のアニールは、レーザ光の照射によるものであり、その装置およびランニングコストが高く、改善が望まれていた。
また、該装置におけるレーザ光の発振を安定した状態で維持することは比較的困難であり、量産の製造過程において該薄膜トランジスタの特性のさらなる均一化が望まれていた。
本発明は、このような事情に基づいてなされたものであり、その目的は、安価で、かつ、特性の均一な薄膜トランジスタを備える表示装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
（１）
本発明による表示装置の製造方法は、たとえば、絶縁基板上に多結晶半導体層を用いた薄膜トランジスタを有する表示装置の製造方法であって、
前記絶縁基板上に非晶質半導体層を形成する非晶質半導体層形成工程と、
前記非晶質半導体層形成工程よりも後に、前記非晶質半導体層を覆って金属層を形成する金属層形成工程と、
前記金属層をパターニングする前に前記非晶質半導体層及び前記金属層をランプアニールすることにより前記非晶質半導体層を前記多結晶半導体層に結晶化する結晶化工程とを有することを特徴とする。
【０００９】
（２）
本発明による表示装置の製造方法は、たとえば、（１）の構成を前提とし、前記金属層は前記薄膜トランジスタのゲート電極に用いられる金属層であることを特徴とする。
【００１０】
（３）
本発明による表示装置の製造方法は、たとえば、（１）の構成を前提とし、前記金属層は前記薄膜トランジスタのソース電極及びドレイン電極に用いられる金属層であることを特徴とする。
【００１１】
（４）
本発明による表示装置の製造方法は、たとえば、（１）から（３）の何れかの構成を前提とし、前記非晶質半導体層形成工程と前記金属層形成工程との間に、前記非晶質半導体層をパターニングする非晶質半導体層パターニング工程を有することを特徴とする。
【００１２】
（５）
本発明による表示装置の製造方法は、たとえば、（１）から（３）の何れかの構成を前提とし、前記非晶質半導体層形成工程と前記金属層形成工程との間に、前記非晶質半導体層に不純物を注入するドーピング工程を有することを特徴とする。
【００１３】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明による表示装置の製造方法の実施例を図面を用いて説明をする。
《画素の構成》
図６は、本発明による製造の方法の製造対象となるたとえば液晶表示装置の画素の構成を示す構成図で、矩形状からなる該画素のうちその右上であって薄膜トランジスタＴＦＴが形成されている部分の詳細平面図を示している。また、図７は図６のＡ−Ａ’線における断面図を示している。
【００１５】
たとえばガラスからなる透明基板ＳＵＢ１の上面（液晶側の面）にはシリコン窒化膜（ＳｉＮ）およびシリコン酸化膜（ＳｉＯ２）の積層体からなる下地層ＧＷが形成されている。この下地層ＧＷは基板ＳＵＢ１に含まれるイオン性不純物が後述の薄膜トランジスタＴＦＴに影響を及ぼすのを回避するために設けられたものである。
【００１６】
そして、この下地層ＧＷの表面には、たとえばポリシリコン層からなる多結晶半導体層ＰＳが形成されている。この多結晶半導体層ＰＳはアモルファスシリコン層（非晶質半導体層）をランプアニールによって多結晶化したもので、その結晶化に均一性が確保されたものとなっている。
【００１７】
この多結晶半導体層ＰＳは、後述の薄膜トランジスタＴＦＴの半導体層として形成されるものである。そして、それのみではなく、この実施例では、そのソース領域ＳＤ２にそのまま接続される容量素子Ｃｓｔｇの第１の電極ＣＴ１を構成するようになっている。
【００１８】
このため、該多結晶半導体層ＰＳは、後述するドレイン信号線ＤＬの直下に形成される部分と、該ドレイン信号線ＤＬに一部沿って形成され、その後屈曲して後述するゲート信号線ＧＬに近接して平行に走行する部分、画素領域内に一部延在して形成される部分とが一体となって形成されている。
【００１９】
そして、このように多結晶半導体層ＰＳが形成された透明基板ＳＵＢ１の表面には、該半導体層ＰＳをも覆ってたとえばＳｉＯ２あるいはＳｉＮからなる第１絶縁膜ＧＩ（図７参照）が形成されている。
この第１絶縁膜ＧＩは前記薄膜トランジスタＴＦＴのゲート絶縁膜として機能するともに、後述する容量素子Ｃｓｔｇの誘電体膜として機能するようになっている。
【００２０】
第１絶縁膜ＧＩの上面には、図中ｘ方向に延在されるゲート信号線ＧＬが形成され、前記半導体層ＰＳの一部を交差するようにして配置されている。このゲート信号線ＧＬは図中下側にやはり図中ｘ方向に延在されて形成される図示しないゲート信号線とで当該画素領域を囲むようになっている。
【００２１】
このゲート信号線ＧＬは、その一部において、画素領域内に若干延在され、その延在部は前記半導体層ＰＳの一部に交差するようになっている。この延在部は薄膜トランジスタＴＦＴのゲート電極ＧＴとして形成されるようになっている。
【００２２】
ここで、薄膜トランジスタＴＦＴのゲート電極ＧＴは、前記延在部のみ（ＧＴ１）でなく、前記ゲート信号線ＧＬ自体が半導体層ＰＳを横切る部分（ＧＴ２）においても形成された構造となっている。
【００２３】
なお、このゲート信号線ＧＬの形成後は、第１絶縁膜ＧＩを介して不純物のイオン打ち込みをし、前記半導体層ＰＳにおいて前記ゲート電極ＧＴの直下を除く領域を導電化させることによって、薄膜トランジスタＴＦＴのソース電極ＳＤ２およびドレイン電極ＳＤ１が形成されるとともに、容量素子Ｃｓｔｇの第１の電極ＣＴ１が形成されるようになっている。
【００２４】
ここで、該薄膜トランジスタＴＦＴは、その多結晶半導体層ＰＳにおいてゲート電極ＧＴ１、ＧＴ２の直下の領域（チャネル領域）からソース電極ＳＤ２あるいはドレイン電極ＳＤ１までの領域において比較的不純物量の小さい領域、すなわちＬＤＤ（Lightly  Doped  Drain）領域ＬＤが形成された構成となっている。ゲート電極ＧＴとソース電極ＳＤ２あるいはドレイン電極ＳＤ１との間の電界集中を回避させるためである。
【００２５】
また、第１絶縁膜ＧＩの上面には、前記ゲート信号線ＧＬと同層でかつ同一の材料で形成される容量信号線ＣＬが該ゲート信号線ＧＬと平行になるように形成されている。この容量信号線ＣＬは、容量素子Ｃｓｔｇの前記第１の電極ＣＴ１の部分に交差するように形成されているともに、該電極ＣＴ１の部分と充分に重なるように比較的面積の広い部分が形成されたパターンとして形成されている。この比較的面積の広い部分は前記容量素子Ｃｓｔｇの第２の電極ＣＴ２を構成し、前記第１の電極ＣＴ１との間に容量素子を形成している。その誘電体膜は前記第１絶縁膜ＧＩである。
【００２６】
前記ゲート信号線ＧＬおよび容量信号線ＣＬ（容量電極ＣＴ２）をも被って前記第１絶縁膜ＧＩの上面には第２絶縁膜ＩＮ（図６参照）がたとえばＳｉＯ２あるいはＳｉＮによって形成されている。
【００２７】
そして、この第２絶縁膜ＩＮの上面には、図中ｙ方向に延在されるドレイン信号線ＤＬが形成されている。このドレイン信号線ＤＬは、図中左側にやはり図中ｙ方向に延在されて形成される図示しないドレイン信号線ＤＬとで当該画素領域を囲むようになっている。
【００２８】
ドレイン信号線ＤＬは、この図で示されていないが、たとえばバリアメタル層、アルミニゥム（Ａｌ）層、キャップメタル層の順次積層体からなる３層構造の導電層から構成されている。
【００２９】
このドレイン信号線ＤＬは前記半導体層ＰＳのドレイン電極ＳＤに重畳するように配置され、このドレイン電極ＳＤの部分にて、第２絶縁膜ＩＮおよび第１絶縁膜ＧＩを貫通して形成されたコンタクトホールＣＨ１を通して該ドレイン電極ＳＤに接続されている。
【００３０】
また、前記コンタクトホールＣＨ１の形成の際に、薄膜トランジスタＴＦＴのソース電極ＳＤ２を露出させるために、やはり第２絶縁膜ＩＮおよび第１絶縁膜ＧＩを貫通して形成されたコンタクトホールＣＨ２が形成されるようになっている。このコンタクトホールＣＨ２は、第２絶縁膜ＩＮ上において形成される容量素子Ｃｓｔｇの第３の電極ＣＴ３を前記ソース電極ＳＤ２と接続させるために設けられている。
【００３１】
容量素子Ｃｓｔｇの第３の電極ＣＴ３は、その前記第２の電極ＣＴ２と重畳して形成され、該第２の電極ＣＴ２との間に容量を形成している。その誘電体膜は第２絶縁膜ＩＮである。
このことから、容量素子Ｃｓｔｇは積層された２つの容量素子から構成されることになり、占有面積を大きくすることなく容量を大きく確保することができる。
【００３２】
なお、図５において図示していないが、第２絶縁膜ＩＮの上面には、ドレイン信号線ＤＬおよび第３の電極ＣＴ３をも被って保護膜が形成され、この保護膜の上面には該保護膜に形成されたコンタクトホールを通して前記第３の電極ＣＴ３に接続された画素電極が形成されている。
【００３３】
この画素電極は画素領域の大部分を占めて形成され、当該透明基板ＳＵＢ１と液晶を解して対向は位置される他の透明基板の液晶側の面に形成された対向電極との間に該液晶を駆動させるための電界を発生せしめるようになっている。
【００３４】
このように構成される画素は、ゲート信号線ＧＬからの走査信号によって駆動される薄膜トランジスタＴＦＴを介して、ドレイン信号線ＤＬからの映像信号が該画素電極に供給されるようになる。この場合、前記容量素子Ｃｓｔｇによって該映像信号が画素電極に比較的長く蓄積されるようになっている。
【００３５】
《製造方法》
図１ないし図５は、本発明による表示装置の製造方法の一実施例を示す工程図で、特に、薄膜トランジスタＴＦＴの部分を抽出して描いた断面図となっている。
ここで、図１ないし図５に示す薄膜トランジスタＴＦＴは、そのソース電極ＳＤ２に接続される容量素子の電極ＣＴ３が図示されていないものとなっている。しかし、図６、７に示した表示装置の画素をそのまま製造する場合において、該電極ＣＴ３はたとえばドレイン信号線ＤＬの形成の際に同時に形成するようにすればよいことになる。
【００３６】
また、図６、７には示されていないが、図１ないし図５において保護膜ＰＡＳを図示させたものとなっている。保護膜ＰＡＳはその下層に位置づけられる薄膜トランジスタＴＦＴを液晶との直接の接触を回避するために設けられるものとして機能する。
【００３７】
さらに、図１ないし図５は、２個の薄膜トランジスタＴＦＴを物理的に分離させた状態で描いているが、たとえば図６、７に示した薄膜トラジスタＴＦＴを製造する場合には、それらの半導体層が物理的に接続されていると解されたい。また、図１ないし図５に示す２個の分離された各薄膜トランジスタＴＦＴは、その一方が画素領域内に形成されるそれで、他方は表示領域の外方に形成されるそれであるとも解されたい。
【００３８】
以下、図１ないし図５に示した表示装置の製造方法を工程順に説明する。
工程１.
図１（１）に示すように、透明基板ＳＵＢ１を用意し、この透明基板ＳＵＢ１の主表面（液晶側の面）に、プラズマＣＶＤ方法を用いて、シリコン窒化膜（ＳｉＮ）、シリコン酸化膜（ＳｉＯ２）、および非晶質シリコン膜(アモルファスＳｉ：ａ−Ｓｉ)ＡＳを順次積層させて形成させる。この場合、それらを同一のチャンバー内で形成することにより製造工数の増大を回避できる。
ここで、前記シリコン窒化膜（ＳｉＮ）、シリコン酸化膜（ＳｉＯ２）は前記下地層ＧＷとして機能するようになっている。
【００３９】
工程２．
図１（２）に示すように、前記の積層膜のうち最上層にある非晶質シリコン膜ＡＳをフォトリソグラフィ技術を用いた選択エッチング方法を用いて所定のパターンに形成する。これにより、残存された非晶質シリコン膜ＡＳの形成領域以外の領域には前記シリコン酸化膜が露出されるようになる。
【００４０】
フォトリソグラフィ技術による選択エッチング方法とは、一般に、次の工程を経ることによってなされる。すなわち、所定のパターンに形成しようとする材料層の上面にフォトレジスト膜を形成し、たとえば該パターンに対応する遮光膜が形成されたフォトマスクを用いて、前記フォトレジスト膜を選択露光する。その後、前記フォトレジスト膜を現像することにより、選択的に露光された部分を除去し、その他の部分のフォトレジスト膜を残存させる。そして、残存されたフォトレジスト膜をマスクとし、そのマスクから露出された前記材料層を適当なエッチング液を用いてエッチングする。
なお、以下の工程の説明において、このフォトリソグラフィ技術を用いた選択エッチング方法を単に選択エッチング方法と称する場合がある。
【００４１】
工程３.
図１（３）に示すように、前記シリコン酸化膜の上面に前記非晶質シリコン膜ＡＳをも被って第１絶縁膜ＧＩをたとえばプラズマＣＶＤ法により形成する。この第１絶縁膜ＧＩはたとえばシリコン酸化膜（ＳｉＯ２）等で形成され、薄膜トランジスタＴＦＴのゲート絶縁膜として機能するようになる。
【００４２】
工程４.
図１（４）に示すように、前記第１絶縁膜ＧＩの上方から該第１絶縁膜ＧＩを介してドーパントを非晶質シリコン膜ＡＳに注入する。このドーパントとしてはたとえば低濃度のボロン（Ｂ）が用いられる。薄膜トランジスタＴＦＴの閾値を制御するためである。
なお、図中矢印はドーパントの照射方向を示している。
【００４３】
工程５.
図２（５）に示すように、前記第１絶縁膜ＧＩの上面の全域にわたって金属層ＭＴをたとえばスパッタリング法により形成する。この金属層ＭＴは後の工程でゲート信号線、あるいは容量信号線として形成されることになるが、この段階では所定のパターンに形成することはしない。
【００４４】
工程６.
図２（６）に示すように、前記金属層ＭＴを介して非晶質シリコン膜ＡＳにアニールを行う。この場合のアニールとしてはいわゆるランプアニールを用いて行う。ランプアニールはその装置が安価であり、ひいては表示装置の製造にあってコストを低減できるからである。しかし、これにかかわらず、非晶質シリコン膜ＡＳのアニールにおいて、その熱処理が全域にわたって均一にできアニールの信頼性を向上できるという効果を備える。
【００４５】
すなわち、ランプから照射される光は非晶質シリコン膜ＡＳ、および金属層ＭＴで吸収され昇温するようになるが、この場合、前記金属層ＭＴにおいて熱の伝導が急峻となり、非晶質シリコン膜ＡＳの全域にわたって均一な熱処理を確保できるからである。
【００４６】
これにより、前記工程４において非晶質シリコン膜ＡＳ中にドープされたドーパントは該非晶質シリコン膜ＡＳの全域にわたって均一に活性化されるようになる。この場合、第１絶縁膜ＧＩも同時に熱処理され、該第１絶縁膜ＧＩの改質効果を奏するようになる。
なお、図２（６）において、ランプアニールの熱源を符号ＨＴで示している。
【００４７】
工程７.
図２（７）に示すように、前記ランプアニールによって、非晶質シリコン膜ＡＳが均一に結晶化され、多結晶半導体層（シリコン膜）ＰＳとして形成される。この場合の多結晶シリコン膜ＰＳはアニールの均一化により、その結晶構造も均一なものとして得ることができる。
【００４８】
工程８.
図２（８）に示すように、前記金属層ＭＴを選択エッチング法により所定のパターンに形成する。上述したように、この金属層ＭＴは、ゲート信号線、および容量信号線として形成されるが、図２（８）では、前記ゲート信号線と一体に形成される薄膜トランジスタＴＦＴのゲート電極ＧＴとして示されている。
また、この工程では、前記選択エッチング法においてマスクとして用いられるフォトレジスト膜ＰＲを除去することなく、残存させる。
【００４９】
そして、このフォトレジスト膜ＰＲの下層に存在するゲート電極ＧＴは、その周側面が該フォトレジスト膜ＰＲのそれよりも比較的大きく内側に位置付けられるようにして形成されている。ゲート電極ＧＴのパターン形成にあって、いわゆるサイドエッチがなされるように選択エッチングを行うことにより、上述した構成とすることができる。
後に説明するように、薄膜トランジスタＴＦＴにおいて、いわゆるＬＤＤ（Lightly  Doped  Drain）領域を形成せんとするためである。
【００５０】
工程９.
図３（９）に示すように、前記フォトレジスト膜ＰＲの上方からたとえばリン（Ｐ）からなる高濃度の不純物を多結晶シリコン中にインプラする。
この場合、フォトレジスト膜ＰＲはインプラの際のマスクとして機能し、該フォトレジスト膜ＰＲの傘下となる領域からはみ出した多結晶シリコン膜ＰＳ中に該不純物がドープされる。すなわち、フォトレジスト膜ＰＲの傘下となる領域には不純物がドープされないようになる。
なお、図中矢印はドーパントの照射方向を示している。
【００５１】
工程１０．
図３（１０）に示すように、前記フォトレジスト膜ＰＲを除去する。これにより、該フォトレジスト膜ＰＲの下層に位置づけられていたゲート電極ＧＴ（ゲート信号線）が露出されるようになる。
【００５２】
工程１１．
図３（１１）に示すように、前記ゲート電極の上方からたとえばリン（Ｐ）からなる低濃度の不純物を多結晶シリコン膜ＰＳ中にインプラする。
この場合、ゲート電極ＧＴはインプラの際のマスクとして機能し、該ゲート電極ＧＴの傘下となる領域からはみ出した多結晶シリコン膜ＰＳ中に該不純物がドープされる。すなわち、フォトレジスト膜の傘下となる領域には不純物がドープされないようになる。
なお、図中矢印はドーパントの照射方向を示している。
【００５３】
工程１２．
図３（１２）に示すように、多結晶シリコン膜ＰＳにおいて、そのゲート電極ＧＴの直下の領域、この領域から外方に若干広がる領域、およびこの領域からさらに外方に及んで多結晶シリコンの周辺までの領域に、それぞれ、不純物がドープされていない領域、若干の不純物がドープされた領域、比較的多量の不純物がドープされた領域として区分けされるようになる。
【００５４】
このようにして、該多結晶シリコン膜ＰＳにおいて、前記各領域は、それぞれチャネル領域ＣＤ、前記ＬＤＤ領域ＬＤＤ、ソース電極あるいはドレイン電極ＳＤとして形成されるようになる。
なお、前記ＬＤＤ領域ＬＤＤは、その比較的低濃度の層によって、ゲート電極ＧＴとソース電極あるいはドレイン電極ＳＤとの間に発生し易い電界集中を回避するために設けられる。
【００５５】
工程１３．
図４（１３）に示すように、ゲート電極ＧＴの上面に該ゲート電極ＧＴをも被って第２絶縁膜ＩＮをたとえばプラズマＣＶＤ法により形成する。
その後、多結晶シリコン膜ＰＳ中に前記工程１１においてドープされた不純物の活性化のためにアニール処理を行う。
なお、図４（１３）において、ランプアニールの熱源を符号ＨＴで示している。
【００５６】
工程１４．
図４（１４）に示すように、前記第２絶縁膜ＩＮおよびその下層の第１絶縁膜ＧＩを選択エッチング法により孔開けし、多結晶シリコン膜ＰＳの前記ソース電極およびドレイン電極ＳＤのそれぞれの一部を露出させるコンタクトホールＣＨを形成する。
【００５７】
工程１５．
図４（１５）に示すように、第２絶縁膜ＩＮ上に前記コンタクトホールＣＨをも被って導電層ＣＮＬを形成する。この導電層ＣＮＬはその選択エッチングにより前記ソース電極あるいはドレイン電極ＳＤと接続される配線層を形成するためのものである。
該導電層ＣＮＬは、たとえばスパッタリング法で成膜された３層構造からなり、バリアメタル層ＢＭ、アルミニゥム（Ａｌ）層ＡＬ、キャップメタル層ＣＭの順次積層体から構成されている。
【００５８】
工程１６．
図４（１６）に示すように、前記導電層ＣＮＬを選択エッチングすることにより、所定のパターンからなる配線層を形成する。これら配線層はコンタクトホールＣＨを通して薄膜トランジスタＴＦＴのソース電極あるいはドレイン電極ＳＤと電気的に接続される。
【００５９】
工程１７．
図５（１７）に示すように、第２絶縁膜ＩＮ上に配線層をも被って保護膜ＰＡＳを形成する。この保護膜ＰＡＳは前記薄膜トランジスタＴＦＴの液晶との直接の接触を回避させる膜で、無機材料の他に有機材料が用いられる場合もある。
【００６０】
工程１８．
図５（１８）に示すように、前記保護膜ＰＡＳを選択エッチング法により孔開けし、前記配線層の一部を露出させるコンタクトホールＣＨを形成する。
【００６１】
工程１９．
図５（１９）に示すように、前記保護膜ＰＡＳの上面にコンタクトホールＣＨをも被ってたとえばＩＴＯ等の透光性の導電膜ＴＣを形成し、選択エッチング法により所定のパターンに形成する。
この透光性の導電膜ＴＣは表示装置の各画素にそれぞれ備える一対の電極のうちの一方の電極（画素電極）を構成するようになっている。
なお、図５（１９）では、前記透光性の導電膜は各薄膜トランジスタＴＦＴを電気的に接続するための配線層として用いる場合もある。
【００６２】
図８ないし図１３は、本発明による表示装置の製造方法の他の実施例を示す工程図で、前記図１ないし図５に示した図と対応したものとなっている。
【００６３】
工程１.
図８（１）に示すように、透明基板ＳＵＢ１を用意し、この透明基板ＳＵＢ１の主表面（液晶側の面）に、プラズマＣＶＤ方法を用いて、シリコン窒化膜（ＳｉＮ）、シリコン酸化膜（ＳｉＯ２）、および非晶質シリコン膜(アモルファスＳｉ：ａ−Ｓｉ)ＡＳを順次積層させて形成させる。この場合、それらを同一のチャンバー内で形成することにより製造工数の増大を回避できる。
ここで、前記シリコン窒化膜（ＳｉＮ）、シリコン酸化膜（ＳｉＯ２）は前記下地層ＧＷとして機能するようになっている。
【００６４】
工程２．
図８（２）に示すように、前記の積層膜のうち最上層にある非晶質シリコン膜ＡＳをフォトリソグラフィ技術を用いた選択エッチング方法を用いて所定のパターンに形成する。これにより残存された非晶質シリコン膜ＡＳの形成領域以外の領域には前記シリコン酸化膜が露出されるようになる。
【００６５】
工程３.
図８（３）に示すように、前記シリコン酸化膜の上面に前記非晶質シリコン膜ＡＳをも被って第１絶縁膜ＧＩをたとえばプラズマＣＶＤ法により形成する。この第１絶縁膜ＧＩはたとえばシリコン酸化膜（ＳｉＯ２）等で形成され、薄膜トランジスタＴＦＴのゲート絶縁膜として機能するようになる。
【００６６】
工程４.
図８（４）に示すように、前記第１絶縁膜ＧＩの上方から該第１絶縁膜ＧＩを介してドーパントを非晶質シリコン膜ＡＳに注入する。このドーパントとしてはたとえば低濃度のボロン（Ｂ）が用いられる。薄膜トランジスタＴＦＴの閾値を制御するためである。
なお、図中矢印はドーパントの照射方向を示している。
【００６７】
工程５.
図９（５）に示すように、前記第１絶縁膜ＧＩの上面の全域にわたって金属層ＭＴをたとえばスパッタリング法により形成する。
【００６８】
工程６.
図９（６）に示すように、前記金属層ＭＴを選択エッチング法により所定のパターンに形成する。この金属層ＭＴは、ゲート信号線、および容量信号線として形成されるが、図９（６）では、前記ゲート信号線と一体に形成される薄膜トランジスタＴＦＴのゲート電極ＧＴとして示されている。
【００６９】
また、この工程では、前記選択エッチング法においてマスクとして用いられるフォトレジスト膜ＰＲを除去することなく、残存させる。
そして、このフォトレジスト膜ＰＲの下層に存在するゲート電極ＧＴは、その周側面が該フォトレジスト膜ＰＲのそれよりも比較的大きく内側に位置付けられるようにして形成されている。
【００７０】
ゲート電極ＧＴのパターン形成にあって、いわゆるサイドエッチがなされるように選択エッチングを行うことにより、上述した構成とすることができる。
薄膜トランジスタＴＦＴにおいて、ＬＤＤ領域を形成せんとするためである。
【００７１】
工程７.
図９（７）に示すように、前記フォトレジスト膜ＰＲの上方からたとえばリン（Ｐ）からなる高濃度の不純物を多結晶シリコン中にインプラする。
この場合、フォトレジスト膜ＰＲはインプラの際のマスクとして機能し、該フォトレジスト膜ＰＲの傘下となる領域からはみ出した非晶質シリコン膜ＡＳ中に該不純物がドープされる。すなわち、フォトレジスト膜ＰＲの傘下となる領域には不純物がドープされないようになる。
なお、図中矢印はドーパントの照射方向を示している。
【００７２】
工程８．
図９（８）に示すように、前記フォトレジスト膜ＰＲを除去する。これにより、該フォトレジスト膜ＰＲの下層に位置づけられていたゲート電極ＧＴ（ゲート信号線）が露出されるようになる。
また、非晶質シリコン膜ＡＳ中には、ゲート電極ＧＴの直下の領域から僅かに離れた箇所から周辺にかけて導電性を有するソース電極あるいはドレイン電極ＳＤが形成されるようになる。
【００７３】
工程９．
図１０（９）に示すように、前記ゲート電極ＧＴの上方からたとえばリン（Ｐ）からなる低濃度の不純物を多結晶シリコン中にインプラする。
この場合、ゲート電極ＧＴはインプラの際のマスクとして機能し、該ゲート電極ＧＴの傘下となる領域からはみ出した非晶質シリコン膜ＡＳ中に該不純物がドープされる。すなわち、ゲート電極ＧＴの傘下となる領域には不純物がドープされないようになる。
なお、図中矢印はドーパントの照射方向を示している。
【００７４】
工程１０．
図１０（１０）に示すように、非晶質シリコン膜ＡＳにおいて、そのゲート電極ＧＴの直下の領域、この領域から外方に若干広がる領域、およびこの領域からさらに外方に及んで非晶質シリコン膜ＡＳの周辺までの領域に、それぞれ、不純物がドープされていない領域、若干の不純物がドープされた領域、比較的多量の不純物がドープされた領域として区分けされるようになる。
このようにして、該非晶質シリコン膜ＡＳにおいて、前記各領域は、それぞれチャネル領域ＣＤ、前記ＬＤＤ領域ＬＤＤ、ソース電極あるいはドレイン電極ＳＤとして形成されるようになる。
【００７５】
工程１１．
図１０（１１）に示すように、第１絶縁膜ＧＩの上面に該ゲート電極ＧＴをも被って第２絶縁膜ＩＮをたとえばプラズマＣＶＤ法により形成する。
【００７６】
工程１２．
図１０（１２）に示すように、前記第２絶縁膜ＩＮおよびその下層の第１絶縁膜ＧＩを選択エッチング法により孔開けし、非晶質シリコン膜ＡＳの前記ソース電極およびドレイン電極ＳＤのそれぞれの一部を露出させるコンタクトホールＣＨを形成する。
【００７７】
工程１３．
図１１（１３）に示すように、第２絶縁膜ＩＮの上面に前記コンタクトホールＣＨをも被って導電膜ＢＭを形成する。
この導電膜ＢＭは、その選択エッチングにより前記ソース電極あるいはドレイン電極ＳＤと接続される配線層を形成するためのものであるが、３層構造からなるもののうち最下層に位置づけられるバリアメタル層（以下、該導電層ＢＭをバリアメタル層ＢＭという）と称されるものである。
【００７８】
このように３層構造からなる配線層の形成において、他の２層と分離させて形成を行うのは前記バリアメタル層ＢＭにおいてそれ本来の機能の他に次の工程におけるアニール処理を信頼性良く行うための機能をも合わせもつように図るためである。
このことから、前記バリアメタル層ＢＭの材料としては熱伝導率の良好なものが選定される。
【００７９】
工程１４．
図１１（１４）に示すように、前記バリアメタル層ＢＭを介して非晶質シリコン膜ＡＳにアニールを行う。この場合のアニールとしてはいわゆるランプアニールを用いて行う。ランプアニールはその装置が安価であり、ひいては表示装置の製造にあってコストを低減できるからである。しかし、これにかかわらず、非晶質シリコン膜ＡＳのアニールにおいて、その熱処理が全域にわたって均一にできアニールの信頼性を向上できるという効果を備える。
【００８０】
すなわち、ランプから照射される光は非晶質シリコン膜ＡＳ、およびバリアメタル層ＢＭで吸収され昇温するようになるが、この場合、前記バリアメタル層ＢＭは熱の伝導が急峻となり、非晶質シリコン膜ＡＳの全域にわたって均一な温度を確保できるからである。
【００８１】
これにより、前記工程７および９において非晶質シリコン膜ＡＳ中にドープされたドーパントは該非晶質シリコン膜ＡＳの全域にわたって均一に活性化されるようになり、該非晶質シリコン膜ＡＳは多結晶シリコン膜ＰＳとなる。この場合、第１絶縁膜ＧＩおよび第２絶縁膜ＩＮも同時に熱処理され、これら絶縁膜ＧＩ、ＩＮの改質効果を奏するようになる。
なお、図２（６）において、ランプアニールの熱源を符号ＨＴで示している。
【００８２】
工程１５．
図１１（１５）に示すように、導電層の上面に、たとえばスパッタリング法で、材料の異なる他の導電層を２層重ねて形成する。
これにより、前記導電層をも含めて３層構造の積層体ＰＬが形成されるが、この積層体ＰＬはその選択エッチングにより前記ソース電極あるいはドレイン電極と接続される配線層を形成するためのものである。
該積層体ＰＬは、前記バリアメタル層ＢＭを含めて、アルミニゥム（Ａｌ）層ＡＬ、キャップメタル層ＣＭが順次積層されて構成される。
【００８３】
工程１６．
図１２（１６）に示すように、前記積層体ＰＬを選択エッチングすることにより、所定のパターンからなる配線層を形成する。これら配線層はコンタクトホールＣＨを通して薄膜トランジスタＴＦＴのソース電極あるいはドレイン電極ＳＤと電気的に接続される。
【００８４】
工程１７．
図１２（１７）に示すように、第２絶縁膜ＩＮの上面に前記配線層をも被って保護膜ＰＡＳを形成する。この保護膜ＰＡＳは前記薄膜トランジスタＴＦＴの液晶との直接の接触を回避させる膜で、無機材料の他に有機材料が用いられる場合もある。
【００８５】
工程１８．
図１２（１８）に示すように、前記保護膜ＰＡＳを選択エッチング法により孔開けし、前記配線層の一部を露出させるコンタクトホールＣＨを形成する。
【００８６】
工程１９．
図１３（１９）に示すように、前記保護膜ＰＡＳの上面にコンタクトホールＣＨをも被ってたとえばＩＴＯ等の透光性の導電膜ＴＣを形成し、選択エッチング法により所定のパターンに形成する。
この透光性の導電膜ＴＣは表示装置の各画素にそれぞれ備える一対の電極のうちの一方の電極（画素電極）を構成するようになっている。
【００８７】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【図面の簡単な説明】
【００８８】
【図１】本発明による表示装置の製造方法の一実施例を示す工程図で、図２ないし図５とともに一つの製造方法を示している。
【図２】本発明による表示装置の製造方法の一実施例を示す工程図で、図１、図３ないし図５とともに一つの製造方法を示している。
【図３】本発明による表示装置の製造方法の一実施例を示す工程図で、図１ないし図２、図４ないし図５とともに一つの製造方法を示している。
【図４】本発明による表示装置の製造方法の一実施例を示す工程図で、図１ないし図３、図５とともに一つの製造方法を示している。
【図５】本発明による表示装置の製造方法の一実施例を示す工程図で、図１ないし図４とともに一つの製造方法を示している。
【図６】本発明による表示装置の製造方法の対象となる表示装置の画素の一実施例を示す平面図である。
【図７】図６のＡ−Ａ’線における断面を示す図である。
【図８】本発明による表示装置の製造方法の他の実施例を示す工程図で、図９ないし図１３とともに一つの製造方法を示している。
【図９】本発明による表示装置の製造方法の他の実施例を示す工程図で、図８、図１０ないし図１３とともに一つの製造方法を示している。
【図１０】本発明による表示装置の製造方法の他の実施例を示す工程図で、図８ないし図９、図１１ないし図１３とともに一つの製造方法を示している。
【図１１】本発明による表示装置の製造方法の他の実施例を示す工程図で、図８ないし図１０、図１２ないし図１３とともに一つの製造方法を示している。
【図１２】本発明による表示装置の製造方法の他の実施例を示す工程図で、図８ないし図１１、図１３とともに一つの製造方法を示している。
【図１３】本発明による表示装置の製造方法の他の実施例を示す工程図で、図９ないし図１２とともに一つの製造方法を示している。
【符号の説明】
【００８９】
ＳＵＢ１……透明基板、ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＰＳ……多結晶シリコン膜、ＡＳ……非晶質シリコン膜、ＣＤ……チャネル領域、ＬＤＤ……ＬＤＤ領域、ＴＦＴ……薄膜トランジスタ、ＧＴ……ゲート電極、ＳＤ……ソース電極および／あるいはドレイン電極、ＧＩ……第１絶縁膜、ＩＮ……第２絶縁膜、ＢＭ……バリアメタル層、ＣＭ……キャップメタル層、ＰＡＳ……保護膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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