(57)【要約】【課題】論理回路の動作の遷移時間程度に細いパルスを発生しようとするときに論理回路が誤動作し細いスパイク状のノイズが発生することを排除し、安定で誤動作のない短パルスの発生回路を実現させる。【解決手段】縦続接続されたＭ段（Ｍは正の偶数）の遅延回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｍの偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積をとる論理積回路と、前記論理積回路出力の論理和を取る論理和回路と前記遅延回路の初段目の出力Ｄ1の否定論理ＸＤ1および前記遅延回路の最終段目の出力ＤMの論理積ＸＤ1ＤMが偽の間の所定のタイミングに信号を出力する論理回路と前記論理回路出力が真のとき前記論理積回路または前記論理和回路の少なくとも一方を非活性にする手段とを備えて構成する。【選択図】図１
2007274680.tif 000002
【特許請求の範囲】
【請求項１】
縦続接続されたＭ段（Ｍは正の偶数）の遅延回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｍの偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積をとる論理積回路と、前記論理積回路出力の論理和を取る論理和回路と、前記遅延回路の初段目の出力Ｄ1の否定論理ＸＤ1および前記遅延回路の最終段目の出力ＤMの論理積ＸＤ1ＤMが偽の間の所定のタイミングに信号を出力する論理回路と、前記論理回路出力が真のとき前記論理積回路または前記論理和回路の少なくとも一方を非活性にする手段とを備えたことを特徴とするパルス発生回路。
【請求項２】
前記論理積回路は電流モードロジック回路により構成されその入力は前記遅延回路出力からインバータおよび常時オンのトランスミッションゲートを介して接続されたことを特徴とする請求項１に記載のパルス発生回路。
【請求項３】
縦続接続されたＭ段（Ｍは正の偶数）の遅延回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｍの偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積をとる論理積回路と、前記論理積回路出力の論理和を取る論理和回路とで構成されるパルス発生回路であって、前記論理積回路は４つの入力端子ａ、ｂ、Ａ、Ｂと２つの出力端子ＸａｂおよびＸ（Ｂ＋ｂＡ）を持つ電流モードロジック回路であり、前記a端子は前記ＸＤi-1に、ｂ端子は前記Ｄiに、Ａ端子は前記のＸＤi-1の否定Ｄi-1に、Ｂ端子は前記遅延回路のｉ段目出力の否定ＸＤiを遅延させた信号に接続されて構成されることを特徴とするパルス発生回路。
【請求項４】
前記論理積回路または論理和回路の少なくとも一方は前記論理回路出力が真のときにバイアス電流が低減されるよう制御される電流モードロジック回路により構成されることを特徴とする請求項１乃至３の何れか一項に記載のパルス発生回路。
【請求項５】
縦続接続されたＮ＋１段（Ｎは正の整数）の遅延回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｎの偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積をとる第１の論理積回路と、前記遅延回路のｉ段目の出力Ｄiの否定論理ＸＤiおよび前記遅延回路のｉ＋１段目の出力のＤi+1の論理積をとる第２の論理積回路と、前記第１の論理積回路出力が真のとき第１の電位レベルに前記第２の論理積回路出力が真のときに第２の電位レベルに接続しそれ以外のときは第３の電位レベルに接続するスイッチ手段と、前記遅延回路の初段目の出力Ｄ1の否定論理ＸＤ1および前記遅延回路の最終段目の出力ＤN+1の論理積ＸＤ1ＤN+1が偽の間の所定のタイミングに信号を出力する論理回路と、前記論理回路出力が真のとき前記第１の論理積回路および前記第２の論理積回路を非活性にする手段とを備えたことを特徴とするパルス発生回路。
【請求項６】
縦続接続されたＮ＋１段（Ｎは正の整数）の遅延回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｎの偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積をとる第１の論理積回路と、前記遅延回路のｉ段目の出力Ｄiの否定論理ＸＤiおよび前記遅延回路のｉ＋１段目の出力のＤi+1の論理積をとる第２の論理積回路と、前記遅延回路の初段目の出力Ｄ1の否定論理ＸＤ1および前記遅延回路の最終段目の出力ＤN+1の論理積ＸＤ1ＤN+1が真の間の所定のタイミングに信号を出力する論理回路と、前記第１の論理積回路出力と前記論理回路出力がともに真のとき第１の電位レベルに前記第２の論理積回路と前記論理回路出力がともに真のときに第２の電位レベルに接続しそれ以外のときは第３の電位レベルに接続するスイッチ手段とを備えたことを特徴とするパルス発生回路。
【請求項７】
縦続接続されたＮ＋１段（Ｎは正の整数）の遅延回路と、前記遅延回路のｉ（ｉは１≦
ｉ≦Ｎの偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積をとる第１の論理積回路と、前記遅延回路のｉ段目の出力Ｄiの否定論理ＸＤiおよび前記遅延回路のｉ＋１段目の出力のＤi+1の論理積をとる第２の論理積回路と、前記遅延回路の初段目の出力Ｄ1の否定論理ＸＤ1および前記遅延回路の最終段目の出力ＤN+1の論理積ＸＤ1ＤN+1が真の間の所定のタイミングに信号を出力する論理回路と、前記第１の論理積回路出力が真のとき第１の電位レベルに前記第２の論理積回路出力が真のときに第２の電位レベルに接続し前記論理回路出力が真のとき第３の電位レベルに低インピーダンスで接続するスイッチ手段とを備えたことを特徴とするパルス発生回路。
【請求項８】
縦続接続されたＭ段（Ｍは正の偶数）の遅延回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｍの偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積をとる論理積回路と、前記論理積回路出力の論理和を取る論理和回路とで構成されるパルス発生回路であって、前記遅延回路は入力される信号が真から偽に変化するときに所定の遅延量の信号遅延を、入力信号が偽から真に変化するときは前記所定の遅延量より大きな遅延量の信号遅延を行うよう制御されていることを特徴とするパルス発生回路。
【請求項９】
入力信号を受けインバータを介して接続された第１の出力バッファ回路と前記入力信号と同一の入力信号を受け常時オンのトランスミッションゲートを介して接続された第２の出力バッファ回路より構成されることを特徴とする電子回路。
【請求項１０】
姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された複数の筐体間での信号の授受を無線で行うための無線部を各該当する前記筐体に備え、且つ、前記無線部は、請求項１乃至９の何れか一項に記載のパルス発生回路を適用して構成されていることを特徴とする電子装置。
【請求項１１】
同一筺体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を行うための少なくとも一対の無線部を具備し、且つ、該当する前記無線部は、請求項１乃至９の何れか一項に記載のパルス発生回路を適用して構成されことを特徴とする電子装置。
【請求項１２】
姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された複数の筐体間での信号の授受を無線で行う情報伝送方法であって、前記無線による信号の授受を、請求項１乃至９の何れか一項に記載のパルス発生回路を適用して行うことを特徴とする情報伝送方法。
【請求項１３】
同一筐体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を行う情報伝送方法であって、前記無線による信号の授受を、請求項１乃至９の何れか一項に記載のパルス発生回路を適用して行うことを特徴とする情報伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＵＷＢ（Ｕｌｔｒａ  Ｗｉｄｅ  Ｂａｎｄ）通信に適するパルスを発生する回路に関する。
【背景技術】
【０００２】
ＵＷＢ通信は非常に広い周波数帯域を利用して高速大容量のデータ通信を行う通信方式である。広帯域の信号を利用する通信方式には従来のスペクトル拡散による方法や直交周波数分割多重（ＯＦＤＭ）があるが、ＵＷＢは非常に短時間のパルスを利用したさらに広帯域の通信方式であり、インパルスラジオ（ＩＲ）方式の通信とも呼ばれている。ＩＲ方式では従来の変調によらない時間軸操作のみで変復調が可能であり回路の簡略化や低消費電力化が期待できるとされている。（特許文献１，２，３参照）
ここで、ＩＲ方式に使用されるパルス波形について簡単に説明する。図１１（ａ）に示すようなパルス幅ＰD、周期ＴPのパルス列は良く知られている通りで、そのパルス列の周波数スペクトルは、図１１（ｂ）に示すように、エンベロープがＢＷ＝１／ＰDの周波数で最初の零点を持つｓｉｎｃ関数である。
【０００３】
この図１１（ｂ）に示すようなパルスの場合はスペクトルが直流からＢＷまで広がるため使いづらく、図１１（ｄ）に示すようなスペクトルの中心周波数ｆ0が高いところにあるパルスが好まれる。このパルス波形は、図１１（ａ）のパルスを周波数ｆ0＝１／２ＰWの矩形波で乗算して周波数スペクトルを高いほうに移動したものである。ただしこの波形は図１１（ｃ）に一点鎖線１１０１に示すような直流（ＤＣ）成分を含み正確には同図（ｄ）に示すような理想的なスペクトルを持たない。このような理想的スペクトルを持つ波形は同図（ｅ）に示す。この波形は同図（ａ）のパルスを搬送周波数ｆ0の正弦波で乗算した波形である。また同図（ｆ）は同図（ａ）のパルスを搬送周波数ｆ0の矩形波で乗算した波形であり、デジタル回路での発生が容易である。デジタル回路といってもパルス幅が狭いためこのような角張った波形が生成されることはなく同図（ｅ）のような波形を得ることが出来る。ＵＷＢ通信に理想的なパルス波形はほかにもいろいろ考案されており、ここに示した波形とは異なっているが発生方法が簡単なために多用される。
【０００４】
図１０（ａ）は図１１（ａ）に示すパルスを発生する従来の回路例である（非特許文献１）。２つのインバータ１００１，１００２及び否定論理和回路（ＮＯＲ）１００３は、ＮＯＲ１００３のもう一方の入力Ｃiが偽（Ｌ：ローレベル）となったとき３段のリングオシレータを構成する。即ち、図１０（ｂ）に示すタイム図のようにＣiがＬの間だけ発振し、ＮＯＲ１００３の出力ＮＲとインバータ１００１，１００２の出力Ｎ１，Ｎ２はそれぞれ時間ｔdずつ遅れて変化が伝播していく。ここで簡単のためにＮＯＲ１００３及びインバータ１００１，１００２の立ち上がり時間、立下り時間はすべて等しいと仮定した。従ってこの回路で発生するパルス幅（図１１（ｅ）におけるＰW）は３ｔdとなる。即ち、回路を構成する素子の遅延時間の３倍が、発生可能な最も短いパルス幅となり、これがこの回路によって発生できる最も細いパルスの上限となる。
【特許文献１】ＵＳ  Ｐａｔ．  ６４２１３８９
【特許文献２】Ｐｕｂ．Ｎｏ。：ＵＳ２００３・０１０８１３３Ａ１
【特許文献３】Ｐｕｂ．Ｎｏ．：ＵＳ２００１／００３３５７６
【非特許文献１】Ａ  ＣＭＯＳ  ＩＭＰＵＬＳＥ  ＲＡＤＩＯ  ＵＬＴＲＡ−ＷＩＤＥＢＡＮＤ  ＴＲＡＮＣＥＩＶＥＲ  ＦＯＲ  １Ｍｂ／ｓ  ＤＡＴＡ  ＣＯＭＭＵＮＩＣＡＴＩＯＮ  ＡＮＤ  ±２．５ｃｍ ＲＡＮＧＥ  ＦＩＮＤＩＮＧＳ  Ｔ．Ｔｅｒａｄａ  ｅｔ．ａｌ、  ２００５  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、ｐｐ．３０−３３
【０００５】
上述の回路よりも更に細いパルスを発生する回路として以下のような回路が考案されている。図１２（ａ）は、従来の改良されたパルス発生回路の要部を示す回路図、図１２（ｂ）〜（ｄ）はその動作を説明するためのタイム図である。但し、一例として、既述の図１１（ｃ）に示すパルス波形で時間ＰDの中に４個のパルスが含まれる場合（ＰD＝８ＰW）で説明している。
【０００６】
図１２（ａ）に示す符号１２０１〜１２０９は縦続接続されたインバータ回路である。それぞれの入出力端子にはＤ０、ＸＤ１、Ｄ２，ＸＤ３・・ＸＤ９のように端子名が付けられている。信号は一段ごとに反転し伝播するので、負論理を出力する端子、例えば一段目出力は負論理出力となるのでＸＤ１のように、Ｘを前置することにする。入力端子Ｄ０が同図（ｂ）に示すようにハイレベル（Ｈ）からローレベル（Ｌ）に変化すると、それぞれの出力はｔdずつの遅れを伴って伝播していく。
【０００７】
否定論理積（ＮＡＮＤ）回路１２１０〜１２１３はそれぞれＸＤ１とＤ２、ＸＤ３とＤ４、ＸＤ５とＤ６、ＸＤ７とＤ８が両方ともＨのときに、同図（ｃ）に示すように、端子ＮＤ１〜ＮＤ４からＬを出力する。否定論理和（ＮＯＲ）回路（負論理の否定論理和回路）１２１４は、ＮＤ１〜ＮＤ４が一つでもＬのとき、同図（ｄ）に示すようにＨを出力する。これによって、目的のパルス波形が得られる。
ここに使用される論理回路はゲート１段の遅延時間程度の極めて早いスイッチング動作が要求され、いわゆる電流モードロジック（ＣＭＬ：Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）と言われる論理回路が使われることが多い。
【０００８】
図１３はＣＭＬを用いた従来のパルス発生回路の例である。遅延回路１３０１〜１３０９はＣＭＬの論理積回路１３１０〜１３１３を駆動するために位相の１８０度異なる２相信号が必要である。この２相の信号を作り出すために遅延回路１３０１〜１３０９の各段は図１４（ａ）に示すように遅延素子とインバータを含む構成となる。すなわちＰチャネルトランジスタ１４０１とＮチャネルトランジスタ１４０２によるインバータが遅延素子となる。このインバータのＮチャネルトランジスタ１４０２のソースには直列に電流制限トランジスタ１４０３が入っておりこのトランジスタのゲート電圧をコントロールすることによりトランジスタ１４０１、１４０２によるインバータの動作速度すなわち遅延量をコントロールすることが可能である。入力端子Ｄｉ１４１２に入力された信号は端子Ｄｏ１４１４に遅延を伴って出力され、その遅延量は端子ＤＢ１４１３に印加される電圧によって制御することが可能であり、遅延量制御端子１３１９に接続される。なお、この部分は図１５（ｂ）を参照して後述する回路に置き換えても良い。
【０００９】
Ｄｏはトランジスタ１４０４，１４０５によるバッファ回路を通じさらにトランジスタ１４０６、１４０７によるバッファ回路を通じて反転信号Ｑ１４１５を出力し、またトランジスタ１４０８〜１４１１による２段のインバータによるバッファ回路を通して正転信号Ｘ１４１５を出力する。Ｑ１４１５およびＸ１４１６の位相は正確に１８０度のずれとなるようにトランジスタ１４０４，１４０５によるバッファ回路を遅めに、トランジスタ１４０８〜１４１１による２段のインバータは速めに動作するよう設計される。しかしこの回路によって位相を合わせるのは困難である。
【００１０】
また、図１３におけるＮＡＮＤ回路１３１０〜１３１３、および(負論理の)ＮＯＲ回路構成する３つのゲート回路１３１４〜１３１６はＣＭＬゲートであり図１４（ｂ）のように構成される。同図（ｂ）においてＮチャネルトランジスタ１４２７は電流制限トランジスタであり回路の動作電流を端子ＮＢ１４３５に印加する電圧によって決める。またＰチャネルトランジスタ１４２１，１４２２は回路の負荷抵抗であり端子ＰＢ１４３２に印加する電圧によりそのインピーダンスが制御可能であり出力の振幅値を設定できる。４つのスイッチングトランジスタ１４２３〜１４２６を図のように接続し入力端子Ａ１４２８、ａ１４２９、Ｂ１４３０、ｂ１４３１および出力端子ｃ１４３３、Ｃ１４３４を図のように定義するとｃにはａとｂの論理積の否定Ｘａｂ、ＣにはＢまたはｂかつＡの否定、すなわちＸ（Ｂ＋ｂＡ）が出力される。Ａ，Ｂに印加される信号をそれぞれａ、ｂに印加される信号の否定、すなわちＡ＝Ｘａ、Ｂ＝ＸｂとするとＣ＝ａｂとなることは説明を要しないであろう。この回路は各信号とも正論理負論理の２相信号を持つため単に接続を変更するだけですべてのブーリアン素子、すなわちＡＮＤ／ＯＲ／ＮＡＮＤ／ＮＯＲとしての使用が可能である。しかしながら、２相信号の位相が正しく合っていないと回路は期待どおりに動作しない。細いパルスを扱う場合等には特に問題となる。
【００１１】
これらのＣＭＬゲートは図１３に示すように接続する。まず、端子ＮＢ１４３５は端子ＣＭＬＢｉａｓ１３２０に接続されこの端子の電圧によってＣＭＬゲートの電流を設定する。端子ＰＢ１４３２も互いに接続されこれに印加する電圧によって論理出力振幅値を設定するが図では省略してある。ＣＭＬによる論理回路１３１０〜１３１３の出力端子ＮＤ１，ＮＤ２，ＮＤ３，ＮＤ４にはそれぞれ図１６（ｌ）〜（ｏ）に示すように遅延回路一段の遅延量に相当するパルス幅のパルスが発生される。これらの信号はＣＭＬゲート１３１４〜１３１６により構成される（負論理の）ＮＯＲ回路によって端子Ｐｏｕｔ１３１７に図１６（ｐ）に示すような目的のパルスが得られる。
上述の２つの従来の回路で発生できるパルスはＤＣ成分を含む。発生パルスにＤＣ成分を含まないより図１１（ｅ）、（ｆ）のようなパルスの発生回路として図１５に示すような回路がある。この回路の動作は説明するために図１６にタイム図を掲げる。
【００１２】
図１５（ａ）において１５０１〜１５０９は９段のインバータを縦続接続し構成した遅延回路である。インバータ各段内部の構成は図１５（ｂ）を参照して後述する。
端子１５３１に入力されたパルスＤ0は図１６（ａ）〜（ｊ）に示すように一段毎に時間ｔｄずつ遅れてかつロジックが反転されながら遅延回路内を伝播し各段から出力される。すなわち入力端子１５３１に印加される信号を正論理とするとｉ段目には
ｉが奇数のとき  ＸＤi
ｉが偶数のとき    Ｄi
が出力される。なお、Ｘは信号の否定論理をあらわし信号名に前置する。
【００１３】
ＮチャネルＭＯＳトランジスタ１５１３および１５１２はそれぞれ遅延回路の１段目の出力ＸＤ1と２段目の出力Ｄ2が高いときに導通してパルス出力端子１５３０を第１の電位レベルＶ１に接続する。つぎに、ＰチャネルＭＯＳトランジスタ１５１０および１５１１はそれぞれ遅延回路の２段目の出力Ｄ2と３段目の出力ＸＤ3が低い（すなわちＤ2の否定論理とＤ3の両方が高い（論理積が真の））ときに導通してパルス出力端子１５３０を第２の電位レベルＶ２に接続する。
【００１４】
同様にＮチャネルＭＯＳトランジスタ１５１６、１５１７、１５２０、１５２１、１５２４および１５２５はそれぞれ遅延回路の偶数をｉとするときｉ−１段目の出力ＸＤi-1とi段目の出力Ｄiが高いとき、すなわちＸＤi-1とＤiの論理積が真のときに導通してパルス出力端子１５３０を第１の電位レベルＶ１に接続する。つぎに、ＰチャネルＭＯＳトランジスタ１５１４，１５１５，１５１８，１５１９，１５２２および１５２３はそれぞれ遅延回路のi段目の出力Ｄiとi＋１段目の出力ＸＤi+1が低いとき、すなわちＤiの否定ＸＤiとＸＤi+1の否定論理であるＤi+1の論理積が真のとき、に導通してパルス出力端子１５３０を第２の電位レベルＶ２に接続する。
【００１５】
以上のような動作によって図１６（ｋ）に示すパルス波形が得られ、図１１（ｅ）または（ｆ）に示すようなパルス波形を生成することができる。
ここで、第１および第２の電位レベルはそれぞれ回路を構成する集積回路の負側および正側の電源電位ＶＳＳ、ＶＤＤを使用することが可能であるが他の任意の電位に設定しても良い。
【００１６】
ＰチャネルＭＯＳトランジスタ１５２７およびＮチャネルＭＯＳトランジスタ１５２８はＭＯＳ抵抗であって、第１、第２の電位Ｖ１，Ｖ２を分割しＭＯＳトランジスタ１５１０〜１５２５のスイッチ回路が上記第１、第２の電位Ｖ１，Ｖ２のいずれにも接続しないときに出力端子１５３０の電位を設定する。通常はＮ，Ｐチャネルトランジスタの常数の対称性を保って、この電位がＶ１，Ｖ２の中間の値になるように設計する。
【００１７】
図１５（ｂ）は遅延回路を構成するインバータ１５０１〜１５０９の内部を示す図である。ＰチャネルＭＯＳトランジスタ１５４１とＮチャネルＭＯＳトランジスタ１５４２はインバータ回路を構成し、端子１５４４に入力された信号は遅延時間ｔｄをともなって端子１５４５から反転され出力される。ＰチャネルＭＯＳトランジスタ１５４０とＮチャネルＭＯＳトランジスタ１５４３はそれぞれ上記インバータを構成するトランジスタのソースに直列に挿入されそれぞれ正側電源ＶＤＤ端子１５４６および負側電源ＶＳＳ端子１５４９に接続される。
【００１８】
これらのトランジスタのゲート電位を制御することによりインバータに流入する電源電流を制御することができる。この制御によってインバータの動作速度の制御が可能となりｔｄをコントロールすることができる。
目的の周波数スペクトルをもつパルスを発生するためにはＰｗ＝ｔｄとなるように端子１５４７，１５４８の電圧を制御すればよい。これらの端子に掛かる電圧をＶＳＳ側から計ってそれぞれＶｐｃ、Ｖｎｃとすると通常はＶＤＤ−Ｖｐｃ＝Ｖｎｃとなるように設定すると対称性のよい出力信号が得られる。
この回路は図１４に示したトランジスタ１４０１〜１４０３による遅延回路と置き換えて使用することが可能である。また、トランジスタ１５４０，１５４３のどちらか一方は省略が可能である。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかし、上述した従来のパルス発生回路によって、パルス発生を試みると図１７に示すように、不要なところに細いパルスがノイズとなって現れることがある。すなわち上述のの従来の回路例において、パルスは同図（ａ）に示すＤ0（図１５（ａ）：１５３１）の立ち下りで発生するように設計されているが、Ｄ0の立ち上がりでもパルスを発生することがある。図１７（ｂ）は図１５に示す従来の回路例において図１７（ａ）に示すＤ0およびそれに呼応して発生する遅延回路出力ＸＤ1、Ｄ2、・・・ＸＤ9を同じ枠内にプロットした図であり、同図（ｃ）はパルス出力を示す。同図（ｃ）で円１７０２で囲った部分でパルスが出力され円１７０１の部分では本来パルスが出力されてはならないところである。このような現象は図１２、図１３で示す従来例ではもっと起こりやすく深刻な問題となる。この現象は発生しようとするパルスのパルス幅が回路を構成する論理回路の応答時間（遷移時間）と同程度のような極端に狭い場合に起こり、Ｄ0の立ち上がりにおいても論理回路がＸＤkＤk+1が真と誤って判断してしまうタイミングが存在するのが原因である。ＣＭＬを使う図１２、図１３の従来例ではもともとＣＭＬがノイジーである上に２相の信号を扱うため細かいタイミングのずれがさらに深刻な問題となる。
そこで本発明の目的は、論理回路の動作の遷移時間程度に細いパルスを発生する際に問題になる上記誤動作を排除するための様々な方法を提供し、安定で誤動作のない短パルスの発生回路を具現することにある。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明の一態様に係るパルス発生回路によれば、縦続接続されたＭ段（Ｍは正の偶数）の遅延回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｍの偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積をとる論理積回路と、前記論理積回路出力の論理和を取る論理和回路と、前記遅延回路の初段目の出力Ｄ1の否定論理ＸＤ1および前記遅延回路の最終段目の出力ＤMの論理積ＸＤ1ＤMが偽の間の所定のタイミングに信号を出力する論理回路と、前記論理回路出力が真のとき前記論理積回路または前記論理和回路の少なくとも一方を非活性にする手段とを備えたことを特徴とする。
【００２１】
本発明の上記構成によれば、遅延回路の初段目の出力Ｄ1の否定論理ＸＤ1および前記遅延回路の最終段目の出力ＤMの否定論理ＸＤMの論理積ＸＤ1ＸＤMが真の間の所定のタイミング、すなわち本来パルスが発生してはならないタイミングを論理回路により検出してその論理回路出力が真のとき前記論理積回路または前記論理和回路の少なくとも一方を非活性にすることで不要なタイミングで間違ったパルス発生を抑制することが可能となる。回路は小信号を扱うアナログ回路を伴わないので簡単なＣＭＯＳ半導体集積回路による論理回路によって実現が可能であり低消費電力化や低コスト化が容易である。
【００２２】
また、本発明の一態様に係るパルス発生回路によれば、前記論理積回路は電流モードロジック回路により構成されその入力は前記遅延回路出力からインバータおよび常時オンのトランスミッションゲートを介して接続されたことを特徴とする。
本発明の上記構成によれば、前記論理積回路は高速動作が可能な電流モードロジック回路により構成される。電流モードロジック回路ではその入出力は位相の１８０度異なる２相信号で作動し、この位相対称性が悪いと論理回路としての動作がうまく行かず不要なところでスパイク状のノイズを発生する。本発明の上記構成では電流モードロジック回路の入力は遅延回路出力からインバータおよび常時オンのトランスミッションゲートを介して接続されているのでインバータの遅延による位相誤差が排除できノイズの少ないパルスを発生することが可能となる。
【００２３】
本発明の一態様に係るパルス発生回路によれば、縦続接続されたＭ段（Ｍは正の偶数）の遅延回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｍの偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積をとる論理積回路と、前記論理積回路出力の論理和を取る論理和回路とで構成されるパルス発生回路であって、前記論理積回路は４つの入力端子ａ、ｂ、Ａ、Ｂと２つの出力端子ＸａｂおよびＸ（Ｂ＋ｂＡ）を持つ電流モードロジック回路であり、前記a端子は前記ＸＤi-1に、ｂ端子は前記Ｄiに、Ａ端子は前記のＸＤi-1の否定Ｄi-1に、Ｂ端子は前記遅延回路のｉ段目出力の否定ＸＤiを遅延させた信号に接続され構成されることを特徴とする。
【００２４】
本発明の上記構成によれば、電流モードロジック回路の２相入力信号の対称性を故意に発生ノイズの少なくなる側にずらしているのでよりノイズの少ないパルス信号を容易に発声することが可能となる。
また、本発明の一態様に係るパルス発生回路によれば、前記論理積回路または論理和回路の少なくとも一方は前記論理回路出力が真のときにバイアス電流が低減されるよう制御される電流モードロジック回路により構成されることを特徴とする。
【００２５】
本発明の上記構成によれば、論理積回路または論理和回路の少なくとも一方が前記論理回路出力が真のとき、すなわち本来パルスが発生してはならないタイミングにおいて、バイアス電流が低減されるよう制御された電流モードロジック回路により構成されるので、前記論理積回路または論理和回路の動作はこのタイミングで動作が遅くなりスパイク状の
ノイズを発生しにくく出来る。これによってノイズの少ないパルス信号を容易に発生することが可能となるとともに回路の消費電力低減にも効果がある。
【００２６】
また、本発明の一態様に係るパルス発生回路によれば、縦続接続されたＮ＋１段（Ｎは正の整数）の遅延回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｎの偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積をとる第１の論理積回路と、前記遅延回路のｉ段目の出力Ｄiの否定論理ＸＤiおよび前記遅延回路のｉ＋１段目の出力のＤi+1の論理積をとる第２の論理積回路と、前記第１の論理積回路出力が真のとき第１の電位レベルに前記第２の論理積回路出力が真のときに第２の電位レベルに接続しそれ以外のときは第３の電位レベルに接続するスイッチ手段と、前記遅延回路の初段目の出力Ｄ1の否定論理ＸＤ1および前記遅延回路の最終段目の出力ＤN+1の論理積ＸＤ1ＤN+1が偽の間の所定のタイミングに信号を出力する論理回路と、前記論理回路出力が真のとき前記第１の論理積回路および前記第２の論理積回路を非活性にする手段とを備えたことを特徴とする。
【００２７】
本発明の上記構成によれば、前記論理回路はパルスを出力すべきでないタイミングを検出し、そのタイミングで前記第１の論理積回路および前記第２の論理積回路を非活性にするのでノイズの発生が抑制できる。これによってノイズの少ないパルス信号を容易に発生することが可能となる。
また、本発明の一態様に係るパルス発生回路によれば、縦続接続されたＮ＋１段（Ｎは正の整数）の遅延回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｎの偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積をとる第１の論理積回路と、前記遅延回路のｉ段目の出力Ｄiの否定論理ＸＤiおよび前記遅延回路のｉ＋１段目の出力のＤi+1の論理積をとる第２の論理積回路と、前記遅延回路の初段目の出力Ｄ1の否定論理ＸＤ1および前記遅延回路の最終段目の出力ＤN+1の論理積ＸＤ1ＤN+1が真の間の所定のタイミングに信号を出力する論理回路と、前記第１の論理積回路出力と前記論理回路出力がともに真のとき第１の電位レベルに前記第２の論理積回路と前記論理回路出力がともに真のときに第２の電位レベルに接続しそれ以外のときは第３の電位レベルに接続するスイッチ手段とを備えたことを特徴とする。
【００２８】
本発明の上記構成によれば、前記論理回路はパルスを出力すべきタイミングを検出し、そのタイミングで前記第１の論理積回路および前記第２の論理積回路が作動するのでノイズの発生が抑制できる。これによってノイズの少ないパルス信号を容易に発生することが可能となる。
また、本発明の一態様に係るパルス発生回路によれば、縦続接続されたＮ＋１段（Ｎは正の整数）の遅延回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｎの偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積をとる第１の論理積回路と、前記遅延回路のｉ段目の出力Ｄiの否定論理ＸＤiおよび前記遅延回路のｉ＋１段目の出力のＤi+1の論理積をとる第２の論理積回路と、前記遅延回路の初段目の出力Ｄ1の否定論理ＸＤ1および前記遅延回路の最終段目の出力ＤN+1の否定論理ＸＤN+1の論理積ＸＤ1ＸＤN+1が真の間の所定のタイミングに信号を出力する論理回路と、前記第１の論理積回路出力が真のとき第１の電位レベルに前記第２の論理積回路出力が真のときに第２の電位レベルに接続し前記論理回路出力が真のとき第３の電位レベルに低インピーダンスで接続するスイッチ手段とを備えたことを特徴とする。
【００２９】
本発明の上記構成によれば、前記論理回路はパルスを出力すべきでないタイミングを検出し、そのタイミングで前記第３の電位レベルに低インピーダンスで接続するのでたとえ前記論理積回路または前記第２の論理積回路が誤作動したとしてもノイズの発生が抑制で
きる。これによってノイズの少ないパルス信号を容易に発生することが可能となる。
本発明の一態様に係る電子回路によれば、縦続接続されたＭ段（Ｍは正の偶数）の遅延回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｍの偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積をとる論理積回路と、前記論理積回路出力の論理和を取る論理和回路とで構成されるパルス発生回路であって、前記遅延回路は入力される信号が真から偽に変化するときに所定の遅延量の信号遅延を、入力信号が偽から真に変化するときは前記所定の遅延量より大きな遅延量の信号遅延を行うよう制御されていることを特徴とする。
【００３０】
本発明の上記構成によれば、前記遅延回路は入力される信号が真から偽に変化するとき、すなわちパルスを発生すべきタイミングでは、発生すべきパルス幅に関係する所定の遅延量の信号遅延を行い正規のパルスを発生する。逆に、前記遅延回路は入力される信号が偽から真に変化するとき、すなわちパルスを発生すべきでないタイミングでは、その遅延量が大きくなるように、すなわち後段に接続される論理回路の遷移時間よりも長い遅延時間になるように遅延回路の作動を設定することが可能となり、不要のパルス発生を抑制することが可能となる。
【００３１】
また、本発明の一態様に係る電子回路によれば、入力信号を受けインバータを介して接続された第１の出力バッファ回路と前記入力信号と同一の入力信号を受け常時オンのトランスミッションゲートを介して接続された第２の出力バッファ回路より構成されることを特徴とする。
本発明の上記構成によれば、一つの入力信号から１８０度位相の異なる２相信号を得る場合において、２つの出力バッファ回路はそれぞれインバータと常時オンのトランスミッションゲートを介して接続されているのでインバータとトランスミッションゲートの遅延量を一致させるとことにより対称性の良い２相信号を得ることが可能となる。この回路を電流モードロジック回路に前置することにより通常の論理回路と電流モードロジック回路とのインターフェースをより精度の高いものにすることが可能となる。
【００３２】
本発明はＣＭＯＳ集積回路等により構成が可能であり、しかも素子の動作遷移時間程度の細いパルス発生が可能である。
本発明はＣＭＯＳ集積回路による論理回路で構成することができるので動作電力の増大なしに簡単にしかもＣＭＯＳ回路の最高速度で動作させることが構成でき、ＵＷＢ通信に利用可能な高周波広帯域のパルスを容易に発生することが可能である。
【００３３】
一方、本発明の一態様に係る電子装置は、姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された複数の筐体間での信号の授受を無線で行うための無線部を各該当する前記筐体に備え、且つ、前記無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されていることを特徴とする。
【００３４】
このような電子機器では、両筐体間での所要の情報の授受が無線によって行われ得るため結合機構部の簡素化が図られ、且つ、無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されているため、小型化が図られ、消費電力の低減効果も大きい。
また、本発明の一態様に係る電子装置は、同一筺体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を行うための少なくとも一対の無線部を具備し、且つ、該当する前記無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されていることを特徴とする。
【００３５】
このような電子装置では、複数の回路ブロックないし回路基板のうちの所定の相互間で信号の送受信を電磁波により無線化でき、信号は空間を伝播して伝わるためフレキシブル基板やコネクタなどを用いた配線の必要がなく、これらに起因するコスト高や信頼性低下の懸念が払拭される。
また、本発明の一態様に係る情報伝送方法は、姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された複数の筐体間での信号の授受を無線で行う情報伝送方法であって、前記無線による信号の授受を、上記の種々の態様のうちの何れかのパルス発生回路を適用して行うことを特徴とする。
【００３６】
このような情報伝送方法では、両筐体間での所要の情報の授受が無線によって行われ得るため結合機構部の簡素化が図られ、且つ、無線による信号の授受を、上記の種々の態様のうちの何れかのパルス発生回路を適用して行うため、消費電力の低減効果も大きい。
また、本発明の一態様に係る情報伝送方法は、同一筐体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を、上記の種々の態様のうちの何れかのパルス発生回路を適用して行うことを特徴とする。
このような情報伝送方法では、複数の回路ブロックないし回路基板のうちの所定の相互間で信号の送受信を電磁波により無線化でき、信号は空間を伝播して伝わるためフレキシブル基板やコネクタなどを用いた配線の必要がなく、これらに起因するコスト高や信頼性低下の懸念が払拭される。
【発明を実施するための最良の形態】
【００３７】
以下に、本発明の実施の形態に係るパルス発生回路について図面を参照しながら説明する。
本明細書では、一例として以下の諸元の波形を発生する場合について説明するが本発明はこの場合のみに限定されるものではない。
パルス間隔：ＴP＝２００ｎｓｅｃ
搬送波周波数：ｆ0＝８ＧＨｚ
搬送波パルス幅：  Ｐｗ＝６２．６ｐｓｅｃ
パルス幅：ＰD＝５００ｐｓｅｃ
時間ＰDの中に含まれるパルス数：  ４個（ＰD＝８ＰW）
【００３８】
（第１の実施の形態）
図１に本発明の第１の実施の形態を示す。従来例を示す既述の図１５と同じ部分については同一の参照符号を附して示しそれら各部の説明は省略する。図３はその動作を示すタイム図であるが、同図（ａ）〜（ｋ）は従来例の動作を示す図１６と同じであり、理解を助けるために再掲してあるが、説明は省略する。
【００３９】
ＮＯＲ回路１０１（負論理の論理積回路）は図３（ｌ）に示すようにＤ0とＸＤ9がともに偽のとき、すなわち図３に示す期間Ｔ１において、真を出力する。この信号が真のときはパルスを出力してよいタイミングである。この信号が真のときのみＡＮＤ回路１０４、１０６，１０８，１１０はそれぞれＸＤ1，ＸＤ3，ＸＤ5，ＸＤ7の信号を通過させそれ以外のときは阻止するのでノイズとなってパルスの発生しやすい期間Ｔ２でのトランジスタ１５１３，１５１７，１５２１，１５２５の導通を阻止する。
【００４０】
同様にＮＯＲ回路１０１出力が真のときのみＯＲ回路（負論理のＡＮＤ回路）１０３、１０５，１０７，１０９はそれぞれＤ2，Ｄ4，Ｄ6，Ｄ8の信号を通過させそれ以外のときは阻止するのでノイズとなってパルスの発生しやすい期間Ｔ２でのトランジスタ１５１１，１５１５，１５１９，１５２３の導通を阻止する。なおインバータ１０２はＮＯＲ回路出力信号の論理を反転させＯＲ回路（負論理のＡＮＤ回路）１０３、１０５，１０７，１０９に伝達している。
【００４１】
パルスを発生すべきタイミングＴ１はＸＤ１が真、かつＤ９が偽のときであるが上記実施例ではＮＯＲ回路１０１（負論理の論理積回路）はＤ0とＸＤ9がともに偽のときを検出しており、Ｔ１に比較してやや幅が広い。実際にはこの信号はＴ１を含みＴ２を含まない任意のタイミングにてＡＮＤ回路１０４、１０６，１０８，１１０およびＯＲ回路（負論理のＡＮＤ回路）１０３、１０５，１０７，１０９を導通させればよい。これら回路の応答時間や論理の組み易さなどから任意に設定してよい。
【００４２】
図１（ｂ）は上記概念に基づき不要なパルスが出そうなタイミングＴ２をＮＡＮＤ回路１１１によってＴ２を検出しこのタイミングでＡＮＤ回路１０４、１０６，１０８，１１０およびＯＲ回路（負論理のＡＮＤ回路）１０３、１０５，１０７，１０９を不通にするものである。なおインバータ１１２はＮＡＮＤ回路出力信号の論理を反転させＯＲ回路（負論理のＡＮＤ回路）１０３、１０５，１０７，１０９に伝達している。
【００４３】
この実施例では遅延回路１５０１〜１５０９に接続される負荷が一定になるように各遅延回路に接続されるＡＮＤ回路１０４、１０６，１０８，１１０およびＯＲ回路（負論理のＡＮＤ回路）１０３、１０５，１０７，１０９は各段に一つずつとなるよう接続を工夫している。これによって遅延回路１５０１〜１５０９の各段の遅延量のばらつきを抑えることが可能となる。
【００４４】
（第２の実施の形態）
図２（ａ）に本発明の第２の実施の形態を示す。図１５または図１と同じ部分については同一の参照符号を附して示しそれら各部の説明は省略する。図３はその動作を示すタイム図であるが、同図（ａ）〜（ｋ）は従来例の動作を示す図１６と同じであり、理解を助けるために再掲してあるが、説明は省略する。
【００４５】
図３に示すＴ２を含むタイミングでＶ１，Ｖ２を阻止することによってもノイズ発生は防ぐことが出来る。すなわち、ＮＯＲ回路１０１はＴ１を検出しこのタイミングでＰチャネルトランジスタ２０１およびＮチャネルトランジスタ２０２を導通させる。これらのトランジスタはパルスが出るべきときのみに導通するので不用タイミングでのノイズパルス発生を抑制できる。
【００４６】
（第３実施の形態）
図２（ｂ）に本発明による更に他の実施の形態の要部を示す。図２（ｂ）についても既述の図における各部と同じ部分については同一の参照符号を附して示し、それら各部の説明は省略する。
Ｎチャネルトランジスタ２０３およびＰチャネルトランジスタ２０４はＸＤ9が真のときすなわちＴ２が含まれるタイミングで導通し端子２０５から供給される低インピーダンス電圧源に接続する。Ｎチャネルトランジスタ２０３およびＰチャネルトランジスタ２０４の導通抵抗をスイッチトランジスタ１５１０〜１５２５の導通抵抗に比較し十分低くなるように設計するとＴ２においてたとえスイッチトランジスタ１５１０〜１５２５がそのスイッチング遷移時間の重なりにより誤動作したとしてもこの時点でのパルス出力端子１５３０の電位は固定され不要なノイズパルスを抑制することが出来る。
【００４７】
上記低インピーダンス電圧源はトランジスタ１５２７および１５２８によって作り出される電位レベルと同じ電位レベルからインピーダンスを下げるためのバッファを介して得ることが可能である。
インバータ２０６およびインバータ２０７は遅延回路１５０９の負荷が異常に大きくならないようにバッファとして機能するとともに、論理をそろえ、低導通抵抗のために大型で重い負荷となるトランジスタ２０３，２０４を駆動する。大型のトランジスタ２０３，２０４はＴ２が始まるまでに完全にオンし、またＴ１が始まるまでに完全にオフするとともにトランジスタ１５２７および１５２８によって作り出される電位レベルに端子１５３０の電位レベルを収束させる必要がある。Ｔ１、Ｔ２はそれぞれＸＤ9の真偽の後縁に含まれるので上記動作は容易である。
【００４８】
（第４実施の形態）
図４に本発明による更に他の実施の形態の要部を示す。本実施の形態での回路接続は図１３に示す従来例と同じである。本実施の形態と従来例の異なる点は図１３において遅延回路１３０１〜１３０９に使用される回路が図１４（ａ）に示すものでなく図４に示すものに置き換えて構成される点である。図４において図１４と同一部分は同一の参照符号を附して示し、それら各部の説明は省略する。
【００４９】
本実施例ではＱ端子１４１５を駆動するトランジスタ１４０６，１４０７によるバッファ回路に前置してＰチャネルトランジスタ４０１とＮチャネルトランジスタ４０２による常にオンのトラスミッションゲートを挿入している。これによりトランジスタ１４０８，１４０９によるバッファ回路の遅延とトランジスタ４０１，４０２によるトラスミッションゲートによる遅延をそろえることが容易となり出力Ｑ１４１５，Ｘ１４１６の信号位相のずれを最小にすることが可能となる。
【００５０】
トランジスタ４０１，４０２とトランジスタ１４０８，１４０９およびバッファを構成するトランジスタ１４０６，１４０７とトランジスタ１４１０，１４１１のサイズをそれぞれそろえることにより回路の対称性が良くなりタイミングのずれも最小となるがトランジスタ４０１，４０２とトランジスタ１４０８，１４０９のサイズの違いはそれほどクリティカルではない。
このような簡単な回路構成によってＣＭＬに入力する２相信号の位相対称性をよくすることが出来、ＣＭＬを含んだ回路の動作の安定性を向上させることが可能となりのノイズの少ない回路構成に効果がある。
【００５１】
（第５実施の形態）
図５に本発明によるさらに他の実施の形態の要部を示す。同図において図１３と同一の部分は同一の参照符号を附して示し、それら各部の説明は省略する。
図３に示すように、ＣＭＬゲート５０１はＸＤ9（同図（ｊ）に示すＤ9の否定）と端子Ｐｏｕｔ１３１７から出力されるパルス（同図（ｏ））の論理積を端子ＸＰｏ５０３（同図（ｐ））から出力する。Ｐｏｕｔ１３１７から出力されるパルスは同図（ｏ）に示すように期間Ｔ２においてノイズ３０１を含むがＣＭＬゲート５０１の働きによりこのノイズは抑制される。
【００５２】
（第６実施の形態）
図６に本発明によるさらに他の実施の形態の要部を示す。同図において図１３と同一の部分は同一の参照符号を附して示し、それら各部の説明は省略する。
回路６０１は遅延回路１３０９出力Ｄ9、ＸＤ9信号からスイッチ６０２を制御するための信号レベル変換を行うインターフェース回路でありスイッチ６０２をＤ9／ＸＤ9の論理に従って端子ＣＭＬＢｉａｓ１３２０に印加する電位を切り替える。これによってＣＭＬゲート１３１０〜１３１６のＮＢ電位が第１の電位レベル６０３または第２の電位レベル６０４に変更されＣＭＬゲートのバイアス電流が変更される。ここで、Ｔ１を含む期間、すなわちＤ９が偽のときにＣＭＬゲート回路のバイアス電流を大きく、Ｔ２を含む期間、すなわちＤ９が真のときにＣＭＬゲートのバイアス電流を小さくなるように切り替えると、Ｔ２においてはＣＭＬゲートの応答速度が遅くなり細いスパイク状のノイズ発生を抑制できる。
【００５３】
Ｔ２を含む期間において端子ＣＭＬＢｉａｓ１３２０に印加する電位をゼロにしてＣＭＬゲート回路のバイアス電流はゼロに設定することも可能である。この制御によりＣＭＬゲート回路に流入する電流の平均値を減らすことが可能となり低消費電力化の効果もある。ＣＭＬによる論理回路ではＣＭＯＳによる論理回路のように信号のトランジション時のみに電流が流れるのでなく常に定常的に電流が流れるので効果は大きい。
【００５４】
しかしながら、バイアス電流を完全にゼロにしてしまうと２つあるその出力は両方とも正の電源ＶＤＤとなってしまい次段以降の回路でこの対策が必要になるばかりか、ＣＭＬゲート回路の動作が復帰するまでの時間も問題となる。
この対策としてはＴ２を含む期間のバイアス電流を完全にゼロにはせずにＣＭＬゲート回路の動作時、すなわちＴ１を含む期間のバイアス電流よりも低い値に抑える。
その際、図１４（ｂ）におけるＰＢ端子１４３２の電位も併行して高くし負荷トランジスタ１４２１，１４２２のインピーダンスを高くしバイアス電流が減っても出力のレベルが変動しないように制御する。
【００５５】
この制御は図９（ａ）に示す回路によって可能である。すなわちＣＭＬゲート回路９０１のバイアス電流設定端子ＮＢ９０２に印加される電圧をＮチャネルトランジスタ９０３とダイオード接続したＰチャネルトランジスタ９０４によって折り返しこの電圧でＣＭＬゲート回路９０１の負荷トランジスタ９０５、９０６を制御する。バイアス設定トランジスタ９０７と負荷トランジスタ９０５、９０６のサイズ比にしたがってＮチャネルトランジスタ９０３とＰチャネルトランジスタ９０４のサイズ比を調整することによってＮＢ端子９０２に印加される電位の広い範囲にわたって出力電圧が一定になるように設定が可能となる。
このような回路によってＣＭＬゲート回路のバイアスをダイナミックに変更すればＣＭＬゲート回路の復帰に時間がかからず不要なタイミングでのノイズ発生を抑えることができ、かつ低消費電力化にも効果がある。
【００５６】
（第７実施の形態）
図７に本発明によるさらに他の実施の形態の要部を示す。同図において図１３と同一の部分は同一の参照符号を附して示し、それら各部の説明は省略する。
本実施例では遅延回路１３０１〜１３０９の遅延量をＴ１を含む期間とＴ２を含む期間とで異なるようにスイッチ７０２で切り替える。回路７０１は遅延回路１３０９出力Ｄ9、ＸＤ9信号からスイッチ７０２を制御するための信号レベル変換を行うインターフェース回路でありスイッチ７０２をＤ9／ＸＤ9の論理に従って端子ＤＢ１３１９に印加する電位を切り替える。Ｔ１を含む期間、すなわちＸＤ9が偽のときに遅延回路１３０１〜１３０９の遅延量を目的とするパルスの諸元にあわせて所定量となるように、またＴ２を含む期間、すなわちＸＤ9が真のときは遅延回路１３０１〜１３０９の遅延量が上記より大きくなるように電源７０３，７０４の電位を設定する。
【００５７】
このような構成により、ノイズパルスの発生しやすいＴ２の期間において遅延回路１３０１〜１３０９の遅延量をその出力信号の遷移時間に比較し十分大きく設定することが可能となる。Ｄ９／ＸＤ９の信号を用いることによりＣＭＬゲート１３１０〜１３１３の入力信号は少なくとも一方が十分に定常値に落ち着いた状態で入力されることになり誤動作を防ぐことが可能となる。これによって不要なところのノイズ発生の抑制が出来る。
【００５８】
（第８実施の形態）
図８に本発明によるさらに他の実施の形態の要部を示す。同図において図１３と同一の部分は同一の参照符号を附して示し、それら各部の説明は省略する。
本実施例はＣＭＬゲート１３１０〜１３１３のＢ入力端子をＸＤj｛ｊ＝２，４，６，８｝でなくＤj+1に接続したものである。
【００５９】
この動作の説明は以下のようになる。すなわち上記のように図１４（ｂ）に示すＣＭＬゲートの出力ｃにはＸａｂがＣにはＸ（Ｂ＋ｂＡ）が出力されるのであった。この論理でＣＭＬゲートの入力Ａ，ａ，Ｂ，ｂの立ち上がり／立ち下りを接近させた場合についてプロットすると図９（ｃ）、（ｄ）のようになる。同図（ｃ）はａの立ち上がりがｂの立ち下りに先行する場合で、パルスが出力されるべき場合である。同図（ｄ）はその逆でａの立ち下りがｂの立ち上がりに先行する場合で、パルスが出力されてはならない場合である。図に示すように出力Ｃ＝Ｘ（Ｂ＋ｂＡ）の方に大きなノイズが現れている。このスパイク状のノイズを減らすにはＢを遅らせればよいことが分かる。
【００６０】
本実施例の上記構成はこの上記考察に基づいてなされたものである。すなわちＢ入力端子をＸＤj｛ｊ＝２，４，６，８｝でなくＤj+1に接続しそのタイミングを遅らせる。Ｂを遅らせた場合は本来パルスが出力されるべき場合（すなわち同図（ｃ）の場合）においてＣ端子に出力される出力パルスの幅がやや大きくなる影響はあるがノイズの抑制に効果がある。ＣＭＬロジックでは２相の信号を扱いその位相は正しく１８０度となるよう作動させることが正しいとされていたが本実施例ではあえてその位相差をもたせることによって動作を確実にしている。
【００６１】
なお、ＣＭＬゲート１３１０〜１３１３の入力Ｂ端子をＤj+1に接続する代わりに遅延回路１３０２，１３０４，１３０６，１３０８の接続を図４（ａ）に示すものから図１４（ａ）に示す従来の回路（図９（ｂ）に再掲）に示すように接続を変えてＤjに接続することも出来る。すなわち同図（ｂ）の接続を持つ遅延回路ではトランジスタ１４１０および１４１１によるインバータ１段分の遅延だけ必ずＱ出力がＸ出力に比べて遅くなるので上記に述べた効果を持たせることが可能となる。遅延回路１３０２，１３０４，１３０６，１３０８を図９（ｂ）に示すものにして、遅延回路１３０１，１３０３，１３０５，１３０７を図４に述べたものにすれば大きな効果が得られる。
以上のべたように、本発明によれば簡単な回路によりデバイス性能の極限までの細いパルスを容易に発生できる。０．１８μプロセスのＣＭＯＳ集積回路で１０ＧＨｚ程度の短パルスの発生が可能でありその効果が大きい。
【００６２】
（第９の実施の形態）
以上説明したパルス発生回路は、極めて小型で消費電力が少なく、且つ、ＵＷＢ通信に用いるに理想的なパルス信号を得ることができるため、周囲に無用な影響を及ぼさず、且つ、他からの妨害を受け難い短距離の微小電力の通信への応用等も極めて有望である。
特にＵＷＢ通信は短距離の高速通信に適しており、従来の無線通信では不可能であったＧｂｐｓ（ギガビット/秒）以上の伝送量が期待できる。このような伝送量は従来のどの無線通信方式においても実現し得なかった値であり、また上記のように有線伝送路によっても様々な困難を伴う。さらにパルスによるＵＷＢ通信（ＩＲ）を行う回路は動作は間歇的でありパルスがアクティブな時だけ回路に電源が入っていれば良い。これによって回路に消費される電力を大幅に節約できる。さらに間歇動作であるためにこのシステムが組み込まれる機器の動作に与える妨害や機器から受ける妨害が少ない。本発明によるパルス発生回路を用いたＵＷＢ通信を機器内のデータ伝送に使用すると従来の銅線（有線路）による接続よりも低電力、高速でより低い外部への妨害、また高い耐干渉性を得ることができる。
【００６３】
例えば、自在継ぎ手やヒンジなどのように、姿勢や位置に関して相対変位が許容されるように結合された二つ以上の筐体間での信号の授受を無線で行うような機構部（結合機構部）を含む装置に適用するにも好適である。
図１８は図１乃至図９を参照して説明したパルス発生回路を適用して各個に電子回路が実装され機構部によって結合された二つの筐体間での信号の授受を無線通信で行うようにした本発明の実施形態としての電子装置の構成例を表すブロック図である。
【００６４】
図１８において、二つの筐体は、その一方である、送信部ブロックＡ８１２、および、同、他方である受信部ブロックＡ８１３として構成され、送信部ブロックＡ８１２から受信部ブロックＡ８１３へデータを送信する。送信部ブロックＡ８１２では、送信情報を生成ないし保有する回路要素Ａ８０１から送信回路Ａ８０２を介して、送信アンテナＡ８１０から電磁波を放射する。
【００６５】
この実施形態では、送信回路Ａ８０２内に、図１乃至図９を参照して説明したパルス発生回路を適用して送信アンテナＡ８１０に伝送情報に相応して変調された送信電力を供給するための回路部が構成されている。
この送信アンテナＡ８１０から放射された電磁波は空中の無線伝播路Ａ８０８を通して伝播する。
【００６６】
受信部ブロックＡ８１３には、無線伝播路Ａ８０８通して伝播する送信情報を受信アンテナＡ８１１および受信部Ａ８０６を通して受信する回路要素Ａ８０４が設けられている。尚、送信部ブロックＡ８１２および受信部ブロックＡ８１３間では、送信部ブロックＡ８１２にはインターフェース回路Ａ８０３が、受信部ブロックＡ８１３にはインターフェース回路Ａ８０５が各設けられ、両インターフェース回路Ａ８０３、Ａ８０５間を結ぶ有線路Ａ８０７を介して一部の信号ないし電力の授受が行われ得るように構成されている。
【００６７】
この有線路にて低速の信号を伝送するのは容易であり、無線通信部の同期信号を伝送することができる。これによって、無線通信部では同期捕捉や追跡といった面倒な手続きや回路が不要となり回路の簡略化が可能となる。また、セキュリティ強化のための暗号鍵を送り任意に鍵を変更しながら無線通信を行うこともできる。
送信アンテナＡ８１０から放射される電磁界は法律によって定められる上限を超えないように設定される。免許を要しない無線局として許容される放射レベルはＥＭＩの規定よりもはるかに低いレベルであるが、通信距離が至近距離であるため、リンクバジェットを適当に設定することで十分な品質の通信路を確保できる。
【００６８】
画像を含むデータのように高速伝送が必要な大量情報は信号線を介して伝えられるのでなく、無線により空間を伝播するため、信号線を使う必要がなくなり、それに伴うコネクタやヒンジ構造（結合機構部）における機構上の或いはまた電気的な更には製造上の種々の問題を一掃することができる。
また、従来の信号線による伝送では、高速化に伴い浮遊容量への充放電が多くなり、消費電力が増加し、さらに信号線路から発射される不要放射電力が増加し、周囲の機器への干渉対策が困難となるという欠点があった。また、信号線による伝送では、ロジックレベルが規定されているため、本質的に消費電力を減らすことができず、不要放射を減らすには、シールド強化などの対処療法しか方法がなかった。
【００６９】
これに対して、この実施形態のような構成によれば、同一システム内という至近距離において十分な通信品質を確保できれば良いので、送信アンテナＡ８１０からの放射電力をこの値程度まで下げることができ、消費電力の増大が本質的に改善され、ＥＭＩ対策が容易となる。また、通信線路のインピーダンスマッチングのための終端に伴う消費電力の増大や、部品配置、線路の引きまわし等の制約から解放される。
尚、図１８の構成例では、便宜上、専ら送信部ブロックＡ８１２から受信部ブロックＡ８１３へデータを送信するが如くに説明したが、両ブロック間で双方向の通信を行うように構成され得ることは言うまでもない。
【００７０】
（第１０の実施の形態）
図１９は、図１８を参照して説明した無線通信をクラムシェル型携帯電話機に適用した例を表す図である。図１９（ａ）はクラムシェル型携帯電話機を開いたときの状態を示す斜視図であり、図１９（ｂ）は、同クラムシェル型携帯電話機を閉じたときの状態を示す斜視図である。
【００７１】
図１９（ａ）および図１９（ｂ）において、第１筐体部Ａ９０１の表面には、操作ボタンＡ９０４が配置されると共に、第１筐体部Ａ９０１の下端にはＡマイク９０５が設けられ、第１筐体部Ａ９０１の上端には外部無線通信用アンテナＡ９０６が取り付けられている。また、第２筐体部Ａ９０２の表面（開いた状態で現れる面）には、表示体Ａ９０８が設けられるとともに、第２筐体部Ａ９０２の上端にはスピーカＡ９０９が設けられている。
【００７２】
また、第２筐体部Ａ９０２の裏面（閉じた状態での外面）には、表示体Ａ９１１および撮像素子Ａ９１２が設けられている。なお、上述の表示体Ａ９０８およびＡ９１１としては、例えば、液晶表示パネル、有機ＥＬパネルまたはプラズマディスプレイパネルなどが適用される。また、撮像素子Ａ９１２としては、ＣＣＤまたはＣＭＯＳセンサなどが適用される。
【００７３】
第１筐体部Ａ９０１および第２筐体部Ａ９０２には、第１筐体部Ａ９０１と第２筐体部Ａ９０２との間で内部無線通信を行う内部無線通信用アンテナＡ９０７およびＡ９１０がそれぞれ設けられている。図示のように、第１筐体部Ａ９０１および第２筐体部Ａ９０２結合機構部としてのヒンジＡ９０３を介して連結され、第２筐体部Ａ９０２をヒンジＡ９０３を支点として回転させることにより、第２筐体部Ａ９０２を第１筐体部Ａ９０１上に折り畳むことができる。
【００７４】
上述のようにして、第２筐体部Ａ９０２を第１筐体部Ａ９０１上に閉じることにより、操作ボタンＡ９０４を第２筐体部Ａ９０２にて保護することができ、携帯電話を持ち歩く時に操作ボタンＡ９０４が誤って操作されることを防止することができる。また、第２筐体部Ａ９０２を第１筐体部Ａ９０１から開くことにより、表示体Ａ９０８を見ながら操作ボタンＡ９０４を操作したり、スピーカＡ９０９およびマイクＡ９０５を使いながら通話したり、操作ボタンＡ９０４を操作しながら撮像を行ったりすることができる。
【００７５】
また、クラムシェル構造を用いることにより、第２筐体部Ａ９０２のほぼ一面全体に表示体Ａ９０８を配置することができ、携帯電話機としての携帯性を損なうことなく、表示体Ａ９０８のサイズを拡大させることを可能として、視認性を向上させることができる。
上述の構成において、この携帯電話機では、第１筐体部Ａ９０１に内部無線通信用アンテナＡ９０７を、および、第２筐体部Ａ９０２に内部無線通信用アンテナＡ９１０をそれぞれ設けることにより、これらの内部無線通信用アンテナＡ９０７およびＡ９１０を用いた内部無線通信にて第１筐体部Ａ９０１と第２筐体部Ａ９０２との間のデータ伝送を行うように構成されていることを特徴としている。
【００７６】
即ち、図１９の携帯電話機では、内部無線通信用アンテナＡ９０７が図１８の電子装置における送信アンテナＡ８１０に相応し、内部無線通信用アンテナＡ９１０が図１８の電子装置における受信アンテナＡ８１１に相応する。
図１９の携帯電話機において、内部無線通信用アンテナＡ９０７側（第１筐体部Ａ９０１側）には、図１８の電子装置における送信部Ａ８０２に相応する回路部を含む送信部ブロックＡ８１２に相当する回路部が設けられている。
【００７７】
また、同様に、図１９の携帯電話機の内部無線通信用アンテナＡ９１０側（第２筐体部Ａ９０２側）には図１８の電子装置における受信部Ａ８０６に相応する回路部を含む受信部ブロックＡ８１３に相当する回路部が設けられている。
尚、図１８の装置について既述の如く、送信側および受信側の想定は便宜上のものであって、双方向の通信を行うように装置を構成できる点は、図１９においても該当するものであることは勿論である。
【００７８】
上述の構成により、例えば、外部無線通信用アンテナＡ９０６を介して第１筐体部Ａ９０１に取り込まれた画像データや音声データを、内部無線通信用アンテナＡ９０７およびＡ９１０を用いた内部無線通信によって第２筐体部Ａ９０２に送り、表示体Ａ９０８に画像を表示させたり、スピーカＡ９０９から音声を出力させたりすることができる。
また、撮像素子Ａ９１２によって撮像された撮像データを、内部無線通信用アンテナＡ９０７およびＡ９１０を用いた内部無線通信によって第２筐体部Ａ９０２から第１筐体部Ａ９０１に送り、外部無線通信用アンテナ９０６を介して外部に送出させることができる。上述のように、第１筐体部Ａ９０１と第２筐体部Ａ９０２との間のデータ伝送を有線で行う必要がなくなり、多ピン化されたフレキシブル配線基板をヒンジＡ９０３に通す必要がなくなる。
【００７９】
このため、ヒンジＡ９０３の構造の複雑化を招来せず、従って、実装工程の煩雑化を回避することができ、コストアップを抑制しつつ、携帯電話の小型薄型化および信頼性の向上を図ることが可能となるとともに、携帯電話機としての携帯性を損なうことなく、携帯電話の大画面化および多機能化を図ることができる。
このように、機器内部においても信号伝送に無線通信を使用すると効果が大きいが、内部通信に本発明に基づくパルス発生回路を使用したパルス通信を用いると、与干渉性、耐干渉性に優れた無線通信が可能である。すなわち携帯電話機のように、別に機器本来の目的である通信回路を有するような電子機器においても、その本来の目的とする無線通信に対する影響や妨害、あるいは機器本来の目的とする無線通信から受ける影響や妨害を極小に抑制することができる。
なお、上述のような無線通信の技術は、クラムシェル型携帯電話機に限らず、他の形態の携帯電話機や、ビデオカメラ、ＰＤＡ（Personal Digital Assistance）、ノート型パーソナルコンピュータ、その他の電子機器に適用することもできる。
【００８０】
図１８および図１９を参照して説明した実施形態では、図１乃至図９を参照して説明したパルス発生回路を適用して各個に電子回路が実装され機構部によって結合された二つの筐体間での信号の授受を無線通信で行うようにした構成を採るものであった。
しかしながら、本発明の技術思想は、このように二分された筐体間での信号の授受を無線通信で行うような形態に限定されるものではない。
即ち、同一の筐体内に、図１８の送信部ブロックＡ８１２に相応する送信用の回路部と、受信部ブロックに相応する受信用の回路部とを備え、これら送信および受信用の両回路部間で図１乃至図９を参照して説明したパルス発生回路を適用して通信を行うような形態を採ることができる。次に、このような実施形態について例示し、本発明の技術思想について更に説明する。
【００８１】
図２０は本発明による電子装置の実施例の一つである液晶プロジェクタの構成を示す図であり、図２０（ａ）は液晶プロジェクタの要部を示す図、図２０（ｂ）は図２０（ａ）の液晶プロジェクタ内の一つのライトバルブの詳細を表す図である。
図２０（ａ）において、プロジェクタはその筐体Ａ１０１０の大部分を光学系が占める。すなわち、光源Ａ１００１から発せられた光（白色光）は光学系Ａ１００２（破線内）により三原色に分解される。ここで、光学系Ａ１００２は主としてハーフミラーＨＭや光学フィルタおよびレンズＬＺにより構成される。それぞれの光は液晶によるライトバルブＡ１００５、ライトバルブＡ１００６、ライトバルブＡ１００７により光変調された後、プリズムで構成される光学系Ａ１００３により合成され、光学系Ａ１００４により拡大投影される。
【００８２】
ライトバルブＡ１００５、ライトバルブＡ１００６、ライトバルブＡ１００７を制御するための回路は基板Ａ１００８、Ａ１００９に搭載される。変調器Ａ１０１２はライトバルブ制御のための表示データ信号を変調し、電磁波として送信アンテナＡ１０１１から放射される。
図２０（ｂ）において、透過液晶による光シャッターＡ１０２１を駆動する半導体集積回路による液晶ドライバＡ１０２２（通常複数個の半導体集積回路より構成される。）は、図２０（ａ）の送信アンテナＡ１０１１から送信された表示データ信号を、受信アンテナＡ１０２３により受信し、該受信した信号を復調した信号によって、光シャッターＡ１０２１を駆動する。
【００８３】
一方、本例のプロジェクタでは、光シャッターＡ１０２１や液晶ドライバＡ１０２２を駆動するための電力は、コネクタＡ１０２４を介して受け取ることができるように構成されている。
送信アンテナＡ１０１１から多重されて送信される電磁波による表示データ信号は、これら多重された信号を分離して各個に受信可能なように、符号拡散による方法や異なる電磁波の変調周波数を用いる方法あるいはタイムスロットを決めてアドレシングする方法などにより、特定の正規の受信回路ブロック（モジュール）が指定される。
【００８４】
このようなアドレシング方法を取ることにより、送信アンテナＡ１０１１から送信された電磁波信号は３つあるライトバルブのうちの指定されたライトバルブに正しく伝えられる。アドレス指定はライトバルブ毎でもよいし、また、図２０（ｂ）に示すように一つのライトバルブに複数の液晶ドライバが搭載され、その各々に対してアドレス指定することも可能である。
【００８５】
以上、図２０（ａ）および図２０（ｂ）を参照して説明した液晶プロジェクタとしての実施形態から容易に理解されるとおり、本実施形態の電子装置は、送信信号を電磁波信号に変換する電磁波変換部と、電磁波信号を無線送信する送信部とを備える送信用の回路部（図２０の装置では、ライトバルブ制御のための表示データ信号を変調し、電磁波として送信アンテナＡ１０１１に供給する変調器Ａ１０１２および送信アンテナＡ１０１１等であって、図１８の送信部ブロックＡ８１２に相応）と、前記電磁波信号を受信する受信部と受信した電磁波信号を前記送信信号に復元する電磁波復元部とを備える受信用の回路部（図２０の装置では、受信アンテナＡ１０２３および該受信アンテナＡ１０２３により受信した信号を復調して光シャッターＡ１０２１を駆動するための信号を得る回路部であって、図１８の受信部ブロックに相応）とが、同一筐体内に収容されて構成されているものであるということができる。
【００８６】
上述の技術は、これを敷衍するに、同一筺体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を行うための少なくとも一対の無線部を具備し、且つ、該当する前記無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されている電子装置であることが明らかである。
上述の構成において、送信用の回路部および受信用の回路部は、それぞれ、回路基板或いは回路ブロックとしてモジュール化されて構成され得る。
【００８７】
そして、上記構成の電子装置では、信号の送受信を電磁波により無線化でき、信号は空間を伝播して伝わるためフレキシブル基板やコネクタなどを用いた配線の必要がなく、これらに起因するコスト高や信頼性低下の懸念が払拭される。
また、インピーダンスマッチングのための終端やデータ伝送速度の高速化に伴なう消費電力の増大といった問題も回避できる。更に、配線の引き回しや部品配置の制約がなくなり、電子装置のデザインや使い勝手を向上することができる。
また信号伝送に使用される電磁波は同一筐体という至近距離で行われるため、この距離内での通信が確保できさえすれば良く、放射電磁波の強度を限界まで下げることが出来るのでＥＭＩ特性が本質的に改善され対策が容易になる。
【００８８】
特に、図２０を参照して例示した液晶プロジェクタの場合では、従来、液晶プロジェクタ内では筐体体積の大部分を光学系が占め、光経路を避けて配線したり、光経路を避けて部品を配置したりする必要があり、更には、光源から発せられる熱が筐体内にこもるため、配線の熱対策も必要であった。ここに本発明を実施することによって、信号伝送が電磁波により空間伝送されるため、従来のこの種の困難さは著しく緩和される。
なお、上述のような無線通信の技術は、プロジェクタに限らず、携帯電話機や、ビデオカメラ、ＰＤＡ（Personal Digital Assistance）、ノート型パーソナルコンピュータ、その他の電子機器での同一筐体内の信号送受信に適用することもできる。
【産業上の利用可能性】
【００８９】
本発明は短パルスを利用するＵＷＢ通信に利用すれば特にその効果が大きい。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１の実施の形態に係るパルス発生回路を表す図である。
【図２】本発明の第２の実施の形態および第３実施の形態に係るパルス発生回路を表す図である。
【図３】本発明に係るパルス発生回路の動作を説明するタイム図である。
【図４】本発明の第４実施の形態に係るパルス発生回路を表す図である。
【図５】本発明の第５実施の形態に係るパルス発生回路を表す図である。
【図６】本発明の第６実施の形態に係るパルス発生回路を表す図である。
【図７】本発明の第７実施の形態に係るパルス発生回路を表す図である。
【図８】本発明の第８実施の形態に係るパルス発生回路を表す図である。
【図９】本発明の第６および８実施の形態に係るパルス発生回路動作を説明する図。
【図１０】従来のパルス発生回路の図と動作タイム図である。
【図１１】本発明で発生しようとするパルスを説明する説明図である。
【図１２】従来のパルス発生回路の図と動作タイム図である。
【図１３】従来のパルス発生回路を表す図である。
【図１４】従来のパルス発生回路を表す図である。
【図１５】従来のパルス発生回路を表す図である。
【図１６】従来のパルス発生回路の動作タイム図である。
【図１７】従来のパルス発生回路の課題を説明する図。
【図１８】本発明の第９の実施の形態に係る、図１乃至図９を参照して説明したパルス発生回路を適用して各個に電子回路が実装され機構部によって結合された二つの筐体間での信号の授受を無線通信で行うようにした本発明の実施形態としての電子装置の構成例を表すブロック図である。
【図１９】本発明の第１０の実施の形態に係る、図１８を参照して説明した無線通信をクラムシェル型携帯電話機に適用した例を表す図である。
【図２０】本発明の第１１の実施の形態に係る、本発明による電子装置の実施例の一つである液晶プロジェクタの構成を示す図である。
【符号の説明】
【００９１】
１５０１，１５０２，１５０３，１５０４，１５０５，１５０６，１５０７，１５０８，１５０９，１３０１，１３０２，１３０３，１３０４，１３０５，１３０６，１３０７，１３０８，１３０９…遅延回路を構成するインバータ回路  １０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８，１０９，１１０，１１１…論理積回路  ２０１，２０２…スイッチトランジスタ  ２０３，２０４，４０１，４０２…トランスミッションゲートのトランジスタ  １５１０，１５１１，１５１２，１５１３，１５１４，１５１５，１５１６，１５１７，１５１８，１５１９，１５２０，１５２１，１５２２，１５２３，１５２４，１５２５…スイッチを構成するトランジスタ  １３１０，１３１１，１３１２，１３１３，１３１４，１３１５，１３１６，５０１…ＣＭＬゲート回路  ６０１，７０１…インターフェース回路  ６０２，７０２…スイッチ  １５２９…第１の電位レベルを与えるノード  １５２６…第２の電位レベルを与えるノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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