(57)【要約】【課題】ＬＳＩチップ面積の増加を抑えつつ、電源配線の電圧降下による誤動作を回避することの可能な半導体装置を提供する。【解決手段】半導体基板上に、電源配線１１６を介して接続される複数の回路ブロック１０２と、これら回路ブロックの外部から入力される参照信号に同期したクロック信号を生成する位相同期ループ回路１１０とを備える半導体装置１００において、位相同期ループ回路は、生成される電源電圧の大きさが異なる複数の電源電圧発生回路１２８、１３０、１３２と、これら電源電圧発生回路で生成された電源電圧のうち所望の電源電圧を選択して回路ブロックに供給する電圧選択回路１３４と、を備え、回路ブロックに備わる他の回路ブロックと電源配線を介して相互接続するインターフェース部１１４に、電源電圧発生回路で生成された電源電圧のうち、電圧選択回路で選択された電源電圧が供給されることを特徴とする。【選択図】図２
2007294801.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、電源配線を介して接続される複数の回路ブロックと、該回路ブロックの外部から入力される参照信号に同期したクロック信号を生成する位相同期ループ回路とを備える半導体装置において、
前記位相同期ループ回路は、生成される電源電圧の大きさが異なる複数の電源電圧発生回路と、これら電源電圧発生回路で生成された電源電圧のうち所望の電源電圧を選択して前記回路ブロックに供給する電圧選択回路と、を備え、
前記回路ブロックに備わる他の回路ブロックと前記電源配線を介して相互接続するインターフェース部に、前記電源電圧発生回路で生成された電源電圧のうち、前記電圧選択回路で選択された電源電圧が供給されることを特徴とする半導体装置。
【請求項２】
前記電源電圧発生回路は、該電源電圧発生回路の内部に備わる抵抗素子の抵抗値を調整することにより前記電源電圧の大きさを調整する定電圧発生回路であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電圧選択回路は、前記複数の電源電圧発生回路で生成された電源電圧のうち同時に大きさの異なる２つの電源電圧を選択して、これら電源電圧のうちの一の電源電圧を前記電源配線に供給し、他の電源電圧を前記インターフェース部に備わるＰＭＯＳトランジスタのＮウェル基板に供給することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記抵抗素子は電源電圧発生回路に複数備わり、これら抵抗素子のうちの少なくとも一つの抵抗素子が前記半導体基板の外部に設けられていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に半導体集積回路の各種機能を単一チップに集積するシステムオンチップ（System On Chip;ＳＯＣ）に関する。
【背景技術】
【０００２】
近年の半導体集積回路は、微細化技術の進歩に伴って、ＬＳＩ（Large Scale Integrated）チップの高集積化、低電圧化、高速動作化が進行している。とりわけ、半導体チップ上にシステムの機能を実現するシステムオンチップ（ＳＯＣ）は、回路規模の増大に伴い複雑なシステムを構築することを要求されるため、アナログデジタルコンバータ（Analog Digital Converter；ＡＤＣ）、デジタルアナログコンバータ（Digital Analog Converter；ＤＡＣ）、演算装置（Central Processing Unit；ＣＰＵ）等の多種多様なハードマクロや、ソフトマクロが混在するようになっている。
【０００３】
しかしながら、チップ規模が増大する一方で、環境への配慮、低コスト化の流れにより、可能な限りパッケージサイズを小さくすることや、パッケージピン数を少なくすることも必要になっている。その結果、半導体装置内で外部との信号のやりとりをする端子であるピンの数の抑制が要求され、要求されるシステム機能とのトレードオフから、結果的に十分な電源ピンの本数を確保できないことがある。このような場合、ＬＳＩチップ内部においては、少ない電源ＩＯ（Input/Output）セルによって、チップ内部の各回路ブロックへ電源を供給することになり、とりわけ回路ブロック間の電源配線の引き回しと集中が発生することとなっている。このため、かかる電源配線の引き回しと集中の発生が各電源配線のインピーダンスの増加を引き起こし、回路ブロックで消費される電源電流の増加と共に電圧降下を引き起こしてしまう。この電圧降下は、回路が動作中に増加するため、電源配線の配線抵抗の増加は、チップの誤動作を引き起こす。すなわち、ＬＳＩチップに搭載される各種回路の低電圧化が進み、動作レンジが狭くなっているのにも関わらず、かかる集積回路を備える半導体装置の消費電流は増加し、電源配線の抵抗分による電位降下が相対的に増大しているために、ＬＳＩ内部の各回路ブロックの電源間における電位差が問題になっている。
【０００４】
このような電源配線の電圧降下による誤動作を回避するために、図９に示すように、ＮＭＯＳトランジスタ８１のソースＳとドレインＤを接地線８２に接続し、電源線８３を介して、ゲートＧを電源（図示せず）に接続することで電源容量を増加させて、これにより電源配線による電圧降下を補う半導体集積回路８０がある（例えば、特許文献１参照）。この特許文献１に開示されている半導体集積回路８０では、図９に示すＮＭＯＳトランジスタ８１を容量セルとしてライブラリ登録し、ＬＳＩ内部における配置配線ツールによって電源降下の大きい場所に配置する。
【０００５】
また、電源配線による電圧降下を回避するための別の従来例として、図１０に示すように、チップ外部から電源用ＩＯセルを通して供給される単一の電源をレギュレータによって降圧してチップ内部の各回路ブロックへ電源供給する半導体装置がある（例えば、特許文献２参照）。この特許文献２に開示されている半導体装置９０では、ＩＯエリアＡ１内にレギュレータ回路９１、９２、９３、９４を複数配置し、大規模回路を複数の回路ブロック９５、９６、９７、９８に分割して、別々のレギュレータ９１、９２、９３、９４から分割した各回路ブロック９５、９６、９７、９８へ電源を供給することで電源配線による電圧降下を回避する。すなわち、各回路ブロック間の電源電位の差は、回路ブロック間におけるインターフェース部分で顕著に現れやすいので、電源配線の電圧降下による誤動作を回避するために、レベルシフタをかかるインターフェース部分に挿入することで電位差を補填する方法が使用されていた。
【特許文献１】特開２００３−９２３５０号公報
【特許文献２】特開２００４−２５９８７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示した半導体集積回路では、電源変動が大きい場合、増加する容量値を大きくする必要があるため、チップサイズの増加に繋がる容量の追加自体がリーク電流の増加を引き起こすという欠点がある。換言すると、容量セルを挿入することによって、リーク電流の増加とチップコストの増加が生じてしまう。
【０００７】
また、特許文献２に開示した半導体装置では、半導体内部で構成するレギュレータに供給できる電源供給量に限界があり、回路規模が大きくなると、配置するレギュレータの数が膨大になり、チップ面積や消費電流の増加を引き起こすという欠点がある。換言すると、定電圧供給回路（レギュレータ）を配置して、分割した内部回路へ電源を供給する手法では、大規模チップにおいて配置するレギュレータの数が膨大になり、ＬＳＩチップ全体の消費電流の増加、チップ面積の増加が生じてしまう。
【０００８】
すなわち、従来例における電源電圧降下対策手法では、回路ブロック間のインターフェースにレベルシフタを挿入する必要があるため、チップ面積が増加するという問題点がある。
【０００９】
そこで、本発明は、従来の半導体装置が有する上記問題点に鑑みてなされたものであり、本発明の目的は、ＬＳＩチップ面積の増加を抑えつつ、電源配線の電圧降下による誤動作を回避することの可能な、新規かつ改良された半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明のある実施の態様によれば、半導体基板上に、電源配線を介して接続される複数の回路ブロックと、これら回路ブロックの外部から入力される参照信号に同期したクロック信号を生成する位相同期ループ回路とを備える半導体装置において、位相同期ループ回路は、生成される電源電圧の大きさが異なる複数の電源電圧発生回路と、これら電源電圧発生回路で生成された電源電圧のうち所望の電源電圧を選択して回路ブロックに供給する電圧選択回路と、を備え、回路ブロックに備わる他の回路ブロックと電源配線を介して相互接続するインターフェース部に、電源電圧発生回路で生成された電源電圧のうち、電圧選択回路で選択された電源電圧が供給されることを特徴とする半導体装置が提供される。
【００１１】
このような構成とすることにより、複数の電源回路を有する位相同期ループ回路（ＰＬＬ回路）から、電圧選択回路を介して回路ブロック間を相互接続するインターフェース部の電位を制御する。これによって、回路ブロック間の電源配線の引き回しと集中が発生して、各回路ブロック間における電源電位に差が生じていても、回路ブロック間を相互接続するインターフェース部の電位を制御することにより、電源配線の電圧降下による誤動作を回避し、入出力応答を改善できる。
【００１２】
このとき、上記実施の態様において、電源電圧発生回路は、かかる電源電圧発生回路の内部に備わる抵抗素子の抵抗値を調整することにより電源電圧の大きさを調整する定電圧発生回路であることとしてもよい。
【００１３】
このような構成とすることにより、各電源電圧発生回路に備わる各抵抗素子の抵抗値の比を調整することによって、発生電圧レベルを調整して、異なった電圧を生成することができる。このため、回路ブロック間を相互接続するインターフェース部に所望の大きさの電源電圧を供給することが可能となる。
【００１４】
このとき、上記実施の態様において、電圧選択回路は、複数の電源電圧発生回路で生成された電源電圧のうち同時に大きさの異なる２つの電源電圧を選択して、これら電源電圧のうちの一の電源電圧を電源配線に供給し、他の電源電圧をインターフェース部に備わるＰＭＯＳトランジスタのＮウェル基板に供給することとしてもよい。
【００１５】
このような構成とすることにより、ＰＭＯＳトランジスタの閾値を変更できるので、外部電源のインターフェース部の動作状態に応じて、回路ブロックを備える半導体装置の高速動作と低消費電力化を実現できるようになる。
【００１６】
このとき、上記実施の態様において、抵抗素子は電源電圧発生回路に複数備わり、これら抵抗素子のうちの少なくとも一つの抵抗素子が半導体基板の外部に設けられていることとしてもよい。
【００１７】
このような構成とすることにより、定電圧発生回路となる電源電圧発生回路の出力電圧をＬＳＩ外部から調整することが出来るようになる。
【発明の効果】
【００１８】
以上説明したように本発明によれば、半導体基板上に形成されるＬＳＩに関して、複数の電源電圧発生回路を搭載したＰＬＬ回路から定電圧をハードマクロやソフトマクロ等の相互接続を行う入出力回路の電源配線、特に各回路ブロック間のインターフェース部を構成するＰＭＯＳトランジスタのＮウェル基板に供給することで、ＬＳＩに備わる回路ブロックの電源配線の電圧降下を補い、回路ブロックの安定動作と低消費電力化を実現する。また、従来から電源配線の電圧降下対策において課題であったチップ面積や消費電流の増加といった問題点を解決できる。すなわち、新たに回路の追加を行うことなく、電源電圧の大きさに差がある回路ブロック間のインターフェースの応答を改善することができる。
【発明を実施するための最良の形態】
【００１９】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００２０】
（第１の実施の形態）
まず、本発明の半導体装置の構成について、図面を使用しながら説明する。図１は、本発明における半導体装置の第１の実施の形態の全体構成を説明するための概略概念図であり、図２は、図１に示す本実施の形態の半導体装置に備わる回路ブロックの詳細を説明するためのブロック図である。
【００２１】
図１に示すように、本実施の形態における半導体装置１００は、半導体基板（図示せず）の上に、回路ブロック１０２、ＰＬＬ回路１１０、電源ＩＯセル１０６を備える構成である。この回路ブロック１０２は、ＡＤＣ、ＤＡＣ、ＣＰＵ等のハードマクロ・ブロックや、セミカスタムＬＳＩの一種であるスタンダードセルやロジック回路等のソフトマクロ・ブロックと言った各種マクロ・ブロックがシステムＬＳＩチップ上に形成されて、これらマクロ・ブロックの機能を備えるものである。本実施の形態では、回路ブロック１０２の一端が電源供給用内部配線１０４を介して、外部から供給される電源との入出力を行うインターフェースである電源ＩＯセル１０６と接続されている。一方、回路ブロック１０２の他端は、定電圧供給線１０８を介して、複数の電源電圧発生回路（図示せず）を備えるＰＬＬ（Phase Locked Loop）回路１１０と接続されている。
【００２２】
すなわち、本実施の形態の半導体装置１００に備わる回路ブロック１０２は、外部からの電源のインターフェースとなる電源ＩＯセル１０６を介して供給される以外にも、ＰＬＬ回路１１０に備わる電源電圧発生回路で発生させた電源も供給可能となっている。換言すると、半導体装置１００のパッケージサイズや半導体装置内で外部との信号のやりとりをする端子となるピン数の制限から、十分な数の電源ＩＯセル１０６を確保できない場合に、各回路ブロック間の電源配線の引き回しと集中により発生する電源配線の電圧降下を補うために、外部電源とは別にＰＬＬ回路１１０に備わる電源電圧発生回路で発生させた電源を回路ブロック１０２に別途供給する。
【００２３】
本実施の形態では、回路ブロック１０２は、図２に示すように、電源ＩＯセル１０６を介して外部から供給されている電源を使用する第１回路ブロック１１２と、ＰＬＬ回路１１０に備わる電源電圧発生回路（図示せず）から供給される電源を使用する第２回路ブロック１１４を含む構成である。また、第２回路ブロック１１４は、入出力信号線１１６を介して、回路ブロック１０２の外部に有する他の回路ブロック（図示せず）との信号の伝達を行うインターフェースとしての機能を備える。すなわち、本実施の形態では、ＬＳＩチップ上に形成された各回路ブロック間を接続して信号伝達を行う電源配線となる入出力信号線１１６のインターフェースとなる第２回路ブロック１１４に、ＰＬＬ回路１１０に備わる電源電圧発生回路で生成された電源が供給される。その際に、かかる第２回路ブロック１１４に備わるＰＭＯＳトランジスタのＮウェル基板（図示せず）に、ＰＬＬ回路１１０に備わる電源電圧発生回路で生成された電源が供給される。換言すると、本実施の形態では、第２回路ブロック１１４の他の回路ブロックとのインターフェース部を構成するＰＭＯＳトランジスタの基板電位をＰＬＬ回路内部に備わる電源電圧発生回路で制御することによって、電源配線の電圧降下による誤動作を回避して、各回路ブロック間の入力応答が制御されるようになる。
【００２４】
次に、本実施の形態の半導体装置１００に備わるＰＬＬ回路の構成について図面を使用しながら説明する。図３は、本実施の形態の半導体装置１００に搭載されたＰＬＬ回路１１０の構成を示すブロック図である。
【００２５】
本実施の形態の半導体装置１００に備わるＰＬＬ回路１１０は、外部端子を介して供給される外部クロックに同期した内部クロック（内部回路で使用されるクロック信号）を生成する回路であり、図３に示すように、従来のＰＬＬ回路と同様に、位相比較回路１１８、チャージポンプ回路１２０、ループフィルタ１２２、電圧制御発振回路１２４、および分周回路１２６を備える構成である。本実施の形態では、従来のＰＬＬ回路に対して、直流電源等（図示せず）からの電源電圧ＶＤＤを電圧供給先となるＰＬＬ回路１１０の構成要素である各回路ブロックに安定して供給するための第１の電源電圧発生回路１２８、第２の電源電圧発生回路１３０、および第３の電源電圧発生回路１３２、さらに、電圧選択回路１３４を追加して備える点で異なる。
【００２６】
位相比較器回路１１８は、入力クロックと分周回路１２６からの帰還信号との２つの入力信号の位相を比較し、位相差に比例した幅のパルス信号を出力する。出力されたパルス信号は、後段のチャージポンプ回路１２０によって電流値に変換される。電流値に変換されたチャージポンプ回路１２０の出力信号は、ループフィルタ１２２によって不要な高周波成分やノイズを除去され、アナログ電圧に変換される。変換されたアナログ電圧は、電圧制御発振回路１２４の制御端子へ印加される。電圧制御発振回路１２４は、印加された制御入力信号、すなわちループフィルタ１２２の出力信号の電圧によって発振周波数を制御される。チャージポンプ１２０の出力電圧値が大きければ、発振周波数は高く、チャージポンプ１２０の出力電圧値が小さければ、発振周波数は低くなる。分周回路１２６は、設定された分周比に応じて電源制御発振回路１２４の出力周波数を分周し、分周されたパルス信号は位相比較回路１１８へ入力される。この分周されて位相比較回路１１８に戻るパルス信号は、一般にフィードバッククロックと呼ばれている。ＰＬＬ回路１１０は、このような一連のループを構成するため、入力クロックとフィードバッククロックの位相差が無くなって、かかる２つのクロック信号が同期するように動作する。
【００２７】
第１の電源電圧発生回路１２８は、図３に示すように、出力電圧を第１の電源電圧供給線１３６を介して、位相比較回路１１８と分周回路１２６へ供給すると共に、電圧選択回路１３４にも出力電圧を供給する。第２の電源電圧発生回路１３０は、第２の電源電圧供給線１３８を介して、出力電圧をチャージポンプ回路１２０へ供給すると共に、電圧選択回路１３４にも出力電圧を供給する。第３の電源電圧発生回路１３２は、第３の電源電圧供給線１４０を介して、出力電圧を電圧制御発振回路１２４へ供給すると共に、電圧選択回路１３４にも出力電圧を供給する。電圧選択回路１３４は、これら各電源電圧発生回路１２８、１３０、１３２で生成した定電圧を選択的に外部回路となる回路ブロック１０２へ供給する。
【００２８】
次に、本実施の形態の半導体装置１００に備わる第１〜第３の電源電圧発生回路１２８、１３０、１３２の構成について、図面を使用しながら説明する。図４は、本実施の形態の半導体装置に備わる電源電圧発生回路１２８（１３０、１３２）の構成の一例を示す回路ブロック図である。
【００２９】
本実施の形態における電源電圧発生回路１２８（１３０、１３２）は、図４に示すように、直流電源等（図示せず）からの電源電圧ＶＤＤを電圧供給先となる各回路ブロックに安定して供給する定電圧発生回路である。電源電圧発生回路１２８（１３０、１３２）は、演算増幅器となるオペアンプＯＰ１、出力ドライバを構成するＰＭＯＳトランジスタＭ１、および抵抗素子Ｒ１、Ｒ２、Ｒａ、Ｒｂを備えている。
【００３０】
電源電圧発生回路１２８（１３０、１３２）に備わるオペアンプＯＰ１では、かかるオペアンプＯＰ１の出力端子がＰＭＯＳトランジスタＭ１のゲート電極に接続され、反転入力端子ｉｎｍ（−）には、電源電圧ＶＤＤを抵抗素子Ｒａ、Ｒｂで分割することにより電圧値が調整された基準電圧が印加され、非反転入力端子ｉｎｐ（＋）には、電源電圧発生回路１２８（１３０、１３２）に備わるＰＭＯＳトランジスタＭ１のソース電極から出力される出力電圧を抵抗素子Ｒ１、Ｒ２で分割することにより電圧値を調整した電圧が印加され、抵抗素子Ｒ１、Ｒ２の分割電圧が基準電圧に等しくなるように制御される。
【００３１】
本実施の形態の電源電圧発生回路１２８（１３０、１３２）は、目標値と出力値を比較した結果によって制御対象を制御する負帰還回路構成になっており、オペアンプＯＰ１の反転入力端子ｉｎｍと非反転入力端子ｉｎｐは、仮想接地状態になるため、両端子ｉｎｍ、ｉｎｐ共に、電圧レベルは、電源電圧ＶＤＤの電圧値をｖｄｄ（Ｖ）とすると、ｖｄｄ／２（Ｖ）になる。従って、抵抗素子Ｒ１、Ｒ２の抵抗値をｒ１：ｒ２の比にすると、電源電圧供給線１３６（１３８、１４０）の電圧レベルは、非反転入力端子ｉｎｐの電圧の（ｒ１＋ｒ２）／ｒ２倍になる。このため、例えば、抵抗素子Ｒａ、Ｒｂの抵抗値を１：１の比にすると、オペアンプＯＰ１の反転入力端子ｉｎｍの電圧は、ｖｄｄ／２（Ｖ）になり、電源電圧供給線１３６（１３８、１４０）から供給される電圧レベルは、[ｖｄｄ＊（ｒ１＋ｒ２）／ｒ２]／２（Ｖ）になる。
【００３２】
このように、本実施の形態では、電源電圧発生回路１２８、１３０、１３２は、各電源電圧発生回路１２８、１３０、１３２に備わる各抵抗素子Ｒａ、Ｒｂ、Ｒ１、Ｒ２の抵抗比を調整することによって、発生電圧レベルを調整して、異なった電圧を生成することが可能となる。
【００３３】
次に、本実施の形態の半導体装置１００に備わる電圧選択回路１３４の構成について、図面を使用しながら説明する。図５は、本実施の形態における電圧選択回路１３４の構成を説明するためのブロック図であり、(ａ)は本実施の形態の電圧選択回路１３４の全体構成を示すブロック図の一例であり、(ｂ)は(ａ)に配置されるＣＭＯＳパスゲート回路の回路構成例を示すブロック図である。
【００３４】
図５(ａ)に示すように、本実施の形態の電圧選択回路１３４には、第１、第２、および第３電源電圧発生回路１２８、１３０、１３２の出力に接続されるＣＭＯＳパスゲート回路１５０（１５０ａ、１５０ｂ、１５０ｃ）が各電源電圧発生回路１２８、１３０、１３２に対応するように、設けられている。すなわち、第１、第２、および第３ＣＭＯＳパスゲート回路１５０ａ、１５０ｂ、１５０ｃの入力は、それぞれの電源電圧発生回路１２８、１３０、１３２の出力に接続され、各ＣＭＯＳパスゲート回路１５０ａ、１５０ｂ、１５０ｃの出力は、定電圧供給線１０８へ共通接続される。また、ＣＭＯＳパスゲート回路１５０ａ、１５０ｂ、１５０ｃは、制御信号線１５２（１５２ａ、１５２ｂ、１５２ｃ）を介して、電圧選択回路１３４の外部に有する他のコントロール回路（図示せず）から制御信号入力端子ＥＮに制御信号を入力することによって、それぞれ独立して制御される。
【００３５】
電圧選択回路１３４に備わるＣＭＯＳパスゲート回路１５０は、図５（ｂ）に示すように、ＰＭＯＳトランジスタＭＸＰとＮＭＯＳトランジスタＭＸＮを備え、ＰＭＯＳトランジスタＭＸＰのソース電極（またはドレイン電極）とＮＭＯＳトランジスタＭＸＮのドレイン電極（またはソース電極）を入力端子ＩＮに接続し、ＰＭＯＳトランジスタＭＸＰのドレイン電極（またはソース電極）とＮＭＯＳトランジスタＭＸＮのソース電極（またはドレイン電極）を出力端子ＯＵＴに接続する構成である。また、ＰＭＯＳトランジスタＭＸＰのゲート電極は第１インバータ１５４の出力端子に接続され、ＮＭＯＳトランジスタＭＸＮのゲート電極は第２インバータ１５６の出力端子に接続される。なお、ＮＭＯＳトランジスタＭＸＮのゲート電極は、制御信号入力端子ＥＮと直接接続してもよい。
【００３６】
このとき、第１および第２インバータ１５４、１５６とＰＭＯＳトランジスタＭＸＰのＮウェルの電位は、各ＣＭＯＳパスゲート回路１５０ａ、１５０ｂ、１５０ｃに対応する電源電圧発生回路１２８、１３０、１３２の電源電圧ＶＤＤから供給される。このような構成にすると、例えば、制御信号入力端子ＥＮに電源電圧ＶＤＤが印加されると、ＰＭＯＳトランジスタＭＸＰ、ＮＭＯＳトランジスタＭＸＮの双方共にオン状態になるため、電源電圧発生回路１２８、１３０、１３２から供給される電圧レベルは、劣化することなく各ＣＭＯＳパスゲート回路１５０ａ、１５０ｂ、１５０ｃの出力端子ＯＵＴへ伝達される。このため、制御信号入力端子ＥＮにグランドレベルの制御信号が供給されると、ＰＭＯＳトランジスタＭＸＰ、ＮＭＯＳトランジスタＭＸＮの双方共にオフ状態になるため、各電源電圧発生回路１２８、１３０、１３２から供給される電圧レベルは伝達されなくなる。これにより、図５(ａ)に示す、制御信号線１５２（１５２ａ、１５２ｂ、１５２ｃ）を介して制御信号入力端子ＥＮに入力される制御信号を制御することによって、第１、第２、および第３電源電圧発生回路１２８、１３０、１３２から所望の電圧レベルを選択的に定電圧供給線１０８へ伝達できる。例えば、第１制御信号線１５２ａを介して入力される制御信号がＨｉｇｈ、第２および第３制御信号線１５２ｂ、１５２ｃを介して入力される制御信号がＬｏｗであれば、第１の電源電圧発生回路１２８の供給電圧が定電圧供給線１０８へ伝達される。
【００３７】
このように、本実施の形態では、電圧選択回路１３４によって、ＰＬＬ回路１１０の内部に備わる各電源電圧発生回路１２８、１３０、１３２で生成された異なる大きさの電源電圧のうち、所望の電源電圧がＰＬＬ回路１１０の外部回路となる回路ブロック１０２へ選択的に供給されるように構成される。換言すると、半導体装置１００に備わる回路ブロック１０２の動作保障として、大きさの異なる複数の電源電圧を状況に応じて選択的に回路ブロック１０２に供給できるように構成されている。
【００３８】
大きさの異なる複数の電源電圧を状況に応じて選択的に回路ブロック１０２に供給する動作について、例えば、第１の電源電圧発生回路１２８において１．２Ｖの電源電圧を、第２の電源電圧発生回路１３０において１．３Ｖの電源電圧を、第３の電源電圧発生回路１３２において１.４Ｖの電源電圧をそれぞれ生成したときに、電源ＩＯセル１０６から１．２Ｖの電圧が電源供給用内部配線１０４を介して第１回路ブロック１１２に供給されている場合を一例として以下で説明する。
【００３９】
第１回路ブロック１１２の電源ＩＯセル１０６に近い領域に有する第１回路ブロック１１２においては、１．２Ｖの外部電源が正確に印加されていると考えられ、外部電源から離れた場所に有する第２回路ブロック１１４では、双方の回路ブロック１１２、１１４間に設けられている回路素子が動作して、例えば、１０ｍＡの電源電流を消費し、電源ＩＯセル１０６から２０Ωの配線抵抗が電源線に存在した場合には、２００ｍＶの電位降下が発生するので、第２回路ブロック１１４には１Ｖの電圧しか供給されなくなる。半導体装置１００の設計段階では、第１回路ブロック１１２は１．２Ｖの電源電圧が供給されれば正確に動作するように動作するため、外部電圧と同じ大きさの電源電圧を供給する第１の電源電圧発生回路１２８から電源電圧を供給すれば、第２回路ブロック１１４も正常に動作するようになる。
【００４０】
また、半導体装置１００の更なる動作保障として、例えば、第１回路ブロック１１２の動作にマージンが少ない場合や、設計時より速い速度で半導体装置１００を動作させたい場合には、外部電源より大きい電圧を供給する必要がある。このため、例えば、この電源供給用内部配線１０４に電圧降下が発生して遅延による誤動作した場合には、第２回路ブロック１１４に供給する電源として各電源電圧発生回路１２８、１３０、１３２のうちから、電圧降下した第１回路ブロック１１２に供給される電源の電源電圧より大きい好適な電源電圧を供給する第２の電源電圧発生回路１３０で生成した電源電圧１．３Ｖを選択する。このように、電圧降下した第１回路ブロック１１２に供給される電源の電源電圧より大きい電源電圧を、ＰＬＬ回路１１０に備わる各電源電圧発生回路１２８、１３０、１３２から選択して電源電圧のインターフェース部分となる第２回路ブロック１１４に供給することによって、第２回路ブロック１１４の入出力信号の伝播速度を上昇させて、第１回路ブロック１１２の遅延した動作を補って、回路ブロック１０２全体を正常動作させることが実現される。
【００４１】
上述した構成にすることにより、システムオンチップ等のＩＯピン数を制限される傾向にある大規模な半導体集積回路において、電源ＩＯセル１０６を介して外部電源から電源電圧が供給される第１回路ブロック内部における電源電圧が一定でなくなり、チップにおいて電源電圧降下が発生して、回路の伝播速度が遅くなって誤動作した場合に、回路ブロック同士の接続部分であるインターフェース回路の動作速度を向上させることによって、回路ブロック内部の動作を安定させることが出来るようになる。
【００４２】
このため、上述した特許文献１のような半導体集積回路の電源容量の追加においては、チップ面積の増加、スタンバイ電流の増加といった欠点を解消することが出来る。すなわち、本実施の形態では、スタンバイ時には定電圧発生回路から供給する電圧レベルを下げることが可能となり、タイミングにマージンがある場合には、電源ＩＯセルから供給される電圧レベルより下げることも可能となるため、動作保障を行うと同時に低消費電力化も実現できるようになる。
【００４３】
また、上述した特許文献２に開示された半導体装置の構成と比較すると、本実施の形態においては、回路ブロックの入力出力部分のインターフェース回路のみに定電圧供給回路(レギュレータ)から電源を供給するため、回路ブロック全てにレギュレータから供給する特許文献２に開示された半導体装置とは構成が異なる。すなわち、特許文献２に開示された半導体装置では、内部回路全体にレギュレータから電源供給を行うため、回路規模が大きくなった場合、配置するレギュレータの数が増大する欠点があったが、本実施の形態では、回路ブロック同士を接続するインターフェース部分の回路のみレギュレータから供給するため、ＰＬＬ回路内部に配置するレギュレータ数を増やす必要がなくなる。
【００４４】
（第２の実施の形態）
次に、本発明の半導体装置の第２の実施の形態の構成について、図面を使用しながら説明する。図６は、本実施の形態の半導体装置に備わる電圧選択回路の構成を示すブロック図であり、図７は、本実施の形態の半導体装置に備わる回路ブロックの詳細を説明するためのブロック図である。なお、本実施の形態では、半導体装置に備わるＰＬＬ回路および電源電圧発生回路の構成は、第１の実施の形態と同様であるので、かかる説明は省略する。
【００４５】
図６に示すように、本実施の形態は、第１の実施の形態の半導体装置１００に備わる電圧選択回路１３４の構成に変更を加えたものである。すなわち、本実施の形態における電圧選択回路２３４は、第１、第２、第３の電源電圧発生回路１２８、１３０、１３２から電源電圧供給線１３６、１３８、１４０を介して供給された電源電圧のうち、複数の電源電圧を回路ブロック２０２に供給可能な構成となっている。すなわち、本実施の形態は、電圧選択回路２３４から２種類の定電圧である電源電圧をそれぞれ第１定電圧供給線２０８および第２定電圧供給線２０９を介して独立して次段に有する回路ブロック２０２に供給できるようにしたものである。
【００４６】
また、本実施の形態は、第１の実施の形態の半導体装置１００に備わる電圧選択回路１３４の構成変更に伴い、ＰＬＬ回路１１０に備わる電源電圧発生回路１２８、１３０、１３２から供給される電源を使用する第２回路ブロック１１４の構成も変更される。すなわち、本実施の形態における回路ブロック２０２に含まれる第２回路ブロック２１４は、図７に示すように、回路ブロック２０２の外部に有する他の回路ブロック（図示せず）との入出力信号、換言すると回路ブロック間の入出力信号を伝達するインターフェース回路の電源配線とＰＭＯＳトランジスタのＮウェル基板に、第１定電圧供給線２０８および第２定電圧供給線２０９を介して、別々の電圧を供給できるようにしたものである。ＰＭＯＳトランジスタのソース電位と基板電位（Ｎウェル電位）に別々の電位を印加することで、第１の実施の形態のようにソースと基板と同電位（通常電源電圧）に印加した場合と比較し、ＰＭＯＳトランジスタの閾値を変更できる。このため、Ｎウェル基板の電位をソースの電位より高くした場合には、かかる閾値は高くなり、Ｎウェル基板の電位をソースの電位より低くした場合には、かかる閾値は低くなる。
【００４７】
これにより、例えば、電源ＩＯセル１０６を介して外部から供給されている電源を使用する第１回路ブロック２１２の部分が１．２Ｖの電源電圧で動作し、ＰＬＬ回路の第１の電源線１３６が１．２Ｖ、第２の電源線１３８が１．１Ｖ、第３の電源線１４０が１．３Ｖであるときに、第１回路ブロック２１２の部分が動作するときは、ＰＬＬ回路１１０の第１の電源電圧発生回路１２８から第１の電源電圧供給線１３６を介して、１．２Ｖの電圧を第２回路ブロック２１４の電源線に供給し、ＰＬＬ回路１１０の第２の電源電圧発生回路１３０から第２の電源電圧供給線１３８を介して、１．１Ｖの電圧を第２回路ブロック２１４のＮウェルに供給して、第２回路ブロック２１４のＰＭＯＳトランジスタの閾値を下げて高速動作させる。一方、第１回路ブロック２１２の部分がスタンバイ状態(不活性状態)の場合には、ＰＬＬ回路１１０の第３の電源電圧発生回路１３２から第３の電源電圧供給線１４０を介して、１．３Ｖの電圧を第２回路ブロック２１４のＮウェルに供給して、この第２回路ブロック２１４のＰＭＯＳトランジスタの閾値を上げてスタンバイリーク電流を下げる。
【００４８】
すなわち、本実施の形態では、回路ブロック間の入出力信号を伝達するインターフェース回路の電源配線とＰＭＯＳトランジスタのＮウェル基板に、ＰＬＬ回路内部に備わる各電源電圧発生回路１２８、１３０、１３２から別々の電圧を供給することによって、電源ＩＯセル１０６を介して外部電源を使用する第１回路ブロック２１２の動作状態に対応して、回路ブロック２０２を備える半導体装置の高速動作と低消費電力化を実現できるようになる。また、本実施の形態も第１の実施の形態と同様に、電源配線の電圧降下による誤動作を回避して、各回路ブロック間の入力応答を制御することができ、かつ、従来例（特許文献１、特許文献２）に対する効果も有する。
【００４９】
（第３の実施の形態）
次に、本発明の半導体装置の第３の実施の形態の構成について、図面を使用しながら説明する。図８は、本発明の第３の実施形態の半導体装置に備わる電源電圧発生回路の構成の一例を示す回路ブロック図である。なお、本実施の形態では、半導体装置に備わる回路ブロックおよびＰＬＬ回路の構成は、第１の実施の形態と同様であるので、かかる説明は省略する。
【００５０】
電源電圧発生回路３２８（３３０、３３２）は、図８に示すように、直流電源等（図示せず）からの電源電圧ＶＤＤを電圧供給先となる各回路ブロックに安定して供給する定電圧発生回路である。電源電圧発生回路３２８（３３０、３３２）は、演算増幅器となるオペアンプＯＰ１、出力ドライバを構成するＰＭＯＳトランジスタＭ１、および抵抗素子Ｒ１、Ｒｘ、Ｒａ、Ｒｂを備えている。
【００５１】
第１の実施の形態と同様に、本実施の形態では、電源電圧発生回路３２８（３３０、３３２）に備わるオペアンプＯＰ１では、かかるオペアンプＯＰ１の出力端子がＰＭＯＳトランジスタＭ１のゲート電極に接続され、反転入力端子ｉｎｍ（−）には、電源電圧ＶＤＤを抵抗素子Ｒａ、Ｒｂで分割することにより電圧値が調整された基準電圧が印加され、非反転入力端子ｉｎｐ（＋）には、電源電圧発生回路３２８（３３０、３３２）に備わるＰＭＯＳトランジスタＭ１のソース電極から出力される出力電圧を抵抗素子Ｒ１、Ｒｘで分割することによって電圧値の大きさを調整した電圧が印加され、抵抗素子Ｒ１、Ｒｘの分割電圧が基準電圧に等しくなるように制御される。かかるＰＭＯＳトランジスタＭ１のソース電極からの出力電圧の大きさを調整する抵抗素子Ｒ１、Ｒｘのうち、本実施の形態では、抵抗素子ＲｘをＬＳＩ外部に配置した構成である。なお、図８に示す本実施の形態は一例であり、抵抗素子Ｒ１、Ｒａ、ＲｂもＬＳＩ外部へ配置する構成としても良い。
【００５２】
このように、本実施の形態では、電源電圧発生回路３２８（３３０、３３２）は、各電源電圧発生回路３２８（３３０、３３２）に備わる各抵抗素子Ｒａ、Ｒｘ、Ｒ１、Ｒ２の抵抗比を調整することによって、発生電圧レベルを調整して、異なった電圧を生成することが可能となる。とりわけ、抵抗ＲｘをＬＳＩ外部に配置することにより、定電圧発生回路となる電源電圧発生回路３２８（３３０、３３２）の出力電圧をＬＳＩ外部から調整することが出来るようになる。また、本実施の形態も第１の実施の形態、第２の実施の形態の項で説明したのと同様に従来例（特許文献１、特許文献２）に対する効果がある。
【００５３】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【００５４】
例えば、上記の各実施の形態では、ＰＬＬ回路内の電源電圧発生回路の個数が合計で３つであるが、ＰＬＬ回路内に配置される電源電圧発生回路が複数設けられ、各電源電圧発生回路で発生させる電源電圧の大きさが異なるものであれば、かかる個数は３つに限定されず、ＰＬＬ回路内に配置される電源電圧発生回路が２つまたは４つ以上設置する構成としてもよい。
【産業上の利用可能性】
【００５５】
本発明は、ＰＬＬ回路を搭載した半導体装置に適用可能であり、特にＰＬＬ回路内部に電源電圧発生回路を備えるＬＳＩに適用可能である。
【図面の簡単な説明】
【００５６】
【図１】本発明における半導体装置の第１の実施の形態の全体構成を説明するための概略概念図である。
【図２】図１に示す同実施の形態の半導体装置に備わる回路ブロックの詳細を説明するためのブロック図である。
【図３】同実施の形態の半導体装置に搭載されたＰＬＬ回路の構成を示すブロック図である。
【図４】同実施の形態の半導体装置に備わる電源電圧発生回路の構成の一例を示す回路ブロック図である。
【図５】同実施の形態における電圧選択回路の構成を説明するためのブロック図であり、(ａ)は同実施の形態の電圧選択回路の全体構成を示すブロック図の一例であり、(ｂ)は(ａ)に配置されるＣＭＯＳパスゲート回路の回路構成例を示すブロック図である。
【図６】本発明の第２の実施形態の半導体装置に備わる電圧選択回路の構成の詳細を説明するためのブロック図である。
【図７】同実施の形態の半導体装置に備わる回路ブロックの詳細を説明するためのブロック図である。
【図８】本発明の第３の実施形態の半導体装置に備わる電源電圧発生回路の構の一例を示す回路ブロック図である。
【図９】特許文献１に開示された半導体集積回路の構成を示す図である。
【図１０】特許文献２に開示された半導体装置のブロック図である。
【符号の説明】
【００５７】
１００      半導体装置
１０２      回路ブロック
１１０      位相同期ループ回路（ＰＬＬ回路）
１１４      インターフェース部（第２回路ブロック）
１１６      電源配線（入出力信号線）
１２８      第１の電源電圧発生回路
１３０      第２の電源電圧発生回路
１３２      第３の電源電圧発生回路
１３４      電圧選択回路
Ｒ１、Ｒ２、Ｒａ、Ｒｂ、Ｒｘ    抵抗素子
Ｍ１        ＰＭＯＳトランジスタ
【図１】
2007294801.tif 000003
【図２】
2007294801.tif 000004
【図３】
2007294801.tif 000005
【図４】
2007294801.tif 000006
【図５】
2007294801.tif 000007
【図６】
2007294801.tif 000008
【図７】
2007294801.tif 000009
【図８】
2007294801.tif 000010
【図９】
2007294801.tif 000011
【図１０】
2007294801.tif 000012