(57)【要約】【課題】一対の素子間の比精度を向上し、差動回路のオフセット電圧不良を低減する。【解決手段】差動増幅回路を構成する一対のＭＯＳトランジスタＱ１、Ｑ２および一対の抵抗Ｒ１、Ｒ２の素子を備えている。これら素子はそれぞれが絶縁分離されて半導体基板１の主面上に形成されており、プラスチックパッケージ３で覆われている。また、それら素子の平面形状は角部５ａが直角の三角形状である。ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２は、それぞれの角部５ａの対辺が向かい合って配置されている。同様に、抵抗Ｒ１と抵抗Ｒ２とは、それぞれの角部５ａの対辺が向かい合って配置されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の主面上に形成され、差動回路を構成する互いに同一特性の第１素子と第２素子とを備えた半導体装置であって、
前記第１素子および前記第２素子の平面形状は、直角三角形状であり、
前記第１素子および前記第２素子は、それぞれが互いに絶縁分離されて、かつ前記直角三角形状の斜辺が向かい合って配置されており、
前記半導体基板は、プラスチックパッケージで覆われていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１素子および前記第２素子は、ＭＯＳトランジスタ、抵抗、またはコンデンサであることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記直角三角形状の角部が、円弧状であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記直角三角形状の角部に配置される前記第１素子および前記第２素子のコンタクトの平面形状が、前記直角三角形状と相似していることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において,
前記第１素子と前記第２素子との間を電気的に接続する複数の配線のぞれぞれは、同一形状であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、差動回路を備えた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置には、微小信号を扱う回路として、例えば差動回路が利用されている。例えば特性を揃えたペアのトランジスタを対称に接続し、それぞれの入力端子に加わる電圧の差を増幅して取り出す差動増幅回路があげられる。
【０００３】
実際の差動増幅回路では、トランジスタ（回路素子）の特性バラツキ等によって、入力電圧を短絡した場合であっても出力電圧（オフセット電圧）が発生する。
【０００４】
特開２０００−２０８７１０号公報（特許文献１）では、ペアトランジスタの特性を一致させるために、半導体基板上に互いに同特性で同サイズを有する一対のトランジスタを対称配置する技術が開示されている。
【特許文献１】特開２０００−２０８７１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図８は、本発明者が検討した差動増幅回路の回路図である。図８に示すように、一対のＭＯＳ（Metal Oxide Semiconductor）トランジスタＱ１、Ｑ２および一対の抵抗Ｒ１、Ｒ２から差動増幅回路が構成されている。この差増増幅回路は、ＭＯＳトランジスタＱ１、Ｑ２のソース同士を結合し、これに定電流源を接続した回路であり、２つの入力端子Ｖｉ１、Ｖｉ２間の電位差を増幅して、出力端子Ｖｏ１、Ｖｏ２から取り出す差動回路である。なお、ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２とは同一特性であり、また抵抗Ｒ１と抵抗Ｒ２とは同一特性である。
【０００６】
このような差動増幅回路において、一対のＭＯＳトランジスタや一対の抵抗の一対の素子（第１素子と第２素子とからなるペア素子）間の比精度が低下（悪化）した場合、オフセット電圧不良が多発する問題が生じる。比精度を向上するために、差動増幅回路が形成される半導体基板の特定の結晶方向に素子を揃えて配置すること、および素子間を結ぶ金属配線をクロスさせることなどの対策が考えられる。このような対策を行ったとしても、素子の平面形状が四角形状の場合、一対の素子は隣接する素子からの電界の影響が相違して特性がばらつきやすい。さらに、半導体装置の高集積化に伴い、隣接する素子からの電界の影響をより受けやすくなりやすい。
【０００７】
また、図８の差動増幅回路は、半導体基板の主面に形成され、さらに、半導体基板はプラスチックパッケージで覆われる。パッケージ化された半導体基板の主面上の素子には、応力が働いてしまうが、この影響を受けて差動増幅回路を構成するような一対の素子間の比精度が低下してしまう。特に、信頼性試験において、チップへの応力に起因した特性変動が発生し、比精度が低下してしまう。すなわち、一対の素子間の比精度が低下することによって、オフセット電圧不良が多発する。
【０００８】
本発明の目的は、一対の素子間の比精度を向上することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明による半導体装置は、差動回路を構成する互いに対をなす素子を備えている。これら素子はそれぞれが絶縁分離されて半導体基板の主面上に形成されており、プラスチックパッケージで覆われている。また、それら素子の平面形状は角部が直角の三角形状（直角三角形状）である。これら素子は、それぞれの角部の対辺（斜辺）が向かい合って配置されている。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
本発明の半導体装置によれば、差動回路のオフセット電圧不良を低減することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
本発明の実施の形態に係る差動増幅回路を備えた半導体装置を図１〜図３を参照して説明する。図１は、本発明の実施の形態に係る差動増幅回路を備えた半導体装置を模式的に示す平面図である。図２は、本実施の形態で示す素子およびそのコンタクトの平面形状の一例を示す説明図であり、一対の素子として抵抗Ｒ１、Ｒ２を例示している。図３は、本実施の形態で示す素子およびそのコンタクトの平面形状の他の一例を示す説明図であり、一対の素子として抵抗Ｒ１、Ｒ２を例示している。なお、本発明の実施の形態に係る差動増幅回路の回路図は、前述した図８の回路図と同様であるので、その説明は省略する。
【００１６】
図１に示すように、半導体基板１の主面上には、周知の製造技術によって、互いに対をなすＭＯＳ（Metal Oxide Semiconductor）トランジスタＱ１、Ｑ２、および互いに対をなす抵抗Ｒ１、Ｒ２の一対の素子（第１素子と第２素子とからなるペア素子）が複数形成（配置）されている。これらＭＯＳトランジスタＱ１、Ｑ２および抵抗Ｒ１、Ｒ２は例えばＳＴＩ（Shallow Trench Isolation）などの絶縁分離部２によって絶縁分離されている。また、ＭＯＳトランジスタＱ１、Ｑ２、抵抗Ｒ１、Ｒ２が形成された半導体基板１は、例えばＤＩＬＰなどのプラスチックパッケージ３によって覆われている。なお、ＭＯＳトランジスタＱ１、Ｑ２は共に同一の特性のＭＯＳトランジスタであり、また、抵抗Ｒ１、Ｒ２は共に同一特性の抵抗である。
【００１７】
ＭＯＳトランジスタＱ１、Ｑ２、抵抗Ｒ１、Ｒ２の素子の平面形状は、図１に示すように、１つの角部５ａが直角で、他の角部５ｂが鋭角の三角形状（直角三角形状）である。さらに、ＭＯＳトランジスタＱ１、Ｑ２で構成する一対の素子は、それぞれの角部５ａの対辺（斜辺）が向かい合って配置されている。また、抵抗Ｒ１、Ｒ２で構成する一対の素子は、それぞれの角部５ａの対辺（斜辺）が向かい合って配置されている。このように一対の素子が対称的に配置されるので、素子間の比精度を向上することができる。言い換えると、素子間の比精度のバラツキを抑制することができる。
【００１８】
ここで、図２に示す三角形状である素子の角部５は、円弧状であっても良い。このように角部５を円弧状にすることによって、角部５の製造マージンを拡大することができ、また、プラスチックパッケージ３に覆われた場合であっても、素子に発生する応力を緩和することができる。
【００１９】
また、コンタクト４の平面形状を図２のように一般的な四角形状ではなく、図３に示すように、素子の平面形状と相似した三角形状としても良い。すなわち、角部５の形状にあわせたコンタクト４の形状とすることによって、コンタクト抵抗のバラツキを抑制することができる。
【００２０】
また、プラスチックパッケージ３に覆われた場合であっても、一対の素子が対称的に配置されているので、それぞれの素子に同じ応力が発生し、素子間の比精度に与える影響を低減することができる。すなわち、半導体基板１がプラスチックパッケージ３に覆われた場合であっても、一対の素子間の比精度を向上することができる。言い換えると、素子間の比精度のバラツキを抑制することができる。
【００２１】
また、例えば、複数の差動増幅回路が並んで配置される場合、対をなすＭＯＳトランジスタＱ１、Ｑ２、および抵抗Ｒ１、Ｒ２は、それぞれ周囲の素子の配置および構造がほぼ近似することになるため、対をなす素子の比精度のバラツキを抑制することができる。また、素子の平面形状を三角形状とすることによって、半導体基板の主面の単位面積当たりの１つの素子の占有率を低減することができるため、半導体装置の高集積化を達成することもできる。
【００２２】
したがって、一対の素子間の比精度を向上することによって、差動増幅回路のオフセット電圧不良を低減することができる。また、一対の素子間の比精度のバラツキを抑制することによって、ＭＯＳトランジスタＱ１、Ｑ２、抵抗Ｒ１、Ｒ２などの一対の素子の製造プロセスにおける寸法バラツキが少なく設計どおりの所望の特性を有する差動増幅回路を得ることができる。
【００２３】
次に、前述した素子間の接続および配置について図４〜図７を参照して説明する。図４〜図６は、本実施の形態で示す素子間の接続の一例を示す説明図である。図７は、本実施の形態で示す素子の配置の一例を示す説明図である。なお、ここでは、素子として４つの抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４をあげて説明するが、本実施の形態に係る半導体装置は、４つの素子に限らず、多数の素子から構成されても良い。また、素子としては抵抗に限らず、ＭＯＳトランジスタであっても良い。
【００２４】
前述と同様に、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４は、それぞれ絶縁分離されて半導体基板の主面上に形成された素子であり、それぞれが特性において同一であり、また平面形状において１つの角部５ａが直角の三角形状である。また、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の角部５ｂには、コンタクト４が形成されている。また、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４が形成された半導体基板は、プラスチックパッケージで覆われている。
【００２５】
図４〜図６に示すように、抵抗Ｒ１、Ｒ２で構成する一対の素子、および抵抗Ｒ３、Ｒ４で構成する一対の素子は、それぞれの角部５ａの対辺（斜辺）が向かい合って配置されている。このように一対の素子が対称的に配置されるので、素子間の比精度を向上することができる。言い換えると、素子間の比精度のバラツキを抑制することができる。また、プラスチックパッケージに覆われた場合であっても、素子に発生する応力を緩和することができる。
【００２６】
また、抵抗Ｒ１と抵抗Ｒ３とは、それぞれのコンタクト４を介して例えばＡｌ（アルミニウム）などの金属からなる配線６ａによって電気的に接続されている。また、抵抗Ｒ２と抵抗Ｒ４とは、それぞれのコンタクト４を介して例えばＡｌ（アルミニウム）などの金属からなる配線６ｂによって電気的に接続されている。
【００２７】
ここで、これら配線６ａおよび配線６ｂを同一形状（長さ、幅、厚さ）の配線（等価配線）とすることによって、素子間の比精度を向上することができる。このように抵抗Ｒ１、Ｒ２で構成する一対の素子と抵抗Ｒ３、Ｒ４で構成する一対の素子との間に、等価配線を適用することによって、素子間の比精度を向上することができる。
【００２８】
また、図７では、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４は、それぞれの角部５ａが隣接して配置されている。このように抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４が密集して対称的に配置することによっても、素子間の比精度を向上することができる。言い換えると、素子間の比精度のバラツキを抑制することができる。また、プラスチックパッケージに覆われた場合であっても、素子に発生する応力を緩和することができる。
【００２９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３０】
例えば、前記実施の形態では、差動回路として差動増幅回路を適用した場合について説明したが、同一特性の複数の素子から構成される回路にも適用することができる。例えば、レジスタを構成するフリップフロップ回路のような対称的な回路にも適用することができる。
【００３１】
また、前記実施の形態では、素子としてＭＯＳトランジスタおよび抵抗を適用した場合について説明したが、コンデンサ、ダイオード、バイポーラトランジスタなどの素子にも適用することができる。
【産業上の利用可能性】
【００３２】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態に係る差動増幅回路を備えた半導体装置を模式的に示す平面図である。
【図２】本実施の形態で示す素子およびそのコンタクトの平面形状の一例を示す説明図である。
【図３】本実施の形態で示す素子およびそのコンタクトの平面形状の一例を示す説明図である。
【図４】本実施の形態で示す素子間の接続の一例を示す説明図である。
【図５】本実施の形態で示す素子間の接続の一例を示す説明図である。
【図６】本実施の形態で示す素子間の接続の一例を示す説明図である。
【図７】本実施の形態で示す素子の配置の一例を示す説明図である。
【図８】本発明者が検討した差動増幅回路の回路図である。
【符号の説明】
【００３４】
１      半導体基板
２      絶縁分離部
３      プラスチックパッケージ
４      コンタクト
５、５ａ、５ｂ  角部
６、６ａ、６ｂ  配線
Ｑ１、Ｑ２  ＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007142072.tif 000009
【図８】
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