(57)【要約】【課題】多数のマスタの間でメモリ装置へのアクセスを調停する方法と装置を提供する。【解決手段】多数のマスタは、ソフトウェアを使ってそれらのうち、SDRAMのような共有メモリ装置に、アクセス及びインターフェースを調停する。マスタは、共有メモリ装置で命令の衝突、リフレッシュ欠乏、及び/またはミッシングプリチャージ動作を防止するためにMRS(mode register set)命令及びPALL(pre-charge all)命令のような付加的な命令を発生させる。【選択図】図５
2007095054.tif 000002
【特許請求の範囲】
【請求項１】
メモリ装置へのアクセスを有する選択されたマスタがアクセス指示を受信する段階と、
前記選択されたマスタが、前記アクセス指示を受けるとき、前記メモリ装置によって実行されるアクティブ命令と以前の命令との衝突を防止するために、前記アクティブ命令を発生させる前に所定の設定命令を発生させる段階と、を備えることを特徴とする複数のマスタの間でメモリ装置へのアクセスを調停する方法。
【請求項２】
前記メモリ装置が、前記アクティブ命令と前記以前の命令との間にタイミングマージンを発生させるために、前記アクティブ命令を実行する前に前記所定の設定命令を実行する段階をさらに備えることを特徴とする請求項１に記載の方法。
【請求項３】
前記所定の設定命令は、前記選択されたマスタのデータプロセッサによって発生することを特徴とする請求項２に記載の方法。
【請求項４】
前記以前の命令は、前記選択されたマスタが前記アクセス指示を受信する前に、前記メモリ装置へのアクセスを有する以前のマスタから出力された命令であることを特徴とする請求項１に記載の方法。
【請求項５】
前記以前の命令は、前記以前のマスタから出力されたオートリフレッシュ命令であることを特徴とする請求項４に記載の方法。
【請求項６】
前記選択されたマスタが前記アクセス指示を受けて所定の命令を発生させる前に、前記以前のマスタは前記メモリ装置によって実行されるプリチャージ命令を発生させる段階をさらに備えることを特徴とする請求項４に記載の方法。
【請求項７】
前記以前の命令が、所定の時間内に実行されたオートリフレッシュ動作のためではない時に、前記メモリ装置は前記所定の設定命令に応答してオートリフレッシュ動作を実行することを特徴とする請求項６に記載の方法。
【請求項８】
前記所定の設定命令は、MRS(mode register set)命令であることを特徴とする請求項１に記載の方法。
【請求項９】
前記以前の命令は、オートリフレッシュ命令であることを特徴とする請求項１に記載の方法。
【請求項１０】
前記メモリ装置は、SDRAMであることを特徴とする請求項１に記載の方法。
【請求項１１】
アクセスコントローラが、前記メモリ装置のメモリコアに接続可能な前記選択されたマスタの各インターフェースを選択するために前記所定の設定命令を使用する一方で、選択されていないマスタの各インターフェースを前記メモリコアから分離させる段階をさらに備えることを特徴とする請求項１に記載の方法。
【請求項１２】
前記方法は、前記メモリ装置の一部として前記アクセスコントローラを形成する段階をさらに備えることを特徴とする請求項１１に記載の方法。
【請求項１３】
前記方法は、前記メモリ装置の外部に前記アクセスコントローラを形成する段階をさらに備えることを特徴とする請求項１１に記載の方法。
【請求項１４】
メモリ装置へのアクセスを有する選択されたマスタがアクセス指示を受信する段階と、
前記選択されたマスタが前記アクセス指示を受けるとき所定の設定命令を発生させる段階と、
前記メモリ装置が前記所定の設定命令を受けるときオートリフレッシュ動作を実行するか否かを決定する段階と、を備えることを特徴とする複数のマスタの間でのメモリ装置へのアクセスを調停する方法。
【請求項１５】
以前のオートリフレッシュ動作が所定の時間内に実行されていない場合、前記メモリ装置は、前記所定の設定命令に応答して前記オートリフレッシュ動作を実行することを特徴とする請求項１４に記載の方法。
【請求項１６】
前記所定の設定命令は、MRS命令であることを特徴とする請求項１４に記載の方法。
【請求項１７】
前記メモリ装置は、SDRAMであることを特徴とする請求項１４に記載の方法。
【請求項１８】
アクセスコントローラが、前記メモリ装置のメモリコアに接続可能な前記選択されたマスタの各々のインターフェースを選択するために前記所定の設定命令を使用する一方で、選択されていないマスタの各々のインターフェースを前記メモリコアから分離させる段階をさらに備えることを特徴とする請求項１４に記載の方法。
【請求項１９】
メモリ装置へのアクセスを有する選択されたマスタがアクセス指示を受信する段階と、
前記アクセス指示を受けるとき、前記選択されたマスタが所定の命令を発生させる前に、以前のマスタは前記メモリ装置で実行可能なプリチャージ命令を発生させる段階と、を備え
前記以前のマスタは、前記選択されたマスタが前記アクセス指示を受ける前に前記メモリ装置へのアクセスを有することを特徴とする複数のマスタの間でのメモリ装置へのアクセスを調停する方法。
【請求項２０】
前記メモリ装置は、SDRAMであることを特徴とする請求項１９に記載の方法。
【請求項２１】
前記プリチャージ命令は、PALL(pre-charge all)命令またはPRE_SEL(pre-charge select)命令のうち、何れか一つであることを特徴とする請求項２０に記載の方法。
【請求項２２】
データプロセッサと、
一連の命令を貯蔵するマスタメモリ装置と、を備え、
前記データプロセッサによって前記一連の命令が実行される場合、前記データプロセッサはアクセス指示を受けるときアクティブ命令を発生させる前に所定の設定命令を発生させ、前記共有メモリ装置によって実行される前記アクティブ命令と以前の命令との間の衝突を阻むために、前記所定の設定命令を実行する前記共有メモリ装置に前記所定の設定命令を伝送することを特徴とする複数のマスタの間での共有メモリ装置へのアクセスを調停するマスタ。
【請求項２３】
前記共有メモリ装置は、前記以前の命令と前記アクティブ命令との間にタイミングマージンを発生させるために、前記アクティブ命令を実行する前に前記所定の設定命令を実行することを特徴とする請求項２２に記載のマスタ。
【請求項２４】
前記以前の命令は、オートリフレッシュ命令であることを特徴とする請求項２２に記載のマスタ。
【請求項２５】
前記所定の設定命令は、MRS(mode register set)命令であることを特徴とする請求項２２に記載のマスタ。
【請求項２６】
前記共有メモリ装置は、SDRAMであることを特徴とする請求項２２に記載のマスタ。
【請求項２７】
前記マスタは、
前記所定の設定命令が前記マスタによって発生する時、アクセスコントローラによって前記共有メモリ装置のメモリコアに接続されるインターフェースをさらに備えることを特徴とする請求項２２に記載のマスタ。
【請求項２８】
前記アクセスコントローラは、前記共有メモリ装置の一部として具現されることを特徴とする請求項２７に記載のマスタ。
【請求項２９】
前記アクセスコントローラは、前記共有メモリ装置の外部に具現されることを特徴とする請求項２７に記載のマスタ。
【請求項３０】
データプロセッサと、
一連の命令を貯蔵するマスタメモリ装置と、を備え、
前記データプロセッサによって前記一連の命令が実行される場合、
前記データプロセッサはアクセス指示に応答して所定の設定命令を発生させ、前記所定の設定命令に応答してオートリフレッシュ動作の実行如何を決定する前記共有メモリ装置に前記所定の設定命令を伝送することを特徴とする複数のマスタの間での共有メモリ装置へのアクセスを調停するマスタ。
【請求項３１】
前記共有メモリ装置は、以前のオートリフレッシュ動作が所定の時間内に実行されていない場合、前記所定の設定命令に応答して前記オートリフレッシュ動作を実行することを特徴とする請求項３０に記載のマスタ。
【請求項３２】
前記所定の設定命令は、MRS命令であることを特徴とする請求項３０に記載のマスタ。
【請求項３３】
前記共有メモリ装置は、SDRAMであることを特徴とする請求項３０に記載のマスタ。
【請求項３４】
前記マスタは、
前記所定の設定命令が前記マスタによって発生する時、アクセスコントローラによって前記共有メモリ装置のメモリコアに接続されるインターフェースをさらに備えることを特徴とする請求項３０に記載のマスタ。
【請求項３５】
データプロセッサと、
一連の命令を貯蔵するマスタメモリ装置と、を備え、
前記データプロセッサによって前記一連の命令が実行される場合、前記データプロセッサは他のマスタにオーナーシップ変更の指示を受けるときプリチャージ命令を発生させ、前記共有メモリ装置が前記他のマスタから所定の命令を受ける前にプリチャージ動作を実行する前記共有メモリ装置に前記プリチャージ命令を伝送することを特徴とする複数のマスタの間で共有メモリ装置へのアクセスを調停するマスタ。
【請求項３６】
前記プリチャージ命令は、PALL(pre-charge all)命令またはPRE_SEL(pre-charge select)命令のうち、何れか一つであることを特徴とする請求項３５に記載のマスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、SDＲAM(synchronous dynamic random access memory)のような共有メモリ装置のための調停(arbitration)に係り、より詳細には、命令の衝突、オートリフレッシュの欠乏、及び/またはミッシングプリチャージ(missing pre-charge)動作を防止するために、ソフトウェア調停の間、命令を使う方法と装置に関する。
【背景技術】
【０００２】
図１は、メモリ装置へのアクセスを共有する複数のマスタを備える従来の電子システムのブロック図１００である。図１を参照すれば、第１マスタ１０２、第２マスタ１０４、及び第３マスタ１０６を含む複数のマスタは、SDRAMとして具現可能なマルチポートメモリ装置１０８へのアクセスを共有する。
【０００３】
当該技術が属する技術分野で通常の知識を有する者にとって、マスタからのクロック信号に同期して動作するSDRAMは周知である。また、SDRAMは、複数の制御信号の論理状態の設定により命令を指示するマスタを備えるコマンド型のメモリ装置である。
【０００４】
SDRAM１０８は、第１ポート１１２、第２ポート１１４、及び第３ポート１１６を含む複数のポートを備えるため、マルチポートと見なされる。第１ポート１１２、第２ポート１１４、及び第３ポート１１６の各々は、各マスタ１０２、１０４、及び１０６に内蔵した各コントローラ１２２、１２４、及び１２６と通信するために設定された信号インターフェースSIF1、SIF2、及びSIF3を有する。信号インターフェースSIF1、SIF2、及びSIF3の各々は、各々のマスタ１０２、１０４、または１０６とSDRAM１０８との間でコントロール信号とデータの通信のために使われる。また、第１ないし第３マスタ１０２、１０４、及び１０６の各々は、第１ＣＰＵ１３２、第２ＣＰＵ１３４、及び第３ＣＰＵ１３６を備える。
【０００５】
調停ソフトウェアの実行によって、CPU１３２、１３４、及び１３６は、マスタ１０２、１０４、及び１０６の間で共有SDRAM１０８へのアクセスを調停する。マスタ１３２、１３４、及び１３６の各々は、UART(universal asynchronous receiver/transmitter)インターフェース１４２及び１４４を経由して、SDRAM１０８へのアクセスを調停するために相互間に通信する。一般的にマスタ１３２、１３４、及び１３６の中から何れか一つは、SDRAM１０８からデータを読出すか、SDRAM１０８にデータを書込むために、一回ずつアクセスの承認を受ける。
【０００６】
図２は、第１マスタ１０２と第２マスタ１０４との間での調停のためのタイミング図である。図２を参照すれば、論理ハイ状態に設定された第１アクセス指示信号SGM1は、第１マスタ１０２がSDRAM１０８にアクセスするように指示する。第１アクセス指示信号SGM1が論理ロー状態に設定される時、第１マスタ１０２はアクセスが拒否される。
【０００７】
論理ハイ状態に設定された第２アクセス指示信号SGM2は、第２マスタ１０４が前記SDRAM１０８にアクセスするように指示する。第２アクセス指示信号SGM2が論理ロー状態に設定される時、第２マスタ１０４はアクセスが拒否される。
【０００８】
図２の例で、時点T1以前に第１マスタ１０２は、SDRAM１０８をアクセスし(例えば、オーナーシップを有するようになり)、時点T1以後に第２マスタ１０４は、 SDRAM１０８をアクセスする。図２を参照すれば、M1_CMDは第１マスタ１０２によって発生した命令を表わし、M2_CMDは第２マスタ１０４によって発生した命令を表わす。一般的に、あるマスタがアクセスする時、このマスタによって発生した命令はSDRAM１０８によって実行される。
【０００９】
一方、アクセスされていないマスタによって発生した命令は、SDRAM１０８によって実行されない。したがって、図２の例で、SDRAM１０８は、時点T1以前には第１マスタ１０２から出力された命令を実行し、時点T1以後には第２マスタ１０４から出力された命令を実行する。
【００１０】
したがって、SDRAM１０８は、時点T1以前には第１マスタ１０２から出力された周期的オートリフレッシュ(auto refresh)命令の各々からローサイクル(row cycle)タイムtRC以後に発生した各々のアクティブ命令Active11及びActive12を実行する。マスタ１０２及び１０４の各々は、周期的にオートリフレッシュ命令を発生させる。
【００１１】
第１マスタ１０２は、時点T1以後にはアクセスの承認が拒否されるために如何なるアクティブ命令も発生しない。第１マスタ１０２は、時点T1以後には周期的なオートリフレッシュ命令を発生させる。しかし、そのようなオートリフレッシュ命令(図２の時点T1以後のオートリフレッシュ命令のための矢印がない線が示すところのように)の各々は、時点T1以後にはSDRAM１０８によって実行されない。
【００１２】
図２を参照すれば、SDRAM１０８は、時点T1以後には第２マスタ１０４から出力された周期的なオートリフレッシュ命令の間に発生した各々のアクティブ命令Active21及びActive22を実行する。一般的に、SDRAM１０８でローサイクル時間tRCは、SDRAM１０８がアクティブ命令の実行を始める前にオートリフレッシュ命令を実行するために要求される。
【００１３】
しかし、図２に図示されたように、オーナーシップが変更される時点T1で第１マスタ１０２から最後のオートリフレッシュ命令１５２が出力されて第２マスタ１０４がアクティブ命令Active21を出力する時、問題が発生する。すなわち、最後のオートリフレッシュ命令１５２からローサイクル時間tRCが終わる前に第２マスタ１０４からアクティブ命令Active21が伝送される場合、最後のオートリフレッシュ命令１５２とアクティブ命令Active21とは互いに衝突する。結局、オーナーシップが変更される時、SDRAM１０８は第２マスタ１０４から出力されたアクティブ命令Active21を実行できない。
【００１４】
図３は、図１に図示されたSDRAM１０８で、“リフレッシュ欠乏”を起こす信号SGM1、M1_CMD、SGM2、及びM2_CMDのタイミング図である。図３を参照すれば、SGM1信号とSGM2信号とは、第１マスタ１０２と第２マスタ１０４との間のオーナーシップの頻繁なスイッチングを表わす。第１マスタ１０２は、周期的に反復される各々のオートリフレッシュ命令の間に一連のアクティブ命令Active11、Active12、及びActive13を発生させ、第２マスタ１０４は周期的に反復される各々のオートリフレッシュ命令の間に一連のアクティブ命令Active21、Active22、及びActive23を発生させる。
【００１５】
しかし、第１マスタ１０２と第２マスタ１０４とがSDRAM１０８をアクセスする時間内にはアクティブ命令のみが発生する。オートリフレッシュ命令は、第１マスタ１０２と第２マスタ１０４とがSDRAM１０８をアクセスしない時に発生する。したがって、SDRAM１０８は、アクティブ命令Active11、Active21、Active12、Active22、Active13、及びActive23のみを実行し、如何なるオートリフレッシュ命令も実行しない。
【００１６】
図４は、図１に図示されたSDRAM１０８における“ミッシングプリチャージ(missing pre-charge)動作”を起こす信号SGM1、M1_CMD、SGM2、及びM2_CMDのタイミング図である。図４を参照すれば、第１マスタ１０２が論理ハイ状態に設定されたSGM1信号を有してSDRAM１０８をアクセスする時、第１マスタ１０２は、RAS(Row Address Strobe)命令と、後続する8個の読出命令RD1、RD2、RD3、RD4、RD5、RD6、及びRD7とを有するバースト読出動作をSDRAM１０８に出力する。
【００１７】
しかし、図４に図示された時点T1でオーナーシップの一番目の変更が第２マスタ１０４で起きれば、第２マスタ１０４はRAS命令と後続する書込み命令WR1とによって書込み動作を実行する。時点T1でオーナーシップの一番目の変更は、第１マスタ１０２が最初4個の読出命令RD1、RD2、RD3、及びRD4を出力した後に発生する。
【００１８】
図４に図示された時点T2でオーナーシップの二番目の変更が第１マスタ１０２で起きると、第１マスタ１０２は残り4個の読出命令RD5、RD6、RD7、及びRD8を出力する。SDRAM１０８のビットラインのプリチャージは、時点T1及びT2の間で第２マスタ１０４が書込み命令WR1を出力する前になされることが要求される。しかし、このような要求されるプリチャージ動作は、時点T1でオーナーシップの突然の変更のために欠落する。
【００１９】
したがって、図２に図示された命令の衝突による不利益な特性、図３に図示されたリフレッシュ欠乏による不利益な特性、及び図４に図示されたミッシングプリチャージ動作による不利益な特性は、共有SDRAM１０８に対するマスタ１０２、１０４、及び１０６の間のソフトウェア調停期間の間に防止されることが要求される。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明が果たそうとする技術的課題は、命令の衝突、リフレッシュの欠乏、及び/またはミッシングプリチャージ動作を防止するために各マスタが共有メモリに対するアクセスを得るかまたはアクセスを失う時、付加的な所定の命令を前記共有メモリ装置に出力できる装置と方法を提供することである。
【課題を解決するための手段】
【００２１】
前記技術的課題を達成するための本発明による複数のマスタの間でのメモリ装置へのアクセスを調停する方法は、メモリ装置へのアクセスを有する選択されたマスタがアクセス指示を受信する段階と、前記選択されたマスタが前記アクセス指示を受けるとき前記メモリ装置によって実行されるアクティブ命令と以前命令との衝突を防止するために前記アクティブ命令を発生させる前に所定の設定命令を発生させる段階と、を備える。
【００２２】
前記方法は、前記メモリ装置が前記アクティブ命令と前記以前の命令との間にタイミングマージンを発生させるために、前記アクティブ命令を実行する前に前記所定の設定命令を実行する段階をさらに備える。前記所定の設定命令は、前記選択されたマスタのデータプロセッサによって発生する。
【００２３】
前記以前の命令は、前記選択されたマスタが前記アクセス指示を受信する前に前記メモリ装置へのアクセスを有する以前のマスタから出力された命令である。
【００２４】
前記以前の命令は、前記以前のマスタから出力されたオートリフレッシュ命令である。前記方法は、前記選択されたマスタが前記アクセス指示を受けて所定の命令を発生させる前に、前記以前のマスタが前記メモリ装置によって実行されるプリチャージ命令を発生させる段階をさらに備える。
【００２５】
前記以前の命令が所定の時間内に実行されたオートリフレッシュ動作のためではない時に、前記メモリ装置は、前記所定の設定命令に応答してオートリフレッシュ動作を実行する。前記所定の設定命令は、MRS(mode register set)命令である。前記以前の命令は、オートリフレッシュ命令である。前記メモリ装置は、SDRAMである。
【００２６】
前記方法は、アクセスコントローラが前記メモリ装置のメモリコアに接続可能な前記選択されたマスタの各々のインターフェースを選択するために前記所定の設定命令を使用する一方で、選択されていないマスタの各々のインターフェースを前記メモリコアから分離させる段階をさらに備える。
【００２７】
前記方法は、前記メモリ装置の一部として前記アクセスコントローラを形成する段階をさらに備える。前記方法は、前記メモリ装置の外部に前記アクセスコントローラを具現する段階をさらに備える。
【００２８】
本発明による技術的課題を達成するための複数のマスタの間でのメモリ装置へのアクセスを調停する方法は、メモリ装置へのアクセスを有する選択されたマスタがアクセス指示を受信する段階と、前記選択されたマスタが前記アクセス指示を受けとき所定の設定命令を発生させる段階と、 前記メモリ装置が前記所定の設定命令を受けるときオートリフレッシュ動作を実行するか否かを決定する段階と、を備える。
【００２９】
本発明による技術的課題を達成するための複数のマスタの間でのメモリ装置へのアクセスを調停する方法は、メモリ装置へのアクセスを有する選択されたマスタがアクセス指示を受信する段階と、前記アクセス指示を受けるとき前記選択されたマスタが所定の命令を発生させる前に前記メモリ装置で実行可能なプリチャージ命令を発生させる段階と、を備え、前記以前のマスタは、前記選択されたマスタが前記アクセス指示を受ける前に前記メモリ装置へのアクセスを有する。
【００３０】
本発明による技術的課題を達成するための複数のマスタの間での共有メモリ装置へのアクセスを調停するマスタは、データプロセッサと、一連の命令を貯蔵するマスタメモリ装置と、を備え、前記データプロセッサによって前記一連の命令が実行される場合、前記データプロセッサはアクセス指示を受けるときアクティブ命令を発生させる前に所定の設定された命令を発生させ、前記共有メモリ装置によって実行される前記アクティブ命令と以前の命令との間の衝突を阻むために前記所定の設定された命令を実行する前記共有メモリ装置に前記所定の設定された命令を伝送する。
【００３１】
前記共有メモリ装置は、前記以前の命令と前記アクティブ命令との間にタイミングマージンを発生させるために、前記アクティブ命令を実行する前に前記所定の設定された命令を実行する。前記以前の命令は、オートリフレッシュ命令である。前記所定の設定命令は、MRS命令である。前記共有メモリ装置は、SDRAMである。
【００３２】
本発明による技術的課題を達成するための複数のマスタの間での共有メモリ装置へのアクセスを調停するマスタは、データプロセッサと、一連の命令を貯蔵するマスタメモリ装置と、を備え、前記データプロセッサによって前記一連の命令が実行される場合、前記データプロセッサはアクセス指示に応答して所定の設定命令を発生させ、前記所定の設定命令に応答してオートリフレッシュ動作の実行如何を決定する前記共有メモリ装置に前記所定の設定命令を伝送する。
【００３３】
本発明による技術的課題を達成するための複数のマスタの間での共有メモリ装置へのアクセスを調停するマスタは、データプロセッサと、一連の命令を貯蔵するマスタメモリ装置と、を備え、前記データプロセッサによって前記一連の命令が実行される場合、前記データプロセッサは他のマスタでオーナーシップ変更の指示を受けるときプリチャージ命令を発生させ、前記共有メモリ装置が前記他のマスタから所定の命令を受ける前にプリチャージ動作を実行する前記共有メモリ装置に前記プリチャージ命令を伝送する。
【発明の効果】
【００３４】
本発明によるマスタは、調停結果(例えば、所定のインターフェースを介して互いに接続されたプロセッサの間で実行されたソフトウェア調停結果)を本発明によるマルチポートSDRAMに知らせることによって、アクティブ命令とオートリフレッシュ命令との衝突を防止できる。
【００３５】
また、本発明によるマルチポートSDRAMは、MRS命令に基づいて自動リフレッシュ動作を実行できるので、調停結果によってマスタの間にマルチポートSDRAMのオーナーシップが速くスイッチングされる場合でもオートリフレッシュ欠乏問題を解決できる。
【００３６】
そして、本発明によるマルチポートSDRAMは、調停結果によってマスタの間にマルチポートSDRAMのオーナーシップが速くスイッチングされる場合でもオーナーシップを喪失したマスタから出力されたプリチャージ命令に応答してプリチャージ動作を実行できるので、前記マルチポートSDRAMで発生するミッシングプリチャージの問題を解決できる。
【発明を実施するための最良の形態】
【００３７】
前記技術的課題を達成するための本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付された同じ参照符号は、同じ部材を表わす。
【００３８】
図５は、本発明の一実施形態によるマスタの間でソフトウェア調停を介してマルチポートメモリ装置へのアクセスを共有する複数のマスタを備える電子システムのブロック図である。
【００３９】
図５を参照すれば、第１マスタ２０２、第２マスタ２０４、及び第３マスタ２０６を含む複数のマスタ２０２、２０４、及び２０６は、マルチポートメモリ装置２０８へのアクセスを共有する。前記マルチポートメモリ装置２０８は、マルチポートSDRAMであり得る。
【００４０】
SDRAM２０８は、第１ポート２１２、第２ポート２１４、及び第３ポート２１６を含む複数のポートを備えるので、マルチポートである。
【００４１】
第１ポート２１２、第２ポート２１４、及び第３ポート２１６の各々は、各々のマスタ２０２、２０４、または２０６に内蔵した各コントローラ２２２、２２４、及び２２６と通信するために設置された各々の信号インターフェースSIF1、SIF2、及びSIF3を有する。信号インターフェースSIF1、SIF2、及びSIF3の各々は、各マスタ２０２、２０４、または２０６とSDRAM２０８との間で、コントロール信号とデータの通信のために使われる。
【００４２】
マスタ２０２、２０４、及び２０６の各々は、共有SDRAM２０８にアクセスを要請する時、各々の内部バス２４２、２４４、または２４６を経由して各コントローラ２２２、２２４、または２２６と通信する各々のデータプロセッサ２３２、２３４、または２３６を備える。
【００４３】
図５及び図６を参照すれば、マスタ２０２、２０４、及び２０６の各々は、一連の命令(すなわち、ソフトウェア)を貯蔵する各マスタメモリ装置２５２、２５４、または２５６を備える。各々のメモリ装置２５２、２５４、または２５６と接続された各データプロセッサ２３２、２３４、または２３６による一連の命令の実行は、各データプロセッサ２３２、２３４、または２３６に本明細書で説明された動作段階を行わせる。
【００４４】
データプロセッサ２３２、２３４、及び２３６は、メモリ装置２５２、２５４、及び２５６に貯蔵された調停のためのソフトウェアが実行されることによって、マスタ２０２、２０４、及び２０６の間で共有SDRAM２０８へのアクセスを調整する。
【００４５】
マスタ２０２、２０４、及び２０６は、UARTインターフェース２６２と２６４とを経由してSDRAM２０８へのアクセスを調停するために互いに通信する。
【００４６】
共有SDRAM２０８は、図５に図示されたマルチポートSDRAM２０８の一部分として具現されられたアクセスコントローラ２６６を含む。アクセスコントローラ２６６は、インターフェースSIF1、SIF2、及びSIF3を経由してメモリコントローラ２２２、２２４、及び２２６からの命令を受信する。そして、マスタ２０２、２０４、及び２０６の中から何れか一つのマスタがアクセスしているか否かによって、アクセスコントローラ２６６は、マスタ２０２、２０４、及び２０６の中の何れか一つから出力された命令のSDRAM２０８による実行如何を決定する。
【００４７】
図７は、図５に図示されたアクセスコントローラ２６６のブロック図である。図８は、本発明の他の実施形態によるマスタ２０２、２０４、及び２０６の間で共有されたシングルポートSDRAM３０８を備える電子システム３００のブロック図である。図５及び図８で、同じ部材番号を有する構成要素は、同じ構造及び/または機能を有する。
【００４８】
したがって、アクセスコントローラ３１０は、各インターフェースSIF1、SIF2、またはSIF3を経由して、マスタ２０２、２０４、及び２０６の各々から出力された制御信号とデータとを受信するためのマルチポート３０２、３０４、及び３０６を有するように構成される。
【００４９】
アクセスコントローラ３１０は、インターフェースSIF1、SIF2、及びSIF3を経由してメモリコントローラ２２２、２２４、及び２２６から出力された命令を受信する。そして、マスタ２０２、２０４、及び２０６のうちどのマスタがSDRAM３０８をアクセスしているかによって、アクセスコントローラ３１０は、マスタ２０２、２０４、及び２０６の中の何れか一つから出力された命令のSDRAM３０８による実行如何を決定する。
【００５０】
図９は、図８に図示されたアクセスコントローラ３１０のブロック図である。アクセスコントローラ３１０についての詳しい説明は後述する。図１０は、図５に図示された電子システム２００または図８に図示された電子システム３００が動作する間、命令の衝突を防止するための信号のタイミング図である。
【００５１】
図５及び図１０を参照すれば、論理ハイ状態に設定された第１アクセス指示信号SGM1は、第１マスタ２０２がSDRAM２０８にアクセスすることを指示する。そして、第１アクセス指示信号SGM1が論理ロー状態に設定される時、第１マスタ２０２のアクセスは拒否される。
【００５２】
論理ハイ状態に設定された第２アクセス指示信号SGM2は、第２マスタ２０４のSDRAM２０８へのアクセスを指示する。そして、第２アクセス指示信号SGM2が論理ロー状態に設定される時、第２マスタ２０２のアクセスは拒否される。
【００５３】
図１０の例で、時点T1以前には、第１マスタ２０２がSDRAM１０８をアクセスする(すなわち、SDRAM１０８に対するオーナーシップを有する)。そして、時点T1以後には、第２マスタ２０４がSDRAM１０８をアクセスする。
【００５４】
したがって、マスタ２０２、２０４、及び２０６の各々は、SDRAM２０８をアクセスするマスタ２０２、２０４、及び２０６の中から選択された何れか一つのマスタを指示するために、UARTインターフェース２６２と２６４を経由して通信される対応するアクセス指示信号を有する。マスタ２０２、２０４及び２０６の中から選択された何れか一つのマスタは、SDRAM２０８をアクセスする。
【００５５】
図１０に図示されたM1_CMDは、第１マスタ２０２によって発生した命令を表わし、M2_CMDは、第２マスタ２０４によって発生した命令を表わす。
【００５６】
マスタがSDRAM２０８をアクセスする時、前記マスタによって発生した命令は SDRAM２０８によって実行される。一方、アクセスされていないマスタによって発生した命令は、SDRAM２０８によって実行されない。よって、SDRAM２０８は、時点T1以前には第１マスタ２０２から出力された命令を実行し、時点T1以後には第２マスタ２０４から出力された命令を実行する。
【００５７】
したがって、SDRAM２０８は、時点T1以前に第１マスタ２０２から出力された周期的なオートリフレッシュ命令の各々からローサイクルタイムtRC経過後に各々発生したアクティブ命令Active11及びActive12を実行する。マスタ２０２及び２０４の各々は、オートリフレッシュ命令(図１０に“Ａｕｔｏ−ｒｅｆｒｅｓｈ”と表示されたラインによって示される)を周期的に発生する。
【００５８】
時点T1以後には、SDRAM２０８に対する第１マスタ２０２のアクセスが拒否されるために、第１マスタ２０８は、如何なるアクティブ命令も発生しない。時点T1以後に第１マスタ２０２は、依然としてオートリフレッシュ命令を周期的に発生する。しかし、第１マスタ２０２から出力されたオートリフレッシュ命令(図１０に図示された時点T1以後のオートリフレッシュ命令を表わす矢印のないラインによって指示される)の各々は、時点T1以後にはSDRAM２０８によって実行されない。
【００５９】
図１０をさらに参照すれば、時点T1以後にはSDRAM２０８は、第２マスタ２０４から出力された周期的なオートリフレッシュ命令の間で発生した各々のアクティブ命令Active21及びActive22を実行する。SDRAM２０８でローサイクル時間tRCは、SDRAM２０８が次のアクティブ命令の実行を始める前にオートリフレッシュ命令を実行するために要求される。
【００６０】
本発明の他の様態で、あるマスタがSDRAM２０８のオーナーシップを得る時、このマスタは命令の衝突を防止するためにMRSのような所定の設定された命令を発生させる。
【００６１】
すなわち、図５及び図１０を参照すれば、第２マスタ２０４が第２マスタ２０４にオーナーシップのスイッチングのためのSGM2信号によってアクセス指示を受信した時、第２マスタ２０４のデータプロセッサ２３４は、SDRAMコントローラ２２４でMRS2'制御信号を発生させることでMRS命令を始め、SDRAMコントローラ２２４はMRS2命令を発生させる。
【００６２】
MRS2命令は、このような命令の間にタイミングマージンtMを提供するために、第２マスタ２０４によって第１アクティブ命令Active21が発生する前に発生する。
【００６３】
前記MRS2命令を受けるとき、SRAM２０８は、第１アクティブ命令Active21以前に前記MRS2命令を実行する。一般的に、MRS命令はSDRAM内でモードレジスタを設定するために使われる。このようなMRS命令は、一般的に、そして個人的に、SDRAMデザイン分野で通常の知識を有した者に知られている。
【００６４】
図１０で図示したように、第１アクティブ命令Active 21がMRS2命令以後にタイミングマージンtM以内に発生するために、SDRAM２０８は第１マスタ２０２から受信された最後のオートリフレッシュ命令３２０の実行からローサイクルタイムtRCが経過した後に第１アクティブ命令Active21を実行する。したがって、第１マスタ２０２からの最後のオートリフレッシュ命令３２０と第２マスタ２０４からの第１アクティブ命令Active21との衝突は、MRS2命令の発生によって防止される。
【００６５】
図１１は、図５または図８に図示された電子システム２００または３００が動作する間、リフレッシュ欠乏を防止のための信号のタイミング図である。
【００６６】
図１１を参照すれば、SGM1信号が論理ハイ状態に変更される度にオーナーシップは第１マスタ２０２に変更される。このような時点で、第１データプロセッサ２３２は、メモリコントローラ２２２がMRS1命令を発生させるように指示するために制御信号MRS1'を発生させることでMRS命令を開始する。
【００６７】
したがって、第１マスタ２０２は、SDRAM２０８に対するオーナーシップを得る度に、各アクティブ命令(Active11、Active12、またはActive13)以前にMRS1信号を発生させる。
【００６８】
図１０で、SGM2信号が論理ハイ状態に変更されるときオーナーシップは第２マスタ２０４に変更される。このような時点で、第２マスタ２０４は、各アクティブ命令Active21、Active22、またはActive23以前にMRS2信号を発生させる。
SDRAM２０８は、MRS1命令とMRS2命令とのうち何れか一つを受けるときMRS動作と共にオートリフレッシュ動作を実行するので、リフレッシュ欠乏は防止される。
【００６９】
本発明の実施形態でSDRAM２０８は、MRS1命令とMRS2命令とのうち、何れか一つを受けるときオートリフレッシュ動作を実行するかを決定する。例えば、前記SDRAM ２０８がすでにオートリフレッシュ動作を実行中である場合、SDRAM２０８はMRS1命令とMRS2命令とのうち、何れか一つを受けるとき付加的なオートリフレッシュ動作を実行せずにMRS動作を簡単に実行できる。
【００７０】
もし、SDRAM２０８が所定の時間内にオートリフレッシュ動作を実行していなかったら、SDRAM２０８はMRS1命令とMRS2命令とのうち、何れか一つを受けるときMRS動作と共にオートリフレッシュ動作を実行する。
【００７１】
図７は、アクセスコントローラ２６６とメモリコア３５０とを含む図５のSDRAM２０８のブロック図である。アクセスコントローラ２６６は、各々が第１リフレッシュカウンタ３６２、第２リフレッシュカウンタ３６４、及び第３リフレッシュカウンタ３６６に接続された第１命令検出器３５２、第２命令検出器３５４、及び第３命令検出器３５６を含む。
【００７２】
命令検出器３５２、３５４、及び３５６の各々は、インターフェースSIF1、SIF2、またはSIF3からクロック信号及び制御信号のセットを入力される。したがって、第１命令検出器３５２は、第１インターフェースSIF1を経由して第１マスタ２０２からクロック信号CLK1、クロックイネーブル信号CKE1、チップ選択信号/CS1、書込みイネーブル信号/WE1、ローアドレスストローブ信号/RAS1、及びカラムアドレスストローブ信号/CASを受信する。
【００７３】
第２命令検出器３５４は、第２インターフェースSIF2を経由して第２マスタ２０４から出力された相応する信号CLK2、CKE2、/CS2、/WE2、/RAS2、及び/CAS2を受信する。第３命令検出器３５６は、第３インターフェースSIF3を経由して第３マスタ２０６から出力された相応する信号CLK3、CKE3、/CS3、/WE3、/RAS3、及び/CAS3を受信する。
【００７４】
命令検出器３５２、３５４、または３５６は、マスタがMRS命令またはオートリフレッシュ命令を送ったか否かを決定するためにこのような信号のセットを使う。
【００７５】
命令検出器３５２、３５４、または３５６は、前記命令のうち、何れか一つを受けるとき各々のオートリフレッシュアドレスAREF_ADD1、AREF_ADD2、またはAREF_ADD3を増加させる対応するリフレッシュカウンタ３６２、３６４、または３６６を制御する。
【００７６】
例えば、第１命令検出器３５２で第１マスタ２０２がMRS命令を送ったと決定する時、第１命令検出器３５２はMRS1信号を活性化させる。また、第１命令検出器３５２で第１マスタ２０２がオートリフレッシュ命令を送ったと決定する時、第１命令検出器３５２はAREF1信号を活性化させる。前記MRS1信号と前記AREF1信号とのうち何れか一つが活性化される時、第１リフレッシュカウンタ３６２は第１オートリフレッシュアドレス(AREF_ADD1)を増加させる。
【００７７】
第２命令検出器３５４で第２マスタ２０４がMRS命令を送ったと決定する時、第２命令検出器３５４はMRS2信号を活性化させる。また、第２命令検出器３５４で第２マスタ２０４がオートリフレッシュ命令を送ったと決定する時、第２命令検出器３５４はAREF2信号を活性化させる。前記MRS2と前記AREF2信号とのうちどちらかが活性化される時、第２リフレッシュカウンタ３６４は第２オートリフレッシュアドレス(AREF_ADD2)を増加させる。
【００７８】
第３命令検出器３５６で第３マスタ２０６がMRS命令を送ったと決定する時、第３命令検出器３５６はMRS3信号を活性化させる。また、第３命令検出器３５６で前記第３マスタ２０６がオートリフレッシュ命令を送ったと決定する時、前記第３命令検出器３５６はAREF3信号を活性化させる。前記MRS3と前記AREF3信号とのうちどちらかが活性化される時、第３リフレッシュカウンタ３６６は第３オートリフレッシュアドレスAREF_ADD3を増加させる。
【００７９】
オートリフレッシュアドレスAREF_ADD1、AREF_ADD2、及びAREF_ADD3はマルチプレクサ３６８に入力される。マルチプレクサ３６８は、アドレスデコーダ３７０に出力されるオートリフレッシュアドレスAREF_ADD1、AREF_ADD2、またはAREF_ADD3の中から何れか一つを選択する。
【００８０】
アドレスデコーダ３７０は、オートリフレッシュアドレスAREF_ADD1、AREF_ADD2、またはAREF_ADD3の中から選択された何れか一つのオートリフレッシュアドレスによって指定されるメモリコア３５０の列(row)をリフレッシュするために、オートリフレッシュアドレスAREF_ADD1、AREF_ADD2、またはAREF_ADD3の中から選択された何れか一つのオートリフレッシュアドレスをデコーディングする。
【００８１】
マルチプレクサ３６８は、命令検出器３５２、３５４、及び３５６の各々から出力されたMRS1信号、MRS2信号、及びMRS3信号の中でオーナーシップを示すためにいずれかが活性化されたかに基づいて、オートリフレッシュアドレスAREF_ADD1、AREF_ADD2、またはAREF_ADD3の中から何れか一つを選択する。
【００８２】
もし、MRS1信号が活性化されれば、マルチプレクサ３６８は第１オートリフレッシュアドレスAREF_ADD1を選択する。MRS2信号が活性化されれば、マルチプレクサ３６８は第２オートリフレッシュアドレスAREF_ADD2を選択する。MRS3信号が活性化されるならば、マルチプレクサ３６８は第３オートリフレッシュアドレスAREF_ADD3を選択する。
【００８３】
本発明の一実施形態によれば、オートリフレッシュ動作が所定時間実行されない場合にのみ、SDRAM２０８はMRS命令を受けるときオートリフレッシュ動作を実行できる。このような実施形態でリフレッシュカウンタ３６２、３６４、及び３６６は、各々タイマを含む。リフレッシュカウンタ３６２、３６４、及び３６６は、各AREF信号が少なくとも前記所定の時間の前に最後に活性化された以後に各々のMRS信号が活性化される場合にのみ、各々のオートリフレッシュアドレスを増加させうる。
【００８４】
図９は、図８に図示されたアクセスコントローラ３１０とSDRAM３０８とのブロック図である。図７でアクセスコントローラ２６６は、図５に図示された前記SDRAM２０８の一部分としてオンチップで具現される。図９に図示されたアクセスコントローラ３１０は、図８に図示された単一ポートメモリ装置であるSDRAM３０８から分離してオフチップで具現されることもできる。
【００８５】
図９を参照すれば、アクセスコントローラ３１０は、第１命令検出器３７２、第２命令検出器３７４、及び第３命令検出器３７６を含む。命令検出器３７２、３７４、及び３７６の各々は、図７に図示された命令検出器３５２、３５４、及び３５６と同様にマスタ２０２、２０４、及び２０６の各々から出力されたクロック信号と制御信号とのセットを受信する。
【００８６】
第１マスタ２０２がMRS命令を発生すれば、第１命令検出器３７２はMRS1信号を活性化させる。第２マスタ２０４がMRS命令を発生すれば、第２命令検出器３７４はMRS2信号を活性化させる。第３マスタ２０６がMRS命令を発生すれば、第３命令検出器３７６はMRS3信号を活性化させる。
【００８７】
インターフェースSIF1、SIF2、及びSIF3を経由してポート３０２、３０４、及び３０６に受信されたマスタ２０２、２０４、及び２０６から出力されたクロック信号と制御信号とは、マルチプレクサ３７８に入力される。
【００８８】
マルチプレクサ３７８は、MRS1信号、MRS2信号、及びMRS3信号の中でSDRAM３０８に対するオーナーシップを指示するために活性化される信号に基づいて、マスタ２０２、２０４、及び２０６のうち何れか一つのマスタから出力されたクロック信号と制御信号とを接続する。
【００８９】
もし、MRS1信号が活性化されれば、第１マスタ２０２の第１インターフェースSIF1はSDRAM３０８の命令検出器３８２に接続される。MRS2信号が活性化されれば、第２マスタ２０４の第２インターフェースSIF2はSDRAM３０８の命令検出器３８２に接続される。MRS3信号が活性化されれば、第３マスタ２０６の第３インターフェースSIF3はSDRAM３０８の命令語デコーダ３８２に接続される。
【００９０】
したがって、SDRAM３０８は、マスタ２０２、２０４、及び２０６の中でSDRAM３０８に対するオーナーシップを有するマスタから出力された命令を実行する。
【００９１】
MRS1信号、MRS2信号、及びMRS3信号は、論理和演算器OR ゲートとして具現可能な論理装置３８０にも接続される。MRS1信号、MRS2信号、及びMRS3信号のうち何れか一つが活性化されれば、論理和演算器３８０はSDRAM３０８のリフレッシュカウンタ３８４に入力されるMRS_REF信号を活性化させる。
【００９２】
ＭＲＳ＿ＲＥＦ信号が活性化される時、リフレッシュカウンタ３８４は、オートリフレッシュアドレスAREF_ADDを増加させる。そして、命令デコーダ３８２は、オートリフレッシュ命令がマスタ２０２、２０４、及び２０６の中でオーナーシップを有する何れか一つのマスタから出力されたと決定する時、活性化されたAREF信号を発生させる。また、AREF命令が活性化される時、リフレッシュカウンタ３８４はオートリフレッシュアドレスAREF_ADDを増加させる。
【００９３】
本発明の一実施形態によって、オートリフレッシュ動作が所定時間実行されなかった場合に、マスタ２０２、２０４、及び２０６の中で何れか一つがMRS命令を送る場合、SDRAM３０８はオートリフレッシュ動作を実行する。このような実施形態で、リフレッシュカウンタ３８４はタイマを含み、AREF信号が少なくとも所定の時間の前に最後に活性化された後に前記MRS_REF信号が活性化された場合にのみ、オートリフレッシュアドレスAREF_ADDを増加させる。
【００９４】
図１２は、図５または図８に図示された電子システム２００または３００が動作する間、ミッシングプリチャージ動作を防止するための信号のタイミング図である。図１２は、前述した図４と類似している。しかし、図１２は、マスタ２０２、２０４、及び２０６の各々が共有SDRAM２０８のオーナーシップを失う時、PALL(pre-charge all)命令を発生させるという点で図４と異なる。
【００９５】
したがって、図１２を参照すれば、第１マスタ２０２は、RD4命令以後にオーナーシップを失うときPALL1命令を発生させる。図５及び図１２を参照すれば、SGM1信号が論理ロー状態に非活性化されるときデータプロセッサ２３２は、SDRAMコントローラ２２２がPALL1命令を発生させるように指示する制御信号PALL1'を発生させることで、PALL命令を開始する。
【００９６】
SDRAM２０８は、PALL1命令とPALL2命令の各々を受信するときPALL動作を実行する。SDRAM２０８のすべてのバンクのビットラインは、PALL動作の間にプリチャージされる。
【００９７】
したがって、第２マスタ２０８がオーナーシップを有する時、前記関連したビットラインのプリチャージは、WR1動作の前にミッシングされない。
【００９８】
また、本発明は、マスタ２０２、２０４、及び２０６が共有SDRAM２０８のオーナーシップを失うとき、マスタ２０２、２０４、及び２０６がPRE_SEL(pre-charge select)命令のような他の種類のプリチャージ命令を発生させるように実行されうる。SDRAM２０８の特別なバンクのビットラインはPRE_SEL動作の間にプリチャージされる。
【００９９】
図１３は、図５または図８に図示された電子システム２００または３００が動作中に命令の衝突、リフレッシュ欠乏、及びミッシングプリチャージを防止するための信号のタイミング図である。
【０１００】
図１３を参照すれば、第１マスタ２０２は、時点T1以前と時点T2以後にSDRAM２０８に対してオーナーシップを有する。第２マスタ２０４は、時点T1及びT2の間でSDRAM２０８に対してオーナーシップを有する。
【０１０１】
第１マスタ２０２は、時点T1でオーナーシップを失う前にPALL1命令を発生させる。時点T2でオーナーシップを得るとき第１マスタ２０２は、アクティブ命令Active12前にローサイクルタイムtRCほどのタイミングマージンを有してMRS1(mode register set)命令を発生させる。
【０１０２】
時点T1でオーナーシップを得るとき第２マスタ２０４は、アクティブ命令Active21前にローサイクルタイムtRCほどのタイミングマージンを有してMRS2命令を発生させる。第２マスタ２０４は、時点T2でオーナーシップを失う前にPALL2(pre-charge all)命令を発生させる。
【０１０３】
PALL1とPALL2命令を受けるときSDRAM２０８は、PALL動作を実行する。したがって、プリチャージ動作は、オーナーシップの変更があっても欠落しない。
【０１０４】
SDRAM２０８は、SDRAM２０８からオートリフレッシュ欠乏を防止するためにMRS1命令とMRS2命令とを受けるとき、オートリフレッシュ動作を実行する。そして、MRS1命令とMRS2命令とは、オートリフレッシュ命令とアクティブ命令Active12とActive21との間の衝突を阻むために、アクティブ命令Active12及びActive21以前にローサイクルタイムtRCのタイミングマージンを有して発生する。
【０１０５】
マスタ２０２、２０４、及び２０６は、自身の間にソフトウェア調停のためにMRS命令及びPALL命令のような付加的な命令を発生させる。このような付加的な命令は、共有SDRAM２０８で命令の衝突、リフレッシュ欠乏、またはミッシングプリチャージ動作の中で少なくとも一つを防止するために使われる。
【０１０６】
前述したことは単に本発明の一つの例示であり、これに限定されない。したがって、本明細書で説明されるか図示された構成要素は単なる例示に過ぎない。そして、本発明は、図５に図示された電子システム２００における共有SDRAM２０８に関して説明されたが、本発明は図８に図示された電子システム３００に同様に適用されうる。
【０１０７】
本発明は、第１マスタ２０２と第２マスタ２０４との間でアクセスを調停するために図１０ないし図１３で図示されたタイミング図で説明されて表示された、しかし、本発明は第３マスタ２０６を含んだ複数のマスタの間の調停のためにも同様に適用されうる。また、本発明は共有SDRAMに関して記述されたが、如何なる種類の共有メモリ装置でも適用可能である。
【０１０８】
本発明は、図面に図示された一実施形態を参考に説明されたが、これは例示的なものに過ぎず、 当業者ならばこれより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるべきである。
【０１０９】
なお、ここで言及された図面は、説明の明確化のために描かれたものであって、必ずしも実際の縮尺に合うように描かれる必要はない。図１ないし図１３で、同じ部材番号を有する構成要素は、特別に言及されない限り同じ構造及び/または機能を有する。
【産業上の利用可能性】
【０１１０】
本発明は、多数のマスタと共有メモリとを含み、共有メモリへのアクセスの調停を要求する半導体装置またはシステムの関連技術分野に適用可能である。
【図面の簡単な説明】
【０１１１】
【図１】複数のマスタの間でのソフトウェア調停を介してメモリ装置へのアクセスを共有する複数のマスタを備える従来の電子システムのブロック図である。
【図２】図１に図示された電子システムが動作する間、命令の衝突が起きることを説明するための信号のタイミング図である。
【図３】図１に図示された電子システムが動作する間、リフレッシュ欠乏を説明するための信号のタイミング図である。
【図４】図１に図示された電子システムが動作する間、ミッシングプリチャージ動作を説明するための信号のタイミング図である。
【図５】本発明の一実施形態によるマスタの間でソフトウェア調停を介してマルチポートメモリ装置へのアクセスを共有する複数のマスタを備える電子システムのブロック図である。
【図６】本発明の一実施形態によるマスタの間でソフトウェア調停を介してマルチポートメモリ装置へのアクセスを共有する複数のマスタを備える電子システムのブロック図である。
【図７】本発明の一実施形態による図５に図示された電子システムのアクセスコントローラのブロック図である。
【図８】本発明の他の実施形態によるマスタの間でソフトウェア調停を介して単一ポートメモリ装置へのアクセスを共有する複数のマスタを備える電子システムのブロック図である。
【図９】図８に図示された電子システムのアクセスコントローラのブロック図である。
【図１０】図５または図８に図示された電子システムが動作する間、命令の衝突防止を説明するための信号のタイミング図である。
【図１１】図５または図８に図示された電子システムが動作する間、リフレッシュ欠乏防止を説明するための信号のタイミング図である。
【図１２】図５または図８に図示された電子システムが動作する間、ミッシングプリチャージ防止を説明するための信号のタイミング図である。
【図１３】図５または図８に図示された電子システムが動作する間、命令の衝突、リフレッシュ欠乏、及びミッシングプリチャージ防止を説明するための信号のタイミング図である。
【符号の説明】
【０１１２】
102、104、106：マスタ
108：マルチポートメモリ装置
112、114、116：ポート
122、124、126：コントローラ
132、134、136：CPU
202、204、206：マスタ
208：マルチポートメモリ装置
212、214、216：ポート 
222、224、226：コントローラ
232、234、236：データプロセッサ
252、254、256：メモリ装置
266：アクセスコントローラ
350：メモリコア
352、354、356：命令検出器
362、364、366：リフレッシュカウンタ
368：ＭＵＸ
370：アドレスデコーダ
【図１】
2007095054.tif 000003
【図２】
2007095054.tif 000004
【図３】
2007095054.tif 000005
【図４】
2007095054.tif 000006
【図５】
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【図６】
2007095054.tif 000008
【図７】
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【図８】
2007095054.tif 000010
【図９】
2007095054.tif 000011
【図１０】
2007095054.tif 000012
【図１１】
2007095054.tif 000013
【図１２】
2007095054.tif 000014
【図１３】
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