(57)【要約】【課題】回路間のＤＣレベルの変換を行うためのカップリングコンデンサを、半導体集積回路に外付けで設けるため、部品点数が増加する。【解決手段】回路２２，２４間のＤＣカットを行うカップリングコンデンサＣ１と、スイッチトキャパシタ回路２８による等価的な抵抗ＲＳＣとにより、カットオフ周波数ｆＣのハイパスフィルタ３４を構成する。スイッチトキャパシタ回路２８の充放電される容量ＣＳＣ又はスイッチング周波数ｆＳＣを小さく設定すればＲＳＣは大きくなり、これに応じて所定のｆＣに対するＣ１を小さくすることができる。よって、Ｃ１を含むハイパスフィルタ３４をＩＣ２０のチップ上に集積することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
共通の半導体基板上に、
信号を伝達する信号経路に直列に挿入され、前記信号経路の入力側と出力側とを容量結合するカップリングコンデンサと、
前記カップリングコンデンサの前記出力側の端子と所定の基準直流電源との間における等価的な抵抗素子として機能するスイッチトキャパシタ回路と、
を有するハイパスフィルタを構成した半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記ハイパスフィルタのカットオフ周波数は、可聴周波数帯域の下限より低く設定されること、を特徴とする半導体集積回路。
【請求項３】
請求項１又は請求項２に記載の半導体集積回路において、
前記スイッチトキャパシタ回路は、
前記カップリングコンデンサの前記出力側の端子に一方端を接続された第１のスイッチ素子と、
前記第１のスイッチ素子の他方端と前記基準直流電源との間に接続された第２のスイッチ素子と、
前記第２のスイッチと並列に、前記第１のスイッチ素子の他方端と前記基準直流電源との間に設けられ、前記第１のスイッチ素子及び前記第２のスイッチ素子のオン・オフ動作に応じて充放電されるバッファコンデンサと、
を有することを特徴とする半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路において、
前記バッファコンデンサは、前記第１のスイッチ素子と前記第２のスイッチ素子との接続部分の寄生容量により構成されること、を特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路上に構成される信号の直流（ＤＣ）レベルの変換回路に関する。
【背景技術】
【０００２】
ＤＣレベルが異なる回路を相互接続するために、当該回路間に直列にカップリングコンデンサを挿入することが一般的に行われている。このカップリングコンデンサを含むＤＣカット回路はハイパスフィルタを構成する。図５は、従来のＤＣカット回路を用いた回路接続構成を示す模式図である。この図は、回路２から半導体集積回路（ＩＣ）４内の回路６へ信号を伝達する構成を示している。信号線８に直列にカップリングコンデンサＣ１が挿入される。また、ＩＣ４の半導体チップ上には抵抗Ｒ１が形成され、この抵抗Ｒ１は信号が入力されるＩＣ４の入力端子１０と所定の基準直流電圧源Ｖrefとの間に接続される。これらコンデンサＣ１と抵抗Ｒ１とはハイパスフィルタを構成し、ＤＣ成分を含む低い周波数の信号成分の通過が妨げられる結果、その入力側と出力側とのＤＣレベルが異なるように設定することができ、出力側のＤＣレベルはＶrefに設定される。このハイパスフィルタのカットオフ周波数ｆＣは、
ｆＣ＝１／（２πＲ１Ｃ１）  ………（１） 
と表される。
【０００３】
ちなみに、ハイパスフィルタの動作を確保するために、回路６への入力端はＲ１より高インピーダンスにする必要があり、バッファ回路１２はそのための手段の一例として図示している。
【０００４】
伝達する信号が、比較的低い周波数である可聴周波数帯域、すなわちオーディオ帯（２０Ｈｚ〜２０ｋＨｚ）の信号である場合には、カットオフ周波数ｆＣをオーディオ帯の下限である２０Ｈｚより低く設定する。
【０００５】
例えば、カットオフ周波数ｆＣを２０Ｈｚ、ＩＣ４の入力端子１０の入力インピーダンスとなるＲ１を５０ｋΩとすると、（１）式からＣ１は０．１６μＦとなる。このような大きな容量のＣ１はＩＣチップ上での占有面積が大きくなるため、ＩＣ４に内蔵することは困難である。一方、Ｒ１を大きくすれば、ｆＣを低下させることができるが、高抵抗素子の形成にはやはりＩＣチップ上での占有面積が大きくなるといった点で制約がある。そこで、従来は、図５に示すようにＣ１をＩＣ４の入力端子１０に外付けする構成が採られている。例えば、カップリングコンデンサを外付けする構成では、電解コンデンサ等を用いてＣ１を大きな容量とすることが比較的容易である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述のように、従来は、ＤＣレベルの変換を行うために、ＩＣにカップリングコンデンサＣ１を外付けするので、部品点数が増加し、それと共に組立工数が増加したり、回路の寸法が増大しがちであるといった問題があった。
【０００７】
本発明は上記問題点を解決するためになされたものであり、外付けコンデンサを用いずにＤＣレベルの変換を行うことが可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体集積回路は、共通の半導体基板上に、信号を伝達する信号経路に直列に挿入され、前記信号経路の入力側と出力側とを容量結合するカップリングコンデンサと、前記カップリングコンデンサの前記出力側の端子と所定の基準直流電源との間における等価的な抵抗素子として機能するスイッチトキャパシタ回路と、を有するハイパスフィルタを構成したものである。
【０００９】
本発明によれば、スイッチトキャパシタ回路を用いることで、半導体基板上に比較的小さな占有面積で大きな抵抗値を有する抵抗素子を等価的に構成することができ、それに応じてカップリングコンデンサの容量の縮小を図ることができる。
【００１０】
上記本発明の半導体集積回路は、前記ハイパスフィルタのカットオフ周波数が、可聴周波数帯域の下限より低く設定される場合に好適である。すなわち本発明は、伝達される信号の中でも比較的低周波である可聴周波数帯域の信号のＤＣレベルの変換にも有効である。この点において、ハイパスフィルタのカットオフ周波数を低くする必要がある場合には、従来の構成ではカップリングコンデンサの容量を大きくしなければならず、特に当該カップリングコンデンサの集積回路への内蔵が困難であった。
【００１１】
また、上記本発明の半導体集積回路における前記スイッチトキャパシタ回路は、前記カップリングコンデンサの前記出力側の端子に一方端を接続された第１のスイッチ素子と、前記第１のスイッチ素子の他方端と前記基準直流電源との間に接続された第２のスイッチ素子と、前記第２のスイッチと並列に、前記第１のスイッチ素子の他方端と前記基準直流電源との間に設けられ、前記第１のスイッチ素子及び前記第２のスイッチ素子のオン・オフ動作に応じて充放電されるバッファコンデンサと、を有する構成とすることができる。スイッチトキャパシタ回路で等価的に抵抗素子を構成する場合には通常、コンデンサの両端にスイッチ素子が設けられるが、本発明では、コンデンサの一方のみにスイッチ素子を設ける構成として、回路の簡素化が図られる。
【００１２】
さらに、上記本発明の半導体集積回路における前記バッファコンデンサは、前記第１のスイッチ素子と前記第２のスイッチ素子との接続部分の寄生容量により構成することができる。
【発明の効果】
【００１３】
本発明に係る半導体集積回路によれば、カップリングコンデンサを半導体集積回路に内蔵することが可能となり、部品点数及び組立工数の削減、回路サイズの縮小が図られる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１５】
図１は、本発明の実施形態であるＩＣを含む回路構成を示す模式図である。ここで、ＩＣ２０内の回路２２における信号のＤＣレベルは、ＩＣ２０の外の回路２４における信号のＤＣレベルと異なるように設定される。例えば、回路２４から回路２２への伝達信号は、オーディオ帯（２０Ｈｚ〜２０ｋＨｚ）の信号である。この伝達信号の回路２２，２４間のＤＣカットを行うためにカップリングコンデンサＣ１が、回路２４から回路２２へ信号を伝達する信号線２６に直列に挿入される。このコンデンサＣ１は、後述するように小さな容量で足りるため、ＩＣ２０を構成する半導体チップ上に他の回路素子と共に集積形成される。当該半導体チップ上には、さらにスイッチトキャパシタ回路２８及びバッファ回路３０が形成される。
【００１６】
例えば、コンデンサＣ１の一方端子は、ＩＣ２０の接続端子３２を介して回路２４の信号出力端子に接続される。またコンデンサＣ１の他方端子は、スイッチトキャパシタ回路２８を介して所定の基準直流電圧源Ｖrefに接続されると共に、バッファ回路３０を介して回路２２に接続される。
【００１７】
スイッチトキャパシタ回路２８は、後述する等価的に抵抗ＲＳＣとして機能する構成を有する。コンデンサＣ１と、スイッチトキャパシタ回路２８による等価抵抗ＲＳＣとはハイパスフィルタ３４を構成し、ハイパスフィルタ３４は、ＤＣ成分を含む低い周波数の信号成分の通過を阻止する結果、その出力側の回路２２のＤＣレベルを入力側の回路２４のＤＣレベルと異なるように設定することができる。例えば、出力側のＤＣレベルはＶrefに設定される。
【００１８】
バッファ回路３０は、オペアンプＡを用いて入力インピーダンスを高く、出力インピーダンスを低く構成され、コンデンサＣ１と回路２２との間のインピーダンス変換を行う。このバッファ回路３０を介して、回路２２のＤＣレベルはＶrefに設定される。
【００１９】
図２は、等価的に抵抗素子として機能するスイッチトキャパシタ回路の基本的な構成例を示す回路図である。このスイッチトキャパシタ回路４０は、コンデンサＣＳＣとスイッチ素子ＳＷ１〜ＳＷ４とを含んで構成される。端子Ｎ１とコンデンサＣＳＣの一方端子との間には、スイッチ素子ＳＷ１が設けられ、さらにコンデンサＣＳＣの一方端子はスイッチ素子ＳＷ２により基準電圧源となるアースに接続可能とされる。また、端子Ｎ２とコンデンサＣＳＣの他方端子との間には、スイッチ素子ＳＷ３が設けられ、さらにコンデンサＣＳＣの他方端子はスイッチ素子ＳＷ４により基準電圧源となるアースに接続可能とされる。このスイッチトキャパシタ回路４０は、スイッチ素子ＳＷ１及びＳＷ３の組とスイッチ素子ＳＷ２及びＳＷ４の組とを交互に周期的に開閉することによって、コンデンサＣＳＣを充放電する。これによって電荷移動が起こり、端子Ｎ１とＮ２との間にパルス状の電流が流れ、スイッチング周波数ｆＳＣが十分に高ければ、平均電流は抵抗を通過する電流と等価になる。その抵抗値ＲＳＣは、次式で表される。
ＲＳＣ＝１／（ＣＳＣｆＳＣ）  ………（２）
【００２０】
また、図３は、等価的に抵抗素子として機能するスイッチトキャパシタ回路の他の基本的な構成例を示す回路図である。このスイッチトキャパシタ回路４２は、コンデンサＣＳＣとスイッチ素子ＳＷ１，ＳＷ２とを含んで構成される。コンデンサＣＳＣの一方端子は、スイッチ素子ＳＷ１により端子Ｎ１に接続可能とされ、スイッチ素子ＳＷ２により端子Ｎ２に接続可能とされる。コンデンサＣＳＣの他方端子は基準電圧源となるアースに接続される。このスイッチトキャパシタ回路４２は、スイッチ素子ＳＷ１，ＳＷ２を交互に周期的に開閉することによって、コンデンサＣＳＣを充放電する。これによって電荷移動が起こり、端子Ｎ１とＮ２との間にパルス状の電流が流れ、上記スイッチトキャパシタ回路４０と同様に、（２）式で表される等価的な抵抗として機能する。
【００２１】
図４はＩＣ２０内に構成されるハイパスフィルタ３４の概略の回路図である。図４に示すスイッチトキャパシタ回路２８は、基本的に図３に示した構成を有しており、コンデンサＣ１と電圧源Ｖrefとの間に、スイッチ素子ＳＷ１，ＳＷ２として機能するＭＯＳトランジスタＱ１，Ｑ２が接続され、コンデンサＣＳＣの充放電を制御する。トランジスタＱ１，Ｑ２はそれぞれゲートを制御回路５０からのパルスに応じてオン／オフを切り換え、ソース-ドレイン間の電流の導通を制御する。なお、コンデンサＣＳＣの一方端は、トランジスタＱ１のドレイン及びトランジスタＱ２のソースに接続され、他方端は、トランジスタＱ２のドレインと共通に電圧源Ｖrefに接続される。ちなみに、コンデンサＣ１に接続されたトランジスタＱ１のソースが図３の端子Ｎ１に、また電圧源Ｖrefに接続されるトランジスタＱ２のドレインが端子Ｎ２に相当する。
【００２２】
コンデンサＣ１と等価抵抗ＲＳＣとが構成するハイパスフィルタのカットオフ周波数ｆＣは、従来技術の（１）式と同様に次式で表される。
【００２３】
ｆＣ＝１／（２πＲＳＣＣ１）  ………（３）
【００２４】
ここで、オーディオ帯の信号を回路２４から回路２２への伝達信号とする場合には、カットオフ周波数ｆＣをオーディオ帯の下限である２０Ｈｚより低く設定する。ｆＣの低減は、（３）式から理解されるように、Ｃ１又はＲＳＣの増加によって可能である。集積回路内での大きな容量の形成は難しいが、スイッチトキャパシタ回路の等価抵抗ＲＳＣの増加は、（２）式により分かるようにｆＳＣ又はＣＳＣを低下することによって比較的容易に実現可能である。そこで、このようにしてＲＳＣを増加させることにより、コンデンサＣ１をＩＣ２０内に集積可能な小さな値としつつ、低いカットオフ周波数ｆＣを実現する。
【００２５】
ちなみに、スイッチトキャパシタ回路２８のスイッチング動作により、回路２２へ伝達される信号のサンプリングが起こり、連続時間信号から離散時間信号に変換される。それに伴うエイリアシングを避けるために、スイッチング周波数ｆＳＣは、伝達する信号であるオーディオ信号の帯域（２０Ｈｚ〜２０ｋＨｚ）より十分に高い周波数であることが要求される。一方、ｆＳＣには、トランジスタＱ１，Ｑ２の動作速度やパルスを発生する制御回路５０の性能などの応じた上限が存在する。
【００２６】
以上の点を勘案し、Ｃ１をＩＣ２０に内蔵可能な値として１００ｐＦに設定する場合を例に、ＩＣ２０の構成を説明する。この場合、ｆＣを２０Ｈｚとすると、（３）式から、ＲＳＣは約８０ＭΩとなる。このＲＳＣを与えるＣＳＣ、ｆＳＣは（２）式に基づいて定められる。例えば、１００ｋＨｚから１ＭＨｚ程度のｆＳＣの範囲は、上記ｆＳＣの上限、下限に関する条件を満足する。そこで、例えば、ｆＳＣを１００ｋＨｚとするとＣＳＣは１２５ｆＦ、ｆＳＣを５００ｋＨｚとするとＣＳＣは２５ｆＦ、またｆＳＣを１ＭＨｚとするとＣＳＣは１２．５ｆＦとなる。すなわち、上記ｆＳＣの範囲では、ＣＳＣは数十〜数百ｆＦのオーダーの小さな容量となり、ＩＣ２０内に形成可能である。また、ＣＳＣがこのように極めて小さな容量で足りることは、例えば、ＣＳＣをその接続点に相当するトランジスタＱ１，Ｑ２のソース、ドレイン拡散層や配線の寄生容量で実現可能であることを示している。すなわち、敢えてＣＳＣをパターンとして形成しなくてもよく、スイッチトキャパシタ回路２８のＩＣ２０上での占有面積が抑制される点で、上述のＤＣレベル変換回路はＩＣ２０への適用に好適である。ちなみにＣＳＣを寄生容量で構成することは、ばらつきの制御が難しいといった側面が考えられる。しかし、この側面は、本回路のようにｆＣが単に所定の値以下であればよいといった場合には、ＣＳＣを寄生容量で構成することに対し支障とはならない。
【００２７】
ちなみに、上述のように低いｆＣに対しＲＣは非常に大きくなる。このように大きな抵抗を、ポリシリコン等を用いて半導体チップ上に形成することは占有面積が大きくなり困難であるが、上述のようにスイッチトキャパシタを用いて等価的な抵抗を構成する方法であれば、占有面積が小さくて済む。
【００２８】
なお、上述の構成では、ハイパスフィルタ３４の動作を確保するために、その出力端のインピーダンスを高く設定する必要があり、これを表すためにバッファ回路３０を設ける構成例を示した。しかし、ハイパスフィルタ３４の出力インピーダンスを高くする構成であれば、他の構成であってもよい。また、スイッチトキャパシタ回路２８のスイッチングを制御する制御回路５０はＩＣ２０のチップ上に構成することもできるし、外部回路として構成し、制御信号をＩＣ２０の端子からトランジスタＱ１，Ｑ２等のスイッチ素子に印加する構成とすることもできる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施形態であるＩＣを含む回路構成を示す模式図である。
【図２】等価的に抵抗素子として機能するスイッチトキャパシタ回路の基本的な構成例を示す回路図である。
【図３】等価的に抵抗素子として機能するスイッチトキャパシタ回路の他の基本的な構成例を示す回路図である。
【図４】ＩＣ内に構成されるハイパスフィルタの概略の回路図である。
【図５】従来のＤＣカット回路を用いた回路接続の構成を示す模式図である。
【符号の説明】
【００３０】
２０  ＩＣ、２２，２４  回路、２８，４０，４２  スイッチトキャパシタ回路、３０  バッファ回路、３２  スイッチ、３４  ハイパスフィルタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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