(57)【要約】      （修正有）【課題】絶縁膜上に形成する１Ｔ−ＤＲＡＭを提供する。【解決手段】  集積回路は、バルクシリコン層及びバルクシリコン層の上に製造された相補型ＭＯＳＦＥＴ（ＣＭＯＳ）トランジスタを有するバルク技術集積回路（バルクＩＣ）を備えている。この集積回路はまた、バルクＩＣに隣接して設けられ且つ一体化された単一トランジスタのダイナミックランダムアクセスメモリ（１Ｔ−ＤＲＡＭ）セル２１２を備えている。【選択図】  図１Ｅ
2007294897.tif 000002
【特許請求の範囲】
【請求項１】
バルクシリコン層、及び該バルクシリコン層上に製造された相補型ＭＯＳＦＥＴ（ＣＭＯＳ）トランジスタを有するバルク技術集積回路（バルクＩＣ）と、
前記バルクＩＣに隣接して設けられ且つ一体化された第１の単一トランジスタダイナミックランダムアクセスメモリ（１Ｔ−ＤＲＡＭ）セルと、
を備える集積回路。
【請求項２】
前記第１の１Ｔ−ＤＲＡＭセルが、
アモルファスシリコン層と、
前記アモルファスシリコン層に隣接して設けられた第１及び第２のゲート酸化層、並びに、前記第１及び第２のゲート酸化層内に設けられた第１及び第２のゲートポリシリコン層を有する第１及び第２のゲートと、
を備える、請求項１に記載の集積回路。
【請求項３】
前記第１の１Ｔ−ＤＲＡＭセルが、前記アモルファスシリコン層並びに前記第１及び第２のゲートに隣接して設けられた第１の層間誘電体（ＩＬＤ）を有する、請求項２に記載の集積回路。
【請求項４】
前記バルクＩＣの前記バルクシリコン層が、第１及び第２のドープ領域を有するＮウェル、並びに第３及び第４のドープ領域を有するＰウェルを備え、
前記バルクＩＣが、前記バルクシリコン層に隣接して設けられた第３及び第４のゲート酸化層、並びに、前記第３及び第４のゲート酸化層内に設けられた第３及び第４のゲートポリシリコン層を有する第３及び第４のゲートを更に備える、
請求項３に記載の集積回路。
【請求項５】
前記バルクシリコン層並びに前記第３及び第４のゲートに隣接して設けられた第２のＩＬＤを更に備える、請求項４に記載の集積回路。
【請求項６】
前記第２のＩＬＤの内に設けられ、且つ、前記バルクシリコン層の前記第１及び第４のドープ領域に接続する第１及び第２のコンタクトを更に備える、請求項５に記載の集積回路。
【請求項７】
前記第１のＩＬＤ内に設けられた第３及び第４のコンタクトを更に備え、前記第１及び第２のコンタクトが前記第３及び第４のコンタクトに接続する、請求項６に記載の集積回路。
【請求項８】
前記第３及び第４のコンタクトに接続するメタルビット線を更に備える、請求項７に記載の集積回路。
【請求項９】
前記アモルファスシリコン層が、第１、第２、及び第３のドープ領域を有し、前記第１のゲートが前記第１のドープ領域の一部及び第２のドープ領域の一部に隣接して設けられており、前記第２のゲートが前記第２のドープ領域の一部及び第３のドープ領域の一部に隣接して設けられている、請求項２に記載の集積回路。
【請求項１０】
前記第１のＩＬＤ内に設けられ、且つ、前記アモルファスシリコン層の前記第２のドープ領域に接続する第５のコンタクトを更に備える、請求項９に記載の集積回路。
【請求項１１】
前記ＣＭＯＳトランジスタ及び前記第１の１Ｔ−ＤＲＡＭセルに接続するビット線を更に備える、請求項１に記載の集積回路。
【請求項１２】
前記第１の１Ｔ−ＤＲＡＭセルが、ゲート領域を有する第１のトランジスタを備える、請求項１１に記載の集積回路。
【請求項１３】
前記第１の１Ｔ−ＤＲＡＭセルが、本体領域及びソース領域を有する第１のトランジスタを備える、請求項１に記載の集積回路。
【請求項１４】
前記本体領域がデータを蓄える、請求項１３に記載の集積回路。
【請求項１５】
前記本体領域がアモルファスシリコン層を有する、請求項１４に記載の集積回路。
【請求項１６】
前記ソ−ス領域を前記第１の１Ｔ−ＤＲＡＭセルの前記トタンジスタと共有する第２のトランジスタを有する第２の１Ｔ−ＤＲＡＭセルを更に備える、請求項１３に記載の集積回路。
【請求項１７】
前記第１の１Ｔ−ＤＲＡＭセル及び前記第２の１Ｔ−ＤＲＡＭセルが２ビットのデータを蓄える、請求項１６に記載の集積回路。
【請求項１８】
前記第１の１Ｔ−ＤＲＡＭが、
ソ−ス領域と、
本体領域と、
ドレイン領域と、
を備え、
前記ソ−ス領域と、前記本体領域と、前記ドレイン領域とが、前記バルクＩＣに隣接して設けられたドープアモルファスシリコン層内に形成されている、請求項１に記載の集積回路。
【請求項１９】
前記第１の１Ｔ−ＤＲＡＭセルの前記ソース領域が、ニッケルを用いてシード形成された結晶化シリコンを備える、請求項１８に記載の集積回路。
【請求項２０】
前記第１の１Ｔ−ＤＲＡＭセルの前記ソース領域が、シード形成された結晶化シリコンのアイランドを備える、請求項１８に記載の集積回路。
【請求項２１】
前記結晶化シリコンのアイランドと前記バルクＩＣとが、共通の配向を有する、請求項２０に記載の集積回路。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
[0001]本出願は、２００６年３月１５日に出願された米国仮特許出願第６０／７８２，４７９号の利益を主張するものである。上記出願の開示内容を、その全体を参照することによって本出願に援用する。
【技術分野】
【０００２】
[0002]本開示内容は、メモリアレイに関するものであり、より詳細にはバルクシリコン上に製造されるメモリアレイに関するものである。
【背景技術】
【０００３】
[0003]本明細書に提供する背景説明は、本開示の内容を大まかに提示することを目的としている。本発明者の業績は、この背景の項で説明される範囲では、出願時に先行技術として通常はみなされない詳細な説明の態様と共に、明示または黙示を問わず本開示内容に対する先行技術として認められるものではない。
【０００４】
[0004]幾つかのダイナミックランダムアクセスメモリ（ＤＲＡＭ）のメモリセルは、電界効果トランジスタ（ＦＥＴ）、及びキャパシタを備えている。キャパシタは、二進数の１および０を、充電した状態または放電した状態として記憶する。キャパシタは、対応するＦＥＴのスイッチングによって制御され、このＦＥＴはまた、メモリセルに蓄えられたデータの読み出しを制御する。
【０００５】
[0005]メモリ記録容量の向上に対する要求によって、セル密度の大幅な増加がもたらされている。セル密度が高まるにつれて、セルのキャパシタンスを低減して、メモリアレイ内の隣接するセル間の絶縁が維持されている。しかしながら、セルのキャパシタンスを減少することは、メモリセルの出力をも低下させ、読み出しをより困難にさせている。
【０００６】
[0006]単一トランジスタ（１Ｔ）のキャパシタレスのＤＲＡＭセルが、セルサイズを更に縮小させている。１Ｔ−ＤＲＡＭセルは、電荷蓄積用にトランジスタ本体（ボディ）を使用して、ドレイン電流をバイアスするビット線を介してメモリ状態を読み出すことが可能である。したがって、１Ｔ−ＤＲＡＭセルは、各セル内にキャパシタを必要とせず、密度を高めることが可能でなる。しかし、１Ｔ−ＤＲＡＭ技術は、シリコン・オン・インシュレータ（ＳＯＩ）ウェハを必要とするものであり、当該ＳＯＩウェハは、高価で供給が不足しており、従来のバルクシリコン相補型ＭＯＳ（ＣＭＯＳ）デバイスと互換性が無い。
【概要】
【０００７】
[0007]集積回路が、バルク技術集積回路（バルクＩＣ）を備えており、当該バルクＩＣは、バルクシリコン層と、バルクシリコン層の上に製造された相補型ＭＯＳＦＥＴ（ＣＭＯＳ）トランジスタを有している。この集積回路はまた、バルクＩＣに隣接して設けられ且つ一体化された第１の単一トランジスタのダイナミックランダムアクセスメモリ（１Ｔ−ＤＲＡＭ）セルを備えている。第１の１Ｔ−ＤＲＡＭセルは、アモルファスシリコン層と、当該アモルファスシリコン層に隣接して設けられた第１及び第２のゲート酸化層を含む第１及び第２のゲートを有している。また、第１及び第２のゲートはまた、第１及び第２ゲート酸化層内に設けられた第１及び第２のゲートポリシリコン層を有している。
【０００８】
[0008]別の特徴では、第１の１Ｔ−ＤＲＡＭセルは、アモルファスシリコン層並びに第１及び第２のゲートに隣接して設けられた第１の層間誘電体（ＩＬＤ）を有している。バルクＩＣのバルクシリコン層は、第１及び第２のドープ領域を含むＮウェル（井戸）と、第３及び第４ドープ領域を含むＰウェルと、を有している。バルクＩＣは、更に第３及び第４のゲートを有し、当該第３及び第４のゲートは、バルクシリコン層に隣接して設けられた第３及び第４のゲート酸化層を有している。バルクＩＣは、第３及び第４のゲート酸化層内に設けられた第３及び第４のゲートポリシリコン層を更に備えている。
【０００９】
[0009]別の特徴では、集積回路は、バルクシリコン層並びに第３及び第４のゲートに隣接して設けられた第２のＩＬＤを備える。第１および第２のコンタクトが、第２のＩＬＤ内に設けられており、バルクシリコン層の第１及び第４ドープ領域に接続している。第３及び第４のコンタクトが、第１のＩＬＤ内に設けられており、第１及び第２のコンタクトに接続している。メタルビット線が、第３及び第４のコンタクトに接続している。
【００１０】
[0010]別の特徴では、アモルファスシリコン層は、第１、第２、及び第３のドープ領域を有している。第１のゲートは、第１のドープ領域の一部、及び第２のドープ領域の一部に隣接して設けられており、第２のゲートは、第２のドープ領域の一部、及び第３のドープ領域の一部に隣接して設けられている。第５のコンタクトが、第１のＩＬＤ内に設けられており、アモルファスシリコン層の第２のドープ領域に接続している。ビット線が、ＣＭＯＳトランジスタ及び第１の１Ｔ−ＤＲＡＭセルに接続している。第１の１Ｔ−ＤＲＡＭセルは、ゲート領域を有する第１のトランジスタを備えている。第１のトランジスタはまた、本体（ボディ）領域、及びソース領域を備えている。本体領域は、データを記憶するものであり、アモルファスシリコン層を備えている。
【００１１】
[0011]別の特徴では、集積回路は、第２の１Ｔ−ＤＲＡＭセルを備えており、当該第２の１Ｔ−ＤＲＡＭセルは、第１の１Ｔ−ＤＲＡＭセルのトランジスタとソ−ス領域を共有する第２のトランジスタを有している。第１の１Ｔ−ＤＲＡＭセル及び第２の１Ｔ−ＤＲＡＭセルは、２ビットのデータを記憶する。第１の１Ｔ−ＤＲＡＭセルは、ソ−ス領域と、本体（ボディ）領域と、ドレイン領域とを備えている。ソ−ス領域と、本体領域と、ドレイン領域とは、バルクＩＣに隣接して設けられたドープアモルファスシリコン層内に形成されている。
【００１２】
[0012]別の特徴では、第１の１Ｔ−ＤＲＡＭセルのソース領域は、ニッケルでシード形成された結晶化シリコンを備えている。第１の１Ｔ−ＤＲＡＭセルのソース領域は、シード形成された結晶化シリコンのアイランドを有している。結晶化シリコンのアイランド及びバルクＩＣは、共通の配向を有する。
【００１３】
[0013]別の特徴において、集積回路の製造方法は、バルクシリコン層を有するバルク技術集積回路（バルクＩＣ）上に相補型ＭＯＳＦＥＴ（ＣＭＯＳ）トランジスタを製造する工程を含んでいる。この方法はまた、第１の単一トランジスタダイナミックランダムアクセスメモリ（１Ｔ−ＤＲＡＭ）セルをバルクＩＣに隣接し且つ一体化して設ける工程を含んでいる。この方法は、第１及び第２のゲート酸化層を有する第１及び第２のゲートを、第１の１Ｔ−ＤＲＡＭセルのアモルファスシリコン層に隣接して設ける工程を更に含んでいる。この方法は、第１及び第２のゲートポリシリコン層を、第１及び第２のゲート酸化層内に設ける工程を更に含んでいる。
【００１４】
[0014]別の特徴では、この方法は、第１の１Ｔ−ＤＲＡＭセルの第１の層間誘電体（ＩＬＤ）を、アモルファスシリコン層並びに第１及び第２のゲートに隣接して設ける工程を含んでいる。この方法は、第３及び第４のゲート酸化層を有するバルクＩＣの第３及び第４のゲートを、バルクシリコン層に隣接して設ける工程を更に含んでいる。この方法は、第３及び第４のゲートポリシリコン層を、第３及び第４のゲート酸化層内に設けるステップを更に含んでいる。バルクＩＣのバルクシリコン層は、第１及び第２のドープ領域を有するＮウェルと、第３及び第４のドープ領域を有するＰウェルを備えている。
【００１５】
[0015]別の特徴では、この方法は、第２のＩＬＤを、バルクシリコン層並びに第３及び第４のゲートに隣接して設ける工程を含んでいる。この方法は、バルクシリコン層の第１及び第４のドープ領域に通じる第１及び第２のコンタクトを、第２のＩＬＤ内に設ける工程を更に含んでいる。この方法は、第３及び第４のコンタクトを第の１ＩＬＤ内に設ける工程を更に含んでいる。第１及び第２のコンタクトは、第３及び第４のコンタクトに通じている。この方法は、メタルビット線を、第３及び第４のコンタクトに通ずるように設ける工程を更に含んでいる。この方法は、第１のゲートを、アモルファスシリコン層の第１のドープ領域の一部及び第２のドープ領域の一部に隣接して設ける工程を更に含んでいる。この方法は、第２のゲートをアモルファスシリコン層の第２のドープ領域の一部及び第３のドープ領域の一部に隣接して設ける工程を更に含んでいる。
【００１６】
[0016]別の特徴では、この方法は、第５のコンタクトを、アモルファスシリコン層の第２のドープ領域に通ずるように第１のＩＬＤ内に設ける工程を含んでいる。この方法は、ビット線を、ＣＭＯＳトランジスタ及び第１の１Ｔ−ＤＲＡＭセルに通ずるように設ける工程を更に含んでいる。第１の１Ｔ−ＤＲＡＭセルは、ゲート領域を有する第１のトランジスタを備えている。第１の１Ｔ−ＤＲＡＭセルは、本体領域及びソース領域を有する第１のトランジスタを備えている。
【００１７】
[0017]別の特徴では、この方法は、データを本体領域に蓄える工程を含んでいる。本体領域は、アモルファスシリコン層を備えている。この方法は、第１の１Ｔ−ＤＲＡＭセルのトランジスタのソース領域を、第２の１Ｔ−ＤＲＡＭセル用の第２のトランジスタと共有させる工程を更に含んでいる。この方法は、２ビットのデータを第１の１Ｔ−ＤＲＡＭセル及び第２の１Ｔ−ＤＲＡＭセルに蓄える工程を更に含んでいる。この方法は、第１の１Ｔ−ＤＲＡＭのソース領域、本体領域、及びドレイン領域を、ドープアモルファスシリコン層内に形成する工程を更に含んでいる。この方法は、第１の１Ｔ−ＤＲＡＭセルのソース領域の結晶化シリコンをニッケルでシード形成する工程を更に含んでいる。
【００１８】
[0018]別の特徴では、この方法は、第１の１Ｔ−ＤＲＡＭセルのソース領域をシード形成する工程を更に含んでいる。この方法は、第１の１Ｔ−ＤＲＡＭセルのソース領域内にシリコンのアイランドを結晶化させる工程を更に含んでいる。この方法は、結晶化シリコンのアイランド、及びバルクＩＣを共通の配向に構成する工程を更に含んでいる。
【００１９】
[0019]本開示内容が適用可能な更なる領域は、以下に提供する詳細な説明から明らかになるであろう。詳細な説明および特定の実施例は、本開示内容の好適な実施の形態を表してはいるが、説明のためだけのものであり、本開示内容の範囲を限定する意図はないことが理解されるべきである。
【００２０】
[0020]本開示内容は、以下の詳細な説明、及び添付の図面からより完全に理解されるようになろう。
【詳細な説明】
【００２１】
[0035]以下の説明は、本質的には単なる例示であり、本開示内容、その応用又は利用を限定することは全く意図しないものである。明確化のために、同一の参照番号を図面において使用して、同様の要素を特定する。本明細書で使用されるように、モジュール、回路及び／又はデバイスという用語は、特定用途向集積回路（ＡＳＩＣ）、電子回路、一つ又は複数のソフトウェア又はファームウェアプログラムを実行するプロセッサ（共用、専用、又はグループ）及びメモリ、組合せ論理回路、及び／又は説明する機能を提供する他の適切なコンポーネントを指すものである。また、方法におけるステップは、本開示内容の原理を変更することなく異なる順序で実行されてもよいことを理解されたい。
【００２２】
[0036]本開示内容に従って、バルクシリコン集積回路上に設けられる単一トランジスタのキャパシタレスのダイナミックランダムアクセスメモリ（１Ｔ−ＤＲＡＭ）セルを含むメモリアレイの製造方法を説明する。ここで、図１Ａを参照する。バルク技術集積回路（バルクＩＣ）３０は、バルクシリコン層３２を備えている。相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ３６、３８といった半導体コンポーネントが、任意の適切な方法を使用して、バルクＩＣ３０内に製造される。
【００２３】
[0037]バルクＩＣ３０は、以下のステップを使用して製造することができる。ｎ型ウェル４０及びｐ型ウェル４２を、パターニング及び拡散プロセスを使用して、バルクシリコン層３２内に形成する。バルクシリコン層３２をこの時点で及び／又は後に加熱して、イオン注入による欠陥をアニールし、ｎ型ウェル４０及びｐ型ウェル４２内に十分にドーパントを送り込んでもよい。
【００２４】
[0038]ｎウェル４０及びｐウェル４２をバルクシリコン層３２内に形成した後に、一連のパターニングス工程及び注入工程を用いて、ホール高濃度（ｐ＋＋）領域４４及び４６、電子高濃度（ｎ＋＋）領域４８及び５０、並びに、低濃度領域（ｐ＋）５２及び低濃度領域（ｎ＋）５４を画成する。イオン注入装置は、これらのステップにおいて、選択されたドーパントイオンをバルクシリコン層３２の表面の選択的に露出された部分上に向けて、当該露出された部分のドーピングを変更する。アニーリングを、ドーピングに先立って及び／又はその後に行なってもよい。
【００２５】
[0039]バルクシリコン層３２がドープされた後に、酸化物層を、バルクシリコン層３２上に成長させる。この酸化物層を選択された領域にパターニングして、第１のゲート酸化膜部５８及び６０を生成する。ポリシリコンの層を、この酸化物層の上に堆積させてパターニングし、選択された領域にゲート６２及び６４が生成する。また、イオンをポリシリコン内に注入して、必要に応じてゲート抵抗を低減させてもよい。コンタクト６６、６７は、同様にパターニングすることができる。コンタクト６６、６７は、（ｐ＋）領域５２及び（ｎ＋）領域５４の上にそれぞれ形成して、（ｐ＋）領域５２及び（ｎ＋）領域５４にそれぞれ接続する。そして、第１の層間誘電体（ＩＬＤ）７０を、バルクＩＣ３０の露出した上側の面上に設ける。
【００２６】
[0040]次に、図１Ｂを参照する。アモルファスシリコン（αＳｉ）７２の薄層を、第１のＩＬＤ７０上に堆積する。部分７３、７４を、このαＳｉ７２から残部７５を残して除去する。次いで、ゲート酸化膜８０又は第２のポリシリコンゲート酸化膜を、αＳｉ７２の残部７５上に堆積する。ゲート酸化膜８０を低温（たとえば４００℃未満）で堆積して、αＳｉ７２をアモルファス状態に維持することができる。そして、ゲート酸化膜８０の上に第２のポリシリコン層８９を堆積する。
【００２７】
[0041]次に図１Ｃを参照する。ポリシリコン層８９及びゲート酸化層８０をパターニングして、ゲート酸化膜によって絶縁されたポリシリコンを有するゲート８２及び８４を形成する。次に、ゲート８２及び８４に隣接して画成された領域１０２、１０４、及び１０６にイオン１０７を注入又は衝突させて、選択された不純物、即ちドーパントを導入する。領域１０２、１０４、１０６は、ｎ＋ドープ領域１０８、１１０、１１２になるように示されている。領域１０８は、ゲート８２及び８４に共有されるソース領域になる。領域１１０、１１２は、αＳｉ７２のｐ＋領域１１４及び１１６（即ち、トランジスタ本体領域）によってソース領域１０８から分離されたドレイン領域になる。
【００２８】
[0042]イオン注入領域は、所望の薄膜トランジスタ（ＴＦＴ）がＰ型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ）であるか、Ｎ型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ）であるかに応じて、それぞれｎ＋又はｐ＋のいずれかとなることができる。
【００２９】
[0043]次に、図１Ｄを参照する。第２の層間誘電体１２０（ＩＬＤｎ＋１）を、ゲート８２及び８４、αＳｉ７２、並びに、コンタクト６６及び６７の上に堆積する。次いで、孔１７０を、ＩＬＤｎ＋１１２０において、ソース領域１０８のｎ型αＳｉ７２の層の上に、及び、コンタクト６６及び６７の上に、開口させ、即ちエッチング形成する。孔１７０内には、ニッケル（Ｎｉ）のようなシード材料１７４を堆積させる。この材料１７４は、αＳｉ７２の上に低温固相エピタキシを生じさせ、結晶化層１７７、１７８、１７９、即ちアイランドを形成する。これら結晶化層は、結晶配向がαＳｉ７２の基板の結晶配向と同じ状態でαＳｉ７２の上に成長する。材料１７４は、ｎ型αＳｉ７２の上面又は底面にシード形成してもよい。固相エピタキシは、ＩＬＤｎ＋１の孔内のαＳｉ７２を結晶化シリコンのアイランドに変換し、図１Ｃで注入されたイオンを活性化する。
【００３０】
[0044]次に、図１Ｅを参照する。第２段のコンタクト１９８、２００、２０１は、第１、第２、及び第３のコンタクトと称することもあるものであり、孔１７０を埋める。次いで、コンタクト１９８、２００、２０１の上端およびＩＬＤｎ＋１１２０の上面を、例えば化学機械研磨（ＣＭＰ）を使用して、平滑化、即ち研磨する。次いで、研磨した領域の上に、第１のメタルビット線２０４をさせる。次に、残りの金属層を従来のプロセスを経て付加する。即ち、第１のメタルビット線２０４、又はメタライゼーション層（Ｍ１）を、続いてその上に付けてパターニングする。
【００３１】
[0045]ビット線２０４は、第２段のコンタクト１９８、２００及び２０１に接続され、したがって、結晶化層１７７、１７９を介して第１段のコンタクト６６及び６７と接続され、結晶化層１７８を介してソース領域１０８と接続される。このようにして、メモリシステム２１０、即ちメモリアレイが、薄膜トランジスタ２１２及び２１４から形成される。これらのトランジスタは、それぞれ、第１及び第２の１Ｔ−ＤＲＡＭトランジスタとなることができるものである。これらのトランジスタは、薄膜トランジスタ２１２及び２１４のｐ＋本体領域１１４及び１１６にデータを蓄えることができる。
【００３２】
[0046]図１Ｂから１Ｅの上記のステップは、３次元（３Ｄ）メモリ「立方体」またはメモリセルの３Ｄアレイを形成するために複数回繰り返されてもよい。
【００３３】
[0047]次に、図２を参照する。この図は、バルクシリコング技術に基づく１Ｔ−ＤＲＡＭを製造する方法３５０を示している。ステップ３５２においては、ＣＭＯＳ又は他の半導体コンポーネントがバルクシリコン上に形成され、第１のＩＬＤによって絶縁される。コンタクトが、ＣＭＯＳの動作を制御するために第１のＩＬＤ内に設けられる。
【００３４】
[0048]ステップ３５４では、αＳｉの薄層が、第１のＩＬＤ上に堆積される。ステップ３５６では、ゲート酸化膜が、αＳｉのアモルファス特性を維持するために、低温で該αＳｉの上に堆積される。ステップ３５８では、ポリシリコンが、ゲート酸化膜の上に堆積される。ステップ３６０では、１Ｔ−ＤＲＡＭトランジスタ用のゲートが、ゲート酸化膜及びポリシリコンからパターニングされる。
【００３５】
[0049]ステップ３６２では、イオンが酸化膜及びαＳｉ内に注入され、薄膜トランジスタ用のイオン高濃度領域が形成される。これらの領域では、トランジスタのタイプに応じて電子又はホールが高濃度となることができる。ステップ３６４では、誘電体膜が、ゲート、及びイオン高濃度領域の上に堆積される。ステップ３６６では、孔が、ステップ３６４で堆積された誘電体膜内に開口される、即ち、パターニングされる。ステップ３６８では、ステップ３６６の孔を通して、シードメタルが、第１段のコンタクトの上側領域、及びゲート間のαＳｉの部分にシード形成される。このシード形成のプロセスは結晶化シリコンのアイランドを生成する。
【００３６】
[0050]ステップ３７０では、コンタクトが、ステップ３６６の孔の内部の残った空間を埋める。ステップ３７２では、化学機械研磨が、ステップ３６４及び３７０の誘電体の上側層並びにコンタクトに対して実施される。ステップ３７４では、メタライゼーション層が、ステップ３６４及び３７０の誘電体及びコンタクトの上に堆積される。次に、メタライゼーション層がパターニングされてもよく、高容量メモリ装置を生成するためにステップ３５４から３７２が繰り返されてもよい。
【００３７】
[0051]ここで図３Ａから図３Ｈを参照する。これらの図は、バルクシリコン上の１Ｔ−ＤＲＡＭの様々な例示の実装形態を示している。まず、図３Ａを参照する。バルクシリコン上１Ｔ−ＤＲＡＭは、ラップトップコンピュータシステム４００のメモリ４０４内に実装され得る。このコンピュータシステム４００は、バス４０１を介してメモリ４０４に結合されたプロセッサ４０２を備えている。当該メモリ４０４は、モジュールコントローラ４１６によって制御されるバルクシリコンアレイ上の１Ｔ−ＤＲＡＭ４０５を有している。コンピュータシステム４００は、大容量記憶装置４０６を備えている。キーボードコントローラ４１０が、キーボード、マウス、又は類似の入力装置を介して入力される命令又はデータを受信するために、バス４０１に接続される。また、ディスプレイデバイスコントローラ４１２が、適切に接続されたディスプレイデバイス４１４を通して出力を提供するために、バス４０１に接続されている。バス４０１にはまた、プロセッサ４０２をネットワークインターフェース装置等のような他の装置にインターフェースするための入出力コントローラ４０８が接続されている。
【００３８】
[0052]コンピュータシステム４００は、携帯情報端末（ＰＤＡ）、携帯電話、メディアプレーヤ、又はＭＰ３プレーヤ等のモバイルコンピューティング装置、及び／又は他の装置を含むホスト装置（図示せず）と、一つまたは複数の有線又は無線通信リンクを介して、通信することができる。
【００３９】
[0053]次に図３Ｂを参照する。バルクシリコン上の１Ｔ−ＤＲＡＭは、ハードディスクドライブ４２０のメモリ４２９内に実装され得る。メモリ４２９は、図３Ｂでは大まかに参照符号４２２で特定されている信号処理回路及び／又は制御回路の何れかまたは両者、並びに／若しくは、電源４２３と共に動作する。幾つかの実装形態では、ＨＤＤ４２０の信号処理及び／又は制御回路４２２、並びに／若しくは他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を実行し、計算を行い、並びに／若しくは、磁気記憶媒体４２６に出力され及び／又は磁気記録媒体４２６から受信されるデータをフォーマットすることができる。
【００４０】
[0054]ＨＤＤ４２０は、コンピュータ、携帯情報端末、携帯電話、メディアプレーヤ又はＭＰ３プレーヤ等のようなモバイルコンピューティング装置、並びに／若しくは、他の装置を含むホスト装置（図示せず）と、一つ又は複数の有線又は無線通信リンク４２８を介して通信することができる。
【００４１】
[0055]次に図３Ｃを参照する。バルクシリコン上の１Ｔ−ＤＲＡＭは、デジタル多用途ディスク（ＤＶＤ）ドライブ５１０のメモリ５１９内に実装され得る。メモリ５１９は、図３Ｃでは参照符号５１２で大まかに特定されている信号処理回路及び／又は制御回路の何れか又は両者、ＤＶＤドライブ５１０の大容量データ記憶装置５１８、並びに／若しくは電源５１３と共に動作する。ＤＶＤ５１０の信号処理及び／又は制御回路５１２、並びに／若しくは他の回路（図示せず）は、データを処理し、符号化および／または暗号化を行い、計算を行い、並びに／若しくは、光学式記憶媒体５１６から読まれるデータ及び／又は光学式記憶媒体５１６に書き込まれるデータをフォーマットすることができる。また、幾つかの実装形態では、ＤＶＤ５１０の信号処理及び／又は制御回路５１２、並びに他の回路（図示せず）は、符号化及び／又は復号化、並びに／若しくは、ＤＶＤドライブに関連する任意の他の信号処理機能のような他の機能を実行することができる。
【００４２】
[0056]次に図３Ｄを参照する。バルクシリコン上の１Ｔ−ＤＲＡＭは、高精細度テレビジョン（ＨＤＴＶ）６２０用のメモリ６２８として実装され得る。メモリ６２８は、図３Ｄでは参照符号６２２で大まかに特定されている信号処理回路及び／又は制御回路の何れか又は両者、無線ＬＡＮインターフェース、ＨＤＴＶ６２０の大容量データ記憶装置、並びに／若しくは、電源６２３を実装することができ、及び／又は、それらと共に実装され得る。ＨＤＴＶ６２０は、ＨＤＴＶ入力信号を有線又は無線フォーマットの何れかの状態で受信し、ディスプレイ６２６用のＨＤＴＶ出力信号を生成する。幾つかの実装形態では、ＨＤＴＶ６２０の信号処理及び／又は制御回路６２２、並びに／若しくは他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を行い、計算を行い、データをフォーマットし、並びに／若しくは、必要とされて得る任意の他のタイプのＨＤＴＶ処理を行うことができる。
【００４３】
[0057]ＨＤＴＶ６２０は、大容量データ記憶装置６２７と通信することができる。ＨＤＤは、約１．８インチ（４．５７ｃｍ）より小さい直径を有する一以上のプラッタを有するミニＨＤＤであることができる。ＨＤＴＶ６２０は、メモリ６２８に接続され得る。また、ＨＤＴＶ６２０は、無線ＬＡＮネットワークインターフェース６２９を介した無線ＬＡＮとの接続をサポートすることができる。
【００４４】
[0058]次に図３Ｅを参照する。バルクシリコン上の１Ｔ−ＤＲＡＭは、車両制御システム７３０のメモリ７４７を実現し、及び／又はその中に実装され得る。メモリ７４７は、パワートレイン制御システム７３２と共に機能するものであり、当該パワートレイン制御システム７３２は、温度センサ、圧力センサ、回転センサ、空気流センサ、及び／又は任意の他の適切なセンサのような一以上のセンサからの入力を受信し、並びに／若しくは、エンジン操作パラメータ、変速機操作パラメータ、及び／又は他の制御信号のような一以上の出力制御信号を生成する。
【００４５】
[0059]バルクシリコン上の１Ｔ−ＤＲＡＭはまた、他の車両制御システム７４０内に実装され得る。制御システム７４０は、入力センサ７４２からの信号を受信し、及び／又は、制御信号を一以上の出力装置７４４に出力することができる。幾つかの実装形態では、制御システム７４０は、アンチロックブレーキシステム（ＡＢＳ）、ナビゲーションシステム、テレマティックシステム、車両テレマティックシステム、車線逸脱防止システム、適応クルーズコントロールシステム、並びに、ステレオ、ＤＶＤ、コンパクトディスク等のような車両エンターテイメントシステムの一部となり得る。更に別の実装形態も考えられる。
【００４６】
[0060]パワートレイン制御システム７３２は、大容量データ記憶装置７４６と通信することができる。動力伝達機構制御システム７３２は、メモリ７４７に接続されていてもよい。また、パワートレイン制御システム７３２は、無線ＬＡＮネットワークインターフェース７４８を介して無線ＬＡＮとの接続をサポートすることができる。また、制御システム７４０は、大容量データ記憶装置、メモリ、及び／又は無線ＬＡＮインターフェース（すべて図示せず）を備えていてもよい。
【００４７】
[0061]次に図３Ｆを参照する。バルクシリコン上の１Ｔ−ＤＲＡＭは、セルラーアンテナ８５１を有する携帯電話８５０のメモリ８６６として実装され得る。メモリ８６６は、図３Ｆでは参照符号８５２で大まかに特定されている信号処理回路及び制御回路の何れか又は両者、無線ＬＡＮインターフェース、携帯電話８５０の大容量データ記憶装置８６４、並びに／若しくは、電源８５３と共に機能することができる。幾つかの実装形態では、携帯電話８５０は、マイクロフォン８５６、スピーカ及び／又はオーディオ出力ジャックのようなオーディオ出力８５８、ディスプレイ８６０、並びに／若しくは、キーパッド、ポインティングデバイス、音声駆動装置、及び／又は他の入力デバイスのような入力装置８６２を備える。携帯電話８５０の信号処理回路及び／又は制御回路８５２、並びに／若しくは他の回路（図示せず）は、データを処理し、符号化および／または暗号化を行い、計算を行い、データをフォーマットし、並びに／若しくは、他の携帯電話機能を実行することができる。
【００４８】
[0062]携帯電話８５０は、大容量データ記憶装置８６４と通信することができる。携帯電話８５０はまた、無線ＬＡＮネットワークインターフェース８６８を介した無線ＬＡＮとの接続をサポートすることができる。
【００４９】
[0063]次に図３Ｇを参照する。バルクシリコン上の１Ｔ−ＤＲＡＭは、セットトップボックス９８０のメモリ９９４として実装され得る。メモリ９９４は、図３Ｇでは参照符号９８４で大まかに特定されている信号処理回路及び／又は制御回路の何れか又は両者、無線ＬＡＮインターフェース、セットトップボックス９８０の大容量データ記憶装置、並びに／若しくは、電源９８３と共に機能することができる。セットトップボックス９８０は、ブロードバンドソースのようなソース９８５からの信号を受信し、テレビジョン及び／又はモニタのようなディスプレイ９８８並びに／若しくは他のビデオ及び／又はオーディオ出力装置に適した標準の及び／又は高精細度のオーディオ／ビデオ信号を出力する。セットトップボックス９８０の信号処理回路及び／又は制御回路９８４、並びに／若しくは他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を行い、計算を行い、データをフォーマットし、並びに／若しくは、任意の他のセットトップボックス機能を実行することができる。
【００５０】
[0064]セットトップボックス９８０は、不揮発性の方式でデータを蓄える大容量データ記憶装置９９０と通信することができる。セットトップボックス９８０はまた、無線ＬＡＮネットワークインターフェース９９６を介した無線ＬＡＮとの接続をサポートすることができる。
【００５１】
[0065]次に図３Ｈを参照する。バルクシリコン上の１Ｔ−ＤＲＡＭは、メディアプレーヤ１０００のメモリ１０１４として実装され得る。メモリ１０１４は、図３Ｈでは参照符号１００４で大まかに特定されている信号処理回路及び／又は制御回路の何れか又は両者、無線ＬＡＮインターフェース１０１７、メディアプレーヤ１０００の大容量データ記憶装置１０１０、並びに／若しくは、電源１０１３と共に機能することができる。幾つかの実装形態では、メディアプレーヤ１０００は、ディスプレイ１００７、及び／又は、キーパッド、タッチパッド等のようなユーザ入力装置１００８を備える。幾つかの実装形態では、メディアプレーヤ１０００は、メニュー、ドロップダウンメニュー、及びアイコンを一般に使用するグラフィカルユーザインターフェース（ＧＵＩ）、並びに／若しくは、ディスプレイ１００７及び／又はユーザ入力装置１００８を用いるポイントクリックインターフェースを採用することができる。メディアプレーヤ１０００は、スピーカ及び／又はオーディオ出力ジャックのようなオーディオ出力１００９を更に備える。メディアプレーヤ１０００の信号処理回路及び／又は制御回路１００４、並びに／若しくは他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を行い、計算を行い、データをフォーマットし、並びに／若しくは、任意の他のメディアプレーヤ機能を実行することができる。
【００５２】
[0066]メディアプレーヤ１０００は、圧縮されたオーディオ及び／又はビデオコンテンツのようなデータを不揮発性の方式で蓄える大容量データ記憶装置１０１０と通信することが可能である。幾つかの実装形態では、圧縮されたオーディオファイルは、ＭＰ３フォーマット又は他の適切に圧縮されたオーディオ及び／又はビデオフォーマットに準拠したファイルを含む。メディアプレーヤ１０００はまた、無線ＬＡＮネットワークインターフェース１０１７を介した無線ＬＡＮとの接続をサポートすることもできる。更に別の実装形態も、上述したものに加えて、考えられる。
【００５３】
[0067]当業者であれば、上述の説明から、本開示内容の広範な教示が様々な形態で実施可能であることを理解することができよう。したがって、本開示内容は、特定の実施例を含んでいるが、他の変形態様が、図面、明細書、及び特許請求の範囲を検討すれば当業者に明らかになることから、本開示内容の真の範囲はこれらの実施例に限定されるべきではない。
【図面の簡単な説明】
【００５４】
【図１Ａ】バルクシリコンＣＭＯＳ  ＩＣの断面図である。
【図１Ｂ】本開示内容に係るバルクシリコンＣＭＯＳ上に製造された１Ｔ−ＤＲＡＭの部分断面図である。
【図１Ｃ】本開示に係るバルクシリコンＣＭＯＳ上に製造された１Ｔ−ＤＲＡＭの部分断面図である。
【図１Ｄ】本開示に係るバルクシリコンＣＭＯＳ上に製造された１Ｔ−ＤＲＡＭの部分断面図である。
【図１Ｅ】本開示に係るバルクシリコンＣＭＯＳ上に製造された１Ｔ−ＤＲＡＭの部分断面図である。
【図２】本開示に係るバルクシリコン技術に基づく１Ｔ−ＤＲＡＭの製造方法を示す図である。
【図３Ａ】ラップトップコンピュータシステムの機能ブロック図である。
【図３Ｂ】ハードディスクドライブ（ＨＤＤ）の機能ブロック図である。
【図３Ｃ】デジタル多用途ディスク（ＤＶＤ）の機能ブロック図である。
【図３Ｄ】高精細度テレビジョンの機能ブロック図である。
【図３Ｅ】車両制御システムの機能ブロック図である。
【図３Ｆ】携帯電話の機能ブロック図である。
【図３Ｇ】セットトップボックスの機能ブロック図である。
【図３Ｈ】メディアプレーヤの機能ブロック図である。
【符号の説明】
【００５５】
３０…バルクＩＣ、３２…バルクシリコン層、３６…相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ、３８…相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ、４０…ｎ型ウェル、４２…ｐ型ウェル、４４，４６…ホール高濃度（ｐ＋＋）領域、４８，５０…電子高濃度（ｎ＋＋）領域、５２…ホール低密度領域（ｐ＋）、５４…電子高濃度領域（ｎ＋）、５８，６０…第１ゲート酸化膜部、６２，６４…ゲート、６６，６７…コンタクト、７０…第１の層間誘電体（ＩＬＤ）、７２…アモルファスシリコン（αＳｉ）、７３，７４…アモルファスシリコンの部分、７５…アモルファスシリコンの残部、８０…ゲート酸化膜、８２，８４…ゲート、８９…第２のポリシリコン層、１０２，１０４，１０６…領域、１０７…イオン、１０８…ソース領域、１１０，１１２…ドレイン領域、１１４，１１６…ｐ＋領域、１２０…第２の層間誘電体ＩＬＤｎ＋１、１７０…孔、１７４…シード材料、１７７，１７８，１７９…結晶化層、１９８，２００，２０１…第２段のコンタクト、２０４…第１のメタルビット線、２１０…メモリシステム、２１２，２１４…薄膜トランジスタ。
【図１Ａ】
2007294897.tif 000003
【図１Ｂ】
2007294897.tif 000004
【図１Ｃ】
2007294897.tif 000005
【図１Ｄ】
2007294897.tif 000006
【図１Ｅ】
2007294897.tif 000007
【図２】
2007294897.tif 000008
【図３Ａ】
2007294897.tif 000009
【図３Ｂ】
2007294897.tif 000010
【図３Ｃ】
2007294897.tif 000011
【図３Ｄ】
2007294897.tif 000012
【図３Ｅ】
2007294897.tif 000013
【図３Ｆ】
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【図３Ｇ】
2007294897.tif 000015
【図３Ｈ】
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【外国語明細書】
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