(57)【要約】【課題】  プロセス情報を考慮した概略配線を行うことにより良好な特性を有する半導体集積回路を設計可能な自動設計装置を提供する。【解決手段】  複数のトランジスタパターンを有する遅延セルレイアウトを用いて複数の遅延セルを複数回折り返して配置する配置情報作成部１１、及びプロセス情報から複数のトランジスタパターンのそれぞれのゲート間容量の偏りを判定して複数の遅延セルの概略配線を行う概略配線部１２を備える。【選択図】    図１
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【特許請求の範囲】
【請求項１】
複数のトランジスタパターンを有する遅延セルレイアウトを用いて複数の遅延セルを複数回折り返して配置する配置情報作成部と、
プロセス情報から前記複数のトランジスタパターンのそれぞれのゲート間容量の偏りを判定して前記複数の遅延セルの概略配線を行う概略配線部
とを備えることを特徴とする自動設計装置。
【請求項２】
前記配置情報作成部は、
前記要求遅延時間、前記遅延セルレイアウト、前記プロセス情報、サンプリング周波数情報を取得するデータ取得部と、
前記要求遅延時間及び前記サンプリング周波数情報から前記複数の遅延セルの所要セル数を算出する遅延セル数算出部と、
前記所要セル数から前記複数の遅延セルの折り返し回数を算出する折り返し回数算出部と、
前記遅延セルレイアウトを用いて、前記折り返し回数に応じて前記複数の遅延セルを配置する配置部
とを備えることを特徴とする請求項１に記載の自動設計装置。
【請求項３】
前記概略配線部は、
信号線ライブラリを用いて配置された前記複数の遅延セルレイアウトのそれぞれを介して複数の信号線を配線処理する信号線配線部と、
前記プロセス情報に基づき、配置された前記複数の遅延セルレイアウトにおける前記複数のトランジスタパターンの内部のゲート間容量値の等しい領域を判定するゲート容量判定部と、
前記ゲート容量判定部の判定結果に基づいて前記複数の遅延セルの内部配線パターンを内部配線パターンライブラリから選択する配線パターン選択部と、
前記内部配線パターンを用いて前記前記複数の遅延セルの内部配線を行う内部配線部
とを備えることを特徴とする請求項１に記載の自動設計装置。
【請求項４】
前記配線パターン選択部は、前記複数の信号線のそれぞれと前記ゲート間容量値の等しい領域とを接続する前記内部配線パターンを選択することを特徴とする請求項３に記載の自動設計装置。
【請求項５】
配置情報作成部がデータ記憶装置に格納された複数のトランジスタパターンを有する遅延セルレイアウトを用いて複数の遅延セルを複数回折り返して配置し、配置情報を前記データ記憶装置に格納するステップと、
概略配線部が前記データ記憶装置に格納されたプロセス情報から前記複数のトランジスタパターンのそれぞれのゲート間容量の偏りを判定して前記複数の遅延セルの概略配線のパターンを決定し、前記データ記憶装置に格納するステップ
とを含むことを特徴とする自動設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計技術に関し、特にアナログ回路及びアナログ・デジタル混合回路を設計する自動設計装置及び自動設計方法に関する。
【背景技術】
【０００２】
テレビ信号処理回路は、通常、映像信号を水平同期期間において高精度に遅延させる遅延回路を内蔵する。映像信号としてはアナログ信号及びデジタル信号のいずれも存在する。デジタル信号を高精度に遅延させる遅延回路は、インバータの多段接続及びＣＲ遅延回路等により構成可能である。アナログ信号を高精度に遅延させる遅延回路は、キャパシタ及びキャパシタに接続された書き込み・読み出しトランジスタからなる遅延セルを複数段接続することにより構成可能である。
【０００３】
また、デジタル回路における自動設計技術は飛躍的に進歩し、半導体集積回路のレイアウト作成の自動化が進んでいる。遅延回路を設計する場合、デジタル信号を遅延させる遅延回路の自動設計技術に関しては様々な手法が提案されている（例えば、特許文献１参照。）。一方、アナログ回路及びアナログ・デジタル混合回路のレイアウトを自動設計する技術の実用化も始まっている。
【０００４】
しかしながら、アナログ回路及びアナログ・デジタル混合回路においては、要求される特性や精度を充分に満たす必要がある。よって、アナログ回路及びアナログ・デジタル混合回路のレイアウトを自動設計する際には、デジタル回路では問題とならないような微少な誤差、即ちプロセスばらつきに起因した各素子の回路定数と設計値との誤差をも考慮する必要がある。
【特許文献１】特開２００１−２３０３２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、プロセス情報を考慮した概略配線を行うことにより良好な特性を有する半導体集積回路を設計可能な自動設計装置及び自動設計方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の特徴は、（イ）複数のトランジスタパターンを有する遅延セルレイアウトを用いて複数の遅延セルを複数回折り返して配置する配置情報作成部；（ロ）プロセス情報から複数のトランジスタパターンのそれぞれのゲート間容量の偏りを判定して複数の遅延セルの概略配線を行う概略配線部を備える自動設計装置であることを要旨とする。
【０００７】
本発明の第２の特徴は、（イ）配置情報作成部がデータ記憶装置に格納された複数のトランジスタパターンを有する遅延セルレイアウトを用いて複数の遅延セルを複数回折り返して配置し、配置情報をデータ記憶装置に格納するステップ；（ロ）概略配線部がデータ記憶装置に格納されたプロセス情報から複数のトランジスタパターンのそれぞれのゲート間容量の偏りを判定して複数の遅延セルの概略配線のパターンを決定し、データ記憶装置に格納するステップを含む自動設計方法であることを要旨とする。  
【発明の効果】
【０００８】
本発明によれば、プロセス情報を考慮した概略配線を行うことにより良好な特性を有する半導体集積回路を設計可能な自動設計装置及び自動設計方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照して、本発明の実施の形態を説明する。この実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００１０】
（自動設計装置）
本発明の実施の形態に係る自動設計装置は、図１に示すように、中央演算処理装置（ＣＰＵ）１、データ記憶装置６、入力装置２、出力装置３、主記憶装置４、及び補助記憶装置５を備える。データ記憶装置６、入力装置２、出力装置３、主記憶装置４、及び補助記憶装置５はＣＰＵ１にそれぞれに接続される。ＣＰＵ１は配置情報作成部１１及び概略配線部１２を備える。配置情報作成部１１は、複数のトランジスタパターンを有する遅延セルレイアウトを用いて複数の遅延セルを複数回折り返して配置する。概略配線部１２は、プロセス情報から複数のトランジスタパターンのそれぞれのゲート間容量の偏りを判定して複数の遅延セルの概略配線を行う。ここで、「プロセス情報」とは、例えば設計対象回路の製造プロセスにおいて採用されるプロセスの情報を意味する。「ゲート間容量」とは、例えばゲート・ソース間容量ＣGS及びゲート・ドレイン間容量ＣGDを意味する。
【００１１】
プロセス情報の一例としては、例えばイオン注入工程における半導体チップのチップ面に対するイオン注入の入射角の情報が挙げられる。イオン注入の入射角が半導体チップのチップ面に対して垂直でない場合、半導体チップ上に搭載されたトランジスタのソース及びドレインで特性に差異が生じる。例えばＭＯＳトランジスタのドレイン及びゲートを形成する際に傾斜イオン打ち込みを行う場合、半導体チップ上のゲートポリシリコンの陰となる領域の不純物密度が低下する。この結果、半導体チップ上に搭載されたＭＯＳトランジスタのゲート・ソース間容量及びゲート・ドレイン間容量に偏りが生じる。概略配線部１２は、プロセス情報から複数のトランジスタパターンのそれぞれのゲート・ソース間容量ＣGS及びゲート・ドレイン間容量ＣGDの偏りを判定し、配線によりゲート・ソース間容量ＣGS及びゲート・ドレイン間容量ＣGDの偏りを補償する。
【００１２】
図１に示す自動設計装置は、例えば図２に示すように、同一構成の回路ブロック（遅延セル）の繰り返しを有する遅延回路の概略レイアウトを自動設計する際に使用される。図２に示す遅延回路は、直列接続された複数（第１〜第ｋ）の遅延セル７ａ〜７ｋ、複数の遅延セル７ａ〜７ｋの最終段の遅延セル７ｋに接続された電荷／電圧変換回路７３を備える（ｋ；２以上の整数）。第１遅延セル７ａは、読み出しトランジスタＭ１ａ、書き込みトランジスタＭ２ａ、第１及び第２クロックドインバータ７１ａ及び７２ａ、及びキャパシタＣ１を備える。読み出しトランジスタＭ１ａ及び書き込みトランジスタＭ２ａとしてｎチャネルのＭＯＳトランジスタを使用している。キャパシタＣ１はグラウンドに一端が接続される。読み出しトランジスタＭ１ａは、第２信号線７５にドレインが接続され、サンプリングデータ線７６にゲートが接続され、キャパシタＣ１にソースが接続される。読み出しトランジスタＭ１ａは、第２信号線７５にソースが接続され、第１及び第２クロックドインバータ７１ａ及び７２ａの入力にゲートが接続され、キャパシタＣ１にドレインが接続される。書き込みトランジスタＭ２ａは、キャパシタＣ１にソースが接続され、第１及び第２クロックドインバータ７１ａ及び７２ａの出力にゲートが接続され、第１信号線７４にドレインが接続される。書き込みトランジスタＭ２ａは、図３に示すように、第１信号線７４に接続されたドレインと第１及び第２クロックドインバータ７１ａ及び７２ａの出力に接続されたゲートとの間にゲート・ドレイン間容量ＣGDを有する。読み出しトランジスタＭ１ａは、第２信号線７５に接続されたソースと第１及び第２クロックドインバータ７１ａ及び７２ａの入力に接続されたゲートとの間にゲート・ソース間容量ＣGSを有する。
【００１３】
また図２に示す第１及び第２クロックドインバータ７１ａ及び７２ａは、外部からのサンプリングデータパルスＳＰをシフトして書き込みトランジスタＭ２ａ及び読み出しトランジスタＭ１ａのそれぞれの動作タイミングを制御する。書き込みトランジスタＭ２ａはキャパシタＣ１に第１信号線７４からの入力電圧Ｖｉを伝達する。キャパシタＣ１は伝達された入力電圧Ｖｉを充電する。読み出しトランジスタＭ１ａは、キャパシタＣ１に充電された電荷を第２信号線７５に伝達する。電荷／電圧変換回路７３は、第２信号線７５からの電荷を電圧に変換して出力電圧Ｖｏを生成する。
【００１４】
図１に示す配置情報作成部１１は、データ取得部１１１、セル数算出部１１２、折り返し回数算出部１１３、及び配置部１１４を備える。データ取得部１１１は、要求遅延時間、遅延セルレイアウト、プロセス情報、及びサンプリング周波数情報を取得する。「サンプリング周波数」とは、設計対象回路に入力されるアナログ信号をサンプリングするために必要な周波数を意味する。セル数算出部１１２は、要求遅延時間及びサンプリング周波数情報から複数の遅延セルの所要セル数を算出する。ここで、要求遅延時間をＴdelay、サンプリング周波数をｆsとすると、所要セル数Ｎcellは：
Ｎcell=ｆs/(1/Ｔdelay)                    ・・・（１）
となる。折り返し回数算出部１１３は、所要セル数から複数の遅延セルの折り返し回数を算出する。配置部１１４は、遅延セルレイアウトを用いて、折り返し回数に応じて複数の遅延セルを配置する。この結果、配置部１１４により配置情報が作成される。
【００１５】
図２に示す遅延回路のレイアウトを自動設計する際に使用される遅延セルレイアウトＬＲは、例えば図３に示すように、キャパシタパターンＣＰ、第１トランジスタパターンＭＬ１、第２トランジスタパターンＭＬ２、第１クロックドインバータパターンＩＮＶ１、及び第２クロックドインバータパターンＩＮＶ２を備える。図３に示す例において、第１クロックドインバータパターンＩＮＶ１及び第２クロックドインバータパターンＩＮＶ２の内部レイアウトの図示を省略している。第１トランジスタパターンＭＬ１は、第１ソース／ドレイン兼用領域Ｓ／Ｄ１、ゲート領域Ｇ１、及び第２ソース／ドレイン兼用領域Ｓ／Ｄ２を備える。第２トランジスタパターンＭＬ２は第１トランジスタパターンＭＬ１と同様に構成される。
【００１６】
更に概略配線部１２は、図１に示すように、信号線配線部１２１、ゲート容量判定部１２２、配線パターン選択部１２３、及び内部配線部１２４を備える。信号線配線部１２１は、配置された複数の遅延セルレイアウトのそれぞれを介して複数の信号線を配線処理する。ゲート容量判定部１２２は、プロセス情報に基づき、配置された複数の遅延セルレイアウトにおける複数のトランジスタパターンの内部のゲート間容量値の等しい領域を判定する。配線パターン選択部１２３は、ゲート容量判定部の判定結果に基づいて複数の遅延セルの内部配線パターンを選択する。内部配線部１２４は、内部配線パターンを用いて複数の遅延セルの内部配線を行う。
【００１７】
また、図１に示すデータ記憶装置６は、図５に示すように、要求遅延時間格納領域６１、サンプリング周波数格納領域６２、遅延セルレイアウト格納領域６３、プロセス情報格納領域６４、配置情報格納領域６５、信号線ライブラリ格納領域６６、内部配線パターン格納領域６７、及び概略レイアウト格納領域６８を備える。要求遅延時間格納領域６１は要求遅延時間データを格納する。サンプリング周波数格納領域６２はサンプリング周波数情報を格納する。遅延セルレイアウト格納領域６３は遅延セルレイアウトを格納する。プロセス情報格納領域６４は、プロセス情報を格納する。配置情報格納領域６５は、図１に示す配置部１１４により作成される配置情報を格納する。信号線ライブラリ格納領域６６は信号線ライブラリを格納する。内部配線パターン格納領域６７は、内部配線パターンデータを格納する。概略レイアウト格納領域６８は、図１に示す内部配線部１２４により作成される概略レイアウトを格納する。但し、データ記憶装置６に格納される情報は、図１に示す補助記憶装置５に含まれる構成でも良い。
【００１８】
尚、図１に示す自動設計装置は、図示を省略するデータベース制御装置及び入出力制御装置を備える。データベース制御装置は、データ記憶装置６に対して必要なファイルの格納場所を検索し、読み出し及び書き込みを行う。これに対して入出力制御装置は、入力装置２からのデータを受け取り、ＣＰＵ１に伝達する。即ち入出力制御装置は、入力装置２、出力装置３、或いはＣＤ−ＲＯＭ、光磁気ディスク（ＭＯ）、フレキシブルディスク等の補助記憶装置５の読取装置等をＣＰＵ１に接続するインターフェイスである。データの流れから見ると、入出力制御装置は、入力装置２、出力装置３、補助記憶装置５、及び外部記憶装置の読取装置と主記憶装置４とのインターフェイスとなる。また入出力制御装置は、ＣＰＵ１からのデータを受け取り、出力装置３及び補助記憶装置５等へ伝達する。
【００１９】
更に、図１に示す入力装置２としては、例えば、キーボード、マウス、光学式文字読取装置（ＯＣＲ）等の認識装置、イメージスキャナ等の図形入力装置、及び音声認識装置等の特殊入力装置が使用できる。出力装置３としては、例えば、液晶ディスプレイ、ＣＲＴディスプレイ等の表示装置、インクジェットプリンタ、レーザープリンタなどの印刷装置が使用できる。主記憶装置４には、ＲＯＭ及びＲＡＭが組み込まれている。ＲＯＭは、ＣＰＵ１において実行されるプログラムを格納するプログラム記憶装置等として機能する。これに対してＲＡＭは、ＣＰＵ１におけるプログラム実行処理中に利用されるデータ等を一時的に格納したり、作業領域として利用される一時的なデータメモリ等として機能する。
【００２０】
（自動設計方法）
次に、図６のフローチャートを参照して、本発明の実施の形態に係る自動設計方法を説明する。
【００２１】
（イ）図６のステップＳ１０１において図１に示すデータ取得部１１１は、図５に示す要求遅延時間格納領域６１、サンプリング周波数格納領域６２、遅延セルレイアウト格納領域６３、プロセス情報格納領域６４から要求遅延時間、遅延セルレイアウト、プロセス情報、及びサンプリング周波数情報を取得する。ステップＳ１０２においてセル数算出部１１２は、ステップＳ１０１で取得した要求遅延時間及びサンプリング周波数に基づき、式（１）から図２に示す複数の遅延セル７ａ〜７ｋの所要セル数を算出する。例えば要求遅延時間が６４［μｓ］、及びサンプリング周波数が２．５［ＭＨｚ］の場合、式（１）より所要セル数は１６０セルとなる。
【００２２】
（ロ）ステップＳ１０３において折り返し回数算出部１１３は、ステップＳ１０２で算出した所要セル数から複数の遅延セル７ａ〜７ｋの折り返し回数を算出する。折り返し回数算出部１１３は、例えば、複数の遅延セル７ａ〜７ｋを複数回折り返して配置した場合のレイアウトが矩形の領域に収まるように折り返し回数を算出する。ステップＳ１０４において配置部１１４は、図７に示すように、図４に示す遅延セルレイアウトを用いて、折り返し回数に応じて複数の遅延セルレイアウトＬＲ１、・・・・・、ＬＲ２、ＬＲ３、・・・・・、ＬＲ４、・・・・・を配置する。ステップＳ１０４で作成された配置情報は、図５に示す配置情報格納領域６５に格納される。
【００２３】
（ハ）ステップＳ１０５において図１に示す信号線配線部１２１は、図８に示すように、図５に示す信号線ライブラリ格納領域６６に格納された信号線ライブラリを用いて、配置情報格納領域６５に格納された配置情報に複数の信号線、即ちサンプリングデータ線７６、第１信号線７４、及び第２信号線７５を配線処理する。図８においては、図７に示す遅延セルレイアウトＬＲ２及びＬＲ３のみを図示している。
【００２４】
（ニ）ステップＳ１０６においてゲート容量判定部１２２は、ステップＳ１０１で取得したプロセス情報に基づき、図７に示す配置された複数の遅延セルレイアウトＬＲ１、・・・・・、ＬＲ２、ＬＲ３、・・・・・、ＬＲ４、・・・・・における複数のトランジスタパターンＭＬ１ａ、ＭＬ２ａ、・・・・・、ＭＬ１ｂ、ＭＬ２ｂ、ＭＬ１ｃ、ＭＬ２ｃ、・・・・・、ＭＬ１ｄ、ＭＬ２ｄ、・・・・・の内部のゲート間容量値の等しい領域を判定する。例えば、複数の遅延セルレイアウトＬＲ１、・・・・・、ＬＲ２、ＬＲ３、・・・・・、ＬＲ４、・・・・・の内の遅延セルレイアウトＬＲ２及びＬＲ３側から傾斜イオン打ち込みが行われるというプロセス情報が得られた場合、第１ソース／ドレイン兼用領域Ｓ／Ｄ１ａ、Ｓ／Ｄ３ａ、Ｓ／Ｄ１ｂ、Ｓ／Ｄ３ｂ、Ｓ／Ｄ１ｃ、Ｓ／Ｄ３ｃ、Ｓ／Ｄ１ｄ、及びＳ／Ｄ３ｄのそれぞれのゲート間容量は等しいと判定される。同様に、第２ソース／ドレイン兼用領域Ｓ／Ｄ２ａ、Ｓ／Ｄ４ａ、Ｓ／Ｄ２ｂ、Ｓ／Ｄ４ｂ、Ｓ／Ｄ２ｃ、Ｓ／Ｄ４ｃ、Ｓ／Ｄ２ｄ、及びＳ／Ｄ４ｄのそれぞれのゲート間容量は等しいと判定される。
【００２５】
（ホ）ステップＳ１０７において配線パターン選択部１２３は、ステップＳ１０６の判定結果に応じて、図８に示す第１信号線７４及び第２信号線７５のそれぞれとゲート間容量値の等しい領域とを接続する配線パターンを内部配線パターンライブラリから選択する。この結果、図９に示す例においては、第２ソース／ドレイン兼用領域Ｓ／Ｄ２ｂ及びＳ／Ｄ４ｃと第１信号線７４とを接続する内部配線パターンが選択される。第１ソース／ドレイン兼用領域Ｓ／Ｄ３ｂ及びＳ／Ｄ１ｃと第２信号線７５とを接続する内部配線パターンが選択される。図１０に示す例においては、第２ソース／ドレイン兼用領域Ｓ／Ｄ２ｂ及びＳ／Ｄ２ｃと第１信号線７４とを接続する内部配線パターンが選択される。第１ソース／ドレイン兼用領域Ｓ／Ｄ３ｂ及びＳ／Ｄ３ｃと第２信号線７５とを接続する内部配線パターンが選択される。ステップＳ１０８において内部配線部１２４は、図９及び図１０に示す他の内部配線を配線処理する。ステップＳ１０８において作成された概略レイアウトは、図５に示す概略レイアウト格納領域６８に格納される。
【００２６】
このように、本発明の実施の形態によれば、プロセス情報を考慮した概略配線を行うことにより良好な特性を有する半導体集積回路を設計可能な自動設計装置及び自動設計方法を提供できる。また、複数の遅延セルレイアウトを複数回折り返して配置するので、同一の遅延セルレイアウトにより遅延回路を設計できる。
【００２７】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００２８】
上述した実施の形態においては、遅延セルレイアウトは図５に示す遅延セルレイアウト格納領域６３に予め格納されているとして説明した。しかし、プログラム記述及びハードウェア記述言語（ＨＤＬ）等から遅延セルのレイアウトを自動的に作成しても良い。
【００２９】
また、図２に示す書き込みトランジスタＭ２ａ〜Ｍ２ｋ及び読み出しトランジスタＭ１ａ〜Ｍ１ｋとしてｎチャネルのＭＯＳトランジスタを利用するとして説明したが、ｐチャネルのＭＯＳトランジスタを利用しても良い。
【００３０】
このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態に係る自動設計装置の構成を示すブロック図である。
【図２】本発明の実施の形態に係る自動設計装置が適用される遅延回路の一例を示す回路図である。
【図３】図２に示す遅延回路の一部を示す回路図である。
【図４】本発明の実施の形態に係る遅延セルレイアウトの一例を示す模式図である。
【図５】本発明の実施の形態に係るデータ記憶装置の構成を示すブロック図である。
【図６】本発明の実施の形態に係る自動設計方法を示すフローチャートである。
【図７】本発明の実施の形態に係る自動設計方法を説明するための模式図である。
【図８】本発明の実施の形態に係る自動設計方法を説明するための模式図である。
【図９】本発明の実施の形態に係る自動設計方法を説明するための模式図である。
【図１０】本発明の実施の形態に係る自動設計方法を説明するための模式図である。
【符号の説明】
【００３２】
１…ＣＰＵ
１１…配置情報作成部
１２…概略配線部
１１１…データ取得部
１１２…セル数算出部
１１３…折り返し回数算出部
１１４…配置部
１２１…信号線配線部
１２２…ゲート容量判定部
１２３…配線パターン選択部
１２４…内部配線部
【図１】
2007257067.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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