(57)【要約】【課題】  面積の増大を抑えつつ、高速なデータの読み出しが可能な半導体記憶装置を提供する。【解決手段】  本発明の半導体記憶装置は、メモリセル１００からデータを読み出す場合、プリチャージされたビット線ＢＩＴ０を、メモリセル１００と読み出し補助回路６０３とによりディスチャージする。これにより、ビット線ＢＩＴ０が高速にディスチャージされることから、メモリセル１００からのデータの読み出しを高速化できる。また、本実施形態に係る半導体記憶装置は、電源電圧ＶＤＤを供給するＰ型トランジスタＴＰ５を読み出し補助回路６０３に備えることにより、ノイズなどによってビット線ＢＩＴ０の電位が“Ｌ”レベルにまで降下することを防止する。これにより、半導体記憶装置の誤動作を防止することができる。【選択図】  図１０
2007058979.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
前記メモリセルに接続されるワード線と、
前記メモリセルに接続される第１のビット線および第２のビット線と、
グローバルビット線と、
与えられた制御信号および前記第２のビット線上の信号に基づいて、前記第１のビット線の電位を所定の電位に制御する読み出し補助回路と、
前記第１のビット線の電位に基づいて、前記グローバルビット線の電位を所定の電位に制御する読み出し部とを備える、半導体記憶装置。
【請求項２】
前記読み出し補助回路は、前記制御信号が活性状態で、かつ、前記第２のビット線の電位が所定の電位以上であるときに、前記第１のビット線を接地することを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記読み出し補助回路は、
ゲート電極に前記制御信号が供給される第１のトランジスタと、
ゲート電極が前記第２のビット線に電気的に接続される第２のトランジスタとを含み、
前記第１および前記第２のトランジスタは、前記第１のビット線と接地との間に直列に接続されることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項４】
前記読み出し補助回路は、
ゲート電極に前記制御信号が供給される第１のトランジスタと、
ゲート電極が前記第２のビット線に電気的に接続され、ソース電極に所定の電源電圧が印加されるＰ型の第２のトランジスタと、
ゲート電極が前記第２のビット線に電気的に接続され、ソース電極が接地され、ドレイン電極が前記第２のトランジスタのドレイン電極に接続されるＮ型の第３のトランジスタとを含み、
前記第１のトランジスタは、前記第２のトランジスタのドレイン電極と前記第１のビット線とに接続されることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項５】
前記読み出し補助回路は、
ゲート電極が前記第２のビット線に電気的に接続され、ソース電極に所定の電源電圧が印加されるＰ型の第１のトランジスタと、
ゲート電極に前記制御信号が供給される第２のトランジスタと、
ゲート電極が前記第２のビット線に電気的に接続されるＮ型の第３のトランジスタとを含み、
前記第２および前記第３のトランジスタは、前記第１のトランジスタのドレインと接地との間に直列に接続されることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項６】
前記読み出し補助回路は、
ゲート電極に前記制御信号が供給される第３のトランジスタと、
ゲート電極が前記第１のビット線に電気的に接続される第４のトランジスタとをさらに含み、
前記第３および前記第４のトランジスタは、前記第２のビット線と接地との間に直列に接続されることを特徴とする、請求項３に記載の半導体記憶装置。
【請求項７】
前記読み出し補助回路は、
ゲート電極に前記制御信号が供給される第４のトランジスタと、
ゲート電極が前記第１のビット線に電気的に接続され、ソース電極に所定の電源電圧が印加されるＰ型の第５のトランジスタと、
ゲート電極が前記第１のビット線に電気的に接続され、ソース電極が接地され、ドレイン電極が前記第５のトランジスタのドレイン電極に接続されるＮ型の第６のトランジスタとをさらに含み、
前記第４のトランジスタは、前記第５のトランジスタのドレイン電極と前記第２のビット線とに接続されることを特徴とする、請求項４に記載の半導体記憶装置。
【請求項８】
前記読み出し補助回路は、
ゲート電極が前記第１のビット線に電気的に接続され、ソース電極に所定の電源電圧が印加されるＰ型の第４のトランジスタと、
ゲート電極に前記制御信号が供給される第５のトランジスタと、
ゲート電極が前記第２のビット線に電気的に接続されるＮ型の第６のトランジスタとを含み、
前記第５および前記第６のトランジスタは、前記第４のトランジスタのドレインと接地との間に直列に接続されることを特徴とする、請求項５に記載の半導体記憶装置。
【請求項９】
前記制御信号は、前記ワード線の活性化とほぼ同時に活性化されることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項１０】
前記制御信号は、前記ワード線の活性化の前に活性化されることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項１１】
複数の前記読み出し補助回路が前記第１および前記第２のビット線に接続され、当該複数の読み出し補助回路が同時に活性化されることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項１２】
同一の前記第１および前記第２のビット線に接続される複数のメモリセルに対して、２以上の前記読み出し補助回路が配置されることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項１３】
前記読み出し補助回路に含まれる複数のトランジスタのレイアウトは、メタル配線の接続関係を除いて、前記メモリセルに含まれる複数のトランジスタのレイアウトと同一であることを特徴とする、請求項６から請求項８のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、より特定的には、高速な読み出しを可能にする半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置からの読み出しの速度を決定する要因の１つとして、ビット線における遅延が挙げられる。そこで、従来から半導体記憶装置からの読み出しを高速化するために、ビット線における遅延を低減する方法が提案されている。その一例として、メモリセルを多数のメモリセル群に分割することにより、各メモリセル群が接続されるローカルビット線の長さを短くし、かつ、１本のローカルビット線に接続されるメモリセルの数を削減する方法が提案されている（非特許文献１参照）。この方法によれば、ローカルビット線の総負荷容量を低減することができることから、ローカルビット線のディスチャージを高速化でき、データを高速に読み出すことができる。
【非特許文献１】芦澤哲夫、他３名、「Ｌａｒｇｅ  Ｓｉｇｎａｌ  Ｓｅｎｓｉｎｇ  Ｓｃｈｅｍｅによる８Ｍｂｉｔ  ＳＲＡＭマクロ」、信学技報（ＩＣＤ２００３−２５）、電子情報通信学会、２００３年５月２８日、ｐ．６９−７２
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記の従来の方法では、高速な読み出しを行うためには、メモリセルを多数のメモリセル群に分割しなければならず、各メモリセル群について読み出し部が必要であることから、多数のメモリセル群に分割すると半導体記憶装置の面積が増大するという問題があった。
【０００４】
それ故に、本発明は、面積の増大を抑えつつ、高速なデータの読み出しが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明に係る半導体記憶装置は、複数のメモリセルと、メモリセルに接続されるワード線と、メモリセルに接続される第１のビット線および第２のビット線と、グローバルビット線と、与えられた制御信号および第２のビット線上の信号に基づいて、第１のビット線の電位を所定の電位に制御する読み出し補助回路と、第１のビット線の電位に基づいて、グローバルビット線の電位を所定の電位に制御する読み出し部とを備える。
【０００６】
この場合、読み出し補助回路は、制御信号が活性状態で、かつ、第２のビット線の電位が所定の電位以上であるときに、第１のビット線を接地することが好ましい。
【０００７】
また、読み出し補助回路は、ゲート電極に制御信号が供給される第１のトランジスタと、ゲート電極が第２のビット線に電気的に接続される第２のトランジスタとを含み、第１および第２のトランジスタは、第１のビット線と接地との間に直列に接続されてもよい。
【０００８】
この場合、読み出し補助回路は、ゲート電極に制御信号が供給される第３のトランジスタと、ゲート電極が第１のビット線に電気的に接続される第４のトランジスタとをさらに含み、第３および第４のトランジスタは、第２のビット線と接地との間に直列に接続されてもよい。
【０００９】
また、読み出し補助回路は、ゲート電極に制御信号が供給される第１のトランジスタと、ゲート電極が第２のビット線に電気的に接続され、ソース電極に所定の電源電圧が印加されるＰ型の第２のトランジスタと、ゲート電極が第２のビット線に電気的に接続され、ソース電極が接地され、ドレイン電極が第２のトランジスタのドレイン電極に接続されるＮ型の第３のトランジスタとを含み、第１のトランジスタは、第２のトランジスタのドレイン電極と第１のビット線とに接続されてもよい。
【００１０】
この場合、読み出し補助回路は、ゲート電極に制御信号が供給される第４のトランジスタと、ゲート電極が第１のビット線に電気的に接続され、ソース電極に所定の電源電圧が印加されるＰ型の第５のトランジスタと、ゲート電極が第１のビット線に電気的に接続され、ソース電極が接地され、ドレイン電極が第５のトランジスタのドレイン電極に接続されるＮ型の第６のトランジスタとをさらに含み、第４のトランジスタは、第５のトランジスタのドレイン電極と第２のビット線とに接続されてもよい。
【００１１】
また、読み出し補助回路は、ゲート電極が第２のビット線に電気的に接続され、ソース電極に所定の電源電圧が印加されるＰ型の第１のトランジスタと、ゲート電極に制御信号が供給される第２のトランジスタと、ゲート電極が第２のビット線に電気的に接続されるＮ型の第３のトランジスタとを含み、第２および第３のトランジスタは、第１のトランジスタのドレインと接地との間に直列に接続されてもよい。
【００１２】
この場合、読み出し補助回路は、ゲート電極が第１のビット線に電気的に接続され、ソース電極に所定の電源電圧が印加されるＰ型の第４のトランジスタと、ゲート電極に制御信号が供給される第５のトランジスタと、ゲート電極が第２のビット線に電気的に接続されるＮ型の第６のトランジスタとを含み、第５および第６のトランジスタは、第４のトランジスタのドレインと接地との間に直列に接続されてもよい。
【００１３】
また、制御信号は、ワード線の活性化とほぼ同時に活性化されてもよい。
【００１４】
また、制御信号は、ワード線の活性化の前に活性化されてもよい。
【００１５】
また、複数の読み出し補助回路が第１および第２のビット線に接続され、当該複数の読み出し補助回路が同時に活性化されてもよい。
【００１６】
また、同一の第１および第２のビット線に接続される複数のメモリセルに対して、２以上の読み出し補助回路が配置されてもよい。
【００１７】
また、読み出し補助回路に含まれる複数のトランジスタのレイアウトは、メタル配線の接続関係を除いて、メモリセルに含まれる複数のトランジスタのレイアウトと同一であることが好ましい。
【発明の効果】
【００１８】
本発明の半導体記憶装置は、メモリセルから“０”のデータを読み出す場合に、メモリセルと読み出し補助回路とによって第１のビット線のディスチャージを行う。これにより、第１のビット線が高速にディスチャージされることから、メモリセルからのデータの読み出しを高速化できる。
【００１９】
また、本発明の半導体記憶装置は、第１のビット線に所定の電源電圧を供給するＰ型トランジスタを読み出し補助回路に備えることにより、メモリセルから“１”のデータを読み出す場合に、ノイズなどによって第１のビット線の電位が所定のレベルより低くになることを防止する。これにより、ノイズなどによる半導体記憶装置の誤動作を防止することができる。
【００２０】
また、本発明の半導体記憶装置は、読み出し補助回路に、ビット線と接地との間に直列に接続された２つのトランジスタを、第１および第２のビット線それぞれについて備えることにより、メモリセルから“１”のデータを読み出す場合における第１のビット線の電位降下を低減する。これにより、ノイズなどによって第１のビット線の電位が所定のレベルより低くなることを防止することができ、半導体記憶装置の誤動作を防止することができる。
【００２１】
また、本発明の半導体記憶装置は、１つのメモリセル群に対して複数の読み出し補助回路を設けることにより、より高速に第１のビット線のディスチャージを行う。これにより、メモリセルからのデータの読み出しをより高速化することができる。
【発明を実施するための最良の形態】
【００２２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成を示す図である。図１に示す半導体記憶装置１０は、複数のメモリセル１００を含む２つのメモリセル群１０１、読み出し部１０２、２つの読み出し補助回路１０３、ワード線ＷＬ、２本の補助回路活性化信号線ＥＮ、ビット線ＢＩＴ０、ＮＢＩＴ０、ＢＩＴ１およびＮＢＩＴ１、並びに、グローバルビット線ＲＧＢＩＴを備える。メモリセル１００は、ワード線ＷＬ、並びに、ビット線ＢＩＴ０およびＮＢＩＴ０（またはビット線ＢＩＴ１およびＮＢＩＴ１）に接続される。
【００２３】
次に、図２を参照しながらメモリセル１００の構成を説明する。図２に示すメモリセル１００は、Ｐ型トランジスタＭＰ１およびＭＰ２、並びに、Ｎ型トランジスタＭＮ１〜ＭＮ４を備える。Ｐ型トランジスタＭＰ１およびＭＰ２のソース電極は、いずれも電源電圧ＶＤＤが印加されている電源端子に接続される。また、Ｐ型トランジスタＭＰ１およびＭＰ２のドレイン電極は、それぞれ、メモリセル１００の記憶ノードＮ１およびＮ２に接続される。
【００２４】
Ｎ型トランジスタＭＮ１およびＭＮ２のソース電極はいずれも接地端子に接続される。Ｎ型トランジスタＭＮ１およびＭＮ２のドレイン電極は、それぞれ、記憶ノードＮ１およびＮ２に接続される。
【００２５】
Ｎ型トランジスタＭＮ３およびＭＮ４のソース電極は、それぞれ、記憶ノードＮ１およびＮ２に接続される。Ｎ型トランジスタＭＮ３およびＭＮ４のゲート電極は、いずれもワード線ＷＬに接続される。Ｎ型トランジスタＭＮ３およびＭＮ４のドレイン電極は、それぞれ、ビット線ＢＩＴ０およびＮＢＩＴ０に接続される。
【００２６】
記憶ノードＮ１は、Ｐ型トランジスタＭＰ２およびＮ型トランジスタＭＮ２のゲート電極に接続される。記憶ノードＮ２は、Ｐ型トランジスタＭＰ１およびＮ型トランジスタＭＮ１のゲート電極に接続される。以上のように、Ｐ型トランジスタＭＰ１およびＭＰ２、並びに、Ｎ型トランジスタＭＮ１およびＭＮ２は、メモリセル１００を構成する。
【００２７】
メモリセル１００は、ワード線が活性状態の時に記憶されたデータの読み出しを行う。また、メモリセル１００は、ワード線が非活性状態の時には、記憶されたデータの読み出しを行わず、データを保持する。以下、メモリセル１００は、記憶ノードＮ１の電位が、“Ｈ”レベルのとき“１”データを記憶し、“Ｌ”レベルのとき“０”データを記憶するとする。
【００２８】
図１に戻り、読み出し部１０２の構成を説明する。読み出し部１０２は、Ｎ型トランジスタＴＮ１およびＮＡＮＤ回路ＮＤ１を備える。Ｎ型トランジスタＴＮ１のドレイン電極は、グローバルビット線ＲＧＢＩＴに接続され、ソース電極は接地端子に接続される。また、Ｎ型トランジスタＴＮ１のゲート電極は、ＮＡＮＤ回路ＮＤ１の出力に接続される。ＮＡＮＤ回路ＮＤ１の入力は、ビット線ＢＩＴ０およびＢＩＴ１に接続される。
【００２９】
次に、読み出し補助回路１０３の構成を説明する。なお、２つの読み出し補助回路１０３は同じものであるので、図１ではビット線ＢＩＴ０およびＮＢＩＴ０に接続される読み出し補助回路１０３のみを詳細に示し、ビット線ＢＩＴ１およびＮＢＩＴ１に接続される読み出し補助回路１０３の構成は省略した。
【００３０】
読み出し補助回路１０３は、Ｎ型トランジスタＴＮ２およびＴＮ３を備える。Ｎ型トランジスタＴＮ２のドレイン電極は、ビット線ＢＩＴ０に接続される。Ｎ型トランジスタＴＮ２のソース電極は、Ｎ型トランジスタＴＮ３のドレイン電極に接続される。Ｎ型トランジスタＴＮ２のゲート電極は、補助回路活性化信号線ＥＮに接続される。Ｎ型トランジスタＴＮ３のソース電極は接地端子に接続される。Ｎ型トランジスタＴＮ３のゲート電極は、ビット線ＮＢＩＴ０に接続される。
【００３１】
次に、本実施形態に係る半導体記憶装置１０の動作について説明する。まず、初期状態において、ビット線ＢＩＴ０、ＮＢＩＴ０、ＢＩＴ１およびＮＢＩＴ１、並びに、グローバルビット線ＲＧＢＩＴは、所定の電位（“Ｈ”レベル）にプリチャージされている。したがって、Ｎ型トランジスタＴＮ３は、初期状態ではオン状態である。また、ＮＡＮＤ回路ＮＤ１は、初期状態では“Ｌ”レベルの信号をＮ型トランジスタＴＮ１のゲート電極に出力している。したがって、Ｎ型トランジスタＴＮ１は、初期状態ではオフ状態である。
【００３２】
次に、メモリセル１００に接続されているワード線ＷＬが活性状態となり、あるメモリセル１００が選択される。また、メモリセル１００が選択されたとほぼ同時に、補助回路活性化信号線ＥＮが活性状態に制御される。ここでは、例として、ビット線ＢＩＴ０およびＮＢＩＴ０に接続されているメモリセル１００が選択されたとする。ワード線ＷＬが活性状態になると、ビット線ＢＩＴ０にメモリセル１００が記憶しているデータが転送される。
【００３３】
メモリセル１００が記憶しているデータが“０”の場合には、ビット線ＢＩＴ０からメモリセル１００に電流が流れ、ビット線ＢＩＴ０のディスチャージが開始される。また、Ｎ型トランジスタＴＮ２がオン状態になり、ビット線ＢＩＴ０のディスチャージが読み出し補助回路１０３によって開始される。
【００３４】
以上のように、選択されたメモリセル１００および読み出し補助回路１０３によって、ビット線ＢＩＴ０がディスチャージされることから、ビット線ＢＩＴ０の電位は、高速に“Ｈ”レベルから“Ｌ”レベルに遷移する。
【００３５】
ビット線ＢＩＴ０の電位が“Ｌ”レベルに遷移すると、ＮＡＮＤ回路ＮＤ１は、Ｎ型トランジスタＴＮ１のゲート電極に“Ｈ”レベルの信号を出力する。この出力信号により、Ｎ型トランジスタＴＮ１はオン状態となり、グローバルビット線ＲＧＢＩＴをディスチャージする。グローバルビット線ＲＧＢＩＴの電位を読み出し回路（図示せず）によって検出することにより、半導体記憶装置１０から“０”のデータが読み出される。
【００３６】
また、メモリセル１００が記憶しているデータが“１”の場合には、Ｎ型トランジスタＴＮ２がオン状態になり、ビット線ＢＩＴ０のディスチャージが読み出し補助回路１０３によって開始される。
【００３７】
一方、選択されたメモリセル１００にビット線ＮＢＩＴ０から電流が流れ、ビット線ＮＢＩＴ０のディスチャージが開始される。このディスチャージにより、ビット線ＮＢＩＴ０の電位が“Ｌ”レベルになると、Ｎ型トランジスタＴＮ３がオフ状態になり、読み出し補助回路１０３によるビット線ＢＩＴ０のディスチャージが停止する。
【００３８】
ビット線ＢＩＴ０の電位が“Ｌ”レベルに達するまでにビット線ＢＩＴ０のディスチャージが停止すると（すなわち、ビット線ＢＩＴ０の電位が“Ｈ”レベルに維持されると）、ＮＡＮＤ回路ＮＤ１は、Ｎ型トランジスタＴＮ１のゲート電極に“Ｌ”レベルの信号を出力し続ける。この出力信号により、Ｎ型トランジスタＴＮ１はオフ状態に維持され、グローバルビット線ＲＧＢＩＴの電位は“Ｈ”レベルに維持される。グローバルビット線ＲＧＢＩＴの電位を読み出し回路によって検出することにより、半導体記憶装置１０から“１”のデータが読み出される。
【００３９】
図３は、従来のＳＲＡＭおよび半導体記憶装置１０におけるビット線の電位の変化を示す図である。図３（ａ）は、従来のＳＲＡＭにおいて、ワード線が活性状態になった場合におけるビット線の電位の変化を示す図である。曲線Ａ０および直線Ａ１は、それぞれ、メモリセルに記憶されたデータが“０”である場合、および、“１”である場合のビット線の電位を示す。
【００４０】
図３（ｂ）は、半導体記憶装置１０において、ワード線ＷＬおよび補助回路活性化信号線ＥＮが活性状態になった場合におけるビット線ＢＩＴ０の電位の変化を示す図である。曲線Ｂ０およびＢ１は、それぞれ、メモリセルに記憶されたデータが“０”である場合、および、“１”である場合のビット線ＢＩＴ０の電位を示す。曲線Ｂ０に表されるように、メモリセル１００から“０”のデータを読み出す場合、半導体記憶装置１０では、従来のＳＲＡＭに比べてビット線ＢＩＴ０の電位が高速に“Ｈ”レベルから“Ｌ”レベルに遷移する。
【００４１】
また、曲線Ｂ１に表されるように、メモリセル１００から“１”のデータを読み出した場合、ビット線ＢＩＴ０の電位が初期状態における電位から下がる。これは、Ｎ型トランジスタＴＮ３がオン状態の間（すなわち、ビット線ＮＢＩＴ０がディスチャージされている間）、読み出し補助回路１０３によってビット線ＢＩＴ０がディスチャージされるためである。なお、ビット線ＢＩＴ０の電位が下がっても、ビット線ＢＩＴ０の電位が“Ｌ”レベルにならなければよい。
【００４２】
以上のように、本実施形態に係る半導体記憶装置は、メモリセルから“０”のデータを読み出す場合、メモリセルと読み出し補助回路とによってビット線のディスチャージを行う。これにより、ビット線が高速にディスチャージされることから、メモリセルからのデータの読み出しを高速化できる。
【００４３】
なお、本実施形態に係る半導体記憶装置では、補助回路活性化信号線ＥＮは、Ｎ型トランジスタＴＮ２のゲート電極に接続されるとしたが、Ｎ型トランジスタＴＮ３のゲート電極に接続されてもかまわない。この場合、ビット線ＮＢＩＴ０は、Ｎ型トランジスタＴＮ２のゲート電極に接続される。
【００４４】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る半導体記憶装置の構成を示す図である。図４に示す半導体記憶装置２０は、第１の実施形態に係る半導体記憶装置１０に含まれる読み出し補助回路１０３を、読み出し補助回路２０３に置き換えたものである。本実施形態の構成要素のうち、第１の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。
【００４５】
読み出し補助回路２０３は、Ｐ型トランジスタＴＰ１、並びに、Ｎ型トランジスタＴＮ４およびＴＮ５を備える。Ｐ型トランジスタＴＰ１のソース電極は、電源電圧ＶＤＤが印加されている電源端子に接続される。Ｐ型トランジスタＴＰ１のドレイン電極は、Ｎ型トランジスタＴＮ４のドレイン電極に接続される。Ｎ型トランジスタＴＮ４のソース電極は接地端子に接続される。Ｐ型トランジスタＴＰ１およびＮ型トランジスタＴＮ４のゲート電極は、いずれもビット線ＮＢＩＴ０に接続される。
【００４６】
図４に示す接続点Ｑ１は、Ｐ型トランジスタＴＰ１とＮ型トランジスタＴＮ４とが接続される点である。Ｎ型トランジスタＴＮ５のソース電極は、この接続点Ｑ１に接続される。Ｎ型トランジスタＴＮ５のドレイン電極は、ビット線ＢＩＴ０に接続される。Ｎ型トランジスタＴＮ５のゲート電極は、補助回路活性化信号線ＥＮに接続される。
【００４７】
次に、本実施形態に係る半導体記憶装置２０の動作について説明する。まず、半導体記憶装置２０の初期状態については、次の点を除き第１の実施形態に係る半導体記憶装置１０と同様である。すなわち、半導体記憶装置２０では、Ｎ型トランジスタＴＮ３の代わりにＮ型トランジスタＴＮ４が、初期状態においてオン状態である。また、Ｐ型トランジスタＴＰ１は、初期状態においてオフ状態である。
【００４８】
次に、メモリセル１００に接続されているワード線ＷＬが活性状態となり、あるメモリセル１００が選択される。また、メモリセル１００が選択されたとほぼ同時に、補助回路活性化信号線ＥＮが活性状態に制御される。ここでも、例として、ビット線ＢＩＴ０およびＮＢＩＴ０に接続されているメモリセル１００が選択されたとする。
【００４９】
メモリセル１００が記憶しているデータが“０”の場合には、ビット線ＢＩＴ０からメモリセル１００に電流が流れ、ビット線ＢＩＴ０のディスチャージが開始される。また、Ｎ型トランジスタＴＮ５がオン状態になり、ビット線ＢＩＴ０のディスチャージが読み出し補助回路２０３によって開始される。
【００５０】
第１の実施形態と同様に、半導体記憶装置２０においてもビット線ＢＩＴ０がメモリセル１００および読み出し補助回路２０３によってディスチャージされることから、ビット線ＢＩＴ０の電位は、高速に“Ｈ”レベルから“Ｌ”レベルに遷移する。
【００５１】
ビット線ＢＩＴ０の電位が“Ｌ”レベルに遷移すると、ＮＡＮＤ回路ＮＤ１は、Ｎ型トランジスタＴＮ１のゲート電極に“Ｈ”レベルの信号を出力する。この出力信号により、Ｎ型トランジスタＴＮ１はオン状態になり、グローバルビット線ＲＧＢＩＴをディスチャージする。以上により、半導体記憶装置２０から“０”のデータが読み出される。
【００５２】
また、メモリセル１００が記憶しているデータが“１”の場合には、Ｎ型トランジスタＴＮ５がオン状態になり、ビット線ＢＩＴ０のディスチャージが読み出し補助回路２０３によって開始される。
【００５３】
一方、選択されたメモリセル１００にビット線ＮＢＩＴ０から電流が流れ、ビット線ＮＢＩＴ０のディスチャージが開始される。このディスチャージにより、ビット線ＮＢＩＴ０の電位が“Ｌ”レベルになると、Ｎ型トランジスタＴＮ４がオフ状態になり、読み出し補助回路２０３によるビット線ＢＩＴ０のディスチャージが停止する。これと同時に、Ｐ型トランジスタＴＰ１がオン状態になり、電源電圧ＶＤＤが印加されている電源端子からビット線ＢＩＴ０に、Ｐ型トランジスタＴＰ１およびＮ型トランジスタＴＮ５を介して、電流が流れ始める。
【００５４】
電源端子からビット線ＢＩＴ０に電流が流れると、ビット線ＢＩＴ０の電位は徐々に上昇し、電源電圧ＶＤＤからＮ型トランジスタＴＮ５の閾値電圧Ｖｔｈを引いた電位（ＶＤＤ−Ｖｔｈ）にまで上昇する。ビット線ＢＩＴ０の電位が、ＶＤＤ−Ｖｔｈになる理由は、Ｎ型トランジスタＴＮ５のソース電極−ドレイン電極間で電圧降下が起こるからである。半導体記憶装置２０は、電源電圧ＶＤＤを供給するＰ型トランジスタＴＰ１を備えることにより、ノイズなどによってビット線ＢＩＴ０の電位が“Ｌ”レベルにまで降下することを防止する。
【００５５】
ビット線ＢＩＴ０の電位が“Ｈ”レベルであることから、ＮＡＮＤ回路ＮＤ１は、Ｎ型トランジスタＴＮ１のゲート電極に“Ｌ”レベルの信号を出力し続ける。この出力信号により、Ｎ型トランジスタＴＮ１はオフ状態に維持され、グローバルビット線ＲＧＢＩＴの電位は“Ｈ”レベルに維持される。以上により、半導体記憶装置２０から“１”のデータが読み出される。
【００５６】
図５は、半導体記憶装置２０において、ワード線ＷＬおよび補助回路活性化信号線ＥＮが活性状態になった場合におけるビット線ＢＩＴ０の電位の変化を示す図である。曲線Ｃ０およびＣ１は、それぞれ、メモリセルに記憶されたデータが“０”である場合、および、“１”である場合のビット線ＢＩＴ０の電位を示す。
【００５７】
曲線Ｃ１に表されるように、メモリセル１００から“１”のデータを読み出した場合、ビット線ＢＩＴ０の電位は、一旦初期状態における電位から降下し、ある時点から上昇し始め、最終的にＶＤＤ−Ｖｔｈの電位まで上昇する。これは、Ｎ型トランジスタＴＮ４がオン状態の間、読み出し補助回路２０３によってビット線ＢＩＴ０がディスチャージされ、その後、ビット線ＢＩＴのディスチャージが停止すると、Ｐ型トランジスタＴＰ１がオン状態になり、電源端子からビット線ＢＩＴ０に電流が流れるからである。
【００５８】
以上のように、本実施形態に係る半導体記憶装置は、メモリセルから“０”のデータを読み出す場合、メモリセルと読み出し補助回路とによってビット線のディスチャージを行う。これにより、ビット線が高速にディスチャージされることから、メモリセルからのデータの読み出しを高速化できる。また、本実施形態に係る半導体記憶装置は、電源電圧ＶＤＤを供給するＰ型トランジスタを読み出し補助回路に備えることにより、メモリセルから“１”のデータを読み出す場合に、ノイズなどによってビット線の電位が“Ｌ”レベルにまで降下することを防止する。これにより、ノイズなどによる半導体記憶装置の誤動作を防止することができる。
【００５９】
（第３の実施形態）
図６は、本発明の第３の実施形態に係る半導体記憶装置の構成を示す図である。図６に示す半導体記憶装置３０は、第１の実施形態に係る半導体記憶装置１０に含まれる読み出し補助回路１０３を、読み出し補助回路３０３に置き換えたものである。本実施形態の構成要素のうち、第１の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。
【００６０】
読み出し補助回路３０３は、Ｐ型トランジスタＴＰ２、並びに、Ｎ型トランジスタＴＮ６およびＴＮ７を備える。Ｐ型トランジスタＴＰ２のソース電極は、電源電圧ＶＤＤが印加されている電源端子に接続される。Ｐ型トランジスタＴＰ２のドレイン電極は、Ｎ型トランジスタＴＮ６のドレイン電極に接続される。Ｎ型トランジスタＴＮ６のソース電極は、Ｎ型トランジスタＴＮ７のドレイン電極に接続される。Ｎ型トランジスタＴＮ７のソース電極は、接地端子に接続される。Ｐ型トランジスタＴＰ２およびＮ型トランジスタＴＮ７のゲート電極は、いずれもビット線ＮＢＩＴ０に接続される。Ｎ型トランジスタＴＮ６のゲート電極は、補助回路活性化信号線ＥＮに接続される。
【００６１】
図４に示す接続点Ｑ２は、Ｐ型トランジスタＴＰ２とＮ型トランジスタＴＮ６とが接続される点である。ビット線ＢＩＴ０は、この接続点Ｑ２に接続される。
【００６２】
次に、本実施形態に係る半導体記憶装置３０の動作について説明する。まず、半導体記憶装置３０の初期状態については、次の点を除き第１の実施形態に係る半導体記憶装置１０と同様である。すなわち、半導体記憶装置３０では、Ｎ型トランジスタＴＮ３の代わりにＮ型トランジスタＴＮ７が、初期状態においてオン状態である。また、Ｐ型トランジスタＴＰ２は、初期状態においてオフ状態である。
【００６３】
次に、メモリセル１００に接続されているワード線ＷＬが活性状態となり、あるメモリセル１００が選択される。また、メモリセル１００が選択されたとほぼ同時に、補助回路活性化信号線ＥＮが活性状態に制御される。ここでも、例として、ビット線ＢＩＴ０およびＮＢＩＴ０に接続されているメモリセル１００が選択されたとする。
【００６４】
メモリセル１００が記憶しているデータが“０”の場合には、ビット線ＢＩＴ０からメモリセル１００に電流が流れ、ビット線ＢＩＴ０のディスチャージが開始される。また、Ｎ型トランジスタＴＮ６がオン状態になり、ビット線ＢＩＴ０のディスチャージが読み出し補助回路３０３によって開始される。
【００６５】
第１の実施形態と同様に、半導体記憶装置３０においてもビット線ＢＩＴ０がメモリセル１００および読み出し補助回路３０３によってディスチャージされることから、ビット線ＢＩＴ０の電位は、高速に“Ｈ”レベルから“Ｌ”レベルに遷移する。
【００６６】
ビット線ＢＩＴ０の電位が“Ｌ”レベルに遷移すると、ＮＡＮＤ回路ＮＤ１は、Ｎ型トランジスタＴＮ１のゲート電極に“Ｈ”レベルの信号を出力する。この出力信号により、Ｎ型トランジスタＴＮ１はオン状態になり、グローバルビット線ＲＧＢＩＴをディスチャージする。以上により、半導体記憶装置３０から“０”のデータが読み出される。
【００６７】
また、メモリセル１００が記憶しているデータが“１”の場合には、Ｎ型トランジスタＴＮ６がオン状態になり、ビット線ＢＩＴ０のディスチャージが読み出し補助回路３０３によって開始される。
【００６８】
一方、選択されたメモリセル１００にビット線ＮＢＩＴ０から電流が流れ、ビット線ＮＢＩＴ０のディスチャージが開始される。このディスチャージにより、ビット線ＮＢＩＴ０の電位が“Ｌ”レベルになると、Ｎ型トランジスタＴＮ７がオフ状態になり、読み出し補助回路３０３によるビット線ＢＩＴ０のディスチャージが停止する。これと同時に、Ｐ型トランジスタＴＰ２がオン状態になり、電源電圧ＶＤＤが印加されている電源端子からビット線ＢＩＴ０に、Ｐ型トランジスタＴＰ２を介して電流が流れ始める。電源端子からビット線ＢＩＴ０に電流が流れると、ビット線ＢＩＴ０の電位は徐々に上昇し、電源電圧ＶＤＤまで上昇する。
【００６９】
ビット線ＢＩＴ０の電位が“Ｈ”レベルであることから、ＮＡＮＤ回路ＮＤ１は、Ｎ型トランジスタＴＮ１のゲート電極に“Ｌ”レベルの信号を出力し続ける。この出力信号により、Ｎ型トランジスタＴＮ１はオフ状態に維持され、グローバルビット線ＲＧＢＩＴの電位は“Ｈ”レベルに維持される。以上により、半導体記憶装置３０から“１”のデータが読み出される。
【００７０】
図７は、半導体記憶装置３０において、ワード線ＷＬおよび補助回路活性化信号線ＥＮが活性状態になった場合におけるビット線ＢＩＴ０の電位の変化を示す図である。曲線Ｄ０およびＤ１は、それぞれ、メモリセルに記憶されたデータが“０”である場合、および、“１”である場合のビット線ＢＩＴ０の電位を示す。
【００７１】
曲線Ｄ１に表されるように、メモリセル１００から“１”のデータを読み出した場合、ビット線ＢＩＴ０の電位は、一旦初期状態における電位から降下し、ある時点から上昇し始め、最終的に電源電圧ＶＤＤまで上昇する。これは、Ｎ型トランジスタＴＮ７がオン状態の間、読み出し補助回路３０３によってビット線ＢＩＴ０がディスチャージされ、その後、ビット線ＢＩＴのディスチャージが停止すると、Ｐ型トランジスタＴＰ２がオン状態になり、電源端子からビット線ＢＩＴ０に電流が流れるからである。
【００７２】
以上のように、本実施形態に係る半導体記憶装置は、メモリセルから“０”のデータを読み出す場合、メモリセルと読み出し補助回路とによってビット線のディスチャージを行う。これにより、ビット線が高速にディスチャージされることから、メモリセルからのデータの読み出しを高速化できる。また、本実施形態に係る半導体記憶装置は、読み出し補助回路に電源電圧ＶＤＤを供給するＰ型トランジスタを備えることにより、メモリセルから“１”のデータを読み出す場合に、ノイズなどによってビット線の電位が“Ｌ”レベルにまで降下することを防止する。これにより、ノイズなどによる半導体記憶装置の誤動作を防止することができる。
【００７３】
なお、本実施形態に係る半導体記憶装置では、補助回路活性化信号線ＥＮは、Ｎ型トランジスタＴＮ６のゲート電極に接続されるとしたが、Ｎ型トランジスタＴＮ７のゲート電極に接続されてもかまわない。この場合、ビット線ＮＢＩＴ０は、Ｎ型トランジスタＴＮ２のゲート電極に接続される。このように構成された半導体記憶装置もまた、本実施形態に係る半導体記憶装置と同様の効果を奏することができる。
【００７４】
（第４の実施形態）
図８は、本発明の第４の実施形態に係る半導体記憶装置の構成を示す図である。図８に示す半導体記憶装置４０は、第１の実施形態に係る半導体記憶装置１０に含まれる読み出し補助回路１０３を、読み出し補助回路４０３に置き換えたものである。本実施形態の構成要素のうち、第１の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。
【００７５】
読み出し補助回路４０３は、Ｎ型トランジスタＴＮ８〜ＴＮ１１を備える。Ｎ型トランジスタＴＮ８のドレイン電極は、ビット線ＢＩＴ０に接続される。Ｎ型トランジスタＴＮ８のソース電極は、Ｎ型トランジスタＴＮ９のドレイン電極に接続される。Ｎ型トランジスタＴＮ８のゲート電極は、補助回路活性化信号線ＥＮに接続される。Ｎ型トランジスタＴＮ９のソース電極は接地端子に接続される。Ｎ型トランジスタＴＮ９のゲート電極は、ビット線ＮＢＩＴ０に接続される。
【００７６】
また、Ｎ型トランジスタＴＮ１０のドレイン電極は、ビット線ＮＢＩＴ０に接続される。Ｎ型トランジスタＴＮ１０のソース電極は、Ｎ型トランジスタＴＮ１１のドレイン電極に接続される。Ｎ型トランジスタＴＮ１０のゲート電極は、補助回路活性化信号線ＥＮに接続される。Ｎ型トランジスタＴＮ１１のソース電極は接地端子に接続される。Ｎ型トランジスタＴＮ１１のゲート電極は、ビット線ＢＩＴ０に接続される。
【００７７】
次に、本実施形態に係る半導体記憶装置４０の動作について説明する。まず、半導体記憶装置２０の初期状態については、次の点を除き第１の実施形態に係る半導体記憶装置１０と同様である。すなわち、半導体記憶装置４０では、Ｎ型トランジスタＴＮ３の代わりにＮ型トランジスタＴＮ９およびＴＮ１１が、初期状態においてオン状態である。
【００７８】
次に、メモリセル１００に接続されているワード線ＷＬが活性状態となり、あるメモリセル１００が選択される。また、メモリセル１００が選択されたとほぼ同時に、補助回路活性化信号線ＥＮが活性状態に制御される。ここでも、例として、ビット線ＢＩＴ０およびＮＢＩＴ０に接続されているメモリセル１００が選択されたとする。
【００７９】
メモリセル１００が記憶しているデータが“０”の場合には、ビット線ＢＩＴ０からメモリセル１００に電流が流れ、ビット線ＢＩＴ０のディスチャージが開始される。また、Ｎ型トランジスタＴＮ８およびＴＮ１０がオン状態になり、ビット線ＢＩＴ０およびＮＢＩＴ０のディスチャージが読み出し補助回路４０３によって開始される。
【００８０】
第１の実施形態と同様に、半導体記憶装置４０においてもビット線ＢＩＴ０がメモリセル１００および読み出し補助回路４０３によってディスチャージされることから、ビット線ＢＩＴ０の電位は、高速に“Ｈ”レベルから“Ｌ”レベルに遷移する。
【００８１】
ビット線ＢＩＴ０の電位が“Ｌ”レベルに遷移すると、ＮＡＮＤ回路ＮＤ１は、Ｎ型トランジスタＴＮ１のゲート電極に“Ｈ”レベルの信号を出力する。この出力信号により、Ｎ型トランジスタＴＮ１はオン状態になり、グローバルビット線ＲＧＢＩＴをディスチャージする。以上により、半導体記憶装置４０から“０”のデータが読み出される。
【００８２】
また、メモリセル１００が記憶しているデータが“１”の場合には、Ｎ型トランジスタＴＮ８がオン状態になり、ビット線ＢＩＴ０のディスチャージが読み出し補助回路４０３によって開始される。
【００８３】
また、選択されたメモリセル１００にビット線ＮＢＩＴ０から電流が流れることによりビット線ＮＢＩＴ０のディスチャージが開始される。さらに、Ｎ型トランジスタＴＮ１０がオン状態になることにより、ビット線ＮＢＩＴ０のディスチャージが読み出し補助回路４０３より開始される。これらのディスチャージにより、ビット線ＮＢＩＴ０の電位が“Ｌ”レベルになると、Ｎ型トランジスタＴＮ９がオフ状態になり、読み出し補助回路４０３によるビット線ＢＩＴ０のディスチャージが停止する。
【００８４】
半導体記憶装置４０では、ビット線ＮＢＩＴ０のディスチャージが選択されたメモリセル１００に加えて読み出し補助回路４０３によっても行われるため、第１の実施形態に係る半導体記憶装置１０と比較して、ビット線ＮＢＩＴ０がより速く“Ｌ”レベルに遷移する。したがって、Ｎ型トランジスタＴＮ９がより速くオフ状態になることから、ビット線ＢＩＴ０がディスチャージされる期間が短くなり、ビット線ＢＩＴ０の電位降下を小さくすることができる。これにより、ノイズなどによってビット線の電位が“Ｌ”レベルにまで降下することを防止することができ、半導体記憶装置の誤動作を防止することができる。
【００８５】
ビット線ＢＩＴ０の電位が“Ｈ”レベルであることから、ＮＡＮＤ回路ＮＤ１は、Ｎ型トランジスタＴＮ１のゲート電極に“Ｌ”レベルの信号を出力し続ける。この出力信号により、Ｎ型トランジスタＴＮ１はオフ状態に維持され、グローバルビット線ＲＧＢＩＴの電位は“Ｈ”レベルに維持される。以上により、半導体記憶装置４０から“１”のデータが読み出される。
【００８６】
以上のように、本実施形態に係る半導体記憶装置は、メモリセルから“０”のデータを読み出す場合、メモリセルと読み出し補助回路とによってビット線のディスチャージを行う。これにより、ビット線が高速にディスチャージされることから、メモリセルからのデータの読み出しを高速化できる。加えて、本実施形態に係る半導体記憶装置は、読み出し補助回路に、ビット線と接地端子との間に直列に接続された２つのＮ型トランジスタを、ビット線ＢＩＴおよびＮＢＩＴそれぞれについて備えることにより、メモリセルから“１”のデータを読み出す場合におけるビット線ＢＩＴの電位降下を低減する。これにより、ノイズなどによってビット線ＢＩＴの電位が“Ｌ”レベルにまで降下することを防止することができ、半導体記憶装置の誤動作を防止することができる。
【００８７】
なお、本実施形態に係る半導体記憶装置では、補助回路活性化信号線ＥＮは、Ｎ型トランジスタＴＮ８およびＴＮ１０のゲート電極に接続されるとしたが、Ｎ型トランジスタＴＮ９および／またはＴＮ１１のゲート電極に接続されてもかまわない。補助回路活性化信号線ＥＮがＮ型トランジスタＴＮ９に接続される場合には、ビット線ＮＢＩＴ０は、Ｎ型トランジスタＴＮ８に接続される。また、補助回路活性化信号線ＥＮがＮ型トランジスタＴＮ１１に接続される場合には、ビット線ＢＩＴ０は、Ｎ型トランジスタＴＮ１０に接続される。
【００８８】
（第５の実施形態）
図９は、本発明の第５の実施形態に係る半導体記憶装置の構成を示す図である。図９に示す半導体記憶装置５０は、第１の実施形態に係る半導体記憶装置１０に含まれる読み出し補助回路１０３を、読み出し補助回路５０３に置き換えたものである。本実施形態の構成要素のうち、第１の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。
【００８９】
読み出し補助回路５０３は、Ｐ型トランジスタＴＰ３およびＴＰ４、並びに、Ｎ型トランジスタＴＮ１２〜ＴＮ１５を備える。Ｐ型トランジスタＴＰ３のソース電極は、電源電圧ＶＤＤが印加されている電源端子に接続される。Ｐ型トランジスタＴＰ３のドレイン電極は、Ｎ型トランジスタＴＮ１２のドレイン電極に接続される。Ｎ型トランジスタＴＮ１２のソース電極は接地端子に接続される。Ｐ型トランジスタＴＰ３およびＮ型トランジスタＴＮ１２のゲート電極は、いずれもビット線ＮＢＩＴ０に接続される。
【００９０】
図９に示す接続点Ｑ３は、Ｐ型トランジスタＴＰ３とＮ型トランジスタＴＮ１２とが接続される点である。Ｎ型トランジスタＴＮ１３のソース電極は、この接続点Ｑ３に接続される。Ｎ型トランジスタＴＮ１３のドレイン電極は、ビット線ＢＩＴ０に接続される。Ｎ型トランジスタＴＮ１３のゲート電極は、補助回路活性化信号線ＥＮに接続される。
【００９１】
また、Ｐ型トランジスタＴＰ４のソース電極は、電源電圧ＶＤＤが印加されている電源端子に接続される。Ｐ型トランジスタＴＰ４のドレイン電極は、Ｎ型トランジスタＴＮ１４のドレイン電極に接続される。Ｎ型トランジスタＴＮ１４のソース電極は接地端子に接続される。Ｐ型トランジスタＴＰ４およびＮ型トランジスタＴＮ１４のゲート電極は、いずれもビット線ＢＩＴ０に接続される。
【００９２】
図９に示す接続点Ｑ４は、Ｐ型トランジスタＴＰ４とＮ型トランジスタＴＮ１４とが接続される点である。Ｎ型トランジスタＴＮ１４のソース電極は、この接続点Ｑ４に接続される。Ｎ型トランジスタＴＮ１５のドレイン電極は、ビット線ＮＢＩＴ０に接続される。Ｎ型トランジスタＴＮ１５のゲート電極は、補助回路活性化信号線ＥＮに接続される。
【００９３】
次に、本実施形態に係る半導体記憶装置５０の動作について説明する。まず、半導体記憶装置５０の初期状態については、次の点を除き第１の実施形態に係る半導体記憶装置１０と同様である。すなわち、半導体記憶装置５０では、Ｎ型トランジスタＴＮ３の代わりにＮ型トランジスタＴＮ１２およびＴＮ１４が、初期状態においてオン状態である。また、Ｐ型トランジスタＴＰ３およびＴＰ４は、初期状態においてオフ状態である。
【００９４】
次に、メモリセル１００に接続されているワード線ＷＬが活性状態となり、あるメモリセル１００が選択される。また、メモリセル１００が選択されたとほぼ同時に、補助回路活性化信号線ＥＮが活性状態に制御される。ここでも、例として、ビット線ＢＩＴ０およびＮＢＩＴ０に接続されているメモリセル１００が選択されたとする。
【００９５】
メモリセル１００が記憶しているデータが“０”の場合には、ビット線ＢＩＴ０からメモリセル１００に電流が流れ、ビット線ＢＩＴ０のディスチャージが開始される。また、Ｎ型トランジスタＴＮ１３およびＴＮ１５がオン状態になり、ビット線ＢＩＴ０およびＮＢＩＴ０のディスチャージが読み出し補助回路５０３によって開始される。
【００９６】
第１の実施形態と同様に、半導体記憶装置５０においてもビット線ＢＩＴ０がメモリセル１００および読み出し補助回路５０３によってディスチャージされることから、ビット線ＢＩＴ０の電位は、高速に“Ｈ”レベルから“Ｌ”レベルに遷移する。
【００９７】
ビット線ＢＩＴ０の電位が“Ｌ”レベルに遷移すると、ＮＡＮＤ回路ＮＤ１は、Ｎ型トランジスタＴＮ１のゲート電極に“Ｈ”レベルの信号を出力する。この出力信号により、Ｎ型トランジスタＴＮ１はオン状態になり、グローバルビット線ＲＧＢＩＴをディスチャージする。以上により、半導体記憶装置５０から“０”のデータが読み出される。
【００９８】
また、メモリセル１００が記憶しているデータが“１”の場合には、Ｎ型トランジスタＴＮ１３がオン状態になり、ビット線ＢＩＴ０のディスチャージが読み出し補助回路５０３によって開始される。
【００９９】
また、選択されたメモリセル１００にビット線ＮＢＩＴ０から電流が流れることによりビット線ＮＢＩＴ０のディスチャージが開始される。さらに、Ｎ型トランジスタＴＮ１５がオン状態になることにより、ビット線ＮＢＩＴ０のディスチャージが読み出し補助回路５０３より開始される。これらのディスチャージにより、ビット線ＮＢＩＴ０の電位が“Ｌ”レベルになると、Ｎ型トランジスタＴＮ１２がオフ状態になり、読み出し補助回路５０３によるビット線ＢＩＴ０のディスチャージが停止する。これと同時に、Ｐ型トランジスタＴＰ３がオン状態になり、電源電圧ＶＤＤが印加されている電源端子からビット線ＢＩＴ０に、Ｐ型トランジスタＴＰ３およびＮ型トランジスタＴＮ１３を介して、電流が流れ始める。
【０１００】
電源端子からビット線ＢＩＴ０に電流が流れると、ビット線ＢＩＴ０の電位は徐々に上昇し、電源電圧ＶＤＤからＮ型トランジスタＴＮ１３の閾値電圧Ｖｔｈを引いた電位（ＶＤＤ−Ｖｔｈ）まで上昇する。ビット線ＢＩＴ０の電位が、電源電圧ＶＤＤから閾値電圧Ｖｔｈを引いた値になる理由は、第２の実施形態において説明したので、ここでは省略する。
【０１０１】
本実施形態に係る半導体記憶装置５０でも、第４の実施形態に係る半導体記憶装置４０と同様に、ビット線ＮＢＩＴ０のディスチャージが選択されたメモリセル１００に加えて読み出し補助回路５０３によっても行われるため、第２の実施形態に係る半導体記憶装置２０と比較して、ビット線ＮＢＩＴ０がより速く“Ｌ”レベルに遷移する。したがって、Ｎ型トランジスタＴＮ１２がより速くオフ状態になることから、ビット線ＢＩＴ０がディスチャージされる期間が短くなり、ビット線ＢＩＴ０の電位降下を小さくすることができる。
【０１０２】
ビット線ＢＩＴ０の電位が“Ｈ”レベルであることから、ＮＡＮＤ回路ＮＤ１は、Ｎ型トランジスタＴＮ１のゲート電極に“Ｌ”レベルの信号を出力し続ける。この出力信号により、Ｎ型トランジスタＴＮ１はオフ状態に維持され、グローバルビット線ＲＧＢＩＴの電位は“Ｈ”レベルに維持される。以上により、半導体記憶装置５０から“１”のデータが読み出される。
【０１０３】
以上のように、本実施形態に係る半導体記憶装置は、メモリセルから“０”のデータを読み出す場合、メモリセルと読み出し補助回路とによってビット線のディスチャージを行う。これにより、ビット線が高速にディスチャージされることから、メモリセルからのデータの読み出しを高速化できる。加えて、本実施形態に係る半導体記憶装置は、読み出し補助回路に、ビット線と接地端子との間に直列に接続された２つのＮ型トランジスタを、ビット線ＢＩＴおよびＮＢＩＴそれぞれについて備えることにより、メモリセルから“１”のデータを読み出す場合におけるビット線ＢＩＴの電位降下を低減する。さらに、本実施形態に係る半導体記憶装置は、電源電圧ＶＤＤを供給するＰ型トランジスタを、読み出し補助回路に備えることにより、ノイズなどによってビット線ＢＩＴの電位が“Ｌ”レベルにまで降下することを防止する。これにより、半導体記憶装置の誤動作を防止することができる。
【０１０４】
（第６の実施形態）
図１０は、本発明の第６の実施形態に係る半導体記憶装置の構成を示す図である。図１０に示す半導体記憶装置６０は、第１の実施形態に係る半導体記憶装置１０に含まれる読み出し補助回路１０３を、読み出し補助回路６０３に置き換えたものである。本実施形態の構成要素のうち、第１の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。
【０１０５】
読み出し補助回路６０３は、Ｐ型トランジスタＴＰ５およびＴＰ６、並びに、Ｎ型トランジスタＴＮ１６〜ＴＮ１９を備える。Ｐ型トランジスタＴＰ５のソース電極は、電源電圧ＶＤＤが印加されている電源端子に接続される。Ｐ型トランジスタＴＰ５のドレイン電極は、Ｎ型トランジスタＴＮ１６のドレイン電極に接続される。Ｎ型トランジスタＴＮ１６のソース電極は、Ｎ型トランジスタＴＮ１７のドレイン電極に接続される。Ｎ型トランジスタＴＮ１７のソース電極は、接地端子に接続される。Ｐ型トランジスタＴＰ５およびＮ型トランジスタＴＮ１７のゲート電極は、いずれもビット線ＮＢＩＴ０に接続される。Ｎ型トランジスタＴＮ１６のゲート電極は、補助回路活性化信号線ＥＮに接続される。
【０１０６】
図１０に示す接続点Ｑ５は、Ｐ型トランジスタＴＰ５とＮ型トランジスタＴＮ１６とが接続される点である。ビット線ＢＩＴ０は、この接続点Ｑ５に接続される。
【０１０７】
また、Ｐ型トランジスタＴＰ６のソース電極は、電源電圧ＶＤＤが印加されている電源端子に接続される。Ｐ型トランジスタＴＰ６のドレイン電極は、Ｎ型トランジスタＴＮ１８のドレイン電極に接続される。Ｎ型トランジスタＴＮ１８のソース電極は、Ｎ型トランジスタＴＮ１９のドレイン電極に接続される。Ｎ型トランジスタＴＮ１９のソース電極は、接地端子に接続される。Ｐ型トランジスタＴＰ６およびＮ型トランジスタＴＮ１９のゲート電極は、いずれもビット線ＢＩＴ０に接続される。Ｎ型トランジスタＴＮ１８のゲート電極は、補助回路活性化信号線ＥＮに接続される。
【０１０８】
図１０に示す接続点Ｑ６は、Ｐ型トランジスタＴＰ６とＮ型トランジスタＴＮ１８とが接続される点である。ビット線ＮＢＩＴ０は、この接続点Ｑ６に接続される。
【０１０９】
次に、本実施形態に係る半導体記憶装置６０の動作について説明する。まず、半導体記憶装置６０の初期状態については、次の点を除き第１の実施形態に係る半導体記憶装置１０と同様である。すなわち、半導体記憶装置６０では、Ｎ型トランジスタＴＮ３の代わりにＮ型トランジスタＴＮ１７およびＴＮ１９が、初期状態においてオン状態である。また、Ｐ型トランジスタＴＰ５およびＴＰ６は、初期状態においてオフ状態である。
【０１１０】
次に、メモリセル１００に接続されているワード線ＷＬが活性状態となり、あるメモリセル１００が選択される。また、メモリセル１００が選択されたとほぼ同時に、補助回路活性化信号線ＥＮが活性状態に制御される。ここでも、例として、ビット線ＢＩＴ０およびＮＢＩＴ０に接続されているメモリセル１００が選択されたとする。
【０１１１】
メモリセル１００が記憶しているデータが“０”の場合には、ビット線ＢＩＴ０からメモリセル１００に電流が流れ、ビット線ＢＩＴ０のディスチャージが開始される。また、Ｎ型トランジスタＴＮ１１６およびＴＮ１８がオン状態になり、ビット線ＢＩＴ０およびＮＢＩＴ０のディスチャージが読み出し補助回路６０３によって開始される。
【０１１２】
第１の実施形態と同様に、半導体記憶装置６０においてもビット線ＢＩＴ０がメモリセル１００および読み出し補助回路６０３によってディスチャージされることから、ビット線ＢＩＴ０の電位は、高速に“Ｈ”レベルから“Ｌ”レベルに遷移する。
【０１１３】
ビット線ＢＩＴ０の電位が“Ｌ”レベルに遷移すると、ＮＡＮＤ回路ＮＤ１は、Ｎ型トランジスタＴＮ１のゲート電極に“Ｈ”レベルの信号を出力する。この出力信号により、Ｎ型トランジスタＴＮ１はオン状態になり、グローバルビット線ＲＧＢＩＴをディスチャージする。以上により、半導体記憶装置６０から“０”のデータが読み出される。
【０１１４】
また、メモリセル１００が記憶しているデータが“１”の場合には、Ｎ型トランジスタＴＮ１６がオン状態になり、ビット線ＢＩＴ０のディスチャージが読み出し補助回路６０３によって開始される。
【０１１５】
また、選択されたメモリセル１００にビット線ＮＢＩＴ０から電流が流れることによりビット線ＮＢＩＴ０のディスチャージが開始される。さらに、Ｎ型トランジスタＴＮ１８がオン状態になることにより、ビット線ＮＢＩＴ０のディスチャージが読み出し補助回路６０３より開始される。これらのディスチャージにより、ビット線ＮＢＩＴ０の電位が“Ｌ”レベルになると、Ｎ型トランジスタＴＮ１７がオフ状態になり、読み出し補助回路６０３によるビット線ＢＩＴ０のディスチャージが停止する。これと同時に、Ｐ型トランジスタＴＰ５がオン状態になり、電源電圧ＶＤＤが印加されている電源端子からビット線ＢＩＴ０に、Ｐ型トランジスタＴＰ５を介して電流が流れ始める。電源端子からビット線ＢＩＴ０に電流が流れると、ビット線ＢＩＴ０の電位は徐々に上昇し、電源電圧ＶＤＤまで上昇する。
【０１１６】
本実施形態に係る半導体記憶装置６０でも、第４の実施形態に係る半導体記憶装置４０と同様に、ビット線ＮＢＩＴ０のディスチャージが選択されたメモリセル１００に加えて読み出し補助回路６０３によっても行われるため、第３の実施形態に係る半導体記憶装置３０と比較して、ビット線ＮＢＩＴ０がより速く“Ｌ”レベルに遷移する。したがって、Ｎ型トランジスタＴＮ１７がより速くオフ状態になることから、ビット線ＢＩＴ０がディスチャージされる期間が短くなり、ビット線ＢＩＴ０の電位降下を小さくすることができる。
【０１１７】
ビット線ＢＩＴ０の電位が“Ｈ”レベルであることから、ＮＡＮＤ回路ＮＤ１は、Ｎ型トランジスタＴＮ１のゲート電極に“Ｌ”レベルの信号を出力し続ける。この出力信号により、Ｎ型トランジスタＴＮ１はオフ状態に維持され、グローバルビット線ＲＧＢＩＴの電位は“Ｈ”レベルに維持される。以上により、半導体記憶装置６０から“１”のデータが読み出される。
【０１１８】
以上のように、本実施形態に係る半導体記憶装置は、メモリセルから“０”のデータを読み出す場合には、ビット線のディスチャージをメモリセルと読み出し補助回路とによって行う。これにより、ビット線が高速にディスチャージされることから、メモリセルからのデータの読み出しを高速化できる。加えて、本実施形態に係る半導体記憶装置は、読み出し補助回路にビット線と接地端子との間に直列に接続された２つのＮ型トランジスタを、ビット線ＢＩＴおよびＮＢＩＴそれぞれについて備えることにより、メモリセルから“１”のデータを読み出す場合におけるビット線ＢＩＴの電位降下を低減する。さらに、本実施形態に係る半導体記憶装置は、電源電圧ＶＤＤを供給するＰ型トランジスタを、読み出し補助回路に備えることにより、ノイズなどによってビット線ＢＩＴの電位が“Ｌ”レベルにまで降下することを防止する。これにより、半導体記憶装置の誤動作を防止することができる。
【０１１９】
なお、本実施形態に係る半導体記憶装置では、補助回路活性化信号線ＥＮは、Ｎ型トランジスタＴＮ１８のゲート電極に接続されるとしたが、Ｎ型トランジスタＴＮ１９のゲート電極に接続されてもかまわない。この場合、ビット線ＮＢＩＴ０は、Ｎ型トランジスタＴＮ１８のゲート電極に接続される。このように構成された半導体記憶装置もまた、本実施形態に係る半導体記憶装置と同様の効果を奏することができる。
【０１２０】
図１１は、本実施形態に係る半導体記憶装置６０に含まれる読み出し補助回路６０３の構成図（図１１（ａ））、および、そのレイアウト図（図１１（ｂ））である。図１１（ｂ）には、Ｎウェル基板１０００、Ｐウェル基板１００１、拡散層１００２、ポリメタル１００３、１層メタル１００４、および、拡散層と１層メタルを接続するヴィアコンタクト１００５が示されている。
【０１２１】
図１２は、メモリセル１００のレイアウト図である。図１１（ｂ）に示す読み出し補助回路６０３のレイアウト図と、図１２に示すメモリセル１００のレイアウト図とを比較すると、１層メタル１００４と拡散層１００２との接続関係が異なるだけであることが分かる。読み出し補助回路６０３を図１１（ｂ）に示すように形成することにより、読み出し補助回路６０３とメモリセル１００とを同サイズにすることができることから、読み出し補助回路６０３をメモリセル領域に配置することが容易に行える。さらに、読み出し補助回路６０３に対して、メモリセル１００と同様にメモリセルレイアウト特殊ルールを適用することが可能であり、メモリセル領域の面積を小さくすることができる。
【０１２２】
また、読み出し補助回路６０３を図１１（ｂ）に示すように形成することにより、補助回路活性化信号をアドレス数ビットによるメモリセル群選択信号とすることで、ロウデコーダによって補助回路活性化信号を生成することができる。
【０１２３】
図１３は、読み出し補助回路６０３およびメモリセル１００の配置例を示すレイアウト図である。図１３の点線１０１０はメモリセル１００を示し、破線１０２０は読み出し補助回路６０３を示す。図１３に示すように、１つのメモリセル群に対して２つ以上の読み出し補助回路６０３を配置することも可能である。これらの読み出し補助回路６０３を同時に動作させることにより、メモリセル１００からの読み出しをさらに高速化することができる。
【０１２４】
なお、全ての実施形態において、補助回路活性化信号線ＥＮが接続されるトランジスタはＮ型トランジスタであるとしたが、Ｐ型トランジスタであってもよい。
【０１２５】
また、全ての実施形態において、発明の理解を容易にするために、グローバルビット線ＲＧＢＩＴには、１つの半導体記憶装置が接続されることとしたが、グローバルビット線ＲＧＢＩＴには、半導体記憶装置が多数接続されてもよい。また、このようなグローバルビット線ＲＧＢＩＴが多数配置されてもよい。
【０１２６】
また、全ての実施形態において、半導体記憶装置は、２つのメモリセル群を備えるとしたが、メモリセル群は１以上であればいくつでもかまわない。
【０１２７】
また、全ての実施形態に係る半導体記憶装置について正論理の場合の構成を示したが、グローバルビット線ＲＧＢＩＴをビット線ＮＢＩＴ側に接続することにより、負論理の場合に対応することができる。
【産業上の利用可能性】
【０１２８】
本発明の半導体記憶装置は、面積の増大を抑えつつ、高速なデータの読み出しが可能な半導体記憶装置であることから、ＳＲＡＭなどに利用することができる。
【図面の簡単な説明】
【０１２９】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成を示す図
【図２】本発明の全ての実施形態に係る半導体記憶装置に含まれるメモリセルの構成を示す図
【図３】従来のＳＲＡＭおよび本発明の第１の実施形態に係る半導体記憶装置におけるビット線の電位の変化を示す図
【図４】本発明の第２の実施形態に係る半導体記憶装置の構成を示す図
【図５】本発明の第２の実施形態に係る半導体記憶装置におけるビット線の電位の変化を示す図
【図６】本発明の第３の実施形態に係る半導体記憶装置の構成を示す図
【図７】本発明の第３の実施形態に係る半導体記憶装置におけるビット線の電位の変化を示す図
【図８】本発明の第４の実施形態に係る半導体記憶装置の構成を示す図
【図９】本発明の第５の実施形態に係る半導体記憶装置の構成を示す図
【図１０】本発明の第６の実施形態に係る半導体記憶装置の構成を示す図
【図１１】本発明の第６の実施形態に係る半導体記憶装置に含まれる読み出し補助回路の構成を示す図およびレイアウト図
【図１２】本発明の全ての実施形態に係る半導体記憶装置に含まれるメモリセルのレイアウト図
【図１３】本発明の第６の実施形態に係る半導体記憶装置に含まれる読み出し補助回路およびメモリセルの配置例を示すレイアウト図
【符号の説明】
【０１３０】
１０、２０、３０、４０、５０、６０  半導体記憶装置
１００  メモリセル
１０１  メモリセル群
１０２  読み出し部
１０３、２０３、３０３、４０３、５０３、６０３  読み出し補助回路
１０００  Ｎウェル基板
１００１  Ｐウェル基板
１００２  拡散層
１００３  ポリメタル
１００４  １層メタル
１００５  ヴィアコンタクト
ＢＩＴ、ＢＩＴ０、ＢＩＴ１、ＮＢＩＴ、ＮＢＩＴ０、ＮＢＩＴ１  ビット線
ＥＮ  補助回路活性化信号線
Ｎ１、Ｎ２  記憶ノード
ＮＤ１  ＮＡＮＤ回路
ＭＰ１、ＭＰ２、ＴＰ１〜ＴＰ６  Ｐ型トランジスタ
ＭＮ１〜ＭＮ４、ＴＮ１〜ＴＮ１９  Ｎ型トランジスタ
ＲＧＢＩＴ  グローバルビット線
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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