(57)【要約】【課題】  大容量の半導体記憶装置には歩留まり向上のために、不良メモリセルを救済するリダンダンシ回路が使用されている。しかしリダンダンシ回路に置換された不良セルにおいてスタンバイ時にリーク電流が発生し、消費電流がスペックオーバーし、歩留まりが低下するという問題がある。【解決手段】  本発明においては、リダンダンシ回路に置換されたメモリセルアレイのスタンバイ状態におけるワード線をハイインピダンス（Hi-z）状態とすることで、ビット線とワード線間のショート電流を防止できる。スタンバイ状態のワード線をハイインピダンス（Hi-z）状態とするワードディコーダ回路を備えることで、スタンバイ電流が削減できる半導体記憶装置が得られる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体記憶装置において、第１と第２の出力信号を出力するメインワードディコーダ回路と、前記第１の出力信号を入力される負荷トランジスタと前記第２の出力信号を入力されるドライバトランジスタとを有するサブワードディコーダ回路とを備え、前記サブワードディコーダ回路からのワード線レベルをハイレベル、ロウレベル及びハイインピダンス状態として出力するワードディコーダ回路を有することを特徴とする半導体記憶装置。
【請求項２】
前記ワードディコーダ回路は、スタンバイ期間にはリダンダンシ回路に置換されたメモリセルアレイのワード線をハイインピダンス状態とすることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ワードディコーダ回路は、バンクアドレスが活性化される期間には前記ワード線をロウレベルとすることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記バンクアドレスが活性化される期間は、メモリセルアレイのワード線が活性化されるアクティブ期間を含むことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記サブワードディコーダ回路は、ワード線と接地電位との間に前記第１の出力信号を制御信号とするトランジスタと前記バンクアドレスを制御信号とするトランジスタとにより前記ワード線をロウレベルとすることを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
前記メインワードディコーダ回路は、プリディコーダ回路からのプリディコーダ選択信号と、リダンダンシ回路に置換されたどうかの選択信号を入力され、前記選択信号がリダンダンシ回路に置換されたワード線であることを示す場合には前記第１と第２の出力信号レベルを固定し、前記選択信号がリダンダンシ回路に置換されたワード線でないことを示す場合には前記プリディコーダ選択信号の論理処理により前記第１と第２の出力信号を出力することを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記選択信号がリダンダンシ回路に置換されたワード線でないことを示し、前記プリディコーダ選択信号が選択状態であれば前記第１及び第２の出力信号としてロウレベルを出力し、前記サブワードディコーダ回路はワード線起動信号及び反転ワード線信号により前記ワード線の出力レベルを出力することを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記サブワードディコーダ回路における前記負荷トランジスタのソース、ドレイン、ゲートはそれぞれ前記ワード線起動信号、ワード線出力節点、前記第１の出力信号に接続され、前記ドライバトランジスタのドレイン、ソース、ゲートはそれぞれ前記ワード線、接地電位、前記第２の出力信号に接続され、さらに第１及び第２のトランジスタを備え、前記第１のトランジスタのドレイン、ソース、ゲートがそれぞれ前記ワード線、前記第２のトランジスタのドレイン、前記反転ワード線信号に接続され、前記第２のトランジスタのドレイン、ソース、ゲートがそれぞれ前記第１のトランジスタのソース、前記第１及び第２の出力信号を論理処理した論理信号、接地電位に接続され、前記ワード線の出力レベルを出力することを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記選択信号はリダンダンシ回路のフューズに記憶されたアドレス情報により作成されることを特徴とする請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に係り、特にリダンダンシ回路に置換されたワード線の駆動方法を改良したワードディコーダ回路を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体素子が微細化され、半導体装置は大規模化されている。特に半導体記憶装置の分野ではその傾向が顕著である。たとえばダイナミックランダムアクセスメモリ（Dynamic Random Access Memory；以下、ＤＲＡＭと略する。）においては１ギガビットのメモリ容量を有する製品が開発、実用化されている。
【０００３】
大容量の半導体記憶装置においては、通常のメモリセルアレイが配置されたメインメモリセルアレイ領域のほかに、予備のメモリセルアレイを配置した救済用のリダンダンシメモリセルアレイ領域が用意されている。メインメモリセルアレイ領域の一部に欠陥が発見された場合には、欠陥メモリセルの代わりに、リダンダンシメモリセルに置き換えるリダンダンシ回路が採用されている。このようにリダンダンシ回路で不良メモリセルを救済することで、大規模化された半導体記憶装置の歩留まりを向上させ、コストダウンが図られている。
【０００４】
しかしリダンダンシ回路を搭載した半導体記憶装置においては、下記のような問題がある。ワード線とビット線がショート不良を起こした場合には、そのメモリセルアレイはリダンダンシ回路に置換される。しかしスタンバイ状態におけるその不良メモリセルアレイは、ワード線の電位が接地電位ＶＳＳレベル、ビット線の電位が接地電位ＶＳＳレベルより高位の電位であるプリチャージ電位ＶＢＬＰレベルにある。そのためスタンバイ状態では定常的にショート箇所に一定の電位差が掛かり続けることになり、貫通電流を流し続けるという不具合がある。
【０００５】
これらの従来技術における問題点を、図７，８，９を参照して説明する。図７にメモリセルアレイ周辺のブロック図、図８にメインワードディコーダ（ＭＷ）２２及びサブワードディコーダ（ＳＷ）２３の回路図、図９にこれらの信号波形図を示す。
【０００６】
図７にはワード線ＳＷＬ_１とビット線ＢＬＴに接続されたメモリセルを示している。メモリセルはセルトランジスタＱ２４とセルキャパシタＣから構成される。セルトランジスタＱ２４のゲートにはワード線ＳＷＬ_１が接続され、ドレインはビット線ＢＬＴに接続される。センスアンプ（ＳＡ）２１はビット線ＢＬＴ及び反転ビット線ＢＬＮの電位差を増幅する。スタンバイ期間におけるビット線ＢＬＴ及び反転ビット線ＢＬＮは、ビット線イコライズ信号ＶＢＥＱによりＮトランジスタＱ２１、Ｑ２２，Ｑ２３が活性化し、プリチャージ電位ＶＢＬＰに保持されている。つまりビット線ＢＬＴ及び反転ビット線ＢＬＮは、ワード線が選択されていない期間（スタンバイ状態にある期間）には、プリチャージ電位ＶＢＬＰに充電される。
【０００７】
ワード線ＳＷＬ_１、ＳＷＬ_２はサブワードディコーダ（ＳＷ）２３_１、２３_２によりそれぞれ選択され、活性化する。サブワードディコーダ（ＳＷ）２３_１、２３_２は、メインワードディコーダ（ＭＷ）２２からの出力信号ＭＷＬＢＰとワード線起動信号ＦＸＴ_１、ＦＸＴ_２及び反転ワード線起動信号ＦＸＢ_１、ＦＸＢ_２により動作する。メインワードディコーダ（ＭＷ）２２からの出力信号ＭＷＬＢＰがロウレベルで、ワード線起動信号ＦＸＴ_１がハイレベルのときに、ワード線ＳＷＬ_１が選択されハイレベルとなる。
【０００８】
図８に示すメインワードディコーダ（ＭＷ）２２はＰトランジスタＱ２５、Ｑ２６と、ＮトランジスタＱ２７、Ｑ２８と、インバータ回路（ＩＮＶ）２４，２５とから構成される。電源電位ＶＰＰと群選択信号ＸＭＡＴＳＥＬとの間に電源側から順にＰトランジスタＱ２５、ＮトランジスタＱ２７、Ｑ２８と直列に接続される。ＰトランジスタＱ２５のゲートにはプリチャージ信号ＰＲＥＣＨ，ＮトランジスタＱ２７のゲートには第１のＸアドレスプリディコーダ出力信号ＸＰＲＥＤ１、ＮトランジスタＱ２８のゲートには第２のＸアドレスプリディコーダ出力ＸＰＲＥＤ２をそれぞれ入力する。
【０００９】
ＰトランジスタＱ２６はそのソースとドレインがＰトランジスタＱ２５と共通接続され、ソースは電源ＶＰＰ、ゲートはインバータ回路（ＩＮＶ）２４の出力に接続される。ＰトランジスタＱ２５、Ｑ２６のドレインからの出力は、インバータ回路（ＩＮＶ）２４に入力され、その出力はさらにインバータ回路（ＩＮＶ）２５に入力される。インバータ回路（ＩＮＶ）２５の出力がメインワードディコーダ（ＭＷ）２２からの出力信号ＭＷＬＢＰとなる。
【００１０】
サブワードディコーダ（ＳＷ）２３はＰトランジスタＱ２９と、ＮトランジスタＱ３０、Ｑ３１とから構成される。メインワードディコーダ（ＭＷ）２２からの出力信号ＭＷＬＢＰと、ワード線起動信号ＦＸＴと、反転ワード線起動信号ＦＸＢとが入力され、選択されたワード線ＳＷＬがハイレベルに活性化される。ワード線起動信号ＦＸＴと接地電位ＶＳＳとの間にＰトランジスタＱ２９と、ＮトランジスタＱ３０からなるインバータ回路が構成され、メインワードディコーダ（ＭＷ）２２からの出力信号ＭＷＬＢＰが入力される。ＰトランジスタＱ２９とＮトランジスタＱ３０のドレインからワード線（ＳＷＬ）が出力される。ＮトランジスタＱ３１はワード線（ＳＷＬ）と接地電位ＶＳＳとの間に接続され、ゲートには反転ワード線起動信号ＦＸＢが入力される。
【００１１】
図９の動作波形図を参照してショート不良が無い場合、すなわち通常の動作におけるワード線が選択される状態を説明する。メインワードディコーダ（ＭＷ）２２には、プリチャージ信号ＰＲＥＣＨ，第１及び第２のＸアドレスプリディコーダ出力信号ＸＰＲＥＤ１、ＸＰＲＥＤ２としてハイレベル、群選択信号ＸＭＡＴＳＥＬとしてロウレベルが入力される。トランジスタＱ２５がオフ、トランジスタＱ２７とＱ２８がオンすることでインバータ回路（ＩＮＶ）２４の入力はロウレベルとなる。インバータ回路（ＩＮＶ）２４の出力はハイレベルとなり、インバータ回路（ＩＮＶ）２５からの出力ＭＷＬＢＰはロウレベルを出力する。
【００１２】
サブワードディコーダ（ＳＷ）２３には、ロウレベルの出力ＭＷＬＢＰ、ハイレベルのワード線起動信号ＦＸＴ、ロウレベルの反転ワード線起動信号ＦＸＢが入力される。トランジスタＱ２９がオンし、トランジスタＱ３０とＱ３１はオフすることでワード線ＳＷＬがハイレベルに活性化される。メモリセルがアクティブ期間にはプリチャージ信号ＰＲＥＣＨはハイレベル（ビット線イコライズ信号ＶＢＥＱはロウレベル）となる。アドレスとして選択されたプリディコーダ出力信号ＸＰＲＥＤとワード線起動信号ＦＸＴがハイレベルとなることで、ワード線ＳＷＬが選択される。ワード線ＳＷＬが選択される場合には、メインワードディコーダ出力信号ＭＷＬＢＰはロウレベル、ワード線（ＳＷＬ）はハイレベルとなる。ワード線が非選択の場合には、出力信号ＭＷＬＢＰはハイレベル、ワード線（ＳＷＬ）はロウレベルとなる。
【００１３】
上記したようにメモリセルがスタンバイ状態でワード線が非選択の場合には、ワード線（ＳＷＬ）はロウレベル、ビット線ＢＬＴ及び反転ビット線ＢＬＮはプリチャージ電位ＶＢＬＰとなる。そのためにワード線とビット線間にショート不良が発生した場合には、ビット線のプリチャージ電位ＶＢＬＰからワード線（ＳＷＬ）のロウレベルへ不具合電流が流れることになる。ワード線とビット線のショート箇所１箇所に付き〜２５μA程度の電流値になる。例えば５１２ＭビットＤＲＡＭでは、チップあたりワード線とビット線のショート箇所は、２箇所程度にあることから、この不具合電流として〜５０μA程度の電流が流れることになる。
【００１４】
一方、モバイルＤＲＡＭと呼ばれる携帯機器に使用されるＤＲＡＭは電池駆動のために、その消費電流の低減が望まれている。この低消費電流ＤＲＡＭのスタンバイ状態の消費電流スペックは、温度にもよるが、４５℃程度の常温においては５１２ＭビットＤＲＡＭの場合、２００μA程度である。従ってこの不具合電流〜５０μAは、消費電流スペックの２５％にもなってしまう。そのため対策をほどこさなければ消費電流スペックオーバーとなり、歩留が悪く、コスト的に採算が合わず、生産上の大きな問題となる。そのためにリダンダンシ回路に置換された不良セルにおける不具合電流を低減させる方策が望まれている。
【００１５】
リダンダンシ回路やサブメモリアレイに関する先行特許文献として下記がある。特許文献１（特開２００２−１００１９９）にはリダンダンシサブワード選択回路数を少なくした技術が開示されている。特許文献２（特開平９−３６３２８）では非選択状態のメインワード線とサブワード線とをともに接地電位とし、リーク電流を流れなくしている。特許文献３（特開２０００−１７３２９０）には、リダンダンシワードドライバとメインワードドライバの選択方法が開示されている。特許文献４（特開２０００−１００１９５）にはリダンダンシ回路をサブワード線単位に活性及び非活性化している。また特許文献５（特開平３−２５７９３）では、サブワードに分割されたビット線毎にサブワード制御信号により、サブメモリセルアレイからの出力をトライステート出力回路から出力している。しかしこれらの先行特許文献においては、本願発明の技術思想は何ら開示されていない。
【００１６】
【特許文献１】特開２００２−１００１９９号公報
【特許文献２】特開平９−３６３２８号公報
【特許文献３】特開２０００−１７３２９０号公報
【特許文献４】特開２０００−１００１９５号公報
【特許文献５】特開平３−２５７９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
上記したように、携帯機器に搭載される半導体記憶装置は消費電流の低減が求められている。しかしリダンダンシ回路に置換された不良セルにおいてスタンバイ時にリーク電流が発生し、消費電流がスペックオーバーし、歩留まりが低下するという問題がある。
【００１８】
本発明の目的は上記した問題に鑑み、リダンダンシ回路に置換された不良セルのリーク電流を発生させないワードディコーダ回路を備えた半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１９】
本発明は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本発明に含まれることは言うまでもない。
【００２０】
本発明の半導体記憶装置は、第１と第２の出力信号を出力するメインワードディコーダ回路と、前記第１の出力信号を入力される負荷トランジスタと前記第２の出力信号を入力されるドライバトランジスタとを有するサブワードディコーダ回路とを備え、前記サブワードディコーダ回路からのワード線レベルをハイレベル、ロウレベル及びハイインピダンス状態として出力するワードディコーダ回路を有することを特徴とする。
【００２１】
本発明の半導体記憶装置における前記ワードディコーダ回路は、スタンバイ期間にはリダンダンシ回路に置換されたメモリセルアレイのワード線をハイインピダンス状態とすることを特徴とする。
【００２２】
本発明の半導体記憶装置における前記ワードディコーダ回路は、バンクアドレスが活性化される期間には前記ワード線をロウレベルとすることを特徴とする。
【００２３】
本発明の半導体記憶装置における前記バンクアドレスが活性化される期間は、メモリセルアレイのワード線が活性化されるアクティブ期間を含むことを特徴とする。
【００２４】
本発明の半導体記憶装置における前記サブワードディコーダ回路は、ワード線と接地電位との間に前記第１の出力信号を制御信号とするトランジスタと前記バンクアドレスを制御信号とするトランジスタとにより前記ワード線をロウレベルとすることを特徴とする。
【００２５】
本発明の半導体記憶装置における前記メインワードディコーダ回路は、プリディコーダ回路からのプリディコーダ選択信号と、リダンダンシ回路に置換されたどうかの選択信号を入力され、前記選択信号がリダンダンシ回路に置換されたワード線であることを示す場合には前記第１と第２の出力信号レベルを固定し、前記選択信号がリダンダンシ回路に置換されたワード線でないことを示す場合には前記プリディコーダ選択信号の論理処理により前記第１と第２の出力信号を出力することを特徴とする。
【００２６】
本発明の半導体記憶装置においては、前記選択信号がリダンダンシ回路に置換されたワード線でないことを示し、前記プリディコーダ選択信号が選択状態であれば前記第１及び第２の出力信号としてロウレベルを出力し、前記サブワードディコーダ回路はワード線起動信号及び反転ワード線信号により前記ワード線の出力レベルを出力することを特徴とする。
【００２７】
本発明の半導体記憶装置の前記サブワードディコーダ回路における前記負荷トランジスタのソース、ドレイン、ゲートはそれぞれ前記ワード線起動信号、ワード線出力節点、前記第１の出力信号に接続され、前記ドライバトランジスタのドレイン、ソース、ゲートはそれぞれ前記ワード線、接地電位、前記第２の出力信号に接続され、さらに第１及び第２のトランジスタを備え、前記第１のトランジスタのドレイン、ソース、ゲートがそれぞれ前記ワード線、前記第２のトランジスタのドレイン、前記反転ワード線信号に接続され、前記第２のトランジスタのドレイン、ソース、ゲートがそれぞれ前記第１のトランジスタのソース、前記第１及び第２の出力信号を論理処理した論理信号、接地電位に接続され、前記ワード線の出力レベルを出力することを特徴とする。
【００２８】
本発明の半導体記憶装置においては、前記選択信号はリダンダンシ回路のフューズに記憶されたアドレス情報により作成されることを特徴とする。
【発明の効果】
【００２９】
本発明においては、ビット線とワード線間のショート不良のためリダンダンシ回路に置換されたメモリセルアレイのスタンバイ状態のワード線をハイインピダンス（Hi-z）状態とする。そのことで、ショートしているビット線とワード線間に流れる不具合電流を防止する効果がある。スタンバイ状態のワード線をハイインピダンス（Hi-z）状態とするワードディコーダ回路を備えることで、スタンバイ電流が削減できる半導体記憶装置が実現できる。
【発明を実施するための最良の形態】
【００３０】
以下本発明のワードディコーダ回路を備えた半導体記憶装置について、図を参照して説明する。
【実施例１】
【００３１】
本発明の実施例１について図１〜図５を参照して説明する。図１に本発明のメインワードディコーダおよびサブワードディコーダを含むメモリセルアレイ周りのブロック図、図２にメインワードディコーダ（ＭＷ）２、サブワードディコーダ（ＳＷ）３の回路図を示す。これらの信号動作波形として、図３にワード線にショート不良がない場合、図４にワード線にショート不良がある場合の波形図を示し、図５にワード線にショート不良がある場合のワード線の波形図を示す。本発明におけるリダンダンシ回路は、メインワードディコーダで選択されるワード線単位（ワード群）に置換されたものとして説明する。
【００３２】
図１のメモリセルアレイ周りの構成を説明する。メモリセルはセルトランジスタＱ４とセルキャパシタＣから構成され、ワード線ＳＷＬ_１とビット線ＢＬＴに接続されている。セルトランジスタＱ４のゲートにはワード線ＳＷＬ_１が入力され、メモリセルのビット線ＢＬＴはセンスアンプ（ＳＡ）１へ入力する。センスアンプ（ＳＡ）１はビット線ＢＬＴ及び反転ビット線ＢＬＮの電位差を増幅する。ビット線ＢＬＴ及び反転ビット線ＢＬＮは、非アクティブ期間にはビット線イコライズ信号ＶＢＥＱによりＮトランジスタＱ１、Ｑ２，Ｑ３が活性化し、プリチャージ電位ＶＢＬＰに充電保持されている。
【００３３】
ワード線ＳＷＬ_１、ＳＷＬ_２はサブワードディコーダ（ＳＷ）３_１、３_２によりそれぞれ選択され、活性化する。サブワードディコーダ（ＳＷ）３_１、３_２は、メインワードディコーダ（ＭＷ）２からの出力信号ＭＷＬＢＰ／ＭＷＬＢＮと、バンクアドレスＢＡと、ワード線起動信号ＦＸＴ_１、ＦＸＴ_２及び反転ワード線起動信号ＦＸＢ_１、ＦＸＢ_２により動作する。ワード線起動信号ＦＸＴ_１と反転ワード線起動信号ＦＸＢ_１はサブワードディコーダ（ＳＷ）３_１を選択する信号である。同様にワード線起動信号ＦＸＴ_２と反転ワード線起動信号ＦＸＢ_２はサブワードディコーダ（ＳＷ）３_２を選択する信号である。メインワードディコーダ及びサブワードディコーダで選択されたワード線ＳＷＬが活性化され、ワード線に接続されたメモリセルアレイをアクセスする。以下の説明では単に、ワード線ＳＷＬ、サブワードディコーダ（ＳＷ）３、ワード線起動信号ＦＸＴ、反転ワード線起動信号ＦＸＢと総称する。
【００３４】
図２のメインワードディコーダ（ＭＷ）２は、ＰトランジスタＱ５、Ｑ６と、ＮトランジスタＱ７、Ｑ８と、インバータ回路（ＩＮＶ）４，５と、ノア回路（ＮＯＲ）６、７、８から構成される。ＰトランジスタＱ５と、ＮトランジスタＱ７、Ｑ８とは、高位側電源ＶＰＰと群選択信号ＸＭＡＴＳＥＬとの間に順に直列接続される。群選択信号ＸＭＡＴＳＥＬはメインワードディコーダの集まりであるメインワードディコーダ群のうちの、どの1群かを選択するアドレス選択信号である。本発明の群選択信号ＸＭＡＴＳＥＬは、アドレス選択信号であるとともにリダンダンシ回路に置換されたかどうかの情報が付加される。半導体記憶装置の電源投入時の、リダンダンシ回路のアドレス比較結果によりリダンダンシ回路に置換された場合には、群選択信号ＸＭＡＴＳＥＬはハイレベルに固定される。
【００３５】
ＰトランジスタＱ５のゲートにはプリチャージ信号ＰＲＥＣＨ，ＮトランジスタＱ７のゲートにはアドレス信号をディコードした第１のＸアドレスプリディコーダ出力信号ＸＰＲＥＤ１、ＮトランジスタＱ８のゲートには第２のＸアドレスプリディコーダ出力信号ＸＰＲＥＤ２がそれぞれ入力される。ＰトランジスタＱ６はそのソースとドレインがＰトランジスタＱ５のそれぞれと共通接続され、ゲートにはインバータ回路（ＩＮＶ）４の出力が入力される。ＰトランジスタＱ５、Ｑ６のソースは高位側電源ＶＰＰに接続される。ＰトランジスタＱ５、Ｑ６のドレイン（ノードＡ）からの出力は、インバータ回路（ＩＮＶ）４に入力され、その出力はさらにインバータ回路（ＩＮＶ）５に入力される。メインワードディコーダ（ＭＷ）２からの出力信号ＭＷＬＢＰとして、インバータ回路（ＩＮＶ）５の出力（ノードＢ）がサブワードディコーダ（ＳＷＤ）３に出力される。
【００３６】
ノア回路（ＮＯＲ）６はインバータ回路（ＩＮＶ）４からの出力と、ノア回路（ＮＯＲ）７からの出力を入力され、メインワードディコーダ（ＭＷ）２からの出力信号ＭＷＬＢＮとして、サブワードディコーダ（ＳＷＤ）３に出力する。ノア回路（ＮＯＲ）７はインバータ回路（ＩＮＶ）４からの出力と、ノア回路（ＮＯＲ）８からの出力を入力され、その出力（ノードＣ）をノア回路（ＮＯＲ）６，８に出力する。ノア回路（ＮＯＲ）８は電源投入時のみに起動される起動リセット信号ＰＯＮと、ノア回路（ＮＯＲ）７からの出力を入力され、その出力をノア回路（ＮＯＲ）７に出力する。
【００３７】
サブワードディコーダ（ＳＷ）３はＰトランジスタＱ９と、ＮトランジスタＱ１０、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４と、インバータ回路（ＩＮＶ）９及びナンド回路（ＮＡＮＤ）１０から構成される。メインワードディコーダ（ＭＷ）２からの出力信号ＭＷＬＢＰ／ＭＷＬＢＮと、ワード線起動信号ＦＸＴと、反転ワード線起動信号ＦＸＢと、バンクアドレスＢＡとが入力され、ワード線（ＳＷＬ）として出力する。
【００３８】
ＰトランジスタＱ９のソース、ドレイン、ゲートのそれぞれはワード線起動信号ＦＸＴ、ＮトランジスタＱ１０のドレイン、出力信号ＭＷＬＢＰに接続する。ＮトランジスタＱ１０のドレイン、ソース、ゲートのそれぞれはＰトランジスタＱ９のドレイン、接地電位ＶＳＳ、出力信号ＭＷＬＢＮに接続する。ＰトランジスタＱ９とＮトランジスタＱ１０のドレインは共通接続され、サブワードディコーダ（ＳＷＤ）３の出力ワード線（ＳＷＬ）となる。ＰトランジスタＱ９はワード線（ＳＷＬ）をハイレベルに駆動する負荷トランジスタであり、ＮトランジスタＱ１０はワード線（ＳＷＬ）をロウレベルに駆動するドライバトランジスタである。
【００３９】
ＮトランジスタＱ１１のドレイン、ソース、ゲートのそれぞれはワード線（ＳＷＬ）、ＮトランジスタＱ１２のドレイン、反転ワード線起動信号ＦＸＢに接続する。ＮトランジスタＱ１２のドレイン、ソース、ゲートのそれぞれはＮトランジスタＱ１１のソース、接地電位ＶＳＳ、ナンド回路（ＮＡＮＤ）１０の出力に接続する。ＮトランジスタＱ１３のドレイン、ソース、ゲートのそれぞれはワード線（ＳＷＬ）、ＮトランジスタＱ１４のドレイン、出力信号ＭＷＬＢＰに接続する。ＮトランジスタＱ１４のドレイン、ソース、ゲートのそれぞれはＮトランジスタＱ１３のソース、接地電位ＶＳＳ、バンクアドレスＢＡに接続する。インバータ回路（ＩＮＶ）９は出力信号ＭＷＬＢＮを入力され、ナンド回路（ＮＡＮＤ）１０に出力する。ナンド回路（ＮＡＮＤ）１０はインバータ回路（ＩＮＶ）９の出力と出力信号ＭＷＬＢＰとを入力され、出力（ノードＤ）をＮトランジスタＱ１２に出力する。インバータ回路（ＩＮＶ）９とナンド回路（ＮＡＮＤ）１０は出力信号ＭＷＬＢＮとＭＷＬＢＰを論理処理する回路である。
【００４０】
次に、図３〜図５の波形図をも参照してその動作を説明する。最初に通常動作として、ワード線（ＳＷＬ）を選択するための信号の動きを、図３を参照して説明する。ワード線（ＳＷＬ）を選択するためには、メインワードディコーダからの出力である出力信号ＭＷＬＢＰがロウレベル、同様に出力信号ＭＷＬＢＮがロウレベル、ワード線（ＳＷＬ）がハイレベルとなる必要がある。
【００４１】
ＤＲＡＭを最初に使用する際には、ＤＲＡＭの電源が投入される。その場合電源投入時の起動リセット信号であるＰＯＮがロウからハイに遷移し、その後、電源が所定のレベルに到達してから一定の時間を経過すると、起動リセット信号ＰＯＮはロウに戻る。この起動リセット信号ＰＯＮによりノア回路（ＮＯＲ）７およびノア回路（ＮＯＲ）８で構成されるフリップフロップ回路はリセットされ、ノードＣは初期状態であるハイレベルとなる。また電源投入時には、ＦＵＳＥに記憶されたアドレス情報を読み出し、メモリセルがリダンダンシ回路に置換されたかどうかを判断し、通常のメモリセルアレイを選択するか、あるいはリダンダンシ回路を選択するかも初期設定される。
【００４２】
初期状態では、プリチャージ信号ＰＲＥＣＨがロウレベル、アドレスプリディコーダ出力信号ＸＰＲＥＤ１とＸＰＲＥＤ２がロウレベル、群選択信号ＸＭＡＴＳＥＬがハイレベルにあることで、ノードＡはハイレベルに保持されている。それで、ノードＢはロウレベルの状態にある。従って初期状態の出力信号ＭＷＬＢＰはハイレベルとなる。さらに起動リセット信号ＰＯＮがロウレベル、ノードＢがロウレベルにあることから、ノア回路（ＮＯＲ）７の出力であるノードＣはハイレベルとなる。ノードＣがハイレベルであるので、初期状態の出力信号ＭＷＬＢＮはロウレベルとなる。ここで、初期設定の信号を電源の立ち上がりに発生する信号ＰＯＮ信号としたが、メモリの初期設定の信号、例えばＭＲＳ信号などで置き換えることも可能である。
【００４３】
ＤＲＡＭからメモリデータを読み出す、または書き込む場合、最初に該当アドレスのワード線が活性化され、該当ワード線はロウレベルから、ハイレベルに変化する。ワード線が活性化される期間をアクティブ期間という。プリチャージ信号ＰＲＥＣＨはロウレベルからハイレベルへ、Ｘアドレスプリディコーダ出力信号ＸＰＲＥＤ１およびＸＰＲＥＤ２は共にロウレベルからハイレベルへ、群選択信号ＸＭＡＴＳＥＬはハイレベルからロウレベルへそれぞれ遷移する。その結果、ノードＡはハイレベルからロウレベルへ、ノードＢはロウレベルからハイレベルへ、ノードＣはハイレベルからロウレベルへ遷移する。その結果、出力信号ＭＷＬＢＰはハイレベルからロウレベルへ遷移し、出力信号ＭＷＬＢＮはロウレベルを保持する。メインディコーダは選択状態であるロウレベルを出力する。
【００４４】
続いて、サブワードディコーダ側の動きを同様に説明する。サブワードディコーダ（ＳＷ）３には、メインワード出力信号ＭＷＬＢＰ／ＭＷＬＢＮ、バンクアドレスＢＡ、さらにワード線起動信号ＦＸＴ及び反転ワード線起動信号ＦＸＢが入力される。電源投入後は、出力信号ＭＷＬＢＰおよび出力信号ＭＷＬＢＮはそれぞれ、ハイレベルおよびロウレベルにある。さらに、ノードＤはロウレベルにあることから、ワード線ＳＷＬを駆動するトランジスタは存在しない。すなわち、ワード線ＳＷＬはハイインピダンスになり、Hi-zレベルまたは不定のレベルになっている。
【００４５】
さらにワード線を活性化する前にはかならずバンクアドレスＢＡがロウレベルからハイレベルに遷移する。バンクアドレスＢＡがロウレベルからハイレベルに駆動されれば、ＮトランジスタＱ１３およびＱ１４はともにオンすることから、ワード線ＳＷＬはロウレベルに駆動される。このように初期設定の後、メインワードディコーダからのメインワード出力信号ＭＷＬＢＰおよび出力信号ＭＷＬＢＮのロウレベルが入力される。さらにワード線起動信号ＦＸＴがロウレベルからハイレベルへ、反転ワード線起動信号ＦＸＢがハイレベルからロウレベルへ遷移する。トランジスタＱ９がオン、トランジスタＱ１０、Ｑ１１，Ｑ１３がオフすることでワード線ＳＷＬはハイレベルとなる。ワード線が選択される。このようにして選択されたワード線ＳＷＬがロウレベルからハイレベルに立ち上がる。
【００４６】
以上基本的な動作について説明したが、ＮチャネルトランジスタＱ１１およびＱ１２で構成されたパスの動作を、図１を参照して説明する。ＮチャネルトランジスタＱ１１およびＱ１２は、リダンダンシ回路に置換されて無い場合におけるメインワードディコーダに接続された複数のサブワードディコーダを選択するパスである。図１においては２つのサブワードディコーダ（ＳＷ）１３_１、１３_２が接続されている。このように一般的にはメインワード出力信号ＭＷＬＢＰおよびＭＷＬＢＮには複数のサブワードディコーダが接続されている。この複数のサブワードディコーダの活性／非活性を、ワード線起動信号ＦＸＴ_１、ＦＸＴ_２および反転ワード線起動信号ＦＸＢ_１、ＦＸＢ_２により選択するパスがＮチャネルトランジスタＱ１１およびＱ１２である。
【００４７】
ワード線ＳＷＬ_１とＳＷＬ_２には、メインワード出力信号ＭＷＬＢＰ／ＭＷＬＢＮ、バンクアドレスＢＡは共通に入力される。さらにワード線ＳＷＬ_１には、ワード線起動信号ＦＸＴ_１、反転ワード線起動信号ＦＸＢ_１が入力される。ワード線ＳＷＬ_２には、ワード線起動信号ＦＸＴ_２、反転ワード線起動信号ＦＸＢ_２が入力される。ワード線ＳＷＬ_１が選択活性化状態にある場合、ワード線起動信号ＦＸＴ_１はハイレベル、ＦＸＴ_２はロウレベルに、ＦＸＢ_１はロウレベル、ＦＸＢ_２はハイレベルである。一方ワード線ＳＷＬ_２はロウレベルにある必要があり、ロウレベルに駆動する部分が必要である。この場合ハイレベルにある反転ワード線起動信号ＦＸＢ_２が入力されるＮトランジスタＱ１１と同じくハイレベルにあるノードＤが入力されるＮトランジスタＱ１２との直列接続により、ワード線ＳＷＬ_２をロウレベルにする。
【００４８】
つづいて、ワード線の非活性化、すなわちリセットの動作として選択されたワード線ＳＷＬがハイレベルからロウレベルへの立ち下がりを説明する。ワード線の活性化と逆の動きとなるが、順番に説明すると、Ｘアドレスプリディコーダ出力信号ＸＰＲＥＤ１およびＸＰＲＥＤ２がハイレベルからロウレベルへ、群選択信号ＸＭＡＴＳＥＬがロウレベルからハイレベルへ遷移する。Ｘアドレスプリディコーダ出力信号ＸＰＲＥＤ１およびＸＰＲＥＤ２がロウレベルに遷移した後には、プリチャージ信号ＰＲＥＣＨはハイレベルからロウレベルへ遷移する。この動きを受けて、ノードＡがロウレベルからハイレベルへ、ノードＢがハイレベルからロウレベルへ遷移する。
【００４９】
ノードＣはロウレベルが保持される。その結果、出力信号ＭＷＬＢＰおよび出力信号ＭＷＬＢＮは、いずれもロウレベルからハイレベルへ駆動される。出力信号ＭＷＬＢＰおよび出力信号ＭＷＬＢＮが駆動されるのとほぼ同時刻にワード線起動信号ＦＸＴはハイレベルからロウレベルへ、反転ワード線起動信号ＦＸＢはロウレベルからハイレベルへ駆動される。その結果、ワード線ＳＷＬはハイレベルからロウレベルへ駆動される。バンクアドレスＢＡはその後、ハイレベルからロウレベルへ駆動される。
【００５０】
つづいて、ワード線ＳＷＬにビット線とのショート不良（クロス不良）がある場合を図１、図２、図４および図５を使用して説明する。ショート不良がある場合も、図３と図４を比較すれば理解されるが、プリチャージ信号ＰＲＥＣＨ、Ｘアドレスプリディコーダ出力信号ＸＰＲＥＤ１、ＸＰＲＥＤ２、バンクアドレスＢＡ、ワード線起動信号ＦＸＴ、反転ワード線起動信号ＦＸＢに関しては、同じ動作波形である。ショート不良有の場合には、ワード線ＳＷＬのレベルをバンクアドレスＢＡがハイレベルにある期間以外、すなわちバンクアドレスＢＡがロウレベルにある期間はすべて不定またはHi-zレベルにしていることである。
【００５１】
ワード線ＳＷＬのレベルをHi-zレベルにするために電源投入時の初期設定として、群選択信号ＸＭＡＴＳＥＬをハイレベル固定とする。欠陥が存在するアドレスでは、ＦＵＳＥからの信号により、リダンダンシ選択（冗長ワード線への置き換えを行う動作）が起動し、群選択信号ＸＭＡＴＳＥＬがその動きにより起動を止められ、ハイレベル固定となる。ＦＵＳＥからの信号とは、予備ウエハプローブ試験（または、リダンダンシ判定ウエハ試験）にて、どこのアドレスに欠陥があるか試験し、そのアドレスをＦＵＳＥに記憶させることで作成される。これらの設定は電源が投入されたときの初期設定として行われる。その情報は装置内部に保持される。
【００５２】
群選択信号ＸＭＡＴＳＥＬがハイレベルに保持されると、図２のノードＡはハイレベル、ノードＢはロウレベル、ノードＣはハイレベルにそれぞれ保持される。その結果、出力信号ＭＷＬＢＰはハイレベルに、出力信号ＭＷＬＢＮはロウレベルに保持され、ノードＤがロウレベルに保持されたままになる。したがって、バンクアドレスＢＡがハイレベルにある期間以外は、ワード線ＳＷＬは不定またはHi-ｚレベルになる。
【００５３】
図５に、ワード線ＳＷＬの動作波形をより詳しく示す。（Ａ）として欠陥がありリダンダンシ回路に置換され、非選択となるワード線と、（Ｂ）として欠陥がなく選択されるワード線を示す。欠陥あり（ショート不良あり）のワード線は、無欠陥のワード線が活性化される期間以外は、不定のレベル（Hi-zレベル）とする。またこのときビット線とのショート不良があり、ワード線とビット線はショートしている。そのためワード線は、ビット線のスタンバイ時のレベルであるプリチャージ電位ＶＢＬＰレベルに変化する。ワード線が選択される期間には、接地電位ＶＳＳレベルに駆動される。
【００５４】
ここで、特に、接地電位ＶＳＳレベルに保持される期間は、ワード線が駆動される時間（アクティブ期間）を含み、より長くなっている。これは、該当する非選択ワード線がプリチャージ電位ＶＢＬＰレベルから接地電位ＶＳＳレベルに遷移する際のアレイ部への容量結合によるカップルノイズによる読み出し信号の損失を起こさないために必要なことである。その時間は該当する非選択ワード線が接地電位ＶＳＳレベルに遷移する時間の相当するわずかな時間でよい。ここではワード線が駆動される時間をアクティブ期間、バンクアドレスＢＡが非活性化された期間をスタンバイ期間と呼ぶ。
【００５５】
次に、このようなビット線とワード線とが高抵抗でショートしているのを検出する方法を説明する。例えば、ＭＲＳ信号により専用のテストモードに設定し、外部コマンドで非選択ワード線をフローティングとすることで可能となる。まず全セルにセルデータ“High”を書き込む。その後ＭＲＳ信号によりワード線をフローティングとし、適当なスタンバイ時間を置く。ワード線とビット線にショートがあると、そのワード線はビット線と同じプリチャージ電位ＶＢＬＰレベルとなる。ここでビット線のプリチャージ電位ＶＢＬＰレベルは、メモリセルトランジスタの閾値電位Vthより大きい電位とする。
【００５６】
その後セルにアクセスし、セルデータを読み出す。この時、ビット線対の両方のセルを一度ずつ読み出すと、２回のうちどちらかでビット線は０Vになる（リフレッシュされるのでビット線は片方がHigh、片方がLowとなる）。このときにアクセスされていないワード線の中にビット線とショートしているものがあればワード線がVthより高いプリチャージ電位ＶＢＬＰレベルとなっているので必ずセルHighのレベルはLow（０V）になる。その後にプリチャージ状態でビット線がHigh状態になってもセルはVBLP−Vthより高いレベルにはならず、その後セルをアクセスすれば、ビット線とショートのあったワード線はセルLowと判定されるので、ワード線とビット線のショートがあったことが分かる。このような不良ワードをメインワード単位で置き換えれば、本発明には最適となる。
【００５７】
本実施例においては、ショート不良がありリダンダンシ回路に置換されたメモリセルアレイのスタンバイ状態のワード線をハイインピダンス（Hi-z）状態とする。そのためワード線はショートしているビット線のプリチャージ電位まで上昇するが、定常的なショート電流が流れることはない。スタンバイ状態のワード線をハイインピダンス（Hi-z）状態とするワードディコーダ回路を備えることで、スタンバイ電流が削減できる半導体記憶装置が得られる。
【実施例２】
【００５８】
次に、本発明の第２の実施例について図６を参照して詳細に説明する。図６は本発明の第２の実施例によるメインワードディコーダおよびサブワードディコーダの回路構成を示すブロック図である。本実施例は、メインワードディコーダの回路を他の回路に置き換えた実施例である。サブワードディコーダは実施例１と同一であり、同じ符号としその説明は省略する。
【００５９】
まず、メインワードディコーダ（ＭＷ）６１はその内部にＸアドレスプリディコード部（ＰＲＥ-Ｄ）６２を備える。Ｘアドレスプリディコード部（ＰＲＥ-Ｄ）６２は、３入力ナンド回路（ＮＡＮＤ）６３とインバータ回路（ＩＮＶ）６４から構成する。３入力ナンド回路（ＮＡＮＤ）６３は図示していないＸアドレスプリディコーダからのＸアドレスプリディコード信号であるＸＰＲＥＤ６１、ＸＰＲＥＤ６２、ＸＰＲＥＤ６３を入力され、その出力をインバータ回路（ＩＮＶ）６４に出力する。このＸアドレスプリディコーダの具体的回路構成は特に限定されない。
【００６０】
さらに、Ｘアドレスプリディコード部（ＰＲＥ-Ｄ）６２の出力はノア回路（ＮＯＲ）６６，６７に入力される。ノア回路（ＮＯＲ）６６にはさらに選択信号ＭＯＤＥをインバータ回路（ＩＮＶ）６５で反転した信号が入力され、出力信号ＭＷＬＢＰをサブワードディコーダ３に出力する。ノア回路（ＮＯＲ）６７にはさらに選択信号ＭＯＤＥが入力され、出力信号ＭＷＬＢＮをサブワードディコーダ３に出力する。
【００６１】
ここで選択信号ＭＯＤＥは、ショート不良を有するワード線を活性化出力するメインワードディコーダをディスエーブル（非活性）にする信号である。電源投入時の初期設定としてＦＵＳＥに記憶されたアドレス情報を読み出し、メモリセルアレイがリダンダンシ回路に置換されたかどうかを判断することで初期設定される。選択信号ＭＯＤＥは、メタルＦＵＳＥやアンチＦＵＳＥ（電気ＦＵＳＥ）などのフューズで記憶させてもよい。どのように記憶させ、選択信号ＭＯＤＥを作るかは特に限定されない。この選択信号ＭＯＤＥにより、ワード線ＳＷＬにショート不良があり、不具合電流が流れる場合には信号ＭＷＬＢＰをハイレベルに固定、信号ＭＷＬＢＮをロウレベルに固定するものであればよい。
【００６２】
したがって本実施例におけるメインワードディコーダからの信号ＭＷＬＢＰ、信号ＭＷＬＢＮは実施例１と同様に動作する。これらの信号を入力されるサブワードディコーダは実施例１と同一であることから、実施例１と同じ全体動作、効果が得られることになる。スタンバイ状態のワード線をハイインピダンス（Hi-z）状態とすることができる。ハイインピダンス（Hi-z）状態とするワードディコーダ回路を備えることで、半導体記憶装置のスタンバイ電流が削減できる。
【００６３】
以上実施例１，２として説明したが、メインワードディコーダ、サブワードディコーダ回路は本発明の趣旨を逸脱しない範囲で様々な回路構成が可能である。またワード線とビット線間とのショート不良をリダンダンシ回路に置換し、その不良ワード線をハイインピダンス状態とした。しかしリダンダンシ回路に置換させられた全てのワード線に適用してもよい。ワード線とビット線間のショート不良を発見するのはかなり困難である。例えばショート不良が高抵抗の場合には、高抵抗であるため顕著なワード線不良として現れないで動作マージンが不足となって現れる。しかし、このような不良は長時間使用し、ワード線が活性化される度に電流が流れ、次第に抵抗が小さくなり、不良に発展する可能性が強い。このような不良の場合にも、初期に発見してリダンダンシと置き換えることが望ましい。そのワード線をハイインピダンスにすることで、その後の抵抗値の減少を抑止されることから半導体記憶装置の信頼性の向上が期待できる。
【００６４】
本発明においては、ショート不良がありリダンダンシ回路に置換されたメモリセルアレイのワード線を、スタンバイ時にはハイインピダンス（Hi-z）状態とする。そのためワード線はショートしているビット線のプリチャージ電位まで上昇するが、定常的なショート電流が流れることはない。スタンバイ状態のワード線をハイインピダンス（Hi-z）状態とするワードディコーダ回路を備えることで、スタンバイ電流が削減できる半導体記憶装置が得られる。
【００６５】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能であり、これらも本発明に含まれることはいうまでもない。
【図面の簡単な説明】
【００６６】
【図１】本発明におけるメモリセルアレイ周辺のブロック図である。
【図２】実施例１におけるワードディコーダ回路図である。
【図３】実施例１におけるショート不良が無い場合の波形図である。
【図４】実施例１におけるショート不良が有る場合の波形図である。
【図５】実施例１におけるショート不良が有る場合のワード線波形図である。
【図６】実施例２におけるワードディコーダ回路図である。
【図７】従来例におけるメモリセルアレイ周辺のブロック図である。
【図８】従来例におけるワードディコーダ回路図である。
【図９】従来例におけるショート不良が無い場合の波形図である。
【符号の説明】
【００６７】
１    センスアンプ（ＳＡ）
２、２２、６１    メインワードディコーダ（ＭＷ）
３、２３    サブワードディコーダ（ＳＷ）
４、５、９、６４、６５    インバータ回路（ＩＮＶ）
６、７、８、６７    ノア回路（ＮＯＲ）
１０、６３、６６    ナンド回路（ＮＡＮＤ）
６２    Ｘアドレスプリディコーダ（ＰＲＥ−Ｄ）
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ１０、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４、Ｑ２５、Ｑ２６、Ｑ２７、Ｑ２８、Ｑ２９、Ｑ３０、Ｑ３１    トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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