(57)【要約】【課題】本発明は、トランジスタ特性のばらつきを抑制することができ、また電気特性を向上させることができる半導体装置及びその製造方法を提供する。【解決手段】半導体基板１００の表面部分において選択的に形成された溝１４０と、溝１４０を埋め込むように形成され、酸素のシリコンに対する比率が２以下になるように形成されたシリコン酸化膜１７０を少なくとも１つ含む複数の膜１６０、１７０とを備える。【選択図】図４
2007142311.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面部分のうち、所望の領域を除去することにより、溝を形成するステップと、
前記溝の下部付近を埋め込み、かつ前記溝の上部付近の内部表面を覆うように、第１の膜を形成するステップと、
前記第１の膜によって前記溝の上部付近に形成された空隙を埋め込むように、前記第１の膜上に、成膜時に流動性を有する流動性膜を形成するステップと、
前記流動性膜に対して酸化処理を行うことにより、前記第１の膜よりシリコンの構成比率が高い第２の膜を形成するステップと、
前記第１及び第２の膜にエッチングを行うことにより、所定量除去するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の表面部分のうち、所望の領域を除去することにより、溝を形成するステップと、
前記溝を埋め込むように、成膜時に流動性を有する流動性膜を形成するステップと、
前記流動性膜に対して酸化処理を行うことにより、第１の膜を形成するステップと、
前記第１の膜にエッチングを行って、所定量除去することにより、前記溝の上部に空隙を形成するステップと
前記空隙を埋め込むように、前記第１の膜よりシリコンの構成比率が低い第２の膜を形成するステップと、
前記第２の膜にエッチングを行うことにより、所定量除去するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板の表面部分において選択的に形成された溝と、
前記溝を埋め込むように形成され、酸素のシリコンに対する比率が２より低くなるように形成されたシリコン酸化膜を少なくとも１つ含む複数の膜と
を備えることを特徴とする半導体装置。
【請求項４】
前記シリコン酸化膜は、酸素のシリコンに対する比率が１.７〜１.９になるように形成されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記複数の膜は、少なくとも、前記シリコン酸化膜と、前記シリコン酸化膜よりシリコンの構成比率が低い絶縁膜とからなることを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、微細化が進んだ素子分離溝（ＳＴＩ：Shallow Trench Isolation）に埋め込む絶縁膜として、例えばＳＯＧ（Spin On Glass）膜などのように、埋め込み時や熱処理時に流動性を有する絶縁膜を利用することが提案されている。
【０００３】
かかる流動性を有する絶縁膜は、ウエットエッチングが行われ易いという性質を有する。このため、素子分離溝に埋め込む絶縁膜としては、ＳＯＧ膜と当該ＳＯＧ膜より緻密なＨＴＯ（High Temperature Oxide）膜との２層構造、又は高密度プラズマ（ＨＤＰ：High Density Plasma）ＣＶＤ法によって形成されるＨＤＰ-ＣＶＤシリコン酸化膜とＳＯＧ膜との２層構造にすることが提案されている（例えば、特許文献１及び２参照）。
【０００４】
しかし、流動性を有する絶縁膜は、熱処理時に膜の収縮を起こし易く、その際、高い引っ張り応力を発生する性質を有する。従って、かかる流動性を有する絶縁膜を素子分離溝に埋め込み、熱処理を行うと、シリコン基板と絶縁膜との熱膨張率の差に起因する熱応力によって、シリコン基板の降伏応力（シリコン基板に降伏が生じ始める応力）が低下する高温時に、素子分離溝に埋め込まれた絶縁膜が、強い引っ張り応力を発生する。
【０００５】
この場合、素子分離溝に埋め込まれた絶縁膜に結晶欠陥が発生し易くなり、また当該絶縁膜の剥離が生じ易くなるという問題があった。
【特許文献１】特開２０００−１１４３６２号公報
【特許文献２】特開２００３−３１６５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、トランジスタ特性のばらつきを抑制することができ、また電気特性を向上させることができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様による半導体装置の製造方法は、
半導体基板の表面部分のうち、所望の領域を除去することにより、溝を形成するステップと、
前記溝の下部付近を埋め込み、かつ前記溝の上部付近の内部表面を覆うように、第１の膜を形成するステップと、
前記第１の膜によって前記溝の上部付近に形成された空隙を埋め込むように、前記第１の膜上に、成膜時に流動性を有する流動性膜を形成するステップと、
前記流動性膜に対して酸化処理を行うことにより、前記第１の膜よりシリコンの構成比率が高い第２の膜を形成するステップと、
前記第１及び第２の膜にエッチングを行うことにより、所定量除去するステップと
を備える。
【０００８】
また本発明の一態様による半導体装置の製造方法は、
半導体基板の表面部分のうち、所望の領域を除去することにより、溝を形成するステップと、
前記溝を埋め込むように、成膜時に流動性を有する流動性膜を形成するステップと、
前記流動性膜に対して酸化処理を行うことにより、第１の膜を形成するステップと、
前記第１の膜にエッチングを行って、所定量除去することにより、前記溝の上部に空隙を形成するステップと
前記空隙を埋め込むように、前記第１の膜よりシリコンの構成比率が低い第２の膜を形成するステップと、
前記第２の膜にエッチングを行うことにより、所定量除去するステップと
を備える。
【０００９】
また本発明の一態様による半導体装置は、
半導体基板の表面部分において選択的に形成された溝と、
前記溝を埋め込むように形成され、酸素のシリコンに対する比率が２より低くなるように形成されたシリコン酸化膜を少なくとも１つ含む複数の膜と
を備える。
【発明の効果】
【００１０】
本発明の半導体装置及びその製造方法によれば、トランジスタ特性のばらつきを抑制することができ、また電気特性を向上させることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。
【００１２】
（１）第１の実施の形態
図１〜図４に、本発明の第１の実施の形態によるフラッシュメモリのメモリセルトランジスタの製造方法を示す。本実施の形態の場合、半導体基板上にゲート絶縁膜を介して浮遊ゲート電極となるポリシリコン膜を形成した後に、素子分離溝を形成する。そして、この素子分離溝に、高密度プラズマＣＶＤ法によってＨＤＰ-ＣＶＤシリコン酸化膜を埋め込んだ後、さらに、シリコン酸化（ＳｉＯ２）膜よりシリコンの構成比率が高いシリコンリッチ酸化膜を埋め込む。
【００１３】
図１に示すように、半導体基板１００上にゲート絶縁膜となるシリコン酸窒化（ＳｉＯＮ）膜１１０を８ｎｍ程度形成する。その後、ＣＶＤ法によって、浮遊ゲート電極となる、リン（Ｐ）がドーピングされたポリシリコン膜１２０を１２０ｎｍ程度形成した後、後に行われるＣＭＰ法による研磨のストッパとなるシリコン窒化（ＳｉＮ）膜１３０を１００ｎｍ程度形成する。
【００１４】
ＣＶＤ法によって、シリコン窒化膜１３０の全面に、シリコン酸化（ＳｉＯ２）膜（図示せず）を形成する。このシリコン酸化膜上に、フォトレジスト（図示せず）を塗布し、露光及び現像を行うことにより、レジストマスク（図示せず）を形成する。
【００１５】
このレジストマスクをマスクとして、ＲＩＥによって、シリコン酸化膜にパターニングを行うことにより、ハードマスクを形成する。その後、アッシャーと硫酸過酸化水素水混合液によるエッチングとによって、レジストマスクを除去する。
【００１６】
このハードマスクをマスクとして、ＲＩＥによって、シリコン窒化膜１３０、ポリシリコン膜１２０、シリコン熱酸窒化膜１１０に順次パターニングを行う。さらにハードマスクをマスクとして、半導体基板１００にエッチングを行うことにより、半導体基板１００の表面からの深さが２２０ｎｍ程度の素子分離溝１４０を形成する。
【００１７】
フッ酸蒸気によって、ハードマスクを除去した後、熱酸化法によって、素子分離溝１４０の内部表面にシリコン熱酸化（ＳｉＯ２）膜１５０を３ｎｍ程度形成する。
【００１８】
図２に示すように、高密度プラズマＣＶＤ法によって、素子分離溝１４０の下部付近を埋め込むように、シリコン熱酸化膜１５０及びシリコン窒化膜１３０上に、素子分離絶縁膜となるＨＤＰ-ＣＶＤシリコン酸化（ＳｉＯ２）膜１６０を１００ｎｍ程度形成する。なお、この場合、素子分離溝１４０の上部付近には空隙１４０Ａが形成される。
【００１９】
続いて、この空隙１４０Ａを埋め込むように、ＨＤＰ-ＣＶＤシリコン酸化膜１６０上に、素子分離絶縁膜となるシリコンリッチ酸化膜１７０を形成することにより、ＨＤＰ-ＣＶＤシリコン酸化膜１６０及びシリコンリッチ酸化膜１７０によって素子分離溝１４０を完全に埋め込む。
【００２０】
以下、シリコンリッチ酸化膜１７０の形成方法について具体的に説明する。まず、平均分子量が２０００〜６０００である過水素化シラザン重合体（（ＳｉＨ２ＮＨ）ｎ）を、例えばキシレン（Ｃ６Ｈ４（ＣＨ３）２）やジブチルエーテル（（Ｃ４Ｈ９）２Ｏ）などの溶媒に分散することにより、過水素化シラザン重合体溶液を生成する。
【００２１】
スピンコーティング法によって、ＨＤＰ-ＣＶＤシリコン酸化膜１６０に形成された空隙１４０Ａを埋め込むように、半導体基板１００を回転させながら、過水素化シラザン重合体溶液をＨＤＰ-ＣＶＤシリコン酸化膜１６０の表面に塗布することにより、塗布膜１７０Ａを形成する。
【００２２】
このように、液体である過水素化シラザン重合体溶液を塗布することにより、素子分離溝１４０のアスペクト比が高く、かつ当該素子分離溝１４０がオーバハング形状（開口部分の幅が底面より小さい形状）であっても、素子分離溝１４０内部にボイド（未充填部分）やシーム（継ぎ目状の未充填部分）が形成されることがなくなる。
【００２３】
なお、この場合、スピンコーティング法の条件は、例えば半導体基板１００の回転速度が１２００ｒｐｍ、回転時間が３０秒、過水素化シラザン重合体溶液の滴下量が２ｃｃ、塗布膜１７０Ａの狙い膜厚が４５０ｎｍ程度である。
【００２４】
そして、この塗布膜１７０Ａが形成された半導体基板１００をホットプレート上に載置した後、温度が１５０℃の不活性ガス雰囲気中で、塗布膜１７０Ａに対して３分間ベーク（加熱）する熱処理を行う。
【００２５】
これにより、過水素化シラザン重合体溶液中に存在するキシレン（Ｃ６Ｈ４（ＣＨ３）２）やジブチルエーテル（（Ｃ４Ｈ９）２０）などの溶媒を揮発させ、ポリシラザン（Polysilazane）膜１７０Ｂを形成する。なお、この場合、このポリシラザン膜１７０Ｂには、溶媒に含まれる炭素（Ｃ）や炭化水素が、不純物として数％〜十数％程度残存している。従って、このポリシラザン膜１７０Ｂは、残存する溶媒を含む、密度の低いシリコン窒化膜に近い状態にある。
【００２６】
続いて、ポリシラザン膜１７０Ｂに対して所定の熱処理を行うことにより、シリコンリッチ酸化膜１７０を形成する。すなわち、温度が２００〜６５０℃の減圧水蒸気雰囲気中であって、かつシリコン（半導体基板１００）の酸化量が０.７〜１.６ｎｍ程度になるような条件で、ポリシラザン膜１７０Ｂに対して酸化処理を行う。
【００２７】
この場合、図５に示すように、ポリシラザン膜１７０Ｂにおける酸素（Ｏ）のシリコン（Ｓｉ）に対する比率は、１.６〜１.９程度に変化する。すなわち、ポリシラザン膜１７０Ｂにおける酸素（Ｏ）のシリコン（Ｓｉ）に対する比率は、シリコン酸化（ＳｉＯ２）膜の比率２より低く、当該シリコン酸化（ＳｉＯ２）膜よりシリコンの構成比率が高い。
【００２８】
次に、温度が８００〜１０００℃の不活性ガス雰囲気中で、ポリシラザン膜１７０Ｂに対して熱処理（アニール）を行うことにより、緻密なシリコンリッチ酸化膜１７０を形成する。従って図６に示すように、素子分離溝１４０の下部付近には、酸素のシリコンに対する比率が２程度であるＨＤＰ-ＣＶＤシリコン酸化（ＳｉＯ２）膜１６０が埋め込まれ、素子分離溝１４０の上部付近には、酸素のシリコンに対する比率が１.８５であるシリコンリッチ酸化膜１７０が埋め込まれる。
【００２９】
図３に示すように、ＣＭＰ法によって、シリコン窒化膜１３０をストッパとして、ＨＤＰ-ＣＶＤシリコン酸化膜１６０及びシリコンリッチ酸化膜１７０を研磨してその表面を平坦化することにより、シリコン窒化膜１３０を露出させ、素子分離溝１４０内部にのみＨＤＰ-ＣＶＤシリコン酸化膜１６０及びシリコンリッチ酸化膜１７０を残存させる。
【００３０】
ＲＩＥによって、素子分離溝１４０内部に残存するＨＤＰ-ＣＶＤシリコン酸化膜１６０及びシリコンリッチ酸化膜１７０を１２０ｎｍ程度エッチバックすることにより、素子分離絶縁膜を形成する。その後、ホットリン酸を用いてシリコン窒化膜１３０を除去する。
【００３１】
ところで、図７に示すように、一般に、ポリシラザン膜１７０Ｂの応力は、周囲の温度が室温の場合には、酸素のシリコンに対する比率にかかわらず略一定であるが、温度が９００℃の場合には、酸素のシリコンに対する比率によっては１００ＭＰａ以上の差が生じる。
【００３２】
従って、図８に示すように、温度が８００〜１０００℃の不活性ガス雰囲気中で熱処理を行って、シリコンリッチ酸化膜１７０を形成した後に、素子分離溝１４０内部に残存するＨＤＰ-ＣＶＤシリコン酸化膜１６０及びシリコンリッチ酸化膜１７０をエッチバックする際、ＨＤＰ-ＣＶＤシリコン酸化膜１６０及びシリコンリッチ酸化膜１７０からなる素子分離絶縁膜の上端角部付近に、凹状の欠陥が発生する欠陥発生密度は、ポリシラザン膜１７０Ｂにおける酸素のシリコンに対する比率によって大きく変化する。この図８に示すように、欠陥発生密度は、ポリシラザン膜１７０Ｂにおける酸素のシリコンに対する比率が、１.９以下で大きく減少し、１.８以下で略０になる。
【００３３】
図４に示すように、電極間絶縁膜となるＯＮＯ膜１８０を形成した後、制御ゲート電極となる、リン（Ｐ）がドーピングされたポリシリコン膜１９０を形成する。そして、リソグラフィ及びＲＩＥによって、ポリシリコン膜１９０、ＯＮＯ膜１８０及びポリシリコン膜１２０に順次パターニングを行うことにより、ポリシリコン膜１２０からなる浮遊ゲート電極と、ポリシリコン膜１９０からなる制御ゲート電極とを形成する。
【００３４】
これ以降、図示しないソース領域及びドレイン領域を形成した後、層間絶縁膜２００、２１０及び２２０、コンタクトプラグ２３０及び２４０並びに配線２５０及び２６０などを順次形成することにより、フラッシュメモリのメモリセルトランジスタを製造する。
【００３５】
以上の方法により製造されたメモリセルトランジスタは、図４に示すように、半導体基板１００の表面部分において選択的に形成された素子分離溝１４０を有する。この素子分離溝１４０内には、シリコン熱酸化膜１５０を介して当該素子分離溝１４０の下部付近を埋め込み、かつその上部付近の内部表面を覆うように、ＨＤＰ-ＣＶＤシリコン酸化膜１６０が形成されている。さらに、このＨＤＰ-ＣＶＤシリコン酸化膜１６０によって素子分離溝１４０の上部付近に形成された空隙１４０Ａを埋め込むように、シリコンリッチ酸化膜１７０が形成されている。
【００３６】
一方、半導体基板１００のうち、素子形成領域上には、シリコン酸窒化膜１１０からなるゲート絶縁膜を介して、ポリシリコン膜１２０からなる浮遊ゲート電極が形成され、当該ポリシリコン膜１２０、ＨＤＰ-ＣＶＤシリコン酸化膜１６０及びシリコンリッチ酸化膜１７０上には、ＯＮＯ膜１８０を介して、ポリシリコン膜１９０からなる制御ゲート電極が形成されている。
【００３７】
このように本実施の形態によれば、半導体基板１００（シリコン基板）との熱膨張率差が小さいシリコンリッチ酸化膜１７０を素子分離溝１４０に埋め込むことにより、当該素子分離溝１４０に埋め込まれた埋め込み材に起因する応力を抑制することができ、これによりメモリセルトランジスタの閾値電圧が変動することを抑制することが可能となる。
【００３８】
ここで図９に、本実施の形態によって形成されたメモリセルトランジスタの閾値電圧と、比較例として、例えばポリシラザン膜に対して温度が４００℃の水蒸気雰囲気中で６０分間酸化処理を行うことにより、シリコン酸化（ＳｉＯ２）膜を形成した場合における、メモリセルトランジスタの閾値電圧とを示す。この図９に示すように、本実施の形態によれば、メモリセルトランジスタの閾値電圧が０.０７Ｖ改善されると共に、当該閾値電圧のばらつきも低減されている。
【００３９】
また本実施の形態によれば、素子分離溝１４０内部に残存するＨＤＰ-ＣＶＤシリコン酸化膜１６０及びシリコンリッチ酸化膜１７０をエッチバックする際、ＨＤＰ-ＣＶＤシリコン酸化膜１６０及びシリコンリッチ酸化膜１７０からなる素子分離絶縁膜の上端角部が陥没し、当該上端角部付近に凹状の欠陥が発生することがなくなる。
【００４０】
ところで、図１０に示すように、一般に、シリコンリッチ酸化膜は、ホッピング伝導が起こり易く、シリコン酸化（ＳｉＯ２）膜と比べて、耐圧が低いという性質を有する。しかし、本実施の形態のように、ポリシリコン膜１２０からなる浮遊ゲート電極が形成されている付近に、耐圧がよいＨＤＰ-ＣＶＤシリコン酸化膜１６０を形成すれば、一定の絶縁性を確保して耐圧を向上することができる。
【００４１】
但し、この図１０に示すように、シリコンリッチ酸化膜の耐圧は、当該シリコンリッチ酸化膜における酸素のシリコンに対する比率が１.８を下回ると、大きく低下する。従って、耐圧が比較的重視されるフラッシュメモリでは、シリコンリッチ酸化膜における酸素のシリコンに対する比率が１.８以上であることが望ましい。
【００４２】
また、図１１に示すように、一般に、シリコンリッチ酸化膜は、酸素のシリコンに対する比率を下げていくと、膜中のトラップ密度が増大し、帯電し易くなるという問題がある。このトラップ密度は、５×１０１７ｃｍ−３以下であれば許容されることができ、これにより、シリコンリッチ酸化膜における酸素のシリコンに対する比率は、１.７以上であることが望ましい。
【００４３】
このようにして本実施の形態によれば、トランジスタ特性のばらつきを抑制することができ、また電気特性を向上させることができる。
【００４４】
なお上述の第１の実施の形態は一例であって、本発明を限定するものではない。例えば、ポリシラザン膜１７０Ｂからシリコンリッチ酸化膜１７０を形成するのではなく、ＨＳＱ（Hydrogen Silises Quioxane：水素シルセスオキサン：（ＨＳｉＯ３／２）ｎ）膜や、凝縮ＣＶＤ膜からシリコンリッチ酸化膜を形成することも可能であり、要は、成膜時に流動性を有する膜からシリコンリッチ酸化膜を形成すれば良い。
【００４５】
（２）第２の実施の形態
図１２〜図１５に、本発明の第２の実施の形態によるフラッシュメモリのメモリセルトランジスタの製造方法を示す。本実施の形態の場合、半導体基板上にゲート絶縁膜を介して浮遊ゲート電極となるポリシリコン膜を形成した後に、素子分離溝を形成する。そして、この素子分離溝に、ライナー膜として、一様な膜厚を有するＣＶＤシリコン酸化（ＳｉＯ２）膜を当該素子分離溝の内部表面を覆うように形成した後、シリコン酸化（ＳｉＯ２）膜よりシリコンの構成比率が高いシリコンリッチ酸化膜、及びＨＤＰ-ＣＶＤシリコン酸化膜を順次埋め込む。なお、第１の実施の形態の図１における工程は、第２の実施の形態と同一であるため、説明を省略する。
【００４６】
図１２に示すように、ＬＰＣＶＤ法によって、シリコン窒化膜１３０及びシリコン熱酸化膜１５０上に、素子分離溝１４０の内部表面を覆うように、一様な膜厚を有するＣＶＤシリコン酸化膜３００を２５ｎｍ程度形成する。
【００４７】
図１３に示すように、素子分離溝１４０を埋め込むように、ＣＶＤシリコン酸化膜３００上に、素子分離絶縁膜となるシリコンリッチ酸化膜３１０を形成する。以下、シリコンリッチ酸化膜３１０の形成方法について説明するが、第１の実施の形態と同一の部分については説明を省略する。
【００４８】
スピンコーティング法によって、素子分離溝１４０を埋め込むように、半導体基板１００を回転させながら、過水素化シラザン重合体溶液をＣＶＤシリコン酸化膜３００の表面に塗布することにより、塗布膜３１０Ａを形成する。
【００４９】
なお、この場合、スピンコーティング法の条件は、例えば半導体基板１００の回転速度が７００ｒｐｍ、回転時間が３０秒、過水素化シラザン重合体溶液の滴下量が２ｃｃ、塗布膜３１０Ａの狙い膜厚が７００ｎｍ程度である。
【００５０】
そして、この塗布膜３１０Ａが形成された半導体基板１００をホットプレート上に載置した後、温度が１５０℃の不活性ガス雰囲気中で、塗布膜３１０Ａに対して３分間ベーク（加熱）する熱処理を行う。
【００５１】
これにより、過水素化シラザン重合体溶液中に存在するキシレン（Ｃ６Ｈ４（ＣＨ３）２）やジブチルエーテル（（Ｃ４Ｈ９）２Ｏ）などの溶媒を揮発させ、ポリシラザン（Polysilazane）膜３１０Ｂを形成する。
【００５２】
続いて、ポリシラザン膜３１０Ｂに対して所定の熱処理を行うことにより、シリコンリッチ酸化膜３１０を形成する。すなわち、温度が３００℃の減圧水蒸気雰囲気中であって、かつシリコン（半導体基板１００）の酸化量が０.８ｎｍ程度になるような条件で、ポリシラザン膜３１０Ｂに対して酸化処理を行う。この場合、ポリシラザン膜３１０Ｂにおける酸素のシリコンに対する比率は、１.７５程度に変化する。
【００５３】
図１３に示すように、ＣＭＰ法によって、シリコン窒化膜１３０をストッパとして、シリコンリッチ酸化膜３１０を研磨してその表面を平坦化することにより、シリコン窒化膜１３０を露出させ、素子分離溝１４０内部にのみシリコンリッチ酸化膜３１０を残存させる。
【００５４】
ウエットエッチング又はＲＩＥによって、素子分離溝１４０内部に残存するシリコンリッチ酸化膜３１０を１７０ｎｍ程度エッチバックし、その際、ＣＶＤシリコン酸化膜３００もエッチバックする。なお、この場合、素子分離溝１４０の上部付近には空隙１４０Ｂが形成される。
【００５５】
続いて、この空隙１４０Ｂを埋め込むように、全面にＨＤＰ-ＣＶＤシリコン酸化膜３２０を５００ｎｍ程度形成することにより、ＣＶＤシリコン酸化膜３００、シリコンリッチ酸化膜３１０及びＨＤＰ-ＣＶＤシリコン酸化膜３２０によって素子分離溝１４０を完全に埋め込む。
【００５６】
この場合、図１６に示すように、素子分離溝１４０の下部付近には、酸素のシリコンに対する比率が１.７５であるシリコンリッチ酸化膜３１０が埋め込まれ、素子分離溝１４０の上部付近には、酸素のシリコンに対する比率が２程度であるＨＤＰ-ＣＶＤシリコン酸化（ＳｉＯ２）膜３２０が埋め込まれる。
【００５７】
図１４に示すように、ＣＭＰ法によって、シリコン窒化膜１３０をストッパとして、ＨＤＰ-ＣＶＤシリコン酸化膜３２０を研磨してその表面を平坦化することにより、シリコン窒化膜１３０を露出させ、素子分離溝１４０内部にのみＨＤＰ-ＣＶＤシリコン酸化膜３２０を残存させる。その後、ホットリン酸を用いてシリコン窒化膜１３０を除去する。
【００５８】
さらに、ＲＩＥによって、ＨＤＰ-ＣＶＤシリコン酸化膜３２０を１２０ｎｍ程度エッチバックすることにより、素子分離絶縁膜を形成する。                                                                     
図１５に示すように、これ以降、第１の実施の形態と同様の工程を実行することにより、フラッシュメモリのメモリセルトランジスタを製造する。
【００５９】
以上の方法により製造されたメモリセルトランジスタは、図１５に示すように、半導体基板１００の表面部分において選択的に形成された素子分離溝１４０を有する。この素子分離溝１４０内には、シリコン熱酸化膜１５０を介して当該素子分離溝１４０の下部付近を覆うように、ＣＶＤシリコン酸化膜３００が形成され、当該ＣＶＤシリコン酸化膜３００で覆われた素子分離溝１４０の下部付近を埋め込むように、シリコンリッチ酸化膜３１０が形成されている。
【００６０】
さらに、ＣＶＤシリコン酸化膜３００及びシリコンリッチ酸化膜３１０によって素子分離溝１４０の上部付近に形成された空隙１４０Ｂを埋め込むように、ＨＤＰ-ＣＶＤシリコン酸化膜３２０が形成されている。なお、半導体基板１００のうち、素子形成領域は、第１の実施の形態と同様に形成されているため、説明を省略する。
【００６１】
このように本実施の形態によれば、第１の実施の形態と同様に、半導体基板１００（シリコン基板）との熱膨張率差が小さいシリコンリッチ酸化膜３１０を素子分離溝１４０に埋め込むことにより、当該素子分離溝１４０に埋め込まれた埋め込み材に起因する応力を抑制することができ、これによりメモリセルトランジスタの閾値電圧が変動することを抑制することが可能となる。
【００６２】
ここで図１７に、本実施の形態によって形成されたメモリセルトランジスタの閾値電圧と、比較例として、例えばポリシラザン膜に対して温度が４００℃の水蒸気雰囲気中で６０分間酸化処理を行うことにより、シリコン酸化（ＳｉＯ２）膜を形成した場合における、メモリセルトランジスタの閾値電圧とを示す。この図１７に示すように、本実施の形態によれば、メモリセルトランジスタの閾値電圧が０.０３Ｖ改善されると共に、当該閾値電圧のばらつきも低減されている。
【００６３】
また、本実施の形態のシリコンリッチ酸化膜３１０は、エッチバックを行い易くするため、第１の実施の形態のシリコンリッチ酸化膜１７０より、シリコンの構成比率が高く、従って耐圧が低い。しかし、本実施の形態のように、一様な膜厚のＣＶＤシリコン酸化膜３００でシリコンリッチ酸化膜３１０を包むようにし、かつ最も電圧が印加される、ポリシリコン膜１２０からなる浮遊ゲート電極が形成されている付近に、耐圧がよいＨＤＰ-ＣＶＤシリコン酸化膜３２０を形成すれば、一定の絶縁性を確保して耐圧を向上することができる。
【００６４】
因みに、素子分離溝１４０の下部付近にシリコンリッチ酸化膜３１０を埋め込み、素子分離溝１４０の上部付近にＨＤＰ-ＣＶＤシリコン酸化膜３２０を埋め込むことにより、素子分離溝１４０に埋め込まれた埋め込み材の上部がウエットエッチングに何度も曝される場合でも、当該埋め込み材の後退や、これに伴う素子形成領域の端部に対する電界集中を抑制することができる。
【００６５】
このようにして本実施の形態によれば、トランジスタ特性のばらつきを抑制することができ、また電気特性を向上させることができる。
【００６６】
なお上述の第２の実施の形態は一例であって、本発明を限定するものではない。例えば、ポリシラザン膜３１０Ｂからシリコンリッチ酸化膜３１０を形成するのではなく、ＨＳＱ膜や、凝縮ＣＶＤ膜からシリコンリッチ酸化膜を形成することも可能であり、要は、成膜時に流動性を有する膜からシリコンリッチ酸化膜を形成すれば良い。
【００６７】
ここで、一例として、ＨＳＱ膜からシリコンリッチ酸化膜を形成する方法について説明する。まず、平均分子量が４０００であるＨＳＱ（（ＨＳｉＯ３／２）ｎ）を、例えばキシレンやシロキサンなどに分散し、得られた溶液をスピンコーティング法によって塗布することにより、塗布膜を形成する。
【００６８】
なお、この場合、スピンコーティング法の条件は、例えば半導体基板１００の回転速度が４０００ｒｐｍ、回転時間が３０秒、ＨＳＱ溶液の滴下量が２ｃｃ、塗布膜の狙い膜厚が５５０ｎｍ程度である。
【００６９】
そして、この塗布膜が形成された半導体基板１００をホットプレート上に載置した後、温度が１００〜３５０℃の不活性ガス雰囲気中で、塗布膜に対して１分間ベーク（加熱）する熱処理を行うことにより、ＨＳＱ溶液中の溶媒を揮発させる。
【００７０】
続いて、２５０℃の水蒸気雰囲気中で３０分間、さらに３５０℃の水蒸気雰囲気中で３０分間加熱し、シリコンの酸化量が０.９ｎｍ程度になるような条件で、酸化処理を行うことにより、酸素のシリコンに対する比率が１.７６であるシリコンリッチ酸化膜を形成する。
【００７１】
（３）第３の実施の形態
図１８〜図２０に、本発明の第３の実施の形態によるトランジスタの製造方法を示す。本実施の形態の場合、半導体基板の表面部分に素子分離溝を形成した後、当該素子分離溝に、シリコンリッチ酸化膜及びＨＤＰ-ＣＶＤシリコン酸化膜を順次埋め込む。因みに、本実施の形態によるトランジスタは、主にロジック素子に適用される。
【００７２】
図１８に示すように、半導体基板４００上にシリコン酸化（ＳｉＯ２）膜４１０を２ｎｍ程度形成した後、ＣＶＤ法によって、後に行われるＣＭＰ法による研磨のストッパとなるシリコン窒化（ＳｉＮ）膜４２０を７５ｎｍ程度形成する。
【００７３】
ＣＶＤ法によって、シリコン窒化膜４２０の全面に、ＣＶＤシリコン酸化膜（図示せず）を形成する。このＣＶＤシリコン酸化膜上に、フォトレジスト（図示せず）を塗布し、露光及び現像を行うことにより、レジストマスク（図示せず）を形成する。
【００７４】
このレジストマスクをマスクとして、ＲＩＥによって、ＣＶＤシリコン酸化膜にパターニングを行うことにより、ハードマスクを形成する。その後、アッシャーと、硫酸過酸化水素水混合液によるエッチングとによって、レジストマスクを除去する。
【００７５】
このハードマスクをマスクとして、ＲＩＥによって、シリコン窒化膜４２０及びシリコン酸化膜４１０に順次パターニングを行う。さらにハードマスクをマスクとして、半導体基板４００にエッチングを行うことにより、半導体基板４００の表面からの深さが２５０ｎｍ程度の素子分離溝４３０を形成する。
【００７６】
フッ酸蒸気によって、ハードマスクを除去した後、ホットリン酸中でシリコン窒化膜４２０を、図中横方向に１５ｎｍ程度エッチングする。そして、熱酸化法によって、素子分離溝４３０の内部表面にシリコン熱酸化膜４４０を３ｎｍ程度形成する。
【００７７】
図１９に示すように、この素子分離溝４３０を埋め込むように、シリコン熱酸化膜４４０及びシリコン窒化膜４２０上に、素子分離絶縁膜となるシリコンリッチ酸化膜４５０を形成する。以下、このシリコンリッチ酸化膜４５０の形成方法について具体的に説明する。
【００７８】
まず、真空チャンバ中で半導体基板４００を０℃に冷却し、シラン及び過酸化水素を導入することにより、シリコン熱酸化膜４４０及びシリコン窒化膜４２０上に、高い流動性を有する凝縮ＣＶＤ膜４５０Ａを形成することにより、素子分離溝４３０を当該凝縮ＣＶＤ膜４５０Ａによって埋め込む。
【００７９】
続いて、凝縮ＣＶＤ膜４５０Ａに対して所定の熱処理を行うことにより、シリコンリッチ酸化膜４５０を形成する。すなわち、温度が２００〜６５０℃の減圧水蒸気雰囲気中であって、かつシリコン（半導体基板４００）の酸化量が０.７〜１.７ｎｍ程度になるような条件で、凝縮ＣＶＤ膜４５０Ａに対して酸化処理を行う。これにより、酸素のシリコンに対する比率が２より低いシリコンリッチ酸化膜４５０を形成する。
【００８０】
本実施の形態の場合、温度が４００℃の減圧水蒸気雰囲気中であって、かつシリコンの酸化量が１.１ｎｍ程度になるような条件で、酸化処理を行うことにより、酸素のシリコンに対する比率が１.８１のシリコンリッチ酸化膜４５０を形成する。
【００８１】
この場合、図２１に示すように、シリコンリッチ酸化膜４５０における酸素のシリコンに対する比率を１.９以下にすれば、シリコンリッチ酸化膜４５０に起因する応力を低減することができる。
【００８２】
図１９に戻って、ＣＭＰ法によって、シリコン窒化膜４２０をストッパとして、シリコンリッチ酸化膜４５０を研磨してその表面を平坦化することにより、シリコン窒化膜４２０を露出させ、素子分離溝４３０内部にのみシリコンリッチ酸化膜４５０を残存させる。
【００８３】
ウエットエッチング又はＲＩＥによって、素子分離溝４３０内部に残存するシリコンリッチ酸化膜４５０を１３０ｎｍ程度エッチバックする。なお、この場合、素子分離溝４３０の上部付近には空隙４３０Ａが形成される。
【００８４】
続いて、この空隙４３０Ａを埋め込むように、全面にＨＤＰ-ＣＶＤシリコン酸化膜４６０を５００ｎｍ程度形成することにより、シリコンリッチ酸化膜４５０及びＨＤＰ-ＣＶＤシリコン酸化膜４６０によって素子分離溝４３０を完全に埋め込む。
【００８５】
この場合、図２２に示すように、素子分離溝４３０の下部付近には、酸素のシリコンに対する比率が１.８３であるシリコンリッチ酸化膜４５０が埋め込まれ、素子分離溝４３０の上部付近には、酸素のシリコンに対する比率が２程度であるＨＤＰ-ＣＶＤシリコン酸化膜４６０が埋め込まれる。
【００８６】
図２０に示すように、ＣＭＰ法によって、シリコン窒化膜４２０をストッパとして、ＨＤＰ-ＣＶＤシリコン酸化膜４６０を研磨してその表面を平坦化することにより、シリコン窒化膜４２０を露出させ、素子分離溝４３０内部にのみＨＤＰ-ＣＶＤシリコン酸化膜４６０を残存させる。その後、ホットリン酸を用いてシリコン窒化膜４２０を除去する。
【００８７】
さらに、ＲＩＥによって、シリコン酸化膜４１０及びＨＤＰ-ＣＶＤシリコン酸化膜４６０にエッチングを行うことにより、素子分離絶縁膜を形成する。                                                                     
次に、ゲート絶縁膜となるシリコン熱酸窒化膜４７０、ゲート電極となるポリシリコン膜４８０を形成し、リソグラフィ及びＲＩＥによって、パターニングを行った後、ソース領域４９０及びドレイン領域５００を形成することにより、トランジスタを形成する。これ以降、層間絶縁膜５１０〜５５０、コンタクトプラグ５６０〜５９０、配線６００〜６３０を順次形成することにより、多層配線を形成する。
【００８８】
以上の方法により製造されたメモリセルトランジスタは、図２０に示すように、半導体基板４００の表面部分において選択的に形成された素子分離溝４３０を有する。この素子分離溝４３０内には、シリコン熱酸化膜４４０を介して当該素子分離溝４３０の下部付近を埋め込むように、シリコンリッチ酸化膜４５０が形成されている。
【００８９】
さらに、シリコンリッチ酸化膜４５０によって素子分離溝４３０の上部付近に形成された空隙４３０Ａを埋め込むように、ＨＤＰ-ＣＶＤシリコン酸化膜４６０が形成されている。
【００９０】
一方、半導体基板４００のうち、素子形成領域上には、シリコン酸酸窒化膜４７０からなるゲート絶縁膜を介して、ポリシリコン膜４８０からなるゲート電極が形成され、また半導体基板４００の表面部分には、ソース領域４９０及びドレイン領域５００が形成されている。
【００９１】
このように本実施の形態によれば、第１の実施の形態と同様に、半導体基板１００（シリコン基板）との熱膨張率差が小さいシリコンリッチ酸化膜４５０を素子分離溝４３０に埋め込むことにより、当該素子分離溝４３０に埋め込まれた埋め込み材に起因する応力を抑制することができ、これによりトランジスタの閾値電圧が変動することを抑制することが可能となる。
【００９２】
ここで図２３に、本実施の形態によって形成されたトランジスタの閾値電圧と、比較例として、例えばポリシラザン膜に対して温度が４００℃の水蒸気雰囲気中で６０分間酸化処理を行うことにより、シリコン酸化（ＳｉＯ２）膜を形成した場合における、トランジスタの閾値電圧とを示す。この図２３に示すように、本実施の形態によれば、トランジスタの閾値電圧のばらつきが、略半分に低減されている。
【００９３】
また、本実施の形態のシリコンリッチ酸化膜４５０は、エッチバックを行い易くするため、第１の実施の形態のシリコンリッチ酸化膜１７０より、シリコンの構成比率が高く、従って耐圧が低い。しかし、本実施の形態によるトランジスタは、主にロジック素子に適用され、この場合、一定の絶縁性を確保して耐圧を向上することができる。
【００９４】
因みに、第２の実施の形態と同様に、素子分離溝４３０の下部付近にシリコンリッチ酸化膜４５０を埋め込み、素子分離溝４３０の上部付近にＨＤＰ-ＣＶＤシリコン酸化膜４６０を埋め込むことにより、素子分離溝４３０に埋め込まれた埋め込み材の上部がウエットエッチングに何度も曝される場合でも、当該埋め込み材の後退や、これに伴う素子形成領域の端部に対する電界集中を抑制することができる。
【００９５】
このようにして本実施の形態によれば、トランジスタ特性のばらつきを抑制することができ、また電気特性を向上させることができる。
【００９６】
なお上述の第３の実施の形態は一例であって、本発明を限定するものではない。例えば、凝縮ＣＶＤ膜４５０Ａからシリコンリッチ酸化膜４５０を形成するのではなく、ポリシラザン膜やＨＳＱ膜からシリコンリッチ酸化膜を形成することも可能であり、要は、成膜時に流動性を有する膜からシリコンリッチ酸化膜を形成すれば良い。
【図面の簡単な説明】
【００９７】
【図１】本発明の第１の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図３】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図４】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図５】シリコンの酸化量と、膜中における酸素のシリコンに対する比率との関係を示す説明図である。
【図６】基板深さと、膜中における酸素のシリコンに対する比率との関係を示す説明図である。
【図７】膜中における酸素のシリコンに対する比率と、応力との関係を示す説明図である。
【図８】膜中における酸素のシリコンに対する比率と、欠陥発生密度との関係を示す説明図である。
【図９】第１の実施の形態と比較例との場合における、メモリセルトランジスタの閾値電圧を示す説明図である。
【図１０】膜中における酸素のシリコンに対する比率と、耐圧との関係を示す説明図である。
【図１１】膜中における酸素のシリコンに対する比率と、トラップ密度との関係を示す説明図である。
【図１２】本発明の第２の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１３】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１４】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１５】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１６】基板深さと、膜中における酸素のシリコンに対する比率との関係を示す説明図である。
【図１７】第２の実施の形態と比較例との場合における、メモリセルトランジスタの閾値電圧を示す説明図である。
【図１８】本発明の第３の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１９】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２０】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２１】膜中における酸素のシリコンに対する比率と、応力との関係を示す説明図である。
【図２２】基板深さと、膜中における酸素のシリコンに対する比率との関係を示す説明図である。
【図２３】第３の実施の形態と比較例との場合における、トランジスタの閾値電圧を示す説明図である。
【符号の説明】
【００９８】
１００、４００  半導体基板
１２０、１９０、４８０  ポリシリコン膜
１３０、４２０  シリコン窒化膜
１４０、４３０  素子分離溝
１６０、３２０４６０  ＨＤＰ-ＣＶＤシリコン酸化膜
１７０、３１０、４５０  シリコンリッチ酸化膜
１８０  ＯＮＯ膜
３００  ＣＶＤシリコン酸化膜
【図１】
2007142311.tif 000003
【図２】
2007142311.tif 000004
【図３】
2007142311.tif 000005
【図４】
2007142311.tif 000006
【図５】
2007142311.tif 000007
【図６】
2007142311.tif 000008
【図７】
2007142311.tif 000009
【図８】
2007142311.tif 000010
【図９】
2007142311.tif 000011
【図１０】
2007142311.tif 000012
【図１１】
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【図１２】
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【図１３】
2007142311.tif 000015
【図１４】
2007142311.tif 000016
【図１５】
2007142311.tif 000017
【図１６】
2007142311.tif 000018
【図１７】
2007142311.tif 000019
【図１８】
2007142311.tif 000020
【図１９】
2007142311.tif 000021
【図２０】
2007142311.tif 000022
【図２１】
2007142311.tif 000023
【図２２】
2007142311.tif 000024
【図２３】
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