(57)【要約】【課題】複数のフォトインタラプタの状態を１個のアナログデジタルコンバータで精度よく読み取ることができる回路を提供する。【解決手段】複数のフォトインタラプタにおける各フォトトランジスタを直列接続し各フォトトランジスタに並列に抵抗を接続した回路に、プルアップ抵抗Ｒ１０４を直列接続した直並列回路と、直並列回路における、プルアップ抵抗とフォトトランジスタの共通接続点の電位をアナログデジタル変換するアナログデジタルコンバータと、を備えたフォトインタラプタ読み取り回路において、直並列回路に印加する電圧をアナログデジタルコンバータの基準電圧より大きくした。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のフォトインタラプタにおける各フォトトランジスタを直列接続し各フォトトランジスタに並列に抵抗を接続した回路に、プルアップ抵抗を直列接続した直並列回路と、
前記直並列回路における、前記プルアップ抵抗と前記フォトトランジスタの共通接続点の電位をアナログデジタル変換するアナログデジタルコンバータと、を備えたフォトインタラプタ読み取り回路において、
前記直並列回路に印加する電圧を前記アナログデジタルコンバータの基準電圧より大きくしたことを特徴とするフォトインタラプタ読み取り回路。
【請求項２】
請求項１に記載のフォトインタラプタ読み取り回路において、
前記プルアップ抵抗の抵抗値と、前記複数のフォトインタラプタにおける各フォトトランジスタに並列に接続された抵抗の抵抗値の和との比を、前記直並列回路に印加する電圧と前記基準電圧の比から１を減じた値の近傍としたこことを特徴とするフォトインタラプタ読み取り回路。
【請求項３】
複数のフォトインタラプタにおける各フォトトランジスタにそれぞれ抵抗を直列接続した回路を、並列に接続した並列回路に、プルダウン抵抗を直列接続した直並列回路と、
前記並列回路と前記プルダウン抵抗との共通接続点の電位をアナログデジタル変換するアナログデジタルコンバータと、を備えたフォトインタラプタ読み取り回路において、
前記直並列回路に印加する電圧を前記アナログデジタルコンバータの基準電圧より大きくしたことを特徴とするフォトインタラプタ読み取り回路。
【請求項４】
請求項３に記載のフォトインタラプタ読み取り回路において、
前記フォトインタラプタにおける各フォトトランジスタに直列に接続された抵抗を並列に接続したときの合成抵抗値と前記プルダウン抵抗の抵抗値との比を、前記直並列回路に印加する電圧と前記基準電圧との比から１を減じた値の近傍としたことを特徴とするフォトインタラプタ読み取り回路。
【請求項５】
請求項１ないし請求項４のいずれかに記載のフォトインタラプタ読み取り回路において、
前記基準電圧は、前記直並列回路に印加する電圧を基準として作成されていることを特徴とするフォトインタラプタ読み取り回路。
【請求項６】
請求項１ないし請求項４のいずれかに記載のフォトインタラプタ読み取り回路において、
前記直並列回路に印加する電圧は、前記基準電圧を基準として作成されていることを特徴とするフォトインタラプタ読み取り回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のフォトインタラプタを有する回路のフォトインタラプタ状態読み取り回路に関し、特にマイクロコンピュータでの読み取りに適した回路に関するものである。
【背景技術】
【０００２】
通常、複数のフォトインタラプタが存在する場合、各々独立してフォトトランジスタのコレクタの電位をマイクロコンピュータのポートに入力して読みとる。
【０００３】
図７はその回路例（従来例１）を示している。ＩＣ５０１はマイクロコンピュータであり、ＰＳ６０１〜ＰＳ６０３はフォトインタラプタである。
しかし、この回路では、マイクロコンピュータを用いている回路が複雑になった場合、ポート数が足りなくなる場合がある。
【０００４】
もし、マイクロコンピュータにアナログデジタルコンバータが備えられていれば、複数のフォトインタラプタの状態を１個のアナログデジタルコンバータで読み取ることが考えられる。
【０００５】
図８に示す回路が複数のフォトインタラプタの状態を１つのアナログデジタルコンバータで読み取る回路（従来例２、特許文献１）である。
【０００６】
図８の場合は３つのフォトインタラプタＰＳ５０１〜ＰＳ５０３を１つのアナログデジタルコンバータで読み取っている。ＡＤ５０１はアナログデジタルコンバータ入力端子であり、フォトインタラプタＰＳ５０１〜ＰＳ５０３の状態によりアナログデジタルコンバータ入力端子ＡＤ５０１に入力される電位は下記表５のように変動する。
【０００７】
【表５】
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【特許文献１】特開２０００−６５５２２号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前述の従来例２の手法ではフォトインタラプタの状態の違いによるアナログデジタルコンバータ入力端子の電位の変化が小さく、Ｓ／Ｎ比がよくない。
この電位の変化は、フォトインタラプタに並列に接続された抵抗Ｒ５０１〜Ｒ５０３の合成抵抗とプルアップ抵抗Ｒ５０４の分圧により決定されるため、合成抵抗の変動に対し反比例の関係となる。
【０００９】
したがって、図８の回路の場合は、遮断状態のフォトインタラプタの個数が増加すればするほど合成抵抗値は大きくなるが、電位の変化量は乏しくなりＳ／Ｎ比が悪化する。
例えば、図８の場合、全てのフォトインタラプタが開放状態とＰＳ５０１のみが遮断状態の電位差は０．４１２５Ｖあるが、ＰＳ５０１のみ開放状態と全てが遮断状態の電位差は０．１２７Ｖしかない。
本例はフォトインタラプタを直列に接続した例であるが、並列に接続した例でも同じ結果である。
【００１０】
本発明は、このような状況のもとでなされたもので、複数のフォトインタラプタの状態を１個のアナログデジタルコンバータで精度よく読み取ることができるフォトインタラプタ読み取り回路を提供することを目的とするものである。
【課題を解決するための手段】
【００１１】
前記課題を解決するため、本発明においてはアナログデジタルコンバータに用いられる基準電圧に比べてフォトインタラプタに印加される電圧を高くする。
【００１２】
こうすることにより、前記合成抵抗とプルアップ抵抗（プルダウン抵抗）の比を大きく取り合成抵抗の抵抗値の変化とアナログデジタルコンバータに入力される電位の関係を直線に近づけＳ／Ｎ比を向上させる。
【００１３】
具体的には、フォトインタラプタ読み取り回路を次の（１）、（２）のとおりに構成する。
【００１４】
（１）複数のフォトインタラプタにおける各フォトトランジスタを直列接続し各フォトトランジスタに並列に抵抗を接続した回路に、プルアップ抵抗を直列接続した直並列回路と、
前記直並列回路における、前記プルアップ抵抗と前記フォトトランジスタの共通接続点の電位をアナログデジタル変換するアナログデジタルコンバータと、を備えたフォトインタラプタ読み取り回路において、
前記直並列回路に印加する電圧を前記アナログデジタルコンバータの基準電圧より大きくしたフォトインタラプタ読み取り回路。
【００１５】
（２）複数のフォトインタラプタにおける各フォトトランジスタにそれぞれ抵抗を直列接続した回路を、並列に接続した並列回路に、プルダウン抵抗を直列接続した直並列回路と、
前記並列回路と前記プルダウン抵抗との共通接続点の電位をアナログデジタル変換するアナログデジタルコンバータと、を備えたフォトインタラプタ読み取り回路において、
前記直並列回路に印加する電圧を前記アナログデジタルコンバータの基準電圧より大きくしたフォトインタラプタ読み取り回路。
【発明の効果】
【００１６】
本発明によれば、複数のフォトインタラプタの状態を１個のアナログデジタルコンバータで精度よく読み取ることができる。
【発明を実施するための最良の形態】
【００１７】
以下本発明を実施するための最良の形態を実施例により詳しく説明する。
【実施例１】
【００１８】
図１に実施例１である“フォトインタラプタ読み取り回路”の回路図を示す。
図１に示すように、フォトインタラプタＰＳ１０１〜ＰＳ１０３における各フォトトランジスタを直列接続し、各フォトトランジスタに並列に抵抗Ｒ１０１ないしＲ１０３を接続した回路に、プルアップ抵抗Ｒ１０４を直列接続して直並列回路を構成する。
【００１９】
この直並列回路における、プルアップ抵抗とフォトトランジスタの共通接続点をアナログデジタルコンバータ入力端子ＡＤ１０１に接続し、入力端子ＡＤ１０１の電位をアナログデジタル変換し、フォトインタラプタの状態を読み取る。
【００２０】
デジタルコンバータの基準電圧は３．３Ｖであり、入力端子ＡＤＲＥＦ１０１に入力されている。また、前記直並列回路に印加されている電圧は２４Ｖである。
【００２１】
プルアップ抵抗Ｒ１０４の抵抗値と、Ｒ１０１，Ｒ１０２，Ｒ１０３の抵抗値の和との比について検討する。この比は、フォトインタラプタのフォトトランジスタに印加されている電圧２４Ｖとアナログデジタルコンバータの基準電圧３．３Ｖの比から１を減じた６．３にほぼ等しく設定されている。これより比が大きいとＳ／Ｎ比が悪くなるし、小さいとアナログデジタルコンバータに入力される電位が基準電圧を超えてしまう。
【００２２】
下記表１にフォトインタラプタＰＳ１０１〜ＰＳ１０３の状態によるアナログデジタルコンバータ入力端子ＡＤ１０１の電位を示す。全てのフォトインタラプタが開放状態とフォトインタラプタＰＳ１０１のみが遮断状態の電位差は０．５３Ｖ、ＰＳ１０１のみ開放状態と全てが遮断状態の電位差は０．４１４Ｖであり、ほぼ直線的な変動を示すことがわかる。
【００２３】
【表１】
2007142170.tif 000004
【００２４】
以上説明したように、本実施例によれば、フォトインタラプタＰＣ１０１〜ＰＣ１０３の状態を１個のアナログデジタルコンバータで精度よく読み取ることができる。
【実施例２】
【００２５】
実施例１ではフォトインタラプタを直列に接続する例を示したが、並列に接続する例も同様の結果となる。この例を実施例２として説明する。
【００２６】
図２に実施例２である“フォトインタラプタ読み取り回路”の回路図を示す。
本実施例では、図２に示すよう、フォトインタラプタＰＳ２０１〜ＰＳ２０３の各フォトトランジスタにそれぞれ直列に抵抗Ｒ２０１〜Ｒ２０３を接続し、この直列回路を並列に接続し直並列回路を構成する。この直並列回路に直列にプルダウン抵抗Ｒ２０４を接続し、直並列回路とプルダウン抵抗の共通接続点をアナログデジタルコンバータ入力端子ＡＤ２０１に接続し、入力端子ＡＤ２０１の電位をアナログデジタル変換し、フォトインタラプタの状態を読み取る。
【００２７】
下記表２に図２の回路におけるフォトトランジスタの状態とアナログデジタルコンバータに入力される電位の関係を示す。
【００２８】
【表２】
2007142170.tif 000005
【００２９】
表２から明らかなように、本実施例においても、実施例１と同様の効果を得ることができる。
【実施例３】
【００３０】
図３に、実施例３である“フォトインタラプタ読み取り回路”の回路図を示す。
図３と図１の違いは、マイクロコンピュータＩＣ３０１のアナログデジタルコンバータの基準電圧にフォトインタラプタに印加されている２４Ｖを分圧して作成された電位を用いていることである。
【００３１】
ＰＳ３０１〜ＰＳ３０３がフォトインタラプタであり、そのフォトトランジスタに並列に抵抗Ｒ３０１〜Ｒ３０３が接続される。Ｒ３０４はプルアップ抵抗である。
【００３２】
プルアップ抵抗Ｒ３０４を介してフォトインタラプタに印加されている２４Ｖは、分圧抵抗Ｒ３０５，Ｒ３０６で分圧され、マイクロコンピュータＩＣ３０１の基準電圧入力端子ＡＤＲＥＦ３０１に入力される。
【００３３】
このように、アナログデジタルコンバータの基準電圧をフォトインタラプタの印加電圧を基準に作成することにより、さらにＳ／Ｎ比を向上させることができる。
【００３４】
下記表３に、本回路におけるフォトトランジスタＰＳ３０１〜ＰＳ３０３の状態と、アナログデジタルコンバータ入力端子ＡＤ３０１に入力される電位の、入力端子ＡＤＦＲＥＦ３０１の電位に対する比の最大値と最小値を示す。なお、抵抗は入手の容易な１％精度の抵抗を用いて計算している。２４Ｖが変動してもこの比は一定であり、２４Ｖの変動に対するＳ／Ｎ比の悪化は相殺することができる。
【００３５】
【表３】
2007142170.tif 000006
【００３６】
以上説明したように、本実施例によれば、さらにＳ／Ｎ比を向上させることができる。
【実施例４】
【００３７】
実施例３ではフォトインタラプタを直列に接続する例を示したが、並列に接続する例も同様の結果となる。この例を実施例４として説明する。
【００３８】
図４に実施例４である“フォトインタラプタ読み取り回路”の回路図を示す。
図示のように、図４と図２の違いは、マイクロコンピュータＩＣ４０１におけるアナログデジタルコンバータの基準電圧に、フォトインタラプタに印加されている２４Ｖを分圧して作成された電位を用いていることである。
【００３９】
下記表４に図４の回路におけるフォトトランジスタの状態と、アナログデジタルコンバータに入力される電位の、入力端子ＡＤＲＥＦ４０１の電位に対する比の最大値と最小値を示す。なお、抵抗は入手の容易な１％精度の抵抗を用いて計算している。
【００４０】
【表４】
2007142170.tif 000007
【００４１】
このように、２４Ｖが変動してもこの比は一定であり、２４Ｖの変動に対するＳ／Ｎ比の悪化は相殺することができる。
【実施例５】
【００４２】
アナログデジタルコンバータの基準電圧の作成手法は実施例４に示すフォトインタラプタの印加電圧を分圧する手法のみではない。別例を実施例５として説明する。
【００４３】
図５に実施例５である“フォトインタラプタ読み取り回路”の回路図を示す。
図５に示すように、２４Ｖからマイクロコンピュータ駆動用の３．３Ｖを降圧チョッパにて作成する際、降圧チョッパの基準電源を２４Ｖの分圧で作成してもよい。
【００４４】
図５において、降圧チョッパは、降圧チョッパ用の制御ＩＣＩＣ７０２、ＰチャネルＭＯＳＦＥＴＱ７０１、リアクトルＬ７０１、ダイオードＤ７０１、電解コンデンサＣ７０１、分圧抵抗Ｒ７０５及びＲ７０６で構成される。
【００４５】
ＩＣ７０２においてＶＲＥＦは基準電圧入力端子、ＶＳＮＳは電圧検出端子、ＧＤはゲートドライバ端子であり、ＶＲＥＦとＶＳＮＳの電圧が同じになるようＧＤのパルス幅やデゥーティ−を変化させる。したがって、本回路の場合マイクロコンピュータＩＣ７０１におけるアナログデジタルコンバータの基準電圧入力端子ＡＤＲＥＦ７０１に入力される３．３Ｖ電圧は、２４Ｖの変化に応じて変化するため、図３の回路と同様の動作、効果を示す。
【００４６】
なお、本実施例は、複数のフォトインタラプタを直列に接続する回路の例であるが、複数のフォトインタラプタを並列に接続する図２に示すような回路においても同様に実施することができる。
【実施例６】
【００４７】
アナログデジタルコンバータの基準電位を基準としてフォトインタラプタの印加電圧を作成する手法もある。この例を実施例６として説明する。
【００４８】
図６に実施例６である“フォトインタラプタ読み取り回路”の回路図を示す。
図６に示すように、マイクロコンピュータの駆動電圧とアナログデジタルコンバータの基準電圧を３．３Ｖとし、その３．３Ｖを基準電圧として３．３Ｖから昇圧チョッパにてフォトインタラプタの印加電圧２４Ｖを作成する。
【００４９】
図６において、昇圧チョッパは、昇圧チョッパ用の制御ＩＣであるＩＣ８０２、ＮチャネルＭＯＳＦＥＴＱ８０１、リアクトルＬ８０１、ダイオードＤ８０１、電解コンデンサＣ８０１、分圧抵抗Ｒ８０５及びＲ８０６で構成される。この場合は、マイクロコンピュータＩＣ８０１におけるアナログデジタルコンバータ基準電圧入力端子ＡＤＲＥＦ８０１に入力される３．３Ｖ電圧の変化に応じて２４Ｖが変化するため、やはり図３の回路と同様の動作、効果を示す。
【００５０】
なお、本実施例は、複数のフォトインタラプタを直列に接続する回路の例であるが、複数のフォトインタラプタを並列に接続する図２に示すような回路においても同様に実施することができる。
【図面の簡単な説明】
【００５１】
【図１】実施例１の回路図
【図２】実施例２の回路図
【図３】実施例３の回路図
【図４】実施例４の回路図
【図５】実施例５の回路図
【図６】実施例６の回路図
【図７】従来例１の回路図
【図８】従来例２の回路図
【符号の説明】
【００５２】
ＰＳ１０１，ＰＳ１０２，ＰＳ１０３    フォトインタラプタ
ＡＤ１０１    アナログデジタルコンバータ入力端子
ＡＤＲＥＦ１０１    基準電圧入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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