(57)【要約】【課題】主要画像が表示されない場合にも使用者に必要な情報を常時表示しながら電力消耗量の少ない薄膜トランジスタ表示パネル及びそれを含む液晶表示装置を提供する。【解決手段】互いに異なる画像を表示する第1領域及び第２領域を含む表示部と、第１領域にゲート信号を提供する駆動チップ及び第２領域にゲート信号を提供するように表示パネルに直接形成された駆動回路部を含む薄膜トランジスタ表示パネル及び液晶表示装置を構成することにより、全体表示パネルを駆動せずに使用者に常時必要な情報を表示することができて電力消耗量を大きく削減でき、駆動回路のうち一部を表示パネル上に直接形成することでチップサイズを減少させながら電力消耗を減少させることができる。【選択図】図２
2007058215.tif 000002
【特許請求の範囲】
【請求項１】
高解像度部と低解像度部とを含んでなる表示部と、
前記表示部を取り囲んだ周辺部と、
前記周辺部に形成され前記高解像度部に第１ゲート信号を提供する駆動回路部と、
前記周辺部に実装され前記低解像度部に第２ゲート信号を提供する駆動チップと、
を含むことを特徴とするＴＦＴアレイ基板。
【請求項２】
前記駆動回路部は、非晶質シリコン薄膜トランジスタを含むことを特徴とする請求項１記載のＴＦＴアレイ基板。
【請求項３】
前記ＴＦＴアレイ基板は前記表示部の一側面の少なくとも一部分に沿って形成され前記駆動チップからのゲート駆動信号を前記低解像度部に伝達する信号配線をさらに含み、
前記駆動回路部は前記表示部の他側面の少なくとも一部分に沿って形成されることを特徴とする請求項１記載のＴＦＴアレイ基板。
【請求項４】
前記低解像度部は、前記高解像度部より開口率が大きいことを特徴とする請求項１記載のＴＦＴアレイ基板。
【請求項５】
前記低解像度部は、前記高解像度部より面積が広いことを特徴とする請求項１記載のＴＦＴアレイ基板。
【請求項６】
完全駆動モードと待機モードで駆動されるＴＦＴアレイ基板として、
ベース基板と、
前記ベース基板上に形成され、前記完全駆動モードで駆動する際に動作する主表示部と、
前記ベース基板上に形成され、前記待機モードで駆動する際に動作する副表示部と、
前記ベース基板に直接形成され前記主表示部に第１ゲート信号を提供する駆動回路部と、
前記ベース基板に実装され前記副表示部に第２ゲート信号を提供する駆動チップと、
を含むことを特徴とするＴＦＴアレイ基板。
【請求項７】
前記主表示部は、前記表示部より解像度の高いことを特徴とする請求項６記載のＴＦＴアレイ基板。
【請求項８】
前記駆動回路部は、非晶質シリコン薄膜トランジスタを含むことを特徴とする請求項６記載のＴＦＴアレイ基板。
【請求項９】
前記ＴＦＴアレイ基板は、前記表示部の一側面の少なくとも一部分に沿って形成され、前記駆動チップからのゲート駆動信号を前記副表示部に伝達する信号配線をさらに含み、
前記駆動回路部は、前記表示部の他側面の少なくとも一部分に沿って形成されることを特徴とする請求項６記載のＴＦＴアレイ基板。
【請求項１０】
前記副表示部は、前記主表示部より開口率の高いことを特徴とする請求項６記載のＴＦＴアレイ基板。
【請求項１１】
前記副表示部は、前記主表示部より面積の広いことを特徴とする請求項６記載のＴＦＴアレイ基板。
【請求項１２】
複数の領域に分割される表示部と、
前記表示部を取り囲んだ周辺部と、
前記周辺部に形成され前記複数の表示部のうち少なくとも１つの表示部にゲート信号を提供する非晶質シリコン薄膜トランジスタを含む駆動回路部と、
を含むことを特徴とするＴＦＴアレイ基板。
【請求項１３】
前記表示部は高解像度部と低解像度部を含む複数の領域に分割され、
前記駆動回路部は前記高解像度部に第１ゲート信号を提供することを特徴とする請求項１２記載のＴＦＴアレイ基板。
【請求項１４】
前記ＴＦＴアレイ基板は、
前記周辺部に実装され低解像度部に第２ゲート信号を提供する駆動チップと、
前記表示部の一側面の少なくとも一部分に沿って形成され前記駆動チップからのゲート駆動信号を前記副表示部に伝達する信号配線と、
をさらに含み、前記駆動回路部は前記表示部の他側面の少なくとも一部分に沿って形成されたことを特徴とする請求項１３記載のＴＦＴアレイ基板。
【請求項１５】
前記表示部は、完全駆動モードで駆動する際の画像を表示する主表示部と、待機モードで駆動する際の画像を表示する副表示部を含む複数の領域に分割され、前記駆動回路部は前記主表示部に第１ゲート信号を提供することを特徴とする請求項１２記載のＴＦＴアレイ基板。
【請求項１６】
前記ＴＦＴアレイ基板は、
前記周辺部に実装され副表示部に第２ゲート信号を提供する駆動チップと、
前記表示部の一側面の少なくとも一部分に沿って形成され前記駆動チップからのゲート駆動信号を前記副表示部に伝達する信号配線と、
をさらに含み、前記駆動回路部は前記表示部の他側面の少なくとも一部分に沿って形成されることを特徴とする請求項１５記載のＴＦＴアレイ基板。
【請求項１７】
表示部と、前記表示部を取り囲んだ周辺部とからなるＴＦＴアレイ基板であって、
前記表示部は複数の領域に分割され、
前記複数の領域に分割された表示部のうちいずれか１つの領域に第１ゲート信号を提供するように前記周辺部の前記ＴＦＴアレイ基板上に直接形成された駆動回路部を含むことを特徴とするＴＦＴアレイ基板。
【請求項１８】
前記表示部は高解像度部と低解像度部を含む複数の領域に分割され、前記駆動回路部は前記高解像度部に前記第１ゲート信号を提供することを特徴とする請求項１７記載のＴＦＴアレイ基板。
【請求項１９】
前記ＴＦＴアレイ基板は、
前記周辺部に実装され低解像度部に第２ゲート信号を提供する駆動チップと、
前記表示部の一側面の少なくとも一部分に沿って形成され前記駆動チップからのゲート駆動信号を前記副表示部に伝達する信号配線と、
をさらに含み、前記駆動回路部は前記表示部の他側面の少なくとも一部分に沿って形成されることを特徴とする請求項１８記載のＴＦＴアレイ基板。
【請求項２０】
前記表示部は完全駆動モードで駆動する際に動作する主表示部と待機モードで駆動する際に動作する副表示部を含む複数の領域に分割され、前記駆動回路部は前記主表示部に前記第１ゲート信号を提供することを特徴とする請求項１７記載のＴＦＴアレイ基板。
【請求項２１】
前記ＴＦＴアレイ基板は、
前記周辺部に形成され副表示部に第２ゲート信号を提供する駆動チップと、
前記表示部の一側面の少なくとも一部分に沿って形成され前記駆動チップからのゲート駆動信号を前記副表示部に伝達する信号配線と、
をさらに含み、前記駆動回路部は、前記表示部の他側面の少なくとも一部分に沿って形成されることを特徴とする請求項２０記載のＴＦＴアレイ基板。
【請求項２２】
前記駆動回路部は、非晶質シリコン薄膜トランジスタを含むことを特徴とする請求項１７記載のＴＦＴアレイ基板。
【請求項２３】
それぞれ第１及び第２画像を表示するための第１表示部及び第２表示部を含む表示部が形成された基板と、
前記第１表示部に第１ゲート信号を提供する駆動チップと、
前記第１及び第２表示部の一側面の少なくとも一部分に沿って形成され前記駆動チップからの前記第１ゲート信号を前記第１表示部に伝達する信号配線と、
前記表示部の他側面の少なくとも一部分に沿って形成され前記第２表示部に第２ゲート信号を提供する駆動回路部と、
を含むことを特徴とするＴＦＴアレイ基板。
【請求項２４】
前記駆動回路部は、非晶質シリコン薄膜トランジスタを含むことを特徴とする請求項２３記載のＴＦＴアレイ基板。
【請求項２５】
前記第１表示部は、前記第２表示部より解像度が低いことを特徴とする請求項２３記載のＴＦＴアレイ基板。
【請求項２６】
前記第１表示部は、前記第２表示部より開口率が大きいことを特徴とする請求項２３記載のＴＦＴアレイ基板。
【請求項２７】
第１表示部と第２表示部に区画された表示部と、
前記表示部を取り囲んだ周辺部と、
前記第１表示部と隣接した前記周辺部に形成され前記第１表示部に第１ゲート信号を提供する第１駆動回路部と、
第２表示部と隣接した前記周辺部に形成され、前記第２表示部に第２ゲート信号を提供する第２駆動回路部と、
を含むことを特徴とするＴＦＴアレイ基板。
【請求項２８】
前記第１及び第２駆動回路部は、非晶質シリコン薄膜トランジスタを含むことを特徴とする請求項２７記載のＴＦＴアレイ基板。
【請求項２９】
前記第１表示部の解像度は、前記第２表示部の解像度に比べて高いことを特徴とする請求項２７記載のＴＦＴアレイ基板。
【請求項３０】
前記第１表示部には前記ゲート信号が提供されるゲートラインが形成され、
前記第１駆動回路部は、
前記ゲートラインのうち奇数番目のゲートラインに前記第１ゲート信号を提供する第１ゲート駆動部と、
前記ゲートラインのうち偶数番目ゲートラインに前記第１ゲート信号を提供する第２ゲート駆動部と、
を含むことを特徴とする請求項２７記載のＴＦＴアレイ基板。
【請求項３１】
前記第１ゲート駆動部は前記周辺部のうち第１周辺領域に形成され、前記第２ゲート駆動部は前記表示部を基準にして前記第１周辺領域と対向する第２周辺領域に形成されることを特徴とする請求項３０記載のＴＦＴアレイ基板。
【請求項３２】
前記第２表示部には前記ゲート信号が提供されるゲートラインが形成され、
前記第２駆動回路部は、
前記ゲートラインのうち奇数番目のゲートラインに前記第２ゲート信号を提供する第３ゲート駆動部と、
前記ゲートラインのうち偶数番目のゲートラインに前記第２ゲート信号を提供する第４ゲート駆動部と、
を含むことを特徴とする請求項２７記載のＴＦＴアレイ基板。
【請求項３３】
前記第３ゲート駆動部は前記周辺部のうちの第１周辺領域に形成され、前記第４ゲート駆動部は前記第１周辺領域と対向する第２周辺領域に形成されることを特徴とする請求項３２記載のＴＦＴアレイ基板。
【請求項３４】
複数のゲート配線及びデータ配線によってマトリックス形態に配列され定義される複数の画素部と、前記各画素部に前記ゲート配線及びデータ配線から延長され形成された薄膜トランジスタとを含むＴＦＴアレイ基板と、
前記ＴＦＴアレイ基板に対向して結合される対向基板と、
前記ＴＦＴアレイ基板と前記対向基板との間に介在された液晶からなる液晶表示パネルと、を含む液晶表示装置として、
前記ＴＦＴアレイ基板は複数の領域に分割される表示部と、前記表示部を取り囲んだ周辺部と、前記周辺部に形成され前記複数の表示部のうち少なくとも１つの表示部に第１ゲート信号を提供し前記ＴＦＴアレイ基板に直接形成された駆動回路部と、
を含むことを特徴とする液晶表示装置。
【請求項３５】
前記液晶表示装置は、光の一部を反射し一部は透過する選択反射フィルムをさらに含むことを特徴とする請求項３４記載の液晶表示装置。
【請求項３６】
前記駆動回路部は、非晶質シリコン薄膜トランジスタを含むことを特徴とする請求項３４記載の液晶表示装置。
【請求項３７】
前記表示部は高解像度部と低解像度部とを含む複数の領域に分割され、
前記駆動回路部は前記高解像度部に前記第１ゲート信号を提供することを特徴とする請求項３４記載の液晶表示装置。
【請求項３８】
前記低解像度部は、前記高解像度部より開口率の大きいことを特徴とする請求項３７記載の液晶表示装置。
【請求項３９】
前記ＴＦＴアレイ基板は、
前記周辺部に実装され低解像度部に第２ゲート信号を提供する駆動チップと、
前記表示部の一側面の少なくとも一部分に沿って形成され前記駆動チップからのゲート駆動信号を前記低解像度部に伝達する信号配線と、
をさらに含み、前記駆動回路部は前記表示部の他側面の少なくとも一部分に沿って形成されることを特徴とする請求項３７記載の液晶表示装置。
【請求項４０】
前記表示部は、完全駆動モードで駆動する際に画像を表示する主表示部と待機モードで駆動する際に画像を表示する副表示部を含む複数の領域に分割され、前記駆動回路部は前記主表示部に第１ゲート信号を提供することを特徴とする請求項３４記載の液晶表示装置。
【請求項４１】
前記ＴＦＴアレイ基板は、
前記周辺部に実装され副表示部に第２ゲート信号を提供する駆動チップと、
前記表示部の一側面の少なくとも一部分に沿って形成され、前記駆動チップからのゲート駆動信号を前記副表示部に伝達する信号配線と、
をさらに含み、前記駆動回路部は前記表示部の他側面の少なくとも一部分に沿って形成されることを特徴とする請求項４０記載の液晶表示装置。
【請求項４２】
表示部、及び前記表示部を取り囲んだ周辺部に区画され前記表示部にゲート信号を提供する複数の駆動回路部が前記周辺部に形成されたＴＦＴアレイ基板と、前記アレイ基板と対向して結合される対向基板と、前記２つの基板の間に介在する液晶層とを具備した液晶表示パネルと、
前記駆動回路部にゲート駆動信号をそれぞれ提供する駆動チップと、
を含むことを特徴とする液晶表示装置。
【請求項４３】
前記駆動回路部は、非晶質シリコン薄膜トランジスタを含むことを特徴とする請求項４２記載の液晶表示装置。
【請求項４４】
前記表示部は、
高解像度を有する第１表示部と、
前記第１表示部に比べて低解像度を有する第２表示部と、
を含むことを特徴とする請求項４２記載の液晶表示装置。
【請求項４５】
前記駆動チップは、前記第１及び第２表示部を駆動させる駆動モードと、前記第１表示部を非駆動させ前記第２表示部を駆動させる待機モードと、を有することを特徴とする請求項４４記載の液晶表示装置。
【請求項４６】
前記駆動モードは、前記第１表示部にメイン画像を表示し、前記第２表示部に待機画像を表示することを特徴とする請求項４５記載の液晶表示装置。
【請求項４７】
前記駆動モードは、前記第１表示部と第２表示部にメイン画像を表示することを特徴とする請求項４５記載の液晶表示装置。
【請求項４８】
前記待機モードは、前記第２表示部に待機画像を表示することを特徴とする請求項４５記載の液晶表示装置。
【請求項４９】
前記駆動回路部は、
前記第１表示部と隣接した前記周辺部に形成され前記第１表示部に形成されたゲートラインに第１ゲート信号を提供する第１駆動回路部と、
前記第２表示部と隣接した前記周辺部に形成され前記第２表示部に形成されたゲートラインに第２ゲート信号を提供する第２駆動回路部と、
を含むことを特徴とする請求項４２記載の液晶表示装置。
【請求項５０】
前記第１駆動回路部は、
前記ゲートラインのうち奇数番目のゲートラインに前記第１ゲート信号を提供する第１ゲート駆動部と、
前記ゲートラインのうち偶数番目ゲートラインに前記第１ゲート信号を提供する第２ゲート駆動部と、
を含むことを特徴とする請求項４９記載の液晶表示装置。
【請求項５１】
前記第２駆動回路部は、
前記ゲートラインのうち奇数番目ゲートラインに前記第２ゲート信号を提供する第３ゲート駆動部と、
前記ゲートラインのうち偶数番目のゲートラインに前記第２ゲート信号を提供する第４ゲート駆動部と、
を含むことを特徴とする請求項４９記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ表示パネル及びそれを用いた液晶表示装置に関し、特に、消費電力の節減のための薄膜トランジスタ表示パネル及びそれを用いた液晶表示装置に関する。
【背景技術】
【０００２】
一般的に、液晶表示装置は電界生成電極備える２つの基板とその間にある誘電率異方性を有する液晶層を含む。電界生成電極に電圧を印加して液晶層に電気場を生成し、この電気場の強度を調節することで液晶層を通過する光の透過率を調節して所望する画像を得る。
この際の光は、別途設けられる人工光源により提供される光を用いることができ、また自然光を用いることもできる。
【０００３】
液晶表示装置用人工光源、即ち、バックライトアセンブリ装置は光源としてＣＣＦＬ（cold  cathode  fluorescent  lamp）やＥＥＦＬ（external  electrode  fluorescent）などのような幾つかの蛍光ランプを使用するか複数個の発光ダイオードを使用する。
ところで、バックライトが消費する電力は液晶表示装置の全体消費電力の相当部分を占める。従って、液晶表示装置の消費電力を低くするためにはバックライトの電力効率を高めるかその使用時間を短縮することが望ましい。
【０００４】
特に、携帯電話などの携帯用表示機器の場合、電源として電池を使用することから電源の供給量に限界があり、従って、携帯用表示機器に使用される液晶表示装置の電力消耗を減少させ、携帯用機器の使用時間を延長するための方案が必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は前記のような課題を解決するために案出されたもので、消費電力を節減することができるＴＦＴアレイ基板を提供することにある。
本発明の他の目的は前記基板を採用する液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
このような技術的課題を実現するための本発明の一実施例によるＴＦＴアレイ基板は、表示部、周辺部、駆動回路部及び駆動チップを含む。前記表示部は高解像度部と低解像度部を含む。前記周辺部は前記表示部を取り囲む。前記駆動回路部は前記周辺部に形成され前記高解像度部に第１ゲート信号を提供する。前記駆動チップは前記周辺部に実装され前記低解像度部に第２ゲート信号を提供する。
【０００７】
本発明の他の実施例によるＴＦＴアレイ基板は、完全駆動モードと待機モードで駆動される。前記ＴＦＴアレイ基板は、ベース基板、主表示部、副表示部、駆動回路部、及び駆動チップを含む。前記主表示部は前記ベース基板上に形成され、前記完全駆動モードで駆動する際に動作する。前記副表示部は前記ベース基板上に形成され、前記待機モードで駆動する際に動作する。前記駆動回路部は前記ベース基板に直接形成され前記主表示部に第１ゲート信号を提供する。前記駆動チップは前記ベース基板に実装され前記副表示部に第２ゲート信号を提供する。
【０００８】
本発明のさらに他の実施例によるＴＦＴアレイ基板は、表示部、周辺部及び駆動回路部を含む。前記表示部は複数の領域に分割される。前記周辺部は前記表示部を取り囲む。前記駆動回路部は前記周辺部に形成され前記複数の表示部のうち少なくとも１つの表示部にゲート信号を提供する非晶質シリコン薄膜トランジスタを含む。
本発明のさらに他の実施例によるＴＦＴアレイ基板は、表示部と前記表示部を取り囲んだ周辺部とからなるＴＦＴアレイ基板として、前記表示部は複数の領域に分割され、前記複数の領域に分割された表示部のうちいずれか１つの領域に第１ゲート信号を提供するように前記周辺部の前記ＴＦＴアレイ基板上に直接形成された駆動回路部を含むことを特徴とする。
【０００９】
本発明のさらにまたの実施例によるＴＦＴアレイ基板は、基板、駆動チップ、信号配線及び駆動回路線を含む。前記基板はそれぞれ第１及び第２画像を表示するための第１表示部及び第２表示部を含む表示部が形成される。前記駆動チップは前記第１表示部に第１ゲート信号を提供する。前記信号配線は第１及び第２表示部の一側面の少なくとも一部分に沿って形成され前記駆動チップからの前記第１ゲート信号を前記第１表示部に伝達する。前記駆動回路部は  前記表示部の他側面の少なくとも一部分に沿って形成され前記第２表示部に第２ゲート信号を提供する。
【００１０】
本発明のさらに他の実施例によるＴＦＴアレイ基板は、表示部、周辺部、第１駆動回路部、及び第２駆動回路部を含む。前記表示部は第１表示部と第２表示部に区画される。前記周辺部は前記表示部を取り囲こむ。前記第１駆動回路部は前記第１表示部と隣接した前記周辺部に形成され前記第１表示部に第１ゲート信号を提供する。前記第２駆動回路部は第２表示部と隣接した前記周辺部に形成され前記第２表示部に第２ゲート信号を提供する。
【００１１】
本発明の一実施例による液晶表示装置はＴＦＴアレイ基板、対向基板及び液晶層を含む。前記ＴＦＴアレイ基板は複数のゲート配線及びデータ配線によってマトリックス形態に配列され定義される複数の画素部と、前記各画素部に前記ゲート配線及びデータ配線から延長され形成された薄膜トランジスタとを含む。前記対向基板は前記ＴＦＴアレイ基板に対向して結合される。前記液晶層は前記ＴＦＴアレイ基板と前記対向基板との間に介在される。前記ＴＦＴアレイ基板は複数の領域に分割される表示部と、前記表示部を取り囲んだ周辺部と、前記周辺部に形成され前記複数の表示部のうち少なくとも１つの表示部に第１ゲート信号を提供し前記ＴＦＴアレイ基板に直接形成された駆動回路部とを含む。
【００１２】
本発明の他の実施例による液晶表示装置は、液晶表示パネル及び駆動チップを含む。 前記液晶表示パネルは表示部と前記表示部を取り囲んだ周辺部に区画され、前記表示部にゲート信号を提供する複数の駆動回路部が前記周辺部に形成されたＴＦＴアレイ基板と、前記アレイ基板と対向して結合される対向基板と、前記２つの基板の間に介在された液晶層とを具備する。前記駆動チップは前記駆動回路部にゲート駆動信号をそれぞれ提供する。
【００１３】
前記した本発明によるＴＦＴアレイ基板及び液晶表示装置によると、表示装置が主要画像を表示しない場合にも使用者に前記必要な情報を表示することができ、全体表示パネルを駆動する場合に比べて電力消耗量を大きく低減することができるという効果がある。また、常時情報を表示する領域は電力消耗量の少ない駆動チップに実装された回路を通じて印加し、必要な場合のみにオンされ主要画像を表示する領域には、薄膜トランジスタの形態で基板に直接形成された駆動回路部を介して駆動信号を印加することで、駆動チップサイズを縮小し経済的な効果を得ることができ、同時に電力消費を削減することができるという長所を有する。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照して、本発明の好ましい実施形態をより詳細に説明する。
図面において、複数の層及び領域を明確に表現するために厚さを拡大して示した。明細書全体を通じて類似する部分に対しては同一の図面番号を付与した。
図１は本発明の第１実施例によるＴＦＴアレイ基板を示した平面図である。
図１に示すように、ＴＦＴアレイ基板１００は表示部１１０と表示部１１０を取り囲む周辺部１２０及び表示部１１０に隣接したゲート駆動回路部１４０で構成されており、さらに表示部１１０は主表示部１１２と副表示部１１４とを備えている。表示部１１０は２つ以上の複数の表示部を含むことができる。ＴＦＴアレイ基板１００の周辺部１２０の一側には、駆動チップ１３０が実装され、主表示部１１２の一側にゲート駆動回路部１４０がＴＦＴアレイ基板１００上に直接形成される。このように、一部ゲート駆動回路を基板上に直接形成することにより、全てのゲート駆動回路を駆動チップに実装する場合に比べて、チップサイズを大幅に減少することができ、チップ単価を大きくに低減することができる。
【００１５】
主表示部１１２は、携帯電話のような表示装置としてＴＦＴアレイ基板１００が採用されたような場合に、このような表示装置に正常に画像を表示するための完全駆動モードで駆動する際の主要表示部として機能させることができる。副表示部１１４は、表示装置の主表示部１１２がオフされるかまたは電力節約のために暗く表示される待機モードで駆動する際に、日付及び時刻、電波及び感度の表示、電池の残余量などのような情報を表示するインジケータ（indicator）領域として機能させることができる。このような表示部１１４は必要に応じて完全駆動モードで駆動する際にも画像を表示するように構成することもできる。
【００１６】
駆動チップ１３０は表示部１１０に画像を表示するために必要なデータ信号を提供し、主表示部１１２にゲート信号を提供するゲート駆動回路部１４０にクロック信号のようなゲート駆動信号を提供し、また、副表示部１１４に信号配線１５０を介してゲート信号を提供するように構成できる。ゲート駆動回路部１４０は、ＴＦＴアレイ基板１００上に薄膜トランジスタ（図示せず）を形成して構成することができる。薄膜トランジスタは、非晶質シリコン薄膜トランジスタまたは多結晶シリコン薄膜トランジスタで具現することができる。このように、ＴＦＴアレイ基板１００上に薄膜トランジスタを形成することでゲート駆動回路部１４０を構成する場合、駆動チップ内にゲート駆動回路を構成する場合に比べて駆動チップのサイズを減少することができ、原価節減効果が大きいという長所がある。主表示部１１２及び副表示部１１４のゲート駆動回路全部を前述したようにＴＦＴアレイ基板１００上に直接形成することもできるが、ＴＦＴアレイ基板１００上に直接形成されたゲート駆動回路は、駆動チップで構成した場合より電力消費が多少多くなるので、比較的画像表示時間の短い主表示部１１２のゲート駆動回路部１４０はＴＦＴアレイ基板１００上に直接形成し、比較的画像表示時間の長い副表示部１１４のゲート駆動回路部（図示せず）を駆動チップ１３０で構成することにより、駆動チップ１３０のサイズと消費電力を減少することができる。
【００１７】
このような構造の表示パネルにおいて、副表示部１１４のみに画像を表示する場合には、駆動チップ１３０の副表示部１１４を駆動するためのゲート駆動回路のみに動作信号を供給し、主表示部１１２を駆動するためのゲート駆動回路１４０には動作信号を供給しないように構成することもできる。このとき、データ信号は副表示部１１４まで延長されているデータ線（図示せず）のみに必要な画像信号を供給し、主表示部１１２には信号を供給しないかあるいはオフ信号を供給するように構成でき、または主表示部１１２にも正常に駆動信号を供給するように構成することもできる。
【００１８】
図２は本発明の第２実施例によるＴＦＴアレイ基板を示した平面図である。
図２に示すように、ＴＦＴアレイ基板２００は表示部２１０、表示部２１０の周囲を取り囲む周辺部２２０及び表示部２１０に隣接して配置されたゲート駆動回路部２４０で構成される。表示部２１０は２つ以上の複数の表示領域を含むことができ、各表示部はそれぞれ異なる解像度、即ち、それぞれ異なる大きさの画素を有することができる。図２に示す表示部２１０は、高解像度部２１２と低解像度部２１４の２つの表示領域で構成される。ＴＦＴアレイ基板２００の周辺部２２０の一側には駆動チップ２３０が実装され、主表示部２１２一側にゲート駆動回路部２４０がＴＦＴアレイ基板２００上に直接形成することができる。
【００１９】
高解像度部２１２と低解像度部２１４との画素面積の比率は、必要とされる解像度に従って適宜設定され、たとえば図示した例では、低解像度部２１４の画素の面積が高解像度領域の画素面積の４倍になるように形成されている。低解像度部２１４は、図１の副表示部１１４のように日付及び時刻、アンテナ感度などの整形化された画像を表示する部分で、解像度が低くても表示に支障の少ないインジケータ領域として用いることができる。高解像度部２１２は、図１の主表示部１１０のように整形化されていない多様な画像を表示する領域で、より精密な表示が要求される画像を表示する主要表示部で用いられる。
【００２０】
図１で説明したのと同様に、図２に示すＴＦＴアレイ基板においても、駆動チップ２３０が表示部２１０に画像を表示するために必要なデータ信号を提供し、高解像度部２１２にゲート信号を提供するゲート駆動回路部２４０にクロック信号のようなゲート駆動信号を提供し、また、低解像度部２１４に信号配線２５０を介してゲート信号を提供するように構成できる。この際、低解像度部２１４に画像を表示する時間が長いことが想定されることからこの低解像度部２１４にゲート信号を提供する駆動回路部を駆動チップ２３０内に構成することができる。また、高解像度部２１２に画像を表示する時間は低解像度部２１４に比べて短くなることが想定されることから、この高解像度部２１２にゲート信号を提供するゲート駆動回路部２４０として、ＴＦＴアレイ基板２００上に薄膜トランジスタ（図示せず）を直接形成して構成することができる。
【００２１】
ＴＦＴアレイ基板２００には、高解像度領域ゲート線２１６ａと低解像度領域ゲート線２１６ｂが形成されており、高解像度領域ゲート線２１６ａ及び低解像度領域ゲート線２１６ｂのいずれにも電気絶縁状態で交差する偶数番目データ線２１８ｂと高解像度領域ゲート線２１６ａとのみ電気絶縁状態で交差する奇数データ線２１８ａが形成されている。ここで、低解像度領域ゲート線２１８ｂの間の間隔は高解像度領域ゲート線２１６ａの間の間隔の２倍にすることができる。
【００２２】
このような構造の表示パネルで低解像度部２１４のみに画像を表示しようとする場合には、駆動チップ２３０の低解像度部を駆動するゲート駆動回路のみに動作信号を供給し、高解像度部を駆動するゲート駆動回路２４０には動作信号を供給しないように構成できる。この際、データ信号は低解像度部まで延長されている偶数番目データ線２１８ｂのみに必要な画像信号を供給し、高解像度領域には信号を供給しないかオフ信号を供給するように構成でき、または高解像度領域にも正常な駆動信号を供給するように構成することもできる。
【００２３】
図３は本発明の第２実施例によるＴＦＴアレイ基板の高解像度部と低解像度部との画素面積を比較した平面図である。
図３の右側に示すような低解像度部（図２の低解像度部２１４）の画素（Ｂ）は、図３左側に示す高解像度部（図２高解像度部２１２）の画素（Ａ）に比べて占有する面積が大きく、低解像度部及び高解像度部におけるゲート線３１６及びデータ線３１８などの配線や薄膜トランジスタ（ＴＦＴ）の大きさを同一に設計すると、低解像度部の開口率を高解像度部に比べてずっと高くすることができる。ここで、開口率というのは、表示部の全ての画素に対する光の透過または反射を制御する領域の面積比率を意味する。表示装置のバックライトの光源をターンオフ状態にして、外部光の光反射を用いて表示する場合に、前述したように開口率の増加に伴って光利用効率が増加して表示品質を向上することができる。図２及び図３に示すような本発明の実施例においては、低解像度部の画素面積を高解像度部の２×２行列に属する画素４個を合計した面積としているが、低解像度部の画素面積は必要に応じて増減可能であることは前述した通りである。
【００２４】
図４は本発明の第３実施例によるＴＦＴアレイ基板を示した平面図である。図５は本発明の第４実施例によるＴＦＴアレイ基板を示した平面図である。
図４に示すように、高解像度部４１２に隣接した周辺部４２０に駆動チップ４３０を形成し、駆動チップ４３０が位置していない高解像度部４１２の一側に高解像度部４１２のゲート駆動回路部４４０を形成し、他側に駆動チップ４３０から延長され低解像度部４１４にゲート信号を伝送する信号配線４５０を形成している。
【００２５】
または、図５に示すように、低解像度部５１４に隣接した周辺部５２０に駆動チップ５３０を形成し、駆動チップ５３０が位置していない高解像度部５１２の一側に高解像度部５１２のゲート駆動回路部５４０を形成し、他側に駆動チップ５３０から延長され低解像度部５１４にゲート信号を伝送する信号配線５５０を形成することができる。
図６は本発明の第５実施例によるＴＦＴアレイ基板を概略的に示した平面図である。
【００２６】
図６に示すように、本発明に一実施例によるＴＦＴアレイ基板６００は表示部６１０、周辺部６２０、第１駆動回路部６３０及び第２駆動回路部６４０を含む。また、ＴＦＴアレイ基板６００上の第１駆動回路部６３０及び第２駆動回路部６４０に、ゲート駆動信号を提供する駆動チップ２００を実装するように構成することもできる。
表示部６１０は第１表示部６１１と第２表示部６１２を含む。本発明の一実施例において、表示部６１０は２つの表示部６１１、６１２で区画する例を示しているが、これに限定されることなく２つ以上の複数の表示部を含むように構成することもできる。
【００２７】
まず、第１表示領域６１１は、第１〜第ｐゲートライン（ＧＬ１〜ＧＬｐ）及びこれと交差する第１〜第ｎデータライン（ＤＬ１〜ＤＬｍ）によってマトリックス形態に形成され定義される複数の画素部（ＰＡ）をメイン表示領域として含み、各画素部（ＰＡ）にはゲートライン（ＧＬ１〜ＧＬｐ）及びデータライン（ＤＬ１〜ＤＬｍ）から延長され形成される複数の薄膜トランジスタを含む。
【００２８】
このような、第１表示部６１１は、たとえばモバイルフォンの表示装置としてＴＦＴアレイ基板６００が採用された場合に、この表示装置に通常の画像を表示する駆動モードで駆動する際のメイン画像を表示する主表示部の機能を遂行する。
第２表示部６１２は、第ｐ＋１〜第ｎゲートライン（ＧＬｐ＋１〜ＧＬｎ）及びこれと交差する第１〜第ｎデータライン（ＤＬ１〜ＤＬｍ）によってマトリックス形態に形成され定義される複数の画素部（ＰＡ）をサブ表示部として含み、各画素部（ＰＡ）はゲートライン（ＧＬｐ＋１〜ＧＬｎ）及びデータライン（ＤＬ１〜ＤＬｎ）から延長され形成される複数の薄膜トランジスタを含む。
【００２９】
このような、第２表示部６１２は、たとえばモバイルフォンの表示装置としてＴＦＴアレイ基板６００が採用された場合に、日付及び時刻、電波感度の表示、電池の残余量のような待機画像を表示する副表示部の機能を実施する。
従って、第２表示部６１２は、待機画像のみを表示する待機モードにおいてのみ駆動するように構成することができ、また、メイン画像が表示される駆動モードの際にも待機画像を表示するように構成することもできる。この際、第１表示部６１１の解像度は第２表示部６１２の解像度に比べて高い解像度を有するように構成できる。即ち、第１表示部６１１は高解像度領域で構成し、第２表示部６１２は低解像度領域で構成することができる。
【００３０】
ここで、駆動モードの際に第２表示部６１２に待機画像を表示するように構成することもでき、第１表示部６１１と一体にメイン画像を表示するように構成することもできる。
周辺部６２０は表示部６１０を取り囲む第１〜第４周辺領域（ＳＡ１〜ＳＡ４）で構成される。
第１駆動回路部６３０は、周辺部６２０のうち第１周辺領域（ＳＡ１）に形成され、駆動チップ２００から提供されるクロック信号などのようなゲート駆動信号に応答して第１ゲート信号を第１〜第ｐゲートラインに順に提供する。
【００３１】
第２駆動回路部６４０は、周辺部６２０のうち第１周辺領域（ＳＡ１）と対向する第２周辺領域（ＳＡ２）に形成され、駆動チップ２００から提供されるクロック信号などのようなゲート駆動信号に応答して、第２ゲート信号を第ｐ＋１〜第ｎゲートラインに順に提供する。
このような構成とするために、第１及び第２駆動回路部６３０、６４０はそれぞれ第１及び第２周辺領域（ＳＡ１、ＳＡ２）上にＴＦＴ（図示せず）を形成することができる。第１及び第２駆動回路部６３０、６４０に含まれるＴＦＴは非晶質シリコンＴＦＴまたは多結晶シリコンＴＦＴで具現することができる。
【００３２】
このように第１及び第２駆動回路部６３０、６４０をＴＦＴアレイ基板６００上に形成する場合、駆動チップ２００内に第１及び第２駆動回路部６３０、６４０を形成する場合に比べて、駆動チップ２００のサイズを減少することができ、原価節減効果が大きいという長所がある。
ここで、第１駆動回路部６３０と第２駆動回路部６４０とを、それぞれ第１周辺領域（ＳＡ１）と第２周辺領域（ＳＡ２）に形成することとして示しているが、このような構成に限定されないことは明白である。例えば、第１及び第２駆動回路部６３０、６４０を全て第１または第２周辺領域（ＳＡ１、ＳＡ２）上に形成することもできる。
【００３３】
駆動チップ２００は、周辺部６２０のうちの第３周辺領域（ＳＡ３）に実装され、表示部６１０に画像を表示するために必要なデータ信号を、データライン（ＤＬ１〜ＤＬｍ）に提供し、第１及び第２駆動回路部６３０、６４０を完全駆動モード及び待機モードで駆動するためのゲート駆動信号を提供する。
即ち、駆動チップ２００は、駆動モードにおいて第１及び第２駆動回路部６３０、６４０にゲート駆動信号を出力し、待機モードにおいて第２駆動回路部６４０のみにゲート駆動信号を出力することで、第１及び第２駆動回路部６３０、６４０の動作を制御する。
【００３４】
ここで、駆動チップ２００は、第３周辺領域（ＳＡ３）と対向する第４周辺領域（ＳＡ４）上に実装することもできる。
図７は本発明の第６実施例によるＴＦＴアレイ基板を概略的に示した平面図である。
図７に示すように、本発明の他の実施例によるＴＦＴアレイ基板７００は表示部７１０、周辺部７２０、第１駆動回路部７３０、第２駆動回路部７４０及び駆動チップ７５０を含む。
【００３５】
表示部７１０は、第１表示部７１１と第２表示部７１２を含む。この実施例において、表示部７１０は２つの表示部（７１１、７１２）に区画されることを示しているが、これに限定されるものではなく２つ以上の複数の表示部を含む構成とすることができる。
また、表示部７１０は、図６に示された表示部６１０と実質的に同一に構成することができ、即ち、第１表示部７１１を高解像度部とし、第２表示部７１２を低解像度部とすることができる。従って、図１と重複する詳細な説明は省略する。
【００３６】
周辺部７２０は表示部７１０を取り囲む第１〜第４周辺領域（ＳＡ１、ＳＡ２、ＳＡ３、ＳＡ４）で構成される。
第１駆動回路部７３０は第１ゲート駆動部７３０ａ及び第２ゲート駆動部７３０ｂを含む。
第１ゲート駆動部７３０ａは、周辺部７２０のうちの第１周辺領域（ＳＡ１）に形成され、第２ゲート駆動部７３０ｂは、周辺部７２０のうちの第２周辺領域（ＳＡ２）に形成される。また、これとは反対に第１及び第２ゲート駆動部（７３０ａ、７３０ｂ）をそれぞれ第２及び第１周辺領域（ＳＡ２、ＳＡ１）に形成することもできる。
【００３７】
第１ゲート駆動部７３０ａと第２ゲート駆動部７３０ｂは、駆動チップ７５０から提供されるクロック信号などのようなゲート駆動信号に応答して、第１表示部７１１に形成されるゲートライン（ＧＬ１〜ＧＬｐ）のうち、それぞれ奇数番目ゲートラインと偶数番目ゲートラインに第１ゲート信号を順に提供する。
従って、１つの駆動回路でゲートライン（ＧＬ１〜ＧＬｐ）に第１ゲート信号を提供することにより発生するＲＣディレイなどによる電流の損失を防止することができる。また、１つのゲートラインが活性化される時間を延長することができ、それにより、ゲートライン（ＧＬ１〜ＧＬｐ）それぞれから延長されて形成されたＴＦＴに接続された液晶キャパシタの充電時間を充分に保障して、このような構成を有するＴＦＴアレイ基板を備える液晶表示装置の表示品質を向上することもできる。
【００３８】
第２駆動回路部７４０は第３ゲート駆動部７４０ａ及び第４ゲート駆動部７４０ｂを含む。
第３ゲート駆動部７４０ａは周辺部７２０のうちの第１周辺領域（ＳＡ１）に形成され、第４ゲート駆動部７４０ｂは周辺部７２０のうちの第２周辺領域（ＳＡ２）に形成される。また、これとは反対に第３及び第４ゲート駆動部７４０ａ、７４０ｂをそれぞれ第２及び第１周辺領域（ＳＡ２、ＳＡ１）に形成することもできる。
【００３９】
第３ゲート駆動部７４０ａと第４ゲート駆動部７４０ｂは、駆動チップ７５０から提供されるクロック信号などのようなゲート駆動信号に応答して、第２表示部７１２に形成されるゲートライン（ＧＬｐ＋１〜Ｇｎ）のうちそれぞれ奇数番目ゲートラインと偶数番目ゲートラインに第２ゲート信号を順に提供する。
従って、１つの駆動回路部でゲートライン（ＧＬ１〜ＧＬｐ）に第２ゲート信号を提供することにより発生するＲＣディレイなどによる電流の損失を防止することができる。また、１つのゲートラインが活性化される時間を延長することができ、それにより、ゲートライン（ＧＬｐ＋１〜ＧＬｎ）それぞれから延長されて形成されたＴＦＴに接続された液晶キャパシタの充電時間を充分に保障して、このような構成を有するＴＦＴアレイ基板を備える液晶表示装置の表示品質を向上することもできる。
【００４０】
駆動チップ７５０は周辺部７２０のうちの第３周辺領域（ＳＡ３）に実装され、表示部７１０に画像を表示するために必要なデータ信号を表示部７１０に形成されたデータライン（ＤＬ１〜ＤＬｍ）に提供し、第１及び第２駆動回路部７３０、７４０にゲート駆動信号を提供する。
このとき、ＴＦＴアレイ基板７００の第１及び第２周辺領域（ＳＡ１、ＳＡ２）には、第２駆動回路部７４０にクロック信号などのようなゲート駆動信号を提供するための信号配線７６０をさらに形成することができ、駆動チップ７５０は信号配線７６０と電気的に接続された出力ピンをさらに備える構成とすることができる。
【００４１】
また、駆動チップ７５０は第３周辺領域（ＳＡ３）と対向する第４周辺領域（ＳＡ４）上に実装することもできる。
図８は図１及び図２に示されたゲート駆動回路部を構成するシフトレジスタの構成を示した図面である。また、図９は図８に示されたシフトレジスタの各ステージの具体的な回路の構成を示した等価回路図である。図１０は図８の出力波形を示したタイミング図である。
【００４２】
図８に示すように、ゲート駆動回路１４０、２４０は複数のステージ（ＳＲＣ１〜ＳＲＣｎ＋１）が従属接続された１つのシフトレジスタ６４１で構成することができる。即ち、各ステージの出力端子（ＯＵＴ）を次のステージの入力端子（ＩＮ）に接続することで、各ステージを従属的に接続することができる。シフトレジスタ６４１はゲートライン（ＧＬ１〜ＧＬｎ）に対応するｎ個のステージ（ＳＲＣ１〜ＳＲＣｎ）と１つのダミーステージ（ＳＲＣｎ＋１）で構成される。各ステージは入力端子（ＩＮ）、出力端子（ＯＵＴ）、制御端子（ＣＴ）、クロック信号入力端子（ＣＫ）、第１電源電圧端子（ＶＳＳ）及び第２電源電圧端子（ＶＤＤ）を有する構成とすることができる。
【００４３】
１番目のステージ（ＳＲＣ１）の入力端子（ＩＮ）にはスキャン開始信号（ＳＴ）を入力することができる。
各ステージの出力信号（ＯＵＴ１〜ＯＵＴｎ）は対応する各ゲートライン（ＧＬ１〜ＧＬｎ）に接続される。奇数番目ステージ（ＳＲＣ１、ＳＲＣ３）には第１クロック信号（ＣＫ１）が提供され、偶数番目ステージ（ＳＲＣ２、ＳＲＣ４）には第２クロック信号（ＣＫ２）が提供される。この際、第１クロック信号（ＣＫ１）と第２クロック信号（ＣＫ２）は互いに反対の位相を有するように構成できる。
【００４４】
各ステージ（ＳＲＣ１、ＳＲＣ２、ＳＲＣ３）の各制御端子（ＣＴ）には、次のステージ（ＳＲＣ２、ＳＲＣ３、ＳＲＣ４）の出力信号（ＯＵＴ２、ＯＵＴ３、ＯＵＴ４）が制御信号として入力される。即ち、制御端子（ＣＴ）に入力される制御信号は自身の出力信号のデューティ期間分だけ遅延された信号となる。
従って、各ステージの出力信号が順にアクティブになる区間（ハイ状態）を有するように構成することで、アクティブ区間である出力信号に対応するゲートラインが順に選択される。
【００４５】
図９に示すように、図８に示されたシフトレジスタ６４１の各ステージはプルアップ手段７４２、プルダウン手段７４４、プルアップ駆動手段７４６及びプルダウン駆動手段７４８を含む。
プルアップ手段７４２は、クロック信号入力端子（ＣＫ）にドレインが接続され、第３ノード（Ｎ３）にゲートが接続され、出力端子（ＯＵＴ）にソースが接続された第１ＮＭＯＳトランジスタ（ＮＴ１）で構成することができる。
【００４６】
プルダウン手段７４４は、出力端子（ＯＵＴ）にドレインが接続され、第４ノード（Ｎ４）にゲートが接続され、ソースが第１電源電圧（ＶＳＳ）に接続された第２ＮＭＯＳトランジスタ（ＮＴ２）で構成することができる。
プルアップ駆動手段７４６は、キャパシタ（Ｃ）、第３〜第５ＮＭＯＳトランジスタ（ＮＴ３〜ＮＴ５）で構成される。キャパシタ（Ｃ）は第３ノード（Ｎ３）と出力端子（ＯＵＴ）との間に接続することができ、寄生キャパシタで構成することができる。第３ＮＭＯＳトランジスタ（ＮＴ３）は、第２電源電圧（ＶＤＤ）にドレインが接続され、入力端子（ＩＮ）にゲートが接続され、第３ノード（Ｎ３）にソースが接続されるように構成できる。第４ＮＭＯＳトランジスタ（ＮＴ４）は、第３ノード（Ｎ３）にドレインが接続され、制御端子（ＣＴ）にゲートが接続され、ソースが第１電源電圧（ＶＳＳ）に接続されるように構成できる。第５ＮＭＯＳトランジスタ（ＮＴ５）は、第３ノード（Ｎ３）にドレインが接続され、第４ノード（Ｎ４）にゲートが接続され、ソースが第１電源電圧（ＶＳＳ）に接続されるように構成できる。
【００４７】
この際、第３ＮＭＯＳトランジスタ（ＮＴ３）のサイズは第５ＮＭＯＳトランジスタ（ＮＴ５）のサイズより約２倍程度大きく形成される。
プルダウン駆動手段７４８は、第６及び第７ＮＭＯＳトランジスタ（ＮＴ６、ＮＴ７）で構成される。第６ＮＭＯＳトランジスタ（ＮＴ６）は、第２電源電圧（ＶＤＤ）にドレインとゲートが共通で接続され、第４ノード（Ｎ４）にソースが接続される。第７ＮＭＯＳトランジスタ（ＮＴ７）は、第４ノード（Ｎ４）にドレインが接続され、第３ノード（Ｎ３）にゲートが接続され、ソースが第１電源電圧（ＶＳＳ）に接続されるように構成できる。
【００４８】
この際、第６ＮＭＯＳトランジスタ（ＴＮ６）のサイズは第７ＮＭＯＳトランジスタ（ＮＴ７）のサイズより約１６倍程度大きく形成することができる。
図１０に示すように、第１及び第２クロック信号（ＣＫ１、ＣＫ２）とスキャン開始信号（ＳＴ）がシフトレジスタ６４１に供給されると、１番目のステージ（ＳＲＣ１）ではスキャン開始信号（ＳＴ）の立ち上がりエッジに応答して第１クロック信号（ＣＫ１）のハイレベル区間を所定時間（Ｔｄｒ１）遅延させて出力端子（ＯＵＴ１）に出力信号（ＯＵＴ１）として出力する。
【００４９】
図１１は本発明の一実施例による液晶表示装置の分解斜視図である。
図１１に示すように、本発明の一実施例による液晶表示装置９００は光を用いて画像を表示する液晶表示パネルアセンブリ９６０、光を発生して液晶表示パネルアセンブリに伝達するバックライトアセンブリ９７０、液晶表示パネルアセンブリ９６０とバックライトアセンブリ９７０との間に配置されている選択反射フィルム９７７、液晶表示パネルアセンブリ９６０と選択反射フィルム９７７とバックライトアセンブリ９７０とを収納するモールドフレーム９８０、及びこれらを取り囲んで固定する上部及び下部シャーシ９９１、９９２を含む構成とすることができる。
【００５０】
液晶表示パネルアセンブリ９６０は画像を表示する液晶表示パネル９６１、駆動チップ９３０及び可撓性回路基板９６２を含む構成とすることができる。
液晶表示パネル９６１は、ＴＦＴアレイ基板９６３、ＴＦＴアレイ基板９６３と互いに対向して結合される対向基板９６４及びＴＦＴアレイ基板９６３と対向基板９６４との間に注入された液晶層（図示せず）を含む構成とすることができる。
【００５１】
ＴＦＴアレイ基板９６３は、複数の画素（図示せず）をマトリックス形態で備えている。それぞれの画素は、第１方向に延長されたゲート線（図示せず）、第１方向と直交する第２方向に延長されゲート線と電気絶縁状態で交差するデータ線（図示せず）によって定義され、画素電極を具備するように構成できる。また、各画素にはゲート線、データ線、及び画素電極に接続されている薄膜トランジスタ（図示せず）を形成することができる。また、表示パネルの表示部に含まれる複数の表示領域のうち、少なくとも１つの表示領域にゲート信号を提供するためのゲート駆動回路部を構成する薄膜トランジスタは、表示部の薄膜トランジスタを形成する際に共に形成することができる。表示部及びゲート駆動回路部の薄膜トランジスタは非晶質シリコン層を含んで形成することができ、または、多結晶シリコン層を含んで形成することもできる。
【００５２】
対向基板９６４は白色光を用いて所定の色を発現する  赤色、緑色及び青色フィルタ（図示せず）が薄膜工程によって形成することができ、画素電極と向き合う共通電極が形成することができる。
液晶層の液晶分子は、画素電極及び共通電極に印加される電圧によって再配列されて、バックライトアセンブリ９７０から提供される光の透過率を変化させる。
【００５３】
ＴＦＴアレイ基板９６３の第１端部には、データ線及びゲート線に信号を印加するための駆動チップ９３０が実装される。駆動チップ９３０は図１１に示されたように、データ線用チップとゲート線用チップとが統合された１つのチップとして構成されることができ、または図面に示されてはいないが、データ線用チップとゲート線用チップに分離された２つ以上のチップで構成すことができ、前述したように表示パネルの表示部（図示せず）に含まれた複数の表示部のうち少なくとも１つの領域にゲート信号を提供する駆動回路部が駆動チップ９６０内に集積することができる。駆動チップ９６０はＣＯＧ（chip  on  glass）工程によってＴＦＴアレイ基板９６３上に実装されることができる。
【００５４】
ＴＦＴアレイ基板９６３の第１端部には、駆動チップ９３０を制御するための制御信号を伝達するための可撓性回路基板９６２が取り付けられる。可撓性回路基板９６２には、駆動信号のタイミングを調節するためのタイミングコントローラやデータ信号を貯蔵するためのメモリなどを実装することができる。可撓性回路基板９６２は異方性導電フィルムを媒介にしてＴＦＴアレイ基板９６３上の配線と電気的に接続することができる。
【００５５】
液晶表示パネルアセンブリ９６０の下には液晶表示パネル９６１に均一な光を提供するためのバックライトアセンブリ９７０が設けられる。
バックライトアセンブリ９７０は光を発生する光源９７１、光の経路をガイドするための導光板９７２、導光板９７２から出射した光の輝度を均一にする光学シート９７３、導光板９７２から漏洩した光を反射するための反射板９７４を含む構成とすることができる。
【００５６】
光源９７１は導光板９７２の一側に位置し、光を導光板９７２に提供する。光源９７１としては、ＣＣＦＬ、ＥＥＦＬなどの線形光源を使用するか、電力消費の少ない発光ダイオードを使用することができる。光源９７１の一側には光源９７１を制御するための可撓性回路基板（図示せず）を取り付けることができる。本実施例においては、光源９７１が導光板９７２の一側に配置されているが、必要に応じて導光板９７２の両側に配置することもでき、また液晶表示パネルアセンブリ９６０の下に複数配置することもでき、後者の場合には導光板９７２を省略することもできる。
【００５７】
導光板９７２は必要に応じて画像が表示される液晶表示パネル９６１の表示部に光をガイドするための導光パターン（図示せず）を有する構成とすることができる。
導光板９７２と液晶表示パネル９６１との間には光学シート９７３が配置される。光学シート９７３は、導光板９７２から提供された光の輝度を均一にして液晶表示パネル９６１に提供する。
【００５８】
一方、液晶表示パネルアセンブリ９６０とバックライトアセンブリ９７０との間には、バックライト光源９７１のターンオフ状態において外部光を反射して画像表示することを可能にするための選択反射フィルム９７７を配置することができる。選択反射フィルム９７７は、光の一部を反射し一部を透過する。従って、バックライト光源９７１がオンになっているときは、バックライト光が選択反射フィルム９７１を透過して液晶表示パネル９６１に入射し、表示のために使用される。また、バックライト光源９７１がオフなっているときには、液晶表示パネル９６１を介して入射した外部の光が、選択反射フィルム９７７で反射して再度液晶表示パネル９６１に入射して、表示のために使用される。従って、液晶表示パネル９６１が待機モードで駆動する際に、バックライト光源９７１をターンオフしたままであっても所定の必要な画像情報の表示が可能であり、電力消耗を大きく低減することができる。
【００５９】
モールドフレーム９８０は、反射板９７４、導光板９７２、光学シート９７３及び液晶表示パネル９６１を順に収納する。モールドフレーム９８０は、開口された底面９８１及び底面９８１から延長された側面９８２を含み、合成樹脂材質により形成することができる。
可撓性回路基板９６２は、モールドフレーム９８０の外側壁９８２に沿って折曲される。モールドフレーム９８０の側壁９８２には下部シャーシ９９２と結合するための複数の結合突起９８３を形成することができる。
【００６０】
モールドフレーム９８０は、金属材質からなる下部シャーシ９９２に収納することができる。下部シャーシ９９２は、底板９９３及び底板９９３のエッジから収納空間を形成するように延長された側板９９４を具備する。側板９９４には複数の結合突起９８３に対応する複数の結合溝９９５を形成することができる。
モールドフレーム９８０と下部シャーシ９９２とを結合する際、下部シャーシ９９２の側板９９４が部分的にモールドフレーム９８０の側壁９８２の外側に位置する。複数の結合突起９８３は複数の結合溝９９５に挿入され、モールドフレーム９８０と下部シャーシ９９２とを結合する。この際、モールドフレーム９８０は、液晶表示装置の全体大きさを減少させるために、下部シャーシ９９２の側板９９４と接する部分が部分的に下部シャーシ９９２の側板９９４の厚さ分だけ凹んでいる構成とすることができる。
【００６１】
一方、液晶表示パネル９６１の上部には上部シャーシ９９１が設けられている。上部シャーシ９９１は、画像が表示される表示部が露出するための開口部を備えており、液晶表示パネル９６１の周縁部を覆いながら下部シャーシ９９２と結合する。このことにより、液晶表示パネル９６１は上部シャーシ９９１と下部シャーシ９９２との間に固定することができる。
【産業上の利用可能性】
【００６２】
前述した本発明によるＴＦＴアレイ基板及び液晶表示装置によると、表示装置が主要画像を表示しない場合にも、使用者に常時必要な情報を表示することができ、全体表示パネルを駆動する場合に比べて、電力消耗量を大きく削減することができる効果がある。また、常時情報を表示する領域は電力消耗量の少ない駆動チップに実装された回路を通じて駆動信号を印加し、必要な場合のみにオンされ主要画像を表示する領域には、基板に薄膜トランジスタで直接形成された駆動回路部を介して駆動信号を印加することで、駆動チップサイズを縮小させ経済的な効果を得ることができ、同時に電力消耗を減少することができるという長所がある。
【００６３】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１実施例によるＴＦＴアレイ基板を示した平面図である。
【図２】本発明の第２実施例によるＴＦＴアレイ基板を示した平面図である。
【図３】本発明の第２実施例によるＴＦＴアレイ基板の高解像度部と低解像度領域の画素面積を比較して示した平面図である。
【図４】本発明の第３実施例によるＴＦＴアレイ基板を示した平面図である。
【図５】本発明の第４実施例によるＴＦＴアレイ基板を示した平面図である。
【図６】本発明の第５実施例によるＴＦＴアレイ基板を概略的に示した平面図である。
【図７】本発明の第６実施例によるＴＦＴアレイ基板を概略的に示した平面図である。
【図８】ゲート駆動回路部を構成するシフトレジスタの構成を示したブロック図である。
【図９】図８に示されたシフトレジスタの各ステージの具体的な回路の構成を示した等価回路図である。
【図１０】図８の出力波形を示したタイミング図である。
【図１１】本発明の一実施例による液晶表示装置を示した分解斜視図である。
【符号の説明】
【００６５】
１００、７００      ＴＦＴアレイ基板
１１０、６１０      表示部
１１２      主表示部
１１４      副表示部
１２０、２２０、６２０、７２０      周辺部
１３０      駆動チップ
２００      ＴＦＴアレイ基板
２１０、３１０      表示部
２１２、４１２      高解像度部
２１４、４１４      低解像度部
２４０      ゲート駆動回路部
４３０      駆動チップ
６００      ＴＦＴアレイ基板
６３０      第１駆動回路部
６４０      第２駆動回路部
７３０      第１駆動回路部
７４０      第２駆動回路部
７４２      プルアップ手段
７４４      プルダウン手段
７４６      プルアップ駆動手段
７４８      プルダウン駆動手段
９７２      導光板
９７３      光学シート
９７４      反射板
９８０      モールドフレーム
９６１      液晶表示パネル
９８０      モールドフレーム
９８１      底面
９８２      側面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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