(57)【要約】【課題】多結晶Ｓｉ埋め込みゲートＳｉＣ接合ＦＥＴで、高耐圧と低オン抵抗の両立を図る。【解決手段】ｎ＋−ＳｉＣをドレイン層とし、ｎ＋ドレイン層に接するｎ-−ＳｉＣをドリフト層とする。ｎ-ドリフト層上に形成されたｎ＋−ＳｉＣをソース層とし、ｎ＋ソース層からｎ-ドリフト層の所定深さまでトレンチ溝を形成することでｎ-ドリフト層の一部をチャネル領域とする。こうして、前記トレンチ溝を充填するｐ型多結晶Ｓｉをゲート領域とする接合ＦＥＴにおいて、少なくとも前記チャネル領域の側壁部分がｐ型多結晶Ｓｉゲート領域と酸化膜を介さずに接する。【選択図】図１
2007142015.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型のＳｉＣなるドレイン層と、
前記ドレイン層に接する第一導電型且つ前記ドレイン層より低不純物濃度のＳｉＣなるドリフト層と、
前記ドリフト層の前記ドレイン層が接する面と対抗する面に形成された第一導電型且つ前記ドリフト層より高不純物濃度のＳｉＣなるソース層と、
前記ソース層から前記ドリフト層に到る半導体積層体の所定深さまでに形成した凹部と、
前記凹部を充填し、且つ前記ソース層から前記ドリフト層に到る半導体積層体の両側壁の各々接する第二導電型のＳｉ層と、を有し、
前記第二導電型のＳｉ層がゲート領域であり、
前記ドリフト層内にチャネル領域が構成されることを特徴とする接合型ＦＥＴ。
【請求項２】
前記ゲート領域を構成する第二導電型のＳｉ層が、多結晶Ｓｉ層であることを特徴とする請求項１に記載の接合型ＦＥＴ。
【請求項３】
前記Ｓｉゲート領域は、積層方向に不純物濃度を異にする少なくとも２つの領域を有し、
前記ソース領域の側壁部に接する前記Ｓｉゲート領域は、これ以外の領域に比較して低濃度であり、且つ
前記低濃度のＳｉゲート領域は、その半導体積層体の積層方向の上部に高濃度のＳｉ領域を有することを特徴とする請求項１に記載の接合型ＦＥＴ。
【請求項４】
前記ソース層から前記ドリフト層に到る半導体積層体に接する第二導電型Ｓｉ層の前記ドリフト層側に、第二導電型のＳｉＣ領域を有することを特徴とする請求項１に記載の接合型ＦＥＴ。
【請求項５】
前記ソース層から前記ドリフト層に到る半導体積層体に接する第二導電型Ｓｉ層の前記ドリフト層側に、第二導電型のＳｉＣ領域を有することを特徴とする請求項２に記載の接合型ＦＥＴ。
【請求項６】
前記ソース層から前記ドリフト層に到る半導体積層体に接する第二導電型Ｓｉ層における、前記ドリフト層側及び前記ドリフト層側にＳｉＣの第二導電型領域を有することを特徴とする請求項１に記載の接合型ＦＥＴ。
【請求項７】
前記ソース領域の側壁及び前記Ｓｉゲート領域との間に、絶縁膜を有することを特徴とする請求項１に記載の接合型ＦＥＴ。
【請求項８】
所定基板上に、少なくとも第１及び第２の接合型ＦＥＴを有し、
前記接合型ＦＥＴは、
第一導電型のＳｉＣなるドレイン層と、
前記ドレイン層に接する第一導電型且つ前記ドレイン層より低不純物濃度のＳｉＣなるドリフト層と、
前記ドリフト層の前記ドレイン層が接する面と対抗する面に形成された第一導電型の高濃度ＳｉＣなるソース層と、
前記ソース層から前記ドリフト層に到る半導体積層体の所定深さまでに形成した凹部と、
前記凹部を充填し、且つ前記ソース層から前記ドリフト層に到る半導体積層体の両側壁に各々接する第二導電型のＳｉ層と、を有し、
前記第二導電型のＳｉ層がゲート領域であり、
前記ドリフト層内にチャネル領域が構成された接合型ＦＥＴであり、
且つ、前記第１の接合型ＦＥＴと前記第２の接合型ＦＥＴとは、各接合型ＦＥＴの前記第二導電型のＳｉ層がゲート領域を電気的に接続する金属層を有することを特徴とする接合型ＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合ＦＥＴ（ＪＦＥＴ）及び静電誘導トランジスタ（ＳＩＴ）の構造、並びに製造方法に関するものである。
【背景技術】
【０００２】
シリコンカーバイド（ＳｉＣ）は絶縁破壊電界がＳｉに比べ約１０倍大きいため、耐圧を維持するドリフト層を薄く、且つ高濃度にすることができ、損失を低減できる材料である。ＳｉＣを用いたパワー半導体素子の一つであるＪＦＥＴあるいはＳＩＴの例として、特開２００２-３１４０９６号公報記載の構造がある（特許文献１）。その主要部を図２に示す。図において10はドレイン層であるｎ＋基板、11はｎ-ドリフト層、12はｎ＋ソース領域、14はｐゲート領域、20、21、22はソース/ゲート間を電気的に絶縁するための絶縁膜である。
【０００３】
一般に、ｐゲート領域13はｎ-ドリフト層11へＡｌなどの原子をイオン注入することで形成されるが、ＳｉＣでは不純物の拡散係数が小さく、Ｓｉにおけるような熱拡散の手法を適用できない。このため、深いボックス形状のｐｎ接合を形成するには、注入エネルギーを変える多段注入が必要であり、工程が煩雑であるという難点があった。
【０００４】
この改善策として、図２の例では、ｎ-ドリフト層11にトレンチ溝を形成し、そこにｐ型多結晶Ｓｉを埋め込むことでｐゲート領域14を形成している。これにより多段のイオン注入を用いることなく深いボックス形状を形成できるため、工程の簡略化が可能になっている。
【０００５】
図２の構造のもう一つの特徴は、トレンチ側壁13に酸化膜が形成されていることであり、ｐゲート領域14とのｐｎ接合はトレンチ底部においてのみ形成されていることである。ＪＦＥＴでノーマリオフを実現するには、ゲート電圧が０Ｖの状態で、ｎ+ドレイン10とｎ+ソース12の間が空乏層の拡がりで遮断されている必要がある。そのため、図２ではｎ-ドリフト層11とｎ+ソース12の間に、濃度が、ｎ-ドリフト層11より低いチャネル層14を設け、空乏層を拡がりやすくしている。しかしながら、トレンチ側壁13には酸化膜21があるため、上記空乏層の拡がりはトレンチ底面からのみであるため、例えば600Vの耐圧を実現するには、チャネル層14の濃度を1015cm-3台前半或いはより低濃度に設定する必要があり、オン抵抗が増大する。
【０００６】
【特許文献１】特開２００２-３１４０９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
解決しようとする問題点の骨子は、多結晶Ｓｉ埋め込みゲートを有するＳｉＣ接合ＦＥＴにおいて、高耐圧と低オン抵抗の両立が図れないことである。
【課題を解決するための手段】
【０００８】
本発明は、接合型ＦＥＴにおいて、少なくともチャネル領域のトレンチ側壁と多結晶Ｓｉが酸化膜を介さずに接する構造を採用することを最も主要な特徴とする。
【０００９】
その代表的な構成は、次の通りである。
即ち、第一導電型のＳｉＣなるドレイン層と、前記ドレイン層に接する第一導電型且つ前記ドレイン層より低不純物濃度のＳｉＣなるドリフト層と、前記ドリフト層の前記ドレイン層が接する面と対抗する面に形成された第一導電型且つ前記ドリフト層より高不純物濃度のＳｉＣなるソース層と、前記ソース層から前記ドリフト層に到る半導体積層体の所定深さまでに形成した凹部と、前記凹部を充填し、且つ前記ソース層から前記ドリフト層に到る半導体積層体の両側壁の各々接する第二導電型のＳｉ層と、を有し、前記第二導電型のＳｉ層がゲート領域であり、前記ドリフト層内にチャネル領域が構成されることを特徴とする接合型ＦＥＴである。
【００１０】
実際的な形態では、前記ゲート領域を構成する第二導電型のＳｉ層が、多結晶Ｓｉ層である。
【００１１】
又、前記Ｓｉゲート領域は、積層方向に不純物濃度を異にする少なくとも２つの領域を有し、前記ソース領域の側壁部に接する前記Ｓｉゲート領域は、これ以外の領域に比較して低濃度であり、且つ前記低濃度のＳｉゲート領域は、その半導体積層体の積層方向の上部に高濃度のＳｉ領域を有する形態を採用するが出来る。この形態は、ソース／ゲート耐圧を確保すると共に、ノーマリーオフ性能の向上を図ることが出来る。
【００１２】
高耐圧を確保するに、次の形態も有用である。前記ソース層から前記ドリフト層に到る半導体積層体に接する第二導電型Ｓｉ層の前記ドリフト層側に、第二導電型のＳｉＣ領域を有するものである。
【００１３】
前記ソース層から前記ドリフト層に到る半導体積層体に接する第二導電型Ｓｉ層の前記ドリフト層側に、第二導電型のＳｉＣ領域を有する形態も有用である。更に、前記ソース層から前記ドリフト層に到る半導体積層体に接する第二導電型Ｓｉ層における、前記ドリフト層側及び前記ドリフト層側にＳｉＣの第二導電型領域を有する形態も有用である。又、ソース／ゲート耐圧向上の為、前記ソース領域の側壁及び前記Ｓｉゲート領域との間に、絶縁膜を有する構造は有用である。
【００１４】
本発明のＦＥＴを、一つの基板に複数搭載する際、所定基板上に、第１の接合型ＦＥＴと第２の接合型ＦＥＴとは、各接合型ＦＥＴの前記第二導電型のＳｉ層がゲート領域を金属層で電気的に接続する形態が実際的である。例えば、インバータ回路への適用である。
【発明の効果】
【００１５】
本発明のＪＦＥＴは、チャネル領域の側壁部にｐｎ接合を形成したため、チャネル領域のほぼ全体にわたって空乏層が拡がるようになるので、ノーマリオフ・高耐圧を、チャネル層の濃度をドリフト層より低濃度にすることなく実現できるという利点がある。
【発明を実施するための最良の形態】
【００１６】
高耐圧と低オン抵抗の両立という目的を、トレンチ側壁酸化膜形成ならびにトレンチ底部での選択的酸化膜除去という工程を導入することなく実現した。
【００１７】
＜実施例１＞
図１は、本発明ＪＦＥＴの第１の実施例を示す断面図である。本例の主要構成は次の通りである。ｎ＋−SiC基板10上にｎ−ドリフト層11、ｎ＋ソース層12が積層される。これらのｎ−ドリフト層11及びｎ＋ソース層12の側壁にｐ型多結晶Ｓｉ層が配置され、又ｎ−ドリフト層11の上部には低抵抗コンタクトを形成するためのオーミックシリサイド層であるシリサイド電極33とさらに、ソース電極34が形成され、これよりソースパッド35に接続される。一方、ｎ＋−SiC基板10下面には、低抵抗コンタクトを形成するためのオーミックシリサイド層であるシリサイド電極31を介してドレイン電極32が形成される。又、37はゲート電極である。尚、シリサイド電極33、ソース電極34とゲート電極37は絶縁物層20で絶縁されている。
【００１８】
本実施例の構造の特徴は、ｐ型多結晶Ｓｉ15がトレンチ底部だけでなくトレンチ側壁13の全面においてＳｉＣと接していることである。ドリフト層11の濃度は2.0×1016cm-3、多結晶Ｓｉ15の濃度は1018cm-3-1019cm-3、多結晶Ｓｉに挟まれたチャネルの幅は0.45μmである。チャネル側壁全面にもｐｎ接合を形成したことにより、チャネル全体に空乏層が拡がり、ノーマリオフで600Vを達成できた。
【００１９】
図３Ａより図３Ｆは実施例１のＪＦＥＴを形成するための概略プロセスである。ｎ−層11に酸化膜40上のイオン注入マスク材41をパターニングし、ｎ＋ソース12を形成するために窒素42をイオン注入する（工程ａ：図３Ａ）。酸化膜40とマスク材41を除去後、注入された窒素を活性化するために1700℃で熱処理する。熱処理後、ｎ＋ソース12上に酸化膜などのエッチングマスク材43を形成し、パターニング後、ドライエッチによりトレンチ44を形成する（工程ｂ：図３Ｂ）。トレンチ44をｐ型多結晶Ｓｉ15で埋め込み、平坦化する（工程ｃ：図３Ｃ）。ｎ＋ソース12表面に絶縁分離用の酸化膜20を形成し、ドレインであるｎ＋基板10の表面にドレイン電極となるＮｉ層31を形成する。この後、ｎ＋ソース12表面にコンタクト窓46を形成し、ソース電極となるＮｉ層33を形成する。そして、Ｎｉ層31、33をシリサイド化するため、1000℃で熱処理する（工程ｄ：図３Ｄ）。多結晶Ｓｉ15の酸化膜20にゲートコンタクト窓を形成後、Ａｌ電極を形成し、エッチングにより分離領域47を除去し、ソースＡｌ電極34とゲートＡｌ電極37を形成する（工程ｅ：図３Ｅ）。更に、ソース/ゲート絶縁分離用の絶縁膜22を形成し、引き出し用のソース電極とコンタクトするための窓48を形成する（工程ｆ：図３Ｆ）。最後に図示していないが、引き出し用のソース電極を形成することにより、図１に示した実施例１のＪＦＥＴが完成する。
【００２０】
図４は本発明ＪＦＥＴの第２の実施例を示す断面構造である。実施例１ではトレンチ全体を同一濃度ｐ型多結晶Ｓｉで埋め込んだ。ノーマリオフ性能を向上させるには、埋め込み多結晶Ｓｉは高濃度ある方が望ましい。一方、スイッチング時の誤作動を防ぐには、ノーマリオフであってもゲートに負の電圧を印加できることが望ましく、ソース/ゲート間で数Ｖ以上の耐圧を保証する必要がある。そこで本実施例では、埋め込み多結晶Ｓｉのｎ＋ソース12に触れる側壁部分を低濃度部分16とし、高濃度部分15はチャネル領域側とした。これによりソース/ゲート耐圧を確保でき、且つノーマリオフ性能の向上も可能となった。但し、低濃度多結晶Ｓｉ16に直接電極をコンタクトさせるとコンタクト抵抗が大きくなるため、本実施例では低濃度多結晶Ｓｉ16内に部分的に高濃度のコンタクト領域17を設ける構造とした。尚、図１と同一部位は同一符号で示した。
【００２１】
図５Ａより図５Ｆは、実施例２のＪＦＥＴを形成するための概略プロセスである。前述の図３Ｃの高濃度埋め込み多結晶Ｓｉ15の平坦化時に、オーバーエッチングにより、ｎ+ソース12が露出するまで多結晶Ｓｉ15を除去する（工程ａ：図５Ａ）。引き続き低濃度多結晶Ｓｉ16を形成し、平坦化する（工程ｂ：図５Ｂ）。表面に酸化膜50とイオン注入マスク51を形成し、パターニングし、低濃度多結晶Ｓｉ16内部にボロンをイオン注入してコンタクト領域17を形成する（工程ｃ：図５Ｃ）。酸化膜50とマスク材51を除去後、絶縁分離用の酸化膜20を形成する。その後の工程ｅ（図５Ｅ）、工程ｆ（図５Ｆ）は図３と同一であり、図４に示した実施例２のＪＦＥＴが完成する。
【００２２】
図６は本発明ＪＦＥＴの第３の実施例を示す断面構造である。ｐ型多結晶Ｓｉとｎ型ＳｉＣのｐｎ接合で高耐圧を実現するには、多結晶Ｓｉの濃度として1019cm-3後半から1020cm-3台が必要である。これに対し本実施例では、1018cm-3台の多結晶Ｓｉ濃度で高耐圧を実現するための構造であり、トレンチ底部にｐ型ＳｉＣ層18を設けた。ｐ型ＳｉＣ層18の濃度は2×10cm-3、厚さは0.3μmである。これによりｎ-ドリフト層11のドレイン側から空乏層はｐ型ＳｉＣ層18の内部に留まるため、多結晶Ｓｉ16には高電界が発生することはなく、高耐圧を実現できた。
【００２３】
図７Ａより図７Ｆは、実施例３のＪＦＥＴを形成するための概略プロセスである。図３Ｂのトレンチ形成後、Ａｌをイオン注入し、ｐ型ＳｉＣ層18を形成する(工程ａ：図７Ａ)。但し本プロセスでは実施例１のプロセスとは異なり、ｎ+ソース12形成用の窒素イオン注入直後における活性化熱処理は実施せず、工程ａの後とした。引き続きｐ型多結晶Ｓｉ16を形成後、平坦化処理を実施する(工程ｂ：図７Ｂ)。その後の工程ｃ（図７Ｃ）から工程ｆ（図７Ｆ）は、実施例２のプロセスにおける工程ｃ（図５Ｃ）から工程ｆ（図５ｆ）と同一であり、図６に示した実施例３のＪＦＥＴが完成する。
【００２４】
図８は、本発明ＪＦＥＴの第４の実施例を示す断面構造である。多結晶ＳｉはＳｉＣよりバンドギャップが狭いため、ＳｉＣとｐｎ接合を形成するとビルトイン電圧がＳｉＣ単体のｐｎ接合におけるビルトイン電圧である約2.5Ｖより低下する。ノーマリオフ型デバイスではオン・オフ動作を0Ｖからビルトイン電圧の間で制御する。このため、多結晶Ｓｉゲートを用いたＳｉＣ接合ＦＥＴの場合、ゲート電圧振幅の許容範囲が狭くなるという問題がある。そのため、本実施例では、トレンチ側壁13とトレンチ底部にｐ型ＳｉＣ領域19を設け、トレンチ内部をｐ型多結晶Ｓｉ16で埋め込む構造とした。これによりＳｉＣ単体ＪＦＥＴと同一のビルトイン電圧となるため、ゲート電圧振幅の低下を防ぐことができた。
図９は、実施例４のＪＦＥＴを形成するための概略プロセスの一部である。実施例３のＪＦＥＴプロセスの一部である図７Ａでは、垂直イオン注入であったのに対し、本プロセスでは斜めイオン注入52とした。これによりトレンチ側壁及びトレンチ底部にｐ型ＳｉＣ領域19を形成できる。その他の工程は、図７Ｂから図７Ｆに示されるものと同一である。
【００２５】
図10は、本発明ＪＦＥＴの第５の実施例を示す断面構造である。ソース/ゲート間の耐圧を確保するため、本実施例ではトレンチ側壁13とｎ＋ソース12の間にｎ−領域11が存在する構造とし、且つｐ型多結晶Ｓｉ15の濃度を1020cm-3とした。これにより、ソース/ゲート間の耐圧として20Ｖ以上が確保でき、且つ高耐圧・低オン抵抗を実現できた。
【００２６】
図11は、本発明ＪＦＥＴの第６の実施例を示す断面構造である。本実施例は実施例４のＪＦＥＴにおいて、トレンチ側壁のｐ型ＳｉＣ領域19とｎ＋ソース12の間にｎ−領域11が存在する構造とした。これによりソース/ゲート間の耐圧として20Ｖ以上が確保でき、かつ高耐圧・低オン抵抗を実現でき、更に、ゲート電圧振幅の低下を防ぐことができた。
【００２７】
図12は、本発明ＪＦＥＴの第７の実施例を示す断面構造である。本実施例ではｎ＋ソース12のトレンチ側壁13に酸化膜23を設けた構造とした。一方、ｃチャネル領域におけるトレンチ側壁13の大部分には酸化膜を設けず、直接ｐ型多結晶に接する構造とした。これによりこれによりソース/ゲート間の耐圧として20Ｖ以上が確保でき、且つ高耐圧・低オン抵抗を実現できた。
【００２８】
図13と図14とは、本発明のＪＦＥＴ構造の例を説明するための概略の斜視図である。一例として、実施例１のＪＦＥＴで説明するが、他の実施例のＪＦＥＴでも同様である。複数のｎ＋ソース12は個別のソースＡｌ電極34を介し、Ａｌ等の金属膜で形成された共通のソースパッド35に接している。図15は、図13及び図14において、符号Ａで示した深さにおけるレイアウト図である。符号61で示した長方形が図13および図14における個別ソースＡｌ電極34とソースパッド35のコンタクト部分を示す。図16は図13および図14において、符号Ｂで示した深さにおけるレイアウト図であり、ゲートＡｌ電極37は互いにつながっており、符号62で示した四角形の領域で、共通のゲートパッド38に接している。図15及び図16において、一点鎖線示した長方形60が各実施例で示した個別ＪＦＥＴであり、同一間隔で配置されている。但し、ゲートの配線抵抗を小さくするため、ユニットＪＦＥＴ60は必ずしも全面に配置されてはおらず、ゲート配線幅の広い領域が設けられている。このようなレイアウト構造とすることにより、多数の個別ＪＦＥＴが同時かつ均一に動作することが可能である。
【００２９】
図17は、本発明のＪＦＥＴを用いたインバータ回路の例である。図において、符号70は直流電源であるコンデンサー、符号71はモーターなどの負荷、符号81から符号86は本発明のＪＦＥＴ、符号91から符号96は還流用のフリーホイルダイオードである。本発明のＪＦＥＴは高耐圧かつ低オン抵抗であるため、図17の回路構成を有するインバータの体積を小さくすることが可能である。又、電源電圧200Ｖ用に耐圧600ＶのＪＦＥＴを用いてインバータを作製した結果、インバータ体積はＳｉデバイスを用いた場合の1/2にすることができた。
【００３０】
本願発明は、チャネル層とドレイン層の濃度が同一であるため、工程が簡略になるという効果がある。加えてノーマリオフ性能が高く、ゲート抵抗が小さく且つゲート耐圧を高く出来るため、使い勝手に優れるという効果がある。
【００３１】
以上、本願発明を詳細に説明した。以下にその主な形態を列挙する。
【００３２】
（１）第一導電型の高濃度ＳｉＣをドレイン層とし、前記ドレイン層に接する第一導電型の低濃度ＳｉＣをドリフト層とし、前記ドリフト層上に形成された第一導電型の高濃度ＳｉＣをソース層とし、前記ソース層から前記ドリフト層の所定深さまでトレンチ溝を形成することで前記ドリフト層の一部をチャネル領域とし、前記トレンチ溝を充填する第二導電型のＳｉをゲート領域とする接合ＦＥＴにおいて、少なくとも前記チャネル領域の側壁部分が前記Ｓｉゲート領域と酸化膜を介さずに接することを特徴とする接合ＦＥＴ。
【００３３】
（２）第一導電型の高濃度ＳｉＣをドレイン層とし、前記ドレイン層に接する第一導電型の低濃度ＳｉＣをドリフト層とし、前記ドリフト層上に形成された第一導電型の高濃度ＳｉＣをソース層とし、前記ソース層から前記ドリフト層の所定深さまでトレンチ溝を形成することで前記ドリフト層の一部をチャネル領域とし、前記トレンチ溝を充填する第二導電型のＳｉをゲート領域とする接合ＦＥＴにおいて、前記チャネル領域の側壁部分の略全体が酸化膜を介さずに接する前記Ｓｉゲート領域を高濃度とし、前記ソース領域の側壁部分が酸化膜を介さずに接する前記Ｓｉゲート領域を低濃度とし、かつ前記低濃度Ｓｉゲート領域の表面には高濃度Ｓｉ領域が形成されていることを特徴とする接合ＦＥＴ。
【００３４】
（３）第一導電型の高濃度ＳｉＣをドレイン層とし、前記ドレイン層に接する第一導電型の低濃度ＳｉＣをドリフト層とし、前記ドリフト層上に形成された第一導電型の高濃度ＳｉＣをソース層とし、前記ソース層から前記ドリフト層の所定深さまでトレンチ溝を形成することで前記ドリフト層の一部をチャネル領域とし、前記トレンチ溝を充填する第二導電型のＳｉをゲート領域とする接合ＦＥＴにおいて、少なくとも前記チャネル領域の側壁部分が前記Ｓｉゲート領域と酸化膜を介さずに接しており、かつ前記トレンチ底部のＳｉＣには第二導電型領域が形成されていることを特徴とする接合ＦＥＴ。
【００３５】
（４）第一導電型の高濃度ＳｉＣをドレイン層とし、前記ドレイン層に接する第一導電型の低濃度ＳｉＣをドリフト層とし、前記ドリフト層上に形成された第一導電型の高濃度ＳｉＣをソース層とし、前記ソース層から前記ドリフト層の所定深さまでトレンチ溝を形成することで前記ドリフト層の一部をチャネル領域とし、前記トレンチ溝を充填する第二導電型のＳｉをゲート領域とする接合ＦＥＴにおいて、少なくとも前記チャネル領域の側壁部分が前記Ｓｉゲート領域と酸化膜を介さずに接しており、かつ前記トレンチ底部ならびに前記チャネル領域の前記トレンチ側壁のＳｉＣには第二導電型領域が形成されていることを特徴とする接合ＦＥＴ。
【００３６】
（５）前項（１）において、前記ソース領域の側壁と前期Ｓｉゲート領域の間には酸化膜が形成されていることを特徴とする接合ＦＥＴ。
【００３７】
（６）前項（１）から前項（５）に記載の接合ＦＥＴが用いられている電気回路。
【図面の簡単な説明】
【００３８】
【図１】図１は、本発明の実施例１に係わるＪＦＥＴの概略を示した断面図である。
【図２】図２は、従来ＪＦＥＴの概略を示した断面図である。
【図３Ａ】図３Ａは、本発明の実施例１に係わるＪＦＥＴを製造工程順に示した装置の断面図である。
【図３Ｂ】図３Ｂは、本発明の実施例１に係わるＪＦＥＴを製造工程順に示した装置の断面図である。
【図３Ｃ】図３Ｃは、本発明の実施例１に係わるＪＦＥＴを製造工程順に示した装置の断面図である。
【図３Ｄ】図３Ｄは、本発明の実施例１に係わるＪＦＥＴを製造工程順に示した装置の断面図である。
【図３Ｅ】図３Ｅは、本発明の実施例１に係わるＪＦＥＴを製造工程順に示した装置の断面図である。
【図３Ｆ】図３Ｆは、本発明の実施例１に係わるＪＦＥＴを製造工程順に示した装置の断面図である。
【図４】図４は、本発明の実施例２に係わるＪＦＥＴの概略を示した断面図である。
【図５Ａ】図５Ａは、本発明の実施例２に係わるＪＦＥＴを製造工程順に示した装置の断面図である。
【図５Ｂ】図５Ｂは、本発明の実施例２に係わるＪＦＥＴを製造工程順に示した装置の断面図である。
【図５Ｃ】図５Ｃは、本発明の実施例２に係わるＪＦＥＴを製造工程順に示した装置の断面図である。
【図５Ｄ】図５Ｄは、本発明の実施例２に係わるＪＦＥＴを製造工程順に示した装置の断面図である。
【図５Ｅ】図５Ｅは、本発明の実施例２に係わるＪＦＥＴを製造工程順に示した装置の断面図である。
【図５Ｆ】図５Ｆは、本発明の実施例２に係わるＪＦＥＴを製造工程順に示した装置の断面図である。
【図６】図６は、本発明の実施例３に係わるＪＦＥＴを示した断面図である。
【図７Ａ】図７Ａは、本発明の実施例３に係わるＪＦＥＴを製造工程順に示した装置の断面図である。
【図７Ｂ】図７Ｂは、本発明の実施例３に係わるＪＦＥＴを製造工程順に示した装置の断面図である。
【図７Ｃ】図７Ｃは、本発明の実施例３に係わるＪＦＥＴを製造工程順に示した装置の断面図である。
【図７Ｄ】図７Ｄは、本発明の実施例３に係わるＪＦＥＴを製造工程順に示した装置の断面図である。
【図７Ｅ】図７Ｅは、本発明の実施例３に係わるＪＦＥＴを製造工程順に示した装置の断面図である。
【図７Ｆ】図７Ｆは、本発明の実施例３に係わるＪＦＥＴを製造工程順に示した装置の断面図である。
【図８】図８は、本発明の実施例４に係わるＪＦＥＴを示した断面図である。
【図９】図９は、本発明の実施例４に係わるＪＦＥＴの一つの製造工程を示した断面図である。
【図１０】図１０は、本発明の実施例５に係わるＪＦＥＴを示した断面図である。
【図１１】図１１は、本発明の実施例６に係わるＪＦＥＴを示した断面図である。
【図１２】図１２は、本発明の実施例７に係わるＪＦＥＴを示した断面図である。
【図１３】図１３は、本発明の実施例８に係わる複数の個別ＪＦＥＴを示した斜視図である。
【図１４】図１４は、本発明の実施例８に係わる別な複数の個別ＪＦＥＴを示した斜視図である。
【図１５】図１５は、実施例８に係わるＪＦＥＴのレイアウト方法を示した平面図である。
【図１６】図１６は、実施例８に係わるＪＦＥＴの、別な水準でのレイアウト方法を示した平面図である。
【図１７】図１７は、本発明の実施例８に係わるＪＦＥＴを用いたインバータを示した説明図である。
【符号の説明】
【００３９】
10：ｎ+−ＳｉＣ基板、11：ｎ-ドリフト層、12：ｎ+ソース層、13：トレンチ側壁、15、16：ｐ型多結晶Ｓｉ、17：コンタクト用高濃度ｐ型多結晶Ｓｉ、18、19：ｐ型ＳｉＣ領域、20、22：酸化膜、23：トレンチ側壁酸化膜、31、33：シリサイド電極、32：ドレイン電極、34：ソースＡｌ電極、35：ソースパッド、37：ゲートＡｌ電極、38：ゲートパッド、60：個別ＪＦＥＴ、61：ソースＡｌ電極34とソースパッド35のコンタクト部、62：ゲートＡｌ電極37とゲートパッド38のコンタクト部
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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