(57)【要約】【課題】面積オーバーヘッドを考慮しつつ、ＢＩＳＴのテスト速度を向上させることが可能な半導体集積回路を提供する。【解決手段】  複数のメモリ回路とテストベクタを出力するＢＩＳＴ回路１４０とを備える半導体集積回路であって、ＢＩＳＴ回路１４０からそれぞれのメモリ回路へテストベクタを供給する信号線路上に、ＢＩＳＴ回路１４０から出力されるテストベクタを、共通のクロック信号に応じて隣接するマクロセルへ転送する１以上のレジスタ回路１５０を有することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
クロック信号に応じてテストベクタを順次出力する試験回路と複数のメモリ回路とを備える半導体集積回路であって、
前記試験回路から何れかのメモリ回路へテストベクタを供給する信号線路上に、前記テストベクタを前記クロック信号に応じて順次転送する１以上のレジスタ回路を有することを特徴とする半導体集積回路。
【請求項２】
前記試験回路、前記レジスタ回路、及び前記メモリ回路の各回路ブロック間の配線遅延が、前記メモリ回路においてデータの書き込み、及び読み込みに要するアクセス時間を超えないことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記レジスタ回路は、複数個が前記信号線路上に直列して配置されることで、直列に入力される複数のテストベクタを、並列に出力するシフトレジスタを形成し、
各メモリ回路は、前記シフトレジスタを形成する何れかのレジスタ回路からテストベクタが入力されること
を特徴とする請求項２に記載の半導体集積回路。
【請求項４】
複数のレジスタ回路からなり、直列に入力される複数の比較データを並列に出力する比較用シフトレジスタと、
それぞれのメモリ回路と１対１に対応し、対応するメモリ回路においてテストベクタに応じて読み出された読出データと、前記比較用シフトレジスタを形成する何れかのレジスタ回路から出力される比較データとを比較する複数の比較回路とをさらに有し、
前記試験回路は、各テストベクタと対になる比較データを、前記クロック信号に応じて前記比較用シフトレジスタへ順次出力すること
を特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記試験回路はさらに、それぞれの比較回路による比較結果からメモリ回路の良否を判定する検査ブロックを含み、
それぞれの比較回路から前記検査ブロックへ前記比較結果を供給する信号線路上に、前記クロック信号に応じて隣接するマクロセルへ転送する１以上のレジスタ回路を有すること
を特徴とする請求項４に記載の半導体集積回路。
【請求項６】
ＢＩＳＴ回路設計方法であって、
クロック信号に応じてテストベクタを順次出力する試験回路からメモリ回路までの信号線路上において、当該信号線路上に配置されるマクロセル間で発生する遅延時間を算出する算出ステップと、
前記算出した遅延時間が、前記メモリ回路においてテストベクタに示されるデータを書き込み、当該データを読み出すために必要な試験時間を上回るか否かを判定する判定ステップと、
前記遅延時間が前記試験時間を上回る場合、前記テストベクタを前記クロック信号に応じて順次転送するレジスタ回路を、信号線路上に追加するよう設計変更する追加ステップと
を含むことを特徴とするＢＩＳＴ回路設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のＢＩＳＴ（Built-in  Self  Test）に関し、特に、ＢＩＳＴによりＳＲＡＭを高速に検査する技術に関する。
【背景技術】
【０００２】
近年、１つの半導体集積回路に複数のプロセッサ、プログラマブルロジック回路、専用ハードウェアおよび複数のメモリなどを搭載するＳｏＣ等の高集積化技術が実用されている。このような高集積化により、回路規模に比較して外部入出力端子が少なく、半導体集積回路の外部から充分な試験が困難になっている。そこで、半導体集積回路に内蔵したメモリ回路の検査に関しては、半導体集積回路に内蔵した回路のみでメモリの良否を判定するＢＩＳＴが採用されることが多い。
【０００３】
しかし、ＢＩＳＴには、試験専用の回路ブロックを設ける必要があり、回路に面積オーバーヘッドが発生する。
このような面積オーバーヘッドの低減のために、特許文献１には、テストベクタを生成するＢＩＳＴ回路を、複数のＳＲＡＭの検査に共用する技術が開示されている。
【特許文献１】特開2000-111618号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の構成では、ＢＩＳＴ回路が複数のＳＲＡＭへテストベクタを供給するため、ＢＩＳＴ回路から離れた位置にレイアウトされたＳＲＡＭへの配線長が長くなり、配線遅延が大きくなる。
ＳＲＡＭの動作速度に対して相対的に配線遅延が大きいと、ＢＩＳＴ回路は、配線遅延が大きいＳＲＡＭにあわせてテストベクタを供給する必要があるため、テスト速度が配線遅延に規定され、メモリ回路本来の動作速度での試験、所謂At-speedテストが実施できないという問題がある。
【０００５】
本発明はかかる問題に鑑み、ＢＩＳＴ回路の面積オーバーヘッドを考慮しつつ、テスト速度を向上させることが可能な半導体集積回路を提供することを目的とする。また、ＢＩＳＴ回路の面積オーバーヘッドを抑えつつ、テスト速度を向上させることが可能な回路を設計することができるＢＩＳＴ回路設計方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明に係る半導体集積回路は、クロック信号に応じてテストベクタを順次出力する試験回路と複数のメモリ回路とを備える半導体集積回路であって、前記試験回路から何れかのメモリ回路へテストベクタを供給する信号線路上に、前記テストベクタを前記クロック信号に応じて順次転送する１以上のレジスタ回路を有することを特徴としている。
【０００７】
上記目的を達成するために、本発明に係るＢＩＳＴ回路設計方法は、ＢＩＳＴ回路設計方法であって、クロック信号に応じてテストベクタを順次出力する試験回路からメモリ回路までの信号線路上において、当該信号線路上に配置されるマクロセル間で発生する遅延時間を算出する算出ステップと、前記算出した遅延時間が、前記メモリ回路においてテストベクタに示されるデータを書き込み、当該データを読み出すために必要な試験時間を上回るか否かを判定する判定ステップと、前記遅延時間が前記試験時間を上回る場合、前記テストベクタを前記クロック信号に応じて順次転送するレジスタ回路を、信号線路上に追加するよう設計変更する追加ステップとを含むことを特徴としている。
【発明の効果】
【０００８】
本発明は、試験回路からメモリ回路までの配線遅延によりテストベクタを供給する速度が規定されることに着目し、試験回路からメモリ回路までの配線遅延がメモリ回路の動作速度に比較して大きい場合は、配線にレジスタ回路を配置してパイプラインを形成することにより、見かけ上の配線遅延を低減させると言う着想から得られたものである。
本発明に係る半導体集積回路は、課題を解決する為の手段に記載の構成により、試験回路を複数のメモリ回路で共有することで面積オーバーヘッドを抑えつつ、試験回路−メモリ回路間の遅延時間ではなく、試験回路−レジスタ回路間の遅延時間、又はレジスタ回路−メモリ回路間の遅延時間に応じてテストベクタを供給することが可能となり、ＢＩＳＴのテスト速度を向上させることができる。
【０００９】
また、前記試験回路、前記レジスタ回路、及び前記メモリ回路の各回路ブロック間の配線遅延が、前記メモリ回路においてデータの書き込み、及び読み込みに要するアクセス時間を超えないことを特徴としている。
これによって、試験回路からテストベクタを生成する速度を、メモリ回路におけるアクセス速度と同等の速度に高速化することができる。
【００１０】
従って、メモリ回路のアクセス速度でメモリＢＩＳＴを実行するAt-speedテストが可能となる。
また、前記レジスタ回路は、複数個が前記信号線路上に直列して配置されることで、直列に入力される複数のテストベクタを、並列に出力するシフトレジスタを形成し、各メモリ回路は、前記シフトレジスタを形成する何れかのレジスタ回路からテストベクタが入力されることを特徴としている。
【００１１】
これによって、複数のメモリ回路へ共通の信号線路でテストベクタを供給することができる。
従って、本発明に係る半導体集積回路は、メモリＢＩＳＴに要する面積オーバーヘッドをさらに低減することができる。
また、複数のレジスタ回路からなり、直列に入力される複数の比較データを並列に出力する比較用シフトレジスタと、それぞれのメモリ回路と１対１に対応し、対応するメモリ回路においてテストベクタに応じて読み出された読出データと、前記比較用シフトレジスタを形成する何れかのレジスタ回路から出力される比較データとを比較する複数の比較回路とをさらに有し、前記試験回路は、各テストベクタと対になる比較データを、前記クロック信号に応じて前記比較用シフトレジスタへ順次出力することを特徴としている。
【００１２】
これによって、ＢＩＳＴに要する比較データについても、複数のメモリ回路に対応する比較回路へ共通の信号線路で供給することができる。
従って、本発明に係る半導体集積回路は、メモリＢＩＳＴに要する面積オーバーヘッドをさらに低減することができる。
また、前記試験回路はさらに、それぞれの比較回路による比較結果からメモリ回路の良否を判定する検査ブロックを含み、それぞれの比較回路から前記検査ブロックへ前記比較結果を供給する信号線路上に、前記クロック信号に応じて隣接するマクロセルへ転送する１以上のレジスタ回路を有することを特徴としている。
【００１３】
これによって、各メモリ回路から検査ブロックへの信号線路についても、レジスタ回路を配置してパイプラインを形成することにより、見かけ上の配線遅延を低減させることができ、検査ブロックを複数のメモリ回路で共有することができる。従って、面積オーバーヘッドをさらに抑えることができる。
本発明に係るＢＩＳＴ回路設計方法は、課題を解決する為の手段に記載の手順により、試験回路−メモリ回路を結ぶ信号線路上でマクロセル間の遅延時間がメモリ回路の試験時間を上回る場合に、レジスタ回路を挿入するため、試験回路−レジスタ回路間の遅延時間、又はレジスタ回路−メモリ回路間の遅延時間に応じてテストベクタを供給することでＢＩＳＴのテスト速度を向上させることが可能な回路を設計することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
（第１実施形態）
図１は、本発明に係るＬＳＩ１００のレイアウトを模式的に示す図である。
ＬＳＩ１００は、半導体基板上にメモリ１１０、１２０及び１３０、ＢＩＳＴ回路１４０、レジスタ１５０ａ〜ｌ、マイコン１７０、プログラマブルロジック回路１８０、及びロジック回路１９０の各回路ブロックが形成されたシステムＬＳＩである。尚、ＬＳＩ１００は、上記以外の回路を更に内蔵するものとしてもよい。
【００１５】
本発明の主眼であるメモリＢＩＳＴは、メモリ１１０、１２０及び１３０に対して実行される。メモリ１１０は８ビット×４Ｋワードのメモリ回路であり、メモリ１２０は8ビット×２Ｋワードのメモリ回路であり、メモリ１３０は１６ビット×２Ｋワードのメモリ回路であり、それぞれのメモリ回路は、メモリＢＩＳＴにおいて、テストベクタを受け付けると、指定のアドレスへテストデータを書き込み、リードコマンドを受け付けると、指定のアドレスからテストデータを読み出す処理を実行する。尚、それぞれのメモリ回路は、指定のアドレスにデータを書き込むライトアクセス、及び指定のアドレスからテストデータを読み出すリードアクセスの各処理に１クロック（10ns）を要する。
【００１６】
ＢＩＳＴ回路１４０は、ＢＩＳＴを制御する回路ブロックであり、図２に示すように、内部にデータ生成回路１４１と、比較回路１４２とを含む。
データ生成回路１４１は、テストベクタの出力とリードコマンドの出力とをクロック信号に同期して１クロック毎に交互に繰り返す機能を有する。ここでメモリＢＩＳＴに用いるテストベクタ及びリードコマンドは、データ生成回路１４１が生成し、テストベクタは、書き込み先を指定するアドレスデータと、メモリへ書き込むテストデータとなる乱数とを含み、リードコマンドは読み出し元を指定するアドレスデータを含む。
【００１７】
テストベクタの出力では、具体的には、データ生成回路１４１が２クロックに１度テストデータとなる乱数を生成し、メモリ１１０に対する書込アドレスなどの制御信号及びテストデータを信号線１６３へ、メモリ１２０に対する書込アドレスなどの制御信号及びテストデータを信号線１６１へ、メモリ１３０に対する書込アドレスなどの制御信号及びテストデータを信号線１６５へ出力する。さらにデータ生成回路１４１は、テストベクタを出力する度に、テストデータとして用いた乱数を比較データとして信号線１４３を介して比較回路１４２へ出力する。
【００１８】
比較回路１４２は、メモリ１１０、１２０及び１３０の各メモリ回路から出力された読出データに基づいてメモリ回路の良否を判定する機能とを有する。
具体的には、比較回路１４２は、信号線１４３を介してデータ生成回路１４１から２クロックに一度入力される比較データを７クロックの間保持する記録領域を有し、メモリ１１０、メモリ１２０、及びメモリ１３０の読出データが、それぞれ信号線１６４、１６２、及び１６６から２クロックに一度入力されると、これらの読出データと７クロック前にデータ生成回路１４１から取得した比較データとが一致するか否かを判定する。ここで読出データと比較データとが一致しない場合は、メモリ回路に不良があることがわかる。
【００１９】
図１のレジスタ１５０ａ〜ｌは、クロック信号に同期して出力信号を切り替えるフリップフロップ回路により実現される回路ブロックであり、具体的には、クロック信号がＬレベルからＨレベルに切り替わるときに入力端から入力している信号を、その後の１クロックの間、継続して出力端から出力する機能を有する。
ＢＩＳＴ回路１４０の出力信号であるテストベクタは、信号線１６１、１６３、及び１６５により各々2個のレジスタを介してメモリ１１０、１２０、及び１３０に入力しており、メモリ１１０、１２０、及び１３０の出力信号である読出データは、信号線１６２、１６４、及び１６６により各々2個のレジスタ１５０を介してＢＩＳＴ１４０に入力している。このとき、図３に示すように、ＢＩＳＴ回路１４０とそれぞれのメモリ回路とを結ぶ信号線路では、各回路ブロック間の配線長が200umとなるようにレジスタが配置されており、各回路ブロック間で生じる配線遅延は10ns以下になる。
【００２０】
このような回路構成により、ＢＩＳＴ回路１４０から出力されたテストベクタは、図４に示すように、ＢＩＳＴ回路１４０による出力の２クロック後に各メモリ回路の直前に位置するレジスタ１５０ｂ、ｆ、及びｊから出力される。同様に、それぞれのメモリ回路から読み出された読出データは、メモリ回路によるリードアクセスの２クロック後にＢＩＳＴ回路１４０の直前に位置するレジスタ１５０ｄ、ｈ、及びｌからＢＩＳＴ回路１４０へ出力される。
【００２１】
次に、上述のようにレイアウトされたＬＳＩ１００におけるＢＩＳＴの動作を図４を用いて詳細に説明する。ここでは、メモリ回路１２０のＢＩＳＴを例に説明する。
時刻Ｔ００にデータ生成回路１４１から出力されたテストベクタに含まれるデータ０は、データ生成回路１４１によるテストベクタの出力から３クロック経過した後、時刻Ｔ０３にメモリ回路１２０においてライトアクセスが実行され指定のアドレスに書き込まれる。さらに、データ０を含むテストベクタに続いて時刻Ｔ０１にデータ生成部１４１から出力されたリードコマンドに応じて、メモリ回路１２０では時刻Ｔ０４にリードアクセスが実行され、テストデータであるデータ０に対応する読出データＡがメモリ回路１２０から出力される。
【００２２】
メモリ回路１２０からの読出データＡは、時刻Ｔ０５、及び時刻Ｔ０６でそれぞれレジスタ１５０ｃ、レジスタ１５０ｄにより転送される。この結果、時刻Ｔ０４にメモリ回路１２０でリードアクセスが実行されてから、２クロックとレジスタ１５０ｄ−ＢＩＳＴ回路１４０間の配線遅延分の時間が経過した後に、読出データＡが信号線１６２から比較回路１４２へ入力される。
【００２３】
このように、データ生成回路１４１からデータ０を含むテストベクタが出力されてから、データ０に対応する読出データＡが比較回路１４２に入力されるまでに、時刻Ｔ００〜時刻Ｔ０６までの６クロックとレジスタ１５０ｄ−ＢＩＳＴ回路１４０間の配線遅延分の時間とがかかる。
この結果、データ０を含むテストベクタが出力されてから７クロック後に、比較回路１４２は、読出データＡと、データ０が出力されたときにデータ生成回路１４１から取得した比較データとが一致するか否かを比較した比較結果をＬＳＩ１００の外部へ通知する。
【００２４】
以上の動作により、ＬＳＩ１００では、テストベクタが出力されてから、メモリ回路上の１つメモリブロックの良否を判定するために７クロックを要することになる。しかし、ＢＩＳＴ回路１４０とメモリ回路とを結ぶ信号線路がレジスタによってパイプライン化されているため、図４に示すように、メモリ回路においては各クロック毎にライトアクセス及びリードアクセスが交互に実行される。そのため、本発明に係るＬＳＩ１００では、見かけのうえで、２クロック毎、即ち20ns毎に１つメモリブロックの良否を判定することができる。
【００２５】
次に、本発明に係る半導体集積回路のレイアウト設計に用いるレイアウト設計ツールについて説明する。
一般的なレイアウト設計ツールは、ネットリストに基づいて、マクロセルを配置し、配置したマクロセル間を配線する自動配置配線機能を有する。マクロセルとは、ＬＳＩを構成するために必要なハードウェア／ソフトウェア機能を実現している回路ブロックである。本発明に係るレイアウト設計ツールは、さらに、配置したマクロセルのうち、メモリに対するＢＩＳＴ回路を追加配置し、ＢＩＳＴ回路とメモリ間を配線するＢＩＳＴ回路挿入機能を有する。
【００２６】
以下、レイアウト設計ツールにおいてＢＩＳＴ回路挿入機能を実現する機能構成について説明する。
図５は、レイアウト設計ツール２００の機能構成を示す図である。レイアウト設計ツール２００は、ＢＩＳＴセル挿入部２０１、配置配線部２０２、配線パラメータ抽出部２０３、遅延検証部２０４、レジスタ挿入部２０５、及びマスクパターン生成部２０６の各機能ブロックを有する。
【００２７】
ＢＩＳＴセル挿入部２０１は、ネットリストを定義したネットリストファイル１を読出し、ネットリスト中の各メモリに対して接続するように、ＢＩＳＴセルをネットリストに追加する。
配置配線部２０２は、マクロセルライブラリ２から各マクロセルのマスクパターンを読出し、ネットリストに基づいて半導体チップ上にマクロセルの配置位置を決定し、配置位置を決定したマクロセル間をネットリストに基づいて結線するように、信号線をレイアウトする機能ブロックである。ここでメモリ回路とＢＩＳＴセルとの間にフリップフロップ回路が介在するようにネットリストが定義されている場合、配置配線部２０２は、メモリ回路とＢＩＳＴセルとを直接結ぶ配線を仮レイアウトし、この仮レイアウトした配線における配線遅延が、メモリ回路、ＢＩＳＴセル、及びフリップフロップ回路の各マクロセル間で均等に分けられる配線上の位置にフリップフロップ回路を配置する。尚、配置配線部２０２は、一般的なレイアウト設計ツールと同様に、設計ルールファイル３に定義されている配線の幅、配線間の間隔などの設計ルールを満たすようにマクロセルの配置、及び配線レイアウトを決定する。
【００２８】
配線パラメータ抽出部２０３は、配置配線部２０２により決定された配線のうち、メモリとＢＩＳＴセルを結ぶ配線の抵抗、容量成分等の寄生パラメータを抽出する。
遅延検証部２０４は、配線パラメータ抽出部２０３が抽出した寄生パラメータに基づいて、メモリ回路とＢＩＳＴセル間の信号線路に発生する配線遅延を解析し、配線遅延とメモリ回路のアクセス速度とを比較する。ここでメモリとＢＩＳＴセルとの間に、１つ以上のフリップフロップ回路が挿入されている場合には、メモリ回路、ＢＩＳＴセル、及びフリップフロップ回路の各マクロセル間で最も配線遅延が大きい区間の配線遅延を比較に用いる。比較の結果、メモリ回路のアクセス速度よりも配線遅延が大きい信号線路がある場合に、レジスタ挿入部２０５へフリップフロップ回路の挿入を指示し、アクセス速度よりも配線遅延が大きい信号線路がない場合には、マスクパターン生成部２０６に、マスクパターンの生成を指示する。
【００２９】
レジスタ挿入部２０５は、遅延検証部２０４による指示に応じて、メモリ回路のアクセス速度よりも配線遅延が大きいと判定された信号線路にフリップフロップ回路を追加するようにネットリストを更新し、更新したネットリストに基づいて配置配線部２０２に半導体チップを再レイアウトするよう指示する。
マスクパターン生成部２０６は、マクロセルライブラリ２に保持されている各マクロセルのマスクパターンを用いて、配置配線部により配置、配線されたレイアウトのマスクレイアウトパターンファイル４を生成出力する。ここで生成するマスクレイアウトパターンファイル４は、半導体チップのレイアウトを表すＩＣレイアウトデータであり、GDSIIフォーマットストリーム・ファイルが用いられる。
【００３０】
以下、レイアウト設計ツール２００におけるＢＩＳＴ回路挿入処理の動作の流れについて説明する。図６は、レイアウト設計ツール２００の動作の流れを示すフローチャートである。
まず、ＢＩＳＴセル挿入部２０１は、ネットリストファイル１を読出し、ＢＩＳＴセルをネットリストに追加する（ステップＳ１１）。遅延検証部２０４は、メモリ回路のアクセス速度を取得する（ステップＳ１２）。配置配線部２０２は、ＢＩＳＴセルが追加されたネットリストに基づいて半導体チップをレイアウトする（ステップＳ１３）。配線パラメータ抽出部２０３は、レイアウトのうち、メモリとＢＩＳＴセルを結ぶ配線を検出し（ステップＳ１４）、検出した配線の抵抗、容量成分等の寄生パラメータから配線遅延Ｄを計測する（ステップＳ１５）。遅延検証部２０４は、配線パラメータ抽出部２０３より配線遅延Ｄを取得し、アクセス速度よりも配線遅延Ｄが大きい信号線路があるか否かを検証する（ステップＳ１６）。アクセス速度よりも配線遅延Ｄが大きい信号線路がある場合は（ステップＳ１６：Ｙｅｓ）、レジスタ挿入部２０５へフリップフロップ回路の挿入を指示する。レジスタ挿入部２０５は、ネットリストを更新し、更新したネットリストに基づいて配置配線部２０２に半導体チップを再レイアウトするよう指示する（ステップＳ１７）。アクセス速度よりも配線遅延Ｄが大きい信号線路がない場合は（ステップＳ１６：Ｎｏ）、マスクパターン生成部２０６が、マスクパターンを生成する（ステップＳ１８）。
【００３１】
以上のように本実施形態によれば、ＢＩＳＴ回路を複数のメモリ回路で共有することでＢＩＳＴ回路とメモリ回路との配置距離が大きくなる場合にも、ＢＩＳＴ回路とメモリ回路とを結ぶ信号線路上にレジスタ回路を配することで、ＢＩＳＴ処理をパイプライン化し、ＢＩＳＴのテスト速度を向上させることができる。
特に、ＢＩＳＴ回路とメモリ回路とを結ぶ信号線路上の各回路ブロック間で発生する配線遅延が、メモリ回路のアクセス速度以下となるようにレジスタ回路の数を決定して配置することで、メモリ回路のAt-speedテストが可能となる。
（第２実施形態）
第２実施形態では、ＢＩＳＴに係る回路面積を更に抑える構成について説明する。
【００３２】
図７は、第２実施形態に係るＬＳＩ３００においてＢＩＳＴに関する構成を示す図である。
ＬＳＩ３００は、ＢＩＳＴ回路３０１と、ＢＩＳＴの対象となるメモリ３０２、３０３、及び３０４の他にも、図示しないマイコンや専用ハードウェア、プログラマブルロジック等の回路ブロックを内蔵する。
【００３３】
メモリ３０２、３０３、及び３０４は、図１のメモリ１１０、１２０、及び１３０と同様のメモリ回路でありＢＩＳＴによる検査対象となる回路である。各メモリ回路は、それぞれが対応する比較器へ読出データを出力する。
ＢＩＳＴ回路３０１は、データ生成回路１４１と同様に、テストベクタ及びリードコマンドを生成出力する機能と、テストベクタ中でテストデータとして用いた乱数を比較データとして出力する機能と、比較器３０５、３０６、及び３０７が出力する比較結果を取得して比較結果をＬＳＩ３００の外部へ通知する機能とを有する。
【００３４】
比較器３０５、３０６、及び３０７は、それぞれメモリ３０２、３０３、及び３０４と一対一に対応し、対応するメモリ回路の読出しデータと比較データとが入力されると、これらのデータが一致するか否かを比較し、比較結果を出力する機能を有する。
図中で“ＦＦ”と記載した各レジスタは、図１のレジスタ１５０と同様の構成であり、各レジスタは、隣接する回路ブロックとの間の配線で生じる配線遅延が、メモリ回路のアクセス速度である10ns以下となる位置に配置されている。
【００３５】
これらのレジスタのうち、ＢＩＳＴ回路３０１がテストベクタ及びリードコマンドを出力する信号線３１０に直列に接続されているレジスタ３１１、３１２、及び３１３は、ＢＩＳＴ回路３０１から信号線３１０を介してレジスタ３１１へ順次入力されるテストベクタ及びリードコマンドを、クロック毎に後続のレジスタへ転送すると共に、各レジスタが対応するメモリ回路へもテストベクタ及びリードコマンドを出力するシフトレジスタを形成する。具体的には、ＢＩＳＴ回路３０１がテストベクタ及びリードコマンドを出力する信号線３１０は、レジスタ３１１の入力に接続する。レジスタ３１１の出力は、メモリ３０２とレジスタ３１２との入力に接続する。レジスタ３１２の出力は、メモリ３０３とレジスタ３１３との入力に接続する。レジスタ３１３の出力は、メモリ３０４の入力に接続する。このようにレジスタとメモリ回路とを接続することにより、複数のメモリ回路のそれぞれにテストベクタ及びリードコマンドを供給する配線を一部区間共通化することができ、第１実施形態のものと比べ、配線領域と各配線上に配置するレジスタ数を削減することができる。
【００３６】
また、図中のレジスタのうち、ＢＩＳＴ回路３０１が比較データを出力する信号線３２０に直列して接続されているレジスタ３２１、３２２、及び３２３についても、レジスタ３１１、３１２、及び３１３と同様に、ＢＩＳＴ回路３０１から信号線３２０を介してレジスタ３２１へ順次入力される比較データを、クロック毎に後続のレジスタへ転送すると共に、各レジスタが対応する比較器へも比較データを出力するシフトレジスタを形成する。具体的には、ＢＩＳＴ回路３０１が比較データを出力する信号線３２０は、レジスタ３２１の入力に接続する。レジスタ３２１の出力は、レジスタ３２２の入力と、メモリ５０２の読出データを受け付ける比較器３０５の入力とに接続する。レジスタ３２２の出力は、レジスタ３２３の入力と、メモリ５０３の読出データを受け付ける比較器３０６の入力とに接続する。レジスタ３２３の出力は、メモリ５０４の読出データを受け付ける比較器３０６の入力に接続する。
【００３７】
さらに、比較器３０５が比較結果を出力する信号線３３０、比較器３０６が比較結果を出力する信号線３４０、及び比較器３０７が比較結果を出力する信号線３５０の各信号線には、それぞれの信号線の線路上で回路ブロック間に生じる配線遅延が10nsを下回るように、各比較器とＢＩＳＴ回路との距離に応じた数のレジスタが配置されている。具体的には、信号線３３０では、レジスタ３３１が接続され、比較結果は、比較器３０５からレジスタ３３１へ、レジスタ３３１からＢＩＳＴ回路３０１へとクロック毎に順次転送される。信号線３４０では、レジスタ３４１、及び３４２が直列に接続され、比較結果は、比較器３０６からレジスタ３４１へ、レジスタ３４１からレジスタ３４２へ、レジスタ３４２からＢＩＳＴ回路３０１へとクロック毎に順次転送される。信号線３５０では、レジスタ３５１、３５２、及び３５３が直列に接続され、比較結果は、比較器３０７からレジスタ３５１へ、レジスタ３５１からレジスタ３５２へ、レジスタ３５２からレジスタ３５３へ、レジスタ３５３からＢＩＳＴ回路３０１へとクロック毎に順次転送される。
【００３８】
以上のように本実施形態によれば、テストベクタを供給する配線の一部区間を複数のメモリ回路で共有し、比較データを供給する配線の一部区間を複数の比較器で共有している。そのため、配線領域と各配線上に配置するレジスタ数を削減することができ、ＢＩＳＴに係る回路面積の低減に効果がある。
特に、被検回路であるメモリ回路の数が多い場合ほど、面積オーバーヘッドを抑える効果が高くなる。
【００３９】
尚、上記の構成において、ＢＩＳＴを実行する構成要素には、半導体製品出荷後には必要のない構成要素が含まれる。そこでこれらをプログラマブルロジックの再構成により実現するとしてもよい。
図８は、プログラマブルロジックでＢＩＳＴに関する要素を構成した変形例を模式的に示す図である。ＬＳＩ４００では、図７のＢＩＳＴ回路、レジスタ及び比較器とこれらの間の接続をＬＳＩ４００が内蔵するプログラマブルロジック回路４０１を再構成することにより実現している。このような変形例は、複数のメモリ回路に対してプログラマグルロジック回路が隣接するようにレイアウトされたＬＳＩにおいて適用可能である。
【００４０】
以上の変形例によれば、ＬＳＩが内蔵するプログラマブルロジック回路をＢＩＳＴに必要な回路に再構成することで高速にメモリテストを実施することが可能でありながら、ＬＳＩ内部にＢＩＳＴ専用の回路を実装する必要がない為、ＬＳＩのさらなる小型化が可能となる。
（第３実施形態）
図９は、第３実施形態に係るＬＳＩ５００においてＢＩＳＴに関する構成を示す図である。
【００４１】
ＬＳＩ５００では、図８に示したＬＳＩ３００と比較して、比較器３０５、３０６、及び３０７の出力をシリアルチェーン接続した構成である。
比較器３０５、３０６、及び３０７は、上述したように対応するメモリ回路の読出しデータと比較データとが入力されると、これらのデータが一致するか否かを比較し、比較結果を出力するが、具体的には、一致する場合は１を、一致しない場合は０を出力する。
【００４２】
比較器３０７の出力は、レジスタ３６１に入力し、レジスタ３６１の出力は論理回路３６４に入力する。論理回路３６４にはさらに、比較器３０６が出力が入力する。論理回路３６４からは、入力値の論理積が出力される。そのため、比較器３０６及び３０７の両方で、読出しデータと比較データとが一致した場合のみ、論理回路３６４は１を出力し、他の場合は０を出力する。
【００４３】
論理回路３６４から出力された論理積はレジスタ３６２に入力し、レジスタ３６２からの出力は論理回路３６５に入力する。さらに比較器３０５の出力も、論理回路３６５に入力する。論理回路３６５は、レジスタ３６２及び比較器３０５の出力の論理積を出力する。そのため、比較器３０５、比較器３０６及び３０７の全てで、読出しデータと比較データとが一致した場合のみ、論理回路３６５は１を出力し、他の場合は０を出力する。
【００４４】
論理回路３６５から出力された論理積はレジスタ３６３を介してＢＩＳＴ回路３０１に入力する。この結果、ＢＩＳＴ回路では、比較器３０５、３０６、及び３０７のうち、一つでも０を出力すれば、レジスタ３６３より０を受けとるので、何れかのメモリ回路に不良があることがわかる。
以上のように本実施形態によれば、各メモリ回路の読出データと比較データとの比較結果をＢＩＳＴ回路へ伝送する配線の一部区間を、複数の比較器で共有化することで、配線領域と各配線上に配置するレジスタ数を削減することができ、ＢＩＳＴに係る回路面積の低減に効果がある。
【００４５】
尚、ＢＩＳＴを実行する構成要素をプログラマブルロジックの再構成により実現することで、ＬＳＩのさらなる小型化が可能となる。
図１０は、プログラマブルロジックでＢＩＳＴに関する要素を構成した変形例を模式的に示す図である。ＬＳＩ６００では、図９のＢＩＳＴ回路、レジスタ及び比較器とこれらの間の接続をＬＳＩ６００が内蔵するプログラマブルロジック回路６０１を再構成することにより実現している。このような変形例は、複数のメモリ回路に対してプログラマグルロジック回路が隣接するようにレイアウトされたＬＳＩにおいて適用可能である。
【００４６】
尚、本発明を上記の実施形態に基づいて説明してきたが、本発明は、上記の実施形態に限定されないのはもちろんである。以下のような場合も本発明に含まれる。
（１）上記第１実施形態では、ＢＩＳＴ回路−メモリ回路間に２つのレジスタを挿入した構成を示したが、レジスタ１５０の個数はいくつでも良い。
（２）上記実施形態では、３個のメモリ回路の良否を検査する構成を示したが、検査対象のメモリ回路は、２以上であればいくつでもよい。
【００４７】
（３）上記実施形態で示した設計ツールは、メモリ回路のアクセス速度と配線遅延の比較結果に応じて、レジスタの挿入数を決定したが、ＢＩＳＴ回路とメモリ間の距離に応じて、レジスタの挿入数を決定してもよい。ここで距離とは、ＢＩＳＴ回路とメモリ間の配線長もしく直線距離の何れでもよい。
（４）上記実施形態、及び上記変形例をそれぞれ組み合わせるとしてもよい。
【産業上の利用可能性】
【００４８】
本発明は、半導体集積回路に内蔵したメモリ回路の検査等に適用できる。
【図面の簡単な説明】
【００４９】
【図１】第１実施形態に係るＬＳＩ１００のレイアウトを模式的に示す図。
【図２】ＢＩＳＴ回路１４０の内部構成を示す図。
【図３】ＢＩＳＴ回路と被験メモリとの距離を示す図。
【図４】第１実施形態に係るＬＳＩ１００におけるＢＩＳＴの動作を示すタイミングチャート。
【図５】第１実施形態に係るレイアウト設計ツール２００の機能構成を示す図。
【図６】第１実施形態に係るレイアウト設計ツール２００の動作の流れを示すフローチャート。
【図７】第２実施形態に係るＬＳＩ３００においてＢＩＳＴに関する構成を示す図。
【図８】第３実施形態の変形例に係るＬＳＩ４００の構成を模式的に示す図。
【図９】第３実施形態に係るＬＳＩ５００においてＢＩＳＴに関する構成を示す図。
【図１０】第３実施形態の変形例に係るＬＳＩ６００の構成を模式的に示す図。
【符号の説明】
【００５０】
１００、３００、４００、５００、６００  ＬＳＩ
１１０、１２０、１３０、３０２、３０３、３０４  メモリ
１４０、３０１  ＢＩＳＴ回路
１４１  データ生成回路
１４２  比較回路
１５０ａ〜ｌ  レジスタ
１７０  マイコン
１８０  プログラマブルロジック
１９０  ロジック回路
２００  レイアウト設計ツール
２０１  ＢＩＳＴセル挿入部
２０２  配置配線部
２０３  配線パラメータ抽出部
２０４  遅延検証部
２０５  レジスタ挿入部
２０６  マスクパターン生成部
３０５、３０６、３０７  比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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