(57)【要約】【課題】抵抗値の変動を可及的に抑制することができる抵抗素子、及び、同抵抗素子を備えた半導体装置、及び、同半導体装置の製造方法を提供する。【解決手段】半導体基板上に第１の前記絶縁膜を所定形状に形成すると同時に、第１の絶縁膜によりＭＩＳ構造を有する素子における絶縁部を形成し、この絶縁膜上に導電膜を形成し、この導電膜を被覆するように第２の絶縁膜を形成することにより、同一半導体基板上に、所定の導電率を有する導電膜の表面のうち電極との接合部を除く全ての表面が、シリコン酸化膜よりも水素の透過率が低い絶縁膜で被覆された抵抗素子と、ＭＩＳ構造を有する素子とを備えた半導体装置を製造する。【選択図】図１
2007200983.tif 000002
【特許請求の範囲】
【請求項１】
所定の導電率を有する導電膜からなる抵抗素子において、
前記導電膜は、電極との接合部以外の全ての表面が、シリコン酸化膜よりも水素の透過率が低い絶縁膜により被覆されていることを特徴とする抵抗素子。
【請求項２】
前記絶縁膜は、シリコン窒化膜であることを特徴とする請求項１に記載の抵抗素子。
【請求項３】
同一半導体基板上に、所定の導電率を有する導電膜からなる抵抗素子と、ＭＩＳ（Metal Insulator Silicon）構造を有する素子とを備えた半導体装置において、
前記抵抗素子は、前記導電膜における電極との接合部以外の全ての表面が、シリコン酸化膜よりも水素の透過率が低い絶縁膜により被覆され、
前記絶縁膜は、前記ＭＩＳ構造を有する素子における絶縁部と同一材料により形成されていることを特徴とする半導体装置。
【請求項４】
前記絶縁膜は、シリコン窒化膜であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
同一半導体基板上に、所定の導電率を有する導電膜の表面のうち電極との接合部を除く全ての表面が、シリコン酸化膜よりも水素の透過率が低い絶縁膜で被覆された抵抗素子と、ＭＩＳ（Metal Insulator Silicon）構造を有する素子とを備えた半導体装置の製造方法であって、
前記半導体基板上に第１の前記絶縁膜を所定形状に形成すると同時に、前記第１の絶縁膜により前記ＭＩＳ構造を有する素子における絶縁部を形成する工程と、
前記絶縁膜上に前記導電膜を形成する工程と、
前記導電膜を被覆するように第２の前記絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記導電膜を形成する工程の後に、前記絶縁部上の前記導電膜を除去する工程を有し、
前記絶縁部上に前記第２の絶縁膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２の絶縁膜を形成すると同時に、前記第２の絶縁膜により、前記ＭＩＳ構造を有する素子とは異なる他のＭＩＳ構造を有する素子の絶縁部を形成する工程を有することを特徴とする請求項５又は請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１の絶縁膜、及び／又は、前記第２の絶縁膜の膜厚は、前記ＭＩＳ構造を有する素子における絶縁部の膜厚に基づいて変更することを特徴とする請求項５〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記絶縁膜を形成する工程は、シリコン窒化膜を成膜する工程であることを特徴とする請求項５〜８のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
抵抗素子、及び、同抵抗素子を備えた半導体装置、及び同半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路の高性能化に伴って、トランジスタ等の能動素子だけでなく、抵抗素子等の受動素子に関しても、その構造や特性の高精度化が要求されるようになってきている。
【０００３】
このような半導体集積回路に用いられる抵抗素子として、寄生容量が少なく、FET（Field Effect Transistor：電界効果トランジスタ）効果もなく、バイアス制限もないといった利点から、多結晶シリコンを用いた抵抗素子が広く用いられてきた。
【０００４】
この多結晶シリコンを用いた抵抗素子は一般に、P型のSi（シリコン）基板上にLOCOS（Local Oxidation Of Silicon：選択酸化）法を用いて形成したLOCOS-SiO２膜（シリコン酸化膜）と、このLOCOS-SiO２膜上に形成したSiO２膜と、このSiO２膜上に形成した多結晶シリコン膜とを備え、この多結晶シリコン膜に所定の不純物をイオン注入することにより、所定の導電率を有する導電膜を形成し、この導電膜を抵抗として機能させる構造であった。
【０００５】
そして、抵抗として機能させる導電膜は、その上面における電極との接合部となる２箇所以外と側面とをSiO２膜で被覆することにより周辺の半導体素子から電気的に絶縁させ、SiO２膜で被覆していない導電膜上面の２箇所に設ける電極により、半導体集積回路の配線層と接続するようにしていた。
【０００６】
ところが、このように配線層と接続する抵抗素子は、抵抗素子の上側に設けられる配線層の影響により、抵抗値が変動して設計値と異なる値になってしまう場合があった。
【０００７】
すなわち、近年の半導体集積回路に用いられる配線層には、エレクトロマイグレーション耐性や耐熱性を向上させるために、Ti（チタン）やTi合金を含有するバリアメタルが用いられており、例えば、Ti膜とTiON（酸化窒化チタン）膜とAl―Si（アルミニウム・シリコン）膜とを順次積層したTi系の配線層が広く用いられている。
【０００８】
このようなTi系の配線層は、通常、半導体集積回路を構成する素子形成層よりも上層に形成されるものであり、この配線層中に含まれるTiは、他の金属よりも水素の吸収率が極めて高い性質を持っている。
【０００９】
そのため、この配線層の近傍に配置されている抵抗素子は、導電膜中の水素が導電膜を被覆しているSiO２膜を透過して配線層中のTiに吸収されてしまい、これにより、導電膜中のトラップ（正孔）密度が増大して導電膜中における電子の移動度が低下し、その結果、抵抗素子の抵抗値が設計値よりも高くなるという問題が生じていた。
【００１０】
このような問題を解消するために、導電膜中の水素が配線層中のTiに吸収されることを抑制することのできる抵抗素子が考案されている（たとえば、特許文献１参照。）。
【００１１】
図１５に示すように、この抵抗素子100は、P型のSi（シリコン）基板101上にLOCOS（Local Oxidation Of Silicon：選択酸化）法を用いて形成したLOCOS-SiO２膜102と、このLOCOS-SiO２膜102上に形成したSiO２膜103と、このSiO２膜103上に多結晶シリコン膜を形成した後、所定の不純物をイオン注入して所定の導電率とした導電膜104とを備えており、この導電膜104の上面及び側面を、水素の透過率が低いSi3N４膜（シリコン窒化膜）105で被覆した構造をしている。
【００１２】
このように、この抵抗素子100では、導電膜104の上面と側面とをSi3N４膜105で被覆することにより、導電膜104中の水素が配線層中のTiに吸収されることを抑制するようにしていた。
【特許文献１】特開２００１−７２１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところが、上記従来の抵抗素子100は、水素の透過率が比較的高いSiO２膜上に導電膜104を形成していたため、以下のような問題を生じるおそれがあった。
【００１４】
すなわち、配線層中のTiは水素の吸収力が非常に強いため、水素の透過率が比較的高いSiO２膜と接している導電膜104の下面側から水素を吸収することがあり、これにより導電膜104中の水素が減少し、抵抗素子100の抵抗値が設計値よりも高くなるといった問題が生じるおそれがあった。
【００１５】
また、この抵抗素子100は、他の半導体素子と同時形成して製造されることが多く、その製造工程では様々な熱処理が施されるが、この熱処理の条件や工程数は、同時形成される他の半導体素子の種類によりそれぞれ異なり、抵抗素子100の導電膜104中における水素は、これら各熱処理によっても導電膜104の下面からSiO２膜を透過して周辺の層間膜へ拡散する。
【００１６】
その結果、製造工程における熱処理履歴によって抵抗素子100の導電膜104中における水素の量がそれぞれ異なり、抵抗素子100の抵抗値を精度よく一定に保つことができないといった問題が生じるおそれがあった。
【課題を解決するための手段】
【００１７】
そこで、請求項１に係る本発明では、所定の導電率を有する導電膜からなる抵抗素子において、導電膜は、電極との接合部以外の全ての表面が、シリコン酸化膜よりも水素の透過率が低い絶縁膜により被覆されていることを特徴とする。
【００１８】
また、請求項２に係る本発明では、請求項１に記載の抵抗素子において、絶縁膜は、シリコン窒化膜であることを特徴とする。
【００１９】
また、請求項３に係る本発明では、同一半導体基板上に、所定の導電率を有する導電膜からなる抵抗素子と、ＭＩＳ（Metal Insulator Silicon）構造を有する素子とを備えた半導体装置において、抵抗素子は、導電膜における電極との接合部以外の全ての表面が、シリコン酸化膜よりも水素の透過率が低い絶縁膜により被覆され、絶縁膜は、ＭＩＳ構造を有する素子における絶縁部と同一材料により形成されていることを特徴とする半導体装置。
【００２０】
また、請求項４に係る本発明では、請求項３に記載の半導体装置において、絶縁膜は、シリコン窒化膜であることを特徴とする。
【００２１】
また、請求項５に係る本発明では、同一半導体基板上に、所定の導電率を有する導電膜の表面のうち電極との接合部を除く全ての表面が、シリコン酸化膜よりも水素の透過率が低い絶縁膜で被覆された抵抗素子と、ＭＩＳ（Metal Insulator Silicon）構造を有する素子とを備えた半導体装置の製造方法であって、半導体基板上に第１の絶縁膜を所定形状に形成すると同時に、第１の絶縁膜によりＭＩＳ構造を有する素子における絶縁部を形成する工程と、絶縁膜上に導電膜を形成する工程と、導電膜を被覆するように第２の絶縁膜を形成する工程とを有することを特徴とする。
【００２２】
また、請求項６に係る本発明では、請求項５に記載の半導体装置の製造方法において、導電膜を形成する工程の後に、絶縁部上の導電膜を除去する工程を有し、絶縁部上に第２の絶縁膜を形成することを特徴とする。
【００２３】
また、請求項７に係る本発明では、請求項５又は請求項６に記載の半導体装置の製造方法において、第２の絶縁膜を形成すると同時に、第２の絶縁膜により、ＭＩＳ構造を有する素子とは異なる他のＭＩＳ構造を有する素子の絶縁部を形成する工程を有することを特徴とする。
【００２４】
また、請求項８に係る本発明では、請求項５〜７のいずれか１項に記載の半導体装置の製造方法において、第１の絶縁膜、及び／又は、第２の絶縁膜の膜厚は、ＭＩＳ構造を有する素子における絶縁部の膜厚に基づいて変更することを特徴とする。
【００２５】
また、請求項９に係る本発明では、請求項５〜８のいずれか１項に記載の半導体装置の製造方法において、絶縁膜を形成する工程は、シリコン窒化膜を成膜する工程であることを特徴とする。
【発明の効果】
【００２６】
本発明によれば、以下に記載するような効果を奏する。
【００２７】
すなわち、請求項１に係る本発明では、所定の導電率を有する導電膜からなる抵抗素子において、導電膜は、電極との接合部以外の全ての表面が、シリコン酸化膜よりも水素の透過率が低い絶縁膜により被覆されていることを特徴とするため、水素の吸収率が高いTi等を含んだ配線層の近傍に配置しても、導電膜中の水素が配線層へ吸収されることを抑制することができ、しかも、熱処理による導電膜から外部への水素の拡散を抑制することができるので、抵抗値の変動を可及的に抑制することができる抵抗素子を提供することができる。
【００２８】
また、請求項２に係る本発明では、請求項１に記載の抵抗素子において、絶縁膜は、シリコン窒化膜であることを特徴とするため、抵抗値の変動を抑制可能な抵抗素子を比較的容易に提供することができる。
導電膜からの水素の漏出を効果的に抑制することができる。
【００２９】
また、請求項３に係る本発明では、同一半導体基板上に、所定の導電率を有する導電膜からなる抵抗素子と、ＭＩＳ（Metal Insulator Silicon）構造を有する素子とを備えた半導体装置において、抵抗素子は、導電膜における電極との接合部以外の全ての表面が、シリコン酸化膜よりも水素の透過率が低い絶縁膜により被覆され、絶縁膜は、ＭＩＳ構造を有する素子における絶縁部と同一材料により形成されていることを特徴とするため、抵抗素子の導電膜中における水素の量が変化することを抑制することができ、抵抗値の変動を可及的に抑制可能な抵抗素子と、ＭＩＳ構造を有する素子とを混載した半導体装置を提供することができ、しかも、導電膜を被覆する絶縁膜と、ＭＩＳ構造を有する素子の絶縁部とを同時形成することができるので、製造工程数を増加させることなく、抵抗値を精度よく一定に保つことができる抵抗素子と、ＭＩＳ構造を有する素子とを同一半導体基板上に備えた半導体装置を提供することができる。
【００３０】
また、請求項５に係る本発明では、請求項３又は請求項４に記載の半導体装置において、絶縁膜は、シリコン窒化膜であることを特徴とするため、抵抗値の変動を可及的に抑制可能な抵抗素子と、シリコン窒化膜を絶縁部として使用する様々なＭＩＳ構造を有する素子とを同一半導体基板上に備えた半導体装置を提供することができる。
【００３１】
また、請求項６に係る本発明では、同一半導体基板上に、所定の導電率を有する導電膜の表面のうち電極との接合部を除く全ての表面が、シリコン酸化膜よりも水素の透過率が低い絶縁膜で被覆された抵抗素子と、ＭＩＳ（Metal Insulator Silicon）構造を有する素子とを備えた半導体装置の製造方法であって、半導体基板上に第１の絶縁膜を所定形状に形成すると同時に、第１の絶縁膜によりＭＩＳ構造を有する素子における絶縁部を形成する工程と、絶縁膜上に導電膜を形成する工程と、導電膜を被覆するように第２の絶縁膜を形成する工程とを有することを特徴とするため、抵抗素子の下面を被覆する絶縁膜と、ＭＩＳ構造を有する素子の絶縁部とを同一工程により形成することができ、製造工程数の増加を抑制しながら、抵抗値を精度よく一定に保つことができる抵抗素子と、ＭＩＳ構造を有する素子とを同時に製造することができる。
【００３２】
また、請求項７に係る本発明では、請求項６に記載の半導体装置の製造方法において、導電膜を形成する工程の後に、絶縁部上の導電膜を除去する工程を有し、絶縁部上に第２の絶縁膜を形成することを特徴とするため、抵抗素子の導電膜を被覆する絶縁膜よりも膜厚の厚い導電部を備えたＭＩＳ構造を有する素子と、抵抗値を精度よく一定に保つことができる抵抗素子とを、製造工程数を増加させることなく、同時に製造することができる。
【００３３】
また、請求項８に係る本発明では、請求項６又は請求項７に記載の半導体装置の製造方法において、第２の絶縁膜を形成すると同時に、第２の絶縁膜により、ＭＩＳ構造を有する素子とは異なる他のＭＩＳ構造を有する素子の絶縁部を形成する工程を有することを特徴とするため、抵抗値を精度よく一定に保つことができる抵抗素子と、２つのＭＩＳ構造を有する素子とを、製造工程数を増加させることなく、同時に製造することができる。
【００３４】
また、請求項９に係る本発明では、請求項６〜８のいずれか１項に記載の半導体装置の製造方法において、第１の絶縁膜、及び／又は、第２の絶縁膜の膜厚は、ＭＩＳ構造を有する素子における絶縁部の膜厚に基づいて変更することを特徴とするため、抵抗値を精度よく一定に保つことができる抵抗素子と、任意の膜厚の絶縁部を備えたＭＩＳ構造を有する素子とを、製造工程数を増加させることなく同時に製造することができる。
【００３５】
また、請求項１０に係る本発明では、請求項６〜９のいずれか１項に記載の半導体装置の製造方法において、絶縁膜を形成する工程は、シリコン窒化膜を成膜する工程であることを特徴とするため、抵抗値を精度よく一定に保つことができる抵抗素子と、絶縁部としてシリコン窒化膜を用いる任意のＭＩＳ構造を有する素子とを、製造コストを増大させることなく比較的容易に、同時に製造することができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の一実施形態について、図面を参照して具体的に説明する。
【００３７】
図１は、第１実施形態に係る抵抗素子を示す断面図である。図２及び図３は、第１実施形態に係る抵抗素子の製造工程を示す断面図である。図４は、第２実施形態に係る半導体装置を示す断面図である。図５及び図６は、第２実施形態に係る半導体装置の製造工程を示す断面図である。図７は、第３実施形態に係る半導体装置を示す断面図である。図８〜図１０は、第３実施形態に係る半導体装置の製造工程を示す断面図である。図１１は、第４実施形態に係る半導体装置を示す断面図である。図１２〜図１４は、第４実施形態に係る半導体装置の製造工程を示す断面図である。
【００３８】
（第１実施形態）
第１実施形態では、本発明に係る抵抗素子、及び、その製造方法の一実施形態について説明する。
【００３９】
図１に示すように、第１実施形態の抵抗素子1は、P型のシリコン基板2上に、順次積層された第１の酸化膜（以下、「第１SiO2膜3」という。）と第２の酸化膜（以下、「第２SiO2膜4」という。）とを備えている。
【００４０】
そして、第２SiO2膜4の上方に、抵抗として機能する多結晶シリコンからなる導電膜5を備えており、この導電膜5は、所定形状に形成された多結晶シリコン膜中に、所定の不純物を所定量イオン注入することにより、所定の導電率となるように設計している。
【００４１】
特に、この導電膜5は、その下面と第２SiO2膜4の上面との間に、シリコン酸化膜よりも水素の透過率が低い絶縁膜である第１のシリコン窒化膜（以下「第１Si3N4膜6」という。）を介在させており、さらに、この導電膜5と電極7、7との接合部を除く上面全体と、側面全体が、第２のシリコン窒化膜（以下、「第２Si3N4膜8」という。）により被覆され、電極7、7との接合部以外の全ての表面が、シリコン酸化膜よりも水素の透過率が低い絶縁膜により被覆されている構造となっている。
【００４２】
なお、図１中の符号9は、抵抗素子1を周辺の半導体素子（図示略）から電気的に絶縁するための層間膜として機能する第３の酸化膜（以下、「第３SiO2膜9」という。）である。
【００４３】
このように第１実施形態の抵抗素子1において、抵抗として機能する導電膜5は、電極7、7との接合部を除く上面と側面と下面との全ての表面を、シリコン酸化膜よりも水素の透過率が低いシリコン窒化膜（第１Si3N4膜6、第２Si3N4膜8）により被覆されているので、この抵抗素子1が水素吸収力の非常に高いTi（チタン）を含むような配線層の近傍に配置されたとしても、シリコン窒化膜により導電膜5中の水素がTiに吸収されることを効果的に抑制することができ、また、製造工程中の熱処理による導電膜5からの水素の拡散も抑制することができる。
【００４４】
そのためこの抵抗素子1は、半導体集積回路において任意の位置に配設しても、抵抗値が設計値から変動しにくく、回路設計を行う際のレイアウトの自由度が高い。
【００４５】
さらに、導電膜5を被覆する絶縁膜として、比較的安価で容易に形成することができ、従来より半導体素子の製造工程において広く用いられているシリコン窒化膜（第１Si3N4膜6、第２Si3N4膜8）を採用しているので、この抵抗素子1を製造するために、新たな材料や製造装置を導入する必要もない。
【００４６】
このような抵抗素子1は、図２及び図３に示す製造工程により製造することができる。
【００４７】
すなわち、図２（a）に示すように、まずP型のシリコン基板2の表面に、LOCOS（Local Oxidation Of Silicon）法を用いて第１SiO2膜3を形成する。
【００４８】
次に、図２（b）に示すように、第１SiO2膜3の表面に、CVD（Chemical Vapor Deposition：化学的気相成長）法を用いて第２SiO2膜4を形成する。
【００４９】
次に、図２（c）に示すように、第２SiO2膜4の表面に、CVD法を用いて第１Si3N4膜6を形成する。
【００５０】
次に、第１Si3N4膜6上にフォトレジスト（図示略）を塗布した後、フォトリソグラフィ技術を用いて所望のパターニングを施すことにより、後に形成して抵抗として機能させる部分の導電膜5の平面視と略同一となる所定形状、若しくは、所定形状の導電膜5の平面視よりも若干広いレジストマスクを形成する。
【００５１】
次に、このレジストマスクを用いてRIE（Reactive Ion Etching）を行うことにより、図２（d）に示すように、不要な部分の第１Si3N4膜6を除去し、その後、レジストマスクを除去する。
【００５２】
次に、図２（e）に示すように、これら全ての上面を被覆するように、CVD法を用いて厚さ200nm程度の多結晶シリコン膜10を形成する。なお、ここで形成する多結晶シリコン膜10のうち第１Si3N4膜6の上面に形成されている部分が、後に導電膜5となる部分である。
【００５３】
ここで、この多結晶シリコン膜10に、不純物としてFB2（フッ化ボロン）イオンを1×1013〜1×1016cm-2程度のドーズ量にてイオン注入することにより、所望の導電率となるように導電化する。なお、ここで記載した不純物の種類及びドーズ量は一例に過ぎず、所望の導電率や抵抗値に応じて適宜変更することができる。
【００５４】
また、ここでは、多結晶シリコン膜10全体にイオン注入しているが、多結晶シリコン膜10上に、所望のパターニングを施したレジストマスクを形成し、このレジストマスクを用いて部分的に異なる不純物をイオン注入してもよく、こうすることにより、部分的に抵抗値の異なるシート抵抗を形成することもできる。
【００５５】
次に、所望の導電率となるように導電化された多結晶シリコン膜10上にフォトレジストを塗布した後、フォトリソグラフィ技術を用いて所望のパターニングを施すことにより、多結晶シリコン膜10のうち導電膜5となる部分の上だけにレジストマスクを形成する。
【００５６】
そして、このレジストマスクを用いてRIEを行うことにより、図３（f）に示すように、不要な部分の多結晶シリコン膜10を除去し、その後、レジスト膜を除去する。
【００５７】
次に、図３（g）に示すように、CVD法を用いてこれら全ての上面を被覆するように第２Si3N4膜8を形成する。
【００５８】
その後、第２Si3N4膜8上にフォトレジストを塗布し、フォトリソグラフィ技術を用いて所望のパターニングを施したレジストマスクを形成し、その後、RIEを行うことにより不要な部分（導電膜5を被覆している部分以外）の第２Si3N4膜8を除去する。なお、ここでの不要な部分の第２Si3N4膜8除去工程は、省略することもできる。
【００５９】
次に、図３（h）に示すように、CVD法を用いてこれら全ての上面を被覆するように第３SiO2膜9を形成する。
【００６０】
次に、第３SiO2膜9上にフォトレジストを塗布した後、フォトリソグラフィ技術を用いて所望のパターニングを施したレジストマスクを形成する。
【００６１】
そして、このレジストマスクを用いてRIEを行うことにより、電極7、7形成部分の第３SiO2膜9と第２Si3N4膜8とを選択的に除去して電極形成用開口11、11を形成し、その後、レジストマスクを除去する。
【００６２】
次に、これら全ての上面に、スパッタ法を用いてTi（チタン）膜と、TiON（酸化窒化チタン）膜と、Ti膜と、Al-Si（アルミニウム・シリコン）膜を順次積層した後、Al-Si膜上に、フォトレジストを塗布した後、フォトリソグラフィ技術を用いて所望のパターニングを施すことにより、電極7、7となる部分のAl-Si膜上にのみレジストマスクを形成する。
【００６３】
そして、このレジストマスクを用いてRIEを行うことにより電極7、7を形成し、その後レジストマスクを除去して、図１に示すような抵抗素子1を製造される。
【００６４】
（第２実施形態）
第２実施形態では、同一半導体基板上に、所定の導電率を有する導電膜からなる抵抗素子と、ＭＩＳ（Metal Insulator Silicon）構造を有する素子とを備えた半導体装置、及び、その製造方法の一実施形態について説明する。
【００６５】
また、ここでは、ＭＩＳ構造を有する素子として、ＭＩＳ構造を有する容量素子を例に挙げて説明するが、本発明はこれに限定されるものではなく、ＭＩＳ構造の絶縁部としてシリコン酸化膜よりも水素の透過率が低い絶縁膜を用いて形成する素子であれば、ＭＩＳトランジスタ等、任意の素子に適用することができる。
【００６６】
また、第２実施形態における抵抗素子1は、第１実施形態に記載した抵抗素子1と同一構成であるため、図１〜図３に記載した抵抗素子1と同一の構成要件については同一の符号を付することとする。
【００６７】
図４に示すように、第２実施形態に係る半導体装置20は、同一のP型のシリコン基板2上の左側半分（抵抗素子形成領域）に第１実施形態と同一の抵抗素子1を備えており、P型のシリコン基板2の右側半分（容量素子形成領域）にはＭＩＳ構造を有する容量素子（以下、「ＭＩＳ容量素子」という。）21を備えている。
【００６８】
抵抗素子1は、第１実施形態に記載した抵抗素子1と同様に、抵抗として機能する導電膜5を備えており、この導電膜5と電極7、7との接合部を除く導電膜5の上面と、側面と、下面との全ての表面が、シリコン窒化膜（第１Si3N4膜6、第２Si3N4膜8）により被覆されている。
【００６９】
そのため、この抵抗素子1は、導電膜5中の水素が外部に拡散し難く、したがって、水素が、水素の吸収力の高いTi等の金属に吸収されることもないので、抵抗値の変動がほとんどない。
【００７０】
また、ＭＩＳ容量素子21は、P型のシリコン基板2上にN型半導体層22と、第２SiO2膜4とを備えており、この第２SiO2膜4の２箇所に、N型半導体層22の表面が露出するように形成された第１の開口部23と第２の開口部24とを備えている。
【００７１】
そして、第１の開口部23におけるN型半導体層22の上面には、第１Si3N4膜6と、導電膜5と、第２Si3N4膜8とが順次積層されており、その上部に導電膜5と導通させた容量素子21の一方の電極（以下、「第１容量電極25」という。）が設けられている。
【００７２】
また、第２の開口部24には、N型半導体層22と導通するように容量素子21の他方の電極（以下、「第２容量電極26」という。）が設けられている。
【００７３】
このように、容量素子21は、金属（Metal）である第１容量電極25と、絶縁部（Insulator）である第１Si3N4膜6と、半導体（Silicon）であるN型半導体層22とが積層されたＭＩＳ構造を備えており、しかも、容量として機能する絶縁部が抵抗素子1の導電膜5下面を被覆している第１Si3N4膜6により構成されている。
【００７４】
そのため、この半導体装置20は、上記抵抗値の変動を可及的に抑制することができる抵抗素子1と、ＭＩＳ構造を有する容量素子とを、特別な製造工程を追加することなく、同一のP型のシリコン基板2上に同時形成して製造することができる。
【００７５】
このような半導体装置20は、図５及び図６に示す製造工程により製造することができる。なお以下の説明では、図５及び図６において、左側半分を抵抗素子形成領域とし、右側半分を容量素子形成領域として説明する。
【００７６】
図５（a）に示すように、まずP型のシリコン基板2上の抵抗素子形成領域に第１SiO2膜3を形成すると共に、P型のシリコン基板2上の容量素子形成領域にN型の不純物をドープしたN型半導体層22を形成する。
【００７７】
次に、図５（b）に示すように、第１SiO2膜3及びN型半導体層22の表面に第２SiO2膜4を形成する。
【００７８】
次に、第２SiO2膜4上にフォトレジストを塗布し、フォトリソグラフィ技術を用いて所定のパターニングを施すことにより、第１容量電極25の形成位置以外を被覆するようなレジストマスクを形成し、このレジストマスクを用いてRIEを行うことにより、図５（c）に示すように第１の開口部23を形成し、その後、レジストマスクを除去する。
【００７９】
次に、図５(d)に示すように、これら全ての上面にCVD法を用いて第１Si3N4膜6を形成する。
【００８０】
その後、この第１Si3N4膜6上にフォトレジストを塗布し、フォトリソグラフィ技術を用いて所望のパターニングを施したレジストマスクを形成する。
【００８１】
そして、このレジストマスクを用いてRIEを行うことにより、図５（e）に示すように、不要な部分の第１Si3N4膜6を除去することによって、後に抵抗素子1の導電膜5下面を被覆する第１Si3N4膜6と、容量素子21の容量部分となる第１Si3N4膜6とを同一材料により同時形成し、その後、レジストマスクを除去する。
【００８２】
次に図５（f）に示すように、これら全ての上面にCVD法を用いて多結晶シリコン膜10を形成した後、この多結晶シリコン膜10に所定の不純物をイオン注入することにより所定の導電率となるように導電化する。
【００８３】
その後、この多結晶シリコン膜10上にフォトレジストを塗布し、フォトリソグラフィ技術を用いて所望のパターニングを施したレジストマスクを形成する。
【００８４】
そして、このレジストマスクを用いてRIEを行うことにより、図６（g）に示すように、不要な部分の多結晶シリコン膜10を除去して、抵抗素子形成領域に抵抗として機能させる導電膜5を形成すると共に、容量素子形成領域における第１Si3N4膜6上に多結晶シリコン膜10を残し、その後、レジストマスクを除去する。
次に図６（h）に示すように、これら全ての上面にCVD法を用いて第２Si3N4膜8を形成する。
【００８５】
その後、この第２Si3N4膜8上にフォトレジストを塗布し、フォトリソグラフィ技術を用いて所望のパターニングを施したレジストマスクを形成する。
【００８６】
そして、このレジストマスクを用いてRIEを行い、不要な部分の第２Si3N4膜8を除去することにより、図６（i）に示すように、抵抗素子形成領域における導電膜5の側面及び上面全体を被覆するように第２Si3N4膜8を残すと共に、容量素子形成領域の多結晶シリコン膜10を被覆するように第２Si3N4膜8を残し、その後、レジストマスクを除去する。
【００８７】
次に図６（j）に示すように、これら全ての上面にCVD法を用いて第３SiO2膜9を形成する。
【００８８】
その後、この第３SiO2膜9上にフォトレジストを塗布し、フォトリソグラフィ技術を用いて所望のパターニングを施したレジストマスクを形成する。
【００８９】
そして、このレジストマスクを用いてRIEを行うことにより、図６（k）に示すように、抵抗素子形成領域、及び、容量素子形成領域の所定位置に電極形成用開口11、11、11、11を形成し、その後、レジストマスクを除去する。
【００９０】
次に、抵抗素子形成領域の電極形成用開口11、11に電極7、7を形成すると共に、容量素子形成領域の電極形成用開口11、11に第１容量電極25と第２容量電極26とを形成して、図４に示す半導体装置20が製造される。
【００９１】
このように、第２実施形態に記載した半導体装置20は、同一のP型のシリコン基板2上に、所定の導電率を有する導電膜5の表面のうち電極7、7との接合面を除く全ての表面が、シリコン酸化膜よりも水素の透過率が低いシリコン窒化膜（第１Si3N4膜6、第２Si3N4膜8）により被覆された抵抗素子1と、ＭＩＳ構造を有する容量素子21とを備えている。
【００９２】
そして、この半導体装置20を製造する際には、抵抗素子形成領域に第１の絶縁膜としての第１Si3N4膜6を所定形状に形成すると同時に、この第１Si3N4膜6によりＭＩＳ容量素子21における絶縁部を形成し、その後、これら第１Si3N4膜6の上面に多結晶シリコン膜10からなる導電膜5を形成した後、この導電膜5の側面及び上面を被覆するように第２の絶縁膜としての第２Si3N4膜8を形成するようにしているので、抵抗素子1の導電膜5下面を被覆する絶縁膜と、ＭＩＳ容量素子21の絶縁部とを同一の製造工程で形成することができ、特別な製造工程を追加することなく、抵抗値の変動が非常に小さい抵抗素子1と、ＭＩＳ構造を有する容量素子とを同時に製造することができる。
【００９３】
（第３実施形態）
第３実施形態では、本発明に係る半導体装置、及び、その製造方法の一実施形態について、第２実施形態に記載した抵抗素子と同一の抵抗素子と、第２実施形態に記載したＭＩＳ素子よりも絶縁部の膜厚が厚いＭＩＳ容量素子とを同一半導体基板上に備えた半導体装置を例に挙げて説明する。
【００９４】
なお、図７〜図９においても、第１及び第２実施形態に記載した抵抗素子1、及び、半導体装置20と同一の構成要件に関しては、同一の符号を付して説明する。
【００９５】
図７に示すように、第３実施形態に係る半導体装置30は、同一のP型のシリコン基板2上の左側に、第１及び第２実施形態に記載のものと同一の抵抗素子1を備えると共に、右側にＭＩＳ容量素子31を備えている。
【００９６】
特に、このＭＩＳ容量素子31は、容量として機能する絶縁部の膜厚が第２実施形態に記載したＭＩＳ容量素子21の２倍の厚さとなっており、その容量も略２倍となっている。
【００９７】
すなわち、このＭＩＳ容量素子31は、P型のシリコン基板2上にN型半導体層22を備えており、このN型半導体層22上の所定位置に、第１Si3N4膜6と、第２Si3N4膜8とを順次積層して形成した絶縁部を備えている。
【００９８】
しかも、この第１Si3N4膜6は、抵抗素子1の導電膜5下面を被覆する第１Si3N4膜6を形成した際に、同時形成することができるものであり、第２Si3N4膜8は、抵抗素子1の導電膜5の側面及び上面を被覆する第２Si3N4膜8を形成した際に同時形成することができるものである。
【００９９】
このように、第３実施形態の半導体装置30では、第２実施形態の半導体装置20を製造する際に行う製造工程をそのまま流用することによって、製造工程数を増加させることなく、第２実施形態に記載したものと同一の抵抗素子1と、第２実施形態に記載したものよりも絶縁部の膜厚の厚いＭＩＳ容量素子31とを、同一のP型のシリコン基板2上に備える構造としている。
【０１００】
このような構造の半導体装置30は、図８〜図１０に示す製造工程により製造することができる。なお以下の説明では、図８〜１０において左側半分を抵抗素子形成領域とし、右側半分を容量素子形成領域として説明する。
【０１０１】
図８（a）に示すように、まず第２実施形態と同様にP型のシリコン基板2上の抵抗素子形成領域に第１SiO2膜3を形成すると共に、容量素子形成領域にN型半導体層22を形成し、その後、図８（b）に示すように、第１SiO2膜3及びN型半導体層22の上面全体に第２SiO2膜4を形成する。
【０１０２】
次に、図８（c）に示すように、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、容量素子形成領域における第２SiO2膜4の所定位置に第１の開口部23を形成して、第１SiO2膜3の表面を選択的に露出させ、その後、レジストマスクを除去する。
【０１０３】
次に、図８（d）に示すように、これら全ての上面にCVD法を用いて第１Si3N4膜6を形成した後、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、不要な部分の第１Si3N4膜6を除去する。
【０１０４】
こうすることにより、図８（e）に示すように、抵抗素子形成領域において後に形成する導電膜5の下面を被覆する位置と、容量素子形成領域における導電部の形成位置にのみ第１Si3N4膜6を残し、その後、レジストマスクを除去する。
【０１０５】
次に、図９（f）に示すように、これら全ての上面にCVD法を用いて多結晶シリコン膜10を形成した後、この多結晶シリコン膜10に所定の不純物をイオン注入することにより所定の導電率となるように導電化し、その後、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、不要な部分の多結晶シリコン膜10を除去する。
【０１０６】
こうすることにより、図９（g）に示すように、抵抗素子形成領域に残した第１Si3N4膜6上にのみ多結晶シリコン膜10よりなる導電膜5を形成すると共に、容量素子形成領域における導電部を構成している第１Si3N4膜6上の多結晶シリコン膜（導電膜）10を除去し、その後、レジストマスクを除去する。
【０１０７】
次に、図９（h）に示すように、これら全ての上面にCVD法を用いて第２Si3N4膜8を形成し、その後、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、不要な部分の第２Si3N4膜8を除去する。
【０１０８】
こうすることにより、図９（i）に示すように、抵抗素子形成領域において導電膜5の側面及び上面全体を被覆するように第２Si3N4膜8を残すと同時に、容量素子形成領域の絶縁部において第１Si3N4膜6の上面に第２Si3N4膜8を積層し、第１実施形態のＭＩＳ容量素子の絶縁部よりも膜厚の厚い絶縁部を形成する。
【０１０９】
次に、図９（j）に示すように、これら全ての上面にCVD法を用いて再度多結晶シリコン膜10を形成した後、この多結晶シリコン膜10に所定の不純物をイオン注入することにより導電化する。
【０１１０】
その後、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、不要な部分の多結晶シリコン膜10を除去する。
【０１１１】
こうすることにより、図１０（k）に示すように、容量素子形成領域における絶縁部（積層した第１Si3N4膜6と第２Si3N4膜8）上にのみ多結晶シリコン膜10を残す。
【０１１２】
次に、図１０（l）に示すように、これら全ての上面にCVD法を用いて第３SiO2膜9を形成し、その後、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、不要な部分の第３SiO2膜9を除去する。
【０１１３】
こうすることにより、図１０（m）に示すように、抵抗素子形成領域、及び、容量素子形成領域における所定位置にそれぞれ電極形成用開口11、11、11、11を形成し、その後、レジストマスクを除去する。
【０１１４】
最後に、抵抗素子形成領域の各電極形成用開口11、11に電極7、7を形成すると共に、容量素子形成領域の各電極形成用開口11、11に第１容量電極25と第２容量電極26とを形成して、図７に示すような半導体装置30を製造する。
【０１１５】
このように、第３実施形態に記載した製造方法によれば、第２実施形態に記載した製造方法に特別な製造工程を追加することなく、第２実施形態に記載したものと同一の抵抗素子1を形成しながら、同時に第２実施形態に記載したＭＩＳ容量素子21よりも容量の大きいＭＩＳ容量素子31を形成することができる。
【０１１６】
（第４実施形態）
第４実施形態では、本発明に係る半導体装置、及び、その製造方法の一実施形態について、第１実施形態に記載したものと同様の構造を有する抵抗素子と、絶縁部の膜厚が異なる２つのＭＩＳ容量素子とを同一のP型のシリコン基板上備えた半導体装置を例に挙げて説明する。
【０１１７】
なお、図１１〜図１４においても、第１〜第３実施形態に記載した抵抗素子1、半導体装置20、30と同一の構成要件に関しては、同一の符号を付して説明する。
【０１１８】
図１１に示すように、第４実施形態に係る半導体装置40は、同一のP型のシリコン基板2上の左側に、第１〜第３実施形態に記載のものと同様構成の抵抗素子1を備えると共に、P型のシリコン基板2上略中央と右側との２箇所にＭＩＳ容量素子41、42を備えている。
【０１１９】
特に、この半導体装置40の略中央位置に備えるＭＩＳ容量素子（以下、「第１容量素子」という。）41と、この第１容量素子41とは異なる他のＭＩＳ構造を有する容量素子（以下「第２容量素子」という。）42とは、絶縁部の膜厚が異なり、第１容量素子41よりも第２容量素子42の絶縁部の方が膜厚が厚く形成され、その分容量値も大きくなっている。
【０１２０】
このように抵抗素子1と、容量値の異なる第１容量素子41と第２容量素子42とを同一のP型のシリコン基板2上に備える半導体装置40は、第１容量素子41と第２容量素子42とに要求される容量値に基づいて、抵抗素子1の導電膜5の下面を被覆している第１Si3N4膜6と、導電膜5の側面及び上面を被覆している第２Si3N4膜8との膜厚を調整するだけで、特別な製造工程を追加することなく製造することができる。
【０１２１】
すなわち、この半導体装置40では、抵抗素子1の導電膜5下面を被覆する第１Si3N4膜6を形成した際に、この第１Si3N4膜6により第１容量素子41の絶縁部を同時形成し、抵抗素子1の導電膜5の側面及び上面を、第１Si3N4膜6よりも膜厚を厚く設定した第２Si3N4膜8により被覆した際に、この第２Si3N4膜8により第２容量素子42の絶縁部を同時形成するようにしている。
【０１２２】
そのため、抵抗素子1を形成する製造工程において、成膜するシリコン窒化膜の膜厚調整を行うだけで、特別な製造工程を追加することなく、この半導体装置40を提供することができる。
【０１２３】
このような構造の半導体装置40は、図１２〜図１４に示す製造工程により製造することができる。なお、以下の説明では、図１２〜図１４において、左側を抵抗素子形成領域、略中央を第１容量素子形成領域、右側を第２容量素子形成領域として説明する。
【０１２４】
図１２（a）に示すように、まず第２及び第３実施形態と同様にP型のシリコン基板2上の抵抗素子形成領域に第１SiO2膜3を形成すると共に、第１及び第２容量素子形成領域にN型半導体層22を形成し、その後、図１２（b）に示すように、第１SiO2膜3及びN型半導体層22の上面全体に第２SiO2膜4を形成する。
【０１２５】
次に、図１２（c）に示すように、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、第１容量素子形成領域における第２SiO2膜4の所定位置に第１の開口部23を形成して、第１SiO2膜3の表面を選択的に露出させ、その後、レジストマスクを除去する。
【０１２６】
次に、図１２（d）に示すように、これら全ての上面にCVD法を用いて第１Si3N4膜6を形成し、その後、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、不要な部分の第１Si3N4膜6を除去する。
【０１２７】
こうすることにより、図１２（e）に示すように、抵抗素子形成領域において、後に導電膜5下面を被覆する位置と、第１容量素子形成領域における導電部の形成位置にのみ第１Si3N4膜6を残し、その後、レジストマスクを除去する。
【０１２８】
次に、図１３（f）に示すように、これら全ての上面にCVD法を用いて多結晶シリコン膜10を形成した後、この多結晶シリコン膜10に所定の不純物をイオン注入することにより、所定の導電率となるように導電化し、その後、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、不要な部分の多結晶シリコン膜10を除去する。
【０１２９】
こうすることにより、図１３（g）に示すように、抵抗素子形成領域に多結晶シリコン膜10よりなる導電膜5を形成すると共に、第１容量素子形成領域における導電部を構成している第１Si3N4膜6上に多結晶シリコン膜（導電膜）10を残し、その後、レジストマスクを除去する。
【０１３０】
次に、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、第２容量形成領域における第２SiO2膜4の所定位置に、第２容量素子の絶縁部を形成するための第３の開口部27を形成し、その後、レジストマスクを除去する。
【０１３１】
次に、図１３（i）に示すように、これら全ての上面にCVD法を用いて第２Si3N4膜8を形成する。
【０１３２】
特に、ここで形成する第２Si3N4膜8は、その膜厚が先に形成した第１Si3N4膜6よりも厚くなるように形成するようにしている。
【０１３３】
その後、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、不要な部分の第２Si3N4膜8を除去する。
【０１３４】
こうすることにより、図１３（j）に示すように、抵抗素子形成領域において導電膜5の側面及び上面全体を被覆するように第２Si3N4膜8を残すと共に、第１容量素子形成領域における絶縁部の第１Si3N4膜6上面に第２Si3N4膜8を残し、さらに、このとき同時に第２容量形成領域における第３の開口部27に第２Si3N4膜8を形成することにより、第２容量素子42の絶縁部を形成する。
【０１３５】
次に、図１４（k）に示すように、これら全ての上面にCVD法を用いて再度多結晶シリコン膜10を形成した後、この多結晶シリコン膜10に所定の不純物をイオン注入することにより導電化し、その後、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、不要な部分の多結晶シリコン膜10を除去する。
【０１３６】
こうすることにより、図１４（l）に示すように、第２容量素子形成領域における絶縁部である第２Si3N4膜8上にのみ多結晶シリコン膜10を残し、その後、レジストマスクを除去する。
【０１３７】
次に、図１４（m）に示すように、これら全ての上面にCVD法を用いて第３SiO2膜9を形成し、その後、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、図１４（l）に示すように、抵抗素子形成領域と、第1容量素子形成領域と、第２容量素子形成領域の所定位置に、電極形成用開口11、11、11、11、11、11を形成し、その後、レジストマスクを除去する。
【０１３８】
最後に、抵抗素子形成領域の電極形成用開口11、11に抵抗素子1の電極7、7を形成すると共に、第１及び第２容量素子形成領域の各電極形成用開口11、11に、それぞれ第１容量電極25と第２容量電極26とを形成して、図１１に示すような半導体装置40を製造する。
【０１３９】
このように、第４実施形態に記載した製造方法によれば、第１容量素子41と第２容量素子42とに要求される容量値に応じて、抵抗素子1の導電膜5の下面を被覆する第１Si3N4膜6の膜厚、若しくは、第２Si3N4膜8の膜厚、若しくは、これら２つのシリコン窒化膜第（第１Si3N4膜6、第２Si3N4膜8）の膜厚を調整することにより、同一のP型のシリコン基板2上に、抵抗値の変動がほとんどない抵抗素子1と、容量値の異なる２つのＭＩＳ容量素子（第１容量素子41、第２容量素子42）とを、特別な製造工程を追加することなく同時形成することができる。
【０１４０】
なお、第１〜第４実施形態では、抵抗素子1の導電膜5の表面全体を被覆する絶縁膜、及び、ＭＩＳ容量素子の絶縁部を構成する絶縁膜として、シリコン窒化膜を用いたが、これは一例に過ぎず、シリコン酸化膜よりも水素の透過率が低い絶縁膜であれば、任意の絶縁膜を用いることができる。
【０１４１】
また、抵抗素子1の導電膜5として多結晶シリコン膜10を用いたが、これも
一例に過ぎず、所定の不純物をイオン注入した非結晶シリコン膜など、所定の導電率を有し、抵抗として機能させることができるものであれば、任意の物質を用いることができる。
【図面の簡単な説明】
【０１４２】
【図１】第１実施形態に係る抵抗素子を示す断面図である。
【図２】第１実施形態に係る抵抗素子の製造工程を示す断面図である。
【図３】第１実施形態に係る抵抗素子の製造工程を示す断面図である。
【図４】第２実施形態に係る半導体装置を示す断面図である。
【図５】第２実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】第２実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】第３実施形態に係る半導体装置を示す断面図である。
【図８】第３実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】第３実施形態に係る半導体装置の製造工程を示す断面図である。
【図１０】第３実施形態に係る半導体装置の製造工程を示す断面図である。
【図１１】第４実施形態に係る半導体装置を示す断面図である。
【図１２】第４実施形態に係る半導体装置の製造工程を示す断面図である。
【図１３】第４実施形態に係る半導体装置の製造工程を示す断面図である。
【図１４】第４実施形態に係る半導体装置の製造工程を示す断面図である。
【図１５】従来の抵抗素子を示す断面図である。
【符号の説明】
【０１４３】
１  抵抗素子
２  P型のシリコン基板
３  第１SiO2膜
４  第２SiO2膜
５  導電膜
６  第１Si3N4膜
７  電極
８  第２Si3N4膜
９  第３SiO2膜
１０  多結晶シリコン膜
１１  電極形成用開口
２０、３０、４０  半導体装置
２１、３１  ＭＩＳ容量素子
２２  N型半導体層22
２３  第１の開口部
２４  第２の開口部
２５  第１容量電極
２６  第２容量電極
２７  第３の開口部
４１  ＭＩＳ容量素子
４２  第２容量素子
【図１】
2007200983.tif 000003
【図２】
2007200983.tif 000004
【図３】
2007200983.tif 000005
【図４】
2007200983.tif 000006
【図５】
2007200983.tif 000007
【図６】
2007200983.tif 000008
【図７】
2007200983.tif 000009
【図８】
2007200983.tif 000010
【図９】
2007200983.tif 000011
【図１０】
2007200983.tif 000012
【図１１】
2007200983.tif 000013
【図１２】
2007200983.tif 000014
【図１３】
2007200983.tif 000015
【図１４】
2007200983.tif 000016
【図１５】
2007200983.tif 000017