(57)【要約】【課題】相変化メモリ素子及びその製造方法を提供する。【解決手段】半導体基板に形成された下部電極と、基板上に下部電極を覆い、下部電極を露出させるコンタクトホールが形成された第１絶縁層と、コンタクトホールに形成された導電性コンタクトと、第１絶縁層上に導電性コンタクトに対応するホールが形成された第２絶縁層と、ホールを充填した相変化物質膜と、第２絶縁層上に相変化物質膜の上面を覆う上部電極と、を備え、相変化物質膜及び上部電極は、その中心が配列されており、上部電極の幅は、相変化物質膜の幅より広いことを特徴とする相変化メモリ素子である。【選択図】図２
2007019475.tif 000002
【特許請求の範囲】
【請求項１】
基板上の下部電極と、
前記基板上で前記下部電極を覆い、前記下部電極を露出させる第１ホールが形成された第１絶縁層と、
前記第１ホールに形成された導電性コンタクトと、
前記第１絶縁層上で前記導電性コンタクトに対応する第２ホールが形成された第２絶縁層と、
前記第２ホールを充填した相変化物質膜と、
前記第２絶縁層上に前記相変化物質膜の上面を覆う上部電極と、を備えることを特徴とする相変化メモリ素子。
【請求項２】
前記上部電極は、少なくとも前記相変化物質膜の上面を保護することを特徴とする請求項１に記載の相変化メモリ素子。
【請求項３】
前記上部電極は、前記相変化物質膜の上面及び側面を保護することを特徴とする請求項２に記載の相変化メモリ素子。
【請求項４】
前記相変化物質膜及び前記上部電極は、実質的に配列されており、前記上部電極の幅は、前記相変化物質膜の幅より広いことを特徴とする請求項１に記載の相変化メモリ素子。
【請求項５】
前記上部電極の幅は、前記相変化物質膜の幅の４／３〜３倍であることを特徴とする請求項４に記載の相変化メモリ素子。
【請求項６】
前記相変化物質膜は、Ｔｅ、Ｓｅ及びＳからなる群から選択された少なくとも何れか一つを含むカルコゲナイド系物質であることを特徴とする請求項１に記載の相変化メモリ素子。
【請求項７】
半導体基板に下部電極を形成する第１工程と、
前記基板上に前記下部電極を覆う第１絶縁層を形成する第２工程と、
前記第１絶縁層に前記下部電極と電気的に連結された導電性コンタクトを形成する第３工程と、
前記第１絶縁層上に前記導電性コンタクトに対応する第１ホールが形成された第２絶縁層を形成する第４工程と、
前記第２絶縁層上に前記第１ホールを充填する相変化物質を蒸着する第５工程と、
前記第２絶縁層及び前記相変化物質を平坦化する第６工程と、
前記第２絶縁層上に前記相変化物質膜の上面を覆う上部電極を形成する第７工程と、を含むことを特徴とする相変化メモリ素子の製造方法。
【請求項８】
前記上部電極は、少なくとも前記相変化物質膜の上面を保護するように形成されたことを特徴とする請求項７に記載の相変化メモリ素子の製造方法。
【請求項９】
前記上部電極は、前記相変化物質膜の上面及び側面を保護するように形成されたことを特徴とする請求項８に記載の相変化メモリ素子の製造方法。
【請求項１０】
前記相変化物質膜及び前記上部電極は、実質的に配列されており、前記上部電極の幅は、前記相変化物質膜の幅より広いことを特徴とする請求項７に記載の相変化メモリ素子の製造方法。
【請求項１１】
前記第４工程は、前記第１幅を有する前記第１ホールを形成し、
前記第７工程は、前記第１幅より広い第２幅を有する上部電極を形成することを特徴とする請求項７に記載の前記相変化メモリ素子の製造方法。
【請求項１２】
前記上部電極及び前記相変化物質膜は、実質的に配列されるように形成されたことを特徴とする請求項１１に記載の相変化メモリ素子の製造方法。
【請求項１３】
前記第２幅は、前記第１幅の長さの４／３〜３倍であることを特徴とする請求項１２に記載の相変化メモリ素子の製造方法。
【請求項１４】
前記第５工程は、ＰＶＤ方法で蒸着することを特徴とする請求項７に記載の相変化メモリ素子の製造方法。
【請求項１５】
前記相変化物質は、Ｔｅ、Ｓｅ及びＳからなる群から選択された少なくとも何れか一つを含むカルコゲナイド系物質であることを特徴とする請求項７に記載の相変化メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリ素子及びその製造方法に係り、さらに詳細には、相変化物質がエッチング過程で損傷されることを防止した相変化メモリ素子及び製造方法に関する。
【背景技術】
【０００２】
相変化メモリ素子は、相変化物質を利用する。相変化物質に提供される電流の大きさ（すなわち、ジュール熱）によって、相変化物質は、非晶質状態または結晶質状態にあり、それぞれの状態で電気伝導度の差が生じる。相変化物質を含むメモリセルに流れる電流の大きさを変更することによって、前記メモリセルに論理“１”または論理“０”の情報を保存でき、前記相変化メモリセルに流れる電流を感知することによって、前記相変化メモリセルに保存された論理“１”または論理“０”の情報を読み取れる。
【０００３】
図１は、従来の相変化メモリ素子を示す断面図である。
【０００４】
図１に示すように、従来の相変化メモリ素子は、下部電極１０及び上部電極１８、前記二つの電極１０、１８の間に介在される薄膜状の相変化物質膜１６、及び前記下部電極１０と相変化物質膜１６とを電気的に連結する導電性コンタクト１４を備える。前記下部電極１０及び導電性コンタクト１４の側面は、絶縁膜１２内に埋め込まれており、前記下部電極１０は、スイッチング素子（図示せず）、例えば、トランジスタ（図示せず）と電気的に連結されている。
【０００５】
一方、相変化物質膜１６及び上部電極１８を導電性コンタクト１４上に形成するために、絶縁膜１２上に相変化物質及び導電層を積層した後、エッチング過程を経る。前記エッチング過程で相変化物質膜１６の露出した面が損傷されて、製造されたメモリ素子の相変化特性が悪くなり得る。特に、小型の相変化メモリ素子において、相変化物質膜１６の幅が狭くなるにつれて、前記エッチングによる損傷は、さらに大きくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、前述した従来の技術の問題点を改善するためのものであって、上部電極のエッチング過程で相変化物質が露出しないように形成された相変化メモリ素子及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
前記課題を解決するために、本発明の相変化メモリ素子は、基板上の下部電極と、前記基板上で前記下部電極を覆い、前記下部電極を露出させる第１ホールが形成された第１絶縁層と、前記第１ホールに形成された導電性コンタクトと、前記第１絶縁層上で前記導電性コンタクトに対応する第２ホールが形成された第２絶縁層と、前記第２ホールを充填した相変化物質膜と、前記第２絶縁層上に前記相変化物質膜の上面を覆う上部電極と、を備えることを特徴とする。
【０００８】
本発明によれば、前記上部電極は、少なくとも前記相変化物質膜の上面を保護する。
【０００９】
さらに望ましくは、前記上部電極は、前記相変化物質膜の上面及び側面を保護する。
【００１０】
本発明によれば、前記相変化物質膜及び前記上部電極は、実質的に配列されており、前記上部電極の幅は、前記相変化物質膜の幅より広い。
【００１１】
前記上部電極の幅は、前記相変化物質膜の幅の４／３〜３倍であることが望ましい。
【００１２】
前記相変化物質膜は、Ｔｅ、Ｓｅ及びＳからなる群から選択された少なくとも何れか一つを含むカルコゲナイド系物質であることが望ましい。
【００１３】
前記課題を達成するために、本発明の相変化メモリ素子の製造方法は、半導体基板に下部電極を形成する第１工程と、前記基板上に前記下部電極を覆う第１絶縁層を形成する第２工程と、前記第１絶縁層に前記下部電極と電気的に連結された導電性コンタクトを形成する第３工程と、前記第１絶縁層上に前記導電性コンタクトに対応する第１ホールが形成された第２絶縁層を形成する第４工程と、前記第２絶縁層上に前記第１ホールを充填する相変化物質を蒸着する第５工程と、前記第２絶縁層及び前記相変化物質を平坦化する第６工程と、前記第２絶縁層上に前記相変化物質膜の上面を覆う上部電極を形成する第７工程と、を含むことを特徴とする。
【００１４】
前記第４工程は、前記第１幅を有する前記第１ホールを形成し、前記第７工程は、前記第１幅より広い第２幅を有する上部電極を形成することが望ましい。
【００１５】
前記第５工程は、ＰＶＤ方法で蒸着する工程であることが望ましい。
【発明の効果】
【００１６】
本発明によれば、上部電極のエッチング過程で絶縁膜に形成された相変化物質膜が露出しないので、前記エッチングにより前記相変化物質膜が損傷されず、したがって、良好な相変化性能を有する相変化メモリセルの製作が可能になる。
【発明を実施するための最良の形態】
【００１７】
以下、添付された図面を参照して、本発明の望ましい実施形態に係る相変化メモリ素子及び製造方法を詳細に説明する。この過程で、図面に示す層や領域の厚さは、明細書の明確性のために誇張されて示された。
【００１８】
図２は、本発明の一実施形態に係る相変化メモリ素子の断面図である。図２に示すように、相変化メモリ素子１００は、半導体基板１０２のスイッチング素子（図示せず）、例えば、トランジスタのソース電極またはドレイン電極と電気的に連結された下部電極１１０が形成されている。前記基板１０２上には、前記下部電極１１０を覆う第１絶縁層１２０が形成されている。前記第１絶縁層１２０には、前記下部電極１１０を露出させるコンタクトホール１２２が形成されており、前記コンタクトホール１２２には、導電性コンタクト１３０が充填されている。
【００１９】
前記第１絶縁層１２０上には、第２絶縁層１４０が形成されており、第２絶縁層１４０には、前記導電性コンタクト１３０を露出させるホール１４２が形成されている。前記ホール１４２は、第１幅Ｗ１を有するように形成される。前記ホール１４２には、相変化物質膜１５０が形成されている。
【００２０】
前記相変化物質膜１５０は、カルコゲナイド系物質が使用され、さらに望ましくは、Ｔｅ、Ｓｅ及びＳから選択された少なくとも何れか一つを含むカルコゲナイドであることが望ましい。
【００２１】
前記相変化物質膜１５０は、他のカルコゲナイド合金、例えば、Ｇｅ−Ｓｂ−Ｔｅ、Ａｓ−Ｓｂ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｓｎ−Ｉｎ−Ｓｂ−Ｔｅ、Ａｓ−Ｇｅ−Ｓｂ−Ｔｅを含み得る。また、相変化物質膜１５０は、５族元素−Ｓｂ−Ｔｅ、例えば、Ｔａ−Ｓｂ−Ｔｅ、Ｎｂ−Ｓｂ−Ｔｅ、Ｖ−Ｓｂ−Ｔｅまたは５族元素−Ｓｂ−Ｓｅ、例えば、Ｔａ−Ｓｂ−Ｓｅ、Ｎｂ−Ｓｂ−Ｓｅ、Ｖ−Ｓｂ−Ｓｅでありうる。また、前記相変化物質膜１５０は、６族元素−Ｓｂ−Ｔｅ、例えば、Ｗ−Ｓｂ−Ｔｅ、Ｍｏ−Ｓｂ−Ｔｅ、Ｃｒ−Ｓｂ−Ｔｅまたは６族元素−Ｓｂ−Ｓｅ、例えば、Ｗ−Ｓｂ−Ｓｅ、Ｍｏ−Ｓｂ−Ｓｅ、Ｃｒ−Ｓｂ−Ｓｅでありうる。
【００２２】
前記相変化物質膜１５０は、３相カルコゲナイド合金が開示されているが、カルコゲナイド合金は、２相合金または４相合金でありうる。例えば、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ｉｎ−Ｓｅ、Ｓｂ２−Ｔｅ３、Ｇｅ−Ｔｅ合金のうち選択された一つまたは二つ以上でありうる。また、カルコゲナイド合金は、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、（Ｇｅ−Ｓｎ）−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−（Ｓｅ−Ｔｅ）、Ｔｅ８１−Ｇｅ１５−Ｓｂ２−Ｓ２合金のうち選択された一つまたは二つ以上でありうる。
【００２３】
また、前記相変化物質膜１５０は、複数の抵抗状態を有する遷移金属酸化物でありうる。例えば、ＮｉＯ、ＴｉＯ２、ＨｆＯ、Ｎｂ２Ｏ５、ＺｎＯ、ＷＯ３、ＣｏＯからなる群のうち選択された少なくとも一つの物質であるか、ＧＳＴ（Ｇｅ２Ｓｂ２Ｔｅ５）またはＰＣＭＯ（ＰｒｘＣａ１−ｘＭｎＯ３）でありうる。前記相変化物質膜１５０は、Ｓ、Ｓｅ、Ｔｅ、Ａｓ、Ｓｂ、Ｇｅ、Ｓｎ、Ｉｎ、Ａｇからなる群のうち選択された少なくとも一つを含む化合物でありうる。
【００２４】
前記第２絶縁層１４０上には、前記相変化物質膜１５０と接触する上部電極１６０が形成される。前記上部電極１６０は、前記相変化物質膜１５０の中心と配列されるように形成され、前記上部電極１６０の第２幅Ｗ２は、前記第１幅Ｗ１より広く、望ましくは、前記第２幅Ｗ２が前記第１幅Ｗ１の４／３〜３倍に形成されることが望ましい。このような上部電極１６０と相変化物質膜１５０との配置及び大きさは、上部電極１６０のエッチング過程で相変化物質膜１５０の表面を露出させないためである。
【００２５】
前記導電性コンタクト１３０は、ＴｉＮ、ＴｉＡｌＮから形成され得る。
【００２６】
図３Ａないし図３Ｇは、本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。第１実施形態の構成要素と実質的に同じ構成要素には同じ参照番号を使用し、その詳細な説明を省略する。
【００２７】
まず、図３Ａに示すように、半導体基板１０２上に通常の方法でトランジスタ（図示せず）を形成し、前記基板１０２上に電極層を形成する。次いで、通常的なパターニング工程で前記電極層をパターニングして、下部電極１１０を形成する。このとき、下部電極１１０は、前記トランジスタのソース領域に通電されるようにパターニングする。図３Ｂに示すように、基板１０２上に前記下部電極１１０を覆う第１絶縁層１２０を蒸着する。次いで、前記下部電極１１０上に前記第１絶縁層１２０にコンタクトホール１２２をパターニングする。次いで、前記コンタクトホール１２２を導電性物質、例えば、ＴｉＮ、ＴｉＡｌＮなどで充填して、導電性コンタクト１３０を形成する。
【００２８】
図３Ｃに示すように、第１絶縁層１２０上に第２絶縁層１４０を形成する。次いで、前記第２絶縁層１４０に前記導電性コンタクト１３０の上部幅より広い第１幅Ｗ１のホール１４２をエッチングして、前記導電性コンタクト１３０を露出させる。
【００２９】
図３Ｄに示すように、前記ホール１４２にＰＶＤ蒸着で相変化物質膜１５０を充填する。前記相変化物質膜１５０は、Ｔｅ、Ｓｅ及びＳから選択された少なくとも何れか一つを含むカルコゲナイド系物質であることが望ましい。
【００３０】
図３Ｅに示すように、相変化物質膜１５０及び第２絶縁層１４０の上部を化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）で平坦化する。
【００３１】
図３Ｆに示すように、相変化物質膜１５０上に導電層１６２を形成する。
【００３２】
図３Ｇに示すように、前記導電層１６２をパターニングして、前記相変化物質膜１５０上に第２幅Ｗ２を有する上部電極１６０を形成する。このとき、前記上部電極１６０は、前記相変化物質膜１５０の中心と配列されるように形成し、前記上部電極１６０の第２幅Ｗ２は、前記第１幅Ｗ１より広く、望ましくは、前記第２幅Ｗ２が前記第１幅Ｗ１の４／３〜３倍に形成されることが望ましい。このような上部電極１６０及び相変化物質膜１５０の配置及び大きさは、上部電極１６０のエッチング過程で相変化物質膜１５０の表面を露出させないためである。
【００３３】
本発明は、図面を参照して実施形態を参考として説明されたが、これは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な実施形態が可能であるという点が理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲に限って決まらねばならない。
【産業上の利用可能性】
【００３４】
本発明は、相変化メモリ素子関連の技術分野に好適に適用され得る。
【図面の簡単な説明】
【００３５】
【図１】従来の相変化メモリ素子を示す断面図である。
【図２】本発明の一実施形態に係る相変化メモリ素子の断面図である。
【図３Ａ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図３Ｂ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図３Ｃ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図３Ｄ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図３Ｅ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図３Ｆ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図３Ｇ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【符号の説明】
【００３６】
１００  相変化メモリ素子
１０２  半導体基板
１１０  下部電極
１２０  第１絶縁層
１２２  コンタクトホール
１３０  導電性コンタクト
１４０  第２絶縁層
１４２  ホール
１５０  相変化物質膜
１６０  上部電極
Ｗ１  第１幅
Ｗ２  第２幅
【図１】
2007019475.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
2007019475.tif 000008
【図３Ｅ】
2007019475.tif 000009
【図３Ｆ】
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【図３Ｇ】
2007019475.tif 000011