(57)【要約】【課題】  電力変換効率を高めるようにしたＤＣ−ＤＣコンバータを提供する。【解決手段】  ＭＯＳＦＥＴＭｐ０，Ｍｐ１…に流れる電流値を検出する検出抵抗Ｒｐと、ＭＯＳＦＥＴＭｎ０，Ｍｎ１…に流れる電流値を検出する検出抵抗Ｒｎと、第１、第２の電流検出回路１４，１５と、検出された電流値に応じて出力される比較信号ｃｐａ，ｃｐｂ，ｃｐｃ…、ｃｎａ，ｃｎｂ，ｃｎｃ…に基づいて選択信号ｌｐａ，ｌｐｂ，ｌｐｃ…、ｌｎａ，ｌｎｂ，ｌｎｃ…を生成するラッチ回路１６，１７と、これらの選択信号ｌｐａ，ｌｐｂ，ｌｐｃ…、ｌｎａ，ｌｎｂ，ｌｎｃ…によって選択されるセレクタ回路１８と、プリドライバ回路１９を備え、負荷１の大きさに見合ったＭＯＳＦＥＴＭｐ０，Ｍｐ１…、Ｍｎ０，Ｍｎ１…を選択するように構成されている。【選択図】  図１
2007068381.tif 000002
【特許請求の範囲】
【請求項１】
ＰＷＭ制御信号により半導体スイッチをオン・オフ制御することによって所定の直流電圧値に変換された電源電圧を負荷に供給するＤＣ−ＤＣコンバータにおいて、
前記負荷と電源との間に複数の並列に接続された半導体スイッチからなる電流制御手段と、
前記電流制御手段から前記負荷に出力される負荷電流値を検出し、前記半導体スイッチの選択に用いられる比較信号を生成する電流検出手段と、
前記電流制御手段のオン・オフ制御に用いられるクロック信号に同期するタイミングで前記比較信号によって選択信号を生成し、該選択信号によって前記半導体スイッチを選択するセレクタ手段と、
を備えたことを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記セレクタ手段は、その出力が前記選択信号であり、前記比較信号に応じ前記クロック信号に同期してその出力が更新され、前記選択信号を所定期間だけ同一状態に保持するラッチ回路を備えたことを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記セレクタ手段は、前記選択信号として前記クロック信号に同期するタイミングで前記負荷電流値に応じたカウント値を出力するカウンタ回路を備えたことを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記電流制御手段では、前記半導体スイッチのうち少なくとも１つに対して、常にオン・オフ制御信号が供給されていることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記電流検出手段では、前記比較信号を生成するに際して、前記電源と前記電流制御手段との間に設けられた電流検出抵抗における電位差によって前記負荷電流値を検出するようにしたことを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記電流制御手段は、前記電源のハイサイド側とローサイド側にそれぞれ並列に接続された複数のＭＯＳＦＥＴを備え、
前記電流検出手段は、前記電源のハイサイド側とローサイド側にそれぞれ前記ＭＯＳＦＥＴを介して流れる前記負荷電流値を検出する電流検出抵抗を備え、
前記電流検出抵抗での電位差に応じて前記比較信号を生成して、前記ＭＯＳＦＥＴを選択するようにしたことを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項７】
前記電流制御手段は、前記電源のハイサイド側とローサイド側にそれぞれ並列に接続された複数のＭＯＳＦＥＴを備え、
前記電流検出手段は、前記電源のハイサイド側とローサイド側でそれぞれ前記ＭＯＳＦＥＴのいずれかひとつを介して流れる電流値を検出する電流検出抵抗を備え、
前記電流検出抵抗での電位差に応じて前記比較信号を生成して、前記ＭＯＳＦＥＴを選択するようにしたことを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項８】
さらに、前記負荷電流値に対応して基準電圧からの誤差電圧を出力するエラーアンプを備えたＤＣ−ＤＣコンバータであって、
前記電流検出手段では、前記比較信号を生成するに際して、前記エラーアンプにおける誤差電圧に応じて前記比較信号を生成して、前記半導体スイッチを選択するようにしたことを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＷＭ制御信号により半導体スイッチをオン・オフ制御することによって所定の直流電圧値に変換された電源電圧を負荷に供給するＤＣ−ＤＣコンバータに関し、とくに負荷の大きさが変動した場合の電力変換効率を高めるようにしたＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
負荷に所定の直流電圧値に変換された電源電圧を供給するＰＷＭ制御方式のＤＣ−ＤＣコンバータでは、従来から多くの場合に、オン・オフ制御される半導体スイッチの電流効率が考慮されている。すなわち、オン・オフ制御される出力用半導体スイッチ、たとえばＭＯＳＦＥＴ（金属酸化物電界効果型トランジスタ、以下では単にＭＯＳＦＥＴという。）のオン抵抗を小さく設計することによって、大きな負荷が接続された重負荷時において半導体スイッチのオン抵抗による電力損失（ロス）を抑えるようにしている。
【０００３】
ＭＯＳＦＥＴのオン抵抗を小さくするためには、ＤＣ−ＤＣコンバータ内でＭＯＳＦＥＴの占める面積を広げることが必要になるが、この面積に応じてＭＯＳＦＥＴのゲート容量は大きくなる。すなわち、ＰＷＭ制御方式のＤＣ−ＤＣコンバータでは、図７に示すようにＭＯＳＦＥＴのオン抵抗によるロスが一定周波数、一定負荷電流であればＭＯＳＦＥＴのサイズにより減少していく。これに対し、ＭＯＳＦＥＴのゲート容量での充放電電流によるロスは、ＭＯＳＦＥＴのサイズに比例して増加する。したがって、ＰＷＭ制御方式のＤＣ−ＤＣコンバータでは、軽負荷の場合でもＭＯＳＦＥＴのスイッチング周波数が同じであるため、ＭＯＳＦＥＴのゲート容量における充放電電流の損失は重負荷時の場合と変わらない。このため、軽負荷時では全体の消費電力に占めるＭＯＳＦＥＴのゲート容量での電力損失の割合が増加して、ＤＣ−ＤＣコンバータの電力変換効率を下げてしまう。
【０００４】
そこで、従来のＰＷＭ制御方式のＤＣ−ＤＣコンバータにおいても、出力用ＭＯＳＦＥＴのオン抵抗ロスとゲート容量における充放電電流によるロスとを勘案し、軽負荷時には負荷に流れる電流値に応じた最適サイズのＭＯＳＦＥＴを選択することによって、軽負荷時のスイッチング動作でも電力変換効率を高く維持しようとする試みがなされている。
【０００５】
特許文献１には、スイッチング素子を複数並列に接続し、出力検知手段により負荷への出力を検出して、出力に応じて複数並列に接続されたスイッチング素子のうち動作させるスイッチング素子の数を可変するようにした電源装置の発明が記載されている。この発明は、重負荷時には複数並列に接続されたスイッチング素子を多く動作させ、軽負荷時には少しのスイッチング素子を動作させるので、大容量のスイッチング素子を用いることなく、重負荷時にもスイッチング素子に負担をかけず、また、軽負荷時には必要以上のスイッチング素子を駆動させないから電源変化効率を悪化させることをなくすことができるというものである。
【０００６】
また、特許文献２には大電力を供給可能としつつ軽負荷時での損失電力を軽減したＤＣ−ＤＣコンバータの発明の記載がある。この発明では、当該ＤＣ−ＤＣコンバータの出力の大小に応じて、接続制御ＦＥＴをオン・オフさせることにより、スイッチング制御信号によりスイッチングされるスイッチング素子（スイッチＦＥＴ）の数を増減させることができる。したがって、たとえば電力供給の対象であるパソコン等の電子機器がスリープモード等では、供給すべき電力（電流）の減少に応じて、スイッチングされるスイッチＦＥＴの数をたとえば１個のみとする。これにより、ＤＣ−ＤＣコンバータのスイッチＦＥＴにおける消費電力を減らして損失電力を低減し、軽負荷の場合における損失電力の占める割合の増加を回避することができるというものである。
【特許文献１】特開平０５−０９１７４５号公報（段落番号［０００７］〜［００２１］および図１〜図３）
【特許文献２】特開２００４−７２９６４号公報（段落番号［００１１］〜［００２６］および図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、従来のＤＣ−ＤＣコンバータでは、たとえばトランスの二次側に出力電流検出回路を設けて出力電流の大きさを検出することによりスイッチング素子の数を増減するようにしていたので、出力電流検出回路の検出抵抗によって電力変換効率が低下するだけでなく、出力インピーダンスを上げてしまう。そのために、ＤＣ−ＤＣコンバータに接続されている負荷の大きさに変動があった場合、素早く対応することができないという問題があった。また、負荷電流の検出用端子を設けなければならないために、ＤＣ−ＤＣコンバータを集積回路化する場合には不利であった。
【０００８】
本発明はこのような点に鑑みてなされたものであり、上述した問題を解決するとともに、負荷に応じて最適なサイズの半導体スイッチを選択することで全体としての電力変換効率を高めるようにしたＤＣ−ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明では、上記問題を解決するために、ＰＷＭ制御信号により半導体スイッチをオン・オフ制御することによって所定の直流電圧値に変換された電源電圧を負荷に供給するＤＣ−ＤＣコンバータにおいて、前記負荷と電源との間に複数の並列に接続された半導体スイッチからなる電流制御手段と、前記電流制御手段から前記負荷に出力される負荷電流値を検出し、前記半導体スイッチの選択に用いられる比較信号を生成する電流検出手段と、前記電流制御手段のオン・オフ制御に用いられるクロック信号に同期するタイミングで前記比較信号によって選択信号を生成し、該選択信号によって前記半導体スイッチを選択するセレクタ手段とを備えたことを特徴とするＤＣ−ＤＣコンバータが提供される。
【発明の効果】
【００１０】
本発明によれば、軽負荷時に電流制御手段として最適な数のＭＯＳＦＥＴを選択することにより、全体としての効率は上昇することができる。また、電流制御手段のオン・オフ制御に用いられるクロック信号に同期するタイミングで選択信号によって半導体スイッチを選択するようにしたので、負荷の大きさに変動があったときに素早く対応できる。また、ＤＣ−ＤＣコンバータを集積回路化するうえでも有利である。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照してこの発明の実施の形態について説明する。
［実施の形態１］
図１は、実施の形態１に係るＤＣ−ＤＣコンバータの構成を示す回路図である。
【００１２】
図１に示すＰＷＭ制御方式のＤＣ−ＤＣコンバータは、負荷１に所定の直流電圧値に変換された電源電圧を供給するための基本的な回路として出力ＭＯＳ回路１０を備えている。この出力ＭＯＳ回路１０は、負荷１と電源ＰＶｃｃとの間に並列に接続された複数のｐチャネル型のＭＯＳＦＥＴＭｐ０，Ｍｐ１…、および負荷１と接地電位ＧＮＤの間に並列に接続された複数のｎチャネル型のＭＯＳＦＥＴＭｎ０，Ｍｎ１…からなる。また、ＰＷＭ制御回路としては、負荷１に平滑用コイルＬとコンデンサＣを介して供給される出力電圧を検出するための出力電圧検知抵抗Ｒａ，Ｒｂ、エラーアンプ１１、発振回路（ＯＳＣ）１２、およびコンパレータ１３を備え、エラーアンプ１１では、出力電圧検知抵抗Ｒａ，Ｒｂの分圧点での電圧と基準電圧Ｅとが入力されて比較され、エラーアンプ１１の出力と発振回路１２から出力される鋸歯状波とをコンパレータ１３で比較して出力ＭＯＳ回路１０の半導体スイッチをオン・オフ制御するときのデューティ（Ｄｕｔｙ）が決められている。
【００１３】
実施の形態１に係るＤＣ−ＤＣコンバータでは、これらの構成に加えて、ハイサイド側でＭＯＳＦＥＴＭｐ０，Ｍｐ１…に流れる電流値を検出する検出抵抗Ｒｐと、ローサイド側でＭＯＳＦＥＴＭｎ０，Ｍｎ１…に流れる電流値を検出する検出抵抗Ｒｎと、複数のコンパレータ４１，４２，４３…、およびコンパレータ５１，５２，５３…をそれぞれ含む第１、第２の電流検出回路１４，１５と、それぞれ第１、第２の電流検出回路１４，１５によって検出された電流値に応じて出力される比較信号ｃｐａ，ｃｐｂ，ｃｐｃ…、およびｃｎａ，ｃｎｂ，ｃｎｃ…に基づいて選択信号ｌｐａ，ｌｐｂ，ｌｐｃ…、およびｌｎａ，ｌｎｂ，ｌｎｃ…をそれぞれ生成するラッチ回路（Ｌａｔｃｈ）１６，１７と、これらの選択信号ｌｐａ，ｌｐｂ，ｌｐｃ…、およびｌｎａ，ｌｎｂ，ｌｎｃ…によって選択されるスイッチ８１ａ，８１ｂ，８１ｃ…、および８２ａ，８２ｂ，８２ｃ…を含むセレクタ回路１８と、セレクタ回路１８を介して入力されるコンパレータ１３のオン・オフ制御信号を出力ＭＯＳ回路１０に出力するプリドライバ回路１９とを備え、負荷１の大きさに見合ったＭＯＳＦＥＴＭｐ０，Ｍｐ１…、Ｍｎ０，Ｍｎ１…を選択するように構成されている。
【００１４】
出力ＭＯＳ回路１０のハイサイド側には、電源ＰＶｃｃにコレクタが接続されたトランジスタＴｒ１、Ｔｒ２が設けられている。このうちトランジスタＴｒ１は、ベースが検出抵抗ＲｐとＭＯＳＦＥＴＭｐ０，Ｍｐ１…のソースとの接続点に接続されるとともに、エミッタが第１の電流検出回路１４の定電流源Ｉ１を介して接地されたエミッタフォロア回路を構成している。また、トランジスタＴｒ２のベースはそのコレクタと接続され、エミッタが第１の電流検出回路１４の各抵抗Ｒ０，Ｒ１，Ｒ２…、および定電流源Ｉ２からなる直列回路を介して接地されている。第１の電流検出回路１４の各コンパレータ４１，４２，４３…は、各反転入力端子（−）がトランジスタＴｒ１のエミッタに接続され、各非反転入力端子（＋）がそれぞれ抵抗Ｒ０，Ｒ１の接続点、Ｒ１，Ｒ２の接続点等々に接続されている。したがって、検出抵抗Ｒｐで検出された電流値（Ｖｒｐ）が電流検出回路１４の各コンパレータ４１，４２，４３…で比較され、比較信号ｃｐａ，ｃｐｂ，ｃｐｃ…がラッチ回路１６に出力される。
【００１５】
出力ＭＯＳ回路１０のローサイド側には、ＭＯＳＦＥＴＭｎ０，Ｍｎ１…の各ソースが検出抵抗Ｒｎを介して接地電位に接続されている。これらのＭＯＳＦＥＴＭｎ０，Ｍｎ１…と検出抵抗Ｒｎとの接続点電位Ｖｒｎは、第２の電流検出回路１５の各コンパレータ５１，５２，５３…の非反転入力端子（＋）に供給されている。また、各コンパレータ５１，５２，５３…の反転入力端子（−）には、負電圧源−Ｖｒｅｆと接地電位ＧＮＤの間に直列接続された抵抗Ｒ１０，Ｒ１１，Ｒ１２…の各接続点に接続されている。したがって、ハイサイド側と同様に、検出抵抗Ｒｎで検出された電流値（Ｖｒｎ）が電流検出回路１５の各コンパレータ５１，５２，５３…で比較され、比較信号ｃｎａ，ｃｎｂ，ｃｎｃ…がラッチ回路１７に出力される。
【００１６】
ラッチ回路１６，１７には、それぞれ比較信号ｃｐａ，ｃｐｂ，ｃｐｃ…、およびｃｎａ，ｃｎｂ，ｃｎｃ…だけではなく、発振回路１２からクロック信号ｃｌｋが供給されるとともに、それぞれ選択信号ｌｐａ，ｌｐｂ，ｌｐｃ…、およびｌｎａ，ｌｎｂ，ｌｎｃ…が出力される。セレクタ回路１８には、これらのラッチ回路１６，１７からそれぞれこれらの選択信号ｌｐａ，ｌｐｂ，ｌｐｃ…、およびｌｎａ，ｌｎｂ，ｌｎｃ…がクロック信号ｃｌｋに同期して更新される信号として入力され、コンパレータ１３の出力信号ｃｍｐを伝達するスイッチが選択される。なお、これらのラッチ回路１６，１７は、選択信号ｌｐａ，ｌｐｂ，ｌｐｃ…、およびｌｎａ，ｌｎｂ，ｌｎｃ…を１クロック期間だけ同一状態に保持するものである。
【００１７】
つぎに、上記のように構成されたＤＣ−ＤＣコンバータの動作を説明する。
図２は、実施の形態１に係るＤＣ−ＤＣコンバータの制御動作を示すタイミング図である。
【００１８】
最初に、検出抵抗Ｒｐで検出された電流値に相当する電圧信号Ｖｒｐが、第１の電流検出回路１４のコンパレータ４１に設定された基準値Ｖｐａより低くなると、コンパレータ４１から出力される比較信号ｃｐａはハイレベルＨ（Ｈｉｇｈ）になる。同様に、コンパレータ４２，４３…でも電圧信号Ｖｒｐがそれぞれ基準値Ｖｐｂ，Ｖｐｃ…より低くなると、比較信号ｃｐｂ，ｃｐｃ…がハイレベルＨになる。ラッチ回路１６では、比較信号ｃｐａ，ｃｐｂ，ｃｐｃ…が入力されると、クロック信号ｃｌｋに同期して選択信号ｌｐａ，ｌｐｂ，ｌｐｃ…が更新・出力される。すなわち、ラッチ回路１６の出力である選択信号ｌｐａ，ｌｐｂ，ｌｐｃ…はクロック信号ｃｌｋの周期毎に一旦クリアされ、その直前の１周期に比較信号ｃｐａ，ｃｐｂ，ｃｐｃ…が一瞬でもハイレベルになっていればそれが記憶されて選択信号ｌｐａ，ｌｐｂ，ｌｐｃ…としてハイレベルＨがセットされ、そうでない場合はローレベルＬがセットされる。セレクタ回路１８では、これらの選択信号ｌｐａ，ｌｐｂ，ｌｐｃ…に基づいて、ハイサイド側でＭＯＳＦＥＴＭｐ０とともにＰＷＭ制御動作させるＭＯＳＦＥＴＭｐ１，Ｍｐ２，Ｍｐ３…が選択される。なお、選択信号ｌｐａ，ｌｐｂ，ｌｐｃ…がＨであるとスイッチ８１ａ，８１ｂ，８１ｃ…が選択（オン）となり、選択信号ｌｐａ，ｌｐｂ，ｌｐｃ…がＬであるとスイッチ８１ａ，８１ｂ，８１ｃ…が非選択（オフ）となる。
【００１９】
すなわち、当初のタイミングｔａで検出される電圧信号Ｖｒｐが基準値Ｖｐａより高ければ、ハイサイド側ではＭＯＳＦＥＴＭｐ０だけが動作し、電流が増加してタイミングｔｂ〜ｔｃで電圧信号Ｖｒｐが基準値Ｖｐａを下廻って比較信号ｃｐａがハイレベルＨになると、タイミングｔｄで選択信号ｌｐａがセレクタ回路１８に供給される。さらに、タイミングｔｆ〜ｔｇで電圧信号Ｖｒｐが基準値Ｖｐｂを下廻って比較信号ｃｐｂがハイレベルＨになると、タイミングｔｈで選択信号ｌｐｂがセレクタ回路１８に供給される。
【００２０】
同様に、検出抵抗Ｒｎで検出された電流値に相当する電圧信号Ｖｒｎは、第２の電流検出回路１５のコンパレータ５１，５２，５３…で比較される。電流が増加して電圧信号Ｖｒｎが基準値Ｖｎａより低くなると、コンパレータ５１から出力される比較信号ｃｎａはハイレベルＨとなる。同様に、比較信号ｃｎｂ，ｃｎｃ…も電圧信号Ｖｒｎが基準値Ｖｎｂ，Ｖｎｃ…より低くなるとハイレベルＨになる。ラッチ回路１７では、比較信号ｃｎａ，ｃｎｂ，ｃｎｃ…が入力されると、クロック信号ｃｌｋに同期して選択信号ｌｎａ，ｌｎｂ，ｌｎｃ…が更新・出力される。すなわち、ラッチ回路１７の選択信号ｌｎａ，ｌｎｂ，ｌｎｃ…は、クロック信号ｃｌｋの周期毎に一旦クリアされ、その直前の１周期に比較信号ｃｎａ，ｃｎｂ，ｃｎｃ…が一瞬でもハイレベルになっていればそれが記憶されて選択信号ｌｎａ，ｌｎｂ，ｌｎｃ…としてハイレベルＨがセットされ、そうでない場合はローレベルＬがセットされる。セレクタ回路１８では、これらの選択信号ｌｎａ，ｌｎｂ，ｌｎｃ…によってローサイド側でＭＯＳＦＥＴＭｎ０とともにＰＷＭ制御動作させるＭＯＳＦＥＴＭｎ１，Ｍｎ２，Ｍｎ３…が選択される。なお、選択信号ｌｎａ，ｌｎｂ，ｌｎｃ…がＨであるとスイッチ８２ａ，８２ｂ，８２ｃ…が選択（オン）となり、選択信号ｌｎａ，ｌｎｂ，ｌｎｃ…がＬであるとスイッチ８２ａ，８２ｂ，８２ｃ…が非選択（オフ）となる。
【００２１】
また、プリドライバ回路１９を構成する各ドライバの入力端子には図示しないプルアップ抵抗もしくはプルダウン抵抗が接続されていて、各ドライバに入力信号が入力されない場合は、各ドライバに接続されているＭＯＳＦＥＴをオフする信号を出力するようになっている。
【００２２】
こうして、検出抵抗Ｒｐ，Ｒｎで検出された検出電流値が高くなる重負荷の場合には、コンパレータ１３に接続されるＭＯＳＦＥＴＭｐ１，Ｍｐ２，Ｍｐ３…およびＭＯＳＦＥＴＭｎ１，Ｍｎ２，Ｍｎ３…も多くなって、結果的に出力ＭＯＳ回路１０のオン抵抗が下がり、オン抵抗によるロスが低減される。逆に検出電流値が低い軽負荷の場合は、接続されるＭＯＳＦＥＴＭｐ１，Ｍｐ２，Ｍｐ３…およびＭＯＳＦＥＴＭｎ１，Ｍｎ２，Ｍｎ３…が少なくなり、ゲート容量での充放電電流ロスを低減することができる。
【００２３】
［実施の形態２］
図３は、実施の形態２に係るＤＣ−ＤＣコンバータの構成を示す回路図である。
実施の形態１の出力ＭＯＳ回路１０では、全ての電流を検出抵抗Ｒｐ、Ｒｎに流し、各ＭＯＳＦＥＴＭｐ１，Ｍｐ２，Ｍｐ３…およびＭＯＳＦＥＴＭｎ１，Ｍｎ２，Ｍｎ３…に対応して設けた第１、第２の電流検出回路１４，１５のコンパレータ４１，４２，４３…、コンパレータ５１，５２，５３…によって各ＭＯＳＦＥＴの動作、非動作を判断するように構成していた。
【００２４】
実施の形態２の出力ＭＯＳ回路２０では、検出抵抗Ｒｐを電源ＰＶｃｃとＭＯＳＦＥＴＭｐ０のソースとの間に挿入するとともに、検出抵抗Ｒｎを接地電位ＧＮＤとＭＯＳＦＥＴＭｎ０のソースとの間に挿入することにより、第１、第２の電流検出回路２４，２５のコンパレータをハイサイド側、ローサイド側ともにそれぞれ２つだけで構成している。本構成であれば、出力ＭＯＳ回路２０における負荷と電源との間のＭＯＳＦＥＴＭｐ１，Ｍｐ２，Ｍｐ３…およびＭＯＳＦＥＴＭｎ１，Ｍｎ２，Ｍｎ３…が増えた場合でも、全体の構成部品数が増えることがない。
【００２５】
なお、第１、第２の電流検出回路２４，２５から出力される比較信号ｃｐａ，ｃｐｂおよびｃｎａ，ｃｎｂがそれぞれカウンタ回路２６，２７に入力されることで、セレクタ回路１８およびプリドライバ回路１９を介してＰＷＭ制御動作させる半導体スイッチ（すなわち、ＭＯＳＦＥＴＭｐ１，Ｍｐ２，Ｍｐ３…およびＭＯＳＦＥＴＭｎ１，Ｍｎ２，Ｍｎ３…）の数を決めるようにしている。ここでは、実施の形態１と同じ回路部品について同一の参照番号を付けて、それらの説明を省略する。
【００２６】
図４は、実施の形態２に係るＤＣ−ＤＣコンバータの制御動作を示すタイミング図である。
タイミングｔｄ〜ｔｅの間で検出抵抗Ｒｐに流れる電流が増え、電圧信号Ｖｒｐが基準値Ｖｐｂより低くなると、コンパレータ４１，４２から出力される比較信号ｃｐａ，ｃｐｂがともにハイレベルＨとなって、タイミングｔｅでカウンタ回路２６が１カウントアップする。カウンタ回路２６から出力される選択信号ｌｐａ，ｌｐｂ，ｌｐｃ…は、必ずクロック信号ｃｌｋに同期して変化し、しかもクロック信号ｃｌｋの１周期間には変化しない。
【００２７】
逆に、電圧信号Ｖｒｐがコンパレータ４１に設定された基準値Ｖｐａ以下とならないときには、カウンタ回路２６は１カウントダウンする。また、電圧信号Ｖｒｐが基準値Ｖｐａ以下であって、かつ基準値Ｖｐｂ以上であれば、比較信号ｃｐａだけがカウンタ回路２６にハイレベルＨを入力していて、この状態ではそのカウント値には変化が生じない。
【００２８】
カウンタ回路２６では、このようにクロック信号ｃｌｋの１周期毎に選択されるＭＯＳＦＥＴＭｐ１，Ｍｐ２，Ｍｐ３…を増減するかどうかの判断が行われる。そして、カウンタ回路２６からセレクタ回路１８への選択信号ｌｐａ，ｌｐｂ，ｌｐｃ…に基づいて、ハイサイド側でＭＯＳＦＥＴＭｐ０，Ｍｐ１とともにＰＷＭ制御動作させるＭＯＳＦＥＴＭｐ２，Ｍｐ３，Ｍｐ４…が選択される。
【００２９】
同様に、タイミングｔｅ〜ｔｆの間で検出抵抗Ｒｎに流れる電流が増え、電圧信号Ｖｒｎが基準値Ｖｎｂ以下になると、コンパレータ５１，５２から出力される比較信号ｃｎａ，ｃｎｂがともにハイレベルＨとなって、タイミングｔｆでカウンタ回路２７が１カウントアップする。カウンタ回路２７から出力される選択信号ｌｎａ，ｌｎｂ，ｌｎｃ…は、必ずクロック信号ｃｌｋに同期して変化し、しかもクロック信号ｃｌｋの１周期間には変化しない。
【００３０】
逆に、電圧信号Ｖｒｎがコンパレータ５２に設定された基準値Ｖｎａ以下とならないときには、カウンタ回路２７は１カウントダウンする。また、電圧信号Ｖｒｎが基準値Ｖｎａ以下であって、かつ基準値Ｖｎｂ以上であれば、比較信号ｃｎａだけがカウンタ回路２７にハイレベルＨを入力していて、この状態ではそのカウント値には変化が生じない。
【００３１】
以上のように、実施の形態２のＤＣ−ＤＣコンバータでは、出力用半導体スイッチにおける充放電電流によるロスがそのサイズに比例して増加することに注目して、カウンタ回路２６，２７からクロック信号に同期するタイミングで負荷電流値の増減に応じたカウント値を選択信号として出力するようにしたので、重負荷時には多数のＭＯＳＦＥＴＭｐ１，Ｍｐ２，Ｍｐ３…およびＭＯＳＦＥＴＭｎ１，Ｍｎ２，Ｍｎ３…を選択してＰＷＭ制御動作を行わせるとともに、軽負荷時には負荷電流値に応じた最適な数のＭＯＳＦＥＴを選択することで全体としての電力効率を高めることができる。
【００３２】
［実施の形態３］
図５は、実施の形態３に係るＤＣ−ＤＣコンバータの構成を示す回路図である。
このＤＣ−ＤＣコンバータは、負荷１に所定の直流電圧値に変換された電源電圧を供給するための基本的な回路として出力ＭＯＳ回路３０を備えている。この出力ＭＯＳ回路３０は、負荷１と電源ＰＶｃｃとの間に並列に接続された複数のＭＯＳＦＥＴＭｐ０，Ｍｐ１…、および負荷１と接地電位ＧＮＤの間に並列に接続された複数のＭＯＳＦＥＴＭｎ０，Ｍｎ１…からなる。また、ＰＷＭ制御回路としては、負荷１に平滑用コイルＬとコンデンサＣを介して供給される出力電圧を検出するための出力電圧検知抵抗Ｒａ，Ｒｂ、エラーアンプ１１、発振回路１２、およびコンパレータ１３を備え、エラーアンプ１１では、出力電圧検知抵抗Ｒａ，Ｒｂの分圧点での電圧と外部基準電圧Ｅとが入力され比較され、エラーアンプ１１の出力と発振回路１２から出力される鋸歯状波とをコンパレータ１３で比較して出力ＭＯＳ回路３０の半導体スイッチをオン・オフ制御するときのデューティが決められている。
【００３３】
出力ＭＯＳ回路３０は、ハイサイド側の半導体スイッチとしてゲートがコンパレータ１３に直接接続されたＭＯＳＦＥＴＭｐ０と、これに並列接続されたＭＯＳＦＥＴＭｐ１，Ｍｐ２，Ｍｐ３…を備え、ローサイド側の半導体スイッチとしてゲートがコンパレータ１３に直接接続されたＭＯＳＦＥＴＭｎ０と、これに並列接続されたＭＯＳＦＥＴＭｎ１，Ｍｎ２，Ｍｎ３…を備えている。
【００３４】
さらに、電流検出回路３４をエラーアンプ１１の出力側に設け、この電流検出回路３４からラッチ回路１６に選択信号ｃ＿ａ，ｃ＿ｂ，ｃ＿ｃ…を出力している。電流検出回路３４は、複数のコンパレータ４１，４２，４３…と、エラーアンプ１１の誤差電圧信号Ｖｅを分圧する複数の検出抵抗Ｒ２０，Ｒ２１，Ｒ２２…と、各コンパレータ４１，４２，４３…に基準値Ｖｃａ，Ｖｃｂ，Ｖｃｃ…を設定する基準抵抗Ｒ３０，Ｒ３１，Ｒ３２…とから構成されている。電流検出回路３４は誤差電圧信号Ｖｅが負荷の軽重（すなわち出力電流の大小）に関連する信号であることを利用するものである。
【００３５】
実施の形態３のＤＣ−ＤＣコンバータでは、上述した実施の形態１の場合と同様にＰＷＭ制御を実行するように構成されているが、エラーアンプ１１の誤差電圧信号Ｖｅを利用している点で、実施の形態１および２のいずれのものとも異なっている。なお、実施の形態１と同じ回路部品について同一の参照番号を付けて、それらの説明を省略する。
【００３６】
図６は、実施の形態３に係るＤＣ−ＤＣコンバータの制御動作を示すタイミング図である。
エラーアンプ１１の誤差電圧信号Ｖｅがコンパレータ４１に設定された基準値Ｖｃａ以上になるタイミングｔａには、電流検出回路３４から出力される比較信号ｃａがハイレベルＨとなって、これを受けたラッチ回路１６がクロック信号ｃｌｋに同期して選択信号ｌａをハイレベルＨにする。同様に、誤差電圧信号Ｖｅが基準値Ｖｃｂ以上になるタイミングｔｅでは、比較信号ｃｂもハイレベルＨとなるから、これを受けたラッチ回路１６がクロック信号ｃｌｋに同期して選択信号ＩｂをハイレベルＨにする。
【００３７】
以上のように、実施の形態３のＤＣ−ＤＣコンバータでは、エラーアンプ１１における基準電圧からの誤差電圧信号Ｖｅに応じて、電流検出回路３４で負荷１に出力される電流値の増減を検出し、選択信号ｌａ，ｌｂ，ｌｃ…を生成して、ハイサイド側のＭＯＳＦＥＴＭｐ１，Ｍｐ２，Ｍｐ３…とローサイド側のＭＯＳＦＥＴＭｎ１，Ｍｎ２，Ｍｎ３…とからいずれかを選択するようにしている。したがって、電流検出回路３４が１つだけで構成できるという利点がある。
【図面の簡単な説明】
【００３８】
【図１】実施の形態１に係るＤＣ−ＤＣコンバータの構成を示す回路図である。
【図２】実施の形態１に係るＤＣ−ＤＣコンバータの制御動作を示すタイミング図である。
【図３】実施の形態２に係るＤＣ−ＤＣコンバータの構成を示す回路図である。
【図４】実施の形態２に係るＤＣ−ＤＣコンバータの制御動作を示すタイミング図である。
【図５】実施の形態３に係るＤＣ−ＤＣコンバータの構成を示す回路図である。
【図６】実施の形態３に係るＤＣ−ＤＣコンバータの制御動作を示すタイミング図である。
【図７】ＭＯＳＦＥＴのサイズによって変動する電流ロスを説明するための図である。
【符号の説明】
【００３９】
１  負荷
１０，２０，３０  出力ＭＯＳ回路
１１  エラーアンプ
１２  発振回路
１３  コンパレータ
１４  第１の電流検出回路
１５  第２の電流検出回路
１６，１７  ラッチ回路
１８  セレクタ回路
１９  プリドライバ回路
２６，２７  カウンタ回路
３４  電流検出回路
４１，４２，４３…  コンパレータ
５１，５２，５３…  コンパレータ
Ｃ  コンデンサ
Ｌ  平滑用コイル
Ｍｐ０，Ｍｐ１…  ｐチャネル型のＭＯＳＦＥＴ
Ｍｎ０，Ｍｎ１…  ｎチャネル型のＭＯＳＦＥＴ
Ｒａ，Ｒｂ  出力電圧検知抵抗
Ｒｎ，Ｒｐ  検出抵抗
ｃｐａ，ｃｐｂ，ｃｐｃ…、ｃｎａ，ｃｎｂ，ｃｎｃ…  比較信号
ｌｐａ，ｌｐｂ，ｌｐｃ…、ｌｎａ，ｌｎｂ，ｌｎｃ…  選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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