(57)【要約】【課題】  ドミノＣＭＯＳ論理回路の動作速度を向上させる。【解決手段】  プリチャージ動作時にオン状態となって内部ノードＮ１を電源電位ＶＤＤに充電するＰＭＯＳ１と、論理動作時にオン状態となって内部ノードＮ２を接地電位ＧＮＤに接続するＮＭＯＳ２と、複数の入力信号ＩＮａ，ＩＮｂに従って内部ノードＮ１，Ｎ２間をオン／オフ制御する論理回路網１０Ａと、この内部ノードＮ１のレベルを反転して出力信号ＯＵＴを出力するインバータ３Ａを備えたドミノＣＭＯＳ論理回路において、論理回路網１０Ａを複数のＤＭＯＳ１１ｄ，１２ｄで構成し、インバータ３ＡをＮＭＯＳ３ｎとＰＤＭＯＳ３ｄで構成すると共に、回路全体をＳＯＩ基板上に形成する。【選択図】      図１
2007019811.tif 000002
【特許請求の範囲】
【請求項１】
プリチャージ動作時にオン状態となって第１のノードを電源電位に充電する第１のトランジスタと、論理動作時にオン状態となって第２のノードを接地電位に接続する第２のトランジスタと、複数の入力信号に従って導通状態が制御される複数のトランジスタで構成され、該入力信号の論理演算結果に従って前記第１及び第２のノード間をオン／オフ制御する論理回路網と、前記第１のノードのレベルを反転して出力信号として出力するインバータとを備えたドミノＣＭＯＳ論理回路において、
前記論理回路網をデプレッション型のＭＯＳトランジスタで構成し、前記インバータをＮチャネルＭＯＳトランジスタとデプレッション型のＰチャネルＭＯＳトランジスタとで構成すると共に、これらの第１及び第２のトランジスタ、論理回路網及びインバータをＳＯＩ基板上に形成したことを特徴とするドミノＣＭＯＳ論理回路。
【請求項２】
前記第２のトランジスタをボディ領域がゲート電極と電気的に接続されたダイナミック閾値型のＭＯＳトランジスタで構成したことを特徴とする請求項１記載のドミノＣＭＯＳ論理回路。
【請求項３】
プリチャージ動作時にオン状態となって第１のノードを電源電位に充電する第１のトランジスタと、論理動作時にオン状態となって第２のノードを接地電位に接続する第２のトランジスタと、複数の入力信号に従って導通状態が制御される複数のトランジスタで構成され、該入力信号の論理演算結果に従って前記第１及び第２のノード間をオン／オフ制御する論理回路網と、前記第１のノードのレベルを反転して出力信号として出力するインバータとを備えたドミノＣＭＯＳ論理回路において、
前記第２のトランジスタと前記論理回路網のトランジスタをボディ領域がゲート電極と電気的に接続されたダイナミック閾値型のＭＯＳトランジスタで構成し、前記インバータをＮチャネルＭＯＳトランジスタとダイナミック閾値型のＰチャネルＭＯＳトランジスタとで構成すると共に、これらの第１と第２のトランジスタ、論理回路網及びインバータをＳＯＩ基板上に形成したことを特徴とするドミノＣＭＯＳ論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電源電圧で高速動作を目的とするダイナミック論理回路の１つであるドミノＣＭＯＳ論理回路、特にその高速化に関するものである。
【背景技術】
【０００２】
ＬＳＩの高集積化と高性能化の進展により、その低消費電力化や高速化といった技術的な要求が強くなってきている。ＣＭＯＳＬＳＩでは、消費電力が電源電圧の２乗に比例するため、電源電圧を下げることが低消費電力化に対する最も有効な手段である。しかし、電源電圧を下げることは、ＣＭＯＳＬＳＩの動作速度の低下につながる。従って、今後のＬＳＩの高性能化には、トランジスタの低電圧化、及び電源電圧の低下を図りつつ、動作速度を維持する回路設計法が必要となってくる。そのような中で、回路動作の高速化を可能にする技術として、下記特許文献１，２にも記載されているような、ドミノＣＭＯＳ論理回路が用いられている。
【０００３】
ドミノＣＭＯＳ論理回路は、プリチャージ信号が与えられたときに電源電位に充電される第１のノードと、接地電位から切り離される第２のノードとの間にトランジスタによる論理回路網を接続し、プリチャージ信号を停止した後、この第１のノードに現れる電位をＣＭＯＳインバータで反転して次段の論理回路への出力信号とするように構成したものである。
【０００４】
図２は、従来のドミノＣＭＯＳ論理回路の一例を示す構成図である。
このドミノＣＭＯＳ論理回路は、ＡＮＤ（論理積）ゲートを構成するもので、電源電位ＶＤＤと内部ノードＮ１との間に設けられてプリチャージ信号ＰＣによってオン／オフ制御されるＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１と、接地電位ＧＮＤと内部ノードＮ２との間に設けられてプリチャージ信号ＰＣによってＰＭＯＳ１とは相補的にオン／オフ制御されるＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）２を有している。
【０００５】
内部ノードＮ１，Ｎ２間には、ＮＭＯＳ１１，１２を直列に接続した論理回路網１０が接続されている。これらのＮＭＯＳ１１，１２は、それぞれ入力信号ＩＮａ，ＩＮｂによってオン／オフ制御されるようになっている。更に、内部ノードＮ１には、ＰＭＯＳ３ｐとＮＭＯＳ３ｎで構成されたＣＭＯＳインバータ３が接続され、このＣＭＯＳインバータ３から出力信号ＯＵＴが出力されるようになっている。
【０００６】
次に動作を説明する。
まず、プリチャージ信号ＰＣがレベル“Ｌ”にされると共に、入力信号ＩＮａ，ＩＮｂに所定の論理レベル“Ｈ”または“Ｌ”が与えられる。
【０００７】
このプリチャージ信号ＰＣによってプリチャージ動作が開始され、ＰＭＯＳ１がオン状態となり、ＮＭＯＳ２はオフ状態となる。これにより、論理回路網１０内のトランジスタの状態には無関係に、内部ノードＮ１は電源電位ＶＤＤとなり、この内部ノードＮ１の浮遊容量Ｃｓが電源電位ＶＤＤに充電される。
【０００８】
次に、プリチャージ信号ＰＣが“Ｈ”に切り替えられて論理動作が開始される。これにより、ＰＭＯＳ１がオフ状態となり、ＮＭＯＳ２はオン状態となる。ここで、論理回路網１０内のトランジスタによって内部ノードＮ１，Ｎ２間がオン状態となっていれば、内部ノードＮ１から論理回路網１０、内部ノードＮ２、及びＮＭＯＳ２を通って接地電位ＧＮＤに至る放電パスが形成され、この内部ノードＮ１の電位は接地電位ＧＮＤ（即ち、“Ｌ”）となる。もしも、論理回路網１０内のトランジスタによって内部ノードＮ１，Ｎ２間がオフ状態となっていれば、放電パスは形成されず、この内部ノードＮ１の電位は電源電位ＶＤＤ（即ち、“Ｈ”）のままである。内部ノードＮ１のレベルは、ＣＭＯＳインバータ３で反転され、出力信号ＯＵＴとして出力される。
【０００９】
この論理回路網１０の場合、オン状態となるのは入力信号ＩＮａ，ＩＮｂが共に“Ｈ”の場合のみであり、この場合に出力信号ＯＵＴが“Ｈ”となる。入力信号ＩＮａ，ＩＮｂの少なくとも一方が“Ｌ”の場合は、論理回路網１０はオフ状態となり、出力信号ＯＵＴは“Ｌ”となる。従って、このドミノＣＭＯＳ論理回路は、ＡＮＤゲートとして動作する。論理回路網１０の構成を変更することで、所望の論理回路を形成することができる。
【００１０】
このように、ドミノＣＭＯＳ論理回路は、従来のＣＭＯＳ論理回路と異なり、論理回路網において放電機能のみしか持っていないため、高速動作が可能であるといわれている。また、入力信号ＩＮａ，ＩＮｂのレベルは、ＮＭＯＳ１１，１２をオン状態にするのに十分な電位、つまり、これらのＮＭＯＳ１１，１２の閾値電圧よりも高い電圧であれば良いので、従来のＣＭＯＳ論理回路と比べて、低い電源電圧で動作させることが可能である。
【００１１】
【特許文献１】特開平６−２９６１３３号公報
【特許文献２】特開平１１−６８５４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、前記ドミノＣＭＯＳ論理回路は、プリチャージ動作時に論理回路網１０を通して接地電位ＧＮＤへのリーク電流を無くすため、論理回路網１０と接地電位ＧＮＤの間にスイッチ用のＮＭＯＳ２が挿入されている。また、論理回路網１０は、複数の入力信号ＩＮａ，ＩＮｂ等に対応して複数のトランジスタを直列に接続して構成される。このため、内部ノードＮ１から接地電位ＧＮＤへの放電パスのオン抵抗が増加し、この内部ノードＮ１を“Ｌ”にするまでの放電時間が長くなる。また、内部ノードＮ１のレベルを反転して出力信号ＯＵＴを出力するＣＭＯＳインバータ３は、従来通りのインバータであるので、このＣＭＯＳインバータ３の動作速度も更に向上させる必要があった。
本発明は、ドミノＣＭＯＳ論理回路の動作速度を更に向上させることを目的としたものである。
【課題を解決するための手段】
【００１３】
本発明は、プリチャージ動作時にオン状態となって第１のノードを電源電位に充電する第１のトランジスタと、論理動作時にオン状態となって第２のノードを接地電位に接続する第２のトランジスタと、複数の入力信号に従って導通状態が制御される複数のトランジスタで構成され、該入力信号の論理演算結果に従って前記第１及び第２のノード間をオン／オフ制御する論理回路網と、前記第１のノードのレベルを反転して出力信号として出力するインバータとを備えたドミノＣＭＯＳ論理回路において、前記論理回路網のトランジスタをＤＭＯＳで構成し、前記インバータをＮＭＯＳとＰＤＭＯＳとで構成すると共に、これらの第１及び第２のトランジスタ、論理回路網及びインバータをＳＯＩ基板上に形成したことを特徴としている。
【発明の効果】
【００１４】
本発明では、論理回路網をＤＭＯＳで構成し、出力側のインバータにＰＤＭＯＳを使用すると共に、回路全体をＳＯＩ基板上に形成している。これにより、論理回路網におけるトランジスタとインバータが完全なオフ状態にはならず、常に微小な電流を流し得る状態に保持されるので、論理動作時に迅速に状態変化が行われ、動作速度を向上することができるという効果がある。また、回路全体をＳＯＩ基板上に形成することにより、接合容量が小さくなり、高速動作が可能になると共に寄生バイポーラによるラッチアップのおそれがないという効果がある。
【発明を実施するための最良の形態】
【００１５】
第２のトランジスタとして、ボディ領域がゲート電極と電気的に接続されたＤＴＭＯＳを用いたり、論理回路網のトランジスタやインバータのＰＭＯＳとして、ＤＴＭＯＳを用いることができる。
【００１６】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１７】
図１は、本発明の実施例１を示すドミノＣＭＯＳ論理回路の構成図である。
このドミノＣＭＯＳ論理回路は、ＳＯＩ(Silicon On Insulator)基板上に構成されている。ＳＯＩ基板は、例えば、シリコン基板の表面全体に熱酸化等の処理を施して二酸化シリコン等の絶縁層を設け、この絶縁基板の上にシリコン薄膜を形成したものである。
【００１８】
このドミノＣＭＯＳ論理回路は、図２と同様にＡＮＤゲートとして動作するもので、電源電位ＶＤＤと内部ノードＮ１との間に設けられてプリチャージ信号ＰＣによってオン／オフ制御されるＰＭＯＳ１と、接地電位ＧＮＤと内部ノードＮ２との間に設けられてプリチャージ信号ＰＣによってＰＭＯＳ１とは相補的にオン／オフ制御されるＮＭＯＳ２を有している。
【００１９】
内部ノードＮ１，Ｎ２間には、入力信号ＩＮａ，ＩＮｂに従って論理動作を行う論理回路網１０Ａが接続され、内部ノードＮ１には、この内部ノードＮ１のレベルを反転して出力信号ＯＵＴを出力するインバータ３Ａが接続されている。
【００２０】
論理回路網１０Ａは、デプレッション型のＮＭＯＳ（以下、「ＮＤＭＯＳ」という）１１ａ，１２ａを直列に接続したものである。ＮＤＭＯＳは、ＮＭＯＳのゲート領域にイオンを注入することによって、ゲート・ソース間電圧Ｖｇｓが０Ｖになっても完全なオフ状態にならず、若干のドレイン電流が流れるように構成したトランジスタである。例えば、ＮＤＭＯＳ１１ａ，１２ａの閾値電圧は−０．０５Ｖ、即ち、ゲートの電位がソースの電位よりも０．０５Ｖ低くなったときにドレイン電流が０となるように設定されている。なお、閾値電圧は、ゲート領域に注入するイオン量によって加減できるが、あまり低く設定すると貫通電流が大きくなるので、−０．０５Ｖ程度が適当である。これらのＮＤＭＯＳ１１ａ，１２ａのゲートには、それぞれ入力信号ＩＮａ，ＩＮｂが与えられるようになっている。
【００２１】
一方、インバータ３Ａは、デプレッション型のＰＭＯＳ（以下、「ＰＤＭＯＳ」という）３ｄと通常のＮＭＯＳ３ｎで構成されている。ＰＤＭＯＳもＮＤＭＯＳと同様に、ゲート領域にイオンを注入することによって、ゲート・ソース間電圧Ｖｇｓが０Ｖになっても完全なオフ状態にならず、若干のドレイン電流が流れるように構成したトランジスタである。ＰＤＭＯＳ３ｄのソースは電源電位ＶＤＤに接続され、ドレインは出力ノードＮ３に接続され、ゲートは内部ノードＮ１に接続されている。また、ＮＭＯＳ３ｎのソースは接地電位ＧＮＤに接続され、ドレインは出力ノードＮ３に接続され、ゲートは内部ノードＮ１に接続されている。そして、出力ノードＮ３から出力信号ＯＵＴが出力されるようになっている。
【００２２】
次に動作を説明する。
まず、プリチャージ信号ＰＣがレベル“Ｌ”にされると共に、入力信号ＩＮａ，ＩＮｂに所定の論理レベル“Ｈ”または“Ｌ”が与えられる。
【００２３】
このプリチャージ信号ＰＣによってプリチャージ動作が開始され、ＰＭＯＳ１がオン状態となり、ＮＭＯＳ２はオフ状態となる。これにより、内部ノードＮ１は、論理回路網１０Ａ内のトランジスタの状態には無関係に接地電位ＧＮＤから切り離され、電源電位ＶＤＤとなる。これにより、内部ノードＮ１に接続される浮遊容量Ｃｓが電源電位ＶＤＤに充電される。
【００２４】
一方、インバータ３Ａの入力側には内部ノードＮ１に充電された電源電位ＶＤＤが与えられるので、ＮＭＯＳ３ｎはオン状態となる。また、ＰＤＭＯＳ３ｄは完全なオフ状態とはならず、微小なドレイン電流が流れる。このため、電源電位ＶＤＤから接地電位ＧＮＤに、微小な貫通電流が流れる。但し、この時のＮＭＯＳ３ｎのオン抵抗は、ＰＤＭＯＳ３ｄのオン抵抗に比べて極めて小さいので、出力信号ＯＵＴは“Ｌ”となる。
【００２５】
次に、プリチャージ信号ＰＣが“Ｈ”に切り替えられて論理動作が開始される。これにより、ＰＭＯＳ１がオフ状態となり、ＮＭＯＳ２はオン状態となる。ここで、論理回路網１０Ａ内のトランジスタよって内部ノードＮ１，Ｎ２間がオン状態となっていれば、内部ノードＮ１から論理回路網１０Ａ、内部ノードＮ２、及びＮＭＯＳ２を通って接地電位ＧＮＤに至る放電パスが形成され、この内部ノードＮ１の電位は接地電位ＧＮＤ（即ち、“Ｌ”）となる。もしも、論理回路網１０Ａ内のトランジスタによって内部ノードＮ１，Ｎ２間がオフ状態となっていれば、放電パスは形成されず、この内部ノードＮ１の電位は電源電位ＶＤＤ（即ち、“Ｈ”）のままである。内部ノードＮ１のレベルは、インバータ３Ａで反転され、出力信号ＯＵＴとして出力される。
【００２６】
この論理回路網１０Ａの場合、オン状態となるのは入力信号ＩＮａ，ＩＮｂが共に“Ｈ”の場合のみであり、この場合に出力信号ＯＵＴが“Ｈ”となる。入力信号ＩＮａ，ＩＮｂの少なくとも一方が“Ｌ”の場合は、論理回路網１０Ａはオフ状態となり、出力信号ＯＵＴは“Ｌ”となる。従って、このドミノＣＭＯＳ論理回路は、ＡＮＤゲートとして動作する。
【００２７】
図３は、図１の動作の一例を示すシミュレーション波形図である。
このシミュレーションでは、電源電位ＶＤＤを１Ｖ、通常のＭＯＳの閾値を０．２Ｖ、ＤＭＯＳの閾値を−０．０５Ｖとし、入力信号ＩＮａ，ＩＮｂを“Ｌ”から“Ｈ”に変化させたときの出力信号ＯＵＴ（実施例１）の波形を太線で示している。また、比較のために、図２の出力信号ＯＵＴ（従来例）を破線で示している。この図３に示すように、入力信号ＩＮａ，ＩＮｂが共に“Ｈ”（０．５Ｖ以上）になってから、出力信号ＯＵＴが“Ｈ”になるまでの時間（遅延時間）は、実施例１で約２５ｐｓ、従来例では約７０ｐｓであり、本実施例１により、遅延時間を６０％程度短縮できることがわかる。
【００２８】
以上のように、この実施例１のドミノＣＭＯＳ論理回路は、論理回路網１０Ａを構成するトランジスタとしてＮＤＭＯＳ１１ｎ，１２ｎを使用している。これにより、入力信号ＩＮａ，ＩＮｂによってオフ状態に設定されても、ＮＤＭＯＳ１１ｎ，１２ｎは完全なオフ状態にはならず、常に微小な電流を流し得る状態に保持される。このため、論理動作時に迅速に状態変化が行われる。また、オン状態となった場合の抵抗（オン抵抗）も小さくすることができるので、複数のトランジスタが直列に接続されてもオン抵抗の増加が少なく、内部ノードＮ１を“Ｌ”にするまでの放電時間を短縮することができる。
【００２９】
また、出力側のインバータ３Ａを構成するトランジスタとして、ＰＤＭＯＳ３ｐを使用している。これにより、プリチャージ動作中に微小な貫通電流が流れるので、ＰＤＭＯＳ３ｐが完全なカットオフ状態とならず、論理動作時に、内部ノードＮ１の電位変化に即応して、直ちに正しい出力信号ＯＵＴを出力することができる。
【００３０】
更に、このドミノＣＭＯＳ論理回路全体をＳＯＩ基板上に構成している。ＳＯＩ基板ではトランジスタのソースやドレイン層の底部が絶縁層と接しているので、ボディ領域とソース及びドレインとの間のＰＮ接合面が側壁面に限定される。このため、接合容量が、従来のバルク基板に構成されたものに比べて小さくなり、高速動作が可能になると共に寄生バイポーラによるラッチアップが発生しない。
【００３１】
また、ＳＯＩ基板では、絶縁層によってトランジスタ等の素子間が完全に絶縁分離されるので、ＤＭＯＳのような閾値電圧の異なる素子を同一チップ上に容易かつ高精度に形成することが可能であり、所望の特性を有する論理回路を容易に得ることができるという利点がある。
【００３２】
なお、本発明は、上記実施例１に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）  論理回路網１０ＡはＡＮＤゲート対応の回路であるが、回路構成を変更することで、所望の論理回路を形成することができる。
（２）  図１のようなドミノＣＭＯＳ論理回路を複数個組み合わせ、一定周期で繰り返されるクロック信号をプリチャージ信号ＰＣとして各ドミノＣＭＯＳ論理回路に共通に与えることにより、複雑な論理動作を行う回路を構成することができる。
【実施例２】
【００３３】
図４は、本発明の実施例２を示すドミノＣＭＯＳ論理回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３４】
このドミノＣＭＯＳ論理回路は、図１と同様にＳＯＩ基板上に構成されたもので、図１中のＮＭＯＳ２に代えて、ＮＭＯＳのボディ領域をゲート電極に電気的に接続したダイナミック閾値型ＭＯＳトランジスタ（Dynamic Threshold MOS 、以下、「ＤＴＭＯＳ」という）２Ａを設けている。その他の構成は図１と同様である。
【００３５】
図５は、図４の構造を模式的に示した断面構造図であり、１列に配置されたＰＭＯＳ１、論理回路網１０ＡのＮＤＭＯＳ１１ｄ，１２ｄ、及びＤＴＭＯＳ２Ａを示している。
【００３６】
これらの各トランジスタは、シリコン基板Ｓｉの表面に設けられた絶縁層ＳｉＯ２の上に形成されたシリコン薄膜によるＳＯＩ基板上に構成されている。
【００３７】
ＰＭＯＳ１は、ｎ型のシリコン薄膜をボディ領域とし、その両側にソース及びドレインとしてｐ型のシリコン薄膜を配置している。ボディ領域の表面にはゲート酸化膜を介してゲート電極Ｇ１が形成されている。ソースは金属配線によって電源電位ＶＤＤに接続され、ドレインはノードＮ１に接続されている。また、ゲート電極Ｇ１には、プリチャージ信号ＰＣが与えられるようになっている。
【００３８】
ＮＤＭＯＳ１１ｄ，１２ｄは、それぞれｐ型のシリコン薄膜をボディ領域とし、その両側にソース及びドレインとしてｎ型のシリコン薄膜を配置している。ｐ型のボディ領域にはイオンが注入され、閾値電圧が低くなるように設定されている。ボディ領域の表面にはゲート酸化膜を介してゲート電極Ｇ１１，１２が形成され、これらのゲート電極Ｇ１１，１２には、それぞれ入力信号ＩＮａ，ＩＮｂが与えられるようになっている。ＮＤＭＯＳ１１ｄのドレインはノードＮ１に接続されている。ＮＤＭＯＳ１１ｄのソースとＮＤＭＯＳ１２ｄのドレインは一体化して形成され、ＮＤＭＯＳ１２ｄのソースは、ＤＴＭＯＳ２Ａのドレインと一体化して形成されている。
【００３９】
ＤＴＭＯＳ２Ａのｐ型のシリコン薄膜によるボディ領域は、このボディ領域の表面にゲート酸化膜を介して形成されたゲート電極Ｇ２と金属配線によって電気的に接続され、プリチャージ信号ＰＣが与えられるようになっている。また、ＤＴＭＯＳ２Ａのｎ型のシリコン薄膜によるソースは、接地電位ＧＮＤに接続されている。
【００４０】
このドミノＣＭＯＳ論理回路の動作は、基本的には、図１のドミノＣＭＯＳ論理回路の動作と同様である。
【００４１】
但し、内部ノードＮ２と接地電位ＧＮＤとの間にＤＴＭＯＳ２Ａを設けているので、プリチャージ信号ＰＣが“Ｈ”となって論理動作が開始されたときに、このＤＴＭＯＳ２Ａのゲートに“Ｈ”が印加されると、ゲート電圧の上昇と共に基板電位（ボディ領域の電位）も上昇する。これにより、ＤＴＭＯＳ２Ａの閾値電圧は低下し、このＤＴＭＯＳ２Ａは急速にオン状態に移行する。従って、論理動作速度が向上し、内部ノードＮ１に所定の論理レベルが出力されるまでの時間を短縮することができる。
【００４２】
特にこのドミノＣＭＯＳ論理回路はＳＯＩ基板上に構成されているので、各トランジスタ間を完全に絶縁分離することができる。これにより、各トランジスタのボディ領域が基板を介して接続されている従来のバルク基板と異なり、他のトランジスタに影響を与えずに各トランジスタを個別に制御することが可能であり、所望の特性を有する論理回路を容易に得ることができるという利点がある。
【実施例３】
【００４３】
図６は、本発明の実施例３を示すドミノＣＭＯＳ論理回路の構成図であり、図４中の要素と共通の要素には共通の符号が付されている。
【００４４】
このドミノＣＭＯＳ論理回路は、図４と同様にＳＯＩ基板上に構成されたもので、図４中の論理回路網１０Ａに代えて、論理回路を構成するトランジスタをすべてＤＴＭＯＳに置き換えた論理回路網１０Ｂを設け、インバータ３Ａに代えて、ＰＤＭＯＳ３ｄをダイナミック閾値型のＰＭＯＳ（ＰＤＭＯＳ３ｔ）に置き換えたインバータ３Ｂを設けている。その他の構成は、図４と同様である。
【００４５】
このドミノＣＭＯＳ論理回路の動作は、基本的には、図１及び図４のドミノＣＭＯＳ論理回路の動作と同様である。
【００４６】
但し、論理回路網１０Ｂを構成するトランジスタと、インバータ３Ｂの電源電位ＶＤＤ側のＰＭＯＳが、すべてＤＴＭＯＳで構成されている。これにより、論理回路網１０Ｂ内のＤＴＭＯＳのゲートに、“Ｈ”の入力信号ＩＮａ，ＩＮｂ等が与えられると、実施例２で説明したように、ゲートに“Ｈ”が与えられたＤＴＭＯＳが急速にオン状態に移行する。更に、論理動作時に内部ノードＮ１のレベルが変化すると、インバータ３Ｂから出力される出力信号ＯＵＴのレベルも急速に変化する。従って、論理回路網１０Ｂとインバータ３Ｂの論理動作時の速度が更に向上し、所定の論理レベルの出力信号ＯＵＴが出力されるまでの時間を更に短縮することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施例１を示すドミノＣＭＯＳ論理回路の構成図である。
【図２】従来のドミノＣＭＯＳ論理回路の一例を示す構成図である。
【図３】図１の動作の一例を示すシミュレーション波形図である。
【図４】本発明の実施例２を示すドミノＣＭＯＳ論理回路の構成図である。
【図５】図４の構造を模式的に示した断面構造図である。
【図６】本発明の実施例３を示すドミノＣＭＯＳ論理回路の構成図である。
【符号の説明】
【００４８】
１    ＰＭＯＳ（ＰチャネルＭＯＳトランジスタ）
２，３ｎ    ＮＭＯＳ（ＮチャネルＭＯＳトランジスタ）
２Ａ，１１ｔ，１２ｔ    ＤＴＭＯＳ（ダイナミック閾値型ＭＯＳトランジスタ）
３Ａ    インバータ
３ｄ    ＰＤＭＯＳ（デプレッション型ＰチャネルＭＯＳトランジスタ）
１０Ａ，１０Ｂ    論理回路網
１１ｄ，１２ｄ    ＮＤＭＯＳ（デプレッション型ＮチャネルＭＯＳトランジスタ）
【図１】
2007019811.tif 000003
【図２】
2007019811.tif 000004
【図３】
2007019811.tif 000005
【図４】
2007019811.tif 000006
【図５】
2007019811.tif 000007
【図６】
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