(57)【要約】【課題】半導体記憶装置の製造工程で発生する遮光膜への帯電に起因するビットラインリークを防止し、信頼性の高い不揮発性半導体記憶装置を提供することにある。【解決手段】ビットライン１２が半導体基板１１上に形成された拡散層で構成されたメモリ素子と、その上方に形成された遮光膜１７とを備えた半導体記憶装置において、基板１１上に除電手段２１が形成されており、遮光膜１７に帯電した電荷は、除電手段２１を介して基板１１中に排出される。また、除電手段はスイッチング機能を有しており、書き換え時には、スイッチング機能をＯＮ状態にして、遮光膜１７に帯電した電荷を、除電手段を介して基板１１中に排出させ、読み出し時には、スイッチング機能をＯＦＦ状態にして、遮光膜１７を電気的にフローティングにする。【選択図】図１
2007142330.tif 000002
【特許請求の範囲】
【請求項１】
ビットラインが半導体基板上に形成された拡散層で構成されたメモリ素子と、
前記メモリ素子の少なくとも上方を覆うように形成された遮光膜とを備えた不揮発性半導体記憶装置であって、
前記半導体基板に除電手段が形成されており、
前記遮光膜に帯電した電荷は、前記除電手段を介して、前記半導体基板中に排出されることを特徴とする、不揮発性半導体記憶装置。
【請求項２】
前記除電手段は、前記半導体基板上に形成されたコンタクトプラグで構成されており、
前記コンタクトプラグは、前記遮光膜及び前記半導体基板に電気的に接続されていることを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記除電手段は、スイッチング機能を有しており、
前記メモリ素子の書き換え時には、前記スイッチング機能をＯＮ状態にすることによって、前記遮光膜に帯電した電荷を、除電手段を介して、前記半導体基板中に排出させ、
前記メモリ素子の読み出し時には、前記スイッチング機能をＯＦＦ状態にすることによって、前記遮光膜を電気的にフローティングにすることを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記除電手段は、スイッチング機能を有しており、
前記不揮発性半導体記憶装置の出荷検査時に、前記スイッチング機能をＯＮ状態にすることによって、前記遮光膜に帯電した電荷を、除電手段を介して、前記半導体基板中に排出させることを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記除電手段は、前記半導体基板上に形成されたダイオード又はＭＯＳ型トランジスタで構成されていることを特徴とする、請求項３または４に記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリ素子のゲート絶縁膜は、電荷トラップ性の絶縁膜を含むことを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
前記除電手段は、前記メモリ素子がアレイ状に配置されたメモリセル領域の周辺に位置する半導体基板上に形成されていることを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、微細化・駆動電圧の低電圧化に対応した信頼性の高い不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＭＯＮＯＳ型の不揮発性半導体記憶装置は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層構造からなるＯＮＯ膜に電荷を蓄積するメモリ構造をなし、高信頼性・高生産性に加えて、標準の半導体製造プロセスとの整合性がよい。そのため、ロジック混載半導体チップへの適用が比較的容易なことから、システム・オン・チップ（ＳＯＣ）等への適応が有望視されている。
【０００３】
これまで、様々なＭＯＮＯＳ型不揮発性半導体記憶装置が提案されているが、中でも、メモリ素子の１ビット毎にコンタクトを設ける必要のない拡散ビットライン構造が注目されている。
【０００４】
図７は、このようなメモリ構造の構成を示した斜視図で、半導体基板１０１に形成された不純物拡散層よりなるビットライン１０２と、ビットライン１０２と直交する形で形成されたワードライン１０４とを有し、ビットライン１０２とワードライン１０４が直交する半導体基板１０１の表面をチャネル領域とし、チャネル領域上にＯＮＯ膜よりなる電荷トラップ絶縁膜１０３を備えたものである。なお、ビットライン１０２とワードライン１０４とを電気的に分離するために、ビットライン１０２上に絶縁膜１１０が形成されている。
【０００５】
ところで、メモリ素子は、その製造工程で発生した紫外線等の電磁波の影響を受けて、特性変動が起こり易いことが知られているが、特に、ＯＮＯ膜からなるトラップ性のゲート絶縁膜を備えたメモリ素子の場合、その影響は大きい。例えば、紫外線等によって発生した励起電子がゲート絶縁膜にトラップされると、消去時に、所定の正孔をゲート絶縁膜に注入しても、ゲート絶縁膜にトラップされた電子を完全に中和することができず、消去が完全に行えない等の問題が生じるおそれがある。
【０００６】
この問題に対処するために、メモリセルの上方に、製造工程中で発生する紫外線等の侵入を防ぐための遮光膜を形成する方法が提案されている（例えば、特許文献１を参照）。
【０００７】
図８（ａ）〜（ｃ）は、そのような遮光膜が形成された不揮発性半導体装置の構成を示した図で、（ａ）は平面図、（ｂ）は、（ａ）におけるＡ−Ａ線に沿った断面図、（Ｃ）は、（ａ）におけるＢ−Ｂ線に沿った断面図を、それぞれ示す。
【０００８】
図８（ａ）〜（ｃ）に示すように、メモリセルは、半導体基板１０１に形成された拡散層からなるビットライン１０２、半導体基板１０１上に形成されたＯＮＯ膜からなる絶縁膜１０３、及びゲート電極からなるワードライン１０４で構成されている。そして、メモリセルを覆うように、絶縁膜１０６を介して、例えばポリシリコン膜からなる遮光膜１０７が形成され、その上に、層間絶縁膜１０８を介して配線層１０９が形成されている。
【０００９】
このように、メモリセルを覆うように遮光膜１０７を形成することによって、その後に形成される配線等の製造工程で発生する紫外線等のメモリセル内への侵入を、遮光膜１０７で防ぐことができる。これにより、製造工程で発生した紫外線等に起因するメモリ素子の特性変動を抑制することができる。
【特許文献１】特開２００３−２４３５４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記のメモリセルを遮光膜で覆う技術は、確かに製造工程で発生する紫外線等がメモリセル内に侵入するのを防止する点では有効であるが、遮光膜は、通常、半導体材料であるポリシリコン膜で形成されるため、その内部に電荷が蓄積されやすく、かかる特性に起因して、次のような新たな問題が生じる。
【００１１】
以下、図９（ａ）、（ｂ）を参照しながら、問題となる現象について説明する。ここで、図９（ａ）は、図８（ａ）と同じ平面図、図９（ｂ）は、同図（ａ）におけるＣ−Ｃ線に沿った断面図を示す。
【００１２】
通常、遮光膜となるポリシリコン膜１０７は、電気的にフローティング状態になっており、しかも、遮光膜１０７は絶縁膜１０６と層間絶縁膜１０８で囲まれているので、製造工程において遮光膜となるポリシリコン膜１０７が帯電すると、その電荷が消失しにくい。
【００１３】
一方、図９（ｂ）に示すように、ワードライン１０４が形成されていない領域（Ｃ−Ｃ線の領域）では、遮光膜となるポリシリコン膜１０７をゲート電極、ビットライン１０２をソース及びドレインとする寄生ＭＯＳトランジスタが形成された格好になっている。そこで、もし、ポリシリコン膜１０７が正に帯電すると、半導体基板１０１の表面に弱い反転層１１１が形成され、その結果、寄生ＭＯＳトランジスタがＯＮ状態になり、寄生ＭＯＳトランジスタのソース及びドレインであるビットライン１０２間で電流が流れ、ビットラインリークを発生させてしまうことになる。
【００１４】
半導体装置の製造工程では、エッチングによるプラズマや、スパッタリングによる電界が発生するので、ポリシリコン膜１０７が帯電する機会は多く、特に、メモリセルの微細化・駆動電圧の低電圧化が進むと、遮光膜１０７の帯電に起因するビットラインリークの影響が顕著になり、半導体記憶装置の信頼性に深刻な問題を与えることが予想される。
【００１５】
本発明はかかる点に鑑みてなされたもので、半導体記憶装置の製造工程で発生する遮光膜への帯電に起因するビットラインリークを防止し、信頼性の高い不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係わる不揮発性半導体記憶装置は、ビットラインが半導体基板上に形成された拡散層で構成されたメモリ素子と、メモリ素子の少なくとも上方を覆うように形成された遮光膜とを備えたものであって、半導体基板上に除電手段が形成されており、遮光膜に帯電した電荷は、除電手段を介して、半導体基板中に排出されることを特徴とする。
【００１７】
上記の構成によれば、半導体記憶装置の製造工程で遮光膜に帯電した電荷を、除電手段を介して半導体基板に排出することによって、遮光膜の帯電に起因するビットラインリークを防止することができる。これにより、信頼性の高い不揮発性半導体記憶装置を得ることができる。
【００１８】
ある好適な実施形態において、除電手段は、半導体基板上に形成されたコンタクトプラグで構成されており、コンタクトプラグは、遮光膜及び半導体基板に電気的に接続されていることが好ましい。
【００１９】
このようにすると、遮光膜は常に半導体基板と同電位に保たれるので、遮光膜に帯電した電荷を速やかに半導体基板中に排出できる。
【００２０】
ある好適な実施形態において、除電手段は、スイッチング機能を有しており、メモリ素子の書き換え時には、スイッチング機能をＯＮ状態にすることによって、遮光膜に帯電した電荷を、除電手段を介して半導体基板中に排出させ、メモリ素子の読み出し時には、スイッチング機能をＯＦＦ状態にすることによって、遮光膜を電気的にフローティングにすることが好ましい。
【００２１】
このようにすると、書き換え時には、遮光膜に帯電した電荷を、除電手段を介して半導体基板中に排出させることができるとともに、ワードラインと遮光膜間のカップリング容量の影響を受けすい読み出し時には、遮光膜をフローティングにすることによって、ワードラインに所定の電圧が印加されても、遮光膜の電位が変動するので、カップリング容量を実効的に小さくでき、読み出し時の誤動作を防止することができる。
【００２２】
ある好適な実施形態において、除電手段は、スイッチング機能を有しており、不揮発性半導体記憶装置の出荷検査時に、スイッチング機能をＯＮ状態にすることによって、遮光膜に帯電した電荷を、除電手段を介して、半導体基板中に排出させることが好ましい。
【００２３】
このようにすると、半導体記憶装置の製造工程中だけでなく、半導体記憶装置を完成した後において遮光膜に帯電した電荷を、出荷検査時に半導体基板に排出することによって、信頼性の高い不揮発性半導体記憶装置を出荷することができる。
【００２４】
ある好適な実施形態において、除電手段は、半導体基板上に形成されたダイオード又はＭＯＳ型トランジスタで構成されていることが好ましい。
【００２５】
このようにすると、簡単な構成でスイッチング機能を有する除電手段を形成でき、信頼性の高い不揮発性半導体記憶装置を容易に実現することができる。
【００２６】
ある好適な実施形態において、メモリ素子のゲート絶縁膜は、電荷トラップ性の絶縁膜を含むことが好ましい。
【００２７】
このようにすると、紫外線等に起因する特性変動が起きやすいトラップ性ゲート絶縁膜を含むメモリ素子において、紫外線等の侵入を遮光膜で阻止するとともに、製造工程で発生した遮光膜への帯電に起因するビットラインリークも有効に防止することができる。
【００２８】
ある好適な実施形態において、除電手段は、メモリ素子がアレイ状に配置されたメモリセル領域の周辺の半導体基板上に形成されていることが好ましい。
【００２９】
このようにすると、信頼性の高い不揮発性半導体記憶装置を、小型化して形成することができる。
【発明の効果】
【００３０】
本発明に係わる不揮発性半導体記憶装置によれば、不揮発性半導体記憶装置の製造工程で遮光膜に帯電した電荷を、除電手段を介して半導体基板に排出することによって、遮光膜の帯電に起因するビットラインリークを防止することができる。これにより、信頼性の高い不揮発性半導体記憶装置を得ることができる。
【００３１】
さらに、除電手段にスイッチング機能を持たせることによって、遮光膜の帯電に起因するビットラインリークを防止することに加え（スイッチング機能がＯＮ状態）、読み出し時に、遮光膜をフローティングにすることによって（スイッチング機能がＯＦＦ状態）、ワードラインと遮光膜間のカップリング容量を実効的に小さくすることができ、これにより、読み出し時の誤動作を防止することができる。
【発明を実施するための最良の形態】
【００３２】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００３３】
（第１の実施形態）
図１（ａ）、（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の基本的な構成を模式的に示した図で、（ａ）は平面図、（ｂ）は、（ａ）のＩｂ−Ｉｂ線に沿った断面図である。
【００３４】
図１（ａ）、（ｂ）に示すように、領域Ｘには、ビットライン１２が半導体基板１１上に形成された拡散層で構成されたメモリ素子と、メモリ素子を覆う遮光膜１７が形成されており、領域Ｙには、遮光膜１７に帯電した電荷を、半導体基板１１中に排出する機能を有する除電手段が形成されている。
【００３５】
この除電手段は、層間絶縁膜１８中に形成されたコンタクトプラグ２１ａ、２１ｂで構成され、層間絶縁膜１８上に形成された配線パターンで両プラグを接続することによって、遮光膜１７が、コンタクトプラグ２１ａ、２１ｂを介して半導体基板１１に電気的に接続されている。これにより、遮光膜１７は、半導体基板１１と同電位に保つことができ、半導体記憶装置の製造工程に遮光膜１７に帯電した電荷を、除電手段であるコンタクトプラグ２１ａ、２１ｂを介して、半導体基板１１に速やかに排出することができる。その結果、遮光膜１７の帯電に起因するビットラインリークを防止することができ、信頼性の高い不揮発性半導体記憶装置を得ることができる。
【００３６】
以下、本発明の具体的な構成について、図１（ａ）、（ｂ）を参照しながら詳述する。
【００３７】
メモリ素子は、Ｐ型半導体基板１１に形成された拡散層からなるビットライン１２、ゲート絶縁膜１３、及びゲート電極からなるワードライン１４で構成されている。ゲート絶縁膜１３は、電荷トラップ性の絶縁膜を含むもので、例えば熱酸化法を用いて形成されたシリコン酸化膜（厚さ５ｎｍ）と、ＣＶＤ法で形成されたシリコン窒化膜（厚さ７ｎｍ）と、熱酸化法で形成されたシリコン酸化膜（厚さ１０ｎｍ）からなるＯＮＯ膜からなる。
【００３８】
また、図１（ｂ）に示すように、領域Ｘに形成されたメモリ素子の上方を覆うように、シリコン酸化膜よりなる絶縁膜１６を介して、ポリシリコン膜からなる遮光膜１７が形成されている。この、遮光膜１７は、その後の製造工程で発生する紫外線等の電磁波がメモリ素子に照射されるのを防ぐ役目をなす。
【００３９】
さらに、遮光膜１７を覆うように、１０００ｎｍ程度の厚さのシリコン酸化膜からなる層間絶縁膜１８が、ＣＶＤ法を用いて形成されている。そして、絶縁膜１６及び層間絶縁膜１８中には、遮光膜１７と接続するコンタクトプラグ２１ｂ、及び領域Ｙの半導体基板１１表面に形成されたＰ＋拡散層２２と接続するコンタクトプラグ２１ａが形成されている。このコンタクトプラグ２１ａ、２１ｂは、層間絶縁膜１８上に形成された配線パターン１９を介して互いに接続されており、これにより、遮光膜１７は、コンタクトプラグ２１ａ、２１ｂ、配線パターン１９を介して、半導体基板１１に電気的に接続されている。
【００４０】
なお、絶縁膜１６及び層間絶縁膜１８中に形成されたコンタクトプラグ２１ａ、２１ｂは、領域Ｘに形成されたメモリ素子やトランジスタの電極と接続するコンタクトプラグ（不図示）を形成する工程で、同時に形成することができる。
【００４１】
ここで、遮光膜１７となるポリシリコン膜は、製造工程で発生する紫外線等の電磁波を吸収あるいは反射するのに十分な膜厚、例えば約１００ｎｍ程度に形成されていることが好ましい。また、領域Ｘと領域Ｙとは、素子分離２４で分離されており、Ｐ＋拡散層２２上にはシリサイド層２３を形成しておいてもよい。
【００４２】
ところで、図１（ｂ）に示すように、コンタクトプラグ２１ａとコンタクトプラグ２１ｂとは深さが異なるために、コンタクトホールの形成方法如何によっては、ポリシリコン膜よりなる遮光膜１７を突き破るおそれがある。
【００４３】
その場合には、図２（ａ）、（ｂ）に示すように、Ｐ＋拡散層２２を、遮光膜１７の下方に位置する半導体基板１１表面に形成しておき、コンタクトプラグ２１を意識的に遮光膜１７を突き破って、Ｐ＋拡散層２２表面に達するまで形成するようにしてもよい。ここで、図２（ｂ）は、図２（ａ）のＩＩｂ−ＩＩｂ線に沿った断面図である。
【００４４】
また、遮光膜１７となるポリシリコン膜のエッチングレートが、層間絶縁膜１８（絶縁膜１６も含む）であるシリコン酸化膜のエッチングレートより小さい場合には、シリコン酸化膜の膜厚にバラツキがあった場合、図１（ｂ）に示した例では、コンタクトプラグ２１ｂが半導体基板１１表面まで突き抜ける、あるいは、図２（ｂ）に示した例では、Ｐ＋拡散層２２表面までコンタクトプラグ２１が届かないという事態が起こりうる。
【００４５】
その場合には、図３（ａ）、（ｂ）に示すように、コンタクトプラグ２１ｂの下方に、ゲート電極５と同じ構造のダミーパターン３１、３２を形成しておけばよい。これにより、層間絶縁膜１８の膜厚にバラツキが生じても、コンタクトプラグの深さバラツキによるコンタクト不良は起こらない。ここで、図３（ｂ）は、図３（ａ）のＩＩＩｂ−ＩＩＩｂ線に沿った断面図である。
【００４６】
（第２の実施形態）
本発明の目的は、遮光膜に帯電した電荷を、除電手段（第１の実施形態では、コンタクトプラグが相当）を介して、半導体基板に排出することによって、遮光膜の帯電に起因するビットラインリークを防止することにあるが、メモリ素子を覆うように遮光膜を形成したが故に（紫外線等の入射を防ぐために、メモリ素子を覆うよう遮光膜を形成することは必然）、遮光膜とワードライン間にカップリング容量が生じ、このカップリング容量が大きいと、特に、読み出し動作時において、読み出しエラーが発生するおそれがある。
【００４７】
そこで、本実施形態では、遮光膜の帯電に起因するビットラインリークを防止することに加え、読み出し時における遮光膜とワードライン間のカップリング容量に起因する読み出しエラ−を有効に防止することができる半導体記憶装置を提供する。
【００４８】
上記目的を達成するために、本実施形態に係わる不揮発性半導体記憶装置は、除電手段にスイッチング機能を持たせたことを特徴とする。
【００４９】
すなわち、メモリ素子の書き換え時には、スイッチング機能をＯＮ状態にすることによって、遮光膜に帯電した電荷を、除電手段を介して半導体基板中に排出させ、メモリ素子の読み出し時には、スイッチング機能をＯＦＦ状態にすることによって、遮光膜を電気的にフローティングにするようにしたものである。
【００５０】
このようにすると、書き換え時には、遮光膜に帯電した電荷を、除電手段を介して半導体基板中に排出させるとともに、読み出し時には、遮光膜をフローティングにすることによって、ワードラインに所定の電圧が印加されても、遮光膜の電位が変動するので、遮光膜とワードライン間のカップリング容量を実効的に小さくでき、その結果、読み出しエラーを防止することができる。
【００５１】
図４（ａ）、（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の基本的な構成を模式的に示した図で、（ａ）は平面図、（ｂ）は、（ａ）のＩＶｂ−ＩＶｂ線に沿った断面図を示す。なお、領域Ｘに形成されたメモリ素子の構成は、図１（ａ）、（ｂ）に示した構成と同じなので、説明は省略する。
【００５２】
領域ＹにおけるＰ型半導体基板１１には、図４（ｂ）に示すように、Ｎ型ウエル構造４２、Ｐ＋拡散層４１、及びＮ型ウエル構造４２とＰ型半導体基板１１とに跨ってＮ＋拡散層４３が形成されており、これによりＰＮＰ型のダイオードを構成している。また、層間絶縁膜１８中には、一端がＰ＋拡散層４１に接続されたコンタクトプラグ２１ａと、一端が遮光膜１７に接続されたコンタクトプラグ２１ｂとが形成され、両コンタクトプラグ２１ａ、２１ｂは、層間絶縁膜１８上に形成された配線パターン１９を介して接続されている。
【００５３】
本実施形態において、ＰＮＰ型のダイオードは、本発明における除電手段に相当するもので、第１の実施形態におけるコンタクトプラグと異なり、スイッチング機能を有している。
【００５４】
すなわち、ＰＮＰ型のダイオードが順方向（スイッチング機能がＯＮ状態）にバイアスされることによって、遮光膜１７に帯電した電荷が、除電手段であるダイオードを介して、半導体基板１１中に排出される。また、ＰＮＰ型のダイオードが逆方向（スイッチング機能がＯＦＦ状態）にバイアスされることによって、遮光膜１７がフローティングになる。
【００５５】
このようなダイオードのスイッチング機能を利用することによって、書き換え時には、遮光膜１７に帯電した電荷を、除電手段を介して半導体基板１１中に排出させるとともに、読み出し時には、遮光膜１７をフローティングにすることによって、ワードライン１４に所定の電圧が印加されても、遮光膜１７の電位が変動するので、遮光膜１７とワードライン１４間のカップリング容量を実効的に小さくでき、その結果、読み出しエラーを防止することができる。
【００５６】
なお、本実施形態におけるＰＮＰ型のダイオードにおいては、正電圧が印加されると、Ｐ＋拡散層４１とＮ型ウエル構造４２は順バイアス状態になり、Ｎ型ウエル構造４２は印加された正電圧と同電位になる。また、Ｎ型ウエル構造４２とＮ＋拡散層４３は同じ導電型のため、Ｎ＋拡散層４３も印加された正電圧と同電位になる。さらに、Ｎ＋拡散層４３とＰ型半導体基板１１は逆バイアスになり、正電圧がＮ＋拡散層４３とＰ型半導体基板１１との間の接合耐圧以上になると、ツエナー効果によりＰ型半導体基板１１に電流が流れる。したがって、Ｎ＋拡散層４３とＰ型半導体基板１１との間の接合耐圧まで遮光膜１７の電位をフローティングにすることができる。
【００５７】
一方、このＰＮＰ型のダイオードに負電圧が印加されると、Ｐ＋拡散層４１とＮ型ウエル構造４２は逆バイアス状態になり、負電圧がＰ＋拡散層４１とＮ型ウエル構造４２との間の接合耐圧以上になると、ツエナー効果によりＮ型ウエル構造４２に電流が流れ、Ｎ型ウエル構造４２は負電圧になる。また、Ｎ型ウエル構造４２が負電位になると、Ｐ型半導体基板１１は順バイアスになり、前記のＮ型ウエル構造４２に流れた電流が、そのままＰ型半導体基板１１に流れる。したがって、Ｐ＋拡散層４１とＮ型ウエル構造４２との間の接合耐圧まで、遮光膜１７の電位をフローティングにすることができる。
【００５８】
なお、実使用を考慮した場合、ＰＮＰ型のダイオードの耐圧は±５Ｖ程度が望ましい。
【００５９】
また、本発明における除電手段として作用するダイオードの構造として、Ｐ型半導体基板１１と、基板１１の表面に形成したＮ＋拡散層からなるＮＰ型のダイオードを用いてもよい。この場合、正電圧が印加されると、Ｎ＋拡散層とＰ型半導体基板との間の接合耐圧以下では電流が流れないので、０Ｖから接合耐圧の範囲で不定、すなわちフローティングになるが、負電圧が印加されると、Ｎ＋拡散層とＰ型半導体基板は順バイアスになるので、Ｐ型半導体基板と同じ電位すなわち０Ｖに固定される。したがって、この場合は負電圧側はフローティングにはならないが、Ｎ型ウエル構造をメモリ素子の近傍に形成する必要がないため、半導体記憶装置のチップ面積の増加を抑制することができる。
【００６０】
（変形例１）
スイッチング機能を有する除電手段として、ＭＯＳ型トランジスタを適用した変形例を、図５（ａ）、（ｂ）を参照しながら説明する。
【００６１】
図５（ａ）、（ｂ）は、第２の実施形態における変形例１の構成を模式的に示した図で、（ａ）は平面図、（ｂ）は、（ａ）のＶｂ−Ｖｂ線に沿った断面図を示す。なお、領域Ｘに形成されたメモリ素子の構成は、図１（ａ）、（ｂ）に示した構成と同じなので、説明は省略する。
【００６２】
領域ＹにおけるＰ型半導体基板１１には、図５（ｂ）に示すように、Ｎ＋拡散層５１、ゲート絶縁膜５２、及びゲート電極５３で構成されるＮｃｈ型ＭＯＳトランジスタが形成されている。また、層間絶縁膜１８中には、一端がＮ＋拡散層５１に接続されたコンタクトプラグ２１ａと、一端が遮光膜１７に接続されたコンタクトプラグ２１ｂとが形成され、両コンタクトプラグ２１ａ、２１ｂは、層間絶縁膜１８上に形成された配線パターン１９を介して接続されている。
【００６３】
本変形例において、Ｎｃｈ型ＭＯＳトランジスタは、本発明における除電手段に相当するもので、第２の実施形態におけるダイオードと同様に、スイッチング機能を有している。
【００６４】
すなわち、Ｎｃｈ型ＭＯＳトランジスタがＯＮ状態にセットされることによって、遮光膜１７に帯電した電荷が、除電手段であるＮｃｈ型ＭＯＳ型トランジスタを介して、半導体基板１１中に排出される。また、Ｎｃｈ型ＭＯＳトランジスタがＯＦＦ状態にセットされることによって、遮光膜１７がフローティングになる。
【００６５】
このようなＭＯＳ型トランジスタのスイッチング機能を利用することによって、書き換え時には、遮光膜１７に帯電した電荷を、除電手段を介して半導体基板１１中に排出させるとともに、読み出し時には、遮光膜１７をフローティングにすることによって、ワードライン１４に所定の電圧が印加されても、遮光膜１７の電位が変動するので、遮光膜１７とワードライン１４間のカップリング容量を実効的に小さくでき、その結果、読み出しエラーを防止することができる。
【００６６】
特に、書き換え時には、ビットライン１２に高電圧を印加するため、この時ビットラインリークが発生すると、メモリ素子を大きく劣化させるおそれがあり、また、この高電圧を半導体基板１１上に形成された昇圧回路によって発生している場合には、不必要に大きいビットラインリークは書き換え動作を阻害してしまう。故に、本変形例によるビットラインリークの防止は極めて有効な手段と言える。
【００６７】
加えて、ダイオードの場合は、ある電圧範囲内で不定であるため、容量カップリングなどにより、書き換え時におけるワードライン１４やビットライン１２などの電位が変化し、これにより遮光膜１７の電位が変化してリークを引き起こす可能性があるが、トランジスタの場合は、書き換え時に遮光膜１７を所望の電位に固定でき、リークを抑制できる。
【００６８】
（変形例２）
変形例１で説明したＮｃｈ型ＭＯＳトランジスタの場合、図５（ｂ）に示すように、Ｎｃｈ型ＭＯＳトランジスタのソース（またはドレイン）を、コンタクトプラグ２１ｃを介して外部端子に接続することによって、トランジスタをＯＮ状態にしたとき、遮光膜１７の電位を０Ｖに固定することができる。
【００６９】
ここでは、トランジスタをＯＮ状態にしたとき、遮光膜１７の電位を負電位に固定することができる変形例について、図６（ａ）、（ｂ）を参照しながら説明する。メモリセルがＮｃｈ型ＭＯＳトランジスタである場合には、遮光膜１７の電位を負電位に固定すればさらにリーク抑制効果が高くなる。
【００７０】
図６（ａ）、（ｂ）は、第２の実施形態における変形例２の構成を模式的に示した図で、（ａ）は平面図、（ｂ）は、（ａ）のＶＩｂ−ＶＩｂ線に沿った断面図である。なお、領域Ｘに形成されたメモリ素子の構成は、図１（ａ）、（ｂ）に示した構成と同じなので、説明は省略する。
【００７１】
領域ＹにおけるＰ型半導体基板１１には、図６（ｂ）に示すように、Ｎ型ウエル構造６１、Ｐ＋拡散層６２、ゲート絶縁膜６３、及びゲート電極６４が形成され、これによりＰｃｈ型ＭＯＳトランジスタが構成されている。また、層間絶縁膜１８中には、一端がＰ＋拡散層６２に接続されたコンタクトプラグ２１ａと、一端が遮光膜１７に接続されたコンタクトプラグ２１ｂとが形成され、両コンタクトプラグ２１ａ、２１ｂは、層間絶縁膜１８上に形成された配線パターン１９を介して接続されている。
【００７２】
本変形例において、Ｐｃｈ型ＭＯＳトランジスタは、本発明における除電手段に相当するもので、第２の実施形態におけるダイオードと同様に、スイッチング機能を有している。
【００７３】
すなわち、Ｐｃｈ型ＭＯＳトランジスタがＯＮ状態にセットされることによって、遮光膜１７に帯電した電荷が、除電手段であるＰｃｈ型ＭＯＳ型トランジスタを介して、半導体基板１１中に排出される。また、Ｐｃｈ型ＭＯＳトランジスタがＯＦＦ状態にセットされることによって、遮光膜１７がフローティングになる。
【００７４】
このようなＭＯＳ型トランジスタのスイッチング機能を利用することによって、書き換え時には、遮光膜１７に帯電した電荷を、除電手段を介して半導体基板１１中に排出させるとともに、読み出し時には、遮光膜１７をフローティングにすることによって、ワードライン１４に所定の電圧が印加されても、遮光膜１７の電位が変動するので、遮光膜１７とワードライン１４間のカップリング容量を実効的に小さくでき、その結果、読み出しエラーを防止することができる。
【００７５】
ここで、図６（ｂ）に示すように、Ｐｃｈ型ＭＯＳトランジスタのソース（またはドレイン）を、コンタクトプラグ２１ｃを介して外部端子に接続することによって、トランジスタをＯＮ状態にしたとき、遮光膜１７の電位を負電圧に固定することができる。
【００７６】
このようにすることによって、遮光膜１７の電位が負電圧になった場合、ワードライン１４間の半導体基板１１の表面が蓄積状態になり、ビット線間のリークを抑制することができる。  なお、上記実施形態及びその変形例の説明において、遮光膜に帯電した電荷が、除電手段を介して半導体基板中に排出されるとしたが、ここでの「半導体基板中に排出される」の意味は、除電手段に接続された出力端子から外部に排出される場合も含む。例えば、変形例１において、除電手段に相当するＮｃｈ型ＭＯＳトランジスタのソース、又はドレインに接続された出力端子から外部に排出される場合等を含むものである。
【００７７】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態においては、トラップ性のゲート絶縁膜を備えたメモリセルを対象に説明したが、電子を注入することによってメモリセルの書込を制御するものであれば、他のメモリ構造を備えた不揮発性半導体記憶装置においても、同様の効果を奏することができる。
【００７８】
また、上記実施形態においては、半導体記憶装置の製造工程中で発生する遮光膜の帯電を効果的に防止できると説明したが、半導体記憶装置を完成した後においても、遮光膜が帯電することもあり、例えば、出荷検査時に、遮光膜の除電を実行してもよい。
【００７９】
さらに、上記実施形態においては、遮光膜としてポリシリコン膜を用いた例を説明したが、内部に電荷が蓄積されやすい材料からなる膜であれば、遮光膜として使用することができる。
【産業上の利用可能性】
【００８０】
本発明によれば、半導体記憶装置の製造工程で発生する遮光膜への帯電に起因するビットラインリークを防止し、信頼性の高い不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００８１】
【図１】（ａ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の基本的な構成を模式的に示した平面図、（ｂ）は、（ａ）のＩｂ−Ｉｂ線に沿った断面図である。
【図２】（ａ）は、本発明の第１の実施形態におけるコンタクトプラグの構成を示した平面図、（ｂ）は、（ａ）のＩＩｂ−ＩＩｂ線に沿った断面図である。
【図３】（ａ）は、本発明の第１の実施形態におけるコンタクトプラグの他の構成を示した平面図、（ｂ）は、（ａ）のＩＩＩｂ−ＩＩＩｂ線に沿った断面図である。
【図４】（ａ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の基本的な構成を模式的に示した平面図、（ｂ）は、（ａ）のＩＶｂ−ＩＶｂ線に沿った断面図である。
【図５】（ａ）は、本発明の第２の実施形態における変形例１の構成を示した平面図、（ｂ）は、（ａ）のＶｂ−Ｖｂ線に沿った断面図である。
【図６】（ａ）は、本発明の第２の実施形態における変形例２の構成を示した平面図、（ｂ）は、（ａ）のＶＩｂ−ＶＩｂ線に沿った断面図である。
【図７】従来の拡散ビットライン構造のメモリ素子の構成を示した斜視図
【図８】（ａ）は、従来の遮光膜が形成された不揮発性半導体装置の構成を示した平面図、（ｂ）は、（ａ）におけるＡ−Ａ線に沿った断面図、（Ｃ）は、（ａ）におけるＢ−Ｂ線に沿った断面図である。
【図９】（ａ）は、従来の遮光膜が形成された不揮発性半導体装置における課題を説明するための平面図、（ｂ）は、（ａ）におけるＣ−Ｃ線に沿った断面図である。
【符号の説明】
【００８２】
１１  半導体基板
１２  ビットライン
１３  ゲート絶縁膜
１４  ワードライン
１６  絶縁膜
１７  遮光膜
１８  層間絶縁膜
１９  配線パターン
２１  コンタクトプラグ
２２  Ｐ＋拡散層
２３  シリサイド層
２４  素子分離
３１  ダミーパターン
４１、６２  Ｐ＋拡散層
４２、６１  Ｎ型ウエル構造
４３、５１  Ｎ＋拡散層
５２、６３  ゲート絶縁膜
５３、６４  ゲート電極
１０１  半導体基板
１０２  ビットライン
１０３  電荷トラップ絶縁膜
１０４  ワードライン
１０７  遮光膜
１１１  反転層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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