(57)【要約】【課題】サージ電圧による内部回路の破壊を防ぐと共に、サージ保護回路における耐圧のばらつきの影響を受けることなく、半導体集積回路装置の特性を向上させる容量素子をサージによる破壊から保護できるようにする。【解決手段】半導体集積回路装置は、第１の外部端子２、高電位電源端子３及び低電位電源端子４のそれぞれに接続された内部回路１と、第１の外部端子２と低電位電源端子４との間に接続され、第１の外部端子２に印加されたサージ電圧から内部回路１を保護するサージ保護回路６Ａと、一端子が第１の外部端子２と接続された容量素子７と、該容量素子７の他端子と低電位電源端子４との間に接続されたＭＯＳトランジスタ９と、サージ電圧が第１の外部端子２に印加された場合に、内部回路１を停止状態とし且つＭＯＳトランジスタ９を活性化しない制御回路１０とを有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部端子、高電位電源端子及び低電位電源端子のそれぞれに接続された内部回路と、
前記外部端子と前記低電位電源端子との間に接続され、前記外部端子に印加されたサージ電圧から前記内部回路を保護するサージ保護回路と、
一端子が前記外部端子と接続された容量素子と、
前記容量素子の他端子と前記低電位電源端子との間に接続されたトランジスタと、
前記サージ電圧が前記外部端子に印加された場合に、前記内部回路を停止状態とし、且つ、前記トランジスタを活性化しない制御回路とを備えていることを特徴とする半導体集積回路装置。
【請求項２】
前記サージ保護回路は、コレクタが前記外部端子と接続され、エミッタが前記低電位電源端子と接続されたバイポーラトランジスタと、
一端子が前記バイポーラトランジスタのベースと接続され、他端子が前記エミッタと接続された第１の抵抗素子とにより構成されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記サージ保護回路は、ドレインが前記外部端子と接続され、ソースが前記低電位電源端子と接続された第１の電界効果トランジスタと、
一端子が前記第１の電界効果トランジスタのゲートと接続され、他端子が前記ソースと接続された第１の抵抗素子とにより構成されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記トランジスタは、ドレインが前記容量素子の他端子と接続され、ソースが前記低電位電源端子と接続され、ゲートが前記低電位電源端子と第２の抵抗素子を介在させて接続された第２の電界効果トランジスタにより構成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路装置。
【請求項５】
前記制御回路は、前記第２の電界効果トランジスタのゲートと接続されていることを特徴とする請求項４に記載の半導体集積回路装置。
【請求項６】
外部端子、高電位電源端子及び低電位電源端子のそれぞれに接続された内部回路と、
前記外部端子と前記低電位電源端子間との間に接続され、前記外部端子に印加されたサージ電圧から前記内部回路を保護するサージ保護回路と、
一端子が前記外部端子と接続された第１の容量素子と、
前記第１の容量素子の他端子と前記低電位電源端子との間に接続されたトランジスタと、
前記サージ電圧が前記外部端子に印加された場合に、前記サージ電圧の印加時から所定の時間が経過した後に前記トランジスタを活性化する遅延回路とを備えていることを特徴とする半導体集積回路装置。
【請求項７】
前記サージ保護回路は、コレクタが前記外部端子と接続され、エミッタが前記低電位電源端子と接続されたバイポーラトランジスタと、
一端子が前記バイポーラトランジスタのベースと接続され、他端子が前記エミッタと接続された第１の抵抗素子とにより構成されていることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記サージ保護回路は、ドレインが前記外部端子と接続され、ソースが前記低電位電源端子と接続された第１の電界効果トランジスタと、
一端子が前記第１の電界効果トランジスタのゲートと接続され、他端子が前記ソースと接続された第１の抵抗素子とにより構成されていることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項９】
前記トランジスタは、ドレインが前記第１の容量素子の前記他端子と接続され、ソースが前記低電位電源端子と接続され、ゲートが前記低電位電源端子と第２の抵抗素子を介在させて接続された第２の電界効果トランジスタにより構成されていることを特徴とする請求項６〜８のいずれか１項に記載の半導体集積回路装置。
【請求項１０】
前記遅延回路は、前記高電位電源端子と前記第２の電界効果トランジスタの前記ゲートとの間に接続された第３の抵抗素子と、前記第２の電界効果トランジスタの前記ゲートと前記低電位電源端子との間に接続された第２の容量素子とを含むローパスフィルタ回路であることを特徴とする請求項９に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機能回路の静電気破壊を防止するサージ保護回路を有する半導体集積回路装置に関する。
【背景技術】
【０００２】
図８は第１の従来例に係るサージ保護回路を有する半導体集積回路装置の構成例を示す。図８に示すように、内部回路１には、外部端子２、内部回路１の動作状態を制御する制御端子２１０、高電位電源端子３及び低電位電源端子４がそれぞれ接続されている。外部端子２と低電位電源端子４との間には、電荷を放電するサージ保護回路６が接続されている。サージ保護回路６は、コレクタが外部端子２と接続され、エミッタが低電位電源端子４と接続され、ベースとエミッタとの間に第１の抵抗素子５が接続されたトランジスタにより構成されている。
【０００３】
外部端子２と低電位電源端子４との間には、高周波インピーダンスを低減する容量素子７と、該容量素子７におけるサージ耐圧を向上する第２の抵抗素子８０が接続されている。
【０００４】
外部端子２と接続された内部回路１は、出力端子１６を有し、トランジスタ１１〜１５と定電流源１７、１８とにより構成される入力バッファ回路である。定電流源１７、１８と接続された２つのＭＯＳ(metal-oxide-semiconductor)トランジスタ１９、２０の各ゲート電極に制御端子２１０からロウレベルの電圧が入力されると、定電流源１７、１８の電流は遮断される。
【０００５】
次に、図８に示すサージ保護回路６の動作を説明する。
【０００６】
外部端子２に印加される電圧が内部回路１の動作電圧の範囲内である場合には、サージ保護回路６はカットオフ状態であり、高インピーダンス状態にある。このため、サージ保護回路６は何ら動作せず、外部端子２に印加された電圧はそのまま内部回路１に供給されて、該内部回路１において通常の信号処理が行なわれる。このとき、容量素子７によって高周波インピーダンスが低下するため、高周波ノイズの影響を低減させることができる。
【０００７】
これに対し、何らかの理由により、外部端子２にサージ電圧が印加された場合には、サージ保護回路６は、ＢＶCER（ベースエミッタ間に抵抗素子が接続された場合のコレクタエミッタ間耐圧）を超えるとブレークダウンする。このようにして、サージ保護回路６が外部端子２に印加される電圧を制限することにより、内部回路１を静電気（サージ）から保護することができる。
【０００８】
図８に示す半導体集積回路装置の場合は、サージ保護回路６の耐圧のばらつきにより、サージ保護回路６の耐圧よりも容量素子７の耐圧が低くなると、該容量素子７が破壊してしまう。このため、外部端子２と容量素子７との間に第２の抵抗素子８０を挿入することにより、容量素子７の破壊を防止している。
【０００９】
次に、第２の従来例に係るサージ保護回路を有する半導体集積回路装置について説明する（例えば、特許文献１を参照。）。
【００１０】
図９は特許文献１に記載されたサージ保護回路を有する半導体集積回路装置の構成を示す。図９に示すように、内部回路１には外部端子２００が接続されている。外部端子２００と高電位電源端子３との間には、正の電荷を放電する第１のダイオード素子９０が接続されている。外部端子２００と低電位電源端子４との間には、負の電荷を放電する第２のダイオード素子９１が接続されている。高電位電源端子３にはトランジスタ１１２と抵抗１１３とからなるサージ保護回路が接続されている。
【００１１】
また、高周波インピーダンスを低減する容量素子７が外部端子２００と接続され、容量素子７と低電位電源端子４との間にはＭＯＳトランジスタ１１０が接続されている。ＭＯＳトランジスタ１１０は、ドレインが容量素子７と接続され、ソースが低電位電源端子４と接続され、ゲートが高電位電源端子３と接続されている。
【００１２】
次に、図９に示すサージ保護回路１１２、１１３の動作を説明する。
【００１３】
外部端子２００に印加される電圧が、電源電圧の範囲内である場合は、各ダイオード素子９０、９１が共にカットオフ状態にあり、高インピーダンス状態にある。このため、サージ保護回路１１２、１１３は何ら動作せず、外部端子２００に印加された電圧がそのまま内部回路１に供給されて、通常の信号処理が行なわれる。このとき、半導体集積回路装置において電源が投入された場合には、ＭＯＳトランジスタ１１０がオン状態となって、容量素子７の低電位電源端子４と接続されている端子が低電位（接地電位）となるため、高周波インピーダンスが低下して、高周波ノイズの影響が低減される。
【００１４】
これに対し、何らかの理由により、電源電圧を超える正のサージ電圧が外部端子２００に印加されると、第１のダイオード素子９０が導通して外部端子２００に印加される電圧をクランプする。このとき、サージ保護回路１１２、１１３によってサージ電圧が放電される。
【００１５】
逆に、外部端子２００に電源電圧を超える負のサージ電圧が印加されると、第２のダイオード素子９１が導通して外部端子２００に印加される電圧をクランプする。高電位電源端子３の電位が所定の電源電位にまで上昇していない場合は、ＭＯＳトランジスタ１１０がオフ状態となる。これにより、容量素子７の耐圧が増大して、該容量素子７に印加される電圧による容量素子７の破壊を防ぐことができる。
【特許文献１】特開平９−１６２３０３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、前記第１の従来例及び第２の従来例に係るサージ保護回路を有する半導体集積回路装置は以下のような問題を有している。
【００１７】
図８に示す第１の従来例に係る半導体集積回路装置は、サージ保護回路６の耐圧のばらつきにより、容量素子７の耐圧と比べてサージ保護回路６の耐圧が高くなる場合を想定して、外部端子２と容量素子７との間に第２の抵抗素子８０を設けている。ところが、第２の抵抗素子８０を設けると、動作時の高周波インピーダンスが上昇して、高周波ノイズの影響を受けやすくなるという問題が生じる。
【００１８】
また、図９に示す第２の従来例に係る半導体集積回路装置におけるサージ保護回路１１２、１１３は、外部端子２００に電源電圧を超える正のサージ電圧が印加された場合に、電源が未投入時であっても高電位電源端子３の電位が上昇してしまい、ＭＯＳトランジスタ１１０がオン状態となる可能性がある。このとき、容量素子７に耐圧以上の電圧が印加されて、該容量素子７が破壊されてしまうという問題がある。
【００１９】
このような背景から、サージによる内部回路の破壊を防ぎ、サージ保護回路における耐圧のばらつきの影響を受けることなく、半導体集積回路装置の特性を向上させる容量素子をサージによる破壊から保護する保護回路が望まれている。
【００２０】
本発明は、前記従来の問題を解決し、サージ電圧による内部回路の破壊を防ぐと共に、サージ保護回路における耐圧のばらつきの影響を受けることなく、半導体集積回路装置の特性を向上させる容量素子をサージによる破壊から保護できるようにすることを目的とする。
【課題を解決するための手段】
【００２１】
前記の目的を達成するため、本発明は、半導体集積回路装置を、サージ電圧が外部から印加された場合に、内部回路及び特性向上を図る容量素子を保護するトランジスタを動作させない、又は容量素子を保護するトランジスタをサージ電圧が印加された時点から遅延させて動作する構成とする。
【００２２】
具体的に、本発明に係る第１の半導体集積回路装置は、外部端子、高電位電源端子及び低電位電源端子のそれぞれに接続された内部回路と、外部端子と低電位電源端子との間に接続され、外部端子に印加されたサージ電圧から内部回路を保護するサージ保護回路と、一端子が外部端子と接続された容量素子と、容量素子の他端子と低電位電源端子との間に接続されたトランジスタと、サージ電圧が外部端子に印加された場合に、内部回路を停止状態とし、且つ、トランジスタを活性化しない制御回路とを備えていることを特徴とする。
【００２３】
第１の半導体集積回路装置によると、サージ電圧が外部端子に印加された場合に、内部回路を停止状態とし且つ容量素子を保護するトランジスタを活性化しない制御回路を備えているため、電源電圧を超えるサージ電圧が印加された場合に、高電位電源端子の電位が電源電圧以上に上昇したとしても、トランジスタがオン状態とはならない。これにより、容量素子には耐圧以上の電圧が印加されることがないので、該容量素子が破壊されることはない。その上、サージ保護回路における耐圧のばらつきによる影響を防止するための容量素子に直列接続される抵抗素子が不要となるので、動作時の高周波インピーダンスの上昇を防止することができる。
【００２４】
第１の半導体集積回路装置において、サージ保護回路は、コレクタが外部端子と接続され、エミッタが低電位電源端子と接続されたバイポーラトランジスタと、一端子がバイポーラトランジスタのベースと接続され、他端子がエミッタと接続された第１の抵抗素子とにより構成されていることが好ましい。
【００２５】
また、第１の半導体集積回路装置において、サージ保護回路は、ドレインが外部端子と接続され、ソースが低電位電源端子と接続された第１の電界効果トランジスタと、一端子が第１の電界効果トランジスタのゲートと接続され、他端子がソースと接続された第１の抵抗素子とにより構成されていることが好ましい。
【００２６】
第１の半導体集積回路装置において、トランジスタは、ドレインが容量素子の他端子と接続され、ソースが低電位電源端子と接続され、ゲートが低電位電源端子と第２の抵抗素子を介在させて接続された第２の電界効果トランジスタにより構成されていることが好ましい。
【００２７】
この場合に、制御回路は、第２の電界効果トランジスタのゲートと接続されていることが好ましい。
【００２８】
本発明に係る第２の半導体集積回路装置は、外部端子、高電位電源端子及び低電位電源端子のそれぞれに接続された内部回路と、外部端子と低電位電源端子間との間に接続され、外部端子に印加されたサージ電圧から内部回路を保護するサージ保護回路と、一端子が外部端子と接続された第１の容量素子と、第１の容量素子の他端子と低電位電源端子との間に接続されたトランジスタと、サージ電圧が外部端子に印加された場合に、サージ電圧の印加時から所定の時間が経過した後にトランジスタを活性化する遅延回路とを備えていることを特徴とする。
【００２９】
第２の半導体集積回路装置によると、サージ電圧が外部端子に印加された場合に、サージ電圧の印加時から所定の時間が経過した後にトランジスタを活性化する遅延回路を備えているため、電源電圧を超えるサージ電圧が印加された場合に、高電位電源端子の電位が電源電圧以上に上昇したとしても、トランジスタがオン状態とはならない。これにより、容量素子には耐圧以上の電圧が印加されることがないので、該容量素子が破壊されることはない。その上、サージ保護回路における耐圧のばらつきによる影響を防止するための容量素子に直列接続される抵抗素子が不要となるので、動作時の高周波インピーダンスの上昇を防止することができる。
【００３０】
第２の半導体集積回路装置において、サージ保護回路は、コレクタが外部端子と接続され、エミッタが低電位電源端子と接続されたバイポーラトランジスタと、一端子がバイポーラトランジスタのベースと接続され、他端子がエミッタと接続された第１の抵抗素子とにより構成されていることが好ましい。
【００３１】
また、第２の半導体集積回路装置において、サージ保護回路は、ドレインが外部端子と接続され、ソースが低電位電源端子と接続された第１の電界効果トランジスタと、一端子が第１の電界効果トランジスタのゲートと接続され、他端子がソースと接続された第１の抵抗素子とにより構成されていることが好ましい。
【００３２】
第２の半導体集積回路装置において、トランジスタは、ドレインが第１の容量素子の他端子と接続され、ソースが低電位電源端子と接続され、ゲートが低電位電源端子と第２の抵抗素子を介在させて接続された第２の電界効果トランジスタにより構成されていることが好ましい。
【００３３】
この場合に、遅延回路は、高電位電源端子と第２の電界効果トランジスタのゲートとの間に接続された第３の抵抗素子と、第２の電界効果トランジスタのゲートと低電位電源端子との間に接続された第２の容量素子とを含むローパスフィルタ回路であることが好ましい。
【発明の効果】
【００３４】
本発明に係る半導体集積回路装置によると、サージ電圧による内部回路の破壊を防ぐと共に、サージ保護回路における耐圧のばらつきの影響を受けることなく、半導体集積回路装置の特性を向上させる容量素子をサージによる破壊から保護できる。
【発明を実施するための最良の形態】
【００３５】
（第１の実施の形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３６】
図１は本発明の第１の実施形態に係る半導体集積回路装置の回路構成を示している。図１に示すように、内部回路１は、エミッタフォロワ構造を有するバッファ回路であって、ベースが第１の外部端子２と接続され、エミッタが第１の定電流源１７と接続された第１のＮＰＮ型トランジスタ（バイポーラトランジスタ）１１と、ベースが出力端子１６及び第２の定電流源１８と接続され、エミッタが第１の定電流源１７と接続された第２のＮＰＮ型トランジスタ１２と、エミッタが高電位電源端子３と接続され、ベースとコレクタとが接続された第１のＰＮＰ型トランジスタ１３と、エミッタが高電位電源端子３と接続され、ベースが第１のＰＮＰ型トランジスタ１３のベースと共有され、コレクタが第２のＮＰＮ型トランジスタ１２のコレクタと接続された第２のＰＮＰ型トランジスタ１４と、コレクタが高電位電源端子３と接続され、ベースが第２のＰＮＰ型トランジスタ１４のコレクタと接続され、エミッタが出力端子１６及び第２の定電流源１８と接続された第３のＮＰＮ型トランジスタ１５と、ドレインが第１の定電流源１７と接続され、ソースが低電位電源端子４と接続され、ゲートが制御信号線２２と接続された第１のＮ型ＭＯＳトランジスタ（ＮＭＯＳ型電界効果トランジスタ）１９と、ドレインが第２の定電流源１８と接続され、ソースが低電位電源端子４と接続され、ゲートが制御信号線２２と接続された第２のＮ型ＭＯＳトランジスタ２０とを有している。
【００３７】
第１の外部端子１２と低電位電源端子４との間には、サージによる電荷を放電するためのサージ保護回路６Ａが接続されている。サージ保護回路６Ａは、コレクタが第１の外部端子２と接続され、エミッタが低電位電源端子４と接続された第４のＮＰＮ型トランジスタ６と、一端子が第４のＮＰＮ型トランジスタ６のベースと接続され、他端子がエミッタと接続された第１の抵抗素子５とにより構成されている。
【００３８】
また、第１の外部端子２と低電位電源端子４と間には、本集積回路装置の高周波特性を向上させる容量素子７と、該容量素子７の耐圧を切り替えるスイッチである第３のＮ型ＭＯＳトランジスタ９とが直列に接続されている。第３のＮ型ＭＯＳトランジスタ９は、ドレインが容量素子７と接続され、ソースが低電位電源端子４と接続され、ゲートとソースとの間には第２の抵抗素子８が接続されている。
【００３９】
第１の実施形態に係る半導体集積回路装置は、高電位電源端子３、低電位電源端子４及び第２の外部端子２１と接続された制御回路１０を有することを特徴とする。制御回路１０は、第２の外部端子２１に印加される制御信号により制御され、制御信号線２２を介して各ＭＯＳトランジスタ９、１９、２０のゲートにそれぞれ制御信号を印加する。
【００４０】
次に、第１の実施形態に係る半導体集積回路装置の動作を説明する。
【００４１】
まず、第１の外部端子２に印加される電圧が、内部回路１における動作電圧の範囲内である場合は、第４のＮＰＮ型トランジスタ６がカットオフ状態であるため、サージ保護回路６Ａは高インピーダンス状態となっている。このため、サージ保護回路６Ａは何ら動作せず、第１の外部端子２に印加された電圧はそのまま内部回路１に供給されて、通常の信号処理が行なわれる。このとき、第２の外部端子２１に印加される制御信号によって制御回路１０が制御される。制御回路１０は制御信号線２２を介してハイレベルの電圧を供給し、第１のＮ型ＭＯＳトランジスタ１９及び第２のＮ型ＭＯＳトランジスタ２０を導通状態とすることにより、内部回路１が動作状態となる。また、同時に第３のＮ型ＭＯＳトランジスタ９もオン状態となり、該ＭＯＳトランジスタ９の入力インピーダンスは低下する。
【００４２】
一方、何らかの理由により、第１の外部端子２にサージ電圧が印加された場合には、サージ保護回路６がＢＶCER（ベースエミッタ間に抵抗が接続された場合のコレクタエミッタ間耐圧）を超えるとブレークダウンする。このとき、第２の外部端子２１により制御回路１０が制御される。すなわち、制御回路１０は制御信号線２２を介してロウレベルの電圧を供給して、第１のＮ型ＭＯＳトランジスタ１９及び第２のＮ型ＭＯＳトランジスタ２０をオフ状態とし、これにより、内部回路１を非動作状態とする。このとき、第３のＮ型ＭＯＳトランジスタ９もオフ状態となる。
【００４３】
ここで、容量素子７の耐圧をＢＶＣとし、第３のＮ型ＭＯＳトランジスタ９の耐圧をＢＶＭとし、サージ保護回路６の耐圧をＢＶＴとしたとき、式（１）の関係を有していれば、容量素子７の破壊よりも先にサージ保護回路６がブレークダウンするため、該容量素子７の破壊を防ぐことができる。
【００４４】
ＢＶＣ ＋ ＢＶＭ ≧ ＢＶＴ  ・・・  式（１）
図２にサージ保護回路６Ａの耐圧特性を示す。図２に示すように、式（１）を満たす範囲において、第１の実施形態に係る半導体集積回路装置は、サージ保護回路６により第１の外部端子２に印加されるサージ電圧を制限し、内部回路１をサージ電圧による破壊から保護することができる。
【００４５】
また、電源電圧の電圧値によらずに、第２の外部端子２１から制御回路１０が制御され、制御回路１０の制御信号線２２を通じて第３のＮ型ＭＯＳトランジスタ９のオン状態とオフ状態とが制御されるため、第１の外部端子２に印加されるサージ電圧によって高電位電源端子３の電圧が上昇した場合であっても、第３のＮ型ＭＯＳトランジスタ９は自動的にオン状態とはならないので、容量素子７の耐圧を上げることができる。すなわち、サージ保護回路６におけるブレークダウン電圧よりも高い電圧が容量素子７に印加されたとしても、該容量素子７の耐圧と第３のＮ型ＭＯＳトランジスタ９の耐圧との総和によって、容量素子７の破壊を防ぐことができる。
【００４６】
さらに、制御回路１０は、内部回路１の動作状態をも制御することにより、内部回路１をサージから確実に保護することができる。
【００４７】
なお、半導体集積回路装置の通常の動作時においては、第２の外部端子２１からの制御によって制御回路１０が動作状態となり、第３のＮ型ＭＯＳトランジスタ９がオン状態となる。このとき、第３のＮ型ＭＯＳトランジスタ９における入力インピーダンスが低下して、容量素子７により、本来の目的である半導体集積回路装置の高周波特性を向上させることができる。
【００４８】
図３に制御回路１０の構成の一例を示す。図３に示すように、制御回路１０は、エミッタが高電位電源端子３と接続され、ベースとコレクタとが接続された第３のＰＮＰ型トランジスタ３２と、エミッタが高電位電源端子３と接続され、ベースが第３のＰＮＰ型トランジスタ３２のベースと共有され、コレクタが制御信号線２２と接続された第４のＰＮＰ型トランジスタ３３と、コレクタが第３のＰＮＰ型トランジスタ３２のコレクタと接続され、エミッタが第３の抵抗素子３０１の一方の端子と接続された第５のＮＰＮトランジスタ３４と、コレクタ及びベースが第２の外部端子２１と接続され、ベースが第５のＮＰＮトランジスタ３４のベースと共有され、エミッタが第４の抵抗素子３０２の一方の端子と接続された第６のＮＰＮトランジスタ３５とを有している。ここで、第３の抵抗素子３０１及び第４の抵抗素子３０２の各他方の端子はそれぞれ低電位電源端子４と接続されている。
【００４９】
次に、図３に示す制御回路１０の動作について説明する。
【００５０】
制御回路１０は、第２の外部端子２１に５Ｖの電圧が印加されると、第５のＮＰＮトランジスタ３４及び第６のＮＰＮトランジスタ３５の共有されたベースに５Ｖの電圧が印加される。これにより、第５のＮＰＮトランジスタ３４及び第６のＮＰＮトランジスタ３５がオン状態となり、同時に、第３のＰＮＰ型トランジスタ３２及び第４のＰＮＰ型トランジスタ３３もオン状態となって、制御回路１０が動作状態に入る。第４のＰＮＰ型トランジスタ３３がオン状態となると、制御信号線２２の電位が高電位となるため、第１のＮ型ＭＯＳトランジスタ１９及び第２のＮ型ＭＯＳトランジスタ２０がオン状態となって、内部回路１が動作状態となる。これと同時に、制御信号線２２の高電位により、第３のＮ型ＭＯＳトランジスタ９はオン状態となる。
【００５１】
これに対し、第２の外部端子２１に０Ｖの電圧が印加されると、制御回路１０における第５のＮＰＮトランジスタ３４、第６のＮＰＮトランジスタ３５、第３のＰＮＰ型トランジスタ３２及び第４のＰＮＰ型トランジスタ３３はオフ状態となるため、制御回路１０は非動作状態となる。これと同時に、制御信号線２２の電位も低電位（０Ｖ）となるため、第３のＮ型ＭＯＳトランジスタ９はオフ状態となり、且つ第１のＮ型ＭＯＳトランジスタ１９及び第２のＮ型ＭＯＳトランジスタ２０がオフ状態となって、内部回路１は非動作状態となる。
【００５２】
（第１の実施形態の一変形例）
以下、本発明の第１の実施形態の一変形例について図面を参照しながら説明する。
【００５３】
図４は本発明の第１の実施形態の一変形例に係る半導体集積回路装置の回路構成を示している。図４において、図１に示す構成要件と同一の構成要件には同一の符号を付すことにより説明を省略する。
【００５４】
図４に示すように、本変形例の第１の実施形態との相違点は、サージ保護回路６Ｂにおいて、第４のＮＰＮ型トランジスタ６を第４のＮ型ＭＯＳトランジスタ６０に代えた点である。具体的には、サージ保護回路６Ｂは、ドレインが第１の外部端子２と接続され、ソースが低電位電源端子４と接続された第４のＮ型ＭＯＳトランジスタ６０と、一端子が第４のＮ型ＭＯＳトランジスタのゲートと接続され、他端子がソースと接続された第１の抵抗素子５とにより構成されている。
【００５５】
サージ保護回路６ＢにおけるトランジスタをバイポーラトランジスタからＭＯＳトランジスタに代えていることにより、第３のＮ型ＭＯＳトランジスタ９の耐圧（ＢＶＭ）とサージ保護回路６Ｂの耐圧（ＢＶＴ）とが等しくなるため、上述した式（１）の関係が必然的に成り立つ。従って、高周波特性を向上する容量素子７をサージによる破壊から確実に保護することができる。
【００５６】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００５７】
図５は本発明の第２の実施形態に係る半導体集積回路装置の回路構成を示している。図５において、図１に示す構成要件と同一の構成要件には同一の符号を付すことにより説明を省略する。
【００５８】
第２の実施形態に係る半導体集積回路装置が第１の実施形態と異なる点は、図１に示す制御回路１０に代えて、遅延回路１００を設けた点である。
【００５９】
遅延回路１００は、高電位電源端子３と第３のＮ型ＭＯＳトランジスタ９のゲートとの間に接続された第３の抵抗素子１０１と、第３のＮ型ＭＯＳトランジスタ９のゲートと低電位電源端子４との間に接続された第２の容量素子１０２とから構成されたローパスフィルタ（ＬＰＦ回路）である。
【００６０】
また、本実施形態に係る半導体集積回路装置は、アノードが第１の外部端子２と接続され、カソードが高電位電源端子３と接続され、正電荷を放電するダイオード素子９０と、コレクタが高電位電源端子３と接続され、エミッタが接地された第５のＮＰＮ型トランジスタ１１２と、一方の端子が第５のＮＰＮ型トランジスタ１１２のベースと接続され、他方の端子が接地された第４の抵抗素子１１３とから構成された第２のサージ保護回路６Ｃとを有している。
【００６１】
ここで、内部回路１は、第１のＮ型ＭＯＳトランジスタ１９及び第２のＮ型ＭＯＳトランジスタ２０の各ゲートと接続された制御端子２１０からの制御信号により、その動作が制御される。
【００６２】
第２の実施形態に係る半導体集積回路装置は、高電位電源端子３と第３のＮ型ＭＯＳトランジスタ９のゲートとの間に遅延回路１００を設けたことにより、第１の外部端子２に正のサージ電圧が印加された場合に、ダイオード素子９０を介して高電位電源端子３の電位が上昇してから、第３のＮ型ＭＯＳトランジスタ９がオン状態に遷移するまでの間に遅延が生じる。
【００６３】
図６にサージ電圧が印加された場合の第３のＮ型ＭＯＳトランジスタ９におけるゲート電圧と経過時間との関係を示す。図６において、第２の実施形態に係る第３のＮ型ＭＯＳトランジスタ９のゲート電圧を実線で示し、比較用として、第２の従来例に係るＭＯＳトランジスタ１１０のゲート電圧の時間変化を破線で示している。図６に示すように、第２の実施形態に係る半導体集積回路装置においては、高電位電源端子３の電位が上昇してから、Ｎ型ＭＯＳトランジスタ９のオンレベルを超える前に、第１の外部端子２に印加されたサージ電圧がダイオード素子９０及び第２のサージ保護回路６Ｃを介して放電が完了するため、容量素子７をサージによる破壊から防ぐことができる。
【００６４】
これに対し、第２の従来例の場合は、ダイオード素子９０によるクランプ電圧が既にＭＯＳトランジスタ１１０のオンレベルを超えている。
【００６５】
（第２の実施形態の一変形例）
以下、本発明の第２の実施形態の一変形例について図面を参照しながら説明する。
【００６６】
図７は本発明の第２の実施形態の一変形例に係る半導体集積回路装置の回路構成を示している。図７において、図５に示す構成要件と同一の構成要件には同一の符号を付すことにより説明を省略する。
【００６７】
図７に示すように、本変形例の第２の実施形態との相違点は、サージ保護回路６Ｂにおいて、第４のＮＰＮ型トランジスタ６を第４のＮ型ＭＯＳトランジスタ６０に代えた点である。具体的には、第１実施形態の一変形例と同様に、サージ保護回路６Ｂは、ドレインが第１の外部端子２と接続され、ソースが低電位電源端子４と接続された第４のＮ型ＭＯＳトランジスタ６０と、一端子が第４のＮ型ＭＯＳトランジスタのゲートと接続され、他端子がソースと接続された第１の抵抗素子５とにより構成されている。
【００６８】
本変形例においても、サージ保護回路６ＢにおけるトランジスタをバイポーラトランジスタからＭＯＳトランジスタに代えていることにより、第３のＮ型ＭＯＳトランジスタ９の耐圧（ＢＶＭ）とサージ保護回路６Ｂの耐圧（ＢＶＴ）とが等しくなるため、上述した式（１）の関係が必然的に成り立つ。従って、高周波特性を向上する容量素子７をサージによる破壊から確実に保護することができる。
【００６９】
以上説明したように、本発明に係る半導体集積回路装置は、内部回路１における第１の外部端子２と低電位電源端子４との間にサージ保護回路６Ａ又は６Ｂを設け、且つ、高周波特性を向上させるノイズフィルタである容量素子７と該容量素子７の耐圧を向上して保護するＭＯＳトランジスタ９をサージ保護回路６Ａ又は６Ｂに並列に設けている。さらに、ＭＯＳトランジスタ９を制御する制御回路１０又は遅延回路１００を設けている。
【００７０】
この構成により、第１の外部端子２にサージ電圧が印加された場合に、第１の外部端子２と低電位電源端子４との間に接続されたサージ保護回路６Ａ等の耐圧が製造ばらつきによって保護される容量素子７の耐圧よりも高くなったとしても、制御回路１０又は遅延回路１００によって、ＭＯＳトランジスタ９がオン状態とはならないようにすることができる。その結果、保護される容量素子７の耐圧とオフ状態のＭＯＳトランジスタ９の耐圧との総和により、サージ電圧による容量素子７の破壊を防ぐことができる。
【００７１】
一方、通常の動作状態においては、第１の実施形態の場合には、第２の外部端子２１によって制御される制御回路１０によってＭＯＳトランジスタ９がオン状態となるため、該ＭＯＳトランジスタ９における入力インピーダンスが低下して、該半導体集積回路装置の高周波特性を向上させることができる。
【産業上の利用可能性】
【００７２】
本発明に係る半導体集積回路装置は、サージ電圧による内部回路の破壊を防ぐと共に、サージ保護回路における耐圧のばらつきの影響を受けることなく、半導体集積回路装置の特性を向上させる容量素子をサージによる破壊から保護でき、ＲＦ（高周波）ノイズの影響を受ける電子機器等を構成する半導体集積回路装置等に有用である。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１の実施形態に係る半導体集積回路装置の一例を示す回路図である。
【図２】本発明の第１の実施形態に係る半導体集積回路装置におけるサージ保護回路の耐圧特性を示すグラフである。
【図３】本発明の第１の実施形態に係る半導体集積回路装置における制御回路の一例を示す回路図である。
【図４】本発明の第１の実施形態の一変形例に係る半導体集積回路装置を示す回路図である。
【図５】本発明の第２の実施形態に係る半導体集積回路装置の一例を示す回路図である。
【図６】本発明の第２の実施形態に係る半導体集積回路装置におけるサージ電圧印加時のＭＯＳトランジスタのゲート電圧と経過時間との関係を第２の従来例と比較したグラフである。
【図７】本発明の第２の実施形態の一変形例に係る半導体集積回路装置を示す回路図である。
【図８】第１の従来例に係る半導体集積回路装置を示す回路図である。
【図９】第２の従来例に係る半導体集積回路装置を示す回路図である。
【符号の説明】
【００７４】
１      内部回路
２      第１の外部端子
３      高電位電源端子
４      低電位電源端子
５      第１の抵抗素子
６      第４のＮＰＮ型トランジスタ
６Ａ    サージ保護回路
６Ｂ    サージ保護回路
６Ｃ    第２のサージ保護回路
６０    第４のＮ型ＭＯＳトランジスタ
７      容量素子
８      第２の抵抗素子
９      第３のＮ型ＭＯＳトランジスタ
１０    制御回路
１１    第１のＮＰＮ型トランジスタ
１２    第２のＮＰＮ型トランジスタ
１３    第１のＰＮＰ型トランジスタ
１４    第２のＰＮＰ型トランジスタ
１５    第３のＮＰＮ型トランジスタ
１６    出力端子
１７    第１の定電流源
１８    第２の定電流源
１９    第１のＮ型ＭＯＳトランジスタ
２０    第２のＮ型ＭＯＳトランジスタ
２１    第２の外部端子
２２    制御信号線
３２    第３のＰＮＰ型トランジスタ
３３    第４のＰＮＰ型トランジスタ
３４    第５のＮＰＮ型トランジスタ
３５    第６のＮＰＮ型トランジスタ
３０１  第３の抵抗素子
３０２  第４の抵抗素子
６０    第４のＮ型ＭＯＳトランジスタ
９０    ダイオード素子
１００  遅延回路（ＬＰＦ回路）
１０１  第３の抵抗素子
１０２  第２の容量素子
１１２  第５のＮＰＮ型トランジスタ
１１３  第４の抵抗素子
２１０  制御端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2007201431.tif 000008
【図７】
2007201431.tif 000009
【図８】
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【図９】
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