(57)【要約】【課題】利得切替で雑音性能の変化が無い可変利得増幅器を提供する。【解決手段】ソース接地NMOSトランジスタM1  １０１のゲート電極は高周波入力端子１１２に、ソース電極は接地電位に接続される。ゲート接地NMOSトランジスタM2は、ゲート電極がVCC  １０９に、ソース電極はM1１０１のドレイン電極と接続されている。M2  １０２のドレイン電極は、負荷１０４と接続されるとともに、出力端子１０５に接続され、出力電力が取り出される。M1１０１のドレイン電極はノード１１６からMOS容量１０６に、MOS容量１０６の他端はPMOSトランジスタM3  １０７のドレイン電極に接続される。M3  １０７のゲート電極、ソース電極はそれぞれコントロール回路１０８、VCC１０９に接続され、コントロール回路１０８の出力電圧によって抵抗値が変化するようM3  １０７は適切にバイアスされる。負荷１０４の他端はVCC  １０９に接続されている。【選択図】図１
2007235525.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極に交流振幅が入力される第１のトランジスタと
前記第１のトランジスタのドレイン電極に第２のトランジスタのソース電極が接続され、
前記第１のトランジスタのソース電極に前記交流振幅に対する接地電位が接続され、
前記第２のトランジスタのゲート電極に前記交流振幅に対する接地電位が接続され、
前記第２のトランジスタのドレイン電極に負荷が接続されるとともに、
前記交流振幅に係る出力が取り出されるカスコード接続型増幅器において、
さらに第１のインピーダンス素子および第２のインピーダンス素子およびインピーダンス制御回路を有し、
前記第１のインピーダンス素子の第１の端子が前記第１のトランジスタのドレインに接続され、
前記第１のインピーダンス素子の第２の端子が第２のインピーダンス素子の第１の端子に接続され、
前記第２のインピーダンス素子の第２の端子が前記交流振幅に対して接地電位に接続され、
前記第２のインピーダンス素子の少なくともひとつの端子で構成される第３の端子が前記インピーダンス制御回路に接続され、
前記インピーダンス制御回路は、外部入力端子を有し、
前記外部入力端子から入力される情報を元に作成された制御信号を前記第３の端子に供給する
ことを特徴とする可変利得増幅回路。
【請求項２】
請求項１記載のトランジスタはNMOSトランジスタであり、
負荷はインダクタと、容量が並列接続で
構成されることを特徴とする
可変利得増幅回路。
【請求項３】
ベース電極に交流振幅が入力される第１のトランジスタと
前記第１のトランジスタのコレクタ電極に第２のトランジスタのエミッタ電極が接続され、
前記第１のトランジスタのエミッタ電極が前記交流振幅に対する接地電位に接続され、
前記第２のトランジスタのベース電極が前記交流振幅に対して接地電位に接続され、
前記第２のトランジスタのコレクタ電極に負荷が接続されるとともに、
前記交流振幅に係る出力が取り出されるカスコード接続型増幅器において、
さらに第１のインピーダンス素子および第２のインピーダンス素子およびインピーダンス制御回路を有し、
前記第１のインピーダンス素子の第１の端子が前記第１のトランジスタのコレクタに接続され、
前記第１のインピーダンス素子の第２の端子が第２のインピーダンス素子の第１の端子に接続され、
前記第２のインピーダンス素子の第２の端子が前記交流振幅に対して接地電位に接続され、
前記第２のインピーダンス素子の少なくともひとつの端子で構成される第３の端子が前記インピーダンス制御回路に接続され、
前記インピーダンス制御回路は、外部入力端子を有し、
前記外部入力端子から入力される情報を元に作成された制御信号を前記第３の端子に供給する
ことを特徴とする可変利得増幅回路。
【請求項４】
請求項３記載のトランジスタはNPNトランジスタであり、
負荷はインダクタと、容量が並列接続で
構成されることを特徴とする
可変利得増幅回路。
【請求項５】
請求項１−４記載の可変利得増幅回路において、
直列に接続された前記第１のインピーダンス素子と第２のインピーダンス素子を単位インピーダンス要素として、
前記単位インピーダンス要素が並列に複数接続された構成を有する
ことを特徴とする可変利得増幅回路。
【請求項６】
請求項１―５記載の可変利得増幅回路において
前記第２のインピーダンス素子はMOSトランジスタであり、
前記第１の端子がドレイン電極であり、
前記第２の端子がソース電極であり、
前記第３の端子がゲート電極である
ことを特徴とする可変利得増幅回路。
【請求項７】
請求項６記載の可変利得増幅回路において
前記MOSトランジスタが少なくとも２つ以上並列に接続された構造を有し、
前記並列に接続されたＭＯＳトランジスタの個々のゲート電極が第３の端子に相当する
ことを特徴とする可変利得増幅回路。
【請求項８】
請求項６、７記載の可変利得増幅回路において
前記MOSトランジスタがＮＭＯＳトランジスタである
ことを特徴とする可変利得増幅回路。
【請求項９】
請求項１−８記載の可変利得増幅回路において
前記第１のインピーダンス素子は固定容量素子である
ことを特徴とする可変利得増幅回路。
【請求項１０】
請求項１−８記載の可変利得増幅回路において
前記第１のインピーダンス素子は可変容量素子であり、
前記可変容量素子は少なくともひとつ以上の端子で構成される第３の端子を有し、
前記第３の端子が前記インピーダンス制御回路に接続され、
前記インピーダンス制御回路は、必要利得に応じた制御電圧を
前記第２のインピーダンス素子とともに第１のインピーダンス素子に供給する
ことを特徴とする可変利得増幅回路。
【請求項１１】
請求項１０記載の可変容量素子は
少なくともPN接合の両端の電位差を制御することによって可変容量を実現する電圧制御可変容量素子を含み
前記電圧制御可変容量素子の一方の電極が前記第３の端子に相当する
ことを特徴とする可変利得増幅回路。
【請求項１２】
請求項１０記載の可変容量素子は
少なくともMOS接合の両端の電位差を制御することによって可変容量を実現する電圧制御可変容量素子を含み
前記電圧制御可変容量素子の一方の電極が前記第３の端子に相当する
ことを特徴とする可変利得増幅回路。
【請求項１３】
請求項１１，１２記載の可変容量素子は
前記電圧可変容量素子の電極の少なくとも一方の電極に第１の固定容量素子が接続される
ことを特徴とする可変利得増幅回路。
【請求項１４】
請求項１３記載の電圧可変容量素子は
前記第１の固定容量素子が接続された電極とは他方の電極に第２の固定容量素子が接続され、
さらに、第４の端子を、前記電圧可変容量素子の前記第３の端子が接続される電極とは他方の電極に接続し、
前記第4の端子に直流電位を与える
ことを特徴とする可変利得増幅回路。
【請求項１５】
請求項１０記載の可変容量素子は
固定容量素子とスイッチ素子とが直列に接続されて構成される２値容量素子が
少なくとも２組以上並列に接続され、
前記スイッチ素子の制御端子が前記第３の端子に相当する
ことを特徴とする可変利得増幅回路。
【請求項１６】
請求項１５記載のスイッチ素子は
NMOSトランジスタであり、
前記制御端子はゲート電極である
ことを特徴とする可変利得増幅回路。
【請求項１７】
請求項１−１６記載の固定容量素子はMOS容量である
ことを特徴とする可変利得増幅回路。
【請求項１８】
請求項１−１６記載の固定容量素子はMIM容量である
ことを特徴とする可変利得増幅回路。
【請求項１９】
請求項１−１８記載の可変利得増幅回路は同一半導体基板上に集積されることを特徴とする
半導体集積回路。
【請求項２０】
少なくとも請求項１−１９記載の前記可変利得増幅回路と、
電力検波回路と、
設定電圧値を有し、前記設定電圧値に従う情報を前記可変利得増幅器に出力する手段と、
前記電力検波回路の出力電圧値と前記設定電圧値を比較し、新たな設定電圧値を生成する手段と、
前記新たな設定電圧値に従う情報を前記可変利得増幅器に出力する手段と、
を有する出力電力調整回路。
【請求項２１】
出力電力設定値を決定するステップ１と、
請求項１−１９記載の前記可変利得増幅回路に前記出力電力設定値に従う情報を出力するステップ２と、
テスト信号を前記可変利得増幅回路に出力するステップ３と、
前記可変利得増幅回路の出力電力に係る出力電圧を検波するステップ４と、
前記出力電力設定値と前記検波した出力電圧の差があらかじめ設定された許容範囲以内かどうかの真偽を判定するステップ５と、
前記真偽を判定するステップ５で偽のとき、前記可変利得増幅器に出力する出力電力設定値に従う情報を変更するステップ６と、
前記変更された出力電力設定値に従う情報を前記可変利得増幅回路に出力するステップ７と、
を有し、前記３−７のステップをステップ５が真となるまで繰り返す出力電力調整方法。
【請求項２２】
少なくとも請求項１−１９記載の可変利得増幅回路と
前記可変利得増幅回路の出力を入力とする電力増幅回路とを有する、
ことを特徴とする送信機および送受信機。
【請求項２３】
少なくとも請求項１−１９記載の可変利得増幅回路と
前記可変利得増幅回路の出力を入力とする周波数変換回路とを有する
ことを特徴とする受信機および送受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、利得可変を行う増幅回路およびそれを用いた半導体集積回路およびその回路を用いた出力電力調整方法およびその回路を含む受信機、送信機、送受信機に関する。
【背景技術】
【０００２】
従来の第１の利得可変の方法を図２７を用いて説明する。
【０００３】
第１の従来例は、第１のＮMOSトランジスタ２７０１と第２のＮMOSトランジスタ２７０２がカスコード接続された構造２７０３を基本として、２７０３と同じ構造２７０４−２７０５を、複数並列に配し、第２のＮＭＯＳトランジスタ２７０２、２７１０、２７１１のドレイン電極が結合された節点から出力２７０６を取り出すとともに、電源２７０７と出力２７０６の間に負荷２７０９を接続する回路構造となっている。構造２７０３から２７０５はそれぞれ電流源の役割を有し、負荷２７０９に流れる電流を決定する。利得切り替えは第２のＮＭＯＳトランジスタ２７０２、２７１０、２７１１のゲート電位を電源／接地と切り替え、構造２７０３から２７０５に流れる電流をON/OFFすることにより、負荷に流れる電流を可変とし、利得を切り替えるものである。なお、負荷に流れる電流が大きいほど利得は大きくなる。
【０００４】
さらに従来の第２の利得可変の方法を図２８を用いて説明する。
【０００５】
第２の従来例は、第１のＮMOSトランジスタ２８０１のドレイン電極に対して、第２のＮMOSトランジスタ２８０２、第３のＮMOSトランジスタ２８０３、第４のＮMOSトランジスタ２８０４の３つのトランジスタのソース電極が接続された構造を有する。第４のＮMOSトランジスタ２８０４のドレイン電極がVDDに接続されているため、第４のＮMOSトランジスタを流れる高周波電流は短絡され、出力２８１１には現れない。一方、第３のＮMOSトランジスタ２８０３と第４のＮMOSトランジスタ２８０４は相補的な動作をし、たとえばCont.回路２８０７がHi出力のときは第３のＮMOSトランジスタ２８０３がON状態となり、負荷２８０５には第１のトランジスタ２８０１で決まる電流がすべて流れ、増幅器は高利得状態となる。逆にCont.回路２８０７がLo出力のときは第４のMOSトランジスタ２８０４がON状態となり、負荷２８０５には第２のＮMOSトランジスタ２８０２と第４のＮMOSトランジスタ２８０４のWL比によって分配された電流が流れ、負荷２８０５に流れる電流は減少する。すなわち、増幅器は低利得状態となる。
【０００６】
なお、この出願の発明に関する先行技術文献情報としては、例えば特許文献１、特許文献２、特許文献３が知られている。
【特許文献１】米国特許第６８８８４１１号明細書
【特許文献２】米国特許第６６５７４９８号明細書
【特許文献３】米国特許第６７１０６５７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら第１の従来の利得切り替え法では、負荷２７０９に流れる電流を決定するＮＭＯＳトランジスタ２７０１、２７１２、２７１３のｇｍはそれぞれ利得に応じて設定されているが、そのため利得を切り替えると次式（１８）で表される入力換算雑音電力が変化する。
【０００８】
【数１】
2007235525.tif 000003
【０００９】
ここで、VnM12は増幅器の入力換算雑音電力、ｇｍは負荷に接続される構造２７０３から２７０５のｇｍの和、RDは負荷２７０９の値、ｋはボルツマン定数、Tは絶対温度である。入力換算雑音電力は増幅器を無雑音であると仮定し、その仮定が成り立つように増幅器によって付加される雑音電力を増幅器に入力される雑音電力に換算したものであり、増幅器出力のＳＮ比は増幅器に入力される雑音電力に入力換算雑音電力を加算することにより、知ることができる。したがって、利得切り替えによって入力換算雑音電力による雑音電力増加分はそのままＳＮ比を圧縮することになる。従来例１では低利得モードでは小さいgmのトランジスタがONとなるため、入力換算雑音電力が大きくなりSNが悪くなる。
【００１０】
また、第２の従来例では、ノードX ２８０8に接続される全寄生容量Cx  ２８０９により、M2  ２８０２、M3  ２８０３の入力換算雑音電圧をVnM2、VnM3とすると、M2  ２８０２、M3  ２８０３に由来する出力雑音電圧Vnout2、Vnout3はそれぞれ（１９）式で表される。
【００１１】
【数２】
2007235525.tif 000004
【００１２】
利得切り替えによって、低利得モードではVnout3が現れないが、高利得モードではVnout３が現れるため、従来例１の利得切り替え法と同様、利得切り替えによって出力雑音が変化する。ここでｇｍ2、ｇｍ3はそれぞれM2  ２８０２、M3  ２８０３のトランスコンダクタンス、RDは負荷２８０５のインピーダンスである。ここで図２８の回路のHighGainとLowGainのSNについて検討すると、
【００１３】
【数３】
2007235525.tif 000005
【００１４】
となり、第１の従来例と同様、LowGainモードでSNが悪くなることを示している。
【００１５】
これら従来例１、２のように、特に低利得モードでSNが劣化すると、送信ブロックにおいて問題が生じる。一般に無線システムを構築する際、電波法や無線規格によってアンテナから出力できる不要輻射レベルが制定されており、送信機がこれらの法規に準拠するよう設計される。すなわち出力SNレベル（SNOUT）が規定されている。アナログ送信機ブロックの入力SNはDAC出力SNDACで決定され、アナログ送信ブロックで付加される雑音電力をNADDとすると、SNOUTは、
【００１６】
【数４】
2007235525.tif 000006
【００１７】
Gはアナログ送信ブロックの利得である。DACのSNを十分に得るにはDACに大きな振幅レベルを執拗とする。たとえばこの振幅レベルを50Ω換算で-10dBmとすると、RFICの出力レベルは（PAを除く）典型的に約０ｄBm程度で十分であるため、Tx部の利得は高利得モードで高々10dB、送信の電力制御は典型的には２０ｄB程度必要であるため、低利得モードでは−１０ｄＢの利得まで必要とされる。（４）式から明らかなように、利得が小さくなるとＮADDの寄与が大きくなるため、利得を切り替えることによってＮADDが悪化すると、ＳＮOUTに大きく影響する。したがって、利得切り替えによってＮADDが大きくなることは特に送信機において許容されない。
【課題を解決するための手段】
【００１８】
前記の目的を達成するため、請求項１の発明が講じた解決手段は、
ゲート電極に交流振幅が入力される第１のトランジスタと
前記第１のトランジスタのドレイン電極に第２のトランジスタのソース電極が接続され、
前記第１のトランジスタのソース電極に前記交流振幅に対する接地電位が接続され、
前記第２のトランジスタのゲート電極に前記交流振幅に対する接地電位が接続され、
前記第２のトランジスタのドレイン電極に負荷が接続されるとともに、
前記交流振幅に係る出力が取り出されるカスコード接続型増幅器において、
さらに第１のインピーダンス素子および第２のインピーダンス素子およびインピーダンス制御回路を有し、
前記第１のインピーダンス素子の第１の端子が前記第１のトランジスタのドレインに接続され、
前記第１のインピーダンス素子の第２の端子が第２のインピーダンス素子の第１の端子に接続され、
前記第２のインピーダンス素子の第２の端子が前記交流振幅に対して接地電位に接続され、
前記第２のインピーダンス素子の少なくともひとつの端子で構成される第３の端子が前記インピーダンス制御回路に接続され、
前記インピーダンス制御回路は、外部入力端子を有し、
前記外部入力端子から入力される情報を元に作成された制御信号を前記第３の端子に供給する
ことで構成する。
第１の発明の構成により、利得切り替えによる入力換算雑音電力が変化しないため、ＳＮの劣化を最小に抑えることができる。
【００１９】
前記の目的を達成するため、請求項２の発明が講じた解決手段は、
請求項１記載のトランジスタはNMOSトランジスタであり、
負荷はインダクタと、容量が並列接続で
構成する。
第２の発明の構成により、汎用性の高い安価なＣＭＯＳプロセスを用いて作成できる。
【００２０】
前記の目的を達成するため、請求項３の発明が講じた解決手段は、
ベース電極に交流振幅が入力される第１のトランジスタと
前記第１のトランジスタのコレクタ電極に第２のトランジスタのエミッタ電極が接続され、
前記第１のトランジスタのエミッタ電極が前記交流振幅に対する接地電位に接続され、
前記第２のトランジスタのベース電極が前記交流振幅に対して接地電位に接続され、
前記第２のトランジスタのコレクタ電極に負荷が接続されるとともに、
前記交流振幅に係る出力が取り出されるカスコード接続型増幅器において、
さらに第１のインピーダンス素子および第２のインピーダンス素子およびインピーダンス制御回路を有し、
前記第１のインピーダンス素子の第１の端子が前記第１のトランジスタのコレクタに接続され、
前記第１のインピーダンス素子の第２の端子が第２のインピーダンス素子の第１の端子に接続され、
前記第２のインピーダンス素子の第２の端子が前記交流振幅に対して接地電位に接続され、
前記第２のインピーダンス素子の少なくともひとつの端子で構成される第３の端子が前記インピーダンス制御回路に接続され、
前記インピーダンス制御回路は、外部入力端子を有し、
前記外部入力端子から入力される情報を元に作成された制御信号を前記第３の端子に供給する
ことで構成する。
第３の発明の構成により、バイポーラトランジスタを用いることにより、請求項１記載の構成よりも低消費電力化や低雑音化に有利である。
【００２１】
前記の目的を達成するため、請求項４の発明が講じた解決手段は、
請求項３記載のトランジスタはNPNトランジスタであり、
負荷はインダクタと、容量が並列接続で
構成する。
第４の発明の構成により、ＮＰＮトランジスタは低消費電力化、低雑音化に優れた性能を有するため、これらの性能の向上が期待できる。
【００２２】
前記の目的を達成するため、請求項５の発明が講じた解決手段は、
請求項１−４記載の可変利得増幅回路において、
直列に接続された前記第１のインピーダンス素子と第２のインピーダンス素子を単位インピーダンス要素として、
前記単位インピーダンス要素が並列に複数接続された構成を有する
ことで構成する。
第５の発明の構成により、それぞれの単位インピーダンス要素を独立に構成できるため、設計自由度が大きくなる。
【００２３】
前記の目的を達成するため、請求項６の発明が講じた解決手段は、
請求項１−５記載の可変利得増幅回路において
前記第２のインピーダンス素子はMOSトランジスタであり、
前記第１の端子がドレイン電極であり、
前記第２の端子がソース電極であり、
前記第３の端子がゲート電極である
ことを特徴とする可変利得増幅回路。
第６の発明の構成により、ゲート電極をコントロールすることにより任意の抵抗値を実現できるため、簡単な構成でインピーダンス素子が実現できる。
【００２４】
前記の目的を達成するため、請求項７の発明が講じた解決手段は、
請求項６記載の可変利得増幅回路において
前記MOSトランジスタが少なくとも２つ以上並列に接続された構造を有し、
前記並列に接続されたＭＯＳトランジスタの個々のゲート電極が第３の端子に相当する
ことで構成する。
第７の発明の構成により、各ＭＯＳトランジスタのゲート電極をデジタル的にＯＮ／ＯＦＦして利得切り替えを行うことができ、電圧を新たに作る必要がないためインピーダンス制御回路を簡単化できる。
【００２５】
前記の目的を達成するため、請求項８の発明が講じた解決手段は、
請求項６，７記載の可変利得増幅回路において
前記MOSトランジスタがＮＭＯＳトランジスタである
ことで構成する。
第８の発明の構成により、ＮＭＯＳトランジスタのｇｍはＰＭＯＳより大きいため、より小さい抵抗値を得ることができる。
【００２６】
前記の目的を達成するため、請求項９の発明が講じた解決手段は、
請求項１−８記載の可変利得増幅回路において
前記第１のインピーダンス素子は固定容量素子である
ことで構成する。
第９の請求項の構成とすることにより、増幅器のＤＣ電流が第２のインピーダンス素子へ漏洩することを防ぎ、ＤＣ電力を効率的にＲＦ電力に変換することができる。
【００２７】
前記の目的を達成するため、請求項１０の発明が講じた解決手段は、
請求項１−８記載の可変利得増幅回路において
前記第１のインピーダンス素子は可変容量素子であり、
前記可変容量素子は少なくともひとつ以上の端子で構成される第３の端子を有し、
前記第３の端子が前記インピーダンス制御回路に接続され、
前記インピーダンス制御回路は、必要利得に応じた制御電圧を
前記第２のインピーダンス素子とともに第１のインピーダンス素子に供給する
ことで構成する。
第１０の発明の構成により、インピーダンスを第２のインピーダンス素子だけでなく第１のインピーダンス素子のインピーダンスも可変となるため、インピーダンス可変幅が大きくなる。
【００２８】
前記の目的を達成するため、請求項１１の発明が講じた解決手段は、
請求項１０記載の可変容量素子は
少なくともPN接合の両端の電位差を制御することによって可変容量を実現する電圧制御可変容量素子を含み
前記電圧制御可変容量素子の一方の電極が前記第３の端子に相当する
ことで構成する。
第１１の発明の構成により、バイポーラプロセスで電圧制御可変容量素子を構成できる。
【００２９】
前記の目的を達成するため、請求項１２の発明が講じた解決手段は、
請求項１０記載の可変容量素子は
少なくともMOS接合の両端の電位差を制御することによって可変容量を実現する電圧制御可変容量素子を含み
前記電圧制御可変容量素子の一方の電極が前記第３の端子に相当する
ことで構成する。
第１２の発明の構成により、ＣＭＯＳプロセスで電圧制御可変容量素子を構成でき、容量可変範囲も大きく取れる。
【００３０】
前記の目的を達成するため、請求項１３の発明が講じた解決手段は、
請求項１１、１２記載の可変容量素子は
前記電圧可変容量素子の電極の少なくとも一方の電極に第１の固定容量素子が接続することで構成する。
第１３の発明の構成により、増幅器と可変容量素子をＤＣ的に分離することができ、可変容量素子に独立に電圧を与えられる。
【００３１】
前記の目的を達成するため、請求項１４の発明が講じた解決手段は、
請求項１３記載の電圧可変容量素子は
前記第１の固定容量素子が接続された電極とは他方の電極に第２の固定容量素子が接続され、
さらに、第４の端子を、前記電圧可変容量素子の前記第３の端子が接続される電極とは他方の電極に接続し、
前記第４の端子に直流電位を与える
ことで構成する。
第１４の発明の構成により、増幅器の電流源と可変容量素子、可変容量素子と第２のインピーダンス素子をＤＣ的に分離することができ、可変容量素子に与える電圧範囲を請求項１２の発明よりもさらに大きく取れる。
【００３２】
前記の目的を達成するため、請求項１５の発明が講じた解決手段は、
請求項１０記載の可変容量素子は
固定容量素子とスイッチ素子とが直列に接続されて構成される２値容量素子が
少なくとも２組以上並列に接続され、
前記スイッチ素子の制御端子が前記第３の端子に相当する
ことで構成する。
第１５の発明の構成により、容量値をスイッチ素子でデジタル的に切り替えるため、インピーダンス制御回路で電圧を新たに作成する必要がなく構成が簡単になるとともに、固定容量素子のＱ値は電圧制御可変容量素子それよりも大きいため、雑音特性に有利である。
【００３３】
前記の目的を達成するため、請求項１６の発明が講じた解決手段は、
請求項１５記載のスイッチ素子は
NMOSトランジスタであり、
前記制御端子はゲート電極である
ことで構成する。
第１６の発明の構成により、簡単な構成でスイッチが構成できる。
【００３４】
前記の目的を達成するため、請求項１７の発明が講じた解決手段は、
請求項１−１６記載の固定容量素子はMOS容量である
ことで構成する。
第１７の発明の構成により、ＭＯＳ容量素子は他の半導体集積回路に集積可能な容量素子において単位面積あたりの容量値が大きいため、回路面積を縮小化できる。
【００３５】
前記の目的を達成するため、請求項１８の発明が講じた解決手段は、
請求項１−１６記載の固定容量素子はMIM容量である
ことで構成する。
第１８の発明の構成により、ＭＩＭ容量素子は他の半導体集積回路に集積可能な容量素子においてＱ値が大きいため、回路の低雑音化に有利である。
【００３６】
前記の目的を達成するため、請求項１９の発明が講じた解決手段は、
請求項１−１８記載の可変利得増幅回路は同一半導体基板上に集積されることを特徴とする
半導体集積回路で構成する。
第１９の発明の構成により、可変利得増幅器回路を効率的に小規模に実現することが可能になる。
【００３７】
前記の目的を達成するため、請求項２０の発明が講じた解決手段は、
少なくとも請求項１−１９記載の前記可変利得増幅回路と、
電力検波回路と、
設定電圧値を有し、前記設定電圧値に従う情報を前記可変利得増幅器に出力する手段と、
前記電力検波回路の出力電圧値と前記設定電圧値を比較し、新たな設定電圧値を生成する手段と、
前記新たな設定電圧値に従う情報を前記可変利得増幅器に出力する手段と、
で構成される。
第２０の発明の構成により、小さな電力のテスト信号でも出力電力調整が可能となる。
【００３８】
前記の目的を達成するため、請求項２１の発明が講じた解決手段は、
出力電力設定値を決定するステップ１と、
請求項１−１９記載の前記可変利得増幅回路に前記出力電力設定値に従う情報を出力するステップ２と、
テスト信号を前記可変利得増幅回路に出力するステップ３と、
前記可変利得増幅回路の出力電力に係る出力電圧を検波するステップ４と、
前記出力電力設定値と前記検波した出力電圧の差があらかじめ設定された許容範囲以内かどうかの真偽を判定するステップ５と、
前記真偽を判定するステップ５で偽のとき、前記可変利得増幅器に出力する出力電力設定値に従う情報を変更するステップ６と、
前記変更された出力電力設定値に従う情報を前記可変利得増幅回路に出力するステップ７と、
を有し、前記３−７のステップをステップ５が真となるまで繰り返す
ことで構成する。
第２１の発明の構成により、小さな電力のテスト信号でも出力電力調整が可能となる。
【００３９】
前記の目的を達成するため、請求項２２の発明が講じた解決手段は、
少なくとも請求項１−１９記載の可変利得増幅回路と
前記可変利得増幅回路の出力を入力とする電力増幅回路とを有する、
ことを特徴とする送信機および送受信機で構成する。
第２２の発明の構成により、送信機および送受信機の低利得時のＳＮ特性を改善できる。
【００４０】
前記の目的を達成するため、請求項２３の発明が講じた解決手段は、
少なくとも請求項１−１９記載の可変利得増幅回路と
前記可変利得増幅回路の出力を入力とする周波数変換回路とを有する
ことを特徴とする受信機および送受信機で構成する。
第２３の発明の構成により、受信機および送受信機の低利得時のＳＮ特性を改善できる。
【発明の効果】
【００４１】
本発明の可変利得増幅器は特に無線システムの送受信回路の一部として利用することができる。
【発明を実施するための最良の形態】
【００４２】
（第１の実施形態）
以下、この発明の第１の実施の形態を図１を用いて説明する。図１において、１０１はソース接地NMOSトランジスタM1であり、M1  １０１のゲート電極はノード１１５から容量１１１（たとえばＭＩＭ容量）を介して高周波入力端子１１２に接続され、ソース電極はノード１１７を介して高周波接地電位に接続される。１０２はゲート接地NMOSトランジスタM2であり、ゲート電極がたとえば高周波接地電極に相当するVCC  １０９に接続され、ソース電極はM1  １０１のドレイン電極と接続されている。すなわちM1  １０１とM2 102は、カスコード接続１０３を構成している。M2  １０２のドレイン電極は、たとえばインダクタと容量の並列接続で構成される負荷１０４（その値をRLとする）と接続されるとともに、出力端子１０５に接続され、出力電力が取り出される。M1 １０１のゲート電極はバイアス回路１１０により飽和領域で動作するよう適切にバイアスされる。さらにM1 １０１のドレイン電極はノード１１６からたとえばMOS容量１０６に接続され、MOS容量１０６の他端はPMOSトランジスタM3  １０７のドレイン電極に接続される。M3  １０７のゲート電極、ソース電極はそれぞれインピーダンス制御回路に相当するコントロール回路１０８、高周波接地電極に相当するVCC１０９に接続され、コントロール回路１０８の出力電圧によって抵抗値が変化するようM3  １０７は適切にバイアスされる。MOS容量１０６、PMOSトランジスタ１０７、はそれぞれ第１のインピーダンス素子、第２のインピーダンス素子に相当する。また、MOS容量１０６、PMOSトランジスタ１０７、コントロール回路１０８で構成される回路を可変インピーダンス回路１１８と呼ぶ。負荷１０４の他端はたとえば高周波接地電極に相当するVCC  １０９に接続されている。
【００４３】
ｒｏ１  １１３、ｒｏ２  １１４はそれぞれＭ１  １０１、Ｍ２  １０２の出力抵抗を表し、後述する動作の説明で用いられる。
【００４４】
以下、動作について説明する。
【００４５】
高周波入力端子１１２に入力された高周波電力を構成する高周波電圧viはたとえばＭＩＭ容量１１１、ノード１１５を介してＭ１  １０１のゲート電極に入力され、Ｍ１  １０１のトランスコンダクタンスgm1によって高周波電流gm1viに変換される。高周波電流は出力端子１０５から見た負荷１０４を含めた出力インピーダンスRoutによって電圧変換され出力電圧gmviRoutとして取り出される（本実施の形態では、負荷１０４を構成するインダクタと容量は対象周波数で共振しており、リアクタンス成分は持たないと仮定する）。ＭＩＭ容量１１１は高周波入力端子１１２とM1  １０１  の入力（ゲート）の間の直流分離を行う容量であり、高周波電圧viの周波数に対してたとえば数十Ω以下のインピーダンスとなるよう構成される。MIM容量１１１はQ値が高く、また容量値の両端電圧依存性がなく線形性に優れることから、特に信号経路に用いることにより、非線形応答を防ぐことができる。バイアス回路１１０はM1  １０１のゲート電極に直流電圧を与えるもので、増幅器に要求される利得（ｇｍ）が得られるようM1  １０１を適切にバイアスしている。MOS容量１０６は高周波電圧viの周波数に対してたとえば数十Ω以下のインピーダンスとなるよう構成される。MOS容量は一般に単位面積あたりの容量値が大きく、本発明の回路を半導体基板上に集積化する際、チップ面積の縮小に有利である。Ｍ３  １０７はインピーダンス可変素子として用いるもので、コントロール回路１０８の出力電圧により、ソース・ドレイン間の抵抗値rPMOSが変化する。rPMOS２０２は次式に従うことが知られている。
【００４６】
【数５】
2007235525.tif 000007
【００４７】
ここでμpはホールの低電界の移動度、Coxはゲート酸化膜厚、Wはゲート幅、Lはゲート長、Vsgはソース・ゲート間電圧であり、コントロール回路の出力電圧と電源電圧１０９の差電圧である。また、VthpはPMOSトランジスタの閾値電圧を表す。コントロール回路１０８は本実施の形態ではたとえばベースバンドLSIから1bitのＯＮ／ＯＦＦ制御信号をバッファし、出力電圧を生成するとする。出力電圧は本実施の形態のようにVCC/0Ｖと切り替えてもいいし、内部で電圧を生成し、VCC-0Vの間の電圧を与えてもいい。ｒPMOS２０２はコントロール回路１０８から出力される電圧に応じて（１）式に従う抵抗値となる。
【００４８】
図２は本発明の利得切り替え方法を説明するものであり、図１の回路の等価回路を表している。図１のMOS容量１０６は対象周波数に対して数１０Ωとしたため、図２の等価回路では省略している。
【００４９】
本発明はカスコード接続１０３の出力インピーダンスをM3  １０７で構成される可変抵抗（ｒPMOS  202）によって変化させ、利得を可変とするものである。Iout  203はM1  101の出力抵抗ro1  113とｒPMOS  202の並列抵抗に流れるから、Vx  205は
【００５０】
【数６】
2007235525.tif 000008
【００５１】
また、Iout  203はM2  １０２のトランスコンダクタンスgm2による電流源  ２０１を用いて、
【００５２】
【数７】
2007235525.tif 000009
【００５３】
と表せるから、RLを含まない出力インピーダンスは、Vout２０４とIout２０３の比で表されるから、
【００５４】
【数８】
2007235525.tif 000010
【００５５】
トータルの出力インピーダンスRout２０６は（４）式で表されるインピーダンスとRLとの並列インピーダンスになるから、
【００５６】
【数９】
2007235525.tif 000011
【００５７】
したがって電圧利得Avは、
【００５８】
【数１０】
2007235525.tif 000012
【００５９】
（６）式より、ｒPMOS２０２の値によって、Av（電圧利得）が変化することがわかる。
【００６０】
図３を用いて、本発明の雑音解析を行う。ここでは低利得時の雑音を解析する。３０１，３０２，３０３，３０４はそれぞれ、M1  １０１が生じる雑音電流InM1、M2  １０２が生じる雑音電流InM2、ｒPMOS２０２が生じる雑音電流InPMOS、負荷RLで生じる雑音電流InRLである。トランジスタで生じる雑音電流を
【００６１】
【数１１】
2007235525.tif 000013
【００６２】
と仮定する（長チャネル近似）と、低利得時の出力雑音電力
【００６３】
【数１２】
2007235525.tif 000014
【００６４】
は以下のようになる。
【００６５】
【数１３】
2007235525.tif 000015
【００６６】
第１項はM1  １０１の雑音電流によって出力に現れる雑音電力、第２項はM2  １０2の雑音電流によって出力に現れる雑音電力、第３項は負荷１０４によって出力に表れる雑音電力、第４項はｒPMOS２０２によって出力に現れる雑音電力である。
【００６７】
低利得時の電力利得は（6）式を2乗して、
【００６８】
【数１４】
2007235525.tif 000016
【００６９】
したがって、入力換算雑音電力は
【００７０】
【数１５】
2007235525.tif 000017
【００７１】
（９）式より、ｇｍ1,2ｒPMOS>>1となるように、gm1,2を選ぶと、高利得時、低利得時の電圧利得、入力換算雑音電力はそれぞれ、（高利得時の雑音、利得は（９）式でｒPMOS→∞の極限で求められる。）
【００７２】
【数１６】
2007235525.tif 000018
【００７３】
となり、本発明の構成によれば利得切り替えによって入力換算雑音電力は変わらないことがわかる。
【００７４】
以上、説明したとおり、本実施の形態１による可変利得増幅器によれば、利得切り替えによる入力換算雑音電力の変化がない。
【００７５】
尚、MOS容量１０６はMIM容量を用いてもよい。MIM容量は両端電圧に対して容量値が線形に変化するため、優れたひずみ性能を実現できる。
【００７６】
（実施の形態２）
以下、この発明の第２の実施の形態を図４を用いて説明する。本実施の形態は第１の実施の形態における可変インピーダンス回路１１８の異なる構成を説明するものである。尚、実施の形態１と同じ機能を有するものは同じ記号を付し説明は省略する。
【００７７】
本実施の形態に係る可変インピーダンス回路１１８はMOS容量１０６の他端にNMOSトランジスタM４  ４０１のドレイン電極が接続される。M4  ４０１のゲート電極、ソース電極はそれぞれインピーダンス制御回路に相当するコントロール回路402、高周波接地電極に相当するGNDに接続され、コントロール回路１０８の出力電圧によって抵抗値が変化するようM4  401は適切にバイアスされる。MOS容量１０６、NMOSトランジスタM4 401、はそれぞれ第１のインピーダンス素子、第２のインピーダンス素子に相当する。
【００７８】
コントロール回路402の出力電圧により、M4 401のソース・ドレイン間の抵抗値rNMOSが変化する。rNMOSは次式に従うことが知られている。
【００７９】
【数１７】
2007235525.tif 000019
【００８０】
ここでμnは電子の低電界の移動度、Coxはゲート酸化膜厚、Wはゲート幅、Lはゲート長、Vgsはゲート・ソース間電圧であり、コントロール回路４０２の出力電圧とGND間の電圧である。また、VthnはNMOSトランジスタの閾値電圧を表す。コントロール回路４０２がコンロトール回路１０８と違うのは、rNMOSを低インピーダンスにするとき、Hi電圧、高インピーダンスにするときLo電圧とすることである。
【００８１】
（２）−（１０）式の導出はｒPMOS２０２をrNMOSに置き換えることで、同様に行えるため、利得切り替えによる入力換算雑音電力の変化はない。
【００８２】
以下NMOSトランジスタM4  ４０１を用いることによる、付加的な効果について説明する。NMOSトランジスタの低電界移動度μnは一般にPMOSトランジスタのそれμpに比べて４倍大きい値をとるとされている。ゲート・ソース間電圧の最大値は電源電圧であるから、同じW/L比で（１）、（１１）を比較したとき、（１１）式の方が小さな抵抗値を実現できる。言い換えれば、同じ抵抗値を得るのにNMOSトランジスタで構成した抵抗はWを１／４にできることになり、本実施の形態の回路を集積化したとき、面積効率が高くなる。また、抵抗値のダイナミックレンジが大きくなるため、減衰量の変化を大きくとりたい場合に有利である。
【００８３】
（実施の形態３）
以下、この発明の第３の実施の形態を図５を用いて説明する。本実施の形態は第１の実施の形態における可変インピーダンス回路１１８の異なる構成を説明するものである。尚、実施の形態１と同じ機能を有するものは同じ記号を付し説明は省略する。
【００８４】
本実施の形態に係る可変インピーダンス回路１１８はMOS容量１０６の他端にPMOSトランジスタM５  ５０１、PMOSトランジスタM６  ５０２、PMOSトランジスタM７  ５０３のドレイン電極が接続される。M５  ５０１、M６  ５０２、M７  ５０３のゲート電極、ソース電極はそれぞれインピーダンス制御回路に相当するコントロール回路５０４、高周波接地電極に相当するVCC  １０９に接続され、コントロール回路５０４の出力電圧によって抵抗値が変化するようM５  ５０１、M６  ５０２、M７  ５０３は適切にバイアスされる。MOS容量１０６、PMOSトランジスタ群M５  ５０１、M６  ５０２、M７  ５０３はそれぞれ第１のインピーダンス素子、第２のインピーダンス素子に相当する。
【００８５】
利得変化によって入力換算雑音電力が変化しないことは実施の形態１で説明済みであるので省略する。
【００８６】
本実施の形態では、コントロール回路５０４はたとえばベースバンドLSIからの3bitのＯＮ／ＯＦＦ制御信号をバッファし、出力電圧を生成するとする。出力電圧はM５  ５０１、M６  ５０２、M７  ５０３がそれぞれONするようなバイナリ信号でもいいし、順次ONする温度計コードであってもよいし、複数のトランジスタを順不同にONするようなものでもよい。
【００８７】
以下、本実施の形態の動作について説明する。
【００８８】
PMOSトランジスタ群M５  ５０１、M６  ５０２、M７  ５０３のWL比をたとえば
【００８９】
【数１８】
2007235525.tif 000020
【００９０】
と変化させるとする。コントロール回路５０４は例えば３ｂｉｔのパラレル信号をバッファする機能を有し、必要な利得レベルにしたがって、Hi／Loのコントロール信号をPMOSトランジスタ群M５  ５０１、M６  ５０２、M７  ５０３のゲート電極に供する。
【００９１】
PMOSトランジスタ群M５  ５０１、M６  ５０２、M７  ５０３を1つずつＯＮさせた場合、本実施の形態の場合、利得は６ｄＢステップで変化する。ただし、本実施の形態でのHi時のインピーダンスは十分大きく無視できるとする。２つずつ変化させればさらに、利得の値は細かく変化させることができる。（１３）式のrPMOSが５０１のｒPMOSに等しいとし、５０１のみがONのときの利得を０ｄBとしたときの各状態における電圧利得の値を下表に示す。
【００９２】
【表１】
2007235525.tif 000021
【００９３】
以上のように、実施の形態１では、ひとつのPMOSトランジスタM1  １０７によって利得変化を実現するため、多段の利得ステップを実現するには、細かなゲート電圧の制御が必要であり、コントロール回路はさまざまな出力電圧を作成する必要があるため、その回路は複雑になるが、本実施の形態の構成により、M５  ５０１、M６  ５０２、M７  ５０３はそれぞれ、異なるWL値とすることができるため、抵抗値はそのWL比によって変化させることができ、たとえば本実施の形態のようにON／ＯＦＦ信号をバッファするだけの回路でも、多段の利得ステップが実現でき、コントロール回路５０４が簡単化できる。
【００９４】
尚、本実施の形態では、ＰＭＯＳトランジスタを３個用いたが、自由に個数を設定できる。また、ＷＬ比はＷで変化させてもいいし、Ｌで変化させてもいい。Ｗを変化させた方がばらつき特性には優れる。
【００９５】
（実施の形態４）
以下、この発明の第４の実施の形態を図６を用いて説明する。本実施の形態は第１の実施の形態における可変インピーダンス回路１１８の異なる構成を説明するものである。尚、実施の形態１と同じ機能を有するものは同じ記号を付し説明は省略する。
【００９６】
本実施の形態に係る可変インピーダンス回路１１８はMOS容量１０６の他端にＮMOSトランジスタM８  ６０１、ＮMOSトランジスタM９  ６０２、ＮMOSトランジスタM１０  ６０３のドレイン電極が接続される。M８  ６０１、M９  ６０２、M１０  ６０３のゲート電極、ソース電極はそれぞれインピーダンス制御回路に相当するコントロール回路６０４、高周波接地電極に相当するＧＮＤに接続され、コントロール回路６０４の出力電圧によって抵抗値が変化するようM８  ６０１、M９  ６０２、M１０  ６０３は適切にバイアスされる。MOS容量１０６、ＮMOSトランジスタ群M８  ６０１、M９  ６０２、M１０  ６０３はそれぞれ第１のインピーダンス素子、第２のインピーダンス素子に相当する。
【００９７】
利得変化によって入力換算雑音電力が変化しないことは実施の形態２で説明済みであるので省略する。
【００９８】
またコントロール回路６０４がコンロトール回路５０４と違うのは、rNMOSを低インピーダンスにするとき、Hi電圧、高インピーダンスにするときLo電圧とすることである。
【００９９】
以下、本実施の形態による実施の形態３に対する付加的な効果は、実施の形態１に対する、実施の形態２の付加的効果と同じであるため省略する。
【０１００】
（実施の形態５）
以下、この発明の第５の実施の形態を図７を用いて説明する。本実施の形態は第１の実施の形態における可変インピーダンス回路１１８の異なる構成を説明するものである。尚、実施の形態１、実施の形態３、実施の形態４と同じ機能を有するものは同じ記号を付し説明は省略する。
【０１０１】
本実施の形態に係る可変インピーダンス回路１１８はMOS容量１０６の他端にPMOSトランジスタM５  ５０１、PMOSトランジスタM６  ５０２、PMOSトランジスタM７  ５０３のドレイン電極が接続され、さらにノード１１６から第１のＭＯＳ容量１０６と並列に接続される第２のMOS容量７０２の他端にＮMOSトランジスタM８  ６０１、ＮMOSトランジスタM９  ６０２、ＮMOSトランジスタM１０  ６０３のドレイン電極が接続される。M５  ５０１、M６  ５０２、M７  ５０３、M８  ６０１、M９  ６０２、M１０  ６０３のゲート電極はインピーダンス制御回路に相当するコントロール回路７０１に接続され、M５  ５０１、M６  ５０２、M７  ５０３のソース電極は高周波接地電極に相当するＶＣＣ  １０９に接続され、M８  ６０１、M９  ６０２、M１０  ６０３のソース電極は高周波接地電極に相当するＧＮＤに接続されコントロール回路７０１の出力電圧によって抵抗値が変化するようM５  ５０１、M６  ５０２、M７  ５０３、M８  ６０１、M９  ６０２、M１０  ６０３は適切にバイアスされる。第１のＭＯＳ容量１０６、第２のMOS容量７０２は第１のインピーダンス素子に、ＰＭＯSトランジスタ群M５  ５０１、M６  ５０２、M７  ５０３、ＮMOSトランジスタ群M８  ６０１、M９  ６０２、M１０  ６０３は第２のインピーダンス素子に相当する。
【０１０２】
コントロール回路７０１から出力される駆動電圧は、ＰＭＯSトランジスタ群M５  ５０１、M６  ５０２、M７  ５０３に対してｒPMOSがハイインピーダンスでＨＩ電圧、ローインピーダンスでＬＯ電圧、ＮＭＯSトランジスタ群M８  ６０１、M９  ６０２、M１０  ６０３に対してｒNMOSがハイインピーダンスでＬＯ電圧、ローインピーダンスでＨＩ電圧、とＮＭＯＳ、ＰＭＯＳに対して逆の論理を出力する。本実施の形態ではコントロール回路７０１はベースバンドから6ｂｉｔのＯＮ／ＯＦＦ信号が入力され、M５  ５０１、M６  ５０２、M７  ５０３、M８  ６０１、M９  ６０２、M１０  ６０３に対してバッファした電圧を出力する。
【０１０３】
ＭＯＳ容量７０２はＭＯＳ容量１０６と同様に対象周波数に対して、数１０Ωで構成されるため、無視でき、実施の形態１での議論がそのまま適用でき、利得可変によって入力換算雑音電力は変化しない。
【０１０４】
本実施の形態によって付加的に得られる効果について説明する。ＮＭＯＳトランジスタによって構成される、可変抵抗は実施の形態２で説明したとおり、電子の低電界の移動度が大きいためより小さな抵抗値を実現できるが、逆に大きな抵抗を実現するにはＶｇｓ−Ｖｔｈｎに対する感度が高すぎて、制御しにくい。本実施の形態のようにＰＭＯＳトランジスタと組み合わせることによって抵抗値の低いところはＮＭＯＳ、抵抗値の高いところはＰＭＯＳとすることにより、Ｖｇｓ−Ｖｔｈｎ、やＶｔｈｎのばらつきに対して耐性が増す。
【０１０５】
（実施の形態６）
以下、この発明の第６の実施の形態を図８−図１２を用いて説明する。図８−図１２の可変インピーダンス回路が図１、図４−図７の可変インピーダンス回路と異なるのは第１のインピーダンス素子に相当する固定容量素子ＭＯＳ容量１０６、７０２の代わりに１、可変インピーダンス素子８０１、９０１を用いる点とコントロール回路８０２、９０２、１００１、１１０１，１２０２がトランジスタのゲートを制御する電圧だけでなく、さらに可変インピーダンス素子を制御する電圧を出力するところである。
【０１０６】
第１のインピーダンス素子を可変インピーダンス素子とすることによる効果を以下に説明する。
【０１０７】
図１３は図１の回路においてＭＯＳ容量１０６が可変インピーダンス８０１となった場合の等価回路図である。Ｃｖ  １３０３は可変インピーダンス８０１のインピーダンス値を表す。尚Ｖｘの値は図２のそれとは異なるため、Ｖｘ、-gm2Vx、Ｉｏｕｔ、Ｖｏｕｔについて図２とは違う符号を付している。また図２ではＲｏｕｔ  ２０６としたが、図１３ではＣｖ  １３０３によるリアクタンス成分が存在するため、Ｚｏｕｔ  １３０８とした。（６）式の導出に倣うと、トータルの出力インピーダンスＺout  1308は次のように表される。
【０１０８】
【数１９】
2007235525.tif 000022
【０１０９】
簡単のため、以後1/jwCv+rPMOSをZVとする。結局電圧利得Aｖは
【０１１０】
【数２０】
2007235525.tif 000023
【０１１１】
すなわち、電圧利得はｒPMOS  ２０２だけでなく可変インピーダンス素子８０１によるインピーダンスＣｖ  １３０３によっても変化する。さらに（９）の入力換算雑音電力の式において、rPMOS の代わりにZVを代入すれば、図１３における入力換算雑音電力が導出される。
【０１１２】
【数２１】
2007235525.tif 000024
【０１１３】
したがって、本構成では、利得を可変インピーダンスCv（Ｚｖ）によって調整できるため、ｇｍ1,2 Re(ZV )>>1となるように、Cv、ｒPMOSの２つ値を選べばよく、ｇｍ1,2のとりうる範囲が大きくなり、電流を小さくすることができ、低電流化が図れる。
【０１１４】
以下、可変インピーダンスの代表的な構成について図１４−図１８で説明する。
【０１１５】
図１４、図１５は固定容量素子であるＭＯＳ容量１０６と直列にバラクタダイオード１４０３を接続した可変インピーダンス素子である。バラクタダイオード１４０３はＰＮ接合容量を用いたＰＮ型バラクタダイオードとＭＯＳ空乏層容量を用いたＭＯＳ型バラクタダイオードがある。バイポーラプロセスではＰＮ型バラクタダイオードを用いるが、スタンダードCMOS プロセスでＰＮ型バラクタダイオードを作ると濃度が薄い側はほぼ均一の濃度ものしかできず、容量可変幅が限定されるがMOS型バラクタダイオードでは、ｎMOS トランジスタの閾値調整用のイオン注入工程を利用して、MOS の絶縁膜直下に高濃度のｐ型層の形成が可能である。このイオン注入層の導入によって、容量可変幅を大きくできる。したがって容量値選択の柔軟性が高くなり、ｇｍ1,2 Re(ZV )>>1となるCv、ｒPMOSの２つ値の組み合わせが広がる。用いるプロセスによって使い分けるのがよい。このようなバラクタダイオードを用いたときの動作について説明する。図１４の構成はアノード側にコントロール電圧が接続されるため、
コントロール回路８０２、９０２、１００１、１１０１，１２０２から可変インピーダンス素子に出力される電圧をＶｃとすると、図１４の場合、カソード１４０２の電圧はＶＣＣ、図１５の場合アノード１４０１の電圧は０Ｖであるから、カソード−アノード間電圧ＶＦはそれぞれＶＣＣ−Ｖｃ、Ｖｃとなる。ＶＦ＝ＶＣＣ−ＶＣとする図１４の場合は、ＰＭＯＳトランジスタを第２のインピーダンス素子として用いた場合に適当で、ＶＦ＝ＶＣとする図１５の場合は、ＮＭＯＳトランジスタを第２のインピーダンス素子として用いた場合に適当である。この時バラクタダイオード１４０３はVFに対して以下の式に従う接合容量を実現する。
【０１１６】
【数２２】
2007235525.tif 000025
【０１１７】
Cj0は単位面積あたりの空乏層容量。φはビルトインポテンシャルで
【０１１８】
【数２３】
2007235525.tif 000026
【０１１９】
ｋはボルツマン定数、ｑは素電荷、Tは絶対温度、NA,NDはそれぞれアクセプタとドナーの濃度、niはイントリンシックな半導体のキャリア濃度である。
【０１２０】
したがってコントロール電圧を変化することにより、ＶＦが変化し、接合容量を変化させることができる。Ｃｖ＝Ｃｊとすれば、（１４）式に従って、Ａｖが変化することがわかる。
【０１２１】
図１６、図１７は可変インピーダンス素子の別の構成である。固定容量素子たとえばＭＯＳ容量１６０１をＭＯＳ容量１０６がつながるノードとは別のノード（ＭＯＳ容量１０６がカソード１４０２につながる場合はアノード１４０１につなげる）に接続しているところが、図１４、図１５とは異なる。本構成により、コントロール回路の制御電圧が接続されるノードではないノードの電圧を自由に設定することができ、たとえば、容量可変範囲が電源電圧−ＧＮＤでは十分な可変幅が得られないとき有効である。図１６では、アノード１４０１に制御電圧を接続し、カソードを２ＶＣＣとしている。また図１７ではカソード１４０２に制御電圧を接続し、アノード１４０１を−ＶＣＣとしている。いずれの例においても、制御電圧範囲がＶＣＣ−ＧＮＤである場合、２ＶＣＣの制御電圧差を得ることができる。尚、図１６、図１７の構成は第２のインピーダンス素子がＰＭＯＳ、ＮＭＯＳどちらでも適応できる。
【０１２２】
さらに図１２の構成の可変インピーダンス回路においては可変インピーダンス部１２０３を図１８、図１９のような構成とすることが可能である。図１８、図１９はバラクタダイオード１４０３、１８０１に対してＭＯＳ容量１０６を共通化したところが図１６、図１７と異なる。図１８、図１９の構成とすることにより、ＭＯＳ容量１０６を１素子減らせるため、半導体集積回路に本発明の構成を集積したとき、面積を縮小できる。さらに、コントロール端子を一本に減らせるため、コントロール回路１２０２の回路構成を簡単化できる。
【０１２３】
図２０は可変インピーダンス素子のさらに別の構成である。
【０１２４】
固定容量素子たとえばＭＩＭ容量２００１と直列にＮＭＯＳトランジスタで構成するスイッチ素子  ＳＷ１  ２００２を接続した構成単位を第１の２値容量可変要素２００３とし、これを並列に第１の２値容量可変要素２００３から第４の２値容量可変要素２００６まで４個接続している。図１４−図１９の構成では可変インピーダンス素子に出力するコントロール回路８０２，９０２，１００１，１１０１，１２０２の制御電圧はアナログ的に可変できることが望ましいが、本実施の構成では、ＳＷ１  ２００３−ＳＷ４  ２００６はＯＮ／ＯＦＦ制御を行える。したがって、コントロール回路８０２，９０２，１００１，１１０１，１２０２はベースバンドＬＳＩからのＯＮ／ＯＦＦ制御信号を単にバッファするだけでよく、回路構成が簡略化できる。さらに、２００１をＱ値の高いＭＩＭ容量とすることができるため、ＭＯＳ容量に比べて雑音特性に優れる。また、ＮＭＯＳスイッチ２００３−２００６のＯＮ抵抗は第２のインピーダンス素子の抵抗値に含めて考えれば、抵抗値の誤差を少なくできる。
【０１２５】
（実施の形態７）
以下、この発明の第７の実施の形態を図２１、図２２を用いて説明する。図２１、図２２は実施の形態１−７において、図１のカスコード接続１０３が、ＮＭＯＳトランジスタ１０１、１０２で構成されるのに対し、ＮＰＮバイポーラトランジスタ２１０１、２１０２を用いるところが異なる。図２１ではカスコード接続１０３をＮＰＮバイポーラトランジスタＢ１  ２１０１のベース電極をノード１１５に接続し、Ｂ１  ２１０１のエミッタ電極をノード１１７に接続し、Ｂ１  ２１０１のコレクタ電極をＢ２  ２１０２のエミッタ電極に接続するとともにノード１１６に接続し、Ｂ２  ２１０２のベース電極をＶＣＣ  １０９に接続し、Ｂ２  ２１０２のコレクタ電極を出力端子１０５に接続することで構成する。ro1  ２１０３  ro2  ２１０４  はそれぞれro1  １１３  ro2  １１４に相当する。本実施の形態におけるカスコード接続１０３を図１のカスコード接続と置き換えたときの等価回路は図２と同様であり、したがって実施の形態１で導出した（１０）式の関係は本実施の形態においても成立する。すなわち、本実施の形態のカスコード接続を用いても利得切り替え時の入力換算雑音電力の変化はない。
【０１２６】
さらに本実施の形態による付加的な効果について説明する。
【０１２７】
NPNトランジスタはトランスコンダクタンスが入力電圧変化に対して指数関数的に変化するため、入力電圧変化に対して1次関数で変化するNMOSトランジスタに比べて一般に大きなgmが実現できる。すなわち少ない電流でも実施の形態１の構成と同じ利得を得ることができるため、低消費電力化に有利である。また大きなｇｍが実現できるため、（１０）式に示す入力換算雑音電力が小さくでき、NF特性に優れる。また入力インピーダンスが低いため入力の電力整合を実現しやすい。
【０１２８】
尚、実施の形態では、カスコード接続１０３を構成するトランジスタをどちらもNPNトランジスタとしたが、図２２に示すようにＢ１  ２１０１のみをNPNトランジスタとすることでも多少利得性能を犠牲にするがほぼ同様の効果が得られる。
【０１２９】
（実施の形態８）
以下、この発明の第８の実施の形態を図２３、図２４を用いて説明する。図２４は本発明の可変利得増幅回路を含む無線システ送信機の出力電力調整回路のブロック図を示している。Digital  Signal  Processor（DSP）2401は出力電力調整用のテスト信号と変調信号の両方を出力する機能を持ち、Digital  to  Analog  Converter（ＤＡＣ）２４０２はDSP  ２４０１から出力された前記いずれかの信号のデジタルデータをアナログ信号に変換する。Low  Pass  Filter（LPF）  ２４０３はDAC  ２４０２から出力されるイメージ信号を減衰し、必要な信号だけを抽出する。周波数変換器２４０４は信号を電力として空間に効率よく出力するために周波数変換を行い、おおよそ数GHzの周波数に信号を周波数変換する。２４０５はたとえば実施の形態１の可変利得増幅器であり、信号の出力電力レベルがDSP２４０１が設定した値に近づくよう利得を切り替える。高周波電力増幅器２４０６は可変利得増幅器２４０５の出力レベルを所望の電力レベルに増幅するとともに、出力２４０７と可変利得増幅器２４０５の間のバッファとして働く。検波回路２４０８は高周波電力増幅器２４０６の出力２４０７の出力電力を検波し、信号のRMS電圧を出力する。Analog to Digital Converter（ADC）２４０９は検波器２４０８が検波した信号のRMS電圧を量子化しデジタル化する。デジタル化されたRMS値はDSP２４０１に入力され処理される。
【０１３０】
次に処理フローについて図２３を用いて説明する。
【０１３１】
DSP２４０１はMAC層からの命令により、たとえば電源投入時に出力電力レベルのキャリブレーションを行う。まず、出力電力レベルPsetを決定する。DSP２４０１にはあらかじめ可変利得増幅器２４０５のインピーダンス制御回路に相当するコントロール回路１０８に与えるビットと利得の関係、及び最大利得時の送信機の出力電力のテーブルを持っているため、Psetにしたがって可変利得増幅器２４０５に与える最適なコントロールビットが決められる。これを初期値として可変利得増幅器に設定ビットが送信される。可変利得増幅器２４０５の設定終了後、DSP２４０１はテスト信号、たとえば１MHｚのシングルトーンを出力する。送信機出力からはシングルトーンが増幅され、周波数変換された信号が得られ、検波器２４０８はそのRMS電圧を出力する。RMS電圧はADC２４０９によってデジタルデータに変換される。DSP２４０１はあらかじめ検波器２４０８の入出力関係をテーブルとしてもっており、RMS電圧のデジタルデータは相当する出力電力値（Pdet）に変換される。DSP2401は得られたPdetと（設定値Pset）の差分をとり、その誤差値が許容値ε以下であるかどうか判定する。
【０１３２】
判定の結果がYESの場合、DSP  ２４０１は変調信号を出力し、データの送信が開始される。一方NOの場合は、差分結果を元に、DSP２４０１は可変利得増幅器２４０５に与えるコントロールビットを変更し、送信する。以下Pset-Pdet<εとなるよう調整が繰り返される。
【０１３３】
以下効果について説明する。
【０１３４】
出力２４０７でのテスト信号の送信出力は他の無線システムに影響を与えないよう十分小さくする必要があるが、これを従来の可変利得増幅器で減衰させると入力換算雑音電力が大きくなり、信号と雑音の比すなわちSN比が十分に取れなかった。本発明の可変利得増幅器では利得切り替えによって、入力換算雑音電力が悪化しないため、信号を減衰させてもSNが大きく取れ、出力電力調整システムを正常に動作させることができる。
【０１３５】
（実施の形態９）
以下、この発明の第９の実施の形態を図２５を用いて説明する。図２５は実施の形態１の回路を同一半導体基板上に集積したレイアウト図を示している。図１と同じ機能を有するものは同じ符号を付している。半導体集積回路として実現することにより、面積効率や経済性などの面で有効である。
【０１３６】
（実施の形態１０）
以下、この発明の第１０の実施の形態を図２６を用いて説明する。図２６は本発明の可変利得増幅回路を含む、送信機２６１３、受信機２６１４を含む送受信機のブロック図を示している。
【０１３７】
送受信機を構成する送信機２６１３の構成について説明する。
【０１３８】
DSP  ２６０１は変調信号を生成し、DAC  ２６０２はデジタル信号である変調信号をアナログ化する。LPF  ２６０３はDAC  ２６０２出力信号のイメージを減衰し、希望信号のみを選択する。周波数変換器２６０４は電圧制御発振器２６０７で生成した搬送波信号によりベースバンド周波数の希望信号を周波数変換する。希望信号は無線周波数に変換される。２６０５の可変利得増幅器は本発明の構成を有しており、可変利得増幅器２６０５はDSP  ２６０１から利得制御信号を供される。高周波電力増幅器２６０６は可変利得増幅器２６０５の出力とアンテナの間をバッファするとともに、可変利得増幅器２６０５の出力電力を必要なレベルまで増幅する。本構成により、利得を切り替えても入力換算雑音電力が変化しないため、たとえば、無線規格に定められたSN仕様を満足することができる。
【０１３９】
送受信機を構成する受信機２６１４の構成について説明する。
【０１４０】
可変利得増幅器２６０８は無線信号を受信し、DSP  ２６０１によって定められた利得で増幅するよう、DSP  ２６０１から利得制御信号を供される。周波数変換器２６０９は電圧制御発振器２６０７で生成した搬送波信号により無線信号を周波数変換する。無線信号はベースバンド周波数に周波数変換される。LPF  ２６１０は周波数変換によって生成した搬送波周波数の２倍の周波数成分や、希望信号以外の妨害信号を減衰し、希望周波数のみを透過する。Variable  Gain  Amplifier（VGA）２６１１はDSP  ２６０１とフィードバックループを組み、希望信号のレベルがADC  ２６１２のフルスケールとなるよう利得を調整する。ADC  ２６１２は希望信号をデジタル変換する。DSP  2601はデジタル化された希望信号をフィルタリングしさらに不要な信号を取り除き、同期を行い、周波数の粗、微調整、波形等価などの処理を行い、信号の情報を復調する。本発明の構成により利得切り替えによる入力換算雑音電力の変化がないため、低い利得モードでもSN比が確保できるため、高い品質の受信信号を実現できる。
【産業上の利用可能性】
【０１４１】
本発明の可変利得増幅器は特に無線システムの送受信回路の一部として利用することができる。
【図面の簡単な説明】
【０１４２】
【図１】第１の実施形態における可変利得増幅器の回路構成図
【図２】第１の実施形態における利得性能を説明するための等価回路図
【図３】第１の実施形態における雑音性能を説明するための等価回路図
【図４】第２の実施形態における可変インピーダンス回路の回路図
【図５】第３の実施形態における可変インピーダンス回路の回路図
【図６】第４の実施形態における可変インピーダンス回路の回路図
【図７】第５の実施形態における可変インピーダンス回路の回路図
【図８】第６の実施形態における可変インピーダンス回路の回路図
【図９】第６の実施形態における可変インピーダンス回路の回路図
【図１０】第６の実施形態における可変インピーダンス回路の回路図
【図１１】第６の実施形態における可変インピーダンス回路の回路図
【図１２】第６の実施形態における可変インピーダンス回路の回路図
【図１３】第６の実施形態の動作を説明する等価回路図
【図１４】第６の実施形態における可変容量素子の回路図
【図１５】第６の実施形態における可変容量素子の回路図
【図１６】第６の実施形態における可変容量素子の回路図
【図１７】第６の実施形態における可変容量素子の回路図
【図１８】第６の実施形態における可変容量素子の回路図
【図１９】第６の実施形態における可変容量素子の回路図
【図２０】第６の実施形態における可変容量素子の回路図
【図２１】第７の実施形態におけるカスコード接続回路
【図２２】第７の実施形態におけるカスコード接続回路
【図２３】第８の実施形態における出力電力調整方法のフロー図
【図２４】第８の実施形態における出力電力調整回路のブロック図
【図２５】第９の実施形態における半導体集積回路のレイアウト図
【図２６】第１０の実施形態における送受信機のブロック構成図
【図２７】第１の従来の可変利得増幅器の回路構成図
【図２８】第２の従来の可変利得増幅器の回路構成図
【符号の説明】
【０１４３】
１０１  NMOSトランジスタ  Ｍ１
１０２  NMOSトランジスタ  Ｍ２
１０３  カスコード接続構造
１０４  負荷
１０５  出力端子
１０６  MOS容量
１０７  PMOSトランジスタ  Ｍ３
１０８  コントロール回路
１０９  電源端子  ＶＣＣ
１１０  バイアス回路
１１１  ＭＩＭ容量
１１２  高周波入力端子
１１３  M1の出力抵抗ro1
１１４  M２の出力抵抗ro2
１１５  ノード
１１６  ノード
１１７  ノード
１１８  可変インピーダンス回路
２０１  M2のトランスコンダクタンスによる電流源  -gm2Vx
２０２  PMOS抵抗  ｒPMOS
２０３  出力電流Iout
２０４  出力電圧Vout
２０５  M2のソース電位Vx
２０６  出力インピーダンスRout
３０１  M1の雑音電流源
３０２  M２の雑音電流源
３０３  PMOS抵抗の雑音電流源
３０４  負荷の雑音電流源
４０１  NMOSトランジスタM4
４０２  コントロール回路
５０１  PMOSトランジスタM５
５０２  PMOSトランジスタM６
５０３  PMOSトランジスタM７
５０４  コントロール回路
６０１  NMOSトランジスタM８
６０２  NMOSトランジスタM９
６０３  NMOSトランジスタM１０
６０４  コントロール回路
７０１  コントロール回路
７０２  MOS容量
８０１  可変インピーダンス素子
８０２  コントロール回路
８０３  ノード
９０１  可変インピーダンス素子
９０２  コントロール回路
９０３  ノード
１００１  コントロール回路
１１０１  コントロール回路
１２０２  コントロール回路
１２０３  可変インピーダンス部
１３０１  M2のトランスコンダクタンスによる電流源  -gm2Vx
１３０３  第１の可変インピーダンス素子の容量値  Cv
１３０４  出力電流Iout
１３０５  出力電圧Vout
１３０２  M2のソース電位Vx
１３０８  出力インピーダンスZout
１４０１  アノード
１４０２  カソード
１４０３  バラクタダイオード
１６０１  MOS容量
１６０２  固定電位  ２VCC
１７０１  固定電位  −VCC
１８０１  バラクタダイオード
１８０２  MOS容量
１８０３  カソード
２００１  MIM容量
２００２  NMOSトランジスタSW1 
２００３  第１の２値容量可変要素
２００４  第２の２値容量可変要素
２００５  第３の２値容量可変要素
２００６  第４の２値容量可変要素
２１０１  NPNバイポーラトランジスタ
２１０２  NPNバイポーラトランジスタ
２１０３  B1の出力抵抗ro1
２１０４  B２の出力抵抗ro2
２４０１  ＤＳＰ
２４０２  ＤＡＣ
２４０３  ＬＰＦ
２４０４  周波数変換器
２４０５  本発明の可変利得増幅器
２４０６  高周波電力増幅器
２４０７  出力端子
２４０８  検波回路
２４０９  ＡＤＣ
２６０１  ＤＳＰ
２６０２  ＤＡＣ
２６０３  ＬＰＦ
２６０４  周波数変換器
２６０５  本発明の可変利得増幅器
２６０６  高周波電力増幅器
２６０７  電圧制御発振器
２６０８  本発明の可変利得増幅器
２６０９  周波数変換器
２６１０  ＬＰＦ
２６１１  ＶＧＡ
２６１２  ＡＤＣ
２７０１  第１のNMOSトランジスタ
２７０２  第２のNMOSトランジスタ
２７０３  第１のカスコード接続構造
２７０４  第２のカスコード接続構造
２７０５  第３のカスコード接続構造
２７０６  第１の出力
２７０７  ＶＣＣ
２７０９  負荷
２７１０  第２のカスコード構造の第２のNMOSトランジスタ
２７１１  第３のカスコード構造の第２のNMOSトランジスタ
２７１２  第２のカスコード構造の第１のNMOSトランジスタ
２７１３  第３のカスコード構造の第１のNMOSトランジスタ
２８０１  第１のNMOSトランジスタM1
２８０２  第２のNMOSトランジスタM2
２８０３  第３のNMOSトランジスタM３
２８０４  第４のNMOSトランジスタM４
２８０５  負荷
２８０６  インバータ
２８０７  コントロール回路
２８０８  ノードX
２８０９  ノードXの全寄生容量Cx
２８１０  ＶＣＣ
２８１１  出力端子
【図１】
2007235525.tif 000027
【図２】
2007235525.tif 000028
【図３】
2007235525.tif 000029
【図４】
2007235525.tif 000030
【図５】
2007235525.tif 000031
【図６】
2007235525.tif 000032
【図７】
2007235525.tif 000033
【図８】
2007235525.tif 000034
【図９】
2007235525.tif 000035
【図１０】
2007235525.tif 000036
【図１１】
2007235525.tif 000037
【図１２】
2007235525.tif 000038
【図１３】
2007235525.tif 000039
【図１４】
2007235525.tif 000040
【図１５】
2007235525.tif 000041
【図１６】
2007235525.tif 000042
【図１７】
2007235525.tif 000043
【図１８】
2007235525.tif 000044
【図１９】
2007235525.tif 000045
【図２０】
2007235525.tif 000046
【図２１】
2007235525.tif 000047
【図２２】
2007235525.tif 000048
【図２３】
2007235525.tif 000049
【図２４】
2007235525.tif 000050
【図２５】
2007235525.tif 000051
【図２６】
2007235525.tif 000052
【図２７】
2007235525.tif 000053
【図２８】
2007235525.tif 000054