(57)【要約】【課題】ラッチアップ現象を抑制し、かつ、局所的な発熱による素子破壊を防止することができる半導体素子を提供する。【解決手段】半導体装置１００は、ｎ型の第１のベース層１０と、第１のベース層の第１の面に形成されたｐ型の第２のベース層２０と、第１の面のうち第２のベース層の周囲に形成され、第２のベース層より深いｐ型のディープ層３０と、第１の面のうち第２のベース層内に形成されたｎ型のエミッタ層４０と、ゲート絶縁膜を介して第２のベース層と絶縁されるように設けられたゲート電極５０と、第１の面とは反対側の第１のベース層の第２の面に形成されたｐ型のコレクタ層６０と、ディープ層上に絶縁膜１０１を介して形成され、ゲート電極に接続されたゲート引出線８０と、  ゲート引出線を貫通するビア９０を介してエミッタ層とディープ層とを接続するエミッタ電極１１０とを備えている。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１導電型の第１のベース層と、
前記第１のベース層の第１の面に形成された第２導電型の第２のベース層と、
前記第１の面のうち前記第２のベース層の周囲に形成され、前記第２のベース層より深い第２導電型のディープ層と、
前記第１の面のうち前記第２のベース層内に形成された第１導電型のエミッタ層と、
ゲート絶縁膜を介して前記第２のベース層と絶縁されるように設けられたゲート電極と、
前記第１の面とは反対側の前記第１のベース層の第２の面に形成された第２導電型のコレクタ層と、
前記ディープ層上に絶縁膜を介して形成され、前記ゲート電極に接続されたゲート引出線と、
前記ゲート引出線を貫通するビアを介して前記エミッタ層と前記ディープ層とを接続するエミッタ電極とを備えた半導体装置。
【請求項２】
前記ゲート電極は、前記第１の面から前記第２のベース層を貫通して前記第１のベース層に達するように形成されたトレンチ内に設けられたトレンチ型ゲート電極であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のベース層と前記ディープ層との間に設けられた分離部をさらに備えたことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記分離部は、前記ゲート引出線に接続されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記分離部は、前記エミッタ電極に接続されていることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）またはＩＥＧＴ(Injection Enhanced Gate Transistor)等の電力用半導体装置は、並列接続された多数の基本セル構造を有し、大電流をスイッチングすることができる。
【０００３】
しかしながら、電力用半導体装置がオン状態からオフ状態へと移行する際、大電流および高電圧が同時に印加され、アバランシェ現象による過剰電流が流れることがある。アバランシェ電流は極一部の基本セルを通過するため、ＩＧＢＴ等の寄生サイリスタがオンするラッチアップ現象、あるいは、局所的な発熱による破壊現象が生じやすいという問題があった。
【０００４】
ラッチアップ現象を防止するために、端部の基本セルにソース層を設けない等の方策が提案されている。しかし、ソース層を減少させると、基本セルの個数が減少するので、オン電圧が上昇するという問題が生じる。また、このような方策は、局所的な発熱による破壊を防止することはできない。
【特許文献１】特開平９−２７０５１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ラッチアップ現象を抑制し、かつ、局所的な発熱による素子破壊を防止することができる半導体素子を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体装置は、第１導電型の第１のベース層と、前記第１のベース層の第１の面に形成された第２導電型の第２のベース層と、前記第１の面のうち前記第２のベース層の周囲に形成され、前記第２のベース層より深い第２導電型のディープ層と、前記第１の面のうち前記第２のベース層内に形成された第１導電型のエミッタ層と、ゲート絶縁膜を介して前記第２のベース層と絶縁されるように設けられたゲート電極と、前記第１の面とは反対側の前記第１のベース層の第２の面に形成された第２導電型のコレクタ層と、前記ディープ層上に絶縁膜を介して形成され、前記ゲート電極に接続されたゲート引出線と、前記ゲート引出線を貫通するビアを介して前記エミッタ層と前記ディープ層とを接続するエミッタ電極とを備えている。
【発明の効果】
【０００７】
本発明による半導体素子は、ラッチアップ現象を抑制し、かつ、局所的な発熱による素子破壊を防止することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。なお、図面は、模式的なものであり、実物を縮尺どおりに示したものではない。
【０００９】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った絶縁ゲート型電力用半導体装置（以下単に半導体装置という）１００の平面図である。半導体装置１００は、例えば、ＭＯＳＦＥＴ、ＩＧＢＴまたはＩＥＧＴでよい。第１の実施形態では、半導体装置１００はｎチャネル型ＩＧＢＴである。
【００１０】
ディープ層３０が素子形成領域であるｐ型ベース層２０の周囲に形成されている。ゲート電極５０に接続されたゲート引出線８０は、ディープ層３０の上方に設けられている。ディープ層３０のさらに外側には、ガードリング３５が形成されている。
【００１１】
ベース層２０には、図３および図４を参照して説明される基本セルが多数設けられている。ゲート引出線８０は、ベース層２０を囲むようにその周囲に設けられている。これによって、ゲート引出線８０は、全てのゲート電極５０に対してほぼ同時に電圧を印加し、多数の基本セルをほぼ同時に動作させることができる。
【００１２】
図２は、図１に示す破線枠Ｂ内のゲート電極５０およびゲート引出線８０を拡大して示した平面図である。図２に示すようにゲート引出線８０には、ビア９０が設けられている。ビア９０は、ゲート引出線８０に沿って複数設けられている。
【００１３】
図３は、図１の３−３線に沿った断面図である。図４は、図１の４−４線に沿った断面図である。半導体装置１００は、ｎ型の第1のベース層１０と、ｐ型の第２のベース層２０と、ｐ＋型のディープ層３０と、ｎ＋型のエミッタ層４０と、ゲート電極５０と、ｐ＋型のコレクタ層と、ゲート引出線８０と、エミッタ電極１１０とを備えている。
【００１４】
第２のベース層２０は、第１のベース層１０の第１の面１１に設けられている。ディープ層３０は、第２のベース層２０に隣接するように第1の面１１に形成され、図１に示すように第２のベース層２０の周囲に設けられている。ディープ層３０は、第２のベース層２０よりも深く形成されている。エミッタ層４０は、第1の面１１のうち第２のベース層２０内に設けられている。
【００１５】
ゲート電極５０は、図４に示すように第1の面１１から第２のベース層２０を貫通して第１のベース層１０に達するように形成されたトレンチ内に設けられている。ゲート電極５０は、トレンチ内壁に形成されたゲート絶縁膜（図示せず）を介して、第１のベース層１０および第２のベース層２０から絶縁されるように設けられている。即ち、ゲート電極５０は、トレンチ型の絶縁ゲート電極である。ゲート電極５０に電位を与えることによって、図４に示すエミッタ層４０と第１のベース層１０との間の第２のベース層２０にチャネルが形成される。ゲート電極５０およびゲート電極５０間に設けられる第２のベース層２０が基本セルを構成する。各基本セルは、エミッタ電極１１０およびコレクタ電極７０に対して並列に接続されている。従って、半導体装置１００は、基本セルの個数に応じた大電流を流すことができる。
【００１６】
第１の面１１上には、層間絶縁膜１０１が設けられている。ゲート引出線８０は、層間絶縁膜１０１内に形成されており、層間絶縁膜１０１によってディープ層３０から絶縁されている。また、ゲート引出線８０は、図３に示すようにゲート電極５０と接続されている。なお、図３および図４において、ゲート引出線８０は、ビア９０によって切断されているように見える。しかし、ゲート引出線８０は、図２に示すようにビア９０以外の部分で接続されている。
【００１７】
ゲート配線８１は、層間絶縁膜１０１上に設けられ、層間絶縁膜１０１に設けられたコンタクトを介してゲート引出線８０に接続されている。これにより、ゲート配線８１は、ゲート電極５０と電気的に接続される。
【００１８】
ゲート電極５０、ゲート引出線８０およびゲート配線８１は、第１および第２のベース層１０、２０、ディープ層３０、エミッタ層４０およびエミッタ電極１１０から電気的に絶縁されている。
【００１９】
エミッタ電極１１０は、エミッタ層４０および第２のベース層２０に接続されている。ビア９０は層間絶縁膜１０１およびゲート引出線８０を貫通してディープ層３０に達するように形成されている。エミッタ電極１１０は、このビア９０を介してディープ層３０にも接続されている。ビア９０の内壁は絶縁膜で形成されており、エミッタ電極１１０とゲート引出線８０とは絶縁されている。エミッタ電極１１０は、多数の基本セルのエミッタ層４０に対して共通に接続されている。
【００２０】
コレクタ層６０は、第１の面１１とは反対側の第１のベース層１０の第２の面１２に設けられている。本実施形態では、半導体装置１００の耐圧を上昇させるためにｎ＋型のバッファ層１５が第１のベース層１０の一部として第２の面１２に設けられている。尚、バッファ層１５は、必須の構成要素ではなく、バッファ層１５が無くとも本実施形態の効果は失われない。
【００２１】
コレクタ電極７０がコレクタ層６０の裏面側に設けられている。コレクタ電極７０は各基本セルに対して共通に接続されている。
【００２２】
さらに、ガードリング３５がディープ層３０と離間して、ディープ層３０の外側に設けけられている。通常、ガードリング３５は、チップの外周に沿って設けられている。ガードリング３５は、一般的に、必要な耐圧に応じて複数設けられる。また、ガードリング３５に代えて、比較的浅いｐ型のリサーフ層をディープ層３０に接するように設けてもよい。
【００２３】
ゲート電極５０およびゲート引出線８０は、例えば、ドープトポリシリコンからなる。エミッタ電極１１０、コレクタ電極７０およびゲート配線８１は、例えば、ＡｌまたはＣｕ等の金属からなる。
【００２４】
本実施形態では、エミッタ電極１１０がエミッタ層４０および第２のベース層２０だけでなく、ビア９０を介してディープ層３０にも接続されている。
【００２５】
従来、ディープ層３０と第１のベース層との間の界面でアバランシェ降伏が生じると、アバランシェ電流は、ディープ層３０および第２のベース層２０を通過してエミッタ電極１１０へ流れていた。アバランシェ電流は、ｎ型エミッタ層４０、ｐ型ベース層２０、ｎ型ベース層３０およびｐ型コレクタ層６０からなるサイリスタをオンさせ、それにより、ラッチアップ現象を生じさせる。もっとも、このアバランシェ電流が流れうる部分にｎ型エミッタ層を設けないことによりラッチアップ現象は回避できる。しかしながら、過剰なアバランシェ電流が極一部の基本セルを通過することによって局所的に発熱し、それにより、基本セルが破壊されるおそれがある。特に、ディープ層３０の近傍にある基本セル、即ち、第２のベース層２０の端部にある基本セルが破壊されやすい。
【００２６】
一方、本実施形態では、エミッタ電極１１０がディープ層３０に直接接続されているため、アバランシェ電流は基本セルを経由せずに、ビア９０を経由してエミッタ電極１１０に排出される。その結果、基本セルが破壊されることが抑制される。これは、基本セルを第２のベース層２０の端部付近まで形成可能であることを意味する。従って、基本セルを増加させ、オン電圧を低下させることができる。
【００２７】
基本セルのゲートピッチは、例えば、３〜４μｍであるのに対し、ディープ層３０の幅は、通常、ゲートピッチよりもかなり広く、例えば、１００μｍである。よって、エミッタ電極１１０をディープ層３０に接続するようにビア９０を形成すること、および、ビアを貫通しディープ層３０に接続する部分のエミッタ電極幅を数１０μｍまで拡大することは容易である。これにより、局所的な発熱による破壊のおそれも軽減される。さらに、ビア９０を介してエミッタ電極１１０をディープ層３０に接続するので、基本セルを第２のベース層２０の端部付近まで形成可能である。
【００２８】
ディープ層３０と第２のベース層２０との界面の中で、オフ時に最も電界強度が高くなる箇所は、一般的に、基本セルと反対側の界面である。エミッタ電極１１０は、基本セルに比較的近い位置でディープ層３０と接続されている。従って、降伏位置からエミッタ電極１１０までの距離は、比較的長い。そのため、アバランシェ電流は、分散されながら第２のベース層２０を横切ってエミッタ電極１１０に排出される。さらに、ビアホール９０は、ゲート引出線８０に沿って複数設けられている。その結果、アバランシェ電流は、一部に集中すること無く、分散してエミッタ電極１１０へ排出される。
【００２９】
（第２の実施形態）
図５および図６は、本発明に係る第２の実施形態に従った半導体装置の断面図である。図５の断面は、図１の３−３線に沿った断面に相当する。図６の断面は、図１の４−４線に沿った断面に相当する。第２の実施形態は、第２のベース層２０とディープ層３０との間に分離部１２０が設けられている点で第１の実施形態と異なる。分離部１２０は、ゲート引出線８０に沿って第２のベース層２０の周囲に設けられている。
【００３０】
分離部１２０は、ゲート電極５０と同様の構成を有することが好ましい。分離部１２０はゲート電極５０と同一工程で製造することができるからである。分離部１２０は、1の面１１から第２のベース層２０を貫通して第１のベース層１０に達するように形成されたトレンチ内に設けられている。分離部１２０は、トレンチ内壁に形成された絶縁膜（図示せず）と、この絶縁膜を介して、第１のベース層１０および第２のベース層２０から絶縁されるように設けられた内部電極とを備えている。
【００３１】
分離部１２０の内部電極は、ゲート引出線８０に接続されており、ゲート電極５０と同電位に維持されている。
【００３２】
分離部１２０は、ディープ層３０で発生したアバランシェ電流が第２のベース層２０へ流れることを阻止する。これにより、アバランシェ電流は、基本セルにより流れにくくなり、かつ、ビア９０を介してエミッタ電極１１０へ流れやすくなる。その結果、基本セルが破壊されることをより確実に抑制する。
【００３３】
第２の実施形態は、ＩＥＧＴ構造を採用している。図６に示すようにＩＥＧＴはエミッタ電極１１０に接続されないｐ型のダミー層２１を有する。勿論、第２の実施形態は、第１の実施形態と同様にＩＧＢＴ構造に適用することができる。さらに、第２の実施形態は、第１の実施形態と同様の効果を有する。
【００３４】
（第３の実施形態）
図７および図８は、本発明に係る第３の実施形態に従った半導体装置の断面図である。図７の断面は、図１の３−３線に沿った断面に相当する。図８の断面は、図１の４−４線に沿った断面に相当する。第３の実施形態は、分離部１２０がエミッタ電極１１０に接続されている点で第２の実施形態と異なる。
【００３５】
図７に示すように、ゲート引出線８０には、ビア９０のほかに、ビア９２が設けられている。ビア９２は、層間絶縁膜１０１およびゲート引出線８０を貫通して分離部１２０に達している。エミッタ電極１１０は、このビア９２を介して分離部１２０の内部電極に接続されている。
【００３６】
図８に示すように、ゲート引出線８０とは電気的に分離された分離部引出線８５が分離部１２０とエミッタ電極１１０との間に設けられている。
【００３７】
図９は、図１に示す破線枠Ｂに相当する箇所のゲート電極５０、ゲート引出線８０および分離部引出線８５を拡大して示した平面図である。図９に示すようにゲート引出線８０には、ビア９０およびビア９２が並列して複数設けられている。また、分離部引出線８５は、ゲート引出線８０と分離して設けられている。
【００３８】
第３の実施形態によれば、分離部１２０がエミッタ電極１１０に接続されているので、分離部１２０の電位が安定する。その結果、半導体装置の動作が安定する。さらに、第３の実施形態は、第２の実施形態と同様の効果を有する。
【００３９】
上記実施形態において、ゲート電極５０はトレンチ型であるが、プレーナ型のゲート電極を採用してもよい。
【図面の簡単な説明】
【００４０】
【図１】本発明に係る第１の実施形態に従った絶縁ゲート型電力用半導体装置１００の平面図。
【図２】図１に示す破線枠Ｂ内のゲート電極５０およびゲート引出線８０を拡大して示した平面図。
【図３】図１の３−３線に沿った断面図。
【図４】図１の４−４線に沿った断面図。
【図５】本発明に係る第２の実施形態に従った半導体装置の断面図。
【図６】本発明に係る第２の実施形態に従った半導体装置の断面図。
【図７】本発明に係る第３の実施形態に従った半導体装置の断面図。
【図８】本発明に係る第３の実施形態に従った半導体装置の断面図。
【図９】図１に示す破線枠Ｂに相当する箇所のゲート電極５０、ゲート引出線８０および分離部引出線８５を拡大して示した平面図。
【符号の説明】
【００４１】
１００…半導体装置
１０…第１のベース層
２０…第２のベース層
３０…ディープ層
４０…エミッタ層
５０…ゲート電極
６０…コレクタ層
７０…コレクタ電極
８０…ゲート引出線
９０…ビア
１０１…層間絶縁膜
１１０…エミッタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007095874.tif 000009
【図８】
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【図９】
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