(57)【要約】【課題】  従来の半導体装置では、シリコン表面の結晶欠陥等により、ツェナーダイオード特性がばらつくという問題があった。【解決手段】  本発明の半導体装置では、Ｐ型の単結晶シリコン基板２上にＮ型のエピタキシャル層４が形成されている。エピタキシャル層４には、アノード領域としてのＰ型の拡散層５、６、７、８及びカソード領域としてのＮ型の拡散層９が形成されている。Ｐ型の拡散層８とＮ型の拡散層９とのＰＮ接合領域により、ツェナーダイオード１が構成されている。この構造により、電流経路がエピタキシャル層４深部となり、エピタキシャル層４表面の結晶欠陥等によりツェナーダイオード１の飽和電圧がばらつくことを防止できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体層と、前記半導体層に形成されたアノード拡散層及びカソード拡散層と、前記半導体層上面に形成される絶縁層と、前記絶縁層に形成されるコンタクトホールとを有する半導体装置において、
前記アノード拡散層は、前記カソード拡散層の底面の窪んだ領域及びその近傍領域に、高不純物濃度領域を有していることを特徴とする半導体装置。
【請求項２】
前記カソード拡散層の窪んだ領域は、少なくとも前記コンタクトホールの開口領域全てに形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記窪んだ領域に形成されるＰＮ接合領域は、前記半導体層表面から１μｍより深い領域に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体層にアノード拡散層を形成し、前記アノード拡散層の一部と形成領域を重畳させるようにカソード拡散層を形成する工程と、
前記半導体層上面に絶縁層を形成し、前記絶縁層にコンタクトホールを形成した後、前記カソード拡散層上の前記コンタクトホールが開口するように、前記絶縁層上にレジストマスクを形成する工程と、
前記開口したコンタクトホールを介して前記カソード拡散層にイオン注入を行い、前記カソード拡散層の底面及びその近傍領域に前記アノード拡散層の高不純物濃度領域を形成することを特徴とする半導体装置の製造方法。
【請求項５】
前記高不純物濃度領域を形成する工程では、イオン注入される不純物が前記カソード拡散層を突き抜ける加速電圧であることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ツェナーダイオード特性を向上させる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置、例えば、ツェナーダイオードでは、シリコン基板の下部にＰ型の領域が形成されている。Ｐ型の領域の上にはＮ型の埋込拡散層が選択的に形成されている。Ｎ型の埋込拡散層の上にＮ型のエピタキシャル層が形成されている。Ｎ型のエピタキシャル層には、Ｐ型の拡散層とＮ型の拡散層とが隣接して形成されている。そして、Ｐ型の拡散層とＮ型の拡散層とにより、ツェナーダイオードのＰＮ接合領域が構成されている（例えば、特許文献１参照。）。
【特許文献１】特開２００５−１９７３５７号公報（第７−８頁、第３−４図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように、従来の半導体装置では、Ｎ型のエピタキシャル層にＰ型の拡散層とＮ型の拡散層とを形成し、ツェナーダイオードのＰＮ接合領域を形成している。そして、Ｐ型の拡散層及びＮ型の拡散層では、その表面及びその近傍領域に高不純物濃度領域が形成されている。この構造により、エピタキシャル層表面及びその近傍領域のＰＮ接合領域が、主に、動作領域として用いられるため、エピタキシャル層表面の結晶性の影響を受けやすい。例えば、エピタキシャル層に不純物をイオン注入する工程により、エピタキシャル層表面に結晶欠陥が発生する。その結果、エピタキシャル層表面の結晶状態により、ツェナーダイオードの電流特性がばらつき、飽和電圧もばらつくという問題がある。
【０００４】
また、従来の半導体装置の製造方法では、シリコン基板上にＮ型のエピタキシャル層を形成した後に、エピタキシャル層にＰ型の拡散層とＮ型の拡散層とを形成する。このとき、Ｐ型の拡散層及びＮ型の拡散層は、それぞれエピタキシャル層表面からイオン注入法により形成する。この製造方法により、Ｐ型の拡散層及びＮ型の拡散層を形成する際に、それぞれマスクずれを考慮する必要があり、デバイスサイズを縮小し難いという問題がある。
【課題を解決するための手段】
【０００５】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体層と、前記半導体層に形成されたアノード拡散層及びカソード拡散層と、前記半導体層上面に形成される絶縁層と、前記絶縁層に形成されるコンタクトホールとを有する半導体装置において、前記アノード拡散層は、前記カソード拡散層の底面の窪んだ領域及びその近傍領域に、高不純物濃度領域を有していることを特徴とする。従って、本発明では、カソード領域底面のＰＮ接合領域を動作領域とするツェナーダイオードが形成され、電流能力を向上させ、飽和電圧のばらつきを抑制することができる。
【０００６】
また、本発明の半導体装置では、前記カソード拡散層の窪んだ領域は、少なくとも前記コンタクトホールの開口領域全てに形成されていることを特徴とする。従って、本発明では、コンタクトホールの開口形状に合わせて、主な動作領域となるＰＮ接合領域が形成され、デバイスサイズを縮小させることができる。
【０００７】
また、本発明の半導体装置では、前記窪んだ領域に形成されるＰＮ接合領域は、前記半導体層表面から１μｍより深い領域に形成されていることを特徴とする。従って、本発明では、主な動作領域となるＰＮ接合領域が半導体層内に形成されることで、半導体層表面及びその近傍領域に形成される結晶欠陥の影響を回避することができる。
【０００８】
また、本発明の半導体装置の製造方法では、半導体層にアノード拡散層を形成し、前記アノード拡散層の一部と形成領域を重畳させるようにカソード拡散層を形成する工程と、前記半導体層上面に絶縁層を形成し、前記絶縁層にコンタクトホールを形成した後、前記カソード拡散層上の前記コンタクトホールが開口するように、前記絶縁層上にレジストマスクを形成する工程と、前記開口したコンタクトホールを介して前記カソード拡散層にイオン注入を行い、前記カソード拡散層の底面及びその近傍領域に前記アノード拡散層の高不純物濃度領域を形成することを特徴とする。従って、本発明では、コンタクトホールを介してカソード拡散層の底面にアノード拡散層の高不純物濃度領域を形成することで、マスクずれ量を低減し、デバイスサイズを縮小することがでできる。
【０００９】
また、本発明の半導体装置の製造方法では、前記高不純物濃度領域を形成する工程では、イオン注入される不純物が前記カソード拡散層を突き抜ける加速電圧であることを特徴とする。従って、本発明では、コンタクトホールを介してアノード拡散層の高不純物濃度領域を形成することで、ツェナーダイオードの電流能力を向上させ、飽和電圧のばらつきを抑制することができる。
【発明の効果】
【００１０】
本発明では、アノード領域とし用いられるＰ型の拡散層の高不純物濃度領域が、カソード領域として用いられるＮ型の拡散層の底面及びその近傍領域に形成されている。この構造により、ツェナーダイオードの主な動作領域がエピタキシャル層深部となり、電流能力を向上させ、飽和電圧のばらつきを抑制することができる。
【００１１】
また、本発明では、カソード領域上のコンタクトホールの開口形状に合わせて、アノード領域とし用いられるＰ型の拡散層の高不純物濃度領域が形成されている。この構造により、高不純物濃度領域を位置精度良く形成でき、デバイスサイズを縮小することができる。
【００１２】
また、本発明では、カソード領域を形成した後、カソード領域上のコンタクトホールを介して、アノード領域とし用いられるＰ型の拡散層の高不純物濃度領域を形成する。この製造方法により、Ｐ型の拡散層の高不純物濃度領域を位置精度良く形成し、デバイスサイズを縮小することができる。
【００１３】
また、本発明では、カソード領域の底面及びその近傍領域にＰ型の拡散層の高不純物濃度領域を形成する条件で、不純物をイオン注入する。この製造方法により、ツェナーダイオードの主な動作領域がエピタキシャル層深部となり、電流能力を向上させ、飽和電圧のばらつきを抑制することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の一実施の形態である半導体装置について、図１を参照し、詳細に説明する。図１（Ａ）は、本実施の形態の半導体装置を説明するための断面図である。図１（Ｂ）は、本実施の形態の半導体装置を説明するための断面図である。
【００１５】
図１（Ａ）に示す如く、ツェナーダイオード１は、主に、Ｐ型の単結晶シリコン基板２と、Ｎ型の埋込拡散層３と、Ｎ型のエピタキシャル層４と、アノード領域として用いられるＰ型の拡散層５、６、７、８と、カソード領域として用いられるＮ型の拡散層９と、Ｎ型の拡散層１０とから構成されている。
【００１６】
Ｎ型のエピタキシャル層４が、Ｐ型の単結晶シリコン基板２上に形成されている。基板２とエピタキシャル層４には、Ｎ型の埋込拡散層３が形成されている。尚、本実施の形態での基板２及びエピタキシャル層４が本発明の「半導体層」に対応する。そして、本実施の形態では、基板２上に１層のエピタキシャル層４が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。
【００１７】
Ｐ型の拡散層５、６、７、８が、エピタキシャル層４に形成され、アノード領域として用いられている。Ｐ型の拡散層５、６、７が、横方向にその形成領域の一部を重畳させながら配置され、アノード領域での抵抗値を低減している。また、Ｐ型の拡散層８が、Ｐ型の拡散層５、６が重畳する領域に形成され、高不純物濃度領域を形成している。
【００１８】
Ｎ型の拡散層９が、Ｐ型の拡散層５、６が重畳する領域に形成され、カソード領域として用いられている。Ｎ型の拡散層９は、その底面領域を用いてＰ型の拡散層８とＰＮ接合領域を形成している。
【００１９】
Ｎ型の拡散層１０が、エピタキシャル層４に形成されている。Ｎ型の拡散層１０が、アノード電極１２と電気的に接続し、Ｐ型の拡散層７と同電位となっている。寄生ＰＮＰトランジスタの動作防止を実現している。
【００２０】
ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化膜１１が、エピタキシャル層４に形成されている。ＬＯＣＯＳ酸化膜１１の平坦部では、その膜厚が、例えば、３０００〜５０００Å程度となる。ＬＯＣＯＳ酸化膜１１の下方には、Ｎ型の拡散層１２が形成されている。Ｎ型の拡散層１２は、エピタキシャル層４表面が反転することを防止している。
【００２１】
絶縁層１３が、エピタキシャル層４上面に形成されている。絶縁層１３は、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３＋Ｏ２系のガスを用いたドライエッチングにより、絶縁層１３にコンタクトホール１４、１５が形成されている。
【００２２】
コンタクトホール１４、１５には、バリアメタル膜１６及びタングステン（Ｗ）膜１７が埋設されている。タングステン膜１７の表面には、アルミ−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜及びバリアメタル膜が選択的に形成され、カソード電極１８及びアノード電極１９が形成されている。
【００２３】
図１（Ｂ）に示す如く、ツェナーダイオード１は、Ｐ型の拡散層５、６、７、８をアノード領域とし、Ｎ型の拡散層９をカソード領域としている。詳細は半導体装置の製造方法の説明で後述するが、Ｐ型の拡散層８は、コンタクトホール１４を形成した後に、コンタクトホール１４を介してイオン注入法により、形成されている。この製造方法により、Ｎ型の拡散層９の下方には、コンタクトホール１４の開口形状に合わせてＰ型の拡散層８が形成されている。そして、コンタクトホール１４の開口形状に合わせて、Ｐ型の拡散層８の這い上がりにより、Ｎ型の拡散層９は窪んだ形状となる。
【００２４】
つまり、太い実線２０で示すように、窪んだ領域を利用して、Ｐ型の拡散層８とＮ型の拡散層９とのＰＮ接合領域が形成されている。そして、ＰＮ接合領域は、エピタキシャル層４表面から少なくとも１μｍ程度より深い領域に形成されている。上述したように、Ｐ型の拡散層８が形成されている領域は、Ｐ型の拡散層５、６とその形成領域を重畳させているため、高不純物濃度領域となっている。この構造により、ツェナーダイオード１の主な動作領域は、太線２０で示したＰＮ接合領域となる。そして、一点鎖線２１で示すように、電流が、結晶性の良好なエピタキシャル層４深部を通過することで、ツェナーダイオード１の飽和電圧のばらつきを抑制することができる。
【００２５】
更に、Ｎ型の拡散層９底面が、コンタクトホール１４の開口形状に合わせて窪んだ領域となることで、ＰＮ接合領域が広がり、動作領域を広くすることができる。この構造により、ツェナーダイオード１の電流能力が向上し、ツェナーダイオード特性を向上させることができる。
【００２６】
次に、本発明の一実施の形態である半導体装置の製造方法について、図２から図７を参照し、詳細に説明する。図２から図７は、本実施の形態における半導体装置の製造方法を説明するための断面図である。
【００２７】
先ず、図２に示す如く、Ｐ型の単結晶シリコン基板３１を準備する。基板３１の表面から、公知のフォトリソグラフィ技術を用い、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の埋込拡散層３２を形成する。次に、基板３１の表面から、公知のフォトリソグラフィ技術を用い、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の埋込拡散層３３を形成する。その後、基板３１をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板３１に、例えば、１２００℃程度の高温を与えると共に反応管内にＳｉＨＣｌ３ガスとＨ２ガスを導入する。この工程により、基板３１上に、例えば、比抵抗０．１〜２．０Ω・ｃｍ、厚さ１．０〜１０．０μｍ程度のエピタキシャル層３４を成長させる。
【００２８】
その後、エピタキシャル層３４の表面から、公知のフォトリソグラフィ技術を用い、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の拡散層３５を形成する。そして、Ｐ型の埋込拡散層３３とＰ型の拡散層３５とが連結することで、分離領域３６が形成される。上述したように、分離領域３６により、基板３１及びエピタキシャル層３４は、複数の島領域に区分される。
【００２９】
尚、本実施の形態での基板３１及びエピタキシャル層３４が本発明の「半導体層」に対応する。そして、本実施の形態では、基板３１上に１層のエピタキシャル層３４が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。
【００３０】
次に、図３に示す如く、ＬＯＣＯＳ酸化膜３７を形成する部分に開口部が設けられた絶縁層をマスクとして用い、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の拡散層３８を形成する。その後、ＬＯＣＯＳ酸化膜３７を形成することで、Ｎ型の拡散層３８をＬＯＣＯＳ酸化膜３７に対して位置精度良く形成することができる。
【００３１】
次に、図４に示す如く、エピタキシャル層３４の表面から、公知のフォトリソグラフィ技術を用い、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の拡散層３９を形成する。その後、エピタキシャル層３４上にフォトレジスト４０を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層４１が形成される領域上のフォトレジスト４０に開口部を形成する。その後、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の拡散層４１を形成する。
【００３２】
次に、図５に示す如く、エピタキシャル層３４上にフォトレジスト４２を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の拡散層４３、４４を形成する。Ｎ型の拡散層４３はＰ型の拡散層３９、４１に重畳して形成される。Ｎ型の拡散層４３とＰ型の拡散層３９、４１とが重畳する領域は、Ｎ型の不純物濃度とＰ型の不純物濃度とが相殺され、Ｎ型の拡散領域となる。
【００３３】
次に、図６に示す如く、エピタキシャル層３４上に絶縁層４５として、例えば、ＢＰＳＧ膜、ＳＯＧ膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３＋Ｏ２系のガスを用いたドライエッチングで、絶縁層４５にコンタクトホール４６、４７を形成する。
【００３４】
その後、絶縁層４５上にフォトレジスト４８を形成し、コンタクトホール４６、４７が開口した状態となるように、フォトレジスト４８を選択的に除去する。そして、コンタクトホール４６、４７を介してエピタキシャル層３４に、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の拡散層４９、５０（図７参照）を形成する。このとき、イオン注入条件は、例えば、ホウ素（Ｂ）を加速電圧７０〜９０ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２である。この製造方法により、エピタキシャル層３４の深部までホウ素（Ｂ）を注入し、Ｎ型の拡散層４３の下方には、コンタクトホール４６の開口形状にＰ型の拡散層４９（図７参照）が形成される。そして、Ｎ型の拡散層４３とＰ型の拡散層４９とにより形成されるＰＮ接合領域は、エピタキシャル層４表面から少なくとも１μｍ程度より深い領域に形成される。尚、Ｐ型の拡散層４９を形成するイオン注入工程後のその他工程の熱処理により、Ｐ型の拡散層４９は、コンタクトホール４６の開口形状よりも、若干、横方向拡散する。また、Ｎ型の拡散層４３の底面には、Ｐ型の拡散層４９の這い上がりにより、コンタクトホール４６形状に合わせて窪む領域が形成される。
【００３５】
更に、Ｐ型の拡散層４９、５０を形成するイオン注入工程時に、コンタクトホール４６、４７を利用することで、Ｐ型の拡散層４９、５０とコンタクトホール４６、４７とのマスクずれを考慮する必要がない。例えば、Ｐ型の拡散層４９、５０を形成した後にコンタクトホール４６、４７を形成する場合には、コンタクトホール４６、４７幅に加えて、マスクずれ幅としてコンタクトホール４６、４７の周囲に０．６（μｍ）程度必要とされる。しかしながら、本実施の形態では、マスクずれ幅を考慮する必要はなく、図７に示す断面では、コンタクトホール４６、４７の左右に考慮されるマスクずれ幅（１．２μｍ程度）を省くことができる。そして、ツェナーダイオードサイズを縮小することができる。
【００３６】
最後に、図７に示す如く、コンタクトホール４６、４７内壁等にバリアメタル膜５１を形成する。その後、コンタクトホール４６、４７内をタングステン（Ｗ）膜５２で埋設する。そして、タングステン膜５２上面に、スパッタリング法により、アルミ−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜、バリアメタル膜を堆積する。その後、公知のフォトリソグラフィ技術を用い、アルミ−シリコン−銅膜及びバリアメタル膜を選択的に除去し、カソード電極５３及びアノード電極５４を形成する。
【００３７】
尚、本実施の形態では、コンタクトホール４６を形成した後に、コンタクトホール４６を利用してＰ型の拡散層４９を形成する場合について説明したが、この場合に限定するものではない。例えば、Ｐ型の拡散層３９、４１を形成し、フォトレジストをマスクして用いＰ型の拡散層４９を形成した後にコンタクトホール４６を形成する場合でも良い。この場合でも、イオン注入条件を同等とすることで、Ｐ型の拡散層４９を所望の領域に形成することができる。そして、ツェナーダイオードの電流能力を向上させることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）断面図である。
【図２】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００３９】
１  ツェナーダイオード
２  Ｐ型の単結晶シリコン基板
４  Ｎ型のエピタキシャル層
８  Ｐ型の拡散層
９  Ｎ型の拡散層
１４  コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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