(57)【要約】      （修正有）【課題】配線ピッチが異なる領域間の接続領域における光リソグラフィを用いた微細な配線パターンを形成する時の解像度や焦点深度の悪化を抑制し、配線パターンの断線やショートが発生する可能性を低減し、高集積化が可能となる半導体装置を提供する。【解決手段】半導体基板上のピッチの異なる配線を接続する領域における配線パターンとして、ピッチが小さい領域１１のラインパターンの偶数番のものは、ピッチが大きい領域１２のラインパターンに接続するとともに長さ方向の途中でライン幅を段状に太くし、ピッチが小さい領域１１のラインパターンの奇数番のものは、その終端位置を分散させる。【選択図】      図２
2007294968.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上の第１の領域で、導電体からなる複数（ｎ）本のラインパターンがそれぞれライン間スペースＳを介して順に並ぶように形成された第１のライン＆スペースパターンと、
前記半導体基板上の第２の領域で、導電体からなるｎ／２本のラインパターンがライン間スペースを介して繰り返すように形成された第２のライン＆スペースパターンと、
前記半導体基板上の前記第１の領域と第２の領域との間に存在する第３の領域で、前記第１のライン＆スペースパターンのうちの１つ置きのｎ／２本のラインパターンと前記第２のライン＆スペースパターンの前記ｎ／２本のラインパターンに連なるｎ／２本の導電体からなるラインパターンが形成された第３のライン＆スペースパターンとを具備し、
前記第１のライン＆スペースパターンのうちで前記第２のライン＆スペースパターンに連ならないｎ／２本の各ラインパターンは、前記第１の領域と第３の領域との境界位置、前記第３の領域と第２の領域との境界位置、第３の領域内のいずれかの位置で終端されていることを特徴とする半導体装置。
【請求項２】
前記第３のライン＆スペースパターンの各ラインパターンは、前記第３の領域内の長さ方向の途中でライン幅が変化し、前記第１の領域側よりも前記第２の領域側の方がライン幅が太くなるように形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のライン＆スペースパターンのうちの前記第２のライン＆スペースパターンに連ならないｎ／２本のラインパターンは、配列の順番に従って終端位置が前記第２の領域に近づいており、
前記第３のライン＆スペースパターンは、配列の順番に従って前記ライン幅が変化する位置が前記第２の領域に近づいていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第３の領域において、互いに隣接するラインパターン間のスペースが前記Ｓであることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１の領域はメモリセルアレイが形成されている領域であり、前記第２の領域はメモリセル周辺回路が形成されている領域であることを特徴とする請求項１記載の半導体装置。
【請求項６】
半導体基板と、
前記半導体基板上の第１の領域で、それぞれ導電体からなる複数（ｎ）本のラインパターンが第１のライン間スペースを介してピッチＰ１で順に並ぶように形成された第１、第２、第３、第４のライン＆スペースパターンと、
前記半導体基板上の第２の領域で、それぞれ導電体からなるｎ本のラインパターンが第２のライン間スペースを介してＰ１より大きなピッチＰ２で繰り返すように形成された第５、第６のライン＆スペースパターンと、
前記半導体基板上の前記第１の領域と第２の領域との間に存在する第３の領域で、前記第２のライン＆スペースパターンのｎ本の導電体からなるラインパターンと前記第５のライン＆スペースパターンのｎ本の導電体からなるラインパターンに連なるｎ本の導電体からなるラインパターンおよびライン間スペースが繰り返すように形成された第７のライン＆スペースパターン、ならびに、前記第３のライン＆スペースパターンのｎ本の導電体からなるラインパターンと前記第６のライン＆スペースパターンのｎ本の導電体からなるラインパターンに連なるｎ本の導電体からなるラインパターンおよびライン間スペースが繰り返すように形成された第８のライン＆スペースパターンとを具備し、
前記第１のライン＆スペースパターンおよび第４のライン＆スペースパターンの各ラインパターンは前記第１の領域と第３の領域との境界位置および第３の領域内で終端されており、
前記第７のライン＆スペースパターンおよび第８のライン＆スペースパターンの各ラインパターンの各一部は、前記第１の領域のパターンの長さ方向に対して斜めに配置されており、かつ、斜めに配置された部分のピッチＰ３は、Ｐ１＜Ｐ３＜Ｐ２であることを特徴とする半導体装置。
【請求項７】
前記第１の領域はメモリセルアレイが形成されている領域であり、前記第２の領域はメモリセル周辺回路が形成されている領域であることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第１の領域はNAND型フラッシュメモリのメモリセルアレイが形成されている領域であり、前記第２の領域はメモリセル周辺回路が形成されている領域であり、
前記第１の領域におけるライン＆スペースパターンのｎ本のラインパターンは、前記メモリセルアレイの単位ブロックをなす直列に接続された複数のメモリセルおよびそれを挟むように直列に接続された選択トランジスタのうちの前記複数のメモリセルの各ゲートに接続されていることを特徴とする請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にピッチの異なる配線を接続する領域における配線パターンに関するもので、例えばNAND型フラッシュメモリのメモリセルアレイ領域とメモリセル周辺回路領域との境界領域に適用されるものである。
【背景技術】
【０００２】
半導体メモリやマイクロプロセッサなどの半導体装置の製造には、光リソグラフィが用いられるのが一般的である。光リソグラフィとは、パターンを形成したパターン露光用マスクに光線を照射し、光学系を介して半導体基板上のフォトレジストに光線を投影し、フォトレジストを露光してマスクのパターンを半導体基板上へ転写する技術である。
【０００３】
半導体装置は、高集積化、低コスト化などを目的として微細化が進められているが、そのためには光リソグラフィにより形成されるパターンの微細化を実現することがまず必要である。
【０００４】
一般に、光リソグラフィにおける解像度Ｒと焦点深度ＤＯＦは、以下のレイリーの式で表される。
【０００５】
Ｒ＝ｋ１（λ／ＮＡ）
ＤＯＦ＝ｋ２（λ／ＮＡ２）
ここで、λ：光源の波長、ＮＡ：開口率、ｋ１、ｋ２：プロセス等による定数である。
【０００６】
上式より分かるように、微細なパターンを転写するには光源の波長を短くすることが有効である。露光装置の光源として、従来は波長365 ｎｍのｉ線が一般に用いられてきたが、さらに微細なパターンを形成するために、現在では波長２４８ｎｍのＫｒＦエキシマレーザが一般に使用される。
【０００７】
より微細化を進めるためには、より短波長の光源を用いること、ｋ１、ｋ２を小さくすること、開口率ＮＡを増加させること（高ＮＡ化）が必要となる。ここで、短波長の光源としては波長193 ｎｍのＡｒＦエキシマレーザが有望とされているものの、ＡｒＦエキシマレーザ用の光学系やフォトレジスト等を含めた開発が困難であり、未だ実用化には至っていない。また、ｋ１、ｋ２はレジストやプロセスの改良により小さくできるものの、一般には0.4 〜0.5 程度が限界となっている。また、高ＮＡ化に関しては、大面積を露光できる高ＮＡレンズの加工が困難であることから実用的ではない。しかも、実際の露光では焦点深度をある程度以上確保する必要があるが、前記レイリーの式より明らかなように、高ＮＡ化を進めると焦点深度が低下してしまうため、この点からも高ＮＡ化は困難である。
【０００８】
上述したように、波長、開口率、プロセスの改善だけでは解像度の向上に限界がある。そこで、解像度をさらに高める技術として、ハーフトーン位相シフトマスクを使用する方法や、マスクパターンの露光に際して変形照明を使用する方法など、いわゆる超解像技術が用いられるようになってきている。ここで、超解像技術について簡単に説明する。
【０００９】
ハーフトーン位相シフトマスクでは、ラインパターン部でも完全に光を遮断せずに、クロムなどの代わりに一般に透過係数 3〜10％の半透明な膜を形成して光を透過させ、しかも、透過光の位相を１８０度ずらすようにする。この時、ラインパターン部を透過する光とスペースパターン部を透過する光との間に生じる干渉により、ラインパターンとスペースパターンの境界における光強度分布が急峻になるようにして解像度を向上させるものである。これに対して、通常のマスクでは、ラインパターン部は、通常はフォトレジストが露光されないようにクロムなどで光を遮断するようになっている。
【００１０】
また、変形照明法では、光源の中心付近を遮光するアパーチャを設置することによって、斜め方向に入射する光のみをマスクに照射する。このような変形照明法を使用した場合、回折光の内の±１次光のどちらかは投影されず、残った一方の回折光が投影される。このような０次光と±１次光のいずれかの２つの光束を用いて結像させる方法により解像度を向上させることができる。これに対して、通常の照明方法では、光源よりマスクに照射された光は、０次光と回折により生じた±１次光の３つの光束が投影されることによって半導体基板上に光学像が結像される。
【００１１】
しかし、上述したような超解像技術は、周期的に配置された密なパターンに対しては非常に有効であるが、密なパターンと同時に疎なパターンを形成することが困難である。これに関して、例えば以下のような問題がある。
【００１２】
図１９は、半導体メモリの一般的なパターン配置を示している。
【００１３】
メモリセルアレイ領域1 を囲むように、メモリセルアレイを駆動する周辺回路領域2 が配置される。メモリセルアレイ領域1 のゲート線や金属配線などは、一般に単純なライン・アンド・スペース（ライン＆スペース）のような周期的に配置された密なパターンにより形成されるが、周辺回路領域2 のゲート線や金属配線は、メモリセルアレイ領域1 よりは疎なパターンにより形成されている。また、周辺回路領域2 におけるゲート線や金属配線は、ある程度の周期性はもつが、メモリセルアレイ領域1 よりも複雑なパターンになっている。そして、メモリセルアレイ領域1 のゲート線や金属配線は、そのままメモリセルアレイ領域1 の外に延び、接続領域3 を経て周辺回路領域2 のゲート線や金属配線に接続される。
【００１４】
しかし、このようなメモリセルアレイ領域1 と周辺回路領域2 との間の接続領域3 では、メモリセルアレイ領域1 内の微細なライン・アンド・スペースのパターンがそのまま延びてきている上にパターンの周期性が崩れているので、この接続領域3 における解像度や焦点深度が悪化し易い。その結果、所望通りのパターンが形成されず、配線の断線やショートの原因になる。
【００１５】
図２０は、図１９中のメモリセルアレイ領域1 と周辺回路領域2 とを接続する配線パターンが形成されたパターン露光用マスクを示す。
【００１６】
図中、メモリセルアレイ領域1 には、ライン幅Ｌ、ライン間スペースＳ、ピッチ（Ｌ＋Ｓ）の配線パターンが形成されており、周辺回路領域2 には、ピッチが２×（Ｌ＋Ｓ）の配線パターンが形成されており、接続領域3 にはメモリセルアレイ領域1 の例えば奇数番の配線パターンを周辺回路領域2 の配線パターンに接続するための配線パターンが形成されている。この場合、メモリセルアレイ領域1 の残り（偶数番）の各配線パターンは、一端が接続領域3 との境界線上で終端されている。また、接続領域3 の各配線パターンは、ライン幅が二段階に変化しており、それぞれの変化位置は同一線上に揃っている。
【００１７】
図２１は、図２０に示したパターン露光用マスクを用いて半導体基板上のレジストに露光した時に得られるレジストパターンをシミュレーションにより求めた結果を示す。ここで、レジストパターンは、光強度分布を求め、等強度の分布を示したものであり、レジストパターン中の３本の線は、配線寸法が狙い通りにできる光強度と、それより+/- 10％の光強度のそれぞれにおけるレジストのパターンを示す。
【００１８】
上記シミュレーションの計算の条件として、半導体基板上の配線のライン幅、ライン間スペースは共に半導体基板上で0.15μｍであり、光源は波長λ＝248 ｎｍのＫｒＦエキシマレーザ、開口率ＮＡ＝0.6 、コヒーレント係数σ＝0.75としており、光源の中央部分を覆う（面積比率で光源全体の３分の２を覆う）輪帯を使用した。また、パターン露光用マスクとして、透過率6 ％、位相を180度回転させるハーフトーン型位相シフトマスクを使用した。また、焦点深度が確保できているかどうか調べるために、最適フォーカスから0.4 μｍずらした条件で露光されていると仮定した。
【００１９】
しかし、図２１に示した３本のシミュレーション結果のうち、最もライン幅が細いもの、即ち、露光量が最適値より10％増加した場合に配線の断線が生じていることが分かる。即ち、実際の露光では露光量のばらつきやレジスト感度などに起因して配線の断線が発生する可能性があり、誤動作の原因となる。このように配線の周期性が途切れた部分で所望のパターンが形成されないのは、配線の終端部あるいは配線のライン幅が変化する部分で生じた回折光が隣接パターンに影響を及ぼしているからである。
【００２０】
上述したように超解像技術を用いることによってメモリセルアレイ領域における微細化が可能であっても、前述のようなメモリセルアレイ領域と周辺回路領域との間の配線の接続領域3 において所望通りのパターンを形成することが困難であり、場合によっては、この接続領域3 のパターン部分によりメモリセルアレイのピッチが制限され、半導体メモリのチップサイズの増大につながるという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
上記したように従来の半導体メモリは、露光装置の光源の波長以下のような微細なピッチでライン＆スペースの配線パターンが形成されているメモリセルアレイ領域と、それよりは大きいピッチで配線パターンが形成されている周辺回路領域との境界領域において、光リソグラフィを用いた配線パターン形成時の光の干渉などにより解像度や焦点深度が悪化し易く、所望通りのパターンが形成されず、配線の断線やショートが発生し易いという問題があった。
【００２２】
本発明は上記の問題点を解決するためになされたもので、露光装置の光源の波長以下のような微細なピッチＰでライン＆スペースの配線パターンが形成されている第１領域と、それよりは大きいピッチ（例えば２×Ｐ）で配線パターンが形成されている第２領域との境界領域における光リソグラフィを用いた配線パターン形成時の解像度や焦点深度の悪化を抑制し、ピッチの異なる配線を接続する領域における配線パターンの断線やショートを防止でき、高集積化が可能となる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明の第１の半導体装置は、半導体基板と、前記半導体基板上の第１の領域で、導電体からなる複数（ｎ）本のラインパターンがそれぞれライン間スペースＳを介して順に並ぶように形成された第１のライン＆スペースパターンと、前記半導体基板上の第２の領域で、導電体からなるｎ／２本のラインパターンがライン間スペースを介して繰り返すように形成された第２のライン＆スペースパターンと、前記半導体基板上の前記第１の領域と第２の領域との間に存在する第３の領域で、前記第１のライン＆スペースパターンのうちの１つ置きのｎ／２本のラインパターンと前記第２のライン＆スペースパターンの前記ｎ／２本のラインパターンに連なるｎ／２本の導電体からなるラインパターンが形成された第３のライン＆スペースパターンとを具備し、前記第１のライン＆スペースパターンのうちで前記第２のライン＆スペースパターンに連ならないｎ／２本の各ラインパターンは、前記第１の領域と第３の領域との境界位置、前記第３の領域と第２の領域との境界位置、第３の領域内のいずれかの位置で終端されていることを特徴とする。
【００２４】
本発明の第２の半導体装置は、半導体基板と、前記半導体基板上の第１の領域で、それぞれ導電体からなる複数（ｎ）本のラインパターンが第１のライン間スペースを介してピッチＰ１で順に並ぶように形成された第１、第２、第３、第４のライン＆スペースパターンと、前記半導体基板上の第２の領域で、それぞれ導電体からなるｎ本のラインパターンが第２のライン間スペースを介してＰ１より大きなピッチＰ２で繰り返すように形成された第５、第６のライン＆スペースパターンと、前記半導体基板上の前記第１の領域と第２の領域との間に存在する第３の領域で、前記第２のライン＆スペースパターンのｎ本の導電体からなるラインパターンと前記第５のライン＆スペースパターンのｎ本の導電体からなるラインパターンに連なるｎ本の導電体からなるラインパターンおよびライン間スペースが繰り返すように形成された第７のライン＆スペースパターン、ならびに、前記第３のライン＆スペースパターンのｎ本の導電体からなるラインパターンと前記第６のライン＆スペースパターンのｎ本の導電体からなるラインパターンに連なるｎ本の導電体からなるラインパターンおよびライン間スペースが繰り返すように形成された第８のライン＆スペースパターンとを具備し、前記第１のライン＆スペースパターンおよび第４のライン＆スペースパターンの各ラインパターンは前記第１の領域と第３の領域との境界位置および第３の領域内で終端されており、前記第７のライン＆スペースパターンおよび第８のライン＆スペースパターンの各ラインパターンの各一部は、前記第１の領域のパターンの長さ方向に対して斜めに配置されており、かつ、斜めに配置された部分のピッチＰ３は、Ｐ１＜Ｐ３＜Ｐ２であることを特徴とする。
【発明の効果】
【００２５】
本発明によれば、配線ピッチが異なる領域間の接続領域における光リソグラフィを用いた微細な配線パターンを形成する時の解像度や焦点深度の悪化を抑制し、配線パターンの断線やショートが発生する可能性を低減し、高集積化が可能となる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２７】
＜第１の実施の形態に係る半導体装置パターン露光用マスク＞
図１は、本発明の第１の実施の形態に係る半導体装置パターン露光用マスクに形成されているマスクパターンの一部を示す平面図である。図２は、図１のマスクパターンの一部を取り出して拡大して示している。
【００２８】
図１および図２に示すマスクパターンは、半導体メモリのパターン露光用マスクであり、11はメモリセルアレイ領域に対応する第１のマスク領域、12は周辺回路領域に対応する第２のマスク領域、13はメモリセルアレイ領域と周辺回路領域との境界領域（接続領域）に対応する第３のマスク領域を示している。そして、斜線部は遮光部（遮光体パターン）、白地部は透光部を示しており、それぞれ対応して半導体基板上にラインパターン、スペースパターンを転写するためのものである。
【００２９】
第１のマスク領域11には、第１のラインパターン111 、第２のラインパターン112 、第３のラインパターン113 および第４のラインパターン114 がそれぞれライン幅Ｌを有し、それぞれライン間スペースＳを介して順に並び（配線ピッチはＬ＋Ｓである）、かつ、これらのラインパターン111 〜114 が少なくとも２組以上周期的に繰り返すように配置された第１のライン＆スペースパターンが形成されている。
【００３０】
第２のマスク領域12には、それぞれライン幅Ｌ以上を有する第５のラインパターン121 および第６のラインパターン122 がライン間スペースＳ以上を介して並び（配線ピッチは、２×（Ｌ＋Ｓ）である）、かつ、これらのラインパターン121 、122 が少なくとも２組以上周期的に繰り返すように配置された第２のライン＆スペースパターンが形成されている。
【００３１】
前記第１のマスク領域11におけるラインパターン111 〜114 のうちの第１のラインパターン111 および第３のラインパターン113 の各一端側は、延長され、第３のマスク領域13における第７のラインパターン131 および第８のラインパターン132 を経て第２のマスク領域12における第５のラインパターン121 および第６のラインパターン122 に接続されている。
【００３２】
これに対して、前記第１のマスク領域11におけるラインパターン111 〜114 のうちの第２のラインパターン112 および第４のラインパターン114 の各一端側は、第３のマスク領域12において終端されている。この場合、第２のラインパターン112 は、第１のマスク領域11と第３のマスク領域13との境界位置で終端されており、第４のラインパターン114 は第３のマスク領域13と第２のマスク領域12との境界位置まで延長されて終端されている。
【００３３】
即ち、第３のマスク領域13には、第１のラインパターン111 と第５のラインパターン121 に連なる第７のラインパターン131 および第３のラインパターン113と第６のラインパターン122 に連なる第８のラインパターン132 が並び、かつ、上記第５、第６のラインパターンが少なくとも２組以上周期的に繰り返すように配置された第３のライン＆スペースパターンが形成されている。
【００３４】
なお、第１のマスク領域11の他端側にも、図１中に示した第３のマスク領域13および第２のマスク領域12と対称的に、図示しない第３のマスク領域および第２のマスク領域が存在している。そして、第１のマスク領域11における第１のラインパターン111 および第３のラインパターン113 の各他端側は、図示しない第３のマスク領域において終端されている。また、第１のマスク領域11における第２のラインパターン112 および第４のラインパターン114 の各他端側は、延長され、図示しない第３のマスク領域内を経て図示しない第２のマスク領域のラインパターンに接続されている。こうして、第１のマスク領域11の全てのラインパターン111 〜114 が第２のマスク領域へ接続されるようにしている。
【００３５】
さらに、第３のマスク領域13内において、第７のラインパターン131 は、長さ方向の途中でライン幅が段状に変化し、第１のラインパターン111 側よりも第５のラインパターン121 側の方がライン幅が段状に太くなるように形成されている。同様に、第８のラインパターン132 は、第３のマスク領域13内の長さ方向の途中でライン幅が段状に変化し、第３のラインパターン113 側よりも第６のラインパターン122 側の方がライン幅が段状に太くなるように形成されている。
【００３６】
第７のラインパターン131 および第８のラインパターン132 のライン幅が段状に変化する位置は、第３のマスク領域13と第１のマスク領域11との境界位置から長さ方向にＳ以上、かつ、第３のマスク領域13と第２のマスク領域12との境界位置から長さ方向にＬ以上の位置である。
【００３７】
本例では、第７のラインパターン131 の一部として、第１のラインパターン111 がそのライン幅のままで第３のマスク領域13内へパターン長さ方向へ距離Ｓの部分まで延びており、この距離Ｓの部分で第７のラインパターン131 のライン幅が広くなっている。同様に、第８のラインパターン132 の一部として、第３のラインパターン113 がそのライン幅のままで第３のマスク領域13内へパターン長さ方向へ距離Ｓの部分まで延びており、この距離Ｓの部分で第８のラインパターン132 のライン幅が広くなっている。
【００３８】
また、第７のラインパターン131 および第８のラインパターン132 と平行に、第１のマスク領域11における第４のラインパターン114 がそのライン幅Ｌのまま延びている。
【００３９】
ここで、上記した第１の実施の形態に係る半導体装置パターン露光用マスクの特徴を要約すると、（ａ）ラインパターンが遮光部により形成され、スペースパターンが透光部により形成されるマスク基板と、（ｂ）前記マスク基板上の第１の領域で、それぞれライン幅Ｌを有する第１、第２、第３、第４のラインパターンがそれぞれライン間スペースＳを介して順に並ぶように形成された第１のライン＆スペースパターンと、（ｃ）前記マスク基板上の第２の領域で、それぞれライン幅Ｌ以上を有する第５、第６のラインパターンがライン間スペースＳ以上を介して順に並ぶように形成された第２のライン＆スペースパターンと、（ｄ）前記マスク基板上の前記第１の領域と第２の領域との間に存在する第３の領域で、前記第１のラインパターンと前記第５のラインパターンに連なる遮光体からなる第７のラインパターンおよび前記第３のラインパターンと前記第６のラインパターンに連なる遮光体からなる第８のラインパターンが形成された第３のライン＆スペースパターンとを具備している。そして、（ｅ）前記第２のラインパターンは前記第１の領域と第３の領域との境界位置で終端されており、前記第４のラインパターンは前記第３の領域と第２の領域との境界位置まで延長されて終端されており、（ｆ）前記第７のラインパターンは、第３の領域内の長さ方向の途中でライン幅が変化し、前記第１のラインパターン側よりも前記第５のラインパターン側の方がライン幅が太くなるように形成されており、（ｇ）前記第８のラインパターンは、第３の領域内の長さ方向の途中でライン幅が変化し、前記第３のラインパターン側よりも前記第６のラインパターン側の方がライン幅が太くなるように形成されており、（ｈ）前記各ライン＆スペースパターンはそれぞれ対応する領域で少なくとも２組以上周期的に繰り返すように配置されている。
【００４０】
なお、第７のラインパターン131 および第８のラインパターン132 のライン幅が段状に変化する位置は、第３のマスク領域13と第１のマスク領域11との境界位置からＳより大きくても構わないが、余り大きくすると、パターンの占有面積が大きくなってしまい、製作しようとする半導体装置のコスト増加を招き、望ましくない。そこで、この部分の距離はＳとすることが適当である。
【００４１】
上述したマスクパターンにおいて、マスク上の最小スペースはＳであり、このマスク上の最小スペースＳは、ライン＆スペースパターンの最小スペースＳと合わせることが望ましい。その理由を以下に説明する。
【００４２】
マスクの製造工程において、ダストなどに起因してマスクのパターンが所望のものとは異なってしまう可能性がある。そこで、マスク上にパターンを形成した後、欠陥の有無を検査する必要がある。欠陥の検査は、レーザー顕微鏡など、光を用いた検査装置で行われるので、検査可能なパターンの大きさは、検査装置の光源の波長により制限される。欠陥検査を完全に行うためには、パターンの寸法をある程度大きい値にしておく必要がある。
【００４３】
メモリセルアレイ領域と周辺回路領域を同時に形成するためのマスクでは、一般に、あるマスク内に存在する最も寸法の小さいパターンは、メモリセルアレイ領域内のパターンに対応する。したがって、マスク内のあらゆるパターンの配線ライン幅および配線間スペースを、メモリセルアレイ領域の配線のライン幅と配線間スペースにそれぞれ合わせておけば、マスク内の欠陥の検査を完全に行うことができるようになる。
【００４４】
また、半導体メモリのゲート線や配線を形成した後に、前記マスクのライン間スペースに対応するパターン部分は後で層間絶縁膜で埋め込まれるが、この時、ゲート線間や配線間のスペースが小さ過ぎると、この部分に層間絶縁膜を埋め込むことができないおそれがある。すると、この部分に異物が残り、メモリの誤動作の原因となるおそれがある。このように層間絶縁膜の埋め込みを完全に行うためにも、ゲート線や配線のスペースはメモリセルアレイ領域の最小スペースに合わせておくことが望ましい。
【００４５】
なお、光リソグラフィでは、一般に縮小投影露光が用いられるので、マスクパターンの寸法は半導体基板上に形成されるレジストパターンの寸法の４倍あるいは５倍などの値となる。即ち、例えば0.15μｍのレジストパターンを形成するためのマスクの寸法は0.6 μｍや0.75μｍなどになる。以下、説明の簡単化のため、マスクパターンの寸法をレジストパターンと同じとして説明している。
【００４６】
＜第１の実施形態に係る半導体装置＞
図３は、図１のマスクパターンを使用して半導体装置上のフォトレジストに露光することにより得られるレジストパターンを光学シミュレーションにより求めた結果を示している。
【００４７】
ここで、前記マスクのラインパターンに対応するラインパターンのライン幅、ライン間スペースが共に半導体基板上で0.15μｍであり、光源の波長λ＝248 ｎｍのＫｒＦエキシマレーザ、開口率ＮＡ＝0.6 、コヒーレント係数σ＝0.75とし、光源の中央部分を光源全体の面積に対して３分の２程度覆う輪帯を適用し、遮光部には透過率6 ％、位相を180 度回転させるハーフトーン型位相シフトマスクを使用した場合について計算したものである。
【００４８】
また、実際の露光に際しては、露光装置のステージ高さのずれや、半導体基板の反りなどに起因する段差、基板上の段差などによるフォーカスのずれを考慮する必要があり、フォーカスのずれを0.4 μｍとして計算している。
【００４９】
以上の条件下で光学シミュレーションにより半導体基板上の光強度分布を求め、等強度の分布を図３に示したものであり、図中の３本の線は、配線寸法が狙い通りの0.15μｍになる光強度と、それより+/- 10％の光強度のそれぞれにおけるレジストのパターンを示す。
【００５０】
図３に示したレジストパターンは、図１のマスクパターンに対応して形成されており、配線の断線、ショートなどが見られず、また、ライン幅が極端に細い部分やスペースが極端に狭い部分も見られない。図２１に示した従来のレジストパターンと比較すると、配線の終端部や配線のライン幅が変化する部分同士の距離が適度に離れて配置されるので、そのような部分で生じる回折光の影響によって隣接する配線パターンに不具合が生じ難くなっていることが分かる。したがって、図１のマスクパターンを用いて実際に半導体基板上にパターン露光を行った場合にも、十分なプロセスマージンを確保でき、良好な配線パターンが得られるものと予想される。
【００５１】
ここで、図１のマスクパターンを用いて形成された第１の実施の形態に係る半導体装置のパターンの特徴を要約すると、（ａ）半導体基板上の第１の領域で、それぞれライン幅Ｌを有する導電体からなる第１、第２、第３、第４のラインパターンがそれぞれライン間スペースＳを介して順に並ぶように形成された第１のライン＆スペースパターンと、（ｂ）半導体基板上の第２の領域で、それぞれライン幅Ｌ以上を有する導電体からなる第５、第６のラインパターンがそれぞれライン間スペースＳ以上を介して順に並ぶように形成された第２のライン＆スペースパターンと、（ｃ）半導体基板上の前記第１の領域と第２の領域との間に存在する第３の領域で、前記第１のラインパターンと前記第５のラインパターンに連なる導電体からなる第７のラインパターンおよび前記第３のラインパターンと前記第６のラインパターンに連なる導電体からなる第８のラインパターンが形成された第３のライン＆スペースパターンとを具備している。そして、（ｄ）前記第２のラインパターンは前記第１の領域と第３の領域との境界位置で終端されており、前記第４のラインパターンは前記第３の領域と第２の領域との境界位置まで延長されて終端されており、（ｅ）前記第７のラインパターンは、第３の領域内の長さ方向の途中でライン幅が段状に変化し、前記第１のラインパターン側よりも前記第５のラインパターン側の方がライン幅が段状に太くなるように形成されており、（ｆ）前記第８のラインパターンは、第３の領域内の長さ方向の途中でライン幅が段状に変化し、前記第３のラインパターン側よりも前記第６のラインパターン側の方がライン幅が段状に太くなるように形成されており、（ｇ）前記各ライン＆スペースパターンはそれぞれ対応する領域で少なくとも２組以上周期的に繰り返すように配置されている。
【００５２】
＜第１の実施形態に係る半導体装置の製造方法＞
次に、図１のマスクを使用して半導体基板上のフォトレジストにパターンを転写し、配線パターンを形成する方法について簡単に説明する。
【００５３】
まず、半導体基板上に堆積された導電体膜（金属膜あるいは半導体膜）上にフォトレジストを塗布し、このフォトレジストに対して図１のマスクを用いて光リソグラフィによりパターン露光を行う。次に、露光後のフォトレジストの一部を剥離し、導電体膜の露出部をエッチング除去してパターニングを行う。この際、露光工程は、通常照明法を用いてもよいが、変形照明法を用いることも可能である。また、図１のマスクの各遮光部を位相を変化させる半透明な材料に変えたハーフトーン位相シフトマスクを使用することも可能である。
【００５４】
＜第１の実施形態に係るマスク、半導体装置およびその製造方法の変形例＞
第１の実施形態に係るマスクの変形例として、第１の実施形態に係るマスクにおけるライン＆スペースパターンにおける遮光部と透光部を逆にした反転マスクを構成してもよい。
【００５５】
次に、この反転マスクを使用して半導体基板上のフォトレジストにパターンを転写し、配線パターンを形成する方法について簡単に説明する。
【００５６】
まず、半導体基板上の絶縁膜上にフォトレジストを塗布し、このフォトレジストに対して前記反転マスクを用いて光リソグラフィによりパターン露光を行う。次に、前記露光後のフォトレジストの一部を剥離し、絶縁膜の露出部をエッチング除去して配線形成用の溝を形成する。この後、配線形成用の溝の内部に導電体を埋め込み形成する。この際、露光工程は、通常照明法を用いてもよいが、変形照明法を用いることも可能である。また、反転マスクの各遮光部を位相を変化させる半透明な材料に変えたハーフトーン位相シフトマスクを使用することも可能である。
【００５７】
＜第２の実施の形態に係るマスク＞
図４は、本発明の第２の実施の形態に係る半導体装置パターン露光用マスクに形成されているマスクパターンの一部を示す平面図である。図５は、図４のマスクパターンの一部を取り出して拡大して示している。
【００５８】
図４および図５に示すマスクパターンは、図１および図２を参照して前述した第１の実施の形態に係るマスクパターンと比べて、（１）第２のマスク領域12内において、第５のラインパターン121 の位置が図面の下方向へ少しシフトしており、結果として、第３のマスク領域13内において、第７のラインパターン131aが段状に屈曲している点、（２）第２のマスク領域12内において、第６のラインパターン122 の位置が図面の上方向（第５のラインパターン121 のシフト方向とは逆方向）へ少しシフトしており（第５のラインパターン121 との間隔はＳ以上）、結果として、第３のマスク領域13内において、第８のラインパターン132aが段状に屈曲している点が異なり、その他は同じであるので図１および図２中と同一符号を付している。
【００５９】
即ち、第３のマスク領域13において、第７のラインパターン131aは、長さ方向の途中でライン幅が段状に変化し、第１のラインパターン111 側よりも第５のラインパターン121a側の方がライン幅が段状に太くなるように形成されている。同様に、第８のラインパターン132aは、第３のマスク領域13内の長さ方向の途中でライン幅が段状に変化し、第３のラインパターン113 側よりも第６のラインパターン122a側の方がライン幅が段状に太くなるように形成されている。
【００６０】
上記第７のラインパターン131aおよび第８のラインパターン132aが屈曲する向きは、それぞれが互いに接近する方向になっている。また、屈曲している部分の配線のライン幅はＬである。この部分のライン幅はＬより大きくてもかまわないが、占有面積の増大につながるため望ましくなく、Ｌとすることが適当である。
【００６１】
また、上記第７のラインパターン131aおよび第８のラインパターン132aと平行に、第１のマスク領域11における第４のラインパターン114 がそのライン幅Ｌのまま延びている。上記第７のラインパターン131a、第８のラインパターン132aおよび第４のラインパターン114 のピッチは２×（Ｌ＋Ｓ）となっており、ライン間スペースはＳとなっているが、Ｓより大きくても構わない。
【００６２】
前記第７のラインパターン131aおよび第８のラインパターン132aのライン幅が段状に屈曲する位置は、第３のマスク領域13と第１のマスク領域11との境界位置から長さ方向に前記Ｓ以上、かつ、第３のマスク領域13と第２のマスク領域12との境界位置から長さ方向に前記Ｌ以上（本例ではＬ）の位置である。
【００６３】
本例では、第７のラインパターン131aおよび第８のラインパターン132aは、前記第１のラインパターン111 および第３のラインパターン113 がそのライン幅のままで第３のマスク領域13内へパターン長さ方向へ距離Ｓの部分まで延び、この部分でライン幅が広くなっている。
【００６４】
なお、上記第７のラインパターン131aおよび第８のラインパターン132aのライン幅が段状に屈曲する位置は、第３のマスク領域13と第１のマスク領域11との境界位置からＳより大きくても構わないが、余り大きくすると、パターンの占有面積が大きくなってしまい、製作しようとする半導体装置のコスト増加を招き、望ましくない。そこで、この部分の距離はＳとすることが適当である。
【００６５】
上述したマスクパターンにおいて、マスク上の最小スペースはＳであり、このマスク上の最小スペースＳは、ライン＆スペースパターンの最小スペースＳと合わせることが望ましい。その理由は第１の実施の形態で前述した通りである。
【００６６】
＜第２の実施形態に係る半導体装置＞
図６は、図４のマスクパターンを使用して半導体装置上のフォトレジストに露光することにより得られるレジストパターンを光学シミュレーションにより求めた結果を示している。このシミュレーションに際して、光源の条件などは第１の実施の形態と同様である。
【００６７】
図６に示すレジストパターンは、図４のマスクパターンに対応して形成されており、配線の断線、ショートなどが見られず、また、ライン幅が極端に細い部分やスペースが極端に狭い部分も見られない。したがって、実際に半導体基板上にパターン露光を行った場合にも、十分なプロセスマージンを確保でき、良好な配線パターンが得られるものと予想される。
【００６８】
なお、第２の実施形態に係る半導体装置の製法は、前述した第１の実施形態に準じて実施すればよく、また、図４のマスクパターンの反転マスクを使用して製造することも可能である。
【００６９】
＜第３の実施の形態に係るマスク＞
図７は、本発明の第３の実施の形態に係る半導体装置パターン露光用マスクに形成されているマスクパターンの一部を示す平面図である。図８は、図７のマスクパターンの一部を取り出して拡大して示している。
【００７０】
図７および図８に示すマスクパターンは、図４および図５を参照して前述した第２の実施の形態に係るマスクパターンと比べて、第４のラインパターン114 の終端位置が第７のラインパターン131aあるいは第８のラインパターン132aの屈曲部分よりもさらに第２の領域12に近づいている点が異なり、その他は同じであるので図１および図２中と同一符号を付している。
【００７１】
換言すれば、第４のラインパターン114 の終端位置は、第３の領域13と第２の領域12との境界位置であり、この境界位置から長さ方向にＬ以上の位置で第７のラインパターン131aおよび第８のラインパターン132aのライン幅方向の一端側が段状に屈曲しており、この屈曲位置からさらに長さ方向にＬの位置で第７のラインパターン131aおよび第８のラインパターン132aのライン幅方向の他端側が段状に屈曲している。
【００７２】
＜第３の実施形態に係る半導体装置＞
図９は、図７のマスクパターンを使用して半導体装置上のフォトレジストに露光することにより得られるレジストパターンを光学シミュレーションにより求めた結果を示している。このシミュレーションに際して、光源の条件などは第１の実施の形態と同様である。
【００７３】
図９に示すレジストパターンは、図７のマスクパターンに対応して形成されており、配線の断線、ショートなどが見られず、また、ライン幅が極端に細い部分やスペースが極端に狭い部分も見られない。したがって、実際に半導体基板上にパターン露光を行った場合にも、十分なプロセスマージンを確保でき、良好な配線パターンが得られるものと予想される。
【００７４】
しかも、図７のマスクを使用した場合には、第２の実施形態に係る図４のマスクを使用した場合と比べて、第４のラインパターン113 の終端部付近で生じた回折光と、マスクの第７のラインパターン131aの屈曲部付近および第８のラインパターン132aの屈曲部付近で生じた回折光との干渉を小さくすることができ、配線の断線やショートを防止する効果をさらに高めることができる。
【００７５】
なお、第３の実施形態に係る半導体装置の製法は、前述した第１の実施形態に準じて実施すればよく、また、図７のマスクパターンの反転マスクを使用して製造することも可能である。
【００７６】
＜第４の実施の形態に係るマスク＞
図１０は、本発明の第４の実施の形態に係る半導体装置パターン露光用マスクに形成されているマスクパターンの一部を示す平面図である。
【００７７】
図１０に示すマスクパターンは、図７および図８を参照して前述した第３の実施の形態に係るマスクパターンと比べて、第２の領域12における第５ラインパターン121bおよび第６のラインパターン122bのライン幅が第３の領域13と第２の領域12との境界位置およびその近傍で段状に変化し、第５ラインパターン121bおよび第６のラインパターン122bが互いに接近する方向に段状に太くなっている点が異なり、その他は同じであるので図１および図２中と同一符号を付している。
【００７８】
換言すれば、配線ピッチが２×（Ｌ＋Ｓ）のように大きい第５ラインパターン121bおよび第６のラインパターン122bのライン幅方向の一端側に補助パターンが付加されている。
【００７９】
＜第４の実施形態に係る半導体装置＞
図１１は、図１０のマスクパターンを使用して半導体装置上のフォトレジストに露光することにより得られるレジストパターンを光学シミュレーションにより求めた結果を示している。このシミュレーションに際して、光源の条件などは第１の実施の形態と同様である。
【００８０】
図１１に示すレジストパターンは、図１０のマスクパターンに対応して形成されており、配線の断線、ショートなどが見られず、また、ライン幅が極端に細い部分やスペースが極端に狭い部分も見られない。したがって、実際に半導体基板上にパターン露光を行った場合にも、十分なプロセスマージンを確保でき、良好な配線パターンが得られるものと予想される。
【００８１】
しかも、図１０のマスクを使用した場合には、第３の実施形態に係る図７のマスクを使用した場合と比べて、第２の領域12における第５ラインパターン121bおよび第６のラインパターン122bのライン幅が第３の領域13と第２の領域12との境界位置およびその近傍で段状に広くなっており、この近傍で生じた回折光と第４のラインパターン114 の終端部付近で生じた回折光の干渉を小さくすることができ、配線の断線やショートを防止する効果をさらに高めることができる。
【００８２】
なお、第４の実施形態に係る半導体装置の製法は、前述した第１の実施形態に準じて実施すればよく、また、図１０のマスクパターンの反転マスクを使用して製造することも可能である。
【００８３】
＜第１〜第４の実施の形態の変形例＞
第１〜第４の実施の形態においては、マスクの第１の領域11における第１のライン＆スペースパターンは、ライン幅Ｌ以上を有するラインパターンがそれぞれライン間スペースＳを介して順に並ぶように形成され、第２の領域12における第２のライン＆スペースパターンは、ライン幅Ｌ以上を有するラインパターンがそれぞれライン間スペースＳ以上を介して順に並ぶように形成されている場合を示した。
【００８４】
この第１〜第４の実施の形態の変形例として、第１のライン＆スペースパターンは、ラインパターンがピッチＰで順に並ぶように形成され、第２のライン＆スペースパターンは、ラインパターンがピッチ２×Ｐ以上で順に並ぶように形成された場合でも、第１〜第４の実施の形態とほぼ同様の効果が得られる。
【００８５】
また、この変形例に係るマスクパターンの反転マスクを使用して製造することも可能である。
【００８６】
＜第５の実施の形態に係るマスク＞
第５の実施の形態に係るマスクは、EEPROMの一種であるNAND型フラッシュメモリのパターン露光用マスクである。
【００８７】
ここで、NAND型フラッシュメモリについて簡単に説明する。不揮発性半導体記憶装置の一種であるEEPROMは、通常は、浮遊ゲートと制御ゲートが積層されたMOS 構造のメモリセル（EEPROMセル）を用いており、電気的に書き換え可能である。NAND型フラッシュメモリは、上記EEPROMセルを複数個直列接続したNANDセルのアレイを有するものであり、高集積化に向いている。
【００８８】
図１２は、NAND型フラッシュメモリのメモリセルアレイにおけるワード線方向に配列された２ブロック分を取り出して等価回路を示している。
【００８９】
８個のEEPROMセル101 〜108 、201 〜208 が直列に接続されてそれぞれNANDセルを構成しており、これらのNANDセルのドレイン側は、ドレイン側選択トランジスタ1D、2Dを介してビット線BL1 、BL2 に接続され、ソース側は、ソース側選択トランジスタ1S、2Sを介してソース線SLに接続されている。
【００９０】
上記ドレイン側選択トランジスタ１個、NANDセル１個、ソース側選択トランジスタ１個を組み合わせたものを１ブロックとする複数個のブロックによってメモリセルアレイが構成されている。なお、NANDセルを構成するEEPROMセルの個数は８個に限らず、４個、１６個、３２個などいくつでも構わない。
【００９１】
図１３は、NAND型フラッシュメモリのメモリセルアレイにおけるワード線方向に配列された３ブロック分を取り出して平面パターンを示している。
【００９２】
NANDセルの制御ゲート電極はワード線WL1 〜WL8 に接続されており、このワード線WL1 〜WL8 は隣接するNANDセルの制御ゲート電極に共通に接続されている。また、隣接するドレイン側選択トランジスタ1D、2Dのゲート電極は共通にドレイン側選択ゲート線SG(D) に接続され、隣接するソース側選択トランジスタ1S、2Sのゲート電極は共通にソース側選択ゲート線SG(S) に接続されている。
【００９３】
図１４は、本発明の第５の実施の形態に係る半導体装置パターン露光用マスクに形成されているマスクパターンの一部を示す平面図である。図１５は、図１４のマスクパターンの一部を取り出して拡大して示している。
【００９４】
図１４および図１５に示すマスクパターンにおいて、11はNAND型フラッシュメモリのメモリセルアレイ領域に対応する第１のマスク領域、12は周辺回路領域に対応する第２のマスク領域、13はメモリセルアレイ領域と周辺回路領域との境界領域（接続領域）に対応する第３のマスク領域を示している。そして、斜線部は遮光部（遮光体パターン）、白地部は透光部を示しており、それぞれ対応して半導体基板上にラインパターン、スペースパターンを転写するためのものである。
【００９５】
第１のマスク領域11には、それぞれライン幅Ｌを有する第１のラインパターン111 〜第８のラインパターン118 がそれぞれライン間スペースＳを介して順に並び（配線ピッチはＬ＋Ｓである）、かつ、上記ラインパターン111 〜118 が少なくとも２組以上周期的に繰り返すように配置された第１のライン＆スペースパターンが形成されている。この場合、上記ラインパターン111 〜118 は、NANDセルの８本のワード線WL1 〜WL8 に対応するものであり、このラインパターン111 〜118 の各組の相互間に前記NANDセルのドレイン側選択ゲート線SG(D) およびソース側選択ゲート線SG(S) に対応するラインパターン110 および119 が配置されて形成されている。上記ドレイン側選択ゲート線に対応するラインパターン110 の一端側は、そのライン幅のまま延長され、第３のマスク領域13内を経て第２のマスク領域12におけるラインパターン120 に接続されている。
【００９６】
第２のマスク領域12には、それぞれライン幅Ｌ以上を有する第９のラインパターン121 〜第１２のラインパターン124 がそれぞれライン間スペースＳ以上を介して並び（配線ピッチは、２×（Ｌ＋Ｓ）である）、かつ、上記ラインパターン121 〜124 が少なくとも２組以上周期的に繰り返すように配置された第２のライン＆スペースパターンが形成されている。この場合、上記ラインパターン121 〜124 の各組の相互間に前記ドレイン側選択ゲート線に対応するラインパターン120 が配置されている。
【００９７】
そして、第１のマスク領域11におけるラインパターン111 〜118 のうちの例えば偶数番目の第２、第４、第６、第８のラインパターン112 、114 、116 、118の各一端側は、延長され、第３のマスク領域13内を経て第２のマスク領域12におけるラインパターン121 〜124 に接続されている。
【００９８】
これに対して、第１のマスク領域11におけるラインパターン111 〜118 のうちの残りの奇数番目の第１、第３、第５、第７のラインパターン111 、113 、115 、117 の各一端側は、第３のマスク領域13において終端されている。この場合、第１のラインパターン111 は、第１のマスク領域11と第３のマスク領域13との境界位置で終端されており、第３のラインパターン113 および第７のラインパターン117 はそのライン幅のまま延長され、第３のマスク領域13の中間位置で終端されており、第５のラインパターン115 は第３のマスク領域13と第２のマスク領域12との境界位置までそのライン幅のまま延長されて終端されている。
【００９９】
換言すれば、第１のライン＆スペースパターンのうちで第２のライン＆スペースパターンに連ならない４本の各ラインパターン（第１、第３、第５、第７のラインパターン111 、113 、115 、117 ）は、第１の領域11と第３の領域13との境界位置、第３の領域13と第２の領域12との境界位置、第３の領域13内のいずれかの位置で終端され、かつ、第１のライン＆スペースパターンの配列の中央部に位置するほど終端位置が第２の領域12に近づいている。
【０１００】
即ち、第３のマスク領域13には、第２のラインパターン112 と第９のラインパターン121 に連なる第１３のラインパターン131 、第４のラインパターン114 と第１０のラインパターン122 に連なる第１４のラインパターン132 、第６のラインパターン116 と第１１のラインパターン123 に連なる第１５のラインパターン133 および第８のラインパターン118 と第１２のラインパターン124 に連なる第１６のラインパターン134 が並び、かつ、上記ラインパターン131 〜134 が少なくとも２組以上周期的に繰り返すように配置された第３のライン＆スペースパターンが形成されている。この場合、第１のマスク領域11における第３、第５、第７のラインパターン111 、113 、115 、117 は第３のマスク領域13内に延長されており、第３のマスク領域13内のラインパターンの配列順は、131 、113 、132 、115 、133 、117 、134 である。さらに、上記ラインパターン131 〜134 の各組の相互間に前記ドレイン側選択ゲート線に対応するラインパターン130 が配置されている。
【０１０１】
そして、上記ラインパターン131 〜134 は、第３の領域13内の長さ方向の途中でライン幅が段状に変化するとともに段状に屈曲し、第１のライン＆スペースパターン側よりも第２のライン＆スペースパターン側の方がライン幅が段状に太くなるように形成されており、かつ、ライン幅が段状に変化する位置は第３のライン＆スペースパターンの配列の中央部に位置するほど第２の領域12に近づいている。
【０１０２】
この場合、第１３のラインパターン131 が屈曲する向きは、第１のラインパターン111 に近付く方向になっており、屈曲部分の長さはＬ以上（パターンの占有面積を抑制する点からＬとすることが適当である）であり、そのライン幅方向の一端が段状に変化する位置は、第１のラインパターン111 の終端位置から長さ方向にＳ以上（パターンの占有面積を抑制する点からＳとすることが適当である）の位置である。
【０１０３】
また、第３のラインパターン113 の終端位置は、第１３のラインパターン131のライン幅方向の他端が段状に変化する位置から長さ方向にＳ以上（パターンの占有面積を抑制する点からＳとすることが適当である）の位置である。
【０１０４】
また、第１４のラインパターン132 が屈曲する向きは、第３のラインパターン113 に近付く方向になっており、屈曲部分の長さはＬ以上（パターンの占有面積を抑制する点からＬとすることが適当である）であり、そのライン幅方向の一端が段状に変化する位置は、第３のラインパターン113 の終端位置から長さ方向にＳ以上（パターンの占有面積を抑制する点からＳとすることが適当である）の位置である。
【０１０５】
また、第５のラインパターン115 の終端位置は、第１４のラインパターン132のライン幅方向の他端が段状に変化する位置から長さ方向にＬ以上（パターンの占有面積を抑制する点からＬとすることが適当である）の位置である。
【０１０６】
また、第１５のラインパターン133 が屈曲する向きは、第７のラインパターン117 に近付く方向になっており、屈曲部分の長さはＬ以上（パターンの占有面積を抑制する点からＬとすることが適当である）であり、そのライン幅方向の一端が段状に変化する位置は、第３のラインパターン113 の終端位置から長さ方向にＳ以上（パターンの占有面積を抑制する点からＳとすることが適当である）の位置である。つまり、第１５のラインパターン133 が屈曲する位置は第１４のラインパターン132 が屈曲する位置と同一線上である。
【０１０７】
また、第７のラインパターン117 の終端位置は、第１３のラインパターン131のライン幅方向の他端が段状に変化する位置から長さ方向にＳ以上（パターンの占有面積を抑制する点からＳとすることが適当である）の位置である。つまり、第７のラインパターン117 の終端位置は第３のラインパターン113 の終端位置と同一線上である。
【０１０８】
また、第１６のラインパターン134 が屈曲する向きは、第７のラインパターン117 から遠去かる方向になっており、そのライン幅方向の一端が段状に変化する位置は、第１のラインパターン111 の終端位置から長さ方向にＳ以上（パターンの占有面積を抑制する点からＳとすることが適当である）の位置であり、屈曲部分の長さはＬ以上（パターンの占有面積を抑制する点からＬとすることが適当である）である。つまり、第１６のラインパターン134 が屈曲する位置は第１３のラインパターン131 が屈曲する位置と同一線上である。
【０１０９】
上述したマスクパターンにおいて、マスク上の最小スペースはＳであり、このマスク上の最小スペースＳは、ライン＆スペースパターンの最小スペースＳと合わせることが望ましい。その理由は第１の実施の形態で前述した通りである。
【０１１０】
なお、第１のマスク領域11の他端側にも、図１中に示した第３のマスク領域13および第２のマスク領域12と対称的に、図示しない第３のマスク領域および第２のマスク領域が存在している。そして、第１のマスク領域11における第２、第４、第６、第８のラインパターン112 、114 、116 、118 の各他端側は、図示しない第３のマスク領域13において終端されている。
【０１１１】
また、第１のマスク領域11における第１、第３、第５、第７のラインパターン111 、113 、115 、117 の各他端側は、延長され、図示しない第３のマスク領域13内を経て図示しない第２のマスク領域12のラインパターンに接続されている。こうして、第１のマスク領域11の全てのラインパターンが第２のマスク領域へ接続される。
【０１１２】
＜第５の実施形態に係る半導体装置＞
図１６は、図１４のマスクパターンを使用してNAND型フラッシュメモリ上のフォトレジストに露光することにより得られるレジストパターンを光学シミュレーションにより求めた結果を示している。このシミュレーションに際して、光源の条件などは第１の実施の形態と同様である。
【０１１３】
図１６に示すレジストパターンは、図１４のマスクパターンに対応して形成されており、配線の断線、ショートなどが見られず、また、ライン幅が極端に細い部分やスペースが極端に狭い部分も見られない。したがって、実際に半導体基板上にパターン露光を行った場合にも、十分なプロセスマージンを確保でき、良好な配線パターンが得られるものと予想される。
【０１１４】
なお、第５の実施形態に係る半導体装置の製法は、前述した第１の実施形態に準じて実施すればよく、また、図１４のマスクパターンの反転マスクを使用して製造することも可能である。
【０１１５】
＜第６の実施の形態に係るマスク＞
図１７は、本発明の第６の実施の形態に係る半導体装置パターン露光用マスクに形成されているマスクパターンの一部を示す平面図である。
【０１１６】
図１７に示すマスクパターンは、NAND型フラッシュメモリのパターン露光用マスクであり、11はNAND型フラッシュメモリのメモリセルアレイにおける第１のマスク領域、12は周辺回路領域に対応する第２のマスク領域、13はメモリセルアレイ領域と周辺回路領域との境界領域（接続領域）に対応する第３のマスク領域を示している。
【０１１７】
NAND型フラッシュメモリのメモリセルアレイにおいては、図１２に示した等価回路を参照して前述したように、例えばドレイン側選択トランジスタ1D、８個のEEPROMセル101 〜108 が直列接続されてなるNANDセル、ソース側選択トランジスタ1Sを組み合わせたものを１ブロックとする複数個のブロックによってメモリセルアレイが構成されている。ここでは、ビット線方向に配列された４ブロック分に対応する領域を示している。
【０１１８】
第１のマスク領域11には、メモリセルアレイ領域の第１のブロック、第２のブロック、第３のブロック、第４のブロックの各NANDセルのワード線WL1 〜WL8 を形成するためのそれぞれ遮光体からなる８本のラインパターン111 〜118 がライン間スペースＳを介してピッチＰ1 で順に並ぶように形成された少なくとも４個（第１、第２、第３、第４）のライン＆スペースパターンが配置されている。
【０１１９】
第２のマスク領域12には、それぞれ遮光体からなる８本のラインパターン121〜128 がライン間スペースを介して２×Ｐ1 以上のピッチで繰り返すように形成された第５、第６のライン＆スペースパターンが配置されている。
【０１２０】
第３のマスク領域13には、第７のライン＆スペースパターンと第８のライン＆スペースパターンが繰り返すように配置されている。上記第７のライン＆スペースパターンは、第１のマスク領域11における第２のライン＆スペースパターンの８本のラインパターン111 〜118 と第２のマスク領域12における第５のライン＆スペースパターンの８本のラインパターン121 〜128 に連なるそれぞれ遮光体からなる８本のラインパターン131 〜138 およびライン間スペースパターンが繰り返すように形成されている。前記第８のライン＆スペースパターンは、第３のライン＆スペースパターンの８本のラインパターン111 〜118 と第６のライン＆スペースパターンの８本のラインパターン121 〜128 に連なるそれぞれ遮光体からなる８本のラインパターン131 〜138 およびライン間スペースパターンが繰り返すように形成されている。
【０１２１】
第１のマスク領域11における第１のライン＆スペースパターンおよび第４のライン＆スペースパターンの各ラインパターン111 〜118 は、第１の領域11と第３の領域13との境界位置で終端されている。
【０１２２】
第３のマスク領域13における第７のライン＆スペースパターンおよび第８のライン＆スペースパターンの各ラインパターン131 〜138 の各一部は、第１のマスク領域11のパターンの長さ方向に対して斜めに配置されており、かつ、斜めに配置された部分のピッチＰ2 は、第１のマスク領域11におけるラインパターン111〜118 のピッチＰ1 よりも大きく、第２のマスク領域12におけるラインパターン121 〜128 のピッチ２×Ｐ1 よりは小さくなっている。即ち、Ｐ1 ＜Ｐ2 ＜２×Ｐ1 である。
【０１２３】
そして、第１、第２、第３、第４のライン＆スペースパターンは、第１のマスク領域11で少なくとも２組以上周期的に繰り返すように配置され、第５、第６のライン＆スペースパターンは第２のマスク領域12で少なくとも２組以上周期的に繰り返すように配置され、第７、第８のライン＆スペースパターンは第３のマスク領域13で少なくとも２組以上周期的に繰り返すように配置されている。
【０１２４】
なお、第１のマスク領域11の他端側にも、図１７中に示した第３のマスク領域13および第２のマスク領域12と対称的に、図示しない第３のマスク領域および第２のマスク領域が存在している。そして、第１のマスク領域における第２、第３のライン＆スペース中のラインパターン111 〜118 （第２、第３のブロック内の各メモリセルのゲート線）の各他端側は、図示しない第３のマスク領域において終端されている。また、第１のマスク領域における第１、第４のライン＆スペース中のラインパターン111 〜118 （第１、第４のブロック内の各メモリセルのゲート線）の各他端側は、延長され、図示しない第３のマスク領域内を経て図示しない第２のマスク領域のラインパターンに接続されている。こうして、第１のマスク領域11の全てのラインパターン111 〜118 が第２のマスク領域へ接続されるようにしている。
【０１２５】
なお、図１７中、110 はNANDセルブロックのドレイン側選択ゲート線SG(D) に対応するラインパターンであり、119 はソース側選択ゲート線SG(S) に対応するラインパターンである。
【０１２６】
＜第６の実施形態に係る半導体装置＞
図１８は、図１７のマスクパターンを使用してNAND型フラッシュメモリ上のフォトレジストに露光することにより得られるレジストパターンを光学シミュレーションにより求めた結果を示している。このシミュレーションに際して、光源の条件などは第１の実施の形態と同様である。
【０１２７】
図１８に示すレジストパターンは、図１７のマスクパターンに対応して形成されており、配線の断線、ショートなどが見られず、また、ライン幅が極端に細い部分やスペースが極端に狭い部分も見られない。したがって、実際に半導体基板上にパターン露光を行った場合にも、十分なプロセスマージンを確保でき、良好な配線パターンが得られるものと予想される。
【０１２８】
なお、第６の実施形態に係る半導体装置の製法は、前述した第１の実施形態に準じて実施すればよく、また、図１７のマスクパターンの反転マスクを使用して製造することも可能である。
【図面の簡単な説明】
【０１２９】
【図１】本発明の第１の実施の形態に係る半導体装置パターン露光用マスクに形成されているマスクパターンの一部を示す平面図。
【図２】図１のマスクパターンの一部を取り出して拡大して示す平面図。
【図３】図１のマスクパターンを使用して半導体装置上のフォトレジストに露光することにより得られるレジストパターンを光学シミュレーションにより求めた結果を示す図。
【図４】本発明の第２の実施の形態に係る半導体装置パターン露光用マスクに形成されているマスクパターンの一部を示す平面図。
【図５】図４のマスクパターンの一部を取り出して拡大して示す平面図。
【図６】図４のマスクパターンを使用して半導体装置上のフォトレジストに露光することにより得られるレジストパターンを光学シミュレーションにより求めた結果を示す図。
【図７】本発明の第３の実施の形態に係る半導体装置パターン露光用マスクに形成されているマスクパターンの一部を示す平面図。
【図８】図７のマスクパターンの一部を取り出して拡大して示す平面図。
【図９】図７のマスクパターンを使用して半導体装置上のフォトレジストに露光することにより得られるレジストパターンを光学シミュレーションにより求めた結果を示す図。
【図１０】本発明の第４の実施の形態に係る半導体装置パターン露光用マスクに形成されているマスクパターンの一部を示す平面図。
【図１１】図１０のマスクパターンを使用して半導体装置上のフォトレジストに露光することにより得られるレジストパターンを光学シミュレーションにより求めた結果を示す図。
【図１２】本発明の第５の実施の形態を説明するためにNAND型フラッシュメモリのメモリセルアレイにおけるワード線方向に配列された２ブロック分を取り出して等価回路を示す図。
【図１３】図１２のNAND型フラッシュメモリのメモリセルアレイにおけるワード線方向に配列された３ブロック分を取り出して平面パターンを示す図。
【図１４】本発明の第５の実施の形態に係る半導体装置パターン露光用マスクに形成されているマスクパターンの一部を示す平面図。
【図１５】図１４のマスクパターンの一部を取り出して拡大して示す平面図。
【図１６】図１４のマスクパターンを使用してNAND型フラッシュメモリ上のフォトレジストに露光することにより得られるレジストパターンを光学シミュレーションにより求めた結果を示す図。
【図１７】本発明の第６の実施の形態に係る半導体装置パターン露光用マスクに形成されているマスクパターンの一部を示す平面図。
【図１８】図１７のマスクパターンを使用してNAND型フラッシュメモリ上のフォトレジストに露光することにより得られるレジストパターンを光学シミュレーションにより求めた結果を示す図。
【図１９】半導体メモリの一般的なパターン配置を示す図。
【図２０】図１９中のメモリセルアレイ領域と周辺回路領域とを接続する配線パターンが形成されたパターン露光用マスクを示す図。
【図２１】図２０に示した配線パターンが形成されたパターン露光用マスクを用いて半導体基板上のレジストに露光した時に得られるレジストパターンをシミュレーションにより求めた結果を示す図。
【符号の説明】
【０１３０】
11…第１のマスク領域、12…第２のマスク領域、13…第３のマスク領域、111 〜114 …第１〜第４のラインパターン、121 …第５のラインパターン、122 …第６のラインパターン、131 …第７のラインパターン、132 …第８のラインパターン、Ｌ…ライン幅、Ｓ…ライン間スペース。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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