(57)【要約】      （修正有）【課題】アクティブ領域の形状に起因する特性の変動を抑制した半導体装置を提供する。【解決手段】半導体基板のアクティブ領域を区画し、少なくとも一部が前記半導体基板中に設けられた素子分離２０と、前記アクティブ領域上に設けられたメモリセルトランジスタ及び選択トランジスタを含む半導体装置であって、前記メモリセルトランジスタは、前記アクティブ領域の少なくとも一部を含むように設けられたスリット２６により区画され、チャネル領域上にゲート絶縁膜２２を介して設けられた第１のゲート電極２４と、前記第１のゲート電極２４を覆い電極間絶縁膜２８を介して設けられた第２のゲート電極３２とを具備し、前記選択トランジスタは、前記アクティブ領域上にゲート絶縁膜２２を介して設けられ、配線に接続された第３のゲート電極２４Ｓと、前記第３のゲート電極２４Ｓ上に電極間絶縁膜２８を介して形成された第４のゲート電極３２とを具備する。【選択図】図３
2007294750.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板のアクティブ領域を区画し、少なくとも一部が前記半導体基板中に設けられた素子分離と、
前記アクティブ領域上に設けられたメモリセルトランジスタ及び選択トランジスタを含むメモリセルと
を具備する半導体装置であって、
前記メモリセルトランジスタは、
前記アクティブ領域の少なくとも一部を含むように設けられたスリットにより区画され、平坦な半導体基板表面からなるチャネル領域と、
前記チャネル領域上にゲート絶縁膜を介して設けられた第１のゲート電極と、
前記第１のゲート電極を覆い電極間絶縁膜を介して設けられた第２のゲート電極と
を具備し、
前記選択トランジスタは、
前記アクティブ領域上にゲート絶縁膜を介して設けられ、配線に接続された第３のゲート電極と、
前記第３のゲート電極上に電極間絶縁膜を介して形成された第４のゲート電極と
を具備することを特徴とする半導体装置。
【請求項２】
前記アクティブ領域上に第２のゲート絶縁膜を介して設けられた第５のゲート電極を具備する周辺トランジスタを含む周辺回路
をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記１つのスリットは、複数のメモリセルトランジスタのチャネル領域を同時に区画することを特徴とする請求項１若しくは２に記載の半導体装置。
【請求項４】
半導体基板上にシリコン酸化膜を介してマスク絶縁膜を形成する工程と、
前記マスク絶縁膜にアクティブ領域を区画する素子分離のパターンを形成する工程と、
前記マスク絶縁膜をマスクとして前記半導体基板に素子分離溝を形成する工程と、
前記素子分離溝を絶縁膜で埋めて素子分離を形成する工程と、
前記マスク絶縁膜及びシリコン酸化膜を除去して前記半導体基板のアクティブ領域を露出させる工程と、
前記アクティブ領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上を含む全面に第１の導電性膜を堆積する工程と、
メモリセルトランジスタを形成する前記アクティブ領域の少なくとも一部分を含むように前記第１の導電性膜、ゲート絶縁膜及び半導体基板にスリットを形成する工程と、
前記スリットの内面を含む全面に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上を含む全面に第２の導電性膜を堆積する工程と、
前記第２の導電性膜、電極間絶縁膜、第１の導電性膜及びゲート絶縁膜をパターニングして前記メモリセルトランジスタのゲート電極及び選択トランジスタのゲート電極を形成する工程と、
前記各トランジスタのゲート電極をマスクとしてドーパントをドープしてソース／ドレインを形成する工程と、
前記ソース／ドレインに電気的に接続する第１の配線を形成する工程と、
前記選択トランジスタの第１の導電性膜に電気的に接続する第２の配線を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
周辺回路を形成する領域の前記電極間絶縁膜、第１の導電性膜、及びゲート絶縁膜を除去して前記半導体基板のアクティブ領域を露出させる工程と、
前記周辺回路領域のアクティブ領域上に第２のゲート絶縁膜を形成する工程と、
前記周辺回路領域の全面に第２の導電性膜を堆積する工程と、
前記周辺回路領域の前記第２の導電性膜及び第２のゲート絶縁膜をパターニングして周辺トランジスタのゲート電極を形成する工程と
をさらに具備することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、平坦なアクティブ領域を含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置が微細化されると、アクティブ領域の微細な半導体基板表面形状が、半導体装置の特性に悪影響を及ぼすようになってきている。
【０００３】
アクティブ領域は、半導体基板表面を素子分離によって区画される。素子分離を、例えば、ＳＴＩ（Shallow Trench Isolation）又はＬＯＣＯＳ（Local Oxidation of Silicon）により形成した後で、素子分離を形成するために用いたマスク絶縁膜は、除去される。この素子分離形成及びマスク絶縁膜除去の際に、アクティブ領域の周囲に平坦でない部分が形成される。従来の半導体装置、例えば、フローティングゲート電極を有する不揮発性半導体記憶装置では、平坦でない表面を有するアクティブ領域上にゲート絶縁膜（トンネル絶縁膜）が形成され、フローティングゲート電極がアクティブ領域を覆い素子分離にかかるように形成されている（例えば、特許文献１参照）。
【０００４】
このようにして製造された半導体装置は、例えば、非特許文献１に示されているような断面形状を有する。ＳＴＩによって分離されたアクティブ領域を有する従来の不揮発性半導体装置の断面形状の例を図１に示す。アクティブ領域ＡＡの半導体基板１０表面は、全体が平坦でなく、両端付近でダレている。さらに、半導体基板１０より上に突き出しているＳＴＩ２０の側面部分は、エッチングにより後退して、半導体基板１０中の部分よりも幅が狭くなり、半導体基板１０と接する部分が落ち込んでいる。この上にゲート絶縁膜２２を介してフローティングゲート電極２４が形成されている。すなわち、フローティングゲート電極２４は、アクティブ領域の端部を覆って形成されているため、アクティブ領域ＡＡの端部近くに落ち込みがある断面形状を有する。このような形状を有する領域にＭＯＳトランジスタを形成すると、チャネル領域が平坦でないため、例えば、高電圧を印加するフローティングゲート電極２４への書き込み時にアクティブ領域の端部に電界集中が生じ、書き込み特性がばらつくという問題が発生する。
【特許文献１】特開２００４−４８０６４号公報
【非特許文献１】A. Fazio; “A 130nm Flash+Logic: Technology and Application”, IEEE NVSM Workshop, pp. 12-14, 2003.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、アクティブ領域の形状に起因する特性の変動を抑制した半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の１態様による半導体装置は、半導体基板と、前記半導体基板のアクティブ領域を区画し、少なくとも一部が前記半導体基板中に設けられた素子分離と、前記アクティブ領域上に設けられたメモリセルトランジスタ及び選択トランジスタを含むメモリセルとを具備する半導体装置であって、前記メモリセルトランジスタは、前記アクティブ領域の少なくとも一部を含むように設けられたスリットにより区画され、平坦な半導体基板表面からなるチャネル領域と、前記チャネル領域上にゲート絶縁膜を介して設けられた第１のゲート電極と、前記第１のゲート電極を覆い電極間絶縁膜を介して設けられた第２のゲート電極とを具備し、前記選択トランジスタは、前記アクティブ領域上にゲート絶縁膜を介して設けられ、配線に接続された第３のゲート電極と、前記第３のゲート電極上に電極間絶縁膜を介して形成された第４のゲート電極とを具備する。
【０００７】
本発明の他の１態様による半導体装置の製造方法は、半導体基板上にシリコン酸化膜を介してマスク絶縁膜を形成する工程と、前記マスク絶縁膜にアクティブ領域を区画する素子分離のパターンを形成する工程と、前記マスク絶縁膜をマスクとして前記半導体基板に素子分離溝を形成する工程と、前記素子分離溝を絶縁膜で埋めて素子分離を形成する工程と、前記マスク絶縁膜及びシリコン酸化膜を除去して前記半導体基板のアクティブ領域を露出させる工程と、前記アクティブ領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上を含む全面に第１の導電性膜を堆積する工程と、メモリセルトランジスタを形成する前記アクティブ領域の少なくとも一部分を含むように前記第１の導電性膜、ゲート絶縁膜及び半導体基板にスリットを形成する工程と、前記スリットの内面を含む全面に電極間絶縁膜を形成する工程と、前記電極間絶縁膜上を含む全面に第２の導電性膜を堆積する工程と、前記第２の導電性膜、電極間絶縁膜、第１の導電性膜及びゲート絶縁膜をパターニングして前記メモリセルトランジスタのゲート電極及び選択トランジスタのゲート電極を形成する工程と、前記各トランジスタのゲート電極をマスクとしてドーパントをドープしてソース／ドレインを形成する工程と、前記ソース／ドレインに電気的に接続する第１の配線を形成する工程と、前記選択トランジスタの第１の導電性膜に電気的に接続する第２の配線を形成する工程とを具備する。
【発明の効果】
【０００８】
本発明によれば、アクティブ領域の形状に起因する特性の変動を抑制した半導体装置が提供される。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。
【００１０】
本発明は、ＭＯＳトランジスタのチャネル領域内に素子分離形成時のアクティブ領域端部が含まれないように半導体装置を形成することにより、アクティブ領域の形状に起因する特性の変動を抑制した半導体装置及びその製造方法を開示する。
【００１１】
本発明は、例えば、フラッシュメモリ、ＥＥＰＲＯＭ等の不揮発性記憶装置、及びこれらの不揮発性記憶装置及び論理半導体装置を搭載した半導体装置及びその製造方法に適用することができる。ここでは、フラッシュメモリ及び周辺回路を含む半導体装置を例に、本発明の１実施形態を説明する。
【００１２】
本実施形態による半導体装置は、図２に示したようにフラッシュメモリセルトランジスタ（以降、セルトランジスタと呼ぶ）ＣＴと選択トランジスタＳＴとを含むメモリセル領域及び周辺トランジスタＰＴにより構成される周辺回路領域を含む。本実施形態による半導体装置の断面構造の一例を図３に示す。図３（ａ）は、図２に切断線Ａ−Ａで示した方向のセルトランジスタＣＴと選択トランジスタＳＴを含む断面図である。図３（ｂ）は、図２に切断線Ｂ−Ｂで示した図３（ａ）と直交する方向のセルトランジスタＣＴの断面図である。図３（ｃ）は、図２に切断線Ｃ−Ｃで示した周辺トランジスタＰＴの断面図である。図３（ｄ）は、図２に切断線Ｄ−Ｄで示した選択トランジスタのコンタクト部３４の断面図である。セルトランジスタＣＴは、図３（ａ）に示したようにフローティングゲート電極２４とコントロールゲート電極３２とを含む２層のゲート電極構造である。選択トランジスタＳＴは、特定のセルトランジスタＣＴを選択するために動作する。選択トランジスタＳＴは、図３（ａ）に示したようにセルトランジスタＣＴと同様の２層のゲート電極構造２４，３２を有するが、１層目のゲート電極２４ｓに直接電位が与えられる。周辺トランジスタＰＴは、図３（ｃ）に示したように１層のゲート電極構造３２ｐを有する。図３（ｂ）に示されたようにセルトランジスタＣＴのチャネル領域ＣＨのチャネル幅方向には、素子分離２０形成時のアクティブ領域ＡＡ端部が含まれていない。
【００１３】
このようにセルトランジスタＣＴを形成することによって、セルトランジスタＣＴの特性ばらつきを抑制することが可能になる。
【００１４】
次に、図４から図１０に示した工程断面図を参照して本実施形態による半導体装置の製造方法の一例を説明する。各図（ａ）、（ｂ）、（ｃ）は、図３（ａ）、（ｂ）、（ｃ）と同様にそれぞれ図２に示した、切断線Ａ−Ａに沿った方向のセルトランジスタＣＴと選択トランジスタＳＴを含む断面図、切断線Ｂ−Ｂに沿った方向の各図（ａ）と直交するセルトランジスタＣＴの断面図、及び切断線Ｃ−Ｃに沿った周辺トランジスタＰＴの断面図である。
【００１５】
（１）図４を参照して、半導体基板１０、例えば、シリコン基板に素子分離２０を形成する。
【００１６】
まず、半導体基板１０表面の全面に第１のシリコン酸化膜（ＳｉＯ２膜）１２を、例えば、熱酸化により形成する。第１のＳｉＯ２膜１２上にシリコン窒化膜（Ｓｉ３Ｎ４膜）１４を形成する。Ｓｉ３Ｎ４膜１４は、マスク絶縁膜であり、アクティブ領域ＡＡのパターン、すなわち、素子分離２０のネガパターンがリソグラフィ及びエッチングにより形成される。Ｓｉ３Ｎ４膜１４をマスクとして、異方性エッチング、例えば、ＲＩＥ（reactive ion etching）により半導体基板１０に素子分離用の溝２０ｔを形成する。必要に応じて素子分離溝２０ｔ表面のエッチングダメージを除去するために、素子分離溝２０ｔ表面に、第２のＳｉＯ２膜１６を、例えば、熱酸化により形成する。この時、図４（ｂ）に示されたように、アクティブ領域ＡＡの端部にシリコン酸化膜の食い込み、いわゆるバーズビークが形成され、半導体基板１０表面の角にダレが生じる。
【００１７】
その後、素子分離溝２０ｔ内部を含む全面に素子分離絶縁膜２０、例えば、ＣＶＤ（chemical vapor deposition）によるＳｉＯ２膜を厚く堆積し、例えば、Ｓｉ３Ｎ４膜１４をストッパとしてＣＭＰ（chemical mechanical polishing）により平坦化する。
【００１８】
このようにして、図４に示した素子分離２０を形成できる。
【００１９】
（２）次に、図５を参照して、半導体基板１０のアクティブ領域ＡＡ上に第１のゲート絶縁膜２２及びフローティングゲート電極２４を形成する。
【００２０】
素子分離２０を形成するためにマスクに使用したＳｉ３Ｎ４膜１４及び第１のＳｉＯ２膜１２を、例えば、ウェットエッチングにより除去する。このエッチングの際に素子分離絶縁膜２０は、後退して、図５（ｂ）、（ｃ）に示したように、アクティブ領域ＡＡに隣接する部分に落ち込みが発生する。
【００２１】
Ｓｉ３Ｎ４膜１４及び第１のＳｉＯ２膜１２を除去した後、アクティブ領域ＡＡに形成するセルトランジスタＣＴ、選択トランジスタＳＴ及び周辺トランジスタＰＴのしきい値が所望の値になるようにドーパント、例えば、ホウ素（Ｂ）をイオン注入する（図示せず）。そして、アクティブ領域ＡＡの半導体基板１０上に第１のゲート絶縁膜２２を、例えば、熱酸化により形成する。第１のゲート絶縁膜２２上の全面に第１の導電性膜２４を堆積する。第１の導電性膜２４は、後の工程で第１のゲート電極、すなわち、フローティングゲート電極ＦＧに加工される。第１の導電性膜２４としては、例えば、ＣＶＤにより堆積したポリシリコンを使用できる。ポリシリコンにドーパント、例えば、リン（Ｐ）をドープして寄生抵抗を下げる。
【００２２】
このようにして、図５の素子分離２０の一部が後退した構造上に第１の導電性膜２４が形成される。
【００２３】
（３）次に、図６を参照して、セルトランジスタＣＴを形成するためのスリット２６を設け、全面に電極間絶縁膜２８を形成する。
【００２４】
メモリセル領域内の第１の導電性膜２４をセルに分離するために、リソグラフィによりフォトレジスト膜（図示せず）に、例えば、スリット状の開口部を形成する。フォトレジスト膜をマスクとして、例えば、ＲＩＥにより異方性エッチングを行って第１の導電性膜２４、第１のゲート絶縁膜及び半導体基板１０を除去してスリット２６を形成する。スリット２６は、図６（ｂ）に示したように、スリット２６の少なくとも一部がアクティブ領域ＡＡ内に位置するように形成する。このスリット２６を形成するエッチングによりアクティブ領域ＡＡ端部のダレている半導体基板１０表面もエッチングされ、平坦な半導体基板１０表面だけがセルトランジスタのチャネル領域ＣＨとして残される。なお、スリット２６の形状は、例えば、複数のセルトランジスタＣＴを分離するために細長い長方形状又はホール状とすることができる。その後、フォトレジストを除去して、スリット２６内を含む全面に電極間絶縁膜２８を形成する。電極間絶縁膜２８として、例えば、ＳｉＯ２膜、Ｓｉ３Ｎ４膜、ＳｉＯ２膜からなる積層構造の、いわゆるＯＮＯ膜を使用することができる。
【００２５】
このようにして図６のセルトランジスタＣＴの平坦なチャネル領域ＣＨを形成できる。
【００２６】
（４）次に、図７を参照して、周辺回路領域の半導体基板１０を露出させ、第２のゲート絶縁膜３０を形成し、全面に第２の導電性膜３２を形成する。
【００２７】
周辺回路領域以外を覆うようにフォトレジスト（図示せず）を形成する。フォトレジストをマスクとして、周辺回路領域の電極間絶縁膜２８を、例えば、ＲＩＥによりエッチングし、第１の導電性膜２４を、例えば、ＣＤＥ（chemical dry etching）により等方性エッチングして除去する。さらに、第１のゲート絶縁膜２２を、例えば、フッ化アンモニウム（ＮＨ４Ｆ）等によりウェットエッチングして、半導体基板１０表面を露出する。
【００２８】
エッチングのマスクとして使用したフォトレジストを除去して、周辺回路領域の半導体基板１０表面に第２のゲート絶縁膜３０を、例えば、熱酸化により形成する。そして、メモリセル領域及び周辺領域の全面に第２の導電性膜３２を堆積する。第２の導電性膜３２は、第１の導電性膜２４と同様に、例えば、ＣＶＤで堆積したリン（Ｐ）ドープのポリシリコンを使用できる。
【００２９】
このようにして図７に示した、２層の導電性膜構造のメモリセル領域及び１層の導電性膜構造の周辺回路領域を形成できる。
【００３０】
（５）次に、図８を参照して、各トランジスタのゲート電極をパターニングし、さらに選択トランジスタのコンタクトを形成する。図８（ｄ）は、図２に示した切断線Ｄ−Ｄに沿った、選択トランジスタのコンタクト部の断面図である
メモリセル領域のセルトランジスタＣＴ及び選択トランジスタＳＴのゲート電極３２のパターンをリソグラフィによりフォトレジスト（図示せず）に形成する。この時、周辺領域は、フォトレジストで覆っておく。フォトレジストをマスクとして、メモリセル領域の第２の導電性膜３２、電極間絶縁膜２８及び第１の導電性膜２４を、例えば、ＲＩＥにより異方性エッチングして、図８（ａ）に示したようにセルトランジスタＣＴ及び選択トランジスタＳＴのゲート電極を形成する。すなわち、第１の導電性膜２４からなる第１のゲート電極２４及び第２の導電性膜３２からなる第２のゲート電極３２が形成される。セルトランジスタＣＴの第１のゲート電極２４は、フローティングゲート電極ＦＧとして機能し、第２のゲート電極３２は、コントロールゲート電極ＣＧとして機能する。
【００３１】
次に、同様にして、メモリセル領域をフォトレジストで覆い、周辺回路領域の第２の導電性膜３２を異方性エッチングして、周辺トランジスタＰＴのゲート電極３２ｐを形成する。この時、図８（ｄ）に示したように、選択トランジスタＳＴの第１のゲート電極２４ｓに電位を与えるために、第２の導電性膜３２をエッチングしてコンタクト部３４を開口し、コンタクト部３４底面の電極間絶縁膜２８を除去する。
【００３２】
このようにして、図８に示した各トランジスタＣＴ，ＳＴ，ＰＴのゲート電極及び選択トランジスタＳＴのコンタクト部３４を形成できる。
【００３３】
（６）次に、図９を参照して、メモリセル領域のセルトランジスタＣＴ，選択トランジスタＳＴ及び周辺回路領域の周辺トランジスタＰＴのゲート電極をマスクとしてドーパント、例えば、ヒ素（Ａｓ）をイオン注入してソース／ドレイン３６を形成する。全面に絶縁膜３８、例えば、Ｓｉ３Ｎ４膜をＣＶＤにより堆積し、異方性エッチングを、例えば、ＲＩＥで行って各ゲート電極の側面にサイドウォールスペーサ３８を形成する。
【００３４】
次に、全面にシリサイド用金属（図示せず）、例えば、コバルト（Ｃｏ）をスパッタリングにより堆積し、第１のアニールを行う。この時、金属膜とシリコンとが接触しているゲート電極３２上面及びソース／ドレイン３６表面でシリサイド反応が生じ、シリサイド４０が形成される。未反応の金属膜を除去した後、第１のアニールより高温で第２のアニールを行い、シリサイド４０を低抵抗化する。
【００３５】
このようにして、図９に示したように、各トランジスタが形成される。
【００３６】
（７）次に、図１０を参照して、全面を層間絶縁膜４２で覆い、例えば、ＣＭＰにより平坦化する。層間絶縁膜４２として、例えば、ＢＰＳＧ（Boron doped Phospho-Silicate Glass）又はＰＳＧ（Phospho-Silicate Glass）を使用することができる。セルトランジスタＣＴ、選択トランジスタＳＴ及び周辺トランジスタＰＴのソース／ドレイン３６のシリサイド４０に達するコンタクトホールをそれぞれ層間絶縁膜４２中に形成する。同時に、工程（５）で形成した選択トランジスタＳＴのコンタクト部３４に達するコンタクトホールを層間絶縁膜４２中に形成する。コンタクトホール内部を含む全面に、例えば、タングステン（Ｗ）をＣＶＤにより堆積する。表面に堆積したタングステンを、例えば、ＣＭＰにより除去してコンタクトプラグ４４を形成する。
【００３７】
次に、層間絶縁膜４２上の全面に配線用金属４６、例えば、アルミニウム（Ａｌ）をスパッタリングにより堆積し、リソグラフィ及びエッチングによりパターニングしてコンタクトプラグ４４に接続する配線４６を形成する。選択トランジスタＳＴの第１のゲート電極２４ｓに接続する配線４６ｓは、アレイ状に配置されたメモリセルの、例えば、数セル毎に第１のゲート電極２４ｓと並列に設けることができ、配線の寄生抵抗を下げることができる。
【００３８】
このようにして、図１０に示した本実施形態による半導体装置の構造を形成できる。
【００３９】
さらに、多層配線等の半導体装置に必要な工程を行って、本実施形態の半導体装置を完成する。
【００４０】
上記に説明してきたように本実施形態によれば、セルトランジスタのチャネル領域内に素子分離形成時のアクティブ領域端部が含まれない半導体装置及びその製造方法が提供される。これにより、チャネル領域の形状に起因する半導体装置の特性の変動を抑制することが可能になる。特にゲート絶縁膜に高電界を印加する、例えば、不揮発性半導体記憶装置の書き込み特性のばらつきを抑制することができる。
【００４１】
本実施形態による半導体記憶装置のドレイン電流−コントロールゲート電圧（Ｉ−Ｖ）特性の一例を図１１に示す。図１１において、実線は、本実施形態によるセルトランジスタの、破線は、従来構造のセルトランジスタのＩ−Ｖ特性である。従来構造のセルトランジスタに見られる低電圧領域のＩ−Ｖ特性のコブが、本発明により解消されることが示されている。
【００４２】
本発明は、上記の実施形態に限定されることなく種々の変形をして実施することができる。
【００４３】
上記の実施形態は、１個のセルトランジスタを１対のスリットで分離する場合を示したが、１対のスリットで複数のセルトランジスタを同時に分離するように変形できる。その一例として、２個のセルトランジスタを１対のスリットで分離する場合を図１２に示す。この変形例では、１ビットは上記の実施形態と同様に、１個のセルトランジスタと１個の選択トランジスタからなる。この２ビットをセルトランジスタ側のコンタクトを共有するように対称的に配置し、２個のセルトランジスタを１対のスリットで分離している。
【００４４】
上記の実施形態では、周辺回路は、１種類の周辺トランジスタから構成される場合を示したが、高耐圧トランジスタ及び低耐圧トランジスタを含む２種類以上の周辺トランジスタから構成されるように変形することが可能である。
【００４５】
以上説明してきたように、上記の実施形態は、フラッシュメモリを含む半導体装置を例に説明してきたが、本発明は、フラッシュメモリと同様に、フローティングゲート電極及びコントロールゲート電極を含むＥＥＰＲＯＭ、フローティングゲート電極の代わりに誘電体膜に電荷を蓄積するＭＯＮＯＳ型のＥＥＰＲＯＭ等の不揮発性記憶装置にも適用することが可能である。さらに、これらの不揮発性記憶装置を搭載した混載型の半導体装置にも適用することができる。
【００４６】
本発明は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、本発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。
【図面の簡単な説明】
【００４７】
【図１】図１は、従来技術による不揮発性半導体記憶装置の断面形状を説明するために示す図である。
【図２】図２は、本発明の１実施形態による半導体記憶装置を説明するために示す平面図の一例である。
【図３】図３は、本発明の１実施形態による半導体記憶装置の断面構造を説明するために示す断面図の一例であり、図３（ａ）は、図２の切断線Ａ−Ａに沿ったセルトランジスタ及び選択トランジスタを含む断面図であり、図３（ｂ）は、図２の切断線Ｂ−Ｂに沿った図３（ａ）と直交するセルトランジスタの断面図であり、図３（ｃ）は、図２の切断線Ｃ−Ｃに沿った周辺トランジスタの断面図であり、図３（ｄ）は、図２の切断線Ｄ−Ｄに沿った選択トランジスタのコンタクト部の断面図である。
【図４】図４は、本発明の１実施形態による半導体記憶装置の製造方法を説明するために示す工程断面図であり、図４（ａ）は、図２の切断線Ａ−Ａに沿った断面図であり、図４（ｂ）は、図２の切断線Ｂ−Ｂに沿った断面図であり、図４（ｃ）は、図２の切断線Ｃ−Ｃに沿った断面図である。
【図５】図５は、図４に続く半導体記憶装置の製造方法を説明するために示す工程断面図であり、図５（ａ）は、図２の切断線Ａ−Ａに沿った断面図であり、図５（ｂ）は、図２の切断線Ｂ−Ｂに沿った断面図であり、図５（ｃ）は、図２の切断線Ｃ−Ｃに沿った断面図である。
【図６】図６は、図５に続く半導体記憶装置の製造方法を説明するために示す工程断面図であり、図６（ａ）は、図２の切断線Ａ−Ａに沿った断面図であり、図６（ｂ）は、図２の切断線Ｂ−Ｂに沿った断面図であり、図６（ｃ）は、図２の切断線Ｃ−Ｃに沿った断面図である。
【図７】図７は、図６に続く半導体記憶装置の製造方法を説明するために示す工程断面図であり、図７（ａ）は、図２の切断線Ａ−Ａに沿った断面図であり、図７（ｂ）は、図２の切断線Ｂ−Ｂに沿った断面図であり、図７（ｃ）は、図２の切断線Ｃ−Ｃに沿った断面図である。
【図８】図８は、図７に続く半導体記憶装置の製造方法を説明するために示す工程断面図であり、図８（ａ）は、図２の切断線Ａ−Ａに沿った断面図であり、図８（ｂ）は、図２の切断線Ｂ−Ｂに沿った断面図であり、図８（ｃ）は、図２の切断線Ｃ−Ｃに沿った断面図であり、図８（ｄ）は、図２の切断線Ｄ−Ｄに沿った選択トランジスタのコンタクト部の断面図である。
【図９】図９は、図８に続く半導体記憶装置の製造方法を説明するために示す工程断面図であり、図９（ａ）は、図２の切断線Ａ−Ａに沿った断面図であり、図９（ｂ）は、図２の切断線Ｂ−Ｂに沿った断面図であり、図９（ｃ）は、図２の切断線Ｃ−Ｃに沿った断面図である。
【図１０】図１０は、図９に続く半導体記憶装置の製造方法を説明するために示す工程断面図であり、図１０（ａ）は、図２の切断線Ａ−Ａに沿った断面図であり、図１０（ｂ）は、図２の切断線Ｂ−Ｂに沿った断面図であり、図１０（ｃ）は、図２の切断線Ｃ−Ｃに沿った断面図であり、図１０（ｄ）は、図２の切断線Ｄ−Ｄに沿った選択トランジスタのコンタクト部の断面図である。
【図１１】図１１は、本発明の１実施形態による半導体記憶装置のドレイン電流−コントロールゲート電圧特性の一例を示す図である。
【図１２】図１２は、本発明の一変形例を説明するために示す図である。
【符号の説明】
【００４８】
１０…半導体基板，１２…第１のシリコン酸化膜，１４…シリコン窒化膜，１６…第２のシリコン酸化膜，２０…素子分離，２２…第１のゲート絶縁膜，２４…第１の導電性膜（フローティングゲート電極），２６…スリット，２８…電極間絶縁膜，３０…第２のゲート絶縁膜，３２…第２の導電性膜（コントロールゲート電極），３４…選択トランジスタのコンタクト部，３６…ソース／ドレイン，３８…サイドウォールスペーサ，４０…シリサイド，４２…層間絶縁膜，４４…コンタクトプラグ，４６…配線，ＣＴ…（メモリ）セルトランジスタ，ＳＴ…選択トランジスタ，ＰＴ…周辺トランジスタ，ＡＡ…アクティブ領域，ＣＨ…チャネル領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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