(57)【要約】【課題】  ビットラインコンタクト領域下部の半導体基板にイオンを注入するときゲートパターン等の間を感光膜の代わりに絶縁膜で埋め、これを食刻して食刻残留物なくビットラインコンタクト領域を露出することにより、セルトランジスタの漏洩電流を防止することができる半導体素子の製造方法を提供する。【解決手段】  本発明は半導体素子の製造方法に関し、特にビットラインコンタクト領域下部の半導体基板にイオンを注入するときゲートパターン等の間を感光膜の代わりに絶縁膜で埋め、これを食刻して食刻残留物なくビットラインコンタクト領域を露出することにより、セルトランジスタの漏洩電流を防止することができる技術である。【選択図】図５
2007201403.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）素子分離構造を備えた半導体基板上部にゲート電極とゲートハードマスク層パターンの積層構造でなるゲート構造物を形成する段階と、
（ｂ）前記ゲート構造物等を埋め込む絶縁膜を形成する段階と、
（ｃ）所定領域の前記絶縁膜を選択的に食刻してビットラインコンタクト領域の前記半導体基板を露出する段階と、
（ｄ）前記露出された半導体基板にセルハロ（Ｃ-ＨＡＬＯ）イオン注入工程を行う段階と、
（ｅ）前記絶縁膜を除去する段階と
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記ゲートハードマスク層と前記絶縁膜は、食刻選択比の差がある物質で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記ゲートハードマスク層パターンは窒化膜で形成し、前記絶縁膜は酸化膜で形成することを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記ゲートハードマスク層パターンは酸化膜で形成し、前記絶縁膜は窒化膜で形成することを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項５】
前記平坦化された絶縁膜の厚さは２０００〜５０００Åであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記（ｄ）段階は
（ｄ−１）前記ゲートハードマスク層パターンを露出するまで前記絶縁膜を平坦化する段階と、
（ｄ−２）全体表面上部に感光膜パターンを形成してビットラインコンタクト領域を画成する段階と、
（ｄ−３）前記感光膜パターンを食刻マスクに前記絶縁膜を食刻してビットラインコンタクト領域の前記半導体基板を露出する段階と、
（ｄ−４）前記感光膜パターンを除去する段階と
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記感光膜パターンに対する除去工程はＯ２プラズマを用いることを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記絶縁膜に対する食刻工程は、前記絶縁膜と前記ゲートハードマスク層パターンの食刻選択比を利用した湿式食刻法で行われることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記食刻工程は、フッ酸（ＨＦ）またはＢＯＥを利用することを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記（ｅ）段階は、フッ酸（ＨＦ）またはＢＯＥを利用した湿式食刻法で行われることを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法に関し、特にビットラインコンタクト領域下部の半導体基板にイオンを注入するときゲートパターン等の間を感光膜の代わりに絶縁膜で埋め、これを食刻して食刻残留物なくビットラインコンタクト領域を露出することにより、セルトランジスタの漏洩電流を防止することができる半導体素子の製造方法に関する。
【背景技術】
【０００２】
図６は、従来の技術に係る半導体素子の製造方法を示した断面図である。図６に示されているように、素子分離構造２０を備えた半導体基板１０にゲート絶縁膜３０を形成した後、全体表面上部にゲート導電層（図示省略）とゲートハードマスク層（図示省略）を形成する。次に、ゲートマスクでゲートハードマスク層とゲート導電層をパターニングし、ゲートハードマスク層パターン５５とゲート電極４５の積層構造でなるゲートパターン６０を形成する。以後、ゲートパターン６０等を埋め込む感光膜（図示省略）を塗布した後、ビットラインコンタクトマスク（図示省略）で感光膜を露光及び現像し、ビットラインコンタクト領域８５下部の半導体基板１０を露出する感光膜パターン８０を形成する。その次に、感光膜パターン８０をイオン注入マスクにビットラインコンタクト領域８５下部に露出された半導体基板１０に不純物イオンを注入する。
【０００３】
しかし、前述の従来の技術に係る半導体素子の製造方法において、半導体素子のデザインルールが縮小しながら、ビットラインコンタクト領域下部の半導体基板を露出する感光膜現像時、ゲートパターンの間の間隔が狭いのでビットラインコンタクト領域下部に感光膜残留物が残ることになる。従って、ビットラインコンタクト領域下部に残った残留物のために後続するイオン注入工程を妨害してセルトランジスタの漏洩電流を誘発するという問題がある。そして、他のマスク工程と別に感光膜の厚さとゲートパターン等の間に形成された感光膜も露光及び現像工程で除去しなければならないが、８０００Åの厚さ以上の過度な露光工程でもビットラインコンタクト領域下部のゲート側壁に感光膜は残ることになり、後続するイオン注入工程に対するマージンがないという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は前記のような問題点を解決するためのものであり、ビットラインコンタクト領域下部の半導体基板にイオンを注入するときゲートパターン等の間を感光膜の代わりに絶縁膜で埋め、これを食刻して食刻残留物なくビットラインコンタクト領域を露出することにより、セルトランジスタの漏洩電流を防止することができる半導体素子の製造方法を提供することにその目的がある。
【課題を解決するための手段】
【０００５】
請求項１記載の発明に係る半導体素子の製造方法は、
（ａ）素子分離構造を備えた半導体基板上部にゲート電極とゲートハードマスク層パターンの積層構造でなるゲート構造物を形成する段階と、
（ｂ）前記ゲート構造物等を埋め込む絶縁膜を形成する段階と、
（ｃ）所定領域の前記絶縁膜を選択的に食刻してビットラインコンタクト領域の前記半導体基板を露出する段階と、
（ｄ）前記露出された半導体基板にセルハロ（Ｃ-ＨＡＬＯ）イオン注入工程を行う段階と、
（ｅ）前記絶縁膜を除去する段階と
を含むことを特徴としている。
【０００６】
請求項２記載の発明は、請求項１に記載の半導体素子の製造方法において、
前記ゲートハードマスク層と前記絶縁膜は、食刻選択比の差がある物質で形成することを特徴としている。
【０００７】
請求項３記載の発明は、請求項２に記載の半導体素子の製造方法において、
前記ゲートハードマスク層パターンは窒化膜で形成し、前記絶縁膜は酸化膜で形成することを特徴としている。
【０００８】
請求項４記載の発明は、請求項２記載の半導体素子の製造方法において、
前記ゲートハードマスク層パターンは酸化膜で形成し、前記絶縁膜は窒化膜で形成することを特徴とする。
【０００９】
請求項５記載の発明は、請求項１に記載の半導体素子の製造方法において、
前記平坦化された絶縁膜の厚さは２０００〜５０００Åであることを特徴としている。
【００１０】
請求項６記載の発明は、請求項１に記載の半導体素子の製造方法において、
前記（ｄ）段階は
（ｄ−１）前記ゲートハードマスク層パターンを露出するまで前記絶縁膜を平坦化する段階と、
（ｄ−２）全体表面上部に感光膜パターンを形成してビットラインコンタクト領域を画成する段階と、
（ｄ−３）前記感光膜パターンを食刻マスクに前記絶縁膜を食刻してビットラインコンタクト領域の前記半導体基板を露出する段階と、
（ｄ−４）前記感光膜パターンを除去する段階と
を含むことを特徴としている。
【００１１】
請求項７記載の発明は、請求項６に記載の半導体素子の製造方法において、
前記感光膜パターンに対する除去工程はＯ２プラズマを用いることを特徴としている。
【００１２】
請求項８記載の発明は、請求項１に記載の半導体素子の製造方法において、
前記絶縁膜に対する食刻工程は、前記絶縁膜と前記ゲートハードマスク層パターンの食刻選択比を利用した湿式食刻法で行われることを特徴としている。
【００１３】
請求項９記載の発明は、請求項８記載の半導体素子の製造方法において、
前記食刻工程は、フッ酸（ＨＦ）またはＢＯＥを利用することを特徴としている。
【００１４】
請求項１０記載の発明は、請求項１に記載の半導体素子の製造方法において、
前記（ｅ）段階は、フッ酸（ＨＦ）またはＢＯＥを利用した湿式食刻法で行われることを特徴としている。
【発明の効果】
【００１５】
本発明に係る半導体素子の製造方法はセルハロ（Ｃ−ＨＡＬＯ）イオン注入工程のためゲートパターンを感光膜の代わりに絶縁膜で埋め、湿式食刻法でビットラインコンタクト領域の絶縁膜を完全に除去することにより、ビットラインコンタクト領域を露出するマスク工程を容易にすることができ、セルトランスタ漏洩電流を防止することができるという利点がある。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の属する技術分野において通常の知識を有する者が本発明の技術的思想を容易に実施することができる程度に詳しく説明するため、本発明の最も好ましい実施の形態を図を参照して説明する。
図１〜図５は、本発明の一つの実施の形態に係る半導体素子の製造方法を示した断面図である。
【００１７】
図１及び図２に示されているように、素子分離構造１２０を備えた半導体基板１１０上部にゲート絶縁膜１３０を形成した後、全体表面上部にゲート導電層１４０とゲートハードマスク層１５０を形成する。次に、ゲートマスク（図示省略）を食刻マスクにゲートハードマスク層１５０とゲート導電層１４０をパターニングし、ゲート電極１４５とゲートハードマスク層パターン１５５の積層構造でなるゲートパターン１６０を形成する。以後、ゲートパターン１６０を埋め込む絶縁膜１７０を形成した後、ゲートハードマスク層パターン１５５を露出するまで絶縁膜１７０を平坦化食刻する。ここで、絶縁膜１７０の厚さは２０００〜５０００Aであるのが好ましい。さらに、ゲートハードマスク層１５０が窒化膜で形成されると、絶縁膜１７０は酸化膜で形成されるのが好ましい。一方、本発明の他の実施の形態によれば、ゲートハードマスク層１５０が酸化膜で形成されると、絶縁膜１７０は窒化膜で形成されるのが好ましい。
【００１８】
図３及び図４に示されているように、全体表面上部に感光膜（図示省略）を形成した後、ビットラインコンタクトマスク（図示省略）で感光膜を露光及び現像し、ビットラインコンタクト領域１８５を画成する感光膜パターン１８０を形成する。次に、感光膜パターン１８０下部に露出されたビットラインコンタクト領域１８５の絶縁膜１７０を除去してビットラインコンタクト領域１８５のゲート絶縁膜１３０を露出する。以後、感光膜パターン１８０とゲートパターン１６０をイオン注入マスクにセルハロ（Ｃ−ＨＡＬＯ）イオン注入工程を実施して露出されたゲート絶縁膜１３０下部の半導体基板１１０にイオン注入領域（図示省略）を形成する。ここで、ビットラインコンタクト領域１８５の絶縁膜１７０に対する除去工程は絶縁膜１７０とゲートハードマスク層パターン１５５の食刻選択比を利用して行うものの、フッ酸（ＨＦ）またはＢＯＥ（Buffered Oxide Echant）を利用した湿式食刻法で行われるのが好ましい。図５に示されているように、感光膜パターン１８０を除去した後、絶縁膜１７０を湿式食刻法で全て除去する。ここで、感光膜パターン１８０に対する除去工程はＯ２プラズマを用いるのが好ましく、残った絶縁膜１７０に対する除去工程はフッ酸（ＨＦ）またはＢＯＥを利用して行われるのが好ましい。
【００１９】
以後の工程はＬＤＤ領域の形成、ゲート側壁絶縁膜の形成、Ｓ／Ｄ領域の形成、コンタクトプラグの形成、ビットラインコンタクト及びビットラインの形成、キャパシタコンタクト及びキャパシタの形成、金属配線コンタクト及び金属配線の形成のような一般的なトランジスタ製造工程を行い半導体素子を完成する。
【００２０】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態に係る半導体素子の製造方法を示した断面図である。
【図２】本発明の実施の形態に係る半導体素子の製造方法を示した断面図である。
【図３】本発明の実施の形態に係る半導体素子の製造方法を示した断面図である。
【図４】本発明の実施の形態に係る半導体素子の製造方法を示した断面図である。
【図５】本発明の実施の形態に係る半導体素子の製造方法を示した断面図である。
【図６】従来の技術に係る半導体素子の製造方法を示した断面図である。
【符号の説明】
【００２２】
１１０      半導体基板
１２０      素子分離構造
１３０      ゲート絶縁膜
１４０      ゲート導電層
１４５      ゲート電極
１５０      ゲートハードマスク層
１５５      ゲートハードマスク層パターン
１６０      ゲートパターン
１７０      絶縁膜
１８０      感光膜パターン
１８５      ビットラインコンタクト領域
【図１】
2007201403.tif 000003
【図２】
2007201403.tif 000004
【図３】
2007201403.tif 000005
【図４】
2007201403.tif 000006
【図５】
2007201403.tif 000007
【図６】
2007201403.tif 000008