(57)【要約】      （修正有）【課題】  製造工数の低減を図った表示装置の製造方法を提供する。【解決手段】  ゲート電極は、第１のゲート電極と、前記第１のゲート電極に重畳し前記第１のゲート電極よりもチャネル方向の寸法が小さい第２のゲート電極とを有し、前記半導体層は、前記第２のゲート電極と重畳するチャネル領域と、前記第１のゲート電極と重畳し前記第２のゲート電極よりも外側に形成された第１の不純物領域と、前記ゲート電極よりも外側に形成された第２の不純物領域と、前記ゲート電極および前記第２の不純物領域よりも外側に形成された導電性の第３の不純物領域とを有し、前記第１の不純物領域に対しては前記第１のゲート電極を介して、前記第２の不純物領域に対しては不純物濃度の深さ方向のピーク位置が前記半導体層よりも下層に位置するように、前記第１および第２の不純物領域の両方に不純物の打ち込みを一括で行う。【選択図】    図１
2007142082.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、前記半導体層よりも上層に形成されたゲート電極と、前記半導体層と前記ゲート電極との間に形成されたゲート絶縁膜とを有し、
前記ゲート電極は、第１のゲート電極と、前記第１のゲート電極に重畳し前記第１のゲート電極よりもチャネル方向の寸法が小さい第２のゲート電極とを有し、
前記半導体層は、前記第２のゲート電極と重畳するチャネル領域と、前記第１のゲート電極と重畳し前記第２のゲート電極よりも外側に形成された第１の不純物領域と、前記ゲート電極よりも外側に形成された第２の不純物領域と、前記ゲート電極および前記第２の不純物領域よりも外側に形成された導電性の第３の不純物領域とを有し、
前記第１の不純物領域と前記第２の不純物領域と第３の不純物領域はそれぞれ同じ導電型であり、
前記第１の不純物領域の不純物濃度は前記第３の不純物領域の不純物濃度よりも低く、前記第２の不純物領域の不純物濃度は前記第１の不純物領域の不純物濃度よりも低い薄膜トランジスタを備えた表示装置の製造方法であって、
前記第１の不純物領域に対しては前記第１のゲート電極を介して、前記第２の不純物領域に対しては不純物濃度の深さ方向のピーク位置が前記半導体層よりも下層に位置するように、前記第１および第２の不純物領域の両方に不純物の打ち込みを一括で行うことにより、前記第２の不純物領域の不純物濃度を前記第１の不純物領域の不純物濃度よりも低くすることを特徴とする表示装置の製造方法。
【請求項２】
半導体層と、前記半導体層よりも上層に形成されたゲート電極と、前記半導体層と前記ゲート電極との間に形成されたゲート絶縁膜とを有する薄膜トランジスタを備えた表示装置であって、
前記ゲート電極は、第１のゲート電極と、前記第１のゲート電極に重畳し前記第１のゲート電極よりもチャネル方向の寸法が小さい第２のゲート電極とを有し、
前記半導体層は、前記第２のゲート電極と重畳するチャネル領域と、前記第１のゲート電極と重畳し前記第２のゲート電極よりも外側に形成された第１の不純物領域と、前記ゲート電極よりも外側に形成された第２の不純物領域と、前記ゲート電極および前記第２の不純物領域よりも外側に形成された導電性の第３の不純物領域とを有し、
前記第１の不純物領域と前記第２の不純物領域と第３の不純物領域はそれぞれ同じ導電型であり、
前記第１の不純物領域の不純物濃度は前記第３の不純物領域の不純物濃度よりも低く、前記第２の不純物領域の不純物濃度は前記第１の不純物領域の不純物濃度よりも低く、
前記第２の不純物領域の不純物は、不純物濃度の深さ方向のピーク位置が前記半導体層よりも下層に位置することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、たとえば液晶表示装置あるいは有機ＥＬ表示装置等の表示装置およびその製造方法に関する。
【背景技術】
【０００２】
この種の表示装置は、その各画素内に、そしてこれら画素の集合で構成される表示部の外方に各画素を駆動させるために備えられる回路部内にスイッチング素子を有する。
【０００３】
このスイッチング素子としては、多結晶シリコン層を半導体層とする薄膜トランジスタを用いたものがあり、この場合、前記回路部は表示部の基板として用いられる同一の基板に形成されるとともに、該回路部内に形成される薄膜トランジスタは画素内のそれと並行して製造されるのが通常となる。
【０００４】
一方、多結晶シリコン層を半導体層とする薄膜トランジスタは、その特性の向上を図ったものとして、たとえばＬＤＤ（Lightly  Doped  Drain）構造、あるいはＧＯＬＤ（Gate  Overlapped  LDD）構造と称されるものが知られている。
【０００５】
なお、以下の説明において、多結晶シリコン層にドープされる不純物の型とその濃度が説明上において重要となるが、不純物の型の一つをｎ（他にｐも存在する）で示し、さらにその濃度の程度を（−）あるいは（＋）で示している。（−）の場合濃度が比較的低く、（＋）の場合濃度が比較的高いことを表している。また、（−−）は濃度が（−）の場合よりも低くなっていることを表している。ここで、これら符号で示す濃度は他の濃度との比較による相対的なものであり、たとえば（ｎ−）で示される濃度が常にその値を維持することを意味するのではなく、たとえば（ｎ−−）の場合と比較した場合に濃度が高くｎの場合と比較した場合に濃度が低いという意味で用いられていると理解されたい。
【０００６】
ＬＤＤ構造の薄膜トランジスタは、そのゲート電極の側壁であるサイドウォールを利用してドレイン端部に低濃度の不純物領域（ｎ−）を設け、ドレイン接合の不純物濃度に傾斜を持たせることによりドレイン近傍の電界集中を緩和させたものである。薄膜トランジスタを連続駆動させると移動度やいわゆるオン電流の低下及びオフ電流の増加等の劣化の現象が観測され、この現象はドレイン近傍の高電界により発生するホットキャリアが原因するからである。
【０００７】
また、ＧＯＬＤ構造の薄膜トランジスタは、前記不純物領域（ｎ−）に相当する領域をゲート電極の端部にオーバーラップさせて形成させ、いわゆるホットキャリア抑制効果を抑制させたものである。ＬＤＤ構造の場合、ドレイン耐圧は向上するが、前記不純物領域（ｎ−）の抵抗が大きいため、ドレイン電流が減少するとともに、前記不純物領域（ｎ−）に高電界領域が存在し、そこで衝突電離が最大になり、ホットエレクトロンが前記不純物領域（ｎ−）上のゲート絶縁膜に注入され、前記不純物領域（ｎ−）が空乏化し、さらに抵抗が増加することになるからである。
【０００８】
ＬＤＤ構造は、オフ電流の抑制効果は高いが、ドレイン近傍の電界緩和によるホットキャリア抑制効果は小さいという難点があり、ＧＯＬＤ構造は、ＬＤＤ構造に比べホットキャリア抑制効果は大きいが、オフ電流が大きくなるという難点を有する。
【０００９】
このため、上述した表示装置を構成する場合、各画素における薄膜トランジスタとしてはＬＤＤ構造のものを用いるのが好ましく、回路部における薄膜トランジスタとしてはＧＯＬＤ構造のものを用いるのが好ましくなる。
【００１０】
この場合、表示部と回路部においてそれぞれ異なる構造の薄膜トランジスタを形成することを余儀なくされ、製造の工程を煩雑化させてしまうことから、それらの特徴を併せ持つ新たな構造の薄膜トランジスタが考案され、それらが下記特許文献に開示されている。
【００１１】
すなわち、この薄膜トランジスタは、そのゲート電極が、第１のゲート電極と、この第１のゲート電極に重畳しこの第１のゲート電極よりもチャネル方向の寸法が小さい第２のゲート電極とを備え、その半導体層は、第２のゲート電極と重畳するチャネル領域と、第１のゲート電極と重畳し第２のゲート電極よりも外側に形成された第１の不純物領域と、ゲート電極よりも外側に形成された第２の不純物領域と、ゲート電極および第２の不純物領域よりも外側に形成された導電性の第３の不純物領域とを備え、第１の不純物領域と第２の不純物領域と第３の不純物領域はそれぞれ同じ導電型であるとともに、第１の不純物領域の不純物濃度は第３の不純物領域の不純物濃度よりも低く、第２の不純物領域の不純物濃度は第１の不純物領域の不純物濃度よりも低く形成された構成からなるものである。
【００１２】
このような構成は、各不純物領域がたとえばｎ型の場合、半導体層内において、第１のゲート電極の直下から外方に（ｎ−）、（ｎ−−）、（ｎ＋）の各層を有して構成される（下記特許文献１参照）。
【００１３】
なお、上記の薄膜トランジスタの構成に類似したものとして下記特許文献２に示すものもあるが、対応する第２の不純物領域の不純物濃度が第１の不純物領域の不純物濃度よりも高く形成されており、本願の対象とする薄膜トランジスタとは異なった構成となっている。
【００１４】
すなわち、特許文献２に示す薄膜トランジスタは、各不純物領域がたとえばｎ型の場合、半導体層内において、第１のゲート電極の直下から外方に（ｎ−）、（ｎ）、（ｎ＋）の各層を有して構成されている。
【００１５】
【特許文献１】特開２００２−１９０４７９号公報
【特許文献２】特開２００１−９４１１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記特許文献１に示された構成の薄膜トランジスタは、その製造にあってその工数が増大してしまうという不都合が生じたものとなっている。
【００１７】
すなわち、上記特許文献１の場合、多結晶シリコン層において、上層のゲート電極の直下から外方に（ｎ−）、（ｎ−−）、（ｎ＋）の各層を形成するのに、２回のフォトマスク工程と３回のインプラを要するようになっている。
【００１８】
また、この場合においてフォトマスク工程を上記回数に抑えるためにいわゆる裏面露光の手法を採用したものとなっており、その裏面露光の工程において特別の装置を有するという不都合も生じる。
【００１９】
本発明は、このような事情に基づいてなされたもので、その目的は、製造工数の低減を図った表示装置の製造方法を提供するにある。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００２１】
（１）本発明による表示装置の製造方法は、たとえば、半導体層と、前記半導体層よりも上層に形成されたゲート電極と、前記半導体層と前記ゲート電極との間に形成されたゲート絶縁膜とを有し、
前記ゲート電極は、第１のゲート電極と、前記第１のゲート電極に重畳し前記第１のゲート電極よりもチャネル方向の寸法が小さい第２のゲート電極とを有し、
前記半導体層は、前記第２のゲート電極と重畳するチャネル領域と、前記第１のゲート電極と重畳し前記第２のゲート電極よりも外側に形成された第１の不純物領域と、前記ゲート電極よりも外側に形成された第２の不純物領域と、前記ゲート電極および前記第２の不純物領域よりも外側に形成された導電性の第３の不純物領域とを有し、
前記第１の不純物領域と前記第２の不純物領域と第３の不純物領域はそれぞれ同じ導電型であり、
前記第１の不純物領域の不純物濃度は前記第３の不純物領域の不純物濃度よりも低く、前記第２の不純物領域の不純物濃度は前記第１の不純物領域の不純物濃度よりも低い薄膜トランジスタを備えた表示装置の製造方法であって、
前記第１の不純物領域に対しては前記第１のゲート電極を介して、前記第２の不純物領域に対しては不純物濃度の深さ方向のピーク位置が前記半導体層よりも下層に位置するように、前記第１および第２の不純物領域の両方に不純物の打ち込みを一括で行うことにより、前記第２の不純物領域の不純物濃度を前記第１の不純物領域の不純物濃度よりも低くすることを特徴とする。
【００２２】
（２）本発明による表示装置は、たとえば、半導体層と、前記半導体層よりも上層に形成されたゲート電極と、前記半導体層と前記ゲート電極との間に形成されたゲート絶縁膜とを有する薄膜トランジスタを備えた表示装置であって、
前記ゲート電極は、第１のゲート電極と、前記第１のゲート電極に重畳し前記第１のゲート電極よりもチャネル方向の寸法が小さい第２のゲート電極とを有し、
前記半導体層は、前記第２のゲート電極と重畳するチャネル領域と、前記第１のゲート電極と重畳し前記第２のゲート電極よりも外側に形成された第１の不純物領域と、前記ゲート電極よりも外側に形成された第２の不純物領域と、前記ゲート電極および前記第２の不純物領域よりも外側に形成された導電性の第３の不純物領域とを有し、
前記第１の不純物領域と前記第２の不純物領域と第３の不純物領域はそれぞれ同じ導電型であり、
前記第１の不純物領域の不純物濃度は前記第３の不純物領域の不純物濃度よりも低く、前記第２の不純物領域の不純物濃度は前記第１の不純物領域の不純物濃度よりも低く、
前記第２の不純物領域の不純物は、不純物濃度の深さ方向のピーク位置が前記半導体層よりも下層に位置することを特徴とする。
【００２３】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明の効果】
【００２４】
このように構成された表示装置の製造方法において、その薄膜トランジスタは、半導体層のチャネル領域とソース・ドレイン領域（第３の不純物領域）との間の領域において、第１の不純物領域および第２の不純物領域を形成するのに、該第１の不純物領域の上層に形成された第１のゲート電極を利用して、不純物のドープエネルギーを従来と異なるように設定することによって、一回のイオン打ち込みで実現させることができるようになる。しかも、この際のマスクは既にパターン化して形成された第１のゲート電極および第２のゲート電極を利用したものとなっている。このことから、いわゆるフォトマスクを用いない構成となっており、製造工数の大幅な低減を図ることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明による表示装置の製造方法の実施例を説明する。
【００２６】
なお、以下の説明では該表示装置に組み込まれる薄膜トラジスタの製造方法を示すものであるが、この薄膜トランジスタの製造は該表示装置の一連の製造工程のうちの一部として把握されるものである。
【００２７】
すなわち、表示装置は、その表示面を構成する基板を有し、この基板の面に多数のマトリックス状に配置された画素を備え、これら各画素の集合で表示部を構成している。この表示部の外方には各画素を駆動させるための駆動回路を備え、この駆動回路によってたとえば行方向に並設された各画素からなる画素群を列方向に順次選択するとともに該選択された画素群の各画素に映像信号を供給するように構成されている。
【００２８】
そして、前記駆動回路は多数の薄膜トランジスタが組み込まれているとともに、各画素にも、画素群の選択および映像信号の供給のための薄膜トランジスタが備えられているからである。
【００２９】
図１は、本発明による表示装置の製造方法の一実施例を示す工程図である。以下、工程順に説明する。
【００３０】
工程１．
図１（ａ）に示すように、たとえばガラスからなる基板１を用意し、この基板１の主表面に下地層２を形成する。この下地層２はシリコン酸化膜（ＳｉＯ）、あるいはシリコン窒化膜（ＳｉＮ）等からなるもので、基板１中のイオン性物質が後述の薄膜トランジスタＴＦＴへ侵入するのを阻止する機能を有するものである。
【００３１】
下地層２の表面の全域にアモルファスシリコン層を形成し、このアモルファスシリコン層にエキシマレーザーを照射することによって多結晶化する。さらに、この多結晶化したシリコン層をフォトリソグラフィ技術による選択エッチング法により島状の多結晶シリコン層３を形成する。
【００３２】
ここで、フォトリソグラフィ技術による選択エッチング法とは、被エッチング膜の上面にフォトレジスト膜を形成し、このフォトレジスト膜に選択露光および現像を行うことにより、該被エッチング膜の形成しようとするパターンに対応させて一部を除去する。そして、残存されたフォトレジスト膜をマスクとして該被エッチング膜を選択エッチングする方法をいう。
【００３３】
工程２．
図１（ｂ）に示すように、基板１の主表面に、多結晶シリコン層３をも被って、たとえばシリコン酸化膜からなる絶縁膜４を全域に形成する。その後、該絶縁膜４を通してｐ型の不純物をインプラする。このインプラは薄膜トランジスタＴＦＴにおける多結晶シリコン層３のチャネル領域を所定の不純物濃度にするためのイオン打ち込みとなる。
【００３４】
さらに、該多結晶シリコン層３の上面の全域に、下層ゲートメタル層５および上層ゲートメタル層６を順次積層させて形成する。
【００３５】
ここで、上層ゲートメタル層６および下層ゲートメタル層５は、後の工程で同じエッチング液で選択エッチングされるが、その際の下層ゲートメタル層５のエッチングレートは上層ゲートメタル層６のそれよりも小さくなるように、それぞれの材料が選定される。
【００３６】
そして、上層ゲートメタル層６の上面に、フォトリソグラフィ技術によりフォトレジスト膜７を選択的に残存させる。
【００３７】
残存された該フォトレジスト膜７は薄膜トランジスタＴＦＴのゲート電極（およびそれに接続される配線層）上に位置づけられ、前記上層ゲートメタル層６および下層ゲートメタル層５から該ゲート電極を選択エッチングで形成する際のマスクとして機能する。
【００３８】
工程３．
図１（ｃ）に示すように、基板１の少なくとも主表面をエッチング液に浸すことにより、前記フォトレジスト膜７から露出された上層ゲートメタル層６およびその下層の下層ゲートメタル層５をエッチングする。
【００３９】
このエッチングの過程において、フォトレジスト膜７の直下の上層ゲートメタル層６はその側面から基板１と平行な方向にもエッチング（いわゆるサイドエッチング）されるとともに、サイドエッチングされた上層ゲートメタル層６の下層の下層ゲートメタル層５は該サイドエッチングの方向に及ぶに従い膜厚が０から徐々に厚くなるように上面が傾斜をもってエッチングされるようになる。
【００４０】
したがって、上層ゲートメタル層６は、前記フォトレジスト膜７の周側面から所定の距離だけ内側に至った箇所において周側面を有する形状で形成され、下層ゲートメタル層５は、該上層ゲートメタル層６の周側面との接触部から前記絶縁膜４の表面にかけて末広がり状となる形状で形成される。
【００４１】
このような上層ゲートメタル層６および下層ゲートメタル層５の形状は、後の工程における不純物ドープに関し、本発明の効果において重要な役割を果たすことになる。
【００４２】
上層ゲートメタル層６および下層ゲートメタル層５がそれぞれ上述した形状で形成されるのは、上層ゲートメタル層６のエッチングレートが下層ゲートメタル層５のそれよりも大きくなるように、それぞれの材料が選定されているからである。
【００４３】
このため、上層ゲートメタル層６のエッチングレートと下層ゲートメタル層５のそれとの比を充分に大きくすることによって、上層ゲートメタル層６の周側面におけるいわゆるテーパー角を少なく、基板１に対してほぼ垂直とすることができる。
【００４４】
その後、フォトレジスト膜７を残存させたままで、不純物のインプラを行う。この場合の不純物のインプラは薄膜トランジスタＴＦＴの多結晶シリコン層３内にソースおよびドレイン電極を形成することを主とする。このため、不純物濃度としては高濃度であり、たとえば（ｎ＋）型のものが選定される。これにより、前記ソースおよびドレイン電極の形成領域として高濃度ｎ型多結晶領域８が形成されることになる。
【００４５】
なお、薄膜トランジスタＴＦＴのソースおよびドレインは、本来その間のバイアス極性によって決まるもので、表示装置に用いられるトランジスタは、通常その極性は動作中に反転するので、ソースおよびドレインは動作中入れ替わると理解されたい。
【００４６】
工程４．
図１（ｄ）に示すように、前記フォトレジスト膜７を除去する。そして、基板１の主表面の上方から低濃度の（ｎ−）型不純物イオンを注入し、多結晶シリコン層３中に該（ｎ−）型不純物イオンをドープする。
【００４７】
この場合、不純物イオンのドープはその被ドープ材層の深さ方向の所定の位置にピークを有してドーズ量が変化するいわゆる正規分布がなされるが、この（ｎ−）型不純物イオンのドープにあっては、ゲート電極（上層ゲートメタル層６および下層ゲートメタル層５）の形成されていない箇所において、該ピークが該多結晶シリコン層３より基板１側の下層に位置づけられるように、そのドープエネルギーを設定して注入するようにする。
【００４８】
図２（ａ）は、上層ゲートメタル層６および下層ゲートメタル層５の形成されていない箇所において、前記ピークが該多結晶シリコン層３より基板１側の下層に位置づけられるように正規分布がなされる不純物濃度を示したグラフである。該グラフの横軸には注入の深さ方向をとっており、縦軸には不純物濃度をとっている。
【００４９】
また、注入の深さ方向に、ゲート絶縁膜の存在位置を図中gate  insulator、多結晶シリコン層３の存在位置をpoly-Siで示している。
【００５０】
これにより、多結晶シリコン層３において、下層ゲートメタル層５の直下の領域と前記高濃度ｎ型多結晶領域８の間の領域（符号１０で示す）には、不純物の注入で設定された濃度（ｎ−）よりも低い濃度（ｎ−−）でドープされることになる。
【００５１】
この（ｎ−）型不純物イオンの注入にあっては、上層ゲートメタル層６はほぼ完全なマスクとして機能し、下層ゲートメタル層５はその膜厚に応じて一部透過させるマスクとして機能する。
【００５２】
すなわち、下層ゲートメタル層５は、上述したように、上層ゲートメタル層６の周側面との接触部から前記絶縁膜４の表面にかけて末広がり状となるテーパー形状で形成されているため、多結晶シリコン層３への（ｎ−）型不純物のドープ量は、該下層ゲートメタル層５の周辺から上層ゲートメタル層６の周側面にかけてほぼ線状に少なくなるようにドープされるようになる。下層ゲートメタル層５を透過する（ｎ−）型不純物イオンの加速度は該下層ゲートメタル層５の周辺から上層ゲートメタル層６の周側面にかけて少なくなるからである。
【００５３】
図２（ｂ）は、図２（ａ）に対応するグラフであり、上層ゲートメタル層６の外方であって下層ゲートメタル層５を通して注入される不純物の濃度分布特性を示している。また、比較のため図２（ａ）に示した特性と重ねて描いている。なお、図２（ｂ）において、下地層（ゲート絶縁膜）２、多結晶シリコン層３の存在位置の他に、下層ゲートメタル層５の存在位置を図中１st  gate  metalで示している。
【００５４】
上層ゲートメタル層６の外方であって下層ゲートメタル層５を通して注入される不純物の濃度分布特性において、そのピークが図２（ａ）に示した特性に比べてずれが生じているのは該下層ゲートメタル層５を透過する（ｎ−）型不純物の加速が該下層ゲートメタル層５によって減ぜられるからである。
【００５５】
すなわち、該ピークは多結晶シリコン層３側により近づくようになり、これにより該多結晶シリコン層３により多くの不純物（ｎ−）がドープされるようになる。これにより、上層ゲートメタル層６の直下の領域を除く下層ゲートメタル層５の直下の領域（符号９に示す）には濃度（ｎ−）の不純物層として形成されることになる。
【００５６】
なお、図２（ａ）、（ｂ）のそれぞれに示されたｎ型不純物の濃度分布は完成された薄膜トランジスタＴＦＴ（それが上層に形成される基板１等も含む）においてもそのまま痕跡を示すようになっており、深さ方向のｎ型不純物の濃度を検出することによって、該濃度分布のピークをどの位置に設定したかが判るようになる。
【００５７】
工程５．
図１（ｅ）に示すように、基板１の主表面に上層ゲートメタル層６をも被って全域に層間絶縁膜１１を形成する。
【００５８】
その後、前の工程で多結晶シリコン層３等にドープされた不純物イオンを活性化するための熱処理（アニール）を行う。
【００５９】
これにより、多結晶シリコン層３中の各領域における不純物イオン濃度は均一化され、上層ゲートメタル層６の直下の領域にあっては（ｐ−）不純物層、この領域の外方であって下層ゲートメタル層５の直下の領域にあっては（ｎ−）不純物層、また、この領域の外方であってソース・ドレイン電極の手前の領域にあっては（ｎ−−）不純物層、該ソース・ドレイン電極の領域にあっては（ｎ＋）不純物層が形成される。
【００６０】
図３（ｃ）は、多結晶シリコン層３の広がり方向におけるｎ型不純物濃度の分布を示したグラフであり、上層ゲートメタル層６の直下の領域を図中channel、上層ゲートメタル層６の外方であって下層ゲートメタル層５の直下の領域をgate  overlap、ドレイン領域をDrainで示している。
【００６１】
ここで、上層ゲートメタル層６の外方であって下層ゲートメタル層５の直下の領域の不純物濃度は、上層ゲートメタル層６の周辺から外方へ徐々に減少する分布をなしている。下層ゲートメタル層６においてその膜厚が変化して形成されることに対応するからである。
【００６２】
そして、層間絶縁膜１１の所定の箇所にコンタクトホールを形成してソース電極およびドレイン電極のそれぞれの一部を露出させ、この露出部において層間絶縁膜１１上に形成される配線層１２と接続させることにより薄膜トランジスタＴＦＴの製造が完了する。
【００６３】
このように製造される薄膜トランジスタは、多結晶シリコン層のチャネル領域とソース・ドレイン領域との間の領域において、（ｎ−）不純物層および（ｎ−−）不純物層を形成するのに、該（ｎ−）不純物層の上層に形成された下層ゲートメタル層５を利用して、不純物のドープエネルギーを従来と異なるように設定することによって、一回のイオン打ち込みで実現させることができるようになる。しかも、この際のマスクは既にパターン化して形成された上層ゲートメタル層６および下層ゲートメタル層５を利用したものとなっている。このことから、いわゆるフォトマスクを用いない構成となっている。
【００６４】
このため、製造工数の大幅な低減を図ることができる。
【００６５】
図４は、本発明による表示装置の製造方法の他の実施例を示す工程図である。
【００６６】
実施例１と比較して異なる構成は、製造により完成された薄膜トランジスタＴＦＴのゲート電極において上層ゲートメタル層６、中間層ゲートメタル層５’、下層ゲートメタル層２０１からなる３層構造を有し、これに伴い、製造工程の一部が異なり、また、多結晶シリコン層３の広がり方向における不純物濃度が異なるようになる。
【００６７】
以下、工程順に説明する。
【００６８】
工程１．
図４（ａ）に示すように、たとえばガラスからなる基板１を用意し、この基板１の主表面に下地層２を形成する。この下地層２はシリコン酸化膜（ＳｉＯ）、あるいはシリコン窒化膜（ＳｉＮ）等からなるもので、基板１中のイオン性物質が後述の薄膜トランジスタＴＦＴへ侵入するのを阻止する機能を有するものである。
【００６９】
下地層２の表面の全域にアモルファスシリコン層を形成し、このアモルファスシリコン層にエキシマレーザーを照射することによって多結晶化する。さらに、この多結晶化したシリコン層をフォトリソグラフィ技術による選択エッチング法により島状の多結晶シリコン層３を形成する。
【００７０】
工程２．
図４（ｂ）に示すように、基板１の主表面に、多結晶シリコン層３をも被って、たとえばシリコン酸化膜からなる絶縁膜４を全域に形成する。その後、該絶縁膜４を通してたとえばｐ型の不純物をインプラする。このインプラは薄膜トランジスタＴＦＴのチャネル領域を所定の型および濃度にするためのイオン打ち込みとなる。
【００７１】
さらに、該多結晶シリコン層３の上面の全域に、下層ゲートメタル層２０１、中間層ゲートメタル層５’、および上層ゲートメタル層６を順次積層させて形成する。
【００７２】
ここで、上層ゲートメタル層６、中間層ゲートメタル層５’、および下層ゲートメタル層２０１は、後の工程で同じエッチング液で選択エッチングされるが、その際の中間層ゲートメタル層５’のエッチングレートは、上層ゲートメタル層６および下層ゲートメタル層２０１のそれよりも小さくなるように、それぞれの材料が選定される。
【００７３】
したがって、上層ゲートメタル層６および下層ゲートメタル層２０１はそれぞれの材料が同じであってもよい。
【００７４】
そして、上層ゲートメタル層６の上面に、フォトリソグラフィ技術によりフォトレジスト膜７を選択的に残存させる。
【００７５】
残存された該フォトレジスト膜７は薄膜トランジスタＴＦＴのゲート電極（およびそれに接続される配線層）上に位置づけられ、前記上層ゲートメタル層６、中間層ゲートメタル層５’、および下層ゲートメタル層２０１から該ゲート電極を選択エッチングで形成する際のマスクとして機能する。
【００７６】
工程３．
図４（ｃ）に示すように、基板１の少なくとも主表面をエッチング液に浸すことにより、前記該フォトレジスト膜７から露出された上層ゲートメタル層６、中間層ゲートメタル層５’、および下層ゲートメタル層２０１をエッチングする。
【００７７】
このエッチングの過程において、フォトレジスト膜７の直下の上層ゲートメタル層６はその側面から基板１と平行な方向にもエッチング（いわゆるサイドエッチング）されるとともに、サイドエッチングされた上層ゲートメタル層６の下層の中間層ゲートメタル層５’が該サイドエッチングの方向に及ぶに従い膜厚が０から徐々に厚くなるように上面が傾斜をもってエッチングされるようになる。
【００７８】
この場合、中間層ゲートメタル層５’の平面パターンにおける外周はフォトレジスト膜７の周側面よりも内側に若干位置づけられ、その外周より外方に存在する下層ゲートメタル層２０１は絶縁膜４の表面が露出されるまでエッチングされ、該下層ゲートメタル層２０１の平面パターンにおける外周は中間層ゲートメタル層５’のそれとほぼ一致づけられるようになる。
【００７９】
したがって、上層ゲートメタル層６は、前記フォトレジスト膜７の周側面から所定の距離だけ内側に至った箇所において周側面を有する形状で形成され、中間層ゲートメタル層５’は、該上層ゲートメタル層６の周側面との接触部からその外方にかけて末広がり状となる形状で形成され、下層ゲートメタル層２０１は中間層ゲートメタル層５’の直下に形成されるようになる。
【００８０】
その後、フォトレジスト膜７を残存させたままで、（ｎ＋）型不純物のインプラを行う。この場合の（ｎ＋）型不純物のインプラは薄膜トランジスタＴＦＴの多結晶シリコン層３内にソースおよびドレイン電極を形成することを主とする。このため、不純物濃度としては高濃度となる。これにより、前記ソースおよびドレイン電極の形成領域として高濃度ｎ型多結晶領域８が形成されることになる。
【００８１】
工程４．
図４（ｄ）に示すように、前記フォトレジスト膜７を除去する。そして、基板１の主表面の上方から低濃度の（ｎ−）型不純物イオンを注入し、多結晶シリコン層３中に該（ｎ−）型不純物イオンをドープする。
【００８２】
この場合、実施例の場合と同様に、深さ方向の不純物濃度の正規分布におけるピークが該多結晶シリコン層３より基板１側の下層に位置づけられるように、そのドープエネルギーを設定して注入するようにする。
【００８３】
この（ｎ−）型不純物イオンの注入にあっては、上層ゲートメタル層６はほぼ完全なマスクとして機能し、中間層ゲートメタル層５’、および下層ゲートメタル層２０１はその膜厚に応じて一部透過するマスクとして機能する。
【００８４】
下層ゲートメタル層２０１に対応するメタル層を備えることのない実施例１の場合と比較すると、該下層ゲートメタル層２０１は中間層ゲートメタル層５’を透過して注入される不純物イオンの加速度を一律に低下させることができ、ひいては、該中間層ゲートメタル層５’の外方の領域に注入される不純物イオンのドーズ量との関係で適当なドーズ量を制御することができるようになる。
【００８５】
これにより、実施例１の場合と同様に、多結晶シリコン層３において、下層ゲートメタル層２０１の直下の領域と前記高濃度ｎ型多結晶領域８の間の領域（符号１０で示す）には、不純物の注入で設定された濃度（ｎ−）よりも低い濃度（ｎ−−）でドープされ、また、上層ゲートメタル層６の直下の領域を除く中間層ゲートメタル層５’（下層ゲートメタル層２０１）の直下の領域（符号９に示す）には濃度（ｎ−）でドープされるようになる。
【００８６】
工程５．
図４（ｅ）に示すように、基板１の主表面に上層ゲートメタル層６をも被って全域に層間絶縁膜１１を形成する。
【００８７】
その後、前の工程で多結晶シリコン層３等にドープされた不純物イオンを活性化するための熱処理（アニール）を行う。
【００８８】
これにより、多結晶シリコン層３中の各領域における不純物イオン濃度は均一化され、上層ゲートメタル層６の直下の領域にはｐ−不純物層、この領域の外方であって中間層ゲートメタル層５’（下層ゲートメタル層２０１）の直下の領域には（ｎ−）不純物層、また、この領域の外方であってソース・ドレイン電極の手前の領域には（ｎ−−）不純物層、該ソース・ドレイン電極の領域には（ｎ＋）不純物層が形成される。  
図３（ｂ）は、図３（ａ）と対応するグラフで、多結晶シリコン層３の広がり方向におけるｎ型不純物濃度の分布を示している。上層ゲートメタル層６の直下の領域を図中channel、上層ゲートメタル層６の外方であって中間層ゲートメタル層５’ （下層ゲートメタル層２０１）の直下の領域をgate  overlap、ドレイン領域をDrainで示している。
【００８９】
図３の場合と比較して異なる部分は、（ｎ−）不純物層と（ｎ−−）不純物層との間の界面にあり、この界面で段差を有する濃度変化が生じたものとなっている。これは、膜厚の一定な下層ゲートメタル層２０１を設けたことに原因するものである。
【００９０】
そして、層間絶縁膜１１の所定の箇所にコンタクトホールを形成してソース電極およびドレイン電極のそれぞれの一部を露出させ、この露出部において層間絶縁膜１１上に形成される配線層と接続させることにより薄膜トランジスタＴＦＴの製造が完了する。
【００９１】
上述した各実施例では、いずれもｎチャネル型の薄膜トランジスタについて説明したものであるが、これに限定されることはなく、ｐチャネル型の薄膜トランジスタにも適用できることはいうまでもない。この場合、多結晶シリコン層３の上層ゲートメタル層６直下の領域以外の他の領域はｐ型となり、その領域を形成するための不純物イオンもｐ型となるが、図１および図４のそれぞれの工程４（各図（ｄ））において上述したように不純物イオンのドープエネルギーを設定することはもちろんである。
【００９２】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【図面の簡単な説明】
【００９３】
【図１】本発明による表示装置の製造方法の一実施例を示す工程図である。
【図２】図１に示す工程において注入される不純物イオンの深さ方向における濃度分布を多結晶シリコン層の形成箇所との関係で示したグラフである。
【図３】完成された薄膜トランジスタの多結晶シリコンの広がり方向における濃度分布を示したグラフである。
【図４】本発明による表示装置の製造方法の他の実施例を示す工程図である。
【符号の説明】
【００９４】
１……基板、２……下地層、３……多結晶シリコン層、４……絶縁膜、５、２０１……下層ゲートメタル層、５’……中間層ゲートメタル層、６……上層ゲートメタル層、７……フォトレジスト膜、８……高濃度ｎ型多結晶領域、９……（ｎ−）不純物層、１０……（ｎ−−）不純物層、１１……層間絶縁膜、１２……配線層。
【図１】
2007142082.tif 000003
【図２】
2007142082.tif 000004
【図３】
2007142082.tif 000005
【図４】
2007142082.tif 000006