(57)【要約】【課題】誘電膜として高い誘電率を有するジルコニウム酸化膜を備え、低いＣＥＴ、優れた漏れ電流特性及び高い信頼性を有するフラッシュメモリ素子の誘電体、フラッシュメモリ素子及びそれらの製造方法を提供すること。【解決手段】フラッシュメモリ素子の誘電体は、フラッシュメモリ素子のフローティングゲート２０３とコントロールゲート２０７との間に介装され、同じ誘電率を有する第１誘電膜２０４及び第３誘電膜２０６と、第１誘電膜２０４と第３誘電膜２０６との間に位置し、アルミニウム酸化膜２０５Ａ、ジルコニウム酸化膜２０５Ｂの順に交互に積層され、第１誘電膜２０４及び２誘電膜２０６より高い誘電率を有する第２誘電膜２０５とを備えている。【選択図】図５
2007294843.tif 000002
【特許請求の範囲】
【請求項１】
フラッシュメモリ素子のフローティングゲートとコントロールゲートとの間に介装される誘電体において、
同じ誘電率を有する第１誘電膜及び第３誘電膜と、
前記第１誘電膜と前記第３誘電膜との間に位置し、アルミニウム酸化膜、ジルコニウム酸化膜の順に交互に積層され、かつ、前記第１誘電膜及び前記第３誘電膜より高い誘電率を有する第２誘電膜と
を備えていることを特徴とするフラッシュメモリ素子の誘電体。
【請求項２】
前記第２誘電膜が、
前記第１誘電膜に接触する膜及び前記第３誘電膜に接触する膜がアルミニウム酸化膜になるように積層されていることを特徴とする請求項１に記載のフラッシュメモリ素子の誘電体。
【請求項３】
前記第２誘電膜が、
アルミニウム酸化膜、ジルコニウム酸化膜、アルミニウム酸化膜、ジルコニウム酸化膜及びアルミニウム酸化膜の順に積層されていることを特徴とする請求項２に記載のフラッシュメモリ素子の誘電体。
【請求項４】
前記第１誘電膜及び前記第３誘電膜が、シリコン酸化膜であることを特徴とする請求項１〜３のいずれかの項に記載のフラッシュメモリ素子の誘電体。
【請求項５】
前記第１誘電膜〜前記第３誘電膜の厚さの合計が、５０〜２００Åの範囲であることを特徴とする請求項４に記載のフラッシュメモリ素子の誘電体。
【請求項６】
半導体基板と、
該半導体基板上のトンネル誘電膜と、
該トンネル誘電膜上のフローティングゲートと、
該フローティングゲート上の第１誘電膜と、
該第１誘電膜上に位置し、アルミニウム酸化膜、ジルコニウム酸化膜の順に交互に積層され、前記第１誘電膜より高い誘電率を有する第２誘電膜と、
該第２誘電膜上に位置し、前記第１誘電膜と同じ誘電率を有する第３誘電膜と、
該第３誘電膜上のコントロールゲートと
を備えていることを特徴とするフラッシュメモリ素子。
【請求項７】
前記第２誘電膜が、
前記第１誘電膜に接触する膜及び前記第３誘電膜に接触する膜がアルミニウム酸化膜になるように積層されていることを特徴とする請求項６に記載のフラッシュメモリ素子。
【請求項８】
前記第２誘電膜が、
アルミニウム酸化膜、ジルコニウム酸化膜、アルミニウム酸化膜、ジルコニウム酸化膜及びアルミニウム酸化膜の順に積層されていることを特徴とする請求項７に記載のフラッシュメモリ素子。
【請求項９】
前記第１誘電膜及び第３誘電膜が、シリコン酸化膜であることを特徴とする請求項６〜８のいずれかの項に記載のフラッシュメモリ素子。
【請求項１０】
前記第１誘電膜〜前記第３誘電膜の厚さの合計が、５０〜２００Åの範囲であることを特徴とする請求項９に記載のフラッシュメモリ素子。
【請求項１１】
フラッシュメモリ素子のフローティングゲートとコントロールゲートとの間に介装される誘電体の形成方法において、
第１誘電膜を形成するステップと、
前記第１誘電膜上にアルミニウム酸化膜、ジルコニウム酸化膜の順に交互に積層することにより、前記第１誘電膜より大きい誘電率を有する第２誘電膜を形成するステップと、
前記第２誘電膜上に、前記第１誘電膜と同じ誘電率を有する第３誘電膜を形成するステップと
を含むことを特徴とするフラッシュメモリ素子の誘電体形成方法。
【請求項１２】
前記第２誘電膜を形成するステップにおいて、
前記第１誘電膜に接触する膜及び前記第３誘電膜に接触する膜がアルミニウム酸化膜になるように積層することを特徴とする請求項１１に記載のフラッシュメモリ素子の誘電体形成方法。
【請求項１３】
アルミニウム酸化膜、ジルコニウム酸化膜、アルミニウム酸化膜、ジルコニウム酸化膜及びアルミニウム酸化膜の順に積層することにより、前記第２誘電膜を形成することを特徴とする請求項１２に記載のフラッシュメモリ素子の誘電体形成方法。
【請求項１４】
前記第２誘電膜を、原子層成長法又はＣＶＤ法によって形成することを特徴とする請求項１１〜１３のいずれかの項に記載のフラッシュメモリ素子の誘電体形成方法。
【請求項１５】
前記第１誘電膜及び前記第３誘電膜が、シリコン酸化膜であることを特徴とする請求項１４に記載のフラッシュメモリ素子の誘電体形成方法。
【請求項１６】
前記第１誘電膜〜前記第３誘電膜の厚さの合計が、５０〜２００Åの範囲であることを特徴とする請求項１５に記載のフラッシュメモリ素子の誘電体形成方法。
【請求項１７】
半導体基板上にトンネル誘電膜を形成するステップと、
前記トンネル誘電膜上にフローティングゲートを形成するステップと、
前記フローティングゲート上に第１誘電膜を形成するステップと、
前記第１誘電膜上に、アルミニウム酸化膜、ジルコニウム酸化膜の順に交互に積層することにより、前記第１誘電膜より大きい誘電率を有する第２誘電膜を形成するステップと、
前記第２誘電膜上に、前記第１誘電膜と同じ誘電率を有する第３誘電膜を形成するステップと、
前記第３誘電膜上にコントロールゲートを形成するステップと
を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項１８】
前記第２誘電膜を形成するステップにおいて、
前記第１誘電膜に接触する膜及び前記第３誘電膜に接触する膜がアルミニウム酸化膜になるように積層することを特徴とする請求項１７に記載のフラッシュメモリ素子の製造方法。
【請求項１９】
アルミニウム酸化膜、ジルコニウム酸化膜、アルミニウム酸化膜、ジルコニウム酸化膜及びアルミニウム酸化膜の順に積層することにより、前記第２誘電膜を形成することを特徴とする請求項１８に記載のフラッシュメモリ素子の製造方法。
【請求項２０】
前記第２誘電膜を、原子層成長法又はＣＶＤ法によって形成することを特徴とする請求項１７〜１９のいずれかの項に記載のフラッシュメモリ素子の製造方法。
【請求項２１】
前記第１誘電膜及び前記第３誘電膜が、シリコン酸化膜であることを特徴とする請求項２０に記載のフラッシュメモリ素子の製造方法。
【請求項２２】
前記第１誘電膜〜前記第３誘電膜の厚さの合計が、５０〜２００Åの範囲であることを特徴とする請求項２１に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ジルコニウム酸化膜を含む積層構造の高い誘電率を有する誘電膜を備えたフラッシュメモリ素子の誘電体、この誘電体を備えたフラッシュメモリ素子及びそれらの製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ素子では、フローティングゲートとコントロールゲートとの間に配置される誘電体として、従来、ＯＮＯ(Oxide-Nitride-Oxide)構造（ＩＰＯ(Inter Poly Oxide)又はＩＰＤ(Inter Poly Dielectric)と呼ばれる）の誘電体が用いられている。その場合、半導体素子の高集積化に伴い、素子間の間隔が狭くなってきているために、製造過程でギャップ部への充填プロセスがより難しくなり、素子の分離ができないという問題が生じている。
【０００３】
また、素子の大きさが小さくなるに伴い、電荷を蓄積するキャパシタ特性が低下するため、ＩＰＯ又はＩＰＤとして、厚さが薄く、高い誘電率（Ｈｉｇｈ−ｋ）を有する高誘電体薄膜が必要となった。
【０００４】
このような問題を解決するため、最近、酸化物(Oxide)の膜（酸化膜）、ジルコニウム酸化物（ＺｒＯ２）の膜（ジルコニウム酸化膜）及び酸化物(Oxide)の膜（酸化膜）の順に積層されたＯＺＯ構造の高誘電体薄膜を用いる技術が提案されている。
【０００５】
図１は、従来の技術に係るフラッシュメモリ素子の構造を示す模式的断面図である。図１に示すように、半導体基板１１の上にトンネル酸化膜１２が形成され、トンネル酸化膜１２上にフローティングゲート１３が形成され、フローティングゲート１３上に誘電体１４が形成されている。この誘電体１４は、シリコン酸化膜１４Ａ、ジルコニウム酸化膜１４Ｂ及びシリコン酸化膜１４Ｃの順に積層された構造となっている。さらに、誘電体１４上にコントロールゲート１５が形成されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のような態様でジルコニウム酸化膜を用いる場合、ジルコニウム酸化膜は、一定の厚さ以上になると薄膜形成の際に結晶化する。そのため、粒界に沿って欠陥が発生し、漏れ電流が流れるパスが増加する。この欠陥に起因する漏れ電流の増加及び素子に適用した場合の信頼性の低下という問題が生じる。
【０００７】
本発明は、上記従来の技術の問題点を解決するためになされたものであって、その目的は、高い誘電率を有するジルコニウム酸化膜を誘電膜として用い、低いＣＥＴ(Capacitive Equivalent Thickness：容量等価膜厚)特性及び優れた漏れ電流特性を有するフラッシュメモリ素子の誘電体、高い信頼性を有するフラッシュメモリ素子及びそれらの製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明に係るフラッシュメモリ素子の誘電体は、フラッシュメモリ素子のフローティングゲートとコントロールゲートとの間に介装される誘電体において、同じ誘電率を有する第１誘電膜及び第３誘電膜と、前記第１誘電膜と前記第３誘電膜との間に位置し、アルミニウム酸化膜、ジルコニウム酸化膜の順に交互に積層され、かつ、前記第１誘電膜及び前記第３誘電膜より高い誘電率を有する第２誘電膜とを備えていることを特徴とする。
【０００９】
また、本発明に係るフラッシュメモリ素子は、半導体基板と、該半導体基板上のトンネル誘電膜と、該トンネル誘電膜上のフローティングゲートと、該フローティングゲート上の第１誘電膜と、該第１誘電膜上に位置し、アルミニウム酸化膜、ジルコニウム酸化膜の順に交互に積層され、前記第１誘電膜より高い誘電率を有する第２誘電膜と、該第２誘電膜上に位置し、前記第１誘電膜と同じ誘電率を有する第３誘電膜と、該第３誘電膜上のコントロールゲートとを備えていることを特徴とする。
【００１０】
また、本発明に係るフラッシュメモリ素子の誘電体形成方法は、フラッシュメモリ素子のフローティングゲートとコントロールゲートとの間に介装される誘電体の形成方法において、第１誘電膜を形成するステップと、前記第１誘電膜上にアルミニウム酸化膜、ジルコニウム酸化膜の順に交互に積層することにより、前記第１誘電膜より大きい誘電率を有する第２誘電膜を形成するステップと、前記第２誘電膜上に、前記第１誘電膜と同じ誘電率を有する第３誘電膜を形成するステップとを含むことを特徴とする。
【００１１】
また、本発明に係るフラッシュメモリ素子の製造方法は、半導体基板上にトンネル誘電膜を形成するステップと、前記トンネル誘電膜上にフローティングゲートを形成するステップと、前記フローティングゲート上に第１誘電膜を形成するステップと、前記第１誘電膜上に、アルミニウム酸化膜、ジルコニウム酸化膜の順に交互に積層することにより、前記第１誘電膜より大きい誘電率を有する第２誘電膜を形成するステップと、前記第２誘電膜上に、前記第１誘電膜と同じ誘電率を有する第３誘電膜を形成するステップと、前記第３誘電膜上にコントロールゲートを形成するステップとを含むことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、フラッシュメモリ素子の誘電体構造として、シリコン酸化膜（「Ｏ」と表記）、アルミニウム酸化膜（「Ａ」と表記）、ジルコニウム酸化膜（「Ｚ」と表記）、アルミニウム酸化膜、ジルコニウム酸化膜、アルミニウム酸化膜及びシリコン酸化膜の順に積層したＯＡＺＡＺＡＯ（ＳｉＯ２／Ａｌ２Ｏ３／ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２／Ａｌ２Ｏ３／ＳｉＯ２）構造を用いることができる。シリコン酸化膜とジルコニウム酸化膜との間にアルミニウム酸化膜が位置するので、ジルコニウム酸化膜へのシリコンの拡散が防止され、漏れ電流を防止し、ジルコニウム酸化膜の誘電率の低下を防止することができる。さらに、ジルコニウム酸化膜１層の厚さを薄くすることができるので、ジルコニウム酸化膜の結晶化を防止することができる。したがって、ＣＥＴ及び漏れ電流の低いフラッシュメモリ素子を得ることができるという効果がある。
【００１３】
また、シリコンのような不純物が、ジルコニウム酸化膜の粒界に拡散することが防止されるので、素子の信頼性の向上を図ることができるという効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の最も好ましい実施の形態を添付した図面を参照し説明する。
図２は、本発明の実施の形態に係るフラッシュメモリ素子に用いられる誘電体の構造を示す模式的断面図である。図２に示すように、本発明の実施の形態に係るフラッシュメモリ素子の誘電体１００は、同じ誘電率を有する第１誘電膜１０１及び第３誘電膜１０３と、第１誘電膜１０１と第３誘電膜１０３との間に位置する第２誘電膜１０２とを備えている。第２誘電膜１０２は、第１誘電膜１０１及び第２誘電膜１０３より高い誘電率を有する、アルミニウム酸化膜１０２Ａとジルコニウム酸化膜１０２Ｂとが、交互に積層されている。なお、以下の説明において、第１誘電膜１０１、第２誘電膜１０２及び第３誘電膜１０３全体を誘電体と表記し、単に誘電膜と表記する場合には、第２誘電膜を意味するものとする。
【００１５】
上記誘電体１００は、第１誘電膜１０１及び第３誘電膜１０３に比べて非常に高い誘電率を有する第２誘電膜１０２が、第１誘電膜１０１と第３誘電膜１０３との間に積層された構造を有している。
【００１６】
第１誘電膜１０１及び第３誘電膜１０３は、シリコン酸化物（ＳｉＯ２）の膜であることが好ましい。また、第２誘電膜１０２は、ＺｒＯ２で構成されたジルコニウム酸化膜１０２Ｂを含む積層構造であり、Ａｌ２Ｏ３で構成されたアルミニウム酸化膜１０２Ａ、ジルコニウム酸化膜１０２Ｂ、アルミニウム酸化膜１０２Ａ、ジルコニウム酸化膜１０２Ｂ及びアルミニウム酸化膜１０２Ａの順に交互に積層されたＡＺＡＺＡ構造、すなわち誘電体１００は、ＯＡＺＡＺＡＯ構造であることが好ましい。
【００１７】
第２誘電膜１０２の構造をさらに詳しく説明すると、ＡＺＡＺＡ構造であることから分かるように、第１誘電膜１０１に接触する膜及び第３誘電膜１０３に接触する膜がアルミニウム酸化膜１０２Ａである。このように、シリコン酸化膜の第１誘電膜１０１及び第３誘電膜１０３には、ジルコニウム酸化膜１０２Ｂではなく、アルミニウム酸化膜１０２Ａが接触するようになっている。その理由は、アルミニウム酸化膜１０２Ａによって、ジルコニウム酸化膜１０２Ｂへのシリコンの拡散を防止するためである。すなわち、第１誘電膜１０１上にジルコニウム酸化膜１０２Ｂを直接形成すると、第１誘電膜１０１を構成するＳｉＯ２が還元されて生じたシリコンがジルコニウム酸化膜１０２Ｂへ拡散するので、アルミニウム酸化膜１０２Ａによって、シリコンの拡散を防止するためである。同様に、ジルコニウム酸化膜１０２Ｂ上に第３誘電膜１０３であるシリコン酸化膜を形成する際に、シリコンがジルコニウム酸化膜１０２Ｂへ拡散することを防止するためである。
【００１８】
したがって、誘電体１００のＯＡＺＡＺＡＯ構造は、ＯＺＡＺＯ構造において、シリコン酸化膜とジルコニウム酸化膜１０２Ｂとの間にアルミニウム酸化膜１０２Ａを介在させた積層構造となっており、このように配置したアルミニウム酸化膜１０２Ａによって、ジルコニウム酸化膜１０２Ｂの誘電率が低下することを防止している。
【００１９】
また、実施の形態に係る誘電体１００のＯＡＺＡＺＡＯ構造は、ＯＺＡＺＯ構造に比べ、アルミニウム酸化膜１０２Ａがさらに２層追加されており、全体のジルコニウム酸化膜の厚さが薄くなる。しかし、ジルコニウム酸化膜１層の厚さを薄くすることによって、ジルコニウム酸化膜を形成する際の結晶化を抑制することが可能であり、上記のように、シリコン酸化膜からジルコニウム酸化膜へのシリコンの拡散が防止されるので、ＯＺＡＺＯ構造と同程度の高い誘電率を得ることができる。そのため、結晶粒界に沿って流れる漏れ電流を防止することができるとともに、素子の信頼性を向上させることができる。
【００２０】
上記のように、実施の形態に係るフラッシュメモリ素子の誘電体１００は、例えば、ＯＡＺＡＺＡＯ構造とすることが可能であり、ジルコニウム酸化膜が２層、アルミニウム酸化膜が３層用いられている。ただし、アルミニウム酸化膜の層数は多すぎない方が好ましい。例えば、全体の厚さが制限されているので、アルミニウム酸化膜の層数を４層以上にすると、それに応じてジルコニウム酸化膜の層数が少なくなる。積層構造におけるジルコニウム酸化膜の占有率が低下すると、ＣＥＴ(Capacitive Equivalent Thickness)及び漏れ電流が増加するので、低いＣＥＴ及び優れた漏れ電流特性を得ることができる最適な積層構造は、ＯＡＺＡＺＡＯ構造である。
【００２１】
図３Ａは、ＣＥＴに及ぼす誘電膜の積層構造の影響を測定した結果をワイブル確率紙にプロットしたグラフ、図３Ｂは、漏れ電流に及ぼす誘電膜の積層構造の影響を測定した結果をワイブル確率紙にプロットしたグラフである。図３Ａ及び図３Ｂで比較されている誘電膜は、ＺＡＺ、ＡＺＡＺＡ、ＡＺＡＺＡＺＡ、ＺｒＯ２である。
【００２２】
まず、図３Ａに示すように、ＣＥＴが約１２０Å以下の範囲において、同じ確率レベルで比較すると、ＣＥＴは、ＺｒＯ２が最も小さく、ＺＡＺ構造が最も大きく、ＡＺＡＺＡ構造は、ＡＺＡＺＡＺＡ構造より大きいがＺＡＺ構造より小さい。
【００２３】
また、図３Ｂに示すように、漏れ電流は、ＺｒＯ２が最も多く、ＡＺＡＺＡ構造が最も少ないことが分かる。さらに、ＡＺＡＺＡＺＡ構造は、ＺＡＺ構造よりも漏れ電流が多いことが分かる。
【００２４】
図３Ａ及び図３Ｂに示した結果から、ＡＺＡＺＡ構造は、ＡＺＡＺＡＺＡ構造及びＺＡＺ構造に比べ、ＣＥＴ及び漏れ電流の面でより有利であることが分かる。
【００２５】
図２に示したＡＺＡＺＡ構造の第２誘電膜１０２は、原子層成長法又はＣＶＤ法によって形成することができる。
【００２６】
以下、原子層成長法によるＡＺＡＺＡ構造を有する第２誘電膜の形成方法を説明する。図４は、本発明の実施の形態に係るフラッシュメモリ素子の誘電体を構成する誘電膜を形成する方法を示す図であり、原子層成長法によりＡＺＡＺＡ積層構造の誘電膜を形成するためのフロー図である。
【００２７】
通常、原子層成長法の場合には、チャンバ内にウェーハを配置した後ソースガスを導入する第１ステップ、パージガスを導入する第２ステップ、酸化反応ガスを導入する第３ステップ及びパージガスを導入する第４ステップで構成された単位サイクルを、設定された厚さになるまで繰り返す。
【００２８】
図４を参照して、原子層成長法により、Ａｌ２Ｏ３層及びＺｒＯ２層を形成する手順を説明する。なお、図４に示したＴ１〜Ｔ４はＡｌ２Ｏ３層を形成するサイクル、Ｔ１１〜Ｔ１４はＺｒＯ２層を形成するサイクルである。
【００２９】
Ａｌ２Ｏ３層を形成する第１ステップＴ１はソースガス導入ステップであって、ウェーハをチャンバ内に配置した後、Ａｌソースをチャンバ内に導入することにより、ウェーハ面にＡｌソースを吸着させる。このとき、ＡｌソースにはＡｌ（ＣＨ３）３を用いることができる。
【００３０】
続いて、第２ステップＴ２はパージガス導入ステップであって、チャンバ内にパージガスを導入することにより、ウェーハの表面に吸着することなく、チャンバ内に残留する未反応Ａｌソースガスをチャンバ内から除去する。パージガスとしては、不活性ガスであるＡｒガス、Ｈｅガス又はＮ２ガスを単独又は混合して用いる。
【００３１】
続いて、第３ステップＴ３は酸化反応ガス導入ステップであって、チャンバ内に反応ガスを導入する。このとき、酸化反応ガスには、Ｏ３プラズマ、Ｏ２プラズマ又はＨ２Ｏを用いる。これらの反応ガスを導入することにより、ウェーハの表面に吸着されているＡｌソースをＡｌ２Ｏ３に酸化させ、アルミニウム酸化膜を形成する。上記Ｔ１〜Ｔ３のステップにより、ウェーハの表面に原子層単位のアルミニウム酸化膜が形成される。
【００３２】
最後の第４ステップＴ４は、パージガス導入ステップであって、チャンバ内にパージガスを導入することにより、未反応の反応ガス及び反応副生物を除去する。このとき、パージガスには不活性ガスであるＡｒガス、Ｈｅガス又はＮ２ガスを単独又は混合して用いる。
【００３３】
上述したように、Ａｌソースガス導入ステップＴ１、パージガス導入ステップＴ２、酸化反応ガス導入ステップＴ３及びパージガス導入ステップＴ４を単位サイクルとする工程を繰り返すことにより、目標の厚さのＡｌ２Ｏ３層を形成する。
【００３４】
続いて、ＺｒＯ２層の形成方法を説明する第１ステップＴ１１はソースガス導入ステップであって、ウェーハをチャンバ内に配置した後、Ｚｒソースをチャンバ内に導入することにより、ウェーハ面にＺｒソースを吸着させる。このとき、Ｚｒソースには、Ｚｒ（Ｏ−ｔＢｕ）４、Ｚｒ［Ｎ（ＣＨ３）２）］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）（ＣＨ３）］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）２］４、Ｚｒ（ｔｍｈｄ）４、Ｚｒ（ＯｉＣ３Ｈ７）３（ｔｍｈｄ）及びＺｒ（Ｏ−ｔＢｕ）４からなるグループのうち、選択されたいずれか一つを用いる。ここで、上記の物質は、通常、プレカーサ（前駆体）として知られている。
【００３５】
続いて、第２ステップＴ１２はパージガス導入ステップであって、チャンバ内にパージガスを導入することにより、ウェーハの表面に吸着されることなくチャンバ内に残留している未反応のＺｒソースをチャンバ内から除去する。このとき、パージガスとしては、不活性ガスであるＡｒガス、Ｈｅガス又はＮ２ガスを単独又は混合して用いる。
【００３６】
続いて、第３ステップＴ１３は酸化反応ガス導入ステップであって、チャンバ内に反応ガスを導入する。この酸化反応ガスには、Ｏ３プラズマ、Ｏ２プラズマ又はＨ２Ｏを用いる。これらの反応ガスを導入することにより、ウェーハ面に吸着されているＺｒソースをＺｒＯ２に酸化させ、ジルコニウム酸化膜を形成する。Ｔ１１〜Ｔ１３のステップにより、ウェーハの表面に原子層単位のジルコニウム酸化膜が形成される。
【００３７】
最後の第４ステップＴ１４はパージガス導入ステップであって、チャンバ内にパージガスを導入することにより、未反応の反応ガス及び反応副生物を除去する。このとき、パージガスとしては、不活性ガスであるＡｒガス、Ｈｅガス又はＮ２ガスを単独又は混合して用いる。
【００３８】
上述したように、Ｚｒソースガス導入ステップＴ１１、パージガス導入ステップＴ１２、酸化反応ガス導入ステップＴ１３及びパージガス導入ステップＴ１４を単位サイクルとする工程を繰り返すことにより、目標の厚さのＺｒＯ２層を形成する。
【００３９】
上記の処理によって、アルミニウム酸化膜及びジルコニウム酸化膜を交互に形成することによりＡＺＡＺＡ構造の誘電膜を完成させる。上記Ｔ１〜Ｔ４ステップ及びＴ１１〜Ｔ１４ステップでは、ソースガスを除いたパージガス及び酸化反応ガスにはそれぞれ同じガスが用いられるので、導入するソースガスの種類を変えるだけで、同じ原子層成長チャンバ内で、アルミニウム酸化膜とジルコニウム酸化膜とを交互に形成することができる。
【００４０】
図５は、図２に示した誘電体を用いたフラッシュメモリ素子の構造を示す模式的断面図である。図５に示すように、フラッシュメモリ素子は、半導体基板２０１、半導体基板２０１上のトンネル酸化膜２０２、フローティングゲート（ＦＧ）２０３、フローティングゲート２０３上の第１誘電膜２０４、第１誘電膜２０４上に位置し第１誘電膜２０４より高い誘電率を有するアルミニウム酸化膜２０５Ａ及びジルコニウム酸化膜２０５Ｂがその順に交互に積層された第２誘電膜２０５、第２誘電膜２０５上に形成され、第１誘電膜２０４と同じ誘電率を有する第３誘電膜２０６、及び第３誘電膜２０６上のコントロールゲート（ＣＧ）２０７を備えている。
【００４１】
図５において、トンネル酸化膜２０２はシリコン酸化物（ＳｉＯ２）の膜（シリコン酸化膜）であり、フローティングゲート２０３及びコントロールゲート２０７はポリシリコン膜により形成されている。
【００４２】
また、第１誘電膜２０４及び第３誘電膜２０６はシリコン酸化物（ＳｉＯ２）の膜（シリコン酸化膜）であり、アルミニウム酸化膜２０５Ａ及びジルコニウム酸化膜２０５Ｂがその順に交互に積層された第２誘電膜２０５は、図２に示したＡＺＡＺＡ構造を有している。すなわち、アルミニウム酸化膜２０５Ａ、ジルコニウム酸化膜２０５Ｂ、アルミニウム酸化膜２０５Ａ、ジルコニウム酸化膜２０５Ｂ及びアルミニウム酸化膜２０５Ａの順に積層されたＡＺＡＺＡ構造である。
【００４３】
図５に示したフラッシュメモリ素子の製造方法は、次の通りである。まず、各種ウェル、チャネル部へのイオン注入等の処理が完了した半導体基板２０１上に、トンネル酸化膜２０２を形成する。このとき、トンネル酸化膜２０２は、シリコン酸化膜であり、熱酸化法又はＣＶＤ法により形成することができる。次に、トンネル酸化膜２０２上にフローティングゲート２０３を形成する。このフローティングゲート２０３は、ポリシリコンにより形成することができる。その後、フローティングゲート２０３上に、第１誘電膜２０４を形成する。この第１誘電膜２０４は、原子層成長（ＡＬＤ）法又はＣＶＤ法を利用して形成されたシリコン酸化物（ＳｉＯ２）の膜である。
【００４４】
続いて、第１誘電膜２０４上に、第１誘電膜２０４より誘電率が大きい誘電膜を形成する。この際、アルミニウム酸化物（Ａｌ２Ｏ３）の膜であるアルミニウム酸化膜２０５Ａとジルコニウム酸化物（ＺｒＯ２）の膜であるジルコニウム酸化膜２０５Ｂとを交互に積層したＡＺＡＺＡ構造の誘電膜を形成する。アルミニウム酸化膜２０５Ａ及びジルコニウム酸化膜２０５Ｂを交互に積層する際に、第１誘電膜２０４に接する膜がアルミニウム酸化膜２０５Ａとなるようにし、かつ、最後に形成する膜がアルミニウム酸化膜２０５Ａとなるように積層する。
【００４５】
続いて、第２誘電膜２０５のアルミニウム酸化膜２０５Ａ上に第３誘電膜２０６を形成する。この第３誘電膜２０６は、第１誘電膜２０４と同じシリコン酸化膜であり、誘電率が低い第１誘電膜と第３誘電膜との間に、誘電率が高い第２誘電膜が位置するＯＡＺＡＺＡＯ構造を形成する。
【００４６】
次に、第３誘電膜２０６上にコントロールゲート２０７を形成する。このコントロールゲート２０７は、ポリシリコンにより形成することができる。
【００４７】
このように、本発明の実施の形態に係るフラッシュメモリ素子において、フローティングゲート２０３とコントロールゲート２０７との間に位置する誘電体の構造は、フローティングゲート２０３側から、第１誘電膜２０４、第２誘電膜２０５及び第３誘電膜２０６の順に積層された構造となっている。好ましい構造は、シリコン酸化膜、アルミニウム酸化膜、ジルコニウム酸化膜、アルミニウム酸化膜、ジルコニウム酸化膜、アルミニウム酸化膜及びシリコン酸化膜の順に積層されたＯＡＺＡＺＡＯ（ＳｉＯ２／Ａｌ２Ｏ３／ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２／Ａｌ２Ｏ３）／ＳｉＯ２）構造である。なお、ＯＡＺＡＺＡＯ（ＳｉＯ２／Ａｌ２Ｏ３／ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２／Ａｌ２Ｏ３）／ＳｉＯ２）構造の厚さの合計は、５０〜２００Åの範囲であることが好ましい。
【００４８】
上記のように、実施の形態に係るフラッシュメモリ素子に用いられる誘電体の構造は、ＯＡＺＡＺＡＯ構造が好ましい。すなわち、従来のＯＺＡＺＯ積層構造において、ジルコニウム酸化膜とシリコン酸化膜との間に、それぞれアルミニウム酸化膜が追加された構造である。
【００４９】
このように、誘電体がＯＡＺＡＺＡＯ構造を有し、ＯＺＡＺＯ構造に対して、アルミニウム酸化膜が追加されている。そのために、後続のシリコン酸化膜（例えば、第２シリコン酸化膜）形成工程で、ジルコニウム酸化膜に、還元されて生成したシリコンが拡散することがなく、ＺｒＳｉＯが形成されることを防止することができる。その結果、ジルコニウム酸化膜の誘電率の低下が抑制される。
【００５０】
また、ＯＺＡＯやＯＺＯ構造では、シリコンのような不純物がジルコニウム酸化膜の粒界に拡散するので、漏れ電流が増加し、素子の信頼性が低下する可能性がある。しかし、ＯＡＺＡＺＡＯ構造では、アルミニウム酸化膜によって、このような特性の低下が防止されるので、漏れ電流の低減及び信頼性の向上が得られる。
【００５１】
図６Ａ及び図６Ｂは、ＴＢＤ（Time-to-Breakdown：絶縁破壊に達する時間）特性をワイブル確率紙にプロットしたグラフであり、図６Ａは、ポジティブ極性ストレス(Positive polarity stress)電圧を印加した結果、図６Ｂは、ネガティブ極性ストレス(Negative polarity stress)電圧を印加した結果を示している。なお、印加したポジティブ極性ストレス電圧は＋１４．５Ｖ、ネガティブ極性ストレス電圧は−１４．５Ｖである。
【００５２】
ＺＡＺ構造は、−１４．５Ｖのストレス電圧下で（図６Ｂ参照）、バイモーダルブレークダウンプロセス(Bi-modal breakdown process)を含むＴＢＤ分布を示している。すなわち、このＺＡＺ構造の場合、小さいＴＢＤ分布成分（β＝１．２５）及び大きいＴＢＤ分布成分（β＝２．０）を共に有していると認められる。
【００５３】
図６Ａ及び図６Ｂから、ＡＺＡＺＡ構造が他の構造に比べて誘電膜としての寿命が非常に長いことが分かる。これらの結果によって、ＡＺＡＺＡ構造の誘電膜を用いた場合、他の構造の誘電膜に比べて、フラッシュメモリ素子の信頼性を向上させられることが確認された。
【００５４】
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５５】
【図１】従来の技術に係るフラッシュメモリ素子の構造を示す模式的断面図である。
【図２】本発明の実施の形態に係るフラッシュメモリ素子に用いられる誘電体の構造を示す模式的断面図である。
【図３Ａ】ＣＥＴに及ぼす誘電膜の積層構造の影響を測定した結果をワイブル確率紙にプロットしたグラフである。
【図３Ｂ】漏れ電流に及ぼす誘電膜の積層構造の影響を測定した結果をワイブル確率紙にプロットしたグラフである。
【図４】本発明の実施の形態に係るフラッシュメモリ素子の誘電体を構成する誘電膜を形成する方法を示す図であり、ＡＺＡＺＡ積層構造を原子層成長法により形成するためのフロー図である。
【図５】図２に示した誘電体を用いたフラッシュメモリ素子の構造を示す模式的断面図である。
【図６Ａ】ＴＢＤ（Time-to-Breakdown：絶縁破壊に達する時間）特性をワイブル確率紙にプロットしたグラフであり、ポジティブ極性ストレス(Positive polarity stress)電圧を印加した結果を示している。
【図６Ｂ】ＴＢＤ（Time-to-Breakdown：絶縁破壊に達する時間）特性をワイブル確率紙にプロットしたグラフであり、ネガティブ極性ストレス(Negative polarity stress)電圧を印加した結果を示している。
【符号の説明】
【００５６】
２０１      半導体基板
２０２      トンネル酸化膜
２０３      フローティングゲート
２０４      第１誘電膜
２０５      第２誘電膜
２０６      第３誘電膜
２０７      コントロールゲート
【図１】
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【図２】
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【図４】
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【図５】
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【図３Ａ】
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【図３Ｂ】
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【図６Ａ】
2007294843.tif 000009
【図６Ｂ】
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