(57)【要約】【課題】  キャパシタを形成するために必要となる追加工程数がより少ない半導体装置を提供する。【解決手段】  層間絶縁膜に、第１の用凹部及び配線溝が形成されている。第１の用凹部内に下部電極が充填され、配線溝内に第１の配線が充填されている。層間絶縁膜の上にエッチングストッパ膜とビア層絶縁膜とが配置されている。第１のビアホールが、ビア層絶縁膜及びエッチングストッパ膜を貫通し、第１の配線の上面まで達し、その内部に第１のプラグが充填されている。平面視において下部電極と少なくとも部分的に重なる第２の用凹部が、ビア層絶縁膜に形成されている。上部電極が、第２の用凹部の底面と側面とを覆う。上部電極、エッチングストッパ膜、及び下部電極が、キャパシタを構成する。ビア層絶縁膜の上に、第１のプラグに接続された第２の配線が形成されている。【選択図】  図１−４
2007201208.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜に形成された第１のキャパシタ用凹部及び配線溝と、
前記第１のキャパシタ用凹部内に充填された下部電極と、
前記配線溝内に充填された第１の配線と、
前記第１の層間絶縁膜の上に配置された第１のエッチングストッパ膜と、
前記第１のエッチングストッパ膜の上に配置され、該第１のエッチングストッパ膜とはエッチング耐性の異なる絶縁材料で形成されたビア層絶縁膜と、
前記ビア層絶縁膜及び前記第１のエッチングストッパ膜を貫通し、前記第１の配線の上面まで達する第１のビアホールと、
前記第１のビアホール内に充填された導電性の第１のプラグと、
前記ビア層絶縁膜に形成され、前記第１のエッチングストッパ膜まで達し、平面視において前記下部電極と少なくとも部分的に重なる第２のキャパシタ用凹部と、
前記第２のキャパシタ用凹部の底面と側面、及び該第２のキャパシタ用凹部に連続する前記ビア層絶縁膜の上面の一部を覆うように配置された上部電極であって、前記第１のエッチングストッパ膜をキャパシタ誘電体膜とし、前記下部電極とともにキャパシタを構成する上部電極と、
前記ビア層絶縁膜の上に形成され、前記第１のプラグに接続された第２の配線と
を有する半導体装置。
【請求項２】
前記上部電極と前記第２の配線とは、同一の積層構造を有する請求項１に記載の半導体装置。
【請求項３】
平面視において、前記第２のキャパシタ用凹部が、前記下部電極に内包される請求項１または２に記載の半導体装置。
【請求項４】
平面視において、前記第２のキャパシタ用凹部の外周線が、前記下部電極の外周線よりも外側に配置されている請求項１または２に記載の半導体装置。
【請求項５】
さらに、前記第１の層間絶縁膜よりも下方に配置された第３の配線を有し、前記下部電極の底面から下方に延びる第２のビアホール内に充填された導電部材を介して該下部電極が該第３の配線に接続されている請求項４に記載の半導体装置。
【請求項６】
さらに、前記第１のエッチングストッパ膜と前記ビア層絶縁膜との間に、該第１のエッチングストッパ膜側から順番に積層された第２及び第３のエッチングストッパ膜を有し、該第２のエッチングストッパ膜は、該第１のエッチングストッパ膜及び該第３のエッチングストッパ膜とは異なるエッチング耐性を有し、該第３のエッチングストッパ膜は、該ビア層絶縁膜とは異なるエッチング耐性を有する請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
（ａ）半導体基板の上に、第１の層間絶縁膜を形成する工程と、
（ｂ）前記第１の層間絶縁膜に、第１のキャパシタ用凹部及び配線溝を形成する工程と、
（ｃ）前記第１のキャパシタ用凹部内及び前記配線溝内に、それぞれ下部電極及び第１の配線を充填する工程と、
（ｄ）前記第１の層間絶縁膜、前記下部電極、及び前記第１の配線の上面を第１のエッチングストッパ膜で覆う工程と、
（ｅ）前記第１のエッチングストッパ膜の上に、該第１のエッチングストッパ膜とはエッチング耐性の異なる絶縁材料からなるビア層絶縁膜を形成する工程と、
（ｆ）前記ビア層絶縁膜及び前記第１のエッチングストッパ膜を貫通し、前記第１の配線の一部を露出させる第１のビアホールを形成する工程と、
（ｇ）前記第１のビアホール内に、導電性の第１のプラグを充填する工程と、
（ｈ）前記ビア層絶縁膜に、平面視において前記下部電極と少なくとも部分的に重なる第２のキャパシタ用凹部を形成し、その底面に前記第１のエッチングストッパ膜の少なくとも一部を残す工程と、
（ｉ）前記第２のキャパシタ用凹部の内面、前記第１のプラグの上面、及び前記ビア層絶縁膜の上面を覆うように、導電膜を形成する工程と、
（ｊ）前記導電膜をパターニングすることにより、前記第２のキャパシタ用凹部内に上部電極を残すと共に、前記第１のプラグに接続された第２の配線を残す工程と
を有する半導体装置の製造方法。
【請求項８】
前記工程ｈで形成される前記第２のキャパシタ用凹部の外周線は、平面視において、前記下部電極の外周線よりも外側に配置される請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程ａの前に、前記第１の層間絶縁膜よりも下方の層内に第３の配線を形成する工程を有し、前記工程ｂが、前記第１の層間絶縁膜に、前記第１のキャパシタ用凹部の底面から該第１の層間絶縁膜の底面まで達し、前記第３の配線の一部を露出させる第２のビアホールを形成する工程を含み、前記工程ｃにおいて、前記第２のビアホール内にも前記下部電極を充填する請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程ｄが、さらに、前記第１のエッチングストッパ膜の上に、第２のエッチングストッパ膜及び第３のエッチングストッパ膜を形成する工程を含み、前記工程ｅにおいて、前記第３のエッチングストッパ膜の上に前記ビア層絶縁膜を形成し、前記工程ｆで形成する前記第１のビアホールは前記第２及び第３のエッチングストッパ膜をも貫通し、前記工程ｈにおいて、前記第３のエッチングストッパ膜に対して前記ビア層絶縁膜を選択的にエッチングできる条件で該第３のエッチングストッパ膜が露出するまでエッチングし、次に、前記第２のエッチングストッパ膜に対して該第３のエッチングストッパ膜を選択的にエッチングできる条件で該第２のエッチングストッパ膜が露出するまで前記第３のエッチングストッパ膜をエッチングし、次に、前記第１のエッチングストッパ膜に対して該第２のエッチングストッパ膜を選択的にエッチングできる条件で該第１のエッチングストッパ膜が露出するまで前記第２のエッチングストッパ膜をエッチングすることにより前記第２のキャパシタ用凹部を形成する請求項７〜９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、キャパシタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
一般に、移動体通信分野等に用いられる高周波アナログ集積回路においては、扱う信号の特性から高速動作可能な能動素子（トランジスタ等）に加えて、抵抗素子、キャパシタ、インダクタ等の受動素子が必要となる。また、動作速度の向上及び消費電力の低減のために、寄生容量及び寄生抵抗の低減が必要になる。寄生容量及び寄生抵抗の低減のために、金属−酸化物絶縁膜−半導体（ＭＯＳ）構造のキャパシタよりも、金属−絶縁膜−金属（ＭＩＭ）構造のキャパシタが利用される。
【０００３】
図７に、ダマシン法を用いて形成した配線と、ＭＩＭ構造のキャパシタとを有する半導体装置の断面図を示す。図７に示した構造と類似した構造のＭＩＭ構造のキャパシタが下記の非特許文献１に開示されている。以下、図７に示した半導体装置の製造方法について説明する。
【０００４】
層間絶縁膜１００の上に、ＳｉＮからなるエッチングストッパ膜１０１及びＳｉＯ２からなる層間絶縁膜１０２を形成する。この２層に配線溝を形成し、この配線溝内に銅配線１０３を充填する。層間絶縁膜１０２の上に、銅の拡散防止及びエッチングストッパの機能を有するＳｉＮからなるエッチングストッパ膜１０６を形成する。このエッチングストッパ膜１０６の上に、ＳｉＯ２膜１１２を薄く成膜する。なお、このＳｉＯ２膜１１２は必須ではない。ＳｉＯ２膜１１２の上面から層間絶縁膜１００の上面まで達する凹部１１０を形成する。
【０００５】
基板全面に、下部電極１１５ＡとなるＴｉＮ膜、キャパシタ誘電体膜１１６ＡとなるＳｉＯ２膜、上部電極１１７ＡとなるＴｉＮ膜、及び上部絶縁膜１１８ＡとなるＳｉＮ膜を順番に堆積させる。この４層は、凹部１１０の内面にも堆積する。下側のＴｉＮ膜からＳｉＮ膜までの４層を、下部電極１１５Ａの形状にパターニングする。この際に、凹部１１０をアライメントマークとして用いる。層間絶縁膜１０２の上面は平坦であるため、その上にＴｉＮ膜を形成すると、下層の配線１０３の位置が検出できなくなる。このため、凹部１１０を形成し、アライメントマークとして用いる。
【０００６】
次に、ＳｉＯ２膜、上側のＴｉＮ膜、及びＳｉＮ膜を、上部電極１１７Ａの形状にパターニングする。ＴｉＮからなる下部電極１１５Ａ、ＳｉＯ２からなるキャパシタ誘電体膜１１６Ａ、ＴｉＮからなる上部電極１１７Ａによりキャパシタ１１９が構成される。凹部１１０の内面上にも。ＴｉＮ膜１１５Ｂ、ＳｉＯ２膜１１６Ｂ、上側のＴｉＮ膜１１７Ｂ、及びＳｉＮ膜１１８Ｂが残る。
【０００７】
下部電極１１５Ａを形成する際に、下部電極１１５Ａとは異なる場所にアライメントマークを形成しておく。このアライメントマークを用いて、上部電極１１７Ａの形状にパターニングする際の位置合せが行われる。なお、上部電極と下部電極との位置合せ精度の許容範囲によっては、上部電極１１７Ａの形状にパターニングする際にも、凹部１１０の段差をアライメントマークとして用いることが可能である。
【０００８】
キャパシタ１１９を覆うように、層間絶縁膜１２０を形成し、表面の平坦化を行う。層間絶縁膜１２０にビアホール１２２Ａ、１２２Ｂ及び１２２Ｃを形成する。ビアホール１２２Ａは、上部電極１１７Ａの脇を通過して下部電極１１５Ａの上面を露出させる。ビアホール１２２Ｂは、上部絶縁膜１１８Ａを貫通して上部電極１１７Ａの上面を露出させる。ビアホール１２２Ｃは、ＳｉＯ２膜１１２及びエッチングストッパ膜１０６を貫通して下層の配線１０３の上面を露出させる。
【０００９】
これらのビアホール１２２Ａ、１２２Ｂ及び１２２Ｃの内面をバリアメタル膜で被覆した後、ビアホール内にタングステン（Ｗ）からなるプラグを充填する。層間絶縁膜１２０の上に、アルミニウム（Ａｌ）等からなる配線１２５Ａ、１２５Ｂ及び１２５Ｃを形成する。配線１２５Ａ、１２５Ｂ及び１２５Ｃは、それぞれビアホール１２２Ａ、１２２Ｂ及び１２２Ｃ内に充填されたプラグに接続される。
【００１０】
上記製造方法では、凹部１１０を形成する工程、下部電極１１５Ａのパターニングを行う工程、及び上部電極１１７Ａのパターニングを行う工程において、それぞれ１回ずつフォトリソグラフィを行う必要がある。すなわち、キャパシタ１１９を形成しない場合に比べて、３回のフォトリソグラフィ工程が新たに追加される。
【００１１】
図８Ａ〜図８Ｄを参照して、下記の特許文献１に開示されたＭＩＭ構造のキャパシタの製造方法について説明する。
【００１２】
図８Ａに示すように、層間絶縁膜１５０に形成された配線溝内に配線１５２が充填され、キャパシタ用の凹部内に下部電極１５１が充填されている。層間絶縁膜１５０、下部電極１５１、及び配線１５２の上に、エッチングストッパ膜１５５を形成する。さらにその上に、層間絶縁膜１５６を形成する。層間絶縁膜１５６に、キャパシタ用の凹部１５６Ａを形成する。凹部１５６Ａは、平面視において下部電極１５１と部分的に重なる。
【００１３】
全面を覆うようにバリアメタル膜を形成し、さらに、導電膜を堆積させる。層間絶縁膜１５６の上面が露出するまで化学機械研磨（ＣＭＰ）を行う。図８Ｂに示すように、凹部１５６Ａ内に残った導電膜により、上部電極１５８が形成される。
【００１４】
図８Ｃに示すように、層間絶縁膜１５６及び上部電極１５８の上に、エッチングストッパ膜１６０を形成し、さらにその上に、層間絶縁膜１６１を形成する。
【００１５】
図８Ｄに示すように、層間絶縁膜１６１及びエッチングストッパ膜１６０に、凹部１６１Ｂを形成すると共に、凹部１６１Ｂの底面から配線１５２の上面まで達するビアホール１５６Ｂを形成する。平面視において、凹部１６１Ｂは上部電極１５８及び下層の配線１５２と重なる。凹部１６１の底面の一部に上部電極１５８が露出し、ビアホール１５６Ｂの底面に配線１５２の上面が露出する。
【００１６】
凹部１６１Ｂ及びビアホール１５６Ｂの内面をバリアメタル膜で覆い、内部に導電部材１６３を充填する。下部電極１５１、上部電極１５８、及び両者の間に配置されたエッチングストッパ膜１５５によりキャパシタが構成される。上部電極１５８は、導電部材１６３を介して、下部電極１５１と同一の層内の配線１５２に接続される。
【００１７】
【特許文献１】特開２００３−５１５０１号公報
【非特許文献１】M. Armacost et. al., "Ahigh Reliability Metal Insulator Metal Capacitor for 0.18μm CopperTechnology", IEDM2000, p.157-160
【発明の開示】
【発明が解決しようとする課題】
【００１８】
図８Ａ〜図８Ｄに示した方法では、キャパシタを形成するために、図８Ａに示した凹部１５６Ａの形成、この凹部１５６Ａ内への導電膜の充填、及びＣＭＰの工程が新たに追加される。
【００１９】
本発明の目的は、キャパシタを形成するために必要となる追加工程数がより少ない半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００２０】
本発明の一観点によると、半導体基板の上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜に形成された第１のキャパシタ用凹部及び配線溝と、前記第１のキャパシタ用凹部内に充填された下部電極と、前記配線溝内に充填された第１の配線と、前記第１の層間絶縁膜の上に配置された第１のエッチングストッパ膜と、前記第１のエッチングストッパ膜の上に配置され、該第１のエッチングストッパ膜とはエッチング耐性の異なる絶縁材料で形成されたビア層絶縁膜と、前記ビア層絶縁膜及び前記第１のエッチングストッパ膜を貫通し、前記第１の配線の上面まで達する第１のビアホールと、前記第１のビアホール内に充填された導電性の第１のプラグと、前記ビア層絶縁膜に形成され、前記第１のエッチングストッパ膜まで達し、平面視において前記下部電極と少なくとも部分的に重なる第２のキャパシタ用凹部と、前記第２のキャパシタ用凹部の底面と側面、及び該第２のキャパシタ用凹部に連続する前記ビア層絶縁膜の上面の一部を覆うように配置された上部電極であって、前記第１のエッチングストッパ膜をキャパシタ誘電体膜とし、前記下部電極とともにキャパシタを構成する上部電極と、前記ビア層絶縁膜の上に形成され、前記第１のプラグに接続された第２の配線とを有する半導体装置が提供される。
【００２１】
本発明の他の観点によると、（ａ）半導体基板の上に、第１の層間絶縁膜を形成する工程と、（ｂ）前記第１の層間絶縁膜に、第１のキャパシタ用凹部及び配線溝を形成する工程と、（ｃ）前記第１のキャパシタ用凹部内及び前記配線溝内に、それぞれ下部電極及び第１の配線を充填する工程と、（ｄ）前記第１の層間絶縁膜、前記下部電極、及び前記第１の配線の上面を第１のエッチングストッパ膜で覆う工程と、（ｅ）前記第１のエッチングストッパ膜の上に、該第１のエッチングストッパ膜とはエッチング耐性の異なる絶縁材料からなるビア層絶縁膜を形成する工程と、（ｆ）前記ビア層絶縁膜及び前記第１のエッチングストッパ膜を貫通し、前記第１の配線の一部を露出させる第１のビアホールを形成する工程と、（ｇ）前記第１のビアホール内に、導電性の第１のプラグを充填する工程と、（ｈ）前記ビア層絶縁膜に、平面視において前記下部電極と少なくとも部分的に重なる第２のキャパシタ用凹部を形成し、その底面に前記第１のエッチングストッパ膜の少なくとも一部を残す工程と、（ｉ）前記第２のキャパシタ用凹部の内面、前記第１のプラグの上面、及び前記ビア層絶縁膜の上面を覆うように、導電膜を形成する工程と、（ｊ）前記導電膜をパターニングすることにより、前記第２のキャパシタ用凹部内に上部電極を残すと共に、前記第１のプラグに接続された第２の配線を残す工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００２２】
キャパシタの下部電極は、同一層内の配線と同一工程で形成される。上部電極は、第２の配線と同一工程で形成される。このため、第２のキャパシタ用凹部を形成するための工程を新たに追加するのみで、キャパシタを形成することができる。
【発明を実施するための最良の形態】
【００２３】
図１Ａ〜図１Ｊを参照して、第１の実施例による半導体装置の製造方法について説明する。
【００２４】
図１Ａに示すように、シリコンからなる半導体基板１の表層部に、シャロートレンチアイソレーション（ＳＴＩ）構造の素子分離絶縁膜２が形成されている。素子分離絶縁膜２により画定された活性領域内にＭＯＳＦＥＴ３が形成されている。半導体基板１の表面及びＭＯＳＦＥＴ３を覆うように、ＳｉＮからなるエッチングストッパ膜４が形成され、その上にフォスフォシリケートガラス（ＰＳＧ）等からなる１層目の層間絶縁膜５が形成されている。１層目の層間絶縁膜５及びエッチングストッパ膜４を貫通するビアホール６及び７が形成され、その内部に、それぞれＷ等からなるプラグ８及び９が充填されている。プラグ８及び９は、それぞれＭＯＳＦＥＴ３のソース領域及びドレイン領域に接続される。なお、ビアホール６及び７の内面は、ＴｉＮ等からなるバリアメタル膜で被覆されている。
【００２５】
１層目の層間絶縁膜５の上に、ＳｉＣ等からなるエッチングストッパ膜１０、ＳｉＯＣ等からなる絶縁膜１１、及びＳｉＯ２からなるキャップ膜１２の３層からなる２層目の層間絶縁膜１３が形成されている。層間絶縁膜１３に、複数の配線溝１５が形成されている。配線溝１５の内面がＴａ等からなるバリアメタル膜で覆われ、内部が、銅からなる導電部材１６で埋め込まれている。配線溝１５内の導電部材１６が１層目の配線を構成する。配線溝１５及び導電部材１６は、シングルダマシン法により形成される。
【００２６】
２層目の層間絶縁膜１３の上に、ＳｉＣ等からなるエッチングストッパ膜２０、ＳｉＯＣ等からなる絶縁膜２１、及びＳｉＯ２からなるキャップ膜２２の３層からなる３層目の層間絶縁膜２３が形成されている。層間絶縁膜２３に、複数の配線溝２５及びビアホール２６が形成されている。配線溝２５及びビアホール２６の内面がＴａ等からなるバリアメタル膜で覆われ、内部が、銅からなる導電部材２８で埋め込まれている。配線溝２５内の導電部材２８が配線を構成し、ビアホール２６内の導電部材２８が上下の配線を接続する層間接続部を構成する。配線溝２５、ビアホール２６、及び導電部材２８は、デュアルダマシン法により形成される。
【００２７】
３層目の層間絶縁膜２３の上に、３層目の配線構造と同様のデュアルダマシン法で形成された複数の配線層３０が配置されている。
【００２８】
配線層３０の上に、４層構造の層間絶縁膜４４を形成する。層間絶縁膜４４は、下地表面とはエッチング耐性の異なる絶縁材料、例えばＳｉＮからなる厚さ５０ｎｍのエッチングストッパ膜４０、エッチングストッパ膜４０とはエッチング耐性の異なる絶縁材料、例えばＳｉＯ２からなる厚さ６００ｎｍのビア層絶縁膜４１、ビア層絶縁膜４１とはエッチング耐性の異なる絶縁材料、例えばＳｉＮからなる厚さ５０ｎｍのエッチグストッパ膜４２、及びエッチングストッパ膜４２とはエッチング耐性の異なる絶縁材料、例えばＳｉＯ２からなる厚さ３５０ｎｍの配線層絶縁膜４３がこの順番に積層された構造を有する。これらの膜は、例えば化学気相成長（ＣＶＤ）等により堆積される。
【００２９】
図１Ｂに示すように、層間絶縁膜４４に、デュアルダマシン法を用いて配線を形成する。図１Ｂ〜図１Ｊにおいては、配線層３０よりも上方の積層構造のみを示す。以下、デュアルダマシン法を用いた配線の形成方法について説明する。
【００３０】
まず、配線層絶縁膜４３の上面からビア層絶縁膜４１の底面まで達するビアホール４１Ｃを形成する。次に、ビア層絶縁膜４１の上面まで達する配線溝４３Ａ、４３Ｃ、及びキャパシタ用凹部４３Ｂを形成する。配線溝４３Ｃは、ビアホール４１Ｃが形成された位置を通過する。配線溝形成のために配線層絶縁膜４３をエッチングする時には、ビアホール４１Ｃ内の下方の一部に樹脂製の保護部材を充填しておき、その底面に露出したエッチングストッパ膜４０を保護する。配線層絶縁膜４３のエッチング後、この保護部材と、エッチングマスクとして用いたレジスト膜とを除去する。さらに、配線溝４３Ａ、４３Ｃ、及びキャパシタ用凹部４３Ｂの底面に露出しているエッチングストッパ膜４２、及びビアホール４１Ｃの底面に露出しているエッチングストッパ膜４０を除去する。
【００３１】
露出した全面を覆うように、Ｔａ等からなる厚さ３０ｎｍのバリアメタル膜を形成する。さらに、銅からなるシード膜をスパッタリングにより形成した後、銅を電解めっきすることにより、導電膜を形成する。配線層絶縁膜４３の上面が露出するまでＣＭＰを行う。これにより、配線溝４３Ａ内に銅配線４６が残り、配線溝４３Ｃ及びビアホール４１Ｃ内に銅配線４７が残り、キャパシタ用凹部４３Ｂ内に銅からなる下部電極４５が残る。配線４７は、ビアホール４１Ｃ内に充填されプラグを経由して下層の配線に接続される。ビアホール４１Ｃ内のプラグは、配線４７と一体化される。なお、下部電極４５、配線４６、４７を、銅を主成分とする合金、Ａｌ、またはＡｌにＣｕを０．５〜１．０重量％程度添加したＣｕ添加Ａｌ等で形成してもよい。
【００３２】
下部電極４５等をＣｕ、Ｃｕを主成分とする合金等で形成する場合には、バリアメタル膜として、Ｔａ、ＴａＮ、ＴｉＮ等を用いる。下部電極４５等をＡｌ、Ｃｕ添加Ａｌ等で形成する場合には、バリアメタル膜としてＴｉＮを用いる。また、絶縁膜とＴｉＮ膜との間、及びＡｌ膜とＴｉＮ膜との間に、密着向上を図るためにＴｉ膜を配置してもよい。
【００３３】
図１Ｃに示すように、層間絶縁膜４４、下部電極４５、配線４６及び４７を覆うように、エッチングストッパ膜５０とビア層絶縁膜５１との２層構造の層間絶縁膜５３を、化学気相成長（ＣＶＤ）により形成する。エッチングストッパ膜５０は、その下の配線層絶縁膜４３とはエッチング耐性の異なる絶縁材料、例えばＳｉＮで形成され、その厚さは７０ｎｍである。なお、エッチングストッパ膜５０は、Ｃｕの拡散防止機能を併せ持つ。ビア層絶縁膜５１は、エッチングストッパ膜５０とはエッチング耐性の異なる絶縁材料、例えばＳｉＯ２で形成され、その厚さは１０００ｎｍである。なお、ビア層絶縁膜５１を１０００ｎｍよりもやや厚く成膜し、ＣＭＰを行って表面を平坦化してもよい。
【００３４】
層間絶縁膜５３の上に、レジスト膜５４を形成する。露光及び現像を行うことにより、レジスト膜５４に開口５４Ａを形成する。開口５４Ａは、平面視において、下層の配線４６に内包され、その平面形状の寸法は、０．５〜０．７μｍ程度である。レジスト膜５４をマスクとして、ＣＦ系ガスを用いたプラズマエッチングにより、ビア層絶縁膜５１をエッチングする。Ｏ２を含んだプラズマアッシングによりレジスト膜５４を除去する。その後、ビアホール５１Ａの底面に露出しているエッチングストッパ膜５０を、ＣＨＦ系ガスを用いたプラズマエッチングにより除去する。
【００３５】
図１Ｄに示すように、層間絶縁膜５３を貫通するビアホール５１Ａが形成され、その底面に配線４６の上面が露出する。ビアホール５１Ａは、シングルダマシン構造を有する。
【００３６】
図１Ｅに示す状態までの工程を説明する。ビアホール５１Ａの内面及びビア層絶縁膜５１の上面を覆うように、ＴｉＮからなる厚さ５０ｎｍの接着層をスパッタリングにより形成する。次に、Ｗからなる厚さ３５０ｎｍの導電膜をＣＶＤにより堆積させる。この導電膜により、ビアホール５１Ａ内が完全に埋め尽くされる。ビア層絶縁膜５１の上面が露出するまでＣＭＰを行う。これにより、ビアホール５１Ａの内面を覆うＴｉＮからなる密着層５５、及び内部を充填するＷからなるプラグ５６が残る。なお、密着層５５を、ＷＮ、ＷＳｉＮ等で形成してもよい。
【００３７】
図１Ｆに示すように、層間絶縁膜５３の上にレジスト膜５９を形成し、露光及び現像を行って開口５９Ｂを形成する。開口５９Ｂは、平面視において、下部電極４５に内包される。なお、開口５９Ｂと下部電極４５とが部分的に重なるように両者を配置してもよい。また、開口５９Ｂの平面形状の寸法は、ビアホール５１Ａの平面形状の寸法よりも大きい。例えば、開口５９Ｂの平面形状は長方形であり、その短辺及び長辺の長さは、例えばそれぞれ３〜５μｍ及び１０μｍ程度である。
【００３８】
レジスト膜５９をマスクとして、ビア層絶縁膜５１をエッチングし、エッチングストッパ膜５０を露出させる。ビア層絶縁膜５１のエッチングは、例えば、ＣＦ系ガスを用いたプラズマエッチングにより行うことができる。ビア層絶縁膜５１のエッチング後、Ｏ２ガスを用いたプラズマアッシングによりレジスト膜５９を除去する。
【００３９】
図１Ｇに示すように、ビア層絶縁膜５１に、キャパシタ用凹部５１Ｂが形成される。キャパシタ用凹部５１Ｂは、平面視において、下部電極４５に内包される。また、平面視におけるキャパシタ用凹部５１Ｂの面積は、ビアホール５１Ａの面積よりも大きい。
【００４０】
エッチングストッパ膜５０のエッチング速度に対するビア層絶縁膜５１のエッチング速度の比（エッチング選択比）、及びビア層絶縁膜５１のエッチング時のオーバエッチング量により、キャパシタ用凹部５１Ｂの底面に露出したエッチングストッパ膜５０の厚さが決定される。例えば、エッチング選択比が１０であり、オーバエッチング量を３０％とすると、厚さ１０００ｎｍのビア層絶縁膜５１をエッチングする際に、エッチングストッパ膜５０の厚さが３０ｎｍだけ目減りする。成膜時のエッチングストッパ膜５０の厚さを７０ｎｍに設定したため、キャパシタ用凹部５１Ｂの底面に露出したエッチングストッパ膜５０の厚さは４０ｎｍになる。
【００４１】
図１Ｈに示す状態までの工程を説明する。キャパシタ用凹部５１Ｂの内面、及びビア層絶縁膜５１の上面を覆うように、ＴｉＮからなる厚さ５０ｎｍのバリアメタル膜６０、ＡｌＣｕ合金からなる厚さ１０００ｎｍの導電膜６１、及びＴｉＮからなる厚さ５０ｎｍのバリアメタル膜６２の３層をスパッタリングにより形成する。なお、導電膜６１を、ＡｌＣｕ合金以外に、Ａｌまたは、Ａｌを主成分とする合金で形成してもよい。バリアメタル膜６２の上に、レジスト膜を形成し、露光及び現像を行うことにより、レジストパターン６５を形成する。レジストパターン６５は、層間絶縁膜５３の上に形成する配線、及びキャパシタの上部電極に対応する領域を覆う。レジストパターン６５をマスクとして、バリアメタル膜６２、導電膜６１、及びバリアメタル膜６０の３層をエッチングする。
【００４２】
図１Ｉに示すように、層間絶縁膜５３の上に、３層構造を有する配線６３Ａ、パッド６３Ｃ、及び上部電極６３Ｂが残る。これらはすべて同一の積層構造を有する。上部電極６３Ｂは、キャパシタ用凹部５１Ｂの内面、及びそれに隣接する領域の層間絶縁膜５３の上面を覆う。下部電極４５と上部電極６３Ｂとが、エッチングストッパ膜５０を介して対向し、エッチングストッパ膜５０をキャパシタ誘電体膜とするキャパシタ６４が構成される。配線６３Ａは、プラグ５６を介して下層の配線４６に接続される。
【００４３】
なお、上部電極６３Ｂ等を、上側から順番にＴｉＮ／Ｔｉ／Ａｌ／ＴｉＮ／Ｔｉが積層された５層構造、またはＴｉＮ／Ｔｉ／Ａｌ／ＴｉＮの４層構造にしてもよい。Ｔｉ膜は、密着性を高める機能を有する。
【００４４】
図１Ｊに示すように、上部電極６３Ｂ、配線６３Ａ、及びパッド６３Ｃを覆うように、層間絶縁膜５３の上に、ＳｉＯ２からなる厚さ１０００ｎｍのカバー膜７０、及びＳｉＮからなる厚さ５００ｎｍのカバー膜７１を、プラズマ励起型ＣＶＤにより形成する。カバー膜７０及び７１に開口７２を形成することにより、パッド６３Ｃを露出させる。
【００４５】
図２に、キャパシタ６４及び配線６３Ａの平面図を示す。図２の一点鎖線Ａ１−Ａ１における断面図が、図１Ａ〜図１Ｊに対応する。上部電極６３Ｂ用のキャパシタ用凹部５１Ｂが下部電極４５に内包される。下部電極４５に、下部電極４５と同一層内に配置された引出し用配線４５Ｌが接続されている。配線４５Ｌは、図１Ｊに示した配線層絶縁膜４３に形成された引出し線用配線溝内に充填されている。上部電極６３Ｂが、ビアホールＨ１内を経由して、下部電極４５と同一層内に配置された配線４５Ｍに接続されている。
【００４６】
上記第１の実施例では、図１Ｆに示したレジスト膜５９を形成する工程、レジスト膜５９に開口５９Ｂを形成する工程、図１Ｇに示したキャパシタ用凹部５１Ｂを形成する工程、及びレジスト膜５９を除去する工程が、キャパシタ６４を形成するために新たに追加される。図１Ｉに示した上部電極６３Ｂは、同一層内の配線６３Ａ、パッド６３Ｃの形成と同時に行われる。このため、キャパシタ形成のために新たに必要となる工程数の増加を抑制することができる。
【００４７】
上記第１の実施例では、図１Ｇに示したキャパシタ用凹部５１Ｂを形成する前に、プラグ５６用のビアホール５１Ａを形成した。両者を形成する順番を逆にすると、ビアホール５１Ａの底面のエッチングストッパ膜５０を除去するときに、キャパシタ用凹部５１Ｂの底面のエッチングストッパ膜５０が除去されないように、レジスト膜等でマスクする必要がある。第１の実施例のように、キャパシタ用凹部５１Ｂをビアホール５１Ａよりも後に形成することにより、キャパシタ用凹部５１Ｂの底面をマスクするための工程増を回避することができる。なお、第１の実施例では、図１Ｆに示したレジスト膜５９を、Ｏ２ガスを含むプラズマアッシングにより除去する際に、ＴｉＮからなる密着層５５及びＷからなるプラグ５６の上面が酸素プラズマに晒される。ただし、ＴｉＮ及びＷは、酸化され難い材料であるため、その表面が酸素プラズマに晒されても、プラグ５６とその上の配線６３Ａとの間の接触抵抗を十分低く維持することができる。
【００４８】
また、上記第１の実施例では、上部電極６３Ｂを収容するキャパシタ用凹部５１Ｂが、平面視において下部電極４５に内包されている。両者の一部分同士が重なる場合には、両者の位置ずれが生じた場合に、上部電極６３Ｂと下部電極４５とが対向する領域の面積が変動してしまう。キャパシタ用凹部５１Ｂが下部電極４５に内包されている場合には、位置ずれが生じても、それが許容範囲内であれば、上部電極６３Ｂと下部電極４５とが対向するの領域の面積を一定に保つことができる。これにより、所望のキャパシタンスを維持することができる。
【００４９】
図３及び図４に、それぞれ第２の実施例による半導体装置の断面図及び平面図を示す。図３は、図４の一点鎖線Ａ３−Ａ３における断面図である。以下、図１Ａ〜図１Ｊ、及び図２に示した第１の実施例による半導体装置との相違点に着目して説明する。
【００５０】
層間絶縁膜４４の下層の層間絶縁膜３４に形成された配線溝３２Ａ内に、銅からなる配線３５が充填されている。配線溝３２Ａの内面はバリアメタル膜で覆われている。銅配線３５は、デュアルダマシン法で形成される。
【００５１】
ビア層絶縁膜４１及びエッチングストッパ膜４０に、キャパシタ用凹部４３Ｂの底面から配線３５の上面まで達するビアホール４１Ｂが形成されている。キャパシタ用凹部４３Ｂの内面を覆うバリアメタル膜がビアホール４１Ｂの内面まで連続的に覆い、下部電極４５がビアホール４１Ｂ内にも充填されている。
【００５２】
層間絶縁膜４４の他の領域に、配線溝４３Ｄ、４３Ｅ及びビアホール４１Ｄが形成されている。ビアホール４１Ｄは、配線溝４３Ｄの底面から配線３５の上面まで達する。配線溝４３Ｄ及びビアホール４１Ｄの内面がバリアメタル膜で覆われ、内部が導電部材４９で埋め尽くされている。配線溝４３Ｅの内面がバリアメタル膜で覆われ、内部が配線４８で埋め尽くされている。キャパシタ用凹部４３Ｂとビアホール４１Ｂ、及び配線溝４３Ｄとビアホール４１Ｄは、図１Ｂに示した配線溝４３Ｃとビアホール４１Ｃの形成工程と同一の工程で形成される。配線溝４３Ｄ及びビアホール４１Ｄ内に充填される導電部材４９は、下部電極４５の形成と同一の工程で形成される。
【００５３】
層間絶縁膜５３の上に堆積している上部電極６３Ｂの底面から、配線４８の上面まで達するビアホール５１Ｄが、層間絶縁膜５３に形成されている。ビアホール５１Ｄの内面がバリアメタル膜で覆われ、内部にプラグ５８が充填されている。言い換えれば、上部電極６３Ｂが、プラグ５８の上まで達している。プラグ５８は、上部電極６３Ｂと配線４８とを接続する。この構造は、図１Ｊにおいて、上部電極６３Ｂと配線６３Ａとを相互に接続した構造と同じである。
【００５４】
第２の実施例においては、図４に示すように、平面視において上部電極６３Ｂを収容するキャパシタ用凹部５１Ｂの外周線が、下部電極４５の外周線よりも外側に配置されている。以下、このような平面配置を採用することの効果について、図５Ａ及び図５Ｂを参照しながら説明する。
【００５５】
図５Ａに、平面視において、キャパシタ用凹部５１Ｂが下部電極４５に内包される場合の断面図を示す。ビア層絶縁膜５１をエッチングする際に、形成されるキャパシタ用凹部５１Ｂの側壁を保護する目的で、エッチングガスに堆積性ガス（デポガス）を混合する。堆積性ガスによって生成される副生成物が側壁を保護する。例えば、エッチングガスとしてＣＦ４、Ｃ４Ｆ８等を用い、堆積性ガスとしてＣＯ等を用いる。
【００５６】
ビアホール５１Ａのように、平面形状の寸法が小さい場合には、その側壁を保護する目的が達成される。ところが、キャパシタ用凹部５１Ｂのように平面形状の寸法が大きい場合には、堆積性ガスによる副生成物が、広い底面をも保護し、底面のエッチング速度が低下する。ところが、底面の外周近傍には副生成物が付着しにくいため、外周近傍のエッチング速度が中央のエッチング速度よりも速くなる。このため、図５Ａに示したように、キャパシタ用凹部５１Ｂの底面の外周近傍のエッチングストッパ膜５０が過剰にエッチングされ、下部電極４５が露出してしまう場合がある。下部電極４５が露出すると、キャパシタの下部電極４５と、キャパシタ用凹部５１Ｂの内面を覆う上部電極とが短絡してしまう。
【００５７】
図５Ｂに、第２の実施例による構成を採用した場合の断面図を示す。キャパシタ用凹部５１Ｂの外周線が下部電極４５の外周線よりも外側に配置されているため、キャパシタ用凹部５１Ｂの外周線近傍においてエッチングストッパ膜５０が過剰にエッチングされたとしても、下部電極４５が露出することはない。従って、キャパシタの下部電極と上部電極との短絡を防止することができる。
【００５８】
第２の実施例において、図２に示した第１の実施例のように、下部電極４５と同一層内に、下部電極４５に接続された配線４５Ｌを配置すると、平面視において、キャパシタ用凹部５１Ｂの外周線が配線４５Ｌと交差してしまう。エッチングストッパ膜５０が過剰にエッチングされると、この交差箇所で、上部電極と配線４５Ｌとの短絡が発生してしまう。第２の実施例では、下部電極４５が、それよりも下層の層間絶縁膜３４内に埋め込まれた配線３５を介して、他の電子回路要素に接続される。このため、下部電極４５の引出し配線３５と、キャパシタ用凹部５１Ｂの内面を覆う上部電極６３Ｂとの短絡を防止することができる。
【００５９】
さらに、キャパシタ用凹部５１Ｂと下部電極４５との位置ずれが生じた場合でも、そのずれ量が許容範囲内であれば、下部電極４５と上部電極６４Ｂとが対向する領域の面積を一定に維持することができる。これにより、所望のキャパシタンスを得ることができる。
【００６０】
次に、図６Ａ〜図６Ｃを参照して、第３の実施例による半導体装置及びその製造方法について説明する。
【００６１】
図６Ａに、図１Ｆに示した第１の実施例の製造途中段階に対応する断面図を示す。第１の実施例では、層間絶縁膜５３がエッチングストッパ膜５０とビア層絶縁膜５１との２層で構成されていたが、第３の実施例では、エッチングストッパ膜５０とビア層絶縁膜５１との間に、第２層目のエッチングストッパ膜８０及び第３層目のエッチングストッパ膜８１が配置されている。第２層目のエッチングストッパ膜８０は、第１層目のエッチングストッパ膜５０及び第３層目のエッチングストッパ膜８１のいずれとも異なるエッチング耐性を有する。第３層目のエッチングストッパ膜８１は、その上のビア層絶縁膜５１とは異なるエッチング耐性を有する。例えば、第１層目のエッチングストッパ膜５０と第３層目のエッチングストッパ膜８１とがＳｉＮで形成され、第２層目のエッチングストッパ膜８０とビア層絶縁膜５１とがＳｉＯ２で形成される。第１層目のエッチングストッパ膜５０及び第２層目エッチングストッパ膜８０の厚さは、共に３０ｎｍである。第３層目のエッチングストッパ膜８１の厚さは７０ｎｍである。
【００６２】
レジスト膜５９をマスクとして、第３層目のエッチングストッパ膜８１に対してビア層絶縁膜５１を選択的にエッチングできる条件、例えばＣＦ系ガスを用いたプラズマエッチングにより、ビア層絶縁膜５１をエッチングする。その後、レジスト膜５９を、Ｏ２ガスを用いたプラズマアッシングにより除去する。
【００６３】
図６Ｂに示すように、ビア層絶縁膜５１にキャパシタ用凹部５１Ｂが形成される。その底面には、第３層目のエッチングストッパ膜８１が露出する。次に、第２層目のエッチングストッパ膜８０に対して第３層目のエッチングストッパ膜８１を選択的にエッチングできる条件、例えばＣＨＦ系ガスを用いたプラズマエッチングにより、キャパシタ用凹部５１Ｂの底面に露出した第３層目のエッチングストッパ膜８１をエッチングする。第３層目のエッチングストッパ膜８１はビア層絶縁膜５１に比べて十分薄いため、そのオーバエッチング量は、ビア層絶縁膜５１をエッチングするときのオーバエッチング量に比べて少なくすることができる。このため、第２層目のエッチングストッパ膜８０に与えるダメージを軽減することができる。
【００６４】
次に、第１層目のエッチングストッパ膜５０に対して第２層目のエッチングストッパ膜８０を選択的にエッチングできる条件、例えばフッ酸を用いたウェットエッチングにより、キャパシタ用凹部５１Ｂの底面に露出している第２層目のエッチングストッパ膜８０をエッチングする。
【００６５】
図６Ｃに示すように、キャパシタ用凹部５１Ｂの底面に第１層目のエッチングストッパ膜５０が露出する。第２層目のエッチングストッパ膜８０を、ウェットエッチングを用いて除去するため、第１層目のエッチングストッパ膜５０が受けるダメージを軽減するとともに、その膜厚を高精度に制御することが可能になる。
【００６６】
上記実施例では、エッチングストッパ膜としてＳｉＮを用いたが、その他に、ＳｉＣ、ＳｉＣＮ、ＳｉＯＮ等を用いることができる。これらの材料は、Ｃｕの拡散防止機能も併せ持つ。なお、Ｃｕの拡散防止機能を高めるためには、ＳｉＯＮ中のＯを少なくすることが好ましい。また、上記実施例では、ビア層絶縁膜、配線層絶縁膜としてＳｉＯ２を用いたが、その他に、ＳｉＯＣ、低誘電率有機絶縁材料等を用いてもよい。
【００６７】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００６８】
上記実施例から、以下の付記に示す発明が導出される。
【００６９】
（付記１）
半導体基板の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜に形成された第１のキャパシタ用凹部及び配線溝と、
前記第１のキャパシタ用凹部内に充填された下部電極と、
前記配線溝内に充填された第１の配線と、
前記第１の層間絶縁膜の上に配置された第１のエッチングストッパ膜と、
前記第１のエッチングストッパ膜の上に配置され、該第１のエッチングストッパ膜とはエッチング耐性の異なる絶縁材料で形成されたビア層絶縁膜と、
前記ビア層絶縁膜及び前記第１のエッチングストッパ膜を貫通し、前記第１の配線の上面まで達する第１のビアホールと、
前記第１のビアホール内に充填された導電性の第１のプラグと、
前記ビア層絶縁膜に形成され、前記第１のエッチングストッパ膜まで達し、平面視において前記下部電極と少なくとも部分的に重なる第２のキャパシタ用凹部と、
前記第２のキャパシタ用凹部の底面と側面、及び該第２のキャパシタ用凹部に連続する前記ビア層絶縁膜の上面の一部を覆うように配置された上部電極であって、前記第１のエッチングストッパ膜をキャパシタ誘電体膜とし、前記下部電極とともにキャパシタを構成する上部電極と、
前記ビア層絶縁膜の上に形成され、前記第１のプラグに接続された第２の配線と
を有する半導体装置。
【００７０】
（付記２）
前記上部電極と前記第２の配線とは、同一の積層構造を有する付記１に記載の半導体装置。
【００７１】
（付記３）
平面視において、前記第２のキャパシタ用凹部が、前記下部電極に内包される付記１または２に記載の半導体装置。
【００７２】
（付記４）
平面視において、前記第２のキャパシタ用凹部の外周線が、前記下部電極の外周線よりも外側に配置されている付記１または２に記載の半導体装置。
【００７３】
（付記５）
さらに、前記第１の層間絶縁膜よりも下方に配置された第３の配線を有し、前記下部電極の底面から下方に延びる第２のビアホール内に充填された導電部材を介して該下部電極が該第３の配線に接続されている付記４に記載の半導体装置。
【００７４】
（付記６）
さらに、前記第１のエッチングストッパ膜と前記ビア層絶縁膜との間に、該第１のエッチングストッパ膜側から順番に積層された第２及び第３のエッチングストッパ膜を有し、該第２のエッチングストッパ膜は、該第１のエッチングストッパ膜及び該第３のエッチングストッパ膜とは異なるエッチング耐性を有し、該第３のエッチングストッパ膜は、該ビア層絶縁膜とは異なるエッチング耐性を有する付記１〜５のいずれかに記載の半導体装置。
【００７５】
（付記７）
前記上部電極が、前記第１のプラグの上まで達し、該第１のプラグを介して、前記第１の配線に接続されている付記４に記載の半導体装置。
【００７６】
（付記８）
平面視において、前記第２のキャパシタ用凹部の面積が、前記第１のビアホールの面積よりも大きい付記１に記載の半導体装置。
【００７７】
（付記９）
さらに、前記ビア層絶縁膜の上に形成されたパッドを有し、該パッドは、前記上部電極と同一の積層構造を有する付記１に記載の半導体装置。
【００７８】
（付記１０）
さらに、前記ビア層絶縁膜の上に、前記上部電極を覆うように形成されたカバー膜を有する付記１に記載の半導体装置。
【００７９】
（付記１１）
さらに、前記第１の層間絶縁膜に形成され、前記第１のキャパシタ用凹部に連続する引出し線用配線溝と、
前記引出し線用配線溝内に充填され、前記下部電極に連続する引出し配線と
を有する付記１に記載の半導体装置。
【００８０】
（付記１２）
前記第１のエッチングストッパ膜のうち、前記第２のキャパシタ用凹部の外周線に沿う領域が除去されている付記４に記載の半導体装置。
【００８１】
（付記１３）
前記第１のビアホールは、シングルダマシン構造を有する付記１に記載の半導体装置。
【００８２】
（付記１４）
前記第１のキャパシタ用凹部及び前記配線溝は、厚さ方向に関して前記第１の層間絶縁膜の途中まで達し、さらに、前記配線溝の底面から該第１の層間絶縁膜の底面まで達する第３のビアホールを有し、該第３のビアホール内に、前記第１の配線と一体化されたプラグが充填されている付記１に記載の半導体装置。
【００８３】
（付記１５）
（ａ）半導体基板の上に、第１の層間絶縁膜を形成する工程と、
（ｂ）前記第１の層間絶縁膜に、第１のキャパシタ用凹部及び配線溝を形成する工程と、
（ｃ）前記第１のキャパシタ用凹部内及び前記配線溝内に、それぞれ下部電極及び第１の配線を充填する工程と、
（ｄ）前記第１の層間絶縁膜、前記下部電極、及び前記第１の配線の上面を第１のエッチングストッパ膜で覆う工程と、
（ｅ）前記第１のエッチングストッパ膜の上に、該第１のエッチングストッパ膜とはエッチング耐性の異なる絶縁材料からなるビア層絶縁膜を形成する工程と、
（ｆ）前記ビア層絶縁膜及び前記第１のエッチングストッパ膜を貫通し、前記第１の配線の一部を露出させる第１のビアホールを形成する工程と、
（ｇ）前記第１のビアホール内に、導電性の第１のプラグを充填する工程と、
（ｈ）前記ビア層絶縁膜に、平面視において前記下部電極と少なくとも部分的に重なる第２のキャパシタ用凹部を形成し、その底面に前記第１のエッチングストッパ膜の少なくとも一部を残す工程と、
（ｉ）前記第２のキャパシタ用凹部の内面、前記第１のプラグの上面、及び前記ビア層絶縁膜の上面を覆うように、導電膜を形成する工程と、
（ｊ）前記導電膜をパターニングすることにより、前記第２のキャパシタ用凹部内に上部電極を残すと共に、前記第１のプラグに接続された第２の配線を残す工程と
を有する半導体装置の製造方法。
【００８４】
（付記１６）
前記工程ｈで形成される前記第２のキャパシタ用凹部の外周線は、平面視において、前記下部電極の外周線よりも外側に配置される付記１５に記載の半導体装置の製造方法。
【００８５】
（付記１７）
前記工程ａの前に、前記第１の層間絶縁膜よりも下方の層内に第３の配線を形成する工程を有し、前記工程ｂが、前記第１の層間絶縁膜に、前記第１のキャパシタ用凹部の底面から該第１の層間絶縁膜の底面まで達し、前記第３の配線の一部を露出させる第２のビアホールを形成する工程を含み、前記工程ｃにおいて、前記第２のビアホール内にも前記下部電極を充填する付記１６に記載の半導体装置の製造方法。
【００８６】
（付記１８）
前記工程ｄが、さらに、前記第１のエッチングストッパ膜の上に、第２のエッチングストッパ膜及び第３のエッチングストッパ膜を形成する工程を含み、前記工程ｅにおいて、前記第３のエッチングストッパ膜の上に前記ビア層絶縁膜を形成し、前記工程ｆで形成する前記第１のビアホールは前記第２及び第３のエッチングストッパ膜をも貫通し、前記工程ｈにおいて、前記第３のエッチングストッパ膜に対して前記ビア層絶縁膜を選択的にエッチングできる条件で該第３のエッチングストッパ膜が露出するまでエッチングし、次に、前記第２のエッチングストッパ膜に対して該第３のエッチングストッパ膜を選択的にエッチングできる条件で該第２のエッチングストッパ膜が露出するまで前記第３のエッチングストッパ膜をエッチングし、次に、前記第１のエッチングストッパ膜に対して該第２のエッチングストッパ膜を選択的にエッチングできる条件で該第１のエッチングストッパ膜が露出するまで前記第２のエッチングストッパ膜をエッチングすることにより前記第２のキャパシタ用凹部を形成する付記１５〜１７のいずれかに記載の半導体装置の製造方法。
【００８７】
（付記１９）
前記工程ｂにおいて、デュアルダマシン法により前記第１のキャパシタ用凹部及び前記配線溝を形成する付記１５に記載の半導体装置の製造方法。
【００８８】
（付記２０）
前記工程ｆにおいて、シングルダマシン法により前記第１のビアホールを形成する付記１５に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００８９】
【図１−１】第１の実施例による半導体装置の製造途中における装置の断面図（その１）である。
【図１−２】第１の実施例による半導体装置の製造途中における装置の断面図（その２）である。
【図１−３】第１の実施例による半導体装置の製造途中における装置の断面図（その３）である。
【図１−４】（１Ｉ）は、第１の実施例による半導体装置の製造途中における装置の断面図（その４）であり、（１Ｊ）は、第１の実施例による半導体装置の断面図である。
【図２】第１の実施例による半導体装置の平面図である。
【図３】第２の実施例による半導体装置の断面図である。
【図４】第２の実施例による半導体装置の平面図である。
【図５】（５Ａ）は、比較例による製造方法で作製した製造途中段階における装置の断面図であり、（５Ｂ）は、第２の実施例による方法で作製した製造途中段階における装置の断面図である。
【図６】第３の実施例による半導体装置の製造途中における装置の断面図である。
【図７】従来のキャパシタを含む半導体装置の断面図である。
【図８】従来のキャパシタを含む半導体装置の製造と中断会における装置の断面図である。
【符号の説明】
【００９０】
１  半導体基板
２  素子分離絶縁膜
３  ＭＯＳＦＥＴ
４、１０、２０、３１、４０、４２、５０、８０、８１  エッチングストッパ膜
５、１３、２３、３４  層間絶縁膜
６、７、４１Ｂ、４１Ｃ、４１Ｄ、５１Ａ、５１Ｄ  ビアホール
８、９、５６、５８  プラグ
１１、２１、３２  絶縁膜
１２、２２、３３  キャップ膜
１５、３２Ａ、４３Ａ、４３Ｃ、４３Ｄ、４３Ｅ  配線溝
１６  導電部材
３０  複数の配線層
３５、４５Ｌ、４５Ｍ、４６、４７、４８、４９  配線
４１、５１  ビア層絶縁膜
４３、５３  配線層絶縁膜
４３Ｂ、５１Ｂ  キャパシタ用凹部
４５  下部電極
５４、５９  レジスト膜
５４Ａ、５９Ｂ  開口
５５  密着層
６０、６２  バリアメタル膜
６１  導電膜
６３Ａ  配線
６３Ｂ  上部電極
６３Ｃ  パッド
６４  キャパシタ
６５  レジストパターン
７０、７１  カバー膜
７２  開口
【図１−１】
2007201208.tif 000003
【図１−２】
2007201208.tif 000004
【図１−３】
2007201208.tif 000005
【図１−４】
2007201208.tif 000006
【図２】
2007201208.tif 000007
【図３】
2007201208.tif 000008
【図４】
2007201208.tif 000009
【図５】
2007201208.tif 000010
【図６】
2007201208.tif 000011
【図７】
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【図８】
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