(57)【要約】【課題】基準電圧発生回路の基準電圧Ｖrefの経時変化を低減する。【解決手段】Ｎチャネル型ＭＯＳＦＥＴＱ１，Ｑ２は同じ構造をもち、ともにフローティングゲート及びコントロールゲートをもち、初期しきい値電圧はエンハンスメント側である。ＭＯＳＦＥＴＱ１，Ｑ２はともにフローティングゲートにホールが注入されており、ＭＯＳＦＥＴＱ１はデプレッション型にされ、ＭＯＳＦＥＴＱ２はＭＯＳＦＥＴＱ１よりも少ない量のホールが注入されてエンハンスメント型にされている。ＭＯＳＦＥＴＱ１の定電流性を利用し、ＭＯＳＦＥＴＱ２をその定電流で動作させ、ＭＯＳＦＥＴＱ２に発生する電圧を基準電圧として取り出す。【選択図】図２
2007294846.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴを２個以上直列又は２個並列に接続し、それらのＭＯＳＦＥＴのしきい値電圧の差分によって基準電圧を発生する基準電圧発生回路において、
前記ＭＯＳＦＥＴのうち少なくとも１個はフローティングゲートとコントロールゲートを備え、前記フローティングゲートはホールリッチな状態又はＵＶ消去された状態であることを特徴とする基準電圧発生回路。
【請求項２】
前記ＭＯＳＦＥＴの全部が前記フローティングゲートと前記コントロールゲートを備えており、それらのフローティングゲートはホールリッチな状態又はＵＶ消去された状態である請求項１に記載の基準電圧発生回路。
【請求項３】
前記フローティングゲートと前記コントロールゲートを備えた前記ＭＯＳＦＥＴを複数個備え、それらのＭＯＳＦＥＴはチャネルドープ量が等しい請求項１又は２に記載の基準電圧発生回路。
【請求項４】
前記ＭＯＳＦＥＴはＮチャネル型であり、初期しきい値電圧がエンハンスメント側である請求項１、２又は３に記載の基準電圧発生回路。
【請求項５】
前記ＭＯＳＦＥＴはＰチャネル型であり、初期しきい値電圧がデプレッション側である請求項１、２又は３に記載の基準電圧発生回路。
【請求項６】
２個以上直列に接続された前記ＭＯＳＦＥＴのうち少なくとも１個はデプレッション型であり、そのゲートとソースが短絡されて定電流源となっている請求項１から５のいずれかに記載の基準電圧発生回路。
【請求項７】
２個並列に接続された前記ＭＯＳＦＥＴが差動入力段を構成し、出力端子が反転入力端子に接続されたオペアンプによって構成される請求項１から５のいずれかに記載の基準電圧発生回路。
【請求項８】
供給する電源電圧を基準電圧と比較することによって電源電圧を検出する検出回路を備えた電源装置において、
前記基準電圧を発生する回路として請求項１から７のいずれかに記載の基準電圧発生回路を備えたことを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は単独で又は他の半導体装置に組み込まれるＭＯＳ型、ＣＭＯＳ型又はオペアンプ型の基準電圧発生回路と、その基準電圧発生回路を利用した装置の一例としての電源装置に関するものである。この電源装置は例えば携帯電話など小型機器の電源装置として利用するのに適するものである。
【背景技術】
【０００２】
ゲートとソースを接続したデプレッション型ＭＯＳＦＥＴ(電界効果トランジスタ)を定電流源とする基準電圧発生回路が知られている（例えば特許文献１を参照。）。そこでは、図１１（Ａ）に示されるように、デプレッション型ＭＯＳＦＥＴＱ２１のゲートとソースを接続してその定電流性を利用する。そして、ゲートとドレインが接続されたエンハンスメント型ＭＯＳＦＥＴＱ２２をその定電流で動作するように直列に接続して、ＭＯＳＦＥＴＱ２２に発生する電圧を基準電圧として取り出すものである。ここでは、いずれのＭＯＳＦＥＴＱ２１，Ｑ２２もＮチャネル型である。基準電圧Ｖrefとしては、ＭＯＳＦＥＴＱ２１のしきい値電圧Ｖt_dとＭＯＳＦＥＴＱ２２のしきい値電圧Ｖt_eの差分が出力される。
【０００３】
図１１（Ｂ）にＭＯＳＦＥＴＱ２１，Ｑ２２のＶｇｓ対（Ｉｄｓ）1/2波形（ただし、ドレイン電圧は飽和条件とする）を示す。ただし、ＭＯＳＦＥＴＱ２１，Ｑ２２のコンダクタンスファクタ（Ｋ）は同一とする。Ｖｇｓはゲートとソース間の電圧、Ｉｄｓはドレイン電流である。
ＭＯＳＦＥＴＱ２１はＶｇｓが０Ｖで固定されているため、その波形からＩconstなる定電流を流す。したがって、Ｉｄｓ＝ＩconstとなるＭＯＳＦＥＴＱ２２のＶｇｓがＶrefとなる。ゆえに、
Ｖref ＝ Ｖt_e − Ｖt_d
となり、Ｖrefが２つのＭＯＳＦＥＴＱ２１，Ｑ２２のしきい値電圧Ｖt_e，Ｖt_dの差分で表わされることがわかる。ここでＶt_dはデプレッションタイプであるため負の値をとり、
Ｖref ＝ |Ｖt_e| ＋ |Ｖt_d|
と同義である。
【０００４】
基準電圧発生回路の他の例として、図１２（Ａ）に１個のデプレッション型ＭＯＳＦＥＴＱ２３と、互いに異なるしきい値電圧をもつ２個のエンハンスメント型ＭＯＳＦＥＴＱ２４，Ｑ２５とからなる３トランジスタ型の基準電圧発生回路を示す。ＭＯＳＦＥＴＱ２３は図１１（Ａ）におけるＭＯＳＦＥＴＱ２１と同じく、ゲートとソースを接続した定電流源である。ＭＯＳＦＥＴＱ２４，Ｑ２５では、ＭＯＳＦＥＴＱ２４の方がしきい値電圧が低く、ＭＯＳＦＥＴＱ２４のしきい値電圧をＶt_el、ＭＯＳＦＥＴＱ２５のしきい値電圧をＶt_ehとする。基準電圧ＶrefとしてはＭＯＳＦＥＴＱ２４，Ｑ２５のしきい値電圧の差分が出力される。
【０００５】
図１２（Ｂ）にＭＯＳＦＥＴＱ２３，Ｑ２４，Ｑ２５のＶｇｓ対（Ｉｄｓ）1/2波形を示す。この場合も、ドレイン電圧は飽和条件で、ＭＯＳＦＥＴＱ２３，Ｑ２４，Ｑ２５のコンダクタンスファクタ（Ｋ）は同一とする。ＭＯＳＦＥＴＱ２３はＶｇｓが０Ｖで固定されているため、図１２（Ｂ）のＭＯＳＦＥＴＱ２３の波形からＩconstなる定電流を流す。したがって、Ｉｄｓ＝ＩconstとなるＭＯＳＦＥＴＱ２４，Ｑ２５のＶｇｓがそれぞれＶｏ２４，Ｖｏ２５となる。Ｖrefはこの差分で表わされるので
Ｖref ＝ Ｖｏ２５ − Ｖｏ２４
＝ Ｖt_eh − Ｖt_el
となり、Ｖrefが２つのＭＯＳＦＥＴのしきい値電圧の差分で表わされることがわかる。
【０００６】
また、このような基準電圧発生回路をフローティングゲートとコントロールゲートを備えたＭＯＳＦＥＴで構成した回路がある（例えば特許文献２を参照。）。特許文献２では２個のＮチャネル型ＭＯＳＦＥＴが直列に接続されており、一方にはフローティングゲートにホールを注入してデプレッション型とし、他方にはフローティングゲートに電子を注入してエンハンスメント型とすることにより、両ＭＯＳＦＥＴのしきい値電圧を異ならせている。
【０００７】
また、フローティングゲートとコントロールゲートを備えたＭＯＳＦＥＴを備えた基準電圧発生回路として、オペアンプ型のものが知られている（例えば特許文献３を参照。）。特許文献３には、２個のＭＯＳＦＥＴを一対として差動入力段にもち、出力端子を負の入力端子に接続してなるオペアンプで構成され、一対のＭＯＳＦＥＴのうち一方をフローティングゲートとコントロールゲートをもつ構造とし、そのフローティングゲートに電荷を注入して両ＭＯＳＦＥＴのしきい値電圧を互いに異ならせ、しきい値電圧の差分をオフセット電圧として発生させる基準電圧発生回路が開示されている。
【特許文献１】特公平４−６５５４６号公報
【特許文献２】特開２００２−３６８１０７号公報
【特許文献２】特開平５−１１９８５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
基準電圧発生回路にフローティングゲートとコントロールゲートを備えたＭＯＳＦＥＴを適用する場合、経時変化によりフローティングゲートにおける電荷の放出や増加によってしきい値電圧が変化し、基準電圧発生回路の出力電圧も変化することがわかった。
【０００９】
そこで本発明は、フローティングゲートを備えたＭＯＳＦＥＴをもつ基準電圧発生回路において、ＭＯＳＦＥＴのしきい値電圧、すなわち出力される基準電圧Ｖrefの経時変化を低減することができる基準電圧発生回路及びその基準電圧発生回路を備えた電源装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
本発明にかかる基準電圧発生回路は、ＭＯＳＦＥＴを２個以上直列又は２個並列に接続し、それらのＭＯＳＦＥＴのしきい値電圧の差分によって基準電圧を発生する基準電圧発生回路であって、上記ＭＯＳＦＥＴのうち少なくとも１個はフローティングゲートとコントロールゲートを備え、上記フローティングゲートはホールリッチな状態又はＵＶ消去された状態であるものである。
本願特許請求の範囲及び本明細書において、ホールリッチな状態とはフローティングゲートに電荷のない状態（ＵＶ消去された状態）に比べてホール（正孔）が注入されている状態をいう。また、エレクトロンリッチな状態とはフローティングゲートに電荷のない状態に比べてエレクトロン（電子）が注入されている状態をいう。
【００１１】
本発明者らは、フローティングゲートをホールリッチな状態にすることにより、エレクトロンリッチな状態に比べてリテンション特性（電荷保持特性）を向上させることができることを見出した。
図１はフローティングゲートを備えたＭＯＳＦＥＴのリテンション特性を調べた結果を示すグラフであり、縦軸はしきい値電圧（単位はＶ（ボルト））、横軸は経過時間（単位はｈ（時間））を示す。サンプルは、紫外線照射によりフローティングゲートに電荷がない状態のしきい値電圧（初期しきい値電圧という）が０ＶのＮチャネル型ＭＯＳＦＥＴを用いた。フローティングゲートへの不純物導入は、リン（Ｐ）イオン注入によって行い、そのエネルギーを１５ＫｅＶと２０ＫｅＶとしたものを用意し、ホール注入（エレクトロンの引き抜き）によりフローティングゲートをホールリッチな状態にしたもの（しきい値電圧が−１.０Ｖ近傍）と、エレクトロン注入によりエレクトロンリッチな状態にしたもの（しきい値電圧が７.０Ｖ近傍）を形成した。さらに、電荷注入後に２５０度で加熱処理をした。参照例として、チャネルドープ注入を１５ＫｅＶでしたものであって注入後に加熱処理をしなかったもの（図中、Ｒｅｆで示す。）も示す。
図１からわかるように、まずＲｅｆは加熱処理を行っていないため、ほとんどしきい値変動がない。
フローティングゲートをホールリッチな状態にしたサンプルはエレクトロンリッチな状態にしたサンプルに比べてリテンション特性が良好で、Ｒｅｆと同程度であることがわかる。
【００１２】
また、フローティングゲートをもつ同じ構造のＭＯＳＦＥＴを５１２個（３２行×１６列）配列し、全てのＭＯＳＦＥＴについてフローティングゲートをホールリッチな状態にして所定のしきい値電圧に設定した後、加熱処理（２５０℃、２４時間）後のしきい値電圧を測定し、隣り合うＭＯＳＦＥＴの加熱処理後のしきい値電圧の差分の標準偏差σを求めた。形成したＭＯＳＦＥＴは、初期しきい値電圧平均が−０.３Ｖ、ホール注入後のしきい値電圧が−２.０Ｖになるように設定した。３つのサンプルについて調べた所、標準偏差σが１.０ｍＶ、１.６ｍＶ、２.２ｍＶという結果が得られた。
上記の結果から、本発明の基準電圧発生回路において、２個以上直列又は２個並列に接続された上記ＭＯＳＦＥＴの全部が上記フローティングゲートと上記コントロールゲートを備えており、それらのフローティングゲートをホールリッチな状態にすることにより、２個のＭＯＳＦＥＴのしきい値差の経時変化が極めて少なく、かつ、注入により初期ばらつきをキャンセルすることもできるため、特性の良い基準電圧発生回路が提供できる。
また、初期しきい値から変動がないということで、基準電圧発生回路に使われるフローティングゲートをもつ同じ構造のＭＯＳＦＥＴのうち少なくとも１つをＵＶ消去された状態として使用してもよい。
また、本発明の基準電圧発生回路で複数のＭＯＳＦＥＴがフローティングゲートを備えている場合、それらのフローティングゲートの電荷状態の組合せとして、全部のフローティングゲートがホールリッチな状態、ホールリッチな状態のフローティングゲートとＵＶ消去された状態のフローティングゲートの混在、全部のフローティングゲートがＵＶ消去された状態、を挙げることができる。
【００１３】
また、チャネルドープ量によってしきい値電圧の差分を決定している従来の方法では、複数のＭＯＳＦＥＴでチャネルの不純物プロファイル（以下チャネルプロファイルという）が異なるため、しきい値電圧やモビリティーの温度特性も厳密には異なり、基準電圧Ｖrefの温度特性向上に限界がある。
そこで、本発明の基準電圧発生回路において、上記フローティングゲートと上記コントロールゲートを備えた上記ＭＯＳＦＥＴを複数個備え、それらのＭＯＳＦＥＴはチャネルドープ量が等しいようにしてもよい。ここでチャネルドープ量にはチャネルドープ量が０、すなわちチャネルドープ注入がされていないことも含む。
【００１４】
本発明の基準電圧発生回路において、上記ＭＯＳＦＥＴはＮチャネル型であり、初期しきい値電圧がエンハンスメント側である例を挙げることができる。
また、上記ＭＯＳＦＥＴはＰチャネル型であり、初期しきい値電圧がデプレッション側である例を挙げることができる。
【００１５】
本発明の基準電圧発生回路の一例として、２個以上直列に接続された上記ＭＯＳＦＥＴのうち少なくとも１個はデプレッション型であり、そのゲートとソースが短絡されて定電流源となっている例を挙げることができる。
【００１６】
本発明の基準電圧発生回路の他の例として、２個並列に接続された上記ＭＯＳＦＥＴが差動入力段を構成し、出力端子が反転入力端子に接続されたオペアンプによって構成される例を挙げることができる。
【００１７】
本発明の電源装置は、供給する電源電圧を基準電圧と比較することによって電源電圧を検出する検出回路を備えたものであって、上記基準電圧を発生する回路として本発明の基準電圧発生回路を備えたものである。
【発明の効果】
【００１８】
本発明の基準電圧発生回路では、ＭＯＳＦＥＴを２個以上直列又は２個並列に接続し、それらのＭＯＳＦＥＴのしきい値電圧の差分によって基準電圧を発生する基準電圧発生回路において、上記ＭＯＳＦＥＴのうち少なくとも１個はフローティングゲートとコントロールゲートを備え、上記フローティングゲートはホールリッチな状態又はＵＶ消去された状態であるようにしたので、リテンション特性（電荷保持特性）を向上させることができ、ＭＯＳＦＥＴのしきい値電圧、すなわち出力される基準電圧Ｖrefの経時変化を低減することができる。
さらに、フローティングゲートとコントロールゲートを備えた素子であれば、フローティングゲートへのホール注入量によりしきい値電圧を設定することができので、素子完成後にしきい値電圧を設定することができ、Ｖref値の決定から製品納入までの期間が短くてすむ。
【００１９】
本発明の基準電圧発生回路において、２個以上直列又は２個並列に接続された上記ＭＯＳＦＥＴの全部がフローティングゲートとコントロールゲートを備えており、それらのフローティングゲートはホールリッチな状態又はＵＶ消去された状態であるようにすれば、全部のＭＯＳＦＥＴがしきい値電圧について同程度の経時変化特性をもつようになるので、基準電圧発生回路の出力Ｖrefの経時変化を低減することができる。
【００２０】
また、上記フローティングゲートと上記コントロールゲートを備えた上記ＭＯＳＦＥＴを複数個備え、それらのＭＯＳＦＥＴはチャネルドープ量が等しいようにすれば、プロセスばらつきや温度に対する依存性を排除して高精度で安定した基準電圧発生回路とすることができる。
【００２１】
また、上記ＭＯＳＦＥＴとしてＮチャネル型のものを用いる場合には、初期しきい値電圧がエンハンスメント側であるようにすれば、ホール注入により、エンハンスメント型にもデプレッション型にも設定できる。
また、上記ＭＯＳＦＥＴとしてＰチャネル型のものを用いる場合には、初期しきい値電圧がデプレッション側であるようにすれば、ホール注入により、エンハンスメント型にもデプレッション型にも設定できる。
【００２２】
本発明の基準電圧発生回路の一例として、２個以上直列に接続された上記ＭＯＳＦＥＴのうち少なくとも１個はデプレッション型であり、そのゲートとソースが短絡されて定電流源となっているようにすれば、上記ＭＯＳＦＥＴの接続点から基準電圧Ｖrefを出力する基準電圧発生回路を構築できる。
【００２３】
本発明の基準電圧発生回路の他の例として、２個並列に接続された上記ＭＯＳＦＥＴが差動入力段を構成し、出力端子が反転入力端子に接続されたオペアンプによって構成される基準電圧発生回路であるようにすれば、両ＭＯＳＦＥＴのしきい値電圧の差分をオフセット電圧、すなわち基準電圧Ｖrefとして出力する基準電圧発生回路を構築できる。
【００２４】
本発明の電源装置は、供給する電源電圧を基準電圧と比較することによって電源電圧を検出する検出回路を備えたものであって、上記基準電圧を発生する回路として本発明の基準電圧発生回路を備えているようにしたので、高精度で安定した基準電圧を使用することができ、性能の優れた電源装置となる。
【発明を実施するための最良の形態】
【００２５】
図２は基準電圧発生回路の一実施例を示す図であり、（Ａ）は回路図、（Ｂ）はこの実施例のＶｇｓ対（Ｉｄｓ）1/2波形（ただしドレイン電圧は飽和条件）を示す。
Ｑ１，Ｑ２はともにフローティングゲート及びコントロールゲートをもつＮチャネル型ＭＯＳＦＥＴである。両ＭＯＳＦＥＴＱ１，Ｑ２は同じ構造をもち、ともにチャネルドープが施されていないか又はチャネルドープ量が等しく設定されて、チャネルプロファイルが等しく設定されている。ＭＯＳＦＥＴＱ１，Ｑ２の初期しきい値電圧（ＵＶ消去された状態のしきい値電圧）は例えば１.０Ｖであり、エンハンスメント側である。
【００２６】
ＭＯＳＦＥＴＱ１は、フローティングゲートにホールが注入されて例えばしきい値電圧が−０.３Ｖに設定されてデプレッション型になっている。ＭＯＳＦＥＴＱ１のゲートとソースが接続されている。
ＭＯＳＦＥＴＱ２は、フローティングゲートにＭＯＳＦＥＴＱ１よりも少ない量のホールが注入されて例えばしきい値電圧が０.８Ｖに設定されエンハンスメント型になっている。ＭＯＳＦＥＴＱ２のゲートとドレインが接続されている。
【００２７】
ＭＯＳＦＥＴＱ１のドレインは電源（Ｖｃｃ）に接続され、ＭＯＳＦＥＴＱ２のソースは接地され、ＭＯＳＦＥＴＱ１のソースにＭＯＳＦＥＴＱ２のドレインが接続されて、電源電位、接地電位間にＭＯＳＦＥＴＱ１，Ｑ２が直列に接続されている。これにより、ＭＯＳＦＥＴＱ１の定電流性を利用し、ＭＯＳＦＥＴＱ２をその定電流で動作させ、ＭＯＳＦＥＴＱ２に発生する電圧を基準電圧として取り出す。
【００２８】
この実施例のＶｇｓ対（Ｉｄｓ）1/2波形は図２（Ｂ）のようになる。ＭＯＳＦＥＴＱ１はＶｇｓが０Ｖで固定されているため、ＭＯＳＦＥＴＱ１の波形よりＩconstなる定電流を流す。従ってＩｄｓ＝ＩconstとなるＭＯＳＦＥＴＱ２のＶｇｓがＶrefとなる。
【００２９】
この実施例では、ＭＯＳＦＥＴＱ１，Ｑ２のフローティングゲートがホールリッチな状態にされているので、ＭＯＳＦＥＴＱ１，Ｑ２のリテンション特性（電荷保持特性）を向上させることができ、ＭＯＳＦＥＴＱ１，Ｑ２のしきい値電圧、すなわち出力される基準電圧Ｖrefの経時変化を低減することができる。
さらに、ＭＯＳＦＥＴＱ１，Ｑ２はフローティングゲート及びコントロールゲートを備えているのでホール注入によってしきい値電圧を設定できるので、任意の基準電圧Ｖrefを得ることができる。つまり従来技術のようにウエハプロセスでイオン注入によってしきい値電圧を決定する必要がない。
さらに、２つのＭＯＳＦＥＴＱ１，Ｑ２のチャネルプロファイルを含む構造を同一とすることができるので、ウエハプロセスでのばらつきや温度特性でのシフトが同一になり、出力電圧Ｖrefの安定した基準電圧発生回路を得ることができる。
上記の場合では、どちらのＭＯＳＦＥＴもホールリッチな状態としたが、エンハンスメント型であるＱ２をＵＶ消去された状態として使用してもよい。
【００３０】
図３は基準電圧発生回路の出力電圧Ｖrefの温度依存性を調べたシミュレーション結果を示すグラフである。（Ａ）は本発明、（Ｂ）は従来例、（Ｃ）は従来例（Ｂ）のTypicalの詳細、（Ｄ）は従来例（Ｂ）のSlowの詳細、（Ｅ）は従来例（Ｂ）のFastの詳細をそれぞれ示す。縦軸は出力基準電圧（Ｖ）、横軸は温度（℃）を示す。
本発明のサンプルは図２に示した回路と同じであり、チャネル長が３００μｍ（マイクロメートル）、チャネル幅が２０μｍで初期しきい値電圧が０.８ＶのＮチャネル型ＭＯＳＦＥＴを用い、フローティングゲートへのホール注入によりしきい値電圧をデプレッション型ＭＯＳＦＥＴは−０.８８Ｖ、エンハンスメント型ＭＯＳＦＥＴは０.８Ｖに設定し、回路の出力電圧Ｖrefが２５℃で１.６８Ｖになるように設定した。
従来例のサンプルは図１１に示した回路と同じであり、デプレッション型ＭＯＳＦＥＴはチャネル長が２００μｍ、チャネル幅が２０μｍでしきい値電圧が−０.５ＶのＮチャネル型ＭＯＳＦＥＴを用い、エンハンスメント型ＭＯＳＦＥＴはチャネル長が６５.４μｍ、チャネル幅が２０μｍでしきい値電圧が０.８ＶのＮチャネル型ＭＯＳＦＥＴを用い、回路の出力電圧Ｖrefが２５℃で  １.３Ｖになるように設定した。
また、図３において、Typicalは典型例、Fastは上方側への最大ズレ例、Slowは下方側への最大ズレ例を示す。
【００３１】
本発明（Ａ）では、Typicalは０.２８ｐｐｍ（parts per million）／℃、Fastは０.３５ｐｐｍ／℃、Slowは０.２２ｐｐｍ／℃であった。
従来例（Ｂ）から（Ｄ）では、Typicalは１０ｐｐｍ／℃、Fastは３５ｐｐｍ／℃、Slowは４５ｐｐｍ／℃であった。
このように、ホールリッチなフローティングゲートをもつＭＯＳＦＥＴにより構成した本発明の基準電圧発生回路によれば、温度依存性が小さい出力電圧（基準電圧）Ｖrefを得ることができる。
【００３２】
上記実施例ではＭＯＳＦＥＴＱ１，Ｑ２はともにフローティングゲートをもつものであるが、いずれか一方がフローティングゲートを備え、そのフローティングゲートがホールリッチな状態にされていてもよい。ここで、デプレッション型ＭＯＳＦＥＴのみをフローティングゲートをもつＭＯＳＦＥＴとする場合、初期しきい値電圧はデプレッション側であって、ホール注入により初期しきい値電圧よりも低いしきい値電圧をもつデプレッション型のＮチャネル型ＭＯＳＦＥＴを用いるようにしてもよい。
【００３３】
図４は基準電圧発生回路の他の実施例を示す図であり、（Ａ）は回路図、（Ｂ）はこの実施例のＶｇｓ対（Ｉｄｓ）1/2波形（ただしドレイン電圧は飽和条件）を示す。
ＭＯＳＦＥＴＱ３，Ｑ４，Ｑ５はフローティングゲート及びコントロールゲートをもつＮチャネル型トランジスタであり、チャネルドープが施されていないか又はチャネルドープ量が等しく設定されて、チャネルプロファイルが等しく設定されている。また、ＭＯＳＦＥＴＱ３，Ｑ４，Ｑ５はゲート絶縁膜圧、チャネル長及びチャネル幅についても同じであり、同じ構造をもつ。
【００３４】
ＭＯＳＦＥＴＱ３はゲートとソースが接続され、ドレインが電源（Ｖｃｃ）に接続されている。ＭＯＳＦＥＴＱ４，Ｑ５は直列に接続され、それらのゲートはＭＯＳＦＥＴＱ４のドレインに接続されている。ＭＯＳＦＥＴＱ４のドレインはＭＯＳＦＥＴＱ３のソースに接続されている。ＭＯＳＦＥＴＱ５のソースは接地されている。
【００３５】
ＭＯＳＦＥＴＱ３，Ｑ４，Ｑ５は初期しきい値電圧がエンハンスメント側に設定されている。ＭＯＳＦＥＴＱ３はホール注入によりデプレッション型に設定されている。ＭＯＳＦＥＴＱ４はホール注入により初期しきい値電圧よりも低いしきい値電圧をもつエンハンスメント型に設定されている。ＭＯＳＦＥＴＱ５はＭＯＳＦＥＴＱ４に注入したホール量よりも少なくホール注入されて、ＭＯＳＦＥＴＱ４よりも高いしきい値電圧をもつエンハンスメント型に設定されている。
【００３６】
Ｖｇｓ対（Ｉｄｓ）1/2波形（ただしドレイン電圧は飽和条件）は図４（Ｂ）のようになる。ＭＯＳＦＥＴＱ３はＶｇｓが０Ｖで固定されているため、ＭＯＳＦＥＴＱ３の波形よりＩconstなる定電流を流す。したがって、Ｉｄｓ＝ＩconstとなるＭＯＳＦＥＴＱ４，Ｑ５のＶｇｓをそれぞれＶｏ４，Ｖｏ５とするとＶrefはこの差分（Ｖｏ５−Ｖｏ４）となる。
【００３７】
このように、図２の実施例の２個のトランジスタ構成の場合と同様に、ＭＯＳＦＥＴＱ３，Ｑ４，Ｑ５はホール注入によって任意にしきい値電圧を設定することができるので、任意の基準電圧Ｖrefを得ることができる。
【００３８】
上記実施例ではＭＯＳＦＥＴＱ３，Ｑ４，Ｑ５はフローティングゲートをもつものであるが、いずれか１つがフローティングゲートを備え、そのフローティングゲートがホールリッチな状態にされていてもよい。ここで、デプレッション型ＭＯＳＦＥＴのみをフローティングゲートをもつＭＯＳＦＥＴとする場合、初期しきい値電圧はデプレッション側であって、ホール注入により初期しきい値電圧よりも低いしきい値電圧をもつデプレッション型のＮチャネル型ＭＯＳＦＥＴを用いるようにしてもよい。
【００３９】
図５は基準電圧発生回路のさらに他の実施例を示す図であり、（Ａ）は回路図、（Ｂ）はこの実施例のＶｇｓ対（Ｉｄｓ）1/2波形（ただしドレイン電圧は飽和条件）を示す。
Ｑ６，Ｑ７はともにフローティングゲート及びコントロールゲートをもつＰチャネル型ＭＯＳＦＥＴであり、両ＭＯＳＦＥＴＱ６，Ｑ７は同じ構造をもち、ともにチャネルドープが施されていないか又はチャネルドープ量が等しく設定されて、チャネルプロファイルが等しく設定されている。ＭＯＳＦＥＴＱ６，Ｑ７の初期しきい値電圧は例えば０.８Ｖであり、デプレッション側である。
【００４０】
ＭＯＳＦＥＴＱ６は、フローティングゲートにホールが注入されて例えばしきい値電圧が０.３Ｖに設定されてデプレッション型になっている。ＭＯＳＦＥＴＱ６のゲートとソースが接続されている。
ＭＯＳＦＥＴＱ７は、フローティングゲートにＭＯＳＦＥＴＱ６よりも多い量のホールが注入されて例えばしきい値電圧が−０.８Ｖに設定されエンハンスメント型になっている。ＭＯＳＦＥＴＱ７のゲートとドレインが接続されている。
【００４１】
ＭＯＳＦＥＴＱ６のドレインは電源（−Ｖｃｃ）に接続され、ＭＯＳＦＥＴＱ７のソースは接地され、ＭＯＳＦＥＴＱ６のソースにＭＯＳＦＥＴＱ７のドレインが接続されて、電源電位、接地電位間にＭＯＳＦＥＴＱ６，Ｑ７が直列に接続されている。これにより、ＭＯＳＦＥＴＱ６の定電流性を利用し、ＭＯＳＦＥＴＱ７をその定電流で動作させ、ＭＯＳＦＥＴＱ７に発生する電圧を基準電圧として取り出す。
【００４２】
Ｖｇｓ対（Ｉｄｓ）1/2波形（ただしドレイン電圧は飽和条件）は図５（Ｂ）のようになる。ＭＯＳＦＥＴＱ６はＶｇｓが０Ｖで固定されているため、ＭＯＳＦＥＴＱ６の波形よりＩconstなる定電流を流す。したがって、Ｉｄｓ＝ＩconstとなるＭＯＳＦＥＴＱ７のＶｇｓが取り出され、ＶrefはＱ７のＶｇｓとなる。
【００４３】
上記実施例ではＭＯＳＦＥＴＱ６，Ｑ７はともにフローティングゲートをもつものであるが、いずれか一方がフローティングゲートを備え、そのフローティングゲートがホールリッチな状態にされていてもよい。ここで、エンハンスメント型ＭＯＳＦＥＴのみをフローティングゲートをもつＭＯＳＦＥＴとする場合、初期しきい値電圧はエンハンスメント側であって、ホール注入により初期しきい値電圧よりも高いしきい値電圧をもつエンハンスメント型のＰチャネル型ＭＯＳＦＥＴを用いるようにしてもよい。
【００４４】
図６は基準電圧発生回路のさらに他の実施例を示す図であり、（Ａ）は回路図、（Ｂ）はこの実施例のＶｇｓ対（Ｉｄｓ）1/2波形（ただしドレイン電圧は飽和条件）を示す。
ＭＯＳＦＥＴＱ８，Ｑ９，Ｑ１０はフローティングゲート及びコントロールゲートをもつＰチャネル型トランジスタであり、チャネルドープが施されていないか又はチャネルドープ量が等しく設定されて、チャネルプロファイルが等しく設定されている。また、ＭＯＳＦＥＴＱ８，Ｑ９，Ｑ１０はゲート絶縁膜圧、チャネル長及びチャネル幅についても同じであり、同じ構造をもつ。
【００４５】
ＭＯＳＦＥＴＱ８はゲートとソースが接続され、ドレインが電源（−Ｖｃｃ）に接続されている。ＭＯＳＦＥＴＱ９，Ｑ１０は直列に接続され、それらのゲートはＭＯＳＦＥＴＱ９のドレインに接続されている。ＭＯＳＦＥＴＱ９のドレインはＭＯＳＦＥＴＱ８のソースに接続されている。ＭＯＳＦＥＴＱ１０のソースは接地されている。
【００４６】
ＭＯＳＦＥＴＱ８，Ｑ９，Ｑ１０は初期しきい値電圧がデプレッション側に設定されている。ＭＯＳＦＥＴＱ８はホール注入により初期しきい値電圧よりも高いしきい値電圧をもつデプレッション型に設定されている。ＭＯＳＦＥＴＱ９はホール注入によりエンハンスメント型に設定されている。ＭＯＳＦＥＴＱ１０はＭＯＳＦＥＴＱ９に注入したホール量よりも多くホール注入されて、ＭＯＳＦＥＴＱ９よりも高いしきい値電圧をもつエンハンスメント型に設定されている。
【００４７】
Ｖｇｓ対（Ｉｄｓ）1/2波形（ただしドレイン電圧は飽和条件）は図６（Ｂ）のようになる。ＭＯＳＦＥＴＱ８はＶｇｓが０Ｖで固定されているため、ＭＯＳＦＥＴＱ８の波形よりＩconstなる定電流を流す。したがって、Ｉｄｓ＝ＩconstとなるＭＯＳＦＥＴＱ９，Ｑ１０のＶｇｓをそれぞれＶｏ９，Ｖｏ１０とするとＶrefはこの差分（Ｖｏ１０−Ｖｏ９）となる。
この実施例でも、ＭＯＳＦＥＴＱ８，Ｑ９，Ｑ１０はホール注入によって任意にしきい値電圧を設定することができるので、任意の基準電圧Ｖrefを得ることができる。
【００４８】
上記実施例ではＭＯＳＦＥＴＱ８，Ｑ９，Ｑ１０はフローティングゲートをもつものであるが、いずれか１つがフローティングゲートを備え、そのフローティングゲートがホールリッチな状態にされていてもよい。ここで、エンハンスメント型ＭＯＳＦＥＴのみをフローティングゲートをもつＭＯＳＦＥＴとする場合、初期しきい値電圧はエンハンスメント側であって、ホール注入により初期しきい値電圧よりも（絶対値として）高いしきい値電圧をもつエンハンスメント型のＰチャネル型ＭＯＳＦＥＴを用いるようにしてもよい。
これまでの説明図では、各トランジスタのソースと基板は短絡されているが、本発明はこれに限定するものではなく、基板は共通接地されていてもよい。
【００４９】
図７は基準電圧発生回路のさらに他の実施例を示す回路図である。図８は図７に示す回路を簡略化して示す回路図である。
この実施例の基準電圧発生回路は、一対のＮチャネル型ＭＯＳＦＥＴＱ１１，Ｑ１２を入力段としてもつオペアンプ２によって構成されている。ＭＯＳＦＥＴＱ１１，Ｑ１２は同じ構造をもち、フローティングゲートを備え、ともにチャネルドープが施されていないか又はチャネルドープ量が等しく設定されて、チャネルプロファイルが等しく設定されている。
【００５０】
ＭＯＳＦＥＴＱ１１，Ｑ１２の初期しきい値電圧は例えば０.８Ｖであり、エンハンスメント側である。ＭＯＳＦＥＴＱ１１はフローティングゲートにホールが注入されて例えばしきい値電圧が−０.３Ｖに設定されている。ＭＯＳＦＥＴＱ１２は、フローティングゲートに例えばＭＯＳＦＥＴＱ１１よりも少ない量のホールが注入されてしきい値電圧が０.３Ｖに設定されている。
【００５１】
Ｑ１３，Ｑ１４は例えばＰチャネルＭＯＳＦＥＴからなる一対の負荷トランジスタであり、カレントミラー回路を構成している。Ｑ１５は例えばＮチャネルＭＯＳＦＥＴからなる定電流源である。
ＭＯＳＦＥＴＱ１１〜Ｑ１５によって差動増幅回路が構成されている。ＭＯＳＦＥＴＱ１１のゲート電極が反転入力端子（−）、ＭＯＳＦＥＴＱ１２のゲート電極が非反転入力端子（＋）を構成している。
【００５２】
Ｑ１６，Ｑ１７はレベルシフト段を構成するＭＯＳＦＥＴである。ＭＯＳＦＥＴＱ１６は例えばＰチャネルＭＯＳＦＥＴによって構成され、Ｑ１７は例えばＮチャネルＭＯＳＦＥＴによって構成されている。上記差動増幅回路の出力信号はこのレベルシフト段を介して外部に出力されるようになっている。
【００５３】
この実施例では、図７に示すように、オペアンプ２の出力端子を反転入力端子（−）に接続して負帰還をかけており、非反転入力端子（＋）を接地したソースフォロワ構成としている。ここで、非反転入力端子（＋）は必ずしも接地する必要はなく、その他の基準電位に接続するようにしてもよい。
【００５４】
この実施例では、オペアンプ２における入力段を構成する一対のＭＯＳＦＥＴＱ１１，Ｑ１２がフローティングゲートを備え、ホール注入によって互いに異なるしきい値電圧をもっている。これによりオペアンプ２においてオフセット電圧が生じる。ＭＯＳＦＥＴＱ１１，Ｑ１２のしきい値電圧をＶth１，Ｖth２とすれば、オフセット電圧Ｖｏｓは次式で表される。
Ｖｏｓの絶対値 ＝ |Ｖth１−Ｖth２|
【００５５】
オフセット電圧Ｖｏｓは、図８に示したようにオペアンプ２をソースフォロワ構成とすれば、非反転入力端子（＋）が接続されている接地電位を基準として、出力端子から基準電圧Ｖrefとして出力される。
【００５６】
この実施例では、ＭＯＳＦＥＴＱ１１，Ｑ１２のフローティングゲートがホールリッチな状態にされているので、ＭＯＳＦＥＴＱ１１，Ｑ１２のリテンション特性を向上させることができ、ＭＯＳＦＥＴＱ１１，Ｑ１２のしきい値電圧、すなわち出力される基準電圧Ｖrefの経時変化を低減することができる。
さらに、ＭＯＳＦＥＴＱ１１，Ｑ１２はフローティングゲート及びコントロールゲートを備えているのでホール注入によってしきい値電圧を設定できるので、任意の基準電圧Ｖrefを得ることができる。つまり従来技術のようにウエハプロセスでイオン注入によってしきい値電圧を決定する必要がない。
さらに、ＭＯＳＦＥＴＱ１１，Ｑ１２のチャネルプロファイルを含む構造を同一とすることができるので、ウエハプロセスでのばらつきや温度特性でのシフトが同一になり、出力電圧Ｖrefの安定した基準電圧発生回路を得ることができる。
【００５７】
図７及び図８に示した実施例では、差動入力段を構成する一対のＭＯＳＦＥＴＱ１１，Ｑ１２としてＮチャネル型ＭＯＳＦＥＴを用いているが、本発明はこれに限定されるものではなく、差動入力段を構成する一対のＭＯＳＦＥＴとしてＰチャネル型ＭＯＳＦＥＴを用いてもよい。
また、上記実施例ではＭＯＳＦＥＴＱ１１，Ｑ１２ははともにフローティングゲートをもつものであるが、いずれか一方がフローティングゲートを備え、そのフローティングゲートがホールリッチな状態にされていてもよい。
さらに、ＭＯＳＦＥＴＱ１１，Ｑ１２ははともにフローティングゲートをもつものであって、どちらか一方がＵＶ消去された状態であり、他方がホールリッチな状態でもよい。
【００５８】
図９に本発明の基準電圧発生回路を備えた電源装置の実施例を示す。この電源装置は例えば携帯電話などの携帯機器に使用されるものであり、供給する電源電圧Ｖｃｃを基準電圧Ｖrefと比較することによって電源電圧Ｖｃｃの降下又は上昇を検出する検出回路を備えた電源装置である。図９に示されている回路は、その電源装置における検出回路部分である。
【００５９】
４はオペアンプであり、その反転入力端子（−）に本発明の基準電圧発生回路６が接続され、基準電圧Ｖrefが印加されている。電源であるバッテリーからの出力電圧は電源端子Ｖｃｃに印加され、その電圧は分圧抵抗８ａと８ｂによって分圧されてオペアンプ４の非反転入力端子（＋）に入力される。
【００６０】
基準電圧発生回路６は、例えば上記基準電圧発生回路の実施例に示されたものであり、その電源Ｖｃｃとしてはこの電源装置におけるバッテリーが使用される。
ここで、オペアンプ４、基準電圧発生回路６及び分圧抵抗８ａ，８ｂにより検出回路を構成している。
【００６１】
この電源装置において、バッテリーの電圧が高く、分圧抵抗８ａ，８ｂにより分圧された電圧が基準電圧Ｖrefよりも高いときはオペアンプ４の出力がＨレベルを維持し、バッテリーの電圧が降下してきて分圧抵抗８ａ，８ｂにより分圧された電圧が基準電圧Ｖref以下になってくるとオペアンプ４の出力がＬレベルになる。オペアンプ４の出力を携帯電話等の使用機器に表示することによりバッテリーの電圧が所定値以下になったことを知らせることができる。この用途において、Ｖrefとして、温度変化などに対し高い安定性が要求されるが、本発明のＶrefを用いれば要求を満たすことができる。
【００６２】
このような検出回路を複数設け、互いに基準電圧Ｖrefを異ならせたり、分圧抵抗８ａ，８ｂの分圧比を異ならせたりして、それぞれの検出回路が検出する電圧値を異ならせることにより、バッテリーの電圧状態をより詳しく表示できるようになる。
【００６３】
図１０は本発明の基準電圧発生回路を備えた定電圧電源の一例を示す回路図である。
電源１０からの電源を負荷１２に安定して供給すべく、定電圧回路１４が設けられている。定電圧回路１４は、電源１０が接続される入力端子（Ｖbat）１６、基準電圧発生回路（Ｖref）１８、オペアンプ（ＯＰＡＭＰ）２０、Ｐチャネル型ＭＯＳＦＥＴからなる出力トランジスタ（ＤＲＶ）２２、分圧抵抗２４ａ，２４ｂ及び出力端子（Ｖout）２６を備えている。
【００６４】
定電圧回路１４のオペアンプ２０では、出力端子が出力トランジスタ２２のゲート電極に接続され、反転入力端子（−）に基準電圧発生回路１８から基準電圧Ｖrefが印加され、非反転入力端子（＋）に出力電圧Ｖoutを抵抗２４ａと２４ｂで分圧した電圧が印加され、出力電圧Ｖoutが抵抗２４ａと２４ｂにより分圧された電圧が基準電圧に等しくなるように制御される。
本発明による基準電圧発生回路１８により、安定した基準電圧Ｖrefを供給することにより、安定した出力電圧を供給することができるようになる。
【００６５】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、基準電圧発生回路の上記実施例では、しきい値電圧の差分によって基準電圧を発生させるために２個以上直列又は２個並列に接続されたＭＯＳＦＥＴは同じ構造を備えているが、本発明はこれに限定されるものではなく、チャネルプロファイル、ゲート絶縁膜厚、チャネル長、チャネル幅、材質等を含めて、それらのＭＯＳＦＥＴは互いに異なる構造をもつものであってもよい。
また、本発明の基準電圧発生回路において、しきい値電圧の差分によって基準電圧を発生させるために２個以上直列又は２個並列に接続されるＭＯＳＦＥＴはＰチャネル型ＭＯＳＦＥＴとＮチャネル型ＭＯＳＦＥＴの組合せであってもよい。
また、本発明の基準電圧発生回路が適用される装置や機器は、上記電源装置の実施例に限定されるものではなく、基準電圧発生回路を備えた装置や機器であればすべてに適用することができる。
【図面の簡単な説明】
【００６６】
【図１】フローティングゲートを備えたＭＯＳＦＥＴのリテンション特性を調べた結果を示すグラフであり、縦軸はしきい値電圧、横軸は経過時間を示す。
【図２】基準電圧発生回路の一実施例を示す図であり、（Ａ）は回路図、（Ｂ）はこの実施例のＶｇｓ対（Ｉｄｓ）1/2波形（ただしドレイン電圧は飽和条件）を示す。
【図３】基準電圧発生回路の出力電圧Ｖrefの温度依存性を調べたシミュレーション結果を示すグラフであり、（Ａ）は本発明、（Ｂ）は従来例、（Ｃ）は従来例（Ｂ）のTypicalの詳細、（Ｄ）は従来例（Ｂ）のSlowの詳細、（Ｃ）は従来例（Ｂ）のFastの詳細をそれぞれ示す。縦軸は出力基準電圧（Ｖ）、横軸は温度（℃）を示す。
【図４】基準電圧発生回路の他の実施例を示す図であり、（Ａ）は回路図、（Ｂ）はこの実施例のＶｇｓ対（Ｉｄｓ）1/2波形（ただしドレイン電圧は飽和条件）を示す。
【図５】基準電圧発生回路のさらに他の実施例を示す図であり、（Ａ）は回路図、（Ｂ）はこの実施例のＶｇｓ対（Ｉｄｓ）1/2波形（ただしドレイン電圧は飽和条件）を示す。
【図６】基準電圧発生回路のさらに他の実施例を示す図であり、（Ａ）は回路図、（Ｂ）はこの実施例のＶｇｓ対（Ｉｄｓ）1/2波形（ただしドレイン電圧は飽和条件）を示す。
【図７】基準電圧発生回路のさらに他の実施例を示す回路図である。
【図８】同実施例の回路を簡略化して示す回路図である。
【図９】電源装置の一実施例を示す回路図である。
【図１０】電源装置の他の実施例を示す回路図である。
【図１１】従来の基準電圧発生回路の一例を示す図であり、（Ａ）は回路図、（Ｂ）はその動作を示す波形図である。
【図１２】従来の基準電圧発生回路の他の例を示す図であり、（Ａ）は回路図、（Ｂ）はその動作を示す波形図である。
【符号の説明】
【００６７】
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ１１，Ｑ１２    Ｎチャネル型ＭＯＳＦＥＴ
Ｑ６，Ｑ７，Ｑ８，Ｑ９，Ｑ１０    Ｐチャネル型ＭＯＳＦＥＴ
２，４，２０    オペアンプ
６，１８    基準電圧発生回路
【図１】
2007294846.tif 000003
【図２】
2007294846.tif 000004
【図３】
2007294846.tif 000005
【図４】
2007294846.tif 000006
【図５】
2007294846.tif 000007
【図６】
2007294846.tif 000008
【図７】
2007294846.tif 000009
【図８】
2007294846.tif 000010
【図９】
2007294846.tif 000011
【図１０】
2007294846.tif 000012
【図１１】
2007294846.tif 000013
【図１２】
2007294846.tif 000014