(57)【要約】【課題】本発明は、同期転送を行うメモリにおいて、メモリやその制御を行うメモリコントローラの設計が容易となる半導体メモリやメモリ制御の技術を提供することを課題とする。【解決手段】イニシャライズ後、最初ＷＴコマンドを受け付けるまで他のコマンドを受け付けない。最初のＷＴコマンドを受け付けたクロックを基準としてＢＬ＝２の場合、２クロック毎のみコマンドを受け付ける。また最初のＷＴコマンドより前に受け付けたＲＤコマンドを半導体メモリの動作モード設定を定義するコマンドとして認識する。【選択図】図３
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【特許請求の範囲】
【請求項１】
クロックに同期してデータを入出力する半導体メモリにおいて、
前記クロックを受け付けるクロック受付部と、
電源投入後、ローパワースタンバイ後、またはイニシャライズ後に前記クロックに同期した第１の特定コマンドを始めて受け取った後、コマンド受付を開始するコマンド受付部と、
を備える半導体メモリ。
【請求項２】
前記第１の特定コマンドは、書き込みコマンドであることを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記半導体メモリが、前記クロックに同期した読み出し／書き込みコマンドに対して、Ｎクロックに渡ってデータを入出力するとき、前記コマンド受付部は、前記第１の特定のコマンドを始めて受け取ったクロックを基点としてＮクロック毎にコマンドを受け付けることを特徴とする請求項１に記載の半導体メモリ。
【請求項４】
前記Ｎ＝２k （ｋは１以上の整数）であることを特徴とする請求項３に記載の半導体メモリ。
【請求項５】
前記コマンド受付部は、前記第１の特定のコマンドを始めて受け取る前に受け取った第２の特定のコマンドを、前記半導体メモリの動作モード設定を定義するコマンドとして認識することを特徴とする請求項１に記載の半導体メモリ。
【請求項６】
前記コマンド受付部は、前記第２の特定コマンド入力前にｋｅｙとなる１つ以上のコマンドが入力されたとき、前記第２の特定コマンドを受け付けることを特徴とする請求項５に記載の半導体メモリ。
【請求項７】
前記コマンド受付部は、前記ｋｅｙとなるコマンドと共に入力されるアドレスコードが特定値と一致したとき、前記第２の特定コマンドを受け付けることを特徴とする請求項６に記載の半導体メモリ。
【請求項８】
前記第２の特定コマンド入力後にｋｅｙとなるコマンドが入力されたとき、前記第２の特定コマンドによる前記半導体メモリの動作モード設定を有効とすることを特徴とする請求項５に記載の半導体メモリ。
【請求項９】
クロックに同期してデータを入出力する半導体メモリに接続されるメモリコントローラであって、
前記クロックを受け付けるクロック受付部と、
電源投入後、ローパワースタンバイ後、またはイニシャライズ後に前記クロックに同期した第１の特定コマンドを始めて受け取った後、コマンド受付を開始するコマンド受付部と、
を備えるメモリコントローラ。
【請求項１０】
クロックに同期してデータを入出力する半導体メモリの制御方法であって、
前記クロックを受け付け、
電源投入後、ローパワースタンバイ後、またはイニシャライズ後に前記クロックに同期した第１の特定コマンドを始めて受け取った後、コマンド受付を開始する
ことを特徴とする半導体メモリの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期転送方式の半導体メモリの制御の技術に関する。
【背景技術】
【０００２】
クロック信号に同期して連続したデータを転送する際に、アドレスの指定などの手順を一部省略することによって転送速度を上げるバースト転送は、半導体メモリのデータ転送レートを向上させるのに有効な手段のひとつである。
【０００３】
例えば、特許文献１では、本来非同期転送を行うＥＤＯメモリに対して、ＥＤＯメモリで用いられる信号をそのまま用いて、バースト転送を実現する手法が開示されている。
汎用ＤＲＡＭであるＳｙｎｃｒｏｎｏｕｓＤＲＡＭ（ＳＤＲＡＭ）では、バースト転送に用いられる設定値の一つであるＢＬ（Ｂｕｒｓｔ  Ｌｅｎｇｔｈ）が例えば≧２で動作し、このＢＬの値はＭｏｄｅ  Ｒｅｇｉｓｔｏｒ  Ｓｅｔ（ＭＲＳ）コマンドによって制御することが可能である。
【０００４】
そしてこのＭＲＳコマンド等の制御コマンドは、任意のクロックでコマンドを入力できるため、ユーザはタイミング等のさまざまな制約の下、十分注意してＳＤＲＡＭを利用する必要がある。例えば、同じバンクに連続してアクセスする場合の間隔の制約や、アクティブコマンドからＲＤコマンドを入力できる間隔の制約等を考慮しながら用いる必要がある。
【０００５】
なお設定値ＢＬに関しては、本明細書では、メモリが、一回のＲＤ（読み出し）／ＷＴ（書き込み）コマンドによってＮ回クロックに渡ってデータを入出力する場合をＢＬ＝Ｎと定義する。
【特許文献１】特開平１０−１９９２３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
メモリの制御を司るメモリコントローラは、これらさまざまな制約条件を満たすようにＳＤＲＡＭをコントロールする必要があるため、その設計は容易ではない。
一方、このような仕様をＶｅｒｉｌｏｇやＶＨＤＬ等のハードウエア記述言語で記述して設計を行おうとした場合、その制御の煩雑さのため記述内容が複雑になる。そのため、記述自体が困難であることはもちろんのこと、記述と仕様の一致を検証することも困難となる。したがって、ロジック混載メモリマクロとしてその仕様を採用することは、マクロ設計者（Ｖｅｒｉｌｏｇ／ＶＨＤＬ記述者）やマクロ利用者双方にとって負担が大きくなる。
【０００７】
本発明は、同期転送を行う半導体メモリにおいて、半導体メモリやその制御を行うメモリコントローラの設計が容易となるメモリ制御の技術を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明による半導体メモリは、クロックに同期してデータを入出力する半導体メモリを前提とし、クロック受付部及びコマンド受付部を備える。
クロック受付部は、前記クロックを受け付ける。
【０００９】
コマンド受付部は、電源投入後、ローパワースタンバイ後、またはイニシャライズ後に前記クロックに同期した第１の特定コマンドを始めて受け取った後、コマンド受付を開始する。
【００１０】
この第１の特定コマンドは、例えば書き込みコマンドであり、このようにコマンドの受付を単純化することにより、制御のための回路構成を簡易にすることが出来る。
また前記半導体メモリが、前記クロックに同期した読み出し／書き込みコマンドに対して、Ｎクロックに渡ってデータを入出力するとき、前記コマンド受付部は、前記第１の特定のコマンドを始めて受け取ったクロックを基点としてＮクロック毎にコマンドを受け付けるように構成することも出来る。
【００１１】
このように、コマンドの受付を基準から特定クロック毎のみに受け付けるようにすることにより、回路の制御を単純化することが出来る。
さらには、前記コマンド受付部は、前記第１の特定のコマンドを始めて受け取る前に受け取った第２の特定のコマンドを、前記半導体メモリの動作モード設定を定義するコマンドとして認識するよう構成することも出来る。
【００１２】
この構成により、半導体メモリの動作モードの定義の制御と、データの読み出し／書き込みの制御を分けることが出来るので、制御の構成を簡易にすることが出来る。
また前記コマンド受付部は、前記第２の特定コマンド入力前にｋｅｙとなる１つ以上のコマンドが入力されたとき、前記第２の特定コマンドを受け付けるよう構成することが出来る。
【００１３】
この構成により、誤って前記半導体メモリの動作モード設定を変更してしまうのを防ぐことが出来る。
また本発明は、半導体メモリだけでなく、半導体メモリに接続されるメモリコントローラや半導体メモリの制御方法もその範囲に含む。
【発明の効果】
【００１４】
本発明によれば、半導体メモリやメモリコントローラの設計が容易になり、またその回路構成も簡易になる。そのため設計や設計後の検証が容易となる。
【発明を実施するための最良の形態】
【００１５】
以下に本発明に係る一実施形態を図面を参照しながら説明する。
図１（ａ）は本実施形態におけるメモリの入力信号、同図(ｂ)は出力信号の例を示す図であり、図２は各入力信号の状態に対する動作真理値表例を示す図である。
【００１６】
図１(ａ)、(ｂ)の例では、本実施形態で用いられるメモリは、入力信号としてクロックＣＫ、チップイネーブルＣＥ、ライトイネーブルＷＥ、入力アドレスＩＡ［ｔ−１：０］（ｔはアドレス幅）、入力データＩ［ｂ−１：０］（ｂはデータ幅）、パーシャルライトイネーブルＢＷＥＢ［ｂ／８−１：０]、ローパワースタンバイイネーブルＳＨＴＤＷＮ、リセットＲＳＴＢ、アイドルイネーブルＺＺＢを備え、出力信号として出力データＡ［ｂ−１：０］を備えている。
【００１７】
これらのうち、クロックＣＫは、メモリへのデータやコマンドの入出力時に同期を取るために用いるクロック信号である。なお以下の説明では、メモリはクロックＣＫの立ち上がりエッジに同期してデータやコマンドの入出力を行っているが、本実施形態のメモリはこれに限定されるものではなく、クロックＣＫの立下りエッジに同期してデータの入出力を行っても、あるいは立ち上がりエッジと立下りエッジの両方のエッジと同期を取る構成としてもよい。
【００１８】
チップイネーブルＣＥは、図２に示すように、Ｌのときにリード／ライト命令を受け付ける負論理の信号である。またライトイネーブルＷＥは、Ｈのときリードを、またＬのときライトを示す負論理の信号である。
【００１９】
パーシャルライトイネーブルＢＷＥＢは、メモリに書き込みを行う際に、１バイト毎に、特定のビットに書き込みに対するマスクをかけるものである。ローパワースタンバイイネーブルＳＨＴＤＷＮは、Ｈとなるとメモリをデータを保持せずに最小の消費電力とするローパワースタンバイモードにする信号である。リセットＲＳＴＢはメモリをリセットし、イニシャライズを行う信号である。アイドルイネーブルＺＺＢは、Ｌのときメモリをアイドル（ＩＤＬ）状態とする信号である。
【００２０】
次に本実施形態におけるメモリ制御の概要を説明する。
本実施形態では、ハードウエア記述言語で簡単に記述できる、すなわち回路規模が小さく、設計やハードウエア記述言語による記述内容の検証が容易なメモリコントローラを実現するために、コマンドの受付タイミングに制約を設ける。
【００２１】
例えばＢＬ＝２のときは、従来のＳＤＲＡＭの場合コマンドを受け付けてから２クロック目以降いつでも新たなコマンドを受け付けていたが、本実施形態のメモリでは２クロック毎のみコマンドを受け付ける。このような制限を設けることにより、想定されるパターンが一意に決まるので、回路構成が簡単になり、またハードウエア記述言語による記述内容の検証がしやすい。
【００２２】
図３は、本実施形態における半導体メモリの動作タイミングチャート例を示す図である。同図は、通常のリード、ライト動作を示している。
なお、図１はＲＥＡＤ  Ｌａｔｅｎｃｙ（ＲＬ）＝１、Ｗｒｉｔｅ  Ｌａｔｅｎｃｙ（ＷＬ）＝０の場合の例を示している。ＲＬ＝１のときは、ＲＤ（読み出し）コマンドを与えた次クロックのタイミングでデータが取り込めるように読み込みデータが出力され、ＷＬ＝０のときは、ＷＴ（書き込み）コマンドと同クロックのタイミングで書き込みデータが入力される。
【００２３】
図３（ａ）はＢＬ＝２の場合を示しており、本実施形態のメモリはＲＤやＷＴコマンドは２クロック毎に受け付ける。同様に図３（ｂ）に示すＢＬ＝４の場合は、４クロック毎にコマンドを受け付ける。そして他のクロックタイミングでは、ローパワースタンバイコマンド、イニシャライズコマンド以外のコマンドは受け付けないこととする。
【００２４】
例えば図３（ａ）では、ＩＤＬＥコマンド、ＲＤコマンド、ＷＴコマンド、・・・と２クロック毎にのみコマンドが受け付けられ、コマンドとコマンドの間の１クロックのタイミングでは受け付けられていない。同様に図３（ｂ）では、ＲＥＡＤコマンド、ＷＴコマンド、ＩＤＬＥコマンド、・・・と４クロック毎にのみにコマンドが受け付けられ、その他のタイミングではコマンドは受け付けられていない。
【００２５】
このように、コマンド受付のクロックタイミングの規定を単純化することにより、メモリを制御するメモリコントローラの設計を容易にし、メモリ動作仕様のＶｅｒｉｌｏｇやＶＨＤＬ等のハードウエア記述言語による記述や検証をも容易にすることができる。
【００２６】
なおＢＬの設定値は通常２、４、８…のように２k の値に設定することが望ましい。これはｋがＢＬの設定により不要になるアドレス信号ＩＡの数と等しくなることに由来する。
【００２７】
なお図３において、ＷＴコマンド実行時にＢＷＥＢ信号が入力されると、そのとき書き込まれるデータはマスクされ、データの書き込みは行われない。例えば図３（ａ）ではデータＤ０は、メモリセルには書き込まれず、また図３（ｂ）ではデータＤ１がメモリセルに書き込まれない。
【００２８】
図４は、本実施形態における半導体メモリのイニシャライズ直後の動作タイミングチャート例を示す図である。
例えばＢＬ＝２のときは２クロック毎にコマンドを受け付けることは上述したが、その基点を明確にする必要がある。本実施形態のメモリでは、イニシャライズ後初めてのＷＴコマンドをコマンド受け取りの基点としている。
【００２９】
なおＷＴコマンドに限らず、ＲＤコマンド、リフレッシュ（Ｒｅｆ）コマンドをコマンド受け取りの基点としてもかまわない。しかしメモリを利用するには、初めにデータを書き込む必要があるため、ＷＴコマンドを基点にするのが望ましい。また、最初のＷＴコマンドを基点とすることにより、最初のＷＴコマンドが入力されるまでの間、それ以外のコマンドに本来の機能とは別の機能を与えることが可能となる。なおこの点については後述する。
【００３０】
図４に示す例では、メモリに対してイニシャライズが行われた後、最初のＷＴコマンドが入力されるまでは、ＲＤコマンド及びＲＥＦコマンドは無視され、アイドル状態を維持している。
【００３１】
そして初めてのＷＴコマンドがメモリに入力されると、以降そのＷＴコマンド受け付けたクロックを基点に、ＢＬ＝２であれば２クロック毎、ＢＬ＝４であれば４クロック毎にコマンドを受け付ける。
【００３２】
図４は、ＢＬ＝２の例で、最初のＷＴコマンドが入力された後、そのクロックを基準として２クロック毎に、Ｒｅｆコマンド、ＲＤコマンド、・・・とコマンドが順次受け付けられ、コマンドとコマンドの間の１クロックのタイミングではコマンドは受け付けられない。
【００３３】
なお図４の例は、半導体メモリがイニシャライズ後に初めて受け取ったＷＴコマンドを基準にする例を示しているが、イニシャライズ後だけではなく、電源投入後や後述するローパワースタンバイモードで初めて受け取ったＷＴコマンドも同様に、コマンド受け取りの基準となる。
【００３４】
また一度設定された基準となるクロックは、イニシャライズ、ローパワースタンバイ及び電源投入のいずれかにより初期化される。
次に図４に示した基準となる特定コマンド（例えばＷＴコマンド）が最初に入力される前に他のコマンドが入力された際に、そのコマンドに本来とは異なった機能を与える場合について説明する。
【００３５】
本実施形態のメモリでは、例えば最初の基準となるＷＴコマンドが入力されるまでの間に入力されたＲＤコマンドに対して、他の機能、例えばＳＤＲＡＭのＭＲＳコマンドと同様にメモリの種々の設定を行うコマンドとしての機能を与えることができる。
【００３６】
この場合、最初のＷＴコマンドが入力されるまでの間に、ＲＤコマンドが入力されると、同時に入力されたアドレスコードから、ＢＬやＲＬ、ＷＬの値の設定のみならず、評価用に内部動作タイミングの変更や内部発生電位の調整などを行うことが可能である。
【００３７】
図５にこの場合の例を示す。
同図は、基準となるコマンドをＷＴコマンドとし、最初のＷＴコマンドが入力されるまでの間に入力されたＲＤコマンドに対して、ＢＬやＲＬ等のメモリの各種設定値を設定するレジスタに値を設定するコマンド（以下の説明ではこのコマンドをＭＲＳコマンドと記載）としての機能を与えた場合を示している。
【００３８】
同図において、最初のＷＴコマンドより前に入力されたＲＤコマンドはＭＲＳコマンドとして、同時に入力されるアドレスコードによって、レジスタへの設定値を指定している。
【００３９】
例えばアドレスコードＡ０〜Ａ１はＢＬの設定値、Ａ２〜Ａ３はＲＬの設定値を指定する等、予め各アドレスコードに設定内容を対応付けておき、ＲＤコマンドと共に入力するアドレスコード値によってこれらの設定値を設定する。
【００４０】
これにより、メモリへのデータの読み出し／書き込みが開始される前に、メモリに対する種々の設定を行うことが出来る。
またこのＭＲＳコマンドで設定できるのは、ＢＬ、ＲＬ、ＷＬのみではなく、デバイス評価用の他の設定、例えばデバイスの内部タイミングや内部発生電源の電圧レベルを設定するようにしてもよい。
【００４１】
図６は、典型的なＤＲＭのデータ読み出し時のタイミングチャートを示す図である。
同図において、ＷＬはワード線（行選択線）、ＢＬ及び／ＢＬはビット線、ＶＤＤは電源電圧レベル、ＧＮＤは接地レベル、Ｖ０、Ｖ１は内部発生の電圧レベルを示している。
【００４２】
ワード線ＷＬによって選択されたメモリセルのデータはビット線ＢＬ、／ＢＬに読み出された期間τ経過後、センスアンプＳＡによってデータを増幅することにより読み出され、その後ワード線ＷＬをオフにした後、センスアンプＳＡをリセット（オフ）する。
【００４３】
電圧Ｖ０、Ｖ１の電圧レベルやワード線の立ち上がりタイミングＷＬｏｎ及び立ち下がりタイミングＷＬｏｆｆ、センスアンプＳＡのセット／リセットするタイミングＳＡｏｎ／ＳＡｏｆｆはＤＲＡＭ設計上の重要なパラメータである。
【００４４】
このレベルやタイミングをＭＲＳによって、値を自由に変更できれば、製造したメモリを評価する上で有効である。
この設定の仕方としては、ＭＲＳコマンドにより上記した電圧レベルや内部タイミングをセットする。例えばＭＲＳコマンドと同時に入力されるアドレスコードの一部（例えばアドレスＡ６〜Ａ７）をＶ０の電圧レベルを設定するための値として対応付け、アドレスコードの値によって、Ｖ０に設定する電圧レベルを、Ｖ０1 、Ｖ０2 、Ｖ０3 及びＶ０4の４つの中から選択する構成とする。
【００４５】
これらの電圧レベルや内部タイミングを変更して得られる評価結果を比較することにより、デバイスに対する設計マージン等の情報が得られる。
このように本実施形態では、メモリに対する各種設定を電源投入後若しくはイニシャライズ後に特定のコマンド（例えばＷＴコマンド）が入力される前に行うように限定しているので、このための制御を行うメモリコントローラの構成は従来の構成のメモリ用のものより回路構成が簡易になり、その分設計や設計後の検証が容易となる。
【００４６】
なおこのモードレジスタセットモードによる機能は、デバイス評価等で主に用いられるものであり、メモリ利用者には必要のない機能である場合がある。この場合、ユーザが誤ってＭＲＳコマンドによって設定を変更するモードレジスタセットモードにエントリしないように、メタルオプション等で通常はＭＲＳコマンドが機能しないようにしてもよい。
【００４７】
またこのモードレジスタセットモードを誤って使用しないようにするために、モードレジスタセットモードに入るためのｋｅｙを設けることも出来る。
図７は、このときの動作を説明するものである。
【００４８】
同図の例も、基準となるコマンドをＷＴコマンドとし、最初のＷＴコマンドが入力されるまでの間に入力されたＲＤコマンドに対して、ＢＬやＲＬ等のメモリの各種設定値を設定するレジスタに値を設定するＭＲＳコマンドとしての機能を与えた場合を示している。
【００４９】
図７（ａ）の例の場合、基準となるＷＴコマンドが入力される前に、４つ続けてＲＤコマンドが入力されないとモードレジスタセットモードに入って設定値の変更がされない。またこの４つのＲＤコマンドのうち最初の２回は、入力ミスを防ぐためのｋｅｙ（ｋｅｙ１、ｋｅｙ２）であり、このｋｅｙが入力されたときのアドレスコードの値が予め定められた特定値であるかどうかを検証し、アドレスコード値が特定値と一致したとき、３番目に入力されるＲＤコマンドをＭＲＳコマンドとして認識し、一致しないときは３番目に入力されるＲＤコードはＭＲＳコマンドとして受け付けられない。
【００５０】
そして３番目のＭＲＳコマンドに続く４番目のＲＤコマンドもｋｅｙコマンド（ｋｅｙ３）で、このｋｅｙ３のアドレスコードが特定値と一致したときのみＭＲＳコマンドで指定されている設定値が実際にメモリに設定される。
【００５１】
なお図７において、ＭＲＳコマンドを受け付けるのに、ｋｅｙ１、ｋｅｙ２の２つのｋｅｙをパスしなければならない構成としたが、このｋｅｙの数は、１つでも３つ以上にしてもよい。
【００５２】
また、ｋｅｙ３を設けずに、３番目のＭＲＳコマンドが入力されると直ちに設定値がメモリ内のレジスタに設定される構成としてもよい。
この場合の例を図７（ｂ）に示す。
【００５３】
同図の場合、ｋｅｙ１、ｋｅｙ２においてアドレスコードが特定値と一致すると、その後に入力されるＭＲＳコマンドの入力時点で、ＭＲＳコマンドと共に入力されるアドレスコードによって指定された値が設定値としてメモリに設定される。
【００５４】
このような誤設定防止用のｋｅｙを設ける構成にすることにより、メモリに対する設定を誤って行ってしまうことを防ぐことが出来る。
図８は、本実施形態におけるメモリの動作状態の遷移例を示す図である。
【００５５】
同図において、Ｓｔａｒｔは電源投入を意味し、本実施形態におけるメモリは、イニシャライズモード１後は、ＷＴコマンドによってライトモード（ＷＴ）３に遷移する。ライトモード３は、メモリにデータを書き込むモードである。このライトモード３からは、データの読み出しを行うリードモード（ＲＤ）４、リフレッシュ処理を行うリフレッシュモード（Ｒｅｆ）５、及びデータの保持を行うアイドルモード（ＩＤＬＥ）６を各コマンドにより、自由に遷移することが出来る。またこの４つのモードから、メモリを、データを保持せずに最小の消費電力とするローパワースタンバイモード７に遷移することが出来、またこのローパワースタンバイモード７からはライトモード３に遷移することが出来る。またこれら５つのモード及びイニシャライズモード１から、全てのメモリセルのデータを破壊しＲＤ／ＷＴコマンドを受け付けないハングアップモード８に遷移することが出来、ハングアップモード８からはイニシャライズモード１に遷移することが出来る。
【００５６】
また、イニシャライズモード１から、メモリの各種設定を行うモードレジスタセットモード２に遷移することが出来るようにしてもよい。そしてこのモードレジスタセットモード２からは、ライトモード３に遷移できる。
【００５７】
なおイニシャライズモード１、及びローパワースタンバイモード７へは、図１に示したＳＨＴＤＷＮ，ＲＳＴＢ端子への信号の入力によって遷移するが、これらの信号はクロックＣＫに同期しない非同期信号である。
【００５８】
また図４を用いて説明した基準となる特定コマンド（ＷＴコマンド）は、図８の状態遷移図に示すようにイニシャライズモード後の最初のＷＴコマンドののみならず、ローパワースタンバイモード後の最初のＷＴコマンドもこれに該当する。
【００５９】
図９は、本実施形態におけるメモリのブロック図である。
本実施形態におけるメモリ１１ａは、図９（ａ）に示すようにメモリセルやメモリセルを選択する選択回路を有するメモリアレイ１２とメモリセルアレー１２をコントロールするメモリコントロール部１３ａを有し、上記したメモリ制御を司るメモリコントローラ１４ａは、メモリコントロール部１３ａ内に配置される。また目折コントローラ１４ａは外部からのコマンドを受けそのコマンドによってメモリの動作をコントロールするＣＭＤコントロール１５ａと複数の動作モードから一つを選択肢動作モードを決めるＭｏｄｅレジスタ部１６ａを備えている。またＣＭＤコントロール部１４ａは、クロックを受け付けるＣＫ受付部１７ａ、及びコマンドを受け付けるＣＭＤ受付部１８ａを備えている。
【００６０】
また図９（ｂ）に示すように、本実施形態のコントローラ１４ｂは、メモリアレイ１２とメモリコントロール部１３ｂからなる汎用のメモリ１１ｂに外付けする、構成としてもよい。この構成の場合、コントローラ１４ｂは、ＣＭＤコントロール部１５及びＭｏｄｅレジスタ部１６ｂの他に、汎用メモリ１１ｂとの接続を司るインタフェース部１９を備えている。
【００６１】
また図９（ｂ）の構成において、Ｍｏｄｅレジスタ部１６ｂを、汎用メモリ１１ｂ側におく構成としてもよい。
このように本実施形態のメモリコントローラは、メモリの一部分として実現することも出来るし、ＳＤＲＡＭ等の汎用のメモリに外部接続する構成として実現することも出来る。
【００６２】
なお上記説明では、本実施形態のメモリをＤＲＡＭに限定して説明してきたが、本実子形態のメモリは、ＤＲＡＭに限定されるものではなく、ＳＲＡＭ等、入力クロックに同期して入出力を行うものであれば他のメモリでもよい。
【００６３】
（付記１）
クロックに同期してデータを入出力する半導体メモリにおいて、
前記クロックを受け付けるクロック受付部と、
電源投入後、ローパワースタンバイ後、またはイニシャライズ後に前記クロックに同期した第１の特定コマンドを始めて受け取った後、コマンド受付を開始するコマンド受付部と、
を備える半導体メモリ。
【００６４】
（付記２）
前記第１の特定コマンドは、書き込みコマンドであることを特徴とする付記１に記載の半導体メモリ。
【００６５】
（付記３）
前記コマンド受付部は、前記第１の特定のコマンドを始めて受け取る前に受け取った、前記クロック信号に同期したコマンドは無効とすることを特徴とする付記１に記載の半導体メモリ。
【００６６】
（付記４）
前記半導体メモリが、前記クロックに同期した読み出し／書き込みコマンドに対して、Ｎクロックに渡ってデータを入出力するとき、前記コマンド受付部は、前記第１の特定のコマンドを始めて受け取ったクロックを基点としてＮクロック毎にコマンドを受け付けることを特徴とする付記１に記載の半導体メモリ。
【００６７】
（付記５）
前記Ｎ＝２k （ｋは１以上の整数）であることを特徴とする付記４に記載の半導体メモリ。
【００６８】
（付記６）
前記基準となるクロックは、イニシャライズ、ローパワースタンバイ及び電源投入のいずれかにより初期化されることを特徴とする付記４に記載の半導体メモリ。
【００６９】
（付記７）
前記コマンド受付部は、前記第１の特定のコマンドを始めて受け取る前に受け取った第２の特定のコマンドを、前記半導体メモリの動作モード設定を定義するコマンドとして認識することを特徴とする付記１に記載の半導体メモリ。
【００７０】
（付記８）
前記動作モードの設定は、Ｂｕｒｓｔ  Ｌａｔｅｎｃｙ（ＢＬ）を設定することを含むことを特徴とする付記７に記載の半導体メモリ。
【００７１】
（付記９）
前記動作モードの設定は、ＲＥＡＤ  Ｌａｔｅｎｃｙ（ＲＬ）を設定することを含むことを特徴とする付記７に記載の半導体メモリ。
【００７２】
（付記１０）
前記動作モードの設定は、Ｗｒｉｔｅ  Ｌａｔｅｎｃｙ（ＷＬ）を設定することを含むことを特徴とする付記７に記載の半導体メモリ。
【００７３】
（付記１１）
前記動作モードの設定は、前記半導体メモリの内部タイミングや内部の電圧レベルを設定することを含むことを特徴とする付記７に記載の半導体メモリ。
【００７４】
（付記１２）
前記第２の特定コマンドは、読み出しコマンドであることを特徴とする付記７に記載の半導体メモリ。
【００７５】
（付記１３）
前記コマンド受付部は、前記第２の特定コマンド入力前にｋｅｙとなる１つ以上のコマンドが入力されたとき、前記第２の特定コマンドを受け付けることを特徴とする付記７に記載の半導体メモリ。
【００７６】
（付記１４）
前記コマンド受付部は、前記ｋｅｙとなるコマンドと共に入力されるアドレスコードが特定値と一致したとき、前記第２の特定コマンドを受け付けることを特徴とする付記１３に記載の半導体メモリ。
【００７７】
（付記１５）
前記第２の特定コマンド入力後にｋｅｙとなるコマンドが入力されたとき、前記第２の特定コマンドによる前記半導体メモリの動作モード設定を有効とすることを特徴とする付記７に記載の半導体メモリ。
【００７８】
（付記１６）
前記第２の特定コマンド入力と共に、当該第２の特定コマンドによる前記半導体メモリの動作モード設定を有効とすることを特徴とする付記７に記載の半導体メモリ。
【００７９】
（付記１７）
前記半導体メモリの動作モードを設定するモードレジスタをさらに備え、
前記第２の特定のコマンドによる前記半導体メモリの動作モード設定を、前記モードレジスタに設定することを特徴とする付記７に記載の半導体メモリ。
【００８０】
（付記１８）
クロックに同期してデータを入出力する半導体メモリに接続されるメモリコントローラであって、
前記クロックを受け付けるクロック受付部と、
電源投入後、ローパワースタンバイ後、またはイニシャライズ後に前記クロックに同期した第１の特定コマンドを始めて受け取った後、コマンド受付を開始するコマンド受付部と、
を備えるメモリコントローラ。
【００８１】
（付記１９）
前記半導体メモリが、前記クロックに同期した読み出し／書き込みコマンドに対して、Ｎクロックに渡ってデータを入出力するとき、前記コマンド受付部は、前記第１の特定のコマンドを始めて受け取ったクロックを基点としてＮクロック毎にコマンドを受け付けることを特徴とする付記１８に記載のメモリコントローラ。
【００８２】
（付記２０）
クロックに同期してデータを入出力する半導体メモリの制御方法であって、
前記クロックを受け付け、
電源投入後、ローパワースタンバイ後、またはイニシャライズ後に前記クロックに同期した第１の特定コマンドを始めて受け取った後、コマンド受付を開始する
ことを特徴とする半導体メモリの制御方法。
【図面の簡単な説明】
【００８３】
【図１】（ａ）は本実施形態におけるメモリの入力信号、(ｂ)は出力信号の例を示す図である。
【図２】入力信号の状態に対する動作真理値表例を示す図である。
【図３】本実施形態における半導体メモリの動作タイミングチャート例を示す図である。
【図４】本実施形態における半導体メモリのイニシャライズ直後の動作タイミングチャート例を示す図である。
【図５】最初の基準となるコマンドが入力されるまでの間に入力されたコマンドに対して、ＭＲＳコマンドとしての機能を与えた場合を示す図である。
【図６】典型的なＤＲＭのデータ読み出し時のタイミングチャートを示す図である。
【図７】モードレジスタセットモードに入るためのｋｅｙを設けた場合を説明する図である。
【図８】本実施形態におけるメモリの動作状態の遷移例を示す図である。
【図９】本実施形態におけるメモリのブロック図である。
【符号の説明】
【００８４】
１  イニシャライズモード
２  モードレジスタセットモード
３  ライトモード
４  リードモード
５  リフレッシュモード
６  アイドルモード
７  ローパワースタンバイモード
８  ハングアップモード
１１ａ，１１ｂ  メモリ
１２  メモリアレイ
１３ａ，１３ｂ  メモリコントロール部
１４  メモリコントローラ
１５ａ、１５ｂ  ＣＭＤコントロール部
１６  Ｍｏｄｅレジスタ
１７ａ、１７ｂ  ＣＫ受付部
１８ａ、１８ｂ  ＣＭＤ受付部
１９  インタフェース部
【図１】
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【図６】
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【図８】
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【図９】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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