(57)【要約】【課題】生産性が良く、安価な半導体装置を提供すること。【解決手段】本発明の半導体装置において、半導体記憶素子５がガラス基板１に取り付けられると共に、半導体記憶素子５の電極７がガラス基板１に設けられた配線パターン２に接続されるため、従来に比して部品点数が少なくなって、生産性が良く、安価なものが得られる。【選択図】図２
2007200925.tif 000002
【特許請求の範囲】
【請求項１】
透光性を有するガラス基板と、このガラス基板に設けられた配線パターンと、受光部と複数の電極を有する半導体記憶素子とを備え、前記半導体記憶素子は、前記受光部を前記ガラス基板に対向させた状態で、前記電極が前記配線パターンに接続されて前記ガラス基板に取り付けられ、前記半導体記憶素子は、前記ガラス基板を通過した光によって消去可能としたことを特徴とする半導体装置。
【請求項２】
前記ガラス基板の同一面には、前記配線パターンに接続された複数の前記半導体記憶素子が取り付けられ、複数の前記半導体記憶素子は、同一機能部同士が前記配線パターンによって接続されて、前記同一機能部が前記配線パターンを介して外部接続端子に導出されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記同一機能部は、電源、又は接地、又はアドレスであることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記半導体記憶素子は、前記ガラス基板に取り付けられたカバーによって覆われたことを特徴とする請求項１から３の何れか１項に記載の半導体装置。
【請求項５】
前記配線パターンがメッキによって形成されたことを特徴とする請求項１から４の何れか１項に記載の半導体装置。
【請求項６】
前記配線パターンと前記電極は、ボール・グリッド・アレイ、又はバンプよって接続されたことを特徴とする請求項１から５の何れか１項に記載の半導体装置。
【請求項７】
前記配線パターンと前記電極は、リードフレームによって形成された端子板によって接続されたことを特徴とする請求項１から５の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、種々の電気機器等に使用して好適な半導体装置に関するものである。
【背景技術】
【０００２】
図６は従来の半導体装置の要部断面図であり、次に、従来の半導体装置の構成を図６に基づいて説明すると、絶縁基板５１は、セラミック材で形成されて、その上面に凹部５１ａが設けられている。
【０００３】
また、絶縁基板５１には、上面に設けられた金属膜５２と、ここでは図示しない配線パターンが設けられ、この配線パターンは、凹部５１ａの内部に設けられている。
【０００４】
半導体記憶素子５３は、ＥＰＲＯＭ型半導体素子（紫外線によって消去可能な半導体素子）からなり、光の受光部５４と、電極５５を有し、この半導体記憶素子５３は、受光部５４を上部に位置した状態で、凹部５１ａ内に収納され、ワイヤ５６によって配線パターンに接続されている。
【０００５】
蓋体５７は、外周部に位置した金属体５８と、この金属体５８の中央部に取り付けられたガラス体５９によって形成され、この蓋体５７は、ガラス体５９を受光部５４に対向させた状態で、金属体５８が金属膜５２に半田等によって固着されて、従来の半導体装置が形成されている（例えば、特許文献１参照）。
【特許文献１】特開平５−３６８５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来の電子部品の実装構造にあっては、半導体記憶素子５３がセラミック材からなる絶縁基板５１に取り付けられるため、絶縁基板５１とガラス体５９を必要とし、部品点数が多くなって、生産性が悪く、コスト高になる上に、絶縁基板５１には、蓋体５７を取り付ける工程が必要で、生産性が悪くなるという問題がある。
【０００７】
本発明は、このような従来技術の実情に鑑みてなされたもので、その目的は、生産性が良く、安価な半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、本発明は、透光性を有するガラス基板と、このガラス基板に設けられた配線パターンと、受光部と複数の電極を有する半導体記憶素子とを備え、半導体記憶素子は、受光部をガラス基板に対向させた状態で、電極が配線パターンに接続されてガラス基板に取り付けられ、半導体記憶素子は、ガラス基板を通過した光によって消去可能としたことを特徴としている。
【０００９】
このように構成した本発明は、半導体記憶素子がガラス基板に取り付けられると共に、半導体記憶素子の電極がガラス基板に設けられた配線パターンに接続されるため、従来に比して部品点数が少なくなって、生産性が良く、安価なものが得られる。
【００１０】
また、本発明は、上記発明において、ガラス基板の同一面には、配線パターンに接続された複数の半導体記憶素子が取り付けられ、複数の半導体記憶素子は、同一機能部同士が配線パターンによって接続されて、同一機能部が配線パターンを介して外部接続端子に導出されたことを特徴としている。
【００１１】
このように構成した本発明は、外部接続端子の数を少なくできて、外部機器への接続の容易なものが得られると共に、小型化を図ることができる。
【００１２】
また、本発明は、上記発明において、同一機能部は、電源、又は接地、又はアドレスであることを特徴としている。
【００１３】
このように構成した本発明は、特に、電源、又は接地、又はアドレスの外部機器への接続の容易なものが得られる。
【００１４】
また、本発明は、上記発明において、半導体記憶素子は、ガラス基板に取り付けられたカバーによって覆われたことを特徴としている。
【００１５】
このように構成した本発明は、カバーによって、半導体記憶素子の防塵や耐湿性を向上できる。
【００１６】
また、本発明は、上記発明において、配線パターンがメッキによって形成されたことを特徴としている。
【００１７】
このように構成した本発明は、配線パターンの形成が容易となって、生産性の良好なものが得られる。
【００１８】
また、本発明は、上記発明において、配線パターンと電極は、ボール・グリッド・アレイ、又はバンプよって接続されたことを特徴としている。
【００１９】
このように構成した本発明は、半導体記憶素子が面実装可能となって、薄型のものが得られると共に、半導体記憶素子の接続の容易なものが得られる。
【００２０】
また、本発明は、上記発明において、配線パターンと電極は、リードフレームによって形成された端子板によって接続されたことを特徴としている。
【００２１】
このように構成した本発明は、半導体記憶素子への端子板の接続が容易になると共に、端子板と配線パターンの接続の容易なものが得られる。
【発明の効果】
【００２２】
本発明は、半導体記憶素子がガラス基板に取り付けられると共に、半導体記憶素子の電極がガラス基板に設けられた配線パターンに接続されるため、従来に比して部品点数が少なくなって、生産性が良く、安価なものが得られる。
【発明を実施するための最良の形態】
【００２３】
発明の実施の形態について図面を参照して説明すると、図１は本発明の半導体装置の第１実施例に係る平面図、図２は本発明の半導体装置の第１実施例に係る要部断面図、図３は本発明の半導体装置の第１実施例に係り、カバーを取り去った状態の下面図、図４は本発明の半導体装置の第２実施例に係り、半導体記憶素子とリードフレームの関係を示す平面図、図５は本発明の半導体装置の第２実施例に係り、半導体記憶素子と端子板の関係を示す平面図である。
【００２４】
次に、本発明の半導体装置の第１実施例に係る構成を図１〜図３に基づいて説明すると、ガラス基板１は、透光性のあるもので形成され、このガラス基板１の一面（下面）には、メッキによって形成された配線パターン２が設けられ、この配線パターン２は、ガラス基板１の中央部に設けられた複数のランド部３と、ガラス基板１の端部に設けられた複数の外部接続端子４を有する。
【００２５】
そして、後述するように、配線パターン２は、同一機能部同士が接続されて、外部接続端子４から外部機器（図示せず）に接続可能となっている。
【００２６】
複数（２個）の半導体記憶素子５は、ＥＰＲＯＭ型半導体素子（紫外線によって消去可能な半導体素子）からなり、一面側に位置した光の受光部６と、この受光部６の外周部に位置した複数の電極７を有し、この半導体記憶素子５は、受光部６をガラス基板１に対向した状態で、電極７が接続導体８によってランド部３に接続されて、ガラス基板１に取り付けられている。
【００２７】
即ち、接続導体８は、ボール体の表面に半田が設けられたボール・グリッド・アレイや半田体からなるバンプによって形成され、この接続導体８によって、半導体記憶素子５は、ガラス基板１に面実装されている。
【００２８】
例えば、１Ｋビットのメモリーからなる２個の半導体記憶素子５のそれぞれは、図３に示すように、４つのデータ入出力Ｑ、１つの出力イネーブル／プログラム／ＧＶｐｐ、１つのチップイネーブル／Ｅ、１つの電源ＶＣＣ、１つのグランドＶＳＳ、及び８つのアドレスＡ用の電極７が設けられている。
【００２９】
そして、２個の半導体記憶素子５は、図３に示すように、同一機能部である出力イネーブル／プログラム／ＧＶｐｐと、チップイネーブル／Ｅと、電源ＶＣＣと、グランドＶＳＳ、及び８つのアドレスＡ０〜Ａ７が互い接続されて、外部接続端子４に導出されると共に、データ入出力Ｑ０〜Ｑ７がそれぞれ単独に外部接続端子４に接続されて構成されている。
【００３０】
箱状のカバー９は、半導体記憶素子５を覆って密閉した状態で、ガラス基板１の下面に取り付けられ、このカバー９によって、半導体記憶素子５の塵や湿気の侵入を防止して、本発明の半導体装置が形成されている。
【００３１】
このような構成を有する本発明の半導体装置は、ここでは図示しないが、外部接続端子８が外部機器のマザー基板に接続され、そして、ガラス基板１の他面側（上面側）から光（紫外線）を通して受光部６に当てると、半導体記憶素子５の記憶が消去されるようになっている。
【００３２】
また、図４，図５は本発明の半導体装置の第２実施例を示し、この第２実施例の構成を説明すると、先ず、図４に示すように、金属板からなるリードフレーム１０は、複数の端子板１１と、この端子板１１を繋ぐ連結部１２とで形成されている。
【００３３】
そして、このリードフレーム１０は、図４に示すように、端子板１１の先端部が半導体記憶素子５の電極７に接続された後、切断線Ｓの位置で切断すると、図５に示すように、互いに分離した端子板１１が形成され、この端子板１１が配線パターン２に半田付等によって接続されるようになっている。
【００３４】
その他の構成は、前記第１実施例と同様の構成を有し、同一部品に同一番号を付し、ここではその説明を省略する。
【００３５】
なお、上記実施例では、２個の半導体記憶素子５を使用したもので説明したが、１個、或いは３個以上の半導体記憶素子５を使用したものでも良い。
【図面の簡単な説明】
【００３６】
【図１】本発明の半導体装置の第１実施例に係る平面図である。
【図２】本発明の半導体装置の第１実施例に係る要部断面図である。
【図３】本発明の半導体装置の第１実施例に係り、カバーを取り去った状態の下面図である。
【図４】本発明の半導体装置の第２実施例に係り、半導体記憶素子とリードフレームの関係を示す平面図である。
【図５】本発明の半導体装置の第２実施例に係り、半導体記憶素子と端子板の関係を示す平面図である。
【図６】従来の半導体装置の要部断面図である。
【符号の説明】
【００３７】
１  ガラス基板
２  配線パターン
３  ランド部
４  外部接続端子
５  半導体記憶素子
６  受光部
７  電極
８  接続導体
９  カバー
１０  リードフレーム
１１  端子板
１２  連結部
Ｓ  切断線
Ｑ０〜Ｑ７  データ入出力
／ＧＶｐｐ  出力イネーブル／プログラム
／Ｅ  チップイネーブル
ＶＣＣ  電源
ＶＳＳ  グランド
Ａ０〜Ａ７  アドレス
【図１】
2007200925.tif 000003
【図２】
2007200925.tif 000004
【図３】
2007200925.tif 000005
【図４】
2007200925.tif 000006
【図５】
2007200925.tif 000007
【図６】
2007200925.tif 000008