(57)【要約】  【課題】冗長化されたＣＰＲＩインタフェースの無瞬断スイッチオーバを簡易に行う。  【解決手段】本発明の通信装置は、各ＣＰＲＩ回線毎に、伝送クロックと装置内動作クロックとの乗換えを行う乗換えメモリ(405)を備える。また各ＣＰＲＩ回線間の遅延差を吸収するＫコード位相合わせブロック(423)を備える。乗換えメモリの書込アドレスと読出アドレスとギャップは一定とし、規定の窓枠から外れたことをアドレスギャップ検出回路(407)が検出すると、同期回路403がそのＣＰＲＩ回線の従属同期をやり直す。その結果、書込アドレス生成回路404、読出アドレス生成回路405が適切にリセットされ、アドレスギャップが一定に保たれる。同様に上りと下りのＫコードの位相のギャップずれを監視し、従属同期をやり直しても良い。【選択図】  図２
2007306362.tif 000002
【特許請求の範囲】
【請求項１】
上位装置と少なくとも２つのシリアル回線で接続され、一つを現用、他方を予備とし、現用の回線を用いて上位装置と無線通信用のスペクトル拡散信号の双方向通信を行う通信装置において、
それぞれのシリアル回線毎に、
当該シリアル回線からの下り信号に基づき再生クロックを再生するとともに、当該シリアル回線との間で上り及び下り信号の８Ｂ１０Ｂエンコード若しくはデコードを行うＳＥＲＤＥＳ回路と、
当該シリアル回線から受信したフレームの同期はずれを検出する同期はずれ検出回路と、
前記ＳＥＲＤＥＳ回路からＫコードを検出しフレーム同期を確保する同期回路と、
ＳＥＲＤＥＳ回路からの下り信号を、前記再生クロックから通信装置内の動作クロックに乗換えを行うメモリと、
前記再生クロックに基づいて前記メモリの書込アドレスを生成する書込アドレス生成回路と、
前記動作クロックもしくはその逓倍クロックに基づいて前記メモリの読出アドレスを生成する読出アドレス生成回路と、
前記書込アドレスと前記読出アドレスの差を監視するアドレスギャップ検出回路と、を備えるとともに、
それぞれのシリアル回線毎の同期はずれ検出回路における検出に基づいて、現用と予備を切り替えを判定する切替判定回路と、
それぞれのシリアル回線毎の再生クロックのうち、前記切替判定回路により現用と判定されたシリアル回線の再生クロックに基づいて前記動作クロックを再生するＰＬＬ回路と、
それぞれのＳＥＲＤＥＳ回路からの下り信号をＫコードの位相が一致するように動作クロック単位で遅延して出力するＫコード位相合わせブロックと、を備え、
前記アドレスギャップ検出回路は前記差を少なくとも動作クロックの１／２を単位に検出するとともに、前記差が規定の範囲を超えたことを検出すると、そのシリアル回線の書込アドレス生成回路若しくは読出アドレス生成回路の少なくとも一方がリセットされ、且つ同期回路が同期を確保し直すことを特徴とする通信装置。
【請求項２】
それぞれのシリアル回線毎に、ＳＥＲＤＥＳ回路からの下り信号のＫコードと、ＳＥＲＤＥＳ回路への上り信号のＫコードとの位相を監視し、その位相が変動したときに、当該シリアル回線のフレームカウントをリセットするとともに、同期回路が同期を確保し直すことを特徴とする請求項１記載の通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、冗長化された複数のインタフェースにより接続され、他方の装置に対し従属的に同期して通信する通信装置に関する。
【背景技術】
【０００２】
近年、携帯電話システムなどの分野において、無線基地局装置（ＢＴＳ）本体と送受信増幅装置（ＡＭＰ）などを有するアンテナ側装置とを、同じ局舎内ではなく物理的に離して設置する構成が用いられるようになってきている。そのように局舎から張り出して設置されるアンテナ側装置は、張り出し基地局（Remote Radio Head）あるいは単にＡＭＰなどと呼ばれている。
【０００３】
基地局とＲＲＨとを接続するインタフェースとして、CPRI（Common Public Radio Interface）が知られる（例えば非特許文献１参照）。CPRIは、ＷＣＤＭＡシステムを想定し、高速シリアル伝送路を用いて複数のベースバンド信号のような無線信号や制御信号を多重化して伝送するインタフェースであり、アンテナから送信する信号を基地局からＲＲＨへ伝送するダウンリンク（DL）と、アンテナで受信された信号をＲＲＨから基地局へ伝送するアップリンク（UL）を構成する。
【０００４】
図３はCPRI信号のフレーム構成の一例である。CPRI信号は、１チップに相当する約260nsのベーシックフレームを単位とし、２５６個のベーシックフレームが１個のハイパーフレームを構成し、更に１５０個のハイパーフレームが１個のUMTS radioフレームを構成している。１ハイパーフレームは66.67μs、１UMTSradioフレームは10msである。このようなフレームがUL、DLそれぞれにおいて伝送され、チップレートもしくはその数倍のサンプルレートで、複数のキャリアやセクタに対応する複数の無線信号を伝送する。
【０００５】
なお、ベーシックフレームは１６ワードからなり、先頭ワードは伝送制御用のコントロールワード、残りの１５ワードはUプレーンを構成するIQ-dataブロックである。１ハイパーフレーム中の２５６個のコントロールワードは６４個のサブチャネルに割り当てられている。図４はCPRIのサブチャネルの規定である。Nsはサブチャネルのインデックス、Xsは各サブチャネル内のワードインデックスを示している。例えば、Ns=0、Xs=0つまりハイパーフレーム内で最初のコントロールワードはSync byteであり、8B10B符号におけるK28.5コードである。
【０００６】
また、コントロールワード以外の部分には、ＲＲＨの監視制御用のControl&Mentenanceプレーンデータ（Ｃ＆Ｍプレーンデータ）と、無線信号となるUserプレーンデータ（Ｕプレーンデータ）が割り当てられる。
【０００７】
図１は、従来の通信装置である無線基地局システムの概略図である。図１の構成は、CPRIを2回線使用して基地局とＲＲＨを接続して、一方をメインリンク、他方をバックアップリンクとし、メインリンクがリンク断（LOS、LOF、LAYER2などのエラー）したときにバックアップリンクへ回線を切り替えるもので、このようなswitchoverと呼ばれる構成が現在では一般的になりつつある。
【０００８】
図１において、基地局１は、CPRIにおけるRadio Equpment Control（ＲＥＣ）に相当し、その機能手段として２つのフレーマ回路１１及び１２を有する。ＲＲＨ２は、CPRIにおけるＲＥに相当し、Ｉ／Ｆ回路２００、送信信号処理部２５０、送信ＲＦ部２６０、アンテナ共用器（ＤＵＰ）２７０、受信ＲＦ部２８０、受信信号処理部２９０を有する。基地局１とＲＲＨ２は、２本の双方向のCPRI回線３１及び３２により接続される。
フレーマ回路１１及び１２はそれぞれ、基地局内部からDL:C&Mプレーンデータ、DL:Uプレーンデータを入力され、CPRI準拠のフレーム化を行ってCPRI回線３１及び３２に出力する。また、CPRI回線３１及び３２から入力されたUL信号をデフレーム化し、基地局内部にUL:C&Mプレーンデータ、UL:Uプレーンデータとして出力する。
Ｉ／Ｆ回路２００は、CPRI回線３１及び３２から入力されたUL信号に個々に同期し、信号をデフレーム化して送信信号処理部２５０にDL:C&Mプレーンデータ、DL:Uプレーンデータとして出力する。また受信信号処理部２９０からUL:C&Mプレーンデータ、UL:Uプレーンデータを入力され、フレーム化してCPRI回線３１及び３２に出力する。
【０００９】
通常、フレーマ回路１１及び１２にはそれぞれ同じDL:Uプレーンデータ等が入力される。このように同じ信号を伝送する回線を２本設けることで二重化している。以後、フレーマ回路１１とCPRI回線３１を０系、フレーマ回路１２とCPRI回線３２を１系と称す。
【００１０】
またＲＥはＲＥＣに従属同期している。従属同期とは、基地局１からCPRI回線で送られるDL信号にクロック成分を重畳しておき、ＲＲＨ２のSERDESにより再生クロックとDL信号に分離して、再生クロックをリファレンスとしてＰＬＬ等によりＲＲＨ２内の動作クロックを作り、基地局１とＲＲＨ２のクロックの位相を合わせる技術である。なお、フレーマ回路１１及び１２は同じ基地局クロックで同期しているものの、SERDESは別個に動作しており、SERDESにおける遅延のばらつき等の要因により、ＲＥ２においてはCPRI回線３１と３２で位相差が生じるので、個々に従属同期を確立しておく必要がある。このとき先に同期確立した方を現用とし、後から同期確立した方を予備とする。
【００１１】
【非特許文献１】Ericsson AB, Huawei Technologies Co.,Ltd, NEC Corporation, Nortel Networks SA and Siemens AG.、”Common Public RadioInterface Specification V2.0”、平成１６年１０月１日、インターネット＜URL：http://www.cpri.info/spec.html＞
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来の通信装置は、上述したように各系の位相がずれているため、単にUプレーン及びC&Mプレーンデータを切り替えてswitchoverを行うとデータの並びが崩れてしまう。また位相をあわせるために既知のSyncByteを用いてswitchoverしようとすると、少なくともSyncByteの出現周期である１ハイパーフレーム分のバッファが必要になり遅延も大きくなるという問題があった。つまり、書込みと読出しのアドレスが衝突しないようにアドレスにオフセットを与えるメモリ制御が一般的であるが、切替時の位相差が任意であると、１ハイパーフレーム以上のバッファを用意しなければならなくなる。
また、各系の再生クロックの位相もずれているため、switchover時にクロックを切り替えると、デジタルＰＬＬを用いてもクロックの不連続を解消できず、まれに誤作動を起こすことがあった。
【００１３】
本発明は、上述した背景からなされたものであり、無瞬断で切替可能な二重化された従属同期回線において、クロック乗り換えに係る遅延時間を短縮することや、切替時の誤作動を防止することを目的とする。
【課題を解決するための手段】
【００１４】
上位装置と少なくとも２つのシリアル回線で接続され、一つを現用、他方を予備とし、現用の回線を用いて上位装置と無線通信用のスペクトル拡散（デジタル）信号の双方向通信を行（い、現用に異常が生じたときは無瞬断で現用と予備の切替を行）う通信装置において、
それぞれのシリアル回線毎に、
当該シリアル回線からの下り信号に基づき再生クロックを再生するとともに、当該シリアル回線との間で上り及び下り信号の８Ｂ１０Ｂエンコード若しくはデコードを行うＳＥＲＤＥＳ回路と、
当該シリアル回線から受信したフレームの同期はずれを検出する同期はずれ検出回路と、
前記ＳＥＲＤＥＳ回路からＫコードを検出しフレーム同期を確保する同期回路と、
ＳＥＲＤＥＳ回路からの下り信号を、前記再生クロックから通信装置内の動作クロックに乗換えを行うメモリと、
前記再生クロックに基づいて前記メモリの書込アドレスを生成する書込アドレス生成回路と、
前記動作クロックもしくはその逓倍クロックに基づいて前記メモリの読出アドレスを生成する読出アドレス生成回路と、
前記書込アドレスと前記読出アドレスの差を監視するアドレスギャップ検出回路と、を備えるとともに、
それぞれのシリアル回線毎の同期はずれ検出回路における検出に基づいて、現用と予備を切り替えを判定する切替判定回路と、
それぞれのシリアル回線毎の再生クロックのうち、前記切替判定回路により現用と判定されたシリアル回線の再生クロックに基づいて、（水晶発振子を用いて）前記動作クロックを再生するＰＬＬ回路と、
それぞれのＳＥＲＤＥＳ回路からの下り信号をＫコードの位相が一致するように動作クロック単位で遅延して出力するＫコード位相合わせブロックと、を備え、
前記アドレスギャップ検出回路は前記差を少なくとも動作クロックの１／２を単位に検出するとともに、前記差が規定の範囲を超えたことを検出すると、そのシリアル回線の書込アドレス生成回路若しくは読出アドレス生成回路の少なくとも一方がリセットされ、且つ同期回路が同期を確保し直すことを特徴とする通信装置。
【００１５】
それぞれのシリアル回線毎に、前記ＳＥＲＤＥＳ回路からの下り信号のＫコードと、前記ＳＥＲＤＥＳ回路への上り信号のＫコードとの位相を監視し、その位相が変動したときに、当該シリアル回線のフレームカウントをリセットするとともに、前記同期回路が同期を確保し直すことを特徴とする請求項１記載の通信装置。
【発明の効果】
【００１６】
本発明によれば、Ｋコード位相合わせブロックのような遅延調整手段をクロック乗換え手段とは別個に設けたことなどにより、アドレスギャップ制御を単純化でき、クロック乗り換えに係る遅延時間を短縮することができ、メモリ容量を削減できる。またアドレスギャップやK28.5ギャップの監視のような簡易な制御で、切替時の誤作動を防止することができる。
【発明を実施するための最良の形態】
【００１７】
以下実施例を通じて、図面を参照しながら説明するが、実施例で説明する構成の全ての組み合わせが本発明に必須であるとは限らない。また各実施例の特徴の任意の組み合わせや、引用した文献との組み合わせも本発明に含まれうる。
【実施例１】
【００１８】
図２は本実施例に係る通信装置のＲＲＨのＩ／Ｆ回路４００の内部ブロック図である。本実施例の通信装置は、従来と同様の無線基地局システムを想定し、Ｉ／Ｆ回路４００以外の構成は従来と同等である。Ｉ／Ｆ回路４００は、従来のＩ／Ｆ回路２００に対応する部分である。
SERDES（SERial-DESerial）回路４０１は、CPRI回線３１に接続され、入力されたDL信号に対しデエンファシス、クロック再生、デシリアル化、８Ｂ１０Ｂデコードなどを行って、再生クロックとDLデータを出力するとともに、入力された動作クロック（後述する）とULデータに対し８Ｂ１０Ｂエンコード、シリアル化、プリエンファシス等を行って、UL信号としてCPRI回線３１に出力する。本例では、再生クロックはワード周期で発生し、DLデータは１８bit（データ用16bit、制御用2bit）のパラレル信号である。
【００１９】
LOS/LOF検出回路４０２は、SERDES回路４０１から入力された再生クロック及びDLデータを監視し、１ハイパーフレーム当り１６回以上のデコードエラーに対応するＬＯＳ（Loss Of Signal）及びフレーム同期はずれに対応するＬＯＦ（Loss Of Frame including frame synchronization）を検出する。ＬＯＦは、Ｋコード（K28.5）が本来の１ハイパーフレーム周期で２回以上現れなかったときなどに出力される。
【００２０】
同期回路４０３は、SERDES回路４０１からの再生クロック、DLデータ、及び２逓倍クロック（後述する）を入力され、DLデータ中のＫコードを検出し、ベーシックフレーム、ハイパーフレームタイミングを構築することで、従属同期を行う。従属同期は、ＬＯＳ、ＬＯＦなどに応じ複数の状態を遷移して段階的に確立される。またアドレスギャップ検出回路４０７から再同期指示信号が入力されたときは、従属同期をやり直す。つまり電源投入時と同様に、Ｋコードを常にサーチし、ＬＯＳが発生していない状態でＫコードが検出されると、そのタイミングを直ちにハイパーフレームの先頭として採用するとともに、検出信号を出力する。
【００２１】
DL書込アドレス生成回路４０４は、SERDES回路４０１から入力された再生クロックをカウントするとともに同期回路４０３から入力された検出信号により０にリセットされる１６進カウンタによりアドレスを生成し、乗換え用メモリ４０５に出力する。
乗換え用メモリ４０５は、SERDES回路４０１から入力されたDLデータを、再生クロックのタイミングで、乗換え用メモリ４０５から指定されたアドレスに記憶する。
【００２２】
DL読出アドレス生成回路４０６は、入力された２逓倍クロックをカウントする３２進カウンタの上位４ビットによりアドレスを生成し、乗換え用メモリ４０５に出力する。また同期回路４０３から入力された検出信号によりアドレスを８にセットする。
アドレスギャップ検出回路４０７は、書込アドレスと読出アドレスを入力され、２逓倍クロック周期で書込アドレスが８になるタイミングを検出し、そのときの読出アドレスが１５、０及び１となる窓枠に収まっているか否かを判定し、窓枠から外れたときに再同期指示信号を同期回路４０３に出力する。
【００２３】
以上の４０１から４０７が０系であり、４１１から４１７が１系であり、互いに同じ構成であるので１系の説明を省略する。また４０２から４０７をまとめて４０９とする。
【００２４】
ＤＰＬＬ（Digital Phase Locked Loop）４２１は、SERDES回路４０１、４０７から入力された再生クロックの内、切替判定回路４２２から入力された系選択信号に対応する一方を選択し、選択された再生クロックから、再生クロックと同逓倍の動作クロック及び２逓倍クロックを発生して出力する。再生クロックはＩ／Ｆ回路４００内のみならず、送信信号処理部２５０内のＤ／Ａ変換器等、ＲＲＨ２内で広く用いられる。
切替判定回路４２２は、LOS/LOF検出回路４０２、４１２からＬＯＳ、ＬＯＦ信号をそれぞれ入力され、ＬＯＳ若しくはＬＯＦがどちらか一方の系で検出されたときに、その系とは異なる系へ切り替えるような切替信号を出力する。
【００２５】
Ｋコード位相合わせブロック４２３は、動作クロックで動作し、段数が１から６４の間で可変のシフトレジスタを２本備え、乗換え用メモリ４０５及び４１５から入力されたDLデータを、それぞれ指定された段数分遅延して出力する。
DL切替回路４２４は、切替判定回路４２２からの切替信号に基づき、Ｋコード位相合わせブロック４２３からの０系及び１系のDLデータのうち、どちらか一方を選択して出力する。
【００２６】
デフレーマ４２５は、DL切替回路４２４からDLデータを入力され、コントロールワードを参照しながらCPRIのフレームを分解し、コントロールワード以外のDLデータ（IQ-data等）や、ＨＦＮ（HyperFrame Number）やＢＦＮ（Basic Frame Number）等を出力する。デフレーマ４２５は、内部にＫコード検出機能やベーシックフレーム、ハイパーフレームのカウンタ機能を適宜備える。
【００２７】
DL-Uプレーン生成回路４２６は、デフレーマ４２５の出力を入力され、Uプレーンデータ（ほぼIQ-data）を取り出し、データフォーマットの変換などを施して出力する。出力データは例えばＩ相、Ｑ相それぞれ１４bitのチップレート（ベースバンド）信号である
DL-C&Mプレーン生成回路４２７は、デフレーマ４２５の出力を入力され、C&Mプレーンデータ（HDLCなど）を取り出し、データフォーマットの変換などを施して出力する。
【００２８】
UL-Uプレーン生成回路４３１は、上りUプレーンデータ（例えばＩ相、Ｑ相それぞれ６bitのチップレート信号）を入力され、フォーマット変換などを行って出力する。
UL-C&Mプレーン生成回路４３２は、上りC&Mプレーンデータを入力され、バッファやフォーマット変換などを行って出力する。
【００２９】
フレーマ４３３は、UL-Uプレーン生成回路４３１及びUL-C&Mプレーン生成回路４３２の出力を入力され、CPRIのフレームを組み立てて、CPRI回線で伝送されるULデータやSERDES制御信号を出力する。
UL切替回路４３４は、フレーマ４３３からULデータ等を入力され、SERDES回路４０１、４１１に分配（若しくは切替え）して出力する。なお、UL切替回路４３４をフレーマより前に設け、分配後のULデータ０系、１系毎にそれぞれのタイミングでフレーム化してもよい。
【００３０】
以下、本実施例の動作を説明する。
DLに関して、DL C&MプレーンデータとDL Uプレーンデータが、基地局１のフレーマ１１等によって図３のCPRIのフレームの構造で示す様に結合され、CPRI回線３１を介してＲＲＨ２のＩ／Ｆ回路２００に送達される。
ULも同様のフレーム構造を有するが、ＲＲＨ（ＲＥ）において入力されるDL信号のハイパーフレームと、出力されるUL信号のハイパーフレームには時間差がある。つまり、フレーム同期を基地局に従属させるシステムであるので、ＲＲＨ２は、DL側のＫコード（特にHFN=0のＫコード）を起点に同期抽出などに必要な時間（Toffsetと称す）だけフレームを遅らせてCPRI回線３１にUL信号を送出する。Toffsetは１ハイパーフレーム未満であれば任意であるが、一定値でなければならない。図３にCPRIの１ハイパーフレームの構造を示したように、１ベーシックフレームは１chipであり、２６０．４２nsである。１ハイパーフレームの時間は２５６ベーシックフレームからなり、６６．６６μｓになる。
【００３１】
図６は、本例の乗換え用メモリ４０５のクロック乗換え動作を説明するタイミング図である。本例の乗換え用メモリは、遅延の調整は目的とせず、再生クロックから動作クロックへの乗せ替えを主目的としており、アクセス衝突保護のアドレスギャップとして８を設けている。
図６のタイミング波形は、上から順に、SERDES４０１からのDL信号中のＫコードタイミング、SERDES４０１からの再生クロック、DL書込アドレス生成回路４０４からの書込アドレス、乗換え用メモリ４０５から読み出されるDL信号中のＫコードタイミング、ＤＰＬＬ４２１からの動作クロック、DL読出アドレス生成回路４０６からの読出アドレスを示している。Ｋコードの書込みタイミングは、同期回路４０３の検出信号によるリセットにより、書込アドレスが０になるタイミングと一致している。再生クロックと動作クロックは位相に任意のずれがあるが、約８クロック（130.2ns）後に読出アドレスが０になってＫコードが読み出される。
【００３２】
図７は、本例のアドレスギャップ検出回路４０７における動作を説明するタイミング図である。書込アドレスが８になって最初の２逓倍クロックにおいて、書込アドレスが８になったことが検出される。そのタイミングにおいて、読出アドレスが１５、０、若しくは１の前半であれば、遅延のずれは１動作クロック以内に収まっていることになる。サンプリング定理によれば、同じ周波数のクロックではサンプリング出来ないが、２逓倍クロックでサンプリングすることで、１動作クロックの精度を達成できる。もし、この窓枠から書き込みアドレスの８と読み出しアドレスの関係が外れた場合は、従属同期をやり直す。これにより、常にクロック乗り替えの為のメモリのアドレスのギャップが動作クロック精度で一定になり、switchover時にアドレスが１つずれてしまう現象を防ぐことができる。
【００３３】
図５は、Ｋコード位相合わせブロック４２３の内部ブロック図であり、本例においては乗換え用メモリ４０５、４１５は０系と１系の間の遅延差を吸収する機能を有しないために必要になったものである。
図５のＦＦ（Flip-Flop）群５０１、５０２のシフト量は、現用のKコードタイミングと予備のKコードタイミングの有限時間以内の位相差で決まる。電源投入時は、コードタイミング制御回路５０８は、選択回路５０３、５０４の双方に、３２番目のＦＦの出力を選択するように指示する。そして、ＦＦ群５０１で遅延され、選択回路５０３で選択された０系のDLデータは、外部のDL切替回路４２４へ出力されるとともに０系Kコード検出回路５０５に入力される。１系も同様に処理され、０系Kコード検出回路５０５、１系Kコード検出回路５０６で検出されたのそれぞれのKコードのタイミングは、タイミング差検出回路５０７に入力され、カウンタなどにより０系と１系のＫコードのタイミング差が算出される。コードタイミング制御回路５０８はタイミング差検出回路５０７からタイミング差が入力されると、３２番目からタイミング差だけずらしたＦＦの出力を選択するように予備系の選択回路５０４に指示を与える。
【００３４】
図８は、Ｋコード位相合わせブロック４２３の動作を説明するタイミング図である。図１１は、現用と予備の位相差が+３の場合の例である。この値が入力されると予備系の選択回路５０４は、ＦＦを３２番目からに２９番目に選択し直すので、予備のKコードのタイミングが現用と同じになる。
【００３５】
本実施例において、２逓倍クロックは、動作クロックの立上がりと立下りの両エッジを使うことで代用することもできる。
本実施例によれば、遅延調整を乗換え用メモリではなく、Ｋコード位相合わせブロック４２３で行うようにしたので、アドレスギャップ制御を単純化でき、メモリ容量を削減でき、乗換えに伴う遅延を縮小できる。またアドレスギャップやK28.5ギャップ等を監視し適切なリセット処理を行うだけで、switchover時の異常を回避できる。
【実施例２】
【００３６】
本例は、Toffsetを監視するK28.5ギャップ検出機能を更に設けた点などで、先の実施例１ことなり、そのほかの言及しない点については実施例１と等価である。
先に述べたように、Toffsetは０系および１系の各CPRIインタフェースにおいて一定でなければならないが、switchioverに伴いずれることがあった。そのため、K28.5ギャップ検出機能は、１ハイパーフレーム（66.67μｓ）単位でＤＬとＵＬのＫコードのギャップを検出し、適切な範囲（例えば±１ベーシックフレーム以下）からずれたことを検出すると、同期回路４０３、４１３或いはデフレーマ４２５若しくはＫコード位相合わせブロック４２３のフレームカウンタにリセットをかけて、再同期を行う。
【００３７】
図９は、本例のマクロを説明する図であり、実施例１の４０９（４０１〜４０７）に相当する。このマクロの中には、クロック乗り換え部４．２と、K28.5周期検出部４．３と、UL/DL,K28.5ギャップ検出４．４と、アドレスギャップ検出部４．５の４つの機能がある。
【００３８】
図１０は、クロック乗り換え部４．２の回路図である。クロック乗り換え部４．２は、実施例１の４０４〜４０６におよそ対応する。wcntは書込アドレス、rcntは読出アドレスに相当し、それらは後述のkgap_maxやad_gap_maxなどによりに約８動作クロックのタイミング差でリセットされる。書込アドレスのリセットも、なるべくアドレスが不連続にならないタイミングで行うと良い。
図１１は、UL/DL,K28.5ギャップ検出４．４の回路図である。図中左側のNB0,1RXLOS（ＬＯＳに相当）、NB0,1RXER、NB0,1DTから検出されるDL側のK28.5と、NBTXENで表されるUL側のK28.5とのギャップずれの検出回数が最大値を超えるとkgap_maxが真になって、再アドレス生成信号であるwcnt_rstad、wcnt_rstk及びRCNT_RST、RCNT_RSTHBを発生する。
図１２は、アドレス制御・アドレスギャップ検出４．５の回路図である。アドレス制御・アドレスギャップ検出４．５は、実施例１の４０７におよそ対応し、wcntとrcntのギャップが６回検出されたところで再同期信号であるad_gap_maxを発生する。
【図面の簡単な説明】
【００３９】
【図１】従来及び各実施例の無線基地局システムの概略図
【図２】実施例１のＩ／Ｆ回路４００の構成図
【図３】従来及び本発明のCPRI信号のフレーム構成の一例
【図４】従来及び本発明のCPRIのサブチャネルの規定
【図５】実施例１のＫコード位相合わせブロック４２３の内部ブロック図
【図６】実施例１の乗換え用メモリ４０５のクロック乗換え動作を説明するタイミング図
【図７】実施例１のアドレスギャップ検出回路４０７における動作を説明するタイミング図
【図８】実施例１のＫコード位相合わせブロック４２３の動作を説明するタイミング図
【図９】実施例２の本例のマクロを説明する図
【図１０】実施例２のクロック乗り換え部４．２の回路図
【図１１】実施例２のUL/DL,K28.5ギャップ検出４．４の回路図
【図１２】実施例２のアドレス制御・アドレスギャップ検出４．５の回路図
【符号の説明】
【００４０】
１…基地局
１１、１２…フレーマ回路
２…ＲＲＨ（Remote Radio Head）
２００…Ｉ／Ｆ回路
２５０…送信信号処理部
２６０…送信ＲＦ部
２７０…アンテナ共用器（ＤＵＰ）
２８０…受信ＲＦ部
２９０…受信信号処理部
３１、３２…CPRI回線
４００…Ｉ／Ｆ回路
４０１、４１１…SERDES（SERial-DESerial）回路
４０２、４１２…LOS/LOF検出回路
４０３、４１３…同期回路
４０４、４１４…DL書込アドレス生成回路
４０５、４１５…乗換え用メモリ４０５
４０６、４１６…DL読出アドレス生成回路
４０７、４１７…アドレスギャップ検出回路３１…メモリレスＰＤ
４２１…ＤＰＬＬ（Digital Phase Locked Loop）
４２２…切替判定回路
４２３…Ｋコード位相合わせブロック
４２４…DL切替回路
４２５…デフレーマ
４２６…DL-Uプレーン生成回路
４２７…DL-C＆Mプレーン生成回路
４３１…UL-Uプレーン生成回路
４３２…UL-C＆Mプレーン生成回路
４３３…フレーマ
４３４…UL切替回路
【図１】
2007306362.tif 000003
【図２】
2007306362.tif 000004
【図３】
2007306362.tif 000005
【図４】
2007306362.tif 000006
【図５】
2007306362.tif 000007
【図６】
2007306362.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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