(57)【要約】      （修正有）【課題】相変化メモリにおいて、物理的なメモリサイズを微細化することによって記憶密度を向上させ、メモリコストの低減をはかることができるメモリを提供する。【解決手段】メモリは、相変化材料から成るボリュームと、上記相変化材料から成るボリューム内の第１の記憶場所にアクセスするために上記相変化材料から成るボリュームに結合されている第１のトランジスタと、上記相変化材料から成るボリューム内の第２の記憶場所にアクセスするために上記相変化材料から成るボリュームに結合されている第２のトランジスタと、を含んでいる。【選択図】図１
2007294948.tif 000002
【特許請求の範囲】
【請求項１】
相変化材料から成るボリュームと、
上記相変化材料から成るボリューム内の第１の記憶場所にアクセスするために上記相変化材料から成るボリュームに結合された、第１のトランジスタと、
上記相変化材料から成るボリューム内の第２の記憶場所にアクセスするために上記相変化材料から成るボリュームに結合された、第２のトランジスタと、を含んだメモリ。
【請求項２】
上記第１のトランジスタは、第１の層内にあり、
上記第２のトランジスタは、上記第１の層と垂直に隣接する第２の層内にある、請求項１に記載のメモリ。
【請求項３】
上記第１のトランジスタおよび上記第２のトランジスタは同一層内にある、請求項１に記載のメモリ。
【請求項４】
上記第１のトランジスタおよび上記第２のトランジスタは隣接している、請求項１に記載のメモリ。
【請求項５】
上記相変化材料から成るボリューム内の第３の記憶場所にアクセスするために上記相変化材料から成るボリュームに結合された、第３のトランジスタと、
上記相変化材料から成るボリューム内の第４の記憶場所にアクセスするために上記相変化材料から成るボリュームに結合された、第４のトランジスタとをさらに備えており、
上記第１のトランジスタ、上記第２のトランジスタ、上記第３のトランジスタ、および所第４のトランジスタは同一層内にある、請求項１に記載のメモリ。
【請求項６】
上記相変化材料から成るボリュームは、異なる材料のコアを有する相変化材料から成る超垂直配線を備えている、請求項１に記載のメモリ。
【請求項７】
上記異なる材料のコアは、少なくとも２つの異なる導電性材料のスタックを有している、請求項６に記載のメモリ。
【請求項８】
上記スタックは、同心円状に配置されたスタック、水平層スタック、および円錐形のスタックのうち、いずれか１つを構成している、請求項７に記載のメモリ。
【請求項９】
上記相変化材料から成るボリュームは、少なくとも２つの異なる相変化材料のスタックを有している、請求項１に記載のメモリ。
【請求項１０】
上記スタックは、同心円状に配置されたスタック、水平層スタック、および円錐形のスタックのうち、いずれか１つを構成している、請求項９に記載のメモリ。
【請求項１１】
上記第１のトランジスタと上記相変化材料から成るボリュームとの間に結合された、第１のヒータコンタクトと、
上記第２のトランジスタと上記相変化材料から成るボリュームとの間に結合された、第２のヒータコンタクトとをさらに備えている、請求項１に記載のメモリ。
【請求項１２】
相変化材料から成る超垂直配線と、
上記超垂直配線内の第１の記憶場所にアクセスするために上記超垂直配線に結合された、第１のトランジスタと、
上記超垂直配線内の第２の記憶場所にアクセスするために上記超垂直配線に結合された、第２のトランジスタと、を備えたメモリ。
【請求項１３】
上記相変化材料から成る超垂直配線は、異なる材料のコアを有している、請求項１２に記載のメモリ。
【請求項１４】
上記第１のトランジスタのゲートに結合された第１のワード線と、
上記第２のトランジスタのゲートに結合された第２のワード線と、
上記相変化材料から成る超垂直配線に結合されたビット線とをさらに備えている、請求項１２に記載のメモリ。
【請求項１５】
上記ビット線は、上記第１のワード線および上記第２のワード線に垂直である、請求項１４に記載のメモリ。
【請求項１６】
上記第１のトランジスタおよび上記第２のトランジスタに結合された接地垂直配線をさらに備えている、請求項１４に記載のメモリ。
【請求項１７】
上記第１のトランジスタおよび上記第２のトランジスタに結合された接地板をさらに備えている、請求項１４に記載のメモリ。
【請求項１８】
上記第１のトランジスタに結合された第１の接地線と、
上記第２のトランジスタに結合された第２の接地線とをさらに備えている、請求項１４に記載のメモリ。
【請求項１９】
第１の記憶場所にアクセスするための手段と、
第２の記憶場所にアクセスするための手段と、
上記第１の記憶場所および上記第２の記憶場所を備える相変化材料から成る共通ボリュームを共有するための手段とを備えている、相変化メモリ。
【請求項２０】
上記第１の記憶場所および上記第２の記憶場所に同時にアクセスするための手段をさらに備えている、請求項１９に記載のメモリ。
【請求項２１】
上記第１の記憶場所にアクセスするための手段は、第１の層内にあり、
上記第２の記憶場所にアクセスするための手段は、上記第１の層と垂直に隣接した第２の層内にある、請求項１９に記載のメモリ。
【請求項２２】
上記第１の記憶場所内にある相変化材料を加熱して、上記第１の記憶場所内にある当該相変化材料の状態を変えるための手段をさらに備えている、請求項１９に記載のメモリ。
【請求項２３】
第１の層内に第１のトランジスタを形成する工程と、
上記第１の層に垂直に隣接した第２の層内に第２のトランジスタを形成する工程と、
上記第１のトランジスタによってアクセスされる第１の記憶場所、および上記第２のトランジスタによってアクセスされる第２の記憶場所を備える相変化材料から成る共通ボリュームを形成する工程とを含んでいる、メモリを形成する方法。
【請求項２４】
上記相変化材料から成る共通ボリュームを形成する上記工程は、
導電性材料のコアを含む相変化材料から成る超垂直配線を形成する工程を含んでいる、請求項２３に記載の方法。
【請求項２５】
上記相変化材料から成るボリュームに結合されたビット線を形成する工程をさらに含んでいる、請求項２３に記載の方法。
【請求項２６】
上記第１のトランジスタおよび上記第２のトランジスタに結合された接地垂直配線を形成するための工程をさらに含んでいる、請求項２３に記載の方法。
【請求項２７】
上記第１のトランジスタおよび上記第２のトランジスタに結合された接地板を形成するための工程をさらに含んでいる、請求項２３に記載の方法。
【請求項２８】
第１の記憶場所にアクセスするための第１のトランジスタを形成する工程と、
第２の記憶場所にアクセスするための第２のトランジスタを形成する工程と、
上記第１の記憶場所および上記第２の記憶場所を備える相変化材料から成る超垂直配線を形成する工程とを含んでいる、メモリを形成するための方法。
【請求項２９】
上記第１のトランジスタと上記第１の記憶場所との間に結合された第１のヒータコンタクトを形成する工程と、
上記第２のトランジスタと上記第２の記憶場所との間に結合された第２のヒータコンタクトを形成する工程とをさらに含んでいる、請求項２８に記載の方法。
【請求項３０】
上記第１のトランジスタのゲートに結合された第１のワード線を形成する工程と、
上記第２のトランジスタのゲートに結合された第２のワード線を形成する工程とをさらに含んでいる、請求項２８に記載の方法。
【請求項３１】
上記相変化材料から成る超垂直配線に結合されたビット線を形成するための工程をさらに含んでいる、請求項２８に記載の方法。
【請求項３２】
上記第１のトランジスタに結合された第１のビット線を形成する工程と、
上記第２のトランジスタに結合された第２のビット線を形成する工程とをさらに備えている、請求項２８に記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔背景〕
不揮発性メモリの１つのタイプとして、抵抗メモリがある。抵抗メモリは、メモリ素子の抵抗値を用いて、１ビットまたはそれ以上のデータを記憶する。例えば、抵抗値が高くなるようにプログラムされたメモリ素子は論理値「１」データビット値を示し、抵抗値が低くなるようにプログラムされたメモリ素子は論理値「０」データビット値を示す。メモリ素子の抵抗値は、メモリ素子に電圧パルスまたは電流パルスを印加することによって、電気的に切り替えられる。抵抗メモリの１つのタイプとして、相変化メモリがある。相変化メモリは、抵抗メモリ素子として相変化材料を用いる。
【０００２】
相変化メモリは、少なくとも２つの異なる状態を示す相変化材料に基づいている。相変化材料は、データビットを記憶するためにメモリセル内において用いられる。相変化材料の状態は、アモルファス状態および結晶状態と称される。これらの状態は、アモルファス状態が一般的に結晶状態よりも高い抵抗値を示すため、区別することができる。一般的には、アモルファス状態では原子構造がより不規則であり、結晶状態では格子がより規則的である。一部の相変化材料は、例えば面心立方（face-centered cubic; FCC）状態および六方最密充てん（hexagonal closest packing; HCP）状態など、２つ以上の結晶状態を示す。これら２つの結晶状態は抵抗値がそれぞれ異なり、データビットを記憶するために用いることができる。
【０００３】
相変化材料における相変化は、可逆的に誘発させることができ、温度変化に反応して、アモルファス状態から結晶状態、および結晶状態からアモルファス状態へと変化する。相変化材料の温度は、様々な方法によって変化させることができる。例えば、相変化材料へのレーザ照射、相変化材料への電流印加、あるいは相変化材料に隣接する抵抗ヒータへの電流供給が可能である。これら方法のいずれにおいても、相変化材料の加熱が制御可能であることによって、これら相変化材料内における相変化が制御可能となる。
【０００４】
相変化材料からなる複数のメモリセルを有するメモリアレイを備えた相変化メモリは、データを記憶するために、相変化材料のメモリ状態を利用してプログラムすることができる。このような相変化メモリデバイスにおけるデータの読み出しおよび書き込みを行うための方法の１つとして、相変化材料へ印加される電流および／または電圧パルスを制御する方法がある。電流および／または電圧のレベルは、各メモリセル内の相変化材料内において誘発される温度に対応している。
【０００５】
データ記憶用アプリケーションでは、物理的なメモリセルサイズを微細化することが継続的な目標である。物理的なメモリセルサイズを微細化することによって、メモリの記憶密度が高くなり、メモリのコストが低減される。
【０００６】
上記および上記以外の理由により、本発明が必要とされる。
【０００７】
〔概要〕
本発明の一実施形態は、メモリを提供する。このメモリは、相変化材料から成るボリュームと、当該相変化材料から成るボリューム内の第１の記憶場所にアクセスするために上記相変化材料から成るボリュームに結合された第１のトランジスタと、上記相変化材料から成るボリューム内の第２の記憶場所にアクセスするために上記相変化材料から成るボリュームに結合された第２のトランジスタと、を含んでいる。
【０００８】
〔図面の簡単な説明〕
本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原理を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。これら図面中の各素子は、必ずしも互いに相対的な縮小とはなっていない。同様の符号は、対応する同様の箇所を示している。
【０００９】
図１は、メモリデバイスの一実施形態のブロック図である。
【００１０】
図２は、スタックド相変化メモリの一実施形態の側面図である。
【００１１】
図３は、スタックド相変化メモリの一実施形態の上面図である。
【００１２】
図４は、スタックド相変化メモリの別の実施形態の上面図である。
【００１３】
図５は、スタックド相変化メモリの別の実施形態の側面図である。
【００１４】
図６は、図５に示されているスタックド相変化メモリの実施形態の１つの層の上面図である。
【００１５】
図７は、スタックド相変化メモリの別の実施形態の側面図である。
【００１６】
図８は、図７に示されているスタックド相変化メモリの実施形態の１つの層の一実施形態の上面図である。
【００１７】
図９は、図７に示されているスタックド相変化メモリの１つの層の別の実施形態の上面図である。
【００１８】
〔詳細な説明〕
以下の詳細な説明では添付図面を参照する。これらの添付図面は、本明細書の一部を構成するものであり、また本発明を実施し得る具体的な実施形態を例証するために示されている。これに関し、説明する（これら）図面の方向を参照して、「上」「下」「前」「後」「先端」「後端」等の方向を示す用語が使用されている。本発明の実施形態の構成要素は、多くの様々な方向に配置することができる。従って方向を表す上記用語は、例証するために用いられているものであって、限定するものではない。なお、本発明の範囲を逸脱することなく、別の実施形態を用いること、および構造的または論理的な変化を加えることができることについて理解されたい。従って以下の詳細な説明は、限定的な意味として捉えられるものではなく、本発明の範囲は特許請求の範囲によって規定される。
【００１９】
図１は、メモリデバイス１００の一実施形態を示すブロック図である。メモリデバイス１００は、書き込みパルス発生器１０２、分配回路１０４、メモリセル１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、およびセンスアンプ１０８を備えている。メモリセル１０６ａ〜１０６ｄは、その内部のメモリ材料がアモルファスから結晶へと相遷移することに基づいた相変化メモリセルである。
【００２０】
メモリデバイス１００は、メモリセルの３次元アレイを有している。メモリセルの複数の２次元アレイ同士が互いに上下に積層し、メモリセルの３次元アレイを形成している。メモリセルの３次元アレイ内のメモリセル群は、相変化材料から成るボリュームを含んでいる。相変化材料から成る各共通ボリュームは、１ビットまたは複数ビットのデータを記憶させるための記憶場所（storage location）を提供する、多数の相変化材料部分を形成する。各相変化材料部分は、読み出しおよび書き込み動作のために相変化材料部分にアクセスするためのアクセスデバイスに電気的に結合されている。各メモリセルのためのアクセスデバイスは、交点メモリアレイアーキテクチャと比較して、書き込み動作中における漏れ電流を大幅に低減することによって、シグナルインテグリティの改善および消費電力の低減を助ける。
【００２１】
相変化材料から成る各共通ボリュームは、メモリセルの３次元アレイ内において、垂直または水平に、あるいは垂直と水平とを組み合わせて広がっている。一実施形態では、相変化材料から成る各共通ボリュームは、材料の垂直カラム（vertical column）、あるいは「超垂直配線（super via）」である。相変化材料から成る超垂直配線は、メモリセルのスタックド（stacked）２次元アレイを横断し、スタック内の各２次元アレイ内に、メモリセルのための記憶場所を提供する。一実施形態では、相変化材料から成る超垂直配線の中心または中核は導電性材料である。一実施形態では、メモリセルの２次元アレイスタックの一層内にある相変化材料から成る超垂直配線の対向する２つの辺は、２つの記憶場所を提供する。２つの記憶場所の各々は、１ビットまたは複数ビットのデータを記憶する。一実施形態では、メモリセルの２次元アレイスタックの一層内にある相変化材料から成る超垂直配線の４辺は、４つの記憶場所を提供する。これら４つの記憶場所の各々は、１ビットまたは複数ビットのデータを記憶する。
【００２２】
一実施形態では、メモリセルの３次元アレイ内にあるメモリセルの各二次元アレイは、メモリセルの２次元アレイ内にあるメモリセルにアクセスするための独自のビット線およびワード線を備えている。この実施形態では、共通の相変化材料から成る超垂直配線を共有しているメモリセルは、同時にアクセス可能である。なぜなら、ビット線およびワード線ともに共有されていないため、読み出しおよび書き込み動作中において、各メモリセルを別々に制御できるからである。別の実施形態では、単一セットのビット線および／またはワード線は、メモリセルの３次元アレイ内の共通の相変化材料から成る超垂直配線を共有しているメモリセルによって共有される。
【００２３】
本明細書において使用される場合、「電気的に結合」という表現は、素子同士が直接結合しているという意味だけではなく、一方の素子と他方の素子との間に別の素子が介在した状態において「該一方の素子と該他方の素子とが電気的に結合されている」と言うことができる。
【００２４】
一実施形態では、書き込みパルス発生器１０２は、分配回路１０４を介してメモリセル１０６ａ〜１０６ｄに直接与えられる電流または電圧パルスを発生させる。一実施形態では、分配回路１０４は、電流または電圧パルスをメモリセルへ制御可能なように与える複数のトランジスタを備えている。書き込みパルス発生器１０２は、信号経路１１０を介して、分配回路１０４に電気的に結合されている。分配回路１０４は、信号経路１１２ａ〜１１２ｄを介して、メモリセル１０６ａ〜１０６ｄの各々に電気的に結合されている。分配回路１０４は、信号経路１１２ａを介して、メモリセル１０６ａに電気的に結合されている。分配回路１０４は、信号経路１１２ｂを介して、メモリセル１０６ｂに電気的に結合されている。分配回路１０４は、信号経路１１２ｃを介して、メモリセル１０６ｃに電気的に結合されている。分配回路１０４は、信号経路１１２ｄを介して、メモリセル１０６ｄに電気的に結合されている。さらに、分配回路１０４は、信号経路１１４を介して、センスアンプ１０８に電気的に結合されており、センスアンプ１０８は、信号経路１１６を介して、書き込みパルス発生器１０２に電気的に結合されている。
【００２５】
センス回路１０８は、メモリセル１０６ａ〜１０６ｄの状態を感知し、そしてメモリセル１０６ａ〜１０６ｄの抵抗状態を示す信号を供給する。センス回路１０８は、信号経路１１４を介して、メモリセル１０６ａ〜１０６ｄの各々の状態を読み出す。分配回路１０４は、信号経路１１２ａ〜１１２ｄを介して、センス回路１０８とメモリセル１０６ａ〜１０６ｄとの間に、読み出し信号を制御可能なように与える。一実施形態では、分配回路１０４は、センス回路１０８とメモリセル１０６ａ〜１０６ｄとの間に読み出し信号を制御可能なように与える、複数のトランジスタを備えている。
【００２６】
一実施形態では、メモリセル１０６ａ〜１０６ｄは、温度変化による影響下においてアモルファス状態から結晶状態、あるいは結晶状態からアモルファス状態へと変化する、相変化材料を含んでいる。結晶度によって、メモリデバイス１００内にデータを記憶させるための少なくとも２つの状態が規定される。これら少なくとも２つのメモリ状態は、ビット値「０」および「１」に割り当てることができる。メモリセル１０６ａ〜１０６ｄの上記ビット状態は、その電気抵抗が大きく異なっている。アモルファス状態における相変化材料は、結晶状態においてよりも大幅に高い抵抗値を示す。このように、センスアンプ１０８は、特定のメモリセル１０６ａ〜１０６ｄに割り当てられたビット値が特定されるように、セル抵抗値を読み出す。
【００２７】
メモリデバイス１００内のメモリセル１０６ａ〜１０６ｄをプログラムするためには、書き込みパルス発生器１０２は、標的メモリセル内の相変化材料を加熱するための電流または電圧パルスを発生させる。一実施形態では、書き込みパルス発生器１０２は、適切な電流または電圧パルスを発生させる。この電流または電圧パルスは、分配回路１０４に供給されて、適切な標的メモリセル１０６ａ〜１０６ｄへ分配される。上記電流または電圧パルスのパルス振幅およびパルス幅は、そのメモリセルがセットされているのか、あるいはリセットされているのかに依存して制御される。一般的にメモリセルの「セット」動作は、標的メモリセルの相変化材料を、その結晶化温度を超えて（しかしその融点を超えないように）、結晶状態を達成できる十分な時間加熱することである。一般的にメモリセルの「リセット」動作は、標的メモリセルの相変化材料を、その融点を超えて加熱した後に急速に冷却することによってアモルファス状態を達成することである。
【００２８】
図２は、スタックド相変化メモリ（stacked phase change memory）２００の一実施形態の側面図である。スタックド相変化メモリ２００は、相変化材料から成る超垂直配線２０２、コンタクトまたはヒータ２１６ａおよび２１６ｂ、伝導線２０４ａ、２０４ｂ、および２２０、ワード線２１０ａおよび２１０ｂ、選択線２２６、トランジスタ２１３ａ、２１３ｂ、および２２９を備えている。トランジスタ２１３ａは、ソースおよびドレイン２０６ａの一方、ソースおよびドレイン２１４ａの他方、チャネル２１２ａ、およびゲート２０８ａを備えている。トランジスタ２１３ｂは、ソースおよびドレイン２０６ｂの一方、ソースおよびドレイン２１４ｂの他方、チャネル２１２ｂ、およびゲート２０８ｂを備えている。トランジスタ２２９は、ソースおよびドレイン２２２の一方、ソースおよびドレイン２３０の他方、チャネル２２８、およびゲート２２４を備えている。
【００２９】
伝導線２０４ａは、トランジスタ２１３ａのソース／ドレイン経路の一辺２０６ａに電気的に結合されている。トランジスタ２１３ａのゲート２０８ａは、ワード線２１０ａに電気的に結合されている。トランジスタ２１３ａのソース／ドレインソース経路の辺２１４ａは、コンタクトまたはヒータ２１６ａに電気的に結合されている。コンタクトまたはヒータ２１６ａは、２１８ａにおいて、相変化材料から成る超垂直配線２０２と接触している。
【００３０】
伝導線２０４ｂは、トランジスタ２１３ｂのソース／ドレイン経路の一辺２０６ｂに電気的に結合されている。トランジスタ２１３ｂのゲート２０８ｂは、ワード線２１０ｂに電気的に結合されている。トランジスタ２１３ｂのソース／ドレインソース経路の辺２１４ｂは、コンタクトまたはヒータ２１６ｂに電気的に結合されている。コンタクトまたはヒータ２１６ｂは、２１８ｂにおいて、相変化材料から成る超垂直配線２０２と接触している。
【００３１】
伝導線２２２は、トランジスタ２２９のソース／ドレイン経路の辺２２２に電気的に結合されている。トランジスタ２２９のゲート２２４は、選択線２２６に電気的に結合されている。トランジスタ２２９のソース／ドレインソース経路の辺２３０は、２１８ｃにおいて、相変化材料から成る超垂直配線２０２の底部に電気的に結合されている。
【００３２】
相変化材料から成る超垂直配線２０２は、実質的には結晶状態にある。コンタクトまたはヒータ２１６ａおよび２１６ｂと、相変化材料から成る超垂直配線２０２との界面に位置している２１８ａおよび２１８ｂの相変化材料部分は、記憶場所を提供する。これらの記憶場所は、温度変化に応じて、結晶からアモルファス、およびアモルファスから結晶へと状態を変える。相変化材料から成る超垂直配線２０２の残留部およびバルクは、２１８ａにおける記憶場所が、２１８ｂにおける記憶場所とは独立するように、結晶状態のままとなる。２１８ａにおける記憶場所の状態は、２１８ｂにおける記憶場所からの読み出し動作、または２１８ｂにおける記憶場所への書き込み動作に影響を与えることはない。また、２１８ｂにおける記憶場所の状態は、２１８ａにおける記憶場所からの読み出し動作、または２１８ａにおける記憶場所への書き込み動作に影響を与えることはない。
【００３３】
相変化材料から成る超垂直配線２０２は、本発明に従って様々な材料から形成されていてよい。このような材料としては、一般的には、周期表の第６族に属する元素を１つ以上含有したカルコゲナイド合金が有用である。一実施形態では、相変化材料から成る超垂直配線２０２は、例えばＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、またはＡｇＩｎＳｂＴｅなどのカルコゲナイド複合材料から形成されている。別の実施形態では、相変化材料から成る超垂直配線２０２は、例えばＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、またはＧｅＧａＩｎＳｂなど、カルコゲナイドを含有しない材料である。さらに別の実施形態では、相変化材料から成る超垂直配線２０２は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳなどの元素を１つ以上含有した、任意の適切な材料から形成されている。別の実施形態では、上記スーパービアは、別々の相変化材料のスタック、あるいは別々にドープされた相変化領域を含んでいる。一実施形態では、相変化材料から成る超垂直配線２０２のための相変化材料は、トランジスタ２１３ａおよび２１３ｂが形成された後に堆積される。
【００３４】
一実施形態では、伝導線２０４ａおよび２０４ｂはビット線である。別の実施形態では、伝導線２０４ａおよび２０４ｂは共通または接地線である。トランジスタ２１３ａは、ヒータ２１６ａと相変化材料から成る超垂直配線２０２との界面における記憶場所２１８ａにアクセスするためのアクセスデバイスである。トランジスタ２１３ａは、ワード線２１０ａ上の論理ハイ信号に応答してオンになり、伝導線２０４ａと記憶場所２１８ａとの間に信号を送り、記憶場所２１８ａをセット、リセット、あるいは読み出す。トランジスタ２１３ａは、ワード線２１０ａ上の論理ロー信号に応答してオフになる。
【００３５】
トランジスタ２１３ｂは、ヒータ２１６ｂと相変化材料から成る超垂直配線２０２との界面における記憶場所２１８ｂにアクセスするためのアクセスデバイスを提供する。トランジスタ２１３ｂは、ワード線２１０ｂ上の論理ハイ信号に応答して、伝導線２０４ｂと記憶場所２１８ｂとの間に信号を送り、記憶場所２１８ｂをセット、リセット、あるいは読み出す。トランジスタ２１３ａは、ワード線２１０ａ上の論理ロー信号に応答してオフになる。
【００３６】
コンタクトまたはヒータ２１８ａおよび２１８ｂは、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｃｕ、ＴｉＳｉＮ、ＴａＳｉＮ、またはその他の適切なコンタクトまたはヒータ材料を含んでいる。記憶場所２１８ａにおける相変化材料は、トランジスタ２１０ａがオンの状態において、書き込み信号に応答して加熱され、相変化材料がセットまたはリセットされる。記憶場所２１８ｂにおける相変化材料は、トランジスタ２１０ｂがオンの状態において、書き込み信号に応答して、相変化材料をセットまたはリセットするために加熱される。
【００３７】
一実施形態では、トランジスタ２２９はページ選択デバイスである。トランジスタ２２９は、選択線２２６上の論理ハイ信号に応答してオンになり、伝導線２２０と相変化材料から成る超垂直配線２０２との間に電流または電圧信号を流す。一実施形態では、伝導線２２０は共通または接地線であり、またトランジスタ２２６がオンになり、接地への電流経路を形成することによって、記憶場所２１８ａおよび２１８ｂがセット、リセット、または読み出されるようになる。別の実施形態では、伝導線２２０はソース線であり、またトランジスタ２２６がオンになり、共通ソースを提供することによって、記憶場所２１８ａおよび２１８ｂがセット、リセット、または読み出されるようになる。別の実施形態では、トランジスタ２２９は、２１８ｃにおける相変化材料から成る超垂直配線２０２の底部における記憶場所にアクセスするための別のアクセスデバイスである。一実施形態では、コンタクトまたはヒータは、トランジスタ２２９と相変化材料から成る超垂直配線２０２との間に電気的に結合されている。
【００３８】
スタックド相変化メモリ２００の一実施形態の動作では、選択線２２６に論理ハイ信号を印加することによってトランジスタ２２９がオンにされ、記憶場所２１８ａおよび２１８ｂにアクセス可能となる。記憶場所２１８ａにアクセスするためには、ワード線に論理ハイ信号を印加することによってトランジスタ２１３ａをオンにし、記憶場所２１８ａ内に記憶されたデータをセット、リセット、または読み出す。記憶場所２１８ａは、コンタクトまたはヒータ２１６ａと相変化材料から成る超垂直配線２０２との界面における相変化材料部分を、その結晶化温度を超えて（しかしその融点を超えないように）、結晶状態を達成できる十分な時間加熱することによってセットされる。記憶場所２１８ａは、コンタクトまたはヒータ２１６ａと相変化材料から成る超垂直配線２０２との界面における相変化材料部分を、その融点を超えて加熱した後に急速に冷却してアモルファス状態を達成することによってリセットされる。
【００３９】
記憶場所２１８ａは、コンタクトまたはヒータ２１６ａと相変化材料から成る超垂直配線２０２との界面における相変化材料部分に、電圧および／または電流信号を印加することによって読み出される。センス回路１０８は、上記相変化材料部分に流れる電流および／または電圧を感知し、抵抗値ひいては記憶場所２１８ａ内に記憶されたデータを特定する。スタックド相変化メモリ２００内の別の記憶場所（例えば記憶場所２１８ｂ）は、記憶場所２１８ａと同様の方法によってアクセスされる。
【００４０】
図中には、２１８ａおよび２１８ｂにおける２つの記憶場所が示されているが、相変化材料から成る超垂直配線２０２内には、適切な任意数の記憶場所が、トランジスタ２１３ａを備えた層上に層になって追加的に積層されていてよい。さらに、メモリセルの３次元アレイを形成するために、スタックド相変化メモリ２００内において、適切な任意数の相変化材料から成る超垂直配線２０２を用いることができる。
【００４１】
図３は、スタックド相変化メモリ（例えばスタックド相変化メモリ２００）の一層２４０の一実施形態の上面図である。層２４０は、ワード線２４２ａおよび２４２ｂ、ビット線２４４ａおよび２４４ｂ、トランジスタ２４６ａ〜２４６ｄ、コンタクトまたはヒータ２４８ａ〜２４８ｄ、および相変化材料から成る超垂直配線２０２ａおよび２０２ｂを備えている。任意数の層２４０が互いに上下になるように積層させて、相変化メモリセルの３次元アレイを形成することができる。各々の層２４０は、相変化材料から成る超垂直配線２０２ａおよび２０２ｂを共有している。
【００４２】
ワード線２４２ａの一辺は、トランジスタ２４６ａのゲートと、トランジスタ２４６ｂのゲートとに電気的に結合されている。ワード線２４２ｂの一辺は、トランジスタ２４６ｃのゲートと、トランジスタ２４６ｄのゲートとに電気的に結合されている。ビット線２４４ａは、トランジスタ２４６ａのソース／ドレイン経路の一辺と、トランジスタ２４６ｃのソース／ドレイン経路の一辺とに電気的に結合されている。ビット線２４４ｂは、トランジスタ２４６ｂのソース／ドレイン経路の一辺と、トランジスタ２４６ｄのソース／ドレイン経路の一辺とに電気的に結合されている。
【００４３】
トランジスタ２４６ａのソース／ドレイン経路の他辺は、コンタクトまたはヒータ２４８ａの一辺に電気的に結合されている。コンタクトまたはヒータ２４８ａの他辺は、相変化材料から成る超垂直配線２０２ａの第１の辺と接触している。トランジスタ２４６ｂのソース／ドレイン経路の他辺は、コンタクトまたはヒータ２４８ｂの一辺に電気的に結合されている。コンタクトまたはヒータ２４８ｂの他辺は、相変化材料から成る超垂直配線２０２ａの第１の辺と対向する、相変化材料から成る超垂直配線２０２ａの第２の辺と接触している。
【００４４】
トランジスタ２４６ｃのソース／ドレイン経路の他辺は、コンタクトまたはヒータ２４８ｃの一辺に電気的に結合されている。コンタクトまたはヒータ２４８ｃの他辺は、相変化材料から成る超垂直配線２０２ｂの第１の辺と接触している。トランジスタ２４６ｄのソース／ドレイン経路の他辺は、コンタクトまたはヒータ２４８ｄの一辺に電気的に結合されている。コンタクトまたはヒータ２４８ｄの他辺は、相変化材料から成る超垂直配線２０２ｂの第１の辺と対向する、相変化材料から成る超垂直配線２０２ｂの第２の辺と接触している。
【００４５】
ビット線２４４ａおよび２４４ｂは、ワード線２４２ａおよび２４２ｂに垂直である。一実施形態では、ビット線２４４ａおよび２４４ｂは第１の配線層内にあり、ワード線２４２ａおよび２４２ｂは、上記第１の配線層の下にある第２の配線層内にある。別の実施形態では、ビット線２４４ａおよび２４４ｂは第１の配線層内にあり、ワード線２４２ａおよび２４２ｂは、上記第１の配線層の上にある第２の配線層内にある。トランジスタ２４６ａは、コンタクトまたはヒータ２４８ａと相変化材料から成る超垂直配線２０２ａとの界面における記憶場所にアクセスするためのアクセスデバイスである。トランジスタ２４６ａは、ワード線２４２ａ上の論理信号に応答してオンになり、ビット線２４４ａと相変化材料から成る超垂直配線２０２ａとの間に信号を送り、コンタクトまたはヒータ２４８ａと相変化材料から成る超垂直配線２０２ａとの界面における相変化材料部分の状態をセット、リセット、および読み出す。トランジスタ２４６ａは、ワード線２４２ａ上の異なる論理信号（difference logic signal）に応答してオフになる。トランジスタ２４６ｂ、２４６ｃ、および２４６ｄは、トランジスタ２４６ａと同様の方法によって、コンタクトまたはヒータ２４８ｂ、２４８ｃ、２４８ｄと、相変化材料から成る超垂直配線２０２ａおよび２０２ｂとの界面における記憶場所にアクセスする。
【００４６】
図４は、スタックド相変化メモリの一層２６０の別の実施形態の上面図である。層２６０は、ワード線２６２ａ〜２６２ｄ、ビット線２６４ａ〜２６４ｄ、トランジスタ２６６ａ〜２６６ｄ、および相変化材料から成る超垂直配線２０２を備えている。相変化メモリセルの３次元アレイを形成するために、適切な任意数の層２６０を互いに上下に積層させることができる。各々の層２６０は、相変化材料から成る超垂直配線２０２を共有している。
【００４７】
ワード線２６２ａの底部は、トランジスタ２６６ｂのゲートに電気的に結合されている。ワード線２６２ｂの一辺は、トランジスタ２６６ａのゲートに電気的に結合されている。ワード線２６２ｃの一辺は、トランジスタ２６６ｃのゲートに電気的に結合されている。ワード線２６２ｄの底部は、トランジスタ２６６ｄのゲートに電気的に結合されている。トランジスタ２６６ａのソース／ドレイン経路は、ビット線２６４ａと、相変化材料から成る超垂直配線２０２の第１の辺との間に電気的に結合されている。一実施形態では、トランジスタ２６６ａは、コンタクトまたはヒータを介して、相変化材料から成る超垂直配線２０２の第１の辺に電気的に結合されている。トランジスタ２６６ｂのソース／ドレイン経路は、ビット線２６４ｃと、相変化材料から成る超垂直配線２０２の第１の辺と垂直な相変化材料から成る超垂直配線２０２の第２の辺との間に、電気的に結合されている。一実施形態では、トランジスタ２６６ｂは、コンタクトまたはヒータを介して、相変化材料から成る超垂直配線２０２の第２の辺に電気的に結合されている。
【００４８】
トランジスタ２６６ｃのソース／ドレイン経路は、ビット線２６４ｄと、相変化材料から成る超垂直配線２０２の第１の辺と対向する相変化材料から成る超垂直配線２０２の第３の辺との間に、電気的に結合されている。一実施形態では、トランジスタ２６６ｃは、コンタクトまたはヒータを介して、相変化材料から成る超垂直配線２０２の第３の辺に電気的に結合されている。トランジスタ２６６ｄのソース／ドレイン経路は、ビット線２６４ｂと、相変化材料から成る超垂直配線２０２の第２の辺と対向する相変化材料から成る超垂直配線２０２の第４の辺に、電気的に結合されている。一実施形態では、トランジスタ２６６ｄは、コンタクトまたはヒータを介して、相変化材料から成る超垂直配線２０２の第４の辺に電気的に結合されている。
【００４９】
相変化材料から成る超垂直配線２０２の各々の第４の辺は、１ビットまたは複数ビットのデータを記憶するための記憶場所を提供する。層２６０は、相変化材料から成る超垂直配線２０２ごとに、星型構造の４つの記憶場所を提供する。ビット線２６４ａ〜２６４ｄは、ワード線２６２ａ〜２６２ｄに垂直である。一実施形態では、ビット線２６４ａ〜２６４ｄは、第１の配線層内にある。ワード線２６２ｂおよび２６２ｃは、第１の配線層の下にある第２の配線層内にあり、ワード線２６２ａおよび２６２ｄは、第２の配線層の下にある第３の配線層内にある。別の実施形態では、第３の配線層は第２の配線層の上にある。別の実施形態では、ワード線２６２ａ〜２６２ｄは同一の配線層内になる。トランジスタ２６６ａ〜２６６ｄは、図３を参照しながら説明および図示したトランジスタ２４６ａと同様の方法によって動作して、相変化材料から成る超垂直配線２０２内の記憶場所にアクセスする。
【００５０】
図５は、スタックド相変化メモリ３００ａの別の実施形態の側面図である。スタックド相変化メモリ３００ａは、ビット線３０２ａ、導電性コア３０６ａを含む相変化材料から成る超垂直配線３０４ａ、導電性コア３０６ｂを含む相変化材料から成る超垂直配線３０４ｂ、トランジスタ３０８ａ〜３０８ｆ、ワード線３１２ａ〜３１２ｆ、共通または接地線３１４ａ〜３１４ｄ、およびコンタクトまたはヒータ３１０ａ〜３１０ｆを備えている。一実施形態では、相変化材料から成る超垂直配線３０４ａおよび相変化材料から成る超垂直配線３０４ｂは、それぞれ、少なくとも２つの異なる相変化材料、または別々にドープされた相変化材料領域を含んでいる。一実施形態では、導電性コア３０６ａおよび導電性コア３０６ｂは、それぞれ、少なくとも２つの導電性材料のスタックを含んでいる。相変化材料および導電性コア材料のスタックは、同心円状に、または、或る角度で（例えば円錐形）、または、水平層となって、あるいは、その他の適切な構造となって配置されている。
【００５１】
ビット線３０２ａは、導電性コア３０６ａおよび３０６ｂを含む相変化材料から成る超垂直配線３０４ａおよび３０４ｂの最上部に、電気的に結合されている。相変化材料から成る超垂直配線３０４ａは、コンタクトまたはヒータ３１０ａの一辺と、コンタクトまたはヒータ３１０ｃの一辺とに接触している。コンタクトまたはヒータ３１０ａの他辺は、トランジスタ３０８ａのソース／ドレイン経路の一辺に電気的に結合されている。トランジスタ３０８ａのゲートは、ワード線３１２ａに電気的に結合されている。トランジスタ３０８ａのソース／ドレイン経路の他辺は、共通または接地線３１４ａに電気的に結合されている。共通または接地線３１４ａは、トランジスタ３０８ｂのソース／ドレイン経路の一辺に電気的に結合されている。トランジスタ３０８ｂのゲートは、ワード線３１２ｂに電気的に結合されている。トランジスタ３０８ｂのソース／ドレイン経路の他辺は、コンタクトまたはヒータ３１０ｂの一辺に電気的に結合されている。コンタクトまたはヒータ３１０ｂの他辺は、相変化材料から成る超垂直配線３０４ｂの一辺と接触している。相変化材料から成る超垂直配線３０４ｂの他辺は、コンタクトまたはヒータ３１０ｅの一辺と接触している。コンタクトまたはヒータ３１０ｅの他辺は、トランジスタ３０８ｅのソース／ドレイン経路の一辺に電気的に結合されている。トランジスタ３０８ｅのゲートは、ワード線３１２ｅに電気的に結合されている。トランジスタ３０８ｅのソース／ドレイン経路の他辺は、共通または接地線３１４ｃに電気的に結合されている。
【００５２】
コンタクトまたはヒータ３１０ｃの他辺は、トランジスタ３０８ｃのソース／ドレイン経路の一辺に電気的に結合されている。トランジスタ３０８ｃのゲートは、ワード線３１２ｃに電気的に結合されている。トランジスタ３０８ｃのソース／ドレイン経路の他辺は、共通または接地線３１４ｂに電気的に結合されている。共通または接地線３１４ｂは、トランジスタ３０８ｄのソース／ドレイン経路の一辺に電気的に結合されている。トランジスタ３０８ｄのゲートは、ワード線３１２ｄに電気的に結合されている。トランジスタ３０８ｄのソース／ドレイン経路の他辺は、コンタクトまたはヒータ３１０ｄの一辺に電気的に結合されている。コンタクトまたはヒータ３１０ｄの他辺は、相変化材料から成る超垂直配線３０４ｂの一辺と接触している。相変化材料から成る超垂直配線３０４ｂの他辺は、コンタクトまたはヒータ３１０ｆの一辺と接触している。コンタクトまたはヒータ３１０ｆの他辺は、トランジスタ３０８ｆのソース／ドレイン経路の一辺に電気的に結合されている。トランジスタ３０８ｆのゲートは、ワード線３１２ｆに電気的に結合されている。トランジスタ３０８ｆのソース／ドレイン経路の他辺は、共通または接地線３１４ｄに電気的に結合されている。
【００５３】
一実施形態では、導電性コア３０６ａおよび３０６ｂは、相変化材料から成る超垂直配線３０４ａおよび３０４ｂの結晶状態の相変化材料よりも抵抗値が低い、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｃｕ、ＴｉＳｉＮ、ＴａＳｉＮ、あるいはその他の適切な導電性材料である。別の実施形態では、導電性コア３０６ａおよび３０６ｂは、適切な同心円層スタック（例えばＴｉ／ＴｉＮ／Ｗ）によって形成されている。導電性コア３０６ａおよび３０６ｂは、ビット線３０２ａとコンタクトまたはヒータ３１０ａ〜３１０ｆとの間に電流を送る電極である。上記電極は、導電性コア３０６ａおよび３０６ｂと、コンタクトまたはヒータ３１０ａ〜３１０ｆとの間のみ、相変化材料に直接流れるように、電流を流す。トランジスタ３０８ａ〜３０８ｆは、図３を参照しながら説明および図示したトランジスタ２４６ａと同様に動作して、相変化材料から成る超垂直配線３０４ａおよび３０４ｂ内の記憶場所にアクセスする。
【００５４】
図６は、スタックド相変化メモリ３００ａの一層３００ｂの上面図である。層３００ｂは、ビット線３０２ａ〜３０２ｃ、ワード線３１２ａ、３１２ｂ、および３１２ｅ、共通または接地線３１４ａおよび３１４ｃ、相変化材料から成る超垂直配線３０４ａ〜３０４ｆ、コンタクトまたはヒータ３１０ａ、３１０ｂ、３１０ｅ、および３１０ｇ〜３１０ｌを備えている。相変化メモリセルの３次元アレイを形成するために、適切な任意数の層３００ｂを互いに上下に積層させることができる。各々の層３００ｂは、相変化材料から成る超垂直配線３０４ａ〜３０４ｆおよびビット線３０２ａ〜３０２ｃを共有している。
【００５５】
ビット線３０２ａは、相変化材料から成る超垂直配線３０４ａおよび３０４ｂの最上部に電気的に結合されている。ビット線３０２ｂは、相変化材料から成る超垂直配線３０４ｃおよび３０４ｄの最上部に電気的に結合されている。ビット線３０２ｃは、相変化材料から成る超垂直配線３０４ｅおよび３０４ｆの最上部に電気的に結合されている。ワード線３１２ａは、アクセストランジスタ（例えばアクセストランジスタ３０８ａ）のゲートに電気的に結合されている。同様に、ワード線３１２ｂおよび３１２ｅもまた、アクセストランジスタのゲートに電気的に結合されている。共通または接地線３１４ａは、アクセストランジスタ（例えばアクセストランジスタ３０８ａおよび３０８ｂ）のソース／ドレイン経路の一辺に電気的に結合されている。同様に、共通または接地線３１４ｃもまた、アクセストランジスタのソース／ドレイン経路の一辺に電気的に結合されている。
【００５６】
コンタクトまたはヒータ３１０ａは、相変化材料から成る超垂直配線３０４ａの一辺と接触している。コンタクトまたはヒータ３１０ｂは、相変化材料から成る超垂直配線３０４ｂの第１の辺と接触している。コンタクトまたはヒータ３１０ｅは、相変化材料から成る超垂直配線３０４ｂと対向する、相変化材料から成る超垂直配線３０４ｂの第２の辺と接触している。コンタクトまたはヒータ３１０ｇは、相変化材料から成る超垂直配線３０４ｃの一辺と接触している。コンタクトまたはヒータ３１０ｈは、相変化材料から成る超垂直配線３０４ｄの第１の辺と接触している。コンタクトまたはヒータ３１０ｉは、相変化材料から成る超垂直配線３０４ｄの第１の辺と対向する、相変化材料から成る超垂直配線３０４ｄの第２の辺と接触している。コンタクトまたはヒータ３１０ｊは、相変化材料から成る超垂直配線３０４ｅの一辺と接触している。コンタクトまたはヒータ３１０ｋは、相変化材料から成る超垂直配線３０４ｆの第１の辺と接触している。コンタクトまたはヒータ３１０ｌは、相変化材料から成る超垂直配線３０４ｆの第１の辺と対向する、相変化材料から成る超垂直配線３０４ｆの第２の辺と接触している。
【００５７】
ビット線３０２ａ〜３０２ｃは、スタックド相変化メモリ３００ａ内の全ての層３００ｂによって共有されている。一実施形態では、ビット線３０２ａ〜３０２ｃは、共通または接地線３１２ａ、３１２ｂ、３１２ｅ、およびワード線３１４ａおよび３１４ｃに垂直である。別の実施形態では、ビット線３０２ａ〜３０２ｃは、共通または接地線３１２ａ、３１２ｂ、３１２ｅ、およびワード線３１４ａおよび３１４ｃに平行である。ビット線３０２ａ〜３０２ｃは、第１の配線層内になる。ワード線３１２ａ、３１２ｂ、３１２ｅ、および共通または接地線３１４ａおよび３１４ｃは、第１の配線層の下にある第２の配線層内にある。
【００５８】
図７は、スタックド相変化メモリ３５０ａの別の実施形態の側面図である。スタックド相変化メモリ３５０ａは、ビット線３５２ａ、相変化材料から成る超垂直配線３５４ａ、共通または接地３５６ａ、トランジスタ３６０ａ〜３６０ｃ、ワード線３５８ａ〜３５８ｃ、およびコンタクトまたはヒータ３６２ａおよび３６２ｂを備えている。ワード線３５８ａは、トランジスタ３６０ａのゲートに電気的に結合されている。トランジスタ３６０ａのソース／ドレイン経路は、共通または接地３５６ａと、コンタクトまたはヒータ３６２ａの一辺との間に電気的に結合されている。コンタクトまたはヒータ３６２ａの他辺は、３６４ａにおいて相変化材料から成る超垂直配線３５４ａと接触している。トランジスタ３６０ｂのゲートは、ワード線３５８ｂと電気的に結合されている。トランジスタ３６０ｂのソース／ドレイン経路は、共通または接地３５６ａと、コンタクトまたはヒータ３６２ｂの一辺との間に電気的に結合されている。コンタクトまたはヒータ３６２ｂの他辺は、３６４ｂにおいて相変化材料から成る超垂直配線３５４ａと接触している。ワード線３５８ｃは、トランジスタ３６０ｃのゲートに電気的に結合されている。トランジスタ３６０ｃのソース／ドレイン経路は、共通または接地３５６ａと、３６４ｃにおける相変化材料から成る超垂直配線３５４ａの底部との間に電気的に結合されている。一実施形態では、トランジスタ３６０ｃは、コンタクトまたはヒータを介して、相変化材料から成る超垂直配線３５４ａに電気的に結合されている。
【００５９】
ビット線３５２ａは、相変化材料から成る超垂直配線３５４ａの最上部に電気的に結合されている。共通または接地３５６ａは、スタックド相変化メモリ３５０ａ内の層によって共有されている。一実施形態では、共通または接地３５６ａは導電性ビアである。別の実施形態では、共通または接地３５６ａは、材料の伝導板（conductive plate of material）である。相変化材料から成る超垂直配線３５４ａに結合された層内の一トランジスタ（例えばトランジスタ３６０ａ）は、相変化材料から成る超垂直配線３５４ａ内の記憶場所（例えば記憶場所３６４ａ）におけるデータの読み出しあるいは書き込みをするために、一度に動作される。トランジスタ３６０ａ〜３６０ｃは、図３を参照しながら説明および図示したトランジスタ２６４ａと同様に動作して、相変化材料から成る超垂直配線３５４ａ内の記憶場所にアクセスする。
【００６０】
図８は、スタックド相変化メモリ３５０ａの層３５０ｂの一実施形態の上面図である。層３５０ｂは、垂直な共通または接地板３５６ａおよび３５６ｂ、ワード線３５８ａおよび３５８ｂ、ビット線３５２ａおよび３５２ｂ、および相変化材料から成る超垂直配線３５４ａおよび３５４ｂを備えている。相変化メモリセルの３次元アレイを形成するために、適切な任意数の層３５０ｂ同士を互いに上下に積層させることができる。各々の層３５０ｂは、垂直な共通または接地板３５６ａおよび３５６ｂ、ビット線３５２ａおよび３５２ｂ、および相変化材料から成る超垂直配線３５４ａおよび３５４ｂを共有している。
【００６１】
ビット線３５２ａは、相変化材料から成る超垂直配線３５４ａの最上部に電気的に結合されている。ビット線３５２ｂは、相変化材料から成る超垂直配線３５４ｂの最上部に電気的に結合されている。ワード線３５８ａは、アクセストランジスタ（例えばアクセストランジスタ３６０ａ）のゲートに電気的に結合されている。同様に、ワード線３５８ｄもまた、アクセストランジスタのゲートに電気的に結合されている。共通または接地板３５６ａは、アクセストランジスタ（例えばアクセストランジスタ３６０ａおよび３６０ｂ）のソース／ドレイン経路の一辺に電気的に結合されている。同様に、共通または接地板２５６ｄもまた、アクセストランジスタのソース／ドレイン経路の一辺に電気的に結合されている。
【００６２】
ビット線３５２ａおよび３５２ｂは、スタックド相変化メモリ３５０ａ内の全ての層３５０ｂによって共有されている。一実施形態では、ビット線３５２ａおよび３５２ｂは、共通または接地板３５６ａおよび３５６ｂ、およびワード線３５８ａおよび３５８ｄに垂直である。別の実施形態では、ビット線３５２ａおよび３５２ｄは、共通または接地板３５６ａおよび３５６ｂ、およびワード線３５８ａおよび３５８ｄに平行である。ビット線３５２ａおよび３５２ｂは、第１の配線層内にある。ワード線３５８ａおよび３５８ｄは、第１の配線層の下にある第２の配線層内にある。
【００６３】
図９は、スタックド相変化メモリ３５０ａの層３５０ｃの別の実施形態の上面図である。層３５０ｃは、共通または接地ビア（ground via）３５６ａ〜３５６ｄ、ワード線３５８ａおよび３５８ｄ、ビット線３５２ａおよび３５２ｂ、および相変化材料から成る超垂直配線３５４ａおよび３５４ｂを備えている。相変化メモリセルの３次元アレイを形成するために、適切な任意数の層３５０ｃ同士を上下に積層させることができる。各々の層３５０ｃは、共通または接地ビア３５６ａ〜３５６ｄ、ビット線３５２ａおよび３５２ｂ、および相変化材料から成る超垂直配線３５４ａおよび３５４ｂを共有している。
【００６４】
ビット線３５２ａは、相変化材料から成る超垂直配線３５４ａの最上部に電気的に結合されている。ビット線３５２ｂは、相変化材料から成る超垂直配線３５４ｂの最上部に電気的に結合されている。ワード線３５８ａは、アクセストランジスタ（例えばアクセストランジスタ３６０ａ）のゲートに電気的に結合されている。同様に、ワード線３５８ｄもまた、アクセストランジスタのゲートに電気的に結合されている。共通または接地ビア３５６ａは、アクセストランジスタ（例えばアクセストランジスタ３６０ａおよび３６０ｂ）のソース／ドレイン経路の一辺に電気的に結合されている。同様に、共通または接地ビア２５６ｂ〜２５６ｄもまた、アクセストランジスタのソース／ドレイン経路の一辺に電気的に結合されている。
【００６５】
ビット線３５２ａおよび３５２ｂは、スタックド相変化メモリ３５０ａ内の全ての層３５０ｃによって共有されている。一実施形態では、ビット線３５２ａおよび３５２ｂは、ワード線３５８ａおよび３５８ｄに垂直である。別の実施形態では、ビット線３５２ａおよび３５２ｄは、ワード線３５８ａおよび３５８ｄに平行である。ビット線３５２ａおよび３５２ｂは、第１の配線層内にある。ワード線３５８ａおよび３５８ｄは、第１の配線層の下にある第２の配線層内にある。
【００６６】
本発明の実施形態は、メモリセルの３次元アレイを形成する、スタックド相変化メモリを提供する。このスタックド相変化メモリによって、メモリデバイスのビット密度が増加する。ビット密度は、相変化材料から成る共通ボリュームを用いて多数の記憶場所を形成することによって増加する。さらに、上記相変化材料から成る共通ボリュームは、異なる相変化材料のスタック、あるいは別々にドープされた相変化材料領域を有することができる。各記憶場所は、その独自のアクセスデバイスによってアクセスされる。これによって、交点メモリアレイアーキテクチャと比較して、書き込み動作中における漏れ電流が大幅に低減される。
【００６７】
本明細書において、具体的な実施形態について図示および説明してきたが、当該分野において通常の知識を有する者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または改変を含んでいる。従って本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
【図面の簡単な説明】
【００６８】
【図１】メモリデバイスの一実施形態のブロック図である。
【図２】スタックド相変化メモリの一実施形態の側面図である。
【図３】スタックド相変化メモリの一実施形態の上面図である。
【図４】スタックド相変化メモリの別の実施形態の上面図である。
【図５】スタックド相変化メモリの別の実施形態の側面図である。
【図６】図５に示されているスタックド相変化メモリの実施形態の１つの層の上面図である。
【図７】スタックド相変化メモリの別の実施形態の側面図である。
【図８】図７に示されているスタックド相変化メモリの実施形態の１つの層の一実施形態の上面図である。
【図９】図７に示されているスタックド相変化メモリの１つの層の別の実施形態の上面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【外国語明細書】
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