(57)【要約】【課題】  ＣＭＯＳ型半導体装置に関して、低濃度ソース・ドレイン拡散層の形成に、イオン注入を用いず、熱処理を用いて逆導電型不純物を含有する絶縁膜から低濃度の逆導電型不純物を熱拡散させる場合、熱拡散源として、ＰＳＧ膜とＢＳＧ膜とが必要であり、プロセスが複雑となっていた。【解決手段】  ＰＳＧ膜もしくはＢＳＧ膜のいずれかのみを熱拡散源として熱処理を行うことにより、容易に浅い低濃度ソース・ドレイン拡散領域を形成することが可能な半導体装置およびその製造方法を提供する。【選択図】      図３
2007201337.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型ＭＯＳＦＥＴ領域と第２導電型ＭＯＳＦＥＴ領域とを備える半導体装置であって、
半導体基板と、
前記半導体基板上にゲート酸化膜を介して形成されたゲート電極と、
該ゲート電極の側壁に形成された第１導電型側壁膜と、
前記第１導電型ＭＯＳＦＥＴ領域において、前記第１導電型側壁膜の下部に形成された第１導電型低濃度ソース・ドレイン拡散層及び前記第１導電型側壁膜の端に隣接して形成された第１導電型高濃度ソース・ドレイン拡散層と、
前記第２導電型ＭＯＳＦＥＴ領域において、前記第１導電型側壁膜の下部に形成された第２導電型低濃度ソース・ドレイン拡散層及び前記第１導電型側壁膜の端に隣接して形成された第２導電型高濃度ソース・ドレイン拡散層と、を備えることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、上面部が底面部よりもゲート長距離が長くなるように形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１導電型ＭＯＳＦＥＴ領域に形成された第２導電型半導体層と、
前記第２導電型ＭＯＳＦＥＴ領域に形成された第１導電型半導体層と、を備えることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記第１導電型半導体層または前記第２導電型半導体層の少なくともいずれかはウェル領域であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１導電型側壁膜はＰＳＧ膜またはＢＳＧ膜から形成されていることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項６】
第１導電型ＭＯＳＦＥＴ領域と第２導電型ＭＯＳＦＥＴ領域とを備える半導体装置の製造方法であって、
前記第１導電型ＭＯＳＦＥＴ領域と前記第２導電型ＭＯＳＦＥＴ領域とにゲート酸化膜及びゲート電極を選択的に形成する工程と、
前記第２導電型ＭＯＳＦＥＴ領域に開口部を有する第１のレジスト膜を形成する工程と、
該第１のレジスト膜と前記ゲート電極とをマスクにして第２導電型不純物をイオン注入し第２導電型高濃度不純物拡散領域を形成する工程と、
前記第１のレジスト膜を除去した後、全面に第１導電型膜を形成する工程と、
該第１導電型膜をエッチバックして、前記ゲート絶縁膜及び前記ゲート電極の側壁に第１導電型側壁膜を形成する工程と、
熱処理を施し、前記第１ＭＯＳＦＥＴ領域の第１導電型低濃度ソース・ドレイン拡散層と、前記第２ＭＯＳＦＥＴ領域の第２導電型低濃度ソース・ドレイン拡散層及び第２導電型高濃度ソース・ドレイン拡散層を形成する工程と、
前記第１導電型ＭＯＳＦＥＴ領域に開口部を有する第２のレジスト膜を形成する工程と、
該第２のレジスト膜と前記ゲート電極と前記第１導電型側壁膜とをマスクにして第１導電型不純物をイオン注入し第１導電型高濃度ソース・ドレイン拡散層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項７】
第１導電型ＭＯＳＦＥＴ領域と第２導電型ＭＯＳＦＥＴ領域とを備える半導体装置の製造方法であって、
半導体基板上に開口部を有する絶縁膜を形成する工程と、
全面に第１導電型膜を堆積する工程と、
該第１導電型膜をエッチバックして、前記開口部の側壁に第１導電型側壁膜を形成する工程と、
熱処理を施し、ゲート酸化膜と、前記第１ＭＯＳＦＥＴ領域の第１導電型低濃度ソース・ドレイン拡散層と、前記第２ＭＯＳＦＥＴ領域の第１導電型高濃度不純物拡散領域を形成する工程と、
全面にゲート材料を堆積する工程と、
該ゲート材料をエッチバックして、前記第１導電型側壁膜の間に前記ゲート材料を埋め込みゲート電極を形成する工程と、
前記絶縁膜を除去した後に、前記第２導電型ＭＯＳＦＥＴ領域に開口部を有する第１のレジスト膜を塗布する工程と、
該第１のレジスト膜と前記第１導電型側壁膜と前記ゲート電極とをマスクにして第２導電型不純物を斜めからイオン注入し第２導電型低濃度ソース・ドレイン拡散層及び第２導電型高濃度ソース・ドレイン拡散層を形成する工程と、
前記第１のレジスト膜を除去した後、前記第１導電型ＭＯＳＦＥＴ領域に開口部を有する第２のレジスト膜を塗布する工程と、
該第２のレジスト膜と前記第１導電型側壁膜と前記ゲート電極とをマスクにして第１導電型不純物をイオン注入し第１導電型高濃度ソース・ドレイン拡散層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記第１導電型ＭＯＳＦＥＴ領域に第２導電型ウェル領域を形成する工程と、
前記第２導電型ＭＯＳＦＥＴ領域に第１導電型ウェル領域を形成する工程と、を含むことを特徴とする請求項６または請求項７記載の半導体装置の製造方法。
【請求項９】
前記半導体基板は第１導電型半導体基板であって、
前記第１導電型ＭＯＳＦＥＴ領域又は第２導電型ＭＯＳＦＥＴ領域のいずれかに第２導電型ウェル領域を形成する工程と、を含むことを特徴とする請求項６または請求項７記載の半導体装置の製造方法。
【請求項１０】
前記第１導電型側壁絶縁膜はＰＳＧ膜またはＢＳＧ膜から形成されていることを特徴とする請求項６または請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有するＣＭＯＳ型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の高集積化傾向に伴い、ＭＯＳＦＥＴにおいては、短チャネル効果によるソース・ドレインのパンチスルーが問題となる。この問題を解決すべく、これまでＬＤＤ構造が開発されてきた。ＬＤＤ構造は、ソース・ドレインのチャネル側端部近傍に不純物濃度の低い領域を付加することにより形成される。その決河、ソース・ドレイン端部の電界が緩和されて耐圧が上がるため、前述した短チャネル効果によるパンチスルーを防止することができる。
【０００３】
このＬＤＤ構造を形成するには、一導電型半導体基板上にゲート酸化膜を介してゲート電極を形成した後、逆導電型の低濃度不純物を低い加速エネルギーにて注入する。次いで、前記ゲート電極の側壁に側壁絶縁膜を形成した後に、逆導電型の高濃度不純物を高い加速エネルギーにて注入する。これにより、前記側壁絶縁膜の下部の浅い領域に低濃度のソース・ドレイン拡散層が形成され、前記側壁絶縁膜の端に隣接する深い領域に高濃度のソース・ドレイン拡散層が形成される。
【０００４】
このように、低濃度のソース・ドレイン拡散層はイオン注入時のイオン加速エネルギーを低くすることで浅く形成される。しかしながら、イオン注入による方法では、近年の超高集積素子のデザインルールを満足させる程度に浅く形成することは困難である。すなわち、現在の常用高電流イオン注入器は１０ｋｅＶ以下の加速エネルギーでも可能ではあるが、スパッタリング効果により半導体基板が掘削される等の問題が生じる。
【０００５】
そこで、イオン注入を用いず、熱処理により逆導電型不純物を含有する絶縁膜から低濃度の逆導電型不純物を熱拡散させて低濃度ソース・ドレイン拡散層を形成するプロセスが種々開発されてきた。関連した技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特開平７−１３０９９８
【特許文献２】特開平１０−２７０５６９
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の引例では、ｎチャネル型ＭＯＳＦＥＴ及びｐチャネル型ＭＯＳＦＥＴを同一基板上に形成するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）ＦＥＴの形成工程が複雑になると共に、下記に示すようにＬＤＤ形成においてＰＳＧ、ＢＳＧの２種類の膜を生成及び制御しなくてはならず、Ｐチャネル及びＮチャネルのＬＤＤバラツキが起こり、安定したプロセスを得るのが難しい。
【０００７】
すなわち、引例１では、先ず、図７（ａ）に示すように、半導体基板１１表面のｎ型ＭＯＳＦＥＴ領域１２及びｐ型ＭＯＳＦＥＴ領域１３の所定の領域にｐ型不純物又はｎ型不純物を選択的にイオン注入して、ｐウェル領域１４とｎウェル領域１５とをそれぞれ形成する。次に、前記ｐウェル領域１４とｎウェル領域１５との境界部に素子分離絶縁膜１６を形成する。続いて、熱酸化により素子形成領域となる前記ｐウェル領域１４及びｎウェル領域１５の表面にゲート酸化膜１７を形成する。その後、全面に不図示の多結晶シリコン膜を堆積した後、リソグラフィ技術及び異方性エッチングを行って、前記ゲート酸化膜１７及び前記ポリシリコン膜をパターニングしてゲート電極１８を前記ｎ型及びｐ型ＭＯＳＦＥＴ領域に形成する。次に、図７（ｂ）に示すように、全面にＢＳＧ膜１２１を堆積する。次に、図７（ｃ）に示すように、前記ｎウェル領域１５上を覆い、少なくとも前記ｐウェル領域１４上に開口部を有するレジスト膜１３１を形成した後、該レジスト膜１３１をマスクにして前記ＢＳＧ膜１２１を等方性エッチングする。次に、図７（ｄ）に示すように、前記レジスト膜１３１を除去した後、全面にＰＳＧ膜１４１を堆積する。その後、熱処理を行うことにより、前記ＢＳＧ膜１２１と前記ＰＳＧ膜１４１とから不純物を拡散させて、前記ｎウェル領域１５とｐウェル領域１４表面との浅い領域に、それぞれｐ型低濃度不純物拡散領域１４２、ｎ型低濃度不純物拡散領域１４３を形成する。次に、図８（ａ）に示すように、前記ゲート電極１８及び前記ＢＳＧ膜１２１の上面が露出するまで前記ＰＳＧ膜１４１を異方性エッチングして、前記ゲート電極１８の側壁部にＰＳＧ側壁膜１５１を形成する。その後、前記ＢＳＧ膜１２１、前記ゲート電極１８及び前記ＰＳＧ側壁膜１５１をマスクにして高濃度の燐（Ｐ）もしくは砒素（Ａｓ）をイオン注入して、前記ｐウェル領域１４表面にｎ型高濃度ソース・ドレイン拡散層１５２及びｎ型低濃度ソース・ドレイン拡散層１５３を形成する。次に、図８（ｂ）に示すように、前記ｐウェル領域１４上及び素子分離絶縁膜１６の露出された上面を覆うレジスト膜１６１を形成した後、該レジスト膜１６１をマスクに前記ＢＳＧ膜１２１を異方性エッチングして、前記ゲート電極１８の側壁部にＢＳＧ側壁膜１６２を形成する。その後、前記レジスト膜１６１、前記素子分離絶縁膜１６、前記ゲート電極１８及び前記ＢＳＧ側壁膜１６２をマスクにして高濃度のボロンもしくは弗化ボロンをイオン注入して、前記ｎウェル領域１５表面にｐ型高濃度ソース・ドレイン拡散層１６３及びｐ型低濃度ソース・ドレイン拡散層１６４を形成する。
【０００８】
また、引例２では、先ず、図９（ａ）に示すように、全面にＢＳＧ膜１７１を堆積する。次に、図９（ｂ）に示すように、ｐ型ＭＯＳＦＥＴ領域１３において前記ＢＳＧ膜１７１の上にレジスト膜１８１を形成する。次に、図９（ｃ）に示すように、該レジスト膜１８１をマスクにして異方性エッチングを行い、ｎ型ＭＯＳＦＥＴ領域１３の前記ＢＳＧ膜１７１を選択的に除去する。次に、図１０（ａ）に示すように、前記レジスト膜１８１を除去した後、全面にＰＳＧ膜１９１を形成する。次に、図１０（ｂ）に示すように、全面に不図示の絶縁膜を形成した後、前記ＰＳＧ膜１９１をストッパとした異方性エッチングを行い、前記ゲート電極１８の側壁に側壁絶縁膜２０１を形成する。次に、図１０（ｃ）に示すように、前記ｐ型ＭＯＳＦＥＴ領域１３に不図示のレジスト膜を形成した後、該レジスト膜をマスクにして高濃度の燐（Ｐ）もしくは砒素（Ａｓ）をイオン注入して、前記ｎ型ＭＯＳＦＥＴ領域１２における前記半導体基板１１の主表面にｎ型高濃度ソース・ドレイン拡散層２１１を形成する。続いて、前記レジスト膜を除去した後、前記ｎ型ＭＯＳＦＥＴ領域１２に不図示のレジスト膜を形成して、該レジスト膜をマスクにして高濃度のボロン（Ｂ）もしくは弗化ボロン（ＢＦ）をイオン注入して、前記ｐ型ＭＯＳＦＥＴ領域１３において前記半導体基板１１の主表面にｐ型高濃度ソース・ドレイン拡散層２１２を形成する。次に、図１１に示すように、熱処理を行うことにより、前記ＰＳＧ膜１９１及び前記ＢＳＧ膜１７１から不純物を拡散させて、前記ｎ型ＭＯＳＦＥＴ領域１２、ｐ型ＭＯＳＦＥＴ領域１３における前記半導体基板１１の表面の浅い領域に、それぞれｎ型低濃度ソース・ドレイン拡散層２２１、ｐ型低濃度ソース・ドレイン拡散層２２２を形成する。
【０００９】
以上、上記引例ではＢＳＧ膜とＰＳＧ膜とを形成する必要があるため工程が複雑となる。また、ｎ型不純物とｐ型不純物とは熱処理における拡散距離が異なるため、ｎ型ＭＯＳＦＥＴ領域とｐ型ＭＯＳＦＥＴ領域とでは低濃度ソース・ドレイン拡散層の形成される深さが異なる。
【００１０】
本発明はかかる問題点に鑑みてなされたもので、その目的は、ＬＤＤ構造を有するＣＭＯＳ型半導体装置において、ＰＳＧ膜もしくはＢＳＧ膜のいずれかのみを熱拡散源として熱処理を行うことにより、容易に浅い低濃度ソース・ドレイン拡散領域を形成することが可能な半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
以上に鑑み、本発明に係る半導体装置は、第１導電型ＭＯＳＦＥＴ領域と第２導電型ＭＯＳＦＥＴ領域とを備える半導体装置であって、半導体基板と、前記半導体基板上にゲート酸化膜を介して形成されたゲート電極と、該ゲート電極の側壁に形成された第１導電型側壁膜と、前記第１導電型ＭＯＳＦＥＴ領域において、前記第１導電型側壁膜の下部に形成された第１導電型低濃度ソース・ドレイン拡散層及び前記第１導電型側壁膜の端に隣接して形成された第１導電型高濃度ソース・ドレイン拡散層と、前記第２導電型ＭＯＳＦＥＴ領域において、前記第１導電型側壁膜の下部に形成された第２導電型低濃度ソース・ドレイン拡散層及び前記第１導電型側壁膜の端に隣接して形成された第２導電型高濃度ソース・ドレイン拡散層と、を備えることを特徴とする。
【００１２】
また、前記ゲート電極は、上面部が底面部よりもゲート長距離が長くなるように形成されていることを特徴とする。
【００１３】
また、前記第１導電型ＭＯＳＦＥＴ領域に形成された第２導電型ウェル領域と、前記第２導電型ＭＯＳＦＥＴ領域に形成された第１導電型ウェル領域と、を備えることを特徴とする。
【００１４】
また、前記半導体基板は第１導電型半導体基板であって、前記第１導電型ＭＯＳＦＥＴ領域に形成された第２導電型ウェル領域を備えることを特徴とする。
【００１５】
また、前記第１導電型側壁膜はＰＳＧ膜またはＢＳＧ膜から形成されていることを特徴とする。
【００１６】
また、本発明に係る半導体装置の製造方法は、第１導電型ＭＯＳＦＥＴ領域と第２導電型ＭＯＳＦＥＴ領域とを備える半導体装置の製造方法であって、前記第１導電型ＭＯＳＦＥＴ領域と前記第２導電型ＭＯＳＦＥＴ領域とにゲート酸化膜及びゲート電極を選択的に形成する工程と、前記第２導電型ＭＯＳＦＥＴ領域に開口部を有する第１のレジスト膜を形成する工程と、該第１のレジスト膜と前記ゲート電極とをマスクにして第２導電型不純物をイオン注入し第２導電型高濃度不純物拡散領域を形成する工程と、前記第１のレジスト膜を除去した後、全面に第１導電型膜を形成する工程と、該第１導電型膜をエッチバックして、前記ゲート絶縁膜及び前記ゲート電極の側壁に第１導電型側壁膜を形成する工程と、熱処理を施し、前記第１ＭＯＳＦＥＴ領域の第１導電型低濃度ソース・ドレイン拡散層と、前記第２ＭＯＳＦＥＴ領域の第２導電型低濃度ソース・ドレイン拡散層及び第２導電型高濃度ソース・ドレイン拡散層を形成する工程と、前記第１導電型ＭＯＳＦＥＴ領域に開口部を有する第２のレジスト膜を形成する工程と、該第２のレジスト膜と前記ゲート電極と前記第１導電型側壁膜とをマスクにして第１導電型不純物をイオン注入し第１導電型ソース・ドレイン拡散層を形成する工程と、を含むことを特徴とする。
【００１７】
また、第１導電型ＭＯＳＦＥＴ領域と第２導電型ＭＯＳＦＥＴ領域とを備える半導体装置の製造方法であって、半導体基板上に開口部を有する絶縁膜を形成する工程と、全面に第１導電型膜を堆積する工程と、該第１導電型膜をエッチバックして、前記開口部の側壁に第１導電型側壁膜を形成する工程と、熱処理を施し、ゲート酸化膜と、前記第１ＭＯＳＦＥＴ領域の第１導電型低濃度ソース・ドレイン拡散層と、前記第２ＭＯＳＦＥＴ領域の第１導電型高濃度不純物拡散領域を形成する工程と、全面にゲート材料を堆積する工程と、該ゲート材料をエッチバックして、前記第１導電型側壁膜の間に前記ゲート材料を埋め込みゲート電極を形成する工程と、前記絶縁膜を除去した後に、前記第２導電型ＭＯＳＦＥＴ領域に開口部を有する第１のレジスト膜を塗布する工程と、該第１のレジスト膜と前記第１導電型側壁膜と前記ゲート電極とをマスクにして第２導電型不純物を斜めからイオン注入し第２導電型低濃度ソース・ドレイン拡散層及び第２導電型高濃度ソース・ドレイン拡散層を形成する工程と、前記第１のレジスト膜を除去した後、前記第１導電型ＭＯＳＦＥＴ領域に開口部を有する第２のレジスト膜を塗布する工程と、該第２のレジスト膜と前記第１導電型側壁膜と前記ゲート電極とをマスクにして第１導電型不純物をイオン注入し第１導電型高濃度ソース・ドレイン拡散層を形成する工程と、を含むことを特徴とする。
【００１８】
また、前記第１導電型ＭＯＳＦＥＴ領域に第２導電型ウェル領域を形成する工程と、前記第２導電型ＭＯＳＦＥＴ領域に第１導電型ウェル領域を形成する工程と、を含むことを特徴とする。
【００１９】
また、前記半導体基板は第１導電型半導体基板であって、前記第１導電型ＭＯＳＦＥＴ領域に第２導電型ウェル領域を形成する工程と、を含むことを特徴とする。
【００２０】
また、前記第１導電型側壁絶縁膜はＰＳＧ膜またはＢＳＧ膜から形成されていることを特徴とする。
【発明の効果】
【００２１】
本発明に係るＣＭＯＳ型半導体装置における低濃度ソース・ドレイン拡散領域は、ＰＳＧ膜またはＢＳＧ膜のいずれか単一のみを熱拡散源として形成できる。したがって、ＰＳＧ膜またはＢＳＧ膜内の不純物濃度、熱処理時間を制御することで、容易に低濃度ソース・ドレイン拡散領域の濃度、深さを設計できる。
【００２２】
また、ゲート電極の下部の幅を露光装置の微細限界以下に形成することが可能であるため、チャネル長の微細化も同時に実現できる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
（第１の実施形態）
以下、０．３５μｍプロセスの場合を例として具体的に説明する。
先ず、図１（ａ）に示すように、半導体基板１１表面のｎ型ＭＯＳＦＥＴ領域１２とｐ型ＭＯＳＦＥＴ領域１３との所定の領域にｐ型不純物又はｎ型不純物を選択的にイオン注入して、ｐウェル領域１４とｎウェル領域１５とをそれぞれ形成する。尚、半導体基板の導電型に応じてｐウェル領域１４若しくはｎウェル領域１５のいずれかのみ形成した場合でも同様に実施できる。次に、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いて、前記ｐウェル領域１４と前記ｎウェル領域１５との境界部に素子分離絶縁膜１６を形成する。続いて、熱酸化により素子形成領域となる前記ｐウェル領域１４及びｎウェル領域１５の表面にゲート酸化膜１７を形成する。その後、全面に多結晶シリコン膜を堆積した後、リソグラフィ技術及び異方性エッチングにより前記ゲート酸化膜及び前記ポリシリコン膜をパターニングして、ゲート電極１８を前記ｎ型及びｐ型ＭＯＳＦＥＴ領域に形成する。
【００２４】
次に、図１（ｂ）に示すように、前記ｐウェル領域１４上を覆い、少なくとも前記ｎウェル領域１５上に開口部を有するレジスト膜２１を形成する。その後、前記レジスト膜２１及び前記ゲート電極１８をマスクにしてボロン（Ｂ）もしくは２弗化ボロン（ＢＦ２）をイオン注入する。例えば、２弗化ボロンを加速エネルギー３５ｋｅＶ、イオン注入量２．０×１０１５ａｔｏｍｓ／ｃｍ２の条件でイオン注入を行うことにより、前記ｐ型ＭＯＳＦＥＴ領域１２のｎウェル領域１５の表面にｐ型高濃度不純物拡散領域２２を形成する。
【００２５】
次に、図２（ａ）に示すように、前記レジスト膜２１を除去し全面に不図示のＰＳＧ膜を堆積した後、前記ゲート電極１８をストッパとして前記ＰＳＧ膜を全面エッチバックして、前記ゲート電極１８の側壁にＰＳＧ側壁膜３１を形成する。
【００２６】
次に、図２（ｂ）に示すように、熱処理を、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）により９５０℃程度の温度で２５秒行う。この熱処理により、前記ＰＳＧ側壁膜３１に含まれる燐（Ｐ）等のｎ型低濃度不純物が前記ｐウェル領域１４及び前記ｎウェル領域１５に拡散する。その結果、前記ｎ型ＭＯＳＦＥＴ領域１２では、前記ｐウェル領域１４の前記ＰＳＧ側壁膜３１の下部における深さ２５０Å程度のｎ型低濃度ソース・ドレイン拡散層４１が形成される。また、前記ｐ型ＭＯＳＦＥＴ領域１３では、前記ｎウェル領域１５の前記ＰＳＧ側壁膜３１の下部において、前記ＰＳＧ側壁膜から拡散されたｎ型低濃度不純物と前記ｐ型高濃度不純物拡散領域２２とが混合して深さ１５０Å程度のｐ型低濃度ソース・ドレイン拡散層４２が形成される。また、前記ｐ型ＭＯＳＦＥＴ領域１３における前記ＰＳＧ側壁膜３１の下部以外では、前記ｐ型高濃度不純物拡散領域２２が熱拡散することによりｐ型高濃度ソース・ドレイン拡散層４３が形成される。尚、前記ｐウェル領域１４とｎウェル領域１５とを形成する際のイオン注入条件により、前記ｎ型低濃度ソース・ドレイン拡散層４１と前記ｐ型低濃度ソース・ドレイン拡散層４２の濃度分布を制御することもできる。
【００２７】
次に、図２（Ｃ）に示すように、前記ｎウェル領域１５上を覆い、少なくとも前記ｐウェル領域１４上に開口部を有するレジスト膜５１を形成する。その後、前記レジスト膜５１をマスクにして、前記ｎ型ＭＯＳＦＥＴ領域１２に燐（Ｐ）もしくは砒素（Ａｓ）をイオン注入する。例えば、砒素イオンを加速エネルギー１００ｋｅＶ、イオン注入量５．０×１０１５ａｔｏｍｓ／ｃｍ２の条件でイオン注入を行うことにより、ｎ型高濃度ソース・ドレイン拡散層５２を形成する。
【００２８】
次に、図３に示すように前記レジスト膜５１を除去することにより、第１の実施形態における半導体装置が得られる。
（第２の実施形態）
以下、０．１３μｍプロセスの場合を例として具体的に説明する。
【００２９】
先ず、図４（ａ）に示すように、半導体基板１１表面のｎ型ＭＯＳＦＥＴ領域１２及びｐ型ＭＯＳＦＥＴ領域１３の所定の領域にｐ型不純物及びｎ型不純物を選択的にイオン注入して、ｐウェル領域１４及ｎウェル領域１５をそれぞれ形成する。次に、例えば、ＬＯＣＯＳ法を用いて、前記ｐウェル領域１４とｎウェル領域１５との境界部に素子分離絶縁膜１６を形成する（ＳＴＩでもかまわない）。さらに、全面にＬＰ−ＳｉＮ等の絶縁膜を全面に２００ｎｍ堆積した後、リソグラフィ技術及び異方性エッチングを行って、前記絶縁膜をパターニングして、前記ｐウェル領域１４上及び前記ｎウェル領域１５上に開口部６１を有する絶縁膜６２を形成する。このとき、前記開口部６１の幅は、露光装置の解像限界に設定されており、例えば、光源種にｉ線を用いた場合、前記開口部の幅は０．３５μｍとなる。
【００３０】
次に、図４（ｂ）に示すように、全面にＰＳＧ膜を０．１１μｍ堆積した後、該ＰＳＧ膜をエッチバックすることにより、前記絶縁膜６２の側壁に前記ＰＳＧ膜からなるＰＳＧ側壁膜７１を形成する。このとき、該ＰＳＧ側壁膜７１の幅は、前記ＰＳＧ膜の堆積膜厚と等しく０．１１μｍとなる。従って、前記ＰＳＧ側壁膜７１の間の幅は、前記ＰＳＧ膜の膜厚０．２２μｍ微細化されて０．１３μｍとなる。
【００３１】
次に、図４（ｃ）に示すように、熱酸化法により前記ＰＳＧ側壁膜７１の間の前記半導体基板１１の表面上に、二酸化シリコン膜からなるゲート酸化膜８１を２０ｎｍ形成する。同時に、前記ＰＳＧ側壁膜７１に含まれる燐（Ｐ）等のｎ型低濃度不純物が前記ｐウェル領域１４及び前記ｎウェル領域１５に拡散される。その結果、前記ｐウェル領域１４表面の前記ＰＳＧ側壁膜７１の下部に深さ９０Å程度のｎ型低濃度ソース・ドレイン拡散層８２が形成される。また、前記ｎウェル領域１５表面の前記ＰＳＧ側壁膜７１の下部に深さ９０Å程度のｎ型高濃度不純物拡散領域８３が形成される。ここで、前記ＰＳＧ側壁膜７１は、前記絶縁膜６２の側壁側では膜厚が厚く、逆の側では膜厚が薄くなっている。また、前記ＰＳＧ側壁膜７１の各部における熱拡散源としての不純物供給量は、各部分での前記ＰＳＧ側壁膜７１の膜厚に比例する。したがって、前記ｎ型低濃度ソース・ドレイン拡散層８２及び前記ｎ型高濃度不純物拡散領域８３は前記ゲート酸化膜８１の端部に隣接する部分では浅くかつ低濃度に、前記ゲート酸化膜８１から離れるに従って深くかつ高濃度になるように傾斜部を有して形成される。尚、前記ｐウェル領域１４とｎウェル領域１５とを形成する際のイオン注入条件により、前記ｎ型低濃度ソース・ドレイン拡散層８２とｎ型高濃度不純物拡散領域８３との濃度分布を制御することもできる。
【００３２】
次に、図５（ａ）に示すように、全面にゲート材料となる不図示のポリシリコン膜を０．２μｍ形成した後、該ポリシリコン膜を前記ＰＳＧ側壁膜７１が露出するまでエッチバックして、前記ＰＳＧ側壁膜７１の間の溝に前記ポリシリコン膜が埋められたゲート電極９１を形成する。この場合、前記ゲート電極９１の高さは、前記絶縁膜６２の膜厚と等しくなる。なお、ＣＭＰを用いても前記ゲート電極９１を形成することは可能である。
【００３３】
次に、図５（ｂ）に示すように、前記ＰＳＧ側壁膜７１と前記ゲート電極９１とをマスクにして前記絶縁膜６２を、例えばＨＯＴ燐酸等でエッチング除去する。その後、前記ｐウェル領域１４上を覆い、少なくとも前記ｎウェル領域１５上に開口部を有するレジスト膜１０１を形成する。その後、該レジスト膜１０１、前記ＰＳＧ側壁膜７１及び前記ゲート電極９１をマスクとして、ボロン（Ｂ）もしくは弗化ボロン（ＢＦ）をイオン注入する。例えば、ボロンを加速エネルギー７ｋｅＶ、イオン注入量５．０×１０１５ａｔｏｍｓ／ｃｍ２の条件にて、前記半導体基板１１の表面に対して入射角４５度程度にてイオン注入を行う。この場合、前記ＰＳＧ側壁膜７１の厚い部分からイオン注入されたイオンは前記ｎウェル領域１５内に浅く注入される。また、前記ＰＳＧ側壁膜７１の一番薄い部分からイオン注入されたイオンは前記ｎウェル領域１５内に深く注入される。したがって、注入されたｐ型高濃度不純物の拡散領域と前記ｎ型高濃度不純物拡散領域８３とは濃度分布形状が類似する。その結果、前記ｐ型ＭＯＳＦＥＴ領域１３における前記ＰＳＧ側壁膜７１の下部において、注入されたｐ型高濃度不純物と前記ｎ型高濃度不純物拡散領域８３とが混合することにより、深さ３５Å程度のｐ型低濃度ソース・ドレイン拡散層１０２が形成される。また、同時に、前記ｎウェル領域１５表面の前記ｐ型低濃度ソース・ドレイン拡散領域１０２に隣接してｐ型高濃度ソース・ドレイン拡散層１０３が形成される。
【００３４】
次に、図５（ｃ）に示すように、前記ｎウェル領域１５上を覆い、少なくとも前記ｐウェル領域１４上に開口部を有するレジスト膜１１１を形成する。その後、該レジスト膜１１１、前記ゲート電極９１及び前記ＰＳＧ側壁膜７１をマスクにして、例えば、砒素イオンを加速エネルギー４５ｋｅＶ、イオン注入量５．０×１０１５ａｔｏｍｓ／ｃｍ２の条件でイオン注入を行うことにより、前記ｐウェル領域１４表面の前記ｎ型低濃度ソース・ドレイン拡散層８２に隣接してｎ型高濃度ソース・ドレイン拡散層１１２を形成する。
【００３５】
次に、図６に示すように、前記レジスト膜１１１を除去することにより、第２の実施形態における半導体装置が得られる。
【００３６】
尚、以上の実施形態ではＰＳＧを用いているが、ＢＳＧを用いても同様に実施することが可能である。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図４】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図７】従来の半導体装置の製造方法を示す断面図である。
【図８】従来の半導体装置の製造方法を示す断面図である。
【図９】従来の半導体装置の製造方法を示す断面図である。
【図１０】従来の半導体装置の製造方法を示す断面図である。
【図１１】従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
【００３８】
１１    半導体基板
１２    ｎ型ＭＯＳＦＥＴ領域
１３    ｐ型ＭＯＳＦＥＴ領域
１４    ｐウェル領域
１５    ｎウェル領域
１６    素子分離絶縁膜
１７    ゲート酸化膜
１８    ゲート電極
２１    レジスト膜
２２    ｐ型高濃度不純物拡散領域
３１    ＰＳＧ側壁膜
４１    ｎ型低濃度ソース・ドレイン拡散層
４２    ｐ型低濃度ソース・ドレイン拡散層
４３    ｐ型高濃度ソース・ドレイン拡散層
５１    レジスト膜
５２    ｎ型高濃度ソース・ドレイン拡散層
６１    開口部
６２    絶縁膜
７１    ＰＳＧ側壁膜
８１    ゲート酸化膜
８２    ｎ型低濃度ソース・ドレイン拡散層
８３    ｎ型高濃度不純物拡散領域
９１    ゲート電極
１０１  レジスト膜
１０２  ｐ型低濃度ソース・ドレイン拡散層
１０３  ｐ型高濃度ソース・ドレイン拡散層
１１１  レジスト膜
１１２  ｎ型高濃度ソース・ドレイン拡散層
１２１  ＢＳＧ膜
１３１  レジスト膜
１４１  ＰＳＧ膜
１４２  ｐ型低濃度不純物拡散領域
１４３  ｎ型低濃度不純物拡散領域
１５１  ＰＳＧ側壁膜
１５２  ｎ型高濃度ソース・ドレイン拡散層
１５３  ｎ型低濃度ソース・ドレイン拡散層
１６１  レジスト膜
１６２  ＢＳＧ側壁膜
１６３  ｐ型高濃度ソース・ドレイン拡散層
１６４  ｐ型低濃度ソース・ドレイン拡散層
１７１  ＢＳＧ膜
１８１  レジスト膜
１９１  ＰＳＧ膜
２０１  側壁絶縁膜
２１１  ｎ型高濃度ソース・ドレイン拡散層
２１２  ｐ型高濃度ソース・ドレイン拡散層
２２１  ｎ型低濃度ソース・ドレイン拡散層
２２２  ｐ型低濃度ソース・ドレイン拡散層
【図１】
2007201337.tif 000003
【図２】
2007201337.tif 000004
【図３】
2007201337.tif 000005
【図４】
2007201337.tif 000006
【図５】
2007201337.tif 000007
【図６】
2007201337.tif 000008
【図７】
2007201337.tif 000009
【図８】
2007201337.tif 000010
【図９】
2007201337.tif 000011
【図１０】
2007201337.tif 000012
【図１１】
2007201337.tif 000013