(57)【要約】【課題】トレンチゲート構造のＩＧＢＴが構成されてなる半導体装置であって、ＩＧＢＴのオン状態において低いオン電圧を有すると共に、ＩＧＢＴのオン状態からオフ状態への切り替え時においても、スイッチング速度の低下とスイッチング損失の増大を抑制することのできる半導体装置を提供する。【解決手段】第２電極２６が、第５半導体領域３０にも接触すると共に、第２半導体領域２２のトレンチＴによる複数の分断領域のうち、第２電極２６が接触する分断領域２２ａを固定電位領域とし、第２電極２６が接触しない分断領域２２ｂを浮遊電位領域とした時、半導体基２の主面上において、絶縁膜２７ａ，２７ｂを介して、浮遊電位領域２２ｂ、第１半導体領域２１、および第５半導体領域３０を部分的に覆う第４電極３２が設けられ、第４電極３２が、第１電極２４に電気的に接続されてなる半導体装置とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板からなる第１半導体領域と、
前記半導体基板の主面側表層部に選択的に形成された第２導電型の第２半導体領域と、
前記第２半導体領域内の主面側表層部に選択的に形成された第１導電型の第３半導体領域と、
前記半導体基板の裏面側表層部に形成された第２導電型の第４半導体領域と、
前記第２半導体領域に隣接して、前記半導体基板の主面側表層部に選択的に形成された第２導電型の第５半導体領域と、を備え、
前記半導体基板の断面において、前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチであって、前記半導体基板の主面側表層部において、前記第３半導体領域の端部に当接し、前記第２半導体領域を複数の領域に分断するトレンチが形成されてなり、
前記トレンチ内に絶縁膜を介して設けられた第１電極と、
前記第２半導体領域のトレンチによる複数の分断領域のうち、所定の分断領域と当該分断領域内にある前記第３半導体領域に対して共通に接触した第２電極と、
前記第４半導体領域に接触した第３電極と、を具備し、
前記第２電極が、前記第５半導体領域にも接触すると共に、
前記第２半導体領域のトレンチによる複数の分断領域のうち、前記第２電極が接触する分断領域を固定電位領域とし、前記第２電極が接触しない分断領域を浮遊電位領域とした時、
前記半導体基板の主面上において、絶縁膜を介して、前記浮遊電位領域、前記第１半導体領域、および前記第５半導体領域を部分的に覆う第４電極が設けられ、
前記第４電極が、前記第１電極に電気的に接続されてなることを特徴とする半導体装置。
【請求項２】
前記半導体基板の主面側表層部において、前記固定電位領域と浮遊電位領域が、交互に配置されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の主面側表層部において、前記第５半導体領域が、前記第２半導体領域を取り囲んで配置されてなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板の断面において、前記第５半導体領域が、前記第２半導体領域より深く形成されてなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記浮遊電位領域と前記第２電極間の抵抗値が、０．５Ωより小さいことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１導電型が、Ｎ導電型であり、前記第２導電型が、Ｐ導電型であることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造のＩＧＢＴ（Insulated Gate Bipolar Transistor）が構成されてなる半導体装置に関する。
【背景技術】
【０００２】
トレンチゲート構造のＩＧＢＴが構成されてなる半導体装置が、例えば、特開２００３−１０１０２０号公報（特許文献１）に開示されている。
【０００３】
図５は、特許文献１に開示された従来の半導体装置で、トレンチゲート構造のノンパンチスルー型ＩＧＢＴが構成されてなる半導体装置９０の模式的な断面図である。
【０００４】
図５に示す半導体装置９０では、ＩＧＢＴのドリフト層１１となるＦＺウェハ１の表面に、均一な厚さの半導体層１２が形成されている。エミッタ領域１３は、半導体層１２の表面層に選択的に形成されている。ポリシリコンよりなるゲート電極１４は、エミッタ領域１３の表面から半導体層１２を貫通してドリフト層１１に達するトレンチの内部に、ゲート酸化膜１５を介して設けられている。エミッタ電極１６は、層間絶縁膜１７を介して、エミッタ領域１３および半導体層１２の一部（近接する２つのエミッタ領域１３に挟まれる部分）１２ａに、共通に接触して形成されている。一方、ＦＺウェハ１の裏面には、コレクタ層１８が形成されており、さらにコレクタ電極１９が形成されている。
【０００５】
半導体装置９０においては、図５に示すように、半導体層１２が、ゲート酸化膜１５とゲート電極１４からなるトレンチによって、複数の領域に分断されている。半導体層１２のトレンチによる複数の分断領域のうち、エミッタ電極１６が接触する分断領域を固定電位領域１２ａとし、エミッタ電極１６が接触しない分断領域を浮遊電位領域１２ｂとする。この時、半導体装置９０においては、固定電位領域１２ａと浮遊電位領域１２ｂが、図のように交互に配置されている。
【特許文献１】特開２００３−１０１０２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体装置９０においては、図５に示すように、ＩＧＢＴのチャネル形成層である固定電位領域１２ａの両側に、エミッタ電極１６が接触しない浮遊電位領域１２ｂが配置されている。この浮遊電位領域１２ｂの配置により、ＩＧＢＴが構成されてなる半導体装置９０においては、ＩＧＢＴのオン状態において、コレクタ層１８から注入された正孔が浮遊電位領域１２ｂに蓄積される。このため、ＩＧＢＴのオン電圧を低減することができる。
【０００７】
一方、半導体装置９０において、ＩＧＢＴのオン状態からオフ状態への切り替え時には、浮遊電位領域１２ｂに蓄積された正孔を引き抜くために時間がかかってしまう。このため、ＩＧＢＴのスイッチング速度が遅くなると共に、スイッチング損失が大きくなってしまう。
【０００８】
そこで本発明は、トレンチゲート構造のＩＧＢＴが構成されてなる半導体装置であって、ＩＧＢＴのオン状態において低いオン電圧を有すると共に、ＩＧＢＴのオン状態からオフ状態への切り替え時においても、スイッチング速度の低下とスイッチング損失の増大を抑制することのできる半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００９】
請求項１に記載の半導体装置は、第１導電型の半導体基板からなる第１半導体領域と、前記半導体基板の主面側表層部に選択的に形成された第２導電型の第２半導体領域と、前記第２半導体領域内の主面側表層部に選択的に形成された第１導電型の第３半導体領域と、前記半導体基板の裏面側表層部に形成された第２導電型の第４半導体領域と、前記第２半導体領域に隣接して、前記半導体基板の主面側表層部に選択的に形成された第２導電型の第５半導体領域と、を備え、前記半導体基板の断面において、前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチであって、前記半導体基板の主面側表層部において、前記第３半導体領域の端部に当接し、前記第２半導体領域を複数の領域に分断するトレンチが形成されてなり、前記トレンチ内に絶縁膜を介して設けられた第１電極と、前記第２半導体領域のトレンチによる複数の分断領域のうち、所定の分断領域と当該分断領域内にある前記第３半導体領域に対して共通接触した第２電極と、前記第４半導体領域に接触した第３電極と、を具備し、前記第２電極が、前記第５半導体領域にも接触すると共に、前記第２半導体領域のトレンチによる複数の分断領域のうち、前記第２電極が接触する分断領域を固定電位領域とし、前記第２電極が接触しない分断領域を浮遊電位領域とした時、前記半導体基板の主面上において、絶縁膜を介して、前記浮遊電位領域、前記第１半導体領域、および前記第５半導体領域を部分的に覆う第４電極が設けられ、前記第４電極が、前記第１電極に電気的に接続されてなることを特徴としている。
【００１０】
上記半導体装置は、トレンチゲート構造のＩＧＢＴが構成されてなる半導体装置である。上記半導体装置において、例えば、第１導電型をＮ導電型とし、第２導電型をＰ導電型とすると、Ｎ導電型の第１半導体領域が、ＩＧＢＴのドリフト領域となる。Ｐ導電型の第２半導体領域のトレンチにより分断された複数の分断領域のうち、第２電極が接触する固定電位領域が、ＩＧＢＴのチャネル形成領域となり、第２電極が接触しない浮遊電位領域が、ＩＧＢＴのオン状態における正孔の蓄積領域となる。Ｎ導電型の第３半導体領域は、ＩＧＢＴのエミッタ領域となり、Ｐ導電型の第４半導体領域は、ＩＧＢＴのコレクタ領域となる。
【００１１】
また、上記半導体装置においては、トレンチ内に設けられた第１電極が、ＩＧＢＴのゲート電極となる。第３半導体領域に接触した第２電極が、ＩＧＢＴのエミッタ電極となり、第４半導体領域に接触した第３電極が、ＩＧＢＴのコレクタ電極となる。以上のようにして、上記半導体装置は、トレンチゲート構造でＮチャネルのＩＧＢＴが構成された半導体装置となる。
【００１２】
上記半導体装置では、第２電極（ＩＧＢＴのエミッタ電極）が接触していない浮遊電位領域が配置されており、この領域が、ＩＧＢＴのオン状態において正孔の蓄積領域となる。従って、上記半導体装置に構成されたＩＧＢＴを、低オン電圧のＩＧＢＴとすることができる。
【００１３】
また、上記半導体装置においては、Ｐ導電型の第５半導体領域が形成され、絶縁膜を介して、Ｐ導電型の浮遊電位領域、Ｎ導電型の第１半導体領域、およびＰ導電型の第５半導体領域を部分的に覆う第４電極が設けられている。この部分は、浮遊電位領域および第５半導体領域をソースおよびドレインとし、第１半導体領域をチャネル形成領域とし、第４電極をゲート電極とする、ＰチャネルＭＯＳトランジスタ（Metal Oxide Semiconductor transistor）となっている。
【００１４】
上記ＰチャネルＭＯＳトランジスタのゲート電極は、ＮチャネルＩＧＢＴのゲート電極に接続されており、上記ＰチャネルＭＯＳトランジスタは、ゲート電圧がオンの時にオフ状態となり、ゲート電圧がオフの時にオン状態となる、ディプレッション型である。また、上記半導体装置のＰチャネルＭＯＳトランジスタでは、ＩＧＢＴのエミッタ電極である第２電極が、第５半導体領域に接触している。従って、ＩＧＢＴのゲート電圧がオフになってＩＧＢＴがオン状態からオフ状態へ切り替わると、上記ＰチャネルＭＯＳトランジスタがオン状態となり、ＩＧＢＴのオン状態で浮遊電位領域に蓄積されている正孔を、上記ＰチャネルＭＯＳトランジスタを介して、ＩＧＢＴのエミッタ電極である第２電極にすばやく引き抜くことができる。
【００１５】
以上に説明したＮチャネルのＩＧＢＴとＰチャネルのＭＯＳトランジスタが構成されてなる半導体装置の効果は、上記半導体装置の各領域の導電型を全て逆転し、第１導電型をＰ導電型とし第２導電型をＮ導電型とする半導体装置、すなわち、ＰチャネルのＩＧＢＴとＮチャネルのＭＯＳトランジスタが構成されてなる半導体装置についても、同様に成立する。
【００１６】
以上のようにして、上記半導体装置は、トレンチゲート構造のＩＧＢＴが構成されてなる半導体装置であって、ＩＧＢＴのオン状態において低いオン電圧を有すると共に、ＩＧＢＴのオン状態からオフ状態への切り替え時においても、スイッチング速度の低下とスイッチング損失の増大を抑制した半導体装置とすることができる。
【００１７】
請求項２に記載のように、上記半導体装置においては、前記半導体基板の主面側表層部において、前記固定電位領域と浮遊電位領域が、交互に配置されてなることが好ましい。
【００１８】
これにより、固定電位領域の数を増やして大きなコレクタ電流を持つＩＧＢＴとした場合においても、低いオン電圧を確保することができる。
【００１９】
請求項３に記載のように、上記半導体装置においては、前記半導体基板の主面側表層部において、前記第５半導体領域が、前記第２半導体領域を取り囲んで配置されてなることが好ましい。
【００２０】
これにより、第５半導体領域を上記したようにＩＧＢＴのオン状態からオフ状態への切り替え時における正孔の引き抜きに利用すると共に、第５半導体領域を高耐圧領域として、内部に取り囲まれた第２半導体領域に形成されるＩＧＢＴに対して、サージ電流が発生した場合のガードとして利用することができる。
【００２１】
従って、この場合には特に請求項４に記載のように、前記半導体基板の断面において、前記第５半導体領域が、前記第２半導体領域より深く形成されてなることが好ましい。
【００２２】
これにより、半導体基板の表層部における第５半導体領域の端面の曲率が、第２半導体領域の端面の曲率に較べて小さくなる。このため、半導体基板の表層部における第５半導体領域の端面では、第２半導体領域の端面に較べて電界集中が緩和され、第５半導体領域を第２半導体領域より高耐圧にすることができる。
【００２３】
請求項５に記載のように、上記半導体装置においては、前記浮遊電位領域と前記第２電極間の抵抗値が、０．５Ωより小さいことが好ましい。
【００２４】
シミュレーション結果によれば、上記半導体装置においては、浮遊電位領域と第２電極間の抵抗値を０．５Ωより小さくすることで、ＩＧＢＴのオン状態からオフ状態への切り替え時におけるスイッチング損失を大きく低減することができる。
【００２５】
また、良好なＩＧＢＴ特性を得るため、上記半導体装置においては、特に請求項６に記載のように、前記第１導電型をＮ導電型とし、前記第２導電型をＰ導電型とすることが好ましい。
【発明を実施するための最良の形態】
【００２６】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００２７】
図１は、本発明の半導体装置の一例を示す図である。図１（ａ）は、半導体装置１００を構成する要素部分の配置関係を示した模式的な上面図であり、図１（ｂ）は、図１（ａ）における一点鎖線Ａ−Ａでの断面図である。尚、図１（ａ）では、図１（ｂ）に示す第２電極２６と絶縁膜２７ａ，２７ｂを、図示していない。
【００２８】
半導体装置１００は、図１（ｂ）に示すように、Ｎ導電型（Ｎ−）の半導体基板２からなる第１半導体領域２１と、半導体基板２の主面側表層部に選択的に形成されたＰ導電型（Ｐ）の第２半導体領域２２と、第２半導体領域２２内の主面側表層部に選択的に形成されたＮ導電型（Ｎ＋）の第３半導体領域２３と、半導体基板２の裏面側表層部に形成されたＰ導電型（Ｐ＋）の第４半導体領域２８と、第２半導体領域２２に隣接して、半導体基板２の主面側表層部に選択的に形成されたＰ導電型（Ｐ＋）の第５半導体領域３０と、を備えている。尚、半導体装置１００において、半導体基板２の裏面側において第１半導体領域２１と第５半導体領域３０の間に形成されているＮ導電型（Ｎ）の第６半導体領域３１は、半導体装置１００に構成されたＩＧＢＴをパンチスルー型とするためのフィールドストップ層である。
【００２９】
半導体装置１００では、図１（ｂ）に示すように、半導体基板２の断面において、第２半導体領域２２を貫通して第１半導体領域２１に達するトレンチＴが形成されている。トレンチＴは、図１（ａ）に示すように、半導体基板２の主面側表層部において、第３半導体領域の端部に当接し、第２半導体領域２２を複数の領域２２ａ，２２ｂに分断するように形成されている。トレンチＴ内には、絶縁膜２５を介して、第１電極２４が設けられている。トレンチ内に埋め込まれる第１電極２４は、ポリシリコンからなる。
【００３０】
半導体装置１００では、図１（ｂ）に示すように、半導体基板２の主面上に、絶縁膜２７ａ，２７ｂを介して、第２電極（層）２６が配置されている。第２電極（層）２６は、アルミニウム等からなる金属層である。第２半導体領域２２のトレンチＴによる複数の分断領域２２ａ，２２ｂのうち、図１（ａ）に示す狭い分断領域２２ａでは、第２電極２６が、各分断領域２２ａと当該分断領域２２ａ内にある第３半導体領域２３に対して、図１（ｂ）に示すように共通に接触している。この第２電極２６が接触する分断領域２２ａを、ここでは固定電位領域と呼ぶ。第２電極（層）２６は、図１（ｂ）に示すように、第５半導体領域３０にも接触している。また、第２半導体領域２２のトレンチＴによる複数の分断領域２２ａ，２２ｂのうち、図１（ａ）に示す広い分断領域２２ｂは、第２電極（層）２６が接触していない。この第２電極２６が接触しない分断領域２２ｂを、ここでは浮遊電位領域と呼ぶ。半導体装置１００においては、半導体基板２の主面側表層部において、図１（ａ）に示すように、固定電位領域２２ａと浮遊電位領域２２ｂが、交互に配置されている。また、半導体基板２の裏面上には、第４半導体領域２８に接触する第３電極２９が配置されている。第３電極２９にも、例えばアルミニウム等からなる金属層が用いられる。
【００３１】
半導体装置１００では、半導体基板２の主面側表層部において、第５半導体領域３０が、第１半導体領域２１を挟んで、第２半導体領域２２を取り囲んで配置されている。尚、図１（ａ）では半導体装置１００における紙面の左右方向を切断して示しているが、半導体装置１００における紙面の左右方向の端部も、紙面の上下方向と同じ、第５半導体領域３０が、第１半導体領域２１を挟んで、第２半導体領域２２を取り囲んで配置されている。
【００３２】
半導体装置１００では、図１（ｂ）に示すように、半導体基板２の主面上において、絶縁膜２７ａを介して、浮遊電位領域２２ｂ、第１半導体領域２１、および第５半導体領域３０を部分的に覆う第４電極３２が設けられている。第４電極３２は、ポリシリコンからなり、同じポリシリコンからなる第１電極２４に電気的に接続されている。
【００３３】
図１に示す半導体装置１００は、トレンチゲート構造のＩＧＢＴが構成されてなる半導体装置である。半導体装置１００において、Ｎ導電型の第１半導体領域２１が、ＩＧＢＴのドリフト領域となる。Ｐ導電型の第２半導体領域２２のトレンチＴにより分断された複数の分断領域２２ａ，２２ｂのうち、第２電極２６が接触する固定電位領域２２ａが、ＩＧＢＴのチャネル形成領域となり、第２電極２６が接触しない浮遊電位領域２２ｂが、ＩＧＢＴのオン状態における正孔の蓄積領域となる。Ｎ導電型の第３半導体領域２３は、ＩＧＢＴのエミッタ領域となり、Ｐ導電型の第４半導体領域２８は、ＩＧＢＴのコレクタ領域となる。
【００３４】
また、半導体装置１００においては、トレンチＴ内に設けられた第１電極２４が、ＩＧＢＴのゲート（Ｇ）電極となる。第３半導体領域２３に接触した第２電極２６が、ＩＧＢＴのエミッタ（Ｅ）電極となり、第４半導体領域２８に接触した第３電極２９が、ＩＧＢＴのコレクタ（Ｃ）電極となる。以上のようにして、半導体装置１００は、トレンチゲート構造でＮチャネルのＩＧＢＴ（Ｎｃｈ−ＩＧＢＴ）が構成された半導体装置となる。Ｎｃｈ−ＩＧＢＴは、通常、エミッタ電極２６が接地して用いられる。
【００３５】
半導体装置１００では、第２電極（ＩＧＢＴのエミッタ電極）２６が接触していない浮遊電位領域２２ｂが配置されており、この領域２２ｂが、ＩＧＢＴのオン状態において正孔の蓄積領域となる。従って、半導体装置１００に構成されたＩＧＢＴを、低オン電圧のＩＧＢＴとすることができる。尚、半導体装置１００においては、図１（ａ）に示すように固定電位領域２２ａと浮遊電位領域２２ｂが交互に配置されているが、これにより、固定電位領域２２ａの数を増やして大きなコレクタ電流を持つＩＧＢＴとした場合においても、低いオン電圧を確保することができる。
【００３６】
また、半導体装置１００においては、図１（ｂ）に示すように、Ｐ導電型の第５半導体領域３０が形成され、絶縁膜２７ａを介して、Ｐ導電型の浮遊電位領域２２ｂ、Ｎ導電型の第１半導体領域２１、およびＰ導電型の第５半導体領域３０を部分的に覆う第４電極３２が設けられている。この部分は、浮遊電位領域２２ｂおよび第５半導体領域３０をソースおよびドレインとし、第１半導体領域２１をチャネル形成領域とし、第４電極３２をゲート電極とする、ＰチャネルＭＯＳトランジスタ（Ｐｃｈ−ＭＯＳ）となっている。
【００３７】
上記Ｐｃｈ−ＭＯＳのゲート電極３２は、Ｎｃｈ−ＩＧＢＴのゲート電極２４に接続されており、上記Ｐｃｈ−ＭＯＳは、ゲート電圧がオンの時にオフ状態となり、ゲート電圧がオフの時にオン状態となる、ディプレッション型である。また、半導体装置１００の上記Ｐｃｈ−ＭＯＳでは、ＩＧＢＴのエミッタ電極である第２電極２６が、第５半導体領域３０に接触している。従って、ＩＧＢＴのゲート電圧がオフになってＩＧＢＴがオン状態からオフ状態へ切り替わると、上記Ｐｃｈ−ＭＯＳがオン状態となり、ＩＧＢＴのオン状態で浮遊電位領域２２ｂに蓄積されている正孔を、上記Ｐｃｈ−ＭＯＳを介して、接地されたＩＧＢＴのエミッタ電極である第２電極２６にすばやく引き抜くことができる。これにより、ＩＧＢＴの完全なオフ状態へスイッチングするまでの時間（フォールタイム）が短縮され、スイッチング速度が向上すると共に、スッチング損失が小さくなる。
【００３８】
半導体装置１００では、前述したように、第５半導体領域３０が第２半導体領域２２を取り囲んで配置されているが、これにより、第５半導体領域３０を上記したようにＩＧＢＴのオン状態からオフ状態への切り替え時における正孔の引き抜きに利用すると共に、第５半導体領域３０を高耐圧領域として、内部に取り囲まれた第２半導体領域２２に形成されるＩＧＢＴに対して、サージ電流が発生した場合のガードとして利用することができる。半導体装置１００では、図１（ｂ）に示すように、半導体基板２の断面において、第５半導体領域３０が、第２半導体領域２２より深く形成されている。これにより、半導体基板２の表層部における第５半導体領域３０の端面の曲率が、第２半導体領域２２の端面の曲率に較べて小さくなる。このため、半導体基板２の表層部における第５半導体領域３０の端面では、第２半導体領域２２の端面に較べて電界集中が緩和され、第５半導体領域３０を第２半導体領域より高耐圧にすることができる。
【００３９】
尚、図１に示した半導体装置１００は、Ｎｃｈ−ＩＧＢＴとＰｃｈ−ＭＯＳが構成されてなる半導体装置である。良好なＩＧＢＴ特性を得るためには、半導体装置１００のように、Ｎｃｈ−ＩＧＢＴが構成された半導体装置とすることが好ましい。しかしながら本発明の半導体装置はこれに限らず、以上に説明したＮｃｈ−ＩＧＢＴとＰｃｈ−ＭＯＳが構成されてなる半導体装置１００の効果は、上記半導体装置１００の各領域の導電型を全て逆転した半導体装置、すなわち、ＰチャネルのＩＧＢＴとＮチャネルのＭＯＳトランジスタが構成されてなる半導体装置についても、同様に成立する。
【００４０】
図２は、図１の半導体装置１００の特性をシミュレートした結果で、半導体装置１００におけるＩＧＢＴのゲート電圧をオンからオフに切り替えた際、ＶＣＥ（エミッタ−コレクタ間電圧）［Ｖ］とＩＣ（コレクタ電流）［Ａ］について、経時変化を示した図である。尚、図２では、比較のため、半導体装置１００の特性（実線データ）に加えて、図１の半導体装置１００における第４電極３２を除いた半導体装置９９（図示省略）についての特性（点線データ）を同時に示している。
【００４１】
図２に示すように、第４電極３２が設けられてＰｃｈ−ＭＯＳを浮遊電位領域２２ｂと第５半導体領域３０の間を正孔の引き抜き経路とする半導体装置１００では、第４電極３２が除かれて正孔の引き抜き経路のない半導体装置９９に較べて、ＩＣが零となり、完全なオフ状態へスイッチングするまでの時間が短縮され、スイッチング速度が向上している。
【００４２】
図３は、図２に示す半導体装置１００のＶＣＥおよびＩＣと共に、ＶＣＥ×ＩＣをグラフ化した図である。ＶＣＥ×ＩＣのグラフにおいて、グラフと横軸の間の面積が、ＩＧＢＴのゲート電圧をオンからオフに切り替えた際のスイッチング損失Ｅｏｆｆ［Ｊ］となる。また、図４は、図１の半導体装置１００において、浮遊電位領域２２ｂと第２電極２６間の抵抗値を変えて、図３に示すスイッチング損失Ｅｏｆｆ［Ｊ］の値を計算した結果である。
【００４３】
図４からわかるように、半導体装置１００においては、浮遊電位領域２２ｂと第２電極２６間の抵抗値を０．５Ωより小さくすることで、ＩＧＢＴのオン状態からオフ状態への切り替え時におけるスイッチング損失Ｅｏｆｆ［Ｊ］を大きく低減することができる。
【００４４】
以上のようにして、図１に示す半導体装置１００は、トレンチゲート構造のＩＧＢＴが構成されてなる半導体装置であって、ＩＧＢＴのオン状態において低いオン電圧を有すると共に、ＩＧＢＴのオン状態からオフ状態への切り替え時においても、スイッチング速度の低下とスイッチング損失の増大を抑制した半導体装置とすることができる。
【００４５】
尚、図１に示した半導体装置１００は、第５半導体領域３０が第２半導体領域２２を取り囲んで配置されていた。しかしながら本発明の半導体装置はこれに限らず、第５半導体領域は、第２半導体領域に隣接していれば、任意の位置に配置することが可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明の半導体装置の一例を示す図で、（ａ）は、半導体装置１００を構成する要素部分の配置関係を示した模式的な上面図であり、（ｂ）は、（ａ）における一点鎖線Ａ−Ａでの断面図である。
【図２】半導体装置１００の特性をシミュレートした結果で、半導体装置１００におけるＩＧＢＴのゲート電圧をオンからオフに切り替えた際、ＶＣＥ（エミッタ−コレクタ間電圧）とＩＣ（コレクタ電流）について、経時変化を示した図である。
【図３】半導体装置１００のＶＣＥおよびＩＣと共に、ＶＣＥ×ＩＣをグラフ化した図である。
【図４】図１の半導体装置１００において、浮遊電位領域２２ｂと第２電極２６間の抵抗値を変えて、図３に示すスイッチング損失Ｅｏｆｆ［Ｊ］の値を計算した結果である。
【図５】特許文献１に開示された従来の半導体装置で、トレンチゲート構造のＩＧＢＴが構成されてなる半導体装置９０の模式的な断面図である。
【符号の説明】
【００４７】
１００  半導体装置
２  半導体基板
２１  第１半導体領域
２２  第２半導体領域
２２ａ  分断領域（固定電位領域）
２２ｂ  分断領域（浮遊電位領域）
２３  第３半導体領域
Ｔ  トレンチ
２４  第１電極
２５  絶縁膜
２６  第２電極（層）
２７ａ，２７ｂ  絶縁膜
２８  第４半導体領域
２９  第３電極
３０  第５半導体領域
３１  第６半導体領域
３２  第４電極
【図１】
2007201024.tif 000003
【図２】
2007201024.tif 000004
【図３】
2007201024.tif 000005
【図４】
2007201024.tif 000006
【図５】
2007201024.tif 000007