(57)【要約】【課題】寄生バイポーラトランジスタの動作の抑制と二重拡散型ＭＯＳトランジスタのオン抵抗の低減とを好適に両立することのできる半導体装置及びその製造方法を提供する。【解決手段】シリコンに対する固溶限度のより高いボロンとより低いインジウムとの２つのＰ型不純物をボディ領域１０に拡散するとともに、そのボディ領域１０のソース拡散層１２ａ近傍の部位におけるインジウムの濃度比を該ボディ領域１０の他の部位に比して高くする。これにより、未固溶のインジウムをシリコン格子間に残留させてボディ領域１０内のキャリアのライフタイムを短縮して寄生バイポーラトランジスタの動作を抑制するとともに、ボディ領域１０とソース拡散層１２ａとのＰＮ接合における横方向急峻性を向上してＤＭＯＳトランジスタのオン抵抗を低減する。【選択図】      図１
2007095997.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体に設けられた第２導電型のボディ領域内に第１導電型のソース拡散層が形成された二重拡散型ＭＯＳトランジスタ構造を有するとともに、
前記ボディ領域には、前記半導体に対する固溶限度及び拡散性の双方がより高い第１の不純物とより低い第２の不純物との２つの第２導電型の不純物が添加されてなり、且つ前記ボディ領域の前記ソース拡散層の近傍では、該ボディ領域の他の部位に比して前記第２の不純物の濃度比が高くされてなる
ことを特徴とする半導体装置。
【請求項２】
前記ボディ領域の前記ソース拡散層の近傍における前記第２の不純物の濃度は、該第２の不純物の前記半導体に対する固溶限度よりも高くされてなる請求項１に記載の半導体装置。
【請求項３】
前記第１の不純物はボロンであり、前記第２の不純物はインジウムである
請求項１または２に記載の半導体装置。
【請求項４】
前記第１の不純物は燐であり、前記第２の不純物はアンチモンである
請求項１または２に記載の半導体装置。
【請求項５】
第１導電型の半導体に設けられた第２導電型のボディ領域内に第１導電型のソース拡散層が形成された二重拡散型ＭＯＳトランジスタ構造を形成するに際して、
前記ボディ領域に対する第２導電型不純物の注入を行う第１注入工程と、
前記ソース拡散層の形成領域が開口されたマスクを用いて第１導電型不純物を注入する第２注入工程と、
その第２注入工程で用いたマスクを用いて、前記第１注入工程で注入された第２導電型不純物よりも前記半導体に対する固溶限度及び拡散性が共に低い、別の第２導電型不純物を注入する第３注入工程と、
を行うことを特徴とする半導体装置の製造方法。
【請求項６】
前記第３注入工程での前記別の第２導電型不純物の注入は、前記半導体に対する該不純物の固溶限度よりもその濃度が高くなるように行われる
請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２注入工程では、前記二重拡散型ＭＯＳトランジスタ構造のドレイン拡散層への前記第１導電型不純物の注入が同時に行われ、
前記第３注入工程での前記別の第２導電型不純物の注入は、前記ドレイン拡散層のドレイン端側が前記マスクの陰となるように、基板上表面の垂直方向から傾斜した角度で行われる
請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記第１注入工程で注入される前記第２導電型不純物はボロンであり、前記第３注入工程で注入される前記別の第２導電型不純物はインジウムである
請求項５〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１注入工程で注入される前記第２導電型不純物は燐であり、前記第３注入工程で注入される前記別の第２導電型不純物はアンチモンである
請求項５〜７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、二重拡散型ＭＯＳトランジスタ構造を有する半導体装置及びその製造方法に関し、特に二重拡散型ＭＯＳトランジスタ構造に形成される寄生バイポーラトランジスタの影響の緩和に係る構造及び製造方法の改良に関する。
【背景技術】
【０００２】
近年、小型化要求の高い携帯溶電子機器や家庭用電子機器などの電力用半導体素子、特に耐圧１００Ｖ以下の電力用半導体としては、高集積化の容易な二重拡散型ＭＯＳトランジスタ（ＤＭＯＳ  ＦＥＴ：Double-diffused Metal Oxide Semiconductor Field Effect
Transistor ）の採用が進められている。
【０００３】
図９に、そうしたＤＭＯＳトランジスタの断面構造を示す。同図に示すように、第２導電型シリコン基板１００ａ上に成膜された第１導電型エピタキシャルシリコン層１００ｂの上表面には、第１導電型不純物の拡散されたボディ領域１０１が形成されている。そのボディ領域１０１内の上表面には、高濃度の第２導電型の不純物が拡散されたソース拡散層１０２が、ボディ領域１０１よりも浅く形成されるとともにソース電極Ｓに接続されている。またソース拡散層１０２の側方におけるボディ領域１０１の上方には、ゲート酸化膜１０３を介してゲート電極Ｇが配置されている。更にそうしたゲート電極Ｇの側方における第１導電型エピタキシャルシリコン層１００ｂの上表面には、高濃度の第２導電型不純物が拡散されたドレイン拡散層１０５が形成されるとともにドレイン電極Ｄに接続されている。
【０００４】
こうしたＤＭＯＳトランジスタには、ソース拡散層１０２をエミッタＥ、ボディ領域１０１をベースＢ、第１導電型エピタキシャルシリコン層１００ｂをコレクタＣとした寄生バイポーラトランジスタが形成されてしまう。そしてＤＭＯＳトランジスタの動作時の衝突電離（インパクトイオン化）現象などに起因してボディ領域１０１内にキャリアが発生すると、本来はソース電位に固定されるべきボディ領域１０１の電位が変化してベース電流が生じてしまい、寄生バイポーラトランジスタが動作されることがある。そしてそうした寄生バイポーラトランジスタの動作により、ソース電極Ｓ、ドレイン電極Ｄ間に意図せぬ通電が生じて、ＤＭＯＳトランジスタの動作が不安定となることがある。
【０００５】
従来、そうした寄生バイポーラトランジスタの動作を抑制する技術として、特許文献１及び非特許文献１には、ＤＭＯＳトランジスタのボディ領域１０１及びその周辺部に金の拡散層や格子欠陥層等のライフタイムキラーを導入する技術が開示されている。
【特許文献１】特開昭６２−３９０６９号公報
【非特許文献１】豊田中央研究所Ｒ＆Ｄレビュー  Ｖｏｌ．３５  Ｎｏ．２  （２０００．６）  ３〜１０頁
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところでＤＭＯＳトランジスタのオン抵抗の低減には、素子の微細化が有効である。ところが、素子を微細化すべく、ボディ領域１０１及びソース拡散層１０２の浅接合化を図ると、ベースが薄層化されて寄生バイポーラトランジスタの増幅率が増大されてしまうようにもなる。また上記浅接合化によっては、ソース電極Ｓと上記ソース拡散層１０２とのコンタクト抵抗やボディ領域１０１等の拡散層抵抗が上昇するようにもなり、寄生バイポーラトランジスタのベースＢとソース電極Ｓ間に形成される寄生抵抗Ｒｐが高まり、ボディ領域１０１に発生したキャリアによるボディ領域１０の電位変動が長期化するようにも
なる。また浅接合化を進めると、ボディ領域への上記金の拡散層や格子欠陥層の導入が非常に困難となってしまうようにもなる。
【０００７】
このように上記浅接合化を進めると、上記寄生バイポーラトランジスタの影響がより深刻となり、寄生バイポーラトランジスタによるＤＭＯＳトランジスタの動作の不安定化は回避できなくなってしまう。そのため、寄生バイポーラトランジスタの動作の抑制とＤＭＯＳトランジスタのオン抵抗の低減とを両立させることは困難となっている。
【０００８】
本発明は、こうした実状に鑑みてなされたものであって、その解決しようとする課題は、寄生バイポーラトランジスタの動作の抑制と二重拡散型ＭＯＳトランジスタのオン抵抗の低減とを好適に両立することのできる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、請求項１に係る半導体装置では、第１導電型の半導体に設けられた第２導電型のボディ領域内に第１導電型のソース拡散層が形成された二重拡散型ＭＯＳトランジスタ構造を有するとともに、前記ボディ領域には、前記半導体に対する固溶限度及び拡散性の双方がより高い第１の不純物とより低い第２の不純物との２つの第２導電型不純物が添加されてなり、且つ前記ボディ領域の前記ソース拡散層の近傍では、該ボディ領域の他の部位に比して前記第２の不純物の濃度比を高くされてなることとした。
【００１０】
上記構成では、ソース拡散層付近のボディ領域に、第２の不純物がシリコン格子間に未固溶のまま残留されており、その未固溶の第２の不純物が、衝突電離現象等でボディ領域に発生したキャリアのライフタイムを短縮するライフタイムキラーとして機能する。また拡散性の低い上記第２の不純物の添加により、ソース拡散層とボディ領域とのＰＮ接合における横方向急峻性が向上されて、ソース／チャネル間の寄生抵抗が低減されるようにもなる。そのため、寄生バイポーラトランジスタの動作を抑制すると同時に、二重拡散型ＭＯＳトランジスタのオン抵抗を低減することができる。
【００１１】
こうした効果をより確実に得るには、請求項２に記載のように、前記ボディ領域の前記ソース拡散層の近傍における前記第２の不純物の濃度を、該第２の不純物の前記半導体に対する固溶限度よりも高くすることが望ましい。
【００１２】
またこうした請求項１及び２に記載の半導体装置は、請求項３に記載のように、前記第１の不純物としてボロンを、前記第２の不純物としてインジウムをそれぞれ採用すること、或いは請求項４に記載のように、前記第１の不純物として燐を採用し、前記第２の不純物としてアンチモンを採用すること、等で実現とすることができる。
【００１３】
また上記課題を解決するため、請求項５に係る半導体装置の製造方法では、第１導電型の半導体に設けられた第２導電型のボディ領域内に第１導電型のソース拡散層が形成された二重拡散型ＭＯＳトランジスタ構造を形成するに際して、前記ボディ領域に対する第２導電型不純物の注入を行う第１注入工程と、前記ソース拡散層の形成領域が開口されたマスクを用いて第１導電型不純物を注入する第２注入工程と、その第２注入工程で用いたマスクを用いて、前記第１注入工程で注入された第２導電型不純物よりも前記半導体に対する固溶限度及び拡散性が共に低い、別の第２導電型不純物を注入する第３注入工程と、を行うこととした。
【００１４】
こうした製造方法によれば、第２導電型不純物の拡散されたボディ領域にあって、そのソース拡散層の近傍の部分に、同ボディ領域の基盤となる第１導電型の半導体に対する固溶限度及び拡散性の双方がより低い別の第２導電型不純物が局所的に拡散されるようにな
る。こうして製造された半導体装置の二重拡散型ＭＯＳトランジスタ構造では、ソース拡散層付近のボディ領域に未固溶の不純物を残留させてボディ領域に発生したキャリアのライフタイムが短縮されると同時に、またソース拡散層とボディ領域とのＰＮ接合における横方向急峻性が向上される。そのため、製造される半導体装置の二重拡散型ＭＯＳトランジスタにおいて、寄生バイポーラトランジスタの動作を抑制すると同時に、当該二重拡散型ＭＯＳトランジスタのオン抵抗を低減することができる。
【００１５】
また上記製造方法では、ソース拡散層の形成領域への第１導電型不純物の注入と同じマスクを用いて、上記別の第２導電型不純物の注入が行われるため、マスクの形成及びその除去に係る工程を省いて、製造の簡易化を図ることができる。
【００１６】
なお、こうした効果をより確実に得るには、請求項６に記載のように、前記第３注入工程での前記別の第２導電型不純物の注入を、前記半導体に対する該不純物の固溶限度よりもその濃度が高くなるように行うことが望ましい。
【００１７】
更に請求項５及び請求項６に記載の製造方法での第２の注入工程においては、二重拡散型ＭＯＳトランジスタ構造のドレイン拡散層への前記第１導電型不純物の注入を同時に行って製造工程の更なる簡略化を図ることが可能である。ただし、この場合には、上記第３注入工程において、ドレイン拡散層にも、上記別の第２導電型不純物が同時に注入されてしまうことにもなる。そして、そのドレイン拡散層に注入された上記別の第２導電型不純物は、二重拡散型ＭＯＳトランジスタのオン抵抗の不要な増大を招く虞がある。
【００１８】
その点、請求項７に記載の製造方法では、前記第２注入工程で、前記二重拡散型ＭＯＳトランジスタ構造のドレイン拡散層への前記第１導電型不純物の注入を同時に行うとともに、前記第３注入工程での前記別の第２導電型不純物の注入を、前記ドレイン拡散層のドレイン端側が前記マスクの陰となるように、基板上表面の垂直方向から傾斜した角度で行うようにしている。こうした製造方法によれば、二重拡散型ＭＯＳトランジスタ動作時の主たる通電経路であるドレイン拡散層のドレイン端付近には、上記別の第２導電型不純物が拡散されないようになるため、上記のようなオン抵抗の不要な増大を抑えつつ、ソース／ドレイン拡散層の同時形成による製造の簡易化を図ることができる。
【００１９】
なお、請求項８に記載のように、前記第１注入工程で注入される前記第２導電型不純物としてボロンを採用し、前記第３注入工程で注入される前記別の第２導電型不純物としてインジウムを採用することとすれば、上記のような寄生バイポーラトランジスタの動作の抑制と二重拡散型ＭＯＳトランジスタのオン抵抗との両立の図られた半導体装置を製造することができる。また請求項９に記載のように、前記第１注入工程で注入される前記第２導電型不純物として燐を採用し、前記第３注入工程で注入される前記別の第２導電型不純物をアンチモンとしても、同様の半導体措置を製造することができる。
【発明の効果】
【００２０】
本発明によれば、未固溶のまま残留した不純物によってボディ領域に発生したキャリアのライフタイムを短縮して寄生バイポーラトランジスタの動作を抑制すると同時に、ボディ領域＝ソース拡散層間のＰＮ接合の横方向急峻性を高めて二重拡散型ＭＯＳトランジスタのオン抵抗の低減を図ることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を具体化した一実施形態を、図１〜図４を参照して詳細に説明する。
【００２２】
図１に、本実施形態の半導体装置に設けられたＤＭＯＳトランジスタ構造の断面構造を示す。同図に示すように、ＤＭＯＳトランジスタ構造の形成される基板は、Ｐ型シリコン基板１とその上表面に成膜されるとともにＤＭＯＳトランジスタのドリフト層となるＮ型
エピタキシャルシリコン層２とによって構成されている。そしてそのＮ型エピタキシャルシリコン層２の上表面には、Ｐ型不純物の拡散されたボディ領域１０が形成されるとともに、そのボディ領域１０内には、同ボディ領域１０よりも浅く、高濃度のＮ型不純物（ここではヒ素Ａｓ）が拡散されたソース拡散層１２ａが形成されている。またソース拡散層１２ａが形成されずに露出したボディ領域１０の上方には、ゲート酸化膜５を介してゲート電極７が配置される。更にゲート電極７の側方におけるＮ型エピタキシャルシリコン層２の上表面には、ＬＯＣＯＳ法により形成された厚い酸化膜４を挟んで、高濃度のＮ型不純物（ここではヒ素）が拡散されたドレイン拡散層１２ｂが形成されている。
【００２３】
なお、本実施形態の半導体装置では、上記基板を構成するシリコンに対する固溶限度及び拡散性の双方がより高いボロンＢとより低いインジウムＩｎとの２つのＰ型不純物をボディ領域１０に拡散するとともに、そのボディ領域１０のソース拡散層１２ａ近傍の部位におけるインジウムＩｎの濃度比を該ボディ領域１０の他の部位に比して高くしている。さらに、そうしたボディ領域１０のソース拡散層１２ａ近傍におけるインジウムＩｎのピーク濃度を、同インジウムＩｎのシリコンに対する固溶限度よりも高くしている。そしてこれにより、ボディ領域１０内のキャリアのライフタイムを短縮して寄生バイポーラトランジスタの動作を抑制すると同時に、ボディ領域１０とソース拡散層１２ａとの接合の横方向急峻性（Lateral Junction Abruptness ）を向上してＤＭＯＳトランジスタのオン抵抗を低減するようにしている。
【００２４】
次に、そうしたＤＭＯＳトランジスタ構造の形成に係る本実施形態の半導体装置の製造方法を、図２を参照して説明する。
【００２５】
まず、図２−１に示すように、Ｐ型シリコン基板１の上表面に、１〜２Ω・ｃｍ程度の比抵抗を有するＮ型エピタキシャルシリコン層２を３μｍ程度の膜厚で形成する。そして、ＬＯＣＯＳ法やＰＮ接合分離法を用いて素子分離を行うとともに、ＤＭＯＳトランジスタのゲート＝ドレイン間の電界の低減やドレイン拡散層のオフセットを行うための厚い酸化膜４を、上記ＬＯＣＯＳ法による素子分離と同時並行して形成する。
【００２６】
続いて、上記Ｎ型エピタキシャルシリコン層２の上表面に２００Å程度の犠牲酸化膜３を形成する。そしてその犠牲酸化膜３を通じて、Ｐ型シリコン基板１及びＮ型エピタキシャルシリコン層２に、しきい値電圧調整や耐圧調整のためのイオン注入を行う。
【００２７】
その後、犠牲酸化膜３を除去した上で、図２−２に示すように、酸素ガス及び水素ガスの混合気中でＮ型エピタキシャルシリコン層２上に２００Å程度のゲート酸化膜５を形成した後、ＬＰ−ＣＶＤ（低圧化学的気層成長）法等を用いて、そのゲート酸化膜５の上表面に２０００Å程度のポリシリコン６を堆積させる。そしてオキシ塩化燐ＰＯＣｌ3 等を用いた熱処理を通じて、上記ポリシリコン６に燐Ｐをドープする。
【００２８】
この燐Ｐのドープにより生じた燐ガラスを除去した後、図２−３に示すように、フォトリソフラフィ技術を用いて上記ポリシリコン６の不要部分を除去してゲート電極７を形成する。そして９００℃の酸素雰囲気下で、その形成されたこのゲート電極７の表面に１００Å程度の再酸化層８を形成する。
【００２９】
続いて、図２−４に示すように、上記ボディ領域１０の形成されるソース領域のＮ型エピタキシャルシリコン層２の上表面下に、ボロンＢを拡散させる。このボディ領域１０へのボロンＢの拡散は、ソース領域が開口したマスク９を用いて、４０ＫｅＶ程度の注入エネルギ、及び１平方センチメートル当たり１０の１４乗個程度の注入密度でボロンＢをイオン注入した後、９００℃程度で１時間ほど熱処理を施して熱拡散することで行われる。なお、本実施形態では、この工程でのボロンＢのイオン注入が上記第１注入工程に対応する。
【００３０】
ボディ領域１０の形成後、図２−５に示すように、上記ソース拡散層１２ａ及びドレイン拡散層１２ｂの形成領域のみが開口したマスク１１を用いて、６０ＫｅＶ程度の注入エネルギ、及び１平方センチメートル当たり２×１０の１５乗個程度の注入密度でヒ素Ａｓをイオン注入する。なお本実施形態では、この工程が上記第２注入工程に対応する。
【００３１】
そして更に、図２−６に示すように、同じマスク１１をそのまま用いて、１６０ＫｅＶ程度の注入エネルギ、及び１平方センチメートル当たり１．５×１０の１３乗個程度の注入密度でインジウムＩｎを傾斜角３０〜６０°の斜めイオン注入にて注入する。これにより、上記ボロンの拡散されたボディ領域１０のうち、そのソース端、すなわちボディ領域のドレイン拡散層１２ｂ側の端部におけるソース拡散層１２ａの近傍の部分（インジウム拡散層１３）にのみ、局所的にインジウムＩｎが注入される。本実施形態では、この工程が上記第３注入工程に対応する。
【００３２】
このときのイオン注入に際しては、ドレイン拡散層１２ｂにもインジウムＩｎが注入される。このとき、ＤＭＯＳトランジスタ動作時のソース、ドレイン間の主たる通電経路上に位置する、ドレイン拡散層１２ｂのドレイン端付近にまでインジウムＩｎが注入されてしまうと、ＤＭＯＳトランジスタのオン抵抗が増大してしまう。そこで本実施形態では、上記のようにイオン注入方向を傾斜させて、そのドレイン端、すなわちドレイン拡散層１２ｂのソース拡散層１２ａ側の端部付近を上記マスク１１の陰とすることで、ドレイン端付近にはインジウムＩｎは注入させないようにしている。
【００３３】
こうして形成されたインジウム拡散層１３でのインジウムＩｎのピーク濃度は、１立方センチメートル当たり１０の１８乗個程度となっている。一方、シリコンＳｉに対するインジウムＩｎの固溶限度は、平衡状態で１立方センチメートル当たり２×１０の１７乗程度、非平衡状態でも１立方センチメートル当たり７×１０の１７乗個程度となっている。そのため、注入されたインジウムＩｎの一部は、固溶できずにシリコン格子間に残留するようになる。
【００３４】
こうしたインジウムＩｎの注入後、図２−７に示すように、ソース電極のボディ領域１０とのコンタクト部分のみが開口したマスク１４を用いて２フッ化ボロンＢＦ2 のイオン注入を行い、上記コンタクト部分のＮ型エピタキシャルシリコン層２の上表面下にＰ＋拡散層１５を形成する。このときの２フッ化ボロンＢＦ2 のイオン注入は、６０ＫｅＶ程度の注入エネルギ、及び１平方センチメートル当たり３×１０の１５乗個程度の注入密度で行われる。その後、１０００℃程度で１０秒間ほど熱処理を行って、上記ソース拡散層１２ａ、ドレイン拡散層１２ｂ及びインジウム拡散層１３の形成領域に注入されたヒ素Ａｓ及びインジウムＩｎを活性化する。
【００３５】
その後、正珪酸四エチルＳｉ（ＯＣ2 Ｈ5 ）4 、いわゆるＴＥＯＳを用いたＬＰ−ＣＶＤ法などを用いて、図２−８に示すように、基板上表面を全体的に覆うように層間絶縁膜１６を形成する。そしてフォトリソグラフィ技術を用いて、図２−９に示すように、その層間絶縁膜１６にコンタクトホール１７を開口するとともに、スパッタ法により、アルミニウムＡｌ等の金属膜１８をシリコン基板上に堆積する。さらに、図２−１０に示すように、フォトリソフラフィ技術を用いて金属膜１８の不要部分を除去して配線１８ａを形成するとともに、その配線１８ａ上にパッショベーション膜１９を形成することで、ＤＭＯＳトランジスタが製造される。
【００３６】
さて、以上の態様で製造された本実施形態の半導体装置のＤＭＯＳトランジスタのボディ領域１０のソース拡散層１２ａの近傍の部分には、シリコン基板１ａを構成するシリコンに対する固溶限度及び拡散性が共に、ボロンＢよりも低いインジウムＩｎが局所的に拡
散されたインジウム拡散層１３が形成されている。そしてそのインジウム拡散層１３では、そのシリコン結晶間にインジウムＩｎが未固溶のまま残留されている。こうした未固溶のインジウムＩｎは、キャリアのライフタイムを低下させるライフタイムキラーとして機能するため、ＤＭＯＳトランジスタ動作時の衝突電離現象等で発生したキャリアによるボディ領域１０の電位変動を抑制することができる。そのため、インジウム拡散層１３の形成により、寄生バイポーラトランジスタの動作を抑制してＤＭＯＳトランジスタの動作安定性を向上することができる。
【００３７】
またこうしたインジウム拡散層１３の形成によれば、ソース拡散層１２ａとの界面における不純物の横方向急峻性が向上されるようにもなる。横方向急峻性とは、シリコン基板の横方向、すなわち基板上表面に沿った方向における不純物の濃度勾配の急激さを指している。
【００３８】
図３は、不純物の拡散態様の異なる４つのシリコン基板における不純物濃度分布を示している。同図の縦軸は、不純物のキャリア濃度［Ａ．Ｕ．］を、横軸は不純物の拡散中心から一定の距離だけ離間した特定の位置を基準とした、不純物の拡散中心から離間する側への上記横方向における距離［ｎｍ］をそれぞれ示している。
【００３９】
また同図の曲線Ｌ１はヒ素Ａｓのみを拡散させた場合を、曲線Ｌ２はボロンＢのみを拡散させた場合を、曲線Ｌ３はボロンＢとインジウムＩｎとを拡散させた場合をそれぞれ示している。また同図の曲線Ｌ４は、ヒ素ＡｓとボロンＢとを拡散させてＰＮ接合を形成した場合を示しており、これはインジウム拡散層１３を形成しなかったときのボディ領域１０とソース拡散層１２ａとの接合部分に相当する。更に同図の曲線Ｌ５は、ヒ素ＡｓとボロンＢに加え、インジウムＩｎを拡散させてＰＮ接合を形成した場合を示しており、これは本実施形態のインジウム拡散層１３の形成部分におけるボディ領域１０とソース拡散層１２ａとの接合部分に相当している。
【００４０】
さて同図の曲線Ｌ２に示すように、シリコン基板に対する拡散性の高いボロンＢのみを拡散させた場合には、同図に示される範囲内では、上記距離の増加に応じたキャリア濃度の低下は殆ど見られない。これに対して、ボロンＢに加えてインジウムＩｎを拡散させた場合には、インジウムＩのシリコン基板に対する拡散性が低いため、同図の曲線Ｌ３に示すように、そのキャリア濃度の低下勾配は、ボロンＢのみの場合に比して大きくなる。
【００４１】
そのため、曲線Ｌ４及び曲線Ｌ５の対比から明らかなように、ＰＮ接合における横方向の不純物のキャリア濃度の低下勾配は、ヒ素ＡｓとボロンＢのみとのＰＮ接合よりも、ヒ素ＡｓとボロンＢ及びインジウムＩｎとのＰＮ接合の方が急となる。
【００４２】
図４は、ボディ領域１０／ソース拡散層１２ａ間の横方向急峻性とソース／チャネル間の単位トランジスタ幅当たりの寄生抵抗の大きさ［Ω／μｍ］との関係を示している。なお、同図の横軸の数値は、ＰＮ接合においてキャリア濃度が一桁下がるまでの横方向の距離［ｎｍ／ｄｅｃ］を示しており、その数値が小さいほど、横方向急峻性は高いこととなる。また同図の縦軸は、トランジスタ幅１μｍ当たりの寄生抵抗の大きさ［Ω／μｍ］を示している。同図に示されるように、横方向急峻性を高めることで、ソース／チャネル間の寄生抵抗を低下させることが、そしてひいてはＤＭＯＳトランジスタのオン抵抗を低下させることができる。
【００４３】
こうした本実施形態では、ボロンＢが上記第１の不純物及び上記第１注入工程で注入される第２導電型不純物に対応し、インジウムＩｎが上記第２の不純物及び上記第３注入工程で注入される別の第２導電型不純物に対応する。
【００４４】
以上説明した本実施形態の半導体装置及びその製造方法によれば、次の効果を奏することができる。
【００４５】
（１）インジウム拡散層１３の形成により、ボディ領域１０内のキャリアのライフタイムを短縮して寄生バイポーラトランジスタの動作を抑制すると同時に、ボディ領域１０／ソース拡散層１２ａ間の横方向急峻性を向上してＤＭＯＳトランジスタのオン抵抗の低減を図ることができる。
【００４６】
（２）ソース拡散層１２ａの形成に係るヒ素Ａｓの注入時と同じマスクを用いて、インジウム拡散層１３の形成に係るインジウムＩｎの注入を行うようにしているため、マスクの形成工程及びその除去工程を省いて製造を容易とすることができる。
【００４７】
（３）製造工程を簡略とすべくソース拡散層１２ａとドレイン拡散層１２ｂとのヒ素Ａｓ注入を同時に行うとともに、そのヒ素Ａｓ注入と同じマスクを用いて行われるインジウムＩｎの注入を、ドレイン拡散層１２ｂのドレイン端側がマスクの陰となるように斜めイオン注入で行うようにした。そしてこれにより、ＤＭＯＳトランジスタ動作時の主たる通電経路となるドレイン拡散層１２ｂのドレイン端付近に対し、抵抗を増加させるインジウムＩｎの注入を回避するようにした。そのため、ＤＭＯＳトランジスタのオン抵抗の不要な増大を招くことなく、製造工程の簡略化を図ることができる。
【００４８】
なお上記実施形態は、以下のように変更して実施することもできる。
【００４９】
・上記実施形態では、インジウムＩｎを斜めイオン注入することで、抵抗上問題となるドレイン拡散層１２ｂのドレイン端付近へのインジウムＩｎの注入を抑制するようにしていた。もっとも、ソース拡散層１２ａやドレイン拡散層１２ｂへのヒ素Ａｓの注入と別のマスクを使って行う場合等、ドレイン端付近へのインジウムＩｎの注入が問題とならない場合には、斜めイオン注入を採用しないようにしても良い。
【００５０】
・上記実施形態では、インジウム拡散層１３をボディ領域１０のソース端におけるソース拡散層１２ａ近傍に形成するようにしていたが、ボディ領域１０内でのインジウム拡散層１３の形成態様を適宜変更しても良い。要は、ボディ領域１０のソース拡散層１２ａ近傍のみに、局所的にインジウムの濃度比の高められた領域が形成されていれば、寄生バイポーラの動作抑制と同時に、ＤＭＯＳトランジスタのオン抵抗の低減を図ることができる。例えば図５は、ボディ領域１０内のソース拡散層１２ａの周囲全体に、インジウム拡散層１３を形成した本発明の半導体装置の一実施態様例を示している。なお、上記のように、斜めイオン注入を用いずにインジウムの注入を行った場合には、こうした態様でインジウム拡散層１３が形成されるようになる。
【００５１】
・上記実施形態では、上記第１導電型をＰ型とし、上記第２導電型をＮ型とする半導体装置及びその製造方法を説明したが、上記第１導電型をＮ型、上記第２導電型をＰ型として本発明を具体化することもできる。図６は、そうした半導体装置のＤＭＯＳトランジスタの断面構造を示している。同図に示す半導体装置では、Ｎ型シリコン基板１'の上表面に成膜されたＰ型エピタキシャルシリコン層２'の上表面に、ＤＭＯＳトランジスタが形成されている。そしてそのソース拡散層１２ａ'及びドレイン拡散層１２ｂ'には、Ｐ型不純物であるボロンＢが拡散されるとともに、そのボディ領域１０'にはＮ型不純物である燐Ｐが拡散されている。またそうしたボディ領域１０'のソース拡散層１２ａ'の付近には、シリコンに対する固溶限度及び拡散性の双方が上記燐Ｐよりも低いアンチモンＳｂが拡散されたアンチモン拡散層１３'が局所的に形成されている。こうした半導体装置の製造も、上記実施形態と同様に行うことができる。
【００５２】
・上述したボロンＢとインジウムＩｎとの組合せ、及び燐ＰとアンチモンＳｂとの組合せ以外に、固溶限度及び拡散性の点から適宜な不純物の組合せがあれば、その組合せをボ
ディ領域１０を構成する２種の不純物として採用するようにしても良い。
【００５３】
・上記実施形態では、ソース電極及びドレイン電極の双方が基板上表面側に配置された、いわゆる横型のＤＭＯＳトランジスタを備える半導体装置に本発明を適用した場合を説明した。ただし本発明は、ソース電極及びドレイン電極が基板上表面側及び裏面側にそれぞれ配置され、動作時に基板厚さ方向に電流の流れる縦型ＤＭＯＳトランジスタにも同様に適用することができる。例えば図７には、本発明の適用された縦型ＤＭＯＳトランジスタの断面構造の一例が示されている。
【００５４】
・二重拡散型ＭＯＳトランジスタとバイポーラトランジスタとの複合デバイスである絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）にも、本発明を適用することができる。要は、そうしたＩＧＢＴにあって、ＤＭＯＳトランジスタのソース拡散層に相当するエミッタ拡散層のベース領域を、上記のような固溶限度及び拡散性の異なる２つの不純物で構成する。そして、そうしたベース領域のエミッタ拡散層近傍において、より固溶限度及び拡散性の低い方の不純物の濃度比を局所的に高めるようにすれば、上記実施形態と同様の効果を得ることができる。例えば図８には、本発明の適用されたＩＧＢＴの断面構造の一例が示されている。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施形態に係る半導体装置についてそのＤＭＯＳトランジスタの断面図。
【図２−１】同実施形態の半導体装置の製造方法についてそのＤＭＯＳトランジスタ構造の形成手順を示す断面図。
【図２−２】同実施形態の半導体装置の製造方法についてそのＤＭＯＳトランジスタ構造の形成手順を示す断面図。
【図２−３】同実施形態の半導体装置の製造方法についてそのＤＭＯＳトランジスタ構造の形成手順を示す断面図。
【図２−４】同実施形態の半導体装置の製造方法についてそのＤＭＯＳトランジスタ構造の形成手順を示す断面図。
【図２−５】同実施形態の半導体装置の製造方法についてそのＤＭＯＳトランジスタ構造の形成手順を示す断面図。
【図２−６】同実施形態の半導体装置の製造方法についてそのＤＭＯＳトランジスタ構造の形成手順を示す断面図。
【図２−７】同実施形態の半導体装置の製造方法についてそのＤＭＯＳトランジスタ構造の形成手順を示す断面図。
【図２−８】同実施形態の半導体装置の製造方法についてそのＤＭＯＳトランジスタ構造の形成手順を示す断面図。
【図２−９】同実施形態の半導体装置の製造方法についてそのＤＭＯＳトランジスタ構造の形成手順を示す断面図。
【図２−１０】同実施形態の半導体装置の製造方法についてそのＤＭＯＳトランジスタ構造の形成手順を示す断面図。
【図３】不純物の拡散態様の異なる４つのシリコン基板における不純物のキャリア濃度分布を示すグラフ。
【図４】ＤＭＯＳトランジスタのソース拡散層、ボディ領域間におけるＰＮ接合の横方向急峻性と寄生抵抗との関係を示すグラフ。
【図５】本発明の半導体装置の他の実施形態についてそのＤＭＯＳトランジスタ構造の断面図。
【図６】本発明の半導体装置の更に別の実施形態についてそのＤＭＯＳトランジスタ構造の断面図。
【図７】縦型ＤＭＯＳトランジスタを有する半導体装置への本発明の適用例についてその断面構造を示す断面図。
【図８】ＩＧＢＴを有する半導体装置への本発明の適用例についてその
【図９】従来の半導体装置におけるＤＭＯＳトランジスタの断面構造を示す断面図。
【符号の説明】
【００５６】
１…Ｐ型シリコン基板、１’…Ｎ型シリコン基板，１ａ…シリコン基板、２…Ｎ型エピタキシャルシリコン層、２’…Ｐ型エピタキシャルシリコン層、３…犠牲酸化膜、４…酸化膜、５…ゲート酸化膜、６…ポリシリコン、７…ゲート電極、８…再酸化層、９，１１，１４…マスク、１０，１０’…ボディ領域、１２ａ…ソース拡散層、１２ｂ…ドレイン拡散層、１３…インジウム拡散層、１３’…アンチモン拡散層、１４…インジウム拡散層、１６…層間絶縁膜、１７…コンタクトホール、１８…金属膜、１８ａ…配線、１９…パッショベーション膜。
【図１】
2007095997.tif 000003
【図２−１】
2007095997.tif 000004
【図２−２】
2007095997.tif 000005
【図２−３】
2007095997.tif 000006
【図２−４】
2007095997.tif 000007
【図２−５】
2007095997.tif 000008
【図２−６】
2007095997.tif 000009
【図２−７】
2007095997.tif 000010
【図２−８】
2007095997.tif 000011
【図２−９】
2007095997.tif 000012
【図２−１０】
2007095997.tif 000013
【図３】
2007095997.tif 000014
【図４】
2007095997.tif 000015
【図５】
2007095997.tif 000016
【図６】
2007095997.tif 000017
【図７】
2007095997.tif 000018
【図８】
2007095997.tif 000019
【図９】
2007095997.tif 000020