(57)【要約】【課題】コマンドで動作が指定されるメモリバンクの並列数が相違しても不揮発性メモリセルが保持する記憶情報の読出し論理値に不所望な変化難くする。【解決手段】各々独立にメモリ動作可能な複数のメモリバンク（ＭＢＮＫ０〜ＭＢＮＫｎ）と、前記複数のメモリバンクのメモリ動作を制御する制御部（２）とを有する。メモリバンクは電気的に書換え可能な多数の不揮発性メモリセルを有する。制御部は外部から与えられるコマンドに応答して前記複数のメモリバンクを並列動作可能である。制御部は、前記コマンドに応答して記憶情報の読出しを行うメモリバンクが少なくとも一つあるとき、その読出しに並行して残りのメモリバンクに記憶情報のダミー読出しを実行させ、前記ダミー読出しによる読出し結果を無効にする。これにより、コマンドによる読出し動作の指示の状態によらず、全てのメモリバンクにおける全体的な電力消費状態はほぼ一定なる。【選択図】図１
2007095233.tif 000002
【特許請求の範囲】
【請求項１】
各々独立にメモリ動作可能な複数のメモリバンクと、前記複数のメモリバンクのメモリ動作を制御する制御部とを有し、
前記メモリバンクは電気的に書換え可能な多数の不揮発性メモリセルを有し、
前記制御部は外部から与えられるコマンドに応答して前記複数のメモリバンクを並列動作可能であり、
前記制御部は、前記コマンドに応答して記憶情報の読出しを行うメモリバンクが少なくとも一つあるとき、その読出しに並行して残りのメモリバンクに記憶情報のダミー読出しを実行させる不揮発性メモリ。
【請求項２】
前記制御部は、前記ダミー読出しによる読出し結果の伝達経路を遮断することによって前記ダミー読出しによる読出し結果を無効にする請求項１記載の不揮発性メモリ。
【請求項３】
前記メモリバンクは、前記不揮発性メモリセルを有する不揮発性メモリ部と、前記不揮発性メモリ部に接続されたデータバッファバッファ部とを有し、
前記データバッファ部は、不揮発性メモリ部から読み出されたデータを一時的に保持して外部に出力可能とし、外部から供給された書き込みデータを一時的に保持してメモリ部に供給可能とする請求項１記載の不揮発性メモリ。
【請求項４】
前記制御部は、前記ダミー読出しによって不揮発性メモリ部で読み出したデータを前記データバッファ部に転送しない請求項３記載の不揮発性メモリ。
【請求項５】
前記不揮発性メモリ部は、前記不揮発性メモリセルのデータ端子に接続する複数のビット線と、前記夫々のビット線に接続するセンスラッチと、前記不揮発性メモリセルの選択端子に接続する複数のワード線とを有し、
前記制御部は、前記ダミー読出しによって不揮発性メモリセルからビット線に読み出したデータをセンスラッチにラッチさせる請求項４記載の不揮発性メモリ。
【請求項６】
前記制御部は、不揮発性メモリ部からデータバッファ部に不揮発性メモリセルの記憶情報を読出す読出しコマンドに応答する動作に付随して、前記ダミー読出しを実行させる請求項１記載の不揮発性メモリ。
【請求項７】
前記制御部は、データバッファ部が保持する書込みデータに従って対応する不揮発性メモリ部における不揮発性メモリセルの閾値電圧を設定する書込みコマンドに応答するとき、書込みベリファイ動作に付随して、前記ダミー読出しを実行させる請求項１記載の不揮発性メモリ。
【請求項８】
前記制御部は、不揮発性メモリセルの閾値電圧を初期化する消去コマンドに応答するとき、消去ベリファイ動作に付随して、前記ダミー読出しを実行させる請求項１記載の不揮発性メモリ。
【請求項９】
前記複数のメモリバンクに動作電源を供給する電源回路を有し、
前記制御部は、コマンドによって動作が指定されたメモリバンクの数に応じて前記電源回路による動作電源の供給状態を制御し、
前記制御部は、動作が指定されたメモリバンクの数が多いほど動作電源の電源電圧を高くし、又は動作が指定されたメモリバンクの数が多いほど動作電源の電流供給能力を高くする請求項１記載の不揮発性メモリ。
【請求項１０】
前記複数のメモリバンクに一対一対応で個別に動作電源を供給する複数の電源回路を有し、
前記制御部は、コマンドによって動作が指定されたメモリバンクに、対応する電源回路から動作電源を供給すると共に、前記ダミー動作を行うときメモリバンクに電源回路から動作電源を供給する請求項１記載の不揮発性メモリ。
【請求項１１】
各々独立にメモリ動作可能な複数のメモリバンクと、前記複数のメモリバンクのメモリ動作を制御する制御部とを有し、
前記メモリバンクは電気的に書換え可能な多数の不揮発性メモリセルを有し、
前記制御部は外部から与えられるコマンドに応答して前記複数のメモリバンクを並列動作可能であり、
前記制御部は、前記コマンドに応答して記憶情報の読出しを行うメモリバンクが少なくとも一つあるとき、その読出しに並行して残りのメモリバンクに、読出し経路の途中を遮断して読出しを実行させる不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、独立に動作可能な複数のメモリバンクを有する電気的に書き換え可能な不揮発性メモリに関し、例えばマルチバンクを有するフラッシュメモリに適用して有効な技術に関する。
【背景技術】
【０００２】
独立に動作可能な複数のメモリバンクを有するフラッシュメモリに関する特許文献１には、コマンドによって単数又は複数のメモリバンクを動作させることについて記載がある。例えば、データの読出し動作に関しては、一つのメモリバンクを指定した読出し動作、複数のメモリバンクを指定した並列読出し動作について記載がある。書込みについてもデータバッファに書き込みデータを取り込んでそのデータを不揮発性メモリに対する書き込む動作を複数のメモリバンクに対して並列化する動作が記載される。消去についても一つのメモリバンクを選択し、或いは複数のメモリバンクに対して並列化する動作形態が示される。
【０００３】
【特許文献１】特開２００３−２２３７９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
マルチバンクのフラッシュメモリにおいて、動作するメモリバンクの並列数に応じて、不揮発性メモリセルが保持する記憶情報の読出し論理値に変化のあることが本発明者によって見出された。その原因は、メモリバンクの並列数や並列動作の組み合わせ形態等に応ずる負荷の変動による内部電圧の変化と考えられる。しかしながら、メモリバンクの並列動作数の相違によってどの電圧がどれだけ変化しているかを厳密に把握することは難しいことが本発明者によって見出された。そのような状況下では、一部の回路に対する中途半端な対策を行ったのでは効果を期待することができない。そこで、個々の原因を特定せずに包括的な対策を講ずる必要性のあることが本発明者によって認識された。
【０００５】
本発明の目的は、コマンドで動作が指定されるメモリバンクの並列数が相違しても不揮発性メモリセルが保持する記憶情報の読出し論理値に不所望な変化を生じ難い不揮発性メモリを提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
本発明に係る不揮発性メモリは、各々独立にメモリ動作可能な複数のメモリバンク（ＭＢＮＫ０〜ＭＢＮＫｎ）と、前記複数のメモリバンクのメモリ動作を制御する制御部（２）とを有する。前記メモリバンクは電気的に書換え可能な多数の不揮発性メモリセル（ＭＣ）を有する。前記制御部は外部から与えられるコマンドに応答して前記複数のメモリバンクを並列動作可能である。前記制御部は、前記コマンドに応答して記憶情報の読出しを行うメモリバンクが少なくとも一つあるとき、その読出しに並行して残りのメモリバンクに記憶情報のダミー読出しを実行させる。
【０００９】
上記した手段によれば、コマンドによって読出し動作が指示されたメモリバンクの数に拘らず、残りのメモリバンクでもダミー読出しが行われるから、コマンドによる読出し動作の指示の状態によらず、全てのメモリバンクにおける全体的な電力消費状態は一定となる。これにより、コマンドで動作が指定されるメモリバンクの並列数が相違しても不揮発性メモリセルが保持する記憶情報の読出し論理値に不所望な変化を生じ難い。
【００１０】
本発明の一つの具体的な形態として、前記制御部は、前記ダミー読出しによる読出し結果の伝達経路を遮断することによって前記ダミー読出しによる読出し結果を無効にする。
【００１１】
本発明の別の一つの具体的な形態として、前記メモリバンクは、前記不揮発性メモリセルを有する不揮発性メモリ部（１１，１２，１６）と、前記不揮発性メモリ部に接続されたデータバッファバッファ部（１５）とを有する。前記データバッファ部は、不揮発性メモリ部から読み出されたデータを一時的に保持して外部に出力可能とし、外部から供給された書き込みデータを一時的に保持してメモリ部に供給可能とする。このとき、前記制御部は、前記ダミー読出しによって不揮発性メモリ部で読み出したデータを前記データバッファ部に転送しない。これによって前記ダミー読出しによる読出し結果を無効にする。ここでダミー読み出しを行ったデータをデータバッファ部に転送しないのは、データバッファ部には既に読み出しが完了しており、外部への出力が完了していないデータが存在している可能性があるため、そのデータを保持する必要があることと、データバッファにデータ格納をさせることで電力消費の増加を招くことになるからである。
【００１２】
更にこのとき、前記不揮発性メモリ部は、前記不揮発性メモリセルのデータ端子に接続する複数のビット線と、前記夫々のビット線に接続するセンスラッチと、前記不揮発性メモリセルの選択端子に接続する複数のワード線とを有する。前記制御部は、前記ダミー読出しによって不揮発性メモリセルからビット線に読み出したデータをセンスラッチにラッチさせる。センスラッチの動作も含めて全てのメモリバンクにおける全体的な電力消費状態を一定にすることができる。ビット線から読み出したデータをセンスラッチにラッチさせる動作においては、ビット線の電位またはビット線を流れる電流量の判定が必要であり、係る判定動作はアナログ的な動作であることから、係る判定動作期間においては、ビット線を所定の電圧レベルまで充電しまたはビット線に電流を流す場合の電圧レベルや電流量の変動を抑え、またセンスラッチでの判定においては電力消費状態を一定にしておくことが適切な読み出しのために必要である。その一方、係る判定動作期間以外の期間においては電力消費を低減することが必要となる。
【００１３】
本発明の更に別の一つの具体的な形態として、前記制御部は、不揮発性メモリ部からデータバッファ部に不揮発性メモリセルの記憶情報を読出す読出しコマンドに応答する動作に付随して、前記ダミー読出しを実行させる。また、前記制御部は、データバッファ部が保持する書込みデータに従って対応する不揮発性メモリ部における不揮発性メモリセルの閾値電圧を設定する書込みコマンドに応答するとき、書込みベリファイ動作に付随して、前記ダミー読出しを実行させる。また、前記制御部は、不揮発性メモリセルの閾値電圧を初期化する消去コマンドに応答するとき、消去ベリファイ動作に付随して、前記ダミー読出しを実行させる。
【００１４】
本発明の更に別の一つの具体的な形態として、前記複数のメモリバンクに動作電源を供給する電源回路を有する。前記制御部は、コマンドによって動作が指定されたメモリバンクの数に応じて前記電源回路による動作電源の供給状態を制御する。前記制御部は、動作が指定されたメモリバンクの数が多いほど動作電源の電源電圧を高くし、又は動作が指定されたメモリバンクの数が多いほど動作電源の電流供給能力を高くする。読出し動作以外の動作においてコマンドで動作が指定されるメモリバンクの並列数が相違する場合にも動作電圧の変化を小さくすることができる。
【００１５】
本発明の更に別の一つの具体的な形態として、前記複数のメモリバンクに一対一対応で個別に動作電源を供給する複数の電源回路を有する。前記制御部は、コマンドによって動作が指定されたメモリバンクに、対応する電源回路から動作電源を供給すると共に、前記ダミー動作を行うときメモリバンクに電源回路から動作電源を供給する。読出し動作以外の動作においてコマンドで動作が指定されるメモリバンクの並列数が相違する場合にも動作電圧の変化を小さくすることができる。
【発明の効果】
【００１６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１７】
すなわち、コマンドで動作が指定されるメモリバンクの並列数が相違しても不揮発性メモリセルが保持する記憶情報の読出し論理値に不所望な変化を生じ難いようにすることができる。
【発明を実施するための最良の形態】
【００１８】
《フラッシュメモリの全体的構成》
図１には本発明に係るフラッシュメモリ１の一例が全体的に示される。フラッシュメモリ１は、単結晶シリコンのような１個の半導体基板（半導体チップ）に、夫々独立にメモリ動作可能な複数個例えばｎ＋１個のメモリバンクＭＢＮＫ０〜ＭＢＮＫｎと、前記メモリバンクＭＢＮＫ０〜ＭＢＮＫｎに対するメモリ動作を制御する制御部(ＣＮＴ)２と、外部とのインタフェース制御部(ＩＦ)３とを有する。制御部２には、アドレスバッファ（ＡＢＵＦ）４、アドレスカウンタ（ＡＣＮＴ）５、内部電源回路（ＶＧＮ）６、コマンドデコーダ（ＣＤＥＣ）７、マイクロコンピュータ（ＭＰＵ）８、データ入出力制御論理回路（ＤＩＯ）９を有する。以下の説明では便宜上ｎ＝３とし、４個のメモリバンクを備えるものとして説明する。特に図示はしないが、前記マイクロコンピュータ８は中央処理装置（ＣＰＵ）、中央処理装置の動作プログラムを保有するプログラムメモリ、及び中央処理装置のワーク領域とされるワークＲＡＭを備える。
【００１９】
フラッシュメモリ１の入出力端子Ｉ／Ｏ［７：０］はアドレス入力、データ入出力、コマンド入力に兼用される。入出力端子Ｉ／Ｏ［７：０］から入力されたＸアドレス信号（セクタアドレス信号）はインタフェース制御部３を介してアドレスバッファ４に供給され、入力されたＹアドレス信号はインタフェース制御部３を介してＹアドレスカウンタ５にプリセットされる。Ｙアドレス信号が供給されなければＹアドレスカウンタ５は初期値のリセット状態を維持する。入出力端子Ｉ／Ｏ［７：０］から入力されたコマンドはインタフェース制御部３を介してコマンドデコーダ７に供給される。入出力端子Ｉ／Ｏ［７：０］から入力されたメモリバンクへの書込みデータはインタフェース制御部３を介してデータ入出力制御回路９に与えられ、書き込み対象とされるメモリバンクに８ビット単位で供給される。メモリバンクからのリードデータはデータ入出力制御回路９からインタフェース制御部３介して入出力端子Ｉ／Ｏ［７：０］に与えられる。尚、入出力端子Ｉ／Ｏ［７：０］から入出力される信号を便宜上、信号Ｉ／Ｏ［７：０］とも称する。
【００２０】
前記インタフェース制御部３はアクセス制御信号として、前述のチップイネーブル信号／ＣＥ、出力イネーブル信号／ＯＥ、書き込みイネーブル信号／ＷＥ、シリアルクロック信号ＳＣ、リセット信号／ＲＥＳ及びコマンドイネーブル信号／ＣＤＥを入力する。信号名の直前に記付された記号／は当該信号がロー・イネーブルであることを意味する。インタフェース制御部３は、それら信号の状態に応じて外部との信号インタフェース機能などを制御する。
【００２１】
前記夫々のメモリバンクＭＢＮＫ０〜ＭＢＮＫｎは、記憶情報の書き換え可能な不揮発性メモリセルを多数有する。前記メモリバンクＭＢＮＫ０〜ＭＢＮＫｎから不揮発性メモリセルを選択するためのＸアドレス信号はアドレスバッファ４から出力され、前記メモリバンクＭＢＮＫ０〜ＭＢＮＫｎから不揮発性メモリセルを選択するためのＹアドレス信号はアドレスカウンタ５から出力される。
【００２２】
前記夫々のメモリバンクＭＢＮＫ０〜ＭＢＮＫｎは、特に制限されないが、メモリセルアレイ(ＭＡＲＹ)１１、Ｘデコーダ１２、センスラッチ回路（ＳＬＡＴ）１６、データバッファ（ＤＢＵＦ）１５、Ｙセレクタ(ＹＳＥＬ)１４、及びＹデコーダ(ＹＤＥＣ)１３等を有する。前記メモリセルアレイ１１は電気的に消去及び書き込み可能な不揮発性メモリセルを多数有する。前記メモリセルアレイ１１、Ｘデコーダ１２及びセンスラッチ回路１６は不揮発性メモリ部を構成する。
【００２３】
不揮発性メモリセルＭＣは、例えば、図２に例示されるように、半導体基板若しくはメモリウェルＳＵＢに形成されたソースＳＴ及びドレインＤＴと、チャンネル領域に酸化膜を介して形成されたフローティングゲートＦＧ、そしてフローティングゲートＦＧに層間絶縁膜を介して重ねられたコントロールゲートＣＧを有して構成される。
【００２４】
前記メモリセルアレイ１１は、図３に例示されるＡＮＤ型アレイの場合、主ビット線ＭＢＬに、代表的に例示された副ビットＳＢＬが選択ＭＯＳトランジスタＭ１を介して接続され、副ビット線ＳＢＬに不揮発性メモリセルＭＣのドレインが結合される。副ビット線ＳＢＬを共有する不揮発性メモリセルＭＣのソースは選択ＭＯＳトランジスタＭ２を介してソース線ＳＬに共通接続される。選択ＭＯＳトランジスタＭ１は行方向単位でビット線制御線ＳＤｉにてスイッチ制御され、選択ＭＯＳトランジスタＭ２は行方向単位でソース線制御線ＳＳｉにてスイッチ制御される。不揮発性メモリセルＭＣのコントロールゲートは行方向単位でワード線ＷＬに接続される。図１に例示されるように各々のメモリセルアレイ１１は複数のセクタＳＣＴ０〜ＳＣＴｉの集合とされる。各々のセクタは、特に制限されないが、ワード線ＷＬを共通とするｊバイト分のメモリセルの集合とされる。
【００２５】
前記センスラッチ回路１６は主ビット線に一対一対応で接続する複数個のセンスラッチ（図示せず）を有する。センスラッチはスタティックラッチを主体に主ビット線のプリチャージ回路及びディスチャージ回路を備え、一方のデータ入出力ノードであるセンスノードが対応する主ビット線に接続される。各々のセンスラッチにおける他方のデータ入出力ノードであるリファレンスノードはデータバッファ１５の一方のデータ入出力端子に接続される。データバッファ１５は全ての主ビット線ＭＢＬとの間で並列的にデータの有出力を行う。前記データバッファ１５の他方のデータ入出力端子は前記Ｙセレクタ１４に接続される。
【００２６】
前記Ｘデコーダ１２は、Ｘアドレス信号をデコードし、指定されたメモリ動作に応じて、図３に例示されるワード線ＷＬ、ビット線制御線ＳＤｉ、ソース線制御線ＳＳｉの選択を行なう。Ｙセレクタ１４はｊバイト個の転送ゲートスイッチ（Ｙスイッチ）を有し、個々のＹスイッチは前記データバッファ１５のｊバイト個の他方のデータ入出力端子に一対一対応で接続される。Ｙデコーダ１３は、アドレスカウンタ５から出力されるＹアドレス信号をデコードして、Ｙセレクタ１４の転送ゲートスイッチ（Ｙスイッチ）をバイト単位で選択する。データバッファ１５と入出力回路９との間では、選択されたＹスイッチを介してバイト単位でデータの入出力が行われる。したがて、初期値からアドレスカウンタ５を順次インクリメントすれば、データバッファのｊバイトの記憶領域はＹデコーダ１３及びＹセレクタ１４を介してバイト単位で順次最下位から最上位に向けて選択され、選択されたバイト領域が入出力回路９との間でデータの入出力動作が可能にされる。
【００２７】
前記不揮発性メモリセルの情報記憶には電荷保持領域としてのフローティングゲートに蓄えられた電荷量に応じてメモリセルの閾値電圧（Ｖｔｈ）が変化することを利用する。このとき、メモリセルの閾値電圧は記憶データの値に応じて所望の範囲に制限され、その閾値電圧分布をメモリ閾値電圧分布と呼ぶ。例えば、１個の不揮発性メモリセルで２ビットの情報記憶を行う場合、記憶情報としてのデータ“０１”，“００”，“１０”，“１１”に対応する４種類のメモリ閾値電圧分布が決められる。それらメモリ閾値電圧分布を得るには、記憶情報“１１“を得るための消去動作を行い、この後の書き込み動作時にワード線に印加する書き込みベリファイ電圧を相互に異なる３種類の電圧に設定し、これらの３種類の電圧を順次切り替えて、３回に分けて書き込み動作を行えば良い。書き込み処理では例えば、書き込み選択のビット線には０Ｖ、非選択のビット線には６Ｖ、ワード線には１７Ｖを印加すればよい。ビット線に０Ｖを印加するか、６Ｖを印加するかは、対応するセンスラッチにラッチさせる書き込み制御データの論理値で決定される。書き込み処理の時にセンスラッチに“１”または“０”の何れをセットするかは、データバッファ上の書き込みデータに従って制御する。消去動作では例えば、ビット線を２Ｖとし、選択ワード線印加電圧を−１６Ｖ、非選択ワード線を０Ｖとして、ワード線単位の消去動作を行う。
【００２８】
図４に不揮発性メモリセルの記憶情報と其れに対応する閾値電圧分布が例示される。ＶＷ０，ＶＷ１，ＶＷ２，ＶＷ３は書き込みベリファイ時における記憶情報“１１”，“１０”，“００”，“０１”に応じた下裾ベリファイ電圧である。ＶＥＷ０，ＶＥＷ１，ＶＥＷ２は書き込みベリファイ時における記憶情報“１１”，“１０”，“００”に応じた上裾ベリファイ電圧である。それら上裾ベリファイ電圧と下裾ベリファイ電圧によって記憶情報“１１”，“１０”，“００”，“０１”に応じた閾値電圧分布が規定される。ＶＲＷＬ，ＶＲＷＭ，ＶＲＷＨは読み出し動作時に記憶情報“１１”，“１０”，“００”，“０１”を判定可能にするための読み出しワード線電圧（読出し判定レベル）である。
【００２９】
読出し処理では、特に制限されないが、読出しワード線電圧をＶＲＷＭ、ＶＲＷＨ、ＶＲＷＬの順番に切換える。読出しワード線電圧をＶＲＷＭとすることによってセンスラッチに得られる論理値（Ｖｔｈ＞ＶＲＷＭのとき論理値０、Ｖｔｈ＜ＶＲＷＭのとき論理値１、）は２ビットの記憶情報の上位ビットを決定する。次に読出しワード線電圧をＶＲＷＨとすることによって得られる論理値が０のとき(Ｖｔｈ＞ＶＲＷＨ)は記憶情報の下位ビットを論理値１に決定する。最後に読出しワード線電圧をＶＲＷＬとすることによって得られる論理値が０のとき(Ｖｔｈ＞ＶＲＷＬ)は記憶情報の下位ビットを論理値０に、その論理値が１のとき(Ｖｔｈ＜ＶＲＷＬ)は記憶情報の下位ビットを論理値１に決定する。このように読出しワード線レベルを３回切換えて順次センスラッチ回路に３回読み出されるデータに基づいて２ビットの記憶情報を再生することができる。書込み動作ではその逆に、データバッファが保有する書き込みデータの２ビット単位の値に応じて書込み制御データを生成してセンスラッチに与え、これによって２ビットの書込みデータに対応する閾値電圧分布の形成タイミングにおいて書込み処理が可能にされる。前記２ビットの記憶情報を再生する論理及び２ビットの書込みデータに基づいて書込み制御データを生成する論理は、特に図示はしないが、データバッファ１５においてセンスラッチ回路１６とのインタフェース部分に設けられている。
【００３０】
このように、読み出し動作では選択された１本のワード線に選択端子が接続されたｊバイト分の不揮発性メモリセルからセンスラッチ回路１６に読み出された情報に基づいてその記憶情報が判定され、データバッファ１５に格納される。データバッファ１５に格納された記憶情報は、Ｙデコーダ１３及びＹセレクタ１４で選択されるバイト単位で、データ入出力制御回路９に転送され、入出力端子Ｉ／Ｏ［７：０］から外部に出力される。書き込み動作では書き込み対象とされるセクタのデータ（書込み前セクタデータ）がセンスラッチ１６を介してデータバッファ１５に格納され、データバッファに格納された書き込み前セクタデータの全部又は一部を入出力端子Ｉ／Ｏ［７：０］から８ビット単位で入力される書込みデータによって更新する。書き込み前セクタデータのどのバイトを更新するかはＹセレクタ１４の動作によって決定される。この後、更新されたセクタでデータを用いてセクタ単位で書き込みが行われる。尚、１セクタ分のデータを全て書換える場合にはデータバッファ１５の先頭から終端まで書き込みデータで満たせばよい。セクタの一部を書き換える場合には、アドレスカウンタ５のアドレスプリセット機能を用いて、セクタの一部の書換え対象部分に応ずる、データバッファ１５の一部分だけを書き込みデータによって更新すればよい。
【００３１】
前記内部電源回路６は、書込み、消去、ベリファイ、読み出し等のための各種動作電源を生成してメモリバンクＭＢＮＫ０〜ＭＢＮＫｎに供給する。
【００３２】
前記コマンドデコーダ７及びＭＣＵ８は前記インタフェース制御部３から供給されるアクセスコマンドなどに従って、マルチバンクに対する書き込み等のメモリ動作を全体的に制御する。前記アクセスコマンドは、特に制限されないが、単数若しくは複数のコマンドコードとコマンドの実行に必要なアドレス情報及びデータ情報等を、所定のフォーマットに従って含んでいる。
【００３３】
図５にはメモリバンクＢＮＫ０〜ＢＮＫ３のセクタアドレスのマッピングが例示される。セクタアドレスはセクタ単位のアドレスであり、隣合うセクタアドレスは相互に異なるメモリバンクに配置している。例えばセクタアドレスＡｄｒ＝０ｘ００はＢＮＫ０、次のセクタアドレスＡｄｒ＝０ｘ０１は隣のＢＮＫ１、次のセクタアドレスＡｄｒ＝０ｘ０２はその隣のＢＮＫ２、次のセクタアドレスＡｄｒ＝０ｘ０３はその隣のＢＮＫ３、次のセクタアドレスＡｄｒ＝０ｘ０４は最初に戻ってＢＮＫ０、という順番でマッピングされる。
【００３４】
《フラッシュメモリコマンド》
フラッシュメモリ１においてメモリバンクの動作を指示するコマンドはシングルバンクコマンドと、マルチバンクコマンドに大別される。外部とデータバッファとの間のデータ入出力動作はバッファコマンドによって指示される。
【００３５】
バッファコマンドによる動作指示はストローブ信号を用いる。／ＯＥのローレベルによってバッファ読出しを指示し、／ＷＥのローレベルによってバッファ書き込みを指示する。バッファコマンドにはセクタアドレスが付随し、バッファ書込みコマンドには書込みデータが付随する。
【００３６】
シングルバンク読出しコマンドはバンク読出しコマンドコードと一つのセクタアドレスを含む。フラッシュメモリ１はシングルバンク読出しコマンドを受け取ると、指定されたセクタの記憶情報をメモリセルから読み出してデータバッファ１５に格納する内部動作を行う。データバッファ１５から外部への読出しにはバッファ読出しコマンドを用いる。シングルバンク書込みコマンドはバンク書込みコマンドコード、一つのセクタアドレス、及び書込みスタートコマンドを含む。フラッシュメモリ１はシングルバンク書込みコマンドを受け取ると、書込みシーケンスに従って、指定されたセクタのデータをセンスラッチに読出し、データバッファが保有する書き込みデータの２ビット単位の値に応じて書込み制御データを生成してセンスラッチの情報を更新し、センスラッチの保持情報に従って書き込み選択、非選択の書込み動作と書込みベリファイ動作を行う。データバッファ１５に対する書込みデータの書き込みはバッファ書込みコマンドを用いる。シングルバンク消去コマンドはバンク消去コマンドコード、一つのセクタアドレス、及び消去スタートコマンドを含む。フラッシュメモリ１はシングルバンク消去コマンドを受け取ると、消去シーケンスに従って、指定されたセクタのデータを消去する消去動作と消去ベリファイ動作を行う。
【００３７】
マルチバンクコマンドはシングルバンクコマンドに対してアクセスセクタ数の指示情報を含む。指定可能なアクセスセクタ数は２以上ｎ以下であり、この例では２乃至４とされる。マルチバンクコマンドにおけるアクセス対象メモリバンクは、セクタアドレス情報で指定されるメモリバンクを先頭とし、これよりアクセスセクタ数で指定される連続する複数のメモリバンクをアクセス対象メモリバンクとする。マルチバンク読出しコマンドはバンク読出しコマンドコードと複数のセクタアドレスを含む。フラッシュメモリ１はマルチバンク読出しコマンドを受け取ると、指定された複数のセクタアドレスの記憶情報をメモリセルから読み出してデータバッファ１５に格納する内部動作を行う。データバッファ１５から外部への読出しにはバッファ読出しコマンドを用いる。マルチバンク書込みコマンドはバンク書込みコマンドコード、複数のセクタアドレス、及び書込みスタートコマンドを含む。フラッシュメモリ１はマルチバンク書込みコマンドを受け取ると、書込みシーケンスに従って、指定された複数セクタのデータをセンスラッチに読出し、データバッファが保有する書き込みデータの２ビット単位の値に応じて書込み制御データを生成してセンスラッチの情報を更新し、センスラッチの保持情報に従って書き込み選択、非選択の書込み動作と書込みベリファイ動作を行う。データバッファ１５に対する書込みデータの書き込みはバッファ書込みコマンドを用いる。シングルバンク消去コマンドはバンク消去コマンドコード、複数のセクタアドレス、及び消去スタートコマンドを含む。フラッシュメモリ１はシングルバンク消去コマンドを受け取ると、消去シーケンスに従って、指定されたセクタのデータを消去する消去動作と消去ベリファイ動作を行う。
【００３８】
《ダミー読出し》
前記コマンドデコーダ７はコマンドを解読し、コマンドで指定されたアクセス対象メモリバンク及びバンクアクセスの種類等の解読結果に応ずる処理をＭＰＵ８に指示する。ＭＰＵ８はその指示に従って制御を行う。バンク読出しコマンドの場合、ＭＰＵ８はアクセス対象メモリバンクに対して、図６に示されるように、読出し判定レベルＶＥＷＭを用いた読出し動作（Ｓ１ｒ）、読出し判定レベルＶＥＷＨを用いた読出し動作（Ｓ２ｒ）、読出し判定レベルＶＥＷＬを用いた読出し動作（Ｓ３ｒ）を行う。夫々に読出し動作においては、ビット線プリチャージ、ワード線選択、センスアンプ活性化、及びセンスアンプからデータバッファ１５への読出し検出データの転送が行われる。一方、ＭＰＵ８はアクセス非対象メモリバンクに対しても不揮発性メモリセルから記憶情報を読み出す読出し動作（ダミー読出し動作）を行う。即ち、アクセス非対象メモリバンクに対して、前記Ｓ１ｒ，Ｓ２ｒ．Ｓ３ｒの各読出し動作と同じように、ビット線プリチャージ、ワード線選択及びセンスアンプ活性化の動作を行うが、センスアンプからデータバッファ１５への読出し検出データの転送は行わない。読出し非選択メモリバンクのデータバッファ１５に後で利用する有効なデータが格納されている場合に不所望にこれが破壊されないようにするためである。例えば、シングルバンク読出しコマンドによってメモリバンクＭＢＮＫ１の動作が指定されたとき、残りのメモリバンクＭＢＮＫ０、ＭＢＮＫ２、ＭＢＮＫ３についてはセンスアンプからデータバッファ１５への読出し検出データの転送は行わないことを除いて、夫々メモリバンクＭＢＮＫ０〜ＭＢＮＫ３に対して読出し動作を実行させる。マルチバンク読出しコマンドによってメモリバンクＭＢＮＫ１〜ＭＢＮＫ３の動作が指定されたとき、残りのメモリバンクＭＢＮＫ０についてはセンスアンプからデータバッファ１５への読出し検出データの転送は行わないことを除いて、夫々メモリバンクＭＢＮＫ０〜ＭＢＮＫ３に対して読出し動作を実行させる。アクセス非対象メモリバンクにおけるワード選択もアクセス対象メモリバンクと同じセクタアドレスを用いて行えばよい。
【００３９】
バンク消去コマンドの場合、ＭＰＵ８はアクセス対象メモリバンクに対して、図７に示されるように、消去対象セクタへの消去バイアス電圧印加動作（Ｓ１ｅ）、消去対象セクタの不揮発性メモリセルに対する消去ベリファイ動作（Ｓ２ｅ）、消去対象セクタの不揮発性メモリセルに対する上裾チェック動作（Ｓ３ｅ）を行う。消去ベリファイ動作（Ｓ２ｅ）では、消去対象セクタの全メモリセルをベリファイ電圧ＶＷＶ０にてワード線選択し、オフ状態になった不揮発性メモリセルに対応するセンスラッチに消去バイアス抑制のための制御データをラッチさせ、全てのメモリセルがオフ状態になるまでその動作個繰り返す。上裾チェック動作（Ｓ３ｅ）では、消去対象セクタの全メモリセルを１１上裾ベリファイ電圧ＶＷＥ０にてワード線選択し、不揮発性メモリセルが一つでもオフ状態になっているかを検出し、少なくとも一つの不揮発性メモリセルがオフ状態になっていることを検出したときは消去エラーとされる。一方、ＭＰＵ８はアクセス非対象メモリバンクに対しても消去ベリファイ動作（Ｓ２ｅ）及び１１上裾チェック（Ｓ３ｅ）において不揮発性メモリセルから記憶情報を読み出す読出し動作（ダミー読出し動作）を行う。即ち、アクセス非対象メモリバンクに対して、前記Ｓ２ｅ，Ｓ３ｅの動作と同じように、ビット線プリチャージ、ワード線選択及びセンスアンプ活性化の動作を行うが、判定動作、判定結果をＭＰＵ８に出力する動作は行わない。アクセス非対象メモリバンクにおけるワード選択もアクセス対象メモリバンクと同じセクタアドレスを用いて行えばよい。
【００４０】
バンク書込みコマンドの場合、ＭＰＵ８はアクセス対象メモリバンクに対して、図８に示されるように、書込み対象セクタに対する０１書込みバイアス電圧の印加動作（Ｓ１ｗ）、書込み対象セクタの不揮発性メモリセルに対する０１書込みベリファイ動作（Ｓ２ｗ）、書込み対象セクタに対する００書込みバイアス電圧の印加動作（Ｓ３ｗ）、書込み対象セクタの不揮発性メモリセルに対する００書込みベリファイ動作（Ｓ４ｗ）、書込み対象セクタに対する１０書込みバイアス電圧の印加動作（Ｓ５ｗ）、及び書込み対象セクタの不揮発性メモリセルに対する１０書込みベリファイ動作（Ｓ６ｗ）を行う。この後、ＭＰＵ８は書込み対象セクタの不揮発性メモリセルに対する００上裾チェック動作（Ｓ７ｗ）と、書込み対象セクタの不揮発性メモリセルに対する１０上裾チェック動作（Ｓ８ｗ）を行う。書込みベリファイ動作（Ｓ２ｗ）では、書込み対象セクタの全メモリセルをベリファイ電圧ＶＷＶ１にてワード線選択し、オフ状態になった不揮発性メモリセルに対応するセンスラッチに書込みバイアス抑制のための制御データをラッチさせ、全てのメモリセルがオフ状態になるまでその動作を繰り返す。書込みベリファイ動作（Ｓ４ｗ）ではベリファイ電圧ＶＷＶ２にて同様の判定動作を行う。書込みベリファイ動作（Ｓ６ｗ）ではベリファイ電圧ＶＷＶ３にて同様の判定動作を行う。上裾チェック動作（Ｓ７ｗ）では、書込み対象セクタの全メモリセルを００上裾ベリファイ電圧ＶＷＥ２にてワード線選択し、不揮発性メモリセルが一つでもオフ状態になっているかを検出し、少なくとも一つの不揮発性メモリセルがオフ状態になっていることを検出したときは書込みエラーとされる。上裾チェック動作（Ｓ８ｗ）では１０上裾ベリファイ電圧ＶＷＥ１を用いて同様の判定動作を行う。一方、ＭＰＵ８はアクセス非対象メモリバンクに対しても書込みベリファイ動作（Ｓ２ｗ、Ｓ４ｗ、Ｓ６ｗ）及び上裾チェック（Ｓ７ｗ、Ｓ８ｗ）において不揮発性メモリセルから記憶情報を読み出す読出し動作（ダミー読出し動作）を行う。即ち、アクセス非対象メモリバンクに対して、前記Ｓ２ｗ、Ｓ４ｗ、Ｓ６ｗ、Ｓ７ｗ，Ｓ８ｗの動作と同じように、ビット線プリチャージ、ワード線選択及びセンスアンプ活性化の動作を行うが、判定動作、判定結果をＭＰＵ８に出力する動作は行わない。アクセス非対象メモリバンクにおけるワード選択もアクセス対象メモリバンクと同じセクタアドレスを用いて行えばよい。
【００４１】
以上のように、コマンドによってアクセスが指示されたメモリバンクの数に拘らず、残りのメモリバンクでもダミー読出し動作が行われる。コマンドによるアクセス動作の指示の状態によらず、バンク読出しコマンドに応答する読出し動作、バンク書込みコマンドに応答する書込みベリファイ動作及び上裾チェック動作、そしてバンク消去コマンドに応答する消去ベリファイ動作及び上裾チェック動作では、全てのメモリバンクにおける全体的な電力消費状態はほぼ一定になる。これにより、コマンドで動作が指定されるメモリバンクの並列数が相違しても不揮発性メモリセルが保持する記憶情報の読出し論理値に不所望な変化を生じ難くなる。図９にはダミーリードを行わなかったとき、数種類のマルチバンク動作において見かけ上閾値電圧分布が変化する様子が例示される。Ａで示される特性はマルチバンクで並列書き込みを行い、シングルバンクで読出しを行った時の見掛け上の閾値電圧分布を示す。Ｂで示される特性はマルチバンクで並列書き込みを行い、マルチバンクで並列読出しを行った時の見掛け上の閾値電圧分布を示す。Ｃで示される特性はシングルバンクで書き込みを行い、シングルバンクで並列読出しを行った時の見掛け上の閾値電圧分布を示す。Ｄで示される特性はシングルバンクで書き込みを行い、マルチバンクで並列読出しを行った時の見掛け上の閾値電圧分布を示す。５０％の分布において見掛け上閾値電圧は大凡０．２Ｖ変化している。これに対し、マルチバンク並列読出しを行うＢの特性とＤの特性の間において、５０％の分布において見掛け上の閾値電圧の変化は大凡０．１Ｖになる。このことからも、ダミー読出し動作を行うことによって見かけ上閾値電圧の不所望な変化が小さくなることは明らかである。
【００４２】
図１０には別のフラッシュメモリの例が示される。同図に示されるフラッシュメモリ１Ａは前記フラッシュメモリ１と同様にダミー読出し動作を行うが、メモリバンクＭＢＮＫ０〜ＭＢＮＫ３に対する動作電源の供給制御に関する構成が相違される。即ち、前記制御部２は、コマンドＣＭＤによって動作が指定されたメモリバンクの数に応じて前記電源回路６による動作電源の供給状態を制御する。電源回路は制御部２からの選択信号２０によって動作上必要な電圧が選択されてメモリバンクＭＢＮＫ０〜ＭＢＮＫ３に供給される。並列動作バンク数情報２１によって電源回路に並列動作するバンク数の多少を知らせる。前記制御部２は、動作が指定されたメモリバンクの数が多いほど動作電源の電源電圧を高くし、又は動作が指定されたメモリバンクの数が多いほど動作電源の電流供給能力を高くする。電源回路がチャージポンプ回路を昇圧回路として備え、これによって各種内部電圧を生成するとき、並列動作バンク数が多いとき電圧効果を専ら補償することが必要な回路構成の場合、前記チャージポンプには、ポンプ素子を直列に多数接続した回路構成を採用するのが得策である。一方、各種内部電圧を生成するとき、並列動作バンク数が多いとき電流供給能力を専ら補償することが必要な回路構成の場合、前記チャージポンプには、ポンプ素子を並列に多数接続した回路構成を採用するのが得策である。図１０の構成により、ダミー読出しを含む読出し動作以外の動作においてコマンドで動作が指定されるメモリバンクの並列数が相違する場合にも動作電圧の変化を小さくすることができる。
【００４３】
図１１には更に別のフラッシュメモリの例が示される。同図に示されるフラッシュメモリ１Ａは前記フラッシュメモリ１と同様にダミー読出し動作を行うが、メモリバンクＭＢＮＫ０〜ＭＢＮＫ３に対する動作電源の供給制御に関する構成が相違される。即ち、メモリバンクＭＢＮＫ０〜ＭＢＮＫ３毎に電源回路ＶＧＮａ〜ＶＧＮｄを設ける。前記制御部２は、コマンドによって動作が指定されたメモリバンクに、電源回路ＶＧＮａ〜ＶＧＮｄのうち対応する電源回路から動作電源を供給すると共に、前記ダミー読出し動作を行うときメモリバンクに電源回路ＶＧＮａ〜ＶＧＮｄのうち対応する電源回路から動作電源を供給する。選択信号２１ａ〜２１ｄと並列動作バンク数情報２１ａ〜２１ｄは電源回路ＶＧＮａ〜ＶＧＮｄ毎に与えられる。並列動作バンク数情報２１ａ〜２１ｄは対応するメモリバンクの動作が選択されるとき並列して動作される他のメモリバンクの多少を通知するのに用いられる。電源回路ＶＧＮａ〜ＶＧＮｄは、動作が指定されたメモリバンクの数が多いほど動作電源の電源電圧を高くし、又は動作が指定されたメモリバンクの数が多いほど動作電源の電流供給能力を高くする。図１１の構成によれば、読出し動作以外の動作においてコマンドで動作が指定されるメモリバンクの並列数が相違する場合にも動作電圧の変化を小さくすることができる。
【００４４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４５】
例えば、不揮発性メモリはフラッシュメモリに限定されず、ＭＮＯＳ、強誘電体メモリセル等であってもよい。また、メモリセルに記憶情報は１個のメモリセルに対して２ビットに限定されず、１ビットあるいは３ビット以上の多値であってもよい。多値記憶が可能なメモリセルの場合、閾値電圧の違いにより多値記憶を行ない、或は記憶ゲートに局所的に電荷を蓄積することで多値記憶を行なうものであってよい。また、フラッシュメモリのメモリセルアレイの構成はＡＮＤ型に限定されず、ＮＯＲ型、ＮＡＮＤ型などに適宜変更可能である。また、消去及び書き込みに対する閾値電圧的な定義は本明細書と逆であってもよいことは言うまでもない。また、コマンドの種類、書き込みデータの入力方法、並列入力ビット数、等は上記とは異なってもよい。データ、アドレス、及びコマンドを夫々専用端子から入力するように構成してもよい。不揮発性メモリは単体のメモリチップに限定されない。マイクロコンピュータ等のデータ処理チップに搭載されるオンチップメモリであってもよい。
【図面の簡単な説明】
【００４６】
【図１】本発明に係るフラッシュメモリの全体的なブロック図である。
【図２】不揮発性メモリセルの断面構造を例示する概略断面図である。
【図３】メモリセルアレイの構成としてＡＮＤ型アレイを例示する回路図である。
【図４】不揮発性メモリセルの記憶情報と其れに対応する閾値電圧分分布を例示する説明図である。
【図５】メモリバンクのセクタアドレスのマッピングの一例を示す説明図である。
【図６】バンク読出しコマンドに応答する処理フローを例示するフローチャートである。
【図７】バンク消去コマンドに応答する処理フローを例示するフローチャートである。
【図８】バンク書込みコマンドに応答する処理フローを例示するフローチャートである。
【図９】ダミーリードを行わなかったとき、数種類のマルチバンク動作において見かけ上閾値電圧分布が変化する様子を示す特性図である。
【図１０】ダミーリードの他に並列動作するメモリバンク数に応じたメモリバンクの動作電源制御を行うようにした別のフラッシュメモリの概略構成図である。
【図１１】ダミーリードの他に並列動作するメモリバンク毎に電源回路を設けた別のフラッシュメモリの概略構成図である。
【符号の説明】
【００４７】
１  フラッシュメモリ
ＭＢＮＫ０〜ＭＢＮＫｎ  メモリバンク
２  制御部(ＣＮＴ)２
３  インタフェース制御部(ＩＦ)
４  アドレスバッファ（ＡＢＵＦ）
５  アドレスカウンタ（ＡＣＮＴ）
６  内部電源回路（ＶＧＮ）
７  コマンドデコーダ（ＣＤＥＣ）
８  マイクロコンピュータ（ＭＰＵ）８
９  データ入出力制御論理回路（ＤＩＯ）
１１  メモリセルアレイ(ＭＡＲＹ)
１２  Ｘデコーダ１２
１３  Ｙデコーダ(ＹＤＥＣ) 
１４  Ｙセレクタ(ＹＳＥＬ)
１５  データバッファ（ＤＢＵＦ）
１６  センスラッチ回路（ＳＬＡＴ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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