(57)【要約】【課題】本発明は、正規の信号入力に対する出力応答を遅滞させることなく、そのノイズ耐性を高めることが可能なレジスタ回路、並びに、これを備えた半導体装置及び電気機器を提供することを目的とする。【解決手段】本発明に係るレジスタ回路１００は、そのデータ入力端及びクロック入力端が各々共通に接続された複数のラッチまたはフリップフロップ（図１では２個のフリップフロップＦＦ１〜ＦＦ２）から成るレジスタ部１０と、レジスタ部１０の出力信号ｏｕｔ１〜ｏｕｔ２の一致／不一致を検出する一致判定部２０（図１では論理積演算器ＡＮＤ）と、を有して成り、一致判定部２０の出力信号Ｓｏを最終出力とする構成とされている。【選択図】図１
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【特許請求の範囲】
【請求項１】
そのデータ入力端及びクロック入力端が各々共通に接続された複数のラッチまたはフリップフロップから成るレジスタ部と、前記複数のラッチまたはフリップフロップの各出力信号の一致／不一致を判定する一致判定部と、を有して成り、前記一致判定部の出力信号を最終的なレジスタ出力として後段に送出することを特徴とするレジスタ回路。
【請求項２】
前記一致判定部として、前記複数のラッチまたはフリップフロップの各出力信号について論理積演算を行う論理積演算器、若しくは、上記各出力信号について多数決演算を行う多数決演算回路を有することを特徴とする請求項１に記載のレジスタ回路。
【請求項３】
前記複数のラッチまたはフリップフロップとして、非反転出力型のものと反転出力型のものとを双方混在して有し、それらの各出力信号のうち、非反転出力信号は、前記一致判定部に直接入力され、反転出力信号は、その論理が再反転されてから、前記一致判定部に入力されることを特徴とする請求項１または請求項２に記載のレジスタ回路。
【請求項４】
前記複数のラッチまたはフリップフロップは、回路ブロック内において、互いに離間された位置に配設されていることを特徴とする請求項１〜請求項３のいずれかに記載のレジスタ回路。
【請求項５】
前記複数のラッチまたはフリップフロップは、回路ブロック内において、そのデータ入力端及びクロック入力端が各々共通に接続された信号分岐部から各自への配線長が互いに等しくなる位置に配設されていることを特徴とする請求項４に記載のレジスタ回路。
【請求項６】
クロック信号に応じて入力データ信号を保持するレジスタ回路と、前記レジスタ回路の出力信号に基づいて制御信号の読込動作並びに当該制御信号に応じた出力データ信号の生成動作が許可／禁止される論理回路と、を有して成る半導体装置であって、前記レジスタ回路として、請求項１〜請求項５のいずれかに記載のレジスタ回路を備えたことを特徴とする半導体装置。
【請求項７】
クロック信号に応じて入力データ信号を保持する第１のレジスタ回路と；前記第１のレジスタ回路の出力信号、被制御装置の動作状態を示す動作状態信号、並びに、イネーブル信号の生成許可条件を設定するための監視レベル設定信号が入力され、前記被制御装置の動作状態が前記イネーブル信号の生成許可条件に合致しているときにのみ、前記入力データ信号に応じて前記イネーブル信号の生成を行う監視回路と；クロック信号に応じて前記イネーブル信号を保持する第２のレジスタ回路と；前記第２のレジスタ回路の出力信号に基づいて制御信号の読込動作並びに当該制御信号に応じた出力データ信号の生成動作が許可／禁止されるものであり、かつ、前記被制御装置の動作状態に基づいて前記動作状態信号の逐次生成を行う論理回路と；前記出力データ信号に基づいて前記被制御装置の諸動作を制御する出力回路と；外部からの命令に応じて前記監視レベル設定信号を生成する制御回路と；を有して成る半導体装置であって、第１〜第２のレジスタ回路として、請求項１〜請求項５のいずれかに記載のレジスタ回路を備えたことを特徴とする半導体装置。
【請求項８】
被制御装置と、前記被制御装置の諸動作を制御する半導体装置と、を有して成る電気機器であって、前記半導体装置として、請求項６または請求項７に記載の半導体装置を有して成ることを特徴とする電気機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号に応じて入力データ信号を保持するレジスタ回路、並びに、これを備えた半導体装置及び電気機器に関するものであり、特に、そのノイズ対策技術に関するものである。
【背景技術】
【０００２】
図１２は、レジスタ回路の一従来例を示すブロック図である。本図に示すように、従来のレジスタ回路は、例えば、単一のフリップフロップＦＦを用いて、クロック信号ＣＬに応じた入力データ信号Ｄｉの保持を行い、その出力信号Ｓｏを最終的なレジスタ出力として後段に送出する構成とされていた。
【０００３】
なお、本願発明に関連するその他の従来技術としては、例えば、特許文献１や特許文献２を挙げることができる。
【０００４】
特許文献１には、相異なる２つのクロックパルスを用いて、垂直同期信号の検出を２回行い、双方のタイミングで垂直同期信号が検出されたときにのみ、これを正規な垂直同期信号と判断して、その出力を許可する垂直同期信号分離回路が開示・提案されている。
【０００５】
また、特許文献２には、第１及び第２の比較手段から出力される検出信号をクロック信号及び反転クロック信号の変化のタイミングで保持する第１及び第２の保持手段を有して成り、両保持手段の保持する検出信号を判定することによって、ノイズのない安定したクロック検出信号を出力するクロック信号検出回路が開示・提案されている。
【０００６】
【特許文献１】特開平７−２９８０９２号公報
【特許文献２】特開平１１−３１９５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
確かに、図１２に示したレジスタ回路であれば、簡易な構成で、入力データ信号Ｄｉの論理保持を実現することが可能である。
【０００８】
しかしながら、上記従来のレジスタ回路では、静電気の印加やノイズの重畳によって、フリップフロップＦＦの出力信号Ｓｏが意図しない論理状態に変遷すると、図１３に示すように、クロック信号ＣＬの次のトリガエッジが到来するまで、誤まった論理状態の出力信号Ｓｏが保持されてしまうため、当該レジスタ回路を搭載する電気機器の異常動作を招くおそれがあった。
【０００９】
上述した異常動作の回避策としては、アナログ的観点からノイズ対策を施すことや、出力信号Ｓｏに基づく後段回路の動作仕様を変更することなどが考えられるが、前者は装置規模の拡大を招きやすく、後者はユーザに不便を強いる形となるため、必ずしも最善の対策とは言えなかった。
【００１０】
なお、特許文献１、２の従来技術は、いずれも、複数並列接続されたフリップフロップの各出力を論理積演算して最終出力を生成する点において、本願発明とその構成が類似しているようにも見えるが、あくまでも、前者は、垂直同期信号の分離精度を高めるための技術であり、後者は、変化途中の不安定な比較結果を廃棄して確実なクロック検出信号を得るための技術であって、いずれも、本願発明とは、その解決しようとする課題や目的が異なるものであり、延いては、その本質的構成を異にするものであった。
【００１１】
特に、特許文献１、２の従来技術は、いずれも、本願発明と異なり、入力信号の検出を異なるタイミングで２回行う構成であるため、これらの従来技術をレジスタ回路のノイズ対策として適用した場合には、レジスタ出力の意図しない論理変遷を回避し得る反面、正規の信号入力に対する出力応答を遅滞させる形となり、レジスタ出力に基づく正規動作を即時に実行することができなくなるため、必ずしも好適な対策とは言えなかった。
【００１２】
本発明は、上記の問題点に鑑み、正規の信号入力に対する出力応答を遅滞させることなく、そのノイズ耐性を高めることが可能なレジスタ回路、並びに、これを備えた半導体装置及び電気機器を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明に係るレジスタ回路は、そのデータ入力端及びクロック入力端が各々共通に接続された複数のラッチまたはフリップフロップから成るレジスタ部と、前記複数のラッチまたはフリップフロップの各出力信号の一致／不一致を判定する一致判定部と、を有して成り、前記一致判定部の出力信号を最終的なレジスタ出力として後段に送出する構成（第１の構成）とされている。
【００１４】
なお、上記第１の構成から成るレジスタ回路は、前記一致判定部として、前記複数のラッチまたはフリップフロップの各出力信号について論理積演算を行う論理積演算器、若しくは、上記各出力信号について多数決演算を行う多数決演算回路を有する構成（第２の構成）にするとよい。
【００１５】
また、上記第１または第２の構成から成るレジスタ回路は、前記複数のラッチまたはフリップフロップとして、非反転出力型のものと反転出力型のものとを双方混在して有し、それらの各出力信号のうち、非反転出力信号は、前記一致判定部に直接入力され、反転出力信号は、その論理が再反転されてから前記一致判定部に入力される構成（第３の構成）にするとよい。
【００１６】
また、上記第１〜第３いずれかの構成から成るレジスタ回路において、前記複数のラッチまたはフリップフロップは、回路ブロック内において、互いに離間された位置に配設されている構成（第４の構成）にするとよい。
【００１７】
また、上記第４の構成から成るレジスタ回路において、前記複数のラッチまたはフリップフロップは、回路ブロック内において、そのデータ入力端及びクロック入力端が各々共通に接続された信号分岐部から各自への配線長が互いに等しくなる位置に配設されている構成（第５の構成）にするとよい。
【００１８】
また、本発明に係る半導体装置は、クロック信号に応じて入力データ信号を保持するレジスタ回路と、前記レジスタ回路の出力信号に基づいて制御信号の読込動作並びに当該制御信号に応じた出力データ信号の生成動作が許可／禁止される論理回路と、を有して成る半導体装置であって、前記レジスタ回路として、上記第１〜第５いずれかの構成から成るレジスタ回路を備えた構成（第６の構成）とされている。
【００１９】
また、本発明に係る半導体装置は、クロック信号に応じて入力データ信号を保持する第１のレジスタ回路と；前記第１のレジスタ回路の出力信号、被制御装置の動作状態を示す動作状態信号、並びに、イネーブル信号の生成許可条件を設定するための監視レベル設定信号が入力され、前記被制御装置の動作状態が前記イネーブル信号の生成許可条件に合致しているときにのみ、前記入力データ信号に応じて前記イネーブル信号の生成を行う監視回路と；クロック信号に応じて前記イネーブル信号を保持する第２のレジスタ回路と；前記第２のレジスタ回路の出力信号に基づいて制御信号の読込動作並びに当該制御信号に応じた出力データ信号の生成動作が許可／禁止されるものであり、かつ、前記被制御装置の動作状態に基づいて前記動作状態信号の逐次生成を行う論理回路と；前記出力データ信号に基づいて前記被制御装置の諸動作を制御する出力回路と；外部からの命令に応じて前記監視レベル設定信号を生成する制御回路と；を有して成る半導体装置であって、第１〜第２のレジスタ回路として上記第１〜第５いずれかの構成から成るレジスタ回路を備えた構成（第７の構成）としてもよい。
【００２０】
また、本発明に係る電気機器は、被制御装置と、前記被制御装置の諸動作を制御する半導体装置と、を有して成る電気機器であって、前記半導体装置として、上記第６または第７の構成から成る半導体装置を有する構成（第８の構成）とされている。
【発明の効果】
【００２１】
上記したように、ロジック的観点からレジスタ回路の構成を見直すことにより、正規の信号入力に対する出力応答を遅滞させることなく、そのノイズ耐性を高めることができ、延いては、これを備えた半導体装置及び電気機器の信頼性を向上することが可能となる。
【発明を実施するための最良の形態】
【００２２】
まず、本発明に係るレジスタ回路の第１実施形態について、図１を参照しながら詳細に説明する。
【００２３】
図１は、本発明に係るレジスタ回路の第１実施形態を示すブロック図である。
【００２４】
本図に示すように、本実施形態のレジスタ回路１００は、そのデータ入力端及びクロック入力端が各々共通に接続された２個のフリップフロップＦＦ１〜ＦＦ２から成るレジスタ部１０と、フリップフロップＦＦ１〜ＦＦ２の各出力信号ｏｕｔ１〜ｏｕｔ２の一致／不一致（論理変遷の一致／不一致）を判定する一致判定部２０とを有して成り、一致判定部２０の出力信号Ｓｏを最終的なレジスタ出力として後段に送出する構成とされている。
【００２５】
上記した各回路要素間の接続関係について、より具体的に説明する。フリップフロップＦＦ１〜ＦＦ２の各データ入力端（Ｄ１、Ｄ２）は、入力データ信号Ｄｉの印加端Ｄに共通接続されている。フリップフロップＦＦ１〜ＦＦ２の各クロック入力端（ＣＫ１、ＣＫ２）は、クロック信号ＣＬの印加端ＣＬＫに共通接続されている。フリップフロップＦＦ１〜ＦＦ２のデータ出力端（Ｑ１、Ｑ２）は、一致判定部２０を構成する論理積演算器ＡＮＤの二入力端に各々接続されている。論理積演算器ＡＮＤの出力端は、出力信号Ｓｏの引出端Ｏに接続されている。
【００２６】
なお、フリップフロップＦＦ１〜ＦＦ２は、いずれも、クロック信号ＣＬの立上がりエッジをトリガエッジとして、入力データ信号Ｄｉに応じた出力信号ｏｕｔ１〜ｏｕｔ２の論理変遷を行う一方、次の立上がりエッジが到来するまでは、それまでの出力論理を維持する構成とされている。
【００２７】
また、論理積演算器ＡＮＤは、上記の出力信号ｏｕｔ１〜ｏｕｔ２がいずれもハイレベルである場合にのみ、出力信号Ｓｏをハイレベルとし、その余の場合には、出力信号Ｓｏをローレベルとするものである。
【００２８】
このように、一致判定部２０として、論理積演算器ＡＮＤを用いる構成であれば、出力信号ｏｕｔ１〜ｏｕｔ２の一致／不一致（ハイレベル遷移の一致／不一致）を容易に判定することが可能となる。
【００２９】
次に、上記構成から成るレジスタ回路１００の通常動作（正規フローによって、入力データ信号Ｄｉがアクティブとされた場合のレジスタ動作）について、図２を参照しながら詳細に説明する。
【００３０】
図２は、レジスタ回路１００の通常動作を説明するためのタイミングチャートである。
【００３１】
図２に示すように、入力データ信号Ｄｉがアクティブ（本実施形態ではハイレベル）とされた場合、フリップフロップＦＦ１〜ＦＦ２では、その直後（本図では時刻ｔ１１）に到来するクロック信号ＣＬの立上がりエッジをトリガエッジとして、入力データ信号Ｄｉに応じた出力信号ｏｕｔ１〜ｏｕｔ２の論理変遷が行われ、以後、次のトリガエッジの到来（本図では時刻ｔ１２）まで、出力信号ｏｕｔ１〜ｏｕｔ２の論理状態が保持される。
【００３２】
すなわち、フリップフロップＦＦ１〜ＦＦ２では、時刻ｔ１１の時点で、各データ入力端Ｄ１〜Ｄ２に印加されている入力データ信号Ｄｉが出力信号ｏｕｔ１〜ｏｕｔ２として伝達され、各々の論理状態がいずれもローレベルからハイレベルに遷移される。従って、論理積演算器ＡＮＤの出力信号Ｓｏは、時刻ｔ１１の時点で遅滞なくローレベルからハイレベルに遷移され、以後、時刻ｔ１２に至るまで、その論理状態が保持される形となる。
【００３３】
次に、上記構成から成るレジスタ回路１００のノイズ耐性向上動作（静電気の印加やノイズの重畳によって、出力信号ｏｕｔ１〜ｏｕｔ２の一方に意図しない論理変遷が生じた場合のレジスタ動作）について、図３を参照しながら詳細に説明する。
【００３４】
図３は、レジスタ回路１００のノイズ耐性向上動作を説明するためのタイミングチャートである。
【００３５】
図３に示すように、静電気の印加やノイズの重畳により、時刻ｔ２１において、フリップフロップＦＦ２の出力信号ｏｕｔ２が意図せずローレベルからハイレベルに遷移された場合、当該出力信号ｏｕｔ２は、時刻ｔ２１以降、次のトリガエッジの到来（本図では時刻ｔ２２）まで、誤った論理状態に保持されることになる。一方、フリップフロップＦＦ１では、フリップフロップＦＦ２と異なり、その出力信号ｏｕｔ１が正常な論理状態（ローレベル）に維持されているものとする。
【００３６】
すなわち、レジスタ部１０が複数のフリップフロップＦＦ１〜ＦＦ２から成る本実施形態の場合、静電気の印加やノイズの重畳が生じたとしても、両方の出力信号ｏｕｔ１〜ｏｕｔ２に対して、同時に意図しない論理変遷が生じる可能性は、各出力信号毎に見た場合に比べて当然に低くなる。
【００３７】
また、論理積演算器ＡＮＤは、周知の通り、出力信号ｏｕｔ１〜ｏｕｔ２がいずれもハイレベルである場合にのみ、出力信号Ｓｏをハイレベルとするものである。
【００３８】
従って、本実施形態のレジスタ回路１００では、出力信号ｏｕｔ１〜ｏｕｔ２の一方に意図しない論理変遷が生じた場合でも、両方に意図しない論理変遷が生じない限り、その最終的な出力信号Ｓｏが正常な論理状態（ローレベル）に保持される形となる。
【００３９】
このように、本実施形態のレジスタ回路１００であれば、静電気の印加やノイズの重畳が生じた場合でも、出力信号Ｓｏの意図しない論理変遷を回避することができるので、そのノイズ耐性を向上することが可能となる。また、本実施形態のレジスタ回路１００であれば、正規フローによる入力データ信号Ｄｉのハイレベル遷移に際して、遅滞なくそのレジスタ出力を行うことができるので、出力信号Ｓｏが入力される後段回路において、これに基づく正規動作を即時に実行することが可能となる。
【００４０】
次に、本発明に係るレジスタ回路の第２実施形態について、図４を参照しながら詳細に説明する。
【００４１】
図４は、本発明に係るレジスタ回路の第２実施形態を示すブロック図である。
【００４２】
なお、本図に示すように、本実施形態のレジスタ回路１１０は、先述の第１実施形態とほぼ同様の構成から成る。そこで、第１実施形態と同様の部分については、図１と同一の符号を付すことで説明を省略し、以下では、本実施形態の特徴部分についてのみ、重点的な説明を行うことにする。
【００４３】
本実施形態のレジスタ回路１１０は、第１の特徴部分として、先述の第１実施形態と異なり、そのレジスタ部１０が３個のフリップフロップＦＦ１〜ＦＦ３で構成されている。このように、フリップフロップの並列数を増すことにより、全ての出力信号ｏｕｔ１〜ｏｕｔ３に対して、同時に意図しない論理変遷が生じる可能性は、第１実施形態に比べて、より一層低減されるため、そのノイズ耐性をさらに向上することが可能となる。
【００４４】
また、本実施形態のレジスタ回路１１０は、第２の特徴部分として、先述の第１実施形態と異なり、一致判定部２０が出力信号ｏｕｔ１〜ｏｕｔ３について多数決演算を行う多数決演算回路とされている。なお、多数決演算回路は、例えば、論理積演算器ＡＮＤ１〜ＡＮＤ２と、論理和回路ＯＲ１〜ＯＲ２と、を用いて構成することができる。
【００４５】
上記した各回路要素間の接続関係について、より具体的に説明する。論理積演算器ＡＮＤ１の一入力端は、フリップフロップＦＦ１のデータ出力端（Ｑ１）に接続されている。論理積演算器ＡＮＤ１の他入力端は、フリップフロップＦＦ２のデータ出力端（Ｑ２）に接続されている。論理積演算器ＡＮＤ２の一入力端は、論理和演算器ＯＲ１の出力端に接続されている。論理積演算器ＡＮＤ２の他入力端は、フリップフロップＦＦ３のデータ出力端（Ｑ３）に接続されている。論理和演算器ＯＲ１の一入力端は、フリップフロップＦＦ１のデータ出力端（Ｑ１）に接続されている。論理和演算器ＯＲ１の他入力端は、フリップフロップＦＦ２のデータ出力端（Ｑ２）に接続されている。論理和演算器ＯＲ２の一入力端は、論理積演算器ＡＮＤ１の出力端に接続されている。論理和演算器ＯＲ２の他入力端は、論理積演算器ＡＮＤ２の出力端に接続されている。論理和演算器ＯＲ２の出力端は、出力信号Ｓｏの引出端Ｏに接続されている。
【００４６】
上記構成から成る多数決回路は、フリップフロップＦＦ１〜ＦＦ３の各出力信号ｏｕｔ１〜ｏｕｔ３のうち、少なくとも２つがハイレベルである場合にのみ、出力信号Ｓｏをハイレベルとし、その余の場合には、出力信号Ｓｏをローレベルとするものである。
【００４７】
このように、一致判定部２０として多数決回路を用いる構成であれば、正規フローによる入力データ信号Ｄｉのハイレベル遷移に際して、フリップフロップＦＦ１〜ＦＦ３のいずれか一の出力応答が遅延しただけならば、これを出力信号ｏｕｔ１〜ｏｕｔ３の一致と判定し、遅滞なくそのレジスタ出力を行うことができるので、出力信号Ｓｏが入力される後段回路において、これに基づく正規動作を即時に実行することが可能となる。特に、レジスタ部１０を構成するフリップフロップを３個、５個、７個、…、といった具合に積み増す場合には、一致判定部２０として多数決回路を用いる方が好ましいと考えられる。
【００４８】
次に、本発明に係るレジスタ回路の第３実施形態について、図５を参照しながら詳細に説明する。
【００４９】
図５は、本発明に係るレジスタ回路の第３実施形態を示すブロック図である。
【００５０】
なお、本図に示すように、本実施形態のレジスタ回路１２０は、先述の第１実施形態とほぼ同様の構成から成る。そこで、第１実施形態と同様の部分については、図１と同一の符号を付すことで説明を省略し、以下では、本実施形態の特徴部分についてのみ、重点的な説明を行うことにする。
【００５１】
本実施形態のレジスタ回路１２０は、その特徴部分として、先述の第１実施形態と異なり、レジスタ部１０を構成するフリップフロップＦＦ１〜ＦＦ２として、非反転出力型のフリップフロップＦＦ１と、反転出力型のフリップフロップＦＦ２と、を双方混在して有し、それらの各出力信号ｏｕｔ１〜ｏｕｔ２のうち、非反転出力信号ｏｕｔ１は、一致判定部２０に直接入力される一方、反転出力信号ｏｕｔ２は、その論理がインバータＩＮＶで再反転されてから、非反転出力信号ｏｕｔ２’として、一致判定部２０に入力される構成とされている。
【００５２】
次に、上記構成から成るレジスタ回路１２０の通常動作（正規フローによって、入力データ信号Ｄｉがアクティブとされた場合のレジスタ動作）について、図６を参照しながら詳細に説明する。
【００５３】
図６は、レジスタ回路１２０の通常動作を説明するためのタイミングチャートである。
【００５４】
図６に示すように、入力データ信号Ｄｉがアクティブ（本実施形態ではハイレベル）とされた場合、フリップフロップＦＦ１〜ＦＦ２では、その直後（本図では時刻ｔ３１）に到来するクロック信号ＣＬの立上がりエッジをトリガエッジとして、入力データ信号Ｄｉに応じた出力信号ｏｕｔ１〜ｏｕｔ２の論理変遷が行われ、以後、次のトリガエッジの到来（本図では時刻ｔ３２）まで、出力信号ｏｕｔ１〜ｏｕｔ２の論理状態が保持される。
【００５５】
すなわち、フリップフロップＦＦ１では、時刻ｔ３１の時点で、データ入力端Ｄ１に印加されている入力データ信号Ｄｉが出力信号ｏｕｔ１として伝達され、その論理状態がローレベルからハイレベルに遷移される。一方、フリップフロップＦＦ２では、時刻ｔ３１の時点で、データ入力端Ｄ２に印加されている入力データ信号Ｄｉの反転論理信号が出力信号ｏｕｔ２として伝達され、その論理状態がハイレベルからローレベルに遷移される。また、インバータＩＮＶでは、出力信号ｏｕｔ２の論理を再反転した出力信号ｏｕｔ２’が生成され、その論理状態がローレベルからハイレベルに遷移される。従って、論理積演算器ＡＮＤの出力信号Ｓｏは、時刻ｔ３１の時点で遅滞なくローレベルからハイレベルに遷移され、以後、時刻ｔ３２に至るまで、その論理状態が保持される形となる。
【００５６】
次に、上記構成から成るレジスタ回路１２０のノイズ耐性向上動作（静電気の印加やノイズの重畳によって、出力信号ｏｕｔ１〜ｏｕｔ２の一方に意図しない論理変遷が生じた場合のレジスタ動作）について、図７を参照しながら詳細に説明する。
【００５７】
図７は、レジスタ回路１２０のノイズ耐性向上動作を説明するためのタイミングチャートである。
【００５８】
図７に示すように、静電気の印加やノイズの重畳により、時刻ｔ４１において、フリップフロップＦＦ１の出力信号ｏｕｔ１が意図せずローレベルからハイレベルに遷移された場合、当該出力信号ｏｕｔ１は、時刻ｔ４１以降、次のトリガエッジの到来（本図では時刻ｔ４２）まで、誤った論理状態に保持されることになる。一方、フリップフロップＦＦ２では、フリップフロップＦＦ１と異なり、その出力信号ｏｕｔ２が正常な論理状態（ハイレベル）に維持されているものとする。
【００５９】
すなわち、レジスタ部１０が複数のフリップフロップＦＦ１〜ＦＦ２から成る本実施形態の場合、静電気の印加やノイズの重畳が生じたとしても、両方の出力信号ｏｕｔ１〜ｏｕｔ２に対して、同時に意図しない論理変遷が生じる可能性は、各出力信号毎に見た場合に比べて当然に低くなる。
【００６０】
また、ウェハ上におけるトランジスタの製造ばらつき（その閾値電圧の製造ばらつき）に起因して、出力信号ｏｕｔ１〜ｏｕｔ２が一方の論理状態（例えばハイレベル）に変遷しやすい傾向があった場合、先述の第１実施形態では、両方の出力信号ｏｕｔ１〜ｏｕｔ２に対して、同時に意図しない論理変遷を生じやすくなる懸念があったが、本実施形態のレジスタ回路１２０であれば、非反転出力型のフリップフロップＦＦ１と反転出力型のフリップフロップＦＦ２とを双方混在して有するので、上記の懸念を払拭し得るばかりか、むしろ、両方の出力信号ｏｕｔ１〜ｏｕｔ２に対して、同時に意図しない論理変遷が生じる可能性を第１実施形態よりも低減することが可能となる。
【００６１】
従って、本実施形態のレジスタ回路１２０であれば、第１実施形態と同様の効果を奏するだけでなく、トランジスタの製造ばらつきを逆に利用して、そのノイズ耐性をより一層高めることが可能となる。
【００６２】
次に、レジスタ部１０を構成するフリップフロップの配置レイアウトについて、図８を参照しながら詳細に説明する。
【００６３】
図８は、フリップフロップの一配置例を示す平面レイアウト図である。
【００６４】
本図において、回路ブロック１は、順序回路や論理積演算器などのゲート回路で主に構成された論理回路ブロックであり、当該回路ブロック１の中には、レジスタ部１０を構成する複数のフリップフロップ（本図では３個のフリップフロップＦＦ１〜ＦＦ３）が配置されている。また、回路ブロック１は、そのノイズ耐性を高めるために、低インピーダンス配線２（電源配線や接地配線）で取り囲まれている。
【００６５】
ここで、フリップフロップＦＦ１〜ＦＦ３は、上記した回路ブロック１内において、図示のように、互いに離間された位置に配設するとよい。このような配置レイアウトを採用することにより、互いを近接した位置に配設した場合に比べて、各々に同一のノイズが重畳しにくくなるので、全ての出力信号ｏｕｔ１〜ｏｕｔ２に対して、同時に意図しない論理変遷が生じる可能性を低減することが可能となる。
【００６６】
また、フリップフロップＦＦ１〜ＦＦ３は、上記した回路ブロック１内において、図示のように、そのデータ入力端及びクロック入力端が各々共通に接続された信号分岐部Ｘから各自への配線長が互いに等しくなる位置に配設するとよい。このような配置レイアウトを採用することにより、フリップフロップＦＦ１〜ＦＦ３の相互間において、入力データ信号Ｄｉ及びクロック信号ＣＬの遅延ばらつきを抑えることが可能となる。
【００６７】
また、フリップフロップＦＦ１〜ＦＦ３は、できる限り、回路ブロック１の端（すなわち、低インピーダンス配線２の近傍）に配設するとよい。このような配置レイアウトを採用することにより、本図の場合であれば、低インピーダンス配線２の近傍に配設されたフリップフロップＦＦ１〜ＦＦ２に対するノイズの影響を極力低減することが可能となる。
【００６８】
なお、本図では、低インピーダンス配線２で回路ブロック１の周囲を取り囲んだ構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、低インピーダンス配線２を回路ブロック１の内部に引き込んでもよい。このような配線レイアウトを採用することにより、本図の場合であれば、回路ブロック１の中央に配設されたフリップフロップＦＦ３に対するノイズの影響を低減することが可能となる。
【００６９】
また、入力データ信号Ｄｉやクロック信号ＣＬは、図示のように、回路ブロック１の一辺の中央部から入力するとよい。このような配線レイアウトを採用することにより、上記各信号に対するノイズの影響を極力低減することが可能となる。
【００７０】
次に、本発明に係るレジスタ回路を備えた半導体装置、並びに、これを搭載した電気機器について、図９を参照しながら詳細に説明する。
【００７１】
図９は、本発明に係るレジスタ回路を備えた半導体装置、並びに、これを搭載した電気機器（本図は液晶表示パネルを備えた携帯機器）の一実施形態を示すブロック図である。
【００７２】
本図に示す通り、本発明を適用した電気機器は、被制御装置である液晶表示パネルと、その諸動作を制御する半導体装置１０００と、を有して成る。
【００７３】
なお、半導体装置１０００は、第１〜第２レジスタ回路１００ａ〜１００ｂと、監視回路２００と、論理回路３００と、出力回路４００と、制御回路５００と、を有して成り、後述する制御信号Ｃｏｎｔの読込み動作並びに当該制御信号Ｃｏｎｔに応じた出力データ信号Ｄｏの生成動作に先立ち、液晶表示パネルを初期化するための信号として、入力データ信号Ｄｉを受け付けるものとされている。
【００７４】
第１レジスタ回路１００ａは、クロック信号ＣＬに応じて入力データ信号Ｄｉを保持する手段であり、先述したレジスタ回路１００〜１２０のいずれかと同様の構成から成る。
【００７５】
監視回路２００は、第１レジスタ回路１００ａの出力信号Ｓｏ、液晶表示パネルの動作状態を示す動作状態信号ｓｅｌ１、並びに、イネーブル信号ＥＮａの生成許可条件を設定するための監視レベル設定信号ｓｅｌ２が入力され、液晶表示パネルの動作状態がイネーブル信号ＥＮａの生成許可条件に合致しているときにのみ、出力信号Ｓｏ（延いては入力データ信号Ｄｉ）に応じてイネーブル信号ＥＮａの生成を行う手段である。なお、監視回路２００におけるイネーブル信号ＥＮａの生成動作については、後ほど詳細に説明する。
【００７６】
第２レジスタ回路１００ｂは、クロック信号ＣＬに応じてイネーブル信号ＥＮａを保持する手段であり、第１レジスタ回路１００ａと同じく、先述したレジスタ回路１００〜１２０のいずれかと同様の構成から成る。
【００７７】
すなわち、本実施形態の半導体装置１０００では、そのノイズ対策が片手落ちとならないように、監視回路２００の前段に設けられる第１レジスタ回路１００ａと、監視回路２００の後段に設けられる第２レジスタ回路１００ｂの双方について、本発明が適用された構成とされている。
【００７８】
なお、本図では、第１〜第２レジスタ回路１００ａ〜１００ｂに同一のクロック信号ＣＬを入力した場合を例に挙げたが、本発明の構成はこれに限定されるものはなく、別個のクロック信号を入力しても構わない。
【００７９】
論理回路３００は、第２レジスタ回路１００ｂから出力されるイネーブル信号ＥＮｂに基づいて制御信号Ｃｏｎｔの読込動作並びに当該制御信号Ｃｏｎｔに応じた出力データ信号Ｄｏの生成動作が許可／禁止されるものであり、かつ、液晶表示パネルの動作状態に基づいて動作状態信号ｓｅｌ１の逐次生成を行う手段としても機能するものである。
【００８０】
なお、制御信号Ｃｏｎｔは、液晶表示パネルへのアドレス指示や表示データを含んだものであり、その入力形式は、シリアル入力であってもよいし、パラレル入力であってもよい。同様に、出力データ信号Ｄｏの出力形式は、シリアル出力であってもよいし、パラレル出力であってもよい。
【００８１】
また、論理回路３００は、第２レジスタ回路１００ｂから出力されるイネーブル信号ＥＮｂのアクティブに応じて、制御信号Ｃｏｎｔの読込動作並びに当該制御信号Ｃｏｎｔに応じた出力データ信号Ｄｏの生成動作が許可されるものであってもよいし、逆に、イネーブル信号ＥＮｂのアクティブに応じて、上記動作が禁止されるものであってもよい。
【００８２】
出力回路４００は、上記の出力データ信号Ｄｏに基づいて液晶表示パネルの諸動作を制御する手段である。
【００８３】
制御回路５００は、外部からの命令ｅｘに応じて監視レベル設定信号ｓｅｌ２を生成する手段である。
【００８４】
次に、監視回路２００におけるイネーブル信号ＥＮａの生成動作について、図１０及び図１１を参照しながら、詳細に説明する。
【００８５】
図１０は、動作状態信号ｓｅｌ１と監視レベル設定信号ｓｅｌ２との相関関係を説明するための図であり、図１１は、監視回路２００におけるイネーブル信号ＥＮａの生成動作を説明するためのフローチャートである。
【００８６】
図１０に示した例では、液晶表示パネルの動作状態が、動作状態信号ｓｅｌ１に基づいて、状態「００」、状態「０１」、状態「１０」、並びに、状態「１１」の４段階に分類されている。
【００８７】
なお、状態「００」は、論理回路３００が制御信号Ｃｏｎｔの入力を受け付けていない状態（スタンバイ状態、待機状態）であることを示している。状態「０１」は、液晶表示パネルが一のラインを表示している状態（ライン表示期間）であることを示している。状態「１０」は、液晶表示パネルが一のライン表示を完了し、次のライン表示に移行するまでの状態（ライン遷移期間）であることを示している。状態「１１」は、液晶表示パネルが一のフレーム表示を完了し、次のフレーム表示に移行するまでの状態（フレーム遷移期間）であることを示している。
【００８８】
一方、監視レベル設定信号ｓｅｌ２は、先述したように、イネーブル信号ＥＮａの生成許可条件を設定するための信号であり、監視回路２００では、上記の動作状態信号ｓｅｌ１に基づいて認識される液晶表示パネルの動作状態が、この監視レベル設定信号ｓｅｌ２に基づいて設定されるイネーブル信号ＥＮａの生成許可条件に合致しているときにのみ、第１レジスタ回路１００ａの出力信号Ｓｏ（延いては入力データ信号Ｄｉ）に応じたイネーブル信号ＥＮａの生成が行われる。
【００８９】
なお、本実施形態の監視レベル設定信号ｓｅｌ２は、先述の動作状態信号ｓｅｌ１に倣って、液晶表示パネルが状態「１１」であればイネーブル信号ＥＮａの生成を許可する、或いは、状態「１０」であればイネーブル信号ＥＮａの生成を許可する、といった具合にイネーブル信号ＥＮａの生成許可条件を段階的に設定するものとされている。
【００９０】
図１１のフローチャートを参照しながら、より具体的な説明を行う。なお、本フローチャートは、液晶表示パネルが状態「１１」であるときにのみ、イネーブル信号ＥＮａの生成が許可される場合を例示したものである。
【００９１】
本図に示すように、監視回路２００は、イネーブル信号ＥＮａの生成に際して、まず、ステップ＃１０で、第１レジスタ回路１００ａの出力信号Ｓｏ（延いては入力データ信号Ｄｉ）がハイレベルとされているか否かの判定を行う。ここで、出力信号Ｓｏがハイレベルであると判定された場合には、フローがステップ＃２０に進められる。一方、出力信号Ｓｏがハイレベルでないと判定された場合には、フローがステップ＃１０に戻され、引き続き、出力信号Ｓｏのアクティブ判定が継続される。
【００９２】
ステップ＃１０にて、出力信号Ｓｏがハイレベルであると判定された場合、ステップ＃２０では、その時点における動作状態信号ｓｅｌ１に基づいて、液晶表示パネルの動作状態が状態「１１」であるか否かの判定を行う。ここで、液晶表示パネルの動作状態が状態「１１」であると判定された場合には、フローがステップ＃３０に進められ、イネーブル信号ＥＮａの生成及び出力が行われる。一方、液晶表示パネルの動作状態が状態「１１」でないと判定された場合には、フローがステップ＃１０に戻され、引き続き、出力信号Ｓｏのアクティブ判定が継続される。
【００９３】
このような監視回路２００を設けたことにより、液晶表示パネルの動作状態がフレーム遷移期間であるときにのみ、イネーブル信号ＥＮａの生成が行われることになるので、液晶表示パネルの初期化に際して、その表示画面が途切れたり乱れたりすることを未然に回避することが可能となる。
【００９４】
また、本実施形態の半導体装置１０００は、外部からの命令ｅｘに応じて監視レベル設定信号ｓｅｌ２を適宜生成し、イネーブル信号ＥＮａの生成許可条件を任意に調整する手段として、制御回路５００を有して成る。従って、表示画面が多少乱れてもよい場合などには、上記したイネーブル信号ＥＮａの生成許可条件を緩和して、液晶表示パネルの動作状態が状態「１０」や状態「０１」であっても、その初期化を認めるように指示することが可能となる。
【００９５】
なお、上記の実施形態では、液晶表示パネルを備えた携帯機器に本発明を適用した場合を例示して説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の電気機器にも広く適用することが可能である。
【００９６】
例えば、制御信号Ｃｏｎｔに応じた送信データの生成並びに送信に先立ち、その動作トリガとして、ユーザ操作に基づく入力データ信号Ｄｉを受け付けるデータ送信機器や、或いは、制御信号Ｃｏｎｔに応じた受信データのデコーディングに先立ち、その動作トリガとして、受信データに基づく入力データ信号Ｄｉを受け付けるデータ受信機器などにも、本発明は好適であると言える。
【００９７】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００９８】
例えば、上記実施形態では、レジスタ部１０を構成する順序回路として、フリップフロップを用いた場合を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、レジスタ部１０を複数のラッチで構成しても構わない。
【００９９】
また、上記実施形態では、レジスタ部１０を２個或いは３個のフリップフロップで構成した場合を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、レジスタ部１０を構成する順序回路を４個以上並列に設けても構わない。
【０１００】
また、本発明のレジスタ回路は、先述の監視回路２００や制御回路５００を有しない半導体装置、すなわち、クロック信号に応じて入力データ信号を保持するレジスタ回路と、前記レジスタ回路の出力信号に基づいて制御信号の読込動作並びに当該制御信号に応じた出力データ信号の生成動作が許可／禁止される論理回路と、を有して成る半導体装置についても、当然に適用することが可能である。
【産業上の利用可能性】
【０１０１】
本発明は、レジスタ回路のノイズ耐性を高める上で有用な技術であり、全ての順序回路に応用が可能である。
【図面の簡単な説明】
【０１０２】
【図１】は、本発明に係るレジスタ回路の第１実施形態を示すブロック図である。
【図２】は、レジスタ回路１００の通常動作を説明するための図である。
【図３】は、レジスタ回路１００のノイズ耐性向上動作を説明するための図である。
【図４】は、本発明に係るレジスタ回路の第２実施形態を示すブロック図である。
【図５】は、本発明に係るレジスタ回路の第３実施形態を示すブロック図である。
【図６】は、レジスタ回路１２０の通常動作を説明するための図である。
【図７】は、レジスタ回路１２０のノイズ耐性向上動作を説明するための図である。
【図８】は、フリップフロップの一配置例を示す平面レイアウト図である。
【図９】は、本発明に係るレジスタ回路を備えた半導体装置、並びに、これを搭載した電気機器の一実施形態を示すブロック図である。。
【図１０】は、動作状態信号ｓｅｌ１と監視レベル設定信号ｓｅｌ２との相関関係を説明するための図である。
【図１１】は、監視回路２００におけるイネーブル信号ＥＮａの生成動作を説明するためのフローチャートである。
【図１２】は、レジスタ回路の一従来例を示すブロック図である。
【図１３】は、出力信号Ｓｏの意図しない論理変遷が生じる様子を説明するための波形図である。
【符号の説明】
【０１０３】
１    内部回路ブロック
２    低インピーダンス配線（電源ラインや接地ライン）
１０    レジスタ部
２０    一致判定部
１００、１１０、１２０、１００ａ〜１００ｂ    レジスタ回路
２００    監視回路
３００    論理回路
４００    出力回路
５００    制御回路
１０００    半導体装置
ＦＦ１〜ＦＦ３    フリップフロップ
ＡＮＤ、ＡＮＤ１〜ＡＮＤ２    論理積演算器
ＯＲ１〜ＯＲ２    論理和演算器
ＩＮＶ    インバータ
Ｘ    信号分岐部
【図１】
2007235680.tif 000003
【図２】
2007235680.tif 000004
【図３】
2007235680.tif 000005
【図４】
2007235680.tif 000006
【図５】
2007235680.tif 000007
【図６】
2007235680.tif 000008
【図７】
2007235680.tif 000009
【図８】
2007235680.tif 000010
【図９】
2007235680.tif 000011
【図１０】
2007235680.tif 000012
【図１１】
2007235680.tif 000013
【図１２】
2007235680.tif 000014
【図１３】
2007235680.tif 000015