(57)【要約】【課題】  消費電力を低減するとともに、広い動作マージンを確保する。【解決手段】  開示されるフリップフロップ回路は、マスターラッチ部１とスレーブラッチ部２とを有している。このフリップフロップ回路は、マスターラッチ部１の出力信号ＯＵＴ１又はこれを所定時間遅延した信号と、スレーブラッチ部２の出力信号ＯＵＴ２又はこれを所定時間遅延した信号とを比較し、一致した場合に一致信号を出力するエクスクルーシブオア回路３と、一致信号に基づいてマスターラッチ部１及びスレーブラッチ部２へのクロック信号ＣＫＴ及びクロック反転信号ＣＫＢの供給を停止するアンド回路４とを備えている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
マスターラッチ部とスレーブラッチ部とを有するフリップフロップ回路において、
前記マスターラッチ部の出力信号若しくはデータ入力信号又はこれらを所定時間遅延した信号と、前記スレーブラッチ部の出力信号又はこれを所定時間遅延した信号とを比較し、一致した場合に一致信号を出力するデータ比較手段と、
前記一致信号に基づいて前記マスターラッチ部及び前記スレーブラッチ部へのクロック信号の供給を停止するゲート手段と
を備えていることを特徴とするフリップフロップ回路。
【請求項２】
前記データ比較手段は、エクスクルーシブオア回路であることを特徴とする請求項１に記載のフリップフロップ回路。
【請求項３】
前記ゲート手段は、外部から供給されるクロック信号と前記一致信号との論理積をとるアンド回路であることを特徴とする請求項１又は２に記載のフリップフロップ回路。
【請求項４】
前記所定時間の信号の遅延は、縦続接続された複数個のインバータ回路により行うことを特徴とする請求項１乃至３のいずれかに記載のフリップフロップ回路。
【請求項５】
前記スレーブラッチ部の内部には、前記縦続接続された複数個のインバータ回路が設けられていることを特徴とする請求項１乃至４のいずれかに記載のフリップフロップ回路。
【請求項６】
請求項１乃至５のいずれかに記載のフリップフロップ回路を含むことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号処理用の半導体大規模集積回路（ＬＳＩ）やクロック信号に同期して動作する回路などに用いられるフリップフロップ回路及びこのフリップフロップ回路を含む半導体集積回路に関する。
【背景技術】
【０００２】
近年、デジタル信号処理用ＬＳＩやクロック信号に同期して動作する回路などでは、高集積化、高速化に伴って消費電力が増加する傾向にある。特に、デジタル信号処理用ＬＳＩでは、クロック信号に同期した回路構成をとるため、フリップフロップ回路が多く使用されている。このようなデジタル信号処理用ＬＳＩやクロック信号に同期して動作する回路などに用いられる従来のフリップフロップ回路には、クロック信号の立ち上り又は立ち下りに同期して出力信号が変化するマスターラッチ部とスレーブラッチ部とが縦続接続され、マスターラッチ部又はスレーブラッチ部の一方の入力端にプルアップ又はプルダウン機能の付加回路が接続されたものがある（例えば、特許文献１参照。）。以下、この技術を第１の従来例と呼ぶ。
【０００３】
また、従来のフリップフロップ回路には、クロック回路の入力側にデータ比較手段を設け、マスターラッチ部とスレーブラッチ部それぞれの内部から保持データを取り出して両データが一致する場合、当該フリップフロップ回路に入力するクロック信号を遮断するゲートをクロック回路に設けたものもある（例えば、特許文献２参照。）。以下、この技術を第２の従来例と呼ぶ。
【０００４】
【特許文献１】特開平６−１４０８８５号公報（請求項１，［０００６］〜［０００８］、図１）
【特許文献２】特開平１０−４１７８９号公報（請求項１，［００１９］〜［００３０］、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記した第１の従来例では、フリップフロップ回路内部のクロック信号は常に動作している状態にあり、高速化によりクロック動作が速くなればなるほど、また高集積化によりフリップフロップ回路を使用する個数が増えれば増えるほど、消費電力が大きくなってしまうという課題があった。
【０００６】
一方、上記した第２の従来例では、入力データが変化しない限り、クロック回路の入力側に設けたエクスクルーシブノア回路からなるデータ比較回路の出力により、クロック信号はクロック回路で遮断され、クロック回路は動作しないため、クロック回路で消費される電力は低減される。しかし、上記した第２の従来例では、高速化によりクロック動作が速くなればなるほど、動作マージンが狭くなる。動作マージンは、デジタル信号処理用ＬＳＩやクロック信号に同期して動作する回路などを構成する素子の性能のばらつき増加によっても狭くなる。従って、上記した第２の従来例では、高速化によりクロック動作が速くなればなるほど、フリップフロップ回路の動作が不安定になるというおそれがある。
【０００７】
本発明は、上述した事情に鑑みてなされたものであり、上述のような課題を解決することができるフリップフロップ回路及び半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、請求項１記載の発明に係るフリップフロップ回路は、マスターラッチ部とスレーブラッチ部とを有するフリップフロップ回路に係り、前記マスターラッチ部の出力信号若しくはデータ入力信号又はこれらを所定時間遅延した信号と、前記スレーブラッチ部の出力信号又はこれを所定時間遅延した信号とを比較し、一致した場合に一致信号を出力するデータ比較手段と、前記一致信号に基づいて前記マスターラッチ部及び前記スレーブラッチ部へのクロック信号の供給を停止するゲート手段とを備えていることを特徴としている。
【０００９】
また、請求項２記載の発明は、請求項１に記載のフリップフロップ回路に係り、前記データ比較手段は、エクスクルーシブオア回路であることを特徴としている。
また、請求項３記載の発明は、請求項１又は２に記載のフリップフロップ回路に係り、前記ゲート手段は、外部から供給されるクロック信号と前記一致信号との論理積をとるアンド回路であることを特徴としている。
【００１０】
また、請求項４記載の発明は、請求項１乃至３のいずれかに記載のフリップフロップ回路に係り、前記所定時間の信号の遅延は、縦続接続された複数個のインバータ回路により行うことを特徴としている。
また、請求項５記載の発明は、請求項１乃至４のいずれかに記載のフリップフロップ回路に係り、前記スレーブラッチ部の内部には、前記縦続接続された複数個のインバータ回路が設けられていることを特徴としている。
また、請求項６記載の発明に係る半導体集積回路は、請求項１乃至５のいずれかに記載のフリップフロップ回路を含むことを特徴としている。
【発明の効果】
【００１１】
本発明は、フリップフロップ回路の消費電力を低減することができる。また、動作マージンを広くすることができる。これにより、このフリップフロップ回路を含む半導体集積回路の消費電力も低減することができるとともに、動作マージンを広くすることができる。
【発明を実施するための最良の形態】
【００１２】
実施の形態１．
図１は、本発明の実施の形態１に係るフリップフロップ回路の構成を示す回路図である。本発明の実施の形態１に係るフリップフロップ回路は、マスターラッチ部１と、スレーブラッチ部２と、エクスクルーシブオア回路３と、アンド回路４と、インバータ回路５〜８とから構成されている。
【００１３】
本発明の実施の形態１に係るフリップフロップ回路は、マスターラッチ部１の出力信号ＯＵＴ１又はデータ入力信号ＤＡＴＡとスレーブラッチ部２の出力信号ＯＵＴ２とを比較する機能と、この比較結果に基づいてフリップフロップ回路内部のクロック信号ＣＫＴ及びクロック反転信号ＣＫＢを停止する機能とを有している。
【００１４】
マスターラッチ部１は、トランスファーゲート１１及び１２と、インバータ回路１３及び１４とから構成されている。トランスファーゲート１１は、インバータ回路６から供給されるクロック信号ＣＫＴが”Ｌ”レベルであって、インバータ回路５から供給されるクロック反転信号ＣＫＢが”Ｈ”レベルの時、外部から供給されるデータ入力信号ＤＡＴＡを出力してインバータ回路１３に供給する。トランスファーゲート１２は、インバータ回路５から供給されるクロック反転信号ＣＫＢが”Ｌ”レベルであって、インバータ回路６から供給されるクロック信号ＣＫＴが”Ｈ”レベルの時、インバータ回路１４から供給される信号を出力してインバータ回路１３に供給する。
【００１５】
インバータ回路１３は、トランスファゲート１１から供給される信号を反転してマスターラッチ部１の出力信号ＯＵＴ１として出力するとともに、インバータ回路１４に供給する。インバータ回路１４は、インバータ回路１３の出力信号、即ち、マスターラッチ部１の出力信号ＯＵＴ１を反転して出力し、トランスファゲート１２に供給する。
【００１６】
スレーブラッチ部２は、トランスファーゲート２１及び２２と、インバータ回路２３及び２４とから構成されている。トランスファーゲート２１は、インバータ回路５から供給されるクロック反転信号ＣＫＢが”Ｌ”レベルであって、インバータ回路６から供給されるクロック信号ＣＫＴが”Ｈ”レベルの時、マスターラッチ部１の出力信号ＯＵＴ１を出力してインバータ回路２３に供給する。トランスファーゲート２２は、インバータ回路６から供給されるクロック信号ＣＫＴが”Ｌ”レベルであって、インバータ回路５から供給されるクロック反転信号ＣＫＢが”Ｈ”レベルの時、インバータ回路２４から供給される信号を出力してインバータ回路２３に供給する。
【００１７】
インバータ回路２３は、トランスファゲート２１から供給される信号を反転してインバータ回路２４に供給する。インバータ回路２４は、インバータ回路２３の出力信号を反転してスレーブラッチ部２の出力信号ＯＵＴ２として出力するとともに、トランスファゲート２２に供給する。
【００１８】
エクスクルーシブオア回路３は、マスターラッチ部１の出力信号ＯＵＴ１とスレーブラッチ部２の出力信号ＯＵＴ２とが一致した場合に”Ｌ”レベルの一致信号を出力し、マスターラッチ部１の出力信号ＯＵＴ１とスレーブラッチ部２の出力信号ＯＵＴ２とが一致しなかった場合に”Ｈ”レベルの不一致信号を出力する。アンド回路４は、エクスクルーシブオア回路３から”Ｈ”レベルの不一致信号が供給された場合に外部から供給されるクロック信号ＣＬＫを出力してインバータ回路５に供給し、エクスクルーシブオア回路３から”Ｌ”レベルの一致信号が供給された場合に外部から供給されるクロック信号ＣＬＫの出力を停止する。
【００１９】
インバータ回路５は、アンド回路４から供給されるクロック信号ＣＬＫを反転してクロック反転信号ＣＫＢとしてマスターラッチ部１及びスレーブラッチ部２に供給するとともに、インバータ回路６に供給する。インバータ回路６は、インバータ回路５から供給されるクロック反転信号ＣＫＢを反転してクロック信号ＣＫＴとしてマスターラッチ部１及びスレーブラッチ部２に供給する。インバータ回路７は、スレーブラッチ部２を構成するトランスファゲート２１から供給される信号を反転して、クロック信号ＣＬＫに同期したフリップフロップ回路の出力信号Ｑとして出力する。インバータ回路８は、スレーブラッチ部２を構成するインバータ回路２３から供給される信号を反転して、クロック信号ＣＬＫに同期したフリップフロップ回路の反転出力信号ＱＢとして出力する。
【００２０】
次に、上記構成を有するフリップフロップ回路の動作について、図２に示すタイミングチャートを参照して説明する。図２（１）は、フリップフロップ回路に外部から供給されるクロック信号ＣＬＫの波形の一例を示している。図２（２）は、フリップフロップ回路に外部から供給されるデータ信号ＤＡＴＡの波形の一例を示している。また、図２（３）は、マスターラッチ部１を構成するインバータ回路１３の出力信号、即ち、マスターラッチ部１の出力信号ＯＵＴ１の波形の一例を示している。マスターラッチ部１の出力信号ＯＵＴ１は、図２（１）に示すクロック信号ＣＬＫの立下りに同期して図２（２）に示すデータ信号ＤＡＴＡを反転したものである。
【００２１】
図２（４）は、スレーブラッチ部２を構成するインバータ回路２４の出力信号、即ち、スレーブラッチ部２の出力信号ＯＵＴ２の波形の一例を示している。マスターラッチ部２の出力信号ＯＵＴ２は、図２（１）に示すクロック信号ＣＬＫの立上りに同期して図２（２）に示すデータ信号ＤＡＴＡを反転したものである。図２（５）は、インバータ回路６の出力信号、即ち、フリップフロップ回路の内部に供給されるクロック信号ＣＫＴの波形の一例を示している。なお、クロック反転信号ＣＫＢは、クロック信号ＣＫＴの反転信号である。図２（６）は、フリップフロップ回路の内部に供給されるクロック反転信号ＣＫＢを出力するインバータ回路５において流れる電流Ｉ１及びクロック信号ＣＫＴを出力するインバータ回路６において流れる電流Ｉ２のそれぞれの電流波形の一例を示している。図２（６）に示す電流波形の変化回数が多いほど、フリップフロップ回路の消費電力は大きくなる。
【００２２】
上記構成を有するフリップフロップ回路に供給されるクロック信号ＣＬＫは、図２（１）に示すように、常時変化している。しかし、エクスクルーシブオア回路３は、図２（３）に示すマスターラッチ部１の出力信号ＯＵＴ１と図２（４）に示すスレーブラッチ部２の出力信号ＯＵＴ２とが一致した場合には、”Ｌ”レベルの一致信号を出力する。一方、図２（３）に示すマスターラッチ部１の出力信号ＯＵＴ１と図２（４）に示すスレーブラッチ部２の出力信号ＯＵＴ２とが一致しなかった場合には、エクスクルーシブオア回路３は、”Ｈ”レベルの不一致信号を出力する。
【００２３】
そして、アンド回路４は、エクスクルーシブオア回路３から”Ｈ”レベルの不一致信号が供給された場合には、外部から供給されるクロック信号ＣＬＫを出力してインバータ回路５に供給するが、エクスクルーシブオア回路３から”Ｌ”レベルの一致信号が供給された場合には、外部から供給されるクロック信号ＣＬＫの出力を停止する。
【００２４】
これにより、図２（３）に示すマスターラッチ部１の出力信号ＯＵＴ１と図２（４）に示すスレーブラッチ部２の出力信号ＯＵＴ２とが一致しなかった場合にだけ、インバータ回路５は、アンド回路４から供給されるクロック信号ＣＬＫを反転してクロック反転信号ＣＫＢとしてマスターラッチ部１及びスレーブラッチ部２に供給する。また、図２（３）に示すマスターラッチ部１の出力信号ＯＵＴ１と図２（４）に示すスレーブラッチ部２の出力信号ＯＵＴ２とが一致しなかった場合にだけ、インバータ回路６は、インバータ回路５から供給されるクロック反転信号ＣＫＢを反転して、図２（５）に示すクロック信号ＣＫＴとしてマスターラッチ部１及びスレーブラッチ部２に供給する。
【００２５】
この結果、クロック信号ＣＫＴ及びクロック反転信号ＣＫＢに同期して、スレーブラッチ部２の出力信号ＯＵＴ２が図２（４）に示すように変化するので、図２（３）に示すマスターラッチ部１の出力信号ＯＵＴ１と図２（４）に示すスレーブラッチ部２の出力信号ＯＵＴ２とが再び一致する。従って、エクスクルーシブオア回路３及びアンド回路４の動作により、クロック信号ＣＫＴ及びクロック反転信号ＣＫＢは、フリップフロップ回路の内部に供給されなくなる（図２（５）参照）。
【００２６】
以上説明した動作により、図２（３）に示すマスターラッチ部１の出力信号ＯＵＴ１と図２（４）に示すスレーブラッチ部２の出力信号ＯＵＴ２とが一致しなかった場合にだけ、クロック信号ＣＫＴ及びクロック反転信号ＣＫＢは、フリップフロップ回路の内部に供給される。このように、外部から供給されるクロック信号ＣＬＫが図２（１）に示すように常時変化している場合でも、フリップフロップ回路の内部においては、データ入力信号ＤＡＴＡの有意な変化が発生し、その結果を出力すべき場合にだけ、クロック信号ＣＫＴ及びクロック反転信号ＣＫＢがフリップフロップ回路の内部に供給されるため、図２（６）に示すように、電流波形の変化回数が少なくなり、フリップフロップ回路の消費電力が減少する。
【００２７】
このように、本発明の実施の形態１によれば、外部から供給されるクロック信号ＣＬＫのフリップフロップ回路内部への供給又は停止を制御するエクスクルーシブオア回路３及びアンド回路４を設けているので、フリップフロップ回路に供給されるデータ入力信号ＤＡＴＡが変化した場合にだけ、フリップフロップ回路内部に設けられた、インバータ回路５及び６により構成されるクロック回路を動作させることができ、フリップフロップ回路の消費電力を低減することができる。このため、このフリップフロップ回路を含む半導体集積回路の消費電力も低減することができる。
【００２８】
実施の形態２．
図３は、本発明の実施の形態２に係るフリップフロップ回路の構成を示す回路図である。図３において、図１の各部に対応する部分には同一の符号を付け、その説明を省略する。本発明の実施の形態２に係るフリップフロップ回路においては、図１に示すスレーブラッチ部２に換えて、スレーブラッチ部３１が新たに設けられている。スレーブラッチ部３１が図１に示すスレーブラッチ部２と異なる点は、インバータ回路２４に換えて、インバータ回路群３２が新たに設けられている点である。
【００２９】
インバータ回路群３２は、５個のインバータ回路が縦続接続されている。インバータ回路群３２は、インバータ回路２３の出力信号を５回の反転を繰り返してスレーブラッチ部２の出力信号ＯＵＴ２として出力するとともに、トランスファゲート２２に供給する。
【００３０】
本発明の実施の形態２に係るフリップフロップ回路は、上記した本発明の実施の形態１に係るフリップフロップ回路と同様に、マスターラッチ部１の出力信号ＯＵＴ１又はデータ入力信号ＤＡＴＡとスレーブラッチ部３１の出力信号ＯＵＴ２とを比較する機能と、この比較結果に基づいてフリップフロップ回路内部のクロック信号ＣＫＴ及びクロック反転信号ＣＫＢを停止する機能とを有している。また、本発明の実施の形態２に係るフリップフロップ回路は、インバータ回路群３２において信号をより遅延させることにより、動作マージンを広げている。
【００３１】
次に、上記構成を有するフリップフロップ回路の動作について、図４に示すタイミングチャートを参照して説明する。図４（１）は、フリップフロップ回路に外部から供給されるクロック信号ＣＬＫの波形の一例を示している。図４（２）は、フリップフロップ回路に外部から供給されるデータ信号ＤＡＴＡの波形の一例を示している。また、図４（３）は、マスターラッチ部１を構成するインバータ回路１３の出力信号、即ち、マスターラッチ部１の出力信号ＯＵＴ１の波形の一例を示している。マスターラッチ部１の出力信号ＯＵＴ１は、図４（１）に示すクロック信号ＣＬＫの立下りに同期して図４（２）に示すデータ信号ＤＡＴＡを反転したものである。
【００３２】
図４（４）は、スレーブラッチ部３１を構成するインバータ回路群３２の出力信号、即ち、スレーブラッチ部３１の出力信号ＯＵＴ２の波形の一例を示している。マスターラッチ部３１の出力信号ＯＵＴ２は、図４（１）に示すクロック信号ＣＬＫの立上りに同期して図４（２）に示すデータ信号ＤＡＴＡを反転したものであるが、インバータ回路群３２が縦続接続された５個のインバータ回路から構成されているため、図２（４）に示すスレーブラッチ部２の出力信号ＯＵＴ２の波形と比較して、変化タイミングが遅くなってている。
【００３３】
図４（５）は、インバータ回路６の出力信号、即ち、フリップフロップ回路の内部に供給されるクロック信号ＣＫＴの波形の一例を示している。しかし、スレーブラッチ部３１の出力信号ＯＵＴ２の変化タイミングが図２（４）に示すスレーブラッチ部２の出力信号ＯＵＴ２の変化タイミングと比較して遅いため、本発明の実施の形態２においては、クロック信号ＣＫＴのパルス幅は、図２（５）に示すクロック信号ＣＫＴのパルス幅より広くなっている。これは、上記した本発明の実施の形態１と比較して、図４（３）に示すマスターラッチ部１の出力信号ＯＵＴ１と図４（４）に示すスレーブラッチ部３１の出力信号ＯＵＴ２とが一致しない期間が長くなっているためである。これにより、上記した本発明の実施の形態１と比較して、動作マージンが広くなっている。なお、クロック反転信号ＣＫＢは、クロック信号ＣＫＴの反転信号である。
【００３４】
図４（６）は、フリップフロップ回路の内部に供給されるクロック反転信号ＣＫＢを出力するインバータ回路５において流れる電流Ｉ１及びクロック信号ＣＫＴを出力するインバータ回路６において流れる電流Ｉ２のそれぞれの電流波形の一例を示している。上記した本発明の実施の形態１と比較して、電流波形の変化回数は同じであり、フリップフロップ回路の消費電力は本発明の実施の形態１の場合と同様に従来より削減される。
【００３５】
このように、本発明の実施の形態２によれば、本発明の実施の形態１におけるインバータ回路２４に換えて、５個のインバータ回路が縦続接続されたインバータ回路群３２を新たに設けている。従って、上記した実施の形態１と同様の効果が得られる他、クロック信号ＣＫＴ及びクロック反転信号ＣＫＢのパルス幅が上記した本発明の実施の形態１と比較して広くなっているので、動作マージンが広いという効果がある。このため、高速化によりクロック動作が速くなっても、フリップフロップ回路は安定的な動作を行うことができる。このため、このフリップフロップ回路を含む半導体集積回路の動作マージンも広くすることができる。
【００３６】
以上、本発明の実施の形態について図面を参照して詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計の変更等があっても本発明に含まれる。
例えば、上述した実施の形態２では、５個のインバータ回路が縦続接続されたインバータ回路群３２を用いる例を示したが、これに限定されない。例えば、縦続接続されるインバータ回路の個数は奇数個であれば何個でも良いし、インバータ回路群３２に換えて回路遅延性能が遅いインバータ回路を使用しても良い。上述の実施の形態２で得られる効果と同じ効果が得られることは言うまでもない。さらに、複数個のインバータ回路が縦続接続されたインバータ回路群は、図１に示すインバータ回路２４の箇所に挿入するだけでなく、インバータ回路１４の箇所に挿入しても良く、またマスターラッチ部１及びスレーブラッチ部２の内部ではなく、エクスクルーシブオア回路３の２つの入力端のいずれか一方の前段に挿入しても良い。
【００３７】
また、上述した各実施の形態では、エクスクルーシブオア回路３は、マスターラッチ部１の出力信号ＯＵＴ１とスレーブラッチ部２の出力信号ＯＵＴ２とを比較する例を示したが、これに限定されず、データ入力信号ＤＡＴＡとスレーブラッチ部２の出力信号ＯＵＴ２とを比較するように構成しても良い。さらに、マスターラッチ部１及びスレーブラッチ部２から取り出す信号は、出力信号ＯＵＴ１及びＯＵＴ２に限定されず、論理が正しい限り、マスターラッチ部１及びスレーブラッチ部２のどの箇所から取り出しても良い。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態１に係るフリップフロップ回路の構成を示す回路図である。
【図２】図１に示すフリップフロップ回路の動作を説明するためのタイミングチャートである。
【図３】本発明の実施の形態２に係るフリップフロップ回路の構成を示す回路図である。
【図４】図３に示すフリップフロップ回路の動作を説明するためのタイミングチャートである。
【符号の説明】
【００３９】
１  マスターラッチ部
２，３１  スレーブラッチ部
３  エクスクルーシブオア回路（データ比較手段）
４  アンド回路（ゲート手段）
５〜８，１３，１４，２３，２４  インバータ回路
１１，１２，２１，２２  トランスファーゲート
３２  インバータ回路群
【図１】
2007235501.tif 000003
【図２】
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【図３】
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【図４】
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