(57)【要約】【課題】内部電圧生成部のイネーブル信号がアクティブになる時点で一定区間、内部電圧生成部の出力ノードに不要な電源が供給されることを防ぐ内部電圧生成装置を提供すること。【解決手段】本発明に係る内部電圧生成装置は、イネーブル信号によって駆動され、基準電圧とフィードバック電圧とを比較して、その結果信号を第１ノードから出力する電圧比較部と、前記第１ノードの信号に応答してドライブ制御信号を出力するドライブ制御部と、前記ドライブ制御信号に応答して第２ノードから内部電圧を出力する出力ドライバと、前記イネーブル信号がアクティブになる時点で一定区間、前記ドライブ制御信号が出力されないように前記ドライブ制御部を制御する初期動作安定化部と備える。【選択図】図４
2007095075.tif 000002
【特許請求の範囲】
【請求項１】
イネーブル信号によって駆動され、基準電圧とフィードバック電圧とを比較して、その結果信号を第１ノードから出力する電圧比較部と、
前記第１ノードの信号に応答してドライブ制御信号を出力するドライブ制御部と、
前記ドライブ制御信号に応答して第２ノードから内部電圧を出力する出力ドライバと、
前記イネーブル信号がアクティブになる時点で一定区間、前記ドライブ制御信号が出力されないように前記ドライブ制御部を制御する初期動作安定化部と、
を備えることを特徴とする内部電圧生成装置。
【請求項２】
前記第２ノードの内部電圧を分配して前記フィードバック電圧を生成する電圧分配部をさらに備えることを特徴とする請求項１に記載の内部電圧生成装置。
【請求項３】
前記初期動作安定化部が、
前記イネーブル信号がアクティブになる時点で一定区間、アクティブになるパルス信号を発生するパルス発生手段と、
前記パルス信号に応答して電流をシンクして前記ドライブ制御信号の出力を防ぐ安定化保持手段と、
を備えることを特徴とする請求項１に記載の内部電圧生成装置。
【請求項４】
前記イネーブル信号に応答して前記第１ノードを初期化するプリチャージ部をさらに備えることを特徴とする請求項１に記載の内部電圧生成装置。
【請求項５】
前記パルス発生手段が、前記イネーブル信号が論理「ロー」から論理「ハイ」に遷移するとき、前記パルス信号を発生することを特徴とする請求項３に記載の内部電圧生成装置。
【請求項６】
前記パルス発生手段が、
前記イネーブル信号を入力され、前記パルス信号のパルス幅を決定する遅延器と、
前記遅延器の出力信号を反転させる第１インバータと、
前記イネーブル信号と前記第１インバータの出力信号とが入力されるＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力信号を反転させ、前記パルス信号を出力する第２インバータと、
を備えることを特徴とする請求項５に記載の内部電圧生成装置。
【請求項７】
前記遅延器が、直列接続された偶数個のインバータを備えることを特徴とする請求項６に記載の内部電圧生成装置。
【請求項８】
前記安定化保持手段が、前記パルス信号がゲートに印加され、前記第１ノードと接地電圧端との間にソース−ドレイン経路が接続されたＮＭＯＳトランジスタを備えることを特徴とする請求項３に記載の内部電圧生成装置。
【請求項９】
前記電圧比較部が、
ゲートに前記イネーブル信号が印加され、第３ノードと接地電圧端との間に接続された第１ＮＭＯＳトランジスタと、
前記第１ノードと前記第３ノードとの間に接続され、前記フィードバック電圧がゲートに印加される第２ＮＭＯＳトランジスタと、
第４ノードと前記第３ノードとの間に接続され、前記基準電圧がゲートに入力される第３ＮＭＯＳトランジスタと、
電源電圧端と前記第１ノードとの間に接続され、前記第４ノードにゲートが接続された第１ＰＭＯＳトランジスタと、
電源電圧端と前記第４ノードとの間に接続され、前記第４ノードにゲートが接続された第２ＰＭＯＳトランジスタと、
を備えることを特徴とする請求項１に記載の内部電圧生成装置。
【請求項１０】
前記ドライブ制御部が、
前記ドライブ制御部の出力用の第５ノードと電源電圧端との間にソース−ドレイン経路が接続され、前記第１ノードにゲートが接続された第３ＰＭＯＳトランジスタと、
電源電圧端にソースが接続され、前記第４ノードにゲートが接続された第４ＰＭＯＳトランジスタと、
該第４ＰＭＯＳトランジスタのドレインと接地電圧端との間にソース−ドレイン経路が接続され、自己のソースがゲートに接続された第４ＮＭＯＳトランジスタと、
前記第５ノードと接地電圧端との間にソース−ドレイン経路が接続され、前記第４ＮＭＯＳトランジスタのゲートが自己のゲートに接続された第５ＮＭＯＳトランジスタと、
を備えることを特徴とする請求項１に記載の内部電圧生成装置。
【請求項１１】
前記出力ドライバが、前記第５ノードにゲートが接続され、電源電圧端と前記第２ノードとの間に接続された第５ＰＭＯＳトランジスタを備えることを特徴とする請求項１０に記載の内部電圧生成装置。
【請求項１２】
前記プリチャージ部が、
電源電圧端と前記第１ノードとの間に接続され、前記イネーブル信号がゲートに印加される第６ＰＭＯＳトランジスタと、
電源電圧端と前記第４ノードとの間に接続され、前記イネーブル信号がゲートに入力される第７ＰＭＯＳトランジスタと、
電源電圧端と前記第５ノードとの間に接続され、前記イネーブル信号がゲートに入力される第８ＰＭＯＳトランジスタと、
を備えることを特徴とする請求項１０に記載の内部電圧生成装置。
【請求項１３】
前記電圧分配部が、前記第２ノードと接地電圧端との間に直列接続された第１及び第２抵抗を備え、前記第１抵抗と第２抵抗との接続ノードから前記フィードバック電圧を出力することを特徴とする請求項２に記載の内部電圧生成装置。
【請求項１４】
前記第１抵抗及び第２抵抗が、ＭＯＳトランジスタで実現された抵抗であることを特徴とする請求項１３に記載の内部電圧生成装置。
【請求項１５】
イネーブル信号によって駆動され、基準電圧とフィードバック電圧とを比較して、第１ノードと第２ノードに互いに対応する電圧レベルを決定する電圧比較部と、
前記第１ノードの信号に応答してドライブ制御信号を出力するドライブ制御部と、
前記ドライブ制御信号に応答して第３ノードから内部電圧を出力する出力ドライバと、
前記第３ノードの内部電圧を分配して前記フィードバック電圧を生成する電圧分配部と、
前記イネーブル信号がアクティブになる時点で一定区間、前記電圧比較部の比較動作を中止させる第２初期動作安定化部と、
を備えることを特徴とする内部電圧生成装置。
【請求項１６】
前記第２初期動作安定化部が、
前記イネーブル信号がアクティブになる時点で一定区間、アクティブになる第２パルス信号を発生する第２パルス発生手段と、
前記第２パルス信号に応答して前記電圧比較部の比較動作を中止させる第２安定化保持手段と、
を備えることを特徴とする請求項１５に記載の内部電圧生成装置。
【請求項１７】
前記イネーブル信号に応答して前記第１ノード及び第２ノードを初期化するプリチャージ部をさらに備えることを特徴とする請求項１５に記載の内部電圧生成装置。
【請求項１８】
前記第２パルス発生手段が、前記イネーブル信号が論理「ロー」から論理「ハイ」に遷移するとき、前記第２パルス信号を発生することを特徴とする請求項１６に記載の内部電圧生成装置。
【請求項１９】
前記第２パルス信号が、論理「ロー」レベルにアクティブになるパルス信号であることを特徴とする請求項１６に記載の内部電圧生成装置。
【請求項２０】
前記第２安定化保持手段が、前記第２パルス信号がゲートに印加され、電源電圧端と前記第２ノードとの間にソース−ドレイン経路が接続された第９ＰＭＯＳトランジスタを備えることを特徴とする請求項１６に記載の内部電圧生成装置。
【請求項２１】
前記電圧比較部が、
ゲートに前記イネーブル信号が印加され、第４ノードと接地電圧端との間に接続された第１ＮＭＯＳトランジスタと、
前記第１ノードと前記第４ノードとの間に接続され、前記フィードバック電圧がゲートに印加される第２ＮＭＯＳトランジスタと、
前記第２ノードと前記第４ノードとの間に接続され、前記基準電圧がゲートに入力される第３ＮＭＯＳトランジスタと、
電源電圧端と前記第１ノードとの間に接続され、前記第２ノードにゲートが接続された第１ＰＭＯＳトランジスタと、
電源電圧端と前記第２ノードとの間に接続され、前記第２ノードにゲートが接続された第２ＰＭＯＳトランジスタと、
を備えることを特徴とする請求項１５に記載の内部電圧生成装置。
【請求項２２】
前記ドライブ制御部が、
該ドライブ制御部の出力用の第５ノードと電源電圧端との間にソース−ドレイン経路が接続され、前記第１ノードにゲートが接続された第３ＰＭＯＳトランジスタと、
電源電圧端にソースが接続され、前記第２ノードにゲートが接続された第４ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのドレインと接地電圧端との間にソース−ドレイン経路が接続され、自己のソースがゲートに接続された第４ＮＭＯＳトランジスタと、
前記第５ノードと接地電圧端との間にソース−ドレイン経路が接続され、前記第４ＮＭＯＳトランジスタのゲートが自己のゲートに接続された第５ＮＭＯＳトランジスタと、
を備えることを特徴とする請求項１５に記載の内部電圧生成装置。
【請求項２３】
前記出力ドライバが、前記ドライブ制御部の出力用の第５ノードにゲートが接続され、電源電圧端と前記第３ノードとの間に接続された第５ＰＭＯＳトランジスタを備えることを特徴とする請求項２２に記載の内部電圧生成装置。
【請求項２４】
前記プリチャージ部が、
電源電圧端と前記第１ノードとの間に接続され、前記イネーブル信号がゲートに印加される第６ＰＭＯＳトランジスタと、
電源電圧端と前記第２ノードとの間に接続され、前記イネーブル信号がゲートに入力される第７ＰＭＯＳトランジスタと、
電源電圧端と前記第５ノードとの間に接続され、前記イネーブル信号がゲートに入力される第８ＰＭＯＳトランジスタと、
を備えることを特徴とする請求項２２に記載の内部電圧生成装置。
【請求項２５】
前記電圧分配部が、前記第３ノードと接地電圧端との間に直列接続された第１及び第２抵抗を備え、前記第１抵抗と第２抵抗との接続ノードから前記フィードバック電圧を出力することを特徴とする請求項１５に記載の内部電圧生成装置。
【請求項２６】
前記第１及び第２抵抗が、ＭＯＳトランジスタで実現された抵抗であることを特徴とする請求項２５に記載の内部電圧生成装置。
【請求項２７】
イネーブル信号によって駆動され、基準電圧とフィードバック出力電圧とを比較して、内部電圧を生成する内部電圧生成部と、
該内部電圧生成部の初期動作時、前記イネーブル信号に応答して該内部電圧生成部を安定化するプリチャージ部と、
を備えることを特徴とする内部電圧生成装置。
【請求項２８】
前記プリチャージ部が、前記イネーブル信号がアクティブになる時点を感知し、前記内部電圧生成部の安定化動作を行うことを特徴とする請求項２７に記載の内部電圧生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、内部電圧生成装置のノードに流れる電流を制御して安定した内部電圧を生成する内部電圧生成装置に関する。
【背景技術】
【０００２】
一般に、半導体チップの高集積化に伴い、チップ内のセルサイズがますます縮小しており、このセルサイズの縮小により、動作電圧もさらに低くなっている。ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の場合、外部から電源電圧が供給されて内部電源を生成するが、外部から供給される電源電圧は、ノイズや様々な環境によって電圧レベルの変化を有することができる。したがって、内部電圧生成装置は、外部電圧が劣化した場合でも、安定した内部電圧を発生するように設計されなければならない。
【０００３】
図１は、一般的なＤＲＡＭの内部電圧生成装置を説明するための機能ブロック図である。同図に示すように、基準電圧生成部２０は、外部電源電圧（ＶＤＤ）を用いて基準電圧（ＶＲＥＦ）を生成する。この基準電圧が印加された内部電圧生成部４０は、さらに外部電源電圧（ＶＤＤ）を用いて内部電圧（ＩＮＴ＿ＶＯＬ）を生成し、この内部電圧は、ＤＲＡＭの内部回路部６０を作動させる電圧として用いられる。
【０００４】
図２は、従来技術に係る内部電圧生成部４０を説明するための回路図である。
【０００５】
「内部電圧生成部」４０は、図２に示すようにイネーブル信号（ＩＮ）によってアクティブになる「電圧比較部」４２と、「プリチャージ部」４４と、「ドライブ制御部」４６と、「出力ドライバ」４７、及び「電圧分配部」４８などから構成される。
【０００６】
「電圧分配部」４８は、内部電圧生成部４０の出力電圧端と接地電圧端（ＶＳＳ）との間に直列接続した２つの抵抗（Ｒ１、Ｒ２）から構成され、内部電圧（ＩＮＴ＿ＶＯＬ）を分配する。この内部電圧を分配した電圧、すなわち、フィードバック電圧（ＨＡＬＦ）は、電圧比較部４２に入力される。
【０００７】
「電圧比較部」４２は、「Ｄ」ノードと接地電圧端（ＶＳＳ）との間に接続され、イネーブル信号（ＩＮ）がゲート入力される第１ＮＭＯＳトランジスタ（Ｎ１）と、「Ｃ」ノードと「Ｄ」ノードとの間に接続され、フィードバック電圧（ＨＡＬＦ）がゲートに入力される第２ＮＭＯＳトランジスタ（Ｎ２）と、「Ａ」ノードと「Ｄ」ノードとの間に接続され、基準電圧（ＶＲＥＦ）がゲート入力される第３ＮＭＯＳトランジスタ（Ｎ３）と、電源電圧端（ＶＤＤ）と「Ｃ」ノードとの間に接続され、「Ａ」ノードにゲートが接続された第１ＰＭＯＳトランジスタ（Ｐ１）、及び電源電圧端と「Ａ」ノードとの間に接続され、「Ａ」ノードにゲートが接続された第２ＰＭＯＳトランジスタ（Ｐ２）からなる。前記第１、第２ＰＭＯＳトランジスタは、電流ミラー構造の差動増幅器から構成される。また、電圧比較部４２は、基準電圧と内部電圧（ＩＮＴ＿ＶＯＬ）とを比較する。例えば、フィードバック電圧が基準電圧よりも低くなると、第３ＮＭＯＳトランジスタは第２ＮＭＯＳトランジスタよりも多くの電流を流す。その結果、「Ａ」ノードの電圧レベルが低くなる。また、フィードバック電圧が基準電圧よりも高くなると、第２ＮＭＯＳトランジスタが第３ＮＭＯＳトランジスタよりも多くの電流を流す。その結果、「Ｃ」ノードの電圧レベルが低くなる。このような比較結果は、ドライブ制御部４６に入力される。
【０００８】
「ドライブ制御部」４６は、「Ｅ」ノードと電源電圧端（ＶＤＤ）との間にソース−ドレイン経路が接続され、「Ｃ」ノードにゲートが接続された第３ＰＭＯＳトランジスタ（Ｐ３）と、電源電圧端とソースとが接続され、「Ａ」ノードにゲートが接続された第４ＰＭＯＳトランジスタ（Ｐ４）と、第４ＰＭＯＳトランジスタのドレインと接地電圧端（ＶＳＳ）との間にソース−ドレイン経路が接続され、自己のソースがゲートに接続された第４ＮＭＯＳトランジスタ（Ｎ４）、及び「Ｅ」ノードと接地電圧端との間にソース−ドレイン経路が接続され、第４ＮＭＯＳトランジスタのゲートが自己のゲートに接続された第５ＮＭＯＳトランジスタ（Ｎ５）から構成され、出力ドライバ４７を制御する信号を出力する。つまり、前記「Ａ」ノードに流す電流が多くなると、ドライブ制御部４６の第５ＮＭＯＳトランジスタを貫通して流れる電流の量が増加する。その結果、「Ｅ」ノードの電圧レベルが低くなる。また、前記「Ｃ」ノードに流れる電流の量が増加すると、第３ＰＭＯＳトランジスタがターンオンされ、「Ｅ」ノードの電圧レベルは低くなる。
【０００９】
「出力ドライバ」４７は、内部電圧生成部４０の出力ノード「Ｘ」と電源電圧端（ＶＤＤ）との間に接続され、ドライブ制御部４６の出力信号が「Ｅ」ノードを介してゲートに入力される第５ＰＭＯＳトランジスタ（Ｐ５）から構成され、前記ドライブ制御部４６の出力信号に応答して、前記出力ノード「Ｘ」の電圧レベルを増加させて内部電圧（ＩＮＴ＿ＶＯＬ）として出力する。
【００１０】
一方、「プリチャージ部」４４は、「Ａ」ノード、「Ｃ」ノード、及び「Ｅ」ノードをプリチャージさせるものであって、電源電圧端（ＶＤＤ）と「Ａ」ノードとの間に接続され、イネーブル信号（ＩＮ）がゲートに入力される第７ＰＭＯＳトランジスタ（Ｐ７）と、電源電圧端と「Ｃ」ノードとの間に接続され、イネーブル信号がゲートに入力される第６ＰＭＯＳトランジスタ（Ｐ６）、及び電源電圧端と「Ｅ」ノードとの間に接続され、イネーブル信号がゲートに入力される第８ＰＭＯＳトランジスタ（Ｐ８）とから構成されている。プリチャージ部は、イネーブル信号が「論理ロー（ｌｏｗ）」（ロジック  ロー）の場合、全てがターンオンされ、「Ａ」ノード、「Ｃ」ノード、及び「Ｅ」ノードを電源電圧の電圧レベルにプリチャージさせる。
【００１１】
以下、電源電圧を「１．８Ｖ」、基準電圧ＶＲＥＦを「０．７５Ｖ」と仮定して内部電圧生成部４０の具体的な動作の説明をする。最初のイネーブル信号（ＩＮ）が論理ローであれば、「Ａ」ノード、「Ｃ」ノード、及び「Ｅ」ノードは、「１．８Ｖ」にプリチャージされる。この後、内部電圧生成部４０の駆動のため、イネーブル信号が「論理ハイ（ｈｉｇｈ）」（ロジック  ハイ）になると、電圧比較部４２はアクティブになり、基準電圧（ＶＲＥＦ）とフィードバック電圧（ＨＡＬＦ）とを比較する。仮に、フィードバック電圧が「０．７５Ｖ」｛内部電圧（ＩＮＴ＿ＶＯＬ）は「１．５Ｖ」｝より低くなると、「Ａ」ノードに流れる電流の量が「Ｃ」ノードに流れる電流の量より多くなり、ドライブ制御部４６の第５ＮＭＯＳトランジスタ（Ｎ５）を貫通して流れる電流が増加する。その結果、「Ｅ」ノードの電圧レベルが低くなる。低くなった「Ｅ」ノードの電圧レベルは、第５ＰＭＯＳトランジスタ（Ｐ５）をターンオンさせて内部電圧を高くする。逆に、フィードバック電圧が基準電圧の「０．７５Ｖ」より高くなると、「Ｃ」ノードの電圧レベルが低くなり、ドライブ制御部４６の第３ＰＭＯＳトランジスタ（Ｐ３）がターンオンされ、「Ｅ」ノードの電圧レベルが高くなる。高くなった「Ｅ」ノードの電圧レベルは、第５ＰＭＯＳトランジスタをターンオフさせることにより、内部電圧生成部４０の出力ノード「Ｘ」の電圧がそれ以上増加しない。
【００１２】
図３は、従来技術におけるイネーブル信号（ＩＮ）による各ノードＡ、Ｂ、Ｃ、Ｄ、Ｅ及び内部電圧（ＩＮＴ＿ＶＯＬ）の電圧レベル値を説明するためのシミュレーションの結果である。図３では、従来から問題とされていた区間を表すために基準電圧（ＶＲＥＦ）の「０．７５Ｖ」よりフィードバック電圧（ＨＡＬＦ）が高い状態として、イネーブル信号の初期状態が論理「ロー」と仮定する。
【００１３】
図２と図３に示すように、イネーブル信号（ＩＮ）が論理「ロー」の場合、プリチャージ部４４によって「Ａ」ノード、「Ｃ」ノード、及び「Ｅ」ノードが「１．８Ｖ」にプリチャージされる。このとき、フィードバック電圧（ＨＡＬＦ）が「０．７５Ｖ」より高い状態であるため、内部電圧（ＩＮＴ＿ＶＯＬ）は、「１．５Ｖ」より高い状態を保持する。この後、イネーブル信号が論理「ハイ」に遷移すると、「Ａ」ノードと「Ｃ」ノードの電圧レベルが低くなる。「Ａ」ノードに接続した第２ＰＭＯＳトランジスタ（Ｐ２）はダイオード接続したトランジスタであるため、「Ａ」ノードの電圧レベルは、第２ＰＭＯＳトランジスタの閾値電圧まで低くなり、それ以降は引き続き一定の電圧レベルを保持する。しかし、「Ｃ」ノードの電圧レベルは、「Ａ」ノードにゲートが接続された第１ＰＭＯＳトランジスタ（Ｐ１）により、電圧レベルの低くなる程度が「Ａ」ノードの電圧レベルの低くなる程度より遅くなる。すなわち、イネーブル信号が論理「ハイ」に遷移した後、「Ｃ」ノードの電圧レベルより「Ａ」ノードの電圧レベルの低い区間が存在することになる。そうなれば、この区間は、第５ＮＭＯＳトランジスタ（Ｎ５）に相対的に多くの電流が流れ、「Ｅ」ノードの電圧が低くなる。その結果、内部電圧生成部４０は、既に内部電圧（ＩＮＴ＿ＶＯＬ）が「１．５Ｖ」よりやや高い状態であるにもかかわらず、内部電圧をさらに上昇させて不安定な内部電圧を生成する。
【００１４】
上述のように、従来技術に係る内部電圧生成部４０は、イネーブル信号（ＩＮ）が、論理「ロー」から論理「ハイ」に遷移するときに（遷移の初期時点の一定区間）、内部電圧（ＩＮＴ＿ＶＯＬ）が所望の電圧レベルより高い電圧レベルを有するにもかかわらず、不要な電源の生成及び不安定な内部電圧を発生するという問題がある。
【特許文献１】特開２００４−１１２６６６
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、上述した従来技術の問題を解決するためになされたものであって、内部電圧生成部のイネーブル信号がアクティブになる時点、すなわち、電圧比較部の初期動作時点で、一定区間、内部電圧生成部の出力ノードに不要な電源が供給されることを防ぐ内部電圧生成装置を提供することである。
【課題を解決するための手段】
【００１６】
上記課題を解決するため、本願は、以下の内部電圧生成装置に関する発明を提供する。
【００１７】
本願第１の発明は、イネーブル信号によって駆動され、基準電圧とフィードバック電圧とを比較して、その結果信号を第１ノードから出力する電圧比較部と、前記第１ノードの信号に応答してドライブ制御信号を出力するドライブ制御部と、前記ドライブ制御信号に応答して第２ノードから内部電圧を出力する出力ドライバと、前記イネーブル信号がアクティブになる時点で一定区間、前記ドライブ制御信号が出力されないように前記ドライブ制御部を制御する初期動作安定化部と、を備えることを特徴とする内部電圧生成装置を提供するものである。
【００１８】
本願第２の発明は、前記第２ノードの内部電圧を分配して前記フィードバック電圧を生成する電圧分配部をさらに備えることを特徴とする前記第１の発明に記載の内部電圧生成装置を提供するものである。
【００１９】
本願第３の発明は、前記初期動作安定化部が、前記イネーブル信号がアクティブになる時点で一定区間、アクティブになるパルス信号を発生するパルス発生手段と、前記パルス信号に応答して電流をシンクして前記ドライブ制御信号の出力を防ぐ安定化保持手段と、を備えることを特徴とする前記第１の発明に記載の内部電圧生成装置を提供するものである。
【００２０】
本願第４の発明は、前記イネーブル信号に応答して前記第１ノードを初期化するプリチャージ部をさらに備えることを特徴とする前記第１の発明に記載の内部電圧生成装置を提供するものである。
【００２１】
本願第５の発明は、前記パルス発生手段が、前記イネーブル信号が論理「ロー」から論理「ハイ」に遷移するとき、前記パルス信号を発生することを特徴とする前記第３の発明に記載の内部電圧生成装置を提供するものである。
【００２２】
本願第６の発明は、前記パルス発生手段が、前記イネーブル信号を入力され、前記パルス信号のパルス幅を決定する遅延器と、前記遅延器の出力信号を反転させる第１インバータと、前記イネーブル信号と前記第１インバータの出力信号とが入力されるＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力信号を反転させ、前記パルス信号を出力する第２インバータと、を備えることを特徴とする前記第５の発明に記載の内部電圧生成装置を提供するものである。
【００２３】
本願第７の発明は、前記遅延器が、直列接続された偶数個のインバータを備えることを特徴とする前記第６の発明に記載の内部電圧生成装置を提供するものである。
【００２４】
本願第８の発明は、前記安定化保持手段が、前記パルス信号がゲートに印加され、前記第１ノードと接地電圧端との間にソース−ドレイン経路が接続されたＮＭＯＳトランジスタを備えることを特徴とする前記第３の発明に記載の内部電圧生成装置を提供するものである。
【００２５】
本願第９の発明は、前記電圧比較部が、ゲートに前記イネーブル信号が印加され、第３ノードと接地電圧端との間に接続された第１ＮＭＯＳトランジスタと、前記第１ノードと前記第３ノードとの間に接続され、前記フィードバック電圧がゲートに印加される第２ＮＭＯＳトランジスタと、第４ノードと前記第３ノードとの間に接続され、前記基準電圧がゲートに入力される第３ＮＭＯＳトランジスタと、電源電圧端と前記第１ノードとの間に接続され、前記第４ノードにゲートが接続された第１ＰＭＯＳトランジスタと、電源電圧端と前記第４ノードとの間に接続され、前記第４ノードにゲートが接続された第２ＰＭＯＳトランジスタと、を備えることを特徴とする前記第１の発明に記載の内部電圧生成装置を提供するものである。
【００２６】
本願第１０の発明は、前記ドライブ制御部が、前記ドライブ制御部の出力用の第５ノードと電源電圧端との間にソース−ドレイン経路が接続され、前記第１ノードにゲートが接続された第３ＰＭＯＳトランジスタと、電源電圧端にソースが接続され、前記第４ノードにゲートが接続された第４ＰＭＯＳトランジスタと、該第４ＰＭＯＳトランジスタのドレインと接地電圧端との間にソース−ドレイン経路が接続され、自己のソースがゲートに接続された第４ＮＭＯＳトランジスタと、前記第５ノードと接地電圧端との間にソース−ドレイン経路が接続され、前記第４ＮＭＯＳトランジスタのゲートが自己のゲートに接続された第５ＮＭＯＳトランジスタと、を備えることを特徴とする前記第１の発明に記載の内部電圧生成装置を提供するものである。
【００２７】
本願第１１の発明は、前記出力ドライバが、前記第５ノードにゲートが接続され、電源電圧端と前記第２ノードとの間に接続された第５ＰＭＯＳトランジスタを備えることを特徴とする前記第１０の発明に記載の内部電圧生成装置を提供するものである。
【００２８】
本願第１２の発明は、前記プリチャージ部が、電源電圧端と前記第１ノードとの間に接続され、前記イネーブル信号がゲートに印加される第６ＰＭＯＳトランジスタと、電源電圧端と前記第４ノードとの間に接続され、前記イネーブル信号がゲートに入力される第７ＰＭＯＳトランジスタと、電源電圧端と前記第５ノードとの間に接続され、前記イネーブル信号がゲートに入力される第８ＰＭＯＳトランジスタと、を備えることを特徴とする前記第１０の発明に記載の内部電圧生成装置を提供するものである。
【００２９】
本願第１３の発明は、前記電圧分配部が、前記第２ノードと接地電圧端との間に直列接続された第１及び第２抵抗を備え、前記第１抵抗と第２抵抗との接続ノードから前記フィードバック電圧を出力することを特徴とする前記第２の発明に記載の内部電圧生成装置を提供するものである。
【００３０】
本願第１４の発明は、前記第１抵抗及び第２抵抗が、ＭＯＳトランジスタで実現された抵抗であることを特徴とする前記第１３の発明に記載の内部電圧生成装置を提供するものである。
【００３１】
本願第１５の発明は、イネーブル信号によって駆動され、基準電圧とフィードバック電圧とを比較して、第１ノードと第２ノードに互いに対応する電圧レベルを決定する電圧比較部と、前記第１ノードの信号に応答してドライブ制御信号を出力するドライブ制御部と、前記ドライブ制御信号に応答して第３ノードから内部電圧を出力する出力ドライバと、前記第３ノードの内部電圧を分配して前記フィードバック電圧を生成する電圧分配部と、前記イネーブル信号がアクティブになる時点で一定区間、前記電圧比較部の比較動作を中止させる第２初期動作安定化部と、を備えることを特徴とする内部電圧生成装置を提供するものである。
【００３２】
本願第１６の発明は、前記第２初期動作安定化部が、前記イネーブル信号がアクティブになる時点で一定区間、アクティブになる第２パルス信号を発生する第２パルス発生手段と、前記第２パルス信号に応答して前記電圧比較部の比較動作を中止させる第２安定化保持手段と、を備えることを特徴とする請求項１５に記載の内部電圧生成装置を提供するものである。
【００３３】
本願第１７の発明は、前記イネーブル信号に応答して前記第１ノード及び第２ノードを初期化するプリチャージ部をさらに備えることを特徴とする請求項１５に記載の内部電圧生成装置を提供するものである。
【００３４】
本願第１８の発明は、前記第２パルス発生手段が、前記イネーブル信号が論理「ロー」から論理「ハイ」に遷移するとき、前記第２パルス信号を発生することを特徴とする請求項１６に記載の内部電圧生成装置を提供するものである。
【００３５】
本願第１９の発明は、前記第２パルス信号が、論理「ロー」レベルにアクティブになるパルス信号であることを特徴とする請求項１６に記載の内部電圧生成装置を提供するものである。
【００３６】
本願第２０の発明は、前記第２安定化保持手段が、前記第２パルス信号がゲートに印加され、電源電圧端と前記第２ノードとの間にソース−ドレイン経路が接続された第９ＰＭＯＳトランジスタを備えることを特徴とする請求項１６に記載の内部電圧生成装置を提供するものである。
【００３７】
本願第２１の発明は、前記電圧比較部が、ゲートに前記イネーブル信号が印加され、第４ノードと接地電圧端との間に接続された第１ＮＭＯＳトランジスタと、前記第１ノードと前記第４ノードとの間に接続され、前記フィードバック電圧がゲートに印加される第２ＮＭＯＳトランジスタと、前記第２ノードと前記第４ノードとの間に接続され、前記基準電圧がゲートに入力される第３ＮＭＯＳトランジスタと、電源電圧端と前記第１ノードとの間に接続され、前記第２ノードにゲートが接続された第１ＰＭＯＳトランジスタと、電源電圧端と前記第２ノードとの間に接続され、前記第２ノードにゲートが接続された第２ＰＭＯＳトランジスタと、
を備えることを特徴とする請求項１５に記載の内部電圧生成装置を提供するものである。
【００３８】
本願第２２の発明は、前記ドライブ制御部が、該ドライブ制御部の出力用の第５ノードと電源電圧端との間にソース−ドレイン経路が接続され、前記第１ノードにゲートが接続された第３ＰＭＯＳトランジスタと、電源電圧端にソースが接続され、前記第２ノードにゲートが接続された第４ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタのドレインと接地電圧端との間にソース−ドレイン経路が接続され、自己のソースがゲートに接続された第４ＮＭＯＳトランジスタと、前記第５ノードと接地電圧端との間にソース−ドレイン経路が接続され、前記第４ＮＭＯＳトランジスタのゲートが自己のゲートに接続された第５ＮＭＯＳトランジスタと、を備えることを特徴とする請求項１５に記載の内部電圧生成装置を提供するものである。
【００３９】
本願第２３の発明は、前記出力ドライバが、前記ドライブ制御部の出力用の第５ノードにゲートが接続され、電源電圧端と前記第３ノードとの間に接続された第５ＰＭＯＳトランジスタを備えることを特徴とする請求項２２に記載の内部電圧生成装置を提供するものである。
【００４０】
本願第２４の発明は、前記プリチャージ部が、電源電圧端と前記第１ノードとの間に接続され、前記イネーブル信号がゲートに印加される第６ＰＭＯＳトランジスタと、電源電圧端と前記第２ノードとの間に接続され、前記イネーブル信号がゲートに入力される第７ＰＭＯＳトランジスタと、電源電圧端と前記第５ノードとの間に接続され、前記イネーブル信号がゲートに入力される第８ＰＭＯＳトランジスタと、を備えることを特徴とする請求項２２に記載の内部電圧生成装置を提供するものである。
【００４１】
本願第２５の発明は、前記電圧分配部が、前記第３ノードと接地電圧端との間に直列接続された第１及び第２抵抗を備え、前記第１抵抗と第２抵抗との接続ノードから前記フィードバック電圧を出力することを特徴とする請求項１５に記載の内部電圧生成装置を提供するものである。
【００４２】
本願第２６の発明は、前記第１及び第２抵抗が、ＭＯＳトランジスタで実現された抵抗であることを特徴とする請求項２５に記載の内部電圧生成装置を提供するものである。
【００４３】
本願第２７の発明は、イネーブル信号によって駆動され、基準電圧とフィードバック出力電圧とを比較して、内部電圧を生成する内部電圧生成部と、該内部電圧生成部の初期動作時、前記イネーブル信号に応答して該内部電圧生成部を安定化するプリチャージ部と、を備えることを特徴とする内部電圧生成装置を提供するものである。
【００４４】
本願第２８の発明は、前記プリチャージ部が、前記イネーブル信号がアクティブになる時点を感知し、前記内部電圧生成部の安定化動作を行うことを特徴とする請求項２７に記載の内部電圧生成装置を提供するものである。
【発明の効果】
【００４５】
本発明の内部電圧生成装置によれば、イネーブル信号が論理「ロー」から論理「ハイ」に遷移するとき、すなわち、遷移の初期時点の一定区間に、出力ドライバの不要な動作を防ぐことにより、不要な電源の供給を防ぎ、安定した内部電源を発生することができる。
【発明を実施するための最良の形態】
【００４６】
以下、添付された図面を参照して、本発明の好ましい実施形態を詳細に説明する。
【００４７】
図４は、本発明に係るＤＲＡＭの内部電圧生成部を説明するために示す機能ブロック図である。同図に示すように、「基準電圧生成部」２００は、電源電圧（ＶＤＤ）が印加され、一定の電圧レベルを有する基準電圧（ＶＲＥＦ）を生成する。「内部電圧生成部」４００は、電源電圧及び基準電圧が印加されて内部電圧（ＩＮＴ＿ＶＯＬ）を生成する。この内部電圧は、ＤＲＡＭの「内部回路部」６００を動作させる電圧として用いられる。ここで、基準電圧生成部２００、内部電圧生成部４００、内部回路部６００の技術的実現は、従来技術と実質的に同一であることから、詳細な説明は省略し、ここでは本発明と密接な関連のある「初期動作安定化部」５００について説明する。
【００４８】
「初期動作安定化部」５００は、内部電圧生成部４００の初期動作時、イネーブル信号（ＩＮ）に応答して内部電圧生成部４００を安定化させる役割を果たす。以下、図５と図７を参照して詳述する。
【００４９】
図５は、本発明の第１実施形態に係る内部電圧生成装置を説明するために示す回路図である。同図に示すように、内部電圧生成部は、イネーブル信号（ＩＮ）によってアクティブになる「電圧比較部」４２０と、「プリチャージ部」４４０と、「ドライブ制御部」４６０と、「出力ドライバ」４７０と、「電圧分配部」４８０と、「初期動作安定化部」とから構成される。初期動作安定化部は、パルス生成部５２０及び安定化保持部５３０を備える。
【００５０】
「電圧分配部」４８０は、内部電圧（ＩＮＴ＿ＶＯＬ）を分配したフィードバック電圧（ＨＡＬＦ）を出力するものであって、直列接続された抵抗（Ｒ１、Ｒ２）から構成されることができ、抵抗の代わりにＭＯＳトランジスタでも実現することができる。
【００５１】
「電圧比較部」４２０、「プリチャージ部」４４０、「ドライブ制御部」４６０、及び「出力ドライバ」４７０の技術的構成は、従来技術と実質的に同一である。本発明では、「Ｃ」ノードに、電圧比較部４２０の出力ノードに初期安定化信号を出力する初期動作安定化部が追加構成されている。以下、各構成要素の具体的な回路的構成を説明する。
【００５２】
「電圧比較部」４２０は、「Ｄ」ノードと接地電圧端（ＶＳＳ）との間に接続され、イネーブル信号（ＩＮ）がゲート入力される第１ＮＭＯＳトランジスタ（Ｎ１）と、「Ｃ」ノードと「Ｄ」ノードとの間に接続され、フィードバック電圧（ＨＡＬＦ）がゲートに入力される第２ＮＭＯＳトランジスタ（Ｎ２）と、「Ａ」ノードと「Ｄ」ノードとの間に接続され、基準電圧（ＶＲＥＦ）がゲート入力される第３ＮＭＯＳトランジスタ（Ｎ３）と、電源電圧端（ＶＤＤ）と「Ｃ」ノードとの間に接続され、「Ａ」ノードにゲートが接続された第１ＰＭＯＳトランジスタ（Ｐ１）、及び電源電圧端と「Ａ」ノードとの間に接続され、「Ａ」ノードにゲートが接続された第２ＰＭＯＳトランジスタ（Ｐ２）からなる。前記第１、第２ＰＭＯＳトランジスタは、電流ミラー構造で構成される。また、電圧比較部４２０は、基準電圧と内部電圧（ＩＮＴ＿ＶＯＬ）とを比較する。例えば、フィードバック電圧が基準電圧よりも低くなると、第３ＮＭＯＳトランジスタに流れる電流の量が第２ＮＭＯＳトランジスタに流れる電流の量よりも多くなる。その結果、「Ａ」ノードの電圧レベルが低くなる。また、フィードバック電圧ＨＡＬＦが基準電圧よりも高くなると、第２ＮＭＯＳトランジスタに流れる電流の量が第３ＮＭＰＳトランジスタに流れる電流の量より多くなる。その結果、「Ｃ」ノードの電圧レベルが低くなる。このような比較結果は、ドライブ制御部４６０に入力される。
【００５３】
「ドライブ制御部」４６０は、「Ｅ」ノードと電源電圧端（ＶＤＤ）との間にソース−ドレイン経路が接続され、「Ｃ」ノードにゲートが接続された第３ＰＭＯＳトランジスタ（Ｐ３）と、電源電圧端とソースとが接続され、「Ａ」ノードにゲートが接続された第４ＰＭＯＳトランジスタ（Ｐ４）と、第４ＰＭＯＳトランジスタのドレインと接地電圧端（ＶＳＳ）との間にソース−ドレイン経路が接続され、自己のソースがゲートに接続された第４ＮＭＯＳトランジスタ（Ｎ４）、及び「Ｅ」ノードと接地電圧端との間にソース−ドレイン経路が接続され、第４ＮＭＯＳトランジスタのゲートが自己のゲートに接続された第５ＮＭＯＳトランジスタ（Ｎ５）から構成され、出力ドライバ４７０を制御する信号を出力する。つまり、第３ＮＭＯＳトランジスタ（Ｎ３）を貫通して流れる電流の量が第２ＮＭＯＳトランジスタ（Ｎ２）を貫通して流れる電流の量より多くなると、第４ＰＭＯＳトランジスタと第４ＮＭＯＳトランジスタとを貫通して流れる電流の量が増加する。その結果、第５ＮＭＯＳトランジスタを貫通して流れる電流の量が増加し、「Ｅ」ノードの電圧レベルが低くなる。また、「Ｃ」ノードの電圧レベルが低くなると、第３ＰＭＯＳトランジスタがターンオンされ、「Ｅ」ノードの電圧レベルが高くなる。
【００５４】
「出力ドライバ」４７０は、本発明に係る内部電圧生成部の出力電圧端「Ｘ」と電源電圧端（ＶＤＤ）との間に接続され、ドライブ制御部４６０の出力信号が「Ｅ」ノードを介してゲートに入力されるＰＭＯＳトランジスタＰ５から構成される。
【００５５】
「プリチャージ部」４４０は、「Ａ」ノード、「Ｃ」ノード、及び「Ｅ」ノードをプリチャージするものであって、電源電圧端（ＶＤＤ）と「Ａ」ノードとの間に接続され、イネーブル信号（ＩＮ）がゲートに入力される第７ＰＭＯＳトランジスタ（Ｐ７）と、電源電圧端と「Ｃ」ノードとの間に接続され、イネーブル信号がゲートに入力される第６ＰＭＯＳトランジスタ（Ｐ６）、及び電源電圧端と「Ｅ」ノードとの間に接続され、イネーブル信号がゲートに入力される第８ＰＭＯＳトランジスタ（Ｐ８）から構成され、イネーブル信号が論理「ロー」の場合、全てがターンオンされ、「Ａ」ノード、「Ｃ」ノード、及び「Ｅ」ノードを電源電圧にプリチャージさせる。
【００５６】
「初期動作安定化部」５００は、アクティブになったイネーブル信号（ＩＮ）に応答して所定の区間と同じパルス幅を有するパルス信号（ＰＵＬＳＥ）を発生する「パルス発生手段」５２０と、第７ＮＭＯＳトランジスタ（Ｎ７）を備える「安定化保持手段」５３０とから構成される。前記第７ＮＭＯＳトランジスタは、アクティブになったパルス信号に応答して電流が接地電圧端に流れるようにする。
【００５７】
「パルス発生手段」５２０は、イネーブル信号（ＩＮ）が入力され、パルス信号（ＰＵＬＳＥ）のパルス幅を決定する直列接続された偶数個のインバータを備える「遅延器」５２２と、遅延器５２２の出力信号を反転させる第１インバータ（ＩＮＶ１）と、イネーブル信号と第１インバータの出力信号とが入力される第１ＮＡＮＤゲート（ＮＡＮＤ１）、及び第１ＮＡＮＤゲートの出力信号を反転させ、パルス信号を出力する第２インバータ（ＩＮＶ２）から構成され、イネーブル信号がアクティブになった後に、パルス信号を発生する。
【００５８】
「安定化保持手段」５３０の第７ＮＭＯＳトランジスタ（Ｎ７）は、「Ｃ」ノードと接地電圧端（ＶＳＳ）との間にソース−ドレイン経路が接続され、パルス信号（ＰＵＬＳＥ）がゲート入力される。つまり、安定化保持手段５３０の第７ＮＭＯＳトランジスタは、パルス信号が論理「ハイ」にアクティブになる区間でターンオンされ、「Ｃ」ノードの電流を接地電圧端に流れるようにする。
【００５９】
図６は、本発明における、イネーブル信号（ＩＮ）による各ノードＡ、Ｂ、Ｃ、Ｄ、Ｅ、パルス信号（ＰＵＬＳＥ）、及び内部電圧（ＩＮＴ＿ＶＯＬ）の電圧レベル値を説明するためのシミュレーションの結果である。
【００６０】
以下、図５、図６を用いて本発明に係る内部電圧生成装置の動作特性を説明する前に、電源電圧を「１．８Ｖ」、基準電圧（ＶＲＥＦ）を「０．７５Ｖ」と仮定する。また、初期動作時、フィードバック電圧（ＨＡＬＦ）が基準電圧の「０．７５Ｖ」より高い状態で、イネーブル信号の初期状態を論理「ロー」として仮定する。イネーブル信号（ＩＮ）が論理「ロー」の場合、プリチャージ部４４０によって「Ａ」ノード、「Ｃ」ノード、及び「Ｅ」ノードが「１．８Ｖ」にプリチャージされる。このとき、内部電圧が「１．５Ｖ」よりやや高い状態を保持する場合には、フィードバック電圧が「０．７５Ｖ」よりやや高い状態になる。この後、イネーブル信号が論理「ハイ」に遷移すると、「Ａ」ノードと「Ｃ」ノードの電圧レベルが低くなる。このとき、パルス発生手段５２０は、イネーブル信号がアクティブになる時点で一定区間、論理「ハイ」を有するパルス信号を発生する。第７ＮＭＯＳトランジスタ（Ｎ７）は、このパルス信号が入力され、アクティブになった一定区間、「Ｃ」ノードの電流をシンクして「Ｃ」ノードの電圧レベルを「Ａ」ノードの電圧レベルより低くする。そのため、低くなった「Ｃ」ノードによってドライブ制御部４６０の第３ＰＭＯＳトランジスタ（Ｐ３）がターンオンされ、「Ｅ」ノードは論理「ハイ」を保持するようになる。結局、「Ｅ」ノードにゲートが接続された出力ドライバ４７０はターンオフ状態を保持し、内部電圧（ＩＮＴ＿ＶＯＬ）は上昇しなくなる。
【００６１】
図７は、本発明の他の実施形態に係る内部電圧生成部を説明するための回路図である。前記図５と同様の構成要素については、同一の符号を付する。同図に示すように、初期動作安定化部である「電荷充電部」５００Ｂは、第２パルス発生手段５４０及び第２安定化保持手段５５０を備える。
【００６２】
「第２パルス発生手段」５４０は、イネーブル信号（ＩＮ）がアクティブになる時点で一定区間、論理「ロー」レベルにアクティブになるパルス信号Ｂ（ＰＵＬＳＥ  Ｂ）を発生する。
【００６３】
「第２安定化保持手段」５５０は、パルス信号Ｂが論理「ロー」レベルにアクティブになる場合、「Ａ」ノードを論理「ハイ」にプルアップさせる。第２安定化保持手段５５０は、「Ａ」ノードと電源電圧端（ＶＤＤ）との間にソース−ドレイン経路が接続され、パルス信号Ｂ（ＰＵＬＳＥ  Ｂ）がゲート入力される第９ＰＭＯＳトランジスタ（Ｐ９）から構成される。パルス信号Ｂは、論理「ロー」レベルでアクティブになる信号であって、第２パルス発生手段５４０から出力される。この第２パルス発生手段５４０の回路的実現は、例えば、第１実施形態のパルス発生手段５２０の出力側にインバータのみを追加すればよい。
【００６４】
一方、第２パルス発生手段５４０は、イネーブル信号（ＩＮ）が論理「ロー」から論理「ハイ」への遷移を感知し、アクティブ「ロー」、すなわち、論理「ロー」でアクティブになるパルス信号Ｂ（ＰＵＬＳＥ  Ｂ）を発生する。第９ＰＭＯＳトランジスタ（Ｐ９）は、パルス信号Ｂが論理「ロー」にアクティブになる区間でターンオンされ、「Ａ」ノードの電圧が高くなる。結局、「Ａ」ノードの電圧レベルは、「Ｃ」ノードの電圧レベルより高くなる。すなわち、第２安定化保持手段５５０のために内部電圧生成部４００（図５参照）の比較動作が中止する。さらに、図５に示したように、「Ａ」ノードの電圧レベルより低くなった「Ｃ」ノードの電圧レベルにより、出力ドライバ４７０はターンオフされ、「１．５Ｖ」の内部電圧（ＩＮＴ＿ＶＯＬ）は、不要な電源を供給しなくてもよい。
【００６５】
上記のように、本発明に係る内部電圧生成装置は、内部電圧が所望の電圧レベルより高い電圧レベルを有する場合、イネーブル信号が論理「ロー」から論理「ハイ」に遷移するとき、すなわち遷移の初期時点の一定区間、「Ｃ」ノードの電圧レベルを「Ａ」ノードの電圧レベルより低くすることにより、出力ドライバ４７０の不要な動作を防ぐことができる。
【００６６】
なお、本発明は、上述した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【００６７】
<予備的情報>
【００６８】
本願第１’の発明は、イネーブル信号によって駆動され、基準電圧とフィードバック電圧とを比較して、その結果信号を第１ノードから出力する電圧比較部と、前記第１ノードの信号に応答してドライブ制御信号を出力するドライブ制御部と、前記ドライブ制御信号に応答して第２ノードから内部電圧を出力する出力ドライバと、前記イネーブル信号がアクティブになる時点で一定区間、前記ドライブ制御信号が出力されないように前記ドライブ制御部を制御する初期動作安定化部とを備えることを特徴とする内部電圧生成装置である。
【００６９】
本願第２’の発明は、前記第２ノードの内部電圧を分配して前記フィードバック電圧を生成する電圧分配部をさらに備えることを特徴とする前記第１’の発明に記載の内部電圧生成装置である。
【００７０】
本願第３’の発明は、前記初期動作安定化部が、前記イネーブル信号がアクティブになる時点で一定区間、アクティブになるパルス信号を発生するパルス発生手段と、前記パルス信号に応答して電流をシンクして前記ドライブ制御信号の出力を防ぐ安定化保持手段を備えることを特徴とする前記第１’の発明に記載の内部電圧生成装置である。
【００７１】
本願第４’の発明は、前記イネーブル信号に応答して前記第１ノードを初期化するプリチャージ部をさらに備えることを特徴とする前記第１’の発明に記載の内部電圧生成装置である。
【００７２】
本願第５’の発明は、前記パルス発生手段が、前記イネーブル信号が論理「ロー」から論理「ハイ」に遷移するとき、前記パルス信号を発生することを特徴とする前記第３’の発明に記載の内部電圧生成装置である。
【００７３】
本願第６’の発明は、前記パルス発生手段が、前記イネーブル信号を入力され、前記パルス信号のパルス幅を決定する遅延器と、前記遅延器の出力信号を反転させる第１インバータと、前記イネーブル信号と前記第１インバータの出力信号とが入力されるＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力信号を反転させ、前記パルス信号を出力する第２インバータとを備えることを特徴とする前記第５’の発明に記載の内部電圧生成装置である。
【００７４】
本願第７’の発明は、前記遅延器が、直列接続された偶数個のインバータを備えることを特徴とする前記第６の発明に記載の内部電圧生成装置である。
【００７５】
本願第８’の発明は、前記安定化保持手段が、前記パルス信号がゲートに印加され、前記第１ノードと接地電圧端との間にソース−ドレイン経路が接続されたＮＭＯＳトランジスタを備えることを特徴とする前記第３’の発明に記載の内部電圧生成装置である。
【００７６】
本願第９’の発明は、前記電圧比較部が、ゲートに前記イネーブル信号が印加され、第３ノードと接地電圧端との間に接続された第１ＮＭＯＳトランジスタと、前記第１ノードと前記第３ノードとの間に接続され、前記フィードバック電圧がゲートに印加される第２ＮＭＯＳトランジスタと、第４ノードと前記第３ノードとの間に接続され、前記基準電圧がゲートに入力される第３ＮＭＯＳトランジスタと、電源電圧端と前記第１ノードとの間に接続され、前記第４ノードにゲートが接続された第１ＰＭＯＳトランジスタと、電源電圧端と前記第４ノードとの間に接続され、前記第４ノードにゲートが接続された第２ＰＭＯＳトランジスタとを備えることを特徴とする前記第１’の発明に記載の内部電圧生成装置である。
【００７７】
本願第１０’の発明は、前記ドライブ制御部が、前記ドライブ制御部の出力用の第５ノードと電源電圧端との間にソース−ドレイン経路が接続され、前記第１ノードにゲートが接続された第１ＰＭＯＳトランジスタと、
電源電圧端にソースが接続され、前記第４ノードにゲートが接続された第２ＰＭＯＳトランジスタと、該第２ＰＭＯＳトランジスタのドレインと接地電圧端との間にソース−ドレイン経路が接続され、自体のソースがゲートに接続された第１ＮＭＯＳトランジスタと、前記第５ノードと接地電圧端との間にソース−ドレイン経路が接続され、前記第１ＮＭＯＳトランジスタのゲートが自体のゲートに接続された第２ＮＭＯＳトランジスタとを備えることを特徴とする前記第１’の発明に記載の内部電圧生成装置である。
【００７８】
本願第１１’の発明は、前記出力ドライバが、前記第５ノードにゲートが接続され、電源電圧端と前記第２ノードとの間に接続されたＰＭＯＳトランジスタを備えることを特徴とする前記第１０’の発明に記載の内部電圧生成装置である。
【００７９】
本願第１２’の発明は、前記プリチャージ部が、電源電圧端と前記第１ノードとの間に接続され、前記イネーブル信号がゲートに印加される第１ＰＭＯＳトランジスタと、電源電圧端と前記第４ノードとの間に接続され、前記イネーブル信号がゲートに入力される第２ＰＭＯＳトランジスタと、電源電圧端と前記第５ノードとの間に接続され、前記イネーブル信号がゲートに入力される第３ＰＭＯＳトランジスタとを備えることを特徴とする前記第１０’の発明に記載の内部電圧生成装置である。
【００８０】
本願第１３’の発明は、前記電圧分配部が、前記第２ノードと接地電圧端との間に直列接続された第１及び第２抵抗を備え、前記第１抵抗と第２抵抗との接続ノードから前記フィードバック電圧を出力することを特徴とする前記第２’の発明に記載の内部電圧生成装置である。
【００８１】
本願第１４’の発明は、前記第１抵抗及び第２抵抗が、ＭＯＳトランジスタで実現された抵抗であることを特徴とする前記第１３’の発明に記載の内部電圧生成装置である。
【００８２】
本願第１５’の発明は、イネーブル信号によって駆動され、基準電圧とフィードバック電圧とを比較して、第１ノートと第２ノードに互いに対応する電圧レベルを決定する電圧比較部と、前記第１ノードの信号に応答してドライブ制御信号を出力するドライブ制御部と、前記ドライブ制御信号に応答して第３ノードから内部電圧を出力する出力ドライバと、前記第３ノードの内部電圧を分配して前記フィードバック電圧を生成する電圧分配部と、前記イネーブル信号がアクティブになる時点で一定区間、前記電圧比較部の比較動作を中止させる初期動作安定化部とを備えることを特徴とする内部電圧生成装置である。
【００８３】
本願第１６’の発明は、前記初期動作安定化部が、前記イネーブル信号がアクティブになる時点で一定区間、アクティブになるパルス信号を発生するパルス発生手段と、前記パルス信号に応答して前記電圧比較部の比較動作を中止させる安定化保持手段とを備えることを特徴とする前記第１５’の発明に記載の内部電圧生成装置である。
【００８４】
本願第１７’の発明は、前記イネーブル信号に応答して前記第１ノード及び第２ノードを初期化するプリチャージ部をさらに備えることを特徴とする前記第１５’の発明に記載の内部電圧生成装置である。
【００８５】
本願第１８’の発明は、前記パルス発生手段が、前記イネーブル信号が論理「ロー」から論理「ハイ」に遷移するとき、前記パルス信号を発生することを特徴とする前記第１６’の発明に記載の内部電圧生成装置。
【００８６】
本願第１９’の発明は、前記パルス信号が、論理「ロー」レベルにアクティブになるパルス信号であることを特徴とする前記第１６の発明に記載の内部電圧生成装置である。
【００８７】
本願第２０’の発明は、前記安定化保持手段が、前記パルス信号がゲートに印加され、電源電圧端と前記第２ノードとの間にソース−ドレイン経路が接続されたＰＭＯＳトランジスタを備えることを特徴とする前記第１６’の発明に記載の内部電圧生成装置である。
【００８８】
本願第２１’の発明は、前記電圧比較部が、ゲートに前記イネーブル信号が印加され、第４ノードと接地電圧端との間に接続された第１ＮＭＯＳトランジスタと、前記第１ノードと前記第４ノードとの間に接続され、前記フィードバック電圧がゲートに印加される第２ＮＭＯＳトランジスタと、前記第２ノードと前記第４ノードとの間に接続され、前記基準電圧がゲートに入力される第３ＮＭＯＳトランジスタと、電源電圧端と前記第１ノードとの間に接続され、前記第２ノードにゲートが接続された第１ＰＭＯＳトランジスタと、電源電圧端と前記第２ノードとの間に接続され、前記第２ノードにゲートが接続された第２ＰＭＯＳトランジスタとを備えることを特徴とする前記第１６’の発明に記載の内部電圧生成装置である。
【００８９】
本願第２２’の発明は、前記ドライブ制御部が、該ドライブ制御部の出力用の第５ノードと電源電圧端との間にソース−ドレイン経路が接続され、前記第１ノードにゲートが接続された第１ＰＭＯＳトランジスタと、電源電圧端にソースが接続され、前記第２ノードにゲートが接続された第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタのドレインと接地電圧端との間にソース−ドレイン経路が接続され、自体のソースがゲートに接続された第１ＮＭＯＳトランジスタと、前記第５ノードと接地電圧端との間にソース−ドレイン経路が接続され、前記第１ＮＭＯＳトランジスタのゲートが自体のゲートに接続された第２ＮＭＯＳトランジスタと
を備えることを特徴とする前記第１５’の発明に記載の内部電圧生成装置である。
【００９０】
本願第２３’の発明は、前記出力ドライバが、前記ドライブ制御部の出力用の第５ノードにゲートが接続され、電源電圧端と前記第３ノードとの間に接続されたＰＭＯＳトランジスタを備えることを特徴とする前記第２２’の発明に記載の内部電圧生成装置である。
【００９１】
本願第２４’の発明は、前記プリチャージ部が、電源電圧端と前記第１ノードとの間に接続され、前記イネーブル信号がゲートに印加される第１ＰＭＯＳトランジスタと、電源電圧端と前記第２ノードとの間に接続され、前記イネーブル信号がゲートに入力される第２ＰＭＯＳトランジスタと、電源電圧端と前記第５ノードとの間に接続され、前記イネーブル信号がゲートに入力される第３ＰＭＯＳトランジスタとを備えることを特徴とする前記第２２’の発明に記載の内部電圧生成装置である。
【００９２】
本願第２５’の発明は、前記電圧分配部が、前記第３ノードと接地電圧端との間に直列接続された第１及び第２抵抗を備え、前記第１抵抗と第２抵抗との接続ノードから前記フィードバック電圧を出力することを特徴とする前記第１５’の発明に記載の内部電圧生成装置である。
【００９３】
本願第２６’の発明は、前記第１及び第２抵抗が、ＭＯＳトランジスタで実現された抵抗であることを特徴とする前記第２５’の発明に記載の内部電圧生成装置である。
【００９４】
本願第２７’の発明は、イネーブル信号によって駆動され、基準電圧とフィードバック出力電圧とを比較して、内部電圧を生成する内部電圧生成部と、該内部電圧生成部の初期動作時、前記イネーブル信号に応答して該内部電圧生成部を安定化するプリチャージ部とを備えることを特徴とする内部電圧生成装置である。
【００９５】
本願第２８’の発明は、前記プリチャージ部が、前記イネーブル信号がアクティブになる時点を感知し、前記内部電圧生成部の安定化動作を行うことを特徴とする前記第２７’の発明に記載の内部電圧生成装置である。
【００９６】
図４は、本発明に係るＤＲＡＭの内部電圧生成部を説明するために示すブロック図である。同図に示すように、基準電圧生成部２００は、電源電圧ＶＤＤが印加され、一定の電圧レベルを有する基準電圧ＶＲＥＦを生成し、内部電圧生成部４００は、電源電圧ＶＤＤ及び基準電圧ＶＲＥＦが印加されて内部電圧ＩＮＴ＿ＶＯＬを生成し、この内部電圧ＩＮＴ＿ＶＯＬは、ＤＲＡＭの内部回路部６００を動作させる電圧として用いられる。ここで、基準電圧生成部２００、内部電圧生成部４００、内部回路部６００の技術的実現は、従来技術と実質的に同一であり、本発明と密接な関連のある初期動作安定化部５００について説明する。初期動作安定化部５００は、内部電圧生成部４００の初期動作時、イネーブル信号ＩＮに応答して内部電圧生成部４００を安定化させる役割を果たす。以下、図５と図７を参照して詳述する。
【００９７】
図５は、本発明の第１実施形態に係る内部電圧生成部を説明するために示す回路図である。同図に示すように、内部電圧生成部は、イネーブル信号ＩＮによってアクティブになる電圧比較部４２０と、プリチャージ部４４０と、ドライブ制御部４６０と、出力ドライバ４７０と、電圧分配部４８０と、初期動作安定化部５００とから構成されることができる。初期動作安定化部５００は、パルス生成部５２０及び安定化保持部５３０を備える。
【００９８】
「電圧分配部」４８０は、内部電圧ＩＮＴ＿ＶＯＬを分配したフィードバック電圧ＨＡＬＦを出力するものであって、直列接続された抵抗Ｒ１、Ｒ２から構成されることができ、抵抗Ｒ１、Ｒ２の代わりにＭＯＳトランジスタでも実現することができる。
【００９９】
ここで、電圧比較部４２０、プリチャージ部４４０、ドライブ制御部４６０、及び出力ドライバ４７０の技術的構成は、従来技術と実質的に同一であり、本発明では、「Ｃ」ノードに、電圧比較部４２０の出力ノードに初期安定化信号を出力する初期動作安定化部５００が追加構成された。以下、各構成要素の具体的な回路的構成を説明する。
【０１００】
「電圧比較部」４２０は、「Ｄ」ノードと接地電圧端ＶＳＳとの間に接続され、イネーブル信号ＩＮがゲート入力されるＮＭＯＳトランジスタＮ１と、「Ｃ」ノードと「Ｄ」ノードとの間に接続され、フィードバック電圧ＨＡＬＦがゲートに入力されるＮＭＯＳトランジスタＮ２と、「Ａ」ノードと「Ｄ」ノードとの間に接続され、基準電圧ＶＲＥＦがゲート入力されるＮＭＯＳトランジスタＮ３と、電源電圧端ＶＤＤと「Ｃ」ノードとの間に接続され、「Ａ」ノードにゲートが接続されたＰＭＯＳトランジスタＰ１、及び電源電圧端ＶＤＤと「Ａ」ノードとの間に接続され、「Ａ」ノードにゲートが接続されたＰＭＯＳトランジスタＰ２からなる。前記ＰＭＯＳトランジスタＰ１及びＰ２は、電流ミラー構造で構成される。また、電圧比較部４２０は、基準電圧ＶＲＥＦと内部電圧ＩＮＴ＿ＶＯＬとを比較する。すなわち、フィードバック電圧ＨＡＬＦが基準電圧ＶＲＥＦより低くなると、ＮＭＯＳトランジスタＮ３に流れる電流の量がＮＭＯＳトランジスタＮ２に流れる電流の量より多くなる。したがって、「Ａ」ノードの電圧レベルが低くなる。フィードバック電圧ＨＡＬＦが基準電圧ＶＲＥＦより高くなると、ＮＭＯＳトランジスタＮ２に流れる電流の量がＮＭＰＳトランジスタＮ３に流れる電流の量より多くなり、「Ｃ」ノードの電圧レベルが低くなる。このような比較結果は、ドライブ制御部４６０に入力される。
【０１０１】
「ドライブ制御部」４６０は、「Ｅ」ノードと電源電圧端ＶＤＤとの間にソース−ドレイン経路が接続され、「Ｃ」ノードにゲートが接続されたＰＭＯＳトランジスタＰ３と、電源電圧端ＶＤＤとソースとが接続され、「Ａ」ノードにゲートが接続されたＰＭＯＳトランジスタＰ４と、ＰＭＯＳトランジスタＰ４のドレインと接地電圧端ＶＳＳとの間にソース−ドレイン経路が接続され、自体のソースがゲートに接続されたＮＭＯＳトランジスタＮ４、及び「Ｅ」ノードと接地電圧端ＶＳＳとの間にソース−ドレイン経路が接続され、ＮＭＯＳトランジスタＮ４のゲートが自体のゲートに接続されたＮＭＯＳトランジスタＮ５から構成され、出力ドライバ４７０を制御する信号を出力する。つまり、ＮＭＯＳトランジスタＮ３を貫通して流れる電流の量がＮＭＯＳトランジスタＮ２を貫通して流れる電流の量より多くなると、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４とを貫通して流れる電流の量が増加する。その結果、ＮＭＯＳトランジスタＮ５を貫通して流れる電流の量が増加し、「Ｅ」ノードの電圧レベルが低くなる。「Ｃ」ノードの電圧レベルが低くなると、ＰＭＯＳトランジスタＰ３がターンオンされ、「Ｅ」ノードの電圧レベルが高くなる。
【０１０２】
「出力ドライバ」４７０は、本発明に係る内部電圧生成部の出力電圧端「Ｘ」と電源電圧端ＶＤＤとの間に接続され、ドライブ制御部４６０の出力信号が「Ｅ」ノードを介してゲートに入力されるＰＭＯＳトランジスタＰ５から構成される。
【０１０３】
「プリチャージ部」４４０は、「Ａ」ノード、「Ｃ」ノード、及び「Ｅ」ノードをプリチャージするものであって、電源電圧端ＶＤＤと「Ａ」ノードとの間に接続され、イネーブル信号ＩＮがゲートに入力されるＰＭＯＳトランジスタＰ７と、電源電圧端ＶＤＤと「Ｃ」ノードとの間に接続され、イネーブル信号ＩＮがゲートに入力されるＰＭＯＳトランジスタＰ６、及び電源電圧端ＶＤＤと「Ｅ」ノードとの間に接続され、イネーブル信号ＩＮがゲートに入力されるＰＭＯＳトランジスタＰ８から構成され、イネーブル信号ＩＮが論理「ロー」の場合、全てがターンオンされ、「Ａ」ノード、「Ｃ」ノード、及び「Ｅ」ノードを電源電圧にプリチャージさせる。
【０１０４】
「初期動作安定化部」５００は、アクティブになったイネーブル信号ＩＮに応答して所定の区間と同じパルス幅を有するパルス信号ＰＵＬＳＥを発生するパルス発生手段５２０と、ＮＭＯＳトランジスタＮ７を備える安定化保持手段５３０とから構成される。前記ＮＭＯＳトランジスタＮ７は、アクティブになったパルス信号ＰＵＬＳＥに応答して電流が接地電圧端に流れるようにする。
【０１０５】
「パルス発生手段」５２０は、イネーブル信号ＩＮが入力され、パルス信号ＰＵＬＳＥのパルス幅を決定する直列接続された偶数個のインバータを備える遅延器５２２と、遅延器５２２の出力信号を反転させるインバータＩＮＶ１と、イネーブル信号ＩＮとインバータＩＮＶ１の出力信号とが入力されるＮＡＮＤゲートＮＡＮＤ１、及びＮＡＮＤゲートＮＡＮＤ１の出力信号を反転させ、パルス信号ＰＵＬＳＥを出力するインバータＩＮＶ２から構成され、イネーブル信号ＩＮがアクティブになった後に、パルス信号ＰＵＬＳＥを発生する。
【０１０６】
「安定化保持手段」５３０のＮＭＯＳトランジスタＮ７は、「Ｃ」ノードと接地電圧端ＶＳＳとの間にソース−ドレイン経路が接続され、パルス信号ＰＵＬＳＥがゲート入力される。つまり、安定化保持手段５３０のＮＭＯＳトランジスタＮ７は、パルス信号ＰＵＬＳＥが論理「ハイ」にアクティブになる区間でターンオンされ、「Ｃ」ノードの電流を接地電圧端に流れるようにする。
【０１０７】
図６は、本発明における、イネーブル信号ＩＮによる各ノードＡ、Ｂ、Ｃ、Ｄ、Ｅ、パルス信号ＰＵＬＳＥ、及び内部電圧ＩＮＴ＿ＶＯＬの電圧レベル値を説明するために示すシミュレーションの結果を示す図である。以下、本発明に係る動作特性をみる前に、説明の便宜上、例えば、電源電圧を「１．８Ｖ」、基準電圧ＶＲＥＦを「０．７５Ｖ」と仮定する。また、初期動作時、フィードバック電圧ＨＡＬＦが基準電圧ＶＲＥＦの「０．７５Ｖ」より高い状態で、イネーブル信号ＩＮの初期状態を論理「ロー」として仮定する。
【０１０８】
動作をみると、イネーブル信号ＩＮが論理「ロー」の場合、プリチャージ部４４０によって「Ａ」ノード、「Ｃ」ノード、及び「Ｅ」ノードが「１．８Ｖ」にプリチャージされる。このとき、内部電圧ＩＮＴ＿ＶＯＬが「１．５Ｖ」よりやや高い状態を保持する場合には、フィードバック電圧ＨＡＬＦが「０．７５Ｖ」よりやや高い状態になる。この後、イネーブル信号ＩＮが論理「ハイ」に遷移すると、「Ａ」ノードと「Ｃ」ノードの電圧レベルが低くなる。このとき、パルス発生手段５２０は、イネーブル信号ＩＮがアクティブになる時点で一定区間、論理「ハイ」を有するパルス信号ＰＵＬＳＥを発生する。ＮＭＯＳトランジスタＮ７は、このパルス信号ＰＵＬＳＥが入力され、アクティブになった一定区間、「Ｃ」ノードの電流をシンクして「Ｃ」ノードの電圧レベルを「Ａ」ノードの電圧レベルより低くする。そのため、低くなった「Ｃ」ノードによってドライブ制御部４６０のＰＭＯＳトランジスタＰ３がターンオンされ、「Ｅ」ノードは論理「ハイ」を保持するようになる。結局、「Ｅ」ノードにゲートが接続された出力ドライバ４７０はターンオフ状態を保持し、内部電圧ＩＮＴ＿ＶＯＬは上昇しなくなる。
【０１０９】
図７は、本発明の他の実施形態に係る内部電圧生成部を説明するために示す回路図であって、上記図４と同様の構成要素については、同一の符号を付する。同図に示すように、初期動作安定化部である電荷充電部５００Ｂは、パルス発生手段５４０及び安定化保持手段５５０を備える。
【０１１０】
「パルス発生手段」５４０は、イネーブル信号ＩＮがアクティブになる時点で一定区間、論理「ロー」レベルにアクティブになるパルス信号ＰＵＬＳＥＢを発生する。
【０１１１】
「安定化保持手段」５５０は、パルス信号ＰＵＬＳＥＢが論理「ロー」レベルにアクティブになる場合、「Ａ」ノードを論理「ハイ」にプルアップさせる。安定化保持手段５５０は、「Ａ」ノードと電源電圧端ＶＤＤとの間にソース−ドレイン経路が接続され、パルス信号ＰＵＬＳＥＢがゲート入力されるＰＭＯＳトランジスタＰ９から構成される。パルス信号ＰＵＬＳＥＢは、論理「ロー」レベルでアクティブになる信号であって、パルス発生手段５４０から出力される。このパルス発生手段５４０の回路的実現は、例えば、第１実施形態のパルス発生手段５２０の出力側にインバータのみを追加すればよい。
【０１１２】
一方、パルス発生手段５４０は、イネーブル信号ＩＮが論理「ロー」から論理「ハイ」への遷移を感知し、アクティブ「ロー」、すなわち、論理「ロー」でアクティブになるパルス信号ＰＵＬＳＥＢを発生する。ＰＭＯＳトランジスタＰ９は、パルス信号ＰＵＬＳＥＢが論理「ロー」にアクティブになる区間でターンオンされ、「Ａ」ノードの電圧が高くなる。結局、「Ａ」ノードの電圧レベルは、「Ｃ」ノードの電圧レベルより高くなる。すなわち、安定化保持手段５５０のために内部電圧生成部４００（図５参照）の比較動作が中止する。さらに、図５に示すように、「Ａ」ノードの電圧レベルより低くなった「Ｃ」ノードの電圧レベルにより、出力ドライバ４７０はターンオフされ、「１．５Ｖ」の内部電圧ＩＮＴ＿ＶＯＬは、不要な電源を供給しなくてもよい。
【０１１３】
上述のように、本発明に係る内部電圧生成部は、内部電圧ＩＮＴ＿ＶＯＬが所望の電圧レベルより高い電圧レベルを有する場合、イネーブル信号ＩＮが論理「ロー」から論理「ハイ」に遷移するとき（遷移の初期時点の一定区間）、「Ｃ」ノードの電圧レベルを「Ａ」ノードの電圧レベルより低くすることにより、出力ドライバ４７０の不要な動作を防ぐ。
【図面の簡単な説明】
【０１１４】
【図１】一般的なＤＲＡＭの内部電圧生成装置を説明するための機能ブロック図
【図２】従来技術に係る内部電圧生成部を説明するために示す回路図
【図３】従来技術におけるイネーブル信号による各ノード及び内部電圧の電圧レベル値を説明するためのシミュレーションの結果を示す図
【図４】本発明に係るＤＲＡＭの内部電圧生成部を説明するための機能ブロック図
【図５】本発明の第１実施形態に係る内部電圧生成部を説明するための回路図
【図６】本発明におけるイネーブル信号による各ノードと、パルス信号、及び内部電圧の電圧レベル値を説明するためのシミュレーションの結果を示す図
【図７】本発明の他の実施形態に係る内部電圧生成部を説明するための回路図
【符号の説明】
【０１１５】
２００        基準電圧生成部
４００        内部電圧生成部
５００        初期動作安定化部
６００        内部回路部
【図１】
2007095075.tif 000003
【図２】
2007095075.tif 000004
【図３】
2007095075.tif 000005
【図４】
2007095075.tif 000006
【図５】
2007095075.tif 000007
【図６】
2007095075.tif 000008
【図７】
2007095075.tif 000009