(57)【要約】【課題】安定した組成比で且つ平坦性に優れた、仕事関数の異なる金属シリサイド膜からなるゲート電極を有する２種類のＭＩＳトランジスタを提供することにある。【解決手段】半導体基板１０上に、ゲート絶縁膜１１ａ、１１ｂ、シリコン膜１２ａ、１２ｂ、保護膜２１ａ、２１ｂからなる第１のゲート部Ａ、第２のゲート部Ｂを形成する。その後、第１のゲート部Ａ、第２のゲート部Ｂの側面上に第１の側壁絶縁膜１４ａ、１４ｂを形成した後、保護膜２１ａ、２１ｂを除去してシリコン膜１２ａ、１２ｂを露出させる。その上に堆積したＮｉ膜３１を熱処理して、シリコン膜１２ａ、１２ｂをＮｉＳｉ膜３２ａ、３２ｂに変換した後、ＮｉＳｉ膜３２ａ上に絶縁膜２３を形成する。その後、ＮｉＳｉ膜３２ｂ上にＮｉ膜３３を堆積し、熱処理を行ってＮｉＳｉ膜３２ｂをＮｉ3Ｓｉ膜３４に変換する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置であって、
前記第１のＭＩＳトランジスタは、
半導体基板上に形成された第１のゲート絶縁膜と、該第１のゲート絶縁膜上に形成された第１の金属シリサイド膜からなる第１のゲート電極とを有する第１のゲート部と、
前記第１のゲート部の側面上に形成された第１の側壁絶縁膜と、
前記半導体基板上における前記第１の側壁絶縁膜の側方に形成された絶縁膜と
を備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板上に形成された第２のゲート絶縁膜と、該第２のゲート絶縁膜上に形成された第２の金属シリサイド膜からなる第２のゲート電極とを有する第２のゲート部と、
前記第２のゲート部の側面上に形成された第２の側壁絶縁膜と、
前記半導体基板上における前記第２の側壁絶縁膜の側方に形成された前記絶縁膜とを備え、
前記第１のゲート部及び前記第２のゲート部の上面は、前記絶縁膜の上面の高さで平坦化されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のゲート部は、前記第１のゲート絶縁膜と、前記第１のゲート電極と、該第１のゲート電極上に形成された保護絶縁膜と、該保護絶縁膜上に形成された金属膜とで構成されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２のゲート部は、前記第２のゲート絶縁膜と、前記第２のゲート電極と、前記第２の側壁絶縁膜の内側面上における上部に形成された第３の側壁絶縁膜とで構成されていることを特徴とする半導体装置。
【請求項４】
請求項２又は３に記載の半導体装置において、
前記第２のゲート部は、前記第２の金属シリサイド膜上に形成された前記金属膜をさらに備えていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記第１の金属シリサイド膜の上面は、前記第２の金属シリサイド膜の上面に比べて高さの位置が低いことを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第１のゲート部は、前記第１のゲート絶縁膜と、前記第１のゲート電極とで構成されており、
前記第２のゲート部は、前記第２のゲート絶縁膜と、前記第２の金属シリサイド膜とで構成されていることを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記第１のゲート部は、前記第１のゲート絶縁膜と、前記第１のゲート電極とで構成されており、
前記第２のゲート部は、前記第２のゲート絶縁膜と、前記第２の金属シリサイド膜と、該第２の金属シリサイド膜上に形成された金属膜とで構成されていることを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置において、
前記第２の金属シリサイド膜は、前記第１の金属シリサイド膜に比べて金属リッチであることを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置において、
前記第１の金属シリサイド膜は、ＮｉＳｉまたはＮｉ2Ｓｉからなり、前記第２の金属シリサイド膜は、Ｎｉ3Ｓｉからなることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタは、Ｎ型ＭＩＳトランジスタであり、
前記第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであることを特徴とする半導体装置。
【請求項１１】
第１のゲート部を有する第１のＭＩＳトランジスタと第２のゲート部を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
半導体基板上に、第１のゲート絶縁膜と第１のシリコン膜と第１の保護膜とからなる第１のゲート部、及び第２のゲート絶縁膜と第２のシリコン膜と第２の保護膜とからなる第２のゲート部を形成する工程（ａ）と、
前記第１のゲート部の側面上に第１の側壁絶縁膜を形成すると共に、前記第２のゲート部の側面上に第２の側壁絶縁膜を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記半導体基板上に絶縁膜を形成した後、前記第１の保護膜及び前記第２の保護膜の上面が露出するように前記絶縁膜を平坦化する工程（ｃ）と、
前記工程（ｃ）の後に、前記第１のゲート部及び前記第２のゲート部のうち前記第１の保護膜及び前記第２の保護膜を選択的に除去する工程（ｄ）と、
前記工程（ｄ）の後に、前記第１のシリコン膜の全体をシリサイド化してなる第１の金属シリサイド膜を形成する工程（ｅ）と、
前記工程（ｄ）の後に、前記第２のシリコン膜の全体をシリサイド化してなる第２の金属シリサイド膜を形成する工程（ｆ）と、
前記工程（ｅ）及び前記工程（ｆ）の後に、前記第１のゲート部及び前記第２のゲート部の上面を、前記絶縁膜の上面の高さで平坦化する工程（ｇ）とを備え、
前記第１のＭＩＳトランジスタにおける前記第１のゲート部は、前記第１のゲート絶縁膜と前記第１の金属シリサイド膜からなる第１のゲート電極を有し、
前記第２のＭＩＳトランジスタにおける前記第２のゲート部は、前記第２のゲート絶縁膜と前記第２の金属シリサイド膜からなる第２のゲート電極を有していることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ｅ）は、第１の金属膜を用いたシリサイド化により、前記第１の金属シリサイド膜を形成するとともに、前記第２のシリコン膜の全体をシリサイド化してなる金属シリサイド膜を形成する工程を有し、
前記工程（ｅ）の後で前記工程（ｆ）の前に、前記第１の金属シリサイド膜上を覆う保護絶縁膜を形成する工程（ｈ）をさらに備え、
前記工程（ｆ）では、第２の金属膜を用いたシリサイド化により、前記金属シリサイド膜を前記第２の金属シリサイド膜に変換する工程を含み、
前記工程（ｇ）は、前記絶縁膜上の前記第２の金属膜を研磨除去して平坦化することにより、前記保護絶縁膜上に前記第２の金属膜を残存させる工程を含み、
前記第１のＭＩＳトランジスタにおける前記第１のゲート部は、前記第１のゲート絶縁膜と、前記第１のゲート電極と、該第１のゲート電極上に形成された前記保護絶縁膜と、該保護絶縁膜上に形成された前記第２の金属膜とで構成され、
前記第２のＭＩＳトランジスタにおける前記第２のゲート部は、前記第２のゲート絶縁膜と、前記第２のゲート電極とで構成されることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記工程（ｇ）は、前記絶縁膜上の前記第２の金属膜を研磨除去して、前記第２の金属シリサイド膜上に前記第２の金属膜を残存させる工程を含み、
前記第２のＭＩＳトランジスタにおける前記第２のゲート部は、前記第２のゲート絶縁膜と、前記第２のゲート電極と、前記第２の金属膜とで構成されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ａ）の前に、前記半導体基板上にゲート絶縁膜を形成する工程（ｉ）と、該ゲート絶縁膜上に第１の膜厚を有する第１のシリコン形成膜と、前記第１の膜厚よりも薄い第２の膜厚を有する第２のシリコン形成膜を形成する工程（ｊ）と、該第１のシリコン形成膜及び第２のシリコン形成膜の上に、表面が平坦化された保護膜を形成する工程（ｋ）とをさらに備え、
前記工程(ａ)は、前記保護膜、前記第１のシリコン形成膜、前記第２のシリコン形成膜及び前記ゲート絶縁膜をパターニングして、前記保護膜からなる前記第１の保護膜及び前記第２の保護膜と、前記第１のシリコン形成膜からなる前記第１のシリコン膜と、前記第２のシリコン形成膜からなる前記第２のシリコン膜と、前記ゲート絶縁膜からなる前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜とを形成する工程を含み、
前記工程（ｅ）及び前記工程（ｆ）は、金属膜を用いて同時にシリサイド化を行い、前記第１の金属シリサイド膜を形成するとともに前記第２の金属シリサイド膜を形成し、
前記工程（ｇ）では、前記絶縁膜上の前記金属膜を研磨除去して平坦化を行うことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ｇ）は、前記絶縁膜上の前記金属膜を研磨除去して、前記第２の金属シリサイド膜上に前記金属膜を残存させる工程を含み、
前記第２のＭＩＳトランジスタにおける前記第２のゲート部は、前記第２のゲート絶縁膜と前記第２のゲート電極と前記金属膜とで構成されることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１１〜１５のうちいずれか１項に記載の半導体装置の製造方法において、
前記第２の金属シリサイド膜は、前記第１の金属シリサイド膜に比べて金属リッチであることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１１〜１６のうちいずれか１項に記載の半導体装置の製造方法において、
前記第１の金属シリサイド膜は、ＮｉＳｉまたはＮｉ2Ｓｉからなり、前記第２の金属シリサイド膜は、Ｎｉ3Ｓｉからなることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１１〜１７のうちいずれか１項に記載の半導体装置の製造方法において、
前記第１のＭＩＳトランジスタは、Ｎ型ＭＩＳトランジスタであり、
前記第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に異なる金属シリサイド膜からなるゲート電極を有する２種類のＭＩＳトランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ゲート絶縁膜に高誘電率材料を用いる技術が提案されている。高誘電率ゲート絶縁膜を用いると、物理的な膜厚を厚くしてリーク電流を抑制し、電気的な膜厚は薄くすることによりトランジスタの駆動力を増大させることができるからである。
【０００３】
しかしながら、ゲート絶縁膜に高誘電率材料を用いると、従来用いられていたポリシリコンゲート電極ではフェルミレベルピニングとよばれる現象のため、閾値電圧が非常に高いところに固定されてしまうという問題がある。
【０００４】
そこで、ポリシリコンゲート電極に代えて、フェルミレベルピニング現象の生じない金属、または金属シリサイドをゲート電極に採用することが検討されている。
【０００５】
しかしながら、金属、または金属シリサイドからなるゲート電極を、相補型ＭＩＳトランジスタに適用した場合、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのゲート電極の仕事関数が同じになるため、閾値電圧を適正な値に制御することが困難になる。
【０００６】
そこで、金属または金属シリサイドからなるゲート電極の仕事関数を調整することが必要になるが、ポリシリコンゲート電極のように、ポリシリコン中の不純物濃度を調整することによって仕事関数を変えるといった簡単な方法はなく、現在において、種々の方法が提案されている。
【０００７】
その中で、ゲート電極を金属シリサイドで形成し、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの金属シリサイドの組成比を変えることによって、閾値電圧を制御にする技術が提案されている。
【０００８】
この方法は、ポリシリコン膜上に金属膜を堆積した後、熱処理を施してシリサイド化することにより金属シリサイドを形成することができ、従来のプロセスとの整合性も高く、相補型ＭＩＳトランジスタに適用する上で有望な技術として注目されている。
【０００９】
ところで、金属シリサイドの組成比と仕事関数との関係は、例えば、ニッケルシリサイドの例で言えば、ニッケルの割合が多くなるほど、仕事関数が大きくなることが知られている。すなわち、ＮｉＳｉ、Ｎｉ2Ｓｉ、Ｎｉ3Ｓｉの順に、仕事関数が大きくなる。
【００１０】
そして、ポリシリコン膜（膜厚ｔSi）上にニッケル膜（膜厚ｔNi）を堆積し、熱処理を施してシリサイド化することによりニッケルシリサイドを形成する場合、ポリシリコン膜とニッケル膜の膜厚比（ｔNi／ｔSi）を変えることによって、所望の組成比のニッケルシリサイドが得られるということが、一般的な指針として知られている。
【００１１】
以下、組成比の異なるニッケルシリサイド膜を形成する具体的な方法について説明する。
【００１２】
図８（ａ）、（ｂ）は、非特許文献１に記載されたニッケルシリサイド膜の形成方法を示す工程断面図である。
【００１３】
図８（ａ）に示すように、半導体基板１０１上にゲート絶縁膜１０２を介して、Ｎ型ＭＩＳトランジスタのゲート領域、及びＰ型ＭＩＳトランジスタのゲート領域にパターニングされたポリシリコン膜１０３ａ、１０３ｂが形成され、ポリシリコン膜１０３ａ、１０３ｂ以外の半導体基板１０１上には、平坦化された絶縁膜１０４が形成される。
【００１４】
そして、半導体基板１０１上の全面にニッケル膜１０５ａを堆積した後、Ｎ型ＭＩＳトランジスタのゲート領域上に絶縁膜１０６を選択的に形成し、再び、半導体基板１０１上の全面にニッケル膜１０５ｂを堆積する。
【００１５】
その後、図８（ｂ）に示すように、半導体基板１０１を熱処理することによって、ポリシリコン膜１０３ａとニッケル膜１０５ａとを反応させてＮ型ＭＩＳトランジスタのゲート領域にニッケルシリサイド膜１０７ａを形成するとともに、ポリシリコン膜１０３ｂと積層のニッケル膜１０５ａ、１０５ｂとを反応させてＰ型ＭＩＳトランジスタのゲート領域にニッケルシリサイド膜１０７ｂを形成する。
【００１６】
図８（ａ）に示すように、Ｎ型ＭＩＳトランジスタのゲート領域におけるニッケル膜１０５ａとポリシリコン膜１０３ａの膜厚比（ｔNi／ｔSi）を、Ｐ型ＭＩＳトランジスタのゲート領域における積層のニッケル膜１０５ａ、１０５ｂとポリシリコン膜１０３ｂの膜厚比（ｔNi／ｔSi）よりも小さく設定しているので、Ｎ型ＭＩＳトランジスタのゲート領域に形成されたニッケルシリサイド膜１０７ａは、ＮｉＳｉ又はＮｉ2Ｓｉとなり、Ｐ型ＭＩＳトランジスタのゲート領域に形成されたニッケルシリサイド膜１０７ｂは、Ｎｉ3Ｓｉとなる。
【００１７】
なお、Ｎ型ＭＩＳトランジスタのゲート領域上には絶縁膜１０６が形成されているので、その上に堆積されたニッケル膜１０５ｂからは、熱処理の間、ポリシリコン膜１０３ａにニッケルが拡散することはない。この方法では、１回の熱処理で、組成比のことなるニッケルシリサイド膜を同時に形成できるので、工程が簡素化でき、量産工程に適している。
【００１８】
しかしながら、この方法では、図８（ａ）からも分かるように、Ｐ型ＭＩＳトランジスタのゲート領域におけるポリシリコン膜１０３ｂと積層のニッケル膜１０５ａ、１０５ｂとを反応させてＮｉ3Ｓｉからなるニッケルシリサイド膜１０７ｂを形成するためには熱処理を長時間行う必要がある。このとき、Ｎ型ＭＩＳトランジスタのゲート領域におけるポリシリコン膜１０３ａとニッケル膜１０５ａとの反応も熱処理が長時間となる。このため、ポリシリコン膜１０３ａ上のニッケル膜１０５ａの膜厚が薄くても、長時間の熱処理により隣接する絶縁膜１０４上に形成されているニッケル膜１０５ａや隣接するＰ型ＭＩＳトランジスタのゲート領域上に形成された積層の厚いニッケル膜１０５ａ、１０５ｂから、横方向にニッケルが拡散されてくるので、Ｎ型ＭＩＳトランジスタのゲート領域に形成されたニッケルシリサイド膜１０７ａの組成比がニッケルリッチに変化する。特に、相補型ＭＩＳトランジスタの微細化が進むと、積層の厚いニッケル膜１０５ａ、１０５ｂが、Ｎ型ＭＩＳトランジスタのゲート領域近傍に接近して形成されるので、ニッケルシリサイド膜１０７ａの組成比を正確に制御することが難しくなる。
【００１９】
さらに、この方法においては、図８（ｂ）には示されていないが、ポリシリコン膜１０３ａ、１０３ｂをシリサイド化してニッケルシリサイド膜１０７ａ、１０７ｂを形成すると、体積膨張が起こり、実際には、ゲート領域において段差が生じてしまう。特に、Ｎｉリッチになるほど体積膨張が大きく、しかも、この方法においては、ポリシリコン膜１０３ａとポリシリコン膜１０３ｂは膜厚が同じで、Ｎ型ＭＩＳトランジスタのゲート領域上のニッケル膜１０５ａに比べてＰ型ＭＩＳトランジスタのゲート領域上の積層のニッケル膜１０５ａ、１０５ｂの膜厚が厚くなっているため、Ｎ型ＭＩＳトランジスタのゲート電極であるニッケルシリサイド膜（ＮｉＳｉ）１０７ａに比べて、Ｐ型ＭＩＳトランジスタのゲート電極であるニッケルシリサイド膜（Ｎｉ3Ｓｉ）１０７ｂの方が高くなり、２つの電極の間に大きな段差が生じてしまう。
【００２０】
非特許文献１に記載された方法は、ポリシリコン膜の膜厚（ｔSi）を同じにして、ニッケル膜の膜厚（ｔNi）を変えることによって、ニッケル膜とポリシリコン膜の膜厚比（ｔNi／ｔSi）を調整する方法であるが、これに対して、非特許文献２には、ニッケル膜の膜厚（ｔNi）を同じにして、ポリシリコン膜の膜厚（ｔSi）を変えることによって、膜厚比（ｔNi／ｔSi）を調整する方法が記載されている。以下、図９（ａ）〜（ｄ）を参照しながら、非特許文献２に記載された方法について説明する。
【００２１】
図９（ａ）に示すように、半導体基板２０１上にゲート絶縁膜（不図示）を介して、Ｎ型ＭＩＳトランジスタのゲート領域にパターニングされたポリシリコン膜２０２ａを形成するとともに、Ｐ型ＭＩＳトランジスタのゲート領域にパターニングされたポリシリコン膜２０２ｂを形成する。その後、ポリシリコン膜２０２ａ、２０２ｂの各側壁に側壁絶縁膜２０３を形成する。そして、ポリシリコン膜２０２ａ、２０２ｂ以外の半導体基板２０１上に、絶縁膜２０４を形成する。
【００２２】
次に、図９（ｂ）に示すように、Ｎ型ＭＩＳトランジスタのゲート領域上に選択的に形成されたレジスト膜２０５をマスクにして、Ｐ型ＭＩＳトランジスタのゲート領域に形成されたポリシリコン膜２０２ｂの一部をエッチングにより除去する。
【００２３】
次に、図９（ｃ）に示すように、レジスト膜２０５を除去した後、半導体基板２０１上の全面にニッケル膜２０６を堆積する。このとき、ニッケル膜２０６の一部は、Ｐ型ＭＩＳトランジスタの側壁絶縁膜２０３に囲まれた凹部内のポリシリコン膜２０２ｂ上にも埋め込まれて形成される。
【００２４】
最後に、図９（ｄ）に示すように、半導体基板２０１に熱処理を施して、ポリシリコン膜２０２ａとニッケル膜２０６を反応させて、Ｎ型ＭＩＳトランジスタのゲート絶縁膜上にニッケルシリサイド膜２０７ａを形成するともに、ポリシリコン膜２０２ｂとニッケル膜２０６を反応させて、Ｐ型ＭＩＳトランジスタのゲート絶縁膜上にニッケルシリサイド膜２０７ｂを形成する。このとき、ニッケルシリサイド膜２０７ａ上には、ニッケルシリサイド膜２０７ａよりもニッケルリッチなニッケルシリサイド膜２０７ｃが形成されることがある。
【００２５】
図９（ｃ）に示すように、Ｎ型ＭＩＳトランジスタのゲート領域におけるニッケル膜２０６とポリシリコン膜２０２ａの膜厚比（ｔNi／ｔSi）は、Ｐ型ＭＩＳトランジスタのゲート領域におけるニッケル膜２０６とポリシリコン膜２０２ｂの膜厚比（ｔNi／ｔSi）よりも小さいので、Ｎ型ＭＩＳトランジスタのゲート領域に形成されたニッケルシリサイド膜２０７ａは、ＮｉＳｉとなり、Ｐ型ＭＩＳトランジスタのゲート領域に形成されたニッケルシリサイド膜２０７ｂは、Ｎｉ3Ｓｉとなる。こうして、組成比の異なるニッケルシリサイド膜２０７ａ、２０７ｂが、Ｎ型及びＰ型ＭＩＳトランジスタのゲート絶縁膜上に形成される。
【非特許文献１】長谷卓、他「組成制御Niフルシリサイド電極を用いたHfSiONゲート絶縁膜MOSFET」、フロントエンドプロセスセミナー、SEMI FORUM JAPAN 2005、47頁
【非特許文献２】A. Lauwers 他 "CMOS Integration of Dual Work Function Phase Controlled Ni FUSI with Simultaneous Silicidation of NMOS(NiSi) and PMOS(Ni-rich silicide) Gates on HfSiON"、IEDM Tech. Dig. 2005, p661
【発明の開示】
【発明が解決しようとする課題】
【００２６】
非特許文献２に記載された方法は、ポリシリコン膜上に堆積されるニッケル膜の膜厚が同じなので、非特許文献１に記載された方法に比べて、ニッケルシリサイド膜の組成比が変動しにくいという点で優れている。
【００２７】
しかしながら、Ｐ型ＭＩＳトランジスタのゲート領域におけるポリシリコン膜の膜厚をエッチングにより薄くしているので、エッチング後のポリシリコン膜の膜厚にバラツキが生じやすい。特に、ポリシリコン膜は、側壁絶縁膜に囲まれた領域に形成されており、ポリシリコン膜のエッチングは、この側壁絶縁膜に囲まれた領域内でエッチバックされる形で行われるので（図９（ｂ）を参照）、エッチング量の正確な制御は容易ではない。そのため、安定した組成比を有する金属シリサイド膜の構成が困難になる。
【００２８】
また、Ｐ型ＭＩＳトランジスタのゲート領域におけるポリシリコン膜を薄くしているので、シリサイド化に伴う体積膨張は、非特許文献１に比べて小さくなるものの、Ｎ型ＭＩＳトランジスタにおける体積膨張と、Ｐ型ＭＩＳトランジスタにおける体積膨張とに差があることから、双方のゲート電極において段差が生じてしまう。
【００２９】
このように、膜厚の異なるポリシリコン膜上に金属膜を堆積した後、熱処理を施してシリサイド化して異なる組成比の金属シリサイドを形成する方法は、従来のプロセスとの整合性も高く、相補型ＭＩＳトランジスタに適用する上で有望な技術ではあるが、量産プロセスに適用するためには、組成比の制御性や、ゲート電極の平坦性等において解決すべき課題を残している。
【００３０】
本発明はかかる点に鑑みてなされたもので、安定した組成比で且つ平坦性よく形成された、異なる金属シリサイド膜からなるゲート電極を有する２種類のＭＩＳトランジスタを備えた半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３１】
本発明に係わる半導体装置は、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置であって、第１のＭＩＳトランジスタは、半導体基板上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１の金属シリサイド膜からなる第１のゲート電極とを有する第１のゲート部と、第１のゲート部の側面上に形成された第１の側壁絶縁膜と、半導体基板上における第１の側壁絶縁膜の側方に形成された絶縁膜とを備え、第２のＭＩＳトランジスタは、半導体基板上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２の金属シリサイド膜からなる第２のゲート電極とを有する第２のゲート部と、第２のゲート部の側面上に形成された第２の側壁絶縁膜と、半導体基板上における第２の側壁絶縁膜の側方に形成された絶縁膜とを備え、第１のゲート部及び第２のゲート部の上面は、絶縁膜の上面の高さで平坦化されていることを特徴とする。
【００３２】
このような構成にすることにより、第１及び第２のＭＩＳトランジスタの各ゲート部の上面が、側壁絶縁膜の側方に形成された絶縁膜の上面の高さで平坦化されているので、閾値電圧が精度よく制御され、かつ平坦性の良い異なる金属シリサイド膜からなるゲート電極を有する２種類のＭＩＳトランジスタを備えた半導体装置を得ることができる。
【００３３】
ある好適な実施形態において、第１のゲート部は、第１のゲート絶縁膜と、第１のゲート電極と、第１のゲート電極上に形成された保護絶縁膜と、保護絶縁膜上に形成された金属膜とで構成されていることが好ましい。
【００３４】
また、第２のゲート部は、第２のゲート絶縁膜と、第２のゲート電極と、第２の側壁絶縁膜の内側面上における上部に形成された第３の側壁絶縁膜とで構成されていることが好ましい。
【００３５】
また、第２のゲート部は、第２の金属シリサイド膜上に形成された金属膜をさらに備えていることが好ましい。
【００３６】
ある好適な実施形態において、第１の金属シリサイド膜の上面は、第２の金属シリサイド膜の上面に比べて高さの位置が低いことが好ましい。
【００３７】
ある好適な実施形態において、第１のゲート部は、第１のゲート絶縁膜と、第１のゲート電極とで構成されており、第２のゲート部は、第２のゲート絶縁膜と、第２の金属シリサイド膜とで構成されていることが好ましい。
【００３８】
また、第１のゲート部は、第１のゲート絶縁膜と、第１のゲート電極とで構成されており、第２のゲート部は、第２のゲート絶縁膜と、第２の金属シリサイド膜と、第２の金属シリサイド膜上に形成された金属膜とで構成されていることが好ましい。
【００３９】
ある好適な実施形態において、第２の金属シリサイド膜は、第１の金属シリサイド膜に比べて金属リッチであることが好ましい。
【００４０】
また、第１の金属シリサイド膜は、ＮｉＳｉまたはＮｉ2Ｓｉからなり、第２の金属シリサイド膜は、Ｎｉ3Ｓｉからなることが好ましい。
【００４１】
ある好適な実施形態において、第１のＭＩＳトランジスタは、Ｎ型ＭＩＳトランジスタであり、第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであることが好ましい。
【００４２】
本発明に係わる半導体装置の製造方法は、第１のゲート部を有する第１のＭＩＳトランジスタと第２のゲート部を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、半導体基板上に、第１のゲート絶縁膜と第１のシリコン膜と第１の保護膜とからなる第１のゲート部、及び第２のゲート絶縁膜と第２のシリコン膜と第２の保護膜とからなる第２のゲート部を形成する工程（ａ）と、第１のゲート部の側面上に第１の側壁絶縁膜を形成すると共に、第２のゲート部の側面上に第２の側壁絶縁膜を形成する工程（ｂ）と、工程（ｂ）の後に、半導体基板上に絶縁膜を形成した後、第１の保護膜及び第２の保護膜の上面が露出するように絶縁膜を平坦化する工程（ｃ）と、工程（ｃ）の後に、第１のゲート部及び第２のゲート部のうち第１の保護膜及び第２の保護膜を選択的に除去する工程（ｄ）と、工程（ｄ）の後に、第１のシリコン膜の全体をシリサイド化してなる第１の金属シリサイド膜を形成する工程（ｅ）と、工程（ｄ）の後に、第２のシリコン膜の全体をシリサイド化してなる第２の金属シリサイド膜を形成する工程（ｆ）と、工程（ｅ）及び工程（ｆ）の後に、第１のゲート部及び第２のゲート部の上面を、絶縁膜の上面の高さで平坦化する工程（ｇ）とを備え、第１のＭＩＳトランジスタにおける第１のゲート部は、第１のゲート絶縁膜と第１の金属シリサイド膜からなる第１のゲート電極を有し、第２のＭＩＳトランジスタにおける第２のゲート部は、第２のゲート絶縁膜と第２の金属シリサイド膜からなる第２のゲート電極を有していることを特徴とする。
【００４３】
このような構成にすることにより、第１及び第２のＭＩＳトランジスタの各ゲート部の側壁絶縁膜に囲まれた領域に、異なる金属シリサイド膜からなるゲート電極を形成するとともに、各ゲート部の上面を、側壁絶縁膜の側方に形成された絶縁膜の上面の高さで平坦化することによって、閾値電圧が精度よく制御され、かつ平坦性の良い異なる金属シリサイド膜からなるゲート電極を有する２種類のＭＩＳトランジスタを形成することができる。
【００４４】
ある好適な実施形態において、工程（ｅ）は、第１の金属膜を用いたシリサイド化により、第１の金属シリサイド膜を形成するとともに、第２のシリコン膜の全体をシリサイド化してなる金属シリサイド膜を形成する工程を有し、工程（ｅ）の後で工程（ｆ）の前に、第１の金属シリサイド膜上を覆う保護絶縁膜を形成する工程（ｈ）をさらに備え、工程（ｆ）では、第２の金属膜を用いたシリサイド化により、金属シリサイド膜を第２の金属シリサイド膜に変換する工程を含み、工程（ｇ）は、絶縁膜上の第２の金属膜を研磨除去して平坦化することにより、保護絶縁膜上に第２の金属膜を残存させる工程を含み、第１のＭＩＳトランジスタにおける第１のゲート部は、第１のゲート絶縁膜と、第１のゲート電極と、第１のゲート電極上に形成された保護絶縁膜と、保護絶縁膜上に形成された第２の金属膜とで構成され、第２のＭＩＳトランジスタにおける第２のゲート部は、第２のゲート絶縁膜と、第２のゲート電極とで構成されることが好ましい。
【００４５】
ある好適な実施形態において、工程（ｇ）は、絶縁膜上の第２の金属膜を研磨除去して、第２の金属シリサイド膜上に第２の金属膜を残存させる工程を含み、第２のＭＩＳトランジスタにおける第２のゲート部は、第２のゲート絶縁膜と、第２のゲート電極と、第２の金属膜とで構成されることが好ましい。
【００４６】
ある好適な実施形態において、工程（ａ）の前に、半導体基板上にゲート絶縁膜を形成する工程（ｉ）と、ゲート絶縁膜上に第１の膜厚を有する第１のシリコン形成膜と、第１の膜厚よりも薄い第２の膜厚を有する第２のシリコン形成膜を形成する工程（ｊ）と、第１のシリコン形成膜及び第２のシリコン形成膜の上に、表面が平坦化された保護膜を形成する工程（ｋ）とをさらに備え、工程(ａ)は、保護膜、第１のシリコン形成膜、第２のシリコン形成膜及びゲート絶縁膜をパターニングして、保護膜からなる第１の保護膜及び第２の保護膜と、第１のシリコン形成膜からなる第１のシリコン膜と、第２のシリコン形成膜からなる第２のシリコン膜と、ゲート絶縁膜からなる第１のゲート絶縁膜及び第２のゲート絶縁膜とを形成する工程を含み、工程（ｅ）及び工程（ｆ）は、金属膜を用いて同時にシリサイド化を行い、第１の金属シリサイド膜を形成するとともに第２の金属シリサイド膜を形成し、工程（ｇ）では、絶縁膜上の金属膜を研磨除去して平坦化を行うことが好ましい。
【００４７】
ある好適な実施形態において、工程（ｇ）は、絶縁膜上の金属膜を研磨除去して、第２の金属シリサイド膜上に金属膜を残存させる工程を含み、第２のＭＩＳトランジスタにおける第２のゲート部は、第２のゲート絶縁膜と第２のゲート電極と金属膜とで構成されることが好ましい。
【００４８】
ある好適な実施形態において、第２の金属シリサイド膜は、第１の金属シリサイド膜に比べて金属リッチであることが好ましい。
【００４９】
また、第１の金属シリサイド膜は、ＮｉＳｉまたはＮｉ2Ｓｉからなり、第２の金属シリサイド膜は、Ｎｉ3Ｓｉからなることが好ましい。
【００５０】
ある好適な実施形態において、第１のＭＩＳトランジスタは、Ｎ型ＭＩＳトランジスタであり、第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであることが好ましい。
【発明の効果】
【００５１】
本発明に係わる半導体装置及びその製造方法によれば、第１の金属シリサイド膜からなる第１のゲート電極を有する第１のＭＩＳトランジスタの第１のゲート部と、第２の金属シリサイド膜からなる第２のゲート電極を有する第２のＭＩＳトランジスタの第２のゲート部の上面は、絶縁膜の上面の高さで平坦化される。これにより、閾値電圧が精度よく制御され、かつ平坦性の良い異なる金属シリサイド膜からなるゲート電極を有する２種類のＭＩＳトランジスタを備えた半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００５２】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００５３】
（第１の実施形態）
図１（ａ）〜図３（ｃ）は、本発明の第１の実施形態における相補型ＭＩＳトランジスタの製造方法を模式的に示した工程断面図である。図中において、左側にＮ型ＭＩＳトランジスタ形成領域Ｒｎを示し、右側にＰ型ＭＩＳトランジスタ形成領域Ｒｐを示している。
【００５４】
まず、図１（ａ）に示すように、シリコンからなる半導体基板１０に素子分離領域２０を形成して、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎの活性領域とＰ型ＭＩＳトランジスタ形成領域Ｒｐの活性領域とを区画する。その後、半導体基板１０におけるＮ型ＭＩＳトランジスタ形成領域ＲｎにＰ型ウェル（不図示）を形成し、半導体基板１０におけるＰ型ＭＩＳトランジスタ形成領域ＲｐにＮ型ウェル（不図示）を形成する。その後、半導体基板１０上の全面に、ＨｆＯ2 又はＨｆＳｉＯＮ等の高誘電率材料よりなる厚さ１．７ｎｍのゲート絶縁膜を形成した後、ゲート絶縁膜上に厚さ４０ｎｍのポリシリコン膜を形成する。その後、ポリシリコン膜上にＣＶＤ−酸化膜よりなる厚さ８０ｎｍの保護膜を形成する。
【００５５】
その後、異方性エッチングにより、保護膜、ポリシリコン膜及びゲート絶縁膜を順次エッチングすることにより、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎの半導体基板１０からなる活性領域上に第１のゲート絶縁膜１１ａ、第１のシリコン膜１２ａ及び第１の保護膜２１ａからなる第１のゲート部Ａを形成すると共に、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐの半導体基板１０からなる活性領域上に第２のゲート絶縁膜１１ｂ、第２のシリコン膜１２ｂ及び第２の保護膜２１ｂからなる第２のゲート部Ｂを形成する。なお、本実施形態における素子分離領域２０は、半導体基板１０に形成されたトレンチ内に絶縁膜が埋め込まれたシャロートレンチ分離（ＳＴＩ）構造を有している。
【００５６】
次に、図１（ｂ）に示すように、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎの活性領域に、第１のゲート部Ａをマスクにしてｎ型不純物（例えば、Ａｓイオン）を選択的に注入することにより、半導体基板１０における第１のゲート部Ａの両側方に位置する領域に、ｎ型エクステンション領域１３ａを自己整合的に形成する。一方、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐの活性領域に、第２のゲート部Ｂをマスクにしてｐ型不純物（例えば、ＢＦ2イオン）を選択的に注入することにより、半導体基板１０における第２のゲート部Ｂの両側方に位置する領域に、ｐ型エクステンション領域１３ｂを自己整合的に形成する。
【００５７】
その後、第１のゲート部Ａ及び第２のゲート部Ｂの各側面上に、シリコン窒化膜からなる第１の側壁絶縁膜１４ａ及び第２の側壁絶縁膜１４ｂを形成する。その後、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎの活性領域に、第１のゲート部Ａ及び第１の側壁絶縁膜１４ａをマスクにしてｎ型不純物（例えば、Ａｓイオン）を選択的に注入することにより、半導体基板１０における第１の側壁絶縁膜１４ａの側方に位置する領域に、ｎ型ソース・ドレイン領域１５ａを自己整合的に形成する。一方、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐの活性領域に、第２のゲート部Ｂ及び第２の側壁絶縁膜１４ｂをマスクにしてｐ型不純物（例えば、Ｂイオン）を選択的に注入することにより、半導体基板１０における第２の側壁絶縁膜１４ｂの側方に位置する領域に、ｐ型ソース・ドレイン領域１５ｂを形成する。
【００５８】
次に、図１（ｃ）に示すように、ｎ型ソース・ドレイン領域１５ａ及びｐ型ソース・ドレイン領域１５ｂの上に、サリサイド技術を用いて例えばＮｉシリサイドからなるシリサイド膜１６ａ、１６ｂを形成する。その後、第１のゲート部Ａ、第２のゲート部Ｂ以外の半導体基板１０上に、平坦化されたＣＶＤ−酸化膜からなる絶縁膜２２を形成する。平坦化は、例えば、絶縁膜２２を半導体基板１０の全面に堆積した後、ＣＭＰ（化学機械的研磨）法を用いて保護膜２１ａ、２１ｂの上面が露出するまで研磨することにより行うことができる。
【００５９】
次に、図１（ｄ）に示すように、第１のゲート部Ａ、第２のゲート部Ｂのうち保護膜２１ａ、２１ｂを選択的に除去して、側壁絶縁膜１４ａ、１４ｂに囲まれる凹部３０ａ、３０ｂの底面に、シリコン膜１２ａ、１２ｂを露出させる。保護膜２１ａ、２１ｂの選択的な除去は、例えば、絶縁膜２２、側壁絶縁膜１４ａ、１４ｂ、及びシリコン膜１２ａ、１２ｂに対して、選択比の大きなエッチャントを用いたエッチングにより行うことができる。
【００６０】
次に、図２（ａ）に示すように、半導体基板１０上の全面に、厚さ３０ｎｍの第１の金属膜３１を形成する。これにより、凹部３０ａ、３０ｂ内に露出するシリコン膜１２ａ、１２ｂは第１の金属膜３１によって覆われる。このとき、第１の金属膜３１は、必ずしも絶縁膜２２の上面上には形成する必要がなく、少なくとも凹部３０ａ、３０ｂ内のシリコン膜１２ａ、１２ｂ上を覆うように形成されておればよい。ここで、第１の金属膜３１は、ニッケル、チタン、モリブデン、白金等の高融点金属が好ましい。
【００６１】
次に、図２（ｂ）に示すように、半導体基板１０を熱処理することにより、シリコン膜１２ａ、１２ｂと第１の金属膜３１とを反応させて、シリコン膜１２ａ、１２ｂの全体をシリサイド化して、第１の金属シリサイド膜３２ａ、３２ｂに変換する。このとき、熱処理によりシリコン膜１２ａ、１２ｂと第１の金属膜３１が反応して第１の金属シリサイド膜３２ａ、３２ｂが形成されるが、その膜厚比は、所望の組成比の金属シリサイド膜が得られるように、予め設定しておく。例えば、第１の金属膜３１をニッケル（Ｎｉ）材料にした場合、第１の金属シリサイド膜３２ａ、３２ｂは、ＮｉＳｉまたはＮｉ2Ｓｉの組成比になるように、膜厚比を設定しておくことが好ましい。
【００６２】
次に、図２（ｃ）に示すように、未反応の第１の金属膜３１を除去した後、厚さ１０ｎｍのＣＶＤ−窒化膜からなる絶縁膜２３を半導体基板１０の全面に形成する。
【００６３】
次に、図３（ａ）に示すように、絶縁膜２３上に、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎの第１の金属シリサイド膜３２ａ上を覆い、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐの第１の金属シリサイド膜３２ｂ上に開口を有するレジスト膜４０を形成する。その後、レジスト膜４０をマスクにして、ドライエッチングを用いて絶縁膜２３のエッチングをすることにより、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐの第１の金属シリサイド膜３２ｂの上面を露出する。これにより、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎの第１の金属シリサイド膜３２ａの上面を覆うように絶縁膜２３が残存する。このとき、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐの第１の金属シリサイド膜３２ｂ上に位置する凹部３０ｂの内側面となる第２の側壁絶縁膜１４ｂの側面上にも絶縁膜２３からなる第３の側壁絶縁膜２３ｂが残存する。なお、第３の側壁絶縁膜２３ｂは必ずしも残存させる必要はなく完全にエッチング除去してもよい。
【００６４】
次に、図３（ｂ）に示すように、半導体基板１０上の全面に、厚さ５０ｎｍの第２の金属膜３３を形成する。ここで、第２の金属膜３３は、第１の金属膜３１と同じ金属材料が好ましい。例えば、第１の金属膜３１がニッケル材料の場合、第２の金属膜としてニッケル材料を用いる。
【００６５】
次に、図３（ｃ）に示すように、半導体基板１０を熱処理することにより、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐの第１の金属シリサイド膜３２ｂと第２の金属膜３３とを反応させて、第１の金属シリサイド膜３２ｂの全体をさらに金属リッチな第２の金属シリサイド膜３４に変換する。例えば、第２の金属膜３３がニッケル材料の場合、第２の金属シリサイド膜３４は、第１の金属シリサイド膜３２ｂであるＮｉＳｉまたはＮｉ2Ｓｉと、第２の金属膜３３であるＮｉとが反応して形成されるため、よりＮｉリッチなＮｉ3Ｓｉ膜となる。その後、ＣＭＰ法を用いて絶縁膜２２上の第２の金属膜３３を研磨除去する。このとき、絶縁膜２２上に残存する絶縁膜２３も研磨除去することが望ましい。これにより、第１の金属シリサイド膜３２ｂ上の凹部３０ａ内は、断面が凹部形状を有する保護絶縁膜２３ａと、保護絶縁膜２３ａ上に形成された第２の金属膜３３ａとによって埋め込まれた構成となる。
【００６６】
こうして、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎには、ゲート絶縁膜１１ａと第１の金属シリサイド膜３２ａと保護絶縁膜２３ａと第２の金属膜３３ａとからなるゲート部を有するＮ型ＭＩＳトランジスタが形成され、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐには、ゲート絶縁膜１１ｂと第２の金属シリサイド膜３４と側壁絶縁膜２３ｂとからなるゲート部を有するＰ型ＭＩＳトランジスタが形成される。そして、Ｎ型ＭＩＳトランジスタのゲート部の上面（第２の金属膜３３ａの上面）及びＰ型ＭＩＳトランジスタのゲート部の上面（第２の金属シリサイド膜３４の上面）は、絶縁膜２２の上面の高さで平坦化させる。なお、Ｐ型ＭＩＳトランジスタのゲート部における第３の側壁絶縁膜２３ｂは設けなくてもよい。
【００６７】
ここで、熱処理によってＰ型ＭＩＳトランジスタ形成領域Ｒｐの第２の金属シリサイド膜３４を形成する際、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおける第１の金属シリサイド膜３２ａと第２の金属膜３３との間には、絶縁膜２３（保護絶縁膜２３ａ）が介在しているので、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎの第１の金属シリサイド膜３２ａが第２の金属シリサイド膜３４に変換されることはない。
【００６８】
以上の製造方法によって、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎには、半導体基板１０上に形成された第１のゲート絶縁膜１１ａと、第１のゲート絶縁膜１１ａ上に形成された第１の金属シリサイド膜３２ａからなるゲート電極と、第１の金属シリサイド膜３２ａ上に形成された断面が凹部形状を有する保護絶縁膜２３ａと、保護絶縁膜２３ａ上の凹部内に形成された第２の金属膜３３ａと、ゲート電極（第１の金属シリサイド膜３２ａ）の側面上に形成された第１の側壁絶縁膜１４ａと、半導体基板１０におけるゲート電極（第１の金属シリサイド膜３２ａ）の側方下に形成されたｎ型エクステンション領域１３ａと、半導体基板１０における第１の側壁絶縁膜１４ａの側方下に形成されたｎ型ソース・ドレイン領域１５ａと、ｎ型ソース・ドレイン領域１５ａ上に形成されたシリサイド膜１６ａとを有するＮ型ＭＩＳトランジスタが形成される。ここで、保護絶縁膜２３ａ及び第２の金属膜３３ａは、第１の側壁絶縁膜１４ａに囲まれた凹部３０ａ内の第１の金属シリサイド膜３２ａ上に形成されており、且つ、第２の金属膜３３ａの上面は、絶縁膜２２の上面及び第１の側壁絶縁膜１４ａの上端とほぼ同じ高さで平坦化されている。
【００６９】
また、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐには、半導体基板１０上に形成された第２のゲート絶縁膜１１ｂと、第２のゲート絶縁膜１１ｂ上に形成された第２の金属シリサイド膜３４からなるゲート電極と、ゲート電極（第２の金属シリサイド膜３４）の側面上に形成された第２の側壁絶縁膜１４ｂと、半導体基板１０におけるゲート電極（第２の金属シリサイド膜３４）の側方下に形成されたｐ型エクステンション領域１３ｂと、半導体基板１０における第２の側壁絶縁膜１４ｂの側方下に形成されたｐ型ソース・ドレイン領域１５ｂと、ｐ型ソース・ドレイン領域１５ｂ上に形成されたシリサイド膜１６ｂとを有するＰ型ＭＩＳトランジスタが形成される。ここで、第２の金属シリサイド膜３４の上面は、絶縁膜２２の上面及び第２の側壁絶縁膜１４ｂの上端とほぼ同じ高さで平坦化されている。
【００７０】
なお、第２の側壁絶縁膜１４ｂの内側面の上部には、底面の高さが保護絶縁膜２３ａの底面の高さとほぼ同じ位置にある第３の側壁絶縁膜２３ｂが形成されている。これにより、Ｎ型及びＰ型ＭＩＳトランジスタのゲート電極を、異なる金属シリサイド材料で構成することによって、相補型ＭＩＳトランジスタの閾値電圧を適正な値に制御することができる。
【００７１】
特に、本発明の方法においては、Ｎ型ＭＩＳトランジスタのゲート電極である第１の金属シリサイド膜３２ａの形成と、Ｐ型ＭＩＳトランジスタのゲート電極である第２の金属シリサイド膜３４の形成を、独立した２段階の熱処理で行うことによって、それぞれの金属シリサイド膜の組成比を独立して制御することができるので、安定した組成比を有する金属シリサイド膜（ゲート電極）を形成することが可能となる。
【００７２】
典型的には、第１の金属シリサイド膜３２ａにおける金属とシリコンとの組成比と、第２の金属シリサイド膜３４における金属とシリコンとの組成比とは異なり、好適には、第１の金属シリサイド膜３２ａは、ＮｉＳｉまたはＮｉ2Ｓｉからなり、第２の金属シリサイド膜３４は、Ｎｉ3Ｓｉからなる。
【００７３】
加えて、Ｐ型ＭＩＳトランジスタにおける第２の金属シリサイド膜３４は、第１の金属シリサイド膜３２ｂと第２の金属膜３３との固相反応により形成されるため、シリコン膜と金属膜の固相反応（シリサイド化）により形成された金属シリサイド膜に比べて、体積膨張を非常に小さく押さえることができ、その結果、平坦性のよい相補型ＭＩＳトランジスタを形成することができる。
【００７４】
なお、図３（ｂ）に示した工程において、第２の金属膜３３を半導体基板１０上の全面に形成した後、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎ及びＰ型ＭＩＳトランジスタ形成領域Ｒｐにおける凹部３０ａ、３０ｂ内だけに第２の金属膜３３が埋設されるように、第２の金属膜３３を平坦化し、然る後、熱処理を行うことにより、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐにおける第１の金属シリサイド膜３２ｂを、凹部３０ｂ内に埋設した第２の金属膜３３と反応させて、第２の金属シリサイド膜３４に変換するようにしてもよい。
【００７５】
このようにしても、第１の金属シリサイド膜３２ｂを第２の金属シリサイド膜３４に変換した際、体積膨張がほとんどないので、平坦性をそのまま維持することができる。
【００７６】
（第１の実施形態の変形例）
図４は、本発明の第１の実施形態の変形例に係る相補型ＭＩＳトランジスタを模式的に示した断面図である。
【００７７】
図４に示す相補型ＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタの第２の金属シリサイド膜３４上に第２の金属膜３３ｂが形成されている点が第１の実施形態と異なっており、その他の構成は同じである。
【００７８】
すなわち、図４に示すように、Ｐ型ＭＩＳトランジスタにおけるゲート電極は、第２の金属シリサイド膜３４及び第２の金属膜３３ｂで構成されている。そして、第２の金属膜３３ｂの上面は、第２の金属膜３３ａの上面、絶縁膜２２の上面及び第１の側壁絶縁膜１４ａ、１４ｂの上端とほぼ同じ高さで平坦化されている。
【００７９】
この構成は、図３（ｃ）に示す工程で、熱処理によって形成される第２の金属シリサイド膜３４の上面の高さが絶縁膜２２の上面の高さよりも低くなるように、図２（ｂ）に示す工程後の第１の金属シリサイド膜３２ｂの膜厚及び凹部３０ｂの深さを設定することによって、図４に示すように、ＣＭＰ法によって絶縁膜２２上の第２の金属膜３３を研磨除去した際に、Ｐ型ＭＩＳトランジスタの第２の金属シリサイド膜３４上に第２の金属膜３３ｂを残存させることができる。これにより、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎには、ゲート絶縁膜１１ａと第１の金属シリサイド膜３２ａと保護絶縁膜２３ａと第２の金属膜３３ａとからなるゲート部を有するＮ型ＭＩＳトランジスタが形成され、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐには、ゲート絶縁膜１１ｂと第２の金属シリサイド膜３４と第２の金属膜３３ａと側壁絶縁膜２３ｂとからなるゲート部を有するＰ型ＭＩＳトランジスタが形成される。なお、Ｐ型ＭＩＳトランジスタのゲート部における側壁絶縁膜２３ｂは設けなくてもよい。
【００８０】
このようにすると、第２の金属シリサイド膜３４及び第２の金属膜３３ｂの積層膜が、Ｐ型ＭＩＳトランジスタのゲート電極を構成することになるので、第２の金属シリサイド膜３４の抵抗が、第１の金属シリサイド膜３２ａに比べて大きい場合、第２の金属膜３３ｂによってＰ型ＭＩＳトランジスタのゲート電極の抵抗の増大を防止することができる。
【００８１】
（第２の実施形態）
ポリシリコン膜と金属膜を反応させて異なる組成比を有する金属シリサイド膜を、１回の熱処理で同時に形成する場合、ポリシリコン膜と金属膜の膜厚比を変えるという指針は有用である。この指針に基づき、非特許文献１には、一定の膜厚のポリシリコン膜に対して金属膜の膜厚を変える方法、非特許文献２には、一定の膜厚の金属膜に対してポリシリコン膜の膜厚を変える方法が、それぞれ開示されている。
【００８２】
しかしながら、上記従来の方法は、既に述べたように、金属シリサイド膜の組成比の制御やゲート電極の平坦性等において解決すべき課題を残している。
【００８３】
本実施の形態において、上記の指針に基づいた上で、従来の課題を解決する新たな方法を提供する。以下、図面を参照しながら説明する。
【００８４】
図５（ａ）〜図６（ｃ）は、本発明の第２の実施形態における相補型ＭＩＳトランジスタの製造方法を模式的に示した工程断面図である。図中において、左側にＮ型ＭＩＳトランジスタ形成領域Ｒｎを示し、右側にＰ型ＭＩＳトランジスタ形成領域Ｒｐを示している。
【００８５】
まず、図５（ａ）に示すように、シリコンからなる半導体基板１０に素子分離領域２０を形成してＮ型ＭＩＳトランジスタ形成領域Ｒｎの活性領域とＰ型ＭＩＳトランジスタ形成領域Ｒｐの活性領域とを区画する。その後、半導体基板１０におけるＮ型ＭＩＳトランジスタ形成領域ＲｎにＰ型ウェル（不図示）を形成し、半導体基板１０におけるＰ型ＭＩＳトランジスタ形成領域ＲｐにＮ型ウェル（不図示）を形成する。
【００８６】
その後、半導体基板１０上に、高誘電率材料よりなる厚さ１．７ｎｍのゲート絶縁膜１１を形成した後、ゲート絶縁膜１１上に、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎには、第１の膜厚を有するポリシリコン膜１２Ａを、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐには、第２の膜厚を有するポリシリコン膜１２Ｂを形成する。ここで、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおけるポリシリコン膜１２Ａの第１の膜厚は、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐにおけるポリシリコン膜１２Ｂの第２の膜厚よりも厚く形成しておくことが好ましい。例えば、ポリシリコン膜１２Ａの第１の膜厚を７０ｎｍとし、ポリシリコン膜１２Ｂの第２の膜厚を４０ｎｍとする。
【００８７】
なお、このような膜厚の異なるポリシリコン膜１２Ａ、１２Ｂの形成は、例えば、第１の膜厚よりなるポリシリコン膜１２Ａを半導体基板１０上の全面に形成した後、ポリシリコン膜１２ＡにおけるＮ型ＭＩＳトランジスタ形成領域Ｒｎにレジストを形成し、当該レジストをエッチングマスクに用いて、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐのポリシリコン膜１２Ａを所望の厚さまでエッチングすることにより第２の膜厚を有するポリシリコン膜１２Ｂを形成することができる。このようなエッチングは、非特許文献２にあるような側壁絶縁膜に囲まれた領域内にあるポリシリコン膜のエッチバックに比べて、エッチング量の制御を容易に行うことができる。
【００８８】
次に、図５（ｂ）に示すように、膜厚の異なるポリシリコン膜１２Ａ、１２Ｂ上の全面に、ＣＶＤ−酸化膜からなる厚さ９０ｎｍの保護膜２１を形成した後、該保護膜２１の表面を平坦化する。
【００８９】
次に、図５（ｃ）に示すように、保護膜２１上にゲートパターン形状を有するレジスト膜４０を形成する。その後、レジスト膜４０をマスクにして、保護膜２１、ポリシリコン膜１２Ａ、１２Ｂ及びゲート絶縁膜１１を順次エッチングすることにより、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎの半導体基板１０からなる活性領域上にゲート絶縁膜１１ａ、シリコン膜１２ａ及び保護膜２１ａからなる第１のゲート部Ａを形成すると共に、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐの半導体基板１０からなる活性領域上にゲート絶縁膜１１ｂ、シリコン膜１２ｂ及び保護膜２１ｂからなる第２のゲート部Ｂを形成する。
【００９０】
次に、図５（ｄ）に示すように、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおける半導体基板１０の表面には、第２のゲート部Ａに対して自己整合的にｎ型エクステンション領域１３ａを形成し、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐにおける半導体基板１０の表面には、第２のゲート部Ｂに対して自己整合的にｐ型エクステンション領域１３ｂを形成する。その後、第１のゲート部Ａ及び第２のゲート部Ｂの各側面上に、シリコン窒化膜からなる第１の側壁絶縁膜１４ａ、１４ｂを形成する。その後、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおける半導体基板１０の表面には、第１の側壁絶縁膜１４ａに対して自己整合的にｎ型ソース・ドレイン領域１５ａを形成し、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐにおける半導体基板１０の表面には、第２の側壁絶縁膜１４ｂに対して自己整合的にｐ型ソース・ドレイン領域１５ｂを形成する。
【００９１】
次に、図６（ａ）に示すように、ｎ型ソース・ドレイン領域１５ａ及びｐ型ソース・ドレイン領域１５ｂの上に、サリサイド技術を用いて例えばＮｉシリサイドからなるシリサイド膜１６ａ、１６ｂを形成する。その後、第１のゲート部Ａ、第２のゲート部Ｂ以外の半導体基板１０上に、平坦化されたＣＶＤ−酸化膜からなる絶縁膜２２を形成する。平坦化は、例えば、絶縁膜２２を半導体基板１０の全面に堆積した後、ＣＭＰ（化学機械的研磨）法を用いて保護膜２１ａ、２１ｂの上面が露出するまで研磨することにより行うことができる。
【００９２】
次に、図６（ｂ）に示すように、第１のゲート部Ａ、第２のゲート部Ｂのうち保護膜２１ａ、２１ｂを選択的に除去して、第１の側壁絶縁膜１４ａ、１４ｂに囲まれる凹部３０ａ、３０ｂの底面に、シリコン膜１２ａ、１２ｂを露出させる。保護膜２１ａ、２１ｂの選択的な除去は、例えば、絶縁膜２２、第１の側壁絶縁膜１４ａ、１４ｂ、及びシリコン膜１２ａ、１２ｂに対して、選択比の大きなエッチャントを用いたエッチングにより行うことができる。
【００９３】
その後、半導体基板１０上の全面に、厚さ９０ｎｍの金属膜３５を形成した後、絶縁膜２２上の金属膜３５（図中の点線の領域）をＣＭＰ法により研磨除去することにより、凹部３０ａ、３０ｂ内にのみ埋設する金属膜３５ａ、３５ｂを形成する。このとき、絶縁膜２２上の金属膜３５は、必ずしも除去する必要はなく、図中の点線で示すように、残存させてもよい。この場合、金属膜３５の上面は平坦化されていることが好ましい。
【００９４】
次に、図６（ｃ）に示すように、半導体基板１０を熱処理することにより、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎには、シリコン膜１２ａと金属膜３５ａとを反応させてシリサイド化することによりゲート絶縁膜１１ａ上に第１の金属シリサイド膜３６を形成し、同時にＰ型ＭＩＳトランジスタ形成領域Ｒｐには、シリコン膜１２ｂと金属膜３５ｂとを反応させてシリサイド化することによりゲート絶縁膜１１ｂ上に第２の金属シリサイド膜３７を形成する。
【００９５】
その後、ＣＭＰ法を用いて表面研磨することにより、第１の金属シリサイド膜３６及び第２の金属シリサイド膜３７の上面を絶縁膜２２の上面の高さで平坦化することが望ましい。これにより、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎには、ゲート絶縁膜１１ａと第１の金属シリサイド膜３６とからなるゲート部を有するＮ型ＭＩＳトランジスタが形成され、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐには、ゲート絶縁膜１１ｂと第２の金属シリサイド膜３７とからなるゲート部を有するＰ型ＭＩＳトランジスタが形成される。
【００９６】
ここで、第１の金属シリサイド膜３６は、Ｎ型ＭＩＳトランジスタのゲート電極を構成し、第２の金属シリサイド膜３７は、Ｐ型ＭＩＳトランジスタのゲート電極を構成する。これにより、Ｎ型及びＰ型ＭＩＳトランジスタのゲート電極を、異なる金属シリサイド材料で構成することによって、相補型ＭＩＳトランジスタの閾値電圧を適正な値に制御することができる。
【００９７】
上記方法において、シリコン膜１２ａ、１２ｂと金属膜３５ａ、３５ｂの膜厚比は、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタにおいて、所望の異なる組成比を有する金属シリサイド膜が得られるように、予め設定しておく。例えば、金属膜３５ａ、３５ｂをニッケル（Ｎｉ）材料にした場合、Ｎ型ＭＩＳトランジスタにおいて形成される第１の金属シリサイド膜３６は、ＮｉＳｉまたはＮｉ2Ｓｉの組成比に、Ｐ型ＭＩＳトランジスタにおいて形成される第２の金属シリサイド膜３７は、Ｎｉ3Ｓｉの組成比になるように、膜厚比をそれぞれ設定しておくことが好ましい。
【００９８】
本発明の方法によれば、図６（ｂ）に示すように、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおけるシリコン膜１２ａと金属膜３５ａとからなる積層膜とＰ型ＭＩＳトランジスタ形成領域Ｒｐにおけるシリコン膜１２ｂと金属膜３５ｂとからなる積層膜は、第１の側壁絶縁膜１４ａ、１４ｂで画された高さが同じであるので、シリサイド化して異なる組成比を有する第１及び第２の金属シリサイド膜３６、３７を形成しても、双方の金属シリサイド膜の段差を減少させることができる。
【００９９】
また、上述したように、ポリシリコン膜１２Ａ、１２Ｂの膜厚は正確に制御されて形成されるので、金属シリサイド膜の組成比を安定して形成することが可能となる。
【０１００】
なお、金属膜３５を第２の絶縁膜２２上にも形成した状態で熱処理した場合には、シリコン膜１２ａ、１２ｂを第１及び第２の金属シリサイド膜３６、３７に変換した後、第２の絶縁膜２２上に残存する金属膜３５をＣＭＰ法により研磨除去することにより、第１及び第２の金属シリサイド膜３６、３７の上面、絶縁膜２２の上面及び第１の側壁絶縁膜１４ａ、１４ｂの上端がほぼ同じ高さになるように平坦化することが望ましい。
【０１０１】
（第２の実施形態の変形例）
図７は、本発明の第２の実施形態における変形例を示す相補型ＭＩＳトランジスタの断面図である。
【０１０２】
図７に示す相補型ＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタの第２の金属シリサイド膜３７上に金属膜３５ｂが形成されている点が第２の実施形態と異なっており、その他の構成は同じである。
【０１０３】
すなわち、図７に示すように、Ｐ型ＭＩＳトランジスタにおけるゲート電極は、第２の金属シリサイド膜３７及び金属膜３５ｂで構成されている。そして、金属膜３５ｂの上面は、第１の金属シリサイド膜３６の上面、絶縁膜２２の上面及び第１の側壁絶縁膜１４ａ、１４ｂの上端とほぼ同じ高さで平坦化されている。
【０１０４】
この構成は、図６（ｃ）に示す工程で、熱処理によって形成される第２の金属シリサイド膜３７の上面の高さが絶縁膜２２の上面の高さよりも低くなるように、図６（ｂ）に示す工程後のシリコン膜１２ｂの膜厚及び凹部３０ｂの深さを設定することによって、図７に示すように、Ｐ型ＭＩＳトランジスタの第２の金属シリサイド膜３７上に金属膜３５ｂを残存することができる。これにより、Ｎ型ＭＩＳトランジスタ形成領域Ｒｎには、ゲート絶縁膜１１ａと第１の金属シリサイド膜３６とからなるゲート部を有するＮ型ＭＩＳトランジスタが形成され、Ｐ型ＭＩＳトランジスタ形成領域Ｒｐには、ゲート絶縁膜１１ｂと第２の金属シリサイド膜３７と金属膜３５ｂとからなるゲート部を有するＰ型ＭＩＳトランジスタが形成される。
【０１０５】
このようにすると、第２の金属シリサイド膜３７及び金属膜３５ｂの積層膜が、Ｐ型ＭＩＳトランジスタのゲート電極を構成することになるので、第２の金属シリサイド膜３７の抵抗が、第１の金属シリサイド膜３６に比べて大きい場合、金属膜３５ｂによってＰ型ＭＩＳトランジスタのゲート電極の抵抗の増大を防止することができる。
【０１０６】
第１の実施形態、第２の実施形態およびその変形例では、相補型ＭＩＳトランジスタを用いて説明したが、これに限定されるものではなく、同一導電型の閾値電圧の異なる２種類のＭＩＳトランジスタにおいても適用することができる。
【０１０７】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。
【産業上の利用可能性】
【０１０８】
本発明は、仕事関数の異なる金属シリサイド膜からなるゲート電極を有する２種類のＭＩＳトランジスタを備えた半導体装置を形成する際に有用である。
【図面の簡単な説明】
【０１０９】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る相補型ＭＩＳトランジスタの製造方法を模式的に示した工程断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る相補型ＭＩＳトランジスタの製造方法を模式的に示した工程断面図である。
【図３】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る相補型ＭＩＳトランジスタの製造方法を模式的に示した工程断面図である。
【図４】本発明の第１の実施形態の変形例に係る相補型ＭＩＳトランジスタを示す断面図である。
【図５】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る相補型ＭＩＳトランジスタの製造方法を模式的に示した工程断面図である。
【図６】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る相補型ＭＩＳトランジスタの製造方法を模式的に示した工程断面図である。
【図７】本発明の第２の実施形態の変形例に係る相補型ＭＩＳトランジスタを示す断面図である。
【図８】（ａ）、（ｂ）は、従来の相補型ＭＩＳトランジスタの製造方法を示した工程断面図である。
【図９】（ａ）〜（ｄ）は、従来の相補型ＭＩＳトランジスタの製造方法を示した工程断面図である。
【符号の説明】
【０１１０】
１０  半導体基板
１１、１１ａ、１１ｂ  ゲート絶縁膜
１２Ａ、１２Ｂ  ポリシリコン膜
１２ａ、１２ｂ  シリコン膜
１３ａ  ｎ型エクステンション領域
１３ｂ  ｐ型エクステンション領域
１４ａ、１４ｂ  側壁絶縁膜
１５ａ  ｎ型ソース・ドレイン領域
１５ｂ  ｐ型ソース・ドレイン領域
１６ａ、１６ｂ  シリサイド膜
２０  素子分離領域
２１、２１ａ、２１ｂ  保護膜
２２  絶縁膜
２３  絶縁膜
２３ａ  保護絶縁膜
２３ｂ  側壁絶縁膜
３０ａ、３０ｂ  凹部
３１  第１の金属膜
３２ａ、３２ｂ  第１の金属シリサイド膜
３３、３３ａ、３３ｂ  第２の金属膜
３４  第２の金属シリサイド膜
３５、３５ａ、３５ｂ  金属膜
３６  第１の金属シリサイド膜
３７  第２の金属シリサイド膜
４０  レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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