(57)【要約】  【課題】  ホストＣＰＵの負荷を軽減することができる画像圧縮回路等を提供する。  【解決手段】  このＬＣＤコントローラＬＳＩ１は、リサイズ処理回路２と、シャッター処理回路３と、ＪＰＥＧエンコードモジュール４と、ＦＩＦＯバッファ５と、ホストインタフェース６とを具備する。ＪＰＥＧエンコードモジュール４は、ＪＰＥＧエンコード処理回路７と、制御回路８とを具備する。制御回路８は、レジスタ群２１と、制御処理部２２とを具備する。制御回路８は、ホストＣＰＵ５１から動画像データの圧縮を開始する旨の指示を受けた場合に、ＣＣＤカメラ５４から供給される動画像データの取り込みを行うようにシャッター処理回路３を制御するとともに、シャッター処理回路３によって取り込まれた動画像データに画像圧縮処理を行うようにＪＰＥＧエンコード処理回路７を制御する。【選択図】  図１
2007019902.tif 000002
【特許請求の範囲】
【請求項１】
第１の外部回路から供給される動画像データを圧縮して第２の外部回路に出力するための画像圧縮回路であって、
前記第１の外部回路から供給される動画像データの取り込みを行うためのシャッター回路と、
前記第２の外部回路との間で信号又はデータの送受信を行うためのインタフェース回路と、
前記インタフェース回路を介して前記第２の外部回路に接続されたバッファメモリと、
前記シャッター回路によって取り込まれた動画像データに画像圧縮処理を行って前記バッファメモリに書き込むための画像圧縮処理回路と、
前記インタフェース回路を介して前記第２の外部回路に接続され、前記第２の外部回路から動画像データの圧縮を開始する旨の指示を受けた場合に、前記第１の外部回路から供給される動画像データの取り込みを行うように前記シャッター回路を制御するとともに、前記シャッター回路によって取り込まれた動画像データに画像圧縮処理を行うように前記画像圧縮処理回路を制御するための制御回路と、
を具備する画像圧縮回路。
【請求項２】
前記制御回路が、前記第１の外部回路から供給される動画像データを構成する複数のフレームデータを順次取り込むように前記シャッター回路を制御するとともに、前記シャッター回路によって順次取り込まれた複数のフレームデータに画像圧縮処理を順次行うように前記画像圧縮処理回路を制御する、請求項１記載の画像圧縮回路。
【請求項３】
前記制御回路が、前記第２の外部回路からの指示又はデータを受け取るための少なくとも１つのレジスタを具備する、請求項１又は２記載の画像圧縮回路。
【請求項４】
前記制御回路が、所定のエラーが発生したこと又は所定量のデータが前記バッファメモリ内に蓄積されたことを通知するための割込み信号を前記第２の外部回路に供給する、請求項１〜３のいずれか１項に記載の画像圧縮回路。
【請求項５】
前記バッファメモリが、前記画像圧縮処理回路によって圧縮されたフレームデータ１つ分以上の記憶容量を有する、請求項１〜４のいずれか１項に記載の画像圧縮回路。
【請求項６】
前記制御回路が、圧縮されたデータのサイズ及び前記バッファメモリに蓄積されている有効なデータサイズの管理を行う、請求項１〜５のいずれか１項に記載の画像圧縮回路。
【請求項７】
前記第２の外部回路に出力する動画像データがモーションＪＰＥＧデータである、請求項１〜６のいずれか１項に記載の画像圧縮回路。
【請求項８】
請求項１〜７のいずれか１項に記載の画像圧縮回路を具備する半導体集積回路。
【請求項９】
第１の外部回路から供給される動画像データの取り込みを行うためのシャッター回路と、第２の外部回路との間で信号又はデータの送受信を行うためのインタフェース回路と、前記インタフェース回路を介して前記第２の外部回路に接続されたバッファメモリと、前記シャッター回路によって取り込まれた動画像データに画像圧縮処理を行って前記バッファメモリに書き込むための画像圧縮処理回路と、前記インタフェース回路を介して前記第２の外部回路に接続され、前記シャッター回路及び前記画像圧縮処理回路を制御するための制御回路と、を具備する画像圧縮回路において画像圧縮を行うための方法であって、
動画像データの圧縮を開始する旨の指示を前記第２の外部回路から受けた場合に、前記第１の外部回路から供給される動画像データの取り込みを行うように前記シャッター回路を制御するとともに、前記シャッター回路によって取り込まれた動画像データに画像圧縮処理を行うように前記画像圧縮処理回路を制御する、画像圧縮方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像データを圧縮するための画像圧縮回路、半導体集積回路、及び、画像圧縮方法に関する。
【背景技術】
【０００２】
現在、種々の装置において、ＪＰＥＧ（Joint Photographic Expert Group）と呼ばれる静止画像圧縮規格が用いられている。なお、この静止画像圧縮規格は、ＩＳＯ／ＩＥＣ  １０９１８−１：１９９４、ＩＴＵ−ＴＳ  Ｔ．８１、ＪＩＳ  Ｘ  ４３０１等において定められている。
【０００３】
ＪＰＥＧに関する従来の技術として、例えば、下記特許文献１が知られている。
【０００４】
【特許文献１】特開平６−２８９１５６号公報（第１頁、図１）
【０００５】
また、動画像圧縮技術として、モーションＪＰＥＧ（Motion JPEG）が用いられている。なお、モーションＪＰＥＧは、規格として規定はされていないが、一般に、複数のＪＰＥＧ静止画像データを束ねることによって動画像データを構成する技術とされている。
【０００６】
図３は、モーションＪＰＥＧを用いた従来の携帯電話装置を示すブロック図である。図３において、この携帯電話装置３０は、通信機能部４０と付加機能部５０とに大別される。通信機能部４０は、アンテナ４１にて送受信される信号（圧縮動画像等を含む）を処理する公知の各種ブロックを有する。通信機能部４０の全ブロックについて説明を省略するが、ベースバンドＬＳＩ４２は、主として音声などを処理するプロセッサであり、携帯電話装置３０には必ず搭載されている。このベースバンドＬＳＩ４２には、ベースバンドエンジン（ＢＢＥ）やアプリーションプロセッサ等が搭載されている。付加機能部５０は、通信機能部４０のベースバンドＬＳＩ４２に接続されたホストＣＰＵ（中央演算ユニット）５１を有する。このホストＣＰＵ５１には、ＬＣＤコントローラＬＳＩ５２が接続されている。このＬＣＤコントローラＬＳＩ５２は、液晶表示装置（ＬＣＤ）５３と、ＣＣＤカメラ５４とに接続されており、ＣＣＤカメラ５４から供給される静止画像データをＪＰＥＧデータに圧縮し又はＣＣＤカメラ５４から供給される動画像データをモーションＪＰＥＧデータに圧縮する機能を有する。
【０００７】
図４は、ＬＣＤコントローラＬＳＩ５２の内部構成を示す図である。図４に示すように、ＬＣＤコントローラＬＳＩ５２は、リサイズ処理回路６２と、シャッター処理回路６３と、ＪＰＥＧエンコードモジュール６４と、フレームメモリ６５と、ホストインタフェース６６とを具備する。ＪＰＥＧエンコードモジュール６４は、ＪＰＥＧエンコード処理回路６７と、制御回路６８とを具備する。ＪＰＥＧエンコード処理回路６７は、離散コサイン変換（ＤＣＴ）処理部７１と、量子化処理部７２と、ハフマン符号化処理部７３とを具備する。制御回路６８は、レジスタ群８１と、制御処理部８２とを具備する。
【０００８】
リサイズ処理回路６２は、ＣＣＤカメラ５４から供給されるフレームデータにリサイズ処理を施すための回路である。
シャッター処理回路６３は、制御処理部８２から供給されるシャッター制御信号に従って、リサイズ処理回路６２から出力されるフレームデータの取り込みを行うための回路である。
【０００９】
離散コサイン変換処理部７１は、シャッター処理回路６３によって取り込まれたフレームデータに離散コサイン変換（ＤＣＴ）処理を施し、量子化処理部７２は、離散コサイン変換処理部７１によって離散コサイン変換が施されたデータに量子化処理を施す。ハフマン符号化処理部７３は、量子化処理部７２によって量子化処理が施されたデータにハフマン符号化処理を施し、得られたＪＰＥＧデータをフレームメモリ６５に書き込む。フレームメモリ６５は、１フレーム分のＪＰＥＧデータを記憶可能な記憶容量を有しており、ホストインタフェース６６を介してホストＣＰＵ５１からリードアクセス可能となっている。
【００１０】
レジスタ群８１は、ホストＣＰＵ５１から指示若しくはデータを受け又はＪＰＥＧエンコードモジュール６４の各種ステータスをホストＣＰＵ５１に通知するための複数のレジスタを含んでいる。
制御処理部８２は、ホストＣＰＵ５１によってレジスタに書き込まれた指示又はデータに従って、シャッター処理回路６３及びＪＰＥＧエンコード処理回路６７を制御する。また、制御処理部８２は、所定量（例えば、１フレームの２分の１等であり、レジスタにより設定可能）のデータのエンコードが終了した場合、１フレーム分のエンコードが完了した場合、ＪＰＥＧエンコードモジュール６４内において各種エラーが発生した場合等に、ＪＰＥＧエンコードモジュール６４のステータスを表すデータをレジスタ群８１内のステータスレジスタに書き込むとともに、割込み信号をホストＣＰＵ５１に出力する。ホストＣＰＵ５１は、割込み信号を受信した場合に、ステータスレジスタを参照することにより、割込みの原因を特定することができる。
【００１１】
図５は、動画像（モーションＪＰＥＧ）圧縮時におけるホストＣＰＵ５１及びＬＣＤコントローラＬＳＩ５２の処理を示すフローチャートである。
動画像圧縮を行う場合、まず、ホストＣＰＵ５１が、初期化指示を制御回路６８に行う（ステップＳ３１）。具体的には、ホストＣＰＵ５１は、レジスタ群８１の内の所定のレジスタ内のビットであってＪＰＥＧエンコード処理回路６７のリセットを指示するためのビット（ＪＰＥＧエンコード処理回路リセットビット）をセットする。また、ホストＣＰＵ５１は、量子化処理部７２が量子化処理に用いるための量子化テーブル及びハフマン符号化処理部７３がハフマン符号化処理に用いるためのハフマン符号化テーブルをレジスタ群８１の内の所定のレジスタに書き込む。さらに、ホストＣＰＵ５１は、リサイズ処理回路６２のコンフィギュレーションデータをレジスタ群８１の内の所定のレジスタに書き込む。
【００１２】
制御回路６８内の制御処理部８２は、初期化指示をホストＣＰＵ５１から受けると、初期化処理を行う（ステップＳ４１）。具体的には、制御処理部８２は、ＪＰＥＧエンコード処理回路リセットビットがホストＣＰＵ５１によってセットされると、ＪＰＥＧエンコード処理回路６７のリセットを行う。また、制御処理部８２は、量子化テーブル及びハフマン符号化テーブルがホストＣＰＵ５１によってレジスタ群８１の内の所定のレジスタに書き込まれると、量子化テーブルを量子化処理部７２に、ハフマン符号化テーブルをハフマン符号化処理部７３に、転送する。さらに、制御処理部８２は、リサイズ処理回路６２のコンフィギュレーションデータがホストＣＰＵ５１によってレジスタ群８１の内の所定のレジスタに書き込まれると、リサイズ処理回路６２のコンフィギュレーションを行う。
【００１３】
次に、ホストＣＰＵ５１は、動画像の１フレーム分のフレームデータのエンコードの開始を制御回路６８に指示する（ステップＳ３２）。具体的には、ホストＣＰＵ５１は、レジスタ群８１内のステータスレジスタをクリアする。また、ホストＣＰＵ５１は、レジスタ群８１の内の所定のレジスタ内のビットであって制御回路６８からの割込み信号の発生を許可するためのビット（割込みイネーブルビット）をセットする。また、ホストＣＰＵ５１は、レジスタ群８１の内の所定のレジスタ内のビットであってＪＰＥＧエンコード処理回路６７のＪＰＥＧエンコード動作開始を指示するためのビット（ＪＰＥＧエンコード動作開始指示ビット）をセットする。さらに、ホストＣＰＵ５１は、レジスタ群８１の内の所定のレジスタ内のビットであってシャッター処理回路６３にフレームデータの取り込みを行わせることを指示するためのビット（シャッター制御ビット）をセットする。
【００１４】
制御回路６８内の制御処理部８２は、動画像の１フレーム分のフレームデータのエンコードの開始指示をホストＣＰＵ５１から受けると、フレームエンコード制御処理を行う（ステップＳ４２）。具体的には、制御処理部８２は、ＪＰＥＧエンコード処理回路６７にＪＰＥＧエンコード動作を開始させる。さらに、制御処理部８２は、フレームデータの取り込みをシャッター処理回路６３行わせるためのシャッター制御信号を活性化する。これにより、シャッター処理回路６３が、ＣＣＤカメラ５４から供給される１フレーム分のフレームデータの取り込みを行う。シャッター処理回路６３によって取り込まれたフレームデータは、ＪＰＥＧエンコード処理回路６７によってエンコードされる。なお、シャッター制御信号が活性化されシャッター処理回路６３がフレームデータの取り込みを開始すると、レジスタ群８１の内のレジスタであってフレームメモリ６５内の有効データ数を表すためのレジスタ（ＪＰＥＧ有効データサイズレジスタ）の値が制御処理部８２によって適宜更新されるようになり、また、ＪＰＥＧ有効データサイズレジスタは、ホストＣＰＵ５１からリードアクセス可能となる。
【００１５】
なお、先に説明したように、ＬＣＤコントローラＬＳＩ５２においては、所定量のデータのエンコードが終了した場合、１フレーム分のエンコードが完了した場合、ＪＰＥＧエンコードモジュール６４内において各種エラーが発生した場合等に、割込み信号がホストＣＰＵ５１に送信される。すなわち、最も遅い場合であっても、１フレーム分のフレームデータのＪＰＥＧエンコード完了時までには、割込み信号がホストＣＰＵ５１に送信される。また、１フレーム分のフレームデータのＪＰＥＧエンコード完了前であっても、所定量のデータのエンコードが終了した場合、何らかのエラーが発生した場合等には、割込み信号がホストＣＰＵ５１に送信される。なお、所定量のデータのエンコードが終了した場合に割込みが発生するようにレジスタが設定されている場合、１フレーム分のフレームデータのＪＰＥＧエンコード完了時までに複数回の割込みが発生し、ホストＣＰＵ５１は、割込み処理を複数回実行することとなる。また、１フレーム分のフレームデータのＪＰＥＧエンコード完了時には、レジスタ群８１の内のレジスタであって１フレーム分のＪＰＥＧデータのサイズを表すためのレジスタ（エンコードサイズ結果レジスタ）にエンコードが完了したＪＰＥＧデータのサイズが制御処理部８２によって書き込まれ、また、エンコードサイズ結果レジスタは、ホストＣＰＵ５１からリードアクセス可能となる。
【００１６】
ホストＣＰＵ５１は、制御処理部８２から割込み信号を受け取ると、割込み処理を行う（ステップＳ３３）。具体的には、ホストＣＰＵ５１は、割込みイネーブルビットをクリアし、ＪＰＥＧエンコード処理回路リセットビットをセットする。なお、ＪＰＥＧエンコード処理回路リセットビットがセットされると、ＪＰＥＧ有効データサイズレジスタは、ホストＣＰＵ５１からリードアクセス不可となる。次に、ホストＣＰＵ５１は、ステータスレジスタを参照し、割込みの原因を特定する。そして、ホストＣＰＵ５１は、割込みの原因がエラーの発生である場合には、所定のエラー処理を行い、割込みの原因が所定量のデータのエンコードの終了又は１フレーム分のデータのエンコードの完了である場合には、フレームメモリ６５からデータの読み出しを行う。
【００１７】
上記したフレームエンコード開始指示（ステップＳ３２）、フレームエンコード制御処理（ステップＳ４２）、及び、割込み処理（ステップＳ３３）により、１フレーム分のフレームデータのＪＰＥＧエンコードが完了するが、次フレームのフレームデータのＪＰＥＧエンコードを行うために、ホストＣＰＵ５１は、フレームエンコード開始指示を再度行う（ステップＳ３４）。なお、このステップＳ３４の処理内容は、ステップＳ３２の処理内容と同じである。
制御回路６８は、フレームエンコード開始指示をホストＣＰＵ５１から受けると、フレームエンコード制御処理を行う（ステップＳ４３）。なお、このステップＳ４３の処理内容は、ステップＳ４２の処理内容と同じである。
【００１８】
このように、ホストＣＰＵ５１が、フレームエンコード開始指示及び割込み処理を繰り返すことにより、制御回路６８が、フレームエンコード制御処理を繰り返すことができる。これにより、複数のフレームデータのＪＰＥＧエンコード処理、すなわち、モーションＪＰＥＧエンコード処理が実現される。
【００１９】
このような従来のＬＣＤコントローラＬＳＩ５２においては、ホストＣＰＵ５１が、フレームエンコード開始指示を各フレームのエンコードの開始時に行う必要があった。そのため、ホストＣＰＵ５１の負荷が重くなってしまうという問題があった。また、少なくとも１フレーム分のフレームデータのＪＰＥＧエンコード完了時には、割込み信号がホストＣＰＵ５１に送信されるため、ホストＣＰＵ５１の負荷が重くなってしまうという問題があった。また、エンコードされたデータのサイズ及びフレームメモリ６５からリードした有効なデータサイズの管理をホストＣＰＵ５１が行わなければならないため、ホストＣＰＵ５１の負荷が重くなってしまうという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
そこで、上記の点に鑑み、本発明は、ホストＣＰＵの負荷を軽減することが可能な画像圧縮回路を提供することを第１の目的とする。また、本発明は、そのような画像圧縮回路を具備する半導体集積回路を提供することを第２の目的とする。さらに、本発明は、そのような画像圧縮方法を提供することを第３の目的とする。
【課題を解決するための手段】
【００２１】
以上の課題を解決するため、本発明に係る画像圧縮回路は、第１の外部回路から供給される動画像データを圧縮して第２の外部回路に出力するための画像圧縮回路であって、第１の外部回路から供給される動画像データの取り込みを行うためのシャッター回路と、第２の外部回路との間で信号又はデータの送受信を行うためのインタフェース回路と、インタフェース回路を介して第２の外部回路に接続されたバッファメモリと、シャッター回路によって取り込まれた動画像データに画像圧縮処理を行ってバッファメモリに書き込むための画像圧縮処理回路と、インタフェース回路を介して第２の外部回路に接続され、第２の外部回路から動画像データの圧縮を開始する旨の指示を受けた場合に、第１の外部回路から供給される動画像データの取り込みを行うようにシャッター回路を制御するとともに、シャッター回路によって取り込まれた動画像データに画像圧縮処理を行うように画像圧縮処理回路を制御するための制御回路とを具備する。
【００２２】
この画像圧縮回路において、制御回路が、第１の外部回路から供給される動画像データを構成する複数のフレームデータを順次取り込むようにシャッター回路を制御するとともに、シャッター回路によって順次取り込まれた複数のフレームデータに画像圧縮処理を順次行うように画像圧縮処理回路を制御するようにしても良い。
【００２３】
また、制御回路が、第２の外部回路からの指示又はデータを受け取るための少なくとも１つのレジスタを具備するようにしても良い。
【００２４】
また、制御回路が、所定のエラーが発生したこと又は所定量のデータがバッファメモリ内に蓄積されたことを通知するための割込み信号を第２の外部回路に供給するようにしても良い。
【００２５】
また、バッファメモリが、画像圧縮処理回路によって圧縮されたフレームデータ１つ分以上の記憶容量を有するようにしても良い。
【００２６】
また、制御回路が、圧縮されたデータのサイズ及びバッファメモリに蓄積されている有効なデータサイズの管理を行うようにしても良い。
【００２７】
また、第２の外部回路に出力する動画像データがモーションＪＰＥＧデータであるようにしても良い。
【００２８】
また、本発明に係る半導体集積回路は、本発明に係る画像圧縮回路を具備する。
【００２９】
また、本発明に係る画像圧縮方法は、第１の外部回路から供給される動画像データの取り込みを行うためのシャッター回路と、第２の外部回路との間で信号又はデータの送受信を行うためのインタフェース回路と、インタフェース回路を介して第２の外部回路に接続されたバッファメモリと、シャッター回路によって取り込まれた動画像データに画像圧縮処理を行ってバッファメモリに書き込むための画像圧縮処理回路と、インタフェース回路を介して第２の外部回路に接続され、シャッター回路及び画像圧縮処理回路を制御するための制御回路と、を具備する画像圧縮回路において画像圧縮を行うための方法であって、動画像データの圧縮を開始する旨の指示を第２の外部回路から受けた場合に、第１の外部回路から供給される動画像データの取り込みを行うようにシャッター回路を制御するとともに、シャッター回路によって取り込まれた動画像データに画像圧縮処理を行うように画像圧縮処理回路を制御する。
【発明を実施するための最良の形態】
【００３０】
以下、図面を参照しながら、本発明を実施するための最良の形態について説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図１は、本発明の一実施形態としてのＬＣＤコントローラＬＳＩの概要を示す図である。本実施形態は、本発明をＬＣＤコントローラＬＳＩに適用したものである。このＬＣＤコントローラＬＳＩは、種々の装置に利用可能であるが、ここでは、先に説明した携帯電話装置３０（図３参照）において、従来のＬＣＤコントローラＬＳＩ５２の代替として利用した場合について説明する。
【００３１】
図１に示すように、このＬＣＤコントローラＬＳＩ１は、リサイズ処理回路２と、シャッター処理回路３と、ＪＰＥＧエンコードモジュール４と、ＦＩＦＯバッファ５と、ホストインタフェース６とを具備する。ＪＰＥＧエンコードモジュール４は、ＪＰＥＧエンコード処理回路７と、制御回路８とを具備する。ＪＰＥＧエンコード処理回路７は、離散コサイン変換（ＤＣＴ）処理部１１と、量子化処理部１２と、ハフマン符号化処理部１３とを具備する。制御回路８は、レジスタ群２１と、制御処理部２２とを具備する。
【００３２】
リサイズ処理回路２は、ＣＣＤカメラ５４から供給されるフレームデータにリサイズ処理を施すための回路である。
シャッター処理回路３は、制御処理部２２から供給されるシャッター制御信号に従って、リサイズ処理回路２から出力されるフレームデータの取り込みを行うための回路である。
【００３３】
離散コサイン変換処理部１１は、シャッター処理回路３によって取り込まれたフレームデータに離散コサイン変換（ＤＣＴ）処理を施し、量子化処理部１２は、離散コサイン変換処理部１１によって離散コサイン変換が施されたデータに量子化処理を施す。ハフマン符号化処理部１３は、量子化処理部１２によって量子化処理が施されたデータにハフマン符号化処理を施し、得られたＪＰＥＧデータをＦＩＦＯバッファメモリ５に書き込む。ＦＩＦＯバッファ５は、１フレーム分又はそれ以上（例えば、２フレーム分以上）のＪＰＥＧデータを記憶可能な記憶容量を有し、ホストインタフェース６を介してホストＣＰＵ５１からリードアクセス可能となっている。
【００３４】
レジスタ群２１は、ホストＣＰＵ５１から指示若しくはデータを受け又はＪＰＥＧエンコードモジュール４の各種ステータスをホストＣＰＵ５１に通知するための複数のレジスタを含んでいる。
【００３５】
制御処理部２２は、ホストＣＰＵ５１によってレジスタに書き込まれた指示又はデータに従って、シャッター処理回路３及びＪＰＥＧエンコード処理回路７を制御する。また、制御処理部２２は、所定量（例えば、１フレームの２分の１等であり、レジスタにより設定可能）のデータのエンコードが終了した場合、ＪＰＥＧエンコードモジュール４内において各種エラーが発生した場合等に、ＪＰＥＧエンコードモジュール４のステータスを表すデータをレジスタ群２１内のステータスレジスタに書き込むとともに、割込み信号をホストＣＰＵ５１に出力する。ホストＣＰＵ５１は、割込み信号を受信した場合に、ステータスレジスタを参照することにより、割込みの原因を特定することができる。
【００３６】
次に、ＬＣＤコントローラＬＳＩ１の動作について説明する。図２は、動画像（モーションＪＰＥＧ）圧縮時におけるホストＣＰＵ５１及びＬＣＤコントローラＬＳＩ１の処理を示すフローチャートである。なお、レジスタ群２１の内の所定のレジスタが、静止画像のエンコードを行うか又は動画像のエンコードを行うかの指示をホストＣＰＵ５１から受けるためのビット（モーションＪＰＥＧイネーブルビット）を有することとし、ＬＣＤコントローラＬＳＩ１が、このモーションＪＰＥＧビットがホストＣＰＵ５１によってセットされている場合に動画像のエンコードを行い、モーションＪＰＥＧビットがセットされていない場合に静止画像のエンコードを行うようにしても良い。
【００３７】
動画像圧縮を行う場合、まず、ホストＣＰＵ５１が、初期化指示を制御回路８に行う（ステップＳ１１）。具体的には、ホストＣＰＵ５１は、レジスタ群２１の内の所定のレジスタ内のビットであってＪＰＥＧエンコード処理回路７のリセットを指示するためのビット（ＪＰＥＧエンコード処理回路リセットビット）をセットする。また、ホストＣＰＵ５１は、量子化処理部１２が量子化処理に用いるための量子化テーブル及びハフマン符号化処理部１３がハフマン符号化処理に用いるためのハフマン符号化テーブルをレジスタ群２１の内の所定のレジスタに書き込む。さらに、ホストＣＰＵ５１は、リサイズ処理回路２のコンフィギュレーションデータをレジスタ群２１の内の所定のレジスタに書き込む。
【００３８】
制御回路８内の制御処理部２２は、初期化指示をホストＣＰＵ５１から受けると、初期化処理を行う（ステップＳ２１）。具体的には、制御処理部２２は、ＪＰＥＧエンコード処理回路リセットビットがホストＣＰＵ５１によってセットされると、ＪＰＥＧエンコード処理回路７のリセットを行う。また、制御処理部２２は、量子化テーブル及びハフマン符号化テーブルがホストＣＰＵ５１によってレジスタ群２１の内の所定のレジスタに書き込まれると、量子化テーブルを量子化処理部１２に、ハフマン符号化テーブルをハフマン符号化処理部１３に、転送する。さらに、制御処理部２２は、リサイズ処理回路２のコンフィギュレーションデータがホストＣＰＵ５１によってレジスタ群２１の内の所定のレジスタに書き込まれると、リサイズ処理回路２のコンフィギュレーションを行う。
【００３９】
次に、ホストＣＰＵ５１は、動画像のエンコードの開始を制御回路８に指示する（ステップＳ１２）。具体的には、ホストＣＰＵ５１は、レジスタ群２１内のステータスレジスタをクリアする。また、ホストＣＰＵ５１は、レジスタ群２１の内の所定のレジスタ内のビットであって制御回路８からの割込み信号の発生を許可するためのビット（割込みイネーブルビット）をセットする。また、ホストＣＰＵ５１は、レジスタ群２１の内の所定のレジスタ内のビットであってＪＰＥＧエンコード処理回路７のＪＰＥＧエンコード動作開始を指示するためのビット（ＪＰＥＧエンコード動作開始指示ビット）をセットする。
【００４０】
制御回路８内の制御処理部２２は、動画像のエンコードの開始指示をホストＣＰＵ５１から受けると、エンコード制御処理を行う（ステップＳ２２）。具体的には、制御処理部２２は、ＪＰＥＧエンコード処理回路７にＪＰＥＧエンコード動作を開始させる。さらに、制御処理部２は、フレームデータの取り込みをシャッター処理回路３に行わせるためのシャッター制御信号を活性化する。これにより、シャッター処理回路３が、ＣＣＤカメラ５４から供給されるフレームデータの取り込みを行う。シャッター処理回路３によって取り込まれたフレームデータは、ＪＰＥＧエンコード処理回路７によってＪＰＥＧデータにエンコードされる。なお、シャッター制御信号が活性化されシャッター処理回路３がフレームデータの取り込みを開始すると、レジスタ群２１の内のレジスタであってＦＩＦＯバッファ５内の有効データ数を表すためのレジスタ（ＪＰＥＧ有効データサイズレジスタ）の値が制御処理部２２によって適宜更新されるようになり、また、ＪＰＥＧ有効データサイズレジスタは、ホストＣＰＵ５１からリードアクセス可能となる。１フレーム分のフレームデータのＪＰＥＧエンコード完了時には、レジスタ群８１の内のレジスタであって１フレーム分のＪＰＥＧデータのサイズを表すためのレジスタ（エンコードサイズ結果レジスタ）にエンコードが完了しＦＩＦＯバッファ５に蓄積されているＪＰＥＧデータのサイズが制御処理部２２によって書き込まれ、また、エンコードサイズ結果レジスタは、ホストＣＰＵ５１からリードアクセス可能となる。さらに、制御処理部２２は、エンコードされたデータのサイズ及びＦＩＦＯバッファ５に蓄積されている有効なデータサイズの管理を行う。
【００４１】
なお、ステップＳ２２において、制御処理部２２は、１フレーム分のエンコードが完了する毎に、ホストＣＰＵ５１からの指示を受けることなく、シャッター制御信号を活性化してフレームデータの取り込みをシャッター処理回路３に順次行わせるとともに、シャッター処理回路３によって順次取り込まれたフレームデータのエンコードをＪＰＥＧエンコード処理回路７に順次行わせる。
【００４２】
先に説明したように、ＬＣＤコントローラＬＳＩ１においては、所定量のデータのエンコードが終了した場合、ＪＰＥＧエンコードモジュール４内において各種エラーが発生した場合等に、割込み信号がホストＣＰＵ５１に送信される。ホストＣＰＵ５１は、制御処理部２２から割込み信号を受け取ると、割込み処理を行う（ステップＳ１３）。具体的には、ホストＣＰＵ５１は、割込みイネーブルビットをクリアする。次に、ホストＣＰＵ５１は、ステータスレジスタを参照し、割込みの原因を特定する。そして、ホストＣＰＵ５１は、割込みの原因がエラーの発生である場合には、所定のエラー処理を行い、割込みの原因が所定量のデータのエンコードの終了である場合には、ＦＩＦＯバッファ５からデータの読み出しを行う。その後、ホストＣＰＵ５１は、割込みイネーブルビットをセットする。
【００４３】
なお、レジスタ群２１が、エンコード可能な最大サイズの指示をホストＣＰＵ５１から受けるためのレジスタ（エンコードサイズリミットレジスタ）を有することとし、エンコードされたデータサイズがエンコードサイズリミットレジスタ内の値に達した場合に、割込み信号が発生するようにしても良い。
【００４４】
このように、ＬＣＤコントローラＬＳＩ１によれば、ホストＣＰＵ５１がエンコード開始指示（図２のステップＳ１２参照）を行うと、制御処理部２２が、動画像のエンコード制御処理（複数のフレームのエンコード処理）を行う（図２のステップＳ２２参照）。そのため、従来のＬＣＤコントローラＬＳＩ５２のように、ホストＣＰＵ５１がフレームエンコード開始指示を各フレームのエンコードの開始時に行う必要がない。従って、ホストＣＰＵ５１の負荷を軽減することができる。特に、制御処理部２２が、ホストＣＰＵ５１からの指示を受けることなくシャッター制御信号の活性化を行うため、ホストＣＰＵ５１のシャッター制御の負荷を軽減することができる。
【００４５】
また、従来のＬＣＤコントローラＬＳＩ５２においては、少なくとも１フレーム分のエンコードが完了する毎に、ホストＣＰＵ５１が割込み処理（図５のステップＳ３４）を行うとともに、ＬＣＤコントローラＬＳＩ５２に次の指示を送る（図５のステップＳ３４参照）必要があった。一方、ＬＣＤコントローラＬＳＩ１においては、制御処理部２２がホストＣＰＵ５１からの指示を受けることなく複数のフレームのエンコード処理を行うので、ＦＩＦＯバッファ５の記憶容量を１フレーム分より多くしておくこととすれば、割込み信号の発生回数を低減し、割込み処理（図２のステップＳ１３、Ｓ１４参照）の回数を低減することができる。これにより、ホストＣＰＵ５１の割込み処理の負荷を軽減することができる。
【００４６】
また、制御処理部２２がエンコードされたデータのサイズ及びＦＩＦＯバッファ５に蓄積されている有効なデータサイズの管理を行うので、ホストＣＰＵ５１がこれらの管理を行う必要がなく、ホストＣＰＵ５１の負荷を軽減することができる。
【００４７】
また、ここでは、ＬＣＤコントローラＬＳＩ１が、モーションＪＰＥＧデータへのエンコードを行うこととしているが、モーションＪＰＥＧ２０００（ＩＳＯ／ＩＥＣ  １５４４４−３：２００２、ＪＩＳ  Ｘ  ４３５０−３：２００３等に規定）、その他の動画像データへのエンコードを行うようにしても良い。
【産業上の利用可能性】
【００４８】
本発明は、画像圧縮回路において利用可能である。この画像圧縮回路は、ＬＣＤコントローラ等において利用可能であり、さらに、携帯電話装置等に組み込み可能である。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施形態としてのＬＣＤコントローラＬＳＩを示すブロック図。
【図２】図１のＬＣＤコントローラＬＳＩ１の動作を示すフローチャート。
【図３】携帯電話装置の構成を示すブロック図。
【図４】図３のＬＣＤコントローラＬＳＩ５２の構成を示すブロック図。
【図５】図３のＬＣＤコントローラＬＳＩ５２の動作を示すフローチャート。
【符号の説明】
【００５０】
１、５２  ＬＣＤコントローラＬＳＩ、  ２、６２  リサイズ処理回路、  ３、６３  シャッター処理回路、  ４  ＪＰＥＧエンコードモジュール、  ５  ＦＩＦＯバッファ、  ６  ホストインタフェース、  ７  ＪＰＥＧエンコード処理回路、  ８  制御回路、  １１  離散コサイン変換処理部、  １２  量子化処理部、  １３  ハフマン符号化処理部、  ２１  レジスタ群、  ２２  制御処理部、  ３０  携帯電話装置、  ４０  通信機能部、  ４１  アンテナ、  ４２  ベースバンドＬＳＩ、  ５０  付加機能部、  ５１  ホストＣＰＵ、  ５３  ＬＣＤ、  ５４  ＣＣＤカメラ
【図１】
2007019902.tif 000003
【図２】
2007019902.tif 000004
【図３】
2007019902.tif 000005
【図４】
2007019902.tif 000006
【図５】
2007019902.tif 000007
【手続補正書】
【提出日】平成17年7月28日(2005.7.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
【特許文献１】特開２００４−３５６８５１号公報（第１頁、図１）