(57)【要約】【課題】  複数のチャージポンプを備える昇圧回路において、昇圧動作初期の電流効率を高め、より高速に所望の出力電圧を得ることができる昇圧回路を提供する。【解決手段】  少なくとも１つのチャージポンプを備えるユニット回路を複数備えてなるチャージポンプ回路１と、ユニット回路間に設けられ、ユニット回路を直列接続する接続段数を切り替え可能なスイッチ回路と、チャージポンプ回路１の目標昇圧電圧に対するチャージポンプ回路１の現在の出力電圧の到達度を示す昇圧度を判定する判定回路４と、判定回路４で判定した昇圧度に基づいて直列接続するユニット回路の接続段数を設定し、スイッチ回路を制御して設定した接続段数毎にユニット回路を直列接続し、直列接続したユニット回路群を夫々並列動作させる制御回路３とを備える。【選択図】        図１
2007336722.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのチャージポンプを備えるユニット回路を複数備えてなるチャージポンプ回路と、
前記ユニット回路間に設けられ、前記ユニット回路を直列接続する接続段数を切り替え可能なスイッチ回路と、
前記チャージポンプ回路の目標昇圧電圧に対する前記チャージポンプ回路の現在の出力電圧の到達度を示す昇圧度を判定する判定回路と、
前記判定回路で判定した前記昇圧度に基づいて直列接続する前記ユニット回路の接続段数を設定し、前記スイッチ回路を制御して設定した前記接続段数毎に前記ユニット回路を直列接続し、直列接続した前記ユニット回路群を夫々並列動作させる制御回路と、を備えることを特徴とする昇圧回路。
【請求項２】
前記判定回路は、前記ユニット回路の接続段数を切り替える電圧レベルであることを示す参照電圧を前記ユニット回路の接続段数別に生成し、
前記チャージポンプ回路の現在の出力電圧から出力電圧判定用信号を生成し、
前記参照電圧の夫々と前記出力電圧判定用信号の電圧レベルを比較して、前記昇圧度を判定することを特徴とする請求項１に記載の昇圧回路。
【請求項３】
前記判定回路は、前記チャージポンプ回路の現在の出力電圧から、前記出力電圧が前記ユニット回路の接続段数を切り替える電圧レベルに到達したか否かを判定するための出力電圧判定用信号を前記ユニット回路の接続段数別に生成し、
前記目標昇圧電圧に基づいて前記参照電圧を生成し、
前記出力電圧判定用信号の夫々の電圧レベルと前記参照電圧を比較して、前記昇圧度を判定することを特徴とする請求項１に記載の昇圧回路。
【請求項４】
請求項１〜３の何れか１項に記載の昇圧回路における昇圧方法であって、
前記ユニット回路を個別に並列に駆動する初期動作工程と、
前記チャージポンプ回路の前記目標昇圧電圧に対する前記チャージポンプ回路の現在の出力電圧の到達度を示す昇圧度を判定する判定工程と、
前記判定工程で判定された前記昇圧度に基づいて、前記接続段数を設定する接続構成設定工程と、
前記接続構成設定工程において設定された前記接続段数毎に前記ユニット回路を直列接続するように、前記ユニット回路の接続構成を切り替える接続構成切り替え工程と、を有し、
前記初期動作工程実行後、前記判定工程、前記接続構成設定工程及び前記接続構成切り替え工程を繰り返し実行し、
前記判定工程において、前記昇圧度が、前記チャージポンプ回路の現在の出力電圧が前記目標昇圧電圧の範囲内に到達したことを示す目標昇圧度を越えた場合に、前記チャージポンプを駆動する駆動回路を制御して、前記チャージポンプ回路の出力電圧を前記目標昇圧電圧の範囲内に維持する出力電圧調整工程を実行することを特徴とする昇圧回路の昇圧方法。
【請求項５】
請求項１〜３の何れか１項に記載の昇圧回路を備えてなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧回路、該昇圧回路の昇圧方法、特に、チャージポンプ型昇圧回路等の昇圧回路に関する。また、本発明は、該昇圧回路を用いた半導体装置に関する。
【背景技術】
【０００２】
フラッシュＥＥＲＰＯＭ等の不揮発性半導体記憶装置の多くは、データの書き込み・消去を実行する際に電源電圧より高い電圧を必要とする。高電圧を得る方法としては、例えば、電源電圧より高い昇圧電圧を発生させる昇圧回路を用い、チップ内部で昇圧電圧を発生させて高電圧を得る方法がある。昇圧回路としては、例えば、キャパシタを並列に接続して順次昇圧していくディクソンタイプのチャージポンプ回路が知られている。ところで、近年、不揮発性半導体メモリにおいて書き込み時間の短縮化が要求されている。しかしながら、従来のチャージポンプ回路は、昇圧動作開始時の電流効率が悪く、チャージポンプ回路の出力が所定の目標昇圧電圧に到達するのに時間がかかっていた。
【０００３】
ここで、図１３は、従来、一般的に用いられている昇圧回路の一例を示している。具体的には、この昇圧回路は、チャージポンプＣＰ２１〜ＣＰ２４で構成されるチャージポンプ回路、チャージポンプ回路の出力信号Ｓｏｕｔの電圧レベルが所望の目標昇圧電圧の範囲内であるか否かを判定するための判定用信号Ｓｄを生成する判定用信号生成回路６、判定用信号Ｓｄを用いてチャージポンプ回路の出力信号Ｓｏｕｔの電圧レベルが所望の目標昇圧電圧の範囲内であるか否かを判定する判定回路２４、及び、チャージポンプＣＰ２１〜ＣＰ２４を駆動するためのクロック信号Ｓｃｋを生成するクロック発生回路２を備えて構成されている。
【０００４】
チャージポンプ回路は、前段のチャージポンプで昇圧された電圧を次段のチャージポンプで更に昇圧するために、前段のチャージポンプの出力を後段のチャージポンプの入力で受ける直列接続で構成されている。より詳細には、図１３に示すように、チャージポンプＣＰ２１の入力端子に電源端子が接続され、チャージポンプＣＰ２１の出力端子とチャージポンプＣＰ２２の入力端子が、チャージポンプＣＰ２２の出力端子とチャージポンプＣＰ２３の入力端子が、チャージポンプＣＰ２３の出力端子とチャージポンプＣＰ２４の入力端子が夫々接続されている。
【０００５】
判定用信号生成回路６は、チャージポンプ回路の出力信号Ｓｏｕｔを抵抗分割して判定用信号Ｓｄを生成する。判定回路２４は、参照電圧Ｖｒｅｆと判定用信号Ｓｄを比較し、その結果を制御信号Ｓｃｏｎｔとしてクロック発生回路２に対して出力する。クロック発生回路２は、制御信号Ｓｃｏｎｔに基づいて、例えば、クロックの生成及び停止を制御する、若しくは、クロック周波数を制御する等することにより、チャージポンプ回路の昇圧動作を制御し、出力信号Ｓｏｕｔの電圧レベルを調整する。
【０００６】
【特許文献１】特開２００４−５７７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来技術に係る昇圧回路では、複数のチャージポンプを直列に接続し、チャージポンプを順次昇圧動作させることとなるため、出力信号Ｓｏｕｔの電圧レベルが所望の目標昇圧電圧となるまでに時間がかかるという問題があった。より詳細には、各チャージポンプは、昇圧動作の初期において、前段のチャージポンプが立ち上がるまでは後段のチャージポンプの入力電圧がグラウンドレベルに近い電圧レベルとなるため、前段のチャージポンプが立ち上がるまでの間は後段のチャージポンプは正規の昇圧動作が行なえない。従って、直列接続するチャージポンプの段数が多い程、所望の電圧レベルの出力電圧を得るまでに時間がかかることとなる。更に、従来技術に係る昇圧回路は、図１３に示すように、全てのチャージポンプを一律に駆動する構成であるため、所定のチャージポンプが立ち上がるまでの間、該立ち上げ中のチャージポンプより後段のチャージポンプについても駆動させることとなる。これら後段のチャージポンプは前段のチャージポンプが立ち上がるまでの間は駆動させる必要がないため、前段のチャージポンプが立ち上がるまでの間、後段のチャージポンプは無駄な動作を行うことになり、これらのチャージポンプの駆動のために不必要な電流を消費することとなる。
【０００８】
尚、昇圧回路の消費電流を低減させるための技術として、出力電圧が高いほど駆動するチャージポンプの数が多くなるように、チャージポンプ回路の出力電圧に応じてクロック信号の供給を制御し、駆動するチャージポンプの数を制御する昇圧回路がある（例えば、特許文献１参照）。しかし、該特許文献１に記載の昇圧回路は、消費電流の低減が目的であり、昇圧動作の高速化を十分に図ることはできなかった。
【０００９】
本発明は上記の問題に鑑みてなされたものであり、その目的は、複数のチャージポンプを備える昇圧回路において、昇圧動作初期の電流効率を高め、より高速に所望の出力電圧を得ることができる昇圧回路を提供する点にある。更に、昇圧動作初期の電流効率を高め、より高速に所望の出力電圧を得ることができる昇圧方法を提供する。また、該昇圧回路を搭載した半導体装置を提供する。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明に係る昇圧回路は、少なくとも１つのチャージポンプを備えるユニット回路を複数備えてなるチャージポンプ回路と、前記ユニット回路間に設けられ、前記ユニット回路を直列接続する接続段数を切り替え可能なスイッチ回路と、前記チャージポンプ回路の目標昇圧電圧に対する前記チャージポンプ回路の現在の出力電圧の到達度を示す昇圧度を判定する判定回路と、前記判定回路で判定した前記昇圧度に基づいて直列接続する前記ユニット回路の接続段数を設定し、前記スイッチ回路を制御して設定した前記接続段数毎に前記ユニット回路を直列接続し、直列接続した前記ユニット回路群を夫々並列動作させる制御回路と、を備えることを第１の特徴とする。
【００１１】
上記特徴の昇圧回路は、前記判定回路が、前記ユニット回路の接続段数を切り替える電圧レベルであることを示す参照電圧を前記ユニット回路の接続段数別に生成し、前記チャージポンプ回路の現在の出力電圧から出力電圧判定用信号を生成し、前記参照電圧の夫々と前記出力電圧判定用信号の電圧レベルを比較して、前記昇圧度を判定することを第２の特徴とする。
【００１２】
上記第１の特徴の昇圧回路は、前記判定回路が、前記チャージポンプ回路の現在の出力電圧から、前記出力電圧が前記ユニット回路の接続段数を切り替える電圧レベルに到達したか否かを判定するための出力電圧判定用信号を前記ユニット回路の接続段数別に生成し、前記目標昇圧電圧に基づいて前記参照電圧を生成し、前記出力電圧判定用信号の夫々の電圧レベルと前記参照電圧を比較して、前記昇圧度を判定することを第３の特徴とする。
【００１３】
上記目的を達成するための本発明に係る昇圧方法は、上記第１〜第３の特徴の昇圧回路における昇圧方法であって、前記ユニット回路を個別に並列に駆動する初期動作工程と、前記チャージポンプ回路の前記目標昇圧電圧に対する前記チャージポンプ回路の現在の出力電圧の到達度を示す昇圧度を判定する判定工程と、前記判定工程で判定された前記昇圧度に基づいて、前記接続段数を設定する接続構成設定工程と、前記接続構成設定工程において設定された前記接続段数毎に前記ユニット回路を直列接続するように、前記ユニット回路の接続構成を切り替える接続構成切り替え工程と、を有し、前記初期動作工程実行後、前記判定工程、前記接続構成設定工程及び前記接続構成切り替え工程を繰り返し実行し、前記判定工程において、前記昇圧度が、前記チャージポンプ回路の現在の出力電圧が前記目標昇圧電圧の範囲内に到達したことを示す目標昇圧度を越えた場合に、前記チャージポンプを駆動する駆動回路を制御して、前記チャージポンプ回路の出力電圧を前記目標昇圧電圧の範囲内に維持する出力電圧調整工程を実行することを特徴とする。
【００１４】
上記特徴の本発明に係る半導体装置は、上記第１〜第３の何れかの特徴の昇圧回路を備えてなることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、検出したチャージポンプ回路の出力電圧に基づいてユニット回路の接続段数を切り替え、設定された接続段数毎にユニット回路を直列接続し、直列接続されたユニット回路群を夫々並列動作させるので、昇圧動作初期の昇圧回路の電流効率を改善することができ、所望の昇圧電圧を短時間で得る事が可能となる。このため、昇圧動作時間の短縮を要する用途、例えば、フラッシュメモリの書き込み用の高電圧発生回路等に有用である。
【発明を実施するための最良の形態】
【００１６】
以下、本発明に係る昇圧回路（以下、適宜「本発明回路」と略称する）、本発明に係る昇圧方法（以下、適宜「本発明方法」と略称する）、及び、本発明に係る半導体装置の実施形態を図面に基づいて説明する。
【００１７】
〈第１実施形態〉
本発明回路及び本発明方法の第１実施形態について、図１〜図６を基に説明する。ここで、図１は、本発明回路の構成を示す概略ブロック図であり、図３〜図５は本発明方法の各工程における本発明回路の接続構成を示す概略ブロック図である。
【００１８】
先ず、本発明回路の構成について、図１を基に説明する。本発明回路は、図１に示すように、少なくとも１つのチャージポンプを備えるユニット回路を複数備えてなるチャージポンプ回路１と、ユニット回路間に設けられ、ユニット回路を直列接続する接続段数を切り替え可能なスイッチ回路と、チャージポンプ回路１の目標昇圧電圧に対するチャージポンプ回路１の現在の出力電圧の到達度を示す昇圧度を判定する判定回路４と、判定回路４で判定した昇圧度に基づいて直列接続するユニット回路の接続段数を設定し、スイッチ回路を制御して設定した接続段数毎にユニット回路を直列接続し、直列接続したユニット回路群を夫々並列動作させる制御回路３と、を備えて構成される。本実施形態では、更に、チャージポンプを駆動する駆動回路として、クロック信号Ｓｃｋを生成するクロック発生回路２を備えている。
【００１９】
チャージポンプ回路１は、本実施形態では４つのユニット回路ＣＰ１〜ＣＰ４で構成され、ユニット回路ＣＰ１〜ＣＰ４は夫々１つのチャージポンプを備えている。尚、本実施形態では、チャージポンプ回路１が４つのユニット回路で構成されていることから、直列接続するユニット回路の接続段数を、１段、２段、４段の順に切り替える場合を想定して説明する。
【００２０】
スイッチ回路１１〜１３は、図１に示すように、ユニット回路ＣＰ１〜ＣＰ４の間に夫々設けられ、後述する制御回路３からの出力に基づいて、前段のチャージポンプの出力端子、後段のチャージポンプの入力端子、電源端子、及び、チャージポンプ回路１の出力端子の接続構成を切り替えるように構成されている。
【００２１】
判定回路４は、ユニット回路の接続段数を切り替える電圧レベルであることを示す参照電圧Ｖｒ１、Ｖｒ２、Ｖｒ３をユニット回路の接続段数別に生成し、チャージポンプ回路１の現在の出力電圧から判定用信号Ｓｄ（出力電圧判定用信号）を生成し、参照電圧の夫々と判定用信号Ｓｄを比較して、昇圧度を判定する。本実施形態では、判定回路４は、チャージポンプ回路１の出力信号Ｓｏｕｔから判定用信号Ｓｄを生成するための判定用信号生成回路６、参照電圧Ｖｒ１〜Ｖｒ３を生成するための参照電圧生成回路５、及び、参照電圧Ｖｒ１〜Ｖｒ３の夫々と判定用信号Ｓｄを比較するためのコンパレータ４１〜４３で構成されている。本実施形態では、判定用信号Ｓｄと参照電圧Ｖｒ１〜Ｖｒ３を比較した結果を昇圧度として出力する。
【００２２】
判定用信号生成回路６は、２つの抵抗素子を備えて構成されており、所定の分圧比Ｒで出力信号Ｓｏｕｔを分圧して判定用信号Ｓｄを生成する。２つの抵抗素子の抵抗値は、目標昇圧電圧及び分圧比の設定に応じて適切に設定する。
【００２３】
参照電圧生成回路５は、接続段数の組み合わせに基づいて必要な数の参照電圧を生成する。本実施形態では、接続段数を１段、２段、４段の３つの組み合わせに切り替えるので、３つの参照電圧を生成する。より具体的には、参照電圧生成回路５は４つの抵抗素子及びＭＯＳＦＥＴで構成され、電源電圧を３つの異なる分圧比で分圧して、参照電圧Ｖｒ１〜Ｖｒ３を生成する。参照電圧Ｖｒ１〜Ｖｒ３は、図１に示すように、参照電圧Ｖｒ１＜参照電圧Ｖｒ２＜参照電圧Ｖｒ３となっている。より詳細には、参照電圧Ｖｒ１は、接続段数を１段から２段に切り替える際の出力信号Ｓｏｕｔの電圧レベルを所定の分圧比で分圧したものである。参照電圧Ｖｒ２は、接続段数を２段から４段に切り替える際の出力信号Ｓｏｕｔの電圧レベルを所定の分圧比で分圧したものである。参照電圧Ｖｒ３は、目標昇圧電圧を判定用信号生成回路６で設定されている所定の分圧比Ｒで分圧した電圧レベルとなるように設定されている。
【００２４】
コンパレータ４１は、マイナス端子に判定用信号生成回路６からの判定用信号Ｓｄが、プラス端子に参照電圧Ｖｒ１が入力されており、判定用信号Ｓｄの電圧レベルが参照電圧Ｖｒ１より高くなると出力電圧がＬレベルとなる。同様に、コンパレータ４２は、マイナス端子に判定用信号Ｓｄが、プラス端子に参照電圧Ｖｒ２が入力されており、判定用信号Ｓｄの電圧レベルが参照電圧Ｖｒ２より高くなると出力電圧がＬレベルとなる。コンパレータ４３は、マイナス端子に判定用信号Ｓｄが、プラス端子に参照電圧Ｖｒ３が入力されており、判定用信号Ｓｄの電圧レベルが参照電圧Ｖｒ３より高くなると出力電圧がＬレベルとなる。
【００２５】
制御回路３は、判定回路４のコンパレータ４１、４２からの出力に基づいて接続段数を設定し、接続段数毎にユニット回路を直列接続するようにスイッチ回路１１〜１３を制御する。本実施形態では、チャージポンプ回路１が４段のユニット回路を備えているので、接続段数を１段、２段、４段の何れかに設定する。
【００２６】
クロック発生回路２は、本実施形態では、本発明回路が起動されるとクロック信号Ｓｃｋを生成し、コンパレータ４３から出力される制御信号Ｓｃｏｎｔに基づいて、クロック信号Ｓｃｋの生成及び停止、若しくは、クロック周期の変更を行い、チャージポンプの動作を制御する。より具体的には、コンパレータ４３の出力電圧がＬレベルになると、チャージポンプ回路１の出力信号Ｓｏｕｔの電圧レベルが目標昇圧電圧の範囲内に到達したと判断し、クロックの停止若しくはクロック周期を低減してチャージポンプ回路１の出力電圧を目標昇圧電圧の範囲内に維持する。尚、図１〜図５では、簡単のため、クロック信号Ｓｃｋが全てのユニット回路に入力される図となっているが、これに限るものではない。ユニット回路の回路構成に応じて２相または４相の多相クロックを使用する。具体的には、例えば、偶数段のユニット回路に、奇数段のユニット回路へ入力するクロック信号Ｓｃｋの反転信号を入力する構成等にしても良い。
【００２７】
続いて、本実施形態における本発明方法について、図２〜図６を基に詳細に説明する。ここで、図２は、本発明方法の処理手順を示すフロー図であり、図３〜図５は各接続段数における本発明回路の接続構成を示すブロック図である。
【００２８】
先ず、本発明回路の起動直後等、チャージポンプ回路１の出力信号Ｓｏｕｔの電圧レベルが低く、判定回路４において判定用信号Ｓｄの電圧レベルが参照電圧Ｖｒ１より低いと判定された場合（コンパレータ４１の出力電圧がＨレベルの場合）、制御回路３は、接続段数を１段に設定する。そして、スイッチ回路１１〜１３によりユニット回路の接続構成を切り替え、クロック発生回路２を制御して、ユニット回路ＣＰ１〜ＣＰ４を夫々各別に並列動作させる（ステップ＃１、初期動作工程に相当）。ここで、図３は、チャージポンプ回路１が１段×４の接続構成となる場合の一例を示している。図３に示すように、ユニット回路ＣＰ１〜ＣＰ４夫々の入力端子は電源端子に接続され、ユニット回路ＣＰ１〜ＣＰ４夫々の出力端子はチャージポンプ回路１の出力端子に接続されている。尚、１段×４の接続構成では、全てのユニット回路ＣＰ１〜ＣＰ４を並列動作させ、ユニット回路毎に電源から電流供給するので、初期動作における電流効率の改善を図ることができる。
【００２９】
判定回路４は、ステップ＃１を実行後、常時、チャージポンプ回路１の目標昇圧電圧に対する現在の出力電圧の到達度を示す昇圧度を判定する（ステップ＃２、判定工程）。昇圧度は、例えば、目標昇圧電圧範囲の上限値を出力電圧で除した比（目標昇圧電圧／出力電圧）で規定されている。制御回路３は、昇圧度が目標昇圧度以下の場合、つまり、出力電圧が目標昇圧電圧の上限値以下である場合（ステップ＃３でＮｏ分岐）、昇圧度に基づいて接続段数を設定する（ステップ＃４）。そして、スイッチ回路１１〜１３により、設定された接続段数毎にユニット回路を直列接続し（ステップ＃５）、接続段数毎に直列接続されたユニット回路群を夫々駆動しつつ、ステップ＃２に移行してチャージポンプ回路１の出力電圧の判定を行なう。
【００３０】
より具体的には、本実施形態では、制御回路３は、判定用信号Ｓｄの電圧レベルが参照電圧Ｖｒ１を超えたと判定されると（コンパレータ４１の出力電圧がＬレベルになると）、接続段数を２段に設定する。そして、スイッチ回路１１を制御してユニット回路ＣＰ１の出力端子とユニット回路ＣＰ２の入力端子を接続し、スイッチ回路１３を制御してユニット回路ＣＰ３の出力端子とユニット回路ＣＰ４の入力端子を接続して、図４に示すような２段×２の接続構成に切り替える。制御回路３は、判定用信号Ｓｄの電圧レベルが参照電圧Ｖｒ２を超えたと判定されると（コンパレータ４２の出力電圧がＬレベルになると）、接続段数を４段に設定する。そして、スイッチ回路１２を制御してユニット回路ＣＰ２の出力端子とユニット回路ＣＰ３の入力端子を接続して、図５に示すような４段×１の接続構成に切り替える。これは、図１３に示す従来技術に係る一般的な昇圧回路と同じ構成である。
【００３１】
判定回路４において昇圧度が目標昇圧度を超えたと判定された場合、つまり、出力電圧が目標昇圧電圧の上限値を超えたと判定された場合（ステップ＃３でＹｅｓ分岐）、クロック発生回路２は、チャージポンプ回路１の出力電圧が目標昇圧電圧の上限値を超えない範囲内に維持する制御を行なう。具体的には、クロック発生回路２は、クロックの生成を停止、若しくは、クロック周波数を低減することにより、チャージポンプ回路１の出力電圧を所望の目標昇圧電圧の範囲内に維持する。
【００３２】
ここで、図６は、本発明回路及び従来技術に係る昇圧回路の出力電圧の時間遷移を模式的に示している。図６中Ａは、接続構成が１段×４の場合の本発明回路の出力電圧波形であり、図６中Ｂは、接続構成を１段×４から２段×２に切り替えた後の本発明回路の出力電圧波形であり、図６中Ｃは、接続構成を２段×２から４段×１に切り替えた後の本発明回路の出力電圧波形である。尚、図６中Ａ’は、１段×４の接続構成を維持した場合の本発明回路の出力電圧波形であり、そのままでは目標昇圧電圧に到達しない。また、Ｂ’は２段×２の接続構成を維持した場合の本発明回路の出力電圧波形であり、Ａ’と同様に、そのままでは目標昇圧電圧に到達しない。図６中Ｄは、従来技術に係る昇圧回路の出力電圧波形を模式的に示している。図６から分かるように、本発明回路及び本発明方法により昇圧動作初期の電流効率を改善することによって、所望の昇圧電圧を短時間で得ることが可能となる。
【００３３】
〈第２実施形態〉
続いて、本発明回路及び本発明方法の第２実施形態について図７を基に説明する。本実施形態では、上記第１実施形態とは判定回路の構成が異なる場合について説明する。具体的には、上記第１実施形態では、１つの判定用信号と複数の参照電圧を生成する場合について説明したが、本実施形態では、複数の判定用信号と１つの参照電圧を生成する場合について説明する。
【００３４】
本実施形態の判定回路１４は、図７に示すように、チャージポンプ回路１の出力信号Ｓｏｕｔから、出力電圧がユニット回路の接続段数を切り替える電圧レベルに到達したか否かを判定するための判定用信号Ｓｄ１〜Ｓｄ３をユニット回路の接続段数別に生成し、目標昇圧電圧に基づいて参照電圧Ｖｒｅｆを生成し、判定用信号Ｓｄ１〜Ｓｄ３の夫々の電圧レベルと参照電圧Ｖｒｅｆを比較して、昇圧度を判定する。
【００３５】
本実施形態の判定用信号生成回路１６は、接続段数の組み合わせに基づいて必要な数の判定用信号を生成する。本実施形態では、接続段数を１段、２段、４段の３つに切り替えるので、３つの判定用信号Ｓｄ１〜Ｓｄ３を生成する。より具体的には、判定用信号生成回路１６は４つの抵抗素子で構成され、出力信号Ｓｏｕｔの電圧レベルを３つの異なる分圧比で分圧して、判定用信号Ｓｄ１〜Ｓｄ３を生成する。尚、判定用信号Ｓｄ１〜Ｓｄ３夫々の電圧レベルは、判定用信号Ｓｄ１の電圧レベル＞判定用信号Ｓｄ２の電圧レベル＞判定用信号Ｓｄ１の電圧レベルとなっている。
【００３６】
本実施形態の参照電圧生成回路１５は、２つの抵抗素子を備えて構成されており、予め設定された所定の分圧比で電源電圧を分圧して参照電圧Ｖｒｅｆを生成する。
【００３７】
更に、本実施形態において、コンパレータ４１は、マイナス端子に判定用信号Ｓｄ１が、プラス端子に参照電圧Ｖｒｅｆが入力されており、判定用信号Ｓｄ１の電圧レベルが参照電圧Ｖｒｅｆより高くなると出力電圧がＬレベルとなる。同様に、コンパレータ４２は、マイナス端子に判定用信号Ｓｄ２が、プラス端子に参照電圧Ｖｒｅｆが入力されており、判定用信号Ｓｄ２の電圧レベルが参照電圧Ｖｒｅｆより高くなると出力電圧がＬレベルとなる。コンパレータ４３は、マイナス端子に判定用信号Ｓｄ３が、プラス端子に参照電圧Ｖｒｅｆが入力されており、判定用信号Ｓｄ３の電圧レベルが参照電圧Ｖｒｅｆより高くなると出力電圧がＬレベルとなる。
【００３８】
本実施形態の制御回路３は、判定用信号Ｓｄ１の電圧レベルが参照電圧Ｖｒｅｆより低い場合（コンパレータ４１の出力電圧がＨレベルの場合）、接続段数を１段に設定する。そして、ユニット回路ＣＰ１〜ＣＰ４夫々の入力端子を電源端子に、ユニット回路ＣＰ１〜ＣＰ４夫々の出力端子をチャージポンプ回路１の出力端子に接続し、図８に示すような１段×４の接続構成にして、ユニット回路ＣＰ１〜ＣＰ４夫々を並列動作させる。引き続き、制御回路３は、判定用信号Ｓｄ１の電圧レベルが参照電圧Ｖｒｅｆを超えたと判定されると（コンパレータ４１の出力電圧がＬレベルになると）、接続段数を２段に設定する。そして、スイッチ回路１１を制御してユニット回路ＣＰ１の出力端子とユニット回路ＣＰ２の入力端子を接続し、スイッチ回路１３を制御してユニット回路ＣＰ３の出力端子とユニット回路ＣＰ４の入力端子を接続して、図９に示すような２段×２の接続構成に切り替える。更に、制御回路３は、判定用信号Ｓｄ２の電圧レベルが参照電圧Ｖｒｅｆを超えたと判定されると（コンパレータ４２の出力電圧がＬレベルになると）、接続段数を４段に設定する。そして、スイッチ回路１２を制御してユニット回路ＣＰ２の出力端子とユニット回路ＣＰ３の入力端子を接続して、図１０に示すような４段×１の接続構成に切り替える。
【００３９】
このように構成することにより、上記第１実施形態と同様に、本実施形態の本発明回路により昇圧動作初期の電流効率を改善することによって、所望の昇圧電圧を短時間で得ることが可能となる。
【００４０】
〈第３実施形態〉
本発明に係る半導体装置の実施形態について図１１及び図１２を基に説明する。本発明に係る半導体装置は、上記第１または第２実施形態の本発明回路を備えて構成されている。尚、本実施形態では、半導体装置として、不揮発性半導体記憶装置の１つであるフラッシュメモリを例に説明する。
【００４１】
具体的には、図１１及び図１２に示すように、本発明に係る半導体装置は、メモリセル５０（フローティングゲート型電解効果トランジスタ）をマトリクス状に配列してなるメモリセルアレイ１０１の周辺に、ビット線デコーダ１０２、ワード線デコーダ１０３、電圧スイッチ部１０４、読み出し回路１０５、制御部１０６、及び、昇圧回路１０７を備えて構成される。
【００４２】
メモリセルアレイ１０１は、複数のメモリブロックに分割されている。各メモリブロックは、ｎ×ｍ個のメモリセル５０をアレイ状に配列し、メモリセル５０の各列のｍ個のコントロールゲート５１と各別に接続されたｍ本のワード線と、メモリセル５０の各行のｎ個のドレイン５４と各別に接続されたｎ本のビット線を備えて構成されている。メモリセルは、図１２に示すように、コントロールゲート５１、フローティングゲート５２、ソース５３、ドレイン５４からなり、１セル当たり１ビット（２値）のデータ記憶が可能に構成されている。また、ソース５３がある一定数分（例えばブロック）のメモリセルに対して共通に設けられている。
【００４３】
ビット線デコーダ１０２は、アドレス入力されたアドレス信号に対応するメモリセルアレイ１０１のビット線を選択する。ワード線デコーダ１０３は、アドレス入力されたアドレス信号に対応するメモリセルアレイ１０１のワード線を選択する。読み出し回路１０５は、ビット線デコーダ１０２を介してメモリセルアレイ１０１のデータの状態を判定し、その結果を制御部１０６に転送する。制御部１０６は、メモリセルアレイ１０１に対する書き込み、消去、読み出しの各メモリ動作の制御を行う。
【００４４】
電圧スイッチ回路１０４は、メモリセルアレイ１０１の読み出し、書き込み、消去時に必要なワード線及びビット線の各電圧を動作モードに応じて切り替え、メモリセルアレイ１０１に供給する。ここで、Ｖｃｃはフラッシュメモリの電源電圧、Ｖｓｓは接地電圧、Ｖｒは読み出し電圧、Ｖｐｐは書き込み・消去用の供給電圧（書き込み・消去電圧）である。
【００４５】
昇圧回路１０７は、上記第１または第２実施形態の本発明回路によって構成され、書き込み・消去電圧Ｖｐｐを生成して、電圧スイッチ回路１０４に供給する。
【００４６】
次に、本発明に係る半導体装置における書き込み動作について説明する。メモリセル５０へのデータの書き込みは、ワード線デコーダ１０３によって選択されたワード線からコントロールゲート５１に対し昇圧回路１０７の出力電圧を基に生成された高電圧Ｖｐｐ（例えば１２Ｖ）を、同様にビット線デコーダ１０２によって選択されたビット線からドレイン５４に対し昇圧回路１０７の出力電圧を基に生成された高電圧（例えば７Ｖ）を、ソース５３に低電圧（例えば０Ｖ）を印加し、ドレイン接合近傍で発生されたホットエレクトロンをフローティングゲート５２に注入することにより行う。
【００４７】
一方、メモリセル５０のデータの消去は、コントロールゲートに低電圧（例えば０Ｖ）、ドレイン５４に低電圧（例えば０Ｖ）、ソース５３に高電圧Ｖｐｐ（例えば１２Ｖ）を印加し、フローティングゲート５２・ソース５３間に高電界を発生させ、トンネル現象を利用してフローティングゲート５２内の電子をソース５３側に引き抜くことにより行う。
【００４８】
〈別実施形態〉
〈１〉上記各実施形態では、各ユニット回路が１つのチャージポンプを備える場合について説明したが、これに限るものではない。各ユニット回路が複数のチャージポンプを備える構成であっても良い。尚、ユニット回路が備えるチャージポンプの数は、チャージポンプ回路１内の全てのユニット回路で同じ数であることが望ましい。
【００４９】
〈２〉上記各実施形態では、チャージポンプ回路１が４段のユニット回路を備え、接続段数を１段、２段、４段の順に切り替える場合について説明したが、これに限るものではない。また、接続段数の組み合わせは、ユニット回路の数に応じて適切に設定する。
【図面の簡単な説明】
【００５０】
【図１】本発明に係る昇圧回路の第１実施形態における概略構成を示すブロック図
【図２】本発明に係る昇圧方法の処理手順を示すフロー図
【図３】本発明に係る昇圧回路の第１実施形態において、接続段数の設定が１段の場合の接続構成を示す概略ブロック図
【図４】本発明に係る昇圧回路の第１実施形態において、接続段数の設定が２段の場合の接続構成を示す概略ブロック図
【図５】本発明に係る昇圧回路の第１実施形態において、接続段数の設定が４段の場合の接続構成を示す概略ブロック図
【図６】本発明に係る昇圧回路及び従来技術に係る昇圧回路の出力電圧波形を示すグラフ
【図７】本発明に係る昇圧回路の第２実施形態における概略構成を示すブロック図
【図８】本発明に係る昇圧回路の第２実施形態において、接続段数の設定が１段の場合の接続構成を示す概略ブロック図
【図９】本発明に係る昇圧回路の第２実施形態において、接続段数の設定が２段の場合の接続構成を示す概略ブロック図
【図１０】本発明に係る昇圧回路の第２実施形態において、接続段数の設定が４段の場合の接続構成を示す概略ブロック図
【図１１】本発明に係る半導体装置の概略構成を示すブロック図
【図１２】メモリセルの概略構成を示す説明図
【図１３】従来技術に係る昇圧回路の概略構成を示すブロック図
【符号の説明】
【００５１】
１          チャージポンプ回路
２          クロック発生回路
３          制御回路
４          判定回路
５          参照電圧生成回路
６          判定用信号生成回路
１１        スイッチ回路
１２        スイッチ回路
１３        スイッチ回路
１４        判定回路
１５        参照電圧生成回路
１６        判定用信号生成回路
２４        判定回路
４１        コンパレータ
４２        コンパレータ
４３        コンパレータ
５０        メモリセル
５１        コントロールゲート
５２        フローティングゲート
５３        ソース
５４        ドレイン
１０１      メモリセルアレイ
１０２      ビット線デコーダ
１０３      ワード線デコーダ
１０４      電圧スイッチ部
１０５      読み出し回路
１０６      制御部
１０７      昇圧回路
ＣＰ１      ユニット回路
ＣＰ２      ユニット回路
ＣＰ３      ユニット回路
ＣＰ４      ユニット回路
ＣＰ２１    チャージポンプ
ＣＰ２２    チャージポンプ
ＣＰ２３    チャージポンプ
ＣＰ２４    チャージポンプ
Ｓｃｋ      クロック信号
Ｓｃｏｎｔ  制御信号
Ｓｄ        判定用信号
Ｓｄ１      判定用信号
Ｓｄ２      判定用信号
Ｓｄ３      判定用信号
Ｓｏｕｔ    出力信号
Ｖｒｅｆ    参照電圧
Ｖｒ１      参照電圧
Ｖｒ２      参照電圧
Ｖｒ３      参照電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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