(57)【要約】【課題】不揮発性メモリセル間の容量性カップリングによる閾値電圧の見掛け上の変動を低減可能な不揮発性記憶装置を提供する【解決手段】メモリアレイとデータバッファと制御回路を有する。前記メモリアレイは、電気的に消去及び書込み可能な複数の不揮発性メモリセルを夫々有する消去及び書込み単位（ＢＬＫ）を複数単位備えた複数の記憶区画（ＳＥＣ）を有する。記憶情報の書換え指示に応答して、書換え対象とされる記憶区画における消去及び書込み単位に対する消去及び書き込みの順序を、消去及び書込み単位の配列順序に対して一方向に制御することにより、閾値電圧を変動させ得る容量性カップリングの影響を、隣接する一方向からの影響に限定することが可能になる。書込みを行なうときは当該書込み対象単位の前記一方向先方に隣接する単位を先に消去するから、隣接する一方向からの影響を書き込みに限定することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリアレイとデータバッファと制御回路を有し、
前記メモリアレイは、電気的に消去及び書込み可能な複数の不揮発性メモリセルを夫々有する消去及び書込み単位を複数単位備えた複数の記憶区画を有し、
前記消去及び書込み単位に含まれる不揮発性メモリセルはその選択端子に接続されたワード線を共有し、
前記制御回路は、記憶情報の書換え指示に応答して、書換え対象とされる記憶区画における消去及び書込み単位に対する消去及び書き込みの順序を、消去及び書込み単位の配列順序に対して一方向に制御し、書込みを行なうときは当該書込み対象単位の前記一方向先方に隣接する単位を先に消去するものとする書換え制御を行う不揮発性記憶装置。
【請求項２】
前記制御回路は、前記書換え制御において、書換え先を別の記憶区画とする制御を行ない、当該別の記憶区画を書き換え元記憶区画の記憶情報を用いて一括で書き換え、書換え元の記憶区画と書換え先の記憶区画とのアドレス配置を入れ換える請求項１記載の不揮発性記憶装置。
【請求項３】
前記制御回路は、前記書換え制御において、書換え先を書換え元と同一の記憶区画とする制御を行ない、当該書換え元の記憶区画全体の書き換えを行ない、前記先に消去される単位に保存すべきデータがあるときは前記消去前にそのデータを前記データバッファに退避し、退避したデータを、前記一方向先方に隣接して既に消去された対応する消去及び書込み単位へ書き戻す請求項１記載の不揮発性記憶装置。
【請求項４】
前記制御回路は、前記書換え制御において、書換え先を別の記憶区画とし、書換え対象とされる消去及び書込み単位毎にその記憶情報を別の区画の消去及び書込み単位に書込み、消去及び書込み単位の書換え毎にその記憶情報の論理アドレスと物理アドレスの対応を組み換える請求項１記載の不揮発性記憶装置。
【請求項５】
前記記憶区画内のワード線間隔よりも広い間隔が相互に隣接する記憶区画のワード線間に設けられている請求項２乃至４の何れか１項記載の不揮発性記憶装置。
【請求項６】
前記記憶区画は、主ビット線に選択スイッチを介して導通可能にされた複数の副ビット線と、各々の前記副ビット線に一方の入出力端子が結合された複数の不揮発性メモリセルと、前記複数の副ビット線に交差する方向に配置され各々に前記不揮発性メモリセルの選択端子が結合された複数のワード線と、前複数の不揮発性メモリの他方の入出力端子に共通接続されたコモン線から成り、
前記書込み消去単位はワード線単位の不揮発性メモリセルである請求項２乃至４の何れか１項記載の不揮発性記憶装置。
【請求項７】
前記不揮発性メモリセルは、電荷蓄積領域として導電性のフローティングゲートを持ち、１個につき２ビット以上のデータを記憶可能である請求項６記載の不揮発性記憶装置。
【請求項８】
１個の半導体基板に形成されたフラッシュメモリチップである請求項２乃至４の何れか１項記載の不揮発性記憶装置。
【請求項９】
前記メモリアレイと前記データバッファを有するフラッシュメモリチップと、前記制御回路を有し前記フラッシュメモリチップに接続されたメモリカードコントローラチップとを備え、前記メモリカードコントローラチップはホストインタフェース機能を有する請求項４記載の不揮発性記憶装置。
【請求項１０】
メモリアレイとデータバッファと制御回路を有し、
前記メモリアレイは、電気的に消去及び書込み可能な複数の不揮発性メモリセルを夫々有する消去及び書込み単位を複数単位備えた複数の記憶区画を有し、
前記消去及び書込み単位に含まれる不揮発性メモリセルはその選択端子に接続されたワード線を共有し、
前記データバッファは少なくとも１個の前記消去及び書込み単位の記憶容量を有し、
前記制御回路は、記憶情報の書換えに指示に応答して、書換え対象とされる消去及び書込み単位を含む記憶区画の情報に対する別の記憶区画への一括の書き換えを制御し、
前記一括書換え制御は、書換え対象の記憶区画に配置された複数の消去及び書込み単位の配列に対して先頭の１単位の記憶情報を前記データバッファに読み込み、書換え先の区画において先頭から２単位を消去し、前記データバッファに読み込んだ記憶情報を先頭の単位に書込み、その後、データバッファへの新たなデータの読み込み、消去及び書込み単位に対する消去、並びに消去及び書込み単位に対する書き込み、の各々の対象を前記一方向の次の消去及び書込み単位に順次変更して、前記一方向の終点に位置する消去及び書込み単位に対する書き込みを完了するまで前記読み込み、消去及び書込みの処理を順次繰り返し、書換え元の記憶区画と書換え先の記憶区画とのアドレス配置を入れ換える制御である不揮発性記憶装置。
【請求項１１】
前記制御回路は、書き換え制御において、前記データバッファに読み込んだ消去及び書込み対象単位に対するデータのモディファイを前記データバッファ上で行なう請求項１０記載の不揮発性記憶装置。
【請求項１２】
前記制御回路は、記憶区画に対する初期書き込み指示に応答して、書換え対象の記憶区画に配置された複数の消去及び書込み単位の配列に対して先頭から一方向に連続２単位を消去し、先頭の単位に対して書込みを行ない、その後、消去及び書込み単位に対する消去、並びに消去及び書込み単位に対する書き込みの、各々の対象を前記一方向の次の消去及び書込み単位に順次変更して、前記一方向の終点に位置する消去及び書込み単位に対する書き込みを完了するまで前記消去及び書込みの処理を順次繰り返す制御を行う請求項１１記載の不揮発性記憶装置。
【請求項１３】
メモリアレイとデータバッファと制御回路を有し、
前記メモリアレイは、電気的に消去及び書込み可能な複数の不揮発性メモリセルを夫々有する消去及び書込み単位を複数単位備えた複数の記憶区画を有し、
前記消去及び書込み単位に含まれる不揮発性メモリセルはその選択端子に接続されたワード線を共有し、
前記データバッファは少なくとも３個の前記消去及び書込み単位の記憶容量を有し、
前記制御回路は、記憶情報の書換え指示に応答して、書換え対象とされる消去及び書込み単位を含む記憶区画に対する一括書き換えを制御し、
前記一括書換え制御は、書換え対象の記憶区画に配置された複数の消去及び書込み単位の配列に対して先頭から一方向に連続３単位の記憶情報を前記データバッファに読み込み、当該記憶区画において先頭から２単位を消去し、先頭の単位に対して書込みを行ない、その後、データバッファへの新たなデータの読み込み、消去及び書込み単位に対する消去、並びに消去及び書込み単位に対する書き込み、の各々の対象を前記一方向の次の消去及び書込み単位に順次変更して、前記一方向の終点に位置する消去及び書込み単位に対する書き込みを完了するまで前記読み込み、消去及び書込みの処理を順次繰り返す制御である不揮発性記憶装置。
【請求項１４】
前記制御回路は、書き換え制御において、前記データバッファに読み込んだ消去及び書込み対象単位に対するデータのモディファイを前記データバッファ上で行なう請求項１３記載の不揮発性記憶装置。
【請求項１５】
前記制御回路は、記憶区画に対する初期書き込み指示に応答して、書換え対象の記憶区画に配置された複数の消去及び書込み単位の配列に対して先頭から一方向に連続２単位を消去し、先頭の単位に対して書込みを行ない、その後、消去及び書込み単位に対する消去、並びに消去及び書込み単位に対する書き込み、の各々の対象を前記一方向の次の消去及び書込み単位に順次変更して、前記一方向の終点に位置する消去及び書込み単位に対する書き込みを完了するまで前記消去及び書込みの処理を順次繰り返す制御を行う請求項１４記載の不揮発性記憶装置。
【請求項１６】
メモリアレイとデータバッファと制御回路を有し、
前記メモリアレイは、電気的に消去及び書込み可能な複数の不揮発性メモリセルを夫々有する消去及び書込み単位を複数単位備えた複数の記憶区画を有し、
前記消去及び書込み単位に含まれる不揮発性メモリセルはその選択端子に接続されたワード線を共有し、
前記データバッファは少なくとも１個の前記消去及び書込み単位の記憶容量を有し、
前記制御回路は、記憶情報の書換え指示に応答して、書換え対象とされる消去及び書込み単位毎にその記憶情報を別の区画の消去及び書込み単位に書込んで、論理アドレスと物理アドレスの対応を組み換える単位書き換えを制御し、
前記単位書換え制御において、消去及び書込み対象とされる単位を前記データバッファに読み込んでモディファイし、書込み先の記憶区画における書き込み対象の消去及び書込み単位とその隣の単位の２単位を消去し、前記書込み先の単位に対して前記モディファイされたデータの書込みを行ない、前記別の区画における書込み対象単位の選択順序は当該区画の先頭から終点に至る一方向とする不揮発性記憶装置。
【請求項１７】
前記メモリアレイとデータバッファと制御回路は、１個の半導体基板に形成されたフラッシュメモリチップが備える請求項１０又は１３記載の不揮発性記憶装置。
【請求項１８】
前記メモリアレイと前記データバッファを有するフラッシュメモリチップと、前記制御回路を有し前記フラッシュメモリチップに接続されたメモリカードコントローラチップとを備え、前記メモリカードコントローラチップはホストインタフェース機能を有する請求項１６記載の不揮発性記憶装置。
【請求項１９】
前記記憶区画は、主ビット線に選択スイッチを介して導通可能にされた複数の副ビット線と、各々の前記副ビット線に一方の入出力端子が結合された複数の不揮発性メモリセルと、前記複数の副ビット線に交差する方向に配置され各々に前記不揮発性メモリセルの選択端子が結合された複数のワード線と、前複数の不揮発性メモリの他方の入出力端子に共通接続されたコモン線から成り、
前記書込み消去単位はワード線単位の不揮発性メモリセルである請求項１０、１３又は１６記載の不揮発性記憶装置。
【請求項２０】
前記不揮発性メモリセルは、電荷蓄積領域として導電性のフローティングゲートを持ち、１個につき２ビット以上のデータを記憶可能である請求項１９記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、隣接する不揮発性メモリセルのフローティングゲート間における容量性カップリングによる閾値電圧の変動を抑制する技術に関し、例えば１個の不揮発性メモリセルに４値の情報を記憶可能なフラッシュメモリに適用して有効な技術に関する。
【背景技術】
【０００２】
フラッシュメモリに対する大容量化及び低ビットコスト化の要求によってフラッシュメモリセルの情報記憶形態は２値から４値に代表される多値へと移っている。４値方式では所定の電圧レンジの中に４種類の閾値電圧が狭帯化して分布される。閾値電圧分布と読出しワード線レベルとの間には一定のマージンを確保し、僅かな閾値電圧の変動に対しては読出し誤動作を生じないようにされる。４値記憶を行うフラッシュメモリについて記載された文献の例として特許文献１がある。
【０００３】
【特許文献１】特開平１０−１０６２７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
フローティングゲート型の不揮発性メモリセルの場合、導電性のフローティングゲートは酸化シリコン等で相互に絶縁されているが、前後左右で相隣り合うフローティングゲートは容量性カップリングされる。したがって、書込み動作においてフローティングゲートに電子が注入されてその閾値電圧が変化されると、それによるフローティングゲートの電位変化は、これに容量結合する別のフローティングゲートの電位を変化させる。これによって当該別のフローティングゲートを持つ不揮発性メモリセルの閾値電圧が見掛け上変化されることになる。集積度向上によって素子が微細化されると、メモリアレイにおける不揮発性メモリセルの間隔が狭くなり、其れによってフローティングゲート間の容量が相対的に大きくなることにより、隣接メモリセル間の容量性カップリングによってメモリセルの閾値電圧制御が実質的に不可能になる虞のあることが本発明者によって見出された。例えば、ワード線単位で消去及び書き込みが行われる場合、あるワード線に隣接する一方のワード線を単位として書き込みが行なわれ、次に、当該ワード線に隣接する他方のワード線を単位として書き込みが行なわれるとすると、両側のワード線の不揮発性メモリセルが前後して書込み動作されることによってその間の不揮発性メモリセルの閾値電圧が容量性カップリングによって何回も不所望に変動され、その閾値電圧が読出しワード線レベルに対して隣の閾値電圧分布に入ってしまう虞がある。このままでは、最小加工寸法が小さくされるに従って、そのような隣接メモリセル間の干渉により分布間の読出しマージンを採ることが実質的に困難になると予想される。
【０００５】
本発明の目的は、不揮発性メモリセル間の容量性カップリングによる閾値電圧の見掛け上の変動を低減可能な不揮発性記憶装置を提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
〔１〕《一方向書換え》
本発明に係る不揮発性記憶装置は、メモリアレイ（２）とデータバッファ（４）と制御回路（１１、２２）を有する。前記メモリアレイは、電気的に消去及び書込み可能な複数の不揮発性メモリセル（ＭＣ）を夫々有する消去及び書込み単位（ＢＬＫ）を複数単位備えた複数の記憶区画（ＳＥＣ）を有する。前記消去及び書込み単位に含まれる不揮発性メモリセルはその選択端子に接続されたワード線（ＷＬ）を共有する。前記制御回路は、記憶情報の書換え指示に応答して、書換え対象とされる記憶区画における消去及び書込み単位に対する消去及び書き込みの順序を、消去及び書込み単位の配列順序に対して一方向に制御し、書込みを行なうときは当該書込み対象単位の前記一方向先方に隣接する単位を先に消去するものとする書換え制御を行う。
【０００９】
上記した手段によれば、記憶情報の書換え指示に応答して、書換え対象とされる記憶区画（ＳＥＣ）における消去及び書込み単位（ＢＬＫ）に対する消去及び書き込みの順序を、消去及び書込み単位の配列順序に対して一方向に制御することにより、閾値電圧を変動させ得る容量性カップリングの影響を、隣接する一方向からの影響に限定することが可能になる。更に、書込みを行なうときは当該書込み対象単位の前記一方向先方に隣接する単位を先に消去するから、隣接する一方向からの影響を書き込みに限定することができる。これにより、不揮発性メモリセル間の容量性カップリングによる閾値電圧の見掛け上の変動を低減可能になる。
【００１０】
《別区画へ書換え》本発明の具体的な一つの形態として、前記制御回路は書換え先を別の記憶区画とする制御を行なうとき、当該別の記憶区画を書き換え元記憶区画の記憶情報を用いて一括で書き換え、書換え元の記憶区画と書換え先の記憶区画とのアドレス配置を入れ換える。
【００１１】
《同一区画で書換え》本発明の具体的な別の形態として、前記制御回路は書換え先を書換え元と同一の記憶区画とする制御を行なうとき、当該書換え元の記憶区画全体の書き換えを行ない、前記先に消去される単位に保存すべきデータがあるときは前記消去前にそのデータを前記データバッファに退避し、退避したデータを、一方向先方に隣接して既に消去された対応する消去及び書込み単位へ書き戻す制御を行う。
【００１２】
《消去及び書込み単位での書換え》本発明の具体的な別の形態として、前記制御回路は、前記書換え制御において、書換え先を別の記憶区画とし、書換え対象とされる消去及び書込み単位毎にその記憶情報を別の区画の消去及び書込み単位に書込み、消去及び書込み単位の書換え毎にその記憶情報の論理アドレスと物理アドレスの対応を組み換える。
【００１３】
前記別区画への書換え、同一区画への書換え及び消去及び書込み単位での書換えに際して、消去及び書込みにより他の区画の不揮発性メモリセルに容量性カップリングによる閾値電圧の変動を生じさせないようにするために、例えば、前記記憶区画内のワード線間隔よりも広い間隔が相互に隣接する記憶区画のワード線間に設けられる。或いは、記憶区画の端にダミーワード線を配置するようにしてもよい。
【００１４】
《記憶区画》本発明の具体的な別の形態として、前記記憶区画は、主ビット線（ＭＢＬ）に選択スイッチ（Ｍｄ）を介して導通可能にされた複数の副ビット線（ＳＢＬ）と、各々の前記副ビット線に一方の入出力端子が結合された複数の不揮発性メモリセル（ＭＣ）と、前記複数の副ビット線に交差する方向に配置され各々に前記不揮発性メモリセルの選択端子が結合された複数のワード線（ＷＬ）と、前複数の不揮発性メモリの他方の入出力端子に共通接続されたコモン線（ＣＳＬ）から成り、前記書込み消去単位はワード線単位の不揮発性メモリセルである。
【００１５】
前記不揮発性メモリセルは、例えば、電荷蓄積領域として導電性のフローティングゲートを持ち、１個につき２ビット以上のデータを記憶可能である。
【００１６】
《フラッシュメモリ》本発明の具体的な別の形態として、前記別区画への書換え、又は同一区画への書換えの何れの書換え制御形態を採用する場合であっても、不揮発性記憶装置は１個の半導体基板に形成されたフラッシュメモリチップとして実現してよい。
【００１７】
《メモリカード》本発明の具体的な別の形態として、前記消去及び書込み単位での書換えを行なう書換え制御形態を採用する場合には、書換え毎に論理アドレスと物理アドレスの対応を組み換えると言う点で、不揮発性記憶装置はメモリカードとして実現される。すなわち、前記メモリアレイと前記データバッファを有するフラッシュメモリチップと、前記制御回路を有し前記フラッシュメモリチップに接続されたメモリカードコントローラチップとを備え、前記メモリカードコントローラチップはホストインタフェース機能を有する。
【００１８】
〔２〕《別区画へ区画一括書換え》
上記別区画に書換えを行なう観点による本発明の具体的な形態の不揮発性記憶装置は、メモリアレイ（２）とデータバッファ（４）と制御回路（１１、２２）を有する。前記メモリアレイは、電気的に消去及び書込み可能な複数の不揮発性メモリセル（ＭＣ）を夫々有する消去及び書込み単位（ＢＬＫ）を複数単位備えた複数の記憶区画（ＳＥＣ）を有する。前記消去及び書込み単位に含まれる不揮発性メモリセルはその選択端子に接続されたワード線（ＷＬ）を共有する。前記データバッファは少なくとも１個の前記消去及び書込み単位の記憶容量を有する。前記制御回路は、記憶情報の書換えに指示に応答して、書換え対象とされる消去及び書込み単位を含む記憶区画の情報に対する別の記憶区画への一括の書き換えを制御する。前記一括書換え制御は、書換え対象の記憶区画に配置された複数の消去及び書込み単位の配列に対して先頭の１単位の記憶情報を前記データバッファに読み込み、書換え先の区画において先頭から２単位を消去し、前記データバッファに読み込んだ記憶情報を先頭の単位に書込み、その後、データバッファへの新たなデータの読み込み、消去及び書込み単位に対する消去、並びに消去及び書込み単位に対する書き込み、の各々の対象を前記一方向の次の消去及び書込み単位に順次変更して、前記一方向の終点に位置する消去及び書込み単位に対する書き込みを完了するまで前記読み込み、消去及び書込みの処理を順次繰り返し、書換え元の記憶区画と書換え先の記憶区画とのアドレス配置を入れ換える制御である。
【００１９】
別区画への区画一括書換えにおいても、上記同様に、記憶区画における消去及び書込み単位に対する消去及び書き込みの順序は、消去及び書込み単位の配列順序に対して一方向に制御されるから、閾値電圧を変動させ得る容量性カップリングの影響を、隣接する一方向からの影響に限定することが可能になる。更に、書込みを行なうときは当該書込み対象単位の前記一方向先方に隣接する単位を先に消去するから、隣接する一方向からの影響を書き込みに限定することができる。
【００２０】
本発明の更に具体的な形態として、前記制御回路は、書き換え制御において、前記データバッファに読み込んだ消去及び書込み対象単位に対するデータのモディファイを前記データバッファ上で行なう。
【００２１】
《初期書込み》
本発明の別の具体的な形態として、記憶区画に対する初期書き込みは消去と書き込みを順次繰り返し、或いは記憶区画を先に一括消去して書き込みを行なえばよい。
【００２２】
前者の場合、前記制御回路は、記憶区画に対する初期書き込み指示に応答して、書換え対象の記憶区画に配置された複数の消去及び書込み単位の配列に対して先頭から一方向に連続２単位を消去し、先頭の単位に対して書込みを行ない、その後、消去及び書込み単位に対する消去、並びに消去及び書込み単位に対する書き込みの、各々の対象を前記一方向の次の消去及び書込み単位に順次変更して、前記一方向の終点に位置する消去及び書込み単位に対する書き込みを完了するまで前記消去及び書込みの処理を順次繰り返す制御を行う。
【００２３】
後者の場合、前記制御回路は、記憶区画に対する初期書き込み指示に応答して、当該記憶区画の全ての消去及び書込み単位を消去し、順次先頭から最終まで順番に、消去及び書込み対象の単位に書込みを行なう制御を繰り返す。
【００２４】
〔３〕《同一区画へ区画一括書換え》
上記同一区画に書換えを行なう観点による本発明の具体的な形態の不揮発性記憶装置は、メモリアレイ（２）とデータバッファ（４）と制御回路（１１）を有する。前記メモリアレイは、電気的に消去及び書込み可能な複数の不揮発性メモリセル（ＭＣ）を夫々有する消去及び書込み単位（ＢＬＫ）を複数単位備えた複数の記憶区画（ＳＥＣ）を有する。前記消去及び書込み単位に含まれる不揮発性メモリセルはその選択端子に接続されたワード線（ＷＬ）を共有する。前記データバッファは少なくとも３個の前記消去及び書込み単位の記憶容量を有する。前記制御回路は、記憶情報の書換え指示に応答して、書換え対象とされる消去及び書込み単位を含む記憶区画に対する一括書き換えを制御する。前記一括書換え制御は、書換え対象の記憶区画に配置された複数の消去及び書込み単位の配列に対して先頭から一方向に連続３単位の記憶情報を前記データバッファに読み込み、当該記憶区画において先頭から２単位を消去し、先頭の単位に対して書込みを行ない、その後、データバッファへの新たなデータの読み込み、消去及び書込み単位に対する消去、並びに消去及び書込み単位に対する書き込み、の各々の対象を前記一方向の次の消去及び書込み単位に順次変更して、前記一方向の終点に位置する消去及び書込み単位に対する書き込みを完了するまで前記読み込み、消去及び書込みの処理を順次繰り返す制御である。
【００２５】
同一区画への区画一括書換えにおいても、上記同様に、記憶区画における消去及び書込み単位に対する消去及び書き込みの順序は、消去及び書込み単位の配列順序に対して一方向に制御されるから、閾値電圧を変動させ得る容量性カップリングの影響を、隣接する一方向からの影響に限定することが可能になる。更に、書込みを行なうときは当該書込み対象単位の前記一方向先方に隣接する単位を先に消去するから、隣接する一方向からの影響を書き込みに限定することができる。
【００２６】
〔４〕《消去及び書込み単位での書換え処理》
消去及び書込み単位での書換え処理を行なう観点による不揮発性記憶装置は、メモリアレイ（２）とデータバッファ（４）と制御回路（１１、２２）を有する。前記メモリアレイは、電気的に消去及び書込み可能な複数の不揮発性メモリセルを夫々有する消去及び書込み単位を複数単位備えた複数の記憶区画を有する。前記消去及び書込み単位に含まれる不揮発性メモリセルはその選択端子に接続されたワード線を共有する。前記データバッファは少なくとも１個の前記消去及び書込み単位の記憶容量を有する。前記制御回路は、記憶情報の書換え指示に応答して、書換え対象とされる消去及び書込み単位毎にその記憶情報を別の区画の消去及び書込み単位に書込んで、論理アドレスと物理アドレスの対応を組み換える単位書き換えを制御する。前記単位書換え制御において、消去及び書込み対象とされる単位を前記データバッファに読み込んでモディファイし、書込み先の記憶区画における書き込み対象の消去及び書込み単位とその隣の単位の２単位を消去し、前記書込み先の単位に対して前記モディファイされたデータの書込みを行ない、前記別の区画における書込み対象単位の選択順序は当該区画の先頭から終点に至る一方向とする。
【００２７】
消去及び書込み単位での書換え処理においても、上記同様に、記憶区画における消去及び書込み単位に対する消去及び書き込みの順序は、消去及び書込み単位の配列順序に対して一方向に制御されるから、閾値電圧を変動させ得る容量性カップリングの影響を、隣接する一方向からの影響に限定することが可能になる。更に、書込みを行なうときは当該書込み対象単位の前記一方向先方に隣接する単位を先に消去するから、隣接する一方向からの影響を書き込みに限定することができる。そして、書換え毎に論理アドレスと物理アドレスの対応を組み換えるので、そのための処理時間が新たに必要になるが、前述した記憶区画に対する一括書換えを要しない。
【発明を実施するための最良の形態】
【００２８】
《フラッシュメモリの全体的構成》
図２にはフラッシュメモリが示される。フラッシュメモリ１は単結晶シリコンなどの１個の半導体基板に形成される。
【００２９】
フラッシュメモリ１は特に制限されないが、４個のメモリバンク(Bank)ＢＮＫ０〜ＢＮＫ３を有する。夫々のメモリバンクＢＮＫ０〜ＢＮＫ３は相互に同じ構成を有し、並列動作可能にされる。図では代表的にメモリバンクＢＮＫ０の構成が詳細に例示される。メモリバンクＢＮＫ０〜ＢＮＫ３は、メモリアレイ（ＡＲＹ）２、Ｘデコーダ（ＸＤＥＣ）３、及びデータバッファ（ＤＢＵＦ）４を有する。
【００３０】
前記メモリアレイ２は記憶情報を電気的に書き換え可能な不揮発性メモリセルを多数有する。不揮発性メモリセルは、電荷蓄積領域であるフローティングゲートに絶縁膜を介してコントロールゲートを重ねたスタックドゲート構造とされる。特に制限されないが、不揮発性メモリセルは１個につき２ビットのデータを格納する。要するに、４値で情報記憶を行う。４値とは例えば“１１”、“１０”、“００”、“０１”の４値である。記憶情報“１１”は不揮発性メモリセルに対する初期化である消去処理によって得る。消去処理は、特に制限されないが、不揮発性メモリセルのソース、ドレイン及びウェルに回路の接地電位を印加し、コントロールゲートに負の高電圧を印加して電荷蓄積領域の電子を放出させる方向に移動させることで閾値電圧を低くする処理とされる。記憶情報“１０”、“００”、“０１”はプログラム処理（書き込み処理）によって得る。書込み処理は、特に制限されないが、不揮発性メモリセルのドレインからソースに電流を流し、ソース端の基板表面でホットエレクトロンを発生させ、これをコントロールゲートの高電圧による電界でフローティングゲートに注入することで閾値電圧を高くする処理とされる。記憶情報“１０”、“００”、“０１”に応じて目的とする閾値電圧が相違される。読出し処理は、ビット線を予めプリチャージしておき、所定の読出し判定レベルをワード線選択レベルとして不揮発性メモリセルを選択してビット線に流れる電流変化若しくはビット線に現れる電圧レベル変化によって記憶情報を検出可能にする処理とされる。記憶情報“１１”、“１０”、“００”、“０１”に応じてワード線選択レベルが相違される。図３には不揮発性メモリセルの閾値電圧分布が例示される。ＶＲＷ１〜ＶＲＷ３は読出しワード線選択レベルである。読出しワード線選択レベルの上下には、閾値電圧分布の上裾並びに下裾との間に所定の電圧マージンが確保される。
【００３１】
前記メモリアレイ２は前記ビット線に接続された読出し書き込み回路（図示せず）を有する。前記読出し書き込み回路は読み出し処理ではビット線に読み出された記憶情報をラッチし、また、書込み処理では書き込みデータに従ってビット線電位を制御する。特に制限されないが、メモリアレイ２における消去及び書込み単位はワード線単位とされ、データビット数は例えば１０２４ビットとされる。ワード線の選択はＸデコーダ３が行なう。
【００３２】
データバッファ４はメモリアレイ２への書き込みデータとメモリアレイ２からの読出しデータの一時記憶領域とされる。特に制限されないがデータバッファ４はＳＲＡＭによって構成される。特に制限されないが、データバッファ４とメモリアレイ２のインタフェースは前記ワード線単位のデータビット数で行なわれ、外部入出力バッファ（ＩＯＢＵＦ）１０とのインタフェースは１６ビット単位で行なわれる。データバッファ４に対するアクセス制御は内部コントローラ（ＴＣＮＴ）１１が行なう。
【００３３】
外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用され、外部入出力バッファ１０に接続される。外部入出力バッファ１０に供給されたアドレス、データ、及びコマンドは内部コントローラ１１に供給される。
【００３４】
制御信号バッファ（ＣＳＢＵＦ）１２には、外部からのアクセス制御信号としてチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、及びリードイネーブル信号／ＲＥ等が供給される。信号の先頭に付された記号“／”はその信号がローイネーブルであることを意味する。
【００３５】
内部コントローラ１１はこれに供給されるアクセス制御信号とデータ、アドレス及びコマンドとに従って、フラッシュメモリ１の内部を制御する。チップイネーブル信号／ＣＥのローレベルによってフラッシュメモリ（デバイス）１をアクティブ（動作可能）とし、ハイレベルによってフラッシュメモリ１をスタンバイ（動作停止）とする。リードイネーブル信号／ＲＥのクロック変化に同期して外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６からデータを出力する。ライトイネーブル信号／ＷＥの立ち上がりエッジに同期して、コマンド、アドレス、及びデータをフラッシュメモリ１に取込む。コマンドラッチイネーブル信号ＣＬがハイレベル（“Ｈ”）のとき／ＷＥの立ち上がりエッジに同期して外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６から取込まれたデータをコマンドとして認識する。アドレスラッチイネーブル信号ＡＬＥがハイレベルの時／ＷＥの立ち上がりエッジに同期して外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６から取り込まれたデータをアドレスとして認識する。
【００３６】
内部コントローラ１１は前記アクセス制御信号などに従ったインタフェース制御を行なうと共に、入力されたコマンド等に従った消去動作、書込み動作及び読出し動作などの内部動作を制御する。内部コントローラ１１は、消去制御、読出し制御、書込み制御等のためのハードワイヤード制御ロジック又はプログラム制御ロジックを備える。Ｖｃｃは電源電圧、Ｖｓｓは接地電圧である。書込み処理及び消去処理に必要な高電圧は、特に制限されないが、電源電圧Ｖｃｃに基づいて内部昇圧回路（図示せず）で生成される。
【００３７】
《メモリアレイ》
図４にはメモリアレイ２の構成が例示される。例えばメモリアレイ２は複数の区画ＳＥＣ（ＳＥＣ＿１〜ＳＥＣ＿ｎ）から構成され、各々の区画ＳＥＣは消去及び書込み単位とされるブロックＢＬＫを複数有する。複数の区画ＳＥＣは複数本の主ビット線ＭＢＬ＿１〜ＭＢＬ＿ｊを共有する。各区画ＳＥＣは、例えば各々の主ビット線ＭＢＬ＿１〜ＭＢＬ＿ｊに対応して、一列に並列接続した複数個の不揮発性メモリセルＭＣを有する。不揮発性メモリセルＭＣのデータ入出力端子の一方の拡散層はコモンドレイン、他方の拡散層はコモンソースを形成する。コモンドレインを構成する拡散層は、選択スイッチＭｄを介して対応する主ビット線ＭＢＬに導通可能にされた副ビット線ＳＢＬを構成する。コモンソースを構成する拡散層は選択スイッチＭｓを介してコモン線ＣＳＬに共通接続される。ここでは便宜上不揮発性メモリセルＭＣのソース・ドレインの名称は書込み動作における書込み電流の向きを基準とする。選択スイッチＭｄ，Ｍｓは区画ＳＥＣの選択に用いられ、選択スイッチＭｓ，Ｍｄの制御にはワード線と同様にアドレスデコード信号の一部が用いられる。
【００３８】
メモリアレイ２において不揮発性メモリセルＭＣのコントロールゲートはワード線ＷＬに接続する。特に制限されないが、不揮発性メモリセルＭＣに対する前記消去処理、書き込み処理、読出し処理は各々ワード線ＷＬ単位で行なわれるものとする。
【００３９】
読出し処理では、主ビット線ＭＢＬをプリチャージした後、ワード線ＷＬの選択によって選択された不揮発性メモリセルＭＣの閾値電圧がワード線選択レベルよりも低ければ主ビット線ＭＢＬはディスチャージされ、選択された不揮発性メモリセルＭＣの閾値電圧がワード線ＷＬの選択レベルよりも高ければ主ビット線ＭＢＬはプリチャージレベルを維持する。この主ビット線ＭＢＬの電位の変化を主ビット線ＭＢＬのセンスラッチ（図示せず）で検出する。前記図示を省略する読出し書き込み回路はセンスラッチに順次得られた情報に対する所定の論理演算等を経て各メモリセルＭＣから読み出された４値の記憶情報を得る。このようにしてメモリアレイ２から読み出された記憶情報はデータバッファ４に格納される。
【００４０】
消去処理は、消去電圧の印加とベリファイ処理を交互に繰り返すことによってその閾値電圧を書き込みデータ“１１”に応ずる閾値電圧分布に入るようにする処理である。例えば、選択されたワード線ＷＬを負電圧−１８Ｖとし、不揮発性メモリセルＭＣのドレイン及びソースをフローティングとし、ウェル電圧を０Ｖに印加することで、消去電圧の印加処理が行われる。これによりフローティングゲートの電子が引き抜かれ、不揮発性メモリセルＭＣのしきい値電圧が低くされる。その閾値電圧が所望の閾値電圧分布に入ったことをベリファイ処理で確認するまで前記消去電圧の印加処理が繰り返される。
【００４１】
書き込み処理は、書込み電圧の印加とベリファイ処理を交互に繰り返すことによってその閾値電圧を書き込みデータに応ずる閾値電圧分布に入るようにする処理である。例えば、選択されたワード線ＷＬを１８Ｖとし、メモリセルＭＣのドレインを４．５Ｖとし、ソースをフローティングとし、ウェル電圧を０Ｖに印加することで、書込み電圧の印加が行なわれる。これによりフローティングゲートに電子が注入され、不揮発性メモリセルＭＣのしきい値電圧が高くされる。その閾値電圧が所望の閾値電圧分布に入ったかことをベリファイ処理で確認するまで前記書込み電圧の印加処理が繰り返される。尚、書き込み電圧の印加処理には、チャネル電界で加速されたホットエレクトロンをフローティングゲートに注入するホットエレクトロン書き込み方式以外の方式を用いることも可能である。
【００４２】
《一方向書換え》
内部コントローラ１１による区画ＳＥＣの書き換え並びに初期書込みの基本的な制御形態について説明する。内部コントローラ１１は、記憶情報の書換え若しくは初期書き込み指示に応答して、対象とされる記憶区画ＳＥＣにおける消去及び書込み単位に対する消去及び書き込みの順序を、消去及び書込み単位の配列順序に対して一方向に制御し、書込みを行なうときは当該書込み対象単位の前記一方向先方に隣接する単位を先に消去する。例えば図１に例示されるように、ブロックＢＬＫ１〜ブロックＢＬＫ９を有する区画に対する消去及び書込みを一例とする。消去及び書込みは当該区画の先頭ブロックＢＬＫ１を基点に終点ブロックＢＬＫ９に向けて一方向に行うことになる。最初に消去及び書込みの先頭ブロックＢＬＫ１と次ブロックＢＬＫ２が消去処理（Ｅｒａｓｅ）される（ＳＴＰ１）。図において各ステップで実際に行なわれる処理は太枠で囲まれている。次に先頭ブロックＢＬＫ１に対する書き込み処理（Ｐｒｏｇｒａｍ）が行われる（ＳＴＰ２）。この後、消去処理対象ブロックを次のブロックＢＬＫ３に進め（ＳＴＰ３）、書込み処理対象ブロックを次のブロックＢＬＫ２に進める（ＳＴＰ４）。以下同様に、消去処理対象ブロックを次のブロックに進め、書込み処理対象ブロックを次のブロックに進める処理を繰り返し、（ＳＴＰ５〜ＳＴＰ１４）、最後にブロックＢＬＫ９に書込み処理を行なって（ＳＴＰ１５）、全ての処理を終了する。
【００４３】
図５には不揮発性メモリセルの平面的配置関係が概略的に示される。例えば不揮発性メモリセルＭＣ１のフローティングゲートは周辺の不揮発性メモリセルＭＣ２〜ＭＣ９のフローティングゲートとの間で容量性カップリングされる。消去及び書き込みによって不揮発性メモリセルＭＣ１のフローティングゲートが保有する電子の状態が変化されると、その電位変化は周辺の不揮発性メモリセルＭＣ２〜ＭＣ９のフローティングゲートの電位を変化させ、当該周辺の不揮発性メモリセルＭＣ２〜ＭＣ９の閾値電圧を不所望に変動させることになる。消去及び書込み対象を図１の制御手法とは無関係に任意のブロックとする場合に、例えばブロックＢＬＫｊはその両側のブロック、ＢＬＫｉ，ＢＬＫｋから消去及び書込みによる影響を受ける事になる。図１の制御手法によれば、書換え対象とされる記憶区画におけるブロックの消去及び書き込みの順序を、ブロックの配列順序に対して一方向に制御するから、閾値電圧を変動させ得る容量性カップリングの影響を、隣接する一方向からの影響に限定することが可能になる。更に、書込みを行なうときは当該書込み対象ブロックの前記一方向先方に隣接するブロックを先に消去するから、隣接する一方向からの影響を書き込みに限定することができる。これにより、不揮発性メモリセル間の容量性カップリングによる閾値電圧の大きな変動を大凡半減することができる。
【００４４】
《別区画への一括書換え》
前記一方向書換え制御形態に従った具体的な書き換え動作の制御について説明する。先ず、ブロックに対する書き換え指示に応答するとき、当該書き換えブロックを含む一つの区画全体を別の区画に書換える一括書換え制御について説明する。
【００４５】
図６には別区画への前記一括書換え制御による処理手順が例示される。ここでは各々４個のブロックを有する区画ＳＥＣｍ、ＳＥＣｎに着目する。区画ＳＥＣｍを書換え元、区画ＳＥＣｎを書き換え先とする。先ず、書換え対象の区画ＳＥＣｍに配置された複数のブロックＢＬＫ１〜ＢＬＫ４の配列に対して先頭の１ブロックＢＬＫ１の記憶情報を前記データバッファ（ＤＢＵＦ）４に読み込み、書換え先の区画ＳＥＣｎにおいて先頭から２ブロックＢＬＫ１，ＢＬＫ２を消去し（Ｅｒａｓｅ）、前記データバッファ（ＤＢＵＦ）４に読み込んだ記憶情報を区画ＳＥＣｎの先頭ブロックＢＬＫ１に書込み、その後、データバッファ（ＤＢＵＦ）４への新たなデータの読み込み、消去及び書込み単位であるブロックに対する消去、並びに消去及び書込み単位であるブロックに対する書き込み、の各々の対象を前記一方向の次のブロックに順次変更して、前記一方向の終点に位置するブロックＢＬＫ４に対する書き込みを完了するまで前記読み込み、消去及び書込みの処理を順次繰り返す。図６の例では、区画ＳＥＣｍにけるブロックＢＬＫ２のデータＤＡＴＡ２が外部書込みデータＷｄａｔによる書換えの対象とされている。外部書込みデータＷｄａｔによるデータＤＡＴＡ２の変更はデータバッファ（ＤＢＵＦ）４上で行われ、書換えられたデータＤＡＴＡ２ｍが区画ＳＥＣｎのブロックＢＬＫ２に書込まれる。
【００４６】
別区画への前記一括書換え制御では、データの配置が区画単位で変更されることになる。例えば内部コントローラ１１は、各々の区画の物理アドレスの配置を可変可能に定義する区画アドレステーブルを有する。別区画への前記一括書換え制御においてデータの配置が区画単位で変更されたときはその区画アドレステーブルにおいて書換え元区画と書換え先区画の物理アドレスを尾入れ替えればよい。当然内部コントローラ１１は、外部からのアクセスに応答するとき、外部から供給されるアクセスアドレスに含まれる区画アドレスを用いて前記区画アドレステーブルを参照に、それに対応する区画アドレスを用いてメモリアレイをアクセス制御することが必要になる。
【００４７】
《同一区画への区画一括書換え》
次に、ブロックに対する書き換え指示に応答するとき、当該書き換えブロックを含む一つの区画全体を同一区画で書換える一括書換え制御について説明する。
【００４８】
図７には同一区画への一括書換え制御による処理手順が例示される。ここでは４個のブロックを有する区画ＳＥＣｍに着目する。データバッファ（ＤＢＵＦ）４は少なくとも３ブロックの記憶情報を保持できる記憶容量を有する。先ず、書換え対象の区画ＳＥＣｍに配置された複数のブロックＢＬＫ１〜ＢＬＫ４の配列に対して先頭から一方向に連続３ブロックＢＬＫ１〜ＢＬＫ３の記憶情報を前記データバッファ（ＤＢＵＦ）４に読み込み、当該区画ＳＥＣｍにおいて先頭から２個のブロックＢＬＫ１，ＢＬＫ２を消去し、先頭のブロックＢＬＫ１に対して書込みを行う。その後、データバッファ（ＤＢＵＦ）４への新たなデータの読み込み、消去及び書込み単位であるブロックに対する消去、並びに消去及び書込み単位であるブロックに対する書き込み、の各々の対象を前記一方向の次のブロックに順次変更して、前記一方向の終点に位置するブロックＢＬＫ４に対する書き込みを完了するまで前記読み込み、消去及び書込みの処理を順次繰り返す。図７の例では、区画ＳＥＣｍにけるブロックＢＬＫ２のデータＤＡＴＡ２が外部書込みデータＷｄａｔによる書換えの対象とされている。外部書込みデータＷｄａｔによるデータＤＡＴＡ２の変更はデータバッファ（ＤＢＵＦ）４上で行われ、書換えられたデータＤＡＴＡ２ｍが区画ＳＥＣｍのブロックＢＬＫ２に書込まれる。
【００４９】
同一区画への一括書換え制御であるから、データの配置が区画単位で変更されることはない。したがって、フラッシュメモリ１は図６のような区画アドレステーブルを持つことは必須とはされない。
【００５０】
《ブロック単位での書換え》
次に、ブロックに対する書き換え指示に応答するとき、当該書き換えブロック単位で書換える制御について説明する。
【００５１】
図８にはブロック単位での書換え制御による処理手順が例示される。ここでは４個のブロックを有する区画ＳＥＣｍ、ＳＥＣｎに着目する。区画ＳＥＣｍを書換え元、区画ＳＥＣｎを書き換え先とする。ここでは、書換え元ブロックと書換え先ブロックはフラッシュメモリの外部から指定されるものとする。内部コントローラ１１は、記憶情報の書換え指示に応答して、書換え対象とされるブロック毎にその記憶情報を別の区画のブロックに書込む。書込み元データの論理アドレスと書き込み先ブロックの物理アドレスとの対応はフラッシュメモリ外部に配置された図示を省略するメモリコントローラ又はカードコントローラが管理する。即ち、消去及び書込み対象とされるブロックのデータをデータバッファに読み込み、読み込んだデータを外部書込みデータＷｄａｔａによって書換え、書込み先の区画ＳＥＣｎにおける書き込み対象の消去及び書込み単位であるブロックとその隣のブロックの２単位を消去し、前記書込み先の単位であるブロックに対して前記モディファイされたデータバッファ上のデータの書込みを行なう。このとき、前記一方向書き換えと同じ制御が行われ、書込み先区画ＳＥＣｎにおける書込み対象単位であるブロックの選択順序は当該区画の先頭から終点に至る一方向とする。この制御は前記図示を省略するメモリコントローラ又はカードコントローラが行う。書換え元のデータは任意区画の任意ブロックのデータであってよい。図８の例では書換え元データの全ては一つの区画ＳＥＣｍのデータとされているが、それに限定されない。この場合には書き換え元データのアドレス配置はブロック単位で変更されるから、書換え毎に論理アドレスと物理アドレスの対応を組み換えることが必要であり、そのための制御は前述の通り外部のメモリコントローラ又はカードコントローラに委ねるものとする。ブロック単位での書換えを採用する場合には、書換え毎に論理アドレスと物理アドレスの対応を組み換えるので、そのための処理時間が新たに必要になるが、前述した区画に対する一括書換えに要する時間を省くことができる。
【００５２】
前記別区画への書換え、同一区画への書換え及びブロック単位での書換えに際して、消去及び書込みにより他の区画の不揮発性メモリセルに容量性カップリングによる閾値電圧の変動を生じさせないようにするために、例えば、前記記憶区画内のワード線間隔よりも広い間隔が相互に隣接する記憶区画のワード線間に設けられる。図６の例では、区画の境界部分には選択スイッチＭｓ，Ｍｄのスイッチ制御線がワード線方向に延在させることによって前記隣接する区画のワード線間の間隔を大きくしている。或いは、図示を省略するが、区画の端にダミーワード線を配置するようにしてもよい。
【００５３】
《メモリカード》
図９にはフラッシュメモリカードの一例が示される。フラッシュメモリカード２０は、カード基板に、前記フラッシュメモリ１と、カードコントローラ２２と、インタフェース端子２１とを備えて構成される。カードコントローラ２２は、メモリカード仕様に従ったカードインタフェース制御と、カードコマンドに応答するためのフラッシュメモリ１のアクセス制御を行う。アクセス制御に際して、カードコントローラ２２はフラッシュメモリのブロックの物理アドレスを論理アドレスに対応させるための管理情報を生成してブロックに保持させる制御等を行う。上記ブロック単位での書換えを行う毎に必要となる論理アドレスと物理アドレスの対応を示す情報は前記管理情報としてブロックに保持されることになる。前記別区画への書換え又は同一区画への書換えを行うフラッシュメモリを採用する場合にも、カードコントローラ２２はフラッシュメモリのブロックＢＬＫの物理アドレスを論理アドレスに対応させるための管理情報を生成してブロックに保持させる制御等を行うことが必要である。
【００５４】
尚、図示はしないが、前記カードコントローラを前記フラッシュメモリ１と一緒にオンチップして構成することも可能である。
【００５５】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５６】
例えば書き込み・消去動作の単位をワード線単位とする場合について説明したが、其れに限定されず、複数ワード線単位で行っても良い。或いは消去を複数ワード線単位で行い、書き込みをワード線単位で行ってもよい。本発明はＡＮＤ型のフラッシュメモリに限定されない。ＮＯＲ型，ＮＡＮＤ型フラッシュメモリは複数ワード線単位で消去を行うのが一般的であるが、例えば，１ワード線に負電圧印加する方式を用いることでワード線単位での消去は可能であり、小サイズ書き換えを目的としワード線単位で書き込み・消去動作を実施するＮＯＲ型、ＮＡＮＤ型フラッシュメモリ等にも本発明を適用することが可能である。また、本発明はフラッシュメモリに限定されず、ＥＥＰＲＯＭ、その他の記憶形式の不揮発性メモリにも広く適用することができる。本発明に係る不揮発性記憶装置はメモリカード、メモリ単体に限定されず、システムＬＳＩもしくはマイクロコンピュータなどのＬＳＩ（Large Scale Integrated Circuit）にオンチップされたメモリにも広く適用可能である。
【図面の簡単な説明】
【００５７】
【図１】フラッシュメモリによる一方向書き換え制御による処理手順を例示する動作説明図である。
【図２】フラッシュメモリのブロック図である。
【図３】４値記憶を行う不揮発性メモリセルの閾値電圧分布の説明図である。
【図４】メモリアレイ２の構成を例示する回路図である。
【図５】不揮発性メモリセルの隣接フローティングゲート間における容量性カップリングの様子を例示する平面図である。
【図６】別区画への一括書換え制御による処理手順を例示する動作説明図である。
【図７】同一区画への一括書換え制御による処理手順を例示する動作説明図である。
【図８】ブロック単位での書換え制御による処理手順を例示する動作説明図である。
【図９】フラッシュメモリカードを例示するブロック図である。
【符号の説明】
【００５８】
１  フラッシュメモリ
ＢＮＫ０〜ＢＮＫ３  メモリバンク
２  メモリアレイ（ＡＲＹ）
３  Ｘデコーダ（ＸＤＥＣ）
４  データバッファ（ＤＢＵＦ）
１０  外部入出力バッファ（ＩＯＢＵＦ）
１１  内部コントローラ（ＴＣＮＴ）
１２  制御信号バッファ（ＣＳＢＵＦ）
Ｉ／Ｏ１〜Ｉ／Ｏ１６  外部入出力端子
ＭＣ  不揮発性メモリセル
ＳＥＣ  区画
ＢＬＫ  ブロック
ＭＢＬ  主ビット線
ＳＢＬ  副ビット線
Ｍｄ，Ｍｓ  選択スイッチ
ＷＬ  ワード線
ＣＳＬ  コモン線
２０  メモリカード
２１  インタフェース端子
２２  カードコントローラ
【図１】
2007257748.tif 000003
【図２】
2007257748.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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