(57)【要約】【課題】隣接するメモリセル同士の加熱による影響を軽減する。【解決手段】メモリセルは、通電に応じて発熱するヒータ素子１２と、加熱されることで相変化するカルコゲナイド層１０と、これらを駆動するトランジスタ１６、１８を備える。ビット線ＢＬは、所定方向に延在して配され、メモリセルと電気的に接続される。ワード線ＷＬ（ＷＵ）は、ビット線と直交する方向に延在して配され、メモリセルと電気的に接続される。ビット線ＢＬの延在する方向にメモリセルを一定間隔２ｄで位置Ａ１、Ａ２、Ａ３、・・に配する第１のセル列と、第１のセル列をビット線ＢＬの延在する方向にｄずらした位置Ｂ１、Ｂ２、Ｂ３、・・にメモリセルが配された第２のセル列と、を備え、メモリセルが市松模様に存在するように、ワード線ＷＬ（ＷＵ）の延在する方向に第１および第２のセル列を交互に一定間隔ｄで配する。【選択図】図１
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【特許請求の範囲】
【請求項１】
通電に応じて発熱する加熱素子と加熱されることで相変化する可変抵抗素子とを含むメモリセルと、
所定方向に延在して配され、前記メモリセルと電気的に接続されるビット線と、
前記ビット線と直交する方向に延在して配され、前記メモリセルと電気的に接続されるワード線と、
をそれぞれ複数ずつ備える半導体記憶装置であって、
前記メモリセルを市松模様に配するように構成することを特徴とする半導体記憶装置。
【請求項２】
前記ビット線の延在する方向に前記メモリセルを一定間隔２ｄで配する第１のセル列と、
前記第１のセル列を前記ビット線の延在する方向にｄずらした第２のセル列と、
を備え、
前記ワード線の延在する方向に前記第１および第２のセル列を交互に一定間隔ｅで配するように構成することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
２ｄ≧ｅであることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記間隔２ｄ内に、２本以上の前記ワード線が配されることを特徴とする請求項２または３記載の半導体記憶装置。
【請求項５】
前記間隔２ｄ内に、第１および第２の前記ワード線が配され、
前記第１および第２のワード線に挟まれて位置するメモリセルは、前記第１および第２のワード線に接続されると共に、該メモリセルへのデータ書き込みは、前記第１および第２のワード線の双方を介して駆動され、該メモリセルからのデータ読み出しは、前記第１および第２のワード線の一方を介して駆動されることを特徴とする請求項２または３記載の半導体記憶装置。
【請求項６】
前記メモリセルは、前記加熱素子への電流供給をスイッチングする第１および第２のスイッチ素子をさらに備え、
該第１および第２のスイッチ素子のそれぞれの制御端は、それぞれ前記第１および第２のワード線に接続され、
前記電流供給が前記ビット線を介して行われることを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記ワード線を介して前記メモリセルを駆動するワード線駆動部を備え、
前記ワード線駆動部は、
選択的にメモリセルにアクセスするためのロウアドレスとコラムアドレス中の１ビットとをデコードし、複数の前記第１のワード線から一つを選択するための信号を出力する第１のデコーダと、
前記ロウアドレスをデコードし、ライト信号がアクティブの時に複数の前記第２のワード線から一つを選択するための信号を出力する第２のデコーダと、
を備えることを特徴とする請求項５または６記載の半導体記憶装置。
【請求項８】
前記ロウアドレスがｋ（ｋ＝０〜２ｎ−１、ただしｎは２以上の整数）であり、前記複数の第１のワード線の番号をそれぞれ０〜２ｎとし、前記複数の第２のワード線の番号をそれぞれ０〜２ｎ−１とする場合に、
前記第１のデコーダは、前記コラムアドレス中の１ビットに応じて番号ｋおよびｋ＋１のいずれか一方の第１のワード線に対する選択信号を出力し、
前記第２のデコーダは、番号ｋの第２のワード線に対する選択信号を出力することを特徴とする請求項７記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特に、相変化素子を備える半導体記憶装置に係る。
【背景技術】
【０００２】
プログラム可能な抵抗素子付きメモリの一つとして、相変化メモリは、カルコゲナイド系の材料（Ｇｅ，Ｓｂ，Ｔｅ）に熱を加えることで、アモルファス状態（高抵抗）と結晶状態（低抵抗）とを遷移する性質を利用した不揮発性メモリである。一般には、電流により発生するジュール熱と印加時間により、高抵抗（Ｒｅｓｅｔ）／低抵抗（Ｓｅｔ）状態に変化をさせるが、書き込み速度は、フラッシュメモリと比較して速く、利用形態としてＤＲＡＭもしくはＳＲＡＭの置き換えも視野に置いて開発が進められている。
【０００３】
このような相変化メモリは、相変化素子を備えるメモリセルをマトリクス状に配置すると共に、書き込みあるいは読み出しのために、直交するようにビット線とワード線を配して所望のメモリセルに対してアクセスするように構成される（例えば、特許文献１、２参照）。
【０００４】
ところで、相変化メモリでは、メモリセルの微細化に伴って、メモリセルトランジスタの駆動電流能力が低下し、データの書き込みが不安定となってくる。そこでトランジスタの駆動電流を増加させる手段として、実効的なチャネル幅Ｗを大きくする手段がある。例えば、特許文献３には、メモリセルコンタクト部の両側に沿って２個の電界効果トランジスタを、スイッチ素子を構成するスイッチングトランジスタとして配置する不揮発性半導体記憶装置が開示されている。
【０００５】
図７は、特許文献３に記載される相変化メモリの構成を説明するレイアウト図である。図７（ａ）は、平面図であり、図７（ｂ）は、図７（ａ）のＰ−Ｑにおける断面図である。図７において、相変化メモリセルは、コンタクト１１０、カルコゲナイド層１００およびヒータ層１０５を含むメモリセルコンタクト部９５と、スイッチングトランジスタ１１６、１１８とを含む。メモリセルコンタクト部９５は、スイッチングトランジスタ１１６、１１８に共通とされるドレイン領域１２０と、ビット線ＢＬとの間を電気的に接続する。スイッチングトランジスタ１１６は、ワード線ＣＷＬをゲートとし、ソース領域１２５を隣接するトランジスタと共有する。スイッチングトランジスタ１１８は、ワード線ＷＷＬをゲートとし、ソース領域１２５を隣接するトランジスタと共有する。スイッチングトランジスタ１１６、１１８は、メモリセルコンタクト部９５の両側に沿って並列に形成され、データ書込時には両方がオンしてデータ書込電流を通過させる。スイッチングトランジスタ全体でのゲート幅をメモリセル寸法の２倍確保することができるので、メモリセルが微細化された場合にも、データ書込に十分な電流駆動能力を確保することができる。
【０００６】
【特許文献１】特開２００４−１１０８６７号公報
【特許文献２】特開２００５−１５０２４３号公報
【特許文献３】特開２００５−０７１５００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、従来の相変化メモリでは、隣接するメモリセルの書き込み時における加熱によって、すでに書き込みが完了している近隣のメモリセルの状態変化に影響を与える虞がある。特に集積度を上げて微細化が進むに伴って、その影響が大きくなり、隣接するメモリセルにおいて誤ったデータに変化させてしまうことが起こりうる。
【０００８】
ここで、先に説明した図７に示すメモリセルの配置位置について考えてみる。図７の配置位置Ａ１、Ａ２、Ａ３、・・・において、Ａ１−Ａ２、Ａ２−Ａ３、・・・間にはそれぞれ２本のワード線ＣＷＬ、ＷＷＬが配される。一方、ワード線の延在する方向に配置される隣接のメモリセル同士の位置Ａ１−Ａ１間の間隔は、ビット線間の配線間隔となる。一般に半導体装置では、設計ファクターをＦとするならば、通常、配線幅、配線間隔は、Ｆの倍数としてレイアウトされる。このため、位置Ａ１−Ａ２間の間隔は、位置Ａ１−Ａ１間の間隔の２倍となる。したがって、ワード線の延在する方向に配置される隣接のメモリセル同士（例えばＡ１とＡ１）が、熱ディスターブの影響をより強く受けることとなる。
【課題を解決するための手段】
【０００９】
本発明の１つのアスペクトに係る半導体記憶装置は、通電に応じて発熱する加熱素子と加熱されることで相変化する可変抵抗素子とを含むメモリセルと、所定方向に延在して配され、メモリセルと電気的に接続されるビット線と、ビット線と直交する方向に延在して配され、メモリセルと電気的に接続されるワード線と、をそれぞれ複数ずつ備える。そして、メモリセルを市松模様に配するように構成する。
【００１０】
第１の展開形態の半導体記憶装置において、ビット線の延在する方向にメモリセルを一定間隔２ｄで配する第１のセル列と、第１のセル列をビット線の延在する方向にｄずらした第２のセル列と、を備え、ワード線の延在する方向に第１および第２のセル列を交互に一定間隔ｅで配するように構成してもよい。
【００１１】
第２の展開形態の半導体記憶装置において、２ｄ≧ｅであることが好ましい。
【００１２】
第３の展開形態の半導体記憶装置において、間隔２ｄ内に、２本以上のワード線が配されることが好ましい。
【００１３】
第４の展開形態の半導体記憶装置において、間隔２ｄ内に、第１および第２のワード線が配され、第１および第２のワード線に挟まれて位置するメモリセルは、第１および第２のワード線に接続されると共に、該メモリセルへのデータ書き込みは、第１および第２のワード線の双方を介して駆動され、該メモリセルからのデータ読み出しは、第１および第２のワード線の一方を介して駆動されることが好ましい。
【００１４】
第５の展開形態の半導体記憶装置において、メモリセルは、加熱素子への電流供給をスイッチングする第１および第２のスイッチ素子をさらに備え、該第１および第２のスイッチ素子のそれぞれの制御端は、それぞれ第１および第２のワード線に接続され、電流供給がビット線を介して行われることが好ましい。
【００１５】
第６の展開形態の半導体記憶装置において、ワード線を介してメモリセルを駆動するワード線駆動部を備え、ワード線駆動部は、選択的にメモリセルにアクセスするためのロウアドレスとコラムアドレス中の１ビットとをデコードし、複数の第１のワード線から一つを選択するための信号を出力する第１のデコーダと、ロウアドレスをデコードし、ライト信号がアクティブの時に複数の第２のワード線から一つを選択するための信号を出力する第２のデコーダと、を備えることが好ましい。
【００１６】
第７の展開形態の半導体記憶装置において、ロウアドレスがｋ（ｋ＝０〜２ｎ−１、ただしｎは２以上の整数）であり、複数の第１のワード線の番号をそれぞれ０〜２ｎとし、複数の第２のワード線の番号をそれぞれ０〜２ｎ−１とする場合に、第１のデコーダは、コラムアドレス中の１ビットに応じて番号ｋおよびｋ＋１のいずれか一方の第１のワード線に対する選択信号を出力し、第２のデコーダは、番号ｋの第２のワード線に対する選択信号を出力することが好ましい。
【発明の効果】
【００１７】
本発明によれば、ワード線の延在する方向に隣接するメモリセル同士を遠ざけるように配置することで、メモリセルへのデータ書込み時において、隣接するメモリセルに対して熱ディスターブによる影響を減少させ、誤書き込みを防止することができる。
【発明を実施するための最良の形態】
【００１８】
図１（ａ）は、本発明の実施形態に係る半導体記憶装置の構造を示す平面図である。また、図１（ｂ）は、図１（ａ）におけるＸ−Ｙの断面図である。図１において、半導体記憶装置は、ビット線ＢＬと、ビット線ＢＬに対して直交する方向に配線されるワード線ＷＬ、ＷＵと、ビット線ＢＬとワード線ＷＬ、ＷＵとに電気的に接続される相変化メモリセルとから構成される。相変化メモリセルは、コンタクト１１、カルコゲナイド層１０およびヒータ素子１２を含むメモリセルコンタクト部２０と、メモリセルコンタクト部２０を駆動するトランジスタ１６、１８と、を含むユニットセルを構成する。
【００１９】
トランジスタ１６、１８は、半導体基板１５上に形成され、ドレイン領域１７を互いに共有する。ドレイン領域１７は、ヒータ素子１２、カルコゲナイド層１０およびコンタクト１１を介してビット線ＢＬに接続される。トランジスタ１６は、ワード線ＷＬをゲートとし、隣接するトランジスタと互いに共有するソース領域１９ａをソースコンタクト１４ａを介してソース電位線１３に接続する。また、トランジスタ１８は、ワード線ＷＵをゲートとし、隣接するトランジスタと互いに共有するソース領域１９ｂをソースコンタクト１４ｂを介してソース電位線１３に接続する。トランジスタ１６、１８は、メモリセルのデータ書き込み時には双方が所定時間オンとなり、データ読み込み時には一方のみが所定時間オンとなる。なお、ソース電位線１３は、ビット線ＢＬおよびワード線ＷＬ、ＷＵとは異なる層にビット線ＢＬと平行に配線される。
【００２０】
図２は、以上のように構成される半導体記憶装置におけるメモリセルコンタクト部の配置位置を模式的に示す図である。図２において、ビット線ＢＬの延在する方向に一定間隔２ｄで位置Ａ１、Ａ２、Ａ３、・・にメモリセルコンタクト部を配する第１のセル列と、第１のセル列をビット線ＢＬの延在する方向にｄずらした位置Ｂ１、Ｂ２、Ｂ３、・・にメモリセルコンタクト部を配する第２のセル列とが存在する。そして、メモリセルコンタクト部が市松模様（チェッカー模様）に存在するように、ワード線ＷＬ、ＷＵの延在する方向に第１および第２のセル列を交互に一定間隔ｄで配する。
【００２１】
このような配置位置において、隣接するメモリセルコンタクト部同士の位置、例えばＡ２とＢ２は、少なくとも２１／２ｄだけ離れる。従来におけるメモリセルコンタクト部同士の位置、例えばＡ２とＡ２ａがｄ離れているのに対し、約１．４倍離れることになる。したがって、メモリセルへのアクセス時において、隣接するメモリセルに対してヒータ素子１２が発する熱ディスターブによる影響を従来に比べて減少させることができる。
【００２２】
上記は、位置Ａ２におけるセルに書き込む際に周辺のメモリセルに与える影響についての説明である。同様に位置Ａ２におけるセルに対して、周辺のメモリセルを書き込み状態とした場合、従来例の方式では８箇所からの影響、特に上下に隣接するセルの発熱による影響を受け易く、誤データに変化してしまう可能性が高い。これに対し、図２に示すメモリセル配置においては、互いの距離を離すことができ、また周囲を囲むヒータ素子も６箇所となるため、影響を受けにくくなる。そして、微細化に伴い、ビット線間ピッチが狭まっても、隣接のヒータによる影響を軽減することができる。
【００２３】
メモリセルへのデータ書込時には、メモリセルコンタクト部を挟んで両側に位置する２本のワード線ＷＬ、ＷＵがハイレベルとなってトランジスタ１６、１８の双方がオンとなる。そして双方のトランジスタ１６、１８は、メモリセルコンタクト部２０に書き込み電流を通電し、ヒータ素子１２が加熱されてカルコゲナイド層１０に相変化を生じさせる。この場合、２つのトランジスタ１６、１８によって書き込み電流を大きく取ることができ、安定した書き込みが行われる。その際、隣接するメモリセルコンタクト部同士の距離が離れているので、書き込み時の熱ディスターブによる既書き込みメモリセルに対する誤書込みが防止される。
【００２４】
また、メモリセルからの読み出し時において、２本のワード線のうち１本のみをハイレベルとし、一方のトランジスタ１８のみをオンとすることで、カルコゲナイド層１０に流れる読み出し電流を少なくすることができる。したがって、ヒータ素子１２の発熱を抑え、読み出し電流による記憶データの破壊を防止することができる。
【００２５】
なお、以上の構成において、カルコゲナイド層１０は、ビット線ＢＬの下部に配される線状の形状としているが、全体に存在する膜であってもよく、コンタクト１１に接する部分にのみ存在するようにしてもよい。
【実施例１】
【００２６】
図３は、本発明の実施例に係る半導体記憶装置の回路構成を示すブロック図である。図３において、半導体記憶装置は、先に説明したメモリセルコンタクト部２０、メモリセルコンタクト部２０を含むユニットセル２２（２２ａ、２２ｂ、２２ｃ）、ワード線駆動回路２４、読み出し書き込み回路２６、ＶＧセレクタ回路２８を備える。
【００２７】
ワード線駆動回路２４は、メモリセルの選択のためのロウアドレス信号ＲＡ０、ＲＡ１とカラムアドレス信号ＣＡ０とライトイネーブル信号ＷＲとを入力してデコードし、所定のワード線信号ＷｊＬ、ＷｉＵ（ｉ、ｊ＝０〜３）あるいはワード線信号Ｗ３ＬＬをアクティブ（ハイレベル）にする。メモリセルへの書き込み時には、メモリセルコンタクト部２０を挟んで配線される上下隣り合う２本のワード線の信号レベル（例えばワード線信号Ｗ０Ｕ、Ｗ０Ｌ）をハイレベルとする。また、メモリセルの読み出し時には、１本のワード線の信号レベル（例えばワード線信号Ｗ０Ｕ）のみをハイレベルとする。なお、ワード線駆動回路２４の詳細については、後に説明する。
【００２８】
読み出し書き込み回路２６は、センスアンプ及びライトアンプを含む、従来から知られる回路である。メモリセルへの書き込み時には、カラムアドレス信号ＣＡ０〜ＣＡ２とライトイネーブル信号ＷＲとを入力してデコードし、所定のビット線ＢＬをアクティブにして、アクティブになるワード線との交点におけるユニットセル２２中のメモリセルコンタクト部２０にデータ入力信号ＤＩＮを書き込む。また、メモリセルの読み出し時、すなわち、ライトイネーブル信号ＷＲがアクティブでない場合には、先の交点におけるユニットセル２２中のメモリセルコンタクト部２０からビット線ＢＬを介してデータを読み出してデータ出力信号ＤＯＵＴに出力する。
【００２９】
また、ＶＧセレクタ回路２８は、所定のソース電位線ＳＬをアクティブにし、このソース電位線ＳＬに接続されるユニットセル２２中のトランジスタのソースをローレベルとしてトランジスタを活性化する。なお、全てのソース電位線ＳＬの信号レベル（ＶＧＳ０〜ＶＧＳ７）をローレベルとするようにしてもよい。
【００３０】
以上の構成では、図示の簡単化のために、ロウアドレスを２、カラムアドレスを３、メモリセル数を４×８＝３２とする例を示したが、これに限定されるものではない。ロウアドレス、カラムアドレス、メモリセル数は、メモリサイズにより定まる必要数を配置するようにする。
【００３１】
図４は、ユニットセル２２における等価回路を示す図である。ユニットセル２２は、図１で説明したようにトランジスタ１６、１８にそれぞれ対応するＮｃｈトランジスタＱ１、Ｑ２と、メモリセルコンタクト部２０に相当する抵抗Ｒとを備える。ＮｃｈトランジスタＱ１、Ｑ２のドレインは共通とされ、このドレインには、読み出し書き込み回路２６が出力するビット線信号ＤＧｎが抵抗Ｒを介して供給される。また、ＮｃｈトランジスタＱ１、Ｑ２のソースは共通とされ、ソースには、ＶＧセレクタ回路２８が出力するソース電位信号ＶＧＳｎが与えられる。さらに、ＮｃｈトランジスタＱ１、Ｑ２のそれぞれのゲートには、ワード線駆動回路２４が出力するワード線信号ＷｉＬ、ＷｊＵが与えられる。メモリセルコンタクト部２０に書き込みあるいは読み出しを行う場合、ビット線信号ＤＧｎをハイレベルとし、ソース電位信号ＶＧＳｎをローレベルとする。書き込み時には、ワード線信号ＷｉＬ、ＷｊＵを共にハイレベルとしてＮｃｈトランジスタＱ１、Ｑ２の双方をオンとする。一方、読み出し時には、ワード線信号ＷｊＵをハイレベルとしてＮｃｈトランジスタＱ１のみをオンとする。
【００３２】
次に、ワード線駆動回路２４の詳細について説明する。図５は、本発明の実施例に係るワード線駆動回路の構成を示すブロック図である。ワード線駆動回路は、アッパーワードデコーダ３１とローワーワードデコーダ３３とからなる。
【００３３】
ローワーワードデコーダ３３は、ロウアドレスＲＡ０、ＲＡ１とライトイネーブル信号ＷＲとを入力とする２入力４出力デコーダ３４と、２入力４出力デコーダ３４のデコード出力をバッファリングしてワード線信号Ｗ０Ｌ〜Ｗ３Ｌをそれぞれ出力するバッファＢＦ２、ＢＦ４、ＢＦ６、ＢＦ８を備える。メモリセルへの書き込み時において、ライトイネーブル信号ＷＲをＨレベルとする。２入力４出力デコーダ３４は、ロウアドレスＲＡ０、ＲＡ１に応じてデコードされたワード線信号Ｗ０Ｌ〜Ｗ３Ｌのいずれか一つをハイレベルとする。すなわち、ロウアドレスＲＡ０、ＲＡ１がそれぞれＬＬ、ＨＬ、ＬＨ、ＨＨレベルにある場合に、ワード線信号Ｗ０Ｌ〜Ｗ３Ｌは、それぞれＨＬＬＬ、ＬＨＬＬ、ＬＬＨＬ、ＬＬＬＨレベルとなる。また、メモリセルの読み出し時において、ライトイネーブル信号ＷＲがＬレベルとなるため、ワード線信号Ｗ０Ｌ〜Ｗ３Ｌの全ては、Ｌレベルになる。
【００３４】
一方、アッパーワードデコーダ３１は、ロウアドレスＲＡ０、ＲＡ１とカラムアドレスＣＡ０とを入力とする３入力８出力デコーダ３２と、ＯＲ回路ＯＲ１、ＯＲ２、ＯＲ３と、バッファＢＦ１、ＢＦ３、ＢＦ５、ＢＦ７、ＢＦ９を備える。３入力８出力デコーダ３２の出力端０は、バッファＢＦ１を介してワード線信号Ｗ０Ｕを出力する。出力端１、２は、それぞれＯＲ回路ＯＲ１の入力端に接続され、ＯＲ回路ＯＲ１の出力端は、バッファＢＦ３を介してワード線信号Ｗ１Ｕを出力する。出力端３、４は、それぞれＯＲ回路ＯＲ２の入力端に接続され、ＯＲ回路ＯＲ２の出力端は、バッファＢＦ５を介してワード線信号Ｗ２Ｕを出力する。出力端５、６は、それぞれＯＲ回路ＯＲ３の入力端に接続され、ＯＲ回路ＯＲ３の出力端は、バッファＢＦ７を介してワード線信号Ｗ３Ｕを出力する。出力端７は、バッファＢＦ９を介してワード線信号Ｗ３ＬＬを出力する。
【００３５】
図６は、このように構成されるアッパーワードデコーダ３１およびローワーワードデコーダ３３が出力する信号の論理レベルの一覧を表す図である。図６において、「ＲＡ−ＣＡ」は、ロウアドレスＲＡ０、ＲＡ１とカラムアドレスＣＡ０の入力レベルの組み合わせを表し、この組み合わせにおけるワード線信号Ｗ０Ｌ〜Ｗ３Ｌ、Ｗ０Ｕ〜Ｗ３Ｕ、Ｗ３ＬＬのレベルを表す。例えば「００−０」は、ロウアドレスＲＡ０、ＲＡ１とカラムアドレスＣＡ０が全て「０」（Ｌレベル）であることを示し、この場合にはワード線信号Ｗ０Ｕ、Ｗ０ＬがＨレベルとなり、他のワード線信号はＬレベルとなる。また、「００−１」は、ロウアドレスＲＡ０、ＲＡ１が「０」（Ｌレベル）で、カラムアドレスＣＡ０が「１」（Ｈレベル）であることを示し、この場合にはワード線信号Ｗ０Ｌ、Ｗ１ＵがＨレベルとなり、他のワード線信号はＬレベルとなる。
【００３６】
図６に示すように、アッパーワードデコーダ３１は、ロウアドレスとカラムアドレスとを組み合わせ、さらにローワーワードデコーダ３３と組み合わせることによって、メモリセルに対して１組のワード線を選択状態とする。また、読み出しモード時は、ワード線信号ＷｋＬ（ｋは、０〜３）が全てＬレベルとなり、ワード線信号ＷｋＵあるいはワード線信号Ｗ３ＬＬによって１つのワード線が選択される。
【００３７】
次に、図３を参照しながら、半導体記憶装置の動作について説明する。まず、ユニットセル２２ａを書き込み状態とする場合を考える。読み出し書き込み回路２６は、カラムアドレスの最下位アドレスＣＡ０によって偶数・奇数のビット線が選択されるものと仮定する。今、ビット線信号ＤＧ０が選択状態となり、ソース電位信号ＶＧＳ０がＧＮＤレベルに固定されるとする。
【００３８】
ロウアドレスおよびカラムアドレスが図６に示す「００−０」の場合、ワード線信号Ｗ０Ｕ、Ｗ０ＬがＨレベルとなり、他のワード線信号は、全てＬレベルとなる。ライトアンプよりカラムセレクタを介し、ビット線信号ＤＧ０が与えられるユニットセル２２ａが選択状態となるため、ユニットセル２２ａのみが書き込み可能な状態となる。
【００３９】
次に、アドレス要求によってロウアドレスおよびカラムアドレスが図６に示す「００−１」に変化して隣接セルを選択する場合、ビット線信号ＤＧ０をＬレベル（非活性状態）とし、ビット線信号ＤＧ１をＨレベル（活性状態）とし、ソース線信号ＶＧＳ０はオープンもしくはプリチャージレベルに電位供給され（非活性状態）、ソース電位信号ＶＧＳ１をＧＮＤレベルに引き下げる（活性状態）。図６に示すように、これまでＨレベルであったワード線信号Ｗ０Ｕは、Ｌレベルになり、ワード線信号Ｗ０Ｌは、Ｈレベルを維持し、ワード線信号Ｗ１ＵがＨレベルとなる。これよって、ユニットセル２２ｂが選択可能となる。
【００４０】
さらに、アドレス要求によってロウアドレスおよびカラムアドレスが図６に示す「１１−１」が選択された場合、ワード線信号Ｗ０Ｌ、Ｗ１Ｕは、共にＬレベルとなり、ワード線信号Ｗ３Ｌ、Ｗ３ＬＬがＨレベルとなる。これによって、ユニットセル２２ｃが選択可能となる。
【００４１】
このように、アクティブになるワード線とビット線とを順次切り替えることにより、１つのメモリセルを選択し、メモリセルへの書き込み、読み出しの選択を行うことができる。
【００４２】
以上の説明においては、アッパーワードデコーダ３１に入力するカラムアドレスを最下位のアドレスＣＡ０として、隣接するビット線に沿ってアクセスする方法について説明した。しかし、入力されるカラムアドレスは、アドレスＣＡ０に限定されること無く、他の１アドレスであってもよい。例えば最上位アドレスとすることで、２本のワード線を固定としてカラムアドレスのみで読み出し、書き込みを行うことも可能であり、アクセススピードの高速化の点で好ましい。
【００４３】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施形態に係る半導体記憶装置の構造を示す図である。
【図２】本発明の実施形態に係る半導体記憶装置におけるメモリセルコンタクト部の配置位置を模式的に示す図である。
【図３】本発明の実施例に係る半導体記憶装置の回路構成を示すブロック図である。
【図４】ユニットセルにおける等価回路を示す図である。
【図５】本発明の実施例に係るワード線駆動回路の構成を示すブロック図である。
【図６】本発明の実施例に係るワード線駆動回路が出力する信号の論理レベルの一覧を表す図である。
【図７】従来の相変化メモリの構成を説明するレイアウト図である。
【符号の説明】
【００４５】
１０  カルコゲナイド層
１１  コンタクト
１２  ヒータ素子
１３  ソース電位線
１４ａ、１４ｂ  ソースコンタクト
１５  半導体基板
１６、１８  トランジスタ
１７  ドレイン領域
１９ａ、１９ｂ  ソース領域
２０  メモリセルコンタクト部
２２  ユニットセル
２４  ワード線駆動回路
２６  読み出し書き込み回路
２８  ＶＧセレクタ回路
３１  アッパーワードデコーダ
３２  ３入力８出力デコーダ
３３  ローワーワードデコーダ
３４  ２入力４出力デコーダ
Ａ１、Ａ２、Ａ３、・・Ｂ１、Ｂ２、Ｂ３、・・  位置
ＢＬ  ビット線
ＢＦ１〜ＢＦ９  バッファ
ＣＡ０、ＣＡ１、ＣＡ２  カラムアドレス信号
ＤＧｎ  ビット線信号
ＤＩＮ  データ入力信号
ＤＯＵＴ  データ出力信号
ＯＲ１、ＯＲ２、ＯＲ３  ＯＲ回路
Ｑ１、Ｑ２  Ｎｃｈトランジスタ
Ｒ  抵抗
ＲＡ０、ＲＡ１  ロウアドレス信号
ＶＧＳｎ  ソース電位信号
ＷＲ  ライトイネーブル信号
ＷｊＬ、ＷｉＵ、Ｗ３ＬＬ  ワード線信号
ＷＬ、ＷＵ  ワード線
【図１】
2007201081.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2007201081.tif 000008
【図７】
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