(57)【要約】      （修正有）【課題】プログラム動作時に非選択されたストリング内のソース及びドレイン選択トランジスタに隣接したメモリセルで起こるプログラムディスターブを防止するＮＡＤ型フラッシュメモリ素子及びその製造方法を提供する。【解決手段】半導体基板のアクティブ領域より低くリセスされたソース選択トランジスタゲート及びドレイン選択トランジスタゲートを形成し、ソース選択トランジスタゲート及びドレイン選択トランジスタゲートの有効チャネルの長さをメモリセルゲートのチャネルの長さより長くして選択トランジスタのソース領域とドレイン領域との間の電場を減らすことにより、非選択されたセルストリングでソース及びドレイン選択トランジスタに隣接したエッジメモリセルにプログラムディスターブが発生することを防止し得るナンド型フラッシュメモリ素子及びその製造方法。【選択図】なし【特許請求の範囲】
【請求項１】
半導体基板のアクティブ領域より低くリセスされて形成されたドレイン選択トランジスタゲート及びソース選択トランジスタゲート；及び
上記ソース選択トランジスタゲートと上記ドレイン選択トランジスタゲートとの間の上記アクティブ領域上に形成されたメモリセルゲートを含み、
上記リセスされて形成されたソース選択トランジスタゲート及びドレイン選択トランジスタゲートのチャネルの長さ(縦方向)が上記メモリセルゲートのチャネルの長さより長く形成されることを特徴とするナンド型フラッシュメモリ素子。
【請求項２】
上記ソース選択トランジスタゲート及びドレイン選択トランジスタゲートのチャネルの長さは、上記アクティブ領域を限定する素子分離膜の長さより短いか、または同様であることを特徴とする請求項１に記載のナンド型フラッシュメモリ素子。
【請求項３】
上記ソース選択トランジスタゲート及びドレイン選択トランジスタゲートのチャネルの幅(横方向)は、上記メモリセルゲートの幅より狭いか、または同様であることを特徴とする請求項１に記載のナンド型フラッシュメモリ素子。
【請求項４】
上記ソース選択トランジスタゲート及びドレイン選択トランジスタゲートの大きさ(ゲート幅)は、上記メモリセルゲートの大きさと同様であることを特徴とする請求項１に記載のナンド型フラッシュメモリ素子。
【請求項５】
上記ソース選択トランジスタゲートとこれに最隣接したメモリセルゲートとの間の間隔と、上記ドレイン選択トランジスタとこれに最隣接したメモリセルゲートとの間の間隔は他の残りのメモリセルとの間の間隔と同様であることを特徴とする請求項１に記載のナンド型フラッシュメモリ素子。
【請求項６】
半導体基板のアクティブ領域より低くリセスされて形成されたソース選択トランジスタゲート；
上記半導体基板のアクティブ領域上に形成されたドレイン選択トランジスタゲート；及び
上記ソース選択トランジスタゲートと上記ドレイン選択トランジスタゲートとの間の上記アクティブ領域上に形成されたメモリセルゲートを含み、
上記リセスされて形成されたソース選択トランジスタゲートのチャネルの長さ(縦方向)が上記メモリセルゲートのチャネルの長さより長く形成されることを特徴とするナンド型フラッシュメモリ素子。
【請求項７】
上記ソース選択トランジスタゲートのチャネルの長さは上記アクティブ領域を限定する素子分離膜の長さより短いか、または同様であることを特徴とする請求項６に記載のナンド型フラッシュメモリ素子。
【請求項８】
上記ソース選択トランジスタゲートのチャネルの幅(横方向)は、上記メモリセルゲートの幅より狭いか、または同様であることを特徴とする請求項６に記載のナンド型フラッシュメモリ素子。
【請求項９】
上記ソース選択トランジスタゲートの大きさ(ゲート幅)は、上記メモリセルゲートの大きさと同様であることを特徴とする請求項６に記載のナンド型フラッシュメモリ素子。
【請求項１０】
上記ソース選択トランジスタゲートとこれに最隣接したメモリセルゲートとの間の間隔は、他の残りのメモリセルとの間の間隔と同様であることを特徴とする請求項６に記載のナンド型フラッシュメモリ素子。
【請求項１１】
半導体基板のアクティブ領域より低くリセスされて形成されたドレイン選択トランジスタゲート；
上記半導体基板のアクティブ領域上に形成されたソース選択トランジスタゲート；及び
上記ソース選択トランジスタゲートと上記ドレイン選択トランジスタゲートとの間の上記アクティブ領域上に形成されたメモリセルゲートを含み、
上記リセスされて形成されたドレイン選択トランジスタゲートのチャネルの長さ(縦方向)が、上記メモリセルゲートのチャネルの長さより長く形成されることを特徴とするナンド型フラッシュメモリ素子。
【請求項１２】
上記ドレイン選択トランジスタゲートのチャネルの長さは上記アクティブ領域を限定する素子分離膜の長さより短いか、または同様であることを特徴とする請求項１１に記載のナンド型フラッシュメモリ素子。
【請求項１３】
上記ドレイン選択トランジスタゲートのチャネルの幅(横方向)は、上記ドレイン選択トランジスタゲートの幅より狭いか、または同様であることを特徴とする請求項１１に記載のナンド型フラッシュメモリ素子。
【請求項１４】
上記ドレイン選択トランジスタゲートの大きさ(ゲート幅)は、上記メモリセルゲートの大きさと同様であることを特徴とする請求項１１に記載のナンド型フラッシュメモリ素子。
【請求項１５】
上記ドレイン選択トランジスタゲートとこれに最隣接したメモリセルゲートとの間の間隔は他の残りのメモリセルとの間の間隔と同様であることを特徴とする請求項１１に記載のナンド型フラッシュメモリ素子。
【請求項１６】
半導体基板上にアクティブ領域を限定する素子分離膜を形成する段階；
上記素子分離膜間の上記アクティブ領域をリセスさせる段階；
上記リセスされたアクティブ領域にトンネル酸化膜とフローティングゲート用導電膜を形成する段階；及び
上記結果物の全体の表面上に誘電体膜とコントロールゲート用導電膜を形成する段階を含むナンド型フラッシュメモリ素子の製造方法。
【請求項１７】
上記リセスされたアクティブ領域の深さは、上記素子分離膜の深さより短いか、または同様であることを特徴とする請求項１６に記載のナンド型フラッシュメモリ素子の製造方法。
【請求項１８】
上記リセスされたアクティブ領域の幅(横方向)は、上記ゲートの幅より狭いか、または同様であることを特徴とする請求項１６に記載のナンド型フラッシュメモリ素子の製造方法。
【請求項１９】
上記アクティブ領域をリセスさせることは、プラズマガスを用いることを特徴とする請求項１６に記載のナンド型フラッシュメモリ素子の製造方法。
【請求項２０】
上記プラズマガスのエネルギーとして100〜3K wattを用いることを特徴とする請求項１９に記載のナンド型フラッシュメモリ素子の製造方法。
【請求項２１】
上記アクティブ領域をリセスさせることは、Cl2のベースにHBr/Ar/Heなどを添加したガスを用いることを特徴とする請求項１６に記載のナンド型フラッシュメモリ素子の製造方法。
【請求項２２】
上記フローティングゲート用導電膜と上記コントロールゲート用導電膜は、ドープされたポリシリコン、アンドープされたポリシリコンの単一層または積層膜で形成されることを特徴とする請求項１６に記載のナンド型フラッシュメモリ素子の製造方法。
【請求項２３】
上記フローティングゲート用導電膜は、上記リセスされたアクティブ領域を埋め込むように200〜10000Åの厚さで蒸着されることを特徴とする請求項１６に記載のナンド型フラッシュメモリ素子の製造方法。
【請求項２４】
半導体基板のゲート形成領域をリセスさせる段階；
上記リセスされた領域を含む半導体基板の全面にトンネル酸化膜、フローティングゲート用ポリシリコン膜及びハードマスクを蒸着する段階；
上記ハードマスクをパターニングした後に上記パターニングされたハードマスクをエッチングマスクにして上記フローティングゲート用ポリシリコン膜と上記トンネル酸化膜をエッチングして素子分離膜を形成するためのトレンチを形成する段階；
上記トレンチの内部を酸化膜でギャップフィルした後に平坦化させて上記素子分離膜を形成する段階；及び
上記平坦化された表面上に誘電体膜とコントロールゲート用導電膜を形成する段階を含むナンド型フラッシュメモリ素子の製造方法。
【請求項２５】
上記リセスされた領域の幅(横方向)は、上記ゲートの幅より狭いか、または同様であることを特徴とする請求項２４に記載のナンド型フラッシュメモリ素子の製造方法。
【請求項２６】
上記リセスされた領域の深さは、上記素子分離膜の深さより短いか、または同様であることを特徴とする請求項２４に記載のナンド型フラッシュメモリ素子の製造方法。
【請求項２７】
上記アクティブ領域をリセスさせることは、プラズマガスを用いることを特徴とする請求項２４に記載のナンド型フラッシュメモリ素子の製造方法。
【請求項２８】
上記プラズマガスのエネルギーとして100〜3K wattを用いることを特徴とする請求項２７に記載のナンド型フラッシュメモリ素子の製造方法。
【請求項２９】
上記アクティブ領域をリセスさせることは、Cl2のベースにHBr/Ar/Heなどを添加したガスを用いることを特徴とする請求項２４に記載のナンド型フラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナンド型フラッシュメモリ素子及びその製造方法に関し、特にドレイン選択トランジスタとソース選択トランジスタに隣接したメモリセルのプログラムディスターブを防止するNAND型フラッシュメモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリとは、電源が遮断された時にデータを保管することができる非揮発性メモリの一つであり、電気的にプログラム(program)と消去(erase)が可能であり、一定周期でデータ(data)を再作成するリフレッシュ(refresh)機能が不要な素子を称する。ここで、プログラムとは、データをメモリセルに記録(write)する動作を示し、消去とは、データをメモリから削除(erase)する動作を示す。このようなフラッシュメモリ素子はセルの構造及び動作条件により大きくノア(NOR)とナンド(NAND)フラッシュに分けられる。ノア型フラッシュメモリは、各メモリセルトランジスタのソースが接地端子(VSS)に連結されて任意の住所に対するプログラム及び消去が可能であり、高速動作を要求する応用分野に主に使われている。反面、ナンド型フラッシュメモリは複数のメモリセルトランジスタが直列に連結されて一つのストリング(string)を構成し、一つのストリングがソースとドレインに連結されている構造であり、高集積データの保管応用の分野で主に使われる。
【０００３】
図１は一般的なNAND型フラッシュメモリ素子を示す。
【０００４】
図１を参照すれば、ドレイン選択トランジスタDSTとソース選択トランジスタSSTとの間に直列に連結されるメモリセルMC0〜MC31の個数はデバイス(device)及び密度(density)を考慮し、16個、32個、または64個等にする。
【０００５】
図１では、32個のメモリセルを一つのストリングとしてN個のストリング1-1〜1-nが存在する。メモリセル(例えば、MC0)は、一つのワードラインWL0により制御され、一つのページ、即ちメモリセルのグループを形成する。これには32個のページが存在する。
【０００６】
図１のようなナンド型フラッシュメモリ素子のプログラム動作において非選択されたストリング(例えば1-1)では、プログラム対象メモリセルがMC1である場合に、プログラムの対象でないメモリセルMC0及びMC1-MC31のチャネルを略8Vにブースティングさせてプログラムディスターブを予防している。そのようなチャネルの電圧が8V程度に高くなってソース選択トランジスタSSTとドレイン選択トランジスタDSTに隣接したメモリセルMC0及びMC31にのみプログラムディスターブが発生している。
【０００７】
より具体的に説明すれば、プログラム動作時に隣接したソース選択トランジスタSSTのゲートには0Vの電圧が印加され、ドレイン選択トランジスタDSTのゲートにはVCCの電圧が印加され、プログラムの対象でないメモリセルMC0及びMC1-MC31のゲートには略10Vのプログラム禁止電圧(Vpass)が印加されることにより、ソース選択トランジスタSSTのチャネルが略0V、ドレイン選択トランジスタDSTのチャネルが略1V、メモリセルMC0、MC1-MC31のチャネルが略8Vでブースティングされる。このようになれば、ソース選択トランジスタSSTの0Vのチャネル電圧とメモリセルMC0の8Vのチャネル電圧間の電圧差によりソース選択トランジスタSSTとメモリセルMC0との間に、強い横方向の電場が存在し、ドレイン選択トランジスタDSTの1Vのチャネル電圧とメモリセルMC31の8Vのチャネル電圧間の電圧差によりドレイン選択トランジスタDSTとメモリセルMC31との間にも強い横方向の電場が存在する。このような電圧差により横方向に強い電場が発生すれば、ソース選択トランジスタ(SST)のゲート酸化膜とシリコン基板間の界面で発生する電子(electron)がシリコン基板の表面に沿ってメモリセルMC0側に移動しながらホットエレクトロン(hotelectron)となる。このように発生したホットエレクトロンは縦方向に移動してプログラムを目的としないメモリセルMC0のフローティングゲートに流入して非選択されたストリング(1-1)内のメモリセルMC0にデータをプログラムさせる。ドレイン選択トランジスタDSTのゲート電圧はソース選択トランジスタSSTのゲート電圧より高く、相対的に電子数が少ないため、メモリセルMC31にはプログラムディスターブが相対的にメモリセルMC0より少なく発生する。
【０００８】
図２は、メモリセル(MC0、MC31;ホットエレクトロンによるプログラムディスターブが発生するメモリセル)のしきい値電圧(Vt)とプログラム禁止電圧(Vpass)との関係を示したグラフである。
【０００９】
図２に示した通り、１番目と最後のワードラインWL0及びWL31に接続されたメモリセルMC0及びM31は他のワードラインWL1-WL30に接続されたメモリセルMC1-MC30とは全く異なる特性を示すことが分かる。その原因は、前述したホットエレクトロン(hotelectron)によるプログラムディスターブ現象のためである。
【００１０】
図２に示したプログラムディスターブ現象は、メモリセルの大きさが小さいほど激しくなり、シングルレベルセルよりはマルチレベルセルでさらに激しくなる。このようなプログラムディスターブ現象はデバイスの性能を低下させる短所がある。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明が解決しようとする技術的課題は、プログラム動作時に非選択されたセルストリングにおいてドレイン選択トランジスタに隣接したメモリセルとソース選択トランジスタに隣接したメモリセルでプログラムディスターブが発生することを防止することにある。
【課題を解決するための手段】
【００１２】
本発明の第１の観点(aspect)によるナンド型フラッシュメモリ素子は、半導体基板のアクティブ領域より低くリセスされて形成されたドレイン選択トランジスタゲート及びソース選択トランジスタゲート；及び上記ソース選択トランジスタゲートと上記ドレイン選択トランジスタゲートとの間の上記アクティブ領域上に形成されたメモリセルゲートを含み、上記リセスされて形成されたソース選択トランジスタゲート及びドレイン選択トランジスタゲートのチャネルの長さ(縦方向)が上記メモリセルゲートのチャネルの長さより長く形成されることを特徴とする。
【００１３】
本発明の第２の観点によるナンド型フラッシュメモリ素子は、半導体基板のアクティブ領域より低くリセスされて形成されたソース選択トランジスタゲート；上記半導体基板のアクティブ領域上に形成されたドレイン選択トランジスタゲート；及び上記ソース選択トランジスタゲートと上記ドレイン選択トランジスタゲートとの間の上記アクティブ領域上に形成されたメモリセルゲートを含み、上記リセスされて形成されたソース選択トランジスタゲートのチャネルの長さ(縦方向)が上記メモリセルゲートのチャネルの長さより長く形成されることを特徴とする。
【００１４】
本発明の第３の観点によるナンド型フラッシュメモリ素子は、半導体基板のアクティブ領域より低くリセスされて形成されたドレイン選択トランジスタゲート；上記半導体基板のアクティブ領域上に形成されたソース選択トランジスタゲート；及び上記ソース選択トランジスタゲートと上記ドレイン選択トランジスタゲートとの間の上記アクティブ領域上に形成されたメモリセルゲートを含み、上記リセスされて形成されたドレイン選択トランジスタゲートのチャネルの長さ(縦方向)が上記メモリセルゲートのチャネルの長さより長く形成されることを特徴とする。
【００１５】
本発明の第４の観点によるナンド型フラッシュメモリ素子の製造方法は、半導体基板上にアクティブ領域を限定する素子分離膜を形成する段階；上記素子分離膜間の上記アクティブ領域をリセスさせる段階；上記リセスされたアクティブ領域にトンネル酸化膜とフローティングゲート用導電膜を形成する段階；及び上記結果物の全体の表面上に誘電体膜とコントロールゲート用導電膜を形成する段階を含む。
【００１６】
本発明の第５の観点によるナンド型フラッシュメモリ素子の製造方法は、半導体基板のゲート形成領域をリセスさせる段階；上記リセスされた領域を含む半導体基板の全面にトンネル酸化膜、フローティングゲート用ポリシリコン膜及びハードマスクを蒸着する段階；上記ハードマスクをパターニングした後に上記パターニングされたハードマスクをエッチングマスクにして上記フローティングゲート用ポリシリコン膜と上記トンネル酸化膜をエッチングして素子分離膜を形成するためのトレンチを形成する段階；上記トレンチの内部を酸化膜でギャップフィルした後に平坦化させて上記素子分離膜を形成する段階；及び上記平坦化された表面上に誘電体膜とコントロールゲート用導電膜を形成する段階を含む。
【発明の効果】
【００１７】
上述した通り、本発明によれば、ナンド型フラッシュメモリ素子のプログラム動作時に非選択されたストリング内のソース及びドレイン選択トランジスタに隣接したメモリセルでプログラムディスターブが発生することを防止することができる。
【００１８】
また、本発明によれば、ソース及びドレイン選択トランジスタゲートの大きさ(ゲート幅)を減らすことができ、即ち、ソース及びドレイン選択トランジスタゲートの大きさとメモリセルゲートの大きさを同様にすることにより、全体チップのサイズを縮小することができる。
【００１９】
また、本発明によればソース及びドレイン選択トランジスタとこれらに隣接したメモリセルゲートとの間の間隔を残りのメモリセルゲートとの間の間隔と同様にすることにより、全体チップのサイズを縮小することができる。
【００２０】
また、本発明によれば、ソース及びドレイン選択トランジスタのしきい値電圧の調節のための不純物注入工程を省略することができるため、工程段階の減少にも寄与することができる。
【００２１】
その結果、コストの低減及び収率の向上に大きく寄与する利点がある。
【発明を実施するための最良の形態】
【００２２】
以下、添付した図面を参照して本発明の実施例を詳細に説明する。しかし、本発明は以下で開示される実施例により限定されるものでなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が以下に詳述する実施例により限定されるものではない。単に本実施例は、本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願の特許請求の範囲により理解されなければならない。図面において同一参照符号は同じ機能を遂行する同一部材(member)を示す。
【００２３】
本発明による第１の実施例は、一般的な(conventional)STIを適用して選択トランジスタを形成する場合を示し、本発明による第２の実施例はセルフアラインSTIを適用して選択トランジスタを形成する場合を示す。
【００２４】
図３ａ〜図３ｆは、本発明の好ましい第１の実施例によるナンド型フラッシュメモリ素子の工程断面図であり、図４ａ〜図４ｅは本発明の好ましい実施例によるナンド型フラッシュメモリ素子のレイアウトである。
【００２５】
図３ａ及び図４ａを参照すれば、シリコン基板(100)を選択的にエッチングしてアクティブ領域を限定する素子分離膜を形成するためのトレンチ(102)を形成する。ここで、素子分離膜はSTI(ShallowTrench Isolation)膜を利用したが、LOCOS(Local Oxidation of Silicon)などの他の方法を用いて形成することもできる。図３ａは図４ａのA-A’ラインの断面図である。
【００２６】
図３ｂ及び図４ｂを参照すれば、トレンチの内部をHDP(High Density Plasma)酸化膜、BPSG(Boron-PhosphorosSilicate Glass)、SOG(Silicon On Glass)のいずれか一つまたはこれらの組合わせにより300〜10000Åの厚さにギャップフィル(gapfill)して素子分離膜(104)を形成した後にCMP(Chemical Mechanical Polishing)や全面エッチング(etch back)などで平坦化させる。図３ｂは図４ｂのA-A’ラインの断面図である。
【００２７】
図３ｃ及び図４ｃを参照すれば、アクティブ領域より低くリセスされた選択トランジスタのゲートを形成するために素子分離膜(104)間のシリコン基板(100)のアクティブ領域をリセスさせてリセス領域(106)を形成する。このようにアクティブ領域をリセスさせてリセス領域(106)を形成する理由は、後述するが、選択トランジスタに隣接したメモリセルでプログラムディスターブ(disturb)が発生することを防止するためである。図３ｃは、図４ｃのA-A’ラインの断面図である。
【００２８】
ここで、リセス領域(106)を形成するために乾式エッチング方法を用い、エッチングガスとしてはCl2のベース(base)にHBr/Ar/Heなどのガスを添加して用いる。また、エッチングガスとしてプラズマガスを用い、プラズマエネルギーは100〜3Kwatt用いる。この時、リセス領域(106)の長さ(縦方向の深さ)は素子分離膜(104)の長さ(縦方向の深さ)より小さいか、または同様にし、リセス領域(106)の幅(横方向)はメモリセルゲートの幅より小さいか、または同様にしてもよい。その理由は、ソース領域とドレイン領域がリセス領域(106)の上部に形成され、ソース領域とドレイン領域間の有効チャネルの長さ(縦方向)を従来より長くし、同時にソース選択トランジスタとドレイン選択トランジスタのゲート長を減らして、セルストリング全体のサイズを減らすためである。もし、リセス領域(106)の幅(横方向)がゲートの幅より大きければ、ソース領域とドレイン領域がリセス領域(106)の下部に形成され、ソース領域とドレイン領域間のチャネルの長さ(縦方向)が従来のものと差がなくなる。また、正弦形成(即ち、ドレイン領域とソース領域)のための不純物注入工程(ionimplantation)は、リセス領域(106)の形成後に行われる。このイオン注入工程は、上記リセスされたアクティブ領域のボトム(bottom)まで行われる。その後、選択トランジスタSSTとDSTのソース領域とドレイン領域間のリーケージを減らすためにしきい値電圧(Vt)の調節のための不純物工程を追加で実施したが、本発明では選択トランジスタSSTとDSTの有効チャネルの長さ(縦方向)を長くすることにより、ソース領域とドレイン領域間にリーケージが発生せず、しきい値電圧(Vt)の調節のための不純物の注入工程を省略してもよい。
【００２９】
図３ｄを参照すれば、コンフォーマルステップカバレッジ(conformal step coverage)を有するように酸化(oxidationまたはradicaloxidation)工程を行って素子分離膜(104)を除いた露出された全ての領域(リセス領域(106)の内部を含む)にトンネル酸化膜(108)を300〜1500℃の温度で薄く形成する。この時、反応ガスとしてO2、N2O、湿式酸素(wetoxygen)、ラジカル(radical)Oxなどを用いる。
【００３０】
図３ｅを参照すれば、トンネル酸化膜(108)上にフローティングゲート用導電膜を300〜900℃の温度で200〜10000Åの厚さで蒸着した後にマスク(図示せず)を用いてフローティングゲート(110)を形成する。ここで、フローティングゲート用導電膜はドープされたポリシリコン、アンドープされたポリシリコンの単一膜またはこれらの組合わせにより形成することができる。図３ｅは、図４ｄのA-A’ラインの断面図である。
【００３１】
図３ｆを参照すれば、フローティングゲート(110)及び素子分離膜(104)の段差に沿ってIPO(InterPoly Oxide)を蒸着して誘電体膜を形成する。ここで、誘電体膜としてONO膜(SiO2/Si3N4/SiO2;112)や高誘電物質をCVD(ChemicalVapor Deposition)またはALD(Atomic Layer Deposition)で蒸着する。ONO膜(SiO2/Si3N4/SiO2;112)の場合には、10〜1000Åの厚さで蒸着され、高誘電物質の場合には、1〜1000Åの厚さで蒸着される。高誘電物質としてはAl2O3、Ta2O5、HfO2、ZrO3、SrTiO3などを用い、それぞれ一定の比率で用いる。次いで、コントロールゲートを形成するために、誘電体膜(112)上にコントロールゲート用導電膜(114)、メタル(116)、及びハードマスク用窒化膜(118)を蒸着する。コントロールゲート用導電膜(114)は200〜5000Åの厚さで蒸着され、ハードマスク用窒化膜(118)はメタルキャッピング(capping)により100〜10000Åの厚さで蒸着される。メタル(116)としては、タングステン、タングステンシリサイド(silicide)などを用いる。ここで、コントロールゲート用導電膜はドープされたポリシリコン、アンドープされたポリシリコンの単一膜またはこれらの組合わせにより形成することができる。図３ｆは、図４ｅのA-A’ラインの断面図である。図４ｅにおいてGはゲートを示す。
【００３２】
図３ｇは、図４ｅのB-B’ラインの断面図を示す。この図面ではソース選択トランジスタSSTとドレイン選択トランジスタDSTゲートがシリコン基板のアクティブ領域より低くリセスされて形成されている。その結果、選択トランジスタSST及びDSTゲートの有効チャネルの長さ(縦方向)がメモリセル(MC0-MCn)ゲートのチャネルの長さより長く形成されていることが分かる。
【００３３】
上述した第1の実施例のようにソース領域とドレイン領域との間に存在するチャネルが長くなれば、選択トランジスタSST及びDSTのゲート酸化膜とシリコン基板間の界面で発生する電子が受ける電場が弱くなる(電子が受ける電場=電圧/距離であり、電圧が一定の状態で距離が長くなれば電場が弱くなる)。即ち、選択トランジスタSST及びDSTのゲート酸化膜とシリコン基板間の界面で発生する電子が長くなったチャネルの長さによりメモリセルMC0及びMCnまで移動する距離が従来より長くなる。このようになれば、選択トランジスタSST及びDSTの電子がメモリセルMC0及びMCn側に移動する間にエネルギーが弱くなり、即ち、電場が弱くなって、電子がメモリセルMC0及びMCnのフローティングゲートFGに流入しない。それによりプログラムの動作時に非選択されたストリング内のプログラム禁止セルMC0及びMCnにはプログラムディスターブが発生しないようになる。
【００３４】
図５ａ〜図５ｈは、本発明の好ましい第２の実施例によるナンド型フラッシュメモリ素子の工程断面図であり、図６は、本発明のナンド型フラッシュメモリ素子のレイアウトである。
【００３５】
図５ａを参照すれば、アクティブ領域より低くリセスされた選択トランジスタのゲートを形成するために、選択トランジスタのゲートが形成されるシリコン基板(200)をリセスさせてリセス領域(202)を形成する。ここで、リセス領域(202)はエッチングガスを用いたエッチング工程を用いて形成する。
【００３６】
図５ｂを参照すれば、リセス領域(202)の内部にトンネル酸化膜(204)を薄く蒸着した後に1次フローティングゲート用ポリ-シリコン膜(206)を蒸着する。次いで、セルフ-アラインSTI膜を形成するためのハードマスク(208)を蒸着する。
【００３７】
図５ｃを参照すれば、ハードマスク(208)をパターニングした後にパターニングされたハードマスク(208)をエッチングマスクにしてシリコン基板(200)をエッチングし、セルフ-アラインSTI膜を形成するためのトレンチ(209)を形成する。
【００３８】
図５ｄを参照すれば、トレンチ(209)の内部を酸化膜でギャップフィルしてSTI膜(210)を形成した後にCMP工程を用いて平坦化させる。ここで、STI膜(210)をギャップフィルするための酸化膜としてHDP酸化膜を利用したが、HDP酸化膜、BPSG(Boron-PhosphorousSilicate Glass)、SOG(Silicon On Glass)のいずれか一つまたはこれらの組合わせにより形成することができる。
【００３９】
図５ｅを参照すれば、ハードマスク(208)を除去した後に1次フローティングゲート用ポリシリコン膜(206)上に2次フローティングゲート用ポリシリコン膜(212)を蒸着する。
【００４０】
図５ｆを参照すれば、2次フローティングゲート用ポリシリコン膜(212)をエッチングしてフローティングゲート(212)を形成する。ここで、2次フローティングゲート用ポリシリコン膜(212)を蒸着せずに、1次フローティングゲート用ポリシリコン膜(206)をフローティングゲートとして用いてもよい。
【００４１】
図５ｇを参照すれば、コントロールゲートを形成するために2次フローティングゲート用ポリシリコン膜(212)上に誘電体膜(214)、コントロールゲート用ポリシリコン膜(216)、メタル(218)、及びハードマスク(220)を順に蒸着する。図５ｇは図６のA-A’ラインの断面図である。
【００４２】
これまでの選択トランジスタゲート形成の工程条件は、第１の実施例で説明した工程条件と同一であるため、第１の実施例を参照されたい。
【００４３】
図５ｈは図６のB-B’ラインの断面図を示す。この図面においてはソース選択トランジスタSSTとドレイン選択トランジスタDSTゲートがシリコン基板のアクティブ領域より低くリセスされて形成されている。その結果、選択トランジスタSST及びDSTゲートのチャネルの長さ(縦方向)がメモリセルMC0-MCnゲートのチャネルの長さより長く形成されていることが分かる。
【００４４】
上述した第２の実施例のようにソース領域とドレイン領域との間に存在するチャネルが長くなれば、第１の実施例で説明したものと同様な原理によりナンド型フラッシュメモリ素子のプログラム動作時に非選択されたストリング内のプログラム禁止セルMC0及びMCnにプログラムディスターブが発生しない。
【００４５】
第１の実施例の図３ｇ及び第２の実施例の図５ｈでは、ソース選択トランジスタゲートとドレイン選択トランジスタゲートのチャネルの長さがメモリセルゲートのチャネルの長さより長かったが、ソース選択トランジスタゲートのみをメモリセルゲートのチャネルの長さより長くしてもよく、ドレイン選択トランジスタゲートのみをメモリセルゲートのチャネルの長さより長くしてもよい。
【００４６】
また、第１及び第２の実施例では、ソース選択トランジスタゲートとドレイン選択トランジスタゲートのチャネルの長さがメモリセルゲートのチャネルの長さより長かったが、メモリセルゲートのチャネルもソース選択トランジスタゲートとドレイン選択トランジスタゲートのチャネルのように長くしてもよい。
【００４７】
さらに、通常、プログラムディスターブなどの問題により選択トランジスタSST及びDSTのゲートの大きさ(ゲート幅)をメモリセルのゲートの大きさ(ゲート幅)より大きく形成したが、本発明の第１及び第２の実施例では選択トランジスタSST及びDSTゲートのチャネルの長さを長くすることによりプログラムディスターブ現象が発生しないため、選択トランジスタSST及びDSTのゲートの大きさをメモリセルのゲートの大きさと同様に形成した。しかし、選択トランジスタSST及びDSTのゲートの大きさ(ゲート幅)をメモリセルのゲートの大きさ(ゲート幅)より大きく形成してもよい。
【００４８】
また、本発明の第１及び第２の実施例では、ソース選択トランジスタSSTとこれに最隣接した1番目のメモリセル(MC0)との間の間隔とドレイン選択トランジスタDSTとこれに最隣接した最後のメモリセル(MCn)との間の間隔を他のメモリセルとの間の間隔と同様であるように形成した。しかし、ソース選択トランジスタSSTとこれに最隣接した１番目のメモリセル(MC0)との間の間隔とドレイン選択トランジスタDSTとこれに最隣接した最後のメモリセル(MCn)との間の間隔を他のメモリセルの間の間隔より広く形成してもよい。
【００４９】
本発明は、セルストリング内のメモリセルの個数が増加する場合と狭いしきい値電圧の分布を必要とするマルチレベルセル(Multi-Level Cell)の場合に、大きい効果を提供することができる。
【００５０】
本発明の技術思想は、上記好ましい実施例により具体的に記述されたが、上記の実施例はその説明のためのものであり、その制限のためのものでないことを周知しなければならない。また、本発明の技術分野における通常の専門家であれば本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるはずである。
【図面の簡単な説明】
【００５１】
【図１】一般的なＮＡＮＤ型フラッシュメモリ素子を示した図面である。
【図２】図１のＮＡＮＤ型フラッシュメモリ素子のワードライン別にプログラムディスターブが発生する現象を示したグラフである。
【図３ａ】本発明の好ましい第１の実施例によるＮＡＮＤ型フラッシュメモリ素子の工程断面図である。
【図３ｂ】本発明の好ましい第１の実施例によるＮＡＮＤ型フラッシュメモリ素子の工程断面図である。
【図３ｃ】本発明の好ましい第１の実施例によるＮＡＮＤ型フラッシュメモリ素子の工程断面図である。
【図３ｄ】本発明の好ましい第１の実施例によるＮＡＮＤ型フラッシュメモリ素子の工程断面図である。
【図３ｅ】本発明の好ましい第１の実施例によるＮＡＮＤ型フラッシュメモリ素子の工程断面図である。
【図３ｆ】本発明の好ましい第１の実施例によるＮＡＮＤ型フラッシュメモリ素子の工程断面図である。
【図３ｇ】本発明の好ましい第１の実施例によるＮＡＮＤ型フラッシュメモリ素子の工程断面図である。
【図４ａ】本発明の好ましい第１の実施例によるＮＡＮＤ型フラッシュメモリ素子のレイアウトである。
【図４ｂ】本発明の好ましい第１の実施例によるＮＡＮＤ型フラッシュメモリ素子のレイアウトである。
【図４ｃ】本発明の好ましい第１の実施例によるＮＡＮＤ型フラッシュメモリ素子のレイアウトである。
【図４ｄ】本発明の好ましい第１の実施例によるＮＡＮＤ型フラッシュメモリ素子のレイアウトである。
【図４ｅ】本発明の好ましい第１の実施例によるＮＡＮＤ型フラッシュメモリ素子のレイアウトである。
【図５ａ】本発明の好ましい第２の実施例によるＮＡＮＤ型フラッシュメモリ素子の工程断面図である。
【図５ｂ】本発明の好ましい第２の実施例によるＮＡＮＤ型フラッシュメモリ素子の工程断面図である。
【図５ｃ】本発明の好ましい第２の実施例によるＮＡＮＤ型フラッシュメモリ素子の工程断面図である。
【図５ｄ】本発明の好ましい第２の実施例によるＮＡＮＤ型フラッシュメモリ素子の工程断面図である。
【図５ｅ】本発明の好ましい第２の実施例によるＮＡＮＤ型フラッシュメモリ素子の工程断面図である。
【図５ｆ】本発明の好ましい第２の実施例によるＮＡＮＤ型フラッシュメモリ素子の工程断面図である。
【図５ｇ】本発明の好ましい第２の実施例によるＮＡＮＤ型フラッシュメモリ素子の工程断面図である。
【図５ｈ】本発明の好ましい第２の実施例によるＮＡＮＤ型フラッシュメモリ素子の工程断面図である。
【図６】本発明の好ましい第２の実施例によるＮＡＮＤ型フラッシュメモリ素子のレイアウトである。
【符号の説明】
【００５２】
100,200       半導体基板
102,209       トレンチ
104,210       素子分離膜
106,202       リセス領域
108,204       トンネル酸化膜
112,214       誘電体膜
116,218       メタル
118,220       ハードマスク
110,208,212      フローティングゲート用導電膜
114,216       コントロールゲート用導電膜
【図１】
2007019474.tif 000002
【図２】
2007019474.tif 000003
【図３ａ】
2007019474.tif 000004
【図３ｂ】
2007019474.tif 000005
【図３ｃ】
2007019474.tif 000006
【図３ｄ】
2007019474.tif 000007
【図３ｅ】
2007019474.tif 000008
【図３ｆ】
2007019474.tif 000009
【図３ｇ】
2007019474.tif 000010
【図４ａ】
2007019474.tif 000011
【図４ｂ】
2007019474.tif 000012
【図４ｃ】
2007019474.tif 000013
【図４ｄ】
2007019474.tif 000014
【図４ｅ】
2007019474.tif 000015
【図５ａ】
2007019474.tif 000016
【図５ｂ】
2007019474.tif 000017
【図５ｃ】
2007019474.tif 000018
【図５ｄ】
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【図５ｅ】
2007019474.tif 000020
【図５ｆ】
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【図５ｇ】
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【図５ｈ】
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【図６】
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