(57)【要約】【課題】選択されていないサブアレイのディスターブ現象を抑制しながら、メモリのチップ面積の増加を抑制することが可能なメモリを提供する。【解決手段】このメモリは、複数のサブアレイ１〜６を含むメモリセルアレイ１と、ワード線ＷＬと、ワード線ＷＬと交差するように配置されたメインビット線と、各々のサブアレイ１〜６に配置され、メインビット線に接続可能に設けられたサブビット線１〜６と、ワード線ＷＬとサブビット線１〜６との間に接続された強誘電体キャパシタ２１と、各々のサブビット線１〜６間に配置され、各々のサブビット線１〜６を互いに接続するｎチャネルトランジスタ２２ａ〜２２ｅとを備えている。そして、読み出し動作時に、ｎチャネルトランジスタ２２ａ、２２ｄおよび２２ｅを介して、選択されていないサブアレイのサブビット線１と２および、４〜６を接続して、それぞれ、メモリセルアレイ１の両端に配置された接地配線２４ａおよび２４ｂに接続する。【選択図】図３
2007294018.tif 000002
【特許請求の範囲】
【請求項１】
複数のサブアレイを含むメモリセルアレイと、
前記メモリセルアレイに配置されたワード線と、
前記ワード線と交差するように配置されたメインビット線と、
各々の前記サブアレイに配置され、前記メインビット線に接続可能に設けられたサブビット線と、
前記ワード線と前記サブビット線との間に接続された記憶手段と、
各々の前記サブビット線間に配置され、前記各々のサブビット線を互いに接続するための第１トランジスタとを備え、
少なくとも読み出し動作時に、選択されていない前記サブアレイのサブビット線同士を前記第１トランジスタを介して接続して前記メモリセルアレイの両端に配置された固定電位に接続する、メモリ。
【請求項２】
前記メモリセルアレイの両端に配置され、固定電位に接続するための第２トランジスタをさらに備え、
読み出し動作時に、前記第１トランジスタにより接続された前記選択されていない前記サブアレイのサブビット線を、前記第２トランジスタを介して、前記固定電位に接続する、請求項１に記載のメモリ。
【請求項３】
読み出し動作時に、選択された前記サブアレイのサブビット線の両端に位置する前記第１トランジスタをオフ状態にするとともに、選択されていない前記サブアレイ間に位置する前記第１トランジスタをオン状態にする、請求項１または２に記載のメモリ。
【請求項４】
前記メインビット線と前記サブビット線との間に設けられ、前記メインビット線と前記サブビット線とを接続するための第３トランジスタをさらに備える、請求項１〜３のいずれか１項に記載のメモリ。
【請求項５】
前記メモリセルアレイは、複数の前記サブアレイを含む第１メモリセルアレイと、複数の前記サブアレイを含む第２メモリセルアレイとを含み、
前記第１メモリセルアレイおよび前記第２メモリセルアレイの各々の前記サブアレイは、第１データが記憶されたメモリセルが接続される参照電圧生成用のワード線を含み、
前記第１メモリセルアレイおよび前記第２メモリセルアレイのいずれか一方の所定の前記サブアレイが選択された場合に、前記第１メモリセルアレイおよび前記第２メモリセルアレイの他方の複数の前記サブビット線を前記第１トランジスタにより接続することにより、読み出し動作時に前記メインビット線の電圧と差動増幅を行うための参照電圧を生成する、請求項１〜４のいずれか１項に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関する。
【背景技術】
【０００２】
従来、不揮発性メモリの一種として、強誘電体キャパシタを含むメモリセルを備えた強誘電体メモリが知られている。この強誘電体メモリには、メモリセルが１つのトランジスタと１つの強誘電体キャパシタとからなる１トランジスタ１キャパシタ型と、メモリセルが強誘電体キャパシタを有する１つのトランジスタからなる１トランジスタ型と、メモリセルがワード線とビット線との間に配置された強誘電体キャパシタのみからなるクロスポイント型とがある。このうち、１トランジスタ型およびクロスポイント型の２つについては、１トランジスタ１キャパシタ型と比較してメモリを構成する素子数が少ないので、１メモリセル当たりの面積は小さくなる。このため、メモリセルアレイ全体のチップ面積を削減することが可能である。
【０００３】
１トランジスタ１キャパシタ型では、ビット線とキャパシタとの接続を、トランジスタを介して制御している。このため、ビット線の寄生容量は、ビット線の配線容量とトランジスタの拡散容量（接合容量）との和になる。一方、クロスポイント型では、ビット線に直接キャパシタが接続されているため、ビット線の寄生容量は、ビット線の配線容量とキャパシタ容量との和となる。ここで、強誘電体キャパシタは誘電率が高いので、同一面積に対してはトランジスタの拡散容量（接合容量）より、強誘電体キャパシタのキャパシタ容量が大きい。このため、１トランジスタ１キャパシタ型のビット線寄生容量より、クロスポイント型のビット寄生容量の方が大きくなる。また、読み出し動作時に、ビット線に出力される読み出し電圧は、セル容量Ｃｓと、ビット線寄生容量Ｃｂとの比（Ｃｓ／Ｃｂ）で決まるため、この比が大きいほど、読み出し電圧を大きく取ることが可能である。つまり、ビット線寄生容量Ｃｂが小さいほど、読み出し電圧を大きくすることが可能になる。上記のように、クロスポイント型のビット線寄生容量は、１トランジスタ１キャパシタ型のビット線寄生容量より大きくなるので、クロスポイント型では読み出し電圧が小さくなるという不都合があった。
【０００４】
また、従来、ビット線をメインビット線とサブビット線とに分割したビット線階層構造が知られている。このようなビット線階層構造を用いると、ビット線寄生容量に寄与するキャパシタ容量は、分割したサブビット線に接続されるメモリセルのキャパシタ容量に限定される。これにより、ビット線全体の寄生容量Ｃｂの値が小さくなるので、読み出し電圧を大きくすることが可能となる。しかし、ビット線階層構造にすると、選択されていないサブビット線は、電気的にフローティング状態となるため、サブビット線にノイズが伝播するという不都合がある。これにより、サブビット線に伝播したノイズの電圧により、選択されていないサブビット線につながる強誘電体キャパシタの分極量が劣化してデータが消失する、いわゆるディスターブ現象が発生するという不都合がある。
【０００５】
そこで、従来、ビット線階層構造をもつ強誘電体メモリの選択されていないサブビット線につながる強誘電体キャパシタで発生するディスターブ現象を回避する方法が提案されている（たとえば、特許文献１参照）。この特許文献１では、ビット線階層構造において、各々がサブビット線を含む２つのローブロック（サブアレイ）毎に共通の電位供給線（電位固定線）を設けるとともに、各サブビット線毎に電位供給線と接続するためのトランジスタを設けている。そして、選択されていないローブロック（サブアレイ）に接続されたサブビット線は、電位供給線（電位固定線）に接続するためのトランジスタをオン状態にすることにより固定電位に接続される。これにより、選択されていないサブビット線がフローティング状態になるのを防止することが可能となる。
【０００６】
【特許文献１】特開２００４−２２０７４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１に開示された技術では、２つのローブロック（サブアレイ）毎に、１つずつ電位供給線（電位固定線）を設ける必要があるため、ローブロック（サブアレイ）の数が多くなった場合には、電位供給線（電位固定線）の数が増加してしまうという不都合がある。このために、メモリのチップ面積が増加するという問題点がある。
【０００８】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、選択されていないサブアレイのディスターブ現象を抑制しながら、メモリのチップ面積の増加を抑制することが可能なメモリを提供することである。
【課題を解決するための手段および発明の効果】
【０００９】
この発明の一の局面によるメモリは、複数のサブアレイを含むメモリセルアレイと、メモリセルアレイに配置されたワード線と、ワード線と交差するように配置されたメインビット線と、各々のサブアレイに、メインビット線に接続可能に設けられたサブビット線と、ワード線とサブビット線との間に接続された記憶手段と、各々のサブビット線間に配置され、各々のサブビット線を互いに接続するための第１トランジスタとを備え、読み出し動作時に、第１トランジスタを介して選択されていないサブアレイのサブビット線同士を接続してメモリセルアレイの両端に配置された固定電位に接続する。
【００１０】
この発明の一の局面によるメモリでは、上記のように、各々のサブビット線間に配置され、各サブビット線を互いに接続するための第１トランジスタを設けるとともに、読み出し動作時に、第１トランジスタを介して選択されていないサブアレイのサブビット線同士を接続してメモリセルアレイの両端に配置された固定電位に接続するように構成することによって、選択されていないサブビット線が、フローティング状態になることを防止することができる。その結果、サブビット線にノイズが伝播するのを防止することができるので、ディスターブ現象を抑制することができる。また、配置される固定電位を、メモリセルアレイの両端に配置することによって、サブアレイの数が増加した場合にも、固定電位の数は２つでよいので、複数のサブアレイを含むメモリセルアレイのチップ面積の増加を抑制することができる。
【００１１】
上記一の局面によるメモリにおいて、好ましくは、メモリセルアレイの両端に配置され、固定電位に接続するための第２トランジスタをさらに備え、読み出し動作時に、第１トランジスタにより接続された選択されていないサブアレイのサブビット線を、第２トランジスタを介して、固定電位に接続する。このように構成すれば、第１トランジスタおよび第２トランジスタを用いて、容易に、選択されていない複数のサブアレイのサブビット線をメモリセルアレイの両端に配置された固定電位に接続することができる。
【００１２】
上記一の局面によるメモリにおいて、好ましくは、読み出し動作時に、選択されたサブアレイのサブビット線の両端に位置する第１トランジスタをオフ状態にするとともに、選択されていないサブアレイ間に位置する第１トランジスタをオン状態にする。このように構成すれば、第１トランジスタのオン／オフを制御することにより、選択されたサブビット線を選択されていないサブビット線と電気的に分離しながら、選択されていないサブビット線を第1トランジスタを介してメモリセルアレイの両端の固定電位に接続することができる。
【００１３】
上記一の局面によるメモリにおいて、好ましくは、メインビット線とサブビット線との間に設けられ、メインビット線とサブビット線とを接続するための第３トランジスタをさらに備える。このように構成すれば、選択されていないサブビット線に対応する第３トランジスタをオフ状態にするとともに、選択されたサブビット線に対応する第３トランジスタをオン状態にし、かつ、選択されていないサブビット線に対応する第１トランジスタをオン状態にすることによって、選択されたサブビット線とメインビット線とを接続して選択されたサブビット線に接続された記憶手段の読み出し動作を行うことができ、かつ、選択されていない複数のサブビット線を第１トランジスタにより接続してメモリセルアレイの両端の固定電位に接続することができる。
【００１４】
上記一の局面におけるメモリにおいて、好ましくは、メモリセルアレイは、複数のサブアレイを含む第１メモリセルアレイと、複数のサブアレイを含む第２メモリセルアレイとを含み、第１メモリセルアレイおよび第２メモリセルアレイの各々のサブアレイは、第１データが記憶されたメモリセルが接続される参照電圧生成用のワード線を含み、第１メモリセルアレイおよび第２メモリセルアレイのいずれか一方の所定のサブアレイが選択された場合に、第１メモリセルアレイおよび第２メモリセルアレイの他方の複数のサブビット線を第１トランジスタに接続することにより、読み出し動作時にメインビット線の電圧と差動増幅を行うための参照電圧を生成する。このように構成すれば、選択されていない側の第１または第２メモリセルアレイの所定の複数のサブビット線を用いて参照電圧を生成することができるので、参照電圧生成用の回路を別途設ける必要がない。このため、メモリのチップ面積の増大をより抑制することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を図面に基づいて説明する。
【００１６】
（第1実施形態）
図１は、本発明の第１実施形態によるクロスポイント型の強誘電体メモリの全体構成を説明するためのブロック図である。図２は、図１に示した第１実施形態によるメモリセルアレイの内部構成を示した概略図である。図３は、本発明の第１実施形態によるメモリセルアレイの内部構成の詳細を示した回路図である。図４は、選択および非選択のサブアレイを示した概略図である。図１〜図４を参照して、第１実施形態による強誘電体メモリの構成について説明する。
【００１７】
第１実施形態のクロスポイント型の強誘電体メモリは、図１に示すように、メモリセルアレイ１と、センスアンプ２と、カラムデコーダ３と、ロウデコーダ４と、ビット線ソースドライバ５と、ワード線ソースドライバ６と、電圧生成回路７と、カラムアドレスバッファ８と、ロウアドレスバッファ９と、ライトアンプ１０と、リードアンプ１１と、入力バッファ１２と、出力バッファ１３と、動作制御回路１４とを備えている。
【００１８】
また、ビット線ソースドライバ５およびワード線ソースドライバ６は、それぞれ、センスアンプ２およびロウデコーダ４に接続されている。また、ビット線ソースドライバ５およびワード線ソースドライバ６には、電圧生成回路７で生成される所定の電位を有する信号が供給されている。また、カラムアドレスバッファ８およびロウアドレスバッファ９は、それぞれ、カラムデコーダ３およびロウデコーダ４に接続されている。また、ライトアンプ１０およびリードアンプ１１は、センスアンプ２に接続されているとともに、入力バッファ１２および出力バッファ１３は、それぞれ、ライトアンプ１０およびリードアンプ１１に接続されている。また、動作制御回路１４は、カラムデコーダ３、ビット線ソースドライバ５、ワード線ソースドライバ６、カラムアドレスバッファ８、ロウアドレスバッファ９、ライトアンプ１０およびリードアンプ１１に接続されている。
【００１９】
メモリセルアレイ１は、図２に示すように、複数のサブアレイに分割されている。この第１実施形態では、メモリセルアレイを６つのサブアレイ１〜６に分割している。各々のサブアレイ１〜６には、複数のワード線と複数の階層ビット線とが交差するように配置されている。階層ビット線は、共通のメインビット線と、各々のサブアレイ毎に配置されたサブビット線とからなる。階層ビット線のうち、メインビット線はセンスアンプ２を介してカラムデコーダ３に接続されているとともに、ワード線は、ロウデコーダ４に接続されている。
【００２０】
第１実施形態では、図３に示すように、サブアレイ１〜６には、それぞれ、サブビット線１〜６が配置されている。サブビット線１〜６には、それぞれ、共通のメインビット線と接続するためのｎチャネルトランジスタ２０ａ〜２０ｆが接続されている。なお、このｎチャネルトランジスタ２０ａ〜２０ｆは、本発明の「第３トランジスタ」の一例である。このｎチャネルトランジスタ２０ａ〜２０ｆのゲートには、それぞれ、信号線ＡＳＳ１〜ＡＳＳ６が接続されている。また、サブアレイ１〜６には、それぞれ、複数のワード線ＷＬがサブビット線１〜６と交差するように配置されている。サブビット線１〜６とワード線ＷＬとが交差する領域には、強誘電体キャパシタ２１が接続されている。これにより、１つのメモリセルが１つの強誘電体キャパシタ２１により構成されるクロスポイント型の強誘電体メモリが構成されている。
【００２１】
ここで、第１実施形態では、各々のサブビット線１〜６間に、それぞれ、各々のサブビット線１〜６を互いに接続するためのｎチャネルトランジスタ２２ａ〜２２ｅが設けられている。なお、このｎチャネルトランジスタ２２ａ〜２２ｅは、本発明の「第１トランジスタ」の一例である。また、ｎチャネルトランジスタ２２ａ〜２２ｅのゲートには、それぞれ、信号線ＳＢ１〜ＳＢ５が接続されている。また、サブアレイ１〜６により構成されるメモリセルアレイ１の両側には、サブビット線１〜６のうちの非選択のサブビット線１、２、４〜６を接地電位（固定電位）に接続するためのｎチャネルトランジスタ２３ａおよび２３ｂが配置されている。このｎチャネルトランジスタ２３ａおよび２３ｂは、本発明の「第２トランジスタ」の一例である。このｎチャネルトランジスタ２３ａおよび２３ｂのゲートには、それぞれ、信号線ＳＢ０およびＳＢ６が接続されている。また、ｎチャネルトランジスタ２３ａのソース／ドレインの一方は、サブビット線１に接続されており、ｎチャネルトランジスタ２３ａのソース／ドレインの他方は、接地配線（ＧＮＤ配線）２４ａに接続されている。また、ｎチャネルトランジスタ２３ｂのソース／ドレインの一方は、サブビット線６に接続されており、ｎチャネルトランジスタ２３ｂのソース／ドレインの他方は、接地配線（ＧＮＤ配線）２４ｂに接続されている。
【００２２】
また、メインビット線には、センスアンプ２およびプリチャージ手段２５が接続されている。プリチャージ手段２５は、参照ビット線と接地電位との間に接続されたｎチャネルトランジスタ２５ａと、メインビット線と接地電位との間に接続されたｎチャネルトランジスタ２５ｂとから構成される。ｎチャネルトランジスタ２５ａおよび２５ｂのゲートには、信号線ＰＣ１が接続されている。
【００２３】
また、センスアンプ２は、２つのＣＭＯＳインバータ回路２６および２７の入出力が互いにクロスカップル接続することにより構成されている。ＣＭＯＳインバータ回路２６は、ｐチャネルトランジスタ２６ａおよびｎチャネルトランジスタ２６ｂによって構成されているとともに、ＣＭＯＳインバータ回路２７は、ｐチャネルトランジスタ２７ａおよびｎチャネルトランジスタ２７ｂによって構成されている。また、ｐチャネルトランジスタ２６ａおよび２７ａの一方のソース／ドレインには、ｐチャネルトランジスタ２８を介して、電源電位（Ｖｃｃ）が接続されている。ｎチャネルトランジスタ２６ｂおよび２７ｂの一方のソース／ドレインは、ｎチャネルトランジスタ２９を介して接地されている。ｐチャネルトランジスタ２８のゲートおよびｎチャネルトランジスタ２９のゲートには、それぞれ、信号線／ＳＥおよびＳＥが接続されている。  
【００２４】
図５は、本発明の第１実施形態の強誘電体メモリの動作を説明するためのタイミングチャートである。次に、図１〜図５を参照して、第１実施形態による強誘電体メモリのスタンバイ時、読み出し動作の前準備、読み出し動作および読み出しデータの再書き込みについて説明する。なお、以下の動作説明では、サブアレイ１〜６のうちサブアレイ３が選択されているとする。
【００２５】
（スタンバイ時）
まず、図５に示すように、スタンバイ時では、信号線ＡＳＳ１〜ＡＳＳ６は、全てＶｃｃ＋α（α＞ｎチャネルトランジスタ２０ａ〜２０ｆのしきい値電圧Ｖｔｈ）の昇圧電位に保持されている。なお、信号線ＡＳＳ１〜ＡＳＳ６に、Ｖｃｃ＋αの昇圧電位を印加するのは、後述する再書き込み動作時におけるｎチャネルトランジスタ２０ａ〜２０ｆによるしきい値電圧落ち（しきい値電圧Ｖｔｈ分の電位低下）を防止するためである。これにより、各サブビット線１〜６とメインビット線とを接続するｎチャネルトランジスタ２０ａ〜２０ｆがオン状態になるので、各サブビット線１〜６とメインビット線とが接続された状態になっている。また、信号線ＳＢ１〜ＳＢ５も、全てＶｃｃに保持されている。これにより、各サブビット線１〜６の間に配置されたｎチャネルトランジスタ２２ａ〜２２ｅがオン状態になるので、全てのサブビット線１〜６が接続された状態になっている。そして、信号線ＰＣ１と信号線ＳＢ０およびＳＢ６とがＶｃｃに保持されている。これにより、プリチャージ手段２５のｎチャネルトランジスタ２５ａおよび２５ｂがオン状態になるとともに、接地配線２４ａおよび２４ｂと接続するためのｎチャネルトランジスタ２３ａおよび２３ｂもオン状態になるので、メインビット線およびサブビット線１〜６が接地電位（０Ｖ）にプリチャージ（接地）されている。
【００２６】
（読み出し動作の前準備）
メモリへのアクセスが発生すると、まず、信号線ＰＣ１が０Ｖに立ち下げられるとともに、選択されていないサブアレイ１、２および４〜６の信号線ＡＳＳ１、ＡＳＳ２、ＡＳＳ４〜ＡＳＳ６がＶｃｃから０Ｖに立ち下げられる。これにより、選択されていないサブビット線１、２および４〜６のｎチャネルトランジスタ２０ａ、２０ｂおよび２０ｄ〜２０ｆがオフ状態になるので、選択されていないサブビット線１、２および４〜６とメインビット線とが切り離される。なお、選択されたサブアレイのＡＳＳ３は、Ｖｃｃを保持することにより、ｎチャネルトランジスタ２０ｃはオン状態で保持されるので、メインビット線とサブビット線３との接続は保持される。また、選択されたサブビット線３の両端のｎチャネルトランジスタ２２ｂおよび２２ｃの信号線ＳＢ２およびＳＢ３が、それぞれ、Ｖｃｃから０Ｖに立ち下げられることによって、サブビット線２と３とを接続するｎチャネルトランジスタ２２ｂと、サブビット線３と４とを接続するｎチャネルトランジスタ２２ｃがオフ状態にされる。これにより、選択されたサブビット線３は選択されていない他のサブビット線１、２、４〜６と電気的に分離される。このため、選択されたサブビット線３とメインビット線とは、０Ｖでフローティング状態になる。その一方で、ｎチャネルトランジスタ２２ａ、２２ｄおよび２２ｅの信号線ＳＢ１、ＳＢ４およびＳＢ５はＶｃｃに保持される。これにより、選択されていないサブビット線１および２は接続されたままの状態となるとともに、選択されていないサブビット線４〜６も接続されたままの状態となる。また、メモリセルアレイの両端に位置するｎチャネルトランジスタ２３ａおよび２３ｂの信号線ＳＢ０およびＳＢ６もＶｃｃに保持される。これにより、ｎチャネルトランジスタ２３ａおよび２３ｂがオン状態のまま保持されるので、選択されていないサブビット線１、２、および４〜６は、接地された状態に保持される。これにより、選択されていないサブビット線１、２および４〜６は、０Ｖに固定された状態に保持される。
【００２７】
（読み出し動作）
読み出し動作では、まず、選択されたサブアレイ３の選択ワード線ＷＬが０ＶからＶｃｃに立ち上げられる。これにより、選択された強誘電体キャパシタ２１に書き込まれたデータ（「Ｌ」データまたは「Ｈ」データ）に対応する電位（読み出し電圧）が、選択されたサブビット線３に現れ、さらにメインビット線に伝達される。このメインビット線に伝達された読み出し電圧がセンスアンプ２まで伝達されるのを見計らって、信号線ＳＥが０ＶからＶｃｃに立ち上げられるとともに、信号線／ＳＥがＶｃｃから０Ｖに立ち下げられる。これにより、センスアンプ２のｐチャネルトランジスタ２８はオン状態になるので、Ｖｃｃの電圧が供給される。また、ｎチャネルトランジスタ２９もオン状態となるので接地電位（０Ｖ）が供給される。これにより、センスアンプ２は活性化される。なお、参照ビット線には、図示しない参照電位生成回路を用いて生成された参照電位が供給される。その結果、センスアンプにより、メインビット線の電位と参照電位との差動増幅が行われ、強誘電体メモリセルからのデータの読み出しが行われる。
【００２８】
（読み出しデータの再書き込み）
その後、強誘電体キャパシタ２１からなるメモリセルへの読み出しデータの再書き込みが行われる。「Ｌ」データを再書き込みする場合には、メインビット線の電位を０Ｖにすることにより選択されたサブビット線３の電位が０Ｖにされるとともに、ワード線ＷＬはＶｃｃにされる。これにより、強誘電体キャパシタ２１には、「Ｌ」データが再書き込みされる。その後、ワード線がＶｃｃから０Ｖに立ち下げられる。「Ｈ」データを再書き込みする場合には、メインビット線の電位をＶｃｃにすることにより選択されたサブビット線３の電位がＶｃｃにされるとともに、ワード線ＷＬが０Ｖにされる。これにより、強誘電体キャパシタ２１には、「Ｈ」データが再書き込みされる。なお、メインビット線の電位Ｖｃｃをしきい値電圧落ちさせることなくサブビット線３に伝達するために、ｎチャネルトランジスタ２０ｃのゲートには、信号線ＡＳＳ３を介してＶｃｃ＋α（α＞トランジスタ２０ａ〜２０ｆのしきい値電圧Ｖｔｈ）の昇圧電位が印加される。その後、信号線ＳＥがＶｃｃから０Ｖに立ち下げられ、信号線／ＳＥが０ＶからＶｃｃに立ち上げられる。また、信号線ＰＣ１が０ＶからＶｃｃに立ち上げられる。さらに、ＡＳＳ１、ＡＳＳ２、ＡＳＳ４〜ＡＳＳ６、ＳＢ２およびＳＢ３がＶｃｃに立ち上げられる。これらの動作により、スタンバイ状態に戻る。
【００２９】
第１実施形態では、上記のように、サブビット線１〜６を互いに接続するｎチャネルトランジスタ２２ａ〜２２ｅを設けるとともに、読み出し動作時に、ｎチャネルトランジスタ２２ａ、２２ｄおよび２２ｅを介して選択されていないサブアレイのサブビット線１と２、および、４〜６をそれぞれ接続するように構成することによって、選択されていないサブビット線１、２および４〜６をメモリセルアレイ１の両端の接地電位に接続することができる。これにより、選択されていないサブビット線１、２および４〜６が、フローティング状態になることを防止することができる。その結果、サブビット線にノイズが伝播するのを防止することができるため、ディスターブ現象を抑制することができる。また、接地配線２４ａおよび２４ｂを、メモリセルアレイ１の両端に配置することによって、サブアレイの数が増加した場合にも、固定電位（接地配線２４ａおよび２４ｂ）の数は２つでよいので、複数のサブアレイを含むメモリセルアレイのチップ面積の増加を抑制することができる。
【００３０】
また、第１実施形態では、上記のように、メモリセルアレイ１の両端に配置され、接地配線２４ａおよび２４ｂに接続するｎチャネルトランジスタ２３ａおよび２３ｂを設けるとともに、読み出し動作時に、ｎチャネルトランジスタ２２ａ、２２ｄおよび２２ｅにより接続された選択されていないサブアレイ１、２、４〜６のサブビット線１と２、４〜６を、ｎチャネルトランジスタ２３ａおよび２３ｂを介して接地配線２４ａおよび２４ｂに接続することによって、容易に、選択されていない複数のサブアレイのサブビット線をメモリセルアレイ１の両端に接地することができる。
【００３１】
また、第１実施形態では、上記のように、読み出し動作時に、選択されたサブアレイ３のサブビット線３の両端に位置するｎチャネルトランジスタ２２ｂおよび２２ｃをオフ状態にするとともに、選択されていないサブビット線１、２、４〜６間に位置するｎチャネルトランジスタ２２ａ、２２ｄおよび２２ｅをオン状態にすることによって、選択されたサブビット線３を選択されていないサブビット線１、２および４〜６と電気的に分離しながら、選択されていないサブビット線１、２、４〜６をｎチャネルトランジスタ２２ａ、２２ｄおよび２２ｅを介してメモリセルアレイ１の両端の接地配線２４ａおよび２４ｂに接続することができる。
【００３２】
（第２実施形態）
図６は、本発明の第２実施形態によるクロスポイント型の強誘電体メモリの全体構成を説明するためのブロック図である。図７は、図６に示した第２実施形態によるメモリセルアレイの内部構成を示した概略図である。図８は、本発明の第２実施形態による選択されたメモリセルアレイの内部構成の詳細を示した回路図である。図９は、本発明の第２実施形態による選択されていないメモリセルアレイの内部構成の詳細を示した回路図である。図１０は、図８および図９の、選択および非選択のサブアレイを示した概略図である。図１１は、第２実施形態によるサブアレイにおけるワード線の配置の概略図である。図６〜図１１を参照して、この第２実施形態では、上記第１実施形態と異なり、非選択のサブアレイを用いて参照電位を生成する場合について説明する。
【００３３】
第２実施形態のクロスポイント型の強誘電体メモリは、図６に示すように、メモリセルアレイ５１および５３と、センスアンプ５２と、カラムデコーダ３と、ロウデコーダ４と、ビット線ソースドライバ５と、ワード線ソースドライバ６と、電圧生成回路７と、カラムアドレスバッファ８と、ロウアドレスバッファ９と、ライトアンプ１０と、リードアンプ１１と、入力バッファ１２と、出力バッファ１３と、動作制御回路１４とを備えている。なお、カラムデコーダ３〜動作制御回路１４の構成は、第１実施形態と同じである。
【００３４】
この第２実施形態では、図７に示すように、メモリセルアレイ５１および５３は、それぞれ、６つのサブアレイＬ１〜Ｌ６および６つのサブアレイＲ１〜Ｒ６に分割されている。各々のサブアレイＬ１〜Ｌ６およびＲ１〜Ｒ６には、複数のワード線と複数の階層ビット線とが交差するように配置されている。階層ビット線は、共通のメインビット線ＭＢＬ（／ＭＢＬ）と、各々のサブアレイＬ１〜Ｌ６（Ｒ１〜Ｒ６）毎に配置されたサブビット線Ｌ１〜Ｌ６（Ｒ１〜Ｒ６）とからなる。また、メモリセルアレイ５１および５３には、共通のセンスアンプ５２とプリチャージ手段６５とが接続されている。これにより、左右のメモリセルアレイ５１および５３により、センスアンプが共有される。また、カラムデコーダ３は、メモリセルアレイ５１に隣接する位置に配置されている。
【００３５】
ここで、第２実施形態では、図１１に示すように、サブアレイＬ１〜Ｌ６およびＲ１〜Ｒ６は、それぞれ、２５６本のデータ記憶用のワード線ＷＬ０〜ＷＬ２５５と、１本の参照電圧生成用のワード線ＷＬ２５６とを含んでいる。
【００３６】
また、第２実施形態では、図８に示すように、メモリセルアレイ５１のサブアレイＬ１〜Ｌ６には、それぞれ、サブビット線Ｌ１〜Ｌ６が配置されている。サブビット線Ｌ１〜Ｌ６には、それぞれ、共通のメインビット線ＭＢＬと接続するためのｎチャネルトランジスタ６０ａ〜６０ｆが接続されている。なお、このｎチャネルトランジスタ６０ａ〜６０ｆは、本発明の「第３トランジスタ」の一例である。このｎチャネルトランジスタ６０ａ〜６０ｆのゲートには、それぞれ、信号線ＡＳＳＬ１〜ＡＳＳＬ６が接続されている。また、サブアレイＬ１〜Ｌ６には、それぞれ、複数のワード線ＷＬがサブビット線Ｌ１〜Ｌ６と交差するように配置されている。サブビット線Ｌ１〜Ｌ６とワード線ＷＬとが交差する領域には、強誘電体キャパシタ６１が接続されている。これにより、１つのメモリセルが１つの強誘電体キャパシタ６１により構成されるクロスポイント型の強誘電体メモリが構成されている。
【００３７】
また、第２実施形態では、各々のサブビット線Ｌ１〜Ｌ６間に、それぞれ、各々のサブビット線Ｌ１〜Ｌ６を互いに接続するためのｎチャネルトランジスタ６２ａ〜６２ｅが設けられている。なお、このｎチャネルトランジスタ６２ａ〜６２ｅは、本発明の「第１トランジスタ」の一例である。また、ｎチャネルトランジスタ６２ａ〜６２ｅのゲートには、それぞれ、信号線ＳＢＬ１〜ＳＢＬ５が接続されている。また、サブアレイＬ１〜Ｌ６により構成されるメモリセルアレイ５１の両側には、サブビット線Ｌ１〜Ｌ６のうちの非選択のサブビット線Ｌ１、Ｌ２、Ｌ４〜Ｌ６を接地電位（固定電位）に接続するためのｎチャネルトランジスタ６３ａおよび６３ｂが配置されている。このｎチャネルトランジスタ６３ａおよび６３ｂは、本発明の「第２トランジスタ」の一例である。このｎチャネルトランジスタ６３ａおよび６３ｂのゲートには、それぞれ、信号線ＳＢＬ０およびＳＢＬ６が接続されている。また、ｎチャネルトランジスタ６３ａのソース／ドレインの一方は、サブビット線Ｌ１に接続されており、ｎチャネルトランジスタ６３ａのソース／ドレインの他方は、接地配線（ＧＮＤ配線）６４ａに接続されている。また、ｎチャネルトランジスタ６３ｂのソース／ドレインの一方は、サブビット線Ｌ６に接続されており、ｎチャネルトランジスタ６３ｂのソース／ドレインの他方は、接地配線（ＧＮＤ配線）６４ｂに接続されている。
【００３８】
また、メインビット線ＭＢＬには、センスアンプ５２およびプリチャージ手段６５が接続されている。プリチャージ手段６５は、メインビット線／ＭＢＬと接地電位との間に接続されたｎチャネルトランジスタ６５ａと、メインビット線と接地電位との間に接続されたｎチャネルトランジスタ６５ｂとから構成される。ｎチャネルトランジスタ６５ａおよび６５ｂのゲートには、信号線ＰＣ１が接続されている。
【００３９】
また、センスアンプ５２は、２つのＣＭＯＳインバータ回路６６および６７の入出力が互いにクロスカップル接続することにより構成されている。ＣＭＯＳインバータ回路６６は、ｐチャネルトランジスタ６６ａおよびｎチャネルトランジスタ６６ｂによって構成されているとともに、ＣＭＯＳインバータ回路６７は、ｐチャネルトランジスタ６７ａおよびｎチャネルトランジスタ６７ｂによって構成されている。また、ｐチャネルトランジスタ６６ａおよび６７ａの一方のソース／ドレインには、ｐチャネルトランジスタ６８を介して、電源電位（Ｖｃｃ）が接続されている。ｎチャネルトランジスタ６６ｂおよび６７ｂの一方のソース／ドレインは、ｎチャネルトランジスタ６９を介して接地されている。ｐチャネルトランジスタ６８のゲートおよびｎチャネルトランジスタ６９のゲートには、それぞれ、信号線／ＳＥおよびＳＥが接続されている。  
【００４０】
また、第２実施形態では、図９に示すように、メモリセルアレイ５３のサブアレイＲ１〜Ｒ６には、それぞれ、サブビット線Ｒ１〜Ｒ６が配置されている。サブビット線Ｒ１〜Ｒ６には、それぞれ、共通のメインビット線／ＭＢＬと接続するためのｎチャネルトランジスタ７０ａ〜７０ｆが接続されている。なお、このｎチャネルトランジスタ７０ａ〜７０ｆは、本発明の「第３トランジスタ」の一例である。このｎチャネルトランジスタ７０ａ〜７０ｆのゲートには、それぞれ、信号線ＡＳＳＲ１〜ＡＳＳＲ６が接続されている。また、サブアレイＲ１〜Ｒ６には、それぞれ、複数のワード線ＷＬがサブビット線Ｒ１〜Ｒ６と交差するように配置されている。サブビット線Ｒ１〜Ｒ６とワード線ＷＬとが交差する領域には、強誘電体キャパシタ７１が接続されている。これにより、１つのメモリセルが１つの強誘電体キャパシタ７１により構成されるクロスポイント型の強誘電体メモリが構成されている。
【００４１】
また、第２実施形態では、各々のサブビット線Ｒ１〜Ｒ６間に、それぞれ、各々のサブビット線Ｒ１〜Ｒ６を互いに接続するためのｎチャネルトランジスタ７２ａ〜７２ｅが設けられている。なお、このｎチャネルトランジスタ７２ａ〜７２ｅは、本発明の「第１トランジスタ」の一例である。また、ｎチャネルトランジスタ７２ａ〜７２ｅのゲートには、それぞれ、信号線ＳＢＲ１〜ＳＢＲ５が接続されている。また、サブアレイＲ１〜Ｒ６により構成されるメモリセルアレイ５３の両側には、サブビット線Ｒ１、Ｒ２、Ｒ５およびＲ６を接地電位（固定電位）に接続するためのｎチャネルトランジスタ７３ａおよび７３ｂが配置されている。このｎチャネルトランジスタ７３ａおよび７３ｂは、本発明の「第２トランジスタ」の一例である。この、ｎチャネルトランジスタ７３ａおよび７３ｂのゲートには、それぞれ、信号線ＳＢＲ０およびＳＢＲ６が接続されている。また、ｎチャネルトランジスタ７３ａのソース／ドレインの一方は、サブビット線Ｒ１に接続されており、ｎチャネルトランジスタ７３ａのソース／ドレインの他方は、接地配線（ＧＮＤ配線）７４ａに接続されている。また、ｎチャネルトランジスタ７３ｂのソース／ドレインの一方は、サブビット線Ｒ６に接続されており、ｎチャネルトランジスタ７３ｂのソース／ドレインの他方は、接地配線（ＧＮＤ配線）７４ｂに接続されている。
【００４２】
図１２は、本発明の第２実施形態の強誘電体メモリの動作を説明するためのタイミングチャートである。次に、図６〜図１２を参照して、第２実施形態による強誘電体メモリのスタンバイ時、読み出し動作の前準備、読み出し動作および読み出しデータの再書き込みについて説明する。なお、以下の動作説明では、選択されたメモリセルアレイは５１であり、メモリセルアレイ５３は選択されていないものとする。また、選択されたメモリセルアレイ５１のサブアレイＬ１〜Ｌ６のうちサブアレイＬ３が選択されているとし、選択されていないメモリセルアレイ５３のサブアレイＲ１〜Ｒ６のうちサブアレイＲ３およびＲ４が参照電圧生成のために選択されているとする。
【００４３】
（スタンバイ時）
まず、図１２に示すように、スタンバイ時では、選択されたメモリセルアレイ５１の信号線ＡＳＳＬ１〜ＡＳＳＬ６は、全てＶｃｃ＋α（α＞ｎチャネルトランジスタ６０ａ〜６０ｆのしきい値電圧Ｖｔｈ）の昇圧電位に保持されている。これにより、各サブビット線Ｌ１〜Ｌ６とメインビット線ＭＢＬとを接続するｎチャネルトランジスタ６０ａ〜６０ｆがオン状態になるので、各サブビット線Ｌ１〜Ｌ６とメインビット線ＭＢＬとが接続された状態になっている。また、信号線ＳＢＬ１〜ＳＢＬ５も、全てＶｃｃに保持されている。これにより、各サブビット線Ｌ１〜Ｌ６の間に配置されたｎチャネルトランジスタ６２ａ〜６２ｅがオン状態になるので、全てのサブビット線Ｌ１〜Ｌ６が接続された状態になっている。そして、信号線ＰＣ１、信号線ＳＢＬ０およびＳＢＬ６とがＶｃｃに保持されている。これにより、プリチャージ手段６５のｎチャネルトランジスタ６５ａおよび６５ｂがオン状態になるとともに、接地配線６４ａおよび６４ｂと接続するためのｎチャネルトランジスタ６３ａおよび６３ｂもオン状態になるので、メインビット線ＭＢＬおよびサブビット線Ｌ１〜Ｌ６が接地電位（０Ｖ）にプリチャージ（接地）されている。
【００４４】
また、選択されていないメモリセルアレイ５３の信号線ＡＳＳＲ１〜ＡＳＳＲ６は、全てＶｃｃ＋α（α＞ｎチャネルトランジスタ７０ａ〜７０ｆのしきい値電圧Ｖｔｈ）の昇圧電位に保持されている。これにより、各サブビット線Ｒ１〜Ｒ６とメインビット線／ＭＢＬとを接続するｎチャネルトランジスタ７０ａ〜７０ｆがオン状態になるので、各サブビット線Ｒ１〜Ｒ６とメインビット線／ＭＢＬとが接続された状態になっている。また、信号線ＳＢＲ１〜ＳＢＲ５も、全てＶｃｃに保持されている。これにより、各サブビット線Ｒ１〜Ｒ６の間に配置されたｎチャネルトランジスタ７２ａ〜７２ｅがオン状態になるので、全てのサブビット線Ｒ１〜Ｒ６が接続された状態になっている。そして、信号線ＰＣ１と信号線ＳＢＲ０およびＳＢＲ６とがＶｃｃに保持されている。これにより、プリチャージ手段６５のｎチャネルトランジスタ６５ａおよび６５ｂがオン状態になるとともに、接地配線７４ａおよび７４ｂと接続するためのｎチャネルトランジスタ７３ａおよび７３ｂもオン状態になるので、メインビット線／ＭＢＬおよびサブビット線Ｒ１〜Ｒ６が接地電位（０Ｖ）にプリチャージ（接地）されている。
【００４５】
（読み出し動作の前準備）
メモリへのアクセスが発生すると、まず、信号線ＰＣ１が０Ｖに立ち下げられるとともに、選択されたメモリセルアレイ５１において、選択されていないサブアレイＬ１、Ｌ２およびＬ４〜Ｌ６の信号線ＡＳＳＬ１、ＡＳＳＬ２、ＡＳＳＬ４〜ＡＳＳＬ６がＶｃｃから０Ｖに立ち下げられる。これにより、選択されていないサブビット線Ｌ１、Ｌ２およびＬ４〜Ｌ６のｎチャネルトランジスタ６０ａ、６０ｂおよび６０ｄ〜６０ｆがオフ状態になるので、選択されていないサブビット線Ｌ１、Ｌ２およびＬ４〜Ｌ６とメインビット線ＭＢＬとが切り離される。なお、選択されたメモリセルアレイ５１の選択されたサブアレイ３のＡＳＳＬ３は、Ｖｃｃを保持することにより、ｎチャネルトランジスタ６０ｃはオン状態で保持されるので、メインビット線ＭＢＬとサブビット線Ｌ３との接続は保持される。また、選択されたサブビット線Ｌ３の両端のｎチャネルトランジスタ６２ｂおよび６２ｃの信号線ＳＢＬ２およびＳＢＬ３が、それぞれ、Ｖｃｃから０Ｖに立ち下げられることによって、サブビット線Ｌ２とＬ３とを接続するｎチャネルトランジスタ６２ｂと、サブビット線Ｌ３とＬ４とを接続するｎチャネルトランジスタ６２ｃとがオフ状態にされる。これにより、選択されたサブビット線Ｌ３は、選択されていない他のサブビット線Ｌ１、Ｌ２、Ｌ４〜Ｌ６と電気的に分離される。このため、選択されたサブビット線Ｌ３とメインビット線ＭＢＬとの電位は、０Ｖでフローティング状態になる。その一方で、ｎチャネルトランジスタ６２ａ、６２ｄおよび６２ｅの信号線ＳＢＬ１、ＳＢＬ４およびＳＢＬ５は、Ｖｃｃに保持される。これにより、選択されていないサブビット線Ｌ１およびＬ２は接続されたままの状態となるとともに、選択されていないサブビット線Ｌ４〜Ｌ６も接続されたままの状態となる。また、メモリセルアレイ５１の両端に位置するｎチャネルトランジスタ６３ａおよび６３ｂの信号線ＳＢＬ０およびＳＢＬ６もＶｃｃに保持される。これにより、ｎチャネルトランジスタ６３ａおよび６３ｂがオン状態のまま保持されるので、選択されていないサブビット線Ｌ１、Ｌ２、およびＬ４〜Ｌ６は接地された状態に保持される。これにより、選択されていないサブビット線Ｌ１、Ｌ２およびＬ４〜Ｌ６は、０Ｖに固定された状態が保持される。
【００４６】
その一方、選択されていないメモリセルアレイ５３において、サブアレイＲ１、Ｒ２、Ｒ５およびＲ６の信号線ＡＳＳＲ１、ＡＳＳＲ２、ＡＳＳＲ４、ＡＳＳＲ５およびＡＳＳＲ６がＶｃｃから０Ｖに立ち下げられる。これにより、サブビット線Ｒ１、Ｒ２およびＲ４〜Ｒ６のｎチャネルトランジスタ７０ａ、７０ｂおよび７０ｄ〜７０ｆがオフ状態になるので、サブビット線Ｒ１、Ｒ２およびＲ４〜Ｒ６とメインビット線／ＭＢＬとが切り離される。なお、選択されたメモリアレイ５１の選択されたサブアレイＬ３に対応する選択されていないメモリセルアレイ５３のサブアレイＲ３のＡＳＳＲ３は、Ｖｃｃを保持することにより、ｎチャネルトランジスタ７０ｃはオン状態で保持されるので、メインビット線／ＭＢＬとサブビット線Ｒ３との接続は保持される。また、サブビット線Ｒ３およびＲ４の両端のｎチャネルトランジスタ７２ｂおよび７２ｄの信号線ＳＢＲ２およびＳＢＲ４が、それぞれ、Ｖｃｃから０Ｖに立ち下げられることによって、サブビット線Ｒ２とＲ３とを接続するｎチャネルトランジスタ７２ｂと、サブビット線Ｒ４とＲ５とを接続するｎチャネルトランジスタ７２ｄとがオフ状態にされる。これにより、サブビット線Ｒ３およびＲ４は、互いに接続された状態で他のサブビット線Ｒ１、Ｒ２、Ｒ５およびＲ６と電気的に分離される。このため、サブビット線Ｒ３およびＲ４とメインビット線／ＭＢＬとは、０Ｖでフローティング状態になる。その一方、ｎチャネルトランジスタ７２ａおよび７２ｅの信号線ＳＢＲ１およびＳＢＲ５は、Ｖｃｃに保持される。これにより、サブビット線Ｒ１およびＲ２は接続されたままの状態となるとともに、サブビット線Ｒ５およびＲ６も接続されたままの状態となる。また、メモリセルアレイの両端に位置するｎチャネルトランジスタ７３ａおよび７３ｂの信号線ＳＢＲ０およびＳＢＲ６もＶｃｃに保持される。これにより、ｎチャネルトランジスタ７３ａおよび７３ｂがオン状態のまま保持されるので、サブビット線Ｒ１、Ｒ２、Ｒ５およびＲ６は接地された状態に保持される。これにより、サブビット線Ｒ１、Ｒ２、Ｒ５およびＲ６は、０Ｖに固定された状態が保持される。
【００４７】
（読み出し動作）
読み出し動作では、まず、選択されたメモリセルアレイ５１において、選択されたサブアレイＬ３の選択ワード線ＷＬが０ＶからＶｃｃに立ち上げられる。これにより、選択された強誘電体キャパシタ６１に書き込まれたデータ（「Ｌ」データまたは「Ｈ」データ）に対応する電位（読み出し電圧）が、選択されたサブビット線Ｌ３に現れ、さらにメインビット線ＭＢＬに伝達される。この時、メインビット線ＭＢＬに出力される強誘電体キャパシタ６１からの読み出し電圧は、以下の式（１）および（２）によって表される。
【００４８】
Ｖｓｉｇ１＝Ｖｃｃ×Ｃｓ１／（Ｃｍｂ＋Ｃｓｂ＋Ｃｓ１）      ・・・・・（１）
Ｖｓｉｇ０＝Ｖｃｃ×Ｃｓ０／（Ｃｍｂ＋Ｃｓｂ＋Ｃｓ０）      ・・・・・（２）
上記式（１）は、強誘電体メモリのメモリセルを構成する強誘電体キャパシタ６１に「Ｈ」データが書き込まれている場合の読み出し電圧を示し、上記式（２）は、強誘電体メモリのメモリセルを構成する強誘電体キャパシタ６１に「Ｌ」データが書き込まれている場合の読み出し電圧を示す。上記式（１）および（２）において、Ｃｓ１は、「Ｈ」データが書き込まれたメモリセルのキャパシタ容量を示し、Ｃｓ０は「Ｌ」データが書き込まれたメモリセルのキャパシタ容量を示し、Ｃｍｂは、メインビットの寄生容量を示し、Ｃｓｂは、サブビット線の寄生容量を示す。
【００４９】
一方、選択されていないメモリセルアレイ５３では、選択されたメモリセルアレイ５１の選択されたサブアレイＬ３に対応するサブアレイＲ３の参照電圧生成用セルに接続される参照ワード線（図１２におけるＷＬ２５６）が０ＶからＶｃｃに立ち上げられる。この時、サブビット線Ｒ３およびＲ４は接続された状態であるので、サブビット線容量は、Ｃｓｂの２倍になる。ここで、参照電圧生成用セルには、必ず「Ｈ」データが書き込まれているとする。この時、参照電圧生成用セルからの読み出し電圧は、以下の式（３）で表される。
【００５０】
Ｖｒｅｆ＝Ｖｃｃ×Ｃｓ１／（Ｃｍｂ＋２Ｃｓｂ＋Ｃｓ１）      ・・・・・（３）
ここで、上記式（１）と（３）より以下の式（４）が導かれる。
【００５１】
Ｖｓｉｇ１−Ｖｒｅｆ＝Ｖｃｃ×Ｃｓ１×Ｃｓｂ／（（Ｃｍｂ＋Ｃｓｂ＋Ｃｓ１）×（Ｃｍｂ＋２Ｃｓｂ＋Ｃｓ１））      ・・・・・（４）
ここで、Ｖｃｃと各容量値は全て正の値であるので、上記式（４）は正の値となる。従って、以下の式（５）が成り立つ。
【００５２】
Ｖｓｉｇ１＞Ｖｒｅｆ      ・・・・・（５）
また、上記式（２）と（３）から以下の式（６）が導かれる。
【００５３】
Ｖｒｅｆ−Ｖｓｉｇ０＝Ｖｃｃ×（Ｃｍｂ×（Ｃｓ１−Ｃｓ０）＋Ｃｓｂ×（Ｃｓ１−２Ｃｓ０））／（（Ｃｍｂ＋Ｃｓｂ＋Ｃｓ１）×（Ｃｍｂ＋２Ｃｓｂ＋Ｃｓ１））・・・・・（６）
ここで、「Ｈ」データが書き込まれたキャパシタ容量は、「Ｌ」データのキャパシタ容量よりも大きいので、以下の式（７）が成り立つ。
【００５４】
Ｃｓ１＞Ｃｓ０      ・・・・・（７）
また、以下の式（８）が正となるようにキャパシタ容量を設定する。
【００５５】
Ｃｓ１＞２Ｃｓ０      ・・・・・（８）
これにより、式（６）は正の値となるので、以下の式（９）が成り立つ。
【００５６】
Ｖｒｅｆ＞Ｖｓｉｇ０      ・・・・・（９）
即ち、上記式（８）が正となるようにキャパシタ容量を設定することにより、上記式（５）と式（９）より以下の式（１０）が成り立つ。
【００５７】
Ｖｓｉｇ１＞Ｖｒｅｆ＞Ｖｓｉｇ０      ・・・・・（１０）
この読み出し電圧Ｖｒｅｆは、参照電圧としてメインビット線／ＭＢＬに出力される。
【００５８】
次に、メインビット線ＭＢＬに伝達された強誘電体キャパシタ６１の読み出し電圧がセンスアンプ５２まで伝達されるのを見計らって、信号線ＳＥが０ＶからＶｃｃに立ち上げられるとともに、信号線／ＳＥがＶｃｃから０Ｖに立ち下げられる。これにより、センスアンプ５２のｐチャネルトランジスタ６８はオン状態になるので、Ｖｃｃの電圧が供給される。また、ｎチャネルトランジスタ６９もオン状態となるので接地電位（０Ｖ）が供給される。これにより、センスアンプ５２は活性化される。その結果、センスアンプ５２により、メインビット線ＭＢＬの電位とメインビット線／ＭＢＬの電位との差動増幅が行われ、強誘電体メモリセルからのデータの読み出しが行われる。なお、上記のように、参照電圧Ｖｒｅｆを、Ｖｓｉｇ０＜Ｖｒｅｆ＜Ｖｓｉｇ１の関係を満たすように設定することによって、確実に、「Ｈ」データの読み出し時には「Ｈ」データがセンスアンプ５２により増幅確定されるとともに、「Ｌ」データ読み出し時には「Ｌ」データがセンスアンプ５２により増幅確定される。
【００５９】
（読み出しデータの再書き込み）
その後、強誘電体キャパシタ６１からなるメモリセルへの読み出しデータの再書き込みが行われる。「Ｌ」データを再書き込みする場合には、メインビット線ＭＢＬの電位を０Ｖにすることにより選択されたサブビット線Ｌ３の電位が０Ｖにされるとともに、ワード線ＷＬはＶｃｃにされる。これにより、強誘電体キャパシタ６１には、「Ｌ」データが再書き込みされる。その後、ワード線がＶｃｃから０Ｖに立ち下げられる。「Ｈ」データを再書き込みする場合には、メインビット線ＭＢＬの電位をＶｃｃにすることにより選択されたサブビット線Ｌ３の電位がＶｃｃにされるとともに、ワード線ＷＬが０Ｖにされる。これにより、強誘電体キャパシタ６１には、「Ｈ」データが再書き込みされる。その後、信号線ＳＥがＶｃｃから０Ｖに立ち下げられ、信号線／ＳＥが０ＶからＶｃｃに立ち上げられる。また、信号線ＰＣ１が０ＶからＶｃｃに立ち上げられる。さらに、ＡＳＳＬ１、ＡＳＳＬ２、ＡＳＳＬ４〜ＡＳＳＬ６、ＳＢＬ２、およびＳＢＬ３がＶｃｃに立ち上げられる。また、ＡＳＳＲ１、ＡＳＳＲ２、ＡＳＳＲ４〜ＡＳＳＲ６、ＳＢＲ２、およびＳＢＲ４がＶｃｃに立ち上げられる。これらの動作により、スタンバイ状態に戻る。
【００６０】
一方で、参照電圧生成用のセルへの再書き込みについては、メインビット線／ＭＢＬにＶｃｃを供給する手段（図示せず）により、再書き込み動作時にはメインビット線／ＭＢＬをＶｃｃにするとともに、参照ワード線を０Ｖにする。これにより、参照電圧生成用セルに対して必ず「Ｈ」が書き込まれるように制御が行われる。
【００６１】
第２実施形態では、上記のように、メモリセルアレイ５１および５３の各々のサブアレイに、「Ｈ」データが記憶されたメモリセルが接続される参照電圧生成用のワード線ＷＬ２５６を設けるとともに、読み出し動作時に、選択されていないメモリセルアレイ５３の２つのサブビット線Ｒ３およびＲ４をｎチャネルトランジスタ７２ｃを介して接続されることにより、サブビット線Ｒ３の「Ｈ」データが記憶された参照電圧生成用のワード線ＷＬ２５６から参照電圧Ｖｒｅｆを、メインビット線／ＭＢＬに供給することができる。これにより、選択されていないメモリセルアレイ５３の２つのサブビット線Ｒ３およびＲ４を用いて参照電圧を生成することができるため、参照電圧生成用の回路を別途設ける必要がない。このため、メモリのチップ面積の増加をより抑制することができる。また、参照電圧生成用のサブビット線として、選択されたメモリセルアレイ５１の選択されたサブビット線Ｌ３に対応する選択されていないメモリセルアレイ５３のサブビット線Ｒ３を用いることにより、アクセス毎に参照電圧生成用のサブビット線を異ならせることができる。これにより、特定のサブビット線のみが集中して参照電圧生成用として使用されるのを抑制することができるので、参照電圧生成用のサブビット線が劣化するのを抑制することができる。
【００６２】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００６３】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６４】
たとえば、上記実施形態では、６個のサブアレイに分割されたメモリセルアレイを用いて構成したが、本発明はこれに限らず、２個以上の複数に分割されたメモリセルアレイを用いてもよい。
【００６５】
また、上記実施形態では、メインビット線とサブビット線とを接続するためのトランジスタ、サブビット線同士を接続するためのトランジスタ、およびサブビット線を接地配線に接続するためのトランジスタとして、ｎチャネルトランジスタを用いたが、本発明はこれに限らず、ｐチャネルトランジスタを用いてもよい。
【００６６】
また、上記第２実施形態では、参照電圧を生成するために、選択されていないメモリセルアレイのサブビット線Ｒ３およびＲ４を使用したが、本発明はこれに限らず、サブビット線Ｒ２およびＲ３を使用してもよい。
【００６７】
また、上記第２実施形態では、参照電圧の生成用に２本のサブビット線を選択したが、本発明はこれに限らず、３本以上のサブビット線を選択してもよい。
【００６８】
また、上記実施形態では、読み出し動作時について適用したが、本発明はこれに限らず、書き込み動作時や、再書き込み動作時について適用してもよい。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１実施形態によるクロスポイント型の強誘電体メモリの全体構成を説明するためのブロック図である。
【図２】図１に示した第１実施形態によるメモリセルアレイの内部構成を示した概略図である。
【図３】本発明の第１実施形態によるメモリセルアレイの内部構成の詳細を示した回路図である。
【図４】本発明の第１実施形態による選択および非選択のサブアレイを示した概略図である。
【図５】本発明の第１実施形態の強誘電体メモリの動作を説明するためのタイミングチャートである。
【図６】本発明の第２実施形態によるクロスポイント型の強誘電体メモリの全体構成を説明するためのブロック図である。
【図７】図６に示した第２実施形態によるメモリセルアレイの内部構成を示した概略図である。
【図８】本発明の第２実施形態による選択されたメモリセルアレイの内部構成の詳細を示した回路図である。
【図９】本発明の第２実施形態による選択されていないメモリセルアレイの内部構成の詳細を示した回路図である。
【図１０】図８および図９における選択および非選択のサブアレイを示した概略図である。
【図１１】本発明の第２実施形態によるサブアレイにおけるワード線の配置の概略図である。
【図１２】本発明の第２実施形態の強誘電体メモリの動作を説明するためのタイミングチャートである。
【符号の説明】
【００７０】
１、５１、５３  メモリセルアレイ
２０ａ〜２０ｆ、６０ａ〜６０ｆ、７０ａ〜７０ｆ  ｎチャネルトランジスタ（第３トランジスタ）
２１、６１、７１  強誘電体キャパシタ（記憶手段）
２２ａ〜２２ｅ、６２ａ〜６２ｅ、７２ａ〜７２ｅ  ｎチャネルトランジスタ（第１トランジスタ）
２３ａ、２３ｂ、６３ａ、６３ｂ、７３ａ、７３ｂ  ｎチャネルトランジスタ（第２トランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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