(57)【要約】【課題】出力ノードをクリア又はプリセットする場合において、短絡が生じることを防止する。【解決手段】クリア期間には、トランジスタＮＴ３８，ＰＴ３８がオンとなって、状態保持ノードＨＱ，Ｈ／Ｑが各々Ｌレベル，Ｈレベルにクリアされる。このクリア期間には、トランジスタＮＴ２１はオフである。従って、プリチャージノードＰＳはＨレベルを維持する。従って、トランジスタＰＴ３１，ＮＴ３２はオフであり、クリア期間において、短絡が生じることが防止される。【選択図】図２
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【特許請求の範囲】
【請求項１】
遷移期間に状態保持ノードのレベルを遷移可能にし、遷移禁止期間に前記状態保持ノードのレベルを保持させるパルストリガ型のフリップフロップを備えた半導体集積回路装置において、
入力データに基づいて、前記状態保持ノードを充電する第１の充電経路と、前記状態保持ノードの電荷を放電させる第１の放電経路とのいずれか一方を、前記遷移期間に、導通させる第１のスイッチング手段と、
前記第１のスイッチング手段による導通制御を、前記遷移期間に許可し、前記遷移禁止期間に禁止する第２のスイッチング手段と、
前記状態保持ノードを第２の放電経路に接続して前記状態保持ノードを強制的にクリアするクリア手段と、
前記クリア手段によるクリア期間に、前記第１及び第２のスイッチング手段の少なくとも一方を制御して、前記第１の充電経路を非導通状態にする制御手段と、
を具備したことを特徴とする半導体集積回路装置。
【請求項２】
遷移期間に状態保持ノードのレベルを遷移可能にし、遷移禁止期間に前記状態保持ノードのレベルを保持させるパルストリガ型のフリップフロップを備えた半導体集積回路装置において、
入力データに基づいて、前記状態保持ノードを充電する第１の充電経路と、前記状態保持ノードの電荷を放電させる第１の放電経路とのいずれか一方を、前記遷移期間に、導通させる第１のスイッチング手段と、
前記第１のスイッチング手段による導通制御を、前記遷移期間に許可し、前記遷移禁止期間に禁止する第２のスイッチング手段と、
前記状態保持ノードを第２の充電経路に接続して前記状態保持ノードを強制的にプリセットするプリセット手段と、
前記プリセット手段によるプリセット期間に、前記第１及び第２のスイッチング手段の少なくとも一方を制御して、前記第１の放電経路を非導通状態にする制御手段と、
を具備したことを特徴とする半導体集積回路装置。
【請求項３】
遷移期間に状態保持ノードのレベルを遷移可能にし、遷移禁止期間に前記状態保持ノードのレベルを保持させるパルストリガ型のフリップフロップを備えた半導体集積回路装置において、
入力データに基づいて、前記状態保持ノードを充電する第１の充電経路と、前記状態保持ノードの電荷を放電させる第１の放電経路とのいずれか一方を、前記遷移期間に、導通させる第１のスイッチング手段と、
前記第１のスイッチング手段による導通制御を、前記遷移期間に許可し、前記遷移禁止期間に禁止する第２のスイッチング手段と、
前記状態保持ノードを第２の放電経路に接続して前記状態保持ノードを強制的にクリアするクリア手段と、
前記状態保持ノードを第２の充電経路に接続して前記状態保持ノードを強制的にプリセットするプリセット手段と、
前記クリア手段によるクリア期間に、前記第１及び第２のスイッチング手段の少なくとも一方を制御して、前記第１の充電経路を非導通状態にすると共に、前記プリセット手段によるプリセット期間に、前記第１及び第２のスイッチング手段の少なくとも一方を制御して、前記第１の放電経路を非導通状態にする制御手段と、
を具備したことを特徴とする半導体集積回路装置。
【請求項４】
前記制御手段は、前記入力データと前記クリア期間を示す信号との論理積の結果によって前記第１及び第２のスイッチング手段の少なくとも一方を制御するアンド回路を具備することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記遷移期間は、クロックに同期した所定幅のパルス期間であり、
前記制御手段は、
相補的に接続されて前記クロックによって制御される第１及び第２のトランジスタと、
前記クリア期間又はプリセット期間を示す信号によって制御されて前記第１のトランジスタに電源電圧を供給する第３のトランジスタと、
前記第２のトランジスタを放電経路部に接続する第４のトランジスタと、
前記クリア期間又はプリセット期間を示す信号によって制御されて前記第１及び第２のトランジスタ同士の接続点を放電経路部に接続する第５のトランジスタと、
を有するパルス制御回路によって前記遷移期間が指示されると共に前記クリア期間及びプリセット期間の少なくとも一方が指示されて、前記第２のスイッチング手段を制御することを特徴とする請求項１乃至４のいずれか１つに記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、フリップフロップ回路を有する半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、フリップフロップ回路は、ＬＳＩ等の集積回路において広く用いられている。フリップフロップ回路には同期式と非同期式とがあり、同期式のフリップフロップ回路は、クロック入力に同期して、出力を変化させる。同期式のフリップフロップ回路としては、マスタースレーブ型やパルストリガ型等の種々の回路がある。
【０００３】
ところで、同期式のフリップフロップ回路に要求される機能の１つとして、非同期のクリア機能及びプリセット機能がある。これらの機能は、フリップフロップ回路の出力ノード（以下、状態保持ノードともいう）を強制的にクリア又はプリセットするものである。
【０００４】
マスタースレーブ型においては、特許文献１のように、出力ノードにプルダウン回路又はプルアップ回路を付加することで、クリア機能及びプリセット機能を容易に実現することができる。
【０００５】
一方、パルストリガ型のフリップフロップ回路は、クロック入力に同期した狭幅のパルス期間にのみ出力を変化させるものである。このようなパルストリガ型のフリップフロップ回路の出力ノードにプルダウン回路又はプルアップ回路を付加して、出力ノードをクリア又はプリセットすることが考えられる。
【０００６】
しかしながら、この場合には、入力データの状態によっては、出力ノードに短絡が生じることがある。このため、パルストリガ型のフリップフロップ回路においては、マスタースレーブ型のフリップフロップ回路と同様な手段でクリア機能及びプリセット機能を設けることはできなかった。
【０００７】
明細書中において、パルストリガ型のフリップフロップとは、クロック入力に同期した比較的狭パルス幅のパルス期間のみに出力を変化させることができるフリップフロップをいう。
【特許文献１】特開平６−２６０９０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明はかかる問題点に鑑みてなされたものであって、出力ノードをクリア及びプリセットすることができるパルストリガ型のフリップフロップ回路を含む半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様の半導体集積回路装置は、遷移期間に状態保持ノードのレベルを遷移可能にし、遷移禁止期間に前記状態保持ノードのレベルを保持させるパルストリガ型のフリップフロップを備えた半導体集積回路装置において、入力データに基づいて、前記状態保持ノードを充電する第１の充電経路と、前記状態保持ノードの電荷を放電させる第１の放電経路とのいずれか一方を、前記遷移期間に、導通させる第１のスイッチング手段と、前記第１のスイッチング手段による導通制御を、前記遷移期間に許可し、前記遷移禁止期間に禁止する第２のスイッチング手段と、前記状態保持ノードを第２の放電経路に接続して前記状態保持ノードを強制的にクリアするクリア手段と、前記クリア手段によるクリア期間に、前記第１及び第２のスイッチング手段の少なくとも一方を制御して、前記第１の充電経路を非導通状態にする制御手段と、を具備したことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、短絡が生じることなく出力ノードをクリア及びプリセットすることができるという効果を有する。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１２】
＜第１の実施の形態（クリア機能付加）＞
図１は本発明の第１の実施の形態の半導体集積回路装置に係り、フリップフロップ回路を示す回路図である。
【００１３】
フリップフロップ回路１０は、アンド回路１４、パルストリガ型フリップフロップ（以下、ＦＦという）１５及びプルダウン回路としてのスイッチ１６によって構成されている。フリップフロップ回路１０のデータ入力端子１１には、データＤが与えられる。クロック入力端子１３には、クロックＣＫが入力される。本実施の形態においては、クリア入力端子１２にクリア信号Ｃｌｅａｒの反転信号／Ｃｌｅａｒ（以下明細書中においては、図面の符号上のバーは、文中では符号の前の斜線にて表し、符号で示される信号の反転信号を意味する）が入力される。データＤ及び反転クリア信号／Ｃｌｅａｒはアンド回路１４に与えられる。アンド回路１４の出力がＦＦ１５のデータ入力ノードＤに供給されるようになっている。
【００１４】
ＦＦ１５は、制御ノードＣＫにクロック入力端子１３からのクロックＣＫが与えられると、このクロックＣＫに同期した狭幅のパルス期間（以下、遷移期間という）を設定する。ＦＦ１５は、狭幅の遷移期間において、出力ノード（状態保持ノード）ＱのＱ出力を更新可能にする。即ち、ＦＦ１５は、データ入力ノードＤに供給されたデータＤと状態保持ノードＱのＱ出力とに基づいて、状態保持ノードＱのＱ出力を更新する。
【００１５】
出力ノードＱは、スイッチ１６を介してローレベル（以下、Ｌレベルという）の接地電位ＧＮＤに接続されている。スイッチ１６は、Ｌレベルの反転クリア信号／Ｃｌｅａｒによってオンとなり、出力ノードＱをＬレベルに遷移させるようになっている。
【００１６】
下記表１は、図１のフリップフロップ回路１０の真理値表を示している。
【００１７】
〔表１〕
2007336482.tif 000003
表１の真理値表において、Ｄ欄はデータ入力ノードＤに入力されるデータＤがハイレベル（以下、Ｈレベルという）であるか、Ｌレベルであるかを示し、／Ｃｌｅａｒ欄は、反転クリア信号／ＣｌｅａｒがＨレベルであるかＬレベルであるかを示し、ＰＣＫは遷移期間である（ｒｉｓｅ）か否（ｆａｌｌ）かを示し、Ｑｎ＋１は、出力ノードＱの更新後の出力を示している。なお、Ｑｎは更新前の出力を示している。
【００１８】
（パルスジェネレータ部及びＲＳラッチ部を有するＦＦ）
図２は図１のフリップフロップ回路の具体的な構成を示す回路図である。
【００１９】
図２はＦＦ１５として、パルスジェネレータ部２１とＲＳラッチ部３１とによって構成されるフリップフロップを採用した例を示している。なお、各図においては、図面の簡略化のために、各トランジスタのゲートに信号を供給する配線は図示を省略する。また、アンド回路１４をＦＦ１５を構成するパルスジェネレータ部２１内に内蔵させた例を示しているが、図１のようにＦＦ１５の外部に構成してもよい。また、図２では、データＤが入力されるデータ入力ノードＤの他に、データＤの反転信号／Ｄが入力されるデータ反転入力ノード／Ｄを有する構成を示しているが、図１のようにいずれか一方のノードを有する構成も可能である。
【００２０】
＜パルスジェネレータ部＞
図２において、データＤ及び反転データ／Ｄは、差動構成のＮ型のトランジスタＮＴ２１，ＮＴ２２のゲートに夫々供給される。なお、反転データ／Ｄは、パルスジェネレータ部２１の内部で生成してもよく、データＤを反転させて生成した反転データ／Ｄを外部で生成しパルスジェネレータ部２１に供給するようにしてもよい。
【００２１】
パルスジェネレータ部２１は、データＤ，／Ｄに基づくパルス／Ｓ，／Ｒを生成する。パルス／Ｓ，／Ｒは、夫々パルスジェネレータ部２１内のプリチャージノードＰＳ，ＰＲのレベルの変化によって発生する。
【００２２】
プリチャージノードＰＳは、Ｐ型のトランジスタＰＴ１１のソース・ドレイン路、Ｐ型のトランジスタＰＴ１５のソース・ドレイン路及びＰ型のトランジスタＰＴ１３のソース・ドレイン路を介して電源端子Ｖｃｃに接続されている。また、プリチャージノードＰＲは、Ｐ型のトランジスタＰＴ１２のソース・ドレイン路、Ｐ型のトランジスタＰＴ１６のソース・ドレイン路及びＰ型のトランジスタＰＴ１４のソース・ドレイン路を介して電源端子Ｖｃｃに接続されている。
【００２３】
トランジスタＰＴ１１，ＰＴ１２のゲートにはクロックＣＫが供給され、トランジスタＰＴ１５，ＰＴ１６のゲートには反転クロック／ＣＫＤが供給される。反転クロック／ＣＫＤは、クロックＣＫが、パルスジェネレータ部２１に内蔵された遅延反転回路２２によって遅延されて反転されることで生成される。プリチャージノードＰＳはトランジスタＰＴ１４のゲートに接続され、プリチャージノードＰＲはトランジスタＰＴ１３のゲートに接続される。
【００２４】
プリチャージノードＰＳは、第１の放電路に接続されており、第１の放電路上には、Ｎ型のトランジスタＮＴ２３のソース・ドレイン路及びトランジスタＮＴ２１のソース・ドレイン路が直列接続される。また、プリチャージノードＰＲは、第２の放電路に接続されており、第２の放電路上には、Ｎ型のトランジスタＮＴ２４のソース・ドレイン路及びトランジスタＮＴ２２のソース・ドレイン路が直列接続される。トランジスタＮＴ２１，ＮＴ２２のドレインは共通接続され、この接続点はＮ型のトランジスタＮＴ２５のソース・ドレイン路を介して基準電位端子Ｖｏに接続される。
【００２５】
パルスジェネレータ部２１のプリチャージノードＰＳ，ＰＲは、プリチャージ期間、遷移期間及び遷移禁止期間（図３参照）に応じたレベルとなる。後述するＲＳラッチ部３１の状態保持ノードの状態の遷移前に、プリチャージ期間が設定される。この期間には、クロックＣＫはＬレベルであり、トランジスタＰＴ１１，ＰＴ１２はオンである。これにより、プリチャージノードＰＳ，ＰＲは、いずれもＨレベルに設定される。
【００２６】
プリチャージ期間には、反転クロック／ＣＫＤはＨレベルである。プリチャージ期間が終了してクロックＣＫがＨレベルに変化すると、遅延反転回路２２の遅延時間後に反転クロック／ＣＫＤがＨレベルからＬレベルに変化する。クロックＣＫがＨレベルに変化して反転クロック／ＣＫＤがＬレベルに変化するまでの期間が、遷移期間である。この遷移期間には、プリチャージノードＰＳ，ＰＲを充電するトランジスタＰＴ１１，ＰＴ１２，ＰＴ１５，ＰＴ１６が全てオフであり、プリチャージノードＰＳ，ＰＲのレベルは第１，第２の放電路の状態によって決定される。
【００２７】
遷移期間には、トランジスタＮＴ２３〜ＮＴ２５は全てオンである。データＤがＨレベル（反転データ／ＤがＬレベル）で、且つ反転クリア信号／ＣｌｅａｒがＨレベルであれば、トランジスタＮＴ２２はオフで、トランジスタＮＴ２１はオンとなり、第１の放電路を介してプリチャージノードＰＳの電荷が放電されて、プリチャージノードＰＳはＬレベルに内部遷移する。逆に、データＤがＬレベルの場合には、トランジスタＮＴ２１はオフで、トランジスタＮＴ２２はオンとなり、第２の放電路を介してプリチャージノードＰＲの電荷が放電されて、プリチャージノードＰＲはＬレベルに内部遷移する。
【００２８】
プリチャージノードＰＳ，ＰＲの一方がＬレベルになると、トランジスタＰＴ１４，ＰＴ１３の一方がオンとなり、プリチャージノードＰＳ，ＰＲの他方を充電する。こうして、データＤがＨレベルの場合には、プリチャージノードＰＳがＬレベル、プリチャージノードＰＲがＨレベルとなり、データＤがＬレベルの場合には、プリチャージノードＰＳがＨレベル、プリチャージノードＰＲがＬレベルとなる。
【００２９】
反転クロック／ＣＫＤがＬレベルとなって、遷移期間が終了し遷移禁止期間になると、トランジスタＮＴ２５がオフとなって、第１，第２の放電路の導通が遮断される。一方、トランジスタＰＴ１５，ＰＴ１６がオンとなって、プリチャージノードＰＳ，ＰＲを充電する。即ち、プリチャージノードＰＳ，ＰＲに現れるパルス／Ｓ，／Ｒは、遷移期間にデータＤ，／Ｄに応じて一方がＬレベルとなり、他の期間にはＨレベルを維持する。
【００３０】
＜ＲＳラッチ部＞
パルス／Ｓ，／Ｒは、ＲＳラッチ部３１に供給される。ＲＳラッチ部３１には、Ｐ型のトランジスタＰＴ３１、Ｎ型のトランジスタＮＴ３１及びインバータ３２によって構成される第１の状態遷移部と、Ｐ型のトランジスタＰＴ３２、Ｎ型のトランジスタＮＴ３２及びインバータ３３によって構成される第２の状態遷移部とが構成されている。トランジスタＰＴ３１は第１の充電経路上に構成され、Ｎ型のトランジスタＮＴ３１は第１の放電経路上に構成される。第１の状態遷移部は、電源端子Ｖｃｃと基準電位端子Ｖｏとの間にトランジスタＰＴ３１のソース・ドレイン路及びトランジスタＮＴ３１のソース・ドレイン路が直列接続されて構成される。インバータ３２は、パルス／Ｒを反転したパルスＲを生成してトランジスタＮＴ３１のゲートに与える。トランジスタＰＴ３１のゲートにはパルス／Ｓが供給される。一方、第２の状態遷移部は、電源端子Ｖｃｃと基準電位端子Ｖｏとの間にトランジスタＰＴ３２のソース・ドレイン路及びトランジスタＮＴ３２のソース・ドレイン路が直列接続されて構成される。インバータ３３は、パルス／Ｓを反転したパルスＳを生成してトランジスタＮＴ３２のゲートに与える。トランジスタＰＴ３２のゲートにはパルス／Ｒが供給される。
【００３１】
トランジスタＰＴ３１，ＮＴ３１同士の接続点によって、状態保持ノード（出力ノード）ＨＱ（図１の出力ノードＱに相当）が構成される。また、トランジスタＰＴ３２，ＮＴ３２同士の接続点によって、状態保持ノード（出力ノード）Ｈ／Ｑが構成される。
【００３２】
電源端子Ｖｃｃと基準電位端子Ｖｏとの間には、Ｐ型のトランジスタＰＴ３３のソース・ドレイン路、Ｐ型のトランジスタＰＴ３５のソース・ドレイン路、Ｎ型のトランジスタＮＴ３５のソース・ドレイン路及びＮ型のトランジスタＮＴ３３のソース・ドレイン路が直列接続される。これらのトランジスタＰＴ３３，ＰＴ３５，ＮＴ３５，ＮＴ３３のゲートには、夫々、パルス／Ｑ，Ｒ，／Ｓ，／Ｑが供給される。
【００３３】
また、電源端子Ｖｃｃと基準電位端子Ｖｏとの間には、Ｐ型のトランジスタＰＴ３４のソース・ドレイン路、Ｐ型のトランジスタＰＴ３６のソース・ドレイン路、Ｎ型のトランジスタＮＴ３６のソース・ドレイン路及びＮ型のトランジスタＮＴ３４のソース・ドレイン路が直列接続される。これらのトランジスタＰＴ３４，ＰＴ３６，ＮＴ３６，ＮＴ３４のゲートには、夫々、パルスＱ，Ｓ，／Ｒ，Ｑが供給される。
【００３４】
トランジスタＰＴ３３，ＰＴ３４，ＮＴ３３，ＮＴ３４によって保持部３５が構成される。トランジスタＰＴ３５，ＰＴ３６，ＮＴ３５，ＮＴ３６によって保持制御部３６が構成される。保持制御部３６を構成するトランジスタＰＴ３５，ＮＴ３５同士の接続点は、状態保持ノードＨＱに接続され、トランジスタＰＴ３６，ＮＴ３６同士の接続点は、状態保持ノードＨ／Ｑに接続される。状態保持ノードＨＱのレベルがＱ出力として出力され、状態保持ノードＨ／Ｑのレベルが／Ｑ出力として出力される。なお、図１のように、Ｑ出力及び／Ｑ出力のうちの一方のみを出力するようにしてもよい。
【００３５】
本実施の形態においては、状態保持ノードＨＱと基準電位端子Ｖｏとの間には、Ｎ型のトランジスタＮＴ３８のソース・ドレイン路が接続されている。トランジスタＮＴ３８のゲートには、クリア信号Ｃｌｅａｒが供給される。また、状態保持ノードＨ／Ｑと電源端子Ｖｃｃとの間には、Ｐ型のトランジスタＰＴ３８のソース・ドレイン路が接続されている。トランジスタＰＴ３８のゲートには、反転クリア信号／Ｃｌｅａｒが供給される。
【００３６】
第１及び第２の状態遷移部は、パルス／Ｓ，／ＲがＨレベルの場合には、トランジスタＰＴ３１，ＰＴ３２，ＮＴ３１，ＮＴ３２がオフであり、状態保持ノードＨＱ，Ｈ／Ｑのレベルは変化しない。即ち、プリチャージ期間及び遷移禁止期間においては、Ｑ出力，／Ｑ出力は変化しない。
【００３７】
遷移期間においては、パルス／Ｓ，／Ｒの状態に応じて、状態保持ノードＨＱ，Ｈ／Ｑのレベルが決定する。例えば、パルス／ＳがＬレベルで、パルス／ＲがＨレベルの場合には、トランジスタＰＴ３１，ＮＴ３２がオンとなり、トランジスタＮＴ３１，ＰＴ３２がオフとなって、状態保持ノードＨＱはＨレベルとなり、状態保持ノードＨ／ＱはＬレベルとなる。逆に、パルス／ＳがＨレベルで、パルス／ＲがＬレベルの場合には、トランジスタＰＴ３１，ＮＴ３２がオフとなり、トランジスタＮＴ３１，ＰＴ３２がオンとなって、状態保持ノードＨＱはＬレベルとなり、状態保持ノードＨ／ＱはＨレベルとなる。
【００３８】
保持部３５を構成するトランジスタＰＴ３３，ＮＴ３３は、ゲートに／Ｑ出力が与えられて状態保持ノードＨＱにＱ出力を出力するインバータを構成可能である。同様に、トランジスタＰＴ３４，ＮＴ３４は、ゲートにＱ出力が与えられて状態保持ノードＨ／Ｑに／Ｑ出力を出力するインバータを構成可能である。即ち、互いに相手の出力が入力される２つのインバータが構成され、これらのインバータによって状態保持ノードＨＱ，Ｈ／Ｑの状態が保持可能である。
【００３９】
また、保持制御部３６を構成するトランジスタＰＴ３５，ＰＴ３６，ＮＴ３５，ＮＴ３６は、パルス／Ｓ，／ＲがＨレベルの場合には、全てオンとなる。この場合には、保持部３５において、上述した２つのインバータが構成され、各状態保持ノードＨＱ，Ｈ／Ｑの状態は保持される。即ち、プリチャージ期間及び遷移禁止期間には、状態保持ノードＨＱ，Ｈ／Ｑのレベルは維持され変化しない。
【００４０】
遷移期間において、パルス／ＳがＬレベルで、パルス／ＲがＨレベルの場合には、トランジスタＰＴ３５，ＮＴ３６がオンとなり、トランジスタＮＴ３５，ＰＴ３６がオフとなって、状態保持ノードＨＱをＨレベルにすると共に、状態保持ノードＨ／ＱをＬレベルにする。逆に、パルス／ＳがＨレベルで、パルス／ＲがＬレベルの場合には、トランジスタＰＴ３５，ＮＴ３６がオフとなり、トランジスタＮＴ３５，ＰＴ３６がオンとなって、状態保持ノードＨ／ＱをＨレベルにすると共に、状態保持ノードＨＱをＬレベルにする。
【００４１】
本実施の形態においては、クリア信号ＣｌｅａｒがＬレベル（反転クリア信号／ＣｌｅａｒがＨレベル）の場合には、状態保持ノードＨＱ，Ｈ／Ｑはクリア信号Ｃｌｅａｒ（反転クリア信号／Ｃｌｅａｒ）の影響を受けない。しかし、クリア信号ＣｌｅａｒがＨレベル（反転クリア信号／ＣｌｅａｒがＬレベル）の場合には、状態保持ノードＨＱはＬレベルに遷移し、状態保持ノードＨ／ＱはＨレベルに遷移する。即ち、クリア信号ＣｌｅａｒをＨレベル（反転クリア信号／ＣｌｅａｒをＬレベル）にすることによって、Ｑ出力（／Ｑ出力）をクリアすることができる。
【００４２】
ところで、上述したように、プリチャージ期間及び遷移禁止期間においては、パルス／Ｓ，／Ｒは、いずれもＨレベルであり、第１及び第２の状態遷移部は動作停止状態である。ところが、遷移期間においては、パルス／Ｓ，／Ｒの一方は、Ｌレベルに内部遷移する。もし、Ｑ出力をクリアするためのクリア信号ＣｌｅａｒのＨレベル期間において、パルス／ＳがＬレベルに内部遷移すると、トランジスタＰＴ３１，ＮＴ３８が同時にオンとなり、電源端子Ｖｃｃと基準電位端子Ｖｏとが短絡状態となってしまう。トランジスタＮＴ３２，ＰＴ３８についても同様である。
【００４３】
この理由から、状態保持ノードＨＱ，Ｈ／Ｑにクリア用の充放電経路を設けただけでは、Ｑ出力，／Ｑ出力をクリアすることができない。そこで、本実施の形態においては、パルスジェネレータ側において、アンド回路１４を設けるようになっている。
【００４４】
アンド回路１４には、反転クリア信号／Ｃｌｅａｒが供給される。即ち、アンド回路１４は、反転クリア信号／ＣｌｅａｒがＬレベル、即ち、クリア信号ＣｌｅａｒがＨレベルの場合には、出力がＬレベルとなる。従って、データＤがＨレベルの場合でも、トランジスタＮＴ２１はオフのままであり、プリチャージノードＰＳはＨレベルを維持する。即ち、クリア信号ＣｌｅａｒがＨレベルのクリア期間においては、パルス／Ｓは必ずＨレベルとなる。これにより、クリア期間においては、トランジスタＰＴ３１は必ずオフであり、短絡を生じることなく状態保持ノードＨＱをＨレベルに設定することが可能である。状態保持ノードＨ／Ｑについても同様である。
【００４５】
次に、このように構成された実施の形態の動作について図３のタイミングチャート及び表１の真理値表を参照して説明する。図３（ａ）はクロックＣＫを示し、図３（ｂ）は反転クロック／ＣＫＤを示している。
【００４６】
いま、クリア信号ＣｌｅａｒがＬレベル、即ち、反転クリア信号／ＣｌｅａｒがＨレベルであるものとする。この場合には、通常の動作が行われる。即ち、クロックＣＫがＬレベルであるものとする。図３（ａ）に示すように、クロックＣＫがＬレベルの場合には、プリチャージ期間が設定される。この期間には、パルスジェネレータ部２１の第１，第２の放電路は遮断されており、トランジスタＰＴ１１，ＰＴ１２がオンとなることによって、プリチャージノードＰＳ，ＰＲはＨレベルに設定される。
【００４７】
また、この期間には、ＲＳラッチ部３１の第１，第２の遷移部を構成するトランジスタＰＴ３１，ＰＴ３２，ＮＴ３１，ＮＴ３２はオフであり、状態保持ノードＨＱ，Ｈ／Ｑは第１，第２の遷移部によってレベルは変化しない。また、この期間には、保持制御部３６の各トランジスタＰＴ３５，ＰＴ３６，ＮＴ３５，ＮＴ３６はオンであり、保持部３５を構成するトランジスタＰＴ３３，ＰＴ３４，ＮＴ３３，ＮＴ３４によって、状態保持ノードＨＱ，Ｈ／Ｑのレベルは保持される。
【００４８】
ここで、クロックＣＫがＬレベルからＨレベルに変化するものとする。クロックＣＫは、遅延反転回路２２によって遅延される。遅延反転回路２２の出力は反転され、図３（ｂ）に示す反転クロック／ＣＫＤがトランジスタＮＴ２５のゲートに供給される。クロックＣＫ及び反転クロック／ＣＫＤがいずれもＨレベルの期間が遷移期間である。
【００４９】
遷移期間になると、トランジスタＮＴ２３〜ＮＴ２５がオンとなる。また、トランジスタＰＴ１１，ＰＴ１２，ＰＴ１５，ＰＴ１６はオフである。この場合には、データＤがＬレベルであるので、第２の放電路が導通し、プリチャージノードＰＲがＨレベルからＬレベルに内部遷移する。即ち、パルス／ＳはＨレベルのままであり、パルス／ＲはＬレベルに変化する。
【００５０】
そうすると、ＲＳラッチ部３１の第１，第２の遷移部のトランジスタＰＴ３１，ＮＴ３２はオフ、トランジスタＮＴ３１，ＰＴ３２はオンとなって、状態保持ノードＨＱはＬレベルになり、状態保持ノードＨ／ＱはＨレベルになる。こうして、真理値表に示すように、ＬレベルのデータＤの入力によって、Ｑ出力はＬレベルとなり、／Ｑ出力はＨレベルとなる。
【００５１】
次に、反転クロック／ＣＫＤがＬレベルに変化すると、遷移禁止期間に移行する。この場合には、パルスジェネレータ部２１のトランジスタＰＴ１５，ＰＴ１６がオンとなって、プリチャージノードＰＳ，ＰＲをＨレベルに設定する。これにより、パルス／Ｓ，／ＲはＨレベルとなる。
【００５２】
従って、遷移禁止期間においても、第１，第２の遷移部を構成するトランジスタＰＴ３１，ＰＴ３２，ＮＴ３１，ＮＴ３２はオフであり、第１，第２の遷移部によって状態保持ノードＨＱ，Ｈ／Ｑのレベルが変化することはない。
【００５３】
この期間には、保持制御部３６のトランジスタＰＴ３５，ＰＴ３６，ＮＴ３５，ＮＴ３６はオンであり、状態保持ノードＨＱ，Ｈ／Ｑのレベルは保持される。このように、遷移期間以外の期間においては、真理値表のＰＣＫがｆａｌｌの欄で示すように、データＤのレベルに拘わらず、それまでのＱ出力，／Ｑ出力が保持される。
【００５４】
次に、ＨレベルのデータＤが入力されるものとする。トランジスタＮＴ２１はオンとなり、トランジスタＮＴ２２はオフとなる。遷移期間には、トランジスタＮＴ２５がオン、トランジスタＰＴ１１，ＰＴ１２，ＰＴ１５，ＰＴ１６がオフとなって、プリチャージノードＰＳがＬレベルに内部遷移する。即ち、パルス／ＳはＬレベルとなり、パルス／Ｒは、Ｈレベルとなる。
【００５５】
そうすると、ＲＳラッチ部３１の第１，第２の遷移部のトランジスタＰＴ３１，ＮＴ３２はオン、トランジスタＮＴ３１，ＰＴ３２はオフとなって、状態保持ノードＨ／ＱはＬレベルになり、状態保持ノードＨＱはＨレベルになる。こうして、真理値表に示すように、ＨレベルのデータＤの入力によって、Ｑ出力はＨレベルとなり、／Ｑ出力はＬレベルとなる。
【００５６】
ここで、Ｑ出力，／Ｑ出力のクリアを行うものとする。この場合には、クリア信号ＣｌｅａｒはＨレベル（反転クリア信号／ＣｌｅａｒはＬレベル）となる。この場合にはパルスジェネレータ部２１のトランジスタＮＴ２１はオフであり、プリチャージノードＰＳは必ずＨレベルのままとなる。したがって、ＲＳラッチ部３１のトランジスタＰＴ３１，ＮＴ３２はオフである。また、トランジスタＮＴ３８，ＰＴ３８はオンとなって、プリチャージノードＨＱはＬレベルに設定され、プリチャージノードＨ／ＱはＨレベルに設定される。こうして、Ｑ出力はＬレベルにクリアされ、／Ｑ出力はＨレベルにクリアされる。
【００５７】
なお、データＤの状態によっては、クリア期間において、パルス／ＲがＬレベルになることもある。この場合でも、ＲＳラッチ部３１のトランジスタＮＴ３１，ＰＴ３２がオンになるのみで、トランジスタＰＴ３１，ＮＴ３２はオフであり、電源端子Ｖｃｃと基準電位端子Ｖｏとが短絡することはない。
【００５８】
このように本実施の形態においては、パルストリガ型フリップフロップの出力ノード（状態保持ノード）に、クリア信号に基づいて導通する充放電路を設けると共に、クリア信号に基づいてゲートが開閉するアンド回路を介して、データをフリップフロップのデータ入力ノードに与えており、Ｑ出力を確実にクリアすることが可能である。
【００５９】
＜第１変形例＞
図４は第１の実施の形態の第１変形例を示す回路図である。図４はＲＳラッチ部の変形例を示しており、図２のＲＳラッチ部３１に代えて、図４に示すＲＳラッチ部４１を採用することが可能である。
【００６０】
図４のＲＳラッチ部４１は、保持部３５及び保持制御部３６に代えて、トランスファゲート４２，４３、インバータ４４及びナンド回路４５を採用した点が図２のＲＳラッチ部３１と異なる。
【００６１】
状態保持ノードＨＱは、トランスファゲート４２の出力端に接続され、状態保持ノードＨ／Ｑは、トランスファゲート４３の出力端に接続される。状態保持ノードＨ／Ｑはインバータ４４の入力端に接続されており、／Ｑ出力はインバータ４４によって反転されてトランスファゲート４２の入力端に供給される。また、状態保持ノードＨＱはナンド回路４５の一方入力端に接続されており、ナンド回路４５の他方入力端には反転クリア信号／Ｃｌｅａｒが供給される。ナンド回路４５は、２入力のアンド演算結果をトランスファゲート４３の入力端に供給する。
【００６２】
トランスファゲート４２は、反転制御端にパルスＲが供給され、制御端にパルス／Ｓが供給され、ＬレベルのパルスＲとＨレベルのパルス／Ｓによって、入力端の信号を出力端から出力する。また、トランスファゲート４３は、反転制御端にパルスＳが供給され、制御端にパルス／Ｒが供給され、ＬレベルのパルスＳとＨレベルのパルス／Ｒによって、入力端の信号を出力端から出力する。これらのトランスファゲート４２，４３によって保持制御部が構成され、インバータ４４及びナンド回路４５によって保持部が構成される。
【００６３】
このように構成されたＲＳラッチ部４１においては、第１，第２の遷移部の動作は、図２のＲＳラッチ部３１と同様である。反転クリア信号／ＣｌｅａｒがＨレベルの場合には、ナンド回路４５は入力を反転出力するインバータと等価である。即ち、インバータ４４及びナンド回路４５によって、互いに相手の出力が入力される２つのインバータが構成される。これらのインバータによって状態保持ノードＨＱ，Ｈ／Ｑの状態が保持可能である。
【００６４】
プリチャージ期間及び遷移禁止期間には、パルス／Ｓ，／ＲはＨレベルである。従って、トランスファゲート４２，４３は導通状態であり、インバータ４４とナンド回路４５の出力が互いに他方の入力端に供給され、保持部が構成される。これにより、状態保持ノードＨＱ，Ｈ／Ｑのレベルは保持される。
【００６５】
遷移期間には、上述したように、パルス／Ｓ，／Ｒの一方は、Ｌレベルであり、パルスＲ，Ｓの一方は、Ｌレベルである。従って、トランスファゲート４２，４３はオフであり、状態保持ノードＨＱ，Ｈ／Ｑの状態は保持されない。この場合には、第１，第２の遷移部によって、状態保持ノードＨＱ，Ｈ／Ｑはパルス／Ｓ，／Ｒに応じたレベルとなる。
【００６６】
ここで、Ｑ出力，／Ｑ出力のクリアを行うものとする。この場合には、クリア信号ＣｌｅａｒはＨレベル（反転クリア信号／ＣｌｅａｒはＬレベル）となる。そうすると、ナンド回路４５の出力はＨレベルに固定される。また、インバータ４４の出力端はＬレベルに固定される。従って、状態保持ノードＨＱのＱ出力はＬレベルとなり、状態保持ノードＨ／Ｑの／Ｑ出力はＨレベルとなり、クリアが行われる。
【００６７】
このように本変形例においても、図２の実施の形態と同様の作用及び効果を有する。
【００６８】
＜第２変形例（単相構造のＦＦ）＞
図５は第２変形例に係るフリップフロップ回路を示す回路図である。本変形例も全体構成は、図１の回路図で表わすことができる。
【００６９】
図５は図１のＦＦ１５として、単相構造のフリップフロップを採用した例を示している。図５において図２と同一の構成要素には同一符号を付して説明を省略する。なお、図５においても、データＤが入力されるデータ入力ノードＤの他に、データＤの反転信号／Ｄが入力されるデータ反転入力ノード／Ｄを有する構成を示しているが、図１のようにいずれか一方のノードを有する構成も可能である。
【００７０】
図５のフリップフロップ５１において、データＤ及び反転データ／Ｄは、差動構成のＮ型のトランジスタＮＴ５１，ＮＴ５２のゲートに夫々供給される。フリップフロップ５１は、データＤ，／Ｄに基づいてプリチャージノードＰのレベルを内部遷移させ、プリチャージノードＰのレベルに応じて状態保持ノードＨＱのレベルを遷移させるものである。
【００７１】
プリチャージノードＰは、Ｐ型のトランジスタＰＴ５１のソース・ドレイン路及びＰ型のトランジスタＰＴ５２のソース・ドレイン路を介して電源端子Ｖｃｃに接続されている。トランジスタＰＴ５１のゲートにはクロックＣＫが供給され、トランジスタＰＴ５２のゲートには反転クロック／ＣＫＤが供給される。反転クロック／ＣＫＤは、クロックＣＫが、フリップフロップ５１に内蔵された遅延反転回路２２によって遅延されて反転されることで生成される。
【００７２】
プリチャージノードＰは、第３の放電路に接続されており、第３の放電路上には、Ｎ型のトランジスタＮＴ５３のソース・ドレイン路及びトランジスタＮＴ５１のソース・ドレイン路が直列接続される。
【００７３】
また、電源端子Ｖｃｃと状態保持ノードＨＱとの間の第１の充電経路上には、トランジスタＰＴ５３のソース・ドレイン路が接続される。トランジスタＰＴ５３のゲートは、プリチャージノードＰに接続される。
【００７４】
状態保持ノードＨＱは、第１の放電経路としての第４の放電路に接続されており、第４の放電路上には、Ｎ型のトランジスタＮＴ５４のソース・ドレイン路及びトランジスタＮＴ５２のソース・ドレイン路が直列接続される。トランジスタＮＴ５１，ＮＴ５２のドレインは共通接続され、この接続点はＮ型のトランジスタＮＴ５５のソース・ドレイン路を介して基準電位端子Ｖｏに接続される。
【００７５】
状態保持ノードＨＱはナンド回路５２の一方入力端に接続される。ナンド回路５２の他方入力端には反転クリア信号／Ｃｌｅａｒが供給される。ナンド回路５２の出力端は、インバータ５３の入力端に接続されており、インバータ５３の出力端は、ナンド回路５２の一方入力端に接続される。これらのナンド回路５２及びインバータ５３によって保持部が構成される。
【００７６】
本変形例においても、フリップフロップ５１は、プリチャージ期間、遷移期間及び遷移禁止期間（図３参照）の各動作期間が設定される。
【００７７】
プリチャージ期間には、クロックＣＫはＬレベルであり、トランジスタＰＴ５１はオンである。これにより、プリチャージノードＰはＨレベルに設定される。なお、プリチャージ期間には、反転クロック／ＣＫＤはＨレベルである。
【００７８】
プリチャージ期間が終了してクロックＣＫがＨレベルに変化すると、遅延反転回路２２の遅延時間後に反転クロック／ＣＫＤがＨレベルからＬレベルに変化する。遷移期間には、クロックＣＫ及び反転クロック／ＣＫＤは、いずれのＨレベルである。この遷移期間には、プリチャージノードＰを充電するトランジスタＰＴ５１，ＰＴ５２はオフであり、プリチャージノードＰのレベルは第３の放電路の状態によって決定される。
【００７９】
遷移期間には、トランジスタＮＴ５３，ＮＴ５５はオンである。データＤがＨレベル（反転データ／ＤがＬレベル）で、且つ反転クリア信号／ＣｌｅａｒがＨレベルであれば、トランジスタＮＴ５１はオンとなり、第３の放電路を介してプリチャージノードＰの電荷が放電されて、プリチャージノードＰはＬレベルに内部遷移する。逆に、データＤがＬレベルの場合には、トランジスタＮＴ５１はオフで、プリチャージノードＰはＨレベルを維持する。
【００８０】
プリチャージノードＰがＬレベルの場合には、トランジスタＰＴ５３がオンとなり、状態保持ノードＨＱは充電される。なお、これは、反転データ／ＤがＬレベルの場合であり、状態保持ノードＨＱに接続された第４の放電路は遮断されており、状態保持ノードＨＱは、Ｈレベルに遷移する。
【００８１】
逆に、プリチャージノードＰがＨレベルの場合には、トランジスタＰＴ５３はオフとなる。遷移期間において反転データ／ＤがＨレベルの場合には、第４の放電路は導通状態となり、状態保持ノードＨＱはＬレベルに遷移する。
【００８２】
こうして、遷移期間には、ＨレベルのデータＤによって状態保持ノードＨＱはＨレベルとなり、ＬレベルのデータＤによって状態保持ノードＨＱはＬレベルとなる。状態保持ノードＨＱのレベルがＱ出力として出力される。
【００８３】
プリチャージ期間及び遷移禁止期間には、プリチャージノードＰはＨレベルに設定される。従って、トランジスタＰＴ５３はオフであり、第４の放電路も非導通状態である。ナンド回路５２とインバータ５３は、互いに相手の出力が入力されて、保持部を構成する。即ち、プリチャージ期間及び遷移禁止期間には、ナンド回路５２及びインバータ５３によって状態保持ノードＨＱの状態が保持される。
【００８４】
クリア期間には、クリア信号ＣｌｅａｒはＨレベルであり、反転クリア信号／ＣｌｅａｒはＬレベルである。従って、この場合には、ナンド回路５２の出力はＨレベルに固定される。また、インバータ５３の出力端はＬレベルに固定される。
【００８５】
一方、反転クリア信号／ＣｌｅａｒがＬレベルであるので、アンド回路１４の出力はＬレベルとなる。従って、プリチャージノードＰは、データＤの値に拘わらず、Ｈレベルを維持し、トランジスタＰＴ５３はオフのままである。これにより、クリア期間には、状態保持ノードＨＱのＱ出力はＬレベルとなり、クリアが行われる。
【００８６】
このように本変形例においても、図２の実施の形態と同様の作用及び効果を有する。
【００８７】
＜第３変形例（プリチャージノードを有しないＦＦ）＞
図６は第３変形例に係るフリップフロップ回路を示す回路図である。本変形例も全体構成は、図１の回路図で表わすことができる。
【００８８】
図６は図１のＦＦ１５として、プリチャージノードを有していないフリップフロップを採用した例を示している。図６において図２と同一の構成要素には同一符号を付して説明を省略する。なお、図６においても、データＤが入力されるデータ入力ノードＤの他に、データＤの反転信号／Ｄが入力されるデータ反転入力ノード／Ｄを有する構成を示しているが、図１のようにいずれか一方のノードを有する構成も可能である。
【００８９】
図６のフリップフロップ６１において、データＤ及び反転データ／Ｄは、差動構成のＮ型のトランジスタＮＴ６１，ＮＴ６２のゲートに夫々供給される。フリップフロップ６１は、データＤ，／Ｄに基づいて状態保持ノードＨＱ，Ｈ／Ｑのレベルを遷移させるものである。
【００９０】
状態保持ノードＨ／Ｑは、第１の放電経路としての第５の放電路に接続されており、第５の放電路上には、Ｎ型のトランジスタＮＴ６３のソース・ドレイン路及びトランジスタＮＴ６１のソース・ドレイン路が直列接続される。また、状態保持ノードＨＱは、第１の放電経路としての第６の放電路に接続されており、第６の放電路上には、Ｎ型のトランジスタＮＴ６４のソース・ドレイン路及びトランジスタＮＴ６２のソース・ドレイン路が直列接続される。トランジスタＮＴ６１，ＮＴ６２のドレインは共通接続され、この接続点はＮ型のトランジスタＮＴ６５のソース・ドレイン路を介して基準電位端子Ｖｏに接続される。
【００９１】
状態保持ノードＨＱは第１の充電経路上のナンド回路６２の一方入力端に接続される。ナンド回路６２の他方入力端には反転クリア信号／Ｃｌｅａｒが供給される。第１の充電経路上のナンド回路６２の出力端は、インバータ６３の入力端及び状態保持ノードＨ／Ｑに接続されており、インバータ６３の出力端は、ナンド回路６２の一方入力端に接続される。これらのナンド回路６２及びインバータ６３によって保持部が構成される。
【００９２】
このように構成された変形例においては、フリップフロップ６１は、遷移期間及び遷移禁止期間の各動作期間が設定される。
【００９３】
クロックＣＫ又は反転クロック／ＣＫＤがＬレベルの期間（図３参照）は、遷移禁止期間に設定される。トランジスタＮＴ６３〜ＮＴ６５はオフであり、第５及び第６の放電路は遮断されている。また、ナンド回路６２とインバータ６３は、互いに相手の出力が入力されて、保持部を構成する。即ち、遷移禁止期間には、ナンド回路６２及びインバータ６３によって状態保持ノードＨＱ，Ｈ／Ｑの状態が保持される。
【００９４】
遷移期間には、クロックＣＫ及び反転クロック／ＣＫＤはＨレベルであり、トランジスタＮＴ６３〜ＮＴ６５はオンである。データＤがＨレベル（反転データ／ＤがＬレベル）で、且つ反転クリア信号／ＣｌｅａｒがＨレベルであれば、トランジスタＮＴ６１はオンとなり、第５の放電路を介して状態保持ノードＨ／Ｑの電荷が放電されて、状態保持ノードＨ／ＱはＬレベルに遷移する。この場合には、状態保持ノードＨＱはＨレベルとなる。逆に、データＤがＬレベルの場合には、トランジスタＮＴ６２がオンとなり、状態保持ノードＨＱはＬレベルに遷移する。この場合には、状態保持ノードＨ／ＱはＨレベルとなる。
【００９５】
こうして、遷移期間には、ＨレベルのデータＤによって状態保持ノードＨＱからＨレベルのＱ出力が出力され、状態保持ノードＨ／ＱからＬレベルの／Ｑ出力が出力される。また、ＬレベルのデータＤによって状態保持ノードＨＱからＬレベルのＱ出力が出力され、状態保持ノードＨ／ＱからＨレベルの／Ｑ出力が出力される。
【００９６】
クリア期間には、クリア信号ＣｌｅａｒはＨレベルであり、反転クリア信号／ＣｌｅａｒはＬレベルである。従って、この場合には、ナンド回路６２の出力はＨレベルに固定される。また、インバータ６３の出力端はＬレベルに固定される。
【００９７】
一方、反転クリア信号／ＣｌｅａｒがＬレベルであるので、アンド回路１４の出力はＬレベルとなる。従って、状態保持ノードＨ／Ｑは、データＤの値に拘わらず、ナンド回路６２の出力によってＨレベルを維持する。また、状態保持ノードＨＱはＬレベルを維持する。これにより、クリア期間には、状態保持ノードＨＱのＱ出力はＬレベル、状態保持ノードＨ／Ｑの／Ｑ出力はＨレベルとなって、クリアが行われる。
【００９８】
このように本変形例においても、図２の実施の形態と同様の作用及び効果を有する。
【００９９】
＜第４変形例（外部から遷移期間パルスが与えられるＦＦ）＞
図７は第４変形例に係るフリップフロップ回路を示す回路図である。本変形例も全体構成は、図１の回路図で表わすことができる。
【０１００】
図７は図１のＦＦ１５として、遷移期間を示す遷移期間パルスが外部から供給されるフリップフロップを採用した例を示している。図７において図５と同一の構成要素には同一符号を付して説明を省略する。
【０１０１】
図７のフリップフロップ７１は、図５のフリップフロップ５１から、遅延反転回路２２及びトランジスタＮＴ５５を省略したものである。図７のフリップフロップ７１は、外部から遷移期間パルスＰＣＫが供給されるようになっている。また、トランジスタＰＴ５１のゲートには遷移期間パルスＰＣＫが供給される。
【０１０２】
図８は遷移期間パルスを説明するためのタイミングチャートである。図８（ａ）はクロックＣＫを示し、図８（ｂ）は反転クロック／ＣＫＤを示し、図８（ｃ）は遷移期間パルスＰＣＫを示している。
【０１０３】
遷移期間パルスＰＣＫは、遅延反転回路２２及びアンド回路７２によって生成される。遅延反転回路２２には、図８（ａ）に示すクロックＣＫが入力される。遅延反転回路２２は、クロックＣＫを遅延させ、遅延したクロックを反転させて図８（ｂ）に示す反転クロック／ＣＫＤを出力する。遅延反転回路２２からの反転クロック／ＣＫＤは、アンド回路７２に与えられる。アンド回路７２は、クロックＣＫも与えられており、２入力のアンド演算を行う。即ち、アンド回路７２の出力はクロックＣＫ及び反転クロック／ＣＫＤがいずれもＨレベルの期間にＨレベルとなるパルス（遷移期間パルス）となる。上述したように、遷移期間パルスのＨレベル期間は、遷移期間である。
【０１０４】
本変形例においては、トランジスタＮＴ５３，ＮＴ５４には、クロックＣＫに代えて遷移期間パルスＰＣＫが与えられる。トランジスタＮＴ５３，ＮＴ５４は、遷移期間パルスＰＣＫのＨレベル期間にのみオンとなる。
【０１０５】
図５の変形例においては、トランジスタＮＴ５３，ＮＴ５５によって遷移期間にのみ第３の放電路を導通させ、トランジスタＮＴ５５，ＮＴ５５によって遷移期間にのみ第４の放電路を導通させた。
【０１０６】
これに対し、本変形例においては、トランジスタＮＴ５３によって遷移期間にのみ第３の放電路を導通させ、トランジスタＮＴ５４によって遷移期間にのみ第４の放電路を導通させることができる。
【０１０７】
他の構成は及び作用効果は図２の実施の形態と同様である。
【０１０８】
＜第２の実施の形態（プリセット機能付加）＞
図９は本発明の第２の実施の形態の半導体集積回路装置に係り、フリップフロップ回路を示す回路図である。図９において図１と同一の構成要素には同一符号を付して説明を省略する。
【０１０９】
フリップフロップ回路９０は、アンド回路９４、ＦＦ１５及びプルアップ回路としてのスイッチ９６によって構成されている。フリップフロップ回路９０の反転データ用のデータ入力端子９１には、反転データ／Ｄが与えられる。本実施の形態においては、プリセット入力端子９２にプリセット信号Ｐｒｅｓｅｔの反転信号（反転プリセット信号）／Ｐｒｅｓｅｔが入力される。反転データ／Ｄ及び反転プリセット信号／Ｐｒｅｓｅｔはアンド回路９４に与えられる。アンド回路９４の出力がＦＦ１５の反転信号用のデータ入力反転ノード／Ｄに供給されるようになっている。
【０１１０】
出力ノードＱは、スイッチ９６を介してＨレベルの電源端子Ｖｃｃに接続されている。スイッチ９６は、Ｌレベルの反転プリセット信号／Ｐｒｅｓｅｔによってオンとなり、出力ノードＱをＨレベルに遷移させるようになっている。
【０１１１】
下記表２は、フリップフロップ回路９０の真理値表を示している。
【０１１２】
〔表２〕
2007336482.tif 000004
表２の真理値表において、Ｄ欄はデータＤがＨレベルであるか、Ｌレベルであるかを示し、／Ｐｒｅｓｅｔ欄は、反転プリセット信号／ＰｒｅｓｅｔがＨレベルであるかＬレベルであるかを示し、ＰＣＫは遷移期間である（ｒｉｓｅ）か否（ｆａｌｌ）かを示し、Ｑｎ＋１は、出力ノードＱの更新後の出力を示している。なお、Ｑｎは更新前の出力を示している。
【０１１３】
（パルスジェネレータ部及びＲＳラッチ部を有するＦＦ）
図１０は図９のフリップフロップ回路の具体的な構成を示す回路図である。図１０において図２及び図４と同一の構成要素には同一符号を付して説明を省略する。
【０１１４】
図１０はＦＦ１５として、パルスジェネレータ部１０１とＲＳラッチ部１０３とによって構成されるフリップフロップを採用した例を示している。アンド回路９４をＦＦ１５を構成するパルスジェネレータ部１０１内に内蔵させた例を示しているが、図９のようにＦＦ１５の外部に構成してもよい。また、図１０では、データ／Ｄが入力されるデータ反転入力ノード／Ｄの他に、データＤが入力されるデータ入力ノードＤを有する構成を示しているが、図９のようにいずれか一方のノードを有する構成も可能である。
【０１１５】
＜パルスジェネレータ部＞
図１０のパルスジェネレータ部１０１は、トランジスタＮＴ２１のゲートにデータＤが供給され、ＮＴ２２のゲートにアンド回路９４の出力が供給される点が図２のパルスジェネレータ部２１と異なるのみである。
【０１１６】
反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、反転データ／ＤはトランジスタＮＴ２２に供給される。この場合には、遷移期間において、データＤ，／Ｄに基づいてパルス／Ｓ，／Ｒのレベルが決定される。
【０１１７】
反転プリセット信号／ＰｒｅｓｅｔがＬレベルの場合には、トランジスタＮＴ２２のゲートはＬレベルとなり、トランジスタＮＴ２２はオフとなる。従って、この場合には、遷移期間においてもパルス／ＲはＨレベルのままとなる。
【０１１８】
＜ＲＳラッチ部＞
図１０のＲＳラッチ部１０３は、インバータ４４及びナンド回路４５に代えてナンド回路１０５及びインバータ１０４を夫々採用した点が図４のＲＳラッチ部４１と異なる。状態保持ノードＨＱは、インバータ１０４の入力端に接続されており、Ｑ出力はインバータ１０４によって反転されてトランスファゲート４３の入力端に供給される。また、状態保持ノードＨ／Ｑはナンド回路１０５の一方入力端に接続されており、ナンド回路１０５の他方入力端には反転プリセット信号／Ｐｒｅｓｅｔが供給される。ナンド回路１０５は、２入力のアンド演算結果をトランスファゲート４２の入力端に供給する。インバータ１０４及びナンド回路１０５によって保持部が構成される。
【０１１９】
反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、ナンド回路１０５は入力を反転出力するインバータと等価である。即ち、インバータ１０４及びナンド回路１０５によって、互いに相手の出力が入力される２つのインバータが構成される。これらのインバータによって状態保持ノードＨＱ，Ｈ／Ｑの状態が保持可能である。
【０１２０】
プリチャージ期間及び遷移禁止期間には、パルス／Ｓ，／ＲはＨレベルである。従って、トランスファゲート４２，４３は導通状態であり、インバータ１０４とナンド回路１０５の出力が互いに他方の入力端に供給され、保持部が構成される。これにより、状態保持ノードＨＱ，Ｈ／Ｑのレベルは保持される。
【０１２１】
遷移期間には、上述したように、パルス／Ｓ，／Ｒの一方は、Ｌレベルであり、パルスＲ，Ｓの一方は、Ｌレベルである。従って、トランスファゲート４２，４３はオフであり、状態保持ノードＨＱ，Ｈ／Ｑの状態は保持されない。この場合には、第１，第２の遷移部によって、状態保持ノードＨＱ，Ｈ／Ｑはパルス／Ｓ，／Ｒに応じたレベルとなる。
【０１２２】
本実施の形態においては、プリセット信号ＰｒｅｓｅｔがＬレベル（反転プリセット信号／ＰｒｅｓｅｔがＨレベル）の場合には、状態保持ノードＨＱ，Ｈ／Ｑはプリセット信号Ｐｒｅｓｅｔ（反転プリセット信号／Ｐｒｅｓｅｔ）の影響を受けない。しかし、プリセット信号ＰｒｅｓｅｔがＨレベル（反転プリセット信号／ＰｒｅｓｅｔがＬレベル）の場合には、ナンド回路１０５の出力はＨレベルに固定される。また、インバータ１０４の出力端はＬレベルに固定される。従って、状態保持ノードＨＱのＱ出力はＨレベルとなり、状態保持ノードＨ／Ｑの／Ｑ出力はＬレベルとなり、プリセットが行われる。
【０１２３】
ところで、上述したように、プリチャージ期間及び遷移禁止期間においては、パルス／Ｓ，／Ｒは、いずれもＨレベルであり、第１及び第２の状態遷移部は動作停止状態である。ところが、遷移期間においては、パルス／Ｓ，／Ｒの一方は、Ｌレベルに内部遷移する。もし、Ｑ出力をプリセットするためのプリセット信号ＰｒｅｓｅｔのＨレベル期間において、パルス／ＲがＬレベルに内部遷移すると、トランジスタＮＴ３１，ＰＴ３２がオンとなり、状態保持ノードＨＱは基準電位端子Ｖｏに接続され、状態保持ノードＨ／Ｑは電源端子Ｖｃｃに接続されてしまう。即ち、電源端子Ｖｃｃと基準電位端子Ｖｏとが短絡状態となってしまう。
【０１２４】
この理由から、状態保持ノードＨＱ，Ｈ／Ｑにプリセット用の充放電経路を設けただけでは、Ｑ出力，／Ｑ出力をプリセットすることができない。そこで、本実施の形態においては、パルスジェネレータ側において、アンド回路９４を設けるようになっている。
【０１２５】
アンド回路９４には、反転プリセット信号／Ｐｒｅｓｅｔが供給される。即ち、アンド回路９４は、反転プリセット信号／ＰｒｅｓｅｔがＬレベル、即ち、プリセット信号ＰｒｅｓｅｔがＨレベルの場合には、出力がＬレベルとなる。従って、データＤがＨレベルの場合でも、トランジスタＮＴ２２はオフのままであり、プリチャージノードＰＲはＨレベルを維持する。即ち、プリセット信号ＰｒｅｓｅｔがＨレベルのプリセット期間においては、パルス／Ｒは必ずＨレベルとなる。これにより、プリセット期間においては、トランジスタＮＴ３１，ＰＴ３２は必ずオフであり、短絡を生じることなく状態保持ノードＨＱをＨレベルに設定することが可能である。状態保持ノードＨ／Ｑについても同様である。
【０１２６】
このように構成された実施の形態においては、プリセット信号ＰｒｅｓｅｔがＬレベル（反転プリセット信号／ＰｒｅｓｅｔがＨレベル）の場合には、通常の動作が行われる。即ち、この場合には、第１の実施の形態において、クリア信号ＣｌｅａｒがＬレベル（反転クリア信号／ＣｌｅａｒがＨレベル）の場合と同様の動作が行われる。
【０１２７】
Ｑ出力及び／Ｑ出力をプリセットする場合には、プリセット信号ＰｒｅｓｅｔをＨレベル（反転プリセット信号／ＰｒｅｓｅｔをＬレベル）にする。そうすると、ナンド回路１０５の出力はＨレベルに固定される。また、インバータ１０４の出力端はＬレベルに固定される。従って、状態保持ノードＨＱのＱ出力はＨレベルとなり、状態保持ノードＨ／Ｑの／Ｑ出力はＬレベルとなり、プリセットが行われる。
【０１２８】
＜第１変形例（単相構造のＦＦ）＞
図１１は第１変形例に係るフリップフロップ回路を示す回路図である。本変形例も全体構成が、図９の回路図で表わすことができる。
【０１２９】
図１１は図９のＦＦ１５として、単相構造のフリップフロップを採用した例を示している。図１１において図５と同一の構成要素には同一符号を付して説明を省略する。
【０１３０】
図１１のフリップフロップ１１１は、トランジスタＮＴ５１のゲートにデータＤをそのまま供給し、トランジスタＮＴ５２のゲートにアンド回路９４の出力を供給すると共に、ナンド回路５２及びインバータ５３に夫々代えてインバータ１１３及びナンド回路１１２を採用した点が図５のフリップフロップ５１と異なる。
【０１３１】
反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、反転データ／ＤはトランジスタＮＴ５２に供給される。この場合には、遷移期間において、データＤ，／Ｄに基づいてＱ出力のレベルが決定される。
【０１３２】
反転プリセット信号／ＰｒｅｓｅｔがＬレベルの場合には、トランジスタＮＴ５２のゲートはＬレベルとなり、トランジスタＮＴ５２はオフとなる。従って、この場合には、遷移期間においても状態保持ノードＨＱはＨレベルのままとなる。
【０１３３】
状態保持ノードＨＱは、インバータ１１３の入力端に接続されており、Ｑ出力はインバータ１１３によって反転されてナンド回路１１２の一方入力端に与えられる。ナンド回路１１２の他方入力端には、反転プリセット信号／Ｐｒｅｓｅｔが供給される。ナンド回路１１２の出力端はインバータ１１３の入力端（状態保持ノードＨＱ）に接続される。インバータ１１３及びナンド回路１１２によって保持部が構成される。
【０１３４】
反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、ナンド回路１１２は入力を反転出力するインバータと等価である。即ち、インバータ１１３及びナンド回路１１２によって、互いに相手の出力が入力される２つのインバータが構成される。これらのインバータによって状態保持ノードＨＱの状態が保持可能である。
【０１３５】
このように構成された変形例においては、反転プリセット信号／ＰｒｅｓｅｔがＬレベルの場合には、フリップフロップとしての通常の動作が行われる。プリセット期間には、プリセット信号ＰｒｅｓｅｔはＨレベルであり、反転プリセット信号／ＰｒｅｓｅｔはＬレベルである。従って、この場合には、ナンド回路１１２の出力はＨレベルに固定される。
【０１３６】
一方、反転プリセット信号／ＰｒｅｓｅｔがＬレベルであるので、アンド回路９４の出力はＬレベルとなる。従って、トランジスタＮＴ５２はオフのままであり、状態保持ノードＨＱは、データ／Ｄの値に拘わらず、Ｈレベルを維持する。こうして、プリセット期間に、状態保持ノードＨＱのＱ出力をＨレベルとするプリセット動作が行われる。
【０１３７】
このように本変形例においても、図１０の実施の形態と同様の作用及び効果を有する。
【０１３８】
＜第２変形例（プリチャージノードを有しないＦＦ）＞
図１２は第２変形例に係るフリップフロップ回路を示す回路図である。本変形例も全体構成は、図９の回路図で表わすことができる。
【０１３９】
図１２は図９のＦＦ１５として、プリチャージノードを有していないフリップフロップを採用した例を示している。図１２において図６と同一の構成要素には同一符号を付して説明を省略する。
【０１４０】
図１２のフリップフロップ１２１は、トランジスタＮＴ６１のゲートにデータＤをそのまま供給し、トランジスタＮＴ６２のゲートにアンド回路９４の出力を供給すると共に、ナンド回路６２及びインバータ６３に夫々代えてインバータ１２３及びナンド回路１２２を採用した点が図６のフリップフロップ６１と異なる。
【０１４１】
反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、反転データ／ＤはトランジスタＮＴ６２に供給される。この場合には、遷移期間において、データＤ，／Ｄに基づいてＱ出力，／Ｑ出力のレベルが決定される。
【０１４２】
反転プリセット信号／ＰｒｅｓｅｔがＬレベルの場合には、トランジスタＮＴ６２のゲートはＬレベルとなり、トランジスタＮＴ６２はオフとなる。従って、この場合には、遷移期間においても状態保持ノードＨＱはＨレベルのままとなる。
【０１４３】
状態保持ノードＨＱは、インバータ１２３の入力端に接続されており、Ｑ出力はインバータ１２３によって反転されてナンド回路１２２の一方入力端に与えられる。ナンド回路１２２の他方入力端には、反転プリセット信号／Ｐｒｅｓｅｔが供給される。ナンド回路１２２の出力端はインバータ１２３の入力端（状態保持ノードＨＱ）に接続される。インバータ１２３及びナンド回路１２２によって保持部が構成される。
【０１４４】
反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、ナンド回路１２２は入力を反転出力するインバータと等価である。即ち、インバータ１２３及びナンド回路１２２によって、互いに相手の出力が入力される２つのインバータが構成される。これらのインバータによって状態保持ノードＨＱの状態が保持可能である。
【０１４５】
このように構成された変形例においては、反転プリセット信号／ＰｒｅｓｅｔがＬレベルの場合には、フリップフロップとしての通常の動作が行われる。プリセット期間には、プリセット信号ＰｒｅｓｅｔはＨレベルであり、反転プリセット信号／ＰｒｅｓｅｔはＬレベルである。従って、この場合には、ナンド回路１２２の出力はＨレベルに固定される。
【０１４６】
一方、反転プリセット信号／ＰｒｅｓｅｔがＬレベルであるので、アンド回路９４の出力はＬレベルとなる。従って、トランジスタＮＴ６２はオフのままであり、状態保持ノードＨＱの放電路は導通状態とならない。従って、状態保持ノードＨＱは、データ／Ｄの値に拘わらず、Ｈレベルを維持する。こうして、プリセット期間に、状態保持ノードＨＱのＱ出力をＨレベルとすると共に、状態保持ノードＨ／Ｑの／Ｑ出力をＬレベルとすることができる。
【０１４７】
このように本変形例においても、図１０の実施の形態と同様の作用及び効果を有する。
【０１４８】
＜第３変形例（外部から遷移期間パルスが与えられるＦＦ）＞
図１３は第３変形例に係るフリップフロップ回路を示す回路図である。本変形例も全体構成は、図９の回路図で表わすことができる。
【０１４９】
図１３は図９のＦＦ１５として、遷移期間を示す遷移期間パルスが外部から供給されるフリップフロップを採用した例を示している。図１３において図７と同一の構成要素には同一符号を付して説明を省略する。
【０１５０】
図１３のフリップフロップ１３１は、トランジスタＮＴ５１のゲートにデータＤをそのまま供給し、トランジスタＮＴ５２のゲートにアンド回路９４の出力を供給すると共に、ナンド回路５２及びインバータ５３に夫々代えてインバータ１１３及びナンド回路１１２を採用した点が図７のフリップフロップ７１と異なる。
【０１５１】
反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、反転データ／ＤはトランジスタＮＴ５２に供給される。この場合には、遷移期間において、データＤ，／Ｄに基づいてＱ出力のレベルが決定される。
【０１５２】
反転プリセット信号／ＰｒｅｓｅｔがＬレベルの場合には、トランジスタＮＴ５２のゲートはＬレベルとなり、トランジスタＮＴ５２はオフとなる。従って、この場合には、遷移期間においても状態保持ノードＨＱはＨレベルのままとなる。
【０１５３】
状態保持ノードＨＱは、インバータ１１３の入力端に接続されており、Ｑ出力はインバータ１１３によって反転されてナンド回路１１２の一方入力端に与えられる。ナンド回路１１２の他方入力端には、反転プリセット信号／Ｐｒｅｓｅｔが供給される。ナンド回路１１２の出力端はインバータ１１３の入力端（状態保持ノードＨＱ）に接続される。インバータ１１３及びナンド回路１１２によって保持部が構成される。
【０１５４】
反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、ナンド回路１１２は入力を反転出力するインバータと等価である。即ち、インバータ１１３及びナンド回路１１２によって、互いに相手の出力が入力される２つのインバータが構成される。これらのインバータによって状態保持ノードＨＱの状態が保持可能である。
【０１５５】
このように構成された変形例においては、反転プリセット信号／ＰｒｅｓｅｔがＬレベルの場合には、フリップフロップとしての通常の動作が行われる。プリセット期間には、プリセット信号ＰｒｅｓｅｔはＨレベルであり、反転プリセット信号／ＰｒｅｓｅｔはＬレベルである。従って、この場合には、ナンド回路１１２の出力はＨレベルに固定される。
【０１５６】
一方、反転プリセット信号／ＰｒｅｓｅｔがＬレベルであるので、アンド回路９４の出力はＬレベルとなる。従って、トランジスタＮＴ５２はオフのままであり、状態保持ノードＨＱは、データ／Ｄの値に拘わらず、Ｈレベルを維持する。こうして、プリセット期間に、状態保持ノードＨＱのＱ出力をＨレベルとするプリセット動作が行われる。
【０１５７】
このように本変形例においても、図１０の実施の形態と同様の作用及び効果を有する。
【０１５８】
＜第３の実施の形態（クリア及びプリセット機能付加）＞
図１４は本発明の第３の実施の形態の半導体集積回路装置に係り、フリップフロップ回路を示す回路図である。図１４において図１及び図９と同一の構成要素には同一符号を付して説明を省略する。
【０１５９】
本実施の形態は第１の実施の形態と第２の実施の形態とを組み合わせたものである。フリップフロップ回路１４０は、アンド回路１４，９４、ＦＦ１５、スイッチ１６及びスイッチ９６によって構成されている。即ち、ＦＦ１５のデータ入力ノードＤには、アンド回路１４を介してデータＤが入力され、データ入力反転ノード／Ｄには、アンド回路９４を介して反転データ／Ｄが入力される。
【０１６０】
アンド回路１４，９４は、第１及び第２の実施の形態と同様に、夫々Ｈレベルの反転クリア信号／Ｃｌｅａｒ及び反転プリセット信号／Ｐｒｅｓｅｔが入力された場合にのみ、入力データＤ，／Ｄを出力する。
【０１６１】
また、スイッチ１６は、Ｌレベルの反転クリア信号／Ｃｒｅａｒによってオンとなり、出力ノードＱをＬレベルに遷移させるようになっている。また、スイッチ９６は、Ｌレベルの反転プリセット信号／Ｐｒｅｓｅｔによってオンとなり、出力ノードＱをＨレベルに遷移させるようになっている。
【０１６２】
下記表３は、フリップフロップ回路１４０の真理値表を示している。
【０１６３】
〔表３〕
2007336482.tif 000005
表３の真理値表において、Ｄ欄はデータＤがＨレベルであるか、Ｌレベルであるかを示し、／Ｐｒｅｓｅｔ欄は、反転プリセット信号／ＰｒｅｓｅｔがＨレベルであるかＬレベルであるかを示し、ＰＣＫは遷移期間である（ｒｉｓｅ）か否（ｆａｌｌ）かを示し、Ｑｎ＋１は、出力ノードＱの更新後の出力を示している。なお、Ｑｎは更新前の出力を示している。
【０１６４】
なお、スイッチ１６，９６の両方が同時にオンになると、電源端子Ｖｃｃと基準電位端子Ｖｏとが短絡するので、スイッチ１６，９６は同時にオンとならないように、禁止項が設定される。
【０１６５】
（パルスジェネレータ部及びＲＳラッチ部を有するＦＦ）
図１５は図１４のフリップフロップ回路の具体的な構成を示す回路図である。図１５において図２、図４及び図１０と同一の構成要素には同一符号を付して説明を省略する。
【０１６６】
図１５はＦＦ１５として、パルスジェネレータ部１５１とＲＳラッチ部１５３とによって構成されるフリップフロップを採用した例を示している。
【０１６７】
図１５のパルスジェネレータ部１５１は、図２のアンド回路１４と図１０のアンド回路９４とを両方備えた点が図２又は図１０のパルスジェネレータ部２１，１０１と異なるのみである。
【０１６８】
反転クリア信号／Ｃｌｅａｒ及び反転プリセット信号／ＰｒｅｓｅｔがいずれもＨレベルである場合には、データＤはそのままトランジスタＮＴ２１のゲートに供給され、反転データ／ＤはそのままトランジスタＮＴ２２のゲートに供給される。従って、この場合には、通常の動作が行われ、データＤ，／Ｄに応じたパルス／Ｓ，／Ｒが得られる。
【０１６９】
上述したように、反転クリア信号／Ｃｌｅａｒと反転プリセット信号／Ｐｒｅｓｅｔと同時にＬレベルとなることはない。反転クリア信号／ＣｌｅａｒがＬレベルで、反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、図２のパルスジェネレータ部２１と同様の構成が得られることになる。逆に、反転クリア信号／ＣｌｅａｒがＨレベルで、反転プリセット信号／ＰｒｅｓｅｔがＬレベルの場合には、図１０のパルスジェネレータ部１０１と同様の構成が得られることになる。
【０１７０】
従って、パルスジェネレータ部１５１は、反転クリア信号／ＣｌｅａｒがＬレベルの場合には、遷移期間においてもパルス／ＳはＨレベルのままとなる。逆に、反転プリセット信号／ＰｒｅｓｅｔがＬレベルの場合には、パルスジェネレータ部１５１は、遷移期間においてもパルス／ＲはＨレベルのままとなる。
【０１７１】
図１５のＲＳラッチ部１５３は、図４のナンド回路４５と図１０のナンド回路１０５とを両方備えた点が図４又は図１０のＲＳラッチ部４１，１０３と異なるのみである。
【０１７２】
反転クリア信号／Ｃｌｅａｒ及び反転プリセット信号／ＰｒｅｓｅｔがいずれもＨレベルである場合には、状態保持ノードＨＱのＱ出力はそのままトランスファゲート４３の入力端に供給され、状態保持ノードＨ／Ｑの／Ｑ出力はそのままトランスファゲート４２の入力端に供給される。従って、この場合には、通常の保持動作が行われ、状態保持ノードＨＱ，Ｈ／ＱのＱ出力，／Ｑ出力は保持される。
【０１７３】
上述したように、反転クリア信号／Ｃｌｅａｒと反転プリセット信号／Ｐｒｅｓｅｔと同時にＬレベルとなることはない。反転クリア信号／ＣｌｅａｒがＬレベルで、反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、図４のＲＳラッチ部４１と同様の構成が得られることになる。逆に、反転クリア信号／ＣｌｅａｒがＨレベルで、反転プリセット信号／ＰｒｅｓｅｔがＬレベルの場合には、図１０のＲＳラッチ部１０３と同様の構成が得られることになる。
【０１７４】
従って、ＲＳラッチ部１５３は、反転クリア信号／ＣｌｅａｒがＬレベルの場合には、状態保持ノードＨ／Ｑを強制的にＨレベルにし、状態保持ノードＨＱを強制的にＬレベルにする。逆に、反転プリセット信号／ＰｒｅｓｅｔがＬレベルの場合には、ＲＳラッチ部１５３は、状態保持ノードＨＱを強制的にＨレベルにし、状態保持ノードＨ／Ｑを強制的にＬレベルにする。
【０１７５】
このように構成された実施の形態においては、反転クリア信号／Ｃｌｅａｒと反転プリセット信号／Ｐｒｅｓｅｔとが同時にＬレベルになることはない。反転クリア信号／ＣｌｅａｒがＬレベルで、反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、図２及び図４と同様の構成が得られる。従って、この場合には、状態保持ノードＨＱからはＬレベルのＱ出力が得られ、状態保持ノードＨ／ＱからはＨベルの／Ｑ出力が得られる。
【０１７６】
逆に、反転クリア信号／ＣｌｅａｒがＨレベルで、反転プリセット信号／ＰｒｅｓｅｔがＬレベルの場合には、図１０と同様の構成が得られる。従って、この場合には、状態保持ノードＨＱからはＨレベルのＱ出力が得られ、状態保持ノードＨ／ＱからはＬベルの／Ｑ出力が得られる。
【０１７７】
これらのいずれの場合においても、電源端子Ｖｃｃと基準電位端子Ｖｏとが短絡することはない。
【０１７８】
このように構成された実施の形態においては、電源端子と基準電位端子との短絡を生じることなく、Ｑ出力，／Ｑ出力のクリア及びプリセットが可能であり、第１及び第２の実施の形態とを併せた効果を得ることができる。
【０１７９】
＜第１変形例（単相構造のＦＦ）＞
図１６は第１変形例に係るフリップフロップ回路を示す回路図である。本変形例も全体構成が、図１４の回路図で表わすことができる。
【０１８０】
図１６は図１４のＦＦ１５として、単相構造のフリップフロップを採用した例を示している。図１６において図５及び図１１と同一の構成要素には同一符号を付して説明を省略する。
【０１８１】
図１６のフリップフロップ１６１は、図５のアンド回路１４と図１１のアンド回路９４とを両方備えた点が図５又は図１１のフリップフロップ５１，１１１と異なる。
【０１８２】
また、図１６のフリップフロップ１６１は、図５のナンド回路５２と図１１のナンド回路１１２とを両方備えた点が図５又は図１１のフリップフロップ５１，１１１と異なる。
【０１８３】
他の構成は図５及び図１１のフリップフロップ５１，１１１と同様である。
【０１８４】
このように構成された変形例においては、反転クリア信号／Ｃｌｅａｒと反転プリセット信号／Ｐｒｅｓｅｔとが同時にＬレベルになることはない。反転クリア信号／ＣｌｅａｒがＬレベルで、反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、図５と同様の構成が得られる。従って、この場合には、状態保持ノードＨＱからはＬレベルのＱ出力が得られ、状態保持ノードＨ／ＱからはＨベルの／Ｑ出力が得られる。
【０１８５】
逆に、反転クリア信号／ＣｌｅａｒがＨレベルで、反転プリセット信号／ＰｒｅｓｅｔがＬレベルの場合には、図１１と同様の構成が得られる。従って、この場合には、状態保持ノードＨＱからはＨレベルのＱ出力が得られ、状態保持ノードＨ／ＱからはＬベルの／Ｑ出力が得られる。
【０１８６】
これらのいずれの場合においても、電源端子Ｖｃｃと基準電位端子Ｖｏとが短絡することはない。
【０１８７】
このように、本変形例においても、図１５の実施の形態と同様の効果が得られる。
【０１８８】
＜第２変形例（プリチャージノードを有しないＦＦ）＞
図１７は第２変形例に係るフリップフロップ回路を示す回路図である。本変形例も全体構成が、図１４の回路図で表わすことができる。
【０１８９】
図１７は図１４のＦＦ１５として、プリチャージノードを有しないフリップフロップを採用した例を示している。図１７において図６及び図１２と同一の構成要素には同一符号を付して説明を省略する。
【０１９０】
図１７のフリップフロップ１７１は、図６のアンド回路１４と図１２のアンド回路９４とを両方備えた点が図６又は図１２のフリップフロップ６１，１２１と異なる。
【０１９１】
また、図１７のフリップフロップ１７１は、図６のナンド回路６２と図１２のナンド回路１２２とを両方備えた点が図６又は図１２のフリップフロップ６１，１２１と異なる。
【０１９２】
他の構成は図６及び図１２のフリップフロップ６１，１２１と同様である。
【０１９３】
このように構成された変形例においては、反転クリア信号／Ｃｌｅａｒと反転プリセット信号／Ｐｒｅｓｅｔとが同時にＬレベルになることはない。反転クリア信号／ＣｌｅａｒがＬレベルで、反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、図６と同様の構成が得られる。従って、この場合には、状態保持ノードＨＱからはＬレベルのＱ出力が得られ、状態保持ノードＨ／ＱからはＨベルの／Ｑ出力が得られる。
【０１９４】
逆に、反転クリア信号／ＣｌｅａｒがＨレベルで、反転プリセット信号／ＰｒｅｓｅｔがＬレベルの場合には、図１２と同様の構成が得られる。従って、この場合には、状態保持ノードＨＱからはＨレベルのＱ出力が得られ、状態保持ノードＨ／ＱからはＬベルの／Ｑ出力が得られる。
【０１９５】
これらのいずれの場合においても、電源端子Ｖｃｃと基準電位端子Ｖｏとが短絡することはない。
【０１９６】
このように、本変形例においても、図１５の実施の形態と同様の効果が得られる。
【０１９７】
＜第３変形例（外部から遷移期間パルスが与えられるＦＦ）＞
図１８は第３変形例に係るフリップフロップ回路を示す回路図である。本変形例も全体構成が、図１４の回路図で表わすことができる。
【０１９８】
図１８は図１４のＦＦ１５として、外部から遷移期間パルスが与えられるフリップフロップを採用した例を示している。図１８において図７及び図１３と同一の構成要素には同一符号を付して説明を省略する。
【０１９９】
図１８のフリップフロップ１８１は、図７のアンド回路１４と図１３のアンド回路９４とを両方備えた点が図７又は図１３のフリップフロップ７１，１３１と異なる。
【０２００】
また、図１８のフリップフロップ１８１は、図７のナンド回路５２と図１３のナンド回路１１２とを両方備えた点が図７又は図１３のフリップフロップ７１，１３１と異なる。
【０２０１】
他の構成は図７及び図１３のフリップフロップ７１，１３１と同様である。
【０２０２】
このように構成された変形例においては、反転クリア信号／Ｃｌｅａｒと反転プリセット信号／Ｐｒｅｓｅｔとが同時にＬレベルになることはない。反転クリア信号／ＣｌｅａｒがＬレベルで、反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、図７と同様の構成が得られる。従って、この場合には、状態保持ノードＨＱからはＬレベルのＱ出力が得られ、状態保持ノードＨ／ＱからはＨベルの／Ｑ出力が得られる。
【０２０３】
逆に、反転クリア信号／ＣｌｅａｒがＨレベルで、反転プリセット信号／ＰｒｅｓｅｔがＬレベルの場合には、図１３と同様の構成が得られる。従って、この場合には、状態保持ノードＨＱからはＨレベルのＱ出力が得られ、状態保持ノードＨ／ＱからはＬベルの／Ｑ出力が得られる。
【０２０４】
これらのいずれの場合においても、電源端子Ｖｃｃと基準電位端子Ｖｏとが短絡することはない。
【０２０５】
このように、本変形例においても、図１５の実施の形態と同様の効果が得られる。
【０２０６】
＜第４の実施の形態（クリア機能付加）＞
図１９は本発明の第４の実施の形態の半導体集積回路装置に係り、フリップフロップ回路を示す回路図である。図１９において図２及び図４と同一の構成要素には同一符号を付して説明を省略する。
【０２０７】
第１の実施の形態においては、状態保持ノードＨＱにクリア用のスイッチ１６を設けると共に、アンド回路１４を用いてデータ入力ノードＤに与えるデータＤを制御する構成とした。本実施の形態は、状態保持ノードＨＱにクリア用のスイッチ１６を設けると共に、制御ノードＣＫに与えるクロックＣＫを制御するようにしたものである。また、トランジスタＰＴ１５，ＰＴ１６のゲートには後述する反転制御クロック／ＣＫＤＰが供給される。
【０２０８】
本実施の形態のフリップフロップ１９０は、パルスジェネレータ部１９１及びＲＳラッチ部４１によって構成される。パルスジェネレータ部１９１は、図２のアンド回路１４を削除すると共に、遅延反転回路２２に代えてパルス制御回路１９２を採用した点が図２のパルスジェネレータ部２１と異なる。なお、パルス制御回路１９２は、パルスジェネレータ部１９１の外部に構成してもよい。
【０２０９】
トランジスタＮＴ２１のゲートには、データＤが直接供給される。パルス制御回路１９２には、クロックＣＫが入力される。パルス制御回路１９２は、インバータ１９３、ナンド回路１９４及びインバータ１９５によって構成される。インバータ１９３は、入力されたクロックＣＫを反転させてナンド回路１９４の一方入力端に与える。ナンド回路１９４の他方入力端には、反転クリア信号／Ｃｌｅａｒが入力される。ナンド回路１９４は、２入力のアンド演算を行って、演算結果をインバータ１９５に出力する。インバータ１９５は入力された信号の反転信号を、トランジスタＮＴ２５のゲートに反転制御クロック／ＣＫＤＰとして与える。
【０２１０】
ナンド回路１９４に入力される反転クリア信号／ＣｌｅａｒがＨレベルの場合には、ナンド回路１９４は、インバータとして機能する。従って、パルス制御回路１９２は、３段のインバータが接続されたことと等価となる。パルス制御回路１９２は、３段のインバータによる遅延時間だけ、入力されたクロックＣＫを遅延させて反転出力する。即ち、反転クリア信号／ＣｌｅａｒがＨレベルの場合には、反転制御クロック／ＣＫＤＰは、反転クロック／ＣＫＤと等価となる。
【０２１１】
一方、反転クリア信号／ＣｌｅａｒがＬレベルの場合には、ナンド回路１９４の出力はＨレベルとなる。従って、インバータ１９５の出力はＬレベルとなる。即ち、この場合には、反転制御クロック／ＣＫＤＰは、Ｌレベルであり、トランジスタＮＴ２５はオフとなる。
【０２１２】
次に、このように構成された実施の形態の動作について説明する。
【０２１３】
いま、反転クリア信号／ＣｌｅａｒがＨレベルであるものとする。この場合には、パルス制御回路１９２からは、反転クロック／ＣＫＤと等価の反転制御クロック／ＣＫＤＰが出力される。図２において反転クリア信号／ＣｌｅａｒがＨレベルの場合には、データＤが直接トランジスタＮＴ２１のゲートに供給されることから、この場合には、パルスジェネレータ部１９０は図２のパルスジェネレータ部２１と同様の構成となる。従って、反転クリア信号／ＣｌｅａｒがＨレベルの場合には、本実施の形態においても、通常のフリップフロップの動作が行われる。
【０２１４】
ここで、反転クリア信号／ＣｌｅａｒがＬレベルになるものとする。この場合には、パルス制御回路１９２からは、Ｌレベルの反転制御クロック／ＣＫＤＰが出力される。従って、遷移期間であっても、第１及び第２の放電路は、強制的に遮断され、プリチャージノードＰＳ，ＰＲのパルス／Ｓ，／Ｒは、Ｈレベルを維持する。
【０２１５】
一方、ＲＳラッチ部４１において、ナンド回路４５の出力がＨレベルに固定されることから、状態保持ノードＨ／Ｑの／Ｑ出力はＨレベルとなり、状態保持ノードＨＱのＱ出力はＬレベルとなる。この場合には、パルス／Ｓ，／ＲがＨレベルを維持するので、トランジスタＰＴ３１，ＮＴ３２はオフであり、電源端子Ｖｃｃと基準電位端子Ｖｏとが短絡することはない。
【０２１６】
このように、本実施の形態においても、第１の実施の形態と同様に、電源端子Ｖｃｃと基準電位端子Ｖｏとを短絡させることなく、Ｑ出力，／Ｑ出力をクリアすることができる。
【０２１７】
＜第１変形例（単相構造のＦＦ）＞
図２０は第１変形例に係るフリップフロップ回路を示す回路図である。
【０２１８】
図２０は単相構造のフリップフロップを採用した例を示している。図２０において図５及び図１９と同一の構成要素には同一符号を付して説明を省略する。
【０２１９】
図２０のフリップフロップ２０１は、図５のアンド回路１４を削除し、図１９のパルス制御回路１９２を採用した点が図５のフリップフロップ５１と異なる。なお、トランジスタＰＴ５２のゲートには反転制御クロック／ＣＫＤＰが供給される。
【０２２０】
他の構成は図５のフリップフロップ５１と同様である。
【０２２１】
このように構成された変形例においては、反転クリア信号／ＣｌｅａｒがＨレベルの場合には、パルス制御回路１９２からは、反転クロック／ＣＫＤと等価の反転制御クロック／ＣＫＤＰが出力される。図５において反転クリア信号／ＣｌｅａｒがＨレベルの場合には、データＤが直接トランジスタＮＴ２１のゲートに供給される。従って、この場合には、フリップフロップ２０１は図５のフリップフロップ５１と同様の構成となる。従って、反転クリア信号／ＣｌｅａｒがＨレベルの場合には、本実施の形態においても、通常のフリップフロップの動作が行われる。
【０２２２】
ここで、反転クリア信号／ＣｌｅａｒがＬレベルになるものとする。この場合には、パルス制御回路１９２からは、Ｌレベルの反転制御クロック／ＣＫＤＰが出力される。従って、遷移期間であっても、第３の放電路は、強制的に遮断され、プリチャージノードＰはＨレベルを維持する。従って、遷移期間には、トランジスタＰＴ５３はオフである。
【０２２３】
一方、反転クリア信号／ＣｌｅａｒがＬレベルになると、ナンド回路５２の出力がＨレベルに固定されることから、状態保持ノードＨＱのＱ出力はＬレベルとなる。この場合でも、トランジスタＰＴ５３はオフであり、電源端子Ｖｃｃと基準電位端子Ｖｏとが短絡することはない。
【０２２４】
このように、本変形例においても、図１９の実施の形態と同様の効果が得られる。
【０２２５】
＜第２変形例（プリチャージノードを有しないＦＦ）＞
図２１は第２変形例に係るフリップフロップ回路を示す回路図である。
【０２２６】
図２１はプリチャージノードを有しないフリップフロップを採用した例を示している。図２１において図６及び図１９と同一の構成要素には同一符号を付して説明を省略する。
【０２２７】
図２１のフリップフロップ２１１は、図６のアンド回路１４を削除し、図１９のパルス制御回路１９２を採用した点が図６のフリップフロップ６１と異なる。
【０２２８】
他の構成は図６のフリップフロップ６１と同様である。
【０２２９】
このように構成された変形例においては、反転クリア信号／ＣｌｅａｒがＨレベルの場合には、パルス制御回路１９２からは、反転クロック／ＣＫＤと等価の反転制御クロック／ＣＫＤＰが出力される。図６において反転クリア信号／ＣｌｅａｒがＨレベルの場合には、データＤが直接トランジスタＮＴ２１のゲートに供給される。従って、この場合には、フリップフロップ２１１は図６のフリップフロップ６１と同様の構成となる。従って、反転クリア信号／ＣｌｅａｒがＨレベルの場合には、本実施の形態においても、通常のフリップフロップの動作が行われる。
【０２３０】
ここで、反転クリア信号／ＣｌｅａｒがＬレベルになるものとする。この場合には、パルス制御回路１９２からは、Ｌレベルの反転制御クロック／ＣＫＤＰが出力される。従って、遷移期間であっても、第５及び第６の放電路は強制的に遮断される。
【０２３１】
一方、反転クリア信号／ＣｌｅａｒがＬレベルになると、ナンド回路６２の出力がＨレベルに固定されることから、状態保持ノードＨＱのＱ出力はＬレベルとなり、状態保持ノードＨ／Ｑの／Ｑ出力はＨレベルとなる。この場合でも、第５及び第６の放電路は遮断されており、電源端子Ｖｃｃと基準電位端子Ｖｏとが短絡することはない。
【０２３２】
このように、本変形例においても、図１９の実施の形態と同様の効果が得られる。
【０２３３】
＜第３変形例（外部から遷移期間パルスが与えられるＦＦ）＞
図２２は第３変形例に係るフリップフロップ回路を示す回路図である。
【０２３４】
図２２は外部から遷移期間パルスが与えられるフリップフロップを採用した例を示している。図２２において図７及び図１９と同一の構成要素には同一符号を付して説明を省略する。
【０２３５】
図２２のフリップフロップ２２１は、図７のアンド回路１４を削除し、遅延反転回路２２に代えて図１９のパルス制御回路１９２を採用した点が図７のフリップフロップ７１と異なる。
【０２３６】
他の構成は図７のフリップフロップ７１と同様である。
【０２３７】
このように構成された変形例においては、反転クリア信号／ＣｌｅａｒがＨレベルの場合には、パルス制御回路１９２からは、反転クロック／ＣＫＤと等価の反転制御クロック／ＣＫＤＰが出力される。図７において反転クリア信号／ＣｌｅａｒがＨレベルの場合には、データＤが直接トランジスタＮＴ２１のゲートに供給される。従って、この場合には、フリップフロップ２２１は図７のフリップフロップ７１と同様の構成となる。従って、反転クリア信号／ＣｌｅａｒがＨレベルの場合には、本実施の形態においても、通常のフリップフロップの動作が行われる。
【０２３８】
ここで、反転クリア信号／ＣｌｅａｒがＬレベルになるものとする。この場合には、パルス制御回路１９２からは、Ｌレベルの反転制御クロック／ＣＫＤＰが出力される。従って、遷移期間であっても、アンド回路７２の出力はＬレベルであり、トランジスタＮＴ５３はオフである。従って、遷移期間においても、プリチャージノードＰはＨレベルを維持する。即ち、遷移期間には、トランジスタＰＴ５３はオフである。
【０２３９】
一方、反転クリア信号／ＣｌｅａｒがＬレベルになると、ナンド回路５２の出力がＨレベルに固定されることから、状態保持ノードＨＱのＱ出力はＬレベルとなる。この場合でも、トランジスタＰＴ５３はオフであり、電源端子Ｖｃｃと基準電位端子Ｖｏとが短絡することはない。
【０２４０】
このように、本変形例においても、図１９の実施の形態と同様の効果が得られる。
【０２４１】
＜第４変形例（パルス制御回路の他の例）＞
図２３は図１９乃至図２２において用いることができるパルス制御回路の他の例を示す回路図である。
【０２４２】
図２３のパルス制御回路２３１は、Ｐ型のトランジスタＰＴ２３３，ＰＴ２３４及びＮ型のトランジスタＮＴ２３４〜ＮＴ２３６を有している。電源端子Ｖｃｃと基準電位端子Ｖｏとの間には、トランジスタＰＴ２３３のソース・ドレイン路、ＰＴ２３４のソース・ドレイン路、トランジスタＮＴ２３４のソース・ドレイン路及びトランジスタＮＴ２３５のソース・ドレイン路が直列接続されている。
【０２４３】
インバータ２３２には反転クリア信号／Ｃｌｅａｒが与えられており、インバータ２３２はクリア信号ＣｌｅａｒをトランジスタＰＴ２３３のゲートに供給する。トランジスタＰＴ２３４のゲートには反転クロック／ＣＫが供給され、トランジスタＮＴ２３４のゲートにはクロックＣＫが供給される。トランジスタＮＴ２３５のゲートには電源電圧Ｖｃｃが印加される。
【０２４４】
トランジスタＰＴ２３４，ＮＴ２３４の接続点は、トランジスタＮＴ２３６のソース・ドレイン路を介して基準電位端子Ｖｏに接続される。トランジスタＮＴ２３６のゲートには、反転クリア信号／Ｃｌｅａｒが供給される。なお、トランジスタＰＴ２３４，ＮＴ２３４の接続点がパルス制御回路２３１の出力端となる。
【０２４５】
このように構成されたパルス制御回路２３１は、反転クリア信号／ＣｌｅａｒがＨレベルの場合には、インバータ２３２の出力がＬレベルとなり、トランジスタＰＴ２３３がオンとなる。また、トランジスタＮＴ２３６はオフである。
【０２４６】
この場合において、クロックＣＫがＬレベルの場合には、トランジスタＰＴ２３４がオン、トランジスタＮＴ２３４がオフとなり、出力端はＨレベルとなる。
【０２４７】
クロックＣＫがＨレベルになると、トランジスタＰＴ２３４はオフ、トランジスタＮＴ２３４はオンとなり、出力端は、寄生容量とトランジスタＮＴ２３４，ＮＴ２３５による抵抗分とで定まる時定数に従って、所定時間後にＬレベルに遷移する。こうして、クロックＣＫのＨレベルから所定の遅延時間後に、出力端がＬレベルに変化する。即ち、出力端には、クロックＣＫの遅延反転信号が現れることになる。
【０２４８】
なお、クリア信号ＣｌｅａｒがＨレベルになると、出力端は強制的にＬレベルになる。こうして、パルス制御回路２３１においても、パルス制御回路１９２と同様の反転制御クロック／ＣＫＤＰを得ることができる。
【０２４９】
このような構成によれば、充放電の段数（インバータの段数）が少なく、消費電力を低減させることができる。また、必要なトランジスタ数が少なくてすむという利点もある。
【０２５０】
＜第５の実施の形態（プリセット機能付加）＞
図２４は本発明の第５の実施の形態の半導体集積回路装置に係り、フリップフロップ回路を示す回路図である。図２４において図１０及び図１９と同一の構成要素には同一符号を付して説明を省略する。
【０２５１】
本実施の形態のフリップフロップ２４０は、パルスジェネレータ部２４１及びＲＳラッチ部１０３によって構成される。パルスジェネレータ部２４１は、図１０のアンド回路９４を削除すると共に、遅延反転回路２２に代えてパルス制御回路１９２を採用した点が図１０のパルスジェネレータ部１０１と異なる。トランジスタＮＴ２２のゲートには、反転データ／Ｄが直接供給される。パルス制御回路１９２は、クロックＣＫが入力されて、反転制御クロック／ＣＫＤＰを生成してトランジスタＮＴ２５のゲートに与えるようになっている。
【０２５２】
本実施の形態においては、パルス制御回路１９２のナンド回路１９４の他方入力端には、反転プリセット信号／Ｐｒｅｓｅｔが供給される。ナンド回路１９４に入力される反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、ナンド回路１９４は、インバータとして機能する。従って、パルス制御回路１９２は、３段のインバータが接続されたことと等価となる。パルス制御回路１９２は、３段のインバータによる遅延時間だけ、入力されたクロックＣＫを遅延させて反転出力する。即ち、反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、反転制御クロック／ＣＫＤＰは、反転クロック／ＣＫＤと等価となる。
【０２５３】
一方、反転プリセット信号／ＰｒｅｓｅｔがＬレベルの場合には、ナンド回路１９４の出力はＨレベルとなる。従って、インバータ１９５の出力はＬレベルとなる。即ち、この場合には、反転制御クロック／ＣＫＤＰは、Ｌレベルであり、トランジスタＮＴ２５はオフとなる。
【０２５４】
次に、このように構成された実施の形態の動作について説明する。
【０２５５】
いま、反転プリセット信号／ＰｒｅｓｅｔがＨレベルであるものとする。この場合には、パルス制御回路１９２からは、反転クロック／ＣＫＤと等価の反転制御クロック／ＣＫＤＰが出力される。図１０において反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、反転データ／Ｄが直接トランジスタＮＴ２２のゲートに供給されることから、この場合には、パルスジェネレータ部１９０は図１０のパルスジェネレータ部１０１と同様の構成となる。従って、反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、本実施の形態においても、通常のフリップフロップの動作が行われる。
【０２５６】
ここで、反転プリセット信号／ＰｒｅｓｅｔがＬレベルになるものとする。この場合には、パルス制御回路１９２からは、Ｌレベルの反転制御クロック／ＣＫＤＰが出力される。従って、遷移期間であっても、第１及び第２の放電路は、強制的に遮断され、プリチャージノードＰＳ，ＰＲのパルス／Ｓ，／Ｒは、Ｈレベルを維持する。
【０２５７】
一方、ＲＳラッチ部１０３において、ナンド回路１０５の出力がＨレベルに固定されることから、状態保持ノードＨＱのＱ出力はＨレベルとなり、状態保持ノードＨ／Ｑの／Ｑ出力はＬレベルとなる。この場合には、パルス／Ｓ，／ＲがＨレベルを維持するので、トランジスタＮＴ３１，ＰＴ３２はオフであり、電源端子Ｖｃｃと基準電位端子Ｖｏとが短絡することはない。
【０２５８】
このように、本実施の形態においても、第２の実施の形態と同様に、電源端子Ｖｃｃと基準電位端子Ｖｏとを短絡させることなく、Ｑ出力，／Ｑ出力をプリセットすることができる。
【０２５９】
＜第１乃至第４変形例＞
図２５乃至図２８は、夫々第１乃至第４変形例に係る回路図である。図２５乃至図２７の変形例は、図１１乃至図１３の変形例において、プリチャージノード又は状態保持ノードの放電路の制御を、アンド回路９４及び遅延反転回路２２に代えて、パルス制御回路１９２によって実施する点が異なる。なお、トランジスタＰＴ５２のゲートには、反転制御クロック／ＣＫＤＰが供給される。
【０２６０】
図２５のフリップフロップ２５１、図２６のフリップフロップ２６１及び図２７のフリップフロップは、図１１のアンド回路９４を削除し、遅延反転回路２２に代えて図２４のパルス制御回路１９２を採用した点が、夫々図１１のフリップフロップ１１１、図１２のフリップフロップ１２１及び図１３のフリップフロップと異なるのみである。
【０２６１】
上述したように、パルス制御回路１９２は、反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、反転クロック／ＣＫＤと同一の反転制御クロック／ＣＫＤＰを出力する。
【０２６２】
従って、この場合には、図２５乃至図２７のフリップフロップの動作は、図１１乃至図１３のフリップフロップと同様に、通常のフリップフロップ動作となる。
【０２６３】
また、反転プリセット信号／ＰｒｅｓｅｔがＬレベルの場合には、パルス制御回路１９２は、Ｌレベルの反転制御クロック／ＣＫＤＰを出力する。従って、この場合には、図２５乃至図２７のフリップフロップは、図１１乃至図１３のフリップフロップと同様に、遷移期間において、電源端子Ｖｃｃと基準電位端子Ｖｏとを短絡させることなく、プリセット動作が可能である。
【０２６４】
図２８は図２４乃至図２７において用いることができるパルス制御回路の他の例を示す回路図である。
【０２６５】
図２８のパルス制御回路２８１は、図２３のパルス制御回路２３１において、インバータ２３２及びトランジスタＮＴ２３６のゲートに反転プリセット信号／Ｐｒｅｓｅｔを与える点が異なるのみである。
【０２６６】
従って、図２８のパルス制御回路２８１においては、Ｈレベルの反転プリセット信号／Ｐｒｅｓｅｔによって、反転クロック／ＣＫＤと同様の反転制御クロック／ＣＫＤＰが得られ、Ｌレベルの反転プリセット信号／Ｐｒｅｓｅｔによって、Ｌレベルの反転制御クロック／ＣＫＤＰが得られる。
【０２６７】
このように、図２８のパルス制御回路２８１を図２４乃至図２７のパルス制御回路１９２に代えて用いることができる
このような構成によれば、充放電の段数（インバータの段数）が少なく、消費電力を低減させることができる。また、必要なトランジスタ数が少なくてすむという利点もある。
【０２６８】
＜第６の実施の形態（クリア及びプリセット機能付加）＞
図２９は本発明の第６の実施の形態の半導体集積回路装置に係り、フリップフロップ回路を示す回路図である。図２９において図１５と同一の構成要素には同一符号を付して説明を省略する。
【０２６９】
本実施の形態のフリップフロップ２９０は、パルスジェネレータ部２９１及びＲＳラッチ部１５３によって構成される。パルスジェネレータ部２９１は、図１５のアンド回路１４，９４を削除すると共に、遅延反転回路２２に代えてパルス制御回路２９２を採用した点が図１５のパルスジェネレータ部１５１と異なる。なお、トランジスタＰＴ１５，ＰＴ１６のゲートには、反転制御クロック／ＣＫＤＰが供給される。トランジスタＮＴ２１，ＮＴ２２のゲートには、夫々データＤ，／Ｄが直接供給される。パルス制御回路２９２は、クロックＣＫが入力されて、反転制御クロック／ＣＫＤＰを生成してトランジスタＮＴ２５のゲートに与えるようになっている。
【０２７０】
パルス制御回路２９２は、ナンド回路１９４に代えて３入力のナンド回路２９４を用いた点が図１９のパルス制御回路１９２と異なる。ナンド回路２９４には、インバータ１９３の出力、反転クリア信号／Ｃｌｅａｒ及び反転プリセット信号／Ｐｒｅｓｅｔが与えられる。ナンド回路２９４は、３入力のナンド演算を行って、演算結果をインバータ１９５に出力する
反転クリア信号／Ｃｌｅａｒ及び反転プリセット信号／ＰｒｅｓｅｔがいずれもＨレベルの場合には、ナンド回路２９４は、インバータとして機能する。従って、パルス制御回路２９２は、３段のインバータが接続されたことと等価となる。パルス制御回路２９２は、３段のインバータによる遅延時間だけ、入力されたクロックＣＫを遅延させて反転出力する。即ち、反転クリア信号／Ｃｌｅａｒ及び反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、反転制御クロック／ＣＫＤＰは、反転クロック／ＣＫＤと等価となる。
【０２７１】
反転クリア信号／Ｃｌｅａｒ及び反転プリセット信号／Ｐｒｅｓｅｔは、同時にＬレベルにはならない。反転クリア信号／ＣｌｅａｒがＬレベルの場合には、ナンド回路２９４の出力はＨレベルとなる。従って、インバータ１９５の出力はＬレベルとなる。即ち、この場合には、反転制御クロック／ＣＫＤＰは、Ｌレベルであり、トランジスタＮＴ２５はオフとなる。また、反転プリセット信号／ＰｒｅｓｅｔがＬレベルの場合には、ナンド回路２９４の出力はＨレベルとなる。従って、この場合にも、インバータ１９５の出力はＬレベルとなり、トランジスタＮＴ２５はオフとなる。
【０２７２】
次に、このように構成された実施の形態の動作について説明する。
【０２７３】
いま、反転クリア信号／Ｃｌｅａｒ及び反転プリセット信号／ＰｒｅｓｅｔがＨレベルであるものとする。この場合には、パルス制御回路２９２からは、反転クロック／ＣＫＤと等価の反転制御クロック／ＣＫＤＰが出力される。図１５において反転クリア信号／Ｃｌｅｒａｒ及び反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、データＤ，／Ｄが直接トランジスタＮＴ２１，ＮＴ２２のゲートに供給されることから、この場合には、パルスジェネレータ部１９０は図１５のパルスジェネレータ部１５１と同様の構成となる。従って、反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、本実施の形態においても、通常のフリップフロップの動作が行われる。
【０２７４】
ここで、反転クリア信号／Ｃｌｅａｒ又は反転プリセット信号／ＰｒｅｓｅｔのいずれかがＬレベルになるものとする。この場合には、パルス制御回路２９２からは、Ｌレベルの反転制御クロック／ＣＫＤＰが出力される。従って、遷移期間であっても、第１及び第２の放電路は、強制的に遮断され、プリチャージノードＰＳ，ＰＲのパルス／Ｓ，／Ｒは、Ｈレベルを維持する。
【０２７５】
反転クリア信号／ＣｌｅａｒがＬレベルの場合には、ＲＳラッチ部１５３において、ナンド回路４５の出力がＨレベルに固定されることから、状態保持ノードＨ／Ｑの／Ｑ出力はＨレベルとなり、状態保持ノードＨＱのＱ出力はＬレベルとなる。この場合には、パルス／Ｓ，／ＲがＨレベルを維持するので、トランジスタＰＴ３１，ＮＴ３２はオフであり、電源端子Ｖｃｃと基準電位端子Ｖｏとが短絡することはない。
【０２７６】
逆に、反転プリセット信号／ＰｒｅｓｅｔがＬレベルになる場合には、ナンド回路１０５の出力がＨレベルに固定される。従って、状態保持ノードＨＱのＱ出力はＨレベルとなり、状態保持ノードＨ／Ｑの／Ｑ出力はＬレベルとなる。この場合には、パルス／Ｓ，／ＲがＨレベルを維持するので、トランジスタＮＴ３１，ＰＴ３２はオフであり、電源端子Ｖｃｃと基準電位端子Ｖｏとが短絡することはない。
【０２７７】
このように、反転クリア信号／ＣｌｅａｒがＬレベルの場合には、Ｑ出力，／Ｑ出力をクリアすくことができ、反転プリセット信号／ＰｒｅｓｅｔがＬレベルの場合には、Ｑ出力，／Ｑ出力をプリセットすることができる。この場合において、本実施の形態においては、第４及び第５の実施の形態と同様に、電源端子Ｖｃｃと基準電位端子Ｖｏとを短絡させることながない。
【０２７８】
＜第１乃至第４変形例＞
図３０乃至図３３は、夫々第１乃至第４変形例に係る回路図である。図３０乃至図３２の変形例は、図１６乃至図１８の変形例において、プリチャージノード又は状態保持ノードの放電路の制御を、アンド回路１４，９４及び遅延反転回路２２に代えて、パルス制御回路２９２によって実施する点が異なるのみである。
【０２７９】
図３０のフリップフロップ３０１、図３１のフリップフロップ３１１及び図３２のフリップフロップは、図１６のアンド回路１４，９４を削除し、遅延反転回路２２に代えて図２９のパルス制御回路２９２を採用した点が、夫々図１６のフリップフロップ１６１、図１７のフリップフロップ１７１及び図１８のフリップフロップと異なる。なお、トランジスタＰＴ５２のゲートには、反転制御クロック／ＣＫＤＰが供給される。
【０２８０】
上述したように、パルス制御回路２９２は、反転クリア信号／Ｃｌｅａｒ及び反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、反転クロック／ＣＫＤと同一の反転制御クロック／ＣＫＤＰを出力する。
【０２８１】
従って、この場合には、図３０乃至図３２のフリップフロップの動作は、図１６乃至図１８のフリップフロップと同様に、通常のフリップフロップ動作となる。
【０２８２】
また、反転クリア信号／Ｃｌｅａｒ又は反転プリセット信号／ＰｒｅｓｅｔがＬレベルの場合には、パルス制御回路２９２は、Ｌレベルの反転制御クロック／ＣＫＤＰを出力する。従って、この場合には、図３０乃至図３２のフリップフロップは、図１６乃至図１８のフリップフロップと同様に、遷移期間において、電源端子Ｖｃｃと基準電位端子Ｖｏとを短絡させることなく、プリセット動作が可能である。
【０２８３】
図３３は図２９乃至図３２において用いることができるパルス制御回路の他の例を示す回路図である。
【０２８４】
図３３のパルス制御回路３３１は、図２３，図２８のパルス制御回路において、インバータ２３２に代えてナンド回路３３２を採用したものである。ナンド回路３３２には反転クリア信号／Ｃｌｅａｒ及び反転プリセット信号／Ｐｒｅｓｅｔを与える。ナンド回路３３２は、２入力のナンド演算結果を信号ＺとしてトランジスタＰＴ２３３のゲートに与える。また、トランジスタＮＴ２３６のゲートにも信号Ｚが与えられる。
【０２８５】
このように構成されたパルス制御回路３３１は、反転クリア信号／Ｃｌｅａｒ及び反転プリセット信号／ＰｒｅｓｅｔがＨレベルの場合には、ナンド回路３３２の出力がＬレベルとなり、トランジスタＰＴ２３３がオンとなる。また、トランジスタＮＴ２３６はオフである。
【０２８６】
この場合において、クロックＣＫがＬレベルの場合には、トランジスタＰＴ２３４がオン、トランジスタＮＴ２３４がオフとなり、出力端はＨレベルとなる。
【０２８７】
クロックＣＫがＨレベルになると、トランジスタＰＴ２３４はオフ、トランジスタＮＴ２３４はオンとなり、出力端は、寄生容量とトランジスタＮＴ２３４，ＮＴ２３５による抵抗分とで定まる時定数に従って、所定時間後にＬレベルに遷移する。こうして、クロックＣＫのＨレベルから所定の遅延時間後に、出力端がＬレベルに変化する。即ち、出力端には、クロックＣＫの遅延反転信号が現れることになる。
【０２８８】
なお、クリア信号Ｃｌｅａｒ又はプリセット信号Ｐｒｅｓｅｔの一方がＨレベル（即ち、信号Ｚがハイレベル）になると、出力端は強制的にＬレベルになる。こうして、パルス制御回路３３１においても、パルス制御回路２９２と同様の反転制御クロック／ＣＫＤＰを得ることができる。
【０２８９】
このような構成によれば、充放電の段数（インバータの段数）が少なく、消費電力を低減させることができる。また、必要なトランジスタ数が少なくてすむという利点もある。
【０２９０】
本発明は、以上に述べた本実施形態における回路構成のみに限定されるものではなく、発明の要旨を逸脱しない範囲において回路構成を種々変更することができる。
【図面の簡単な説明】
【０２９１】
【図１】本発明の第１の実施の形態の半導体集積回路装置に係り、フリップフロップ回路を示す回路図。
【図２】図１のフリップフロップ回路の具体的な構成を示す回路図である。
【図３】実施の形態の動作を説明するためのタイミングチャート。
【図４】第１の実施の形態の第１変形例を示す回路図。
【図５】第１の実施の形態の第２変形例に係るフリップフロップ回路を示す回路図。
【図６】第１の実施の形態の第３変形例に係るフリップフロップ回路を示す回路図。
【図７】第１の実施の形態の第４変形例に係るフリップフロップ回路を示す回路図。
【図８】遷移期間パルスを説明するためのタイミングチャート。
【図９】本発明の第２の実施の形態の半導体集積回路装置に係り、フリップフロップ回路を示す回路図。
【図１０】図９のフリップフロップ回路の具体的な構成を示す回路図。
【図１１】第２の実施の形態の第１変形例に係るフリップフロップ回路を示す回路図。
【図１２】第２の実施の形態の第２変形例に係るフリップフロップ回路を示す回路図。
【図１３】第２の実施の形態の第３変形例に係るフリップフロップ回路を示す回路図。
【図１４】本発明の第３の実施の形態の半導体集積回路装置に係り、フリップフロップ回路を示す回路図。
【図１５】図１４のフリップフロップ回路の具体的な構成を示す回路図。
【図１６】第３の実施の形態の第１変形例に係るフリップフロップ回路を示す回路図。
【図１７】第３の実施の形態の第２変形例に係るフリップフロップ回路を示す回路図。
【図１８】第３の実施の形態の第３変形例に係るフリップフロップ回路を示す回路図。
【図１９】本発明の第４の実施の形態の半導体集積回路装置に係り、フリップフロップ回路を示す回路図。
【図２０】第４の実施の形態の第１変形例に係るフリップフロップ回路を示す回路図。
【図２１】第４の実施の形態の第２変形例に係るフリップフロップ回路を示す回路図。
【図２２】第４の実施の形態の第３変形例に係るフリップフロップ回路を示す回路図。
【図２３】図１９乃至図２２において用いることができるパルス制御回路の他の例を示す回路図。
【図２４】本発明の第５の実施の形態の半導体集積回路装置に係り、フリップフロップ回路を示す回路図。
【図２５】第５の実施の形態の第１変形例に係るフリップフロップ回路を示す回路図。
【図２６】第５の実施の形態の第２変形例に係るフリップフロップ回路を示す回路図。
【図２７】第５の実施の形態の第３変形例に係るフリップフロップ回路を示す回路図。
【図２８】図２４乃至図２７において用いることができるパルス制御回路の他の例を示す回路図。
【図２９】本発明の第６の実施の形態の半導体集積回路装置に係り、フリップフロップ回路を示す回路図。
【図３０】第６の実施の形態の第１変形例に係るフリップフロップ回路を示す回路図。
【図３１】第６の実施の形態の第２変形例に係るフリップフロップ回路を示す回路図。
【図３２】第６の実施の形態の第３変形例に係るフリップフロップ回路を示す回路図。
【図３３】図２９乃至図３２において用いることができるパルス制御回路の他の例を示す回路図。
【符号の説明】
【０２９２】
１０…フリップフロップ回路、１４…アンド回路、１５…パルストリガ型フリップフロップ、１６…スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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