(57)【要約】【課題】メモリセルに書き込まれたデータを読み出すときの読み出しマージンの低下を防止する。【解決手段】メモリセルＭＣに接続されたビット線ＢＬに、電荷転送回路１２を介して電荷蓄積回路２０が接続されるとともに、擬似電荷転送回路１３を介して擬似電荷蓄積回路２１が接続され、読み出し動作時にメモリセルからビット線に読み出される電荷において、データ“０”を読み出すとき（Ｕターム）相当の電荷を擬似電荷蓄積回路により吸収し、残りの電荷を電荷蓄積回路が吸収して読み出し電圧を生成するようにして、Ｕタームの電位上昇を抑え、Ｕタームの電荷量に依存せずに、保持されているデータの論理に応じて読み出し回路２２が動作するために十分な読み出し電圧を生成できるようにする。【選択図】図３
2007257783.tif 000002
【特許請求の範囲】
【請求項１】
データの論理に応じた電荷を蓄積するキャパシタを有するメモリセルと、
前記メモリセルに接続されたビット線と、
前記ビット線に接続される電荷転送回路と、
前記電荷転送回路を介してビット線に接続され、読み出し動作時に前記メモリセルからビット線に読み出される電荷を蓄積するとともに、蓄積電荷に応じて読み出し電圧を生成する電荷蓄積回路と、
前記電荷蓄積回路が生成する読み出し電圧に応じて前記メモリセルに保持されていたデータの論理を生成する読み出し回路と、
前記ビット線に接続される擬似電荷転送回路と、
前記擬似電荷転送回路を介してビット線に接続され、読み出し動作時に前記メモリセルからビット線に読み出される電荷の一部を蓄積する擬似電荷蓄積回路とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記擬似電荷蓄積回路は、読み出し動作時に前記電荷蓄積回路に蓄積される電荷の一部を蓄積し、
前記電荷蓄積回路は、読み出し動作時に前記メモリセルからビット線に読み出される電荷から前記擬似電荷蓄積回路に蓄積された電荷を除いた残りの電荷に応じて前記読み出し電圧を生成することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記擬似電荷蓄積回路は、読み出し動作時にデータの論理値“０”が保持されているメモリセルからビット線に読み出される電荷量に対応する電荷量を蓄積することを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記擬似電荷転送回路が、各ビット線に対応して設けられ、
前記擬似電荷蓄積回路が、前記擬似電荷転送回路を介して複数のビット線に接続されていることを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
【請求項５】
前記メモリセルは、相補の論理値に応じた電荷をそれぞれ蓄積する２つの強誘電体キャパシタ及び２つのアクセストランジスタで構成されることを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データの論理値を電荷として保持する強誘電体キャパシタ等で構成されるメモリセルを有する半導体記憶装置に関し、特に、メモリセルに書き込まれたデータを読み出すための回路技術に関する。
【背景技術】
【０００２】
近時、ビット線ＧＮＤセンス方式と称する強誘電体メモリの読み出し方式が提案されている（例えば、特許文献１、非特許文献１参照。）。この種の読み出し方式では、プレート線に電圧を印加したときにビット線の電圧が変動しないように、メモリセルからビット線に読み出される電荷を、プリセンスアンプ内に形成されるチャージトランスファと称する電荷転送回路を介して電荷蓄積回路に転送し、電荷蓄積回路に転送された電荷量に応じてメモリセルに保持されていたデータの論理値を判定する。チャージトランスファは、ｐＭＯＳトランジスタにより構成される。ｐＭＯＳトランジスタは、プレート線を立ち上げる前にゲート・ソース間電圧が閾値電圧と同じ値に初期設定される。ｐＭＯＳトランジスタのゲートは、ビット線の電圧の上昇に応じて出力電圧を下降させるインバータアンプで制御される。
【０００３】
【特許文献１】特開２００２−１３３８５７号公報
【非特許文献１】IEEE Journal of Solid-State Circuits, Vol.37, No.5, pp592-597, May 2002
【発明の開示】
【発明が解決しようとする課題】
【０００４】
強誘電体メモリは、データ“１”を読み出すとき（以下、「Ｐターム」とも称す。）に出てくる電荷による電位上昇と、データ“０”を読み出すとき（以下、「Ｕターム」とも称す。）に出てくる電荷による電位上昇の差をセンスアンプで増幅してメモリセルに保持されていたデータの論理値を判定している。しかし、Ｐターム及びＵタームの電位上昇の差Ｑｓｗ（Ｐ−Ｕ）が同じであっても、Ｕタームでの電位上昇（電荷量）が大きいと回路の読み出しマージンが低下するという問題があった。
【０００５】
本発明の目的は、メモリセルに書き込まれたデータを読み出すときの読み出しマージンの低下を防止することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体記憶装置は、データの論理値に応じた電荷を蓄積するキャパシタを有するメモリセルに接続されたビット線に、電荷転送回路を介して電荷蓄積回路が接続されるとともに、擬似電荷転送回路を介して擬似電荷蓄積回路が接続される。読み出し動作時にメモリセルからビット線に読み出される電荷の一部を擬似電荷蓄積回路が蓄積し、残りの電荷を電荷蓄積回路が蓄積する。読み出し回路は、電荷蓄積回路が蓄積電荷に応じて生成する読み出し電圧に応じて、メモリセルに保持されていたデータの論理を生成する。
メモリセルからデータを読み出すときに、擬似電荷蓄積回路によりＵターム相当の電荷を吸収し、残りの電荷を電荷蓄積回路が吸収して電位を生成することができ、Ｕタームの電位上昇を抑えることができる。このため、Ｕタームの電荷量に依存せずに、電荷蓄積回路はメモリセルに保持されているデータの論理に応じて、読み出し回路が動作するために十分な読み出し電圧を生成することができる。
【発明の効果】
【０００７】
本発明によれば、メモリセルに書き込まれたデータを読み出すときの読み出しマージンの低下を防止できる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態を図面に基づいて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態による半導体記憶装置の構成例を示すブロック図である。この半導体記憶装置は、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリとして形成されている。強誘電体メモリは、アドレスバッファＡＤＢ、コマンドバッファＣＭＤＢ、ロウデコーダＲＤＥＣ、タイミング生成回路ＴＧＥＮ、コラムデコーダＣＤＥＣ、プレートドライバＰＤ、ワードドライバＷＤ、メモリコアＣＯＲＥ、及びデータ出力バッファＢＵＦを有している。図１においては、主に読み出し動作に必要な回路を記載している。そのため、書き込み動作に必要なデータ入力バッファやライトアンプ等の回路は、記載を省略している。
【０００９】
アドレスバッファＡＤＢは、アドレス端子を介して外部から入力されるアドレス信号ＡＤを受信し、受信した信号をロウデコーダＲＤＥＣ及びコラムデコーダＣＤＥＣに出力する。ロウデコーダＲＤＥＣは、アドレス信号の上位ビット（ロウアドレス）をデコードしてロウデコード信号を生成し、生成した信号をワードドライバＷＤ及びプレートドライバＰＤに出力する。コラムデコーダＣＤＥＣは、アドレス信号の下位ビット（コラムアドレス）をデコードしてコラムデコード信号を生成し、生成した信号をデータ出力バッファＢＵＦに出力する。
【００１０】
コマンドバッファＣＭＤＢは、コマンド端子を介して外部から入力されるチップセレクト信号／ＣＳ及びライトイネーブル信号／ＷＥ等のコマンド信号を受信し、受信した信号をタイミング生成回路ＴＧＥＮに出力する。タイミング生成回路ＴＧＥＮは、受信したコマンド信号が示す動作モードを解読し、プレートドライバＰＤ、ワードドライバＷＤ、データ出力バッファＢＵＦ、及び後述するプリセンスアンプＰＳＡ１等を動作させるタイミング信号を、デコード結果に応じて出力する。
【００１１】
プレートドライバＰＤは、タイミング生成回路ＴＧＥＮからのタイミング信号及びロウデコーダＲＤＥＣからのロウデコード信号に応答して、所定のプレート線ＰＬを選択する。選択されたプレート線ＰＬは、所定の期間だけ低レベルから高レベルに変化する。ワードドライバＷＤは、タイミング生成回路ＴＧＥＮからのタイミング信号及びロウデコーダＲＤＥＣからのロウデコード信号に応答して、所定のワード線ＷＬを選択する。選択されたワード線ＷＬは、所定の期間だけ低レベルから高レベルに変化する。
【００１２】
メモリコアＣＯＲＥは、２Ｔ２Ｃ型（２トランジスタ−２キャパシタ型）と称されるメモリセルＭＣで構成されるメモリセルアレイＡＲＹ、ビット線対ＢＬ、ＢＬＸ（ビット線ＢＬ、ＢＬＸは相補の関係）にそれぞれ対応するプリセンスアンプＰＳＡ１（ビット線ＧＮＤセンス回路）、及びビット線ＢＬ、ＢＬＸに対応する一対のプリセンスアンプＰＳＡ１の出力をそれぞれ受けるセンスアンプＳＡを有している。メモリセルＭＣは、ビット線ＢＬ、ＢＬＸに接続されている。
【００１３】
プリセンスアンプＰＳＡ１は、メモリセルＭＣからデータを読み出すときに動作する。プリセンスアンプＰＳＡ１は、ビット線ＢＬ（ＢＬＸ）に読み出される電荷を電圧に変換し、変換した電圧をセンスアンプＳＡに出力する。プリセンスアンプＰＳＡ１の詳細は後述する。センスアンプＳＡは、ビット線対ＢＬ、ＢＬＸに対応する一対のプリセンスアンプＰＳＡ１からそれぞれ出力される読み出し電圧を差動増幅し、増幅したデータ信号をデータ出力バッファＢＵＦに出力する。データ出力バッファＢＵＦは、メモリコアＣＯＲＥから読み出される複数ビットの読み出しデータのうち、例えば１６ビットを、コラムデコード信号に応じて選択し、選択した読み出しデータをデータ入出力端子Ｉ／Ｏに出力する。データ入出力端子Ｉ／Ｏは、例えば１６ビットで構成されている。
【００１４】
図２は、図１に示したメモリセルＭＣの詳細を示す図である。
各メモリセルＭＣは、上述したように一般に２Ｔ２Ｃ型と称されるセルであり、２つのｎＭＯＳトランジスタからなるアクセストランジスタＮ１１、Ｎ１２（アクセスゲート）及び２つの強誘電体キャパシタＦ１、Ｆ２を有している。
【００１５】
強誘電体キャパシタＦ１は、一端がアクセストランジスタＮ１１を介してビット線ＢＬに接続され、他端がプレート線ＰＬに接続されている。同様に、強誘電体キャパシタＦ２は、一端がアクセストランジスタＮ１２を介してビット線ＢＬＸに接続され、他端がプレート線ＰＬに接続されている。アクセストランジスタＮ１１、Ｎ１２のゲートは、ワード線ＷＬに接続されている。
【００１６】
図３は、図１に示したプリセンスアンプＰＳＡ１の詳細を示す図である。プリセンスアンプＰＳＡ１は、ビット線初期化回路１０、電荷転送回路１２、ダミー電荷転送回路１３、インバータアンプ１６（制御回路）、閾値電圧生成回路１８（初期化回路）、ダミー閾値電圧生成回路１９（初期化回路）、負電圧生成回路２０（電荷蓄積回路、初期化回路）、ダミー負電圧生成回路２１（電荷蓄積回路、初期化回路）、及びレベルシフト回路２２を有している。
【００１７】
ビット線初期化回路１０は、ゲートで制御信号ＢＵＳＧＮＤを受け、ソースが接地線に接続され、ドレインがビット線ＢＬ（ＢＬＸ）に接続されたｎＭＯＳトランジスタＮ２で構成されている。電荷転送回路１２は、ゲートが閾値電圧生成回路１８の出力ノードＶＴＨＧＴに接続され、ソースがビット線ＢＬ（ＢＬＸ）に接続され、ドレインが負電圧生成回路２０の出力ノードＭＩＮＵＳに接続されたｐＭＯＳトランジスタＰ１で構成されている。ダミー電荷転送回路１３は、ゲートがダミー閾値電圧生成回路１９の出力ノードＶＴＨＤＵＭに接続され、ソースがビット線ＢＬ（ＢＬＸ）に接続され、ドレインがダミー負電圧生成回路２１の出力ノードＭＩＮＵＳＤＵＭに接続されたｐＭＯＳトランジスタＰ５で構成されている。
【００１８】
インバータアンプ１６は、ＣＭＯＳインバータＩ１（フィードバックインバータ）、ＣＭＯＳインバータＩ１の出力端子ＩＯＵＴを入力端子ＩＩＮに接続するスイッチＳ１、ＣＭＯＳインバータＩ１の入力端子ＩＩＮとビット線ＢＬとの間に配置されたキャパシタＣ１、及びＣＭＯＳインバータＩ１の出力端子ＩＯＵＴと電荷転送回路１２を構成するｐＭＯＳトランジスタＰ１のゲートとの間に配置されたキャパシタＣ２を有している。ＣＭＯＳインバータＩ１のｐＭＯＳトランジスタ（図示せず）のソースは、ゲートでパワー制御信号ＰＯＷＸを受けるｐＭＯＳトランジスタＰ３を介して電源線ＶＤＤに接続されている。ＣＭＯＳインバータＩ１のｎＭＯＳトランジスタ（図示せず）のソースは、ゲートでパワー制御信号ＰＯＷを受けるｎＭＯＳトランジスタＮ３を介して接地線に接続されている、パワー制御信号ＰＯＷＸ、ＰＯＷは、読み出し動作を開始するときに、それぞれ低レベル及び高レベルに変化し、ＣＭＯＳインバータＩ１を活性化する。同様に、スイッチＳ１は、読み出し動作を開始するときにオフされる。キャパシタＣ１、Ｃ２は、例えば強誘電体キャパシタで構成されている。
【００１９】
閾値電圧生成回路１８は、ノードＶＧＥＮＸに高レベル（電源電圧ＶＤＤ）又は低レベル（接地電圧）を生成する電圧生成回路１８ａ、ノードＶＧＥＮＸとノードＶＴＨＧＴとの間に接続されたキャパシタＣ３、ノードＶＴＨＧＴに接続されたクランプ回路１８ｂ、及びクランプ回路１８ｂを接地線に接続するスイッチＳ２を有している。電圧生成回路１８ａは、電源線ＶＤＤと接地線との間に直列に接続されたｐＭＯＳトランジスタＰ４及びｎＭＯＳトランジスタＮ４を有している。ｐＭＯＳトランジスタＰ４及びｎＭＯＳトランジスタＮ４のゲートは、それぞれ電圧制御信号ＶＧＥＮＰ、ＶＧＥＮＮを受けている。クランプ回路１８ｂは、ソースがスイッチＳ２を介して接地線に接続され、ゲート及びドレインがノードＶＴＨＧＴに接続されたｐＭＯＳトランジスタＰ２で構成されている。キャパシタＣ３は、例えば強誘電体キャパシタで構成されている。
【００２０】
ダミー閾値電圧生成回路１９は、ノードＶＧＥＮＤＵＭＸに高レベル（電源電圧ＶＤＤ）又は低レベル（接地電圧）を生成するインバータＩ３、ノードＶＧＥＮＤＵＭＸとノードＶＴＨＤＵＭとの間に接続されたキャパシタＣ４、及びノードＶＴＨＤＵＭに接続されたクランプ回路１９ｂを有している。インバータＩ３は、電源線ＶＤＤと接地線との間に直列に接続されたｐＭＯＳトランジスタ及びｎＭＯＳトランジスタ（ともに図示せず）を有している。インバータＩ３のｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲートは、電圧制御信号ＶＧＥＮＤＵＭを受けている。クランプ回路１９ｂは、ソースが接地線に接続され、ゲート及びドレインがノードＶＴＨＤＵＭに接続されたｐＭＯＳトランジスタＰ６で構成されている。キャパシタＣ４は、例えば強誘電体キャパシタで構成されている。
【００２１】
負電圧生成回路２０は、負電圧制御信号ＭＧＥＮを受け、出力がノードＭＧＥＮＸに接続されたＣＭＯＳインバータＩ２、及びノードＭＧＥＮＸとノードＭＩＮＵＳとの間に配置されたキャパシタＣ５を有している。ダミー負電圧生成回路２１は、負電圧制御信号ＭＧＥＮを受け、出力がノードＭＧＥＮＤＵＭＸに接続されたＣＭＯＳインバータＩ４、及びノードＭＧＥＮＤＵＭＸとノードＭＩＮＵＳＤＵＭとの間に配置されたキャパシタＣ６を有している。キャパシタＣ５、Ｃ６は、例えば強誘電体キャパシタで構成されている。
【００２２】
レベルシフト回路２２は、図示しないノードＭＩＮＵＳに発生する負電圧を正電圧に変換するためのキャパシタ、ｎＭＯＳトランジスタ、及びｐＭＯＳトランジスタを有している。
【００２３】
ここで、図３に示したように、制御回路として機能するインバータアンプ１６は、ビット線ＢＬ（ＢＬＸ）に接続された入力端子と、電荷転送能力を調整するために電荷転送回路１２の制御端子（ｐＭＯＳトランジスタＰ１のゲート）に接続された出力端子とを有する。しかしながら、制御回路として機能するインバータアンプ１６は、ダミー電荷転送回路１３の制御端子（ｐＭＯＳトランジスタＰ５のゲート）には接続されていない。したがって、電荷転送回路１２及びダミー電荷転送回路１３の各制御端子は独立して制御することが可能である。また、ダミー電荷転送回路１３に接続され、ダミー電荷蓄積回路として機能するダミー負電圧生成回路２１には、メモリセルＭＣのＵターム相当の容量（例えば、強誘電体容量）が接続されており、電荷蓄積回路として機能する負電圧生成回路２０のＵタームでの電圧上昇を抑制することが可能である。
【００２４】
図４は、第１の実施形態における強誘電体メモリの読み出し動作を示す波形図である。まず、初期状態において、ｐＭＯＳトランジスタＰ１（電荷転送回路１２）のゲート及びドレインにそれぞれ接続されたノードＶＴＨＧＴ及びＭＩＮＵＳは、フローティング状態であるため、その電圧は不定である。しかし、ｐＭＯＳトランジスタＰ１のソース及びドレイン（ｐ型拡散層）と、バックゲート（ｎ型拡散層、接地電圧）とによりｐｎ接合が形成されているため、ノードＶＴＨＧＴ及びＭＩＮＵＳの電圧は、ｐｎ接合の順方向電圧（約０．８Ｖ）より上がることはない。
【００２５】
同様に、ｐＭＯＳトランジスタＰ５（ダミー電荷転送回路１３）のゲート及びドレインにそれぞれ接続されたノードＶＴＨＤＵＭおよびＭＩＮＵＳＤＵＭは、フローティング状態であるため、その電圧は不定である。しかし、ｐＭＯＳトランジスタＰ５のソース及びドレイン（ｐ型拡散層）と、バックゲート（ｎ型拡散層、接地電圧）とによりｐｎ接合が形成されているため、ノードＶＴＨＤＵＭ及びＭＩＮＵＳＤＵＭの電圧は、ｐｎ接合の順方向電圧（約０．８Ｖ）より上がることはない。
【００２６】
電圧制御信号ＶＧＥＮＰ、ＶＧＥＮＮ、ＶＧＥＮＤＵＭ及び負電圧制御信号ＭＧＥＮは、低レベルに保持されており、ノードＶＧＥＮＸ、ＶＧＥＮＤＵＭＸ、及びＭＧＥＮＸは、高レベルに保持されている。制御信号ＢＵＳＧＮＤは、高レベルに保持されているため、ｎＭＯＳトランジスタＮ２（ビット線初期化回路１０）はオンし、ビット線ＢＬ（ＢＬＸ）の電圧は、接地電圧に初期化されている。パワー制御信号ＰＯＷ、ＰＯＷＸは、低レベル、高レベルにそれぞれ保持されており、フィードバックインバータＩ１（ＣＭＯＳインバータ）はオフしている。スイッチＳ１、Ｓ２はオンしている。スイッチＳ１、Ｓ２の動作を制御する制御信号、及び電圧制御信号ＶＧＥＮＰ、ＶＧＥＮＮ、ＶＧＥＮＤＵＭ、負電圧制御信号ＭＧＥＮ、制御信号ＢＵＳＧＮＤ、パワー制御信号ＰＯＷ、ＰＯＷＸは、図１に示したタイミング生成回路ＴＧＥＮにより生成される。
【００２７】
時刻Ｔ１１において、パワー制御信号ＰＯＷ及びＰＯＷＸが、高レベル及び低レベルにそれぞれ変化し、フィードバックインバータＩ１は活性化される。スイッチＳ１がオンしているため、フィードバックインバータＩ１の入力電圧ＩＩＮおよび出力電圧ＩＯＵＴは、ともにほぼＶＤＤ／２になる。
【００２８】
時刻Ｔ１２において、電圧制御信号ＶＧＥＮＰ、ＶＧＥＮＮが高レベルに変化し、ノードＶＧＥＮＸは、高レベルから低レベルに変化する。キャパシタＣ３による容量結合により、ノードＶＧＥＮＸの低レベルへの変化に応じてノードＶＴＨＧＴの電圧も下がる。例えば、電源電圧ＶＤＤが３Ｖの場合には、ノードＶＧＥＮＸの電圧が３Ｖ下がると、ノードＶＴＨＧＴの電圧も３Ｖ下がろうとする。しかし、スイッチＳ２のオンにより、ｐＭＯＳトランジスタＰ２（クランプ回路１８ｂ）は、ノードＶＴＨＧＴの電圧をｐＭＯＳトランジスタＰ２の閾値電圧（−Ｖｔｈｐ）（例えば、−０．６Ｖ）にクランプする。このため、ノードＶＴＨＧＴの電圧は、一旦立ち下がった後、微分波形を描いて負電圧（−Ｖｔｈｐ）に落ち着く。このように、閾値電圧生成回路１８は、電荷転送回路１２の入力ノードＶＴＨＧＴを所定の電圧に設定する初期化回路として動作する。
【００２９】
ｐＭＯＳトランジスタＰ１の閾値電圧は、ｐＭＯＳトランジスタＰ２の閾値電圧に等しくなるように設計されている。このため、ノードＶＴＨＧＴの電圧が一旦下がったときに、ｐＭＯＳトランジスタＰ１はオンし、ノードＭＩＮＵＳの電圧は、ビット線ＢＬ（ＢＬＸ）の電圧（接地電圧）まで下がる。ノードＭＧＥＮＸの電圧は、ＣＭＯＳインバータＩ２により高レベル（＝電源電圧ＶＤＤ）に設定されているため、キャパシタＣ５には、その容量値と電源電圧ＶＤＤとの積に対応する電荷が充電される。
【００３０】
時刻Ｔ１３において、電圧制御信号ＶＧＥＮＮが低レベルに変化し、電圧生成回路１８ａのｎＭＯＳトランジスタＮ４がオフする。電圧生成回路１８ａのｐＭＯＳトランジスタＰ４は既にオフしているため、ノードＶＧＥＮＸは、フローティング状態になる。同時に、スイッチＳ１、Ｓ２がオフされる。スイッチＳ２のオフにより、ｐＭＯＳトランジスタＰ２によるノードＶＴＨＧＴのクランプが解除される。スイッチＳ１のオフにより、フィードバックインバータＩ１の入力と出力との短絡が解除される。フィードバックインバータＩ１の入力の電圧は、ほぼＶＤＤ／２であるため、フィードバックインバータＩ１は、高いゲインを有する反転アンプとして動作する。一方、制御信号ＢＵＳＧＮＤも低レベルに変化し、ビット線ＢＬ（ＢＬＸ）はフローティング状態になる。以上により、時刻Ｔ１３以降、ビット線ＢＬ（ＢＬＸ）の電圧が変化すると、キャパシタＣ１の容量結合によりフィードバックインバータＩ１の入力電圧ＩＩＮが変化する。フィードバックインバータＩ１は、入力電圧ＩＩＮの変化を増幅し、出力電圧ＩＯＵＴを反対方向に変化させる。キャパシタＣ２の容量結合によりノードＶＴＨＧＴの電圧は、出力電圧ＩＯＵＴの変化に伴い変化する。
【００３１】
時刻Ｔ１４において、負電圧制御信号ＭＧＥＮが高レベルに変化し、ノードＭＧＥＮＸの電圧は高レベルから低レベルに変化する。ノードＭＩＮＵＳの電圧は、キャパシタＣ５の容量結合により、ノードＭＧＥＮＸの電圧の低下に伴い低下する。例えば、電源電圧ＶＤＤが３Ｖの場合、ノードＭＧＥＮＸの電圧は３Ｖ下がり、ノードＭＩＮＵＳの電圧もほぼ３Ｖ下がる。ノードＭＩＮＵＳの電圧は、０Ｖに初期化されているため、ノードＭＧＥＮＸの電圧変化によりほぼ−３Ｖまで下がる。しかし、寄生容量によるロスと、既に浅くオンしているｐＭＯＳトランジスタＰ１のリーク電流により、ノードＭＩＮＵＳの電圧は、−３Ｖより高くなる。ノードＭＩＮＵＳの電圧は、キャパシタＣ５によりこの電圧に保持される。このように、負電圧生成回路２０は、電荷転送回路１２の入出力ノードＭＩＮＵＳを所定の電圧に設定し、電荷転送回路１２の電荷転送能力を初期状態に設定する初期化回路として動作する。
【００３２】
同様に、時刻Ｔ１４において、負電圧制御信号ＭＧＥＮが高レベルに変化するのに伴って、ノードＭＧＥＮＤＵＭＸの電圧が高レベルから低レベルに変化すると、ノードＭＩＮＵＳＤＵＭの電圧は、キャパシタＣ６の容量結合により、ノードＭＧＥＮＤＵＭＸの電圧の低下に伴い低下する。例えば、電源電圧ＶＤＤが３Ｖの場合、ノードＭＧＥＮＤＵＭＸの電圧は３Ｖ下がり、ノードＭＩＮＵＳＤＵＭの電圧もほぼ３Ｖ下がる。ノードＭＩＮＵＳＤＵＭの電圧は、０Ｖに初期化されているため、ノードＭＧＥＮＤＵＭＸの電圧変化によりほぼ−３Ｖまで下がる。しかし、寄生容量によるロスにより、ノードＭＩＮＵＳＤＵＭの電圧は、−３Ｖより高くなる。ノードＭＩＮＵＳＤＵＭの電圧は、キャパシタＣ６によりこの電圧に保持される。このように、ダミー負電圧生成回路２１は、ダミー電荷転送回路１３の入出力ノードＭＩＮＵＳＤＵＭを所定の電圧に設定し、ダミー電荷転送回路１３の電荷転送能力を初期状態に設定する初期化回路として動作する。
【００３３】
時刻Ｔ１５において、ワード線ＷＬとプレート線ＰＬの電圧が接地電圧から電源電圧ＶＤＤに変化する。ワード線ＷＬの立ち上がりにより、メモリセルＭＣのアクセストランジスタＮ１１、Ｎ１２がオンし、メモリセルＭＣの強誘電体キャパシタＦ１、Ｆ２に正電圧が掛かる。
【００３４】
メモリセルＭＣがデータ“１”（なお、ビット線ＢＬに読み出されるデータをメモリセルＭＣのデータ値とする。）を記憶している場合、強誘電体キャパシタＦ１に掛かる電圧の極性は、書き込み時と反対のため、分極反転が起こり、大きな反転電荷がビット線ＢＬに読み出される。また、強誘電体キャパシタＦ２に掛かる電圧の極性は、書き込み時と同じため、分極反転は起こらず、比較的小さな電荷がビット線ＢＬＸに読み出される。
【００３５】
一方、メモリセルＭＣがデータ“０”を記憶している場合、強誘電体キャパシタＦ１に掛かる電圧の極性は、書き込み時と同じため、分極反転は起こらず、比較的小さな電荷がビット線ＢＬに読み出される。また、強誘電体キャパシタＦ２に掛かる電圧の極性は、書き込み時と反対のため、分極反転が起こり、大きな反転電荷がビット線ＢＬに読み出される。このとき、ビット線ＢＬの電圧は、上昇しようとする。
【００３６】
ここで、ビット線ＢＬの電圧が僅かに上がると、キャパシタＣ１の容量結合により、フィードバックインバータＩ１の入力電圧が上がる。フィードバックインバータＩ１の反転増幅作用及びキャパシタＣ２の容量結合により、ノードＶＴＨＧＴの電圧は下がり、ｐＭＯＳトランジスタＰ１のゲート・ソース間電圧（絶対値）は大きくなる。このため、ｐＭＯＳトランジスタＰ１にドレイン電流が発生し、ビット線ＢＬに読み出された電荷は、ビット線ＢＬからノードＭＩＮＵＳに転送される。したがって、ビット線ＢＬの電圧上昇は、抑えられてほぼ０Ｖ（接地電圧）に保持される。このように、フィードバックインバータＩ１は、電荷転送回路１２の電荷転送能力を調整する制御回路として動作する。キャパシタＣ５は、ノードＭＩＮＵＳに転送された電荷により放電されるため、ノードＭＩＮＵＳの電圧（読み出し電圧）は上昇する。このように、負電圧生成回路２０のキャパシタＣ５は、蓄積電荷に応じて読み出し電圧を生成する読み出し回路として動作する。
なお、メモリセルＭＣがデータ“１”を記憶しており、ビット線ＢＬＸの電圧が上昇しようとする場合も同様であり、ビット線ＢＬＸの電圧上昇は、抑えられてほぼ０Ｖ（接地電圧）に保持される。
【００３７】
時刻Ｔ１６において、電圧制御信号ＶＧＥＮＤＵＭが高レベルに変化し、ノードＶＧＥＮＤＵＭＸは高レベルから低レベルに変化する。ノードＶＴＨＤＵＭの電圧は、キャパシタＣ４の容量結合により、ノードＶＧＥＮＤＵＭＸの低レベルへの変化に応じて低下する。例えば、電源電圧ＶＤＤが３Ｖの場合、ノードＶＧＥＮＤＵＭＸの電圧が３Ｖ下がると、ノードＶＴＨＤＵＭの電圧も３Ｖ下がろうとする。しかし、ｐＭＯＳトランジスタＰ６（クランプ回路１９ｂ）は、ノードＶＴＨＤＵＭの電圧をｐＭＯＳトランジスタＰ６の閾値電圧（−Ｖｔｈｐ）（例えば、−０．６Ｖ）にクランプする。このため、ノードＶＴＨＤＵＭの電圧は、一旦立ち下がった後、微分波形を描いて負電圧（−Ｖｔｈｐ）に落ち着く。このようにダミー閾値電圧生成回路１９により、ダミー電荷転送回路１３は一時的にオンされキャパシタＣ６の蓄積電荷を放出し、メモリセルの電荷を吸収する。
【００３８】
時刻Ｔ１７において、メモリセルＭＣが接続されたビット線対ＢＬ、ＢＬＸにそれぞれ対応するノードＭＩＮＵＳの読み出し電圧（負電圧）は、図３に示したレベルシフト回路２２により正電圧に変換された後、図１に示したセンスアンプＳＡで差動増幅される。そしてメモリセルＭＣに記憶されていたデータの論理値が読み出される。その後、一般の強誘電体メモリと同様に、読み出し動作により分極反転したメモリセルＭＣの分極状態を元に戻すリストア動作が実施される。
【００３９】
以上、第１の実施形態によれば、メモリセルＭＣから書き込まれているデータを読み出すときに、ダミー電荷蓄積回路として機能するダミー負電圧生成回路２１により、Ｕターム相当の電荷を吸収した残りの電荷を、電荷蓄積回路として機能する負電圧生成回路２０が吸収して電位を生成する。これにより、Ｕタームの電位上昇を抑えることができ、Ｕタームの電荷量に依存せずに、負電圧生成回路２０はメモリセルＭＣに記憶されているデータの論理値に応じて読み出し回路が動作するために十分な読み出し電圧を生成することができる。したがって、読み出しマージンの低下を防止でき、半導体記憶装置の誤動作を防止できる。
【００４０】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
本発明の第２の実施形態による半導体記憶装置は、上述した第１の実施形態と同様に、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリとして形成されている。第２の実施形態における強誘電体メモリは、プリセンスアンプＰＳＡ１毎にダミー閾値電圧生成回路１９（初期化回路）及びダミー負電圧生成回路２１（電荷蓄積回路、初期化回路）を設けるのではなく、複数（例えばＮ個）のプリセンスアンプＰＳＡ１でダミー閾値電圧生成回路１９及びダミー負電圧生成回路２１を共通して用いるようにしたものである。
【００４１】
図５は、本発明の第２の実施形態を示す図である。この図５において、図３に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。よる半導体記憶装置の構成例を示すブロック図である。
【００４２】
図５に示すように、各プリセンスアンプＰＳＡ１は、ビット線初期化回路１０、電荷転送回路１２、ダミー電荷転送回路１３、インバータアンプ１６（制御回路）、閾値電圧生成回路１８（初期化回路）、負電圧生成回路２０（電荷蓄積回路、初期化回路）、及びレベルシフト回路２２を個別に有する。それに対して、ダミー閾値電圧生成回路１９（初期化回路）、及びダミー負電圧生成回路２１（電荷蓄積回路、初期化回路）は、Ｎ個のプリセンスアンプＰＳＡ１で共通であり、Ｎ個のダミー電荷転送回路１３（ｐＭＯＳトランジスタＰ５＜０：Ｎ−１＞）を介してＮ本のビット線ＢＬ（ＢＬＸ）に各々接続される。
【００４３】
第２の実施形態によれば、第１の実施形態と同様に、Ｕタームの電位上昇を抑え、Ｕタームの電荷量に依存せずに、メモリセルＭＣに記憶されているデータの論理値に応じて読み出し回路が動作するために十分な読み出し電圧を生成することができる。この結果、読み出しマージンの低下を防止でき、半導体記憶装置の誤動作を防止できる。さらには、複数のプリセンスアンプＰＳＡ１が、ダミー閾値電圧生成回路１９及びダミー負電圧生成回路２１を共通に用いることで、これらの回路の特性ばらつきを抑制することができるとともに、回路規模を低減することができる。
【００４４】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施形態による半導体記憶装置の構成例を示す図である。
【図２】図１に示したメモリセルを示す図である。
【図３】図１に示したプリセンスアンプの詳細を示す図である。
【図４】第１の実施形態における強誘電体メモリの読み出し動作を示す波形図である。
【図５】本発明の第２の実施形態を示す図である。
【符号の説明】
【００４６】
１０  ビット線初期化回路
１２  電荷転送回路
１３  ダミー電荷転送回路
１６  インバータアンプ
１８  閾値電圧生成回路
１９  ダミー閾値電圧生成回路
２０  負電圧生成回路
２１  ダミー負電圧生成回路
２２  レベルシフト回路
【図１】
2007257783.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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