(57)【要約】【課題】回路パスの遅延値を設計遅延値に近づけることによって回路歩留まりの高い集積回路装置の製造が可能となる製造システムを提供する。【解決手段】品種設計情報から得られるクリティカルパス内での論理セルの使用状況を記録したデータベース１と、検査工程Ｓ１で取得したゲート電極加工仕上がり寸法を記録したデータベース２とを入力として、データベース１に基づきモデル回路パスを生成し、データベース２のゲート電極仕上がり寸法を反映した当該モデル回路パスを用いて回路パス遅延５を算出する。トランジスタ特性と製造条件との相関関係を記録したデータベース１００を参照して、回路パス設計遅延６と回路パス遅延５との差分１１が小さくなるように新製造条件１２を決定し、検査工程Ｓ１よりも後の工程の製造条件を変更する。【選択図】図１
2007294756.tif 000002
【特許請求の範囲】
【請求項１】
集積回路装置の製造途中の加工状況に対するモニターを行い、且つ当該集積回路装置の特性が当該特性の設計値に近くなるように当該集積回路装置における前記モニター後の製造工程の製造条件を変更するフィードフォワード方式の集積回路装置製造システムであって、
前記モニターにより得られた情報を用いて前記集積回路装置の回路特性を予測し、予測された回路特性と当該回路特性の設計値との差に基づいて、前記モニター後の製造工程の製造条件を変更することを特徴とする集積回路装置製造システム。
【請求項２】
請求項１に記載の集積回路装置製造システムにおいて、
前記集積回路装置中の所定のパスに含まれる論理セルの種類及び当該種類毎の使用頻度を含む第１の入力情報と、前記論理セルを構成するトランジスタについて前記モニターにより得られたゲート電極仕上がり寸法を含む第２の入力情報とを用いることを特徴とする集積回路装置製造システム。
【請求項３】
請求項２に記載の集積回路装置製造システムにおいて、
前記第１の入力情報に基づいて前記所定のパスをモデル化したモデル回路パスを生成し、生成されたモデル回路パスと、前記第２の入力情報に含まれる前記トランジスタの前記ゲート電極仕上がり寸法とを用いて、前記集積回路装置の回路パス遅延値を予測することを特徴とする集積回路装置製造システム。
【請求項４】
請求項３に記載の集積回路装置製造システムにおいて、
前記回路パス遅延値の予測値と当該回路パス遅延値の設計値との差分を算出し、算出された差分と、前記トランジスタの特性と前記モニター後の製造工程の製造条件との相関関係を含む第３の入力情報とに基づいて、前記回路パス遅延値をその設計値に近づけることができる前記トランジスタの駆動力が得られるように、前記モニター後の製造工程の製造条件を変更することを特徴とする集積回路装置製造システム。
【請求項５】
請求項４に記載の集積回路装置製造システムにおいて、
前記モニター後の製造工程の製造条件は、ＬＤＤ形成工程におけるイオン注入ドーズ量であることを特徴とする集積回路装置製造システム。
【請求項６】
請求項３に記載の集積回路装置製造システムにおいて、
前記回路パス遅延値の予測値と当該回路パス遅延値の設計値との差分を算出し、算出された差分と、前記集積回路装置における配線遅延値と層間絶縁膜の厚さとの相関関係を含む第４の入力情報とに基づいて、前記回路パス遅延値をその設計値に近づけることができる配線遅延値が得られるように、層間絶縁膜堆積工程の堆積膜厚を変更することを特徴とする集積回路装置製造システム。
【請求項７】
請求項３に記載の集積回路装置製造システムにおいて、
前記回路パス遅延値の予測値と当該回路パス遅延値の設計値との差分を算出し、算出された差分と、プロセス・デバイスシミュレーションの実施結果とに基づいて、前記回路パス遅延値をその設計値に近づけることができる前記トランジスタの駆動力が得られるように、前記モニター後の製造工程の製造条件を変更することを特徴とする集積回路装置製造システム。
【請求項８】
請求項４に記載の集積回路装置製造システムにおいて、
製造が完了した前記集積回路装置の回路遅延を検査し、検査により得られた前記集積回路装置の回路遅延分布の中心値がその設計値と異なっている場合には、前記第３の入力情報における前記トランジスタの特性と前記モニター後の製造工程の製造条件との相関関係を補正することを特徴とする集積回路装置製造システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の製造工程からなる集積回路装置の製造プロセスの制御に関し、特に、回路遅延値が設計回路遅延値に近い集積回路装置を製造するための製造プロセスの制御に関するものである。
【背景技術】
【０００２】
近年、集積回路装置の高性能化の要求から、集積回路を構成する素子の高性能化が益々求められており、この高性能化を実現するために素子の微細化が急速に進められている。また、現在、論理回路を構成する主要な素子であるＭＩＳ（Metal Insulator Semiconductor ）型トランジスタ素子の高速化は、ゲート電極寸法の縮小やゲート酸化膜厚の薄膜化による素子の微細化、配線抵抗の低抵抗化、及び配線容量の低容量化等によって配線遅延を低減することによって実施されている。
【０００３】
ここで、特にゲート電極寸法の微細化において重要な点は、いかに微細なゲート電極を均一に形成するかに集約される。このゲート電極加工の均一化に対しては、製造ライン内、品種ロット内及びウェハ面内はもとより、同一チップ内で集積回路を構成する論理回路中の各トランジスタについても、設計値に近いゲート電極の加工精度が要求される。なぜなら、集積回路装置の信号遅延は、論理回路を構成する各トランジスタのうち最も速度の遅いトランジスタにより決定されるため、仮に製造工程のばらつきに起因してあるトランジスタのゲート電極寸法が設計値Ｌと比較してΔＬだけ太めに仕上がった場合、そのトランジスタの電流駆動力ＩｄはＬ／（Ｌ＋ΔＬ）倍となり、そのトランジスタを含む回路全体の遅延が増大するためである。この回路遅延の増大は、上記のようなゲート電極寸法の製造ばらつきのみならず、ゲート酸化膜のばらつき、不純物イオン注入量のばらつき、各種熱処理工程の温度ばらつき、又は配線工程での層間絶縁膜の膜厚ばらつき等によりもたらされ、設計ルールの微細化の進展と共に増大傾向にある。
【０００４】
従来、このような製造ばらつきが生じた場合には、製造が完了した製品を検査し、その検査結果に基づいて、当該製品よりも後に製造される製品の製造条件を変更し、それによりトランジスタ特性を設計値に近づけるフィードバック方式の製造システムが用いられてきた。
【０００５】
しかしながら、近年の集積回路装置の製造には数百から千以上の工程が存在し、且つ同一の製造ラインで様々な品種の集積回路装置が製造されるため、フィードバック方式による製造ばらつきの補正では迅速な製造条件変更が困難になりつつある。そのため、近年では、ある製品を製造している過程で当該製品の特性の設計値からのずれを検出し、その結果に基づき、当該製品自体の電気特性が設計値と近くなるように当該製品自体の製造条件を変更するフィードフォワード方式の製造システムが用いられるようになってきている。
【０００６】
例えば特許文献１によれば、半導体基板上に半導体素子を形成する工程と、形成した半導体素子の電気特性を検査する工程と、検査結果に基づいて半導体素子を覆う被膜の条件を求める工程と、求めた条件を満たすように半導体素子を覆う被膜を形成する工程とを有する方法が開示されている。このフィードフォワードプロセスによれば、形成したＭＯＳ（Metal Oxide Semiconductor ）トランジスタの電気特性を検査し、その検査の結果を用いてトランジスタを覆う窒化シリコン膜等の被覆の成膜条件、膜厚及び組成等をデータベースに基づき自動で決定し、決定した条件で被膜を成膜することによって、当該被膜による応力によってゲート寸法が制御され、その結果、ＭＯＳトランジスタの閾値電圧やオン電流等の電気特性を設計値に近づけてやることができる。
【特許文献１】特開２００１-３３２７２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、上記のような従来のフィードフォワードシステムでは、集積回路装置を構成する論理回路セルの構成に関わらず、あるトランジスタの電気特性を設計値に近づけるために論理セル内の全トランジスタを対象とする製造条件に補正が加えられることになる。しかし、昨今の先端半導体製造プロセスでは、論理回路を構成する各トランジスタのゲート電極寸法や活性領域幅の設計値からのずれは各トランジスタで一定ではなく、論理回路のレイアウトやパターンの粗密により正の方向にも負の方向にも変動することが知られている。このようなパターンに起因する設計値からの寸法シフトを補正する方法として、光近接効果補正が一般に行われるが、厳密な補正は処理コスト及びマスク処理時間の増大等を招く。そのため、パターンに起因する寸法ずれはゼロにはならない。すなわち、論理回路を構成するトランジスタ中のあるトランジスタの電気特性の設計値からのズレ量に基づいて製造条件に補正を加える従来のフィードフォワードプロセスにおいては、各論理回路の遅延値が設計値に近づくように製造条件が補正される場合もあれは、逆に当該遅延値が設計値から離れるように製造条件が補正されてしまう可能性も存在する。言い換えると、従来のフィードフォワードプロセスにおいては、回路パスの遅延値を設計値に近づけてやるような製造条件の補正ができるとは限らないので、必ずしも歩留まりの向上をもたらすことはできない。
【０００８】
前記に鑑み、本発明は、集積回路装置の論理回路パスの遅延値を確実に設計遅延値に近づけることができるように製造条件を変更するフィードフォワード方式の集積回路装置製造システムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、本発明に係る集積回路装置製造システムは、集積回路装置の製造途中の加工状況に対するモニターを行い、且つ当該集積回路装置の特性が当該特性の設計値に近くなるように当該集積回路装置における前記モニター後の製造工程の製造条件を変更するフィードフォワード方式の集積回路装置製造システムであって、前記モニターにより得られた情報を用いて前記集積回路装置の回路特性を予測し、予測された回路特性と当該回路特性の設計値との差に基づいて、前記モニター後の製造工程の製造条件を変更する。
【００１０】
本発明の集積回路装置製造システムの具体的な構成は例えば図１に示す通りである。すなわち、本発明の集積回路装置製造システム１０に対しては、以下の２種類の入力情報が入力される。第１の入力情報は、品種設計情報を解析して得られる当該品種のクリティカルパス内で使用されている論理セルの種類、当該論理セルの種類毎の使用数及び当該論理セルの種類毎の設計遅延値を蓄積したデータベース１からの入力情報（つまり前記クリティカルパス内の論理セルの種類及びその種類毎の使用頻度等に関する情報）である。また、第２の入力情報は、前記論理セルの回路パターンが転写されるウェハに対してゲート電極加工工程が実施された後にゲート電極加工仕上がりを検査する工程Ｓ１で測定されたゲート電極仕上がり寸法が蓄積されたデータベース２からの入力情報（つまりゲート電極仕上がり寸法の測定データ）である。ここで、ウェハ上におけるゲート電極仕上がり寸法を検査するためのパターンが転写される領域には、通常の工程管理用パターンに加えて、データベース１より得られるクリティカルパス内で高い頻度で使用されている論理セルのパターンも転写されている。そして、ゲート電極仕上がり寸法を検査する工程Ｓ１では、通常の工程管理用パターンの検査に加えて、前記クリティカルパス内で高い頻度で使用されている論理セルのパターン中におけるゲート電極の加工仕上がり寸法も検査され、その結果がデータベース２に格納される。
【００１１】
また、本発明の集積回路装置製造システム１０は、論理セルの種類及び当該種類毎の論理セルの使用頻度を蓄積したデータベース１からの入力情報に基づいて、論理セルの使用頻度で重み付けされたモデル論理回路パスを自動で生成する装置４を備えている。また、装置４は、論理回路パスを構成するトランジスタのゲート電極寸法としてデータベース２に格納されたゲート電極加工寸法の測定値を用いた回路シミュレーションを行い、それによって前記モデル論理回路パス出口での回路パス遅延値５を算出する。
【００１２】
また、本発明の集積回路装置製造システム１０は、前記モデル論理回路パスを構成するトランジスタのゲート電極寸法としてゲート電極設計寸法を用いた回路シミュレーションにより算出された設計パス遅延値６と、前記回路パス遅延値５とを比較し、両遅延値の差分１１を算出する機能を備えている。また、本発明の集積回路装置製造システム１０は、予め用意された、ゲート電極加工工程よりも後の製造工程の製造条件とトランジスタオン電流との相関関係を蓄積したデータベース１００に基づいて、遅延値５及び６の差分１１を補正できる（つまり回路パス遅延値をその設計値に近づけることができる）トランジスタオン電流の変化をもたらす新製造条件１２を自動的に決定し、ゲート電極加工工程よりも後の製造工程の製造条件を変更する装置７を備えている。
【００１３】
尚、本発明の集積回路装置製造システム１０において、回路パス遅延値５及び６の差分１１を補正できる新製造条件１２を決定する際に、トランジスタオン電流と製造条件との相関関係を蓄積したデータベース１００を参照したが、これに代えて、図２に示すように、製造条件を変更する装置７に接続されたプロセス・デバイスシミュレーション装置１０１を用いてリアルタイムに製造条件を変更してもよい。或いは、図３に示すように、製造条件を変更する装置７が、予め用意された、配線遅延値と層間絶縁膜の厚さとの相関関係を蓄積したデータベース１０２に基づいて、回路パス遅延値５及び６の差分１１を補正できる（つまり回路パス遅延値をその設計値に近づけることができる）配線遅延値の変化をもたらす新製造条件１２として層間絶縁膜の厚さを自動的に決定してもよい。
【００１４】
また、本発明の集積回路装置製造システム１０において、ウェハ上に転写されるゲート電極加工寸法モニター用の論理セルの回路パターン及びデータベース１を品種に応じて入れ替えることにより、同一ラインで複数の品種の集積回路装置を製造する場合にも同一システムが適用可能となる。
【発明の効果】
【００１５】
本発明の集積回路装置製造システムを用いることにより、回路パス遅延値を確実に設計遅延値に近づけることが可能となり、歩留まりを確実に向上させてやることができる。
【発明を実施するための最良の形態】
【００１６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る集積回路装置製造システムについて、シリコンウェハを用いて半導体集積回路装置を製造する場合を例として、図面を参照しながら説明する。
【００１７】
図１は、第１の実施形態に係る集積回路装置製造システムの構成を模式的に示す図である。尚、図１においては、システム構成と対応させて、半導体集積回路装置のプロセスフローを示している。
【００１８】
図１に示すように、本実施形態の集積回路装置製造システム１０に対しては、以下の２種類の入力情報が入力される。
【００１９】
まず、第１の入力情報は、品種設計情報を解析して得られる当該品種のクリティカルパス内で使用されている論理セルの種類、並びにクリティカルパス内での当該論理セルの種類毎の使用数及び設計遅延値を例えば図５に示すようなフォーマットで蓄積したデータベース１からの入力情報である。尚、本願において、品種とは、例えば複数の半導体素子を組み合わせてある特定の機能を実現する半導体集積回路装置を意味する。また、クリティカルパスとは、ある品種の半導体集積回路装置の回路中を信号が伝達する場合において信号遅延が最も大きい回路パスのことを意味する。
【００２０】
次に、第２の入力情報は、ゲート電極加工工程後の検査工程Ｓ１でゲート電極の仕上がり寸法を検査した結果が蓄積されたデータベース２からの入力情報である。一般に、半導体集積回路装置の製造用のフォトマスクの作成時には、図６に示すように、シリコンウェハ（ａ）上のチップ（ｂ）内の検査パターン搭載領域（ｄ）にゲート電極の仕上がり形状を検査するためのモニターパターンを搭載できるようにする。尚、チップ（ｂ）内は検査パターン搭載領域（ｄ）以外に集積回路素子領域（ｃ）が設けられている。また、本実施形態の集積回路装置製造システム１０を用いる場合、クリティカルパス内の論理セルに関するデータベース１に基づいて、当該品種のクリティカルパス内で使用頻度の高い論理セル（例えば合計使用頻度が９０％以上となる複数の高使用頻度セル）を抽出し、当該抽出した論理セルのパターンを、図６に示すように、予め上記検査パターン搭載領域（ｄ）に配置する。この際、通常のモニターパターン（ｅ）も当該領域（ｄ）に配置しても良い。以上のようにしてシリコンウェハ上に転写された上記論理セルパターン中におけるゲート電極の仕上がり寸法を上記検査工程Ｓ１で測定し、その測定結果をデータベース２に記録する。言い換えると、現在製造工程で処理されている品種のクリティカルパス内で高い頻度で使用される論理セル中のトランジスタのゲート電極の仕上がり寸法をゲート電極仕上がり寸法検査工程Ｓ１で取得する。
【００２１】
また、図１に示すように、本実施形態の集積回路装置製造システム１０は、当該品種のクリティカルパス内の論理セルに関するデータベース１からの入力情報に基づいて、パス遅延算出用のモデル回路を生成するモデル回路パス遅延算出装置４を備えている。
【００２２】
以下、図５に示すように、クリティカルパス内の６セルについて、それぞれセル使用頻度とセル設計遅延とがデータベース１に記録されている場合を例として説明する。モデル回路パス遅延算出装置４は、図５に示すデータに基づいて、論理セルの使用頻度で重み付けされたモデル回路を生成し、当該モデル回路を用いてパス遅延を算出する。具体的には、図５に示すCELL_Aの個数をＮＡ、CELL_Bの個数をＮＢ、以下CELL_C、CELL_D、CELL_E及びCELL_Fの個数をそれぞれＮＣ、ＮＤ、ＮＥ、ＮＦとすると、各セルの出現頻度ＷはCELL_AについてＷＡ＝ＮＡ／Ｎ、CELL_BについてＷＢ＝ＮＢ／Ｎ、以下CELL_C、CELL_D、CELL_E及びCELL_FのそれぞれについてＷＣ＝ＮＣ／Ｎ、ＷＤ＝ＮＤ／Ｎ、ＷＥ＝ＮＥ／Ｎ、ＷＦ＝ＮＦ／Ｎとなる。ここで、Ｎは図５に示す各セルの個数の和である。これらの出現頻度と各セルの設計遅延値ＴＡ、ＴＢ、ＴＣ、ＴＤ、ＴＥ、ＴＦとを積算することによって、セルの使用頻度を反映したモデル回路パスの入口から出口までの設計遅延値T0_PATH はT0_PATH ＝ＷＡ×ＴＡ＋ＷＢ×ＴＢ＋ＷＣ×ＴＣ＋ＷＤ×ＴＤ＋ＷＥ×ＴＥ＋ＷＦ×ＴＦと表される。このT0_PATH をモデル回路パスを代表する遅延値とみなす。図５に示す各数値を上記T0_PATH に代入した計算結果を図８に示す。尚、図８において、棒グラフは、各論理セルの使用頻度で重み付けをしたセル一段あたりの設計遅延値（例えばＷＡ×ＴＡ）を表す。また、図８において、折れ線は、モデル回路パスでの累積遅延値を表し、回路パス最終段までの累積遅延値つまりT0_PATH ＝６９．１ピコ秒がモデル回路の設計パス遅延値６として算出される。
【００２３】
次に、上記各論理セルCELL_A、CELL_B、CELL_C、CELL_D、CELL_E及びCELL_Fのそれぞれに含まれるトランジスタの実測ゲート電極寸法（つまりデータベース２の蓄積データ）が設計寸法と比較して、図９に示すように変化しているものとする。この場合、モデル回路パス遅延算出装置４は、上記各論理セル内のトランジスタのゲート電極寸法における設計寸法からのズレ（図９参照）を考慮したトランジスタモデルを用いて回路シミュレーションを実行し、それによって、上記各論理セルのゲート電極寸法が設計値から図９のように変化した場合における回路パス遅延値５を算出する。
【００２４】
図１０は、上記回路シミュレーションによって得られた回路パス遅延値５を、図８に示す設計パス遅延値６と比較して示している。尚、図１０においても、棒グラフによってセル一段あたりの遅延値を表している。また、図１０において、実線の折れ線（ｆ）は、図９に示すゲート電極加工寸法の設計寸法からのズレを反映したモデル回路パス遅延値を表し、当該遅延値の回路パス最終段までの累積値つまり回路パス遅延値５のT0_PATH ＝７０．４ピコ秒であり、破線の折れ線（ｇ）で示される上記設計パス遅延値６のT0_PATH ＝６９．１ピコ秒と比べて１．９％大きい。
【００２５】
ところで、論理セルの遅延値は、セル容量をＣ、駆動電圧をＶ、セル駆動力をＩとすると、Ｃ×Ｖ／Ｉで表される。すなわち、論理セルの遅延値はセル駆動力に反比例する。よって、上記のように、回路パス遅延値５のT0_PATH が設計パス遅延値６のT0_PATH と比べて１．９％大きい場合には、セル駆動力つまりトランジスタオン電流を１．９％向上させれば、回路パス遅延値を設計値に近づけることができる。そこで、図１に示すように、本実施形態の集積回路装置製造システム１０は、設計パス遅延値６と回路パス遅延値５とを比較し、両遅延値の差分１１を算出する機能を備えている。さらに、本実施形態の集積回路装置製造システム１０は、予め用意された、ゲート電極加工工程よりも後の製造工程の製造条件とトランジスタ特性との相関関係を蓄積したデータベース１００を備えており、当該データベース１００に基づいて、遅延値５及び６の差分１１を補正できる（つまり回路パス遅延値をその設計値に近づけることができる）トランジスタオン電流の変化をもたらす新製造条件１２を自動的に算出し、ゲート電極仕上がり寸法検査工程Ｓ１よりも後の製造工程（例えば工程Ｂ、Ｃ、Ｘ）の製造条件を変更する製造条件変更装置７を備えている。
【００２６】
図７は、データベース１００の記録内容の一例を示している。すなわち、データベース１００には、例えば、トランジスタオン電流の変化量（設計値からの変化量）とその変化量を実現する製造工程条件とが記録されている。製造条件の具体例は、ＬＤＤ（lightly doped drain ）工程のイオン注入ドーズ量、及び活性化ＲＴＡ（rapid thermal annealing ）温度等である。
【００２７】
前述のように、回路パス遅延値５と設計パス遅延値６との差分１１が１．９％である場合、つまりトランジスタオン電流を１．９％向上させる必要がある場合、製造条件変更装置７は、例えばＬＤＤ工程のイオン注入ドーズ量を変更してトランジスタオン電流の向上を実現するために、図７に示す情報が蓄積されたデータベース１００に基づいて、ＬＤＤ工程の注入ドーズ量を１．０×１０14ｃｍ-2から１．０８×１０14ｃｍ-2（つまり新製造条件１２）に自動的に変更する。本実施形態では、データベース１００においてトランジスタオン電流変化量等は離散的な値からなるテーブルとして記録されているため、当該テーブルに記載されたオン電流変化量と上記回路パス遅延値の差分１１の補正に必要なオン電流変化量とが一致しない場合には、当該必要なオン電流変化量がその間に位置する一対のオン電流変化量に対応する一対のＬＤＤ工程の注入ドーズ量を用いて、新製造条件１２となるＬＤＤ工程の注入ドーズ量の補完計算を行う。
【００２８】
図１１は、上記のようにトランジスタオン電流（つまり駆動力Ｉｄ）を変化させた場合におけるモデル回路パスの遅延値（Ｉｄ補正後遅延値）を、図８に示す設計パス遅延値６と比較して示している。尚、図１１においても、棒グラフによってセル一段あたりの遅延値を表している。また、図１１において、実線の折れ線（ｈ）は、上記Ｉｄ補正後遅延値を表し、回路パス最終段までのＩｄ補正後遅延値の累積遅延値は６８．５ピコ秒であり、回路パス遅延値５のT0_PATH ＝７０．４ピコ秒（図１０参照）と比較して、破線の折れ線（ｉ）で示される上記設計パス遅延値６のT0_PATH ＝６９．１ピコ秒により一層近づいている。
【００２９】
以上に説明したように、本実施形態によると、回路パス遅延値を確実に設計遅延値に近づけることが可能となり、当該品種の回路スピード等の規格に対する歩留まりを確実に向上させてやることができる。
【００３０】
尚、本実施形態において、回路パス遅延値５及び６の差分１１を補正できる新製造条件１２を決定する際に、トランジスタ特性と製造条件との相関関係を蓄積したデータベース１００を参照したが、これに代えて、図２に示すように、製造条件を変更する装置７に接続されたプロセス・デバイスシミュレーション装置１０１を用いて、回路パス遅延値をその設計値に近づけることができるトランジスタの駆動力が得られる新製造条件１２をリアルタイムに算出してもよい。
【００３１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る集積回路装置製造システムについて、シリコンウェハを用いて半導体集積回路装置を製造する場合を例として、図面を参照しながら説明する。
【００３２】
図３は、第２の実施形態に係る集積回路装置製造システムの構成を模式的に示す図である。尚、図３においては、システム構成と対応させて、半導体集積回路装置のプロセスフローを示している。
【００３３】
図３に示すように、本実施形態の集積回路装置製造システム１０においても、図１に示す第１の実施形態と同様に、モデル回路パス遅延値５と設計パス遅延値６との差分１１、つまり回路パスのセル駆動力の差分を求めるまでの処理（第１の実施形態と同様であるので詳細な説明は省略する）を行う。
【００３４】
ところで、一般に、回路パス遅延は、論理セルのゲート遅延Ｃｇと、論理セル間の接続及び集積回路装置の外部への信号取り出しのために生じる配線遅延Ｃｗとの和になる。第１の実施形態においては、製造条件の変更により論理セル内のトランジスタの駆動力（オン電流）、つまりゲート遅延Ｃｇを補正することによって回路パス遅延を設計値に近づける方式を示した。
【００３５】
それに対して、第２の実施形態においては、製造条件の変更により配線遅延Ｃｗを補正することによって回路パス遅延を設計値に近づける方式を用いる点で第１の実施形態と異なる。一般に、多層配線構造における配線遅延Ｃｗは、例えば図１２に示すように、配線膜５１、５２及び５３の抵抗Ｒと、上下又は左右に位置する配線膜同士を絶縁するための層間絶縁膜５４の容量Ｃとの積Ｒ×Ｃに比例する。ここで、容量Ｃについては、例えばＭ層目の配線膜５１とＭ＋１層目の配線膜５２とに挟まれた層間絶縁膜５４の厚さｄを変えることによって変えることかできる。そこで、本実施形態においては、これを利用して配線遅延値を調整する。すなわち、図３に示すように、本実施形態の集積回路装置製造システム１０は、第１の実施形態のデータベース１００（トランジスタ特性と製造条件との相関関係を蓄積したデータベース１００）に代えて、予め用意された、配線遅延値と層間絶縁膜の厚さｄとの相関関係を蓄積したデータベース１０２を備えており、当該データベース１０２に基づいて、遅延値５及び６の差分１１を補正できる（つまり回路パス遅延値をその設計値に近づけることができる）配線遅延値の変化をもたらす層間絶縁膜の厚さｄを新製造条件１２として自動的に決定し、ゲート電極加工工程よりも後の製造工程（例えば配線工程Ｘ（層間絶縁膜堆積工程を含む）等）の製造条件を変更する製造条件変更装置７を備えている。
【００３６】
本実施形態によると、第１の実施形態と同様に回路パス遅延値を確実に設計遅延値に近づけることが可能となり、当該品種の回路スピード等の規格に対する歩留まりを確実に向上させてやることができる。
【００３７】
尚、本実施形態において、回路パス遅延値５及び６の差分１１を補正できる新製造条件１２を決定する際に、配線遅延値と層間絶縁膜の厚さｄとの相関関係を蓄積したデータベース１０２を参照したが、これに代えて、製造条件を変更する装置７に接続されたプロセス・デバイスシミュレーション装置を用いて、回路パス遅延値をその設計値に近づけることができる配線遅延値が得られる新製造条件１２をリアルタイムに算出してもよい。
【００３８】
（第３の実施形態）
以下、本発明の第３の実施形態に係る集積回路装置製造システムについて、シリコンウェハを用いて半導体集積回路装置を製造する場合を例として、図面を参照しながら説明する。
【００３９】
図４は、第３の実施形態に係る集積回路装置製造システムの構成を模式的に示す図である。尚、図４においては、システム構成と対応させて、半導体集積回路装置のプロセスフローを示している。
【００４０】
図４に示すように、本実施形態の集積回路装置製造システム１０が第１の実施形態と異なる点は次の通りである。
【００４１】
すなわち、製造が完了した半導体集積回路装置の回路遅延及び回路タイミング歩留まりを検査する工程Ｓ２を実施する機能を有している。また、製造条件変更装置７によって決定された新製造条件１２と、工程Ｓ２で得られた回路タイミング歩留まり（回路遅延）との相関データを蓄積するデータベース８、及び当該データベース８に接続されたトランジスタ特性−製造条件データベース補正装置９を備えている。
【００４２】
ところで、第１の実施形態においては、予め用意された、製造条件とトランジスタ特性との相関関係を蓄積したデータベース１００に基づいて、回路パス遅延値とその設計値との差分を小さくできるように製造条件の変更を行う。また、第１の実施形態においては、例えば、当該差分を小さくできるＬＤＤ工程のイオン注入ドーズ量が回路パス内の全てのトランジスタに対して適用されることとなる。ところが、当該適用された注入ドーズ量に対する各論理セルの駆動力の感度には論理セルの種類毎に少なからず差がある。従って、第１の実施形態の効果を表す図１１に示すように、ＬＤＤ工程のイオン注入ドーズ量を補正した後の回路パス遅延値（Ｉｄ補正後遅延値）は設計遅延値に近づくものの完全には一致しない。図１３は、設計値（ｌ）、補正前（ｍ）及び補正後（ｎ）のそれぞれの回路パス遅延値の確率分布、並びに当該確率分布と対応するタイミング歩留まりを示している。図１３に示すように、補正後（ｎ）の回路パス遅延分布の中心値は、補正前（ｍ）の回路パス遅延分布の中心値と比べて、設計値（ｌ）に近づいているものの、設計値（ｌ）と完全に一致するわけではない。
【００４３】
また、第１の実施形態で述べたように、データベース１００では、図７に示すように、トランジスタオン電流の変化量は連続値ではなく所定の離散的な値で表されているため、データベース１００に記載されたオン電流変化量と、回路パス遅延値の差分１１の補正に必要なオン電流変化量とが一致しない場合において第１の実施形態で説明した補完計算を行った場合、それによる誤差（補完誤差）も生じる。
【００４４】
そこで、本実施形態の集積回路装置製造システム１０においては、上記補完誤差を小さくして、製造が完了した品種の回路遅延値を設計値にさらに近づけることを目的として、製造条件変更装置７で決定された新製造条件１２と、当該新製造条件１２が適用されて製造された半導体集積回路装置の回路パスのタイミング歩留まり（回路遅延）の検査結果との相関をデータベース８に蓄積する。ここで、データベース８は、トランジスタ特性−製造条件データベース補正装置９に接続されており、当該補正装置９は、データベース８に蓄積されている情報に基づいて、回路タイミング歩留まりが最大となるように、言い換えると、回路パス遅延値が設計値に最も近づくように、データベース１００におけるトランジスタ特性と製造条件との相関関係を随時更新する機能を有する。
【００４５】
以上に説明したように、本実施形態によると、回路パス遅延値をより一層設計遅延値に近づけることが可能となり、当該品種の回路スピード等の規格に対する歩留まりをより一層向上させてやることができる。
【００４６】
尚、本実施形態において、データベース８は品種毎に用意され、当該各品種の製造毎に対応するデータベース８にデータが蓄積されることにより、回路パス遅延値とその設計値との差分を小さくするための製造条件の補正精度を向上させることができる。
【００４７】
また、本実施形態において、トランジスタ特性−製造条件データベース補正装置９によって、第１の実施形態のデータベース１００におけるトランジスタ特性と製造条件との相関関係を補正したが、これに代えて、配線遅延−製造条件データベース補正装置を設け、当該補正装置によって、第２の実施形態のデータベース１０２における配線遅延値と層間絶縁膜の厚さｄとの相関関係を補正してもよい。
【００４８】
また、第１〜第３の実施形態において、ウェハ上に転写されるゲート電極加工寸法モニター用の論理セルの回路パターン及びデータベース１を品種に応じて入れ替えることにより、同一ラインで複数の品種の集積回路装置を製造する場合にも同一システムが適用可能となる。
【００４９】
以下、本発明の第１〜第３の実施形態に係る集積回路装置製造システム（以下、単に本発明の集積回路装置製造システムと称する）の詳細且つ具体的な構成例について、図１４を参照しながら説明する。図１４に示すように、本発明の集積回路装置製造システムは、例えば、コンピュータ・ネットワーク１５０にそれぞれ接続されたＭＥＳ（Ｍａｎｉｆａｃｔｕｒｉｎｇ  Ｅｘｅｃｕｔｉｏｎ  Ｓｙｓｙｅｍ：製造実行システム）２００と回路遅延算出装置（回路遅延の計算を実行し且つ製造条件を決定するシステム）３００とからなる。
【００５０】
ＭＥＳシステム２００は、例えば、集積回路装置の製造においてある工程を実施するための製造用機器２０１と、当該工程よりも後の工程を実施するための複数の製造用機器２０２と、製造用機器２０１で処理された集積回路装置の仕上がりを検査する検査装置２０３と、検査装置２０３を制御するコンピュータ２０４と、検査装置２０３から得られた製造仕上がり検査データを格納するデータベース２０６（図１〜４のデータベース２に対応）と、本発明のフィードフォワード処理を実行するために必要な製造用機器２０２の製造条件が格納されたデータベース２０７と、これらのＭＥＳシステム２００の各構成要素を制御するコンピュータ２０５とがコンピュータ・ネットワーク１５０によって互いに接続されることによって構成されている。図１４に示すシステムにおいては、通常、データベース２０６の格納データと設計値とを比較し、当該比較結果及びデータベース２０７の格納データに基づいて、集積回路装置の電気特性等が設計値に近くなるように後の工程の製造条件を決定し、当該決定された製造条件により製造用機器２０２の制御（フィードフォワード制御）が実行される。尚、第３の実施形態の態様に対応する場合には、製造が完了した集積回路装置の回路遅延等を測定した結果と当該集積回路装置の製造条件との組み合わせの情報（相関データ）を格納するデータベース２０８（図４のデータベース８に対応）がコンピュータ・ネットワーク１５０に接続される。
【００５１】
一方、回路遅延算出装置３００は、回路遅延を算出する大型コンピュータ３０１と、回路設計部門で作成された集積回路装置の物理設計データや回路ネットリスト等を含む設計情報を格納したデータベース３０２（図１〜４のデータベース１に対応）と、集積回路装置の電気特性と製造条件との関係が格納されたデータベース３０３（図１及び４のデータベース１００又は図３のデータベース１０２に対応）と、回路パス遅延値の計算結果を格納するデータベース３０４と、大型コンピュータ３０１において実行される回路シミュレーションプログラム３０５及びプロセス・デバイスシミュレーションプログラム３０６と、回路遅延算出装置３００を操作する端末装置３０７とがコンピュータ・ネットワーク１５０によって互いに接続されることによって構成されている。すなわち、図１〜４のモデル回路パス遅延算出装置４の機能は、大型コンピュータ３０１と回路シミュレーションプログラム３０５とによって実現される。また、図２のプロセス・デバイスシミュレーション装置１０１は、大型コンピュータ３０１とプロセス・デバイスシミュレーションプログラム３０６とによって実現される。
【００５２】
図１４に示すシステムが第１の実施形態に係る集積回路装置製造システムとして機能する場合、大型コンピュータ３０１は、データベース２０６及びデータベース３０２のそれぞれの格納データを参照することによって、集積回路装置製造のある工程の仕上がり検査データとその設計値とを比較して当該設計値からのずれ量を算出する。また、大型コンピュータ３０１は、データベース３０２の設計情報から合成したあるモデル回路パスのネットリストに上記設計値からのずれ量を反映して新たなネットリストを合成し、回路シミュレーションプログラム３０５を起動して、上記設計値からのずれ量を反映したモデル回路の回路遅延を計算してデータベース３０４に格納する。その後、大型コンピュータ３０１は、データベース３０４に格納された算出遅延値と、データベース３０２に格納された設計遅延値とを比較し、算出遅延値が設計遅延値に近くなるような製造条件をデータベース３０３を参照して決定する。すなわち、図１の製造条件変更装置７の機能は大型コンピュータ３０１によって実現される（図２〜４の製造条件変更装置７の機能についても同じ）。決定された製造条件はネットワーク１５０を通じてコンピュータ２０５へ送信され、コンピュータ２０５が製造用機器２０２を上記製造条件により制御する。尚、製造用機器２０２の製造条件を決定する際に、データベース３０３を参照することに代えて、データベース２０６のデータを反映したプロセス・デバイスシミュレーションプログラム３０６を実行することによって、算出遅延値が設計遅延値に近くなるような製造条件を決定することも可能である。
【００５３】
また、図１４に示すシステムが第２の実施形態に係る集積回路装置製造システムとして機能する場合、データベース３０３に集積回路装置の配線遅延と配線工程の製造条件との関係が格納されている点を除いて、大型コンピュータ３０１は、第１の実施形態と同様に、算出遅延値が設計遅延値に近くなるような配線工程の製造条件を決定する。決定された製造条件はネットワーク１５０を通してコンピュータ２０５へ送信され、コンピュータ２０５が配線工程に用いられる製造用機器２０２を上記製造条件により制御する。
【００５４】
さらに、図１４に示すシステムが第３の実施形態に係る集積回路装置製造システムとして機能する場合、データベース２０８に格納された、その製造条件を用いて完成した集積回路装置の回路遅延に基づいて算出された回路遅延歩留まりと、第１の実施形態において決定した新たな製造条件とが大型コンピュータ３０１により比較され、当該比較結果に基づいて、回路パス遅延値が設計値に最も近づくようにデータベース３０３の情報が随時更新される。すなわち、図４のトランジスタ特性−製造条件データベース補正装置９の機能は大型コンピュータ３０１によって実現される。
【００５５】
以上に説明した、図１４に示すシステムにより、回路遅延値を設計遅延値に確実に近づけることができ、それによって歩留まりを確実に向上させることができる。
【産業上の利用可能性】
【００５６】
以上に説明したように、本発明は、回路遅延値が設計回路遅延値に近い集積回路装置を製造するための製造プロセスの制御に関し、特に、フィードフォワード方式の集積回路装置製造システムに本発明を適用した場合には、回路遅延値を確実に設計遅延値に近づけることによって歩留まりを確実に向上させてやることができ、非常に有用である。
【図面の簡単な説明】
【００５７】
【図１】図１は、本発明の第１の実施形態に係る集積回路装置製造システムの構成を模式的に示す図である。
【図２】図２は、本発明の第１の実施形態の変形例に係る集積回路装置製造システムの構成を模式的に示す図である。
【図３】図３は、本発明の第２の実施形態に係る集積回路装置製造システムの構成を模式的に示す図である。
【図４】図４は、本発明の第３の実施形態に係る集積回路装置製造システムの構成を模式的に示す図である。
【図５】図５は、本発明の第１〜第３の実施形態に係る集積回路装置製造システムにおいて用いられる、品種設計情報より得られるクリティカルパス内の論理セルの使用状況を示すデータベースの内容を示す図である。
【図６】図６は、本発明の第１〜第３の実施形態に係る集積回路装置製造システムにおいて用いられるゲート電極仕上がり寸法モニター用論理セルのウェハへの配置例を示す図である。
【図７】図７は、本発明の第１及び第３の実施形態に係る集積回路装置製造システムにおいて用いられる、トランジスタ特性と製造条件との相関関係を蓄積したデータベースの内容を示す図である。
【図８】図８は、本発明の第１〜第３の実施形態に係る集積回路装置製造システムにおいてセル使用頻度で重み付けされたモデル回路パスを用いて算出された、セル一段あたりの設計遅延値及び回路パス最終段までの累積設計遅延値を示す図である。
【図９】図９は、本発明の第１〜第３の実施形態に係る集積回路装置製造システムにより検査工程Ｓ１で測定されたゲート電極寸法と設計寸法との差分を示す図である。
【図１０】図１０は、本発明の第１〜第３の実施形態に係る集積回路装置製造システムにおいてゲート電極の仕上がり寸法の測定データが蓄積されたデータベースを用いた回路シミュレーションによって得られた回路パス遅延値を、設計パス遅延値と比較して示す図である。
【図１１】図１１は、本発明の第１〜第３の実施形態に係る集積回路装置製造システムにおいて製造条件を補正して得られた回路パス遅延値を、当該補正前の回路パス遅延値と比較して示す図である。
【図１２】図１２は、配線層の配線膜間の層間絶縁膜に生じる容量を模式的に示す図である。
【図１３】図１３は、本発明の第１〜第３の実施形態に係る集積回路装置製造システムにおける製造条件の補正により回路タイミング歩留まりが当該補正前と比べて改善されている様子を示す図である。
【図１４】図１４は、本発明の第１〜第３の実施形態に係る集積回路装置製造システムの実現手段を具体的に示す図である。
【符号の説明】
【００５８】
１    クリティカルパス内の論理セル使用頻度のデータベース
２    高使用頻度論理セルのゲート電極寸法検査結果のデータベース
４    モデル回路パス遅延算出装置
５    ゲート電極加工仕上がり寸法を反映したモデル回路パスの遅延データ
６    モデル回路パスの設計遅延データ
７    製造条件変更装置
８    回路歩留まりと新製造条件との相関関係のデータベース
９    トランジスタ特性−製造条件データベース補正装置
１０    集積回路装置製造システム
１１    回路パス遅延値と設計パス遅延値との差分（回路パスセル駆動力差分）
１２    新製造条件
５１    Ｍ層目配線膜
５２    Ｍ＋１層目配線膜
５３    Ｍ＋２層目配線膜
５４    層間絶縁膜
１００    トランジスタ特性と製造条件との相関関係のデータベース
１０１    プロセス・デバイスシミュレーション装置
１０２    配線遅延と製造条件との相関関係のデータベース
１５０    コンピュータ・ネットワーク
２００    ＭＥＳシステム
２０１    集積回路装置製造用機器
２０２    集積回路装置製造用機器
２０３    集積回路装置の仕上がりを検査する検査装置
２０４    検査装置制御用コンピュータ
２０５    ＭＥＳシステム制御用コンピュータ
２０６    製造仕上がり検査データを格納するデータベース
２０７    製造用機器の製造条件を格納するデータベース
２０８    集積回路装置の遅延測定結果と製造条件との関係を格納するデータベース
３００    回路遅延算出装置
３０１    大型コンピュータ
３０２    回路設計情報を格納するデータベース
３０３    集積回路装置の電気特性と製造条件との関係を格納するデータベース
３０４    モデル回路パス遅延値の算出結果を格納するデータベース
３０５    回路シミュレーションプログラム
３０６    プロセス・デバイスシミュレーションプログラム
３０７    回路遅延算出装置操作用端末装置
Ｓ１    ゲート電極加工寸法検査工程
Ｓ２    回路タイミング歩留まり検査工程
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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