(57)【要約】【課題】  熱処理工程の結果生じるストレスを緩和し、ストレスによる障害の改善を図る化合物半導体を利用した電界効果型半導体装置を提供することを目的とする。【解決手段】  化合物半導体基板１１と、ソース領域２３およびドレイン領域２４と、ショットキー接合ゲート電極１８と、ソース電極１９およびドレイン電極２０と、化合物半導体基板上に形成された絶縁膜２６と、この絶縁膜２６において、ソース電極１９およびドレイン電極２０が露出するごとく形成されたソースパッド電極開口部２１およびドレインパッド電極開口部２２と、ソースパッド電極開口部内およびドレインパッド電極開口部内に接続され絶縁膜上に形成されたソースパッド電極２７およびドレインパッド電極２８とを具備し、ソース電極およびドレイン電極上であってソースパッド電極２７とソース・ゲート間絶縁膜が重なる長さ、およびドレインパッド電極２８とドレイン・ゲート間絶縁膜が重なる長さを、それぞれ０．３μｍ〜１．０μｍに設定した。【選択図】  図１
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【特許請求の範囲】
【請求項１】
化合物半導体基板と、この化合物半導体基板表面に形成されたソース領域およびドレイン領域と、前記ソース領域上に形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極と、前記ソース領域および前記ドレイン領域間の前記化合物半導体基板表面に形成されたショットキー接合ゲート電極と、前記化合物半導体基板上に形成された絶縁膜と、この絶縁膜において、前記ソース電極および前記ドレイン電極が露出するごとく形成されたソースパッド電極開口部およびドレインパッド電極開口部と、前記ソースパッド電極開口部内および前記ドレインパッド電極開口部内に接続され前記絶縁膜上に形成されたソースパッド電極およびドレインパッド電極とを具備し、前記ソース電極および前記ドレイン電極上であって、前記ソースパッド電極とソース・ゲート間絶縁膜が重なる長さ、および前記ドレインパッド電極と前記ドレイン・ゲート間絶縁膜が重なる長さを、それぞれ０．３μｍ〜１．０μｍに設定したことを特徴とする電界効果型半導体装置。
【請求項２】
前記ソース電極および前記ドレイン電極上の前記絶縁膜であって、前記ソースパッド電極開口部および前記ドレインパッド電極開口部端から前記ソース電極および前記ドレイン電極上の前記絶縁膜の長さを０．３μｍ〜１．０μｍに設定したことを特徴とする請求項１記載の電界効果型半導体装置。
【請求項３】
前記ソースパッド電極端および前記ドレインパッド電極端は、それぞれ前記ソース電極端および前記ドレイン電極端から離間した位置に形成されることを特徴とする請求項１記載の電界効果型半導体装置。
【請求項４】
前記ショットキー接合ゲート電極の複数個が平行して前記化合物半導体基板に形成されており、これらの複数のショットキー接合ゲート電極の両側にはそれぞれソース電極、ドレイン電極が形成されており、前記複数のショットキー接合ゲート電極、前記複数のソース電極および前記複数のドレイン電極の各々は一体に接続されていることを特徴とする請求項１ないし３のいずれか１項記載の電界効果型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体を用いた電界効果型半導体装置に関する。
【背景技術】
【０００２】
ＧａＡｓなどの化合物半導体を用いた電界効果型トランジスタ（以下ＦＥＴという）は、優れた高周波特性を有し、マイクロ波帯で動作する半導体装置として広く実用化されている。図３は、一般的なＦＥＴの要部を上方から見た上面図である。この例では、単一の化合物半導体基板１１に多数の単位ＦＥＴを集積して形成し、これらのＦＥＴを並列に接続することによって、高出力のＦＥＴを形成した例を示してある。
【０００３】
通常のＦＥＴの場合、数本〜百数十本程度の単位ＦＥＴを並列に接続するが、紙面の都合上、図３では１８個程度にとどめている。
【０００４】
化合物半導体基板１１上には、１８個のゲート引き出し電極１２ａ〜１２ｒが平行に形成されており、これらのゲート引き出し電極１２ａ〜１２ｒの下端はゲート接続部１３によって一体に接続されている。ゲート接続部１３からは３個のゲート端子電極１４ａ〜１４ｃが取り出されている。ゲート端子電極１４ａ〜１４ｃが３個に分かれてはいるが、電気的には同一信号が供給される。
【０００５】
また、ゲート引き出し電極１２ａの左側にはソース引き出し電極１５ａが形成されており、ゲート引き出し電極１２ａの右側にはドレイン引き出し電極１６ａが形成されている。そしてソース引き出し電極は、下端で接続されて１５ｊまでの１０個が並列に接続されている。ソース引き出し電極１５ａ〜１５ｊは、図では４箇所で下端が接続された状態を示してあるが、これらは図示していないが電気的に一体に接続される。また、ゲート電極１２ａの右側にはドレイン引き出し電極１６ａが形成されており、１６ｉまでの９個の平行なドレイン引き出し電極１６ａ〜１６ｉが上端で一体に接続された状態で形成されている。このようにソース引き出し電極１５ａ〜１５ｊとドレイン引き出し電極１６ａ〜１６ｉは、互いに対向するように配置された櫛歯状をなしている。
【０００６】
図４は、図３の点線で示したゲート引き出し電極１２ａ、ソース引き出し電極１５ａ、ドレイン引き出し電極１６ａを有する単位ＦＥＴ１７の要部を拡大して示した上面図であって、ゲート、ソース、ドレインの各引き出し電極を形成する前の状態を説明のために簡略に示したものである。すなわち、単位ＦＥＴ１７は、ショットキー接合ゲート電極１８の両側に長方形のソース電極１９、ドレイン電極２０が形成され、ソース電極１９の中央には長方形のソースパッド電極開口部２１が形成されており、ドレイン電極２０の中央には同様に長方形のドレインパッド電極開口部２２が形成されている。
【０００７】
このソースパッド電極開口部２１とドレインパッド電極開口部２２は後述するが、ソース電極１９、ドレイン電極２０、ショットキー接合ゲート電極１８表面に被覆された絶縁膜に形成される。ここで、ソースパッド電極開口部２１の側面とソース電極の対向する側面およびドレインパッド電極開口部２２の側面とドレイン電極２０の対向する側面との距離Ｌ１は各開口部２１、２２のいずれの側面においてもほぼ同一に形成されており、１．５〜３．０μｍとなっている。
【０００８】
図５は、図４のＡ−Ａ線断面図であって、単位ＦＥＴ１７を中心に要部を示したものである。半絶縁性の半導体基板１１の表面にはソース領域２３、ドレイン領域２４が形成されており、ソース領域２３、ドレイン領域２４上にはそれぞれソース電極１９、ドレイン電極２０が形成され、これらの電極１９、２０間の化合物半導体基板１１表面には凹部２５が形成されている。凹部２５にはショットキー接合ゲート電極１８が形成されている。
【０００９】
これらの領域２３、２４間の化合物半導体基板１１表面には凹部２５が形成されている。凹部２５にはショットキー接合ゲート電極１８が形成されている。
【００１０】
ソース領域２３、ドレイン領域２４上にはそれぞれソース電極１９、ドレイン電極２０が形成され、これら各電極を含む化合物半導体基板１１の表面には絶縁膜２６が形成される。そして、ソース電極１９、ドレイン電極２０の中央には前述したソースパッド電極開口部２１、ドレインパッド電極開口部２２が形成される。
【００１１】
その後、ソースパッド電極２７が、ソースパッド電極開口部２１からソース電極１９に接続するように形成され、ドレインパッド電極２８が、ドレインパッド電極開口部２２からドレイン電極２０に接続するように形成される。このときの、ソースパッド電極開口部２１のショットキー接合ゲート電極側の側面とソース電極１９の同じくショットキー接合ゲート電極側の側面間に形成されているソース・ゲート間絶縁膜２９の長さＬ１は、図４に示したように１．５〜３．０μｍとなっている。同様に、ドレインパッド電極開口部２２のショットキー接合ゲート電極側の側面とドレイン電極２０のショットキー接合ゲート電極側の側面間に形成されているドレイン・ゲート間絶縁膜３０の長さＬ１も、図４に示したように１．５〜３．０μｍとなっている。
【００１２】
さて、このような構造のＦＥＴを更に製品として完成させるまでには多くの工程を経ることになる。すなわち、電極メッキ工程や高温の熱処理工程を経過することになる。この各種熱処理工程においては、半導体基板１１上に形成されたそれぞれ材質の異なる各種材料からなる層が積層されており、これらの層に影響を与えることになる。特に、絶縁材と金属あるいは合金材との熱膨張係数には開きがあることが通常であって、この結果、図４の構成にあっては、ソース・ゲート間絶縁膜２９とソースパッド電極２７間、ドレイン・ゲート間絶縁膜３０とドレインパッド電極２８間にそれぞれ印加される熱ストレスによる悪影響は深刻である。
【００１３】
すなわち、ソースパッド電極２７、ドレインパッド電極２８から、それぞれソース・ゲート間絶縁膜２９、ドレイン・ゲート間絶縁膜３０に膜割れなどのクラックが入ったり、膜飛びなど膜が剥がれるといった現象が発生する。これらの現象は、ＦＥＴの外観異常による歩留まり低下を起こすのはもちろんのこと、電極近傍からの水分や汚染物の浸入を引き起こすため、ＦＥＴの信頼性低下につながる。  
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、上述した課題を解決するためになされたもので、熱処理工程の結果生じるストレスを緩和し、ストレスによる障害の改善を図る化合物半導体を利用した電界効果型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明に係わる電界効果型半導体装置は、化合物半導体基板と、この化合物半導体基板表面に形成されたソース領域およびドレイン領域と、前記ソース領域上に形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極と、前記ソース領域および前記ドレイン領域間の前記化合物半導体基板表面に形成されたショットキー接合ゲート電極と、前記化合物半導体基板上に形成された絶縁膜と、この絶縁膜において、前記ソース電極および前記ドレイン電極が露出するごとく形成されたソースパッド電極開口部およびドレインパッド電極開口部と、前記ソースパッド電極開口部内および前記ドレインパッド電極開口部内に接続され前記絶縁膜上に形成されたソースパッド電極およびドレインパッド電極とを具備し、前記ソース電極および前記ドレイン電極上であって、前記ソースパッド電極とソース・ゲート間絶縁膜が重なる長さ、および前記ドレインパッド電極と前記ドレイン・ゲート間絶縁膜が重なる長さを、それぞれ０．３μｍ〜１．０μｍに設定したことを要旨とする。
【００１６】
更に本発明に係わる電界効果型半導体装置は、前記ソース電極および前記ドレイン電極上の前記絶縁膜であって、前記ソースパッド電極開口部および前記ドレインパッド電極開口部端から前記ソース電極および前記ドレイン電極上の前記絶縁膜の長さを０．３μｍ〜１．０μｍに設定したことを要旨とする。
【００１７】
更に本発明に係わる電界効果型半導体装置は、前記ソースパッド電極端および前記ドレインパッド電極端は、それぞれ前記ソース電極端および前記ドレイン電極端から離間した位置に配置されることを要旨とする。
【００１８】
更に本発明に係わる電界効果型半導体装置は、前記ショットキー接合ゲート電極の複数個が平行して前記化合物半導体基板に形成されており、これらの複数のショットキー接合ゲート電極の両側にはそれぞれソース電極、ドレイン電極が形成されており、前記複数のショットキー接合ゲート電極、前記複数のソース電極および前記複数のドレイン電極の各々は一体に接続されていることを要旨とする。
【発明の効果】
【００１９】
化合物を利用した電界効果型半導体装置において、熱処理工程の印加にもかかわらずソース電極、ドレイン電極上の絶縁膜とその上に形成されるソースパッド電極、ドレインパッド電極間に発生する熱ストレスを緩和し、この熱ストレスによる障害の改善を図ることを可能とした。
【発明を実施するための最良の形態】
【００２０】
本発明に係わる実施形態を図１を参照して説明する。説明にあたっては図２〜図４と同一箇所は同一符号をもって示し、その詳細な説明は省略する。
【００２１】
ＧａＡｓなどの化合物半導体からなる化合物半導体基板１１の表面には、例えばイオン注入法などを用いて、ソース領域２３ならびにドレイン領域２４及びチャネル層３１が形成されている。ソース領域２３、ドレイン領域２４上にはそれぞれソース電極１９、ドレイン電極２０が形成されている。ソース電極１９、ドレイン電極２０間の化合物半導体基板１１表面には、リセスすなわち凹部２５が形成されている。凹部２５にはショットキー接合を形成する金属からなるショットキー接合電極１８が形成されている。これらの電極を含む化合物半導体基板１１上には、例えばＳｉＮからなる絶縁膜２６が堆積される。その後、ソース電極１９及びドレイン電極２０上の所定の位置に、ソースパッド電極接触用の開口部２１及びドレイン電極用の開口部２２が例えばＣＤＥ等のドライエッチング技術を用いて開口される。
【００２２】
そして、このソースパッド電極開口部２１には、露出しているソース電極１９に接続するようにソースパッド電極２７が形成され、このソースパッド電極２７はソースパッド電極開口部２１に隣接する絶縁膜２６上にも被着される。同様にして、ドレインパッド電極開口部２２には、露出しているドレイン電極２０に接続するようにドレインパッド電極２８が形成され、このドレインパッド電極２８はドレインパッド電極開口部２２に隣接する絶縁膜２６上にも被着される。
【００２３】
さて、ここで本発明に係わる電界効果型半導体装置にあっては、ソース電極１９上に被着された絶縁膜２６の内、ショットキー接合ゲート電極１８に対向する位置のソース・ゲート間絶縁膜２９の長さＬ２、すなわち、ソース・ゲート間絶縁膜２９のソース電極１９のショットキー接合電極１８に対向する端部上からソースパッド電極開口部２１端までの長さは、０．３μｍ〜１．０μｍの範囲に設定する。同様に、詳細な説明は省力するがドレイン・ゲート間絶縁膜３０の長さもＬ２と前述と同一寸法、０．３μｍ〜１．０μｍに設定されている。換言すれば、ソース・ゲート絶縁膜２９およびドレイン・ゲート絶縁膜３０とソースパッド電極２７およびドレインパッド電極２８がそれぞれ重なる長さＬ２を上記した値に設定したことになる。
【００２４】
このようなソース・ゲート間絶縁膜２９ならびにドレイン・ゲート間絶縁膜３０のＬ２を上述した０．３μｍ〜１．０μｍに設定したことにより、以後の装置製造工程中に加熱処理が施された場合であっても、ソースパッド電極２１、ドレインパッド電極２２とソース・ゲート間絶縁膜２９、ドレイン・ゲート間絶縁膜３０での熱ストレスによるクラックや膜の剥がれ現象の発生を回避することができるようになった。このことは、ソース・ゲート間絶縁膜２９の長さＬ２、ドレイン・ゲート間絶縁膜３０の長さＬ２を上述の範囲の値に設定したことによって、加熱処理工程でソースパッド電極２７、ドレインパッド電極２８に印加された熱ストレスの両絶縁膜２９、３０への影響を最小にした結果と考えられる。
【００２５】
Ｌ２の値において、下限の０．３μｍを更に減少させ、たとえば”０”、すなわちソース電極１９、ドレイン電極２０の上面に、ソース・ゲート間絶縁膜２９ならびにドレイン・ゲート間絶縁膜３０が被着されない状態では、ソース電極１９及びドレイン電極２０が露出されることになり、オーミック電極の信頼性上好ましくない。一方、Ｌ２の値の上限である１．０μｍを超えると、前述した熱ストレスによる障害が発生する。
【００２６】
なお、上記の図１の例にあっては、ソースパッド電極２７ならびにドレインパッド電極２８の側端は下方に形成されているソース電極１９、ドレイン電極２０の側端と略同一面上にあるように形成した。
【００２７】
しかしながら、本発明にあっては、この例に限られることなく、図２に他の実施形態として示すように、ソース・ゲート間絶縁膜２９、ドレイン・ゲート間絶縁膜３０の先端をそれぞれソース電極１９、ドレイン電極２０上に延在させ、これに伴ってソースパッド電極２７、ドレインパッド電極２８をそれぞれショットキー接合ゲート電極１８から離れる方向に配置するようにする。
【００２８】
この場合であっても、ソース・ゲート間絶縁膜２９とソースパッド電極２７とが重なる長さＬ２、同じくドレイン・ゲート間絶縁膜３０とドレインパッド電極２８とが重なる長さＬ２はそれぞれ０．３μｍ〜１．０μｍに設定する。なお、このような構成であっても、ソースパッド電極２７とソース電極１９、ドレインパッド電極２８とドレイン電極２０とのコンタクト抵抗は所定の値以上にならないようにしなければならないため、ソースパッド電極開口部２１、ドレインパッド電極開口部２２の面積は所定の限度値を保持することが前提となる。
【００２９】
このように、図２のように構成することによって、図１の構成と同様に熱ストレスによる障害の改善を図ることができる。なお、これら図１の構成を採用するか図２の構成を採用するかについては、それぞれの特徴を生かした設計に応じて選択すればよい。
【００３０】
なお、上述においては、ソース・ゲート間絶縁膜２９とドレイン・ゲート間絶縁膜３０の長さＬ２についてのみ規定したが、図３にて説明したように、この長さＬ２はソースパッド電極開口部２１、ドレインパッド電極開口部２２の全ての側面において、ソース電極１９、ドレイン電極２０上に被着されている絶縁膜２６の長さは先に示したＬ２と同一寸法になっていることが望ましい。また、本発明はゲート電極に対向したソース、ドレイン電極部のみだけでなく、実際にボンディングワイヤを打つ電極部、図３で示すところのゲート電極部１４ａ、１４ｂ、１４ｃ及びソース電極部１８ａ、１８ｂ、１８ｃ、１８ｄ及びドレイン電極部１９についても適用可能である。なお、上述したショットキー接合ゲート電極１８近傍の絶縁膜の長さＬ２のみを強調して説明したが、これは、この箇所の寸法規定が電界効果型半導体装置の動作にとって極めて重要であることによる。
【００３１】
また、本実施例ではイオン注入法を用いたＦＥＴについて説明したが、発明の趣旨から、エピタキシャル結晶成長法で作成したウェハでも適用可能ことは明確である。
【図面の簡単な説明】
【００３２】
【図１】本発明に係わる実施形態を示す断面図。
【図２】本発明に係わる他の実施形態を示す断面図。
【図３】一般的な電界効果型半導体装置の主要上面図。
【図４】図２の要部を拡大して示した上面図。
【図５】図３のＡ−Ａ線断面図である。
【符号の説明】
【００３３】
１１…化合物半導体基板、１２ａ〜１２ｒ…ゲート引き出し電極、１３…ゲート接続部、１４ａ〜１４ｃ…ゲート端子電極、１５ａ〜１５ｊ…ソース引き出し電極、１６ａ〜１６ｉ…ドレイン引き出し電極、１７…単位ＦＥＴ、１８…ショットキー接合ゲート電極、１９…ソース電極、２０…ドレイン電極、２１…ソースパッド電極開口部、２２…ドレインパッド電極開口部、２３…ソース領域、２４…ドレイン領域、２５…凹部、２６…絶縁膜、２７…ソースパッド電極、２８…ドレインパッド電極、２９…ソース・ゲート間絶縁膜、３０…ドレイン・ゲート間絶縁膜、３１…チャネル層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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