(57)【要約】【課題】素子分離領域付近でのゲート絶縁膜の電気的特性と素子分離領域付近以外でのゲート絶縁膜の電気的特性とが等しい半導体装置及びその製造方法を提供する。【解決手段】半導体基板１と、この半導体基板１中に設けられた溝部中に形成されたシャロートレンチ素子分離領域１３と、半導体基板１中に形成され、挟む前記半導体基板表面をチャネルとするソース・ドレイン領域と、前記半導体基板上に形成され、その膜厚が前記チャネルの中央部と前記シャロートレンチ素子分離領域と接する部分とで等しいゲート絶縁膜１０、１１、１２と、このゲート絶縁膜１０、１１、１２上に形成されたゲート電極１４、１５とを有する半導体装置である。【選択図】  図１
2007142468.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板中に形成された素子領域と、
前記素子領域上に設けられた第１のゲート絶縁膜と、
少なくとも１つのゲート電極と、
前記ゲート電極の少なくとも一部に接して、前記半導体基板上に形成された素子分離領域
と、
前記第１のゲート絶縁膜上に設けられ、データの記憶が可能であり、かつ電気的に書き込
み消去可能な絶縁膜を有し、端部が前記素子分離領域中に位置する電荷蓄積領域と、
を具備し、前記電荷蓄積領域の端部が、前記素子分離領域中に、０．５ｎｍから１５ｎｍ
の範囲で進入していることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板中に形成された実質上４辺を有する第１導電型の素子領域と、
前記素子領域上に設けられた第１のゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられ、データの記憶が可能であり、かつ、電気的に書き込
み消去可能な絶縁膜を有する電荷蓄積領域と、
前記電荷蓄積領域上に設けられた少なくとも１つのゲート電極と、
前記素子領域の対向する２辺にそれぞれ形成され、第１の導電型と逆の導電型のソース電
極及びドレイン電極と、
前記電荷蓄積領域と前記ゲート電極間に配置され、前記ソース電極及び前記ドレイン電極
が形成されていない２辺において、前記電荷蓄積領域に対向した面における前記ゲート電
極中央部下と比較して、前記電荷蓄積領域に対向した面における前記ゲート電極端下で厚
く形成されている第２ゲート絶縁膜と、
を具備し、前記ソース電極及び前記ドレイン電極が形成されていない２辺において、前記
第２ゲート絶縁膜の厚さが、前記電荷蓄積領域に対向した面におけるゲート電極中央部下
と比較して前記電荷蓄積領域に対向した面における前記ゲート電極端下で０．６ｎｍから
５０ｎｍの範囲の厚さ分厚く形成されていることを特徴とする半導体装置。
【請求項３】
前記ソース電極及び前記ドレイン電極の形成されている、前記ゲート電極の２辺の距離
は、０.２μｍ以下であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板中に形成された実質上４辺を有する第１導電型の素子領域と、
前記素子領域上に設けられた第１のゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられ、データの記憶が可能であり、かつ、電気的に書き込
み消去可能な絶縁膜よりなり、対向する２辺で２つの端を有する電荷蓄積領域と、
前記電荷蓄積領域上に設けられた少なくとも１つのゲート電極と、
前記半導体基板中に設けられた第１の導電型と逆の導電型のソース電極及びドレイン電極
と、
前記ソース電極及び前記ドレイン電極にそれぞれ設けられ、
前記ソース電極及び前記ドレイン電極間の導通状態と遮断状態によって、前記電荷蓄積領
域の記憶状態を検知する電流端子と、
前記電荷蓄積領域と前記ゲート電極間に配置され、少なくとも前記電流端子間が導通状態
において、素子領域上を電流が流れる方向を第一の方向とし、前記半導体基板上で第一の
方向と直交する方向を第二の方向とすると、前記第二の方向において、前記電荷蓄積領域
に対向した面におけるゲート電極中央部下と比較して
前記電荷蓄積領域に対向した面における前記ゲート電極端下で０．６ｎｍから５０ｎｍの
範囲で厚い第２のゲート絶縁膜と、
を具備することを特徴とする半導体装置。
【請求項５】
前記第二の方向の前記ゲート電極の２辺の距離は、０.２μｍ以下であることを特徴と
する請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にゲート絶縁膜の高特性が必要な微細な半導体装置及
びその製造方法に関わる。
【背景技術】
【０００２】
電気的に書き込み消去可能な不揮発性半導体記憶装置の一種として、シリコン窒化膜中
に電荷をトラップさせることでデータを記憶する、いわゆるＭＯＮＯＳ（金属―酸化シリ
コン膜―窒化シリコン膜―酸化シリコン膜―半導体）型メモリセルが知られている。ＭＯ
ＮＯＳ型メモリは浮遊ゲート型メモリと比較して低電圧で書き込み消去動作が可能であり
、また、積層ゲート構造が必要な浮遊ゲート型メモリセルに対して、単層ゲート構造のＭ
ＯＮＯＳ型メモリセルはゲートのアスペクト比が小さいため、素子の微細化に適している
という特徴がある。
【０００３】
図９４に従来のＬＯＣＯＳ型素子分離によるＭＯＮＯＳメモリセルの断面図を示す。
【０００４】
図９４において、半導体基板１００上にメモリセルのトンネル絶縁膜１０１が形成され
、このトンネル絶縁膜を挟みこむようにトンネル絶縁膜１０１よりも膜厚が厚い素子分離
領域１０２が形成されている。これら、素子分離領域１０２、トンネル絶縁膜１０１表面
上にシリコン窒化膜からなる電荷蓄積層１０３が形成されている。この電荷蓄積層１０３
上には、バリア絶縁膜１０４が形成されている。さらにこのバリア絶縁膜１０４上には、
ゲート電極１０５が形成されている。
【０００５】
ところで、微細化に伴って、従来のＬＯＣＯＳ型素子分離に替わってＳＴＩによる素子
分離が重要な技術となっている。特に浮遊ゲート型不揮発性メモリに
適した素子分離法として、自己整合ＳＴＩが提案されている(「A  ０．６７μｍ2SELF-AL
IGHNED SHALLOW TRNECH ISOLATION CELL(SA-STI CELL) FOR 3V-only 256Mbit NAND EEPRO
Ms」IEDM Tech. Dig. １994 pp6１-64) 。ここでは、浮遊ゲート下に形成されたゲート絶
縁膜の厚さがゲート電極端にて他の部分よりも厚く形成されている。自己整合ＳＴＩでは
電荷蓄積層である浮遊ゲートに対して自己整合的に素子分離溝を形成することによって、
ゲート電極の一部が素子分離端に入り込むことによる素子分離端での電界集中を防ぎ、そ
の結果、セル特性のばらつきが改善され、高信頼性化が実現できる。
【０００６】
なお、ＭＮＯＳ型不揮発性半導体記憶装置のサイドウオーク現象を防止するようにゲー
ト絶縁膜を周辺の選択酸化膜との境界領域において、全て溝部内に存在させた構成が記載
されている（例えば、特許文献１参照。）。
【０００７】
なお、ＭＯＮＯＳのように電荷蓄積層として絶縁膜を用いた不揮発性メモリはリードデ
ィスターブ特性が劣ることが記載されている（例えば、特許文献２参照。）。
【特許文献１】特開平４−１２５７３号公報
【特許文献２】特開平１１−３３０２７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
以上のような従来の半導体装置では、以下の課題が生じる。
【０００９】
素子分離領域を形成する熱酸化の影響により、素子分離エッジ部１０６で酸化膜が厚く
なりこの領域で書き込み消去特性が悪くなる。すなわち、素子分離エッジ部で絶縁膜厚が
厚くなることから、電界が弱くなり、閾値が低くなる。
【００１０】
ＭＯＮＯＳ構造では電荷を絶縁膜であるシリコン窒化膜中にトラップさせるため、電荷
蓄積層中をキャリアが移動しない。このため書き込みパルスを与えた場合、チャネルエッ
ジの部分だけしきい値が低いまま取り残されることになる。このことはトランジスタ特性
に対して、サブスレッショルドリークまたはハンプ(hump)として観測される。サイドウオ
ーク(sidewalk)と呼ばれるこの現象はＭＯＮＯＳメモリセルの書き込み消去ウィンドウを
狭くするので問題である。
【００１１】
また、上記特許文献１（特開平４−１２５７３号公報）では、半導体基板中に溝を設け
、溝中に絶縁膜が設けられているが、その膜厚は素子分離領域近辺で厚くなっており、電
界集中が発生し、制御特性が悪化してしまう。
【００１２】
本発明の目的は以上のような従来技術の課題を解決することにある。
【００１３】
特に、本発明の目的は、素子分離領域付近でのゲート絶縁膜の電気的特性と素子分離領
域付近以外でのゲート絶縁膜の電気的特性とが等しい半導体装置及びその製造方法を提供
することにある。さらに、本発明の別の目的は、素子領域を定義する４辺のうちソース・
ドレイン間電流の流れる方向と平行な２辺のエッジでの電荷保持特性劣化を抑制した信頼
性の高い半導体装置を提供することである。
【００１４】
さらに、本発明の別の目的は、ゲート電極のエッジ部での書き込み消去特性やデータ保
持特性のばらつき並びに閾値変動を抑制する半導体装置を提供することである。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、半導体基板と、前記半導体基板中に形成された素子領域と
、前記素子領域上に設けられた第１のゲート絶縁膜と、少なくとも１つのゲート電極と、
前記ゲート電極の少なくとも一部に接して、前記半導体基板上に形成された素子分離領域
と、前記第１のゲート絶縁膜上に設けられ、データの記憶が可能であり、かつ電気的に書
き込み消去可能な絶縁膜を有し、端部が前記素子分離領域中に位置する電荷蓄積領域とを
具備し、前記電荷蓄積領域の端部が、前記素子分離領域中に、０．５ｎｍから１５ｎｍの
範囲で進入していることを特徴とする半導体装置である。
【００１６】
本発明の別の特徴は、半導体基板と、前記半導体基板中に形成された実質上４辺を有す
る第１導電型の素子領域と、前記素子領域上に設けられた第１のゲート絶縁膜と、前記第
１ゲート絶縁膜上に設けられ、データの記憶が可能であり、かつ、電気的に書き込み消去
可能な絶縁膜を有する電荷蓄積領域と、前記電荷蓄積領域上に設けられた少なくとも１つ
のゲート電極と、前記素子領域の対向する２辺にそれぞれ形成され、第１の導電型と逆の
導電型のソース電極及びドレイン電極と、前記電荷蓄積領域と前記ゲート電極間に配置さ
れ、前記ソース電極及び前記ドレイン電極が形成されていない２辺において、前記電荷蓄
積領域に対向した面における前記ゲート電極中央部下と比較して、前記電荷蓄積領域に対
向した面における前記ゲート電極端下で厚く形成されている第２ゲート絶縁膜とを具備し
、前記ソース電極及び前記ドレイン電極が形成されていない２辺において、前記第２ゲー
ト絶縁膜の厚さが、前記電荷蓄積領域に対向した面におけるゲート電極中央部下と比較し
て前記電荷蓄積領域に対向した面における前記ゲート電極端下で０．６ｎｍから５０ｎｍ
の範囲の厚さ分厚く形成されていることを特徴とする半導体装置である。
【００１７】
本発明の別の特徴は、半導体基板と、前記半導体基板中に形成された実質上４辺を有す
る第１導電型の素子領域と、前記素子領域上に設けられた第１のゲート絶縁膜と、前記第
１ゲート絶縁膜上に設けられ、データの記憶が可能であり、かつ、電気的に書き込み消去
可能な絶縁膜よりなり、対向する２辺で２つの端を有する電荷蓄積領域と、前記電荷蓄積
領域上に設けられた少なくとも１つのゲート電極と、前記半導体基板中に設けられた第１
の導電型と逆の導電型のソース電極及びドレイン電極と、前記ソース電極及び前記ドレイ
ン電極にそれぞれ設けられ、前記ソース電極及び前記ドレイン電極間の導通状態と遮断状
態によって、前記電荷蓄積領域の記憶状態を検知する電流端子と、前記電荷蓄積領域と前
記ゲート電極間に配置され、少なくとも前記電流端子間が導通状態において、素子領域上
を電流が流れる方向を第一の方向とし、前記半導体基板上で第一の方向と直交する方向を
第二の方向とすると、前記第二の方向において、前記電荷蓄積領域に対向した面における
ゲート電極中央部下と比較して前記電荷蓄積領域に対向した面における前記ゲート電極端
下で０．６ｎｍから５０ｎｍの範囲で厚い第２のゲート絶縁膜とを具備することを特徴と
する半導体装置である。
【発明の効果】
【００１８】
本発明によれば、素子分離領域付近でのゲート絶縁膜の電気的特性と素子分離領域付近
以外でのゲート絶縁膜の電気的特性とが等しい半導体装置及びその製造方法を提供できる
。さらに、本発明によれば、素子領域を定義する４辺のうちソース、ドレイン間電流の流
れる方向と平行な２辺のエッジでの電荷保持特性劣化を抑制した信頼性の高い半導体装置
を提供できる。さらに、本発明によれば、ゲート電極のエッジ部での書き込み消去特性や
データ保持特性のばらつき並びに閾値変動を抑制する半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１９】
次に，図面を参照して、本発明の実施例を説明する。以下の図面の記載において、同一
又は類似の部分には、同一又は類似の符号を付している。ただし、図面は模式的なもので
あり，厚みと平面寸法との関係、各層の厚みの比率等は、現実のものとは異なる。従って
、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間
においても互いの寸法の関係や比率が異なる部分が含まれている。
【実施例１】
【００２０】
まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。フロー
ティングゲート型のフラッシュメモリにおいて、セルフアラインＳＴＩ(Self-Aligned Sh
allow Trench Isolation:SA-STI)プロセスによってＭＯＮＯＳセルを形成した場合のプロ
トタイプを図２に示す。
【００２１】
ここでは、半導体基板１上にシャロートレンチ素子分離領域２が複数形成されている。
隣接する２つのシャロートレンチ素子分離領域２の間の半導体基板１表面付近には、シリ
コン酸化膜からなるトンネル絶縁膜３が形成されている。このトンネル絶縁膜３上にはシ
リコン窒化膜からなる電荷蓄積層４が形成されている。この電荷蓄積層４上には、シリコ
ン酸化膜からなるブロック絶縁膜５が形成されている。このブロック絶縁膜５は同じ材料
であるシャロートレンチ素子分離領域２と一体となっている。このブロック絶縁膜５及び
シャロートレンチ素子分離領域２上にはゲート電極６が形成されている。
【００２２】
この場合,このゲート電極６はシャロートレンチ素子分離領域２にはさまれた部分が先
に形成された後に、シャロートレンチ素子分離領域が形成され、その後でシャロートレン
チ素子分離領域２上に追加でゲート電極６が形成されている。
【００２３】
すなわち、同ゲート電極であっても場所により別工程で形成されているため,自然酸化膜
がゲート絶縁膜中に含まれている。
【００２４】
このような構成を採用することにより、ＬＯＣＯＳ型素子分離を用いたＭＯＮＯＳに比
べて、サイドウオーク現象を改善できる。また、シャロートレンチ素子分離領域２上に電
荷蓄積層４が形成されていないことで、従来生じていた素子分離領域上の電荷蓄積層４を
介して隣接するセルへ電荷が移動することによるデータ消失を防ぐことができる。
【００２５】
このようにＳＡ−ＳＴＩを用いた場合、トンネル絶縁膜３のゲートエッジ（シャロート
レンチ素子分離領域２に挟まれたゲート電極６の端部）での厚膜化はほとんどない。しか
し、トレンチ形成後に欠陥回復のために半導体表面を酸化するときに、ゲート電極６を構
成する多結晶シリコンにバーズビークが入り、シャロートレンチ素子分離領域のエッジで
ブロック絶縁膜５が厚膜化してしまい、バーズビーク部７が生じてしまう。すなわち、図
３にシャロートレンチ素子分離領域２とゲート電極６の接触部分の拡大図を示す。
【００２６】
さらにゲート電極６を構成する多結晶シリコンが酸化によって後退するので、シャロー
素子分離領域２が突出した突出部８が形成される。このようにシャロー素子分離領域２で
挟まれたゲート電極６から、電荷蓄積層がゲート電極６の幅よりも大きくなり、電荷蓄積
層が図２の断面でより大きい長さを有し、突出部９が形成される状態となる。
【００２７】
ここで、ゲート電極６に電圧を印加してもゲート電極６から図２中の突出部９には書き
込み／消去に十分な電界がかからないため、この領域９の閾値は制御できない。
【００２８】
すなわち、図４に半導体記憶装置での書き込み状態のセルのサブスレッショルド特性を
示す。（Ｉ）で表したのはチャネル中央部の特性で、これに対して（ＩＩ）で表したチャ
ネルエッジ部（素子分離領域との境界部）の特性は書き込み閾値が中央部よりも低いこと
に特徴がある。これはエッジ部においてゲート絶縁膜が厚膜化しているために書き込み電
界が弱まり、書き込み電流が減少することに起因する。
【００２９】
このようなセルのセル全体としてのサブスレッショルド特性は図５中に（ＩＩＩ）で示
すように低電圧部にこぶ(hump)を持ったものとなる。
【００３０】
図６は書き込み状態、消去状態の両方のサブスレッショルド特性をプロットしたもので
ある。書き込み状態の特性は（ＩＶ）で示され、消去状態の特性は（Ｖ）で示される。消
去時にはチャネルエッジ部の閾値がチャネル中央部の閾値よりも高いために、セル全体と
しての特性には影響しない。結局、セル特性におけるサイドウオーク減少の影響は書き込
み特性の悪化として現れる。
【００３１】
このＳＡ−ＳＴＩプロセスを用いたプロトタイプにおける課題を解決する実施例を以下
の通り説明する。
【００３２】
図１に本実施例の半導体装置のメモリ部のメモリセルトランジスタ及び選択トランジス
タのロウ方向の断面図を示す。半導体基板１上にトンネル絶縁膜１０が例えば膜厚約０．
５ｎｍ〜５ｎｍ程度のシリコン酸化膜又はシリコン酸窒化膜で形成されている。ここで、
半導体基板１はその中に半導体基板と逆導電型のウエルが表面付近に形成されていてもよ
い。さらに逆導電型のウエル上にさらに半導体基板と同一導電型の別のウエルが形成され
ていてもよい（以下同様）。このトンネル絶縁膜１０上には、電荷蓄積層１１が例えば３
ｎｍ〜３０ｎｍ程度の厚さのシリコン窒化膜やシリコン酸窒化膜、Ｔａ2Ｏ5、ＴｉＯ2、
Ａｌ2Ｏ3等の絶縁膜で形成されている。この電荷蓄積層１１上には、ブロック絶縁膜１２
が例えば膜厚約１ｎｍ〜２０ｎｍ程度のシリコン酸化膜又はシリコン酸窒化膜で形成され
ている。
【００３３】
このトンネル酸化膜１０、電荷蓄積層１１及びブロック絶縁膜１２は例えば深さ約２０
ｎｍ〜５００ｎｍ程度のシリコン酸化膜などからなるシャロートレンチ素子分離領域１３
により互いに分断されている。このシャロートレンチ素子分離領域１３及びブロック絶縁
膜１２上には、メモリセルの第１ゲート電極１４が例えば多結晶シリコンで、膜厚約５ｎ
ｍ〜５００ｎｍで第２ゲート電極１５が、例えばポリサイドや金属で形成されている。こ
こで、ポリサイドは例えば、ＷＳｉ，ＮｉＳｉ，ＭＯＳｉ，ＴｉＳｉ，ＣｏＳｉなどが適
用できる。
【００３４】
この第２ゲート電極１５上には、シリコン窒化膜などによりゲートキャップ絶縁膜１６
が形成されている。このゲートキャップ絶縁膜１６上には、シリコン窒化膜などによりバ
リア絶縁膜３１が形成されている。このバリア絶縁膜３１上には、層間膜１７が形成され
ている。この層間膜１７上部表面付近にはビット線１８が埋め込まれている。このビット
線１８及び層間膜１７上には保護膜１９が形成されている。
【００３５】
ここで、２つのシャロートレンチ素子分離領域１３ではさまれた部分の第１ゲート電極
１４下方の半導体基板１の表面はチャネルを形成する。２つのシャロートレンチ素子分離
領域１３によってはさまれたトンネル酸化膜１０、電荷蓄積層１１及びブロック絶縁膜１
２はその膜厚が、チャネル中央部付近と、シャロートレンチ素子分離領域１３に接する部
分とで実質的に等しく形成されている。なお、少なくとも第１ゲート１４下のブロック絶
縁膜１２の膜厚がチャネル中央部付近と、シャロートレンチ素子分離領域１３に接する部
分とで実質的に等しく形成されている。
【００３６】
また、半導体基板１上のトンネル酸化膜１０の膜厚がチャネル中央部付近と、シャロー
トレンチ素子分離領域１３に接する部分とで実質的に等しく形成されている。また、場合
により、半導体基板１上にトンネル酸化膜１０が形成され、その上に電荷蓄積層１１が形
成され、この上に第１ゲート１４が直接形成されている構造でもよい。また、シャロート
レンチ素子分離領域１３で挟まれたトンネル酸化膜１０、電荷蓄積層１１及びブロック絶
縁膜１２はそれぞれのロウ方向の長さが実質上等しく形成されていて、シャロートレンチ
素子分離領域１３の側面と同一水平面で接触している。また、第１ゲート電極１４もシャ
ロートレンチ素子分離領域１３ではさまれた部分のロウ方向の長さがシャロートレンチ素
子分離領域１３ではさまれたトンネル酸化膜１０、電荷蓄積層１１及びブロック絶縁膜１
２のロウ方向の長さと実質上等しくなっている。
【００３７】
ここで、シャロートレンチ素子分離領域１３上には、第１ゲート１４が直接、形成され
ていて、トンネル酸化膜１０、電荷蓄積層１１及びブロック絶縁膜１２を間に介在させて
はいない。そのため、電荷蓄積層１１を介して隣接するゲートへ電荷が移動することが防
止される。また、シャロートレンチ素子分離領域１３の上端部には窪みであるノッチが生
じる場合もある。
【００３８】
次に周辺回路部の高耐圧トランジスタのロウ方向での断面が図７に示される。
【００３９】
ここでは、半導体基板１上にゲート絶縁膜２０が膜厚が例えば約８ｎｍ〜４０ｎｍのシ
リコン酸化膜又はシリコン酸窒化膜が形成されている。半導体基板１上でゲート絶縁膜２
０を分断するようにシャロートレンチ素子分離領域２１が形成されている。このシャロー
トレンチ素子分離領域２１の深さはメモリ部のシャロートレンチ素子分離領域１３の厚さ
よりも高耐圧トランジスタのゲート絶縁膜２０の厚さからメモリ部のトンネル酸化膜１０
の厚さを差し引いた分だけ、浅く形成されている。
【００４０】
シャロートレンチ素子分離領域２１及びゲート絶縁膜２０上にはメモリ部の第１ゲート
電極１４と同じ組成で、ほぼ同じ膜厚の第１ゲート電極２２が形成されている。この第１
ゲート電極２２上には、メモリ部の第２ゲート電極１５と同じ組成で、ほぼ同じ膜厚の第
２ゲート電極２３が形成されている。この第２ゲート電極２３上には、メモリ部のゲート
キャップ絶縁膜１６と同じ組成で、ほぼ同じ膜厚のゲートキャップ絶縁膜２４が形成され
ている。このゲートキャップ絶縁膜２４上には、図１に示される通り、バリア絶縁膜３１
や層間膜１７などが形成されているが図示は省略されている。
【００４１】
ここで、ゲート絶縁膜２０はその膜厚がシャロートレンチ素子分離領域２１と接触する
部分と、チャネル中央部とでそれぞれほぼ等しく形成されている。すなわち、従来例やプ
ロトタイプのようにシャロートレンチ素子分離領域と接触する部分のゲート絶縁膜が他の
部分よりも厚く形成されることはない。
【００４２】
また、シャロートレンチ素子分離領域２１で挟まれたゲート絶縁膜２０は、ロウ方向の
長さが、第１ゲート電極２２がシャロートレンチ素子分離領域２１で挟まれた部分のロウ
方向の長さと実質上等しくなっている。また、シャロートレンチ素子分離領域２１の上端
部には窪みであるノッチが生じている。このノッチはメモリ部のノッチよりもその窪み深
さが大きく形成されている。
【００４３】
次に周辺部の低電圧トランジスタのロウ方向での断面が図８に示される。ここでは、半
導体基板１上にゲート絶縁膜２５が膜厚が例えば約０．５ｎｍ〜１０ｎｍのシリコン酸化
膜又はシリコン酸窒化膜として形成されている。半導体基板１上でゲート絶縁膜２５を分
断するようにシャロートレンチ素子分離領域２６が形成されている。このシャロートレン
チ素子分離領域２６の厚さはメモリ部のシャロートレンチ素子分離領域１３の深さとほぼ
等しく形成されている。
【００４４】
シャロートレンチ素子分離領域２６及びゲート絶縁膜２５上にはメモリ部の第１ゲート
電極１４と同じ組成で、ほぼ同じ膜厚の第１ゲート電極２７が形成されている。この第１
ゲート電極２７上には、メモリ部の第２ゲート電極１５と同じ組成で、ほぼ同じ膜厚の第
２ゲート電極２８が形成されている。この第２ゲート電極２８上には、メモリ部のバリア
絶縁膜１６と同じ組成で、ほぼ同じ膜厚のゲートキャップ絶縁膜２９が形成されている。
このゲートキャップ絶縁膜２９上には、図１に示される通り、バリア絶縁膜３１や層間膜
１７などが形成されているが図示は省略されている。
【００４５】
ここで、ゲート絶縁膜２５はその膜厚がシャロートレンチ素子分離領域２６と接触する
部分と、チャネル中央部でそれぞれほぼ等しく形成されている。すなわち、従来例やプロ
トタイプのようにシャロートレンチ素子分離領域と接触する部分のゲート絶縁膜が他の部
分よりも厚く形成されることはない。
【００４６】
また、シャロートレンチ素子分離領域２６で挟まれたゲート絶縁膜２５は、ロウ方向の
長さが、第１ゲート電極２７がシャロートレンチ素子分離領域２６で挟まれた部分のロウ
方向の長さと実質上等しくなっている。また、シャロートレンチ素子分離領域２６の上端
部には窪みであるノッチが生じている。このノッチはメモリ部のノッチよりもその窪み深
さが大きく形成されている。また、周辺部での半導体基板表面からシャロートレンチ上部
までの高さが、メモリ部での半導体基板表面からシャロートレンチ上部までの高さよりも
低く形成されている。
【００４７】
この構造のゲート絶縁膜、ゲート電極作り分けがなされた構造のゲート絶縁膜の種類ご
との素子分離領域であるＳＴＩ深さ、ＳＴＩ上部エッジの凹部の大きさ、ゲート電極幅と
半導体基板幅の関係、エッジの曲率半径、ゲート電極の特性が表１に示される。
【表１】
2007142468.tif 000003
【００４８】
この表１からわかるように、素子分離領域であるＳＴＩ深さはゲート絶縁膜がＯＮＯや
シリコン酸化膜の薄膜である場合の深さＡがシリコン酸化膜の厚膜である場合の深さＢに
比べて、深くなっている。
【００４９】
また、ＳＴＩ上部エッジの凹部の大きさはゲート酸化膜がＯＮＯである場合の大きさＣ
が、シリコン酸化膜である場合の大きさＤに比べて小さくなっている。
【００５０】
また、ゲート絶縁膜の種類に関わらず、２つの素子分離領域ではさまれたゲート電極幅の
方が同じ２つの素子分離領域ではさまれた半導体基板幅よりも大きくなっている。
【００５１】
さらに、ゲート電極が素子分離領域と接するエッジ部分での曲率半径は、半導体基板が
素子分離領域と接するゲート電極近傍でのエッジ部分での曲率半径よりも小さくなってい
る。さらに、ゲート電極はＰプラス電極とＮプラス電極とで作り分けを行うことが可能と
なっている。すなわち、半導体装置中にＰプラス電極のトランジスタとＮプラス電極のト
ランジスタとが混在して、両者のゲート電極膜の膜厚が等しく形成される。
【００５２】
ここで、図９には、本実施例のメモリ部の平面図が示される。この平面図において、“
Ａ−Ａ”線で示される部分の断面図が図１に相当する。図９に示されるように、図中で上
下方向に一定間隔を置いて、互いに平行に直線状に複数本のビット線（ＢＬ）４３が配置
されている。このビット線４３に直交して、互いに平行に複数のデータ選択線（ワード線
）４０がビット線４３の下方に配置されている。各ワード線４０（ＷＬ０〜ＷＬ３１）の
間には、ビット線４３の下以外において、シャロートレンチ素子分離領域１３が形成され
て、ソース・ドレイン領域３０が絶縁分離されている。ビット線４３のビット線選択信号
線４１に隣接したソース・ドレイン領域３０には、ビット線コンタクト４４が形成されて
いる。また、ビット線４３の共通ソース線選択信号線４２に隣接したソース、ドレイン領
域３０には、接地電位が与えられるソース線コンタクト４５が接続されている。なお、図
９中では、データ選択線４０は斜線で表示され、シャロートレンチ素子分離領域１３は点
模様で表示され、ソース・ドレイン領域３０は斜めの桝目模様で表示される。
【００５３】
図９中に図示された構成が実際には、図９の中で上下方向に繰り返して、形成される。
【００５４】
図１０に示されるカラム方向のメモリ部の断面図では、半導体基板１上にソース・ドレ
イン領域３０が複数設けられている。半導体基板１上には、トンネル酸化膜１０、電荷蓄
積層１１及びブロック絶縁膜１２が設けられている。このブロック絶縁膜１２上にゲート
形成部分において、第１ゲート電極１４、第２ゲート電極１５からなるゲートが複数個形
成されている。このゲート形成部分を覆うゲートキャップ絶縁膜１６が設けられている。
ゲートキャップ絶縁膜１５及び露出したブロック絶縁膜１２を覆うバリア絶縁膜３１がさ
らに設けられている。
【００５５】
ビット線コンタクト４４は図１０中で右端部付近に形成されている。このビット線コン
タクト４４はビット線引き出し配線４７に接続されている。このビット線引き出し配線４
７はビット線引き出しコンタクト４６に接続され、このビット線引き出しコンタクト４６
はビット線１８に接続されている。
【００５６】
ソース線コンタクト４５は図１０中で左端部付近に形成されている。このソース線コン
タクト４５はソース線配線４８に接続されている。
【００５７】
各ゲート形成部、ビット線コンタクト４４、ビット線引き出し配線４７、ビット線引き
出しコンタクト４６、ソース線コンタクト４５、ソース線配線４８は層間膜１７で被覆さ
れている。
【００５８】
また、ビット線１８及び層間膜１７は保護膜１９で被覆されている。なお、半導体基板
上に半導体基板と反対導電型の第１ウエルを設け、さらにその上に半導体基板と同一導電
型の第２ウエルを設けるツインウエル構成としてもよい。
【００５９】
図１１は図９の一部を回路図にて表現した図である。ここでは、メモリセルのアレイ構
造はＮＡＮＤ型で、直列に接続されたメモリセルの一端は選択トランジスタ（Ｓ１）５０
を介してビット線コンタクト４４に接続されており、他の一端は選択トランジスタ（Ｓ２
）５１を介してソース線コンタクト４５に接続されている。
【００６０】
直列に接続されたメモリセルトランジスタ（Ｍ０〜Ｍ３１）５２のそれぞれのゲート電
極はデータ選択線（ＷＬ０〜ＷＬ３１）４０に接続されている。選択トランジスタ（Ｓ１
）５０のゲート電極はビット線選択信号線（ＳＳＬ）４１に接続され、選択トランジスタ
（Ｓ２）５１のゲート電極は共通ソース線選択信号（ＧＳＬ）４２に接続されている。選
択トランジスタ（Ｓ１）５０と選択トランジスタ（Ｓ２）５１で挟まれたメモリセルトラ
ンジスタ５２の列をＮＡＮＤストリングと呼び、このＮＡＮＤストリングが直列に数千個
接続され、このＮＡＮＤストリングが並列にそれぞれ、データ選択線、ビット線、共通ソ
ース線に接続されて、数千個接続されて半導体記憶装置が構成されると数Ｍビットの記憶
容量の半導体記憶装置となる。
【００６１】
また、本実施例では選択トランジスタ５０、５１はメモリセルトランジスタ５２と同じ
ＭＯＮＯＳ構造となっている。このためにメモリセルと選択トランジスタでゲート絶縁膜
を作り分ける必要が無く、素子の微細化、低コスト化に適している。また、周辺回路を形
成するトランジスタはＭＯＳ構造でゲート酸化膜厚の異なる２種類のトランジスタが存在
する。なお、周辺回路を構成するトランジスタはそのゲート酸化膜厚が３種類以上ある場
合でも本実施例は適用できる。
【００６２】
本実施例によれば、素子分離領域端での書き込み消去特性の低下に由来するサイドウオ
ーク現象を解決し、書き込み消去動作を高速化することが可能である。
【００６３】
以下に、本実施例の半導体装置の製造方法を図１２乃至図２７を用いて説明する。ここ
では、本実施例の特徴が表された図１，７，８に示された断面でのロウ方向における製造
方法を説明する。以下の図１２乃至図２７において、（ａ）は、メモリ部のメモリセルト
ランジスタ及び選択トランジスタの製造方法を示す工程図であり、（ｂ）は周辺回路部の
低電圧トランジスタの製造方法を示す工程図であり、（ｃ）は周辺回路部の高耐圧トラン
ジスタの製造方法を示す工程図である。
【００６４】
まず、図１２（ａ）、（ｂ）、（ｃ）に示されるように半導体基板１上に５ｎｍ〜２０
ｎｍ程度の犠牲酸化膜（図示せず）を形成した後、必要に応じてメモリ部及び周辺回路部
のウエル、チャネル不純物の注入を行う（図示せず）。犠牲酸化膜を剥離した後、周辺回
路部の高耐圧トランジスタのゲート絶縁膜２０を半導体基板１全面に形成する。ここで、
ゲート絶縁膜２０は例えば８ｎｍ〜４０ｎｍ程度のシリコン酸化膜又はシリコン酸窒化膜
であるが、後の工程での膜厚の変動量から逆算して最終的に狙いの膜厚になるように調整
しておく必要がある。
【００６５】
次に、図１３（ｃ）に示されるように高耐圧トランジスタ部では、全体をレジスト５５
で覆って、図１３（ａ）、（ｂ）に示されるメモリ部及び低電圧トランジスタ部では、ゲ
ート絶縁膜２０を剥離する。
【００６６】
次に、図１４（ｃ）に示されるようにレジスト５５を除去した後、図１４（ａ）、（ｂ
）に示されるようにＭＯＮＯＳメモリセルのトンネル絶縁膜１０として例えば０．５ｎｍ
〜５ｎｍの厚さからなるシリコン酸化膜またはシリコン酸窒化膜を形成する。
【００６７】
次に、図１５（ａ）、（ｂ）、（ｃ）に示されるように電荷蓄積層１１を例えば３ｎｍ
〜３０ｎｍ程度の厚さのシリコン窒化膜やシリコン酸窒化膜、Ｔａ2Ｏ5、ＴｉＯ2、Ａｌ2
Ｏ3等の絶縁膜で堆積し、さらにブロック絶縁膜１２として１ｎｍ〜２０ｎｍのシリコン
酸化膜又はシリコン酸窒化膜を形成する。
【００６８】
次に、図１６（ａ）、（ｂ）、（ｃ）に示されるように素子分離領域の埋め込み材を平
坦化するＣＭＰ法(Chemical Mechanical Polishing)のストッパ膜５６として例えば１０
ｎｍ〜５００ｎｍ程度のシリコン窒化膜を堆積する。ここで、ストッパ膜５６に求められ
る条件として、（１）ＣＭＰのストッパ膜として素子分離領域の埋め込み材に対して十分
な選択比があること、（２）ストッパ膜５６を剥離する際に、ＭＯＮＯＳのブロック絶縁
膜１２と十分な選択比があること、（３）素子分離領域形成のための異方性エッチングの
後、基板表面を酸化してダメージ回復するが、この際に酸化されない膜であることの３点
を少なくとも満たす必要がある。
【００６９】
ここで、素子分離領域の埋め込み膜およびブロック絶縁膜が酸化膜である場合にはスト
ッパ膜５６としてはシリコン窒化膜が適している。さらに素子分離領域の異方性エッチン
グのマスク材５７としてたとえばシリコン酸化膜を２０ｎｍ〜５００ｎｍ堆積する。なお
、図１６（ｃ）に示された高耐圧トランジスタ領域では、ゲート絶縁膜２０が図１６（ａ
），（ｂ）に示されたメモリ部や低電圧トランジスタ領域のトンネル絶縁膜１０と比べて
その厚さが厚いため、図１６（ｃ）に示されたマスク材５７の上表面が図１６（ａ），（
ｂ）に示されたマスク材５７の上表面よりも高く形成されている。
【００７０】
次に、図１７（ａ），（ｂ）、（ｃ）に示されるようにレジスト（図示せず）をパター
ニングしてマスク材５７を異方性エッチングで加工し、続いてストッパ膜５６、ブロック
絶縁膜１２、電荷蓄積層１１、トンネル酸化膜１０、ゲート絶縁膜２０を加工した後に半
導体基板１を所望の深さまでエッチングして素子分離溝（トレンチ溝）５８，５９，６０
を形成する。
【００７１】
この際、図１７（ｃ）に示された領域では、半導体基板１上に形成されたゲート絶縁膜
２０の厚さが図１７（ａ），（ｂ）に示されたトンネル絶縁膜１０の厚さよりも厚いため
に、その厚みの追加分に対応して、素子分離溝６０の深さが図１７（ａ），（ｂ）に示さ
れた素子分離溝５８，５９の深さよりも浅く形成されている。また、メモリ部ではトラン
ジスタの大きさが周辺回路部よりも小さいため、周辺回路部の素子分離溝５９，６０より
もその素子分離溝５８の幅や素子分離溝の間隔が小さく形成されている。
【００７２】
次に、図１８（ａ），（ｂ）、（ｃ）に示されるようにエッチングによって半導体基板
１に入った欠陥等のダメージを回復するために、酸化雰囲気中でアニールすることで、素
子分離溝内の半導体基板１表面上に例えば厚さ２ｎｍ〜５０ｎｍのシリコン酸化膜６１を
形成する。このときに、マスク材５７は酸化されず、したがってバーズビークも入らない
ので、素子分離端におけるブロック絶縁膜１２の厚膜化が起こらない。
【００７３】
このようにチャネル領域中央上とシャロートレンチ素子分離領域と接する部分のブロッ
ク絶縁膜１２の膜厚が等しくなる。こここで、膜厚が等しいとは、その物理的膜厚が実質
的に等しいことを意味し、具体的には、素子分離端とチャネル中央での、その膜厚の差が
約２ｎｍよりは小さくなっていて、好ましくは１ｎｍ程度以下になっていることが望まし
い。すなわち、膜厚の差が２ｎｍあると、サイドウオーク現象が発生してしまう。これに
よって、素子分離端での書き込み消去特性の劣化を防止することが可能となり、サイドウ
オーク現象のない良好なトランジスタ特性を得ることができる。
【００７４】
次に、図１９（ａ），（ｂ）、（ｃ）に示されるように素子分離溝５８，５９，６０を
それぞれ素子分離絶縁膜（埋め込み材）６２，６３，６４で埋め込んだ後、ＣＭＰ法によ
って各素子分離絶縁膜６２，６３，６４の上表面を平坦化する。各素子分離絶縁膜はその
上表面が半導体基板表面から例えば約１００ｎｍ〜３００ｎｍ程度となるように形成する
。
【００７５】
次に、図２０（ａ），（ｂ）、（ｃ）に示されるように、例えば８０〜２００℃に熱し
た燐酸によってマスク材５７を剥離する。マスク材５７の剥離後の表面にはブロック絶縁
膜１２が露出した状態となる。この際、マスク材５７の剥離条件によっては、各素子分離
絶縁膜６２，６３，６４の上表面端部には、互いにほぼ等しい大きさの窪み６５が形成さ
れる。
【００７６】
次に、図２１（ａ）に示されるようにメモリセルトランジスタ領域及び選択トランジス
タ領域をレジスト６６で覆った後、図２１（ｂ）、（ｃ）に示されるように周辺回路領域
のブロック絶縁膜１２及び電荷蓄積層１１をＣＤＥ(Chemical Dry Etching)などの等方性
エッチングを用いて剥離する。
【００７７】
この際、周辺回路部における各素子分離絶縁膜６３，６４の上表面端部には、互いにほ
ぼ等しい大きさの窪み６７が形成される。この窪み６７は先の工程で形成された窪み６５
よりもその大きさが大きくなっている。窪み６７の深さは例えば、５ｎｍ以上となる。ま
た、メモリ部における素子分離絶縁膜６２はこの工程においては、レジスト６６で覆われ
ているために、窪み６５の大きさは変化しない。または凹部は形成されない。
【００７８】
また、周辺回路領域の絶縁膜剥離を例えば、ブロック絶縁膜１２のみをＲＩＥなどの異
方性エッチングで行ってもよい。この場合は、エッチングによって周辺回路領域の素子分
離領域の上面の半導体基板表面からの高さが、メモリ部における素子分離領域の上面の半
導体基板表面からの高さよりも低くなる。この場合のゲート絶縁膜の種類ごとの素子分離
領域の半導体基板表面からのＳＴＩ深さ、ＳＴＩ上部の半導体基板上表面からの高さ、ゲ
ート電極幅と半導体基板の幅の大小関係、エッジの曲率半径、ゲート電極の特性について
、まとめて表２に示す。
【表２】
2007142468.tif 000004
【００７９】
この表２からわかるように、素子分離領域であるＳＴＩ深さはゲート絶縁膜がＯＮＯや
シリコン酸化膜の薄膜である場合の深さＡがシリコン酸化膜の厚膜である場合の深さＢに
比べて、深くなっている。
【００８０】
また、ＳＴＩ上部の半導体基板上表面からの高さはゲート酸化膜がＯＮＯである場合の
高さＥが、シリコン酸化膜である場合の高さＦに比べて高くなっている。また、ゲート絶
縁膜の種類に関わらず、２つの素子分離領域で挟まれたゲート電極幅の方が同じ２つの素
子分離領域で挟まれた半導体基板幅よりも大きくなっている。
【００８１】
さらに、ゲート電極が素子分離領域と接するエッジ部分での曲率半径は、半導体基板が
素子分離領域と接するゲート電極近傍でのエッジ部分での曲率半径よりも小さくなってい
る。さらに、ゲート電極はＰプラス電極とＮプラス電極とで作り分けを行うことが可能と
なっている。
【００８２】
ブロック絶縁膜１２と素子分離絶縁膜６２，６３，６４に共にシリコン酸化膜を用いた
場合、ブロック絶縁膜１２の剥離時に素子分離絶縁膜６３、６４の上部もエッチングされ
て窪み６７が形成されるが、素子分離絶縁膜６３、６４の側面に接する電荷蓄積層１１は
シリコン窒化膜を用いた場合には、エッチング時のシリコン酸化膜との選択比は十分あり
、素子分離絶縁膜６３，６４の側面がサイドエッチされてディボット等が発生することは
無い。
【００８３】
こうして、電荷蓄積層１１の剥離後には、図２１（ｂ）に示されるように低電圧トラン
ジスタ領域にはトンネル絶縁膜１０が露出し、図２１（ｃ）に示されるように高電圧トラ
ンジスタ領域には高電圧トランジスタ用ゲート絶縁膜２０が露出した状態となる。
【００８４】
次に、図２２（ａ）に示されるようにメモリセルトランジスタ領域のレジスト６６を除
去した後、図２２（ｂ）に示されるように低電圧トランジスタ領域にゲート絶縁膜２５を
例えば０．５ｎｍ〜１０ｎｍの膜厚のシリコン酸化膜又はシリコン酸窒化膜で形成する。
【００８５】
この際、ゲート絶縁膜２５の形成を熱酸化で行うことで、メモリ部のブロック絶縁膜１
２や高電圧トランジスタのゲート絶縁膜２０に対して同時にデンシファイ効果が得られる
のでマスク材５７や電荷蓄積層１１の剥離時のダメージを回復することが可能で、メモリ
セルや周辺回路の信頼性を向上することが出来る。
【００８６】
次に、図２３（ａ）、（ｂ）、（ｃ）に示されるように、ゲート電極材料６８，６９，
７０として、例えばドープしていない多結晶または非晶質のシリコンを５ｎｍ〜５００ｎ
ｍの膜厚となるように堆積する。
【００８７】
次に、図２４（ａ）、（ｂ）、（ｃ）に示されるように、ゲート電極材料６８，６９，
７０上に例えば膜厚１０ｎｍ前後のシリコン酸化膜７１を堆積する。これは、この後のゲ
ート電極への不純物注入時に不純物が電極から抜けるのを抑制するためである。
【００８８】
次に、図２５（ａ）に示されるようにメモリセル領域をレジスト７２で覆って、図２５
（ｂ）、（ｃ）に示されるように周辺部トランジスタのゲート電極に例えば燐又は砒素を
１０Ｅ１９ｃｍ-3以上注入してｎ型ゲート電極２７，２２を形成する。
【００８９】
次に、図２６（ａ）に示されるようにレジスト７２を剥離した後、今度は周辺回路部の
みをレジスト７３で覆い、メモリセル部に例えばボロンを１０Ｅ１９ｃｍ-3以上注入して
、Ｐ型の第１ゲート電極１４を形成する。
【００９０】
次に、図２７（ａ）、（ｂ）、（ｃ）に示されるように、各第１ゲート電極１４，２７
，２２上の酸化膜７１を剥離した後、ＷＳｉ，ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉ
等のいずれかを堆積してゲート電極１５，２８，２３を形成する。この後、図示しないが
、バリア絶縁膜３１、層間膜１７、ビット線１８、保護膜１９などを順次形成する。
【００９１】
本実施例では各ゲート電極は不純物を添加したポリシリコンとポリサイドとのスタック
構造としたがこれに限定されず、ポリメタルやメタル電極を用いてもよい。また、ポリシ
リコンの不純物の打ち分けをメモリセル部と周辺回路部に分けて行っているがこれに限ら
ず、所望のトランジスタ特性およびセル特性が得られるように作り分け方を変えても良い
し、作り分けをしなくても良い。作り分けをしない場合、ポリシリコンへの不純物注入は
インプラに限らず、図２３の工程で砒素、燐、ボロン等でドープされた多結晶シリコンを
堆積しても良い。
【００９２】
なお、図２３の工程で、非晶質シリコンを堆積した場合には、後の熱工程においてポリ
シリコンに変化する。また、ゲート電極の材料としては、低抵抗が必要な場合には金属材
料を用いることが好ましいが、金属を用いた場合には、ゲート電極形成後の製造工程で加
えられる温度がポリシリコンなどと比べて高温を用いることができず、製造工程に制約が
生じる。そのため、低抵抗と製造工程中の加熱温度のトレードオフの関係で適宜、ゲート
電極材料が選択される。
【００９３】
また、図２５，２６で示した工程において、ゲート電極だけにではなく、チャネル不純
物注入やウエル不純物注入を行ってもよい。ゲート絶縁膜形成や素子分離トレンチ表面の
酸化などの高温工程を通過した後に不純物注入すれば、熱工程による不純物の拡散を回避
できるので、よりシャープな不純物プロファイルが得られ、デバイス特性を向上すること
ができる。
【００９４】
ゲート電極堆積後の工程は図示しないが、リソグラフィによってパターニングを行い、
拡散層を形成した後、層間膜を堆積し、コンタクト、配線を形成してＭＩＳＦＥＴを形成
する。
【００９５】
本実施例によれば、ゲート絶縁膜を素子分離膜形成工程の前に形成するので、チャネル
エッジ、中央共に制御良く同じ膜厚にすることができる。さらにゲート電極となる多結晶
シリコンは素子分離後に堆積するので、トレンチ形成後の酸化でバーズビークが入ること
がない。結果として、チャネルエッジにおけるゲート絶縁膜の厚膜化や薄膜化等の問題を
回避できてデバイス特性を向上させることができる。
【００９６】
さらにゲート電極の側壁も酸化されないのでゲート絶縁膜端と同一平面状にゲート電極
の側壁を位置させることが可能で、書き込み消去時にゲート絶縁膜全体に均一な電界を与
えることができる。さらに本発明ではメモリセルトランジスタのトンネル酸化膜をさらに
酸化することでＭＯＳトランジスタのゲート絶縁膜としているのでゲート酸化前のウェッ
ト処理が不要となり、シャロートレンチ素子分離側面に窪みが形成されることを回避でき
る。
【００９７】
また、このゲート酸化がバリア絶縁膜や周辺回路部の酸化膜に対してはデンシファイと
して働くのでウェット処理等でできる可能性のあるピンホールを塞ぎ、メモリセル及び周
辺回路部のトランジスタの信頼性を向上させることができる。
【００９８】
さらにゲート絶縁膜のチャネル方向の幅と、シャロートレンチ素子分離で挟まれた部分
のゲート電極のチャネル方向の幅とが等しく形成でき、トランジスタの特性が向上する。
【００９９】
また全てのトランジスタに対してゲート電極を同時に堆積している上に、素子分離領域
で挟まれる部分と、素子分離領域上の部分とで、多結晶シリコンを二度付ける必要がない
ので工程数の削減につながり、低コスト化が実現できる。
【０１００】
さらにゲート絶縁膜の作り分け（ＭＯＮＯＳ構造とＭＯＳ構造）やゲート電極の作り分
け（ＰプラスゲートとＮプラスゲート）の工程数を削減し、低コスト化を実現している。
【０１０１】
また、ゲート電極としてドープされていない多結晶シリコンを用いればメモリセルと周
辺トランジスタでＰプラスゲートとＮプラスゲートを作り分けることも容易である。
【０１０２】
この場合、ゲート電極の多結晶シリコンはＰプラス部分とＮプラス部分とで同時に形成
しているため、膜厚が等しくなるので、後のゲート電極の加工が容易となる。
【０１０３】
さらに、メモリ部のゲート電極と周辺回路部のゲート電極とを同時に形成できるので、
製造工程数が削減できる。
【０１０４】
また、メモリ部と周辺回路部でそれぞれ、一方をＰプラス部分、他方をＮプラス部分と
することができる。また、メモリ部、周辺回路部それぞれにＰプラス部分、Ｎプラス部分
を両方混在させて形成することもできる。この場合、メモリ部においては、例えば、メモ
リ部の多数個のセルトランジスタにＰ型不純物を導入し、セルトランジスタよりも少数の
個数の選択トランジスタにＮ型不純物を導入し、周辺回路部の多数個の低電圧トランジス
タにＰ型不純物を導入し、少数個の高耐圧トランジスタにＮ型不純物を導入することで形
成できる。
【０１０５】
このプロセスをＮＡＮＤフラッシュメモリに用いた場合、選択トランジスタをメモリセ
ルトランジスタと同じゲート絶縁膜構造にすることで、工程数が増加することはない。
【０１０６】
なお、Ｐプラス部とＮプラス部とが混在した場合、Ｐプラス部、Ｎプラス部の境界部分
の半導体基板、素子分離領域、又はゲート電極にＰ型不純物とＮ型不純物の両方が注入さ
れている。なお、Ｐプラス部、Ｎプラス部の境界部分の大きさによっては、Ｐ型不純物、
Ｎ型不純物いずれも注入されない。
【０１０７】
また、シャロートレンチ素子分離領域上に形成された第２ゲート電極１５、２８，２３
は、各ゲートの膜中に自然酸化膜を含むことなく、素子分離領域間に形成されている第１
ゲート電極１４、２７、２２と一体形成されていて、抵抗値が一定に保たれ、従来技術に
おいて２段階で間に自然酸化膜を介してゲート電極が形成された場合と比較してゲート電
極の制御性が向上する。
【０１０８】
本実施例は、加工ダメージを受けずに電荷蓄積絶縁膜を形成できる場合に効果を有する
。
【０１０９】
本実施例においては、ＭＯＮＯＳ構造の半導体記憶装置を例に挙げて説明したが、本実
施例はＭＯＮＯＳ構造の半導体記憶装置に限られるものではなく、ゲート絶縁膜の電気的
特性の高特性化が必要な微細化されたＭＯＳトランジスタを有する半導体装置全般に適用
できる。
【実施例２】
【０１１０】
本発明の実施例２においては、メモリ部の選択トランジスタの構造が実施例１と異なり
、図８に示される周辺回路部の低電圧トランジスタと同一の構造となっている。 このよ
うに選択トランジスタのゲート絶縁膜がＭＯＮＯＳ構造ではなくＭＯＳ構造になっている
。メモリ部のカラム方向の断面図は図２８に示される通りで、メモリセルトランジスタの
形状は実施例１と同様となっている。選択トランジスタ部分のゲート絶縁膜の構成が実施
例１と異なり、低電圧トランジスタのゲート絶縁膜２５で構成されている。
【０１１１】
この実施例の回路図は図２９に示される通りで、実施例１と同様に直列に接続されたメ
モリセルトランジスタ（Ｍ０〜Ｍ３１）５２の両端にそれぞれ接続された選択トランジス
タ（Ｓ１、Ｓ２）５０、５１の構成が、ＭＯＮＯＳではなくＭＯＳ構造として表される。
他の構成は、図１１に示された実施例１の回路図と同一である。
【０１１２】
本実施例では、選択トランジスタのゲート絶縁膜にシリコン窒化膜を用いていないこと
から、半導体記憶装置の動作時のゲート電圧やドレイン電圧のストレスによって選択トラ
ンジスタの閾値が変動することがなくなり、より高性能で高信頼性の半導体記憶装置を実
現できる。
【０１１３】
選択トランジスタのゲート絶縁膜２５としては、例えば０．５ｎｍ〜１０ｎｍ程度のシ
リコン酸化膜又はシリコン酸窒化膜が挙げられるが、周辺回路部の低電圧トランジスタと
同じ形成条件にすることがプロセスの工程削減のためには望ましい。すなわち本実施例の
製造方法は、実施例１の製造方法において、選択トランジスタをメモリ部のメモリセルト
ランジスタと同じ製造工程を経ずに、周辺回路部の低電圧トランジスタと同様の製造工程
を適用することで実現される。
【０１１４】
このプロセスをＮＡＮＤフラッシュメモリに用いた場合、選択トランジスタを周辺回路
部の低電圧トランジスタと同じゲート絶縁膜構造にすることで、製造工程数が増加するこ
とはない。
【０１１５】
本実施例においては、ＭＯＮＯＳ構造の半導体記憶装置を例に挙げて説明したが、本実
施例はＭＯＮＯＳ構造の半導体記憶装置に限られるものではなく、ゲート絶縁膜の電気的
特性の高特性化が必要な微細化されたＭＯＳトランジスタを有する半導体装置全般に適用
できる。
【実施例３】
【０１１６】
本発明の実施例３の半導体装置は、特に絶縁膜を電荷蓄積層として用いるメモリセルに
おいて使用される。
【０１１７】
図３０には、本実施例のプロトタイプである自己整合ＳＴＩを用いたＭＯＮＯＳ型メモ
リセルが示される。図３０（Ａ）には、本実施例のプロトタイプの上面図が示されていて
、素子分離領域１１０に囲まれて、素子領域１１１が直線状に左右方向に形成されている
。この不純物領域の長手方向に直交して、ゲート電極１１２が形成されている。素子領域
１１１には、ゲート電極１１２の左右それぞれの側にコンタクト１１３が１対設けられて
いる。また、ゲート電極には、その端部に幅の広い領域が設けられ、そこにはコンタクト
１１４が設けられている。このメモリセルではゲート電極１１２の両側の素子領域１１１
がソース拡散層１１５、ドレイン拡散層１１６となり、データ読み出し時にはソース拡散
層１１５からドレイン拡散層１１６へ図３０（Ａ）中の矢印で示されるＣからＤ方向へ流
れる電流量によって書き込み状態と消去状態とを判別する。このような構造は、ＮＡＮＤ
型ＥＥＰＲＯＭやＮＯＲ型ＥＥＰＲＯＭ等で利用される。
【０１１８】
図３０（Ａ）における“Ｃ−Ｄ”線上での断面図が、図３０（Ｂ）に示される。半導体
基板１１７上にゲート電極１１２が形成され、その両側の半導体基板１１７中にソース拡
散層１１５、ドレイン拡散層１１６が形成されている。ゲート電極１１２は、トンネル絶
縁膜１１８、データ保持絶縁膜（電荷蓄積領域）１１９、ブロック絶縁膜１２０からなる
ゲート絶縁膜の上に積層されている。半導体基板１１７、ゲート電極１１２の表面上には
層間絶縁膜１２１が形成されている。
【０１１９】
また、図３０（Ａ）における“Ｅ−Ｆ”線上での断面図が、図３０（Ｃ）に示される。
半導体基板１１７中には、素子分離溝１２２が設けられ、その中に素子分離領域１１０が
形成されている。素子分離領域１１０の間には、トンネル絶縁膜１１８、データ保持絶縁
膜１１９、ブロック絶縁膜１２０からなるゲート絶縁膜が形成されている。このブロック
絶縁膜１２０上には、ゲート電極１１２が素子分離領域１１０上にまで延在して形成され
ている。
【０１２０】
このような図３０（Ｂ）、図３０（Ｃ）に示されたメモリセルの製造方法においては、
素子分離溝を形成するためのエッチング加工時や、ゲート電極及びゲート絶縁膜のエッチ
ング加工時に、データ保持絶縁膜端が異方性エッチングのプラズマにさらされるために、
素子分離領域のエッジ及びゲートのエッジにおいてデータ保持絶縁膜が加工ダメージを受
け、このためデータ保持絶縁膜のエッジ部における電荷保持力が劣化し、メモリセルの信
頼性が損なわれる場合がある。
【０１２１】
図３０に示される構造を持つメモリセルの場合、とりわけ素子分離領域のエッジにおけ
るデータ保持絶縁膜の特性劣化が深刻な問題となる場合がある。以下にそれを説明する。
図３０（Ｂ）に示される断面において、メモリセルトランジスタを（Ｉ）、（ＩＩ）、（
ＩＩＩ）の領域に分ける。ここでは、（Ｉ）、（ＩＩＩ）の領域のデータ保持絶縁膜がダ
メージを受けたダメージ領域１２３となっている。同様に図３０（Ｃ）に示される断面に
おいて、メモリセルトランジスタを（ＩＶ）、（Ｖ）、（ＶＩ）の領域に分ける。ここで
は、（ＩＶ）、（ＶＩ）のデータ保持絶縁膜がダメージを受けたダメージ領域１２４とな
っている。
【０１２２】
ここで、データ保持絶縁膜に電子をトラップさせて閾値を高くした状態（書き込み状態
）を仮定する。図３１（Ａ）には、図３０（Ｂ）の断面に相当するトランジスタの回路図
を示し、図３１（Ｂ）には、図３０（Ｃ）の断面に相当するトランジスタの回路図を示し
、図３１（Ｃ）には横軸にゲート電圧、縦軸にドレイン電流を表し、データ保持絶縁膜の
状態ごとの電流―電圧特性の変化を示す。図３１（Ａ）に示される回路図では、ゲートが
共通に接続された３つのトランジスタ（Ｉ）、（ＩＩ）、（ＩＩＩ）がソース、ドレイン
間で直列に接続された構成が示される。このトランジスタ（Ｉ）、（ＩＩ）、（ＩＩＩ）
は、図３０（Ｂ）におけるメモリセルトランジスタ（Ｉ）、（ＩＩ）、（ＩＩＩ）の領域
にそれぞれが対応している。また、図３１（Ｂ）に示される回路図では、ゲートが共通に
接続された３つのトランジスタ（ＩＶ）、（Ｖ）、（ＶＩ）がソース、ドレイン間で並列
に接続された構成が示される。このトランジスタ（ＩＶ）、（Ｖ）、（ＶＩ）は、図３０
（Ｃ）におけるメモリセルトランジスタ（ＩＶ）、（Ｖ）、（ＶＩ）の領域にそれぞれが
対応している。
【０１２３】
データ保持絶縁膜のエッジ部では電荷保持特性が劣化しているので、電子が容易に脱離
する。ＭＯＮＯＳ型メモリセルに代表されるような電荷蓄積領域として絶縁膜を用いた構
造のメモリセルの場合、領域（Ｉ）、（ＩＩ）、（ＩＩＩ）間又は（ＩＶ）、（Ｖ）、（
ＶＩ）間では、電荷の移動は行われないので、電荷が抜けた領域（エッジ部）はチャネル
中央部と比較して閾値が低下する。ここで、図３０（Ｂ）において示される断面は電流が
流れる方向でのチャネルを表していて、この電流が流れる方向にトランジスタが直列に接
続されていた場合、いずれかのトランジスタの閾値が低くなっても、全体としての閾値は
変化しない。
【０１２４】
ここで、領域（Ｉ）、（ＩＩ）、（ＩＩＩ）はソース、ドレイン間に直列に配置されて
いるので、領域（Ｉ）、（ＩＩＩ）の閾値が低下しても領域（ＩＩ）の閾値が高ければソ
ース、ドレイン間に電流は流れず、ゲートエッジ部の閾値低下はメモリセルの閾値低下と
しては検知されない。一方、領域（ＩＶ）、（Ｖ）、（ＶＩ）はソース、ドレイン間に並
列に接続されているので領域（ＩＶ）、（ＶＩ）の閾値が低下するとソース、ドレイン間
に電流が流れるので、素子分離領域のエッジ部における閾値低下がメモリセルの閾値低下
として検知される。この様子が図３１（Ｃ）に示されている。すなわち、書き込み直後は
各領域ともにほぼ同じゲート電圧になるが、時間の推移とともに書き込み状態で、中央部
（Ｖ）に比べて、エッジ部（ＩＶ）、（ＶＩ）におけるゲート電圧がより多く低下し、消
去状態の電圧に近づいている。つまりメモリセルの電荷保持特性が、ダメージを受けた部
分の電荷保持特性で決定されることになる。
【０１２５】
上述のように、自己整合ＳＴＩ構造でＭＯＮＯＳ型メモリセルを形成した場合には、素
子分離領域のエッジまたはゲート電極のエッジでの、電荷蓄積領域のデータ保持特性劣化
がメモリセルの信頼性に対して影響を及ぼし、特に素子領域を定義する４辺のうちソース
、ドレイン間電流の流れる方向と平行な２辺のエッジでの電荷保持特性劣化が問題となる
場合がある。本実施例では以上の問題を解決する方法を提供する。
【０１２６】
次に、本実施例の自己整合ＳＴＩを用いたＭＯＮＯＳ型メモリセルが図３２に示される
。図３２（Ａ）には、本実施例の半導体装置の上面図が示されていて、素子分離領域１３
０に囲まれて、素子領域１３１が直線状に左右方向に形成されている。この素子領域１３
１の長手方向に直交して、ゲート電極１３２が形成されている。素子領域１３１には、ゲ
ート電極１３２の左右それぞれの側にコンタクト１３３が１対設けられている。また、ゲ
ート電極１３２には、その端部に幅の広い領域が設けられ、そこにはゲートコンタクト１
３４が設けられている。
【０１２７】
このメモリセルではゲート電極１３２の両側の素子領域１３１がソース不純物領域１３
５、ドレイン不純物領域１３６となり、データ読み出し時にはソース不純物領域１３５か
らドレイン不純物領域１３６へ図３２（Ａ）中の矢印で示されるＧからＨ方向へ流れる電
流量によって書き込み状態と消去状態とを判別する。このような構造は、ＮＡＮＤ型ＥＥ
ＰＲＯＭやＮＯＲ型ＥＥＰＲＯＭ等で利用される。
【０１２８】
図３２（Ａ）における“Ｇ−Ｈ”線上での断面図が、図３２（Ｂ）に示される。半導体
基板１３７上にゲート電極１３２が形成され、その両側の半導体基板１３７中にソース拡
散層１３５、ドレイン拡散層１３６が形成されている。このゲート電極１３２は下層の第
１ゲート１３８、その上の第２ゲート１３９から構成されている。ゲート電極１３２は、
トンネル絶縁膜１４０、データ保持絶縁膜（電荷蓄積領域）１４１、ブロック絶縁膜１４
２からなるゲート絶縁膜の上に積層されている。ゲート電極１３２の側面にはゲート側壁
絶縁膜１４３が設けられている。半導体基板１３７、ゲート電極１１２、ゲート側壁絶縁
膜１４３の表面上には層間絶縁膜１４４が形成されている。ここで、データ保持絶縁膜１
４１はゲート電極１３２よりもその幅がゲート側壁絶縁膜１４３の厚さ分、大きく形成さ
れている。
【０１２９】
また、図３２（Ａ）における“Ｉ−Ｊ”線上での断面図が、図３２（Ｃ）に示される。
半導体基板１３７中には、素子分離溝１４５が設けられ、その中に素子分離領域１３０が
形成されている。素子分離領域１３０の間には、トンネル絶縁膜１４０、データ保持絶縁
膜１４１、ブロック絶縁膜１４２からなるゲート絶縁膜及び第１ゲート１３８が形成され
ている。このブロック絶縁膜１４２上には、第２ゲート１３９が素子分離領域１３０上に
まで延在して形成されている。ここで、データ保持絶縁膜１４１は第１ゲート１３８より
もその幅が大きく形成され、素子分離領域１３０内に突き出している。
【０１３０】
本メモリセルでは、半導体基板１３７中の上部には図示しない低濃度不純物領域である
ウエルが形成されている。半導体基板１３７上に例えば膜厚が１〜１５ｎｍ程度のシリコ
ン酸化膜やシリコン酸窒化膜等からトンネル絶縁膜１４０が形成されている。さらに、こ
のトンネル絶縁膜１４０上には、膜厚が例えば３〜３０ｎｍ程度のシリコン窒化膜、シリ
コン酸窒化膜、Ｔａ2Ｏ5膜、ＴｉＯ2膜、Ａｌ2Ｏ3膜等の絶縁膜でデータ保持膜１４１が
形成されている。さらにこのデータ保持膜１４１の上には、膜厚が例えば１〜１５ｎｍ程
度のシリコン酸化膜やシリコン酸窒化膜等でブロック絶縁膜１４２が形成されている。こ
のブロック絶縁膜１４２の上には、例えばポリシリコンやＷＳｉ（タングステンシリサイ
ド）とポリシリコンとのスタック構造、又は、ＮｉＳｉ，ＭＯＳｉ，ＴｉＳｉ，ＣｏＳｉ
とポリシリコンのスタック構造、金属とポリシリコンのスタック構造、又はシリコンの金
属化合物や金属の単層構造からなるゲート電極１３２が１０ｎｍから５００ｎｍの厚さで
形成されている。
【０１３１】
次に、本実施例の半導体装置の動作を説明する。図３２に示されたトランジスタがメモ
リセルを構成する。消去動作は例えばゲート電極を０Ｖとした状態で半導体基板に高電圧
（例えば１０〜２５Ｖ）を印加して、半導体基板から電荷蓄積領域にホールを注入するこ
とで行われる。またはソース電位に対してドレイン電位を負にバイアスしてチャネルで加
速されたホットホールを発生させ、さらにゲート電極をソース電位に対して負にバイアス
することでホットホールを電荷蓄積領域に注入することで行われる。またはウエル電位に
対してソース電位及びドレイン電位を正にバイアスして不純物領域とウエル間のジャンク
ションでホットホールを発生させ、さらにゲート電極をウエル電位に対して負にバイアス
することでホットホールを電荷蓄積領域に注入することで行われる。
【０１３２】
書き込み動作は例えば半導体基板を０Ｖとして状態でゲート電極に高電圧（例えば１０
〜２５Ｖ）を印加して、半導体基板から電荷蓄積領域に電子を注入することで行われる。
またはソース電位に対してドレイン電位を正にバイアスしてチャネルで加速されたホット
エレクトロンを発生させ、さらにゲート電極をソース電位に対して正にバイアスすること
でホットエレクトロンを電荷蓄積領域に注入することで行われる。
【０１３３】
読み出し動作では、ドレインコンタクトに接続されたビット線をプリチャージした後に
フローティングにし、ゲート電極の電圧を読み出し電圧Ｖｒｅｆ、ソース線を０Ｖとして
、メモリセルに電流が流れるか否かをビット線で検出することにより行われる。すなわち
、メモリセルの閾値ＶｔｈがＶｒｅｆよりも大きい、書き込み状態ならばメモリセルはオ
フになるのでビット線はプリチャージ電位を保つ。これに対して選択メモリセルの閾値Ｖ
ｔｈがＶｒｅｆよりも小さい消去状態ならばメモリセルはオンするのでビット線の電位は
プリチャージ電位からΔＶだけ低下する。この電位変化をセンスアンプで検知することに
よってメモリセルのデータが読み出される。
【０１３４】
図３２（Ａ）に示されるように、ゲート電極１３２の両側の半導体基板上には素子領域
１３１が形成され、データの読み出し時にはゲートのエッジと垂直な方向(“Ｇ−Ｈ”線
方向)に流れる電流量によって記憶されたデータを判別する。ここで、図３２（Ｂ）に示
されるように、データ保持絶縁膜１４１はゲート電極１３２に対して突き出した形状とな
っている。ここで、突き出す程度は０．５ｎｍから１０ｎｍ程度である。ここで、突き出
す程度が小さいと、効果が得られず、突き出す程度が大きすぎると製造工程において、困
難が生じ、微細化には不適切である。
【０１３５】
また、図３２（Ｃ）の断面に示すように、素子分離溝１４５はゲート電極１３２及びゲ
ート絶縁膜中のトンネル絶縁膜１４０及びブロック絶縁膜１４２に対して自己整合的に形
成されている。ここで、データ保持絶縁膜１４１はゲート電極１３２中の第１ゲート１３
８及び半導体基板１３７に対して突き出しており、両端が素子分離溝１４５中に入り込ん
だ形状となっている。
【０１３６】
このように、本実施例の半導体装置においてはデータ保持絶縁膜が、ゲート電極、若し
くは半導体基板又はその両方に対して突き出しているために、データ保持絶縁膜の突き出
し部がメモリセルトランジスタの電荷蓄積領域としてもゲート絶縁膜としても使用されな
い。
【０１３７】
データ保持絶縁膜のエッジ部は中央部と比較して、加工ダメージによって電荷保持力が
劣るが、この領域の電荷保持特性がメモリセルの電荷保持特性に影響しないために、信頼
性の高い不揮発性半導体記憶装置が実現できる。ここで、図３２（Ｂ）に示される断面で
、メモリセルを領域（Ｉ）、（ＩＩ）、（ＩＩＩ）としてエッジ部と中央部とに分割する
。さらに、図３２（Ｃ）に示される断面で、メモリセルを領域（ＩＶ）、（Ｖ）、（ＶＩ
）としてエッジ部と中央部に分割する。ここでは、エッジ部（Ｉ）、（ＩＩＩ）、（ＩＶ
）、（ＶＩ）の電荷蓄積絶縁膜の特性が中央部（ＩＩ）、（Ｖ）と同一であるために、エ
ッジ部に起因した信頼性劣化がない。このように突き出し部の突き出しの長さは、加工ダ
メージの進入深さよりも大きい値とすることで、エッジ部（Ｉ）、（ＩＩＩ）、（ＩＶ）
、（ＶＩ）の特性が中央部（ＩＩ）、（Ｖ）の特性と等しくなる。
【０１３８】
ここで、特にソース、ドレイン間電流の流れる方向（図３２（Ａ）の“Ｇ−Ｈ”方向）
と平行な２辺（素子分離端と接する２辺）で、データ保持絶縁膜が突き出している形状に
なっていることの効果が大きい。これは図３２（Ｃ）の領域（ＩＶ）、（ＶＩ）はソース
、ドレイン間において中央部（Ｖ）と並列に配置されているため、この部分の電荷抜けに
よる閾値低下がメモリセル全体の閾値低下として検知されるため、特に（ＩＶ）、（ＶＩ
）の部分の電荷抜けを防ぐ必要があるためである。
【０１３９】
図３２（Ｂ）に示す断面での各領域をトランジスタを用いた回路図で表すと図３３（Ａ
）の通りとなるが、各領域（Ｉ）、（ＩＩ）、（ＩＩＩ）の特性が等しいため、図３３（
Ｂ）に示されるように１つのトランジスタで表現される。さらに図３２（Ｃ）に示す断面
での各領域をトランジスタを用いた回路図で表すと図３３（Ｃ）の通りとなるが、各領域
（ＩＶ）、（Ｖ）、（ＶＩ）の特性が等しいため、図３３（Ｄ）に示されるように１つの
トランジスタで表現される。
【０１４０】
ここで、図３２（Ｃ）に示された断面を拡大した例を図３４に示す。第１ゲート電極１
４３下の半導体基板１３７と素子分離領域１３０の間には、素子分離側壁絶縁膜１４６が
形成されている。また、第１ゲート電極１３８側面と素子分離領域１３０の間には、ポリ
シリコン側壁酸化膜１４７が形成されている。また、第２ゲート電極１３９がポリシリコ
ン側壁酸化膜１４７及び素子分離領域１３０に接する端部１４８では、第２ゲート電極１
３９が半導体基板１３７方向へ張り出している。このように、データ保持絶縁膜１４２は
第１ゲート１３８よりもポリシリコン側壁酸化膜１４７の厚さ分、素子分離領域１３０方
向に突き出している。また、データ保持絶縁膜１４２は半導体基板１３７よりも素子分離
側壁酸化膜１４６の厚さ分、素子分離領域１３０方向に突き出している。
【０１４１】
本実施例では、データ保持絶縁膜の両端が、ゲート電極及び半導体基板の両方に対して
突き出しているが、ゲート電極又は半導体基板のいずれかに対して突き出していてもよい
。すなわち、図３２の“Ｉ−Ｊ”断面又は“Ｇ−Ｈ”断面のいずれか一方のみを採用し、
他方を本実施例のプロトタイプの通りとしてもよい。また、本実施例ではメモリセルトラ
ンジスタの素子領域を定義する４辺全てにおいてデータ保持絶縁膜が突き出しているが、
４辺のうち少なくとも１辺、好ましくは、ソース、ドレイン間電流の流れる方向と平行な
２辺で、データ保持絶縁膜が突き出している形状であればよい。
【０１４２】
このようにＭＯＮＯＳ型不揮発性メモリセルにおいて、ゲート電極よりもデータ保持絶
縁膜が突き出している形状にすることによって、データ保持特性を向上させることができ
る。
【０１４３】
さらに、ゲート電極に対してデータ保持絶縁膜が突き出した形状となっているので、加
工ダメージを受けたデータ保持絶縁膜端を電荷蓄積領域及びトランジスタのゲート絶縁膜
として使用しなくて済むため、メモリセルの信頼性が向上する。とりわけ、ソース、ドレ
イン間電流の流れる方向（図３２（Ｃ）の“Ｉ−Ｊ”方向）と平行な２辺（素子分離領域
端と接する２辺）で、データ保持絶縁膜が突き出している形状になっていると、閾値降下
を防止でき、データ保持特性を改善する効果が大きい。
【０１４４】
本実施例の半導体装置によれば、電荷蓄積領域の両端が、ゲート側壁絶縁膜の下におい
て、ゲート電極へ突き出し、チャネル端において、半導体基板に対して突き出していれば
、チャネル部への製造工程におけるダメージが入ることを防止できる。
【０１４５】
このように、電荷蓄積領域がゲート電極又は基板に対して突き出していることで、加工
によるダメージを受け、電荷保持特性が劣化した絶縁膜端部を電荷蓄積領域としてもゲー
ト絶縁膜としても使用しないので、メモリセルの信頼性が向上する。
【０１４６】
本実施例の半導体装置においては、読み出し電流が流れる向きと並列に配置された、デ
ータ保持絶縁膜端部をゲート電極又は半導体基板に対して突き出した形状とすることで、
データ保持絶縁膜端部の閾値落ちがメモリセルの閾値落ちとして検知されることを防止す
る。
【０１４７】
なお、実施例１における図２及び図３に示されるような形状の半導体装置とした場合で
も本実施例の半導体装置の効果を得ることができる。
【０１４８】
次に、図３５乃至図４３を用いて本実施例の半導体装置の製造方法の一例を説明する。
図３５乃至図４３においては、それぞれ各図の（Ａ）図が図３２（Ａ）における“Ｉ−Ｊ
”線上での断面、（Ｂ）図が図３２（Ａ）における“Ｇ−Ｈ”線上での断面に相当してい
る。
【０１４９】
まず、半導体基板１３７上に犠牲酸化膜（図示せず）を形成した後、チャネル不純物や
ウエル不純物の注入を行い、犠牲酸化膜を剥離する。
【０１５０】
次に、図３５（Ａ）及び図３５（Ｂ）に示されるように、半導体基板１３７上に例えば
１〜１５ｎｍ程度の厚さのシリコン酸化膜やシリコン酸窒化膜等のトンネル絶縁膜１４０
、例えば３〜３０ｎｍ程度の厚さのシリコン窒化膜やシリコン酸窒化膜、Ｔａ2Ｏ5、Ｔｉ
Ｏ2、Ａｌ2Ｏ3等の絶縁膜により、データ保持絶縁膜１４１を順次形成する。さらに例え
ば１〜１５ｎｍ程度の厚さのシリコン酸化膜やシリコン酸窒化膜等により、ブロック絶縁
膜１４２を形成する。さらにその上に、例えばポリシリコン等により、第１ゲート電極を
１０〜１００ｎｍ程度の厚さで堆積する。さらにシリコン窒化膜等の絶縁膜を１０〜２０
０ｎｍ程度の厚さで堆積してマスク材１５０を形成する。
【０１５１】
次に、図３６（Ａ）及び図３６（Ｂ）に示される工程において、フォトリソグラフィー
によって素子分離領域のパターンニングを行った後、マスク材１５０、第１ゲート電極１
３８、ブロック絶縁膜１４２、データ保持絶縁膜１４１、トンネル絶縁膜１４０、及び半
導体基板１３７を異方性エッチングにより加工し、素子分離溝１５１を形成する。ここで
、形成される素子分離溝の深さは例えば約５０ｎｍ〜３００ｎｍ程度である。なお、図３
６（Ｂ）に示される断面では、素子分離溝は形成されない。
【０１５２】
次に、図３７（Ａ）に示されるように第１ゲート電極１３８の側壁を酸化し、ゲート側
壁絶縁膜１５２が形成される。この工程で酸化される第１ゲート電極１３８の厚さは約０
．５ｎｍから１５ｎｍ程度である。この値は加工によるダメージがデータ保持絶縁膜１４
１に進入しない値が選ばれる。なお、図３７（Ｂ）に示される断面では、酸化は行なわれ
ない。
【０１５３】
このとき半導体基板１３７の素子分離溝１５１の側壁部分も酸化され、素子分離側壁絶
縁膜１５３が形成されるが、データ保持絶縁膜１４１は酸化されないように酸化条件を調
整する。第１ゲート電極１３８は例えばポリシリコンを用い、素子分離溝１５１の側壁は
半導体基板１３７であるので、単結晶シリコンを用いた場合、両者の酸化レートの違いを
利用して、酸化条件が設定できる。この第１ゲート電極１３８の側壁の酸化量及び素子分
離溝１５１の側壁の酸化量によって、データ保持絶縁膜１４１の突き出し量が決まる。す
なわち、第１ゲート電極１３８側面にゲート側壁絶縁膜１５２が形成されたことによる、
第１ゲート電極１３８側面の後退量によって、データ保持絶縁膜１４１の第１ゲート電極
１３８への突き出し量が決定される。また、素子分離溝１５１側面に素子分離側壁絶縁膜
１５３が形成されたことによる、半導体基板１３７側面の後退量によって、データ保持絶
縁膜１４１の半導体基板１３７への突き出し量が決定される。
【０１５４】
ここで形成される素子分離溝の側壁の酸化膜は、半導体基板を構成する単結晶シリコン
の酸化膜であり、比較的硬度が高い性質を持つ。なお、第１ゲート電極１３８の側壁のみ
、または半導体基板１３７の素子分離溝１５１の側壁部のみ酸化されるような条件として
も良い。こうして、酸化により第１ゲート電極１３８や半導体基板１３７が後退した結果
、データ保持絶縁膜１４１の両端は、第１ゲート電極１３８、又は半導体基板１３７のど
ちらか一方、又は第１ゲート電極１３８と半導体基板１３７との両者に対して突き出した
形状となる。
【０１５５】
ここで、データ保持絶縁膜１４１に順テーパが形成されるようにエッチングされる条件
を用いることにより、後の工程の素子分離溝１５１へのシリコン酸化膜埋め込みをより容
易にすることができる。順テーパーの角度としては、半導体基板１３７の上面を標準とし
て６０°から８９°の範囲の角度が良い。
【０１５６】
次に、図３７（Ａ）に示されるように、ポリシリコンからなる第１ゲート電極１３８の
酸化によって、第１ゲート電極側壁酸化膜１５２がデータ保持絶縁膜１４１よりも出る構
造にすることが、例えば、後で述べるＨＤＰ−ＳｉＯ2による素子分離絶縁膜埋め込み時
のデータ保持絶縁膜１４１のダメージを小さくし、より信頼性の高いデバイス構造を形成
するのに望ましい。また、半導体基板１３７の酸化によって、素子分離側壁酸化膜１５３
がデータ保持絶縁膜１４１よりも素子分離溝１５１に出る構造にすることが、後の工程の
素子分離溝１５１へのシリコン酸化膜埋め込みをより容易にすることができる。
【０１５７】
ここで、データ保持絶縁膜１４１の両端は、半導体基板１３７から０．５ｎｍ以上１５
ｎｍ以下の範囲内で突き出していることが信頼性上望ましく、素子分離領域１５１内壁に
形成した酸化膜の厚さとしては、１ｎｍ以上１６ｎｍ以下の範囲で形成することが望まし
い。
【０１５８】
第１ゲート電極１３８や半導体基板１３７を、データ保持絶縁膜１４１に対して後退さ
せる方法は酸化に限定されず、ウェットエッチング等によるエッチバックでも良い。さら
に例えば、ＴＥＯＳやＨＴＯ（High Temperature Oxide）をデータ保持絶縁膜１４１の突
き出し量よりも厚く堆積することにより、後述するＨＤＰ（High  Density  Plasma）−
ＳｉＯ2による素子分離絶縁膜埋め込み時のデータ保持絶縁膜のダメージを小さくしても
良い。この場合、データ保持絶縁膜をエッチングさせないことが必要である。酸化と組み
合わせて、ウェットエッチングなどを用いることもできる。さらに、シリコン酸化膜等の
絶縁膜を例えば５〜５０ｎｍ程度の厚さで堆積した後、異方性エッチングによってエッチ
バックし、側壁絶縁膜を形成し、これをマスクとして第１ゲート絶縁膜及び半導体基板を
エッチングして素子分離溝を形成することもできる。
【０１５９】
次に、図３８（Ａ）に示されるように、素子分離溝１５１を例えば、ＨＤＰ−ＳｉＯ２
やＴＥＯＳなどのシリコン酸化膜等の堆積法で、埋め込んだ後、ＣＭＰ法によって平坦化
して、素子分離領域１１０を形成する。ここで埋め込むシリコン酸化膜は単結晶シリコン
の酸化膜に比べて、比較的硬度が低い性質を持つ。
【０１６０】
次に、図３９（Ａ）及び（Ｂ）に示されるように、ＣＭＰのストッパであるマスク材１
５０をウェットエッチングにより除去する。
【０１６１】
次に、図４０（Ａ）及び（Ｂ）に示されるように、例えばポリシリコンやＷＳｉ（タン
グステンシリサイド）とポリシリコンとのスタック構造、又は、ＮｉＳｉ、ＭｏＳｉ、Ｔ
ｉＳｉ、ＣｏＳｉなどのシリコンの金属化合物とポリシリコンのスタック構造、金属とポ
リシリコンのスタック構造、またはシリコンの金属化合物やＷ、Ａｌ、Ｃｕなどの金属の
単層構造またはポリシリコンの単層構造からなる第２ゲート電極１３９を堆積し、第１ゲ
ート電極１３８と合わせて、メモリセルのゲート電極１３２とする。
【０１６２】
次に、図４１に示されるようにフォトリソグラフィーによってゲートのパターンを形成
し、異方性エッチングによってゲート電極をエッチングする。図４１（Ｂ）においては、
ブロック絶縁膜１４２が露出して、一部にゲート電極１３２が形成される。なお、図４１
（Ａ）に示される断面では、ゲート電極１３２はエッチングされない。この工程において
、データ保持絶縁膜１４１はエッチングしない。ここでは、データ保持絶縁膜１４１の上
のブロック絶縁膜１４２はエッチングしてもしなくてもどちらの場合も可能である。
【０１６３】
次に、必要に応じてエッチングダメージ回復のための熱処理を行った後、図４２（Ｂ）
に示されるように、シリコン酸化膜等の絶縁膜を例えば５〜５０ｎｍ程度の厚さで堆積し
、異方性エッチングによってこれをエッチバックし、側壁絶縁膜１４３を形成する。この
時に側壁絶縁膜１４３をマスクとしてデータ保持絶縁膜１４１もエッチングする。その結
果、ゲート電極１３２に対して、側壁絶縁膜１４３の膜厚分だけ、データ保持絶縁膜１４
１が突き出した形状となる。ここで、側壁絶縁膜１４３の厚さは堆積厚さに相当するので
、堆積膜厚を調整して、側壁絶縁膜１４３の厚さを制御する。又は、側壁絶縁膜１４３を
堆積によってではなく、ゲート多結晶シリコンを酸化することによって形成しても良い。
この場合、側壁絶縁膜１４３の厚さは酸化量によって調整される。
【０１６４】
次に、図４３（Ｂ）に示されるように拡散層の不純物を注入して、ソース、ドレイン不
純物領域１３５，１３６を形成する。さらに、図４３（Ａ）及び（Ｂ）に示されるように
層間絶縁膜１４４を堆積する。さらに層間絶縁膜１４４中にコンタクトプラグ１３３，１
３４を形成し、メタル配線（図示せず）等を形成する工程を経て不揮発性メモリセルを完
成させる。
【０１６５】
本実施例の半導体記憶装置の製造方法によれば、第１ゲート電極１３８でチャネル幅を
規定し、第２ゲート電極１３９でチャネル長を規定することによって、メモリセルを形成
するデータ保持絶縁膜１４１の面積を２つのリソグラフィによって決めることができる。
さらに、この２つのリソグラフィには、直線状のパターンを用いることができる。よって
、チャネル幅とチャネル長以外に、浮遊ゲートと制御ゲートとのリソグラフィ寸法に大き
く依存する浮遊ゲート型不揮発性半導体記憶装置よりも寸法ばらつきのメモリ特性に対す
る影響要因を減らすことができ、メモリセルごとの書き込み電圧や消去電圧をより一層安
定させることができ、信頼性を向上できる。
【０１６６】
また、第１ゲート電極１３８が形成されていない部分には、データ保持絶縁膜１４１が
形成されていない。よって、例えば、第２ゲート電極１３９の下にデータ保持絶縁膜１４
１が形成されている場合に生じる、第２ゲート電極１３９下のデータ保持絶縁膜１４１の
電極加工中や動作時のデータ保持絶縁膜１４１への電荷注入が生じない。よって、それら
が起因となる隣接するメモリセル間のチャネル間の耐圧ばらつきや電流漏れの問題が生じ
ない。
【０１６７】
（実施例３の変形例）
本変形例では、実施例３の半導体装置において、図３２（Ｃ）に示される断面の構造を
図４４に示される構造に替えて構成している。ここでは、素子分離領域の下部がデータ保
持絶縁膜１４１の下側に形成されていない構造となっている。
【０１６８】
本変形例の半導体装置の製造方法は、“Ｉ−Ｊ”線上での断面においてのみ、図３７以
降に示される工程において実施例３と異なり、“Ｇ−Ｈ”線上での断面では、実施例３の
半導体装置の製造方法と同様であるので図示及び説明は省略する。すなわち、図３６（Ａ
）に示される工程の後で、図４５に示されるように。素子分離溝１５１形成後のゲート側
壁絶縁膜形成工程において、素子分離溝１５１の側面の酸化を行わずに、ゲート側壁絶縁
膜１５２を形成する。
【０１６９】
次に、図４６に示されるように、素子分離溝１５１を例えば、ＨＤＰ−ＳｉＯ２やＴＥ
ＯＳなどのシリコン酸化膜等の堆積法で、埋め込んだ後、ＣＭＰ法によって平坦化して、
素子分離領域１１０を形成する。ここで埋め込むシリコン酸化膜は単結晶シリコンの酸化
膜に比べて、比較的硬度が低い性質を持つ。
【０１７０】
次に、図４７に示されるように、ＣＭＰのストッパであるマスク材１５０をウェットエ
ッチングにより除去する。
【０１７１】
次に、図４８に示されるように、例えばポリシリコンやＷＳｉ（タングステンシリサイ
ド）とポリシリコンとのスタック構造、又は、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉ
などのシリコンの金属化合物とポリシリコンのスタック構造、金属とポリシリコンのスタ
ック構造、またはシリコンの金属化合物やＷ、Ａｌ、Ｃｕなどの金属の単層構造またはポ
リシリコンの単層構造からなる第２ゲート電極１３９を堆積し、第１ゲート電極１３８と
合わせて、メモリセルのゲート電極１３２とする。
【０１７２】
次に、図４９に示されるように層間絶縁膜１４４を堆積する。さらに層間絶縁膜１４４
中にコンタクトプラグ１３４を形成し、メタル配線（図示せず）等を形成する工程を経て
不揮発性メモリセルを完成させる。
【０１７３】
このように素子分離側壁絶縁膜を設けないことで、データ保持絶縁膜１４１が第１ゲー
ト電極１３８に対してのみ突き出し、半導体基板１３７に対しては突き出さない形状とす
ることができる。本変形例においても実施例３と同様の効果を得ることができる。
【実施例４】
【０１７４】
図５０には、本発明の実施例４のプロトタイプである自己整合ＳＴＩを用いたＭＯＮＯ
Ｓ型メモリセルが示される。図５０（Ａ）には、本実施例のプロトタイプの上面図が示さ
れていて、素子分離領域１１０に接して半導体基板１１７中の一部にソース不純物領域１
５５が直線状に左右方向に形成されている。このソース不純物領域１５５の一部ではその
幅が大きくなっていて、ソースコンタクト１５７が設けられている。また、このソース不
純物領域１５５に対向して素子分離領域１１０に接して、半導体基板１１７中の一部にド
レイン不純物領域１５６が直線上に左右方向に形成されている。このドレイン不純物領域
１５６の一部ではその幅が大きくなっていて、ドレインコンタクト１５８が設けられてい
る。
【０１７５】
ソース不純物領域１５５及びドレイン不純物領域１５６の長手方向に直交して、ゲート
電極１１２が形成されている。ゲート電極１１２には、その端部に幅の広い領域が設けら
れ、そこにはゲートコンタクト１１４が設けられている。このメモリセルではゲート電極
１１２の真下にソース不純物領域１５５、ドレイン不純物領域１５６が設けられ、データ
読み出し時にはソース不純物領域１５５からドレイン不純物領域１５６へ図５０（Ａ）中
の矢印で示されるＭからＮ方向へ流れる電流量によって書き込み状態と消去状態とを判別
する。このような構造は、ＡＮＤ型ＥＥＰＲＯＭやＤＩＮＯＲ型ＥＥＰＲＯＭ等で利用さ
れる。
【０１７６】
図５０（Ａ）における“Ｋ−Ｌ”線上での断面図が、図５０（Ｂ）に示される。半導体
基板１１７上にゲート電極１１２が形成されている。ゲート電極１１２は、トンネル絶縁
膜１１８、データ保持絶縁膜（電荷蓄積領域）１１９、ブロック絶縁膜１２０からなるゲ
ート絶縁膜の上に積層されている。半導体基板１１７、ゲート電極１１２の表面上には層
間絶縁膜１２１が形成されている。
【０１７７】
また、図５０（Ａ）における“Ｍ−Ｎ”線上での断面図が、図５０（Ｃ）に示される。
半導体基板１１７中には、素子分離溝１２２が設けられ、その中に素子分離領域１１０が
形成されている。素子分離領域１１０の間には、トンネル絶縁膜１１８、データ保持絶縁
膜１１９、ブロック絶縁膜１２０からなるゲート絶縁膜が形成されている。このブロック
絶縁膜１２０上には、ゲート電極１１２が素子分離領域１１０上にまで延在して形成され
ている。トンネル絶縁膜１１８の端部の半導体基板１１７中には、素子分離溝１２２は設
けられておらず、素子分離領域１１０に接して、ソース不純物領域１５５及びドレイン不
純物領域１５６が設けられている。
【０１７８】
このような図５０（Ｂ）、図５０（Ｃ）に示されたメモリセルの製造方法においては、
素子分離溝を形成するためのエッチング加工時や、ゲート電極及びゲート絶縁膜のエッチ
ング加工時に、データ保持絶縁膜端が異方性エッチングのプラズマにさらされるために、
素子分離領域のエッジ及びゲートのエッジにおいてデータ保持絶縁膜が加工ダメージを受
け、このためデータ保持絶縁膜のエッジ部における電荷保持力が劣化し、メモリセルの信
頼性が損なわれる場合がある。
【０１７９】
図５０に示される構造を持つメモリセルの場合、とりわけ素子分離領域のエッジにおけ
るデータ保持絶縁膜の特性劣化が深刻な問題となる場合がある。以下にそれを説明する。
図５０（Ｂ）に示される断面において、メモリセルトランジスタを（Ｉ）、（ＩＩ）、（
ＩＩＩ）の領域に分ける。ここでは、（Ｉ）、（ＩＩＩ）の領域のデータ保持絶縁膜がダ
メージを受けたエッジ領域１２３となっている。同様に図５０（Ｃ）に示される断面にお
いて、メモリセルトランジスタを（ＩＶ）、（Ｖ）、（ＶＩ）の領域に分ける。ここでは
、（ＩＶ）、（ＶＩ）のデータ保持絶縁膜がダメージを受けたエッジ領域１２４となって
いる。
【０１８０】
ここで、データ保持絶縁膜に電子をトラップさせて閾値を高くした状態（書き込み状態
）を仮定する。図５１（Ａ）には、図５０（Ｂ）の断面に相当するトランジスタの回路図
を示し、図５１（Ｂ）には、図５０（Ｃ）の断面に相当するトランジスタの回路図を示し
、図５１（Ｃ）には横軸にゲート電圧、縦軸にドレイン電流を表し、データ保持絶縁膜の
状態ごとの電流―電圧特性の変化を示す。図５１（Ａ）に示される回路図では、ゲートが
共通に接続された３つのトランジスタ（Ｉ）、（ＩＩ）、（ＩＩＩ）がソース、ドレイン
間で並列に接続された構成が示される。このトランジスタ（Ｉ）、（ＩＩ）、（ＩＩＩ）
は、図５０（Ｂ）におけるメモリセルトランジスタ（Ｉ）、（ＩＩ）、（ＩＩＩ）の領域
にそれぞれが対応している。また、図５１（Ｂ）に示される回路図では、ゲートが共通に
接続された３つのトランジスタ（ＩＶ）、（Ｖ）、（ＶＩ）がソース、ドレイン間で直列
に接続された構成が示される。このトランジスタ（ＩＶ）、（Ｖ）、（ＶＩ）は、図５０
（Ｃ）におけるメモリセルトランジスタ（ＩＶ）、（Ｖ）、（ＶＩ）の領域にそれぞれが
対応している。
【０１８１】
データ保持絶縁膜のエッジ部では電荷保持特性が劣化しているので、電子が容易に脱離
する。ＭＯＮＯＳ型メモリセルに代表されるような電荷蓄積領域として絶縁膜を用いた構
造のメモリセルの場合、領域（Ｉ）、（ＩＩ）、（ＩＩＩ）間又は（ＩＶ）、（Ｖ）、（
ＶＩ）間では、電荷の移動は行われないので、電荷が抜けた領域（エッジ部）はチャネル
中央部と比較して閾値が低下する。ここで、図５０（Ｂ）において示される断面は電流が
流れる方向でのチャネルを表していて、この電流が流れる方向にトランジスタが直列に接
続されていた場合、いずれかのトランジスタの閾値が低くなっても、全体としての閾値は
変化しない。
【０１８２】
ここで、領域（ＩＶ）、（Ｖ）、（ＶＩ）はソース、ドレイン間に直列に配置されてい
るので、領域（ＩＶ）、（ＶＩ）の閾値が低下しても領域（Ｖ）の閾値が高ければソース
、ドレイン間に電流は流れず、ゲートエッジ部のしきい値低下はメモリセルの閾値低下と
しては検知されない。一方、領域（Ｉ）、（ＩＩ）、（ＩＩＩ）はソース、ドレイン間に
並列に接続されているので領域（Ｉ）、（ＩＩＩ）の閾値が低下するとソース、ドレイン
間に電流が流れるので、素子分離領域のエッジ部における閾値低下がメモリセルの閾値低
下として検知される。この様子が図５１（Ｃ）に示されている。すなわち、書き込み直後
は各領域ともにほぼ同じゲート電圧になるが、時間の推移とともに書き込み状態で、中央
部（ＩＩ）に比べて、エッジ部（Ｉ）、（ＩＩＩ）におけるゲート電圧がより多く低下し
、消去状態の電圧に近づいている。つまりメモリセルの電荷保持特性が、ダメージを受け
た部分の電荷保持特性で決定されることになる。
【０１８３】
上述のように、自己整合ＳＴＩ構造でＭＯＮＯＳ型メモリセルを形成した場合には、素
子分離領域のエッジ又はゲート電極のエッジでの、電荷蓄積領域のデータ保持特性劣化が
メモリセルの信頼性に対して影響を及ぼし、特に素子領域を定義する４辺のうちソース、
ドレイン間電流の流れる方向と平行な２辺のエッジでの電荷保持特性劣化が問題となりう
る。本実施例では以上の問題を解決する方法を提供する。
【０１８４】
次に、本実施例の自己整合ＳＴＩを用いたＭＯＮＯＳ型メモリセルが図５２に示される
。図５２（Ａ）には、本実施例の半導体装置の上面図が示されていて、素子分離領域１６
０に接して、一方側の半導体基板１６１中にソース不純物領域１６２が直線状に左右方向
に形成されている。このソース不純物領域１６２に対向して、素子分離領域１６０に接し
て、他方側の半導体基板１６１中にドレイン不純物領域１６３が形成されている。ソース
不純物領域１６２には、その一部で幅が広く形成されていて、そこにはソースコンタクト
１６４が形成されている。さらにドレイン不純物領域１６３には、その一部で幅が広く形
成されていて、そこにはドレインコンタクト１６５が形成されている。これらソース不純
物領域１６２、ドレイン不純物領域１６５の長手方向に直交して、ゲート電極１６６が形
成されている。
【０１８５】
また、ゲート電極１６６には、その端部に幅の広い領域が設けられ、そこにはゲートコ
ンタクト１６７が設けられている。このメモリセルではゲート電極１６６の下側の半導体
基板１６１の一部がソース不純物領域１６２、ドレイン不純物領域１６３となり、データ
読み出し時にはソース不純物領域１６２からドレイン不純物領域１６３へ図５２（Ａ）中
の矢印で示されるＱからＲ方向へ流れる電流量によって書き込み状態と消去状態とを判別
する。このような構造は、ＡＮＤ型ＥＥＰＲＯＭやＤＩＮＯＲ型ＥＥＰＲＯＭ等で利用さ
れる。
【０１８６】
図５２（Ａ）における“Ｏ−Ｐ”線上での断面図が、図５２（Ｂ）に示される。半導体
基板１６１上にゲート電極１６６が形成されている。このゲート電極１６６は下層の第１
ゲート１７０、その上の第２ゲート１７１から構成されている。ゲート電極１６６は、ト
ンネル絶縁膜１７２、データ保持絶縁膜（電荷蓄積領域）１７３、ブロック絶縁膜１７４
からなるゲート絶縁膜の上に積層されている。ゲート電極１６６の側面にはゲート側壁絶
縁膜１７５が設けられている。半導体基板１６１、ゲート電極１６６、ゲート側壁絶縁膜
１７５の表面上には層間絶縁膜１７６が形成されている。ここで、データ保持絶縁膜１７
３はゲート電極１６６よりもその幅がゲート側壁絶縁膜１７５の厚さ分、大きく形成され
ている。
【０１８７】
また、図５２（Ａ）における“Ｑ−Ｒ”線上での断面図が、図５２（Ｃ）に示される。
半導体基板１６１中には、素子分離溝１７７が設けられ、その中に素子分離領域１６０が
形成されている。素子分離領域１６０の間には、トンネル絶縁膜１７２、データ保持絶縁
膜１７３、ブロック絶縁膜１７４からなるゲート絶縁膜及び第１ゲート１７０が形成され
ている。このブロック絶縁膜１７４上には、第２ゲート１７１が素子分離領域１６０上に
まで延在して形成されている。ここで、データ保持絶縁膜１７３及びその下に位置するト
ンネル絶縁膜１７２は第１ゲート１７０よりもその幅が大きく形成され、素子分離領域１
６０内に突き出している。
【０１８８】
本メモリセルでは、半導体基板１６１中の上部には図示しない低濃度不純物領域である
ウエルが形成されている。半導体基板１６１上に例えば膜厚が１〜１５ｎｍ程度のシリコ
ン酸化膜やシリコン酸窒化膜等からトンネル絶縁膜１７２が形成されている。さらに、こ
のトンネル絶縁膜１７２上には、膜厚が例えば３〜３０ｎｍ程度のシリコン窒化膜、シリ
コン酸窒化膜、Ｔａ2Ｏ5膜、ＴｉＯ2膜、Ａｌ2Ｏ3膜等の絶縁膜でデータ保持絶縁膜１７
３が形成されている。
【０１８９】
さらにこのデータ保持絶縁膜１７３の上には、膜厚が例えば１〜１５ｎｍ程度のシリコ
ン酸化膜やシリコン酸窒化膜等でブロック絶縁膜１７４が形成されている。このブロック
絶縁膜１７４の上には、例えばポリシリコンやＷＳｉ（タングステンシリサイド）とポリ
シリコンとのスタック構造、又は、ＮｉＳｉ，ＭＯＳｉ，ＴｉＳｉ，ＣｏＳｉとポリシリ
コンのスタック構造、金属とポリシリコンのスタック構造、又はシリコンの金属化合物や
金属の単層構造からなるゲート電極１６６が１０ｎｍから５００ｎｍの厚さで形成されて
いる。ここで、素子分離領域１６０の端に接する半導体基板１６１中には、ソース不純物
領域１６２、ドレイン不純物領域１６３が形成されている。このソース不純物領域１６２
、ドレイン不純物領域１６３は、第１ゲート１７０から突き出したデータ保持絶縁膜１７
３の下に形成されているが、第１ゲート電極１７０の下方には形成されていない。
【０１９０】
次に、本実施例の半導体装置の動作を説明する。図５２に示されたトランジスタがメモ
リセルを構成する。消去動作は例えばゲート電極を０Ｖとした状態で半導体基板に高電圧
（例えば１０〜２５Ｖ）を印加して、半導体基板から電荷蓄積領域にホールを注入するこ
とで行われる。またはソース電位に対してドレイン電位を負にバイアスしてチャネルで加
速されたホットホールを発生させ、さらにゲート電極をソース電位に対して負にバイアス
することでホットホールを電荷蓄積領域に注入することで行われる。またはウエル電位に
対してソース電位及びドレイン電位を正にバイアスして不純物領域とウエル間のジャンク
ションでホットホールを発生させ、さらにゲート電極をウエル電位に対して負にバイアス
することでホットホールを電荷蓄積領域に注入することで行われる。
【０１９１】
書き込み動作は例えば半導体基板を０Ｖとして状態でゲート電極に高電圧（例えば１０
〜２５Ｖ）を印加して、半導体基板から電荷蓄積領域に電子を注入することで行われる。
またはソース電位に対してドレイン電位を正にバイアスしてチャネルで加速されたホット
エレクトロンを発生させ、さらにゲート電極をソース電位に対して正にバイアスすること
でホットエレクトロンを電荷蓄積領域に注入することで行われる。
【０１９２】
読み出し動作では、ドレインコンタクトに接続されたビット線をプリチャージした後に
フローティングにし、ゲート電極の電圧を読み出し電圧Ｖｒｅｆ、ソース線を０Ｖとして
、メモリセルに電流が流れるか否かをビット線で検出することにより行われる。すなわち
、メモリセルの閾値ＶｔｈがＶｒｅｆよりも大きい、書き込み状態ならばメモリセルはオ
フになるのでビット線はプリチャージ電位を保つ。これに対して選択メモリセルの閾値Ｖ
ｔｈがＶｒｅｆよりも小さい消去状態ならばメモリセルはオンするのでビット線の電位は
プリチャージ電位からΔＶだけ低下する。この電位変化をセンスアンプで検知することに
よってメモリセルのデータが読み出される。
【０１９３】
ここで、図５２（Ｂ）に示されるように、データ保持絶縁膜１７３は第１ゲート電極１
７０に対して突き出した形状となっている。ここで、突き出す程度はデータ保持絶縁膜１
７３が０．５ｎｍから１０ｎｍ程度、素子分離領域１６０中に入っている。ここで、突き
出す程度が小さいと、効果が得られず、突き出す程度が大きすぎると製造工程において、
困難が生じ、微細化には不適切である。
【０１９４】
また、図５２（Ｃ）に示されるように、素子分離溝１６０はゲート絶縁膜中のトンネル
絶縁膜１７２及びデータ保持絶縁膜１７３に対して自己整合的に形成されている。このト
ンネル絶縁膜１７２及びデータ保持絶縁膜１７３は、ブロック絶縁膜１７４及び第１ゲー
ト電極１７０より、左右方向に突き出している。このように、電荷蓄積絶縁膜はゲート電
極に対して突き出しており、両端が素子分離絶縁膜中に入り込んだ形状となっている。こ
こでは、“Ｑ−Ｒ”線に平行な方向の制御ゲートの２辺と、“Ｏ−Ｐ”線に平行な方向の
拡散層の２辺で囲まれた制御ゲート下の矩形状の半導体基板領域が島状領域となる。
【０１９５】
第１ゲート電極１７０の下方端の両側の半導体基板１６１上にはソース、ドレイン不純
物領域１６２、１６３が形成され、データの読み出し時にはゲートの長手方向(“Ｑ−Ｒ
”線方向)に流れる電流量によって記憶されたデータを判別する。このように、本実施例
の半導体装置においてはデータ保持絶縁膜が、ゲート電極または半導体基板またはその両
方に対して突き出しているために、データ保持絶縁膜の突き出し部がメモリセルトランジ
スタの電荷蓄積領域としてもゲート絶縁膜としても使用されない。
【０１９６】
データ保持絶縁膜のエッジ部は中央部と比較して、加工ダメージによって電荷保持力が
劣るが、この領域の電荷保持特性がメモリセルの電荷保持特性に影響しないために、信頼
性の高い不揮発性半導体記憶装置が実現できる。
【０１９７】
ここで、図５２（Ｂ）に示される断面で、メモリセルを領域（Ｉ）、（ＩＩ）、（ＩＩ
Ｉ）としてエッジ部と中央部とに分割する。さらに、図５２（Ｃ）に示される断面で、メ
モリセルを領域（ＩＶ）、（Ｖ）、（ＶＩ）としてエッジ部と中央部に分割する。ここで
は、エッジ部（Ｉ）、（ＩＩＩ）、（ＩＶ）、（ＶＩ）の電荷蓄積絶縁膜の特性が中央部
（ＩＩ）、（Ｖ）と同一であるために、エッジ部に起因した信頼性劣化がない。このよう
に突き出し部の突き出しの長さは、加工ダメージの進入深さよりも大きい値とすることで
、エッジ部（Ｉ）、（ＩＩＩ）、（ＩＶ）、（ＶＩ）の特性が中央部（ＩＩ）、（Ｖ）の
特性と等しくなる。
【０１９８】
ここで、特にソース、ドレイン間電流の流れる方向（図５２（Ａ）の“Ｑ−Ｒ”'方向
）と平行な２辺（ゲートエッジを定義する２辺）で、データ保持絶縁膜が突き出している
形状になっていることの効果が大きい。これは図５２（Ｂ）の領域（Ｉ）、（ＩＩＩ）は
ソース、ドレイン間において中央部（ＩＩ）と並列に配置されているため、この部分の電
荷抜けによる閾値低下がメモリセル全体の閾値低下として検知されるため、特に（Ｉ）、
（ＩＩＩ）の部分の電荷抜けを防ぐ必要があるためである。
【０１９９】
図５２（Ｂ）に示す断面での各領域をトランジスタを用いた回路図で表すと図５３（Ａ
）の通りとなるが、各領域（Ｉ）、（ＩＩ）、（ＩＩＩ）の特性が等しいため、図５３（
Ｂ）に示されるように１つのトランジスタで表現される。さらに図５２（Ｃ）に示す断面
での各領域をトランジスタを用いた回路図で表すと図５３（Ｃ）の通りとなるが、各領域
（ＩＶ）、（Ｖ）、（ＶＩ）の特性が等しいため、図５３（Ｄ）に示されるように１つの
トランジスタで表現される。
【０２００】
本実施例では、データ保持絶縁膜の両端が、ゲート電極及び半導体基板の両方に対して
突き出しているが、ゲート電極又は半導体基板のいずれかに対して突き出していてもよい
。すなわち、図５２の“Ｏ−Ｐ”断面又は“Ｑ−Ｒ”断面のいずれか一方のみを採用し、
他方を本実施例のプロトタイプの通りとしてもよい。また、本実施例ではメモリセルトラ
ンジスタの素子領域を定義する４辺全てにおいてデータ保持絶縁膜が突き出しているが、
４辺のうち少なくとも１辺、好ましくは、ソース、ドレイン間電流の流れる方向と平行な
２辺で、データ保持絶縁膜が突き出している形状であればよい。
【０２０１】
本実施例の半導体装置においては、実施例３の半導体装置の効果と同様の効果を得るこ
とができる。すなわち、データ保持絶縁膜が、ゲート電極又は半導体基板又はその両方に
対して突き出しているために、データ保持絶縁膜のエッジ部がメモリセルトランジスタの
電荷蓄積領域としてもゲート絶縁膜としても使用されない。データ保持絶縁膜のエッジ部
は中央部と比較して、加工ダメージによって電荷保持力が劣るが、この領域の電荷保持特
性がメモリセルの電荷保持特性に影響しないために、信頼性の高い不揮発性メモリが実現
できる。
【０２０２】
次に図５４乃至図６２を用いて、本実施例の半導体装置の製造方法の一例を説明する。
【０２０３】
図５４乃至図６２においては、それぞれ各図の（Ａ）図が図５２（Ａ）における“Ｑ−
Ｒ線上での断面、（Ｂ）図が図５２（Ａ）における“Ｏ−Ｐ”線上での断面に相当してい
る。
【０２０４】
まず、半導体基板１６１上に犠牲酸化膜（図示せず）を形成した後、チャネル不純物や
ウエル不純物の注入を行い、犠牲酸化膜を剥離する。
【０２０５】
次に、図５４（Ａ）及び図５４（Ｂ）に示されるように、半導体基板１６１上に例えば
１〜１５ｎｍ程度の厚さのシリコン酸化膜やシリコン酸窒化膜等のトンネル絶縁膜１７２
、例えば３〜３０ｎｍ程度の厚さのシリコン窒化膜やシリコン酸窒化膜、Ｔａ2Ｏ5、Ｔｉ
Ｏ2、Ａｌ2Ｏ3等の絶縁膜により、データ保持絶縁膜１７３を順次形成する。さらに例え
ば１〜１５ｎｍ程度の厚さのシリコン酸化膜やシリコン酸窒化膜等により、ブロック絶縁
膜１７４を形成する。さらにその上に、例えばポリシリコン等により、第１ゲート電極１
７０を１０〜１００ｎｍ程度の厚さで堆積する。さらにシリコン窒化膜等の絶縁膜を１０
〜２００ｎｍ程度の厚さで堆積してマスク材１８０を形成する。
【０２０６】
次に、図５５（Ａ）に示される工程において、フォトリソグラフィーによって素子分離
領域のパターンニングを行った後、マスク材１８０、第１ゲート電極１７０を異方性エッ
チングにより加工する。なお、図５５（Ｂ）に示される断面では、エッチングは行なわれ
ない。
【０２０７】
次に、図５６（Ａ）に示されるように、マスク材１８０をマスクに半導体基板１６１中
に拡散層不純物を注入して、ソース、ドレイン不純物領域１６２，１６３を形成する。
【０２０８】
次に、図５７（Ａ）に示されるようにシリコン酸化膜等の絶縁膜を例えば５〜５０ｎｍ
程度の厚さで堆積した後、異方性エッチングによってエッチバックし、ゲート側壁絶縁膜
１８１を形成し、これをマスクとしてブロック絶縁膜１７４、データ保持絶縁膜１７３、
トンネル絶縁膜１７２、及び半導体基板１６１を異方性エッチングにより加工し、素子分
離溝１７７を形成する。ここで、形成される素子分離溝１７７の深さは例えば約５０ｎｍ
〜３００ｎｍ程度である。なお、図５７（Ｂ）に示される断面では、素子分離溝は形成さ
れない。このようにゲート側壁絶縁膜１８１を形成することで、チャネル端にソース、ド
レイン不純物領域１６２，１６３を残すことができる。この残されたソース、ドレイン不
純物領域１６２，１６３の幅は、残されたゲート側壁絶縁膜１８１の幅に対応して制御で
きる。その結果、第１ゲート電極１７０に対して、ゲート側壁絶縁膜１８１の膜厚だけ、
データ保持絶縁膜１７５が突き出した形状となる。
【０２０９】
次に、必要に応じてエッチングダメージ回復のための熱処理を行った後、図５８（Ａ）
に示されるように、素子分離溝１７７をシリコン酸化膜等の絶縁膜で埋め込み、ＣＭＰ法
によって平坦化した後、ＣＭＰ法のストッパであるマスク材１８０をウェットエッチング
により除去する。また、図５８（Ｂ）に示される断面においては、マスク材１８０を除去
して、第１ゲート電極１７０の上表面を露出させる。
【０２１０】
次に、図５９に示されるように、例えばポリシリコンやＷＳｉとポリシリコンとのスタ
ック構造、または、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉとポリシリコンのスタック
構造、金属とポリシリコンのスタック構造、またはシリコンの金属化合物や金属の単層構
造からなる第２ゲート電極１７１を堆積し、第１ゲート電極１７０と合わせて、メモリセ
ルのゲート電極１６６とする。
【０２１１】
次に、図６０（Ｂ）に示されるようにフォトリソグラフィーによってゲートのパターン
を形成し、異方性エッチングによってゲート電極１６６をエッチングする。この際、通常
の場合、ブロック絶縁膜１７４はわずかにエッチングされるが、データ保持絶縁膜１７３
はエッチングしないようにする。
【０２１２】
必要に応じてエッチングダメージ回復のための熱処理を行ってもよい。また、この工程
の後に、例えば、２ｎｍから２０ｎｍの範囲で、第１ゲート電極を酸化することによって
、ダメージ回復を行っても良い。なお、図６１（Ａ）に示される断面においては、ゲート
電極１６６はエッチングされない。
【０２１３】
次に、図６１（Ｂ）に示されるように、例えば、ＴＥＯＳやＨＴＯからなるシリコン酸
化膜又はシリコン窒化膜からなる絶縁膜を例えば５〜５０ｎｍ程度の厚さで堆積し、異方
性エッチングによってこれをエッチバックし、ゲート側壁絶縁膜１７５を形成する。この
ときにゲート側壁絶縁膜１７５をマスクとしてデータ保持絶縁膜１７３及びトンネル絶縁
膜１７２もエッチングする。その結果、ゲート電極１６６に対して、ゲート側壁絶縁膜１
７５の膜厚だけ、データ保持絶縁膜１７３が突き出した形状となる。なお、図６１（Ａ）
に示される断面では、ゲート側壁絶縁膜１７５は形成されない。
【０２１４】
ここで、側壁絶縁膜１７５を堆積によってではなく、ゲート多結晶シリコンを酸化する
ことによって形成しても良い。この場合、側壁絶縁膜１７５の厚さは酸化量によって調整
される。
【０２１５】
次に、図６２に示されるように、層間絶縁膜１７６を表面上に堆積し、層間絶縁膜１７
６中にコンタクトプラグ１６７を形成し、メタル配線（図示せず）等を形成する工程を経
て不揮発性メモリセルを完成させる。
【０２１６】
このように、本実施例の半導体装置の製造方法によれば、ゲート電極に対してデータ保
持絶縁膜が突き出した形状となっているので、ブロック絶縁膜、データ保持絶縁膜、及び
トンネル絶縁膜をエッチングする工程における加工ダメージを受けたデータ保持絶縁膜端
をデータ保持絶縁膜およびトランジスタのゲート絶縁膜として使用しなくて済むため、メ
モリセルの信頼性が向上する。とりわけ、図５２（Ａ）におけるソース、ドレイン間電流
の流れる方向（“Ｑ−Ｒ”線方向）と平行な２辺（ゲートエッジを定義する２辺）におい
て、データ保持絶縁膜が突き出している形状になっていることの効果が大きい。
【０２１７】
本実施例の製造方法によれば、実施例３と同様の効果を得ることができる。すなわち、
第１ゲート電極でチャネル幅を規定し、第２ゲート電極でチャネル長を規定することによ
って、メモリセルを形成するデータ保持絶縁膜の面積を２つのリソグラフィによって決め
ることができる。さらにこの２つのリソグラフィでは、直線状のパターンを用いることが
できる。よって、浮遊ゲートと制御ゲートとのリソグラフィ寸法に大きく依存する浮遊ゲ
ート型不揮発性半導体装置よりも寸法ばらつきのメモリ特性に対する影響要因をチャネル
幅とチャネル長以外で減らすことができる。よって、メモリセルごとの書き込み電圧や消
去電圧を安定させることができ、信頼性を向上できる。
【０２１８】
また、第１ゲート電極が形成されていない部分には、データ保持絶縁膜が形成されてい
ない。よって、例えば、第２ゲート電極の下にデータ保持絶縁膜が形成されている場合に
生じる第２ゲート電極の下のデータ保持絶縁膜の電極加工中や動作時のデータ保持絶縁膜
への電荷注入が生じない。よってこれらの電荷注入が起因となる隣接するメモリセル間の
耐圧ばらつきや電流漏れの問題が生じない。
【０２１９】
（実施例４の変形例）
本変形例では、図６３に示されるようにバーチャルグラウンドアレイセル構造を実現す
る。図６３は、図５２（Ｃ）に示される断面に対応した構造を拡大して示している。ここ
では、実施例４と異なり、素子分離領域１６０を設けておらず、代わりに高濃度不純物領
域１８５が半導体基板１６１中に設けられている。
【０２２０】
この半導体装置の製造方法は、実施例４の半導体装置の製造方法において、図５７に示
された半導体基板１６１をエッチングする工程に代えて、半導体基板１６１表面からマス
ク材１８０の高さまで絶縁膜を埋め込む。
【０２２１】
さらに、図６１に示される工程に代えて、図６３に示されるように、隣接するゲート電
極間の素子分離を良好とするために例えば、ボロンやインジウムからなるＰ型不純物を１
０１１ｃｍ-2から１０１4ｃｍ-2の範囲で注入して高濃度不純物領域１８５を形成する。
この際、ソース及びドレイン不純物領域部分は、側壁絶縁膜が上部にもあらかじめ形成さ
れているので、Ｐ型不純物のイオンが側壁絶縁膜下の手前で止まるように制限することに
より、Ｎ型ソース及びドレイン不純物領域にはＰ型不純物の混入を行わないように制限で
きる。このＰ型不純物のイオン注入エネルギーとしては、１ｅＶから１００ｅＶの範囲と
する。また、この際、Ｐ型不純物注入イオンのデータ保持絶縁膜に導入されるダメージを
ゲート電極側壁絶縁膜によって分離することができ、より高信頼性のメモリセルを実現で
きる。このような形状のバーチャルグラウンドアレイセルでは、絶縁物埋め込みによる素
子分離領域に替えて、Ｐプラス拡散層又はＮプラス拡散層を形成し、それぞれが素子分離
の役割を果たしている。ここでは、Ｎプラス拡散層がビット線になったり、ソース線にな
ったりして固定されていない。
【０２２２】
本変形例は、実施例４と同様の効果を有し、さらに、隣接するゲート電極間の素子分離
を良好とするために、例えば、ボロンやインジウムからなるｐ型不純物を添加した場合に
は、エッジ部分の反転層形成を抑え、さらに接するメモリセル間のチャネル間の耐圧ばら
つきや電流漏れの問題発生を低減できる。
【実施例５】
【０２２３】
本発明における実施例５の半導体装置の構造を図６４に示す。図６４（Ａ）には、本実
施例の半導体装置の上面図が示されていて、素子分離領域１９０に囲まれて、素子領域１
９１が直線状に左右方向に形成されている。この素子領域１９１の長手方向に直交して、
ゲート電極１９２が形成されている。素子領域１９１には、ゲート電極１９２の左右それ
ぞれの側にコンタクト１９３が１対設けられている。また、ゲート電極１９２には、その
端部に幅の広い領域が設けられ、そこにはゲートコンタクト１９４が設けられている。こ
のメモリセルではゲート電極１９２の両側の素子領域１９１がソース拡散層１９５、ドレ
イン拡散層１９６となり、データ読み出し時にはソース拡散層１９５からドレイン拡散層
１９６へ図６４（Ａ）中の矢印で示されるＳからＴ方向へ流れる電流量によって書き込み
状態と消去状態とを判別する。このような構造は、ＮＡＮＤ型ＥＥＰＲＯＭやＮＯＲ型Ｅ
ＥＰＲＯＭ等で利用される。
【０２２４】
図６４（Ａ）における“Ｓ−Ｔ”線上での断面図が、図６４（Ｂ）に示される。半導体
基板１９７上にゲート電極１９２が形成され、その両側の半導体基板１９７中にソース拡
散層１９５、ドレイン拡散層１９６が形成されている。ゲート電極１９２は、トンネル絶
縁膜１９８、データ保持絶縁膜（電荷蓄積領域）１９９、ブロック絶縁膜２００からなる
ゲート絶縁膜の上に積層されている。半導体基板１９７、ゲート電極１９２の表面上には
層間絶縁膜２０１が形成されている。ここで、ブロック絶縁膜２００はゲート電極１９２
のエッジ部２０２で、その厚さが中央部よりも厚く形成されている。
【０２２５】
また、図６４（Ａ）における“Ｕ−Ｖ”線上での断面図が、図６４（Ｃ）に示される。
半導体基板１９７中には、素子分離溝２０３が設けられ、その中に素子分離領域１９０が
形成されている。素子分離領域１９０の間には、トンネル絶縁膜１９８、データ保持絶縁
膜１９９、ブロック絶縁膜２００からなるゲート絶縁膜及びゲート電極１９２が形成され
ている。このブロック絶縁膜２００上には、ゲート電極１９２が素子分離領域１９０上に
まで延在して形成されている。ここで、ブロック絶縁膜２００はゲート電極１９２のエッ
ジ部２０４において、その厚さが中央部よりも厚く形成されている。
【０２２６】
このようにゲート絶縁膜厚がゲート電極のエッジ部で厚くなっていることに特徴があり
、このためにリードディスターブ特性が改善する。とくにトンネル絶縁膜１９８又はブロ
ック絶縁膜２００が厚くなっていることに特徴があり、好ましくはブロック絶縁膜２００
のエッジ部が厚くなっていることが望ましい。これは電荷が通過するトンネル酸化膜１９
８やデータ保持絶縁膜１９９の膜厚が不均一であると、消去特性やデータ保持特性のばら
つきの原因となるのに対して、電荷の通過がないブロック絶縁膜２００がエッジで厚膜化
しても、特性ばらつきの原因とはならないためである。
【０２２７】
ここで、不揮発性メモリの読み出し動作においては、ゲート電極に読み出し電圧Ｖｒｅ
ｆが加えられるが、読み出し動作を繰り返すのに伴い、Ｖｅｆにより作られた電界によっ
て消去状態のセルの閾値が上昇し、書き込み状態のセルとの閾値マージンが減少するとい
う問題があり、これはリードディスターブと呼ばれている。
【０２２８】
本実施例ではエッジ部で、ゲート絶縁膜が厚膜化しているために、Ｖｒｅｆが作る電界
がエッジ部で弱められる。このためにチャネル中央部と比較してエッジ部でリードディス
ターブによる閾値変動が抑制される。これは、図６４（Ｂ）及び（Ｃ）で示すようにメモ
リセルを（Ｉ）、（ＩＩ）、（ＩＩＩ）及び（ＩＶ）、（Ｖ）、（ＶＩ）に分割した場合
に、（Ｉ）、（ＩＩＩ）と（ＩＶ）、（ＶＩ）の閾値変動が小さくなることを示している
。これらの領域（Ｉ）、（ＩＩ）、（ＩＩＩ）、（ＩＶ）、（Ｖ）、（ＶＩ）はバーズビ
ークの進入深さで定義される。
【０２２９】
特にソース、ドレイン間電流が流れる方向である図６４（Ａ）の“Ｓ−Ｔ”線方向と平
行な２辺（素子分離端）における閾値変動が小さくなることの効果が大きい。
【０２３０】
このことを図６５を用いて説明する。図６５（Ａ）には、図６４（Ｂ）の断面に相当す
るトランジスタの回路図を示し、図６５（Ｂ）には、図６４（Ｃ）の断面に相当するトラ
ンジスタの回路図を示し、図６５（Ｃ）には横軸にゲート電圧、縦軸にドレイン電流を表
し、データ保持絶縁膜の状態ごとの電流―電圧特性の変化を示す。図６５（Ａ）に示され
る回路図では、ゲートが共通に接続された３つのトランジスタ（Ｉ）、（ＩＩ）、（ＩＩ
Ｉ）がソース、ドレイン間で直列に接続された構成が示される。このトランジスタ（Ｉ）
、（ＩＩ）、（ＩＩＩ）は、図６４（Ｂ）におけるメモリセルトランジスタ（Ｉ）、（Ｉ
Ｉ）、（ＩＩＩ）の領域にそれぞれが対応している。トランジスタ（Ｉ）、（ＩＩＩ）が
ブロック絶縁膜が厚膜化しているエッジ部２０２に対応する。また、図６５（Ｂ）に示さ
れる回路図では、ゲートが共通に接続された３つのトランジスタ（ＩＶ）、（Ｖ）、（Ｖ
Ｉ）がソース、ドレイン間で並列に接続された構成が示される。このトランジスタ（ＩＶ
）、（Ｖ）、（ＶＩ）は、図６４（Ｃ）におけるメモリセルトランジスタ（ＩＶ）、（Ｖ
）、（ＶＩ）の領域にそれぞれが対応している。トランジスタ（ＩＶ）、（ＶＩ）がブロ
ック絶縁膜が厚膜化しているエッジ部２０４に対応する。
【０２３１】
図６５（Ｃ）はメモリセルのドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性を示して
いる。消去状態のメモリセルは読み出し時のＶｒｅｆストレスによって閾値が上昇するが
、エッジ部（ＩＶ）、（ＶＩ）では電界が弱められているために閾値変動が小さい。ＭＯ
ＮＯＳ型メモリのように電荷蓄積層として絶縁膜を用いたメモリでは、トラップされた電
荷が絶縁膜中をほとんど移動しないので、エッジ部（ＩＶ）、（ＶＩ）の閾値は中央部（
Ｖ）と比較して低いままに保たれる。図６５（Ｃ）に示されるように領域（ＩＶ）、（Ｖ
）、（ＶＩ）はソース−ドレイン間に並列に配置されているので、メモリセルの閾値は、
より閾値の低い（ＩＶ）、（ＶＩ）によって決定される。このためエッジ部の電界を弱め
て領域（ＩＶ）、（ＶＩ）の閾値変動を抑制することにより、メモリセルの閾値変動を抑
制することが可能となる。
【０２３２】
本実施例のメモリセルでは、半導体基板１９７中の上部には図示しない低濃度不純物領
域であるウエルが形成されている。半導体基板１９７上に例えば膜厚が１ｎｍ〜１５ｎｍ
程度のシリコン酸化膜やシリコン酸窒化膜等からトンネル絶縁膜１９８が形成されている
。さらに、このトンネル絶縁膜１９８上には、膜厚が例えば３ｎｍ〜３０ｎｍ程度のシリ
コン窒化膜、シリコン酸窒化膜、Ｔａ2Ｏ5膜、ＴｉＯ2膜、Ａｌ2Ｏ3膜等の絶縁膜でデー
タ保持絶縁膜１９９が形成されている。
【０２３３】
さらにこのデータ保持絶縁膜１９９の上には、膜厚が例えば１ｎｍ〜１５ｎｍ程度のシ
リコン酸化膜やシリコン酸窒化膜等でブロック絶縁膜２００が形成されている。このブロ
ック絶縁膜２００の上には、例えばポリシリコンやＷＳｉ（タングステンシリサイド）と
ポリシリコンとのスタック構造、又は、ＮｉＳｉ，ＭＯＳｉ，ＴｉＳｉ，ＣｏＳｉとポリ
シリコンのスタック構造、金属とポリシリコンのスタック構造、又はシリコンの金属化合
物や金属の単層構造からなるゲート電極２０２が１０ｎｍから５００ｎｍの厚さで形成さ
れている。ここで、トンネル絶縁膜１９８の端に接する半導体基板１９７中には、ソース
不純物領域１９５、ドレイン不純物領域１９６が形成されている。
【０２３４】
図６４に示されたトランジスタがメモリセルを構成する。消去動作、書き込み動作、読
み出し動作は、実施例３又は４と同様である。
【０２３５】
本実施例では、ゲート絶縁膜をエッジ部で厚膜化することによって、リードディスター
ブストレス時の電界をエッジ部で弱めて、エッジにおける閾値変動を抑制する。
【０２３６】
すなわち、読み出し電流が流れる向きと並列に配置された、絶縁膜端部における閾値上
昇を小さくすることで、チャネル中央部の閾値が上昇してもメモリセルの閾値としてはエ
ッジ部の閾値を検知するので、リードディスターブによるメモリセルの閾値変動を小さく
することができる。
【０２３７】
また、電荷の通過のないブロック絶縁膜の膜厚を変化させることで、書き込み消去特性
やデータ保持特性のばらつきを引き起こすことなく、エッジ部で電界を弱めることができ
る。
【０２３８】
ここで、図６４（Ｃ）に示された断面に、実施例３の半導体装置の構造を組み合わせて
構成した半導体装置の構造の断面を拡大した例を図６６に示す。ゲート電極１９２は第１
ゲート電極２０５とその上の第２ゲート電極２０６とからなり、第１ゲート電極２０５下
の半導体基板１９７と素子分離領域１９０の間には、素子分離側壁絶縁膜２０７が形成さ
れている。また、第１ゲート電極２０５側面と素子分離領域１９０の間には、ゲート電極
側壁絶縁膜（ポリシリコン側壁絶縁膜）２０８が形成されている。ブロック絶縁膜２００
は、第１ゲート電極２０５端部下で、その厚さが他の部分よりも厚く形成されている。ま
た、第２ゲート電極２０６がゲート電極側壁絶縁膜２０８及び素子分離領域１９０に接す
る端部２０９では、第２ゲート電極２０６が半導体基板１９７方向へ張り出している。こ
のように、データ保持絶縁膜１９９は第１ゲート電極２０５よりもゲート電極側壁絶縁膜
２０８の厚さ分、素子分離領域２０３方向に突き出している。
【０２３９】
次に、図６４（Ｂ）に示された断面に、実施例３の半導体装置の構造を組み合わせて構
成した半導体装置の構造の断面を拡大した例を図６７に示す。
【０２４０】
半導体基板１９７上には、トンネル絶縁膜１９８が形成され、その上にはデータ保持絶縁
膜１９９が形成されている。このデータ保持絶縁膜１９９上には、ブロック絶縁膜２００
が形成され、その上には、第１ゲート電極２０５が形成されている。この第１ゲート電極
２０５上には第２ゲート電極２０６が形成され、第１ゲート電極２０５及び第２ゲート電
極２０６側壁には、ゲート電極側壁絶縁膜（ポリシリコン側壁絶縁膜）２０８が形成され
ている。
【０２４１】
ここで、第１ゲート電極２０５端部下のブロック絶縁膜２００とその上のゲート電極側
壁絶縁膜２０８を合わせた厚さが他の部分におけるブロック絶縁膜２００の厚さよりも厚
く形成されている。トンネル絶縁膜１９８端部下の半導体基板１９７中には、ドレイン不
純物領域１９６が形成されている。このドレイン不純物領域１９６上方にデータ保持絶縁
膜１９９が形成されていない領域では、表面酸化膜２１０が形成されている。この表面酸
化膜２１０上には、層間絶縁膜２０１が形成されている。ここで、トンネル絶縁膜１９８
、データ保持絶縁膜１９９、ブロック絶縁膜２００は、第１ゲート電極２０５よりもゲー
ト電極側壁絶縁膜２０８の厚さ分、層間絶縁膜２０１方向に突き出している。
【０２４２】
本実施例では、ブロック絶縁膜２００（ポリシリコン側壁酸化膜２０８の底部付近の領
域をも合わせて含んだ絶縁膜）の両端が、ソース、ドレイン不純物領域１９５、１９６近
辺と素子分離領域２０３近辺の両方において、厚く形成されているが、ソース、ドレイン
不純物領域１９５、１９６近辺と素子分離領域２０３近辺のいずれかにおいて、厚さが厚
く形成されていてもよい。すなわち、図６４（Ａ）の“Ｓ−Ｔ”線での断面又は“Ｕ−Ｖ
”線での断面のいずれか一方のみを採用し、他方を実施例３のプロトタイプの通りとして
もよい。
【０２４３】
なお、実施例１における図２及び図３に示されるような形状の半導体装置としても本実
施例の半導体装置の効果を得ることができる。
【０２４４】
次に図６８乃至図７６を用いて、本実施例の半導体装置を実現するための製造方法の一
例を説明する。
【０２４５】
図６８乃至図７６においては、それぞれ各図の（Ａ）図が図６４（Ａ）における“Ｓ−
Ｔ”線上での断面、（Ｂ）図が図６４（Ａ）における“Ｕ−Ｖ”線上での断面に相当して
いる。
【０２４６】
まず、半導体基板１９７上に犠牲酸化膜（図示せず）を形成した後、チャネル不純物や
ウエル不純物の注入を行い、犠牲酸化膜を剥離した後、図６８に示されるように、半導体
基板１９７上に例えば１〜１５ｎｍ程度の厚さのシリコン酸化膜やシリコン酸窒化膜等の
トンネル絶縁膜１９８を形成する。次に、例えば３〜３０ｎｍ程度の厚さの電荷蓄積絶縁
膜であるシリコン窒化膜やシリコン酸窒化膜、Ｔａ2Ｏ5膜、ＴｉＯ2膜、Ａｌ2Ｏ3膜等の
絶縁膜、さらに例えば１〜１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜等のブロッ
ク絶縁膜２００を介して、例えばポリシリコン等の第１ゲート電極２０５を１０〜１００
ｎｍ程度の厚さで堆積する。さらにマスク材２１１となるシリコン窒化膜等の絶縁膜を１
０〜２００ｎｍ程度の厚さで堆積する。
【０２４７】
次に、図６９（Ａ）に示されるように、フォトリソグラフィーによって素子分離領域の
パターンニングを行った後、マスク材２１１、第１ゲート電極２０５を異方性エッチング
により加工する。なお、図６９（Ｂ）における断面では、素子分離領域はパターニングさ
れない。
【０２４８】
次に、図７０（Ａ）に示されるように、第１ポリシリコン電極２０５を酸化して、ポリ
シリコン側壁酸化膜２０８を形成する。このとき酸化剤がゲート電極エッジに入り込みブ
ロック絶縁膜２００がエッジ部で厚膜化するように酸化条件を調整する。なお、図７０（
Ｂ）に示される断面では、ポリシリコン側壁酸化膜２０８は形成されない。
【０２４９】
ここで、メモリセルのゲート幅をＬWとすると、バーズビークによって厚膜化しないブ
ロック絶縁膜を残し、均一な書き込み消去状態を実現する必要がある。
【０２５０】
このため、バーズビークの進入長はＬWの１／２以下である必要がある。この進入長を得
る酸化膜厚は、ゲート電極側壁部の酸化膜厚増分をＬWの１／４より小さくする必要があ
る。
【０２５１】
よって、ＬWを０．２μｍ以下に微細化した場合、酸化膜厚増分を５０ｎｍより小さく
する必要がある。一方、側壁酸化量が２０ｎｍ以下の場合、酸化膜厚増分は、側壁酸化量
の１／４程度である。ここで、素子分離膜形成のダメージ領域を回避するために２ｎｍ以
上の側壁酸化が必要であり、端部で厚膜化する酸化膜厚増分は０．６ｎｍ以上５０ｎｍ以
下の範囲内にすることが望ましい。
【０２５２】
次に、図７１（Ａ）に示されるように、ゲート絶縁膜１９８，１９９，２００及び半導
体基板１９７を異方性エッチングして素子分離溝２０３を形成する。次に、この素子分離
溝２０３側面を酸化して、素子分離側壁酸化膜２０７を形成する。このように図７０（Ａ
）に示される第１ゲート電極２０５の酸化によって、ポリシリコン側壁酸化膜２０８を形
成し、このポリシリコン側壁酸化膜２０８をマスクとして、データ保持絶縁膜１９９がエ
ッチングされるため、ポリシリコン側壁酸化膜２０８とデータ保持絶縁膜１９９とを自己
整合的に位置合わせを行うことができる。よって、後述するＨＤＰ−ＳｉＯ2の素子分離
絶縁膜埋め込み時のダメージを受けるデータ保持絶縁膜端の突出部を非常に小さくでき、
信頼性が向上する。
【０２５３】
また、半導体領域の側壁酸化膜厚さをポリシリコンの側壁酸化膜よりもはるかに薄膜化
ができる。その厚さは例えば０から１０ｎｍ程度の範囲に設定でき、半導体領域の凸部の
薄膜での電界集中を防ぐことができる。
【０２５４】
ここで、データ保持絶縁膜に順テーパが形成されるようにエッチングされる条件を用い
ることで、後の工程での素子分離トレンチへのシリコン酸化膜埋め込みをより容易にする
ことができる。順テーパの角度は半導体基板表面を基準として６０°から８９°の範囲の
角度が好ましい。製造方法において、素子分離絶縁膜を埋め込む際に、ゲート電極側壁酸
化膜、データ保持絶縁膜、及び半導体基板をすべて順テーパで形成することができるため
に、素子分離絶縁膜の埋め込み性が向上し、信頼性が向上する。また、ブロック絶縁膜に
バーズビークを入れることによってリードディスターブ特性が向上する。
【０２５５】
本実施例においては、データ保持絶縁膜の両端は、半導体基板から０．５ｎｍ以上１５
ｎｍ以下の範囲で突き出していることが信頼性上望ましく、トレンチ内壁に形成した酸化
膜の厚さは１ｎｍ以上１６ｎｍ以下の範囲で形成することが好ましい。
【０２５６】
次に必要に応じてエッチングダメージ回復のための熱処理を行ってもよい。
【０２５７】
さらに、ＨＤＰ−ＳｉＯ２やＴＥＯＳなどのシリコン酸化膜などの堆積方法で、素子分
離溝をシリコン酸化膜等の絶縁膜で埋め込み、ＣＭＰ法によって平坦化する。なお、図７
１（Ｂ）に示される工程では、素子分離溝は形成されない。
【０２５８】
次に、図７２に示されるように、ＣＭＰ法のストッパであるマスク材２１１をウェット
エッチングにより除去する。
【０２５９】
次に、図７３に示されるように、ポリシリコンやＷＳｉ（タングステンシリサイド）と
ポリシリコンとのスタック構造、または、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉとポ
リシリコンのスタック構造、金属とポリシリコンのスタック構造、またはシリコンの金属
化合物や金属の単層構造からなる第２ゲート電極２０６を堆積し、第１ゲート電極２０５
と合わせて、メモリセルのゲート電極１９２とする。
【０２６０】
次に、図７４（Ｂ）に示されるようにフォトリソグラフィーによってゲートのパターン
を形成し、異方性エッチングによってゲート電極１９２をエッチングする。このとき、ブ
ロック絶縁膜２００、データ保持絶縁膜１９９、トンネル絶縁膜１９８はエッチングしな
い。なお、図７４（Ａ）に示される断面では、ゲート電極のエッチングは行なわれない。
【０２６１】
次に、図７５（Ｂ）に示されるようにゲート電極１９２を酸化する。このとき酸化剤が
ゲート電極エッジに入り込みブロック絶縁膜２００がエッジ部で厚膜化するように酸化条
件を調整する。なお、図７５（Ａ）に示される断面では、ゲート電極の酸化は行なわれな
い。
【０２６２】
ここで、メモリセルのゲート幅をＬWとすると、バーズビークによって厚膜化しないブ
ロック絶縁膜を残し、均一な書き込み消去状態を実現する必要がある。
【０２６３】
このため、バーズビークの進入長はＬWの１／２以下である必要がある。この進入長を
得る酸化膜厚は、ゲート電極側壁部の酸化膜厚増分をＬWの１／４より小さくする必要が
ある。
【０２６４】
よって、ＬWを０．２μｍ以下に微細化した場合、酸化膜厚増分を５０ｎｍより小さく
する必要がある。一方、側壁酸化量が２０ｎｍ以下の場合、酸化膜厚増分は、側壁酸化量
の１／４程度である。ここで、素子分離膜形成のダメージ領域を回避するために２ｎｍ以
上の側壁酸化が必要であり、端部で厚膜化する酸化膜厚増分は、０．６ｎｍ以上５０ｎｍ
以下の範囲内にすることが望ましい。
【０２６５】
次に、図７６（Ｂ）に示されるように、ゲート側壁絶縁膜２１２をマスクとして、ブロ
ック絶縁膜２００、データ保持絶縁膜１９９、トンネル絶縁膜１９８をエッチングする。
【０２６６】
次に、拡散層不純物注入、層間絶縁膜２０１を堆積し、コンタクトプラグ１９３、１９
４を形成し、メタル配線（図示せず）等の工程を経て不揮発性メモリセルを完成させる。
【０２６７】
このように、本実施例によれば、ゲート電極のエッジ部においてゲート絶縁膜、とくに
ブロック絶縁膜が厚膜化しているためにデータ読み出し時にゲート絶縁膜に加わる電界を
エッジ部において低下させることができるのでリードディスターブ特性が向上する。とり
わけ、図６４（Ａ）におけるソース、ドレイン間電流の流れる方向（Ｓ−Ｔ方向）と平行
な２辺（素子分離端と接する２辺）で、ゲート絶縁膜が厚膜化していることの効果が大き
い。
【０２６８】
本実施例ではメモリセルトランジスタの素子領域を定義する４辺全てのエッジ部におい
てゲート絶縁膜が厚膜化しているが、４辺のうち少なくとも１辺、好ましくは、ソース、
ドレイン間電流の流れる方向と平行な２辺のエッジ部で、ゲート絶縁膜、好ましくはブロ
ック絶縁膜が厚膜化していればよい。
【０２６９】
また、本実施例の半導体記憶装置の製造方法によれば、実施例３の半導体装置の製造方
法と同様の効果を得ることができる。さらに、リードディスターブによるメモリセルの閾
値変動が小さい半導体装置の製造方法を提供することができる。
【実施例６】
【０２７０】
本発明の実施例６の自己整合ＳＴＩを用いたＭＯＮＯＳ型メモリセルが図７７に示され
る。図７７（Ａ）には、本実施例の半導体装置の上面図が示されていて、素子分離領域２
１５に接して、一方側の半導体基板２１６中にソース不純物領域２１７が直線状に左右方
向に形成されている。このソース不純物領域２１７に対向して、素子分離領域２１５に接
して、他方側の半導体基板２１６中にドレイン不純物領域２１８が形成されている。ソー
ス不純物領域２１７には、その一部で幅が広く形成されていて、そこにはソースコンタク
ト２１９が形成されている。さらにドレイン不純物領域２１８には、その一部で幅が広く
形成されていて、そこにはドレインコンタクト２２０が形成されている。これらソース不
純物領域２１７、ドレイン不純物領域２１８の長手方向に直交して、ゲート電極２２０が
形成されている。
【０２７１】
また、ゲート電極２２０には、その端部に幅の広い領域が設けられ、そこにはコンタク
ト２２１が設けられている。このメモリセルではゲート電極２２０の下側の半導体基板２
１６の一部がソース不純物領域２１７、ドレイン不純物領域２１８となり、データ読み出
し時にはソース不純物領域２１７からドレイン不純物領域２１８へ図７７（Ａ）中の矢印
で示されるＹからＺ方向へ流れる電流量によって書き込み状態と消去状態とを判別する。
このような構造は、ＡＮＤ型ＥＥＰＲＯＭやＤＩＮＯＲ型ＥＥＰＲＯＭ等で利用される。
【０２７２】
図７７（Ａ）における“Ｗ−Ｘ”線上での断面図が、図７７（Ｂ）に示される。半導体
基板２１６上にゲート電極２２０が形成されている。ゲート電極２２０は、トンネル絶縁
膜２２２、データ保持絶縁膜（電荷蓄積領域）２２３、ブロック絶縁膜２２４からなるゲ
ート絶縁膜の上に積層されている。半導体基板２１６、ゲート電極２２０の表面上には層
間絶縁膜２２５が形成されている。ここでは、ゲート絶縁膜厚がゲート電極のエッジ部２
２６で厚くなっていることに特徴があり、このためにリードディスターブ特性が改善する
。とくにトンネル絶縁膜２２２又はブロック絶縁膜２２４が厚くなっていることに特徴が
あり、好ましくはブロック絶縁膜２２４のエッジ部が厚くなっていることが望ましい。こ
れは電荷が通過するトンネル酸化膜２２２やデータ保持絶縁膜２２３の膜厚が不均一であ
ると、消去特性やデータ保持特性のばらつきの原因となるのに対して、電荷の通過がない
ブロック絶縁膜２２４がエッジで厚膜化しても、特性ばらつきの原因とはならないためで
ある。
【０２７３】
また、図７７（Ａ）における“Ｙ−Ｚ”線上での断面図が、図７７（Ｃ）に示される。
半導体基板２１６中には、素子分離溝２２７が設けられ、その中に素子分離領域２１５が
形成されている。素子分離領域２１５の間には、トンネル絶縁膜２２２、データ保持絶縁
膜２２３、ブロック絶縁膜２２４からなるゲート絶縁膜及びゲート電極２２０が形成され
ている。ここでは、ゲート絶縁膜厚がゲート電極のエッジ部２２６で厚くなっていること
に特徴があり、このためにリードディスターブ特性が改善する。とくにトンネル絶縁膜２
２２またはブロック絶縁膜２２４が厚くなっていることに特徴があり、好ましくはブロッ
ク絶縁膜２２４のエッジ部が厚くなっていることが望ましい。
【０２７４】
本メモリセルでは、半導体基板２１６中の上部には図示しない低濃度不純物領域である
ウエルが形成されている。半導体基板２１６上に例えば膜厚が１〜１５ｎｍ程度のシリコ
ン酸化膜やシリコン酸窒化膜等からトンネル絶縁膜２２２が形成されている。さらに、こ
のトンネル絶縁膜２２２上には、膜厚が例えば３〜３０ｎｍ程度のシリコン窒化膜、シリ
コン酸窒化膜、Ｔａ2Ｏ5膜、ＴｉＯ2膜、Ａｌ2Ｏ3膜等の絶縁膜でデータ保持絶縁膜２２
３が形成されている。
【０２７５】
さらにこのデータ保持絶縁膜２２３の上には、膜厚が例えば１〜１５ｎｍ程度のシリコ
ン酸化膜やシリコン酸窒化膜等でブロック絶縁膜２２４が形成されている。このブロック
絶縁膜２２４の上には、例えばポリシリコンやＷＳｉ（タングステンシリサイド）とポリ
シリコンとのスタック構造、又は、ＮｉＳｉ，ＭＯＳｉ，ＴｉＳｉ，ＣｏＳｉとポリシリ
コンのスタック構造、金属とポリシリコンのスタック構造、又はシリコンの金属化合物や
金属の単層構造からなるゲート電極１６６が１０ｎｍから５００ｎｍの厚さで形成されて
いる。ここで、素子分離領域２２７の端に接する半導体基板２１６中には、ソース不純物
領域２１７、ドレイン不純物領域２１８が形成されている。このソース不純物領域２１７
、ドレイン不純物領域２１８は、トンネル絶縁膜２２２の端の下方の素子分離領域２２７
下に形成されている。
【０２７６】
不揮発性メモリの読み出し動作においてはゲート電極に読み出し電圧Ｖｒｅｆが加えら
れるが、読み出し動作を繰り返すのに伴い、Ｖｒｅｆにより作られた電界によって消去状
態のセルの閾値が上昇し、書き込み状態のセルとの閾値マージンが減少するリードディス
ターブという問題がある。
【０２７７】
本実施例ではゲート電極２２０のエッジ部２２６，２２８で、ゲート絶縁膜２２２，２
２４が厚膜化しているために、Ｖｒｅｆが作る電界がエッジ部２２６，２２８で弱められ
る。このためにチャネル中央部と比較してエッジ部２２６，２２８でリードディスターブ
による閾値変動が抑制される。これは、図７７（Ｂ）、（Ｃ）で示すようにメモリセルを
領域（Ｉ）、（ＩＩ）、（ＩＩＩ）及び領域（ＩＶ）、（Ｖ）、（ＶＩ）に分割した場合
に、領域（Ｉ）、（ＩＩＩ）と領域（ＩＶ）、（ＶＩ）の閾値変動が小さくなることを示
している。特にソース、ドレイン間電流が流れる方向である図７７（Ａ）の“Ｙ−Ｚ”線
方向と平行な２辺（素子分離端）における閾値変動が小さくなることの効果が大きい。
【０２７８】
このことを図７８（Ａ）、（Ｂ）、（Ｃ）で説明する。図７８（Ａ）には、図７７（Ｂ
）の断面に相当するトランジスタの回路図を示し、図７８（Ｂ）には、図７７（Ｃ）の断
面に相当するトランジスタの回路図を示し、図７８（Ｃ）には横軸にゲート電圧、縦軸に
ドレイン電流を表し、データ保持絶縁膜の状態ごとの電流―電圧特性の変化を示す。図７
８（Ａ）に示される回路図では、ゲートが共通に接続された３つのトランジスタ（Ｉ）、
（ＩＩ）、（ＩＩＩ）がソース、ドレイン間で並列に接続された構成が示される。このト
ランジスタ（Ｉ）、（ＩＩ）、（ＩＩＩ）は、図７７（Ｂ）におけるメモリセルトランジ
スタ（Ｉ）、（ＩＩ）、（ＩＩＩ）の領域にそれぞれが対応している。また、図７８（Ｂ
）に示される回路図では、ゲートが共通に接続された３つのトランジスタ（ＩＶ）、（Ｖ
）、（ＶＩ）がソース、ドレイン間で直列に接続された構成が示される。このトランジス
タ（ＩＶ）、（Ｖ）、（ＶＩ）は、図７７（Ｃ）におけるメモリセルトランジスタ（ＩＶ
）、（Ｖ）、（ＶＩ）の領域にそれぞれが対応している。
【０２７９】
図７８（Ｃ）はメモリセルのドレイン電流Ｉｄ−ゲート電圧特性Ｖｇ特性を示している
。消去状態のメモリセルは読み出し時のＶｒｅｆストレスによって閾値が上昇するが、エ
ッジ部（Ｉ）、（ＩＩＩ）では電界が弱められているために中央部（ＩＩ）に比べて、閾
値変動が小さい。ＭＯＮＯＳ型メモリのように電荷蓄積層として絶縁膜を用いたメモリで
は、トラップされた電荷が絶縁膜中をほとんど移動しないので、エッジ部（Ｉ）、（ＩＩ
Ｉ）の閾値は中央部（ＩＩ）と比較して低いままに保たれる。図７８（Ａ）に示すように
領域（Ｉ）、（ＩＩ）、（ＩＩＩ）はソース-ドレイン間に並列に配置されているので、
メモリセルの閾値は、より閾値の低い領域（Ｉ）、（ＩＩＩ）によって決定される。この
ためエッジ部の電界を弱めて（Ｉ）、（ＩＩＩ）の閾値変動を抑制することにより、メモ
リセルの閾値変動を抑制することが可能となる。
【０２８０】
本実施例の半導体装置の消去動作、書き込み動作及び読み出し動作は実施例４の半導体
装置と同様である。
【０２８１】
次に、図７７（Ｃ）に示される断面の拡大図を図７９に示す。
【０２８２】
第１ゲート電極２３０と素子分離領域２１５の間には、ポリシリコン側壁絶縁膜２３１
が形成されている。さらにこのポリシリコン側壁絶縁膜２３１と素子分離絶縁膜２１５と
の間には、ゲート側壁絶縁膜２３２が形成されている。このゲート側壁絶縁膜２３２は、
データ保持絶縁膜２２３の側面にまで延びて形成されている。また、第２ゲート電極２３
３が第１ゲート電極２３０上に形成されていて、ポリシリコン側壁酸化膜２３１、ゲート
側壁絶縁膜２３２及び素子分離領域２１５に接する端部２３４では、第２ゲート電極２３
３が半導体基板２１６方向へ張り出している。このように、データ保持絶縁膜２２３は第
１ゲート電極２３０よりもポリシリコン側壁酸化膜２３１の厚さ分、素子分離領域２１５
方向に突き出している。また、ブロック絶縁膜２２４は第１ゲート電極２３０の端部下で
、他の部分よりもその厚さが厚く形成されている。
【０２８３】
また、トンネル絶縁膜２２２に接続して、素子分離側壁絶縁膜２３５が素子分離領域２
１５と半導体基板２１６との間に形成されている。さらにデータ保持絶縁膜２２３の端部
の下方には、ドレイン不純物領域２１７が形成されている。
【０２８４】
図７９に示された構造では、データ保持絶縁膜２２３の端部が、第１ゲート電極２３０
に対して突き出しているが、必ずしも第１ゲート電極２３０に対して突き出している必要
はない。すなわち、図７７（Ｂ）、（Ｃ）に示されるように、ゲート電極に側壁絶縁膜を
形成せず、データ保持絶縁膜２２３の端部がゲート電極２２０に対して突き出さないよう
に構成できる。また、本実施例ではメモリセルトランジスタのゲート電極の端部の下方の
４辺全てにおいてブロック絶縁膜が厚く形成されているが、４辺のうち少なくとも１辺、
好ましくは、ソース、ドレイン間電流の流れる方向と平行な２辺の端部で、ゲート絶縁膜
、好ましくはブロック絶縁膜が厚く形成されていればよい。
【０２８５】
このように、本実施例の半導体装置によれば、ゲート電極エッジ部下方においてゲート
絶縁膜、特にブロック絶縁膜が厚膜化しているためにデータ読み出し時にゲート絶縁膜に
加わる電界をゲート電極のエッジ部において低下させることができるのでリードディスタ
ーブ特性が向上する。とりわけ、ソース、ドレイン間電流の流れる方向（図７７（Ａ）に
おける“Ｙ−Ｚ”線方向）と平行な２辺（ゲートエッジを定義する２辺）、すなわち、図
７７（Ｂ）に示される断面で、ゲート絶縁膜端部が厚膜化していることの効果が大きい。
【０２８６】
次に図８０乃至図８８を用いて、本実施例の半導体装置の製造方法の一例を説明する。
【０２８７】
図８０乃至図８８においては、それぞれ各図の（Ａ）図が図７７（Ａ）における“Ｙ−
Ｚ”線上での断面、（Ｂ）図が図７７（Ａ）における“Ｗ−Ｘ”線上での断面に相当して
いる。
【０２８８】
まず、半導体基板２１６上に犠牲酸化膜（図示せず）を形成した後、チャネル不純物や
ウエル不純物の注入を行い、犠牲酸化膜を剥離する。
【０２８９】
次に、図８０（Ａ）及び図８０（Ｂ）に示されるように、半導体基板２１６上に例えば
１〜１５ｎｍ程度の厚さのシリコン酸化膜やシリコン酸窒化膜等のトンネル絶縁膜２２２
、例えば３〜３０ｎｍ程度の厚さのシリコン窒化膜やシリコン酸窒化膜、Ｔａ2Ｏ5、Ｔｉ
Ｏ2、Ａｌ2Ｏ3等の絶縁膜により、データ保持絶縁膜２２３を順次形成する。さらに例え
ば１〜１５ｎｍ程度の厚さのシリコン酸化膜やシリコン酸窒化膜等により、ブロック絶縁
膜２２４を形成する。さらにその上に、例えばポリシリコン等により、第１ゲート電極２
３０を１０〜１００ｎｍ程度の厚さで堆積する。さらにシリコン窒化膜等の絶縁膜を１０
〜２００ｎｍ程度の厚さで堆積してマスク材２４０を形成する。
【０２９０】
次に、図８１（Ａ）に示される工程において、フォトリソグラフィーによって素子分離
領域のパターンニングを行った後、マスク材２４０、第１ゲート電極２３０、ブロック絶
縁膜２２４、データ保持絶縁膜２２３及びトンネル絶縁膜２３２を異方性エッチングによ
り加工する。なお、図８１（Ｂ）に示される断面では、エッチングは行なわれない。
【０２９１】
次に、図８２（Ａ）に示されるように、マスク材２４０をマスクに半導体基板２１６中
に拡散層不純物を注入して、ソース、ドレイン不純物領域２１７、２１８を形成する。続
いて、第１ゲート電極２３０を酸化する。このとき酸化剤がゲート電極エッジに入り込み
ブロック絶縁膜２２４がエッジ部で厚膜化するように酸化条件を調整する。なお、この工
程において、図８２（Ｂ）に示される断面では、不純物注入や酸化は行なわれない。
【０２９２】
ここで、メモリセルのゲート幅をＬWとすると、バーズビークによって厚膜化しないブ
ロック絶縁膜を残し、均一な書き込み消去状態を実現する必要がある。
【０２９３】
このため、バーズビークの進入長はＬWの１／２以下である必要がある。この進入長を得
る酸化膜厚は、ゲート電極側壁部の酸化膜厚増分をＬWの１／４より小さくする必要があ
る。
【０２９４】
よって、ＬWを０．２μｍ以下に微細化した場合、酸化膜厚増分を５０ｎｍより小さく
する必要がある。一方、側壁酸化量が２０ｎｍ以下の場合、酸化膜厚増分は、側壁酸化量
の１／４程度である。ここで、素子分離膜形成のダメージ領域を回避するために２ｎｍ以
上の側壁酸化が必要であり、端部で厚膜化する酸化膜厚増分は。０．６ｎｍ以上５０ｎｍ
以下の範囲内にすることが望ましい。
【０２９５】
次に、図８３（Ａ）に示されるようにシリコン酸化膜等の絶縁膜を例えば５〜５０ｎｍ
程度の厚さで堆積した後、異方性エッチングによってエッチバックし、ゲート側壁絶縁膜
２４２を形成し、これをマスクとして半導体基板２６１を異方性エッチングにより加工し
、素子分離溝２２７を形成する。ここで、形成される素子分離溝２２７の深さは例えば約
５０ｎｍ〜３００ｎｍ程度である。なお、図８３（Ｂ）に示される断面では、素子分離溝
は形成されない。このようにゲート側壁絶縁膜２４２を形成することで、チャネル端にソ
ース、ドレイン不純物領域２１７，２１８を残すことができる。この残されたソース、ド
レイン不純物領域２１７，２１８の幅は、残されたゲート側壁絶縁膜２４２の幅に対応し
て制御できる。
【０２９６】
次に、必要に応じてエッチングダメージ回復のための熱処理を行った後、図８４（Ａ）
に示されるように、素子分離溝２２７をＨＤＰ−ＳｉＯ２やＴＥＯＳなどのシリコン酸化
膜などの堆積方法で、シリコン酸化膜等の絶縁膜で埋め込み、ＣＭＰ法によって平坦化し
た後、ＣＭＰ法のストッパであるマスク材２４０をウェットエッチングにより除去する。
また、図８４（Ｂ）に示される断面においては、マスク材２４０を除去して、第１ゲート
電極２３０の上表面を露出させる。
【０２９７】
次に、図８５に示されるように、例えばポリシリコンやＷＳｉとポリシリコンとのスタ
ック構造、または、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉとポリシリコンのスタック
構造、金属とポリシリコンのスタック構造、またはシリコンの金属化合物や金属の単層構
造からなる第２ゲート電極２３３を堆積し、第１ゲート電極２３０と合わせて、メモリセ
ルのゲート電極２２０とする。
【０２９８】
次に、図８６（Ｂ）に示されるようにフォトリソグラフィーによってゲートのパターン
を形成し、異方性エッチングによってゲート電極２２０をエッチングする。この際、通常
の場合、ブロック絶縁膜２２４はわずかにエッチングされるが、データ保持絶縁膜２２３
はエッチングしないようにする。さらに、必要に応じてエッチングダメージ回復のための
熱処理を行ってもよい。また、この工程の後に、例えば、２ｎｍから２０ｎｍの範囲で、
第１ゲート電極を酸化することによって、ダメージ回復を行っても良い。なお、図８６（
Ａ）に示される断面においては、ゲート電極２２０はエッチングされない。
【０２９９】
次に、図８７（Ｂ）に示されるように、ゲート電極２２０を酸化してゲート側壁絶縁膜
２４１を形成する。このとき酸化剤がゲート電極２２０のエッジに入り込みブロック絶縁
膜２２４がエッジ部で厚膜化するように酸化条件を調整する。
【０３００】
ここで、メモリセルのゲート幅をＬWとすると、バーズビークによって厚膜化しないブロ
ック絶縁膜２２４を残し、均一な書き込み消去状態を実現する必要がある。このため、バ
ーズビークの進入長はＬWの１／２以下である必要がある。この進入長を得るブロック絶
縁膜２２４の酸化膜厚は、ゲート電極２２０の側壁部の酸化膜厚増分をＬWの１／４より
小さくする必要がある。
【０３０１】
よって、ＬWを０．２μｍ以下に微細化した場合、酸化膜厚増分を５０ｎｍより小さく
する必要がある。一方、側壁酸化量が２０ｎｍ以下の場合、酸化膜厚増分は、側壁酸化量
の１／４程度である。ここで、素子分離膜形成のダメージ領域を回避するために２ｎｍ以
上の側壁酸化が必要であり、端部で厚膜化する酸化膜厚増分は。０．６ｎｍ以上５０ｎｍ
以下の範囲内にすることが望ましい。なお、図８７（Ａ）に示される断面では、ゲート側
壁絶縁膜２４１は形成されない。
【０３０２】
次に、図８８（Ｂ）に示されるように、ゲート電極２２０及びゲート側壁絶縁膜２４１
をマスクとして、ゲート電極２２０下方以外の領域の半導体基板２１６上のブロック絶縁
膜２２４、データ保持絶縁膜２２３、及びトンネル絶縁膜２２２をエッチングする。次に
、層間絶縁膜２１５を露出表面上に堆積し、層間絶縁膜２１５中にコンタクトプラグ２２
１を形成し、メタル配線（図示せず）等を形成する工程を経て不揮発性メモリセルを完成
させる。
【０３０３】
本実施例の半導体装置の製造方法によれば、実施例５と同様の半導体装置の製造方法の
効果を得ることができる。
【０３０４】
（実施例６の変形例）
本変形例では、図８９に示されるようにバーチャルグラウンドアレイセル構造を実現す
る。図８９は、図７７（Ｃ）に示される断面に対応した構造を拡大して示している。ここ
では、実施例６と異なり、素子分離領域１９０を設けておらず、代わりに例えばＰ型高濃
度不純物領域２４５が半導体基板２１６中に設けられている。このＰ型高濃度不純物領域
２４５に隣接して、半導体基板２１０中にソース拡散層２１７が形成されている。また、
Ｐ型高濃度不純物領域２４５上には、シリコン酸化膜２４６を介して層間絶縁膜２１５が
形成されている。
【０３０５】
半導体基板２１６上には、トンネル絶縁膜２２２が形成されている。このトンネル絶縁
膜２２２及びこのトンネル絶縁膜２２２に接するシリコン酸化膜２４６上の一部には、デ
ータ保持絶縁膜２２３が形成されている。このデータ保持絶縁膜２２３上には、ブロック
絶縁膜２２４が形成されている。このブロック絶縁膜２２４上には、第１ゲート電極２３
０及び第２ゲート電極２３３が積層されている。
【０３０６】
この第１ゲート電極２３０及び第２ゲート電極２３３の側壁には、ゲート電極側壁絶縁
膜２３２が形成されて、第１ゲート電極２３０のエッジ部下で、ゲート電極側壁絶縁膜２
３２とブロック絶縁膜２２４を合わせた厚さがエッジ部以外におけるブロック絶縁膜２２
４の厚さよりも厚く形成されている。また、第１ゲート電極２３０のエッジよりもデータ
保持絶縁膜２２３は、図８９中で左右方向に突き出して形成されている。
【０３０７】
この半導体装置の製造方法は、実施例６の半導体装置の製造方法において、図８３（Ａ
）に示される半導体基板をエッチングする工程は、バーチャルグラウンドアレイセル構造
を実現するためには、必ずしも必要ではなく、半導体基板２１６の表面からマスク材２４
０の高さまで絶縁膜を埋め込むプロセスで代用できる。
【０３０８】
その後、さらに、図８３（Ａ）に示される工程に替えて、図８９に示されるように、隣
接する第２のゲート電極間の素子分離を良好とするために,例えば、ボロンやインジウム
からなるＰ型不純物を１０１１ｃｍ-2から１０１4ｃｍ-2の範囲で注入してもよい。この
際、ソース及びドレイン電極部分は、素子分離膜又は側壁絶縁膜が上部にもあらかじめ形
成されているので、Ｐ型不純物のイオンが素子分離膜で止まるように制限することにより
、Ｎ型ソース及びドレイン電極にはＰ型不純物の混入を行わないように制限できる。この
Ｐ型不純物のイオン注入エネルギーとしては、１ｅＶから１００ｅＶの範囲とする。また
、この際、Ｐ型不純物注入イオンの電荷蓄積膜に導入されるダメージをゲート電極側壁絶
縁膜によって分離することができ、より高信頼性のメモリセルを実現できる。
【０３０９】
このような形状のバーチャルグラウンドアレイセルでは、絶縁物埋め込みによる素子分
離領域に替えて、Ｐプラス拡散層又はＮプラス拡散層を形成し、それぞれが素子分離の役
割を果たしている。ここでは、Ｎプラス拡散層がビット線になったり、ソース線になった
りして固定されていない。
【０３１０】
本変形例は、実施例６と同様の効果を有し、さらに、隣接するゲート電極間の素子分離
を良好とするために、例えば、ボロンやインジウムからなるＰ型不純物を添加した場合に
は、エッジ部分の反転層形成を抑え、さらに接するメモリセル間のチャネル間の耐圧ばら
つきや電流漏れの問題発生を低減できる。
【実施例７】
【０３１１】
本発明の実施例７の半導体装置の構造を図９０及び図９１に示す。本実施例では先の実
施例３及び５の特徴を持つメモリセルで、代表的な不揮発性記憶装置の一種であるＮＡＮ
Ｄ型ＥＥＰＲＯＭを構成している。
【０３１２】
ここで、図９０（Ａ）には、ＮＡＮＤ型ＥＥＰＲＯＭの等価回路図、図９０（Ｂ）には
、メモリセルの平面図が示される。ここで、ＮＡＮＤ型ＥＥＰＲＯＭでは、ソース線コン
タクトとビット線コンタクトの間にゲートにＳＳＬ信号線が入力されたソース選択トラン
ジスタＳ１及びゲートにＧＳＬ信号線が入力されたソース選択トランジスタＳ２を介して
、メモリセルトランジスタＭ０〜Ｍ１５が直列に配置されていて、１つのＮＡＮＤメモリ
セルブロックを構成している。各メモリセルトランジスタのゲート電極（制御ゲート）は
データ選択線（ワード線）ＷＬ０〜ＷＬ１５に接続されている。また、各メモリセルトラ
ンジスタＭ０〜Ｍ１５のバックゲートはウエル電位が与えられている。
【０３１３】
また、図９０（Ｂ）に示されるように、図中で上下方向に一定間隔を置いて、互いに平
行に直線状に複数本のビット線ＢＬが配置されている。このビット線ＢＬに直交して、互
いに平行に複数のワード線がビット線の下方に配置されている。各ワード線ＷＬ０〜ＷＬ
１５の間には、ビット線下以外において、素子分離領域２５０が形成されて、ソース・ド
レイン領域２５１が絶縁分離されている。ビット線ＢＬのＳＳＬ信号線に隣接したソース
・ドレイン領域２５１には、ビット線コンタクト２５２が形成されている。また、ビット
線ＢＬのＧＳＬ信号線に隣接したソース・ドレイン領域２５１には、接地電位が与えられ
るＳＬコンタクト２５３が接続されている。
【０３１４】
さらに、図９１（Ａ）には、ワード線に平行に切ったときのロウ方向のメモリセルの断
面図（図９０（Ｂ）における“III―IV”線上での断面図）、図９１（Ｂ）には、ワード
線に垂直に切ったときのカラム方向のメモリセルの断面図（図９０（Ｂ）における“I−I
I”線上での断面図）を示す。
【０３１５】
なお、図９０においては、１つのＮＡＮＤブロック中のメモリセルトランジスタの数は
１６個であり、また、選択トランジスタはメモリセルと異なるＭＯＳ構造をとっているが
、１つのＮＡＮＤブロック中のメモリセルの数は１６個に限定されず、また、選択トラン
ジスタはメモリセルと同じＭＯＮＯＳ構造をとっていても良い。図９０に示された構造は
、実施例３と実施例５の半導体装置の構造を組み合わせたものである。
【０３１６】
図９１（Ａ）に示されるように、本メモリセルでは、半導体基板２５５上に、Ｎ型ウエ
ル２５６が形成され、このＮ型ウエル２５６上には、Ｐ型ウエル２５７が形成されている
。このＰ型ウエル２５７中には、素子分離溝２５８が設けられ、この素子分離溝２５８中
には、絶縁物が埋めこまれて、複数の素子分離領域２５９が形成されている。この複数の
素子分離領域２５９間のＰ型ウエル２５７上には、例えば膜厚が１〜１５ｎｍ程度のシリ
コン酸化膜やシリコン酸窒化膜等からトンネル絶縁膜２６０が形成されている。さらに、
このトンネル絶縁膜２６０上には、膜厚が例えば３〜３０ｎｍ程度のシリコン窒化膜、シ
リコン酸窒化膜、Ｔａ2Ｏ5膜、ＴｉＯ2膜、Ａｌ2Ｏ3膜等の絶縁膜でデータ保持膜２６１
が形成されている。
【０３１７】
さらにこのデータ保持膜２６１の上には、膜厚が例えば１〜１５ｎｍ程度のシリコン酸
化膜やシリコン酸窒化膜等でブロック絶縁膜２６２が形成されている。
【０３１８】
このブロック絶縁膜２６２の上には、例えばポリシリコンやＷＳｉ（タングステンシリ
サイド）とポリシリコンとのスタック構造、又は、ＮｉＳｉ，ＭＯＳｉ，ＴｉＳｉ，Ｃｏ
Ｓｉとポリシリコンのスタック構造、金属とポリシリコンのスタック構造、又はシリコン
の金属化合物や金属の単層構造からなる第１ゲート電極２６３及び第２ゲート電極２６４
の積層構造からなるワード線ＷＬが１０ｎｍから５００ｎｍの厚さで形成されている。こ
の第２ゲート電極２６４上には、第１層間絶縁膜２６５が形成されている。この第１層間
絶縁膜２６５上方内には、複数のビット線ＢＬが形成されている。このビット線ＢＬ及び
第１層間絶縁膜２６５上には、第２層間絶縁膜２６６が形成されている。
【０３１９】
ここで、データ保持絶縁膜２６１は、その端部が素子分離領域２５９内に突き出して形
成されている。また、ブロック絶縁膜２６２は、素子分離領域２５９に接する端部で、そ
の厚さが他の部分よりも厚く形成されている。
【０３２０】
ここで、データ保持絶縁膜２６１の突き出し長さ及びブロック絶縁膜の厚膜化の程度は
、先に説明した実施例３及び５と同様である。
【０３２１】
図９１（Ｂ）に示される断面においては、メモリセルトランジスタは、Ｐ型ウエル２５
７上に、互いに分離されて複数形成されたトンネル絶縁膜２６０、その上のデータ保持絶
縁膜２６１、その上のブロック絶縁膜２６２の上に形成されている。ここで、ゲート電極
周囲には、ゲート電極側壁絶縁膜２６７が形成されている。このゲート電極側壁絶縁膜２
６７の幅の分だけ、ブロック絶縁膜２６２の幅は、トンネル絶縁膜２６０及びデータ保持
絶縁膜２６１の幅よりも狭く形成されている。各ゲート電極間のＰ型ウエル２５７中の上
表面付近にはソース、ドレイン領域２５１が形成されている。
【０３２２】
メモリセル列の一方の端部の選択トランジスタＳ１は、Ｐ型ウエル２５７上に設けられ
たゲート絶縁膜２６８上に第１ゲート電極２６９及び第２ゲート電極２７０の積層構造で
形成され、その周囲にはゲート側壁絶縁膜２７１が形成されている。ゲート絶縁膜２６８
は、第１ゲート電極２６９のエッジ下でその厚さが他の部分の厚さよりも厚く形成されて
いる。この選択トランジスタＳ１の幅は、メモリセルトランジスタの幅よりも大きく形成
されている。この選択トランジスタＳ１の端のＰ型ウエル２５７中のソース・ドレイン領
域２５１には、ビット線コンタクト２５２が接続されている。このビット線コンタクト２
５２は第１層間絶縁膜２６５中に設けられて、ビット線ＢＬに接続されている。
【０３２３】
メモリセル列の他方の端部の選択トランジスタＳ２は、Ｐ型ウエル２５７上に選択トラ
ンジスタＳ１と同様に形成されている。この選択トランジスタＳ２の端のＰ型ウエル２５
７中のソース・ドレイン領域２５１には、ソース線コンタクト２５３が接続されている。
このソース線コンタクト２５３は第１層間絶縁膜２６５中に設けられて、第１層間絶縁膜
２６５中に設けられたソース線２７２に接続されている。
【０３２４】
次に、本実施例の半導体装置の動作を説明する。消去動作は例えばゲート電極を０Ｖと
した状態で半導体基板に高電圧（例えば１０〜２５Ｖ）を印加して、半導体基板から電荷
蓄積領域にホールを注入することで行われる。またはソース電位に対してドレイン電位を
負にバイアスしてチャネルで加速されたホットホールを発生させ、さらにゲート電極をソ
ース電位に対して負にバイアスすることでホットホールを電荷蓄積領域に注入することで
行われる。またはウエル電位に対してソース電位及びドレイン電位を正にバイアスして不
純物領域とウエル間のジャンクションでホットホールを発生させ、さらにゲート電極をウ
エル電位に対して負にバイアスすることでホットホールを電荷蓄積領域に注入することで
行われる。
【０３２５】
書き込み動作は例えば半導体基板を０Ｖとして状態でゲート電極に高電圧（例えば１０
〜２５Ｖ）を印加して、半導体基板からトンネル絶縁膜を介して電荷が移動し、電荷蓄積
領域に電子を注入することで行われる。又はソース電位に対してドレイン電位を正にバイ
アスしてチャネルで加速されたホットエレクトロンを発生させ、さらにゲート電極をソー
ス電位に対して正にバイアスすることでホットエレクトロンを電荷蓄積領域に注入するこ
とで行われる。
【０３２６】
読み出し動作では、ドレインコンタクトに接続されたビット線をプリチャージした後に
フローティングにし、読み出し選択されたメモリセルのゲート電極の電圧を読み出し電圧
Ｖｒｅｆ、ソース線を０Ｖとして、メモリセルに電流が流れるか否かをビット線で検出す
ることにより行われる。読み出し選択されないメモリセルの制御ゲートの電圧を非選択読
み出し電圧Ｖｒｅａｄとする。選択トランジスタＳ１、Ｓ２のゲート電圧を電源電圧Ｖｃ
ｃ、ソース線を０Ｖとする。読み出し選択されたメモリセルに電流が流れるか否かをビッ
ト線ＢＬで検出することにより行われる。すなわち、図９２に示されるように、読み出さ
れる選択メモリセルＭ２のゲートには、Ｖｒｅｆが与えられ、他の非読み出しメモリセル
Ｍ０，Ｍ１，Ｍ３〜Ｍ１５のゲートには、Ｖｒｅａｄが与えられる。また、選択ゲートＳ
１，Ｓ２のゲートにはＶｄｄが与えられる。
【０３２７】
すなわち、メモリセルの閾値ＶｔｈがＶｒｅｆよりも大きい、書き込み状態ならばメモ
リセルはオフになるのでビット線はプリチャージ電位を保つ。これに対して選択メモリセ
ルの閾値ＶｔｈがＶｒｅｆよりも小さい消去状態ならばメモリセルはオンするのでビット
線の電位はプリチャージ電位からΔＶだけ低下する。
【０３２８】
この電位変化をセンスアンプで検知することによってメモリセルのデータが読み出され
る。電荷蓄積絶縁膜中の電荷量が変化することでメモリセルの閾値電圧が変化し、これを
検出することでデータを読み出すことができる。
【０３２９】
ここで，Ｖｒｅｆは書き込み状態の閾値と消去状態の閾値の中間の電圧であり、Ｖｒｅ
ａｄは書き込み状態の閾値よりも高い電圧、Ｖｄｄは選択トランジスタの閾値よりも高い
電圧である。
【０３３０】
ＮＡＮＤ型ＥＥＰＲＯＭの読み出しでは上記のように読み出し非選択ワード線に書き込
み閾値よりも高い電圧Ｖｒｅａｄが加えられるため、実施例５及び６で述べたような電圧
Ｖｒｅｆを用いた場合と比較して、リードディスターブによる閾値変動が大きい。
【０３３１】
これに対し、本実施例の半導体装置ではゲート電極のエッジ部の下でブロック絶縁膜を
厚膜化しているために、エッジ部でＶｒｅａｄによる電界が弱められ、消去閾値の上昇が
小さい。電荷蓄積領域としてデータ保持絶縁膜を使用している場合、データ保持絶縁膜中
を電荷は移動しないので、チャネル中央部の閾値がリードディスターブによって上昇して
もエッジ部の閾値は低いままである。特に読み出し電流の流れる方向と平行な２辺、つま
り素子分離端における閾値が低いままで抑えられることによって、メモリセルの閾値も低
いままに抑えられるためＶｒｅａｄストレスによる消去閾値の上昇という課題を解決でき
る。
【０３３２】
また、本実施例では、データ保持絶縁膜の両端が素子分離領域端やゲート電極のエッジ
に対して突き出した形状となっている。このため、加工時のダメージにより電荷保持特性
が劣化したデータ保持絶縁膜の両端部を、電荷蓄積領域としても、トランジスタのゲート
絶縁膜としても使用することが無いので、メモリセルの信頼性が向上する。特に、読み出
し電流の流れる方向と平行な２辺、つまり素子分離端において、データ保持絶縁膜が突き
出していることによって、ゲート電極のエッジにおける電荷抜けによる閾値低下が、メモ
リセルの閾値低下として検知される不具合を解決することができる。
【０３３３】
さらに、本実施例の半導体装置では隣接するメモリセル間でデータ保持絶縁膜を共有し
ていないので、絶縁膜を電荷が移動することでメモリセル間に電荷のやり取りが生じて、
メモリセルの閾値が変動するという不具合を解決している。
【０３３４】
上記のように、実施例１及び３の特徴を持つメモリセルをＮＡＮＤ型ＥＥＰＲＯＭに対
して適用した例を説明したが、適用の範囲はこれに限定されない。すなわち、実施例３乃
至６の特徴をもつメモリセルを用いても良いし、実施例３乃至６の特徴の一部のみを持つ
メモリセルを用いても良い。
【０３３５】
（実施例７の変形例）
本実施例は適用するＥＥＰＲＯＭはＮＡＮＤ型に限定されものではない。
【０３３６】
すなわち、本変形例である図９３（Ａ）に示される等価回路図及び読み出し動作状態の
電位を示したＡＮＤ型ＥＥＰＲＯＭであってもよい。すなわち、ビット線ＢＬにソースが
接続された選択トランジスタＳ１のドレインに１つのメモリセルを構成するメモリセルト
ランジスタＭ０〜Ｍ１５のそれぞれのドレインが共通に接続されている。メモリセルトラ
ンジスタＭ０〜Ｍ１５のソースは、互いに共通に接続され、かつ、選択トランジスタＳ２
のドレインに接続されている。この選択トランジスタＳ２のソースは共通ソース線Ｓｏｕ
ｒｃｅに接続されている。ここで、読み出し時には、読み出し選択されたメモリセルトラ
ンジスタＭ２のゲートには、Ｖｒｅｆが入力され、他のメモリセルトランジスタＭ０，Ｍ
１、Ｍ３〜Ｍ１５のゲートには、Ｖｒｅａｄが入力される。選択トランジスタＳ１、Ｓ２
のゲートには、Ｖｄｄが入力される。
【０３３７】
また、図９３（Ｂ）に示される等価回路図及び読み出し動作を示したＮＯＲ型ＥＥＰＲ
ＯＭであっても良い。第１ビット線ＢＬ１には、メモリセルトランジスタＭ１のドレイン
が接続される。このメモリセルトランジスタＭ１のソースには、メモリセルトランジスタ
Ｍ２のドレインが接続され、さらにこのメモリセルトランジスタＭ２のソースには、メモ
リセルトランジスタＭ３のドレインが接続される。このメモリセルトランジスタＭ３のソ
ースには、ソース電位ＶＳＬが入力される。また、隣接するビット線ＢＬ２にメモリセル
トランジスタＭ４のドレインが接続される。このメモリセルトランジスタＭ４のソースに
は、メモリセルトランジスタＭ５のドレインが接続され、さらにこのメモリセルトランジ
スタＭ５のソースには、メモリセルトランジスタＭ６のドレイン及びビット線ＢＬ２が接
続される。このメモリセルトランジスタＭ６のソースには、ソース電位ＶＳＬが入力され
る。
【０３３８】
ここで、読み出し選択された選択メモリセルトランジスタＭ２及び隣接するビット線に
接続されたメモリセルトランジスタＭ５のゲートには、Ｖｒｅｆ電位が与えられ、読み出
し選択された選択メモリセルトランジスタＭ２のソースには、選択ビット線ＢＬ１が接続
されている。また、メモリセルトランジスタＭ１、Ｍ４のソースには、ＶＳＬ電位が与え
られる。さらに、メモリセルトランジスタＭ１，Ｍ３，Ｍ４，Ｍ６のゲートには、Ｖｒｅ
ａｄ電位が与えられる。
【０３３９】
また、図示はしないがＤＩＮＯＲ型等、他の種類のＥＥＰＲＯＭでも適用可能である。
なお、バーチャルグラウンドアレイ構造のＥＥＰＲＯＭであってもよい。ＡＮＤ型の場合
は、実施例４又は６の構造の半導体装置が適用される。ＮＯＲ型の場合は、実施例３又は
５の構造の半導体装置が適用される。また、バーチャルグランドアレイ型の半導体装置で
は、実施例３乃至６の半導体装置が適用される。
【０３４０】
どの種類のＥＥＰＲＯＭにおいても、データ保持絶縁膜の両端がゲート電極又は半導体
基板又はその両方に対して突き出していることで、ゲート電極のエッジにおけるデータ保
持特性の劣化を解決する。また、特に読み出し電流の流れる方向と平行な２辺においてデ
ータ保持絶縁膜の両端が突き出していることで、ゲート電極のエッジにおける閾値の低下
がメモリセルの閾値低下として検知される問題を解決する。すなわち、製造工程中でダメ
ージを受けたデータ保持絶縁膜がチャネル領域内に存在しないことで、閾値低下を防止し
て、データ保持特性を向上することができる。
【０３４１】
さらに、ゲート絶縁膜、好ましくはデータ保持絶縁膜とゲート電極間に配置されたブロ
ック絶縁膜の膜厚がゲート電極のエッジ部において厚膜化することでデータ読み出し時の
ゲート電圧ストレスによる、閾値変動をゲート電極のエッジ部において抑制することがで
きる。特に、読み出し電流の流れる方向と平行な２辺においてゲート絶縁膜、好ましくは
ブロック絶縁膜が厚膜化していることで、ゲート電極のエッジ部での閾値変動抑制が、メ
モリセルの閾値変動抑制として検知されるのでメモリセルのリードディスターブ特性を改
善する。特に弱い電界を与えた時に閾値が高くなるのを防ぐことができる。
【０３４２】
ここで、データ保持絶縁膜の突き出し長さ及びブロック絶縁膜の厚膜化の程度は先に説
明した実施例４及び６と同程度である。
【０３４３】
また、隣り合うメモリセル間でデータ保持絶縁膜を切断することで、メモリセル間の電
荷のやり取りに起因する閾値変動を防ぐことができる。
【０３４４】
上記の実施例３乃至６においては、理解を容易にするためにコンタクト電極をトランジ
スタごとに形成した例が示されているが、本実施例のように、コンタクト電極をトランジ
スタごとに形成せず、例えばゲート電極やドレイン電極によって、直列又は並列に接続す
ることでも構成できる。
【０３４５】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  高耐圧トランジスタ領域及び低電圧トランジスタ領域を有する周辺回路部並
びにメモリ部の半導体基板上に第１ゲート絶縁膜を形成する工程と、前記周辺回路部の低
電圧トランジスタ領域及び前記メモリ部の前記第１ゲート絶縁膜を除去する工程と、シリ
コン窒化膜を含む多層膜からなる第２ゲート絶縁膜を全面に形成する工程と、前記第２ゲ
ート絶縁膜形成後に前記メモリ部及び周辺回路部の前記半導体基板中にトレンチ溝を形成
する工程と、前記トレンチ溝中に絶縁物を埋め込み、シャロートレンチ素子分離領域を形
成する工程と、前記周辺回路部の第２ゲート絶縁膜の内、シリコン窒化膜を除去した後、
熱酸化により前記周辺回路部の低電圧トランジスタゲート絶縁膜及び高耐圧トランジスタ
ゲート絶縁膜を形成する工程と、前記メモリ部の前記ゲート絶縁膜、低電圧トランジスタ
ゲート絶縁膜及び高耐圧トランジスタゲート絶縁膜、並びに前記シャロートレンチ素子分
離領域上にゲート電極を形成する工程とを有する半導体装置の製造方法。
【０３４６】
（付記２）  前記ゲート電極を形成する工程において、前記メモリ部に複数のゲート電極
及び前記周辺回路部に複数のゲート電極を同時に形成し、前記ゲート電極を形成する工程
の後に、前記周辺回路部の第１の個数のゲート電極に第１導電型不純物を導入する工程と
、前記周辺回路部の第２の個数のゲート電極に第２導電型不純物を導入する工程と、前記
メモリ部の第１の個数のゲート電極に第１導電型不純物を導入する工程と、前記メモリ部
の第２の個数のゲート電極に第２導電型不純物を導入する工程とをさらに有する付記１記
載の半導体装置の製造方法。
【０３４７】
（付記３）  メモリセルトランジスタ領域及び選択トランジスタ領域を有するメモリ部並
びに低電圧トランジスタ領域及び高耐圧トランジスタ領域を有する周辺回路部の半導体基
板上に第１ゲート絶縁膜を形成する工程と、前記周辺回路部の低電圧トランジスタ領域及
び前記メモリ部の前記第１ゲート絶縁膜を除去する工程と、シリコン窒化膜を含む多層膜
からなる第２ゲート絶縁膜を形成する工程と、前記第２ゲート絶縁膜形成後に前記メモリ
部及び周辺回路部の前記半導体基板中にトレンチ溝を形成する工程と、前記トレンチ溝中
に絶縁物を埋め込み、シャロートレンチ素子分離領域を形成する工程と、前記メモリ部の
選択トランジスタ領域及び前記周辺回路部の第２ゲート絶縁膜の内、シリコン窒化膜を除
去した後、熱酸化により前記周辺回路部の低電圧トランジスタゲート絶縁膜及び高耐圧ト
ランジスタゲート絶縁膜を形成する工程と、前記メモリセルトランジスタのゲート絶縁膜
、選択トランジスタのゲート絶縁膜、低電圧トランジスタゲート絶縁膜及び高耐圧トラン
ジスタゲート絶縁膜、並びに前記シャロートレンチ素子分離領域上にゲート電極を形成す
る工程とを有する半導体装置の製造方法。
【０３４８】
（付記４）  半導体基板と、この半導体基板中に形成された実質上４辺を有する第１導電
型の素子領域と、前記素子領域の対向する２辺にそれぞれ形成され、第１の導電型と逆導
電型のソース電極及びドレイン電極と、前記素子領域上に設けられた第１のゲート絶縁膜
と、この第１のゲート絶縁膜上に設けられ、データの記憶が可能であり、かつ電気的に書
き込み消去可能な絶縁膜を有し、かつ、ソース電極及びドレイン電極が形成されていない
２辺で２つの端を有する電荷蓄積領域と、この電荷蓄積領域の上に設けられ、下面におけ
る前記ソース電極及びドレイン電極が形成されていない対向する２辺の距離が、前記電荷
蓄積領域の上面における前記ソース電極及びドレイン電極が形成されていない２辺での２
つの端の距離よりも小さく形成された少なくとも１つのゲート電極とを具備する半導体装
置。
【０３４９】
（付記５）  前記ゲート電極下面でのソース電極及びドレイン電極が形成されていない対
向する２辺の距離は、前記電荷蓄積領域の前記２つの端の距離よりも１０ｎｍから１００
ｎｍの範囲で小さい付記４記載の半導体装置。
【０３５０】
（付記６）  前記電荷蓄積領域の前記２つの端の距離が、前記第１のゲート絶縁膜に対向
した面において、ソース電極及びドレイン電極が形成されていない前記素子領域の２辺の
距離よりも長いことを特徴とする付記４記載の半導体装置。
【０３５１】
（付記７）  前記電荷蓄積領域の前記２つの端の距離が、前記第１のゲート絶縁膜に対向
した面において、ソース電極及びドレイン電極が形成されていない前記素子領域の２辺の
距離よりも１ｎｍから３０ｎｍの範囲で長い付記４記載の半導体装置。
【０３５２】
（付記８）  半導体基板と、この半導体基板中に形成された実質上４辺を有する第１導電
型の素子領域と、この素子領域上に設けられた第１のゲート絶縁膜と、前記半導体基板中
に形成された第１導電型と逆の導電型のソース電極及びドレイン電極と、前記第１のゲー
ト絶縁膜上に設けられ、データの記憶が可能であり、かつ電気的に書き込み消去可能な絶
縁膜を有し、対向する２辺で２つの端を有し、少なくとも前記ソース電極及びドレイン電
極間が導通状態において、前記素子形成領域上を電流が流れる方向を第１の方向とし、前
記半導体基板面上で第１の方向と直交する方向を第２の方向とすると、その上面において
、前記第２の方向における２つの端を有する電荷蓄積領域と、この電荷蓄積領域の上に設
けられ、下面における前記第２の方向における２辺の長さが、前記電荷蓄積領域の上面で
の前記第２の方向における前記電荷蓄積領域の２つの端の間の距離よりも短く形成された
少なくとも１つのゲート電極と、前記ソース電極及びドレイン電極にそれぞれ接続され、
この間の導通状態又は、遮断状態であるかによって、前記電荷蓄積領域のデータ記憶状態
を検知する少なくとも２つの電流端子とを具備する半導体装置。
【０３５３】
（付記９）  前記電荷蓄積領域に対向した面における前記ゲート電極の前記第２の方向に
おける２辺の長さが、前記第２の方向における前記電荷蓄積領域の前記２つの端の長さよ
りも１０ｎｍから１００ｎｍの範囲で短い付記８記載の半導体装置。
【０３５４】
（付記１０）  前記第２の方向における前記電荷蓄積領域の前記２つの端の長さが、前記
素子領域の前記第１のゲート絶縁膜に対向した面において、前記第２の方向における素子
領域の長さよりも長い付記８記載の半導体装置。
【０３５５】
（付記１１）  前記第２の方向における前記電荷蓄積領域の前記２つの端の長さが、前記
素子領域の前記第１のゲート絶縁膜に対向した面において、前記第２の方向における素子
領域の長さよりも１ｎｍから３０ｎｍの範囲で長い付記８記載の半導体装置。
【０３５６】
（付記１２）  前記ゲート電極は、前記第１の方向に実質的に平行な２辺と、第２の方向
に実質的に平行な２辺とを有する矩形領域で形成された下部導電体と、前記下部導電体の
対向する２辺のいずれかを共有し、隣接する複数のゲート電極中の下部導電体を電気的に
接続する上部導電体とを有する付記４乃至１１いずれか記載の半導体装置。
【０３５７】
（付記１３）  前記ゲート電極の側壁部に形成された側壁絶縁膜をさらに具備し、かつ、
この側壁絶縁膜の前記ゲート電極に接する側の面を第１の側面とすると、前記ゲート電極
に対向する面において、前記電荷蓄積絶縁膜の端部が前記第１の側面よりも前記ゲート電
極が形成されていない側まで形成されている付記４乃至１２いずれか記載の半導体装置。
【０３５８】
（付記１４）  前記電荷蓄積領域の上に設けられた第２のゲート絶縁膜をさらに有し、こ
の第２のゲート絶縁膜上に前記ゲート電極が形成されている付記４乃至１３いずれか記載
の半導体装置。
【０３５９】
（付記１５）  半導体基板と、この半導体基板中に形成された実質上４辺を有する第１の
導電型の素子領域と、この素子領域上に設けられた第１のゲート絶縁膜と、この第１のゲ
ート絶縁膜上に設けられ、データの記憶が可能であり、かつ、電気的に書き込み消去可能
な絶縁膜よりなり、対向する２辺で２つの端を有する電荷蓄積領域と、この電荷蓄積領域
上に設けられた少なくとも１つのゲート電極と、前記半導体基板中に設けられた第１の導
電型と逆の導電型のソース電極及びドレイン電極と、このソース電極及びドレイン電極に
それぞれ設けられ、前記ソース電極及びドレイン電極間の導通状態と遮断状態によって、
前記電荷蓄積領域の記憶状態を検知する電流端子と、前記電荷蓄積領域と前記ゲート電極
間に配置され、少なくとも前記電流端子間が導通状態において、素子領域上を電流が流れ
る方向を第１の方向とし、前記半導体基板面上で第１の方向と直交する方向を第２の方向
とすると、この第２の方向において、前記電荷蓄積領域に対向した面におけるゲート電極
中央部下と比較して前記電荷蓄積領域に対向した面における前記ゲート電極端下で厚い第
２のゲート絶縁膜とを具備し、前記第１のゲート絶縁膜の厚さが前記電荷蓄積領域に対向
した面におけるゲート電極中央部下と比較して、前記電荷蓄積領域に対向した面における
前記ゲート電極端下で厚い半導体装置。
【０３６０】
（付記１６）  前記ゲート電極は、それぞれが積層方向に下部導電体、上部導電体となっ
ている少なくとも２層の積層導電体領域を有し、この下部導電体は、前記第１の方向に実
質的に平行な２辺と、前記第２の方向に実質的に平行な２辺を有する矩形領域で形成され
、前記上部導電体は、前記下部導電体の対向する２辺のいずれかを共有し、隣接する複数
の下部導電体を電気的に接続する付記１５記載の半導体装置。
【０３６１】
（付記１７）  前記ゲート電極の少なくとも一部に隣接して配置され、前記ゲート電極、
第１のゲート絶縁膜、電荷蓄積絶縁膜、又は第２のゲート絶縁膜の少なくとも１つに対し
て、自己整合的に形成された素子分離溝を有する素子分離領域をさらに具備する付記４乃
至１６いずれか記載の半導体装置。
【０３６２】
（付記１８）  前記半導体基板上に前記ゲート電極が複数個配置され、隣接する前記ゲー
ト電極間で、前記電荷蓄積層がそれぞれ分離されている付記４乃至１７いずれか記載の半
導体装置。
【０３６３】
（付記１９）  前記第１ゲート電極の少なくとも一部に隣接して配置され、前記半導体基
板中に設けられた高濃度不純物領域を有する素子分離領域をさらに具備する付記４乃至１
６、又は１８いずれか記載の半導体装置。
【図面の簡単な説明】
【０３６４】
【図１】本発明の実施例１に係るメモリ部の構成を表すロウ方向の断面図。
【図２】本発明の実施例１に係るプロトタイプのメモリ部の構成を表すロウ方向の断面図。
【図３】本発明の実施例１に係るプロトタイプのメモリ部のロウ方向のシャロートレンチ素子分離領域エッジ部の拡大図。
【図４】本発明の実施例１に係るプロトタイプのメモリセルトランジスタの領域ごとの書き込み状態における電圧電流特性図。
【図５】本発明の実施例１に係るプロトタイプのメモリセルトランジスタの書き込み状態における電圧電流特性図。
【図６】本発明の実施例１に係るプロトタイプのメモリセルトランジスタの書き込み消去状態における電圧電流特性図。
【図７】本発明の実施例１に係る高電圧トランジスタのロウ方向の断面図。
【図８】本発明の実施例１に係る低電圧トランジスタのロウ方向の断面図。
【図９】本発明の実施例１に係るメモリ部の構成を表す平面図。
【図１０】本発明の実施例１に係るメモリ部のカラム方向の断面図。
【図１１】本発明の実施例１に係るメモリ部のＮＡＮＤストリングを表す回路図。
【図１２】（ａ）は、本発明の実施例１に係るメモリセルトランジスタ及び選択トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｂ）は、本発明の実施例１に係る低電圧トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｃ）は、本発明の実施例１に係る高耐圧トランジスタの製造方法の一工程を表すロウ方向の断面図である。
【図１３】（ａ）は、本発明の実施例１に係るメモリセルトランジスタ及び選択トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｂ）は、本発明の実施例１に係る低電圧トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｃ）は、本発明の実施例１に係る高耐圧トランジスタの製造方法の一工程を表すロウ方向の断面図である。
【図１４】（ａ）は、本発明の実施例１に係るメモリセルトランジスタ及び選択トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｂ）は、本発明の実施例１に係る低電圧トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｃ）は、本発明の実施例１に係る高耐圧トランジスタの製造方法の一工程を表すロウ方向の断面図である。
【図１５】（ａ）は、本発明の実施例１に係るメモリセルトランジスタ及び選択トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｂ）は、本発明の実施例１に係る低電圧トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｃ）は、本発明の実施例１に係る高耐圧トランジスタの製造方法の一工程を表すロウ方向の断面図である。
【図１６】（ａ）は、本発明の実施例１に係るメモリセルトランジスタ及び選択トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｂ）は、本発明の実施例１に係る低電圧トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｃ）は、本発明の実施例１に係る高耐圧トランジスタの製造方法の一工程を表すロウ方向の断面図である。
【図１７】（ａ）は、本発明の実施例１に係るメモリセルトランジスタ及び選択トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｂ）は、本発明の実施例１に係る低電圧トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｃ）は、本発明の実施例１に係る高耐圧トランジスタの製造方法の一工程を表すロウ方向の断面図である。
【図１８】（ａ）は、本発明の実施例１に係るメモリセルトランジスタ及び選択トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｂ）は、本発明の実施例１に係る低電圧トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｃ）は、本発明の実施例１に係る高耐圧トランジスタの製造方法の一工程を表すロウ方向の断面図である。
【図１９】（ａ）は、本発明の実施例１に係るメモリセルトランジスタ及び選択トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｂ）は、本発明の実施例１に係る低電圧トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｃ）は、本発明の実施例１に係る高耐圧トランジスタの製造方法の一工程を表すロウ方向の断面図である。
【図２０】（ａ）は、本発明の実施例１に係るメモリセルトランジスタ及び選択トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｂ）は、本発明の実施例１に係る低電圧トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｃ）は、本発明の実施例１に係る高耐圧トランジスタの製造方法の一工程を表すロウ方向の断面図である。
【図２１】（ａ）は、本発明の実施例１に係るメモリセルトランジスタ及び選択トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｂ）は、本発明の実施例１に係る低電圧トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｃ）は、本発明の実施例１に係る高耐圧トランジスタの製造方法の一工程を表すロウ方向の断面図である。
【図２２】（ａ）は、本発明の実施例１に係るメモリセルトランジスタ及び選択トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｂ）は、本発明の実施例１に係る低電圧トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｃ）は、本発明の実施例１に係る高耐圧トランジスタの製造方法の一工程を表すロウ方向の断面図である。
【図２３】（ａ）は、本発明の実施例１に係るメモリセルトランジスタ及び選択トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｂ）は、本発明の実施例１に係る低電圧トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｃ）は、本発明の実施例１に係る高耐圧トランジスタの製造方法の一工程を表すロウ方向の断面図である。
【図２４】（ａ）は、本発明の実施例１に係るメモリセルトランジスタ及び選択トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｂ）は、本発明の実施例１に係る低電圧トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｃ）は、本発明の実施例１に係る高耐圧トランジスタの製造方法の一工程を表すロウ方向の断面図である。
【図２５】（ａ）は、本発明の実施例１に係るメモリセルトランジスタ及び選択トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｂ）は、本発明の実施例１に係る低電圧トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｃ）は、本発明の実施例１に係る高耐圧トランジスタの製造方法の一工程を表すロウ方向の断面図である。
【図２６】（ａ）は、本発明の実施例１に係るメモリセルトランジスタ及び選択トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｂ）は、本発明の実施例１に係る低電圧トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｃ）は、本発明の実施例１に係る高耐圧トランジスタの製造方法の一工程を表すロウ方向の断面図である。
【図２７】（ａ）は、本発明の実施例１に係るメモリセルトランジスタ及び選択トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｂ）は、本発明の実施例１に係る低電圧トランジスタの製造方法の一工程を表すロウ方向の断面図であり、（ｃ）は、本発明の実施例１に係る高耐圧トランジスタの製造方法の一工程を表すロウ方向の断面図である。
【図２８】本発明の実施例２に係るメモリ部の構成を表すカラム方向の断面図。
【図２９】本発明の実施例２に係るメモリ部のＮＡＮＤストリングを表す回路図。
【図３０】（Ａ）は、本発明の実施例３に係るプロトタイプの半導体装置の上面図であり、（Ｂ）は、本発明の実施例３に係るプロトタイプの半導体装置を表す図３０（Ａ）における“Ｃ−Ｄ”線上での断面図であり、（Ｃ）は、本発明の実施例３に係るプロトタイプの半導体装置を表す図３０（Ａ）における“Ｅ−Ｆ”線上での断面図である。
【図３１】（Ａ）は、本発明の実施例３に係るプロトタイプの半導体装置に対応する図３０（Ｂ）における断面に対応する等価回路図であり、（Ｂ）は、本発明の実施例３に係るプロトタイプの半導体装置に対応する図３０（Ｃ）における断面に対応する等価回路図であり、（Ｃ）は本発明の実施例３に係るプロトタイプに対応する半導体装置のドレイン電流とゲート電圧の特性を表す図である。
【図３２】（Ａ）は、本発明の実施例３に係る半導体装置の上面図であり、（Ｂ）は、本発明の実施例３に係る半導体装置を表す図３２（Ａ）における“Ｇ−Ｈ”線上での断面図であり、（Ｃ）は、本発明の実施例３に係る半導体装置を表す図３２（Ａ）における“Ｉ−Ｊ”線上での断面図である。
【図３３】（Ａ）は、本発明の実施例３に対応する図３２（Ｂ）における断面に対応する等価回路図であり、（Ｂ）は、本発明の実施例３に対応する図３２（Ｃ）における断面に対応する等価回路図であり、（Ｃ）は、図３３（Ａ）を単純化して表した等価回路図であり、（Ｄ）は、図３３（Ｂ）を単純化して表す等価回路図である。
【図３４】本発明の実施例３に係る半導体装置の断面図である図３２（Ｃ）の一部を拡大した断面図。
【図３５】（Ａ）は、本発明の実施例３に係る半導体装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例３に係る半導体装置の製造方法の一工程を図３２の“Ｇ−Ｈ”線上での断面に対応して表す断面図である。
【図３６】（Ａ）は、本発明の実施例３に係る半導体装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例３に係る半導体装置の製造方法の一工程を図３２の“Ｇ−Ｈ”線上での断面に対応して表す断面図である。
【図３７】（Ａ）は、本発明の実施例３に係る半導体装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例３に係る半導体装置の製造方法の一工程を図３２の“Ｇ−Ｈ”線上での断面に対応して表す断面図である。
【図３８】（Ａ）は、本発明の実施例３に係る半導体装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例３に係る半導体装置の製造方法の一工程を図３２の“Ｇ−Ｈ”線上での断面に対応して表す断面図である。
【図３９】（Ａ）は、本発明の実施例３に係る半導体装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例３に係る半導体装置の製造方法の一工程を図３２の“Ｇ−Ｈ”線上での断面に対応して表す断面図である。
【図４０】（Ａ）は、本発明の実施例３に係る半導体装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例３に係る半導体装置の製造方法の一工程を図３２の“Ｇ−Ｈ”線上での断面に対応して表す断面図である。
【図４１】（Ａ）は、本発明の実施例３に係る半導体装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例３に係る半導体装置の製造方法の一工程を図３２の“Ｇ−Ｈ”線上での断面に対応して表す断面図である。
【図４２】（Ａ）は、本発明の実施例３に係る半導体装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例３に係る半導体装置の製造方法の一工程を図３２の“Ｇ−Ｈ”線上での断面に対応して表す断面図である。
【図４３】（Ａ）は、本発明の実施例３に係る半導体装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例３に係る半導体装置の製造方法の一工程を図３２の“Ｇ−Ｈ”線上での断面に対応して表す断面図である。
【図４４】図３２（Ａ）における“Ｉ−Ｊ”線上での断面の一部に相当する本発明の実施例３の変形例における半導体装置を表す断面図。
【図４５】本発明の実施例３の変形例に係る半導体装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断面に対応して表す断面図。
【図４６】本発明の実施例３の変形例に係る半導体装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断面に対応して表す断面図。
【図４７】本発明の実施例３の変形例に係る半導体装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断面に対応して表す断面図。
【図４８】本発明の実施例３の変形例に係る半導体装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断面に対応して表す断面図。
【図４９】本発明の実施例３の変形例に係る半導体装置の製造方法の一工程を図３２の“Ｉ−Ｊ”線上での断面に対応して表す断面図。
【図５０】（Ａ）は、本発明の実施例４に係るプロトタイプの半導体装置の上面図であり、（Ｂ）は、本発明の実施例４に係るプロトタイプの半導体装置を表す図５０（Ａ）における“Ｋ−Ｌ”線上での断面図であり、（Ｃ）は、本発明の実施例４に係るプロトタイプの半導体装置を表す図５０（Ａ）における“Ｍ−Ｎ”線上での断面図である。
【図５１】（Ａ）は、本発明の実施例４に係るプロトタイプの半導体装置に対応する図５０（Ｂ）における断面に対応する等価回路図であり、（Ｂ）は、本発明の実施例４に係るプロトタイプの半導体装置に対応する図５０（Ｃ）における断面に対応する等価回路図であり、（Ｃ）は本発明の実施例４に係るプロトタイプの半導体装置のドレイン電流とゲート電圧の特性を表す図である。
【図５２】（Ａ）は、本発明の実施例４に係る半導体装置の上面図であり、（Ｂ）は、本発明の実施例４に係る半導体装置を表す図５２（Ａ）における“Ｏ−Ｐ”線上での断面図であり、（Ｃ）は、本発明の実施例４に係る半導体装置を表す図５２（Ａ）における“Ｑ−Ｒ”線上での断面図である。
【図５３】（Ａ）は、本発明の実施例４に対応する図５２（Ｂ）における断面に対応する等価回路図であり、（Ｂ）は、図５３（Ａ）を単純化して表した等価回路図であり、（Ｃ）は、本発明の実施例４に対応する図５２（Ｃ）における断面に対応する等価回路図であり、（Ｄ）は、図５３（Ｃ）を単純化して表す等価回路図である。
【図５４】（Ａ）は、本発明の実施例４に係る半導体装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例４に係る半導体装置の製造方法の一工程を図５２の“Ｏ−Ｐ”線上での断面に対応して表す断面図である。
【図５５】（Ａ）は、本発明の実施例４に係る半導体装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例４に係る半導体装置の製造方法の一工程を図５２の“Ｏ−Ｐ”線上での断面に対応して表す断面図である。
【図５６】（Ａ）は、本発明の実施例４に係る半導体装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例４に係る半導体装置の製造方法の一工程を図５２の“Ｏ−Ｐ”線上での断面に対応して表す断面図である。
【図５７】（Ａ）は、本発明の実施例４に係る半導体装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例４に係る半導体装置の製造方法の一工程を図３２の“Ｏ−Ｐ”線上での断面に対応して表す断面図である。
【図５８】（Ａ）は、本発明の実施例４に係る半導体装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例４に係る半導体装置の製造方法の一工程を図５２の“Ｏ−Ｐ”線上での断面に対応して表す断面図である。
【図５９】（Ａ）は、本発明の実施例４に係る半導体装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例４に係る半導体装置の製造方法の一工程を図５２の“Ｏ−Ｐ”線上での断面に対応して表す断面図である。
【図６０】（Ａ）は、本発明の実施例４に係る半導体装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例４に係る半導体装置の製造方法の一工程を図５２の“Ｏ−Ｐ”線上での断面に対応して表す断面図である。
【図６１】（Ａ）は、本発明の実施例４に係る半導体装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例４に係る半導体装置の製造方法の一工程を図３２の“Ｏ−Ｐ”線上での断面に対応して表す断面図である。
【図６２】（Ａ）は、本発明の実施例４に係る半導体装置の製造方法の一工程を図５２の“Ｑ−Ｒ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例４に係る半導体装置の製造方法の一工程を図５２の“Ｏ−Ｐ”線上での断面に対応して表す断面図である。
【図６３】図５２（Ａ）における“Ｑ−Ｒ”線上での断面の一部に相当する本発明の実施例４の変形例における半導体装置を表す断面図。
【図６４】（Ａ）は、本発明の実施例５に係る半導体装置の上面図であり、（Ｂ）は、本発明の実施例５に係る半導体装置を表す図６４（Ａ）における“Ｓ−Ｔ”線上での断面図であり、（Ｃ）は、本発明の実施例５に係る半導体装置を表す図６４（Ａ）における“Ｕ−Ｖ”線上での断面図である。
【図６５】（Ａ）は、本発明の実施例５に対応する図６４（Ｂ）における断面に対応する等価回路図であり、（Ｂ）は、本発明の実施例５に対応する図６４（Ｃ）における断面に対応する等価回路図であり、（Ｃ）は本発明の実施例５に係る半導体装置のドレイン電流とゲート電圧の特性を表す図である。
【図６６】本発明の実施例５に係る半導体装置の断面図である図６４（Ｃ）の一部を拡大した断面図。
【図６７】本発明の実施例５に係る半導体装置の断面図である図６４（Ｂ）の一部を拡大した断面図。
【図６８】（Ａ）は、本発明の実施例５に係る半導体装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例５に係る半導体装置の製造方法の一工程を図６４の“Ｕ−Ｖ”線上での断面に対応して表す断面図である。
【図６９】（Ａ）は、本発明の実施例５に係る半導体装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例５に係る半導体装置の製造方法の一工程を図６４の“Ｕ−Ｖ”線上での断面に対応して表す断面図である。
【図７０】（Ａ）は、本発明の実施例５に係る半導体装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例５に係る半導体装置の製造方法の一工程を図６４の“Ｕ−Ｖ”線上での断面に対応して表す断面図である。
【図７１】（Ａ）は、本発明の実施例５に係る半導体装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例５に係る半導体装置の製造方法の一工程を図６４の“Ｕ−Ｖ”線上での断面に対応して表す断面図である。
【図７２】（Ａ）は、本発明の実施例５に係る半導体装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例５に係る半導体装置の製造方法の一工程を図６４の“Ｕ−Ｖ”線上での断面に対応して表す断面図である。
【図７３】（Ａ）は、本発明の実施例５に係る半導体装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例５に係る半導体装置の製造方法の一工程を図６４の“Ｕ−Ｖ”線上での断面に対応して表す断面図である。
【図７４】（Ａ）は、本発明の実施例５に係る半導体装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例５に係る半導体装置の製造方法の一工程を図６４の“Ｕ−Ｖ”線上での断面に対応して表す断面図である。
【図７５】（Ａ）は、本発明の実施例５に係る半導体装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例５に係る半導体装置の製造方法の一工程を図６４の“Ｕ−Ｖ”線上での断面に対応して表す断面図である。
【図７６】（Ａ）は、本発明の実施例５に係る半導体装置の製造方法の一工程を図６４の“Ｓ−Ｔ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例５に係る半導体装置の製造方法の一工程を図６４の“Ｕ−Ｖ”線上での断面に対応して表す断面図である。
【図７７】（Ａ）は、本発明の実施例６に係る半導体装置の上面図であり、（Ｂ）は、本発明の実施例６に係る半導体装置を表す図７７（Ａ）における“Ｗ−Ｘ”線上での断面図であり、（Ｃ）は、本発明の実施例６に係る半導体装置を表す図７７（Ａ）における“Ｙ−Ｚ”線上での断面図である。
【図７８】（Ａ）は、本発明の実施例６に対応する図７７（Ｂ）における断面に対応する等価回路図であり、（Ｂ）は、本発明の実施例６に対応する図７７（Ｃ）における断面に対応する等価回路図であり、（Ｃ）は本発明の実施例６に係る半導体装置のドレイン電流とゲート電圧の特性を表す図である。
【図７９】本発明の実施例６に係る半導体装置の断面図である図７８（Ｃ）の一部を拡大した断面図。
【図８０】（Ａ）は、本発明の実施例６に係る半導体装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例６に係る半導体装置の製造方法の一工程を図７７の“Ｗ−Ｘ”線上での断面に対応して表す断面図である。
【図８１】（Ａ）は、本発明の実施例６に係る半導体装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例６に係る半導体装置の製造方法の一工程を図７７の“Ｗ−Ｘ”線上での断面に対応して表す断面図である。
【図８２】（Ａ）は、本発明の実施例６に係る半導体装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例６に係る半導体装置の製造方法の一工程を図７７の“Ｗ−Ｘ”線上での断面に対応して表す断面図である。
【図８３】（Ａ）は、本発明の実施例６に係る半導体装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例６に係る半導体装置の製造方法の一工程を図７７の“Ｗ−Ｘ”線上での断面に対応して表す断面図である。
【図８４】（Ａ）は、本発明の実施例６に係る半導体装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例６に係る半導体装置の製造方法の一工程を図７７の“Ｗ−Ｘ”線上での断面に対応して表す断面図である。
【図８５】（Ａ）は、本発明の実施例６に係る半導体装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例６に係る半導体装置の製造方法の一工程を図７７の“Ｗ−Ｘ”線上での断面に対応して表す断面図である。
【図８６】（Ａ）は、本発明の実施例６に係る半導体装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例６に係る半導体装置の製造方法の一工程を図７７の“Ｗ−Ｘ”線上での断面に対応して表す断面図である。
【図８７】（Ａ）は、本発明の実施例６に係る半導体装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例６に係る半導体装置の製造方法の一工程を図７７の“Ｗ−Ｘ”線上での断面に対応して表す断面図である。
【図８８】（Ａ）は、本発明の実施例６に係る半導体装置の製造方法の一工程を図７７の“Ｙ−Ｚ”線上での断面に対応して表す断面図であり、（Ｂ）は、本発明の実施例６に係る半導体装置の製造方法の一工程を図７７の“Ｗ−Ｘ”線上での断面に対応して表す断面図である。
【図８９】図７７（Ａ）における“Ｙ−Ｚ”線上での断面の一部に相当する第本発明の実施例６の変形例における半導体装置を表す断面図。
【図９０】（Ａ）は、本発明の実施例７に係る半導体装置の１つのメモリセルを表す回路図であり、（Ｂ）は、本発明の実施例７に係る半導体装置のメモリセル構造を表す上面図である。
【図９１】（Ａ）は、本発明の実施例７の半導体装置において、図９０（Ｂ）における“ＩＩＩ―ＩＶ”線上での断面に相当する断面図であり、（Ｂ）は、本発明の実施例７の半導体装置において、図９０（Ｂ）における“Ｉ―ＩＩ”線上での断面に相当する断面図である。
【図９２】本発明の実施例７の半導体装置の１つのメモリセルの読み出し状態を表す回路図。
【図９３】（Ａ）は、本発明の実施例７の変形例の半導体装置において、ＡＮＤ型ＥＥＰＲＯＭの１つのメモリセルの読み出し状態を表す回路図であり、（Ｂ）は、本発明の実施例７のの変形例の半導体装置において、ＮＯＲ型ＥＥＰＲＯＭの１つのメモリセルの読み出し状態を表す回路図である。
【図９４】従来の選択熱酸化方法により形成された浅溝素子分離によるＭＯＮＯＳ（金属―酸化シリコン膜―窒化シリコン膜―酸化シリコン膜―半導体）メモリセルの断面図。
【符号の説明】
【０３６５】
１、１１７、１３７、１６１、１９７、２１６、２５５  半導体基板（ウエル）
２、１３、２１、２６  シャロートレンチ素子分離領域
３、１０、１１８、１４０、１７２、１９８、２２２、２６０  トンネル絶縁膜
４、１１  電荷蓄積層
５、１２、１２０、１４２、１７４、２００、２２４、２６２  ブロック絶縁膜
６、１１２、１３２、１６６、１９２、２２０  ゲート電極
７  バーズビーク部
８、９  突出部
１４、２２、２７、１３８、１７０、２０５、２３０、２６３、２６９  第１ゲート電極
１５、２３、２８、１３９、１７１、２０６、２３３、２６４、２７０  第２ゲート電極
１６、２４、２９  ゲートキャップ絶縁膜
１７  層間膜
１８、４３  ビット線
１９  保護膜
２０、２５、２６８  ゲート絶縁膜
３０，２５１  ソース・ドレイン領域
３１、３２  バリア絶縁膜
４０  データ選択線（ワード線）
４１  ビット線選択信号線（ＳＳＬ）
４２  共通ソース線選択信号線（ＧＳＬ）
４４  ビット線コンタクト
４５  ソース線コンタクト
４６  ビット線引き出しコンタクト
４７  ビット線引き出し配線
４８  ソース線配線
５０、５１  選択トランジスタ
５２  メモリセルトランジスタ
５５、６６、７２、７３  レジスト
５６  ストッパ膜
５７、１５０、１８０、２１１、２４０  マスク材
５８、５９、６０  素子分離溝（トレンチ溝）
６１、７１  シリコン酸化膜
６２、６３、６４  素子分離絶縁膜（埋め込み材）
６５、６７  窪み
６８、６９、７０  ゲート電極材料
１１０、１３０、１６０、１９０、２１５、２５０、２５８  素子分離領域
１１１、１３１、１９１  素子領域
１１３、１３３、１９３、２１９  コンタクト
１１４、１３４、１６７、１９４、２２１  ゲートコンタクト
１１５、１３５、１５５、１６２、１９５、２１７  ソース不純物領域
１１６、１３６、１５６、１６３、１９６、２１８  ドレイン不純物領域
１１９、１４１、１７３、１９９、２２３、２６１  データ保持絶縁膜
１２１、１４４、１７６、２０１、２２５  層間絶縁膜
１２２、１４５、１５１、１７７、２０３、２２７、２５９  素子分離溝
１２３、１２４、２０２、２０４、２２６、２２８  エッジ領域
１４３、１７５、１８１、２４１、２４２、２６７、２７１  ゲート側壁絶縁膜
１４６、２０７、２３５  素子分離側壁酸化膜
１４７、２０８  ポリシリコン側壁酸化膜
１４８、２０９、２３４  端部
１５２  第１ゲート電極側壁酸化膜
１５３  素子分離側壁絶縁膜
１５７、１６４  ソースコンタクト
１５８、１６５  ドレインコンタクト
１８５、２４５  Ｐ型高濃度領域
２１０、２４６  シリコン酸化膜
２１２  後酸化膜
２３２  ポリシリコン側壁絶縁膜
２５２  ビット線コンタクト
２５３  ＳＬコンタクト
２５６  Ｎウエル
２５７  Ｐウエル
２６５  第１層間絶縁膜
２６６  第２層間絶縁膜
２７２  ソース線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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