(57)【要約】【課題】  書き込み動作の効率低下を防ぐことが可能な不揮発性半導体記憶装置を提供する。【解決手段】  不揮発性半導体記憶装置１００は、付加トランジスタ２と、不揮発的にデータを記憶し、かつ、付加トランジスタ２がオン状態の場合にドレイン電流Ｉｄｓを流すことが可能となるメモリトランジスタ１と、メモリトランジスタ１および付加トランジスタ２に供給する電圧を発生する電圧発生回路３１と、メモリトランジスタ１に対する書き込み時、電圧発生回路３１を制御することにより、付加トランジスタ２をオン状態とした後、電圧発生回路３１が発生する付加トランジスタ２のゲート電圧Ｖｇ＿ｂが付加トランジスタ２の閾値電圧に対して等しいかまたは所定値未満だけ上回る状態を第１の所定期間維持できるように付加トランジスタ２のゲート電圧Ｖｇ＿ｂを変更する制御部３２とを備える。【選択図】        図３
2007058964.tif 000002
【特許請求の範囲】
【請求項１】
付加トランジスタと、
不揮発的にデータを記憶し、かつ、前記付加トランジスタがオン状態の場合にドレイン電流を流すことが可能となるメモリトランジスタと、
前記メモリトランジスタおよび前記付加トランジスタに供給する電圧を発生する電圧発生回路と、
前記メモリトランジスタに対する書き込み時、前記電圧発生回路を制御することにより、前記付加トランジスタをオン状態とした後、前記電圧発生回路が発生する前記付加トランジスタのゲート電圧が前記付加トランジスタの閾値電圧に対して等しいかまたは所定値未満だけ上回る状態を第１の所定期間維持できるように前記付加トランジスタのゲート電圧を変更する制御部とを備える不揮発性半導体記憶装置。
【請求項２】
前記制御部は、前記メモリトランジスタに対する書き込み時、前記電圧発生回路を制御することにより、前記付加トランジスタをオン状態とした後、前記電圧発生回路が発生する前記付加トランジスタのゲート電圧が前記付加トランジスタの閾値電圧に対して等しいかまたは所定値未満だけ上回る状態を第１の所定期間維持できるように前記付加トランジスタのゲート電圧を一定速度で上昇させる請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記不揮発性半導体記憶装置は、前記メモリトランジスタおよび前記付加トランジスタを含むメモリセルを複数個備え、
前記制御部は、さらに、前記電圧発生回路を制御することにより、前記各メモリセルにおいて、前記メモリトランジスタに対する書き込み前に、前記メモリトランジスタのドレイン側およびソース側の少なくともいずれか一方に電荷を蓄積し、前記メモリトランジスタに対する書き込み時、前記付加トランジスタをオン状態とし、前記蓄積された電荷を前記ドレイン電流として流すことにより前記メモリトランジスタに対する書き込みを行ない、かつ、前記第１の所定期間経過後、前記付加トランジスタのオン状態を第２の所定期間維持する請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記制御部は、さらに、前記メモリトランジスタに対する書き込み時、前記電圧発生回路を制御することにより、前記付加トランジスタがオン状態となる前は、前記付加トランジスタがオン状態となった後と比べて、前記付加トランジスタのゲート電圧を急峻に上昇させる請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記制御部は、さらに、前記メモリトランジスタに対する書き込み時、前記電圧発生回路を制御することにより、前記第１の所定期間経過後、前記電圧発生回路を引き続き制御することにより、少なくとも前記付加トランジスタがオフ状態となるまで前記付加トランジスタのゲート電圧を下降させる請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、付加トランジスタを用いてメモリトランジスタにデータを記憶する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
浮遊ゲート（ＦＧ）に電子を注入するかまたは電子を抜き取ることによって情報を記憶させることができる不揮発性半導体記憶装置、たとえばフラッシュメモリが開発されている。フラッシュメモリは浮遊ゲート、制御ゲート（ＣＧ）、ソース、ドレインおよびウエル（基板）を有するメモリセルを含む。メモリセルは、浮遊ゲートに電子が注入されると閾値電圧が上昇し、また、浮遊ゲートから電子を抜き取ると閾値電圧が低下する。一般に、閾値電圧の最も低い分布をメモリセルの消去状態と呼び、また、消去状態より高い閾値電圧の分布をメモリセルの書き込み状態と呼ぶ。たとえば、メモリセルが２ビットのデータを記憶する場合において、電圧の最も低い閾値電圧の分布が論理レベル”１１”に対応し、この状態が消去状態と呼ばれる。そして、メモリセルに対して書き込み動作を行なって閾値電圧を消去状態より高くすることにより、論理レベル”１０”、”０１”および”００”に対応する閾値電圧が得られ、この状態が書き込み状態と呼ばれる。
【０００３】
このようなフラッシュメモリの一例として、特許文献１には以下のような半導体記憶装置が開示されている。すなわち、ＢＴＢＴ（band to band tunneling）現象により流れる電流を利用して浮遊ゲートに電子を注入する不揮発性半導体記憶装置において、浮遊ゲートに電子が注入されてメモリセルにチャネルが形成されることにより流れる電流を制限することで、電子が追加注入されることを制限する。このような構成により、過書き込みによる閾値のばらつきおよびゲート酸化膜へのストレスを低減させることができる。
【０００４】
さらに、不揮発性半導体記憶装置の小型化を図ることができる技術として、ＡＧ−ＡＮＤ型フラッシュメモリが提案されている。ＡＧ−ＡＮＤ型フラッシュメモリにおいては、拡散層で構成される単一のビット線に対して複数個のメモリセルが並列に接続される。さらに、このＡＧ−ＡＮＤ型フラッシュメモリのメモリセル面積を縮小するために、たとえば非特許文献１に示されるように、反転層ビット線型ＡＧ−ＡＮＤフラッシュメモリが提案されている。この非特許文献１に示される構成においては、アシストゲート線をＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）のゲートとして利用して、その下層の半導体基板領域表面に形成される反転層をビット線として使用する。
【０００５】
この反転層をビット線として利用することにより、ソースおよびドレイン拡散領域が不要となり、メモリセル面積を低減することができる。すなわち、ＡＧ−ＡＮＤ型フラッシュメモリのメモリセルは、情報を記憶するメモリトランジスタに加えて、アシストゲート線で形成されるトランジスタ（以下、付加トランジスタ）を含む構成であるといえる。そして、付加トランジスタがオン状態の場合にメモリトランジスタにドレイン電流を流すことが可能となり、メモリトランジスタに対して書き込み動作および読み出し動作等を行なうことが可能となる。
【特許文献１】特開２００４−１９２７８９号公報
【非特許文献１】“90-nm-node multi-level AG-AND type flash memory with cell size of true 2F2/bit and programming throughput of 10 MB/s”, Y. Sasago et al., IEDM, 2003
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、非特許文献１記載のＡＧ−ＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置は、通常、複数のデータを記憶するために複数個のメモリセルを備えており、製造ばらつき等により各メモリセルで付加トランジスタの閾値電圧がばらつくことが多い。また、このような不揮発性半導体記憶装置では、通常、複数個のメモリセルに対する書き込み動作が一度に行なわれる。したがって、すべてのメモリトランジスタにドレイン電流を流して確実にデータ書き込みを行なうために、付加トランジスタのゲート電圧は、閾値電圧のばらつきを考慮して付加トランジスタの閾値電圧に対して高めに設定される。
【０００７】
ところが、付加トランジスタのゲート電圧を閾値電圧より高くしすぎると、付加トランジスタおよびメモリトランジスタ間の電子が分散して電子の運動エネルギーが下がるため、高い運動エネルギーを持つ電子、すなわちホットエレクトロンを発生する効率が下がり、メモリトランジスタのＦＧに注入される電子が減少してしまう。そうすると、書き込み動作におけるメモリトランジスタの閾値電圧の上昇率が低くなり、その結果、所望の閾値電圧を得るための書き込み動作時間が増大してしまう。したがって、非特許文献１記載の不揮発性半導体記憶装置では、書き込み動作の効率が低下してしまうという問題点があった。また、特許文献１記載の不揮発性半導体記憶装置は、過書き込みによるＶｔｈのばらつき等を低減する構成であるが、このような問題点を解決する構成ではない。
【０００８】
それゆえに、本発明の目的は、書き込み動作の効率低下を防ぐことが可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、この発明のある局面に係わる不揮発性半導体記憶装置は、付加トランジスタと、不揮発的にデータを記憶し、かつ、付加トランジスタがオン状態の場合にドレイン電流を流すことが可能となるメモリトランジスタと、メモリトランジスタおよび付加トランジスタに供給する電圧を発生する電圧発生回路と、メモリトランジスタに対する書き込み時、電圧発生回路を制御することにより、付加トランジスタをオン状態とした後、電圧発生回路が発生する付加トランジスタのゲート電圧が付加トランジスタの閾値電圧に対して等しいかまたは所定値未満だけ上回る状態を第１の所定期間維持できるように付加トランジスタのゲート電圧を変更する制御部とを備える。
【発明の効果】
【００１０】
本発明によれば、書き込み動作の効率低下を防ぐことができる不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１２】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルの断面構造を概略的に示す図である。同図を参照して、このメモリセルは、たとえば反転層ビット線型ＡＧ−ＡＮＤフラッシュメモリのメモリセルであり、半導体基板領域ＳＵＢ上に図示しない絶縁膜を介して互いに分離して形成されるアシストゲート線ＡＧＳおよびＡＧＤと、これらのアシストゲート線ＡＧＳおよびＡＧＤの間に形成される浮遊ゲート（ＦＧ）と、これらのアシストゲート線ＡＧＳおよびＡＧＤと交差する方向に配設されて、メモリトランジスタの制御ゲートを構成するワード線ＷＬとを含む。
【００１３】
アシストゲート線ＡＧＳおよびＡＧＤに所定の電圧が印加された場合、半導体基板領域ＳＵＢのアシストゲート線ＡＧＳおよびＡＧＤ直下の領域に、反転層ＩＮＶｓおよびＩＮＶｄがそれぞれ形成される。このメモリセルでは、反転層ＩＮＶｓおよびＩＮＶｄをそれぞれソース線およびドレイン線として利用する。
【００１４】
書き込み時には、反転層ＩＮＶｓおよびＩＮＶｄが形成されて、アシストゲート線ＡＧＳ（以下、ソースアシストゲート線とも称する。）下部の反転層ＩＮＶｓ近傍でホットエレクトロンが生成され、ＦＧに注入される。このようなソースサイド注入方式により、低消費電流で高速な書き込み動作を実現する。
【００１５】
読み出し時には、反転層ＩＮＶｓおよびＩＮＶｄが形成されて、アシストゲート線ＡＧＤ（以下、ドレインアシストゲート線と称する。）下部の反転層ＩＮＶｄに読み出し電圧が供給され、アシストゲート線ＡＧＳ下部の反転層ＩＮＶｓに接地電圧が供給される。ワード線ＷＬには、このメモリセル選択時所定の電圧が印加される。ＦＧに蓄積される電荷量に応じた閾値電圧により、反転層ＩＮＶｄおよびＩＮＶｓの間にチャネル領域が選択的に形成され、反転層ＩＮＶｄおよびＩＮＶｓの間に流れる電流量を、センスアンプ（図示せず）で検出してデータの読み出しを行なう。
【００１６】
同図に示すようにソースアシストゲート線ＡＧＳおよびドレインアシストゲート線ＡＧＤを、ＦＧと交互に配設することにより、メモリセル分離のためのトレンチ領域が不要となり、またソース領域およびドレイン領域を形成する拡散領域が不要となり、メモリセルサイズを小さくすることができる。
【００１７】
図２は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の全体の構成を概略的に示す図である。なお、以下の説明において、アシストゲート線が延在する方向を列方向と称し、ワード線が延在する方向を行方向と称する。
【００１８】
同図を参照して、不揮発性半導体記憶装置１００は、メモリセルアレイ２１と、データラッチ２５と、入出力バッファ２９と、電圧発生回路３１と、制御部３２とを備える。電圧発生回路３１は、ワード線デコーダ／ドライバ２２と、Ｙデコーダ２３と、ＡＧＤデコード／ドライブ回路２６と、ＡＧＳデコード／ドライブ回路２７と、Ｙゲート／センスアンプ２８とを含む。入出力バッファ２９は、外部との間でデータＤＱの授受を行なう。
【００１９】
メモリセルアレイ２１は、行列状に配列されたメモリセルを含む。メモリセルアレイ２１においては、ワード線ＷＬがアシストゲート線ＡＧＳおよびＡＧＤと交差する方向に配設される。
【００２０】
ワード線デコーダ／ドライバ２２は、図示しないアドレスバッファからのＸアドレス信号ＸＡＤに従ってアドレス指定されたワード線を選択状態へ駆動する。
【００２１】
Ｙデコーダ２３は、アドレスバッファからのＹアドレス信号ＹＡＤをデコードして、メモリセルアレイ２１の選択列に対応するドレインアシストゲート線ＡＧＤを指定する列選択信号を生成する。
【００２２】
Ｙゲート／センスアンプ２８は、Ｙデコーダ２３からの列選択信号に従って、メモリセルアレイ２１の選択列に対応するドレインアシストゲート線ＡＧＤを選択する。また、Ｙゲート／センスアンプ２８は、データ読み出し時、選択したドレインアシストゲート線ＡＧＤを流れる電流を検出して内部読み出しデータを生成するセンスアンプを含む。
【００２３】
ＡＧＤデコード／ドライブ回路２６は、Ｙアドレス信号ＹＡＤに従って、選択列に対応するドレインアシストゲート線ＡＧＤを選択し、選択したドレインアシストゲート線ＡＧＤにＡＧＤ電圧を供給する。
【００２４】
ＡＧＳデコード／ドライブ回路２７は、Ｙアドレス信号ＹＡＤに従って、選択列に対応するソースアシストゲート線ＡＧＳを選択し、選択したソースアシストゲート線ＡＧＳにＡＧＳ電圧を供給する。
【００２５】
データラッチ２５は、データ書き込み時、書き込みデータをラッチする。データラッチ２５のラッチする書き込みデータに従って、メモリセルアレイ２１のメモリセルに対して書き込みデータに応じた電圧が印加され、ソースサイド注入方式による書き込みが行なわれる。
【００２６】
制御部３２は、電圧発生回路３１を制御することにより、メモリセルアレイ２１のメモリセルに対して書き込み動作および読み出し動作を行なう。
【００２７】
図３は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルを概念的に示す図である。
【００２８】
同図を参照して、メモリセル５０は、メモリトランジスタ１と、付加トランジスタ２と、基板８とを含む。
【００２９】
メモリトランジスタ１は、ドレイン側がメモリセル５０のドレイン領域６となり、ドレイン電圧Ｖｄが供給される。また、ソースが付加トランジスタ２のドレインに接続される。制御ゲート４にはワード線デコーダ／ドライバ２２からのゲート電圧Ｖｃｇが印加される。
【００３０】
付加トランジスタ２は、図１に示すメモリセルにおける、ソースアシストゲート線ＡＧＳおよびドレインアシストゲート線ＡＧＤで形成されるトランジスタに対応する。付加トランジスタ２は、ソース側がメモリセル５０のソース領域７となり、ソース電圧Ｖｓが供給される。制御ゲート５にはゲート電圧Ｖｇ＿ｂが印加される。
【００３１】
ここで、ゲート電圧Ｖｇ＿ｂは、ＡＧＳデコード／ドライブ回路２７から供給されるＡＧＳ電圧に対応する。また、ドレイン電圧Ｖｄは、ＡＧＤデコード／ドライブ回路２６から供給されるＡＧＤ電圧に対応する。ＡＧＤデコード／ドライブ回路２６は、反転層ＩＮＶｄを形成するために十分に高い電圧をＡＧＤ電圧としてドレイン領域６に供給する。また、ソース電圧Ｖｓは、電圧発生回路３１からＡＧＳ電圧とは別に供給される電圧である。電圧発生回路３１は、反転層ＩＮＶｓを形成するために十分に高い電圧をソース電圧Ｖｓとしてソース領域７に供給する。また、基板電圧Ｖｂは、電圧発生回路３１から供給される電圧である。
【００３２】
メモリトランジスタ１に対する書き込み動作において、ゲート電圧Ｖｃｇ、ゲート電圧Ｖｇ＿ｂ、ドレイン電圧Ｖｄ、ソース電圧Ｖｓおよび基板電圧Ｖｂをそれぞれ適切な電圧値とすることにより、メモリトランジスタ１および付加トランジスタ２がオン状態となり、メモリトランジスタ１のソース−付加トランジスタ２のソース間に形成されるチャネル領域９にドレイン電流Ｉｄｓが流れる。そして、ホットエレクトロンが浮遊ゲート３に注入され、メモリトランジスタ１の閾値電圧が上昇する。メモリセル５０では、メモリトランジスタ１がオン状態であっても、付加トランジスタ２がオフ状態であればメモリトランジスタ１にドレイン電流Ｉｄｓを流すことができない。付加トランジスタ２がオン状態の場合にメモリトランジスタ１にドレイン電流Ｉｄｓを流すことができ、メモリトランジスタ１に対して書き込みおよび読み出しを行なうことが可能となる。
【００３３】
次に、本発明の実施形態との比較のためにメモリセル５０に対して従来の書き込み動作を行なった場合について説明する。
【００３４】
図４は、従来の書き込み動作時のメモリセル５０における各電圧の挙動を示す図である。ここで、Ｖｇ＿ｂ＿ｍａｘは、書き込み動作において付加トランジスタ２の制御ゲート５に印加するゲート電圧Ｖｇ＿ｂの最大値であり、付加トランジスタ２を確実にオン状態とするために高めの電圧値が設定される。また、メモリセルアレイ２１が複数個のメモリセル５０を含む場合には、製造ばらつき等を考慮して、すべてのメモリセル５０における付加トランジスタ２を確実にオン状態とするためにさらに高めの電圧値が設定される。
【００３５】
同図を参照して、書き込み動作が開始されると、ゲート電圧Ｖｇ＿ｂは一気にＶｇ＿ｂ＿ｍａｘまで引き上げられる。そして、書き込み動作終了時、ゲート電圧Ｖｇ＿ｂは一気に最小電圧、たとえば０Ｖまで引き下げられる。
【００３６】
ここで、ゲート電圧Ｖｇ＿ｂの上昇後、ドレイン電圧Ｖｄが下降し、ソース電圧Ｖｓが上昇している。これは、メモリセル５０のチャネル領域９にドレイン電流Ｉｄｓが流れることにより、ドレイン領域６に蓄積されていた正電荷がソース領域７に移動するためである。
【００３７】
図５は、Ｖｇ＿ｂ＿ｍａｘと、メモリセル５０に一定時間書き込み動作を行なった後のメモリトランジスタ１の閾値電圧との関係を示す図である。
【００３８】
同図を参照して、メモリセル５０に対して従来の書き込み動作を行なった場合には、書き込み動作を行なった後のメモリトランジスタ１の閾値電圧はＶｇ＿ｂ＿ｍａｘに大きく依存する（同図《Ａ》）。また、Ｖｇ＿ｂ＿ｍａｘを付加トランジスタ２の閾値電圧（Ｖｔｈ）である０．４Ｖに設定した場合に最も良好な書き込み特性が得られる、すなわち一定時間書き込み動作を行なった後のメモリトランジスタ１の閾値電圧が最大となることが分かる（同図《Ｃ》）。以下、この理由を図５および図６を用いて説明する。
【００３９】
図６（ａ）〜（ｃ）は、Ｖｇ＿ｂ＿ｍａｘに対するメモリセル５０における電子（表面ポテンシャルφｓ）の状態を示す図である。
【００４０】
Ｖｇ＿ｂ＿ｍａｘが付加トランジスタ２の閾値電圧未満である場合、すなわち同図においてＶｇ＿ｂ＿ｍａｘが０．４Ｖ未満である場合には（図５《Ｆ》）、チャネル領域９にドレイン電流Ｉｄｓが流れず、浮遊ゲート３には電子がほとんど注入されない（図６（ａ））。
【００４１】
Ｖｇ＿ｂ＿ｍａｘが付加トランジスタ２の閾値電圧に対して等しいかまたは所定値未満だけ上回る場合、すなわち同図においてＶｇ＿ｂ＿ｍａｘが０．４Ｖ以上０．５Ｖ未満である場合には（図５《Ｇ》）、チャネル領域９にドレイン電流Ｉｄｓが流れる。また、メモリトランジスタ１および付加トランジスタ２の間の狭い領域Ｌ１にΔφｓに相当する運動エネルギーを持った電子が集中する（図６（ｂ））。そして、ゲート電圧Ｖｃｇによって高電圧に引き上げられた浮遊ゲート３へ、メモリトランジスタ１のゲート酸化膜の障壁を越えてこれらの電子が注入される。一定時間書き込み動作を行なった後のメモリトランジスタ１の閾値電圧はこの場合に最大となる。
【００４２】
Ｖｇ＿ｂ＿ｍａｘが付加トランジスタ２の閾値電圧に対して所定値以上だけ上回る場合、すなわち同図においてＶｇ＿ｂ＿ｍａｘが０．５Ｖ以上である場合には（図５《Ｈ》）、チャネル領域９にドレイン電流Ｉｄｓが流れるが、Δφｓに相当する運動エネルギーを持った電子が領域Ｌ１より広い領域Ｌ２に分散する（図６（ｃ））。このため、図６（ｂ）の場合と比べて浮遊ゲート３へ注入される電子が減少する。したがって、図６（ｂ）の場合と比べ、一定時間書き込み動作を行なった後のメモリトランジスタ１の閾値電圧が低くなる。
【００４３】
以下、図４に示す従来の書き込み動作の問題点を詳しく説明する。図５《Ｆ》に示すように、Ｖｇ＿ｂ＿ｍａｘが付加トランジスタ２の閾値電圧未満である場合には、メモリトランジスタ１に対してほとんどデータ書き込みが行なえなくなってしまう。また、メモリセルアレイ２１が複数個のメモリセル５０を含む場合において、製造ばらつき等による各付加トランジスタ２の閾値電圧の相違に対応して付加トランジスタ２ごとに異なる電圧値のゲート電圧Ｖｇ＿ｂを印加することは困難である。
【００４４】
このため、通常は、製造ばらつき等を考慮して、付加トランジスタ２の閾値電圧とゲート電圧Ｖｇ＿ｂとの関係が各付加トランジスタ２で相違してもメモリトランジスタ１に対して確実にデータ書き込みを行なえるように、Ｖｇ＿ｂ＿ｍａｘは付加トランジスタ２の閾値電圧に対してマージンを持たせた高めの電圧値が設定される。たとえば、同図において、付加トランジスタ２の閾値電圧０．４Ｖに対してＶｇ＿ｂ＿ｍａｘを１．０Ｖに設定する（同図《Ｅ》）。そうすると、一定時間書き込み動作を行なった後のメモリトランジスタ１の閾値電圧は、本来であれば実現できるはずのメモリセル５０の閾値電圧（同図《Ｇ》）と比べて大幅に低下してしまう（同図《Ｋ》）。そうすると、不揮発性半導体記憶装置の書き込み動作時間が増大してしまう。
【００４５】
また、メモリセルアレイ２１が複数個のメモリセル５０を含む場合において、製造ばらつき等によって各付加トランジスタ２の閾値電圧が相違するときには、Ｖｇ＿ｂ＿ｍａｘがばらつく場合と同様に（同図《Ｉ》）、一定時間書き込み動作を行なった後のメモリトランジスタ１の閾値電圧がばらついてしまう（同図《Ｊ》）。そうすると、いずれかのメモリセル５０におけるメモリトランジスタ１の閾値電圧が目標値に到達していない場合には書き込み動作をさらに継続する必要があり、不揮発性半導体記憶装置全体としての書き込み動作時間が増大してしまう。付加トランジスタ２の閾値のばらつきを防ぐことができればこのような問題は生じないが、不揮発性半導体記憶装置の微細化にともない、閾値等のばらつきは逆に大きくなる傾向にある。不揮発性半導体記憶装置の微細化が進む中で書き込み動作時間の製品スペックを満たすため、このような問題の解決が不可欠となる。
【００４６】
次に、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の書き込み動作について説明する。
【００４７】
図７（ａ）は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の書き込み動作時のメモリセル５０における各電圧の挙動を示す図である。図７（ｂ）〜（ｄ）は、図７（ａ）の一点鎖線で囲まれた領域の複数の例を示す図である。
【００４８】
同図を参照して、本発明の第１の実施の形態に係る不揮発性半導体記憶装置における制御部３２は、メモリトランジスタ１に対する書き込み動作が開始されると、ゲート電圧Ｖｇ＿ｂを上昇させる。ゲート電圧Ｖｇ＿ｂが付加トランジスタ２の閾値電圧に到達すると、付加トランジスタ２がオン状態となり、チャネル領域９にドレイン電流Ｉｄｓが流れ始める。
【００４９】
チャネル領域９にドレイン電流Ｉｄｓが流れると、前述のようにドレイン電圧Ｖｄが下降し、ソース電圧Ｖｓが上昇する。そうすると、付加トランジスタ２のゲート−ソース間電圧Ｖｇｓおよびドレイン−ソース間電圧Ｖｄｓが小さくなるため、付加トランジスタ２をオン状態とするためにゲート電圧Ｖｇ＿ｂをさらに大きくする必要が生じる。すなわち、書き込み動作が開始されて付加トランジスタ２がオン状態となる前の付加トランジスタ２の閾値電圧（以下、初期閾値電圧と称する）に対して、付加トランジスタ２の閾値電圧がドレイン電流Ｉｄｓに起因して上昇する。
【００５０】
ここで、制御部３２は、メモリトランジスタ１に対する書き込み動作において、図４に示す従来の書き込み動作のようにゲート電圧Ｖｇ＿ｂを一気にＶｇ＿ｂ＿ｍａｘまで引き上げるのではなく、ゲート電圧Ｖｇ＿ｂを徐々に上昇させてＶｇ＿ｂ＿ｍａｘに到達させる。
【００５１】
より詳細には、制御部３２は、図６（ｂ）の状態、すなわち一定時間書き込み動作を行なった後のメモリトランジスタ１の閾値電圧を最大化できる状態を所定期間維持できるような一定の速度でゲート電圧Ｖｇ＿ｂを上昇させる制御を行なう。ゲート電圧Ｖｇ＿ｂの上昇速度は、ゲート電圧Ｖｇ＿ｂの上昇に対して付加トランジスタ２の閾値電圧の上昇が追従できる範囲であれば、同図（ｂ）〜（ｄ）に示すように種々の速度とすることが可能である。
【００５２】
すなわち、前述のようにドレイン電流Ｉｄｓに起因して付加トランジスタ２の閾値電圧が上昇するが、次の瞬間（同図《Ｒ》）にゲート電圧Ｖｇ＿ｂをさらに上昇させることで付加トランジスタ２は引き続きオン状態となる。そうすると、チャネル領域９にドレイン電流Ｉｄｓが引き続き流れ、付加トランジスタ２の閾値電圧がさらに上昇する。この閾値電圧の上昇に対して、ゲート電圧Ｖｇ＿ｂが付加トランジスタ２の閾値電圧に対して等しいかまたは所定値未満だけ上回るようにゲート電圧Ｖｇ＿ｂをさらに上昇させる。このような動作を繰り返すことにより、ゲート電圧Ｖｇ＿ｂの上昇に対して付加トランジスタ２の閾値電圧の上昇が追従することができ、図６（ｂ）の状態を維持することができる。その結果、図５《Ｂ》に示すように良好な書き込み特性を実現することができる。また、制御部３２が、一定の速度でゲート電圧Ｖｇ＿ｂを上昇させることにより、制御の簡易化を図ることができる。
【００５３】
なお、図４に示す従来の書き込み動作を行なった場合には、ゲート電圧Ｖｇ＿ｂの上昇に対して付加トランジスタ２の閾値電圧の上昇が追従できないために、書き込み動作期間Ｔのうちのほとんどの期間において図６（ｃ）の状態で書き込み動作が行なわれてしまうことになる。
【００５４】
したがって、本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、製造ばらつき等を考慮して、たとえばＶｇ＿ｂ＿ｍａｘを付加トランジスタ２の閾値電圧０．４Ｖに対してＶｇ＿ｂ＿ｍａｘを１．０Ｖに設定した場合には（図５《Ｅ》）、図４に示す従来の書き込み動作を行なった場合（図５《Ｋ》）と比べて一定時間書き込み動作を行なった後のメモリトランジスタ１の閾値電圧を大幅に高くすることができる（図５《Ｍ》）。
【００５５】
また、本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、何らかの原因でＶｇ＿ｂ＿ｍａｘがたとえば０．８Ｖ〜１．４Ｖの範囲でばらついた場合であっても、図４に示す従来の書き込み動作を行なった場合（図５《Ｊ》）と比べて一定時間書き込み動作を行なった後のメモリトランジスタ１の閾値電圧のばらつきを非常に少なくすることができる（図５《Ｓ》）。
【００５６】
ここで、図７のＴｅは、実効的な書き込み動作期間である。また、Ａは実効的な書き込み動作期間Ｔｅにおけるゲート電圧Ｖｇ＿ｂの上昇幅である。実効的な書き込み動作期間とは、付加トランジスタ２がオン状態となってから図６（ｂ）の状態で書き込み動作が行なわれる期間のことである。図６（ｂ）の状態が書き込み動作期間Ｔの途中で終了してしまうのは、ドレイン電圧Ｖｄの下降およびソース電圧Ｖｓの上昇には限度があるからである。すなわち、ドレイン電圧Ｖｄの下降およびソース電圧Ｖｓの上昇が停止すると付加トランジスタ２の閾値電圧が上昇しなくなるが、その一方でゲート電圧Ｖｇ＿ｂが上昇し続けるためにゲート電圧Ｖｇ＿ｂと付加トランジスタ２の閾値電圧との差が大きくなり、図６（ｃ）の状態になるからである。
【００５７】
次に、ドレイン電圧Ｖｄの下降およびソース電圧Ｖｓの上昇が停止する理由を説明する。
【００５８】
図８（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置におけるメモリセル５０に対する電源供給方法を示す図である。
【００５９】
書き込み動作時、ドレイン電圧Ｖｄおよびソース電圧Ｖｓは電圧発生回路３１により継続的にメモリセル５０に供給されている（同図（ａ）〜（ｂ））。
【００６０】
ゲート電圧Ｖｇ＿ｂが付加トランジスタ２の閾値電圧に到達すると、チャネル領域９にドレイン電流Ｉｄｓが流れ始め、前述のようにドレイン電圧Ｖｄが下降し、ソース電圧Ｖｓが上昇する。しかしながら、電圧発生回路３１がドレイン電圧Ｖｄの下降およびソース電圧Ｖｓの上昇に対して応答した時点でドレイン電圧Ｖｄの下降およびソース電圧Ｖｓの上昇は停止する。すなわち、電圧発生回路３１は、ドレイン電圧Ｖｄを上昇させ、かつ、ソース電圧Ｖｓを下降させてドレイン電流Ｉｄｓが流れ始める前の電圧値に戻す（同図（ｃ））。
【００６１】
図９（ａ）は、付加トランジスタ２の初期閾値電圧が低い場合のメモリセル５０の実効的な書き込み動作期間を示す図である。（ｂ）は、付加トランジスタ２の初期閾値電圧が高い場合のメモリセル５０の実効的な書き込み動作期間を示す図である。
【００６２】
前述のように、付加トランジスタ２がオン状態となってドレイン電圧Ｖｄの下降およびソース電圧Ｖｓの上昇が開始してから、これらの下降および上昇が停止するまでの期間は電圧発生回路３１の応答時間に依存する。このため、同図（ａ）〜（ｂ）に示すように、本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、製造ばらつき等によって付加トランジスタ２の閾値電圧が複数個のメモリセル５０でばらついた場合であっても、実効的な書き込み動作期間Ｔｅの長さは各メモリセル５０で同じである。したがって、複数個のメモリセル５０において付加トランジスタ２の閾値電圧がばらついた場合であっても、ゲート電圧Ｖｇ＿ｂの上昇幅Ａが各メモリセル５０で等しくなるため、一定時間書き込み動作を行なった後のメモリトランジスタ１の閾値電圧のばらつきを抑えることができる。
【００６３】
また、メモリセル５０に対して書き込み動作等を繰り返すことにより、付加トランジスタ２のゲート酸化膜に電子またはホールがトラップされてゆき、付加トランジスタ２の閾値電圧が製造直後と比べて変化してしまう問題がある。たとえば、ゲート酸化膜に電子がトラップされた場合には、付加トランジスタ２の閾値電圧が上昇してしまう。しかしながら、本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、図９（ａ）〜（ｂ）で説明したように、一定時間書き込み動作を行なった後のメモリトランジスタ１の閾値電圧がばらつかない。したがって、本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、このような問題点も解決することができる。
【００６４】
以上より、本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、一定時間書き込み動作を行なった後のメモリトランジスタ１の閾値電圧を高くすることができ、また、一定時間書き込み動作を行なった後の各メモリセルにおけるメモリトランジスタ１の閾値電圧のばらつきを少なくすることができるため、書き込み動作の効率低下を防ぐことができる。
【００６５】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００６６】
＜第２の実施の形態＞
本実施の形態は、ゲート電圧Ｖｇ＿ｂの制御内容を変更した不揮発性半導体記憶装置に関する。以下で説明する内容以外の構成および動作は第１の実施の形態に係る半導体記憶装置と同様である。
【００６７】
図１０は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の書き込み動作時のメモリセル５０における各電圧の挙動を示す図である。
【００６８】
ゲート電圧Ｖｇ＿ｂが徐々に上昇してＶｇ＿ｂ＿ｍａｘに到達するまでの動作は第１の実施の形態と同様であるため、ここでは説明を繰り返さない。
【００６９】
制御部３２は、ゲート電圧Ｖｇ＿ｂを徐々に上昇させてＶｇ＿ｂ＿ｍａｘに到達させた後、ゲート電圧Ｖｇ＿ｂがＶｇ＿ｂ＿ｍａｘである状態を所定期間維持する（同図《Ｕ》）。
【００７０】
図１１（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置におけるメモリセル５０に対する電源供給方法を示す図である。
【００７１】
同図を参照して、制御部３２は、電圧発生回路３１を制御して、メモリトランジスタ１に対する書き込み前に、メモリトランジスタ１のドレイン領域６にドレイン電圧Ｖｄを供給してドレイン領域６における容量Ｃ２に電荷を蓄積し、その後、ドレイン領域６のノードをカットする（同図（ａ））。そして、制御部３２は、容量Ｃ２に蓄積された電荷をドレイン電流Ｉｄｓとしてドレイン領域６−ソース領域７間に流すことによりメモリトランジスタ１に対する書き込みを行なう（同図（ｂ））。この場合、メモリセル５０における各電圧の挙動は同図（ｃ）に示すようになる。
【００７２】
ここで、メモリセルアレイ２１が複数個のメモリセル５０を含む場合であって、書き込み動作時、ドレイン電流Ｉｄｓの電流量が各メモリセル５０でばらつくときには、メモリトランジスタ１の浮遊ゲート３に注入される電子の数がばらつくため、一定時間書き込み動作を行なった後のメモリトランジスタ１の閾値電圧がばらついてしまう。しかしながら、同図に示すような電源供給方法であれば、各メモリセル５０で電荷を蓄積する時間を共通にすることにより各メモリセル５０の容量Ｃ２に蓄積される電荷の量を等しくすることができる。そして、図１０に示すようにゲート電圧Ｖｇ＿ｂがＶｇ＿ｂ＿ｍａｘである状態を所定期間維持することにより、各メモリセル５０の容量Ｃ２に蓄積される電荷をすべてドレイン領域６−ソース領域７間にドレイン電流Ｉｄｓとして流しきれば、書き込み動作時、ドレイン電流Ｉｄｓの電流量が各メモリセル５０でばらついたとしても、最終的なメモリトランジスタ１の閾値電圧を等しくすることができる。
【００７３】
なお、制御部３２は、ゲート電圧Ｖｇ＿ｂがＶｇ＿ｂ＿ｍａｘである状態を所定期間維持する構成に限らず、ゲート電圧Ｖｇ＿ｂを、ドレイン電流Ｉｄｓが流れる状態、すなわち付加トランジスタ２がオン状態となるような範囲の電圧値で所定期間維持する構成であればよい。
【００７４】
また、制御部３２は、ゲート電圧Ｖｇ＿ｂがＶｇ＿ｂ＿ｍａｘである状態を所定期間維持することにより、各メモリセル５０の容量Ｃ２に蓄積される電荷をすべてドレイン領域６−ソース領域７間にドレイン電流Ｉｄｓとして流しきる構成としたが、これに限定されるものではない。制御部３２は、ゲート電圧Ｖｇ＿ｂがＶｇ＿ｂ＿ｍａｘである状態を所定期間維持することにより、ゲート電圧Ｖｇ＿ｂがＶｇ＿ｂ＿ｍａｘに到達した時点においてドレイン電流Ｉｄｓとして流れずに容量Ｃ２に残っている電荷の少なくとも一部をドレイン電流Ｉｄｓとして流す構成とすることができる。このような構成により、メモリセルアレイ２１が複数個のメモリセル５０を含む場合に、書き込み動作時、ドレイン電流Ｉｄｓの電流量が各メモリセル５０でばらついたとしても、各メモリセル５０における最終的なメモリトランジスタ１の閾値電圧のばらつきを抑えることができる。
【００７５】
図１２〜図１３は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置におけるメモリセル５０に対する電源供給方法の他の例を示す図である。
【００７６】
メモリセル５０に対する電源供給方法は、図１１に示す方法に限定されるものではなく、図１２に示すようにソース領域７における容量Ｃ１に電荷を蓄積する構成、あるいは図１３に示すようにドレイン領域６における容量Ｃ２、およびソース領域７における容量Ｃ１に電荷を蓄積する構成とすることができる。
【００７７】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００７８】
＜第３の実施の形態＞
本実施の形態は、ゲート電圧Ｖｇ＿ｂの制御内容を変更した不揮発性半導体記憶装置に関する。以下で説明する内容以外の構成および動作は第１の実施の形態に係る半導体記憶装置と同様である。
【００７９】
図１４は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の書き込み動作時のメモリセル５０における各電圧の挙動を示す図である。
【００８０】
同図を参照して、制御部３２は、メモリトランジスタ１に対する書き込み動作において、付加トランジスタ２がオン状態となる前は、付加トランジスタ２がオン状態となった後と比べて、ゲート電圧Ｖｇ＿ｂを急峻に上昇させる制御を行なう（同図《Ｖ》）。このような構成により、図６（ａ）の状態から図６（ｂ）の状態に早期に遷移することができ、書き込み動作期間Ｔを短くすることができる。
【００８１】
図１５〜図１６は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の書き込み動作時のメモリセル５０における各電圧の挙動の他の例を示す図である。
【００８２】
制御部３２は、本発明の第２の実施の形態の図１０および本実施の形態の図１４に示すようなゲート電圧Ｖｇ＿ｂの制御を行なう構成に限定されるものではなく、図１５に示すように図１０および図１４に示す制御を組み合わせた構成、および図１６に示すようにゲート電圧Ｖｇ＿ｂを２次曲線状に上昇させて図１５と同様の効果を奏する構成とすることができる。また、制御部３２が、ゲート電圧Ｖｇ＿ｂを階段状に上昇させる構成とすることも可能である。
【００８３】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００８４】
＜第４の実施の形態＞
本実施の形態は、ゲート電圧Ｖｇ＿ｂの制御内容を変更した不揮発性半導体記憶装置に関する。以下で説明する内容以外の構成および動作は第１の実施の形態に係る半導体記憶装置と同様である。
【００８５】
図１７は、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の書き込み動作時のメモリセル５０における各電圧の挙動を示す図である。
【００８６】
ゲート電圧Ｖｇ＿ｂが徐々に上昇してＶｇ＿ｂ＿ｍａｘに到達するまでの動作は第１の実施の形態と同様であるため、ここでは説明を繰り返さない。
【００８７】
制御部３２は、ゲート電圧Ｖｇ＿ｂを徐々に上昇させてＶｇ＿ｂ＿ｍａｘに到達させた後、電圧発生回路３１を引き続き制御して、少なくとも付加トランジスタ２がオフ状態となるような電圧値までゲート電圧Ｖｇ＿ｂを下降させる。
【００８８】
たとえば、不揮発性半導体記憶装置の微細化によって各部の抵抗および容量の影響が大きくなり、ゲート電圧Ｖｇ＿ｂの立ち下げ期間を短くすることが製品仕様上大きな課題となる場合には、制御部３２は、たとえばゲート電圧Ｖｇ＿ｂを階段状に下降させることにより、ゲート電圧Ｖｇ＿ｂの立ち下げ期間を短くする。
【００８９】
また、不揮発性半導体記憶装置の微細化によって各メモリセル５０の結合容量の影響が大きくなり、あるメモリセル５０におけるゲート電圧Ｖｇ＿ｂの立ち上げまたは立ち下げの影響による、隣接する他のメモリセル５０における各ノードの電位変動を低減することが製品仕様上大きな課題となる場合には、制御部３２は、たとえばゲート電圧Ｖｇ＿ｂを緩やかに下降させることにより、隣接する他のメモリセル５０における各ノードの電位変動を低減する。
【００９０】
以上より、本発明の第４の実施の形態に係る不揮発性半導体記憶装置では、ゲート電圧Ｖｇ＿ｂをＶｇ＿ｂ＿ｍａｘに到達させた後、ゲート電圧Ｖｇ＿ｂの立ち下げについても制御を行なうことにより、製品仕様に柔軟に対応することができる。
【００９１】
［変形例］
本発明は、上記実施の形態に限定されるものではなく、たとえば以下の変形例も含まれる。
【００９２】
（１）  メモリの種類
本発明の実施の形態に係る不揮発性半導体記憶装置は、ＡＧ−ＡＮＤ型フラッシュメモリであるとしたが、これに限定されるものではない。図３に示すメモリセル、すなわち、付加トランジスタと、付加トランジスタがオン状態の場合にドレイン電流を流すことが可能なメモリトランジスタとを含むメモリセルを有する不揮発性メモリであれば本発明を適用することが可能である。たとえば、他のＡＧ型フラッシュメモリに適用することが可能であり、また、メモリセル配置がＮＡＮＤ型およびＮＯＲ型の不揮発性メモリにも適用することが可能である。
【００９３】
（２）  ゲート電圧Ｖｇ＿ｂの制御
本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、制御部３２は、図６（ｂ）の状態を所定期間維持できるような一定の速度でゲート電圧Ｖｇ＿ｂを上昇させる制御を行なう構成としたが、これに限定するものではない。制御部３２が、メモリトランジスタ１に対する書き込み動作において、図６（ｂ）に示す状態を所定期間維持できるように付加トランジスタ２のゲート電圧Ｖｇ＿ｂを変更する制御を行なう構成であればよい。たとえば、図１４〜図１６で示したような制御内容であってもよく、また、付加トランジスタ２をオン状態とした後、付加トランジスタ２の閾値電圧が何らかの原因で下降するか、または変化しない場合には、制御部３２が、ゲート電圧Ｖｇ＿ｂを小さくするか、または一定にする制御を行なう構成であってもよい。
【００９４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００９５】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルの断面構造を概略的に示す図である。
【図２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の全体の構成を概略的に示す図である。
【図３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルを概念的に示す図である。
【図４】従来の書き込み動作時のメモリセル５０における各電圧の挙動を示す図である。
【図５】Ｖｇ＿ｂ＿ｍａｘと、メモリセル５０に一定時間書き込み動作を行なった後のメモリトランジスタ１の閾値電圧との関係を示す図である。
【図６】（ａ）〜（ｃ）Ｖｇ＿ｂ＿ｍａｘに対するメモリセル５０における電子（表面ポテンシャルφｓ）の状態を示す図である。
【図７】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の書き込み動作時のメモリセル５０における各電圧の挙動を示す図である。（ｂ）〜（ｄ）図７（ａ）の一点鎖線で囲まれた領域の複数の例を示す図である。
【図８】（ａ）〜（ｃ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置におけるメモリセル５０に対する電源供給方法を示す図である。
【図９】（ａ）付加トランジスタ２の初期閾値電圧が低い場合のメモリセル５０の実効的な書き込み動作期間を示す図である。（ｂ）付加トランジスタ２の初期閾値電圧が高い場合のメモリセル５０の実効的な書き込み動作期間を示す図である。
【図１０】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の書き込み動作時のメモリセル５０における各電圧の挙動を示す図である。
【図１１】（ａ）〜（ｃ）本発明の第２の実施の形態に係る不揮発性半導体記憶装置におけるメモリセル５０に対する電源供給方法を示す図である。
【図１２】（ａ）〜（ｃ）本発明の第２の実施の形態に係る不揮発性半導体記憶装置におけるメモリセル５０に対する電源供給方法の他の例を示す図である。
【図１３】（ａ）〜（ｃ）本発明の第２の実施の形態に係る不揮発性半導体記憶装置におけるメモリセル５０に対する電源供給方法の他の例を示す図である。
【図１４】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の書き込み動作時のメモリセル５０における各電圧の挙動を示す図である。
【図１５】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の書き込み動作時のメモリセル５０における各電圧の挙動の他の例を示す図である。
【図１６】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の書き込み動作時のメモリセル５０における各電圧の挙動の他の例を示す図である。
【図１７】本発明の第４の実施の形態に係る不揮発性半導体記憶装置の書き込み動作時のメモリセル５０における各電圧の挙動を示す図である。
【符号の説明】
【００９６】
１  メモリトランジスタ、２  付加トランジスタ、３  浮遊ゲート、４，５  制御ゲート、６  ドレイン領域、７  ソース領域、８  基板、９  チャネル領域、２１  メモリセルアレイ、２２  ワード線デコーダ／ドライバ、２３  Ｙデコーダ、２５  データラッチ、２６  ＡＧＤデコード／ドライブ回路、２７  ＡＧＳデコード／ドライブ回路、２８  Ｙゲート／センスアンプ、２９  入出力バッファ、ＤＱ  データ、３１  電圧発生回路、３２  制御部、５０  メモリセル、１００  不揮発性半導体記憶装置、ＳＵＢ  半導体基板領域、ＡＧＳ  ソースアシストゲート線、ＡＧＤ  ドレインアシストゲート線、ＷＬ  ワード線、ＩＮＶｓ，ＩＮＶｄ  反転層。
【図１】
2007058964.tif 000003
【図２】
2007058964.tif 000004
【図３】
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【図４】
2007058964.tif 000006
【図５】
2007058964.tif 000007
【図６】
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【図７】
2007058964.tif 000009
【図８】
2007058964.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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