(57)【要約】      （修正有）【課題】トレンチ側壁をチャネルとする横型パワーＭＯＳＦＥＴで、素子耐圧が低下しない製造方法を提供すること。【解決手段】ｎウェル領域２の表面層に形成したｐベース領域３および第１ｎオフセット領域４と、シリコン基板１表面に形成した選択酸化膜５と、選択酸化膜５の側面、ｐベース領域３の側面および第１ｎオフセット領域４の側面と接し、かつ、ｐベース領域３および第１ｎオフセット領域４よりも深く形成したトレンチ７と、トレンチ７底面に形成した第２ｎオフセット領域８と、トレンチ７の側壁に形成したゲート酸化膜９と、ゲート酸化膜９を介して形成したゲート電極１０と、トレンチ７を埋め込み選択酸化膜５上に延びるフィールドプレート１１と、表面層に形成したｎソース領域１２およびｎドレイン領域１３とを有する。トレンチ７肩部に選択酸化膜１１を形成し、その上にフィールドプレート１１を延在させる。【選択図】            図１
2007200981.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面に形成した第１領域と、該第１領域の表面から内部に向って形成した溝と、該溝の一方の側壁と接し前記第１領域の表面層に形成した第２導電型の第２領域と、前記溝の他方の側壁と接し前記第１領域の表面層に形成した第１導電型の第３領域と、前記溝の底部と接し、前記第１領域に形成した第１導電型の第４領域と、前記溝の側壁と接し前記第２領域の表面層に形成した第1導電型の第５領域と、前記第３領域の表面層に形成した第１導電型の第６領域と、前記溝を埋設し、ゲート絶縁膜を介して形成したゲート電極と、前記溝と接し前記第３領域の表面に形成した前記ゲート絶縁膜より厚い絶縁膜と、前記ゲート電極と接し前記厚い絶縁膜上に形成した導電膜と、前記第5領域上に形成した第１主電極と、前記第６領域上に形成した第２主電極とを有することを特徴とする横型パワーＭＯＳＦＥＴ。
【請求項２】
前記溝の深さが、前記第２領域および前記第３領域より深いことを特徴とする請求項１に記載の横型パワーＭＯＳＦＥＴ。
【請求項３】
前記溝の深さが、前記第２領域および前記第３領域より浅く、それぞれが前記第４領域と接することを特徴とする請求項１に記載の横型パワーＭＯＳＦＥＴ。
【請求項４】
半導体基板表面に形成した第１領域と、該第１領域の表面から内部に向って形成した溝と、該溝の一方の側壁と接し前記第１領域の表面層に前記溝の深さより浅く形成した第２導電型の第２領域と、前記溝の他方の側壁と接し前記第１領域の表面層に形成した第１導電型の第３領域と、前記溝の側壁と接し前記第２領域の表面層に形成した第1導電型の第５領域と、前記第３領域の表面層に形成した第１導電型の第６領域と、前記溝を埋設し、ゲート絶縁膜を介して形成したゲート電極と、前記溝と接し前記第３領域の表面に形成した前記ゲート絶縁膜より厚い絶縁膜と、前記ゲート電極と接し前記厚い絶縁膜上に形成した導電膜と、前記第5領域上に形成した第１主電極と、前記第６領域上に形成した第２主電極とを有することを特徴とする横型パワーＭＯＳＦＥＴ。
【請求項５】
前記厚い絶縁膜が選択酸化膜であることを特徴とする請求項１〜４のいずれか一項に記載の横型パワーＭＯＳＦＥＴ。
【請求項６】
前記導電膜がフィールドプレートであることを特徴とする請求項１〜４のいずれか一項に記載の横型パワーＭＯＳＦＥＴ。
【請求項７】
前記ゲート電極と前記フィールドプレートがポリシリコンであることを特徴とする請求項１〜４のいずれか一項に記載の横型パワーＭＯＳＦＥＴ。
【請求項８】
前記第1主電極および前記第２主電極が層間絶縁膜に形成した開口部を介して第5領域および第６領域にそれぞれ接続することを特徴とする請求項１〜４のいずれか一項に記載の横型パワーＭＯＳＦＥＴ。
【請求項９】
半導体基板表面に第１領域を形成する工程と、該第１領域の表面層に第２導電型の第２領域を形成する工程と、該第２領域と接し前記第１領域の表面層に第１導電型の第３領域を形成すると、該第３領域表面に厚い絶縁膜を形成する工程と、前記第２、第３領域および前記厚い絶縁膜とを跨ぎ、前記第２領域よりも深く溝を形成する工程と、該溝の底部と接し前記第１領域に第１導電型の第４領域を形成する工程と、該溝を埋設しゲート絶縁膜を介してゲート電極を形成し、該ゲート電極に接続し前記厚い絶縁膜上に延在してフィールドプレートを同時に形成する工程と、前記溝の側壁と接し前記第２領域および前記第３領域の表面層に第５領域および第６領域をそれぞれ形成する工程と、前記半導体基板表面および前記ゲート電極上に層間絶縁膜を形成する工程と、前記層間絶縁膜に第５、第６領域とそれぞれ接続する開口部を形成する工程と、該開口部内に導体を埋め込む工程と、該導体と接続する第１主電極および第２主電極をそれぞれ形成する工程とを含むことを特徴とする横型パワーＭＯＳＦＥＴの製造方法。
【請求項１０】
半導体基板表面に第１領域を形成する工程と、該第１領域の表面層に第２導電型の第２領域を形成する工程と、該第２領域と接し、前記第１領域の表面層に第１導電型の第３領域を形成すると、該第３領域表面に厚い絶縁膜を形成する工程と、前記第２、第３領域および前記厚い絶縁膜とを跨ぎ溝を形成する工程と、該溝の底部と接し前記第１領域に第１導電型の第４領域を形成する工程と、該溝を埋設し、該ゲート電極に接続し前記厚い絶縁膜上に延在してフィールドプレートを同時に形成する工程と、前記溝の側壁と接し前記第２および第３領域の表面層に第１導電型の第５および第６領域をそれぞれ形成する工程と、前記半導体基板表面および前記ゲート電極上に層間絶縁膜を形成する工程と、該層間絶縁膜に前記第５領域および第６領域とそれぞれ接続する開口部を形成する工程と、該開口部内に導体を埋め込む工程と、該導体と接続する第１主電極および第２主電極を形成する工程とを含むことを特徴とする横型パワーＭＯＳＦＥＴの製造方法。
【請求項１１】
半導体基板表面に第１領域を形成する工程と、該第１領域の表面層に第２導電型の第２領域を形成する工程と、該第２領域と接し前記第１領域の表面層に第１導電型の第３領域を形成すると、該第３領域表面に厚い絶縁膜を形成する工程と、前記第２、第３領域および前記厚い絶縁膜とを跨ぎ、前記第２領域よりも深く溝を形成する工程と、該溝を埋設しゲート絶縁膜を介してゲート電極を形成し、該ゲート電極に接続し前記厚い絶縁膜上に延在してフィールドプレートを同時に形成する工程と、前記溝の側壁と接し前記第２領域および前記第３領域の表面層に第５領域および第６領域をそれぞれ形成する工程と、前記半導体基板表面および前記ゲート電極上に層間絶縁膜を形成する工程と、前記層間絶縁膜に第５、第６領域とそれぞれ接続する開口部を形成する工程と、該開口部内に導体を埋め込む工程と、該導体と接続する第１主電極および第２主電極をそれぞれ形成する工程とを含むことを特徴とする横型パワーＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体基板上にトレンチを形成し、そのトレンチをゲート電極で埋設し、トレンチ側壁をチャネルとする横型パワーＭＯＳＦＥＴおよびその製造方法に関する。
【背景技術】
【０００２】
図１０は、従来の横型パワーＭＯＳＦＥＴの要部断面図である。以下に、トレンチ構造のハイサイドｎチャネル型の横型パワーＭＯＳＦＥＴについて述べる。
【０００３】
この横型パワーＭＯＳＦＥＴは、シリコン基板５１の表面層に形成したｎウェル領域５２と、ｎウェル領域５２の表面層に形成したｐベース領域５３および第１ｎオフセット領域５４と、ｐベース領域５３の側面および第１ｎオフセット領域５４の側面と接し、かつ、ｐベース領域５３および第１ｎオフセット領域５４よりも深く形成したトレンチ５７とを有する。また、このトレンチ５７底面に形成した第２ｎオフセット領域５８と、トレンチ５７の側壁に形成したゲート酸化膜５９と、ゲート酸化膜５９を介して形成したゲート電極６０と、ｐベース領域５３および第１ｎオフセット領域５４の表面層に形成したｎソース領域６２およびｎドレイン領域６３とを有する。さらに、表面に形成した層間絶縁膜６４と、この層間絶縁膜６４に形成した開口部６５と、この開口部６４を埋め込んでｎソース領域６２上とｎドレイン領域６３上にそれぞれ形成したソース電極配線６６およびドレイン電極配線６７とを有する。
図１１から図１４は、図１０の横型パワーＭＯＳＦＥＴの製造方法を示す図であり、工程順に示した要部製造工程断面図である。
【０００４】
図１１に示すように、シリコン基板５１にｎウェル領域５２を形成した後、ｐベース領域５３、第１ｎオフセット領域５４を形成する。
【０００５】
次に、図１２に示すように、酸化膜をマスクとして、ｐベース領域５３および第１ｎオフセット領域５４を跨ぎ、かつ、ｐベース領域５３および第１ｎオフセット領域５４よりも深くトレンチ５４を形成し、マスク酸化膜５６をそのままマスクとしてトレンチ５７底面だけに選択的に第２ｎオフセット領域５８を形成する。
【０００６】
次に、図１３に示すように、マスク酸化膜５６を除去した後に、ゲート酸化膜５９を形成する。その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によりトレンチ７内部をドープトポリシリコンで埋設し、エッチバックすることでゲート電極６０を形成する。
【０００７】
そして、図１４に示すように、ｎソース領域６２およびｎドレイン領域６３を形成した後、層間絶縁膜６４を形成する。そして、フォトリソグラフィ工程により図１０に示す開口部６５を形成し、ソース電極配線６６およびドレイン電極配線６７を形成する。
【０００８】
また、特許文献１、トレンチ構造の横型ＭＯＳＦＥＴで、ドレイン領域側のトレンチ側壁にゲート酸化膜より厚い絶縁膜を形成してトレンチ肩部の電界集中を防止できることが記載されている。
【０００９】
また、特許文献２では、トレンチ側壁からソース電極までの距離をトレンチ形成前のソース領域端からソース電極までの距離より短くすることで、素子長を短くできてトレンチ構造の横型ＭＯＳＦＥＴのオン抵抗を低減できることが記載されている。
また、特許文献３では、ゲート電極配線層を形成するトレンチをフィールド絶縁膜に接するように形成することでトレンチ構造の横型ＭＯＳＦＥＴのゲート耐圧を向上させることができることが記載されている。
【特許文献１】米国特許題４３４４３５号公報
【特許文献２】特開２００１−１５７４２号公報
【特許文献３】特開２００１−１０２５７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、図１０に示す横型パワーＭＯＳＦＥＴでは、ドレイン側のトレンチ肩部（×印のＡ付近）に電界が集中し、素子耐圧が低下してしまう。また、特許文献１に示した横型ＭＯＳＦＥＴでは、厚い絶縁膜を形成するため、ゲート電極を形成後にトレンチを再度形成する必要があり工程が増加する。
【００１１】
この発明の目的は、前記の課題を解決して、トレンチをゲート電極で埋設しトレンチ側壁をチャネルとする横型パワーＭＯＳＦＥＴにおいても、素子耐圧が低下せず簡易に形成できる横型パワーＭＯＳＦＥＴとその製造方法を提供するものである。
【課題を解決するための手段】
【００１２】
前記の目的を達成するために、半導体基板表面に形成した第１領域と、該第１領域の表面から内部に向って形成した溝と、該溝の一方の側壁と接し前記第１領域の表面層に形成した第２導電型の第２領域と、前記溝の他方の側壁と接し前記第１領域の表面層に形成した第１導電型の第３領域と、前記溝の底部と接し、前記第１領域に形成した第１導電型の第４領域と、前記溝の側壁と接し前記第２領域の表面層に形成した第1導電型の第５領域と、前記第３領域の表面層に形成した第１導電型の第６領域と、前記溝を埋設し、ゲート絶縁膜を介して形成したゲート電極と、前記溝と接し前記第３領域の表面に形成した前記ゲート絶縁膜より厚い絶縁膜と、前記ゲート電極と接し前記厚い絶縁膜上に形成した導電膜と、前記第5領域上に形成した第１主電極と、前記第６領域上に形成した第２主電極とを有する構成とする。
【００１３】
また、前記溝の深さが、前記第２領域および前記第３領域より深いとよい。
【００１４】
また、前記溝の深さが、前記第２領域および前記第３領域より浅く、それぞれが前記第４領域の底部と接するとよい。
【００１５】
また、前記溝の深さが、前記第２領域および前記第３領域より浅く、それぞれが前記第４領域と接することを特徴とする請求項１に記載の横型パワーＭＯＳＦＥＴ。
【００１６】
また、半導体基板表面に形成した第１領域と、該第１領域の表面から内部に向って形成した溝と、該溝の一方の側壁と接し前記第１領域の表面層に前記溝の深さより浅く形成した第２導電型の第２領域と、前記溝の他方の側壁と接し前記第１領域の表面層に形成した第１導電型の第３領域と、前記溝の側壁と接し前記第２領域の表面層に形成した第1導電型の第５領域と、前記第３領域の表面層に形成した第１導電型の第６領域と、前記溝を埋設し、ゲート絶縁膜を介して形成したゲート電極と、前記溝と接し前記第３領域の表面に形成した前記ゲート絶縁膜より厚い絶縁膜と、前記ゲート電極と接し前記厚い絶縁膜上に形成した導電膜と、前記第5領域上に形成した第１主電極と、前記第６領域上に形成した第２主電極とを有する構成とする。
【００１７】
また、前記厚い絶縁膜が選択酸化膜であるとよい。
【００１８】
また、前記導電膜がフィールドプレートであるとよい。
【００１９】
また、前記ゲート電極と前記フィールドプレートがポリシリコンであるとよい。
【００２０】
また、前記第1主電極および前記第２主電極が層間絶縁膜に形成した開口部を介し第5領域および第６領域にそれぞれ接続するとよい。
【００２１】
また、半導体基板表面に第１領域を形成する工程と、該第１領域の表面層に第２導電型の第２領域を形成する工程と、該第２領域と接し前記第１領域の表面層に第１導電型の第３領域を形成すると、該第３領域表面に厚い絶縁膜を形成する工程と、前記第２、第３領域および前記厚い絶縁膜とを跨ぎ、前記第２領域よりも深く溝を形成する工程と、該溝の底部と接し前記第１領域に第１導電型の第４領域を形成する工程と、該溝を埋設しゲート絶縁膜を介してゲート電極を形成し、該ゲート電極に接続し前記厚い絶縁膜上に延在してフィールドプレートを同時に形成する工程と、前記溝の側壁と接し前記第２領域および前記第３領域の表面層に第５領域および第６領域をそれぞれ形成する工程と、前記半導体基板表面および前記ゲート電極上に層間絶縁膜を形成する工程と、前記層間絶縁膜に第５、第６領域とそれぞれ接続する開口部を形成する工程と、該開口部内に導体を埋め込む工程と、該導体と接続する第１主電極および第２主電極をそれぞれ形成する工程とを含む製造方法とする。
【００２２】
また、半導体基板表面に第１領域を形成する工程と、該第１領域の表面層に第２導電型の第２領域を形成する工程と、該第２領域と接し、前記第１領域の表面層に第１導電型の第３領域を形成すると、該第３領域表面に厚い絶縁膜を形成する工程と、前記第２、第３領域および前記厚い絶縁膜とを跨ぎ溝を形成する工程と、該溝の底部と接し前記第１領域に第１導電型の第４領域を形成する工程と、該溝を埋設し、該ゲート電極に接続し前記厚い絶縁膜上に延在してフィールドプレートを同時に形成する工程と、前記溝の側壁と接し前記第２および第３領域の表面層に第１導電型の第５および第６領域をそれぞれ形成する工程と、前記半導体基板表面および前記ゲート電極上に層間絶縁膜を形成する工程と、該層間絶縁膜に前記第５領域および第６領域とそれぞれ接続する開口部を形成する工程と、該開口部内に導体を埋め込む工程と、該導体と接続する第１主電極および第２主電極を形成する工程とを含む製造方法とする。
【００２３】
また、半導体基板表面に第１領域を形成する工程と、該第１領域の表面層に第２導電型の第２領域を形成する工程と、該第２領域と接し前記第１領域の表面層に第１導電型の第３領域を形成すると、該第３領域表面に厚い絶縁膜を形成する工程と、前記第２、第３領域および前記厚い絶縁膜とを跨ぎ、前記第２領域よりも深く溝を形成する工程と、該溝を埋設しゲート絶縁膜を介してゲート電極を形成し、該ゲート電極に接続し前記厚い絶縁膜上に延在してフィールドプレートを同時に形成する工程と、前記溝の側壁と接し前記第２領域および前記第３領域の表面層に第５領域および第６領域をそれぞれ形成する工程と、前記半導体基板表面および前記ゲート電極上に層間絶縁膜を形成する工程と、前記層間絶縁膜に第５、第６領域とそれぞれ接続する開口部を形成する工程と、該開口部内に導体を埋め込む工程と、該導体と接続する第１主電極および第２主電極をそれぞれ形成する工程とを含む製造方法とする。
【発明の効果】
【００２４】
この発明により、ドレイン側のトレンチ肩部に選択酸化膜を形成し、この選択酸化膜上にフィールドプレートを形成することで、トレンチ肩部の電界集中が防止され、素子耐圧の低下を防ぐことができる。
【発明を実施するための最良の形態】
【００２５】
以下、この発明の実施の形態を説明する。以下の説明でのｎウェル領域をｐウェル領域に変えても構わない。この場合、ローサイドのトレンチ構造をしたｎチャネル型横型パワーＭＯＳＦＥＴとなる。また、以下の説明においてｎ領域とｐ領域を逆にしても構わない。
【実施例１】
【００２６】
図１は、この発明の第１実施例である横型パワーＭＯＳＦＥＴの構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。同図（ａ）の平面図は同図（ｂ）の層間絶縁膜は煩雑になるので省略されている。この横型パワーＭＯＳＦＥＴは、トレンチゲート構造を有する横型パワーＭＯＳＦＥＴである。また、ここでは半導体基板としてシリコン基板を用いた。
【００２７】
この横型パワーＭＯＳＦＥＴは、シリコン基板１の表面層に形成したｎウェル領域２と、ｎウェル領域２の表面層に形成したｐベース領域３および第１ｎオフセット領域４と、シリコン基板１の表面上に形成したゲート酸化膜９より厚い選択酸化膜５と、選択酸化膜５の側面、ｐベース領域３の側面および第１ｎオフセット領域４の側面と接し、かつ、ｐベース領域３および第１ｎオフセット領域４よりも深く形成したトレンチ７とを有する。また、このトレンチ７底面に形成した第２ｎオフセット領域８と、トレンチ７の側壁に形成したゲート酸化膜９と、ゲート酸化膜９を介して形成したゲート電極１０と、トレンチ７を埋め込み選択酸化膜５上に延びるように形成したフィールドプレート１１と、ｐベース領域３および第１ｎオフセット領域４の表面層に形成したｎソース領域１２およびｎドレイン領域１３とを有する。さらに、表面に形成した層間絶縁膜１４と、この層間絶縁膜１４に形成した開口部１５と、この開口部１４を埋め込んでｎソース領域上とｎドレイン領域上にそれぞれ形成したソース電極配線およびドレイン電極配線とを有する。尚、トレンチ７は第２ｎオフセット領域８に接しているので、図２に示すように、トレンチ７はｐベース領域３および第１ｎオフセット領域４より浅くても構わない。
【００２８】
前記のように、トレンチ７肩部にゲート酸化膜９より膜厚が選択酸化膜１１を形成し、その上にフィールドプレート１１を延在させることで、素子耐圧の低下を防ぐことができる。
【００２９】
尚、ｎウェル領域２の不純物を第２ｎオフセット領域８の不純物濃度まで高められれば、図３に示すように、図１の第２ｎオフセット領域８を形成しなくても構わない。この場合は、トレンチ７の深さをｐベース領域３の深さより深くする。また、第２ｎオフセット領域８を形成しないので低コスト化できる。
【実施例２】
【００３０】
図４から図９は、この発明の第２実施例である横型パワーＭＯＳＦＥＴの製造方法を示す図であり、工程順に示した要部製造工程断面図である。この横型パワーＭＯＳＦＥＴは図１の横型パワーＭＯＳＦＥＴである。
【００３１】
図４に示すように、シリコン基板１の表面層にｎウェル領域２を形成した後、ｎウェル領域２ｐの表面層にベース領域３および第１ｎオフセット領域４を形成する。
【００３２】
次に、図５に示すように、第１ｎオフセット領域４の表面に後で形成するトレンチ７形成個所に一部が重なるように選択酸化膜５を例えば６００ｎｍの厚みで形成する。
【００３３】
選択酸化膜５は、同一の半導体基板に集積される素子の絶縁分離用に形成する選択酸化膜と同時に形成できるので図１１〜図１４に示した従来の工程から増加することなく形成できる。
【００３４】
その後、図６に示すように、トレンチマスクとなる酸化膜をウェハ全面に形成し、フォトリソグラフィ工程によりマスク酸化膜６を形成する。続いて、このマスク酸化膜６をマスクにｐベース領域２および第１ｎオフセット領域３を跨ぎ、かつ、ｐベース領域２および第１ｎオフセット領域３よりも深くトレンチ７を形成する。    
【００３５】
このとき、トレンチ７は選択酸化膜５の端部をも跨ぐように形成する。その後、マスク酸化膜６をそのままマスクとしてトレンチ７底面だけに選択的に第２ｎオフセット領域８を形成する。
【００３６】
次に、図７に示すように、マスク酸化膜６を除去した後に、ゲート酸化膜７を例えば１７ｎｍの厚みで形成する。尚、トレンチ７の深さはｐベース領域３および第１ｎオフセット領域４の深さより浅くても構わない。また、前記の第２ｎオフセット領域８は素子耐圧が低い場合には形成しなくてもよい。
【００３７】
その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によりトレンチ内部をドープトポリシリコンで埋設し、エッチングすることでゲート電極１０とこのゲート電極１０に接続し選択酸化膜５上に延在するフィールドプレート１１とを同時に形成する。尚、フィールドプレート１１は、ここではゲート電極１０と同時にポリシリコンで形成されているが、例えば、アルミニウムなどの金属膜で形成しても構わない。
【００３８】
そして、図８に示すように、ｎソース領域１２およびｎドレイン領域１３をｐベース領域３および第１ｎオフセット領域４の表面層にそれぞれ形成した後、層間絶縁膜１４を形成する。
【００３９】
そして、図９に示すように、フォトリソグラフィ工程により層間絶縁膜１４に開口部１５を形成し、この開口部１５を埋め込んで、ｎソース領域１２上およびｎドレイン領域１３上にソース電極配線１６およびドレイン電極配線１７をそれぞれ形成する。
【００４０】
以上の実施例では、厚い絶縁膜として選択酸化膜５の場合について説明したが、堆積膜であってもよい。
【図面の簡単な説明】
【００４１】
【図１】この発明の第１実施例である横型パワーＭＯＳＦＥＴの構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図
【図２】この発明の別の実施例である横型パワーＭＯＳＦＥＴの要部断面図
【図３】この発明の別の実施例である横型パワーＭＯＳＦＥＴの要部断面図
【図４】この発明の第２実施例である横型パワーＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【図５】図４に続く、この発明の第２実施例である横型パワーＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【図６】図５に続く、この発明の第２実施例である横型パワーＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【図７】図６に続く、この発明の第２実施例である横型パワーＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【図８】図７に続く、この発明の第２実施例である横型パワーＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【図９】図８に続く、この発明の第２実施例である横型パワーＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【図１０】従来の横型パワーＭＯＳＦＥＴの要部断面図
【図１１】図１０の横型パワーＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【図１２】図１１に続く、図１０の横型パワーＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【図１３】図１２に続く、図１０の横型パワーＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【図１４】図１３に続く、図１０の横型パワーＭＯＳＦＥＴの製造方法を示す要部製造工程断面図
【符号の説明】
【００４２】
１    シリコン基板
２    ｎウェル領域
３    ｐベース領域
４    第１ｎオフセット領域
５    選択酸化膜
６    マスク酸化膜
７    トレンチ
８    第２ｎオフセット領域
９    ゲート酸化膜
１０    ゲート電極
１１    フィールドプレート
１２    ｎソース領域
１３    ｎドレイン領域
１４    層間絶縁膜
１５    開口部
１６    ソース電極配線
１７    ドレイン電極配線
【図１】
2007200981.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007200981.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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