(57)【要約】【課題】半導体メモリ素子に備えられるデータバス感知増幅器と書き込みドライバーの個数を減少させることによって、チップ面積を低減した半導体メモリ装置を提供すること。【解決手段】本発明の半導体メモリ素子は、第１及び第２バンクと、該第１及び第２バンクに共有されるグローバル入／出力ラインと、前記第１バンクに配置された第１ローカル入／出力ラインと、前記第２バンクに配置された第２ローカル入／出力ラインと、前記グローバル入／出力ラインと前記第１及び第２ローカル入／出力ラインとの間のデータ交換のためのデータ交換手段と、バンク選択信号に応答して、前記データ交換手段と前記第１及び第２ローカル入／出力ラインを選択的に接続するためのスイッチング手段とを備える。【選択図】図２
2007095266.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２バンクと、
該第１及び第２バンクに共有されるグローバル入／出力ラインと、
前記第１バンクに配置された第１ローカル入／出力ラインと、
前記第２バンクに配置された第２ローカル入／出力ラインと、
前記グローバル入／出力ラインと前記第１及び第２ローカル入／出力ラインとの間のデータ交換のためのデータ交換手段と、
バンク選択信号に応答して、前記データ交換手段と前記第１及び第２ローカル入／出力ラインを選択的に接続するためのスイッチング手段と
を備えたことを特徴とする半導体メモリ素子。
【請求項２】
前記データ交換手段が、
前記グローバル入／出力ラインに載せられたデータを、第１または第２ローカル入／出力ラインに伝達するための書き込みドライバーと、
第１または第２ローカル入／出力ラインに載せられたデータを、前記グローバル入／出力ラインに伝達するためのデータバス感知増幅器と
を備えたことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記スイッチング手段が、
第１バンク選択信号に応答して、前記第１ローカル入／出力ラインと前記共通データ交換手段を選択的に接続するための第１スイッチと、
第２バンク選択信号に応答して、前記第２ローカル入／出力ラインと前記共通データ交換手段を選択的に接続するための第２スイッチと
を備えたことを特徴とする請求項１または２に記載の半導体メモリ素子。
【請求項４】
前記第１及び第２スイッチが、ＮＭＯＳトランジスタで具現されることを特徴とする請求項３に記載の半導体メモリ素子。
【請求項５】
複数のバンクと、
前記全てのバンクに共有される複数のグローバル入／出力ラインと、
前記バンクの中で互いに隣接する２つのバンクに共有され、前記グローバル入／出力ラインと前記２つのバンクとの間にデータ交換のための複数のデータ交換手段と
を備え、
それぞれのバンクは、
複数のローカル入／出力ラインと、
該当バンク選択信号に応答して、該当ローカル入／出力と該当データ交換手段を接続する複数のスイッチング部と
を備えたことを特徴とする半導体メモリ素子。
【請求項６】
それぞれのデータ交換手段が、
前記グローバル入／出力ラインに載せられたデータを、前記隣接する２つのバンクのローカル入／出力ラインのうちのいずれかに伝達するための書き込みドライバーと、
前記隣接する２つのバンクのローカル入／出力ラインのうちのいずれかに載せられたデータを前記グローバル入／出力ラインに伝達するためのデータバス感知増幅器と
を備えたことを特徴とする請求項５に記載の半導体メモリ素子。
【請求項７】
前記スイッチング部が、ＮＭＯＳトランジスタで具現されることを特徴とする請求項６に記載の半導体メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、チップ面積を低減した半導体メモリ装置に関する。
【背景技術】
【０００２】
ＤＲＡＭは、データを格納し、必要に応じて、再び読み込むことのできる情報格納装置の一つであって、セルと呼ばれる単位格納素子の集まりからなっている。セルは、１つのトランジスタと１つのキャパシタからなっている。
【０００３】
アクティブ命令が入力されれば、セルトランジスタのゲート端に接続されたワードラインが活性化されながらセルトランジスタがターンオンし、データの格納が行われるセルキャパシタとデータ伝達通路の一種であるビットラインのキャパシタとが電気的に接続しながら、両キャパシタにある電荷の間にチャージシェアリングが発生して、基準電位状態であるビットラインの電位に変化が生じる。
【０００４】
ビットライン感知増幅器は、前記ビットラインの電位変化を（基準電位状態を維持している）隣接したビットラインバーの電位と比較して、ビットラインの電位がビットラインバーの電位より高い場合には、ビットラインをより高い電位に、ビットラインバーをより低い電位に増幅させる役割を果たす。
【０００５】
これに対し、チャージシェアリングされたビットラインの電位がビットラインバーより低い電位である時は、ビットラインをより低い電位に、ビットラインバーをより高い電位に増幅させる。
【０００６】
アクティブ動作によりビットライン感知増幅器の活性化が行われた後に、書き込み命令が入力されれば、セルコアにあるローカル入／出力ラインとビットライン感知増幅器とが、ターンオンしたＹｉトランジスタを介して電気的に接続し、かつビットライン感知増幅器で増幅されたデータが、ローカル入／出力ライン対（ローカル入／出力ライン、ローカル入／出力ラインバー）に伝達される。
【０００７】
ＤＲＡＭでは、容量が増加するほど、セルコアの面積が大きくなり、かつローカル入／出力ラインの長さが増加してきた。また、ビットライン感知増幅器からデータ出力部までの距離も増加する。これに対し、少ない面積に多くの集積度をなすために、ローカル入／出力ラインの電位を変化させるビットライン感知増幅器回路の大きさとＹｉトランジスタの大きさは増加しない。これによって、ローカル入／出力ラインから周辺回路（Periphery）領域のグローバル入／出力ラインにデータを載せる前に、データバス感知増幅器を使用してローカル入／出力ラインのデータを増幅させる方式を通常採用している。
【０００８】
そして、アクティブ動作以後に、外部から書き込み命令とデータとが入力されれば、データは、何種類の回路を経た後にグローバル入／出力ラインに載せられる。このデータは、再びローカル入／出力ラインを経てビットライン感知増幅器のセンシング（Sensing）電位に影響を及ぼし、最終的にセルにデータが書き込まれるが、セルコア領域を複数に分けて個別的に命名したバンクのうち、全てのバンクに対した共通データバスラインであるグローバル入／出力ラインにおいて、バンク別に備えられたデータバスラインであるローカル入／出力ラインにデータを載せる過程でラインロードを分散し、高速動作を行うために、書き込みドライバーを介してローカル入／出力ライン対にデータを書き込む方式を通常採用している。バンク別データバス感知増幅器と書き込みドライバーの個数は、該当製品が採択しているプリフェッチ方式と最大ＩＯ  Ｃｏｎｆｉｇｒａｔｉｏｎにより決定される。例えば、×１６のＩＯ  Ｃｏｎｆｉｇｒａｔｉｏｎを採択したＤＤＲ２製品の場合、４ビットのプリフェッチ方式を使用するため、１回の読み出し／書き込み動作に対して、同時に６４ビットのデータを読み出し／書き込みできるように、バンク別に６４個のデータバス感知増幅器と６４個の書き込みドライバーが存在する。×１６のＩＯ  Ｃｏｎｆｉｇｒａｔｉｏｎを採択したＤＤＲ３製品の場合は、８ビットのプリフェッチ方式を使用するため、１回の読み出し／書き込み動作に対して同時に１２８ビットのデータを読み出し／書き込みできるように、バンク別に１２８個のデータバス感知増幅器と１２８個の書き込みドライバーが存在する。
【特許文献１】特開２００３−１４１８８２
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、半導体メモリ素子に備えられるデータバス感知増幅器と書き込みドライバーの個数を減少させることによって、チップ面積を低減した半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記の課題を達成するため、次に示す半導体メモリ素子を提供する。すなわち、第一の発明としては、第１及び第２バンクと、該第１及び第２バンクに共有されるグローバル入／出力ラインと、前記第１バンクに配置された第１ローカル入／出力ラインと、前記第２バンクに配置された第２ローカル入／出力ラインと、前記グローバル入／出力ラインと前記第１及び第２ローカル入／出力ラインとの間のデータ交換のためのデータ交換手段と、バンク選択信号に応答して、前記データ交換手段と前記第１及び第２ローカル入／出力ラインを選択的に接続するためのスイッチング手段とを備えた半導体メモリ素子を提供する。
【００１１】
第二の発明としては、前記データ交換手段が、前記グローバル入／出力ラインに載せられたデータを、第１または第２ローカル入／出力ラインに伝達するための書き込みドライバーと、第１または第２ローカル入／出力ラインに載せられたデータを、前記グローバル入／出力ラインに伝達するためのデータバス感知増幅器とを備えたことを特徴とする半導体メモリ素子を提供する。
【００１２】
第三の発明としては、前記スイッチング手段が、第１バンク選択信号に応答して、前記第１ローカル入／出力ラインと前記共通データ交換手段を選択的に接続するための第１スイッチと、第２バンク選択信号に応答して、前記第２ローカル入／出力ラインと前記共通データ交換手段を選択的に接続するための第２スイッチとを備えたことを特徴とする半導体メモリ素子を提供する。
【００１３】
第四の発明としては、前記第１及び第２スイッチが、ＮＭＯＳトランジスタで具現されることを特徴とする半導体メモリ素子を提供する。
【００１４】
第五の発明としては、複数のバンクと、前記全てのバンクに共有される複数のグローバル入／出力ラインと、前記バンクの中で互いに隣接する２つのバンクに共有され、前記グローバル入／出力ラインと前記２つのバンクとの間にデータ交換のための複数のデータ交換手段とを備え、それぞれのバンクは、複数のローカル入／出力ラインと、該当バンク選択信号に応答して、該当ローカル入／出力と該当データ交換手段を接続する複数のスイッチング部とを備えたことを特徴とする半導体メモリ素子を提供する。
【００１５】
第六の発明としては、それぞれのデータ交換手段が、前記グローバル入／出力ラインに載せられたデータを、前記隣接する２つのバンクのローカル入／出力ラインのうちのいずれかに伝達するための書き込みドライバーと、前記隣接する２つのバンクのローカル入／出力ラインのうちのいずれかに載せられたデータを前記グローバル入／出力ラインに伝達するためのデータバス感知増幅器とを備えたことを特徴とする半導体メモリ素子を提供する。
【００１６】
第七の発明としては、前記スイッチング部が、ＮＭＯＳトランジスタで具現されることを特徴とする半導体メモリ素子を提供する。
【発明の効果】
【００１７】
本発明によれば、半導体メモリ素子に備えられるデータバス感知増幅器と書き込みドライバーの個数を減少させて、チップ面積を低減することによって、ネットダイ（Net Die）を増加させる効果が得られる。
【００１８】
また、グローバル入／出力ラインに物理的に接続していたデータバス感知増幅器と書き込みドライバー回路の数が低減することによって、グローバル入／出力ラインが担わなれなければならないゲートキャパシタによるロードが減少して、より速い読み出し／書き込み動作の遂行が可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の最も好ましい実施形態を、添付した図面を参照して説明する。
【００２０】
図１は、本発明の一実施形態に係る４バンク構造を有する半導体メモリ素子のデータバス感知増幅器及び書き込みドライバーの構成を示した構成図である。
【００２１】
図１に示した半導体メモリ素子では、データバス感知増幅器及び書き込みドライバーが、各バンクごとに独立してローカル入／出力ライン対と接続することが確認できる。このような場合、チップ単位で計算する時、バンクの数に応じて、データバス感知増幅器と書き込みドライバーの数が決定されるが、例えば、５１３Ｍｂ  ＤＤＲ２製品の場合、バンク当たり６４個のデータバス感知増幅器と６４個の書き込みドライバーが存在し、４個のバンクで構成されているため、全体的には、２５６個のデータバス感知増幅器と２５６個の書き込みドライバーがあるが、８個のバンクで構成された１Ｇｂ  ＤＤＲ２製品の場合、５１２個のデータバス感知増幅器と書き込みドライバーが存在する。
【００２２】
すなわち、より多くのプリフェッチ方式を採択し、より高い集積度が求められる現在のＤＲＡＭでは、より多くの数のデータバス感知増幅器と書き込みドライバーが必要となり、これによる面積増加分が全体チップサイズを増加させて、ネットダイ（Net Die）が減少する。
【００２３】
図２は、本発明の一実施形態に係る半導体メモリ素子を示した構成図である。
【００２４】
図２に示すように、第１バンクＢＡＮＫ０及び第２バンクＢＡＮＫ１と接続する１つのグローバル入／出力ラインＧＩＯに対して、データ交換手段として書き込みドライバーＷＤＲＶとデータバス感知増幅器ＤＢＳＡを１つずつ設置することによって、従来の図１の半導体メモリ素子に比べて、半分の書き込みドライバーＷＤＲＶとデータバス感知増幅器ＤＢＳＡで半導体メモリ素子を製造する。
【００２５】
図３は、前記図２に示した半導体メモリ素子におけるデータバス感知増幅器と書き込みドライバーとを介したデータの伝送を示すためのの回路図である。
【００２６】
図３に示すように、メモリセルのデータを読み出して増幅するビットライン対と接続されたローカル入／出力ライン対ＬＩＯｉ，ＬＩＯｂｉまたはＬＩＯｊ，ＬＩＯｂｊ及び前記ローカル入／出力ライン対ＬＩＯｉ，ＬＩＯｂｉまたはＬＩＯｊ，ＬＩＯｂｊとデータピンとの間のデータを伝送するグローバル入／出力ラインＧＩＯが備えられるが、ローカル入／出力ライン対ＬＩＯｉ，ＬＩＯｂｉまたはＬＩＯｊ，ＬＩＯｂｊは、それぞれ第１バンクＢＡＮＫｉと第２バンクＢＡＮＫｊ内に備えられる。
【００２７】
次に、第１バンクＢＡＮＫｉのローカル入／出力ライン対ＬＩＯｉ，ＬＩＯｂｉと第２バンクＢＡＮＫｊのローカル入／出力ライン対ＬＩＯｊ，ＬＩＯｂｊを共有して、前記グローバル入／出力ラインＧＩＯでのデータを選択的に前記第１及び第２バンクＢＡＮＫｉ、ＢＡＮＫｊのローカル入／出力ライン対ＬＩＯｉ，ＬＩＯｂｉまたはＬＩＯｊ，ＬＩＯｂｊに伝送するデータ交換手段としての書き込みドライバーＷＤＲＶ及び第１バンクＢＡＮＫｉのローカル入／出力ライン対ＬＩＯｉ，ＬＩＯｂｉと第２バンクＢＡＮＫｊのローカル入／出力ライン対ＬＩＯｊ，ＬＩＯｂｊとを共有して、前記第１及び第２バンクＢＡＮＫｉ，ＢＡＮＫｊのローカル入／出力ライン対ＬＩＯｉ，ＬＩＯｂｉまたはＬＩＯｊ，ＬＩＯｂｊでのデータを、選択的に前記グローバル入／出力ラインＧＩＯに増幅して伝送するデータ交換手段としてのデータバス感知増幅器ＤＢＳＡが備えられる。
【００２８】
ここで、ローカル入／出力ライン対ＬＩＯｉ，ＬＩＯｂｉまたはＬＩＯｊ，ＬＩＯｂｊは、各ライン別ＮＭＯＳトランジスタＴ０，Ｔ１，Ｔ２，Ｔ３で備えられたスイッチを介して、データを選択的に伝送する。そして、スイッチは、バンク選択信号に応答して、選択的にターンオンまたはターンオフする。
【００２９】
図４は、図３の半導体メモリ素子の書き込み動作を示したタイミング図であり、図３の図面符号を引用する。
【００３０】
図４に示すように、第１バンクＢＡＮＫｉに対するアクティブ動作が完了した後に、第１バンクＢＡＮＫｉに対する書き込み命令が入力されれば、該当データがグローバル入／出力ラインＧＩＯを経て書き込みドライバーＷＤＲＶに伝送される。この時、書き込みドライバーＷＤＲＶと第１ローカル入／出力ラインＬＩＯｉ，ＬＩＯｂｉとの間に位置したスイッチトランジスタＴ０，Ｔ１のイネーブルを決定する第１伝送スイッチ信号ＬＩＯ＿ＳＷＩＴＣＨｉ（バンク選択信号により生成）が活性化されて、スイッチトランジスタＴ０，Ｔ１が駆動され、書き込みドライバーＷＤＲＶの動作区間を設定する書き込みドライバーイネーブル信号が活性化されて、書き込みドライバーＷＤＲＶが駆動される。したがって、グローバル入／出力ラインＧＩＯのデータが、第１ローカル入／出力ラインＬＩＯｉとローカル入／出力ラインＬＩＯｂｉとに伝送される。
【００３１】
そして、読み出し動作に対しては図示していないが、第１バンクＢＡＮＫｉに書き込み命令が入力されれば、ビットライン感知増幅器により一定の電位となったデータが、第１ローカル入／出力ラインＬＩＯｉと第１ローカル入／出力ラインバーＬＩＯｂｉに伝送され、ＷＤＲＶデータバス感知増幅器ＤＢＳＡと第１ローカル入／出力ラインＬＩＯｉ，ＬＩＯｂｉとの間に位置したスイッチトランジスタＴ０，Ｔ１のイネーブルを決定する第１伝送スイッチ信号ＬＩＯ＿ＳＷＩＴＣＨｉ（バンク選択信号により生成）が活性化されてスイッチトランジスタＴ０，Ｔ１が駆動され、データバス感知増幅器ＤＢＳＡの動作区間を設定するデータバス感知増幅器のイネーブル信号ＤＢＳＡ＿ＥＮが活性化されて、データバス感知増幅器ＤＢＳＡが駆動される。
【００３２】
したがって、ローカル入／出力ラインＬＩＯｉ，ＬＩＯｂｉのデータが、データバス感知増幅器ＤＢＳＡを経てグローバル入／出力ラインＧＩＯに伝送される。
【００３３】
ここで、第２バンクＢＡＮＫｊでの伝送は、第１バンクＢＡＮＫｉと書き込みドライバーＷＤＲＶとデータバス感知増幅器ＤＢＳＡを共有するため、上述した第１バンクＢＡＮＫｉのデータ伝送と同様である。
【００３４】
上述したように、少なくとも２つのバンクを有する半導体メモリ素子において、データバス感知増幅器と書き込みドライバーとが各バンクに独立的に用いられる方式より、少なくとも２つのバンクがデータバス感知増幅器と書き込みドライバーを共有して半導体メモリ素子のチップ面積を低減する。
【００３５】
例えば、ＤＤＲ３規格に従う５１２Ｍｂ容量の製品に本発明を適用する場合、データバス感知増幅器と書き込みドライバーの個数がそれぞれ１０２４個から５１２個に低減し、かつ効率的な設計に対する指標として用いられるセル効率（Cell Efficiency）（全体チップ面積においてセルが占める面積）が１．５％増加し、また半導体メモリ素子の原価に影響を及ぼすネットダイが平均３．５％、最大５．７％増加する。
【００３６】
なお、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【００３７】
例えば、上述した実施形態で使用されたロジックの種類及び配置は、入力信号及び出力信号が全てハイアクティブ信号の場合を一例として具現したものであるため、信号のアクティブ極性が変われば、ロジックの具現例もまた変化せざるを得ず、このような具現例は、ケースがあまりにも多く、その具現例の変化が本発明の属する技術分野における通常の知識を有するものにとって、技術的に容易に想到し得る事項であるため、それぞれのケースに対しては直接的に言及しないこととする。
【００３８】
なお、本発明は、上述した実施形態において、ローカル入／出力ライン対とデータバス感知増幅器及び書き込みドライバーの接続方式を一例として説明したが、これも１つの具現例に過ぎない。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態に係る４バンク構造を有する半導体メモリ素子のデータバス感知増幅器及び書き込みドライバーの構成を示した構成図である。
【図２】本発明の一実施形態に係る半導体メモリ素子を示した構成図である。
【図３】前記図２に示した半導体メモリ素子の中でデータバス感知増幅器と書き込みドライバーを介したデータの伝送を示すための回路図である。
【図４】図３に示した半導体メモリ素子の書き込み動作を示したタイミング図である。
【符号の説明】
【００４０】
ＷＤＲＶ      書き込みドライバー
ＤＢＳＡ      データバス感知増幅器
ＬＩＯｉ      第１ローカル入／出力ライン
ＬＩＯｂｉ      第１ローカル入／出力ラインバー
ＬＩＯｊ      第２ローカル入／出力ライン
ＬＩＯｂｊ      第２ローカル入／出力ラインバー
ＧＩＯ      グローバル入／出力ライン
ＷＤＲＶ＿ＥＮ      書き込みドライバーイネーブル信号
ＤＢＳＡ  ＥＮ      データバス感知増幅器イネーブル信号
ＬＩＯ＿ＳＷＩＴＣＨｉ      第１伝送スイッチ信号
ＬＩＯ＿ＳＷＩＴＣＨｊ      第２伝送スイッチ信号
【図１】
2007095266.tif 000003
【図２】
2007095266.tif 000004
【図３】
2007095266.tif 000005
【図４】
2007095266.tif 000006