(57)【要約】【課題】クロック同期型の半導体メモリにおける不要な入力信号の受信による消費電流を抑制することができる、消費電流の少ない半導体集積回路を提供する。【解決手段】メモリアレイ１にデータを記憶する同期型ＳＲＡＭＳ１は、クロック信号ＣＫの立ち上がりに同期して動作する。この同期型ＳＲＡＭＳ１には、ラッチ機能を有し、入力信号の取り込みを制御する入力回路５〜９、内部クロック回路１１、入力受信信号生成回路１２等が設けられている。ここで、入力信号はクロックの変化後に取り込まれ、入力信号が確定するまでの不要な消費電流が抑制される。また入力信号を受信する期間は、入力回路５〜９が入力信号の受信を開始してラッチするまでの僅かな期間とされる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ラッチ機能を有し入力信号の取り込みを制御する入力回路と、入力受信信号生成回路と、内部クロック生成回路とを有していて、クロック信号の立ち上がり又は立ち下がりに同期して動作するクロック同期型の半導体集積回路への入力信号の制御方法であって、
前記入力受信信号生成回路に、前記クロック信号の立ち上がりと同期して立ち上がる入力受信制御信号を生成させ、
前記内部クロック生成回路に、前記入力受信制御信号の立ち下がりと同期して内部クロック信号を生成させ、
前記入力回路による前記入力信号の取り込みを、前記入力受信制御信号により制御し、
かつ、前記入力信号を取り込む場合の取り込み期間を、前記クロック信号の立ち上がりから前記入力受信制御信号の立ち下がりまでの期間に設定することを特徴とする半導体集積回路への入力信号の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、消費電流をより低減することができる回路構成を備えたスタティックＲＡＭ等の半導体集積回路への入力信号の制御方法に関するものであり、とくに、クロック同期型の半導体メモリにおける不要な入力信号の受信による消費電流の増加を抑制することができる、より消費電流の少ない半導体集積回路への入力信号の制御方法に関するものである。
【背景技術】
【０００２】
ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）は、セル自体が電荷供給の能動素子を備えているので、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の場合のようなリフレッシュが不要であり、非常に使いやすいといった特徴がある。そして、ＳＲＡＭの中でも、クロック信号に同期してアクセスすることができる同期型ＳＲＡＭ（シンクロナスＳＲＡＭ）は、アクセス速度が大きいのでとくに有用である。
【０００３】
図１０に、一般に用いられている従来の同期型ＳＲＡＭの一例を示す。
図１０に示すように、クロック信号に同期して動作する同期型ＳＲＡＭ１００には、メモリアレイ１０１と、デコーダ回路１０２と、ライトバッファ１０３と、センスアンプ１０４と、各種入力回路１０５〜１０８と、出力回路１１０と、内部クロック生成回路１１１とが設けられている。また、同期型ＳＲＡＭ１００には、２つのバッファ回路Ｂ１、Ｂ２と、インバータ回路Ｉ１とが設けられている。
【０００４】
ここで、同期型ＳＲＡＭ１００には、クロック信号ＣＫと、チップ活性化信号ＣＥＢと、アドレス信号Ａ０〜Ａｎと、データ信号ＤＩ０〜ＤＩｎと、出力活性化信号ＯＥＢとが入力される。また、同期型ＳＲＡＭ１００からは、データ信号ＤＯ１〜ＤＯｎが出力される。
【０００５】
この同期型ＳＲＡＭ１００は、クロック信号ＣＫが変化した時点での入力信号の状態に応じて動作を行う。このため、その時点までに入力信号を確定させておき、クロック信号ＣＫの変化後に、その入力信号をラッチし、書き込みあるいは読み出し動作を行うようにしている。
【０００６】
図１１に、ラッチ機能を備えた入力回路の一例を示す。この入力回路は、８個のトランジスタＴ１〜Ｔ８と、２個のインバータＩ２、Ｉ３とを備えている。この入力回路は、入力受信制御信号ＩＥＮによって入力状態が制御され、入力受信制御信号ＩＥＮが「Ｈ（ハイ）」のときには、入力信号をそのまま出力する。他方、入力受信制御信号ＩＥＮが「Ｌ（ロー）」のときには、それまで入力されていたデータをラッチしてその値を出力する。このようなラッチ機能は、例えばアドレス信号のようなワードライン（ＷＬ）からのアクセス中に切り替えることができない信号が入力される入力回路で必要とされる。他方、図１０中の出力活性化信号ＯＥＢのような非同期にアクセスする信号に対しては、ラッチ機能は必要とされない。
【０００７】
内部クロック生成回路１１１は、メモリ回路内での活性時間の制御を行う回路であり、クロック信号ＣＫの立ち上がりに同期して、必要最小限のクロック幅を持つ内部クロック信号ＩＣＫを自己生成する。これにより、無駄な動作を抑制して消費電流を低減することができる。このように、内部クロック信号ＩＣＫは、クロック信号ＣＫの立ち上がりエッジのみにより、自己生成することができる。このため、近年、ライトサイクルについても、リードサイクルと同様にクロック信号ＣＫの立ち上がりエッジのみで規定する仕様のものが主流となっている。このようなタイプのクロック同期型ＳＲＡＭでは、ライト時の入力データＤＩをクロック信号ＣＫの立ち上がりエッジで取り込むため、アドレス入力回路１０６などと同様の回路を使用することができる。
【０００８】
図１２に、図１０に示す従来の同期型ＳＲＡＭにおける各種入力信号の動作タイミングを示す。図１２中には、クロック信号ＣＫ、内部クロック信号ＩＣＫ、入力受信制御信号ＩＥＮ、アドレス信号Ａ０〜Ａｎ、アドレス入力回路１０６を通過した後の内部アドレスノード信号ＩＡ、データ入力信号ＤＩ０〜ＤＩｎ、データ入力回路１０８を通過した後の内部データノード信号ＩＤＩ及び書き込み活性化信号ＷＥＢの時間に対する変化特性が示されている。
【０００９】
この従来の同期型ＳＲＡＭ１００において、クロック信号ＣＫの変化が生じる前の状態、すなわちクロック信号ＣＫが「Ｌ」の状態においては、アドレス信号Ａ０〜Ａｎやデータ入力信号ＤＩ０〜ＤＩｎなどの入力信号は受信状態にある。したがって、クロック信号ＣＫが立ち上がり、入力回路１０５〜１０８がラッチ状態に変化している期間以外では、常時、入力信号の変化を受け付けることになる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、アドレス信号Ａ０〜Ａｎやデータ入力信号ＤＩ０〜ＤＩｎなどの入力信号は、１回で同時に確定するとは限らない。そして、これらが１回で確定しない場合、これらが変化するごとに入力信号が受信されることになる。この場合、その分だけ、内部回路での消費電流が増加することになる。例えば、アドレス信号Ａ０〜Ａｎがスキューした場合、デコーダ回路１０２で無駄に電流が消費されてしまう。また、リードサイクルにおいては、データ入力信号ＤＩ０〜ＤＩｎの変化による消費電流は無駄なものである。
【００１１】
このように、クロック信号に同期して動作する従来の同期型ＳＲＡＭにおける入力信号の取り込みタイミングでは、入力信号が確定するまでに、不要な電流を消費するといった問題がある。本発明は、このような問題を解決するためになされたものであって、より消費電流の少ない半導体集積回路を提供することを解決すべき課題ないしは目的とする。
【課題を解決するための手段】
【００１２】
上記従来の問題を解決するためになされた本発明にかかる半導体集積回路は、（ｉ）クロック信号の立ち上がり又は立ち下がりに同期して動作するクロック同期型の半導体集積回路において、（ii）ラッチ機能を有し、入力信号の取り込みを制御する入力回路と、（iii）クロック信号に同期して、必要な入力信号を選択する論理回路と、（iv）クロック信号の変化と論理回路（の選択結果）とにより、入力回路を受信状態にする入力受信信号生成回路とを有していて、（ｖ）入力信号の受信が、クロック信号の変化と前記論理回路（の選択結果）とにより生成される入力受信制御信号により制御され、かつ、入力信号を取り込む場合の取り込み期間が、クロック信号の変化後の一定期間に設定されていることを特徴とするものである。
【００１３】
上記半導体集積回路において、入力信号としては、例えば、アドレス信号、データ信号、コントロール信号などがあげられる。
上記半導体集積回路においては、入力受信信号生成回路が、クロック信号と論理回路とにより選択された入力回路を受信状態にする第１の受信信号生成回路と、クロック信号にのみ同期して入力回路を受信状態にする第２の受信信号生成回路とで構成されていてもよい。
【００１４】
上記半導体集積回路においては、入力信号を制御するための論理回路が、ライトサイクルにおける書き込みデータの入力状態を制御するようになっていてもよい。
上記半導体集積回路においては、チップ活性化信号がクロック信号の受信制御信号であり、チップ活性化信号が活性化されていない状態においては、クロック信号の受信を拒絶することにより、受信信号生成回路からの信号の生成を停止させ、いずれの入力回路においても入力信号が受信されないようになっていてもよい。
【００１５】
上記半導体集積回路においては、入力信号の取り込み期間が、入力回路内のラッチ回路によってデータがホールドできる期間であるのが好ましい。
なお、上記半導体集積回路においては、入力回路が、差動入力バッファとラッチ回路とによって構成されていてもよい。
【発明の効果】
【００１６】
本発明にかかる同期型の半導体集積回路では、入力信号をクロックの変化後に取り込み始めるので、入力信号が確定するまでの不要な消費電流を抑制することができる。また入力信号を受信する期間は、入力回路が入力信号の受信を開始してラッチするまでの僅かな期間だけでよい。したがって、ホールドタイムを長く取る必要はない。
【００１７】
また、入力データを、ライトサイクルでのみ取り込むようにすれば、リードサイクル中の入力データの変化に対する入力回路付近での消費電流も生じない。その結果、動作性能を低下させることなく、消費電力を低減することができる。なお、本発明は、あらゆる種類のメモリ回路についても応用することができるのはもちろんである。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を具体的に説明する。
（実施の形態１）
図１は、本発明の実施の形態１にかかる同期型ＳＲＡＭの構成を示すブロック図である。
図１に示すように、このクロック信号に同期して動作する同期型ＳＲＡＭ Ｓ１には、データを記憶する多数のメモリセルが配列されてなるメモリアレイ１が設けられている。そして、同期型ＳＲＡＭ Ｓ１には、デコーダ回路２と、ライトバッファ３と、センスアンプ４と、ラッチ機能を備えた各入力回路５〜９と、データ出力回路１０と、内部クロック生成回路１１と、入力受信信号生成回路１２とが設けられている。さらに、同期型ＳＲＡＭ Ｓ１には、バッファ回路ＢＵ１が設けられている。
【００１９】
上記入力回路としては、ＣＥＢ入力回路５と、アドレス入力回路６と、ＷＥＢ入力回路７と、データ入力回路８と、ＯＥＢ入力回路９とが設けられている。ここで、ＣＥＢ入力回路５には、チップ活性化信号ＣＥＢ（チップイネーブル信号）が入力される。アドレス入力回路６には、アドレス信号Ａ０〜Ａｎが入力される。ＷＥＢ入力回路７には、書き込み活性化信号ＷＥＢ（ライトイネーブル信号）が入力される。データ入力回路８には、データ入力信号ＤＩ０〜ＤＩｎが入力される。ＯＥＢ入力回路９には、出力活性化信号ＯＥＢ（アウトプットイネーブル信号）が入力される。また、入力受信信号生成回路１２には、バッファ回路ＢＵ１を介してクロック信号ＣＫが入力される。なお、データ出力回路１０は、データ出力信号ＤＯ１〜ＤＯｎを外部に出力する。
【００２０】
また、アドレス入力回路６から、内部データノード信号ＩＡが出力される。データ入力回路８からは、内部データノード信号ＩＤＩが出力される。入力受信信号生成回路１２からは、入力受信制御信号ＩＥＮが出力される。なお、センスアンプ４からデータ出力回路１０に、内部データノード信号ＩＤＯが出力される。
【００２１】
図２は、図１に示す同期型ＳＲＡＭ Ｓ１を構成する入力受信信号生成回路１２の構成を示す回路図である。
図２に示すように、この入力受信信号生成回路１２は、実質的に、遅延回路１３と、２つのインバータ回路ＩＮ１、ＩＮ２と、ＮＡＮＤ回路ＮＡ１と、これらの回路を接続する配線とで構成され、クロック信号ＣＫから入力受信制御信号ＩＥＮを生成するようになっている。
【００２２】
図３は、図１に示す同期型ＳＲＡＭ Ｓ１の動作を示すタイミング図である。図３中には、クロック信号ＣＫ、内部クロック信号ＩＣＫ、入力受信制御信号ＩＥＮ、アドレス信号Ａ０〜Ａｎ、内部アドレスノード信号ＩＡ、データ入力信号ＤＩ０〜ＤＩｎ、内部データノード信号ＩＤＩ及び書き込み活性化信号ＷＥＢの、時間に対する変化特性が示されている。
【００２３】
以下、実施の形態１にかかる同期型ＳＲＡＭ Ｓ１の機能ないし動作を説明する。
実施の形態１にかかる同期型ＳＲＡＭ Ｓ１は、通常の静止状態では、入力受信制御信号ＩＥＮにより、各入力回路５〜９が活性化されていない状態、すなわち非受信状態に設定される。このため、この状態における一切の入力信号の変化は受け付けられない。これにより、各入力回路５〜９やデコーダ回路２での不要な消費電流を抑制することができる。とくに、アドレス信号Ａ０〜Ａｎにスキューが生じる場合等においては、デコーダ回路２での消費電流を大幅に低減することができる。
【００２４】
そして、この静止状態からクロック信号ＣＫが変化すると、同期型ＳＲＡＭ Ｓ１は動作を開始する。ここで、クロック信号ＣＫの立ち上がりエッジを検出すると、入力受信信号生成回路１２は、入力受信制御信号ＩＥＮを出力し、各入力回路５〜９を活性化して、入力信号を受信することができる状態にする。同期型ＳＲＡＭ Ｓ１は、ここで初めて、各入力回路５〜９での信号受信が可能な状態になる。
【００２５】
図２から明らかなとおり、入力受信信号生成回路１２は、クロック信号ＣＫの立ち上がりエッジに対して、一定期間のワンショットパルスを発生する回路構成とされている。このパルス幅は、例えば図１２に示す入力回路において、入力信号をラッチすることができる時間であれば良い。したがって、入力信号を受信する期間は非常に短くなる。このため、クロック信号ＣＫの立ち上がり後、すなわち入力信号が確定された状態になった後で信号が取り込まれる。したがって、誤動作のおそれがなくなり、かつ消費電流が最小限に抑制される。また、入力信号の受信期間が短いので、入力信号を保持する時間が長くなりすぎることもない。
【００２６】
同期型ＳＲＡＭ Ｓ１における内部クロック信号ＩＣＫは、内部の各回路に入力信号が伝達された後に活性化する必要がある。このため、入力受信信号生成回路１２からの信号に同期させて、内部クロック信号ＩＣＫを生成するようにしている。
すなわち、図３からも明らかなとおり、クロック信号ＣＫの立ち上がりを受けて入力受信制御信号ＩＥＮを生成する。そして、各入力回路５〜９が活性化された後で、デコーダ回路２などの内部回路に各入力信号を伝播させる。つまり、内部クロック信号ＩＣＫにより、必要な内部回路が活性化状態になるという順を追うようにしている。
【００２７】
かくして、実施の形態１にかかる同期型ＳＲＡＭ Ｓ１によれば、最低限必要な入力信号しか回路内部に取り込まないので、消費電流を極力低減することができる。すなわち、メモリセル１への入力信号をクロック信号ＣＫの変化後に取り込み始めるので、入力信号が確定するまでに生じる不要な消費電流を抑制することができる。また入力信号を受信する期間は、各入力回路５〜９が入力信号の受信を開始してラッチするまでの僅かな期間だけでよい。したがって、ホールドタイムを長く取る必要はない。
【００２８】
（実施の形態２）
以下、図４〜図６を参照しつつ、本発明の実施の形態２にかかる同期型ＳＲＡＭを説明する。ただし、実施の形態２にかかる同期型ＳＲＡＭの構成ないし機能の大半は、図１〜図３に示す実施の形態１にかかる同期型ＳＲＡＭ Ｓ１と共通であるので、以下では説明の重複を避けるため、主として実施の形態１と異なる部分を説明する。
【００２９】
図４は、本発明の実施の形態２にかかる同期型ＳＲＡＭ Ｓ２の構成を示すブロック図である。
図４に示すように、実施の形態２にかかる同期型ＳＲＡＭ Ｓ２では、図１に示す実施の形態１にかかる同期型ＳＲＡＭ Ｓ１に設けられているＣＥＢ入力回路５、ＯＥＢ入力回路９及びバッファ回路ＢＵ１は設けられていない。他方、実施の形態１にかかる同期型ＳＲＡＭ Ｓ１には設けられていないＣＫ入力回路１４と、２つのバッファ回路ＢＵ２、ＢＵ３とが設けられている。その他の点については、実施の形態１にかかる同期型ＳＲＡＭ Ｓ１の場合と同様である。
【００３０】
図５は、図４に示す同期型ＳＲＡＭ Ｓ２を構成する、クロック信号ＣＫとチップ活性化信号ＣＥＢとに基づいて入力受信制御信号ＩＥＮを生成する回路の構成を示す図である。すなわち、図５に示す回路は、図４中におけるＣＫ入力回路１４と入力受信信号生成回路１２とを含む回路である。図５に示すように、この回路は、実質的に、遅延回路１５と、３つのインバータ回路ＩＮ３〜ＩＮ５と、２つのＮＡＮＤ回路ＮＡ２、ＮＡ３と、ＮＯＲ回路ＮＯ１と、これらを接続する配線とで構成され、クロック信号ＣＫとチップ活性化信号ＣＥＢとから、入力受信制御信号ＩＥＮを生成するようになっている。
【００３１】
図６は、図４に示す同期型ＳＲＡＭ Ｓ２の動作を示すタイミング図である。図６中には、クロック信号ＣＫ、チップ活性化信号ＣＥＢ、内部クロック信号ＩＣＫ、入力受信制御信号ＩＥＮ、アドレス信号Ａ０〜Ａｎ、内部アドレスノード信号ＩＡ、データ入力信号ＤＩ０〜ＤＩｎ及び内部データノード信号ＩＤＩの、時間に対する変化特性が示されている。
【００３２】
実施の形態２にかかる同期型ＳＲＡＭ Ｓ２では、全ての入力回路をラッチタイプのもの（ラッチ機能を備えた入力回路）とするのではなく、必要に応じてバッフャタイプのもの（ラッチ機能を備えていない入力回路）を使用している。すなわち、非同期アクセスさせたい信号出力活性化信号ＯＥＢや、クロック制御用として使用したいチップ活性化信号ＣＥＢについては、図４から明らかなとおり、ラッチタイプの入力回路ではなく、バッファタイプの入力回路を用いている（すなわち、入力回路を使い分けている。）。
なお、図５に示す入力受信制御信号ＩＥＮを生成するための回路は、チップ活性化信号ＣＥＢをクロック信号ＣＫの入力制御用とした場合の一例である。
【００３３】
実施の形態２にかかる同期ＳＲＡＭ Ｓ２では、チップ活性化信号ＣＥＢが「Ｌ」のときにのみ、クロック信号ＣＫの立ち上がりエッジに対してワンショットパルスを生成する。その他の状態や信号の変化に対しては、「Ｌ」を出力したままとなる。したがって、チップ活性化信号ＣＥＢが「Ｌ」のときには、通常の動作を行う。他方、チップ活性化信号ＣＥＢが「Ｈ」のとき、すなわちスタンバイ状態においては、内部クロックＩＣＫを生成しないだけでなく、入力受信制御信号ＩＥＮも生成しない。これは、一切の入力信号の変化を受け付けない状態であるといえる。
【００３４】
図６から明らかなとおり、実施の形態２にかかる同期ＳＲＡＭ Ｓ２では、クロック信号ＣＫの２回目の立ち上がりに対しては、内部ノードを示す内部クロック信号ＩＣＫ、入力受信制御信号ＩＥＮ、内部アドレスノード信号ＩＡ及び内部データノード信号ＩＤＩは、いずれも変化していない。この場合、クロック信号ＣＫの入力は初段で制御されており、これは、回路的に全く電流を消費しない状態である。
【００３５】
かくして、実施の形態２にかかる同期型ＳＲＡＭ Ｓ２によれば、実施の形態１にかかる同期型ＳＲＡＭ Ｓ１の場合と同様に、あるいはそれ以上に、消費電流を極力低減することができる。
【００３６】
（実施の形態３）
以下、図７〜図９を参照しつつ、本発明の実施の形態３にかかる同期型ＳＲＡＭを説明する。ただし、実施の形態３にかかる同期型ＳＲＡＭの構成ないし機能の大半は、図４〜図６に示す実施の形態２にかかる同期型ＳＲＡＭ Ｓ２と共通であるので、以下では説明の重複を避けるため、主として実施の形態２と異なる部分を説明する。
【００３７】
図７は、本発明の実施の形態３にかかる同期型ＳＲＡＭ Ｓ３の構成を示すブロック図である。図７に示すように、実施の形態３にかかる同期型ＳＲＡＭ Ｓ３は、図４に示す実施の形態２にかかる同期型ＳＲＡＭ Ｓ２に、データ入力受信信号生成回路１６を付加したものである。そして、入力受信信号生成回路１２は第１入力受信制御信号ＩＥＮ１を生成し、データ入力受信信号生成回路１６は第２入力受信制御信号ＩＥＮ２を生成する。その他の点については、実施の形態２にかかる同期型ＳＲＡＭ Ｓ２の場合と同様である。
【００３８】
図８は、図７に示す同期型ＳＲＡＭ Ｓ３を構成する、クロック信号ＣＫと書き込み活性化信号ＷＥＢとに基づいて第１入力受信制御信号ＩＥＮ１と第２入力受信制御信号ＩＥＮ２とを生成する回路の構成を示す図である。この回路は、実質的に、遅延回路１７と、２つのインバータ回路ＩＮ６、ＩＮ７と、ＮＡＮＤ回路ＮＡ４と、ＮＯＲ回路ＮＯ２と、これらを接続する配線とで構成され、クロック信号ＣＫと書き込み活性化信号ＷＥＢとから、第１入力受信制御信号ＩＥＮ１と第２入力受信制御信号ＩＥＮ２とを生成するようになっている。
【００３９】
図９は、図７に示す同期型ＳＲＡＭ Ｓ３の動作を示すタイミング図である。図９中には、クロック信号ＣＫ、内部クロック信号ＩＣＫ、第１入力受信制御信号ＩＥＮ１、アドレス信号Ａ０〜Ａｎ、内部アドレスノード信号ＩＡ、第２入力受信制御信号ＩＥＮ２、データ入力信号ＤＩ０〜ＤＩｎ、内部データノード信号ＩＤＩ及び書き込み活性化信号ＷＥＢの、時間に対する変化特性が示されている。
【００４０】
そして、実施の形態３にかかる同期型ＳＲＡＭ Ｓ３では、データ入力信号ＤＩ０〜ＤＩｎをライトサイクルでのみ受信できるようにしている。すなわち、クロック信号ＣＫから得られる第１入力受信制御信号ＩＥＮ１は、リード・ライトにかかわらず、クロック信号ＣＫの周期ごとに１回の入力受信制御信号ＩＥＮ１を発生しているが、データ入力信号ＤＩ０〜ＤＩｎはライトサイクルでしか使用しない。このため、データ入力信号ＤＩ０〜ＤＩｎが入力されるデータ入力回路８をライトサイクルでのみ活性化できるように、第２入力受信制御信号ＩＥＮ２を生成するデータ入力受信信号生成回路１６を設けている。
【００４１】
図８に示す回路は、クロック信号ＣＫの立ち上がりごとに第１入力受信制御信号ＩＥＮ１を生成するとともに、クロック信号ＣＫと書き込み活性化信号ＷＥＢとに基づいて、ライトサイクル時にのみ第２入力受信制御信号ＩＥＮ２を生成する。このとき、書き込み活性化信号ＷＥＢが入力されているのはＮＯＲ回路ＮＯ２（ＮＯＲゲート）であるので、静止状態において書き込み活性化信号ＷＥＢの変化による電流の消費は生じない。また、書き込み活性化信号ＷＥＢからライトバッファ３やセンスアンプ４へ出力される制御信号は、他の入力信号と同様に、第１入力受信制御信号ＩＥＮ１により制御される入力回路を通ってくる。したがって、書き込み活性化信号ＷＥＢの入力状態は、他の信号と変わらない。
【００４２】
図９から明らかなとおり、実施の形態３にかかる同期型ＳＲＡＭ Ｓ３では、アドレス信号Ａ０〜Ａｎの内部ノード信号ＩＡは、各サイクルごとにアドレス信号Ａ０〜Ａｎの変化を取り込んでいる。他方、データ入力信号ＤＩ０〜ＤＩｎの内部ノード信号ＩＤＩは、ライトサイクルでのみデータを取り込んでいる。これは、入力回路の受信状態を制御する制御信号(入力受信制御信号ＩＥＮ１、ＩＥＮ２)の違いによるものである。これにより、リードサイクル中におけるデータ入力回路８からライトバッファ３までの間での消費電流を抑制することができる。
【００４３】
かくして、実施の形態３にかかる同期型ＳＲＡＭ Ｓ３によれば、実施の形態２にかかる同期型ＳＲＡＭ Ｓ２の場合と同様に、あるいはそれ以上に、消費電流を極力低減することができる。また、入力データは、ライトサイクルでのみ取り込まれるので、リードサイクル中の入力データの変化に対する入力回路付近での消費電流も生じない。したがって、動作性能を低下させることなく、消費電力を低減することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態１にかかる同期型ＳＲＡＭの構成を示すブロック図である。
【図２】図１に示す同期型ＳＲＡＭの入力受信信号生成回路を示す回路図である。
【図３】図１に示す同期型ＳＲＡＭにおける各種信号の変化特性を示すタイミング図である。
【図４】本発明の実施の形態２にかかる同期型ＳＲＡＭの構成を示すブロック図である。
【図５】図４に示す同期型ＳＲＡＭの入力受信制御信号を生成する回路を示す回路図であり、ＣＥＢをクロック制御用端子としている。
【図６】図４に示す同期型ＳＲＡＭにおける各種信号の変化特性を示すタイミング図である。
【図７】本発明の実施の形態３にかかる同期型ＳＲＡＭの構成を示すブロック図である。
【図８】図７に示す同期型ＳＲＡＭの入力受信制御信号を生成する回路を示す回路図である。
【図９】図７に示す同期型ＳＲＡＭにおける各種信号の変化特性を示すタイミング図である。
【図１０】従来の同期型ＳＲＡＭの構成を示すブロック図である。
【図１１】図１０に示す従来の同期型ＳＲＡＭの入力回路を示す回路図である。
【図１２】図１０に示す従来の同期型ＳＲＡＭにおける各種信号の変化特性を示すタイミング図である。
【符号の説明】
【００４５】
Ｓ１…同期型ＳＲＡＭ、Ｓ２…同期型ＳＲＡＭ、Ｓ３…同期型ＳＲＡＭ、１…メモリアレイ、２…デコーダ回路、３…ライトバッファ、４…センスアンプ、５…ＣＥＢ入力回路、６…アドレス入力回路、７…ＷＥＢ入力回路、８…データ入力回路、９…ＯＥＢ入力回路、１０…データ出力回路、１１…内部クロック生成回路、１２…入力受信信号生成回路、１３…遅延回路、１４…ＣＫ入力回路、１５…遅延回路、１６…データ入力受信信号生成回路、１７…遅延回路、ＢＵ１〜ＢＵ３…バッファ回路、ＩＮ１〜ＩＮ７…インバータ回路、ＮＡ１〜ＮＡ４…ＮＡＮＤ回路、ＮＯ１〜ＮＯ２…ＮＯＲ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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