(57)【要約】      （修正有）【課題】  周波数が周期的に変動するスペクトラム拡散クロックに発生するジッタを小さく抑えるとともに、そのスペクトラム拡散クロックのデューティ比の悪化や周波数変調の特性の悪化を小さく抑えることができるスペクトラム拡散クロックジェネレータを提供する。【解決手段】  遅延回路１０を構成する遅延セル１１が２入力ＮＡＮＤゲートからなり、遅延回路１０にクロックＣＬＫを入力するクロック入力回路２１,２２，２３,２４，２５，２６が２入力ＡＮＤゲートとＮＯＲゲートからなり、複数の変調度を実現するためのバイパス回路４が２入力ＮＡＮＤゲートからなるものであって、第１のモードでは遅延回路１０の第１ポイントＰ１まで伝搬してきたクロックＣＬＫをその直近の遅延セル１１に伝え、第２のモードでは第１ポイントＰ１まで伝搬してきたクロックＣＬＫを、遅延回路１０の途中をバイパスして、第２ポイントＰ２の遅延セル１１に入力する。【選択図】  図１
2007257498.tif 000002
【特許請求の範囲】
【請求項１】
一定周波数のクロックから周波数が周期的に変動するスペクトラム拡散クロックを生成するスペクトラム拡散クロックジェネレータにおいて、
入力されたクロックを単位遅延量だけ遅延して出力する遅延セルが複数直列に接続された遅延回路と、
前記遅延回路上の複数の入力ポートから該遅延回路にクロックを入力する複数のクロック入力回路と、
モード切替信号に応じて、第１のモードでは、前記遅延回路の、クロック伝搬の上流側から該遅延回路の途中の第１ポイントまで伝搬してきたクロックを該第１ポイントの直近の下流の遅延セルに伝え、第２のモードでは、該第１ポイントまで伝搬してきたクロックの該第１ポイントの直近の下流の遅延セルへの伝達を阻止するとともに、該クロックを、該遅延回路の途中をバイパスして、該遅延回路の、該第１ポイントよりクロック伝搬の下流側の第２ポイントの遅延セルに入力するバイパス回路とを備え、
前記遅延セルが、直列接続された２つの２入力ＮＡＮＤゲートからなり、
前記クロック入力回路が、クロックを入力する入力端子と、クロックを入力する入力ポートを選択する入力ポート選択信号を入力する入力端子とを有する２入力ＡＮＤゲート、および、該２入力ＡＮＤゲートの出力端子が接続された入力端子と、前記モード切替信号を入力する入力端子とを有し、出力端子が対応する入力ポートに配置された遅延セルを構成する２つの２入力ＮＡＮＤゲートのうちの前段側の２入力ＮＡＮＤゲートの一方の入力端子に接続されたＮＯＲゲートからなり、
前記バイパス回路が、前記第１ポイントに配置された遅延セルに入力されてきたクロックを入力する入力端子と前記モード切替信号を入力する入力端子とを有し、出力端子が前記第２ポイントに配置された遅延セルの後段側の２入力ＮＡＮＤゲートの一方の入力端子に接続された２入力ＮＡＮＤゲートからなるものであることを特徴とするスペクトラム拡散クロックジェネレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一定周波数のクロックから周波数が周期的に変動するスペクトラム拡散クロックを生成するスペクトラム拡散クロックジェネレータに関する。
【背景技術】
【０００２】
近年、電子機器の益々の高速化および高密度化に伴い、その電子機器から放射される電磁波ノイズ（ＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズ）も増大する傾向にある。
【０００３】
ここで、電磁波ノイズを抑制する手段として、スペクトラム拡散クロックジェネレータ（ＳＳＣＧ：Ｓｐｅｃｔｒｕｍ  Ｓｐｒｅａｄ  Ｃｌｏｃｋ  Ｇｅｎｅｒａｔｏｒ）が知られている（例えば、非特許文献１参照）。スペクトラム拡散とは、水晶振動子等で生成される基本クロックの周波数を、予め定められたプロファイル（周波数変調プロファイルと称する）で周期的に変動させることをいい、スペクトラム拡散クロックジェネレータでは、この周波数拡散によって電磁波ノイズが有する周波数が分散されるため、電磁波ノイズのピークレベルを小さく抑えることができる。
【０００４】
スペクトラム拡散クロックジェネレータの方式としては、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を用いるアナログ方式によるものと、遅延回路（ディレイライン）を用いるデジタル方式によるものとがある。
【０００５】
図７は、従来の、デジタル方式によるスペクトラム拡散クロックジェネレータの回路構成を示す図である。
【０００６】
図７に示すスペクトラム拡散クロックジェネレータ１００は、一定周波数のクロックＣＬＫから周波数が周期的に変動するスペクトラム拡散クロック（変調ＣＬＫと称する）を生成するスペクトラム拡散クロックジェネレータである。
【０００７】
このスペクトラム拡散クロックジェネレータ１００には、入力されたクロックＣＬＫを単位遅延量（ｄｔ）だけ遅延して出力する遅延セル（単位遅延素子）１１が複数直列に接続された遅延回路１０が備えられている。複数の遅延セル１１は、それぞれ、２つの２入力ＮＡＮＤゲート１１＿１，１１＿２から構成されている。尚、２入力ＮＡＮＤゲート１１＿１，１１＿２の空きピンは‘Ｈ’レベルに固定されている。このように、遅延回路１０を構成する遅延セル１１に、２入力ＮＡＮＤゲート２段という構成を採用することにより、セルサイズを小さくしたり、クロックＣＬＫの立ち上がり時間と立下り時間とを均一にしたりすることができる。
【０００８】
また、このスペクトラム拡散クロックジェネレータ１００には、遅延回路１０上の８つの入力ポートからその遅延回路１０にクロックＣＬＫを入力する８つのクロック入力回路２０＿０，２０＿１，…，２０＿７が備えられている。
【０００９】
さらに、スペクトラム拡散クロックジェネレータ１００には、このスペクトラム拡散クロックジェネレータ１００から変調ＣＬＫを出力するための２入力ＮＡＮＤゲート３０が備えられている。
【００１０】
このスペクトラム拡散クロックジェネレータ１００では、クロックＣＬＫを遅延回路１０に入力するにあたり、その遅延回路１０の入り口であるクロック入力回路２０＿０，２０＿１，…，２０＿７が順に選択される。詳細には、クロック入力回路２０＿０，２０＿１，…，２０＿７は、それぞれ、２入力ＮＡＮＤゲートで構成されており、これら２入力ＮＡＮＤゲートの一方にはクロックＣＬＫが共通に入力される。また、これら２入力ＮＡＮＤゲートの他方には、選択信号ＳＥＬ０〜７が入力される。これらの選択信号ＳＥＬ０〜７は順次‘Ｈ’レベルとなり、これによりクロック入力回路２０＿０，２０＿１，…，２０＿７が順次選択されることとなる。
【００１１】
図８は、図７に示すスペクトラム拡散クロックジェネレータの、クロックＣＬＫのサイクルに伴って選択される遅延回路の入り口およびそれに伴って増減する遅延時間と変調ＣＬＫの周期を示す図、図９は、変調ＣＬＫの波形を示す図である。
【００１２】
図８には、クロックＣＬＫのサイクル（ｃｙｃｌｅ）と、選択信号ＳＥＬ０〜７に対応する遅延回路１０の入り口と、その入り口に入力されたクロックＣＬＫが出口に到達するまでの遅延時間と、変調ＣＬＫの周期とが示されている。
【００１３】
このスペクトラム拡散クロックジェネレータ１００では、クロックＣＬＫのサイクルに同期して、図８に示すようにして遅延回路１０の入り口が選択されてクロックＣＬＫが入力される。具体的には、クロック入力回路２０＿０，２０＿１，…，２０＿７，２０＿７，２０＿６，…，２０＿０の順に選択されて、クロックＣＬＫが遅延回路１０に入力されることとなる。ここで、遅延回路１０を構成する、クロック入力回路２０＿０，２０＿１間における遅延セル１１の個数は１個であり、クロック入力回路２０＿１，２０＿２間における遅延セル１１の個数は２個である。また、クロック入力回路２０＿２，２０＿３間における遅延セル１１の個数は３個であり、クロック入力回路２０＿３，２０＿４間における遅延セル１１の個数は４個である。さらに、クロック入力回路２０＿４，２０＿５間における遅延セル１１の個数は３個であり、クロック入力回路２０＿５，２０＿６間における遅延セル１１の個数は２個、クロック入力回路２０＿６，２０＿７間における遅延セル１１の個数は１個である。
【００１４】
このように、選択された入り口それぞれに対応して遅延セル１１の個数が異なるため、図８に示す順で遅延回路１０の入り口が選択されると、この図８に示すように、入力されたクロックＣＬＫが出口に到達するまでの遅延時間が変化する。これにより、変調ＣＬＫの周期が増減し、その変調ＣＬＫの波形は、図９に示すように、周期が僅かに増減した波形になる。このようにして、クロックＣＬＫの周波数を周期的に増減させることにより、電磁波ノイズが有する周波数を分散して、電磁波ノイズのピークレベルを小さく抑えることができる。
【非特許文献１】富士通株式会社；ＦＵＪＩＴＳＵ  ＥＬＥＣＴＲＯＮＩＣ  ＤＥＶＩＣＥＳ  ＮＥＷＳ（ＦＩＮＤ  Ｖｏｌ．２１，Ｎｏ．４，２００３）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ここで、クロックＣＬＫの周期の増減する度合い（図８、図９では±０〜±４ｄｔ）を、周期に対する比として変調度（変調の深さ）と称する。変調度が深いと、一般には、ノイズ低減の効果は大きいものの、一方で、最短となるクロックＣＬＫの周期が短くなるため、そのクロックＣＬＫで動作する回路に高速な動作が要求される。このため、変調度はノイズ低減の効果と回路の正常動作の双方を睨みつつ、回路ごとに適切な値を選択することが多い。
【００１６】
デジタル方式によるスペクトラム拡散クロックジェネレータにおいて、異なる変調度を実現するためには、以下に説明するスペクトラム拡散クロックジェネレータが採用される。
【００１７】
図１０は、従来の、図７とは異なるスペクトラム拡散クロックジェネレータの回路構成を示す図である。
【００１８】
図１０に示すスペクトラム拡散クロックジェネレータ２００は、図７に示すスペクトラム拡散クロックジェネレータ１００と比較し、クロック入力回路２０＿６，２０＿７が削減されている点が異なっている。また、クロック入力回路２０＿３，２０＿４間における遅延セル１１の個数が４個から２個に変更されている点と，クロック入力回路２０＿４，２０＿５間における遅延セル１１の個数が３個から１個に変更されている点が異なっている。
【００１９】
図１１は、図１０に示すスペクトラム拡散クロックジェネレータの、クロックＣＬＫのサイクルに伴って選択される遅延回路の入り口およびそれに伴って増減する遅延時間と変調ＣＬＫの周期を示す図である。
【００２０】
このスペクトラム拡散クロックジェネレータ２００では、クロックＣＬＫを遅延回路１０に入力するにあたり、クロック入力回路２０＿０，２０＿１，…，２０＿５，２０＿５，２０＿４，…，２０＿０の順に選択される。このようにすることにより、前述したスペクトラム拡散クロックジェネレータ１００では、図８，図９に示すように、±４ｄｔの変調度であったものが、このスペクトラム拡散クロックジェネレータ２００では、図１１に示すように、±３ｄｔの変調度に減少する。
【００２１】
さて、図７に示すスペクトラム拡散クロックジェネレータ１００が持つ深い変調度と図１０に示すスペクトラム拡散クロックジェネレータ２００が持つ浅い変調度とを両立させる（遅延セル１１を兼用する）ためには、深い変調度の時と浅い変調度の時とで、遅延回路１０にクロックＣＬＫを入力するための入り口であるクロック入力回路を、以下に示すようにして切り替えて使用すればよい。
【００２２】
図１２は、深い変調度と浅い変調度とに応じてクロック入力回路の切替えが行なわれるスペクトラム拡散クロックジェネレータの回路構成を示す図である。
【００２３】
図１２に示すスペクトラム拡散クロックジェネレータ３００には、２入力ＮＡＮＤゲートが用いられたクロック入力回路２０＿０，２０＿１，２０＿２，２０＿３と、３入力ＮＡＮＤゲートが用いられたクロック入力回路４０＿１，４０＿２，４０＿３，４０＿４，４０＿５，４０＿６とが備えられている。また、深い変調度（ｄｅｅｐ）用のモード信号ＭＯＤＥ＿０と浅い変調度（ｓｈａｌｌｏｗ）用のモード信号ＭＯＤＥ＿１とを生成するためのインバータ４１，４２が備えられている。
【００２４】
このスペクトラム拡散クロックジェネレータ３００において、深い変調度を実現するためには、モード信号ＭＯＤＥ＿０を‘Ｈ’レベルにする。次いで、クロック入力回路２０＿０，２０＿１，２０＿２，２０＿３，４０＿３，４０＿４，４０＿５，４０＿６の順に選択する。これにより、前述した図７に示すスペクトラム拡散クロックジェネレータ１００が実現されることとなる。一方、浅い変調度を実現するためには、モード信号ＭＯＤＥ＿１を‘Ｈ’レベルにして、クロック入力回路２０＿０，２０＿１，２０＿２，２０＿３，４０＿１，４０＿２の順に選択する。これにより、前述した図１０に示すスペクトラム拡散クロックジェネレータ２００が実現されることとなる。このようにして、遅延セル１１を兼用して深い変調度と浅い変調度を両立させることができる。
【００２５】
しかし、このスペクトラム拡散クロックジェネレータ３００では、２入力ＮＡＮＤゲートが用いられたクロック入力回路２０＿０，２０＿１，２０＿２，２０＿３、および３入力ＮＡＮＤゲートが用いられたクロック入力回路４０＿１，４０＿２，４０＿３，４０＿４，４０＿５，４０＿６が必要である。ここで、２入力ＮＡＮＤゲートと３入力ＮＡＮＤゲートとでは、遅延時間が異なる。このため、遅延回路１０を伝搬するクロックＣＬＫの対称性が損なわれ、最終的にスペクトラム拡散クロックジェネレータ３００から出力される、周波数が周期的に変動するスペクトラム拡散クロックである変調ＣＬＫにジッタが発生したりデューティ比が悪化したりするという問題がある。
【００２６】
ここで、遅延回路１０の途中にバイパス回路を設け、浅い変調度の場合はバイパス回路の機能を有効にし、深い変調度の場合はバイパス回路の機能を無効にするということが考えられる。このような場合、遅延回路１０を構成する遅延セル１１には、バイパス回路の機能の有効／無効を切り替えるための入力ポートが必要とされる。このため、遅延セル１１には３入力ＮＡＮＤゲートが必要になる場合がある。従って、遅延セル１１には、２入力ＮＡＮＤゲートと３入力ＮＡＮＤゲートの双方が必要とされる。すると、遅延回路１０の対称性が崩れ、やはり周波数が周期的に変動するスペクトラム拡散クロックにジッタが発生したり、デューティ比が悪化したり、周波数変調の特性が悪化したりするという問題が発生する。
【００２７】
本発明は、上記事情に鑑み、周波数が周期的に変動するスペクトラム拡散クロックに発生するジッタを小さく抑えるとともに、そのスペクトラム拡散クロックのデューティ比の悪化や周波数変調の特性の悪化を小さく抑えることができるスペクトラム拡散クロックジェネレータを提供することを目的とする。
【課題を解決するための手段】
【００２８】
上記目的を達成する本発明のスペクトラム拡散クロックジェネレータは、一定周波数のクロックから周波数が周期的に変動するスペクトラム拡散クロックを生成するスペクトラム拡散クロックジェネレータにおいて、
入力されたクロックを単位遅延量だけ遅延して出力する遅延セルが複数直列に接続された遅延回路と、
上記遅延回路上の複数の入力ポートからその遅延回路にクロックを入力する複数のクロック入力回路と、
モード切替信号に応じて、第１のモードでは、上記遅延回路の、クロック伝搬の上流側からその遅延回路の途中の第１ポイントまで伝搬してきたクロックをその第１ポイントの直近の下流の遅延セルに伝え、第２のモードでは、その第１ポイントまで伝搬してきたクロックのその第１ポイントの直近の下流の遅延セルへの伝達を阻止するとともに、そのクロックを、その遅延回路の途中をバイパスして、その遅延回路の、その第１ポイントよりクロック伝搬の下流側の第２ポイントの遅延セルに入力するバイパス回路とを備え、
上記遅延セルが、直列接続された２つの２入力ＮＡＮＤゲートからなり、
上記クロック入力回路が、クロックを入力する入力端子と、クロックを入力する入力ポートを選択する入力ポート選択信号を入力する入力端子とを有する２入力ＡＮＤゲート、および、その２入力ＡＮＤゲートの出力端子が接続された入力端子と、上記モード切替信号を入力する入力端子とを有し、出力端子が対応する入力ポートに配置された遅延セルを構成する２つの２入力ＮＡＮＤゲートのうちの前段側の２入力ＮＡＮＤゲートの一方の入力端子に接続されたＮＯＲゲートからなり、
上記バイパス回路が、上記第１ポイントに配置された遅延セルに入力されてきたクロックを入力する入力端子と上記モード切替信号を入力する入力端子とを有し、出力端子が上記第２ポイントに配置された遅延セルの後段側の２入力ＮＡＮＤゲートの一方の入力端子に接続された２入力ＮＡＮＤゲートからなるものであることを特徴とする。
【００２９】
従来のスペクトラム拡散クロックジェネレータでは、遅延回路にクロックを入力する複数のクロック入力回路に、２入力ＮＡＮＤゲートと３入力ＮＡＮＤゲートが用いられる場合がある。また、遅延回路の途中にバイパス回路を設ける技術においても、遅延回路を構成する遅延セルに、２入力ＮＡＮＤゲートと３入力ＮＡＮＤゲートが必要とされる場合がある。２入力ＮＡＮＤゲートと３入力ＮＡＮＤゲートとでは遅延時間が異なるため、クロックや遅延回路の対称性が崩れ、周波数が周期的に変動するスペクトラム拡散クロックにジッタが発生したり、デューティ比が悪化したり、周波数変調の特性が悪化したりするという問題を抱えている。
【００３０】
本発明のスペクトラム拡散クロックジェネレータは、入力されたクロックを単位遅延量だけ遅延して出力する遅延セルが複数直列に接続された遅延回路と、その遅延回路上の複数の入力ポートからその遅延回路にクロックを入力する複数のクロック入力回路と、第１のモードでは遅延回路の上流側から伝搬してきたクロックをそのまま直近の下流の遅延セルに伝え、第２のモードでは遅延回路の上流側から伝搬してきたクロックを、その遅延回路の途中をバイパスして、下流側の遅延セルに入力するバイパス回路とを備えて、複数の変調度を選択するものである。ここで、遅延回路を構成する遅延セルが、直列接続された２つの２入力ＮＡＮＤゲートからなり、またその遅延回路にクロックを入力する複数のクロック入力回路が、２入力ＡＮＤゲートおよびＮＯＲゲートからなり、さらに複数の変調度を実現するためのバイパス回路が、２入力ＮＡＮＤゲートからなるものである。このため、従来の、複数のクロック入力回路に２入力ＮＡＮＤゲートと３入力ＮＡＮＤゲートを用いる技術や、遅延回路の途中にバイパス回路を設けるにあたりその遅延回路を構成する遅延セルに２入力ＮＡＮＤゲートと３入力ＮＡＮＤゲートを用いる技術と比較し、遅延回路を伝搬するクロックの対称性が損なわれたり遅延回路の対称性が崩れたりするという現象を抑えることができる。従って、周波数が周期的に変動するスペクトラム拡散クロックに発生するジッタを小さく抑えることができる。また、そのスペクトラム拡散クロックのデューティ比の悪化や周波数変調の特性の悪化を抑えることができる。
【発明の効果】
【００３１】
本発明のスペクトラム拡散クロックジェネレータによれば、周波数が周期的に変動するスペクトラム拡散クロックに発生するジッタを小さく抑えるとともに、そのスペクトラム拡散クロックのデューティ比の悪化や周波数変調の特性の悪化を小さく抑えることができる。
【発明を実施するための最良の形態】
【００３２】
以下、図面を参照して本発明の実施の形態を説明する。
【００３３】
図１は、本発明の一実施形態のスペクトラム拡散クロックジェネレータの回路構成を示す図である。
【００３４】
図１に示すスペクトラム拡散クロックジェネレータ１は、一定周波数のクロックから周波数が周期的に変動するスペクトラム拡散クロック（変調ＣＬＫ）を生成するスペクトラム拡散クロックジェネレータである。
【００３５】
このスペクトラム拡散クロックジェネレータ１には、入力されたクロックＣＬＫを単位遅延量（ｄｔ）だけ遅延して出力する遅延セル（単位遅延素子）１１が複数直列に接続された遅延回路１０が備えられている。
【００３６】
また、このスペクトラム拡散クロックジェネレータ１には、遅延回路１０上の６つの入力ポートからその遅延回路１０にクロックＣＬＫを入力する６つのクロック入力回路２１，２２，２３，２４，２５，２６が備えられている。
【００３７】
さらに、このスペクトラム拡散クロックジェネレータ１には、モード切替信号Ｍｏｄｅに応じて、第１のモードでは、遅延回路１０の、クロックＣＬＫの伝搬の上流側からその遅延回路１０の途中の第１ポイントＰ１まで伝搬してきたクロックＣＬＫを第１ポイントＰ１の直近の下流の遅延セル１１に伝える。また、第２のモードでは、第１ポイントＰ１まで伝搬してきたクロックＣＬＫの第１ポイントの直近の下流の遅延セル１１への伝達を阻止するとともに、そのクロックＣＬＫを、遅延回路１０の途中をバイパスして、その遅延回路１０の、第１ポイントＰ１よりクロックＣＬＫの伝搬の下流側の第２ポイントＰ２の遅延セル１１に入力するバイパス回路４が備えられている。
【００３８】
ここで、遅延セル１１は、直列接続された２つの２入力ＮＡＮＤゲート１１＿１，１１＿２もしくは２つの２入力ＮＡＮＤゲート１１＿１，１１＿２およびインバータ１１＿３から構成されている。尚、２入力ＮＡＮＤゲート１１＿１，１１＿２の空きピンは‘Ｈ’レベルに固定されている。
【００３９】
また、クロック入力回路２１には、クロックＣＬＫを入力する入力端子２１＿１ａと、クロックＣＬＫを入力する入力ポートを選択する入力ポート選択信号ＳＥＬ０を入力する入力端子２１＿１ｂとを有する２入力ＡＮＤゲート２１＿１が備えられている。また、このクロック入力回路２１には、２入力ＡＮＤゲート２１＿１の出力端子２１＿１ｃが接続された入力端子２１＿２ａと、モード切替信号Ｍｏｄｅを入力する入力端子２１＿２ｂとを有し、出力端子２１＿２ｃが対応する入力ポートに配置された遅延セル１１を構成する２つの２入力ＮＡＮＤゲート１１＿１，１１＿２のうちの前段側の２入力ＮＡＮＤゲート１１＿１の一方の入力端子１１＿１ａに接続されたＮＯＲゲート２１＿２が備えられている。尚、クロック入力回路２２，２３，２４，２５，２６の構成も、このクロック入力回路２１の構成と同様であるので詳細な説明は省略するが、クロック入力回路２２には、２入力ＡＮＤゲート２２＿１およびＮＯＲゲート２２＿２が備えられており、またクロック入力回路２３には、２入力ＡＮＤゲート２３＿１およびＮＯＲゲート２３＿２が備えられている。さらに、クロック入力回路２４には、２入力ＡＮＤゲート２４＿１およびＮＯＲゲート２４＿２が備えられており、クロック入力回路２５には、２入力ＡＮＤゲート２５＿１およびＮＯＲゲート２５＿２が備えられている。また、クロック入力回路２６には、２入力ＡＮＤゲート２６＿１およびＮＯＲゲート２６＿２が備えられている。
【００４０】
さらに、バイパス回路４は、第１ポイントＰ１に配置された遅延セル１１に入力されてきたクロックＣＬＫを入力する入力端子４ａとモード切替信号Ｍｏｄｅを入力する入力端子４ｂとを有し、出力端子４ｃが第２ポイントＰ２に配置された遅延セル１１の後段側の２入力ＮＡＮＤゲート１１＿２の一方の入力端子１１＿２ａに接続された２入力ＮＡＮＤゲートからなるものである。
【００４１】
このように構成されたスペクトラム拡散クロックジェネレータ１において、バイパス回路４の機能を有効にして浅い変調度を実現するには第２のモードに設定する。具体的には、モード切替信号Ｍｏｄｅを‘Ｈ’レベルにする。尚、この図１に示す太い実線は、第２のモードにおけるクロックＣＬＫの流れを示す。また、選択信号ＳＥＬ０〜５は順次‘Ｈ’レベルとなり、これによりクロックＣＬＫを遅延回路１０に入力するにあたり、その遅延回路１０の入り口であるクロック入力回路２１，２２，…，２６が順次選択される。
【００４２】
‘Ｈ’レベルのモード切替信号Ｍｏｄｅは、バイパス回路４の一方の入力端子４ｂおよびインバータ１１＿３に入力される。これにより、インバータ１１＿３からは‘Ｌ’レベルが出力され、この‘Ｌ’レベルが第１ポイントＰ１の遅延セル１１の２入力ＮＡＮＤゲート１１＿２に入力される。従って、第１ポイントＰ１の遅延セル１１よりも下流側の遅延セル１１へのクロックＣＬＫの伝搬は停止する。一方、バイパス回路４の一方の入力端子４ｂには‘Ｈ’レベルのモード切替信号Ｍｏｄｅが入力されるとともに、そのバイパス回路４の他方の入力端子４ａには第１ポイントＰ１よりクロックＣＬＫの伝搬の上流側の遅延セル１１からのクロックＣＬＫが入力される。このため、第１ポイントＰ１の遅延セル１１からのクロックＣＬＫは、第２ポイントＰ２の遅延セル１１にバイパスして入力されることとなり、従って図１の太い実線で示すようにクロックＣＬＫが伝搬して、最終的に変調ＣＬＫとして出力される。このようにして、浅い変調度を実現することができる。
【００４３】
一方、バイパス回路４の機能を無効にして深い変調度を実現するには第１のモードに設定する。以下、図２を参照して説明する。
【００４４】
図２は、図１に示すスペクトラム拡散クロックジェネレータの、深い変調度を実現するために第１のモードに設定された状態を示す図である。尚、この図２に示す太い実線は、第１のモードにおけるクロックＣＬＫの流れを示す。
【００４５】
ここでは、モード切替信号Ｍｏｄｅを‘Ｌ’レベルにする。また、選択信号ＳＥＬ０〜５を順に‘Ｈ’レベルにする。これにより、クロック入力回路２１，２２，…，２６が順次選択されることとなる。
【００４６】
‘Ｌ’レベルのモード切替信号Ｍｏｄｅは、バイパス回路４およびインバータ１１＿３に入力される。バイパス回路４には、‘Ｌ’レベルのモード切替信号Ｍｏｄｅが入力されるため、そのバイパス回路４からは‘Ｈ’レベルが出力される。また、インバータ１１＿３にも‘Ｌ’レベルのモード切替信号Ｍｏｄｅが入力される。このため、そのインバータ１１＿３からは‘Ｈ’レベルが出力される。この‘Ｈ’レベルは第１ポイントＰ１の遅延セル１１の２入力ＮＡＮＤゲート１１＿２に入力される。すると、第１ポイントＰ１の遅延セル１１よりも下流側の遅延セル１１にクロックＣＬＫが伝搬する。従って、図２の太い実線で示すようにクロックＣＬＫが伝搬して、最終的に変調ＣＬＫとして出力される。このようにして、深い変調度を実現することができる。
【００４７】
図３は、比較例としての、遅延セルおよびクロック入力回路を示す図である。
【００４８】
図３には、２つの２入力ＮＡＮＤゲート１１＿１，１１＿２からなる遅延セル１１と、その遅延セル１１にクロックＣＬＫを入力するためのクロック入力回路２０＿４とが示されている。
【００４９】
遅延セル１１は、前段の遅延セルから入力されたクロックＣＬＫを単位遅延量（ｄｔ）だけ遅延して出力する。また、この遅延セル１１には、クロック入力回路２０＿４を経由して選択信号ＳＥＬ４とクロックＣＬＫとの論理積をとった信号が入力される。ここで、選択信号ＳＥＬ４として‘Ｈ’レベルが入力されると、クロックＣＬＫが遅延セル１１に入力される。目的によっては、複数の変調度で周波数を変調したい場合がある。通常１つの遅延回路１０で複数の変調度を実現するには、遅延回路１０へのクロックＣＬＫの入力場所を変更させるか、クロックＣＬＫのカウント方式を変更する等が必要である。しかし、これらの方式はデジタル方式を採用したスペクトラム拡散クロックジェネレータ（デジタルＳＳＣＧ）のサイズを大きくしてしまうという欠点がある。そこで、遅延回路１０にバイパス経路を持たせる（バイパス経路付きデジタルＳＳＣＧ）という方式により、遅延回路１０へのクロックＣＬＫの入力場所を変更しなくても、即ちサイズを大きくすることなく、複数種類の変調度を実現するということを考える。
【００５０】
ここで、遅延回路１０のバイパス先の遅延セル１１がクロックＣＬＫの入力セルに該当していた場合、２入力ＮＡＮＤゲートでは入力端子が足りなくなってしまう。そこで、２入力ＮＡＮＤゲートを３入力ＮＡＮＤゲートに変更して対処する。
【００５１】
図４は、３入力ＮＡＮＤゲートを備えた遅延セルおよびクロック入力回路を示す図である。
【００５２】
図４には、３入力ＮＡＮＤゲート１１＿４および２入力ＮＡＮＤゲート１１＿２からなる遅延セル１１と、その遅延セル１１にクロックＣＬＫを入力するためのクロック入力回路２０＿４とが示されている。３入力ＮＡＮＤゲート１１＿４には、バイパスされてきたクロックＣＬＫと、前段の遅延セルからのクロックＣＬＫと、クロック入力回路２０＿４からのクロックＣＬＫとが入力される。ここで、遅延回路１０を構成する図４に示す遅延セル１１には、２入力ＮＡＮＤゲート１１＿２と３入力ＮＡＮＤゲート１１＿４とが備えられている。これら２入力ＮＡＮＤゲート１１＿２と３入力ＮＡＮＤゲート１１＿４とでは遅延時間が異なるため、遅延回路１０の対称性が崩れ、変調ＣＬＫにジッタが発生したり、変調ＣＬＫのデューティ比が悪化したり、周波数変調の特性が悪化したりするという問題が発生する。
【００５３】
図５は、図１に示すスペクトラム拡散クロックジェネレータを構成する遅延セルおよびクロック入力回路を示す図、図６は、図５に示す遅延セルおよびクロック入力回路の各ノードにおけるレベルと各モードとの対応関係を示す図である。
【００５４】
図５には、図１に示すスペクトラム拡散クロックジェネレータ１を構成する遅延セル１１およびクロック入力回路２５が示されている。
【００５５】
従来では、遅延回路１０にクロックＣＬＫを入力するクロック入力回路には、２入力ＮＡＮＤゲートが用いられているが、本実施形態では、この２入力ＮＡＮＤゲートに代えて、図５に示すように、２入力ＡＮＤゲート２５＿１とＮＯＲゲート２５＿２からなるクロック入力回路２５が用いられる。２入力ＡＮＤゲート２５＿１には、選択信号ＳＥＬ４および外部からのクロックＣＬＫが入力される。また、ＮＯＲゲート２５＿２には、モード切替信号Ｍｏｄｅが入力される。さらに、遅延セル１１の１段目である２入力ＮＡＮＤゲート１１＿１には、前段の遅延セルからのクロックＣＬＫが入力される。また、２段目の２入力ＮＡＮＤゲート１１＿２には、バイパスされてくるクロックＣＬＫが入力される。
【００５６】
ここで、１段目である２入力ＮＡＮＤゲート１１＿１の、前段の遅延セルからのクロックＣＬＫが入力されるノードをａとする。また、ＮＯＲゲート２５＿２の、外部からのクロックＣＬＫが入力されるノードをｂとする。さらに、２入力ＮＡＮＤゲート１１＿１の出力のノードをｃ、２段目である２入力ＮＡＮＤゲート１１＿２の、バイパスされてくるクロックＣＬＫが入力されるノードをｄとする。
【００５７】
また、２入力ＮＡＮＤゲート１１＿１の、選択信号ＳＥＬ４が入力されるノードをＡ、ＮＯＲゲート２５＿２の、モード切替信号Ｍｏｄｅが入力されるノードをＢ、そのＮＯＲゲート２５＿２の出力のノードをＺとする。
【００５８】
ここで、モード切替信号Ｍｏｄｅを‘Ｈ’レベルにすると、ＮＯＲゲート２５＿２の出力であるノードＺは‘Ｌ’レベルになる。すると、ノードａの状態に関わらず、ノードｃは‘Ｈ’レベルに固定される。このため、ノードｄからバイパス用のクロックＣＬＫを入力することができる。ノードｄからバイパス用のクロックＣＬＫを入力することができるので、遅延セル１１の１段目のゲートは２入力ＮＡＮＤゲートのままでよく、遅延回路１０の対称性の崩れを防止することができる。従って、変調ＣＬＫにジッタが発生したり、変調ＣＬＫのデューティ比が悪化したり、周波数変調の特性が悪化したりするという問題が解消される。
【００５９】
ここで、図６に示すように、ノードＡ，Ｂに共に‘Ｌ’レベルが入力された場合は、ノードＺは‘Ｈ’レベルとなり、前段の遅延セルからのクロックＣＬＫが通過するクロック通過モードとなる。また、ノードＡ，Ｂに‘Ｈ’レベル，‘Ｌ’レベルが入力された場合は、ノードＺからは外部から入力されたクロックＣＬＫの論理が反転されたクロックＣＬＫが出力されるクロック入力モードとなる。さらに、ノードＡ，Ｂに‘Ｌ’レベル，‘Ｈ’レベルが入力された場合は、ノードＺは‘Ｌ’レベルとなり、バイパスモードとなる。また、ノードＡ，Ｂに共に‘Ｈ’レベルが入力された場合は、ノードＺは‘Ｌ’レベルとなり、無効なモードとして扱われる。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態のスペクトラム拡散クロックジェネレータの回路構成を示す図である。
【図２】図１に示すスペクトラム拡散クロックジェネレータの、深い変調度を実現するために第１のモードに設定された状態を示す図である。
【図３】比較例としての、遅延セルおよびクロック入力回路を示す図である。
【図４】３入力ＮＡＮＤゲートを備えた遅延セルおよびクロック入力回路を示す図である。
【図５】図１に示すスペクトラム拡散クロックジェネレータを構成する遅延セルおよびクロック入力回路を示す図である。
【図６】図５に示す遅延セルおよびクロック入力回路の各ノードにおけるレベルと各モードとの対応関係を示す図である。
【図７】従来の、デジタル方式によるスペクトラム拡散クロックジェネレータの回路構成を示す図である。
【図８】図７に示すスペクトラム拡散クロックジェネレータの、クロックＣＬＫのサイクルに伴って選択される遅延回路の入り口およびそれに伴って増減する遅延時間と変調ＣＬＫの周期を示す図である。
【図９】変調ＣＬＫの波形を示す図である。
【図１０】従来の、図７とは異なるスペクトラム拡散クロックジェネレータの回路構成を示す図である。
【図１１】図１０に示すスペクトラム拡散クロックジェネレータの、クロックＣＬＫのサイクルに伴って選択される遅延回路の入り口およびそれに伴って増減する遅延時間と変調ＣＬＫの周期を示す図である。
【図１２】深い変調度と浅い変調度とに応じてクロック入力回路の切替えが行なわれるスペクトラム拡散クロックジェネレータの回路構成を示す図である。
【符号の説明】
【００６１】
１，１００，２００，３００  スペクトラム拡散クロックジェネレータ
４  バイパス回路
４ａ，４ｂ，１１＿１ａ，１１＿２ａ，２１＿１ａ，２１＿１ｂ，２１＿２ａ，２１＿２ｂ  入力端子
４ｃ，２１＿１ｃ  出力端子
１０  遅延回路
１１  遅延セル
１１＿１，１１＿２，３０  ２入力ＮＡＮＤゲート
１１＿３  インバータ
１１＿４  ３入力ＮＡＮＤゲート
２１，２２，２３，２４，２５，２６  クロック入力回路
２１＿１，２２＿１，２３＿１，２４＿１，２５＿１，２６＿１  ２入力ＡＮＤゲート
２１＿２，２２＿２，２３＿２，２４＿２，２５＿２，２６＿２  ＮＯＲゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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