(57)【要約】【課題】高速パラレル・バス上のスキューを監視し補償する方法および装置の提供。【解決手段】パラレル・バス上の複数の信号の遅延スキューが、１単位間隔ごとの複数の信号の複数のサンプルを取得する工程と、そのサンプルに基づいて複数の信号内の遷移の位置を識別する工程によって監視される。サンプルは、たとえば、複数のラッチを使用して複数の信号をサンプリングし、そのラッチの値を比較することにより複数の信号のうちの１つまたは複数の信号の値を評価することによって取得することができる。複数の信号内の遷移の相対分布を判定し、複数の信号内の遷移を共通の位置にアラインするために、マイクロプロセッサが任意選択で使用されることができる。複数の信号内の遷移は、複数の信号のそれぞれに関連するバッファの遅延制御設定を調整することによって共通の位置にアラインすることができる。【選択図】図３
2007095063.tif 000002
【特許請求の範囲】
【請求項１】
パラレル・バス上の複数の信号の遅延スキューを監視する方法であって、
１単位間隔ごとに前記複数の信号の複数のサンプルを取得する工程と、
前記サンプルに基づいて前記複数の信号内の遷移の位置を識別する工程とを含む方法。
【請求項２】
前記取得する工程が、複数のラッチを使用して前記複数の信号をサンプリングする工程と、前記ラッチの値を比較することによって前記複数の信号のうちの１つまたは複数の信号の値を評価する工程とをさらに含む、請求項１に記載の方法。
【請求項３】
前記複数のラッチが１単位間隔内のＮ個のステップのうちの少なくとも１つのステップおよびＭ個の電圧レベルの前記複数の信号をサンプリングすることによって、前記複数の信号をサンプリングする、請求項２に記載の方法。
【請求項４】
前記複数の信号に関する統計情報を収集する工程をさらに含む、請求項１に記載の方法。
【請求項５】
前記複数の信号内の遷移の相対分布を判定する工程をさらに含む、請求項１に記載の方法。
【請求項６】
前記複数の信号内の遷移を共通の位置にアラインする工程をさらに含む、請求項１に記載の方法。
【請求項７】
パラレル・バス上の複数の信号の遅延スキューを監視する回路であって、
１単位間隔ごとに前記複数の信号の複数のサンプルを取得するための複数のラッチと、
前記サンプルに基づいて前記複数の信号内の遷移の位置を識別するためのマイクロプロセッサとを含む回路。
【請求項８】
前記マイクロプロセッサが前記複数の信号内の遷移の相対分布を判定するようにさらに構成される、請求項７に記載の遅延スキュー監視回路。
【請求項９】
前記マイクロプロセッサが前記複数の信号内の遷移を共通の位置にアラインするようにさらに構成される、請求項３に記載の遅延スキュー監視回路。
【請求項１０】
１単位間隔ごとにパラレル・バス上の複数の信号の複数のサンプルを取得するための複数のラッチと、
前記サンプルに基づく前記複数の信号内の遷移の位置を識別するためのマイクロプロセッサと
を含む、前記の複数の信号の遅延スキューを監視するための回路
を含む、集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）などのＡＳＩＣデバイスの性能およびデータ・スループットを向上させる技法に関し、より詳細には、そのようなＡＳＩＣデバイス内の高速パラレル・バス上のスキューを監視し補償する技法に関する。
【背景技術】
【０００２】
ネットワーキング・アプリケーションやコンピューティング・アプリケーションの性能要件およびデータ・スループット要件が向上しているので、そのために必要な多くの個々のサブシステムの性能要件およびデータ・スループット要件も向上している。たとえば、メイン・メモリとシステム・プロセッサの間のデータ転送は、どのコンピューティング・システムにおいてもかなり大きな性能のボトルネックとなっている場合が多い。多くのコンピューティング・システムで使用される最も速い標準ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）でさえ、ますます向上し続けるバス速度に追いつけないでいる。
【０００３】
同期ダイナミックＲＡＭ（ＳＤＲＡＭ）は、改良された性能およびデータ・スループットを示すＤＲＡＭの１種である。ＤＲＡＭは非同期インターフェースを有する（すなわち、制御入力の変化に直ちに反応する）が、ＳＤＲＡＭは同期インターフェースを有する（すなわち、クロック・パルスを待ってから制御入力に応答する）。同様に、ダブル・データ・レート（ＤＤＲ）ＳＤＲＡＭは、多くのコンピューティング・システムで使用されているＳＤＲＡＭのさらに進化したものである。最初に提案されたように、ＳＤＲＡＭはクロック信号の立ち上がりエッジだけで（すなわちＬＯＷからＨＩＧＨへの遷移ごとに）動作する。一方、ＤＤＲ  ＳＤＲＡＭは、立ち上がりエッジと立ち下がりエッジの両方で動作し、それによって、データ転送速度を２倍に向上させる可能性を有する。ＤＤＲ−２（２ｘ）およびＱＤＲ−２（４ｘ）では、クロック信号を位相シフトして追加の立ち上がりエッジおよび立ち下がりエッジを得ることによって、さらなる性能の向上が達成される。
【０００４】
ＳＤＲＡＭは、ローエンド・コンシューマ・コンピューティング・アプリケーションとハイエンド・ネットワーキング・スイッチおよびルータの両方で広く使用されている。現在、ＳＤＲＡＭのデータ・スループット（すなわち速度）は、メモリから読み取られるまたはメモリに書き込まれるパラレル・データを運搬するパラレル・バスの遅延スキュー・スプレッドによって制限される。一般に、遅延スキュー・スプレッドが存在すると、パラレル・バス上のデータ信号の立ち上がりエッジと立ち下がりエッジはアラインされない。スキュー・スプレッドは、処理、電圧、温度または経時（ＰＶＴＡ）変化に起因することが多い。
したがって、ＳＤＲＡＭおよびその他のＡＳＩＣデバイス内の高速パラレル・バス上のスキューを監視し補償する方法または装置が必要である。さらに、マイクロプロセッサを使用したＩ／Ｏスキュー制御技法も必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一般に、高速パラレル・バス上のスキューを監視し補償する方法および装置が提供される。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、パラレル・バス上の複数の信号の遅延スキューは、１単位間隔ごとに複数の信号の複数のサンプルを取得する工程と、サンプルに基づいて複数の信号内の遷移の位置を識別する工程とによって監視される。サンプルは、たとえば、複数のラッチを使用して複数の信号をサンプリングし、そのラッチの値を比較することにより複数の信号のうちの１つまたは複数の信号の値を評価することによって取得することができる。
【０００７】
複数の信号の遷移の相対分布を判定し、複数の信号の遷移を共通の位置にアラインするために、マイクロプロセッサを任意選択で利用することができる。たとえば、複数の信号内の遷移は、複数の信号のそれぞれに関連するバッファの遅延制御設定を調整することによって共通の位置にアラインすることができる。
本発明のより完全な理解ならびに本発明のさらなる特徴および利点は、以下の詳しい説明および図面を参照することによって得られる。
【発明を実施するための最良の形態】
【０００８】
本発明は、ＳＤＲＡＭおよびその他のＡＳＩＣデバイス内の高速パラレル・バス上のスキューを監視し補償する方法および装置を提供する。開示されたスキュー等化技法によって、パラレル・バスのデータ・スループットを向上させることができる。本発明の他の態様によれば、処理、電圧、温度または経時（ＰＶＴＡ）変化を明らかにすることができるスキュー・イコライザが提供される。
【０００９】
図１は、通常のＤＤＲ  ＳＤＲＡＭ１００の概略ブロック図である。特定用途向け集積回路（ＡＳＩＣ）上の物理的入出力ピン（Ｉ／Ｏ）の数は実際的な限度を超えて増加するので、単一のＡＳＩＣの機能を複数のＡＳＩＣに分割することが必要になることが多い。図１に示されているように、例示的ＳＤＲＡＭの機能は、コントローラＡＳＩＣ１１０、マクロＡＳＩＣ１３０およびＳＲＡＭ  ＡＳＩＣ１５０に分割される。ＡＳＩＣ１１０上のコントローラ・ロジックは、ＳＲＡＭ１５０からのデータを読み書きするコマンドを生成する。さらに、ＡＳＩＣ１１０は、ＤＤＲ  ＳＲＡＭ１００のタイミングを制御するクロック信号を生成する位相ロック・ループ（ＰＬＬ）を含む。マクロＡＳＩＣ１３０は、別個のコントローラＡＳＩＣ１１０とＳＲＡＭ  ＡＳＩＣ１５０の間の通信をよく知られたやり方で提供する。
【００１０】
動作時に、マクロ１３０は、ＡＳＩＣ１１０とＡＳＩＣ１５０の間の通信を、２つのＡＳＩＣ１１０、１５０を接続するＡＳＩＣバスへの１つまたは複数の高速ＡＳＩＣに集める。図１に示された例示的実施形態で、マクロ１３０は、アドレス／コマンド、書込みデータおよび読取りデータをそれぞれバスに集めるサブマクロ１２２、１２４、１２６を含む。書込みデータおよび読取りデータは、図１に示された別個の単一方向のバス上で、あるいは単一の双方向のバス上で、転送できることが分かる。さらに、マクロ１３０は、各バスを駆動するための高速トランシーバ・ロジック（ＨＳＴＬ）１３５−１〜１３５−３を含む。
【００１１】
図１に示されているように、ＳＲＡＭ  ＡＳＩＣ１５０は、アドレス／コマンド、書込みデータ（およびクロック）ならびに読取りデータ（およびクロック）をそれぞれ処理するマクロ１５２、１５４、１５６を含む。
【００１２】
以下で図２に関連してさらに説明されるように、ＤＤＲ  ＳＤＲＡＭ１００は、メモリから読み取りまたはメモリに書き込みされるパラレル・データを運搬するパラレル・バス上の遅延スキュー・スプレッドを示すことが知られている。遅延スキュー・スプレッドが存在する場合、パラレル・バス上のデータ信号の立ち上がりエッジと立ち下がりエッジはアラインされない。スキュー・スプレッドは、ＨＳＴＬ１３５内のバッファの処理、電圧、温度または経時（ＰＶＴＡ）変化に起因することが多い。
【００１３】
図１に示されたＳＤＲＡＭ１００などのＳＤＲＡＭは、コンピューティング・システム、たとえばコンピュータ・マザーボード上ばかりでなく、多くのネットワーク・アプリケーションで利用されることが多いことが分かる。
【００１４】
図２は、図１のＳＤＲＡＭ１００のパラレル・バス上の例示的データ信号Ｄ０〜Ｄ１７を示す。データ信号Ｄ０〜Ｄ１７それぞれの立ち下がりエッジ（および立ち上がりエッジ）をアラインすることが望ましいが、エッジはＰＶＴＡの変化のためにスキューされる。最悪のスキュー・スプレッド２００が図２に示されている。以下に説明されるように、本発明は、高速パラレル・バス上のスキューを監視し、エッジがアラインされるようにスキューを補償する方法および装置を提供する。
【００１５】
図３は、本発明の特徴および機能を組み込むために本明細書中で変更されたＤＤＲ  ＳＤＲＡＭ１００の概略ブロック図である。図３に示されているように、例示的ＳＤＲＡＭ１００の機能は、図１に関連して説明されたように、コントローラＡＳＩＣ１１０、マクロＡＳＩＣ１３０およびＳＲＡＭ  ＡＳＩＣ１５０に分割される。マクロＡＳＩＣ１３０およびＳＲＡＭ  ＡＳＩＣ１５０は、図１に関連して説明されたのと同じように動作する。図３の拡大図３００によって示されているように、ＨＳＴＬ回路１３５は、スキューを等化するように本発明に従って変更される。図３は遅延スキューの測定を示し、図８は例示的なスキューの補正方式を示すことが分かる。
【００１６】
ＨＳＴＬ３００は、データ信号アイを測定するための１対のローミング・マルチプレクサ３２０−１および３２０−２を含む。例示的ローミング・マルチプレクサ３２０−１および３２０−２は、制御されたサンプリング時間および閾値設定で、グリッド３１０によって示されるアイをサンプリングすることによって得られるローミング・トップ（ＲＴ）、ローミング・ミドル（ＲＭ）およびローミング・ボトム（ＲＢ）の３つのサンプルを取得する。ローミング・マルチプレクサ３２０−１および３２０−２は、以下で図４および５に関連してさらに説明されるように、カウント制御信号ＨＣＮＴおよびＬＣＮＴによって制御される。
【００１７】
ローミング・マルチプレクサ３２０の出力は、図３に示されている方法で、１対の排他的論理和（ＸＯＲ）ゲート３３０−１、３３０−２に適用される。第１のＸＯＲゲート３３０−１は、センタ・ラッチＲＭの値をトップ・ラッチＲＴの値と比較する。センタ・ラッチＲＭの値とトップ・ラッチＲＴの値が一致する場合、ＸＯＲゲート３３０−１は、よく知られた方法で、バイナリ値０を生成し、センタ・ラッチＲＭの値とトップ・ラッチＲＴの値が一致しない場合は、ＸＯＲゲート３３０−１は、よく知られた方法で、バイナリ値１を生成する。したがって、センタ・ラッチＲＭの値とトップ・ラッチＲＴの値が一致しない場合は、ゼロ交差の上でポイントの「ヒット」が発生する。
【００１８】
同様に、第２のＸＯＲゲート３３０−２は、センタ・ラッチＲＭの値をボトム・ラッチＲＢの値と比較する。センタ・ラッチＲＭの値とボトム・ラッチＲＢの値が一致する場合、ＸＯＲゲート３３０−２は、よく知られた方法で、バイナリ値０を生成し、センタ・ラッチＲＭの値とボトム・ラッチＲＢの値が一致しない場合は、ＸＯＲゲート３３０−２は、よく知られた方法で、バイナリ値１を生成する。したがって、センタ・ラッチＲＭの値とボトム・ラッチＲＢの値が一致しない場合は、ゼロ交差の下でポイントの「ヒット」が発生する。
【００１９】
図３に示されているように、例示的スキュー等化システム３００は、ゼロ交差の上および下でのポイントの「ヒット率」をそれぞれ算出する１つまたは複数のカウンタ３４０を含む。単一の共用カウンタを利用して、当業者には明らかなように、ゼロ交差の上および下でのポイントの「ヒット率」を算出することができることが分かる。図３の例示的実施形態では、３つのフリップ・フロップ３６０、３７０、３８０を使用して３ビットのカウンタが得られる。カウンタ３４０およびフリップ・フロップ３６０、３７０、３８０の動作は、以下で図７に関連してさらに説明される。以下で説明されるように、カウンタ３４０によって生成されたカウントを使用すれば、各エッジの相対位置を識別することができるようになる。一般に、交差ポイントが立ち上がりエッジまたは立ち下がりエッジを識別するまで、カウントは０である。各データ・ラインＤ０〜Ｄ１７上のエッジは、このように計算して共通の位置にアラインすることができる。
【００２０】
たとえば、ローミング・ラッチＲＭは、閾値０、時間ｔ０で設定することができる。ローミング・ラッチＲＴおよびＲＢは、閾値＋／−４、および時間軸の時間ｔｉで設定することができる。上記カウンタを使用して計算された様々なビットｄ０〜ｄ１７のアイ・クロスオーバは、スキュー・スプレッドを示す。
【００２１】
図４は、本発明の一実施形態によるデータ信号の監視を示す。図４に示されているように、図３の３つのローミング・ラッチＲＴ、ＲＭおよびＲＢは、１データ・アイごとにＮ個のラッチ時間設定オプションが時間方向（たとえば水平）を有し、１データ・アイごとにＭ個のラッチ閾値設定オプションが電圧方向（たとえば垂直）を有する場合、Ｎ×Ｍ個のローミング・ラッチ・オプションを提供するために水平および垂直に移動するようにプログラムされることができる。このようにして、データ信号は、遷移を正確に可視化するために、Ｎ×Ｍ個の位置でサンプリングされることができる。一例示的実施形態では、水平方向にＮ＝６４ステップ、垂直方向にＮ＝１２８ステップ（ゼロ交差の上に６４ステップ、ゼロ交差の下に６４ステップ）がある。
【００２２】
図５は、ローミング・ラッチＲＴ、ＲＭおよびＲＢによるデータ信号のサンプリングをさらに詳細に示している。前記で示されたように、３つのローミング・ラッチＲＴ、ＲＭおよびＲＢは（たとえばフェーズ出力を挿入することによって）１つのデータ・アイごとにＮタップ左および右に移動するように水平にプログラムされることができる。さらに、ゼロ交差センタ・ラッチＲＭは、たとえば図５に示されているように、ゼロ交差で常に垂直方向に固定される。トップ・ローミング・ラッチＲＴおよびボトム・ローミング・ラッチＲＢは、各ラッチに可変閾値電圧入力をＭ個の電圧レベルと共にプログラムすることによって、ゼロ交差ＲＭから、垂直方向に、上下に移動することができる。
【００２３】
したがって、センタ・ラッチＲＭの値がトップ・ラッチＲＴおよびボトム・ラッチＲＢの値に一致するかしないかは、データ遷移（立ち上がりおよび／または立ち下がりエッジ）の位置を示す。センタ・ラッチＲＭがトップ・ラッチＲＴと同じ値を有する場合、それらは一致すると言われる。したがって、たとえば、サンプルがデータ・アイ５１０などのデータ・アイの中で採られた場合、センタ・ラッチＲＭの値は、トップ・ラッチＲＴおよびボトム・ラッチＲＢの値に一致することが期待される。サンプルがデータ・アイ５１０などのデータ・アイの境界で採られた場合、センタ・ラッチＲＭの値のいくつかは、トップ・ラッチＲＴおよびボトム・ラッチＲＢの値のいくつかに一致することが期待される。サンプルがデータ・アイ５１０などのデータ・アイの外で採られた場合は、センタ・ラッチＲＭの値は、トップ・ラッチＲＴおよびボトム・ラッチＲＢの値に一致しないことが予想される。
【００２４】
図６は、パラレル・バスのスキューを監視するテスト制御システム６００を示す概略ブロック図である。一例示的実施形態では、所与のアイに関連するＮ個の水平位置の各位置ごとに、ローミング・ラッチＲＴ、ＲＭおよびＲＢは、データ・アイのサンプルを取得するためにＭ個の垂直レベルを１つずつ進められる。Ｎ×Ｍ個の一連のサンプリングされた位置の各位置ごとに、ローミング・ラッチＲＴ、ＲＭおよびＲＢのそれぞれの値は、タイマ６１０によって制御された、予め定義された期間評価される。一例示的実施形態では、Ｎ×Ｍ個の一連のサンプリングされた位置の各位置ごとに、カウンタ６２０は、センタ・ラッチＲＭとトップ・ラッチＲＴおよびボトム・ラッチＲＢとの間の予め定義された期間のミスマッチの数を数える。カウンタ６２０によって生成されるカウント・メトリックは、たとえばシリアル・インターフェース６３０を介して、パーソナル・コンピュータあるいは８０５１マイクロプロセッサなどのコンピューティング装置６４０に提供され、さらなる分析が行われる。
【００２５】
一般に、Ｎ×Ｍ個のポイントに関するデータがコンピューティング装置６４０にロードされると、そのデータは分析されることができ、スキューが計算され、個々のビット・ライン遅延を制御することによって等化されることができる。Ｎ×Ｍ個の一連のサンプリングされた位置内の所与の位置のヒット率は、たとえば、その位置に関連するセンタ・ラッチＲＭとトップ・ラッチＲＴまたはボトム・ラッチＲＢとの間の予め定義された期間のミスマッチの数として定義されることができる。たとえば、ある所与の位置がゼロ交差ポイントの上にある場合、センタ・ラッチＲＭの値がトップ・ラッチＲＴの値と比較される。
【００２６】
図７は、本発明の特徴を組み込んだスキュー等化システム７００の概略ブロック図である。図７に示されているように、例示的ＳＤＲＡＭ１００の機能は、上記で図１に関連して説明されたのと同様に、コントローラＡＳＩＣ１１０、マクロＡＳＩＣ１３０およびＳＲＡＭ  ＡＳＩＣ１５０に分割される。マクロＡＳＩＣ１３０およびＳＲＡＭ  ＡＳＩＣ１５０は、上記で図１に関連して説明されたのと同じように動作する。ＨＳＴＬ回路１３５は、スキューを計算するために本発明に従って変更される。図７に示されているように、一例示的実施形態で、各拡張ＨＳＴＬ７１０に関連するヒット・カウンタのフリップ・フロップ３６０、３７０、３８０は、カウンタ値を読み出すために一緒にチェーンされる。
【００２７】
スキュー等化システム７００はまた、本発明のスキュー等化プロセスを制御するマイクロプロセッサ７２０も含む。マイクロプロセッサ７２０は、スキュー計算プロセスを制御するいくつかの制御信号を生成する。マイクロプロセッサ７２０は、ローミング・ラッチＲＢおよびＲＴの垂直サンプリング・ポイントをそれぞれ制御し、時間遅延制御を制御するロー閾信号ＬＯＴＨおよびハイ閾信号ＨＩＴＨを生成する。
【００２８】
さらに、マイクロプロセッサ７２０は、フリップ・フロップ３６０、３７０、３８０がカウント・モードにあるかシフト・モードにあるかを制御するカウント／シフト信号を生成する。カウント・モードで、フリップ・フロップ３６０、３７０、３８０は、上記で説明されたやり方で、様々なローミング・ラッチＲＴ、ＲＭおよびＲＢの間のミスマッチの数を数える。シフト・モードでは、各データ信号、Ｄ０〜Ｄ１７のフリップ・フロップ３６０、３７０、３８０からのカウント値は、シリアルにシフトされ、マイクロプロセッサ７２０によって読み取られる。ローミング・ラッチＲＴ、ＲＭおよびＲＢの位置を制御することによって、マイクロプロセッサ７２０は、カウント値を処理して、データ信号Ｄ０〜Ｄ１７の立ち上がりエッジおよび／または立ち下がりエッジの位置を識別することができる。
【００２９】
このようにして、マイクロプロセッサ７２０は、各データ信号Ｄ０〜Ｄ１７の立ち上がりエッジおよび／または立ち下がりエッジを選択されたタイム・ラインにアラインすることができる。一般に、エッジは、図８の各データ信号Ｄ０〜Ｄ１７の拡張ＨＳＴＬ７１０内の各バッファの遅延を変化させることによってアラインされる。
【００３０】
図８に示された一実施形態で、エッジは、全てアラインされるまで、各データ信号Ｄ０〜Ｄ１７の拡張ＨＳＴＬ７１０内の各バッファ８２０の遅延制御値を増大することによって、スキュー・ウィンドウ２００（図２）内の右端へ（すなわち信号を遅延させて）アラインされることができる。たとえば、データ信号Ｄ０は、遅延設定で少しの増加を必要とするが、データ信号Ｄ４は、遅延設定でわずかにより少ない増加しか必要としない。同様に、エッジをスキュー・ウィンドウ２００（図２）内の左端の位置に（すなわち信号を進めて）アラインするためには、各バッファ８２０の遅延制御値が低減される。遅延制御値は、立ち上がりエッジおよび／または立ち下がりエッジの位置を識別するカウント値に基づいて、当業者には明らかなように、マイクロプロセッサ７２０によって調整される。遅延はまた、遅延ウィンドウの左右の位置の間の望ましい位置にアラインされることもできる。
【００３１】
拡張ＨＳＴＬバンク７１０は、図８に示されているように、あるいはマクロＡＳＩＣ１３０またはＳＲＡＭ  ＡＳＩＣ１５０のいずれかに組み込まれて、別個の特定用途向け集積回路（ＡＳＩＣ）として販売されることができることが分かる。
【００３２】
図９に示されている本発明の一態様によれば、本発明のスキュー監視機能によって、以下のように、信号の静的位相オフセットが監視されることができるようになる。
【数１】
2007095063.tif 000003
一般に、静的位相オフセットは、隣接データ・ライン上の立ち上がりエッジ（または立ち下がりエッジ）間の遅延を測定する。
【００３３】
図１０に示されている本発明の他の態様によれば、本発明のスキュー監視機能によって、以下のように、信号の半期間ジッタが監視されることができるようになる。
半期間ジッタｔＪＨ＝ｔ＿ｈａｌｆ＿ｐｅｒｉｏｄｎ−１／（２＊ｆ０）
一般に、半期間ジッタは、所与のデータ・ライン上の隣接する立ち上がりエッジと立ち下がりエッジの（またはその逆の）間の遅延を測定する。
【００３４】
図１１に示されている本発明の他の態様によれば、本発明のスキュー監視機能によって、以下のように、信号の定期的ジッタが監視されることができるようになる。
定期的ジッタｔｐ＝ｔ＿ｐｅｒｉｏｄｎ−１／ｆ０
一般に、定期的ジッタは、所与のデータ・ライン上の隣接立ち上がりエッジ（または立ち下がりエッジ）間の遅延を測定する。
【００３５】
複数の同一のダイは、一般にウェファの表面上の反復パターンで形成される。各ダイは、本明細書に記載されたデバイスを含み、その他の構造または回路を含むこともできる。個々のダイは、ウェファからカットされ、すなわちダイスされ、次いで集積回路としてパッケージされる。集積回路を生産するためにどのようにウェファをダイスしダイをパッケージするかを当業者は知っている。このようにして製造された集積回路は本発明の一部と考えられる。
【００３６】
本明細書に示され記載された実施形態および変形形態は、単に本発明の原理を示すものであって、様々な変更形態が、本発明の範囲および趣旨から逸脱することなく、当業者によって実施され得ることを理解されたい。
【図面の簡単な説明】
【００３７】
【図１】通常のＤＤＲ  ＳＤＲＡＭの概略ブロック図である。
【図２】図１のＳＤＲＡＭのパラレル・バス上の例示的データ信号Ｄ０〜Ｄ１７を示す図である。
【図３】本発明の特徴および機能を組み込むように本明細書中で変更された、ＤＤＲ  ＳＤＲＡＭの概略ブロック図である。
【図４】本発明の一実施形態によるデータ信号の監視を示す図である。
【図５】図３のローミング・ラッチＲＴ、ＲＭおよびＲＢによるデータ信号のサンプリングをさらに詳しく示す図である。
【図６】パラレル・バスのスキューを監視するテスト制御システムを示す概略ブロック図である。
【図７】本発明の特徴を組み込んだスキュー監視システムの概略ブロック図である。
【図８】本発明の特徴を組み込んだスキュー補償システムの概略ブロック図である。
【図９】本発明の一実施形態による静的位相オフセットの測定を示す図である。
【図１０】本発明の一実施形態による半期間ジッタの測定を示す図である。
【図１１】本発明の一実施形態による定期的ジッタの測定を示す図である。
【図１】
2007095063.tif 000004
【図２】
2007095063.tif 000005
【図３】
2007095063.tif 000006
【図４】
2007095063.tif 000007
【図５】
2007095063.tif 000008
【図６】
2007095063.tif 000009
【図７】
2007095063.tif 000010
【図８】
2007095063.tif 000011
【図９】
2007095063.tif 000012
【図１０】
2007095063.tif 000013
【図１１】
2007095063.tif 000014