(57)【要約】【課題】深いｎ↑＋チャンネル・ストッパ拡散領域を、相対的に短い拡散時間で形成する。【解決手段】Ｎ↑＋半導体基板上に設けたＮ↑−Ｂ層と、Ｐ型拡散層と、Ｎ↑−Ｂｖ耐圧維持領域3と、ｎ↑＋チャンネル・ストッパ拡散領域2と、ＥＱＲ電極5と、第１の絶縁膜8と、アノード電極4と、カソード電極6と有する半導体素子の製造方法において、半導体基板上に複数の半導体素子を形成するに当たり、Ｎ↑−Ｂ層上のスクライブライン16のクロス部17若しくは全スクライブライン16に亘って予め溝エッチングを施し、拡散によって相対的に深いｎ↑＋チャンネル・ストッパ拡散領域2を形成し、半導体基板の一方の主面側の４つのコーナ部を覆う第２の絶縁膜9を形成し、４つのコーナ部に、カソード電極と接続可能な１／４円状の第２の絶縁膜9の開口部9aを形成する。【選択図】図１５
2007306030.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ↑＋半導体基板上に設けたＮ↑−Ｂ層と、
該Ｎ↑−Ｂ層内に設けたＰ型拡散層と、
該Ｐ型拡散層の周囲に設けたＮ↑−Ｂｖ耐圧維持領域と、
該耐圧維持領域の外側に設けたｎ↑＋チャンネル・ストッパ拡散領域と、
該チャンネル・ストッパ拡散領域上に設けたＥＱＲ電極と、
前記Ｐ型拡散層とＮ↑−Ｂｖ耐圧維持領域の前記半導体基板の一方の主面側に露出する端部及び前記Ｎ↑−Ｂｖ耐圧維持領域と前記ｎ↑＋チャンネル・ストッパ拡散領域との前記半導体基板の一方の主面側に露出する端部とを少なくとも覆う第１の絶縁膜と、
前記半導体基板の一方の主面側の前記Ｐ型拡散層の開口部に設けたアノード電極と、
前記半導体基板の他方の主面側に設けたカソード電極と有する半導体素子の製造方法において、
前記半導体基板上に複数の半導体素子を形成するに当たり、前記Ｎ↑−Ｂ層上のスクライブラインのクロス部若しくは全スクライブラインに亘って予め溝エッチングを施し、
拡散によって相対的に深いｎ↑＋チャンネル・ストッパ拡散領域を形成し、
前記半導体基板の一方の主面側の４つのコーナ部を覆う第２の絶縁膜を形成し、
前記４つのコーナ部に、カソード電極と接続可能な１／４円状の前記第２の絶縁膜の開口部を形成することを特徴とする半導体素子の製造方法。
【請求項２】
前記ｎ↑＋チャンネル・ストッパ拡散領域の拡散深さを、前記Ｎ↑−Ｂ層を突き抜けＮ↑＋半導体基板層まで到達する深さとすることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記半導体チップの前記アノード電極上及び前記ＥＱＲ電極上に半田ボールを形成し、回路基板上のアノード電極対応パターン及びカソード電極対応パターンに、それぞれ前記半導体チップの半田ボールを裏返して対応配置し、半田固着してフリップ・チップ型半導体素子を製造することを特徴とする請求項１又は２に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップのコーナ部を確実に保護し、また、フリップ・チップ型の応用が可能な素子構造に関するものであり、さらにはフリップ・チップに限らず通常の従来構造のように半導体チップの両面に形成した電極を利用する場合においても有用な構造となる半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
図１６及び図１７に、この種の従来の半導体素子の構造例を示す。図１６はその平面図であり、図１７はその断面図である。図１６の平面図において、内側の太線Ｌ１は半導体素子１のＰＮ接合面を表している。また、外側の太線Ｌ２はｎ↑＋チャンネル・ストッパと半導体チップ１のＮ↑−Ｂ層２との境界線に相当するｎ↑＋・Ｎ↑−Ｂ層の接合面を表している。
【０００３】
図１６及び図１７において、右側に傾斜したハッチングを施した部分は、電極メタルの部分を示しており、Ｐ型拡散領域の表面にはアノード電極４が設けられている。また、半導体チップ１の周辺にあるｎ↑＋チャンネル・ストッパ２の拡散領域にも電極メタル５が設けられている。これはＥＱＲ（Ｅｑｕｉ−Ｐｏｔｅｎｔｉａｌ−Ｒｉｎｇ）と呼ばれ、上記ｎ↑＋領域の電位を、基板側にあるＮ↑＋領域、すなわち、カソード電極６の電位と、この部分の電位を同電位にし、しかも安定な電位に固定する上で、大きな効果を有している。
【０００４】
勿論、他方の主面側にも前記カソード電極６が設けられており、いずれの電極も上記Ｐ層、ｎ↑＋層、Ｎ↑＋層と良好なオーミック接触が得られていて、順方向導通時モードにおいては、順電流を半導体素子全体に渡り十分、かつ、均等に流せる工夫をしている。また、逆方向阻止状態のモードにおいては、アノード電極４・カソード電極６（Ａ−Ｋ電極）間に印加された逆電圧を阻止することができる。すなわち、図１７の断面図中に示したようなＰＮ接合面からＮ↑−Ｂ領域中に広がる空乏層７の形成によって、これがコンデンサとなることで逆電圧を阻止することができる。
【０００５】
図１６及び図１７中に記入したＮ↑−Ｂｖの記号に相当する部分は、耐圧維持領域に相当する領域であって、しかも印加電圧が高くなればなるほど、上記空乏層７の幅が広くなるので、それに見合うＮ↑−Ｂｖ領域の横幅とより厚いＮ↑−Ｂ層３が必要になることは良く知られている。
【０００６】
以上の従来構造の概要を要約して述べると以下のようになる。
＜１＞アノード領域の周りには耐圧維持領域（Ｎ↑−Ｂｖ）３ａが素子の定格電圧に見合った幅で設けられており、さらに外側にｎ↑＋拡散領域が形成され、ＥＱＲ電極５に電気的に接続されていて、このＥＱＲ電極５の電位がカソード電極６と同電位にある。
【０００７】
＜２＞上記の＜１＞は、逆耐圧維持のために備えられた構造であるということができるが、その逆の順方向モードにおいては、アノード電極４には、より効率的に電流を流したいとの意図から、できるだけより大きなアノード面積が確保されるような配慮が必要である。結果としてそのしわ寄せが必要最小限の耐圧維持領域しか確保することができない、すなわち、設計上の限界を有しているという背景がある。
【０００８】
なお、上記ＥＱＲ電極５のさらに外側は、半導体素子を各チップに分割するためのスクライブ領域があって、ダイシングソーのブレード幅（２５〜５０μｍ）加工層と加工歪残留層とを合わせると、やはり最低でも１００μｍ程度の幅（片側で５０μｍ）が常に確保されていなければならない。
【０００９】
上記の耐圧維持領域中には、僅かな傷や汚れが存在していても、素子本来の特性が得られないことは言うまでもないが、このことが原因で仮に初期特性がクリアできたとしても、長期間の使用に対する信頼性の問題や過酷な運転条件下での破壊の問題等があって、逆耐圧特性をより安全な方向にするには、より広い領域で、かつ、清浄な表面のＮ↑−Ｂｖ領域が必要ということになる。しかし、上記＜２＞でも述べたような制約条件もあって、この耐圧維持領域に関する課題は、常に設計者の悩みの種でもある。
【００１０】
加えて、図１６の平面図中にも示されているように、アノード電極４及びＮ↑−Ｂｖ領域の半導体チップ１の４つのコーナ部には電界集中を避けるためのＲ１，Ｒ２のようなアール（Ｒ）がどうしても必要である。このＲについてもできるだけ、大きいＲを付けることが一般に良く知られているが、その反面、大きいＲは素子の有効面積を少なくしてしまうことも事実である。結果として、このＲの存在もまたＮ↑−Ｂｖ幅の確保の問題と同様にチップ面積の一部が無駄となることに拍車をかけている。
【００１１】
＜３＞さらに、最も大切な要望の１つであるが、従来の構造では、素子を回路基板上に半田層を介して直接搭載するという要求に応えられない。換言すればフリップ・チップ・ボンドの要求に応えられないとい問題がある。このフリップ・チップ・ボンドの使用要求においては、少なくともチップの表面側にアノード電極４及びカソード電極６を有している必要がある。
【００１２】
この複数の電極上に半田山、あるいは山形接点状の形を形成し、かつ、上記複数の電極間の半導体素子表面が確実に絶縁された上で、半導体チップ１を裏返し、該チップ１の電極パターンに対応した基板側電極と確実に接続する必要がある。しかし、従来の構造では、複数の電極、この場合、アノード電極４とカソード電極６が該チップ１の片面から取り出せるような構造となっていない。
【００１３】
また、上記の＜３＞で述べたように、耐圧維持領域部の表面は傷や汚れから解放され確実に絶縁される必要があるが、特に該チップ１の４つのコーナ部において、その不安が大きい。さらに組立時にはどうしてもその部分が痛み易いといった解決すべき多くの課題がある。
【００１４】
【特許文献１】特開平１１−２８８９７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
以上述べたように従来の半導体素子は、上記のように構成されているので、以下のような解決すべき課題があった。
（１）半導体チップの４つのコーナ部の表面の絶縁・保護が十分でないため、極めて痛み易い。また、その部分はＲを有しており、かかる部分に最も電界集中が生起するにもかかわらず、構造上の制約から中央の直線部分と同じ幅（Ｎ↑−Ｂｖ）とせざるを得ないので、アノード・カソード間電位の絶縁距離が十分とれない。
（２）フリップ・チップの使用要求に対して、アノード電極及びカソード電極がチップの表面側の片側面のみ配置されなければならないが、ＥＱＲ電極の形状のままではカソード電極を取り出すことができない。
（３）４つのコーナ部のＲの外側の円弧と直角２辺で囲まれる近似三角形の部分が、チップ面積の有効利用の観点からすると、大きな無駄となっている。
【００１６】
本発明は上記の各課題を解決するためになされたもので、半導体チップのコーナ部の絶縁・保護が十分で、かつ、該コーナ部のＲの外側にある近似三角形の部分の無駄を無くすとともに、フリップ・チップ使用要求にも耐える新規な半導体素子の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１７】
請求項１に記載の発明によれば、Ｎ↑＋半導体基板上に設けたＮ↑−Ｂ層と、
該Ｎ↑−Ｂ層内に設けたＰ型拡散層と、
該Ｐ型拡散層の周囲に設けたＮ↑−Ｂｖ耐圧維持領域と、
該耐圧維持領域の外側に設けたｎ↑＋チャンネル・ストッパ拡散領域と、
該チャンネル・ストッパ拡散領域上に設けたＥＱＲ電極と、
前記Ｐ型拡散層とＮ↑−Ｂｖ耐圧維持領域の前記半導体基板の一方の主面側に露出する端部及び前記Ｎ↑−Ｂｖ耐圧維持領域と前記ｎ↑＋チャンネル・ストッパ拡散領域との前記半導体基板の一方の主面側に露出する端部とを少なくとも覆う第１の絶縁膜と、
前記半導体基板の一方の主面側の前記Ｐ型拡散層の開口部に設けたアノード電極と、
前記半導体基板の他方の主面側に設けたカソード電極と有する半導体素子の製造方法において、
前記半導体基板上に複数の半導体素子を形成するに当たり、前記Ｎ↑−Ｂ層上のスクライブラインのクロス部若しくは全スクライブラインに亘って予め溝エッチングを施し、
拡散によって相対的に深いｎ↑＋チャンネル・ストッパ拡散領域を形成し、
前記半導体基板の一方の主面側の４つのコーナ部を覆う第２の絶縁膜を形成し、
前記４つのコーナ部に、カソード電極と接続可能な１／４円状の前記第２の絶縁膜の開口部を形成することを特徴とする半導体素子の製造方法が提供される。
【００１８】
請求項２に記載の発明によれば、前記ｎ↑＋チャンネル・ストッパ拡散領域の拡散深さを、前記Ｎ↑−Ｂ層を突き抜けＮ↑＋半導体基板層まで到達する深さとすることを特徴とする請求項１に記載の半導体素子の製造方法が提供される。
【００１９】
請求項３に記載の発明によれば、前記半導体チップの前記アノード電極上及び前記ＥＱＲ電極上に半田ボールを形成し、回路基板上のアノード電極対応パターン及びカソード電極対応パターンに、それぞれ前記半導体チップの半田ボールを裏返して対応配置し、半田固着してフリップ・チップ型半導体素子を製造することを特徴とする請求項１又は２に記載の半導体素子の製造方法が提供される。
【発明の効果】
【００２０】
請求項１に記載の半導体素子の製造方法では、半導体素子を半導体基板上に複数形成するに当たり、Ｎ↑−Ｂ層上のスクライブラインのクロス部若しくは全スクライブラインに亘って予め溝エッチングを施し、拡散によって相対的に深いｎ↑＋チャンネル・ストッパ拡散領域を形成する。このため、深いｎ↑＋チャンネル・ストッパ拡散領域を、相対的に短い拡散時間で形成することができると共に、順方向電圧降下特性（ＶＦ）を良好にすることができる。
【００２１】
更に、請求項１に記載の半導体素子の製造方法では、半導体基板の一方の主面側の４つのコーナ部をすっぽりと覆う第２の絶縁膜を設ける。このため、極めて痛み易い半導体チップ４つのコーナ部が幅広く覆われることになり、当該部分の表面が確実に、かつ、清浄に保護される。また、４つのコーナ部に、カソード電極と接続可能な１／４円状の第２の絶縁膜の開口部を形成する。このため、半導体素子の表面側に統一してアノード電極とカソード電極を取り出すことができ、特にフリップ・チップ型半導体素子を得るのに適している。
【００２２】
請求項２に記載の半導体素子の製造方法では、ｎ↑＋チャンネル・ストッパ拡散領域の拡散深さを、前記Ｎ↑−Ｂ層を突き抜けＮ↑＋半導体基板層まで到達する深さとする。このため、前記半導体基板層と前記ｎ↑＋チャンネル・ストッパ拡散領域とが導通し、Ｐ型拡散層上のアノード電極の周囲にカソード電極を形成することができる。すなわち、半導体基板の一主面側に統一して両電極が形成できるので、フリップ・チップ型半導体素子に容易に対応することが可能となる。
【００２３】
請求項３に記載の半導体素子の製造方法では、半導体チップのアノード電極上及びＥＱＲ電極上に半田ボールを形成する。この半田ボールを回路基板上のアノード電極パターン及びカソード電極パターンに、それぞれ接するように半導体チップを裏返して対応配置し、半田固着することにより極めて容易にフリップ・チップ型半導体素子が得られる。
【００２４】
本発明は、以上のように構成したので概略以下のような効果を奏する。
（１）半導体チップの４つのコーナ部が第２の絶縁膜で幅広く覆われることになるので、極めて痛み易い当該部分の半導体素子表面が確実に、かつ、清浄に保護される。
（２）前記４つのコーナ部に電極メタルと接続可能な第２の絶縁膜の開口部を形成ようにしたので、半導体素子の一主面側から統一してアノード電極及びカソード電極を取り出すことができるようになり、容易にフリップ・チップ型半導体素子に対応可能となる。
（３）ｎ↑＋チャンネル・ストッパ層としての拡散層が深いので、表面側のカソード電極からＮ↑−Ｂ層を通りＰ型拡散層、アノード電極と通り抜ける電子電流（及び正孔電流）を十分に流すことができ、かつ、その時の経路抵抗、すなわち、ＶＦを下げることができる。また、ｎ↑＋拡散層の表面濃度が十分高いので、より有効なオーミック接触の取り出し電極とすることができる。
【発明を実施するための最良の形態】
【００２５】
まず、本発明の実施例を述べる前に図２を用いて、従来及び本発明における半導体チップ四隅のＰ，Ｎ↑−Ｂ，ｎ↑＋層の各領域の寸法関係を確認することにする。なお、従来及び本発明ともに上記のＰ，Ｎ↑−Ｂ，ｎ↑＋層各領域のパターンは共通であるので、その寸法比も共通である。
【００２６】
要は、（１）図２中のＲを（５０〜２００μｍ，２５μｍステップ、通常はＲ≒１００μｍ）ある値にした時、Ｎ↑−Ｂｖ幅（これは５０，１００，１５０μｍと３種、本発明の実施例では１００μｍを想定）のある値を用いて（２）上記チップ１の４つのコーナ部の無駄な部分ＲＣの寸法がどのくらいになるかを確認する。
【００２７】
なお、表１〜表４において、ＮＢ幅とは、正確には耐圧維持領域Ｎ↑−Ｂｖの幅であるが、ＮＢ幅と略記する。そして、表１はＮＢ幅＝５０μｍでのＲＣを、表２はＮＢ幅＝１００μｍでのＲＣを、表３はＮＢ幅＝１５０μｍでのＲＣを、表４は各ＮＢ幅におけるＲＣの比較をしたものである。
【００２８】
【表１】
2007306030.tif 000003
【００２９】
【表２】
2007306030.tif 000004
【００３０】
【表３】
2007306030.tif 000005
【００３１】
【表４】
2007306030.tif 000006
【００３２】
まず、前記図２中の寸法ＲとＲＣの関係は当然のごとく比例関係にある。すなわち、Ｒが大きくなればなるほど四隅の無駄となる部分ＲＣの寸法も大きくなることが予想されるが、図３ないし図５を経てその最終的な関係は図６のようになる。最も代表的な値としてはＲ＝１００μｍとした時、ＮＢ幅が１００μｍでスクライブ幅（ＳＷ）が５０μｍであれば、ＲＣ＝１５４μｍとなり、この条件では目安としてＲの約１．５倍に相当する値が無駄な部分ＲＣの（対角長の）値である。
【００３３】
すなわち、耐圧特性の安定性、あるいは信頼性の観点からも、コーナ部のＲをある程度大きくすることが必要であるが、これを通常はＲ＝１００μｍ程度は採るので、例えば、数十〜数百ボルト系の素子であれば、コーナの部分に無駄な部分ＲＣ≒１５０μｍ程度発生するということが明らかである。以上のことを踏まえて、フリップ・チップでの使用であるということも想定し、比較的小さな半導体チップ（チップ寸法＝１ｍｍ□）を用いた時の本発明の実施例を図１に示した。
【００３４】
また、図１中のＸＡ―ＸＡ’線及びＸＢ―ＸＢ’線に沿って切断した図をそれぞれ図７及び図８に示した。上記図を参照して本発明の特徴を述べれば次のようになる。図１中の半導体チップ１の四隅に注目すると、
＜１＞本発明においては、上記四隅の部分に１／４円状のＲＣ≒１５０μｍの電極メタルとの接続が可能な第１の絶縁膜８の開口部８ａがある。
【００３５】
＜２＞上記ＲＣ半径の開口部８ａの端からＲの原点０付近にかけて、コーナ部各点を円の中心とする半径＝Ｒｔｏｔの幅にかけての範囲が（メタル電極上に）第２の絶縁膜９で覆われている。その結果、第１の絶縁膜８の開口部８ａと一致する第２の絶縁膜９の開口部９ａが４つのコーナ部に形成されることになる。この第２の絶縁膜９は、例えばポリイミド系の膜（商品名；ＰＩＱ）であって通常は３〜５μｍの厚さを有する膜で半導体チップ１の表面を覆っている。特に従来技術で問題となっていたコーナ部のＲ形成部の耐圧維持領域（Ｎ↑−Ｂｖ）３がすっぽりと覆われている点が大きな特徴である。
【００３６】
なお、この第２の絶縁膜９の形状は、半導体チップ１の中央の端部においては、半導体素子表面を図８のｑ１−ｑ２点として示したように覆っていなくても、また、Ｐ１―Ｐ２間に示したように端部にも残しても良い。また、第１の絶縁膜８と第２の絶縁膜９の形成に当たっては、別工程であっても同一工程であっても良く、いずれにしても周知の方法で形成すれば良い。さらに、＜３＞図７及び図８において、半導体チップ１の周辺のｎ↑＋チャンネル・ストッパ層２の拡散深さに注目すると、本発明においては、従来技術の例である図１６及び図１７に比べて、意図的に深い拡散のｎ↑＋チャンネル・ストッパ層２が用いられていることが特徴的である。
【００３７】
したがって、その断面図である図７中のＲＣの広さに相当する部分は、広い開口部を有していること、また、Ｐ型拡散領域のアノード電極４が、一部オーバーラップ量（Ｌｏｖ）を有しているように、すなわちＰＮ接合面よりも内側まで延在するようにして第２の絶縁膜９で覆われていることが特徴となっている。
【００３８】
一方、ＸＢ―ＸＢ’線に沿った図８の断面図中で明らかなように、ｎ↑＋チャンネル・ストッパ層２の幅が狭く、かつ、第２の絶縁膜９の形状も図示左側のｐ１―ｐ２点においては、Ｎ↑−Ｂ層の途中までが、また右側のｑ１―ｑ２点においては、第２の絶縁膜９が存在していないという形状を呈している。
【００３９】
以上の本発明における特徴（１），（２），（３）によれば、（１）は、半導体素子の片側、すなわち表面側からアノード電極４及びカソード電極６を複数個取り出すことができるようになるので、フリップ・チップによる使用時においても容易に適用が可能である。
【００４０】
（２）は、極めて痛み易い半導体チップ１のコーナ部分が幅広く覆われることになるので、半導体チップ１の表面が確実に、かつ、清浄に第２の絶縁膜９により保護できるという効果がある。しかもアノード（Ａ）―カソード（Ｋ）電極４，６間距離がＰＩＱの幅（Ｒｔｏｔ）で決まる大きな値となる。
【００４１】
（３）は、ｎ↑＋チャンネル・ストッパ層２の拡散深さが深いので、表面側のカソード電極６からシリコンバルク（Ｎ↑−Ｂ層３）を通り、Ｐ型拡散層、アノード電極４にと通り抜ける電子電流（及び正孔電流）を十分に流すことができ、かつ、その時の経路抵抗（＝ＶＦ）を下げる効果がある。また、拡散層の表面濃度が十分高いので、より有効なオーミック接触の取り出し電極（カソード電極）とすることができる。
【００４２】
次に、第２の発明の実施例を、図９及び図１０に基づいて説明する。この実施例では、フリップ・チップ用の半田ボールを形成することを前提にしている。勿論、通常のワイヤ・ボンディング等においても本発明は有効であるがフリップ・チップの例をもって示す。なお、図７及び図８と同一部分には同一符号が付してある。
【００４３】
本実施例においては、図７及び図８に示した半導体チップ１の製造方法と殆ど共通であるが、アノード電極４のパターンを形成した後に、半田ボール１１を目的の位置にだけ形成したい場合があり、その場合には第２の絶縁膜９としてのＰＩＱ膜を形成する前に、アノード電極４の表面全体をＰＳＧ／ＮＳＧ／ＳｉＮｘ膜等の半田よけとしてのＣＶＤ膜１０を形成し、その後、半田ボール１１を残したい、あるいは形成したい場所だけ、上記ＣＶＤ膜１０を開口１９しておく。
【００４４】
続いて、図７及び図８に示した実施例と同じ方法で、第２の絶縁膜９としてのＰＩＱ膜を形成する。すなわち、半導体基板にポリイミド材（ＰＩＱ）を塗布→プレ焼成→フォトリソ・パターン化→不要部分のＰＩＱ膜をエッチング除去→本焼成（３５０℃／Ｎ２中／６０分）という工程を経て第２の絶縁膜９を形成する。
【００４５】
その後、例えば図１１中に示すような半田プレソルダリングの工程を経れば、所望の位置のみ半田ボール１１を形成することが可能である。つまり、シリコン・ウェーハ上にあるアノード電極４の面が露出している部分のみに、半田量コントロールのためのメッシュパターンを有する適度の厚さの半田シート１２が搭載され、約３００℃に熔融処理されれば、半田は表面張力によって、アノード電極４が開口されている部分、すなわち、上記のＣＶＤ膜１０やＰＩＱ膜９の無い部分に半田が吸い寄せられ、それ以外の部分では半田は排除される結果、図９及び図１０に示すような半田バンプ（ボール）１１２が形成される。アノード電極４が付着する開口部以外の部分に、仮に半田の残渣やフラックスの成分が残ったとしても、これは指定の有機溶剤中に浸漬し、超音波洗浄装置等の力を借りて洗浄・除去することが可能であるので、特に問題はない。
【００４６】
なお、上記の実施例では、第２の絶縁膜９の形成を別工程にて形成するように述べたが、勿論、これも第１の絶縁膜８と同一工程で形成することもできる。
【００４７】
次に、本発明のフリップ・チップ型の半導体素子を実際の回路パターンに搭載する場合を若干説明する。すなわち、例えば、図１２に示した回路基板１３のアノード電極対応パターン１４及びカソード電極対応パターン１５を備えた半導体素子搭載用の対応パターン上に表裏を対応させるように、フリップ・チップ型とした本半導体チップ１を裏向きにして搭載した後、リフロー処理すれば目的は達成されるが、この工程は本発明に直接関係しないため、その詳細な説明は省略する。
【００４８】
次に、本発明の特徴の１つであるチャンネル・ストッパ層２としての深いｎ↑＋拡散に関して説明を加えておく。図７及び図８中に示した深いｎ↑＋チャンネル・ストッパ層２の深い拡散は、深ければ深い程、高濃度Ｎ↑＋拡散層では電流経路のシリコンバルク中での抵抗が下がるので、また、良好なオーミック接触が得られるので、順電圧降下（ＶＦ）特性等において有利であることは周知である。しかしながら、その反面、深い拡散であればある程、より高温で長時間の熱処理（拡散工程でのデポジット条件、ドライブイン条件等）が必要とされていることもまた良く知られている。
【００４９】
表５は、エピタキシャル層の厚さが１５〜２５μｍ（耐圧約１００Ｖ／１０μｍ）程度を想定し、半導体基板側のＮ↑＋層近くまで深いｎ↑＋拡散層を形成するためのシュミレーションしてみた例である。
【００５０】
【表５】
2007306030.tif 000007
【００５１】
上記の例では、Ｎ↑＋基板（≒１×１０↑２０（１／ｃｍ↑３）／Ａｓドープ）上に、Ｎ↑−Ｂ層があり、２×１０↑１４（１／ｃｍ↑３）／厚さ２０μｍとなっている。
【００５２】
上記の半導体基板で、上記表５中の条件１〜３の深いｎ↑＋拡散を行なうと、図１３中に示すような濃度分布になる。仮に、どうしてもＶＦ（順電圧降下）特性を優先したい場合であれば、１１５０℃／２０ｈという長時間のドライブイン拡散を許容した上で、条件３を選択すれば良いだろう。
【００５３】
そうすれば、表面側の高濃度のｎ↑＋層と基板側のＮ↑＋層とが重なり合い、高濃度接合部が連続するようになるので、ＰＮ接合の側方にあるｎ↑＋層に加え、基板側にあるＮ↑＋層からの伝導キャリア（この場合は電子）も、十分供給される。このため、高い伝導性が得られる結果、ＶＦが下がる。逆に、ＶＦ特性がさほど問題にならない場合であって、かつ、コスト優先の場合は、条件１が良いだろう。
【００５４】
しかし、いずれにしても、より高濃度で、かつ、長時間の拡散という犠牲の上に深いｎ↑＋拡散層を得ることは不可能でないことは事実である。そして、そのような深いｎ↑＋拡散が行なわれる際は、図１３中に破線で示したようなＮ↑＋基板からのＡｓ電子の拡散中のオート・ドープ（Ａｕｔｏ―Ｄｏｐｅ）が起こることも承知の上で、半導体素子の最終の縦方向濃度分布が決まることが考慮されていなければならない。
【００５５】
上記の実施例では、Ｐ（リン）よりも拡散係数の小さいＡｓ（ヒ素）あるいはＳｂ（アンチモン）のオート・ドープ量が２〜３μｍは発生し、その分、エピタキシャル層の厚みが実質上減っている。
【００５６】
次に、図１４及び図１５に、本発明の第３の実施例を示した。この実施例では図１４中に左側に傾斜した斜線で示すようなスクライブライン１６のクロス部１７のみ、あるいはスクライブライン１６の右側に傾斜した斜線で示すような全ストリート１８に渡って溝エッチングを行い、図１５に示すような電極構造を実現することが可能である。この場合は、スクライブライン１６のクロス部１７及びストリート部１８のダイシングカットが図９及び図１０に比べやや困難になる一方で、ｎ↑＋チャンネル・ストッパ層２としての深いｎ↑＋拡散の工程が極めて楽になるのが有利な点である。
【００５７】
なお、先の実施例と異なっているのは、上記のスクライブライン１６に溝を形成するための工程が追加される点のみであり、他は全て同じである。これによってプロセスの追加及びダイシングにおける困難さは伴うものの深いｎ↑＋拡散が楽になり、半導体素子のＶＦ特性等がさらに有利になる。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施例を示す半導体チップの平面図である。
【図２】従来及び本発明における半導体チップのコーナ部の拡大図である。
【図３】コーナ部のＮＢ層幅＝５０μｍでのＲとＲＣとの関係及びＲとＮＢ層幅とスクライブ幅（ＳＷ）を含めたＲ原点からの距離（Ｒｔｏｔ）とそれらのＲ及びＲＣとの関係を示すグラフである。
【図４】上記ＮＢ層幅＝１００μｍでのＲ、ＲＣ、Ｒｔｏｔとの関係を示すグラフである。
【図５】上記ＮＢ層幅＝１５０μｍでのＲ、ＲＣ、Ｒｔｏｔとの関係を示すグラフである。
【図６】ＮＢ層幅＝５０，１００，１５０μｍにおけるＲＣの比較をしたグラフである。
【図７】図１におけるＸＡ―ＸＡ’線の沿う断面図である。
【図８】図１におけるＸＢ―ＸＢ’線の沿う断面図である。
【図９】本発明の第２の実施例を示す半導体チップの平面図である。
【図１０】図９におけるＡ―Ａ’線に沿う断面図である。
【図１１】本発明の第３の実施例を示し、半導体基板上に半田プレソルダリング工程を実施する場合の説明図である。
【図１２】フリップ・チップ型半導体素子を回路基板の電極パターン上に配置する場合の説明図である。
【図１３】深いｎ↑+拡散の条件とその濃度分布を示すグラフである。
【図１４】コーナ部に溝エッチングを施した状態を示す平面図である。
【図１５】上記溝エッチングを施した状態から深いｎ↑+層を形成した本発明の他の実施例を示す断面図である。
【図１６】従来の半導体素子の構造例を示す平面図である。
【図１７】上記半導体素子の断面図である。
【符号の説明】
【００５９】
１    半導体チップ
２    ｎ↑＋チャンネルストッパ層
３    Ｎ↑−Ｂｖ耐圧維持領域
４    アノード電極
５    ＥＱＲ電極メタル
６    カソード電極
７    空乏層
８    第１の絶縁膜
８ａ  開口部
９    第２の絶縁膜
９ａ  開口部
１０  ＰＳＧ／ＮＳＧ／ＳｉＮｘ等の半田よけとしてのＣＶＤ膜
１１  半田ボール
１２  半田シート
１３  回路基板
１４  アノード電極対応パターン
１５  カソード電極対応パターン
１６  スクライブライン
１７  クロス部
１８  全ストリート
１９  開口
Ｌ１  ＰＮ接合面
Ｌ２  ｎ↑＋チャンネルストッパ層とＮ↑−Ｂ層との境界線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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