(57)【要約】【課題】アンテナ素子数が２のべき乗でない場合であっても、ＤＦＴ処理を高速に処理することができ、装置の軽量化や製品のコストダウンを図ることが可能なＤＢＦ信号処理装置およびＤＢＦ信号処理方法を得る。【解決手段】１以上のアンテナ素子２ａ〜２ｊで受信した信号の増幅および復調を行う受信手段３ａ〜３ｊと、増幅および復調された信号をＡ／Ｄ変換するＡ／Ｄ変換手段４ａ〜４ｊと、Ａ／Ｄ変換された信号を、アンテナ素子の数に応じて設けられた加減算器と乗算器とで積和演算処理を行う積和演算手段５と、積和演算手段５の演算結果から信号の到来方向を算出する信号到来角度計算手段６と、得られた信号の到来方向を表示する表示手段７とを備えている。【選択図】図１
2007336164.tif 000002
【特許請求の範囲】
【請求項１】
１以上のアンテナ素子で受信した信号の増幅および復調を行う受信手段と、
前記増幅および復調された信号をＡ／Ｄ変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換された信号を、アンテナ素子の数に応じて設けられた加減算器と乗算器とで積和演算処理を行う積和演算手段と、
前記積和演算手段の演算結果から信号の到来方向を算出する信号到来角度計算手段と
を備えたことを特徴とするＤＢＦ信号処理装置。
【請求項２】
前記積和演算手段は、
前記アンテナ素子の数に応じた個数の加減算器で構成され、２以上のアンテナ素子で受信された信号に対応する前記Ａ／Ｄ変換手段から出力された信号どうしの加算および減算を行う加算減算手段と、
２以上の前記加算減算手段から出力された加減算結果を用いて、前記アンテナ素子の数に応じたＷｉｎｏｇｒａｄフーリエ変換処理を行うＷＦＴ演算手段と
を備えたことを特徴とする請求項１に記載のＤＢＦ信号処理装置。
【請求項３】
前記積和演算手段は、
前記Ａ／Ｄ変換手段から出力された前記信号を少なくとも１つ複写して、元の信号と前記複写により生成した信号とを分配する分配手段と、
前記アンテナ素子の数に応じた個数の加減算器で構成され、２以上の前記分配手段により分配された信号の加算および減算を行う加算減算手段と、
前記加算減算手段から出力された加減算結果を用いて、前記アンテナ素子の数に応じたＷｉｎｏｇｒａｄフーリエ変換処理を行うＷＦＴ演算手段と
を備えたことを特徴とする請求項１に記載のＤＢＦ信号処理装置。
【請求項４】
前記積和演算手段は、
前記Ａ／Ｄ変換手段から出力された２以上の前記信号を用いて、前記アンテナ素子の数と信号配線の数とに応じたＷｉｎｏｇｒａｄフーリエ変換処理を行う並列ＷＦＴ演算手段と、
前記アンテナ素子の数と信号配線の数とに応じた個数の加減算器で構成され、前記並列ＷＦＴ演算手段から出力された信号の加算および減算を行う並列加算減算手段と
を備えたことを特徴とする請求項１に記載のＤＢＦ信号処理装置。
【請求項５】
１以上のアンテナ素子で受信した信号の増幅および復調を行う受信ステップと、
前記増幅および復調された信号をＡ／Ｄ変換するＡ／Ｄ変換ステップと、
前記Ａ／Ｄ変換された信号を、アンテナ素子の数に応じて設けられた加減算器と乗算器とで積和演算処理を行う積和演算ステップと、
前記積和演算ステップの演算結果から信号の到来方向を算出する信号到来角度計算ステップと
を備えたことを特徴とするＤＢＦ信号処理方法。
【請求項６】
前記積和演算ステップは、
前記アンテナ素子の数に応じた個数の加減算器を用いて、２以上のアンテナ素子で受信された信号に対応する前記Ａ／Ｄ変換された信号どうしの加算および減算を行う加算減算ステップと、
２以上の前記加算減算ステップの加減算結果を用いて、前記アンテナ素子の数に応じたＷｉｎｏｇｒａｄフーリエ変換処理を行うＷＦＴ演算ステップと
を備えたことを特徴とする請求項５に記載のＤＢＦ信号処理方法。
【請求項７】
前記積和演算ステップは、
前記Ａ／Ｄ変換された前記信号を少なくとも１つ複写して、元の信号と前記複写により生成した信号とを分配する分配ステップと、
前記アンテナ素子の数に応じた個数の加減算器を用いて、前記分配ステップにより分配された２以上の信号の加算および減算を行う加算減算ステップと、
前記加算減算ステップの加減算結果を用いて、前記アンテナ素子の数に応じたＷｉｎｏｇｒａｄフーリエ変換処理を行うＷＦＴ演算ステップと
を備えたことを特徴とする請求項５に記載のＤＢＦ信号処理方法。
【請求項８】
前記積和演算ステップは、
前記Ａ／Ｄ変換された２以上の前記信号を用いて、前記アンテナ素子の数と信号配線の数とに応じたＷｉｎｏｇｒａｄフーリエ変換処理を行う並列ＷＦＴ演算ステップと、
前記アンテナ素子の数と信号配線の数とに応じた個数の加減算器を用いて、前記並列ＷＦＴ演算ステップにより得られた信号の加算および減算を行う並列加算減算ステップと
を備えたことを特徴とする請求項５に記載のＤＢＦ信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はＤＢＦ（Digital Beam Forming：デジタルビームフォーミング）信号処理装置およびＤＢＦ信号処理方法に関し、特に、アレーアンテナを用いたＤＢＦ信号処理装置およびＤＢＦ信号処理方法に関するものである。
【背景技術】
【０００２】
アレーアンテナは、所定の位置に配置した複数のアンテナ素子からなるアンテナであり、それぞれの素子の励振を制御することによって、ある方向にのみ強い指向性を持たせたり、逆に、ある方向からの信号に対しては感度を０（ヌル）とすることが出来る。また、このアレーアンテナを受信アンテナとして用いた場合、配置されている各々の素子アンテナの物理的な位置の違いにより、受信した平面波の位相が異なってくるため、その位相差を検出して信号の到来方向を推定することも可能である。
【０００３】
このようなアレーアンテナを利用して得られる信号の到来角度推定値は、アレーアンテナの適用制御を行う際に、基準信号として用いることが可能であり、従来、様々な到来角度推定方法が提案されている。
【０００４】
到来角度推定方法の一つとして、複数のアレーアンテナ素子の各素子出力に対して空間ＦＦＴ（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ、高速フーリエ変換）を行って得られる直交マルチビームの一つのビームと、それに直交するビームのヌルを利用して信号波到来方向を推定する方法がある（例えば、特許文献１参照）。
【０００５】
上記の特許文献１による処理装置は、空間ＦＦＴ処理を行っており、アンテナ素子数Ｎが２のべき乗を想定している。しかし、アレーアンテナ素子の数は、装置の大きさ、構成、要求される性能、コスト等により制約を受けるため、素子数Ｎが２のべき乗にならない場合もありうる。このような場合は、ＦＦＴによる離散フーリエ変換（以下、ＤＦＴと呼ぶ，ＤＦＴ：Ｄｉｓｃｒｅｔｅ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍａｔｉｏｎ）の高速化が適用できないため、最悪の場合は、Ｎ×Ｎ回の複素乗算を行う必要が生じる。
【０００６】
このような場合の対処方法として、シストリックアレイを用いて、各素子の出力の複素乗算と総和の処理を行う手法が示されている（例えば、特許文献２参照）。
【０００７】
【特許文献１】特開平１０−２９０１１２号公報（図２）
【特許文献２】特開平１０−２０９７５０号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記の特許文献１による従来例の場合、上述したように、アレーアンテナ素子の数は、装置の大きさ、構成、要求される性能、コスト等により制約を受けるため、素子数Ｎが２のべき乗にならない場合もあり、そのような場合は、ＤＦＴの高速化が適用できないため、最悪の場合は、Ｎ×Ｎ回の複素乗算を行う必要が生じてしまうという問題点があった。
【０００９】
また、上記の特許文献２による従来例の場合には、ｍ＝ｉ＝アレイ素子数Ｎとし（ここで、ｍは形成する合成ビームの個数、ｉはサブアレイ内の素子数）、重み付け加算の処理の際に、ＤＦＴの回転子を乗算すれば、Ｎの値に関係なく各アレイ素子出力に対するＤＦＴの結果を得ることが出来る。しかしながら、この場合には、Ｎ×Ｎ個の複素乗算器を必要とするため、ハードウェア回路の規模がＮの２乗に比例して大幅に大型化という問題点があった。また、Ｎ番目のアレイ素子には、Ｎτの遅延が生じるため、処理の出力時間がＮに比例して遅延するという問題点があった。また、Ｎ個のアレイ素子間でＮ（Ｎ−１）本の接続が必要となるため、装置が複雑になるという問題点があった。
【００１０】
また、近年の半導体技術の飛躍的な向上により、上記のような多数の乗算を１つないし複数個のＬＳＩ等で処理が出来るほど大規模になったが、ＬＳＩに接続されている信号線の本数は大きな変化がなく、１つのＬＳＩにデータ転送用として使用できる信号線は多いものでも１０００本程度である。このため、例えば、１つのＬＳＩに３２ｂｉｔ幅の信号線を１０セット入力に使い、１０セット出力に使用すると、６４０本の信号線を使用することになり、信号線が逼迫することになる。このため、ＬＳＩにデータを送受信する信号線の本数の制約から装置構成が制限されるという問題点があった。
【００１１】
この発明は、かかる問題点を解決するためになされたものであり、アンテナ素子数が２のべき乗でない場合であっても、ＤＦＴ処理を高速に処理することができ、装置の軽量化や製品のコストダウンを図ることが可能なＤＢＦ信号処理装置およびＤＢＦ信号処理方法を得ることを目的とする。
【課題を解決するための手段】
【００１２】
この発明は、１以上のアンテナ素子で受信した信号の増幅および復調を行う受信手段と、前記増幅および復調された信号をＡ／Ｄ変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換された信号を、アンテナ素子の数に応じて設けられた加減算器と乗算器とで積和演算処理を行う積和演算手段と、前記積和演算手段の演算結果から信号の到来方向を算出する信号到来角度計算手段とを備えたＤＢＦ信号処理装置である。
【発明の効果】
【００１３】
この発明は、１以上のアンテナ素子で受信した信号の増幅および復調を行う受信手段と、前記増幅および復調された信号をＡ／Ｄ変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換された信号を、アンテナ素子の数に応じて設けられた加減算器と乗算器とで積和演算処理を行う積和演算手段と、前記積和演算手段の演算結果から信号の到来方向を算出する信号到来角度計算手段とを備えたＤＢＦ信号処理装置であるので、ＤＢＦ信号処理装置およびＤＢＦ信号処理方法にアンテナ素子の数に応じて適切な加減算器と乗算器で積和演算処理を行う積和手段を設けたので、アンテナ素子数が２のべき乗でない場合であっても、ＤＦＴ処理を高速に処理することができ、装置の軽量化や製品のコストダウンを図ることが可能になるという効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、この発明の実施の形態を説明する。
【００１５】
実施の形態１．
図１は、この発明の実施の形態１によるＤＢＦ信号処理装置およびＤＢＦ信号処理システムの構成を説明するブロック図である。ＤＢＦ方式は、アンテナ素子で受信された受信信号をそれぞれデジタル変換し、振幅位相制御した後、加算することによってビーム出力を得る方式である。この方式を用い、高精度な振幅位相制御を行うことにより、特に低サイドローブ化が可能となる。また、各アンテナ素子から得られたデジタル信号を分配し、それぞれ独立に合成することにより、マルチビーム形成が可能となる。図１において、１はＤＢＦ信号処理を行うＤＢＦ信号処理装置である。ＤＢＦ信号処理装置１には、図１に示すように、アレイアンテナを構成する１以上のアンテナ素子２ａ〜２ｊと、アンテナ素子２ａ〜２ｊで受信した到来信号の増幅および復調を行う受信手段３ａ〜３ｊと、受信手段３ａ〜３ｊからのアナログデータをデジタルデータに変換するＡ／Ｄ変換手段４ａ〜４ｊと、Ａ／Ｄ変換した受信データを積和演算する積和演算手段５と、積和演算手段５の演算結果から信号の到来方向を算出する信号到来角度計算手段６と、信号到来角度計算手段６で計算された結果から、信号の到来方向を表示する表示手段７とを備えている。
【００１６】
なお、図１に示すように、各アンテナ素子２ａ〜２ｊには、受信手段３ａ〜３ｊがそれぞれ１つずつ接続されている。また、各受信手段３ａ〜３ｊには、Ａ／Ｄ変換手段４ａ〜４ｊがそれぞれ１つずつ接続されている。また、各Ａ／Ｄ変換手段４ａ〜４ｊは、すべて、１つの積和演算手段５に接続されている。積和演算手段５には、信号到来角度計算手段６が接続され、信号到来角度計算手段６には、表示手段７が接続されている。
【００１７】
また、図２は、図１の積和演算手段５の構成を説明するブロック図である。図２に示すように、積和演算手段５は、各アンテナ素子で受信した受信データに係数を乗算する乗算手段１１ａ〜１１ｅと、各乗算手段１１ａ〜１１ｅでの演算結果を加減算する加算減算手段１２ａ〜１２ｅと、加減算後の演算結果に対してＷＦＴ（Ｗｉｎｏｇｒａｄ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）を行う５点ＷＦＴ演算手段１３ａ〜１３ｂとを備えている。また、図１に示した各Ａ／Ｄ変換手段４ａ〜４ｊとは、データ出力信号線２０ａ〜２０ｊを介して接続されている。なお、ここで、各乗算手段１１ａ〜１１ｅはそれぞれ１個の乗算器で構成すればよく、各加算減算手段１２ａ〜１２ｅはそれぞれ１個の加減算器で構成すればよい。
【００１８】
具体的に接続関係について説明すると、各Ａ／Ｄ変換手段４ａ〜４ｊに、それぞれ、データ出力信号線２０ａ〜２０ｊが接続されている。このとき、データ出力信号線２０ａと２０ｆとが乗算手段１１ａに接続されており、データ出力信号線２０ｂと２０ｇとが乗算手段１１ｂに接続されており、データ出力信号線２０ｃと２０ｈとが乗算手段１１ｃに接続されており、データ出力信号線２０ｄと２０ｉとが乗算手段１１ｄに接続されており、データ出力信号線２０ｅと２０ｊとが乗算手段１１ｅに接続されている。また、乗算手段１１ａ〜１１ｅと加算減算手段１２ａ〜１２ｅとは１対１に接続されている。また、加算減算手段１２ａ〜１２ｅは、それぞれ、５点ＷＦＴ演算手段１３ａ〜１３ｂの両方に接続されている。
【００１９】
なお、図１には記載されていないが、実際にはこのＤＢＦ信号処理装置１を全体的に制御する制御手段があり、積和演算手段５、信号到来角度計算手段６、積和演算手段５内の乗算手段１１ａ〜１１ｅ、同じく加算減算手段１２ａ〜１２ｅ、同じく５点ＷＦＴ演算手段１３ａ〜１３ｂと、システムバス等を介して接続されており、これらの各手段を制御する。ただし、以下においては説明を簡潔にするために、積和演算手段５等が自らデータ処理を実行するものとして説明する。
【００２０】
また、上述の表示手段７は、例えば液晶パネル等であるが、外部の記憶装置や他の信号処理装置、演算装置等への出力であってもよい。また、本実施の形態においては、積和演算手段５での演算結果を信号到来角度計算手段６に渡しているが、積和演算手段５での演算結果をそのまま他の信号処理装置、演算装置等に出力する構成でも良い。
【００２１】
次に、全体の動作について説明する。
以下の例では、アンテナ素子が１０個の場合について説明する。
図３は、上記ＤＢＦ信号処理装置およびＤＢＦ信号処理システムの図示しない制御手段によって実行される処理プログラムを示す概略のフローチャートである。このプログラムは制御手段のＲＯＭ等のメモリにあらかじめ記憶されていてもよいが、プログラム自体を装置とは独立に存在するものとし、ＣＤ等の外部記憶媒体、又はインターネット等の通信回線を介して、書き込み可能なメモリにインストールするようにしてもよい。この場合には、ＤＢＦ信号処理装置およびＤＢＦ信号処理システムのプログラムの発明として成立する。
【００２２】
ＤＢＦ信号処理装置１では、まず、アンテナ素子２ａ〜２ｊで到来信号を受信し、受信手段３ａ〜３ｊで増幅や周波数の変換等の処理を行った後、Ａ／Ｄ変換手段４ａ〜４ｊでＡ／Ｄ変換を行ってデジタルデータに変換する。Ａ／Ｄ変換されたデータは積和演算手段５に送られる（ステップＳＴ１）。
【００２３】
積和演算手段５においては、乗算手段１１ａ〜１１ｅにおいて、Ａ／Ｄ変換手段４ａ〜４ｊからデータ出力信号線２０ａ〜２０ｊに出力されるデータに、推定到来角度θにより算出される係数を乗算する。例えば、時刻ｔにデータ出力信号線２０ａに出力されるデータをＤ０（ｔ）、データ出力信号線２０ｂに出力されるデータをＤ１（ｔ）、・・・、データ出力信号線２０ｊに出力されるデータをＤ９（ｔ）とする。このとき、データＤ０（ｔ）〜Ｄ９（ｔ）に乗算する係数Ｓ０〜Ｓ９は、次の様になる。
【００２４】
Ｓｍ  ＝  ２（ｍ−１）πｄｓｉｎθ／λ
ただし、ｄは素子間隔、λは受信波の波長、ｍ＝０〜９の整数、とする。なお、係数Ｓ０〜Ｓ９は、後述する信号到来角度計算手段６により計算され、乗算手段１１ａ〜１１ｅに入力される。信号到来角度計算手段６は、指定された範囲内で推定到来角度θの値を変化させて、順次、当該θの値における係数Ｓ０〜Ｓ９を計算して、乗算手段１１ａ〜１１ｅに入力する処理を繰り返す。
【００２５】
図２で示すように、乗算手段１１ａでデータＤ０（ｔ）と係数Ｓ０の乗算と、データＤ５（ｔ）と係数Ｓ５の乗算を行う。同様にして、乗算手段１１ｂでデータＤ１（ｔ）と係数Ｓ１、データＤ６（ｔ）と係数Ｓ６の乗算を行い、乗算手段１１ｃでデータＤ２（ｔ）と係数Ｓ２、データＤ７（ｔ）と係数Ｓ７の乗算を行い、乗算手段１１ｄでデータＤ３（ｔ）と係数Ｓ３、データＤ８（ｔ）と係数Ｓ８の乗算を行い、乗算手段１１ｅでデータＤ４（ｔ）と係数Ｓ４、データＤ９（ｔ）と係数Ｓ９の乗算を行う。Ｄ０（ｔ）とＳ０の乗算結果をＥ０（ｔ）、Ｄ１（ｔ）とＳ１の乗算結果をＥ１（ｔ）、・・・、Ｄ９（ｔ）とＳ９の乗算結果をＥ９（ｔ）、として、加算減算手段１２ａ〜１２ｅに送る（ステップＳＴ２）。
【００２６】
加算減算手段１２ａ〜１２ｅにおいて、乗算手段１１ａ〜１１ｅで係数を乗算したデータを加減算する。例えば、加算減算手段１２ａでは、Ｅ０（ｔ）とＥ５（ｔ）の和をＦ０（ｔ）、Ｅ０（ｔ）とＥ５（ｔ）の差をＦ５（ｔ）として算出する。同様にして、加算減算手段１２ｂでは、Ｅ１（ｔ）とＥ６（ｔ）の和をＦ１（ｔ）、Ｅ１（ｔ）とＥ６（ｔ）の差をＦ６（ｔ）として算出し、・・・、加算減算手段１２ｅでは、Ｅ４（ｔ）とＥ９（ｔ）の和をＦ４（ｔ）、Ｅ４（ｔ）とＥ９（ｔ）の差をＦ９（ｔ）として算出する（ステップＳＴ３）。
【００２７】
５点ＷＦＴ演算手段１３ａ〜１３ｂにおいて、加算減算手段１２ａ〜１２ｅで得られたデータのＤＦＴ（Ｄｉｓｃｒｅｔｅ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍａｔｉｏｎ）を行う。例えば、加算減算手段１２ａ〜１２ｅで得られた各加算結果Ｆ０（ｔ）〜Ｆ４（ｔ）を５点ＷＦＴ演算手段１３ａに送り、ＤＦＴ処理を行い、演算結果Ｇ０（ｔ）〜Ｇ４（ｔ）を算出する。同様にして、各減算データＦ５（ｔ）〜Ｆ９（ｔ）を５点ＷＦＴ演算手段１３ｂに送り、ＤＦＴ処理を行い、演算結果Ｇ５（ｔ）〜Ｇ９（ｔ）を算出する。演算結果Ｇ０（ｔ）〜Ｇ９（ｔ）を信号到来角度計算手段６に送る（ステップＳＴ４）。
【００２８】
信号到来角度計算手段６で、５点ＷＦＴ演算手段１３ａ，１３ｂでの演算結果から最大出力となるものを算出し、保持する（ステップＳＴ５）。信号到来角度計算手段６では、推定到来角度θを変化させて係数Ｓ０〜Ｓ９を計算し、乗算手段１１ａ〜１１ｅに送る。θを変化させて指定された範囲の全てのθに対する演算結果が得られるまで、ステップＳＴ２〜ステップＳＴ５の処理を繰り返す（ステップＳＴ６）。信号到来角度計算手段６では、θを変化させた場合の５点ＷＦＴ演算手段１３ａ，１３ｂでの演算結果から最大となる値の情報とそれに対応するθから、信号の到来方向を算出する（ステップＳＴ７）。
【００２９】
信号到来角度計算手段６で得られた情報から表示手段７に信号の到来方向を表示する（ステップＳＴ８）。
ＤＢＦ信号処理装置では、以上の動作によりアレーアンテナを用いた信号の到来方向を算出する。
【００３０】
次に、加算減算手段１２ａ〜１２ｅと５点ＷＦＴ演算手段１３ａ〜１３ｂの動作について説明する。図４は加算減算手段１２ａ〜１２ｅと５点ＷＦＴ演算手段１３ａ〜１３ｂでのＤＦＴ処理のデータの流れを示したものである。図４で、２つの矢印が交差する箇所は２つのデータの加減算を示し、マイナス符号があるものは減算、マイナス符号がないものは加算を示す。また、図のＡで示した箇所はデータと係数の乗算を示す。Ａ部分の白枠の中が乗算する係数である。図４のデータＥ０（ｔ）〜Ｅ９（ｔ）からデータＦ０（ｔ）〜Ｆ９（ｔ）へ移る処理が加算減算手段１２ａ〜１２ｅによる２点ＤＦＴを、データＦ０（ｔ）〜Ｆ９（ｔ）からデータＧ０（ｔ）〜Ｇ９（ｔ）に移る処理が５点ＷＦＴ演算手段１３ａ〜１３ｂによる５点ＤＦＴ処理を示す。このような処理により、加算減算手段１２ａ〜１２ｅとＷＦＴ演算手段１３ａ〜１３ｂで演算を実行する。
【００３１】
加算減算手段１２ａ〜１２ｅと５点ＷＦＴ演算手段１３ａ〜１３ｂでの一連の処理は、１０点ＤＦＴ処理であるが、１０点ＤＦＴ処理は、図４のように２点ＤＦＴ処理と５点ＤＦＴ処理に分割することが出来る。
【００３２】
また、図４の破線の枠でしめした５点ＤＦＴ処理は、ＷＦＴ（Ｗｉｎｏｇｒａｄ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）と呼ばれる処理である。ＷＦＴは、ＤＦＴでの乗算を加算に置き換えて乗算を削減する手法である。ハードウエア等でＤＦＴ処理を行う場合、乗算のコストが大きいためこの様な方法は有効となる。通常の５点ＤＦＴを行う場合、乗算回数は２５回となるが、５点ＷＦＴでは、乗算回数は６回となり、乗算を削減することが出来る。
【００３３】
上記のような構成とすることにより、１０点ＤＦＴ処理での乗算を大幅に削減でき、ハードウェア回路を削減することが出来る。また、上記の例では、１０点ＤＦＴでの処理を示したが、ＷＦＴではデータ数が２，３，４，５，７，８，９，１６の場合か、これらの数の中で互いに素となる数の積であれば適用することができる。従って、アンテナ素子の数が２のべき乗以外の場合であっても、ＤＦＴ処理を高速に実行し、ハードウェアの回路規模や構成数を削減することができる。
【００３４】
以上のように、本実施の形態１によれば、アンテナ素子の数が２のべき乗以外の場合であっても、ＤＦＴ処理での乗算を削減できるため、演算負荷を抑えることが出来るという効果が得られる。これにより、積和演算手段のハードウェア規模を抑えることができるため、省電力化、装置の軽量化や製品のコストダウンなどが可能になるという効果が得られる。また、信号の受信から到来方向の推測までの時間を短縮できるという効果が得られる。
【００３５】
実施の形態２．
上述の実施の形態１では、１０点ＤＦＴ処理を２点ＤＦＴ処理と５点ＷＦＴ処理に分割し、加減算手段とＷＦＴ演算手段を設けることにより、ハードウェアの演算負荷を削減していた。しかし、この様な構成の場合、複数の加減算手段と５点ＷＦＴ演算手段の間でデータが交差することになり、処理を複数のＬＳＩや基板で処理する際に信号線が煩雑になる。しかし、処理の最初にデータを分割することにより、積和演算を行うことも出来る。
【００３６】
本発明の実施の形態２によるＤＢＦ信号処理装置およびＤＢＦ信号処理システムの構成は、上述の実施の形態１の図１に示した構成と基本的に同様である。図５は、本実施の形態２におけるＤＢＦ信号処理装置およびＤＢＦ信号処理システムの内部にある積和演算手段５の構成を説明するブロック図である。図５において、２１ａ〜２１ｊはデータ出力信号線２０ａ〜２０ｊを通して送られてくるデータを分配する分配手段、２２ａ，２２ｂは、図２に示した５つの乗算手段１１ａ〜１１ｅを内部にもち、係数乗算を１０並列で行う並列乗算手段、２３は、図２に示した加算減算手段１２ａ〜１２ｅのうちの加算手段を５つ内部にもつ並列加算手段、２４は、図２に示した加算減算手段１２ａ〜１２ｅのうちの減算手段を５つ内部にもつ並列減算手段である。他の構成は図２と同様である。なお、並列加算手段２３および並列減算手段２４は、５つの加減算器で構成してもよく、あるいは、それぞれ、５つの加算器および５つの減算器で構成するようにしてもよい。
【００３７】
全体の動作については、実施の形態１の動作と基本的に同じである。ただし、実施の形態２では、分配手段２１ａ〜２１ｊにおいて、データ出力信号線２０ａ〜２０ｊから入力されるデータＥ０（ｔ）〜Ｅ９（ｔ）を２つずつコピーして、同一のデータＥ'０（ｔ）〜Ｅ'９（ｔ）及びデータＥ''０（ｔ）〜Ｅ''９（ｔ）を作成し、データＥ'０（ｔ）〜Ｅ'９（ｔ）を並列乗算手段２２ａに、データＥ''０（ｔ）〜Ｅ''９（ｔ）を並列乗算手段２２ｂに送る。分配手段２１ａ〜２１ｊでの処理遅延をτとすると、データＥ０（ｔ）〜Ｅ９（ｔ）、データＥ'０（ｔ）〜Ｅ'９（ｔ）及びデータＥ''０（ｔ）〜Ｅ''９（ｔ）は以下の式で表せる。
【００３８】
Ｅｍ（ｔ−τ）  ＝  Ｅ'ｍ（ｔ）  ＝  Ｅ''ｍ（ｔ）
【００３９】
また、並列加算手段２３では２点ＤＦＴ処理の加算部分を、並列減算手段２４では２点ＤＦＴ処理の減算部分の処理を行う。
【００４０】
以上のように、本実施の形態２によれば、積和演算手段５の入力部分で、データを２つにコピーしてそれ以降の処理を完全に分けて処理するようにした。この様な構成にすることにより、演算途中でのデータの交換をなくすことが出来、複数のＬＳＩや複数の基板で並列に処理を行うことが容易になり、演算処理の時間を短縮できる。また、信号の受信から到来方向の推測までの時間を短縮できるという効果が得られる。
【００４１】
実施の形態３．
上述の実施の形態２では、積和演算手段５の入力部分で、データを２つにコピーしてそれ以降の処理を完全に分けて処理する構成にすることにより、並列処理を容易に行えるようになり、演算処理の時間を短縮していた。しかし、この場合、積和演算手段５を複数のＬＳＩで構成する場合、並列乗算手段２２ａ〜２２ｂへのデータ入力信号線の本数が多くなる。しかし、入出力信号線を考慮した構成にすることにより、積和演算を効率的に行うことも出来る。
【００４２】
本発明の実施の形態３によるＤＢＦ信号処理装置およびＤＢＦ信号処理システムの構成は、上述の実施の形態１の図１に示した構成と基本的に同様である。図６は、本実施の形態３におけるＤＢＦ信号処理装置およびＤＢＦ信号処理システムの内部にある積和演算手段５の構成を説明するブロック図である。図６において、２２ｃ，２２ｄは係数乗算を５並列で処理する並列乗算手段、２５ａは３つの加算減算手段を内部にもつ並列加算減算手段、２５ｂは２つの加算減算手段を内部にもつ並列加算減算手段である。他の構成は図２と同様である。なお、並列加算減算手段２５ａおよび並列加算減算手段２５ｂは、それぞれ、上記個数の加減算器で構成すればよい。
【００４３】
次に、動作について説明する。全体の動作については、実施の形態１の動作において、ステップＳＴ３とステップＳＴ４の順番を逆にして処理を行う。１０点ＤＦＴ処理は、前述のように２点ＤＦＴ処理と５点ＤＦＴ処理に分けられるが、どちらの処理を先に行っても同じ結果を得ることが出来る。また、５点ＷＦＴ演算手段１３ａの演算結果をＨ０（ｔ）〜Ｈ４（ｔ）、５点ＷＦＴ演算手段１３ｂの演算結果をＨ５（ｔ）〜Ｈ９（ｔ）とすると、並列加算減算手段２５ａでは、Ｈ０（ｔ）とＨ５（ｔ）、Ｈ１（ｔ）とＨ６（ｔ）、Ｈ２（ｔ）とＨ７（ｔ）、の加減算を実行し、並列加算減算手段２５ｂでは、Ｈ３（ｔ）とＨ８（ｔ）、Ｈ４（ｔ）とＨ９（ｔ）、の加減算を実行する。
【００４４】
以上のように、本実施の形態３によれば、上記のような構成とすることにより、演算の途中でデータの交換が生じるものの、並列乗算手段２２ｃ，２２ｄに接続される信号線の本数を削減できる。これにより、信号線の制限による制約が緩和され、複数のＬＳＩや複数の基板で並列に処理を行うことが容易になり、演算処理の時間を短縮できる。また、信号の受信から到来方向の推測までの時間を短縮できるという効果が得られる。
【産業上の利用可能性】
【００４５】
本発明に係るＤＢＦ信号処理装置およびＤＢＦ信号処理方法は、ＤＢＦ信号処理において、ＷＦＴを利用した信号処理の高速化を実現できるので、アレーアンテナを用いたＤＢＦ信号処理装置およびＤＢＦ信号処理方法の分野に適用される。
【図面の簡単な説明】
【００４６】
【図１】この発明の実施の形態１におけるＤＢＦ信号処理装置の構成を示すブロック図である。
【図２】この発明の実施の形態１における積和演算手段の構成を示すブロック図である。
【図３】この発明の実施の形態１におけるＤＢＦ信号処理のプログラムを示すフローチャートである。
【図４】この発明の実施の形態１においてＤＦＴの分割を示す説明図である。
【図５】この発明の実施の形態２におけるＤＢＦ信号処理装置の構成を示すブロック図である。
【図６】この発明の実施の形態３におけるＤＢＦ信号処理装置の構成を示すブロック図である。
【符号の説明】
【００４７】
１  ＤＢＦ信号処理装置、２ａ，２ｂ，２ｃ，２ｄ，２ｊ  アンテナ素子、３ａ，３ｂ，３ｃ，３ｄ，３ｊ  受信手段、４ａ，４ｂ，４ｃ，４ｄ，４ｊ  Ａ／Ｄ変換手段、５  積和演算手段、６  信号到来角度計算手段、７  表示手段、１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ  乗算手段、１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ  加算減算手段、１３ａ，１３ｂ  ５点ＷＦＴ演算手段、２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ，２０ｇ，２０ｈ，２０ｉ，２０ｊ  データ出力信号線、２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆ，２１ｇ，２１ｈ，２１ｉ，２１ｊ  分配手段、２２ａ，２２ｂ，２２ｃ，２２ｄ  並列乗算手段、２３  並列加算手段、２４  並列減算手段、２５ａ，２５ｂ  並列加算減算手段。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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