(57)【要約】【課題】半導体集積回路の設計方法及び装置において、実際のパス遅延のワースト値に近い値を少ない計算時間の増加のみで算出する。【解決手段】パス遅延情報生成部１は、セルの遅延情報１４と設計回路情報１５とに基づいて静的タイミング解析を行ってパス遅延情報１７を生成する。補正テーブル生成部２は、素子のばらつき情報２１に基づいて、回路パラメータの値の組み合わせ毎に回路依存遅延ばらつきを算出して、遅延補正テーブル２３に格納する。統計パス遅延生成部３は、前記設計回路情報１５と前記パス遅延情報１７とに基づいてパスの回路パラメータを計算し、これに対応する回路依存遅延ばらつきを前記回路依存遅延ばらつき補正テーブル２３から求め、この回路依存遅延ばらつきと、対応するパスの遅延情報とに基づいて、統計パス遅延情報３１を計算して出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
セルの遅延情報と設計回路情報とに基づいて、パス遅延情報を生成するパス遅延情報生成部と、
素子ばらつき情報を入力し、回路パラメータ群の値の組み合わせ毎に前記素子ばらつき情報に応じた遅延補正値を算出し、この遅延補正値と前記回路パラメータ群の値の組合せとを対応させた回路依存遅延ばらつき補正テーブルを生成する補正テーブル生成部と、
前記設計回路情報と、前記遅延情報生成部で生成したパス遅延情報とに基づいて、このパス遅延情報に含まれるパスの前記回路パラメータ群を各々計算すると共に、前記補正テーブル生成部で生成した回路依存遅延ばらつき補正テーブルを参照して前記計算した回路パラメータ群の各々に対応する遅延補正値を求め、この求めた遅延補正値と前記パス遅延情報とに基づいて統計パス遅延情報を算出して出力する統計パス遅延生成部とを含む
ことを特徴とする半導体集積回路の設計装置。
【請求項２】
前記請求項１記載の半導体集積回路の設計装置において、
前記回路パラメータ群の１つは、
少なくとも前記パス中を通る各ノードの立ち上がり遷移時間と立ち下がり遷移時間とに基づいて計算される
ことを特徴とする半導体集積回路の設計装置。
【請求項３】
前記請求項１又は２記載の半導体集積回路の設計装置において、
前記回路パラメータ群の１つは、
前記パスの各ノードの立ち上がり遷移時間の和と立ち下がり遷移時間の和との比Ｋｔである
ことを特徴とする半導体集積回路の設計装置。
【請求項４】
前記請求項１〜３の何れか１項に記載の半導体集積回路の設計装置において、
前記回路パラメータ群の１つは、
少なくとも前記パス中の各ノードの配線容量と、ＭＯＳＦＥＴのゲート容量とに基づいて計算される
ことを特徴とする半導体集積回路の設計装置。
【請求項５】
前記請求項１〜４の何れか１項に記載の半導体集積回路の設計装置において、
前記回路パラメータ群の１つは、
前記パス中の各ノードの配線容量の和と、ＭＯＳＦＥＴのゲート容量の和の比Ｋｗである
ことを特徴とする半導体集積回路の設計装置。
【請求項６】
前記請求項１〜５の何れか１項に記載の半導体集積回路の設計装置において、
前記回路パラメータ群の１つは、パス中のセルの論理段数Ｌｄである
ことを特徴とする半導体集積回路の設計装置。
【請求項７】
前記請求項１〜６の何れか１項に記載の半導体集積回路の設計装置において、
前記回路パラメータ群の１つは、その遅延値が所定範囲内であるパスの本数である
ことを特徴とする半導体集積回路の設計装置。
【請求項８】
前記請求項１〜７の何れか１項に記載の半導体集積回路の設計装置において、
前記素子ばらつき情報の１つは、トランジスタの飽和電流値のばらつき情報である
ことを特徴とする半導体集積回路の設計装置。
【請求項９】
前記請求項８記載の半導体集積回路の設計装置において、
前記トランジスタの飽和電流値の素子ばらつき情報は、
Ｎ型ＭＯＳトランジスタの飽和電流値の中心値Ｉｄｓｎ＿ＴＹＰ及び標準偏差σ＿ＩＮ、Ｐ型ＭＯＳトランジスタの飽和電流値の中心値Ｉｄｓｐ＿ＴＹＰ及び標準偏差σ＿ＩＰ、並びに、Ｎ型ＭＯＳトランジスタの飽和電流値とＰ型ＭＯＳトランジスタの飽和電流値との相関係数Ｒ＿ＰＮである
ことを特徴とする半導体集積回路の設計装置。
【請求項１０】
前記請求項１〜９の何れか１項に記載の半導体集積回路の設計装置において、
前記素子ばらつき情報の１つは、トランジスタのゲート端子の容量値のばらつき情報である
ことを特徴とする半導体集積回路の設計装置。
【請求項１１】
前記請求項１〜１０の何れか１項に記載の半導体集積回路の設計装置において、
前記素子ばらつき情報の１つは、トランジスタのソース又はドレイン端子の容量値のばらつき情報である
ことを特徴とする半導体集積回路の設計装置。
【請求項１２】
前記請求項１〜１１の何れか１項に記載の半導体集積回路の設計装置において、
前記素子ばらつき情報の１つは、トランジスタ以外の容量値のばらつき情報である
ことを特徴とする半導体集積回路の設計装置。
【請求項１３】
前記請求項１２記載の半導体集積回路の設計装置において、
前記トランジスタ以外の容量値の素子ばらつき情報は、メタル配線の太さ、幅、高さのばらつきに起因する値である
ことを特徴とする半導体集積回路の設計装置。
【請求項１４】
前記請求項１〜１３の何れか１項に記載の半導体集積回路の設計装置において、
前記補正テーブル生成部は、前記回路パラメータと前記遅延補正値との関係を表す解析式を用いて、回路パラメータに応じた遅延補正値を計算する
ことを特徴とする半導体集積回路の設計装置。
【請求項１５】
前記請求項１〜１４の何れか１項に記載の半導体集積回路の設計装置において、
前記補正テーブル生成部は、
前記Ｉｄｓｐ＿ＴＹＰ及び前記σ＿ＩＰに依存した変数ｉｄｓｐと、
前記Ｉｄｓｎ＿ＴＹＰ、前記σ＿ＩＮ、前記Ｒ＿ＰＮ及び前記変数ｉｄｓｐに依存したばらつき変数ｉｄｓｎと、
前記トランジスタのゲート、ソース又はドレインの容量ばらつきに依存した変数ｃｇ１、ｃｇ２と、
前記トランジスタ以外の容量のばらつき情報に依存した変数ｃｗ１、ｃｗ２との各変数に依存したパス遅延Ｔｐｄを算出する
ことを特徴とする半導体集積回路の設計装置。
【請求項１６】
前記請求項１５記載の半導体集積回路の設計装置において、
前記パス遅延Ｔｐｄは、
前記比Ｋｔ及び比Ｋｗにも依存し、下記式
Ｋｔ（ ｃｇ１ + Ｋｗ ｃｗ１）/ ｉｄｓｐ + (ｃｇ２ + Ｋｗ ｃｗ２) / ｉｄｓｎ
又は
（ ｃｇ１ + Ｋｗ ｃｗ１）/ ｉｄｓｐ + Ｋｔ (ｃｇ２ + Ｋｗ ｃｗ２) / ｉｄｓｎ
又は
Ｋｔ（ Ｋｗ ｃｇ１ + ｃｗ１）/ ｉｄｓｐ + (Ｋｗ ｃｇ２ + ｃｗ２) / ｉｄｓｎ
又は
（ Ｋｗ ｃｇ１ + ｃｗ１）/ ｉｄｓｐ + Ｋｔ (Ｋｗ ｃｇ２ + ｃｗ２) / ｉｄｓｎ
を含んで表される
ことを特徴とする半導体集積回路の設計装置。
【請求項１７】
前記請求項１５又は１６記載の半導体集積回路の設計装置において、
前記パス遅延Ｔｐｄの標準偏差に第１の定数値を掛けた値に前記パス遅延Ｔｐｄの中心値を足し合わせた値Ｔｐｄ＿ｗｏｒｓｔ１と、前記ばらつき変数ｃｇ１、ｃｗ１、ｉｄｓｐ、ｃｇ２、ｃｗ２、ｉｄｓｎの各々に第２〜第７の定数値を前記パス遅延式に代入したときの値をＴｐｄ＿ｗｏｒｓｔ２としたときの値との比Ｔｐｄ＿ｗｏｒｓｔ１／Ｔｐｄ＿ｗｏｒｓｔ２を、少なくとも前記回路パラメータＫｔ、Ｋｗの組み合わせ毎に前記テーブルの値として生成する
ことを特徴とする半導体集積回路の設計装置。
【請求項１８】
前記請求項１〜１７の何れか１項に記載の半導体集積回路の設計装置において、
前記セルの遅延情報には、各セルの内部ノードの遷移時間と、各セルの内部ノードの配線容量及びゲート容量との少なくとも一方を含む
ことを特徴とする半導体集積回路の設計装置。
【請求項１９】
前記請求項１〜１８の何れか１項に記載の半導体集積回路の設計装置において、
各セルの内部ノードの遷移時間を、自己のセルに加わる入力波形の遷移時間、出力波形の遷移時間、及び伝播遅延時間に基づいて計算する
ことを特徴とする半導体集積回路の設計装置。
【請求項２０】
前記請求項１〜１９の何れか１項に記載の半導体集積回路の設計装置において、
各セルの内部ノードの配線容量及びゲート容量を、自己のセルの出力トランジスタのサイズに基づいて計算する
ことを特徴とする半導体集積回路の設計装置。
【請求項２１】
前記請求項１〜２０の何れか１項に記載の半導体集積回路の設計装置において、
前記算出される統計パス遅延情報が所定範囲内に入るようにするために、前記Ｋｗ、前記Ｋｔ、前記Ｌｄの少なくとも１つを変化させるように設計回路を変更する
ことを特徴とする半導体集積回路の設計装置。
【請求項２２】
前記請求項２１記載の半導体集積回路の設計装置において、
前記Ｋｗ及びＫｔの少なくとも一方の変化は、パス中に含まれるトランジスタのサイズを変更することにより、行われる
ことを特徴とする半導体集積回路の設計装置。
【請求項２３】
前記請求項２１記載の半導体集積回路の設計装置において、
前記Ｋｗ及びＫｔの少なくとも一方の変化は、
パス中に存在する第１の論理素子と、前記第１の論理素子の出力を入力とする第２の論理素子との間に、第３の論理素子を挿入することにより、行われる
ことを特徴とする半導体集積回路の設計装置。
【請求項２４】
前記請求項２３記載の半導体集積回路の設計装置において、
前記第３の論理素子は、バッファ回路又はインバータ回路である
ことを特徴とする半導体集積回路の設計装置。
【請求項２５】
設計回路情報及びパスの遅延情報に基づいて、第１のパスの各ノードの立ち上がり遷移時間の和と立ち下がり遷移時間の和との比Ｋｔを計算する遷移時間比計算手段と、
前記設計回路情報及び前記パスの遅延情報に基づいて、前記第１のパス中の各ノードの配線容量の和とＭＯＳＦＥＴのゲート容量の和との比Ｋｗを計算する容量比計算手段と、
前記パスの遅延情報に含まれる前記第１のパスの遅延時間と、前記Ｋｔ及び前記Ｋｗの少なくとも一方とに依存した統計パス遅延情報を算出して出力する統計パス遅延情報算出手段とを含む
ことを特徴とする半導体集積回路の設計装置。
【請求項２６】
セルの遅延情報と設計回路情報とに基づいて、パス遅延情報を生成するパス遅延情報生成工程と、
素子ばらつき情報を入力し、回路パラメータ群の値の組み合わせ毎に前記素子ばらつき情報に応じた遅延補正値を算出し、この遅延補正値と前記回路パラメータ群の値の組合せとを対応させた回路依存遅延ばらつき補正テーブルを生成する補正テーブル生成工程と、
前記設計回路情報と、前記遅延情報生成工程で生成したパス遅延情報とに基づいて、このパス遅延情報に含まれるパスの前記回路パラメータ群を各々計算すると共に、前記補正テーブル生成工程で生成した回路依存遅延ばらつき補正テーブルを参照して前記計算した回路パラメータ群の各々に対応する遅延補正値を求め、この求めた遅延補正値と前記パス遅延情報とに基づいて統計パス遅延情報を算出して出力する統計パス遅延生成工程とを含む
ことを特徴とする半導体集積回路の設計方法。
【請求項２７】
前記請求項２６記載の半導体集積回路の設計方法において、
前記回路パラメータ群の１つは、
少なくとも前記パス中を通る各ノードの立ち上がり遷移時間と立ち下がり遷移時間とに基づいて計算される
ことを特徴とする半導体集積回路の設計方法。
【請求項２８】
前記請求項２６又は２７記載の半導体集積回路の設計方法において、
前記回路パラメータ群の１つは、
前記パスの各ノードの立ち上がり遷移時間の和と立ち下がり遷移時間の和との比Ｋｔである
ことを特徴とする半導体集積回路の設計方法。
【請求項２９】
前記請求項２６〜２８の何れか１項に記載の半導体集積回路の設計方法において、
前記回路パラメータ群の１つは、
少なくとも前記パス中の各ノードの配線容量と、ＭＯＳＦＥＴのゲート容量とに基づいて計算される
ことを特徴とする半導体集積回路の設計方法。
【請求項３０】
前記請求項２６〜２９の何れか１項に記載の半導体集積回路の設計方法において、
前記回路パラメータ群の１つは、
前記パス中の各ノードの配線容量の和と、ＭＯＳＦＥＴのゲート容量の和の比Ｋｗである
ことを特徴とする半導体集積回路の設計方法。
【請求項３１】
前記請求項２６〜３０の何れか１項に記載の半導体集積回路の設計方法において、
前記回路パラメータ群の１つは、パス中のセルの論理段数Ｌｄである
ことを特徴とする半導体集積回路の設計方法。
【請求項３２】
前記請求項２６〜３１の何れか１項に記載の半導体集積回路の設計方法において、
前記回路パラメータ群の１つは、その遅延値が所定範囲内であるパスの本数である
ことを特徴とする半導体集積回路の設計方法。
【請求項３３】
前記請求項２６〜３２の何れか１項に記載の半導体集積回路の設計方法において、
前記素子ばらつき情報の１つは、トランジスタの飽和電流値のばらつき情報である
ことを特徴とする半導体集積回路の設計方法。
【請求項３４】
前記請求項３３記載の半導体集積回路の設計方法において、
前記トランジスタの飽和電流値の素子ばらつき情報は、
Ｎ型ＭＯＳトランジスタの飽和電流値の中心値Ｉｄｓｎ＿ＴＹＰ及び標準偏差σ＿ＩＮ、Ｐ型ＭＯＳトランジスタの飽和電流値の中心値Ｉｄｓｐ＿ＴＹＰ及び標準偏差σ＿ＩＰ、並びに、Ｎ型ＭＯＳトランジスタの飽和電流値とＰ型ＭＯＳトランジスタの飽和電流値との相関係数Ｒ＿ＰＮである
ことを特徴とする半導体集積回路の設計方法。
【請求項３５】
前記請求項２６〜３４の何れか１項に記載の半導体集積回路の設計方法において、
前記素子ばらつき情報の１つは、トランジスタのゲート端子の容量値のばらつき情報である
ことを特徴とする半導体集積回路の設計方法。
【請求項３６】
前記請求項２６〜３５の何れか１項に記載の半導体集積回路の設計方法において、
前記素子ばらつき情報の１つは、トランジスタのソース又はドレイン端子の容量値のばらつき情報である
ことを特徴とする半導体集積回路の設計方法。
【請求項３７】
前記請求項２６〜３６の何れか１項に記載の半導体集積回路の設計方法において、
前記素子ばらつき情報の１つは、トランジスタ以外の容量値のばらつき情報である
ことを特徴とする半導体集積回路の設計方法。
【請求項３８】
前記請求項３７記載の半導体集積回路の設計方法において、
前記トランジスタ以外の容量値の素子ばらつき情報は、メタル配線の太さ、幅、高さのばらつきに起因する値である
ことを特徴とする半導体集積回路の設計方法。
【請求項３９】
前記請求項２６〜３８の何れか１項に記載の半導体集積回路の設計方法において、
前記補正テーブル生成工程は、前記回路パラメータと前記遅延補正値との関係を表す解析式を用いて、回路パラメータに応じた遅延補正値を計算する
ことを特徴とする半導体集積回路の設計方法。
【請求項４０】
前記請求項２６〜３９の何れか１項に記載の半導体集積回路の設計方法において、
前記補正テーブル生成工程は、
前記Ｉｄｓｐ＿ＴＹＰ及び前記σ＿ＩＰに依存した変数ｉｄｓｐと、
前記Ｉｄｓｎ＿ＴＹＰ、前記σ＿ＩＮ、前記Ｒ＿ＰＮ及び前記変数ｉｄｓｐに依存したばらつき変数ｉｄｓｎと、
前記トランジスタのゲート、ソース又はドレインの容量ばらつきに依存した変数ｃｇ１、ｃｇ２と、
前記トランジスタ以外の容量のばらつき情報に依存した変数ｃｗ１、ｃｗ２と
の各変数に依存したパス遅延Ｔｐｄを算出する
ことを特徴とする半導体集積回路の設計方法。
【請求項４１】
前記請求項４０記載の半導体集積回路の設計方法において、
前記パス遅延Ｔｐｄは、
前記比Ｋｔ及び比Ｋｗにも依存し、下記式
Ｋｔ（ ｃｇ１ + Ｋｗ ｃｗ１）/ ｉｄｓｐ + (ｃｇ２ + Ｋｗ ｃｗ２) / ｉｄｓｎ
又は
（ ｃｇ１ + Ｋｗ ｃｗ１）/ ｉｄｓｐ + Ｋｔ (ｃｇ２ + Ｋｗ ｃｗ２) / ｉｄｓｎ
又は
Ｋｔ（ Ｋｗ ｃｇ１ + ｃｗ１）/ ｉｄｓｐ + (Ｋｗ ｃｇ２ + ｃｗ２) / ｉｄｓｎ
又は
（ Ｋｗ ｃｇ１ + ｃｗ１）/ ｉｄｓｐ + Ｋｔ (Ｋｗ ｃｇ２ + ｃｗ２) / ｉｄｓｎ
を含んで表される
ことを特徴とする半導体集積回路の設計方法。
【請求項４２】
前記請求項４０又は４１記載の半導体集積回路の設計方法において、
前記パス遅延Ｔｐｄの標準偏差に第１の定数値を掛けた値に前記パス遅延Ｔｐｄの中心値を足し合わせた値Ｔｐｄ＿ｗｏｒｓｔ１と、前記ばらつき変数ｃｇ１、ｃｗ１、ｉｄｓｐ、ｃｇ２、ｃｗ２、ｉｄｓｎの各々に第２〜第７の定数値を前記パス遅延式に代入したときの値をＴｐｄ＿ｗｏｒｓｔ２としたときの値との比Ｔｐｄ＿ｗｏｒｓｔ１／Ｔｐｄ＿ｗｏｒｓｔ２を、少なくとも前記回路パラメータＫｔ、Ｋｗの組み合わせ毎に前記テーブルの値として生成する
ことを特徴とする半導体集積回路の設計方法。
【請求項４３】
前記請求項２６〜４２の何れか１項に記載の半導体集積回路の設計方法において、
前記セルの遅延情報には、各セルの内部ノードの遷移時間と、各セルの内部ノードの配線容量及びゲート容量との少なくとも一方を含む
ことを特徴とする半導体集積回路の設計方法。
【請求項４４】
前記請求項２６〜４３の何れか１項に記載の半導体集積回路の設計方法において、
各セルの内部ノードの遷移時間を、自己のセルに加わる入力波形の遷移時間、出力波形の遷移時間、及び伝播遅延時間に基づいて計算する
ことを特徴とする半導体集積回路の設計方法。
【請求項４５】
前記請求項２６〜４４の何れか１項に記載の半導体集積回路の設計方法において、
各セルの内部ノードの配線容量及びゲート容量を、自己のセルの出力トランジスタのサイズに基づいて計算する
ことを特徴とする半導体集積回路の設計方法。
【請求項４６】
前記請求項２６〜４５の何れか１項に記載の半導体集積回路の設計方法において、
前記算出される統計パス遅延情報が所定範囲内に入るようにするために、前記Ｋｗ、前記Ｋｔ、前記Ｌｄの少なくとも１つを変化させるように設計回路を変更する
ことを特徴とする半導体集積回路の設計方法。
【請求項４７】
前記請求項４６記載の半導体集積回路の設計方法において、
前記Ｋｗ及びＫｔの少なくとも一方の変化は、パス中に含まれるトランジスタのサイズを変更することにより、行われる
ことを特徴とする半導体集積回路の設計方法。
【請求項４８】
前記請求項４６記載の半導体集積回路の設計方法において、
前記Ｋｗ及びＫｔの少なくとも一方の変化は、
パス中に存在する第１の論理素子と、前記第１の論理素子の出力を入力とする第２の論理素子との間に、第３の論理素子を挿入することにより、行われる
ことを特徴とする半導体集積回路の設計方法。
【請求項４９】
前記請求項４８記載の半導体集積回路の設計方法において、
前記第３の論理素子は、バッファ回路又はインバータ回路である
ことを特徴とする半導体集積回路の設計方法。
【請求項５０】
設計回路情報及びパスの遅延情報に基づいて、第１のパスの各ノードの立ち上がり遷移時間の和と立ち下がり遷移時間の和との比Ｋｔを計算する遷移時間比計算工程と、
前記設計回路情報及び前記パスの遅延情報に基づいて、前記第１のパス中の各ノードの配線容量の和とＭＯＳＦＥＴのゲート容量の和との比Ｋｗを計算する容量比計算工程と、
前記パスの遅延情報に含まれる前記第１のパスの遅延時間と、前記Ｋｔ及び前記Ｋｗの少なくとも一方依存した統計パス遅延情報を算出して出力する統計パス遅延情報算出工程とを含む
ことを特徴とする半導体集積回路の設計方法。
【請求項５１】
前記請求項１〜２５の何れか１項に記載の半導体集積回路の設計装置において、
更に、出力装置を備え、
前記出力装置に前記統計パス遅延情報と前記パスの遅延情報とが同時に出力される
ことを特徴とする半導体集積回路の設計装置。
【請求項５２】
前記請求項１〜２５の何れか１項に記載の半導体集積回路の設計装置において、
更に、グラフ生成部及び出力装置を備え、
前記グラフ生成部は、前記パスの遅延情報を加工した第１のグラフと、前記統計パス遅延情報を加工した第２のグラフとを生成し、
前記出力装置に前記第１のグラフと前記第２のグラフとが同時に出力される
ことを特徴とする半導体集積回路の設計装置。
【請求項５３】
前記請求項１〜２５の何れか１項に記載の半導体集積回路の設計装置において、
更に、グラフ生成部、出力装置及び入力装置を備え、
前記グラフ生成部は、前記パスの遅延情報を加工した第１のグラフと、前記統計パス遅延情報を加工した第２のグラフとを生成し、
前記出力装置に、前記入力装置からの入力に応じて前記第１のグラフと第２のグラフとが切り替えて出力される
ことを特徴とする半導体集積回路の設計装置。
【請求項５４】
前記請求項１〜２５の何れか１項に記載の半導体集積回路の設計装置において、
更に、グラフ生成部及び出力装置を備え、
前記グラフ生成部は、少なくとも前記パスの遅延情報を加工した情報と、少なくとも前記統計パス遅延情報を加工した情報との少なくとも一方を含む第３のグラフを生成し、
前記出力装置に前記第３のグラフが出力される
ことを特徴とする半導体集積回路の設計装置。
【請求項５５】
前記請求項５４記載の半導体集積回路の設計装置において、
前記第３のグラフは、更に前記Ｋｔ、前記Ｋｗ又はＬｄを加工した情報を含んでいる
ことを特徴とする半導体集積回路の設計装置。
【請求項５６】
前記請求項５２〜５５の何れか１項に記載の半導体集積回路の設計装置において、
前記第１、第２又は第３のグラフは、ヒストグラムである
ことを特徴とする半導体集積回路の設計装置。
【請求項５７】
前記請求項５２〜５５の何れか１項に記載の半導体集積回路の設計装置において、
前記第１、第２又は第３のグラフは、散布図である
ことを特徴とする半導体集積回路の設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、製造ばらつきを考慮した高性能且つ高歩留まりな半導体集積回路の設計方法及び設計装置に関する。
【背景技術】
【０００２】
近年の半導体製造プロセスの微細化に伴い製造ばらつきの増大が問題となっている。半導体集積回路のロジック設計においては、クロック信号を用いて一定期間内に処理を行う同期回路設計方法が主に用いられている。同期回路設計においてはクロックのサイクルタイムＴをＴ＝１／ｆ（ｆは周波数）としたとき、
【０００３】
【数１】
2007257342.tif 000003
【０００４】
を満たす必要がある。ここで、Ｔｐａｔｈは、レジスタ間の信号パス上に存在する組み合わせ論理回路の伝播遅延時間の和（以下パス遅延と呼ぶ）、ｓｋｅｗは、信号送り手のレジスタに加わるクロック信号と信号受け手のレジスタに加わるクロック信号との到達時間の差（クロックスキューと呼ぶ）、ｓｅｔｕｐは、フリップフロップ、ラッチなどのレジスタのセットアップ制約時間である。
【０００５】
半導体集積回路の設計においては、全ての信号パスについて前記式１を満たす必要がある。小規模な半導体集積回路の場合には、回路を構成するトランジスタや、抵抗、容量の各特性を考慮した回路シミュレーションを行うことにより、パス遅延を計算することができる。
【０００６】
しかし、大規模な半導体集積回路においては、素子数が多い関係上、このような回路シミュレーションを行うことは不可能である。
【０００７】
そこで、予め、集積回路を構成するセルと呼ばれる論理素子毎に各入力端子から出力端子までの伝播遅延時間や、出力端子の電圧波形の遷移時間、消費電力などの特性を回路シミュレーションにより計算して、データベース化（ライブラリと呼ばれる）しておく。大規模な集積回路のパス遅延時間の計算では、ライブラリを参照して、足し算と、ＭＡＸ、ＭＩＮ演算などの簡単な計算とにより、パス遅延時間を計算する方法が一般的に用いられている。この方法は、静的タイミング解析（Ｓｔａｔｉｃ Ｔｉｍｉｎｇ Ａｎａｌｙｓｉｓ：ＳＴＡ）と呼ばれている。
【０００８】
図７を用いて従来の静的タイミング解析によるパス遅延計算方法を説明する。セル遅延情報２０１と設計回路情報２０２とを入力する静的タイミング解析部２０３では、入力した設計回路情報２０２に含まれる信号パス毎に、セル遅延情報２０１に含まれるセルの伝播遅延時間や、出力端子の電圧波形の遷移時間、消費電力などの特性を参照し、足し算とＭＡＸ、ＭＩＮ演算とを用いて、パス遅延情報２０４を出力する。
【０００９】
しかし、このような静的タイミング解析方法では、近年の製造ばらつきの増大に起因して、実際に製造したパス遅延のワースト値に対して過剰な値を見積もることが知られている。この理由の１つは、従来は微小であったトランジスタの局所的なばらつきが無視できなくなってきていることである。例えば、静的タイミング解析を行う場合に、信号パス上に全く同一構成のセルが全く同じ入力、出力負荷条件であったときには、全く同じ遅延時間として計算されるが、トランジスタの局所的なばらつきが増大していると、実際にはこれらの遅延時間は異なってくる。この結果、ワースト値のトランジスタ特性を用いてシミュレーションした結果を用いた静的タイミング解析結果と、実際のパス遅延のワースト値が一致しなくなる。
【００１０】
また、パス遅延ばらつきに影響を与えるのは、トランジスタだけでなく、配線の容量や抵抗のばらつきにも依存する。これらのばらつき間の相関関係や、パスの回路構成によってパス遅延のばらつき幅は異なるため、これらの影響を適切にモデル化して、パス遅延のワースト値を見積もることが大変重要である。
【００１１】
近年、そのような要求に対し、論理素子やパス遅延のばらつきを統計的に扱う方法が提案されている。これは統計的静的タイミング解析（Ｓｔａｔｉｓｔｉｃａｌ Ｓｔａｔｉｃ Ｔｉｍｉｎｇ Ａｎａｌｙｓｉｓ：ＳＳＴＡ）と呼ばれている。
【００１２】
非特許文献１では、遅延時間とそのばらつきとを１次式で定義する方法を提案している。この方法によれば、信号パスを構成する論理素子の接続状態に応じてパス遅延ばらつきを算出することができ、過剰なマージンを排除できる。
【００１３】
また、特許文献１には、製造プロセスの変動による回路特性の変動を考慮してシミュレーションを行う方法が開示されている。更に、特許文献２には、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとの各ゲート長のばらつきの違いを考慮して、飽和電流のワースト値を抽出する方法が開示されている。
【非特許文献１】Ｃ. Ｖｉｓｗｅｓｗａｒｉａｈ 他 "Ｆｉｒｓｔ-ｏｒｄｅｒ ｉｎｃｒｅｍｅｎｔａｌ ｂｌｏｃｋ-ｂａｓｅｄ ｓｔａｔｉｓｔｉｃａｌ ｔｉｍｉｎｇ ａｎａｌｙｓｉｓ," Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ (ＤＡＣ)、ｐａｇｅｓ ３３１−３３６, Ｊｕｎｅ ２００４.
【特許文献１】特開２００２−１１０４８９号公報
【特許文献２】特開２００２−３０５２５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来の統計的静的タイミング解析方法では、静的タイミング解析方法のように実際に製造したパス遅延のワースト値に対して過剰な値を見積もってしまうことを抑制できるものの、次の欠点がある。
【００１５】
例えば、非特許文献１に示すような統計的静的タイミング解析方法では、各セルの遅延ばらつき幅を高精度に算出、表現することが難しく、このため、パス遅延ばらつきの算出精度を高めることが難しいという課題があった。また、従来の静的タイミング解析方法に比べて計算時間が増大するという課題があった。特許文献１記載方法についても、同様に計算時間が増大するという課題があった。
【００１６】
また、特許文献２に示す方法では、パスの回路構成によってパス遅延のばらつき幅が変化することが考慮されておらず、高精度化が困難という課題があった。
【００１７】
更に、非特許文献１に示すような統計的静的タイミング解析手法で計算したワースト遅延値は、従来の静的タイミング解析手法で算出したワースト遅延値とどの程度の違いがあるか判らず、設計者がプロセスばらつきに起因するパス遅延ばらつき幅の回路依存性の影響の大きさを把握したり、入力情報の誤りの有無を検証したりすることが難しかった。
【００１８】
本発明は、前記課題に鑑みてなされたものであり、その目的とするところは、半導体装置の製造プロセスの変動によるパス遅延時間の変動を高速且つ高精度に算出できる半導体集積回路の設計装置及び設計方法を提供することにある。
【００１９】
また、本発明の目的は、パスの回路構成によってパス遅延のばらつき幅がどのように変化するかを適切に考慮し、高速且つ高精度にパス遅延のワースト値を算出できる半導体集積回路の設計装置及び設計方法を提供することにある。
【課題を解決するための手段】
【００２０】
前記目的を達成するために、本発明の半導体集積回路の設計装置及び設計方法では、信号パスを構成する各理素子毎に遅延ばらつきを算出せず、予め作成した補正値テーブル又は補正値が一意に計算される解析式を用いて、従来の静的タイミング解析法で生成したパス遅延情報に、その補正値テーブル又は解析式から得た補正値を掛けて、統計的タイミング解析を行う。
【００２１】
すなわち、請求項１記載の発明の半導体集積回路の設計装置は、セルの遅延情報と設計回路情報とに基づいて、パス遅延情報を生成するパス遅延情報生成部と、素子ばらつき情報を入力し、回路パラメータ群の値の組み合わせ毎に前記素子ばらつき情報に応じた遅延補正値を算出し、この遅延補正値と前記回路パラメータ群の値の組合せとを対応させた回路依存遅延ばらつき補正テーブルを生成する補正テーブル生成部と、前記設計回路情報と、前記遅延情報生成部で生成したパス遅延情報とに基づいて、このパス遅延情報に含まれるパスの前記回路パラメータ群を各々計算すると共に、前記補正テーブル生成部で生成した回路依存遅延ばらつき補正テーブルを参照して前記計算した回路パラメータ群の各々に対応する遅延補正値を求め、この求めた遅延補正値と前記パス遅延情報とに基づいて統計パス遅延情報を算出して出力する統計パス遅延生成部とを含むことを特徴とする。
【００２２】
請求項２記載の発明は、前記請求項１記載の半導体集積回路の設計装置において、前記回路パラメータ群の１つは、少なくとも前記パス中を通る各ノードの立ち上がり遷移時間と立ち下がり遷移時間とに基づいて計算されることを特徴とする。
【００２３】
請求項３記載の発明は、前記請求項１又は２記載の半導体集積回路の設計装置において、前記回路パラメータ群の１つは、前記パスの各ノードの立ち上がり遷移時間の和と立ち下がり遷移時間の和との比Ｋｔであることを特徴とする。
【００２４】
請求項４記載の発明は、前記請求項１〜３の何れか１項に記載の半導体集積回路の設計装置において、前記回路パラメータ群の１つは、少なくとも前記パス中の各ノードの配線容量と、ＭＯＳＦＥＴのゲート容量とに基づいて計算されることを特徴とする。
【００２５】
請求項５記載の発明は、前記請求項１〜４の何れか１項に記載の半導体集積回路の設計装置において、前記回路パラメータ群の１つは、前記パス中の各ノードの配線容量の和と、ＭＯＳＦＥＴのゲート容量の和の比Ｋｗであることを特徴とする。
【００２６】
請求項６記載の発明は、前記請求項１〜５の何れか１項に記載の半導体集積回路の設計装置において、前記回路パラメータ群の１つは、パス中のセルの論理段数Ｌｄであることを特徴とする。
【００２７】
請求項７記載の発明は、前記請求項１〜６の何れか１項に記載の半導体集積回路の設計装置において、前記回路パラメータ群の１つは、その遅延値が所定範囲内であるパスの本数であることを特徴とする。
【００２８】
請求項８記載の発明は、前記請求項１〜７の何れか１項に記載の半導体集積回路の設計装置において、前記素子ばらつき情報の１つは、トランジスタの飽和電流値のばらつき情報であることを特徴とする。
【００２９】
請求項９記載の発明は、前記請求項８記載の半導体集積回路の設計装置において、前記トランジスタの飽和電流値の素子ばらつき情報は、Ｎ型ＭＯＳトランジスタの飽和電流値の中心値Ｉｄｓｎ＿ＴＹＰ及び標準偏差σ＿ＩＮ、Ｐ型ＭＯＳトランジスタの飽和電流値の中心値Ｉｄｓｐ＿ＴＹＰ及び標準偏差σ＿ＩＰ、並びに、Ｎ型ＭＯＳトランジスタの飽和電流値とＰ型ＭＯＳトランジスタの飽和電流値との相関係数Ｒ＿ＰＮであることを特徴とする。
【００３０】
請求項１０記載の発明は、前記請求項１〜９の何れか１項に記載の半導体集積回路の設計装置において、前記素子ばらつき情報の１つは、トランジスタのゲート端子の容量値のばらつき情報であることを特徴とする。
【００３１】
請求項１１記載の発明は、前記請求項１〜１０の何れか１項に記載の半導体集積回路の設計装置において、前記素子ばらつき情報の１つは、トランジスタのソース又はドレイン端子の容量値のばらつき情報であることを特徴とする。
【００３２】
請求項１２記載の発明は、前記請求項１〜１１の何れか１項に記載の半導体集積回路の設計装置において、前記素子ばらつき情報の１つは、トランジスタ以外の容量値のばらつき情報であることを特徴とする。
【００３３】
請求項１３記載の発明は、前記請求項１２記載の半導体集積回路の設計装置において、前記トランジスタ以外の容量値の素子ばらつき情報は、メタル配線の太さ、幅、高さのばらつきに起因する値であることを特徴とする。
【００３４】
請求項１４記載の発明は、前記請求項１〜１３の何れか１項に記載の半導体集積回路の設計装置において、前記補正テーブル生成部は、前記回路パラメータと前記遅延補正値との関係を表す解析式を用いて、回路パラメータに応じた遅延補正値を計算することを特徴とする。
【００３５】
請求項１５記載の発明は、前記請求項１〜１４の何れか１項に記載の半導体集積回路の設計装置において、前記補正テーブル生成部は、前記Ｉｄｓｐ＿ＴＹＰ及び前記σ＿ＩＰに依存した変数ｉｄｓｐと、前記Ｉｄｓｎ＿ＴＹＰ、前記σ＿ＩＮ、前記Ｒ＿ＰＮ及び前記変数ｉｄｓｐに依存したばらつき変数ｉｄｓｎと、前記トランジスタのゲート、ソース又はドレインの容量ばらつきに依存した変数ｃｇ１、ｃｇ２と、前記トランジスタ以外の容量のばらつき情報に依存した変数ｃｗ１、ｃｗ２との各変数に依存したパス遅延Ｔｐｄを算出することを特徴とする。
【００３６】
請求項１６記載の発明は、前記請求項１５記載の半導体集積回路の設計装置において、前記パス遅延Ｔｐｄは、前記比Ｋｔ及び比Ｋｗにも依存し、下記式
Ｋｔ（ ｃｇ１ + Ｋｗ ｃｗ１）/ ｉｄｓｐ + (ｃｇ２ + Ｋｗ ｃｗ２) / ｉｄｓｎ
又は
（ ｃｇ１ + Ｋｗ ｃｗ１）/ ｉｄｓｐ + Ｋｔ (ｃｇ２ + Ｋｗ ｃｗ２) / ｉｄｓｎ
又は
Ｋｔ（ Ｋｗ ｃｇ１ + ｃｗ１）/ ｉｄｓｐ + (Ｋｗ ｃｇ２ + ｃｗ２) / ｉｄｓｎ
又は
（ Ｋｗ ｃｇ１ + ｃｗ１）/ ｉｄｓｐ + Ｋｔ (Ｋｗ ｃｇ２ + ｃｗ２) / ｉｄｓｎ
を含んで表されることを特徴とする。
【００３７】
請求項１７記載の発明は、前記請求項１５又は１６記載の半導体集積回路の設計装置において、前記パス遅延Ｔｐｄの標準偏差に第１の定数値を掛けた値に前記パス遅延Ｔｐｄの中心値を足し合わせた値Ｔｐｄ＿ｗｏｒｓｔ１と、前記ばらつき変数ｃｇ１、ｃｗ１、ｉｄｓｐ、ｃｇ２、ｃｗ２、ｉｄｓｎの各々に第２〜第７の定数値を前記パス遅延式に代入したときの値をＴｐｄ＿ｗｏｒｓｔ２としたときの値との比Ｔｐｄ＿ｗｏｒｓｔ１／Ｔｐｄ＿ｗｏｒｓｔ２を、少なくとも前記回路パラメータＫｔ、Ｋｗの組み合わせ毎に前記テーブルの値として生成することを特徴とする。
【００３８】
請求項１８記載の発明は、前記請求項１〜１７の何れか１項に記載の半導体集積回路の設計装置において、前記セルの遅延情報には、各セルの内部ノードの遷移時間と、各セルの内部ノードの配線容量及びゲート容量との少なくとも一方を含むことを特徴とする。
【００３９】
請求項１９記載の発明は、前記請求項１〜１８の何れか１項に記載の半導体集積回路の設計装置において、各セルの内部ノードの遷移時間を、自己のセルに加わる入力波形の遷移時間、出力波形の遷移時間、及び伝播遅延時間に基づいて計算することを特徴とする。
【００４０】
請求項２０記載の発明は、前記請求項１〜１９の何れか１項に記載の半導体集積回路の設計装置において、各セルの内部ノードの配線容量及びゲート容量を、自己のセルの出力トランジスタのサイズに基づいて計算することを特徴とする。
【００４１】
請求項２１記載の発明は、前記請求項１〜２０の何れか１項に記載の半導体集積回路の設計装置において、前記算出される統計パス遅延情報が所定範囲内に入るようにするために、前記Ｋｗ、前記Ｋｔ、前記Ｌｄの少なくとも１つを変化させるように設計回路を変更することを特徴とする。
【００４２】
請求項２２記載の発明は、前記請求項２１記載の半導体集積回路の設計装置において、前記Ｋｗ及びＫｔの少なくとも一方の変化は、パス中に含まれるトランジスタのサイズを変更することにより、行われることを特徴とする。
【００４３】
請求項２３記載の発明は、前記請求項２１記載の半導体集積回路の設計装置において、前記Ｋｗ及びＫｔの少なくとも一方の変化は、パス中に存在する第１の論理素子と、前記第１の論理素子の出力を入力とする第２の論理素子との間に、第３の論理素子を挿入することにより、行われることを特徴とする。
【００４４】
請求項２４記載の発明は、前記請求項２３記載の半導体集積回路の設計装置において、前記第３の論理素子は、バッファ回路又はインバータ回路であることを特徴とする。
【００４５】
請求項２５記載の発明の半導体集積回路の設計装置は、設計回路情報及びパスの遅延情報に基づいて、第１のパスの各ノードの立ち上がり遷移時間の和と立ち下がり遷移時間の和との比Ｋｔを計算する遷移時間比計算手段と、前記設計回路情報及び前記パスの遅延情報に基づいて、前記第１のパス中の各ノードの配線容量の和とＭＯＳＦＥＴのゲート容量の和との比Ｋｗを計算する容量比計算手段と、前記パスの遅延情報に含まれる前記第１のパスの遅延時間と、前記Ｋｔ及び前記Ｋｗの少なくとも一方とに依存した統計パス遅延情報を算出して出力する統計パス遅延情報算出手段とを含むことを特徴とする。
【００４６】
請求項２６記載の発明の半導体集積回路の設計方法は、セルの遅延情報と設計回路情報とに基づいて、パス遅延情報を生成するパス遅延情報生成工程と、素子ばらつき情報を入力し、回路パラメータ群の値の組み合わせ毎に前記素子ばらつき情報に応じた遅延補正値を算出し、この遅延補正値と前記回路パラメータ群の値の組合せとを対応させた回路依存遅延ばらつき補正テーブルを生成する補正テーブル生成工程と、前記設計回路情報と、前記遅延情報生成工程で生成したパス遅延情報とに基づいて、このパス遅延情報に含まれるパスの前記回路パラメータ群を各々計算すると共に、前記補正テーブル生成工程で生成した回路依存遅延ばらつき補正テーブルを参照して前記計算した回路パラメータ群の各々に対応する遅延補正値を求め、この求めた遅延補正値と前記パス遅延情報とに基づいて統計パス遅延情報を算出して出力する統計パス遅延生成工程とを含むことを特徴とする。
【００４７】
請求項２７記載の発明は、前記請求項２６記載の半導体集積回路の設計方法において、前記回路パラメータ群の１つは、少なくとも前記パス中を通る各ノードの立ち上がり遷移時間と立ち下がり遷移時間とに基づいて計算されることを特徴とする。
【００４８】
請求項２８記載の発明は、前記請求項２６又は２７記載の半導体集積回路の設計方法において、前記回路パラメータ群の１つは、前記パスの各ノードの立ち上がり遷移時間の和と立ち下がり遷移時間の和との比Ｋｔであることを特徴とする。
【００４９】
請求項２９記載の発明は、前記請求項２６〜２８の何れか１項に記載の半導体集積回路の設計方法において、前記回路パラメータ群の１つは、少なくとも前記パス中の各ノードの配線容量と、ＭＯＳＦＥＴのゲート容量とに基づいて計算されることを特徴とする。
【００５０】
請求項３０記載の発明は、前記請求項２６〜２９の何れか１項に記載の半導体集積回路の設計方法において、前記回路パラメータ群の１つは、前記パス中の各ノードの配線容量の和と、ＭＯＳＦＥＴのゲート容量の和の比Ｋｗであることを特徴とする。
【００５１】
請求項３１記載の発明は、前記請求項２６〜３０の何れか１項に記載の半導体集積回路の設計方法において、前記回路パラメータ群の１つは、パス中のセルの論理段数Ｌｄであることを特徴とする。
【００５２】
請求項３２記載の発明は、前記請求項２６〜３１の何れか１項に記載の半導体集積回路の設計方法において、前記回路パラメータ群の１つは、その遅延値が所定範囲内であるパスの本数であることを特徴とする。
【００５３】
請求項３３記載の発明は、前記請求項２６〜３２の何れか１項に記載の半導体集積回路の設計方法において、前記素子ばらつき情報の１つは、トランジスタの飽和電流値のばらつき情報であることを特徴とする。
【００５４】
請求項３４記載の発明は、前記請求項３３記載の半導体集積回路の設計方法において、前記トランジスタの飽和電流値の素子ばらつき情報は、Ｎ型ＭＯＳトランジスタの飽和電流値の中心値Ｉｄｓｎ＿ＴＹＰ及び標準偏差σ＿ＩＮ、Ｐ型ＭＯＳトランジスタの飽和電流値の中心値Ｉｄｓｐ＿ＴＹＰ及び標準偏差σ＿ＩＰ、並びに、Ｎ型ＭＯＳトランジスタの飽和電流値とＰ型ＭＯＳトランジスタの飽和電流値との相関係数Ｒ＿ＰＮであることを特徴とする。
【００５５】
請求項３５記載の発明は、前記請求項２６〜３４の何れか１項に記載の半導体集積回路の設計方法において、前記素子ばらつき情報の１つは、トランジスタのゲート端子の容量値のばらつき情報であることを特徴とする。
【００５６】
請求項３６記載の発明は、前記請求項２６〜３５の何れか１項に記載の半導体集積回路の設計方法において、前記素子ばらつき情報の１つは、トランジスタのソース又はドレイン端子の容量値のばらつき情報であることを特徴とする。
【００５７】
請求項３７記載の発明は、前記請求項２６〜３６の何れか１項に記載の半導体集積回路の設計方法において、前記素子ばらつき情報の１つは、トランジスタ以外の容量値のばらつき情報であることを特徴とする。
【００５８】
請求項３８記載の発明は、前記請求項３７記載の半導体集積回路の設計方法において、前記トランジスタ以外の容量値の素子ばらつき情報は、メタル配線の太さ、幅、高さのばらつきに起因する値であることを特徴とする。
【００５９】
請求項３９記載の発明は、前記請求項２６〜３８の何れか１項に記載の半導体集積回路の設計方法において、前記補正テーブル生成工程は、前記回路パラメータと前記遅延補正値との関係を表す解析式を用いて、回路パラメータに応じた遅延補正値を計算することを特徴とする。
【００６０】
請求項４０記載の発明は、前記請求項２６〜３９の何れか１項に記載の半導体集積回路の設計方法において、前記補正テーブル生成工程は、前記Ｉｄｓｐ＿ＴＹＰ及び前記σ＿ＩＰに依存した変数ｉｄｓｐと、前記Ｉｄｓｎ＿ＴＹＰ、前記σ＿ＩＮ、前記Ｒ＿ＰＮ及び前記変数ｉｄｓｐに依存したばらつき変数ｉｄｓｎと、前記トランジスタのゲート、ソース又はドレインの容量ばらつきに依存した変数ｃｇ１、ｃｇ２と、前記トランジスタ以外の容量のばらつき情報に依存した変数ｃｗ１、ｃｗ２との各変数に依存したパス遅延Ｔｐｄを算出することを特徴とする。
【００６１】
請求項４１記載の発明は、前記請求項４０記載の半導体集積回路の設計方法において、前記パス遅延Ｔｐｄは、前記比Ｋｔ及び比Ｋｗにも依存し、下記式
Ｋｔ（ ｃｇ１ + Ｋｗ ｃｗ１）/ ｉｄｓｐ + (ｃｇ２ + Ｋｗ ｃｗ２) / ｉｄｓｎ
又は
（ ｃｇ１ + Ｋｗ ｃｗ１）/ ｉｄｓｐ + Ｋｔ (ｃｇ２ + Ｋｗ ｃｗ２) / ｉｄｓｎ
又は
Ｋｔ（ Ｋｗ ｃｇ１ + ｃｗ１）/ ｉｄｓｐ + (Ｋｗ ｃｇ２ + ｃｗ２) / ｉｄｓｎ
又は
（ Ｋｗ ｃｇ１ + ｃｗ１）/ ｉｄｓｐ + Ｋｔ (Ｋｗ ｃｇ２ + ｃｗ２) / ｉｄｓｎ
を含んで表されることを特徴とする。
【００６２】
請求項４２記載の発明は、前記請求項４０又は４１記載の半導体集積回路の設計方法において、前記パス遅延Ｔｐｄの標準偏差に第１の定数値を掛けた値に前記パス遅延Ｔｐｄの中心値を足し合わせた値Ｔｐｄ＿ｗｏｒｓｔ１と、前記ばらつき変数ｃｇ１、ｃｗ１、ｉｄｓｐ、ｃｇ２、ｃｗ２、ｉｄｓｎの各々に第２〜第７の定数値を前記パス遅延式に代入したときの値をＴｐｄ＿ｗｏｒｓｔ２としたときの値との比Ｔｐｄ＿ｗｏｒｓｔ１／Ｔｐｄ＿ｗｏｒｓｔ２を、少なくとも前記回路パラメータＫｔ、Ｋｗの組み合わせ毎に前記テーブルの値として生成することを特徴とする。
【００６３】
請求項４３記載の発明は、前記請求項２６〜４２の何れか１項に記載の半導体集積回路の設計方法において、前記セルの遅延情報には、各セルの内部ノードの遷移時間と、各セルの内部ノードの配線容量及びゲート容量との少なくとも一方を含むことを特徴とする。
【００６４】
請求項４４記載の発明は、前記請求項２６〜４３の何れか１項に記載の半導体集積回路の設計方法において、各セルの内部ノードの遷移時間を、自己のセルに加わる入力波形の遷移時間、出力波形の遷移時間、及び伝播遅延時間に基づいて計算することを特徴とする。
【００６５】
請求項４５記載の発明は、前記請求項２６〜４４の何れか１項に記載の半導体集積回路の設計方法において、各セルの内部ノードの配線容量及びゲート容量を、自己のセルの出力トランジスタのサイズに基づいて計算することを特徴とする。
【００６６】
請求項４６記載の発明は、前記請求項２６〜４５の何れか１項に記載の半導体集積回路の設計方法において、前記算出される統計パス遅延情報が所定範囲内に入るようにするために、前記Ｋｗ、前記Ｋｔ、前記Ｌｄの少なくとも１つを変化させるように設計回路を変更することを特徴とする。
【００６７】
請求項４７記載の発明は、前記請求項４６記載の半導体集積回路の設計方法において、前記Ｋｗ及びＫｔの少なくとも一方の変化は、パス中に含まれるトランジスタのサイズを変更することにより、行われることを特徴とする。
【００６８】
請求項４８記載の発明は、前記請求項４６記載の半導体集積回路の設計方法において、前記Ｋｗ及びＫｔの少なくとも一方の変化は、パス中に存在する第１の論理素子と、前記第１の論理素子の出力を入力とする第２の論理素子との間に、第３の論理素子を挿入することにより、行われることを特徴とする。
【００６９】
請求項４９記載の発明は、前記請求項４８記載の半導体集積回路の設計方法において、前記第３の論理素子は、バッファ回路又はインバータ回路であることを特徴とする。
【００７０】
請求項５０記載の発明の半導体集積回路の設計方法は、設計回路情報及びパスの遅延情報に基づいて、第１のパスの各ノードの立ち上がり遷移時間の和と立ち下がり遷移時間の和との比Ｋｔを計算する遷移時間比計算工程と、前記設計回路情報及び前記パスの遅延情報に基づいて、前記第１のパス中の各ノードの配線容量の和とＭＯＳＦＥＴのゲート容量の和との比Ｋｗを計算する容量比計算工程と、前記パスの遅延情報に含まれる前記第１のパスの遅延時間と、前記Ｋｔ及び前記Ｋｗの少なくとも一方依存した統計パス遅延情報を算出して出力する統計パス遅延情報算出工程とを含むことを特徴とする。
【００７１】
請求項５１記載の発明は、前記請求項１〜２５の何れか１項に記載の半導体集積回路の設計装置において、更に、出力装置を備え、前記出力装置に前記統計パス遅延情報と前記パスの遅延情報とが同時に出力されることを特徴とする。
【００７２】
請求項５２記載の発明は、前記請求項１〜２５の何れか１項に記載の半導体集積回路の設計装置において、更に、グラフ生成部及び出力装置を備え、前記グラフ生成部は、前記パスの遅延情報を加工した第１のグラフと、前記統計パス遅延情報を加工した第２のグラフとを生成し、前記出力装置に前記第１のグラフと前記第２のグラフとが同時に出力されることを特徴とする。
【００７３】
請求項５３記載の発明は、前記請求項１〜２５の何れか１項に記載の半導体集積回路の設計装置において、更に、グラフ生成部、出力装置及び入力装置を備え、前記グラフ生成部は、前記パスの遅延情報を加工した第１のグラフと、前記統計パス遅延情報を加工した第２のグラフとを生成し、前記出力装置に、前記入力装置からの入力に応じて前記第１のグラフと第２のグラフとが切り替えて出力されることを特徴とする。
【００７４】
請求項５４記載の発明は、前記請求項１〜２５の何れか１項に記載の半導体集積回路の設計装置において、更に、グラフ生成部及び出力装置を備え、前記グラフ生成部は、少なくとも前記パスの遅延情報を加工した情報と、少なくとも前記統計パス遅延情報を加工した情報との少なくとも一方を含む第３のグラフを生成し、前記出力装置に前記第３のグラフが出力されることを特徴とする。
【００７５】
請求項５５記載の発明は、前記請求項５４記載の半導体集積回路の設計装置において、前記第３のグラフは、更に前記Ｋｔ、前記Ｋｗ又はＬｄを加工した情報を含んでいることを特徴とする。
【００７６】
請求項５６記載の発明は、前記請求項５２〜５５の何れか１項に記載の半導体集積回路の設計装置において、前記第１、第２又は第３のグラフは、ヒストグラムであることを特徴とする。
【００７７】
請求項５７記載の発明は、前記請求項５２〜５５の何れか１項に記載の半導体集積回路の設計装置において、前記第１、第２又は第３のグラフは、散布図であることを特徴とする。
【００７８】
以上により、請求項１〜５０記載の発明では、実際のパス遅延のワースト値に近い値を見積もる統計的静的タイミング解析を行う場合に、一般的に用いられている静的タイミング解析法を用いてパス遅延情報を生成し、このパス遅延情報に、予め作成した補正テーブルや所定の解析式から得られるばらつき補正値を掛けて、統計パス遅延情報を得るので、従来の統計的静的タイミング解析法で必要だった各論理素子毎にばらつき幅を計算する必要がないと共に、計算時間の短縮が可能である。
【００７９】
特に、請求項２〜２５及び２７〜５０記載の発明では、パスの回路構成によってパス遅延のばらつき幅がどのように変化するかを適切に考慮することができるので、高速且つ高精度にパス遅延のワースト値を算出することができる。
【００８０】
更に、請求項２１〜２４及び４６〜４９記載の発明では、高速且つ高精度に算出されたパス遅延のワースト値に基づいて、パス回路の修正を行うことことができるので、半導体集積回路を高歩留まり化したり、消費電力やチップ面積を削減することが可能である。
【００８１】
加えて、請求項５１記載の発明では、ばらつきを考慮して補正する前の遅延値と補正後の遅延値とを比較することができ、ばらつきの影響による遅延値の違いを本半導体集積回路の設計装置の使用者が容易に理解できる。
【００８２】
また、請求項５２、５３記載の発明では、ばらつきを考慮して補正する前の遅延値と補正後の遅延値をグラフを用いて比較することができ、ばらつきの影響による遅延値の違いを本半導体集積回路の設計装置の使用者が容易に理解できる。
【００８３】
更に、請求項５４、５５記載の発明では、ばらつきを考慮して補正する前の遅延値と補正後の遅延値をグラフに種々に加工して比較することができ、ばらつきの影響による遅延値の違いを本半導体集積回路の設計装置の使用者が容易に理解できる。
【００８４】
加えて、請求項５６記載の発明では、前記グラフがヒストグラムであるので、ばらつきを考慮して補正する前の遅延値と補正後の遅延値の分布の違いを本半導体集積回路の設計装置の使用者が容易に理解できる。
【００８５】
更に、請求項５７記載の発明では、前記グラフが散布図であるので、ばらつきを考慮して補正する前の遅延値又は補正後の遅延値との変化の度合いを本半導体集積回路の設計装置の使用者が容易に理解できる。
【発明の効果】
【００８６】
以上説明したように、請求項１〜５０記載の発明によれば、統計的静的タイミング解析に際して、各論理素子毎にばらつき幅を計算する必要がなく、計算時間を短縮しながら、従来の静的タイミング解析法に比べて実際のパス遅延のワースト値に近いパス遅延値を見積もることが可能である。
【００８７】
特に、請求項２〜２５及び２７〜５０記載の発明によれば、高速且つ高精度にパス遅延のワースト値を算出できて、半導体集積回路を高歩留まり化したり、消費電力やチップ面積を削減することが可能である。
【００８８】
また、請求項５１〜５７記載の発明によれば、パスの回路構成に依存した遅延ばらつきの変化を考慮して、補正前のワースト遅延値と補正後のワースト遅延値との情報を同一画面上で比較することができ、設計者がその影響を容易に理解できると共に、その差異が妥当な範囲内にあるかどうかを検証できて、入力情報の誤りの有無を知ることができる。
【発明を実施するための最良の形態】
【００８９】
（実施形態１）
以下、本発明の第１の実施形態の半導体集積回路の設計方法及び装置について、図面を参照しながら説明する。
【００９０】
図１は本実施形態の半導体集積回路の設計装置を示すブロック図である。
【００９１】
図１において、１００はタイミング解析装置、１はパス遅延情報生成部、２は補正テーブル生成部、３は統計パス遅延生成部である。
【００９２】
パス遅延情報生成部部１においては、各セルの接続情報やセル間の配線の容量や抵抗などの寄生素子の接続情報を表す設計回路情報１５と、セル毎の入力ピンと出力ピン間の遅延時間や出力波形の遷移時間、消費電力やピンの寄生容量などの情報を含むセル遅延情報１４とから、各々のレジスタ間のパス遅延情報１７を生成する静的タイミング解析部１６を備える。設計回路情報１５には、セルの位置情報やセルの接続情報、セル間の配線の位置や寄生容量や寄生抵抗などが含まれる。
【００９３】
また、図１において、補正テーブル生成部２では、トランジスタや配線の容量、抵抗などのばらつきの情報を含む素子ばらつき情報２１からパスの回路特徴を表す回路パラメータの値毎に、パス遅延ばらつきの静的タイミング解析結果と実際のパス遅延ワースト値との差異を補正する値を計算して、この補正値を回路パラメータの組合せに対応して格納する回路依存遅延ばらつき補正テーブル２３を生成する回路依存遅延ばらつき補正テーブル生成部２２を備える。
【００９４】
更に、図１の統計パス遅延生成部３では、概述すると、前記パス遅延情報１７と、前記回路設計情報１５と、前記回路依存ばらつき補正テーブル２３とを入力し、統計パス遅延情報３１を出力する。
【００９５】
図２は、図１に示す半導体集積回路の設計装置のハードウェア構成を示す。図２に示す半導体集積回路の設計装置５０は、演算装置５１と、入力装置５２と、記憶装置５３と、出力装置５４とを備える。前記セル遅延情報１４、設計回路情報１５、素子ばらつき情報２１は、入力装置５２から入力された情報や、外部記憶装置５５から読み込んだ情報を元に記憶装置５３に蓄えられる。パス遅延情報１７、回路依存ばらつき補正テーブル２３、統計パス遅延情報３１は、記憶装置５３に蓄えられた情報と、入力装置５２から入力された情報を元に演算装置５１により加工されて、記憶装置５３に蓄えられる。記憶装置５３に蓄えられた情報は、出力装置５４から出力される。記憶装置５３は、ハードディスクドライブ、又はＤＶＤ、ＣＤ−ＲＯＭなどのメディアを着脱可能なドライブ、又はＤＲＡＭやＳＲＡＭ、不揮発メモリなどのメモリなどである。外部記憶装置５５は、ＤＶＤなどのメディアを着脱可能なドライブ、又はネットワークに接続されたハードディスクドライブ又はＤＶＤ、ＣＤ−ＲＯＭなどのメディアを着脱可能なドライブ、又はＤＲＡＭやＳＲＡＭ、不揮発メモリなどのメモリなどである。
【００９６】
各パス遅延を補正する構成を以下に詳しく説明する。単一のワーストコーナーのシミュレーション結果から得られるパス遅延情報と、実際の素子がばらついた場合のワースト遅延値とが一致しないのは、前述の局所的な素子ばらつきが要因の１つである。もう１つは、各素子ばらつきは互いに相関関係の有無があり、回路構成によってパス遅延に与える影響が異なることである。
【００９７】
補正テーブル生成部２において、回路依存遅延ばらつき補正テーブル２３を生成するためには、パス回路のどの情報がどのように影響を与えるかを明確化する必要があった。このため、パス回路の遅延特性を表す必要最小限の構成を含んだモデル回路として図３に示す回路を想定し、遅延特性を解析した。
【００９８】
図３は、パス回路の遅延特性を表現するモデル回路を示す。同図に示したモデルは、２個のインバータ回路から構成される。ＴＰ１、ＴＰ２はＰ型ＭＯＳトランジスタ、ＴＮ１、ＴＮ２はＮ型ＭＯＳトランジスタ、ａ、ｂ、ｃはノード、Ｃ１はＰ型ＭＯＳトランジスタＴＰ１、Ｎ型ＭＯＳトランジスタＴＮ１のゲート端子の等価容量、Ｃ２はＰ型ＭＯＳトランジスタＴＰ２、Ｎ型ＭＯＳトランジスタＴＮ２のゲート端子の等価容量、ＩＮＶ１、ＩＮＶ２はインバータ回路、Ｃｗ１、Ｃｗ２は配線容量を表す。ＩＤＮはＮ型ＭＯＳトランジスタＴＮ１の飽和電流、ＩＤＰはＰ型ＭＯＳトランジスタＴＰ１の飽和電流である。Ｔｐｄはノードａからノードｃまでの伝播遅延時間である。ＣＭＯＳ回路においては、立ち上がり遷移と立ち下がり遷移とが交互に繰り返されることから、パス遅延の遅延特性を表現するには、最低２段のインバータ回路を接続した遅延時間を考慮する必要がある。
【００９９】
このとき、ノードａからノードｃまでの伝播遅延時間Ｔｐｄ（ノードａの電圧波形が電源電圧の５０%を過ぎてから、ノードｃの電圧波形が電源電圧の５０%を過ぎるまでの時間）は、非特許文献２（Ｔａｋａｙａｓｕ Ｓａｋｕｒａｉ ａｎｄ Ａ. Ｒｉｃｈａｒｄ Ｎｅｗｔｏｎ、"Ａｌｐｈａ-Ｐｏｗｅｒ Ｌａｗ ＭＯＳＦＥＴ Ｍｏｄｅｌ ａｎｄ ｉｔｓ Ａｐｐｌｉｃａｔｉｏｎ ｔｏ ＣＭＯＳ Ｉｎｖｅｒｔｅｒ Ｄｅｌａｙ ａｎｄ Ｏｔｈｅｒ Ｆｏｒｍｕｌａｓ," ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ-ｓｔａｔｅ ｃｉｒｃｕｉｔｓ, ｖｏｌ. ２５, ｐａｇｅｓ ５８４--５９４, Ａｐｒｉｌ １９９０.）を参照して、下記式を用いて表される。
【０１００】
【数２】
2007257342.tif 000004
【０１０１】
【数３】
2007257342.tif 000005
【０１０２】
ここで、ＩＤＰ、ＩＤＮ、Ｃ１、Ｃ２、Ｃｗ１、Ｃｗ２は、正規分布のばらつきを持つ変数である。その中心値は、各々、ＩＤＰ＿ＴＹＰ、ＩＤＮ＿ＴＹＰ、Ｃ１＿ＴＹＰ、Ｃ２＿ＴＹＰ、Ｋｗ×Ｃ１＿ＴＹＰ、Ｋｗ×Ｃ２＿ＴＹＰである。その標準偏差の中心値との比を各々σＩＤＰ、σＩＤＮ、σＣ１、σＣ２、σＣｗ、σＣｗとすると、ＩＤＰ、ＩＤＮ、Ｃ１、Ｃ２、Ｃｗ１、Ｃｗ２は各々以下の式で表される。
【０１０３】
【数４】
2007257342.tif 000006
【０１０４】
【数５】
2007257342.tif 000007
【０１０５】
【数６】
2007257342.tif 000008
【０１０６】
【数７】
2007257342.tif 000009
【０１０７】
【数８】
2007257342.tif 000010
【０１０８】
【数９】
2007257342.tif 000011
【０１０９】
ここで、ｉＤＰ、ｉＤＮ、ｃ１、ｃ２、ｃｗは各々中心値１、標準偏差σＩＤＰ、σＩＤＮ、σＣ１、σＣ２、σＣｗ、σＣｗの変数である。このとき、Ｔｐｄは以下の式で表される。
【０１１０】
【数１０】
2007257342.tif 000012
【０１１１】
ここで、
【０１１２】
【数１１】
2007257342.tif 000013
【０１１３】
である。
【０１１４】
このとき、遅延時間Ｔｐｄのワースト値（ここでは、仮にＴｐｄ中心値＋３×Ｔｐｄの標準偏差）と遅延時間Ｔｐｄの中心値との比をＫｐと呼ぶと、Ｋｐは以下の式で表される。
【０１１５】
【数１２】
2007257342.tif 000014
【０１１６】
ここで、σ[]はカッコ内の標準偏差を表す関数とする。
【０１１７】
また、各変数ｉＤＰ、ｉＤＮ、ｃ１、ｃ２、ｃｗの各々のワーストコーナー値（ここでは、仮に、ｉＤＰ、ｉＤＮについては各々変数の中心値 −３×標準偏差、ｃ１、ｃ２、ｃｗについては各々変数の中心値 ＋３×標準偏差とする）をｉＤＰｓｓ、ｉＤＮｓｓ、ｃ１ｓｓ、ｃ２ｓｓ、ｃｗｓｓとする。この値を代入したときの遅延時間Ｔｐｄの値と遅延時間Ｔｐｄの中心値との比をＫｐ＿ｍａｘと呼ぶと、Ｋｐ＿ｍａｘは以下の式で表される。
【０１１８】
【数１３】
2007257342.tif 000015
【０１１９】
ここで、Ｋｐは図３のインバータ回路の実際の製造時、又は製造ばらつきを考慮したモンテカルロシミュレーションを行ったときのワースト値と中心値の比である。また、Ｋｐ＿ｍａｘは、従来用いられていた、ワーストコーナーパラメータを用いたシミュレーションによる、ワースト値と中心値の比に相当する。
【０１２０】
このとき、ｉＤＰとｉＤＮとが完全相関（相関係数Ｒ=１）、ｉＤＰ、ｉＤＮとｃ１、ｃ２、ｃｗとが完全な負の相関(相関係数Ｒ=-１)であるとき、ＫｐとＫｐ＿ｍａｘとは同じ値になる。しかし、ｉＤＰ、ｉＤＮ、ｃ１、ｃ２、ｃｗの相関係数が−１より大きく１未満であるとき、ＫｐとＫｐ＿ｍａｘとの値は一致しない。実際の製造時には、ｉＤＰ、ｉＤＮが完全相関、ｉＤＰ、ｉＤＮとｃ１、ｃ２、ｃｗとが完全な負の相関になることはない。即ち、従来のワーストコーナーパラメータを用いたシミュレーションによる遅延時間のワースト値は、実際の製造時のワースト値とは異なる。また、ＫｐとＫｐ＿ｍａｘとの関係は、回路パラメータＫＴ及びＫｗの値に左右される。また、ＫｐとＫｐ＿ｍａｘとの比をＫｐ補正値と定義する。
【０１２１】
【数１４】
2007257342.tif 000016
【０１２２】
このことを図４を用いて説明する。図４は、Ｋｐ、Ｋｐ＿ｍａｘ及びＫｐ補正値を、回路パラメータＫｗを変化させたときのグラフである。簡単のため、ｉＤＰ、ｉＤＮは固定値１、ｃ１及びｃ２は完全相関、ｃ１、ｃ２とｃｗとは相関ゼロとした。ｃ１、ｃ２、ｃｗの中心値は１、標準偏差は０.１/３とした。このとき、ｃ１ｓｓ、ｃ２ｓｓ、ｃｗｓｓは１.１となる。
【０１２３】
グラフの横軸はＫｗ’=Ｋｗ/(１+Ｋｗ)である。Ｋｗ=Ｋｗ’/(１-Ｋｗ’)である。
【０１２４】
Ｋｐ＿ｍａｘの値は、回路パラメータＫｗの値に関わらず一定である。これはｃ１ｓｓ、ｃ２ｓｓ、ｃｗｓｓの値が同じであるためであり、これらが異なるときは、Ｋｗ’に対して一次関数となる。ＫｐはＫｗ’が０又は１のとき最大値となり、Ｋｗ’が０.５のとき最小値となる。また、ＫｐとＫｐ＿ｍａｘとの比であるＫｐ補正値は、Ｋｗ’が０又は１のとき１、０.５のとき最小値となる。
【０１２５】
このように、設計回路に依存する回路パラメータが変化すると、Ｋｐ補正値が変化する。これは、実際の製造時のワースト値とワーストコーナーパラメータを用いたシミュレーションを行ったときのワースト値との比が、設計回路に依存して変化することを表す。Ｋｐ補正値がどのように変化するかは、式１２、式１３、式１４を用いて計算可能である。
【０１２６】
また、前記回路パラメータＫｔは式１１で表され、トランジスタの飽和電流ＩＤＰ＿ＴＹＰ、ＩＤＮ＿ＴＹＰを含むが、Ｔｒｉｓｅをノードｃの電圧波形の立ち上がり遷移時間、Ｔｆａｌｌをノードｂの電圧波形の立ち下がり遷移時間としたとき、前記非特許文献２より、近似的にＴｒｉｓｅ∝Ｃ１＿ＴＹＰ / ＩＤＰ＿ＴＹＰ、Ｔｆａｌｌ∝Ｃ２＿ＴＹＰ / ＩＤＮ＿ＴＹＰとして表されることから、
【０１２７】
【数１５】
2007257342.tif 000017
【０１２８】
で近似して計算することが可能である。
【０１２９】
尚、ＡＮＤ回路（＝ＮＡＮＤ回路とインバータ回路の縦続接続から構成される）やバッファ回路（＝インバータ回路２個又は偶数個の縦続接続から構成される）のような正論理のセルでは、入力が立ち上がり遷移の場合には、出力も立ち上がり遷移となるが、内部ノード（＝ＡＮＤ回路におけるＮＡＮＤ回路とインバータ回路の接続点など）では立ち下がりの遷移が起こる。セル遅延情報１４に内部ノードの遷移時間の情報を含めることにより、より一層に高精度な算出が可能となる。又は、セルの入力波形の遷移時間や、出力波形の遷移時間、入力ピンから出力ピンへの遅延時間などから多項式の近似式より算出するようにしても良い。
【０１３０】
次に、チップ内の局所的な製造ばらつきを考慮した場合のパス遅延の製造時のワースト値と中心値との比Ｋｐ＿ｔｏｔａｌを以下の式から計算する。
【０１３１】
【数１６】
2007257342.tif 000018
【０１３２】
ここで、Ｋｐは式１２で計算される値、Ｔｐｄｉはパス中の各々の論理素子の遅延時間の中心値、Ｋｃは局所的な製造ばらつきによる論理素子当りの遅延時間ばらつき（一例として、３×標準偏差）の中心値に対する比である。
【０１３３】
また、ワーストコーナーパラメータを用いたシミュレーションによるワースト値と中心値との比を表すＫｐ＿ｍａｘ＿ｔｏｔａｌは、以下の式から計算する。
【０１３４】
【数１７】
2007257342.tif 000019
【０１３５】
Ｋｐ＿ｍａｘは式１３で計算される値である。
【０１３６】
このとき、局所的な製造ばらつきを考慮したときのＫｐ補正値は、Ｋｐ＿ｍａｘ＿ｔｏｔａｌ / Ｋｐ＿ｔｏｔａｌ  で計算できる。
【０１３７】
以上より、実際の製造時のワースト値に等しいパス遅延値を算出することが、本実施形態を示す図１の半導体集積回路の設計装置により可能である。
【０１３８】
即ち、補正テーブル生成部２において、Ｋｐ、Ｋｐ＿ｍａｘ、Ｋｐ補正値（遅延補正値）（実際の製造時のワースト値とワーストコーナーパラメータを用いたシミュレーションを行ったときのワースト値の比）を、式１２、式１３、式１４を元に設計回路に依存して変化する回路パラメータＫｗ、ＫＴに応じて予め算出し、それ等を対応付けた回路依存遅延ばらつき補正テーブル２３を生成する。
【０１３９】
パス遅延情報生成部１において、ワーストコーナーパラメータを用いたトランジスタモデル１１を元に生成したセル遅延情報１４から静的タイミング解析より算出したパス遅延情報１７を生成する。
【０１４０】
統計パス遅延生成部３においては、図１に示したように、パス遅延情報１７と回路設計情報１５の情報を元に、パス中のパスのＲｉｓｅ遷移時間の和／Ｆａｌｌ遷移時間の和をＫｔとしてＫｔ算出部（遷移時間比計算手段）３ａで算出し、パスの各ノードの配線容量の和／ＭＯＳＦＥＴゲート容量の和を回路パラメータＫｗとしてＫｗ算出部（容量比計算手段）３ｂで算出する。この算出したパスの回路パラメータＫｔ、Ｋｗを元に回路依存ばらつき補正テーブル２３を参照して、Ｋｐ、Ｋｐ＿ｍａｘを求め、式１６、式１７から、局所的な製造ばらつきを考慮したＫｐ補正値をＫｐ＿ｍａｘ＿ｔｏｔａｌ / Ｋｐ＿ｔｏｔａｌから算出する。Ｋｐ補正値乗算部（統計パス遅延情報算出手段）３ｃでは、前記算出したＫｐ補正値をパス遅延情報１７に掛けることにより、統計パス遅延情報３１を出力する。
【０１４１】
以上示したように、本実施形態によれば、従来の静的タイミング解析法に比べて、実際の製造時のパス遅延のワースト値に近い値を算出できる効果が得られる。
【０１４２】
また、パス遅延情報の生成に一般的に用いられている静的タイミング解析法を用いているので、従来の統計的静的タイミング解析法で必要であった各論理素子毎にばらつき幅を計算する必要がない。予め作成した補正テーブルを参照してばらつき補正値を求め、この補正値を静的タイミング解析より得られたパス遅延に掛けて統計パス遅延情報を算出するので、計算時間の短縮が可能であるという効果が得られる。
【０１４３】
尚、本実施形態において、統計パス遅延生成部３における計算時間短縮のため、Ｋｐ、Ｋｐ＿ｍａｘ、Ｋｐ補正値は、補正テーブル生成部２において予め算出したが、これらの値を統計パス遅延生成部３において、回路パラメータＫｔ、Ｋｗの値に応じて逐次計算しても良い。この場合、式１の右辺であるＴｐａｔｈ + ｓｋｅｗ + ｓｅｔｕｐがサイクルタイムＴに対して一定の割合を越える場合のみＫｐ補正値を算出することにより、計算時間の短縮が可能である。
【０１４４】
また、本実施形態においては、回路依存遅延ばらつき補正テーブルを算出するのに図３のモデル回路を元に導出した解析式を用いたが、他のモデル回路に基いた解析式を用いたり、モンテカルロシミュレーションなどの統計方法を用いて算出しても良い。また、パスの特徴を表す回路パラメータとして、パス中のパスのＲｉｓｅ遷移時間の和 / Ｆａｌｌ遷移時間の和Ｋｔ、パスの各ノードの配線容量の和 / ＭＯＳＦＥＴゲート容量の和Ｋｗを用いたが、他の方法でパスのＫｔ、Ｋｗを算出しても良い。例えば、パスのＦａｌｌ遷移時間の和 / Ｒｉｓｅ遷移時間の和を用いても良いし、パスのＲｉｓｅ遷移時間の和 / (Ｒｉｓｅ遷移時間の和+Ｆａｌｌ遷移時間の和)を用いて回路依存遅延ばらつき補正テーブルを作成しても良い。回路パラメータＫｗについても同様である。
【０１４５】
また、他のパスの特徴を表す回路パラメータを用いても良い。チップ内の局所的な製造ばらつきを考慮した場合のパス遅延の製造時のワースト値の算出に、局所的な製造ばらつきによるセル当りの遅延時間ばらつきＫｃを用いて式１６で表したが、他の式を用いても良い。また、レスポンスサーフェス法や、モンテカルロシミュレーションなどにより、セル毎、ピン毎に予めチップ内の局所的な製造ばらつきによるセル当りの遅延ばらつき幅を算出してテーブル化しておき、参照するようにしても良い。
【０１４６】
（実施形態２）
次に、本発明の第２の実施形態の半導体集積回路の設計方法及び設計装置について図面を参照しながら説明する。
【０１４７】
図５は、本実施形態の半導体集積回路の設計装置のブロック図を示す。尚、本実施形態では、第１の実施形態において図１に示したブロック図と同一の構成については同一の符号を付し、その説明を省略する。
【０１４８】
本実施形態の半導体集積回路の設計装置１０１において、４は統計最大値演算部、３２は統計最大パス遅延情報である。
【０１４９】
統計パス遅延情報３１を出力するまでは第１の実施形態と同様であるので、その説明を省略する。統計最大値演算部４では、チップ内の局所的な製造ばらつきによるパス遅延のばらつき幅をパス毎に
【０１５０】
【数１８】
2007257342.tif 000020
【０１５１】
の式で計算した後、分布同士の最大値演算を行い、設計している半導体集積回路全体としての最大パス遅延の分布を算出する。
【０１５２】
尚、分布同士の最大値演算を行う方法については、分布の累積確率密度分布を算出し、その積により最大値演算後の累積確率密度分布を計算する方法が非特許文献３（Ａｎｉｒｕｄｈ Ｄｅｖｇａｎ他、“Ｂｌｏｃｋ-Ｂａｓｅｄ Ｓｔａｔｉｃ Ｔｉｍｉｎｇ Ａｎａｌｙｓｉｓ ｗｉｔｈ Ｕｎｃｅｒｔａｉｎｔｙ,” ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｃｏｍｐｕｔｅｒ-Ａｉｄｅｄ ｄｅｓｉｇｎ ２００３）に示されており、これを用いることができるし、その他の方法を用いても良い。
【０１５３】
前記非特許文献３に示す従来の統計的静的静的タイミング解析方法では、この分布同士の最大値演算をパス中の各ノード毎に行うため計算時間が大きくなっていたが、本実施形態によれば、パス遅延の分布を計算後にその最大値演算を行うので、計算時間を短縮することが可能である。
【０１５４】
（実施形態３）
以下、本発明の第３の実施形態の半導体集積回路の設計方法及び設計装置について、図面を参照しながら説明する。
【０１５５】
図６は、本実施形態の半導体集積回路の設計装置を示すブロック図を示す。尚、本実施形態では、第１の実施形態において図１に示したブロック図と同一の構成については同一の符号を付し、その説明を省略する。
【０１５６】
本実施形態の半導体集積回路の設計装置１０２において、４１は配置配線部、４２はタイミング判定部、４３は回路修正部である。
【０１５７】
配置配線部４１において、半導体集積回路の接続情報を読み込み、セルを配置、配線し、設計回路情報１５を生成する。この設計回路情報１５に基き、パス遅延情報生成部１、補正テーブル生成部２、統計パス遅延生成部３から統計パス遅延情報３１を出力する。この統計パス遅延情報３１に含まれる全てのパスの遅延時間が式１を満たすかどうかをタイミング判定部４２で判定する。ここで、全てのパスの遅延時間が式１を満たすとき、工程を終了する。また、半導体集積回路の制約条件がタイミングだけでなく、消費電力や面積などについても存在する場合は、その条件も満たしたときに工程を終了する。
【０１５８】
前記式１を満たさないパスが存在する場合には、回路修正部４３において回路修正を行う。このとき、前記実施形態１で説明したように、Ｋｐ補正値は前記回路パラメータＫｔ、Ｋｗに依存して変化する。よって、Ｋｐ補正値が小さくなるようにＫｔ、Ｋｗが変化するように回路修正を行う。回路パラメータＫｔを変えるには、セルに含まれるトランジスタのサイズを変更したり、負荷容量を変化させたり、バッファ回路を２つのインバータ回路で構成するなどの方法がある。回路パラメータＫｗを変えるには、同様に、トランジスタのサイズを変更したり、負荷容量を変化させれば良い。
【０１５９】
また、式１を満たすパスについてタイミングに余裕がある場合、トランジスタのサイズを小さくする方向に変更することにより、消費電力やチップ面積を小さくすることができる。
【０１６０】
以上説明したように、本実施形態によれば、従来の静的タイミング解析法に比べ、実際の製造時のパス遅延のワースト値に近い値を算出でき、そのワースト値が制約を満たすように回路変更を行うので、消費電力やチップ面積を小さくすることができる。
【０１６１】
（実施形態４）
以下、本発明の第４の実施形態の半導体集積回路の設計方法及び設計装置について、図面を参照しながら説明する。
【０１６２】
図８は、前記図２に示す本半導体集積回路の設計装置のハードウェア構成のうち出力装置を示す。同図において、５４は出力装置、６０は出力画面、６１は第１のグラフ、６２は第２のグラフである。
【０１６３】
前記第１のグラフ６１は、パス遅延情報１７を横軸とし、頻度を縦軸としたヒストグラムである。第２のグラフ６２は、統計パス遅延情報３１を横軸とし、頻度を縦軸としたヒストグラムである。この第１のグラフ６１と第２のグラフ６２とを出力装置５４の出力画面６０に同時に出力したり、入力装置５２の入力に応じて、第１のグラフ６１と第２のグラフ６２とを切り替えて出力する。
【０１６４】
従って、本実施形態によれば、ばらつきを考慮して補正する前の遅延値であるパス遅延情報１７と、補正後の遅延値である統計パス遅延情報との分布の違いを本半導体集積回路の設計装置の使用者が容易に理解できる効果が得られる。
【０１６５】
尚、前記第１のグラフ６１及び第２のグラフ６２の代わりに、同一のパスにおけるパス遅延情報１７の値と統計パス遅延情報３１の値とを同時に出力画面６０に出力することにより、ばらつきを考慮して補正する前の遅延値であるパス遅延情報１７と補正後の遅延値である統計パス遅延情報との値の違いを使用者が容易に理解できる効果が得られる。
【０１６６】
（実施形態５）
以下、本発明の第５の実施形態の半導体集積回路の設計方法及び設計装置について、図面を参照しながら説明する。
【０１６７】
図９は、前記図２に示す本半導体集積回路の設計装置のハードウェア構成のうち出力装置を示す。同図において、５４は出力装置、６０は出力画面、６３は第３のグラフである。
【０１６８】
前記出力画面６０には、統計パス遅延情報３１を横軸とし、パス遅延情報１７を縦軸とした散布図である第３のグラフを出力する。
【０１６９】
本実施形態によれば、ばらつきを考慮して補正する前の遅延値であるパス遅延情報１７と補正後の遅延値である統計パス遅延情報との変化の度合いを本半導体集積回路の設計装置の使用者が容易に理解できる効果が得られる。
【０１７０】
尚、前記第３のグラフ６３を、回路特徴を表すＫｔ、Ｋｗ若しくはＬｄを第１の軸とし、パス遅延情報又は統計パス遅延情報を第２の軸として表せば、回路特徴を表すパラメータと、パス遅延情報１７や統計パス遅延情報との関係を本半導体集積回路の設計装置の使用者が容易に理解できる効果が得られる。
【産業上の利用可能性】
【０１７１】
以上説明したように、本発明では、実際の半導体集積回路の製造ばらつきに起因するパス遅延のワースト値に近い値を少ない計算時間で算出することができるので、半導体集積回路の高歩留まり化又は高性能化に寄与する半導体集積回路の設計装置及び設計方法として有用である。
【図面の簡単な説明】
【０１７２】
【図１】本発明の第１の実施形態の半導体集積回路の設計装置を示すブロック図である。
【図２】同半導体集積回路の設計装置のハードウェア構成を示す図である。
【図３】パス回路の遅延特性を表すモデル回路を示す図である。
【図４】Ｋｐ、Ｋｐ＿ｍａｘ及びＫｐ補正値を、回路パラメータＫｗを変化させたときのグラフを示す図である。
【図５】本発明の第２の実施形態の半導体集積回路の設計装置を示すブロック図である。
【図６】本発明の第３の実施形態の半導体集積回路の設計装置を示すブロック図である。
【図７】従来の静的タイミング解析装置を説明するブロック図である。
【図８】本発明の第４の実施形態の半導体集積回路の設計装置に備える出力装置を示す図である。
【図９】本発明の第５の実施形態の半導体集積回路の設計装置に備える出力装置を示す図である。
【符号の説明】
【０１７３】
１                   パス遅延情報生成部
２                   補正テーブル生成部
３                   統計パス遅延生成部
３ａ                 Ｋｔ算出部（遷移時間比計算手段）
３ｂ                 Ｋｗ算出部（容量比計算手段）
３ｃ                 Ｋｐ補正値乗算部
（統計パス遅延情報算出手段）
４                   統計最大値演算部
１４                 セル遅延情報
１５                 設計回路情報
１６                 タイミング解析部
１７                 パス遅延情報
３１                 統計パス遅延情報
３２                 統計最大パス遅延情報
Ｋｔ、Ｋｗ           回路パラメータ
Ｋｐ、Ｋｐ＿max       遅延補正値
４１                 配置配線部
４２                 タイミング判定部
４３                 回路修正部
５０、１００、
１０１、１０２   半導体集積回路の設計装置
５１                 演算装置
５２                 入力装置
５３                 記憶装置
５４                 出力装置
５５                 外部記憶装置
６０                 出力画面
６１                 第１のグラフ
６２                 第２のグラフ
６３                 第３のグラフ
２００               静的タイミング解析装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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