(57)【要約】【課題】裏面に極めて低抵抗なオーミック・コンタクトを有する炭化珪素半導体装置及びその製造方法を提供する。【解決手段】第１の主表面（表面）の酸化速度が表面に対向する第２の主表面（裏面）の酸化速度より速い炭化珪素基板１と、表面側に配置された主要素子要素群（２、３、５、７、８）と、裏面にオーミック接触しているオーミック電極９とを備え、裏面は、製造工程において形成される、オーミック電極９との接触抵抗を増大させる抵抗増大層を含まない結晶面を形成していることである。抵抗増大層には、寄生エピ膜、結晶不整層、寄生固相反応層、及び汚染層が含まれる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の主表面の酸化速度が、当該第１の主表面に対向する第２の主表面の酸化速度より速い炭化珪素基板と、
前記第１の主表面側に配置された主要素子要素群と、
前記第２の主表面にオーミック接触しているオーミック電極とを備え、
前記第２の主表面は、製造工程において形成される、前記オーミック電極との接触抵抗を増大させる抵抗増大層を含まない結晶面を形成していることを特徴とする炭化珪素半導体装置。
【請求項２】
前記第２の主表面は、寄生エピ層を含まない結晶面を形成していることを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項３】
前記第２の主表面は、結晶不整層を含まない結晶面を形成していることを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項４】
前記第２の主表面は、寄生固相反応層を含まない結晶面を形成していることを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項５】
前記第２の主表面は、汚染層を含まない結晶面を形成していることを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項６】
前記炭化珪素基板は、前記第１の主表面を（０００−１）Ｃ面、前記第２の主表面を（０００１）Ｓｉ面とする六方晶系炭化珪素基板であることを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項７】
前記主要素子要素群は、前記炭化珪素基板より高抵抗であるか、もしくは前記炭化珪素基板と反対の伝導型を有する、前記第１の主表面上に成長したエピ成長層を有することを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項８】
前記主要素子要素群は、前記第１の主表面側から選択的なイオン注入により形成した不純物領域を有することを特徴とする請求項１又は７記載の炭化珪素半導体装置。
【請求項９】
前記オーミック電極は、熱処理を施すことなく前記第２の主表面に直接載置されたチタン又はアルミニウムからなることを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項１０】
前記オーミック電極は、前記第２の主表面上にニッケル膜又はコバルト膜を成膜した後、前記第２の主表面と固相反応させて形成された反応層からなることを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項１１】
前記炭化珪素半導体装置は、前記主要素子要素群として前記第１の主表面にショットキー接続されたショットキー電極を有する縦型ショットキーダイオードであることを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項１２】
前記主要素子要素群は、前記第１の主表面側に配設されたソース電極及びゲート電極とを有し、
前記オーミック電極はドレイン電極である
ことを特徴とする請求項１、７、８いずれか１項記載の炭化珪素半導体装置。
【請求項１３】
第１の主表面の酸化速度が、当該第１の主表面に対向する第２の主表面の酸化速度より速い炭化珪素基板の当該第１の主表面にエピ成長層を成長させ、
前記エピ成長層上に物理損傷保護膜を形成し、
その後、前記エピ成長層を成長させる際に同時に前記第２の主表面に形成された寄生エピ層を除去し、
その後、前記物理損傷保護膜を除去し、
その後、前記第２の主表面上にオーミック電極を形成する
ことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１４】
第１の主表面の酸化速度が、当該第１の主表面に対向する第２の主表面の酸化速度より速い炭化珪素基板の当該第１の主表面に耐熱酸化保護膜を形成し、
その後、前記第２の主表面に形成された結晶不整層を熱酸化膜に転化させ、
その後、前記耐熱酸化保護膜を除去し、
その後、前記熱酸化膜を除去し、
その後、前記第２の主表面上にオーミック電極を形成する
ことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１５】
第１の主表面の酸化速度が、当該第１の主表面に対向する第２の主表面の酸化速度より速い炭化珪素基板の当該第２の主表面に固相反応防止膜で被覆し、
その後、前記第１の主表面からイオン注入により不純物領域を形成し、
その後、前記固相反応防止膜を除去し、
その後、前記第２の主表面上にオーミック電極を形成する
ことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１６】
第１の主表面の酸化速度が、当該第１の主表面に対向する第２の主表面の酸化速度より速い炭化珪素基板の当該第１の主表面に耐熱酸化保護膜を形成し、
その後、前記第２の主表面を熱酸化膜で被覆し、
前記熱酸化膜を除去し、
その直後、前記第２の主表面上にオーミック電極を形成する
ことを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主たるデバイス構成要素を配設する表面（第１の主表面）の熱酸化速度が裏面（第２の主表面）の熱酸化速度より速い属性を有する炭化珪素基板を用いた縦型半導体装置及びその製造方法に関し、特に、裏面に極めて低抵抗のオーミック・コンタクトを形成する技術に関する。
【背景技術】
【０００２】
炭化珪素半導体（以下ＳｉＣと略記）は、ｐｎ接合の形成が可能で、珪素（Ｓｉ）や砒化ガリウム（ＧａＡｓ）等の他の半導体に比べて禁制帯幅Ｅｇが広い。例えば、６Ｈ−ＳｉＣで２．９３ｅＶ、４Ｈ−ＳｉＣで３．２６ｅＶである。
【０００３】
パワーデバイスのオン抵抗と逆方向耐電圧との間には原理的に禁制帯幅で規定されるトレードオフ関係がある。よって、現行のＳｉパワーデバイスでは、その禁制帯幅で決まる物性限界を超えて高性能を得ることは困難である。しかし、禁制帯幅の広いＳｉＣでパワーデバイスを構成すれば、従来のトレードオフ関係が緩和され、オン抵抗か逆方向耐電圧を著しく向上させたデバイス、または、両方をかなり程度向上させたデバイスが達成できる。オン抵抗と逆方向耐圧を保ったまま、チップサイズを極端に小さくできると言い換えることもできる。
【０００４】
デバイス設計の観点から、ＳｉＣパワーデバイスのオン抵抗を下げると同時にチップサイズを小さくするのに最も容易でかつ有効な方法は以下のとおりである。その方法は、Ｓｉパワーデバイスの場合と同様に、駆動されるべき大電流の流路を基板に垂直にして流路の占める面積を最小化するとともに、大電流の入口（電極）と出口（電極）を基板の表裏に分配するデバイス構造、すなわち、縦型デバイス構造にすることである。今日、高性能であって低オン抵抗なＳｉＣパワーデバイスを実現するために、この縦型デバイス構造を形成するための実用的な製造プロセスの開発が急務の課題になっている。
【０００５】
周知のように、ＳｉＣ縦型パワーデバイスの低オン抵抗化には、大電流の流路に直列に存在するすべての抵抗成分を最小化する必要がある。本発明で着目するＳｉＣ基板裏面のオーミック・コンタクトのコンタクト抵抗ρＢＣもそのような抵抗成分のひとつである。ここで「裏面」とは、縦型パワーデバイスの主要部分が形成されているＳｉＣ基板の第１の主表面（以下、「表面」という）と反対側にあるもう一つの主面（第２の主表面）を指している。例えば、縦型パワーＭＯＳＦＥＴｓ（金属−酸化物−半導体構造電界効果ドタンジスタ）では、ドレインコンタクト（電極）が形成される面が裏面に相当する。
【０００６】
ところで、ＳｉＣには様々な結晶多系があるが、結晶の育成は一般に容易ではない。今日、工業用として製造されているＳｉＣ基板は、３Ｃ（Ｅｇ＝２．２３ｅＶ）−ＳｉＣ、４Ｈ−ＳｉＣ（Ｅｇ＝３．２６ｅＶ）、及び６Ｈ−ＳｉＣ（Ｅｇ＝２．９３ｅＶ）の３つに限られている。Ｃは立方晶、Ｈは六方晶を表している。この中で、パワーデバイス用の基板としては禁制帯幅が広い４Ｈ−ＳｉＣ（または６Ｈ−ＳｉＣ）が有望である。
【０００７】
実際にパワーデバイスの製作が報告されているのは、（０００１）Ｓｉ面（以下「Ｓｉ面」と略称する）を表面＝デバイス形成面とする低抵抗４Ｈ−ＳｉＣ（または６Ｈ−ＳｉＣ）基板である。Ｓｉ面がデバイス形成面に選ばれるのには理由がある。縦型デバイスを構成するために必要な高抵抗の高品位エピ層が、Ｓｉ面には制御性よく成長できるからである。他の結晶面では高抵抗のエピ成長や再現性のよいエピ成長は困難であった。このため、今日まで、Ｓｉ面を用いた縦型パワーデバイスが開発の中心になっていた。
【０００８】
このような研究開発状況の中、２００２年、注目の技術発表があった。従来困難とされていた、４Ｈ−ＳｉＣの（０００−１）Ｃ面（以下「Ｃ面」と略称）にも高抵抗の高品位エピ膜が安定して成長できること、さらには、このエピ膜上に形成した横型の反転型ＭＯＳＦＥＴでチャネル移動度として７２ｃｍ２／Ｖｓが得られることが報告（例えば、非特許文献１と非特許文献２参照）された。なお、最近では、１００ｃｍ２／Ｖｓを大きく越えるものも報告されている。この発表以来、デバイス開発関係者の間ではＣ面を用いた高性能低オン抵抗縦型パワーデバイスの実現に期待が寄せられている。
【０００９】
ところが、このような期待にもかかわらず、Ｃ面をデバイス形成面とする縦型パワーデバイスが製作されたという報告はいまだない。従来技術としてのＳｉ面縦型パワーデバイスで培われた製造プロセスで製作しようとすると、Ｓｉ面縦型デバイスの比べて、オン抵抗がむしろ高くなり、同等に動作するものがなかなか得られないのである。
【非特許文献１】福田憲司ほか第63回応用物理学関係連合講演会24a-N-15（2002年9月新潟大）講演予稿集354ページ
【非特許文献２】K. Fukuda et al., Materials Science Forum Vols. 433-435 (2003) p. 567
【発明の開示】
【発明が解決しようとする課題】
【００１０】
横型のＣ面デバイスでは低オン抵抗のものが作製できるのに、縦型デバイスにするとできないという事実に着目して、上記障害の要因を鋭意追究した本発明者は、上記縦型デバイスの高オン抵抗障害を引き起こしている主たる部位が裏面（＝Ｓｉ面）のオーミック・コンタクトであることを突き止めた。そして、障害の本質は、裏面のオーミック・コンタクトがショットキー接触性を帯びたコンタクトになっていて、コンタクト抵抗が異常に高くなっている（ρＢＣ＞１０−２Ωｃｍ２）という問題であることを、解析の結果、明らかにした。
【００１１】
本発明はＣ面縦型デバイスの裏面コンタクトのオーミック性を向上させ、そのコンタクト抵抗をデバイスのオン抵抗に比べて無視できるまで低減し、それによって上記問題を解決することを目的としている。
【課題を解決するための手段】
【００１２】
本発明者は、裏面で良好なオーミック・コンタクトが得られないという問題は、つぎの４大要因で引き起こされていることを明らかにした。４大要因とは（１）寄生エピ膜、（２）結晶不整層、（３）寄生固相反応層、（４）汚染層である。
【００１３】
（１）「寄生エピ膜」とは、表面にエピ層を形成する際、裏面に寄生的に成長したエピ膜のことである。このエピ膜は低品質、かつ、低不純物濃度または異なる伝導タイプであって、これがオーミック電極の接触面に残されていると、コンタクト抵抗が急上昇する。
【００１４】
（２）「結晶不整層」とは、機械的損傷、物理的損傷、プラズマ損傷などが原因で結晶構造が乱れている基板裏面の表層領域のことである。例えば、裏面に対して加えられた研削や研磨、ドライエッチングなどが不整層を招く。この不整層は半導体性に乏しく不活性的であるだめ、高抵抗を呈し、これが接触面に存在するとコンタクト抵抗が著しく増大する。
【００１５】
（３）「寄生固相反応層」は、基板裏面が製造プロセスの途中で高温の金属に意図せず接触したときに、固相反応で形成される金属炭化物層あるいは金属珪化物層で、正規のオーミック電極の形成を阻害し、コンタクト抵抗の増大を誘発する。特に後述するように、表面に対して行う高温イオン注入などでこの問題が置きやすい。
【００１６】
（４）「汚染層」が、オーミック電極と基板裏側表面との間に介在すると、それが、有機物であっても無機物であっても、金属であっても、所望のＳｉＣ／電極界面の形成が困難となり、コンタクト抵抗が増大する。
【００１７】
Ｓｉ面を主要素子要素群が形成される主たるデバイス形成面とした従来技術では、裏面（Ｃ面）の酸化速度が表面（Ｓｉ面）よりも非常に高いため、たとえばゲート酸化などの製造プロセスの熱酸化過程で自然に（１）〜（３）が除去されていた。ところが、Ｃ面をデバイス形成面（表面）とする半導体装置では、裏面（Ｓｉ面）の酸化速度が著しく遅いので、自然に除去することが困難であり、これが、加算的に影響を及ぼして上記問題を引き起こしていた。
【００１８】
本発明は、この要因分析結果に着目して、上記問題点の解決を図った。すなわち、請求項に記載したように複数の手段を構じることによって、効果を累積的に積み上げ、上記問題を解決している。
【００１９】
即ち、本発明の特徴は、第１の主表面の酸化速度が当該第１の主表面に対向する第２の主表面の酸化速度より速い炭化珪素基板と、第１の主表面側に配置された主要素子要素群と、第２の主表面にオーミック接触しているオーミック電極とを備える炭化珪素半導体装置であって、第２の主表面は、製造工程において形成される、オーミック電極との接触抵抗を増大させる抵抗増大層を含まない結晶面を形成していることである。ここで、「抵抗増大層」には、寄生エピ膜、結晶不整層、寄生固相反応層、及び汚染層が含まれる。
【発明の効果】
【００２０】
本発明によれば、裏面に極めて低抵抗なオーミック・コンタクトを有する炭化珪素半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一あるいは類似の部分には同一あるいは類似な符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００２２】
本発明の第１及び第２の実施の形態では、主たるデバイス構成要素を配設する基板表面の熱酸化速度が、基板裏面の熱酸化速度より速い属性を有する炭化珪素（ＳｉＣ）基板を用いた縦型ＳｉＣ半導体装置及びその製造方法について説明する。
【００２３】
このような属性を有するＳｉＣ基板として、今日、工業用として入手可能なものは、（０００−１）Ｃ面（Ｃ面）を表面とし、（０００１）Ｓｉ面（Ｓｉ面）を裏面とする４Ｈ−ＳｉＣや６Ｈ−ＳｉＣを挙げることができるが、本発明は、これに限定されるものではない。
【００２４】
なお、以下の説明において、特に断らない場合は、ＳｉＣ基板にエピタキシャル層やその他の膜や電極が形成されたものを「基板」と呼んでいる。
【００２５】
＜第１の実施の形態＞
第１の実施の形態では、２端子縦型デバイスのひとつ、ショットキーダイオードに本発明を適用した例について説明する。
【００２６】
図１は、主要電極要素群を形成するためのデバイス形成面（第１の主表面）をＣ面としたショットキーダイオードを示す要部断面図である。
【００２７】
第１の実施の形態に係るショットキーダイオードは、第１の主表面（表面）と第１の主表面に対向する第２の主表面（裏面）とを備えるｎ＋型低抵抗単結晶４Ｈ−ＳｉＣ基板（ｎ＋型単結晶ＳｉＣ基板）１と、ｎ＋型単結晶ＳｉＣ基板１の表面側に配置された主要素子要素群（２、３a1〜３an、５、７、８）と、ｎ＋型単結晶ＳｉＣ基板１の裏面に接する非熱処理型オーミック電極（オーミック電極）９と、オーミック電極９に接する裏面配線１０とを有する。
【００２８】
ショットキーダイオードは、ショットキー電極７とオーミック電極９との間に流れる電流又は電圧を制御する。
【００２９】
ｎ＋型単結晶ＳｉＣ基板１は、１×１０１９／ｃｍ３以上の高いｎ型不純物濃度を有する炭化珪素基板である。ｎ＋型単結晶ＳｉＣ基板１の表面には（０００１）Ｃ面（Ｃ面）が露出し、裏面にはＣ面よりも物性的に一桁高い酸化速度を有する（０００１）Ｓｉ面（Ｓｉ面）が露出している。つまり、ｎ＋型単結晶ＳｉＣ基板１は、表面を（０００−１）Ｃ面、裏面を（０００１）Ｓｉ面とする六方晶系炭化珪素基板である。
【００３０】
オーミック電極９は、高品位で高ｎ型不純物濃度かつ高清浄度な属性を有するｎ＋型単結晶ＳｉＣ基板１の裏面に接して設けられている。換言すれば、オーミック電極９が接触している裏面は、ショットキーダイオードの製造工程において形成される、接触抵抗を増大させる原因となる抵抗増大層を含まない。具体的には、裏面には、基板内部と同等の結晶性と高不純物濃度を備えた高品位の結晶面が露出しており、低抵抗オーミック・コンタクトの形成を阻害する４要因（寄生エピ膜、結晶不整層、寄生固相反応層、及び汚染層）がすべて取り除かれている。
【００３１】
オーミック電極９の形成は、熱処理法（Post Deposition Annealing）でも、室温形成法でもよい。室温形成法では電極母材と電極は等しいが、熱処理法の場合は、電極母材（金属）とｎ＋型単結晶ＳｉＣ基板１とが固相反応してできた反応物（珪化物または炭化物）がオーミック電極９になる。室温形成法の場合、オーミック電極９の電極母材としては、アルミニウム（Ａｌ）またはチタン（Ｔｉ）が最も適しているが、本発明はこれに限定されるものではない。一方、熱処理法の場合、オーミック電極９の電極母材としては、ニッケル（Ｎｉ）やコバルト（Ｃｏ）などが最適であるが、これに限定されるものではない。接触面にｐ＋型ＳｉＣが露出している時に熱処理法でオーミック電極９を形成する場合には、ＴｉとＡｌの積層膜または混合膜が熱処理オーミック母材として適している。
【００３２】
第１の実施の形態において、主要素子要素群（２、３a1〜３an、５、７、８）には、ｎ＋型単結晶ＳｉＣ基板１の表面に接する厚み１０μｍ、窒素を５×１０１５／ｃｍ３添加した高品質のｎ−型エピ層２と、ｎ−型エピ層２の表層部所定領域に２μｍ間隔で形成されている幅２μｍの環状のｐ型電界緩和領域３a1，３a2、３a3‥‥、３anと、ｎ−型エピ層２の上に形成された開口部６を有するフィールド絶縁膜５と、開口部６の底面においてｎ−型エピ層２と接するショットキー電極７と、ショットキー電極７に機械的電気的に接し、フィールド開口部６を塞ぐように配置されている表面配線８とが含まれる。
【００３３】
ｎ−型エピ層２は、ｎ＋型単結晶ＳｉＣ基板１の表面に露出するＣ面からホモエピタキシャル成長させている。よって、図１に示すように、Ｃ面が表出したｎ＋型単結晶ＳｉＣ基板１の表面にｎ−型エピ層２が成長すると、ｎ−型エピ層２の表面にもＣ面が表出する。
【００３４】
ｐ型電界緩和領域３a1，３a2、３a3‥‥、３anは、イオン注入と活性化アニールとによって形成される。ｐ型電界緩和領域３a1，３a2、３a3‥‥、３anの数（ｎ）はダイオードの耐圧によって異なる。たとえば、１０００Ｖ耐圧の場合では５本くらいあればよい。
【００３５】
フィールド絶縁膜５は、炭化珪素の熱酸化膜と、その上部に熱酸化以外の手段で形成した絶縁膜を積層してなる。また、フィールド絶縁膜５は、ｎ−型エピ層２を含むＳｉＣ基板の表面全体を覆っているが、表面側の電極との接触を取るために開口部６を備える。
【００３６】
ショットキー電極７は、開口部６の底面においてｎ−型エピ層２とショットキー接続を形成している。ショットキー電極７の材料はオン電圧や阻止電圧などを考慮して、様々な導電性材料から選ぶことができる。ショットキー電極７の外縁端はｐ型電界緩和領域３a1（＝もっとも内側にあるｐ型環状領域）の上部に置かれている。
【００３７】
表面配線８の外縁端は、平面図で眺めたとき、ショットキー電極７の外縁端より外側であり、かつ、ｐ型電界緩和領域３a1の外縁端より内側にあるように設計されている。
【００３８】
裏面配線１０は、ダイボンディングを使途とした配線である。
【００３９】
次に、図２〜図４の断面工程図を用いて、図１に示した縦型ショットキーダイオードの製造方法を説明する。
【００４０】
（イ）はじめに、用意（購入）したｎ＋型４Ｈ−ＳｉＣ基板１を十分洗浄し、図２（ａ）に示すように、表面側に所望の厚み、例えば約１０μｍのｎ−型エピ層２をホモエピ成長させる。エピ層成長法としては、商業的に広く用いられている化学的気相成長法（ＣＶＤ）のほか、開発段階にある近接昇華法や液相成長法などを用いていもよい。
【００４１】
図２（ａ）中の不整層１６は、基板内部に比べて結晶構造が乱れている層であって、エピ成長する以前からあったもので、基板製造メーカがＳｉＣ基板１裏面を切削加工するときに与えたダメージ層である。
【００４２】
また、この基板表面へのホモエピ成長では、寄生的に基板裏面にもＳｉＣ膜（寄生エピ層１７）が付着する。寄生エピ層１７は、低品質でしかも不純物濃度が基板に比べて非常に低いので、僅か（たとえ厚み０．１μｍ未満）でも残っていると、低温コンタクトのコンタクト抵抗ρＢＣを劇的に増大させたり、ばらつかせたりする。そこで、第１の実施の形態では、ホモエピ成長の後、後述のフィールド絶縁膜５の形成工程までの間に、これを完全に除去する工程を設け、従来技術に比べてコンタクト抵抗ρＢＣの低減を図っている。
【００４３】
その方法の一例を具体的に説明する。ホモエピ成長した基板１表面に約２μｍのＳｉＯ２膜あるいはＰＳＧ膜（リンドープシリケートガラス）などを成膜して、デバイスの主要部分が製作される基板表面を保護する。その後、基板裏面を周知の切削手段で研削あるいは研磨する。この時、基板の表面と裏面とで高い平行度が得られるように注意する。表面に形成する保護膜は、切削の際、表面に切削痕が入ったり、金属汚染物が侵入するのを防止するために必要である。切削痕も侵入金属汚染物もデバイス不良の原因のひとつである。もし、寄生エピ層１７の厚みが薄い場合は、研削の替わりに、誘導結合プラズマエッチング（ＩＣＰ）などのドライエッチングで除去するようにしてもよい。
【００４４】
次に、フォトリソグラフィ（＝フォトレジスト・パターニング）とドライ及びウエットエッチング法を用いて、前記した保護膜をパターニングし、露光用アライメントマーク形成用ＳｉＣエッチングのためのハードマスク（非表示）を形成する。ドライ及びウエットエッチング技術とは、反応性イオンエッチング（ＲＩＥ）や誘導結合プラズマエッチング（ＩＣＰ）などの異方性ドライエッチングでＳｉＯ２膜を除去する際、基板表面がプラズマダメージを受けるのを防止するため、ＳｉＯ２膜が完全に除去される直前にドライエッチングを停止し、残りの部分を緩衝フッ酸溶液（ＢＨＦ）などを用いたウエットエッチングで除去するようにした複合エッチング技術である。
【００４５】
エッチング用ハードマスクができたところで、ＲＩＥやＩＣＰなどの手段を用いてＳｉＣエッチングを実行し、終了したら、希釈フッ酸溶液（ＤＨＦ）を用いて、ハードマスクを完全に除去すると、基板上にアライメントマーク（非表示）が形成される。
【００４６】
（ロ）続けて、図２（ｂ）に示すように、ｎ−型エピ層２表面にｐ型電界緩和領域３a1，３a2、３a3‥‥を選択形成するためのイオン注入マスク１１を次のようにして形成する。
【００４７】
まず、厚さ約１．５μｍのＳｉＯ２膜をＣＶＤ法などで基板表面全面に堆積し、ｐ型電界緩和領域３a1，３a2、３a3‥‥、３anの形成予定領域の上にあるＳｉＯ２膜をフォトリソグラフィとドライ及びウエットエッチング技術とで選択的に除去する。
【００４８】
ｎ＋型単結晶ＳｉＣ基板１からフォトレジストを除去し、十分洗浄したあと、ｎ＋型単結晶ＳｉＣ基板１表面に厚さ１０〜３０ｎｍの薄いＳｉＯ２膜を減圧化学的気相成長法（ＬＰＣＶＤ）で堆積し、これをイオン注入飛程を抑制するためのスルーＳｉＯ２膜（非表示）とする。このとき基板裏面にも同様に薄いスルーＳｉＯ２膜がつくことになる。
【００４９】
イオン注入マスク１１ができあがったところで、図２（ｂ）のように、基板表面にＡｌ＋イオンを多段イオン注入して、ｐ型電界緩和領域３a1，３a2、３a3‥‥の前駆体領域１１a1，１１a2、１１a3‥‥を形成する。ｐ型電界緩和領域３a1，３a2、３a3‥‥のイオン注入条件の一例を示すと以下のとおりである。
【００５０】
基板温度  ７００℃
加速エネルギー／ドーズ
第１段  ３００ｋｅＶ／８．３×１０１５／ｃｍ２
第２段  １９０ｋｅＶ／３．２×１０１５／ｃｍ２
第３段  １５０ｋｅＶ／２．１×１０１5／ｃｍ２
第４段  １００ｋｅＶ／１．９×１０１５／ｃｍ２
第５段    ６０ｋｅＶ／１．７×１０１5／ｃｍ２
第６段    ３０ｋｅＶ／９．４×１０１４／ｃｍ２
７００℃で上記イオン注入するとき、基板裏面にもスルーＳｉＯ２膜が形成されている。この膜が保護膜となって、加熱されたプラテンあるいはサセプタ面に存在する金属がｎ＋型単結晶ＳｉＣ基板１裏面に直接接触して汚染したり、固相反応するのを防止することができる。プラテン自体が金属でない場合でも、汚染物としてプラテンに付着している金属が汚染や固相反応を起こす。従来技術においては、これら汚染や固相反応が要因となって、後に形成される裏面低温コンタクトのコンタクト抵抗を増大させていた。しかし、第１の実施の形態では、保護膜としてのスルーＳｉＯ２膜を裏面に形成してからｎ−型エピ層２表面に高温イオン注入することで、寄生固相反応層から誘発されるコンタクト抵抗高くなるという問題を解決している。
【００５１】
第１の実施の形態では寄生固相反応層を抑止する保護膜として、基板裏面に自動的に形成されたスルーＳｉＯ２膜を用いているが、別工程で専用の保護膜を裏面に形成した後、裏面に高温イオン注入するようにしてもよい。この場合、ＳｉＯ２膜である必要はなく、Ｓｉ３Ｎ４や多結晶シリコンなど、他の材質からなる膜でもよい。
【００５２】
なお、図２（ｂ）の不整層１６ｂは図２（ａ）の寄生エピ層１７の切削除去加工で新規に形成された結晶不整層である。なお、結晶不整層１６は既に除去されている。
【００５３】
（ハ）ｐ型電界緩和領域３a1，３a2、３a3‥‥のイオン注入が終了したところで、基板をＢＨＦ溶液（緩衝フッ酸溶液）に浸漬して、表裏にあるすべてのＳｉＯ２膜、つまりマスク膜とスルーＳｉＯ２膜を除去する。続けて、基板を十分洗浄し、乾燥した後、活性化アニールを行い、図２（ｃ）のように、前駆体領域１１a1，１１a2、１１a3‥‥、１１anを活性化させて、ｐ型電界緩和領域３a1，３a2、３a3‥‥を形成する。
【００５４】
この活性化アニールは高純度のカーボンサセプタの上に、基板表面が上を向く、つまりｎ＋型単結晶ＳｉＣ基板１の裏面がサセプタを接するように置き、例えばアルゴン（Ａｒ）等の高純度不活性ガス雰囲気あるいは僅かにシランを含有する高純度不活性ガス雰囲気のなかで、１６００℃以上の温度で急速加熱処理を行うことで実施する。
【００５５】
（ニ）ｐ型電界緩和領域３a1，３a2、３a3‥‥の活性化が済んだところで、基板を十分洗浄・乾燥してから、基板の表裏面を１１００℃、酸素雰囲気中で熱酸化（第１熱酸化）する。これにより、図３（ａ）に示すように基板表面に約４０ｎｍの熱酸化膜３１を成長させる。続けて、基板表面にＬＰＣＶＤ法で緻密な耐酸化性膜、たとえばＳｉ３Ｎ４膜（以下ＳｉＮ膜と略記）３２を厚さ１５０〜４００ｎｍで成膜する。なお、第１熱酸化では、基板の裏面も酸化されるが、裏面は酸化速度の遅いＳｉ面であるため、酸化膜の厚みは表面の約１／１０と薄い。よって、この時点で、結晶不整層１６ｂは依然として残されている。熱酸化膜３１は、ＳｉＮ膜３２の強力な引っ張り応力で、基板１表面が損傷を受けるのを防止する役目を果たしている。
【００５６】
基板表面にＳｉＮ膜３２を成膜したところで、基板の裏面に付着したＳｉＮ膜をドライエッチングで除去する。続けて、基板裏面に成長した熱酸化膜を、ＢＨＦ（緩衝フッ酸）溶液またはＤＨＦ（希釈フッ酸）溶液を用いたウエットエッチングで除去すると、図３（ａ）のような断面構造になる。
【００５７】
（ホ）次に、基板を十分洗浄・乾燥してから、基板１を１１６０℃、酸素雰囲気中で熱酸化（第２熱酸化）する。これにより、図３（ｃ）のように、基板裏面の結晶不整層１６ｂを完全に酸化させ、熱酸化膜１４に転化させる。このとき、表面のＳｉＮ膜３２もやや酸化され、熱酸化膜３３がわずかに成長する。
【００５８】
この第２熱酸化は、第１の実施の形態においていくつかの重要な意味を持つので説明する。第１は、基板裏面のオーミック・コンタクトの低抵抗化を妨げる４要因のひとつである結晶不整層１６ｂ及び結晶不整層１６をこの時点で消滅させている点である。これによって、オーミック電極９のコンタクト抵抗の低減が実現される。第２は、第２熱酸化は裏面に対する一種の犠牲酸化であり、熱酸化膜１４直下のＳｉＣ基板の裏面に汚染層のない清浄表面を用意するともに、それを熱酸化膜１４で保護する構造を作っていることである。この清浄表面、つまりＳｉＣ基板１と熱酸化膜１４との界面は、後述するように、オーミック電極９母材の成膜直前まで維持される。第３は、第２酸化の後にも、表面の不純物領域３a1，３a2、３a3‥‥を保存している点ある。縦型ＳｉＣデバイスは、表面の酸化速度が裏面の酸化速度より高い属性をもつＳｉＣ基板１を用いているため、裏面の犠牲酸化（第２酸化）を行うと表面の各種不純物領域が酸化されて消失するため、これができない。本発明の第１の実施の形態では、裏面の犠牲酸化の前に表面に熱酸化防止膜３２を配設して、裏面のみの選択的な犠牲酸化の実行を可能にしている。
【００５９】
（へ）次に、基板の表裏両面に第２の熱酸化防止膜、例えばＳｉＮ膜３４をＬＰＣＶＤで堆積する。その直後に、基板の表面の第２の熱酸化防止膜（ＳｉＮ膜）３４と熱酸化膜３３、ＳｉＮ膜３２をそれぞれドライエッチングで除去し、最後に熱酸化膜３１をＢＨＦ溶液でエッチングし除去する。これにより、図３（ｃ）のような構造が得られえる。
【００６０】
裏面のＳｉＮ膜３４はＢＨＦ溶液では容易には除去されないので、裏面のＳｉＮ膜３４及び熱酸化膜１４が除去されずに保存される。
【００６１】
（ト）次に、基板を十分洗浄・乾燥してから、基板の表裏両面に１０００℃、酸素雰囲気中で熱酸化（第３熱酸化）する。第３酸化の後、直ちに当該熱酸化膜（ＳｉＯ２）をＢＨＦ溶液で除去する。この熱酸化は、基板表面に１０〜２０ｎｍのＳｉＯ２膜が成長するよう行うのが好ましい。この熱酸化で起こる裏面のＳｉＮ３４表面の酸化は僅かである。
【００６２】
続けて、再び基板を十分洗浄してから、１０００℃、ドライ酸素雰囲気で熱酸化（第４熱酸化）を行い、図４（ａ）に示すように基板１の表面に凡そ５〜２０ｎｍ厚の熱酸化膜１２を成長させる。そしてさらにこの上に、ＣＶＤなどの手段を用いて、例えば６００ｎｍ厚の厚いＳｉＯ２膜１３を堆積する。これにより、図４（ａ）のような熱酸化膜１２とＣＶＤ−ＳｉＯ２膜１３からなる２層構造のフィールド絶縁膜５が形成される。
【００６３】
（チ）次に、フォトリソグラフィで開口部６のパターンを有するフォトレジストマスクを基板表面に形成する。このマスクを用いてＲＩＥ等でドライエッチングを行い、フィールド絶縁膜５が貫通する少し前に終了する。その後、ＢＨＦ溶液によるウエットエッチングに切り替え、開口部６を貫通させる（以下「ドライ及びウエットエッチング法」と称する）。
【００６４】
フィールド絶縁膜５に開口部６が貫通してエピ層２の表面が露出したところで、基板を十分に濯ぎ乾燥させた後、基板を真空蒸着装置あるいはスパッタリング装置に装着し、基板表面全面に所望のショットキー電極材料を成膜する。もしショトッキー電極材料が、ＴｉやＡｌのように、純水やフォトレジスト剥離液で酸化したり溶解したりしやすい材料の場合には、さらにこの膜の上に、反応防止用の導電膜、たとえば、白金（Ｐｔ）を厚み５０ｎｍ〜１５０ｎｍの範囲で連続成膜するとよい。成膜の済んだ基板を成膜装置から取り出したところで、基板を、超音波振動を加えながらフォトレジスト剥離液に浸漬し、表裏面のフォトレジストをきれいに取り除き、超純水で十分濯ぎ、乾燥させる。これにより、図４（ｂ）に示すように、開口部６の底にショットキー電極７を自己整合的に配設することができる。
【００６５】
（リ）続けて、ＤＣマグネトロンスパッタリングなどの手段を用いて、基板表面全面に厚い表面配線材料を蒸着して、その後、同配線材料を周知のフォトリソグラフィとＲＩＥなどのドライエッチング法を用いてパターニングして図４（ｃ）に示すような表面配線８を形成する。表面配線材料としては、たとえば、５０ｎｍ厚のＴｉと２μｍ厚のＡｌを連続蒸着した積層膜を用いることができる。
【００６６】
（ヌ）次に、基板表面に保護用のフォトレジストを塗布してから、基板裏面を被覆していたＳｉＮ膜３４と熱酸化膜１４をドライエッチングとＢＨＦ溶液エッチングで除去する。ここで、露出した基板１裏面は、前述の（ホ）工程で形成した高品質、高不純物濃度、高清浄度の結晶面である。
【００６７】
そして、基板を超純水で十分すすぎ、乾燥させた後、直ちに、基板裏面全面に電子ビーム蒸着やＤＣスパッタリングなどの成膜手段を用いて前述した所定の（たとえばＡｌまたはＴｉ）オーミック電極９及び裏側面配線１０の材料を所望の厚みだけ蒸着する。このようして、コンタクト抵抗を上昇させる４大要因の一つ「汚染層」のない裏面側オーミック電極／ＳｉＣ界面が実現される。
【００６８】
蒸着が終了したら、基板を専用のフォトレジスト・ストリッパ溶液に浸漬させ、基板表面に塗布した保護用フォトレジストを完全に剥離する。そして、基板を十分洗浄し、超純水で十分濯いでから乾燥させると図１に示した大電力ショットキーダイオードの最終構造になる。
【００６９】
以上、詳しく説明したとおり、本発明の第１の実施の形態によれば、表面側の熱酸化速度が裏面の熱酸化速度より速い属性を示すＳｉＣ基板を用いて縦型炭化珪素半導体装置を製造する時、裏面のオーミック電極の形成においてコンタクト抵抗の低抵抗化を阻害する４大要因を総て排除した上でオーミック電極を形成することができる。つまり、第２の主表面（裏面）は、製造工程において形成される、オーミック電極９との接触抵抗を増大させる抵抗増大層を含まない結晶面を形成している。よって、従来技術より、格段のコンタクト抵抗の低減が可能である。したがって、主たるデバイス構成要素を配設する基板表面の熱酸化速度が、基板裏面の熱酸化速度より速い属性を有するＳｉＣ基板を用いた縦型炭化珪素半導体装置の裏面に、極めて低抵抗のオーミック・コンタクトを実現することができる。
【００７０】
オーミック電極９が接触する基板裏面は、寄生エピ層を含まない結晶面を形成している。これにより、コンタクト抵抗の低抵抗化を阻害する要因の１つを排除することができる。
【００７１】
オーミック電極９が接触する基板裏面は、結晶不整層を含まない結晶面を形成している。これにより、コンタクト抵抗の低抵抗化を阻害する要因の１つを排除することができる。
【００７２】
オーミック電極９が接触する基板裏面は、寄生固相反応層を含まない結晶面を形成している。これにより、コンタクト抵抗の低抵抗化を阻害する要因の１つを排除することができる。
【００７３】
オーミック電極９が接触する基板裏面は、汚染層を含まない結晶面を形成している。これにより、コンタクト抵抗の低抵抗化を阻害する要因の１つを排除することができる。
【００７４】
ＳｉＣ基板１は、表面を（０００−１）Ｃ面、裏面を（０００１）Ｓｉ面とする六方晶系炭化珪素基板である。これにより、表面の酸化速度が、裏面の酸化速度より速い属性を実現することができる。
【００７５】
表面にエピ成長層（ｎ−型エピ層）２を成長させ、エピ成長層２上に物理損傷保護膜１１を形成し、その後、エピ成長層２を成長させる際に同時に裏面に形成された寄生エピ層１７を除去し、その後、物理損傷保護膜１１を除去し、その後、裏面上にオーミック電極９を形成する。これにより、寄生エピ層を含まない基板裏側結晶面を形成することができる。
【００７６】
表面に耐熱酸化保護膜（ＳｉＮ膜）３２を形成し、その後、裏面に形成された結晶不整層１６、１６ｂを熱酸化膜１４に転化させ、その後、耐熱酸化保護膜３２を除去し、その後、熱酸化膜１４を除去し、その後、裏面上にオーミック電極９を形成する。これにより、結晶不整層１６、１６ｂを含まない基板裏側結晶面を形成することができる。
【００７７】
裏面に固相反応防止膜（スルーＳｉＯ２膜）で被覆し、その後、表面からイオン注入により不純物領域１１a1〜anを形成し、その後、固相反応防止膜を除去し、その後、裏面上にオーミック電極９を形成する。これにより、寄生固相反応層を含まない基板裏側結晶面を形成することができる。
【００７８】
表面に耐熱酸化保護膜（ＳｉＮ膜）３２を形成し、その後、裏面を熱酸化膜１４で被覆し、熱酸化膜１４を除去し、その直後、裏面上にオーミック電極９を形成する。これにより、汚染層を含まない基板裏側結晶面を形成することができる。
【００７９】
実際、本発明の第１の実施の形態に基づいてショットキー電極面積が約１×１ｍｍ２の縦型ショットキーダイオードを多数製作し、裏側面のオーミック電極のコンタクト抵抗値ρＢＣを測定したところ、全て１０−６Ωｃｍ２台であり、平均値で３．３×１０−６Ωｃｍ２であった。これにより、本発明の第１の実施の形態によれば、従来技術の問題であった「裏面オーミックコンタクトがショットキー接触性を帯びたコンタクトになっていて、コンタクト抵抗が異常に高くなっている（ρＢＣ＞１０−２Ωｃｍ２）」という問題を解決していると言うことができる。
【００８０】
＜第２の実施の形態＞
第１実施形態では２端子素子である縦型ショットキーダイオードを用いて本発明の実施例を説明したが、本発明はこのような単純な素子だけでなく、３端子以上で複数の不純物領域を有するもっと複雑な縦型デバイスにも何ら制限を受けることなく適用可能である。
【００８１】
また、第１の実施の形態では、裏面のオーミック電極９を室温形成法で製作する場合を例にして説明したが、本発明は、室温形成法だけでなく、熱処理（ＰＤＡ）法で製作したオーミック電極９のコンタクト抵抗を低減するのにも勿論、有効である。
【００８２】
これを証明するために、第２の実施形態では本発明を３端子素子である縦型パワーＭＯＳトランジスタに適用した例を説明する。このＭＯＳトランジスタの裏面に形成されるドレイン電極（＝オーミック電極）は熱処理型の電極とする。
【００８３】
図５は、第２の実施の形態に係わる縦型パワーＭＯＳＦＥＴｓのユニットセル７０を示す要部断面である。
【００８４】
ユニットセル７０とは素子領域の最小単位のことで、パワー素子ではこのユニットセルを縦横に多数並列配置して大電流化を図っている。なお、以下の説明ではユニットセル７０には素子領域及びユニットセルの両方の意味が含まれるものとする。
【００８５】
第２の実施の形態に係る縦型パワーＭＯＳＦＥＴｓは、第１の主表面（表面）と第２の主表面（裏面）とを備えるｎ＋型低抵抗単結晶４Ｈ−ＳｉＣ基板（ＳｉＣ基板）７１と、ＳｉＣ基板７１の表面側に配置された主要素子要素群（７２、７３a、７３ｂ、７４ａ、７４ｂ、７５、７６、７７、７８、８２）と、ＳｉＣ基板１の裏面に接する非熱処理型オーミック電極（ドレイン電極）８１と、ドレイン電極８１に接する裏面配線６１とを有する。
【００８６】
縦型パワーＭＯＳＦＥＴｓは、主要素子要素群（７２、７３a、７３ｂ、７４ａ、７４ｂ、７５、７６、７７、７８、８２）とドレイン電極８１との間に流れる電流又は電圧を制御する。
【００８７】
ＳｉＣ基板７１は、１×１０１９／ｃｍ３以上の高いｎ型不純物濃度を有するｎ＋型単結晶ＳｉＣ基板であり、ＳｉＣ基板７１の表面にはＣ面が露出し、裏面にはＣ面よりも物性的に一桁遅い酸化速度を有するＳｉ面が露出している。
【００８８】
ドレイン電極８１は、高品位で高ｎ型不純物濃度かつ高清浄度な属性を有するＳｉＣ基板７１の裏面に接して設けられている。換言すれば、ドレイン電極８１が接触している裏面は、縦型パワーＭＯＳＦＥＴｓの製造工程において形成される、接触抵抗を増大させる原因となる抵抗増大層を含まない。具体的には、裏面には、基板内部と同等の結晶性と高不純物濃度を備えた高品位の結晶面が露出しており、低抵抗オーミック・コンタクトの形成を阻害する４要因（寄生エピ膜、結晶不整層、寄生固相反応層、及び汚染層）がすべて取り除かれている。
【００８９】
ドレイン電極８１の形成は、熱処理法（Post Deposition Annealing）による。
【００９０】
第２の実施の形態において、主要電極要素群（７２、７３a、７３ｂ、７４ａ、７４ｂ、７５、７６、７７、７８、８２）には、ＳｉＣ基板７１の表面に接する厚み１０μｍ、窒素を５×１０１５／ｃｍ３添加した高品質のｎ−型エピ層７２と、ｎ−型エピ層７２の表層部所定領域に離間して形成されているｐ型ベース領域７３ａ、７３ｂと、ｐ型ベース領域７３ａ、７３ｂの表層所定領域に配置されているｎ＋型ソース領域（＝高濃度不純物領域）７４ａ、７４ｂと、ｐ型ベース領域７３ａ、７３ｂ及びｎ＋型ソース領域７４ａ、７４ｂにそれぞれ接触するソース電極８０ａ、８０ｂと、ソース電極８０ａ、８０ｂに接触する表面配線８２と、ｐ型ベース領域７３ａ、７３ｂ上に配置されたゲート酸化膜７５と、ゲート酸化膜７５の上に配置されたゲート電極７６と、ゲート電極７６の周囲に配置された多結晶シリコン酸化膜７７と、多結晶シリコン酸化膜７７の外側に配置された層間絶縁膜７８とが含まれる。
【００９１】
ｎ−型エピ層７２表層の所定領域には、ｐ型不純物の不純物濃度がｎ−型エピ層７２よりも高いｐ型ベース領域７３ａ、７３ｂが離間して形成されている。ｐ型ベース領域７３ａ、７３ｂの一部であって、かつ、ｎ＋型ソース領域７４ａ、７４ｂの外部表層には、ｐ型不純物を高濃度に添加したｐ＋型ベース領域７３ａａ、７３ｂｂが配設されている。ｐ＋型ベース領域７３ａａ、７３ｂｂは、ｐ型ベース領域７３ａ、７３ｂとソース電極８０ａ、８０ｂが接する部分に配置されている。
【００９２】
ｎ−型エピ層７２、ｐ型ベース領域７３ａ、７３ｂ、ｎ＋型ソース領域７４ａ、７４ｂの不純物濃度はこの順序で大きくなるように設定されている。
【００９３】
上記の不純物領域を形成したＳｉＣ基板の表面にはゲート酸化膜７５が配置されている。ゲート酸化膜７５の上には、導電性の多結晶シリコンからなるゲート電極７６が設けられている。このゲート電極７６の側面および上面には、多結晶シリコン酸化膜７７が配設されている。ゲート酸化膜７５および多結晶シリコン酸化膜７７の上には層間絶縁膜７８が成膜されている。
【００９４】
ソース窓７９ａ、７９ｂは、層間絶縁膜７８及びゲート酸化膜７５に開口され、ＳｉＣ基板表面のｎ＋型ソース領域７４ａ，７４ｂ及びｐ＋型ベース領域７３ａａ，７３ｂｂにまたがって貫通している。ソース窓７９ａ、７９ｂの底には導電性の加熱反応層（＝ソース電極）８０ａ、８０ｂが配置されている。加熱反応層８０ａ、８０ｂはＮｉやＣｏなどの電極母材を加熱しＳｉＣと固相反応させて生成する。この加熱反応層８０ａ、８０ｂはｎ＋型ソース領域７４ａ，７４ｂとｐ＋型ベース領域７３ａａ，７３ｂｂの両極性領域に同時にオーミック・コンタクトを与える機能を備えている。
【００９５】
一方、基板７１の裏側面にある加熱反応層（＝ドレイン電極）８１は、ＭＯＳＦＥＴセルのドレインにオーミック・コンタクトを付与する役割を果たすもうひとつの加熱反応層である。この加熱反応層８１もＮｉやＣｏなどの電極母材を加熱しＳｉＣと固相反応させて生成する。
【００９６】
表面配線８２はｎ＋型ソース領域７４ａ、７４ｂやｐ＋型ベース領域７３ａａ、７３ｂｂを、外部回路や同一基板上の他の回路要素に結線する機能を備える。表面配線８２と加熱反応層８０ａ、８０ｂの間には、両導体間の付着力や接触抵抗、耐熱性、バリヤ性を改善する機能を有するＴｉやＴｉＮ、ＴａＮなどの導電体を挿入することもできる。
【００９７】
加熱反応層８１の上にはダイボンディングを円滑に行うことを目的とした裏面配線６１が置かれている。
【００９８】
次に図６〜図１０を参照して図５の４Ｈ−ＳｉＣ基板を用いたＭＯＳＦＥＴセルの製造方法を説明する。
【００９９】
（Ａ）はじめに、図６（ａ）に示すように、前記の（イ）工程の前半と同じようにして、基板表面（Ｃ面）に所望の厚み、例えば、約１０μｍのｎ−型エピ層７２をホモエピ成長させる。この時、図２（ａ）と同様にして、基板裏面（Ｓｉ面）には結晶不整層１６及び寄生エピ層１７が形成されている。
【０１００】
（Ｂ）つぎに、前記の（イ）工程の前半と同じようにして、基板裏面の寄生エピ層１７を除去し、表面にアライメントマーク（非表示）を形成する。このように、第２の実施の形態でも、基板裏面に形成される、ドレイン電極８１のコンタクト抵抗を増大させる４大要因の一つである「寄生エピ層１７」を完全に除去している。これにより、寄生エピ層が原因で起こるコンタクト抵抗増大という問題を解決している。なお、寄生エピ層１７を研削等で除去した際、結晶不整層１６は同時に除かれるが、この除去工程によって新たな結晶不整層１６ｂが導入される。
【０１０１】
基板７１にｎ−型エピ層７２をホモエピ成長させたところで、高温選択イオン注入によってｎ−型エピ層７２内の所定領域にｐ型ベース領域７３ａ、７３ｂ、ｎ＋型ソース領域７４ａ、７４ｂ、ｐ＋型ベース領域７３ａａ、７３ｂｂの前駆体領域をそれぞれ形成する。以下、この順で各領域を形成する場合を説明するが、本発明はこの順に限定されるものではなく、他の順序で形成してもよい。
【０１０２】
（Ｃ）まず、ｐ型ベース領域７３ａ、７３ｂのイオン注入マスク９１をつぎのようにして作製する。厚さ約１．５μｍのＳｉＯ２膜を、ＣＶＤ法で基板７１表面全面に堆積し、高濃度不純物領域の形成予定領域の上に堆積したＳｉＯ２膜をフォトリソグラフィ（＝フォトレジスト・パターニング）と前述のドライ及びウエットエッチング技術とで選択的に除去する。
【０１０３】
ＳｉＯ２膜のエッチングが済んだところで、基板７１からフォトレジストを除去し、十分洗浄したあと、基板７１表面に厚さ１０〜３０ｎｍの薄いＳｉＯ２膜を減圧化学的気相成長法（ＬＰＣＶＤ）で堆積し、スルーＳｉＯ２膜（非表示）とする。このとき結晶不整層１６ｂ上にも同様に保護膜としてのスルーＳｉＯ２膜（非表示）が堆積される。
【０１０４】
イオン注入マスク９１ができたところで、図６（ｂ）のように、基板表面にＡｌ＋イオンをイオン注入して、ｐ型ベース領域７３ａ、７３ｂの前駆体領域９３ａ、９３ｂを形成する。このときのイオン注入条件の一例を示すと以下のとおりである。
【０１０５】
（ｐ型ベース領域のイオン注入条件）
不純物  Ａｌ＋イオン
基板温度  ７５０℃
加速電圧／ドース  ３６０  ｋｅＶ／  ５×１０−１３  ｃｍ−３
７５０℃で上記のイオン注入を行うとき、基板７１裏面にもスルーＳｉＯ２膜（非表示）が形成されている。この膜が保護膜となって基板７１裏面に加熱されたプラテンあるいはサセプタ面に存在する金属がＳｉＣ基板７１裏面と接触して寄生的固相反応するのを防止することができる。なお、プラテン自体が金属でない場合でも、汚染物としてプラテンに付着している金属が固相反応を起こす。従来技術においては基板７１表面に高温イオン注入を行う際、裏側のＳｉ面で寄生固相反応層が形成されて、ドレイン電極８１のコンタクト抵抗が高くなるという問題があった。しかし、第２の実施の形態では、保護膜としてのスルーＳｉＯ２膜を裏面に形成してから基板表面に高温イオン注入することで、本工程で起きる寄生固相反応層の問題を解決している。
【０１０６】
ここでは固相反応を抑止する保護膜として、基板裏面に自動的に形成されたスルーＳｉＯ２膜を用いているが、別工程で専用の保護膜を裏面に形成した後、裏面に高温イオン注入するようにしてもよい。この保護膜は上記機能を有していればＳｉＯ２膜である必要はない。
【０１０７】
ｐ型ベース領域の前駆体領域９３ａ、９３ｂを選択高温イオン注入し終えたところで、基板７１表裏面のイオン注入マスク９１とスルーＳｉＯ２膜をＢＨＦ溶液で除去し、基板を十分洗浄する。表裏面のイオン注入マスク９１やスルーＳｉＯ２膜に付着していた金属粒子を含む汚染物はＳｉＯ２膜とともに除去され、正常な基板表面が露出する。
【０１０８】
（Ｄ）続けて、前記の（Ｂ）工程とまったく同様の方法を用いて、前駆体領域９３ａ、９３ｂ内の所定の領域に、ｎ＋型ソース領域（７４ａと７４ｂ）の前駆体領域９４ａ、９４ｂ及びｐ＋型ベース領域（７３ａａ、７３ｂｂ）の前駆体領域９５ａ、９５ｂをそれぞれ形成する。図６（ｃ）はイオン注入マスク（ＳｉＯ２）９２を用いてｐ＋型ベース領域７３ａａ、７３ｂｂのイオン注入を行った後の断面形状を示している。むろん、上述と同様、基板７１の表裏面にはスルーＳｉＯ２膜（非表示）がＬＰＣＶＤで形成されている。
【０１０９】
ｎ＋型ソース領域７４ａ、７４ｂとｐ＋型ベース領域７３ａａ、７３ｂｂのイオン注入条件の一例を示すと次のとおりである。
【０１１０】
（ｎ＋型ソース領域イオン注入条件）
イオン種  Ｐ＋（リン）
注入温度  ５００℃
加速条件    ４０ｋｅV    ５．０×１０14 ／ｃｍ２
７０ｋｅV    ６．０×１０14 ／ｃｍ２
１００ｋｅV  １．０×１０15 ／ｃｍ２
１６０ｋｅV  ２．０×１０15 ／ｃｍ２
（ｐ＋型ベース領域イオン注入条件）
イオン種  Ａｌ＋
注入温度  ７５０℃
加速条件    ３０ｋｅV    １．０×１０15 ／ｃｍ２
５０ｋｅV    １．０×１０15 ／ｃｍ２
７０ｋｅV    ２．０×１０15 ／ｃｍ２
１００ｋｅV  ３．０×１０15 ／ｃｍ２
ＭＯＳＦＥＴｓの閾値電圧を制御するためにチャネルドーピングを行いたい場合、この後に、同様にして、ｎ型不純物の選択高温イオン注入を行うようにするとよい。
【０１１１】
上記ｎ＋型ソース領域７４ａ、７４ｂとｐ＋型ベース領域７３ａａ、７３ｂｂの選択高温イオン注入に際しても、基板７１の裏面にはスルーＳｉＯ２膜が形成されている。よって、イオン注入装置のプラテンあるいはサセプタなどがＳｉＣ基板７１裏面と接触して起きる寄生の固相反応は阻止される。すなわち、第２の実施の形態においても寄生固相反応層によって起こされる裏面（ドレイン電極）のコンタクト抵抗が増大するという問題を解決している。
【０１１２】
本工程では固相反応を抑止する保護膜として、基板裏面に自動的に形成されたスルーＳｉＯ２膜を用いているが、別工程で専用の保護膜を裏面に形成した後、裏面に高温イオン注入するようにしてもよい。
【０１１３】
（Ｅ）上述したイオン注入がすべて終了したところで、基板７１の表裏面上にあるすべてのイオン注入マスク、スルーＳｉＯ２膜、保護膜をＢＨＦ溶液に浸漬して除去する。続けて、基板７１を十分洗浄し、乾燥した後、活性化アニールを行い、基板７１の表裏面にあるすべての前駆体領域を同時に活性化させる。これにより、ｐ型ベース領域７３ａと７３ｂ、ｎ＋型ソース領域７４ａと７４ｂ、及びｐ＋型ベース領域７３ａａと７３ｂｂが形成される。図７（ａ）はこの段階での基板７１の構造を示している。
【０１１４】
上記の活性化アニールは、高純度のカーボンサセプタの上に基板７１の表面が上を向く、つまり基板７１の裏面がサセプタを接するように置き、高純度不活性ガス（例えばＡｒ）雰囲気あるいは僅かにシランを含有する高純度不活性ガス雰囲気のなかで、１６００℃以上の温度で急速加熱処理を行うことで実施する。
【０１１５】
（Ｆ）上記した総ての不純物領域の形成が済んだところで、基板７１を十分洗浄・乾燥し、その後、基板７１を１１００℃、酸素雰囲気中で熱酸化（第１熱酸化）して、基板７１表面に約１００ｎｍの熱酸化膜３１を成長させる。続けて、基板７１表面にＬＰＣＶＤ法で緻密な耐酸化性膜、たとえばＳｉ３Ｎ４膜（以下ＳｉＮ膜と略記）３２を厚さ１５０〜４００ｎｍで成膜する。第１熱酸化では、基板７１の裏面も同時に酸化されるが、酸化速度の遅いＳｉ面であるため、その厚みは表面の約１／１０と薄く、この時点で、結晶不整層１６ｂは依然として残されている。熱酸化膜３１は、ＳｉＮ膜３２の強力な引っ張り応力で、基板７１表面が損傷を受けるのを防止する役目を果たしている。
【０１１６】
基板７１表面にＳｉＮ膜３２を成膜したところで、基板７１の裏面に付着したＳｉＮ膜をドライエッチングで除去し、つづいて、基板７１裏面に僅かに成長した熱酸化膜を、ＢＨＦ（緩衝フッ酸）溶液またはＤＨＦ（希釈フッ酸）溶液を用いたウエットエッチングで除去する。これにより、図７（ｂ）に示す断面構造が得られる。
【０１１７】
（Ｇ）次に、基板７１を十分洗浄・乾燥してから、基板７１を１１６０℃、酸素雰囲気中で熱酸化（第２熱酸化）し、図７（ｃ）のように、基板７１裏面の結晶不整層１６ｂを完全に酸化させ、熱酸化膜１４に転化させる。このとき、表面のＳｉＮ膜３２もやや酸化され、熱酸化膜３３がわずかに成長する。
【０１１８】
このように、裏面のオーミック・コンタクトの低抵抗化を妨げる４要因のひとつである結晶不整層１６ｂ及び１６がこの時点で消滅し、これによって、第２の実施の形態では、結晶不整層１６ｂ及び１６によって裏面側オーミック電極のコンタクト抵抗が高くなるという問題を解決することができる。
【０１１９】
また、前述したように、この第２熱酸化は裏面に対する一種の犠牲酸化であり、熱酸化膜１４直下のＳｉＣ裏面に汚染層のない清浄表面がこの段階で用意され、裏面オーミック電極形成まで保存している。
【０１２０】
（Ｈ）次に、基板７１の表裏両面に第２の熱酸化防止膜、例えばＳｉＮ膜３４をＬＰＣＶＤで堆積した後、直ちに、基板７１の表面の第２の熱酸化防止膜（ＳｉＮ膜）３４、熱酸化膜３３、及びその下のＳｉＮ膜３２をそれぞれドライエッチングで除去し、最後に熱酸化膜３１をＢＨＦ溶液に浸漬し除去する。これにより、図８（ａ）に示す断面構造が得られる。
【０１２１】
次に、基板７１を十分洗浄・乾燥してから、基板７１を１０００℃、酸素雰囲気中で熱酸化（第３熱酸化）し、酸化後、直ちに当該熱酸化膜（ＳｉＯ２）をＢＨＦ溶液で除去する。この熱酸化は、基板表面に１０〜２０ｎｍのＳｉＯ２膜が成長するよう行うのが好ましい。この熱酸化で起こるＳｉＮ膜３４の酸化は僅かである。
【０１２２】
（Ｉ）続けて、再び基板を十分洗浄してから、１０００℃、ドライ酸素雰囲気で熱酸化（第４熱酸化）して基板７１の表面に凡そ５〜２０ｎｍ厚の熱酸化膜１２を成長させ、さらにこの上に、ＣＶＤなどの手段を用いて厚い（たとえば６００ｎｍ厚）ＳｉＯ２膜１３を堆積することにより、図８（ｂ）のような熱酸化膜１２とＣＶＤ酸化膜１３からなる２層構造のフィールド絶縁膜５を形成する。
【０１２３】
（Ｊ）次に、周知のフォトリソグラフィと前述のドライ及びウェトエッチング法を用いて基板表面のフィールド絶縁膜５を選択エッチングし、フィールドと厚い酸化膜が除去された素子領域７０を形成する。この時の素子領域７０の構造は図８（ａ）と同じであるが、素子領域７０以外の部分ではフィールド絶縁膜５が存在しており、ＳｉＣ基板７１全体の構造は同図とは異なっている。
【０１２４】
続けて、基板７１を再び、十分洗浄するとともに、この洗浄の最終段階において、素子領域７０の表面に生成した化学的酸化膜（ＳｉＯ２）を除去するためにＢＨＦ溶液に５秒〜１０秒間浸す。そして、超純水で緩衝フッ酸溶液を完全にすすぎ落とした後、乾燥し、直ちに熱酸化して、素子領域７０の基板表面に所望の厚み（たとえばここでは４０ｎｍ厚）のゲート酸化膜７５を成長させる。このゲート酸化で裏面の熱酸化防止膜（ＳｉＮ膜）３４の表面もわずかに酸化されるがその厚みは微小なものである。ゲート酸化の条件としては、これに限定されるわけではないが、たとえば、温度９００℃でのパイロ酸化が好ましい。
【０１２５】
次に、基板７１の表裏面全面にシラン原料を用いたＬＰＣＶＤ法で、成長温度６００℃〜７００℃において厚み３００〜４００ｎｍの多結晶シリコン膜８４を成膜する。その後、塩素酸リン（ＰＯＣｌ３）と酸素を用いた周知の熱拡散法で、処理温度９００℃〜９５０℃において多結晶シリコン膜８４にＰ（リン）を添加して多結晶シリコン膜８４に導電性を付与する。続けて、基板７１表面にフォトレジストを塗布し、そして、フォトリソグラフィと、Ｃ２Ｆ６と酸素をエッチャントとした反応性イオンエッチング（ＲＩＥ）を用いて、基板表面側の多結晶シリコン膜の不要な部分を取り除き、図８（ｃ）に示すようにゲート電極７６を形成する。
【０１２６】
（Ｋ）次に、エッチング後の基板７１を十分洗浄して十分清浄化したところで、９００℃のドライ酸素雰囲気で熱酸化させ、図９（ａ）に示すように、ゲート電極７６及び裏面の多結晶シリコン膜８４上に多結晶シリコンの熱酸化膜７７、８５を生成する。
【０１２７】
続けて、基板７１の表面全面に層間絶縁膜７８を堆積する。層間絶縁膜７８としては、シランと酸素を原料としたＡＰＣＶＤで形成した約１μｍ厚のＳｉＯ２膜（ＮＳＧ）あるいは更にリンを添加したリン珪酸ガラス（ＰＳＧ）、更にこれにホウ素を添加したホウ素リン珪酸ガラス（ＢＰＳＧ）などが適しているが、これに限定されるものではい。この後、基板を通常の拡散炉に入れ、Ｎ２雰囲気で数１０分の穏やかな熱処理を行い、層間絶縁膜７８を高密度化する。この時の熱処理温度は、ゲート酸化膜７５の形成（熱酸化）温度より低い温度、たとえば、９００℃〜１０００℃の範囲で適宜選ばれる。
【０１２８】
（Ｌ）次に、周知のフォトリソグラフィとドライ及びウェットエッチング法を用いて、基板７１表面側の層間絶縁膜７８とゲート酸化膜７５にソース窓７９ａ、７９ｂ及びゲート窓を開口する。このとき基板裏面の熱酸化膜８５も同時に除去される。なお、ゲート窓は、素子領域外にあるため非表示である。
【０１２９】
層間絶縁膜７８とゲート酸化膜７５のエッチングが終了した後、フォトレジストを残したままの基板７１を超純水で十分すすぎ、乾燥させる。その後直ちに、電子ビーム蒸着あるいはＤＣマクネトロンスパッタリングなどの成膜手段で基板表面にオーミック・コンタクト用の電極母材を蒸着し、その後、フォトレジストを剥離する。これにより、図９（ｂ）のように、ソース窓７９ａ、７９ｂとゲート窓の底部にのみ電極母材８７ａ、８７ｂ（ゲート窓底部は非表示）を残した構造になる。電極母材としては、たとえば、５０ｎｍ厚のＮｉあるいはＣｏなどを用いることができるが、他の所望の材料でも構わない。
【０１３０】
（Ｍ）次に、基板７１を十分洗浄して乾燥させた後、表面全面に厚み１μｍ以上の保護用レジスト材（例えばフォトレジスト）を塗布する。そして、ＣＦ４とＯ２を用いたドライエッチングを行い、裏面側の多結晶シリコン膜８４と熱酸化防止膜（ＳｉＮ膜）３４を完全に除去する。続けて、基板をＢＨＦ溶液に浸漬し、裏面の熱酸化膜１４を除去して、基板７１裏面に清浄な結晶面を露出させる。
【０１３１】
続けて、表面側に保護用レジスト材が付いている基板７１を十分に濯ぎ、乾燥させたところで、基板を速やかに高真空に維持された蒸着装置の中に据え付け、基板裏面に所望の電極母材を蒸着する。この裏面電極母材として、たとえば、５０〜１５０ｎｍ厚のＮｉ膜やＣｏ膜を用いることができる。このような方法で形成した基板７１と裏面電極母材との界面は汚染層の無い理想的な界面である。この工程において、裏面のコンタクト抵抗を増大させる４大要因の一つである「汚染層」を除去するプロセスを完成している。
【０１３２】
裏面電極母材の成膜が終了したら、専用の剥離剤を用いて、基板表面の保護用レジストを完全に除去して、基板を十分洗浄し、乾燥させる。その後直ちに、急速加熱処理装置に設置して、高純度Ａｒ雰囲気で１０００℃、２分間の熱処理、つまりコンタクト・アニールを実施する。この熱処理によって、図１０（ａ）に示すように、ソース窓とゲート窓の電極母材８７ａ、８７ｂ（ゲート窓底部は非表示）や裏面電極母材がＳｉＣと同時に固相反応して、基板表裏面に加熱反応層８０ａ、８０ｂ（ゲート窓底部ゲート電極上の反応層は非表示）、８１がそれぞれ形成される。これにより、ソースとドレインにオーミック・コンタクトが実現される。
【０１３３】
（Ｎ）コンタクト・アニールが終了したところで、基板を十分洗浄し、乾燥した後、表面全面にＤＣマグネトロンスパッタリングなどで表面配線母材、たとえばＡｌを成膜する。その後、周知のフォトリソグラフィとドライエッチング技術（ＲＩＥなど）とで表面配線母材をパターニングして、図１０（ｂ）に示すように表面配線８２が形成される。その後、フォトレジストを剥離し、洗浄して乾燥する。
【０１３４】
なお、表面配線８２とソースの加熱反応層８０ａ、８０ｂの間に、両導体の付着力や接触抵抗、耐熱性を改善する機能を有するＴｉやＴｉＮ、ＴａＮなどの導電体を挿入することができる。この場合、ＴｉやＴｉＮ、ＴａＮなどの導電体材料を先に成膜してから上記表面配線母材を成膜するようにする。なお、表面配線母材がＡｌに場合には、Ａｌと同じエッチャントガスでこれら材料も連続的にパターニングすることができる。
【０１３５】
（Ｏ）最後に、洗浄し乾燥した基板７１の加熱反応層８１全面に、ＤＣマグネトロンスパッタリングなどの手段を用いて、ダイボンド実装などに使用する裏面配線材料を蒸着して、裏面配線６１を形成する。これにより、図５に示した構造の縦型ＭＯＳＦＥＴセルが完成する。裏面配線材料の一例を挙げると、Ｔｉ（５０ｎｍ厚）とＮｉ（１００ｎｍ厚）とＡｇ（１５０ｎｍ厚）をこの順に積層したＴｉ／Ｎｉ／Ａｇ膜があるが、本発明はもちろんこれに限ったものではない。
【０１３６】
上記本発明半導体の構造及びその製造方法に基づいて素子領域７０の面積が約０．２５×０．２５ｍｍ２のパワーＭＯＳＦＥＴｓを多数製作したところ、良好なトランジスタ特性が得られた。裏面のオーミック電極であるドレイン電極８１のコンタクト抵抗値ρＢＣを測定したところ、全て１０−６Ωｃｍ２台であり、平均値で４．２×１０−６Ωｃｍ２であった。したがって、第２の実施の形態は、従来技術の問題であった「裏面オーミックコンタクトがショットキー接触性を帯びたコンタクトになっていて、コンタクト抵抗が異常に高くなっている（ρＢＣ＞１０−２Ωｃｍ２）。」という問題を解決していると言うことができる。
【０１３７】
＜その他の実施の形態＞
上記のように、本発明は、第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１３８】
例えば、第１及び第２の実施の形態では、縦型ショットキーダイオードと縦型パワーＭＯＳＦＥＴｓを用いて本発明を詳しく説明したが、本発明はなにもこれに限定されるものではなく、裏側面にオーミック電極を有するすべての縦型炭化珪素半導体装置、たとえば、縦型ｐｎダイオードや、縦型静電誘導トランジスタ（ＳＩＴ）構造、縦型接合ドランジスタ、縦型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などに遍くに適用される。
【０１３９】
このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【０１４０】
【図１】本発明の第１の実施の形態に係るショットキーダイオードを示す要部断面図である。
【図２】図２（ａ）〜（ｃ）は図１のショットキーダイオードの主要な製造工程を示す工程断面図である。
【図３】図３（ａ）〜（ｃ）は図２（ａ）〜（ｃ）に続く主要な製造工程を示す工程断面図である。
【図４】図４（ａ）〜（ｃ）は図３（ａ）〜（ｃ）に続く主要な製造工程を示す工程断面図である。
【図５】本発明の第２の実施の形態に係る縦型パワーＭＯＳＦＥＴｓを示す要部断面図である。
【図６】図６（ａ）〜（ｃ）は図５の縦型パワーＭＯＳＦＥＴｓの主要な製造工程を示す工程断面図である。
【図７】図７（ａ）〜（ｃ）は図６（ａ）〜（ｃ）に続く主要な製造工程を示す工程断面図である。
【図８】図８（ａ）〜（ｃ）は図７（ａ）〜（ｃ）に続く主要な製造工程を示す工程断面図である。
【図９】図９（ａ）及び（ｂ）は図８（ａ）〜（ｃ）に続く主要な製造工程を示す工程断面図である。
【図１０】図１０（ａ）及び（ｂ）は図９（ａ）及び（ｂ）に続く主要な製造工程を示す工程断面図である。
【符号の説明】
【０１４１】
１、７１…ＳｉＣ基板（炭化珪素基板）
２、７２…エピ成長層
３a1〜an…ｐ型電界緩和領域
５…フィールド絶縁膜
６…開口部
７…ショットキー電極
８、８２…表面配線
９…オーミック電極
１０、６１…裏面配線
１１a1〜an、９３a1〜an、９４a1〜an、９５a1〜an…前駆体領域
１１、９１…イオン注入マスク（物理損傷保護膜）
１２、１４、３１、３３、７７、８５…熱酸化膜
１３…ＣＶＤ酸化膜
１６、１６ｂ…結晶不整層
１７…寄生エピ層
３２…熱酸化防止膜・ＳｉＮ膜（耐熱酸化保護膜）
３４…ＳｉＮ膜
７０…ユニットセル（素子領域）
７３ａ、７３ｂ…ｐ型ベース領域
７３ａａ，７３ｂｂ…ｐ+型ベース領域
７４ａ，７４ｂ…ｎ型ソース領域
７５…ゲート酸化膜
７６…ゲート電極
７８…層間絶縁膜
７９ａ、７９ｂ…ソース窓
８０ａ、８０ｂ…ソース電極（加熱反応層）
８１…ドレイン電極（加熱反応層）
８４…多結晶シリコン膜
８７ａ、８７ｂ…電極母材
【図１】
2007201155.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2007201155.tif 000007
【図６】
2007201155.tif 000008
【図７】
2007201155.tif 000009
【図８】
2007201155.tif 000010
【図９】
2007201155.tif 000011
【図１０】
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