(57)【要約】【課題】  サンプル数だけデータをメモリに格納し、その後このデータを解析してジッタを演算していたので、測定に時間がかかり、かつ回路規模が大きくなるという課題を解決する。【解決手段】  ジッタを測定する信号の概略周期を与え、この信号の変化点から基準クロックの変化点までの時間差のパルス幅を有する端数パルスＸと、この端数パルスＸの終了してから前記概略周期から求めた所定時間経過後、基準パルスの変化点とジッタを測定する信号の変化点の時間差のパルス幅を有する端数パルスＹを生成し、この端数パルスＸとＹのパルス幅の加算値の変化幅を求めるようにした。簡単な回路で高速かつ高精度にジッタを測定することができる。【選択図】                    図１
2007040742.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックを出力する基準クロック発生部と、
ジッタを測定する信号および前記基準クロックが入力され、前記信号の変化点と前記基準クロックの変化点の時間差に関連するパルス幅を有する第１の端数パルス、およびこの第１の端数パルスから所定時間経過後の前記基準クロックの変化点と前記信号の変化点の時間差に関連するパルス幅を有する第２の端数パルスを出力する波形切出部と、
前記第１の端数パルスのパルス幅と前記第２の端数パルスのパルス幅を加算した値に関連する信号を出力するパルス幅演算部と、
このパルス幅演算部の出力が入力され、この出力の変化幅を検出して出力するピーク検出部と、
を具備したことを特徴とするジッタ測定装置。
【請求項２】
前記ジッタを測定する信号の概略周期を設定する基準周期設定部を具備し、
前記波形切出部は、この基準周期設定部の設定値に基づいて前記所定時間を決定するようにしたことを特徴とする請求項１に記載のジッタ測定装置。
【請求項３】
前記パルス幅演算部は、
前記第１の端数パルスが入力され、この第１の端数パルスのパルス幅を電圧信号に変換する第１の時間電圧変換部と、
前記第２の端数パルスが入力され、この第２の端数パルスのパルス幅を電圧信号に変換する第２の時間電圧変換部と、
前記第１の時間電圧変換部の出力および前記第２の時間電圧変換部の出力が入力され、これらの出力を加算する加算部と、
を具備したことを特徴とする請求項１若しくは請求項２に記載のジッタ測定装置。
【請求項４】
前記第１の端数パルスおよび前記第２の端数パルスのパルス幅を、前記基準クロックの周期の１倍から２倍の間に設定するようにしたことを特徴とする請求項１若しくは請求項３いずれかに記載のジッタ測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周期信号の周期の変動を測定するジッタ測定装置に関し、特にＩＣテスタに用いて好適なジッタ測定装置に関するものである。
【背景技術】
【０００２】
周期信号の周期及びその変動（ジッタ）を測定する装置の先行技術として、下記に示す特許文献１〜４がある。以下、これらの特許文献に記載されたジッタ測定装置を、図４を用いて説明する。
【０００３】
図４において、１０はジッタ測定回路であり、入力部１１、波形切出部１２、基準クロック発生部１３，カウンタ１４、Ｔ／Ｖ変換部１５、１７、ＡＤ変換部１６、１８およびデータメモリ１９で構成され、制御部３０によって制御される。
【０００４】
ジッタを測定する入力信号はコンパレータやアッテネータで構成される入力部１１に入力され、波形成形およびレベル調整が行われる。この入力部１１の出力は波形切出部１２に入力される。この波形切出部１２には、基準クロック発生部１３から基準クロックが入力される。
【０００５】
波形切出部１２は、入力部１１の出力および基準クロックからクロックＮ、端数パルスＸ、端数パルスＹの３つの信号を生成し、それぞれカウンタ１４、Ｔ／Ｖ変換部１５、Ｔ／Ｖ変換部１７に出力する。
【０００６】
クロックＮはカウンタ１４でカウントされ、そのカウント値はデータメモリ１９に格納される。端数パルスＸのパルス幅はＴ／Ｖ変換部１５で電圧信号に変換され、ＡＤ変換部１６でデジタル信号に変換されてデータメモリ１９に格納される。端数パルスＹのパルス幅はＴ／Ｖ変換部１７で電圧信号に変換され、ＡＤ変換部１８でデジタル信号に変換されてデータメモリ１９に格納される。
【０００７】
ジッタの測定に先立って、制御部３０にはサンプル数が入力される。制御部３０はジッタ測定回路１０を制御し、入力されたサンプル数のデータをデータメモリ１９に格納する。そして、データ処理部２０を用いて、この格納されたデータからジッタを算出する。
【０００８】
次に、図５タイムチャートによりこのジッタ測定装置の動作を詳細に説明する。図５（Ａ）〜（Ｅ）はそれぞれ入力信号、基準クロック、端数パルスＸ、端数パルスＹ、クロックＮの波形である。端数パルスＸは入力信号の立ち上がりに同期して立ち上がり、基準クロックの立ち下がりに同期して立ち下がる信号である。基準クロックの周期をＴｃｌｋとすると、端数パルスＸのパルス幅Ｘｗは、０にならないようにＴｃｌｋ＜Ｘｗ＜２Ｔｃｌｋの間に設定される。
【０００９】
端数パルスＹは、入力信号の次の立ち上がりに同期して立ち上がり、基準クロックの立ち下がりに同期して立ち下がる信号である。この端数パルスのパルス幅Ｙｗも、Ｔｃｌｋ＜Ｙｗ＜２Ｔｃｌｋになるようにされる。
【００１０】
クロックＮは、端数パルスＸの立ち下がりから端数パルスＹの立ち下がり間の、基準クロックを切り出した信号である。端数パルスＸ、Ｙ共に、その立ち下がりは基準クロックの立ち下がりに同期しているので、クロックＮのクロック数に端数が発生することはない。
【００１１】
このようにすることにより、クロックＮのクロック数をＮとすると、入力信号の周期Ｔｐｅｒは、
Ｔｐｅｒ＝Ｔｃｌｋ×Ｎ＋Ｘｗ−Ｙｗ
で計算することができる。端数パルスＸ、Ｙのパルス幅は一旦電圧信号に変換してからデジタル信号に変換するので、基準クロックの周期Ｔｃｌｋより高い分解能で入力信号の周期を測定することができる。
【００１２】
この測定値Ｎ、Ｘｗ、Ｙｗを例えば１０００組データメモリ１９に格納し、これから入力信号の周期Ｔｐｅｒを計算して、その最大値と最小値の差を求めることにより、入力信号のジッタを測定することができる。
【００１３】
【特許文献１】特開２００１−１４１７６７号公報
【特許文献２】特許第３２５６９５４号公報
【特許文献３】特開平５−２０８５号公報
【特許文献４】特開平１１−２３２７６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、図４に示したジッタ測定装置は、多数の測定データを一旦データメモリ１９に格納し、この格納されたデータから入力信号の周期を求めてジッタを演算するものである。このため、汎用性が高いという利点はあるが、測定に時間がかかり、かつ装置が大規模になるという課題があった。また、特許文献１および２に記載された発明は、高速で測定できるという利点はあるが測定範囲に限界があり、汎用性に乏しいという課題があった。
【００１５】
従って本発明の目的は、回路規模を小さくでき、かつ高速測定が可能なジッタ測定装置を提供することにある。
【課題を解決するための手段】
【００１６】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
基準クロックを出力する基準クロック発生部と、
ジッタを測定する信号および前記基準クロックが入力され、前記信号の変化点と前記基準クロックの変化点の時間差に関連するパルス幅を有する第１の端数パルス、およびこの第１の端数パルスから所定時間経過後の前記基準クロックの変化点と前記信号の変化点の時間差に関連するパルス幅を有する第２の端数パルスを出力する波形切出部と、
前記第１の端数パルスのパルス幅と前記第２の端数パルスのパルス幅を加算した値に関連する信号を出力するパルス幅演算部と、
このパルス幅演算部の出力が入力され、この出力の変化幅を検出して出力するピーク検出部と、
を具備したものである。高速測定が可能であり、回路規模を小さくできる。
【００１７】
請求項２記載の発明は、請求項１に記載の発明において、
前記ジッタを測定する信号の概略周期を設定する基準周期設定部を具備し、
前記波形切出部は、この基準周期設定部の設定値に基づいて前記所定時間を決定するようにしたものである。広い周波数範囲の入力信号に対応できる。
【００１８】
請求項３記載の発明は、
前記パルス幅演算部は、請求項１若しくは請求項２に記載の発明において、
前記第１の端数パルスが入力され、この第１の端数パルスのパルス幅を電圧信号に変換する第１の時間電圧変換部と、
前記第２の端数パルスが入力され、この第２の端数パルスのパルス幅を電圧信号に変換する第２の時間電圧変換部と、
前記第１の時間電圧変換部の出力および前記第２の時間電圧変換部の出力が入力され、これらの出力を加算する加算部と、
を具備したものである。回路構成を簡単にできる。
【００１９】
請求項４記載の発明は、請求項１若しくは請求項３いずれかに記載の発明において、
前記第１の端数パルスおよび前記第２の端数パルスのパルス幅を、前記基準クロックの周期の１倍から２倍の間に設定するようにしたものである。高精度で測定できる。
【発明の効果】
【００２０】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２，３および４の発明によれば、ジッタを測定する信号の変化点と基準クロックの変化点の時間差に相当するパルス幅を有する第１の端数パルスと、この第１の端数パルスの終了後所定時間経過した後の基準クロックの変化点と前記信号の変化点の時間差に相当するパルス幅を有する第２の端数パルスを生成し、これらのパルス幅の加算値の変化幅を測定するようにした。
【００２１】
短時間で高精度のジッタ測定が可能になり、かつ回路規模を小さくすることができるという効果がある。回路規模が小さくなるので、ＩＣテスタの被測定デバイスを搭載するパフォーマンスボードに載せることができる。そのため、テスト時間を削減し、かつテストに要するコストを低減することができる。
【００２２】
また、基準周期設定部によりジッタを測定する信号の概略周期を与えることにより、測定できる信号の制約がなくなるという効果もある。
【発明を実施するための最良の形態】
【００２３】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るジッタ測定装置の一実施例を示す構成図である。なお、図４と同じ要素には同一符号を付し、説明を省略する。
【００２４】
図１において、４０はジッタ測定回路であり、ジッタを測定する入力信号が入力される入力部１１、この入力部１１の出力が入力される波形切出部４１、この波形切出部４１に基準クロックを供給する基準クロック発生部１３、入力信号の概略周期（基準周期）を波形切出部４１に与える基準周期設定部４２，波形切り出し部４１の出力が入力されるＴ／Ｖ変換部１５および１７、Ｔ／Ｖ変換部１５の出力が入力されるサンプルホールド部４３、Ｔ／Ｖ変換部１７の出力が入力されるサンプルホールド部４４、サンプルホールド部４３と４４の出力が入力される加算部４５およびこの加算部４５の出力が入力されるピーク検出部４６で構成される。
【００２５】
入力信号は入力部１１で波形成形およびレベル調整され、波形切出部４１に入力される。波形切出部４１は、基準周期設定部４２によって与えられた入力信号の概略周期を参照し、入力信号および基準クロックに同期した端数パルスＸおよび端数パルスＹを生成して出力する。
【００２６】
端数パルスＸはＴ／Ｖ変換部１５でそのパルス幅に比例した電圧信号に変換される。この電圧信号はサンプルホールド部４３でサンプリングされ、ホールドされる。また、端数パルスＹはＴ／Ｖ変換部１７でそのパルス幅に比例した電圧信号に変換される。この電圧信号はサンプルホールド部４４でサンプリングされ、ホールドされる。
【００２７】
加算部４５はサンプルホールド部４３と４４の出力を加算して、ピーク値検出部４６に出力する。ピーク検出部４６は、加算部４５の出力電圧のピーク高さを検出して出力する。この出力がジッタになる。制御部５０は、ジッタ測定回路４０を制御する。
【００２８】
なお、Ｔ／Ｖ変換部１５、１７とサンプルホールド部４３、４４および加算部４５は、端数パルスＸと端数パルスＹのパルス幅を加算した信号を出力するパルス幅演算部を構成している。また、Ｔ／Ｖ変換部１５とサンプルホールド部４３、およびＴ／Ｖ変換部１７とサンプルホールド部４４は、それぞれパルス幅を電圧信号に変換する時間電圧変換部を構成している。
【００２９】
次に、図２タイムチャートに基づいてこの実施例の動作を説明する。図２において、（Ａ）は入力信号、（Ｂ）は基準クロック、（Ｃ）は端数パルスＸ、（Ｄ）は端数パルスＹ、（Ｅ）はクロックＮ、（Ｆ）はＴ／Ｖ変換部１５出力、（Ｇ）はサンプルホールド部４３出力、（Ｈ）はＴ／Ｖ変換部１７出力、（Ｉ）はサンプルホールド部４４出力、（Ｊ）は加算部４５出力の波形を表したものである。なお、Ｔｐｅｒは入力信号の周期、Ｔｃｌｋは基準クロックの周期、Ｘｗは端数パルスＸのパルス幅、Ｙｗは端数パルスＹのパルス幅である。
【００３０】
時刻Ｔ１で入力信号が立ち上がると、（Ｃ）に示すように端数パルスＸが立ち上がる。この端数パルスＸは、基準クロックが立ち下がる時刻Ｔ２で立ち下がる。パルス幅Ｘｗは、Ｔｃｌｋ＜Ｘｗ＜２・Ｔｃｌｋになるようにされる。
【００３１】
（Ｆ）に示すように、Ｔ／Ｖ変換部１５は端数パルスＸが高レベルの間、直線的に増加する電圧信号を生成する。この電圧信号は、端数パルスＸが立ち下がった次の基準クロックの立ち下がりのタイミングで、サンプルホールド部４３によってサンプルされる。従って、サンプルホールド部４３の出力電圧は、端数パルスＸのパルス幅Ｘｗに比例する。
【００３２】
（Ｄ）に示すように、端数パルスＹは基準クロックの立ち下がりに同期したタイミングＴ３で立ち上がり、入力信号の立ち上がりのタイミングＴ４で立ち下がる。端数パルスＹのパルス幅Ｙｗは、Ｔｃｌｋ＜Ｙｗ＜２・Ｔｃｌｋになるようにされる。波形切出部４１は、予め基準周期設定部４２から入力信号の周期Ｔｐａｒの概略値を得ているので、端数パルスＹを立ち上がらせるタイミングを計算することができる。
【００３３】
（Ｅ）はクロックＮであり、端数パルスＸが立ち下がってから端数パルスＹが立ち上がるまでの間（基準周期）の基準クロックを抜き出した信号である。このクロックＮをカウントすることにより、波形切出部４１は端数パルスＹを立ち上がらせるタイミングを知ることができる。なお、このクロックＮは外部には出力されない。
【００３４】
（Ｈ）に示すように、Ｔ／Ｖ変換部１７は端数パルスＹが高レベルの間、直線的に増加する電圧信号を生成する。この電圧信号は、端数パルスＹが立ち下がった次の基準クロックの立ち下がりのタイミングで、サンプルホールド部４４によってサンプルされる。従って、サンプルホールド部４４の出力電圧は、端数パルスＹのパルス幅Ｙｗに比例する。
【００３５】
（Ｊ）は加算部４５の出力波形である。ジッタを測定する間、入力信号の１周期間のクロックＮの個数は変化しない。従って、ジッタはＸｗ＋Ｙｗの変化、すなわち加算部４５の出力変化に比例する。ピーク検出部４６によって加算部４５の出力の最大値と最小値の差を計測することにより、入力信号のジッタを測定することができる。
【００３６】
次に、図３を用いてこの実施例の動作をより具体的に説明する。図３（Ｂ）は正弦波状の入力信号であり、入力部１１によって（Ｃ）に示すような矩形波に変換される。（Ａ）はサンプリングクロックであり、このサンプリングクロックに同期して入力信号の周期が測定される。
【００３７】
（Ｄ）は端数パルスＸ、（Ｅ）は端数パルスＹ、（Ｆ）はＴ／Ｖ変換部１５の出力、（Ｇ）はＴ／Ｖ変換部１７の出力波形である。これらの波形は図２と同じなので、説明を省略する。
【００３８】
（Ｈ）は加算部４５の出力である。加算部４５の出力変化は、入力信号の周期変化に対応している。また、Ｔ／Ｖ変換部１５、１７の出力は次の測定に備えてゼロにクリアされるが、端数パルスＸ、Ｙのパルス幅に対応する電圧信号はサンプルホールド部４３、４４によってホールドされるので、加算部４５の出力は入力信号の周期変化に正確に対応する。
【００３９】
例えば、基準パルスの周期Ｔｃｌｋ＝１０ｎＳとし、入力信号の周期Ｔｐｅｒ＝８０ｎＳのパルスのジッタを測定する場合、端数パルスＸ、Ｙのパルス幅Ｘｗ、Ｙｗをそれぞれ１０ｎＳ以上にするために、基準周期として、クロックＮの個数を５個（＝５０ｎＳ）とし、残りの３０ｎＳをＸｗとＹｗに配分する。どのように配分するかは、入力信号と基準クロックの位相関係によって定まる。
【００４０】
なお、このジッタ測定装置はＩＣテスタに用いて好適である。このジッタ測定装置は回路規模を小さくすることができるので、被測定デバイスを搭載するパフォーマンスボードに載せることができる。すなわち、ピーク検出部４６の出力がＩＣテスタに入力され、ＩＣテスタで電圧測定を行い、ジッタが求められる。このため、テスト時間およびテストコストを削減することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の一実施例の動作を説明するためのタイムチャートである。
【図３】本発明の一実施例の動作を説明するためのタイムチャートである。
【図４】従来のジッタ測定装置の構成図である。
【図５】従来のジッタ測定装置の動作を説明するためのタイムチャートである。
【符号の説明】
【００４２】
１１  入力部
１３  基準クロック発生部
１５、１６  Ｔ／Ｖ変換部
４０  ジッタ測定回路
４１  波形切出部
４２  基準周期設定部
４３、４４  サンプルホールド部
４５  加算部
４６  ピーク検出部
５０  制御部
【図１】
2007040742.tif 000003
【図２】
2007040742.tif 000004
【図３】
2007040742.tif 000005
【図４】
2007040742.tif 000006
【図５】
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