(57)【要約】【課題】段差部に近接した領域に導電体パターン（例えばゲート電極）が形成される場合に、導電体パターンの寸法精度を高くすることができる半導体装置の製造方法を提供する。【解決手段】本半導体装置の製造方法は、素子分離膜２上、絶縁膜１２上、及びゲート絶縁膜３ｂ〜３ｄ上に導電膜４を形成する工程と、絶縁膜１２とゲート絶縁膜３ｂの間に位置する導電膜４に開口部４ｅを形成する工程と、導電膜４上及び開口部４ｅ内にフォトレジスト膜５１を形成し、その後露光及び現像することにより、ゲート絶縁膜３ｂから３ｄそれぞれの上方に位置するレジストパターン５１ｂ〜５１ｄ、及び絶縁膜１２の上方に位置するレジストパターン５１ａを形成する工程と、レジストパターン５１ａ〜５１ｄをマスクとして導電膜４をエッチングすることにより、ゲート電極４ｂ〜４ｄ及び上部導電膜４ａを形成する工程とを具備する。【選択図】図２
2007201049.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に素子分離膜を形成することにより、第１のトランジスタが形成される第１素子領域、及び第２のトランジスタが形成される第２素子領域それぞれを他の領域から分離する工程と、
前記第１素子領域を挟んで前記第２素子領域とは反対側に位置する前記素子分離膜上に、下部導電膜及び絶縁膜をこの順に積層した積層膜を形成する工程と、
前記第１素子領域に位置する前記半導体基板に第１のゲート絶縁膜を形成し、かつ前記第２素子領域に位置する前記半導体基板に第２のゲート絶縁膜を形成する工程と、
前記素子分離膜上、前記積層膜上、並びに前記第１及び第２のゲート絶縁膜上に導電膜を形成する工程と、
前記積層膜と前記第１のゲート絶縁膜の間に位置する前記導電膜に、凹部又は開口部を形成する工程と、
前記導電膜上並びに前記凹部又は開口部内にフォトレジスト膜を形成し、その後露光及び現像することにより、前記第１のゲート絶縁膜の上方に位置する第１のレジストパターン、前記第２のゲート絶縁膜の上方に位置する第２のレジストパターン、及び前記積層膜の上方に位置する第３のレジストパターンを形成する工程と、
前記第１、第２、及び第３のレジストパターンをマスクとして前記導電膜をエッチングすることにより、前記第１のゲート絶縁膜上に位置する第１のゲート電極、前記第２のゲート絶縁膜上に位置する第２のゲート電極、及び前記積層膜上に位置する上部導電膜を形成する工程と、
を具備する半導体装置の製造方法。
【請求項２】
前記第１のトランジスタ及び前記第２のトランジスタは、同一構造のトランジスタであり、回路上並列である請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板に素子分離膜を形成することにより、トランジスタが形成される素子領域を他の領域から分離する工程と、
前記素子分離膜上に、下部導電膜及び絶縁膜をこの順に積層した積層膜を形成する工程と、
前記素子領域に位置する前記半導体基板にゲート絶縁膜を形成する工程と、
前記素子分離膜上、前記積層膜上、及び前記ゲート絶縁膜上に導電膜を形成する工程と、
前記積層膜と前記ゲート絶縁膜の間に位置する前記導電膜に凹部又は開口部を形成する工程と、
前記導電膜上並びに前記凹部又は開口部内にフォトレジスト膜を形成し、その後露光及び現像することにより、前記ゲート絶縁膜の上方に位置する第１のレジストパターン、及び前記積層膜の上方に位置する第２のレジストパターンを形成する工程と、
前記第１及び第２のレジストパターンをマスクとして前記導電膜をエッチングすることにより、前記ゲート絶縁膜上に位置するゲート電極、及び前記積層膜上に位置する上部導電膜を形成する工程と、
を具備する半導体装置の製造方法。
【請求項４】
前記素子分離膜を形成する工程において、トレンチアイソレーション法により前記素子分離膜を前記半導体基板に埋め込む請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記積層膜及び前記上部導電膜は容量素子である請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
半導体基板に素子分離膜をＬＯＣＯＳ法により形成して、トランジスタが形成される素子領域を他の領域から分離する工程と、
前記素子領域に位置する半導体基板にゲート絶縁膜を形成する工程と、
前記素子分離膜及び前記ゲート絶縁膜上に導電膜を形成する工程と、
前記素子分離膜の端部上に位置する前記導電膜に凹部又は開口部を形成する工程と、
前記導電膜上並びに前記凹部又は開口部上にフォトレジスト膜を形成し、その後露光及び現像することにより、前記ゲート絶縁膜上に位置するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記導電膜をエッチングすることにより、前記ゲート絶縁膜上に位置するゲート電極を形成する工程と、
を具備する半導体装置の製造方法。
【請求項７】
段差を有する下地の上に導電膜を形成する工程と、
前記段差上に位置する前記導電膜に凹部又は開口部を形成する工程と、
前記膜上並びに前記凹部又は開口部上にフォトレジスト膜を形成し、その後露光及び現像することにより、前記段差の周囲に位置する前記下地上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記導電膜をエッチングすることにより、前記下地の上に導電パターンを形成する工程と、
を具備する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。特に本発明は、段差部に近接した領域に形成される導電体パターンの寸法精度を高くすることができる半導体装置の製造方法に関する。
【背景技術】
【０００２】
図６の各図は、従来の半導体装置の製造方法を説明する為の断面図である。本方法により製造される半導体装置では、容量素子、第１のトランジスタ、及び第２のトランジスタがこの順に配列される。第２のトランジスタは、第１のトランジスタと同一構造のトランジスタである。
【０００３】
まず、図６（Ａ）に示すようにシリコン基板１０１に素子分離膜１０２を埋め込み、第１のトランジスタが形成される第１素子領域１０１ｂ、及び第２のトランジスタが形成される第２素子領域１０１ｃを他の領域から分離する。容量素子が形成される容量素子領域１０１ａには素子分離膜１０２が埋め込まれる。次いで、容量素子領域１０１ａに位置する素子分離膜１０２上に、容量素子となる下部導電膜１１１及び窒化シリコン膜１１２の積層膜を形成する。
【０００４】
次いで、第１のトランジスタのゲート絶縁膜１０３ｂ及び第２のトランジスタのゲート絶縁膜１０３ｃを形成する。次いで、ゲート絶縁膜１０３ｂ，１０３ｃ、及び窒化シリコン膜１１２上にポリシリコン膜１０４を形成し、さらにポリシリコン膜１０４上にフォトレジスト膜１５０を塗布する。素子分離膜１０２及びゲート絶縁膜１０３ｂ，１０３ｃの表面と、窒化シリコン膜１１２の表面の間には段差があるため、この段差部分の上方に位置するフォトレジスト膜１５０の表面は傾斜する（例えば特許文献１参照）。
【特許文献１】特開平９−１２９５３４号公報（図６）
【０００５】
次いで、図６（Ｂ）に示すようにフォトレジスト膜１５０を露光し、その後現像する。これにより、窒化シリコン膜１１２の上方に位置するレジストパターン１５０ａ、ゲート絶縁膜１０３ｂの上方に位置するレジストパターン１５０ｂ、及びゲート絶縁膜１０３ｃの上方に位置するレジストパターン１５０ｃが形成される。
【０００６】
フォトレジスト膜１５０の表面に形成された傾斜部がゲート絶縁膜１０３ｂの上方に位置する場合、ゲート絶縁膜１０３ｂの上方に位置するフォトレジスト膜１５０が、ゲート絶縁膜１０３ｃの上方に位置するフォトレジスト膜１５０より厚いため、露光時の多重干渉の状態が相互に異なるため、レジストパターン１５０ｂの幅とレジストパターン１５０ｃの幅は互いに異なってしまう。
【０００７】
次いで、図６（Ｃ）に示すように、レジストパターン１５０ａ〜１５０ｃをマスクとしてポリシリコン膜１０４をエッチングする。これにより、窒化シリコン膜１１２上には容量素子の上部導電膜１０４ａが形成され、ゲート絶縁膜１０３ｂ，１０３ｃそれぞれ上にはゲート電極１０４ｂ，１０４ｃが形成される。
【０００８】
その後、図６（Ｄ）に示すように、レジストパターン１５０ａ〜１５０ｃを除去する。次いで、サイドウォール１０５、低濃度不純物領域１０６ｂ，１０６ｃ、並びにトランジスタのソース及びドレインとなる不純物領域１０７ｂ，１０７ｃを形成する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
段差部分に近接する領域にフォトレジスト膜を形成した場合、フォトレジスト膜の表面に、段差部分に起因した傾斜部が形成される。このフォトレジスト膜を露光及び現像してレジストパターンを形成する場合、露光時の多重干渉の状態が場所によって異なってくるため、傾斜部に位置するレジストパターンの寸法にばらつきが生じる。このため、段差部分に近接する領域に導電体パターン（例えばトランジスタのゲート電極）を形成する場合、導電体パターンの寸法にばらつきが生じる場合があった。
【００１０】
例えば上記した従来例のように、段差部分に近接する領域にトランジスタが２つ並んで形成される場合、フォトレジスト膜の傾斜部が２つのゲート絶縁膜のうちの一方の上方に位置することがある。この場合、２つのゲート絶縁膜それぞれの上方に形成される２つのレジストパターンの幅が互いに異なってしまい、これらレジストパターンをマスクとして形成される２つのゲート電極の幅が互いに異なってしまう。その結果、同一構造のトランジスタとして設計した２つのトランジスタのチャネル長が互いに異なってしまう。
【００１１】
本発明は上記のような事情を考慮してなされたものであり、その目的は、段差部に近接した領域に導電体パターン（例えばゲート電極）が形成される場合に、形成される導電体パターンの寸法精度を高くすることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明に係る半導体基板に素子分離膜を形成することにより、第１のトランジスタが形成される第１素子領域、及び第２のトランジスタが形成される第２素子領域それぞれを他の領域から分離する工程と、
前記第１素子領域を挟んで前記第２素子領域とは反対側に位置する前記素子分離膜上に、下部導電膜及び絶縁膜をこの順に積層した積層膜を形成する工程と、
前記第１素子領域に位置する前記半導体基板に第１のゲート絶縁膜を形成し、かつ前記第２素子領域に位置する前記半導体基板に第２のゲート絶縁膜を形成する工程と、
前記素子分離膜上、前記積層膜上、並びに前記第１及び第２のゲート絶縁膜上に導電膜を形成する工程と、
前記積層膜と前記第１のゲート絶縁膜の間に位置する前記導電膜に、凹部又は開口部を形成する工程と、
前記導電膜上並びに前記凹部又は開口部内にフォトレジスト膜を形成し、その後露光及び現像することにより、前記第１のゲート絶縁膜の上方に位置する第１のレジストパターン、前記第２のゲート絶縁膜の上方に位置する第２のレジストパターン、及び前記積層膜の上方に位置する第３のレジストパターンを形成する工程と、
前記第１、第２、及び第３のレジストパターンをマスクとして前記導電膜をエッチングすることにより、前記第１のゲート絶縁膜上に位置する第１のゲート電極、前記第２のゲート絶縁膜上に位置する第２のゲート電極、及び前記積層膜上に位置する上部導電膜を形成する工程とを具備する。
【００１３】
この半導体装置の製造方法によれば、前記導電膜上に形成された前記フォトレジスト膜の表面には、前記積層膜と前記素子分離膜の段差に起因した傾斜部が形成される。これに対し、前記導電膜には、前記積層膜と前記第１のゲート絶縁膜の間に位置する部分に前記凹部又は開口部が形成される。このため、前記した傾斜部の幅は、従来と比較して小さくなり、前記第１のレジストパターンが前記した傾斜部に形成されることが抑制される。
従って、前記第１のレジストパターンの寸法精度が高くなり、前記第１のゲート電極の寸法精度が高くなる。
【００１４】
前記第１のトランジスタ及び前記第２のトランジスタは、同一構造のトランジスタであり、かつ回路上並列であってもよい。前記第１のゲート電極の寸法精度が高いため、前記第１のトランジスタのチャネル長と前記第２のトランジスタのチャネル長に差が生じることが抑制される。
【００１５】
本発明に係る他の半導体装置は、半導体基板に素子分離膜を形成することにより、トランジスタが形成される素子領域を他の領域から分離する工程と、
前記素子分離膜上に、下部導電膜及び絶縁膜をこの順に積層した積層膜を形成する工程と、
前記素子領域に位置する前記半導体基板にゲート絶縁膜を形成する工程と、
前記素子分離膜上、前記積層膜上、及び前記ゲート絶縁膜上に導電膜を形成する工程と、
前記積層膜と前記ゲート絶縁膜の間に位置する前記導電膜に凹部又は開口部を形成する工程と、
前記導電膜上並びに前記凹部又は開口部内にフォトレジスト膜を形成し、その後露光及び現像することにより、前記ゲート絶縁膜の上方に位置する第１のレジストパターン、及び前記積層膜の上方に位置する第２のレジストパターンを形成する工程と、
前記第１及び第２のレジストパターンをマスクとして前記導電膜をエッチングすることにより、前記ゲート絶縁膜上に位置するゲート電極、及び前記積層膜上に位置する上部導電膜を形成する工程とを具備する。
【００１６】
前記素子分離膜を形成する工程において、トレンチアイソレーション法により前記素子分離膜を前記半導体基板に埋め込んでもよい。このようにすると、前記素子分離膜をＬＯＣＯＳ酸化法により形成する場合と比較して、前記素子分離膜の端部に段差が生じることを抑制できる。従って、前記フォトレジスト膜の表面に形成された段差部の幅が小さくなり、前記第１のレジストパターンの寸法精度が高くなる。
また、前記積層膜及び前記上部導電膜は、例えば容量素子である。
【００１７】
本発明に係る他の半導体装置の製造方法は、半導体基板に素子分離膜をＬＯＣＯＳ法により形成して、トランジスタが形成される素子領域を他の領域から分離する工程と、
前記素子領域に位置する半導体基板にゲート絶縁膜を形成する工程と、
前記素子分離膜及び前記ゲート絶縁膜上に導電膜を形成する工程と、
前記素子分離膜の端部上に位置する前記導電膜に凹部又は開口部を形成する工程と、
前記導電膜上並びに前記凹部又は開口部上にフォトレジスト膜を形成し、その後露光及び現像することにより、前記ゲート絶縁膜上に位置するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記導電膜をエッチングすることにより、前記ゲート絶縁膜上に位置するゲート電極を形成する工程とを具備する。
【００１８】
この半導体装置の製造方法によれば、前記素子分離膜の端部には段差が生じる。このため、前記導電膜上に形成された前記フォトレジスト膜の表面には、前記素子分離膜の端部の段差に起因した傾斜部が形成される。これに対し、前記導電膜には、前記素子分離膜の端部上に位置する前記凹部又は開口部が形成される。このため、前記した傾斜部の幅は、従来と比較して小さくなり、前記レジストパターンが前記した傾斜部に形成されることが抑制される。
従って、前記レジストパターンの寸法精度が高くなり、前記ゲート電極の寸法精度が高くなる。
【００１９】
本発明に係る半導体装置の製造方法は、段差を有する下地の上に導電膜を形成する工程と、
前記段差上に位置する前記導電膜に凹部又は開口部を形成する工程と、
前記膜上並びに前記凹部又は開口部上にフォトレジスト膜を形成し、その後露光及び現像することにより、前記段差の周囲に位置する前記下地上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記導電膜をエッチングすることにより、前記下地の上に導電パターンを形成する工程とを具備する。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明の実施形態について説明する。図１、図２及び図３は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態によって製造される半導体装置では、容量素子、第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタがこの順に配列されている。第１及び第２のトランジスタは同一の構造を有するトランジスタであり、第３のトランジスタはゲート電極を２つ有するトランジスタである。第１〜第３のトランジスタは、ゲート電極の幅が互いに同一である。また、第１及び第２のトランジスタは回路上並列になっている。
【００２１】
まず、図１（Ａ）に示すようにシリコン基板１に素子分離膜２を形成し、第１のトランジスタが形成される第１素子領域１ｂ、第２のトランジスタが形成される第２素子領域１ｃ、及び第３のトランジスタが形成される第３素子領域１ｄそれぞれを、他の領域から分離する。また、容量素子が形成される容量素子領域１ａには素子分離膜２が形成される。素子分離膜２は、例えばトレンチアイソレーション法によりシリコン基板１に埋め込まれるが、ＬＯＣＯＳ酸化法により形成されても良い。
【００２２】
次いで、容量素子領域１ａに位置する素子分離膜２上を含む全面上に、ポリシリコン膜をＣＶＤ法により形成し、さらにこのポリシリコン膜上に窒化シリコン膜をＣＶＤ法により形成する。次いで、窒化シリコン膜上にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして窒化シリコン膜及びポリシリコン膜をエッチングする。これにより、容量素子領域１ａに位置する素子分離膜２上には、容量素子の下部導電膜１１及び絶縁膜１２が形成される。その後、レジストパターンを除去する。下部導電膜１１の膜厚は、例えば１５０ｎｍ以上２５０ｎｍ以下であり、絶縁膜１２の膜厚は、例えば３０ｎｍ以上８０ｎｍ以下である。
【００２３】
次いで、シリコン基板１を熱酸化する。これにより、第１素子領域１ｂに位置するシリコン基板１には第１のトランジスタのゲート絶縁膜３ｂが形成され、第２素子領域１ｃに位置するシリコン基板１には第２のトランジスタのゲート絶縁膜３ｃが形成され、第３素子領域１ｄに位置するシリコン基板１には第３のトランジスタのゲート絶縁膜３ｄが形成される。
【００２４】
次いで、図１（Ｂ）に示すように、絶縁膜１２、ゲート絶縁膜３ｂ，３ｃ，３ｄ、及び素子分離膜２上にポリシリコン膜４をＣＶＤ法により形成する。
【００２５】
次いで、図１（Ｃ）に示すように、ポリシリコン膜４上にフォトレジスト膜５０を形成し、フォトレジスト膜５０を露光及び現像する。これにより、フォトレジスト膜５０には、ゲート絶縁膜３ｂと絶縁膜１２の間の素子分離膜２の上方に位置する開口部が形成される。次いで、フォトレジスト膜５０をマスクとしてポリシリコン膜４をエッチングする。これにより、ポリシリコン膜４には、ゲート絶縁膜３ｂと絶縁膜１２の間の素子分離膜２の上に位置する開口部４ｅが形成される。
【００２６】
その後、図２（Ａ）に示すようにフォトレジスト膜５０を除去する。次いで、ポリシリコン膜４上及び開口部４ｅ内にフォトレジスト膜５１を塗布する。ポリシリコン膜４には、ゲート絶縁膜３ｂと絶縁膜１２の間に位置する開口部４ｅが形成されているため、フォトレジスト膜５１の表面のうち傾斜している部分の幅Ｗ１は、従来と比較して狭くなる。従って、フォトレジスト膜５１の表面の傾斜部が、ゲート絶縁膜３ｂの上方に位置することを抑制できる。
【００２７】
なお、フォトレジスト膜５１の表面の傾斜部の幅Ｗ１は、開口部４ｅの幅Ｗ２によって調節できる。例えば開口部４ｅの幅Ｗ２を狭くすると、傾斜部の幅Ｗ１も狭くなる。開口部４ｅの幅Ｗ２は、例えば１μｍ以上１０μｍ以下である。
【００２８】
次いで、図２（Ｂ）に示すように、フォトレジスト膜５１を露光及び現像する。これにより、絶縁膜１２の上方に位置するレジストパターン５１ａ、ゲート絶縁膜３ｂの上方に位置するレジストパターン５１ｂ、ゲート絶縁膜３ｃの上方に位置するレジストパターン５１ｃ、及びゲート絶縁膜３ｄの上方に位置する２つのレジストパターン５１ｄが形成される。レジストパターン５１ｂ〜５１ｄはゲート電極を形成するためのパターンである。上記したように、フォトレジスト膜５１の表面の傾斜部がゲート絶縁膜３ｂの上方に位置することを抑制できるため、レジストパターン５１ｂの幅が、レジストパターン５１ｃ，５１ｄの幅と異なることを抑制できる。
【００２９】
次いで、図３（Ａ）に示すように、レジストパターン５１ａ〜５１ｄをマスクとしてポリシリコン膜４をエッチングする。これにより、絶縁膜１２上に位置する上部導電膜４ａ、ゲート絶縁膜３ｂ上に位置するゲート電極４ｂ、ゲート絶縁膜３ｃ上に位置するゲート電極４ｃ、及びゲート絶縁膜３ｄ上に位置する２つのゲート電極４ｄが形成される。上記したように、レジストパターン５１ｂの幅が、レジストパターン５１ｃ，５１ｄの幅と異なることを抑制できるため、ゲート電極４ｂの幅が、ゲート電極４ｃ，４ｄの幅と異なることを抑制できる。
【００３０】
その後、図３（Ｂ）に示すように、レジストパターン５１ａ〜５１ｄを除去する。次いで、素子分離膜２及びゲート電極４ｂ〜４ｄをマスクとしてシリコン基板１に不純物を注入する。これにより、シリコン基板１には、第２のトランジスタの低濃度不純物領域６ｂ、第３のトランジスタの低濃度不純物領域６ｃ、及び第４のトランジスタの低濃度不純物領域６ｄが形成される。
【００３１】
次いで、ゲート電極４ｂ〜４ｄを含む全面上に酸化シリコン膜をＣＶＤ法により形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４ｂ〜４ｄそれぞれの側壁はサイドウォール５で覆われる。
【００３２】
次いで、素子分離膜２、ゲート電極４ｂ〜４ｄ、及びサイドウォール５をマスクとしてシリコン基板１に不純物を注入する。これにより、シリコン基板１には、第２のトランジスタのソース及びドレインとなる不純物領域７ｂ、第３のトランジスタのソース及びドレインとなる不純物領域７ｃ、及び第４のトランジスタのソース及びドレインとなる不純物領域７ｄが形成される。
【００３３】
このようにして、容量素子領域１ａには下部導電膜１１、絶縁膜１２、及び上部導電膜４ａをこの順に積層した容量素子が形成され、第１〜第３の素子領域１ｂ，１ｃ，１ｄそれぞれには第１〜第３のトランジスタが形成される。
【００３４】
以上、本発明の第１の実施形態によれば、ゲート電極４ｂ〜４ｄを形成するためのフォトレジスト膜５１をポリシリコン膜４上に塗布する前に、ポリシリコン膜４に開口部４ｅを形成している。開口部４ｅはゲート絶縁膜３ｂと絶縁膜１２の間に位置している。このため、フォトレジスト膜５１の表面の傾斜部がゲート絶縁膜３ｂの上方に位置することを抑制できる。
【００３５】
従って、レジストパターン５１ｂの幅がレジストパターン５１ｃ，５１ｄの幅と異なることを抑制することにより、ゲート電極４ｂの幅がゲート電極４ｃ，４ｄの幅と異なることを抑制できる。従って、第１のトランジスタのチャネル長と、第２のトランジスタのチャネル長が異なることを抑制できる。
【００３６】
図４及び図５の各図は、本発明の第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。
まず、図４（Ａ）に示すように、シリコン基板１に素子分離膜２をＬＯＣＯＳ酸化法により形成する。これにより、トランジスタが形成される素子領域は他の領域から分離される。素子分離膜２はＬＯＣＯＳ酸化法により形成されるため、素子分離膜２の端部には段差が生じる。
【００３７】
次いで、シリコン基板１を熱酸化する。これにより、素子領域に位置するシリコン基板１にはゲート絶縁膜２３が形成される。次いで、素子分離膜２及びゲート絶縁膜２３上にポリシリコン膜２４をＣＶＤ法により形成する。
【００３８】
次いで、ポリシリコン膜２４上にフォトレジスト膜５２を塗布し、フォトレジスト膜５２を露光及び現像する。これにより、フォトレジスト膜５２には、素子分離膜２の端部上（例えばバーズビーク上）に位置する開口部が形成される。次いで、フォトレジスト膜５２をマスクとしてポリシリコン膜２４をエッチングする。これにより、ポリシリコン膜２４には、素子分離膜２の端部上に位置する開口部２４ａが形成される。
【００３９】
その後、図４（Ｂ）に示すように、フォトレジスト膜５２を除去する。次いで、ポリシリコン膜２４上及び開口部２４ａ内にフォトレジスト膜５３を塗布する。素子分離膜２の端部には段差が生じているが、ポリシリコン膜２４には、この端部上に位置する開口部２４ａが形成されている。このため、フォトレジスト膜５３の表面のうち傾斜している部分の幅は、従来と比較して狭くなる。従って、フォトレジスト膜５３の表面の傾斜部が、ゲート絶縁膜２３の上方に入り込むことを抑制できる。
【００４０】
次いで、図４（Ｃ）に示すように、フォトレジスト膜５３を露光及び現像する。これにより、ゲート絶縁膜２３の上方に位置するレジストパターン５３ａが形成される。上記したように、フォトレジスト膜５３の表面の傾斜部がゲート絶縁膜２３の上方に入り込むことを抑制できるため、レジストパターン５３ａの幅に誤差が生じることを抑制できる。
【００４１】
次いで、図５（Ａ）に示すように、レジストパターン５３ａをマスクとしてポリシリコン膜２４をエッチングする。これにより、ゲート絶縁膜２３上にはゲート電極２４ｂが形成される。上記したようにレジストパターン５３ａの幅に誤差が生じることを抑制できるため、ゲート電極２４ｂの幅に誤差が生じることを抑制できる。
【００４２】
その後、図５（Ｂ）に示すようにレジストパターン５３ａを除去する。次いで、素子分離膜２２及びゲート電極２４ｂをマスクとしてシリコン基板１に不純物を注入する。これにより、シリコン基板１には、トランジスタの低濃度不純物領域２６が形成される。
【００４３】
次いで、ゲート電極２４ｂを含む全面上に酸化シリコン膜をＣＶＤ法により形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極２４ｂそれぞれの側壁はサイドウォール２５で覆われる。
【００４４】
次いで、素子分離膜２２、ゲート電極２４ｂ、及びサイドウォール２５をマスクとしてシリコン基板１に不純物を注入する。これにより、シリコン基板１には、トランジスタのソース及びドレインとなる不純物領域２７が形成される。
【００４５】
以上、本発明の第２の実施形態によれば、素子分離膜２の端部には段差が生じているが、ポリシリコン膜２４には、この端部上に位置する開口部２４ａが形成されている。このため、フォトレジスト膜５３の表面のうち傾斜している部分の幅は、従来と比較して狭くなる。従って、ゲート絶縁膜２３の上方に位置するレジストパターン５３ａの幅に誤差が生じることを抑制でき、ゲート電極２４ｂの幅すなわちトランジスタのチャネル幅に誤差が生じることを抑制できる。
【００４６】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば第１及び第２の実施形態において、開口部４ｅ，２４ａの代わりに凹部を形成しても、上記した実施形態と同様の効果を得ることができる。凹部は、例えばフォトレジスト膜５０，５２をマスクとしてポリシリコン膜４，２４をエッチングする時間を、開口部４ｅ，２４ａを形成する場合と比較して短くすることにより形成される。
【図面の簡単な説明】
【００４７】
【図１】（Ａ）〜（Ｃ）の各図は、第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】（Ａ），（Ｂ）の各図は、図１の次の工程を説明する為の断面図。
【図３】（Ａ），（Ｂ）の各図は、図２の次の工程を説明する為の断面図。
【図４】（Ａ）〜（Ｃ）の各図は、第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図５】（Ａ），（Ｂ）の各図は、図４の次の工程を説明する為の断面図。
【図６】（Ａ）〜（Ｄ）の各図は、従来の半導体装置の製造方法を説明する為の断面図。
【符号の説明】
【００４８】
１，１０１…シリコン基板、１ａ，１０１ａ…容量素子領域、１ｂ，１０１ｂ…第１素子領域、１ｃ，１０１ｃ…第２素子領域、１ｄ…第３素子領域、２，２２，１０２…素子分離膜、３ｂ〜３ｄ，２３，１０３ｂ，１０３ｃ…ゲート絶縁膜、４，２４，１０４…ポリシリコン膜、４ａ，１０４ａ…上部導電膜、４ｂ〜４ｄ，１０４ｂ，１０４ｃ…ゲート電極、４ｅ，２４ａ…開口部、５，２５，１０５…サイドウォール、６ｂ〜６ｄ，２，１０６ｂ，１０６ｃ…低濃度不純物領域、７ｂ〜７ｄ，２７，１０７ｂ，１０７ｃ…不純物領域、１１…下部導電膜、１２…絶縁膜、５０〜５３，１５０…フォトレジスト膜、５１ａ〜５１ｄ，５３ａ，１５０ａ〜１５０ｃ…レジストパターン，１１２…窒化シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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