(57)【要約】【課題】位相比較周波数が低い場合、ループフィルタのカットオフ周波数も低くなり、ＰＬＬ回路の同期確立に多大な時間を要する。【解決手段】微少な位相比較出力をＡ／Ｄ変換器８で認識することが可能な直流電圧とする手段を用いる。この手段５は、位相比較クロックの周波数よりはるかに高いカットオフ周波数のＲＣ積分回路を備え、位相差の時間のみコンデンサに電荷をチャージして直流電圧へ変換する。チャージ時間が終わるとチャージされた最大電圧値がＡ／Ｄ変換器でホールドされる。これにより、１クロック前の位相比較からのずれを算出し、ＶＣＯ制御電圧を出力するＤ／Ａ変換器12の設定値を、算出した誤差分だけ変動させる。【選択図】図１
2007201565.tif 000002
【特許請求の範囲】
【請求項１】
ＶＣＯ制御電圧に応答して周波数を変動させたＶＣＯクロックを出力する電圧制御発振手段と、前記ＶＣＯクロックを入力側へ帰還させるＶＣＯクロック帰還手段と、基準クロックと前記帰還されたＶＣＯクロッの位相を比較する位相比較手段とを備えるＰＬＬ回路において、
前記位相比較手段から出力される位相比較出力でチャージされ、かつカットオフ周波数が位相比較クロックの周波数よりはるかに高いＣＲ積分手段と、
前記チャージさせる時間が経過すると前記チャージされた電圧値をサンプリングしホールドしてデジタルデータに変換するＡ／Ｄ変換手段と、
前記デジタルデータを前記位相比較クロックの１クロック前のデジタルデータと比較する比較手段と、
前記比較手段から出力される差分データと極性データにより初期設定値を加減算した設定データを出力する加減算手段と、
前記設定データを前記ＶＣＯ制御電圧に変換するＤ／Ａ変換手段を設けたことを特徴とするＰＬＬ回路。
【請求項２】
ＶＣＯ制御電圧に応答して周波数を変動させたＶＣＯクロックを出力する電圧制御発振手段と、前記ＶＣＯクロックを入力側へ帰還させるＶＣＯクロック帰還手段と、基準クロックと前記帰還されたＶＣＯクロッの位相を比較する位相比較手段とを備えるＰＬＬ回路において、
前記位相比較手段から出力される位相比較出力でチャージされ、かつカットオフ周波数が位相比較クロックの周波数よりはるかに高いＣＲ積分手段と、
起動時に発生する前記基準クロックと前記ＶＣＯクロックの誤差を検出し起動誤差アナログデータを出力する起動誤差検出手段と、
前記チャージされた電圧値から前記起動誤差アナログデータを減算する差動手段と、
前記チャージさせる時間が経過すると前記差動手段の出力をサンプリングしホールドしてデジタルデータに変換するＡ／Ｄ変換手段と、
前記デジタルデータを前記位相比較クロックの１クロック前のデジタルデータと比較する比較手段と、
前記比較手段から出力される差分データと極性データにより初期設定値を加減算した設定データを出力する加減算手段と、
前記設定データを前記ＶＣＯ制御電圧に変換するＤ／Ａ変換手段を設けたことを特徴とするＰＬＬ回路。
【請求項３】
前記ＣＲ積分手段におけるＣＲ時定数は、前記電圧制御発振手段の変調感度（周波数／制御電圧）から前記位相比較クロックの１クロックで発生する最大誤差時間を求め、この時間で前記Ａ／Ｄ変換手段の入力範囲分だけチャージ可能となるように定められることを特徴とする請求項１または請求項２記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される基準クロックから、基準クロックに同期したクロックを生成する位相同期ループ（ＰＬＬ）回路に関し、特に短時間での同期が必要な場合または位相比較周波数が低いときにおいて同期の引込み時間を短縮するのに好適なＰＬＬ回路に関する。
【背景技術】
【０００２】
従来のＰＬＬ回路の一例を図５示す（文献公知発明に係るものではない）。このＰＬＬ回路は、Ｒ分周器21，電圧制御発振器（ＶＣＯ）24，Ｎ分周器25，相比較器22およびループフィルタ23により構成されており、動作は以下のようになる。
【０００３】
入力される基準クロックはＲ分周器21により分周され、ＶＣＯ24から出力されるＶＣＯクロックはＮ分周器25により分周される。分周された両クロックは位相比較器22に入力され、位相比較器22は両クロックの立ち上がりエッジによる位相誤差となるパルス信号をループフィルタ23へ出力する。ループフィルタ23は位相比較周波数以下となるカットオフ周波数で構成され、位相比較器22により出力されるパルス信号を直流電圧となるよう積分して出力する。このループフィルタ出力がＶＣＯ制御電圧となり、ＶＣＯ24は制御電圧に対する発振周波数を出力する。
【０００４】
非同期の場合、位相比較器22に入力される両クロックの周波数が異なり、位相比較を行う度に位相比較器22が出力するパルス幅が変動することとなる。位相比較器22が出力するパルス幅が変動すれば、ループフィルタ23が出力するＶＣＯ制御電圧も変動し、ＶＣＯクロックの発振周波数も変動する。位相比較器22の出力パルスは、Ｒ分周器21の分周クロック出力を基準とし、Ｎ分周器25の分周クロック出力が基準に対して位相が遅れている場合には位相が進むように、Ｎ分周器25の分周クロック出力が基準に対して位相が進んでいる場合には位相が遅れるような制御を行う。
【０００５】
この位相比較の動作を繰り返し行うことで、位相比較器22に入力される両クロックの周波数が同じとなるよう制御が行われ、位相比較器22に入力されるＲ分周器21とＮ分周器25が出力するクロックの周波数が同一となり同期が確立する。同期が確立した場合は位相比較器22に入力される両クロックの周波数が同じであるため、位相比較器22が出力するパルス幅が一定となり、ＶＣＯ制御電圧も一定の状態が保たれて基準クロックに同期したＶＣＯクロックをＶＣＯ24より生成することが可能となる。
【０００６】
このような従来技術では、ループフィルタ23のカットオフ周波数は位相比較周波数に対して低い周波数で構成され、位相比較周波数により同期するまでの時間が決定されることとなる。位相比較周波数が低い周波数である場合、この位相比較周波数に加えてループフィルタ23のカットオフ周波数が低くなるために応答時間も遅くなる回路構成となってしまい、同期の確立まで多大な時間を要することとなる。
【０００７】
この問題を解消すべくループフィルタ23とＶＣＯ24の間にオペアンプを使用し、大幅なゲインを持たせれば（文献公知発明に係るものではない）位相比較器出力による位相誤差を増幅して同期を速くすることができるが、ノイズ成分も増幅することとなりＰＬＬ自体の動作不安定を引き起こす原因となる。
【０００８】
そこで、同期の確立を速くするため、両クロックの立ち上がりエッジの間で定義された位相誤差間を高速クロックによりカウンタでカウントアップし、そのカウント値を誤差データとして用いてＶＣＯ発振周波数またはＶＣＯ制御電圧を算出して、対応すべきＶＣＯ制御電圧となるようＤ／Ａ変換器へ設定するようにした技術が提案されている。
【０００９】
例えば、特許文献１には、位相比較器と並列に接続され、入力する信号間の位相差に応じた信号を出力する第二の位相比較器と、第二の位相比較器が出力する信号を入力し、ＶＣＯクロックの周期を最小単位とするデジタルデータに変換し出力するデジタル変換器と、デジタル変換器から入力するデジタルデータに対応し、記憶している所定のプリセットデータを出力するＲＯＭテーブルとを設け、図５のＮ分周器205に代るカウンタは、ＲＯＭテーブルより供給されたデータに応じ分周比を変えるとともに、分周比に基づき、クロッククロック信号を分周した後に、出力信号を第一の位相比較器と第二の位相比較器に帰還させる技術が記載されている。
【００１０】
また、特許文献２には、図５のＲ分周器201，位相比較器22およびループフィルタ23に代って、位相差カウンタ，ＣＰＵ，Ｄ／Ａ変換器および不揮発性メモリを設け、位相差カウンタは基準クロックとＶＣＯクロックの位相差をカウントし、ＣＰＵは、位相差カウンタの出力するカウント値に基づき位相差の変動を監視してＶＣＯの周波数を設定する制御値を不揮発性メモリを参照して算出し、Ｄ／Ａ変換器はＣＰＵから出力される制御値をアナログ変換する技術が記載されている。
【００１１】
【特許文献１】特開平６−２６１２２４（第２頁−第３頁、図１）
【特許文献２】特開２００３−０３２１０７（第３頁−第５頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した特許文献記載の技術では、カウンタによりカウントさせて誤差データを得るようにしているが、これには微少な位相誤差を識別できるための必要最低限なカウント数があり、その分だけカウントを行えるような非常に高速な周波数成分を持つ発振器が必要となるので、部品コストが大幅に上がることになるという第１の問題点がある。
【００１３】
これを回避しようとして、高速なクロックを用いる代わりに、位相比較周波数を極端に低くなるように分周して誤差データをカウンタで識別できるようにした場合は、位相比較周波数が低いことにより同期確立に時間がかかる。
【００１４】
また、ＲＯＭに記憶するプリセットデータや制御値の取得が必要となるが、この場合には部品の特性のばらつきも考慮する必要があり、装置１台に対してデータを取得するため生産効率に影響を与えるという第２の問題点もある。
【００１５】
したがって、本発明の目的は、高速クロックを必要とすることなく、かつ部品の特性のばらつきによる影響もない簡単な回路構成で、同期確立までの時間を短縮することができるＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【００１６】
請求項１記載の本発明のＰＬＬ回路は、ＶＣＯ制御電圧に応答して周波数を変動させたＶＣＯクロックを出力する電圧制御発振手段と、ＶＣＯクロックを入力側へ帰還させるＶＣＯクロック帰還手段と、基準クロックと帰還されたＶＣＯクロッの位相を比較する位相比較手段とを備えるＰＬＬ回路において、位相比較手段から出力される位相比較出力でチャージされ、かつカットオフ周波数が位相比較クロックの周波数よりはるかに高いＣＲ積分手段と、チャージさせる時間が経過するとチャージされた電圧値をサンプリングしホールドしてデジタルデータに変換するＡ／Ｄ変換手段と、デジタルデータを位相比較クロックの１クロック前のデジタルデータと比較する比較手段と、比較手段から出力される差分データと極性データにより初期設定値を加減算した設定データを出力する加減算手段と、設定データをＶＣＯ制御電圧に変換するＤ／Ａ変換手段を設けたことを特徴とする。
【００１７】
請求項２記載の本発明のＰＬＬ回路は、ＶＣＯ制御電圧に応答して周波数を変動させたＶＣＯクロックを出力する電圧制御発振手段（図１の13）と、ＶＣＯクロックを入力側へ帰還させるＶＣＯクロック帰還手段（図１の14）と、基準クロックと帰還されたＶＣＯクロッの位相を比較する位相比較手段（図１の２）とを備えるＰＬＬ回路において、位相比較手段から出力される位相比較出力でチャージされ、かつカットオフ周波数が位相比較クロックの周波数よりはるかに高いＣＲ積分手段（図１の５）と、起動時に発生する基準クロックとＶＣＯクロックの誤差を検出し起動誤差アナログデータを出力する起動誤差検出手段（図１の４，６）と、チャージされた電圧値から起動誤差アナログデータを減算する差動手段（図１の７）と、チャージさせる時間が経過すると差動手段の出力をサンプリングしホールドしてデジタルデータに変換するＡ／Ｄ変換手段（図１の８）と、デジタルデータを位相比較クロックの１クロック前のデジタルデータと比較する比較手段（図１の９，10）と、比較手段から出力される差分データと極性データにより初期設定値を加減算した設定データを出力する加減算手段（図１の11）と、設定データをＶＣＯ制御電圧に変換するＤ／Ａ変換手段（図１の12）を設けたことを特徴とする。
【００１８】
より具体的には、ＣＲ積分手段におけるＣＲ時定数は、電圧制御発振手段の変調感度（周波数／制御電圧）から位相比較クロックの１クロックで発生する最大誤差時間を求め、この時間でＡ／Ｄ変換手段の入力範囲分だけチャージ可能となるように定められる。
【発明の効果】
【００１９】
本発明では、位相比較手段による位相差の時間のみコンデンサに電荷をチャージして直流電圧へ変換し、チャージ時間が終わるとチャージされた最大電圧値がＡ／Ｄ変換器でホールドされ、１クロック前の位相比較からのずれを算出し、ＶＣＯ制御電圧を出力するＤ／Ａ変換器の設定値を、算出した誤差分だけ変動させる。この結果、位相比較手段が出力する位相比較出力がＶＣＯの変調感度と対応するため、位相比較を数回行うだけでＤ／Ａ変換手段にて位相比較出力を略正確に反映したＶＣＯ制御電圧を設定することが可能となり、短時間でクロックの同期を確立することができるという第１の効果を有する。
【００２０】
また、ＶＣＯ変調感度とチャージ部から出力されるアナログデータが１対１で対応しているため、複雑な計算回路を必要することなく簡単な回路の構成が可能であるという第２の効果を有する。
【発明を実施するための最良の形態】
【００２１】
本発明のＰＬＬ回路は、微少な位相比較出力をＡ／Ｄ変換器で認識することが可能な直流電圧に変換することで課題を解決する。微少な位相比較出力を直流電圧とする方法は、位相比較周波数よりはるかに高いカットオフ周波数のＲＣ積分回路を用いて、位相比較器で基準クロックから立上りとＶＣＯクロックの立上りまでの間を位相比較出力として出力させ、その位相比較出力区間のみコンデンサに電荷をチャージすることで直流電圧へと変換する。
【００２２】
このコンデンサへ電荷をチャージさせる期間が終わると同時にＡ／Ｄ変換器でサンプリングを行うことで、ＲＣ積分回路でチャージされた最大の電圧値がＡ／Ｄ変換器でホールドされることとなる。この動作により、チャージされた位相比較出力と１クロック前に同様に取得した位相比較出力を比較して、その差を算出してＤ／Ａ変換器の設定データを変動させることで、２クロックの位相比較時間においてＶＣＯ制御電圧を制御させることが可能となる。結果、高速クロックを利用することもなく、ＶＣＯの周波数−制御電圧の特性データを得ることもなく、同期の高速化が行える。以下、本発明のＰＬＬ回路の実施例について図面を参照して説明する。
【実施例１】
【００２３】
図１は本発明のＰＬＬ回路の一実施例のブロック図である。このＰＬＬ回路の構成は図１に示すとおりであるが、大きくは、基準クロックとＶＣＯクロックの位相差に応じた周波数のＶＣＯクロックを発生するためのＰＬＬ基本部と、基準クロックとＶＣＯクロックの位相差に応じたＶＣＯ制御電圧を発生してＰＬＬ基本部へ供給する誤差演算部と、誤差演算部に対する制御電圧発生補助部とに分けることができる。
【００２４】
ＰＬＬ基本部は、誤差演算部からのＶＣＯ制御電圧S14により定まる周波数のＶＣＯクロックを発生するＶＣＯ（電圧制御発振器）13と、ＶＣＯクロックを分周してＮ分周器クロックS2を出力するＮ分周器14と、入力される基準クロックを分周してＲ分周器クロックS1を出力するＲ分周部１と、Ｒ分周器クロックS1とＮ分周器クロックS2の立上りから立上りまでを検出して位相比較出力S3を出力する位相比較器２とから成る。
【００２５】
誤差演算補助部は、Ｒ分周器クロックS1のＮ分周器クロックS2に対する位相の進みまたは遅れを検出して位相状態出力S9を出力する位相検出部３と、起動時におけるＲ分周器クロックS1とＮ分周器クロックS2の位相差を検出して起動誤差出力S4を出力する起動誤差検出回路４と、起動誤差出力S4をアナログ信号に変換して起動誤差アナログデータS5を出力するアナログ変換部６とから成る。
【００２６】
誤差演算部は、位相比較器２からの位相比較出力S3を入力とする積分機能を持ちアナログデータS6を出力するチャージ部５と、アナログデータS6と起動誤差アナログデータS5との差分をとって差分出力S7を出力する差動回路７と、差分出力S7をサンプリングしてデジタルデータS8に変換するＡ／Ｄ変換器８と、デジタルデータS8を１クロックだけシフトさせて前デジタルデータS10を出力するＦＦ（フリップフロップ）９と、デジタルデータS8と前デジタルデータS10を比較し差分データS11および極性データS12を出力する比較部10と、所定のセンター電圧と差分データS11を位相状態出力S9および極性データS12に応じて加算または減算を行って設定データS13を出力する加算器11と、設定データS13をＤ／Ａ変換してＶＣＯ制御電圧S14を出力するＤ／Ａ変換器12とから成る。
【００２７】
以下、各構成要素について詳述する。Ｒ分周器１は外部から入力される基準クロックをＲ分周したＲ分周器クロックS1を出力し、Ｎ分周器14はＶＣＯ13が出力するＶＣＯクロックをＮ分周したＮ分周器クロックS2を出力する。ここで、Ｎ分周器14は、図２に示すように、Ｒ分周器クロックS1の立上り直後のＶＣＯクロックでＮ分周器クロックS2の立上りを行い、以降は分周比に従った動作でクロック出力を行う。これにより、初回起動時のＮ分周器14とＲ分周器１の立上りエッジの誤差は、ＶＣＯクロックの１クロック分以内の微少な誤差で動作を開始することとなる。
【００２８】
位相比較器２は、Ｒ分周器クロックS1とＮ分周器クロックS2の位相を比較し、両クロックの立上りエッジにより誤差の検出を行い、この誤差が検出されていて、Ｒ分周器クロックS1が“Ｈ”でＮ分周器クロックS2が“Ｌ”の間は“Ｈ”となる位相比較出力S3を出力する。
【００２９】
起動誤差検出回路４は、起動時に発生するＲ分周器クロックS1とＮ分周器クロックS2の誤差を検出し、このデータである起動誤差出力S4を取得する。アナログ変換部６は、この起動誤差出力S4を起動誤差アナログデータS5に変換し保持する。
【００３０】
位相検出部３は、Ｒ分周器クロックS1に対してＮ分周器クロックS2が遅れている場合および同位相の場合には“Ｈ”、進んでいる場合には“Ｌ”という位相状態出力S9を出力する。
【００３１】
一般的に、ＰＬＬ回路ではローパスフィルタを備えており、このローパスフィルタは位相比較の周波数成分を除去するものである。しかし、ローパスフィルタ相当のチャージ部５におけるＲＣ積分回路は、位相比較の周波数成分を除去するローパスフィルタの機能というよりは、むしろ微少な位相誤差を直流電圧に変換する機能を持たせることに特徴がある。ＲＣ積分回路は位相比較周波数より高いカットオフ周波数となるような時定数を与える抵抗ＲとコンデンサＣで構成されることとなる。
【００３２】
チャージ部５では位相比較器３の出力信号が“Ｈ”となった場合に、コンデンサＣに電荷がチャージされ、アナログデータS6が位相比較出力S3のパルス幅に該当する電圧値となる動作が行われる。アナログデータS6は位相比較出力S3が“Ｌ”となれば、コンデンサＣにチャージされた電荷が放電されてアナログデータS6の電圧は０Ｖとなり、次の位相比較出力S3による“Ｈ”パルスに対するアナログデータS6の正確な取得が可能となる。
【００３３】
このチャージ部５の抵抗ＲとコンデンサＣの時定数はＶＣＯ13の変調感度（周波数／制御電圧）と位相比較周波数より算出することができ、ＶＣＯ変調感度から位相比較１クロックで発生する最大誤差時間を求め、この時間でＡ／Ｄ変換器８の入力範囲分チャージ可能となるように定められる。
【００３４】
差動回路７は、アナログデータS6から起動誤差アナログデータS5を引いた差分を差動出力S7として出力する。これにより、起動時の分周動作開始時に発生する誤差が取り除かれ、純粋に位相誤差のみで発生するデータを検出することが可能となる。Ａ／Ｄ変換器８では位相比較出力S3の立下りで差動出力S7をＡ／Ｄ変換し、デジタルデータS8を生成する。
【００３５】
ＦＦ９はデジタルデータS8を１クロック遅延し、比較部10はこの前デジタルデータS10とデジタルデータS8と比較し、差分データS11と極性データS12を出力する。極性データＳ12は、比較部10に入力されたデジタルデータS8が前デジタルデータS10に対して大きい場合であれば“Ｈ”を、小さい場合であれば“Ｈ”を、同値であれば１クロック前の状態（“Ｈ”または“Ｈ”）を維持したものとなる。
【００３６】
加算器11は、本システム起動時にＤ／Ａ変換器12のセンター電圧となる“0x80”を設定データS14として出力し、比較部10から入力された差分データS11と極性データS12および位相検出部３より生成させる位相状態出力S9により、初期設定値の“0x80”から加算または減算をして設定データS13を出力する。以降は、１クロック前の設定データS13と新たに得られた差分データS11で加算または減算を繰り返し、１クロックごとに設定データS13の出力を繰り返す。
【００３７】
Ｄ／Ａ変換器12は位相比較出力S3の立ち上がりで設定データS13をＤ／Ａ変換し、ＶＣＯ制御電圧S14を出力する。ＶＣＯ13はＶＣＯ制御電圧S14に応答して周波数を変動させたクロック（ＶＣＯクロック）を外部とＮ分周器14へ出力する。
【００３８】
次に、以上のように構成された本ＰＬＬ回路の動作について、図３および図４に示すタイミングチャートを参照しながら説明する。
【００３９】
図３は位相比較器２からＡ／Ｄ変換器８までのタイミングチャートである。図３において、タイミングt1の起動時にのみ、起動誤差出力S4が移動誤差検出回路４から出力され、また、２つ目以降の位相比較出力S2に同期してタイミングt2，t3，t4〜でアナログデータS6が生成される。タイミングt2〜t21は位相比較出力S3のパルス幅であり、この時間にコンデンサＣがチャージされる。タイミングt21は２つ目の位相比較出力S3の立下がりであって、この時点でデジタルデータS8が生成され、また、位相状態出力S9が位相検出器３から出力されている。以上の動作により、Ｒ分周器クロックS1とＮ分周器クロックS2の誤差をデジタルデータS8として生成することが可能となる。
【００４０】
図４はＡ／Ｄ変換器８からＤ／Ａ変換器13までのタイミングチャートである。ここでは、デジタルデータS8は８ビット・オフセットバイナリーとし説明する。図４において、デジタルデータS8の値を順に、“0x80”，“0x26”，“0x48”，“0x4C”，“0x4D”，“0x4C”，“0x4D”，“0x4D”〜とし、それぞれがタイミングt1，t2，t3，t4，t5，t6，t7〜で位相比較出力S3の立下りで出力されている。
【００４１】
タイミングt1を立下りとする位相比較出力S3のパルス幅のみが狭く、他のタイミングを立下りとする位相比較出力S3のパルス幅は略等しくなっているのは、２つ目の位相比較出力S3の時点で基準クロックとＶＣＯクロック（ＶＣＯ出力）の同期が既に略終了していることを表している。
【００４２】
デジタルデータS8は１クロックだけ遅延させられるので、前デジタルデータS10は、位相比較出力S3の立下り（タイミングt1，t2，t3，t4，t5，t6，t7）では、“0x00”，“0x26”，“0x48”，“0x4C”，“0x4D”，“0x4C”，“0x4D”となっている。このため、タイミングt1，t2，t3，t4，t5，t6，t7における差分データS11は、“0x26”，“0x25”，“0x01”，“0x01”，“0x01”，“0x01”，“0x00”となる。
【００４３】
位相状態出力S9が入力してくるタイミングt2までは、加算器11において初期設定値“0x80”に差分データS11が加減算されることはなく、設定データS13は“0x80”を維持する。しかし、タイミングt2以降は、１クロック前の設定データS13と新たに得られた差分データS11で加算または減算を繰り返されて、設定データS13が得られる。極性データS12が“Ｈ”のときは減算、“Ｌ”のときは加算される。
【００４４】
タイミングt1〜t5とタイミングt6〜では極性データS12が“Ｈ”であるので、タイミングt2では初期設定値の“0x80”に差分データS11“0x25”が加算されて、設定データS13は“0xA5”となる。タイミングt3では、１クロック前の設定データS13が“0xA5”であるから、差分データS11“0x01”が加算されて、設定データS13は“0XA6”となる。以下同様である。ただし、タイミングt5では極性データS12が“Ｌ”であるので、１クロック前の設定データS13“0XA7”から差分データS11“0x01”が減算されて設定データS13は“0XA6”となる。
【００４５】
以上説明したような動作により、起動からカウントして２回の位相比較でＲ分周器クロックS1とＮ分周器クロックS2の位相誤差を検出でき、ＶＣＯ制御電圧S14を位相誤差に相当する分だけ変動させることが可能となる。このＶＣＯ制御電圧S14の変動によって大幅なＶＣＯ制御ができる。同期引込み後は差分データS11の変動が小さくなり、加算器出力である設定データＳ13の誤差が少なくなるため、ＶＣＯ制御電圧S14の変動も少なく安定したＰＬＬ動作が可能である。
【００４６】
次に、ＰＬＬ回路の動作条件を下記のようにした場合の具体的な設計例を示す。なお、位相比較周波数とは位相比較出力S3の周波数をいう。
位相比較周波数：１ｋＨｚ
ＶＣＯクロック：１０ＭＨｚ
ＶＣＯ制御範囲：０〜＋５Ｖ（２．５Ｖセンター）
ＶＣＯ周波数範囲：±１００ｐｐｍ
ＶＣＯの周波数範囲は±１００ｐｐｍであるため、１００ｐｐｍ区間の検出をＡ／Ｄ変換器８でできればよいこととなる。位相比較周波数は１ｋＨｚであるので、これより１００ｐｐｍずれた状態を時間にすると以下となる。
１／（１ｋＨｚ）−１／（１ｋＨｚ×１．０００１）≒１×１０−７（ｓｅｃ）
ＶＣＯ周波数範囲の半分である１００ｐｐｍの検出を行うので、Ａ／Ｄ変換器８の入力範囲が２Ｖｐｐであるとすると、チャージ部５ではこの半分である１Ｖをチャージすることが可能なＲＣ積分回路を構成すればよいこととなる。
【００４７】
ただし、チャージを行う時間としては、図２に示したように、分周動作によりＶＣＯクロックの１クロック以内誤差が発生するので、上記時間にＶＣＯクロックの１クロック分の時間である１×１０−７（ｓｅｃ）を足す必要がある。
【００４８】
したがって、チャージ部５では２×１０−７（ｓｅｃ）で２Ｖをチャージできればよいこととなる。定数の算出は以下のようになる。
Ｖ＝１−ｅ（−ｔ／ＣＲ）より、Ｃ＝−ｔ／{Ｒ×ｌｏｇｅ（１−Ｖ）}
ここで、Ｖは動作電圧に対する必要なチャージ電圧の比になるため、位相比較器から出力される信号の電圧値が＋５Ｖの場合、チャージするのは２Ｖのため以下となる。
Ｖ＝２／５＝０．４
抵抗値Ｒ＝１００Ωとした場合のコンデンサＣの容量は、
Ｃ＝−２×１０−７／{１００×ｌｏｇｅ（１−０．４）}＝３９１５ｐＦ
このＲＣ積分回路のカットオフ周波数をｆｃとすると、
ｆｃ＝1/(２×π×Ｒ×Ｃ）＝４０７ｋＨｚ
したがって、ＲＣ積分回路のカットオフ周波数ｆｃ（４０７ｋＨｚ）は位相比較周波数（１ｋＨｚ）に対して、はるかに高い周波数となる。
【００４９】
また、基準クロックが＋３０ｐｐｍずれた状態で入力されたとすると、Ｒ分周器出力クロックS1に対しＮ分周器出力クロックS2が遅れるため、加算器11では該当する差分データS11を加算することとなる。ＶＣＯ周波数範囲は±１００ｐｐｍであるため、１００ｐｐｍは８ビットのデジタルデータS8の半分、すなわち１２８（１０進）に対応するので、以下の変動が比較部10で得られることとなる。
【００５０】
１２８×３０ｐｐｍ／１００ｐｐｍ＝３８（１０進）
３８（１０進）は１６進に変換すると“0x26”であり、センター電圧となる“0x80”にこの検出値を足した“0xA6”がＤ／Ａ変換器12に設定されることとなる。これにより、ＰＬＬの同期が非常に早く行えるようになる。
【００５１】
なお、以上の説明では、回路（誤差演算部）を用いて誤差演算を行うこととしているが、ＣＰＵ等による演算可能なもので誤差の演算を行うことでも同等の効果が得られる。
【００５２】
また、位相比較器２はＲ分周器クロックS1の立上りエッジからＮ分周器クロックS2の立上りエッジまでの位相差を検出するとしたが、立下りエッジから立下りエッジまでの位相差の検出でも同等の効果が得られる。更に、排他的論理和（ＥＸＯＲ）を使用した場合は１クロック周期における位相比較動作が２回となるが同様の動作を行うことができ、実施例で説明した動作が１クロック周期で２回行われることとなるのみで、同等の効果が得られる。
【００５３】
また、デジタルデータを８ビット構成としたが、もちろんビット数を増減してもよい。例えば、ビット数を増やしてデジタルデータを１６ビット構成とすれば、位相誤差検出の精度を上げることができ、ＰＬＬ回路の同期による精度も上げることが可能である。
【図面の簡単な説明】
【００５４】
【図１】本発明のＰＬＬ回路の一実施例を示すブロック図
【図２】図１に示したＰＬＬ回路におけるＮ分周器の起動時におけるタイミングチャート
【図３】図１に示したＰＬＬ回路の前段のタイミングチャート
【図４】図１に示したＰＬＬ回路の後段のタイミングチャート
【図５】従来のＰＬＬ回路の一例を示すブロック図
【符号の説明】
【００５５】
１    Ｒ分周器
２    位相比較器
３    位相検出部
４    起動誤差検出回路
５    チャージ部
６    アナログ変換部
７    差動回路
８    Ａ／Ｄ変換器
９    ＦＦ（フリップフロップ）
10    比較部
11    加算器
12    Ｄ／Ａ変換器
13    ＶＣＯ（電圧制御発振器）
14    Ｎ分周器
【図１】
2007201565.tif 000003
【図２】
2007201565.tif 000004
【図３】
2007201565.tif 000005
【図４】
2007201565.tif 000006
【図５】
2007201565.tif 000007