(57)【要約】【課題】閾値電圧の制御が容易で、かつ低電圧で動作可能な半導体装置を提供する。【解決手段】素子分離領域３０により素子分離された半導体基板２０にソース領域４０およびドレイン領域５０が離間して設けられている。ソース領域４０とドレイン領域５０との間にゲート絶縁膜６０を介して形成されたゲート電極７０が形成されている。ゲート絶縁膜６０とゲート電極７０との界面において、複数のシリコンナイトライド粒子８０がゲート絶縁膜６０に接触した状態でゲート電極７０に点在して埋め込まれている。【選択図】図１
2007294874.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート絶縁膜と前記ゲート電極との界面において、前記ゲート絶縁膜に接触した状態で前記ゲート電極に点在して埋め込まれた複数の絶縁粒子と、
を備えることを特徴とする半導体装置。
【請求項２】
前記絶縁粒子と前記ゲート絶縁膜との間に、金属が部分的に介在していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の絶縁粒子の平均粒径が１〜５ｎｍであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記絶縁粒子が、シリコンナイトライド、または、Ｈｆオキサイド、Ａｌオキサイド、Ｚｒオキサイド、ランタンオキサイドなどのＨｉｇｈ−ｋ材料からなる群より選ばれる１つまたは１以上の組み合わせであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
ソース領域とドレイン領域との間の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に複数の絶縁粒子を点在させる工程と、
前記ゲート絶縁膜の上方にゲート電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項６】
ソース領域とドレイン領域との間の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に複数の金属粒子を点在させる工程と、
前記ゲート絶縁膜上に複数の絶縁粒子を点在させ、１以上の絶縁粒子と前記ゲート絶縁膜との間に前記金属粒子を介在させる工程と、
前記ゲート絶縁膜の上方にゲート電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記複数の絶縁粒子の平均粒径が１〜５ｎｍであることを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項８】
前記絶縁粒子が、シリコンナイトライド、または、Ｈｆオキサイド、Ａｌオキサイド、Ｚｒオキサイド、ランタンオキサイドなどのＨｉｇｈ−ｋ材料からなる群より選ばれる１つまたは１以上の組み合わせであることを特徴とする請求項４乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記ゲート絶縁膜と、前記絶縁粒子との界面に保持される電荷量の違いを利用して状態を区別するメモリ素子として使用されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項１０】
素子分離領域によって互いに絶縁された隣接する前記メモリ素子のドレイン領域がダイオード構造を介して接続されていることを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧で動作可能な半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣなどの電子機器は、高機能化とともに、小型化、省電力化が求められている。電子機器の消費電力を下げるためには、電子機器に搭載されている大規模集積回路（ＬＳＩ）の消費電力を抑えることが必須である。ＬＳＩの低消費電力化においては、ＬＳＩを構成する半導体装置の低消費電力化が不可欠である。半導体装置の低消費電力化のためには、半導体装置の動作電圧を低下させることが必要であり、半導体装置の閾値電圧をより低下させる技術が求められている。
【０００３】
半導体装置の動作電圧の低下に伴い、ゲート絶縁膜厚（ＳｉＯ２換算膜厚）が約１ｎｍ程度に近づいている。このため、従来のポリシリコンゲート電極では、ゲート電極側に空乏層が形成され、ゲート絶縁膜が実効的に厚膜化するという課題が生じていた。この課題を解決すべく、ゲート電極に金属を用いる技術が開発されている（例えば、特許文献１参照）。
【特許文献１】特開２０００−０６８５０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
メタルゲートでは、ポリシリコンゲートの課題である空乏化が生じないため、空乏化による実効ゲート絶縁膜厚の増加を避けられる。その一方で、メタルゲートは、閾値電圧の制御が難しいという問題を抱えている。
【０００５】
本発明はこうした課題に鑑みてなされたものであり、その目的は、半導体装置の動作電圧を低電圧化し、かつ閾値電圧の制御を容易にする技術の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は半導体装置である。当該半導体装置は、半導体基板と、半導体基板に形成されたソース領域およびドレイン領域と、ソース領域とドレイン領域との間にゲート絶縁膜を介して形成されたゲート電極と、ゲート絶縁膜とゲート電極との界面において、ゲート絶縁膜に接触した状態でゲート電極に点在して埋め込まれた複数の絶縁粒子と、を備えることを特徴とする。ここで、絶縁粒子の形状は特に限定されず、球形、多角形の他に、薄膜の島状またはレイヤになりきれずに部分的に穴があいたシート状であってもよい。
【０００７】
この態様によれば、キャリアが主にゲート電極側からゲート絶縁膜と絶縁粒子との界面に形成されるキャリアトラップに出入りする。これにより、ゲート絶縁膜にトンネル電流を流さずともゲート絶縁膜と絶縁粒子との界面に電荷が保持されるため、閾値電圧およびゲートの実効容量を低電圧で変化させることができる。これを利用すれば、低電圧動作するメモリや閾値電圧付近では０．１〜０．２Ｖ高めの閾値電圧にしてＦＥＴのオフリーク電流を抑制し、ゲートに電源電圧が印加されたときは低閾値電圧ＦＥＴに変化して飽和電流を増大するＭＯＳＦＥＴへの応用が考えられる。
【０００８】
上記態様において、絶縁粒子とゲート絶縁膜との間に、金属が部分的に介在していてもよい。この態様によれば、ゲート絶縁膜と絶縁粒子との界面における電荷保持量を増大させることができるため、半導体装置の閾値電圧およびゲートの実効容量変化を長時間保持することができる。
【０００９】
上記態様において、複数の絶縁粒子の平均粒径が１〜５ｎｍであってもよい。また、絶縁粒子が、シリコンナイトライド、または、Ｈｆオキサイド、Ａｌオキサイド、Ｚｒオキサイド、ランタンオキサイドなどのＨｉｇｈ−ｋ材料からなる群より選ばれる１つまたは１以上の組み合わせであってもよい。
【００１０】
本発明の他の態様は半導体装置の製造方法である。当該半導体装置の製造方法は、ソース領域とドレイン領域との間の半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に複数の絶縁粒子を点在させる工程と、ゲート絶縁膜の上方にゲート電極を形成する工程と、を備える。
【００１１】
本発明のさらに他の態様は半導体装置の製造方法である。当該半導体装置の製造方法は、ソース領域とドレイン領域との間の半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に複数の金属粒子を点在させる工程と、ゲート絶縁膜上に複数の絶縁粒子を点在させ、１以上の絶縁粒子とゲート絶縁膜との間に金属粒子を介在させる工程と、ゲート絶縁膜の上方にゲート電極を形成する工程と、を備える。
【００１２】
上記いずれかの半導体装置の製造方法において、複数の絶縁粒子の平均粒径が１〜５ｎｍであってもよい。また、絶縁粒子が、シリコンナイトライド、または、Ｈｆオキサイド、Ａｌオキサイド、Ｚｒオキサイド、ランタンオキサイドなどのＨｉｇｈ−ｋ材料からなる群より選ばれる１つまたは１以上の組み合わせであってもよい。
【００１３】
上記態様の半導体装置は、ゲート絶縁膜と、絶縁粒子との界面に保持される電荷量の違いを利用して状態を区別するメモリ素子として使用されてもよい。この場合、素子分離領域によって互いに絶縁された隣接するメモリ素子のドレイン領域がダイオード構造を介して接続されていてもよい。
【発明の効果】
【００１４】
本発明によれば、半導体装置の動作電圧を低電圧化し、かつ閾値電圧およびゲートの実効容量の制御を容易にすることができる。
【発明を実施するための最良の形態】
【００１５】
（実施の形態１）
図１は、実施の形態１に係る半導体装置１０の構造を示す断面図である。半導体基板２０は、素子分離領域(STI：シャロートレンチアイソレーション)３０により素子分離されている。半導体基板２０としては、たとえば、シリコン基板を用いることができる。素子分離された半導体基板２０中に、ソース領域４０およびドレイン領域５０が離間して設けられている。ソース領域４０とドレイン領域５０との間に、シリコン酸化膜からなるゲート絶縁膜６０を介してゲート電極７０が形成されている。ゲート絶縁膜６０およびゲート電極７０の側面にサイドウォール７２が設けられている。
【００１６】
本実施形態では、複数のシリコンナイトライド粒子８０がゲート絶縁膜６０とゲート電極７０との界面において、ゲート絶縁膜６０に接触した状態でゲート電極７０に点在して埋め込まれている。複数のシリコンナイトライド粒子８０の平均粒径は１〜５ｎｍであることが好ましい。
【００１７】
これによれば、キャリアがゲート電極７０側からゲート絶縁膜６０とシリコンナイトライド粒子８０との界面に形成されるキャリアトラップに出入りする。この結果、ゲート絶縁膜６０とシリコンナイトライド粒子８０との界面に電荷が保持されるため、閾値電圧およびゲートの実効容量を低電圧で変化させることができる。
【００１８】
なお、本実施の形態では、ゲート絶縁膜６０とゲート電極７０との界面に存在する絶縁粒子として、シリコンナイトライド粒子が用いられているが、絶縁粒子はこれに限られず、界面に準位やトラップが発生するＨｉｇｈ−ｋ材料を用いてもよい。たとえば、絶縁粒子は、ＨｆＯ２、ＨｆＡｌＯ、ＨｆＯＮなどのＨｆオキサイド、Ａｌ２ＯなどのＡｌオキサイド、ＺｒＯ２などのＺｒオキサイド、Ｌａ２Ｏ３などのランタンオキサイドであってもよい。また、絶縁粒子は、上述した化合物の１以上の組み合わせであってもよい。
【００１９】
（ＣＶ特性評価）
本実施形態の半導体装置が有するシリコンナイトライド粒子付きのゲート絶縁膜のＣＶ特性を水銀プローブ（日本エス・エス・エム株式会社製のHg-CV/IV測定装置）を用いて測定した。試料として、膜厚３．２ｎｍシリコン酸化膜の上にシリコンナイトライド粒子を堆積させた膜構造を用いた。
【００２０】
図２は、シリコンナイトライド粒子付きのゲート絶縁膜のＣＶ特性を示すグラフである。図２に示すように、ゲート電圧が０Ｖから増加するにつれてゲート容量が増加し、さらにゲート電圧を上げるとゲート容量は飽和して一定量で推移する。このときのゲート容量を１（基準値）とする。さらに、ゲート電圧を＋４Ｖにまで上げた後、徐々にゲート電圧を下げると、ゲート容量は上述した基準値の１．６倍になる。ゲート容量が相対的に低い状態は、ゲート電圧を−３〜−４Ｖ以下にした際に、シリコン酸化膜とシリコンナイトライドとの界面に電荷がトラップされることにより、ゲート容量が低減、もしくはゲート閾値電圧が上昇した状態であると推測される。シリコン酸化膜とシリコンナイトライドとの界面にトラップされた電荷は、ゲート電圧を＋４Ｖ以上にすることにより解放され、ゲート容量が急増する。このように、本実施形態の半導体装置は、シリコンナイトライド粒子付きのゲート絶縁膜による電荷保持機能を有するため、メモリとして応用可能である。
【００２１】
（製造方法）
実施の形態１に係る半導体装置１０の製造方法について、図３の工程断面図を参照して説明する。まず、図３（Ａ）に示すように、半導体基板２０中の素子形成領域（活性領域）の周囲に、素子間を電気的に分離するための素子分離領域（STI）３０を形成する。なお、素子間を分離するためにＬＯＣＯＳを用いることにより、さらなる低コスト化を図ることができる。
【００２２】
次に、図３（Ｂ）に示すように、素子分離領域３０によって素子分離された領域に熱酸化により膜厚３．２ｎｍのシリコン酸化膜からなるゲート絶縁膜６０を成膜した後、ＬＰＣＶＤ法（６５０〜７００℃で２０分程度の堆積）によりゲート絶縁膜６０の上に平均粒径が１〜５ｎｍの複数のシリコンナイトライド粒子８０を点在させる。なお、シリコンナイトライド粒子の形状は特に限定されず、球形、多角形の他に、薄膜の島状またはレイヤになりきれずに部分的に穴があいたシート状であってもよい。
【００２３】
次に、図３（Ｃ）に示すように、ＣＶＤ法により、半導体基板２０上の全面にポリシリコン７１を成膜する。ポリシリコン７１の典型的な膜厚は１５０ｎｍである。
【００２４】
次に、図３（Ｄ）に示すように、フォトリソグラフィ法およびドライエッチング法により、ゲート形成領域を残してポリシリコン７１およびシリコンナイトライド粒子を選択的に除去し、ゲート電極７０を形成する。この後、ソース領域４０およびドレイン領域５０にリンなどをイオン注入する。
【００２５】
次に、図３（Ｅ）に示すように、酸化シリコンからなる絶縁膜を成膜した後に、異方性ドライエッチングを行うことにより、ソース領域４０およびドレイン領域５０上のシリコン酸化膜を除去するとともに、サイドウォール７２を形成する。この後、ソース領域４０およびドレイン領域５０にヒ素をイオン注入を再度行う。
【００２６】
以上の工程により、低電圧動作可能な半導体装置１０を簡便に製造することができる。なお、上述の工程はｎ型のＭＯＳＦＥＴの製造方法に相当するが、ｐ型のＭＯＳＦＥＴも同様な工程により製造可能である。また、上述の工程を基本工程として、ＣＭＯＳ構造を製造することも可能である。
【００２７】
なお、上述した半導体装置の製造方法の説明では、ゲート絶縁膜６０とゲート電極７０との界面に存在する絶縁粒子として、シリコンナイトライド粒子が用いられているが、界絶縁粒子はこれに限られず、界面に準位やトラップが発生するＨｉｇｈ−ｋ材料を用いてもよい。たとえば、絶縁粒子は、ＨｆＯ２、ＨｆＡｌＯ、ＨｆＯＮなどのＨｆオキサイド、Ａｌ２ＯなどのＡｌオキサイド、ＺｒＯ２などのＺｒオキサイド、Ｌａ２Ｏ３などのランタンオキサイドであってもよい。また、絶縁粒子は、上述した化合物の１以上の組み合わせであってもよい。
【００２８】
（実施の形態２）
図４は、実施の形態２に係る半導体装置１１の構造を示す断面図である。図５は、実施の形態２に係る半導体装置１１のゲート構造を示す要部断面図である。半導体装置１１は、シリコンナイトライド粒子８０とゲート絶縁膜６０との間に、金属粒子８２が部分的に介在している点を除けば、実施の形態１に係る半導体装置１０と同様な構成を有する。金属粒子としては、ＴｉＮ、ＴａＮなどが好適である。これによれば、ゲート絶縁膜６０とシリコンナイトライド粒子８０との界面における電荷保持量を増大させることができるため、半導体装置の閾値電圧およびゲートの実効容量変化を長時間保持することができる。
【００２９】
実施の形態２に係る半導体装置１１の製造方法は、図３（Ｂ）のプロセスを除いて、実施の形態１に係る半導体装置１０の製造方法と同様である。実施の形態２に係る半導体装置１１の製造方法においては、上述した図３（Ｂ）において、ゲート絶縁膜６０にシリコンナイトライド粒子８０を点在させる前に、金属粒子８２を予め点在させる。これにより、シリコンナイトライド粒子８０とゲート絶縁膜６０との間に、金属粒子８２を部分的に介在させることができる。なお、ゲート絶縁膜６０を部分的に覆うシリコンナイトライド粒子８０および金属粒子８２は、ＬＰＣＶＤ法の他に、スパッタ後に熱処理（たとえば、６００℃、３０分程度）を行うことにより凝集させることによっても形成可能である。なお、金属粒子８２とシリコンナイトライド粒子８０とは、必ずしも１対１に対応していなくてもよい。金属粒子８２を介さずにゲート絶縁膜６０と接触しているシリコンナイトライド粒子８０があってもよい。この他、図６に例示するように、ゲート絶縁膜６０上のシリコンナイトライド粒子８０ａの内部に、ゲート絶縁膜６０と接する金属粒子８２ａが包含されていてもよい。また、ゲート絶縁膜６０上のシリコンナイトライド粒子８０ｂの内部に、ゲート絶縁膜６０と接する複数の金属粒子８２ｂが包含されていてもよい。このように、金属粒子をシリコンナイトライド粒子に閉じこめることにより、長期信頼性を向上させることができる。また、ゲート絶縁膜６０上のシリコンナイトライド粒子８０ｃの側面と、ゲート絶縁膜６０上の金属粒子８２ｃの側面とが接していてもよい。
【００３０】
なお、実施の形態１と同様に、シリコンナイトライド粒子８０に代えて、上述した各種Ｈｉｇｈ−ｋ材料を用いてもよい。
【００３１】
（実施の形態３）
図７は、半導体装置をメモリ素子として用いる場合の断面図である。半導体装置１０の基本的な構成は実施の形態１と同様であり、同様な構成については実施の形態１と同様な符号を付して説明を適宜省略する。図７に示された半導体装置１０は、書き込みまたは読み込みが行われる選択セルである。選択セルは、書き込みまたは読み込みが行われない非選択セル（図示せず）とゲートが共通である。ソース領域４０はソース線１００と接続されている。ドレイン領域５０は、ゲート電極を共通にする隣のセル（半導体装置）のドレイン領域と、素子分離領域３０上に形成されたダイオード構造２００を介して接続されている。
【００３２】
本実施の形態のダイオード構造２００は、素子分離領域３０上に形成されたＴｉ層２１０と、ドレイン領域５０の上にＴｉ層２１０に接して形成されたＴｉＳｉ２層２２０と、Ｔｉ層２１０およびＴｉＳｉ２層２２０の上に形成されたＴｉＮ層２３０とからなるショットキバリアである。これによれば、非選択セルのソース領域から選択セルのドレイン領域５０に流れる電流の方向を一方向にすることができる。なお、ダイオード構造は、これに限られず、ＴｉＮ／ＴｉＯ２界面を用いてもよい。
【００３３】
表１に、選択セルに書き込みおよび読み込みを行う場合のソース電圧、ゲート電圧、ドレイン電圧の組み合わせを示す。
【００３４】
【表１】
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【００３５】
選択セル（および非選択セル）の動作状態を消去する場合には、ソース電圧、ゲート電圧、ドレイン電圧を、それぞれ、０Ｖ、−５Ｖ、０Ｖとする。これにより、シリコン酸化膜とシリコンナイトライドとの界面に電荷がトラップされ、ゲート容量が低減、もしくはゲート閾値電圧が上昇した状態が作られる。
【００３６】
選択セルに書き込みを行う場合には、選択セルのソース電圧、ゲート電圧、ドレイン電圧を、それぞれ、０Ｖ、５Ｖ、０Ｖとし、非選択セルのソース電圧、ゲート電圧、ドレイン電圧を、それぞれ、５Ｖ、５Ｖ、０Ｖとする。これにより、シリコン酸化膜とシリコンナイトライドとの界面にトラップされた電荷が解放され、選択セルのゲート容量が基準値の１．６倍になる。これは、ゲート閾値電圧が低い状態に相当する。
【００３７】
次に、読み出しを行う場合には、選択セルのソース電圧、ゲート電圧、ドレイン電圧を、それぞれ、０Ｖ、３Ｖ、３Ｖとし、非選択セルのソース電圧、ゲート電圧、ドレイン電圧を、それぞれ、floating、３Ｖ、３Ｖとする。このとき、選択セルが書き込み済みの場合には、電流が流れるが、消去されている場合には、電流が流れない、もしくは電流がより少なくなる。これにより、セルの状態「１」「０」を区別することができる。一方、非選択セルはソース電圧をFloatingとすることにより、セルの状態に関わらず電流が流れず、状態が保持される。
【図面の簡単な説明】
【００３８】
【図１】実施の形態１に係る半導体装置の構造を示す断面図である。
【図２】シリコンナイトライド粒子付きのゲート絶縁膜のＣＶ特性を示すグラフである。
【図３】実施の形態１に係る半導体装置の製造方法を示す工程断面図である。
【図４】実施の形態２に係る半導体装置の構造を示す断面図である。
【図５】実施の形態２に係る半導体装置のゲート構造を示す要部断面図である。
【図６】実施の形態２に係る半導体装置のゲート構造を示す要部断面図である。
【図７】半導体装置をメモリ素子として用いる場合の断面図である。
【符号の説明】
【００３９】
１０  半導体装置、２０  半導体基板、３０  素子分離領域、４０  ソース領域、５０  ドレイン領域、６０  ゲート絶縁膜、７０  ゲート電極、８０  シリコンナイトライド粒子、８２  金属粒子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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