(57)【要約】【課題】集積回路装置の内蔵メモリの容量を大きく削減し、チップサイズを小さくしコストの削減を図ること。【解決手段】本共用内蔵メモリ回路１００は、１又は複数のデータブロックで構成されたメモリ部１１０と、タグマスター部１３０と、所定のタイミングでメモリ部の所定のデータブロックのデータを外部メモリへライトバックする制御または外部メモリからのメモリ部の所定のデータブロックへデータのフィルする制御を行うライトバック・フィル制御回路２００と、メモリ部へのアクセス元のマスタ回路を検出し、検出したマスタ回路を特定するためのマスターアドレス情報を生成するマスターアドレス生成回路３５０を含む。タグマスター部に記憶されているマスター情報と、生成されたマスターアドレス情報とを比較し、比較結果に基づき外部メモリから当該データブロックへのフィルの必要性の有無を判断する。【選択図】図４
2007257205.tif 000002
【特許請求の範囲】
【請求項１】
複数のマスタ回路からアクセス可能な共用内蔵メモリ回路であって、
１又は複数のデータブロックで構成されたメモリ部と、
前記メモリ部の各データブロックに格納されているデータのマスター情報をデータブロックに関連づけて記憶するタグマスター部と、
所定のタイミングでメモリ部の所定のデータブロックのデータを外部メモリへライトバックする制御または外部メモリからのメモリ部の所定のデータブロックへデータのフィルする制御を行うライトバック・フィル制御回路と、
前記メモリ部へのアクセス元のマスタ回路を検出し、検出したマスタ回路を特定するためのマスターアドレス情報を生成するマスターアドレス情報生成回路を含み、
前記ライトバック・フィル制御回路は、
アクセス先のデータブロックに関連づけてタグマスター部に記憶されているマスター情報と、生成されたマスターアドレス情報とを比較し、比較結果に基づき外部メモリから当該データブロックへのフィルの必要性の有無を判断し、必要性有りと判断した場合に外部メモリから当該データブロックへフィルすることを特徴とする共用内蔵メモリ回路。
【請求項２】
請求項１において、
前記ライトバック・フィル制御回路は、
アクセス先のデータブロックに関連づけてタグマスター部に記憶されているマスター情報と、生成されたマスターアドレス情報とを比較し、比較結果に基づき外部メモリへのライトバックの必要性の有無を判断することを特徴とする共用内蔵メモリ回路。
【請求項３】
請求項１乃至２のいずれかにおいて、
前記メモリ部の各データブロックに有効なデータが格納されているか否かを示す有効フラグ情報をデータブロックに関連づけて記憶するタグフラグ部をさらに含み、
前記ライトバック・フィル制御回路は、
アクセス先のデータブロックに関連づけてタグフラグ部に記憶されている有効フラグ情報が無効であることを示している場合には、ライトバック処理をおこなわないように制御することを特徴とする共用内蔵メモリ回路。
【請求項４】
請求項３において、
前記タグフラグ部は、
システムリセットが行われた場合には、全有効フラグ情報を無効であることを示す値に初期化することを特徴とする共用内蔵メモリ回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記メモリ部は、
マスタ回路のアクセス対象となる記憶領域を複数の領域に分割して、領域単位でデータブロックを構成することを特徴とする共用内蔵メモリ回路。
【請求項６】
請求項１乃至５のいずれかに記載の共用内蔵メモリ回路と、
前記共用内蔵メモリ回路のメモリ部にアクセスするマスタ回路とを含むことを特徴とする集積回路装置。
【請求項７】
請求項６に記載の集積回路装置と、
集積回路装置にアクセスされる外部メモリとを含み、
前記外部メモリは、
前記共用内蔵メモリ回路のメモリ部にアクセスするマスターに対応付けられた退避領域が設けられていることを特徴とする情報処理装置。
【請求項８】
請求項６に記載の集積回路装置を含むことを特徴とするマイクロコンピュータ。
【請求項９】
請求項８に記載のマイクロコンピュータと、
入力情報を受け付ける手段と、
入力情報に基づき前記情報処理装置により処理された結果を出力するための手段と、
を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、共用内蔵メモリ回路、集積回路装置、マイクロコンピュータ、電子機器に関する。
【背景技術】
【０００２】
今日のLSIは、画像やオーディオ等を高速に処理する為に、CPUコアやアクセラレータが使用する大容量の内蔵RAMを複数取り込んだ構成を取っている。
【０００３】
かかるLSIの回路規模の大部分は内蔵RAMが占めており、内蔵RAMの容量が変化することでチップサイズも大きく変化し、コストにも大きな影響を与えている。
【特許文献１】特開平１１−１２０３４０号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記特許文献の画像処理装置では、1つのチップ内に全ての機能があるわけではないが、CPU処理用、アクセラレータ処理用にメモリが複数必要な為、回路規模が大きくなり、コストが高くなってしまう。
【０００５】
図１２は対比例のＬＳＩの構成例である。対比例のＬＳＩ０では、ＣＰＵコア１０は内蔵RAM１２を使用し、アクセラレータ１（２０）は内蔵RAM２２を使用し、アクセラレータ２（３０）は内蔵RAM３２を使用する。このように比較例のＬＳＩでは複数のRAMを内蔵し、ＣＰＵコアやアクセラレータ等が各内蔵RAMを個別に使用していたため、チップサイズが大きくなり、コストも高くなることが問題点となっている。
【０００６】
本発明は以上のような問題点に鑑みてなされたものであり、その目的とするところは、集積回路装置の内蔵メモリの容量を大きく削減し、チップサイズを小さくしコストの削減を図ることを目的とする。
【課題を解決するための手段】
【０００７】
（１）本発明は、
複数のマスタ回路からアクセス可能な共用内蔵メモリ回路であって、
１又は複数のデータブロックで構成されたメモリ部と、
前記メモリ部の各データブロックに格納されているデータのマスター情報をデータブロックに関連づけて記憶するタグマスター部と、
所定のタイミングでメモリ部の所定のデータブロックのデータを外部メモリへライトバックする制御または外部メモリからのメモリ部の所定のデータブロックへデータのフィルする制御を行うライトバック・フィル制御回路と、
前記メモリ部へのアクセス元のマスタ回路を検出し、検出したマスタ回路を特定するためのマスターアドレス情報を生成するマスターアドレス情報生成回路を含み、
前記ライトバック・フィル制御回路は、
アクセス先のデータブロックに関連づけてタグマスター部に記憶されているマスター情報と、生成されたマスターアドレス情報とを比較し、比較結果に基づき外部メモリから当該データブロックへのフィルの必要性の有無を判断し、必要性有りと判断した場合に外部メモリから当該データブロックへフィルすることを特徴とする。
【０００８】
マスタ回路とは共用内蔵メモリに対してアクセスを行う回路であって、例えばＣＰＵやＤＳＰやアクセラレータ等である。
【０００９】
メモリ部は例えばＲＡＭ、ＳＲＡＭ、ＤＲＡＭ、ＳＤＲＡＭで構成することができる。
【００１０】
メモリ部は１つのデータブロックで構成されていてもよいし、複数のデータブロックで構成されていてもよい。
【００１１】
データブロックに格納されているデータのマスター情報とは、現在データブロックに格納されているデータをアクセスしたマスタ回路を特定するための情報である。例えば現在所与のデータブロックに格納されている情報が第ｎのマスタ回路によってアクセス（リード又はライト）された情報であれば、当該データブロックに関連づけて記憶されるタグマスター情報には、第ｎのマスタ回路を特定するための情報が格納されている。
【００１２】
マスタ回路からメモリ部へのアクセスがあった場合にメモリ部へのリード又はライトに先立ち、外部メモリから共有メモリへのデータのフィルの必要性を判断し、必要と判断した場合には外部メモリから共有メモリへのフィルを行うようにしてもよい。
【００１３】
例えば前記マスター情報とアクセスアドレスに対応するブロックのマスター情報が一致した場合には、外部メモリからのフィルは必要ないと判断し、一致しない場合には必要であると判断してもよい。
【００１４】
ただし、タグマスター部のマスター情報が例えばマスター無しに該当する情報を含むような場合（例えばまだいずれのマスターの情報も格納されていないような場合）に、いずれかのマスタ回路からライト要求があった場合には、フィルなしに、共用内蔵メモリにライトするようにしてもよい。
【００１５】
データブロックから外部メモリへライトバックするタイミングは、例えばアクセス直後でも良いし、当該データブロックに対して前回と異なるマスタ装置からのアクセス要求があった場合でもよい。
【００１６】
本発明によれば、複数のマスタ装置がメモリ部の同一のデータブロックに対してアクセス可能であり、同一のデータブロックに対して前回と異なるマスタがアクセスする場合には、データブロック単位で外部メモリの各マスタに対応して設定されている退避エリアに退避（ライトバック）したり、回復（フィル）させたりする。
【００１７】
このようにすることで、各マスタ装置から共用できる内蔵メモリを実現できるので、複数のマスタ回路を含む集積回路装置の内蔵メモリの容量を大きく削減し、チップサイズを小さくしコストの削減を図ることができる。
【００１８】
（２）本発明の共用内蔵メモリ回路は、
前記ライトバック・フィル制御回路は、
アクセス先のデータブロックに関連づけてタグマスター部に記憶されているマスター情報と、生成されたマスターアドレス情報とを比較し、比較結果に基づき外部メモリへのライトバックの必要性の有無を判断することを特徴とする。
【００１９】
マスタ回路から共用内蔵メモリへのアクセスがあった場合にメモリ部へのリード又はライトに先立ち、外部メモリへのデータのライトバックの必要性を判断し、必要と判断した場合には外部メモリへのデータのライトバックを行うようにしてもよい。
【００２０】
例えば前記マスター情報とアクセスアドレスに対応するブロックのマスター情報が一致した場合には、外部メモリへのライトバックは必要なないと判断し、一致しない場合には必要であると判断してもよい。
【００２１】
ただし、タグマスター部のマスター情報が例えばマスター無しに該当する情報を含むような場合（例えばまだいずれのマスターの情報も格納されていないような場合）に、いずれかのマスタ回路からライト要求があった場合には、ライトバックやフィルなしに、共用内蔵メモリにライトするようにしてもよい。
【００２２】
このようにすると、同じデータブロックに対して前回と異なるマスタがアクセスする場合に、当該データブロックのデータを外部メモリに効率よく退避させることができる。
【００２３】
（３）本発明の共用内蔵メモリ回路は、
前記メモリ部の各データブロックに有効なデータが格納されているか否かを示す有効フラグ情報をデータブロックに関連づけて記憶するタグフラグ部をさらに含み、
前記ライトバック・フィル制御回路は、
アクセス先のデータブロックに関連づけてタグフラグ部に記憶されている有効フラグ情報が無効であることを示している場合には、ライトバック処理をおこなわないように制御することを特徴とする。
【００２４】
（４）本発明の共用内蔵メモリ回路は、
前記タグフラグ部は、
システムリセットが行われた場合には、全有効フラグ情報を無効であることを示す値に初期化することを特徴とする。
【００２５】
（５）本発明の共用内蔵メモリ回路は、
前記メモリ部は、
マスタ回路のアクセス対象となる記憶領域を複数の領域に分割して、領域単位でデータブロックを構成することを特徴とする。
【００２６】
本発明によれば、例えば各マスタ装置が異なる領域をアクセス対象としている場合のライトバックやフィルの発生を減少させることができ、1回のライトバックやフィルのデータ量を減らすことができる。
【００２７】
（６）本発明は、
上記のいずれかに記載の共用内蔵メモリ回路と、
前記共用内蔵メモリ回路のメモリ部にアクセスするマスタ回路とを含むことを特徴とする集積回路装置である。
【００２８】
（７）本発明は、
上記に記載の集積回路装置と、
集積回路装置にアクセスされる外部メモリとを含み、
前記外部メモリは、
前記共用内蔵メモリ回路のメモリ部にアクセスするマスターに対応付けられた退避領域が設けられていることを特徴とする情報処理装置である。
【００２９】
各マスタ毎に当該メモリ部と同じ大きさ又はそれ以上の退避領域を設けるようにしてもよい。
【００３０】
（８）本発明は、
上記に記載の集積回路装置を含むことを特徴とするマイクロコンピュータである。
【００３１】
（９）本発明は、
上記に記載のマイクロコンピュータと、
入力情報を受け付ける手段と、
入力情報に基づき前記情報処理装置により処理された結果を出力するための手段と、
を含むことを特徴とする電子機器である。
【発明を実施するための最良の形態】
【００３２】
１．集積回路装置
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００３３】
図１は、本実施の形態の集積回路装置について説明するための図である。
【００３４】
本実施の形態の集積回路装置１０は、複数のマスタ回路（ＣＰＵ、アクセラレータ等）からアクセス可能な共用内蔵メモリ回路１００を含む。
【００３５】
また本実施の形態の集積回路装置１０は、共用内蔵メモリ回路１００のアクセスマスタとなるＣＰＵコア２０、アクセラレータ３０、４０等のを含む。
【００３６】
また本実施の形態の集積回路装置１０は、ＣＰＵコア２０、アクセラレータ１（３０）、アクセラレータ２（４０）等に接続されたバスコントローラ５０を含むようにしてもよい。
【００３７】
また本実施の形態の集積回路装置１０は、集積回路装置（チップ）外の外部メモリ９０とのインターフェースをとるための外部メモリＩ／Ｆ６０を含むようにしてもよい。
【００３８】
本実施の形態では、図１２のようにCPUコアやアクセラレータ等が個別に使用していた内蔵RAMを、複数のマスタ（ＣＰＵコア２０、アクセラレータ１（３０）、アクセラレータ２（４０）が１つの共用内蔵RAM（共用内蔵メモリ回路１００のメモリ部の一例）を共用して使用する。
【００３９】
これにより、LSIの内蔵RAMの容量を大きく削減することができ、チップサイズを小さくでき、コストも安くなる。
【００４０】
例えば共用内蔵RAM１００の容量を16kBとし、上記3つのマスターがそれぞれ16kBの容量を使用するとする。
【００４１】
このような場合、共用内蔵RAM１００の同じ領域に、複数のマスターがアクセスする可能性があるので、共用内蔵RAM１００に格納されているデータを退避するための領域を外部メモリ９０に設け、所定のタイミングで共用内蔵RAM１００に格納されているデータを外部メモリ９０に退避する。
【００４２】
複数のマスタが共用で1つの共用内蔵RAM１００を使用するために、共用内蔵RAM１００にキャッシュ機能を付けるようにしてもよい。
【００４３】
例えばあるマスター（マスターAとする）のデータが共用内蔵RAM１００に入っている時に、別のマスター（マスターBとする）が共用内蔵RAM１００にアクセスした場合は、マスターBにアクセスされた領域に存在するマスターAのデータを、外部メモリ（チップ外）９０に書き出す（ライトバック動作）。
【００４４】
そして、マスターBのデータを外部メモリ９０から共用内蔵RAM１００に読み出す。
【００４５】
マスターBのアクセスがリードの場合は、外部メモリ９０から共用内蔵RAM１００にデータが読み出された後、共用内蔵RAM１００からマスターBにデータが渡される。ライトの場合は、外部メモリから内蔵RAMにデータが読み出された後、マスターBからのライトデータが共用内蔵RAMに書き込まれるようにしてもよい。
【００４６】
図２は本実施の形態の外部メモリのメモリマップを示している。
【００４７】
９２はＣＰＵコアデータ用の１６kBの領域であり、９４はアクセラレータ１データ用の１６kBの領域であり、９６はアクセラレータ２データ用の１６kBの領域である。
【００４８】
このように外部メモリに、各マスターに対応付けられた退避領域を設けるようにしてもよい。
【００４９】
なお各マスタに対応付けられた退避領域は共用内蔵RAM（共用内蔵メモリ回路１００のメモリ部の一例）の容量と同じ大きさ又はそれ以上の大きさでもよい。
【００５０】
図３は、本実施の形態の共用内蔵メモリ回路のキャッシュ機能動作について説明するための図である。
【００５１】
２００は共用内蔵RAMに対するアクセスアドレスの一例である。アクセスアドレス２００はマスターアドレス２１０を含む。また共用内蔵RAMが複数のブロックに分割されている場合には各ブロックに対するエントリアドレス２２０を含む。
また各ブロック内における位置を特定するためにブロックオフセット（例えばブロックの先頭から何ワード目か）２３０を含むようにしてもよい。
【００５２】
また例えば１ワードがｎバイト構成されている場合、各ワード内における位置を特定するためにバイトオフセット（例えばワードの先頭から何バイト目か）２４０を含むようにしてもよい。
【００５３】
ここでマスターアドレス情報２１０は、図７で説明するマスターアドレス情報生成回路が、共有メモリへのアクセス元のマスタ回路を検出し、検出したマスタ回路を特定するためのマスターアドレス情報を生成するようにしてもよい。
【００５４】
またエントリアドレス２２０、ブロックオフセット２３０、バイトオフセット２４０は、各マスタ装置がアクセス要求とともに出力するアクセスアドレスにより特定することができる。
【００５５】
本実施の形態の共用内蔵メモリ回路１００は、１又は複数のデータブロック１１２−０、１１２−１、・・・１１２−ｎで構成されたメモリ部（共用内蔵RAM）１１０を含む。
【００５６】
本実施の形態の共用内蔵メモリ回路１００は、メモリ部１１０の各データブロック１１２−０、１１２−１、・・・１１２−ｎに格納されているデータのマスター情報をデータブロックに関連づけて記憶するタグマスター部１２０を含む。１２２−０、１２２−１、・・・１２２−ｎには、それぞれデータブロック１１２−０、１１２−１、・・・１１２−ｎに格納されているデータのマスター情報が格納されている。
【００５７】
図８で説明するライトバック・フィル制御回路は、所与のタイミングでメモリ部の所定のデータブロックのデータを外部メモリへライトバックする制御または外部メモリからのメモリ部の所定のデータブロックへデータのフィルを行う制御を行う。ここでアクセス先のデータブロックに関連づけてタグマスター部１２０に記憶されているマスター情報と、生成されたマスターアドレス情報２１０とを比較し（例えばヒット・ミスヒット検出回路１４０でヒットの有無を検出しヒット／ミスヒット信号を出力する）、比較結果に基づき外部メモリから当該データブロックへのフィルの必要性の有無を判断するようにしてもよい。
【００５８】
本実施の形態の共用内蔵メモリ回路１００は、メモリ部（共用内蔵RAM）の各データブロックに有効なデータが格納されているか否かを示す有効フラグ情報をデータブロックに関連づけて記憶するタグフラグ部１３０を含むようにしてもよい。そして図示しないライトバック・フィル制御回路は、アクセス先のデータブロックに関連づけてタグフラグ部に記憶されている有効フラグ情報が無効であることを示している場合には、ライトバック処理をおこなわないように制御するようにしてもよい。
【００５９】
またシステムリセットが行われた場合には、タグフラグ部１３０の全有効フラグ情報を無効であることを示す値に初期化するようにしてもよい。
【００６０】
図３のように有効なデータが入っているかいないかを示す有効フラグ（タグフラグ）がデータブロックの各エントリ毎に格納されたタグフラグ部１３０、内蔵RAMに格納されているデータがどのマスターのものかを示すマスターアドレスがデータブロックの各エントリ毎に格納されているタグマスター部を有する場合を例にとり動作を説明する。
【００６１】
ここでマスターアドレスは、例えば２ビットで'00'はCPUコア、'01'はアクセラレータ1、'10'はアクセラレータ2というように割り当てられるようにしてもよい。
【００６２】
そして例えば、エントリ0の有効フラグ（タグフラグ）１３２−０が有効で、マスターアドレス１２２−０がCPUコアであることを示している場合（エントリ0のデータブロック１１２−０にはCPUコアのデータが入っている状態）の時、CPUコアからエントリ0にアクセスがあった場合は、キャッシュヒットとなり、リードの場合は共用内蔵RAM１１０にあるデータをCPUコアに渡し、ライトの場合はCPUコアからのライトデータを共用内蔵RAM１１０に書き込むようにしてもよい。
【００６３】
またエントリ0のデータブロック１１２−０にはCPUコアのデータが入っている状態の時、アクセラレータ1からエントリ0にアクセスがあった場合は、キャッシュミスヒットになる。
【００６４】
この場合、エントリ0のCPUコアのデータを外部メモリのCPUコアのデータ用に設けられた領域内（図２の９２）の所定の箇所に書き出す。次に、外部メモリのアクセラレータ1のデータ用に設けられた領域内（図２の９４）の所定の箇所からエントリ0のデータを内蔵RAMに読み出す。
【００６５】
リードの場合は、外部メモリから共用内蔵RAMにデータが読み出された後、共用内蔵RAMからアクセラレータ1にデータが渡される。ライトの場合は、外部メモリから共用内蔵RAMにデータが読み出された後、アクセラレータ1からのライトデータが共用内蔵RAMに書き込まれる。
【００６６】
上記実施の形態では、有効フラグ（タグフラグ）を用いた例を示したが、有効フラグ（タグフラグ）を無くして、有効なデータが存在するかをマスターアドレスを用いて管理することも可能である。
【００６７】
例えば、マスターアドレスの割り当てを、'00'はCPUコアのデータあり、'01'はアクセラレータ1のデータあり、'10'はアクセラレータ2のデータあり、'11'は無効なデータ（データが存在しない）とすれば、有効フラグ（タグフラグ）が必要ない。
【００６８】
図４は、共用内蔵メモリ回路（キャッシュ機能を備えた共用内蔵RAM）の構成図である。
【００６９】
各マスターは、アクセスを行う為に、いくつかのアクセス信号線を持つので、ここではマスターAの信号線を例にとり説明する。
【００７０】
A_RdReq３０１は1ビットの信号でアクティブ時にマスターAからのリード要求を意味する。A_WrReq３０２は1ビットの信号でアクティブ時にマスターAからのライト要求を意味する。A_Address３０３はマスターAからのアクセスアドレスを意味し、14ビット（16kB領域にアクセス）の信号である。A_ByteSel３０４は2ビットの信号でワードアクセス（32bit）、ハーフワードアクセス（16bit）、バイトアクセス（8bit）など、どのような単位でマスターAがアクセスするかを示す。A_WrData３０５は32bitの信号で、マスターAのライト要求時にライトデータを共用内蔵RAMに出力する。A_RdData３０６は32bitの信号で、マスターAからのリード要求時に共用内蔵RAMからマスターAにリードデータを出力する。A_Ready３０７は1ビットの信号で、マスターAからのアクセスが完了できない場合はディセーブル（ウェイト）、完了できる場合はアクティブ（レディ）を、マスターAに出力する。
【００７１】
対応する他のマスターの信号３１１〜３１７、３２１〜３２７も同様である。
【００７２】
共用内蔵メモリ回路はアクセス調停回路３３０を含む。アクセス調停回路３３０は、複数のマスターからのリード要求信号３０１、３１１、３２１やライト要求信号３０２、３１２、３２２を入力し、RdReq３３１，WrReq３３２、Master_Sel信号３３３を出力するように構成され、同時にアクセスが発生した場合に、どのマスターを優先して共用内蔵RAMにアクセスさせるかを調停する回路である。ここで選ばれたマスターが共用内蔵RAMにアクセスすることになる。どのマスターが選ばれたかは、Master_Sel信号３３３により示される。
【００７３】
共用内蔵メモリ回路は、選択回路（MUX1）３４０を含む。選択回路（MUX1）３４０は、各マスタからのアクセスアドレス３０３、３１３、３２３やライトデータ３０５，３１５、３２５、バイトセレクト３０４，３１４，３２４を受け取り、Master_Sel信号により共用内蔵RAMにアクセスさせるマスターのAddress、WrData、ByteSelを選択し出力させる。
【００７４】
共用内蔵メモリ回路は、マスターアドレス生成回路３５０を含む。
【００７５】
マスターアドレス生成回路３５０では、Master_Sel信号３３３より共用内蔵RAM１１０にアクセスさせるマスターのマスターアドレスを生成する。
【００７６】
図７はマスターアドレス生成回路の構成例を示す図である。
【００７７】
マスターアドレス生成回路３５０は、各マスターのマスターアドレス３５１、３５２、３５３を回路上に組み込んで置き、これらを受け取りMaster_Sel信号３３３により、共用内蔵RAMにアクセスさせるマスターのマスターアドレスをマルチプレクサ３５４で選択し出力する。各マスターのマスターアドレスは回路上に組み込んでおく以外に、後でソフトウェアにより変更できるようにレジスタを設けて、そのレジスタに各マスターのマスターアドレスをセットし使用するという構成でも実現することができる。
【００７８】
共用内蔵メモリ回路は、タグマスター部１２０を含む。
【００７９】
タグマスター部１２０のタグマスター情報群には、エントリ数分のタグマスター情報が格納されている。
【００８０】
共用内蔵メモリ回路は、タグフラグ部１３０を含む。
【００８１】
タグフラグ部１３０のタグフラグ群には、エントリ数分のタグフラグが格納されている。例えば各エントリに対して１ビットのタグフラグを持たせるようにしてもよい。そして対応するデータブロックのデータが有効である場合にはタグフラグとして'1'がセットされるようにしてもよい。
【００８２】
例えば図３に示すようにメモリ部のデータブロックに128個のエントリがある場合には、タグフラグとタグマスター情報はそれぞれ128個あることになる。
【００８３】
マスターアドレス生成回路３５０は、マルチプレクサ（MUX4）３５４を含む。
【００８４】
マルチプレクサ（MUX4）３５４から出力されるアクセスアドレスのエントリアドレス部（アドレスのbit13 - 7）に基づき、当該エントリアドレスで指定されたエントリのタグフラグとタグマスター情報を出力させる。これらを、それぞれSel_TagFlag１３２、Sel_TagMasterAdr１２２として示してある。
【００８５】
共用内蔵メモリ回路は、ライトバック・フィル制御回路２００を含む。
【００８６】
タグフラグ部１３０のタグフラグ群とタグマスター部１２０のタグマスター情報群は、ライトバック・フィル制御回路２００からの制御信号によって更新が行われるようにしてもよい。
【００８７】
また、タグフラグ群の全タグフラグは、システムリセットが行われた時に、すべて0に初期化するようにしてもよい。全タグフラグを0に初期化することにより、共用内蔵RAMの全領域においてどのマスターのデータも格納されていないことになる。システムリセットが行われるということは、処理が最初からやり直されることを意味する。よって、このようにすることにより処理が最初からやり直されている最中において、システムリセット前の古いデータにヒットが発生し、正しい処理が行われないのを防止することができる。
【００８８】
共用内蔵メモリ回路は、ヒット・ミスヒット検出回路１４０を含む。
【００８９】
ヒット・ミスヒット検出回路１４０では、アクセス要求元のマスターのデータが、指定されたエントリのデータブロックに格納されているかを検出する回路である。
【００９０】
選択されたタグフラグ（Sel_TagFlag）１３２が'1'、かつ、選択されたマスター情報（Sel_TagMasterAdr）１２２がアクセス要求元のマスターのマスターアドレスと一致している時は、ヒット（アクセス要求元のマスターのデータが指定されたエントリのデータブロックに格納されている）となる。そしてそれ以外の場合には、ミスヒット（アクセス要求元のマスターのデータが指定されたエントリのデータブロックに格納されていない）となる。
【００９１】
ヒットした時は、Hit信号１４２をアクティブにして出力し、ミスヒットした時は、MissHit信号１４４をアクティブにして出力する。
【００９２】
ライトバック・フィル制御回路２００は、MissHit１４４信号が入力され、MissHit信号１４４がアクティブ（ミスヒット）の時に、アクセス要求元のマスターが指定したエントリのデータブロックに格納されているデータ（他マスターのデータ）を外部メモリに書き出す（ライトバック動作）。
【００９３】
ライトバック・フィル制御回路２００は、アクセス要求元のマスターの指定したエントリのデータを外部メモリから読み出し、共用内蔵RAMの指定されたエントリに格納する（フィル動作）。
【００９４】
フィル動作が完了した段階で、FillEnd信号２０１をアクティブにし、FillEnd_EntryAdr信号２０３を用いてフィルされたエントリ番地を示し、FillEnd_Master_Adr信号２０２を用いてフィルされたエントリに格納されたデータがどのマスターのものかを、マスターアドレスで示す。このマスター情報は、アクセス要求元のマスターのマスターアドレスとなる。
【００９５】
FillEnd信号２０１、FillEnd_EntryAdr信号２０３、FillEnd_Master_Adr信号２０２は、タグフラグ群１３０とタグマスター情報群１２０に入力され、FillEnd信号２０１がアクティブのタイミングで、FillEnd_EntryAdr信号２０３が示すエントリ番地のタグフラグを1に更新し、タグマスター情報をFillEnd_Master_Adr信号２０２が示すマスターアドレスに更新する。
【００９６】
FillEnd信号２０１は、内蔵RAMアクセス制御回路３７０とバスウェイト制御回路３６０にも入力される。
【００９７】
共用内蔵メモリ回路は、内蔵RAMアクセス制御回路３７０を含む。
【００９８】
内蔵RAMアクセス制御回路３７０は、マスターからのアクセスを実際に共用内蔵RAMに伝える回路である。
【００９９】
ヒット・ミスヒット検出回路１４０でヒットになった場合は、すぐに、マスターからのアクセスを内蔵RAMに伝えて、アクセスを実行する。ミスヒットになった場合は、FillEnd信号２０１がアクティブになった段階で、マスターからのアクセスを内蔵RAMに伝えて、アクセスを実行することになる。
【０１００】
ライト要求の場合は、ライトデータを共用内蔵RAM１１０に書き込む。リード要求の場合は、共用内蔵RAM１１０からリードデータが出力されることになる。
【０１０１】
共用内蔵メモリ回路は、バスウェイト制御回路３６０を含む。
【０１０２】
バスウェイト制御回路３６０は、各マスターのReady信号３０７、３１７、３２７を制御する回路である。アクセス調停回路３３０で選択されたマスターのReady信号は、ヒット時にはアクティブ（レディ）になり、ミスヒット時にはディセーブル（ウェイト）となるが、FillEnd信号２０１がアクティブになった段階でアクティブ（レディ）になる。
【０１０３】
複数のマスターが同時にアクセスしたことにより、アクセス調停回路３３０で選択されなかったマスターのReady信号はディセーブル（ウェイト）となり、アクセス調停回路３３０で選択された段階でヒット・ミスヒットに応じてReady信号を制御することになる。
【０１０４】
図５、図６は、ある1つのマスター（図ではマスターA）が共用内蔵RAMにアクセスする際の処理の流れを示すフローチャート図である。
【０１０５】
まずマスターAからリード要求またはライト要求が発生する（ステップＳ１０）。
【０１０６】
次にアクセス調停回路でアクセス権を得たか否か判断し、得ていない場合には、バスウエイト制御回路はマスターAのバスウェイト制御を行う（ステップＳ２０、Ｓ３０）。
【０１０７】
次にマスターアドレス生成回路は、マスターAのマスターアドレスを生成する（ステップＳ４０）。
【０１０８】
次にマスターAのアドレスで指定されるエントリのタグフラグとタグマスター情報をタグフラグ部、タグマスター部から取り出す（ステップＳ５０）。
【０１０９】
そして取り出されたタグフラグ = 1 かつ取り出されたタグマスター情報  = マスターAのマスターアドレスであるかいなか（ヒットしたか?）判断し、ヒットしている場合には、内蔵RAMアクセス制御回路は共用内蔵RAMにアクセスする（ステップＳ６０、Ｓ７０）。
【０１１０】
リード要求の場合は共用内蔵RAMはRdDataをマスターAに出力する（ステップＳ８０）。
【０１１１】
そしてバスウエイト制御回路はマスターAをバスレディに制御する（ステップＳ９０）。
【０１１２】
またヒットしない場合にはマスターAをバスウェイトに制御する（ステップＳ１００）。
【０１１３】
次にライトバック・フィル制御回路は、取り出されたタグフラグ = 1（有効）か否か判断し、有効である場合には、ライトバック・フィル制御回路は、マスターAのアクセスアドレスで指定されたエントリに対応するデータブロックに格納されているデータが、どのマスターのものかを、取り出されたタグマスター情報により特定し（ステップＳ１２０）、マスターAのアドレスで指定されたエントリに対応するデータブロックに格納されているデータを、共用内蔵RAMから読み出して、特定されたマスターに対応する外部メモリのデータ退避領域に書き出す（ライトバック処理）（ステップＳ１３０）。
【０１１４】
そしてライトバック・フィル制御回路は、マスターAの外部メモリのデータ退避領域から、マスターAのアクセスアドレスで指定されたエントリのデータを読み出し、共用内蔵RAMの対応するエントリのデータブロックに書き込む（フィル処理）（ステップＳ１４０）。
【０１１５】
そしてライトバック・フィル制御回路は、マスターAのアドレスで指定されたエントリのタグフラグを1（有効）、タグマスター情報をマスターAのマスターアドレスに更新する（Tagの更新）（ステップＳ１５０）。
【０１１６】
そして内蔵RAMアクセス制御回路は、共用内蔵RAMにアクセスする（ステップＳ１６０）。
【０１１７】
共用内蔵RAMはリード要求の場合はRdDataをマスターAに出力する（ステップＳ１７０）。
【０１１８】
そしてバスウエイト制御回路はマスターAをバスレディに制御する（ステップＳ１８０）。
【０１１９】
なおヒット・ミスヒット検出回路でミスヒットとなった場合に、ライトバック・フィル制御回路が動作するが、指定されたエントリから取り出されたタグフラグが1かどうかで、動作を変えるようにしてもよい。このようにするとタグフラグが1の時は、共用内蔵RAMに存在する他マスターのデータを外部メモリに書き出す必要があるが、タグフラグが0の時は、共用内蔵RAMには他マスターのデータが格納されていないことから、外部メモリにデータを書き出す必要がない。よって、タグフラグが1かどうかで、外部メモリに書き出す（ライトバックする）かどうかを変えることにより効率的な動作になる。
【０１２０】
図８はライトバック・フィル制御回路の構成を示す図である。
【０１２１】
まず共用内蔵RAMへのアクセス信号を説明する。
【０１２２】
RAM_XCS３０１はチップセレクト信号であり、共用内蔵RAMにアクセスする時にアクティブにする。RAM_XWE３０２はライトイネーブル信号であり、共用内蔵RAM１１０にライトアクセスする時にアクティブにする。RAM_ADRS３０３はアドレス信号であり、アクセスするアドレスが共用内蔵RAM１１０に出力される。実施例では、16kBの共用内蔵RAMにアクセスするので14bitとなっている。
【０１２３】
RAM_WRDATA３０４は、共用内蔵RAMにライトアクセスする時に、ライトデータを共用内蔵RAM１１０に出力する。32bitの信号である。
【０１２４】
RAM_RDDATA３０５は、共用内蔵RAM１１０にリードアクセスした時に、リードデータが共用内蔵RAM１１０から出力される。32bitの信号である。
【０１２５】
RAM_XBWE３０６は、共用内蔵RAMにライトアクセスする時に、ライトデータのどのバイトをライトするかを示す。実施例では、RAM_WRDATA３０４は32bit（4バイト）であり、RAM_XBWE３０６を用いることにより、この4バイトのうち、どのバイトを書き込むのかを指定することができる。しかし、実施例のライトバック・フィル制御回路２００では、常にRAM_WRDATA３０４の32bit（4バイト）を全て書き込むことになる為、RAM_XBWE３０６をアクティブ状態（4’b0000）で固定してある。
【０１２６】
次に外部メモリへのアクセス信号を説明する。図８の外部メモリのアクセス信号は、図４で示したマスターのアクセス信号と同じである。外部メモリは、SDRAMやフラッシュメモリ等、その種類によってアクセス方式が異なる。よって、図８に示した外部メモリのアクセス信号は外部メモリI/F６０により、外部メモリの種類に応じて変換してアクセスされることになる。
【０１２７】
ライトバック・フィル制御回路２００の各ブロックについて説明する。全体の構成は、ライトバックに関わる部分と、フィルに関わる部分の大きく2つに分けられる。
【０１２８】
ライトバック・フィル制御回路２００はライトバック要求生成部２１０を含む。ライトバック要求生成部２１０では、MissHit１４４がアクティブ、かつ、Sel_TagFlag１３２が1（他マスターのデータが共用内蔵RAMに存在）の時、WB_Req信号２１２をアクティブにして出力する。
【０１２９】
ライトバック・フィル制御回路２００はライトバック制御部２２０を含む。ライトバック制御部２２０は、WB_Req信号２１２アクティブが入力されると、ライトバック動作を開始する。ライトバック制御部２２０は共用内蔵RAMの1エントリ分（実施例では128バイト、32bit（4バイト）×32）のデータを順次読み出し、ライトバックデータバッファ２２２を介して、外部メモリに順次書き出す。ワードアクセス（32bit）を32回行って共用内蔵RAMからデータを読み出し、ワードアクセス（32bit）を32回行って外部メモリにデータを書き出すようにしてもよい。
【０１３０】
ライトバック・フィル制御回路２００は、内蔵RAMライトバックアドレス生成部２４０を含む。
【０１３１】
共用内蔵RAMの読み出しアドレスは、内蔵RAMライトバックアドレス生成部２４０で生成される。このアドレスは、共用内蔵RAMにアクセスしようとしているマスターのアクセスアドレス（Address信号、図３の２００参照）のエントリアドレス部（Addressのbit13 - 7、図３の２２０参照）を用いて生成される。共用内蔵RAMに出力されるアドレスのbit13-7はエントリアドレス部（Addressのbit13 - 7）が用いられ、アドレスのbit6-2を順次変化させて32回のワードアクセス（32bit）を行ってデータを読み出すようにしてもよい。
【０１３２】
ライトバック・フィル制御回路２００は、外部メモリライトバックアドレス生成部２３０を含む。
【０１３３】
外部メモリの書き出しアドレスは、外部メモリライトバックアドレス生成部２３０で生成される。このアドレスは、Sel_TagMasterAdr（ライトバックされようとしているデータのマスターのマスターアドレス）により、外部メモリのどのマスターの退避領域に書き出すかが決まり、決定されたマスターの退避領域中のどの領域に書き出すかを共用内蔵RAMにアクセスしようとしているマスターのアドレス（Address信号）のエントリアドレス部（Addressのbit13 - 7）を用いて生成する。外部メモリに出力されるアドレスのbit29-14はSel_TagMasterAdr（ライトバックされようとしているデータのマスターのマスターアドレス）により決定され、アドレスのbit13-7はエントリアドレス部（Addressのbit13 - 7）が用いられ、アドレスのbit6-2を順次変化させて32回のワードアクセス（32bit）を行ってデータを書き出すようにしてもよい。
【０１３４】
Sel_TagMasterAdr１２２（ライトバックされようとしているデータのマスターのマスターアドレス）により、外部メモリのどのマスターの退避領域に書き出すかが決まるが、このマスターそれぞれの退避領域を、あらかじめ回路に組み込んで決定しておいても良いし、後でソフトウェアにより変更できるようにレジスタを設けて、そのレジスタに各マスターの退避領域をセットし、使用するという構成にしても良い。
【０１３５】
ライトバック制御部２２０は、ライトバック動作が完了した時、WBEnd信号２２４をアクティブにする。
【０１３６】
ライトバック・フィル制御回路２００は、フィル要求生成部２５０を含む。
【０１３７】
フィル要求生成部２５０では、MissHit１４２がアクティブ、かつ、Sel_TagFlag１３２が0（他マスターのデータが共用内蔵RAMに存在しない）の時、Fill_Req信号２５２をアクティブにして出力する。また、ライトバック動作が完了した時（WBEnd信号２２４アクティブ時）にも、Fill_Req信号２５２をアクティブにして出力する。
【０１３８】
ライトバック・フィル制御回路２００は、フィル制御部２６０を含む。
【０１３９】
フィル制御部２６０は、Fill_Req信号２５２アクティブが入力されると、フィル動作を開始する。フィル制御部２６０は外部メモリの1エントリ分（実施例では128バイト、32bit（4バイト）×32）のデータを順次読み出し、フィルデータバッファ２６２を介して、共用内蔵RAMに順次書き込む。ワードアクセス（32bit）を32回行って外部メモリからデータを読み出し、ワードアクセス（32bit）を32回行って共用内蔵RAMにデータを書き込むようにしてもよい。
【０１４０】
ライトバック・フィル制御回路２００は、外部メモリフィルアドレス生成部２７０を含む。
【０１４１】
外部メモリの読み出しアドレスは、外部メモリフィルアドレス生成部２７０で生成される。このアドレスは、MasterAdr（共用内蔵RAMにアクセスしようとしているマスターのマスターアドレス）により、外部メモリのどのマスターの退避領域から読み出すかが決まり、決定されたマスターの退避領域中のどの領域から読み出すかを、共用内蔵RAMにアクセスしようとしているマスターのアドレス（Address信号）のエントリアドレス部（Addressのbit13 - 7）を用いて生成する。
【０１４２】
外部メモリに出力されるアドレスのbit29-14はMasterAdr（共用内蔵RAMにアクセスしようとしているマスターのマスターアドレス）により決定され、アドレスのbit13-7はエントリアドレス部（Addressのbit13 - 7）が用いられ、アドレスのbit6-2を順次変化させて32回のワードアクセス（32bit）を行ってデータを読み出すようにしてもよい。
【０１４３】
ライトバック・フィル制御回路２００は、内蔵RAMフィルアドレス生成部２８０を含む。
【０１４４】
共用内蔵RAMの書き込みアドレスは、内蔵RAMフィルアドレス生成部２８０で生成される。このアドレスは、共用内蔵RAMにアクセスしようとしているマスターのアドレス（Address信号）のエントリアドレス部（Addressのbit13 - 7）を用いて生成される。共用内蔵RAMに出力されるアドレスのbit13-7はエントリアドレス部（Addressのbit13 - 7）が用いられ、アドレスのbit6-2を順次変化させて32回のワードアクセス（32bit）を行ってデータを書き込むようにしてもよい。
【０１４５】
フィル制御部２６０は、フィル動作が完了した段階で、FillEnd信号２０１をアクティブにし、FillEnd_EntryAdr信号２０３を用いてフィルされたエントリ番地を出力し、FillEnd_Master_Adr信号２０２を用いてフィルされたエントリに格納されたデータがどのマスターのものかをマスターアドレスとして出力する。
【０１４６】
このマスターアドレスは、共用内蔵RAMにアクセスしようとしているマスターのマスターアドレスとなる。また本実施の形態ではエントリ数が128の為、FillEnd_EntryAdr信号は7bitの信号となっている。
【０１４７】
ライトバック・フィル制御回路２００は、MUX2（２８０）を含む。
【０１４８】
MUX2（２８０）は、ライトバック動作時にはライトバック用のアドレスを、フィル動作時にはフィル用のアドレスを選択して、共用内蔵RAMに出力するマルチプレクサである。
【０１４９】
選択の切り替えは、ライトバック動作用の共用内蔵RAMのチップセレクト信号（WB_RAM_XCS）２２４を用いてもよい。
【０１５０】
MUX3（２９０）は、ライトバック動作時にはライトバック用のアドレスを、フィル動作時にはフィル用のアドレスを選択して、外部メモリに出力するマルチプレクサである。選択の切り替えは、外部メモリへのライト要求信号Ext_WrReq２２６（ライトバック動作時のみアクティブ）を用いてもよい。
【０１５１】
本実施の形態では、CPUコアやアクセラレータ等が個別に使用していた内蔵RAMを、共用で1つの内蔵RAMを使用するように変更することにより、LSIの内蔵RAMの容量を大きく削減することができ、チップサイズを小さくでき、コストも安くなる。
【０１５２】
２．マイクロコンピュータ
図９は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【０１５３】
本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＲＡＭコントローラ兼バスＩ／Ｆ５７０、割り込みコントローラ５８０、シリアルインターフェース５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置６６０、プリスケーラ５７０及びそれらを接続する汎用バス６８０等、各種ピン６９０、共用内蔵メモリ回路７１０，アクセラレータ１（７６０）、アクセラレータ２（７７０）等を含む。
【０１５４】
共用内蔵メモリ回路７１０は、例えば図１〜図８で説明した構成を有する。
【０１５５】
３．電子機器
図１０に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【０１５６】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。
【０１５７】
音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【０１５８】
図１１（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【０１５９】
図１１（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【０１６０】
図１１（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【０１６１】
本実施の形態のマイクロコンピュータを図１１（Ａ）〜図１１（Ｃ）の電子機器に組み込むことにより、コストパフォーマンスの高い電子機器を提供することができる。
【０１６２】
なお、本実施形態を利用できる電子機器としては、図１１（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型プレーヤ、電子カメラ、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる。
【０１６３】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【０１６４】
【図１】本実施の形態の集積回路装置について説明するための図である。
【図２】本実施の形態の外部メモリのメモリマップを示している。
【図３】本実施の形態の共用内蔵メモリ回路のキャッシュ機能動作について説明するための図である。
【図４】共用内蔵メモリ回路（キャッシュ機能を備えた共用内蔵RAM）の構成図である。
【図５】ある1つのマスター（図ではマスターA）が共用内蔵RAMにアクセスする際の処理の流れを示すフローチャート図である。
【図６】ある1つのマスター（図ではマスターA）が共用内蔵RAMにアクセスする際の処理の流れを示すフローチャート図である。
【図７】マスターアドレス生成回路の構成を示す図である。
【図８】ライトバック・フィル制御回路の構成を示す図である。
【図９】本実施の形態のマイクロコンピュータのハードウエアブロック図。
【図１０】マイクロコンピュータを含む電子機器のブロック図の一例を示す。
【図１１】図１１（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。
【図１２】対比例のＬＳＩの構成例である。
【符号の説明】
【０１６５】
１０  集積回路装置、２０  ＣＰＵコア、３０  アクセラレータ１、４０  アクセラレータ２、５０  バスコントローラ、６０  外部メモリＩ／Ｆ、９０  外部メモリ、１００  共用内蔵メモリ回路、１１０  メモリ部、１２０  タグマスター部、１３０  タグフラグ部、１４０  ヒット・ミスヒット検出回路、２００  ライトバック・フィル制御回路、３３０  アクセス調停回路、３４０  マルチプレクサ１、３５０  マスターアドレス生成回路、３６０  バスウエイト制御回路、３７０  内蔵ＲＡＭアクセス制御回路
【図１】
2007257205.tif 000003
【図２】
2007257205.tif 000004
【図４】
2007257205.tif 000005
【図５】
2007257205.tif 000006
【図６】
2007257205.tif 000007
【図７】
2007257205.tif 000008
【図８】
2007257205.tif 000009
【図９】
2007257205.tif 000010
【図１０】
2007257205.tif 000011
【図１１】
2007257205.tif 000012
【図１２】
2007257205.tif 000013
【図３】
2007257205.tif 000014