(57)【要約】【課題】不揮発性半導体記憶装置のメモリセルを微細化する。【解決手段】不揮発性半導体記憶装置を構成する半導体基板１の主面上には第１ゲート絶縁膜４を介して複数の浮遊ゲート７が形成されている。各浮遊ゲート７の一方の隣接側には、半導体基板１の主面上に第３ゲート絶縁膜６を介して形成された補助ゲート９が形成されている。また、各浮遊ゲート７の他方の隣接側には、溝Ｔｒ１が形成されており、その底部側にはｎ型拡散層３が形成されている。この不揮発性半導体記憶装置のデータ線は、補助ゲート９に所望の電圧を印加した際にその補助ゲート９が対向する半導体基板１の主面部分に形成される反転層と、上記ｎ型拡散層３とで構成される。【選択図】図２
2007201244.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記半導体基板上に第３ゲート絶縁膜を介して形成された第３ゲート電極と、前記半導体基板に形成された溝の底部側に形成された第２導電型の拡散層とを有する電界効果トランジスタで構成されたメモリセルを備え、前記第２ゲート電極がワード線を構成し、前記拡散層がデータ線を構成していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記拡散層からなるデータ線が、前記ワード線に対して直交する方向に形成されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記第３ゲート電極に電圧を印加したときに前記半導体基板に形成される反転層がデータ線を構成していることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、前記メモリセルからの情報の書込み時には前記拡散層からなるデータ線を用い、前記メモリセルへの情報の読み出し時には前記第３ゲート電極に電圧を印加したときに前記半導体基板に形成される反転層と、前記拡散層とからなるデータ線を用いることを特徴とする半導体装置。
【請求項５】
第１導電型の半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記半導体基板に形成された第２導電型の拡散層とを有する電界効果トランジスタで構成されたメモリセルを備え、
前記第２ゲート電極がワード線を構成し、前記拡散層がデータ線を構成し、前記拡散層で構成されるデータ線上に絶縁膜を介して第１電極が形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、前記第１電極の電位を制御することにより、前記拡散層で構成されるデータ線の電位を制御することを特徴とする半導体装置。
【請求項７】
第１導電型の半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記半導体基板上に第３ゲート絶縁膜を介して形成された第３ゲート電極と、前記半導体基板に形成された第２導電型からなる拡散層とを有する電界効果トランジスタで構成されたメモリセルを備え、
前記第１ゲート電極と、前記第３ゲート電極とが同じ平面上になく、
前記第２ゲート電極がワード線を構成し、
前記拡散層がデータ線を構成し、
前記拡散層で構成されるデータ線上に絶縁膜を介して第１電極が形成されていることを特徴とする半導体装置。
【請求項８】
第１導電型の半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記半導体基板に形成された溝と、前記半導体基板において前記溝の底部側に形成された第２導電型の拡散層とを有する電界効果トランジスタで構成された複数のメモリセルを備え、
前記第２ゲート電極がワード線を構成し、前記拡散層がデータ線を構成していることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、前記データ線に沿って配置される前記複数のメモリセルが直列に接続されることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、前記半導体基板において、前記ワード線に沿って配置される前記複数のメモリセルの隣接間に分離部が設けられていることを特徴とする半導体装置。
【請求項１１】
（ａ）厚さ方向に沿って互いに反対側になる主面および裏面を有する半導体基板と、
（ｂ）前記半導体基板の主面上に第１ゲート絶縁膜を介して形成された複数の第１ゲート電極と、
（ｃ）前記半導体基板の主面に沿って第１方向に延在し、かつ、前記第１方向に交差する第２方向に沿って並んで配置された複数のワード線と、
（ｄ）前記複数のワード線の一部で形成された電極であって、前記複数のワード線と前記複数の第１ゲート電極とが平面的に重なる部分に、前記複数の第１ゲート電極とは第２ゲート絶縁膜によって絶縁された状態で形成された複数の第２ゲート電極と、
（ｅ）前記第１方向に沿って並ぶ前記複数の第１ゲート電極の隣接間の１つおきに配置され、前記半導体基板の主面に沿って前記第２方向に延在した状態で形成され、前記半導体基板の主面上に第３ゲート絶縁膜を介して形成された複数の第３ゲート電極と、
（ｆ）前記半導体基板の主面において、前記第１方向に沿って並ぶ前記複数の第１ゲート電極の複数の隣接間のうち、前記第３ゲート電極が配置されてない隣接間に形成された拡散層とを備え、
前記拡散層は、前記半導体基板において、前記第３ゲート電極が対向する前記半導体基板の主面よりも深い位置に形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、前記拡散層は、前記半導体基板の主面において、前記第１方向に沿って並ぶ前記複数の第１ゲート電極の複数の隣接間のうち、前記第３ゲート電極が配置されてない隣接間に形成された溝の底部側に形成されていることを特徴とする半導体装置。
【請求項１３】
（ａ）厚さ方向に沿って互いに反対側になる主面および裏面を有する半導体基板と、
（ｂ）前記半導体基板の主面上に第１ゲート絶縁膜を介して形成された複数の第１ゲート電極と、
（ｃ）前記半導体基板の主面に沿って第１方向に延在し、かつ、前記第１方向に交差する第２方向に沿って並んで配置された複数のワード線と、
（ｄ）前記複数のワード線の一部で形成された電極であって、前記複数のワード線と前記複数の第１ゲート電極とが平面的に重なる部分に、前記複数の第１ゲート電極とは第２ゲート絶縁膜によって絶縁された状態で形成された複数の第２ゲート電極と、
（ｅ）前記半導体基板の主面において、前記第１方向に沿って並ぶ前記複数の第１ゲート電極の隣接間に配置された分離部と、
（ｆ）前記半導体基板の主面において、前記第２方向に沿って並ぶ前記複数の第１ゲート電極の隣接間に形成された複数の拡散層とを備え、
前記複数の拡散層のうち、前記第２方向に沿って隣接する拡散層の前記半導体基板の深さ方向の位置が異なることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、前記第２方向に沿って並ぶ前記複数の拡散層において、互いに隣接する拡散層の一方は、前記半導体基板の主面に形成され、他方は、前記半導体基板の主面に形成された溝の底部側に形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、電気的に書き換えが可能な不揮発性半導体記憶装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的に書き換えが可能な不揮発性半導体記憶装置のうち、情報の一括消去が可能なものとして、いわゆるフラッシュメモリが知られている。フラッシュメモリは、携帯性や耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器用記憶装置として急速に需要が拡大しているが、その市場を拡大するには、メモリセル面積の縮小によるビットコストの低減と、チップ性能の向上の両立が重要な要素となる。
【０００３】
例えば特開平１０−２２３８６８号公報（特許文献１）には、ＮＯＲ型アレイ構造を有するスタック型メモリセルを有するフラッシュメモリが記載されている。この特許文献１のメモリセルは、制御ゲート、浮遊ゲート、チャネル領域、不純物注入により形成されたソース拡散層、ドレイン拡散層で構成されている。制御ゲートは、互いに行方向に接続されてワード線を構成し、ソース領域は、このワード線と平行方向に互いに拡散層で接続されている。ソース拡散層は、基板に溝を形成し、その内部に不純物注入を行うことで形成されている。これによりメモリセルソース線の抵抗を下げて、動作の安定性を確保し、チップ面積の縮小を可能としている。
【特許文献１】特開平１０−２２３８６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、フラッシュメモリのビットコストを低減すべく、メモリセルアレイの面積を縮小するには、メモリセルアレイに配置された個々のメモリセルのサイズをシュリンクすることが有効である。しかしながら、一般的に浮遊ゲートに電荷を蓄えるメモリセルの場合、データ記憶の信頼性の観点から、ゲート絶縁膜を薄膜化することができない。すなわち、縦方向にはシュリンクすることはできない。縦方向にシュリンクせずに横方向のみシュリンクする場合、通常のスケーリングの考え方を適用することができず、一般的には短チャネル効果により、メモリセルはパンチスルーしてしまう。さらに、メモリセルアレイの面積を縮小していくと、メモリセルの配線部分もその面積が縮小される。配線の面積の縮小に伴い、この配線の抵抗も増大していく。配線抵抗の増大は、読出し速度が低下するという他の問題を引き起こす。
【０００５】
すなわち、フラッシュメモリ（特にいわゆるＡＮＤ型/ＮＯＲ型アレイ構造を有するフラッシュメモリ）においては、すべてのメモリセルで面積を縮小する際に共通して生じる課題として、（１）ソース、ドレイン間のチャネル長を確保し、短チャネル効果に起因するパンチスルーを抑制する、（２）データ線を構成する拡散層または反転層の電気抵抗を低減し、読み出し速度を確保する、という２つの課題がある。すなわち、如何にして上記（１）、（２）の課題を解決してフラッシュメモリのメモリセルを微細化するかが重要な課題となっている。
【０００６】
上記特許文献１のセル方式は、上記課題の解決を目指したものである。しかし、このセル方式は、例えば１３０ｎｍ設計ルールよりも広い設計ルールが用いられていた世代では対応できるものの、設計ルールの世代が進み、データ線のピッチがさらに縮小され、ソースードレイン間の距離がさらに縮小されると、メモリセルのソースおよびドレイン用の拡散層の深さが無視できなくなり、基板深部でパンチスルーを起こしてしまい、データ線ピッチの縮小が限界に達してしまう。
【０００７】
また、データ線を形成する拡散層の深さを浅くするためには、拡散層の不純物濃度を薄くすれば良いが、その場合、データ線の抵抗が高くなり、上記（２）の課題を解決することができなくなってしまう。
【０００８】
そこで、本発明の目的は、半導体装置のメモリセルを微細化することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
すなわち、本発明は、メモリセルのデータ線のうち、一方を半導体基板の主面に形成される反転層で形成し、他方を拡散層で形成する構成を持つ半導体装置において、前記拡散層を前記半導体基板の主面から離れた深い位置に形成したものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
すなわち、半導体装置、特に不揮発性半導体記憶装置のメモリセルを微細化することができる。
【発明を実施するための最良の形態】
【００１４】
以下の実施の形態においては、複数の実施の形態に分けて説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細説明、補足説明等の関係にある。また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて説明する。
【００１５】
（実施の形態１）
図１は、本実施の形態１の不揮発性半導体記憶装置のメモリアレイ構成を示す要部平面
図、図２は、図１のＡ−Ａ’線に沿った半導体基板の要部断面図、図３は、図１のＢ−Ｂ’線に沿った半導体基板の要部断面図、図４は、図１のＣ−Ｃ’線に沿った半導体基板の要部断面図、図５は、図１のＤ−Ｄ’線に沿った半導体基板の要部断面図、図６は、図１のＥ−Ｅ’線に沿った半導体基板の要部断面図である。なお、図１では、図を見易くするために、絶縁膜など、一部の部材の図示を省略してある。
【００１６】
本実施の形態の不揮発性半導体記憶装置は、データを電気的に消去および再書き込みすることが可能な、いわゆるＡＮＤ型のフラッシュメモリである。本実施の形態１のフラッシュメモリを構成する半導体基板（以下、基板という）１は、例えば単結晶シリコン（Ｓｉ）からなり、基板１の厚さ方向に沿って互いに反対側に位置する主面と裏面とを有している。この基板１の主面のｐ型ウエル２には、複数のメモリセルを有するメモリアレイが形成されている。
【００１７】
複数のメモリセルのそれぞれは、ｎ型拡散層３、浮遊ゲート（第１ゲート電極）７、制御ゲート（第２ゲート電極）８および補助ゲート（第３ゲート電極）９を有するＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：電界効果トランジスタ）で構成されている。なお、本明細書では、ＭＯＳ・ＦＥＴを例に挙げて説明するが、これに限定されることはなく、所謂ＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor)でもよい。
【００１８】
ｎ型拡散層３は、ｐ型ウエル２中に埋め込まれたｎ型領域によって形成されている。すなわち、基板１の主面には、互いに隣接する浮遊ゲート７の隣接間を通過するように列方向（Ｙ方向：第２方向）に沿って連続的に延在する溝Ｔｒ１が形成されており、その溝Ｔｒ１の底部側にｎ型拡散層３が形成されている。この溝Ｔｒ１の底面（底部）は、浮遊ゲート７や補助ゲート９が対向する基板１の主面部分よりも若干窪むように形成されている。したがって、上記ｎ型拡散層３は、浮遊ゲート７や補助ゲート９が対向する基板１の主面部分から若干離れた深さ方向の位置に形成されている。
【００１９】
このようにｎ型拡散層３を埋め込むことにより、ｎ型拡散層３とこれに隣接する浮遊ゲート７との間にオフセットをとることができる。すなわち、ｎ型拡散層３を、浮遊ゲート７が対向する基板１の主面部分の高さ位置から基板１の厚さ方向に遠ざけることができる。これにより、ｎ型拡散層３とこれに隣接する浮遊ゲート７との平面的な間隔は小さいままでも、ｎ型拡散層３とこれに隣接する浮遊ゲート７との距離を長くすることができる。このため、メモリセルのチャネル長を長くすることができるので、パンチスルーを抑制または防止できる。すなわち、メモリセル（ＭＯＳ・ＦＥＴ：メモリセルトランジスタ）は、高い短チャネル効果耐性を得ることができる。このため、メモリセルとデータ線との隣接ピッチ（すなわち、互いに隣接するデータ線間のピッチ）を狭めることができ、フラッシュメモリのメモリセルを微細化できるので、メモリセルアレイの面積を縮小することができる。また、ｎ型拡散層３の不純物濃度を下げる必要もないので、低抵抗なデータ線を確保できる。このため、フラッシュメモリのデータ読み出し、書き込み等の高速動作を確保することができる。
【００２０】
また、図１のＹ方向に沿って配置された複数のメモリセルのｎ型拡散層３は、互いに接続され、Ｙ方向に延在するローカルデータ線を構成している。
【００２１】
メモリセルの浮遊ゲート７は、第１ゲート絶縁膜４を介してｐ型ウエル２上に形成され、ｎ型多結晶シリコン膜で構成されている。この浮遊ゲート７は、他の部材から電気的に絶縁され浮遊状態で形成されている。すなわち、浮遊ゲート７と制御ゲート８とは、第２ゲート絶縁膜５により絶縁されている。また、浮遊ゲート７と補助ゲート９とは、それらの間に形成された酸化シリコン膜１０により絶縁されている。また、浮遊ゲート７とｐ型ウエル２とは、第１ゲート絶縁膜４により絶縁されている。また、複数の浮遊ゲート７は、互いに酸化シリコン膜１０，１１，１２により絶縁されている。なお、上記溝Ｔｒ１内には酸化シリコン膜１１の一部が埋め込まれている。
【００２２】
この浮遊ゲート７の上部には、第２ゲート絶縁膜５を介して制御ゲート８が形成されている。この制御ゲート８は、例えばｎ型多結晶シリコン膜８Ａ、窒化タングステン（ＷＮ）膜８Ｂおよびタングステン（Ｗ）膜８Ｃをこの順で堆積したポリメタル膜からなる。図１の上記Ｙ方向に直交する行方向（Ｘ方向：第１方向）に沿って配置された複数のメモリセルの制御ゲート８は、互いに接続され、行方向に延在するワード線ＷＬを構成している。言い換えるとワード線ＷＬにおいて浮遊ゲート７と平面的に重なる部分が制御ゲート８である。このようにワード線ＷＬは、上記ｎ型拡散層３（ローカルデータ線）に対して直交するように配置されている。このような複数のワード線ＷＬは、互いに酸化シリコン膜１２により絶縁されている。
【００２３】
補助ゲート９は、第３ゲート絶縁膜６を介してｐ型ウエル２上に形成され、ｎ型多結晶
シリコン膜で構成される。また、図１のＹ方向に沿って配置された複数のメモリセルの補
助ゲート９は、互いに接続されている。すなわち、補助ゲート９は、上記ｎ型拡散層３（ローカルデータ線）に対して沿うように配置され、一方、上記ワード線ＷＬに対して直交するように配置されている。この補助ゲート９と制御ゲート８とは、それらの間に形成された第２ゲート絶縁膜５および酸化シリコン膜１０により絶縁されている。また、補助ゲート９とｐ型ウエル２とは、第３ゲート絶縁膜６により絶縁されている。
【００２４】
このようなメモリセルのデータ読み出し時のドレイン、ソースは、上記補助ゲート９に正の電圧を印加した時に補助ゲート９が対向するｐ型ウエル２に形成される反転層と、上記ｎ型拡散層３とにより形成される。すなわち、一対のデータ線の一方をｎ型拡散層３によって形成することにより、一対のデータ線の両方を反転層によって形成する場合に比べて、ローカルデータ線の抵抗を下げることができるので、フラッシュメモリのデータ読み出し、書き込み等の高速動作を確保できる。
【００２５】
また、本実施の形態１のフラッシュメモリでは、ソース、ドレインとデータ線とを接続するコンタクトホールをメモリセル毎に形成しない、いわゆるコンタクトレス型のメモリアレイ構成を採用している。これにより、メモリセルアレイの面積を小さくすることができる。
【００２６】
このように、本実施の形態１によれば、データ線の抵抗を低く保ちつつ、また、高い短チャネル効果耐性を確保しつつ、隣接データ線間のピッチを縮小することができる。データ線の抵抗を低くすることができるので、フラッシュメモリの性能を向上させることができる。また、高い短チャネル効果耐性を確保できるので、メモリセルのパンチスルーに起因する動作不良を防止することができ、フラッシュメモリの動作信頼性を向上させることができる。すなわち、フラッシュメモリの性能および動作信頼性を確保したまま、フラッシュメモリが形成された半導体チップの面積を縮小することができる。さらに、半導体チップの面積を縮小できるので、コスト低減も図ることができる。
【００２７】
次に、上記メモリセルの動作を等価回路を用いて、図７および図８により説明する。
【００２８】
まず、データ読出し時には、図７に示すように、選択メモリセルに隣接する補助ゲート９に５Ｖ程度の電圧を印加して、補助ゲート９に対向する基板１のｐ型ウエル２部分に反転層を形成し、この反転層をドレインとして用いる。このドレインには、１Ｖ程度の電圧を給電する。選択メモリセルに隣接するｎ型拡散層３をソースとして用いる。非選択ワード線には、０Ｖ、または場合によっては−２Ｖ程度の負電圧を印加すると共に、選択メモリセルの制御ゲート８（ワード線ＷＬ）に電圧を印加してメモリセルのしきい値を判定する。
【００２９】
一方、データ書込み時には、図８に示すように、２本のｎ型拡散層３を用いる。ソース側のｎ型拡散層３Ａに０Ｖ、ドレイン側のｎ型拡散層３Ｂに４Ｖ程度、選択メモリセル近傍の補助ゲート９に２Ｖ程度、選択メモリセルの制御ゲート８（ワード線ＷＬ）に１３Ｖ程度を印加し、ｐ型ウエル２を０Ｖに保持する。これにより、ソースからドレインまでチャネルが形成される。また、補助ゲート９が２Ｖ程度であるため、補助ゲート９が対向するｐ型ウエル２に形成されるチャネルは高抵抗となるため、選択メモリセルの浮遊ゲートが対向するｐ型ウエル２に形成されるチャネルのソース側端部のチャネルで発生したホットエレクトロンが選択メモリセルの浮遊ゲート７に注入される。
【００３０】
次に、上記のように構成されたフラッシュメモリの製造方法の一例を図９〜図３０を用
いて工程順に説明する。なお、図９〜図２５のうちの断面図は、特に説明した場合を除いて図１のＢ−Ｂ’線に相当する箇所の断面図を示している。
【００３１】
まず、図９に示すように、ｐ型の単結晶シリコンからなる基板１（この段階では半導体ウエハと称する平面略円形状の半導体薄板）に不純物イオン注入を行い、ｐ型ウエル２を形成した後、ｐ型ウエル２上に、例えば酸化シリコンからなる第３ゲート絶縁膜６を熱酸化法等により形成する。この後、第３ゲート絶縁膜６上にＣＶＤ（Chemical Vapor Deposition）法を用いて、ｎ型多結晶シリコン膜９Ａ、酸化シリコン膜１０Ａを連続して堆積する。
【００３２】
次に、図１０および図１１に示すように、フォトレジスト膜をマスクに、ドライエッチングを行い、酸化シリコン膜１０Ａ、ｎ型多結晶シリコン膜９Ａ（補助ゲート９）をパターニングする。このとき、酸化シリコン膜１０Ａおよび多結晶シリコン膜９Ａは、Ｙ方向に延存する複数本のストライプ状のパターンとなる。なお、図１０はこの工程後のフラッシュメモリのメモリセルアレイの要部平面図、図１１は図１０のＢ−Ｂ’線の断面図である。
【００３３】
次に、図１２に示すように、例えば酸化シリコン膜をＣＶＤ法等により堆積した後、これを異方性エッチングによりエッチバックすることにより、第３ゲート絶縁膜６、ｎ型多結晶シリコン膜９Ａ（補助ゲート９）および酸化シリコン膜１０Ａの各ストライプパターンの側壁に、酸化シリコン膜からなるサイドウォール１０Ｂを形成する。続いて、図１３に示すように、再度、例えば熱酸化により、ｐ型ウエル２上に、酸化シリコン膜からなる第１ゲート絶縁膜４を形成する。
【００３４】
次に、図１４に示すように、例えばＣＶＤ法によりｎ型多結晶シリコンを堆積した後、これを異方性エッチングによりエッチバックすることにより、サイドウォール１０Ｂの側壁に、ｎ型多結晶シリコンからなるサイドウォール７Ａを形成する。この後、図１５に示すように、再度、例えばＣＶＤ法により酸化シリコン膜を堆積した後、これを異方性エッチングによりエッチバックすることにより、サイドウォール７Ａ，１０Ｂの側壁に、酸化シリコン膜からなるサイドウォール１１Ａを形成する。
【００３５】
次に、図１６に示すように、シリコンの異方性エッチングを行うことにより、サイドウォール１１Ａおよび酸化シリコン膜１０Ａをマスクとして、そこから露出する基板１の主面部分に溝Ｔｒ１を形成する。続いて、図１７に示すように、サイドウォール１１Ａおよび酸化シリコン膜１０Ａをマスクとして、そこから露出する基板１の主面部分、すなわち、溝Ｔｒ１の底部側に、例えばヒ素（Ａｓ）をイオン打ち込みし、必要な熱処理を施すことにより、ｐ型ウエル２内において溝Ｔｒ１の底部側にｎ型拡散層３を形成する。
【００３６】
次に、図１８に示すように、酸化シリコン膜１１ＢをＣＶＤ法等により堆積し、これをＣＭＰ（Chemical Mechanical Polishing）法により平坦化した後、酸化シリコン膜１０Ａ，１１Ｂ、サイドウォール１０Ｂ，１１Ａの異方性エッチングを行う。この際、エッチングの条件を調整し、ｎ型多結晶シリコンからなるサイドウォール７Ａの上部に丸みをつける。また、これ以降、酸化シリコン膜１０Ａ、サイドウォール１０Ｂをあわせて、酸化シリコン膜１０とする。また、サイドウォール１１Ａ、酸化シリコン膜１１Ｂをあわせて酸化シリコン膜１１とする。
【００３７】
次に、図１９に示すように、ＣＶＤ法で酸化シリコン膜を堆積して、第２ゲート絶縁膜５を形成する。この第２ゲート絶縁膜５は、酸化シリコン、窒化シリコンおよび酸化シリコンを下層から順に堆積した３層膜で構成しても良い。続いて、図２０に示すように、第２ゲート酸化膜５上に、ＣＶＤ法とスパッタリング法を用いて、ｎ型多結晶シリコン膜８Ａ、窒化タングステン膜８Ｂ、タングステン膜８Ｃを下層から順に積層する。
【００３８】
次に、図２１に示すように、Ｘ方向に延存する複数のフォトレジストＰＲ１のパターンをリソグラフィにより形成した後、これをマスクとして、タングステン膜８Ｃ、窒化タングステン膜８Ｂに対して異方性エッチングを行う。続いて、その下層のｎ型多結晶シリコン膜８Ａの異方性エッチングを行う。この際、図２２に示すように、フォトレジストＰＲ１のパターンの隣接間において、ｎ型多結晶シリコン膜８Ａを全てエッチングしてしまわずに、一部残しておく。なお、図２２は図２１のＦ−Ｆ’線の断面図である。上記リソグラフィは、フォトレジスト膜の塗布、露光および現像等のような一連のレジストパターン加工処理である。
【００３９】
次に、図２３に示すように、第２ゲート絶縁膜５に対して異方性エッチングを行う。これにより、多結晶シリコンからなるサイドウォール７Ａが露出する。この後、ドライエッチングにより、シリコンのみを選択的にエッチングすることにより、図２４および図２５に示すように、ワード線ＷＬの隣接間におけるサイドウォール７Ａを除去してワード線ＷＬを形成するとともに、ワード線ＷＬ直下のサイドウォール７Ａを残して浮遊ゲート７を形成する。なお、図２４は図１のＢ−Ｂ’線に相当する箇所の断面図、図２５は図１のＣ−Ｃ’線に相当する箇所の断面図である。
【００４０】
この後、図２６および図２７に示すように、ワード線ＷＬの隣接間から露出する第１ゲート絶縁膜４、さらにはｐ型ウエル２の一部をエッチングして、ｐ型ウエル２の主面に溝Ｔｒ２を形成しても良い。このようなエッチングを行うことで、ｐ型ウエル２の主面を流れる不必要な漏れ電流を低減することが可能となる。なお、図２６は図１のＢ−Ｂ’線に相当する箇所の断面図、図２７は図１のＣ−Ｃ’線に相当する箇所の断面図である。
【００４１】
次に、図２８および図２９に示すように、酸化シリコン膜１２をＣＶＤ法により堆積し、ワード線ＷＬの隣接間のスペースを埋めこみ、浮遊ゲート７を周囲から絶縁する。この際、図３０に示すように、ＣＶＤ法をチューニングして、Ｙ方向に隣接する浮遊ゲート７間に空間１３を形成しても良い。この空間１３の誘電率は、酸化シリコンの誘電率より低くなる。このため、このような空間１３をつくることにより、隣接する浮遊ゲート７間の静電気的な干渉を低減することができる。なお、図２８は図１のＢ−Ｂ’線に相当する箇所の断面図、図２９および図３０は図１のＣ−Ｃ’線に相当する箇所の断面図である。
【００４２】
これにより、図１〜６に示したメモリアレイ構造が完成する。図示は省略するが、その後、制御ゲート８の上部に層間絶縁膜を堆積し、続いて制御ゲート８、ｐ型ウエル２、ｎ型拡散層３、補助ゲート９に達するコンタクトホールや、反転層への給電用コンタクトホールを形成した後、層間絶縁膜上に堆積した金属膜をパターニングして、配線を形成することによりフラッシュメモリが略完成する。
【００４３】
本実施の形態１においては、ｎ型拡散層３をｐ型ウエル２の深部に形成することにより、浮遊ゲート７と、メモリセルのソースあるいはドレインとの間に実効的にオフセットが形成されることになる。このため、溝Ｔｒ１を設けない場合に比べて、実効的にチャネル長が長くなり、メモリセルトランジスタは高い短チャネル効果耐性を持つことになる。この効果を反映して、本実施の形態１では、溝Ｔｒ１を設けない場合よりもデータ線ピッチを縮小することができる。
【００４４】
図３１は、ｎ型拡散層３をｐ型ウエル２中に４５ｎｍだけオフセットして形成した場合（本実施の形態１）と、上記オフセット無しの場合（溝Ｔｒ１を形成しない場合）との、メモリセルトランジスタの浮遊ゲート７のゲート長としきい値電圧との関係、いわゆるロールオフ特性を比較したグラフである。オフセット無しの場合、浮遊ゲート７のゲート長を短くしていくと、しきい値が短チャネル効果により急激に低下し、ついには、ソース−ドレイン間でパンチスルーを起こしてしまい、メモリセルトランジスタのオン−オフを制御ゲート８で制御できなくなってしまう。一方で、本実施の形態１では、高い短チャネル効果耐性を持つため、浮遊ゲート７のゲート長を短くしても、僅かなしきい値電圧の低下だけで済む。
【００４５】
一般に、ソースとドレインがｎ型拡散層で形成されるＭＯＳトランジスタでは、ｎ型拡散層を、両方ともｐ型ウエルの深部に形成すると短チャネル効果耐性は低下する。これは、ｐ型ウエルの主面にｎ型拡散層を形成する場合に比べ、ソース−ドレイン間の距離が不変であるにもかかわらず、ゲート電極からの距離が離れてしまい、ゲート電極電位でｐ型ウエルの電位を制御できなくなるからである。
【００４６】
本実施の形態１では、メモリセルのソースあるいはドレインの片側だけをｐ型ウエル２の深部に形成することで、ソース−ドレイン間の距離を増大させることが可能である。また、メモリセルのソースあるいはドレインの片側は、ゲート電極（浮遊ゲート７および制御ゲート８）の近傍に存在するので、ゲート電極電位で充分に、ｐ型ウエル２内の電位を制御できる。このため、短チャネル効果耐性が増大する。
【００４７】
さらに、本実施の形態１では、読み出し時には、メモリセルトランジスタのソースがｎ型拡散層３で形成され、ドレインが反転層で構成されている。この反転層は、通常のｎ型拡散層３よりも、ｐ型ウエル２とゲート絶縁膜との界面に近い領域に形成される。このため、さらに制御ゲート電極電位でのｐ型ウエル２内の電位制御が容易になる。したがって、ソースとドレインとの両方をｎ型拡散層３で形成する構造よりも、さらに高い短チャネル効果耐性を実現することが可能である。
【００４８】
また、本実施の形態１によれば、ｎ型拡散層３と浮遊ゲート７との物理的距離を離すことができる。このためｎ型拡散層３から浮遊ゲート７へ、あるいは、浮遊ゲート７からｎ型拡散層３への電子が移動する確率を低減できる。これにより、書込み、読み出し時に不必要に浮遊ゲート７の電荷が増減することなく、安定な動作が可能である。
【００４９】
（実施の形態２）
図３２は、本実施の形態２の不揮発性半導体記憶装置のメモリアレイ構成を示す要部平面図、図３３は、図３２のＧ−Ｇ’線に沿った半導体基板の要部断面図である。なお、図３２では、図を見易くするために、絶縁膜など、一部の部材の図示を省略してある。
【００５０】
本実施の形態２の不揮発性半導体記憶装置であるフラッシュメモリは、前記実施の形態１と同様に、基板１の主面のｐ型ウエル２に複数のメモリセルを形成したメモリアレイを有している。メモリセルのそれぞれは、ｎ型拡散層３、浮遊ゲート７、制御ゲート８および補助ゲート９および書込み補助電極（第１電極）ＷＡＥを有する。
【００５１】
ｎ型拡散層３は、ｐ型ウエル２中に埋め込まれたｎ型領域から形成されているのは、前
記実施の形態１と同様であり、高い短チャネル効果耐性が得られるのも同様である。異なるのは、書き込み補助電極ＷＡＥが設けられていることである。
【００５２】
この書込み補助電極ＷＡＥは、ｎ型拡散層３の上に酸化シリコン膜１４を介して形成されている。書込み補助電極ＷＡＥは、ｎ型拡散層３に沿ってＹ方向に延在した状態で形成されており、その一部（下部）は上記溝Ｔｒ１内に埋め込まれている。書込み補助電極ＷＡＥは、基準電位（例えば０ＶのＧＮＤ電位）に固定されている。書込み補助電極ＷＡＥとｎ型拡散層３とは、溝Ｔｒ１の内面（底面および側壁）に形成された酸化シリコン膜１４によって絶縁されている。
【００５３】
このような書込み補助電極ＷＡＥは、データ線の配線容量を稼ぐ機能を有している。メモリセルの書込みは、データ先の容量に蓄積した電荷を放電することで行う。すなわち、メモリセルアレイの面積縮小要求に伴いデータ線の配線容量も小さくなるが、そのようになると一回の書き込み動作の時にデータ線に蓄えられる電荷の数も小さくなる。一回の書込動作の時に流れる電荷の数も減る結果、必要とされる電荷数を浮遊ゲートに注入するためには、複数回の書込み動作を行う必要が出てくる。これは、メモリセルへのデータ書き込みが遅くなることを意味する。そこで、本実施の形態２では、ｎ型拡散層３上に酸化シリコン膜１４を介して書込み補助電極ＷＡＥを設け、ｎ型拡散層３と書込み補助電極ＷＡＥとの間で容量を形成することにより、データ線に蓄えられる電荷の量を確保し、メモリセルへのデータ書き込み速度を向上させるようにしている。この結果、本実施の形態２によれば、高い短チャネル効果耐性とともに、高速な書込み速度を実現することができる。
【００５４】
また、この書込み補助電極ＷＡＥを所望の電源回路に接続し、書込み補助電極ＷＡＥに所望の電位を印加することによりデータ線の電位を調整（制御）するようにしても良い。書込み補助電極ＷＡＥを持たない通常のフラッシュメモリでは複数のデータ線に外部から電源供給するのは困難であるが、本実施の形態２の場合、書込み補助電極ＷＡＥを通じてデータ線に電源供給ができるので、データ線に外部電源から電圧を印加する必要がなくなる。これにより、外部電源回路への負担を軽減できるため、外部電源回路の面積を低減することが可能となり、チップの面積を低減することが可能となる。なお、書込み補助電極ＷＡＥへの電位供給動作は、Ｙ選択信号と同じ信号で動作するようになっている。
【００５５】
次に、本実施の形態２のフラッシュメモリの製造方法を図３４および図３５により説明する。なお、図３４および図３５は図１のＢ−Ｂ’線に相当する箇所の基板１の断面図である。
【００５６】
まず、前記実施の形態１において図９〜図１７により説明したのと同様の工程を経た後、図３４に示すように、熱酸化を行い、ｐ型ウエル２およびｎ型拡散層３の表面に酸化シリコン膜１４を形成する。続いて、図３５に示すように、ｎ型多結晶シリコン膜をＣＶＤ法により堆積した後、これをＣＭＰ法により研磨し、さらに、そのｎ型多結晶シリコンの上部を異方性エッチングによりエッチングし下部を残すことにより、書込み補助ゲートＷＡＥを形成する。この後、酸化シリコン膜をＣＶＤ法により堆積し、ＣＭＰ法により研磨する。その後、前記実施の形態１における図１８以降と同一の工程を行うことで、図３２、図３３に示したフラッシュメモリが略完成する。
【００５７】
次に、本実施の形態２のフラッシュメモリのメモリセルの動作を、図３６〜図３９の等価回路を用いて説明する。書込み補助ゲートＷＡＥは、ｎ型拡散層３に対して容量結合した形で、等価回路上にあらわされる。
【００５８】
データ読出し動作時には、図３６に示すように、選択メモリセルに隣接する書込み補助電極ＷＡＥに０Ｖを印加しておく。さらに、選択メモリセルに隣接する補助ゲート９に５Ｖ程度の電圧を印加して、その下部に反転層を形成し、この反転層をドレインとして用いる。このドレインには、１Ｖ程度の電圧をプリチャージしておく。選択メモリセルに隣接するｎ型拡散層３をソースとして用いる。非選択ワード線ＷＬ（非選択の制御ゲート８）には、０Ｖ、または場合によっては−２Ｖ程度の負電圧を印加しておく。最後に選択メモリセルの選択ワード線ＷＬ（選択の制御ゲート８）に電圧パルスを印加する。もし、メモリセルトランジスタのしきい値電圧が、制御ゲート８に与える電圧パルス以下であれば、大きな電流が流れ、反転層で掲載されるドレインの電圧が低下する。メモリセルトランジスタのしきい値電圧が、制御ゲート８に与える電圧以上であれば、電流が流れないため、ドレイン電圧は、ほぼ不変に保たれる。この電圧変動を読み出すことで、メモリセルのしきい値電圧を判定する。
【００５９】
データ書込み動作時には、２本のｎ拡散層３，３を用いるのは、前記実施の形態１と同じである。図３７に示すように、選択メモリセル近傍の書込み補助電極ＷＡＥと、ｐ型ウエル２、ソース側のｎ型拡散層３Ａを０Ｖに保持しておく。選択メモリセルの選択ワード線ＷＬ（選択の制御ゲート８）に１３Ｖ程度を印加する。さらに、ドレイン側のｎ型拡散層３Ｂに４Ｖ程度をプリチャージして、外部電源回路から、ドレイン側のｎ型拡散層３Ｂを切り離し、電気的にフローティングの状態とする。この後、選択メモリセル近傍の補助ゲート９に２Ｖ程度のパルスを印加する。これにより補助ゲート９の下部のｐ型ウエル２にチャネルが形成され、ソース側から電子が放電されて、選択メモリセルの浮遊ゲートが対向するｐ型ウエル２に形成されるチャネルのソース側端部でこの電子は、電界により加速されてホットエレクトロンとなり、選択メモリセルの浮遊ゲート７に注入される。このデータ書込み動作は、電気的にフローティングとなっているドレイン側のｎ型拡散層３Ｂのもつ静電容量が、放電された電子で充電されると終了する。
【００６０】
ところで、上記したように、データ線ピッチの縮小とともに、ｎ型拡散層３Ｂとｐ型ウエル２とで形成される接合の面積は縮小し、接合の静電容量は低下する。ｎ型拡散層３Ｂがもつ静電容量は、ほとんどが上記接合の静電容量で形成されている。このため、データ線ピッチを縮小すると、１回あたりの書込み動作で、ソースとなるｎ型拡散層３Ａから、フローティング状態となっているドレインとなるｎ型拡散層３Ｂへ放電できる電子の量の数は減少する。すなわち、１回のデータ書込み動作で浮遊ゲート７に注入できる電子数が減少し、書込み速度の低下を引き起こす。
【００６１】
本実施の形態２では、ｎ型拡散層３Ｂの上に書込み補助電極ＷＡＥが存在する。ｎ型拡散層３Ｂとこの書込み補助電極ＷＡＥとの静電結合により付加的に静電容量が発生する。このため、データ線ピッチを縮小し、ｎ型拡散層３Ｂとｐ型ウエル２との間の接合容量が減少しても、このｎ型拡散層３Ｂと書込み補助電極ＷＡＥとの間の静電容量のため、１回の書込み動作当たり十分な数の電子を放電することが可能となる。このため、高速な書込み動作が可能となる。
【００６２】
上記の書込み方式では、書込み補助電極ＷＡＥには０Ｖを印加していたが、能動的に電位を印加しても良い。これを図３８および図３９により説明する。図３８は本実施の形態のフラッシュメモリのメモリ回路の要部の等価回路図、図３９は各電極に印加される電圧波形の一例を示す波形図である。
【００６３】
たとえば、図３８に示すように、ｐ型ウエル２、ソース側のｎ型拡散層３Ａ、ソース側書込み補助電極ＷＡＥＡを０Ｖに保持しておく。次に、ドレイン側の書込み補助電極ＷＡＥＢに０Ｖを印加しておく。時刻ｔ１（図３９参照）にドレイン側のｎ型拡散層３Ｂに０Ｖを充電した後、このドレイン側のｎ型拡散層３Ｂを外部電源から、電気的に切り離し、フローティング状態とする。次に、時刻ｔ２（図３９参照）に選択メモリセルのワード線ＷＬ（制御ゲート８）に１３Ｖ程度を印加する。次に、時刻ｔ３（図３９参照）にドレイン側の書込み補助電極ＷＡＥＢを８Ｖ程度まで引き上げる。このとき、電気的に絶縁されたドレイン側のｎ型拡散層３Ｂは、ドレイン側の書込み補助電極ＷＡＥＢとの静電容量結合で、４Ｖ程度まで引き上げられる。この後、時刻ｔ４（図３９参照）に選択メモリセル近傍の補助ゲート９に２Ｖ程度のパルスを印加する。これにより補助ゲート９の下部のｐ型ウエル２にチャネルが形成され、ソース側から電子が放電されて、浮遊ゲート７の端部でこの電子は、電界により加速されてホットエレクトロンとなり、選択メモリセルの浮遊ゲート７に注入される。このデータ書込み動作は、電気的にフローティングとなっているドレイン側のｎ型拡散層３Ｂのもつ静電容量が、放電された電子で充電されると終了する。
【００６４】
上記方式ではドレイン側のｎ型拡散層３Ｂに外部電源から電圧を印加する必要がない。これにより、外部電源回路への負担を軽減できるため、外部電源回路の面積を低減することが可能となり、チップの面積を低減することが可能となる。
【００６５】
（実施の形態３）
図４０は、本実施の形態３の不揮発性半導体記憶装置のメモリアレイ構成を示す要部平面図、図４１は、図４０のＨ−Ｈ’線に沿った基板１の要部断面図である。なお、図４０では、図を見易くするために、絶縁膜など、一部の部材の図示を省略してある。
【００６６】
本実施の形態３の不揮発性半導体記憶装置であるフラッシュメモリは、前記実施の形態１と同様に基板１の主面のｐ型ウエル２に複数のメモリセルを形成したメモリアレイを有している。メモリセルのそれぞれは、ｎ型拡散層３、浮遊ゲート（第１ゲート電極）７、制御ゲート（第２ゲート電極）８および補助ゲート（第３ゲート電極）９、書込み補助電極ＷＡＥを有する。この書込み補助電極ＷＡＥは、ｎ型拡散層３の上に酸化シリコン膜１４を介して形成されている。
【００６７】
本実施の形態３では、浮遊ゲート電極７、補助ゲート電極９、書込み補助電極ＷＡＥの底面が同じ平面上にないところに特徴がある。また、ｐ型ウエル２の主面が階段状に加工されていることに特徴がある。また、電子が伝導するチャネルである、第１ゲート絶縁膜４とｐ型ウエル２との界面、および第３ゲート絶縁膜６とｐ型ウエル２との界面が直線ではなく、折れ曲がっていることに大きな特徴がある。
【００６８】
補助ゲート９は、例えばｎ型の多結晶シリコン膜からなり、第３ゲート絶縁膜６を介してｐ型ウエル２の中に埋め込まれる形で形成されている。すなわち、基板１の主面において互いに隣接する書込み補助電極ＷＡＥの間には溝Ｔｒ３が形成され、その溝Ｔｒ３の底面には溝幅が溝Ｔｒ３よりも狭い溝Ｔｒ４が形成されており、その溝Ｔｒ３の内部に補助ゲート９の一部が埋め込まれた状態で補助ゲート９が設けられている。この補助ゲート９とｐ型ウエル２とは、溝Ｔｒ４の内面（底面および側壁面）に形成された第３ゲート絶縁膜６により絶縁されている。
【００６９】
また、浮遊ゲート７は、ｎ型多結晶シリコン膜からなり、ｐ型ウエル２に第１ゲート絶縁膜４を介して２つの面で接するように形成されている。すなわち、浮遊ゲート７は、その底面が第１ゲート絶縁膜４を介して溝Ｔｒ３の底面に対向し、浮遊ゲート７の側壁面の一部が第１ゲート絶縁膜４を介して溝Ｔｒ３の側壁面に対向するように設けられている。この構成の場合、データの読出し時には、補助ゲート９に隣接する書込み補助電極ＷＡＥの対向面のｎ型拡散層３から補助ゲート９の対向面のｐ型ウエル２に形成された反転層に向かって流れる。
【００７０】
データの書込み時には、書込み補助電極ＷＡＥの対向面のｎ型拡散層３から隣接する書込み補助電極ＷＡＥの対向面のｎ型拡散層３へ電子が流れる。
【００７１】
ここで、補助ゲート９と書込み補助電極ＷＡＥとの配置を逆にし、反転層とｎ型拡散層３との配置を逆にしても良い。すなわち、ｎ型拡散層３を溝Ｔｒ４の底部側に配置し、反転層をｐ型ウエル２の凸部の上部側に配置しても良い。しかし、そのようにすると、反転層がＴｒ４の底部にある場合に比べて、ｎ型拡散層３がｐ型ウエル２の深部に設けられることになり、ｐ型ウエル２の電位を制御することが困難となる。このため、データ書込み動作に際して、隣接するｎ型拡散層３間を電荷が流れる際に、浮遊ゲート７が対向するｐ型ウエル２の表面に電荷が流れず、基板深部を電荷が流れる、所謂パンチスルーがおこってしまう可能性がある。これに対して、反転層を溝Ｔｒ４の底部側に配置し、ｎ型拡散層３をｐ型ウエル２の凸部の上面側に配置する場合、互いに隣接するｎ型拡散層３，３の間の浮遊ゲート７、補助ゲート９に対向するｐ型ウエル２の電位を十分に制御できるため、パンチスルーが起こりにくい。したがって、反転層を溝Ｔｒ４の底部側に配置し、ｎ型拡散層３をｐ型ウエル２の凸部の上面側に配置する方が好ましい。
【００７２】
また、本発明者のシミュレーション上の結果によれば、図４１の構成の場合、データの書込効率を向上させることができると考えられる。これは、図４１の構成の場合、データ書込み動作に際して、補助ゲート９（溝Ｔｒ４）の側壁に沿って流れる電流に対して浮遊ゲート７の底面が対向するように配置されているので、データの記憶に寄与する電子が浮遊ゲート７の底面側から浮遊ゲート７側に入り易いことによると考えられる。
【００７３】
本実施の形態３のフラッシュメモリの等価回路は実施の形態２と同一である。このため、動作方式は、実施の形態２と同一となる。
【００７４】
このような本実施の形態３によれば、高い短チャネル効果耐性とともに、データの高速書込み動作を実現することができる。
【００７５】
次に、本実施の形態３のフラッシュメモリの製造方法を図４２〜図６０により工程順に説明する。なお、図４２〜図６０は、特に説明した場合を除いて図４０のＨ−Ｈ’線に相当する箇所の断面図を示している。
【００７６】
まず、図４２に示すように、ｐ型の単結晶シリコンからなる基板１（この段階では上記半導体ウエハ）の主面に不純物をイオン注入してｐ型ウエル２を形成した後、ＣＶＤ法により、基板１の主面上に酸化シリコン膜１６を堆積する。
【００７７】
次に、図４３に示すように、フォトリソグラフィーで酸化シリコン膜１６をストライプ状に加工する。さらに、図４４に示すように、このストライプ状に加工された酸化シリコ
ン膜１６をマスクに、そこから露出する基板１部分を異方性エッチングで除去することにより、ｐ型ウエル２の主面に溝Ｔｒ３を形成する。
【００７８】
次に、図４５に示すように、基板１を熱酸化することにより、酸化シリコン膜１６のパターンから露出するｐ型ウエル２の主面上、すなわち、溝Ｔｒ３の底面および側壁面に第１ゲート絶縁膜４を形成する。さらに、図４６に示すように、ｎ型多結晶シリコン膜をＣＶＤ法等により堆積した後、これを異方性エッチングによりエッチバックすることにより、酸化シリコン膜１６のパターンおよび溝Ｔｒ３の側壁に沿うように、ｎ型多結晶シリコン膜からなるサイドウォール７Ａを形成する。このとき、サイドウォール７Ａの側壁が基板１の主面に直交するように異方性エッチングの条件を調整する。
【００７９】
次に、図４７に示すように、酸化シリコン膜をＣＶＤ法等により堆積した後、これを異方性エッチングによりエッチバックすることにより、酸化シリコン膜１６のパターンおよびサイドウォール７Ａの側壁に沿うように、酸化シリコン膜からなるサイドウォール１０Ｃを形成する。さらに、図４８に示すように、このサイドウォール１０Ｃをマスクに、そこから露出する基板１のシリコンを異方性エッチングにより除去することにより、溝Ｔｒ３の底部に溝Ｔｒ４を形成する。
【００８０】
次に、図４９に示すように、基板１を熱酸化することにより、溝Ｔｒ４の内面（底面および側壁面）に第３ゲート絶縁膜６を形成する。続いて、図５０に示すように、基板１の主面上に、ＣＶＤ法等によりｎ型多結晶シリコン膜を堆積した後、ＣＭＰ法等により研磨して平坦化する。その後、そのｎ型多結晶シリコンを異方性エッチングによりエッチングすることにより、互いに隣接する酸化シリコン膜１６のパターンの間に補助ゲート電極９を形成する。補助ゲート９の一部は溝Ｔｒ４内に埋め込まれている。
【００８１】
次に、図５１に示すように、基板１の主面上に、ＣＶＤ法等により酸化シリコン膜１７を堆積した後、ＣＭＰ法等により研磨して平坦化する。その後、酸化シリコン膜を異方性エッチングにより除去する。このエッチングは、ｐ型ウエル２が露出した段階で終了させる。続いて、図５２に示すように、基板１の主面上に、ＣＶＤ法等により酸化シリコン膜を堆積した後、この酸化シリコン膜に対して異方性エッチングを施すことにより、サイドウォール７Ａの側壁に、酸化シリコン膜からなるサイドウォール１１Ｃを形成する。
【００８２】
次に、図５３に示すように、サイドウォール１１Ｃをマスクに、基板１の主面全面に対して、例えばヒ素（Ａｓ）の注入を行う。その後、適当な熱処理により、ｐ型ウエル２において上記不純物の導入領域にｎ型拡散層３を形成する。さらに、図５４に示すように、基板１を熱酸化することにより、ｎ型拡散層３上に酸化シリコン膜１４を、多結晶シリコンからなるサイドウォール７Ａの上部に酸化シリコン膜２０を形成する。
【００８３】
次に、図５５に示すように、基板１の主面上に、ｎ型多結晶シリコン膜をＣＶＤ法等により堆積し、ＣＭＰ法等による平坦化を行った後に、ｎ型多結晶シリコン膜の異方性エッチングを行い、書込み補助電極ＷＡＥを形成する。さらに、図５６に示すように、フォトリソグラフィーを用いて、フォトレジストＰＲ２をストライプ状に加工する。このフォトレジストＰＲ２は、互いに隣接する補助ゲート９の隣接間に位置する書込み補助電極ＷＡＥを覆い、補助ゲート９の直上に位置する書込み補助電極ＷＡＥを露出するようなパターンとされている。このフォトレジストＰＲ２をマスクに、補助ゲート９の直上に位置する書込み補助電極ＷＡＥを異方性エッチングにより除去する。その後、フォトレジストＰＲ２を除去することにより、図５７に示すように、互いに隣接する補助ゲート９の隣接間に書込み補助電極ＷＡＥを設けた構成を得る。
【００８４】
次に、図５８に示すように、酸化シリコン膜２１をＣＶＤ法で堆積し、ＣＭＰ法で平坦化した後、酸化シリコン膜の異方性エッチングを行い、サイドウォール７Ａの上部表面を露出させる。さらに、図５９に示すように、ＣＶＤ法で酸化シリコン膜、窒化シリコン膜、酸化シリコン膜を順次堆積することにより第２ゲート絶縁膜５を形成する。この第２ゲート絶縁膜５により、サイドウォール７Ａの露出表面を覆う。
【００８５】
次に、図６０に示すように、ＣＶＤ法とスパッタリング法を用いて、ｎ型多結晶シリコン膜８Ａ、窒化タングステン膜８Ｂ、タングステン膜８Ｃを順次堆積した後、フォトレジスト膜をマスクとして、異方性エッチングにより、タングステン膜８Ｃ、窒化タングステン膜８Ｂ、ｎ型多結晶シリコン膜８Ａ、第２ゲート絶縁膜５をパターニングする。この後、前記実施の形態１、２と同様に、サイドウォール７Ａのパターニングを行い、図４０、図４１に示したフラッシュメモリのアレイ構造が完成する。
【００８６】
本実施の形態３によれば、ｐ型ウエル２の上面だけではなく、側面も電子が伝導するチャネルとして利用することが可能となる。これにより、浮遊ゲート７および補助ゲート９のチャネル長は、フォトリソグラフィーとドライエッチングで加工したサイズよりも長く取ることがきる。すなわち、データ線ピッチを縮小しても、チャネルとして利用できるｐ型ウエル２の側面の長さは実質的に変わらないため、実効的に浮遊ゲート７、補助ゲート９が電気的に変調することができるチャネル長は縮小されず、短チャネル効果による動作限界を回避することができる。
【００８７】
（実施の形態４）
図６１は、本実施の形態４の不揮発性半導体記憶装置のメモリアレイ構成を示す要部平面図、図６２は、図６１のＩ−Ｉ'線に沿った半導体基板の要部断面図である。図６３は、図６１のＪ−Ｊ’線に沿った半導体基板の要部断面図である。なお、図６１（平面図）は、図を見易くするために、絶縁膜など、一部の部材の図示を省略してある。
【００８８】
本実施の形態４の不揮発性半導体記憶装置は、いわゆるＮＡＮＤ型のフラッシュメモリである。基板１主面のｐ型ウエル２上に複数のメモリセルを形成したメモリアレイを有している。本実施の形態４では、前記実施の形態１〜３までとは違い、各メモリセルが直列接続された構成となっている。メモリセルのそれぞれは、ｎ型拡散層３、浮遊ゲート７、制御ゲート８を有する。
【００８９】
各メモリセルの制御ゲート８は行方向（Ｘ方向）に接続されて、ワード線ＷＬを形成している。浮遊ゲート７と基板１は第１ゲート酸化膜４により絶縁されている。また、浮遊ゲート７と制御ゲート８は、第２ゲート絶縁膜５により絶縁されている。
【００９０】
各メモリセルは互いに素子分離領域（分離部）２１によって分離されたｐ型ウエル２上で列方向（Ｙ方向）に直列に接続されている。すなわち、Ｙ方向に沿って配置された複数のメモリセルはｎ型拡散層３を介して互いに直列に接続されている。
【００９１】
本実施の形態４では、互いに隣接するｎ型拡散層３ａとｎ型拡散層３ｂとの高さ（基板１の厚さ方向または深さ方向の高さ）が違うところに大きな特徴がある。各メモリセルからみるとソース側のｎ型拡散層３ａとドレイン側のｎ型拡散層３ｂとの高さが違い、互いに隣接するソース側あるいはドレイン側のいずれか一方のｎ型拡散層領域が、基板１のｐ型ウエル２の中の相対的に深い位置に形成されている。すなわち、一方のｎ型拡散層３ａは、基板１の主面に形成され、他方のｎ型拡散層３ｂは基板１の主面から基板１の深さ（厚さ）方向に沿って離れた位置に形成されている。ここでは、他方のｎ型拡散層３ｂが、基板１の主面に形成された溝Ｔｒ５の底部側に形成されている。
【００９２】
このような構成をとることで、ｎ型拡散層領域と浮遊ゲートとの間にオフセットをとることができる。このため、前記実施の形態１と同様に、チャネル長を実効的に長くすることができるので、高い短チャネル効果耐性を得ることができる。したがって、本実施の形態４によれば、高い短チャネル効果耐性をえることができ、メモリセルの微細化により低コスト化が可能となる。
【００９３】
次に、本実施の形態４のフラッシュメモリの動作について説明する。
【００９４】
データ読出し動作時の電圧を図６４に示す。読出しには、選択セルが含まれるメモリセル列の端に１Ｖ、他端に０Ｖ、ｐ型ウエル２に０Ｖを印加する。更に、選択ワード線ＷＬに読み出し判定電圧Ｖｒｅａｄを印加し、選択メモリセルのＯＮ、ＯＦＦを判定する。非選択ワード線ＷＬには５Ｖ程度を印加しておく。
【００９５】
データ書込み動作時の電圧を図６５に示す。書き込みは、第１ゲート酸化膜４を介したトンネル電流を用いて行う。書き込みは選択ワード線ＷＬに接続されたセルに対して行なう。選択ワード線ＷＬ下で選択セルが含まれるメモリセル列の両端には０Ｖ、ｐ型ウエル２に０Ｖを印加する。この状態で、非選択ワード線ＷＬの電位を０Ｖから１０Ｖ程度にマイクロ秒程度以下の時間で急激に増加させる。次に選択ワード線ＷＬの電位を０Ｖから２０Ｖ程度まで増加させる。このとき基板１の主面の電位が０Ｖのビット線では、浮遊ゲート−基板主面間に大きな電位差が生じ、基板１の主面から浮遊ゲート７にトンネル電流により電子が注入され書き込みが起こる。
【００９６】
データ消去動作時の電圧を図６６に示す。データ消去時には、選択トランジスタに挟まれた全てのワード線ＷＬに、−２０Ｖ程度の電圧を印加し、第１ゲート絶縁膜４を介してＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流により、浮遊ゲート７から基板１に電子を放出する。
【００９７】
次に、本実施の形態４におけるフラッシュメモリの製造方法の一例を図６７〜図７６により説明する。
【００９８】
まず、図６７に示すように、前記実施の形態１と同様に、基板１（この段階では上記半導体ウエハ）にｐ型ウエル２を形成した後、熱酸化により基板１の主面上に厚さ９ｎｍ程度の第１ゲート絶縁膜４を形成する。続いて、浮遊ゲートとなる燐（Ｐ）をドープした多結晶シリコン膜７Ｐ、エッチングマスク用の窒化シリコン膜２２を通常のＣＶＤで堆積する。なお、図６７は、図６１のＩ−Ｉ’線に相当する箇所の断面図である。
【００９９】
次に、図６８に示すように、リソグラフィーと異方性ドライエッチングにより、窒化シリコン膜２２をストライプ状にパターニングする。その後、この窒化シリコン膜２２をマスクに、多結晶シリコン膜７Ｐ、第１ゲート絶縁膜４のエッチングを行い基板１を露出させる。なお、図６８は、図６１のＩ−Ｉ’線に相当する箇所の断面図である。
【０１００】
さらに、図６９に示すように、窒化シリコン膜２２のパターンをマスクにして、エッチング処理を施すことにより、基板１の主面に溝２３を形成する。なお、図６９は、図６１のＩ−Ｉ’線に相当する箇所の断面図である。
【０１０１】
次に、図７０に示すように、酸化シリコン膜２１Ａを基板１の主面上に堆積する。図７０は、図６１のＩ−Ｉ’線に相当する箇所の断面図である。この後、図７１に示すように、窒化シリコン膜２２をストッパーとして酸化シリコン膜２１Ａの上部をＣＭＰ法で研磨して平坦化する。図７１は、図６１のＩ−Ｉ’線に相当する箇所の断面図である。続いて、窒化シリコン膜２２をドライエッチングあるいは、ウェットエッチングにより除去した後、さらに、残された酸化シリコン膜２１Ａの上部をドライエッチングでエッチングすることにより、図７２に示すように、素子分離領域２１を形成する。この素子分離領域２１は溝２３内に酸化シリコン膜２１Ａが埋め込まれることにより形成されている。図７２は、図６１のＩ−Ｉ’線に相当する箇所の断面図である。
【０１０２】
続いて、第２ゲート絶縁膜５となる高誘電体膜を堆積する。この高誘電体膜は、アルミナ（Ａｌ２０３）でも良い。続いて、リン（Ｐ）をドープしたｎ型多結晶シリコン膜８Ａ、窒化タングステン膜８Ｂ、タングステン膜８Ｃおよび酸化シリコン膜１２を下層から順にＣＶＤ法等により堆積する。この段階の図６１のＩ−Ｉ’線に相当する断面図は図６２と同じである。
【０１０３】
次に、図７３に示すように、リソグラフィーによりＸ方向に延在するストライプ状のフォトレジストＰＲ３のパターンを形成する。図７３は、図の６１のＪ−Ｊ’線に相当する箇所の断面図である。このフォトレジストＰＲ３をマスクに酸化シリコン膜１２をエッチングする。さらに、フォトレジストＰＲ３を除去した後、図７４に示すように、残された酸化シリコン膜１２をマスクに、ドライエッチングを行うことにより、タングステン膜８Ｃ、窒化タングステン膜８Ｂ、ｎ型多結晶シリコン膜８Ａ、第２ゲート絶縁膜５、多結晶シリコン膜７Ｐを一括して加工（エッチング）する。これにより、浮遊ゲート７および制御ゲート８（ワード線ＷＬ）を形成する。図７４は、図の６１のＪ−Ｊ’線に相当する箇所の断面図である。
【０１０４】
この後、ＣＶＤ法で等方的に酸化シリコン膜を堆積した後、これを異方性ドライエッチングによりエッチバックして基板１の主面の一部を露出させることで、図７５に示すように、タングステン膜８Ｃ、窒化タングステン膜８Ｂ、多結晶シリコン膜８Ａ、第２ゲート絶縁膜５および多結晶シリコン膜７Ｐ（浮遊ゲート７）のパターンの側壁にサイドウォール２４を形成する。図７５は、図６１のＪ−Ｊ’断面に相当する箇所の断面図である。
【０１０５】
さらに、図７６に示すように、リソグラフィーによりＸ方向に延在するストライプ状のフォトレジストＰＲ４のパターンを基板１の主面上に形成した後、これをマスクとしてそこから露出する基板１の主面部分をエッチングすることにより、溝Ｔｒ５を形成する。図７６は、図の６１のＪ−Ｊ’線に相当する箇所の断面図である。
【０１０６】
次いで、リン（ｐ）などのｎ型不純物のイオン注入を行い、図６３に示したように、基板１の溝Ｔｒ５の底部側にｎ型拡散層３（３ａ，３ｂ）を作成する。
【０１０７】
その後、図には示していないが、層間絶縁膜を形成した後、ワード線、ウエル、メモリ
セル等に給電するためのコンタクト孔を形成、続いて、金属膜を堆積、この金属膜をパターニングして配線として、メモリセルが形成される。
【０１０８】
また、本実施の形態４のように、メモリセルが直列に接続されるメモリセルアレイでは、接続されたメモリセル列の抵抗が高くなってしまうと、読出し動作で誤判定を行ってしまうという問題がある。このような問題に対処するためには、サイドウォール２４の形成後、基板１をエッチングして溝Ｔｒ５を作成する工程の前に、選択エピタキシャル成長法により、基板１の主面上にｎ型シリコンを結晶成長させてｎ型拡散層３ａを形成させればよい。図７７のように、このｎ型シリコンからなる結晶層に所望の不純物を導入することにより、ｎ型拡散層３の抵抗を低減できるためメモリセル列の抵抗を低減できる。
【０１０９】
一般的に、浮遊ゲート７に電荷を蓄積する不揮発メモリセルでは、微細化が進み、互いに隣接する浮遊ゲート７，７間の距離が近づくと、隣接する浮遊ゲート７，７間の静電容量が増大する。これにより、ある浮遊ゲート７の電位が変化すると、これに隣接する他の浮遊ゲート７の電位まで変わってしまい、データ読出し時にデータの誤判定を引き起こす。これに対して、上記のように互いに隣接する浮遊ゲート７，７間に、選択エピタキシャル法で導電体であるｎ型シリコンを成長させることにより、互いに隣接する浮遊ゲート７，７間を静電的にシールドすることが可能となる。このため、データの誤判定を起こす確率を低減することができる。
【０１１０】
前記実施の形態１で述べたように、メモリセルのソース側、ドレイン側のｎ型拡散層３をオフセットしてしまうと（ソース側、ドレイン側のｎ型拡散層３を基板１の主面から離れた深い位置に形成してしまう）と、短チャネル効果耐性は低下する。本実施の形態４のように、片側のｎ型拡散層３のみをオフセットする（ソース側、ドレイン側のいずれか一方のｎ型拡散層３を基板１の主面から離れた深い位置に形成する）ことで、高い短チャネル効果耐性を得ることができる。
【０１１１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
【０１１２】
例えば前記実施の形態１〜４では、基板１に溝を形成し、その溝の底部側にｎ型拡散層３を形成する場合について説明したが、これに限定されるものではなく、例えばｎ型拡散層形成時の不純物の打ち込みエネルギーを調整することで一方のｎ型拡散層３を基板１の主面から離れた深い位置に形成するようにしても良い。この場合、図１５で示した工程の後、一方のｎ型拡散層３を基板１の主面に形成するための不純物イオンの導入時には、他方のｎ型拡散層３の形成領域をフォトレジスト膜で覆い、他方のｎ型拡散層３を基板１の深部に形成するための不純物イオンの導入時には、一方のｎ型拡散層３の形成領域を覆うようにする。
【０１１３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である不揮発性半導体記憶装置に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば同一基板に不揮発性半導体記憶回路とマイクロプロセッサ等のような論理回路とを有する半導体装置にも適用できる。
【産業上の利用可能性】
【０１１４】
本発明の不揮発性半導体記憶装置は、携帯型パーソナルコンピュータやデジタルスチルカメラ等のような小型携帯情報機器用記憶装置に用いて好適なものである。
【図面の簡単な説明】
【０１１５】
【図１】本発明の一実施の形態である不揮発性半導体記憶装置のメモリアレイ構成を示す要部平面図である。
【図２】図１のＡ−Ａ’線に沿った半導体基板の要部断面図である。
【図３】図１のＢ−Ｂ’線に沿った半導体基板の要部断面図である。
【図４】図１のＣ−Ｃ’線に沿った半導体基板の要部断面図である。
【図５】図１のＤ−Ｄ’線に沿った半導体基板の要部断面図である。
【図６】図１のＥ−Ｅ’線に沿った半導体基板の要部断面図である。
【図７】図１の不揮発性半導体記憶装置のデータ読み出し動作を説明するためのメモリ回路の要部の等価回路図である。
【図８】図１の不揮発性半導体記憶装置のデータ書き込み動作を説明するためのメモリ回路の要部の等価回路図である。
【図９】図１の不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図１０】図９に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部平面図である。
【図１１】図１０のＢ−Ｂ’線に沿った半導体基板の要部断面図である。
【図１２】図１０および図１１に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図１３】図１２に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図１４】図１３に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図１５】図１４に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図１６】図１５に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図１７】図１６に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図１８】図１７に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図１９】図１８に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図２０】図１９に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図２１】図１９に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部平面図である。
【図２２】図２１のＦ−Ｆ’線に沿った半導体基板の要部断面図である。
【図２３】図２１および図２２に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図２４】図２３に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図２５】図２４と同一工程後の図１のＣ−Ｃ’線に沿った箇所に相当する半導体基板の要部断面図である。
【図２６】不揮発性半導体記憶装置の製造工程の変形例を示す半導体基板の要部断面図である。
【図２７】図２６と同一工程後の図１のＣ−Ｃ’線に沿った箇所に相当する半導体基板の要部断面図である。
【図２８】図２４および図２５に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図２９】図２８と同一工程後の図１のＣ−Ｃ’線に沿った箇所に相当する半導体基板の要部断面図である。
【図３０】不揮発性半導体記憶装置の製造工程の変形例を示す半導体基板の要部断面図である。
【図３１】図１の不揮発性半導体記憶装置のロールオフ特性と、本発明者が検討した技術のロールオフ特性とを比較して示したグラフ図である。
【図３２】本発明の他の実施の形態である不揮発性半導体記憶装置のメモリアレイ構成を示す要部平面図である。
【図３３】図３２のＧ−Ｇ’線に沿った半導体基板の要部断面図である。
【図３４】図３２の不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図３５】図３４に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図３６】図３２の不揮発性半導体記憶装置のデータ読み出し動作を説明するためのメモリ回路の要部の等価回路図である。
【図３７】図３２の不揮発性半導体記憶装置のデータ書込み動作を説明するためのメモリ回路の要部の等価回路図である。
【図３８】本発明の他の実施の形態である不揮発性半導体記憶装置のメモリ回路の要部の等価回路図である。
【図３９】図３８の各電極に印加される電圧波形の一例を示す波形図である。
【図４０】本発明の他の実施の形態である不揮発性半導体記憶装置のメモリアレイ構成を示す要部平面図である。
【図４１】図４０のＨ−Ｈ’線に沿った半導体基板の要部断面図である。
【図４２】図４０の不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図４３】図４２に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図４４】図４３に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図４５】図４４に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図４６】図４５に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図４７】図４６に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図４８】図４７に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図４９】図４８に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図５０】図４９に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図５１】図５０に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図５２】図５１に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図５３】図５２に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図５４】図５３に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図５５】図５４に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図５６】図５５に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図５７】図５６に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図５８】図５７に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図５９】図５８に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図６０】図５９に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図６１】本発明のさらに他の実施の形態である不揮発性半導体記憶装置のメモリアレイ構成を示す要部平面図である。
【図６２】図６１のＩ−Ｉ’線に沿った半導体基板の要部断面図である。
【図６３】図６１のＪ−Ｊ’線に沿った半導体基板の要部断面図である。
【図６４】図６１の不揮発性半導体記憶装置のデータ読み出し動作を説明するためのメモリ回路の要部の等価回路図である。
【図６５】図６１の不揮発性半導体記憶装置のデータ書込み動作を説明するためのメモリ回路の要部の等価回路図である。
【図６６】図６１の不揮発性半導体記憶装置のデータ消去動作を説明するためのメモリ回路の要部の等価回路図である。
【図６７】図６１の不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図６８】図６７に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図６９】図６８に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図７０】図６９に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図７１】図７０に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図７２】図７１に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図７３】図７２に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図７４】図７３に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図７５】図７４に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図７６】図７５に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。
【図７７】不揮発性半導体記憶装置の製造工程の変形例を示す半導体基板の要部断面図である。
【符号の説明】
【０１１６】
１  半導体基板
２  ｐ型ウエル
３  ｎ型拡散層
４  第１ゲート絶縁膜
５  第２ゲート絶縁膜
６  第３ゲート絶縁膜
７  浮遊ゲート（第１ゲート電極）
７Ａ  サイドウォール
７Ｐ  多結晶シリコン膜
８  制御ゲート（第２ゲート電極）
８Ａ  ｎ型多結晶シリコン膜
８Ｂ  窒化タングステン膜
８Ｃ  タングステン膜
９  補助ゲート（第３ゲート電極）
９Ａ  ｎ型多結晶シリコン膜
１０  酸化シリコン膜
１０Ａ  酸化シリコン膜
１０Ｂ  サイドウォール
１０Ｃ  サイドウォール
１１  酸化シリコン膜
１１Ａ  サイドウォール
１１Ｂ  酸化シリコン膜
１１Ｃ  サイドウォール
１２  酸化シリコン膜
１３  空間
１４  酸化シリコン膜
１６  酸化シリコン膜
１７  酸化シリコン膜
２０  酸化シリコン膜
２１  素子分離領域
２１Ａ  酸化シリコン膜
２２  窒化シリコン膜
２３  溝
２４  サイドウォール
Ｔｒ１  溝
Ｔｒ２  溝
Ｔｒ３  溝
Ｔｒ４  溝
Ｔｒ５  溝
ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４  フォトレジスト
ＷＡＥ  書込み補助電極（第１電極）
【図１】
2007201244.tif 000003
【図２】
2007201244.tif 000004
【図３】
2007201244.tif 000005
【図４】
2007201244.tif 000006
【図５】
2007201244.tif 000007
【図６】
2007201244.tif 000008
【図７】
2007201244.tif 000009
【図８】
2007201244.tif 000010
【図９】
2007201244.tif 000011
【図１０】
2007201244.tif 000012
【図１１】
2007201244.tif 000013
【図１２】
2007201244.tif 000014
【図１３】
2007201244.tif 000015
【図１４】
2007201244.tif 000016
【図１５】
2007201244.tif 000017
【図１６】
2007201244.tif 000018
【図１７】
2007201244.tif 000019
【図１８】
2007201244.tif 000020
【図１９】
2007201244.tif 000021
【図２０】
2007201244.tif 000022
【図２１】
2007201244.tif 000023
【図２２】
2007201244.tif 000024
【図２３】
2007201244.tif 000025
【図２４】
2007201244.tif 000026
【図２５】
2007201244.tif 000027
【図２６】
2007201244.tif 000028
【図２７】
2007201244.tif 000029
【図２８】
2007201244.tif 000030
【図２９】
2007201244.tif 000031
【図３０】
2007201244.tif 000032
【図３１】
2007201244.tif 000033
【図３２】
2007201244.tif 000034
【図３３】
2007201244.tif 000035
【図３４】
2007201244.tif 000036
【図３５】
2007201244.tif 000037
【図３６】
2007201244.tif 000038
【図３７】
2007201244.tif 000039
【図３８】
2007201244.tif 000040
【図３９】
2007201244.tif 000041
【図４０】
2007201244.tif 000042
【図４１】
2007201244.tif 000043
【図４２】
2007201244.tif 000044
【図４３】
2007201244.tif 000045
【図４４】
2007201244.tif 000046
【図４５】
2007201244.tif 000047
【図４６】
2007201244.tif 000048
【図４７】
2007201244.tif 000049
【図４８】
2007201244.tif 000050
【図４９】
2007201244.tif 000051
【図５０】
2007201244.tif 000052
【図５１】
2007201244.tif 000053
【図５２】
2007201244.tif 000054
【図５３】
2007201244.tif 000055
【図５４】
2007201244.tif 000056
【図５５】
2007201244.tif 000057
【図５６】
2007201244.tif 000058
【図５７】
2007201244.tif 000059
【図５８】
2007201244.tif 000060
【図５９】
2007201244.tif 000061
【図６０】
2007201244.tif 000062
【図６１】
2007201244.tif 000063
【図６２】
2007201244.tif 000064
【図６３】
2007201244.tif 000065
【図６４】
2007201244.tif 000066
【図６５】
2007201244.tif 000067
【図６６】
2007201244.tif 000068
【図６７】
2007201244.tif 000069
【図６８】
2007201244.tif 000070
【図６９】
2007201244.tif 000071
【図７０】
2007201244.tif 000072
【図７１】
2007201244.tif 000073
【図７２】
2007201244.tif 000074
【図７３】
2007201244.tif 000075
【図７４】
2007201244.tif 000076
【図７５】
2007201244.tif 000077
【図７６】
2007201244.tif 000078
【図７７】
2007201244.tif 000079