(57)【要約】【課題】良好な出力波形が得られるダイナミック型フリップフロップ回路を提供すること。【解決手段】デジタルデータ信号を，クロックに基づいて出力信号に反映させるダイナミック型フリップフロップ回路１００であって，クロックが第二レベルである期間は，次制御段にデジタルデータ信号のレベルを反転した信号を供給する第一制御段Ｔ１と，クロックが第二レベルである期間は，次制御段へ供給する信号を第一レベルに維持し，クロックが第一レベルである期間は，第一制御段から供給される信号に基づいたレベルの信号を次制御段へ供給する第二制御段Ｔ２と，第二制御段から供給される信号が第二レベルである期間は，第一レベルの出力信号を維持する第三制御段Ｔ３と，クロックの位相を調整して第二クロックを生成し，第二クロックを第三制御段に供給する位相調整回路１１０と，を含むことを特徴とする，ダイナミック型フリップフロップ回路。【選択図】    図１
2007235739.tif 000002
【特許請求の範囲】
【請求項１】
デジタルデータ信号を，クロックに基づいて出力信号に反映させるダイナミック型フリップフロップ回路であって，
前記クロックが第二レベルである期間は，次制御段に前記デジタルデータ信号のレベルを反転した信号を供給する第一制御段と，
前記クロックが第二レベルである期間は，次制御段へ供給する信号を第一レベルに維持し，前記クロックが第一レベルである期間は，前記第一制御段から供給される信号に基づいたレベルの信号を次制御段へ供給する第二制御段と，
前記第二制御段から供給される信号が第二レベルである期間は，第一レベルの前記出力信号を維持する第三制御段と，
前記クロックの位相を調整して第二クロックを生成し，前記第二クロックを前記第三制御段に供給する位相調整回路と，
を含むことを特徴とする，ダイナミック型フリップフロップ回路。
【請求項２】
前記位相調整回路は，１または直列に連結した２以上のインバータ回路から構成されることを特徴とする，請求項１に記載のダイナミック型フリップフロップ回路。
【請求項３】
前記位相調整回路は，前記直列に連結した２以上のインバータ回路のいずれかの出力を，前記第二クロックとすることを特徴とする，請求項２に記載のダイナミック型フリップフロップ回路。
【請求項４】
前記位相調整回路は，抵抗素子と，回路の寄生キャパシタから構成されることを特徴とする，請求項１に記載のダイナミック型フリップフロップ回路。
【請求項５】
前記第一制御段，前記第二制御段および前記第三制御段のそれぞれは，電界効果型トランジスタを含むことを特徴とする，請求項１に記載のダイナミック型フリップフロップ回路。
【請求項６】
デジタルデータ信号を，クロックに基づいて出力信号に反映させるダイナミック型フリップフロップ回路であって，
ゲートに前記デジタルデータ信号が入力され，ドレインが第一電源と接続されたＰ型第１トランジスタと，
ゲートに前記クロックが入力され，ドレインが前記Ｐ型第１トランジスタのソースと接続されたＰ型第２トランジスタと，
ゲートに前記デジタルデータ信号が入力され，ソースが前記Ｐ型第２トランジスタのソースと接続され，ドレインが第二電源と接続されたＮ型第１トランジスタと，
ゲートに前記クロックが入力され，ドレインが前記第一電源と接続されたＰ型第３トランジスタと，
ゲートが前記Ｐ型第２トランジスタのソースと接続され，ソースが前記Ｐ型第３トランジスタのソースと接続されたＮ型第２トランジスタと，
ゲートに前記クロックが入力され，ソースが前記Ｎ型第２トランジスタのドレインと接続され，ドレインが前記第二電源と接続されたＮ型第３トランジスタと，
ゲートが前記Ｐ型第３トランジスタのソースと接続され，ドレインが前記第一電源と接続され，ソースが前記出力信号を出力するＰ型第４トランジスタと，
ゲートに前記クロックが入力され，ソースが前記Ｐ型第４トランジスタのソースと接続されたＮ型第４トランジスタと，
ゲートが前記Ｐ型第３トランジスタのソースと接続され，ソースが前記Ｎ型第４トランジスタのドレインと接続され，ドレインが前記第二電源と接続されるＮ型第５トランジスタと，
前記クロックを入力され，前記クロックの位相を調整した第二クロックを前記Ｎ型第４トランジスタのゲートに供給する位相調整回路と，
を含むことを特徴とする，ダイナミック型フリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，回路内の寄生容量にチャージ，ディスチャージされる電荷に基づいて動作するダイナミック型フリップフロップ回路に関する。
【背景技術】
【０００２】
フリップフロップ（Ｆ／Ｆ）は，一般に，ＨとＬの２つの安定状態を有し，コンピュータの主記憶装置，キャッシュメモリ，レジスタなどの基本回路として用いられる。フリップフロップは，回路の構成と機能により，ＲＳ型，ＪＫ型，Ｔ型，Ｄ型などの種類に分類され，これらは目的に応じて使い分けられている。例えば，Ｄ型フリップフロップ（以下，フリップフロップ回路。）は，外部から入力されたクロックがＨからＬに，またはＬからＨに遷移したときに，入力されるデジタルデータ信号をラッチし，出力を維持する。
【０００３】
このようなフリップフロップ回路は，従来，ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）・Ｆ／ＦやＳＣＬ（Ｓｏｕｒｃｅ  Ｃｏｕｐｌｅｄ  Ｌｏｇｉｃ）などの静的な回路により構成されていた。これに対し，近年では，回路内の寄生容量にチャージ，ディスチャージされる電荷に基づいて動作するように構成された，ダイナミック型のフリップフロップ回路が提案されている（非特許文献１参照。）。ダイナミック型フリップフロップ回路は，上記静的な回路により構成されたフリップフロップ回路と比較して，消費電力が少なく，かつ高速動作が可能であるという利点を有する。
【０００４】
【非特許文献１】ＩＥＥＥ  ＪＯＵＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ２４，ＮＯ，１，ＦＥＢＲＵＡＲＹ  １９８９「Ｈｉｇｈ−ｓｐｅｅｄ  ＣＭＯＳ  Ｃｉｒｃｕｉｔ  Ｔｅｃｈｎｉｑｕｅ」
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし，上記ダイナミック型フリップフロップ回路の利用に際して，所望する動作が得られない場合がある。例えば，上記ダイナミック型フリップフロップ回路を用いて分周器を構成した場合，出力として５０％の安定したデューティ比が得られない。また，上記ダイナミック型フリップフロップ回路をジョンソンカウンタの構成に用いた場合には，ジョンソンカウンタの出力に大きなグリッチが生じてしまうという問題があった。
【０００６】
そこで，本発明は，上記問題に鑑みてなされたものであり，本発明の目的とするところは，分周器やジョンソンカウンタなどに用いた場合においても，良好な出力波形を得ることが可能な，新規かつ改良されたダイナミック型フリップフロップ回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために，本発明のある観点によれば，デジタルデータ信号を，クロックに基づいて出力信号に反映させるダイナミック型フリップフロップ回路であって，クロックが第二レベルである期間は，次制御段にデジタルデータ信号のレベルを反転した信号を供給する第一制御段と，クロックが第二レベルである期間は，次制御段へ供給する信号を第一レベルに維持し，クロックが第一レベルである期間は，第一制御段から供給される信号に基づいたレベルの信号を次制御段へ供給する第二制御段と，第二制御段から供給される信号が第二レベルである期間は，第一レベルの出力信号を維持する第三制御段と，クロックの位相を調整して第二クロックを生成し，第二クロックを第三制御段に供給する位相調整回路と，を含むことを特徴とする，ダイナミック型フリップフロップ回路が提供される。
【０００８】
かかる構成によれば，第三制御段は，位相調整回路から供給される第二クロックに基づいて動作し，第二クロックのレベルが第二レベルから第一レベル，または第一レベルから第二レベルに遷移すると，出力信号のレベルを遷移させる。したがって，第二クロックの位相を遅らせれば，出力信号のレベル遷移のタイミングを遅らすことができる。また，同様に，第二クロックの位相を進めれば，出力信号のレベル遷移のタイミングを早めることができる。
【０００９】
位相調整回路は，１または直列に連結した２以上のインバータ回路から構成されるとしてもよい。かかる構成によれば，各インバータ回路のそれぞれは，入力を所定時間遅延して出力する。したがって，位相調整回路は，直列に連結するインバータ回路の段数を選択することで，入力に所望する遅延時間を与えることができる。
【００１０】
位相調整回路は，直列に連結した２以上のインバータ回路のいずれかの出力を，第二クロックとするとしてもよい。かかる構成によれば，各インバータ回路の出力は異なる位相を有するため，２以上のインバータ回路のいずれかの出力を第二クロックとして抽出することにより，位相調整量を適宜変更することができる。
【００１１】
位相調整回路は，抵抗素子と，回路の寄生キャパシタから構成されるとしてもよい。かかる構成によれば，抵抗素子と回路の寄生キャパシタが協働し，ＲＣ積分による遅延回路として機能するため，位相調整回路に入力されたクロックを抵抗素子の抵抗値と回路の寄生容量に応じて遅延させることができる。
【００１２】
第一制御段，第二制御段および第三制御段のそれぞれは，電界効果型トランジスタを含むとしてもよい。かかる構成によれば，電界効果型トランジスタは，回路の寄生キャパシタの一部を構成する。また，電界効果型トランジスタのゲートから，ソースまたはドレインに電流がほぼ流れないため，消費電力が少ないダイナミック型フリップフロップ回路を提供することができる。
【００１３】
また，本発明の別の観点によれば，デジタルデータ信号を，クロックに基づいて出力信号に反映させるダイナミック型フリップフロップ回路であって，ゲートにデジタルデータ信号が入力され，ドレインが第一電源と接続されたＰ型第１トランジスタと，ゲートにクロックが入力され，ドレインがＰ型第１トランジスタのソースと接続されたＰ型第２トランジスタと，ゲートにデジタルデータ信号が入力され，ソースがＰ型第２トランジスタのソースと接続され，ドレインが第二電源と接続されたＮ型第１トランジスタと，ゲートにクロックが入力され，ドレインが第一電源と接続されたＰ型第３トランジスタと，ゲートがＰ型第２トランジスタのソースと接続され，ソースがＰ型第３トランジスタのソースと接続されたＮ型第２トランジスタと，ゲートにクロックが入力され，ソースがＮ型第２トランジスタのドレインと接続され，ドレインが第二電源と接続されたＮ型第３トランジスタと，ゲートがＰ型第３トランジスタのソースと接続され，ドレインが第一電源と接続され，ソースが出力信号を出力するＰ型第４トランジスタと，ゲートにクロックが入力され，ソースがＰ型第４トランジスタのソースと接続されたＮ型第４トランジスタと，ゲートがＰ型第３トランジスタのソースと接続され，ソースがＮ型第４トランジスタのドレインと接続され，ドレインが第二電源と接続されるＮ型第５トランジスタと，クロックを入力され，クロックの位相を調整した第二クロックをＮ型第４トランジスタのゲートに供給する位相調整回路と，を含むことを特徴とする，ダイナミック型フリップフロップ回路が提供される。
【００１４】
かかる構成によれば，第三制御段は，位相調整回路から供給される第二クロックに基づいて動作し，第二クロックのレベルが第二レベルから第一レベル，または第一レベルから第二レベルに遷移すると，出力信号のレベルを遷移させる。したがって，第二クロックの位相を遅らせれば，出力信号のレベル遷移のタイミングを遅らすことができる。また，同様に，第二クロックの位相を進めれば，出力信号のレベル遷移のタイミングを早めることができる。
【発明の効果】
【００１５】
以上説明したように，本発明にかかるダイナミック型フリップフロップ回路によれば，分周器やジョンソンカウンタなどに用いた場合においても，良好な出力波形を得ることができる。
【発明を実施するための最良の形態】
【００１６】
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００１７】
また，以下使用する第二レベルおよび第一レベルの語句は，必ずしも第一レベルの方が第二レベルより高いレベルである必要はなく，第二レベルの方が高いレベルであってもよい。また，第二レベルおよび第一レベルの具体的な電圧値は，各々の回路において任意に定義され，さらに，クロックやデジタルデータ信号などの信号ごとに，第二レベルおよび第一レベルの指す電圧値が異なるよう構成してもよい。
【００１８】
まず，参考にダイナミック型フリップフロップ回路の一例を図１３および図１４に示し，その構成および動作について説明する。
【００１９】
図１３は，ダイナミック型フリップフロップ回路４００の回路構成を示した説明図である。ダイナミック型フリップフロップ回路４００は，第一制御段Ｔ１，第二制御段Ｔ２および第三制御段Ｔ３を含み，クロック（ＣＬＫ），デジタルデータ信号（Ｄ），第一電源（Ｖｄｄ），第二電源（Ｖｓｓ）の供給を受けて動作する。なお，図面においてＰ型トランジスタはＰを用いて，Ｎ型トランジスタにはＮを用いて示しており，それぞれ各トランジスタを識別するために添え字を付している。
【００２０】
第一制御段Ｔ１は，トランジスタＰ１，トランジスタＰ２およびトランジスタＮ１を含む。トランジスタＰ１の，ドレインは第一レベルの第一電源Ｖｄｄと接続され，ゲートはデジタルデータ信号Ｄの供給源であるデータ入力端子と接続され，ソースはトランジスタＰ２のドレインと接続される。トランジスタＰ２の，ドレインはトランジスタＰ１のソースと接続され，ゲートはクロックＣＬＫの供給源であるクロック入力端子と接続され，ソースは第二制御段Ｔ２と接続される。トランジスタＮ１の，ソースはトランジスタＰ２のソースと接続され，ゲートはデータ入力端子と接続され，ドレインは第二レベルの第二電源Ｖｓｓと接続される。
【００２１】
第二制御段Ｔ２は，トランジスタＰ３，トランジスタＮ２およびトランジスタＮ３を含む。トランジスタＰ３の，ドレインは第一電源Ｖｄｄと接続され，ゲートはクロック入力端子と接続され，ソースは第三制御段Ｔ３と接続される。トランジスタＮ２の，ソースはトランジスタＰ３のソースと接続され，ゲートはトランジスタＰ２のソースと接続され，ドレインはトランジスタＮ３のソースと接続される。トランジスタＮ３の，ソースはトランジスタＮ２のドレインと接続され，ゲートはクロック入力端子と接続され，ドレインは第二電源Ｖｓｓと接続される。
【００２２】
第三制御段Ｔ３は，トランジスタＰ４，トランジスタＮ４およびトランジスタＮ５を含む。トランジスタＰ４の，ドレインは第一電源Ｖｄｄと接続され，ゲートはトランジスタＰ３のソースと接続され，ソースは出力端子と接続される。トランジスタＮ４の，ソースはトランジスタＰ４のソースと接続され，ゲートはクロック入力端子と接続され，ドレインはトランジスタＮ５のソースと接続される。トランジスタＮ５の，ソースはトランジスタＮ４のドレインと接続され，ゲートはトランジスタＰ３のソースと接続され，ドレインは第二電源Ｖｓｓと接続される。
【００２３】
次に，ダイナミック型フリップフロップ回路４００の動作を説明する。第一制御段Ｔ１に入力されるクロックＣＬＫが第二レベルである期間は，トランジスタＰ２が導通するため，第一制御段Ｔ１は第一レベルか第二レベルの２値をとりえるデジタルデータ信号Ｄの反転信号を第二制御段Ｔ２に出力する。第一制御段Ｔ１に入力されるクロックＣＬＫが第一レベルである期間は，トランジスタＰ２が非導通となり，さらに入力されるデジタルデータ信号Ｄが第二レベルであればトランジスタＮ１も非導通であるため，回路の寄生容量により第二制御段Ｔ２への出力は以前の状態が維持される。入力されるデジタルデータ信号Ｄが第一レベルである期間は，トランジスタＮ１が導通し，第二制御段Ｔ２へ第二レベルの信号を出力する。
【００２４】
第二制御段Ｔ２に入力されるクロックＣＬＫが第二レベルである期間は，トランジスタＰ３が導通するため，第二制御段Ｔ２は第三制御段Ｔ３へ第一レベルの信号を出力する。第二制御段Ｔ２に入力されるクロックＣＬＫが第一レベルである期間は，トランジスタＰ３が非導通，トランジスタＮ３が導通となり，さらに第一制御段Ｔ１からの入力が第一レベルであれば，トランジスタＮ２が導通するため第三制御段Ｔ３へ第二レベルの信号を出力する。第一制御段Ｔ１からの入力が第二レベルであれば，トランジスタＮ２とトランジスタＰ３が非導通であるため，回路の寄生容量により第三制御段Ｔ３への出力は以前の状態が維持される。
【００２５】
第三制御段Ｔ３に，第二制御段Ｔ２から入力される信号が第二レベルである期間は，トランジスタＰ４が導通するため，第三制御段Ｔ３は出力端子へ第一レベルの信号を出力する。第二制御段Ｔ２から入力される信号が第一レベルである期間は，トランジスタＰ４が非導通，トランジスタＮ５が導通となり，さらに入力されるクロックＣＬＫが第一レベルであれば，トランジスタＮ４が導通するため出力端子へ第二レベルの信号を出力する。入力されるクロックＣＬＫが第二レベルであれば，トランジスタＮ４とトランジスタＰ４が非導通であるため，回路の寄生容量により，出力端子への出力は以前の状態が維持される。
【００２６】
このようなダイナミック型フリップフロップ回路４００は，入力されたデータ信号を，クロックＣＬＫの立上がり時にラッチした値の反転信号を出力信号として出力する。図面では，該出力信号を，非反転信号を意味するＱにオーバーライン（反転記号）を付して示しているが，本明細書では反転信号/Ｑと示す。
【００２７】
次に，ダイナミック型フリップフロップ回路４００の問題点を説明する。
【００２８】
図１４は，ダイナミック型フリップフロップ回路４００の各部波形を示したタイミングチャートである。ノードＳ１は，第一制御段Ｔ１から第二制御段Ｔ２への出力を，ノードＳ２は，第二制御段Ｔ２から第三制御段Ｔ３への出力を示している。各部の信号波形は，上述の理論から予想される信号波形と合致することが期待されるが，現実には，信号がレベルを遷移する際に遅延時間を生じる点で相違する。遅延時間が生じる理由の１つは，回路内の任意の位置の信号レベルが遷移するには，回路の寄生容量（寄生キャパシタの容量）に電荷を充電または放電する必要があることである。
【００２９】
ここで，Ｐ型トランジスタは，キャリアが正孔であり，電子より有効質量が大きく電子より移動度が低いため動作速度が遅い。また，第一制御段Ｔ１および第二制御段Ｔ２における上記遅延時間による影響は，第三制御段Ｔ３に伝播する。さらに，第三制御段Ｔ３のＰ型トランジスタＰ４は，出力端子と接続される外部装置の容量に電荷をチャージする必要がある。したがって，第三制御段Ｔ３のＰ型トランジスタＰ４が導通することにより立上がる反転信号/Ｑにおいては，遅延時間が特に顕著に現れる。反転信号/Ｑが立上がる際の遅延時間をｘで示し，立下がる際の遅延時間をｙで示しており，遅延時間ｘは，遅延時間ｙより長いことが確認できる。
【００３０】
このようなダイナミック型フリップフロップ回路４００の反転信号/Ｑの立上がりにおける遅延時間は，当該ダイナミック型フリップフロップ回路４００を用いる際に，所望する動作が得られないといった弊害を生じかねない。詳細については後述するが，例えば，ダイナミック型フリップフロップ回路４００を分周器に用いた場合，出力として５０％の安定したデューティ比が得られない。また，ジョンソンカウンタに用いた場合，大きなグリッチが生じ，所望する出力波形が得られないという問題があった。
【００３１】
本発明の実施の一形態によれば，上記のような分周器やジョンソンカウンタなどに用いた場合に，良好な出力波形を得ることができるダイナミック型フリップフロップ回路１００が提供される。以下，図１〜図４を用いて本実施形態によるダイナミック型フリップフロップ回路１００について説明する。
【００３２】
図１は，本実施形態によるダイナミック型フリップフロップ回路１００の構成を示した説明図である。本実施形態によるダイナミック型フリップフロップ回路１００は，第一制御段Ｔ１，第二制御段Ｔ２，第三制御段Ｔ３および位相調整回路１１０を含み，クロック（ＣＬＫ），デジタルデータ信号（Ｄ），第一電源（Ｖｄｄ），第二電源（Ｖｓｓ）の供給を受けて動作する。
【００３３】
第一制御段Ｔ１および第二制御段Ｔ２の構成および動作は，ダイナミック型フリップフロップ回路４００の第一制御段Ｔ１および第二制御段Ｔ２と実質的に同一であるので，説明を省略する。
【００３４】
第三制御段Ｔ３は，トランジスタＰ４，トランジスタＮ４およびトランジスタＮ５を含む。トランジスタＰ４の，ドレインは第一電源Ｖｄｄと接続され，ゲートはトランジスタＰ３のソースと接続され，ソースは出力端子と接続される。トランジスタＮ４の，ソースはトランジスタＰ４のソースと接続され，ゲートは位相調整回路１１０と接続され，ドレインはトランジスタＮ５のソースと接続される。トランジスタＮ５の，ソースはトランジスタＮ４のドレインと接続され，ゲートはトランジスタＰ３のソースと接続され，ドレインは第二電源Ｖｓｓと接続される。
【００３５】
位相調整回路１１０は，クロック入力端子とトランジスタＮ４のゲートの間に接続され，クロックＣＬＫの位相を調整する。位相調整回路１１０は，抵抗素子や１または２以上のインバータを用いて構成できるので，以下にその一例を示す。
【００３６】
図２は，位相調整回路１１０の構成例を示した説明図である。位相調整回路１１０は，インバータＲ１とインバータＲ２を含む。インバータＲ１は，トランジスタＰ５と，トランジスタＮ６とを含む。インバータＲ２は，トランジスタＰ６と，トランジスタＮ７とを含む。
【００３７】
トランジスタＰ５の，ドレインは第一レベルの第一電源Ｖｄｄと接続され，ゲートはクロック入力端子と接続され，ソースはインバータＲ２と接続される。トランジスタＮ６の，ソースはトランジスタＰ５のソースと接続され，ゲートはクロック入力端子と接続され，ドレインは第二レベルの第二電源Ｖｓｓと接続される。
【００３８】
トランジスタＰ６の，ドレインは第一電源Ｖｄｄと接続され，ゲートはトランジスタＰ５のソースと接続され，ソースはトランジスタＮ４のゲートと接続される。トランジスタＮ７の，ソースはトランジスタＰ６のソースと接続され，ゲートはトランジスタＰ５のソースと接続され，ドレインは第二電源Ｖｓｓと接続される。なお，位相調整回路１１０は，第一電源Ｖｄｄおよび第二電源Ｖｓｓと異なる電源を供給されるとしてもよい。
【００３９】
次に，位相調整回路１１０およびダイナミック型フリップフロップ回路１００の動作を説明する。位相調整回路１１０にクロックＣＬＫが入力されると，インバータＲ１は，クロックＣＬＫの信号を反転して出力する。続いて，インバータＲ２は，インバータＲ１から入力された信号をさらに反転して第二クロックＣＬＫ２を出力する。したがって，第二クロックＣＬＫ２は，入力されたクロックＣＬＫとほぼ同一のレベルを有する。しかし，クロックＣＬＫは，インバータＲ１およびインバータＲ２を経て第二クロックＣＬＫ２として出力されるため，クロックＣＬＫと位相がずれることとなる。このように構成された位相調整回路１１０では，クロックＣＬＫの立上がりおよび立下りを数十ｐｓ〜数ｎｓ程度遅延することができる。
【００４０】
第三制御段Ｔ３は，第二制御段Ｔ２から入力される信号が第二レベルである期間は，トランジスタＰ４が導通するため，出力端子へ第一レベルの信号を出力する。第二制御段Ｔ２から入力される信号が第一レベルである期間は，トランジスタＰ４が非導通，トランジスタＮ５が導通となり，さらに入力される第二クロックＣＬＫ２が第一レベルであれば，トランジスタＮ４が導通するため出力端子へ第二レベルの信号を出力する。したがって，クロックＣＬＫの位相と第二クロックＣＬＫ２の位相の差分を調整することで，出力端子への出力の立下り時点を調整することができる。
【００４１】
図３は，本実施形態によるダイナミック型フリップフロップ回路１００の各部波形のタイミングチャートである。以下，位相調整回路１１０を設けたことによる効果を説明する。なお，ノードＳ１およびノードＳ２の波形特性は，ダイナミック型フリップフロップ回路４００のノードＳ１およびノードＳ２の波形特性と実質的に同一であるので説明を省略する。
【００４２】
第二クロックＣＬＫ２は，位相調整回路１１０により，クロックＣＬＫの位相を位相差τで示した時間分だけ調整（遅延）された位相を有する。反転信号/Ｑは，第二クロックＣＬＫ２の立上がりに応じて第一レベルから第二レベルに遷移するため，上記位相差τ分立下りが遅延されることとなる。
【００４３】
すなわち，反転信号/Ｑが立上がる際の遅延時間に応じて，反転信号/Ｑの立下がる時期を位相調整回路１１０により調整することで，所望するデューティ比を有する出力波形を得ることができる。
【００４４】
なお，位相調整回路１１０の構成は図２に示したものに限定されることはなく，例えばインバータの数を増やすことで位相調整量を増加させることができる。また，位相調整回路１１０を構成するトランジスタのチャネル幅やチャネル長さを調整し，電流駆動力を調整することでも多様な位相調整は実現される。さらに，直列に多数のインバータ連結し，どのインバータから出力を抽出するかスイッチングにより選択できる構成とし，位相調整量を簡易に変更できるよう構成してもよい。
【００４５】
図４は，位相調整回路１２０の他の実施形態を示した説明図である。位相調整回路１２０は，ｎ段のインバータ回路Ｒ１〜Ｒｎと，スイッチング部１２２とを含む。インバータ回路Ｒ１〜Ｒｎのそれぞれは，Ｐ型トランジスタとＮ型トランジスタとを含むが，上記で説明した位相調整回路１１０を構成するインバータ回路と実質的に同一であるので説明を省略する。なお，ｎは１以上の正の整数である。
【００４６】
スイッチング部１２２は，各インバータ回路Ｒ１〜ＲｎのノードＳ３〜Ｓ（ｎ＋２）と，ダイナミック型フリップフロップ回路１００のトランジスタＮ４のゲートとの間に接続される。位相調整回路１２０は，上記各ノードＳ３〜Ｓ（ｎ＋２）のいずれかをトランジスタＮ４のゲートと電気的に接続する。トランジスタＮ４のゲートと接続されるノードは，例えば，スイッチング部１２２が，スイッチング部１２２に外部から供給される制御信号に基づいて選択されるとしてもよい。このとき，スイッチング部１２２により，トランジスタＮ４のゲートと接続されたノードから抽出された信号が，第二クロックＣＬＫ２として機能することとなる。
【００４７】
かかる構成によれば，クロックＣＬＫと第二クロックＣＬＫの位相差を，ダイナミック型フリップフロップ回路１００を用いるハードウェア資源や，使用者の目的に応じて，簡易に適宜変更することができる。
【００４８】
次に，本実施形態によるダイナミック型フリップフロップ回路１００を用いて構成した分周器２００の構成および出力波形について，図５〜図７を用いて説明する。
【００４９】
図５は，本実施形態によるダイナミック型フリップフロップ回路１００を用いて構成した分周器２００の説明図である。
【００５０】
分周器２００は，一般に発振回路の出力から，所望する周波数のクロックを生成する装置である。分周器２００を構成するダイナミック型フリップフロップ回路１００は，クロック入力端子からクロックの供給を受け，反転信号/Ｑを出力端子に出力し，また反転信号/Ｑをデジタルデータ入力端子にフィードバックする。
【００５１】
図６は，このような分周器２００による出力波形のタイミングチャートである。第二クロックＣＬＫ２は，位相調整回路１１０により，クロックＣＬＫの位相を位相差τ分調整されたクロックを示している。
【００５２】
図６に示した/Ｑｏは，参考に示したダイナミック型フリップフロップ回路４００を用いて分周器を構成した場合の出力信号およびデジタルデータ入力端子へのフィードバック信号の波形を示している。分周器から出力される分周クロックは，立上がり時の遅延により，第一レベルである期間（ＴＨ）が第二レベルである期間（ＴＬ）より短く，デューティ比が５０％に未満となっている。
【００５３】
図６に示した/Ｑｎは，本実施形態によるダイナミック型フリップフロップ回路１００を適用した分周器２００の出力信号およびデジタルデータ入力端子へのフィードバック信号の波形を示している。
【００５４】
分周器２００から出力される/Ｑｎは，上記/Ｑｏと同様に立上がり時に遅延が生じる。しかし，/Ｑｎの立下り時点は，第二クロックＣＬＫ２の立上がり時点まで，すなわち位相差τ分だけ遅れる。したがって，/Ｑｎは，第一レベルである期間（ＴＨ）と第二レベルである期間（ＴＬ）とが調整され，上記/Ｑｏより高いデューティ比，例えば５０％のデューティ比を得ることができる。
【００５５】
また，位相調整回路１１０により調整される位相差τの量を可変とすることにより，使用者の目的や用途に応じて，第一レベルである期間（ＴＨ），および第二レベルである期間（ＴＬ）を適宜増加させることも，減少させることもできる。
【００５６】
図７は，本実施形態によるダイナミック型フリップフロップ回路１００を用いて構成した分周器のデューティ比を可変とする様子を示した模式図である。図７の実線は，従来のダイナミック型フリップフロップ回路を用いた分周器の出力波形を示している。該出力波形を，本実施形態によるダイナミック型フリップフロップ回路１００を適用し，位相調整回路１１０による位相調整量を可変とすることで，一例として複数の点線に示したように，反転信号/Ｑが第一レベルである期間（ＴＨ）を任意に増減させることができる。
【００５７】
より詳細に説明すると，反転信号/Ｑが第一レベルである期間（ＴＨ）を増加させるには，上述したように第二クロックＣＬＫの位相をクロックＣＬＫから若干量，例えば，クロックＣＬＫの周期の３〜８％程度遅らせることで実現することができる。また，反転信号/Ｑが第一レベルである期間を減少させるには，第二クロックＣＬＫの位相をクロックＣＬＫから若干量，例えば，クロックＣＬＫの周期の３〜８％程度進ませることで実現することができる。なお，クロックＣＬＫの周期の９２〜９７％遅らせることで，クロックＣＬＫの周期の３〜８％程度進ませるのと同等の効果を得るとしてもよい。
【００５８】
次に，本実施形態によるダイナミック型フリップフロップ回路１００を用いて構成したジョンソンカウンタ３００の構成および出力波形について，図８〜図１１を用いて説明する。
【００５９】
図８は，本実施形態によるダイナミック型フリップフロップ回路１００を用いて構成したジョンソンカウンタ３００の構成を示した説明図である。ジョンソンカウンタ３００は，８進ジョンソンカウンタの一例を示したものであり，各々がクロックＣＬＫの入力を受ける４つのダイナミック型フリップフロップ回路Ｆ０〜Ｆ３（以下，フリップフロップＦ０〜Ｆ３。）から構成される。
【００６０】
まず，ジョンソンカウンタ３００の動作を簡単に説明する。フリップフロップＦ０〜Ｆ２は，入力されたデジタルデータ信号の非反転信号Ｑ０〜２を，次段のフリップフロップＦ１〜フリップフロップＦ３にそれぞれ出力する。フリップフロップＦ３は，入力されたデジタルデータ信号の反転信号/Ｑ３を，フリップフロップＦ０に出力する。
【００６１】
図９は，このようなジョンソンカウンタ３００を構成する各フリップフロップから得られる出力波形のタイミングチャートである。上記構成を有するジョンソンカウンタ３００によると，図９に示したように，フリップフロップＦ０〜Ｆ３から，それぞれ位相が異なり，クロックＣＬＫの４倍の周期を有する非反転信号Ｑ０〜３を得られることが期待される。
【００６２】
しかし，従来のダイナミック型フリップフロップ回路を用いてジョンソンカウンタを構成した場合，非反転信号Ｑ０〜３は大きなグリッチを生じてしまう。したがって，ジョンソンカウンタから反転信号/Ｑ０〜３を抽出した場合にも，同様に大きなグリッチを生じることとなる。
【００６３】
図１０は，参考として示したダイナミック型フリップフロップ回路４００から構成されたジョンソンカウンタの出力波形を示したタイミングチャートである。なお，図示の例では，フリップフロップＦ０〜Ｆ３のうち，任意のフリップフロップから反転信号/Ｑを抽出した様子を示している。
【００６４】
ジョンソンカウンタから，図示のような所望の波形を有する出力を抽出しようとしても，実際の波形は，反転信号/Ｑに示したように，クロックＣＬＫの立上がりの際にレベルの変動（グリッチ）を生じる。以下に，該グリッチが生じる理由について簡単に説明する。
【００６５】
例えば，フリップフロップＦ１にフリップフロップＦ０から入力される非反転信号Ｑ０が，第二レベルであったとする。すると，フリップフロップＦ１を構成するダイナミック型フリップフロップ回路４００のノードＳ２は，第二制御段Ｔ２に入力されるクロックＣＬＫが第二レベルである期間は第一レベルを維持しようとするが，フリップフロップＴ３に入力されるクロックＣＬＫ（第二制御段Ｔ２に入力されるクロックＣＬＫと同一の位相である。）が第一レベルに遷移すると，ノードＳ２はデジタルデータ信号のレベルに追従し，第二レベルに遷移しようとする。
【００６６】
しかし，実際には，ノードＳ２は直ちに第二レベルに遷移できないため，過渡的にクロックＣＬＫとノードＳ２とが共に第一レベルとなる。したがって，上記クロックＣＬＫとノードＳ２とが共に第一レベルとなったときに，反転信号/Ｑは第一レベルから第二レベルに遷移しようとするため，図示のようなグリッチを生じることとなる。
【００６７】
これに対し，本実施形態によるダイナミック型フリップフロップ回路１００を用いて構成したジョンソンカウンタ３００の出力波形では，上記グリッチを大きく減殺した波形を得ることができる。
【００６８】
図１１は，本実施形態によるダイナミック型フリップフロップ回路１００を用いて構成したジョンソンカウンタ３００の出力波形のタイミングチャートである。
【００６９】
上記の例と同様に，フリップフロップＦ１にフリップフロップＦ０から入力される非反転信号Ｑ０が，第二レベルであったとする。すると，フリップフロップＦ１を構成するダイナミック型フリップフロップ回路１００のノードＳ２は，第二制御段Ｔ２に入力されるクロックＣＬＫが第二レベルである期間は第一レベルを維持しようとし，第三制御段Ｔ３に入力される第二クロックＣＬＫ２（第二制御段Ｔ２に入力されるクロックＣＬＫと異なる位相である。）が第一レベルに遷移すると，ノードＳ２はデジタルデータ信号のレベルに追従し，第二レベルに遷移しようとする。
【００７０】
ここで，本実施形態による位相調整回路１１０により第二クロックＣＬＫ２の位相を適宜調整すれば，第二クロックＣＬＫとノードＳ２とが共に第一レベルとなることを回避することができる。したがって，ジョンソンカウンタ３００の反転信号/Ｑが第二クロックＣＬＫの立上がりの際に生じるグリッチを大幅に削減することができる。
【００７１】
図１２は，ジョンソンカウンタの出力のシミュレーション波形図である。図１２（ａ）は，本実施形態によるダイナミック型フリップフロップ回路１００を用いて構成したジョンソンカウンタ３００から抽出された反転信号/Ｑのシミュレーション波形図である。図１２（ｂ）は，参考として示したダイナミック型フリップフロップ回路４００を用いて構成したジョンソンカウンタから抽出された反転信号/Ｑのシミュレーション波形図である。
【００７２】
図１２（ａ）と図１２（ｂ）とを比較すると，本実施形態によるダイナミック型フリップフロップ回路１００を用いて構成したジョンソンカウンタ３００から抽出された反転信号/Ｑのシミュレーション波形は，参考として示したダイナミック型フリップフロップ回路４００を用いて構成したジョンソンカウンタから抽出された反転信号/Ｑのシミュレーション波形と比べて，グリッチが大きく削減されていることを理解できる。
【００７３】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００７４】
例えば，位相調整回路１１０を設けたダイナミック型フリップフロップ回路は，図１に示したようなダイナミック型フリップフロップ回路１００のような構成に限られず，多様な構成により実現することができる。その一例を以下の図１５に示す。
【００７５】
図１５は，他の本実施形態によるダイナミック型フリップフロップ回路５００の構成を示した説明図である。本実施形態によるダイナミック型フリップフロップ回路５００は，第一制御段Ｔ１，第二制御段Ｔ２，第三制御段Ｔ３および位相調整回路１１０を含み，クロック（ＣＬＫ），デジタルデータ信号（Ｄ），第一電源（Ｖｄｄ），第二電源（Ｖｓｓ）の供給を受けて動作する。
【００７６】
ダイナミック型フリップフロップ回路５００は，ダイナミック型フリップフロップ回路１００と実質的に同一である構成が多いので，差異点を抽出して説明する。
【００７７】
第一制御段Ｔ１のトランジスタＰ１のゲートにはクロックＣＬＫが入力される。トランジスタＰ２のゲートにはデジタルデータ信号が入力される。第二制御段Ｔ２の構成はダイナミック型フリップフロップ回路１００と実質的に同一である。第三制御段Ｔ３の，トランジスタＮ４のゲートはトランジスタＰ３のソースと接続される。トランジスタＮ５のゲートには第二クロックＣＬＫ２が入力される。
【００７８】
上記のようにダイナミック型フリップフロップ回路５００は，ダイナミック型フリップフロップ回路１００と構成の異なる点はあるが，ダイナミック型フリップフロップ回路１００と同様の動作をすることができる。すなわち，位相調整回路１１０のより生成される第二クロックＣＬＫ２に基づき，ダイナミック型フリップフロップ回路５００から出力される信号の立下がる時期を調整し，例えば分周器を構成した際に所望のデューティ比を得ることができる。
【図面の簡単な説明】
【００７９】
【図１】本実施形態によるダイナミック型フリップフロップ回路の構成を示した説明図である。
【図２】位相調整回路の構成例を示した説明図である。
【図３】本実施形態によるダイナミック型フリップフロップ回路の各部波形のタイミングチャートである。
【図４】位相調整回路の他の実施形態を示した説明図である。
【図５】本実施形態によるダイナミック型フリップフロップ回路を用いて構成した分周器の説明図である。
【図６】分周器による出力波形のタイミングチャートである。
【図７】分周器のデューティ比を可変とする様子を示した模式図である。
【図８】本実施形態によるダイナミック型フリップフロップ回路を用いて構成したジョンソンカウンタの構成を示した説明図である。
【図９】ジョンソンカウンタを構成する各フリップフロップから得られる出力波形のタイミングチャートである。
【図１０】ダイナミック型フリップフロップ回路から構成されたジョンソンカウンタの出力波形を示したタイミングチャートである。
【図１１】本実施形態によるダイナミック型フリップフロップ回路１００を用いて構成したジョンソンカウンタの出力波形のタイミングチャートである。
【図１２】ジョンソンカウンタの出力のシミュレーション波形図である。
【図１３】ダイナミック型フリップフロップ回路の回路構成を示した説明図である。
【図１４】ダイナミック型フリップフロップ回路の各部波形を示したタイミングチャートである。
【図１５】他の本実施形態によるダイナミック型フリップフロップ回路の構成を示した説明図である。
【符号の説明】
【００８０】
１００      ダイナミック型フリップフロップ回路
１１０，１２０      位相調整回路
１２２      スイッチング部
２００      分周器
３００      ジョンソンカウンタ
【図１】
2007235739.tif 000003
【図２】
2007235739.tif 000004
【図３】
2007235739.tif 000005
【図４】
2007235739.tif 000006
【図５】
2007235739.tif 000007
【図６】
2007235739.tif 000008
【図７】
2007235739.tif 000009
【図８】
2007235739.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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