(57)【要約】      （修正有）【課題】小型化および出力信号の波形歪みの低減が可能なアナログマルチプレクサを提供する。【解決手段】Ｎ個（Ｎは２以上の整数）の主入力端子(2,3)に入力される入力信号のうちの何れか一つを主出力端子(4)に選択的に出力するアナログマルチプレクサであって、Ｎ個の主入力端子にそれぞれ接続された第１の入力端子(10a,40a)、主出力端子に電気的に接続された第２の入力端子(10b,40b)および出力端子をそれぞれ有するＮ個の増幅部(10,40)と、Ｎ個の増幅部の出力端子にそれぞれ接続された入力端子(30a,30b,60a,60b)、および主出力端子に接続された出力端子(30c,30d,60c,60d)をそれぞれ有するＮ個のスイッチ部(30,60)と、Ｎ個の増幅部の出力端子と第１の電源線との間にそれぞれ接続されるＮ個の負荷部(20,50)と、Ｎ個のスイッチ部の出力端子と第２の電源線との間に接続される共通負荷部（７０）とを備える。【選択図】図１
2007274428.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ個の主入力端子（Ｎは２以上の整数）に入力される入力信号のうちの何れか一つを主出力端子に選択的に出力するアナログマルチプレクサであって、
前記Ｎ個の主入力端子にそれぞれ接続された第１の入力端子、前記主出力端子に電気的に接続された第２の入力端子および出力端子をそれぞれ有するＮ個の増幅部と、
前記Ｎ個の増幅部の前記出力端子にそれぞれ接続された入力端子、および前記主出力端子に接続された出力端子をそれぞれ有するＮ個のスイッチ部と、
前記Ｎ個の増幅部の前記出力端子と第１の電源線との間にそれぞれ接続されるＮ個の負荷部と、
前記Ｎ個のスイッチ部の前記出力端子と第２の電源線との間に接続される共通負荷部と、
を備える、アナログマルチプレクサ。
【請求項２】
Ｎ個の主入力端子（Ｎは２以上の整数）に入力される入力信号のうちの何れか一つを主出力端子に選択的に出力するアナログマルチプレクサであって、
前記Ｎ個の主入力端子にそれぞれ接続された第１の入力端子、前記主出力端子に電気的に接続された第２の入力端子および出力端子をそれぞれ有するＮ個の増幅部と、
前記Ｎ個の増幅部の前記出力端子にそれぞれ接続された入力端子および出力端子をそれぞれ有するＮ個のスイッチ部と、
前記Ｎ個のスイッチ部の前記出力端子に接続された入力端子、および前記主出力端子に接続された出力端子を有する共通増幅部と、
前記Ｎ個の増幅部の前記出力端子と第１の電源線との間にそれぞれ接続されるＮ個の負荷部と、
前記Ｎ個のスイッチ部の前記出力端子と第２の電源線との間に接続される共通負荷部と、
を備える、アナログマルチプレクサ。
【請求項３】
前記Ｎ個の増幅部の出力端子と前記第２の電源線との間にそれぞれ接続されるＮ個の電源線接続用スイッチを更に備える、
請求項１または２に記載のアナログマルチプレクサ。
【請求項４】
前記Ｎ個の増幅部の各々は、差動対トランジスタと電流源とを含んでおり、
前記差動対トランジスタと前記電流源との間のノードと、前記第２の電源線との間にそれぞれ接続されるＮ個の電源線接続用スイッチを更に備える、
請求項１または２に記載のアナログマルチプレクサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログマルチプレクサに関するものである。
【背景技術】
【０００２】
複数の信号を受けて、そのうちの何れかの信号を選択出力するマルチプレクサが知られている。特許文献１には、複数のユニティゲインアンプと、これら複数のユニティゲインアンプの出力端子にそれぞれ接続された一端を有する複数のスイッチと、複数のスイッチの他端に入力端子が接続されたポストアンプとを備えるアナログマルチプレクサが記載されている。
【特許文献１】米国特許第５３８９８３３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、アナログマルチプレクサは、複数のアナログ入力信号を取り扱うため、入力するアナログ信号の数に応じて回路規模が大きくなる。このアナログマルチプレクサを半導体基板上に実現する集積回路においては、回路規模がコストに直結するため、小型に実装可能な回路構成が望まれる。また、アナログマルチプレクサでは、出力信号の波形歪みの低減が望まれている。しかしながら、特許文献１に記載のアナログマルチプレクサでは、複数の入力信号ごとにユニティゲインアンプが用いられ、更に出力段にポストアンプが用いられているので、小型化が困難であり、ユニティゲインアンプ及びポストアンプの能動回路に起因する出力信号の波形歪みの低減が困難である。
【０００４】
そこで、本発明は、小型化および出力信号の波形歪みの低減が可能なアナログマルチプレクサを提供することを課題としている。
【課題を解決するための手段】
【０００５】
本発明のアナログマルチプレクサは、Ｎ個の主入力端子（Ｎは２以上の整数）に入力される入力信号のうちの何れか一つを主出力端子に選択的に出力する。
【０００６】
本発明の第１のアナログマルチプレクサは、（ａ）Ｎ個の主入力端子にそれぞれ接続された第１の入力端子、主出力端子に電気的に接続された第２の入力端子および出力端子をそれぞれ有するＮ個の増幅部と、（ｂ）Ｎ個の増幅部の出力端子にそれぞれ接続された入力端子、および主出力端子に接続された出力端子をそれぞれ有するＮ個のスイッチ部と、（ｃ）Ｎ個の増幅部の出力端子と第１の電源線との間にそれぞれ接続されるＮ個の負荷部と、（ｄ）Ｎ個のスイッチ部の出力端子と第２の電源線との間に接続される共通負荷部とを備えている。
【０００７】
なお、この第１のアナログマルチプレクサの主出力端子は、Ｎ個の増幅部の第２の入力端子に直接接続されていてもよいし、フィードバック抵抗を介して電気的に接続されていてもよい。
【０００８】
この第１のアナログマルチプレクサでは、ｎ番目のスイッチ部（ｎは１以上Ｎ以下の整数）をオン状態とすると、ｎ番目の主入力端子に入力される入力信号がｎ番目の増幅部およびｎ番目のスイッチ部を介して主出力端子に選択的に出力される。
【０００９】
この第１のアナログマルチプレクサによれば、ｎ番目のスイッチ部がオン状態のとき、共通負荷部がｎ番目の負荷部と共にｎ番目の増幅部の負荷として機能するので、Ｎ個の増幅部は負荷の一部である共通負荷部を共有している。また、この第１のアナログマルチプレクサによれば、主出力端子がＮ個の増幅部の第２の入力端子に電気的に接続されているので、Ｎ個の増幅部はフィードバック経路を共有している。したがって、この第１のアナログマルチプレクサによれば、小型化が可能である。
【００１０】
また、この第１のアナログマルチプレクサは、ｎ番目のスイッチ部がオン状態のとき、ｎ番目の増幅部、ｎ番目の負荷部、ｎ番目のスイッチ部および共通負荷部によって利得が大きい折り返しカスコード増幅回路を構成する。したがって、この第１のアナログマルチプレクサによれば、スイッチ部を増幅回路の内部に含む１つの負帰還増幅回路を構成するので、出力信号の波形歪みを低減することが可能である。
【００１１】
本発明の第２のアナログマルチプレクサは、（ａ）Ｎ個の主入力端子にそれぞれ接続された第１の入力端子、主出力端子に電気的に接続された第２の入力端子および出力端子をそれぞれ有するＮ個の増幅部と、（ｂ）Ｎ個の増幅部の出力端子にそれぞれ接続された入力端子および出力端子をそれぞれ有するＮ個のスイッチ部と、（ｃ）Ｎ個のスイッチ部の出力端子に接続された入力端子、および主出力端子に接続された出力端子を有する共通増幅部と、（ｄ）Ｎ個の増幅部の出力端子と第１の電源線との間にそれぞれ接続されるＮ個の負荷部と、（ｅ）Ｎ個のスイッチ部の出力端子と第２の電源線との間に接続される共通負荷部とを備えている。
【００１２】
なお、この第２のアナログマルチプレクサの主出力端子は、Ｎ個の増幅部の第２の入力端子に直接接続されていてもよいし、フィードバック抵抗を介して電気的に接続されていてもよい。
【００１３】
この第２のアナログマルチプレクサでは、ｎ番目のスイッチ部（ｎは１以上Ｎ以下の整数）をオン状態とすると、ｎ番目の主入力端子に入力される入力信号がｎ番目の増幅部、ｎ番目のスイッチ部および共通増幅部を介して主出力端子に選択的に出力される。
【００１４】
この第２のアナログマルチプレクサによれば、上記した第１のアナログマルチプレクサと同様に、Ｎ個の増幅部が負荷の一部である共通負荷部およびフィードバック経路を共有しているので、小型化が可能である。
【００１５】
また、この第２のアナログマルチプレクサは、上記した第１のアナログマルチプレクサと同様に、ｎ番目のスイッチ部がオン状態のとき、ｎ番目の増幅部、ｎ番目の負荷部、ｎ番目のスイッチ部および共通負荷部によって利得の大きい折り返しカスコード増幅回路を構成する。さらに、この第２のアナログマルチプレクサは、共通増幅部を備えるので出力電圧範囲を広くすることができると共に、ポストアンプを用いずに大きな負荷を駆動できる。したがって、この第２のアナログマルチプレクサでも、スイッチ部と共通増幅部とを増幅回路の内部に含む１つの負帰還増幅回路を構成するので、出力信号の波形歪みを低減することが可能であり、さらに、ポストアンプ（能動回路）に起因する出力信号の波形歪みを排除することが可能である。
【００１６】
また、上記した第１および第２のアナログマルチプレクサは、Ｎ個の増幅部の出力端子と第２の電源線との間にそれぞれ接続されるＮ個の電源線接続用スイッチを更に備えていることが好ましい。
【００１７】
この構成によれば、Ｎ個の増幅部の出力端子と第２の電源線との間にはそれぞれ電源線接続用スイッチが接続されるので、Ｎ個のスイッチ部における何れか１つのｎ番目のスイッチ部（ｎは１以上Ｎ以下の整数）がオン状態のときに、Ｎ個の電源線接続用スイッチにおけるｎ番目の電源線接続用スイッチをオフ状態とし、他の電源線接続用スイッチをオン状態とすることによって、ｎ番目の増幅部を除く他の増幅部の出力端子を第２の電源線に短絡することができる。したがって、スイッチ部の入力端子と出力端子との間に寄生容量成分が存在しても、他の増幅部からの出力信号がオフ状態のスイッチ部の寄生容量成分を介して主出力端子に回り込むことを低減することができる。故に、この構成によれば、ｎ番目の増幅部からの出力信号、すなわちアナログマルチプレクサの出力信号における他の増幅部からの出力信号による干渉を低減することができる。
【００１８】
また、上記した第１および第２のアナログマルチプレクサは、Ｎ個の増幅部の各々が差動対トランジスタと電流源とを含んでおり、差動対トランジスタと電流源との間のノードと、第２の電源線との間にそれぞれ接続されるＮ個の電源線接続用スイッチを更に備えていることが好ましい。
【００１９】
差動対トランジスタと電流源とで構成される差動増幅回路では、差動対トランジスタのゲートーソース間容量を介して一方側の入力端子に入力される信号が他方側の入力端子に回り込むことがある。
【００２０】
しかしながら、この構成によれば、Ｎ個の増幅部を構成する差動対トランジスタと電流源との間のノードと、第２の電源線との間にはそれぞれ電源線接続用スイッチが接続されるので、Ｎ個のスイッチ部における何れか１つのｎ番目のスイッチ部（ｎは１以上Ｎ以下の整数）がオン状態のときに、Ｎ個の電源線接続用スイッチにおけるｎ番目の電源線接続用スイッチをオフ状態とし、他の電源線接続用スイッチをオン状態とすることによって、ｎ番目の増幅部を除く他の増幅部における差動対トランジスタと電流源との間のノードを第２の電源線に短絡することができる。したがって、他の増幅部における第１の入力端子に入力される入力信号が第２の入力端子すなわちフィードバック経路に回り込むことを低減することができる。その結果、ｎ番目の増幅部のフィードバック信号における他の増幅部の入力信号による干渉を低減することができる。故に、この構成によれば、ｎ番目の増幅部からの出力信号、すなわちアナログマルチプレクサの出力信号における他の増幅部の入力信号による干渉を低減することができる。
【発明の効果】
【００２１】
本発明によれば、小型化および出力信号の波形歪みの低減が可能なアナログマルチプレクサが提供される。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
【００２３】
［第１の実施形態］
図１は、本発明の第１の実施形態に係るアナログマルチプレクサを示す回路図である。図１に示すアナログマルチプレクサ１は、第１の入力端子２および第２の入力端子３においてそれぞれ第１の入力信号、第２の入力信号を受信し、何れか一方の入力信号を選択的に出力端子４へ出力する。そのために、アナログマルチプレクサ１は、第１の増幅部１０、第１の負荷部２０、第１のスイッチ部３０、第２の増幅部４０、第２の負荷部５０、第２のスイッチ部６０、第３の負荷部７０および抵抗素子５，６を備えている。
【００２４】
第１の増幅部１０の第１の入力端子１０ａはアナログマルチプレクサ１の第１の入力端子２に接続されており、第１の増幅部１０の第２の入力端子１０ｂは抵抗素子５の一端および抵抗素子６の一端に接続されている。抵抗素子５の他端はアナログマルチプレクサ１の出力端子４に接続されており、抵抗素子６の他端はアナロググランドＧに接続されている。第１の増幅部１０の出力端子１０ｃは、第１の負荷部２０の端子２０ａおよび第１のスイッチ部３０の入力端子３０ａに接続されている。また、第１の増幅部１０の出力端子１０ｄは、第１の負荷部２０の端子２０ｂおよび第１のスイッチ部３０の入力端子３０ｂに接続されている。
【００２５】
第１の負荷部２０は、第１の増幅部１０の出力端子１０ｃおよび第１のスイッチ部３０の入力端子３０ａと第１の電源線７との間に接続されると共に、第１の増幅部１０の出力端子１０ｄおよび第１のスイッチ部３０の入力端子３０ｂと第１の電源線７との間に接続されている。
【００２６】
第１のスイッチ部３０の出力端子３０ｃは、アナログマルチプレクサ１の出力端子４および抵抗素子５の他端に接続されている。また、第１のスイッチ部３０の出力端子３０ｃは第３の負荷部７０の端子７０ａに接続されている。第１のスイッチ部３０の出力端子３０ｄは第３の負荷部７０の端子７０ｂに接続されている。
【００２７】
次に、第２の増幅部４０の第１の入力端子４０ａはアナログマルチプレクサ１の第２の入力端子３に接続されており、第２の増幅部４０の第２の入力端子４０ｂは抵抗素子５の一端および抵抗素子６の一端に接続されている。すなわち、第２の増幅部４０の第２の入力端子４０ｂは、第１の増幅部１０の第２の入力端子１０ｂにも接続されている。第２の増幅部４０の出力端子４０ｃは、第２の負荷部５０の端子５０ａおよび第２のスイッチ部６０の入力端子６０ａに接続されている。また、第２の増幅部４０の出力端子４０ｄは、第２の負荷部５０の端子５０ｂおよび第２のスイッチ部６０の入力端子６０ｂに接続されている。
【００２８】
第２の負荷部５０は、第２の増幅部４０の出力端子４０ｃおよび第１のスイッチ部６０の入力端子６０ａと第１の電源線７との間に接続されると共に、第２の増幅部４０の出力端子４０ｄおよび第１のスイッチ部６０の入力端子６０ｂと第１の電源線７との間に接続される。
【００２９】
第２のスイッチ部６０の出力端子６０ｃは、アナログマルチプレクサ１の出力端子４および抵抗素子５の他端に接続されている。また、第２のスイッチ部６０の出力端子６０ｃは第１のスイッチ部３０の出力端子３０ｃおよび第３の負荷部７０の端子７０ａに接続されており、第２のスイッチ部６０の出力端子６０ｄは第１のスイッチ部３０の出力端子３０ｄおよび第３の負荷部７０の端子７０ｂに接続されている。
【００３０】
第３の負荷部７０は、第１のスイッチ部３０の出力端子３０ｃおよび第２のスイッチ部６０の出力端子６０ｃと第２の電源線（例えば、接地ライン）８との間に接続されると共に、第１のスイッチ部３０の出力端子３０ｄおよび第２のスイッチ部６０の出力端子６０ｄと第２の電源線８との間に接続されている。第３の負荷部７０は、第１のスイッチ部３０がオン状態のとき、第１の負荷部２０と共に第１の増幅部１０の負荷として機能する。また、第３の負荷部７０は、第２のスイッチ部６０がオン状態のとき、第２の負荷部５０と共に第２の増幅部４０の負荷として機能する。すなわち、第１の増幅部１０と第２の増幅部４０とは、第３の負荷部７０を共有している。
【００３１】
また、第１の増幅部１０の出力端子１０ｃは、第１のスイッチ部３０および抵抗素子５を介して第１の増幅部１０の第２の入力端子１０ｂに接続されており、第２の増幅部４０の出力端子４０ｃも、第２のスイッチ部６０および抵抗素子５を介して第２の増幅部４０の第２の入力端子４０ｂに接続されているので、第１の増幅部１０と第２の増幅部４０とは、フィードバック経路を共有している。
【００３２】
次に、第１の増幅部１０、第１の負荷部２０、第１のスイッチ部３０、第２の増幅部４０、第２の負荷部５０、第２のスイッチ部６０および第３の負荷部７０について詳細に説明する。
【００３３】
第１の増幅部１０は、差動対を構成するトランジスタ１１，１２と電流源を構成するトランジスタ１３とを有している。トランジスタ１１，１２，１３は、例えば、ｎ型ＭＯＳＦＥＴである。トランジスタ１１のゲート端子は第２の入力端子１０ｂに接続されており、トランジスタ１１のドレイン端子は出力端子１０ｃに接続されている。トランジスタ１１のソース端子はトランジスタ１３のドレイン端子に接続されている。一方、トランジスタ１２のゲート端子は第１の入力端子１０ａに接続されており、トランジスタ１２のドレイン端子は出力端子１０ｄに接続されている。トランジスタ１２のソース端子はトランジスタ１３のドレイン端子およびトランジスタ１１のソース端子に接続されている。トランジスタ１３のソース端子は第２の電源線８に接続されており、トランジスタ１３のゲート端子にはバイアス電圧Ｂ１が入力される。
【００３４】
第１の負荷部２０は、トランジスタ２１，２２を有している。トランジスタ２１，２２は、例えば、ｐ型ＭＯＳＦＥＴである。トランジスタ２１のドレイン端子は端子２０ａに接続されており、トランジスタ２１のソース端子は第１の電源線７に接続されている。一方、トランジスタ２２のドレイン端子は端子２０ｂに接続されており、トランジスタ２２のソース端子は第１の電源線７に接続されている。トランジスタ２１のゲート端子およびトランジスタ２２のゲート端子には、バイアス電圧Ｂ２が入力される。すなわち、トランジスタ２１，２２は電流源を構成している。
【００３５】
第１のスイッチ部３０は、トランジスタ３１，３２を有している。トランジスタ３１，３２は、例えば、ｐ型ＭＯＳＦＥＴである。トランジスタ３１のソース端子は入力端子３０ａに接続されおり、トランジスタ３１のドレイン端子は出力端子３０ｃに接続されている。一方、トランジスタ３２のソース端子は入力端子３０ｂに接続されおり、トランジスタ３２のドレイン端子は出力端子３０ｄに接続されている。トランジスタ３１，３２のゲート端子にはバイアス電圧Ｂ３が入力される。
【００３６】
同様に、第２の増幅部４０は、差動対を構成するトランジスタ４１，４２と電流源を構成するトランジスタ４３とを有している。トランジスタ４１，４２，４３は、例えば、ｎ型ＭＯＳＦＥＴである。トランジスタ４１のゲート端子は第２の入力端子４０ｂに接続されており、トランジスタ４１のドレイン端子は出力端子４０ｃに接続されている。トランジスタ４１のソース端子はトランジスタ４３のドレイン端子に接続されている。一方、トランジスタ４２のゲート端子は第１の入力端子４０ａに接続されており、トランジスタ４２のドレイン端子は出力端子４０ｄに接続されている。トランジスタ４２のソース端子はトランジスタ４３のドレイン端子およびトランジスタ４１のソース端子に接続されている。トランジスタ４３のソース端子は第２の電源線８に接続されており、トランジスタ４３のゲート端子にはバイアス電圧Ｂ１が入力される。
【００３７】
第１の負荷部５０は、トランジスタ５１，５２を有している。トランジスタ５１，５２は、例えば、ｐ型ＭＯＳＦＥＴである。トランジスタ５１のドレイン端子は端子５０ａに接続されており、トランジスタ５１のソース端子は第１の電源線７に接続されている。一方、トランジスタ５２のドレイン端子は端子５０ｂに接続されており、トランジスタ５２のソース端子は第１の電源線７に接続されている。トランジスタ５１のゲート端子およびトランジスタ５２のゲート端子には、バイアス電圧Ｂ２が入力される。すなわち、トランジスタ５１，５２は電流源を構成している。
【００３８】
第２のスイッチ部６０は、トランジスタ６１，６２を有している。トランジスタ６１，６２は、例えば、ｐ型ＭＯＳＦＥＴである。トランジスタ６１のソース端子は入力端子６０ａに接続されおり、トランジスタ６１のドレイン端子は出力端子６０ｃに接続されている。一方、トランジスタ６２のソース端子は入力端子６０ｂに接続されおり、トランジスタ６２のドレイン端子は出力端子６０ｄに接続されている。トランジスタ６１，６２のゲート端子にはバイアス電圧Ｂ３が入力される。
【００３９】
第３の負荷部７０は、トランジスタ７１，７２，７３，７４を有している。トランジスタ７１，７２，７３，７４は、例えば、ｎ型ＭＯＳＦＥＴである。トランジスタ７１のドレイン端子は端子７０ａに接続されており、トランジスタ７１のソース端子はトランジスタ７２のドレイン端子に接続されている。トランジスタ７２のソース端子は第２の電源線８に接続されている。トランジスタ７１のゲート端子にはバイアス電圧Ｂ４が入力され、トランジスタ７２のゲート端子はトランジスタ７３のドレイン端子に接続されている。トランジスタ７３のドレイン端子は端子７０ｂに接続されており、トランジスタ７３のソース端子はトランジスタ７４のドレイン端子に接続されている。トランジスタ７４のソース端子は第２の電源線８に接続されている。トランジスタ７３のゲート端子はトランジスタ７１のゲート端子に接続されており、トランジスタ７３のゲート端子にはバイアス電圧Ｂ４が入力される。トランジスタ７４のゲート端子はトランジスタ７２のゲート端子およびトランジスタ７３のドレイン端子に接続されている。すなわち、第３の負荷部７０は、カスコード型のカレントミラー回路を構成している。
【００４０】
このように、第１のスイッチ部３０がオン状態のとき、第１の増幅部１０、第１の負荷部２０、第１のスイッチ部３０および第３の負荷部７０は、折り返しカスコード差動増幅回路を構成する。また、第２のスイッチ部６０がオン状態のとき、第２の増幅部４０、第２の負荷部５０、第２のスイッチ部６０および第３の負荷部７０は、折り返しカスコード差動増幅回路を構成する。
【００４１】
また、アナログマルチプレクサ１は、電源線接続用スイッチ８０，８１，８２，８３，８４，８５，８６，８７，８８，８９を備えている。
【００４２】
電源線接続用スイッチ８０は、第１のスイッチ部３０におけるトランジスタ３１のゲート端子およびトランジスタ３２のゲート端子と第１の電源線７との間に接続されている。電源線接続用スイッチ８０は、制御部（図示せず）から出力される指令に応じてオン状態とオフ状態とを切り換えることによって、第１のスイッチ部３０のオン状態とオフ状態とを切り換える。同様に、電源線接続用スイッチ８１は、第２のスイッチ部６０におけるトランジスタ６１のゲート端子およびトランジスタ６２のゲート端子と第１の電源線７との間に接続されている。電源線接続用スイッチ８１は、制御部から出力される指令に応じてオン状態とオフ状態とを切り換えることによって、第２のスイッチ部６０のオン状態とオフ状態とを切り換える。なお、制御部は、例えば、オペレータによる切り換え操作によって生成された外部からの制御信号に応じて、電源線接続用スイッチ８０および電源線接続用スイッチ８１、すなわち第１のスイッチ部３０および第２のスイッチ部６０の何れか一方をオン状態とする。このようにして、アナログマルチプレクサ１の出力端子４へ出力される信号が選択される。
【００４３】
電源線接続用スイッチ８２は第１の増幅部１０の出力端子１０ｃと第２の電源線８との間に接続されており、電源線接続用スイッチ８３は第１の増幅部１０の出力端子１０ｄと第２の電源線８との間に接続されている。電源線接続用スイッチ８２，８３は、電源線接続用スイッチ８０がオン状態のとき、すなわち第１のスイッチ部３０がオフ状態のときに、制御部から出力される指令に応じてオン状態となる。同様に、電源線接続用スイッチ８４は第２の増幅部４０の出力端子４０ｃと第２の電源線８との間に接続されており、電源線接続用スイッチ８５は第２の増幅部４０の出力端子４０ｄと第２の電源線８との間に接続されている。電源線接続用スイッチ８４，８５は、電源線接続用スイッチ８１がオン状態のとき、すなわち第２のスイッチ部６０がオフ状態のときに、制御部から出力される指令に応じてオン状態となる。
【００４４】
電源線接続用スイッチ８６は、第１の増幅部１０におけるトランジスタ１１，１２のソース端子とトランジスタ１３のドレイン端子との間のノードＮ１と、第２の電源線８との間に接続されている。電源線接続用スイッチ８６は、電源線接続用スイッチ８０がオン状態のとき、すなわち第１のスイッチ部３０がオフ状態のときに、制御部から出力される指令に応じてオン状態となる。同様に、電源線接続用スイッチ８７は、第２の増幅部４０におけるトランジスタ４１，４２のソース端子とトランジスタ４３のドレイン端子との間のノードＮ２と、第２の電源線８との間に接続されている。電源線接続用スイッチ８７は、電源線接続用スイッチ８１がオン状態のとき、すなわち第２のスイッチ部６０がオフ状態のときに、制御部から出力される指令に応じてオン状態となる。
【００４５】
電源線接続用スイッチ８８は、第１の負荷部２０におけるトランジスタ２１のゲート端子およびトランジスタ２２のゲート端子と第１の電源線７との間に接続されている。電源線接続用スイッチ８８は、電源線接続用スイッチ８０がオン状態のとき、すなわち第１のスイッチ部３０がオフ状態のときに、制御部から出力される指令に応じてオン状態となる。同様に、電源線接続用スイッチ８９は、第２の負荷部５０におけるトランジスタ５１のゲート端子およびトランジスタ５２のゲート端子と第１の電源線７との間に接続されている。電源線接続用スイッチ８９は、電源線接続用スイッチ８１がオン状態のとき、すなわち第２のスイッチ部６０がオフ状態のときに、制御部から出力される指令に応じてオン状態となる。このように、制御部は、外部からの制御信号に応じて、電源線接続用スイッチ８２，８３，８６，８８または電源線接続用スイッチ８４，８５，８７，８９をオン状態とする。
【００４６】
次に、第１の実施形態のアナログマルチプレクサ１の動作を説明する。まず、制御部からの指令に基づいて、電源線接続用スイッチ８０，８１はオン状態となっており、電源線接続用スイッチ８２，８３，８４，８５，８６，８７，８８，８９はオフ状態となっている。
【００４７】
第１の増幅部１０における電流源用トランジスタ１３のゲート端子および第２の増幅部４０における電流源用トランジスタ４３のゲート端子にはバイアス電圧Ｂ１が入力されており、第１の増幅部１０および第２の増幅部４０は動作可能な状態となっている。第１の負荷部２０におけるトランジスタ２１，２２のゲート端子および第２の負荷部５０におけるトランジスタ５１，５２のゲート端子にはバイアス電圧Ｂ２が入力されており、第１の負荷部２０および第２の負荷部５０も動作可能な状態となっている。
【００４８】
第１のスイッチ部３０におけるトランジスタ３１，３２のゲート端子および第２のスイッチ部６０におけるトランジスタ６１，６２のゲート端子にはバイアス電圧Ｂ３が入力されるが、電源線接続用スイッチ８０，８１がオン状態であるので、実際には第１の電源線７の電圧が入力されることとなる。したがって、第１のスイッチ部３０および第２のスイッチ部６０はオフ状態となっている。
【００４９】
第３の負荷部７０のトランジスタ７１，７３のゲート端子にはバイアス電圧Ｂ４が入力されており、第３の負荷部７０は動作可能な状態となっている。
【００５０】
アナログマルチプレクサ１の第１の入力端子２および第２の入力端子３に、それぞれ第１の入力信号、第２の入力信号が入力されると、第１の増幅部１０の第１の入力端子１０ａには第１の入力信号が入力され、第２の増幅部４０の第１の入力端子４０ａには第２の入力信号が入力される。一方、第１の増幅部１０の第２の入力端子１０ｂおよび第２の増幅部４０の第１の入力端子４０ｂには抵抗素子６を介してアナロググランドＧの電圧が入力される。
【００５１】
すると、第１の増幅部１０におけるトランジスタ１１，１２および第１の負荷部２０におけるトランジスタ２１，２２には、第１の入力信号に応じて電流が流れ、第１の増幅部１０の出力端子１０ｃ，１０ｄには、第１の入力信号に応じて電圧が発生する。同様に、第２の増幅部４０におけるトランジスタ４１，４２および第１の負荷部５０におけるトランジスタ５１，５２には、第２の入力信号に応じて電流が流れ、第２の増幅部４０の出力端子４０ｃ，４０ｄには、第２の入力信号に応じて電圧が発生する。
【００５２】
ここで、例えば、第１の入力信号を取り出すために、外部からの制御信号が制御部に入力され、第１のスイッチ部３０をオン状態とする。具体的には、制御部からの指令に応じて電源線接続用スイッチ８０がオン状態からオフ状態に切り換えられ、第１のスイッチ部３０におけるトランジスタ３１，３２のゲート端子にバイアス電圧Ｂ３が入力される。このとき、制御部からの指令に応じて、電源線接続用スイッチ８４，８５，８７，８９がオフ状態からオン状態に切り換えられる。なお、電源線接続用スイッチ８０をオフ状態とした場合には、電源線接続用スイッチ８１によって、第１のスイッチ部３０のトランジスタ３１のゲート端子電圧およびトランジスタ３２のゲート端子電圧が第１の電源線７の電圧とならないように、電源線接続用スイッチ８１とバイアス電圧Ｂ３の供給源との間に設けられたスイッチ（図示せず）をオフにするか、第１のスイッチ部３０と第２のスイッチ部６０とにバイアス電圧Ｂ３を供給する電源を独立にする。
【００５３】
第１のスイッチ部３０がオン状態となると、第１の増幅部１０の出力端子１０ｃ，１０ｄには第１のスイッチ部３０を介して第３の負荷部７０が接続され、第１の増幅部１０、第１の負荷部２０、第１のスイッチ部３０および第３の負荷部７０によって折り返しカスコード差動増幅回路が構成される。第１のスイッチ部３０におけるトランジスタ３１，３２および第３の負荷部７０におけるトランジスタ７１，７２，７３，７４には、第１の増幅部１０におけるトランジスタ１１，１２に流れる電流の第１の入力信号に応じた増減量に応じて、電流が流れる。その結果、アナログマルチプレクサ１の出力端子４には、第１の入力信号に応じて電圧が発生する。
【００５４】
この電圧は抵抗素子５および抵抗素子６によって分圧され、その分圧された電圧がフィードバック信号として第１の増幅部１０の第２の入力端子１０ｂに入力される。すると、第１のスイッチ部３０におけるトランジスタ３１，３２および第３の負荷部７０におけるトランジスタ７１，７２，７３，７４には、フィードバック信号に応じた電流が流れる。その結果、アナログマルチプレクサ１の出力端子４には、第１の入力信号およびフィードバック信号に応じた出力電圧が発生する。
【００５５】
このようにして、アナログマルチプレクサ１は、入力される第１の入力信号および第２の入力信号のうちの第１の入力信号を増幅し、この増幅された信号を出力信号として出力端子４へ出力する。
【００５６】
ここで、第１の増幅部１０、第１の負荷部２０、第１のスイッチ部３０および第３の負荷部７０によって構成される折り返しカスコード差動増幅回路では、第１のスイッチ部３０の出力端子３０ｃ，３０ｄにおける出力電圧範囲を制限することなく第１の増幅部１０の出力端子１０ｃ，１０ｄの電位を高く設定することができるので、入力電圧範囲を広くすることができる。
【００５７】
また、折り返しカスコード差動増幅回路では、第１の負荷部２０と第１のスイッチ部３０とがカスコード接続されており、第３の負荷部７０におけるトランジスタ７１〜７４がカスコード接続されているので、出力抵抗が大きく、その結果利得が大きい。アナログマルチプレクサ１は、スイッチ部を含み利得が大きい折り返しカスコード差動増幅回路に上述のフィードバック経路により負帰還を掛ける構成となっているので、出力信号の波形歪みを低減することが可能である。
【００５８】
また、電源線接続用スイッチ８４がオン状態であるので、第２の増幅部４０の出力端子４０ｃが第２の電源線８に短絡されている。したがって、第２の増幅部４０におけるトランジスタ４１のゲート−ドレイン間容量成分Ｃｇｄを介して出力端子４０ｃに回り込む第２の入力信号成分は、第２の電源線８に吸収される。このため、第２の入力信号成分が、第２のスイッチ部６０におけるトランジスタ６１のゲート−ドレイン間容量成分Ｃｇｄおよびゲート−ソース間容量成分Ｃｇｓ、並びにドレイン−ソース間容量成分Ｃｄｓを介して出力端子４に回り込むことを低減できる。
【００５９】
また、電源線接続用スイッチ８５がオン状態であるので、第２の増幅部４０の出力端子４０ｄが第２の電源線８に短絡されている。したがって、第２の増幅部４０におけるトランジスタ４１のゲート−ソース間容量成分Ｃｇｓ、ノードＮ２、トランジスタ４２のゲート−ソース間容量成分Ｃｇｓおよびゲート−ドレイン間容量成分Ｃｇｄ並びにドレイン−ソース間容量成分Ｃｄｓを介して出力端子４０ｄに回り込む第２の入力信号成分は、第２の電源線８に吸収される。このため、第２の入力信号成分が、第２のスイッチ部６０におけるトランジスタ６２のゲート−ドレイン間容量成分Ｃｇｄおよびゲート−ソース間容量成分Ｃｇｓ、並びにドレイン−ソース間容量成分Ｃｄｓを介して、カレントミラー回路である第３の負荷部７０に回り込むことを低減できる。その結果、出力端子４の電圧に、選択した第１の入力信号以外の信号である第２の入力信号が及ぼす影響を低減できる。
【００６０】
また、電源線接続用スイッチ８７がオン状態であるので、ノードＮ２が第２の電源線８に短絡されている。したがって、第２の増幅部４０におけるトランジスタ４１のゲート−ソース間容量成分Ｃｇｓを介して回り込む第２の入力信号成分は、第２の電源線８に吸収される。このため、第２の入力信号成分が、第２の増幅部４０におけるトランジスタ４２のゲート−ソース間容量成分Ｃｇｓを介してフィードバック経路、すなわち第１の増幅部１０の第２の入力端子１０ｂに回り込むことが低減される。その結果、出力端子４の電圧に、選択した第１の入力信号以外の信号である第２の入力信号が及ぼす影響を低減できる。
【００６１】
また、電源線接続用スイッチ８９がオン状態であるので、第２の負荷部５０におけるトランジスタ５１，５２がオフ状態となる。このため、第１の電源線７と第２の電源線８とが、オン状態である電源線接続用スイッチ８４，８５を介して短絡することを防止できる。なお、電源線接続用スイッチ８９をオン状態とした場合には、第１の負荷部２０のトランジスタ２１のゲート端子電圧およびトランジスタ２２のゲート端子電圧が第１の電源線７の電圧とならないように、電源線接続用スイッチ８９とバイアス電圧Ｂ２の供給源との間に設けられたスイッチ（図示せず）をオフにするか、第１の負荷部２０と第２の負荷部５０にバイアス電圧Ｂ２を供給する電源を独立にする。
【００６２】
なお、第２の入力信号を取り出すときにも上記と同様に行われればよいので、説明を省略する。
【００６３】
以上説明したように、第１の実施形態のアナログマルチプレクサ１によれば、第１のスイッチ部３０がオン状態のときに、第３の負荷部７０が第１の負荷部２０と共に第１の増幅部１０の負荷として機能し、第２のスイッチ部６０がオン状態のときに、第３の負荷部７０が第２の負荷部５０と共に第２の増幅部４０の負荷として機能するので、第１の増幅部１０と第２の増幅部４０とは負荷の一部である第３の負荷部７０を共有している。また、第１の実施形態のアナログマルチプレクサ１によれば、出力端子４が第１の増幅部１０の第２の入力端子１０ｂと第２の増幅部４０の第２の入力端子４０ｂとに電気的に接続されているので、第１の増幅部１０と第２の増幅部４０とはフィードバック経路を共有している。したがって、第１の実施形態のアナログマルチプレクサ１によれば、回路の小型化および回路実装面積の小型化が可能である。その結果、第１の実施形態のアナログマルチプレクサ１によれば、ＩＣチップの小型化が可能であり、一つのウエハから得られるＩＣチップ数量を増加することが可能であるので、低価格化が可能である。
【００６４】
また、第１の実施形態のアナログマルチプレクサ１によれば、例えば、第１のスイッチ部３０がオン状態のとき、第１の増幅部１０、第１の負荷部２０、第１のスイッチ部３０および第３の負荷部７０によって利得の大きい折り返しカスコード増幅回路を構成する。同様に、第２のスイッチ部６０がオン状態のとき、第２の増幅部４０、第２の負荷部５０、第２のスイッチ部６０および第３の負荷部７０によって利得の大きい折り返しカスコード増幅回路を構成する。このため、第１の実施形態のアナログマルチプレクサ１によれば、入力電圧範囲を広くすることができると共に、このスイッチ部を含む増幅回路に負帰還を掛けて全体として１つの負帰還増幅回路が構成されるので、出力信号の波形歪みを低減することが可能である。
【００６５】
また、第１の実施形態のアナログマルチプレクサ１によれば、第１の増幅部１０の出力端子１０ｃ，１０ｄと第２の電源線８との間にはそれぞれ電源線接続用スイッチ８２，８３が接続され、第２の増幅部４０の出力端子４０ｃ，４０ｄと第２の電源線８との間にはそれぞれ電源線接続用スイッチ８４，８５が接続されるので、例えば、第１のスイッチ部３０がオン状態のときに、電源線接続用スイッチ８２，８３をオフ状態とし、電源線接続用スイッチ８４，８５をオン状態とすることによって、第２の増幅部４０の出力端子４０ｃ，４０ｄを第２の電源線８に短絡することができる。したがって、第２の増幅部４０からの出力信号がオフ状態の第２のスイッチ部６０の寄生容量成分を介して出力端子４に回り込むことを低減することができる。故に、第１の実施形態のアナログマルチプレクサ１によれば、第１の増幅部１０からの出力信号、すなわちアナログマルチプレクサ１の出力信号における選択した第１の入力信号以外の第２の入力信号の干渉を低減することができる。同様に、第２のスイッチ部６０がオン状態のときには、第２の増幅部４０からの出力信号、すなわちアナログマルチプレクサ１の出力信号における選択した第２の入力信号以外の第１の入力信号の干渉を低減することができる。
【００６６】
また、第１の実施形態のアナログマルチプレクサ１によれば、第１の増幅部１０におけるノードＮ１と第２の電源線８との間には電源線接続用スイッチ８６が接続され、第２の増幅部４０におけるノードＮ２と第２の電源線８との間には電源線接続用スイッチ８７が接続されるので、例えば、第１のスイッチ部３０がオン状態のとき、電源線接続用スイッチ８６をオフ状態とし、電源線接続用スイッチ８７をオン状態とすることによって、第２の増幅部４０におけるノードＮ２を第２の電源線８に短絡することができる。したがって、第２の入力信号が第２の増幅部４０における第２の入力端子すなわちフィードバック経路に回り込むことが低減される。その結果、第１の増幅部１０のフィードバック信号における第２の増幅部４０の第２の入力信号による干渉を低減することができる。故に、第１の実施形態のアナログマルチプレクサ１によれば、第１の増幅部１０からの出力信号、すなわちアナログマルチプレクサ１の出力信号における選択した第１の入力信号以外の第２の入力信号の干渉を低減することができる。同様に、第２のスイッチ部６０がオン状態のときには、第２の増幅部４０からの出力信号、すなわちアナログマルチプレクサ１の出力信号における選択した第２の入力信号以外の第１の入力信号の干渉を低減することができる。
【００６７】
なお、アナログマルチプレクサ１全体を動作させない場合、すなわち、いずれの入力信号も出力しない場合には、消費電力を抑えるため、第１のスイッチ部３０と第２のスイッチ部６０とを共にオフ状態とし、第１の負荷部２０におけるトランジスタ２１，２２及び第２の負荷部５０におけるトランジスタ５１，５２をオフ状態とする。具体的には、制御部からの指令に応じて電源線接続用スイッチ８０および８１をオン状態とし、電源線接続用スイッチ８８，８９をオン状態とする。
【００６８】
［第２の実施形態］
図２は、本発明の第２の実施形態に係るアナログマルチプレクサを示す回路図である。図２に示すアナログマルチプレクサ１Ａは、アナログマルチプレクサ１において、第１の増幅部１０および第２の増幅部４０に代えてそれぞれ第１の増幅部１０Ａおよび第２の増幅部４０Ａを備えている点で第１の実施形態と異なっている。また、アナログマルチプレクサ１Ａは、アナログマルチプレクサ１において、共通増幅部である第３の増幅部９０および位相補償部１００を更に備えている点で第１の実施形態と異なっている。アナログマルチプレクサ１Ａの他の構成は、アナログマルチプレクサ１と同一である。
【００６９】
第１の増幅部１０Ａは、第１の増幅部１０において、入力端子１０ａ，１０ｂと差動対を構成するトランジスタ１１，１２のゲート端子との接続が反対である点で第１の増幅部１０と異なっている。すなわち、トランジスタ１１のゲート端子は第１の入力端子１０ａに接続されており、トランジスタ１２のゲート端子は第２の入力端子１０ｂに接続されている。第１の増幅部１０Ａの他の構成は、第１の増幅部１０と同一である。
【００７０】
同様に、第２の増幅部４０Ａは、第２の増幅部４０において、入力端子４０ａ，４０ｂと差動対を構成するトランジスタ４１，４２のゲート端子との接続が反対である点で第２の増幅部４０と異なっている。すなわち、トランジスタ４１のゲート端子は第１の入力端子４０ａに接続されており、トランジスタ４２のゲート端子は第２の入力端子４０ｂに接続されている。第２の増幅部４０Ａの他の構成は、第２の増幅部４０と同一である。
【００７１】
第３の増幅部９０の入力端子９０ａは第１のスイッチ部３０の出力端子３０ｃ、第２のスイッチ部６０の出力端子６０ｃおよび第３の負荷部７０の端子７１ａに接続されており、第３の増幅部９０の出力端子９０ｂは出力端子４および抵抗素子５の他端に接続されている。
【００７２】
第３の増幅部９０は、トランジスタ９１，９２を有している。このトランジスタ９１，９２は、出力端子４に接続される後段の回路の入力抵抗、容量を駆動できるトランジスタである。トランジスタ９１は例えばｎ型ＭＯＳＦＥＴであり、トランジスタ９２は例えばｐ型ＭＯＳＦＥＴである。トランジスタ９１のゲート端子は入力端子９０ａに接続されており、トランジスタ９１のソース端子は第２の電源線８に接続されている。トランジスタ９１のドレイン端子はトランジスタ９２のドレイン端子および出力端子９０ｂに接続されている。トランジスタ９２のソース端子は第１の電源線７に接続されており、トランジスタ９２のゲート端子にはバイアス電圧Ｂ５が入力されている。このように、第３の増幅部９０は、コモンソース増幅器を構成している。また、トランジスタ９１のドレイン端子とトランジスタ９２のドレイン端子とは、位相補償部１００に接続されている。この第３の増幅部９０は、トランジスタ９１，９２として上記ＭＯＳＦＥＴを用いた場合には、これらのＭＯＳＦＥＴのドレイン抵抗と相互コンダクタンスで決まる利得を有する。また、第３の増幅部９０は、第１の電源線７と第２の電源線８の間に接続されるトランジスタ９１，９２に対して直列に定電流源を有していないので、ほぼ第１の電源線７の電圧から第２の電源線８の電圧までの出力電圧範囲を有する。
【００７３】
位相補償部１００の第１の端子１００ａは第３の負荷部７０の端子７０ｃに接続されており、第３の負荷部７０の端子７０ｃはトランジスタ７１のソース端子とトランジスタ７２のドレイン端子との間に接続されている。位相補償部１００の第２の端子１００ｂは第１のスイッチ部３０の出力端子３０ｃ、第２のスイッチ部６０の出力端子６０ｃ、第３の負荷部７０の端子７１ａおよび第３の増幅部９０の入力端子９０ａに接続されている。位相補償部１００の第３の端子１００ｃは第３の増幅部９０のトランジスタ９１，９２のドレイン端子に接続されている。
【００７４】
位相補償部１００は、容量素子を含んでいる。位相補償部１００は、例えば、第１の端子１００ａと第３の端子１００ｃとの間に容量素子を接続する構成であるか、第２の端子１００ｂと第３の端子１００ｃとの間に容量素子を接続する構成である。位相補償部１００は、第３の増幅部９０において容量素子によるフィードバック経路を構成し、第１の増幅部１０Ａおよび第２の増幅部４０Ａの負荷を増加させたり、フィードバック信号の高周波信号成分を減衰させることによって、第１の増幅部１０Ａおよび第２の増幅部４０Ａの高周波領域の利得を下げる。このようにして、位相補償部１００は、アナログマルチプレクサ１Ａの帰還ループにおける発振に対する位相余裕を増加させる。
【００７５】
この第２の実施形態のアナログマルチプレクサ１Ａでも、第１の増幅部１０Ａと第２の増幅部４０Ａとは負荷の一部である第３の負荷部７０を共有しており、第１の増幅部１０Ａおよび第３の増幅部９０と第２の増幅部４０Ａおよび第３の増幅部９０とはフィードバック経路を共有しているので、回路の小型化、回路実装面積の小型化およびＩＣチップの低価格化が可能である。
【００７６】
また、第２の実施形態のアナログマルチプレクサ１Ａでも、第１のスイッチ部３０がオン状態のときに第１の増幅部１０Ａ、第１の負荷部２０、第１のスイッチ部３０および第３の負荷部７０によって折り返しカスコード増幅回路を構成することができ、第２のスイッチ部６０がオン状態のときには第２の増幅部４０Ａ、第２の負荷部５０、第２のスイッチ部６０および第３の負荷部７０によって利得の大きい折り返しカスコード増幅回路を構成することができる。したがって、アナログマルチプレクサ１Ａは、入力電圧範囲を広くすることができる。更に、第２の実施形態のアナログマルチプレクサ１Ａによれば、第３の増幅部９０を備えているので、出力電圧範囲を広くすることができる。また、この第２のアナログマルチプレクサ１Ａでも、スイッチ部を含み利得が大きい折り返しカスコード増幅回路と共通増幅部との二段増幅回路に上述のフィードバック経路により負帰還を掛ける構成となっているので、出力信号の波形歪みを低減することが可能である。さらに、この第２のアナログマルチプレクサ１Ａは、所定のドライブ能力を備える共通増幅部を有しているのでポストアンプを用いずに大きな負荷を駆動、小型化が可能であると共に、ポストアンプ（能動回路）に起因する出力信号の波形歪みを低減することが可能である。
【００７７】
また、第２の実施形態のアナログマルチプレクサ１Ａでも、第１の実施形態のアナログマルチプレクサ１と同様に電源線接続用スイッチ８２〜８９を備えているので、アナログマルチプレクサ１Ａの出力信号の干渉を低減することができる。
【００７８】
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。
【００７９】
第１および第２の実施形態では、二つの入力信号の何れか一方を選択的に出力するアナログマルチプレクサを例示したが、本発明は、３つ以上の入力信号の何れか一つを選択的に出力するアナログマルチプレクサにも適用可能である。この場合、第１の増幅部、第１の負荷部、第１のスイッチ部および電源線接続用スイッチ８０，８２，８３，８６，８８の構成を入力信号数に対応する複数組設ければよい。
【００８０】
また、本実施形態では、フィードバック抵抗素子５，６を有するアナログマルチプレクサを例示したが、本発明は、フィードバック抵抗素子５，６を有さずに直接フィードバック接続されるアナログマルチプレクサであっても適用可能である。
【００８１】
また、本実施形態では、第１の増幅部における差動対トランジスタ１１，１２と電流源トランジスタ１３との間のノードＮ１を電源線接続用スイッチ８６によって第２の電源線８に短絡したが、電流源トランジスタ１３のバイアス電圧Ｂ１を増加することによってノードＮ１を第２の電源線８に短絡してもよい。同様に、第２の増幅部におけるノードＮ２を電流源トランジスタ４３のバイアス電圧Ｂ１を増加することによって第２の電源線８に短絡してもよい。
【００８２】
また、本実施形態では、トランジスタとしてＭＯＳＦＥＴを例示したが、本発明は、他の種類のトランジスタであっても適用可能である。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施形態に係るアナログマルチプレクサを示す回路図である。
【図２】本発明の第２の実施形態に係るアナログマルチプレクサを示す回路図である。
【符号の説明】
【００８４】
１…アナログマルチプレクサ、２…第１の入力端子、３…第２の入力端子、４…出力端子、５，６…抵抗素子、７…第１の電源線、８…第２の電源線（例えば、接地ライン）、１０…第１の増幅部（１０ａ…第１の入力端子、１０ｂ…第２の入力端子、１０ｃ，１０ｄ…出力端子、１１，１２…差動対トランジスタ、１３…電流源トランジスタ、Ｎ１…ノード）、２０…第１の負荷部、３０…第１のスイッチ部（３０ａ，３０ｂ…入力端子、３０ｃ，３０ｄ…出力端子）、４０…第２の増幅部（４０ａ…第１の入力端子、４０ｂ…第２の入力端子、４０ｃ，４０ｄ…出力端子、４１，４２    差動対トランジスタ、４３…電流源トランジスタ、Ｎ２…ノード）、５０…第２の負荷部、６０…第２のスイッチ部（６０ａ，６０ｂ…入力端子、６０ｃ，６０ｄ…出力端子）、７０…第３の負荷部（共通負荷部）、８０〜８９…電源線接続用スイッチ、９０…第３の増幅部（共通増幅部：９０ａ…入力端子、９０ｂ…出力端子）、１００…位相補償部、Ｂ１〜Ｂ５…バイアス電圧。
【図１】
2007274428.tif 000003
【図２】
2007274428.tif 000004