(57)【要約】【課題】空間活用度を向上させることで高解像度の具現可能なアレイ基板及びそれを有する表示装置を提供する。【解決手段】アレイ基板１００において、ベース基板１１０は、画素アレイＰＡが形成されるアレイ領域ＡＡ、信号伝送部が具備される信号伝送領域ＴＡ１，ＴＡ２、及び駆動チップが実装されるチップ実装領域ＣＡ１，ＣＡ２を有する。一つのチップ実装領域ＣＡ１，ＣＡ２内には、外部から各種制御信号の入力を受ける入力パッドと、互いに異なる層に形成された第１及び第２出力パッド部とが具備される。【選択図】図１
2007058174.tif 000002
【特許請求の範囲】
【請求項１】
アレイ領域、前記アレイ領域に隣接した信号伝送領域、及び前記信号伝送領域に隣接したチップ実装領域に区分されるベース基板と、
前記ベース基板の前記チップ実装領域内に具備され、外部から各種制御信号の入力を受ける入力パッド部と、
前記ベース基板の前記チップ実装領域内に具備される第１出力パッド部と、
前記第１出力パッド部と同一のチップ実装領域内に具備され、前記第１出力パッド部と互いに異なる層に形成された第２出力パッド部と、
前記アレイ領域内に形成され、信号ライン部及び前記信号ライン部に電気的に連結されたスイッチング素子からなる画素アレイと、
前記信号ライン部と前記第１及び第２出力パッド部とを電気的に連結させるために前記信号伝送領域に具備された信号伝送部と、
を含むことを特徴とするアレイ基板。
【請求項２】
前記入力パッド部及び前記第１出力パッド部は、前記アレイ基板上で同一の層に配置されたことを特徴とする請求項１記載のアレイ基板。
【請求項３】
前記第１出力パッド部は、前記ベース基板または前記ベース基板上に形成された第１絶縁膜上に具備され、
前記第２出力パッド部は、前記第１出力パッド部をカバーする第２絶縁膜上に具備されることを特徴とする請求項１記載のアレイ基板。
【請求項４】
前記チップ実装領域が第１〜第４想像線によって長方形形状に画定されるとき、前記入力パッド部は前記第１想像線に隣接して具備され、前記第１及び第２出力パッド部は前記第２〜第４想像線のうち少なくとも二つの想像線にそれぞれ隣接して具備されることを特徴とする請求項１記載のアレイ基板。
【請求項５】
前記第１出力パッド部は、
前記第２想像線に隣接して第１方向に整列された複数の第１出力パッドと、
前記第３想像線に隣接して前記第１方向と直交する第２方向に整列された複数の第２出力パッドと、
前記第４想像線に隣接して前記第２方向に整列された複数の第３出力パッドと、を含むことを特徴とする請求項４記載のアレイ基板。
【請求項６】
前記第１出力パッド部は、２列に配列された複数の第１出力パッドを含むことを特徴とする請求項５記載のアレイ基板。
【請求項７】
前記２列に配列された第１出力パッドのうち第１列の第１出力パッドは、第２列の第１出力パッドよりも前記第２想像線に近接して配置されることを特徴とする請求項６記載のアレイ基板。
【請求項８】
前記第１出力パッド部では、前記第１列の第１出力パッドと前記第２列の第１出力パッドとがジグザグパターンに配列されたことを特徴とする請求項７記載のアレイ基板。
【請求項９】
前記第２出力パッド部は、
前記第２想像線に隣接して前記第１方向に整列された複数の第４出力パッドと、
前記第３想像線に隣接して前記第２方向に整列された複数の第５出力パッドと、
前記第４想像線に隣接して前記第２方向に整列された複数の第６出力パッドと、を含むことを特徴とする請求項５記載のアレイ基板。
【請求項１０】
前記複数の第４出力パッドは、前記チップ実装領域の中央部に具備されることを特徴とする請求項９記載のアレイ基板。
【請求項１１】
前記第１及び第２出力パッド部は、前記チップ実装領域の第１及び第２領域にそれぞれ配置され、前記チップ実装領域の第２領域は前記チップ実装領域の第１領域よりも前記チップ実装領域の内側にあることを特徴とする請求項４記載のアレイ基板。
【請求項１２】
前記信号伝送部は、
前記第１出力パッド部に電気的に連結された第１伝送ラインと、
前記第２出力パッド部に電気的に連結された第２伝送ラインと、を含むことを特徴とする請求項４記載のアレイ基板。
【請求項１３】
前記信号ライン部に電気的に連結され、前記信号ライン部を検査するための検査信号の入力を外部から受ける検査パッドをさらに具備することを特徴とする請求項１２記載のアレイ基板。
【請求項１４】
前記検査パッドは、前記第３及び第４想像線に隣接する前記チップ実装領域の外側に具備され、前記第１及び第２伝送ラインと互いに異なる層に具備されて電気的に絶縁されることを特徴とする請求項１３記載のアレイ基板。
【請求項１５】
前記信号ライン部は、ゲートライン及びデータラインを含み、前記データラインはゲート絶縁層によって前記ゲートラインと分離され、前記第１出力パッド部及び第２出力パッド部のうち少なくとも一つは前記データラインまたはゲートラインと同一の層に形成されることを特徴とする請求項１記載のアレイ基板。
【請求項１６】
前記第１出力パッド部は、前記データラインと同一の層に形成されることを特徴とする請求項１５記載のアレイ基板。
【請求項１７】
アレイ基板及び前記アレイ基板と対向する対向基板からなり画像を表示する表示パネルと、
前記アレイ基板上に実装され、前記表示パネルを駆動させる駆動チップと、
を含み、
前記アレイ基板は、
アレイ領域、前記アレイ領域に隣接した信号伝送領域、及び前記駆動チップが実装されるチップ実装領域に区分されるベース基板と、
前記ベース基板の前記チップ実装領域内に具備され、外部から各種制御信号の入力を受ける入力パッド部と、
前記ベース基板の前記チップ実装領域内に具備され、駆動信号を出力する第１出力パッド部と、
前記ベース基板の前記チップ実装領域内に具備され、前記第１出力パッド部と互いに異なる層に形成されて駆動信号を出力する第２出力パッド部と、
前記アレイ領域内に形成され、信号ライン部及び前記信号ライン部に電気的に連結されたスイッチング素子からなる画素アレイと、
前記信号ライン部と前記第１及び第２出力パッド部とを電気的に連結させるために前記信号伝送領域に具備された信号伝送部と、
を含むことを特徴とする表示装置。
【請求項１８】
前記駆動チップは、
前記入力パッド部と電気的に連結される入力バンプ部と、
前記第１出力パッド部と電気的に連結される第１出力バンプ部と、
前記第２出力パッド部と電気的に連結される第２出力バンプ部と、を含むことを特徴とする請求項１７記載の表示装置。
【請求項１９】
前記駆動チップの前記入力バンプ部、前記第１出力バンプ部、及び前記第２出力バンプ部と、前記入力パッド部、前記第１出力パッド部、及び前記第２出力パッド部とを電気的に連結する異方性導電フィルムをさらに含むことを特徴とする請求項１８記載のアレイ基板。
【請求項２０】
前記駆動チップは、前記チップ実装領域の第１〜第４想像線にそれぞれ対応する第１〜第４辺からなる長方形形状の平面構造を有し、
前記入力バンプ部は、前記第１辺に隣接して具備され、前記第１及び第２出力バンプ部は、前記第２〜第４辺のうち少なくとも二つの辺にそれぞれ隣接して具備されることを特徴とする請求項１９記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアレイ基板及びそれを有する表示装置に関し、さらに詳細には、空間活用度を向上させることで高解像度を具現可能なアレイ基板及びそれを有する表示装置に関する。
【背景技術】
【０００２】
一般的に、液晶表示装置は、データ信号とゲート信号に応答して画像を表示する液晶表示パネル、データ信号を出力するデータ駆動チップ、及びゲート信号を出力するゲート駆動チップを含む。
【０００３】
液晶表示装置は、チップオンフィルム（以下、ＣＯＦ）方式でデータ駆動チップが実装されたデータ側テープキャリアパッケージ（以下、ＴＣＰ）及びＣＯＦ方式でゲート駆動チップが実装されたゲート側ＴＣＰを具備する。この場合、データ側ＴＣＰとゲート側ＴＣＰはアウターリードボンディング（Ｏｕｔｅｒ  Ｌｅａｄ  Ｂｏｎｄｉｎｇ；ＯＬＢ）方式を通じて液晶表示パネルに付着される。
【０００４】
これとは異なり、データ駆動チップ及びゲート駆動チップは、チップオングラス（以下、ＣＯＧ）方式によって液晶表示パネル上に直接的に実装される。ＣＯＧ実装方式によって液晶表示パネルのデータ側にはデータラインと連結されるデータ駆動チップが実装され、ゲート側にはゲートラインと連結されるゲート駆動チップが実装される。
【０００５】
特に、ＣＯＧ方式でデータ駆動チップとゲート駆動チップが実装される場合、液晶表示パネルのチップ実装領域にはチップから各種信号の入力を受けるための複数のパッドが形成される。しかし、近年、液晶表示パネルの解像度が増加され、一つのチップ実装領域内に形成されるパッドの個数が増加される。
【０００６】
パッドの個数を増加させるためにチップ実装領域のサイズまたは個数を増加させると、液晶表示パネルの全体的なサイズが増加される。従って、液晶表示パネルのサイズを増加させず、高解像度具現のために一つのチップ実装領域内にパッドの個数を増加させることができる技術が要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って、本発明の目的は、空間活用度を向上させることで高解像度を具現可能なアレイ基板を提供することにある。
【０００８】
また、本発明の他の目的は、上記したアレイ基板を有する表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一特徴よるアレイ基板は、ベース基板、入力パッド部、第１出力パッド部、第２出力パッド部、画素アレイ、及び信号伝送部を含む。
【００１０】
前記ベース基板は、アレイ領域、前記アレイ領域に隣接した信号伝送領域、及び前記信号伝送領域に隣接したチップ実装領域に区分される。前記入力パッド部は前記ベース基板の前記チップ実装領域内に具備され、外部から各種制御信号の入力を受ける。前記第１出力パッド部は前記ベース基板の前記チップ実装領域内に具備される。前記第２出力パッド部は前記第１出力パッド部と同一のチップ実装領域内に具備され、前記第１出力パッド部と互いに異なる層に形成される。前記画素アレイは信号ライン部及び前記信号ライン部に電気的に連結されたスイッチング素子からなり前記アレイ領域内に形成される。前記信号伝送部は前記信号ライン部と前記第１及び第２出力パッド部とを電気的に連結させるために前記信号伝送領域に具備される。
【００１１】
本発明の他の特徴による表示装置は、画像を表示する表示パネル及び前記表示パネルを駆動させる駆動チップを含む。前記表示パネルはアレイ基板、前記アレイ基板と対向する対向基板からなり、前記駆動チップは前記アレイ基板上に実装される。
【００１２】
前記アレイ基板は、ベース基板、入力パッド部、第１出力パッド部、第２出力パッド部、画素アレイ、及び信号伝送部を含む。
【００１３】
前記ベース基板は、アレイ領域、前記アレイ領域に隣接した信号伝送領域、及び前記信号伝送領域に隣接し、前記駆動チップが実装されるチップ実装領域に区分される。前記入力パッド部は前記ベース基板の前記チップ実装領域内に具備され、外部から各種制御信号の入力を受ける。前記第１出力パッド部は前記ベース基板の前記チップ実装領域内に具備される。前記第２出力パッド部は前記第１出力パッド部と同一のチップ実装領域内に具備され、前記第１出力パッド部と互いに異なる層に形成される。前記画素アレイは信号ライン部及び前記信号ライン部に電気的に連結されたスイッチング素子からなり前記アレイ領域内に形成される。前記信号伝送部は前記信号ライン部と前記第１及び第２出力パッド部とを電気的に連結させるために前記信号伝送領域に具備される。
【発明の効果】
【００１４】
本発明のアレイ基板及びそれを有する表示装置によれば、第１及び第２出力パッド部は互いに異なる層に具備され、チップ実装領域を画定する四つの想像線のうち少なくとも二つに隣接して形成された出力パッドを含むことで、アレイ基板の空間活用度を改善することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の望ましい実施の形態を詳細に説明する。
【００１６】
図１は本発明の一実施の形態によるアレイ基板の平面図であり、図２は図１に示されたＩ部分の拡大図である。
【００１７】
図１に示すように、本発明の一実施の形態によるアレイ基板１００はベース基板１１０及び画素アレイ（ＰＡ）を含む。
【００１８】
ベース基板１１０は、アレイ領域（ＡＡ）、アレイ領域（ＡＡ）に隣接した第１及び第２信号伝送領域（ＴＡ１，ＴＡ２）、第１信号伝送領域（ＴＡ１）に隣接した複数の第１チップ実装領域（ＣＡ１）、及び第２信号伝送領域（ＴＡ２）に隣接した複数の第２実装領域（ＣＡ２）に区分される。アレイ領域（ＡＡ）は、一般的に第１面、第２面、第３面、及び第４面を有する矩形形状である。第１面は第３面に対向し、第２面は第４面に対向する。第１信号伝送領域（ＴＡ１）はアレイ領域（ＡＡ）の第１面に隣接し、第２信号伝送領域（ＴＡ２）はアレイ領域（ＡＡ）の第２面に隣接する。
【００１９】
画素アレイ（ＰＡ）は複数のデータライン（ＤＬ）及び複数のゲートライン（ＧＬ）（信号ライン部）を含む。図１では説明の便宜上一つのデータラインと一つのゲートラインを示す。複数のゲートライン（ＧＬ）は第１方向Ｄ１に延長され、複数のデータライン（ＤＬ）は第１方向（Ｄ１）と直交する第２方向（Ｄ２）に延長される。複数のデータライン（ＤＬ）と複数のゲートライン（ＧＬ）は互いに絶縁するように交差しマトリックス形態の複数の画素領域を画定する。即ち、画素領域は互いに隣接する一対のゲートライン（ＧＬ）と互いに隣接する一対のデータライン（ＤＬ）によって画定される。
【００２０】
また、画素アレイ（ＰＡ）は各画素領域に具備された薄膜トランジスタ（ＴＲ）及び画素電極（ＰＥ）をさらに含む。薄膜トランジスタ（ＴＲ）は各画素領域を画定するデータライン（ＤＬ）とゲートライン（ＧＬ）に電気的に連結される。特に、薄膜トランジスタ（ＴＲ）は、ゲートライン（ＧＬ）に連結されたゲート電極、データライン（ＤＬ）に連結されたソース電極、及び画素電極（ＰＥ）に連結されたドレイン電極を含む。
【００２１】
ゲートライン（ＧＬ）は、アレイ領域（ＡＡ）の第１面に隣接する一端とアレイ領域（ＡＡ）の第３面に隣接する他端を有する。第１信号伝送領域（ＴＡ１）は複数のゲートライン（ＤＬ）の一端部に隣接する。データライン（ＤＬ）はアレイ領域（ＡＡ）の第２面に隣接する一端とアレイ領域（ＡＡ）の第４面に隣接する他端を有する。第２信号伝送領域（ＴＡ２）は複数のデータライン（ＤＬ）の一端部に隣接する。第１信号伝送領域（ＴＡ１）には複数のゲートライン（ＧＬ）の一端部から延長された複数のゲート側伝送ライン（ＧＴＬ）（信号伝送部）が具備される。また、第２信号伝送領域（ＴＡ２）には複数のデータライン（ＤＬ）の一端部から延長された複数のデータ側伝送ライン（ＤＴＬ）（信号伝送部）が具備される。
【００２２】
複数の第１チップ領域（ＣＡ１）は複数のゲート側駆動チップ（図示せず）が実装される領域であり、複数の第２チップ実装領域（ＣＡ２）は複数のデータ側駆動チップ（図示せず）が実装される領域である。複数の第１及び第２チップ実装領域（ＣＡ１，ＣＡ２）内には複数のパッドが具備される。
【００２３】
第１及び第２チップ実装領域（ＣＡ１，ＣＡ２）内での複数のパッドの配置構造は互いに同一である。従って、以後一つの第２チップ実装領域（ＣＡ２）を拡大して示した図２を参照してパッドの配置構造を説明する。
【００２４】
図２に示されたように、第２チップ実装領域（ＣＡ２）には入力パッド（ＩＰ）、第１出力パッド部（ＯＰ１）、及び第２出力パッド部（ＯＰ２）が具備される。第２チップ実装領域（ＣＡ２）は、第１想像線（Ｌ１）、第２想像線（Ｌ２）、第３想像線（Ｌ３）、及び第４想像線（Ｌ４）によって画定される長方形形状を有する。このとき、第１及び第２想像線（Ｌ１，Ｌ２）はゲートライン（ＧＬ）と平行な第１方向（Ｄ１）に延長され、第３及び第４想像線（Ｌ３，Ｌ４）はデータライン（ＤＬ）と平行な第２方向に延長される。ここで、第１及び第２想像線（Ｌ１，Ｌ２）は第３及び第４想像線（Ｌ３，Ｌ４）より長い。なお、第１想像線（Ｌ１）に沿って配列される複数の入力パッド（ＩＰ）は入力パッド部を構成する。
【００２５】
第１出力パッド部（ＯＰ１）は、複数の第１出力パッド（ＯＰ１１）、複数の第２出力パッド（ＯＰ１２）、及び複数の第３出力パッド（ＯＰ１３）を含む。第１出力パッド（ＯＰ１１）は、第２想像線（Ｌ２）に隣接して具備され、第１方向（Ｄ１）に沿って２列に配列される。即ち、第１出力パッド（ＯＰ１１）は第２想像線（Ｌ２）に隣接する出力パッドの第１列と、出力パッドの第１列と隣接する出力パッドの第２列を含む。ここで、出力パッドの第２列と第２想像線（Ｌ２）との間隔は出力パッドの第１列と第２想像線（Ｌ２）との間隔より大きい間隔を有して配置される。また、第１出力パッド（ＯＰ１１）はジグザグパターンに配列される。即ち、第１出力パッド（ＯＰ１１）は第１方向（Ｄ１）に整列され、第１列の第１出力パッド（ＯＰ１１）と第２列の第１出力パッド（ＯＰ１１）とが交互に配列される。第２出力パッド（ＯＰ１２）と第３出力パッド（ＯＰ１３）は第３及び第４想像線（Ｌ３，Ｌ４）にそれぞれ隣接して第２方向（Ｄ２）に沿って整列される。
【００２６】
第２出力パッド部（ＯＰ２）は第１出力パッド部（ＯＰ１）と互いに異なる層に具備され、複数の第４出力パッド（ＯＰ２１）、複数の第５出力パッド（ＯＰ２２）、及び複数の第６出力パッド（ＯＰ２３）を含む。第４出力パッド（ＯＰ２１）は第１出力パッド（ＯＰ１１）より第２チップ実装領域（ＣＡ２）の内側に具備され第１方向（Ｄ１）に整列される。言い換えれば、第４出力パッド（ＯＰ２１）は、第２チップ実装領域（ＣＡ２）の中央部に具備される。第５及び第６出力パッド（ＯＰ２２，ＯＰ２３）は第２及び第３出力パッド（ＯＰ１２，ＯＰ１３）より第２チップ実装領域（ＣＡ２）の内側にそれぞれ具備され、第２方向（Ｄ２）に整列される。言い換えれば、第１及び第２出力パッド部（ＯＰ１，ＯＰ２）は、第２チップ実装領域（ＣＡ２）の第１及び第２領域にそれぞれ配置され、第２チップ実装領域（ＣＡ２）の第２領域は第２チップ実装領域（ＣＡ２）の第１領域よりも内側に存在する。
【００２７】
入力パッド（ＩＰ）は第１想像線（Ｌ１）に隣接して具備され、外部から各種制御信号の入力を受ける。入力パッド（ＩＰ）に入力された各種制御信号は第２チップ実装領域（ＣＡ２）に実装されるデータ側駆動チップ（図示せず）に提供される。一方、第１及び第２出力パッド部（ＯＰ１，ＯＰ２）はデータ側駆動チップからデータ信号の提供を受ける。第１及び第２出力パッド部（ＯＰ１，ＯＰ２）は第２信号伝送領域（ＴＡ２）に具備された複数のデータ側伝送ライン（ＤＴＬ）と電気的に連結される。従って、第１及び第２出力パッド（ＯＰ１，ＯＰ２）から出力されたデータ信号は複数のデータ側伝送ライン（ＤＴＬ）を通じてアレイ領域（ＡＡ）に具備された複数のデータライン（ＤＬ）に提供される。
【００２８】
図３は、図２に示されたII−II’線に沿った断面図である。
【００２９】
図３に示すように、ベース基板１１０上にはシリコン窒化膜またはシリコン酸化膜からなるゲート絶縁膜（第１絶縁膜）１２０が形成される。示されてはいないが、ゲート絶縁膜１２０はアレイ領域（ＡＡ、図１に図示）でベース基板１１０上に形成された複数のゲート電極及び複数のゲートラインをカバーする。複数のゲート電極と複数のゲートラインはフォトリソグラフィ工程のような工程によってベース基板１１０上に形成された第１金属膜（図示せず）から形成される。
【００３０】
第２チップ実装領域に対応してゲート絶縁膜１２０上には第１出力パッド（ＯＰ１１）及び入力パッド（ＩＰ）が形成される。図示していないが、アレイ領域（ＡＡ）に対応してゲート絶縁膜１２０上には複数のデータラインと複数のソース及びドレイン電極が形成される。ここで、第１出力パッド（ＯＰ１１）及び入力パッド（ＩＰ）は、第１金属膜と異なる第２金属膜（図示せず）から形成される。本発明において、複数のデータラインと複数のソース及びドレイン電極はフォトリソグラフィ工程のような工程によって第２金属膜から形成される。すなわち、本実施の形態では、第１出力パッド部（ＯＰ１）が、データラインと同一の層に形成される。
【００３１】
第１出力パッド（ＯＰ１１）及び入力パッド（ＩＰ）は保護膜（第２絶縁膜）１３０または有機絶縁膜１４０によってカバーされる。本実施の形態では、第１出力パッド（ＯＰ１１）及び入力パッド（ＩＰ）は保護膜１３０によってカバーされ、有機絶縁膜１４０は保護膜１３０上に具備される。このとき、保護膜１３０及び有機絶縁膜１４０には第１出力パッド（ＯＰ１１）及び入力パッド（ＩＰ）を露出させる第１及び第２コンタクトホール１４１，１４２が形成される。有機絶縁膜１４０上には第１及び第２コンタクトホール１４１，１４２を通じて第１出力パッド（ＯＰ１１）と入力パッド（ＩＰ）に電気的に連結された第１及び第２パッド電極１５１，１５２が形成される。本発明の一例で、第１及び第２パッド電極１５１，１５２はインジウム錫酸化物またはインジウム亜鉛酸化物のような透明性の導電物質からなる。
【００３２】
第４出力パッド（ＯＰ２１）は、保護膜１３０または有機絶縁膜１４０上に具備される。本実施の形態では、第４出力パッド（ＯＰ２１）は、保護膜１３０上に形成され、有機絶縁膜１４０によってカバーされる。従って、第４出力パッド（ＯＰ２１）は第１出力パッド（ＯＰ１１）と互いに異なる層に具備される。ここで、第４出力パッド（ＯＰ２１）は第２金属膜と同一の物質からなる。本発明の一例で、第２金属膜は、クロム、クロム−アルミニウム合金（ＣｒＡｌ）、モリブデン（Ｍｏ）、モリブデン合金、モリブデン−アルミニウム−モリブデン合金（ＭｏＡｌＭｏ）、または銅（Ｃｕ）からなる。
【００３３】
第４出力パッド（ＯＰ２１）が保護膜１３０上に具備される場合、有機絶縁膜１４０には第４出力パッド（ＯＰ２１）を露出させる第３コンタクトホール１４３がさらに形成される。有機絶縁膜１４０上には第３コンタクトホール１４３を通じて第４出力パッド（ＯＰ２１）と電気的に連結される第３パッド電極１５３がさらに具備される。
【００３４】
図示していないが、第４出力パッド（ＯＰ２１）は第１金属膜から形成されベース基板１１０上に形成されることができる。このとき、第４出力パッド（ＯＰ２１）は複数のゲートラインと同時にパターニングされることで、アレイ基板１００を形成するために使用されるマスクの個数が減少される。このとき、第４出力パッド（ＯＰ２１）を露出させるためにゲート絶縁膜１２０、保護膜１３０、及び有機絶縁膜１４０にはコンタクトホールが形成される。
【００３５】
このように、一つのチップ実装領域内に具備されるパッドが互いに異なる層に具備されるように２分割されることで、チップ実装領域のサイズを増加させずにパッドの個数を増加させることができる。従って、高解像度のアレイ基板１００でチップ実装領域を十分に確保することができ、その結果、高解像度アレイ基板１００の空間を効率的に使用することができる。
【００３６】
図４は本発明の他の実施の形態によるアレイ基板の図１に示されたＩ部分を拡大して示した拡大図であり、図５は図４に示されたIII−III’線に沿った断面図である。
【００３７】
図４に示すように、第２チップ実装領域（ＣＡ２）を画定する第３及び第４想像線Ｌ３，Ｌ４の外側、即ち、図１に示された第２信号伝送領域（ＴＡ２）には第１及び第２テストパッド（検査パッド）（ＴＰ１，ＴＰ２）がそれぞれ具備される。第１テストパッド（ＴＰ１）は、アレイ領域（ＡＡ、図１に図示）に具備された複数のデータラインのうち奇数番目のデータラインの一端部を電気的に連結する第１短絡バー（ＳＢ１）に電気的に連結される。また、第２テストパッド（ＴＰ２）は複数のデータラインのうち偶数番目のデータライン（ＤＬ）の一端部を電気的に連結する第２短絡バー（ＳＢ２）に電気的に連結される。第１及び第２テストパッド（ＴＰ１，ＴＰ２）は、外部の装置（図示せず）からテスト信号の提供を受けるために配列される。
【００３８】
図５に示されたように、第２信号伝送領域（ＴＡ２）で第３及び第６出力パッド（ＯＰ１３，ＯＰ２３）から延長されたデータ側伝送ライン（ＤＴＬ）（第１及び第２伝送ライン）はゲート絶縁膜１２０上に形成される。一方、第２テストパッド（ＴＰ２）は有機絶縁膜１４０上に形成される。本発明の他の一例で、第２テストパッド（ＴＰ２）は保護膜１３０上に形成される。
【００３９】
このように、第１及び第２テストパッド（ＴＰ１，ＴＰ２）は、データ側伝送ライン（ＤＴＬ）と互いに異なる層に具備され電気的に絶縁される。従って、第１及び第２出力パッド部（ＯＰ１，ＯＰ２）が形成される空間が拡張されても、第１及び第２テストパッド（ＴＰ１，ＴＰ２）は空間の制約を受けない。その結果、アレイ基板１００の空間活用に対する効率性を向上させる。
【００４０】
図６は本発明のさらに他の実施の形態による表示装置の平面図である。但し、図６に示された構成要素のうち図１に示された構成要素と同一の構成要素に対しては同一の参照符号を併記し、それに対する具体的な説明は省略する。
【００４１】
図６に示すように、本発明の他の実施の形態による表示装置５００は、表示パネル３００、表示パネル３００にゲート信号を出力するゲート駆動チップ４１０、及び表示パネル３００にデータ信号を出力するデータ駆動チップ４２０を含む。表示パネル３００は、アレイ基板１００、アレイ基板１００と向き合う対向基板２００、及びアレイ基板１００と対向基板２００との間に介在された液晶層（図示せず）を含む。対向基板２００は制限してはいないが共通電極（図示せず）及びカラーフィルタ（図示せず）を含むカラーフィルタ基板である。
【００４２】
アレイ基板１００の第１チップ実装領域（ＣＡ１、図１に図示）にはゲート駆動チップ４１０が実装され、第２チップ実装領域（ＣＡ２、図１に図示）にはデータ駆動チップ４２０が実装される。ゲート駆動チップ４１０は外部から入力された各種制御信号に応答してゲート信号を出力し、データ駆動チップ４２０は外部から入力された各種制御信号に応答してデータ信号を出力する。
【００４３】
以後、図７及び図８を参照してデータ駆動チップ４２０に形成されるバンプの配列構造及びデータ駆動チップ４２０とアレイ基板１００との結合構造を説明する。但し、ゲート駆動チップ４１０はデータ駆動チップ４２０と同一の配列構造を有するバンプを具備し、同一の方式でアレイ基板１００と結合されるので、ゲート駆動チップ４１０に関する説明は省略する。
【００４４】
図７は図６に示されたデータ駆動チップの背面図であり、図８は図６に示されたIＶ−IＶ’線に沿った断面図である。
【００４５】
図７に示すように、データ駆動チップ４２０の背面には入力バンプ（ＩＢ）、第１出力バンプ部（ＯＢ１）、及び第２出力バンプ部（ＯＢ２）が具備される。背面は長方形形状からなり、背面の互いに平行な第１辺（Ｓ１）及び第２辺（Ｓ２）が第１方向（Ｄ１）と平行であるとき、互いに平行な第３辺及び第４辺は第２方向（Ｄ２）と平行である。
【００４６】
第１出力バンプ部（ＯＢ１）は、複数の第１出力バンプ（ＯＢ１１）、複数の第２出力バンプ（ＯＢ１２）、及び複数の第３出力バンプ（ＯＢ１３）を含む。第１出力バンプ（ＯＢ１１）は第２辺（Ｓ２）に隣接して具備され、第１方向（Ｄ１）に沿って２列に配列される。第２出力バンプ（ＯＢ１２）と第３出力バンプ（ＯＢ１３）は第３辺及び第４辺（Ｓ３，Ｓ４）にそれぞれ隣接して第２方向Ｄ２に沿って整列される。
【００４７】
第２出力バンプ部（ＯＢ２）は、複数の第４出力バンプ（ＯＢ２１）、複数の第５出力バンプ（ＯＢ２２）、及び複数の第６出力バンプ（ＯＢ２３）を含む。第４出力バンプ（ＯＢ２１）は第１出力バンプ（ＯＢ１１）より背面の内側に具備され第１方向（Ｄ１）に整列される。第５及び第６出力バンプ（ＯＢ２２，ＯＢ２３）は第２及び第３出力バンプ（ＯＢ１２，ＯＢ１３）より背面の内側にそれぞれ具備され、第２方向（Ｄ２）に整列される。一方、入力バンプ（ＩＢ）は第１辺（Ｓ１）に隣接して具備され、複数の入力バンプ（ＩＢ）は入力バンプ部を構成する。
【００４８】
図７及び図８に示されたように、データ駆動チップ４２０をアレイ基板のチップ実装領域に固定するためにデータ駆動チップ４２０とアレイ基板との間には異方性導電フィルム４５０が介在される。異方性導電フィルム４５０は接着層４５１及び接着層４５１に介在された複数の導電粒子４５２を含む。以後、異方性導電フィルム４５０が介在された状態でデータ駆動チップ４２０とアレイ基板１００が熱圧着されると、データ駆動チップ４２０はアレイ基板１００に固定される。この際、複数の導電粒子４５２を通じてデータ駆動チップ４２０から出力されたデータ信号はアレイ基板１００側に伝達される。
【００４９】
具体的に、データ駆動チップ４２０の入力バンプ（ＩＢ）はアレイ基板１００に形成された入力パッド（ＩＰ）と電気的に連結され、データ駆動チップ４２０の第１及び第２出力バンプ（ＯＢ１，ＯＢ２）はアレイ基板１００に形成された第１及び第２出力パッド部（ＯＰ１，ＯＰ２）とそれぞれ電気的に連結される。アレイ基板１００の入力パッド（ＩＰ）は外部の装置から各種制御信号の入力を受け、ＡＣＦ（４５０）を経由してデータ駆動チップ４２０の入力バンプ（ＩＢ）に提供する。データ駆動チップ４２０は各種制御信号に応答してデータ信号を発生する。発生されたデータ信号は第１及び第２出力バンプ部（ＯＢ１，ＯＢ２）を通じて出力され、第１及び第２出力バンプ部ＯＰ１，ＯＰ２はＡＣＦ（４５０）を経由して第１及び第２出力バンプ（ＯＢ１，ＯＢ２）からデータ信号の入力を受ける。以後、データ信号はデータ側伝送ライン（ＤＴＬ、図１に図示）を通じてアレイ基板１００のデータライン（ＤＬ、図１に図示）に提供される。
【００５０】
図１〜図８に示されたアレイ基板１００にはゲート駆動チップ４１０が実装される。類似に、ゲート駆動チップ（４１０、図６に図示）はＡＣＦ（４５０）を経由して第１チップ実装領域（ＣＡ１、図１に図示）内でアレイ基板１００上に実装される。図示してはいないが、本発明の他の一例でゲート信号を出力するゲート駆動部が画素アレイ（ＰＡ、図１に図示）と同一の薄膜工程を通じてアレイ基板１００に形成される。また、複数個に分離されたデータ駆動チップ４２０は一つのチップで統合される。
【００５１】
このようなアレイ基板及びそれを有する表示装置によると、第１及び第２出力パッド部それぞれはアレイ基板上の互いに異なる層に形成される。付加的に、アレイ基板はチップ実装領域を画定する四つの想像線のうち少なくとも二つに隣接して形成された出力パッドを含む。
【００５２】
従って、アレイ基板の空間活用度は向上され、アレイ基板のサイズを増加させず高解像度を得ることができる。
【００５３】
以上、本発明の実施の形態によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施の形態によるアレイ基板の平面図である。
【図２】図１に示されたI部分の拡大図である。
【図３】図２に示されたII−II’線に沿った断面図である。
【図４】本発明の他の実施の形態によるアレイ基板の図１に示されたI部分を拡大して示した拡大図である。
【図５】図４に示されたIII−III’線に沿った断面図である。
【図６】本発明のさらに他の実施の形態による表示装置の平面図である。
【図７】図６に示されたデータ駆動チップの背面図である。
【図８】図６に示されたIＶ−IＶ’線に沿った平面図である。
【符号の説明】
【００５５】
１００    アレイ基板、
１１０    ベース基板、
１２０    ゲート絶縁層、
１３０    保護膜、
１４０    有機絶縁膜、
２００    対向基板、
３００    表示パネル、
４１０    ゲート駆動チップ、
４２０    データ駆動チップ、
５００    表示装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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