(57)【要約】【課題】  消費電力を低減することが可能な、動作の安定性が高いＰＬＬ周波数シンセサイザ、半導体集積回路および通信装置を提供する。【解決手段】  可変分周器は、複数段のＤ−ＦＦ２１，２２，２３，・・・で構成される。Ｄ−ＦＦ２１において、スイッチ回路ＳＷ１〜ＳＷ５がオフ状態のとき、トランジスタＴｒ１，Ｔｒ３によってバイアス電流Ｉ１，Ｉ３が流れる。スイッチ回路ＳＷ１〜ＳＷ５がオン状態のとき、トランジスタＴｒ１〜Ｔｒ４によってバイアス電流Ｉ１〜Ｉ４が流れる。また、Ｑ端子３６およびＱＸ端子３７から出力される信号の電圧振幅は、常に（Ｉbias×ＲＬ）／２となる。したがって、可変分周器の消費電力を低減することが可能になる。【選択図】        図３
2007019840.tif 000002
【特許請求の範囲】
【請求項１】
位相同期ループによる発振周波数制御を行なって所望の発振周波数の発振クロック信号を生成するＰＬＬ周波数シンセサイザであって、
所定の周波数の基準クロック信号を生成する基準発振器、
前記基準クロック信号を所定の分周比で分周して出力する基準分周器、
複数段の分周回路で構成され、前記発振クロック信号を可変分周比で分周して出力する可変分周器、
前記基準分周器の出力信号と前記可変分周器の出力信号の位相を比較し、比較結果に応じた位相差信号を出力する位相比較器、
前記位相差信号に応じた発振周波数の前記発振クロック信号を生成する発振回路、および
前記基準分周器の分周比と前記可変分周器の可変分周比を設定して位相同期ループによる発振周波数制御を行なうとともに、前記可変分周器の動作周波数帯域が前記所望の発振周波数を含むように、前記可変分周器を構成する前記複数段の分周回路のバイアス電流値を変化させる制御回路を備える、ＰＬＬ周波数シンセサイザ。
【請求項２】
前記制御回路は、前記所望の発振周波数が予め定められた周波数よりも高い場合は、前記複数段の分周回路のバイアス電流値を大きくし、前記所望の発振周波数が前記予め定められた周波数よりも低い場合は、前記複数段の分周回路のバイアス電流値を小さくする、請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項３】
前記制御回路は、前記所望の発振周波数が予め定められた周波数よりも高い場合は、前記複数段の分周回路のバイアス電流値を第１の値に設定して、前記可変分周器の動作周波数帯域の上限が、前記発振回路の発振周波数が変化し得る周波数帯域の上限よりも大きくなるようにし、前記所望の発振周波数が前記予め定められた周波数よりも低い場合は、前記複数段の分周回路のバイアス電流値を前記第１の値よりも小さな第２の値に設定して、前記可変分周器の動作周波数帯域の下限が、前記発振回路の発振周波数が変化し得る周波数帯域の下限よりも小さくなるようにする、請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項４】
前記制御回路は、予め定められまたは外部から入力された前記基準クロック信号の周波数と、前記基準分周器の分周比と、前記可変分周器の可変分周比とに基づいて前記所望の発振周波数を算出し、算出された周波数が前記予め定められた周波数よりも高いか低いかを判定する、請求項２または請求項３に記載のＰＬＬ周波数シンセサイザ。
【請求項５】
さらに、前記基準発振器から出力される前記基準クロック信号の周波数を測定する周波数カウンタを備え、
前記制御回路は、前記周波数カウンタによって測定された前記基準クロック信号の周波数と、前記基準分周器の分周比と、前記可変分周器の可変分周比とに基づいて前記所望の発振周波数を算出し、算出された周波数が前記予め定められた周波数よりも高いか低いかを判定する、請求項２または請求項３に記載のＰＬＬ周波数シンセサイザ。
【請求項６】
さらに、前記基準分周器の出力信号の周波数を測定する周波数カウンタを備え、
前記制御回路は、前記周波数カウンタによって測定された前記基準分周器の出力信号の周波数と、前記可変分周器の可変分周比とに基づいて前記所望の発振周波数を算出し、算出された周波数が前記予め定められた周波数よりも高いか低いかを判定する、請求項２または請求項３に記載のＰＬＬ周波数シンセサイザ。
【請求項７】
前記制御回路は、前記所望の発振周波数が前記予め定められた周波数よりも高い場合は、前記発振回路の発振周波数を前記予め定められた周波数よりも高い値に初期設定し、その後に前記複数段の分周回路のバイアス電流値を前記第１の値に設定して位相同期ループによる発振周波数制御を開始し、前記所望の発振周波数が前記予め定められた周波数よりも低い場合は、前記発振回路の発振周波数を前記予め定められた周波数よりも低い値に初期設定し、その後に前記複数段の分周回路のバイアス電流値を前記第２の値に設定して位相同期ループによる発振周波数制御を開始する、請求項３に記載のＰＬＬ周波数シンセサイザ。
【請求項８】
前記制御回路は、前記複数段の分周回路のバイアス電流値を前記第１の値に設定して位相同期ループによる発振周波数制御を開始し、その後、前記所望の発振周波数が前記予め定められた周波数よりも高い場合は、前記複数段の分周回路のバイアス電流値を前記第１の値のままにし、前記所望の発振周波数が前記予め定められた周波数よりも低い場合は、前記複数段の分周回路のバイアス電流値を前記第２の値に設定変更する、請求項３に記載のＰＬＬ周波数シンセサイザ。
【請求項９】
前記制御回路は、前記複数段の分周回路のバイアス電流値を変化させる場合、各分周回路の出力信号の電圧振幅が常に一定になるように、各分周回路の負荷インピーダンスの値を変化させる、請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項１０】
請求項１から請求項９までのいずれかに記載のＰＬＬ周波数シンセサイザが１チップの半導体基板上に集積された、半導体集積回路。
【請求項１１】
請求項１から請求項９までのいずれかに記載のＰＬＬ周波数シンセサイザを備えた、通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＰＬＬ周波数シンセサイザ、半導体集積回路および通信装置に関し、位相同期ループによる発振周波数制御を行なって所望の発振周波数の発振クロック信号を生成するＰＬＬ周波数シンセサイザ、半導体集積回路および通信装置に関する。
【背景技術】
【０００２】
図１０は、従来のＰＬＬ（Phase Locked Loop：位相同期ループ）周波数シンセサイザの概略構成を示すブロック図である。図１０において、このＰＬＬ周波数シンセサイザは、基準発振器１０１、基準分周器１０２、位相比較器１０３、チャージポンプ１０４、ループフィルタ（ＬＰＦ）１０５、電圧制御発振器（ＶＣＯ）１０６、可変分周器１０７および制御回路１０８を備える。
【０００３】
基準発振器１０１は、所定の周波数ｆclkの基準クロック信号を生成する。基準分周器１０２は、基準発振器１０１からの基準クロック信号を分周比Ｒで分周（周波数を１／Ｒ倍に変換）して、周波数ｆref（＝ｆclk／Ｒ）の信号を出力する。
【０００４】
可変分周器１０７は、電圧制御発振器１０６から出力された周波数ｆvco（発振周波数）を有する発振クロック信号を可変分周比Ｎで分周（周波数を１／Ｎ倍に変換）して、周波数ｆvar（＝ｆvco／Ｎ）の信号を出力する。位相比較器１０３は、基準分周器１０２の出力信号と可変分周器１０７の出力信号の位相および周波数を比較し、比較結果に応じた位相差信号ＵＰ，ＤＮを出力する。
【０００５】
チャージポンプ１０４は、位相比較器１０３からの位相差信号ＵＰに応答してループフィルタ１０５に正電流を供給し、位相差信号ＤＮに応答してループフィルタ１０５に負電流を供給する。ループフィルタ１０５は、チャージポンプ１０４の出力電流を積分して制御電圧ＶＣを出力する。電圧制御発振器１０６は、ループフィルタ１０５からの制御電圧ＶＣに応じた周波数ｆvcoの発振クロック信号を生成する。位相比較器１０３、チャージポンプ１０４、ループフィルタ１０５、電圧制御発振器１０６および可変分周器１０７は位相同期ループを構成する。
【０００６】
制御回路１０８は、外部からの制御信号に基づいて、基準分周器１０２の分周比Ｒおよび可変分周器１０７の可変分周比Ｎを設定する。
【０００７】
このＰＬＬ周波数シンセサイザでは、基準分周器１０２の出力信号と可変分周器１０７の出力信号の位相差がなくなるように電圧制御発振器１０６にフィードバック制御をかけることによって、位相同期ループがロック状態になり、所望の発振周波数ｆvcoの発振クロック信号が生成される。位相同期ループがロック状態になったとき、ｆref＝ｆvarが成立する。すなわち、ｆvco＝（Ｎ／Ｒ）×ｆclkが成立し、基準発振器１０１によって生成された基準クロック信号の周波数ｆclkを（Ｎ／Ｒ）倍した周波数ｆvcoの発振クロック信号が、電圧制御発振器１０６から出力される。可変分周比Ｎを変化させることによって、発振周波数ｆvcoを所望の値に調整することができる。
【０００８】
ここで、発振周波数ｆvcoは、可変分周器１０７の動作周波数帯域内に収まっている必要がある。発振周波数ｆvcoが可変分周器１０７の動作周波数帯域を超えてしまうと、可変分周器１０７の正常な動作が保証されない。可変分周器１０７の動作周波数帯域はそのバイアス電流値に依存し、バイアス電流値が増加すると動作周波数帯域が高周波側に広がる特性を有する。
【０００９】
電圧制御発振器１０６の発振周波数ｆvcoが変化し得る周波数帯域（発振周波数帯域）は、回路のバラツキなどを考慮して、実際に使用する発振周波数帯域よりも広くなるように設計される。したがって、可変分周器１０７の動作周波数帯域は、実際に使用する発振周波数帯域よりも十分に広くなるように設計される。可変分周器１０７の動作周波数帯域が発振周波数ｆvcoの変化し得る周波数帯域の上限値をカバーするために、可変分周器１０７のバイアス電流値が大きな値に設定されているので、消費電力が大きいという問題があった。
【００１０】
下記の特許文献１には、動作帯域の調整が可能な分周器が開示されている。これによると、外部端子より電圧ＶＣＳ（Common Switch Voltage：共通スイッチ電圧）を調整することにより回路全体の消費電流を変化させ、それによって分周器の動作帯域を適宜なものに調整する。
【００１１】
図１１は、従来の動作周波数帯域の調整が可能な分周器の主要部であるＤ−ＦＦ（Ｄ型−フリップフロップ）の概略構成を示す回路図である。図１１において、このＤ−ＦＦは、Ｄ端子１１１、ＤＸ端子１１２、ＣＫ端子１１３、ＣＫＸ端子１１４、ＶＣＳ端子１１５、Ｑ端子１１６、ＱＸ端子１１７、可変電圧源１１８、トランジスタＴｒ１０１〜Ｔｒ１１４および抵抗素子Ｒ１０１〜Ｒ１０４を備える。なお、Ｄ端子１１１およびＤＸ端子１１２は互いに相補の信号を受け、ＣＫ端子１１３およびＣＫＸ端子１１４は互いに相補の信号を受け、Ｑ端子１１６およびＱＸ端子１１７からは互いに相補の信号が出力されるものとする。
【００１２】
抵抗素子Ｒ１０１は電源電位ＶＣＣのラインとノードＮ１０１との間に接続され、抵抗素子Ｒ１０２は電源電位ＶＣＣのラインとノードＮ１０２との間に接続される。トランジスタＴｒ１０７はノードＮ１０１とノードＮ１０３との間に接続され、トランジスタＴｒ１０８はノードＮ１０２とノードＮ１０３との間に接続される。トランジスタＴｒ１０７のベースはＤ端子１１１に接続され、トランジスタＴｒ１０８のベースはＤＸ端子１１２に接続される。トランジスタＴｒ１０７，Ｔｒ１０８は差動増幅回路を構成する。トランジスタＴｒ１０３は、ノードＮ１０３とノードＮ１０４との間に接続される。トランジスタＴｒ１０３のベースは、ＣＫＸ端子１１４に接続される。
【００１３】
トランジスタＴｒ１０９は、ノードＮ１０１とノードＮ１０５との間に接続される。トランジスタＴｒ１０９のベースは、ノードＮ１０２に接続される。トランジスタＴｒ１１０は、ノードＮ１０２とノードＮ１０５との間に接続される。トランジスタＴｒ１１０のベースは、ノードＮ１０１に接続される。トランジスタＴｒ１０９，Ｔｒ１１０差動増幅回路を構成する。トランジスタＴｒ１０４は、ノードＮ１０５とノードＮ１０４との間に接続される。トランジスタＴｒ１０４のベースは、ＣＫ端子１１３に接続される。トランジスタＴｒ１０３，Ｔｒ１０４は差動増幅回路を構成する。トランジスタＴｒ１０１は、ノードＮ１０４と接地電位ＧＮＤのラインとの間に接続される。トランジスタＴｒ１０１のベースは、ＶＣＳ端子１１５に接続される。
【００１４】
抵抗素子Ｒ１０３は電源電位ＶＣＣのラインとノードＮ１０６との間に接続され、抵抗素子Ｒ１０４は電源電位ＶＣＣのラインとノードＮ１０７との間に接続される。トランジスタＴｒ１１１はノードＮ１０６とノードＮ１０８との間に接続され、トランジスタＴｒ１１２はノードＮ１０７とノードＮ１０８との間に接続される。トランジスタＴｒ１１１のベースはノードＮ１０２に接続され、トランジスタＴｒ１１２のベースはノードＮ１０１に接続される。トランジスタＴｒ１１１，Ｔｒ１１２は差動増幅回路を構成する。トランジスタＴｒ１０５は、ノードＮ１０８とノードＮ１０９との間に接続される。トランジスタＴｒ１０５のベースは、ＣＫ端子１１３に接続される。
【００１５】
トランジスタＴｒ１１３は、ノードＮ１０６とノードＮ１１０との間に接続される。トランジスタＴｒ１１３のベースは、ノードＮ１０７に接続される。トランジスタＴｒ１１４は、ノードＮ１０７とノードＮ１１０との間に接続される。トランジスタＴｒ１１４のベースは、ノードＮ１０６に接続される。トランジスタＴｒ１１３，Ｔｒ１１４は差動増幅回路を構成する。ノードＮ１０７はＱ端子１１６に接続され、ノードＮ１０６はＱＸ端子１１７に接続される。トランジスタＴｒ１０６は、ノードＮ１１０とノードＮ１０９との間に接続される。トランジスタＴｒ１０６のベースは、ＣＫＸ端子１１４に接続される。トランジスタＴｒ１０５，Ｔｒ１０６は差動増幅回路を構成する。トランジスタＴｒ１０２は、ノードＮ１０９と接地電位ＧＮＤのラインとの間に接続される。トランジスタＴｒ１０２のベースは、ＶＣＳ端子１１５に接続される。
【００１６】
可変電圧源１１８は、ＶＣＳ端子１１５と接地電位ＧＮＤのラインとの間に接続される。ＶＣＳ端子１１５に一定の電圧が印加されると、ＶＣＳ端子１１５からトランジスタＴｒ１０１，Ｔｒ１０２を介して接地電位ＧＮＤのラインに電流が流れる。トランジスタＴｒ１０１，Ｔｒ１０２は、バイアス電流Ｉ１０１，Ｉ１０２を発生させる電流源として動作する。可変電圧源１１８の電圧値は、外部から任意に変化させることができる。これにより、バイアス電流Ｉ１０１，Ｉ１０２の値が調整可能なようになっている。
【００１７】
このＤ−ＦＦは、ＣＫ端子１１３に入力されたクロック信号を２分周（周波数を１／２倍に変換）して、Ｑ端子１１６から出力する。この２分周動作については既に周知であるため、ここでは詳細な説明は省略する。分周器は、複数段のＤ−ＦＦおよびその周辺回路で構成され、そのバイアス電流値を変化させることによって動作周波数帯域が調整可能なようになっている。
【特許文献１】特開平４−２６１２１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上述のように、従来の可変分周器は、その動作周波数帯域が実際に使用する発振周波数帯域よりもかなり広くなるように設計されるため、消費電力が大きいという問題があった。
【００１９】
また、図１１に示したようなＤ−ＦＦで構成される分周器では、そのバイアス電流値を変化させることによって動作周波数帯域を調整することができるが、分周器の出力信号の電圧振幅がバイアス電流値に依存して変化してしまうという問題があった。このため、複数段のＤ−ＦＦで構成される分周器では、正常な動作が保証されないという問題があった。
【００２０】
それゆえに、この発明の主たる目的は、消費電力を低減することが可能なＰＬＬ周波数シンセサイザ、半導体集積回路および通信装置を提供することである。
【００２１】
また、この発明の他の目的は、動作の安定性が高いＰＬＬ周波数シンセサイザ、半導体集積回路および通信装置を提供することである。
【課題を解決するための手段】
【００２２】
この発明に係わるＰＬＬ周波数シンセサイザは、位相同期ループによる発振周波数制御を行なって所望の発振周波数の発振クロック信号を生成するＰＬＬ周波数シンセサイザであって、所定の周波数の基準クロック信号を生成する基準発振器と、基準クロック信号を所定の分周比で分周して出力する基準分周器と、複数段の分周回路で構成され、発振クロック信号を可変分周比で分周して出力する可変分周器と、基準分周器の出力信号と可変分周器の出力信号の位相を比較し、比較結果に応じた位相差信号を出力する位相比較器と、位相差信号に応じた発振周波数の発振クロック信号を生成する発振回路と、基準分周器の分周比と可変分周器の可変分周比を設定して位相同期ループによる発振周波数制御を行なうとともに、可変分周器の動作周波数帯域が所望の発振周波数を含むように、可変分周器を構成する複数段の分周回路のバイアス電流値を変化させる制御回路とを備える。
【００２３】
好ましくは、制御回路は、所望の発振周波数が予め定められた周波数よりも高い場合は、複数段の分周回路のバイアス電流値を大きくし、所望の発振周波数が予め定められた周波数よりも低い場合は、複数段の分周回路のバイアス電流値を小さくする。
【００２４】
また好ましくは、制御回路は、所望の発振周波数が予め定められた周波数よりも高い場合は、複数段の分周回路のバイアス電流値を第１の値に設定して、可変分周器の動作周波数帯域の上限が、発振回路の発振周波数が変化し得る周波数帯域の上限よりも大きくなるようにし、所望の発振周波数が予め定められた周波数よりも低い場合は、複数段の分周回路のバイアス電流値を第１の値よりも小さな第２の値に設定して、可変分周器の動作周波数帯域の下限が、発振回路の発振周波数が変化し得る周波数帯域の下限よりも小さくなるようにする。
【００２５】
また好ましくは、制御回路は、予め定められまたは外部から入力された基準クロック信号の周波数と、基準分周器の分周比と、可変分周器の可変分周比とに基づいて所望の発振周波数を算出し、算出された周波数が予め定められた周波数よりも高いか低いかを判定する。
【００２６】
また好ましくは、さらに、基準発振器から出力される基準クロック信号の周波数を測定する周波数カウンタを備える。制御回路は、周波数カウンタによって測定された基準クロック信号の周波数と、基準分周器の分周比と、可変分周器の可変分周比とに基づいて所望の発振周波数を算出し、算出された周波数が予め定められた周波数よりも高いか低いかを判定する。
【００２７】
また好ましくは、さらに、基準分周器の出力信号の周波数を測定する周波数カウンタを備える。制御回路は、周波数カウンタによって測定された基準分周器の出力信号の周波数と、可変分周器の可変分周比とに基づいて所望の発振周波数を算出し、算出された周波数が予め定められた周波数よりも高いか低いかを判定する。
【００２８】
また好ましくは、制御回路は、所望の発振周波数が予め定められた周波数よりも高い場合は、発振回路の発振周波数を予め定められた周波数よりも高い値に初期設定し、その後に複数段の分周回路のバイアス電流値を第１の値に設定して位相同期ループによる発振周波数制御を開始し、所望の発振周波数が予め定められた周波数よりも低い場合は、発振回路の発振周波数を予め定められた周波数よりも低い値に初期設定し、その後に複数段の分周回路のバイアス電流値を第２の値に設定して位相同期ループによる発振周波数制御を開始する。
【００２９】
また好ましくは、制御回路は、複数段の分周回路のバイアス電流値を第１の値に設定して位相同期ループによる発振周波数制御を開始し、その後、所望の発振周波数が予め定められた周波数よりも高い場合は、複数段の分周回路のバイアス電流値を第１の値のままにし、所望の発振周波数が予め定められた周波数よりも低い場合は、複数段の分周回路のバイアス電流値を第２の値に設定変更する。
【００３０】
また好ましくは、制御回路は、複数段の分周回路のバイアス電流値を変化させる場合、各分周回路の出力信号の電圧振幅が常に一定になるように、各分周回路の負荷インピーダンスの値を変化させる。
【００３１】
この発明に係わる半導体集積回路は、上記ＰＬＬ周波数シンセサイザが１チップの半導体基板上に集積されたものである。
【００３２】
この発明に係わる通信装置は、上記ＰＬＬ周波数シンセサイザを備えたものである。
【発明の効果】
【００３３】
この発明に係わるＰＬＬ周波数シンセサイザでは、所定の周波数の基準クロック信号を生成する基準発振器と、基準クロック信号を所定の分周比で分周して出力する基準分周器と、複数段の分周回路で構成され、発振クロック信号を可変分周比で分周して出力する可変分周器と、基準分周器の出力信号と可変分周器の出力信号の位相を比較し、比較結果に応じた位相差信号を出力する位相比較器と、位相差信号に応じた発振周波数の発振クロック信号を生成する発振回路と、基準分周器の分周比と可変分周器の可変分周比を設定して位相同期ループによる発振周波数制御を行なうとともに、可変分周器の動作周波数帯域が所望の発振周波数を含むように、可変分周器を構成する複数段の分周回路のバイアス電流値を変化させる制御回路とが設けられる。これにより、可変分周器の消費電力を低減することが可能となる。したがって、消費電力を低減することが可能なＰＬＬ周波数シンセサイザ、半導体集積回路および通信装置が実現できる。
【００３４】
また好ましくは、制御回路は、複数段の分周回路のバイアス電流値を変化させる場合、各分周回路の出力信号の電圧振幅が常に一定になるように、各分周回路の負荷インピーダンスの値を変化させる。これにより、複数段の分周回路で構成される可変分周器の正常な動作が保証される。したがって、動作の安定性が高いＰＬＬ周波数シンセサイザ、半導体集積回路および通信装置が実現できる。
【発明を実施するための最良の形態】
【００３５】
［実施の形態１］
図１は、この発明の実施の形態１によるＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。図１において、このＰＬＬ周波数シンセサイザは、基準発振器１、基準分周器２、位相比較器３、チャージポンプ４、ループフィルタ（ＬＰＦ）５、電圧制御発振器（ＶＣＯ）６、可変分周器７および制御回路８を備える。
【００３６】
基準発振器１は、たとえば安定度の高い水晶発振器で構成され、所定の周波数ｆclkの基準クロック信号を生成する。基準分周器２は、基準発振器１からの基準クロック信号を分周比Ｒで分周（周波数を１／Ｒ倍に変換）して、周波数ｆref（＝ｆclk／Ｒ）の信号を出力する。
【００３７】
可変分周器７は、電圧制御発振器６から出力された周波数ｆvco（発振周波数）の発振クロック信号を可変分周比Ｎで分周（周波数を１／Ｎ倍に変換）して、周波数ｆvar（＝ｆvco／Ｎ）の信号を出力する。位相比較器３は、基準分周器２の出力信号と可変分周器７の出力信号の位相および周波数を比較し、比較結果に応じた位相差信号ＵＰ，ＤＮを出力する。
【００３８】
チャージポンプ４は、位相比較器３からの位相差信号ＵＰに応答してループフィルタ５に正電流を供給し、位相差信号ＤＮに応答してループフィルタ５に負電流を供給する。ループフィルタ５は、チャージポンプ４の出力電流を積分して制御電圧ＶＣを出力する。電圧制御発振器６は、ループフィルタ５からの制御電圧ＶＣに応じた発振周波数ｆvcoの発振クロック信号を生成する。位相比較器３、チャージポンプ４、ループフィルタ５、電圧制御発振器６および可変分周器７は位相同期ループを構成する。
【００３９】
制御回路８は、外部からの制御信号に基づいて、基準分周器２の分周比Ｒおよび可変分周器７の可変分周比Ｎを設定する。基準分周器２および可変分周器７はＩＣ（集積回路）化が容易なデジタル分周器である。ＰＬＬ周波数シンセサイザは、１チップの半導体基板上に集積回路として形成され、テレビ・チューナなどの通信装置に搭載される。
【００４０】
このＰＬＬ周波数シンセサイザでは、基準分周器２の出力信号と可変分周器７の出力信号の位相差がなくなるように電圧制御発振器６にフィードバック制御をかけることによって、位相同期ループがロック状態になり、所望の発振周波数ｆvcoの発振クロック信号が生成される。位相同期ループがロック状態になったとき、ｆref＝ｆvarが成立する。すなわち、ｆvco＝（Ｎ／Ｒ）×ｆclkが成立し、基準発振器１によって生成された基準クロック信号の周波数ｆclkを（Ｎ／Ｒ）倍した周波数ｆvcoの発振クロック信号が、電圧制御発振器６から出力される。可変分周比Ｎを変化させることによって、発振周波数ｆvcoを所望の値に調整することができる。
【００４１】
制御回路８は、可変分周器７の可変分周比Ｎを設定するための制御信号ＣＮＴ１を出力するとともに、可変分周器７を構成する複数段のＤ−ＦＦ（Ｄ型−フリップフロップ）のバイアス電流値を設定するための制御信号ＣＮＴ２を出力する。
【００４２】
図２は、図１に示した可変分周器７の構成を示す図である。図２において、この可変分周器７は、選択回路１１および複数のＤ−ＦＦ２１，２２，２３，・・・を含む。
【００４３】
Ｄ−ＦＦ２１は、電圧制御発振器６からＣＫ端子に入力された発振クロック信号を２分周（周波数を１／２倍に変換）して、Ｑ端子から出力する。Ｄ−ＦＦ２２は、Ｄ−ＦＦ２１のＱ端子から出力されたクロック信号をＣＫ端子で受け、２分周してＱ端子から出力する。Ｄ−ＦＦ２３は、Ｄ−ＦＦ２２のＱ端子から出力されたクロック信号をＣＫ端子で受け、２分周してＱ端子から出力する。各Ｄ−ＦＦのＱＸ端子はＤ端子に接続されている。また、各Ｄ−ＦＦのバイアス電流値は、制御回路８からの制御信号ＣＮＴ２によって設定される。
【００４４】
このような構成により、Ｄ−ＦＦ２１のＱ端子からは発振クロック信号の周波数ｆvcoが２分周された信号Ｑ１が出力され、Ｄ−ＦＦ２２のＱ端子からは発振クロック信号の周波数ｆvcoが４分周された信号Ｑ２が出力され、Ｄ−ＦＦ２３のＱ端子からは、発振クロック信号の周波数ｆvcoが８分周された信号Ｑ３が出力される。
【００４５】
選択回路１１は、制御回路８からの制御信号ＣＮＴ１に従って、Ｄ−ＦＦ２１，２２，２３，・・・の出力信号Ｑ１，Ｑ２，Ｑ３，・・・のうちのいずれかの信号を選択し、位相比較器３に出力する。
【００４６】
図３は、図２に示したＤ−ＦＦ２１の要部の構成を示す回路図である。図３において、このＤ−ＦＦ２１は、Ｄ端子３１、ＤＸ端子３２、ＣＫ端子３３、ＣＫＸ端子３４、ＶＢ端子３５、Ｑ端子３６、ＱＸ端子３７、トランジスタＴｒ１〜Ｔｒ１６、抵抗素子Ｒ１〜Ｒ８およびスイッチ回路ＳＷ１〜ＳＷ５を備える。なお、Ｄ端子３１およびＤＸ端子３２は互いに相補の信号を受け、ＣＫ端子３３およびＣＫＸ端子３４は互いに相補の信号を受け、Ｑ端子３６およびＱＸ端子３７からは互いに相補の信号が出力されるものとする。Ｄ−ＦＦ２２，２３，・・・は、それぞれ図３に示すＤ−ＦＦ２１と同様の構成を有する。
【００４７】
抵抗素子Ｒ１およびスイッチ回路ＳＷ２は、電源電位ＶＣＣのラインとノードＮ１との間に直列接続される。抵抗素子Ｒ２は、電源電位ＶＣＣのラインとノードＮ１との間に接続される。抵抗素子Ｒ３は、電源電位ＶＣＣのラインとノードＮ２との間に接続される。抵抗素子Ｒ４およびスイッチ回路ＳＷ３は、電源電位ＶＣＣのラインとノードＮ２との間に直列接続される。
【００４８】
トランジスタＴｒ９はノードＮ１とノードＮ３との間に接続され、トランジスタＴｒ１０はノードＮ２とノードＮ３との間に接続される。トランジスタＴｒ９のベースはＤ端子３１に接続され、トランジスタＴｒ１０のベースはＤＸ端子３２に接続される。トランジスタＴｒ９，Ｔｒ１０は差動増幅回路を構成する。トランジスタＴｒ５は、ノードＮ３とノードＮ４との間に接続される。トランジスタＴｒ５のベースは、ＣＫＸ端子３４に接続される。
【００４９】
トランジスタＴｒ１１は、ノードＮ１とノードＮ５との間に接続される。トランジスタＴｒ１１のベースは、ノードＮ２に接続される。トランジスタＴｒ１２は、ノードＮ２とノードＮ５との間に接続される。トランジスタＴｒ１２のベースは、ノードＮ１に接続される。トランジスタＴｒ１１，Ｔｒ１２は差動増幅回路を構成する。トランジスタＴｒ６は、ノードＮ５とノードＮ４との間に接続される。トランジスタＴｒ６のベースは、ＣＫ端子３３に接続される。トランジスタＴｒ５，Ｔｒ６は差動増幅回路を構成する。トランジスタＴｒ１，Ｔｒ２は、ノードＮ４と接地電位ＧＮＤのラインとの間に並列接続される。トランジスタＴｒ１のベースは、ＶＢ端子３５に接続される。トランジスタＴｒ２のベースは、スイッチ回路ＳＷ１を介してＶＢ端子３５に接続される。
【００５０】
抵抗素子Ｒ５およびスイッチ回路ＳＷ４は、電源電位ＶＣＣのラインとノードＮ６との間に直列接続される。抵抗素子Ｒ６は、電源電位ＶＣＣのラインとノードＮ６との間に接続される。抵抗素子Ｒ７は、電源電位ＶＣＣのラインとノードＮ７との間に接続される。抵抗素子Ｒ８およびスイッチ回路ＳＷ５は、電源電位ＶＣＣのラインとノードＮ７との間に直列接続される。
【００５１】
トランジスタＴｒ１３はノードＮ６とノードＮ８との間に接続され、トランジスタＴｒ１４はノードＮ７とノードＮ８との間に接続される。トランジスタＴｒ１３のベースはノードＮ２に接続され、トランジスタＴｒ１４のベースはノードＮ１に接続される。トランジスタＴｒ１３，Ｔｒ１４は差動増幅回路を構成する。トランジスタＴｒ７は、ノードＮ８とノードＮ９との間に接続される。トランジスタＴｒ７のベースは、ＣＫ端子３３に接続される。
【００５２】
トランジスタＴｒ１５は、ノードＮ６とノードＮ１０との間に接続される。トランジスタＴｒ１５のベースは、ノードＮ７に接続される。トランジスタＴｒ１６は、ノードＮ７とノードＮ１０との間に接続される。トランジスタＴｒ１６のベースは、ノードＮ６に接続される。トランジスタＴｒ１５，Ｔｒ１６は差動増幅回路を構成する。ノードＮ７はＱ端子３６に接続され、ノードＮ６はＱＸ端子３７に接続される。トランジスタＴｒ８は、ノードＮ１０とノードＮ９との間に接続される。トランジスタＴｒ８のベースは、ＣＫＸ端子３４に接続される。トランジスタＴｒ７，Ｔｒ８は差動増幅回路を構成する。トランジスタＴｒ３，Ｔｒ４は、ノードＮ９と接地電位ＧＮＤのラインとの間に並列接続される。トランジスタＴｒ３のベースは、ＶＢ端子３５に接続される。トランジスタＴｒ４のベースは、スイッチ回路ＳＷ１を介してＶＢ端子３５に接続される。トランジスタＴｒ１〜Ｔｒ４は、バイアス電流Ｉ１〜Ｉ４を発生させる電流源として動作する。
【００５３】
なお、トランジスタＴｒ１〜Ｔｒ１６は、バイポーラトランジスタであってもよいし、ＦＥＴ（電界効果トランジスタ）であってもよい。
【００５４】
スイッチ回路ＳＷ１〜ＳＷ５は、制御回路８からの制御信号ＣＮＴ２によって、オン状態またはオフ状態にされる。
【００５５】
ここで、バイアス電流Ｉ１〜Ｉ４の値をそれぞれＩbiasとし、抵抗素子Ｒ１〜Ｒ８の抵抗値をそれぞれＲＬとする。スイッチ回路ＳＷ１〜ＳＷ５がオフ状態にされた場合、トランジスタＴｒ１，Ｔｒ３によってバイアス電流Ｉ１，Ｉ３が流れる。すなわち、トランジスタＴｒ５，Ｔｒ６で構成される差動増幅回路のバイアス電流値、およびトランジスタＴｒ７，Ｔｒ８で構成される差動増幅回路のバイアス電流値は、それぞれＩbiasとなる。これにより、抵抗素子Ｒ２，Ｒ３，Ｒ６，Ｒ７による電圧降下は、それぞれ（Ｉbias／２）×ＲＬとなる。この結果、Ｑ端子３６およびＱＸ端子３７から出力される信号の電圧振幅は（Ｉbias×ＲＬ）／２となる。
【００５６】
一方、スイッチ回路ＳＷ１〜ＳＷ５がオン状態にされた場合、トランジスタＴｒ１〜Ｔｒ４によってバイアス電流Ｉ１〜Ｉ４が流れる。すなわち、トランジスタＴｒ５，Ｔｒ６で構成される差動増幅回路のバイアス電流値、およびトランジスタＴｒ７，Ｔｒ８で構成される差動増幅回路のバイアス電流値は、それぞれ２Ｉbiasとなる。これにより、抵抗素子Ｒ１，Ｒ２による電圧降下、抵抗素子Ｒ３，Ｒ２による電圧降下、抵抗素子Ｒ５，Ｒ６による電圧降下、抵抗素子Ｒ７，Ｒ８による電圧降下は、それぞれＩbias×（ＲＬ／２）となる。この結果、Ｑ端子３６およびＱＸ端子３７から出力される信号の電圧振幅は（Ｉbias×ＲＬ）／２となる。
【００５７】
したがって、スイッチ回路ＳＷ１〜ＳＷ５がオフ状態にされた場合は、スイッチ回路ＳＷ１〜ＳＷ５がオン状態にされた場合に比べて、各Ｄ−ＦＦのバイアス電流値が小さくなり、消費電力が小さくなる。すなわち、複数段のＤ−ＦＦによって構成される可変分周器７の消費電力が小さくなる。
【００５８】
また、スイッチ回路ＳＷ１〜ＳＷ５によってＤ−ＦＦのバイアス電流値を変化させるとともに、抵抗素子Ｒ１〜Ｒ８による負荷インピーダンスを変化させる構成にしている。このため、スイッチ回路ＳＷ１〜ＳＷ５がオン状態にされた場合もオフ状態にされた場合も、Ｑ端子３６およびＱＸ端子３７から出力される信号の電圧振幅は等しくなる。このため、複数段のＤ−ＦＦで構成される可変分周器７は、正常な動作が保証される。
【００５９】
次に、可変分周器７の動作周波数帯域について説明する。各Ｄ−ＦＦにおいて、バイアス電流値の増減に応じて、各トランジスタＴｒのトランジション周波数（＝使用可能な最大周波数の目安となる遮断周波数）ｆＴが変化する。このため、各Ｄ−ＦＦによる遅延時間が変化し、複数段のＤ−ＦＦによって構成される可変分周器７の動作周波数帯域が変化する。
【００６０】
図４は、電圧制御発振器６の発振周波数帯域と出力信号レベルとの関係、および可変分周器７の動作周波数帯域と入力信号レベルとの関係を示す図である。可変分周器７の動作周波数帯域はそのバイアス電流値に依存し、バイアス電流値が増加すれば動作周波数帯域は高周波側に広がる特性を有する。すなわち、可変分周器７を構成する各Ｄ−ＦＦのスイッチ回路ＳＷ１〜ＳＷ５がオン状態にされた場合における可変分周器７の動作周波数帯域は、スイッチ回路ＳＷ１〜ＳＷ５がオフ状態にされた場合における可変分周器７の動作周波数帯域よりも高周波側に広がる。
【００６１】
ここで、電圧制御発振器６の発振周波数ｆvcoは、可変分周器７の動作周波数帯域内に収まっている必要がある。そこで、制御回路８は、所望の発振周波数ｆvcoが所定の周波数ｆ０よりも高いか低いかを判定し、その判定結果に基づいて制御信号ＣＮＴ２を出力して、可変分周器７の動作周波数帯域を変化させる。
【００６２】
既に述べたように、位相同期ループがロック状態になったとき、発振周波数ｆvco＝（Ｎ／Ｒ）×ｆclkが成立する。したがって、制御回路８は、基準分周器２の分周比Ｒ、可変分周器７の可変分周比Ｎ、および基準クロック信号の周波数ｆclkの値がわかれば、数式ｆvco＝（Ｎ／Ｒ）×ｆclkを用いて発振周波数ｆvcoを算出することができ、算出された発振周波数ｆvcoが所定の周波数ｆ０よりも高いか低いかを判定することができる。
【００６３】
なお、基準クロック信号の周波数ｆclkは、固定値として制御回路８に予め設定されるようにしてもよいし、外部からの制御信号によって任意の値が制御回路８に入力されるようにしてもよい。
【００６４】
制御回路８は、所望の発振周波数ｆvcoが所定の周波数ｆ０よりも高い場合は、制御信号ＣＮＴ２によって、可変分周器７を構成する各Ｄ−ＦＦのスイッチ回路ＳＷ１〜ＳＷ５がオン状態になるように指示する。これにより、可変分周器７の動作周波数帯域の上限が、電圧制御発振器６の発振周波数ｆvcoが変化し得る周波数帯域の上限値ｆ２よりも大きくなるように制御される。したがって、電圧制御発振器６の発振周波数帯域ｆ０〜ｆ２は、可変分周器７の動作周波数帯域内に収まる。
【００６５】
ただし、位相同期ループによる発振周波数制御を開始する前のフリーラン状態（所望の発振周波数ｆvcoを指示する制御信号が制御回路８に入力される前の状態、または電源投入直後のリセット状態など）において、電圧制御発振器６の発振周波数ｆvcoが発振周波数帯域ｆ１〜ｆ０内に分布していると、可変分周器７が正常に動作しない可能性がある。このような状態を回避するため、制御回路８は、位相同期ループによる発振周波数制御を開始する直前に、電圧制御発振器６の発振周波数ｆvcoが発振周波数帯域ｆ０〜ｆ２内の所定の値になるように、電圧制御発振器６の初期設定を行なう。
【００６６】
図５は、位相同期ループによる発振周波数制御を開始する直前における制御回路８の動作について説明するための第１の図である。図５を参照して、フリーラン状態において、電圧制御発振器６の発振周波数ｆvcoが、可変分周器７の動作周波数帯域の下限よりも低い領域Ａ内に分布していると、可変分周器７の正常な動作が保証されない。このため、制御回路８は、位相同期ループによる発振周波数制御を開始する直前に、電圧制御発振器６の発振周波数ｆvcoが所定の周波数ｆ０よりも高い領域Ｂ内の所定の値になるように初期設定を行なう。
【００６７】
また、制御回路８は、所望の発振周波数ｆvcoが所定の周波数ｆ０よりも低い場合は、制御信号ＣＮＴ２によって、可変分周器７を構成する各Ｄ−ＦＦのスイッチ回路ＳＷ１〜ＳＷ５がオフ状態になるように指示する。これにより、可変分周器７の動作周波数帯域の下限が、電圧制御発振器６の発振周波数ｆvcoが変化し得る周波数帯域の下限値ｆ１よりも小さくなるように制御される。したがって、電圧制御発振器６の発振周波数帯域ｆ１〜ｆ０は、可変分周器７の動作周波数帯域内に収まる。
【００６８】
ただし、位相同期ループによる発振周波数制御を開始する前のフリーラン状態において、電圧制御発振器６の発振周波数ｆvcoが発振周波数帯域ｆ０〜ｆ２内に分布していると、可変分周器７が正常に動作しない可能性がある。このような状態を回避するため、制御回路８は、位相同期ループによる発振周波数制御を開始する直前に、電圧制御発振器６の発振周波数ｆvcoが発振周波数帯域ｆ１〜ｆ０内の所定の値になるように初期設定を行なう。
【００６９】
図６は、位相同期ループによる発振周波数制御を開始する直前における制御回路８の動作について説明するための第２の図である。図６を参照して、フリーラン状態において、電圧制御発振器６の発振周波数ｆvcoが、可変分周器７の動作周波数帯域の上限よりも高い領域Ｃ内に分布していると、可変分周器７の正常な動作が保証されない。このため、制御回路８は、位相同期ループによる発振周波数制御を開始する直前に、電圧制御発振器６の発振周波数ｆvcoが所定の周波数ｆ０よりも低い領域Ｃ内の所定の値になるように初期設定を行なう。
【００７０】
したがって、この実施の形態１では、所望の発振周波数ｆvcoが所定の周波数ｆ０よりも低い場合において、可変分周器７の動作周波数帯域は、カバーする必要のある発振周波数帯域ｆ１〜ｆ０のみをカバーし、カバーする必要のない発振周波数帯域ｆ０〜ｆ２はカバーしない。このとき、各Ｄ−ＦＦのスイッチ回路ＳＷ１〜ＳＷ５がオフ状態にされているため、可変分周器７の消費電力が低減される。したがって、消費電力を低減することが可能なＰＬＬ周波数シンセサイザが実現できる。
【００７１】
また、図３において説明したように、スイッチ回路ＳＷ１〜ＳＷ５がオン状態にされた場合もオフ状態にされた場合も、各Ｄ−ＦＦのＱ端子およびＱＸ端子から出力される信号の電圧振幅は等しい。このため、複数段のＤ−ＦＦで構成される可変分周器７は、正常な動作が保証される。したがって、ＰＬＬ周波数シンセサイザの動作の安定性が向上する。
【００７２】
なお、可変分周器７をＤ−ＦＦ以外の論理回路、たとえばＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路、インバータ回路などを用いて構成する場合でも、同様に可変分周器７の動作周波数帯域を変化させることができる。
【００７３】
また、各Ｄ−ＦＦにおいて、抵抗素子Ｒ１〜Ｒ８の代わりにインダクタなどの素子を用いても、同様の効果を得ることが可能である。
【００７４】
［実施の形態１の変更例］
図７は、この発明の実施の形態１の変更例を示す図であって、図４と対比される図である。図４に示した例では、可変分周器７を構成する各Ｄ−ＦＦのスイッチ回路ＳＷ１〜ＳＷ５がオン状態にされた場合において、可変分周器７の動作周波数帯域の下限が電圧制御発振器６の発振周波数ｆvcoが変化し得る周波数帯域の下限値ｆ１よりも高かった。これに対して、図７では、可変分周器７を構成する各Ｄ−ＦＦのスイッチ回路ＳＷ１〜ＳＷ５がオン状態にされた場合において、可変分周器７の動作周波数帯域の下限が電圧制御発振器６の発振周波数ｆvcoが変化し得る周波数帯域の下限値ｆ１よりも低い。
【００７５】
このように、この実施の形態１の変更例では、可変分周器７を構成する各Ｄ−ＦＦのスイッチ回路ＳＷ１〜ＳＷ５がオン状態にされた場合において、可変分周器７の動作周波数帯域が電圧制御発振器６の発振周波数帯域ｆ１〜ｆ２をすべてカバーするように設計される。この場合、制御回路８は、実施の形態１において図５および図６を用いて説明したような設定動作を行なう必要がない。
【００７６】
具体的には、制御回路８は、可変分周器７を構成する各Ｄ−ＦＦのスイッチ回路ＳＷ１〜ＳＷ５をオン状態にして、位相同期ループによる発振周波数制御を開始する。所望の発振周波数ｆvcoが所定の周波数ｆ０よりも高い場合は、可変分周器７を構成する各Ｄ−ＦＦのスイッチ回路ＳＷ１〜ＳＷ５をオン状態にしたままにする。一方、所望の発振周波数ｆvcoが所定の周波数ｆ０よりも低い場合は、位相同期ループがロック状態にされた後に、可変分周器７を構成する各Ｄ−ＦＦのスイッチ回路ＳＷ１〜ＳＷ５をオン状態からオフ状態に切替える。各Ｄ−ＦＦのスイッチ回路ＳＷ１〜ＳＷ５がオフ状態にされたとき、可変分周器７の動作周波数帯域は、カバーする必要のある発振周波数帯域ｆ１〜ｆ０のみをカバーし、カバーする必要のない発振周波数帯域ｆ０〜ｆ２はカバーしない。これにより、可変分周器７の消費電力を低減することが可能となる。
【００７７】
［実施の形態２］
図８は、この発明の実施の形態２によるＰＬＬ周波数シンセサイザの概略構成を示すブロック図であって、図１と対比される図である。図８のＰＬＬ周波数シンセサイザを参照して、図１のＰＬＬ周波数シンセサイザと異なる点は、周波数カウンタ４１が追加されている点である。なお、図８において、図１と対応する部分においては同一符号を付し、その詳細説明は繰返さない。
【００７８】
周波数カウンタ４１は、基準分周器２の出力信号を受け、その周波数ｆref（＝ｆclk／Ｒ）を測定して制御回路８に与える。実施の形態１で説明したように、位相同期ループがロック状態になったとき、発振周波数ｆvco＝（Ｎ／Ｒ）×ｆclkが成立する。すなわち、数式ｆvco＝Ｎ×ｆrefが成立する。可変分周器７の可変分周比Ｎは、外部から制御回路８に与えられる制御信号によって定められるものとする。
【００７９】
制御回路８は、数式ｆvco＝Ｎ×ｆrefを用いて発振周波数ｆvcoを算出し、算出された発振周波数ｆvcoが所定の周波数ｆ０よりも高いか低いかを判定する。そして、その判定結果に基づいて制御信号ＣＮＴ２を出力して、可変分周器７の動作周波数帯域を変化させる。
【００８０】
この場合、基準クロック信号の周波数ｆclkを、固定値として制御回路８に予め設定したり、外部からの制御信号によって制御回路８に入力したりする必要がなくなる。また、制御回路８は、数式ｆvco＝（Ｎ／Ｒ）×ｆclkよりも簡単な数式ｆvco＝Ｎ×ｆrefを用いて、発振周波数ｆvcoを算出することができる。
【００８１】
［実施の形態３］
図９は、この発明の実施の形態３によるＰＬＬ周波数シンセサイザの概略構成を示すブロック図であって、図１と対比される図である。図９のＰＬＬ周波数シンセサイザを参照して、図１のＰＬＬ周波数シンセサイザと異なる点は、周波数カウンタ５１が追加されている点である。なお、図９において、図１と対応する部分においては同一符号を付し、その詳細説明は繰返さない。
【００８２】
周波数カウンタ５１は、基準発振器１の出力信号を受け、その周波数ｆclkを測定して制御回路８に与える。実施の形態１で説明したように、位相同期ループがロック状態になったとき、発振周波数ｆvco＝（Ｎ／Ｒ）×ｆclkが成立する。可変分周器７の可変分周比Ｎおよび基準分周器２の分周比Ｒは、外部から制御回路８に与えられる制御信号によって定められるものとする。
【００８３】
制御回路８は、数式数ｆvco＝（Ｎ／Ｒ）×ｆclkを用いて発振周波数ｆvcoを算出し、算出された発振周波数ｆvcoが所定の周波数ｆ０よりも高いか低いかを判定する。そして、その判定結果に基づいて制御信号ＣＮＴ２を出力して、可変分周器７の動作周波数帯域を変化させる。
【００８４】
この場合、基準クロック信号の周波数ｆclkを、固定値として予め制御回路８に設定したり、外部からの制御信号によって制御回路８に入力したりする必要がなくなる。
【００８５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００８６】
【図１】この発明の実施の形態１によるＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。
【図２】図１に示した可変分周器の構成を示す図である。
【図３】図２に示したＤ−ＦＦの要部の構成を示す回路図である。
【図４】電圧制御発振器の発振周波数帯域と出力信号レベルとの関係、および可変分周器の動作周波数帯域と入力信号レベルとの関係を示す図である。
【図５】位相同期ループによる発振周波数制御を開始する直前における制御回路の動作について説明するための第１の図である。
【図６】位相同期ループによる発振周波数制御を開始する直前における制御回路の動作について説明するための第２の図である。
【図７】この発明の実施の形態１の変更例を示す図である。
【図８】この発明の実施の形態２によるＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。
【図９】この発明の実施の形態３によるＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。
【図１０】従来のＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。
【図１１】従来の動作周波数帯域の調整が可能な分周器の主要部であるＤ−ＦＦ（Ｄ型−フリップフロップ）の概略構成を示す回路図である。
【符号の説明】
【００８７】
１，１０１  基準発振器、２，１０２  基準分周器、３，１０３  位相比較器、４，１０４  チャージポンプ、５，１０５  ループフィルタ、６，１０６  電圧制御発振器、７，１０７  可変分周器、８，１０８  制御回路、１１  選択回路、２１，２２，２３，・・・  Ｄ−ＦＦ、３１，１１１  Ｄ端子、３２，１１２  ＤＸ端子、３３，１１３  ＣＫ端子、３４，１１４  ＣＫＸ端子、３５，１１５  ＶＢ端子、３６，１１６  Ｑ端子、３７，１１７  ＱＸ端子、４１，５１  周波数カウンタ、１１８  可変電圧源、Ｔｒ１〜Ｔｒ１６，Ｔｒ１０１〜Ｔｒ１１４  トランジスタ、Ｒ１〜Ｒ８，Ｒ１０１〜Ｒ１０４  抵抗素子、ＳＷ１〜ＳＷ５  スイッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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