(57)【要約】【課題】層間絶縁膜をＬｏｗ−ｋ膜で構成し、低比誘電率を維持したままＬｏｗ−ｋ膜の密着性を向上させて膜剥がれ等を抑制できる、信頼性の高い半導体装置を提供することにある。【解決手段】半導体基板と、前記半導体基板上方に形成され、表面に複数の配線からなる第１配線層が形成された第１絶縁膜と、前記第１配線層及び前記第１絶縁膜上に形成された第１キャップ層と、前記第１キャップ層上に形成され、表面に複数の配線からなる第２配線層が形成され、前記第２配線層間に前記第１キャップ層まで達する溝部が形成された第２絶縁膜と、前記溝部に埋め込まれた第３絶縁膜とを備え、前記第３絶縁膜の前記第１キャップ層に対する密着性が、前記第２絶縁膜と前記第１キャップ層との密着性よりも高い構成とするので、Ｌｏｗ−ｋ膜の密着性を向上させて、効果的に膜剥がれ等を防止することを可能にできる。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上方に形成され、表面に複数の配線からなる第１配線層が形成された第１絶縁膜と、
前記第１配線層及び前記第１絶縁膜上に形成された第１キャップ層と、
前記第１キャップ層上に形成され、表面に複数の配線からなる第２配線層が形成され、前記第２配線層間に前記第１キャップ層まで達する溝部が形成された第２絶縁膜と、
前記溝部に埋め込まれた第３絶縁膜とを備え、
前記第３絶縁膜の前記第１キャップ層に対する密着性が、前記第２絶縁膜と前記第１キャップ層との密着性よりも高いことを特徴とする半導体装置。
【請求項２】
前記第３絶縁膜は、前記第２絶縁膜上にも形成され、
前記第２絶縁膜上に第２キャップ層が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上方に形成され、表面に複数の配線からなる第２配線層が形成され、前記第２の配線層間に溝部が形成された第２絶縁膜と、
前記溝部内及び前記第２絶縁膜上に形成された第３絶縁膜と、
前記第３絶縁膜上に形成された第２キャップ層とを備え、
前記第３絶縁膜の前記第２キャップ層に対する密着性が、前記第２絶縁膜と前記第２キャップ層との密着性よりも高いことを特徴とする半導体装置。
【請求項４】
前記第２絶縁膜の比誘電率は、３以下であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜に第１配線溝を形成し、前記配線溝内に導電膜を埋め込み、第１配線層を形成する工程と、
前記第１絶縁膜及び前記第１配線層上に第１キャップ層を形成する工程と、
前記第１キャップ層上に比誘電率が３以下の第２絶縁膜を形成する工程と、
前記第２絶縁膜に前記第１キャップ層まで達する溝部を形成する工程と、
前記溝部内に、前記第１のキャップ層との密着性が前記第２絶縁膜よりも高い第３絶縁膜を埋め込む工程とを備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、例えば、層間絶縁膜に低比誘電率（以下、Ｌｏｗ−ｋという）膜を用いた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年では、高集積化や高速化のための配線の微細化に伴い、配線間の電気的結合容量低減のため、層間絶縁膜にＬｏｗ−ｋ絶縁材料を使用することが必須になってきている。しかし、一般的にＬｏｗ−ｋ絶縁材料は機械的強度が低いので、Ｌｏｗ−ｋ膜は、ダイシング工程においてダイヤモンドブレードの摩擦や切削水の水流によって剥がれることがあり、それによってスループットが低下するなどの問題が発生している。そこで、現在ではその対策としてショートパルスレーザによってＬｏｗ−ｋ膜など難削材をストリート上から除去してグルーブを形成し、それに沿ってブレードでダイシングを行うレーザグルービング、ウェーハの内部にＮＩＲ（近赤外）レーザを照射して選択的に改質層を形成させながらダイシングラインを形成し、その改質層を垂直に成長させてチップ分割するウェーハ加工方法などが提案されている。
【０００３】
しかし、これらの方法ではチップの外周をレーザで加工するため、チップの外周がギザギザになってしまい、その箇所からＬｏｗ−ｋ膜が剥がれやすくなる。また、このようなダイシングからのアプローチでは今後、より一層微細化する半導体素子のＬｏｗ−ｋ膜への対応が難しい。従って、チップ内部におけるＬｏｗ−ｋ膜の強度及び密着性の向上が望まれている。
【０００４】
そこで、従来の半導体装置として、微細化する半導体素子の配線の強度と信頼性を高めるために、例えば、同一配線層において、隣接配線間隔の狭い領域に選択的にＬｏｗ−ｋ絶縁材料の第１の層間絶縁膜が形成され、隣接配線間隔の広い領域にはＬｏｗ−ｋ絶縁材料ではない第２の層間絶縁膜が形成される構成の半導体装置が提案されている（例えば、特許文献１）。
【０００５】
また、従来の半導体装置として、密着性の低い絶縁膜に埋め込み配線を形成する際に、上下の絶縁膜で密着性の低い絶縁膜をサンドイッチ状に挟み、かつ密着性の低い絶縁膜の辺縁部を包むことにより、ウエハエッジの機械的強度不足から生じるウエハエッジの剥がれを解消する半導体装置が提案されている（例えば、特許文献２）。
【０００６】
しかし、特許文献１の半導体装置によれば、隣接配線間隔の広い領域では低比誘電率化が十分達成されず、また、特許文献２の半導体装置によれば、ウエハエッジでの剥がれは防止できても全体としての機械的強度不足を補うには不十分である、という問題がある。
【特許文献１】特開平１０−１８９７１６号公報
【特許文献２】特開２００３−１９７６２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、低比誘電率を維持したままＬｏｗ−ｋ膜の密着性を向上させて膜剥がれ等を抑制できる、信頼性の高い半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、半導体基板と、前記半導体基板上方に形成され、表面に複数の配線からなる第１配線層が形成された第１絶縁膜と、前記第１配線層及び前記第１絶縁膜上に形成された第１キャップ層と、前記第１キャップ層上に形成され、表面に複数の配線からなる第２配線層が形成され、前記第２配線層間に前記第１キャップ層まで達する溝部が形成された第２絶縁膜と、前記溝部に埋め込まれた第３絶縁膜とを備え、前記第３絶縁膜の前記第１キャップ層に対する密着性が、前記第２絶縁膜と前記第１キャップ層との密着性よりも高いことを特徴とする半導体装置を提供する。
【０００９】
本発明の一態様によれば、半導体基板と、前記半導体基板上方に形成され、表面に複数の配線からなる第２配線層が形成され、前記第２の配線層間に溝部が形成された第２絶縁膜と、前記溝部内及び前記第２絶縁膜上に形成された第３絶縁膜と、前記第３絶縁膜上に形成された第２キャップ層とを備え、前記第３絶縁膜の前記第２キャップ層に対する密着性が、前記第２絶縁膜と前記第２キャップ層との密着性よりも高いことを特徴とする半導体装置を提供する。
【００１０】
本発明の一態様によれば、半導体基板上方に第１絶縁膜を形成する工程と、前記第１絶縁膜に第１配線溝を形成し、前記配線溝内に導電膜を埋め込み、第１配線層を形成する工程と、前記第１絶縁膜及び前記第１配線層上に第１キャップ層を形成する工程と、前記第１キャップ層上に比誘電率が３以下の第２絶縁膜を形成する工程と、前記第２絶縁膜に前記第１キャップ層まで達する溝部を形成する工程と、前記溝部内に、前記第１のキャップ層との密着性が前記第２絶縁膜よりも高い第３絶縁膜を埋め込む工程とを備えた半導体装置の製造方法を提供する。
【発明の効果】
【００１１】
本発明の実施の態様によれば、低比誘電率を維持したままＬｏｗ−ｋ膜の密着性を向上させて膜剥がれ等を抑制でき、半導体装置の信頼性を高めることができる。
【発明を実施するための最良の形態】
【００１２】
（第１の実施の形態）
図１（ａ）、（ｂ）、（ｃ）、（ｄ）は、第１の実施の形態に係る半導体装置の製造方法の前半部、図２（ａ）、（ｂ）、（ｃ）は、第１の実施の形態に係る半導体装置の製造方法の後半部を示すものである。
【００１３】
図１（ａ）において、ＳｉＯ２等の第１絶縁膜２に配線溝３を形成し、この配線溝３にバリアメタル膜（図示を省略する）をスパッタ法等により形成し、Ｃｕをメッキ等により埋め込み、配線４を形成し、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）により余分な金属部分を除去して平坦化し、第１キャップ層５を形成したものである。第１絶縁膜２は、その表面に配線４を埋め込んだ第１配線層１を有している。また、第１キャップ層５は、ＳｉＣ膜又はＳｉＮ膜等で、絶縁分離層になると共に、配線材料のＣｕが積層膜中に拡散するのを防止し、プラズマＣＶＤ法等により形成される。
【００１４】
図１（ｂ）において、例えば、比誘電率がｋ≦３の低比誘電率膜であるＬｏｗ−ｋ絶縁材料の第２絶縁膜１０が、ＣＶＤ（Chemical Vapor Deposition）法等により第１キャップ層５の上に形成される。このＬｏｗ−ｋ膜としては、ＳｉＯＣ、メチルシロキサン等が挙げられる。
【００１５】
図１（ｃ）において、第２絶縁膜１０の所定の領域に、第１絶縁膜２又は第１キャップ層５と密着性の高い第３絶縁膜１２を埋め込むための溝部１１を形成する。溝部１１は、リソグラフィー及びＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）技術を用いて形成されるが、配線間容量及び層間容量を考慮して、配線間の距離が所定距離以上ある箇所に形成されるのが好ましい。この実施の形態においては、溝部１１は、第１キャップ層５に達するまで掘られて形成されている。
【００１６】
図１（ｄ）において、溝部１１に第１絶縁膜２又は第１キャップ層５と密着性の高い第３絶縁膜１２を埋入させる。第３絶縁膜１２としては、ＳｉＮ、ＳｉＯ２系の膜が挙げられる。例えば、第３絶縁膜１２であるＳｉＮ膜と第２絶縁膜１０である例えばＳｉＯＣ膜あるいは第１キャップ層５である例えばＳｉＣ膜との密着性は、第２絶縁膜１０である例えばＳｉＯＣ膜と第１キャップ層５である例えばＳｉＣ膜との密着性よりも、良好である。また、第２絶縁膜１０への影響を少なくするために、第３絶縁膜１２の比誘電率はｋ≦４が好ましい。第３絶縁膜１２は、ＣＶＤ法、ＰＶＤ（Physical Vapor Deposition）法等により、溝部１１及び第２絶縁膜１０の上に堆積される。尚、第３絶縁膜は配線容量および層間容量に影響がない箇所に形成することが望ましい。
【００１７】
図２（ａ）において、第３絶縁膜１２をＣＭＰにより研磨・除去して、第３絶縁膜１２の上面を平坦化する。このプロセスでは、第２絶縁膜１０の上に所定の厚さの第３絶縁膜１２が残るようにＣＭＰ加工するのが好ましい。
【００１８】
図２（ｂ）は、デュアルダマシン法によるビアホール及び配線溝を形成するプロセスを示す。所定の配線位置に対してリソグラフィー及びＲＩＥ技術を用いて加工し、ビアホール１３及び配線溝１４を同時に形成する。
【００１９】
図２（ｃ）は、デュアルダマシン法による配線及びビアを形成するプロセスを示す。ビアホール１３及び配線溝１４を含む第２絶縁膜１０の表面部分にバリアメタル膜（例えば、ＴａＮ膜）、続けてＣｕ層を堆積させ、ＣＭＰ法により、不要なＣｕ層及びＴａＮ膜を研磨・除去する。このプロセスにおいては、第２絶縁膜１０の上に所定の厚さの第３絶縁膜１２が残るようにＣＭＰ加工するのが好ましい。これにより、配線１５及びビア１６が形成される。第２絶縁膜１０は、第１配線層１に配置された配線４とは異なる他の配線、すなわち配線１５を埋め込んで形成された第２配線層１８を有する。また、第１絶縁膜２に埋め込んで形成された第１配線層１の配線４は、第２絶縁膜１０に埋め込んで形成された第２配線層１８の配線１５とビア１６を介して接続される。最後に、ＳｉＣ膜又はＳｉＮ膜等の第２キャップ層１７を形成して、第２配線層１８までの形成が完了する。
第３絶縁膜１２は第２キャップ層１７との密着性も高い。第２キャップ層１７は第３絶縁膜上に形成されているのでこれらは高い密着性を保つことができる。
【００２０】
第１の実施の形態は、上記のプロセスを利用して作製される図２（ｃ）に示す構成の半導体装置であり、表面に配線を埋め込んで形成された配線層を有する第１絶縁膜（キャップ層を省略してもよい）と、配線層及び第１絶縁膜上に溝部を有して形成されたＬｏｗ−ｋ絶縁材料の第２絶縁膜と、第２絶縁膜上に形成されるとともに第２絶縁膜の溝部に埋入された埋入部を有し、第１絶縁膜に対する密着性が第２絶縁膜より高い第３絶縁膜とを有する構成となっている。ここで、図１（ｃ）に示した溝部１１を形成するプロセスにおいて、溝部１１は、第２絶縁膜１０の下部に位置する下部層である第１キャップ層５に達しており、図１（ｄ）に示した、溝部１１に第２絶縁膜１０と密着性の高い第３絶縁膜１２を埋め込むためのプロセスでは、第３絶縁膜１２と第１キャップ層５とは密着している構成となっている。
【００２１】
（第１の実施の形態の効果）
第１の実施の形態によれば、第３絶縁膜１２が溝部１１の内部及び第２絶縁膜１０の上面全体を所定の厚さだけ覆うので、全体としての機械的強度不足を補うことができる。また、溝部１１は、第１キャップ層５に達するまで掘られて形成されていて、溝部１１に第３絶縁膜１２が埋め込まれて形成される埋入部１２ａが第１キャップ層５に達し、第３絶縁膜１２と第１キャップ層５との密着性がよく、また、第３絶縁膜１２は、溝部１１のみならず第２絶縁膜１０の上にも堆積されるので、第２絶縁膜１０の膜剥がれ等を効果的に抑制できる。また、第２キャップ層１７は第３絶縁膜１２上に形成されているので、第２キャップ層１７と第３絶縁膜１２との密着性も良好であり、第２キャップ層１７の膜剥れにも効果を有する。このことにより、低比誘電率を維持したままＬｏｗ−ｋ膜の密着性を向上させて膜剥がれ等を防止でき、信頼性の高い半導体装置が可能となる。また、上記の効果は、配線層が複数の場合だけでなく、単層で構成される場合においても同様である。
【００２２】
（第２の実施の形態）
図３は、第２の実施の形態に係る半導体装置の構成を示すものである。第２の実施の形態は、第１の実施の形態で説明したプロセスと基本的に同様のプロセスから構成されるが、図１（ｃ）に示した溝部１１を形成するプロセスにおいて、第２絶縁膜１０の上面からの溝部１１の深さを比較的浅くすると、後から埋め込む第３絶縁膜１２の埋め込み性を良好にすることができる。ここで溝部１１の深さは、例えば１μｍ以下程度であればよい。すなわち、第２の実施形態では、第３絶縁膜１２は第１キャップ層５まで達していなくてもよい。
【００２３】
（第２の実施の形態の効果）
上記の構成によれば、溝部１１の深さを浅くするので、ボイドの発生等が減少し溝部１１への第３絶縁膜１２の埋め込み性が向上し、第３絶縁膜１２の第２絶縁膜１０への密着性が向上すると共に、第１の実施の形態の効果と同様に、第３絶縁膜１２がＬｏｗ−ｋ膜全体を覆う構造となっているので全体としての強度が向上し、信頼性に優れた半導体装置が得られる。また、第２キャップ層１７は第３絶縁膜１２上に形成されているので、第２キャップ層１７と第３絶縁膜１２との密着性も良好であり、第２キャップ層１７の膜剥れにも効果を有する。
【００２４】
（第３の実施の形態）
図４（ａ）、（ｂ）、（ｃ）、（ｄ）は、第３の実施の形態に係る半導体装置の製造方法の前半部、図５（ａ）、（ｂ）、（ｃ）は、第３の実施の形態に係る半導体装置の製造方法の後半部を示すものである。以下において、半導体装置の製造プロセスを説明し、第３の実施の形態の構成を示す。
【００２５】
図４（ａ）（ｂ）に示す半導体装置の製造プロセスは、図１（ａ）（ｂ）に示すものと同じプロセスであるので、説明を省略する。
【００２６】
図４（ｃ）は、デュアルダマシン法によるビアホール及び配線溝を形成するプロセスを示す。所定の配線位置に対してリソグラフィー及びＲＩＥ技術を用いて加工し、ビアホール１３及び配線溝１４を同時に形成する。
【００２７】
図４（ｄ）は、デュアルダマシン法による配線及びビアを形成するプロセスを示す。ビアホール１３及び配線溝１４を含む第２絶縁膜１０の表面部分にバリアメタル膜（例えば、ＴａＮ膜）、続けてＣｕ層を堆積させ、ＣＭＰ法により、不要なＣｕ層およびＴａＮ膜を研磨・除去する。これにより、配線１５及びビア１６が形成され、ＳｉＣ膜又はＳｉＮ膜等の第２キャップ層１７を形成する。
【００２８】
図５（ａ）は、第２絶縁膜１０の所定の領域に、第２絶縁膜１０又は第１キャップ層５及び第２キャップ層１７と密着性の高い第３絶縁膜１２を埋入させる溝部１１を形成するプロセスを示す。溝部１１は、リソグラフィー及びＲＩＥ技術を用いて形成されるが、配線間容量及び層間容量を考慮して、配線間の距離が所定距離以上ある箇所に形成されるのが好ましい。この実施の形態においては、溝部１１は、第１キャップ層５に達するまで掘られて形成されている。
【００２９】
図５（ｂ）は、溝部１１に第２絶縁膜１０あるいは第１キャップ層５及び第２キャップ層１７と密着性の高い第３絶縁膜１２を埋め込むためのプロセスを示す。第３絶縁膜１２としては、ＳｉＮ、ＳｉＯ２系の膜が挙げられる。例えば、第３絶縁膜１２であるＳｉＮ膜と第２絶縁膜１０である例えばＳｉＯＣ膜あるいは第１キャップ層５及び第２キャップ層１７である例えばＳｉＣ膜との密着性は、第２絶縁膜１０である例えばＳｉＯＣ膜と第１キャップ層５及び第２キャップ層１７である例えばＳｉＣ膜との密着性よりも、良好である。また、第２絶縁膜１０への影響を少なくするために、第３絶縁膜１２の比誘電率はｋ≦４が好ましい。第３絶縁膜１２は、ＣＶＤ法、ＰＶＤ法等により、溝部１１及び第２キャップ層１７の上に堆積される。尚、第３絶縁膜は配線容量および層間容量に影響がない箇所に形成することが望ましい。
【００３０】
図５（ｃ）は、第３絶縁膜１２の平坦化プロセスを示す。第３絶縁膜１２をＣＭＰにより研磨・除去して、第３絶縁膜１２の上面を平坦化し、一連のプロセスが完了する。尚、このプロセスでは、第２キャップ層１７の上に所定の厚さの第３絶縁膜１２が残るようにＣＭＰ加工するのが好ましい。
【００３１】
（第３の実施の形態の効果）
第３の実施の形態によれば、第３絶縁膜１２が溝部１１の内部及び第２キャップ層１７の上面全体を所定の厚さだけ覆うので、全体としての機械的強度不足を補うことができる。第３絶縁膜１２は、溝部１１のみならず第２キャップ層１７の上にも堆積され、また、溝部１１は、第１キャップ層５に達するまで掘られて形成され、埋入部１２ａは第１キャップ層５に達し、第３絶縁膜１２と第１キャップ層５との密着性もよいので、第２絶縁膜１０の膜剥がれ等を効果的に抑制できる。このことにより、低比誘電率を維持したままＬｏｗ−ｋ膜の密着性を向上させて膜剥がれ等を防止でき、信頼性の高い半導体装置が可能となる。さらに、第３絶縁膜１２の上に配線層を積層する場合において、第３絶縁膜１２はＬｏｗ−ｋ膜に比較して他の膜との密着性に優れるので、多層構造の半導体装置を製造するのに、信頼性、歩留まり向上等にも大きな効果がある。
【００３２】
（第４の実施の形態）
図６は、第４の実施の形態に係る半導体装置の構成を示すものである。第４の実施の形態は、第３の実施の形態で説明したプロセスと基本的に同様のプロセスから構成されるが、図５（ａ）に示した溝部１１を形成するプロセスにおいて、第２絶縁膜１０の上面又は第２キャップ層１７からの溝部１１の深さを比較的浅くすると、後から埋め込む第３絶縁膜１２の埋め込み性を良好にすることができる。ここで溝部１１の深さは、例えば１μｍ以下程度であればよい。すなわち、第２の実施形態では、第３絶縁膜１２は第１キャップ層５まで達していなくてもよい。
【００３３】
（第４の実施の形態の効果）
上記の構成によれば、溝部１１の深さを浅くするので、ボイドの発生等が減少し溝部１１への第３絶縁膜１２の埋め込み性が向上し、第３絶縁膜１２の第２絶縁膜１０への密着性が向上すると共に、第３の実施の形態の効果と同様に、第３絶縁膜１２がＬｏｗ−ｋ膜全体を覆う構造となっているので全体としての強度が向上し、信頼性に優れた半導体装置が得られる。
【００３４】
（第５の実施の形態）
図７（ａ）、（ｂ）は、第５の実施の形態に係る半導体装置の構成を示すもので、（ａ）は、溝部１１が、第１キャップ層５に達するまで掘られて形成されている構成で、（ｂ）は、溝部１１の深さが１μｍ以下であって、第１キャップ層５に達するまで掘られていない構成を示す。上記いずれの構成においても、図５（ｃ）に示す平坦化プロセスが省略されたものとなっている。
（第５の実施の形態の効果）
【００３５】
上記の構成によれば、一連の製造プロセスにおいて、平坦化プロセスが省略されるので、プロセス時間の減少に効果があり、特に、本実施の形態では、多層構造の半導体装置の最上層に適用する場合に効果がある。
【図面の簡単な説明】
【００３６】
【図１】図１（ａ）、（ｂ）、（ｃ）、（ｄ）は、第１の実施の形態に係る半導体装置の製造方法の前半部を示すものである。
【図２】図２（ａ）、（ｂ）、（ｃ）は、第１の実施の形態に係る半導体装置の製造方法の後半部を示すものである。
【図３】図３は、第２の実施の形態に係る半導体装置の構成を示すものである。
【図４】図４（ａ）、（ｂ）、（ｃ）、（ｄ）は、第３の実施の形態に係る半導体装置の製造方法の前半部を示すものである。
【図５】図５（ａ）、（ｂ）、（ｃ）は、第３の実施の形態に係る半導体装置の製造方法の後半部を示すものである。
【図６】図６は、第４の実施の形態に係る半導体装置の構成を示すものである。
【図７】図７（ａ）、（ｂ）は、第５の実施の形態に係る半導体装置の構成を示すもので、（ａ）は、溝部１１が、第１キャップ層５に達するまで掘られて形成されている構成で、（ｂ）は、溝部１１の深さが１μｍ以下であって、第１キャップ層５に達するまで掘られていない構成を示す。
【符号の説明】
【００３７】
１、第１配線層            ２、第１絶縁膜
３、配線溝                ４、配線
５、第１キャップ層            
１０、第２絶縁膜        １１、溝部
１２、第３絶縁膜        １３、ビアホール
１４、配線溝            １５、配線
１６、ビア              １７、第２キャップ層
１８、第２配線層
【図１】
2007142172.tif 000003
【図２】
2007142172.tif 000004
【図３】
2007142172.tif 000005
【図４】
2007142172.tif 000006
【図５】
2007142172.tif 000007
【図６】
2007142172.tif 000008
【図７】
2007142172.tif 000009