(57)【要約】【課題】下層配線のスパッタエッチングにより、接続孔の側壁に付着する導電性粒子に起因する不具合を防止するとともに、埋め込み特性および導通特性の悪化を防止する半導体装置の製造方法を提供する。【解決手段】まず、基板上に設けられた層間絶縁膜７に、配線溝８ａと接続孔８ｂとからなるデュアルダマシン開口部８を形成する工程を行う。次に、下層配線５を露出させるように、デュアルダマシン開口部８の内壁を覆う状態で、犠牲膜２１を形成するとともに、下層配線５のスパッタエッチングを行う。次いで、犠牲膜２１の少なくとも表面側を、下層配線５に対して選択的に除去する。その後、デュアルダマシン開口部８に、導電膜を埋め込んで、配線溝８ａと接続孔８ｂとに上層配線とヴィアとをそれぞれ形成する工程を行うことを特徴とする半導体装置の製造方法である。【選択図】図１
2007294625.tif 000002
【特許請求の範囲】
【請求項１】
表面側に第１導電層が設けられた基板上に絶縁膜を形成し、当該絶縁膜に、前記第１導電層に達する凹部を形成する第１工程と、
前記凹部の底部を除く内壁を覆う状態で、犠牲膜を形成するとともに、当該凹部の底部に露出された前記第１導電層のスパッタエッチングを行う第２工程と、
前記犠牲膜の少なくとも表面側を、前記第１導電層に対して選択的に除去する第３工程と、
前記犠牲膜の少なくとも表面側が除去された前記凹部に、第２導電層を埋め込み形成する第４工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第２工程では、前記スパッタエッチングにより、前記凹部が前記第１導電層の内部に達する状態となるまで、前記第１導電層を掘り込む
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第３工程では、前記犠牲膜の少なくとも表面側とともに、前記第２工程における前記スパッタエッチングにより、前記犠牲膜の表面に付着した導電性粒子を除去する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第３工程では、前記犠牲膜の表面側のみを除去することで、前記凹部の底部を除く前記内壁に前記犠牲膜を残存させる
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記第３工程と前記第４工程の間に、
前記凹部の内壁を覆う状態で、前記第２導電層からの導電材料の拡散を防止するバリア膜を形成する工程を行う
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記凹部が配線溝と当該配線溝の底部に連通する接続孔とで構成されている
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、さらに詳しくは、銅（Ｃｕ）配線を用いて多層配線構造を形成するのに好適な半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化、高集積化に伴い、配線の時定数に起因する電気信号の遅れが深刻な問題となる。このため、多層配線工程で用いられる導電層は、アルミニウム(Ａｌ)系合金の配線に代わり、Ｃｕ配線が導入されるようになっている。ＣｕはＡｌなど従来の多層配線構造に使われていた金属材料と違って、ドライエッチングによるパターニングが困難であるため、層間絶縁膜に配線溝を形成しておき、Ｃｕを埋め込むことにより配線パターンを形成するダマシン法が一般に使われている。特に、層間絶縁膜に接続孔と配線溝を形成しておき、Ｃｕの埋め込みを同時に行うデュアルダマシン法は、工程数の削減に有効である（例えば、特許文献１参照）。
【０００３】
ダマシン法によるＣｕを用いた微細配線の形成においては、バリアメタルの段差被覆性、高アスペクト開口部へのＣｕの埋め込み特性向上が重要な課題となる。現在主流となっているメタライゼーションは、指向性スパッタ法等の物理的気相成長（Physical Vapor Deposition（ＰＶＤ））法により、タンタル(Ｔａ)系材料のバリア膜とシード層となるＣｕ膜とを順次薄膜形成し、その後電解めっき法によりＣｕ膜の埋め込みを行う製法を用いている。この製法の詳細を決定する上で重要な指標となるのが、配線や接続孔の導通性や低抵抗化を何処まで確保できるかのみならず、エレクトロマイグレーションやストレスマイグレーションに代表される配線信頼性を如何に向上できるかである。従って、半導体装置の微細化に対応可能であり、低抵抗、高歩留まりで配線信頼性の高いＣｕメタライゼーション技術を構築することが急務となっている。
【０００４】
近年、特に配線信頼性を向上できるＣｕメタライゼーション向けバリアメタル形成技術として、アンカープロセス(via-punch through process)が提案されている（例えば、非特許文献１参照）。
【０００５】
上記アンカープロセスを用いたダマシン法によるＣｕ配線の形成方法について、図５〜図６を用いて説明する。まず、図５（ａ）に示すように、図示しない基板に堆積された下地絶縁膜１上に、炭素含有酸化シリコン（ＳｉＯＣ）膜からなる層間絶縁膜２が形成され、この層間絶縁膜２に形成された配線溝３にバリア膜４を介してＣｕを埋め込んだ下層配線５が形成されている。また、下層配線５上および層間絶縁膜２上には、Ｃｕの拡散防止膜６として、例えば炭化シリコン(ＳｉＣ)膜が設けられている。
【０００６】
そして、拡散防止膜６上に、ＳｉＯＣ膜からなる低誘電材料（ｌｏｗ−ｋ）層７ａと酸化シリコン(ＳｉＯ2）膜からなるハードマスク層７ｂとを順次積層してなる層間絶縁膜７を形成する。次いで、本構造の層間絶縁膜７に配線溝８ａとこの配線溝８ａの底部に連通する接続孔８ｂとからなるデュアルダマシン開口部８を形成する。その後、接続孔８ｂ底部の拡散防止膜６を除去して、下層配線５を露出させる。
【０００７】
次に、図５（ｂ）に示すように、通常の指向性スパッタリング法により、下層配線５を露出させるように、上記デュアルダマシン開口部８の内壁を覆う状態で、ハードマスク層７ｂ上に、窒化タンタル（ＴａＮ）からなる第１のバリア膜９を形成する。
【０００８】
この方法としては、例えばＴａターゲットが設置された指向性のマグネトロンスパッタリング装置を用いて、まず、所望の基板バイアス、ターゲットＤＣパワー、窒素/アルゴン流量比の雰囲気下で、ＴａＮ膜を全面成膜後、同一チャンバー内で基板バイアスを上げ、フィールド絶縁膜上の成膜とエッチングがプラスマイナスゼロとなるよう設定して所定時間の放電処理を施す。これにより、接続孔８ｂの底部を除くデュアルダマシン開口部８の内壁およびハードマスク層７ｂ上では、ＴａＮ膜をさらに堆積させながら、アスペクト比の高い接続孔８ｂの底部では、Ｔａ膜堆積よりもバイアスエッチングの成分が大きくなるため、スパッタエッチングにより下層配線５まで選択的に貫通させることが出来る。続いて、スパッタエッチングにより、接続孔８ｂが下層配線５の内部に達する状態となるまで、接続孔８ｂの底部に露出された下層配線５を掘り込む。これにより、接続孔８ｂの側壁に成膜されたバリア膜９の表面に、下層配線５から飛散したＣｕからなる導電性粒子１０が付着する。
【０００９】
その後、図５（ｃ）に示すように、通常の指向性スパッタリング法により、上記導電性粒子１０を覆うように、デュアルダマシン開口部８の内壁を覆う状態で、第１のバリア膜９上に、Ｔａからなる第２のバリア膜１１を成膜する。続いて、図６（ｄ）に示すように、電解めっき法またはスパッタリング法により、デュアルダマシン開口部８を埋め込む状態で、第２のバリア膜１１上にＣｕからなる導電膜１２を形成する。
【００１０】
次に、図６（ｅ）に示すように、化学機械研磨(Chemical Mechanical Polishing（ＣＭＰ））法により、配線パターンとして不要な導電膜１２（前記図６（ｄ）参照）、第２のバリア膜１１および第１のバリア膜９を除去することで、上記配線溝８ａに上層配線１３を形成するとともに、接続孔８ｂにヴィア１４を形成する。続いて、下層配線５上と同様に、上層配線１３からのＣｕの拡散防止膜１５として、例えばＳｉＣ膜を上層配線１３上およびハードマスク層７ｂ上に形成する。以上説明した図５（ａ）〜図６（ｅ）の工程を繰り返すことで、デュアルダマシン構造の多層配線構造を形成する。
【００１１】
上述したような製造方法により形成された多層配線構造においては、下層配線５にヴィア１４の底部が埋め込まれたアンカー形状の配線構造が形成されるため、ヴィア１４と下層配線５との接触面積が増大することにより、ヴィア１４の下層配線５側を構成する第２のバリア膜１１と下層配線５との異種金属界面が安定化し、エレクトロマイグレーションやストレスマイグレーション等の配線信頼性の向上が期待できる。
【００１２】
【特許文献１】特開平１０−１４３９１４号公報
【非特許文献１】「Extendibility of PVD Barrier/Seed for BEOL Cu Metallization」2005年 International Interconnect Technology Conference (IITC) p.135-137
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、上述したような製造方法では、配線信頼性の向上が明確になる深さ以上に、接続孔８ｂの底部に露出された下層配線５を掘り込む場合には、接続孔８ｂの側壁を覆う第１のバリア膜９の表面への導電性粒子１０の付着量も増大する。このため、第１のバリア膜９上に成膜する第２のバリア膜１１をある程度以上厚く成膜しないと、第２のバリア膜１１と接続孔８内に埋め込まれる導電膜１２との密着性が悪くなり、密着性の低下に起因するボイドがヴィア１４中に発生してしまう、という問題がある。しかし、第２のバリア膜１１を厚く成膜し過ぎると、導電膜１２を埋め込む際の接続孔８ｂの間口が狭くなり、埋め込み特性が悪化する。また、第２のバリア膜１１を厚く成膜した場合には、上層配線１３およびヴィア１４に占める導電膜１２の割合が減少することから、抵抗上昇等の導通特性の悪化が発生する。したがって、デザインルールの微細化が進むと制御性の観点より、適用困難なプロセスとなってしまう。
【００１４】
以上のことから、本発明は、下層配線のスパッタエッチングにより、接続孔の側壁に付着する導電性粒子に起因する不具合を防止するとともに、埋め込み特性および導通特性の悪化を防止する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明の半導体装置の製造方法は、次のような工程を順次行うことを特徴としている。まず、第１工程では、表面側に第１導電層が設けられた基板上に絶縁膜を形成し、この絶縁膜に、第１導電層に達する凹部を形成する。次に、第２工程では、凹部の底部を除く内壁を覆う状態で、犠牲膜を形成するとともに、凹部の底部に露出された第１導電層のスパッタエッチングを行う。次いで、第３工程では、犠牲膜の少なくとも表面側を、第１導電層に対して選択的に除去する。その後の第４工程では、犠牲膜の少なくとも表面側が除去された凹部に、第２導電層を埋め込み形成する。
【００１６】
このような半導体装置の製造方法によれば、第２工程において、凹部の底部を除く内壁に犠牲膜を形成するとともに、凹部の底部から露出された第１導電層のスパッタエッチングを行った後、第３工程において、犠牲膜の少なくとも表面側を除去することから、第２工程におけるスパッタエッチングにより、第１導電層から飛散し、上記凹部の側壁を覆う犠牲膜に付着した導電性粒子を、犠牲膜とともに除去することが可能となる。これにより、第４工程において、凹部に第２導電層を埋め込み形成する際に、残存した導電性粒子に起因する不具合が防止される。例えば、第３工程と第４工程の間に、凹部の内壁を覆う状態で、第２導電層からの導電材料の拡散を防止するバリア膜を形成する場合には、上記導電性粒子が除去されることで、バリア膜と第２導電層との密着性の低下が防止される。また、上記導電性粒子が除去されることで、バリア膜を厚く形成しなくてもいいことから、第２導電層の埋め込み特性および導通特性の悪化が防止される。
【発明の効果】
【００１７】
以上説明したように、本発明の半導体装置の製造方法によれば、導電性粒子の残存に起因するバリア膜と第２導電層との密着性の低下が防止されるとともに、第２導電層の埋め込み特性および導通特性の悪化が防止されることから、高性能且つ、高歩留まり、高信頼性の半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
（第１実施形態）
本実施形態例は、本発明にかかる半導体装置の製造方法の実施形態の一例であり、デュアルダマシン構造の形成に係わる。以下、図１〜図２の製造工程断面図を用いて本発明の第１実施形態を説明する。なお、背景技術と同様の構成には、同一の番号を付して説明することとする。
【００２０】
図１（ａ）に示すように、図示しない基板に堆積された下地絶縁膜１上に、層間絶縁膜２が形成され、この層間絶縁膜２に形成された配線溝３にバリア膜４を介して、例えばＣｕを埋め込んだ下層配線５（第１導電層）が形成されている。上記層間絶縁膜２には、一例としてＳｉＯＣ膜が用いられている。また、下層配線５上および層間絶縁膜２上には、下層配線５からのＣｕの拡散を防止するための、例えばＳｉＣ膜からなる拡散防止膜６が設けられている。この拡散防止膜６は、下層配線５を構成するＣｕの酸化を防止する酸化防止膜または拡散防止膜６上に形成する層間絶縁膜に接続孔を形成する際のエッチングストッパー膜としても機能する。このＳｉＣからなる拡散防止膜６を成膜する際には、一例として、化学的気相成長（Chemical Vapor Deposition（ＣＶＤ））法により、平行平板型プラズマＣＶＤ装置を用い、その際使用するガスとしては、シリコン源としてメチルシランを用いることとする。
【００２１】
そして、上記拡散防止膜６上に、無機の低誘電材料である例えばＳｉＯＣ膜からなる低誘電材料層７ａと例えば酸化シリコン（ＳｉＯ2)膜からなるハードマスク層７ｂとを順次積層してなる層間絶縁膜７を形成する。上記ＳｉＯＣ膜からなる低誘電材料層７ａを成膜する際には、一例として、平行平板型プラズマＣＶＤ装置を用い、その際使用するガスとしては、シリコン源としてメチルシランを用いることとする。
【００２２】
次いで、本構造の層間絶縁膜７に、配線溝８ａとこの配線溝８ａの底部に連通する接続孔８ｂとからなるデュアルダマシン開口部８（凹部）を形成する。続いて、接続孔８ｂの底部の上記拡散防止膜６を除去し、接続孔８ｂの底部に下層配線５の表面を露出させる。
【００２３】
ここで、デュアルダマシン開口部８の形成方法としては、接続孔８ｂを最初に開口し、その後に配線溝８ａを開口する手法を用いることとする。この詳細な形成方法は、例えば、「A Manufacturable Copper/Low-k SiOC/SiCN Process Technology for 90nm-node High Performance eDRAM”」International Interconnect Technology Conference(IITC)2002年ｐ15-17等に開示されている。また、層間絶縁膜７上に形成した積層ハードマスクに配線溝パターンを開口した後に、接続孔８ｂを途中開口し、その後、上記積層ハードマスクを用いて配線溝８ａと接続孔８ｂを完全開口する手法を用いてもよい。この詳細な形成方法は、例えば特開２００４−６３８５９号公報に開示されている。
【００２４】
次に、図１（ｂ）に示すように、例えばＰＶＤ法により、上記デュアルダマシン開口部８の底部を除く内壁を覆う状態で、ハードマスク層７ｂ上に、例えばチタン（Ｔｉ）膜からなる犠牲膜２１を例えば３０ｎｍの膜厚で形成する。
【００２５】
ここで、この犠牲膜２１の材質としては、後工程で、犠牲膜２１の少なくとも表面側を除去することから、露出された下層配線５に対して選択的に除去可能な材質であればよく、導電膜であっても、絶縁膜であってもよい。そして、後述するように、犠牲膜２１を全て除去する場合には、犠牲膜２１が層間絶縁膜７に対しても選択的に除去可能な材質で形成されることが好ましい。ここでは、犠牲膜２１を導電膜で形成する例について説明することとし、後述する第２実施形態において、犠牲膜２１が絶縁膜である例について説明する。犠牲膜２１を構成する導電材料としては、上述したＴｉの他に、Ａｌ、タングステン（Ｗ）、マンガン（Ｍｎ）、またはこれらを含む合金膜もしくは窒化チタン（ＴｉＮ）を用いることができる。
【００２６】
この犠牲膜２１の成膜方法としては、例えばＴｉターゲットが設置された指向性のマグネトロンスパッタリング装置を用い、まず、第１ステップとして、基板バイアスを５００Ｗ、ターゲットＤＣパワーを４０ｋＷとし、アルゴン１００％雰囲気下で、６７ｍＰａにて、Ｔｉ膜を３０ｎｍ程度の膜厚で全面成膜する。その後、第２ステップとして、基板バイアスを１０００Ｗまで上げるとともにターゲットＤＣパワーを５ｋＷまで下げて、アルゴン１００％雰囲気下で、２６．６ｍＰａにて、Ｔｉ成膜とエッチングがフィールド絶縁膜上でプラスマイナスゼロとなるように設定して所定時間の放電処理を施す。これにより、接続孔８ｂの底部を除くデュアルダマシン開口部８の内壁およびハードマスク層７ｂ上ではＴｉ膜を残存させながら、アスペクト比が高い接続孔８ｂ底部では、Ｔｉ膜堆積よりバイアスエッチングの成分が大きくなることにより、Ｔｉ膜がスパッタエッチングされることで、下層配線５まで選択的に貫通させることが出来る。
【００２７】
続いて、スパッタエッチングにより、接続孔８ｂが下層配線５の内部に達する状態となるまで、接続孔８ｂの底部に露出された下層配線５を掘り込む。これにより、後工程で、接続孔８ｂ内に形成するヴィアの底部が下層配線５に埋め込まれたアンカー形状の配線構造を形成することが可能となる。この際、ヴィアと下層配線との接触面積が大きいほど、配線信頼性を向上させることができるため、配線信頼性が確実に増大する深さ以上に、下層配線５を掘り込むことが好ましい。このスパッタエッチングにより、接続孔８ｂの側壁を覆う上記犠牲膜２１の表面には、下層配線５から飛散したＣｕからなる導電性粒子１０が付着する。
【００２８】
なお、上記犠牲膜２１の形成工程では、同一装置のチャンバー内で接続孔８ｂの底部を除くデュアルダマシン開口部８の内壁に犠牲膜２１を形成する例について説明したが、例えば上記第１ステップのＴｉ膜を上記膜厚よりも厚く形成し、その後、別のチャンバーに移して、通常のスパッタエッチングにより、接続孔８ｂ底部のＴｉ膜の除去を行う方法でも上記犠牲膜２１を形成することが可能である。また、ここでは、ＰＶＤ法により上記犠牲膜２１を成膜することとしたが、ＣＶＤ法等、他の成膜方法により犠牲膜２１を成膜してもよい。
【００２９】
続いて、図１（ｃ）に示すように、例えばウェットエッチングにより、上記犠牲膜２１（前記図１（ｂ）参照）の少なくとも表面側を、下層配線５に対して選択的に除去することで、犠牲膜２１の表面に付着した導電性粒子１０（前記図１（ｂ）参照）が除去される。ここでは、犠牲膜２１を全て除去することで、層間絶縁膜７を露出させることとする。
【００３０】
このウェットエッチングは、通常の洗浄機を用いて、例えば１／１００に希釈されたフッ酸水溶液（Diluted Hydrofluoric Acid（ＤＨＦ））からなる薬液を用いて、室温で所望のエッチング量となるように処理を行う。この際、Ｔｉ膜からなる犠牲膜２１は、低誘電率層７ａを含む層間絶縁膜７およびＣｕからなる下層配線５に対して、一桁以上高いエッチングレートを有するため、このウェットエッチングにより、犠牲膜２１を選択的に除去することが可能となる。また、Ｃｕからなる導電性粒子１０自体は、上記薬液にエッチングされることはないが、犠牲膜２１がエッチングされることで、犠牲膜２１とともに除去される。
【００３１】
なお、ここでは、Ｔｉ膜からなる犠牲膜２１を、ＤＨＦを用いたウェットエッチングにより除去することとするが、除去方法は、上述した犠牲膜２１の材質により、適宜変更されることとする。例えば犠牲膜２１がＡｌ膜で形成される場合には、Ｔｉ膜と同様に、ＤＨＦを用いたウェットエッチングや、アンモニア水と過酸化水素水との混合液を用いたウェットエッチングにより、下層配線５に対して選択的に除去可能である。また、犠牲膜２１がＷ膜で形成される場合には、六フッ化イオウ（ＳＦ6）系ガスを用いたドライエッチング、ＴｉＮ膜で形成される場合には、Ｃｌ系ガスを用いたドライエッチングにより選択的に除去可能である。
【００３２】
また、ここでは、犠牲膜２１を全て除去することとするが、犠牲膜２１の表面側のみを除去し、デュアルダマシン開口部８の底部を除く内壁を覆う状態で、ハードマスク層７ｂ上に、上記犠牲膜２１を残存させてもよい。この場合には、上記薬液処理のエッチングレートを制御することで、犠牲膜２１の表面側のみを除去する。さらに、デュアルダマシン開口部８の側壁、すなわち、配線溝８ａおよび接続孔８ｂの側壁のみに、犠牲膜２１をサイドウォール状に残存させてもよい。
【００３３】
その後、必要に応じて、水素アニール処理により、接続孔８ｂ底部に露出された下層配線５の表面の酸化層を清浄した後、図２（ｄ）に示すように、例えばＰＶＤ法により、デュアルダマシン開口部８の内壁を覆う状態で、ハードマスク層７ｂ上に、例えばＴａからなるバリア膜１１’を１５ｎｍの膜厚で成膜する。ここで、バリア膜１１’は、上記Ｔａの他に、Ｔｉ、Ｗ、ＴａＮ、ＴｉＮ、チタンシリコンナイトライド（ＴｉＳｉＮ）、窒化タングステン（ＷＮ）、炭窒化タングステン（ＷＣＮ）、ジルコニウム（Ｚｒ）合金等でもよい。
【００３４】
続いて、電解めっき法またはＰＶＤ法により、デュアルダマシン開口部８を埋め込む状態で、バリア膜１１’上に例えばＣｕからなる導電膜１２を形成する。この導電膜１２としては、Ｃｕ膜の他に、例えば、銀（Ａｇ）、スズ（Ｓｎ）、Ｔｉ、Ａｌ、Ｍｎ、マグネシウム（Ｍｇ）を含むＣｕ合金膜を適用してもよい。
【００３５】
その後、図２（ｅ）に示すように、例えばＣＭＰ法により、配線パターンとして不要な部分の導電膜１２（前記図２（ｄ）参照）およびバリア膜１１’を除去することで、上記配線溝８ａに上層配線１３（第２導電層）を形成するとともに、接続孔８ｂにヴィア１４（第２導電層）を形成する。次いで、上層配線１３上およびハードマスク層７ｂ上に、例えばＳｉＣ膜からなる拡散防止膜１５を形成する。これにより、ヴィア１４の底部が下層配線５に埋め込まれたアンカー形状の配線構造が形成される。
【００３６】
この後の工程は、図１（ａ）〜図２（ｅ）を用いて説明した工程を繰り返して行うことで、デュアルダマシン構造の多層配線構造を形成する。
【００３７】
このような半導体装置の製造方法によれば、図１（ｂ）を用いて説明したように、接続孔８ｂの底部を除くデュアルダマシン開口部８の内壁に犠牲膜２１を形成し、接続孔８ｂの底部から露出する下層配線５のスパッタエッチングを行った後、図１（ｃ）を用いて説明したように、接続孔８ｂの側壁を覆う犠牲膜２１に付着した導電性粒子１０を、犠牲膜２１とともに除去することが可能となる。これにより、導電性粒子１０の残存によるバリア膜１１’とヴィア１４との密着性低下が防止されるため、ヴィア１４中へのボイドの発生を防ぐことができる。また、上記導電性粒子１０が除去されることで、バリア膜１１’を厚く形成しなくてもいいことから、導電膜１２の埋め込み特性および上層配線１３およびヴィア１４の導通特性の悪化が防止される。以上のことから、高性能且つ、高歩留まり、高信頼性の半導体装置を製造することができる。
【００３８】
また、本実施形態の半導体装置の製造方法によれば、下層配線５にヴィア１４の底部が埋め込まれたアンカー形状の配線構造が形成されるため、ヴィア１４と下層配線との接触面積が増大することにより、ヴィア１４の下層配線５側を構成するバリア膜１１’と下層配線５との異種金属界面が安定化し、エレクトロマイグレーションやストレスマイグレーション等の配線信頼性の向上が期待できる。
【００３９】
なお、上記第１実施形態では、層間絶縁膜７がＳｉＯＣ膜からなる低誘電材料層７ａとＳｉＯ2膜からなるハードマスク層７ｂとの積層膜で構成された例について説明したが、本発明はこれに限定されず、層間絶縁膜７の構成材料は、デバイス要求性能によって選択すればよい。層間絶縁膜７の構成材料としては、無機系材料として、上述したＳｉＯ2膜、ＳｉＯＣ膜の他に、無機系の低誘電材料膜であるフッ素含有酸化シリコン（ＳｉＯＦ）膜、有機系の低誘電材料膜として、ポリアリールエーテル（ＰＡＥ）膜、Ｐ−ベンゾシクロブテン（Ｐ−ＢＣＢ）膜等を用いてもよい。または、これらを多孔質化した膜（ポーラス膜）を用いてもよい。上述した膜は、単層で用いても積層してもよく、例えば、無機系の低誘電材料膜と有機系の低誘電材料膜とを積層させてハイブリッド構造としてもよい。
【００４０】
（第２実施形態）
次に、本発明の半導体装置の製造方法に係る第２の実施の形態を図３〜図４の製造工程断面図を用いて説明する。なお、第１実施形態と同様の構成には、同一の番号を付して説明する。
【００４１】
まず、図３（ａ）に示すように、図示しない基板に堆積された下地絶縁膜１上に、ＳｉＯＣからなる層間絶縁膜２が形成され、この層間絶縁膜２に形成された配線溝３にバリア膜４を介してＣｕを埋め込んだ下層配線５が形成されている。また、下層配線５上および層間絶縁膜２上には、ＳｉＣからなる拡散防止膜６が設けられている。
【００４２】
次いで、上記拡散防止膜６上に、層間絶縁膜７’を形成する。ここでは、例えば多孔質（ポーラス）構造のＳｉＯＣ膜（ポーラスＳｉＯＣ膜）からなる低誘電材料層７ａ’と例えばＳｉＯ2からなるハードマスク層７ｂ’とを順次積層してなる層間絶縁膜７’を形成することとする。ここで、ポーラスＳｉＯＣ膜の成膜方法としては、ナノクラスタリングシリカ（Nano Clustorering Silica（以下ＮＣＳ））を塗布し、窒素雰囲気下で３００℃〜４００℃のキュアを施すことにより、形成する。このポーラスＳｉＯＣ膜の比誘電率は２．３前後、平均ポアサイズは３ｎｍ以下である。また、低誘電材料層７ａ’として、ポーラス構造の低誘電率膜であるＪＳＲ社製のＬＫＤシリーズや、その他のポーラスＭＳＱ（Methyl silsesquioxane)膜を用いてもよい。また、平行平板型のプラズマＣＶＤ法により、メチルシラン系ガスとポアジェンソース（空孔形成材料）を用いて成膜した後にキュアを施してもよい。さらには電子線照射やＵＶ照射によるキュアを施して、低誘電材料層７ａ’の結合を整えてもよい。
【００４３】
次いで、本構造の層間絶縁膜７’に、配線溝８ａとこの配線溝８ａの底部に連通する接続孔８ｂとからなるデュアルダマシン開口部８を形成する。続いて、接続孔８ｂの底部の上記拡散防止膜６を除去し、接続孔８ｂの底部に下層配線５の表面を露出させる。
【００４４】
次に、図３（ｂ）に示すように、例えばＣＶＤ法により、上記デュアルダマシン開口部８の内壁を覆う状態で、ハードマスク層７ｂ’上に、例えばＳｉＯ2からなる犠牲膜２２を例えば２０ｎｍの膜厚で形成する。
【００４５】
ここで、本実施形態においては、犠牲膜２２を絶縁膜で形成することとする。この犠牲膜２２を構成する絶縁材料としては、上述したＳｉＯ2の他に、例えば窒化シリコン（ＳｉＮ）膜、炭素含有窒化シリコン（ＳｉＣＮ）膜、窒素含有酸化シリコン（ＳｉＯＮ）膜、ＳｉＯＣ膜、ＳｉＣ膜等の無機系絶縁膜、Ｐ−ＢＣＢ膜、炭化水素膜等の有機絶縁膜等を用いることができる。
【００４６】
この犠牲膜２２の成膜方法としては、例えば平行平板型プラズマＣＶＤ装置を用い、成膜ガスには、シリコン源としてＴＥＯＳ（Tetraethoxysilane）ガス、酸化剤として一酸化二窒素（Ｎ2Ｏ）ガスを用いる。また、成膜条件としては、基板温度を３００〜４００℃に設定し、プラズマパワーを１５０Ｗ〜３５０Ｗ、成膜雰囲気の圧力を１００Ｐａ〜１０００Ｐａ程度に設定する。
【００４７】
続いて、図３（ｃ）に示すように、接続孔８ｂ底部の犠牲膜２２を選択的に除去し下層配線５を露出させる。その後、スパッタエッチングにより、接続孔８ｂが下層配線５の内部に達する状態となるまで、接続孔８ｂの底部に露出された下層配線５を掘り込む。この際、接続孔８ｂの側壁を覆う上記犠牲膜２２の表面には、下層配線５から飛散したＣｕからなる導電性粒子１０が付着する。
【００４８】
この方法としては、Ｔｉターゲットが設置された指向性のマグネトロンスパッタリング装置を用い、基板バイアスを１０００Ｗ、ターゲットＤＣパワーを５ｋＷとし、アルゴン１００％雰囲気下で、６７ｍＰａにて、Ｔｉ成膜とエッチングがフィールド絶縁膜上でプラスマイナスゼロとなるように設定して所定時間の放電処理を施す。これにより、ハードマスク層７ｂ’上および接続孔８ｂの底部を除く配線溝８ａならびに接続孔８ｂの内壁ではＴｉ膜が成膜された状態を保ちながら、配線溝８ａの底部上、配線溝８ａおよび接続孔８ｂの側壁では、犠牲膜２２が成膜された状態を保ちながら、アスペクト比が高い接続孔８ｂ底部では、犠牲膜２２堆積よりバイアスエッチングの成分が大きくなることにより、犠牲膜２２がスパッタエッチングされることで、下層配線５まで選択的に貫通させることが出来る。なお、この工程により、接続孔８ｂの底部を除くデュアルダマシン開口部８の内壁に、Ｔｉ膜が成膜される場合もあるが、Ｔｉ膜は残存しても構わない。
【００４９】
続いて、図４（ｄ）に示すように、例えばウェットエッチングにより、上記犠牲膜２２の少なくとも表面側を下層配線５に対して選択的に除去することで、犠牲膜２２とともに、犠牲膜２２の表面に付着した導電性粒子１０（前記図３（ｃ）参照）を除去する。ここでは、２０ｎｍ程度の膜厚の犠牲膜２２のうち、表面側の５ｎｍ程度を除去することで、犠牲膜２２を残存させることとする。これにより、残存した犠牲膜２２が、層間絶縁膜７’の低誘電材料層７ａ’を構成するポーラスＳｉＯＣ膜の保護絶縁膜として機能し、ポーラスＳｉＯＣ膜からの脱ガスを抑制する。
【００５０】
このウェットエッチングは、通常の洗浄機を用い、例えば１／１００に希釈されたＤＨＦからなる薬液にて室温で所望のエッチング量となるように処理を行う。この際、上記ＤＨＦのフッ酸濃度および処理時間を制御することで、ｎｍ単位のエッチングの制御が可能となる。この際、Ｃｕからなる導電性粒子１０自体は、上記薬液にエッチングされることはないが、犠牲膜２２の表面側がエッチングされることで、犠牲膜２２とともに除去される。
【００５１】
なお、ここでは、ＳｉＯ2からなる犠牲膜２２をＤＨＦからなる薬液を用いたウェットエッチングにより除去することとしたが、除去方法は、犠牲膜２２の材質により、適宜変更されることとする。例えば犠牲膜２２がＳｉＯＣ膜で形成される場合には、フッ化アンモン系の薬液を用いたウェットエッチングにより、下層配線５に対して選択的に除去することができ、ＳｉＮ膜、ＳｉＯＮ膜、ＳｉＣＮ膜で形成される場合には、燐酸系の薬液を用いたウェットエッチングにより、選択的に除去することができる。また、犠牲膜２２がＰ−ＢＣＢ膜や炭化水素膜等の有機絶縁膜で形成される場合には、アンモニアガスを用いたドライエッチングにより、選択的に除去することが可能である。
【００５２】
この後の工程は、第１実施形態と同様に行う。すなわち、必要に応じて、水素アニール処理により、接続孔８ｂ底部に露出された下層配線５の表面の酸化層を清浄にした後、図４（ｅ）に示すように、ＰＶＤ法により、デュアルダマシン開口部８の内壁を覆う状態で、犠牲膜２２上に、例えばＴａからなるバリア膜１１’を成膜する。続いて、電解めっき法またはＰＶＤ法により、デュアルダマシン開口部８を埋め込む状態で、バリア膜１１’上に例えばＣｕからなる導電膜１２を形成する。
【００５３】
その後、図４（ｆ）に示すように、ＣＭＰ法により、配線パターンとして不要な部分の導電膜１２、バリア膜１１’および犠牲膜２２を除去することで、上記配線溝８ａに上層配線１３を形成するとともに、接続孔８ｂにヴィア１４を形成する。次いで、上層配線１３上およびハードマスク層７ｂ’上に、例えばＳｉＣ膜からなる拡散防止膜１５を形成する。これにより、ヴィア１４の底部が下層配線５に埋め込まれたアンカー形状の配線構造が形成される。
【００５４】
その後、図３（ａ）〜図４（ｆ）を用いて説明した工程を繰り返して行うことで、デュアルダマシン構造の多層配線構造を形成する。
【００５５】
このような半導体装置の製造方法によっても、犠牲膜２２の表面側を除去することで、下層配線５のスパッタエッチングにより、接続孔８ｂの側壁を覆う犠牲膜２２に付着した導電性粒子１０が、犠牲膜２２とともに除去されることから、第１実施形態と同様の効果を奏することができる。
【００５６】
また、本実施形態の半導体装置の製造方法によれば、絶縁膜からなる犠牲膜２２の表面側のみを除去することから、残存した犠牲膜２２を低誘電材料層７ａ’の保護絶縁膜として用いることができるため、低誘電材料層７ａ’からの脱ガスを防止することができる。さらに、犠牲膜２２を残存させて、低誘電材料層７ａ’の保護絶縁膜として機能させることで、低誘電材料層７ａ’に、より比誘電率の低い材料（極低誘電率（ultra low-k））膜を用いることが可能となるため、配線間容量を低減させることができる。
【００５７】
なお、上述した第１実施形態および第２実施形態では、スパッタエッチングにより、接続孔８ｂが下層配線５の内部に達する状態となるまで、接続孔８ｂの底部に露出された下層配線５を掘り込むことで、ヴィア１４の底部が下層配線５に埋め込まれたアンカー形状の配線構造を形成する例について説明した。しかし、本発明はこれに限定されず、接続孔８ｂの底部に露出された下層配線５を掘り込まずに、下層配線５の表面に達する状態のヴィア１４を形成する場合であっても、適用可能である。ただし、この場合にも、接続孔８ｂの底部を除くデュアルダマシン開口部８の内壁を覆う状態で、犠牲膜２１または犠牲膜２２を成膜する際、接続孔８ｂの底部に露出された下層配線５の表面にスパッタエッチングが行われる。
【００５８】
また、上述した第１実施形態および第２実施形態においては、デュアルダマシン法を用い、上層配線１３とヴィア１４とを同一工程で形成する半導体装置の製造方法を例にとり説明したが、本発明は、シングルダマシン法を用いて配線およびヴィアを別工程でそれぞれ形成する場合であっても適用可能である。この場合には、配線溝または接続孔の底部を除く側壁を覆う状態で犠牲膜を形成し、これらの底部に露出されたヴィアまたは配線のスパッタエッチングを行うことにより、犠牲膜の表面に付着した導電性粒子を、犠牲膜の少なくとも表面側とともに除去する。
【図面の簡単な説明】
【００５９】
【図１】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その１）である。
【図２】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その２）である。
【図３】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その１）である。
【図４】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その２）である。
【図５】従来の半導体装置の製造方法を説明するための製造工程断面図（その１）である。
【図６】従来の半導体装置の製造方法を説明するための製造工程断面図（その２）である。
【符号の説明】
【００６０】
５…下層配線、７，７’…層間絶縁膜、８ａ…配線溝、８ｂ…接続孔、８…デュアルダマシン開口部、１３…上層配線、１４…ヴィア、２１，２２…犠牲膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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