(57)【要約】【課題】チャンネルイオンの拡散を防止することができる最適の温度及び酸化膜物質を利用して半導体素子の形成工程を行うことにより、ＴＥＤによるゲートのしきい値電圧の変化を防止することができる半導体素子の形成方法を提供する。【解決手段】本発明は半導体素子の形成方法に関し、チャンネルイオン注入領域の形成後、後続の工程によりチャンネルイオンが拡散されゲートのしきい値電圧に変化が発生する問題を解決するため、７７０〜８３０℃の温度でチャンネルイオンが固定できるよう半導体基板を熱処理するか、ＨＴＯ膜を形成する方法で後続の工程を調節することにより、ゲートのしきい値電圧の変化を防止することができる発明に関する。【選択図】図３ｆ
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【特許請求の範囲】
【請求項１】
素子分離膜が形成された半導体基板上にチャンネルイオン注入工程を行う段階と、
前記半導体基板を７７０〜８３０℃の温度で熱処理し前記チャンネルイオンを固定させる段階と、
前記半導体基板の温度を低減させた後、半導体基板の上部にＨＴＯ膜及び反射防止膜を順次形成する段階と、
前記ＨＴＯ膜及び反射防止膜を部分エッチングし前記半導体基板の所定領域を露出させる段階と、
前記露出した半導体基板をエッチングしてリセス領域を形成した後、前記 ＨＴＯ膜及び反射防止膜を取り除き、前記リセス領域上部にゲートを形成する段階と、
を含むことを特徴とする半導体素子の形成方法。
【請求項２】
前記素子分離膜はＳＴＩ工程を利用してＨＤＰ酸化膜で形成することを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項３】
前記半導体基板を熱処理する段階は２０〜４５分間行うことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項４】
前記半導体基板を熱処理する温度は８００〜８１０℃であることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項５】
前記ゲートはリセス領域を埋め込むポリシリコン層と、ポリシリコン層の上部に形成される金属層及びハードマスク層の積層構造で形成することを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項６】
前記リセス領域を形成した後、前記リセス領域の側壁にスペーサを形成する段階と、
前記リセス領域の底部分を等方性エッチングしてバルブ形リセス領域を形成する段階と、
前記ＨＴＯ膜及び反射防止膜を取り除き、前記リセス領域上部にゲートを形成する段階と、
を含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項７】
前記スペーサはＨＴＯ膜で形成することを特徴とする請求項６に記載の半導体素子の形成方法。
【請求項８】
前記スペーサは７７０〜８３０℃の温度で５〜１５分間熱処理して形成することを特徴とする請求項６に記載の半導体素子の形成方法。
【請求項９】
素子分離膜が形成された半導体基板上にチャンネルイオン注入工程を行う段階と、
７７０〜８３０℃の高温蒸着方法で前記半導体基板上部にＨＴＯ膜を形成する段階と、
前記ＨＴＯ膜の上部に反射防止膜を形成する段階と、
前記ＨＴＯ膜及び反射防止膜を部分エッチングして前記半導体基板の所定領域を露出させる段階と、
前記露出した半導体基板をエッチングしてリセス領域を形成した後、前記 ＨＴＯ膜及び反射防止膜を取り除き、前記リセス領域上部にゲートを形成する段階と、
を含むことを特徴とする半導体素子の形成方法。
【請求項１０】
前記素子分離膜はＳＴＩ工程を利用してＨＤＰ酸化膜で形成することを特徴とする請求項９に記載の半導体素子の形成方法。
【請求項１１】
前記ＨＴＯ膜を形成する段階は、２０〜４５分間行うことを特徴とする請求項９に記載の半導体素子の形成方法。
【請求項１２】
前記高温蒸着温度は７７０〜８３０℃であることを特徴とする請求項９に記載の半導体素子の形成方法。
【請求項１３】
前記リセス領域を形成した後、前記リセス領域の側壁にスペーサを形成する段階と、
前記リセス領域の底部分を等方性エッチングしてバルブ形リセス領域を形成する段階と、
前記ＨＴＯ膜及び反射防止膜を取り除き、前記リセス領域上部にゲートを形成する段階と、
を含むことを特徴とする請求項９に記載の半導体素子の形成方法。
【請求項１４】
前記スペーサはＨＴＯ膜で形成することを特徴とする請求項１３に記載の半導体素子の形成方法。
【請求項１５】
前記スペーサは７７０〜８３０℃の温度で５〜１５分間熱処理して形成することを特徴とする請求項１３に記載の半導体素子の形成方法。
【請求項１６】
前記ゲートはリセス領域を埋め込むポリシリコン層と、ポリシリコン層の上部に形成される金属層及びハードマスク層の積層構造で形成することを特徴とする請求項９に記載の半導体素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の形成方法に関し、チャンネルイオン注入領域の形成後、後続の工程によりチャンネルイオンが拡散されゲートのしきい値電圧に変化が発生する問題を解決するため７７０〜８３０℃の温度でチャンネルイオンが固定できるよう半導体基板を熱処理するか、ＨＴＯ膜を形成する方法で後続の工程を調節することにより、ゲートのしきい値電圧の変化を防止することができる発明に関する。
【背景技術】
【０００２】
半導体素子の高集積化に伴いゲートのしきい値電圧を調節するためリセスゲートを形成することになった。リセス領域は、チャンネルイオン注入領域が形成された活性領域を含む半導体基板のゲート予定領域を部分エッチングして形成する。この際、リセス領域の形成のためのハードマスクパターンを形成するため酸化膜及び反射防止膜を用いるが、このとき用いられる酸化膜は蒸着速度が比較的に速いＰＥ−ＴＥＯＳ膜またはＴＥＯＳ膜が用いられる。この際、ＰＥ−ＴＥＯＳ膜またはＴＥＯＳ膜は７００℃の温度で形成されるものの、６８０〜７００℃の温度はチャンネルイオン注入領域に分布する不純物イオンが拡散される最適の温度となる。このような現象をＴＥＤ(Thermal Enhancement Diffusion)と言い、ＴＥＤはゲート形成工程においてゲートのしきい値電圧（Ｖｔ）を変形させる問題となる。ＮＭＯＳの場合しきい値電圧が低減し、ＰＭＯＳの場合しきい値電圧が増加する現象が発生しており、しきい値電圧の変化は高集積半導体素子の電気的特性を劣化させる原因となる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
前記問題点を解決するため、チャンネルイオンの拡散を防止することができる最適の温度及び酸化膜物質を利用して半導体素子の形成工程を行うことにより、ＴＥＤによるゲートのしきい値電圧の変化を防止することができる半導体素子の形成方法を提供することにその目的がある。
【課題を解決するための手段】
【０００４】
本発明の第１実施形態に係る半導体素子の形成方法は、
素子分離膜が形成された半導体基板上にチャンネルイオン注入工程を行う段階と、
前記半導体基板を７７０〜８３０℃の温度で熱処理して前記チャンネルイオンを固定させる段階と、
前記半導体基板の温度を低減させた後、半導体基板上部にＨＴＯ（Hot Temperature Oxide）膜及び反射防止膜を順次形成する段階と、
前記ＨＴＯ膜及び反射防止膜を部分エッチングして前記半導体基板の所定領域を露出させる段階と、
前記露出した半導体基板をエッチングしてリセス領域を形成した後、前記ＨＴＯ膜及び反射防止膜を取り除き、前記リセス領域上部にゲートを形成する段階と、
を含むことを特徴とする。
【０００５】
併せて、本発明の第２実施形態に係る半導体素子の形成方法は
素子分離膜が形成された半導体基板上にチャンネルイオン注入工程を行う段階と、
７７０〜８３０℃の高温蒸着法で前記半導体基板上部にＨＴＯ膜を形成する段階と、
前記ＨＴＯ膜上部に反射防止膜を形成する段階と、
前記ＨＴＯ膜及び反射防止膜を部分エッチングして前記半導体基板のリセス領域を露出させる段階と、
前記露出した半導体基板をエッチングしてリセス領域を形成した後、前記ＨＴＯ膜及び反射防止膜を取り除き、前記リセス領域上部にゲートを形成する段階と、
を含むことを特徴とする。
【発明の効果】
【０００６】
本発明はチャンネルイオン注入領域の形成後、後続の工程によりチャンネルイオンが拡散されゲートのしきい値電圧に変化が発生する問題を解決するため、７７０〜８３０℃の温度でチャンネルイオンが固定できるよう半導体基板を熱処理するか、ＨＴＯ膜を形成する方法で後続の工程を調節することにより、ＴＥＤによるゲートのしきい値電圧の変化を防止して半導体素子の電気的特性及び信頼性を向上させることができる効果が得られる。
【発明を実施するための最良の形態】
【０００７】
以下では、本発明の実施形態を図を参照しながら詳しく説明する。
図１ａ〜図１ｅは、本発明の第１実施形態に係る半導体素子の形成方法を示した断面図である。
【０００８】
図１ａに示されているように、半導体基板１００上に活性領域１２０を画成する素子分離膜１３０を形成する。この際、素子分離膜１３０はＳＴＩ（Shallow Trench Isolation）工程を利用してＨＤＰ（High Density Plasma）酸化膜で形成するのが好ましい。
【０００９】
次に、半導体基板１００の活性領域１２０にチャンネルイオン注入工程を行い活性領域１２０の表面にチャンネルイオン注入領域１４０を形成する。
図１ｂに示されているように、半導体基板１００を７７０〜８３０℃の温度で熱処理してチャンネルイオン注入領域１４０内のチャンネルイオンを固定させる。この際、熱処理工程は２０〜４５分間行うのが好ましく、熱処理温度は８００〜８１０℃の温度で行うのがさらに好ましい。
図１ｃに示されているように、半導体基板１００の温度を低減させた後、半導体基板上部にＨＴＯ膜１５０及び反射防止膜１６０を順次形成する。ここで、ＨＴＯ膜１５０は ７５０℃以上の温度で形成される酸化膜でＰＥ−ＴＥＯＳ膜を形成する工程よりしきい値電圧の変化を減少させることができる機能を行う。
図１ｄに示されているように、ＨＴＯ膜１５０及び反射防止膜１６０を部分エッチングして半導体基板のリセス領域を露出させるＨＴＯ膜パターン１５５及び反射防止膜パターン１６５を形成する。
【００１０】
次に、露出した半導体基板１００をエッチングしてリセス領域１７０を形成する。
図１ｅに示されているように、ＨＴＯ膜パターン１５５及び反射防止膜パターン１６５を取り除き、リセス領域１７０の上部にゲート１９５を形成する。この際、ゲート１９５はリセス領域１７０を埋め込むポリシリコン層１８０とポリシリコン層１８０の上部に形成される金属層１８５及びハードマスク層１９０の積層構造で形成するのが好ましい。
【００１１】
図２ａ〜図２ｃは、本発明の第2実施形態に係るリセス領域をバルブ形に形成する方法を示した断面図である。
【００１２】
図２ａに示されているように、図１ｄの段階でリセス領域１７０を形成した後、リセス領域１７０の側壁にスペーサ１５５Ｓを形成する。この際、スペーサはＨＴＯ膜で形成するのが好ましく、７７０〜８３０℃の温度で５〜１５分間熱処理して形成するのがさらに好ましい。
図２ｂに示されているように、ＨＴＯ膜パターン１５５、反射防止膜パターン１６５及びスペーサ１５５Ｓをマスクにリセス領域１７０の底部分を等方性エッチングしてリセス領域１７０がバルブ形リセス領域１７５になるようにする。
図２ｃに示されているように、ＨＴＯ膜パターン１５５及び反射防止膜パターン１６５を取り除き、バルブ形リセス領域１７５の上部にゲート１９５を形成する。
【００１３】
図３ａ〜図３ｆは、本発明の第３実施形態に係る半導体素子の形成方法を示した断面図である。
【００１４】
図３ａに示されているように、半導体基板２００上に活性領域２２０を画成する素子分離膜２３０を形成する。この際、素子分離膜２３０はＳＴＩ工程を利用してＨＤＰ酸化膜で形成するのが好ましい。
【００１５】
次に、半導体基板２００の活性領域２２０にチャンネルイオン注入工程を行い、活性領域２２０の表面にチャンネルイオン注入領域240を形成する。
図３ｂに示されているように、半導体基板２００上に７７０〜８３０℃の温度の高温蒸着法でＨＴＯ膜２５０を形成する。次に、ＨＴＯ膜２５０の上部に反射防止膜２６０を形成する。この際、高温蒸着法は８００〜８１０℃の温度で行うのがさらに好ましい。
図３ｃに示されているように、ＨＴＯ膜２５０及び反射防止膜２６０を部分エッチングして半導体基板のリセス領域を露出させるＨＴＯ膜パターン２５５及び反射防止膜パターン２６５を形成し、露出した半導体基板２００をエッチングしリセス領域２７０を形成する。ここで、本発明に係るさらに他の実施形態として前記図１ｅに示すようにリセス領域２７０の上部にゲートを形成して半導体素子を完成する方法を用いることができる。
図３ｄに示されているように、リセス領域２７０の側壁にスペーサ２５５Ｓを形成する。この際、スペーサ２５５ＳはＨＴＯ膜で形成するのが好ましく、７７０〜８３０℃の温度で５〜１５分間熱処理して形成するのがさらに好ましい。
図３ｅに示されているように、ＨＴＯ膜パターン２５５、反射防止膜パターン２６５及びスペーサ２５５Ｓをマスクにリセス領域２７０の底部分を等方性エッチングしてバルブ形リセス領域２７５を形成する。
図３ｆに示されているように、ＨＴＯ膜パターン２５５及び反射防止膜パターン２６５を取り除き、バルブ形リセス領域２７５の上部にゲート２９５を形成する。この際、ゲート２９５はバルブ形リセス領域２７５を埋め込むポリシリコン層２８０と、ポリシリコン層２８０の上部に形成される金属層２８５及びハードマスク層２９０の積層構造で形成するのが好ましい。
【００１６】
図４は、本発明に係るしきい値電圧の変化量に対する温度及び時間の変化を示したグラフである。
図４に示されているように、しきい値電圧が−２００〜２００ｍＶまで変化する区間で温度が７８０〜８４５℃まで変化することが分かる。ここで、所定厚さの酸化膜を形成する温度に伴う適正時間をグラフ上に正方形で表す場合、時間が８１０℃及び８３０℃の２０〜４５分の間の範囲で比較的に稠密に表われること（Ａ領域を参照）が分かる。従って、２０〜４５分の間の時間で半導体基板を熱処理するか、酸化膜を形成する工程が安定的に行われることが可能である。
【００１７】
図５は、温度に対するしきい値電圧の変化を示したグラフである。
図５に示されているように、しきい値電圧の変化量（ΔＶｔ）が−２００〜２００ｍＶである区間（Ｂ領域を参照）で温度の範囲は７７０〜８３０℃に表われる。ここで、工程時間に従い各々別の線等で表す場合、温度が８１０℃の地点でしきい値電圧の変化量が０に近づく時間が２０〜４５分である。
【００１８】
図６は、時間に対するしきい値電圧の変化を示したグラフである。
図６に示されているように、しきい値電圧の変化量（ΔＶｔ）が−２００〜２００ｍＶである区間（Ｃ領域を参照）で時間の範囲は２０〜４５分に表われる。ここで、各温度別のグラフを示すと、Ｃ領域に含まれる温度の範囲が７７５〜８３０℃に決定されることが分かる。
【００１９】
前述したように、各種の実験のグラフ資料を総合してみる場合、本発明はチャンネルイオン注入領域の形成後、７７０〜８３０℃の温度及び２０〜４５分の工程時間でチャンネルイオンが固定できるよう半導体基板を熱処理するか、ＨＴＯ膜を形成する方法でリセスゲートを形成する後続の工程を調節することにより、ＴＥＤによるゲートのしきい値電圧の変化を防止することができる。
【００２０】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００２１】
【図１ａ】本発明の第1実施形態に係る半導体素子の形成方法を示した断面図である。
【図１ｂ】本発明の第1実施形態に係る半導体素子の形成方法を示した断面図である。
【図１ｃ】本発明の第1実施形態に係る半導体素子の形成方法を示した断面図である。
【図１ｄ】本発明の第1実施形態に係る半導体素子の形成方法を示した断面図である。
【図１ｅ】本発明の第1実施形態に係る半導体素子の形成方法を示した断面図である。
【図２ａ】本発明の第2実施形態に係るリセス領域をバルブ形に形成する方法を示した断面図である。
【図２ｂ】本発明の第2実施形態に係るリセス領域をバルブ形に形成する方法を示した断面図である。
【図２ｃ】本発明の第2実施形態に係るリセス領域をバルブ形に形成する方法を示した断面図である。
【図３ａ】本発明の第3実施形態に係る半導体素子の形成方法を示した断面図である。
【図３ｂ】本発明の第3実施形態に係る半導体素子の形成方法を示した断面図である。
【図３ｃ】本発明の第3実施形態に係る半導体素子の形成方法を示した断面図である。
【図３ｄ】本発明の第3実施形態に係る半導体素子の形成方法を示した断面図である。
【図３ｅ】本発明の第3実施形態に係る半導体素子の形成方法を示した断面図である。
【図３ｆ】本発明の第3実施形態に係る半導体素子の形成方法を示した断面図である。
【図４】本発明に係るしきい値電圧の変化量に対する温度及び時間の変化を示したグラフである。
【図５】温度に対するしきい値電圧の変化を示したグラフである。
【図６】時間に対するしきい値電圧の変化を示したグラフである。
【符号の説明】
【００２２】
１００、２００  半導体基板
１２０、２２０   活性領域
１３０、２３０   素子分離膜
１４０、２４０   チャンネルイオン注入領域
１５０、２５０  ＨＴＯ膜
１５５、２５５  ＨＴＯ膜パターン
１５５Ｓ、２５５Ｓ   スペーサ
１６０、２６０  反射防止膜
１６５、２６５  反射防止膜パターン
１７０、２７０  リセス領域
１７５、２７５  バルブ形リセス領域
１８０、２８０   ポリシリコン層
１８５、２８５  金属層
１９０、２９０   ハードマスク層
１９５、２９５   ゲート
【図１ａ】
2007294856.tif 000003
【図１ｂ】
2007294856.tif 000004
【図１ｃ】
2007294856.tif 000005
【図１ｄ】
2007294856.tif 000006
【図１ｅ】
2007294856.tif 000007
【図２ａ】
2007294856.tif 000008
【図２ｂ】
2007294856.tif 000009
【図２ｃ】
2007294856.tif 000010
【図３ａ】
2007294856.tif 000011
【図３ｂ】
2007294856.tif 000012
【図３ｃ】
2007294856.tif 000013
【図３ｄ】
2007294856.tif 000014
【図３ｅ】
2007294856.tif 000015
【図３ｆ】
2007294856.tif 000016
【図４】
2007294856.tif 000017
【図５】
2007294856.tif 000018
【図６】
2007294856.tif 000019