(57)【要約】【課題】熱等の影響によっても配線が断線することのないインターポーザとその製造方法及び半導体装置を提供すること。【解決手段】インターポーザ１を、半導体ウェハWの両表面にそれぞれ刻設された溝５、６の内部に絶縁膜８を介して表面側溝配線２および裏面側溝配線３とを形成し、表面側溝配線２と裏面側溝配線３とを貫通電極４で導通させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
両表面が絶縁膜で被覆された半導体ウェハと、この半導体ウェハの両表面にそれぞれ刻設された溝の内部に前記絶縁膜に連通した絶縁膜を介して形成された表面側溝配線および裏面側溝配線と、前記表面側溝配線と裏面側溝配線とを導通させるために前記半導体ウェハの厚さ方向に側壁が前記絶縁膜を介して形成されている貫通電極とを具備し、かつ、両表面が平面状に形成されていることを特徴とするインターポーザ。
【請求項２】
前記両表面の絶縁層の上には前記表面側溝配線および前記裏面側溝配線のそれぞれに対応した開口を有する保護膜が形成されていることを特徴とする請求項１記載のインターポーザ。
【請求項３】
前記半導体ウェハはシリコンウェハであることを特徴とする請求項１又は２に記載のインターポーザ。
【請求項４】
前記表面側溝配線および前記裏面側溝配線の少なくとも一方に、スパイラル状配線または蛇行状配線が配置され、かつ前記スパイラル状配または前記蛇行状配線の一方起点が前記貫通電極を介して、前記溝配線に接続されることで、インダクタンス回路が形成されていることを特徴とする請求項１乃至３のいずれか１項に記載されていることを特徴とするインターポーザ。
【請求項５】
前記表面側溝配線および前記裏面側溝配線の少なくとも一方に、両溝配線よりも高い誘電率の材料から成る静電容量素子あるいは両溝配線よりも抵抗値の高い材料から成る電気抵抗素子が、両溝配線とほぼ同一断面積にて形成されていることを特徴とする請求項１乃至３のいずれか１項に記載されていることを特徴とするインターポーザ。
【請求項６】
前記表面側溝配線、前記裏面側溝配線および前記貫通電極は、同一の導電性部材で形成されていることを特徴とする請求項１乃至４のいずれか１項に記載されていることを特徴とするインターポーザ。
【請求項７】
半導体ウェハの表裏両面側からそれぞれ配線溝を形成する配線溝形成工程と、
前記半導体ウェハの表裏両面にそれぞれ形成された配線溝に連通する貫通孔を形成する貫通孔形成工程と、
前記半導体ウェハと前記配線溝と前記貫通孔とのそれぞれの表面に連通した絶縁膜を成膜する絶縁膜成膜工程と、
前記絶縁膜が成膜された前記配線溝と前記貫通孔の内部に導電性部材を充填する導電性部材充填工程と、
前記半導体ウェハを所定箇所で切断して個別化する個別化工程と、
を有することを特徴とするインターポーザの製造方法。
【請求項８】
前記導電性部材充填工程の後に、前記導性部電材が充填された前記半導体ウェハの両表面に保護膜を形成する保護膜形成工程を有することを特徴とする請求項７記載のインターポーザの製造方法。
【請求項９】
インターポーザの少なくとも一面側に、１個以上の半導体チップが実装されている半導体装置であって、前記インターポーザは請求項１又は６のいずれかに記載されたインターポーザであることと特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを実装するのに適したインターポーザおよびその製造方法、ならびに半導体チップが実装された半導体装置に関する。
【背景技術】
【０００２】
複数の半導体チップを単一パッケージに高密度かつ多層に実装するＳｉＰ(System in Package)は、システムを１チップ化するＳｏＣ(System on Chip)に比べて小型化、高集積化を低コストで実現できるため、携帯電話等の様々な電子情報機器に採用されるようになっている。インターポーザは、こうしたパッケージ品において、チップ間や層間の接続配線を形成する中継基板として利用されている。
【０００３】
それに伴い、同一回路基板上に半導体チップを接続し、さらにその上に、機能の異なる半導体チップを搭載するチップオンチップによる接続技術が取り入れられている。これにより、実装面積はいっそう小さくなり、半導体チップ間の距離も短くなるので、高速化を図ることができるようになっている。
【０００４】
通常、チップオンチップの接続方法は活性領域の大きな第１半導体チップを下側、活性領域の小さな第２半導体チップを上側に配置し、互いの電極パッドが向き合うように位置決めした後、予め第２半導体チップの電極パッドの上に形成した半田やＡｕ等のバンプを介して相互にフリップチップ接続している。さらに、第１及び第２半導体チップを電気的に接続した後は、相互の活性領域の間に絶縁性樹脂を充填する。このようにして、第１及び第２半導体チップを、バンプと絶縁性樹脂によって一体化する。さらに、第１半導体チップの端部に形成した電極パッドを、回路基板の端部に形成した電極パッドに、Ａｕ線等のワイヤによってワイヤボンディングで接合し、電気的に接続して形成している（例えば、特許文献１を参照）。
【０００５】
ただし、チップオンチップの接続方法が成立するのは、接合する下側の半導体チップが上側の半導体チップよりも接合面が広いことが必要で、同一サイズの半導体チップ同士の場合は接続することができない。
【０００６】
そのため、同一サイズの半導体チップを３次元実装する際には、各半導体チップを個別にインターポーザの上に実装した後、これらのインターポーザを複数段に積層してモジュールとするのが一般的である。その場合、複数段に積層したインターポーザの間の接続は、各インターポーザに設けられた接続用ランド間を半田ボールによって接続する方法が一般に採用されている（例えば、特許文献２を参照）。
【０００７】
また、インターポーザとして両面回路基板を用いた場合には、基板の表面に突出して回路パターン等の配線層が形成されたインターポーザの両面に半導体チップを実装している。
【特許文献１】特開２００４−６３７５３号公報
【特許文献２】特開２００２−１１０９０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
半導体パッケージとして、ＰＧＡまたはＢＧＡの外部端子を備えたインターポーザの両面に、半導体ベアチップをフリップ実装したＣＳＰやＢＧＡパッケージを形成した場合、従来用いられているインターポーザは、基板の両面に突出して回路パターン等の配線層が形成され、更にその表面側に絶縁体の保護層を形成している。従って、基板の両表面の全体は極めて凹凸の多い表面構造になっている。
【０００９】
この凹凸の多い表面構造は、熱等の影響を受けた場合、その作用によって、一方の面が他方の面より大きく膨張して膨張差が生じる場合が発生する。それにより、基板の両面の膨張差により基板に反りが生じる。その反りの結果、基板に形成されている配線層は保護層で保護されていても破断限度を超えてしまい、クラックが生じて断線する恐れがある。
【００１０】
本発明はこれらの事情に基づいてなされたもので、熱等の影響によっても配線層が断線することのないインターポーザとその製造方法及び半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１１】
本発明の一態様によれば、両表面が絶縁膜で被覆された半導体ウェハと、この半導体ウェハの両表面にそれぞれ刻設された溝の内部に前記絶縁膜に連通した絶縁膜を介して形成された表面側溝配線および裏面側溝配線と、前記表面側溝配線と裏面側溝配線とを導通させるために前記半導体ウェハの厚さ方向に側壁が前記絶縁膜を介して形成されている貫通電極とを具備し、かつ、両表面が平面状に形成されていることを特徴とするインターポーザが提供される。
【００１２】
また、本発明の別の一態様によれば、半導体ウェハの表裏両面側からそれぞれ配線溝を形成する配線溝形成工程と、
前記半導体ウェハの表裏両面にそれぞれ形成された配線溝に連通する貫通孔を形成する貫通孔形成工程と、
前記半導体ウェハと前記配線溝と前記貫通孔とのそれぞれの表面に連通した絶縁膜を成膜する絶縁膜成膜工程と、
前記絶縁膜が成膜された前記配線溝と前記貫通孔の内部に導電材を充填する導電材充填工程と、
前記半導体ウェハを所定箇所で切断して個別化する個別片化工程と、
を有することを特徴とするインターポーザの製造方法が提供される。
【００１３】
さらに、本発明の別の一態様によれば、インターポーザの少なくとも一面側に、１個以上の半導体チップが実装されている半導体装置であって、前記インターポーザを用いていることと特徴とする半導体装置が提供される。
【発明の効果】
【００１４】
本発明によれば、熱等の影響によっても配線が断線することのないインターポーザとその製造方法を実現でき、また、そのインターポーザを用いた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１６】
図１は、本発明の実施形態に係るインターポーザの要部断面図である。
【００１７】
インターポーザ１は、シリコン等の平面状の半導体ウェハWから成り、その表面側には表面側溝５が、裏面側には裏面側溝６がそれぞれ刻設されている。また両溝５、６の所定位置には両溝５、６を貫通する貫通孔７が孔設されている。また、半導体ウェハWの両面とそれに形成された両溝５、６と貫通孔７の内壁は、酸化シリコン膜（ＳｉＯ２）による絶縁膜８により被覆されている。例えば、絶縁膜８は熱酸化膜により形成することで、シリコンとの密着性が保たれる。
【００１８】
絶縁膜８で被覆されている両溝５、６と貫通孔７の内部には、連通して導電性部材が充填され、それぞれの部位に応じて、表面側溝配線２、貫通電極４、裏面側溝配線３が形成されている。配線２、３は、半導体ウェハWを貫通して形成された貫通電極４により相互に接続されている。
【００１９】
また、半導体ウェハWの表面側と裏面側は、それぞれ表面側保護膜９および裏面側保護膜１０により覆われている。表面側保護膜９および裏面側保護膜１０の所定の部位には、それぞれ開口が設けられ、表面側保護膜開口１１および裏面側保護膜開口１２として形成されている。
【００２０】
なお、表面側保護膜９および裏面側保護膜１０は、必須のものではなく、両保護膜９、１０を成膜せずに絶縁膜８が露出した状態でもよい。
【００２１】
上述したように、配線層を基板の表面上から突出させないように形成されているので、配線層の保護膜９，１０が不要である、もしくは極めて薄いものでよい。このことにより、インターポーザの反りが著しく低減することができる。また、配線層が突出していないので、インターポーザのハンドリングの際、チップ接続時のツール保持等においても、応力集中を避けることができる。
【００２２】
次に、図２乃至図１０を参照して、上述のインターポーザ１の製造方法について説明する。なお、図２乃至図１０においては、図１と同一箇所には同一符号を付して重複した説明を省略する。
【００２３】
まず、図２に示したように、平面状のシリコンの半導体ウェハWを用意する。この際、半導体ウェハＷは所望の厚さに薄型化していても良い。
【００２４】
次に、図３に示したように、半導体ウェハWの表面と裏面の所定箇所に、表面側溝５と裏面側溝６とを形成する。この溝５、６の形成は、例えばフォトリソグラフィとＲＩＥドライエッチングまたはウエットエッチング技術によって、あるいはレーザ照射によって、あるいはサンドブラスト噴射によって、半導体ウェハWのそれぞれ、表面側および裏面側から形成する。（配線溝形成工程）
次に、図４に示したように、表面側溝５と裏面側溝６との所定位置を貫通するように、例えばフォトリソグラフィとＲＩＥドライエッチングまたはウエットエッチング技術によって、あるいはレーザ照射によって、あるいはサンドブラスト噴射によって、貫通孔７を形成する。（貫通孔形成工程）
次に、図５に示したように、半導体ウェハWの両表面と表面側溝５と裏面側溝６と貫通孔７の内壁に連通した絶縁膜８を形成する。この絶縁膜８は、例えば熱酸化膜（ＳｉＯ２）として形成することができる。熱酸化膜はＳｉとの密着性が良く、緻密で絶縁性に優れている。絶縁膜８は、ＣＶＤプロセスによっても形成することができる。それらは、例えば、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）と、酸化剤としてＯ２を用いて、約２００℃以下の低温ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、酸化シリコン膜（ＳｉＯ２）を形成することができる。また、シラン（ＳｉＨ４）とＮＨ３を用いたプラズマＣＶＤプロセスにより窒化シリコン膜（ＳｉＮ）を形成することもでき、窒化シリコン膜はＳｉＯ２より金属元素の拡散を抑制することができ信頼性が向上する。（絶縁膜成膜工程）
次に、図６に示したように、絶縁膜８で被覆されている各溝５、６と貫通孔７の内部に連通して導電性部材を充填し、それぞれの部位に応じて、表面側溝配線２、裏面側溝配線３および貫通電極４とが形成される。
【００２５】
導電性部材の充填は、（イ）導電性部材をめっきにより埋め込み、その後、機械研磨加工やＣＭＰ（化学機械研磨）加工を施して平滑面を形成する、（ロ）導電性部材を蒸着により埋め込み機械研磨加工やＣＭＰ加工を施して平滑面を形成する、（ハ）導電ペーストをスクリーン印刷により埋め込む、（ニ）溶融金属を埋め込む等の任意の手段を用いることができる。また、導電性部材の充填の前に絶縁膜８上に予め金属拡散防止のためのバリヤ層（図示せず）を形成しておくと信頼性が向上し好適である。例えば、バリヤ層はタンタル（Ｔａ）や窒化タンタル（ＴａＮ）やチタン（Ｔｉ）や窒化チタン（ＴｉＮ）などで形成される（導電材充填工程）
表面側溝配線２、裏面側配線３には、所望の回路パターンを形成することができる。例えば、図７に示したように、埋め込み配線がインダクタンス回路１４を兼用するように形成させることができる。インダクタンス回路１４は、表面側溝配線２や貫通電極４や裏面側溝配線３に接続されている。このようなインダクタンス回路１４は、ノイズ低減の働きをさせることができる。尚、インダクタンス回路は、図７に示すようなスパイラル状配線で配設する他に、図８乃至図１０に示すように蛇行状配線として配設することもできる。
【００２６】
また、図１１に示したように、表面側溝配線２や裏面側溝配線３中に、両溝配線材料と異なる材料を配置することで、静電容量素子１５や電気抵抗素子１６を形成することもできる。なお、静電容量素子１５の場合は誘電率の高い材料を配置し、電気抵抗素子１６の場合は、電気抵抗率の高い材料を配置する。それらは、製造の際は、マスキングを施して２段階の工程で表面側溝配線２や裏面側溝配線の内部に埋め込む。
【００２７】
次に、図１２に示すように、半導体ウェハWの両表面の上に、それぞれパッシベーション膜である表面側保護膜９と裏面側保護膜１０とを成膜する。この両保護膜９、１０は、例えば、テトラ・エチル・オルソ・シリケート（ＴＥＯＳ）とＯ２を材料ガスとしたプラズマＣＶＤ法による酸化シリコン膜と、シラン（ＳｉＨ４）とＮＨ３を材料ガスとしたプラズマＣＶＤ法による窒化シリコン膜を積層して形成することができる。（保護膜形成工程）
また、両保護膜９、１０の所定箇所には、接続端子（バンプ）を接合するための開口である表面側保護膜開口１１と裏面側保護膜開口１２とをエッチング等により形成する。
【００２８】
次に、図１３に示すように、半導体ウェハWをダイサー（図示しない）により所定箇所で切断して個別のインターポーザ１を得る。（個別化工程）
これらの各工程により形成されたインターポーザ１は、保護膜９、１０は特に設けなくてもよく、また設けたとしても極めて薄いものでよいので、インターポーザ１の反りは従来のインターポーザに比べて大幅に軽減される。それにより、配線２、３にクラックが生じるのを防止できるので、断線の発生も防げる。
【００２９】
また、従来のインターポーザのように、やわらかい部材の配線２、３がインターポーザ１基板の表面から突出していないので、インターポーザ１に半導体チップを接続するハンドリングの際に、ツールによる保持等でも応力の集中を防止することができる。また、表面側溝配線２、裏面側溝配線３および貫通電極４が同一の導電性部材で形成されている場合は、異種材料間の接続部、いわゆるコンタクト部が無くなり、異種金属元素の相互拡散によるボイドの発生等の断線不良が起こらず信頼性が高くなる。
【００３０】
また、配線材をはんだ材にすれば、半導体チップの接続部とはんだ付けをした際の接合性が向上し、接合の信頼性が高くなる。
【００３１】
次に、図１４に示した断面図を参照して、上述のインターポーザ１の両面への半導体チップの実装について説明する。なお、図１４において、図１と同一箇所には同一符号を付して、その個々の説明を省略する。
【００３２】
半導体装置２１は、上述のインターポーザ１の両面に、それぞれ半導体チップ２４が金属ボールの接続端子（バンプ）２５を介して実装されて形成されている。
【００３３】
半導体チップ２４は半導体基板２２に機能素子２３が形成されており、フェースダウンの状態（機能素子２３がインターポーザ１に向き合う状態）で、フリップチップボンディングにより接続端子２５を介してインターポーザ１の表面側溝配線２および裏面側溝配線３にそれぞれ、接合されている。この接合により、接続端子２５と両溝配線２、３との接合部位は合金層２６が形成され強固に接続される。
【００３４】
なお、接続端子２５がはんだ材で形成されている場合、両溝配線２、３がはんだ材で形成されていると、はんだ対はんだの接合になり、電気的にも強度的にも良好な接合が得られる。
【００３５】
また、保護膜９、１０は、はんだ接合の際に、溶融はんだが横方向に流れるのを防止する効果もある。
【００３６】
なお、保護膜９、１０が形成されていない場合でも、変形例として図１５に模式斜視図を示したように、溝配線２の配線パターンの一部であるボンディングパッド２７に隣接した部位を細く形成してくびれ部２８を設け、くびれ配線にすることで溶融はんだが横方向に流れるのを防止することができる。
【００３７】
次に、上述のインターポーザに機能素子や静電容量素子、電気抵抗素子、インダクタンスコイルといった受動素子等が形成された半導体チップのマザーボードである配線基板への実装した例について説明する。
【００３８】
図１６は、機能素子や静電容量素子、電気抵抗素子、インダクタンスコイルといった受動素子等が形成された半導体チップ１ａを３段に積層して搭載したマルチチップ型等の半導体装置の構造を示す略断面図である。
【００３９】
この半導体装置４１は、ＢＧＡタイプのパッケージ形態を有しており、マザーボードである配線基板４２及び金属ボール４３を備えている。配線基板４２の上には、例えば制御用ＩＣなどの固体装置４４が搭載されている。固体装置４４の上には、上述のインターポーザ１に機能素子等が形成された半導体装置１ａが層間封止樹脂４７で順に積層され、貫通電極４９を介して、固体装置４４に設けられた電極パッド４５と電気的に接続している。最上層に積層される半導体チップ４８は、いわゆるフェースダウンで積層され、貫通電極が形成されていない。
【００４０】
配線基板４２の一方表面外周部で、固体装置４４が対向していない領域には、電極パッド（図示せず）が設けられており、この電極パッドは、配線基板４２の内部や表面で再配線されて、配線基板４２の他方表面に設けられた金属ボール４３に電気接続されている。
【００４１】
固体装置４４の一方表面（配線基板４２とは反対側の面）外周部で半導体チップ１ａが対向していない領域には、電極パッド４６が形成されている。配線基板４２に設けられた電極パッド（図示しない）と、固体装置４４の電極パッド４６とは、ボンディングワイヤ５０により電気接続されている。
【００４２】
図１６に示すように、各半導体チップ１ａ、半導体チップ４８および固体装置４４は、配線基板４２の金属ボール４３とは反対面にて、封止樹脂５１で封止されている。
【００４３】
したがって、本実施形態において、モジュール化に際し、インターポーザ１に実装された各半導体チップ１ａをマルチチップ型等の半導体装置として良好に組み立てることができる。
【００４４】
また、図１７は、図１４で示したような１個の半導体装置２１を配線基板４２に搭載した半導体装置５５の構造を示す略断面図である。
【００４５】
図１７に示される半導体装置５５も、ＢＧＡタイプのパッケージ形態を有している。
【００４６】
マザーボードである配線基板４２の上には、例えば制御ＩＣ等の固体装置４４が搭載されている。固体装置４４の上に上述のインターポーザ１に実装された半導体チップ２４が積層され、層間封止樹脂４７で固定されている。半導体チップ２４は貫通電極４９を介して、固体装置４４と電気的に接続している。
【００４７】
配線基板４２の一方表面外周部で、固体装置４４が対向していない領域には、電極パッド（図示せず）が設けられており、この電極パッドは、配線基板４２の内部や表面で再配線されて、配線基板４２の他方表面に設けられた金属ボール４３に電気接続されている。
【００４８】
インターポーザ１の一方表面（配線基板４２とは反対側の面）外周部で半導体チップ２４が対向していない領域には、電極パッド４６が形成されている。配線基板４２に設けられた電極パッド（図示しない）と、インターポーザ１の電極パッド４６とは、ボンディングワイヤ５０により電気接続されている。
【００４９】
図１７に示すように、半導体チップ２４や固体装置４４の外側は、配線基板４２の金属ボール４３とは反対面にて、に封止樹脂５１で封止されている。
【００５０】
したがって、本実施形態においても、モジュール化に際し、インターポーザ１に実装された半導体チップ２４を半導体装置として良好に組み立てることができる。
【００５１】
なお、本発明は上記実施形態のそのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施形態に係るインターポーザの要部断面図。
【図２】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図３】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図４】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図５】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図６】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図７】インダクタンス回路の一例を示す図。
【図８】インダクタンス回路の一例を示す図。
【図９】インダクタンス回路の一例を示す図。
【図１０】インダクタンス回路の一例を示す図。
【図１１】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図１２】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図１３】本発明の実施形態に係るインターポーザの製造方法についての説明図。
【図１４】本発明の実施形態に係るインターポーザの両面へ半導体チップの実装した断面図。
【図１５】本発明の実施形態に係るインターポーザの溝配線の変形例の模式斜視図。
【図１６】本発明の実施形態に係るインターポーザと半導体チップを３段に積層した半導体装置の構造を示す略断面図。
【図１７】本発明の実施形態に係るインターポーザと半導体チップを搭載した半導体装置の構造を示す略断面図。
【符号の説明】
【００５３】
１…インターポーザ、２…表面側溝配線、３…裏面側溝配線、４…貫通電極、５…表面側溝、６…裏面側溝、７…貫通孔、８…絶縁膜、９…表面側保護膜、１０…裏面側保護膜、１１…表面側保護膜開口、１２…裏面側保護膜開口、１４…インダクタンス回路、１５…静電容量素子、１６…電気抵抗素子、２１…半導体装置、２２…半導体基板、２３…機能素子、２４…半導体チップ、２６…合金層、２８…くびれ部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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