(57)【要約】【課題】本発明は半導体素子の製造方法に関し、半球形のゲート酸化膜を形成して後続の熱工程時に酸化膜とシリコンの熱膨張率の差によるストレスを緩和させ、ゲート酸化膜の高さ調節を介しソース/ドレイン領域間の漏れ電流を防止し、リフレッシュ特性を向上させる技術を開示する。【解決手段】（ａ）半導体基板を所定深さに食刻してリセス領域を形成する段階と、（ｂ）リセス領域内に一定厚さの酸化膜を形成する段階と、（ｃ）リセス領域を含む半導体基板の全面にシリコンエピ層を成長させる段階と、（ｄ）シリコンエピ層の上部にゲートポリシリコン層等から形成される積層構造を形成し、積層構造を食刻してゲートパターンを形成する段階と、を含む半導体素子の製造方法。【選択図】図５
2007201400.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）格納電極コンタクト領域及びビットラインコンタクト領域の半導体基板を所定深さに食刻してリセス領域を形成する段階と、
（ｂ）前記リセス領域内に一定厚さの酸化膜を形成する段階と、
（ｃ）前記リセス領域を含む半導体基板の全面にシリコンエピ層を成長させる段階と、
（ｄ）前記シリコンエピ層の上部にゲートポリシリコン層、ゲート金属層及びゲートハードマスク層の積層構造を形成し、前記積層構造を食刻してゲートパターンを形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記リセス領域は半球形に形成し、１０００〜２０００Åの深さに形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記（ｂ）段階は前記リセス領域を含む全面に一定厚さのゲート酸化膜を形成する段階と、
ＣＭＰ工程を行って前記半導体基板を露出させる段階と、
をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記露出した半導体基板はシリコンエピ層のシードに用いられることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記ゲート酸化膜は２０〜１００ｎｍの厚さに形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記シリコンエピ層は前記ゲート酸化膜の上部から５〜５００Åの厚さに形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法に関し、半球形のゲート酸化膜を形成して後続の熱工程時に酸化膜とシリコンの熱膨張率の差によるストレスを緩和させ、ゲート酸化膜の高さ調節を介しソース/ドレイン領域間の漏れ電流を防止しリフレッシュ特性を向上させる技術を開示する。
【背景技術】
【０００２】
図６〜図９は、従来の技術に係る半導体素子の製造方法を示す断面図である。
図６に示されているように、半導体基板１０の上部にシリコンゲルマニウム層（ＳｉＧｅ）２０を形成し、シリコンゲルマニウム層２０を成長させてシリコンエピ層３０ａを形成し、シリコンエピ層３０ａの上部にハードマスク層４０を形成する。
次に、ゲート領域を露出させる感光膜パターン（図示省略）を形成し、前記感光膜パターン（図示省略）をマスクにハードマスク層４０、シリコンエピ層３０ａ及びシリコンゲルマニウム層２０を食刻する。
図７に示されているように、ハードマスク層４０を除去した後、ＳＥＧ（Silicon Epitaxial Growth）法を用いて食刻時に露出した部分をシリコンエピ層３０ｂで埋める。
図８に示されているように、ＳＴＩ工程を進めてトレンチを形成した後、選択比が良好なエッチャントを用いてシリコンゲルマニウム層２０を除去する。
このとき、シリコンゲルマニウム層２０の側面のシリコンエピ層３５で上部のシリコンエピ層３５を支持するようにする。
図９に示されているように、素子分離膜（図示省略）の形成と共に前記シリコンゲルマニウム層が除去された部分２５を酸化膜５０で埋め込む。
次に、半導体基板１０の全面にゲートポリシリコン層６０、ゲート金属層７０及びゲートハードマスク層８０の積層構造を形成し、前記積層構造を食刻してゲートパターンを形成する。
その次に、前記ゲートパターンの側壁にスペーサ９０を形成してゲートを形成する。
【０００３】
前述の従来の技術に係る半導体素子の製造方法において、シリコンゲルマニウム層の形成時に費用が多くかかり、製作上の信頼性にも問題がある。
さらに、ＳＯＩ（Silicon On Insulator）構造の酸化膜が平らな形態に形成されソース/ドレイン領域間の漏れ電流が発生し、シリコンゲルマニウム層が除去された部分を埋め込む酸化膜はギャップフィル特性が不良であるという問題点がある。
さらに、酸化膜とシリコンの熱膨張率の差による収縮及び膨張により素子内部にストレスが加えられ素子の特性が悪化し、シリコンゲルマニウム層を除去した後、前記シリコンゲルマニウム層の側面のシリコンエピ層が上部のシリコンエピ層を支持しなければならないが、このとき半導体基板自体にストレスが加えられ陥没の危険があるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前記の問題点を解決するため、半球形のゲート酸化膜を形成し後続の熱工程時に酸化膜とシリコンの熱膨張率の差によるストレスを緩和させ、ゲート酸化膜の高さ調節を介しソース/ドレイン領域間の漏れ電流を防止し、リフレッシュ特性を向上させる半導体素子の製造方法を提供することに目的がある。
【課題を解決するための手段】
【０００５】
本発明の請求項１に係る半導体素子の製造方法は、
（ａ）格納電極コンタクト領域及びビットラインコンタクト領域の半導体基板を所定深さに食刻してリセス領域を形成する段階と、
（ｂ）前記リセス領域内に一定厚さの酸化膜を形成する段階と、
（ｃ）前記リセス領域を含む半導体基板の全面にシリコンエピ層を成長させる段階と、
（ｄ）前記シリコンエピ層の上部にゲートポリシリコン層、ゲート金属層及びゲートハードマスク層の積層構造を形成し、前記積層構造を食刻してゲートパターンを形成する段階と、
を含むことを特徴とする。
【０００６】
本発明の請求項２に係る半導体素子の製造方法は、
前記リセス領域は半球形に形成し、１０００〜２０００Åの深さに形成することを特徴としている。
【０００７】
本発明の請求項３に係る半導体素子の製造方法は、
前記（ｂ）段階は前記リセス領域を含む全面に一定厚さのゲート酸化膜を形成する段階と、
ＣＭＰ工程を行って前記半導体基板を露出させる段階と、
をさらに含むことを特徴としている。
【０００８】
本発明の請求項４に係る半導体素子の製造方法は、
前記露出した半導体基板はシリコンエピ層のシードに用いられることを特徴としている。
【０００９】
本発明の請求項５に係る半導体素子の製造方法は、
前記ゲート酸化膜は２０〜１００ｎｍの厚さに形成することを特徴としている。
【００１０】
本発明の請求項６に係る半導体素子の製造方法は、
前記シリコンエピ層は前記ゲート酸化膜の上部から５〜５００Åの厚さに形成することを特徴としている。
【発明の効果】
【００１１】
本発明に係る半導体素子の製造方法は、半球形のゲート酸化膜を形成してストレスを容易に分散させ、ゲート酸化膜の上部からシリコンエピ層の表面までの距離（図５の「Ａ」）の調節を介し、接合部分及びソース/ドレイン領域間の漏れ電流を防止しリフレッシュ特性を向上させるという効果が得られる。
さらに、一般的なＤＲＡＭ工程順で変化なく進められるため、新しい工程の追加に伴う異常が発生せず、既存の工程であるリセスゲート、酸化工程及びＳＥＧ等の工程を用いることにより現在のＬＳＯＩ（Local Silicon On Insulator）構造より容易に具現可能であるという効果が得られる。
【発明を実施するための最良の形態】
【００１２】
以下では、本発明の実施の形態を図を参照して詳しく説明する。
図１〜図５は、本発明に係る半導体素子の製造方法を示す断面図である。
図１に示されているように、半導体基板１００の上部にハードマスク層１１０を形成し、格納電極コンタクト領域及びビットラインコンタクト領域を露出させる感光膜パターン１１５を形成する。
【００１３】
図２に示されているように、感光膜パターン１１５をマスクにハードマスク層１１０を食刻してハードマスク層パターン（図示省略）を形成し、感光膜パターン１１５を除去した後、前記ハードマスク層パターン（図示省略）をマスクに半導体基板１００を所定深さに食刻して半球形のリセス領域１２０を形成する。
ここで、リセス領域１２０は１０００〜２０００Åの深さに食刻するのが好ましい。
【００１４】
図３に示されているように、リセス領域１２０を含む半導体基板１００の全面に一定厚さのゲート酸化膜１３０を形成し、ＣＭＰ工程を行って半導体基板１００を露出させる。
ここで、ゲート酸化膜１３０は２０〜１００ｎｍの厚さに形成し、ゲート酸化膜１３０が半球形に形成され、後続の熱工程時に酸化膜とシリコンの熱膨張率の差によるストレス発生を防止することができる。
【００１５】
図４に示されているように、前記露出した半導体基板１００のシリコン層をシードとするＳＥＧ（Silicon Epitaxial Growth）工程を行い、半導体基板１００の全面にシリコンエピ層１４０を成長させる。
ここで、シリコンエピ層１４０とゲート酸化膜１３０の上部との距離を５〜５００Åに調節して接合部分及びソース/ドレイン領域間の漏れ電流を防止することができる。
【００１６】
図５に示されているように、半導体基板１００の全面にゲートポリシリコン層１５０、ゲート金属層１６０及びゲートハードマスク層１７０の積層構造を形成し、前記積層構造を食刻してゲートパターンを形成する。
次に、前記ゲートパターンの側壁にスペーサ１８０を形成してゲートを形成する。
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００１７】
【図１】本発明に係る半導体素子の製造方法を示す断面図である。
【図２】本発明に係る半導体素子の製造方法を示す断面図である。
【図３】本発明に係る半導体素子の製造方法を示す断面図である。
【図４】本発明に係る半導体素子の製造方法を示す断面図である。
【図５】本発明に係る半導体素子の製造方法を示す断面図である。
【図６】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図７】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図８】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図９】従来の技術に係る半導体素子の製造方法を示す断面図である。
【符号の説明】
【００１８】
１００   半導体基板
１１０   ハードマスク層
１１５   感光膜パターン
１２０   リセス領域
１３０   ゲート酸化膜
１４０   シリコンエピ層
１５０   ゲートポリシリコン層
１６０   ゲート金属層
１７０   ゲートハードマスク層
１８０   スペーサ
【図１】
2007201400.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007201400.tif 000009
【図８】
2007201400.tif 000010
【図９】
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