(57)【要約】【課題】  同一の信号配線に接続される複数のＭＯＳアナログスイッチが切断されるタイミングの遅延量が最も大きいスイッチと遅延量が最も小さいスイッチの遅延差を小さくするスイッチング素子駆動回路を提供する。【解決手段】  この回路は外部のアナログ信号（Ａ等）８をオンオフする複数のＭＯＳアナログスイッチ（Ａ等）７と、複数のスイッチ７が等間隔に配置された信号配線６と、信号配線６の両端に対して等距離に配置された信号源９とを有する。信号源９は、複数のスイッチ８のゲート端子に接続される信号配線６の一端ノード（Ａ）と、他端ノード（Ｃ）に対して等距離に配置される。信号源９の出力端子からノードＡまでの配線１０とこの出力端子からノードＣまでの配線１１とは等長である。配線１０、１１の配線長、配線幅、信号配線６との配線間距離等は全て同等とする。配線１０、１１の寄生抵抗、寄生容量は同等となる。【選択図】  図４
2007087998.tif 000002
【特許請求の範囲】
【請求項１】
外部から送られるアナログ信号をオンオフする複数のＭＯＳアナログスイッチと、
前記複数のＭＯＳアナログスイッチが配置された信号配線と、
前記信号配線の両端に対して等距離に配置された信号源とを具備していることを特徴とするスイッチング素子駆動回路。
【請求項２】
前記信号源出力を入力端子に接続し、第１の出力端子と第２の出力端子を有し、前記第１の出力端子がハイ（Ｈｉｇｈ）からロウ（Ｌｏｗ）となるタイミングより前記第２の出力端子がハイ（Ｈｉｇｈ）からロウ（Ｌｏｗ）となるタイミングが遅くなる遅延調整回路を備え、
前記信号源と前記信号配線とは第１の配線及び第２の配線により接続され、前記第１の配線は、前記信号源と前記信号配線の一端ノードとの間に接続され、前記第２の配線は、前記信号源と前記信号配線の他端ノードとの間に接続され、且つ前記第１及び前記第２の配線は、互いに鏡面配置され、両者の配線長、配線幅及び前記信号配線との配線間距離は、いずれも等しく、前記第１の配線と前記一端ノードとの間には前記一端ノード側に出力を接続した第１のバッファが挿入され、前記第２の配線と前記他端ノードとの間には前記他端ノード側に出力を接続した第２のバッファが挿入され、
前記第１のバッファは、前記一端ノードにドレイン端子を接続し、ソース端子を高位電源に接続し、ゲート端子を奇数段のインバータで構成される第１の反転バッファに接続された第１のｐＭＯＳトランジスタと、前記一端ノードにドレイン端子を接続し、ソース端子を低位電源に接続し、ゲート端子を奇数段のインバータで構成される第２の反転バッファに接続された第１のｎＭＯＳトランジスタとから構成され、
前記第２のバッファは、前記他端ノードにドレイン端子を接続し、ソース端子を高位電源に接続し、ゲート端子を奇数段のインバータで構成される第３の反転バッファに接続された第２のｐＭＯＳトランジスタと、前記他端ノードにドレイン端子を接続し、ソース端子を低位電源に接続し、ゲート端子を奇数段のインバータで構成される第４の反転バッファに接続された第２のｎＭＯＳトランジスタとから構成され、
前記信号源は、前記遅延調整回路の前記第２の出力端子を通り、前記第１の反転バッファ及び前記第２の反転バッファを介して前記信号配線の前記一端ノード及び前記他端ノードに接続され、且つ前記信号源は、前記遅延調整回路の前記第１の出力端子を通り、前記第３の反転バッファ及び第４の反転バッファを介して前記信号配線の前記一端ノード及び前記他端ノードに接続され、
前記第１の出力端子は、前記第１の反転バッファの入力ノードと第３の反転バッファの入力ノードとは等距離に配置されている第２のノードに接続され、前記第２のノードと前記第１の反転バッファの入力ノードとは第３の配線により接続され、前記第２のノードと前記第３の反転バッファの入力ノードは第４の配線により接続され、前記第３の配線と前記第４の配線とは鏡面配置され、両者の配線長、配線幅及び前記信号配線との配線間距離は等しく構成され、
前記第２の出力端子は、前記第２の反転バッファの入力ノードと第４の反転バッファの入力ノードとは等距離に配置されている第１のノードに接続され、前記第１のノードと前記第２の反転バッファの入力ノードとは第１の配線で接続され、前記第１のノードと前記第４の反転バッファの入力ノードは第２の配線で接続され、前記第１の配線と前記第２の配線とは鏡面配置され、両者の配線長、配線幅及び前記信号配線との配線間距離は等しく構成されていることを特徴とする請求項１に記載のスイッチング素子駆動回路。
【請求項３】
前記信号源と前記信号配線とは第１の配線及び第２の配線により接続され、前記第１の配線は、前記信号源と前記信号配線の一端ノードとの間に接続され、前記第２の配線は、前記信号源と前記信号配線の他端ノードとの間に接続され、且つ前記第１及び前記第２の配線は、互いに鏡面配置され、両者の配線長、配線幅及び前記信号配線との配線間距離は、いずれも等しく、前記第１の配線と前記一端ノードとの間には前記一端ノード側に出力を接続した第１のバッファが挿入され、前記第２の配線と前記他端ノードとの間には前記他端ノード側に出力を接続した第２のバッファが挿入され、
前記第１のバッファは、前記一端ノードにドレイン端子を接続し、ソース端子を高位電源に接続し、ゲート端子を奇数段のインバータで構成される第１の反転バッファに接続された第１のｐＭＯＳトランジスタと、前記一端ノードにドレイン端子を接続し、ソース端子を低位電源に接続し、ゲート端子を奇数段のインバータで構成される第２の反転バッファに接続された第１のｎＭＯＳトランジスタとから構成され、
前記第２のバッファは、前記他端ノードにドレイン端子を接続し、ソース端子を高位電源に接続し、ゲート端子を奇数段のインバータで構成される第３の反転バッファに接続された第２のｐＭＯＳトランジスタと、前記他端ノードにドレイン端子を接続し、ソース端子を低位電源に接続し、ゲート端子を奇数段のインバータで構成される第４の反転バッファに接続された第２のｎＭＯＳトランジスタとから構成され、
前記信号源は、第１の信号源と第２の信号源とからなり、前記第１の信号源は、前記第１の反転バッファの入力ノードと前記第３の反転バッファの入力ノードとは等距離に配置されている第２のノードに接続され、前記第２のノードと前記第１の反転バッファの入力ノードとは第３の配線により接続され、前記第２のノードと前記第３の反転バッファの入力ノードは第４の配線により接続され、前記第３の配線と前記第４の配線とは鏡面配置され、両者の配線長、配線幅及び前記信号配線との配線間距離は等しく構成され、前記第２の信号源は、前記第２の反転バッファの入力ノードと第４の反転バッファの入力ノードと等距離に配置されている第１のノードに接続され、前記第１のノードと前記第２の反転バッファの入力ノードとは第１の配線で接続され、前記第１のノードと前記第４の反転バッファの入力ノードは第２の配線で接続され、前記第１の配線と前記第２の配線とは鏡面配置され、両者の配線長、配線幅及び前記信号配線との配線間距離は等しく構成され、
前記第１の信号源出力がハイ（Ｈｉｇｈ）からロウ（Ｌｏｗ）となるタイミングより前記第２の信号源出力がハイ（Ｈｉｇｈ）からロウ（Ｌｏｗ）となるタイミングが遅くなるようにすることを特徴とする請求項１に記載のスイッチング素子駆動回路。
【請求項４】
前記信号源出力を入力端子に接続し、第１の出力端子と第２の出力端子を有し、前記第１の出力端子がハイ（Ｈｉｇｈ）からロウ（Ｌｏｗ）となるタイミングより前記第２の出力端子がハイ（Ｈｉｇｈ）からロウ（Ｌｏｗ）となるタイミングが遅くなる遅延調整回路を備え、
前記信号源と前記信号配線とは第１の配線及び第２の配線により接続され、前記第１の配線は、前記信号源と前記信号配線の一端ノードとの間に接続され、前記第２の配線は、前記信号源と前記信号配線の他端ノードとの間に接続され、且つ前記第１及び前記第２の配線は、互いに鏡面配置され、両者の配線長、配線幅及び前記信号配線との配線間距離は、いずれも等しく、前記第１の配線と前記一端ノードとの間には前記一端ノード側に出力を接続した第１のバッファが挿入され、前記第２の配線と前記他端ノードとの間には前記他端ノード側に出力を接続した第２のバッファが挿入され、
前記第１のバッファは、前記一端ノードにドレイン端子を接続し、ソース端子を高位電源に接続し、ゲート端子を奇数段のインバータで構成される第１の反転バッファに接続された第１のｐＭＯＳトランジスタと、前記一端ノードにドレイン端子を接続し、ソース端子を低位電源に接続し、ゲート端子を奇数段のインバータで構成される第２の反転バッファに接続された第１のｎＭＯＳトランジスタとから構成され、
前記第２のバッファは、前記他端ノードにドレイン端子を接続し、ソース端子を低位電源に接続し、ゲート端子を奇数段のインバータで構成される第４の反転バッファに接続された第２のｎＭＯＳトランジスタから構成され、
前記第１の出力端子は第１の反転バッファの入力ノードに接続され、前記第２の出力端子は、第２の反転バッファの入力ノードと第４の反転バッファの入力ノードとは等距離に配置されている第１のノードに接続され、前記第１のノードと前記第２の反転バッファの入力ノードとは第１の配線で接続され、前記第１のノードと前記第４の反転バッファのノードは第２の配線で接続され、前記第１の配線と前記第２の配線は鏡面配置されて、両者の配線長、配線幅及び信号配線との配線間距離は同じであることを特徴とする請求項１に記載のスイッチング素子駆動回路。
【請求項５】
前記信号源と前記信号配線とは第１の配線及び第２の配線により接続され、前記第１の配線は、前記信号源と前記信号配線の一端ノードとの間に接続され、前記第２の配線は、前記信号源と前記信号配線の他端ノードとの間に接続され、且つ前記第１及び前記第２の配線は、互いに鏡面配置され、両者の配線長、配線幅及び前記信号配線との配線間距離は、いずれも等しく、前記第１の配線と前記一端ノードとの間には前記一端ノード側に出力を接続した第１のバッファが挿入され、前記第２の配線と前記他端ノードとの間には前記他端ノード側に出力を接続した第２のバッファが挿入され、
前記第１のバッファは、前記一端ノードにドレイン端子を接続し、ソース端子を高位電源に接続し、ゲート端子を奇数段のインバータで構成される第１の反転バッファに接続された第１のｐＭＯＳトランジスタと、前記一端ノードにドレイン端子を接続し、ソース端子を低位電源に接続し、ゲート端子を奇数段のインバータで構成される第２の反転バッファに接続された第１のｎＭＯＳトランジスタとから構成され、
前記第２のバッファは、前記他端ノードにドレイン端子を接続し、ソース端子を低位電源に接続し、ゲート端子を奇数段のインバータで構成される第４の反転バッファに接続された第２のｎＭＯＳトランジスタから構成され、
前記信号源は、第１の信号源と第２の信号源とを有し、前記第２の信号源の出力端子は第１の反転バッファの入力ノードに接続され、前記第１の信号源の出力端子は、第２の反転バッファの入力ノードと第４の反転バッファの入力ノードとは等距離に配置されている第１のノードに接続され、前記第１のノードと前記第２の反転バッファの入力ノードは第１の配線で接続され、前記第１のノードと前記第３の反転バッファのノードは第２の配線で接続され、前記第１の配線と前記第２の配線は鏡面配置されて、両者の配線長、配線幅及び信号配線との配線間距離は同じであり、
前記第１の信号源の出力端子がハイ（Ｈｉｇｈ）からロウ（Ｌｏｗ）となるタイミングより前記第２の信号源の出力端子がハイ（Ｈｉｇｈ）からロウ（Ｌｏｗ）となるタイミングが遅くなるようにすることを特徴とする請求項１に記載のスイッチング素子駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ（以下、チップという）に形成されたカラムＡＤＣ混載ＣＭＯＳセンサなどのスイッチング素子を駆動する駆動回路に関するものである。
【背景技術】
【０００２】
従来、チップに形成されたカラムＡＤＣ混載ＣＭＯＳセンサでは画素信号を伝達する信号線が平行に複数配置されており、画素信号線毎にそれに対応するカラムＡＤＣ接続されている。カラムＡＤＣ混載ＣＭＯＳセンサチップは、チップ内で一列に配置されている複数のＭＯＳアナログスイッチを同時に切断することが特性上重要となっている。全ての電圧伝達用スイッチのゲート端子は同一信号配線に接続されており、ほぼ同時に駆動されている。このチップにおいて、ＭＯＳアナログスイッチの個数は画素数に依存するため、構成を変更しない限り、画素数が多いチップほど同一の信号配線に接続されるＭＯＳアナログスイッチが多く、信号配線の寄生抵抗や寄生容量は大きくなる。このため、画素数が多いチップ（例えば、数千）ほど各スイッチが切断されるタイミングの相違が大きくなる。また、カラムＡＤＣの基準電圧にはノイズが乗っているため、各スイッチが同時に切断されれば各カラムＡＤＣが取り込むノイズは一様となり、撮像特性への影響が少ない。これに反して、各スイッチが切断されるタイミングの差が大きい程各カラムＡＤＣが取り込むノイズの差は大きくなり、撮像特性への影響が大きくなる。
【０００３】
特許文献１には電源電圧のばらつきや信号遅延などを低減させ、画質の向上と共に画像の取り込み精度を向上させたイメージセンサが開示されている。複数のフォトダイオードがブロックに分割されている。各フォトダイオードに共通に接続されている電源線と平行して電源バイパス線が設けられている。電源バイパス線は、電源線とブロックの端部において接続されている。この様な構造により配線インピーダンスが低減される。
【特許文献１】特開平７−３２６７２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、同一の信号配線に接続される複数のＭＯＳアナログスイッチが切断されるタイミングの遅延量が最も大きいＭＯＳアナログスイッチと遅延量が最も小さいＭＯＳアナログスイッチの遅延差を小さくするスイッチング素子駆動回路を提供する。
【課題を解決するための手段】
【０００５】
本発明のスイッチング素子駆動回路の一態様は、外部から送られるアナログ信号をオンオフする複数のＭＯＳアナログスイッチと、前記複数のＭＯＳアナログスイッチが配置された信号配線と、前記信号配線の両端に対して等距離に配置された信号源とを具備したことを特徴としている。
【発明の効果】
【０００６】
同一の信号配線に接続される複数のＭＯＳアナログスイッチが切断されるタイミングの遅延量が最も大きいＭＯＳアナログスイッチと遅延量が最も小さいＭＯＳアナログスイッチの遅延差を小さくするスイッチング素子駆動回路が得られる。
【発明を実施するための最良の形態】
【０００７】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【０００８】
図１乃至図５を参照して実施例１を説明する。
図１は、比較例のカラムＡＤＣ混載ＣＭＯＳセンサが形成されたチップの平面図、図２は、カラムＡＤＣの基準にノイズが無い理想的な場合の図１におけるカラムＡＤＣ混載ＣＭＯＳセンサの電圧の時間的変化を説明する特性図、図３は、カラムＡＤＣの基準にノイズがある場合の図１におけるカラムＡＤＣ混載ＣＭＯＳセンサの電圧の時間的変化を説明する特性図、図４は、この実施例のカラムＡＤＣ混載ＣＭＯＳセンサが形成されたチップの内部回路を示す部分平面図、図５は、カラムＡＤＣの基準にノイズがある場合の図４におけるカラムＡＤＣ混載ＣＭＯＳセンサの電圧の時間的変化を説明する特性図である。
図１に示す比較例のカラムＡＤＣ混載ＣＭＯＳセンサが形成されたチップ１には画素信号を伝達する信号線８（Ａ、Ｂ、Ｃ・・・）が平行に複数配置されており、画素信号線８毎にそれに対応するカラムＡＤＣ５に接続されている。個別のカラムＡＤＣ５が複数集合してカラムＡＤＣ部３を構成している。
【０００９】
チップ１は、画素部２とカラムＡＤＣ部３とを備え、画素部２は、縦横に配列された複数の画素４から構成されている。各画素４には縦列に繋がりカラムＡＤＣ５に至る画素信号線８（Ａ、Ｂ、Ｃ・・・）が配置されている。各カラムＡＤＣ５内には画素信号をサンプルホールドするためのＭＯＳアナログスイッチ７（Ａ、Ｂ、Ｃ・・・）が配置されている。各カラムＡＤＣ５内のＭＯＳアナログスイッチ７のゲートは共通の信号配線６に接続されており、ソースもしくはドレインは、画素信号線８に接続されている。
チップ１には信号源９が配置され、信号源９からの入力はバッファを経由して信号配線６の一端に入力される。この場合、信号配線６の一端のノードＡに接続されるＭＯＳアナログスイッチＡと、他端のノードＣに接続されるＭＯＳアナログスイッチＣとのスイッチングタイミング差は、ノードＡとノードＣ間の寄生抵抗と寄生容量に依存する。ここで、画素数の多いチップほどＭＯＳアナログスイッチの数も多いため、ノードＡとノードＣ間の寄生抵抗と寄生容量も大きい。したがってノードＡとノードＣに信号が伝達されるタイミング差は画素数が多いチップほど大きい。
【００１０】
次に、図２及び図３を参照してカラムＡＤＣのＡＤ変換について述べる。まず、画素信号線Ａに出力が接続されている画素のＡＤ変換では画素信号の基準電位とカラムＡＤＣ５の基準電位の差ＶＡ１をサンプルホールドする。次に、入力光に応じて変動した電位とカラムＡＤＣ５の基準電位の差ＶＡ２をサンプルホールドする。そしてＶＡ１とＶＡ２の電位差をデジタルデータに変換する。これは図２に示すＶＡＳＩＧの電位差をＡＤ変換する事と等価である。ここで、ＶＡＳＩＧは、画素信号線Ａに出力を接続される画素４に入射される光の強さに依存する電圧のため、ＡＤ変換の結果は入射される光の強さに依存するデジタル値と言える。画素信号線Ａ以外の画素信号線についても同様であるから、以下のような式が成り立つ。
画素信号線ＡをＡＤ変換する電位差  ＶＡ１−ＶＡ２＝ＶＡＳＩＧ
画素信号線ＢをＡＤ変換する電位差  ＶＢ１−ＶＢ２＝ＶＢＳＩＧ
画素信号線ＣをＡＤ変換する電位差  ＶＣ１−ＶＣ２＝ＶＣＳＩＧ
しかしながら、実際はカラムＡＤＣの基準にはノイズがのっている。その影響を図３に示す。画素信号線Ａに注目すると、サンプルホールドをする瞬間のカラムＡＤＣの基準の揺れＶＡ１ＮＳとＶＡ２ＮＳを考慮しなければならない。他の画素信号線（Ｂ、Ｃ、・・・）についても同様であり、以下の式で表される。
【００１１】
画素信号線ＡをＡＤ変換する電位差（ＶＡ１−ＶＡ１ＮＳ／Ｇａｉｎ）−（ＶＡ２−ＶＡ２ＮＳ）
画素信号線ＢをＡＤ変換する電位差（ＶＢ１−ＶＢ１ＮＳ／Ｇａｉｎ）−（ＶＢ２−ＶＢ２ＮＳ）
画素信号線ＣをＡＤ変換する電位差（ＶＣ１−ＶＣ１ＮＳ／Ｇａｉｎ）−（ＶＣ２−ＶＣ２ＮＳ）
ここで、ゲイン（Ｇａｉｎ）は、カラムＡＤＣ５内のアンプのゲインであり、通常は十分大きな値のため、ＶＡ１ＮＳ、ＶＢ１ＮＳ、ＶＣ１ＮＳの項は無視できる。したがって、ＡＤ変換する電位差は以下のようになる。
画素信号線ＡをＡＤ変換する電位差  ＶＡＳＩＧ＋ＶＡ２ＮＳ
画素信号線ＢをＡＤ変換する電位差  ＶＢＳＩＧ＋ＶＢ２ＮＳ
画素信号線ＣをＡＤ変換する電位差  ＶＣＳＩＧ＋ＶＣ２ＮＳ
【００１２】
スイッチが切断されるタイミングが同時であればＶＡ２ＮＳ〜ＶＣ２ＮＳは等しく、ノイズ項は一定となるため、各画素信号線のＡＤ変換データの差には影響を及ぼさないため、撮像特性への影響が少ない。しかしながら、実際はスイッチが切断されるタイミングは異なっている。そして、タイミング差が大きくなるほど、ＶＡ２ＮＳ〜ＶＣ２ＮＳの差は大きくなり、各画素信号線のＡＤ変換データの差には影響を及ぼす。このため、撮像特性への影響が大きい。ここで、スイッチングタイミングの時間差が大きい程、各画素信号線のＡＤ変換データの差が大きくなるため、スイッチングタイミングが最も早いＭＯＳアナログスイッチと最も遅いＭＯＳアナログスイッチの差がカラムＡＤＣ全体のスイッチングタイミング差起因のＡＤ変換特性劣化を決定する。なお、図３の場合はノードＡとノードＣがスイッチングタイミング差が最も大きく、カラムＡＤＣ全体のスイッチングタイミング差起因のＡＤ変換特性劣化を決定している。これが比較例において生ずる技術の問題点である。
【００１３】
次に、図４及び図５を参照して上述した問題点を解決するための実施例１を説明する。図４は、チップ１の部分平面図である。チップ１に搭載されたＣＭＯＳセンサは、画素部２及びカラムＡＤＣ部３を構成要素として含み、図１に示す比較例のカラムＡＤＣ混載ＣＭＯＳセンサが形成されたチップ１とは、画素部２は同じであるがカラムＡＤＣ部３の構成は異なっている。画素信号を伝達する信号線８（Ａ、Ｂ、Ｃ・・・）は平行に複数配置されており、画素信号線８毎にそれに対応するカラムＡＤＣ５が接続されている。個別のカラムＡＤＣ５が複数集合してカラムＡＤＣ部３を構成している。
チップ１内において、画素部２は、縦横に配列された複数の画素４から構成されている。各画素４には縦列に繋がりカラムＡＤＣ５に至る画素信号線８（Ａ、Ｂ、Ｃ・・・）が配置されている。各カラムＡＤＣ５内には画素信号をサンプルホールドするためのＭＯＳアナログスイッチ７（Ａ、Ｂ、Ｃ・・・）が配置されている。各カラムＡＤＣ５内のＭＯＳアナログスイッチ７のゲートは共通の信号配線６に、例えば、等間隔に接続されており、ソースもしくはドレインは、画素信号線８に接続されている。チップ１には信号源９が配置され、信号源９からの入力は信号配線６の両端に配線１０（第１の配線）及び配線１１（第２の配線）を介して入力される。
【００１４】
この場合、信号配線６の一端のノードＡに接続されるＭＯＳアナログスイッチＡと、他端のノードＣに接続されるＭＯＳアナログスイッチＣとのスイッチングタイミング差はノードＡとノードＣ間の寄生抵抗と寄生容量に依存する。ここで、画素数の多いチップほどＭＯＳアナログスイッチの数も多いため、ノードＡとノードＣ間の寄生抵抗と寄生容量も大きい。したがってノードＡとノードＣに信号が伝達されるタイミング差は画素数が多いチップほど大きい。
信号源９は、複数のＭＯＳアナログスイッチ７のゲート端子に接続される信号配線６の一端ノード（ノードＡ）と、他端ノード（ノードＣ）に対して等距離に配置される。即ち、信号源９の出力端子からノードＡまでを接続する配線１０とこの出力端子からノードＣまでを接続する配線１１とは等しい長さである。そして、配線１０と配線１１の配線長、配線幅、信号配線６との配線間距離等は全て同等とする。これによって配線１０と配線１１の寄生抵抗、寄生容量は同等となる。
【００１５】
以上のように、この実施例において、信号源９の出力端子とノードＡを接続する配線１０と、信号源９の出力端子とノードＣを接続する配線１１の寄生抵抗、寄生容量は同等のため、ノードＡとノードＣのスイッチングタイミングは同時となる。比較例に示す構成では、全てのＭＯＳアナログスイッチの中でスイッチングタイミング差が最も大きい組合せはノードＡとノードＣであったが、この構成でスイッチングタイミング差が最も大きい組合せはノードＡと、ノードＡとノードＣの中点ノードＢとなる。ノードＡとノードＣの距離に対してノードＡとノードＢの距離は半分なので、寄生抵抗、寄生容量も少ないため、ノードＡとノードＢのスイッチングタイミング差はノードＡとノードＣのスイッチングタイミング差と比較して小さい。このため、従来構成と比較すると最大のスイッチングタイミング差が改善される。図５に示すように、ノードＡ、ノードＣのスイッチングタイミングが同時の場合、比較例と比較すると、最大のスイッチングタイミング差が改善されているため、スイッチングタイミング差起因のＡＤ変換特性劣化が改善される。
【実施例２】
【００１６】
次に、図６を参照して実施例２を説明する。
図６は、チップ１の内部回路を示す部分平面図である。チップ１に搭載されたＣＭＯＳセンサは、画素部２及びカラムＡＤＣ部３を構成要素として含み、図４に示す実施例１のカラムＡＤＣ混載ＣＭＯＳセンサが形成されたチップ１とは、画素部２は同じ構成であるが、カラムＡＤＣ部３の構成が異なっている。画素信号を伝達する信号線８（Ａ、Ｂ、Ｃ・・・）は平行に複数配置されており、画素信号線８毎にそれに対応するカラムＡＤＣ５が接続されている。個別のカラムＡＤＣ５が複数集合してカラムＡＤＣ部３を構成している。
チップ１内において、画素部２は、縦横に配列された複数の画素４から構成されている。各画素４には縦列に繋がりカラムＡＤＣ５に至る画素信号線８（Ａ、Ｂ、Ｃ・・・）が配置されている（図１参照）。各カラムＡＤＣ５内には画素信号をサンプルホールドするためのＭＯＳアナログスイッチ７（Ａ、Ｂ、Ｃ・・・）が配置されている。各カラムＡＤＣ５内のＭＯＳアナログスイッチ７のゲートは共通の信号配線６に、例えば、等間隔に接続されており、ソースもしくはドレインは、画素信号線８に接続されている。チップ１には信号源９が配置され、信号源９からの入力は信号配線６の両端に配線１０（第１の配線）及び配線１１（第２の配線）により入力される。
【００１７】
信号源９は、複数のＭＯＳアナログスイッチ７のゲート端子に接続される信号配線６の一端ノード（ノードＡ）と、他端ノード（ノードＣ）に対して等距離に配置される。即ち、信号源９の出力端子からノードＡまでを接続する配線１０とこの出力端子からノードＣまでを接続する配線１１とは等しい長さである。そして、配線１０と配線１１の配線長、配線幅、信号配線６との配線間距離等は全て同等とする。これによって配線１０と配線１１の寄生抵抗、寄生容量は同等となる。
この実施例では、ノードＡとノードＣの手前に偶数段のインバータで構成されるバッファ２１、２２が挿入されていることに特徴がある。即ち、配線１０の一端とノードＡの間にバッファ２１が挿入され、配線１１の一端とノードＣの間にはバッファ２２が挿入されている。
【００１８】
以上のように、この実施例において、信号源９の出力端子とノードＡを接続する配線１０と、信号源９の出力端子とノードＣを接続する配線１１の寄生抵抗、寄生容量は同等のため、ノードＡとノードＣのスイッチングタイミングは同時となる。比較例に示す構成では、全てのＭＯＳアナログスイッチの中でスイッチングタイミング差が最も大きい組合せはノードＡとノードＣであったが、この構成でスイッチングタイミング差が最も大きい組合せはノードＡと、ノードＡとノードＣの中点ノードＢとなる。ノードＡとノードＣの距離に対してノードＡとノードＢの距離は半分なので、寄生抵抗、寄生容量も少ないため、ノードＡとノードＢのスイッチングタイミング差はノードＡとノードＣのスイッチングタイミング差と比較して小さい。このため、従来構成と比較すると最大のスイッチングタイミング差が改善される。
【００１９】
図５に示すように、ノードＡ、ノードＣのスイッチングタイミングが同時の場合、比較例と比較すると、最大のスイッチングタイミング差が改善されているため、スイッチングタイミング差起因のＡＤ変換特性劣化が改善される。この実施例のように、信号源９の出力端子とノードＡ、信号源９の出力端子とノードＣの間に寄生抵抗、寄生容量があるので、ノードＡ、ノードＣの手前にバッファを挿入すると、実施例１と比較してノードＡ、ノードＢ、ノードＣの電圧が変化する際のスルーレートが向上してスイッチングタイミング差が小さくなる。この実施例ではノードＡ、ノードＢ、ノードＣの電圧が変化する際のスルーレートが大きく、スイッチングタイミング差が小さい。そのため、スイッチングタイミング起因のＡＤ変換特性が実施例１よりも改善される。
【実施例３】
【００２０】
次に、図７を参照して実施例３を説明する。
図７は、チップ１の内部回路を示す部分平面図である。チップ１に搭載されたＣＭＯＳセンサは、画素部２及びカラムＡＤＣ部３を構成要素として含み、図４に示す実施例１例のカラムＡＤＣ混載ＣＭＯＳセンサが形成されたチップ１とは、画素部２は同じ構成であるが、カラムＡＤＣ部３の構成が異なっている。画素信号を伝達する信号線８（Ａ、Ｂ、Ｃ・・・）は平行に複数配置されており、画素信号線８毎にそれに対応するカラムＡＤＣ５が接続されている。個別のカラムＡＤＣ５が複数集合してカラムＡＤＣ部３を構成している。その他カラムＡＤＣ部の構成が実施例２とは異なる。
信号源９は、複数のＭＯＳアナログスイッチ７のゲート端子に接続される信号配線６の一端ノード（ノードＡ）と、他端ノード（ノードＣ）に対して等距離に配置される。即ち、信号源９の出力端子からノードＡまでを接続する配線１０とこの出力端子からノードＣまでを接続する配線１１とは等しい長さである。
【００２１】
この実施例では、図６と同様に、ノードＡとノードＣの手前に偶数段のインバータで構成されるバッファ２１、２２が挿入されている。即ち、配線１０の一端とノードＡの間にバッファ２１が挿入され、配線１１の一端とノードＣの間にはバッファ２２が挿入されている。この出力端子からノードＣまでを接続する配線１１とは等しい長さである。そして、配線１０と配線１１の配線長、配線幅、信号配線６との配線間距離等は全て同等とする。これによって配線１０と配線１１の寄生抵抗、寄生容量は同等となる。
この実施例は、実施例２と比較して、信号源９の出力端子がノードＡ側に近い位置に配置されている。信号源９の出力端子とノードＡとノードＣと等距離の点ノードＦまで配線が配置され、ノードＦからノードＡ、ノードＣに対して寄生抵抗、寄生容量が同等となるよう配線長、配線幅、信号配線６との配線間距離等を全て同等として配線１０、１１を配置する。
【００２２】
以上、この実施例では、チップのレイアウト上の制約で信号源９をノードＡに近い位置にしか配置できない場合であっても、ノードＡとノードＣのスイッチングタイミングは同時となることができる。したがって、実施例２と同様に、実施例１と比較して、この実施例の方がノードＡ、ノードＢ、ノードＣの電圧が変化する際のスルーレートが大きく、スイッチングタイミング差が小さい。そのため、スイッチングタイミング起因のＡＤ変換特性が実施例１よりも改善される。
【実施例４】
【００２３】
次に、図８乃至図１１、図１６及び図１７を参照して実施例４を説明する。
この実施例は、実施例２と同様にバッファを有している。図８は、チップ１の内部回路を示す部分平面図、図９は、遅延調整回路の入力及び出力電圧の時間的変化を説明する特性図、図１０及び図１１は、この実施例で用いられる遅延調整回路の一例を示す回路図、図１６は、図９の変形例、図１７は、図１６に対応し図１１の変形例である。チップ１に搭載されたＣＭＯＳセンサは、画素部２及びカラムＡＤＣ部３を構成要素として含み、図４に示す実施例１のカラムＡＤＣ混載ＣＭＯＳセンサが形成されたチップ１とは、画素部２は同じ構成であるが、カラムＡＤＣ部３の構成が異なっている。画素信号を伝達する信号線８（Ａ、Ｂ、Ｃ・・・）は平行に複数配置されており、画素信号線８毎にそれに対応するカラムＡＤＣ５が接続されている。個別のカラムＡＤＣ５が複数集合してカラムＡＤＣ部３を構成している。
【００２４】
チップ１内において、画素部２は、縦横に配列された複数の画素４から構成されている。各画素４には縦列に繋がりカラムＡＤＣ５に至る画素信号線８（Ａ、Ｂ、Ｃ・・・）が配置されている（図１参照）。各カラムＡＤＣ５内には画素信号をサンプルホールドするためのＭＯＳアナログスイッチ７（Ａ、Ｂ、Ｃ・・・）が配置されている。各カラムＡＤＣ５内のＭＯＳアナログスイッチ７のゲートは共通の信号配線６に、例えば、等間隔に接続されており、ソースもしくはドレインは、画素信号線８に接続されている。チップ１には信号源９が配置され、信号源９からの入力は信号配線６の両端に配線１０（第１の配線）及び配線１１（第２の配線）により入力される。
信号源９は、複数のＭＯＳアナログスイッチ７のゲート端子に接続される信号配線６の一端ノード（ノードＡ）と、他端ノード（ノードＣ）に対して等距離に配置される。即ち、信号源９の出力端子からノードＡまでを接続する配線１０とこの出力端子からノードＣまでを接続する配線１１とは等しい長さである。そして、配線１０と配線１１の配線長、配線幅、信号配線６との配線間距離等は全て同等とする。これによって配線１０と配線１１の寄生抵抗、寄生容量は同等となる。
【００２５】
この実施例では、ノードＡとノードＣの手前に偶数段のインバータで構成されるバッファ２１、２２が挿入されている。即ち、配線１０の一端とノードＡの間にバッファ２１が挿入され、配線１１の一端とノードＣの間にはバッファ２２が挿入されている。この実施例においては、バッファ２１（第１のバッファ）は、ノードＡ（一端ノード）にドレイン端子を接続し、ソース端子を高位電源に接続し、ゲート端子を奇数段のインバータで構成される第１の反転バッファ（Ｐ１）２５に接続された第１のｐＭＯＳトランジスタ２３と、ノードＡ（一端ノード）にドレイン端子を接続し、ソース端子を低位電源に接続し、ゲート端子を奇数段のインバータで構成される第２の反転バッファ（Ｎ１）２６に接続された第１のｎＭＯＳトランジスタ２４とから構成される。バッファ２２（第２のバッファ）は、ノードＣ（他端ノード）にドレイン端子を接続し、ソース端子を高位電源に接続し、ゲート端子を奇数段のインバータで構成される第３の反転バッファ（Ｐ２）２７に接続された第２のｐＭＯＳトランジスタ２９と、ノードＣ（他端ノード）にドレイン端子を接続し、ソース端子を低位電源に接続し、ゲート端子を奇数段のインバータで構成される第４の反転バッファ（Ｎ２）２８に接続された第２のｎＭＯＳトランジスタ２０とから構成される。
【００２６】
この実施例は、遅延調整回路４０が信号源９と配線１０、１１との間に挿入されていることに特徴がある。遅延調整回路４０は、信号源９出力が入力端子（ＩＮ）に接続され、第１の出力端子（ＰＯＵＴ）と第２の出力端子（ＮＯＵＴ）とを有している。
遅延調整回路４０の第１の出力端子は、第１の反転バッファ（Ｐ１）２５の入力ノードＧと第３の反転バッファ（Ｐ２）２７の入力ノードＨとが等距離に配置されている第２のノードＩに接続され、第２のノードＩと第１の反転バッファ（Ｎ１）２５の入力ノードＧとは配線４１（第３の配線）により接続され、第２のノードＩと第３の反転バッファ２７の入力ノードＨは、配線４２（第４の配線）により接続され、配線４１（第３の配線）と配線４２（第４の配線）とは鏡面配置され、両者の配線長、配線幅及び信号配線との配線間距離は等しく構成されている。
【００２７】
そして、遅延調整回路４０の第２の出力端子は、前記第２の反転バッファ（Ｎ１）２６の入力ノードＪと第４の反転バッファ（Ｎ２）２８の入力ノードＫとが等距離に配置されている第１のノードＬに接続され、第１のノードＬと第２の反転バッファ２６の入力ノードＪとは配線１０（第１の配線）で接続され、第１のノードＬと第４の反転バッファ（Ｎ２）の入力ノードＫは、配線１１（第２の配線）で接続され、配線１０と配線１１とは鏡面配置され、両者の配線長、配線幅及び信号配線との配線間距離は等しく構成されている。
信号源９は、遅延調整回路４０の第２の出力端子（ＮＯＵＴ）を通り、配線１０（第１の配線）及び配線１１（第２の配線）を介して信号配線６のノードＡ（一端ノード）及びノードＣ（他端ノード）に接続され、また、信号源９は、遅延調整回路４０の第１の出力端子（ＰＯＵＴ）を通り、配線４１（第３の配線）及び配線４２（第４の配線）を介して信号配線６のノードＡ（一端ノード）及びノードＣ（他端ノード）に接続される。
【００２８】
遅延調整回路４０により、ノードＡ、ノードＢ、ノードＣに接続されるインバータのｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのゲートのスイッチングタイミングが制御される。遅延調整回路４０は、図９に示すような特性を示す。遅延調整回路４０の第１の出力端子（ＰＯＵＴ）がハイ（Ｈｉｇｈ）からロウ（Ｌｏｗ）となるタイミングより第２の出力端子（ＮＯＵＴ）がロウ（Ｌｏｗ）からハイ（Ｈｉｇｈ）となるタイミングが遅くなるように動作する。即ち、ノードＡ及びノードＣに接続されるインバータのｎＭＯＳトランジスタがオフ（Ｏｆｆ）する瞬間にはｐＭＯＳトランジスタが既にオフ（Ｏｆｆ）しているようにタイミング制御がされている。これにより、ｎＭＯＳトランジスタ２６、ｎＭＯＳトランジスタ２０のゲート端子がＬｏｗレベルからＨｉｇｈレベルになる際、ｐＭＯＳトランジスタ２３、ｐＭＯＳトランジスタ２９のゲート端子は、Ｈｉｇｈレベルとなっている。このためノードＡ、ノードＢ、ノードＣの電圧が変化する際のスルーレートが向上し、各々のスイッチングタイミング差が小さくなる。
【００２９】
この実施例は、実施例２及び実施例３と比較して、ノードＡ、ノードＢ、ノードＣの電圧が変化する際のスルーレートが大きく、スイッチングタイミング差が小さい。そのため、スイッチングタイミング起因のＡＤ変換特性が実施例１、実施例２及び実施例３よりも改善される。
図１０及び図１１は、この実施例で用いられる遅延調整回路の一例である。図１０の遅延調整回路は、２つのＮＡＮＤ回路、２つのＮＯＴ回路及び２つの増幅器から構成されている。図１１の遅延調整回路は、図１０の出力に偶数段のインバータで構成されるバッファ（増幅器）を追加している。
【実施例５】
【００３０】
次に、図１２を参照して実施例５を説明する。
この実施例は、実施例２と同様にバッファを有している。
図１２は、チップ１の内部回路を示す部分平面図である。チップ１に搭載されたＣＭＯＳセンサは、画素部２及びカラムＡＤＣ部３を構成要素として含み、図４に示す実施例１例のカラムＡＤＣ混載ＣＭＯＳセンサが形成されたチップ１とは、画素部２は同じ構成であるが、カラムＡＤＣ部３の構成が異なっている。画素信号を伝達する信号線８（Ａ、Ｂ、Ｃ・・・）は平行に複数配置されており、画素信号線８毎にそれに対応するカラムＡＤＣ５が接続されている。個別のカラムＡＤＣ５が複数集合してカラムＡＤＣ部３を構成している。
【００３１】
チップ１内において、画素部２は、縦横に配列された複数の画素４から構成されている。各画素４には縦列に繋がりカラムＡＤＣ５に至る画素信号線８（Ａ、Ｂ、Ｃ・・・）が配置されている（図１参照）。各カラムＡＤＣ５内には画素信号をサンプルホールドするためのＭＯＳアナログスイッチ７（Ａ、Ｂ、Ｃ・・・）が配置されている。各カラムＡＤＣ５内のＭＯＳアナログスイッチ７のゲートは共通の信号配線６に、例えば、等間隔に接続されており、ソースもしくはドレインは、画素信号線８に接続されている。チップ１には信号源９が配置され、信号源９からの入力は信号配線６の両端に配線１０（第１の配線）及び配線１１（第２の配線）により入力される。
信号源９は、複数のＭＯＳアナログスイッチ７のゲート端子に接続される信号配線６の一端ノード（ノードＡ）と、他端ノード（ノードＣ）に対して等距離に配置される。即ち、信号源９の出力端子からノードＡまでを接続する配線１０とこの出力端子からノードＣまでを接続する配線１１とは等しい長さである。そして、配線１０と配線１１の配線長、配線幅、信号配線６との配線間距離等は全て同等とする。これによって配線１０と配線１１の寄生抵抗、寄生容量は同等となる。
【００３２】
この実施例では、ノードＡとノードＣの手前に偶数段のインバータで構成されるバッファ２１、２２が挿入されている。即ち、配線１０の一端とノードＡの間にバッファ２１が挿入され、配線１１の一端とノードＣの間にはバッファ２２が挿入されている。この実施例においては、バッファ２１（第１のバッファ）は、ノードＡ（一端ノード）にドレイン端子を接続し、ソース端子を高位電源に接続し、ゲート端子を奇数段のインバータで構成される第１の反転バッファ（Ｐ１）５３に接続された第１のｐＭＯＳトランジスタ５１と、ノードＡ（一端ノード）にドレイン端子を接続し、ソース端子を低位電源に接続し、ゲート端子を奇数段のインバータで構成される第２の反転バッファ（Ｎ１）５４に接続された第１のｎＭＯＳトランジスタ５２とから構成される。バッファ２２（第２のバッファ）は、ノードＣ（他端ノード）にドレイン端子を接続し、ソース端子を低位電源に接続し、ゲート端子を奇数段のインバータで構成される第４の反転バッファ（Ｎ２）５５に接続された第２のｎＭＯＳトランジスタ５６とから構成される。
【００３３】
この実施例は、遅延調整回路４０が信号源９と配線１０、１１との間に挿入されている。遅延調整回路４０は、信号源９出力が入力端子（ＩＮ）に接続され、第１の出力端子（ＰＯＵＴ）と第２の出力端子（ＮＯＵＴ）とを有している。
遅延調整回路４０の第２の出力端子（ＮＯＵＴ）は、前記第２の反転バッファ（Ｎ１）５４の入力ノードＪと第４の反転バッファ（Ｎ２）５５の入力ノードＫとが等距離に配置されている第１のノードＬに接続され、第１のノードＬと第２の反転バッファ５４の入力ノードＪとは配線１０（第１の配線）で接続され、第１のノードＬと第４の反転バッファ（Ｎ２）５５の入力ノードＫは、配線１１（第２の配線）で接続され、配線１０と配線１１とは鏡面配置され、両者の配線長、配線幅及び信号配線との配線間距離は等しく構成されている。
【００３４】
信号源９は、遅延調整回路４０の第２の出力端子（ＮＯＵＴ）を通り、配線１０（第１の配線）及び配線１１（第２の配線）を介して信号配線６のノードＡ（一端ノード）及びノードＣ（他端ノード）に接続され、また、信号源９は、遅延調整回路４０の第１の出力端子（ＰＯＵＴ）を通り、第１の反転バッファ５３の入力に入力される。
遅延調整回路４０により、ノードＡ、ノードＢ、ノードＣに接続されるインバータのｐＭＯＳトランジスタとｎＭＯＳトランジスタのゲートのスイッチングタイミングが制御される。
実施例４では、ノードＡ、ノードＢ、ノードＣへのＨｉｇｈ信号の伝達は信号配線６の両端で行っていたが、この実施例では一端でのみ行っている。実施例４と比較すると、ノードＡ、ノードＢ、ノードＣの電圧がＬｏｗレベルからＨｉｇｈレベルに変化する際は遅延が大きいが、ノードＡ、ノードＢ、ノードＣの電圧がＨｉｇｈレベルからＬｏｗレベルに変化する際の特性は実施例４と同等となる。
【００３５】
実施例２及び実施例３と比較して、この実施例の方がノードＡ、ノードＢ、ノードＣの電圧がＨｉｇｈレベルからＬｏｗレベルに変化する際のスルーレートが大きく、スイッチングタイミング差が小さい。そのため、スイッチングタイミング起因のＡＤ変換特性が実施例１、２、３よりも改善される。その結果、スイッチングタイミング起因のＡＤ変換特性が改善される。また、レイアウト上も必要な配線が少なくて済むため、実施例４と比較して、より少ない面積で同等の効果が得られている。
【実施例６】
【００３６】
次に、図１３及び図１４を参照して実施例６を説明する。
図１３は、チップの内部回路を示す部分平面図、図１４は、信号源の出力特性を示す特性図である。
この実施例は、実施例４の変形例である。即ち、この実施例では遅延調整回路を用いず、これに代えて第２の信号源を用いることに特徴がある。第１の信号源は、信号源６９であり、第３の配線（配線４１）を通し、第１のバッファ２１を介して信号配線６の一端ノード（ノードＡ）に接続され、第４の配線（配線４２）を通し、第２のバッファ２２を介して信号配線６の他端ノード（ノードＣ）に接続される。第２の信号源は、図１３に示す信号源９であり、第１の配線（配線１０）を通し、第１のバッファ２１を介して信号配線６の一端ノード（ノードＡ）に接続され、第２の配線（配線１１）を通し、第２のバッファ２２を介して信号配線６の他端ノード（ノードＣ）に接続される。配線１０は、第１のバッファ２１を構成する第２の反転バッファ（Ｎ１）２６に接続され、配線１１は、第２のバッファ２２を構成する第４の反転バッファ（Ｎ２）２８に接続される。また、配線４１は、第１のバッファ２１を構成する第１の反転バッファ（Ｐ１）２５に接続され、配線４２は、第２のバッファ２２を構成する第３の反転バッファ（Ｐ２）２７に接続される。
【００３７】
この実施例は、図１３に示す通りであり、バッファ２１（第１のバッファ）は、ノードＡ（一端ノード）にドレイン端子を接続し、ソース端子を高位電源に接続し、ゲート端子を奇数段のインバータで構成される第１の反転バッファ（Ｐ１）２５に接続された第１のｐＭＯＳトランジスタ２３と、ノードＡにドレイン端子を接続し、ソース端子を低位電源に接続し、ゲート端子を奇数段のインバータで構成される第２の反転バッファ（Ｎ１）２６に接続された第１のｎＭＯＳトランジスタ２４とから構成される。バッファ２２（第２のバッファ）は、ノードＣ（他端ノード）にドレイン端子を接続し、ソース端子を高位電源に接続し、ゲート端子を奇数段のインバータで構成される第４の反転バッファ（Ｐ２）２７に接続された第２のｐＭＯＳトランジスタ２９と、ノードＣ（他端ノード）にドレイン端子を接続し、ソース端子を低位電源に接続し、ゲート端子を奇数段のインバータで構成される第４の反転バッファ（Ｎ２）２８に接続された第２のｎＭＯＳトランジスタ２０とから構成される。
【００３８】
信号源は、第１の信号源６９と第２の信号源９とからなり、第２の信号源９は、第２の反転バッファ（Ｎ１）２６の入力ノードＪと第４の反転バッファ（Ｎ２）２５の入力ノードＫと等距離に配置されている第１のノードＬに接続され、第１のノードＬと第２の反転バッファ２６の入力ノードＪとは配線１０で接続され、第１のノードＬと第４の反転バッファ２８の入力ノードＫは配線１１で接続され、配線１０と配線１１とは鏡面配置され、両者の配線長、配線幅及び前記信号配線６との配線間距離は等しく構成される。第１の信号源６９は、第１の反転バッファ（Ｐ１）２５の入力ノードＧと第４の反転バッファ（Ｐ２）２７の入力ノードＨと等距離に配置されている第２のノードＩに接続され、第２のノードＩと第１の反転バッファ２５の入力ノードＧとは配線４１（第３の配線）により接続され、第２のノードＩと第４の反転バッファ２７の入力ノードＨは、配線４２（第４の配線９により接続され、配線４１と配線４２とは鏡面配置され、両者の配線長、配線幅及び信号配線６との配線間距離は等しく構成される。
【００３９】
第１の信号源６９出力がハイ（Ｈｉｇｈ）からロウ（Ｌｏｗ）となるタイミングより第２の信号源９出力がハイ（Ｈｉｇｈ）からロウ（Ｌｏｗ）となるタイミングが遅くなるように構成されている。
この実施例は、図８と比較して遅延調整回路１がなく、第２の信号源９がノードＮＯＵＴと接続され、第１の信号源６９がノードＰＯＵＴと接続される。信号源６９の波形は図１４に示すように、ｐＭＯＳトランジスタ２３、ｐＭＯＳトランジスタ２９がオフ（Ｏｆｆ）となるタイミングがｎＭＯＳトランジスタ２４、ｎＭＯＳトランジスタ２０より早くなるように行う。また、図１４に示すように、ｐＭＯＳトランジスタ２５、ｐＭＯＳトランジスタ２９がオン（Ｏｎ）となるタイミングは、ｎＭＯＳトランジスタ２４、ｎＭＯＳトランジスタ２４と比較して早い場合、同時な場合、遅い場合とも問題ない。
【実施例７】
【００４０】
次に、図１５を参照して実施例７を説明する。
図１５は、チップの内部回路を示す部分平面図である。
この実施例は、実施例５の変形例である。即ち、この実施例では遅延調整回路を用いず、これに代えて第２の信号源を用いることに特徴がある。第１の信号源（信号源６９）は、第１のバッファ２１の第１の反転バッファ（Ｐ１）５３に入力される。第２の信号源（信号源９）の出力は、図１２に示す信号源９と同じであり、第１の配線（配線１０）を通し、第１のバッファ２２を介して信号配線６の一端ノード（ノードＡ）に接続され、第２の配線（配線１１）を通し、第２のバッファ２２を介して信号配線６の他端ノード（ノードＡ）に接続される。配線１０は、第１のバッファ２１を構成する第２の反転バッファ（Ｎ１）５４に接続され、配線１１は、第２のバッファ２２を構成する第４の反転バッファ（Ｎ２）５５に接続される。
【００４１】
この実施例は、図１５に示す通りであり、第１のバッファ２１は、ノードＡ（一端ノード）にドレイン端子を接続し、ソース端子を高位電源に接続し、ゲート端子を奇数段のインバータで構成される第１の反転バッファ（Ｐ１）５３に接続された第１のｐＭＯＳトランジスタ５１と、ノードＡ（一端ノード）にドレイン端子を接続し、ソース端子を低位電源に接続し、ゲート端子を奇数段のインバータで構成される第２の反転バッファ（Ｎ１）５４に接続された第１のｎＭＯＳトランジスタ５２とから構成される。第２のバッファ２２は、ノードＣ（他端ノード９にドレイン端子を接続し、ソース端子を低位電源に接続し、ゲート端子を奇数段のインバータで構成される第４の反転バッファ（Ｎ２）５５に接続された第２のｎＭＯＳトランジスタ５６から構成される。
【００４２】
前記信号源は、第１の信号源と第２の信号源とを有し、前記第１の信号源の出力端子ＰＯＵＴは第１の反転バッファＰ１の入力ノードＧに接続され、前記第２の信号源の出力端子ＮＯＵＴは、第２の反転バッファＮ１の入力ノードＪと第４の反転バッファＮ２の入力ノードＫとは等距離に配置されている第１のノードＬに接続され、前記第１のノードＬと前記第２の反転バッファの入力ノードＪは第１の配線６で接続され、前記第１のノードＬと前記第４の反転バッファのノードＫは第２の配線７で接続され、前記第１の配線６と前記第２の配線７は鏡面配置されて、両者の配線長、配線幅及び信号配線との配線間距離は同じであり、第１の信号源６９の出力端子ＰＯＵＴがハイ（Ｈｉｇｈ）からロウ（Ｌｏｗ）となるタイミングより前記第２の信号源の出力端子ＮＯＵＴがハイ（Ｈｉｇｈ）からロウ（Ｌｏｗ）となるタイミングが遅くなるように構成されている。
【００４３】
この実施例は、図１２と比較して遅延調整回路がなく、第２の信号源がノードＮＯＵＴと接続され、第１の信号源がノードＰＯＵＴと接続される。第２の信号源の波形は、図１４に示すように、ｐＭＯＳトランジスタ５１がオフ（Ｏｆｆ）となるタイミングがｎＭＯＳトランジスタ５２、ｎＭＯＳトランジスタ５６より早くなるように行う。なお、図１４に示すように、ｐＭＯＳトランジスタ５１、がオン（Ｏｎ）となるタイミングはｎＭＯＳトランジスタ５２、ｎＭＯＳトランジスタ５６と比較して早い場合、同時な場合、遅い場合とも問題ない。
【図面の簡単な説明】
【００４４】
【図１】比較例のカラムＡＤＣ混載ＣＭＯＳセンサが形成されたチップの平面図。
【図２】カラムＡＤＣの基準にノイズが無い理想的な場合の図１におけるカラムＡＤＣ混載ＣＭＯＳセンサの電圧の時間的変化を説明する特性図。
【図３】カラムＡＤＣの基準にノイズがある場合の図１におけるカラムＡＤＣ混載ＣＭＯＳセンサの電圧の時間的変化を説明する特性図。
【図４】本発明の一実施例である実施例１のカラムＡＤＣ混載ＣＭＯＳセンサが形成されたチップの内部回路を示す部分平面図。
【図５】カラムＡＤＣの基準にノイズがある場合の図４におけるカラムＡＤＣ混載ＣＭＯＳセンサの電圧の時間的変化を説明する特性図。
【図６】本発明の一実施例である実施例２のチップの内部回路を示す部分平面図。
【図７】本発明の一実施例である実施例３のチップの内部回路を示す部分平面図。
【図８】本発明の一実施例である実施例４のチップの内部回路を示す部分平面図。
【図９】図８のチップに組み込まれた遅延調整回路の入力及び出力電圧の
【図１０】図８に示す遅延調整回路の一例を示す回路図。
【図１１】図８に示す遅延調整回路の一例を示す回路図。
【図１２】本発明の一実施例である実施例５のチップの内部回路を示す部分平面図。
【図１３】本発明の一実施例である実施例６のチップの内部回路を示す部分平面図。
【図１４】図１３に示される信号源の出力特性を示す特性図。
【図１５】本発明の一実施例である実施例７のチップの内部回路を示す部分平面図。
【図１６】図９の変形例を示す回路図。
【図１７】図１６に対応し図１１の変形例を示す特性図。
【符号の説明】
【００４５】
１・・・チップ    ２・・・画素部    ３・・・カラムＡＤＣ部
４・・・１つの画素    ５・・・１つのカラムＡＤＣ    ６・・・信号配線
７・・・ＭＯＳアナログスイッチ    ８・・・画素信号線
９、６９・・・信号源    １０、１１、４１、４２・・・配線
２０、２４・・・ｎＭＯＳトランジスタ    ２１、２２・・・バッファ
２３、２９、５１・・・ｐＭＯＳトランジスタ
２５、２７、５３・・・反転バッファ（Ｐ１、Ｐ２）
２６、２８、５２、５６、５４、５５・・・反転バッファ（Ｎ１、Ｎ２）
４０・・・遅延調整回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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