(57)【要約】【課題】半導体装置の動作不良発生を防止できるとともに、電極間絶縁膜によって相互に隣接するコントロールゲート電極間での寄生容量が大きくなることを回避可能な半導体装置を提供する。【解決手段】半導体装置は、半導体基板１を含む。トンネル絶縁膜３は、半導体基板上に設けられる。フローティングゲート電極１１は、トンネル絶縁膜上に設けられる。電極間絶縁膜１２は、フローティングゲート電極上に設けられる。コントロールゲート電極１３は、電極間絶縁膜上に設けられ、電極間絶縁膜上の第１部分と第１部分上に設けられ且つチャネル長方向に関し第１部分より大きな幅を有する第２部分とを含む。ソース／ドレイン拡散領域１５は、半導体基板の表面に形成され、フローティングゲート電極下方のチャネル領域を挟む。【選択図】      図２
2007123349.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられたフローティングゲート電極と、
前記フローティングゲート電極上に設けられた電極間絶縁膜と、
前記電極間絶縁膜上に設けられ、前記電極間絶縁膜上の第１部分と前記第１部分上に設けられ且つチャネル長方向に関し前記第１部分より大きな幅を有する第２部分とを含むコントロールゲート電極と、
前記半導体基板の表面に形成され、前記フローティングゲート電極下方のチャネル領域を挟む１対のソース／ドレイン拡散領域と、
を具備することを特徴とする半導体装置。
【請求項２】
半導体基板と、
メモリセル領域および選択ゲート領域の前記半導体基板上に設けられた第１絶縁膜と、
前記メモリセル領域の前記第１絶縁膜上に設けられたフローティングゲート電極と、
前記フローティングゲート電極上に設けられた第１電極間絶縁膜と、
前記第１電極間絶縁膜上に設けられ、前記第１電極間絶縁膜上の第１部分と前記第１部分上に設けられ且つチャネル長方向に関し前記第１部分より大きな幅を有する第２部分とを含むコントロールゲート電極と、
前記半導体基板の表面に形成され、前記フローティングゲート電極下方のチャネル領域を挟む１対の第１ソース／ドレイン拡散領域と、
前記選択ゲート領域の前記第１絶縁膜上に設けられた第１ゲート電極と、
前記第１ゲート電極上に設けられ、前記第１ゲート電極と面する第１面と前記第１面と対向する第２面とを貫く開口を有する第２電極間絶縁膜と、
前記第２電極間絶縁膜上に設けられ、前記第２電極間絶縁膜上の第３部分と前記第３部分上に設けられ且つチャネル長方向に関し前記第３部分より大きな幅を有する第４部分とを含む第２ゲート電極と、
前記半導体基板の表面に形成され、前記第１ゲート電極下方のチャネル領域を挟む１対の第２ソース／ドレイン拡散領域と、
を具備することを特徴とする半導体装置。
【請求項３】
半導体基板上に、トンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に、フローティングゲート電極膜を形成する工程と、
前記フローティングゲート電極膜、前記トンネル絶縁膜、および前記半導体基板の内部に亘る第１溝を形成する工程と、
前記第１溝を、上面が前記トンネル絶縁膜より突出する素子分離絶縁膜で埋め込む工程と、
前記フローティングゲート電極膜の表面および前記素子分離絶縁膜の表面を覆う電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に第１コントロールゲート電極膜を形成する工程と、
前記第１コントロールゲート電極膜上にダミー絶縁膜を形成する工程と、
前記ダミー絶縁膜、前記第１コントロールゲート電極膜、前記電極間絶縁膜、前記フローティングゲート電極膜を加工して前記素子分離絶縁膜と交差する前記ダミー絶縁膜、前記第１コントロールゲート電極膜、前記電極間絶縁膜、前記フローティングゲート電極膜の積層構造のパタンを形成する工程と、
前記積層構造のパタンの相互間の領域を埋め込み絶縁膜により埋め込む工程と、
前記埋め込み絶縁膜により埋め込まれた前記積層構造のパタン中の前記ダミー絶縁膜を除去することにより第２溝を形成する工程と、
前記第２溝を第２コントロールゲート電極膜により埋め込む工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
前記ダミー絶縁膜を形成する工程の前に、前記第１コントロールゲート電極膜の上面を前記電極間絶縁膜の近傍まで後退させる工程をさらに具備することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２コントロールゲート電極膜により埋め込む工程の前に、前記第２溝のチャネル長方向の幅を広げる工程をさらに具備することを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、フラッシュメモリ型デバイスのゲート電極形成方法に関する。
【背景技術】
【０００２】
フラッシュメモリ型デバイスのゲート電極の形成方法の例としてＮＡＮＤ型フラッシュメモリのゲート電極の形成方法を示す。まず、シリコン等からなる半導体基板上にトンネル絶縁膜、フローティングゲート電極となる多結晶シリコン膜（ＦＧポリシリコン膜）、シリコン窒化膜が順に積層される。
【０００３】
次に、フォトリソグラフィー工程によって、シリコン窒化膜に、素子分離絶縁膜の形成予定領域に対応する開口が形成される。次に、シリコン窒化膜をマスクとしたエッチングにより、ＦＧポリシリコン膜、トンネル絶縁膜、および半導体基板の内部に亘る溝が形成される。次に、この溝が適当な高さまで絶縁膜で埋め込まれることにより素子分離絶縁膜が形成される。
【０００４】
次に、ＦＧポリシリコン膜および素子分離絶縁膜上に、電極間絶縁膜が形成される。次に、電極間絶縁膜上に、コントロールゲート電極となる多結晶シリコン膜（ＣＧポリシリコン膜）、シリコン窒化膜が形成される。次に、シリコン窒化膜上に、ＢＳＧ（borosilicate glass）膜、ＴＥＯＳ（tetraethoxysilane）膜が順に形成される。
【０００５】
次に、フォトリソグラフィ−工程によって、ＴＥＯＳ膜上に、ゲート電極のパタンに対応するパタンを有するフォトレジスト膜が形成される。次に、このフォトレジスト膜をマスクとして、ＴＥＯＳ膜、ＢＳＧ膜、シリコン窒化膜がパターニングされる。次に、フォトレジスト膜が除去される。
【０００６】
次に、ＴＥＯＳ膜、ＢＳＧ膜、シリコン窒化膜をマスクとしてＲＩＥ（Reactive Ion Etching）法等のエッチングによって、ＣＧポリシリコン膜、電極間絶縁膜、ＦＧポリシリコン膜がパターニングされる。このエッチングは、トンネル絶縁膜でストップされる。
【０００７】
このエッチングの際、マスク材としてのＴＥＯＳ膜、ＢＳＧ膜、シリコン窒化膜は、消費量が多いため、膜厚が大きい。このため、フォトレジスト下方の被加工膜の全膜厚が１μｍ程度と厚い。よって、この被加工膜に、パターニングによって形成される開口のアスペクト比が１０程度と大きい。この結果、開口の広い部分でのエッチングレートと、狭い部分でのエッチングレートとの差が大きくなり、これらの部分においてエッチングされる量に大きな差が出るという問題がある。
【０００８】
このため、開口の狭い領域では、エッチングレートが遅いため、素子分離絶縁膜上にＦＧポリシリコン膜が完全に除去されずに残ってしまう。このポリシリコンは、回路のショートを引き起こす。
【０００９】
一方、開口の広い領域では、エッチングレートが速いため、トンネル絶縁膜もがエッチングされたり、素子分離絶縁膜が大幅にエッチングされることによって素子分離絶縁膜の上面がトンネル絶縁膜より落ち込んだりする。この結果、このような半導体装置の動作不良が発生する。
【００１０】
また、ＲＩＥ法が用いられると、上記の被加工膜に形成される開口のアスペクト比が大きいため、開口の下部では上部よりその面積が小さくなる。そこで、開口の下部で所望の面積を得るような条件で処理を行うと、開口の上部近傍に位置するコントロールゲート電極の寸法が所望の形状より細くなる。すると、コントロールゲート電極の抵抗値が大きくなる。
【００１１】
このような問題点に対して、特許文献１が開示するように、ゲート絶縁膜（上記の電極間絶縁膜に相当）およびコントロールゲート電極をダマシンによって形成することが考えられる。特許文献１が示すように、所定のパタンを有するフローティングゲート電極、ダミーゲート絶縁膜、ダミーコントロールゲート電極が形成される。
【００１２】
次に、フローティングゲート電極、ダミーゲート絶縁膜、ダミーコントロールゲート電極の側壁に側壁絶縁膜が形成される。次に、ダミーコントロールゲート電極およびダミーゲート絶縁膜が除去されることにより、フローティングゲート電極上に、側面が側壁絶縁膜からなり底面がフローティングゲート電極からなる溝が形成される。次にこの溝の内面上に、ゲート絶縁膜が形成される。次に、溝が、ゲート絶縁膜を介してメタル層によって埋め込まれる。
【００１３】
このような構造とすることによって、ゲート電極の積層構造の相互間に、高アスペクト比の開口が形成される工程が回避される。このため、コントロールゲート電極の寸法が細ることが抑制される。さらに、開口の広狭に起因したエッチングレートの差を小さくでき、ひいてはトンネル絶縁膜が過剰にエッチングされたり、素子分離絶縁膜の上面が大きく落ち込んだり、素子分離絶縁膜上にポリシリコンが残存することも回避され、半導体装置の動作不良発生を防止することが可能となる。
【００１４】
しかしながら、特許文献１の構造では、コントロールゲート電極の側壁上にもゲート絶縁膜が形成される。ゲート絶縁膜は、層間絶縁膜より高い誘電率を有する材料により構成されるので、相互に隣接するコントロールゲート電極間での寄生容量が、側壁上にゲート絶縁膜の無い場合よりも大きくなる。この結果、トランジスタの動作特性が劣化してしまう。この寄生容量は、今後、ゲート絶縁膜がより高い誘電率を有する材料により実現される場合、より大きくなるため、この寄生容量に起因する問題はより顕著になる。
【特許文献１】特開2002-110824号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、半導体装置の動作不良発生を防止できるとともに、電極間絶縁膜によって相互に隣接するコントロールゲート電極間での寄生容量が大きくなることを回避可能な半導体装置およびその製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１６】
本発明の第１の視点による半導体装置は、半導体基板と、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられたフローティングゲート電極と、前記フローティングゲート電極上に設けられた電極間絶縁膜と、前記電極間絶縁膜上に設けられ、前記電極間絶縁膜上の第１部分と前記第１部分上に設けられ且つチャネル長方向に関し前記第１部分より大きな幅を有する第２部分とを含むコントロールゲート電極と、前記半導体基板の表面に形成され、前記フローティングゲート電極下方のチャネル領域を挟む１対のソース／ドレイン拡散領域と、を具備することを特徴とする。
【００１７】
本発明の第２の視点による半導体装置は、半導体基板と、メモリセル領域および選択ゲート領域の前記半導体基板上に設けられた第１絶縁膜と、前記メモリセル領域の前記第１絶縁膜上に設けられたフローティングゲート電極と、前記フローティングゲート電極上に設けられた第１電極間絶縁膜と、前記第１電極間絶縁膜上に設けられ、前記第１電極間絶縁膜上の第１部分と前記第１部分上に設けられ且つチャネル長方向に関し前記第１部分より大きな幅を有する第２部分とを含むコントロールゲート電極と、前記半導体基板の表面に形成され、前記フローティングゲート電極下方のチャネル領域を挟む１対の第１ソース／ドレイン拡散領域と、前記選択ゲート領域の前記第１絶縁膜上に設けられた第１ゲート電極と、前記第１ゲート電極上に設けられ、前記第１ゲート電極と面する第１面と前記第１面と対向する第２面とを貫く開口を有する第２電極間絶縁膜と、前記第２電極間絶縁膜上に設けられ、前記第２電極間絶縁膜上の第３部分と前記第３部分上に設けられ且つチャネル長方向に関し前記第３部分より大きな幅を有する第４部分とを含む第２ゲート電極と、前記半導体基板の表面に形成され、前記第１ゲート電極下方のチャネル領域を挟む１対の第２ソース／ドレイン拡散領域と、を具備することを特徴とする。
【００１８】
本発明の第３の視点による半導体装置の製造方法は、半導体基板上に、トンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に、フローティングゲート電極膜を形成する工程と、前記フローティングゲート電極膜、前記トンネル絶縁膜、および前記半導体基板の内部に亘る第１溝を形成する工程と、前記第１溝を、上面が前記トンネル絶縁膜より突出する素子分離絶縁膜で埋め込む工程と、前記フローティングゲート電極膜の表面および前記素子分離絶縁膜の表面を覆う電極間絶縁膜を形成する工程と、前記電極間絶縁膜上に第１コントロールゲート電極膜を形成する工程と、前記第１コントロールゲート電極膜上にダミー絶縁膜を形成する工程と、前記ダミー絶縁膜、前記第１コントロールゲート電極膜、前記電極間絶縁膜、前記フローティングゲート電極膜を加工して前記素子分離絶縁膜と交差する前記ダミー絶縁膜、前記第１コントロールゲート電極膜、前記電極間絶縁膜、前記フローティングゲート電極膜の積層構造のパタンを形成する工程と、前記積層構造のパタンの相互間の領域を埋め込み絶縁膜により埋め込む工程と、前記埋め込み絶縁膜により埋め込まれた前記積層構造のパタン中の前記ダミー絶縁膜を除去することにより第２溝を形成する工程と、前記第２溝を第２コントロールゲート電極膜により埋め込む工程と、を具備することを特徴とする。
【発明の効果】
【００１９】
本発明によれば、半導体装置の動作不良発生を防止できるとともに、電極間絶縁膜によって相互に隣接するコントロールゲート電極間での寄生容量が大きくなることを回避可能な半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００２０】
以下に本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。なお、以下、ＮＡＮＤ型フラッシュメモリの場合を例にとり、説明を行う。しかし、これに限られず、ＮＯＲ型フラッシュメモリに本実施形態を適用することももちろん可能である。
【００２１】
図１、図２（ａ）、図２（ｂ）、図２（ｃ）、図２（ｄ）乃至図１６（ａ）、図１６（ｂ）、図１６（ｃ）、図１６（ｄ）を参照して、本発明の一実施形態に係る半導体装置およびその製造方法について説明する。図１は、本発明の一実施形態に係る半導体装置の一部を示す平面図である。図２（ａ）乃至図２（ｄ）は、本発明の一実施形態に係る半導体装置の主要部を概略的に示す断面図である。図２（ａ）乃至図２（ｃ）は、メモリセルアレイ領域を示しており、図１のＩＩＡ−ＩＩＡ線、ＩＩＢ−ＩＩＢ線、ＩＩＣ−ＩＩＣ線にそれぞれ沿った断面図である。図２（ｄ）は、周辺回路領域のトランジスタの断面図である。
【００２２】
図１に示すように、半導体装置は、選択ゲート領域とメモリセル領域とを有する。メモリセル領域は、選択ゲート領域により挟まれている。図面の左右方向にコントロールゲート電極１３が延びている。そして、各コントロールゲート電極１３は、図面の上下方向に相互に距離を置いて並んで配置されている。メモリセル領域内のコントロールゲート電極１３はメモリセルトランジスタの一部を構成し、選択ゲート領域内のコントロールゲート電極１３は選択ゲートトランジスタの一部を構成する。
【００２３】
各コントロールゲート電極１３の下方には、複数のフローティングゲート電極１１が設けられる。フローティングゲート電極１１は、図面の左右方向において、相互に距離を置いて並んで配置されている。
【００２４】
図２（ａ）乃至図２（ｄ）に示すように、例えばシリコン等の半導体基板１の表面に、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜２が形成される。素子分離絶縁膜２は、半導体基板１の素子領域を区画し、例えばシリコン酸化膜からなる。素子分離絶縁膜２は、半導体基板１の表面より突出している。
【００２５】
素子領域の半導体基板１の表面上には、例えばシリコン酸化膜からなるトンネル絶縁膜３が設けられる。トンネル絶縁膜３上には、相互に離れて隣接する複数の積層ゲート電極構造が設けられる。各積層ゲート電極構造は、平面において図１に示すようなパタンを有している。各積層ゲート電極構造は、フローティングゲート電極１１、電極間絶縁膜１２、コントロールゲート電極１３等を含んでいる。
【００２６】
積層ゲート電極構造において、トンネル絶縁膜３上に、フローティングゲート電極１１が設けられる。フローティングゲート電極１１は、例えば、導電性のポリシリコンから構成される。
【００２７】
フローティングゲート電極１１上には、電極間絶縁膜１２が設けられる。電極間絶縁膜１２は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜（ＯＮＯ膜）、およびシリコン窒化膜、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜、シリコン窒化膜の積層膜（ＮＯＮＯＮ膜）、およびアルミニウムまたはハフニウムを含む誘電膜、から構成される。
【００２８】
選択ゲート領域および周辺回路領域において、電極間絶縁膜１２は、フローティングゲート電極１１のチャネル長方向に沿った端部の上方にのみ設けられている。すなわち、電極間絶縁膜１２は、上面と下面とを貫く開口１２ａを有する。
【００２９】
電極間絶縁膜１２上には、コントロールゲート電極１３が設けられる。コントロールゲート電極１３は、例えば、導電性のポリシリコン、タングステン、タングステンシリサイド、およびこれらの積層膜等から構成される。また、コントロールゲート電極１３は、電極間絶縁膜１２上の第１部分１３ａと、第１部分１３ａ上の第２部分１３ｂとからなる。また、選択ゲート領域および周辺回路領域において、コントロールゲート電極１３の第１部分１３ａは電極間絶縁膜１２と同一位置に開口２４ａを有し、コントロールゲート電極１３の第２部分１３ｂの一部は、電極間絶縁膜１２およびコントロールゲート電極１３の第１部分１３ａ内の開口１２ａ、２４ａに埋め込まれている。
【００３０】
各積層ゲート電極構造において、フローティングゲート電極１１、電極間絶縁膜１２、コントロールゲート電極１３の第１部分１３ａは、チャネル長方向に関しほぼ同じ寸法、すなわちほぼ同じ幅を有する。一方、コントロールゲート電極１３ａの第２部分１３ｂの寸法、すなわち幅は、コントロールゲート電極１３の第１部分１３ａの寸法（幅）より大きい。
【００３１】
コントロールゲート電極１３の上面には、シリサイド膜１４が形成されている。シリサイド膜１４は、例えばニッケルシリサイド、コバルトシリサイドから構成される。
【００３２】
半導体基板１の表面において、フローティングゲート電極１１の下方のチャネル領域を挟むように、ソース／ドレイン拡散領域１５が形成される。メモリセルアレイ領域において、相互に隣接するソース／ドレイン拡散領域１５は接続されている。
【００３３】
フローティングゲート電極１１、電極間絶縁膜１２、コントロールゲート電極１３、シリサイド部１４からなる積層構造の側壁上には、スペーサ１６が形成されている。各スペーサ１６相互間は、層間絶縁膜１７により埋め込まれている。層間絶縁膜１７は、例えば、ＴＥＯＳまたはＢＳＧから構成される。
【００３４】
次に、図１および図２（ａ）乃至図２（ｄ）に示す半導体装置の製造方法について、図３（ａ）、図３（ｂ）、図３（ｃ）、図３（ｄ）乃至図１６（ａ）、図１６（ｂ）、図１６（ｃ）、図１６（ｄ）を参照して説明する。
【００３５】
図２（ａ）乃至図１３（ａ）、図１５（ａ）、図１６（ａ）は、図２（ａ）の構造の製造工程を順に示している。
【００３６】
図２（ｂ）乃至図１３（ｂ）、図１５（ｂ）、図１６（ｂ）は、図２（ｂ）の構造の製造工程を順に示している。
【００３７】
図２（ｃ）乃至図１３（ｃ）、図１５（ｃ）、図１６（ｃ）は、図２（ｃ）の構造の製造工程を順に示している。
【００３８】
図２（ｄ）乃至図１３（ｄ）、図１５（ｄ）、図１６（ｄ）は、図２（ｄ）の構造の製造工程を順に示している。
【００３９】
図３（ａ）乃至図３（ｄ）に示すように、半導体基板１の表面に、例えば熱酸化法によって、トンネル絶縁膜３が形成される。次に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、トンネル絶縁膜３上にフローティングゲート電極１１となる材料膜（ＦＧ材料膜）２１が形成される。次に、ＦＧ材料膜２１上に、例えばＣＶＤ法によって、シリコン窒化膜２２が形成される。
【００４０】
次に、シリコン窒化膜２２上に、フォトレジスト膜（図示せず）が形成される。次に、例えばリソグラフィー工程によって、フォトレジスト膜に、素子分離絶縁膜２の形成予定領域に開口が形成される。次に、フォトレジスト膜をマスクとして用いて、ＲＩＥ法等の異方性エッチングによって、シリコン窒化膜２２がエッチングされる。この結果、シリコン窒化膜２２の素子分離絶縁膜２の形成予定領域に開口が形成される。この後、フォトレジスト膜が除去される。
【００４１】
次に、図４（ａ）乃至図４（ｄ）に示すように、シリコン窒化膜２２をマスクとして用いて、ＲＩＥ法等の異方性エッチングによって、ＦＧ材料膜２１、トンネル絶縁膜３、半導体基板１がエッチングされる。この結果、ＦＧ材料膜２１、トンネル絶縁膜３、および半導体基板１の内部に亘る溝２３が形成される。この後、フォトレジスト膜が、例えばアッシングにより除去される。
【００４２】
次に、図５（ａ）乃至図５（ｄ）に示すように、ここまでの工程によって得られる構造上の全面に、例えばＣＶＤ法により、素子分離絶縁膜２となる膜が堆積される。この結果、溝２３は素子分離絶縁膜２により埋め込まれる。次に、シリコン窒化膜２２をストッパーとして用いて、例えばＣＭＰ（Chemical Mechanical Polishing）法が行われることにより、シリコン窒化膜２２上の余分な素子分離絶縁膜２が除去される。
【００４３】
次に、図６（ａ）乃至図６（ｄ）に示すように、例えばＲＩＥ法によって、溝２３内の素子分離絶縁膜２の上面が、適当な高さ、例えばトンネル絶縁膜３より４０ｎｍ程度高い位置までエッチバックされる。
【００４４】
次に、図７（ａ）乃至図７（ｄ）に示すように、シリコン窒化膜２２が、例えば熱リン酸によって除去される。次に、ここまでの工程によって得られる構造上の全面に、例えばＣＶＤ法によって、電極間絶縁膜１２が形成される。この結果、電極間絶縁膜１２は、ＦＧ材料膜２１の上面および素子分離絶縁膜２上方で露出している側面上と、素子分離絶縁膜２の上面上と、に形成される。
【００４５】
次に、図８（ａ）乃至図８（ｄ）に示すように、電極間絶縁膜１２上の全面に、例えばＣＶＤ法によって、コントロールゲート電極１３の第１部分１３ａとなる材料膜（ＣＧ１材料膜）２４が形成される。この際、ＣＧ１材料膜２４は、素子分離絶縁膜２上方で、ＦＧ材料膜２１相互間の領域に、電極間絶縁膜１２を介して埋め込まれる。
【００４６】
次に、図９（ａ）乃至図９（ｄ）に示すように、ＣＧ１材料膜２４の上面が、ＦＧ材料膜２１の上方の電極間絶縁膜１２との界面近傍まで、例えばＲＩＥ法によりエッチバックされる。ＦＧ材料膜２１上方のＣＧ１材料膜２４は、後の工程で、ＣＧ１材料膜２４上のダミー絶縁膜３１を除去する際に、ＣＧ１材料膜２４の下方の電極間絶縁膜１２とさらにその下方の素子分離絶縁膜２を保護する機能を有する。一方、後の工程において、ＣＧ１材料膜２４、電極間絶縁膜１２、およびＦＧ材料膜２１等の積層構造をエッチングする際に、積層構造相互間に形成される領域（開口）のアスペクト比を小さくする観点から、ＦＧ材料膜２１上方のＣＧ１材料膜２４は薄い方が良い。ＣＧ１材料膜２４の上面は、以上の要素を勘案した上で、適切な位置に設定され、具体例として電極間絶縁膜１２上の２０乃至４０ｎｍ程度上に位置するものとすることができる。
【００４７】
次に、図１０（ａ）乃至図１０（ｄ）に示すように、ＣＧ１材料膜２４上に、例えばＢＳＧからなるマスク材２５が形成される。次に、マスク材２５に、電極間絶縁膜１２の開口１２ａの形成予定領域の上方に開口２６が形成される。次に、マスク材２５をマスクとして、例えばＲＩＥ法等の異方性エッチングによって、ＣＧ１材料膜２４および電極間絶縁膜１２がエッチングされる。この結果、電極間絶縁膜１２、ＣＧ１材料膜２４に、開口１２ａ、２４ａがそれぞれ形成される。
【００４８】
次に、マスク材２５を除去した後、図１１（ａ）乃至図１１（ｄ）に示すように、ＣＧ１材料膜２４上の全面に、ダミー絶縁膜３１が形成される。この際、ダミー絶縁膜３１は、開口１２ａ、２４ａに埋め込まれる。ダミー絶縁膜３１は、コントロールゲート電極１３形成予定領域を埋め込むダミー電極としての機能を有する。ダミー絶縁膜３１として、例えばシリコン窒化膜を用いることができる。
【００４９】
次に、シリコン窒化膜３１上の全面に、例えばＣＶＤ法によって、マスク材３２、３３が形成される。マスク材３２、３３として、例えば、ＢＳＧ、ＴＥＯＳをそれぞれ用いることができる。
【００５０】
上記のように、ＦＧ材料膜２１上方のＣＧ１材料膜２４の厚さは、できるだけ小さく抑えられており、従来より薄い。このため、トンネル絶縁膜３、ＦＧ材料膜２１、電極間絶縁膜１２、ダミー絶縁膜３１、マスク材３２、３３の厚さが従来と同じであったとしても、ＦＧ材料膜２１からマスク材３３までの厚さの総計は、従来よりも小さく抑えることが可能である。
【００５１】
次に、マスク材３３上に、フォトレジスト膜３４が形成される。次に、リソグラフィー工程を用いて、フォトレジスト膜３４に、フローティングゲート電極１１およびコントロールゲート電極１３の形成予定領域に残存するパタンが形成される。
【００５２】
次に、図１２（ａ）乃至図１２（ｄ）に示すように、例えばＲＩＥ法等の異方性エッチングを用いて、フォトレジスト膜３４をマスクとして、マスク材３３、３２、ダミー絶縁膜３１がエッチング加工される。次に、フォトレジスト膜３４が、例えばアッシングによって除去される。
【００５３】
次に、図１３（ａ）乃至図１３（ｄ）に示すように、マスク材３３、３２、ダミー絶縁膜３１をマスクとして、例えばＲＩＥ法等の異方性エッチングによって、ＣＧ１材料膜２４、電極間絶縁膜１２、ＦＧ材料膜２１がエッチング加工される。この結果、コントロールゲート電極１３の第１部分１３ａ、フローティングゲート電極１１が形成される。このエッチングの際、マスク材３３は多くが消費され、失われる。
【００５４】
上記のように、ＦＧ材料膜２１からマスク材３３までの厚さの総計は、従来よりも小さい。このため、ＦＧ材料膜２１、電極間絶縁膜１２、コントロールゲート電極１３の第１部分１３ａ、ダミー絶縁膜３１、マスク材３２の積層構造のパタンの相互間の領域の広狭に応じたエッチングレートの差が減少する。この結果、図１４に示すように、ＦＧ材料膜２１、電極間絶縁膜１２、コントロールゲート電極１３の第１部分１３ａ、ダミー絶縁膜３１、マスク材３２の積層構造のパタンの相互間の領域に広狭の差が生じていたとしても、エッチング量の不足によってトンネル絶縁膜３上にＦＧ材料膜２１が残存したり、エッチング量の過剰によって素子分離絶縁膜２やトンネル絶縁膜３がエッチングされたりすることを抑制できる。
【００５５】
なお、図１４は、図１に示されたメモリセル領域と選択ゲート領域とで形成される１つのメモリセルブロック領域のうちの選択ゲート領域を含む２本のコントロールゲート電極１３に対応する積層構造のパタン、およびこのメモリセルブロック領域と隣接する別のメモリセルブロック領域における選択ゲート領域のコントロールゲート電極１３に対応する積層構造のパタンの部分を示している。図中、積層構造のパタンの相互間が広い領域は図示しない。ビット線あるいはソース線がソース／ドレイン拡散領域にコンタクトする領域に相当する。
【００５６】
次に、例えば気相のフッ酸によって、マスク材３２が除去される。
【００５７】
次に、図１５（ａ）乃至図１５（ｄ）に示すように、ここまでの工程によって得られる構造上の全面に、例えばＣＶＤ法によって、埋め込み絶縁膜３５が形成される。この結果、フローティングゲート電極１１、電極間絶縁膜１２、コントロールゲート電極１３の第１部分１３ａ、ダミー絶縁膜３１の積層構造のパタンの相互間が、埋め込み絶縁膜３５により埋め込まれる。次に、ダミー絶縁膜３１上の余分な埋め込み絶縁膜３５が、例えばダミー絶縁膜３１をストッパーとしたＣＭＰによって除去される。
【００５８】
次に、図１６（ａ）乃至図１６（ｄ）に示すように、ダミー絶縁膜３１が、例えばウェットエッチングによって除去される。この結果、埋め込み絶縁膜３５内にコントロールゲート電極１３の第２部分１３ｂのための溝３６が形成される。次に、例えばフッ酸等を用いたウェットエッチングによって、溝３６のチャネル長方向の幅が広げられる。
【００５９】
図１６（ａ）乃至図１６（ｄ）の工程における幅が広げられる前の溝３６の形状は、ダミー絶縁膜３１の形状によって決定される。そして、ダミー絶縁膜３１の形状は、図１２（ａ）乃至図１２（ｄ）の工程におけるエッチングによって決定される。このエッチングの際、異方性エッチングを用いたとしても、ダミー絶縁膜３１、ＣＧ１材料膜２４、電極間絶縁膜１２、ＦＧ材料膜２１に形成される開口の下部の径は、上部の径より多少は小さくなる。このため、パターニング後のダミー絶縁膜３１の下部は、上部より多少は太くなる。そこで、本実施形態では、上記のように、溝３６の幅を広げている。この結果、後述の工程で形成され、溝３６の幅によって形状が定義されるコントロールゲート電極１３の第２部分１３ｂの上部が下部より細くなることを回避できる。
【００６０】
次に、図２（ａ）乃至図２（ｄ）に示すように、ここまでの工程によって得られる構造上の全面に、例えばＣＶＤ法によって、コントロールゲート電極１３の第２部分１３ｂの材料膜（ＣＧ２材料膜）が形成される。この結果、溝３６がＣＧ２材料膜によって埋め込まれる。次に、埋め込み絶縁膜３５上の余分なＣＧ２材料膜が、例えば埋め込み絶縁膜３５をストッパーとしたＣＭＰによって除去される。この結果、コントロールゲート電極１３の第２部分１３ｂが形成される。
【００６１】
次に、コントロールゲート電極１３の上部が、シリサイド膜１４へと処理される。次に、埋め込み絶縁膜３５が除去される。次に、公知の工程によって、スペーサ１６、ソース／ドレイン拡散領域１５が形成される。次に、スペーサ１６相互間の領域が、層間絶縁膜１７により埋め込まれる。なお、ソース／ドレイン拡散領域１５を、図１３の工程と図１５の工程との間に形成しておき、埋め込み絶縁膜３５をそのまま層間絶縁膜として用いることも可能である。
【００６２】
本発明の一実施形態に係る半導体装置によれば、トンネル絶縁膜３、フローティングゲート電極１１、電極間絶縁膜１２、コントロールゲート電極１３の第１部分１３ａの形成後、コントロールゲート電極１３の第２部分１３ｂがダマシンにより形成される。そして、コントロールゲート電極１３の第１部分１３ａは、フローティングゲート電極１１、電極間絶縁膜１２、コントロールゲート電極１３、ダミー絶縁膜３１、マスク材３２の積層構造のパタンを形成するに先立ち、薄膜化される。このため、積層構造のパターニングの際に、積層構造のパタンの相互間の領域のアスペクト比を低減することができる。よって、積層構造のパタンの相互間の領域の広狭に起因したエッチング量のばらつきを低減させることができる。
【００６３】
また、コントロールゲート電極１３の第２部分１３ｂをダマシンで形成するため、第２部分１３ｂのための溝３６を埋め込むに先立ち溝３６の幅を広げることができる。このため、パターニングの際にダミー絶縁膜３１の上部の幅が下部の幅より小さくなったとしても、ダミー絶縁膜３１の形状によって規定される溝３６の上部と下部との間の幅の差をキャンセルするとともに、より低抵抗のコントロールゲート電極１３を形成できる。
【００６４】
また、上記のように、コントロールゲート電極１３の上部の断面積を従来より広げることができる。このため、コントロールゲート電極１３と接続されるコンタクトとコントロールゲート電極１３との間の抵抗値を、コントロールゲート電極１３を従来のようなパターニングにより形成した場合より小さくできる。
【００６５】
また、電極間絶縁膜１２は、ダマシンにより形成されていない。電極間絶縁膜がダマシンで形成されていると、コントロールゲート電極の側壁上にも電極間絶縁膜が形成されることとなり、相互に隣接するコントロールゲート電極間の寄生容量増大を招いてしまう。さらに電極間絶縁膜をダマシンで形成した場合、積層構造のパタン中のダミーゲート絶縁膜を除去する際に、相互に隣接するフローティングゲート電極間で素子分離絶縁膜の上面の落ち込みが発生するおそれがあり、且つ選択ゲート領域や周辺回路領域のトランジスタ（図２（ｃ）、図２（ｄ）参照）の電極間絶縁膜に開口を形成するのが、以下に述べるように困難である。すなわち、この場合、電極間絶縁膜およびコントロールゲート電極のための溝の内面上に電極間絶縁膜が形成され、次いで溝の底部の電極間絶縁膜に開口が形成されることが必要である。この開口を形成することは、アスペクト比の小さい溝の底部に開口を形成する工程を要する。この工程は、マスクの位置合わせが困難であること等に起因して、行うことが困難である。これに対して、本実施形態によれば、溝の底部に開口を形成するという工程を用いることなく、電極間絶縁膜１２に開口１２ａを形成できる。
【００６６】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例に想到し得るものであり、それら変更例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施形態に係る半導体装置の一部を示す平面図。
【図２】本発明の一実施形態に係る半導体装置の主要部を概略的に示す断面図。
【図３】図２の構造の製造工程の一部を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】図１０に続く工程を示す断面図。
【図１２】図１１に続く工程を示す断面図。
【図１３】図１２に続く工程を示す断面図。
【図１４】図１３の工程において得られる構造の他の部分を示す断面図。
【図１５】図１３に続く工程を示す断面図。
【図１６】図１５に続く工程を示す断面図。
【符号の説明】
【００６８】
１…半導体基板、２…素子分離絶縁膜、３…トンネル絶縁膜、１１…フローティングゲート電極、１２…電極間絶縁膜、１２ａ…開口、１３…コントロールゲート電極、１３ａ…第１部分、１３ｂ…第２部分、１４…シリサイド膜、１５…ソース／ドレイン拡散領域、１６…スペーサ、１７…層間絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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