(57)【要約】【課題】複数の強誘電体キャパシタからなるメモリセルの平面積を小さくすることにより、小型化を図ることが可能な多値のメモリを提供する。【解決手段】このメモリは、ビット線ＢＬ０とワード線ＷＬ０−１との間、および、ビット線ＢＬ０とワード線ＷＬ０−２との間にそれぞれ配置された強誘電体膜１１ａおよび１１ｂを備えている。そして、ビット線ＢＬ０とワード線ＷＬ０−１と強誘電体膜１１ａとによって強誘電体キャパシタ１２ａが構成され、かつ、ビット線ＢＬ０とワード線ＷＬ０−２と強誘電体膜１１ｂとによって強誘電体キャパシタ１２ｂが構成されており、強誘電体キャパシタ１２ａおよび１２ｂによって１つのメモリセル１ａが構成されている。【選択図】図２
2007123528.tif 000002
【特許請求の範囲】
【請求項１】
ビット線と、
前記ビット線と交差するように、かつ、前記ビット線を挟み込むように配置された第１ワード線および第２ワード線と、
少なくとも前記ビット線と前記第１ワード線および前記第２ワード線とが交差する領域において、前記ビット線と前記第１ワード線との間、および、前記ビット線と前記第２ワード線との間にそれぞれ配置された互いに異なる容量を有する第１強誘電体膜および第２強誘電体膜とを備え、
前記ビット線と前記第１ワード線と前記第１強誘電体膜とによって第１強誘電体キャパシタが構成されているとともに、前記ビット線と前記第２ワード線と前記第２強誘電体膜とによって第２強誘電体キャパシタが構成されており、
前記第１強誘電体キャパシタと前記第２強誘電体キャパシタとによって１つのメモリセルが構成されている、メモリ。
【請求項２】
前記第１強誘電体キャパシタの第１強誘電体膜および前記第２強誘電体キャパシタの第２強誘電体膜は、それぞれ、互いに異なる厚みを有する、請求項１に記載のメモリ。
【請求項３】
前記第１強誘電体膜および前記第２強誘電体膜は、同じ強誘電体材料からなり、
前記第１強誘電体膜の厚みｄ１に対する前記第２強誘電体膜の厚みｄ２の比率ｄ２／ｄ１は、以下の式（１）を満たすように設定されている、請求項２に記載のメモリ。
４／３＜ｄ２／ｄ１＜７／３    ・・（１）
【請求項４】
前記第１強誘電体膜の厚みｄ１に対する前記第２強誘電体膜の厚みｄ２の比率ｄ２／ｄ１は、実質的に２である、請求項３に記載のメモリ。
【請求項５】
選択された前記メモリセルに対する読み出しおよび複数の再書き込み動作における少なくとも１つの再書き込み動作時において、非選択の前記メモリセルに対して、第１電圧および前記第１電圧とは逆極性の第２電圧が同じ回数ずつ印加される、請求項１〜４のいずれか１項に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、特に、強誘電体キャパシタを含むメモリセルを備えたメモリに関する。
【背景技術】
【０００２】
従来、互いに対向するように配置された電極間に強誘電体膜が形成された強誘電体キャパシタを含むメモリセルを備えたメモリ（強誘電体メモリ）が知られている（たとえば、特許文献１参照）。上記特許文献１には、互いに異なる容量を有する複数の強誘電体キャパシタによって１つのメモリセルが構成された多値の強誘電体メモリが開示されている。この特許文献１の強誘電体メモリにおいて、１つのメモリセルに含まれる複数の強誘電体キャパシタは、電極の表面に対して平行な方向に隣接するように配列されている。
【０００３】
【特許文献１】特開平７−１２２６６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１では、１つのメモリセルに含まれる複数の強誘電体キャパシタが電極の表面に対して平行な方向に隣接するように配列されているため、メモリセルの平面積が大きくなるという不都合がある。このため、上記特許文献１では、互いに異なる容量を有する複数の強誘電体キャパシタからなるメモリセルを含む多値の強誘電体メモリを得ようとすると、メモリセルの平面積が大きくなることに起因して、強誘電体メモリが大型化するという問題点がある。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、複数の強誘電体キャパシタからなるメモリセルの平面積を小さくすることにより、小型化を図ることが可能な多値のメモリを提供することである。
【課題を解決するための手段および発明の効果】
【０００６】
上記目的を達成するために、この発明の一の局面によるメモリは、ビット線と、ビット線と交差するように、かつ、ビット線を挟み込むように配置された第１ワード線および第２ワード線と、少なくともビット線と第１ワード線および第２ワード線とが交差する領域において、ビット線と第１ワード線との間、および、ビット線と第２ワード線との間にそれぞれ配置された互いに異なる容量を有する第１強誘電体膜および第２強誘電体膜とを備えている。そして、ビット線と第１ワード線と第１強誘電体膜とによって第１強誘電体キャパシタが構成されているとともに、ビット線と第２ワード線と第２強誘電体膜とによって第２強誘電体キャパシタが構成されており、第１強誘電体キャパシタと第２強誘電体キャパシタとによって１つのメモリセルが構成されている。
【０００７】
この一の局面によるメモリでは、上記のように、ビット線と第１ワード線と第１強誘電体膜とによって第１強誘電体キャパシタを構成するとともに、ビット線と第２ワード線と第２強誘電体膜とによって第２強誘電体キャパシタを構成し、かつ、第１強誘電体膜および第２強誘電体膜の容量を互いに異ならせることによって、第１強誘電体キャパシタおよび第２強誘電体キャパシタの各々のヒステリシス特性を互いに異ならせることができる。これにより、第１強誘電体キャパシタと第２強誘電体キャパシタとによって１つのメモリセルを構成すれば、メモリセルのヒステリシス特性は、第１強誘電体キャパシタおよび第２強誘電体キャパシタの各々の互いに異なるヒステリシス特性が合成されることにより、ヒステリシスの傾きが大きく変化する部分を複数有するようになる。したがって、互いに異なる容量を有する第１強誘電体キャパシタおよび第２強誘電体キャパシタによって１つのメモリセルを構成することにより、多値のメモリを得ることができる。
【０００８】
この場合、ビット線と交差するように、かつ、ビット線を挟み込むように第１ワード線および第２ワード線を配置するとともに、ビット線と第１ワード線および第２ワード線とが交差する領域において、ビット線と第１ワード線との間、および、ビット線と第２ワード線との間に、それぞれ、互いに異なる容量を有する第１強誘電体膜および第２強誘電体膜を設けることによって、互いに異なるヒステリシス特性を有する第１強誘電体キャパシタおよび第２強誘電体キャパシタがビット線の表面に対して垂直方向に積層された構造を有するメモリセルを形成することができる。これにより、互いに異なるヒステリシス特性を有する第１強誘電体キャパシタおよび第２強誘電体キャパシタがビット線の表面に対して平行な方向に配列された構造を有するメモリセルに比べて、メモリセルの平面積を小さくすることができる。その結果、多値のメモリの小型化を図ることができる。
【０００９】
上記一の局面によるメモリにおいて、好ましくは、第１強誘電体キャパシタの第１強誘電体膜および第２強誘電体キャパシタの第２強誘電体膜は、それぞれ、互いに異なる厚みを有する。このように構成すれば、容易に、第１強誘電体膜および第２強誘電体膜の各々の容量を互いに異ならせることができる。これにより、容易に、第１強誘電体キャパシタおよび第２強誘電体キャパシタの各々のヒステリシス特性を互いに異ならせることができる。
【００１０】
この場合、好ましくは、第１強誘電体膜および第２強誘電体膜は、同じ強誘電体材料からなり、第１強誘電体膜の厚みｄ１に対する第２強誘電体膜の厚みｄ２の比率ｄ２／ｄ１は、以下の式（１）を満たすように設定されている。
【００１１】
４／３＜ｄ２／ｄ１＜７／３    ・・（１）
このように構成すれば、メモリの読み出しおよび再書き込み動作において、読み出し動作時に選択ワード線に印加する電圧をＶｒとし、再書き込み動作時に選択ワード線に印加する電圧で、Ｖｒよりも小さく、かつ、０Ｖよりも大きい電圧をＶａとするとともに、第１強誘電体膜を含む第１強誘電体キャパシタの抵電圧をＶ１とし、第２強誘電体膜を含む第２強誘電体キャパシタの抗電圧をＶ２とする場合、第１強誘電体キャパシタの抗電圧Ｖ１に対する第２強誘電体キャパシタの抗電圧Ｖ２の比率Ｖ２／Ｖ１は、電圧Ｖａに対する電圧Ｖｒの比率Ｖｒ／Ｖａと近似することができる。これにより、電圧Ｖａが第１強誘電体膜の厚みｄ１に対応するとともに、電圧Ｖｒが第２強誘電体膜の厚みｄ２に対応する。この場合、電圧Ｖａ（ｄ１）およびＶｒ（ｄ２）を上記した式（１）を満たすように設定することによって、再書き込み動作時にメモリセルの分極状態が劣化するのを抑制することができる。
【００１２】
上記第１強誘電体膜の厚みｄ１に対する第２強誘電体膜の厚みｄ２の比率ｄ２／ｄ１が式（１）を満たす構成において、好ましくは、第１強誘電体膜の厚みｄ１に対する第２強誘電体膜の厚みｄ２の比率ｄ２／ｄ１は、実質的に２である。このように構成すれば、上記した電圧Ｖａが１／２Ｖｒになることから、メモリの読み出しおよび再書き込み動作で使用する印加電圧を減らすことができるので、印加電圧を生成するための電圧生成回路の構成を簡素化することができる。
【００１３】
上記一の局面によるメモリにおいて、好ましくは、選択されたメモリセルに対する読み出しおよび複数の再書き込み動作における少なくとも１つの再書き込み動作時において、非選択のメモリセルに対して、第１電圧および第１電圧とは逆極性の第２電圧が同じ回数ずつ印加される。このように構成すれば、読み出しおよび再書き込み動作を通じて、非選択のメモリセルの分極状態の劣化および改善がそれぞれ同じ回数ずつ生じるので、非選択のメモリセルの分極状態が劣化するのを抑制することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を図面に基づいて説明する。
【００１５】
（第１実施形態）
図１は、本発明の第１実施形態による強誘電体メモリの全体構成を示した図であり、図２は、図１に示した第１実施形態による強誘電体メモリのメモリセルアレイの斜視図である。図３は、図１に示した第１実施形態による強誘電体メモリのメモリセルアレイの平面図であり、図４は、図３の１００−１００線に沿った断面図である。図５は、図１に示した第１実施形態による強誘電体メモリのメモリセルの回路図であり、図６は、図１に示した第１実施形態による強誘電体メモリのメモリセルアレイの回路図である。図７および図８は、図１に示した第１実施形態による強誘電体メモリのメモリセルのヒステリシス特性図である。まず、図１〜図８を参照して、第１実施形態による強誘電体メモリの構成について説明する。
【００１６】
第１実施形態による強誘電体メモリは、図１に示すように、メモリセルアレイ１と、ロウデコーダ２と、カラムデコーダ３と、ロウアドレスバッファ４と、カラムアドレスバッファ５と、ライトアンプ６と、入力バッファ７と、電圧センスアンプからなるリードアンプ８と、出力バッファ９と、電圧生成回路１０とを備えている。
【００１７】
メモリセルアレイ１は、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２およびＷＬ３と、そのワード線ＷＬ０〜ＷＬ３と交差するように配置された複数のビット線ＢＬ０、ＢＬ１、ＢＬ２およびＢＬ３とを含んでいる。なお、図１では、図面の簡略化のため、４本のワード線ＷＬ０〜ＷＬ３および４本のビット線ＢＬ０〜ＢＬ３のみを図示しているが、実際には、５本以上の複数のワード線と、５本以上の複数のビット線とが互いに交差するように配置されている。そして、複数のワード線ＷＬ０〜ＷＬ３は、ロウデコーダ２に接続されているとともに、複数のビット線ＢＬ０〜ＢＬ３は、カラムデコーダ３に接続されている。また、ロウデコーダ２は、ロウアドレスバッファ４に接続されているとともに、カラムデコーダ３は、カラムアドレスバッファ５に接続されている。また、カラムデコーダ３には、ライトアンプ６およびリードアンプ８が接続されている。また、ライトアンプ６およびリードアンプ８には、それぞれ、入力バッファ７および出力バッファ９が接続されている。また、電圧生成回路１０は、ロウデコーダ２およびカラムデコーダ３に接続されている。
【００１８】
ここで、第１実施形態では、図２に示すように、ワード線ＷＬ０は、一対のワード線ＷＬ０−１およびＷＬ０−２によって構成されているとともに、その一対のワード線ＷＬ０−１およびＷＬ０−２によりビット線ＢＬ０〜ＢＬ３を挟み込むように配置されている。また、ワード線ＷＬ１〜ＷＬ３についても、上記したワード線ＷＬ０と同様に構成されている。すなわち、ワード線ＷＬ１は、一対のワード線ＷＬ１−１およびＷＬ１−２によって構成されているとともに、その一対のワード線ＷＬ１−１およびＷＬ１−２によりビット線ＢＬ０〜ＢＬ３を挟み込むように配置されている。また、ワード線ＷＬ２は、一対のワード線ＷＬ２−１およびＷＬ２−２によって構成されているとともに、その一対のワード線ＷＬ２−１およびＷＬ２−２によりビット線ＢＬ０〜ＢＬ３を挟み込むように配置されている。また、ワード線ＷＬ３は、一対のワード線ＷＬ３−１およびＷＬ３−２によって構成されているとともに、その一対のワード線ＷＬ３−１およびＷＬ３−２によりビット線ＢＬ０〜ＢＬ３を挟み込むように配置されている。また、第１実施形態では、一対のワード線ＷＬ０−１（ＷＬ１−１、ＷＬ２−１、ＷＬ３−１）およびＷＬ０−２（ＷＬ１−２、ＷＬ２−２、ＷＬ３−２）に、同じ電圧が印加されるように構成されている。なお、ワード線ＷＬ０−１、ＷＬ１−１、ＷＬ２−１およびＷＬ３−１は、本発明の「第１ワード線」の一例であり、ワード線ＷＬ０−２、ＷＬ１−２、ＷＬ２−２およびＷＬ３−２は、本発明の「第２ワード線」の一例である。
【００１９】
また、第１実施形態では、ワード線ＷＬ０−１（ＷＬ１−１、ＷＬ２−１、ＷＬ３−１）のビット線ＢＬ０〜ＢＬ３側の表面上に、数十ｎｍ〜数百ｎｍの厚みを有するＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）からなる強誘電体膜１１ａが形成されている。また、ワード線ＷＬ０−２（ＷＬ１−２、ＷＬ２−２、ＷＬ３−２）のビット線ＢＬ０〜ＢＬ３側の表面上には、数十ｎｍ〜数百ｎｍの厚みを有するとともに、強誘電体膜１１ａの構成材料と同じＰＺＴからなる強誘電体膜１１ｂが形成されている。すなわち、強誘電体膜１１ａは、ワード線ＷＬ０−１（ＷＬ１−１、ＷＬ２−１、ＷＬ３−１）と、ビット線ＢＬ０〜ＢＬ３との間に配置されているとともに、強誘電体膜１１ｂは、ワード線ＷＬ０−２（ＷＬ１−２、ＷＬ２−２、ＷＬ３−２）と、ビット線ＢＬ０〜ＢＬ３との間に配置されている。なお、強誘電体膜１１ａおよび１１ｂは、それぞれ、本発明の「第１強誘電体膜」および「第２強誘電体膜」の一例である。
【００２０】
そして、第１実施形態では、図２および図３に示すように、上記した強誘電体膜１１ａおよび１１ｂの両方を含む１つのメモリセル１ａが、ワード線ＷＬ０〜ＷＬ３とビット線ＢＬ０〜ＢＬ３とが交差する領域の各々に配置されている。具体的には、ワード線ＷＬ０とビット線ＢＬ０とが交差する領域では、図４に示すように、ワード線ＷＬ０−１とビット線ＢＬ０と強誘電体膜１１ａとによって、一方の強誘電体キャパシタ１２ａが構成されているとともに、ワード線ＷＬ０−２とビット線ＢＬ０と強誘電体膜１１ｂとによって、他方の強誘電体キャパシタ１２ｂが構成されている。なお、ワード線ＷＬ０とビット線ＢＬ０とが交差する領域以外の交差領域においても、対応するワード線と対応するビット線と強誘電体膜１１ａとによって、一方の強誘電体キャパシタ１２ａが構成されているとともに、対応するワード線と対応するビット線と強誘電体膜１１ｂとによって、他方の強誘電体キャパシタ１２ｂが構成されている。そして、各交差領域に位置する１つのメモリセル１ａは、一方の強誘電体キャパシタ１２ａと他方の強誘電体キャパシタ１２ｂとによって構成されている。なお、強誘電体キャパシタ１２ａおよび１２ｂは、それぞれ、本発明の「第１強誘電体キャパシタ」および「第２強誘電体キャパシタ」の一例である。
【００２１】
また、強誘電体キャパシタ１２ａおよび１２ｂからなる１つのメモリセル１ａを回路図で表すと、図５に示すような回路構成となる。この第１実施形態では、一対のワード線ＷＬ０−１（ＷＬ１−１、ＷＬ２−１、ＷＬ３−１）およびＷＬ０−２（ＷＬ１−２、ＷＬ２−２、ＷＬ３−２）に、同じ電圧が印加されるので、２つの強誘電体キャパシタ１２ａおよび１２ｂが並列に接続されていることになる。すなわち、図６に示すように、メモリセルアレイ１は、複数のワード線ＷＬ０〜ＷＬ３と複数のビット線ＢＬ０〜ＢＬ３とが交差する領域の各々に、並列に接続された２つの強誘電体キャパシタ１２ａおよび１２ｂからなる１つのメモリセル１ａが配置された回路構成となっている。
【００２２】
また、第１実施形態では、図４に示すように、１つのメモリセル１ａに含まれる強誘電体膜１１ａおよび１１ｂは、互いに異なる厚みを有する。この強誘電体膜１１ａおよび１１ｂの各々の厚みは、強誘電体膜１１ａおよび１１ｂの各々の厚みをｄ１およびｄ２とする場合、強誘電体膜１１ａの厚みｄ１に対する強誘電体膜１１ｂの厚みｄ２の比率ｄ２／ｄ１が以下の式（１）を満たすように設定されている。
【００２３】
４／３＜ｄ２／ｄ１＜７／３    ・・（１）
この第１実施形態では、強誘電体膜１１ａおよび１１ｂの各々の厚みを互いに異ならせているので、強誘電体膜１１ａを含む強誘電体キャパシタ１２ａおよび強誘電体膜１１ｂを含む強誘電体キャパシタ１２ｂの各々の容量が互いに異なっている。すなわち、図７に示すように、強誘電体キャパシタ１２ａおよび１２ｂは、それぞれ、互いに異なるヒステリシス特性を有する。このため、第１実施形態のメモリセル１ａは、強誘電体キャパシタ１２ａおよび１２ｂの各々のヒステリシス特性が合成された合成ヒステリシス特性を有する。なお、図７中のヒステリシス曲線Ｌ１は、強誘電体キャパシタ１２ａのヒステリシス特性を示した曲線であり、ヒステリシス曲線Ｌ２は、強誘電体キャパシタ１２ｂのヒステリシス特性を示した曲線である。また、図７中のヒステリシス曲線Ｌ３は、メモリセル１ａの合成ヒステリシス特性を示した曲線である。
【００２４】
メモリセル１ａの合成ヒステリシス特性は、図８に示すように、メモリセル１ａに対する印加電圧が、図８中の点Ａに対応する電圧（−Ｖｒ）から点Ｆに対応する電圧（Ｖｒ）に変化した場合、ヒステリシスの傾きが大きく変化する部分（点Ｂ〜点Ｅ間における点Ｃ〜点Ｄ部分および点Ｇ〜点Ｊ間における点Ｈ〜点Ｉ部分）を有する。なお、傾きがあまり変化しない点Ａ〜点Ｂ間の分極状態において、メモリセル１ａに対する印加電圧を０Ｖにした場合には、分極量が図８中の点Ｐ３となる。また、傾きがあまり変化しない点Ｆ〜点Ｇ間の分極状態において、メモリセル１ａに対する印加電圧を０Ｖにした場合には、分極量が図８中の点Ｐ０となる。その一方、点Ｂ〜点Ｃ間および点Ｄ〜点Ｅ間に対して傾きが大きく変化する点Ｃ〜点Ｄ間の分極状態において、メモリセル１ａに対する印加電圧を０Ｖにした場合には、分極量が図８中の点Ｐ２となる。また、点Ｇ〜点Ｈ間および点Ｉ〜点Ｊ間に対して傾きが大きく変化する点Ｈ〜点Ｉ間の分極状態において、メモリセル１ａに対する印加電圧を０Ｖにした場合には、分極量が図８中の点Ｐ１となる。
【００２５】
このように、第１実施形態のメモリセル１ａは、メモリセル１ａに対する印加電圧が０Ｖの場合において、上記した４つの分極状態を有する。すなわち、４つの分極状態における各分極量（点Ｐ０、Ｐ１、Ｐ２およびＰ３）を、それぞれ、４値のデータ「０」、「１」、「２」および「３」に対応させることにより、４値のデータを保持することが可能となっている。
【００２６】
また、第１実施形態では、図７に示すように、点Ｃ（点Ｈ）に対応する電圧をＶａ（−Ｖａ）とするとともに、強誘電体キャパシタ１２ａおよび１２ｂの抗電圧をそれぞれＶ１およびＶ２とする場合、強誘電体キャパシタ１２ａの抗電圧Ｖ１に対する強誘電体キャパシタ１２ｂの抗電圧Ｖ２の比率Ｖ２／Ｖ１は、電圧Ｖａに対する電圧Ｖｒの比率Ｖｒ／Ｖａと近似することができる。これにより、電圧Ｖａが強誘電体膜１２ａの厚みｄ１（図４参照）に対応するとともに、電圧Ｖｒが強誘電体膜１２ｂの厚みｄ２（図４参照）に対応する。
【００２７】
図９は、本発明の第１実施形態による強誘電体メモリの読み出しおよび再書き込み動作を説明するための電圧波形図である。図１０、図１２、図１４および図１６は、本発明の第１実施形態による強誘電体メモリの読み出しおよび再書き込み動作を説明するための電圧配置図である。図１１、図１３、図１５および図１７は、本発明の第１実施形態による強誘電体メモリの読み出しおよび再書き込み動作を説明するためのヒステリシス特性図である。次に、図１および図９〜図１７を参照して、第１実施形態による強誘電体メモリの読み出しおよび再書き込み動作について説明する。
【００２８】
この第１実施形態による強誘電体メモリの読み出しおよび再書き込み動作としては、図９に示すように、Ｔ１、Ｔ２、Ｔ３およびＴ４の期間で行われる。Ｔ１の期間では、読み出しおよびデータ「０」の再書き込みが行われるとともに、Ｔ２の期間では、データ「１」の再書き込みが行われる。また、Ｔ３の期間では、データ「３」の再書き込みが行われるとともに、Ｔ４の期間では、データ「２」の再書き込みが行われる。以下に、Ｔ１、Ｔ２、Ｔ３およびＴ４の期間での各動作を具体的に説明する。
【００２９】
なお、この第１実施形態の読み出しおよび再書き込み動作では、選択されたワード線をワード線ＷＬ０（以下、選択ワード線ＷＬという）とするとともに、非選択のワード線をワード線ＷＬ１〜ＷＬ３（以下、非選択ワード線ＷＬという）とする。また、選択ワード線ＷＬに接続されるメモリセル１ａ（以下、選択メモリセル１ａという）のうち、ビット線ＢＬ０に接続される選択メモリセル１ａには、データ「０」が記憶されているとともに、ビット線ＢＬ１に接続される選択メモリセル１ａには、データ「１」が記憶されているとする。また、ビット線ＢＬ２に接続される選択メモリセル１ａには、データ「２」が記憶されているとともに、ビット線ＢＬ３に接続される選択メモリセル１ａには、データ「３」が記憶されているとする。また、非選択ワード線ＷＬに接続されるメモリセル１ａ（以下、非選択メモリセル１ａという）には、データ「０」〜「３」のうちの任意のデータが記憶されているとする。
【００３０】
（Ｔ１の期間：読み出しおよびデータ「０」の再書き込み動作）
まず、図９に示すように、Ｔ１の期間では、選択ワード線ＷＬにＶｒの電圧を印加するとともに、非選択ワード線ＷＬに印加する電圧を０Ｖ（ＧＮＤ）に保持する。また、全てのビット線ＢＬ０〜ＢＬ３をフローティング状態にする。これにより、図１０に示すように、選択メモリセル１ａに印加される電圧は、Ｖｒとなる。そして、ビット線ＢＬ０には、対応する選択メモリセル１ａに記憶されたデータ「０」に応じた電位が出現するとともに、ビット線ＢＬ１には、対応する選択メモリセル１ａに記憶されたデータ「１」に応じた電位が出現する。また、ビット線ＢＬ２には、対応する選択メモリセル１ａに記憶されたデータ「２」に応じた電位が出現するとともに、ビット線ＢＬ３には、対応する選択メモリセル１ａに記憶されたデータ「３」に応じた電位が出現する。なお、非選択メモリセル１ａに印加される電圧は、０Ｖとなる。この後、図９に示すように、選択ワード線ＷＬおよび非選択ワード線ＷＬに０Ｖの電圧を印加する。これにより、図１０に示すように、全てのメモリセル１ａに印加される電圧は、０Ｖとなる。
【００３１】
このＴ１の期間において、各メモリセル１ａの分極状態は、図１１に示されるようになる。すなわち、非選択メモリセル１ａでは、分極状態が変化しないので、記憶されていたデータが破壊されない。
【００３２】
また、選択メモリセル１ａの分極状態は、印加電圧がＶｒになることにより点Ｆに変化した後、印加電圧が０Ｖになることにより点Ｇに変化する。このため、ビット線ＢＬ０に接続された選択メモリセル１ａでは、データ「０」が再書き込みされるので、データ「０」が破壊されない。その一方、ビット線ＢＬ１〜ＢＬ３に接続された選択メモリセル１ａでは、データ「０」が再書き込みされることにより、記憶されていたデータ「１」、「２」、「３」が破壊される。
【００３３】
（Ｔ２の期間：データ「１」の再書き込み動作）
このＴ２の期間では、図９に示すように、Ｔ１の期間が終了した後、選択ワード線ＷＬにＶａの電圧を印加するとともに、非選択ワード線ＷＬにＶｍの電圧を印加する。また、ビット線ＢＬ０に２Ｖｍの電圧を印加するとともに、ビット線ＢＬ１〜ＢＬ３に０Ｖの電圧を印加する。なお、上記した電圧ＶａおよびＶｍは、以下の式（２）を満たしているとする。
【００３４】
０＜Ｖｍ＜Ｖａ＜Ｖｒ  ・・（２）
これにより、図１２に示すように、ビット線ＢＬ０に接続された選択メモリセル１ａに印加される電圧は、Ｖａ−２Ｖｍとなるとともに、ビット線ＢＬ１〜ＢＬ３に接続された選択メモリセル１ａに印加される電圧は、Ｖａとなる。また、ビット線ＢＬ０に接続された非選択メモリセル１ａに印加される電圧は、Ｖｍ−２Ｖｍ＝−Ｖｍとなるとともに、ビット線ＢＬ１〜ＢＬ３に接続された非選択メモリセル１ａに印加される電圧は、Ｖｍとなる。この後、図９に示すように、選択ワード線ＷＬ、非選択ワード線ＷＬおよび全てのビット線ＢＬ０〜ＢＬ３に０Ｖの電圧を印加する。
【００３５】
次に、選択ワード線ＷＬに０Ｖの電圧を印加するとともに、非選択ワード線ＷＬにＶａ−Ｖｍの電圧を印加する。また、ビット線ＢＬ０にＶａ−２Ｖｍの電圧を印加するとともに、ビット線ＢＬ１〜ＢＬ３にＶａの電圧を印加する。これにより、図１２に示すように、ビット線ＢＬ０に接続された選択メモリセル１ａに印加される電圧は、−（Ｖａ−２Ｖｍ）となるとともに、ビット線ＢＬ１〜ＢＬ３に接続された選択メモリセル１ａに印加される電圧は、−Ｖａとなる。また、ビット線ＢＬ０に接続された非選択メモリセル１ａに印加される電圧は、Ｖａ−Ｖｍ−（Ｖａ−２Ｖｍ）＝Ｖｍとなるとともに、ビット線ＢＬ１〜ＢＬ３に接続された非選択メモリセル１ａに印加される電圧は、Ｖａ−Ｖｍ−Ｖａ＝−Ｖｍとなる。この後、図９に示すように、選択ワード線ＷＬ、非選択ワード線ＷＬおよび全てのビット線ＢＬ０〜ＢＬ３に０Ｖの電圧を印加する。
【００３６】
このＴ２の期間において、各メモリセル１ａの分極状態は、図１３に示されるようになる。すなわち、非選択メモリセル１ａでは、Ｖａよりも小さいＶｍの電圧と、Ｖａと絶対値が同じ逆極性の−Ｖｍの電圧とが１回ずつ印加されることにより、分極状態の劣化と改善とが１回ずつ生じる。このため、非選択メモリセル１ａでは、ディスターブが累積しないので、分極状態が劣化しない。
【００３７】
また、ビット線ＢＬ０に接続された選択メモリセル１ａでは、Ｖａよりも小さいＶａ−２Ｖｍの電圧と、Ｖａ−２Ｖｍと絶対値が同じ逆極性の−（Ｖａ−２Ｖｍ）の電圧とが１回ずつ印加されることにより、分極状態の劣化と改善とが１回ずつ生じる。このため、ビット線ＢＬ０に接続された選択メモリセル１ａにおいても、ディスターブが累積しないので、分極状態が劣化しない。すなわち、ビット線ＢＬ０に接続された選択メモリセル１ａでは、データ「０」が保持され続ける。
【００３８】
また、ビット線ＢＬ１〜ＢＬ３に接続された選択メモリセル１ａの分極状態は、印加電圧がＶａになることにより点Ｆ側に変化した後、印加電圧が−Ｖａになることにより点Ｈに変化する。この後、ビット線ＢＬ１〜ＢＬ３に接続された選択メモリセル１ａでは、印加電圧が０Ｖになることによって、データ「１」が再書き込みされる。
【００３９】
（Ｔ３の期間：データ「３」の再書き込み動作）
このＴ３の期間では、図９に示すように、Ｔ２の期間が終了した後、選択ワード線ＷＬにＶｒの電圧を印加するとともに、非選択ワード線ＷＬに２Ｖｍの電圧を印加する。また、ビット線ＢＬ０およびＢＬ１にＶａ＋Ｖｍの電圧を印加するとともに、ビット線ＢＬ２およびＢＬ３に０Ｖの電圧を印加する。これにより、図１４に示すように、ビット線ＢＬ０およびＢＬ１に接続された選択メモリセル１ａに印加される電圧は、Ｖｒ−（Ｖａ＋Ｖｍ）となるとともに、ビット線ＢＬ２およびＢＬ３に接続された選択メモリセル１ａに印加される電圧は、Ｖｒとなる。また、ビット線ＢＬ０およびＢＬ１に接続された非選択メモリセル１ａに印加される電圧は、２Ｖｍ−（Ｖａ＋Ｖｍ）＝−（Ｖａ−Ｖｍ）となるとともに、ビット線ＢＬ２およびＢＬ３に接続された非選択メモリセル１ａに印加される電圧は、２Ｖｍとなる。この後、図９に示すように、選択ワード線ＷＬ、非選択ワード線ＷＬおよび全てのビット線ＢＬ０〜ＢＬ３に０Ｖの電圧を印加する。
【００４０】
次に、選択ワード線ＷＬに０Ｖの電圧を印加するとともに、非選択ワード線ＷＬにＶｒ−（Ｖａ−Ｖｍ）の電圧を印加する。また、ビット線ＢＬ０およびＢＬ１にＶｒ−（Ｖａ＋Ｖｍ）の電圧を印加するとともに、ビット線ＢＬ２およびＢＬ３にＶｒの電圧を印加する。これにより、図１４に示すように、ビット線ＢＬ０およびＢＬ１に接続された選択メモリセル１ａに印加される電圧は、−｛Ｖｒ−（Ｖａ＋Ｖｍ）｝となるとともに、ビット線ＢＬ２およびＢＬ３に接続された選択メモリセル１ａに印加される電圧は、−Ｖｒとなる。また、ビット線ＢＬ０およびＢＬ１に接続された非選択メモリセル１ａに印加される電圧は、Ｖｒ−（Ｖａ−Ｖｍ）−｛Ｖｒ−（Ｖａ＋Ｖｍ）｝＝２Ｖｍとなるとともに、ビット線ＢＬ２およびＢＬ３に接続された非選択メモリセル１ａに印加される電圧は、Ｖｒ−（Ｖａ−Ｖｍ）−Ｖｒ＝−（Ｖａ−Ｖｍ）となる。この後、図９に示すように、選択ワード線ＷＬ、非選択ワード線ＷＬおよび全てのビット線ＢＬ０〜ＢＬ３に０Ｖの電圧を印加する。
【００４１】
このＴ３の期間において、各メモリセル１ａの分極状態は、図１５に示されるようになる。すなわち、非選択メモリセル１ａでは、−（Ｖａ−Ｖｍ）の電圧と、２Ｖｍの電圧とが１回ずつ印加される。この場合、非選択メモリセル１ａが受けるディスターブを打ち消すには、−（Ｖａ−Ｖｍ）および２Ｖｍの絶対値を同じにする必要がある。すなわち、−（Ｖａ−Ｖｍ）の電圧と２Ｖｍの電圧とは、以下の式（３）を満たしている。
【００４２】
２Ｖｍ＝Ｖａ−Ｖｍ  ・・（３）
上記した式（３）により、電圧ＶｍおよびＶａは、以下の式（４）を満たす。
【００４３】
Ｖｍ＝１／３Ｖａ  ・・（４）
これにより、非選択メモリセル１ａでは、Ｖａよりも小さい２／３Ｖａの電圧と、２／３Ｖａと絶対値が同じ逆極性の−２／３Ｖａの電圧とが１回ずつ印加されることにより、分極状態の劣化と改善とが１回ずつ生じる。このため、非選択メモリセル１ａでは、ディスターブが累積しないので、分極状態が劣化しない。
【００４４】
また、ビット線ＢＬ０およびＢＬ１に接続された選択メモリセル１ａでは、Ｖｒ−（Ｖａ＋Ｖｍ）の電圧と、Ｖｒ−（Ｖａ＋Ｖｍ）と絶対値が同じ逆極性の−｛Ｖｒ−（Ｖａ＋Ｖｍ）｝の電圧とが１回ずつ印加されることにより、分極状態の劣化と改善とが１回ずつ生じる。このため、ビット線ＢＬ０およびＢＬ１に接続された選択メモリセル１ａにおいても、ディスターブが累積しないので、分極状態が劣化しない。すなわち、ビット線ＢＬ０およびＢＬ１に接続された選択メモリセル１ａでは、それぞれ、データ「０」および「１」が保持され続ける。
【００４５】
ここで、ビット線ＢＬ０に接続された選択メモリセル１ａにおいて、−｛Ｖｒ−（Ｖａ＋Ｖｍ）｝の電圧を印加する際に、その印加電圧が−Ｖａよりも小さければ、分極状態が点Ｈ〜点Ｉ間に変化する。この分極状態でビット線ＢＬ０に接続された選択メモリセル１ａに０Ｖを印加すれば、ビット線ＢＬ０に接続された選択メモリセル１ａにデータ「１」が再書き込みされることにより、データ「０」が破壊される。したがって、ビット線ＢＬ０に接続された選択メモリセル１ａにおいて、データ「０」の破壊を抑制するためには、−｛Ｖｒ−（Ｖａ＋Ｖｍ）｝の電圧を−Ｖａの電圧よりも大きくする必要がある。すなわち、−｛Ｖｒ−（Ｖａ＋Ｖｍ）｝の電圧と−Ｖａの電圧とは、以下の式（５）を満たしている。
【００４６】
−Ｖａ＜−｛Ｖｒ−（Ｖａ＋Ｖｍ）｝＜０  ・・（５）
上記した式（４）および（５）により、電圧ＶｒおよびＶａの電圧は、以下の式（６）を満たす。
【００４７】
４／３Ｖａ＜Ｖｒ＜７／３Ｖａ  ・・（６）
なお、第１実施形態では、電圧Ｖａに対する電圧Ｖｒの比率Ｖｒ／Ｖａは、図４に示した強誘電体膜１１ａの小さい厚みｄ１に対する強誘電体膜１１ｂの大きい厚みｄ２の比率ｄ２／ｄ１と対応する。
【００４８】
また、ビット線ＢＬ２およびＢＬ３に接続された選択メモリセル１ａの分極状態は、印加電圧がＶｒになることにより点Ｆに変化した後、印加電圧が−Ｖｒになることにより点Ａに変化する。この後、ビット線ＢＬ２およびＢＬ３に接続された選択メモリセル１ａでは、印加電圧が０Ｖになることによって、データ「３」が再書き込みされる。
【００４９】
（Ｔ４の期間：データ「２」の再書き込み動作）
このＴ４の期間では、図９に示すように、Ｔ３の期間が終了した後、選択ワード線ＷＬに０Ｖの電圧を印加するとともに、非選択ワード線ＷＬにＶａ−Ｖｍの電圧を印加する。また、ビット線ＢＬ０、ＢＬ１およびＢＬ３にＶａ−２Ｖｍの電圧を印加するとともに、ビット線ＢＬ２にＶａの電圧を印加する。これにより、図１６に示すように、ビット線ＢＬ０、ＢＬ１およびＢＬ３に接続された選択メモリセル１ａに印加される電圧は、−（Ｖａ−２Ｖｍ）となるとともに、ビット線ＢＬ２に接続された選択メモリセル１ａに印加される電圧は、−Ｖａとなる。また、ビット線ＢＬ０、ＢＬ１およびＢＬ３に接続された非選択メモリセル１ａに印加される電圧は、Ｖａ−Ｖｍ−（Ｖａ−２Ｖｍ）＝Ｖｍとなるとともに、ビット線ＢＬ２に接続された非選択メモリセル１ａに印加される電圧は、Ｖａ−Ｖｍ−Ｖａ＝−Ｖｍとなる。この後、図９に示すように、選択ワード線ＷＬ、非選択ワード線ＷＬおよび全てのビット線ＢＬ０〜ＢＬ３に０Ｖの電圧を印加する。
【００５０】
次に、選択ワード線ＷＬにＶａの電圧を印加するとともに、非選択ワード線ＷＬにＶｍの電圧を印加する。また、ビット線ＢＬ０、ＢＬ１およびＢＬ３に２Ｖｍの電圧を印加するとともに、ビット線ＢＬ２に０Ｖを印加する。これにより、図１６に示すように、ビット線ＢＬ０、ＢＬ１およびＢＬ３に接続された選択メモリセル１ａに印加される電圧は、Ｖａ−２Ｖｍとなるとともに、ビット線ＢＬ２に接続された選択メモリセル１ａに印加される電圧は、Ｖａとなる。また、ビット線ＢＬ０、ＢＬ１およびＢＬ３に接続された非選択メモリセル１ａに印加される電圧は、Ｖｍ−２Ｖｍ＝−Ｖｍとなるとともに、ビット線ＢＬ２に接続された非選択メモリセル１ａに印加される電圧は、Ｖｍとなる。この後、図９に示すように、選択ワード線ＷＬ、非選択ワード線ＷＬおよび全てのビット線ＢＬ０〜ＢＬ３に０Ｖの電圧を印加する。
【００５１】
このＴ４の期間において、各メモリセル１ａの分極状態は、図１７に示されるようになる。すなわち、非選択メモリセル１ａでは、Ｖａよりも小さいＶｍの電圧と、Ｖａと絶対値が同じ逆極性の−Ｖｍの電圧とが１回ずつ印加されることにより、分極状態の劣化と改善とが１回ずつ生じる。このため、非選択メモリセル１ａでは、ディスターブが累積しないので、分極状態が劣化しない。
【００５２】
また、ビット線ＢＬ０、ＢＬ１およびＢＬ３に接続された選択メモリセル１ａでは、Ｖａよりも小さいＶａ−２Ｖｍの電圧と、Ｖａ−２Ｖｍと絶対値が同じ逆極性の−（Ｖａ−２Ｖｍ）の電圧とが１回ずつ印加されることにより、分極状態の劣化と改善とが１回ずつ生じる。このため、ビット線ＢＬ０、ＢＬ１およびＢＬ３に接続された選択メモリセル１ａにおいても、ディスターブが累積しないので、分極状態が劣化しない。すなわち、ビット線ＢＬ０、ＢＬ１およびＢＬ３に接続された選択メモリセル１ａでは、それぞれ、データ「０」、「１」および「３」が保持され続ける。
【００５３】
また、ビット線ＢＬ２に接続された選択メモリセル１ａの分極状態は、印加電圧が−Ｖａになることにより点Ａ側に変化した後、印加電圧がＶａになることにより点Ｃに変化する。この後、ビット線ＢＬ２に接続された選択メモリセル１ａでは、印加電圧が０Ｖになることによって、データ「２」が再書き込みされる。
【００５４】
なお、第１実施形態では、電圧ＶｍおよびＶａが上記した式（４）を満たしているので、図９に示した印加電圧は、図９中のカッコ内の電圧となる。すなわち、Ｖｍおよび２Ｖｍは、それぞれ、１／３Ｖａおよび２／３Ｖａとなる。また、Ｖａ−ＶｍおよびＶａ−２Ｖｍは、それぞれ、２／３Ｖａおよび１／３Ｖａとなる。また、Ｖａ＋Ｖｍは、４／３Ｖａとなる。また、Ｖｒ−（Ｖａ−Ｖｍ）およびＶｒ−（Ｖａ＋Ｖｍ）は、それぞれ、Ｖｒ−２／３ＶａおよびＶｒ−４／３Ｖａとなる。
【００５５】
また、上記した８種類の印加電圧（０Ｖ、Ｖｒ、Ｖａ、１／３Ｖａ、２／３Ｖａ、４／３Ｖａ、Ｖｒ−２／３ＶａおよびＶｒ−４／３Ｖｒ）は、図１に示した電圧生成回路１０で生成される。そして、ワード線ＷＬ０〜ＷＬ３には、ロウデコーダ２を介して電圧生成回路１０で生成された電圧が印加されるとともに、ビット線ＢＬ０〜ＢＬ３には、カラムデコーダ３を介して電圧生成回路１０で生成された電圧が印加される。また、ワード線ＷＬ０〜ＷＬ３に印加される電圧は、ロウアドレスバッファ４を介して入力されたアドレスに基づいて制御されるとともに、ビット線ＢＬ０〜ＢＬ３に印加される電圧は、カラムアドレスバッファ５を介して入力されたアドレスに基づいて制御される。また、読み出し動作時には、リードアンプ８によりメモリセル１ａに記憶されたデータが読み出されるとともに、その読み出されたデータが出力バッファ９を介して外部に出力される。なお、メモリセル１ａにデータを書き込む際には、入力バッファ７およびライトアンプ６を介して行われる。
【００５６】
第１実施形態では、上記のように、ビット線ＢＬ０（ＢＬ１〜ＢＬ３）とワード線ＷＬ０−１（ＷＬ１−１〜ＷＬ３−１）と強誘電体膜１１ａとによって強誘電体キャパシタ１２ａを構成するとともに、ビット線ＢＬ０（ＢＬ１〜ＢＬ３）とワード線ＷＬ０−２（ＷＬ１−２〜ＷＬ３−２）と強誘電体膜１１ｂとによって強誘電体キャパシタ１２ｂを構成し、かつ、強誘電体膜１１ａおよび１１ｂの容量を互いに異ならせることによって、強誘電体キャパシタ１２ａおよび１２ｂの各々のヒステリシス特性を互いに異ならせることができる。これにより、強誘電体キャパシタ１２ａと強誘電体キャパシタ１２ｂとによって１つのメモリセル１ａを構成すれば、メモリセル１ａのヒステリシス特性は、強誘電体キャパシタ１２ａおよび１２ｂの各々の互いに異なるヒステリシス特性が合成されることにより、ヒステリシスの傾きが大きく変化する部分を複数有するようになる。したがって、互いに異なる容量を有する強誘電体キャパシタ１２ａおよび１２ｂによって１つのメモリセル１ａを構成することにより、多値の強誘電体メモリを得ることができる。この場合、ビット線ＢＬ０（ＢＬ１〜ＢＬ３）と交差するように、かつ、ビット線ＢＬ０（ＢＬ１〜ＢＬ３）を挟み込むようにワード線ＷＬ０−１（ＷＬ１−１〜ＷＬ３−１）およびワード線ＷＬ０−２（ＷＬ１−２〜ＷＬ３−２）を配置するとともに、ビット線ＢＬ０（ＢＬ１〜ＢＬ３）とワード線ＷＬ０（ＷＬ１〜ＷＬ３）とが交差する領域において、ビット線ＢＬ０（ＢＬ１〜ＢＬ３）とワード線ＷＬ０−１（ＷＬ１−１〜ＷＬ３−１）との間、および、ビット線ＢＬ０（ＢＬ１〜ＢＬ３）とワード線ＷＬ０−２（ＷＬ１−２〜ＷＬ３−２）との間に、それぞれ、互いに異なる容量を有する強誘電体膜１１ａおよび１１ｂを設けることによって、互いに異なるヒステリシス特性を有する強誘電体キャパシタ１２ａおよび１２ｂがビット線ＢＬ０（ＢＬ１〜ＢＬ３）の表面に対して垂直方向に積層された構造を有するメモリセル１ａを形成することができる。これにより、互いに異なるヒステリシス特性を有する強誘電体キャパシタ１２ａおよび１２ｂがビット線ＢＬ０（ＢＬ１〜ＢＬ３）の表面に対して平行な方向に配列された構造を有するメモリセル１ａに比べて、メモリセル１ａの平面積を小さくすることができる。その結果、多値の強誘電体メモリの小型化を図ることができる。
【００５７】
また、第１実施形態では、上記のように、強誘電体キャパシタ１２ａの強誘電体膜１１ａおよび強誘電体キャパシタ１２ｂの強誘電体膜１１ｂを、それぞれ、互いに異なる厚みを有するように構成することによって、容易に、強誘電体膜１１ａおよび１１ｂの各々の容量を互いに異ならせることができる。これにより、容易に、強誘電体キャパシタ１２ａおよび１２ｂの各々のヒステリシス特性を互いに異ならせることができる。
【００５８】
また、第１実施形態では、上記のように、強誘電体膜１１ａおよび１１ｂを同じ強誘電体材料により構成し、かつ、強誘電体膜１１ａの厚みｄ１に対する強誘電体膜１１ｂの厚みｄ２の比率ｄ２／ｄ１が上記した式（１）を満たすように厚みｄ１およびｄ２を設定することによって、強誘電体メモリを動作させる際に使用する電圧Ｖａを強誘電体膜１１ａの厚みｄ１に対応させるとともに、強誘電体メモリを動作させる際に使用する電圧Ｖｒを強誘電体膜１１ｂの厚みｄ２に対応させることにより、電圧Ｖａ（ｄ１）およびＶｒ（ｄ２）を上記した式（１）を満たすように設定すれば、再書き込み動作時にメモリセル１ａの分極状態が劣化するのを抑制することができる。
【００５９】
また、第１実施形態では、上記のように、選択メモリセル１ａに対する読み出しおよび再書き込み動作におけるＴ２〜Ｔ４の期間において、非選択メモリセル１ａに対して、Ｖｍの電圧およびＶｍの電圧とは逆極性の−Ｖｍの電圧が同じ回数ずつ印加されるように構成することによって、読み出しおよび再書き込み動作を通じて、非選択メモリセル１ａの分極状態の劣化および改善がそれぞれ同じ回数ずつ生じるので、非選択メモリセル１ａの分極状態が劣化するのを抑制することができる。
【００６０】
（第２実施形態）
図１８は、本発明の第２実施形態による強誘電体メモリのメモリセルの構造を示した断面図であり、図１９は、図１８に示した第２実施形態による強誘電体メモリのメモリセルのヒステリシス特性図である。
【００６１】
図１８および図１９を参照して、この第２実施形態では、上記第１実施形態と同様、ビット線ＢＬ０（ＢＬ１〜ＢＬ３）と、そのビット線ＢＬ０（ＢＬ１〜ＢＬ３）と交差するように、かつ、ビット線ＢＬ０（ＢＬ１〜ＢＬ３）を挟み込むように配置されたワード線ＷＬ０−１（ＷＬ１−１〜ＷＬ３−１）およびワード線ＷＬ０−２（ＷＬ１−２〜ＷＬ３−２）とを含んでいる。また、ビット線ＢＬ０（ＢＬ１〜ＢＬ３）とワード線ＷＬ０（ＷＬ１〜ＷＬ３）とが交差する領域に配置された２つの強誘電体キャパシタ２２ａおよび２２ｂによって、１つのメモリセル２１ａが構成されている。
【００６２】
強誘電体キャパシタ２２ａおよび２２ｂは、それぞれ、数十ｎｍ〜数百ｎｍの厚みを有するＰＺＴからなる強誘電体膜２３ａおよび２３ｂを含んでいる。この強誘電体膜２３ａは、ワード線ＷＬ０−１（ＷＬ１−１〜ＷＬ３−１）と、ビット線ＢＬ０〜ＢＬ３との間に配置されているとともに、強誘電体膜２３ｂは、ワード線ＷＬ０−２（ＷＬ１−２〜ＷＬ３−２）と、ビット線ＢＬ０〜ＢＬ３との間に配置されている。また、強誘電体膜２３ａおよび２３ｂは、それぞれ、互いに異なる厚みを有する。強誘電体膜２３ａおよび２３ｂの各々の厚みをｄ１１およびｄ１２とする場合、強誘電体膜２３ａの厚みｄ１１に対する強誘電体膜２３ｂの厚みｄ１２の比率ｄ１２／ｄ１１は、上記した第１実施形態の式（１）を満たすように設定されている。なお、強誘電体キャパシタ２２ａおよび２２ｂは、それぞれ、本発明の「第１強誘電体キャパシタ」および「第２強誘電体キャパシタ」の一例である。また、強誘電体膜２３ａおよび２３ｂは、それぞれ、本発明の「第１強誘電体膜」および「第２強誘電体膜」の一例である。
【００６３】
ここで、第２実施形態では、上記第１実施形態と異なり、強誘電体膜２３ａの厚みｄ１１に対する強誘電体膜２３ｂの厚みｄ１２の比率ｄ１２／ｄ１１は、約２になるように設定されている。すなわち、第２実施形態のメモリセル２１ａは、上記第１実施形態のメモリセル１ａの合成ヒステリシス特性とは異なる合成ヒステリシス特性（図１９参照）を有する。図１９に示した第２実施形態の合成ヒステリシス特性において、図１９中の点Ａ〜点Ｊは、図７および図８に示した第１実施形態の合成ヒステリシス特性図の点Ａ〜点Ｊに対応している。そして、第２実施形態のメモリセル２１ａの合成ヒステリシス特性は、点Ｃに対応する電圧Ｖａが１／２Ｖｒに設定されているとともに、点Ｈに対応する電圧−Ｖａが−１／２Ｖｒに設定されている。
【００６４】
なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。
【００６５】
図２０は、本発明の第２実施形態による強誘電体メモリの読み出しおよび再書き込み動作を説明するための電圧波形図である。図２０を参照して、この第２実施形態の読み出しおよび再書き込み動作では、電圧Ｖａが１／２Ｖｒに設定されていることにより、図９に示した第１実施形態の読み出しおよび再書き込み動作において使用された印加電圧が以下のように設定されている。
【００６６】
すなわち、第２実施形態の読み出しおよび再書き込み動作では、第１実施形態の読み出しおよび再書き込み動作において使用された印加電圧Ｖａおよび１／３Ｖａが、それぞれ、１／２Ｖａおよび１／６Ｖａに設定されている。また、印加電圧２／３ＶａおよびＶｒ−４／３Ｖａが、１／３Ｖｒに設定されている。また、印加電圧４／３ＶａおよびＶｒ−２／３Ｖａが、２／３Ｖｒに設定されている。したがって、第２実施形態の読み出しおよび再書き込み動作では、８種類の印加電圧を使用した第１実施形態と異なり、６種類の印加電圧（０Ｖ、Ｖｒ、１／２Ｖｒ、１／３Ｖｒ、２／３Ｖｒおよび１／６Ｖｒ）が使用される。
【００６７】
なお、第２実施形態では、上記のように印加電圧が変更されたこと以外は、上記第１実施形態の読み出しおよび再書き込み動作と同様の動作が行われる。
【００６８】
第２実施形態では、上記のように、ビット線ＢＬ０（ＢＬ１〜ＢＬ３）と交差するように、かつ、ビット線ＢＬ０（ＢＬ１〜ＢＬ３）を挟み込むようにワード線ＷＬ０−１（ＷＬ１−１〜ＷＬ３−１）およびワード線ＷＬ０−２（ＷＬ１−２〜ＷＬ３−２）を配置するとともに、ビット線ＢＬ０（ＢＬ１〜ＢＬ３）とワード線ＷＬ０（ＷＬ１〜ＷＬ３）とが交差する領域において、ビット線ＢＬ０（ＢＬ１〜ＢＬ３）とワード線ＷＬ０−１（ＷＬ１−１〜ＷＬ３−１）との間、および、ビット線ＢＬ０（ＢＬ１〜ＢＬ３）とワード線ＷＬ０−２（ＷＬ１−２〜ＷＬ３−２）との間に、それぞれ、互いに異なる厚みを有する強誘電体膜２３ａおよび２３ｂを設けることによって、互いに異なるヒステリシス特性を有する強誘電体キャパシタ２２ａおよび２２ｂがビット線ＢＬ０（ＢＬ１〜ＢＬ３）の表面に対して垂直方向に積層された構造を有するメモリセル２１ａを形成することができるので、メモリセル２１ａの平面積を小さくすることができる。その結果、上記第１実施形態と同様、多値の強誘電体メモリの小型化を図ることができる。
【００６９】
また、第２実施形態では、上記のように、強誘電体膜２３ａおよび２３ｂを同じ強誘電体材料により構成し、かつ、強誘電体膜２３ａの厚みｄ１１に対する強誘電体膜２３ｂの厚みｄ１２の比率ｄ１２／ｄ１１が約２になるように厚みｄ１１およびｄ１２を設定することによって、第１実施形態の強誘電体メモリを動作させる際に使用した印加電圧Ｖａを第２実施形態では１／２Ｖｒにすることができる。これにより、第２実施形態では、読み出しおよび再書き込み動作で使用する印加電圧を６種類（０Ｖ、Ｖｒ、１／２Ｖｒ、１／３Ｖｒ、２／３Ｖｒおよび１／６Ｖｒ）に減らすことができるので、電圧生成回路（図示せず）の構成を簡素化することができる。
【００７０】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００７１】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００７２】
たとえば、上記第１および第２実施形態では、ＰＺＴからなる強誘電体膜を用いたが、本発明はこれに限らず、ＰＺＴ以外の強誘電体材料からなる強誘電体膜を用いてもよい。ＰＺＴ以外の強誘電体材料としては、たとえば、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）およびＢＬＴ（（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）などがある。
【００７３】
また、上記第１および第２実施形態では、１つのメモリセルに含まれる２つの強誘電体膜を同じ強誘電体材料により構成したが、本発明はこれに限らず、１つのメモリセルに含まれる２つの強誘電体膜を互いに異なる強誘電体材料により構成してもよい。この場合、２つの強誘電体膜の各々の容量が互いに異なっていれば、２つの強誘電体膜の厚みを同じにしてもよい。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１実施形態による強誘電体メモリの全体構成を示した図である。
【図２】図１に示した第１実施形態による強誘電体メモリのメモリセルアレイの斜視図である。
【図３】図１に示した第１実施形態による強誘電体メモリのメモリセルアレイの平面図である。
【図４】図３の１００−１００線に沿った断面図である。
【図５】図１に示した第１実施形態による強誘電体メモリのメモリセルの回路図である。
【図６】図１に示した第１実施形態による強誘電体メモリのメモリセルアレイの回路図である。
【図７】図１に示した第１実施形態による強誘電体メモリのメモリセルのヒステリシス特性図である。
【図８】図１に示した第１実施形態による強誘電体メモリのメモリセルのヒステリシス特性図である。
【図９】本発明の第１実施形態による強誘電体メモリの読み出しおよび再書き込み動作を説明するための電圧波形図である。
【図１０】本発明の第１実施形態による強誘電体メモリの読み出しおよび再書き込み動作を説明するための電圧配置図である。
【図１１】本発明の第１実施形態による強誘電体メモリの読み出しおよび再書き込み動作を説明するためのヒステリシス特性図である。
【図１２】本発明の第１実施形態による強誘電体メモリの読み出しおよび再書き込み動作を説明するための電圧配置図である。
【図１３】本発明の第１実施形態による強誘電体メモリの読み出しおよび再書き込み動作を説明するためのヒステリシス特性図である。
【図１４】本発明の第１実施形態による強誘電体メモリの読み出しおよび再書き込み動作を説明するための電圧配置図である。
【図１５】本発明の第１実施形態による強誘電体メモリの読み出しおよび再書き込み動作を説明するためのヒステリシス特性図である。
【図１６】本発明の第１実施形態による強誘電体メモリの読み出しおよび再書き込み動作を説明するための電圧配置図である。
【図１７】本発明の第１実施形態による強誘電体メモリの読み出しおよび再書き込み動作を説明するためのヒステリシス特性図である。
【図１８】本発明の第２実施形態による強誘電体メモリのメモリセルの構造を示した断面図である。
【図１９】図１８に示した第２実施形態による強誘電体メモリのメモリセルのヒステリシス特性図である。
【図２０】本発明の第２実施形態による強誘電体メモリの読み出しおよび再書き込み動作を説明するための電圧波形図である。
【符号の説明】
【００７５】
１ａ、２１ａ  メモリセル
１１ａ、２３ａ  強誘電体膜（第１強誘電体膜）
１１ｂ  ２３ｂ  強誘電体膜（第２強誘電体膜）
１２ａ、２２ａ  強誘電体キャパシタ（第１強誘電体キャパシタ）
１２ｂ、２２ｂ  強誘電体キャパシタ（第２強誘電体キャパシタ）
ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３  ビット線
ＷＬ０−１、ＷＬ１−１、ＷＬ２−１、ＷＬ３−１  ワード線（第１ワード線）
ＷＬ０−２、ＷＬ１−２、ＷＬ２−２、ＷＬ３−２  ワード線（第２ワード線）
【図１】
2007123528.tif 000003
【図２】
2007123528.tif 000004
【図３】
2007123528.tif 000005
【図４】
2007123528.tif 000006
【図５】
2007123528.tif 000007
【図６】
2007123528.tif 000008
【図７】
2007123528.tif 000009
【図８】
2007123528.tif 000010
【図９】
2007123528.tif 000011
【図１０】
2007123528.tif 000012
【図１１】
2007123528.tif 000013
【図１２】
2007123528.tif 000014
【図１３】
2007123528.tif 000015
【図１４】
2007123528.tif 000016
【図１５】
2007123528.tif 000017
【図１６】
2007123528.tif 000018
【図１７】
2007123528.tif 000019
【図１８】
2007123528.tif 000020
【図１９】
2007123528.tif 000021
【図２０】
2007123528.tif 000022