(57)【要約】【課題】反射信号吸収素子をメモリコントローラの内部や外部に設けることなく、低消費電力化を図り、かつ構成の簡略化を可能にしたメモリシステムを提供する。【解決手段】バス配線３Ｂにはメモリモジュール４Ａ〜４Ｄからなる第１のメモリ群４０が接続され、バス配線３Ｃにはメモリモジュール５Ａ〜５Ｄからなる第２のメモリ群５０が接続されている。バス配線３Ｂ，３Ｃに対してバス配線３ＡがＴ字型に接続され、このバス配線３Ａにメモリコントローラ２が接続されることで、メモリコントローラ２は第１，第２のメモリ群４０，５０の中間に位置する。バス配線３Ｂ，３Ｃの両端にあるメモリモジュール４Ａ，５Ｄは終端抵抗を有し、第１，第２のメモリ群４０，５０の中のメモリモジュールのいずれかがアクティブになると、メモリコントローラ２は、メモリモジュール４Ａ，５Ｄの終端抵抗の両方または一方をオンにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリコントローラと、
前記メモリコントローラから導出されて複数に分岐された複数のバス配線を有するバスと、
前記複数のバス配線にそれぞれ１つ以上のメモリを接続してなるメモリ群とを備え、
前記メモリ群は、前記複数のバス配線の、少なくとも前記メモリコントローラから最も離れた位置にそれぞれ接続されたメモリが反射信号吸収素子を有し、
前記メモリコントローラは、前記メモリ群のうちいずれかのメモリがアクティブになったとき、そのアクティブになったメモリのバス配線以外の他のバス配線の前記メモリが有する前記反射信号吸収素子をオンにすることを特徴とするメモリシステム。
【請求項２】
前記バスは、２つに分岐された２つのバス配線から構成された請求項１に記載のメモリシステム。
【請求項３】
前記バスは、３つ以上に分岐された３つ以上のバス配線から構成された請求項１に記載のメモリシステム。
【請求項４】
前記メモリ群を構成する全てのメモリは、前記反射信号吸収素子を備えたことを特徴とする請求項１に記載のメモリシステム。
【請求項５】
前記反射信号吸収素子は、終端抵抗であることを特徴とする請求項１に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリコントローラによってメモリ（メモリモジュールを含む。）の書き込み／読み出しを行うメモリシステムに関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータ（ＰＣ）の半導体メモリは、ＤＲＡＭ（Dynamic Random Access Memory）からなるＤＤＲ（Double Data Rate）１メモリから、更に高速なＤＤＲ２ＳＤＲＡＭ（Synchronous DRAM）へ移行しつつある。このＤＤＲ２ＳＤＲＡＭには、ＯＤＴ（On Die Termination）と呼ばれる機能が設けられている。このＯＤＴは、ＤＲＡＭ内に終端抵抗を設け、１つのＤＲＡＭがアクティブにあるとき、同一バス上にあるアクセスされていないＤＲＡＭのＯＤＴをアクティブにして反射信号を吸収し、アクティブ中のメモリの信号波形の劣化防止を図り、これによりＤＲＡＭの誤動作の低減及び高速化を可能にしている。
【０００３】
ＤＲＡＭ内に終端抵抗を有するメモリモジュールとして、例えば、複数のＤＲＡＭをランク１とランク２の２つのメモリ群に分け、このメモリ群との接続が最短になるようにしてＴ型分岐のバスを配線し、このＴ型分岐点にコマンドアドレスレジスタ（ＣＡＲ）のバスを接続した構成とし、Ｔ型分岐の一方のＤＲＡＭがアクセスされているときには、他方のＤＲＡＭの終端抵抗をオンにして波形の乱れを抑制できるようにした構成が知られている（例えば、特許文献１参照。）。
【０００４】
なお、メモリモジュールからメモリコントローラ（ＭＣ）に送信された信号のＭＣの信号入出力部における反射信号に対しては、ＭＣ内またはＭＣの近傍に外付けした終端抵抗により上記信号入出力部からの反射信号を吸収している。
【特許文献１】特開２００４−１５２１３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、従来のメモリモジュールによると、メモリコントローラ内またはその近傍に終端抵抗を設けた構成では、一般にメモリバスが数十〜数百本になるため、バスのそれぞれに終端抵抗を設けることは困難であり、更に、それらのＯＮ／ＯＦＦを電気的にコントロールすることも現実的ではなく、可能であっても消費電力が増大するため、ノート型ＰＣ等には使用できない。
【０００６】
更に、特許文献１によると、メモリモジュールをランク１とランク２に分け、一対のメモリモジュールの相互間のバスをＴ型分岐にする必要があり、Ｔ型分岐が多数になるために配線パターンに制約が生じ、配線等の構成が複雑になる。また、コマンドレジスタへ漏れ出た反射信号は、抑制することができない。
【０００７】
従って、本発明の目的は、反射信号吸収素子をメモリコントローラの内部や外部に設けることなく、低消費電力化を図り、かつ構成の簡略化を可能にしたメモリシステムを提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様は、上記目的を達成するため、以下のメモリシステムを提供する。
【０００９】
［１］メモリコントローラと、前記メモリコントローラから導出されて複数に分岐された複数のバス配線を有するバスと、前記複数のバス配線にそれぞれ１つ以上のメモリを接続してなるメモリ群とを備え、前記メモリ群は、前記複数のバス配線の、少なくとも前記メモリコントローラから最も離れた位置にそれぞれ接続されたメモリが反射信号吸収素子を有し、前記メモリコントローラは、前記メモリ群のうちいずれかのメモリがアクティブになったとき、そのアクティブになったメモリのバス配線以外の他のバス配線の前記メモリが有する前記反射信号吸収素子をオンにすることを特徴とするメモリシステム。
【００１０】
上記メモリシステムによれば、アクティブとなったメモリのバス配線以外の他のバス配線のメモリの反射吸収素子をオンにすることにより、アクティブとなったメモリへの書き込み信号、またはアクティブとなったメモリから読み出した読み出し信号を反射信号吸収素子で吸収するので、書き込み信号または読み出し信号が反射してアクティブとなったメモリに戻ってデータ信号に影響を与えるのを防ぐことができる。
【００１１】
上記メモリには、ＤＲＡＭ、ＤＤＲ２ＳＤＲＡＭ等の高速メモリや、複数の半導体メモリチップからなるメモリモジュールが含まれる。上記バスには、データバスが含まれる。
【００１２】
[２]前記バスは、２つに分岐された２つのバス配線から構成された前記[１]に記載のメモリシステム。インピーダンスコントロールのなされた２分岐の構成についてもアクティブとなったメモリを含むバス配線と反対側のバス配線に属するメモリの反射信号吸収素子をオンにすることにより、反射信号がデータ信号に影響を与えるのを防ぐことができる。
【００１３】
[３]前記バスは、３つ以上に分岐された３つ以上のバス配線から構成された前記[１]に記載のメモリシステム。インピーダンスコントロールのなされた３分岐以上の構成についてもアクティブとなったメモリを含むバス配線以外のバス配線に属するメモリの反射信号吸収素子をオンにすることにより同様の機能を実現することができる。
【００１４】
[４]前記メモリ群を構成する全てのメモリは、前記反射信号吸収素子を備えたことを特徴とする前記[１]に記載のメモリシステム。
【００１５】
[５］前記反射信号吸収素子は、終端抵抗であることを特徴とする前記[１]に記載のメモリシステム。
【発明の効果】
【００１６】
本発明によれば、反射信号吸収素子をメモリコントローラの内部や外部に設けることなく、低消費電力化を図り、かつ構成を簡略化することができる。
【発明を実施するための最良の形態】
【００１７】
［第１の実施の形態］
（メモリシステムの構成）
図１は、本発明の第１の実施の形態に係るメモリシステムを示す。このメモリシステム１は、メモリコントローラ２と、メモリコントローラ２から導出されて複数に分岐されたバス３とを有する。
【００１８】
バス３は、メモリコントローラ２に接続されたバス配線３Ａと、バス配線３Ａの端部の両側にＴ字型を成すように一直線上に延伸されたバス配線３Ｂ，３Ｃとから構成されている。
【００１９】
バス配線３Ｂには、第１のメモリ群４０を構成する複数のメモリモジュール４Ａ，４Ｂ，４Ｃ，４Ｄが接続され、バス配線３Ｃには、第２のメモリ群５０を構成する複数のメモリモジュール５Ａ，５Ｂ，５Ｃ，５Ｄが接続されている。
【００２０】
なお、メモリモジュールの数は、全体で８個としたが、任意の数にすることができる。また、メモリモジュール４Ａ〜４Ｄ，５Ａ〜５Ｄは、図示を省略しているが、電源回路等から電源供給が行われている。
【００２１】
バス配線３Ａ，３Ｂ，３Ｃは、図では１本で表しているが、実際には、それぞれが複数本からなるデータバス、アドレスバス及びコントロールバスを含んでいる。また、バス配線３Ａ〜３ＣのＴ字型部分は、バス配線３Ａが最短になるようにメモリコントローラ２の近傍に形成される。すなわち、バス配線３Ａは、アクティブにあるメモリモジュールからの読み出し信号が、メモリコントローラ２の信号入出力端で反射するのを最小限にとどめるために、可能な限り短く配線されていることが望ましい。
【００２２】
メモリコントローラ２は、例えば、ＸＩＬＩＮＸ社のＦＰＧＡ（Field Programmable Gate Array）による「Ｓｐａｒｔａｎ−３」（登録商標）を用いることができる。「Ｓｐａｒｔａｎ−３」の場合、プログラムの書き込まれた図示せぬＲＯＭが接続され、そのプログラムに従ってメモリモジュール４Ａ〜５Ｄを動作させる構成になっている。また、メモリコントローラ２は、メモリモジュールの反射信号吸収素子をオン／オフ制御するＯＤＴ信号（ＯＤＴ、ＯＤＴ１）２３を出力するＯＤＴ制御端子２０を備えている。ＯＤＴ制御端子２０には、ＯＤＴ信号線２１が接続されている。そして、ＯＤＴ信号線２１は、メモリモジュール４Ａ〜４Ｄ，５Ａ〜５ＤのそれぞれのＯＤＴ制御端子に接続されている。
【００２３】
メモリモジュール４Ａ〜４Ｄ，５Ａ〜５Ｄは、例えば、ＤＤＲ２ＳＤＲＡＭからなる半導体メモリを用いて構成されている。メモリモジュール４Ａ〜４Ｄ，５Ａ〜５Ｄは、反射信号吸収素子である終端抵抗（例えば、５０〜１５０Ω）及びその終端抵抗をオン／オフするための駆動手段を内蔵している。なお、第１，第２のメモリ群４０，５０の最も外側に位置するメモリモジュール４Ａ，５Ａのみが、終端抵抗及びその終端抵抗をオン／オフするための駆動手段を内蔵していてもよい。
【００２４】
（メモリモジュールの内部構成）
図２は、メモリモジュール４Ａの内部構成を示す。なお、メモリモジュール４Ｂ〜４Ｄ、５Ａ〜５Ｄは、メモリモジュール４Ａと同一構成であるので、以下においては説明を省略する。
【００２５】
メモリモジュール４Ａは、メモリ回路１１と、メモリ回路１１の信号入出力部１８のライン１７に接続されたバス接続部１２と、メモリ回路１１の信号入出力部１８の各データ線に一端が接続された純抵抗からなる複数の終端抵抗１３と、各終端抵抗１３をオンにするときにスイッチングされる複数のスイッチ１４と、終端抵抗１３に電源供給を行うＩ／Ｏ（入出力）電源端子１５と、スイッチ１４をオン／オフ制御するＯＤＴ信号２３がＯＤＴ信号線２１を介してメモリコントローラ２から付与されるＯＤＴ制御端子１６とを備えている。
【００２６】
図２において、メモリ回路１１の信号入出力部１８のライン１７は、バス配線３Ｂに対応して、それぞれが複数本からなるデータ線、アドレス線、及びコントロール線を有している。
【００２７】
（メモリシステムの動作）
次に、メモリシステム１の動作を図３および図４を参照して説明する。図３（ａ）は、メモリモジュール４Ｂへの書み込み動作を示し、図３（ｂ）はメモリモジュール４Ａへの書き込み動作を示し、図４（ａ）は、メモリモジュール４Ｂからの読み出し動作を示し、図４（ｂ）はメモリモジュール４Ａからの読み出し動作を示す。
【００２８】
（１）メモリモジュール４Ｂへの書き込み
図３（ａ）において、書き込み前は、メモリモジュール４Ａ〜５Ｄがスタンバイ（待機状態）にあり、それぞれの信号入出力部１８は、ハイインピーダンスになっている。ここで、例えば、メモリコントローラ２からメモリモジュール４Ｂにデータを書き込むとすると、メモリコントローラ２は、バス配線３Ａ，３Ｂを介してメモリモジュール４Ｂにチップセレクト信号を出力するとともに、メモリモジュール４Ａ，５ＡにＯＤＴ信号線２１を介してＯＤＴ信号２３を出力する。ＯＤＴ信号２３は、例えば、データ入出力、データストローブ、ライトデータマスク等の信号に同期して出力される。更に、メモリコントローラ２は、メモリモジュール４Ａ〜５Ｄに向けて、書き込み信号３０をバス配線３Ａへ出力する。
【００２９】
メモリコントローラ２からのチップセレクト信号を受信したメモリモジュール４Ｂのみがアクティブ（動作状態）になり、他のメモリモジュール４Ａ，４Ｃ，４Ｄ，５Ａ〜５Ｄは、スタンバイ状態を維持する。アクティブになったメモリモジュール４Ｂは、メモリコントローラ２からの書き込み信号３０をメモリ回路１１に書き込む動作を開始する。
【００３０】
一方、メモリモジュール４Ａ，５Ａでは、スタンバイ状態を維持しながら、メモリコントローラ２からのＯＤＴ信号２３によってスイッチ１４がオンになり、これにより終端抵抗１３がオン、すなわち終端抵抗１３がアクティブになり、メモリモジュール４Ａ，５Ａの信号入出力部１８はローインピーダンスになる。
【００３１】
この結果、バス配線３Ｂ，３Ｃを介してメモリモジュール４Ａ，５Ａに到達した書き込み信号３０は、終端抵抗１３に吸収され、反射信号は信号入出力部１８から発生せず、或いは抑制される。なお、終端抵抗１３で吸収しきれずに信号入出力部１８で反射して、メモリモジュール４Ａ，５Ａからバス配線３Ｂ，３Ｃへ進行した反射信号は、バス配線３Ｂ，３Ｃを往復する過程でメモリモジュール４Ａ，５Ａの終端抵抗１３で吸収されるので、メモリモジュール４Ｂの書き込み信号３０に影響を及ぼすことはない。
【００３２】
なお、終端抵抗１３がオフのメモリモジュール４Ｃ，４Ｄ，５Ａ〜５Ｃは、ハイインピーダンスにあるため、それぞれの信号入出力部１８で書き込み信号３０を反射する可能性があるが、反射信号が発生したとしても、その反射信号はメモリモジュール４Ａ，５Ａの終端抵抗１３で吸収されるので問題は生じない。
【００３３】
また、電力消費の増大は避けられないが、メモリモジュール４Ａ，５Ａと同時に、メモリモジュール４Ｃ，４Ｄ，５Ｂ〜５Ｄの全ての終端抵抗をオンにすることも可能であり、これによって反射信号を完全に抑制することができる。
【００３４】
（２）外側のメモリモジュール４Ａへの書き込み
図３（ｂ）は、第１のメモリ群４０の最も外側のメモリモジュール４Ａにデータ書き込みを行うときの信号の経路を示す。この場合、メモリコントローラ２は、バス配線３Ａ，３Ｂを介してメモリモジュール４Ａにチップセレクト信号を出力するとともに、メモリモジュール５ＡにＯＤＴ信号線２１を介してＯＤＴ信号２３を出力する。更に、メモリコントローラ２は、メモリモジュール４Ａ〜５Ｄに向けて、書き込み信号３０をバス配線３Ａへ出力する。このとき、メモリモジュール４ＡのＯＤＴ制御端子１６にはＯＤＴ信号２３を印加しない。これにより、メモリモジュール５Ａの終端抵抗１３がオンになり、メモリモジュール４Ａはスイッチ１４がオフになるので終端抵抗１３はオープンになる。
【００３５】
メモリコントローラ２からのチップセレクト信号を受信したメモリモジュール４Ａのみがアクティブ（動作状態）になり、他のメモリモジュール４Ｂ，４Ｃ，４Ｄ，５Ａ〜５Ｄは、スタンバイ状態を維持する。アクティブになったメモリモジュール４Ａは、メモリコントローラ２からの書き込み信号３０をメモリ回路１１に書き込む動作を開始する。
【００３６】
メモリコントローラ２からバス配線３Ｃを経てメモリモジュール５Ａに向かった書き込み信号３０は、メモリモジュール５Ａの終端抵抗１３に到達して吸収される。これにより、メモリモジュール５Ａからメモリモジュール４Ａに向かう反射信号は発生せず、或いは抑制され、メモリモジュール４Ａの信号波形に影響を及ぼすことが無くなる。
【００３７】
なお、図３（ｂ）において、反対側のメモリモジュール５Ａにデータ書き込みを行う場合は、メモリコントローラ２によってメモリモジュール４Ａの終端抵抗１３をオンにし、メモリモジュール５Ａの終端抵抗１３をオープンにすればよい。
【００３８】
（３）メモリモジュール４Ｂからの読み出し
図４（ａ）は、メモリモジュール４Ｂからのデータ読み出し時の信号の経路を示す。例えば、メモリコントローラ２がメモリモジュール４Ｂからデータ信号（読み出し信号３１）を読み出す場合、メモリコントローラ２は、チップセレクト信号をメモリモジュール４Ｂへ出力するとともに、ＯＤＴ信号線２１を介してメモリモジュール４Ａ，５ＡのＯＤＴ制御端子１６にＯＤＴ信号２３を印加してスイッチ１４をオンにし、メモリモジュール４Ａ，５Ａのそれぞれの終端抵抗１３をアクティブにする。
【００３９】
アクティブになったメモリモジュール４Ｂからメモリコントローラ２によって読み出された読み出し信号３１は、バス配線３Ｂ，３Ａを経てメモリコントローラ２に取り込まれる。一方、メモリモジュール４Ｂからメモリモジュール４Ａへ進行した読み出し信号３１は、メモリモジュール４Ａの終端抵抗１３で吸収される。また、メモリモジュール４Ｂからバス配線３Ｂ，３Ｃを経てメモリモジュール５Ａへ進行した読み出し信号３１は、メモリモジュール５Ａの終端抵抗１３で吸収され、反射信号を発生せず、或いは反射信号を抑制する。
【００４０】
なお、終端抵抗１３がオフのメモリモジュール４Ｃ，４Ｄ，５Ｂ〜５Ｄは、ハイインピーダンスにあるため、それぞれの信号入出力部１８で読み出し信号３１を反射する可能性があるが、反射信号が発生したとしても、その反射信号はメモリモジュール４Ａ，５Ａの終端抵抗１３で吸収されるので問題は生じない。
【００４１】
（４）外側のメモリモジュール４Ａからの読み出し
図４（ｂ）は、外側のメモリモジュール４Ａからデータをメモリコントローラ２により読み出したときの信号の経路を示す。この場合、メモリコントローラ２は、バス配線３Ａ，３Ｂを介してメモリモジュール４Ａにチップセレクト信号を出力するとともに、一方の外側のメモリモジュール５ＡにＯＤＴ信号線２１を介してＯＤＴ信号２３を出力する。このとき、メモリモジュール４ＡのＯＤＴ制御端子１６にはＯＤＴ信号２３を印加しない。これにより、メモリモジュール５Ａの終端抵抗１３がオンになり、メモリモジュール４Ａの終端抵抗１３はオープンになる。
【００４２】
メモリモジュール４Ａからメモリコントローラ２によって読み出された読み出し信号３１は、バス配線３Ｂ，３Ａを経てメモリコントローラ２に取り込まれる。一方、バス配線３Ｂ，３Ｃを経てメモリモジュール５Ａに到達した読み出し信号３１は、メモリモジュール５Ａの終端抵抗１３によって吸収され、反射信号を発生せず、或いは反射信号を抑制する。
【００４３】
メモリモジュール４Ａがアクティブにあるとき、メモリモジュール４Ｃ，４Ｄ，５Ｂ〜５Ｄは、ハイインピーダンスにあるため、それぞれの信号入出力部１８で読み出し信号３１を反射する可能性があるが、反射信号が発生したとしても、その反射信号はメモリモジュール５Ａの終端抵抗１３で吸収されるので問題は生じない。
【００４４】
なお、図４（ｂ）において、反対側のメモリモジュール５Ａからメモリコントローラ２によりデータを読み出す場合は、メモリコントローラ２によってメモリモジュール４Ａの終端抵抗１３をオンにし、メモリモジュール５Ａの終端抵抗１３をオープンにすればよい。
【００４５】
以上は、メモリモジュール４Ａ，４Ｂ，５Ａを動作させた場合であったが、その他のメモリモジュール４Ｃ，５Ｂ〜５Ｄのいずれかによる書き込み／読み出し時にも、両側のメモリモジュール４Ａ，５Ａの終端抵抗１３をオンにすることで、メモリモジュール４Ａ，５Ａから反射信号が生じるのを抑制することができる。
【００４６】
（第１の実施の形態の効果）
本実施の形態によれば、下記の効果を奏する。
（イ）従来必要としたメモリコントローラ２の内部や外部に終端抵抗を設ける必要がないため、コスト低減が図れ、かつ終端抵抗による電力消費を低減することができる。
（ロ）メモリコントローラ２の近傍でバス配線をＴ字型にし、その両側に第１，第２のメモリ群４０，５０を配置し、それぞれの外側に終端抵抗１３を有するメモリモジュール４Ａ，５Ａを配置した構成により、アクティブ状態にあるメモリモジュールの動作に起因する反射信号は、両側のメモリモジュール４Ａ，５Ａの終端抵抗１３で吸収されるので、信号品質の向上及びメモリアクセスの高速化を図ることができる。
（ハ）バス配線３Ａの長さを最短にすることにより、メモリコントローラ２の信号入出力部１８における反射信号の発生を抑制することができる。
（ニ）メモリモジュール４Ａ〜５Ｄからなるメモリ群の中間にメモリコントローラ２を配設したことにより、メモリコントローラ２からバス配線３Ａ，３Ｂの両端のメモリモジュール４Ａ，５Ａの終端処理を自由に制御することができる。
（ホ）メモリモジュール４Ａ，５Ａは、同一バス配線に接続されている他のメモリモジュールと同等の仕様であるため、精度の良い終端処理をすることができ、それによって信号品質が向上し、メモリアクセスを高速化することができる。
（ヘ）メモリモジュール４Ａ，５Ａに接続するＯＤＴ信号２３用の信号線は、１つのメモリモジュールに対して２本程度であるため、配線を簡略化できるとともに配線コストを低減することができる。
【００４７】
［第２の実施の形態］
図５は、本発明の第２の実施の形態に係るメモリシステムを示す。このメモリシステム１は、第１の実施の形態において、第１のメモリ群４０を終端抵抗１３を備えた１つのメモリモジュール４Ａで構成したものであり、他は第１の実施の形態と同様に構成されている。この構成によっても、アクティブ状態にあるメモリモジュールの動作に起因する反射信号を両側のメモリモジュール４Ａ，５Ａの終端抵抗１３で吸収するので、信号品質の向上及びメモリアクセスの高速化を図ることができる。
【００４８】
［第３の実施の形態］
図６は、本発明の第３の実施の形態に係るメモリシステムを示す。このメモリシステム１は、第１の実施の形態において、第１のメモリ群４０および第２のメモリ群５０をそれぞれ終端抵抗１３を備えた１つのメモリモジュール４Ａ，５Ａで構成したものであり、他は第１の実施の形態と同様に構成されている。この構成によっても、アクティブ状態にあるメモリモジュールの動作に起因する反射信号をメモリモジュール４Ａ，５Ａの終端抵抗１３で吸収するので、信号品質の向上及びメモリアクセスの高速化を図ることができる。
【００４９】
［第４の実施の形態］
図７は、本発明の第４の実施の形態に係るメモリシステムを示す。第１の実施の形態では、バス配線を２つに分岐したが、本実施の形態は、３つに分岐したものであり、分岐されたバス配線３Ｂ，３Ｃ，３Ｄにそれぞれ３つのメモリモジュール４Ａ〜４Ｃ、５Ａ〜５Ｃ、６Ａ〜６Ｃからなる第１のメモリ群４０、第２のメモリ群５０、第３のメモリ群６０を接続したものであり、他は第１の実施の形態と同様に構成されている。この構成によっても、アクティブ状態にあるメモリモジュールの動作に起因する反射信号をメモリモジュール４Ａ，５Ａ，６Ａの終端抵抗１３で吸収するので、信号品質の向上及びメモリアクセスの高速化を図ることができる。
【００５０】
なお、第４の実施の形態において、各バス配線３Ｂ，３Ｃ，３Ｄのいずれか、あるいは全てのバス配線に接続するメモリモジュールは、１つでもよい。
【００５１】
［他の実施の形態］
なお、本発明は、上記実施の形態に限定されず、本発明の要旨を変更しない範囲内で種々な変形が可能である。また、各実施の形態の構成要素を本発明の要旨を変更しない範囲内で任意に組合わせることが可能である。
【００５２】
上記実施の形態では、メモリモジュールの代わりに単一の半導体メモリをバス配線に接続してもよい。
【００５３】
上記実施の形態では、反射信号吸収素子は、純抵抗による終端抵抗を用いたが、誘導性及び容量性を有せず、かつ抵抗成分のみを示す素子であれば、抵抗以外の素子であってもよい。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施の形態に係るメモリシステムを示す接続図である。
【図２】終端抵抗を有するメモリモジュールの内部構成を示す回路図である。
【図３】（ａ）は、外側から２番目のメモリモジュールに書き込みするときの信号の経路を説明するための図、（ｂ）は、外側端のメモリモジュールに書き込みするときの信号の経路を説明するための図である。
【図４】（ａ）は、外側から２番目のメモリモジュールからデータを読み出すときの信号の経路を説明するための図、（ｂ）は、外側端のメモリモジュールからデータを読み出すときの信号の経路を説明する説明図である。
【図５】本発明の第２の実施の形態に係るメモリシステムを示す接続図である。
【図６】本発明の第３の実施の形態に係るメモリシステムを示す接続図である。
【図７】本発明の第４の実施の形態に係るメモリシステムを示す接続図である。
【符号の説明】
【００５５】
１  メモリシステム
２  メモリコントローラ
３Ａ，３Ｂ，３Ｃ  バス配線
４Ａ〜４Ｄ，５Ａ〜５Ｄ  メモリモジュール
１１  メモリ回路
１２  バス接続部
１３  終端抵抗
１４  スイッチ
１５  Ｉ／Ｏ電源端子
１６，２０  ＯＤＴ制御端子
１７  ライン
１８  信号入出力部
２１  ＯＤＴ信号線
２３  ＯＤＴ信号
３０  書き込み信号
３１  読み出し信号
４０  第１のメモリ群
５０  第２のメモリ群
【図１】
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【図２】
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【図３】
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【図４】
2007233589.tif 000006
【図５】
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【図６】
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【図７】
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