(57)【要約】【課題】入出力信号端子間を絶縁してなる半導体装置において、容易にインダクタ間の絶縁をとることができ、標準的なＣＭＯＳプロセスにて製造可能とする。【解決手段】半導体装置１は、電気信号が入力される入力部２と、入力部２への入力信号の遷移により電磁信号を発生させる第１のインダクタ３を有する第１の半導体チップ６と、第１のインダクタ３の電磁信号を受けて電気信号を発生する第２のインダクタ４を有する第２の半導体チップ７と、第２のインダクタ４の電気信号を出力する出力部５とを備える。第１の半導体チップ６と第２の半導体チップ７とは、対向配置されると共に、両者間にインダクタ３、４を互いに電気的に接触させないためのスペーサ８を備える。これにより、容易にインダクタ間の絶縁をとることができ、また、インダクタ間に厚い絶縁膜が配設されないため、標準的なＣＭＯＳプロセスにて製造することが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
入出力信号端子間を絶縁してなる半導体装置において、
電気信号が入力される入力部と、
前記入力部に入力される電気信号の正や負の遷移を受けて電磁信号を発生させる第１のインダクタと、
この第１のインダクタが形成されている第１の半導体チップと、
前記第１のインダクタからの電磁信号を受けて電気信号を発生する第２のインダクタと、
この第２のインダクタが形成されている第２の半導体チップと、
前記第２のインダクタからの電気信号を出力する出力部と、を備え、
前記第１の半導体チップと前記第２の半導体チップとは、対向配置されると共に、両者間にスペーサを介在させることにより積層構造とされていることを特徴とする半導体装置。
【請求項２】
前記スペーサは、前記第２の半導体チップの一部により形成されていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入出力信号端子間を絶縁してなる半導体装置に関する。
【背景技術】
【０００２】
従来、この種の半導体装置として、図７、図８に示すようなデジタルアイソレータが知られている。すなわち、図７は、デジタルアイソレータの構成を、図８は回路を示す。このデジタルアイソレータは、入力信号の正や負の遷移を受けて電気信号を出力する入力部２と、入力部２からの電気信号を受けて電磁信号を発生させる第１のインダクタ３と、第１のインダクタ３からの電磁信号を受けて電気信号を発生させる第２のインダクタ４と、第２のインダクタ４からの電気信号を受けてロジック信号を出力する出力部５と、第１のインダクタ３と第２のインダクタ４との間の絶縁をとるための絶縁膜９とを備えている。
【０００３】
上記のように構成された半導体装置１において、入力信号がＬのまま遷移がなければ、入力部２は電気信号を出力しないため、第１のインダクタ３は電磁信号を発生させない。これにより、第２のインダクタ４は電気信号を発生させず、出力部５から出力されるロジック信号は、Ｌのままとなる。
【０００４】
入力信号がＬからＨに遷移すると、入力部２は電気信号を出力し、第１のインダクタ３は電磁信号を発生させる。これにより、第２のインダクタ４は電気信号を発生させ、この電気信号を受信した出力部５から出力されるロジック信号は、Ｈにセットされる。
【０００５】
また、入力信号がＨのまま遷移がなければ、入力部２は電気信号を出力しないため、第１のインダクタ３は電磁信号を発生させない。これにより、第２のインダクタ４は電気信号を発生させず、出力部５から出力されるロジック信号は、Ｈにセットされた状態を保持する。
【０００６】
また、入力信号がＨからＬに遷移すると、入力部２は電気信号を出力し、第１のインダクタ３は電磁信号を発生させる。これにより、第２のインダクタ４は電気信号を発生させ、この電気信号を受信した出力部５から出力されるロジック信号は、Ｌにリセットされる。
【０００７】
また、同様の半導体装置において、例えば、特許文献１に示されるように、２×４ミクロンの銅のようなチップ上にコイルを形成して第２のインダクタとし、この第２のインダクタ上に絶縁膜を設け、この絶縁膜の上に第２のインダクタと略同形状のコイルを形成した第１のインダクタを設けたものが知られている。
【特許文献１】特表２００３−５２３１４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したような従来の半導体装置において、インダクタ間の絶縁をとるためには、数十ミクロンの厚い絶縁膜が必要となる。しかしながら、基本的には、絶縁膜を数十ミクロンも厚く積むことはできず、絶縁膜の膜厚が厚くなると、膜厚のばらつきが大きくなり、絶縁膜の表面に凹凸が発生するため、この絶縁膜上に素子を形成することが困難となる。また、膜厚のばらつきに伴い、エッジングする時間にもばらつきが生じるため、全てをエッジングするために時間を一番遅い箇所に合わせる必要があり、これにより、エッジングし過ぎる箇所が発生してしまう。以上のことから、標準的なＣＭＯＳプロセスでは、上述したような従来の半導体装置を製造することが困難であった。
【０００９】
本発明は、上記従来の問題を解決するためになされたものであり、容易にインダクタ間の絶縁をとることができ、標準的なＣＭＯＳプロセスにて製造することが可能な入出力信号端子間を絶縁してなる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために請求項１の発明は、入出力信号端子間を絶縁してなる半導体装置において、電気信号が入力される入力部と、入力部に入力される電気信号の正や負の遷移を受けて電磁信号を発生させる第１のインダクタと、この第１のインダクタが形成されている第１の半導体チップと、第１のインダクタからの電磁信号を受けて電気信号を発生する第２のインダクタと、この第２のインダクタが形成されている第２の半導体チップと、第２のインダクタからの電気信号を出力する出力部と、を備え、第１の半導体チップと第２の半導体チップとは、対向配置されると共に、両者間にスペーサを介在させることにより積層構造とされているものである。
【００１１】
請求項２の発明は、請求項１に記載の半導体装置において、スペーサは、第２の半導体チップの一部により形成されているものである。
【発明の効果】
【００１２】
請求項１の発明によれば、第１のインダクタと第２のインダクタとが電気的に接触しないように第１の半導体チップと第２の半導体チップとの間にスペーサが配設されているため、容易に第１のインダクタと第２のインダクタとの間の絶縁をとることができる。また、従来のようにインダクタ間に厚い絶縁膜が配設されないため、この半導体装置１を標準的なＣＭＯＳプロセスにて製造することが可能となる。
【００１３】
請求項２の発明によれば、別部品としてのスペーサが不要となるため、部品点数が削減され、組立工数も削減が可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態に係る半導体装置について、図面を参照して説明する。図１及び図２は、第１の実施形態による半導体装置１を示し、図３は、この半導体装置１の回路を示す。この半導体装置１は、デジタル信号を入出力で電気的に絶縁して、信号を正確に伝達するデバイスである。
【００１５】
半導体装置１は、電気信号が入力される入力部２と、この入力部２に入力される電気信号の正や負の遷移を受けて電磁信号を発生させる第１のインダクタ３と、この第１のインダクタ３からの電磁信号を受けて電気信号を発生する第２のインダクタ４と、この第２のインダクタ４からの電気信号を出力する出力部５と、を備える。ここに、半導体装置１は、第１のインダクタ３が形成されている第１の半導体チップ６と、第２のインダクタ４が形成されている第２の半導体チップ７と、第１のインダクタ３と第２のインダクタ４との間の絶縁をとるためのスペーサ８と、をさらに備える。
【００１６】
入力部２は、電気信号が入力される入力パッド２１と、入力パッド２１上のボンディングパッド２２から引き出されて前段の回路と接続される入力用ボンディングワイヤ２３と、接地（ＧＮＤ）される入力パッド２４と、入力パッド２４上のボンディングパッド２５から引き出された第１の接地（ＧＮＤ）用ボンディングワイヤ２６とから構成されている。
【００１７】
第１のインダクタ３は、薄膜金属により略四角形の渦巻き状にコイルを形成し、渦巻き状の上下において電気的に接触しないように絶縁膜にて分離されており、一端部が入力パッド２１に接続され、他端部が入力パッド２４に接続されている。第１のインダクタ３と同様に、第２のインダクタ４は、薄膜金属により略四角形の渦巻き状にコイルを形成し、渦巻き状の上下において電気的に接触しないように絶縁膜にて分離されており、一端部が出力パッド５１に接続され、他端部が出力パッド５４に接続されている。
【００１８】
出力部５は、第２のインダクタ４からの電気信号を出力する出力パッド５１と、出力パッド５１上のボンディングパッド５２から引き出されて次段の回路と接続される出力用ボンディングワイヤ５３と、接地（ＧＮＤ）される出力パッド５４と、出力パッド５４上のボンディングパッド５５から引き出された第２の接地（ＧＮＤ）用ボンディングワイヤ５６とから構成されている。
【００１９】
第１の半導体チップ６は、略矩形状を成し、同一辺上の各コーナ付近に入力部２の入力パッド２１、２４がそれぞれ配設され、略中央に第１のインダクタ３が配設されている。
第２の半導体チップ７は、略矩形状を成し、同一辺上の各コーナ付近に出力部５の出力パッド５１、５４がそれぞれ配設され、略中央に第２のインダクタ４が配設されている。第１の半導体チップ６と第２の半導体チップ７とは、対向配置され、第１の半導体チップ６の入力パッド２１、２４が成す辺と、第２の半導体チップ７の出力パッド５１、５４が成す辺とが対辺となるように配置されると共に、両者間で、且つ、インダクタの周囲の略四隅に、第１のインダクタ３より厚いスペーサ８を介在させることにより、インダクタ間が電気的に接触しないような積層構造とされている。
【００２０】
スペーサ８は、厚さが数十ミクロン以上であり、一般的にスペーサ（接着剤を含む）として使用されているものであり、スペーサ８の材料として、接着シートやシリコンペースト、シリコンやガラス（玉）などが用いられている。このスペーサ８に接着効果があるときは、そのまま半導体チップ６、７に接着し、スペーサ８に接着効果がないときは、別途、接着剤で固めるか、接合などで取り付けることができる。
【００２１】
上記のように構成された半導体装置１の動作について次に説明する。図４は、半導体装置１の動作波形を示す。半導体装置１の動作として、入力部２へ入力される電気信号がＬのまま遷移がなければ、第１のインダクタ３は電磁信号を発生させない。これにより、第２のインダクタ４は電気信号を発生させず、出力部５から出力される電気信号は、Ｌのままとなる。
【００２２】
入力部２へ入力される電気信号がＬからＨに遷移すると、第１のインダクタ３は電磁信号を発生させる。これにより、第２のインダクタ４は電気信号を発生させ、この電気信号を受信した出力部５から出力される電気信号は、Ｈとなる。
【００２３】
また、入力部２へ入力される電気信号がＨのまま遷移がなければ、第１のインダクタ３は電磁信号を発生させない。これにより、第２のインダクタ４は電気信号を発生させず、出力部５から出力される電気信号は、Ｌのままとなる。
【００２４】
また、入力部２へ入力される電気信号がＨからＬに遷移すると、第１のインダクタ３は電磁信号を発生させる。これにより、第２のインダクタ４は電気信号を発生させ、この電気信号を受信した出力部５から出力される電気信号は、−Ｈとなる。
【００２５】
以上説明した本実施形態の半導体装置１において、第１の半導体チップ６と第２の半導体チップ７との間にスペーサ８が配設されることにより、第１のインダクタ３と第２のインダクタ４とが接触することや接続されることがないため、容易にインダクタ間の絶縁をとることが可能となる。また、従来のように第１のインダクタ３と第２のインダクタ４との間に厚い絶縁膜が配設されないため、標準的なＣＭＯＳプロセスにて半導体装置１を製造することが可能となる。
【００２６】
図５及び図６は、第２の実施形態による半導体装置１を示す。第２の半導体チップ７は、第２のインダクタ４が形成される表面とは反対側の裏面において、第１のインダクタ３を囲むようなコの字状の周辺部が厚肉に加工され、断面がＬ字型形状を成している。こうして、第２の半導体チップ７は、第１の半導体チップ６と接触しない非接触部７１と第１の半導体チップ６と接触する接触部７２とを持つように形成され、第１の半導体チップ６と第２の半導体チップ７との積層は、第１の半導体チップ６の第１のインダクタ３の存在しない部分と、第２の半導体チップ７の接触部７２の裏面とにおいて接着材等により接合されている。その他の構成及び動作は第１の実施形態と同等とされている。
【００２７】
上記のように構成された半導体装置１は、第２の半導体チップ７のコの字状に厚肉な周辺部がスペーサを兼ねることにより、第１のインダクタ３と第２のインダクタ４との間の絶縁をとることができ、また、別部品としてのスペーサが不要となるため、部品点数が削減でき、組立工数の削減も可能となる。
【００２８】
なお、本発明は、上記実施形態の構成に限られず、発明の趣旨を変更しない範囲で種々の変形が可能である。例えば、上記実施形態では、インダクタの形成された２つの各半導体チップをそれぞれ同じ方向に積層して構成したが、これらの半導体チップをインダクタが互いに向き合うように重ねて接着剤等により接合し、インダクタ間をより接近させる構造としてもよい。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態に係る半導体装置の平面図。
【図２】同半導体装置のＡ−Ａ線断面図。
【図３】同半導体装置の回路図。
【図４】同半導体装置の動作波形を示す図。
【図５】本発明の第２の実施形態に係る半導体装置の平面図。
【図６】同半導体装置のＢ−Ｂ線断面図。
【図７】従来の半導体装置の構成図。
【図８】従来の半導体装置の回路図。
【符号の説明】
【００３０】
１  半導体装置
２  入力部
３  第１のインダクタ
４  第２のインダクタ
５  出力部
６  第１の半導体チップ
７  第２の半導体チップ
８  スペーサ
【図３】
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【図４】
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【図８】
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【図１】
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【図２】
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【図５】
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【図６】
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【図７】
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