(57)【要約】      （修正有）【課題】集積度を向上させることができる半導体集積回路素子及びその製造方法を提供する。【解決手段】半導体基板に形成されて活性領域を画定し、単位トランジスタを絶縁するトレンチ素子分離領域と、半導体基板の活性領域上に形成された高電圧用のゲートパターンとを備え、ゲートパターンのエッジ周辺及びゲートパターンの下部の半導体基板には、ゲートパターンからの電界を緩和させうるトレンチ絶縁膜が形成され、トレンチ絶縁膜を取り囲みながら、ゲートパターンの両側の半導体基板内にはソース／ドレイン領域が形成されており、トレンチ絶縁膜のトレンチの深さは、使用電圧によって異なって構成できる半導体集積回路素子である。これにより、集積度を向上させ、かつゲートパターンからの電界を緩和させることができる。【選択図】なし【特許請求の範囲】
【請求項１】
半導体基板に形成されて活性領域を画定し、単位トランジスタを絶縁するトレンチ素子分離領域と、
前記半導体基板の活性領域上に形成された高電圧用のゲートパターンと、
前記ゲートパターンのエッジ周辺及び前記ゲートパターンの下部の半導体基板に形成されて、前記ゲートパターンからの電界を緩和させるトレンチ絶縁膜と、
前記トレンチ絶縁膜を取り囲みながら、前記ゲートパターンの両側の半導体基板内に形成されたソース／ドレイン領域を備えてなり、前記トレンチ絶縁膜のトレンチの深さは、使用電圧によって異なって形成できることを特徴とする半導体集積回路素子。
【請求項２】
前記ソース／ドレイン領域は、前記トレンチ絶縁膜を取り囲むように深く形成された低濃度の第１不純物領域と、前記第１不純物領域内に前記第１不純物領域より浅く形成され、前記第１不純物領域より高濃度の第２不純物領域と、から構成されることを特徴とする請求項１に記載の半導体集積回路素子。
【請求項３】
前記第２不純物領域は、前記トレンチ絶縁膜と接して前記半導体基板の表面付近に形成されていることを特徴とする請求項２に記載の半導体集積回路素子。
【請求項４】
高電圧ＭＯＳトランジスタが形成される高電圧ＭＯＳトランジスタ領域と、低電圧ＭＯＳトランジスタが形成される低電圧ＭＯＳトランジスタ領域と、を備える半導体集積回路素子において、
前記高電圧ＭＯＳトランジスタは、半導体基板の第１トレンチ素子分離領域によって画定された第１活性領域上に形成された第１ゲートパターンと、前記第１ゲートパターンのエッジ周辺に形成されて、前記第１ゲートパターンからの電界を緩和させるトレンチ絶縁膜と、前記トレンチ絶縁膜を取り囲みながら、前記第１ゲートパターンの両側の前記半導体基板内に形成された第１ソース／ドレイン領域と、を備え、
前記低電圧トランジスタは、前記半導体基板の第２トレンチ素子分離領域によって画定された第２活性領域に形成された第２ゲートパターンと、前記第２ゲートパターンの両側に形成された第２ソース／ドレイン領域と、を備え、
前記トレンチ絶縁膜のトレンチの深さは、使用電圧によって異なって形成し、前記トレンチ絶縁膜のトレンチは、前記第２トレンチ素子分離領域のトレンチより深く形成されて、前記第１ゲートパターンからの電界を緩和し、かつ集積度も向上させることを特徴とする半導体集積回路素子。
【請求項５】
前記第１ソース／ドレイン領域は、前記トレンチ絶縁膜を取り囲むように深く形成された低濃度の第１不純物領域と、前記第１不純物領域内に前記第１不純物領域より浅く形成され、前記第１不純物領域より高濃度の第２不純物領域と、から構成されることを特徴とする請求項４に記載の半導体集積回路素子。
【請求項６】
前記第２不純物領域は、前記トレンチ絶縁膜と接して前記半導体基板の表面付近に形成されていることを特徴とする請求項５に記載の半導体集積回路素子。
【請求項７】
前記トレンチ絶縁膜のトレンチと第１トレンチ素子分離領域のトレンチとは、同じ深さに形成することを特徴とする請求項５に記載の半導体集積回路素子。
【請求項８】
半導体基板に素子分離用のトレンチと前記素子分離用のトレンチ内にトレンチ絶縁膜形成用のトレンチとを形成する段階と、
前記素子分離用のトレンチ及びトレンチ絶縁膜形成用のトレンチ内に絶縁膜を埋め込むことによって、前記素子分離用のトレンチにトレンチ素子分離領域を形成して活性領域を画定し、前記トレンチ絶縁膜形成用のトレンチにトレンチ絶縁膜を形成する段階と、
前記活性領域に不純物イオンを注入して、前記トレンチ絶縁膜を取り囲むように第１不純物領域を形成する段階と、
前記活性領域上に形成され、両側部は、前記第１不純物領域及びトレンチ絶縁膜上に位置するように高電圧用のゲートパターンを形成する段階と、
前記高電圧用のゲートパターンの両側壁の前記活性領域に前記不純物イオンを注入して、前記第１不純物領域より浅く高濃度の第２不純物領域を形成する段階と、
を含んでなることを特徴とする半導体集積回路素子の製造方法。
【請求項９】
前記トレンチ絶縁膜形成用のトレンチの深さは、使用電圧によって異なって形成することを特徴とする請求項８に記載の半導体集積回路素子の製造方法。
【請求項１０】
前記トレンチ絶縁膜は、前記ゲートパターンのエッジ周辺及び前記ゲートパターンの下部の半導体基板に形成して、前記ゲートパターンからの電界を緩和させることを特徴とする請求項９に記載の半導体集積回路素子の製造方法。
【請求項１１】
高電圧ＭＯＳトランジスタ領域と低電圧ＭＯＳトランジスタ領域とを備える半導体基板の低電圧ＭＯＳトランジスタ領域に、素子分離用の第１トレンチを形成する段階と、
前記高電圧ＭＯＳトランジスタ領域の半導体基板に素子分離用の第２トレンチを形成し、前記第２トレンチ内にトレンチ絶縁膜形成用の第３トレンチを前記第１トレンチより深く形成する段階と、
前記第１トレンチ及び第２トレンチ内に絶縁膜を埋め込んで、それぞれ第１トレンチ素子分離領域及び第２トレンチ素子分離領域を形成することによって、第１活性領域及び第２活性領域を画定し、前記第３トレンチに絶縁膜を埋め込んでトレンチ絶縁膜を形成する段階と、
前記第１活性領域に不純物イオンを注入して、前記トレンチ絶縁膜を取り囲むように第１不純物領域を形成する段階と、
前記第１活性領域上に両側部が前記第１不純物領域及びトレンチ絶縁膜上に位置するように高電圧用の第１ゲートパターンを形成し、前記第２活性領域上に低電圧用の第２ゲートパターンを形成する段階と、
前記第２活性領域に不純物イオンを注入して第３不純物領域を形成する段階と、
前記高電圧用の第１ゲートパターン及び低電圧用の第２ゲートパターンの両側壁の前記第１活性領域及び第２活性領域に、不純物イオンを注入することによって、前記高電圧ＭＯＳトランジスタ領域には、前記第１不純物領域より浅く高濃度の第２不純物領域を形成し、低電圧ＭＯＳトランジスタ領域には、前記第３不純物領域より深く高濃度の第４不純物領域を形成する段階と、
を含んでなることを特徴とする集積回路半導体素子の製造方法。
【請求項１２】
前記トレンチ絶縁膜形成用の第３トレンチの深さは、使用電圧によって異なって形成することを特徴とする請求項１１に記載の半導体集積回路素子の製造方法。
【請求項１３】
前記トレンチ絶縁膜は、前記第１ゲートパターンのエッジ周辺及び前記第１ゲートパターンの下部の半導体基板に形成されて、前記第１ゲートパターンからの電界を緩和させることを特徴とする請求項１１に記載の半導体集積回路素子の製造方法。
【請求項１４】
前記第１不純物領域及び第２不純物領域は、高電圧ＭＯＳトランジスタ領域の第１ソース／ドレイン領域であり、前記第３不純物領域及び第４不純物領域は、低電圧ＭＯＳトランジスタ領域の第２ソース／ドレイン領域であることを特徴とする請求項１１に記載の半導体集積回路素子の製造方法。
【請求項１５】
前記第２トレンチと第３トレンチとは、同じ深さに形成することを特徴とする請求項１１に記載の半導体集積回路素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路素子及びその製造方法に係り、さらに具体的には、集積度を向上させることができる半導体集積回路素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路素子において、ＤＤＩ（ｄｉｓｐｌａｙｅｄ  ｄｒｉｖｅｒ  ＩＣ）、例えば、ＬＤＩ（ＬＣＤ  Ｄｒｉｖｅｒ  ＩＣ）のような電力素子を製造する工程は、低電圧で動作するロジック用の低電圧ＭＯＳトランジスタ（ＭＯＳ電界効果トランジスタ）と、高電圧で動作する表示素子、例えば、ＬＣＤ駆動用のＭＯＳトランジスタ（ＭＯＳ電界効果トランジスタ）とを半導体基板に同時に具現しなければならないため、一般的にデュアルゲート酸化膜（ｄｕａｌ  ｇａｔｅ  ｏｘｉｄｅ  ｌａｙｅｒ）を採択する。また、半導体集積回路素子の集積度が増加するほど、線幅が狭くなり、したがって、素子分離領域もトレンチ素子分離技術を採択せざるをえなくなる。
【０００３】
そして、ゲート酸化膜は、主に熱酸化膜を使用し、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）構造でゲート酸化膜のための熱酸化工程時、シリコン基板の表面とＳＴＩ構造の側壁とで酸化が進みながら、シリコン基板に引き起こされる圧縮性ストレス、ＳＴＩ構造のギャップ充填用膜のストレス、及びＳＴＩ構造内に形成されるライナーによる酸化反応ガスの流れ妨害などによって、トレンチの上部エッジの酸化膜が薄くなる細線化（ｔｈｉｎｎｉｎｇ）現象が発生する。
【０００４】
このような細線化現象は、工程の耐圧の高い工程、すなわち高電圧ＭＯＳトランジスタを具現するために、厚いゲート酸化膜を形成する場合にさらに大きく発生し、このような細線化現象により発生するダブルハンプ（ｄｏｕｂｌｅ  ｈｕｍｐ）と、薄くなった酸化膜部分への電界の集中によってゲートから誘導されたドレイン漏れ電流（ＧＩＤＬ  ｃｕｒｒｅｎｔ：Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）とが増加して、高電圧ＭＯＳトランジスタの動作電圧を特定値（一般的に２０〜３０Ｖ）以上に上昇させるのに大きく制限をもたらす。
【０００５】
このような問題点によって、従来には、高電圧（Ｈｉｇｈ  Ｖｏｌｔａｇｅ：ＨＶ）ＭＯＳトランジスタを製造するために、ゲート電極の下部で発生する電界の集中を緩和させるために、ＬＯＣＯＳ（Ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を使用してゲート電極の下部に厚いフィールド酸化膜を形成する、約４５Ｖの耐圧を有するＭＯＳトランジスタを具現した。
【０００６】
言い換えれば、ＳＴＩ構造の素子分離工程を採択して高電圧ＭＯＳトランジスタを製造するに当って、素子分離領域はＳＴＩ構造を採用し、ゲート電極の下部には、ＬＯＣＯＳ法によるフィールド酸化膜を採用する方法が提案されている。それについて図１及び図２に概略的に示す。
【０００７】
図１は、従来の高電圧ＭＯＳトランジスタの概略的なレイアウト図であり、図２は、図１のＡ−Ａ腺による概略的な断面図である。
【０００８】
図１及び図２を参照すれば、半導体基板１００内の特定領域にトレンチ素子分離領域１０７によって画定される活性領域１０８が形成される。トレンチ素子分離領域１０７は、通常のトレンチ技術を利用して形成されたＳＴＩ構造を有する。活性領域１０８内には、所定距離ほど離隔して形成されたソース／ドレイン領域１０４が形成される。
【０００９】
ソース／ドレイン領域１０４の間には、チャンネル領域が形成され、チャンネル領域上にゲート電極１０１が形成される。ゲート電極１０１と半導体基板１００のチャンネル領域との間には、ゲート絶縁膜１０５が介在する。
【００１０】
特に、ゲート電極１０１のエッジ下部には、電界の集中を緩和させるために、ＬＯＣＯＳ法を使用して厚いフィールド酸化膜１０３が形成されている。厚いフィールド酸化膜１０３は、ゲート絶縁膜の役割も果たす。ソース／ドレイン領域１０４内には、後続工程によってソース／ドレインコンタクトが形成される部分に、ソース／ドレイン領域１０４より高濃度の不純物イオンが注入された高濃度不純物領域１０２が形成されている。
【００１１】
前記のような、図１及び図２に示す構造は、高電圧トランジスタの一般的な構造のうちＦＬＤＤ（Ｆｉｅｌｄ  Ｌｉｇｈｔｅｄ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造であって、フィールド酸化膜１０３が形成される位置に予め低濃度でイオン注入した後、フィールド酸化膜の形成工程前にアニーリング工程を進めて傾斜接合（ｇｒａｄｅ  ｊｕｎｃｔｉｏｎ）１０６を作った後、厚いフィールド酸化膜１０３を形成する。したがって、厚いフィールド酸化膜１０３によってゲート電極１０１にかかる強い電界が緩和されて、主に２０〜５０Ｖの高電圧が必要な製品に適用される。
【００１２】
しかし、前記のような従来の技術では、フィールド酸化膜１０３の下部での接合降伏電圧を強化するために、フィールド酸化膜１０３を形成する前に予め低濃度に不純物イオンを注入しなければならない工程負担があり、湿式工程が適用されるＬＯＣＯＳ法を利用するという点で工程が非常に複雑である。
【００１３】
また、前記のような従来の技術は、ゲート絶縁膜の役割を担うフィールド酸化膜１０３の厚さ及び長さに対する制御が非常に困難であるという問題点がある。以上の内容を総合的に考慮すれば、従来の技術では、半導体集積回路素子の集積度を向上させるには非常に不利な点が多く存在する。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明が達成しようとする技術的課題は、フィールド酸化膜の形成前に低濃度不純物イオンを注入せず、ＬＯＣＯＳ法を利用せずに集積度を向上させることができる半導体集積回路素子を提供するところにある。
【００１５】
本発明が達成しようとする技術的課題は、集積度を向上させながら、高電圧ＭＯＳトランジスタと低電圧ＭＯＳトランジスタとが備えられた半導体集積回路素子を提供するところにある。
【００１６】
また、本発明が達成しようとする他の技術的課題は、前記半導体集積回路素子を製造するのに適した製造方法を提供するところにある。
【課題を解決するための手段】
【００１７】
前記技術的課題を達成するために、本発明の第１態様による半導体集積回路素子は、半導体基板に形成されて活性領域を画定し、単位トランジスタを絶縁するトレンチ素子分離領域と、前記半導体基板の活性領域上に形成された高電圧用のゲートパターンとを備える。
【００１８】
前記ゲートパターンのエッジ周辺及び前記ゲートパターンの下部の半導体基板には、前記ゲートパターンからの電界を緩和させるトレンチ絶縁膜が形成されている。前記トレンチ絶縁膜のトレンチの深さは、使用電圧によって異なって形成できる。
【００１９】
前記トレンチ絶縁膜を取り囲みながら、前記ゲートパターンの両側の半導体基板内には、ソース／ドレイン領域が形成されている。前記ソース／ドレイン領域は、前記トレンチ絶縁膜を取り囲むように深く形成された低濃度の第１不純物領域と、前記第１不純物領域内に前記第１不純物領域より浅く形成され、前記第１不純物領域より高濃度の第２不純物領域と、から構成されうる。
【００２０】
また、本発明の第２態様による半導体集積回路素子は、高電圧ＭＯＳトランジスタが形成される高電圧ＭＯＳトランジスタ領域と、低電圧ＭＯＳトランジスタが形成される低電圧ＭＯＳトランジスタ領域とを備える。前記高電圧ＭＯＳトランジスタは、半導体基板の第１トレンチ素子分離領域によって画定された第１活性領域上に形成された第１ゲートパターンと、前記第１ゲートパターンのエッジ周辺に形成されて、前記第１ゲートパターンからの電界を緩和させるトレンチ絶縁膜と、前記トレンチ絶縁膜を取り囲みながら、前記第１ゲートパターンの両側の前記半導体基板内に形成された第１ソース／ドレイン領域と、を備える。前記低電圧トランジスタは、前記半導体基板の第２トレンチ素子分離領域によって画定された第２活性領域に形成された第２ゲートパターンと、前記第２ゲートパターンの両側に形成された第２ソース／ドレイン領域と、を備える。
【００２１】
前記トレンチ絶縁膜のトレンチの深さは、使用電圧によって異なって形成し、前記トレンチ絶縁膜のトレンチの深さは、前記第２トレンチ素子分離領域のトレンチの深さより深く形成されて、前記第１ゲートパターンからの電界を緩和しながらも集積度も向上させることができる。
【００２２】
前記他の技術的課題を達成するために、本発明の第１態様による半導体集積回路素子の製造方法は、半導体基板に素子分離用のトレンチと前記素子分離用のトレンチ内にトレンチ絶縁膜形成用のトレンチとを形成することを含む。前記素子分離用のトレンチ及びトレンチ絶縁膜形成用のトレンチ内に絶縁膜を埋め込むことによって、前記素子分離用のトレンチにトレンチ素子分離領域を形成して活性領域を画定し、前記トレンチ絶縁膜形成用のトレンチにトレンチ絶縁膜を形成する。
【００２３】
さらに、前記活性領域に不純物イオンを注入して、前記トレンチ絶縁膜を取り囲むように第１不純物領域を形成する。前記活性領域上に両側部が前記第１不純物領域及びトレンチ絶縁膜上に位置するように高電圧用のゲートパターンを形成する。前記高電圧用のゲートパターンの両側壁の前記活性領域に前記不純物イオンを注入して、前記第１不純物領域より浅く高濃度の第２不純物領域を形成して完成する。
【００２４】
また、本発明の第２態様による半導体集積回路素子の製造方法は、高電圧ＭＯＳトランジスタ領域と低電圧ＭＯＳトランジスタ領域とを備える半導体基板の低電圧ＭＯＳトランジスタ領域に、素子分離用の第１トレンチを形成することを含む。前記高電圧ＭＯＳトランジスタ領域の半導体基板に素子分離用の第２トレンチと、前記第２トレンチ内にトレンチ絶縁膜形成用の第３トレンチを形成するが、前記第３トレンチの深さは、前記第１トレンチより深く形成する。前記第１トレンチ及び第２トレンチ内に絶縁膜を埋め込んで、それぞれ第１及び第２トレンチ素子分離領域を形成することによって第１活性領域及び第２活性領域を画定し、前記第３トレンチに絶縁膜を埋め込んでトレンチ絶縁膜を形成する。
【００２５】
さらに、前記第１活性領域に不純物イオンを注入して、前記トレンチ絶縁膜を取り囲むように第１不純物領域を形成する。前記第１活性領域上に両側部が前記第１不純物領域及びトレンチ絶縁膜上に位置するように高電圧用の第１ゲートパターンを形成し、前記第２活性領域上に低電圧用の第２ゲートパターンを形成する。前記第２活性領域に不純物イオンを注入して、第３不純物領域を形成する。
【００２６】
前記高電圧用の第１ゲートパターン及び低電圧用の第２ゲートパターンの両側壁の前記第１活性領域及び第２活性領域に不純物イオンを注入することによって、前記高電圧ＭＯＳトランジスタ領域には、前記第１不純物領域より浅く高濃度の第２不純物領域を形成し、低電圧ＭＯＳトランジスタ領域には、前記第３不純物領域より深く高濃度の第４不純物領域を形成して完成する。
【発明の効果】
【００２７】
本発明の半導体集積回路素子は、高電圧ＭＯＳトランジスタのゲートパターンのエッジ周辺にフィールド酸化膜を形成せずに絶縁膜を形成することによって、集積度を向上させながらゲートパターンからの電界を緩和できる。
【００２８】
また、本発明は、高電圧ＭＯＳトランジスタのトレンチ絶縁膜を低電圧ＭＯＳトランジスタのトレンチ素子分離領域より深く形成して、ソース／ドレイン領域に印加される電圧を効果的に緩和させながら高集積化を達成することができる。さらに、本発明の半導体集積回路素子は、高電圧ＭＯＳトランジスタ領域のトレンチ絶縁膜のトレンチの深さを使用電圧によって異なって構成できる。
【発明を実施するための最良の形態】
【００２９】
以下、添付図面を参照して、本発明の実施形態を詳細に説明する。しかし、次に例示する本発明の実施の形態は、多様な形態に変形され、本発明の範囲が後述する実施の形態に限定されるものではない。本発明の実施の形態は、当業者に本発明をさらに完全に説明するために提供されるものである。図面において、膜または領域のサイズまたは厚さは、明細書の明確性のために誇張されたものである。
【００３０】
図３及び図４は、本発明による半導体集積回路素子のレイアウト図であって、図３は、高電圧ＭＯＳトランジスタ領域のレイアウト図であり、図４は、低電圧ＭＯＳトランジスタ領域のレイアウト図である。図５は、本発明による半導体集積回路素子の断面図であり、図６は、図５と比較するための比較例の集積回路半導体素子の断面図である。図５及び図６は、図３及び図４のＢ−Ｂ及びＣ−Ｃによる断面図である。
【００３１】
具体的に、本発明の半導体集積回路素子は、高電圧ＭＯＳトランジスタ領域（ＨＶＴＲ領域）と低電圧ＭＯＳトランジスタ領域（ＬＶＴＲ領域）とを備える。高電圧ＭＯＳトランジスタ領域は、高電圧ＭＯＳトランジスタが形成される領域であり、低電圧ＭＯＳトランジスタ領域は、低電圧ＭＯＳトランジスタが形成される領域である。
【００３２】
これにより、本発明は、ＤＤＩ、例えば、ＬＤＩのような電力素子として知られたＤＤＩ素子駆動のための高電圧ＭＯＳトランジスタと、低電圧で動作するロジック用の低電圧ＭＯＳトランジスタとを備える半導体集積回路素子に適用されうる。もちろん、本発明の半導体集積回路素子は、前記ＤＤＩ素子に限定されず、少なくとも本発明の高電圧ＭＯＳトランジスタを採用できるいかなる半導体集積回路素子にも適用することができる。
【００３３】
前記高電圧ＭＯＳトランジスタは、前述したように、２０〜５０Ｖの高電圧が印加されて動作するＭＯＳトランジスタである。以下では、高電圧及び低電圧ＭＯＳトランジスタとしてＮＭＯＳトランジスタを挙げて説明するが、ＰＭＯＳトランジスタにも同様に適用されうる。
【００３４】
図３及び図５を参照すれば、本発明の高電圧ＭＯＳトランジスタ領域は、半導体基板２００、例えば、シリコン基板に第１トレンチ素子分離領域２１６を形成することによって、高電圧ＭＯＳトランジスタ領域の第１活性領域２２２が画定される。第１トレンチ素子分離領域２１６は、ＳＴＩ構造で構成される。第１トレンチ素子分離領域２１６は、単位ＭＯＳトランジスタを絶縁して分離する役割を担う。図３及び図５では、便宜上、一つのＭＯＳトランジスタだけを示す。
【００３５】
第１活性領域２２２の中央部分には、高電圧用の第１ゲートパターン２３８が位置する。第１ゲートパターン２３８は、後述する第２ゲートパターン２４０より広く形成される。第１ゲートパターン２３８は、第１ゲート絶縁膜２３０及び第１ゲート電極２３４から構成される。第１ゲート絶縁膜２３０は、酸化膜で構成する。第１ゲート絶縁膜２３０は、後述する第２ゲート絶縁膜２３２より厚く構成される。第１ゲート電極２３４は、不純物がドーピングされたポリシリコン膜から構成される。第１ゲートパターン２３８の両側壁には、第１ゲートスペーサ２４８が形成されている。
【００３６】
前記高電圧用の第１ゲートパターン２３８の両側の半導体基板２００には、高電圧用の第１ソース／ドレイン領域２６０が位置する。第１ソース／ドレイン領域２６０は、ＤＤＤ（Ｄｏｕｂｌｅ  ｄｉｆｆｕｓｅｄ  ｄｒａｉｎ）構造であって、第１ゲートパターン２３８の両側の半導体基板２００に深く形成された低濃度の第１不純物領域２２８と、第１不純物領域２２８内に第１不純物領域２２８より浅く半導体基板２００の表面付近に形成され、第１不純物領域２２８より高濃度の第２不純物領域２５４とから構成される。第２不純物領域２５４には、後工程でソース／ドレインコンタクト２７２が形成される部分が含まれる。狭義では、第１不純物領域２２８が第１ソース／ドレイン領域２６０となる。
【００３７】
本発明の実施の形態のように半導体基板２００をＰ型シリコン基板で構成する場合、第１不純物領域２２８は、Ｎ−不純物領域であり、第２不純物領域２５４は、Ｎ＋不純物領域となる。半導体基板２００をＮ型シリコン基板で構成する場合には、導電型は逆となる。
【００３８】
特に、本発明の高電圧ＭＯＳトランジスタ領域には、第１ゲートパターン２３８のエッジ周辺及び第１ゲートパターン２３８の下部の第１不純物領域２２８内に、第１ゲート電極２３４からの電界を緩和させうるトレンチ絶縁膜２１８が形成されている。トレンチ絶縁膜２１８は、第２不純物領域２５４と接して形成されている。
【００３９】
トレンチ絶縁膜２１８は、トレンチ構造で形成され、第１トレンチ素子分離領域２１６の形成時に同時に形成されうる。トレンチ絶縁膜２１８の深さは、Ｘ１及びＸ３であり、幅はＸ２である。本実施の形態において、トレンチ絶縁膜２１８の深さＸ１，Ｘ３は、０．３〜３．０μｍに構成できる。トレンチ絶縁膜２１８の深さＸ１、Ｘ３、及び幅Ｘ２は、第１トレンチ素子分離領域２１６と同一に構成してもよい。
【００４０】
そして、トレンチ絶縁膜２１８は、第１ソース／ドレイン領域２６０を構成する第１不純物領域２２８により囲まれる。言い換えれば、第１ソース／ドレイン領域２６０は、トレンチ絶縁膜２１８を取り囲みながら、半導体基板２００内に深く形成されて、高電圧ＭＯＳトランジスタとして信頼性のある動作を行う。
【００４１】
このように構成される本発明の高電圧ＭＯＳトランジスタは、従来のように第１ゲートパターン２３８のエッジ周辺にフィールド酸化膜を形成せず、トレンチ絶縁膜２１８を形成することによって、集積度を向上させ、かつ第１ゲートパターン２３８からの電界を緩和させうる。したがって、本発明は、従来のＬＯＣＯＳ法の使用による問題点、すなわち、フィールド酸化膜１０３下部の低濃度不純物イオン注入工程を省略し、フィールド酸化膜１０３の厚さ及び長さに対する制御の問題点を解決することができる。また、本発明の高電圧ＭＯＳトランジスタは、従来に比べて集積度を大幅に向上させることができる。
【００４２】
図４及び図５を参照すれば、本発明の低電圧ＭＯＳトランジスタ領域は、半導体基板２００、例えば、シリコン基板に第２トレンチ素子分離領域２１４を形成することによって、第２活性領域２２０が画定される。第２トレンチ素子分離領域２１４の深さは、Ｘ５及びＸ６と表示されており、幅は、Ｘ２と表示されている。
【００４３】
第２活性領域２２０の中央部分には、低電圧用の第２ゲートパターン２４０が位置する。第２ゲートパターン２４０は、第２ゲート絶縁膜２３２及び第２ゲート電極２３６から構成される。第２ゲート絶縁膜２３２は、酸化膜で構成する。第２ゲート絶縁膜２３２は、の第１ゲート絶縁膜２３０より薄く構成される。第２ゲート電極２３６は、不純物がドーピングされたポリシリコン膜で構成される。第２ゲートパターン２４０の両側壁には、第２ゲートスペーサ２４９が形成されている。
【００４４】
前記低電圧用の第２ゲートパターン２４０のエッジ周辺の半導体基板２００には、低電圧用の第２ソース／ドレイン領域２６２が位置する。第２ソース／ドレイン領域２６２は、ＬＤＤ（ｌｉｇｈｔ  ｄｏｐｅｄ  ｄｒａｉｎ）構造であって、第２ゲートパターン２４０のエッジ周辺の半導体基板２００に浅く形成された低濃度の第３不純物領域２４６と、第３不純物領域２４６と接して第３不純物領域２４６より厚く形成された高濃度の第４不純物領域２５２とから構成される。第４不純物領域２５２には、ソース／ドレインコンタクト２７２を含む。
【００４５】
本発明の実施の形態のように半導体基板２００をＰ型シリコン基板で構成する場合、第３不純物領域２４６は、Ｎ−不純物領域であり、第４不純物領域２５２は、Ｎ＋不純物領域となる。半導体基板２００をＮ型シリコン基板で構成する場合には、導電型は逆となる。
【００４６】
また、図３、図４、図５、及び図６を参照すれば、本発明の高電圧ＭＯＳトランジスタは、トレンチ絶縁膜２１８の深さＸ１及びＸ３を低電圧ＭＯＳトランジスタの第２トレンチ素子分離領域２１４の深さＸ５，Ｘ６より深く形成する。このように、本発明の高電圧ＭＯＳトランジスタにおいてトレンチ絶縁膜２１８の深さＸ１及びＸ３を深く形成する場合、第１ソース／ドレイン領域２６０に印加される電圧を効果的に緩和させ、かつ高集積化を達成することができる。さらに、本発明の高電圧ＭＯＳトランジスタ領域のトレンチ絶縁膜２１８のトレンチの深さは、使用電圧によって異なって構成できる。
【００４７】
さらに詳細に説明すれば、高電圧ＭＯＳトランジスタは、第１ソース／ドレイン領域２６０に印加される電圧を緩和させるためには、トレンチ絶縁膜２１８のＸ１、Ｘ２及びＸ３の総長を長くすれば有利である。しかし、Ｘ２を長くする場合、トランジスタピッチが増加して集積化に不利である。
【００４８】
そして、低電圧トランジスタは、第２トレンチ分離絶縁膜２１４の幅Ｘ２を広くすれば、トランジスタのピッチが増加して集積化に不利である。さらに、前記低電圧ＭＯＳトランジスタは、第２トレンチ分離領域２１４の深さＸ５及びＸ６を高電圧トランジスタ領域のトレンチ絶縁膜２１８の深さＸ１及びＸ３と同一に形成すれば、集積度の高い（高密度の）低電圧ＭＯＳトランジスタ領域は、デザインルールが大きくなる。
【００４９】
したがって、本発明は、図５のように、高電圧ＭＯＳトランジスタ領域のトレンチ絶縁膜２１８のトレンチの深さＸ１及びＸ３のみを低電圧ＭＯＳトランジスタの第２トレンチ素子分離領域２１４の深さＸ５，Ｘ６より深くして、第１ソース／ドレイン領域２６０に印加される電圧を緩和し、かつ集積度を向上させることができる。本発明の高電圧ＭＯＳトランジスタは、トレンチ絶縁膜２１８のトレンチの深さＸ１，Ｘ３を使用電圧によって異なって構成できるということは言うまでもない。
【００５０】
図６では、図５との比較のために、高電圧ＭＯＳトランジスタ領域のトレンチ絶縁膜２１８のトレンチを、低電圧ＭＯＳトランジスタの第２トレンチ素子分離領域２１４のトレンチと同じ深さに構成した例である。図６の構造は、集積度を向上させ、第１ゲートパターン２３８からの電界を緩和させることが可能であるが、図５に比べて集積度側面で不利である。
【００５１】
図７〜図１３は、本発明による半導体集積回路素子の製造方法を説明するための断面図である。
【００５２】
具体的に、本発明による半導体集積回路素子の製造方法は、高電圧ＭＯＳトランジスタ領域（ＨＶＴＲ領域）と低電圧ＭＯＳトランジスタ領域（ＬＶＴＲ領域）とを備える。しかし、必要に応じて高電圧ＭＯＳトランジスタ領域と低電圧ＭＯＳトランジスタ領域とのうちいずれか領域だけの製造方法に適用されてもよい。
【００５３】
図７を参照すれば、高電圧ＭＯＳトランジスタ領域及び低電圧ＭＯＳトランジスタ領域を備える半導体基板２００、例えば、シリコン基板上に前記低電圧トランジスタ領域の表面一部を露出する第１フォトレジストパターン２０２を形成する。第１フォトレジストパターン２０２をエッチングマスクとして、半導体基板２００の低電圧トランジスタ領域をエッチングすることで、低電圧トランジスタ領域に素子分離用の第１トレンチ２０４を形成する。第１トレンチ２０４は、後に第２トレンチ素子分離領域２１４となる部分であって、トレンチ２０４の深さは、Ｘ５及びＸ６に形成し、トレンチ２０４の幅はＸ２に形成する。
【００５４】
図８を参照すれば、第１フォトレジストパターン２０２を除去した後、前記高電圧ＭＯＳトランジスタ領域を露出する第２フォトレジストパターン２０６を形成する。第２フォトレジストパターン２０６をエッチングマスクとして、半導体基板２００をエッチングすることで、高電圧トランジスタ領域に素子分離用の第２トレンチ２１０及びトレンチ絶縁膜形成用の第３トレンチ２１２を形成する。
【００５５】
素子分離用の第２トレンチ２１０及びトレンチ絶縁膜形成用の第３トレンチ２１２は、後に第１トレンチ素子分離領域２１６及びトレンチ絶縁膜２１８となる部分であって、第２トレンチ２１０及び第３トレンチ２１２の深さは、Ｘ１及びＸ３に形成し、第２トレンチ２１０及び第３トレンチ２１２の幅は、Ｘ２に形成する。第２トレンチ２１０の深さＸ１及び第３トレンチ２１２の深さＸ３は、０．３〜３．０μｍに形成する。本実施の形態では、第２トレンチ２１０及び第３トレンチ２１２を同時に形成し、第２トレンチ２１０及び第３トレンチ２１２の深さ及び幅を同一に形成したが、必要に応じて異なって形成してもよい。
【００５６】
特に、前述したように、第２トレンチ２１０及び第３トレンチ２１２の深さは、前記低電圧ＭＯＳトランジスタ領域の素子分離用の第１トレンチ２０４より深く形成する。そして、本発明の高電圧ＭＯＳトランジスタは、使用電圧によって第３トレンチ２１２の深さを異なって構成してもよい。
【００５７】
図９を参照すれば、第２フォトレジストパターン２０６を除去する。次いで、素子分離用の第１トレンチ２０４、素子分離用の第２トレンチ２１０、及びトレンチ絶縁膜形成用の第３トレンチ２１２内に絶縁膜、例えば、酸化膜を埋め込んだ後に平坦化する。これにより、高電圧ＭＯＳトランジスタ領域内の第２トレンチ２１０及び第３トレンチ２１２には、それぞれ第１トレンチ素子分離領域２１６及びトレンチ絶縁膜２１８が形成され、低電圧ＭＯＳトランジスタ領域内の第１トレンチ２０４には、第２トレンチ素子分離領域２１４が形成される。
【００５８】
前記高電圧ＭＯＳトランジスタ領域の第１トレンチ素子分離領域２１６は、単位トランジスタを区分及び絶縁する役割を担い、第１トレンチ素子分離領域２１６によって、第１活性領域２２２が画定される。第１活性領域２２２内には、前述したようにトレンチ絶縁膜２１８が形成される。第１トレンチ素子分離領域２１６とトレンチ絶縁膜２１８とは、トレンチ技術を使用して形成される。
【００５９】
前記低電圧ＭＯＳトランジスタ領域の第２トレンチ素子分離領域２１４は、単位トランジスタを区分及び絶縁する役割を担い、第２トレンチ素子分離領域２１４によって、第２活性領域２２０が画定される。
【００６０】
図１０を参照すれば、低電圧ＭＯＳトランジスタ領域を覆い、高電圧トランジスタ領域の第１活性領域２２２を露出する第３フォトレジストパターン２２４を形成する。次いで、前記第３フォトレジストパターンをイオン注入マスクとして、高電圧ＭＯＳトランジスタ領域の第１活性領域２２２に不純物イオン２２６を注入して第１不純物領域２２８を形成する。第１不純物領域２２８は、トレンチ絶縁膜２１８を取り囲むように深く形成する。本実施の形態において、第１不純物領域２２８は、リンを１０２〜１０４原子／ｃｍ２のドーズで１００〜１０００Ｋｅｖのエネルギーで注入して形成する。
【００６１】
図１１を参照すれば、第３フォトレジストパターン２２４を除去する。次いで、前記高電圧ＭＯＳトランジスタ領域の第１活性領域２２２及び第１不純物領域２２８上に、高電圧用の第１ゲート絶縁膜２３０及び第１ゲート電極２３４から構成された第１ゲートパターン２３８を形成する。
【００６２】
第１ゲートパターン２３８は、第１活性領域２２２上に形成され、両側部は、第１不純物領域２２８及びトレンチ絶縁膜２１８上に位置する。これにより、第１ゲートパターン２３８の両側エッジ周辺には、トレンチ絶縁膜２１８が形成され、トレンチ絶縁膜２１８を取り囲みながら第１不純物領域２２８が深く形成される。
【００６３】
そして、前記低電圧ＭＯＳトランジスタ領域に低電圧用の第２ゲート絶縁膜２３２及び第１ゲート電極２３６から構成された第２ゲートパターン２４０を形成する。
【００６４】
図１２を参照すれば、前記高電圧ＭＯＳトランジスタ領域は覆い、低電圧ＭＯＳトランジスタ領域は露出させる第４フォトレジストパターン２４２を形成する。次いで、低電圧ＭＯＳトランジスタ領域の第２活性領域２２０に不純物イオン２４４を注入して、低濃度の第３不純物領域２４６を形成する。
【００６５】
図１３を参照すれば、第４フォトレジストパターン２４２を除去した後、第１ゲートパターン２３８及び第２ゲートパターン２４０の両側壁にそれぞれ第１ゲートスペーサ２４８及び第２スペーサ２４９を形成する。次いで、高電圧ＭＯＳトランジスタ領域及び低電圧ＭＯＳトランジスタ領域の一部を覆う第５フォトレジストパターン２４５を形成した後、不純物イオン２５０を注入する。
【００６６】
これにより、高電圧ＭＯＳトランジスタ領域の第１不純物領域２２８内に前記第１不純物領域より浅く高濃度の第２不純物領域２５４が形成される。そして、前記低電圧ＭＯＳトランジスタ領域の第３不純物領域２４６と接して、第３不純物領域２４６より高濃度で深い第４不純物領域２５２が形成される。
【００６７】
結果的に、第１不純物領域２２８と第２不純物領域２５４とは、高電圧ＭＯＳトランジスタ領域の第１ソース／ドレイン領域２６０となり、第３不純物領域２４６及び第４不純物領域２５２は、低電圧トランジスタ領域の第２ソース／ドレイン領域となる。
【産業上の利用可能性】
【００６８】
本発明は、半導体集積回路素子関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００６９】
【図１】従来の高電圧ＭＯＳトランジスタの概略的なレイアウト図である。
【図２】図１のＡ−Ａ腺による概略的な断面図である。
【図３】本発明による半導体集積回路素子のレイアウト図である。
【図４】本発明による半導体集積回路素子のレイアウト図である。
【図５】本発明による半導体集積回路素子の断面図である。
【図６】図５と比較するための比較例の集積回路半導体素子の断面図である
【図７】本発明による半導体集積回路素子の製造方法を説明するための断面図である。
【図８】本発明による半導体集積回路素子の製造方法を説明するための断面図である。
【図９】本発明による半導体集積回路素子の製造方法を説明するための断面図である。
【図１０】本発明による半導体集積回路素子の製造方法を説明するための断面図である。
【図１１】本発明による半導体集積回路素子の製造方法を説明するための断面図である。
【図１２】本発明による半導体集積回路素子の製造方法を説明するための断面図である。
【図１３】本発明による半導体集積回路素子の製造方法を説明するための断面図である。
【符号の説明】
【００７０】
２００    半導体基板、
２０２    第１フォトレジストパターン、
２０４    第１トレンチ、
２０６    第２フォトレジストパターン、
２１０    第２トレンチ、
２１２    第３トレンチ、
２１４    第２トレンチ素子分離領域、
２１６    第１トレンチ素子分離領域、
２１８    トレンチ絶縁膜、
２２０    第２活性領域、
２２２    第１活性領域、
２２４    第３フォトレジストパターン、
２２６、２４４、２５０    不純物イオン、
２２８    第１不純物領域、
２３０    第１ゲート絶縁膜、
２３２    第２ゲート絶縁膜、
２３４    第１ゲート電極、
２３６    第２ゲート電極、
２３８    高電圧用の第１ゲートパターン、
２４０    低電圧用の第２ゲートパターン、
２４２    第４フォトレジストパターン、
２４５    第５フォトレジストパターン、
２４６    第３不純物領域、
２４８    第１ゲートスペーサ、
２４９    第２ゲートスペーサ、
２５２    第４不純物領域、
２５４    第２不純物領域、
２６０    高電圧用の第１ソース／ドレイン領域、
２６２    低電圧用の第２ソース／ドレイン領域、
２７２    ソース／ドレインコンタクト。
【図１】
2007189224.tif 000002
【図２】
2007189224.tif 000003
【図３】
2007189224.tif 000004
【図４】
2007189224.tif 000005
【図５】
2007189224.tif 000006
【図６】
2007189224.tif 000007
【図７】
2007189224.tif 000008
【図８】
2007189224.tif 000009
【図９】
2007189224.tif 000010
【図１０】
2007189224.tif 000011
【図１１】
2007189224.tif 000012
【図１２】
2007189224.tif 000013
【図１３】
2007189224.tif 000014