(57)【要約】【課題】メモリセルごとに書き込まれる電位のばらつきを抑えることが可能な半導体記憶装置、半導体装置、半導体記憶装置の製造方法および半導体装置の製造方法を提供する。【解決手段】半導体記憶装置１００は、半導体基板１１と、半導体基板１１上に形成されたゲート絶縁膜１４と、ゲート絶縁膜１４上に形成されたゲート電極１５と、半導体基板１１上部であってゲート電極１５下を挟む一対の領域に形成された低濃度拡散領域１６と、低濃度拡散領域１６上に形成された電荷蓄積部１８とを含むメモリセル１と、メモリセル１を覆うように半導体基板１１上に形成され、所定波長のＵＶレーザ光を透過させる絶縁性の第１パッシベーション２１と、第１パッシベーション２１上に形成され、ＵＶレーザ光を遮断し、電荷蓄積部１８上に開口を有する第２パッシベーション２３とを有する。【選択図】図３
2007189115.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板上部であって前記ゲート電極下を挟む一対の領域に形成された低濃度領域と、前記半導体基板上部であって前記一対の低濃度領域を挟む一対の領域に形成された高濃度領域と、前記低濃度領域上に形成された電荷蓄積部とを含む半導体素子と、
前記半導体素子を覆うように前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成され、所定波長の光を透過させる絶縁性の第１膜と、
前記第１膜上に形成され、前記所定波長の光を遮断し、前記電荷蓄積部上に開口を有する第２膜と
を有することを特徴とする半導体記憶装置。
【請求項２】
前記第１膜はシリコン窒化膜であることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第２膜は絶縁膜であることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記第２膜はシリコン窒化膜であることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項５】
前記第２膜上に形成され、前記電荷蓄積部上に開口を有する絶縁性の第３膜をさらに有し、
前記第２膜は導電膜であることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項６】
前記第２膜は、アルミニウム、タングステン、チタンまたは窒化チタンよりなる膜であることを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記電荷蓄積部は、前記低濃度領域上から前記ゲート電極側壁にかけて形成された第１酸化膜と、前記第１酸化膜上に形成された窒化膜と、前記窒化膜上に形成された第２酸化膜とを含むことを特徴とする請求項１から６の何れか１項に記載の半導体記憶装置。
【請求項８】
前記電荷蓄積部は、ゲート長方向の長さが８００Å以上１２００Å以下であり、
前記低濃度領域は、不純物濃度が１×１０17／ｃｍ3以上２×１０18／ｃｍ3以下であることを特徴とする請求項１から７の何れか１項に記載の半導体記憶装置。
【請求項９】
前記半導体基板上に形成された信号線をさらに有し、
前記半導体素子は前記信号線を介する信号線路の一部であることを特徴とする請求項１から８の何れか１項に記載の半導体装置。
【請求項１０】
半導体基板を準備する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板上部に前記ゲート電極下を挟む一対の低濃度領域を形成する工程と、
前記半導体基板上部に前記一対の低濃度領域を挟む一対の高濃度領域を形成する工程と、
前記低濃度領域上に、第１酸化膜と窒化膜と第２酸化膜との積層構造を有する電荷蓄積部を形成する工程と、
前記ゲート電極と前記電荷蓄積部とを覆う絶縁膜を形成する工程と、
所定波長の光を透過させる絶縁性の第１膜を前記絶縁膜上に形成する工程と、
前記所定波長の光を遮断する第２膜を前記第１膜上に形成する工程と、
前記電荷蓄積部上の前記第２膜に開口を形成する工程と、
前記第２膜に形成された開口から前記第１膜及び前記絶縁膜を介して前記電荷蓄積部を前記所定波長の光で露光する工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項１１】
前記第２膜上に絶縁性の第３膜を形成する工程と、
前記電荷蓄積部上の前記第３膜に開口を形成する工程とをさらに有し、
前記電荷蓄積部は、前記第３膜及び前記第２膜に形成された開口から前記第１膜を介して前記所定波長の光で露光されることを特徴とする請求項１０記載の半導体記憶装置の製造方法。
【請求項１２】
前記一対の高濃度領域のうち一方と電気的に接続された第１配線を前記半導体基板上に形成する工程と、
前記一対の高濃度領域のうち他方と電気的に接続された第２配線を前記半導体基板上に形成する工程とをさらに有し、
前記第１及び第２配線は、１つの信号線路を形成であることを特徴とする請求項１０または１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、半導体装置、半導体記憶装置の製造方法および半導体装置の製造方法に関し、特にＯＮＯ（Oxide-Nitride-Oxide）構造の電荷蓄積部を有する半導体記憶装置、半導体装置、半導体記憶装置の製造方法および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、浮遊ゲート電極と制御ゲート電極とを有し、浮遊ゲート電極に電荷を蓄積することでデータを記憶する、いわゆるスタック型の不揮発性半導体記憶装置が存在する。
【０００３】
このようなスタック型の不揮発性半導体記憶装置では、半導体基板とこれに形成されたソース・ドレインと上記の制御ゲート電極とにそれぞれ電圧を印加することで半導体基板から浮遊ゲート電極へファウラ・ノードハイム（Fowler-Nordheim）電流やＣＨＥ（Channel Hot Electron）などを流し、これらを利用して浮遊ゲート電極にデータを書き込む。
【０００４】
一方、上記のような不揮発性半導体記憶装置の小型化を目的として、電荷蓄積部を浮遊ゲート（Floating Gate）電極から窒化膜に変更した、いわゆるＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造の不揮発性半導体記憶装置が存在する。
【０００５】
従来技術によるＭＯＮＯＳ構造の不揮発性半導体記憶装置は、例えばチャネルが形成される半導体層（例えばシリコン基板）と浮遊ゲート電極との間に、シリコン窒化膜が２つのシリコン酸化膜（これを第１および第２シリコン酸化膜という）でサンドイッチされた多層構造の誘電体膜が形成された構造を有する。この構造を、以下、ＯＮＯ（Oxide-Nitride-Oxide）構造という。
【０００６】
誘電体膜におけるシリコン窒化膜は電荷蓄積部として機能する。また、半導体層とシリコン窒化膜との間に形成された第１シリコン酸化膜は、半導体層とシリコン窒化膜との間における電位障壁として機能する。さらに、シリコン窒化膜と浮遊ゲート電極との間に形成された第２シリコン酸化膜は、シリコン窒化膜に蓄積された電荷が浮遊ゲート電極側へ抜けたり、浮遊ゲート電極から不要な電荷がシリコン窒化膜へ流れ込んだりすることを防止するための膜として機能する。
【０００７】
上記のようなシリコン窒化膜に対する書き込みは、例えば、浮遊ゲート電極と、浮遊ゲート電極下に隣接するように半導体層に形成されたドレイン領域とに書き込み用の電圧を印加することで行うことができる。この際、ソース領域には基準電圧などが印加される。以上のようにそれぞれに電圧を印加することで、浮遊ゲート電極下の半導体層にチャネルが形成され、このチャネルにドレイン領域から飛び出したキャリアが流れる。このキャリアは、ソース領域側で加速されてホットキャリアとなる。このように発生したホットキャリアは、電位障壁として機能する第１シリコン酸化膜を突き抜ける。第１シリコン酸化膜を突き抜けたホットキャリアは、電荷蓄積部として機能するシリコン窒化膜にトラップされ、これに蓄積される。これにより、シリコン窒化膜に書き込みが行われる。
【０００８】
また、上述したようなＭＯＮＯＳ構造を利用することで、１つのメモリセルに２ビットを記憶する、いわゆる１セル２ビット方式の不揮発性半導体記憶装置を構成することができる（例えば以下に示す特許文献１参照）。
【０００９】
このような１セル２ビット方式のＭＯＮＯＳ構造を有する不揮発性半導体記憶装置は、例えば、シリコン窒化膜が第１および第２シリコン酸化膜でサンドイッチされたＯＮＯ構造の電荷蓄積部が、半導体層上から浮遊ゲート電極の２つの側壁にかけてそれぞれ形成された構造を有する。すなわち、１つのメモリセルに２つの電荷蓄積部が設けられた構造を有する。なお、メモリセルとは、データを保持する最小単位の構成である。この構成において、データは浮遊ゲート電極の両側に形成されたＯＮＯ構造における２つのシリコン窒化膜にそれぞれ書き込まれる。
【００１０】
【特許文献１】特開２００５−６４２９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述したような、浮遊ゲート電極とドレイン領域との間に書き込み用の電圧を印加してホットキャリアを発生させることで行う書込み方法では、ＯＮＯ構造における電荷蓄積膜に書き込まれる電位（以下、セル電位という）が、メモリセルごとに比較的大きくばらついてしまうという問題が存在する。
【００１２】
そこで本発明は、上記の問題に鑑みてなされたものであり、メモリセルごとに書き込まれる電位のばらつきを抑えることが可能な半導体記憶装置、半導体装置、半導体記憶装置の製造方法および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
かかる目的を達成するために、本発明による半導体記憶装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、半導体基板上部であってゲート電極下を挟む一対の領域に形成された低濃度領域と、半導体基板上部であって一対の低濃度領域を挟む一対の領域に形成された高濃度領域と、低濃度領域上に形成された電荷蓄積部とを含む半導体素子と、半導体素子を覆うように半導体基板上に形成された絶縁膜と、絶縁膜上に形成され、所定波長の光を透過させる絶縁性の第１膜と、第１膜上に形成され、所定波長の光を遮断し、電荷蓄積部上に開口を有する第２膜とを有して構成される。
【００１４】
電荷蓄積部が、例えばＯＮＯ構造など、所定波長の光が照射されることで電荷を蓄積する構造を有している場合、この電荷蓄積部の上方に所定波長の光を透過させるための開口を設けることで、所定波長の光を用いて半導体素子にデータを書き込むことが可能となる。この書込み方法によれば、メモリセルごとに書き込まれる電位のばらつきを抑えることが可能となる。すなわち、より正確にデータを書き込むことが可能となる。また、この書込み方法は、電気的な書込みと比較して、電荷蓄積部に与えるダメージを低減することが可能であるため、半導体記憶装置のリテンション特性を向上することができる。また、以上のような構成を有する半導体素子を、信号線を介する信号経路上に配置することで、これをフューズとして用いた半導体装置を実現することが可能となる。
【００１５】
また、本発明による半導体記憶装置の製造方法は、半導体基板を準備する工程と、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、半導体基板上部にゲート電極下を挟む一対の低濃度領域を形成する工程と、半導体基板上部に一対の低濃度領域を挟む一対の高濃度領域を形成する工程と、低濃度領域上に、第１酸化膜と窒化膜と第２酸化膜との積層構造を有する電荷蓄積部を形成する工程と、ゲート電極と電荷蓄積部とを覆う絶縁膜を形成する工程と、所定波長の光を透過させる絶縁性の第１膜を絶縁膜上に形成する工程と、所定波長の光を遮断する第２膜を第１膜上に形成する工程と、電荷蓄積部上の第２膜に開口を形成する工程と、第２膜に形成された開口から第１膜及び絶縁膜を介して電荷蓄積部を所定波長の光で露光する工程とを有して構成される。
【００１６】
上述したように、電荷蓄積部が、例えばＯＮＯ構造など、所定波長の光が照射されることで電荷を蓄積する構造を有している場合、この電荷蓄積部の上方に所定波長の光を透過させるための開口を設けることで、所定波長の光を用いて半導体素子にデータを書き込むことが可能となる。この書込み方法によれば、メモリセルごとに書き込まれる電位のばらつきを抑えることが可能となる。すなわち、より正確にデータを書き込むことが可能となる。また、この書込み方法は、電気的な書込みと比較して、電荷蓄積部に与えるダメージを低減することが可能であるため、半導体記憶装置のリテンション特性を向上することができる。また、半導体素子におけるソース・ドレインとして機能する一対の高濃度拡散領域を、１つの信号線路を構成する第１配線と第２配線とにそれぞれ電気的に接続することで、抵抗変化層である低濃度領域上にこれの抵抗値を変化させる電荷蓄積部を有する半導体素子をこの信号線路上に配置することができる。この結果、以上のような構成を有する半導体素子をフューズとして用いた半導体装置を製造することが可能となる。
【発明の効果】
【００１７】
本発明によれば、メモリセルごとに書き込まれる電位のばらつきを抑えることが可能な半導体記憶装置および半導体装置、並びに半導体記憶装置の製造方法および半導体装置の製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。なお、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、及び位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、及び位置関係のみに限定されるものではない。また、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらに、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。
【実施例１】
【００１９】
まず、本発明の実施例１による半導体記憶装置を詳細に説明するにあたり、本実施例による半導体記憶装置の概要について以下に説明する。
【００２０】
・概要
本実施例では、１セル２ビット方式のＭＯＮＯＳ構造を有する不揮発性の半導体記憶装置を例に挙げ、これへのデータの書込みを、所定波長の光であるＵＶ（ultraviolet）レーザ光を用いて行う。図１（ａ）に、電気的にデータを書き込む場合の初期段階と後段階とにおけるセル電流と、ＵＶレーザ光を用いてデータを書き込む場合の初期段階と後段階とにおけるセル電流とを示す。また、図１（ｂ）に、図１（ａ）に示す値を各初期段階の平均値で規格化したグラフを示す。なお、セル電流とは、半導体記憶装置を構成する個々のメモリセルに対して読み出しを行った際に検出される電流値である。また、図１では、データが書き込まれる部分である電荷蓄積部１８（例えば図３参照）のゲート長方向に沿った長さ（幅）を例えば８００Åとし、ゲート長を０．２４μｍ（マイクロメートル）とし、ＵＶレーザ光の照射時間を３０分とした場合を例に挙げる。
【００２１】
図１（ａ）及び図１（ｂ）に示すように、ＵＶレーザ光を用いて書き込みを行った場合よるセル電流の分布（エラーバー）が、電気的に書き込みを行った場合よるセル電流の分布（エラーバー）よりも狭くなっている。これは、ＵＶレーザ光を用いて書き込みを行った場合に各メモリセルにおけるＯＮＯ構造内の電荷蓄積膜（例えばシリコン窒化膜）に保持される電位のばらつきが、電気的に書き込みを行った場合に各メモリセルにおけるＯＮＯ構造内の電荷蓄積膜に保持される電位のばらつきよりも少ないことを意味する。すなわち、ＵＶレーザ光を用いた書き込みの方が、電気的な書き込みよりも、均一にデータをメモリセルに書き込むことが可能である。
【００２２】
このように、ＵＶレーザ光を用いたデータの書込みでは、メモリセルごとに書き込まれる電位のばらつきを改善することができる。
【００２３】
これは、電気的な書込み方法では、高エネルギーであるホットキャリアが電位障壁として機能するシリコン酸化膜を突き抜けてシリコン窒化膜に補足される際、このホットキャリアがシリコン酸化膜の格子構造にダメージを与え、これによりシリコン酸化膜に格子欠陥が形成されてしまう場合があるのに対し、ＵＶレーザ光を用いた書込み方法では、ホットキャリアを用いていないために、これによるダメージがシリコン酸化膜に発生したいためである。なお、ホットキャリアなどによって発生したシリコン酸化膜の格子欠陥は、キャリアを補足するトラップとして機能する。ＯＮＯ構造を有する電荷蓄積部のシリコン酸化膜にこのようなトラップが形成されてしまうと、シリコン窒化膜に補足された電荷が流れ出す要因となり、この結果、不揮発性半導体記憶装置のリテンション特性を低下させてしまうという問題を発生させる。
【００２４】
また、本実施例のようにＵＶレーザ光を用いてデータの書込みを行うことで、ＭＯＮＯＳ構造における下層の酸化膜がホットキャリアによりダメージを受けることを回避できるため、半導体記憶装置のリテンション特性を改善することも可能である。
【００２５】
・構成
次に、本実施例による半導体記憶装置１００の構成を図面と共に詳細に説明する。図２は、複数のメモリセル１が配列された半導体記憶装置１００の概略構成を示す上視図である。図３は、図２におけるＡ−Ａ’断面での層構造を示す図であり、個々のメモリセル１の構造を示す断面図である。なお、図２では、説明の簡略化のため、層構造における上層配線３２を省略して示す。また、本実施例におけるメモリセル１は、２ビットの情報を記憶する最小単位の素子構造を持つ。以下の説明では、データ‘０’が書き込まれるメモリセル１を例に挙げて説明する。ただし、例えばデータ‘１’又は‘２’が書き込まれるメモリセル１は、後述するウィンドウ２４が、同じく後述する一対の電荷蓄積部１８のうち一方の上方のみに形成された構成とすることで実現することができる。また、例えばデータ‘３’が書き込まれるメモリセル１は、後述するウィンドウ２４をこのメモリセル１上に形成しない構成とすることで実現することができる。
【００２６】
図２に示すように、半導体記憶装置１００は、複数のメモリセル１が２次元的に配列された構造を有する。各メモリセル１上には、これらを覆う第１パッシベーション膜２３（第１膜）と、第１パッシベーション膜２３上を覆う第２パッシベーション膜２５（第２膜）とが形成される。
【００２７】
第１パッシベーション膜２３は、書き込み用のＵＶレーザ光を透過する絶縁膜である。また、第１パッシベーション膜２３上に形成された第２パッシベーション膜２５は、ＵＶレーザ光を透過させない絶縁膜である。
【００２８】
図２に示すように、データの書込み対象であるメモリセル１上の第２パッシベーション膜２５には、ＵＶレーザ光をメモリセル１へ照射するための開口（以下、これをウィンドウという）２４が形成される。各メモリセル１へのデータの書込みは、このウィンドウ２４を用いて行われる。すなわち、本実施例による半導体記憶装置１００は、書込み対象のメモリセル１上にウィンドウ２４を形成することで、このメモリセル１をＵＶレーザ光に対して光学的に露呈させ、書き込み対象外のメモリセル１上を第２パッシベーション膜２５で覆うことで、このメモリセル１がＵＶレーザ光に対して光学的に露呈させないように構成されている。
【００２９】
なお、本実施例では、ウィンドウ２４の開口形状が円形である場合を例に挙げるが、本発明はこれに限定されず、例えば三角形や四角形や、その他の多角形や楕円形など、種々変更することができる。
【００３０】
また、図３に示すように、本実施例によるメモリセル１は、半導体基板１１に形成されたウェル領域１２、素子分離絶縁膜１３、一対の低濃度拡散領域１６及び一対の高濃度拡散領域１７と、半導体基板１１上に形成されたゲート絶縁膜１４、ゲート電極１５及び電荷蓄積部１８とを有する。
【００３１】
半導体基板１１は、例えばｐ型の不純物を含み、基板抵抗が８〜２２Ω（オーム）程度のシリコン基板である。ただし、これに限定されず、種々の半導体基板を適用することができる。
【００３２】
ウェル領域１２は、半導体基板１１の素子形成面上部をアクティブ化するための領域であり、例えばｐ型の導電性を有する不純物（例えばボロンイオン）を例えば１×１７17／ｃｍ3程度の拡散濃度となるように注入することで形成された領域である。ただし、これに限定されず、ウェル領域１２が、ｎ型の導電性を有する不純物（例えばリンイオン）を例えば１×１０17／ｃｍ3程度の拡散濃度となるように注入することで形成された領域であってもよい。
【００３３】
素子分離絶縁膜１３は、半導体基板１１表面に、素子形成領域であるアクティブ領域を区画するための絶縁膜である。この素子分離絶縁膜１３には、例えばＬＯＣＯＳ（LocalOxidation of Silicon）法を用いて形成されたシリコン酸化膜を適用することができる。ただし、これに限定されず、例えばＳＴＩ（Shallow Trench Isolation）法を用いて形成されたシリコン酸化膜など、種々の絶縁膜を適用することが可能である。
【００３４】
ゲート絶縁膜１４は、半導体基板１１のアクティブ領域上に形成された、例えば１００Å（オングストローム）程度のシリコン酸化膜である。また、ゲート電極１５は、ゲート絶縁膜１４上に形成されたポリシリコン膜である。ただし、このポリシリコン膜は、所定の不純物を含むことで導電性を有している。このゲート電極１５の膜厚は、例えば３０００Åとすることができる。また、ゲート電極１５のゲート長方向の長さ、すなわちゲート長は、例えば０．２４μｍ程度とすることができる。なお、ゲート電極１５上部は、例えばサリサイド膜１５ａが形成されることで低抵抗化されていてもよい。
【００３５】
低濃度拡散領域１６は、半導体基板１１のアクティブ領域上部であって、ゲート電極１５下を挟む領域にそれぞれ形成される。この低濃度拡散領域１６は、例えばｎ型の導電性を有する不純物（例えばリンイオン）を例えば１×１０17／ｃｍ3程度の拡散濃度となるように注入することで形成することができる。ただし、これに限定されず、低濃度拡散領域１６が、ｐ型の導電性を有する不純物（例えばボロンイオン）を例えば１×１０17／ｃｍ3程度の拡散濃度となるように注入することで形成された領域であってもよい。また、低濃度拡散領域１６は、その一部がゲート電極１５下に延在していても良い。なお、ゲート電極１５と低濃度拡散領域１６とが上下で重なる領域をオーバラップ領域とも言う。
【００３６】
電荷蓄積部１８は、データを保持するための構成であり、低濃度拡散領域１６上であって、ゲート電極１５の両サイドに形成される。それぞれの電荷蓄積部１８は、１ビットずつのデータを保持する。電荷蓄積部１８は、例えばシリコン窒化膜１８ｂ（窒化膜）を２つのシリコン酸化膜（シリコン酸化膜１８ａ（第１酸化膜）及びシリコン酸化膜１８ｃ（第２酸化膜））で挟む構造を有する。本説明では、この構造をＯＮＯ（Oxide-Nitride-Oxide）構造という。ＯＮＯ構造において、シリコン窒化膜１８ｂは、電荷をトラップすることでデータを保持するための電荷蓄積膜である。その膜厚は、例えば１００Å程度とすることができる。また、このシリコン窒化膜１８ｂを挟む２つのシリコン酸化膜のうち下層側のシリコン酸化膜１８ａは、シリコン窒化膜１８ｂにトラップされた電荷が半導体基板１１及びゲート電極１５へ流れ出すことを防止するための電位障壁として機能する膜である。その膜厚は、例えば１００Å程度とすることができる。一方、シリコン窒化膜１８ｂを挟む２つのシリコン酸化膜のうち上層側のシリコン酸化膜１８ｂは、シリコン窒化膜１８ｂにトラップされた電荷が上層へ流れ出すことを防止するための電位障壁として機能する膜である。その膜厚は、例えば２７００Å程度とすることができる。なお、シリコン酸化膜１８ａ及び１８ｃそれぞれの膜厚は、上記に限定されず、シリコン窒化膜１８ｂに蓄積された電荷を閉じ込めることが可能な程度の膜厚であれば如何様にも変形することができる。また、本実施例では、電荷蓄積部１８のゲート長方向の長さ（以下、これを幅という）を例えば８００Å〜１２００Å程度とする。ただし、これに限定されず、後述するＵＶ書込み特性に基づき、必要に応じて種々変形することができる。
【００３７】
以上のような構成を有する電荷蓄積部１８に電荷を蓄積させると、電荷蓄積部１８下に存在する低濃度拡散領域１６の抵抗値が変化する。ＭＯＮＯＳ構造の半導体記憶装置１００は、この原理を利用することで、電荷蓄積部１８に記憶されたデータを読み出す。なお、電荷蓄積部１８下の低濃度拡散領域１６は、抵抗変化層とも呼ばれる。また、本実施例による電荷蓄積部１８は、ソース／ドレインとして機能する高濃度拡散領域１７とゲート電極１５とを電気的に隔離するためのサイドウォールスペーサとしても機能する。
【００３８】
高濃度拡散領域１７は、半導体基板１１のアクティブ領域上部であって、ゲート電極下及び電荷蓄積部１８下を挟む領域にそれぞれ形成される。この高濃度拡散領域１７は、それぞれソース又はドレインとして機能する領域である。高濃度拡散領域１７は、例えばｎ型の導電性を有する不純物（例えばリンイオン）を例えば１×１０20／ｃｍ3程度の拡散濃度となるように注入することで形成することができる。ただし、これに限定されず、高濃度拡散領域１７が、ｐ型の導電性を有する不純物（例えばボロンイオン）を例えば１×１０20／ｃｍ3程度の拡散濃度となるように注入することで形成された領域であってもよい。また、高濃度拡散領域１７上部は、例えばサリサイド膜１７ａが形成されることで低抵抗化されている。
【００３９】
以上のような層構造を有するメモリセル１は、中間絶縁膜２１が形成される。この中間絶縁膜２１には、例えばシリコン酸化膜などの絶縁膜を適用することができる。また、その膜厚は、例えばゲート電極１５（シリサイド膜１５ａを含む）表面からの厚さを１００００Å程度とすることができる。なお、中間絶縁膜２１の上面は、例えばＣＭＰ法などを用いて平坦化されている。
【００４０】
また、メモリセル１における高濃度拡散領域１７のサリサイド膜１７ａ上には、中間絶縁膜２１を貫通するコンタクトホールが形成され、この内部にタングステン（Ｗ）などの導電体が充填されることで、コンタクト内配線３１が形成されている。また、中間絶縁膜２１上には、コンタクト内配線３１と電気的に接続された上層配線３２が形成される。これにより、メモリセル１における高濃度拡散領域１７（ソース／ドレイン）が中間絶縁膜２１上に電気的に引き上げられている。
【００４１】
また、以上のように中間絶縁膜２１で覆われたメモリセル１上は、上述したように、第１パッシベーション膜２３により覆われる（図３参照）。この第１パッシベーション膜２３には、例えばＵＶレーザ光に対して透過性を有するシリコン窒化膜などを適用することができる。このようなシリコン窒化膜は、例えば膜形成時のチャンバ内雰囲気を水素リッチの状態としつつ、例えばＣＶＤ（Chemical Vapor Deposition）法にて窒化シリコンを堆積させることで形成することができる。ただし、これに限定されず、ＵＶレーザ光に対して透過性を有する絶縁膜であれば、何れの膜も適用することができる。また、第１パッシベーション膜２３の膜厚は、例えば電荷蓄積部１８上面からの厚さを３０００Å程度とすることができる。ただし、これに限定されず、水素Ｈ2や水Ｈ2Ｏなどを十分に通さない程度の膜厚であって、ＵＶレーザ光を透過することができる程度の膜厚であれば、如何様にも変形することができる。
【００４２】
ＵＶレーザ光に対して透過性を有する第１パッシベーション膜２３上には、上述したように、ＵＶレーザ光を透過しない第２パッシベーション膜２５が形成される。この第２パッシベーション膜２５は絶縁膜である。このような第２パッシベーション膜２５には、例えばＣＶＤ法にて形成したシリコン窒化膜を適用することができる。また、第２パッシベーション膜２５の膜厚は、例えば１００００Å程度とすることができる。ただし、これに限定されず、種々変形することができる。なお、第２パッシベーション膜２５の上面は、例えばＣＭＰ法などを用いて平坦化されていてもよい。
【００４３】
また、図３に示すように、データの書込み対象であるメモリセル１における少なくとも電荷蓄積部１８上の第２パッシベーション膜２５には、ウィンドウ２４が開口される。各メモリセル１へのデータの書き込みは、このウィンドウ２４を介して行われる。
【００４４】
・製造方法
次に、本実施例による半導体記憶装置１００の製造方法を図面と共に詳細に説明する。図４から図１２は、半導体記憶装置１００の製造方法を示すプロセス図である。
【００４５】
本製造方法では、まず、ｐ型の導電性を有する不純物が例えば１×１０17／ｃｍ3程度にドープされたウェル領域１２を有するｐ型の半導体基板１１を準備し、これに例えばＬＯＣＯＳ法を用いて素子分離絶縁膜１３を形成することで、半導体基板１１におけるアクティブ領域を区画する。
【００４６】
素子分離絶縁膜１３の形成では、まず、半導体基板１１表面を例えば熱酸化することで、例えば膜厚が１００Å程度のシリコン酸化膜１０１ａを形成する。続いて、例えば既存のＣＶＤ法を用いることで、シリコン酸化膜１０１ａ上に、例えば膜厚が２００Å程度のシリコン窒化膜１０１ｂを形成する。続いて、既存のフォトリソグラフィ技術及びエッチング技術を用いてシリコン窒化膜１０１ｂ及びシリコン酸化膜１０１ａを順次パターニングすることで、図４（ａ）に示すように、素子分離絶縁膜１３を形成する領域（以下、フィールド領域という）上に、半導体基板１１表面を露出させる開口を形成する。なお、以上のようにパターニングされたシリコン窒化膜１０１ｂは、半導体基板１１におけるアクティブ領域（素子形成領域とも言う）を、素子分離絶縁膜１３を形成する際の熱酸化から保護するための保護膜である。また、同じくパターニングされたシリコン酸化膜１０１ａは、シリコン窒化膜１０１ｂと半導体基板１１とを密着させるためのバッファ膜である。
【００４７】
以上のようにシリコン窒化膜１０１ｂとシリコン酸化膜１０１ａとをパターニング後、これに用いたレジストパターンを除去し、次に、パターニングされたシリコン酸化膜１０１ａ及びシリコン窒化膜１０１ｂをマスクとして半導体基板１１表面を熱酸化することで、図４（ｂ）に示すように、半導体基板１１におけるフィールド領域に、アクティブ領域を区画するための素子分離絶縁膜１３を形成する。ここまでが、ＬＯＣＯＳ法による素子分離絶縁膜１３の形成工程である。なお、素子分離絶縁膜１３形成後、保護膜及びバッファ膜として用いたシリコン窒化膜１０１ｂ及びシリコン酸化膜１０１ａは除去される。
【００４８】
次に、半導体基板１１におけるアクティブ領域表面を熱酸化することで、図４（ｃ）に示すように、例えば膜厚が１００Å程度のシリコン酸化膜１４Ａを形成する。なお、この際の熱酸化条件としては、加熱温度を例えば８５０℃とし、加熱時間を例えば２時間とすることができる。
【００４９】
次に、例えば既存のＣＶＤ法を用いることで、図５（ａ）に示すように、シリコン酸化膜１４Ａ上及び素子分離絶縁膜１３上に、例えば膜厚が３０００Å程度のポリシリコン膜１５Ａを形成する。なお、このポリシリコン膜１５Ａは、所定の不純物を含むことで、導電性を有している。
【００５０】
次に、ポリシリコン膜１５Ａ上にレジスト液をスピン塗布し、これに既存の露光処理及び現像処理を施すことで、図５（ｂ）に示すように、後工程においてゲート電極１５及びゲート絶縁膜１４を形成する領域上にレジストパターンＲ１を形成する。
【００５１】
次に、既存のエッチング技術を用い、レジストパターンＲ１をマスクとしてポリシリコン膜１５Ａをパターニングする。続いて、レジストパターンＲ１を除去した後、既存のエッチング技術を用い、ゲート電極１５をマスクとしてシリコン酸化膜１４Ａをパターニングする。これにより、図５（ｃ）に示すように、半導体基板１１上にゲート絶縁膜１４とゲート電極１５とが形成される。なお、ポリシリコン膜１５Ａのエッチングには、シリコン酸化膜１４Ａとの選択比が十分に取れる条件を適用することが好ましい。このようなエッチングは、例えば、ポリシリコン膜１５Ａをパターニングするための工程（これをメインエッチング工程という）と、オーバエッチングのための工程（これをオーバエッチング工程という）との２段階で行われる。メインエッチング工程では、エッチングガスに例えばＣｌ2ガスとＨＢｒガスとＯ2ガスとの混合ガスが用いられる。また、オーバエッチング工程では、エッチングガスに例えばＨＢｒガスとＨｅガスとＯ2ガスとの混合ガスが用いられる。ただし、これに限定されず、種々の条件を適用することができる。また、シリコン酸化膜１４Ａのエッチングには、ゲート電極１５との選択比が十分に取れる条件を適用することが好ましい。このエッチングには、例えばエッチャントにＨＦやＢＨＦなどを用いたウェットエッチングを適用することができる。
【００５２】
以上のように、半導体基板１１におけるアクティブ領域上にゲート電極１５とゲート絶縁膜１４とを形成すると、次に、半導体基板１１上面全体を熱酸化することで、図６（ａ）に示すように、半導体基板１１におけるゲート電極１５下以外のアクティブ領域、すなわち露出されたアクティブ領域に、例えば膜厚が１００Å程度のシリコン酸化膜１０２を形成する。この際、ポリシリコン膜であるゲート電極１５表面にも、膜厚が１００Å程度のシリコン酸化膜１０２が形成される。
【００５３】
次に、半導体基板１１におけるアクティブ領域に、ゲート電極１５をマスクとしつつ、シリコン酸化膜１０２を介してリンイオンを注入することで、図６（ｂ）に示すように、半導体基板１１のアクティブ領域におけるゲート電極１５下を挟む一対の領域に、不純物濃度が１×１０17／ｃｍ3程度の低拡散領域１６’を自己整合的に形成する。この際、リンイオンは例えば１０ＫｅＶ（キロエレクトロンボルト）程度に加速される。
【００５４】
次に、シリコン酸化膜１０２で覆われた半導体基板１１上面にレジスト液をスピン塗布し、これに既存の露光処理及び現像処理を施すことで、図６（ｃ）に示すように、各低拡散領域１６’上の一部に開口Ａ２を有するレジストパターンＲ２を形成する。
【００５５】
次に、半導体基板１１におけるアクティブ領域に、レジストパターンＲ２をマスクとしつつ、シリコン酸化膜１０２を介してリンイオンを注入することで、図７（ａ）に示すように、半導体基板１１におけるアクティブ領域であってゲート電極１５下の領域から所定距離離れた一対の領域それぞれに、不純物濃度が例えば１×１０20／ｃｍ3程度の高濃度拡散領域１７’を形成する。この際、リンイオンは例えば１０ＫｅＶ程度に加速される。
【００５６】
次に、レジストパターンＲ２を除去した後、半導体基板１１を熱処理することで、低濃度拡散領域１６’及び高濃度拡散領域１７’それぞれに注入されたイオンを拡散する。これにより、図７（ｂ）に示すように、低濃度拡散領域１６及び高濃度拡散領域１７が形成される。なお、この熱処理には、加熱温度を例えば１０００℃程度とし、加熱時間を例えば１０秒程度とした、いわゆるランプアニールを適用することができる。また、低濃度拡散領域１６及び高濃度拡散領域１７を形成後、半導体基板１１上を覆っていたシリコン酸化膜１０２は除去される。
【００５７】
次に、半導体基板１１上面全体を熱酸化することで、図７（ｃ）に示すように、例えば膜厚が１００Å程度のシリコン酸化膜１８Ａを形成する。このシリコン酸化膜１８Ａは、ＯＮＯ構造における下層のシリコン酸化膜１８ａにパターニングされる膜である。この際の熱酸化条件としては、加熱温度を例えば８５０℃程度とし、加熱時間を例えば２時間程度とすることができる。
【００５８】
次に、例えば既存のＣＶＤ法を用いることで、図８（ａ）に示すように、シリコン酸化膜１８Ａ上に、例えば膜厚が１００Å程度のシリコン窒化膜１８Ｂを形成する。このシリコン窒化膜１８Ｂは、ＯＮＯ構造におけるシリコン窒化膜１８ｂにパターニングされる膜である。
【００５９】
次に、例えば既存のＣＶＤ法を用いることで、図８（ｂ）に示すように、シリコン窒化膜１８Ｂ上に、例えば膜厚が３０００Å程度のシリコン酸化膜１８Ｃを形成する。このシリコン酸化膜１８Ｃは、ＯＮＯ構造における上層のシリコン酸化膜１８ｃにパターニングされる膜である。
【００６０】
次に、最上層のシリコン酸化膜１８Ｃを異方性ドライエッチングにてパターニングすることで、図８（ｃ）に示すように、ゲート電極１５の両サイドのシリコン窒化膜１８Ｂ上に、シリコン酸化膜１８ｃを形成する。なお、シリコン酸化膜１８Ｃのエッチングには、シリコン窒化膜１８Ｂとの選択比が十分に取れる条件を適用することが好ましい。このようなエッチングでは、エッチングガスに例えばＣＦ4ガスとＣＨＦ3ガスとの混合ガスが用いられる。なお、混合ガスの混合比は、ＣＦ4：ＣＨＦ3＝１：１０である。ただし、本実施例では、電荷蓄積部１８の幅を８００〜１２００Åとしている。このため、この工程では、幅が６００〜１０００Å程度となるように、シリコン酸化膜１８Ｃがパターニングされる。
【００６１】
次に、露出されたシリコン窒化膜１８Ｃを選択的にエッチングすることで、図９（ａ）に示すように、シリコン酸化膜１８Ａとパターニングされたシリコン酸化膜１８ｃとの間にシリコン窒化膜１８ｂを形成する。なお、シリコン窒化膜１８Ｂのエッチングには、シリコン酸化膜１８ｃ及び１８Ａとの選択比が十分に取れる条件を適用することが好ましい。このようなエッチングには、例えば濃度が５％程度で温度が２５℃程度のフッ酸液をエッチャントとして用いたウェットエッチングを適用することができる。
【００６２】
次に、露出されたシリコン酸化膜１８Ａを選択的にエッチングすることで、図９（ｂ）に示すように、シリコン窒化膜１８ｂと半導体基板１１との間並びにシリコン窒化膜１８ｂとゲート電極１５との間に、シリコン酸化膜１８ａを形成する。なお、シリコン酸化膜１８Ａのエッチングには、シリコン窒化膜１８ｂ、ゲート電極及び半導体基板１１との選択比が十分に取れる条件を適用することが好ましい。このようなエッチングには、例えば濃度が８６％程度で温度が１６０℃程度の熱リン酸液をエッチャントとして用いたウェットエッチングを適用することができる。
【００６３】
次に、例えばＣＶＤ法を用いることで、図９（ｃ）に示すように、露出された高濃度拡散領域１７上及びゲート電極１５上に、例えば膜厚が５００Å程度のタングステンシリサイド膜であるシリサイド膜１７ａ及び１５ａをそれぞれ形成する。
【００６４】
以上の工程を経ることで、幅が８００〜１２００Å程度であるＯＮＯ構造の電荷蓄積部１８を有するメモリセル１が半導体基板１１に形成される。
【００６５】
次に、例えばＣＶＤ法を用いることで、例えばゲート電極１５上面（シリサイド膜１５ａを含む）からの膜厚が１００００Å程度以上のシリコン酸化膜を形成する。続いて、このシリコン酸化膜表面を例えばＣＭＰ法を用いて平坦化することで、図１０（ａ）に示すように、メモリセル１が形成された半導体基板１１上面が、表面が平坦化された中間絶縁膜２１により覆われる。
【００６６】
次に、既存のフォトリソグラフィ技術及びエッチング技術を用いることで、高濃度拡散領域１７上部のシリサイド膜１７ａ表面を露出させるコンタクトホールを、中間絶縁膜２１を貫通するように形成し、これに例えばタングステン（Ｗ）などの導電体を充填することで、高濃度拡散領域１７と電気的に接続されたコンタクト内配線３１を形成する。続いて、中間絶縁膜２１上に例えばＣＶＤ法にて導電膜を形成し、これを既存のフォトリソグラフィ技術及びエッチング技術を用いてパターニングすることで、図１０（ｂ）に示すように、コンタクト内配線３１と電気的に接続された上層配線３２を形成する。
【００６７】
次に、例えばＣＶＤ法を用いることで、図１１（ａ）に示すように、例えば中間絶縁膜２１上面からの膜厚が３０００Å程度のシリコン窒化膜よりなる第１パッシベーション膜２３を形成する。この第１パッシベーション膜２３は、上述したように、ＵＶレーザ光を透過する絶縁膜である。このようなシリコン窒化膜は、上述したように、例えば膜形成時のチャンバ内雰囲気を水素リッチの状態とすることで形成することができる。
【００６８】
次に、例えばＣＶＤ法を用いることで、図１１（ｂ）に示すように、例えば膜厚が１００００Å程度のシリコン窒化膜よりなる第２パッシベーション膜２５を、第１パッシベーション膜２３上に形成する。この第２パッシベーション膜２５は、上述したように、ＵＶレーザ光を透過しない絶縁膜である。これにより、中間絶縁膜２１上に、ＵＶ光を透過する絶縁膜（第１パッシベーション膜２３）とＵＶ光を遮断する絶縁膜（第２パッシベーション膜２５）とからなるパッシベーションが形成される。
【００６９】
次に、第２パッシベーション膜２５上にレジスト液をスピン塗布し、これに既存の露光処理及び現像処理を施すことで、少なくともデータの書込み対象であるメモリセル１における電荷蓄積部１８上に開口Ａ３を有するレジストパターンＲ３を形成する。続いて、レジストパターンＲ３をマスクとして、第２パッシベーション膜２５をエッチングすることで、図１２（ａ）に示すように、少なくともデータの書込み対象であるメモリセル１における電荷蓄積部１８上の第２パッシベーション膜２５にウィンドウ２４を形成する。なお、第２パッシベーション膜２５のエッチングでは、第１パッシベーション膜２３をエッチングしないように、エッチング時間やその他の条件が設定される。
【００７０】
以上のように、書込み対象のメモリセル１上にウィンドウ２４を形成すると、次に、図１２（ｂ）に示すように、半導体基板１１上面全体にＵＶレーザ光を照射することで、書込み対象のメモリセル１における電荷蓄積部１８にデータを書き込む。なお、データの書込みでは、例えば波長が２４８ｎｍ（ナノメートル）程度のＵＶレーザ光を用いることができる。このようなＵＶレーザ光は、例えばエキシマレーザ装置などを用いて生成することができる。
【００７１】
以上のような工程を経ることで、図３に示すような層構造を有するメモリセル１が形成され、これにより、本実施例による半導体装置１００が製造される。
【００７２】
・ＵＶレーザ光を用いた場合のリテンション特性
次に、以上のような構成を有するメモリセル１へＵＶレーザ光を用いてデータを書き込んだ場合のリテンション特性を図面と共に説明する。なお、本説明では、波長が２４８ｎｍ（ナノメートル）程度のＵＶレーザ光を用いてデータを書き込んだ場合を例に挙げる。
【００７３】
図１３は、ＵＶレーザ光の照射前後における電流比の不純物濃度依存性を示すグラフである。なお、ＵＶレーザ光の照射前後とは、ＵＶレーザ光を用いたデータの書き込み前後を指し、電流比とは、ＵＶレーザ光を用いたデータの書込み前後におけるセル電流の電流比を指す。また、セル電流とは、メモリセル１に対して読み出しを行った際に流れる電流を指す。さらに、図１３では、ＵＶレーザ光の照射前のセル電流をＩａとし、照射後のセル電流をＩｂとする。ただし、ＵＶレーザ光の照射時間は３０分とする。さらにまた、図１３では、電荷蓄積部１８の幅を８００Åとした場合と、１０００Åとした場合と、１２００Åとした場合とのそれぞれについて例を挙げる。さらに、また、図１３では、ゲート長を０．２４μｍとした場合を例に挙げる。
【００７４】
図１３において、縦軸は、ＵＶレーザ光照射前のセル電流（Ｉａ［μＡ（マイクロアンペア）］）とＵＶレーザ光照射後のセル電流（Ｉｂ［μＡ］）との電流比（Ｉｂ／Ｉａ）の対数である。また、横軸は、低濃度拡散領域１６の不純物濃度（［／ｃｍ3］）である。
【００７５】
図１３を参照すると明らかなように、電荷蓄積部１８の幅が８００Åの場合と１０００Åの場合と１２００Åの場合とのそれぞれにおいて、各メモリセル１から読み出されるセル電流の電流比は、抵抗変化層である低濃度拡散領域１６の不純物濃度が低くなるに連れて小さくなる。したがって、低濃度拡散領域１６の不純物濃度を低くすることで、データが書き込まれていないメモリセル１から読み出される電流Ｉａと、データが書き込まれたメモリセル１から読み出される電流Ｉｂとの差を大きくすることができる。本実施例では、図１３に示すグラフより、低濃度拡散領域１６における好ましい不純物濃度を、１×１０17／ｃｍ3以上２×１０18／ｃｍ3以下程度とすることができる。ただし、本発明はこれに限定されず、良好な電流比を実現できる不純物濃度であれば、如何様にも変形することができる。
【００７６】
また、同じく図１３を参照すると明らかなように、電荷蓄積部１８の幅を、８００Åとした場合と、１０００Åとした場合と、１２００Åとした場合とでは、１２００Åとした場合における電流比が最も小さい。すなわち、電荷蓄積部１８の幅が大きくなるに連れて、各メモリセル１から読み出される電流比が小さくなる。したがって、電荷蓄積部１８の幅を大きくすることで、データが書き込まれていないメモリセル１から読み出される電流Ｉａと、データが書き込まれたメモリセル１から読み出される電流Ｉｂとの差を大きくすることができる。本実施例では、図１３に示すグラフより、電荷蓄積部１８の好ましい幅を、８００Å以上１２００Å以下程度とすることができる。ただし、本発明はこれに限定されず、良好な電流比を実現できる電荷蓄積部１８の幅であれば、如何様にも変形することができる。
【００７７】
ただし、低濃度拡散領域１６の不純物濃度を小さくしすぎると、各メモリセル１の駆動能力が低下してしまう。また、電荷蓄積部１８の幅を大きくしすぎると、同様に各メモリセルの駆動能力が低下してしまう。そこで、本実施例では、駆動能力が低下しすぎない程度に、メモリセル１における低濃度拡散領域１６の不純物濃度と電荷蓄積部１８の幅とを小さく設定する。例えば低濃度拡散領域１６の不純物濃度を上述したように１×１０17／ｃｍ3程度とし、電荷蓄積部１８の幅を８００〜１２００Å程度とすることで、駆動能力が低下しすぎない程度に、低濃度拡散領域１６の不純物濃度と電荷蓄積部１８の幅とを小さくすることができる。
【００７８】
このように本実施例では、駆動能力が低下しすぎない程度に、低濃度拡散領域１６の不純物濃度と電荷蓄積部１８の幅とを小さくすることで、データが書き込まれていないメモリセル１から読み出される電流Ｉａと、データが書き込まれたメモリセル１から読み出される電流Ｉｂとの差を十分に大きく取り、これにより、正常なデータの書込み及び読出しが可能な不揮発性の半導体記憶装置１００を実現する。
【００７９】
また、図１４は、セル電流のＵＶレーザ光照射時間依存性を示すグラフである。なお、図１４では、電荷蓄積部１８の幅を３００Åとし、ゲート長を０．２４μｍとした場合の例を示す。また、図１４では、書込みの初期を電気的に行い、その後、ＵＶレーザ光を用いてデータを書き込む場合を例に挙げる。以下では、初期状態のメモリセル１に対して電気的に行う書込みを初期書込みという。さらに、図１４では、初期書込みに順方向の電流を用いた場合と、逆方向の電流を用いた場合とを示す。
【００８０】
図１４を参照すると明らかなように、順方向の電流を用いた場合では、逆方向の電流を用いた場合と比較して、初期書込みが終了した時点でメモリセル１から読み出すことができるセル電流は大きい。これは、順方向の電流を用いた場合では、逆方向の電流を用いた場合と比較して、メモリセル１の電荷蓄積部１８に書き込まれた電位が小さいことを意味している。その後、ＵＶレーザ光による書込みを行うと、メモリセル１から読み出されるセル電流は減少する。これは、ＵＶレーザ光の照射により、メモリセル１の電荷蓄積部１８に電荷が更に蓄積されていることを示している。その後、ＵＶレーザ光を照射し続けることで、メモリセル１から読み出されるセル電流がある一定の電位へ収束して行く。これは、電荷蓄積部１８の電位がある一定レベルとなった時点で、ＵＶレーザ光による書込みが進展しなくなることを意味している。なお、ある一定レベルの電位とは、図１４に示す例では、例えばセル電流が５０μＡ程度となる電位である。
【００８１】
また、逆方向の電流を用いた場合では、順方向の電流を用いた場合と比較して、初期書込みが終了した時点でメモリセル１から読み出すことができるセル電流は小さい。これは、逆方向の電流を用いた場合では、順方向の電流を用いた場合と比較して、メモリセル１の電荷蓄積部１８に書き込まれた電位が大きいことを意味している。その後、ＵＶレーザ光による書込みを行うと、メモリセル１から読み出されるセル電流が増加する。これは、ＵＶレーザ光の照射により、メモリセル１の電荷蓄積部１８に蓄積された電荷が放出されていることを意味している。その後、ＵＶレーザ光を照射し続けることで、メモリセル１から読み出されるセル電流が、順方向電流を用いた場合と同様に、ある一定の電位へ収束して行く。これは、電荷蓄積部１８の電位がある一定レベルとなった時点で、ＵＶレーザ光による書込みが進展しなくなることを意味している。なお、ある一定レベルの電位とは、図１４に示す例では、例えばセル電流が５０μＡ程度となる電位である。
【００８２】
このように、ＵＶレーザ光を用いた書込みでは、比較的長時間書込みを行うことで、メモリセル１における電荷蓄積部１８の電位がある一定レベルに収束する。本説明では、この特性をＵＶ書込み特性という。本実施例は、このＵＶ書込み特性を利用することで、ＵＶレーザ光を用いて不揮発性の半導体記憶装置１００にデータを書き込み、これをコード化する。
【００８３】
すなわち、本実施例による半導体記憶装置１００では、データ‘０’を記憶させるメモリセル１上にウィンドウ２４が形成され、データ‘３’を記憶させるメモリセル１上にはウィンドウ２４が形成されない。また、データ‘１’又は‘２’が形成されるメモリセル１では、２つの電荷蓄積部１８のうち適宜一方の電荷蓄積部１８上のみにウィンドウ２４が形成される。このような構成を有する半導体記憶装置１００に対してＵＶレーザ光を用いてデータの書込みを行うことで、不揮発にデータが記憶された半導体記憶装置１００を製造することができる。
【００８４】
・作用効果
以上のように、本実施例による半導体記憶装置１００は、半導体基板１１と、半導体基板１１上に形成されたゲート絶縁膜１４と、ゲート絶縁膜１４上に形成されたゲート電極１５と、半導体基板１１上部であってゲート電極１５下を挟む一対の領域に形成された低濃度拡散領域１６と、半導体基板１１上部であって一対の低濃度拡散領域１６を挟む一対の領域に形成された高濃度拡散領域１７と、低濃度拡散領域１６上に形成された電荷蓄積部１８とを含むメモリセル１と、メモリセル１を覆うように半導体基板１１上に形成された中間絶縁膜２１と、所定波長のＵＶレーザ光を透過させる絶縁性の第１パッシベーション膜２３と、第１パッシベーション膜２３上に形成され、ＵＶレーザ光を遮断し、電荷蓄積部１８上に開口を有する第２パッシベーション膜２５とを有して構成される。
【００８５】
また、本実施例による半導体記憶装置１００の製造方法では、半導体基板１１を準備し、半導体基板１１上にゲート絶縁膜１４を形成し、ゲート絶縁膜１４上にゲート電極１５を形成し、半導体基板１１上部にゲート電極１５下を挟む一対の低濃度拡散領域１６を形成し、半導体基板１１上部に一対の低濃度拡散領域１６を挟む一対の高濃度拡散領域１７を形成し、低濃度拡散領域１６上に、シリコン酸化膜１８ａとシリコン窒化膜１８ｂとシリコン酸化膜１８ｃとの積層構造を有する電荷蓄積部１８を形成し、ゲート電極１５と電荷蓄積部１８とを覆う中間絶縁膜２１を形成し、所定波長のＵＶレーザ光を透過させる絶縁性の第１パッシベーション膜２３を半導体基板１１上に形成し、所定波長のＵＶレーザ光を遮断する第２パッシベーション膜２５を第１パッシベーション膜２３上に形成し、電荷蓄積部１８上の第２パッシベーション膜２５にウィンドウ２４を形成し、第２パッシベーション膜２５に形成されたウィンドウ２４から第１パッシベーション膜２３及び中間絶縁膜２１を介して電荷蓄積部１８をＵＶレーザ光で露光する。
【００８６】
本実施例では、上述したように、電荷蓄積部１８は所定波長のＵＶレーザ光が照射されることで電荷を蓄積するＯＮＯ構造を有している。このため、この電荷蓄積部１８の上方にＵＶレーザ光を透過させるためのウィンドウ２４を設けることで、ＵＶレーザ光を用いてメモリセル１にデータを書き込むことが可能となる。この書込み方法によれば、メモリセル１ごとに書き込まれる電位のばらつきを抑えることが可能となる。すなわち、より正確にデータを書き込むことが可能となる。また、この書込み方法は、電気的な書込みと比較して、電荷蓄積部１８、特にシリコン酸化膜１８ａに与えるダメージを低減することが可能であるため、半導体記憶装置１００のリテンション特性を向上することができる。
【実施例２】
【００８７】
次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１と同様である。
【００８８】
・概要
本実施例では、実施例１と同様に、１セル２ビット方式のＭＯＮＯＳ構造を有する不揮発性の半導体記憶装置を例に挙げ、これへのデータの書込みを、ＵＶレーザ光（所定波長の光）を用いて行う。
【００８９】
・構成
次に、本実施例による半導体記憶装置２００の構成を図面と共に詳細に説明する。図１５は、半導体記憶装置２００の概略構成を示す上視図である。図１６は、図１５におけるＢ−Ｂ’断面での層構造を示す図であり、個々のメモリセル１及びそれ上に形成された各層の断面構造を示す図である。なお、図１５では、説明の簡略化のため、層構造における上層配線３２を省略して示す。
【００９０】
図１５及び図１６に示すように、本実施例による半導体記憶装置２００は、実施例１による半導体装置１００と同様の構成において、第２パッシベーション膜２５が第２パッシベーション膜４５に置き換えられると共に、第１パッシベーション膜２３（第１膜）と第２パッシベーション膜４５（第３膜）との間にメタル膜４１（第２膜）が設けられた構成を有する。また、メタル膜４１及び第２パッシベーション膜４５には、ウィンドウ４４が形成される。すなわち、本実施例では、実施例１におけるＵＶ遮光性を有する絶縁膜である第２パッシベーション膜２５が、ＵＶ遮光膜であるメタル膜４１とＵＶ透過性を有するか否かを問われない絶縁膜である第２パッシベーション膜４５との積層膜に置き換えられ、これに第１パッシベーション膜２３まで貫通するウィンドウ４４が形成された構成を有する。
【００９１】
上述した構成において、第２パッシベーション膜４５は絶縁膜である。この第２パッシベーション膜４５は、書き込み用のＵＶレーザ光を透過する膜であっても、遮光する膜であっても良い。また、メタル膜４１は、所定条件下でのエッチングにおいて、第１パッシベーション膜２３及び第２パッシベーション膜４５に対する十分な選択比を取ることができる金属で形成された膜である。この金属には、例えばアルミニウム（Ａｌ）やタングステン（Ｗ）やチタニウム（Ｒｉ）や窒化チタン（ＴｉＮ）などを適用することができる。ただし、本発明は、これに限定されず、上記の条件を満たす遮光性の膜であれば、如何なるものも適用することができる。また、このメタル膜４１は、書込み用のＵＶレーザ光を透過しない膜である。ただし、これに限定されず、第２パッシベーション膜４５とメタル膜４１との少なくとも何れか一方が、書き込み用のＵＶレーザ光を透過しない膜であれば良い。
【００９２】
また、図１５及び図１６に示すように、データの書込み対象であるメモリセル１上のメタル膜４１及び第２パッシベーション膜４５には、上述したように、ＵＶレーザ光をメモリセル１へ照射するためのウィンドウ４４が形成される。各メモリセル１へのデータの書込みは、このウィンドウ４４を用いて行われる。すなわち、本実施例による半導体記憶装置２００は、実施例１と同様に、書込み対象のメモリセル１上にウィンドウ４４を形成することで、このメモリセル１をＵＶレーザ光に対して光学的に露呈させ、書き込み対象外のメモリセル１上をメタル膜４１及び／又は第２パッシベーション膜４５で覆うことで、このメモリセル１がＵＶレーザ光に対して光学的に露呈させないように構成されている。
【００９３】
また、他の構成は、上述したように実施例１と同様であるため、ここでは詳細な説明を省略する。
【００９４】
・製造方法
次に、本実施例による半導体記憶装置２００の製造方法を図面と共に詳細に説明する。なお、メモリセル１が形成された半導体基板１１上に中間絶縁膜２１と第１パッシベーション膜２３とを順次形成するまでの工程は、実施例１において図４（ａ）から図１１（ａ）を用いて説明した工程と同様であるため、本実施例ではこれを引用することで、詳細な説明を省略する。また、図１７から図１９は、半導体基板１１上に第１パッシベーション膜２３を形成した後の工程を示すプロセス図である。
【００９５】
本製造方法では、実施例１において図４（ａ）から図１１（ａ）を用いて説明したように、幅が８００〜１２００Å程度であるＯＮＯ構造の電荷蓄積部１８を有するメモリセル１が半導体基板１１に形成後、例えばＣＶＤ法を用いることで、例えばゲート電極１５（シリサイド膜１５ａを含む）上面からの膜厚が３０００Å程度のシリコン窒化膜よりなる第１パッシベーション膜２３を形成する。
【００９６】
次に、例えばＣＶＤ法を用いて第１パッシベーション膜２３上に例えばアルミニウム（Ａｌ）を堆積させることで、図１７（ａ）に示すように、例えば膜厚が５００Å程度のメタル膜４１を形成する。
【００９７】
次に、例えばＣＶＤ法を用いることで、図１７（ｂ）に示すように、例えば膜厚が１００００Å程度のシリコン窒化膜よりなる第２パッシベーション膜４５を、メタル膜４１上に形成する。この第２パッシベーション膜４５は、上述したように、絶縁膜である。
【００９８】
次に、第２パッシベーション膜４５上にレジスト液をスピン塗布し、これに既存の露光処理及び現像処理を施すことで、少なくともデータの書込み対象であるメモリセル１における電荷蓄積部１８上に開口Ａ３を有するレジストパターンＲ３を形成する。次に、レジストパターンＲ３をマスクとして、第２パッシベーション膜４５をエッチングすることで、図１８（ａ）に示すように、第２パッシベーション膜４５に開口４４ａを形成する。なお、第２パッシベーション膜４５のエッチングには、メタル膜４１との選択比が十分に取れ、且つ基板表面に対してなるべく垂直方向にエッチングできる条件を適用することが好ましい。このようなエッチングでは、エッチングガスに例えばＣＦ4ガスとＣＨＦ3ガスとの混合ガスが用いられる。この混合ガスの混合比は、ＣＦ4：ＣＨＦ3＝１：１０とすることができる。
【００９９】
次に、レジストパターンＲ３を除去した後、第２パッシベーション膜４５をマスクとして、開口４４ａにより露出されたメタル膜４１をエッチングすることで、メタル膜４１に開口４４ｂを形成する。これにより、図１８（ｂ）に示すように、少なくともデータの書込み対象であるメモリセル１における電荷蓄積部１８上に、開口４４ａ及び４４ｂよりなるウィンドウ４４が形成される。
【０１００】
以上のように、書込み対象のメモリセル１上にウィンドウ４４を形成すると、次に、図２０に示すように、半導体基板１１上面全体にＵＶレーザ光を照射することで、実施例１と同様に、書込み対象のメモリセル１における電荷蓄積部１８にデータを書き込む。なお、データの書込みでは、例えば波長が２４８ｎｍ（ナノメートル）程度のＵＶレーザ光を用いることができる。このようなＵＶレーザ光は、例えばエキシマレーザ装置などを用いて生成することができる。
【０１０１】
以上のような工程を経ることで、図１６に示すような層構造を有するメモリセル１が形成され、これにより、本実施例による半導体装置２００が製造される。
【０１０２】
・作用効果
以上のように、本実施例による半導体記憶装置２００は、半導体基板１１と、半導体基板１１上に形成されたゲート絶縁膜１４と、ゲート絶縁膜１４上に形成されたゲート電極１５と、半導体基板１１上部であってゲート電極１５下を挟む一対の領域に形成された低濃度拡散領域１６と、半導体基板１１上部であって一対の拡散領域１６を挟む一対の領域に形成された高濃度拡散領域１７と、低濃度拡散領域１６上に形成された電荷蓄積部１８とを含むメモリセル１と、メモリセル１を覆うように半導体基板１１上に形成された中間絶縁膜２１と、所定波長のＵＶレーザ光を透過させる絶縁性の第１パッシベーション膜２３と、第１パッシベーション膜２３上に形成され、ＵＶレーザ光を遮断し、電荷蓄積部１８上に開口を有するメタル膜４１とを有して構成される。また、本実施例による半導体記憶装置２００は、メタル膜４１上に形成され、電荷蓄積部１８上に開口を有する絶縁性の第２パッシベーション膜４５をさらに有し、メタル膜４１が導電膜で形成される。
【０１０３】
また、本実施例による半導体記憶装置２００の製造方法では、半導体基板１１を準備し、半導体基板１１上にゲート絶縁膜１４を形成し、ゲート絶縁膜１４上にゲート電極１５を形成し、半導体基板１１上部にゲート電極１５下を挟む一対の低濃度拡散領域１６を形成し、半導体基板１１上部に一対の低濃度拡散領域１６を挟む一対の高濃度拡散領域１７を形成し、低濃度拡散領域１６上に、シリコン酸化膜１８ａとシリコン窒化膜１８ｂとシリコン酸化膜１８ｃとの積層構造を有する電荷蓄積部１８を形成し、ゲート電極１５と電荷蓄積部１８とを覆う中間絶縁膜２１を形成し、所定波長のＵＶレーザ光を透過させる絶縁性の第１パッシベーション膜２３を半導体基板１１上に形成し、所定波長のＵＶレーザ光を遮断するメタル膜４１を第１パッシベーション膜２３上に形成し、メタル膜４１上に絶縁性の第２パッシベーション膜４５を形成し、電荷蓄積部１８上のメタル膜４１及び第２パッシベーション膜４５にウィンドウ４４を形成し、メタル膜４１及び第２パッシベーション膜４５に形成されたウィンドウ４４から第１パッシベーション膜２３及び中間絶縁膜２１を介して電荷蓄積部１８をＵＶレーザ光で露光する。
【０１０４】
本実施例では、実施例１と同様に、電荷蓄積部１８は所定波長のＵＶレーザ光が照射されることで電荷を蓄積するＯＮＯ構造を有している。このため、実施例１と同様に、この電荷蓄積部１８の上方にＵＶレーザ光を透過させるためのウィンドウ４４を設けることで、ＵＶレーザ光を用いてメモリセル１にデータを書き込むことが可能となる。この書込み方法によれば、メモリセル１ごとに書き込まれる電位のばらつきを抑えることが可能となる。すなわち、より正確にデータを書き込むことが可能となる。また、この書込み方法は、電気的な書込みと比較して、電荷蓄積部１８、特にシリコン酸化膜１８ａに与えるダメージを低減することが可能であるため、半導体記憶装置２００のリテンション特性を向上することができる。
【実施例３】
【０１０５】
次に、本発明の実施例３について図面を用いて詳細に説明する。尚、以下の説明において、実施例１又は実施例２と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１又は実施例２と同様である。
【０１０６】
本実施例では、実施例１又は２で例示したメモリセル１を、フューズとして用いた半導体装置を例に挙げる。図２０は、本実施例による半導体装置３００の構成を示す上視図である。なお、本実施例では、開口形状が円形のウィンドウ２４でなく、長方形のウィンドウ２４’を例に挙げる。また、図２０では、実施例１によるメモリセル１用いた場合を例に挙げる。さらに、図２０では、説明の簡略化のため、層構造における第１及び第２パッシベーション膜２３、２５と中間絶縁膜２１と上層配線３２とを省略して示す。
【０１０７】
図２０に示すように、半導体装置３００は、実施例１又は２によるメモリセル１が、信号線ｗ１、ｗ２、ｗ３、…それぞれを介する信号経路上にそれぞれ配置された構成を有する。この構成において、信号線（例えば信号線ｗ１）上に設けられたメモリセル１に、実施例１又は２と同様にＵＶレーザ光を照射することで、この信号線を介する信号経路を電気的に切断することができる。
【０１０８】
また、本実施例では、実施例１又は２による中間絶縁膜２１を、ＵＶレーザ光を透過する絶縁膜とすることで、半導体装置３００を形成後にメモリセル１を用いて信号線を切断することが可能となる。
【０１０９】
なお、他の構成及び製造方法は、上述した実施例１又は２と同様であるため、ここでは詳細な説明を省略する。
【０１１０】
・作用効果
以上のように、本実施例による半導体装置３００は、半導体基板１１と、半導体基板１１上に形成された信号線路の一部である信号線ｗ１、ｗ２、ｗ３、…と、半導体基板１１上に形成されたゲート絶縁膜１４と、ゲート絶縁膜１４上に形成されたゲート電極１５と、半導体基板１１上部であってゲート電極１５下を挟む一対の領域に形成された低濃度拡散領域１６と、半導体基板１１上部であって一対の低濃度拡散領域１６を挟む一対の領域に形成された高濃度拡散領域１７と、低濃度拡散領域１６上に形成された電荷蓄積部１８と、半導体基板１１上部であって一対の低濃度拡散領域を挟む一対の領域に形成された高濃度拡散領域１７とを含み、信号線ｗ１、ｗ２、ｗ３、…をそれぞれ介する信号経路上にそれぞれ形成されたメモリセル１と、メモリセル１を覆うように半導体基板１１上に形成された中間絶縁膜２１と、所定波長のＵＶレーザ光を透過させる絶縁性の第１パッシベーション膜２３と、第１パッシベーション膜２３上に形成され、ＵＶレーザ光を遮断し、電荷蓄積部１８上に開口を有する第２パッシベーション膜２５（又はメタル膜４１及び第２パッシベーション膜４５）とを有して構成される。
【０１１１】
また、本実施例による半導体装置３００の製造方法は、半導体基板１１を準備し、半導体基板１１上にゲート絶縁膜１４を形成し、ゲート絶縁膜１４上にゲート電極１５を形成し、半導体基板１１上部にゲート電極１５下を挟む一対の低濃度拡散領域１６を形成し、半導体基板１１上部に一対の低濃度拡散領域１６を挟む一対の高濃度拡散領域１７を形成し、低濃度拡散領域１６上に、シリコン酸化膜１８ａとシリコン窒化膜１８ｂとシリコン酸化膜１８ｃとの積層構造を有する電荷蓄積部１８を形成し、ゲート電極１５と電荷蓄積部１８とを覆う中間絶縁膜２１を形成し、所定波長のＵＶレーザ光を透過させる絶縁性の第１パッシベーション膜２３を半導体基板１１上に形成し、第１パッシベーション膜２３上に、ＵＶレーザ光を遮断する第２パッシベーション膜２５（又はメタル膜４１及び第２パッシベーション膜４５）を形成し、電荷蓄積部１８上の第２パッシベーション膜２５（又はメタル膜４１及び第２パッシベーション膜４５）にウィンドウ２４（又はウィンドウ４４）を形成し、第２パッシベーション膜２５（又はメタル膜４１及び第２パッシベーション膜４５）に形成されたウィンドウ２４（又はウィンドウ４４）から第１パッシベーション膜２３及び中間絶縁膜２１を介して電荷蓄積部１８を所定波長の光で露光する。
【０１１２】
本実施例では、実施例１又は実施例２と同様に、電荷蓄積部１８が所定波長の光が照射されることで電荷を蓄積するＯＮＯ構造を有している。このため、この電荷蓄積部１８の上方にＵＶレーザ光を透過させるためのウィンドウ２４（又はウィンドウ４４）を設けることで、ＵＶレーザ光を用いてメモリセル１にデータを書き込むことが可能となる。この書込み方法によれば、メモリセルごとに書き込まれる電位のばらつきを抑えることが可能となる。すなわち、より正確にデータを書き込むことが可能となる。また、この書込み方法は、電気的な書込みと比較して、電荷蓄積部に与えるダメージを低減することが可能であるため、半導体装置３００のリテンション特性を向上することができる。さらに、このようなメモリセル１を、信号線ｗ１、ｗ２、ｗ３、…を介する信号経路上にそれぞれ配置することで、これをフューズとして用いた半導体装置３００を実現することが可能となる。
【０１１３】
また、上記実施例１から実施例３は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
【図面の簡単な説明】
【０１１４】
【図１】（ａ）は電気的にデータを書き込む場合の初期段階と後段階とにおけるセル電流とＵＶレーザ光を用いてデータを書き込む場合の初期段階と後段階とにおけるセル電流とを示すグラフであり（ｂ）は（ａ）に示す値を各初期段階の平均値で規格化したグラフである。
【図２】本発明の実施例１による半導体記憶装置の概略構成を示す上視図である。
【図３】本発明の実施例１による半導体記憶装置の層構造を示す断面図である。
【図４】本発明の実施例１又は２による半導体記憶装置の製造方法を示すプロセス図である（１）。
【図５】本発明の実施例１又は２による半導体記憶装置の製造方法を示すプロセス図である（２）。
【図６】本発明の実施例１又は２による半導体記憶装置の製造方法を示すプロセス図である（３）。
【図７】本発明の実施例１又は２による半導体記憶装置の製造方法を示すプロセス図である（４）。
【図８】本発明の実施例１又は２による半導体記憶装置の製造方法を示すプロセス図である（５）。
【図９】本発明の実施例１又は２による半導体記憶装置の製造方法を示すプロセス図である（６）。
【図１０】本発明の実施例１による半導体記憶装置の製造方法を示すプロセス図である（７）。
【図１１】本発明の実施例１による半導体記憶装置の製造方法を示すプロセス図である（８）。
【図１２】本発明の実施例１による半導体記憶装置の製造方法を示すプロセス図である（９）。
【図１３】本発明によるメモリセル１に関するＵＶレーザ光の照射前後における電流比の不純物濃度依存性を示すグラフである。
【図１４】本発明によるメモリセル１に関するセル電流のＵＶレーザ光照射時間依存性を示すグラフである。
【図１５】本発明の実施例２による半導体記憶装置の概略構成を示す上視図である。
【図１６】本発明の実施例２による半導体記憶装置の層構造を示す断面図である。
【図１７】本発明の実施例２による半導体記憶装置の製造方法を示すプロセス図である（１）。
【図１８】本発明の実施例２による半導体記憶装置の製造方法を示すプロセス図である（２）。
【図１９】本発明の実施例２による半導体記憶装置の製造方法を示すプロセス図である（３）。
【図２０】本発明の実施例３による半導体装置の概略構成を示す上視図である。
【符号の説明】
【０１１５】
１  メモリセル
１１  半導体基板
１２  ウェル領域
１３  素子分離絶縁膜
１４  ゲート絶縁膜
１４Ａ  シリコン酸化膜
１５  ゲート電極
１５Ａ  ポリシリコン膜
１５ａ、１７ａ  シリサイド膜
１６、１６’  低濃度拡散領域
１７、１７’  高濃度拡散領域
１８  電荷蓄積部
１８Ａ、１８Ｃ  シリコン酸化膜
１８ａ、１８ｃ  シリコン酸化膜
１８Ｂ  シリコン窒化膜
１８ｂ  シリコン窒化膜
２１  中間絶縁膜
２３  第１パッシベーション膜
２４、４４  ウィンドウ
２５、４５  第２パッシベーション膜
３１  コンタクト内配線
４４ａ、４４ｂ  開口
３２  上層配線
４１  メタル膜
１００、２００  半導体記憶装置
１０１ａ  シリコン酸化膜
１０１ｂ  シリコン窒化膜
１０２  シリコン酸化膜
３００  半導体装置
Ａ２、Ａ３、Ａ１１、Ａ１２  開口
Ｒ１、Ｒ２、Ｒ３、Ｒ１１、Ｒ１２  レジストパターン
ｗ１、ｗ２、ｗ３、…  信号線
【図１】
2007189115.tif 000003
【図２】
2007189115.tif 000004
【図３】
2007189115.tif 000005
【図４】
2007189115.tif 000006
【図５】
2007189115.tif 000007
【図６】
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【図７】
2007189115.tif 000009
【図８】
2007189115.tif 000010
【図９】
2007189115.tif 000011
【図１０】
2007189115.tif 000012
【図１１】
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【図１２】
2007189115.tif 000014
【図１３】
2007189115.tif 000015
【図１４】
2007189115.tif 000016
【図１５】
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【図１６】
2007189115.tif 000018
【図１７】
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【図１８】
2007189115.tif 000020
【図１９】
2007189115.tif 000021
【図２０】
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