(57)【要約】【課題】撮像素子アレイにおけるシャドウイングを低減すること。【解決手段】基板、少なくとも１つの金属層(474)、及び、アレイ(30)を成すように構成された複数の画素(432)を含む画像センサ。各画素は、基板に配置された検出要素(530)と、前記少なくとも１つの金属層に配置された少なくとも１つの金属配線セグメントとを含む。アレイは、光学的中心(439)から延びる一対の垂直な軸(436,438)を有する。一方の軸からアレイの縁部まで垂直に延びる画素のライン(434)に関し、そのラインの隣り合う画素(432a,432b)の対の検出要素間の間隔(524)は、関連する少なくとも１つの金属配線セグメント(456a,456b)間の間隔(526)に少なくとも等しく、そのラインの少なくとも一対の隣り合う画素の対に関し、検出要素間の間隔は、対応する少なくとも１つの金属配線セグメント間の間隔よりも或る増分量だけ長い。【選択図】図５
2007123876.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
少なくとも１つの第１の金属層(474)と、
光学的中心(439)から延びる一対の直交する軸(436,438)を有するアレイ(30)を成すように構成された複数の画素と、
を含み、各画素(432)が、前記基板の少なくとも一部に配置された検出要素(530)と、前記第１の金属層に配置された少なくとも１つの第１の金属配線セグメント(456)とを含み、
前記軸のうちの一方から前記アレイの縁部まで実質的に垂直に延びる画素(434)のラインに関し、そのラインの次々と隣り合う画素対(432a,432b)に関連する前記第１の金属配線セグメント(456a,456b)間の間隔(524)が、第１の距離に等しく、前記ラインの次々と隣り合う画素対の検出要素間の間隔(526)が、前記第１の距離に少なくとも等しく、前記ラインの次々と隣り合う画素対の少なくとも一対の検出要素間の間隔が、前記第１の距離よりも長い第２の距離に等しくなるように構成される、画像センサ。
【請求項２】
前記次々と隣り合う画素対の検出要素間の間隔は、前記第１の距離に少なくとも等しく、且つ、前記光学的中心からの前記次々と隣り合う画素対の距離に基づいて決まる、請求項１に記載の画像センサ。
【請求項３】
前記次々と隣り合う画素対の検出要素間の間隔は、前記第１の距離に少なくとも等しく、且つ、前記アレイの表面に入射する光の入射角に基づいて決まる、請求項１に記載の画像センサ。
【請求項４】
前記次々と隣り合う画素対の検出要素間の間隔は、前記第２の距離に等しい、請求項１に記載の画像センサ。
【請求項５】
１以上の検出要素の検出要素間の間隔が、前記第１の距離よりも長く、前記ラインの各画素の検出要素は、前記画像センサに関連するデザイングリッドに実質的に整合する、請求項１に記載の画像センサ。
【請求項６】
第２の金属層を更に含み、前記第１の金属層は、前記基板と前記第２の金属層の間に配置され、各画素は、前記第２の金属層に配置された少なくとも１つの第２の金属配線セグメントを含み、前記ラインの次々と隣り合う画素の第２の金属配線セグメント間の間隔は、最大で前記第１の距離を有し、前記ラインの少なくとも１つの隣り合う画素対の前記第２の金属配線セグメント間の間隔は、前記第１の距離よりも短い第３の距離に等しい、請求項１に記載の画像センサ。
【請求項７】
基板、第１の金属層(474)、及び、光学的中心(439)から延びる一対の直交する軸(436,438)を有する画素(432)のアレイ(30)を含み、各画素が、前記基板内の少なくとも一部に配置された検出要素(530)と、前記第１の金属層に配置された少なくとも１つの第１の金属配線セグメント(456)とを有する画像センサを構成する方法であって、
前記軸のうちの一方から前記アレイの縁部まで実質的に垂直に延びる画素のライン(434)のうちの次々と隣り合う画素対(432a,432b)の第１の金属配線セグメント(456a,456b)を、第１の距離に等しい間隔(524)で配置するステップと、
前記ラインの次々と隣り合う画素対の前記検出要素を、前記第１の距離に少なくとも等しい間隔(526)で配置し、前記ラインの少なくとも一対の隣り合う画素の前記検出要素を、前記第１の距離よりも長い第２の距離に等しい間隔で配置するステップと
からなる方法。
【請求項８】
前記ラインの次々と隣り合う画素対の検出要素を配置するステップは、前記ラインの次々と隣り合う画素対の検出要素を、前記第２の距離に等しい間隔で配置することからなる、請求項７に記載の方法。
【請求項９】
前記次々と隣り合う画素対の検出要素を配置するステップは、前記光学的中心からの前記次々と隣り合う画素対の距離に基づいて実施される、請求項７に記載の方法。
【請求項１０】
前記ラインの次々と隣り合う画素対の検出要素を配置するステップは、１以上の隣り合う検出要素対を、前記第１の距離よりも長い間隔で配置し、前記ラインの各画素の検出要素を、前記画像センサに関連するデザイングリッドに整合させることからなる、請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、空間的に異なる検出位置を有する画素に関する。
【背景技術】
【０００２】
固体画像センサ（「固体撮像装置」、「画像センサ」または「撮像装置」とも呼ばれる）は、多数の方面及び分野において広い用途がある。固体画像センサは、受けとった画像をその画像を示す信号に変換する。固体画像センサの例には、電荷結合素子（ＣＣＤ）、フォトダイオードアレイ、及び相補型金属酸化膜半導体（ＣＭＯＳ）撮像素子（「ＣＭＯＳ画像センサ」または「ＣＭＯＳ撮像素子アレイ」とも呼ばれる）がある。
【０００３】
固体画像センサは、シリコンまたはガリウム砒素のような半導体から形成され、そのデバイスを照らす画像を表わすアナログ信号を生成するように配線された光検出（すなわち感光）素子（「フォトディテクタ」または「受光器」とも呼ばれる）のアレイを含む。一般的な撮像素子アレイは、行列を成すように構成された多数のフォトディテクタを含み、各フォトディテクタは光電荷を生成する。これらの光電荷は、フォトディテクタの半導体材料の表面に光子が衝突することによって発生し、入射光子放射に線形比例する量の自由電荷キャリアを生成する。各画素によって生成された光電荷は電荷信号に変換される。この電荷信号は、対象物で反射され、固体画像センサによって受光したエネルギーレベルを表わす電位である。得られた信号または電位は、ビデオ／画像処理回路によって読み出され、処理され、その画像を表わす信号が生成される。
【０００４】
近年、ＣＭＯＳ画像センサは撮像装置を実現するための実用的な１つの選択肢となり、ＣＣＤや電荷注入装置（ＣＩＤ）のような他の技術に比べてコスト及び電力の面で利点を有する。従来のＣＭＯＳ画像センサは通常、複数の画素からなる撮像素子アレイとして構成され、各画素はフォトディテクタとトランジスタ領域とを有し、上記のように、各画素が、入射光を電気信号に変換する。
【０００５】
ＣＭＯＳ画像センサのアクティブピクセル設計の１つのタイプは、ピンダイオード・ピクセルと呼ばれ、４本のワイヤ（すなわち、「金属配線」または「金属配線セグメント」）、フォトディテクタ（すなわち、フォトダイオード）、及び、３個のトランジスタを含む。この３個のトランジスタとは、すなわち、リセットトランジスタ、ソースフォロワトランジスタ、及び、アクセストランジスタ（すなわち、「転送ゲート」）である。フォトダイオード及びトランジスタは、画素の床を形成するシリコン基板の活性領域に配置される。金属配線セグメントのうちの２本は、第１の金属層（一般に金属１と呼ばれる）に配置される。第１の金属層は、シリコン基板上に形成された多結晶シリコン層の上に配置され、リセット信号及びアクセス（「転送」）信号を画素に供給する。
【０００６】
残り２本の金属配線セグメントは、最初の２つの金属配線セグメントに対して垂直を成すようにして、第２の金属層（一般に金属２と呼ばれる）に配置される。第２の金属層は、第１の金属層上に形成された誘電性絶縁層の上に配置され、電力及び列選択信号を画素に供給する。導電性接点は、金属１の層を多結晶シリコン層、及び、シリコン基板の活性領域に結合し、導電性バイアは金属２の層を金属１の層に接続する。これらの接点及びバイアによれば、金属配線セグメントを互いに電気的に接続することができ、さらに、画素の多結晶層及びシリコン基板にも電気的に接続することができる。ＣＭＯＳ画像センサの一般的な３トランジスタアクティブ画素設計では、各画素が、４本の配線（すなわち、「金属配線」または「金属配線セグメント」）、及び３個のトランジスタを有する。３個のトランジスタとは、すなわち、リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタである。２本の金属配線セグメントは水平に配置され、画素のリセット、又は、画素の読み出しを行うための行選択信号を供給する。残り２本の金属配線は垂直に（すなわち、最初の２本の金属配線に対して実質的に垂直に）配置され、画素の読み出しとリセットの両方の場合に、列選択信号を供給する。
【０００７】
従来のＣＭＯＳ画像センサでは、フォトディテクタ、トランジスタ領域、及び、金属配線セグメント、並びに他の構成要素の相対位置のような、画素の構成要素の配置に問題があった。従来のＣＭＯＳ画像センサが有する主な問題は、画素のシャドウイング（Pixel light shadowing：受光量低下）である。画素受光量低下は、画素に衝突する平均光線または主光線が、法線（すなわち、撮像素子アレイの平面に対する垂線）から大きく外れた場合に発生する。そのような状況では、フォトディテクタの上にある金属層に配置された画素の構成要素のうちの幾つかが、フォトディテクタへ向かう光のかなりの量を遮断することがある。その結果、最終的な画像の輝度（明るさ）が大幅に低下し、画質は低下することになる。
【発明の開示】
【課題を解決するための手段】
【０００８】
一態様において、本発明は、基板、少なくとも１つの金属層、及び、アレイを成す複数の画素を含む画像センサを提供する。各画素は、前記基板に配置された検出要素と、前記少なくとも１つの金属層に配置された少なくとも１つの金属配線セグメントとを含む。アレイは、光学的中心から延びる一対の直角を成す軸を有し、一方の軸からアレイの縁部に向かって垂直に延びる画素のラインに関し、そのラインの画素の検出要素間の間隔は、関連する金属配線セグメント間の間隔に少なくとも等しく、そのラインの隣り合う少なくとも一対の画素に関し、検出要素間の間隔は、対応する少なくとも１本の金属配線セグメント間の間隔よりも、ある増分量だけ長い。
【０００９】
本発明の実施形態は、添付の図面を参照すると分かりやすいであろう。図面の要素は、必ずしも同じ比率で拡大縮小されてはいない。同じ参照符号は、対応する同様の部品を指している。
【発明を実施するための最良の形態】
【００１０】
下記の詳細な説明では、本発明を実施することが可能な幾つかの特定の実施形態を例として示す添付の図面を参照する。これに関し、「上」、「下」、「前」、「後ろ」、「前方」、「後方」といった用語は、説明中の図面（複数の場合もあり）の向きを基準として使用される。本発明の構成要素は種々の向きで配置することが可能であるから、それらの方向を示す用語は、例示のためのものであり、制限の意図はない。本発明の範囲を外れることなく、他の実施形態を使用したり、構造的または論理的変更を施すことも可能であるものと考えられる。したがって、下記の詳細な説明を制限の意味で解釈してはならない。本発明の範囲は添付の特許請求の範囲によって規定される。
【００１１】
図１は、複数の行および列を成すように構成された複数の画素３２を含むＣＭＯＳ撮像素子アレイ３０の概略を示している。各画素３２は、画像を表わす受け取った光から、光電荷を生成する。画素３２によって生成される光電荷は、半導体材料、すなわちフォトディテクタ（例えば、フォトダイオード及びフォトゲート）の表面に光子が衝突することによって発生し、入射光子放射に比例する量の自由電荷キャリア（すなわち、電子孔対）を生成する。後で詳しく説明するように、各画素３２は、金属配線セグメントおよびバイアを含み、本発明によれば、それらをアレイ３０の光学的中心に対するそれらの相対位置に応じてずらすことができ、それによって半導体材料に入射する光子放射を増加させることができる。
【００１２】
図２は、ゲート埋め込みフォトダイオード型画素（buried-gated photodiode type pixel）と一般に呼ばれる画素の一構成例を示す概略図である。画素３２は、フォトディテクタ４２、アクセストランジスタ４０（「転送ゲート」と呼ばれることが多い）、リセットトランジスタ４４、及び、ソースフォロワトランジスタ４６を含む。転送ゲート４０のゲートはアクセスライン、すなわち転送（ＴＸ）ライン４８に接続され、ソースはフォトダイオード（ＰＤ）４２に接続され、ドレインはＦＤ（Flaoting Diffusion）領域５０に接続される。リセットトランジスタ４４のゲートはリセットライン（ＲＳＴ）５２に接続され、ソースはＦＤ５０に接続され、ドレインは電圧（ＰＶＤＤ）ライン５４に接続される。ソースフォロワトランジスタ４６のゲートはリセットトランジスタ４４のソースに接続され、ソースは列ライン、すなわちビット（ＢＩＴ）ライン５６に接続され、ドレインはＰＶＤＤライン５４に接続される。図面には画素３２が一個しか描かれていないが、ＴＸライン４８及びＲＳＴライン５２は、アレイ３０の所与の行の全ての画素にわたって延び、ＰＶＤＤライン５４及びＢＩＴライン５６は、アレイ３０の所与の列の全ての画素にわたって延びている。
【００１３】
画素３２は、ＴＸライン４８及びＲＳＴライン５２を介して受信した信号に応じて、積分モードと読み出しモードの２つのモードのいずれかで動作する。最初は、画素３２はリセット状態にあり、転送ゲート４８とリセットトランジスタ５２はオンになっている。積分を開始するためには、リセットトランジスタ５２と転送トランジスタ４８をオフに切り替える。積分期間中は、画素３２の一部を通って伝搬し、フォトディテクタ４２に入射する光子放射に比例する光生成電荷が、ＰＤ４２に蓄積される。
【００１４】
所望の時間だけ画素３２を積分した後、リセットトランジスタ４４をオンに切り換え、ＦＤ５０のリセットレベルをソースフォロワトランジスタ４６を介してＢＩＴライン５６にサンプリングする。次に、転送ゲート４０をオンに切り換え、蓄積された電荷をＰＤ４２からＦＤ５０に転送する。この電荷転送により、ＦＤ５０の電位はリセット値から、蓄積電荷に応じて決まる信号値に変わる。このリセット値は、ＰＶＤＤライン５４のレベルから閾値電圧を引いたものにほぼ等しい。次に、その信号値をソースフォロワトランジスタ４６を介してＢＩＴライン５６からサンプリングする。すなわち、読み出す。サンプリングされた信号値とサンプリングされたリセット値の差が、画素３２の画像信号を構成する。この差はＰＤ４２に入射する光の強度に比例する。
【００１５】
画素３２が配置された画素の行の読み出しの後、ＦＤ５０をグラウンドに戻し、ソースフォロワトランジスタ４６をオフに切り替える。各列の画素のソースフォロワトランジスタが全て配線回路を構成するため、ＦＤ５０をグラウンドに戻すことにより、所与の列において、一度に１つだけ、ソースフォロワトランジスタがオンになる。ＦＤ５０をグラウンドに戻すためには、ＰＶＤＤライン５４を一時的に低電圧レベル（通常はグラウンドレベル）に駆動し、ＲＳＴライン５２を高にパルス駆動し、次いで、所与の行にある各画素のＦＤ領域（例えばＦＤ５０）を、ＰＶＤＤライン５４（上で述べたように、ＰＶＤＤ５４は既にグラウンドに駆動されている）の電圧レベルに設定する。
【００１６】
図３は、画素３２がアレイ３０の光学的中心に近い領域６０（図１参照）に配置される場合の、図２に示したような画素３２のレイアウトの一例を示している。画素３２の構成要素は、画素３２の「床」を形成するシリコン基板上に設けられた種々の層に配置される。図示の例では、図面キー７０を参照すると、画素３２は、シリコン基板の上に配置された多結晶シリコン層（「ポリ」）７２、ポリ７２の上に配置された第１の金属（「金属１」）の層７４、及び、ポリ７２の上に配置された第２の金属（「金属２」）の層７６を含む。ポリ７２と金属１（７４）の間、及び、金属１（７４）と金属２（７６）の間には、誘電性絶縁層（図示せず）が配置される。画素３２は更に別の材料層を含むが、説明を簡単にするために、ここでは図示説明しない。
【００１７】
ＰＤ４２、ＦＤ５０、及びトランジスタの活性領域７８は、シリコン基板の活性領域（すなわち、ドープ領域）に配置される。８０で示されている接点は、金属１（７４）をトランジスタの活性領域７８に接続するとともに、金属１（７４）をポリ７２に接続するための導電性経路として機能する。８２で示されているバイアは、金属２（７６）を金属１（７４）に接続するための導電性経路として機能する。
【００１８】
ＴＸライン４８及びＲＳＴライン５２は金属１の層（７４）に配置され、ＰＶＤＤライン及びＢＩＴライン５６は金属２（７６）の層に配置され、それらは画素３２を横切って水平方向及び垂直方向にそれぞれ延びている。ポリ７４のセグメント９０は、ＰＤ４０及びＦＤ５０の上に配置され、転送ゲート４０を形成する。ＴＸライン５４は、接点９２を介してポリ７２のセグメント９０に接続される。ポリ７２のセグメント９４は、活性領域７８の上に配置され、リセットトランジスタ４４のゲートを形成し、接点９６によってＲＳＴライン５２に接続される。ポリ７２のセグメント９８は、活性領域７８の上に配置され、ソースフォロワトランジスタ４６のゲートを形成する。金属１（７４）のセグメント１００の第１の端部は、接点１０２によって活性領域７８にあるリセットトランジスタ４４のソースに接続され、第２の端部は接点１０４によってポリ７２のセグメント９８に接続され、それによって、リセットトランジスタ４４のソースはソースフォロワトランジスタ４４のゲートに接続される。リセットトランジスタ４４のソースは活性領域７８を介してＦＤ５０に接続される。
【００１９】
ＰＶＤＤライン５４は、バイア１０６を介して金属１（７４）のセグメント１０８の第１の端部に接続され、次いで、接点１１０によって、リセットトランジスタ４４及びソースフォロワトランジスタ４６のドレインの第２の端部に接続される。ＢＩＴライン５６は、バイア１１２によって金属１（７４）のセグメント１１４の第１の端部に接続され、次いで、接点１１６によってソースフォロワトランジスタ４６のソースの第２の端部に接続される。隣りの画素のフォトディテクタは１２０で示されている。
【００２０】
なお、図３は例示のためのものであり、原寸通りに描かれてはいないことに注意して欲しい。したがって、要素のサイズ、要素間の間隔、及び、要素間の相対位置は、説明を簡単にする目的で強調され、実際の画素構造を厳密に示してはいない。
【００２１】
また、バイア（例えば、バイア１０６、１１２）、及び接点（例えば、接点９６、１０２、１０４等）は一般に、層間接続要素として記載されることがある。その名の通り、そうした層間接続要素は、接触していない層を互いに電気的に接続するための「電線」として機能する。「バイア」及び「接続」という用語は、金属１層と金属２層の間の接続と、金属１層とシリコン基板や多結晶シリコン層の間の接続とを区別して例示するために使用される。
【００２２】
図４は、図３に示したような画素３２の断面図である。ＰＤ４２及びトランジスタの活性領域７８が配置されるアレイ３０の表面及びシリコン基板の表面は１２６及び１２８でそれぞれ示されている。絶縁領域１２９は、画素３２を隣りの画素１２２から分離する。説明を簡単にするために、図３の画素３２の全ての構成要素が描かれてはいない。例えばマイクロレンズ、カラーフィルタ、及び、種々の透明な誘電体層のような他の画素構成要素は描かれていない。図３の場合と同様に、図４も例示の目的しか持たない。
【００２３】
上で述べたように、図３及び図４の画素３２は、アレイ３０の光学的中心１３０に近い領域６０（図１参照）に配置される。光軸１３０は、アレイ３０の中心に交差する、アレイ３０の表面１２６に対して垂直な基準線に相当する。図示のように、ＰＶＤＤライン５４、バイア１０６、及びバイア１１２は、ＰＤ４２に近い画素３２の縁部１３８から距離１４０、１４２、及び１４４の位置にそれぞれ配置される。ビットライン５６は、ＰＶＤＤライン５４から距離１４８の位置に配置される。
【００２４】
一般に、図４の画素３２は、従来どおりの態様で構成され、金属２（７６）のＰＶＤＤライン５４及びＢＩＴライン５６、金属１（７４）のセグメント１０８及び１１４、並びに、バイア１０６及び１１２は、トランジスタの活性領域７８及び絶縁領域１２９の上に配置され、ＰＤ４２と表面１２６の間の領域に金属配線は無く、ＰＤ４２へ向かう光が、そうした障害物によって「遮断」されないように配置される。最も一般的な従来の撮像素子アレイの場合、図３及び図４に示すような画素３２の従来の画素構成は、アレイ内の全画素について同じである。換言すれば、アレイ３０の各画素は、固定ピッチで同一に構成される。したがって、縁部１３８からＰＶＤＤライン５４、バイア１０６、バイア１１２までのそれぞれの距離１４０、１４２及び１４４、並びに、ＰＶＤＤライン５４とＢＩＴライン５６の間の距離１４６は、アレイ内のどの画素でも同じである。
【００２５】
領域６０におけるように、画素３２が光軸１３０に近い場合、アレイ３０の表面１２６に入射する入射光線１６０の束の主光線角、すなわち平均光線角は、表面１２６に対して実質的に垂直である。したがって、図３及び図４に示したような従来の構成の画素３２は、入射光線１６０をＰＤ４２に効率的に到達させることができる。
【００２６】
ただし、表面１２６に入射する入射光線の束の主光線角は、光軸１３０からの距離に応じて垂直からずれる。一般に、主光線角の垂直からのずれは、光軸１３０からの距離に対して非線形的に増大し、アレイの縁部に近い場所（すなわち、光軸１３０から最も遠い位置）で、最大のずれが発生する。このずれの主な原因は、撮像素子アレイ３０が使用される撮影装置（図示せず）に使用されるレンズの「非テレセン性」と一般に呼ばれるものである。このずれによって、図３及び図４に示したような従来の画素構成（主に金属２（７６）要素）の画素３２では、その画素のフォトディテクタＰＤ４２、または、隣りの画素のフォトディテクタにシャドウイング（すなわち、「幾何学的シャドウイング」）が発生し、光軸１３０から遠くある画素ほど、シャドウイングの影響は悪化する。シャドウイングは、画素が受け取る光の強度を低下させ、特に、撮像素子アレイ３０の縁部に近い位置にある画素が受け取る光の強度を低下させる。撮像素子アレイ３０の縁部に近い画素は、けられ（周辺減光）と一般に呼ばれるもの（レンズの１／コサイン特性によって発生する）が原因で、光軸１３０に近い画素に比べて、光強度が減少することが既に分かっている。
【００２７】
例えば、図４の従来構成の画素３２を、アレイ３０の領域６０ではなく領域６２に配置した場合（図１参照）、入射光線の束１６２で示されているように、表面１２６に対する入射光の主光線角は、垂直から大きくずれるであろう。したがって、画素３２を領域６２に配置した場合、金属２（７６）のＢＩＴライン５６は、隣りの画素１２２のフォトディテクタ１２０への入射光を遮断し、その結果、隣りの画素１２２によって生成される画像の輝度（明るさ）を低させることになる。
【００２８】
同様に、図４の従来構成の画素３２を光軸１３０を隔ててアレイ３０の領域６２とは反対側の領域６４に配置した場合（図１参照）も、入射光線の束１６４で示されているように、表面１２６に対する入射光の主光線角は、垂直から大きくずれるであろう（領域６２の場合のずれと同じ大きさだけ、反対の角度に）。したがって、画素３２を領域６４に配置した場合、金属２（７６）のＰＶＤＤライン５４は、ＰＤ４２への入射光を遮断し、その結果、画素３２によって生成される画像の輝度を低下させることになる。
【００２９】
本発明によれば、また、以下で図５〜図８に示すように、画素３２の金属２の要素、及び、対応するバイア（すなわち、図示の例におけるＰＶＤＤライン５４、ＢＩＴライン５６、及び、バイア１１０、１１２）は、光軸１３０からのそれらの距離及び位置に応じて、光軸１３０の方向に（すなわち、図１と比べて右か左に）ずらされる。本発明に従って、金属２の要素及び対応するバイアを撮像素子アレイ３０の光学的中心に向けてずらすと、従来の画素構造に関するシャドウイングが低減される。
【００３０】
金属１（７４）の要素（例えば、セグメント１００）は、金属２（７６）の要素に比べて、シリコン基板の表面１２８にもっと近い位置に、かつ、撮像素子表面１２６からもっと遠い位置に配置される。したがって、金属１（７４）の要素は一般に、幾何学的シャドウイング効果に対して小さな影響しか与えない。幾何学的シャドウイングは一般に、金属１（７４）の上にある種々の層に形成された画素の構成要素のうち、撮像素子の表面１２６に比較的近い位置にあるものによって発生し、例えば、本明細書に記載されるような金属２（７６）の要素によって発生する。ただし、画素の構造によっては、金属１（７４）の要素によって、幾何学的シャドウイング効果が発生することもある。したがって、本明細書では、金属２（７６）の要素、及び、それに関連する層間接続要素に関して説明するが、本発明の教示（以下でもっと詳しく説明する）は、金属１（７４）の要素、及び、それに関連する層間接続要素にも適用することができる。また、画素構造が、そのようなさらに別の金属層を含むものである場合、本発明の教示は、金属１及び金属２以外の金属層に形成された要素に適用することも可能である。
【００３１】
図５及び図６は、画素３２を撮像素子アレイ３０の領域６２に配置する場合の、本発明による画素３２のレイアウトの一例を示している。図示のように、金属２（７６）のＰＶＤＤライン５４及びＢＩＴライン５６、並びに、それらに対応するバイア１０６及び１１２は、画素３２を位置６０に配置した場合のそれらの位置（図３及び図４に示されている）に比べて、シフト距離２００だけ縁部３８の方向にずらしてある。シフト距離２００の大きさは、撮像素子アレイ３０の光学的中心１３０からの画素３２の距離に応じて決まる。シフト２００の方向は、光学的中心１３０に対する画素３２の相対位置によって決まる。図５及び図６の画素３２の縁部１３８は、光学的中心１３０に面しているので、シフト２００の方向は、縁部１３８へ向かう方向（すなわち、図１、図５及び図６において「左」）である。
【００３２】
図４を更に参照すると、ＰＶＤＤライン５４、バイア１０６、１１２から縁部１３８までの距離２４０、２４２及び２４２はそれぞれ、距離１４０、１４２及び１４４に比べて、シフト距離２００に等しい長さだけ短い。ＢＩＴライン５６も縁部１３８の方へシフト距離２００だけずらされているので、ＰＶＤＤライン５４とＢＩＴライン５６の間の距離２５６は、距離１５６と同じである。図５及び図６に示すように、金属１（７４）のセグメント１０８及び１１４の位置及び寸法は、それに応じて調節されている。
【００３３】
図６に示すように、金属２（７６）のＰＶＤＤライン５４及びＢＩＴライン５６、並びに、それらに対応するバイア１０６及び１１２をシフト距離２００だけ縁部１３８方向にずらすと、入射光線の束１６２は遮断されなくなり、隣りの画素１２２のＰＤ１２０まで障害物のない経路が出来る。また、金属２（７６）のＰＶＤＤライン５４をＰＤ４２と表面１２６の間に配置したとしても、画素３２に入射する光線（図示せず）の束の主光線角は、光線１６２の束の主光線角と同様の角度になるため、入射光線がＰＶＤＤライン５４によって遮断されることはない。
【００３４】
図７及び図８は、画素３２を撮像素子アレイ３０の領域６４に配置した場合の、本発明による画素３２のレイアウトの一例を示している。図示のように、金属２（７６）のＰＶＤＤライン５４及びＢＩＴライン５６は、画素３２を領域６０（図３及び図４に示されている）に配置した場合のそれらの位置に比べて、シフト距離３００だけ縁部１３８から離れる方向にずらしてある。画素３２を領域６２に配置した場合（図５及び図６に示すように）、シフト距離３００の大きさ及び距離はそれぞれ、撮像素子アレイ３０の光学的中心３０に対する画素３２の相対位置、及び、光学的中心３０からの画素３２の距離に応じて決まる。図７及び図８の画素３２の縁部１３８は、光学的中心１３０から離れる方向に面しているので、シフト３００の方向は、縁部１３８から離れる方向（すなわち、図１、図７及び図８において「右」）である。
【００３５】
ただし、図７及び図８では、画素３２を領域６２に配置した場合（図５及び図６）とは違い、ＢＩＴライン５６に関連するバイア１１２だけが、シフト距離３００だけ、光学的中心１３０にずらされる。画素はシリコン基板の中に高密度にパッケージングされているので、フォトディテクタ、及びトランジスタの活性領域（例えば、ＰＤ４２、及び活性領域７８）、トランジスタ（例えば、リセットトランジスタ４４及びソースフォロワトランジスタ４６）、並びに、それらに関連する接点（例えば、接点１０２、１０４、１１０及び１１６）の位置は、実質的に固定である。したがって、リセットトランジスタ４４のソースをソースフォロワトランジスタ４６のゲートに接続する金属１（７２）のセグメント１００の位置は、実質的に固定である。
【００３６】
バイア１０６は、金属１（７２）のセグメント１０８を介してＰＶＤＤライン５４をリセットトランジスタ４４及びソースフォロワトランジスタ４６のドレインに接続しているので、バイア１０６をＰＶＤＤライン５４とともにシフト距離３００だけずらすことはできない。なぜなら、そのようなシフトを行うためには、金属１（７２）のセグメント１０８を金属１（７２）のセグメント１００に交わるように延長しなければならないからである。したがって、バイア１０６の位置は、実質的に固定である。したがって、シフトされたＰＶＤＤライン５４と、リセットトランジスタ４４及びソースフォロワトランジスタ４６との間の電気的接続を維持するためには、金属２（７６）の補助接続要素３６０を画素３２に追加し、ＰＶＤＤライン５４をバイア１１２に接続する。
【００３７】
一実施形態において、補助接続要素３６０は、ＰＶＤＤライン５４からバイア１０６まで延存するように、シフト距離３００に少なくとも等しい距離だけ延在する。一実施形態において、補助接続要素３６０は、ＰＶＤＤライン５４からバイア１０６まで延存するように、シフト距離３００に少なくとも実質的に等しい距離だけ延在する。図面では、補助接続要素３６０は、ＰＶＤＤライン５４から直線的に延びているように描かれているが、実施形態によっては、補助接続要素は、ＰＶＤＤライン５４とバイア１０６の間に配置されることがある他の画素の要素（図示せず）との干渉を避けるために、湾曲部（ベンド）や角度を有する場合がある。
【００３８】
図４と比べると、ＰＶＤＤライン５４及びバイア１１２から縁部１３８までの距離３４０及び３４４はそれぞれ、距離１４０及び１４４に比べてシフト距離３００だけ長い。ＢＩＴライン５６も縁部１３８から離れる方向にシフト距離３００だけずらしてあるので、ＰＶＤＤライン５４とＢＩＴライン５６の間の距離３４６は、距離１４６に等しい。図７及び図８に示すように、金属１（７２）のセグメント１１４は、シフト距離３００だけ延長されている。
【００３９】
図８に示すように、金属２（７６）のＰＶＤＤライン５４及びＢＩＴライン５６を縁部１３８から離れる方向にシフト距離３００だけずらした場合、入射光線の束１６４が遮断されなくなり、ＰＤ４２への障害物の無い経路が出来る。また、金属２（７６）のＢＩＴライン５６を表面１２６と隣りの画素１２２のＰＤ１２０の間に配置したとしても、画素３２に入射する光線の束（図示せず）の主光線角は、光線の束１６４の主光線角と同様の角度になるため、入射光線の束がＢＩＴライン５６によって遮断されることはない。
【００４０】
上記のように、撮像素子アレイ３０に入射する光の主光線角は、撮像素子アレイ３０にわたって光軸１３０からの距離に応じて非線形的に変化し、撮像素子アレイ３０の縁部に沿って最大のずれが発生する。したがって、アレイ３０の各画素３２の金属２（７６）のシフト距離の大きさは、光軸１３０からの画素の距離によって決まる。したがって、シフト距離の大きさは、表面１２６からの金属２（７６）の距離によっても変わる。したがって、一般に、画素３２を光軸１３０から遠い位置に配置した場合のシフト距離は、画素３２を光軸１３０に近い位置に配置した場合よりも大きくなる。また、主光線角の法線からのずれがアレイ３０全体にわたって非線形的であることから、光軸１３０から画素が遠ざかるのに従って、シフト距離の大きさもまた非線形的に増大する。
【００４１】
図９は、アレイ３０の画素３２のような、製造すべき画素のアレイの各画素について、シフト距離を判定するためのプロセス４００の一実施形態を示すフロー図である。プロセス４００は４０２から開始される。４０４において、製造すべき撮像素子アレイに関連するパラメータ／データを決定する。こうしたパラメータ／データには、撮像素子アレイの列（Ｃ）の数「ｍ」及び行（Ｒ）の数「ｎ」、アレイの画素の「従来」の構成または基本構成（例えば、図３及び図４の画素３２、及び、画素構造を表わす寸法を含む）、アレイに使用されるレンズ構成に関連するデータ（例えば、レンズに関連する主光線角の非線形特性を含む）がある。
【００４２】
４０６では、列カウンタ（Ｃ）と行カウンタ（Ｒ）の値をそれぞれ、値「１」に設定する。４０８では、４０４で入力されたアレイの寸法に基づいて、アレイの光学的中心を判定する。Ｃ及びＲの値に基づいて、光学的中心からの現在の画素（Ｒ，Ｃ）の距離を判定する。
【００４３】
４１０では、４０８で判定されたような光学的中心からの距離、主光線角の非線形特性、及び、４０４で入力された基本画素構造の寸法に基づいて、現在の画素（Ｒ、Ｃ）の金属２の要素についてシフト距離（ＳＤ）を判定する。
【００４４】
４１０において、プロセス４００は、シフト距離ＳＤがゼロ以上であるか否かを質問する。質問の答えが「ＮＯ」であれば、プロセスは４１４へ進む。４１４において（図１、図５及び図６を更に参照）、シフト距離ＳＤはゼロ未満であるため、現在の画素（Ｒ，Ｃ）は光学的中心の「右」に位置し、金属２のセグメントは「左」にずらされている。したがって、金属２のセグメントに関連するバイアの移動を妨げる固定トランジスタ又は接続要素（例えば、図３のセグメント１００）はなく、バイアは、対応する金属２のセグメントと同じシフト距離ＳＤだけずらされる。
【００４５】
４１２における質問の答えが「ＹＥＳ」であれば、プロセスは４１８へ進む。４１８において（図１、図５及び図６を更に参照）シフト距離ＳＤはゼロより大きいので、現在の画素（Ｒ，Ｃ）は光学的中心の「左」に位置し、金属２のセグメントは「右」にずらされている。したがって、金属２のセグメントに関連するバイアの移動を妨げる固定トランジスタ又は接続要素（例えば、図７のセグメント１００）はない。したがって、障害物のない現在の画素（Ｒ，Ｃ）のバイアは、対応する金属２のセグメントと同じ距離ＳＤだけずらされ、移動に支障があるバイアは、「基本」位置にそのまま維持される。
【００４６】
次に、プロセス４００は４２０へ進み、そこで、現在の画素（Ｒ，Ｃ）の画素構造に補助接続要素を追加し、それらに対応するシフトされた金属２のセグメントに固定バイアを結合する。一実施形態において、補助接続要素の長さは、現在の画素（Ｒ，Ｃ）のシフト距離ＳＤに実質的に等しい。次に、プロセス４００は４１６へ進む。
【００４７】
４１６において、プロセス４００は、行カウンタ「Ｒ」が、製造すべきアレイの行数「ｎ」に等しいか否かを質問する。質問の答えが「ＮＯ」であれば、現在の行「Ｒ」の全画素について、シフト距離はまだ決定されてなく、プロセス４００は４２２へ進む。４２２において、行カウンタ「Ｒ」を値「１」だけインクリメントし、プロセス４００は４０８へ戻り、そこで、現在の列「Ｃ」の次の画素について、上記のプロセスを繰り返す。
【００４８】
４１６において質問の答えが「ＹＥＳ」であれば、現在の列「Ｃ」の全画素についてシフト距離は既に決定されており、プロセス４００は４２４へ進む。４２４においてプロセスは、列カウンタ「Ｃ」が製造すべきアレイの列数「ｍ」に等しいか否か質問する。答えが「ＮＯ」であれば、製造すべきアレイの全列についてシフト距離はまだ決定されていなく、プロセス４００は４２６へ進む。４２６では、列カウンタ「Ｃ」を値「１」だけインクリメントし、プロセス４００は４０８へ戻り、次の画素の列の全画素について、シフト距離を決定する。４２４における質問に対する答えが「ＹＥＳ」である場合、製造すべきアレイの全画素についてシフト距離は既に決定されているので、４２８に示すようにプロセス４００は完了する。
【００４９】
上記のプロセスは、コンピュータシステム上でコンピュータプログラムを使用して実施することができる。例えば、アレイ３０の各画素３２に入射する光線の束の特性（例えば、主光線角）は、関連するレンズ系をモデル化することにより判定することができる。次に、金属２のセグメント、対応するバイア、及び、必要とされる補助接続要素の配置を、対応する光線の束の特性に基づいて、画素動作パラメータ（例えば、フォトディテクタに入射する光放射）が最適化されるように、アルゴリズムによって決定することができる。独自のソフトウェアを開発することも可能であるが、上記のプロセスを実施するために利用可能な市販のソフトウェアの一例は、ＣＡＤＥＮＣＥ  ＩＣ  Ｄｅｓｉｇｎ  Ｔｏｏｌｓ（登録商標）の中のＳＫＩＬＬ  ＳＣＲＩＰＴ（登録商標）である。
【００５０】
金属配線セグメント及び対応するバイアを上記のようにずらすことにより、画素アレイのフォトディテクタのシャドウイングが低減され、それによって、画像センサによって取得される画像の輝度が向上する。また、本発明に従って補助接続要素を決定し、設けることにより、画素との間に必要とされる電気的接続を維持したまま、バイアのような固定回路要素に関連する金属配線セグメントをずらすことができる。
【００５１】
金属配線セグメントをこのようにしてずらすと、シャドウイングは低減されるが、画素寸法が減少するのにしたがって、動作に必要とされる画素間の間隔を維持しながら、金属配線セグメントを画素アレイの光学的中心に向けてずらすことは、益々難しくなる。さらに、製造を簡単にするために、そして、周辺回路へのアレイの接続を簡単にするために、従来のアレイのそれらの金属配線または金属配線セグメントは通常、固定間隔で配置され（すなわち、固定ピッチを有し）、アレイ上に直線的に配置される。例えば、図１、図２及び図３Ａを参照すると、ＴＸライン４８及びＲＳＴライン５２は、画素の各行にわたって延び、ＰＶＤＤライン５４及びＢＩＴライン５６は、撮像素子アレイ３０の画素の各列にわたって延びている。各画素の配線セグメントを個別にずらすことにより、金属配線セグメントはアレイ全体にわたって直線的に配置されなくなり、固定ピッチで配線されなくなるため、アレイの製造や周辺回路への接続は更に難しくなる。
【００５２】
上記に照らして、本発明による画像センサの一実施形態では、金属層のうちの１以上における金属配線セグメントが第１のピッチで配置され、フォトダイオード、関連トランジスタ、及び、配線セグメントは第１のピッチよりも長い第２のピッチで配置される。後で詳しく説明するように、第１のピッチよりも徐々に長くなる第２のピッチを使用することにより、フォトダイオードと各画素の関連回路は、第１のピッチで配置された金属配線セグメントに比べて、アレイの光学的中心から徐々に遠ざかる位置に配置される。その結果、画素のフォトダイオード及び関連回路は、アレイの光学的中心からの距離が増すほど、第１のピッチで配置された関連金属配線セグメントから徐々に遠くの位置に配置される。これにより、金属配線セグメントを固定ピッチに維持し、周辺回路への接続の容易性を維持したまま、画素のフォトダイオードのシャドウイングを低減することができる。
【００５３】
図１０は、光軸４３６からほぼ垂直に延びる画素の行４３４の画素４３２ａ及び４３２ｂのような、一対の隣り合う画素のレイアウトの一例を概略的に示している。光軸４３８は、撮像素子アレイ３０（図１参照）の光学的中心４３９から接線方向に延びる光軸４３８に沿っている。図示のように、画素４３２ａ及び４３２ｂはそれぞれ、図２及び図３の画素３２に示したものと同様の構成要素及び構造を有する。
【００５４】
画素４３２ａ及び４３２ｂの要素は、撮像素子アレイ３０の「床」を形成するシリコン基板の上に配置された種々の層に配置される。図面キー４７０を参照すると、撮像素子アレイ３０は、シリコン基板の上に形成された多結晶シリコン層（「ポリ」）４７２、ポリ４７２の上に配置された第１の金属層（「金属１」）、及び、金属１（４７４）の上に配置された第２の金属層（「金属２」）４７６を含む。ポリ４７２と金属１（４７４）の間、及び、金属１（４７４）と金属２（４７６）の間には、誘電性絶縁層（図示せず）が配置される。撮像素子アレイ３０、及び、画素４３２ａ、４３２ｂは更に別の層を含む場合もあるが、説明を簡単にするために、ここでは図示説明しない。
【００５５】
フォトダイオード（ＰＤ）４４２ａ、４４２ｂ、ＦＤ領域４５０ａ、４５０ｂ、及び、画素４３２ａ、４３２ｂのトランジスタ（すなわち、転送ゲート、リセットトランジスタ、及び、ソースフォロワトランジスタ）の活性領域４７８ａ、４７８ｂは、シリコン基板の活性領域（すなわち、ドープ領域）に配置される。接点４８０は、金属１（４７４）を活性領域４７８及びポリ４７２に接続する導電性経路として機能する。バイア４８２は、金属２（４７６）を金属１（４７４）に接続する導電性経路として機能する。
【００５６】
転送（ＴＸ）ライン４４８及びリセット（ＲＳＴ）ライン４５２は、金属１（４７４）に配置され、画素４３２ａ、４３２ｂ、及び行４３４の他の全ての画素にわたって延びる。電圧（ＰＶＤＤ）ライン４５４ａ、４５４ｂ、及び、ビット（ＢＩＴ）ライン４５６ａ、４５６ｂは、金属２（４７６）に配置され、画素４３２ａ、４３２ｂ、及び、関連する画素列の他の全画素にわたってそれぞれ延びる。ポリ４７２のセグメント４９０ａ及び４９０ｂは、ＰＤ４４０ａ、４４０ｂ及びＦＤ４５０ａ、４５０ｂの上にそれぞれ配置され、画素４３２ａ及び４３２ｂの転送ゲートを形成する。ＴＸライン４４８は、接点４９２ａ及び４９２ｂによってポリ４７２のセグメント４９０ａ及び４９０ｂにそれぞれ接続される。
【００５７】
ポリ４７２のセグメント４９４ａ及び４９４ｂは、対応する活性領域４７８ａ及び４７８ｂの上にそれぞれ配置され、画素４３２ａ、４３２ｂのリセットトランジスタのゲートを形成し、ＲＳＴライン４５２まで延び、接点４９６ａ及び４９６ｂによってＲＳＴライン４５２に接続される。ポリ４７２のセグメント４９８ａ及び４９８ｂは、活性領域４７８ａ及び４７８ｂの上にそれぞれ配置され、画素４３２ａ、４３２ｂのソースフォロワトランジスタのゲートを形成する。
【００５８】
金属１（４７４）のセグメント５００ａ及び５００ｂの第１の端部は、接点５０２ａ及び５０２ｂによって活性領域４７８ａ及び４７８ｂにあるリセットトランジスタのソースに接続され、第２の端部は、接点５０４ａ及び５０４ｂによってポリ４７２のセグメント４７８ａ及び４７８ｂに接続され、それによって、リセットトランジスタのソースは、対応するソースフォロワトランジスタのゲートに接続される。リセットトランジスタのソースは、活性領域４７８ａ及び４７８ｂを通して、ＦＤ領域４５０ａ及び４５０ｂにそれぞれ接続される。
【００５９】
ＰＶＤＤライン４５４ａ及び４５４ｂは、バイア５０６ａ及び５０６ｂによって、金属１（４７４）のセグメント５０８ａ及び５０８ｂの第１の端部にそれぞれ接続され、次いでそれらのセグメントの第２の端部は、接点５１０ａ及び５１０ｂによって、活性領域４７８ａ及び４７８ｂのリセットトランジスタ及びソースフォロワトランジスタのドレインにそれぞれ接続される。ＢＩＴライン４５６ａ及び４５６ｂは、バイア５１２ａ及び５１２ｂによって金属１（４７４）のセグメント５１４ａ及び５１４ｂの第１の端部にそれぞれ接続され、次いで、それらのセグメントの第２の端部は、接点５１６ａ及び５１６ｂによって対応するソースフォロワトランジスタのソースにそれぞれ接続される。
【００６０】
なお、後で説明する図１０及び図１１は、例示を目的としたものであり、原寸どおりに描かれてはいないことに注意して欲しい。したがって、素子のサイズ、素子間の間隔、及び、素子間の相対位置は、説明を簡単にするために強調され、実際の素子の構造や寸法を表わすことを意図していない。また、バイア（例えば、バイア５０６、５１２）、及び、接点（例えば、接点４９２、４９６、５０２、５０４等）は、「層間配線要素」と呼ばれることがある。その名の通り、層間接続要素は、非導電性の層（例えば、ポリ４７２及び金属１（４７４））を互いに電気的に接続する「導管」として機能する。「バイア」及び「接点」という用語は、金属１（４７４）と金属２（４７６）の間の接続を、金属１（４７４）とポリ４７２及びシリコン基板との間の接続から区別して説明する目的で使用される。
【００６１】
図１１は、図１０の画素４３２ａ及び４３２ｂの断面を概略的に示す断面図である。上記の図１０と同様に、図１１もまた、例示を目的としたものであり、特定の縮尺または寸法で描かれてはいない。説明を簡単にするために、図１０の画素４３２ａ、４３２ｂの一部のみしか描かれてなく、画素４３２ａ、４３２ｂ及び撮像素子アレイ３０の全ての構成要素が描かれているわけではない。例えば、マイクロレンズ、カラーフィルタ、及び、種々の透明な誘電体層は描かれていない。上記のように、画素４３２ａ及び４３２ｂは、光軸４３６から始まり、撮像素子アレイ３０全体にわたって光軸４３６に対して実質的に直交方向に延びる画素の行４３４のうちの隣り合う一対の画素からなる（図１参照）。図１、並びに図１０及び図１１を参照すると、画素４３２ａ及び４３２ｂは、光軸Ｙ（４３８）から見て左へほぼ水平に並んでいる。
【００６２】
アレイ３０の表面、及び半導体基板の表面は、５２６及び５２８でそれぞれ示されている。図中、ＰＤ４４２ａ、４４２ｂ及びトランジスタの活性領域４５０ａ、４５０ｂは、基板５２８内に配置されている。絶縁領域５２９ａは、画素４３２ａのＰＤ４４２ａを画素４３２ｂの隣りの要素から分離し、絶縁領域５２９ｂは、画素４３２ｂのＰＤ４４２ｂを行４３４内の隣りの画素（図示せず）から分離する。
【００６３】
図１０及び図１１の画素４３２ａ及び４３２ｂのレイアウトは、従来の画素構成の一例を概略的に示している。この例では、画素の構成要素は、出来る限りＰＤ４４２a、４４２ｂとアレイ表面５２６との間の垂直空間の外側に配置され、表面５２６に入射する光のＰＤ４４２ａ、４４２ｂへの到達が遮断されないように配置される。したがって、金属２（４７６）のＰＶＤＤライン４５４ａ及びＢＩＴライン４５６ａ、金属１（４７４）のセグメント４９４ａ及び４９６ａ、ポリ４７２のセグメント５００ａ、５０８ａ及び５１４ａ、接点４９６ａ及び５０４ａ、並びに、バイア５０６ａ及び５１２ａは、画素４３２ａの活性領域４７８ａ及び絶縁領域５２０ａの上に配置される。同様に、金属２（４７６）のＰＶＤＤライン４５４ｂ及びＢＩＴライン４５６ｂ、金属１（４７４）のセグメント４９４ｂ及び４９６ｂ、ポリ４７２のセグメント５００ｂ、５０８ｂ及び５１４ｂ、接点４９６ｂ及び５０４ｂ、並びに、バイア５０６ｂ及び５１２ｂは、画素４３２ｂの活性領域４７８ｂ及び絶縁領域５２０ｂの上に配置される。
【００６４】
図１０及び図１１は、従来のアレイ構造によるアレイ３０も示している。このアレイ構造では、画素４３２ａ及び４３２ｂのようなアレイの全画素が、実質的に同一の構成を有する（下記の図１４Ａも参照）。したがって、アレイの全画素について、アレイの画素の同様の要素間の間隔は、実質的に全て同じである。例えば、図１０及び図１１に示すように、画素４３２ａにおけるＰＶＤＤライン４５４ａとＢＩＴライン４５６ａとの間隔５２０ａ、及び、ＰＶＤＤライン４５４ａとＰＤ４４２ａとの間隔５２２ａは、ＰＶＤＤライン４５４ｂとＢＩＴライン４５６ｂとの間隔５２０ｂ、及び、ＰＶＤＤライン４５４ｂとＰＤ４４２ｂとの間隔５２２ｂにそれぞれ等しい。図１０及び図１１に示すように、画素４３２ａ及び４３２ｂにおける間隔５２０ａ、５２０ｂ、及び間隔５２２ａ及び５２２ｂは、距離Ｄ１及びＤ２にそれぞれ等しいものとして示されている。
【００６５】
また、従来のアレイ構造によれば、アレイ３０の全ての画素が、実質的に同じ所望の間隔で配置され、または、アレイ全体にわたって実質的に互いに同じ所望のピッチで配置される。従来の画像センサアレイに使用される標準ピッチの例は、７．４μｍ（ミクロン）、５．４９μｍ、及び、３．３μｍである。したがって、隣り合う画素の同様の要素間の画素間隔、すなわちピッチは、アレイの所望のピッチに実質的に等しい。例えば、図１０及び図１１に示すように、ＢＩＴライン４５６ａとＢＩＴライン４５６ｂとの間のピッチ５２４、及び、画素４３２ａのＰＤ４４２ａと画素４３２ＢのＰＤ４２２ｂとの間のピッチ５２６はそれぞれ、アレイ３０の所望のピッチＤＰに実質的に等しい。また、フォトダイオードと隣りの画素の要素との間の絶縁領域は、少なくとも最小間隔ＤＭＩＮに維持される。例えば、ＰＤ４４２ａと画素４３２ｂの要素との間の絶縁領域５２９ａは、ＤＭＩＮに等しい間隔５３２を有するものとして示されている。
【００６６】
本明細書において、「検出要素」という用語は、所与の画素のフォトダイオード、関連トランジスタ、及び、内部接続要素をまとめて指すために使用され、「内部接続要素」という用語は、所与の画素内で局部的に使用され、フォトダイオードと関連トランジスタを互いに接続するとともに、それらをアレイ全体にわたって延びる金属配線セグメント又はラインに接続し、所与の行または列の全画素を配線するために使用される金属及びポリの要素を意味する。例えば、一実施形態において、図１０及び図１１の画素４３２ａの内部接続セグメントとしては、ポリ３７２のセグメント４９０ａ、４９４ａ及び４９８ａ、金属１（３７４）のセグメント５００ａ、５０８ａ及び５１４ａ、接点４９２ａ、５０２ａ、５０４ａ、５１０ａ及び５１６ａ、並びに、バイア５０６ａがある。これらは、ＰＤ４４２ａと活性領域４７８ａのトランジスタを互いに接続するとともに、配線ラインＴＸ４４８、ＲＳＴ４５２、ＰＶＤＤ４５４ａ及びＢＩＴ４５６ａに接続する。
【００６７】
したがって、一実施形態において、画素４３２ａの検出要素５３０ａは、上記のように、ＰＤ４４２ａ、活性領域４７８ａのトランジスタ、及び、内部接続要素からなる。同様に、画素４３２ｂの検出要素５３０ｂは、ＰＤ４４２ｂ、活性領域４７８ｂのトランジスタ、及び、ＰＤ４４２ｂと活性領域４７８ｂのトランジスタを互いに接続するとともに、さらに配線ＴＸ４４８、ＲＳＴ４５２、ＰＶＤＤ４５４ｂ、及び、ＢＩＴライン４５６ｂに接続するような内部接続要素からなる。したがって、図１０及び図１１に示した従来の画素の例及びアレイ構成によれば、ＢＩＴライン４５６ａと４５６ｂの間のピッチ５２４は、画素４３２ａの検出要素５３０ａと画素４３２ｂの検出要素５３０ｂとの間のピッチ５２６に実質的に等しく、それぞれが、アレイ３０の所望のピッチＤＰに等しい。
【００６８】
図３及び図４に関連して上で説明したものと同様の理由から、図１０及び図１１の画素４３２ａ、４３２ｂは、それらの画素が光学的中心４３９（図１参照）の近くに配置され、光線の束５６０ａ、５６０ｂのような入射光線の束の主光線角、すなわち平均光線角が、表面５２６に対して実質的に垂直である場合に、ＰＤ４４２ａ、４４２ｂに効率的に光を届けることができる。ただし、画素４３２ａ、４３２ｂが、光学的中心４３９（図１に示す）から遠くに配置された場合、表面５２６に入射する入射光線の束の主光線角は、光線の束５６２ａ、５６２ｂのように垂直からずれる。このずれ量は、アレイの光学的中心からの画素の距離や、アレイに関連する光学系といった複数の要因によって決まり、最大のずれ量は一般に、アレイの縁部において発生する。光線の束５６２ａ、５６２ｂに示すように、このずれにより、ＰＶＤＤライン４５４ａ、４５４ｂのような画素の構成要素は入射光を遮断し、ＰＤ４４２ａ、４４２ｂの一部に「影」を作ることになる。
【００６９】
上記に照らして、図１２及び図１３は、本発明による撮像素子アレイ３０の画素４３２ａ及び４３２ｂの一実施形態を示している。この実施形態では、検出要素５３０ａと５３０ｂの間のピッチ５２６が、金属２（４７６）のＰＶＤＤライン４５４ａと４５４ｂの間のピッチ５２４に比べて、増分量（Δ）だけ長い。図１０及び図１１に示した従来構成に比べて、金属２（４７６）ライン間のピッチに変化はなく、ＰＶＤＤライン４５４ａと４５４ｂの間のピッチ５２４はピッチＤＰのままであり、ＰＶＤＤライン４５４ａとＢＩＴライン４５６ａの間の間隔、及び、ＰＶＤＤライン４５４ｂとＢＩＴライン４５６ｂの間の間隔も、距離Ｄ１のままである。
【００７０】
ただし、画素４３２ａの検出要素５３０ａと画素４３２ｂの検出要素５３０ｂとの間のピッチ５２６は、ピッチＤＰに増分量Δを加えたものに等しい。したがって、画素４３２ａのＰＶＤＤライン４５４ａとＰＤ４４２ａの間の間隔５２２ａ、及び、画素４３２ｂのＰＶＤＤライン４５４ｂとＰＤ４４２ｂの間の間隔５２２ｂは、図１０及び図１１に示した従来の画素及びアレイ構造のものに比べて長くなっている。図示のように、画素４３２ａのＰＶＤＤライン４５４ａとＰＤ４４２ａの間の間隔５２２ａは、距離Ｄ１に増分量Δａを加えたものに等しく、画素４３２ｂのＰＶＤＤライン４５４ｂとＰＤ４４２ｂの間の間隔５２２ｂは、距離Ｄ１に増分量Δｂを加えたものに等しい。
【００７１】
一実施形態において、検出要素間のピッチが、アレイ全体にわたる金属２の配線セグメント間のピッチに比べて増分量Δだけ長い場合（後で図１４Ｂに詳しく示す）、増分量Δｂは、増分量Δａよりもピッチ増加量Δだけ大きく、増分量Δａ及びΔｂは、光軸４３６からの距離に応じて増大する。一実施形態において（後で図１４Ｃに詳しく示す）、増分量Δｂは、増分量Δａに等しい場合がある。
【００７２】
図１３に示すように、ＰＶＤＤライン４５４ａとＰＤ４４２ａの間の間隔５２２ａ、及び、ＰＶＤＤライン４５４ｂとＰＤ４４２ｂの間の間隔５２２ｂをそれぞれ徐々に増加させることにより、ＰＶＤＤライン４５４ａ及び４５４ｂによるＰＤ４４２ａ及び４４２ｂのシャドウイングが低減され、その結果、積分期間において画素に蓄積される電荷の量が増加し、撮像素子アレイ３０によって生成される画像の輝度が向上する。また、光学的中心からの距離に応じて、各画素のフォトダイオードの位置を関連金属配線セグメントから徐々に遠くに配置することにより、フォトダイオードは、通常ならば隣りの画素に望ましくなく入射していた光を受けとることができるようになり、それによって、画素間の光の漏洩を低減できる可能性がある。
【００７３】
検出要素５３０ａと５３０ｂの間のピッチ５２６を増分量Δづつ徐々に増加させることにより、ＰＤ４４２ａと画素４３２ｂの要素（例えば、ポリ４７２のセグメント４９８ｂ）との間の間隔５３２も増分量Δだけ増大し、間隔５３２は、ＤＭＩＮと増分量Δの和に等しくなる。また、バイア５０６ａ及び５０６ｂをずらすために、補助接続要素５３４ａ及び５３４ｂが、金属１（４７４）のセグメント５００ａ及び５００ｂからの必要な間隔を維持するようにして、ＰＶＤＤライン４５４ａ及び４５４ｂからそれぞれ延びている。
【００７４】
一実施形態（図示せず）では、分離間隔５３２が、ＤＭＩＮよりも増分量Δだけ長いため、ＰＤ４４２ａの寸法を増分量Δだけ増加させることができ、それによって、ＰＤ４４２ａは、更に多くの入射光を受け取ることができる。例えば、下記の図１４Ｂを更に参照すると、アレイ全体にわたって、検出要素間のピッチが金属配線間のピッチよりも長い場合、行の画素の各画素の寸法を増加させることができる。
【００７５】
図１４Ａは、光軸６３６から画像センサの縁部６３８に向かって延びる一行の画素の一部を画素６３２ａ〜６３２ｇとして示す略断面図である。各画素６３２は、対応する検出要素６３０、ＰＶＤＤライン６５４、及び、ビットライン６５６を有する。図１４Ａに示すように、画素６３２の行６００は、ＰＶＤＤライン６５４とＢＩＴライン６５６の間のピッチ６２４、及び、次々と隣り合う画素対（例えば、６３２ａと６３２ｂ、６３２ｂと６３２ｃ、６３２ｃと６３２ｄといった画素対）の検出要素６３０間のピッチ６２６がピッチ「ＤＰ」に等しい従来の構成を有する。したがって、破線６２８ａで示すように、検出要素６３０ａの縁部は画素６３２ａのＰＶＤＤライン６５４ａに実質的に整合し、各画素６３２について、検出要素６３０は対応するＰＶＤＤライン６５４に対して同じ位置にある。
【００７６】
図１４Ｂは、本発明の一実施形態による画素の行６００を示す略断面図である。図示のように、次々と隣り合う画素６３２対の検出要素６３０間のピッチ６２６は、それらに対応するＰＶＤＤライン６５４間またはＢＩＴライン６５６間のピッチ６２４よりも増分量Δだけ長い。図示のように、次々と隣り合う画素６３２対のＰＶＤＤライン６５４間またはＢＩＴライン６５６間のピッチ６２４は、ピッチ距離ＤＰに等しいものとして描かれている一方、検出要素６３０間のピッチ６２６は、ＤＰと増分量Δの和に等しいものとして描かれている。
【００７７】
したがって、画素６３２ｂから始まる各検出要素６３０は、対応するＰＶＤＤライン６５４から更に増分量Δだけ「ずらした」位置に、光軸６３６から離して配置される。換言すれば、検出要素６３０ａは、６２８ａの位置に示されている対応するＰＶＤＤライン６５４ａに実質的に整合した状態（すなわち、オフセット距離がゼロ）に維持される一方、検出要素６３０ｂは、増分量Δに等しいオフセット距離６２８ｂだけＰＶＤＤライン６５４ｂからずらされ、検出要素６２８ｃは、増分量Δの２倍（すなわち、２Δ）に等しいオフセット距離６２８ｃだけ対応するＰＶＤＤライン６５４ｃからずらされ、以下同様にして、画素６３２ｇの検出要素６２８ｇは、増分量Δの６倍（すなわち、６Δ）だけ、対応するＰＶＤＤライン６５４ｇからずらされる。したがって、検出要素６３０の対応するＰＶＤＤライン６５４からのオフセット距離は、光軸６３６からの画素６３２の距離（及び、アレイの光学的中心からの距離）に応じて増加する。
【００７８】
図１４Ｂに示す実施形態において、増分量Δの値は一定であり、次々と隣り合う画素対の画素６３２間のオフセット距離６２８は、光学的中心６３６からの距離に応じて線形的に増加する。ただし、アレイの表面（例えば、図１１に表面５２６として示されている）からの検出要素６３０の距離に対する、行６００の画素６３２に入射する入射光線の束の主光線角の比の関数は一般に、線形関数ではない。したがって、本発明の他の実施形態では、増分量Δは、定数値ではなく、行６００全体にわたって光学的中心６３６からの距離に応じて非線形的に増加させる場合があり、次々と隣り合う画素対の画素６３２間のオフセット距離６２８も、光学的中心６３６からの距離に応じて非線形的に増加させる場合がある。
【００７９】
また、撮像素子アレイは通常、デザイングリッド（デザイン格子）に従って構成される。例えば、０．２５ミクロンのＣＭＯＳの場合、一般的な最小デザイングリッドは、０．０１μｍである。上記のように、オフセット、すなわち「シフト」６２８の量は、種々の要因によって決まる。要因には例えば、アレイの光学的中心からの距離、画素及び金属配線セグメント（例えば、ＰＶＤＤ、ＢＩＴ、ＴＸ、及びＲＳＴライン）の基板、すなわち床からの距離、及び、センサに関連する光学系がある。図１４Ｂを参照し、デザイングリッドが例えば０．０１μｍであると仮定すると、各画素６３２の最適オフセット距離６２８は、デザイングリッドに固執しない場合がある。例えば、画素６３２ｂのＰＶＤＤライン６５４ｂから検出要素６３０ｂまでの最適オフセット距離６２８ｂは、０．００５μｍであるものと判定される場合がある。この距離の場合、画素６３２ａの検出要素６３０ａと画素６３２ｂの検出要素６３０ｂとの間のピッチ６２６ａは、ＰＶＤＤライン６５４ａ、６５６ａとＢＩＴライン６５４ｂ、６５６ｂとの間のピッチ６２４ａよりも、増分量０．００５μｍだけ長くなければならない。そのような距離は、０．０１μｍのデザイングリッドに固執しない。
【００８０】
上記に照らして、一実施形態では、図１４Ｃに示すように、次々と隣り合う画素対の画素６３２間のピッチ６２６をアレイ全体にわたって調節し、検出要素６３０の部分が、デザイングリッドに整合するようにする。例えば、図１４Ｂを更に参照すると、０．０１μｍのデザイングリッドを使用し、増分量Δの最適値が値０．０００５μｍであるものと判定された場合、ＰＶＤＤライン６５４とＢＩＴライン６５６の間のピッチ６２４に比べて、検出要素間のピッチ６２６をその値だけ増加させなければならない。そのような増分量Δに基づき、画素６３２ｂから始まる他の全ての画素の検出要素６３０も、０．０１μｍのデザイングリッドに固執しない場合がある。
【００８１】
したがって、図１４Ｃを参照すると、隣り合う画素６３２ａ及び６３２の対から始まり次々と隣り合う画素対は、１つ置きにその画素間のピッチ６２６が増分量Δの２倍（すなわち、２Δ）だけ調節される一方、残りの画素対の画素間のピッチ６２６は、ＰＶＤＤライン６５４間またはＢＩＴライン６５６間のピッチ５２４に等しいピッチＤＰのまま維持される。図示のように、ピッチ６２６ａ、６２６ｃ及び６２６ｅは、ピッチＤＰと、増分量の２倍、すなわち２Δとの和に等しい。したがって、隣り合う画素のグループ、すなわち、図示のような２つの隣り合う画素のグループは、それらに対応するＰＶＤＤライン６５４から同じオフセット距離６２８だけずらされる。例えば、オフセット距離６２８ｂ及び６２８ｃは２Δに等しく、オフセット距離６２８ｄ、６２８ｅは４Δに等しく、オフセット距離６２８ｆ及び６２８ｇは６Δに等しい。したがって、画素６３２の検出要素６３０は、対応するＰＶＤＤライン６３０から離れた位置に配置され、光軸６３６からの距離は徐々に増大し、各検出要素はデザイングリッドに整合する。
【００８２】
本発明の一実施形態では、以下で図１５Ａ及び図１５Ｂに示すように、図１０〜図１４Ｃで説明したような検出要素間の徐々に増大するピッチを、図１〜図９で説明したような金属配線セグメントの一部をアレイの光学的中心の近くにシフトさせることと組み合わせる。図１５は、光軸７０４から画像センサの縁部７０６へ向かって遠ざかるように延びる画素のアレイの一部７００を画素７０２ａ〜７０２ｄとして示す略断面図である。各画素は、検出要素７１０、金属１の配線セグメント７１０、７１４、及び、金属２の配線セグメント７１６、７１８、及び、金属３の配線セグメント７２０、７２２を含む。これらの配線セグメントは、検出要素７１０に関する読み出し、及び／又は、リセット動作の際に、電気的接続を提供する。
【００８３】
図示のように、画素７０２の行７００は、各画素７２０が同一のレイアウトを有し、画素が固定ピッチで配置される従来のアレイ構造に従って構成される。したがって、次々と隣り合う画素対の画素７０２の検出要素７１０間のピッチ７２４、金属１の配線セグメント７１２間または配線セグメント７１４間のピッチ７２６、及び、金属２の配線セグメント７１６間または配線セグメント７１８間のピッチ７３０、及び、金属３の配線セグメント７２０間または配線セグメント７２２間のピッチ７３０は、ピッチ距離ＤＰに等しい。
【００８４】
図１５Ｂは、本発明の一実施形態による画素７０２の行７００のレイアウトの一例を示している。図示のように、金属２の配線セグメント間のピッチ７２６はピッチ距離ＤＰのまま維持される一方、金属１の配線セグメント間のピッチ７２６は増分量Δだけ増加され、検出要素間のピッチ７２４は増分量Δの２倍だけ増加され、金属３の配線セグメント間のピッチ７３０は増分量Δだけ増加される。したがって、光軸７０４からの画素の距離が増大するのに従って、各画素７０２の構造は光軸７０４の方向に徐々に傾き、それによって、金属１、金属２及び金属３の配線要素による検出要素７１０のシャドウイングが低減される。
【００８５】
また、本明細書では、３個のトランジスタを使用し、２つの金属層に金属配線セグメントを備えるＣＭＯＳゲート埋め込み型画素について主に説明しているが、本発明の教示は、異なる数のトランジスタを有し、３以上の金属層を配線した他のタイプのＣＭＯＳ画素構造にも適用することができ、また、他のタイプの画素（例えば、ＣＣＤタイプの画素）にも適用することが可能である。
【００８６】
本発明の種々の例示的実施形態を以下に列挙する。
１．基板と、
少なくとも１つの第１の金属層と、
光学的中心から延びる一対の直交する軸を有するアレイを成すように構成された複数の画素と、
を含み、各画素が、前記基板の少なくとも一部に配置された検出要素と、前記第１の金属層に配置された少なくとも１つの第１の金属配線セグメントとを含み、
前記軸のうちの一方から前記アレイの縁部まで実質的に垂直に延びる画素のラインに関し、そのラインの次々と隣り合う画素対に関連する前記第１の金属配線セグメント間の間隔が、第１の距離に等しく、前記ラインの次々と隣り合う画素対の検出要素間の間隔が、前記第１の距離に少なくとも等しく、前記ラインの次々と隣り合う画素対の少なくとも一対の検出要素間の間隔が、前記第１の距離よりも長い第２の距離に等しくなるように構成される、画像センサ。
２．前記次々と隣り合う画素対の検出要素間の間隔は、前記第１の距離に少なくとも等しく、且つ、前記光学的中心からの前記次々と隣り合う画素対の距離に基づいて決まる、１に記載の画像センサ。
３．前記次々と隣り合う画素対の検出要素間の間隔は、前記第１の距離に少なくとも等しく、且つ、前記アレイの表面に入射する光の入射角に基づいて決まる、１に記載の画像センサ。
４．前記次々と隣り合う画素対の検出要素間の間隔は、前記第２の距離に等しい、１に記載の画像センサ。
５．１以上の検出要素の検出要素間の間隔が、前記第１の距離よりも長く、前記ラインの各画素の検出要素は、前記画像センサに関連するデザイングリッドに実質的に整合する、１に記載の画像センサ。
６．第２の金属層を更に含み、前記第１の金属層は、前記基板と前記第２の金属層の間に配置され、各画素は、前記第２の金属層に配置された少なくとも１つの第２の金属配線セグメントを含み、前記ラインの次々と隣り合う画素の第２の金属配線セグメント間の間隔は、最大で前記第１の距離を有し、前記ラインの少なくとも１つの隣り合う画素対の前記第２の金属配線セグメント間の間隔は、前記第１の距離よりも短い第３の距離に等しい、１に記載の画像センサ。
７．前記ラインの次々と隣り合う画素対の前記金属配線セグメント間の間隔は、前記第３の距離に等しい、６に記載の画像センサ。
８．前記次々と隣り合う画素対の前記第２の金属配線セグメント間の間隔は、前記光学的中心からの前記隣り合う画素の対の距離に基づいて決まる、６に記載の画像センサ。
９．前記次々と隣り合う画素対の前記第２の金属配線セグメント間の間隔は、前記アレイの表面に入射する光の入射角に基づいて決まる、６に記載の画像センサ。
１０．前記画素のラインは、前記アレイの画素の行の少なくとも一部を含む、１に記載の画像センサ。
１１．前記画素のラインは、前記アレイの画素の列の少なくとも一部を含む、１に記載の画像センサ。
１２．前記画像センサは、相補型電界酸化膜半導体型画像センサからなる、１に記載の画像センサ。
１３．基板、第１の金属層、及び、光学的中心から延びる一対の直交する軸を有する画素のアレイを含み、各画素が、前記基板内の少なくとも一部に配置された検出要素と、前記第１の金属層に配置された少なくとも１つの第１の金属配線セグメントとを有する、画像センサを構成する方法であって、
前記軸のうちの一方から前記アレイの縁部まで実質的に垂直に延びる画素のラインの次々と隣り合う画素対の第１の金属配線セグメントを、第１の距離に等しい間隔で配置するステップと、
前記ラインの次々と隣り合う画素対の前記検出要素を、前記第１の距離に少なくとも等しい間隔で配置し、前記ラインの少なくとも一対の隣り合う画素の前記検出要素を、前記第１の距離よりも長い第２の距離に等しい間隔で配置するステップと
からなる方法。
１４．前記ラインの次々と隣り合う画素対の検出要素を配置するステップは、前記ラインの次々と隣り合う画素対の検出要素を、前記第２の距離に等しい間隔で配置することからなる、１３に記載の方法。
１５．前記次々と隣り合う画素対の検出要素を配置するステップは、前記光学的中心からの前記次々と隣り合う画素対の距離に基づいて実施される、１３に記載の方法。
１６．前記ラインの次々と隣り合う画素対の検出要素を配置するステップは、１以上の隣り合う検出要素対を、前記第１の距離よりも長い間隔で配置し、前記ラインの各画素の検出要素を、前記画像センサに関連するデザイングリッドに整合させることからなる、１３に記載の方法。
１７．基板と、
少なくとも１つの第１の金属層と、
光学的中心を有する画素のアレイとを含むアレイであって、
各画素が、前記基板に配置された検出要素と、前記第１の金属層に配置された少なくとも１つの第１の金属配線セグメントとを含み、前記第１の金属配線セグメントが、第１のピッチで間隔を空けて配置され、前記検出要素は、前記第１のピッチに少なくとも等しい距離で間隔を空けて配置され、且つ、前記アレイの選択された画素については、前記第１のピッチよりも長い距離で間隔を空けて配置され、前記アレイの縁部に近い第１の画素については、前記光学的中心からの前記検出要素の距離から前記光学的中心からの前記第１の金属配線セグメントの距離を差し引いたものに等しいオフセット値が、前記光学的中心に近い第２の画素の場合よりも大きくなるように構成される、アレイ。
１８．前記検出要素は、前記第１のピッチよりも長い第２のピッチで間隔を空けて配置され、前記画素のオフセット値は、前記光学的中心からの画素の距離が増大するのに従って増大する、１７に記載の画像センサ。
１９．前記縁部に近い画素の光学要素の寸法は、前記光学的中心に近い光学的要素の寸法よりも、最大で前記オフセット値間の差だけ大きい、１７に記載の画像センサ。
２０．前記検出要素間の距離は、前記検出要素が、前記画像センサに関連するデザイングリッドに実質的に整合する距離である、１７に記載の画像センサ。
２１．前記第１の画素及び前記第２の画素は、前記アレイの光学的中心から縁部まで延びるラインに実質的に沿って配置され、前記ラインが第１の方向に延びている場合、前記第１の画素のオフセット値は、前記第２の画素のオフセット値よりも積極的な値であり、前記ラインが前記第１の方向とは反対の第２の方向に延びている場合、前記第２の画素のオフセット値よりも消極的な値を有する、１に記載の画像センサ。
【００８７】
本明細書では、特定の幾つかの実施形態を図示説明しているが、本発明の範囲を外れることなく、それらの特定の実施形態に代えて、種々の代替実施形態や等価実施形態を採用することも可能であることは、当業者には明らかであろう。本願は、本明細書に記載したそれらの特定の実施形態の代替実施形態や変形も、発明の範囲に入れることを意図している。したがって、本発明は、添付の特許請求の範囲及びその均等によってのみ制限される。
【図面の簡単な説明】
【００８８】
【図１】ＣＭＯＳ撮像素子アレイの概略を示すブロック図である。
【図２】図１のＣＭＯＳ撮像素子アレイの１つの画素を示す略ブロック図である。
【図３】図２の画素のレイアウトの例を示す図である。
【図４】図３の画素の一部を示す断面図である。
【図５】本発明に従って金属配線位置がずらされた図２の画素のレイアウトの例を示す図である。
【図６】図５の画素の一部を示す断面図である。
【図７】本発明に従って金属配線位置がずらされた図２の画素のレイアウトの例を示す図である。
【図８】図７の画素の一部を示す断面図である。
【図９】本発明に従って金属配線位置をずらすためのプロセスの一実施形態の概略を示すフロー図である。
【図１０】従来の画素構成の一例を示す図である。
【図１１】図１０の画素の一部を示す断面図である。
【図１２】本発明に従って構成された図１０の画素の一実施形態を示す図である。
【図１３】図１２の画素の一部を示す断面図である。
【図１４Ａ】従来構成による画素の行の一部を示す断面図である。
【図１４Ｂ】本発明に従って構成された画素の行の一部を示す断面図である。
【図１４Ｃ】本発明に従って構成された画素の行の一部を示す断面図である。
【図１５Ａ】本発明に従って構成された画素の行の一部を示す断面図である。
【図１５Ｂ】本発明に従って構成された画素の行の一部を示す断面図である。
【符号の説明】
【００８９】
３０  撮像素子アレイ
４３２、４３２ａ、４３２ｂ  画素
４３４  画素の行
４３６、４３８  光軸
４３９  撮像素子アレイの光学的中心
４５６、４５６ａ、４５６ｂ  ビットライン
４７４  金属１層
５２４  ビットライン間のピッチ
５２６  検出要素間のピッチ
５３０  検出要素
【図１】
2007123876.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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