(57)【要約】【課題】マクロブロックまでのパスをスキャンテストする半導体集積回路を提供すること。【解決手段】半導体集積回路は、スキャンテスト時にテストされる機能フリップフロップを有する機能ブロックと、機能フリップフロップから出力された信号が入力され、スキャンテスト時にテストされないマクロブロックと、入力された信号からスキャンテストの結果を得る観測用フリップフロップとを備える。マクロブロックは、機能フリップフロップから出力された信号が入力される入力端子と、入力端子から入力された信号を出力する出力端子とを有する。観測用フリップフロップには、マクロブロックの出力端子から出力された信号が入力される。【選択図】図１
2007315890.tif 000002
【特許請求の範囲】
【請求項１】
スキャンテスト時にテストされる機能フリップフロップを有する機能ブロックと、
前記機能フリップフロップから出力された信号が入力され、前記スキャンテスト時にテストされないマクロブロックと、
入力された信号から前記スキャンテストの結果を得る観測用フリップフロップと、を備え、
前記マクロブロックは、前記機能フリップフロップから出力された信号が入力される入力端子と、前記入力端子から入力された信号を出力する出力端子と、を有し、
前記観測用フリップフロップには、前記マクロブロックの前記出力端子から出力された信号が入力されることを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路であって、
前記機能フリップフロップを複数備え、
前記機能フリップフロップと同数の前記観測用フリップフロップを備えたことを特徴とする半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路であって、
前記機能フリップフロップを複数備え、
前記マクロブロックは、前記マクロブロックの入力端子から入力された信号が入力されるＥＸＯＲ回路を有し、
前記マクロブロックの前記出力端子からは、前記ＥＸＯＲ回路から出力された信号が出力されることを特徴とする半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路であって、
前記マクロブロックは前記ＥＸＯＲ回路を複数備え、
前記複数のＥＸＯＲ回路のそれぞれには、前記マクロブロックの入力端子から入力された信号の一部が入力されることを特徴とする半導体集積回路。
【請求項５】
請求項１に記載の半導体集積回路であって、
前記機能フリップフロップを複数備え、
前記マクロブロックの出力端子から出力された信号が入力されるＥＸＯＲ回路を備え、
前記ＥＸＯＲ回路から出力された信号が前記観測用フリップフロップに入力されることを特徴とする半導体集積回路。
【請求項６】
請求項５に記載の半導体集積回路であって、
前記ＥＸＯＲ回路を複数備え、
前記複数のＥＸＯＲ回路のそれぞれには、前記出力端子から出力された信号の一部が入力されることを特徴とする半導体集積回路。
【請求項７】
スキャンテスト時にテストされないマクロブロックと、
前記マクロブロックから出力された信号が入力され、前記スキャンテスト時にテストされる機能フリップフロップを有する機能ブロックと、
前記マクロブロックに制御信号を入力する制御用フリップフロップと、を備え、
前記マクロブロックは、前記制御用フリップフロップから出力された前記制御信号が入力される入力端子と、前記マクロブロックでの処理によって得られた信号及び前記入力端子から入力された前記制御信号のいずれか一方を出力するセレクタと、前記セレクタを介した信号を出力する出力端子と、を有し、前記セレクタは前記スキャンテスト時には前記制御信号を出力することを特徴とする半導体集積回路。
【請求項８】
請求項７に記載の半導体集積回路であって、
前記機能フリップフロップを複数備え、
前記機能フリップフロップと同数の前記制御用フリップフロップを備えたことを特徴とする半導体集積回路。
【請求項９】
請求項７に記載の半導体集積回路であって、
前記機能フリップフロップを複数備え、
前記マクロブロックは、前記機能フリップフロップと同数の前記セレクタを有し、
前記制御用フリップフロップから前記入力端子に入力された前記制御信号は前記複数のセレクタに入力されることを特徴とする半導体集積回路。
【請求項１０】
スキャンテスト時にテストされる第１の機能フリップフロップを有する第１の機能ブロックと、
前記第１の機能フリップフロップから出力された信号が入力され、前記スキャンテスト時にテストされないマクロブロックと、
前記マクロブロックから出力された信号が入力され、前記スキャンテスト時にテストされる第２の機能フリップフロップを有する第２の機能ブロックと、を備え、
前記マクロブロックは、前記第１の機能フリップフロップから出力された信号が入力される入力端子と、前記マクロブロックでの処理によって得られた信号及び前記入力端子から入力された信号のいずれか一方を出力するセレクタと、前記セレクタを介した信号を出力する出力端子と、を有することを特徴とする半導体集積回路。
【請求項１１】
請求項１０に記載の半導体集積回路であって、
前記第１の機能フリップフロップを複数備え、
前記第１の機能フリップフロップと同数の前記第２の機能フリップフロップを備え、
前記マクロブロックは、前記第２の機能フリップフロップと同数の前記入力端子、前記セレクタ及び前記出力端子を有し、
前記複数の入力端子に入力された複数の信号のいずれか１つが前記セレクタに入力されることを特徴とする半導体集積回路。
【請求項１２】
請求項１０に記載の半導体集積回路であって、
前記第１の機能フリップフロップを複数備え、
前記第１の機能フリップフロップと同数の前記第２の機能フリップフロップを備え、
前記マクロブロックは、前記第２の機能フリップフロップと同数の前記入力端子、前記セレクタ及び前記出力端子を有し、
前記複数の入力端子に入力された複数の信号は、それぞれ対応するセレクタに入力されることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マクロブロックまでのパスをスキャンテストする半導体集積回路に関する。
【背景技術】
【０００２】
図１０は、従来の半導体集積回路の構成を示すブロック図である。図１０に示す半導体集積回路１０は、機能フリップフロップ１１ａ〜１１ｃを含む機能ブロック１１と、マクロブロック１３と、観測用フリップフロップ１５ａ〜１５ｃとを備える。
【０００３】
半導体集積回路１０のスキャンテスト時に、機能ブロック１１内の機能フリップフロップ１１ａ〜１１ｃはテストされ、マクロブロック１３はテストされない。機能フリップフロップ１１ａ〜１１ｃはスキャンテスト時に信号を出力する。機能フリップフロップ１１ａ〜１１ｃから出力された各信号はパス１７ａ〜１７ｃを伝送し、入力端子１９ａ〜１９ｃからマクロブロック１３に入力される。マクロブロック１３は、機能フリップフロップ１１ａ〜１１ｃから出力されパス１７ａ〜１７ｃを伝送した信号が入力される入力端子１９ａ〜１９ｃを有する。
【０００４】
半導体集積回路１０では、パス１７ａ〜１７は入力端子１９ａ〜１９ｃの手前で分岐し、一方が観測用フリップフロップ１５ａ〜１５ｃの入力端子に接続されている。観測用フリップフロップ１５ａ〜１５ｃには、機能フリップフロップ１１ａ〜１１ｃから出力され、パス１７ａ〜１７ｃの途中で分岐した信号が入力される。このため、半導体集積回路１０は、機能フリップフロップ１１ａ〜１１ｃから観測用フリップフロップ１５ａ〜１５ｃまでのパスをスキャンテストすることができる。
【０００５】
【特許文献１】特開平９−２６４９２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、図１０に示した半導体集積回路１０によるスキャンテストの対象は、機能フリップフロップ１１ａ〜１１ｃから観測用フリップフロップ１５ａ〜１５ｃまでのパスを含むが、パス１７ａ〜１７ｃの分岐点からマクロブロック１３までのパスは含んでいない。このため、パス１７ａ〜１７ｃの分岐点からマクロブロック１３までのパスはスキャンテストされない。また、機能フリップフロップ１１ａ〜１１ｃから観測用フリップフロップ１５ａ〜１５ｃまでのパスの縮退故障を検出することはできるが、パス１７ａ〜１７ｃの遅延故障を検出することができない。
【０００７】
本発明の目的は、マクロブロックまでのパスをスキャンテストする半導体集積回路を提供することである。
【課題を解決するための手段】
【０００８】
本発明は、スキャンテスト時にテストされる機能フリップフロップを有する機能ブロックと、前記機能フリップフロップから出力された信号が入力され、前記スキャンテスト時にテストされないマクロブロックと、入力された信号から前記スキャンテストの結果を得る観測用フリップフロップと、を備え、前記マクロブロックは、前記機能フリップフロップから出力された信号が入力される入力端子と、前記入力端子から入力された信号を出力する出力端子と、を有し、前記観測用フリップフロップには、前記マクロブロックの前記出力端子から出力された信号が入力される半導体集積回路を提供する。
【０００９】
上記半導体集積回路は、前記機能フリップフロップを複数備え、前記機能フリップフロップと同数の前記観測用フリップフロップを備えても良い。
【００１０】
上記半導体集積回路は、前記機能フリップフロップを複数備え、前記マクロブロックは、前記マクロブロックの入力端子から入力された信号が入力されるＥＸＯＲ回路を有し、前記マクロブロックの前記出力端子からは、前記ＥＸＯＲ回路から出力された信号が出力されても良い。
【００１１】
上記半導体集積回路では、前記マクロブロックは前記ＥＸＯＲ回路を複数備え、前記複数のＥＸＯＲ回路のそれぞれには、前記マクロブロックの入力端子から入力された信号の一部が入力されても良い。
【００１２】
上記半導体集積回路は、前記機能フリップフロップを複数備え、前記マクロブロックの出力端子から出力された信号が入力されるＥＸＯＲ回路を備え、前記ＥＸＯＲ回路から出力された信号が前記観測用フリップフロップに入力されても良い。
【００１３】
上記半導体集積回路は、前記ＥＸＯＲ回路を複数備え、前記複数のＥＸＯＲ回路のそれぞれには、前記出力端子から出力された信号の一部が入力されても良い。
【００１４】
本発明は、スキャンテスト時にテストされないマクロブロックと、前記マクロブロックから出力された信号が入力され、前記スキャンテスト時にテストされる機能フリップフロップを有する機能ブロックと、前記マクロブロックに制御信号を入力する制御用フリップフロップと、を備え、前記マクロブロックは、前記制御用フリップフロップから出力された前記制御信号が入力される入力端子と、前記マクロブロックでの処理によって得られた信号及び前記入力端子から入力された前記制御信号のいずれか一方を出力するセレクタと、前記セレクタを介した信号を出力する出力端子と、を有し、前記セレクタは前記スキャンテスト時には前記制御信号を出力する半導体集積回路を提供する。
【００１５】
上記半導体集積回路は、前記機能フリップフロップを複数備え、前記機能フリップフロップと同数の前記制御用フリップフロップを備えても良い。
【００１６】
上記半導体集積回路は、前記機能フリップフロップを複数備え、前記マクロブロックは、前記機能フリップフロップと同数の前記セレクタを有し、前記制御用フリップフロップから前記入力端子に入力された前記制御信号は前記複数のセレクタに入力されても良い。
【００１７】
本発明は、スキャンテスト時にテストされる第１の機能フリップフロップを有する第１の機能ブロックと、前記第１の機能フリップフロップから出力された信号が入力され、前記スキャンテスト時にテストされないマクロブロックと、前記マクロブロックから出力された信号が入力され、前記スキャンテスト時にテストされる第２の機能フリップフロップを有する第２の機能ブロックと、を備え、前記マクロブロックは、前記第１の機能フリップフロップから出力された信号が入力される入力端子と、前記マクロブロックでの処理によって得られた信号及び前記入力端子から入力された信号のいずれか一方を出力するセレクタと、前記セレクタを介した信号を出力する出力端子と、を有する半導体集積回路を提供する。
【００１８】
上記半導体集積回路は、前記第１の機能フリップフロップを複数備え、前記第１の機能フリップフロップと同数の前記第２の機能フリップフロップを備え、前記マクロブロックは、前記第２の機能フリップフロップと同数の前記入力端子、前記セレクタ及び前記出力端子を有し、前記複数の入力端子に入力された複数の信号のいずれか１つが前記セレクタに入力されても良い。
【００１９】
上記半導体集積回路は、前記第１の機能フリップフロップを複数備え、前記第１の機能フリップフロップと同数の前記第２の機能フリップフロップを備え、前記マクロブロックは、前記第２の機能フリップフロップと同数の前記入力端子、前記セレクタ及び前記出力端子を有し、前記複数の入力端子に入力された複数の信号は、それぞれ対応するセレクタに入力されても良い。
【発明の効果】
【００２０】
本発明に係る半導体集積回路によれば、マクロブロックまでのパスをスキャンテストすることができる。実速度スキャン方法を用いることにより、マクロブロックまでのパスの縮退故障だけでなく遅延故障も検出することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について、図面を参照して説明する。
【００２２】
（第１の実施形態）
図１は、第１の実施形態の半導体集積回路の構成を示すブロック図である。図１に示すように、第１の実施形態の半導体集積回路１００は、機能フリップフロップ１０１ａ〜１０１ｃを含む機能ブロック１０１と、マクロブロック１０３と、観測用フリップフロップ１０５ａ〜１０５ｃとを備える。
【００２３】
半導体集積回路１００のスキャンテスト時に、機能ブロック１０１内の機能フリップフロップ１０１ａ〜１０１ｃはテストされ、マクロブロック１０３はテストされない。スキャンテスト時、機能フリップフロップ１０１ａ〜１０１ｃは信号を出力する。機能フリップフロップ１０１ａ〜１０１ｃから出力された各信号はパス１０７ａ〜１０７ｃを伝送し、マクロブロック１０３に入力される。
【００２４】
マクロブロック１０３は、機能フリップフロップ１０１ａ〜１０１ｃから出力されパス１０７ａ〜１０７ｃを伝送した信号が入力される入力端子１０９ａ〜１０９ｃと、入力端子１０９ａ〜１０９ｃから入力された信号を出力する出力端子１１１ａ〜１１１ｃとを有する。当該マクロブロック１０３の構成によれば、入力端子１０９ａ〜１０９ｃからマクロブロック１０３に入力された信号はすぐに分岐して出力端子１１１ａ〜１１１ｃから出力される。観測用フリップフロップ１０５ａ〜１０５ｃには、マクロブロック１０３の出力端子１１１ａ〜１１１ｃから出力された各信号が入力される。
【００２５】
本実施形態の半導体集積回路１００によれば、観測用フリップフロップ１０５ａ〜１０５ｃには、機能フリップフロップ１０１ａ〜１０１ｃの出力からマクロブロック１０３の入力までのパス１０７ａ〜１０７ｃを伝送した信号が入力されるため、パス１０７ａ〜１０７ｃ全体をスキャンテストすることができる。また、実速度スキャン方法を用いることにより、パス１０７ａ〜１０７ｃの縮退故障だけでなく遅延故障も検出することができる。
【００２６】
（第２の実施形態）
図２は、第２の実施形態の半導体集積回路の構成を示すブロック図である。図２に示すように、第２の実施形態の半導体集積回路２００は、機能フリップフロップ２０１ａ〜２０１ｃを含む機能ブロック２０１と、マクロブロック２０３と、観測用フリップフロップ２０５とを備える。
【００２７】
第１の実施形態と同様に、半導体集積回路２００のスキャンテスト時には、機能ブロック２０１内の機能フリップフロップ２０１ａ〜２０１ｃはテストされ、マクロブロック２０３はテストされない。スキャンテスト時、機能フリップフロップ２０１ａ〜２０１ｃは信号を出力する。機能フリップフロップ２０１ａ〜２０１ｃから出力された各信号はパス２０７ａ〜２０７ｃを伝送し、マクロブロック２０３に入力される。
【００２８】
マクロブロック２０３は、機能フリップフロップ２０１ａ〜２０１ｃから出力されパス２０７ａ〜２０７ｃを伝送した信号が入力される入力端子２０９ａ〜２０９ｃと、入力端子２０９ａ〜２０９ｃから入力された信号の排他的論理和を出力するＥＸＯＲ回路２１１と、ＥＸＯＲ回路２１１から出力された信号を出力する出力端子２１３とを有する。当該マクロブロック２０３の構成によれば、入力端子２０９ａ〜２０９ｃからマクロブロック２０３に入力された信号はすぐに分岐してＥＸＯＲ回路２１１に入力され、これら入力信号の排他的論理和の信号が出力端子２１３から出力される。観測用フリップフロップ２０５には、マクロブロック２０３の出力端子２１３から出力された信号が入力される。
【００２９】
本実施形態の半導体集積回路２００によれば、マクロブロック２０３の出力端子数及び観測用フリップフロップの数を第１の実施形態よりも少なくすることができる。このため、半導体集積回路２００の集積規模を縮小することができる。
【００３０】
なお、図３に示すように、ＥＸＯＲ回路２１１及び観測用フリップフロップ２０５を複数設け、各ＥＸＯＲ回路２１１にはマクロブロック２０３の入力端子２０９から入力された複数の信号のうち一部が入力されても良い。
【００３１】
（第３の実施形態）
図４は、第３の実施形態の半導体集積回路の構成を示すブロック図である。図４に示すように、第３の実施形態の半導体集積回路３００は、機能フリップフロップ３０１ａ〜３０１ｃを含む機能ブロック３０１と、マクロブロック３０３と、ＥＸＯＲ回路３０５と、観測用フリップフロップ３０７とを備える。
【００３２】
第１の実施形態と同様に、半導体集積回路３００のスキャンテスト時には、機能ブロック３０１内の機能フリップフロップ３０１ａ〜３０１ｃはテストされ、マクロブロック３０３はテストされない。スキャンテスト時、機能フリップフロップ３０１ａ〜３０１ｃは信号を出力する。機能フリップフロップ３０１ａ〜３０１ｃから出力された各信号はパス３０９ａ〜３０９ｃを伝送し、入力端子３１１ａ〜３１１ｃからマクロブロック３０３に入力される。
【００３３】
マクロブロック３０３は、機能フリップフロップ３０１ａ〜３０１ｃから出力されパス３０９ａ〜３０９ｃを伝送した信号が入力される入力端子３１１ａ〜３１１ｃと、入力端子３１１ａ〜３１１ｃから入力された信号を出力する出力端子とを有する。当該マクロブロック３０３の構成によれば、入力端子３１１ａ〜３１１ｃからマクロブロック３０３に入力された信号はすぐに分岐して出力端子から出力される。ＥＸＯＲ回路３０５は、マクロブロック３０３の出力端子から出力された複数の信号の排他的論理和を出力する。観測用フリップフロップ３０７には、ＥＸＯＲ回路３０５から出力された信号が入力される。
【００３４】
本実施形態の半導体集積回路３００によれば、観測用フリップフロップの数を第１の実施形態よりも少なくすることができる。このため、半導体集積回路３００の集積規模を縮小することができる。
【００３５】
なお、図５に示すように、ＥＸＯＲ回路３０５及び観測用フリップフロップ３０７を複数設け、各ＥＸＯＲ回路３０５にはマクロブロック３０３の出力端子から出力された複数の信号のうち一部が入力されても良い。
【００３６】
（第４の実施形態）
図６は、第４の実施形態の半導体集積回路の構成を示すブロック図である。図６に示すように、第４の実施形態の半導体集積回路４００は、マクロブロック４０１と、制御用フリップフロップ４０３ａ〜４０３ｃと、機能フリップフロップ４０５ａ〜４０５ｃを含む機能ブロック４０５とを備える。
【００３７】
半導体集積回路４００のスキャンテスト時には、機能ブロック４０５内の機能フリップフロップ４０５ａ〜４０５ｃはテストされ、マクロブロック４０１はテストされない。スキャンテスト時、マクロブロック４０１は信号を出力する。マクロブロック４０１から出力された信号は機能ブロック４０５に入力される。
【００３８】
制御用フリップフロップ４０３ａ〜４０３ｃは、テストスキャン時に制御信号を出力する。マクロブロック４０１は、制御用フリップフロップ４０３ａ〜４０３ｃから出力された各制御信号が入力される入力端子４０７ａ〜４０７ｃと、マクロブロック４０１での処理によって得られた信号及び制御用フリップフロップ４０３ａ〜４０３ｃから入力された制御信号のいずれか一方を出力するセレクタ４０９ａ〜４０９ｃと、セレクタ４０９ａ〜４０９ｃを介した信号を出力する出力端子４１１ａ〜４１１ｃとを有する。セレクタ４０９ａ〜４０９ｃは、スキャンテスト時には入力端子４０７ａ〜４０７ｃから入力された制御信号を出力する。マクロブロック４０１の出力端子４１１ａ〜４１１ｃから出力された各信号は、パス４１３ａ〜４１３ｃを伝送し、機能ブロック４０５内の機能フリップフロップ４０５ａ〜４０５ｃに入力される。
【００３９】
本実施形態の半導体集積回路４００によれば、マクロブロック４０１の出力から機能フリップフロップ４０５ａ〜４０５ｃの入力までのパス４１３ａ〜４１３ｃ全体をスキャンテストすることができる。また、実速度スキャン方法を用いることにより、パス４１３ａ〜４１３ｃの縮退故障だけでなく遅延故障も検出することができる。
【００４０】
（第５の実施形態）
図７は、第５の実施形態の半導体集積回路の構成を示すブロック図である。図７に示すように、第５の実施形態の半導体集積回路５００は、マクロブロック５０１と、制御用フリップフロップ５０３と、機能フリップフロップ５０５ａ〜５０５ｃを含む機能ブロック５０５とを備える。
【００４１】
第４の実施形態と同様に、半導体集積回路５００のスキャンテスト時には、機能ブロック５０５内の機能フリップフロップ５０５ａ〜５０５ｃはテストされ、マクロブロック５０１はテストされない。スキャンテスト時、マクロブロック５０１は信号を出力する。マクロブロック５０１から出力された信号は機能ブロック５０５に入力される。
【００４２】
制御用フリップフロップ５０３は、テストスキャン時に制御信号を出力する。マクロブロック５０１は、制御用フリップフロップ５０３から出力された制御信号が入力される入力端子５０７と、マクロブロック５０１での処理によって得られた信号及び制御用フリップフロップ５０３から入力された制御信号のいずれか一方を出力するセレクタ５０９ａ〜５０９ｃと、セレクタ５０９ａ〜５０９ｃを介した信号を出力する出力端子５１１ａ〜５１１ｃとを有する。セレクタ５０９ａ〜５０９ｃは、スキャンテスト時には入力端子５０７から入力された制御信号を出力する。マクロブロック５０１の出力端子５１１ａ〜５１１ｃから出力された各信号は、パス５１３ａ〜５１３ｃを伝送し、機能ブロック５０５内の機能フリップフロップ５０５ａ〜５０５ｃに入力される。
【００４３】
本実施形態の半導体集積回路５００によれば、マクロブロック５０１の入力端子数を第４の実施形態よりも少なくすることができる。このため、半導体集積回路５００の集積規模を縮小することができる。
【００４４】
（第６の実施形態）
図８は、第６の実施形態の半導体集積回路の構成を示すブロック図である。図８に示すように、第６の実施形態の半導体集積回路６００は、第１の機能フリップフロップ６０１ａ〜６０１ｃを含む第１の機能ブロック６０１と、マクロブロック６０３と、第２の機能フリップフロップ６０５ａ〜６０５ｃを含む第２の機能ブロック６０５とを備える。
【００４５】
半導体集積回路６００のスキャンテスト時に、第１の機能ブロック６０１内の第１の機能フリップフロップ６０１ａ〜６０１ｃ及び第２の機能ブロック６０５内の第２の機能フリップフロップ６０５ａ〜６０５ｃはテストされ、マクロブロック６０３はテストされない。スキャンテスト時、第１の機能フリップフロップ６０１ａ〜６０１ｃは信号を出力する。第１の機能フリップフロップ６０１ａ〜６０１ｃから出力された各信号はマクロブロック６０３に入力される。
【００４６】
マクロブロック６０３は、マクロブロック６０３での処理によって得られた信号及び第１の機能フリップフロップ６０１ａ〜６０１ｃから出力された信号のいずれか一方を出力するセレクタ６０７ａ〜６０７ｃを有する。当該マクロブロック６０３の構成によれば、第１の機能フリップフロップ６０１ａ〜６０１ｃから出力されマクロブロック６０３に入力された各信号はすぐに分岐してセレクタ６０７ａ〜６０７ｃに入力される。セレクタ６０７ａ〜６０７ｃは、スキャンテスト時には第１の機能フリップフロップ６０１ａ〜６０１ｃから出力された信号を出力する。セレクタ６０７ａ〜６０７ｃを介してマクロブロック６０３から出力された各信号は、第２の機能ブロック内の第２の機能フリップフロップ６０５ａ〜６０５ｃに入力される。
【００４７】
本実施形態の半導体集積回路６００によれば、端子数の数を増やすことなく、マクロブロック６０３の出力から第２の機能フリップフロップ６０５ａ〜６０５ｃの入力までのパス全体をスキャンテストすることができる。
【００４８】
なお、図９に示すように、第１の機能フリップフロップ６０１ａ〜６０１ｃから出力されマクロブロック６０３に入力された信号のうち、いずれか１つをセレクタ６０７ａ〜６０７ｃに入力しても良い。
【産業上の利用可能性】
【００４９】
本発明に係る半導体集積回路は、マクロブロックまでのパスをスキャンテストすることが必要なシステムテスト設計等に有用である。
【図面の簡単な説明】
【００５０】
【図１】第１の実施形態の半導体集積回路の構成を示すブロック図
【図２】第２の実施形態の半導体集積回路の構成を示すブロック図
【図３】第２の実施形態の半導体集積回路の他の構成を示すブロック図
【図４】第３の実施形態の半導体集積回路の構成を示すブロック図
【図５】第３の実施形態の半導体集積回路の他の構成を示すブロック図
【図６】第４の実施形態の半導体集積回路の構成を示すブロック図
【図７】第５の実施形態の半導体集積回路の構成を示すブロック図
【図８】第６の実施形態の半導体集積回路の構成を示すブロック図
【図９】第６の実施形態の半導体集積回路の他の構成を示すブロック図
【図１０】従来の半導体集積回路の構成を示すブロック図
【符号の説明】
【００５１】
１００，２００，３００，４００，５００，６００  半導体集積回路
１０１ａ〜１０１ｃ，２０１ａ〜２０１ｃ，３０１ａ〜３０１ｃ，４０５ａ〜４０５ｃ，５０５ａ〜５０５ｃ  機能フリップフロップ
１０１，２０１，３０１，４０５，５０５  機能ブロック
１０３，２０３，３０３，４０１，５０１，６０３  マクロブロック
１０５ａ〜１０５ｃ，２０５，３０７  観測用フリップフロップ
１０７ａ〜１０７ｃ，２０７ａ〜２０７ｃ，３０９ａ〜３０９ｃ，４１３ａ〜４１３ｃ，５１３ａ〜５１３ｃ  パス
２１１，３０５  ＥＸＯＲ回路
４０３ａ〜４０３ｃ，５０３  制御用フリップフロップ
４０９ａ〜４０９ｃ，５０９ａ〜５０９ｃ，６０７ａ〜６０７ｃ  セレクタ
４０９ａ〜４０９ｃ，５０９ａ〜５０９ｃ，６０７ａ〜６０７ｃ  第１の機能フリップフロップ
６０１  第１の機能ブロック
６０５ａ〜６０５ｃ  第２の機能フリップフロップ
６０５  第２の機能ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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