(57)【要約】【課題】トランジスタのゲート電極の寄生抵抗を低減できる半導体装置を提供する。【解決手段】半導体装置は、半導体基板１上に第１のゲート絶縁膜３、第１のゲート電極４、第２のゲート絶縁膜５及び第２のゲート電極８が順次積層された積層ゲート構造を有するセルトランジスタＣＴと、前記セルトランジスタと等しい積層ゲート構造を有し、前記セルトランジスタを選択する選択トランジスタＳＴと、前記セルトランジスタと前記選択トランジスタとで構成されるメモリセルの周辺回路を構成し、ゲート電極が１層構造の周辺トランジスタＰＴとを備えている。前記選択トランジスタにおける素子分離絶縁膜２上に位置する前記第２のゲート電極８と前記第２のゲート絶縁膜５に前記第１のゲート電極４に達する深さの貫通孔２１を形成し、貫通孔内に埋め込んだコンタクトプラグ１３により、第２のゲート電極と第１のゲート電極とを電気的に接続している。【選択図】      図２
2007123526.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１のゲート絶縁膜、第１のゲート電極、第２のゲート絶縁膜及び第２のゲート電極が順次積層された積層ゲート構造を有するセルトランジスタと、
前記セルトランジスタと等しい積層ゲート構造を有し、前記セルトランジスタを選択する選択トランジスタと、
前記選択トランジスタにおける素子分離絶縁膜上に位置する前記第２のゲート電極と前記第２のゲート絶縁膜に形成され、前記第１のゲート電極に達する深さの貫通孔と、
前記貫通孔内に埋め込まれ、前記第２のゲート電極と前記第１のゲート電極とを電気的に接続するコンタクトプラグと、
前記セルトランジスタと前記選択トランジスタを含むメモリセルの周辺回路を構成し、ゲート電極が１層構造の周辺トランジスタと
を具備することを特徴とする半導体装置。
【請求項２】
前記セルトランジスタ、前記選択トランジスタ及び前記周辺トランジスタ上に形成される層間絶縁膜を更に具備し、
前記コンタクトプラグは、前記層間絶縁膜の前記貫通孔に対応する位置に形成された開口内に埋め込み形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に第１のゲート絶縁膜、第１のゲート電極、第２のゲート絶縁膜及び第２のゲート電極が順次積層された積層ゲート構造を有するセルトランジスタと、
前記セルトランジスタと等しい積層ゲート構造を有し、前記セルトランジスタを選択する選択トランジスタと、
前記選択トランジスタにおける素子分離絶縁膜上に位置する前記第２のゲート電極と前記第２のゲート絶縁膜に形成され、前記第１のゲート電極に達する深さの貫通孔と、
前記第２のゲート電極の上面から前記貫通孔の側壁及び前記貫通孔の底部に位置する前記第１のゲート電極上に亙って形成され、前記第２のゲート電極と前記第１のゲート電極とを電気的に接続するシリサイド層と、
前記セルトランジスタと前記選択トランジスタを含むメモリセルの周辺回路を構成し、ゲート電極が１層構造の周辺トランジスタと
を具備することを特徴とする半導体装置。
【請求項４】
半導体基板におけるメモリセル部の主表面上に第１の絶縁膜、第１の導電層、第２の絶縁膜及び第２の導電層を順次積層し、前記半導体基板における周辺トランジスタ領域の主表面上に第３の絶縁膜と第３の導電層を積層する工程と、
前記周辺トランジスタ領域をマスクして前記第１の絶縁膜、第１の導電層、第２の絶縁膜及び第２の導電層をパターニングし、セルトランジスタと選択トランジスタの第１のゲート絶縁膜、第１のゲート電極、第２のゲート絶縁膜及び第２のゲート電極を形成する工程と、
前記周辺トランジスタの前記第３の導電層と前記第３の絶縁膜、及び前記選択トランジスタにおける素子分離絶縁膜上に位置する領域の前記第２のゲート電極を同時にエッチングし、前記周辺トランジスタのゲート電極及びゲート絶縁膜を形成するとともに、前記選択トランジスタに前記第１のゲート電極に達する深さの貫通孔を形成する工程と、
前記半導体基板の主表面領域中に不純物を導入し、前記セルトランジスタ、前記選択トランジスタ及び前記周辺トランジスタのソース領域及びドレイン領域を形成する工程と、
前記セルトランジスタ、前記選択トランジスタ及び前記周辺トランジスタのゲート電極の側面にそれぞれサイドウォールスペーサを形成し、同時に、前記選択トランジスタに前記第１のゲート電極に達する深さの貫通孔を形成した領域の前記第２のゲート絶縁膜を同時にエッチングする工程と、
前記貫通孔内にコンタクトプラグを形成する工程と、
スパッタ法により全面に金属層を形成する工程と、
アニールを行って、前記ゲート電極及び半導体基板の露出面の前記金属層を選択的にシリサイド化する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板におけるメモリセル部の主表面上に第１の絶縁膜、第１の導電層、第２の絶縁膜及び第２の導電層を順次積層し、前記半導体基板における周辺トランジスタ領域の主表面上に第３の絶縁膜と第３の導電層を積層する工程と、
前記周辺トランジスタ領域をマスクして前記第１の絶縁膜、第１の導電層、第２の絶縁膜及び第２の導電層をパターニングし、セルトランジスタと選択トランジスタの第１のゲート絶縁膜、第１のゲート電極、第２のゲート絶縁膜及び第２のゲート電極を形成する工程と、
前記周辺トランジスタの前記第３の導電層と前記第３の絶縁膜、及び前記選択トランジスタにおける素子分離絶縁膜上に位置する領域の前記第２のゲート電極を同時にエッチングし、前記周辺トランジスタのゲート電極及びゲート絶縁膜を形成するとともに、前記選択トランジスタに前記第１のゲート電極に達する深さの貫通孔を形成する工程と、
前記半導体基板の主表面領域中に不純物を導入し、前記セルトランジスタ、前記選択トランジスタ及び前記周辺トランジスタのソース領域及びドレイン領域を形成する工程と、
前記セルトランジスタ、前記選択トランジスタ及び前記周辺トランジスタのゲート電極の側面にそれぞれサイドウォールスペーサを形成し、同時に、前記選択トランジスタに前記第１のゲート電極に達する深さの貫通孔を形成した領域の前記第２のゲート絶縁膜を同時にエッチングする工程と、
前記選択トランジスタにおける前記貫通孔内のサイドウォールスペーサ、前記第２のゲート絶縁膜を除去する工程と、
スパッタ法により全面に金属層を形成する工程と、
アニールを行って、前記ゲート電極及び前記半導体基板の露出面の前記金属層を選択的にシリサイド化する工程と
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばメモリセルがセルトランジスタと選択トランジスタとから構成されるフラッシュＥＥＰＲＯＭを代表とする不揮発性メモリや、この不揮発性メモリとロジック回路を１チップ中に集積化した不揮発性メモリ混載ロジック集積回路などの半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリセルがセルトランジスタと選択トランジスタから構成されるフラッシュＥＥＰＲＯＭについては、例えば特許文献１や特許文献２に記載されている。上記特許文献１の図４７（ａ），（ｂ）には、セルトランジスタ（メモリセルアレイ領域）と選択トランジスタ（選択ゲート領域）のゲート電極を２層のポリシリコン層で形成した構成が開示されている。すなわち、セルトランジスタと選択トランジスタは、半導体基板上に第１のゲート絶縁膜、第１のポリシリコン層、第２のゲート絶縁膜及び第２のポリシリコン層が順次積層された積層ゲート構造になっている。上記セルトランジスタにおける第１のポリシリコン層は浮遊ゲート電極として働き、第２のポリシリコン層は制御ゲート電極として働く。上記選択トランジスタの第２のポリシリコン層と第２のゲート絶縁膜には貫通孔が形成され、第２のポリシリコン層の上層に形成されたアルミ（Ａｌ）配線などが上記貫通孔を介して第１のポリシリコン層に接続される。そして、上記セルトランジスタを動作（読み出し、書き込み及び消去）させる際に、選択トランジスタのゲート電極（第１のポリシリコン層）に上記Ａｌ配線を介して選択信号を与えてオンさせ、動作対象のセルトランジスタを選択するようになっている。
【０００３】
しかしながら、上記のような構成では、選択トランジスタのゲート電極に接続されるＡｌ配線は、ソース線やビット線として働くＡｌ配線との間隔を確保する必要がある。この為、メモリセルの縮小化を制限してしまい、コストの増加を招く要因となる。
【０００４】
また、上記特許文献１の図３及び特許文献２の図２には、セルトランジスタと選択トランジスタのゲート電極を２層のポリシリコン層で形成し、選択トランジスタの第２のゲート絶縁膜に開口を形成して第１のポリシリコン層と第２のポリシリコン層とのコンタクトを取り、電気的に接続する構成が開示されている。上記セルトランジスタと選択トランジスタのゲート電極は同一の製造工程で形成する為、上記コンタクトの形成に際しては２層目（第２）のポリシリコン層を形成した後、この２層目のポリシリコン層上に塗布したフォトレジストにおける選択トランジスタのゲート電極上にリソグラフィにてコンタクトホールのパターンを転写し、ＲＩＥ法により第２のポリシリコン層及び第２のゲート絶縁膜を順次エッチングして第１のポリシリコン層の表面を露出させる。その後、上記第２のポリシリコン層上及びコンタクトホール内の露出された第１のポリシリコン上に、ＣＶＤ法によりポリシリコンを堆積して埋め込むことにより、第１のポリシリコン層と第２のポリシリコン層を電気的に接続するコンタクト部を形成する。
【０００５】
このような構成並びに製造方法では、ポリシリコン層を裏打ちする為のコンタクトやＡｌ配線が不要であり、ソース線やビット線等のレイアウトの自由度を高くしてメモリセルの縮小化を図れる。
【０００６】
しかし、上記のように別の（第３層目の）ポリシリコンを堆積して２層目のポリシリコン層と１層目のポリシリコン層のコンタクト部を形成すると、ポリシリコン層間のコンタクト抵抗が高くなり（例えば４００Ω程度）、選択トランジスタにおけるゲート電極の寄生抵抗が増大する。しかも、第２のゲート絶縁膜に開口を形成する為のリソグラフィ工程や、３層目のポリシリコンを積み増しする工程が必要となり、上述した先行技術とは別の要因からコストの増加を招くことになる。
【特許文献１】特開２００２−１７６１１４
【特許文献２】特開２００１−０１５６１７
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って、本発明は、トランジスタのゲート電極の寄生抵抗を低減できる半導体装置を提供する。
【０００８】
また、Ａｌ配線のレイアウトの自由度を高くしつつ、メモリセルの縮小化と製造工程の簡単化が図れる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様によると、半導体基板上に第１のゲート絶縁膜、第１のゲート電極、第２のゲート絶縁膜及び第２のゲート電極が順次積層された積層ゲート構造を有するセルトランジスタと、前記セルトランジスタと等しい積層ゲート構造を有し、前記セルトランジスタを選択する選択トランジスタと、前記選択トランジスタにおける素子分離絶縁膜上に位置する前記第２のゲート電極と前記第２のゲート絶縁膜に形成され、前記第１のゲート電極に達する深さの貫通孔と、前記貫通孔内に埋め込まれ、前記第２のゲート電極と前記第１のゲート電極とを電気的に接続するコンタクトプラグと、前記セルトランジスタと前記選択トランジスタを含むメモリセルの周辺回路を構成し、ゲート電極が１層構造の周辺トランジスタとを具備する半導体装置が提供される。
【００１０】
本発明の他の一態様によると、半導体基板上に第１のゲート絶縁膜、第１のゲート電極、第２のゲート絶縁膜及び第２のゲート電極が順次積層された積層ゲート構造を有するセルトランジスタと、前記セルトランジスタと等しい積層ゲート構造を有し、前記セルトランジスタを選択する選択トランジスタと、前記選択トランジスタにおける素子分離絶縁膜上に位置する前記第２のゲート電極と前記第２のゲート絶縁膜に形成され、前記第１のゲート電極に達する深さの貫通孔と、前記第２のゲート電極の上面から前記貫通孔の側壁及び前記貫通孔の底部に位置する前記第１のゲート電極上に亙って形成され、前記第２のゲート電極と前記第１のゲート電極とを電気的に接続するシリサイド層と、前記セルトランジスタと前記選択トランジスタを含むメモリセルの周辺回路を構成し、ゲート電極が１層構造の周辺トランジスタとを具備する半導体装置が提供される。
【００１１】
本発明の更に他の一態様によると、半導体基板におけるメモリセル部の主表面上に第１の絶縁膜、第１の導電層、第２の絶縁膜及び第２の導電層を順次積層し、前記半導体基板における周辺トランジスタ領域の主表面上に第３の絶縁膜と第３の導電層を積層する工程と、前記周辺トランジスタ領域をマスクして前記第１の絶縁膜、第１の導電層、第２の絶縁膜及び第２の導電層をパターニングし、セルトランジスタと選択トランジスタの第１のゲート絶縁膜、第１のゲート電極、第２のゲート絶縁膜及び第２のゲート電極を形成する工程と、前記周辺トランジスタの前記第３の導電層と前記第３の絶縁膜、及び前記選択トランジスタにおける素子分離絶縁膜上に位置する領域の前記第２のゲート電極を同時にエッチングし、前記周辺トランジスタのゲート電極及びゲート絶縁膜を形成するとともに、前記選択トランジスタに前記第１のゲート電極に達する深さの貫通孔を形成する工程と、前記半導体基板の主表面領域中に不純物を導入し、前記セルトランジスタ、前記選択トランジスタ及び前記周辺トランジスタのソース領域及びドレイン領域を形成する工程と、前記セルトランジスタ、前記選択トランジスタ及び前記周辺トランジスタのゲート電極の側面にそれぞれサイドウォールスペーサを形成し、同時に、前記選択トランジスタに前記第１のゲート電極に達する深さの貫通孔を形成した領域の前記第２のゲート絶縁膜を同時にエッチングする工程と、前記貫通孔内にコンタクトプラグを形成する工程と、スパッタ法により全面に金属層を形成する工程と、アニールを行って、前記ゲート電極及び半導体基板の露出面の前記金属層を選択的にシリサイド化する工程とを具備する半導体装置の製造方法が提供される。
【００１２】
本発明の別の一態様によると、半導体基板におけるメモリセル部の主表面上に第１の絶縁膜、第１の導電層、第２の絶縁膜及び第２の導電層を順次積層し、前記半導体基板における周辺トランジスタ領域の主表面上に第３の絶縁膜と第３の導電層を積層する工程と、前記周辺トランジスタ領域をマスクして前記第１の絶縁膜、第１の導電層、第２の絶縁膜及び第２の導電層をパターニングし、セルトランジスタと選択トランジスタの第１のゲート絶縁膜、第１のゲート電極、第２のゲート絶縁膜及び第２のゲート電極を形成する工程と、前記周辺トランジスタの前記第３の導電層と前記第３の絶縁膜、及び前記選択トランジスタにおける素子分離絶縁膜上に位置する領域の前記第２のゲート電極を同時にエッチングし、前記周辺トランジスタのゲート電極及びゲート絶縁膜を形成するとともに、前記選択トランジスタに前記第１のゲート電極に達する深さの貫通孔を形成する工程と、前記半導体基板の主表面領域中に不純物を導入し、前記セルトランジスタ、前記選択トランジスタ及び前記周辺トランジスタのソース領域及びドレイン領域を形成する工程と、前記セルトランジスタ、前記選択トランジスタ及び前記周辺トランジスタのゲート電極の側面にそれぞれサイドウォールスペーサを形成し、同時に、前記選択トランジスタに前記第１のゲート電極に達する深さの貫通孔を形成した領域の前記第２のゲート絶縁膜を同時にエッチングする工程と、前記選択トランジスタにおける前記貫通孔内のサイドウォールスペーサ、前記第２のゲート絶縁膜を除去する工程と、スパッタ法により全面に金属層を形成する工程と、アニールを行って、前記ゲート電極及び前記半導体基板の露出面の前記金属層を選択的にシリサイド化する工程とを具備する半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明によれば、トランジスタのゲート電極の寄生抵抗を低減できる半導体装置が得られる。
【００１４】
また、Ａｌ配線のレイアウトの自由度を高くしつつ、メモリセルの縮小化と製造工程の簡単化が図れる半導体装置の製造方法が得られる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について図面を参照して説明する。  
［第１の実施形態］
本発明の第１の実施形態に係る半導体装置について、セルトランジスタと選択トランジスタから構成されるメモリセルを備えたフラッシュＥＥＰＲＯＭを例にとって図１（ａ），（ｂ）及び図２（ａ），（ｂ）により説明する。図１（ａ）はメモリセル部のパターン平面図、図１（ｂ）は周辺トランジスタの断面図である。図２（ａ）は図１（ａ）のＡ−Ａ’線に沿った断面図、図２（ｂ）図は図１（ａ）のＢ−Ｂ’線に沿った断面図である。
【００１６】
メモリセル部には、セルトランジスタＣＴと選択トランジスタＳＴとが形成されている。上記セルトランジスタＣＴと選択トランジスタＳＴは、シリコン基板（半導体基板）１の主表面に形成された素子分離絶縁膜（例えばシリコン酸化膜）２で区画された素子領域中に形成される。上記セルトランジスタＣＴと選択トランジスタＳＴは、ゲート電極が２層構造、いわゆる積層ゲート構造になっている。上記セルトランジスタＣＴにおける下層（１層目）のゲート電極４は浮遊ゲート電極であり、上層（２層目）のゲート電極８は制御ゲート電極である。上記浮遊ゲート電極４と制御ゲート電極８はそれぞれ、例えばポリシリコン層で形成されている。上記浮遊ゲート電極４は、シリコン基板１の主表面上に形成されたシリコン酸化膜等からなる第１のゲート絶縁膜３上に形成される。上記浮遊ゲート電極４と制御ゲート電極８間には、第２のゲート絶縁膜として働くＯＮＯ膜５が介在されている。このＯＮＯ膜５は、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜が積層された絶縁膜である。
【００１７】
上記セルトランジスタＣＴの制御ゲート電極８上、上記選択トランジスタＳＴの上層のゲート電極８上、及び周辺トランジスタＰＴのゲート電極８上にはそれぞれ、シリサイド層１１が形成されている。また、上記各積層ゲート構造の側壁には、シリコン窒化膜等からなるサイドウォールスペーサ１８が形成されている。更に、上記セルトランジスタＣＴ、選択トランジスタＳＴ及び周辺トランジスタＰＴのソース領域またはドレイン領域１９上にはそれぞれ、上記ゲート電極８上と同様にシリサイド層１１が形成されている。
【００１８】
図２（ｂ）に示すように、上記選択トランジスタＳＴにおける素子分離絶縁膜２上に位置する領域のシリサイド層１１、上層のゲート電極８及びＯＮＯ膜５には、下層のゲート電極４の表面に達する貫通孔２１が形成されている。この貫通孔２１内の側壁にもサイドウォールスペーサ１８が形成されている。
【００１９】
上記セルトランジスタＣＴと選択トランジスタＳＴの積層ゲート上、及び周辺トランジスタＰＴのゲート上は、ＢＰＳＧ（Boron doped Phospho-Silicate Glass）膜またはＰＳＧ（Phospho-Silicate Glass）膜等からなる第１の層間絶縁膜１２で被覆されている。この層間絶縁膜１２における上記貫通孔２１に対応する位置には、スルーホール（開口）２２が形成されており、このスルーホール２２内にタングステン（Ｗ）等からなるコンタクトプラグ１３が埋め込まれる。このコンタクトプラグ１３によって下層のゲート電極（ポリシリコン層）４と上層のゲート電極（ポリシリコン層）８の表面に形成されたシリサイド層１１とが電気的に接続される。
【００２０】
また、上記セルトランジスタＣＴのソース領域１９（またはドレイン領域）上、及び上記選択トランジスタＳＴのドレイン領域１９（またはソース領域）上にはそれぞれ、コンタクトホールが形成される。これらコンタクトホールにはそれぞれコンタクトプラグ１３が埋め込まれている。上記各トランジスタのドレイン領域またはソース領域１９は、このコンタクトプラグ１３を介して層間絶縁膜１２上のＡｌ配線（配線層）１４に接続される。
【００２１】
上記層間絶縁膜１２上及びＡｌ配線１４上には、シリコン酸化膜等からなる第２の層間絶縁膜１５が形成されている。この層間絶縁膜１５上にはソース線（またはビット線）として働くＡｌ配線（配線層）１７が形成されている。このＡｌ配線１７は、上記層間絶縁膜１５に形成されたヴィアホール中のコンタクトプラグ１６を介してＡｌ配線１４に接続される。これによって、セルトランジスタＣＴのソース領域は、シリサイド層１１、コンタクトプラグ１３、Ａｌ配線１４及びコンタクトプラグ１６をそれぞれ介してソース線（またはビット線）に電気的に接続される。選択トランジスタＳＴのドレイン領域は、シリサイド層１１、コンタクトプラグ１３及びＡｌ配線１４をそれぞれ介してビット線（またはソース線）に電気的に接続される。
【００２２】
一方、周辺トランジスタＰＴのゲート電極は１層構造である。この周辺トランジスタＰＴのゲート電極８は、例えば上記制御ゲート電極と同じ第２層目のポリシリコン層で形成されている。上記ゲート電極８は、シリコン基板１の主表面上に形成されたシリコン酸化膜等からなるゲート絶縁膜７上に形成される。上記ゲート電極８上には、シリサイド層１１が形成されている。このゲート構造の側壁にも、サイドウォールスペーサ１８が形成されている。
【００２３】
上述したように、周辺トランジスタＰＴのゲート構造上は第１の層間絶縁膜１２で被覆され、この層間絶縁膜１２におけるソース領域及びドレイン領域に対応する位置に形成されたコンタクトホールにもコンタクトプラグ１３が埋め込まれている。上記周辺トランジスタＰＴのソース領域及びドレイン領域１９は、このコンタクトプラグ１３によって層間絶縁膜１２上のＡｌ配線１４に接続される。上記層間絶縁膜１２上及びＡｌ配線１４上には、上記第２の層間絶縁膜１５が形成されている。
【００２４】
上記のような構成によれば、選択トランジスタＳＴの第１層目のポリシリコン層４と第２層目のポリシリコン層８をコンタクトプラグ１３で接続するのでＡｌ配線は不要であり、メモリセルの縮小化を図ってコストを低減できる。
【００２５】
また、ポリシリコン層同士のコンタクトは存在せず、コンタクトプラグ１３とポリシリコン層４とのコンタクト抵抗が１００Ω程度、コンタクトプラグ１３とポリシリコン層８とのコンタクト抵抗が１０Ω程度、コンタクトプラグ１３自体の抵抗は数Ω程度であるので、抵抗値の和は１１０〜１２０Ω程度である。よって、ポリシリコン層同士を直接コンタクトする場合に比べて１／２〜１／４に抵抗値を下げることができる。
【００２６】
従って、本発明の第１の実施形態の構成によれば、選択トランジスタＳＴにおけるゲート電極の寄生抵抗を低減できる。
【００２７】
次に、上記図１（ａ），（ｂ）及び図２（ａ），（ｂ）に示したフラッシュＥＥＰＲＯＭの製造方法について、図３（ａ），（ｂ）乃至図２２（ａ），（ｂ）により説明する。図３（ａ）、図５（ａ）、図７（ａ）、図９（ａ）、図１１（ａ）、図１３（ａ）、図１５（ａ）、図１７（ａ）、図１９（ａ）及び図２１（ａ）はそれぞれフラッシュＥＥＰＲＯＭの製造工程を順次示しており、メモリセル部のパターン平面図である。これらの製造工程は図１（ａ）に対応している。図３（ｂ）、図５（ｂ）、図７（ｂ）、図９（ｂ）、図１１（ｂ）、図１３（ｂ）、図１５（ｂ）、図１７（ｂ）、図１９（ｂ）及び図２１（ｂ）はそれぞれ周辺トランジスタ領域の製造工程を順次示す断面図であり図１（ｂ）に対応している。また、図４（ａ）、図６（ａ）、図８（ａ）、図１０（ａ）、図１２（ａ）、図１４（ａ）、図１６（ａ）、図１８（ａ）、図２０（ａ）及び図２２（ａ）はそれぞれメモリセル部の製造工程を順次示す断面図である。これらの製造工程は、図３（ａ）、図５（ａ）、図７（ａ）、図９（ａ）、図１１（ａ）、図１３（ａ）、図１５（ａ）、図１７（ａ）、図１９（ａ）及び図２１（ａ）のＡ−Ａ’線に沿った断面図であり図２（ａ）に対応している。更に、図４（ｂ）、図６（ｂ）、図８（ｂ）、図１０（ｂ）、図１２（ｂ）、図１４（ｂ）、図１６（ｂ）、図１８（ｂ）、図２０（ｂ）及び図２２（ｂ）はそれぞれメモリセル部の製造工程を順次示す断面図である。これらの製造工程は、図３（ａ）、図５（ａ）、図７（ａ）、図９（ａ）、図１１（ａ）、図１３（ａ）、図１５（ａ）、図１７（ａ）、図１９（ａ）及び図２１（ａ）のＢ−Ｂ’線に沿った断面図であり図２（ｂ）に対応している。
【００２８】
まず、図３（ａ）及び図４（ａ）に示すように、シリコン基板１の主表面上に素子分離絶縁膜２を選択的に形成する。この素子分離絶縁膜２で電気的に分離された素子領域に、各トランジスタが所望の閾値電圧になるように、不純物のイオン注入を行う（チャネルイオン注入）。その後、図３（ｂ）及び図４（ｂ）に示すように、熱酸化により素子領域の基板１の主表面にシリコン酸化膜（第１のゲート絶縁膜）３を形成し、このシリコン酸化膜３上にＣＶＤ（Chemical Vapor Deposition）法によりポリシリコン層４を形成する。上記ポリシリコン層４は素子分離絶縁膜２上にも形成される。この時、ポリシリコン層４中にリン（Ｐ）等の不純物をドープすることで、ポリシリコンのシート抵抗を１００〜２００Ω／□に下げて寄生抵抗を低減する。
【００２９】
次に、セルトランジスタＣＴの第１のゲート電極（浮遊ゲート電極）を、それぞれのセルで分離する為に、リソグラフィを行ってフォトレジスト（図示せず）にパターンを転写後、ＲＩＥ（Reactive Ion Etching）法による異方性エッチングを行う。これによって、図５（ａ）に示すように、ポリシリコン層４を分離する為のホールもしくはスリット状の開口２０がポリシリコン層４に転写される。その後、上記フォトレジストを除去する。
【００３０】
次に、図５（ａ），（ｂ）及び図６（ａ），（ｂ）に示すように、上記ポリシリコン層４上に、例えばＣＶＤ法によりシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を順次堆積し、積層構造の絶縁膜（ＯＮＯ膜）５を形成する。このＯＮＯ膜５は、ポリシリコン層間の絶縁膜、いわゆるインターポリ絶縁膜として働く。引き続き、周辺トランジスタ領域（ゲート電極が１層構造の領域）に形成されたシリコン酸化膜３、ポリシリコン層４及びＯＮＯ膜５を除去する選択エッチングの為にフォトレジスト６を塗布し、リソグラフィによりパターンを転写する。メモリセル部上はフォトレジスト６で被覆され、周辺トランジスタ領域のＯＮＯ膜５は露出されることになる。
【００３１】
次に、図７（ａ），（ｂ）及び図８（ａ），（ｂ）に示すように、上記フォトレジスト６をマスクにして、上記周辺トランジスタ領域のＯＮＯ膜５をＲＩＥ法にて除去し、ポリシリコン層４をＣＤＥ（Chemical Dry Etching）法による等方性エッチングで除去し、更にシリコン酸化膜３をＮＨ４Ｆ等によるウェットエッチングにて除去する。これによって、周辺トランジスタ領域のシリコン基板１の主表面が露出される。その後、フォトレジスト６を除去すると、図９（ａ），（ｂ）及び図１０（ａ），（ｂ）に示すような構造が得られる。
【００３２】
その後、図１１（ａ），（ｂ）及び図１２（ａ），（ｂ）に示すように、周辺トランジスタ領域のシリコン基板１の主表面上にシリコン酸化膜（第３のゲート絶縁膜）７を形成し、このシリコン酸化膜７上及び上記ＯＮＯ膜５上にＣＶＤ法によりポリシリコン層８を形成する。
【００３３】
ここまでの製造工程で、２層ポリシリコン層構造の領域（メモリセル部）と１層ポリシリコン層の領域（周辺トランジスタ領域）をシリコン基板１上に形成することができる。
【００３４】
次に、図１３（ａ），（ｂ）及び図１４（ａ），（ｂ）に示すように、２層ポリシリコン構造のセルトランジスタＣＴと選択トランジスタＳＴのゲート電極のパターンをリソグラフィにてフォトレジスト９に転写する。この際、１層ポリシリコン層構造の周辺トランジスタ領域は、全面をフォトレジスト９でマスクする。
【００３５】
続いて、図１５（ａ），（ｂ）及び図１６（ａ），（ｂ）に示すように、上記フォトレジスト９をマスクに用いて、ＲＩＥ法によりポリシリコン層８、ＯＮＯ膜５、ポリシリコン層４及びゲート絶縁膜３を順次異方性エッチングし、セルトランジスタＣＴと選択トランジスタＳＴのゲート電極を形成する。
【００３６】
その後、図１７（ａ），（ｂ）及び図１８（ａ），（ｂ）に示すように、１層ポリシリコン層構造の周辺トランジスタ領域のゲート電極のパターンをリソグラフィにてフォトレジスト１０に転写する。この際、２層ポリシリコン層構造の領域はフォトレジスト１０でマスクするが、選択トランジスタの１層目のゲート電極４に対する電極取り出し用のコンタクト部を形成する為に、このフォトレジスト１０におけるコンタクト部の形成予定領域が図１７（ａ）及び図１８（ａ）に示すように開口されている。
【００３７】
続いて、上記フォトレジスト１０をマスクにしてポリシリコン層８の異方性エッチングを行い、周辺トランジスタ領域のゲート電極をパターニングし、同時に選択トランジスタの１層目のゲート電極４に対する電極取り出し用のコンタクト部を形成する為の貫通孔２１を形成する（図１９（ａ），（ｂ）及び図２０（ａ），（ｂ）参照）。
【００３８】
次に、上記フォトレジスト１０を除去し、図２１（ａ），（ｂ）及び図２２（ａ），（ｂ）に示すように、メモリセル部及び周辺トランジスタ領域の各トランジスタのソース領域またはドレイン領域１９を形成する為に、シリコン基板１の主表面領域中に不純物を選択的に導入して拡散層を形成する。その後、例えば、ＣＶＤ法によりシリコン窒化膜等を形成し、ＲＩＥ法等の異方性エッチングを行ってエッチバックすることで、各ゲート電極構造の側面にサイドウォールスペーサ１８を形成し、同時に、上記選択トランジスタの貫通孔２１内のＯＮＯ膜５を同時にＲＩＥ法等の異方性エッチングを行って除去し、ゲート電極４に対する取り出し用のコンタクト部を形成する。
【００３９】
その後、スパッタリング法でシリコン基板１上に金属膜（例えばＣｏ）を形成する。そして、シリコン基板１をアニールすることにより、シリコンと金属膜が接している箇所でシリサイド反応を起こす。通常、この段階で形成されたシリサイド層を残し、エッチングで未反応の金属膜を除去する。これによって、セルトランジスタＣＴの制御ゲート電極８上とソース領域またはドレイン領域１９上、選択トランジスタＳＴのゲート電極の露出表面とドレイン領域またはソース領域１９上、周辺トランジスタＰＴのゲート電極上とソース領域及びドレイン領域１９上にそれぞれシリサイド層１１を形成する。その後、２回目のアニールを行うことにより、シリサイド層１１を低抵抗化（５〜２０Ω／□）する。
【００４０】
そして、上記のようにして形成したゲート電極構造の全面上を、ＢＰＳＧ膜またはＰＳＧ膜等の層間絶縁膜１２で被覆する。続いて、電極取り出し用のコンタクト部のパターンをフォトリソグラフによりフォトレジストに転写し、ＲＩＥ法により異方性エッチングを行った後、上記フォトレジストを剥離する。
【００４１】
次に、図１（ａ），（ｂ）及び図２（ａ），（ｂ）に示したように、層間絶縁膜１２にコンタクトホールと例えば楕円状のスルーホール（開口）２２を開口した後、ＣＶＤ法にてタングステン（Ｗ）を堆積する。そして、ＣＭＰを行って層間絶縁膜１２上の余分なタングステン（Ｗ）を除去することによりコンタクトプラグ１３を形成する。この際、選択トランジスタＳＴの第１層目のポリシリコン層４上のスルーホール２２は、シリサイド層１１上を覆うように形成しているので、図１（ａ）に示したように上記コンタクトプラグ１３を用いて第１層目のポリシリコン層４と第２層目のポリシリコン層８（シリサイド層１１）を電気的に接続できる。
【００４２】
次に、スパッタリング法にて全面にＡｌを蒸着し、リソグラフにより配線パターンをフォトレジストに転写する。引き続き、フォトレジストをマスクにしたＲＩＥ法による異方性エッチングを行ってＡｌをパターニングし、上記フォトレジストを剥離して１層目のＡｌ配線（１００〜２００ｍΩ／□）１４を形成する。
【００４３】
この際、選択トランジスタＳＴの１層目のポリシリコン層４からなるゲート電極（１００〜２００Ω／□）４に、アレイ状に配置したメモリセルの数セル毎に抵抗値が低いシリサイド層（５〜２０Ω／□）を裏打ちすることにより寄生抵抗を下げることができる。
【００４４】
次に、上記Ａｌ配線１４の保護の為に、ＣＶＤ法によりシリコン酸化膜１５を堆積形成する。その後、ヴィアホール形成の為にリソグラフィによるフォトレジストへのパターン転写と、このフォトレジストをマスクにしたＲＩＥ法による異方性エッチングを行った後、フォトレジストを剥離する。ヴィアホールの開口後、スパッタリング法にてＡｌを蒸着し、第２の配線パターンをリソグラフによりフォトレジストに転写し、このフォトレジストをマスクにしたＲＩＥ法等による異方性エッチングを行って２層目のＡｌ配線１７を形成する。そして、上記フォトレジストを剥離する。
【００４５】
次に、図示しないが、上記Ａｌ配線１７の保護の為に全面にＰＳＧを堆積し、ＰＥ−ＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によりシリコン窒化膜を堆積形成する。続いて、上記ＰＳＧ膜やシリコン窒化膜等の保護膜上にフォトレジストを塗布し、リソグラフによりボンディング用パッド上に開口を形成する為のパターンを転写する。そして、フォトレジストをマスクにしてボンディング用パッド上の保護膜をエッチングにより除去し、フォトレジストを剥離した後、ウエハとして完成する。
【００４６】
上述した製造方法では、周辺トランジスタＰＴのゲート電極を形成する為のポリシリコン層のパターニングの為のエッチング時に、選択トランジスタＳＴの２層目のポリシリコン層８とＯＮＯ膜５にスルーホール（開口）２２を形成する。また、ソース領域またはドレイン領域１９を上層のＡｌ配線（配線層）１４に接続する為のコンタクトプラグの形成時に、コンタクトプラグ１３によって選択トランジスタＳＴの下層のゲート電極４と上層のゲート電極８の表面に形成されたシリサイド層１１とを電気的に接続できるので製造プロセスの複雑化を招くこともない。
【００４７】
しかも、選択トランジスタＳＴのゲート電極（ポリシリコン層４）に接続するＡｌ配線が不要になるので、ソース線やビット線等のＡｌ配線との間隔を確保する必要はなく、メモリセルサイズを小さくすることができコスト削減が図れる。また、ソース線やビット線と選択トランジスタへのＡｌ配線との寄生容量も低減できる。
【００４８】
従って、本発明の第１の実施態様によれば、選択トランジスタＳＴのゲート電極の寄生抵抗を低減できる半導体装置が得られる。
【００４９】
また、Ａｌ配線のレイアウトの自由度を高くしつつ、メモリセルの縮小化と製造工程の簡単化が図れる半導体装置の製造方法が得られる。
【００５０】
［第２の実施形態］
本発明の第２の実施形態に係る半導体装置について、セルトランジスタと選択トランジスタから構成されるメモリセルを備えたフラッシュＥＥＰＲＯＭを例にとって図２３（ａ），（ｂ）及び図２４（ａ），（ｂ）により説明する。図２３（ａ）はメモリセル部のパターン平面図、図２３（ｂ）は周辺トランジスタの断面図である。図２４（ａ）は図２３（ａ）のＡ−Ａ’線に沿った断面図、図２４（ｂ）図は図２３（ａ）のＢ−Ｂ’線に沿った断面図である。
【００５１】
メモリセル部には、セルトランジスタＣＴと選択トランジスタＳＴとが設けられている。上記セルトランジスタＣＴと選択トランジスタＳＴは、シリコン基板１の主表面に形成された素子分離絶縁膜（例えばシリコン酸化膜）２で区画された素子領域中に形成される。上記セルトランジスタＣＴと選択トランジスタＳＴは、ゲート電極が２層構造、いわゆる積層ゲート構造になっている。上記セルトランジスタＣＴにおける下層のゲート電極４は浮遊ゲート電極、上層のゲート電極８は制御ゲート電極として働く。上記浮遊ゲート電極４と制御ゲート電極８はそれぞれ、例えばポリシリコン層で形成されている。上記浮遊ゲート電極４は、シリコン基板１の主表面上に形成されたシリコン酸化膜等からなる第１のゲート絶縁膜３上に形成される。上記浮遊ゲート電極４と制御ゲート電極８間には、第２のゲート絶縁膜として働くＯＮＯ膜５が介在されている。
【００５２】
上記セルトランジスタＣＴの制御ゲート電極８上、上記選択トランジスタＳＴの上層のゲート電極８上、及び周辺トランジスタＰＴのゲート電極８上にはそれぞれ、シリサイド層１１が形成されている。また、上記各積層ゲート構造の側壁には、シリコン窒化膜等からなるサイドウォールスペーサ１８が形成されている。更に、上記セルトランジスタＣＴ、選択トランジスタＳＴ及び周辺トランジスタＰＴのソース領域またはドレイン領域１９上にはそれぞれ、上記ゲート電極８上と同様にシリサイド層１１が形成されている。
【００５３】
図２４（ｂ）に示すように、上記選択トランジスタＳＴにおける素子分離絶縁膜２上に位置する領域の上層のゲート電極８及びＯＮＯ膜５には、下層のゲート電極４の表面に達する貫通孔２１が形成されている。そして、上記ゲート電極８の上面だけでなく、上面から上記貫通孔２１内の側壁及び上記貫通孔２１の底部に位置するゲート電極４上に亙ってシリサイド層１１が形成され、ゲート電極（ポリシリコン層）８とゲート電極（ポリシリコン層）４が電気的に接続されている。
【００５４】
上記セルトランジスタＣＴと選択トランジスタＳＴの積層ゲート構造上は、ＢＰＳＧ膜またはＰＳＧ膜等からなる第１の層間絶縁膜１２で被覆されている。上記セルトランジスタＣＴのソース領域１９（またはドレイン領域）上、及び上記選択トランジスタＳＴのドレイン領域１９（またはソース領域）上にはそれぞれ、コンタクトホールが形成される。これらコンタクトホールにはそれぞれコンタクトプラグ１３が埋め込まれており、上記各トランジスタのドレイン領域またはソース領域１９は、このコンタクトプラグ１３を介して層間絶縁膜１２上のＡｌ配線（配線層）１４に接続される。
【００５５】
上記層間絶縁膜１２上及びＡｌ配線１４上には、シリコン酸化膜等からなる第２の層間絶縁膜１５が形成されている。この層間絶縁膜１５上にはソース線（またはビット線）として働くＡｌ配線（配線層）１７が形成されている。このＡｌ配線１７は、上記層間絶縁膜１５に形成されたヴィアホール中のコンタクトプラグ１６を介してＡｌ配線１４に接続される。これによって、セルトランジスタＣＴのドレイン領域は、シリサイド層１１、コンタクトプラグ１３、Ａｌ配線１４及びコンタクトプラグ１６をそれぞれ介してソース線（またはビット線）に電気的に接続される。選択トランジスタＳＴのドレイン領域は、シリサイド層１１、コンタクトプラグ１３及びＡｌ配線１４をそれぞれ介してビット線（またはソース線）に電気的に接続される。
【００５６】
一方、周辺トランジスタＰＴのゲート電極は１層構造である。この周辺トランジスタＰＴのゲート電極８は、例えば上記制御ゲート電極と同じ第２層目のポリシリコン層で形成されている。上記ゲート電極８は、シリコン基板１の主表面上に形成されたシリコン酸化膜等からなるゲート絶縁膜７上に形成される。上記ゲート電極８上には、シリサイド層１１が形成されている。このゲート構造の側壁にも、サイドウォールスペーサ１８が形成されている。
【００５７】
上述したように、周辺トランジスタＰＴのゲート構造上は第１の層間絶縁膜１２で被覆され、この層間絶縁膜１２におけるソース領域及びドレイン領域に対応する位置に形成されたコンタクトホールにもコンタクトプラグ１３が埋め込まれている。上記周辺トランジスタＰＴのソース領域及びドレイン領域１９は、このコンタクトプラグ１３によって層間絶縁膜１２上のＡｌ配線１４に接続される。上記層間絶縁膜１２上及びＡｌ配線１４上には、シリコン酸化膜等からなる第２の層間絶縁膜１５が形成されている。
【００５８】
上記のような構成によれば、選択トランジスタＳＴの第１層目のポリシリコン層４と第２層目のポリシリコン層８をシリサイド層１１で接続するのでＡｌ配線は不要であり、メモリセルの縮小化を図ってコストを低減できる。
【００５９】
また、ポリシリコン層同士のコンタクトは存在せず、抵抗値の低いシリサイド層１１で接続するので、ポリシリコン層同士を直接コンタクトする場合に比べて抵抗値を下げることができる。
【００６０】
従って、本発明の第２の実施形態の構成によれば、選択トランジスタＳＴにおけるゲート電極の寄生抵抗を低減できる。
【００６１】
次に、上記図２３（ａ），（ｂ）及び図２４（ａ），（ｂ）に示したフラッシュＥＥＰＲＯＭの製造方法について、図２５（ａ），（ｂ）乃至図５０（ａ），（ｂ）により説明する。図２５（ａ）、図２７（ａ）、図２９（ａ）、図３１（ａ）、図３３（ａ）、図３５（ａ）、図３７（ａ）、図３９（ａ）、図４１（ａ）、図４３（ａ）、図４５（ａ）、図４７（ａ）及び図４９（ａ）はそれぞれフラッシュＥＥＰＲＯＭの製造工程を順次示しており、メモリセル部のパターン平面図である。これらの製造工程は図２３（ａ）に対応している。図２５（ｂ）、図２７（ｂ）、図２９（ｂ）、図３１（ｂ）、図３３（ｂ）、図３５（ｂ）、図３７（ｂ）、図３９（ｂ）、図４１（ｂ）、図４３（ｂ）、図４５（ｂ）、図４７（ｂ）及び図４９（ｂ）はそれぞれ周辺トランジスタの製造工程を順次示す断面図であり図２３（ｂ）に対応している。また、図２６（ａ）、図２８（ａ）、図３０（ａ）、図３２（ａ）、図３４（ａ）、図３６（ａ）、図３８（ａ）、図４０（ａ）、図４２（ａ）、図４４（ａ）、図４６（ａ）、図４８（ａ）及び図５０（ａ）はそれぞれメモリセル部の製造工程を順次示す断面図である。これらの製造工程は、図２５（ａ）、図２７（ａ）、図２９（ａ）、図３１（ａ）、図３３（ａ）、図３５（ａ）、図３７（ａ）、図３９（ａ）、図４１（ａ）、図４３（ａ）、図４５（ａ）、図４７（ａ）及び図４９（ａ）のＡ−Ａ’線に沿った断面図であり図２４（ａ）に対応している。更に、図２６（ｂ）、図２８（ｂ）、図３０（ｂ）、図３２（ｂ）、図３４（ｂ）、図３６（ｂ）、図３８（ｂ）、図４０（ｂ）、図４２（ｂ）、図４４（ｂ）、図４６（ｂ）、図４８（ｂ）及び図５０（ｂ）はそれぞれメモリセル部の製造工程を順次示す断面図である。これらの製造工程は、図２５（ａ）、図２７（ａ）、図２９（ａ）、図３１（ａ）、図３３（ａ）、図３５（ａ）、図３７（ａ）、図３９（ａ）、図４１（ａ）、図４３（ａ）、図４５（ａ）、図４７（ａ）及び図４９（ａ）のＢ−Ｂ’線に沿った断面図であり図２４（ｂ）に対応している。
【００６２】
まず、図２５（ａ）及び図２６（ａ）に示すように、シリコン基板１の主表面上に素子分離絶縁膜２を選択的に形成する。この素子分離絶縁膜２で電気的に分離された素子領域に、各トランジスタが所望の閾値電圧になるように、不純物のイオン注入を行う（チャネルイオン注入）。その後、図２５（ｂ）及び図２６（ｂ）に示すように、熱酸化により素子領域の基板１の主表面にシリコン酸化膜（ゲート絶縁膜）３を形成し、このシリコン酸化膜３上にＣＶＤ法によりポリシリコン層４を形成する。上記ポリシリコン層４は、素子分離絶縁膜２上にも形成される。この時、ポリシリコン層４中にリン（Ｐ）等の不純物をドープすることで、ポリシリコンのシート抵抗を１００〜２００Ω／□に下げて寄生抵抗を低減する。
【００６３】
次に、セルトランジスタＣＴの第１のゲート電極（浮遊ゲート電極）を、それぞれのセルで分離する為に、リソグラフィを行ってフォトレジスト（図示せず）にパターンを転写後、ＲＩＥ（Reactive Ion Etching）法による異方性エッチングを行う。これによって、図２７（ａ）に示すように、ポリシリコン層４を分離する為のホールもしくはスリット状の開口２０がポリシリコン層４に転写される。その後、上記フォトレジストを除去する。
【００６４】
次に、図２７（ａ），（ｂ）及び図２８（ａ），（ｂ）に示すように、上記ポリシリコン層４上に、例えばＣＶＤ法によりシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を順次積層した絶縁膜（ＯＮＯ膜）５を形成する。このＯＮＯ膜５は、ポリシリコン層間の絶縁膜、いわゆるインターポリ絶縁膜として働く。引き続き、周辺トランジスタ領域（ゲート電極が１層構造の領域）に形成されたシリコン酸化膜３、ポリシリコン層４及びＯＮＯ膜５を除去する選択エッチングの為に、フォトレジスト６を塗布し、リソグラフィによりパターンを転写する。メモリセル部上はフォトレジスト６で被覆され、周辺トランジスタ領域のＯＮＯ膜５は露出されることになる。
【００６５】
次に、図２９（ａ），（ｂ）及び図３０（ａ），（ｂ）に示すように、上記フォトレジスト６をマスクにして、上記周辺トランジスタ領域のＯＮＯ膜５をＲＩＥ法にて除去し、ポリシリコン層４をＣＤＥ法による等方性エッチングで除去し、更にシリコン酸化膜３をＮＨ４Ｆ等によるウェットエッチングにて除去する。これによって、周辺トランジスタ領域のシリコン基板１の主表面が露出される。その後、フォトレジスト６を除去すると、図３１（ａ），（ｂ）及び図３２（ａ），（ｂ）に示すような構造が得られる。
【００６６】
その後、図３３（ａ），（ｂ）及び図３４（ａ），（ｂ）に示すように、周辺トランジスタ領域のシリコン基板１の主表面上にシリコン酸化膜（第３のゲート絶縁膜）７を形成し、このシリコン酸化膜７上及び上記ＯＮＯ膜５上にＣＶＤ法によりポリシリコン層８を形成する。
【００６７】
ここまでの製造工程で、２層ポリシリコン層構造の領域（メモリセル部）と１層ポリシリコン層の領域（周辺トランジスタ領域）をシリコン基板１上に形成することができる。
【００６８】
次に、図３５（ａ），（ｂ）及び図３６（ａ），（ｂ）に示すように、２層ポリシリコン構造のセルトランジスタＣＴと選択トランジスタＳＴのゲート電極のパターンをリソグラフィにてフォトレジスト９に転写する。この際、１層ポリシリコン層構造の周辺トランジスタ領域は、全面をフォトレジスト９でマスクする。
【００６９】
続いて、図３７（ａ），（ｂ）及び図３８（ａ），（ｂ）に示すように、上記フォトレジスト９をマスクに用いて、ＲＩＥ法によりポリシリコン層８、ＯＮＯ膜５、ポリシリコン層４及びゲート絶縁膜３を順次異方性エッチングし、セルトランジスタＣＴと選択トランジスタＳＴのゲート電極を形成する。
【００７０】
その後、図３９（ａ），（ｂ）及び図４０（ａ），（ｂ）に示すように、１層ポリシリコン層構造の周辺トランジスタ領域のゲート電極のパターンをリソグラフィにてフォトレジスト１０に転写する。この際、２層ポリシリコン層構造の領域はフォトレジスト１０でマスクするが、選択トランジスタの１層目のゲート電極４に対する電極取り出し用のコンタクト部を形成する為に、フォトレジスト１０におけるコンタクト部の形成予定領域が図３９（ａ）及び図４０（ａ）に示すように開口されている。続いて、上記フォトレジスト１０をマスクにしてポリシリコン層８の異方性エッチングを行い、周辺トランジスタ領域のゲート電極をパターニングし、同時に選択トランジスタの１層目のゲート電極４に対する電極取り出し用のコンタクト部を形成する為の貫通孔２１を形成する（図４１（ａ），（ｂ）及び図４２（ａ），（ｂ）参照）。
【００７１】
次に、上記フォトレジスト１０を除去し、図４３（ａ），（ｂ）及び図４４（ａ），（ｂ）に示すように、メモリセル部及び周辺トランジスタ領域の各トランジスタのソース領域またはドレイン領域１９を形成する為に、シリコン基板１の主表面領域中に不純物を選択的に導入して拡散層を形成する。その後、例えば、ＣＶＤ法によりシリコン窒化膜等を形成し、ＲＩＥ法等の異方性エッチングを行ってエッチバックすることで、各ゲート電極構造の側面にサイドウォールスペーサ１８を形成し、同時に、上記選択トランジスタの貫通孔２１内のＯＮＯ膜５を同時にＲＩＥ法等の異方性エッチングを行って除去し、ゲート電極４に対する取り出し用のコンタクト部を形成する。続いて、全面にフォトレジスト２４を塗布し、電極取り出し用のコンタクト部のパターンをこのフォトレジスト２４に転写し、スルーホール（開口）２３を介してＲＩＥ法により異方性エッチングし、貫通孔２１の内壁に形成されたサイドウォールスペーサ１８及びＯＮＯ膜５を同時に除去する（図４５（ａ），（ｂ）及び図４６（ａ），（ｂ）参照）。
【００７２】
その後、上記フォトレジスト２４を剥離し、スパッタリング法でシリコン基板１上に金属膜（例えばＣｏ）を形成する。そして、シリコン基板１をアニールすることにより、図４７（ａ），（ｂ）及び図４８（ａ），（ｂ）に示すようにシリコンと金属膜が接している箇所でシリサイド反応を起こす。通常、この段階で形成されたシリサイド層を残し、エッチングで未反応の金属膜を除去する。これによって、セルトランジスタＣＴの制御ゲート電極８上とソース領域またはドレイン領域１９上、選択トランジスタＳＴのゲート電極の露出表面とソース領域またはドレイン領域１９上、周辺トランジスタＰＴのゲート電極上とソース領域及びドレイン領域１９上にそれぞれシリサイド層１１を形成する。この際、選択トランジスタＳＴの第１層目のポリシリコン層４へのコンタクト取り出し部となる貫通孔２１の内壁のサイドウォールスペーサ１８は除去したので、２層目のポリシリコン層８の側面と１層目のポリシリコン層４の表面も露出しており、貫通孔２１内にもシリサイド層１１が形成される。よって、選択トランジスタＳＴの上記第２のゲート電極８の上面から上記貫通孔２１の側壁及び上記貫通孔２１の底部に位置する上記第１のゲート電極４上に亙る領域にシリサイド層１１が形成され、第１層目のポリシリコン４と第２層目のポリシリコン８がシリサイド層１１で電気的に接続される。その後、２回目のアニールを行うことにより、上記シリサイド層１１を低抵抗化（５〜２０Ω／□）する。
【００７３】
そして、図４９（ａ），（ｂ）及び図５０（ａ），（ｂ）に示すように、上記のようにして形成したゲート電極構造の全面上を、ＢＰＳＧ膜またはＰＳＧ膜等の層間絶縁膜１２で被覆する。続いて、電極取り出し用のコンタクト部のパターンをフォトリソグラフによりフォトレジストに転写し、ＲＩＥ法により異方性エッチングを行った後、フォトレジストを剥離する。
【００７４】
次に、図２３（ａ），（ｂ）及び図２４（ａ），（ｂ）に示したように、層間絶縁膜１２にコンタクトホールを開口した後、ＣＶＤ法にてタングステン（Ｗ）を堆積する。そして、ＣＭＰを行って層間絶縁膜１２上の余分なタングステン（Ｗ）を除去することによりコンタクトプラグ１３を形成する。
【００７５】
次に、スパッタリング法にて全面にＡｌを蒸着し、リソグラフにより配線パターンをフォトレジストに転写する。引き続き、フォトレジストをマスクにしたＲＩＥ法による異方性エッチングを行ってＡｌをパターニングし、上記フォトレジストを剥離して１層目のＡｌ配線（１００〜２００ｍΩ／□）１４を形成する。
【００７６】
この際、選択トランジスタＳＴの１層目のポリシリコン層４からなるゲート電極（１００〜２００Ω／□）４に、アレイ状に配置したメモリセルの数セル毎に抵抗値が低いシリサイド層（５〜２０Ω／□）を裏打ちすることにより寄生抵抗を下げることができる。
【００７７】
次に、上記Ａｌ配線１４の保護の為に、ＣＶＤ法によりシリコン酸化膜１５を堆積形成する。その後、ヴィアホール形成の為のリソグラフィによるフォトレジストへのパターン転写と、このフォトレジストをマスクにしたＲＩＥ法による異方性エッチングを行った後、フォトレジストを剥離する。ヴィアホールの開口後、スパッタリング法にてＡｌを蒸着し、第２の配線パターンをリソグラフによりフォトレジストに転写し、このフォトレジストをマスクにしたＲＩＥ法等による異方性エッチングを行って２層目のＡｌ配線１７を形成する。そして、上記フォトレジストを剥離する。
【００７８】
次に、図示しないが、上記Ａｌ配線１７の保護の為に全面にＰＳＧを堆積し、ＰＥ−ＣＶＤ法によりシリコン窒化膜を堆積形成する。続いて、上記ＰＳＧ膜やシリコン窒化膜等の保護膜上にフォトレジストを塗布し、リソグラフによりボンディング用パッド上に開口を形成する為のパターンを転写する。そして、ボンディング用パッド上の保護膜をエッチングにより除去し、フォトレジストを剥離した後、ウエハとして完成する。
【００７９】
上述した製造方法では、周辺トランジスタＰＴのゲート電極を形成する為のポリシリコン層のパターニングの為のエッチング時に、選択トランジスタＳＴの２層目のポリシリコン層８とＯＮＯ膜５にスルーホール（開口）２２を形成する。また、配線抵抗を低減するためのシリサイド層１１の形成時に、このシリサイド層１１によって選択トランジスタＳＴの下層のゲート電極４と上層のゲート電極８とを電気的に接続できるので製造プロセスの複雑化を招くこともない。
【００８０】
しかも、選択トランジスタＳＴのゲート電極（ポリシリコン層４）に接続するＡｌ配線が不要になるので、ソース線やビット線等のＡｌ配線との間隔を確保する必要はなく、メモリセルサイズを小さくすることができ、コスト削減が図れる。また、ソース線やビット線と選択トランジスタへのＡｌ配線との寄生容量も低減できる。
【００８１】
従って、本発明の第２の実施態様によれば、選択トランジスタＳＴのゲート電極の寄生抵抗を低減できる半導体装置が得られる。
【００８２】
また、Ａｌ配線のレイアウトの自由度を高くしつつ、メモリセルの縮小化と製造工程の簡単化が図れる半導体装置の製造方法が得られる。
【００８３】
以上第１，第２の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１の実施形態に係る半導体装置について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタの断面図。
【図２】本発明の第１の実施形態に係る半導体装置について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって示しており、（ａ）図は図１（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図１（ａ）のＢ−Ｂ’線に沿った断面図。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第１の製造工程を示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタ領域の断面図。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第１の製造工程を示しており、（ａ）図は図３（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図３（ａ）のＢ−Ｂ’線に沿った断面図。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第２の製造工程を示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタ領域の断面図。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第２の製造工程を示しており、（ａ）図は図５（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図５（ａ）のＢ−Ｂ’線に沿った断面図。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第３の製造工程を示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタ領域の断面図。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第３の製造工程を示しており、（ａ）図は図７（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図７（ａ）のＢ−Ｂ’線に沿った断面図。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第４の製造工程を示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタ領域の断面図。
【図１０】本発明の第１の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第４の製造工程を示しており、（ａ）図は図９（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図９（ａ）のＢ−Ｂ’線に沿った断面図。
【図１１】本発明の第１の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第５の製造工程を示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタ領域の断面図。
【図１２】本発明の第１の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第５の製造工程を示しており、（ａ）図は図１１（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図１１（ａ）のＢ−Ｂ’線に沿った断面図。
【図１３】本発明の第１の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第６の製造工程を示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタ領域の断面図。
【図１４】本発明の第１の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第６の製造工程を示しており、（ａ）図は図１３（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図１３（ａ）のＢ−Ｂ’線に沿った断面図。
【図１５】本発明の第１の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第７の製造工程を示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタ領域の断面図。
【図１６】本発明の第１の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第７の製造工程を示しており、（ａ）図は図１５（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図１５（ａ）のＢ−Ｂ’線に沿った断面図。
【図１７】本発明の第１の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第８の製造工程を示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタ領域の断面図。
【図１８】本発明の第１の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第８の製造工程を示しており、（ａ）図は図１７（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図１７（ａ）のＢ−Ｂ’線に沿った断面図。
【図１９】本発明の第１の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第９の製造工程を示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタ領域の断面図。
【図２０】本発明の第１の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第９の製造工程を示しており、（ａ）図は図１９（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図１９（ａ）のＢ−Ｂ’線に沿った断面図。
【図２１】本発明の第１の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第１０の製造工程を示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタの断面図。
【図２２】本発明の第１の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第１０の製造工程を示しており、（ａ）図は図２１（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図２１（ａ）のＢ−Ｂ’線に沿った断面図。
【図２３】本発明の第２の実施形態に係る半導体装置について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタの断面図。
【図２４】本発明の第２の実施形態に係る半導体装置について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって示しており、（ａ）図は図２３（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図２３（ａ）のＢ−Ｂ’線に沿った断面図。
【図２５】本発明の第２の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第１の製造工程を示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタ領域の断面図。
【図２６】本発明の第２の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第１の製造工程を示しており、（ａ）図は図２５（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図２５（ａ）のＢ−Ｂ’線に沿った断面図。
【図２７】本発明の第２の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第２の製造工程を示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタ領域の断面図。
【図２８】本発明の第２の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第２の製造工程を示しており、（ａ）図は図２７（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図２７（ａ）のＢ−Ｂ’線に沿った断面図。
【図２９】本発明の第２の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第３の製造工程を示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタ領域の断面図。
【図３０】本発明の第２の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第３の製造工程を示しており、（ａ）図は図２９（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図２９（ａ）のＢ−Ｂ’線に沿った断面図。
【図３１】本発明の第２の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第４の製造工程を示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタ領域の断面図。
【図３２】本発明の第２の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第４の製造工程を示しており、（ａ）図は図３１（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図３１（ａ）のＢ−Ｂ’線に沿った断面図。
【図３３】本発明の第２の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第５の製造工程を示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタ領域の断面図。
【図３４】本発明の第２の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第５の製造工程を示しており、（ａ）図は図３３（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図３３（ａ）のＢ−Ｂ’線に沿った断面図。
【図３５】本発明の第２の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第６の製造工程を示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタ領域の断面図。
【図３６】本発明の第２の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第６の製造工程を示しており、（ａ）図は図３５（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図３５（ａ）のＢ−Ｂ’線に沿った断面図。
【図３７】本発明の第２の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第７の製造工程を示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタ領域の断面図。
【図３８】本発明の第２の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第７の製造工程を示しており、（ａ）図は図３７（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図３７（ａ）のＢ−Ｂ’線に沿った断面図。
【図３９】本発明の第２の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第８の製造工程を示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタ領域の断面図。
【図４０】本発明の第２の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第８の製造工程を示しており、（ａ）図は図３９（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図３９（ａ）のＢ−Ｂ’線に沿った断面図。
【図４１】本発明の第２の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第９の製造工程を示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタ領域の断面図。
【図４２】本発明の第２の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第９の製造工程を示しており、（ａ）図は図４１（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図４１（ａ）のＢ−Ｂ’線に沿った断面図。
【図４３】本発明の第２の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第１０の製造工程を示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタの断面図。
【図４４】本発明の第２の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第１０の製造工程を示しており、（ａ）図は図４３（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図４３（ａ）のＢ−Ｂ’線に沿った断面図。
【図４５】本発明の第２の実施形態に係る半導体装置について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第１１の製造工程を示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタの断面図。
【図４６】本発明の第２の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第１１の製造工程を示しており、（ａ）図は図４５（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図４５（ａ）のＢ−Ｂ’線に沿った断面図。
【図４７】本発明の第２の実施形態に係る半導体装置について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第１２の製造工程を示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタの断面図。
【図４８】本発明の第２の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第１２の製造工程を示しており、（ａ）図は図４７（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図４７（ａ）のＢ−Ｂ’線に沿った断面図。
【図４９】本発明の第２の実施形態に係る半導体装置について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第１３の製造工程を示しており、（ａ）図はメモリセル部のパターン平面図、（ｂ）図は周辺トランジスタの断面図。
【図５０】本発明の第２の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュＥＥＰＲＯＭを例にとって第１３の製造工程を示しており、（ａ）図は図４９（ａ）のＡ−Ａ’線に沿った断面図、（ｂ）図は図４９（ａ）のＢ−Ｂ’線に沿った断面図。
【符号の説明】
【００８５】
１…シリコン基板（半導体基板）、２…素子分離絶縁膜、３…シリコン酸化膜、４…ポリシリコン層（浮遊ゲート電極）、５…ＯＮＯ膜、６…フォトレジスト、７…シリコン酸化膜、８…ポリシリコン層（制御ゲート電極）、９…フォトレジスト、１０…フォトレジスト、１１…シリサイド層、１２…絶縁膜（ＢＰＳＧまたはＰＳＧ）、１３…コンタクトプラグ（Ｗ）、１４…Ａｌ配線、１５…シリコン酸化膜、１６…コンタクトプラグ（Ｗ）、１７…Ａｌ配線、１８…サイドウォールスペーサ、１９…ソース領域またはドレイン領域、２０…ホールもしくはスリット状の開口、２１…貫通孔、２２，２３…スルーホール（開口）。
【図１】
2007123526.tif 000003
【図２】
2007123526.tif 000004
【図３】
2007123526.tif 000005
【図４】
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【図５】
2007123526.tif 000007
【図６】
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【図７】
2007123526.tif 000009
【図８】
2007123526.tif 000010
【図９】
2007123526.tif 000011
【図１０】
2007123526.tif 000012
【図１１】
2007123526.tif 000013
【図１２】
2007123526.tif 000014
【図１３】
2007123526.tif 000015
【図１４】
2007123526.tif 000016
【図１５】
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【図１６】
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【図１７】
2007123526.tif 000019
【図１８】
2007123526.tif 000020
【図１９】
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【図２０】
2007123526.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
2007123526.tif 000040
【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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