(57)【要約】【課題】ずらし画素配列での効率よい配線レイアウトを可能にし、ＣＭＯＳ型固体撮像装置の実用化を図る。【解決手段】光電変換部とトランジスタからなる画素１５が、２次元的に水平方向及び／又は垂直方向にずらし配列され、画素１５は同じレイアウトの繰り返しで配列、または周期構造で配列され、垂直方向に並ぶ複数の画素１５ａ，１５ｂ，１５ｃが垂直信号線１８及びウェル電位供給配線２２を共有し、水平方向に並ぶ複数の画素１５ｄ，１５ｂ，１５ｅ，１５ｆがトランジスタのゲートパルス配線１６、１７、１９を共有している。【選択図】図６
2007189085.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部とトランジスタとからなる画素が、２次元的に水平方向及び／又は垂直方向にずらし配列され、
前記画素は同じレイアウトの繰り返しで配列され、
垂直方向に並ぶ複数の前記画素が、垂直信号線及びウェル電位供給配線を共有し、
水平方向に並ぶ複数の前記画素が、前記トランジスタのゲートパルス配線を共有している
ことを特徴とする固体撮像装置。
【請求項２】
前記垂直信号線及びウェル電位供給配線が第１層メタルで形成され、
前記トランジスタのゲートパルス配線が第２層メタルで形成され、
電源配線が第３層メタルで形成されている
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記画素のフローティング・ディフージョン部と増幅トランジスタのゲート部間を接続する配線が、第１層メタルで形成されている
ことを特徴とする請求項２記載の固体撮像装置。
【請求項４】
前記画素が斜め配列され、
互いに隣接する画素に接続された前記配線間に、信号の伝達を阻止するためのシールド層又は別配線が形成されている
ことを特徴とする請求項１、２又は３記載の固体撮像装置。
【請求項５】
互いに隣接する画素に接続された前記垂直信号線間に、信号の伝達を阻止するためのシールド層又は別配線が形成されている
ことを特徴とする請求項４記載の固体撮像装置。
【請求項６】
互いに隣接する画素に接続された前記垂直信号線とフローティング・ディフージョン部及び増幅トランジスタのゲート部間を接続する配線との間に、信号の伝達を阻止するためのシールド層又は別配線が形成されている
ことを特徴とする請求項４記載の固体撮像装置。
【請求項７】
光電変換部と複数のトランジスタとを含む画素が複数配列された撮像領域を有し、
前記画素は行列の格子点から交互に水平方向及び／又は垂直方向にずれて配置されると共に、同じ周期構造で配列され、
垂直方向に並ぶ複数の前記画素は、出力信号線及びウェル電位供給配線を共有し、
水平方向に並ぶ複数の前記画素は、前記複数のトランジスタに含まれる所定のトランジスタのゲートパルス配線を共有している
ことを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、特に、光電変換部により生成された電荷を画素信号に変換する変換部を画素内に含む固体撮像装置、例えばＣＭＯＳイメージセンサ等に関する。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、又は部分的に使用して作製されたイメージセンサである。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサは、光電変換部と複数のＭＯＳトランジスタからなる画素が複数、２次元的に配列され、光電変換部により生成された電荷を画素信号に変換して読み出す固体撮像装置である。近年、このＣＭＯＳイメージセンサは、携帯電話用のカメラ、デジタルスチルカメラあるいはデジタルビデオカメラ等の撮像素子として注目されている。
【０００３】
固体撮像装置においては、解像度向上とチップサイズの縮小といった要望から画素の微細化が進められている。こうした微細化は、上記要望を満たすには有効な手段であるが、飽和信号量や感度といったいわゆる画素特性を悪化させるのが一般的である。特に、上述のＣＭＯＳイメージセンサと呼ばれる固体撮像装置では、画素内に通常複数のＭＯＳトランジスタを備え、このＭＯＳトランジスタを駆動させるために複数の配線が画素に密にレイアウトされており、同じ固体撮像装置であるＣＣＤ固体撮像装置と比較して微細化に不利であるとされてきた。
【０００４】
これとは別に、解像度を向上させる技術として、画素をある規則性をもってずらして配置する手法が古くから広く知られている（特許文献１参照）。この技術はＣＣＤ固体撮像装置で多用されてきた技術であるが、ＣＭＯＳイメージセンサへの適用の試みについての検討がなされている（特許文献２参照）。
【０００５】
確かに、ＣＭＯＳイメージセンサでもＣＣＤイメージセンサの技術を応用し概念的に解像度を向上させることは可能であるが、未だずらし配列を実施したＣＭＯＳイメージセンサは現時点では世に出ていない。現状でのＣＭＯＳイメージセンサは、図１４に示すように、複数の単位画素１を水平・垂直方向に正方配列、すなわち２次元正方状に配列された構成であり、この構成において画素サイズの縮小化が試みられている。
【０００６】
【特許文献１】特公昭５９−３０６６号公報
【特許文献２】特開２００３−７９９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、ＣＭＯＳイメージセンサにおいては、画素を一定の割合でずらして配置した構成の場合、配線のレイアウトが難しい。すなわち、ＣＭＯＳイメージセンサは、通常上述したように、画素内に複数のトランジスタを有しており、そのトランジスタ駆動のために複数の配線を画素内にレイアウトする必要がある。しかし、画素部は光電変換部であるフォトダイオード（ＰＤ）を有しているので、当然ながらフォトダイオード上を配線が通ることは画素特性の大きな損失になり、直線で各配線をレイアウトすることができない。
【０００８】
特性損失を発生させないためには、フォトダイオード上をなるべく配線が通らないように、且つそれぞれのトランジスタを駆動させる配線をショートさせることなくレイアウトしなければならない。ＣＭＯＳイメージセンサにおいて画素ずらし配列あるいは斜め配列が実現しなかった理由は、配線を精度よく作り込むプロセス技術と配線を効率よくレイアウト技術とがなかったからに他ならない。このうちプロセス技術は、最近の微細化技術の進歩で精度よく作り込めるようになってきたが、如何に画素特性を損失させずに配線をレイアウトするかという点で問題があった。
【０００９】
一方、画素を４５度の斜め配列させたＣＭＯＳイメージセンサにおいて、図１３の模式図に示すような配線レイアウトが考えられる。図１３においては、水平方向及び垂直方向に所定ピッチで配列させた第１画素１Ａのグループと、第１画素１Ａのグループに対して水平方向及び垂直方向共に前記ピッチの１／２ピッチずらした第２画素１Ｂのグループとが配列され、いわゆる画素１Ａ，１Ｂが斜め配列されて成る。この斜め配列の画素に対して、例えば３トランジスタ型では水平方向に沿って転送パルス配線２、リセットパルス配線３が隣合う２行の画素１Ａ，１Ｂに共有するようにジグザグ状にレイアウトされる。また、垂直方向に沿って垂直方向に並ぶ画素１Ａ，１Ｂに共有するように、垂直信号線（配線）４と各画素のウェル領域の電位を安定化させるためのウェル電位供給配線５とを直線状にレイアウトされる。
【００１０】
このような２行の画素１Ａ，１Ｂを共有するようにジグザグ状に転送パルス配線２、リセットパルス配線３をレイアウトするときは、周辺回路部での駆動回路の段数が節減される利点がある反面、水平方向に沿う配線の抵抗が大きくなり抵抗、寄生容量が大きくなるなど、駆動回路として能力の大きな駆動回路が必要になり、実施する上で不利となる。
【００１１】
本発明は、上述の点に鑑み、画素をずらし配列すると共に、配線を画素特性を損失させずに、効率よくレイアウトし、実用可能ならしめた固体撮像装置を提供するものである。
【課題を解決するための手段】
【００１２】
本発明に係る固体撮像装置は、光電変換部とトランジスタからなる画素が、２次元的に水平方向及び／又は垂直方向にずらし配列され、画素は同じレイアウトの繰り返しで配列され、垂直方向に並ぶ複数の画素が、垂直信号線及びウェル電位供給配線を共有し、水平方向に並ぶ複数の画素が、トランジスタのゲートパルス配線を共有していることを特徴とする。
【００１３】
本発明の固体撮像装置では、画素が水平方向及び／又は垂直方向にずらし配列されるので、記録画素数として実画素よりも増大し、解像度が上がる。画素が同じレイアウトの繰り返しで配列された状態で、垂直方向に並ぶ複数の画素が垂直信号線及びウェル電位供給配線を共有し、水平方向に並ぶ複数の画素がトランジスタのゲートパルス配線を共有するので、フォトダイオードの開口部を避けた配線を可能にし、微細化されても効率のよい配線レイアウトができる。
【００１４】
本発明に係る固体撮像装置は、光電変換部と複数のトランジスタとを含む画素が複数配列された撮像領域を有し、画素は行列の格子点から交互に水平方向及び／又は垂直方向にずれて配置されると共に、同じ周期構造で配列され、垂直方向に並ぶ複数の画素は、出力信号線及びウェル電位供給配線を共有し、水平方向に並ぶ複数の画素は、複数のトランジスタに含まれる所定のトランジスタのゲートパルス配線を共有していることを特徴とする。
【００１５】
本発明の固体撮像装置では、光電変換部と複数のトランジスタとを含む画素が複数配列された撮像領域において、画素が行列の格子点から交互に水平方向及び／又は垂直方向にずれて配置されるので、記録画素数として実画素よりも増大し、解像度が上がる。画素は同じ周期構造で配列され、垂直方向に並ぶ複数の画素は、出力信号線及びウェル電位供給配線を共有し、水平方向に並ぶ複数の画素は、複数のトランジスタに含まれる所定のトランジスタのゲートパルス配線を共有するので、フォトダイオードの開口部を避けた配線を可能にし、微細化されても効率のよい配線レイアウトができる。
【発明の効果】
【００１６】
本発明に係る固体撮像装置によれば、配線を画素特性を損失させずに効率よくレイアウトすることができる。従って、実用化を可能にした画素ずらし配列のＣＭＯＳセンサによる固体撮像装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施の形態を説明する。
【００１８】
図１に、本発明の固体撮像装置、すなわちＣＭＯＳイメージセンサに適用される画素構成の一例を示す。本例は一般に３トランジスタ型といわれる単位画素内に光電変換部となるフォトダイオード（ＰＤ）と３つのＭＯＳトランジスタを有した場合である。図１の画素構成は、１つのフォトダイオード１１と、３つのＭＯＳトランジスタ、すなわち転送トランジスタ１２、リセットトランジスタ１３及び増幅トランジスタ１４とから単位画素１５が形成される。
【００１９】
フォトダイオード１のカソードは転送トランジスタ１２を介して増幅トランジスタ１１４のゲートに接続される。増幅トランジスタ１４に電気的に繋がったノードをフローティング・ディフージョンＦＤと呼ぶ。転送トランジスタ１２はフォトダイオード１１とフローティング・ディフージョンＦＤとの間に接続され、ゲートに転送パルスを印加する転送パルス配線１６が接続される。リセットトランジスタ１３はそのソースがフローティング・ディフージョンＦＤに接続され、そのドレインがドレイン端子ｔｄに接続され、ゲートがリセットパルスを印加するリセットパルス配線１７に接続される。増幅トランジスタ１４はそのドレインがドレイン端子ｔｄに接続され、ソースが垂直信号線（配線）１８に接続される。ＣＭＯＳイメージセンサでは、この単位画素１５が複数、２次元的に配列されて成る。
【００２０】
画素の選択・非選択の区別はフローティング・ディフージョンＦＤの電位（ＦＤ電位という）によってなされる。選択行ではＦＤ電位が非選択画素よりも高くなっている。このＣＭＯＳイメージセンサにおいて、ドレイン端子ｔｄは電圧が可変であり、パルスでローレベルとハイレベルに変化することが特徴である。
【００２１】
図２に、本発明の固体撮像装置、すなわちＣＭＯＳイメージセンサに適用される画素構成の他の例を示す。本例は４トランジスタ型といわれる単位画素内に光電変換部となるフォトダイオード（ＰＤ）と４つのＭＯＳトランジスタを有した場合である。図２の画素構成は、１つのフォトダイオード１１と、４つのＭＯＳトランジスタ、すなわち転送トランジスタ１２、リセットトランジスタ１３、増幅トランジスタ１４及び選択トランジスタ１９とから単位画素１５が形成される。この画素構成では、図１の画素構成において、さらに増幅トランジスタ１４のソースに選択トランジスタ１９のドレインが接続され、選択トランジスタ１９のソースに垂直信号線（配線）１８が接続される。その他の接続関係は図１と同様である。この４トランジスタ型の画素構成では、ドレイン端子ｔｄの電圧が常にハイレベルに固定されており、画素の選択・非選択の区別は選択トランジスタ１９のオン、オフで決定される。
【００２２】
次に、本発明に係る固体撮像装置、すなわちＣＭＯＳイメージセンサの画素配列の実施の形態を説明する。本発明の実施の形態では、図１及び図２で説明された画素１５が２次元的に配列されて成る。
図３に、本発明に係るＣＭＯＳイメージセンサの画素配列の一実施の形態を示す。本実施の形態は、模式的に方形をなす画素１５が水平方向及び垂直方向に対して４５度ずらして斜め配列して構成される。すなわち、水平方向及び垂直方向に所定ピッチａ及びｂで配列された第１画素１５Ａのグループと、第１画素１Ａのグループに対して水平方向及び垂直方向共に前記ピッチａ，ｂの１／２ピッチ（ａ／２，ｂ／２）ずらした第２画素１５Ｂのグループとが配列される。
【００２３】
換言すれば、図３の画素配列は、前述の図  の画素が２次元正方状にアレー展開している画素配列から、４５度の倍数の角度を回転させたような配列である。この場合、水平方向のピッチ（ａ／２）は画素の水平方向のサイズａの１／２とし、また垂直方向のピッチ（ｂ／２）は画素の垂直方向のサイズｂの１／２となるように配列される（以下、斜め画素ずらし配列という）。
【００２４】
図４に、本発明に係るＣＭＯＳイメージセンサの画素配列の他の実施の形態を示す。本実施の形態は、模式的に方形をなす画素１５が水平方向及び垂直方向に配列されるも、１行置きに画素１５の水平方向のサイズｃの１／２だけずれるように配列される（以下、行画素ずらし配列という）。
【００２５】
図５に、本発明に係るＣＭＯＳイメージセンサの画素配列の更に他の実施の形態を示す。本実施の形態は、模式的に方形をなす画素１５が水平方向及び垂直方向に配列されるも、１列置きに画素１５の垂直方向のサイズｄの１／２だけずれるように配列される（以下、列画素ずらし配列という）。
図３〜図５の画素配列を総称してずらし配列と呼ぶことにする。
【００２６】
これらの図３〜図５の画素配列の特徴は、全て同じレイアウトの画素１５を繰り返し配列してアレイ状に展開している点である。逆にいうと、本実施の形態での画素配列は、２つのレイアウトの異なる画素、あるいはあるレイアウトＡよりなる画素グループに対してレイアウトは同じであるが回転させたレイアウトＡ′よりなる別の画素グループが、画素サイズの半分のピッチでずらされた、２つの画素グループによる構成ではない。
【００２７】
本発明の実施の形態に係る配線レイアウトでは、図３〜図５の画素配列ともに適用可能である。以下に、図３の斜め画素ずらし配列を適用した場合を中心に本発明に係る配線レイアウトを有するＣＭＯＳイメージセンサの実施の形態を説明する。
【００２８】
本発明の第１実施の形態に係るＣＭＯＳイメージセンサ２１は、図６に示すように、画素１５を斜め画素ずらし配列した構成において、同一垂直線上に画素中心を有する複数の画素１５が垂直信号線１８及びウェル電位供給配線２２を共有し、同一水平線上に画素中心を有する複数の画素１５が画素トランジスタのゲートパルス配線を共有して構成される。すなわち、斜線の画素１５ｂに注目すると、信号をカラム信号処理回路に伝える垂直信号線１８を、図６において画素１５ｂの真上、真下の各画素１５ａ，１５ｃで共有させる。また、ウェル電位を安定化させるためのウェル電位供給配線２２も、同様に画素１５ｂの真上と真下の各画素１５ａ，１５ｃと共有させる。
【００２９】
それぞれの真上と真下の画素でこれらの配線１８、２２を共有することで、画素１５ｂの真上と真下に存在する全ての画素、すなわち画素中心を通る垂直線上に存在する全ての画素１５が同じ垂直信号線１８とウェル電位供給配線２２を共有することになる。
【００３０】
一方、３トランジスタ型の画素を配列した場合は、転送トランジスタのゲートに電圧を印加する転送パルス配線１６、リセットトランジスタのゲートに電圧を印加するリセットパルス配線１７を、４トランジスタ型の画素を配列した場合は、さらに選択トランジスタのゲートに電圧を印加する選択パルス配線１９を、図６において画素１５ｂの真右と真左の画素１５ｅ，１５ｆと画素１５ｄで共有させる。
【００３１】
それぞれの真右と真左の画素でこれらのゲートパルス配線を共有することで、画素１５ｂの真右と真左に存在する全ての画素、すなわち画素１５ｂの画素中心を通る水平線上に存在する全ての画素１５が同じ転送パルス配線１６、リセットパルス配線１７、あるいは同じ転送パルス配線１６、リセットパルス配線１７、選択パルス配線１９を共有することになる。
【００３２】
電源配線は隣接の仕方に関係なく全画素１５で共有させる。電源配線は全面にメタルを形成するが、有効画素領域のフォトダイオード１１上のみ開口されている。
【００３３】
ここで、ウェル電位供給配線について説明する。ＣＭＯＳイメージセンサにおいて、画素をアレイ状に多数配列した画素領域は、第１導電型の半導体基板に第２導電型の半導体ウェル領域に形成されている。この半導体ウェル領域には、基準電位となるグランド（ＧＮＤ）電位、いわゆるウェル電位が供給されるが、画素領域内で場所によりウェル電位が異なることを避けるために、各画素内にウェル電位供給配線２２と接続するウェルコンタクトを設けるようにしている。
【００３４】
第１実施の形態に係るＣＭＯＳイメージセンサによれば、斜め画素ずらし配列した構成において、同一垂直線上に画素中心を有する複数の画素１５ａ，１５ｂ，１５ｃに垂直信号線１８及びウェル電位供給配線２２を共有するようにレイアウトし、同一水平線上に画素中心を有する複数の画素１５ｄ，１５ｂ，１５ｅ，１５ｆに各トランジスタのゲートパルス配線１６、１７、１９を共有するようにレイアウトすることにより、微細化されてもフォトダイオード（ＰＤ）の開口を避けた配線レイアウトが可能になり、飽和信号量や感度などの画素特性を損失させずに効率のよい配線レイアウトができる。
【００３５】
したがって、このような配線レイアウトにより、図  のようなジグザグ配線に比べてゲートパルス配線１６、１７、１９の抵抗、配線による寄生容量が低減し、能力の小さい駆動回路で駆動することができ、実施する上で有利となる。
【００３６】
図７に、上述の図６の第１実施の形態の画素配列及び配線レイアウトによるＣＭＯＳイメージセンサ２１を用いたときの、信号読出しの駆動方法の一例を示す。本実施の形態の駆動方法は、隣接する２行の画素行Ｌ１，Ｌ２を同時に垂直信号線に読み出す。そして、画素行Ｌ１に対応した各画素１５Ａの信号は垂直信号線１８Ａを通して図7の下側（矢印方向）に読み出す。また、画素行Ｌ２に対応した各画素１５Ｂの信号は垂直信号線１８Ｂを通して図7の上側（矢印方向）に読み出す。
【００３７】
本実施の形態の駆動方法によれば、斜め画素配列において２行ずつ同時に読み出すことができる。しかも、隣り合う画素列は互いに上下反対側に読み出すので、微細化が進んでも各画素列にも設けるカラム信号処理回路は２列分の余裕をもってレイアウトすることができる。これは製造を容易にする。
【００３８】
次に、本発明の第２実施の形態に係るＣＭＯＳイメージセンサを説明する。
ＣＭＯＳイメージセンサの画素領域では、第１導電型、例えばｎ型のシリコン半導体基板に第２導電型、例えばｐ型の半導体ウェル領域が形成され、このｐ型半導体ウェル領域にフォトダイオード及び複数のＭＯＳトランジスから成る画素が多数アレイ状に形成され、更に基板上に層間絶縁膜を介して多層配線、本例では基板側から１層目メタル、２層目メタル、３層目メタルによる上述の配線が形成されて成る。
【００３９】
本発明の第２実施の形態では、図６で説明した第１実施の形態において、各配線を形成するメタル層を特定して構成する。すなわち、図１のフローティング・ディフージョン（ＦＤ）の電位で選択、非選択が決まる３トランジスタ型の画素を配列した場合には、垂直信号線１１８とウェル電位供給配線２２を第１層目メタルで形成し、転送パルス配線１６、リセットパルス配線１７を第２層目メタルで形成し、電源パルス配線（図示せず）を第３層目メタルで形成するようにして、各配線のレイアウトを行う。
また、図２の選択トランジスタで選択、非選択をする４トランジスタ型の画素を配列した場合には、垂直信号線１１８とウェル電位供給配線２２を第１層目メタルで形成し、転送パルス配線１６、リセットパルス配線１７及び選択パルス配線１９を第２層目メタルで形成し、電源供給配線（図示せず）を第３層目メタルで形成するようにして、各配線のレイアウトを行う。
【００４０】
各層のメタルは例えばＡｌあるいはＣｕを用いることができる。さらに、フローティング・ディフージョン（ＦＤ）と増幅トランジスタのゲートを接続する配線を、第１層目メタルで形成することが望ましい。
【００４１】
微細プロセスは配線が細くなることによる配線抵抗の増大という問題が生じるが、それに合わせてメタル層間を接続するコンタクト部も小さくなるので、コンタクト抵抗も増大する。そこで、画素からの信号をカラム信号処理回路に伝える垂直信号線１８と、グランド（ＧＮＤ）電位を供給するウェル電位供給配線２２は、負荷（ＲＣ時定数）を軽くするために第１層目メタルにてレイアウトするのが望ましい。
【００４２】
ウェル電位供給配線の負荷が重い場合、微細プロセスではウェル領域の抵抗に対して配線とコンタクト抵抗が無視できなくなり、例えば３トランジスタ型の画素を配列したイメージセンサでは、電源パルスを印加したときにカップリングでウェル基準電位がゆれて、シェーディングなどの画質劣化を引き起こすので注意が必要である。
【００４３】
続いて各トランジスタのゲートに電圧を印加する各配線１６、１７、４トランジスタの場合はさらにゲート配線１９を、第２層目メタルを用いてレイアウトし、全画素１５に共通の電源配線を第３層目メタルでレイアウトする。第３層目メタルは、いわゆる有効画素領域のフォトダイオード１１に対応する部分を開口させる必要がある。
【００４４】
第２実施の形態に係るＣＭＯＳイメージセンサによれば、垂直信号線１８とウェル電位供給配線２２を第１層目メタルで形成することにより、コンタクト抵抗を含めた配線に係わる抵抗の増加を最小限に抑えることができ、配線による負荷を低減することができる。特に上記ウェル電位供給配線２２に起因したシェーディングなどの画質劣化を回避することができる。
【００４５】
次に、本発明の第３実施の形態に係るＣＭＯＳイメージセンサを説明する。
本発明の第３実施の形態では、前述した第１、第２実施の形態の画素配列において、各配線、すなわち垂直信号線１８、ウェル電位供給配線２２、転送パルス配線１６、リセットパルス配線１７、選択パルス配線１９を、各画素１５のフォトダイオード（ＰＤ）の開口部に入らないように、略隣接する画素１５の境界に近いところにレイアウトする。図８に、上下方向の配線３１、３２のみを模式的に示しているが、左右方向の配線（転送パルス配線、リセットパルス配線、選択パルス配線）も同様にフォトダイオード上を避けて隣接画素の境界に近いところにレイアウトされる。配線の共有のさせ方は前述したように、あくまでも、ある画素の真上と真下、あるいは真左と真右の隣接画素間のみである。ここで、配線３１は画素１５ａ，１５ｂ及び１５ｃに接続され、配線３２は画素１５ｒ，１５ｓ，１５ｔ及び１５ｕに接続されている。各配線３１、３２は、それぞれが上述した垂直信号線１８及びウェル電位供給配線２２を代表して表している。
【００４６】
このように各配線（代表的に配線３１、３２）がフォトダイオード（ＰＤ）の開口部を避けてレイアウトすることにより、感度低下やメタル配線に光が当たって乱反射して起こる混色を防止することができる。
【００４７】
一方、このような配線レイアウトを行うと、図８中の点線円３３で示したように、ある分で配線が密集する。その結果、特にカップリングし易い場所になることが予想される。特に、図８で示す配線３１、３２が垂直信号線の場合には、カップリングが存在すると、出力の大きい信号が出力の小さい方にカップリングし、正常な場合と比較してより大きい出力を出す場合がある。暗時では白点を発生している画素以外の正常な画素からも白点が検出されることがあり、問題となる。
【００４８】
この問題を回避するために、本実施の形態では、特に配線３１、３２が垂直信号線の場合には、点線円３３の配線密集部において、隣接配線３１及び３２間で信号の伝達を阻止シールド層又は別配線を形成する。例えば図９Ａに示すように、配線３１及び３２の間に信号伝達を阻止する導電層（配線）、例えばシールドとなるメタル層３５を挟むようにするか、あるいは図９Ｂに示すように、配線３１及び３２の間に他の配線３６を挟むように構成する。間に挟まれる配線３６は、カップリングに敏感でない方を用いる。例えば、電源線、グランド線、その他の信号線に絡まない配線を選ぶ。上下方向には垂直信号線の他にウェル電位供給配線がレイアウトされているので、配線３６としてこのグランド（ＧＮＤ）電位となるウェル電位供給配線を隣接する垂直信号線間に挟むことも有効である。
【００４９】
勿論、図９Ａ，Ｂのレイアウトは、左右方向に配置されている配線に対しても同様に有効である。また、第３層目メタルにてレイアウトされている電源配線から画素領域の半導体基板にコンタクトするために、第３層目メタルから第２層目メタル、第１層目メタルへとコンタクトを落として行くが、その電源配線からコンタクトを取った第１層目のメタル層を利用しても良い。その他のより上層から画素領域（画素アクティブ領域）にコンタクトさせる際に経由するメタル層を用いてもよい。
【００５０】
図１及び図２の等価回路で示すフローティング・ディフージョン（ＦＤ）と増幅トランジスタ１４のゲート間は、前述したように第１層目メタルによる配線で接続される。フローティング・ディフージョン（ＦＤ）に印加される電位は増幅トランジスタ１４を介して接続された垂直信号線１８に出力される信号と同期した変化をする。この接続配線も垂直信号線に含めることができる。従って、配線密集部３３において、ある画素列の垂直信号線３２に隣接して他の画素列のフローティング・ディフージョン（ＦＤ）と増幅トランジスタのゲート間の接続配線３７が存在すると（図１０参照）、垂直信号線３２と接続配線３７間のカップリングが接続配線３７を介して垂直信号線３１に伝達する。
【００５１】
本実施の形態においては、図１０に示すように、配線密集部３３において、隣接する垂直信号線３２と接続配線３７との間に、前述したシールド層３５あるいは信号伝達を阻止する別の配線をレイアウトする。
【００５２】
第３実施の形態によれば、各配線をフォトダイオード（ＰＤ）の開口部を避けてレイアウトすることにより、飽和信号量や感度、混色防止等の画素特性を向上することができる。また、微細化に伴って隣接画素の配線が一か所で密集する場合においても、その配線間にシールド層、あるいは別の配線を挟むように構成することにより、カップリングに起因した上述の問題を回避することができる。
【００５３】
上例では、本発明を図３に示す斜め画素ずらし配列に適用したが、その他、図４の行画素ずらし配列及び図５の列画素ずらし配列にも同様に適用することができる。図１１、図１２にそれぞれの配線レイアウトを示す。詳細説明は省略するが、上述の実施の形態と同様の効果を奏する。
【００５４】
なお、本発明の実施の形態に係る画素ずらし配列は、上述の実施の形態において説明した画素の水平・垂直方向サイズの１／２ピッチずらし（図３参照）、画素の水平方向サイズの１／２ピッチずらし（図４参照）、あるいは画素の垂直方向サイズの１／２ピッチずらし（図５参照）、に限定されるものではなく、それぞれ水平・垂直方向、水平方向、あるいは垂直方向に所定の距離でずらされている配列であってもよい。
【００５５】
また、本発明の実施の形態に係る画素の配列としては、画素内のフォトダイオード、各トランジスタの配置、垂直信号線を含む各配線の向きなどが全て同じレイアウトである画素を、繰り返し配列しているものに限らず、いわゆる画素が周期構造で配列されていてもよい。例えば、複数画素を組みとしてこの画素の組が周期的には配列されていてもよい。例えば隣り合う２つの画素が画素内のレイアウトを対象的に配置されているときに、その２画素を組として周期的に配列されていてもよい。この場合、隣り合う２つの画素が、それぞれフォトダイオード、複数のトランジスタを備えた構成、あるいは複数のトランジスタのうち所要のトランジスタを共有した構成としてもよい。
【００５６】
すなわち、本発明の実施の形態に係る固体撮像装置は、光電変換部であるフォトダイオードと複数のトランジスタとを含む画素が複数配列された撮像領域を有し、画素が行列の格子点から交互に水平方向及び／又は垂直方向にずれて配置されると共に、同じ周期構造で配列され、垂直方向に並ぶ複数の画素が出力信号線及びウェル電位供給線を共有し、水平方向に並ぶ複数の画素が複数のトランジスタに含まれる所定のトランジスタのゲートパルス配線を共有した構成においても、適用することができる。この構成においても、上述の実施の形態で説明したと同様の効果を奏する。
【００５７】
上述した実施の形態によれば、従来実用化されている正方画素配列のＣＭＯＳイメージセンサと比較して解像度が向上する。また、同じピッチをもつ正方画素配列のＣＭＯＳイメージセンサと比較して同等以上の画素特性を得ることができる。そして、本実施の形態の配線レイアウトにより、画素ずらし配列のＣＭＯＳイメージセンサの実用化を可能にする。
【図面の簡単な説明】
【００５８】
【図１】本発明に係る固体撮像装置に適用される単位画素の一例を示す等価回路図である。
【図２】本発明に係る固体撮像装置に適用される単位画素の他の例を示す等価回路図である。
【図３】本発明に係る固体撮像装置の画素配列の一実施の形態を示す模式図である。
【図４】本発明に係る固体撮像装置の画素配列の他の実施の形態を示す模式図である。
【図５】本発明に係る固体撮像装置の画素配列の更に他の実施の形態を示す模式図である。
【図６】本発明に係る固体撮像装置の第１実施の形態の配線レイアウトを示す模式図である。
【図７】本発明に係る固体撮像装置の駆動方法の一実施の形態を示す概略図である。
【図８】本発明に係る固体撮像装置の第３実施の形態の配線レイアウトを示す模式図である。
【図９】Ａ，Ｂ  図８の要部の拡大図である。
【図１０】図８の要部の他の例の拡大図である。
【図１１】本発明に係る固体撮像装置の他の実施の形態の配線レイアウトを示す模式図である。
【図１２】本発明に係る固体撮像装置の他の実施の形態の配線レイアウトを示す模式図である。
【図１３】斜め画素ずらし配列のＣＭＯＳイメージセンサの比較例を示す配線レイアウトの模式図である。
【図１４】従来のＣＭＯＳイメージセンサに係る正方画素配列を示す模式図である。
【符号の説明】
【００５９】
１１・・フォトダイオード、１２・・転送トランジスタ、１３・・リセットトランジスタ、１４・・増幅トランジスタ、ＦＤ・・フローティング・ディフージョン部、１５・・単位画素、１６・・転送パルス配線、１７・・リセットパルス配線、１８・・垂直信号線、１９・・選択トランジスタ、２０・・選択パルス配線、２１・・ＣＭＯＳイメージセンサ、２２・・ウェル電位供給配線、３１、３２・・配線、３３・・配線密集部、３５・・シールド層、３６・・別配線、３７・・接続配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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