(57)【要約】【課題】相変化メモリ素子、その動作及び製造方法を提供する。【解決手段】スイッチング素子及びこれに連結されたストレージノードを含む相変化メモリ素子において、ストレージノードは、スイッチング素子に連結された下部電極と、下部電極上に形成された相変化層と、相変化層上に形成された上部電極と、を備えるが、下部及び上部電極は、相変化層より融点が高く、異なるタイプの熱電物質からなることを特徴とする相変化メモリ素子である。下部電極の上面は、凹状になり、下部電極と相変化層との間に下部電極コンタクト層がさらに備えられうる。また、相変化層の厚さは、１００ｎｍ以下であり、下部電極は、Ｎ型熱電物質からなり、上部電極は、Ｐ型熱電物質からなり、その逆に形成されることもある。下部電極、相変化層及び上部電極のゼーベック係数は、異なりうる。【選択図】図３
2007123908.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子とこれに連結されたストレージノードを含む相変化メモリ素子において、
前記ストレージノードは、
前記スイッチング素子に連結された下部電極と、
前記下部電極上に形成された相変化層と、
前記相変化層上に形成された上部電極と、を備えるが、
前記下部及び上部電極は、前記相変化層より融点が高く、異なるタイプの熱電物質からなることを特徴とする相変化メモリ素子。
【請求項２】
前記スイッチング素子は、トランジスタ型またはダイオード型であることを特徴とする請求項１に記載の相変化メモリ素子。
【請求項３】
前記下部電極の上面は、凹状に形成されていることを特徴とする請求項１に記載の相変化メモリ素子。
【請求項４】
前記下部電極と前記相変化層との間に下部電極コンタクト層が備えられたことを特徴とする請求項１に記載の相変化メモリ素子。
【請求項５】
前記相変化層の厚さは、１００ｎｍ以下であることを特徴とする請求項１に記載の相変化メモリ素子。
【請求項６】
前記下部電極は、Ｎ型熱電物質であって、前記上部電極は、Ｐ型熱電物質からなることを特徴とする請求項１に記載の相変化メモリ素子。
【請求項７】
前記上部電極は、Ｎ型熱電物質であって、前記下部電極は、Ｐ型熱電物質からなることを特徴とする請求項１に記載の相変化メモリ素子。
【請求項８】
前記下部電極、相変化層及び上部電極のゼーベック係数は、相異なることを特徴とする請求項１に記載の相変化メモリ素子。
【請求項９】
前記Ｎ型熱電物質は、ｎ−ＳｉＧｅ、Ｓｂ２Ｔｅ３−Ｂｉ２Ｔｅ３（Ｓｂ２Ｔｅ３の含量＜Ｂｉ２Ｔｅ３の含量）、主成分がＧｅＴｅである物質、主成分がＳｎＴｅである物質、主成分がＰｂＴｅである物質、主成分がＴｅＡｇＧｅＳｂである物質、二元系スクッテルダイトの構造を有し、ＭＸ３組成（ここで、Ｍ＝Ｃｏ，Ｒｈ，またはＩｒ；Ｘ＝Ｐ，Ａｓ，またはＳｂ）を有する物質、充填スクッテルダイト構造を有し、ＲＴ４Ｘ１２組成（Ｒ＝ランタノイド、アクチノイドまたはアルカリ土類イオン；Ｔ＝Ｆｅ，Ｒｕ，Ｏｓ、そして、Ｘ＝Ｐ，Ａｓ，またはＳｂ）を有する物質及び包接化合物構造を有し、Ａ８Ｂ１６Ｅ３０組成（Ａ＝アルカリ土類金属；Ｂ＝ＩＩＩ族元素（Ｇａ，Ａｌ）；Ｅ＝Ｓｉ，Ｇｅ，またはＳｎ）に若干のドーピングをした物質からなる群のうち選択された何れか一つであることを特徴とする請求項６に記載の相変化メモリ素子。
【請求項１０】
前記Ｐ型熱電物質は、ｐ−ＳｉＧｅ、Ｓｂ２Ｔｅ３−Ｂｉ２Ｔｅ３（Ｓｂ２Ｔｅ３の含量＞Ｂｉ２Ｔｅ３の含量）、主成分がＧｅＴｅである物質、主成分がＳｎＴｅである物質、主成分がＰｂＴｅである物質、主成分がＴｅＡｇＧｅＳｂである物質、二元系スクッテルダイト構造を有し、ＭＸ３組成（Ｍ＝Ｃｏ，Ｒｈ，またはＩｒ；Ｘ＝Ｐ，Ａｓ，またはＳｂ）を有する物質、充填スクッテルダイト構造を有し、ＲＴ４Ｘ１２組成（Ｒ＝ランタノイド、アクチノイドまたはアルカリ土類イオン；Ｔ＝Ｆｅ，Ｒｕ，Ｏｓ、そして、Ｘ＝Ｐ，Ａｓ，またはＳｂ）を有する物質、包接化合物構造を有し、Ａ８Ｂ１６Ｅ３０組成（Ａ＝アルカリ土類金属；Ｂ＝ＩＩＩ族元素（Ｇａ，Ａｌ）；Ｅ＝Ｓｉ，Ｇｅ，またはＳｎ）に若干のドーピングをした物質からなる群のうち選択された何れか一つであることを特徴とする請求項６に記載の相変化メモリ素子。
【請求項１１】
前記下部電極コンタクト層は、前記下部電極と同じタイプの熱電物質からなることを特徴とする請求項４に記載の相変化メモリ素子。
【請求項１２】
前記下部電極、相変化層及び上部電極のゼーベック係数をそれぞれＳ１、Ｓ２及びＳ３とするとき、前記Ｓ１、Ｓ２及びＳ３は、Ｓ１＜Ｓ２＜Ｓ３の関係、Ｓ１＜Ｓ３＜Ｓ２の関係及びＳ２＜Ｓ１＜Ｓ３の関係からなる群のうち何れか一関係を満たすことを特徴とする請求項８に記載の相変化メモリ素子。
【請求項１３】
前記Ｓ１、Ｓ２及びＳ３の間の関係において、Ｓ１とＳ３とは、Ｓ３−Ｓ１＞１００μＶ／Ｋの関係（Ｋは、絶対温度）を満たすことを特徴とする請求項１２に記載の相変化メモリ素子。
【請求項１４】
前記Ｎ型熱電物質は、ｎ−ＳｉＧｅ、Ｓｂ２Ｔｅ３−Ｂｉ２Ｔｅ３（Ｓｂ２Ｔｅ３の含量＜Ｂｉ２Ｔｅ３の含量）、主成分がＧｅＴｅである物質、主成分がＳｎＴｅである物質、主成分がＰｂＴｅである物質、主成分がＴｅＡｇＧｅＳｂである物質、二元系スクッテルダイト構造を有し、ＭＸ３組成（ここで、Ｍ＝Ｃｏ、Ｒｈ、またはＩｒ；Ｘ＝Ｐ，Ａｓ，またはＳｂ）を有する物質、充填スクッテルダイト構造を有し、ＲＴ４Ｘ１２組成（Ｒ＝ランタノイド、アクチノイドまたはアルカリ土類イオン；Ｔ＝Ｆｅ，Ｒｕ，Ｏｓ、そして、Ｘ＝Ｐ，Ａｓ，またはＳｂ）を有する物質及び包接化合物構造を有し、Ａ８Ｂ１６Ｅ３０組成（Ａ＝アルカリ土類金属；Ｂ＝ＩＩＩ族元素（Ｇａ，Ａｌ）；Ｅ＝Ｓｉ，Ｇｅ，またはＳｎ）に若干のドーピングをした物質からなる群のうち選択された何れか一つであることを特徴とする請求項７に記載の相変化メモリ素子。
【請求項１５】
前記Ｐ型熱電物質は、ｐ−ＳｉＧｅ、Ｓｂ２Ｔｅ３−Ｂｉ２Ｔｅ３（Ｓｂ２Ｔｅ３の含量＞Ｂｉ２Ｔｅ３の含量）、主成分がＧｅＴｅである物質、主成分がＳｎＴｅである物質、主成分がＰｂＴｅである物質、主成分がＴｅＡｇＧｅＳｂである物質、二元系スクッテルダイト構造を有し、ＭＸ３組成（Ｍ＝Ｃｏ，Ｒｈ，またはＩｒ；Ｘ＝Ｐ，Ａｓ，またはＳｂ）を有する物質、充填スクッテルダイト構造を有し、ＲＴ４Ｘ１２組成（Ｒ＝ランタノイド、アクチノイドまたはアルカリ土類イオン；Ｔ＝Ｆｅ，Ｒｕ，Ｏｓ、そして、Ｘ＝Ｐ，Ａｓ，またはＳｂ）を有する物質、包接化合物構造を有し、Ａ８Ｂ１６Ｅ３０組成（Ａ＝アルカリ土類金属；Ｂ＝ＩＩＩ族元素（Ｇａ，Ａｌ）；Ｅ＝Ｓｉ，Ｇｅ，またはＳｎ）に若干のドーピングをした物質からなる群のうち選択された何れか一つであることを特徴とする請求項７に記載の相変化メモリ素子。
【請求項１６】
スイッチング素子及びこれに連結されたストレージノードを含む相変化メモリ素子において、前記ストレージノードは、前記スイッチング素子に連結された下部電極と、前記下部電極上に形成された相変化層と、前記相変化層上に形成された上部電極と、を備えるが、前記下部及び上部電極は、前記相変化層より融点が高く、異なるタイプの熱電物質からなる相変化メモリ素子の動作方法において、
前記スイッチング素子をオン状態に維持する工程と、
前記相変化層に電流が流れるように前記上部電極と下部電極との間に電圧を印加する工程と、を含むことを特徴とする相変化メモリ素子の動作方法。
【請求項１７】
前記スイッチング素子は、トランジスタ型またはダイオード型であることを特徴とする請求項１６に記載の相変化メモリ素子の動作方法。
【請求項１８】
前記電流は、前記相変化層に非晶質領域を形成するリセット電流であり、前記電圧は、書き込み電圧であることを特徴とする請求項１６に記載の相変化メモリ素子の動作方法。
【請求項１９】
前記電流は、前記相変化層に存在する非晶質領域を結晶状態に変化させるためのセット電流であり、前記電圧は、消去電圧であることを特徴とする請求項１６に記載の相変化メモリ素子の動作方法。
【請求項２０】
前記下部電極の上面は、凹状になっていることを特徴とする請求項１６に記載の相変化メモリ素子の動作方法。
【請求項２１】
前記下部電極と前記相変化層との間に下部電極コンタクト層がさらに備えられたことを特徴とする請求項１６に記載の相変化メモリ素子の動作方法。
【請求項２２】
前記相変化層の厚さは、１００ｎｍ以下であることを特徴とする請求項１６に記載の相変化メモリ素子の動作方法。
【請求項２３】
前記下部電極は、Ｎ型熱電物質からなり、前記上部電極は、Ｐ型熱電物質からなることを特徴とする請求項１６に記載の相変化メモリ素子の動作方法。
【請求項２４】
前記上部電極は、Ｎ型熱電物質からなり、前記下部電極は、Ｐ型熱電物質からなることを特徴とする請求項１６に記載の相変化メモリ素子の動作方法。
【請求項２５】
前記下部電極、相変化層及び上部電極のゼーベック係数は、相異なることを特徴とする請求項１６に記載の相変化メモリ素子の動作方法。
【請求項２６】
前記Ｎ型熱電物質は、ｎ−ＳｉＧｅ、Ｓｂ２Ｔｅ３−Ｂｉ２Ｔｅ３（Ｓｂ２Ｔｅ３の含量＜Ｂｉ２Ｔｅ３の含量）、主成分がＧｅＴｅである物質、主成分がＳｎＴｅである物質、主成分がＰｂＴｅである物質、主成分がＴｅＡｇＧｅＳｂである物質、二元系スクッテルダイト構造を有し、ＭＸ３組成（ここで、Ｍ＝Ｃｏ，Ｒｈ，またはＩｒ；Ｘ＝Ｐ，Ａｓ，またはＳｂ）を有する物質、充填スクッテルダイト構造を有し、ＲＴ４Ｘ１２組成（Ｒ＝ランタノイド、アクチノイドまたはアルカリ土類イオン；Ｔ＝Ｆｅ，Ｒｕ，Ｏｓ、そして、Ｘ＝Ｐ，Ａｓ，またはＳｂ）を有する物質及び包接化合物構造を有し、Ａ８Ｂ１６Ｅ３０組成（Ａ＝アルカリ土類金属；Ｂ＝ＩＩＩ族元素（Ｇａ，Ａｌ）；Ｅ＝Ｓｉ，Ｇｅ，またはＳｎ）に若干のドーピングをした物質からなる群のうち選択された何れか一つであることを特徴とする請求項２３に記載の相変化メモリ素子の動作方法。
【請求項２７】
前記Ｐ型熱電物質は、ｐ−ＳｉＧｅ、Ｓｂ２Ｔｅ３−Ｂｉ２Ｔｅ３（Ｓｂ２Ｔｅ３の含量＞Ｂｉ２Ｔｅ３の含量）、主成分がＧｅＴｅである物質、主成分がＳｎＴｅである物質、主成分がＰｂＴｅである物質、主成分がＴｅＡｇＧｅＳｂである物質、二元系スクッテルダイト構造を有し、ＭＸ３組成（Ｍ＝Ｃｏ，Ｒｈ，またはＩｒ；Ｘ＝Ｐ，Ａｓ，またはＳｂ）を有する物質、充填スクッテルダイト構造を有し、ＲＴ４Ｘ１２組成（Ｒ＝ランタノイド、アクチノイドまたはアルカリ土類イオン；Ｔ＝Ｆｅ，Ｒｕ，Ｏｓ、そして、Ｘ＝Ｐ，Ａｓ，またはＳｂ）を有する物質、包接化合物構造を有し、Ａ８Ｂ１６Ｅ３０組成（Ａ＝アルカリ土類金属；Ｂ＝ＩＩＩ族元素（Ｇａ，Ａｌ）；Ｅ＝Ｓｉ，Ｇｅ，またはＳｎ）に若干のドーピングをした物質からなる群のうち選択された何れか一つであることを特徴とする請求項２３に記載の相変化メモリ素子の動作方法。
【請求項２８】
前記下部電極、相変化層及び上部電極のゼーベック係数をそれぞれＳ１、Ｓ２及びＳ３とするとき、前記Ｓ１、Ｓ２及びＳ３は、Ｓ１＜Ｓ２＜Ｓ３の関係、Ｓ１＜Ｓ３＜Ｓ２の関係及びＳ２＜Ｓ１＜Ｓ３の関係からなる群のうち何れか一関係を満たすことを特徴とする請求項２５に記載の相変化メモリ素子の動作方法。
【請求項２９】
前記Ｓ１、Ｓ２及びＳ３の間の関係において、Ｓ１とＳ３とは、Ｓ３−Ｓ１＞１００μＶ／Ｋの関係（Ｋは、絶対温度）を満たすことを特徴とする請求項２８に記載の相変化メモリ素子の動作方法。
【請求項３０】
前記Ｎ型熱電物質は、ｎ−ＳｉＧｅ、Ｓｂ２Ｔｅ３−Ｂｉ２Ｔｅ３（Ｓｂ２Ｔｅ３の含量＜Ｂｉ２Ｔｅ３の含量）、主成分がＧｅＴｅである物質、主成分がＳｎＴｅである物質、主成分がＰｂＴｅである物質、主成分がＴｅＡｇＧｅＳｂである物質、二元系スクッテルダイト構造を有し、ＭＸ３組成（ここで、Ｍ＝Ｃｏ，Ｒｈ，またはＩｒ；Ｘ＝Ｐ，Ａｓ，またはＳｂ）を有する物質、充填スクッテルダイト構造を有し、ＲＴ４Ｘ１２組成（Ｒ＝ランタノイド、アクチノイドまたはアルカリ土類イオン；Ｔ＝Ｆｅ，Ｒｕ，Ｏｓ、そして、Ｘ＝Ｐ，Ａｓ，またはＳｂ）を有する物質及び包接化合物構造を有し、Ａ８Ｂ１６Ｅ３０組成（Ａ＝アルカリ土類金属；Ｂ＝ＩＩＩ族元素（Ｇａ，Ａｌ）；Ｅ＝Ｓｉ，Ｇｅ，またはＳｎ）に若干のドーピングをした物質からなる群のうち選択された何れか一つであることを特徴とする請求項２４に記載の相変化メモリ素子の動作方法。
【請求項３１】
前記Ｐ型熱電物質は、ｐ−ＳｉＧｅ、Ｓｂ２Ｔｅ３−Ｂｉ２Ｔｅ３（Ｓｂ２Ｔｅ３の含量＞Ｂｉ２Ｔｅ３の含量）、主成分がＧｅＴｅである物質、主成分がＳｎＴｅである物質、主成分がＰｂＴｅである物質、主成分がＴｅＡｇＧｅＳｂである物質、二元系スクッテルダイト構造を有し、ＭＸ３組成（Ｍ＝Ｃｏ，Ｒｈ，またはＩｒ；Ｘ＝Ｐ，Ａｓ，またはＳｂ）を有する物質、充填スクッテルダイト構造を有し、ＲＴ４Ｘ１２組成（Ｒ＝ランタノイド、アクチノイドまたはアルカリ土類イオン；Ｔ＝Ｆｅ，Ｒｕ，Ｏｓ、そして、Ｘ＝Ｐ，Ａｓ，またはＳｂ）を有する物質、包接化合物構造を有し、Ａ８Ｂ１６Ｅ３０組成（Ａ＝アルカリ土類金属；Ｂ＝ＩＩＩ族元素（Ｇａ，Ａｌ）；Ｅ＝Ｓｉ，Ｇｅ，またはＳｎ）に若干のドーピングをした物質からなる群のうち選択された何れか一つであることを特徴とする請求項２４に記載の相変化メモリ素子の動作方法。
【請求項３２】
基板にスイッチング素子を形成する工程と、
前記基板上に前記スイッチング素子を覆う第１層間絶縁層を形成する工程と、
前記第１層間絶縁層に前記スイッチング素子が露出されるコンタクトホールを形成する工程と、
前記コンタクトホールを導電性プラグで埋め込む工程と、
前記第１層間絶縁層上に前記導電性プラグを覆う下部電極層及び第２層間絶縁層を形成する工程と、
前記第２層間絶縁層に前記下部電極層が露出されるビアホールを形成する工程と、
前記ビアホールを相変化層で埋め込む工程と、
前記第２層間絶縁層上に前記相変化層を覆う上部電極層を形成する工程と、
前記相変化層が含まれるように前記上部電極層、前記第２層間絶縁層及び前記下部電極層を順次にエッチングする工程と、を含むことを特徴とする相変化メモリ素子の製造方法。
【請求項３３】
前記スイッチング素子は、トランジスタ型またはダイオード型であることを特徴とする請求項３２に記載の相変化メモリ素子の製造方法。
【請求項３４】
前記下部電極層及び上部電極層は、それぞれ異なるタイプの熱電物質層で形成することを特徴とする請求項３２に記載の相変化メモリ素子の製造方法。
【請求項３５】
前記下部電極層、相変化層及び上部電極層は、ゼーベック係数が異なる物質層で形成することを特徴とする請求項３２に記載の相変化メモリ素子の製造方法。
【請求項３６】
前記下部電極層、相変化層及び上部電極層のゼーベック係数をそれぞれＳ１、Ｓ２及びＳ３とすれば、前記下部電極層、相変化層及び上部電極層は、前記Ｓ１、Ｓ２及びＳ３がＳ１＜Ｓ２＜Ｓ３、Ｓ１＜Ｓ３＜Ｓ２及びＳ２＜Ｓ１＜Ｓ３の関係のうち何れか一つを満たす物質層で形成することを特徴とする請求項３５に記載の相変化メモリ素子の製造方法。
【請求項３７】
前記Ｓ１、Ｓ２及びＳ３の間の関係において、前記Ｓ１とＳ３とは、Ｓ３−Ｓ１＞１００μＶ／Ｋの関係（Ｋは、絶対温度）を満たすことを特徴とする請求項３６に記載の相変化メモリ素子の製造方法。
【請求項３８】
前記下部電極層は、Ｎ型熱電物質層で形成し、前記上部電極層は、Ｐ型熱電物質層で形成し、あるいはその逆に形成することを特徴とする請求項３５に記載の相変化メモリ素子の製造方法。
【請求項３９】
前記ビアホールを相変化層で埋め込む工程は、
前記第２層間絶縁層上に前記ビアホールを埋め込む相変化物質層を形成する工程と、
前記相変化物質層の上面を前記第２層間絶縁層が露出されるまで研磨する工程と、をさらに含むことを特徴とする請求項３２に記載の相変化メモリ素子の製造方法。
【請求項４０】
前記研磨する工程以後に、前記第２層間絶縁層の上面の高さを前記研磨された相変化物質層の上面より低める工程と、
前記研磨された相変化物質層の上面を前記第２層間絶縁層が露出されるまで再び研磨する工程と、をさらに実施することを特徴とする請求項３９に記載の相変化メモリ素子の製造方法。
【請求項４１】
基板にスイッチング素子を形成する工程と、
前記基板上に前記スイッチング素子を覆う第１層間絶縁層を形成する工程と、
前記第１層間絶縁層に前記スイッチング素子が露出されるコンタクトホールを形成する工程と、
前記コンタクトホールを導電性プラグで埋め込む工程と、
前記第１層間絶縁層上に前記導電性プラグを覆う下部電極を形成する工程と、
前記第１層間絶縁層に前記下部電極を覆う第２層間絶縁層を形成する工程と、
前記第２層間絶縁層に前記下部電極が露出されるビアホールを形成する工程と、
前記ビアホールを下部電極コンタクト層で埋め込まれる工程と、
前記第２層間絶縁層上に前記下部電極コンタクト層を覆う相変化層及び上部電極層を順次に形成する工程と、
前記上部電極層及び前記相変化層を順次にエッチングする工程と、を含むが、
前記下部電極コンタクト層と前記上部電極層とは、異なるタイプの熱電物質層で形成することを特徴とする相変化メモリ素子の製造方法。
【請求項４２】
前記下部電極コンタクト層、相変化層及び前記上部電極層のゼーベック係数をＳ１、Ｓ２及びＳ３とするとき、前記下部電極コンタクト層、相変化層及び上部電極層は、前記Ｓ１、Ｓ２及びＳ３がＳ１＜Ｓ２＜Ｓ３、Ｓ１＜Ｓ３＜Ｓ２及びＳ２＜Ｓ１＜Ｓ３の関係のうち何れか一つを満たす物質層で形成することを特徴とする請求項４１に記載の相変化メモリ素子の製造方法。
【請求項４３】
前記Ｓ１、Ｓ２及びＳ３の間の関係において、前記Ｓ１とＳ３とは、Ｓ３−Ｓ１＞１００μＶ／Ｋの関係（Ｋは、絶対温度）を満たすことを特徴とする請求項４２に記載の相変化メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子、その動作及び製造方法に係り、さらに詳細には、相変化メモリ素子、その動作及び製造方法に関する。
【背景技術】
【０００２】
相変化ＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＰＲＡＭ）は、フラッシュメモリ、強誘電体ＲＡＭ（ＦＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）及び磁気ＲＡＭ（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ ＲＡＭ）のような不揮発性メモリ素子の一つである。ＰＲＡＭと他の不揮発性メモリ素子との構造的な差異点は、ストレージノードにある。
【０００３】
ＰＲＡＭのストレージノードは、相変化層を備える。相変化層の相は、所定の温度で結晶状態から非晶質状態に変わり、前記所定の温度より低い温度で非晶質状態から結晶状態に変わる。相変化層の相が非晶質状態である時の前記相変化層の抵抗を第１抵抗とし、前記相変化層の相が結晶状態である時の前記相変化層の抵抗を第２抵抗とすれば、前記第１抵抗は、前記第２抵抗より大きい。
【０００４】
ＰＲＡＭは、このように相変化層の相によって相変化層の抵抗が変わる相変化層の抵抗特性を利用してビットデータを記録し、かつ読み取るメモリ素子である。
【０００５】
図１は、従来の技術によるＰＲＡＭを示す。
【０００６】
図１を参照すれば、従来のＰＲＡＭは、ソース領域Ｓとドレイン領域Ｄ、及びソース領域Ｓとドレイン領域Ｄとの間のチャンネル領域Ｃ上に形成されたゲートＧを含むトランジスタＴｒをシリコン基板７に備える。また、従来のＰＲＡＭは、トランジスタＴｒの前記二つの領域Ｓ，Ｄのうち何れか一つ、例えば、ソース領域Ｓに連結するストレージノード部１０を備える。ストレージノード部１０は、導電性プラグ９を通じてトランジスタＴｒのソース領域Ｓに連結されている。ストレージノード部１０は、順次に積層された下部電極１０ａ、下部電極コンタクト層１０ｂ、ビットデータが記録される相変化層１０ｃ及び上部電極１０ｄを備える。下部電極１０ａは、下部電極コンタクト層１０ｂが形成されうる広い領域を提供するパッド層の役割を兼ねる。下部電極コンタクト層１０ｂは、相変化層１０ｃの下面の制限された領域に接触されている。
【０００７】
図２は、このような従来のＰＲＡＭの動作方法を示す。図２には、便宜上、ストレージノード部１０のみを示した。
【０００８】
図２を参照すれば、相変化層１０ｃの相が結晶状態である時をセット状態とし、ビットデート０が記録されたと見なす。相変化層１０ｃにビットデータ０が記録された状態で、上部電極１０ｄから相変化層１０ｃを経て下部電極１０ａに第１相変化電流Ｉ１を印加する。第１相変化電流Ｉ１は、相変化層１０ｃの下部電極コンタクト層１０ｂと接触された部分の相を非晶質状態に変化させる電流であって、リセット電流という。第１相変化電流Ｉ１は、パルス電流であって、印加時間は、数ナノ秒ほどであり、下記のセット電流に比べて大きい値を有する。このような第１相変化電流Ｉ１は、相変化層１０ｃに比べて幅が遥かに狭い下部電極コンタクト層１０ｂに集中する。これにより、相変化層１０ｃの下部電極コンタクト層１０ｂと接触する領域Ａ１（以下、接触領域）の抵抗は大きく増加し、接触領域Ａ１の温度は、第１相変化電流Ｉ１が印加される間に相変化温度以上に上昇する。その結果、相変化層１０ｃの接触領域Ａ１の相は、結晶状態から非晶質状態に変わる。このように、相変化層１０ｃの接触領域Ａ１が非晶質状態である時をリセット状態とし、データ１が記録されたと見なす。図２の（ａ）で、参照符号ｈ１は、第１相変化電流Ｉ１の高さを表す。
【０００９】
一方、図２の（ｂ）に示したように、相変化層１０ｃの接触領域Ａ１が非晶質状態であるとき、ストレージノード部１０に第１相変化電流Ｉ１と同じ方向に第２相変化電流Ｉ２を印加する。第２相変化電流Ｉ２は、相変化層１０ｃの接触領域Ａ１の相を非晶質状態から元来の結晶状態に変えるため、セット電流という。第２相変化電流Ｉ２は、パルス電流である。第２相変化電流Ｉ２の強度は、第１相変化電流Ｉ１より低い。しかし、第２相変化電流Ｉ２の印加時間は、第１相変化電流Ｉ１と同じであるか、またはそれより遥かに長い。ストレージノード部１０にかかる第２相変化電流Ｉ２が印加される間に、相変化層１０ｃの接触領域Ａ１の抵抗が増加して接触領域Ａ１の温度は上昇する。しかし、第１相変化電流Ｉ１が印加される時と異なり、第２相変化電流Ｉ２の強度が低く、印加時間が長いため、接触領域Ａ１の温度は、相変化層１０ｃの相変化温度までは上昇しない。このように、接触領域Ａ１が相変化層１０ｃの相変化温度より低い温度で相対的に長時間加熱されることによって、接触領域Ａ１は、非晶質状態から結晶状態に変わり、相変化層１０ｃは、全体が結晶状態になる。
【００１０】
前述したように、従来の技術によるＰＲＡＭで相変化層１０ｃの抵抗状態は、第１相変化電流Ｉ１、すなわちリセット電流と、第２相変化電流Ｉ２、すなわちセット電流とによって決定される。
【００１１】
第１相変化電流Ｉ１は、前述したように、相変化層１０ｃの相を結晶状態から非晶質状態に変化させるための、すなわち相変化層１０ｃを溶かすための熱を発生させる電流である。一方、第２相変化電流Ｉ２は、第１相変化電流Ｉ１によって非晶質状態の相変化層１０ｃを単に結晶状態に変えるために熱を発生させる電流であって、前記第１相変化電流Ｉ１よりは、電流の大きさが遥かに小さい。
【００１２】
前述した従来のＰＲＡＭにおいて、第１及び第２相変化電流Ｉ１，Ｉ２は、トランジスタＴｒを経てストレージノード部１０に印加される。そのため、リセット電流の第１相変化電流Ｉ１の大きさとセット電流の第２相変化電流Ｉ２の大きさとは、何れもトランジスタＴｒが受容できる電流の大きさより小さくなければならない。
【００１３】
前述したように、第１及び第２相変化電流Ｉ１，Ｉ２のうち第１相変化電流Ｉ１、すなわち、リセット電流が遥かに大きいため、将来的にＰＲＡＭの集積度を制限しないためには、リセット電流を減らす必要がある。
【００１４】
これにより、前述した従来のＰＲＡＭにおいて、リセット電流を減らすための案として、下部電極コンタクト層１０ｂの幅を減らす方法、下部電極コンタクト層１０ｂを酸化させる方法、下部電極コンタクト層１０ｂに高低抗のＴｉＡｌＮ層を使用する方法が提示された。
【００１５】
このような方法は、下部電極コンタクト層１０ｂで多量のジュール熱を発生させうるため、リセット電流を減らすことができる。しかし、このような方法は、セット抵抗も増加させるため、ＰＲＡＭの収率及び信頼性を低下させる恐れがある。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明が解決しようとする技術的課題は、前記従来の問題点を改善するためのものであって、セット抵抗の増加は防止しつつ、リセット電流は減らせるＰＲＡＭを提供することである。
【００１７】
本発明が解決しようとする他の技術的課題は、このようなＰＲＡＭの動作方法を提供することである。
【００１８】
本発明が解決しようとするさらに他の技術的課題は、前記ＰＲＡＭの製造方法を提供することである。
【課題を解決するための手段】
【００１９】
前記課題を達成するために、スイッチング素子及びそれに連結されたストレージノードを含むＰＲＡＭにおいて、前記ストレージノードは、前記スイッチング素子に連結された下部電極と、前記下部電極上に形成された相変化層と、前記相変化層上に形成された上部電極を含むが、前記下部及び上部電極は、前記相変化層より融点が高く、異なるタイプの熱電物質からなることを特徴とするＰＲＡＭを提供する。
【００２０】
前記下部電極の上面は、凹状になりうる。そして、前記下部電極と前記相変化層との間に下部電極コンタクト層がさらに備えられうる。また、前記相変化層の厚さは、１００ｎｍ以下でありうる。
【００２１】
前記下部電極は、Ｎ型熱電物質からなり、前記上部電極は、Ｐ型熱電物質からなり、その逆にもなりうる。
【００２２】
前記下部電極、相変化層及び上部電極のゼーベック係数は、異なりうる。
【００２３】
前記Ｎ型熱電物質は、ｎ−ＳｉＧｅ、Ｓｂ２Ｔｅ３−Ｂｉ２Ｔｅ３（Ｓｂ２Ｔｅ３の含量＜Ｂｉ２Ｔｅ３の含量）、主成分がＧｅＴｅである物質、主成分がＳｎＴｅである物質、主成分がＰｂＴｅである物質及び主成分がＴｅＡｇＧｅＳｂである物質からなる群のうち選択された何れか一つでありうる。このような物質は、少量のドーピング物質を含みうる。
【００２４】
前記Ｐ型熱電物質は、ｐ−ＳｉＧｅ、Ｓｂ２Ｔｅ３−Ｂｉ２Ｔｅ３（Ｓｂ２Ｔｅ３の含量＞Ｂｉ２Ｔｅ３の含量）、主成分がＧｅＴｅである物質、主成分がＳｎＴｅである物質、主成分がＰｂＴｅである物質及び主成分がＴｅＡｇＧｅＳｂである物質からなる群のうち選択された何れか一つでありうる。このような物質は、少量のドーピング物質を含みうる。
【００２５】
本発明の他の実施例によれば、前記Ｎ型及びＰ型熱電物質はまた、二元系スクッテルダイト構造を有し、ＭＸ３組成（ここで、Ｍ＝Ｃｏ，Ｒｈ，またはＩｒ；Ｘ＝Ｐ，Ａｓ，またはＳｂ）を有する物質でありうる。
【００２６】
また、前記Ｎ型及びＰ型熱電物質は、充填スクッテルダイト構造を有し、ＲＴ４Ｘ１２組成（ここで、Ｒ＝ランタノイド、アクチノイドまたはアルカリ土類イオン；Ｔ＝Ｆｅ，Ｒｕ，Ｏｓ、そしてＸ＝Ｐ，Ａｓ，またはＳｂ）を有する物質でありうる。
【００２７】
また、前記Ｎ型及びＰ型熱電物質は、包接化合物構造を有し、Ａ８Ｂ１６Ｅ３０組成に若干のドーピングをした（ここで、Ａ＝アルカリ土類金属；Ｂ＝ＩＩＩ族元素（Ｇａ，Ａｌ）；Ｅ＝Ｓｉ，Ｇｅ，またはＳｎ）物質でありうる。
【００２８】
前記下部電極コンタクト層は、前記下部電極と同じタイプの熱電物質からなりうる。
【００２９】
前記下部電極、相変化層及び上部電極のゼーベック係数をそれぞれＳ１、Ｓ２及びＳ３とするとき、前記Ｓ１、Ｓ２及びＳ３は、Ｓ１＜Ｓ２＜Ｓ３の関係、Ｓ１＜Ｓ３＜Ｓ２の関係及びＳ２＜Ｓ１＜Ｓ３の関係からなる群から何れか一関係を満たしうる。ここで、前記Ｓ１、Ｓ２及びＳ３の間の関係で、Ｓ１とＳ３とは、Ｓ３−Ｓ１＞１００μＶ／Ｋの関係（Ｋは、絶対温度）を満たしうる。
【００３０】
前記他の課題を達成するために、本発明は、スイッチング素子及びこれに連結されたストレージノードを含むＰＲＡＭにおいて、前記ストレージノードは、前記スイッチング素子に連結された下部電極と、前記下部電極上に形成された相変化層と、前記相変化層上に形成された上部電極と、を備えるが、前記下部及び上部電極は、前記相変化層より融点が高く、異なるタイプの熱電物質からなるＰＲＡＭの動作方法において、前記スイッチング素子をオン状態に維持する工程及び前記相変化層に電流が流れるように、前記上部電極と下部電極との間に電圧を印加する工程を含むことを特徴とするＰＲＡＭの動作方法を提供する。
【００３１】
前記スイッチング素子は、トランジスタ型またはダイオード型でありうる。
【００３２】
前記電流は、前記相変化層に非晶質領域を形成するリセット電流であり、前記電圧は、書き込み電圧でありうる。
【００３３】
本発明の他の実施例によれば、前記電流は、前記相変化層に存在する非晶質領域を結晶状態に変化させるためのセット電流であり、前記電圧は、消去電圧でありうる。
【００３４】
前記下部電極、相変化層及び上部電極の物質特性と幾何学的な特性及び付加的な要素は、前記技術的課題を達成するために提供されたメモリ素子で記述した通りでありうる。
【００３５】
前記さらに他の課題を達成するために、本発明は、基板にスイッチング素子を形成する工程、前記基板上に前記スイッチング素子を覆う第１層間絶縁層を形成する工程、前記第１層間絶縁層に前記スイッチング素子が露出されるコンタクトホールを形成する工程、前記コンタクトホールを導電性プラグで埋め込む工程、前記第１層間絶縁層上に前記導電性プラグを覆う下部電極層及び第２層間絶縁層を形成する工程、前記第２層間絶縁層に前記下部電極層が露出されるビアホールを形成する工程、前記ビアホールを相変化層で埋め込む工程、前記第２層間絶縁層上に前記相変化層を覆う上部電極層を形成する工程及び前記相変化層が含まれるように、前記上部電極層、前記第２層間絶縁層及び前記下部電極層を順次にエッチングする工程を含むことを特徴とするＰＲＡＭの製造方法を提供する。
【００３６】
このような製造方法で、前記スイッチング素子は、トランジスタ型またはダイオード型でありうる。
【００３７】
前記下部電極層及び上部電極層は、それぞれ異なるタイプの熱電物質層で形成しうる。
【００３８】
前記下部電極層、相変化層及び上部電極層は、ゼーベック係数が異なる物質層で形成しうる。ここで、前記下部電極層、相変化層及び上部電極層のゼーベック係数をそれぞれＳ１、Ｓ２及びＳ３とすれば、前記下部電極層、相変化層及び上部電極層は、前記Ｓ１、Ｓ２及びＳ３がＳ１＜Ｓ２＜Ｓ３、Ｓ１＜Ｓ３＜Ｓ２及びＳ２＜Ｓ１＜Ｓ３の関係のうち何れか一つを満たす物質層で形成しうる。また、前記Ｓ１、Ｓ２及びＳ３の間の関係で、前記Ｓ１とＳ３とは、Ｓ３−Ｓ１＞１００μＶ／Ｋの関係（Ｋは、絶対温度）を満たししうる。
【００３９】
また、前記下部電極層は、Ｎ型熱電物質層からなり、前記上部電極層は、Ｐ型熱電物質層からなり、あるいはその逆に形成しうる。
【００４０】
前記ビアホールを相変化層で埋め込む工程は、前記第２層間絶縁層上に前記ビアホールを埋め込む相変化物質層を形成する工程及び前記相変化物質層の上面を前記第２層間絶縁層が露出されるまで研磨する工程をさらに含みうる。
【００４１】
前記研磨する工程以後に、前記第２層間絶縁層の上面の高さを前記研磨された相変化物質層の上面より低める工程及び前記研磨された相変化物質層の上面を前記第２層間絶縁層が露出されるまで再び研磨する工程をさらに実施しうる。
【００４２】
前記さらに他の技術的課題を達成するために、本発明は、基板にスイッチング素子を形成する工程、前記基板上に前記スイッチング素子を覆う第１層間絶縁層を形成する工程、前記第１層間絶縁層に前記スイッチング素子が露出されるコンタクトホールを形成する工程、前記コンタクトホールを導電性プラグで埋め込む工程、前記第１層間絶縁層上に前記導電性プラグを覆う下部電極を形成する工程、前記第１層間絶縁層に前記下部電極を覆う第２層間絶縁層を形成する工程、前記第２層間絶縁層に前記下部電極が露出されるビアホールを形成する工程、前記ビアホールを下部電極コンタクト層で埋め込む工程、前記第２層間絶縁層上に前記下部電極コンタクト層を覆う相変化層及び上部電極層を順次に形成する工程及び前記上部電極層及び前記相変化層を順次にエッチングする工程を含むが、前記下部電極コンタクト層と前記上部電極層とは異なるタイプの熱電物質層で形成することを特徴とするＰＲＡＭの製造方法を提供する。
【００４３】
このような製造方法で、前記下部電極コンタクト層、相変化層及び前記上部電極層のゼーベック係数をＳ１、Ｓ２及びＳ３とするとき、前記下部電極コンタクト層、相変化層及び上部電極層は、前記Ｓ１、Ｓ２及びＳ３がＳ１＜Ｓ２＜Ｓ３、Ｓ１＜Ｓ３＜Ｓ２及びＳ２＜Ｓ１＜Ｓ３の関係のうち何れか一つを満たす物質層で形成しうる。そして、前記Ｓ１、Ｓ２及びＳ３の間の関係で、前記Ｓ１とＳ３とは、Ｓ３−Ｓ１＞１００μＶ／Ｋの関係（Ｋは、絶対温度）を満たしうる。
【発明の効果】
【００４４】
本発明を利用すれば、ペルチェ（Ｐｅｌｔｉｅｒ）効果によるペルチェ熱の上昇だけリセット電流を減らせる。このような結果により、トランジスタの許容電流も低めうるので、トランジスタのサイズを現在よりさらに減らせるが、これは、ＰＲＡＭの集積度を高める結果をもたらす。
【００４５】
また、本発明において、リセット電流の減少は、ペルチェ熱に起因したことであり、下部電極コンタクト層６４のサイズ減少とは関係ない。したがって、本発明を利用すれば、セット抵抗の増加なしにＰＲＡＭの集積度を高めることもできる。
【発明を実施するための最良の形態】
【００４６】
以下、本発明の実施例によるＰＲＡＭ、その動作及び製造方法を添付された図面を参照して詳細に説明する。この過程で、図面に示された層や領域の厚さは、明細書の明確性のために誇張して示した。
【００４７】
まず、本発明の第１実施例によるＰＲＡＭ（以下、第１メモリ素子）について説明する。
【００４８】
図３を参照すれば、第１メモリ素子の基板４０には、導電性不純物、例えば、ｎ型不純物がドーピングされた第１及び第２不純物領域Ｓ１，Ｄ１が所定の間隔で存在する。基板４０は、例えば、ｐ型シリコン基板でありうる。第１及び第２不純物領域Ｓ１，Ｄ１は、多様な形態を有しうる。第１及び第２不純物領域Ｓ１，Ｄ１のうち何れか一つ、例えば、第１不純物領域Ｓ１は、ソース領域であり、残りの領域は、ドレイン領域でありうる。第１不純物領域Ｓ１と第２不純物領域Ｄ１との間の基板４０上にゲート酸化膜４２が存在し、ゲート酸化膜４２上にゲート電極４４が存在する。基板４０と第１と第２不純物領域Ｓ１，Ｄ１及びゲート電極４４は、電界効果トランジスタを構成する。基板４０上に前記トランジスタを覆う第１層間絶縁層４７が存在する。第１層間絶縁層４７に第１不純物領域Ｓ１が露出されるコンタクトホール４８が形成されている。コンタクトホール４８は、第１不純物領域Ｓ１の代わりに、第２不純物領域Ｄ１が露出される位置に形成されることもある。コンタクトホール４８は、導電性プラグ５０で埋め込まれている。第１層間絶縁層４７上に導電性プラグ５０の露出された上面を覆う下部電極５２ａが存在する。下部電極５２ａは、下記する相変化層５６より融点が高く、第１ゼーベック係数Ｓ１を有する、Ｎ型熱電物質で形成された電極でありうる。
【００４９】
前記Ｎ型熱電物質は、例えば、ｎ−ＳｉＧｅ、Ｓｂ２Ｔｅ３−Ｂｉ２Ｔｅ３、主成分がＧｅＴｅである物質、主成分がＳｎＴｅである物質、主成分がＰｂＴｅである物質及び主成分がＴｅＡｇＧｅＳｂである物質からなる群のうち選択された何れか一つでありうる。このような物質は、少量のドーピング物質を含みうる。
【００５０】
また、前記Ｎ型熱電物質は、二元系スクッテルダイト構造を有し、ＭＸ３組成（ここで、Ｍ＝Ｃｏ，Ｒｈ，またはＩｒ；Ｘ＝Ｐ，Ａｓ，またはＳｂ）を有する物質でありうる。
【００５１】
また、前記Ｎ型熱電物質は、充填スクッテルダイト構造を有し、ＲＴ４Ｘ１２組成（ここで、Ｒ＝ランタノイド、アクチノイドまたはアルカリ土類イオン；Ｔ＝Ｆｅ，Ｒｕ，Ｏｓ、そしてＸ＝Ｐ，Ａｓ，またはＳｂ）を有する物質でもありうる。
【００５２】
また、前記Ｎ型熱電物質は、包接化合物構造を有し、Ａ８Ｂ１６Ｅ３０の組成に若干のドーピングをした（ここで、Ａ＝アルカリ土類金属；Ｂ＝ＩＩＩ族元素（Ｇａ，Ａｌ）；Ｅ＝Ｓｉ，Ｇｅ，またはＳｎ）物質でもありうる。
【００５３】
下部電極５２ａが前記例を挙げたＮ型熱電物質のうちＳｂ２Ｔｅ３−Ｂｉ２Ｔｅ３で形成された電極であるとき、下部電極５２ａでＳｂ２Ｔｅ３の含量は、Ｂｉ２Ｔｅ３より少ない。このような下部電極５２ａの上面上に第２層間絶縁層５４が存在する。第２層間絶縁層５４に下部電極５２ａの一部領域が露出されるビアホールｈ１が形成される。ビアホールｈ１は、相変化層５６で埋め込まれている。相変化層５６は、第２ゼーベック係数Ｓ２を有する物質、例えば、ＧＳＴ層でありうる。第１ゼーベック係数Ｓ１は、第２ゼーベック係数Ｓ２より大きいか、または小さい。ビアホールｈ１は、相変化層５６で埋め込まれており、ビアホールｈ１の深さは、相変化層５６の厚さを決定する。相変化層５６の厚さは、１００ｎｍ以下、望ましくは、２０ｎｍほどであり、ビアホールｈ１は、これほどの深さを有するように形成されていることが望ましい。
【００５４】
次いで、第２層間絶縁層５４上にビアホールｈ１を埋め込んだ相変化層５６の露出された部分を覆う上部電極５８ａが存在する。上部電極５８ａは、相変化層５６より融点が高く、第３ゼーベック係数Ｓ３を有する、Ｐ型熱電物質で形成された電極でありうる。
【００５５】
前記Ｐ型熱電物質は、例えば、ｐ−ＳｉＧｅ、Ｓｂ２Ｔｅ３−Ｂｉ２Ｔｅ３、主成分がＧｅＴｅである物質、主成分がＳｎＴｅである物質、主成分がＰｂＴｅである物質及び主成分がＴｅＡｇＧｅＳｂである物質からなる群のうち選択された何れか一つでありうる。このような物質は、少量のドーピング物質を含みうる。
【００５６】
また、前記Ｐ型熱電物質は、二元系スクッテルダイト構造を有し、ＭＸ３の組成（ここで、Ｍ＝Ｃｏ，Ｒｈ，またはＩｒ；Ｘ＝Ｐ，Ａｓ，またはＳｂ）を有する物質でありうる。
また、前記Ｐ型熱電物質は、充填スクッテルダイト構造を有し、ＲＴ４Ｘ１２の組成（ここで、Ｒ＝ランタノイド、アクチノイドまたはアルカリ土類イオン；Ｔ＝Ｆｅ，Ｒｕ，Ｏｓ、そしてＸ＝Ｐ，Ａｓ，またはＳｂ）を有する物質でありうる。
【００５７】
また、前記Ｐ型熱電物質は、包接化合物構造を有し、Ａ８Ｂ１６Ｅ３０組成に若干のドーピングをした（ここで、Ａ＝アルカリ土類金属；Ｂ＝ＩＩＩ族元素（Ｇａ，Ａｌ）；Ｅ＝Ｓｉ，Ｇｅ，またはＳｎ）物質でありうる。
【００５８】
上部電極５８ａが前記例を挙げたＰ型熱電物質のうちＳｂ２Ｔｅ３−Ｂｉ２Ｔｅ３で形成された電極であるとき、上部電極５８ａでＳｂ２Ｔｅ３の含量は、Ｂｉ２Ｔｅ３より多い。第３ゼーベック係数Ｓ３は、第１ゼーベック係数Ｓ１より大きい（Ｓ３＞Ｓ１）が、第２ゼーベック係数Ｓ２より大きいか、または小さい（Ｓ３＞Ｓ２またはＳ３＜Ｓ２）。第３ゼーベック係数Ｓ３が、第１ゼーベック係数Ｓ１より大きいとき、第１及び第３ゼーベック係数Ｓ，Ｓ３は、次の数式１を満たすことが望ましい。
（数式１）
Ｓ３−Ｓ１＞１００μＶ／Ｋ,（Ｋ：絶対温度）
【００５９】
下部電極５２ａが前記Ｎ型熱電物質で形成された電極であり、上部電極５８ａが前記Ｐ型熱電物質で形成された電極であるとき、第１及び第３ゼーベック係数Ｓ１,Ｓ３は、数式１を満たし、前記第１ないし第３ゼーベック係数Ｓ１−Ｓ３は、第１関係（Ｓ１＜Ｓ２＜Ｓ３）を満たすことが望ましいが、第１ないし第３ゼーベック係数Ｓ１−Ｓ３は、第２関係（Ｓ２＜Ｓ１＜Ｓ３）や第３関係（Ｓ１＜Ｓ３＜Ｓ２）を満たす。
【００６０】
一方、下部電極５２ａと上部電極５８ａとを形成する熱電物質のタイプは、逆になりうる。例えば、下部電極５２ａは、Ｐ型熱電物質で形成された電極であり、上部電極５８ａは、Ｎ型熱電物質で形成されたものでありうる。このように、下部電極５２ａと上部電極５８ａとを形成する熱電物質が逆であるとき、前記関係式で参照符号Ｓ１は、上部電極５８ａのゼーベック係数を、Ｓ３は、下部電極５２ａのゼーベック係数を表す。したがって、ペルチェ効果が現れる位置も下部電極５２ａと上部電極５８ａとを形成する熱電物質のタイプが逆になる前と異なりうる。しかし、下部電極５２ａと上部電極５８ａとを形成する熱電物質のタイプを逆にしつつ、下部電極５２ａと上部電極５８ａとを貫通して流れる電流の方向も逆にすれば、ペルチェ効果が現れる位置は変わらない。
【００６１】
他の一方、図４を参照すれば、ビアホールｈ１を埋め込んだ相変化層５６の上面５６ｓは、第２層間絶縁層５４のような平面ではなく、凹面でありうる。これにより、上部電極５８ａの相変化層５６と接触した部分は、ビアホールｈ１に拡張された形態、すなわち、下向き凸状を有する。
【００６２】
次いで、本発明の第２実施例によるＰＲＡＭ（以下、第２メモリ素子）について説明する。前記第２メモリ素子の構成は、前記第１メモリ素子とほとんど類似しているので、下記の説明は、前記第２メモリ素子で前記第１メモリ素子と異なる部分に限定した。
【００６３】
図５を参照すれば、トランジスタを覆う第１層間絶縁層４６上に導電性プラグ５０の露出された上面を覆う下部電極６０が存在する。下部電極６０は、パッド層の役割も兼ねる。このような下部電極６０は、前述した第１メモリ素子の下部電極５２ａと同じ物質からなる電極でありうる。第１層間絶縁層４６上に下部電極６０を覆う第２層間絶縁層６２が存在する。第２層間絶縁層６２は、第１層間絶縁層４６と同じ絶縁物質で構成しうる。第２層間絶縁層６２には、下部電極６０の上面が露出されるコンタクトホールｈ２が形成されている。コンタクトホールｈ２は、下部電極コンタクト層６４で埋め込まれている。下部電極コンタクト層６４は、下部電極６０と同じ物質で形成されることが望ましい。第２層間絶縁層６２上に下部電極コンタクト層６４の露出された上面を覆う相変化層５６が存在し、相変化層５６上に上部電極５８ａが存在する。相変化層５６と上部電極５８ａとは、前記第１メモリ素子で前述した通りである。
【００６４】
次いで、本発明者は、前述した本発明の実施例によるメモリ素子のリセット電流特性を確認するための比較実験を実施した。
【００６５】
この実験で、本発明者は、本発明のメモリ素子として図３に示した第１メモリ素子と同じ構造を有するＰＲＡＭを形成し、それと比較するための従来のメモリ素子は、下部及び上部電極を何れもＴｉＡｌＮで形成した。
【００６６】
図６の（ａ）は、前記実験に使用した本発明のメモリ素子のストレージノード（以下、第１ストレージノード）を表し、（ｂ）は、従来のメモリ素子のストレージノード（以下、第２ストレージノード）を表す。図６の（ａ）及び（ｂ）を参照すれば、前記第１ストレージノード及び第２ストレージノードは、上下部電極の材質のみ異なり、その構成は同じであるということが分かる。前記第１及び第２ストレージノードで相変化層Ｐ１,Ｐ１１は、何れもＧＳＴ層で形成し、厚さｔ及び直径Ｄは、それぞれ２０ｎｍ及び５０ｎｍとなるように形成した。
【００６７】
前記実験で、前記第１ストレージノードの変化を参照すれば、上部電極Ｔ１と下部電極Ｂ１との間に電圧を印加した後、上部電極Ｔ１と下部電極Ｂ１との間に流れる電流が０.６９ｍＡほどになったとき、相変化層Ｐ１の上部及び下部電極Ｔ１,Ｂ１と接触された部分は、非晶質状態になった。次いで、前記実験での前記第２ストレージノードの変化を参照すれば、上部電極Ｔ１１と下部電極Ｂ１１との間に電圧を印加した後、上部及び下部電極Ｔ１１,Ｂ１１に流れる電流が０.７９ｍＡであるとき、相変化層Ｐ１１の上部及び下部電極Ｔ１１,Ｂ１１と接触された部分は、非晶質状態になった。
【００６８】
このような実験を通じて、前記第１ストレージノード、すなわち本発明のメモリ素子のストレージノードのリセット電流は、前記第２ストレージノードのリセット電流より小さいということを分かった。
【００６９】
このような実験結果は、本発明のメモリ素子の場合、ジュール熱に加えてペルチェ効果に起因した熱が発生することによって、従来より小さなリセット電流で相変化層が非晶質化しうるという予測と一致する。
【００７０】
一方、ペルチェ効果は、相変化層と接触する上部及び下部電極の幾何学的な形態と関係ないので、本発明の前記第１及び第２メモリ素子でペルチェ効果と関連して、セット抵抗の増加のような副作用は現れない。
【００７１】
次いで、前述した本発明の実施例によるメモリ素子の動作方法を、図７ないし図９を参照して説明する。本動作方法と関連して、トランジスタは、常にオン状態であるので、図７ないし図９で、トランジスタは、便宜上省略した。
【００７２】
図７ないし図９は、図３に示した第１メモリ素子の動作方法を表すが、図７は、前記第１メモリ素子の下部電極５２ａ、相変化層５６及び上部電極５８ａのゼーベック係数、すなわち第１ないし第３ゼーベック係数Ｓ１−Ｓ３の間の関係がＳ１＜Ｓ３＜Ｓ２である時の動作方法を表す。そして、図８は、第１ないし第３ゼーベック係数Ｓ１−Ｓ３の間の関係がＳ２＜Ｓ１＜Ｓ３である時の動作方法を表す。また、図９は、第１ないし第３ゼーベック係数Ｓ１−Ｓ３の間の関係がＳ１＜Ｓ２＜Ｓ３である時の動作方法を表す。
【００７３】
＜書き込み＞
まず、図７を参照すれば、図７（ａ）に示したように、全体が結晶状態である相変化層５６にリセット電流Ｉｒｓが流れるように上部電極５８と下部電極５２との間に書き込み電圧を所定の時間の間に、例えば、数十ナノ秒印加する。リセット電流Ｉｒｓは、所定の高さＩ１ｈを有するパルス電流であるが、従来のリセット電流より強度が小さい。下部電極５２ａ、相変化層５６及び上部電極５８ａのゼーベック係数の間の関係（Ｓ１＜Ｓ３＜Ｓ２）によって、下部電極５２ａと上部電極５８ａとの間に前記書き込み電圧が印加されると、相変化層５６の下部電極５２ａと接触した部分は、瞬間的に相変化温度以上となる。これにより、図７の（ｂ）に示したように、相変化層５６の下部電極５２ａと接触した部分は、非晶質領域８０となる。相変化層５６の前記一部領域が非晶質領域８０となると、相変化層５６の電気的な抵抗は高くなる。このように、非晶質領域８０が形成されるにつれて、相変化層５６の電気的な抵抗が高まったときには、前記第１メモリ素子にビットデート１が記録されたと見なせる。
【００７４】
一方、相変化層５６の非晶質領域８０が結晶状態になって相変化層５６の全体が結晶状態になった時には、前記第１メモリ素子にビットデート０が記録されたと見なせる。
【００７５】
相変化層５６の非晶質領域８０を結晶状態に変化させるためには、図７の（ｂ）に示したように、相変化層５６に非晶質領域８０が存在する状態で相変化層５６にセット電流Ｉｓが流れるように下部電極５８ａと上部電極５２ａとの間に所定の電圧を印加する。ここで、前記セット電流Ｉｓは、パルス電流であって、その強度Ｉ２ｈは、リセット電流Ｉｒｓより小さくする。しかし、セット電流Ｉｓの印加時間は、リセット電流Ｉｒｓより長くする。
【００７６】
このようなセット電流Ｉｓが印加されると、相変化層５６の非晶質領域８０は、結晶状態になって、図７の（ｃ）に示したように相変化層５６は、全体が結晶状態になる。これにより、図７の（ｃ）及び（ａ）で、相変化層５６の状態は同一になる。したがって、図７の（ｂ）に示した相変化層５６にセット電流Ｉｓを印加する過程は、相変化層５６に記録されたビットデート１を消去する過程と見なし、また、相変化層５６にビットデート０を記録する過程と見なすこともある。
【００７７】
図８を参照すれば、下部電極５２ａ、相変化層５６及び上部電極５８ａのゼーベック係数Ｓ１，Ｓ２，Ｓ３がＳ２＜Ｓ１＜Ｓ３の関係を満たす場合、下部電極５２ａと上部電極５８ａとの間に図７に示した動作方法と同じ書き込み電圧が印加されるとき、図８の（ｂ）から分かるように、相変化層５６の上部電極５８ａと接触した部分が瞬間的に相転移温度以上になって非晶質領域９０となる。しかし、相変化層５６の下部電極５２ａと接触した部分には、何の変化も現れない。
【００７８】
このように、下部電極５２ａ、相変化層５６及び上部電極５８ａのゼーベック係数Ｓ１，Ｓ２，Ｓ３がＳ２＜Ｓ１＜Ｓ３の関係を満たす時には、前記第１メモリ素子の動作過程で相変化層５６に形成される非晶質領域９０の位置のみ異なり、残りの動作特性は、図７に示した動作と同じである。
【００７９】
図７及び図８に示したように、相変化層５６で非晶質領域が形成される位置が異なるとしても、前記第１メモリ素子の電流−抵抗特性は変わらない。したがって、図７及び図８に示した動作方法は、実質的に同じである。
【００８０】
図９を参照すれば、下部電極５２ａ、相変化層５６及び上部電極５８ａのゼーベック係数Ｓ１，Ｓ２，Ｓ３がＳ１＜Ｓ２＜Ｓ３の関係を満たす場合、下部電極５２ａと上部電極５８ａとの間に図７の動作方法で印加された書き込み電圧と同じ電圧が印加されるとき、相変化層５６に第１及び第２非晶質領域１００，１１０が形成される。第１非晶質領域１００は、相変化層５６の下部電極５２ａと接触した部分に形成され、第２非晶質領域１１０は、相変化層５６の上部電極５８ａと接触した部分に形成される。
【００８１】
このように、相変化層５６の２ケ所に非晶質領域１００，１１０が存在する時の相変化層５６の抵抗は、図７または図８に示したように、相変化層５６の１ケ所にのみ非晶質領域８０または９０が存在する時より大きい。したがって、図９に示した前記第１メモリ素子の動作方法において、相変化層５６に第１及び第２非晶質領域１００，１１０が形成されたとき、すなわちビットデータ１が記録された時の相変化層５６の抵抗と、相変化層５６に非晶質領域が存在しないとき、すなわちビットデータ０が記録された時の相変化層５６の抵抗との差は、図７及び図８に示した動作方法での抵抗差より遥かに大きくなる。
【００８２】
＜読み取り＞
まず、書き込み過程で相変化層５６に形成された非晶質領域の相が変わらないほどの電流、すなわちセット電流より小さな電流が相変化層５６を流れるように、上部電極５８ａと下部電極５２ａとの間に読み取り電圧を印加する。前記読み取り電圧は、相変化層５６の抵抗を測定するためのものである。前記読み取り電圧を印加して測定した相変化層５６の抵抗は、基準抵抗と比較される。このような比較結果、前記測定された相変化層５６の抵抗が前記基準抵抗より大きい場合、前記第１または第２メモリ素子にビットデータ１が記録されたと読み取る。しかし、前記測定された相変化層５６の抵抗が前記基準抵抗より小さい場合、前記第１または第２メモリ素子にビットデータ０が記録されたと読み取る。
【００８３】
次いで、本発明の実施例によるＰＲＡＭの製造方法について説明する。
【００８４】
まず、前記第１メモリ素子の製造方法を説明する。
【００８５】
図１０を参照すれば、基板４０を素子が形成される活性領域と素子が形成されていないフィールド領域とに区分する。基板４０は、所定の導電性不純物、例えば、ｐ型不純物を含むシリコン基板で形成しうる。前記フィールド領域には、素子を分離するためのフィールド酸化膜（図示せず）を形成する。基板４０の前記活性領域の所定領域上にゲート酸化膜４２とゲート電極４４とを順次に形成する。次いで、ゲート電極４４をマスクとして前記活性領域に、基板４０にドーピングされた不純物と反対になるタイプの導電性不純物、例えば、ｎ型不純物をドーピングする。この結果、ゲート電極４４を介して第１及び第２不純物領域Ｓ１，Ｄ１が形成される。第１及び第２不純物領域Ｓ１，Ｄ１は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）状に形成することもある。第１及び第２不純物領域Ｓ１，Ｄ１のうち一つはソース領域であり、残りの一つはドレイン領域でありうる。これにより、基板４０に電界効果トランジスタが形成される。このような電界効果トランジスタは、スイッチング素子の一つであり、他のスイッチング素子、例えば、ダイオードに代替されることもある。
【００８６】
次いで、基板４０上に前記トランジスタを覆う第１層間絶縁層４６を形成した後、第１層間絶縁層４６に第１不純物領域Ｓ１が露出されるコンタクトホール４８を形成する。コンタクトホール４８は、第１不純物領域Ｓ１の代わりに、第２不純物領域Ｄ１が露出される位置に形成することもある。第１層間絶縁層４６上にコンタクトホール４８を埋め込む導電性物質（図示せず）を積層した後、前記導電性物質の上面を第１層間絶縁層４６が露出されるまで平坦化する。これにより、コンタクトホール４８に導電性プラグ５０が埋め込まれる。
【００８７】
次いで、図１１を参照すれば、第１層間絶縁層４６上に導電性プラグ５０の露出された上面を覆う下部電極層５２を形成する。下部電極層５２は、下記の相変化層５６より融点が高く、第１ゼーベック係数Ｓ１を有する、Ｎ型熱電物質層で形成しうる。
【００８８】
前記Ｎ型熱電物質層は、例えば、ｎ−ＳｉＧｅ層、Ｓｂ２Ｔｅ３−Ｂｉ２Ｔｅ３層、主成分がＧｅＴｅである物質層、主成分がＳｎＴｅである物質層、主成分がＰｂＴｅである物質層及び主成分がＴｅＡｇＧｅＳｂである物質層からなる群のうち選択された何れか一つで形成されうるが、この過程で、必要に応じて、前記物質層に少量のドーピング物質をドーピングしうる。
【００８９】
また、前記Ｎ型熱電物質層はまた、二元系スクッテルダイト構造を有し、ＭＸ３組成（Ｍ＝Ｃｏ，Ｒｈ，またはＩｒ；Ｘ＝Ｐ，Ａｓ，またはＳｂ）を有する物質層で形成されうる。
【００９０】
また、前記Ｎ型熱電物質層は、充填スクッテルダイト構造を有し、ＲＴ４Ｘ１２組成（Ｒ＝ランタノイド、アクチノイドまたはアルカリ土類イオン；Ｔ＝Ｆｅ，Ｒｕ，Ｏｓ、そしてＸ＝Ｐ，Ａｓ，またはＳｂ）を有する物質層で形成されうる。
【００９１】
また、前記Ｎ型熱電物質層は、包接化合物構造を有し、Ａ８Ｂ１６Ｅ３０の組成（Ａ＝アルカリ土類金属；Ｂ＝ＩＩＩ族元素（Ｇａ，Ａｌ）；Ｅ＝Ｓｉ，Ｇｅ，またはＳｎ）に若干のドーピングをした物質層で形成することもある。
【００９２】
前記Ｎ型熱電物質層を形成する物質層のうちＳｂ２Ｔｅ３−Ｂｉ２Ｔｅ３層は、Ｓｂ２Ｔｅ３の含量がＢｉ２Ｔｅ３より少ないことが望ましい。下部電極層５２は、Ｐ型熱電物質層で形成することもある。このような下部電極層５２を形成した後、下部電極層５２上に第２層間絶縁層５４を形成する。第２層間絶縁層５４は、例えば、シリコンオキシナイトライド（ＳｉＯＮ）層で形成しうる。後続工程で形成される相変化層の厚さは、実質的に第２層間絶縁層５４の厚さによって決定される。したがって、第２層間絶縁層５４は、相変化層の厚さを考慮して形成することが望ましい。例えば、第２層間絶縁層５４は、１００ｎｍ以下の厚さに形成され、２０ｎｍほどの厚さに形成しうる。次いで、第２層間絶縁層５４に下部電極層５２が露出されるビアホールｈ１を形成する。ビアホールｈ１は、コンタクトホール４８の上側に形成することが望ましい。
【００９３】
次いで、図１２を参照すれば、第２層間絶縁層５４上にビアホールｈ１を埋め込む相変化層５６を形成する。以後、相変化層５６の上面を所定の研磨方法、例えば、化学機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）方法やエッチバックを利用して研磨する。このような研磨は、第２層間絶縁層５４が露出されるまで実施する。前記研磨結果、相変化層５６のビアホールｈ１の周囲に形成された部分は何れも除去され、相変化層５６は、ビアホールｈ１にのみ残る。図１３は、このような結果を示す。相変化層５６は、下部電極層５２より融点が低く、第２ゼーベック係数Ｓ２を有する物質層、例えば、Ｇｅ２Ｓｂ２Ｔｅ５層またはドーピングされたＧｅ２Ｓｂ２Ｔｅ５層で形成されうる。
【００９４】
次いで、図１４を参照すれば、第２層間絶縁層５４上にビアホールｈ１を埋め込んだ相変化層５６の露出された部分を覆う上部電極層５８を形成する。上部電極層５８は、相変化層５６より融点が高く、かつ第３ゼーベック係数Ｓ３を有するＰ型熱電物質層で形成しうる。
【００９５】
前記Ｐ型熱電物質層は、例えば、ｐ−ＳｉＧｅ層、Ｓｂ２Ｔｅ３−Ｂｉ２Ｔｅ３層、主成分がＧｅＴｅである物質層、主成分がＳｎＴｅである物質層、主成分がＰｂＴｅである物質層及び主成分がＴｅＡｇＧｅＳｂである物質層からなる群のうち選択された何れか一つで形成されうる。前記Ｐ型熱電物質層を形成する過程で、必要に応じて、前記Ｐ型熱電物質層として使われる物質層に少量のドーピング物質をドーピングしうる。
【００９６】
また、前記Ｐ型熱電物質層は、二元系スクッテルダイト構造を有し、ＭＸ３の組成（Ｍ＝Ｃｏ，Ｒｈ，またはＩｒ；Ｘ＝Ｐ，Ａｓ，またはＳｂ）を有する物質層で形成されうる。
【００９７】
また、前記Ｐ型熱電物質層は、充填スクッテルダイト構造を有し、ＲＴ４Ｘ１２組成（Ｒ＝ランタノイド、アクチノイドまたはアルカリ土類イオン；Ｔ＝Ｆｅ，Ｒｕ，Ｏｓ、そして、Ｘ＝Ｐ，Ａｓ，またはＳｂ）を有する物質層でありうる。
【００９８】
また、前記Ｐ型熱電物質層は、包接化合物構造を有し、Ａ８Ｂ１６Ｅ３０の組成（Ａ＝アルカリ土類金属；Ｂ＝ＩＩＩ族元素（Ｇａ，Ａｌ）；Ｅ＝Ｓｉ，Ｇｅ，またはＳｎ）に若干のドーピングをした物質層で形成することもある。
【００９９】
上部電極層５８を前記Ｓｂ２Ｔｅ３−Ｂｉ２Ｔｅ３層で形成する場合、Ｓｂ２Ｔｅ３のの含量は、Ｂｉ２Ｔｅ３より多いことが望ましい。第３ゼーベック係数Ｓ３は、第１ゼーベック係数Ｓ１より大きい（Ｓ３＞Ｓ１）が、第２ゼーベック係数Ｓ２より大きいかまたは小さい（Ｓ３＞Ｓ２またはＳ３＜Ｓ２）。第３ゼーベック係数Ｓ３が第１ゼーベック係数Ｓ１より大きいとき、第１及び第３ゼーベック係数Ｓ，Ｓ３は、前記数式１を満たすことが望ましい。
【０１００】
下部電極層５２が前記Ｎ型熱電物質層で形成され、上部電極層５８が前記Ｐ型熱電物質層で形成されるとき、第１及び第３ゼーベック係数Ｓ１，Ｓ３は、数式１を満たし、前記第１ないし第３ゼーベック係数Ｓ１−Ｓ３は、第１関係（Ｓ１＜Ｓ２＜Ｓ３）を満たすことが望ましいが、第１ないし第３ゼーベック係数Ｓ１−Ｓ３は、第２関係（Ｓ２＜Ｓ１＜Ｓ３）や第３関係（Ｓ１＜Ｓ３＜Ｓ２）を満たすこともある。
【０１０１】
一方、下部電極層５２が前記Ｐ型熱電物質層で形成されうるとしたように、上部電極層５８は、前記Ｎ型熱電物質層で形成されうる。すなわち、上部電極層５８と下部電極層５２とは、相互逆になるタイプの熱電物質層で形成されるという条件を満たす場合、上部電極層５８と下部電極層５２は、前記Ｎ型熱電物質層及び前記Ｐ型熱電物質層のうち何れかで形成してもよい。
【０１０２】
下部電極層５２が前記Ｐ型熱電物質層のうち何れか一つで形成され、上部電極層５８が前記Ｎ型熱電物質層のうち何れか一つで形成されるとき、前記ゼーベック係数の関係式で、参照符号Ｓ１は、上部電極層５８のゼーベック係数を、Ｓ３は、下部電極層５２のゼーベック係数を表す。したがって、ペルチェ効果が現れる位置も下部電極層５２と上部電極層５８とを形成する熱電物質層のタイプが逆になる前と異なりうる。しかし、動作過程で下部電極層５２と上部電極層５８とを貫通して流れる電流の方向を逆にすれば、ペルチェ効果が現れる位置は変わらない。
【０１０３】
上部電極層５８を形成した後には、上部電極層５８の所定領域上に感光膜パターン（図示せず）を形成する。前記感光膜パターンは、ビアホール５６を覆う位置に形成することが望ましい。前記感光膜パターンをエッチングマスクとして使用して、上部電極層５８、第２層間絶縁層５４及び下部電極層５２を順次にエッチングする。このエッチング後に前記感光膜パターンを除去する。これにより、図３に示したような第１メモリ素子が完成される。
【０１０４】
一方、図１２の相変化層５６に対する平坦化過程で、ビアホールｈ１に充填部分は、図１５に示したように、上面が凹状になりうるが、このような状態で、図１６に示したように、第２層間絶縁層５４上にビアホールｈ１の前記凹状の上面が埋め込まれるように上部電極層５８を形成することもある。
【０１０５】
また、図１５に示した状態で、ビアホールｈ１を埋め込んだ相変化層５６の凹状の上面を平坦にさせた後、第２層間絶縁層５４に上部電極層５８を形成することもある。
【０１０６】
具体的には、図１７に示したように、ビアホールｈ１を埋め込んだ上面が凹状に形成された相変化層５６の周囲の第２層間絶縁層５４の一部を除去して第２層間絶縁層５４の上面の高さを相変化層５６の凹状の上面より低める。このような結果を得るための一つの方法では、図１５に示した結果物を相変化層５６より第２層間絶縁層５４に対してエッチング選択比が優秀なエッチング液を利用して湿式エッチングしうる。
【０１０７】
このように、第２層間絶縁層５４の上面の高さが低くなることによって、ビアホールｈ１を埋め込んだ相変化層５６は、図１７のように上方に突出した形態になる。この状態で、相変化層５６の前記突出した部分を研磨して除去する。これにより、相変化層５６の上面は、図１３に示したように平坦になる。以後には、図１４に示したように、第２層間絶縁層５４上に上部電極層５８を形成しうる。
【０１０８】
次いで、図１８ないし図２１を参照して本発明の第２メモリ素子の製造方法を説明する。
【０１０９】
図１８を参照すれば、前記第１メモリ素子の製造方法によって第１層間絶縁層４６にコンタクトホール４８を形成し、コンタクトホール４８を導電性プラグ５０で埋め込む。次いで、第１層間絶縁層４６上に下部電極６０を形成する。下部電極６０は、前記第１メモリ素子の製造方法で説明した下部電極層５２を形成する熱電物質層で形成されうる。
【０１１０】
図１９を参照すれば、第１層間絶縁層４６上に下部電極６０を覆う第２層間絶縁層６２を形成する。第２層間絶縁層６２は、第１層間絶縁層４６と同じ物質で形成されうる。第２層間絶縁層６２に下部電極６０が露出されるビアホールｈ２を形成した後、図２０に示したように、ビアホールｈ２を下部電極コンタクト層６４で埋め込む。このとき、下部電極コンタクト層６４を形成する過程で下部電極コンタクト層６４の上面は、必要に応じて、凹状にあるいは平坦に形成しうる。下部電極コンタクト層６４は、下部電極６０と同じ特性を有する熱電物質で形成することが望ましい。したがって、下部電極コンタクト層６４は、下部電極６０と同じゼーベック係数を有することが望ましい。
【０１１１】
次いで、図２１に示したように、第２層間絶縁層６２上に下部電極コンタクト層６４の露出された面を覆う相変化層５６を形成し、相変化層５６上に上部電極層５８を積層する。相変化層５６と上部電極層５８とは、前記第１メモリ素子の製造方法で説明した通りである。上部電極層５８を形成した後、上部電極層５８上にストレージノード領域を限定する感光膜パターン（図示せず）を形成し、これをエッチングマスクとして上部電極層５８及び相変化層５６を順次にエッチングする。このようなエッチング後、前記感光膜パターンは除去する。これにより、図５に示したような形態の第２メモリ素子が完成される。
【０１１２】
前記説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施例の例示として解釈されねばならない。例えば、当業者ならば、前述したＰ型及びＮ型熱電物質以外の他の熱電物質で下部電極５２ａ、下部電極コンタクト層６４及び上部電極５８ａを形成しうる。そして、相変化層５６をＧＳＴ層以外の他の物質層に代替することもできる。また、このようなＰＲＡＭにおいて、リセット電流とセット電流とを逆方向に印加する動作方法を試みることもある。そのため、本発明の範囲は、説明された実施例によって決定されず、特許請求の範囲に記載された技術的思想によって決定されねばならない。
【０１１３】
前述したように、本発明のＰＲＡＭにおいて、ストレージノードの下部電極５２ａ及び上部電極５８ａあるいは下部電極コンタクト層６４及び上部電極５８ａは、相互逆になるタイプの熱電物質からなっている。そして、下部電極５２ａ（または下部電極コンタクト層６４）、相変化層５６及び上部電極５８ａのゼーベック係数Ｓ１，Ｓ２，Ｓ３は、第１関係（Ｓ１＜Ｓ２＜Ｓ３）、第２関係（Ｓ２＜Ｓ１＜Ｓ３）または第３関係（Ｓ１＜Ｓ３＜Ｓ２）を満たす。
【０１１４】
これにより、下部電極５２ａと相変化層５６との界面、上部電極５８ａと相変化層５６との界面、または上下部電極と相変化層５６との間の二つの界面でゼーベック係数差に起因したペルチェ熱が発生する。
【産業上の利用可能性】
【０１１５】
本発明は、不揮発性メモリ素子が使われる全ての電子製品に使われうる。例えば、コンピュータ、各種の携帯用電子製品（携帯電話機、ノート型パソコン、デジタルカメラ、ゲーム機、動画プレイヤ、カムコーダ、ＰＤＡ、ＧＰＳ、ＭＰ３など）、デジタル家電製品（ＴＶ、洗濯機、冷蔵庫、掃除機など）に使われうる。
【図面の簡単な説明】
【０１１６】
【図１】従来の技術によるＰＲＡＭの断面図である。
【図２】図１のＰＲＡＭの動作方法を示す断面図である。
【図３】本発明の第１実施例によるＰＲＡＭの断面図である。
【図４】図３のメモリ素子で相変化層の上面が凹な場合を示す断面図である。
【図５】本発明の第２実施例によるＰＲＡＭの断面図である。
【図６】本発明の実験に使われた本発明のメモリ素子を代表するストレージノードと比較のために使われた従来のメモリ素子のストレージノードとの断面図である。
【図７】本発明の実施例によるＰＲＡＭの動作方法を示す断面図である。
【図８】本発明の実施例によるＰＲＡＭの動作方法を示す断面図である。
【図９】本発明の実施例によるＰＲＡＭの動作方法を示す断面図である。
【図１０】本発明の第１実施例によるメモリ素子の製造方法を工程別に示す断面図である。
【図１１】本発明の第１実施例によるメモリ素子の製造方法を工程別に示す断面図である。
【図１２】本発明の第１実施例によるメモリ素子の製造方法を工程別に示す断面図である。
【図１３】本発明の第１実施例によるメモリ素子の製造方法を工程別に示す断面図である。
【図１４】本発明の第１実施例によるメモリ素子の製造方法を工程別に示す断面図である。
【図１５】本発明の第１実施例によるメモリ素子の製造方法を工程別に示す断面図である。
【図１６】本発明の第１実施例によるメモリ素子の製造方法を工程別に示す断面図である。
【図１７】本発明の第１実施例によるメモリ素子の製造方法を工程別に示す断面図である。
【図１８】本発明の第２実施例によるメモリ素子の製造方法を工程別に示す断面図である。
【図１９】本発明の第２実施例によるメモリ素子の製造方法を工程別に示す断面図である。
【図２０】本発明の第２実施例によるメモリ素子の製造方法を工程別に示す断面図である。
【図２１】本発明の第２実施例によるメモリ素子の製造方法を工程別に示す断面図である。
【符号の説明】
【０１１７】
４０  基板
４２  ゲート酸化膜
４４  ゲート電極
４７  第１層間絶縁層
４８  コンタクトホール
５０  導電性プラグ
５２ａ  下部電極
５４  第２層間絶縁層
５６  相変化層
５８ａ  上部電極
ｈ１  ビアホール
Ｄ１  第２不純物領域
Ｓ１  第１不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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