(57)【要約】【課題】半導体装置が高速化に伴って小型高密度化されても電源／グランド間のノイズを低減すること。【解決手段】半導体チップと電気的に接続される電源配線層６とグランド配線層４に挟まれた第２誘電体層５に誘電損失tanδが０．２以上の誘電体材料を用い、第２誘電体層５で発生した伝送損失が電源配線層６のローパスフィルタとして作用するように構成され、半導体チップと電気的に接続される信号配線層２とグランド配線層４に挟まれた第１誘電体層３を有し、第１誘電体層３には、第２誘電体層５の誘電損失tanδ未満の誘電体材料を用いた。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体チップと電気的に接続される電源配線層とグランド配線層に挟まれた誘電体層に誘電損失tanδが０．２以上の誘電体材料を用いたことを特徴とする半導体装置。
【請求項２】
前記誘電体層で発生した伝送損失が前記電源配線層のローパスフィルタとして作用するように構成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体チップと電気的に接続される信号配線層と前記グランド配線層に挟まれた他の誘電体層を有し、
前記他の誘電体層には、前記誘電体層の誘電損失tanδ未満の誘電体材料を用いたことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
半導体チップと電気的に接続される信号配線層とグランド配線層に挟まれた誘電体層に誘電損失tanδが０．２以上の誘電体材料を用いたことを特徴とする半導体装置。
【請求項５】
前記誘電体層で発生した伝送損失が前記信号配線層で発生したノイズを低減するように構成されることを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源／グランド間または信号線のノイズを低減する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置は、動作速度の高速化、低消費電力化が進められており、それに伴い配線基板の電源／グランド間に生じるノイズが信号伝送に与える影響度が増してきており、従来問題視する必要がなかった様々な問題が発生している。その中にSignal Integrity（ＳＩ）、Power Integrity（ＰＩ）がある。ＳＩは、半導体装置における信号伝送時の伝送波形の品質を確保することであり、広い周波数成分を持つディジタル信号をいかに劣化させずに伝送するかが大きな問題である。ＰＩは、電源の品質を確保することであり、電源が安定した状態でないと、それに接続されている信号への電力供給不足、信号波形の乱れ、放射ノイズの発生原因となる。
【０００３】
信号劣化には様々な要因があり、その中の一つに、信号／グランド間の誘電体の誘電損失による信号波形の減衰がある。図６を用いて、劣化した信号波形とその原因について説明する。図６（Ａ）を参照すると、信号波形１０１は、理想的な信号波形であり、立ち上がり、電圧の安定状態、立ち下がりが直線で描かれる矩形波となっている。図６（Ｂ）を参照すると、信号波形１０２は、誘電損失の影響を受けた後の信号波形であり、誘電損失の影響を受け矩形波のエッジ部分が丸くなっている。この丸みが大きくなるとアイパターンの開口部分が狭くなり信号伝送に支障をきたす。そこで、このような問題を防止するために、従来においては、信号／グランド間の誘電体に比誘電率（εｒ）の低い材料や、誘電損失（tanδ；コンダクタンスとキャパシタンスの比）の低い材料を用いていた。
【０００４】
電源／グランド間に生じるノイズの例として、同時スイッチングノイズがある。図７を用いて、同時スイッチングノイズについて説明する。図７に示すような電子回路において、トランジスタ１０８が全て同時に切り替わった場合、配線１０７ａ、１０７ｂ、１０７ｃ、…、１０７ｎに電流が同時に流れることになる。すなわち、ＶＤＤ配線１０５に流れる電流Ｉは、配線１０７ａ、１０７ｂ、１０７ｃ、…、１０７ｎの全てに電流が供給されなければならない。その結果、ＶＤＤ配線１０５に大電流が流れることによって、起電力が大きくなり、ノイズが発生する。これが同時スイッチングノイズである。このような問題の対処方法として、電源／グランド面積を広げるために多層基板を使用したり、バイパスコンデンサ（パスコン）を実装すること等で対応してきた。
【０００５】
例えば、特許文献１では、信号配線間の電気容量が信号配線とグランド配線との間の電気容量より小さくなるように、信号配線とグランド配線との間に高誘電率部を配置し、信号配線間に低誘電率部を配置することによって対応している。特許文献２では、半導体基板と信号配線層との間に、グランドレベル又は電源電圧レベルに固定されたシールド用メタル層３１を積層することによって対応している。特許文献３では、基板の表裏面のうち少なくとも表面に信号ラインを設け、基板の内部に、信号ラインに第１の絶縁層を介して対向するようにグランド層を設け、基板の内部において、２つのグランド層間に第２の絶縁層を介して挟まれるように電源ラインを設け、第１の絶縁層４の誘電率εを５以下とし、第２の絶縁層を透磁率μを２以上、誘電率εを１０以上とすることによって対応している。特許文献４では、電源配線層を２層のグランド層で挟み、かつ、電源配線の周囲を磁性体で囲むことによって対応している。
【０００６】
【特許文献１】特開平９−３２１１７６号公報
【特許文献２】特開２０００−２８６３８５号公報
【特許文献３】特開２００１−７７５３９号公報
【特許文献４】特開２０００−１８３５４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、信号／グランド間の誘電体の誘電損失が少ないと、信号波形の挙動が顕著になり、リンギング（各伝送線路やコンポーネントの接続の際に発生するインピーダンス不整合による多重反射）や、オーバーシュート・アンダーシュートによるノイズが信号配線に発生しやすくなる。図６（Ｃ）を参照すると、信号波形のオーバーシュート部分１０３、アンダーシュート部分１０４ともに、ドライバから出力される信号が立ち上がり・立ち下がりに定常的なハイ・ローレベルを瞬時的に上回るために発生する。これによっても、信号波形は劣化し、信号伝送は正常にできなくなる。
【０００８】
また、半導体装置の高速化に伴う小型高密度化によって、電源／グランド面積を広くしたり、パスコンを設置するスペースを確保したりすること等ができなくなってきた。このため、上記対処方法以外の方法によって、電源／グランド面積やパスコン設置スペースを大きくすることなく電源／グランド間ノイズを低減する対処が必要である。
【０００９】
本発明の主な課題は、半導体装置が高速化に伴って小型高密度化されても電源／グランド間または信号線のノイズを低減することである。
【課題を解決するための手段】
【００１０】
本発明の第１の視点においては、半導体装置において、半導体チップと電気的に接続される電源配線層とグランド配線層に挟まれた誘電体層に誘電損失tanδが０．２以上の誘電体材料を用いたことを特徴とする。
【００１１】
本発明の前記半導体装置において、前記誘電体層で発生した伝送損失が前記電源配線層のローパスフィルタとして作用するように構成されることが好ましい。
【００１２】
本発明の前記半導体装置において、前記半導体チップと電気的に接続される信号配線層と前記グランド配線層に挟まれた他の誘電体層を有し、前記他の誘電体層には、前記誘電体層の誘電損失tanδ未満の誘電体材料を用いることが好ましい。
【００１３】
本発明の第２の視点においては、半導体装置において、半導体チップと電気的に接続される信号配線層とグランド配線層に挟まれた誘電体層に誘電損失tanδが０．２以上の誘電体材料を用いたことを特徴とする。
【００１４】
本発明の前記半導体装置において、前記誘電体層で発生した伝送損失が前記信号配線層で発生したノイズを低減するように構成されることが好ましい。
【発明の効果】
【００１５】
本発明（請求項１−３）によれば、誘電体層で発生した伝送損失によって、電源／グランド間のノイズを低減することが可能となる。
【００１６】
本発明（請求項４、５）によれば、誘電体層で発生した伝送損失によって、信号配線層のノイズを低減することができる。
【発明を実施するための最良の形態】
【００１７】
（実施形態１）
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構成を模式的に示した部分断面図である。
【００１８】
半導体装置１は、回路パターンが形成された半導体チップ（図示せず）をパッケージ基板に実装した半導体パッケージ（例えば、マイコン、メモリ等）や、半導体パッケージを回路基盤に実装した実装ボード（例えば、メモリモジュール、マザーボード等）に適用される。半導体装置１は、パッケージ基板、回路基盤等の多層配線部分において、信号配線層２と、第１誘電体層３と、グランド配線層４と、第２誘電体層５と、電源配線層６と、を有する。
【００１９】
信号配線層２は、導体よりなる信号用の配線層であり、第１誘電体層３上に所定のパターンに形成されて配されている。信号配線層２は、半導体チップ（図示せず）の信号用端子と電気的に接続される。信号配線層２には、例えば、Ｃｕ等の金属を用いることができる。信号配線層２の厚さは、例えば、０．０１〜０．０３ｍｍにすることができる。
【００２０】
第１誘電体層３は、誘電体（絶縁体）よりなる層であり、信号配線層２とグランド配線層４の間に配されている。第１誘電体層３には、例えば、誘電損失tanδ＝０．０２〜０．０３の誘電体材料ＦＲ４（Flame Retardant Type；ガラス繊維とエポキシ樹脂の複合材料からなる難燃性の材料）や、ＦＲ４よりも大きな誘電損失（tanδ＝０．０３以上）の誘電体材料を用いることができる。第１誘電体層３の厚さは、例えば、０．０２〜０．０８ｍｍにすることができる。
【００２１】
グランド配線層４は、導体よりなるグランド用の配線層であり、第１誘電体層３と第２誘電体層５の間に配されている。グランド配線層４は、半導体チップ（図示せず）のグランド用端子と電気的に接続される。グランド配線層４には、例えば、Ｃｕ等の金属を用いることができる。グランド配線層４の厚さは、例えば、０．０１〜０．０３ｍｍにすることができる。
【００２２】
第２誘電体層５は、第１誘電体層３に用いられる誘電体と異なる種類の誘電体（絶縁体）よりなる層であり、グランド配線層４と電源配線層６の間に配されている。第２誘電体層５には、ＦＲ４より大きな誘電損失（tanδ＝０．２以上）の誘電体材料が用いられる。第２誘電体層５の材料の例として、フェノール樹脂（tanδ＝０．０５〜０．１）、ポリ塩化ビニル樹脂等の有機系樹脂に、金属粒子、カーボン等の導体粒子を混合した複合化材料であって、有機系樹脂および導体粒子の組成を変えて誘電損失tanδを０．２以上に調整した材料が挙げられる。第２誘電体層５の厚さは、例えば、０．０２〜０．０８ｍｍにすることができる。なお、第２誘電体層５は、例示した誘電体材料以外の材料によって誘電損失tanδが０．２以上であればよいものとする。また、第２誘電体層５の材料特性は、誘電損失tanδのみに着目しており、誘電率や透磁率は問わないものとする。
【００２３】
電源配線層６は、導体よりなる電源用の配線層であり、第２誘電体層５のグランド配線層４側の面の反対面側に配されている。電源配線層６は、半導体チップ（図示せず）の電源用端子と電気的に接続される。電源配線層６には、例えば、Ｃｕ等の金属を用いることができる。電源配線層６の厚さは、例えば、０．０１〜０．０３ｍｍにすることができる。
【００２４】
実施形態１に係る半導体装置の動作について説明する。電源配線層６およびグランド配線層４が通電しているときに、第２誘電体層５で発生した伝送損失が電源配線層６のローパスフィルタとして作用し、電源配線層６とグランド配線層４で発生したノイズを低減する。
【００２５】
次に、第２誘電体層５の誘電体の作用について図面を用いて説明する。図２は、本発明の実施形態１に係る半導体装置のグランド配線層、第２誘電体層、および電源配線層のみをシミュレーションモデル化したものの断面図である。図３は、図２の電源配線層とグランド配線層の間の伝送損失を説明するための電磁界シミュレーションによって求めたグラフである。図４は、本発明の実施形態１に係る半導体装置の動作周波数１ＧＨｚでのドライバ駆動時の電源／グランド間のノイズを説明するためのグラフである。
【００２６】
図２のシミュレーションモデルにおいて、グランド配線層１４には、大きさ＝１ｍｍ×１ｍｍ×０．０２ｍｍ（縦×横×高さ）、導電率＝５．８×１０７（Siemens／ｍ）、透磁率＝1（Ｈ／ｍ）のＣｕを使用した。第２誘電体層１５には、大きさ＝１ｍｍ×１ｍｍ×０．０５ｍｍ（縦×横×高さ）、誘電率＝３．４、誘電損失tanδ＝０．０２（比較例；低tanδ材料）と１．００（実施例；高tanδ材料）の２種類の誘電体材料を使用した。電源配線層１６には、大きさ＝１ｍｍ×１ｍｍ×０．０２ｍｍ（縦×横×高さ）、導電率＝５．８×１０７（Siemens／ｍ）、透磁率＝1（Ｈ／ｍ）のＣｕを使用した。
【００２７】
解析空間１７は、シミュレーションの解析空間であり、大きさは、３ｍｍ×３ｍｍ×１ｍｍ（縦×横×高さ）の空気とした。グランド配線層１４、第２誘電体層１５、電源配線層１６は、解析空間１７の中心になるように配置している。解析空間１７の表面は、境界条件として、完全伝導面（伝導率＝∞）とした。
【００２８】
シミュレータは、ＡＮＳＯＦＴ社製高周波３次元電磁界シミュレータ（ＨＦＳＳ）を使用し、解析周波数範囲＝５０ＭＨｚから１０ＧＨｚで解析した。
【００２９】
図３の伝送損失曲線１８は、誘電損失tanδが１．００の場合（実施例）の伝送損失（Ｓ２１）であり、伝送損失曲線１９は誘電損失tanδが０．０２の場合（比較例）の伝送損失（Ｓ２１）である。１ＧＨｚにおける減衰量差２０は１ｄＢであるのに対して、５ＧＨｚにおける減衰量差２１は約３ｄＢである。
【００３０】
図４の信号波形２２は、比較例に係る半導体装置（低tanδ材料を使用）について、電源／グランド間にノイズが発生している状態の電圧波形を時間軸変化で示した信号波形である。グラフ２３は、比較例に係る信号波形２２をフーリエ変換（矢印Ａ）によって周波数軸に変換し、ノイズの周波数成分を示したグラフである。グラフ２３から分かるように、ノイズは、主に、動作周波数である１ＧＨｚとその高長波成分からなり、高い周波数成分でその傾向が強い。
【００３１】
図４のグラフ２４は、実施例に係る半導体装置（高tanδ材料を使用）について、電源／グランド間にノイズが発生している状態の電圧波形を周波数成分に変換したグラフである。グラフ２４では、動作周波数の高長波である５ＧＨｚの成分が大きく減少している。信号波形２５は、実施例に係るグラフ２４を逆フーリエ変換（矢印Ｂ）することによって、ノイズの時間軸変化を求めた信号波形である。比較例に係る信号波形２２に比べて、実施例に係る信号波形２５は、電圧振幅が小さくなり、ノイズが低減される。これは、実施例の方が誘電損失tanδが大きいために、電源での伝送損失が大きくなり、デバイスの高速動作時に発生した高周波のノイズ成分が熱等に変換されたためである。
【００３２】
実施形態１によれば、信号の同時切り換えによって発生する電源／グランド間のノイズを効率良く低減することができる。多層配線部分の配線パターン上を高速動作信号が通過する場合、ノイズ電流の大部分は高周波成分からなる。同様に、電源配線層に流れる電流ノイズも大部分が高周波成分からなる（図４の２３参照）。そして、誘電体によって生じる誘電損失は、高周波ほど損失の割合が増加するため（図３の１９、２０参照）、高周波における電圧が小さくなることによってノイズが低減できる（図４の２４参照）。つまり、誘電体に一般的なＦＲ４（tanδ＝０．０２〜０．０３）より誘電損失（tanδ）が高い材料を使用することによって、ローパスフィルタのような振る舞いをし、これによって、電源／グランド間の高周波成分を吸収し、ノイズを減らすことができる。
【００３３】
（実施形態２）
次に、本発明の実施形態２に係る半導体装置について図面を用いて説明する。図５は、本発明の実施形態２に係る半導体装置の構成を模式的に示した部分断面図である。
【００３４】
実施形態１においては、電源配線層とグランド配線層の間の誘電体層に高誘電損失材料を用いたのに対し、実施形態２では信号配線層とグランド配線層の間の誘電体層に高誘電損失材料を用いている。
【００３５】
半導体装置２７は、回路パターンが形成された半導体チップをパッケージ基板に実装した半導体パッケージ（例えば、マイコン、メモリ等）や、半導体パッケージを回路基盤に実装した実装ボード（例えば、メモリモジュール、マザーボード等）である。半導体装置２７は、パッケージ基板、回路基盤等の配線基板部分において、信号配線層２８と、第１誘電体層２９と、グランド配線層３０と、を有する。
【００３６】
信号配線層２８は、導体よりなる信号用の配線層であり、第１誘電体層２９上に所定のパターンに形成されて配されている。信号配線層２８には、例えば、Ｃｕ等の金属を用いることができる。信号配線層２８の厚さは、例えば、０．０１〜０．０３ｍｍにすることができる。
【００３７】
第１誘電体層２９は、誘電体（絶縁体）よりなる層であり、信号配線層２８とグランド配線層３０の間に配されている。第１誘電体層２９には、実施形態１の第２誘電体層（図１の５）に用いられる誘電体材料と同じ誘電損失（tanδ＝０．２以上）の誘電体材料が用いられる。第１誘電体層２９の厚さは、例えば、０．０２〜０．０８ｍｍにすることができる。なお、第１誘電体層２９は、信号品質の劣化しない程度に誘電損失を大きくし、各デバイス（半導体チップ）の特性に依存して誘電損失の値を変更することになる。
【００３８】
グランド配線層３０は、導体よりなるグランド用の配線層であり、第１誘電体層２９の信号配線層２８側の面の反対面に配されている。グランド配線層４には、例えば、Ｃｕ等の金属を用いることができる。グランド配線層３０の厚さは、例えば、０．０１〜０．０３ｍｍにすることができる。
【００３９】
実施形態２に係る半導体装置の動作について説明する。信号配線層２８およびグランド配線層３０が通電しているときに、第１誘電体層２９で発生した伝送損失が信号配線層２８で発生したノイズを低減する。
【００４０】
実施形態２によれば、実施形態１と同様な効果を奏する。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態１に係る半導体装置の構成を模式的に示した部分断面図である。
【図２】本発明の実施形態１に係る半導体装置のグランド配線層、第２誘電体層、および電源配線層のみをシミュレーションモデル化したものの断面図である。
【図３】図２の電源配線層とグランド配線層の間の伝送損失を説明するための電磁界シミュレーションによって求めたグラフである。
【図４】本発明の実施形態１に係る半導体装置の動作周波数１ＧＨｚでのドライバ駆動時の電源／グランド間のノイズを説明するためのグラフである。
【図５】本発明の実施形態２に係る半導体装置の構成を模式的に示した部分断面図である。
【図６】半導体装置の信号配線に流れる信号波形を示した模式図であり、（Ａ）は理想パターン、（Ｂ）は誘電体の損失の影響を受けたときのパターン、（Ｃ）は誘電体の損失が少ないときのパターンである。
【図７】同時スイッチングノイズを説明するための電子回路である。
【符号の説明】
【００４２】
１、２７  半導体装置
２、２８  信号配線層
３、２９  第１誘電体層
４、１４、３０  グランド配線層
５、１５  第２誘電体層
６、１６  電源配線層
１７  解析空間
１８、１９  伝送損失曲線
２０、２１  減衰量差
２２、２５  信号波形
２３、２４  グラフ
１０１、１０２  信号波形
１０３  オーバーシュート部分
１０４  アンダーシュート部分
１０５  ＶＤＤ配線
１０６  ＶＳＳ配線
１０７、１０７ａ、１０７ｂ、１０７ｃ、１０７ｎ  配線
１０８  トランジスタ
１０９  ＬＳＩ
１１０  パッケージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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