(57)【要約】【課題】形状を大型化することなく高域の阻止帯域特性を得ることが可能なストリップラインタイプのフィルタを提供する。【解決手段】基板１５の裏面全面に配置された裏面グランド電極１４と、基板１５の表面に配置された信号線１１と、信号線１１の両側に配置された表面グランド電極１２ａ及び表面グランド電極１２ｂとを具備するコプレナ線路において、裏面グランド電極１４と表面グランド電極１２ａ或いは１２ｂとを、複数のスルーホール１３ａ，１３ｂ内に形成された導体１３ａａ，１３ｂａを通じて電気的に接続する。そして、この際、複数のスルーホール１３ａと１３ｂを、信号線１１に対して線対称に構成する。【選択図】図１
2007189450.tif 000002
【特許請求の範囲】
【請求項１】
帯域阻止フィルタにおいて、
電気回路基板の裏面全面に配置された裏面グランド電極と、
前記電気回路基板の表面に配置された信号線と、
前記信号線の両側に配置された第１表面グランド電極及び第２表面グランド電極と、
前記裏面グランド電極と前記第１表面グランド電極とを電気的に接続する複数の第１導体と、
前記裏面グランド電極と前記第２表面グランド電極とを電気的に接続する複数の第２導体と、を具備し、
前記第１導体と前記第２導体とは、前記信号線に対して線対称に形成されている、
ことを特徴とする帯域阻止フィルタ。
【請求項２】
帯域阻止フィルタにおいて、
電気回路基板の裏面全面に配置された裏面グランド電極と、
前記電気回路基板の表面に配置された複数の信号線と、
最外側の前記信号線の外側にそれぞれ配置された第１表面グランド電極及び第２表面グランド電極と、
前記裏面グランド電極と前記第１表面グランド電極とを電気的に接続する複数の第１導体と、
前記裏面グランド電極と前記第２表面グランド電極とを電気的に接続する複数の第２導体と、を具備し、
前記第１導体と前記第２導体とは、前記複数の信号線の中心線に対して線対称に形成されている、
ことを特徴とする帯域阻止フィルタ。
【請求項３】
請求項１又は２に記載の帯域阻止フィルタにおいて、
前記第１導体間の間隔、及び、前記第２導体間の間隔は、阻止波長をλとし、前記電気回路基板の波長短縮率をｖｐとした場合において、λ／２・ｖｐである、
ことを特徴とする帯域阻止フィルタ。
【請求項４】
請求項１から３の何れかに記載の帯域阻止フィルタにおいて、
前記第１導体及び前記第２導体は、それぞれ３個以上形成され、
前記電気回路基板上の第１領域における前記第１導体間の間隔は、前記電気回路基板上の第２領域における前記第１導体間の間隔と相違し、
前記第１領域における前記第２導体間の間隔は、前記第２領域における前記第２導体間の間隔と相違する、
ことを特徴とする帯域阻止フィルタ。
【請求項５】
請求項１から４の何れかに記載の帯域阻止フィルタを用いた通信機器。
【請求項６】
請求項１から４の何れかに記載の帯域阻止フィルタの阻止帯域を変更する阻止帯域変更方法であって、
前記第１導体の一部、及び、前記第２導体の一部の電気的な導通を断つことにより阻止帯域を変更する、
ことを特徴とする阻止帯域変更方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所望の周波数帯域の信号を除去する帯域阻止フィルタ、それを利用した通信機器及び帯域阻止フィルタの阻止帯域変更方法に関する。
【背景技術】
【０００２】
特許文献１には、マイクロストリップ線路の脇にグランド・スルーホール付きの円形または多角形のパターンを配置することによって所望の周波数特性を実現する帯域阻止フィルタが開示されている。この構成では、スルーホールの内径とパターンのランド径とを調整することにより、所望の周波数特性を実現する。
【非特許文献１】特開２００１−１１１３０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、特許文献１の構成では、スルーホールの内径とパターンのランド径が大きくなるほど共振周波数（阻止中心周波数）が高くなる。そのため、阻止中心周波数が高域になればなるほど、スルーホールの内径及びパターンのランド径を大きくしなければならず、帯域阻止フィルタ全体の大きさも大型化してしまう。すなわち、特許文献１の構成では、高域に阻止中心周波数を有する帯域阻止フィルタを小型化することは困難であった。
本発明はこのような点に鑑みてなされたものであり、形状を大型化することなく高域の阻止帯域特性を得ることが可能な帯域阻止フィルタを提供することを目的とする。
【課題を解決するための手段】
【０００４】
第１の本発明では上記課題を解決するために、電気回路基板の裏面全面に配置された裏面グランド電極と、電気回路基板の表面に配置された信号線と、信号線の両側に配置された第１表面グランド電極及び第２表面グランド電極と、裏面グランド電極と第１表面グランド電極とを電気的に接続する複数の第１導体と、裏面グランド電極と第２表面グランド電極とを電気的に接続する複数の第２導体と、を具備し、第１導体と第２導体とは、信号線に対して線対称に形成されている帯域阻止フィルタが提供される。なお、電気回路基板の裏面とは、電気回路基板の何れか一方の面を意味し、電気回路基板の表面とは、電気回路基板の裏面と反対の面を意味する。
【０００５】
この構成の帯域阻止フィルタの周波数特性は、第１導体間の間隔及び第２導体間の間隔によって定まる。また、その間隔は阻止帯域が高域になるほど狭くなる。よって、形状を大型化することなく高域の阻止帯域特性を得ることができる。
また、第２の本発明では上記課題を解決するために、帯域阻止フィルタにおいて、電気回路基板の裏面全面に配置された裏面グランド電極と、電気回路基板の表面に配置された複数の信号線と、最外側の信号線の外側にそれぞれ配置された第１表面グランド電極及び第２表面グランド電極と、裏面グランド電極と第１表面グランド電極とを電気的に接続する複数の第１導体と、裏面グランド電極と第２表面グランド電極とを電気的に接続する複数の第２導体と、を具備し、第１導体と第２導体とは、複数の信号線の中心線に対して線対称に形成されている帯域阻止フィルタが提供される。
【０００６】
このように、複数の信号線を構成した場合であっても、その周波数特性は、第１導体間の間隔及び第１導体間の間隔によって定まる。また、その間隔は阻止帯域が高域になるほど狭くなる。よって、形状を大型化することなく高域の阻止帯域特性を得ることができる。
また、第１ないし２の本発明において好ましくは、第１導体間の間隔、及び、第２導体間の間隔は、１／２・ｃ／ｆ・ｖｐ＝λ／２・ｖｐである。なお、ｆは阻止周波数の中心周波数であり、λは阻止波長の中心波長（真空中）であり、ｃは光速であり、ｖｐは電気回路基板の波長短縮率である。また、第１導体間の間隔とは、隣り合う第１導体間の間隔を意味し、第２導体間の間隔とは、隣り合う第２導体間の間隔を意味する。
【０００７】
また、上述の各発明において好ましくは、第１導体及び第２導体は、それぞれ３個以上形成され、電気回路基板上の第１領域における第１導体間の間隔は、電気回路基板上の第２領域における第１導体間の間隔と相違し、第１領域における第２導体間の間隔は、第２領域における第２導体間の間隔と相違する。
この場合、複数の阻止帯域を有する帯域阻止フィルタを実現できる。
また、上述の各発明において好ましくは、第１導体及び第２導体は、電気回路基板を表面から裏面に貫通するスルーホールの内部に形成された導体である。
【０００８】
このような構成とすることにより、第１導体及び第２導体を構成する位置の自由度が向上し、帯域阻止フィルタの最適化が容易になる。
また、上述の各発明において好ましくは、帯域阻止フィルタは通信機器に用いられる。
さらに、好ましくは、上述の各発明の帯域阻止フィルタは、第１導体の一部、及び、第２導体の一部の電気的な導通を断つことにより阻止帯域を変更する。
これにより、帯域阻止フィルタを構成する基板自体を再設計・再製作することなく阻止帯域の変更ができる。
【発明の効果】
【０００９】
以上のように本発明の帯域阻止フィルタは、形状を大型化することなく高域の阻止帯域特性を得ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を実施するための最良の形態を図面を参照して説明する。
本形態の帯域阻止フィルタは、裏面グランド電極を持つグランド付コプレナ線路の表面グランド電極と裏面グランド電極とを、所望の間隔で配置された導体で接続することにより構成される。また、本形態の帯域阻止フィルタの阻止中心周波数は、導体の間隔によって定まる。以下、本発明の各実施の形態を説明する。
【００１１】
〔第１の実施の形態〕
＜構造＞
図１（ａ）は、第１の実施の形態の帯域阻止フィルタ１０の表面側を示した上面図である。また、図１（ｂ）は、図１（ａ）のＡ−Ａ断面図である。さらに、図１（ｃ）は、図１（ａ）に示した帯域阻止フィルタ１０の裏面側を示した底面図である。
図１に示すように、本形態の帯域阻止フィルタ１０は、信号線１１と、表面グランド電極１２ａ，１２ｂ（それぞれ「第１表面グランド電極」及び「第２表面グランド電極」に相当）と、スルーホール１３ａ，１３ｂと、導体１３ａａ，１３ｂａ（それぞれ「第１導体」及び「第２導体」に相当）と、裏面グランド電極１４と、基板１５（「電気回路基板」に相当）とを有している。
【００１２】
ここで、基板１５は、アルミナやガラスエポキシ系等の誘電体板であり、この基板１５の裏面（図１（ｃ）に示す面）全面には、銅、金等の裏面グランド電極１４が配置されている。また、この裏面グランド電極１４が配置された基板１５の裏面の反対面である表面（図１（ａ）に示す面）には、銅、金等からなる一定の幅を持った帯状の信号線１１が配置されている。さらに、この表面における、信号線１１の両側には、表面グランド電極１２ａ，１２ｂが配置されている。なお、表面グランド電極１２ａ，１２ｂは、信号線１１に対して一定の間隙をおいて配置されている。
【００１３】
また、基板１５には、その表面から裏面に貫通するそれぞれ複数のスルーホール１３ａ，１３ｂが形成されている。各スルーホール１３ａは、表面グランド電極１２ａの形成位置に配置され、表面グランド電極１２ａと裏面グランド電極１４とを連結する。また、各スルーホール１３ｂは、表面グランド電極１２ｂの形成位置に配置され、表面グランド電極１２ｂと裏面グランド電極１４とを連結する。そして、全てのスルーホール１３ａ，１３ｂの内部には、それぞれ、銅、金等の導体１３ａａ，１３ｂａが配置される。そして、各導体１３ａａは、裏面グランド電極１４と表面グランド電極１２ａとを電気的に接続し、各導体１３ｂａは、裏面グランド電極１４と表面グランド電極１２ｂとを電気的に接続する。なお、図１では、スルーホール１３ａ，１３ｂの内部に導体１３ａａ，１３ｂａが充填された中実構造を例示しているが、スルーホール１３ａ，１３ｂの内壁表面に導体１３ａａ，１３ｂａの膜を形成した中空構造としてもよい。また、スルーホール１３ａ，１３ｂの断面形状には制限はなく、例えば、丸、三角、四角、六角形等どのような断面形状でもよい。すなわち、本形態の帯域阻止フィルタ１０の特性は、スルーホール１３ａ，１３ｂの断面形状によって殆ど影響されない。
【００１４】
さらに、各スルーホール１３ａと各スルーホール１３ｂとは、信号線１１に対して線対称に形成される。これにより、それらの内部に形成された各導体１３ａａと各導体１３ａｂとも、信号線１１に対して線対称に配置される。また、本形態の場合、各スルーホール１３ａは、信号線１１と略平行な直線上に配置され、各スルーホール１３ａ間の間隔ＳＰ（すなわち、導体１３ａａ間の間隔）は一定である。同様に、各スルーホール１３ｂは、信号線１１と略平行な直線上に配置され、各スルーホール１３ｂ間の間隔ＳＰ（すなわち、導体１３ｂａ間の間隔）は一定である。また、これらのスルーホール間間隔ＳＰ〔ｍ〕は、以下のようになる。
【００１５】
SP=λ／2・vp …(1)
なお、λは帯域阻止フィルタ１０の阻止波長〔ｍ〕の中心波長を意味し、ｖｐは基板１５の波長短縮率を意味する。また、本形態のＳＰは、スルーホールの中心間の距離である。また、波長短縮率ｖｐの設定は、例えば、以下の手順によって行う。まず、スルーホール間間隔ＳＰ’を適当に選択して帯域阻止フィルタ１０を構成し、その阻止中心波長λ’を測定或いはシミュレートする。次に、スルーホール間間隔ＳＰ’及び測定或いはシミュレートされた阻止中心波長λ’を式（１）に代入し、波長短縮率ｖｐを算出する。
【００１６】
また、スルーホール１３ａ，１３ｂの内径にも特に制限はないが、内径が大きくなればなるほど、帯域阻止フィルタ１０の周波数特性や入力インピーダンス特性が悪化する。そのため、スルーホール１３ａ，１３ｂの内径は出来るだけ小さいほうがよい。一方、スルーホール１３ａ，１３ｂの内径が小さくなるほど基板１０の加工は困難となる。よって、スルーホール１３ａ，１３ｂの内径は、その加工が可能な範囲で、できるだけ小さいほうが望ましい。そのようなスルーホール１３ａ，１３ｂの内径として、直径φ０.３〜０.５ｍｍ程度の内径を例示できる。しかし、これは一例であり、必要な加工精度を得られるのであれば、スルーホール１３ａ，１３ｂの内径をこれより小さくしてもよいし、十分なフィルタ特性を得られるのであれば、スルーホール１３ａ，１３ｂの内径をこれよりも大きくしてもよい。
【００１７】
＜製造方法＞
次に、帯域阻止フィルタ１０の製造方法の一例を示す。
まず、ガラスエポキシ等の誘電体基板である基板１５にスルーホール１３ａ，１３ｂを生成する。スルーホール１３ａ，１３ｂを生成は、ドリル加工であってもよいし、レーザ加工であってもよい。次に、公知のメッキ技術等によって、銅、金等の導体膜をスルーホール１３ａ，１３ｂが形成された基板１５の表面に成膜する。そして、フォトリソグラフィ等の公知の技術によって、信号線１１及び表面グランド電極１２ａ，１２ｂのパターンを生成する。
【００１８】
＜フィルタ特性＞
次に、上述のような帯域阻止フィルタ１０のフィルタ特性を示す。
図２（ａ）（ｂ）は、帯域阻止フィルタ１０の減衰特性を例示したグラフである。また、図２（ｃ）は、タイムドメイン反射法（「タイムドメイン法」とも呼ぶ）によって測定した帯域阻止フィルタ１０の入力インピーダンス特性を例示したグラフである。
なお、図２（ａ）（ｂ）における横軸は周波数〔ＧＨｚ〕を示し、縦軸は帯域阻止フィルタ１０の入力信号に対する出力信号の減衰量〔ｄＢ〕を示す。また、図２（ｃ）における横軸は時間〔ｎｓ〕を示し、縦軸は入力インピーダンス〔Ω〕を示す。
【００１９】
また、これらのデータは、基板１５の比誘電率εｒを４．６とし、その厚さｔを０．２ｍｍとし、信号線１１の幅ｗを０．３５ｍｍとし、その長さＬを５０ｍｍとし、信号線１１の表面グランド電極１２ａ，１２ｂまでの距離Ｓを０．４５ｍｍとし、スルーホール１３ａ間の間隔ＳＰ及びスルーホール１３ｂ間の間隔ＳＰを４．８５ｍｍ〔式（１）を適用した場合における阻止中心周波数１５ＧＨｚに相当〕とし、スルーホール１３ａ，１３ｂの内径を、直径φ０．３ｍｍとしたものである。また、厚さｔ、信号線１１の幅ｗ及び長さＬ、信号線１１の表面グランド電極１２ａ，１２ｂまでの距離Ｓ、スルーホール間間隔ＳＰの各部との対応については図１（ａ）を参照。
【００２０】
図２（ａ）（ｂ）に示すように、この例の帯域阻止フィルタ１０は、所望の阻止中心周波数１５ＧＨｚにおいて、約３０ｄＢの阻止特性を有している。一方、１５ＧＨｚ以外の周波数では、ほとんど損失はない（阻止特性を示さない）。この結果から、本発明が良好な帯域阻止フィルタ１０を形成していることがわかる。
また、図２（ｃ）に示すように、帯域阻止フィルタ１０の信号の入力端から出力端までの間において、インピーダンス変動が殆どない。図３に、その比較例を示す。図３（ａ）は、従来の集中定数部品〔キャパシタ（Ｃ）やインダクタ（Ｌ）〕を用いた帯域阻止フィルタの回路構成を示した図である。また、図３（ｂ）は、その入力インピーダンス特性を示したグラフである。なお、図３（ｂ）における横軸は時間〔ｎｓ〕を示し、縦軸は入力インピーダンス〔Ω〕を示す。この図３（ｂ）と図２（ｃ）とを比較すれば明確なように、本形態の帯域阻止フィルタ１０は優れた入力インピーダンス特性を有している。
【００２１】
〔第２の実施の形態〕
次に、本発明における第２の実施の形態について説明する。
本形態は、第１の実施の形態の応用例であり、スルーホール間間隔が異なる阻止帯域フィルタを直列に配置したものである。すなわち、第１導体及び第２導体（本形態では、それぞれスルーホール内に形成）は、それぞれ３個以上形成され、電気回路基板上の第１領域における第１導体間の間隔は、電気回路基板上の第２領域における第１導体間の間隔と相違し、第１領域における第２導体間の間隔は、第２領域における第２導体間の間隔と相違する。なお、本形態では、２種類のスルーホール間間隔ＳＰを有する帯域阻止フィルタについて説明するが、３種類以上のスルーホール間間隔ＳＰを有する構成としてもよい。また、以下では、第１の実施の形態との相違点を中心に説明し、第１の実施の形態と共通する事項については説明を省略する。
【００２２】
＜構造＞
図４は、第２の実施の形態の帯域阻止フィルタ２０の表面側を示した上面図である。
図１に示すように、本形態の帯域阻止フィルタ２０は、信号線２１と、表面グランド電極２２ａ，２２ｂ（それぞれ「第１表面グランド電極」及び「第２表面グランド電極」に相当）と、スルーホール２３ａ〜２３ｄと、導体２３ａａ，２３ｃａ（「第１導体」に相当）と、導体２３ｂａ，２３ｄａ（「第２導体」に相当）と、裏面グランド電極（第１の実施の形態と同様であるため図示せず）と、基板２５（「電気回路基板」に相当）とを有している。
【００２３】
ここで、基板２５の裏面全面には裏面グランド電極が形成され、基板２５の表面には信号線２１が形成され、信号線２１の両側には表面グランド電極２２ａ，２２ｂが形成される。また、裏面グランド電極と表面グランド電極２２ａとは、スルーホール２３ａ，２３ｃ内に形成された導体２３ａａ，２３ｃａによって電気的に接続され、裏面グランド電極と表面グランド電極２２ｂとは、スルーホール２３ｂ，２３ｄ内に形成された導体２３ｂａ，２３ｄａによって電気的に接続される。そして、スルーホール２３ａ，２３ｃとスルーホール２３ｂ，２３ｄと（これにより導体２３ａａ，２３ｃａと導体２３ｂａ，２３ｄａとも）は、信号線２１に対して線対称に構成される。
【００２４】
また、帯域阻止フィルタ２０は、領域αと領域βとを有し、領域αと領域βとでは、スルーホール間間隔が異なる。すなわち、領域αにおけるスルーホール２３ａ間の間隔及びスルーホール２３ｂ間の間隔はＳＰ１であり、領域βにおけるスルーホール２３ｃ間の間隔及びスルーホール２３ｄ間の間隔はＳＰ２である。なお、ＳＰ１は、第１の阻止中心周波数に対応する波長λを前述の式（１）に代入することによって得られ、ＳＰ２は、第２の阻止中心周波数に対応する波長λを前述の式（１）に代入することによって得られる。なお、各部分の詳細や製造方法については第１の実施の形態と同様であるので説明を省略する。また、領域α及び領域βは、同一基板上に構成することとしてもよいが、領域αと領域βとを異なる基板上に構成し、これらを電気的に接続する構成としてもよい。
【００２５】
＜フィルタ特性＞
次に、上述のような帯域阻止フィルタ２０のフィルタ特性を示す。
図５（ａ）（ｂ）は、帯域阻止フィルタ２０の減衰特性を例示したグラフである。また、図５（ｃ）は、タイムドメイン反射法によって測定した帯域阻止フィルタ２０の入力インピーダンス特性を例示したグラフである。
なお、図５（ａ）（ｂ）における横軸は周波数〔ＧＨｚ〕を示し、縦軸は帯域阻止フィルタ２０の入力信号に対する出力信号の減衰量〔ｄＢ〕を示す。また、図５（ｃ）における横軸は時間〔ｎｓ〕を示し、縦軸は入力インピーダンス〔Ω〕を示す。
【００２６】
また、これらのデータは、基板２５の比誘電率εｒを４．６とし、その厚さｔを０．２ｍｍとし、信号線２１の幅ｗを０．３５ｍｍとし、その長さＬを１００ｍｍとし、信号線２１の表面グランド電極２２ａ，２２ｂまでの距離Ｓを０．４５ｍｍとし、スルーホール２３ａ間の間隔ＳＰ１及びスルーホール１３ｂ間の間隔ＳＰ１を４．８５ｍｍ〔式（１）を適用した場合における阻止中心周波数１５ＧＨｚに相当〕とし、スルーホール２３ｃ間の間隔ＳＰ２及びスルーホール１３ｂ間の間隔ＳＰ２を４．３０ｍｍ〔式（１）を適用した場合における阻止中心周波数１７ＧＨｚに相当〕とし、スルーホール２３ａ〜２３ｄの内径を、直径φ０．３ｍｍとしたものである。
【００２７】
図５（ａ）（ｂ）に示すように、この例の帯域阻止フィルタ２０は、所望の阻止中心周波数１５ＧＨｚ，１７ＧＨｚにおいて、約３０ｄＢの阻止特性を有している。一方、１５ＧＨｚ，１７ＧＨｚ以外の周波数では、ほとんど損失はない（阻止特性を示さない）。この結果から、本発明が良好な帯域阻止フィルタ２０を形成していることがわかる。また、図５（ｃ）に示すように、帯域阻止フィルタ２０の信号の入力端から出力端までの間において、インピーダンス変動が殆どない。
【００２８】
〔第３の実施の形態〕
次に、本発明における第３の実施の形態について説明する。
本形態は第１の実施の形態の変形例であり、複数の信号線を有するグランド付コプレナ線路に本発明を適用した例である。
なお、本形態では、２本の信号線を有するグランド付コプレナ線路に本発明を適用した例について説明するが、３本以上の信号線を有するグランド付コプレナ線路に本発明を適用してもよい。また、以下では、第１の実施の形態との相違点を中心に説明し、第１の実施の形態と共通する事項については説明を省略する。
【００２９】
＜構造＞
図６は、第３の実施の形態の帯域阻止フィルタ３０の表面側を示した上面図である。
図６に示すように、本形態の帯域阻止フィルタ３０は、複数の信号線３１ａ，３１ｂからなる差動信号線路３１と、表面グランド電極３２ａ，３２ｂ（それぞれ「第１表面グランド電極」及び「第２表面グランド電極」に相当）と、スルーホール３３ａ，３３ｂと、導体３３ａａ，３３ｂａ（それぞれ「第１導体」及び「第２導体」に相当）と、裏面グランド電極（第１の実施の形態と同様であるため図示せず）と、基板３５（「電気回路基板」に相当）とを有している。
【００３０】
ここで、信号線３１ａ，３１ｂは、銅、金等からなる一定の幅を持った帯状の導体であり、基板３５の表面（図６に示す面）に、所定の間隔をおいて略平行に形成される。また、信号線３１ａ，３１ｂ（「最外側の信号線」に相当）の外側の基板３５表面には、それぞれ表面グランド電極３２ａ，３２ｂ（「第１表面グランド電極」及び「第２表面グランド電極」に相当）が形成される。なお、表面グランド電極３２ａ，３２ｂは、信号線３１ａ，３１ｂの最外側から一定の間隙をおいて配置されている。また、基板３５には、第１の実施の形態と同様に、その表面から裏面に貫通する複数のスルーホール３３ａ，３３ｂが形成され、それらの内部には、それぞれ導体３３ａａ，３３ｂａが形成されている。これにより、表面グランド電極３２ａと裏面グランド電極とが導体３３ａａを介して電気的に接続され、表面グランド電極３２ｂと裏面グランド電極とが導体３３ｂａを介して電気的に接続される。なお、本形態のスルーホール３３ａ，３３ｂは、信号線３１ａ，３１ｂの中心線に対して線対称に配置される。また、スルーホール３３ａ間間隔ＳＰ及びスルーホール３３ｂ間間隔ＳＰは、前述の式（１）によって決定される。その他、各部分の詳細や製造方法については第１の実施の形態と同様であるので説明を省略する。
【００３１】
＜フィルタ特性＞
次に、上述のような帯域阻止フィルタ３０のフィルタ特性を示す。
図７（ａ）（ｂ）は、帯域阻止フィルタ３０の減衰特性を例示したグラフである。また、図７（ｃ）は、タイムドメイン反射法によって測定した帯域阻止フィルタ３０の入力インピーダンス特性を例示したグラフである。
なお、図７（ａ）（ｂ）における横軸は周波数〔ＧＨｚ〕を示し、縦軸は帯域阻止フィルタ３０の入力信号に対する出力信号の減衰量〔ｄＢ〕を示す。また、図７（ｃ）における横軸は時間〔ｎｓ〕を示し、縦軸は入力インピーダンス〔Ω〕を示す。
【００３２】
また、これらのデータは、基板３５の比誘電率εｒを４．６とし、その厚さｔを０．２ｍｍとし、信号線３１ａ，３１ｂの幅ｗを０．２６ｍｍとし、それらの長さＬを５０ｍｍとし、信号線３１ａ，３１ｂ間の間隔ｓｓを０．２４ｍｍとし、信号線３１ａ，３１ｂの際外側から表面グランド電極３２ａ，３２ｂまでの距離Ｓをそれぞれ０．２ｍｍとし、スルーホール３３ａ間の間隔ＳＰ及びスルーホール３３ｂ間の間隔ＳＰを４．９５ｍｍ〔式（１）を適用した場合における阻止中心周波数１５ＧＨｚに相当〕とし、スルーホール１３ａ，１３ｂの内径を、直径φ０．３ｍｍとしたものである。なお、第１の実施の形態で例示した阻止中心周波数１５ＧＨｚに対応するスルーホール間隔ＳＰと、本形態の阻止中心周波数１５ＧＨｚに対応するスルーホール間隔ＳＰとが相違するのは、本形態では、信号線３１ａ，３１ｂ間の結合によって波長短縮率ｖｐが変化するからである。
【００３３】
図７（ａ）（ｂ）に示すように、この例の帯域阻止フィルタ３０は、所望の阻止中心周波数１５ＧＨｚにおいて、約１５ｄＢの阻止特性を有している。一方、１５ＧＨｚ以外の周波数では、ほとんど損失はない（阻止特性を示さない）。この結果から、本発明が良好な帯域阻止フィルタ３０を形成していることがわかる。また、図７（ｃ）に示すように、帯域阻止フィルタ３０の信号の入力端から出力端までの間におけるインピーダンス変化量は±２％程度であり、第１，２の実施の形態と同等の特性となっている。
【００３４】
〔第４の実施の形態〕
次に、本発明における第４の実施の形態について説明する。
本形態は第１の実施の形態の応用例であり、簡単な加工によって帯域阻止フィルタの阻止帯域を変更するものである。具体的には、第１導体（本形態ではスルーホール内に形成）の一部、及び、第２導体（本形態ではスルーホール内に形成）の一部の電気的な導通を断つことにより阻止帯域を変更する。以下では、第１の実施の形態との相違点を中心に説明し、第１の実施の形態と共通する事項については説明を省略する。
図８（ａ）（ｂ）（ｃ）は、本形態の帯域阻止フィルタ４０の表面側を示した上面図である。
【００３５】
＜初期設定＞
本形態では、まず、第１の実施の形態と同様な手順により、図８（ａ）に示すような帯域阻止フィルタ４０を生成する。図８（ａ）の帯域阻止フィルタ４０は、信号線４１と、表面グランド電極４２ａ，４２ｂ（それぞれ「第１表面グランド電極」及び「第２表面グランド電極」に相当）と、スルーホール４３ａ，４３ｂと、導体４３ａａ，４３ｂａ（「第１導体」及び「第２導体」に相当）と、裏面グランド電極（第１の実施の形態と同様であるため図示せず）と、基板４５（「電気回路基板」に相当）とを有している。
【００３６】
ここで、基板４５の裏面全面には裏面グランド電極が形成され、基板４５の表面には信号線４１が形成され、信号線４１の両側には表面グランド電極４２ａ，４２ｂが形成される。また、裏面グランド電極と表面グランド電極４２ａとは、スルーホール４３ａ内に形成された導体４３ａａによって電気的に接続され、裏面グランド電極と表面グランド電極４２ｂとは、スルーホール４３ｂ内に形成された導体４３ｂａによって電気的に接続される。そして、スルーホール４３ａとスルーホール４３ｂと（導体４３ａａと導体４３ｂａと）は、信号線４１に対して線対称に構成される。
【００３７】
なお、本形態の場合、スルーホール４３ａ間間隔ＳＰ及びスルーホール４３ｂ間間隔ＳＰは、以下の式に従って決定する。
SP=c・vp／(2・f1)=(λ1／2)・vp  …(2)
ただし、ｆ１は、阻止中心周波数の設定値として想定する複数の離散的な周波数の公倍数であり、λ1=c／f1である。すなわち、式（２）のようにスルーホール間間隔ＳＰを設定した場合、後述する加工によって帯域阻止フィルタ４０の阻止中心周波数をf1／n（ｎは任意の自然数）に設定可能となる。また、より好ましくは、ｆ１は、阻止中心周波数の設定値として想定する離散的な周波数の最小公倍数であることが望ましい。これにより、生成すべきスルーホール４３ａ，４３ｂの数を最小にできるからである。なお、阻止中心周波数の設定値として想定する複数の離散的な周波数としては、例えば、通信システムで発生が予想されるノイズ周波数（ＶＣＯの発信周波数やその３倍波等）や妨害波周波数を例示できる。
【００３８】
＜阻止中心周波数の設定＞
次に、図８（ａ）のように初期設定された帯域阻止フィルタ４０の阻止中心周波数を変更し、帯域阻止フィルタ４０の阻止中心周波数を所望の周波数に設定する方法について説明する。
この阻止中心周波数の変更は、一部のスルーホール４３ａ，４３ｂ内に形成された導体４３ａａ，４３ｂａの導通を断ち、表面グランド電極４２ａ，４２ｂと裏面グランド電極とを導通させている導体４３ａａ間間隔及び導体４３ｂａ間間隔を所望の阻止中心周波数に対応する間隔にすることによって行う。例えば、阻止中心周波数をf1／nに調整する場合、まず、内径（φ）がスルーホール４３ａ，４３ｂと同等程度のドリル等を用い、隣り合うｎ−１個のスルーホール４３ａ内の導体４３ａａ及びスルーホール４３ｂ内の導体４３ｂａを除去する。次に、それらの１つ隣のスルーホール４３ａ，４３ｂ内の導体４３ａａ，４３ｂａを除去することなく、さらにそれらの隣に続く、隣り合うｎ−１個のスルーホール４３ａ内の導体４３ａａ及びスルーホール４３ｂ内の導体４３ｂａを除去する。このような加工を繰り返し、表面グランド電極４２ａ，４２ｂと裏面グランド電極とを導通させている導体４３ａａ間間隔及び導体４３ｂａ間間隔を、所望の阻止中心周波数f1／nに対応する間隔
SP1=c・vp／(2・f1／n)
にする。なお、これらの加工は、信号線４１に対して線対称に行われる。
【００３９】
図８（ｂ）は、帯域阻止フィルタ４０の阻止中心周波数をf1／2に調整した様子を示した図である。なお、図８（ｂ）では、導体４３ａａを除去したスルーホール４３ａを通し穴４３ａｂと示し、導体４３ｂａを除去したスルーホール４３ｂを通し穴４３ｂｂと示す。この加工により、導体４３ａａ間間隔及び導体４３ｂａ間間隔は、
SP1=c・vp／(2・f1／2)=2SP
となり、阻止中心周波数をf1／2とすることができる。
図８（ｃ）は、帯域阻止フィルタ４０の阻止中心周波数をf1／3に調整した様子を示した図である。この加工により、導体４３ａａ間間隔及び導体４３ｂａ間間隔は、
SP1=c・vp／(2・f1／3)=3SP
となり、阻止中心周波数をf1／3とすることができる。
【００４０】
〔第５の実施の形態〕
次に、本発明における第５の実施の形態について説明する。
第５の実施の形態は、第１の実施の形態の変形例であり、スルーホール内に形成された導体ではなく、基板の側面に所定の間隔で形成された側面電極によって表面グランド電極と裏面グランド電極とを導通させる形態である。なお、以下では、第１の実施の形態との相違点を中心に説明し、第１の実施の形態と共通する事項については説明を省略する。
【００４１】
＜構造＞
図９（ａ）は、第５の実施の形態の帯域阻止フィルタ５０の表面側を示した上面図である。また、図９（ｂ）は、図９（ａ）の帯域阻止フィルタ５０をＢ方向からみた側面図であり、図９（ｃ）は、図９（ａ）の帯域阻止フィルタ５０をＣ方向からみた側面図である。さらに、図９（ｄ）は、図９（ａ）に示した帯域阻止フィルタ５０の裏面側を示した底面図である。
【００４２】
図９に示すように、本形態の帯域阻止フィルタ５０は、信号線５１と、表面グランド電極５２ａ，５２ｂ（それぞれ「第１表面グランド電極」及び「第２表面グランド電極」に相当）と、複数の導体５３ａ，５３ｂ（それぞれ「第１導体」及び「第２導体」に相当）と、裏面グランド電極５４と、基板５５（「電気回路基板」に相当）とを有している。
ここで、基板５５の裏面全面には裏面グランド電極５４が形成され、基板５５の表面には信号線５１が形成され、信号線５１の両側には表面グランド電極５２ａ，５２ｂが形成される。また、裏面グランド電極５４と表面グランド電極５２ａとは、基板５５の側面〔図９（ｃ）側の面〕に形成された複数の導体５３ａによって電気的に接続され、裏面グランド電極５４と表面グランド電極５２ｂとは、基板５５の側面〔図９（ｂ）側の面〕に形成された複数の導体５３ｂによって電気的に接続される。なお、導体５３ａと導体５３ｂとは、信号線５１に対して線対称に構成される。また、導体５３ａ間間隔及び導体５３ｂ間間隔は、所望の阻止中心周波数に応じて前述の式（１）で特定される間隔ＳＰである。なお、信号線５１に対して線対称であれば、導体５３ａ，５３ｂの形状には特に制限はない。このような構成としても第１の実施の形態と同様のフィルタ特性を得ることができる。
【００４３】
〔第６の実施の形態〕
次に、本発明における第６の実施の形態について説明する。
本形態は、第１の実施の形態の応用例である。本形態では、第１の実施の形態の帯域阻止フィルタ１０を配線基板に実装して使用する。なお、以下では、第１の実施の形態との相違点を中心に説明し、第１の実施の形態と共通する部分については説明を省略する。
図１０は、帯域阻止フィルタ１０が配線基板６０に実装された様子を例示した図である。ここで、図１０（ａ）は、配線基板６０に実装された帯域阻止フィルタ１０の上面図である。また、図１０（ｂ）は、帯域阻止フィルタ１０を実装した配線基板６０の底面図である。また、図１０（ｃ）は、図１０（ａ）におけるＤ−Ｄ断面図であり、図１０（ｄ）は、図１０（ｃ）におけるＥ−Ｅ断面図である。なお、帯域阻止フィルタ１０を構成する各部分については、第１の実施の形態と同じであるため、図１と同じ符号を付して説明を省略する。
【００４４】
図１０の例では、帯域阻止フィルタ１０の裏面グランド電極１４側の面が、配線基板６０の裏面〔図１０（ｂ）に示す面の裏側〕に実装される。配線基板６０の表面〔図１０（ｂ）に示す面〕には、電極パターン６３とそれに実装された電子部品６１とが配置されている。また、配線基板６０には、複数のスルーホール６２が形成され、その内部には、導体６２ａが充填されている。そして、配線基板６０のスルーホール６２内の導体６２ａは、電極パターン６３と帯域阻止フィルタ１０の裏面グランド電極１４とを電気的に接続する。
【００４５】
〔第７の実施の形態〕
次に、本発明における第７の実施の形態について説明する。
本形態は、第１の実施の形態の帯域阻止フィルタを利用した通信機器の例示である。
図１１は、第１の実施の形態と同じ構成の帯域阻止フィルタ７１ａ，７１ｂを利用した通信機器７０のブロック図である。
図１１は、ＰＨＳやＤＥＣＴ等のＴＤＤ（Time Division Duplex）方式、ＦＤＭ（Frequency Division Multiplexing）方式、ＣＤＭ（Code Division Multiplexing）方式等の通信機器７０への帯域阻止フィルタの利用例である。この例の通信機器７０は、帯域阻止フィルタ７１ａ，７１ｂと、アンテナ７２と、アンプ７３ａ，７３ｂと、ローパスフィルタ７４と、発信機（ＶＣＯ）７５と、ミキサー７６ａ，７６ｂと、Ａ／Ｄ変換部７７と、Ｄ／Ａ変換部７８とを有している。図１１例では、帯域阻止フィルタ７１ａ，７１ｂは、主に、発信機（ＶＣＯ）７５から漏洩したローカル周波数やその３倍波、ミキサー７６ａ，７６ｂの非線形歪みに基づくノイズ周波数を除去するために利用される。もちろん、帯域阻止フィルタの利用例は、これに限定されるものではない。
【００４６】
なお、本発明は上述の各実施の形態に限定されるものではない。例えば、複数の信号線を有し、側面電極で表面グランド電極と裏面グランド電極とを導通させる構成等、上述の各実施の形態を適宜組み合わせて本発明を実施してもよい。その他、本発明の趣旨を逸脱しない範囲で適宜変更が可能であることはいうまでもない。
【産業上の利用可能性】
【００４７】
本発明の産業上の利用分野としては、例えば、通信機器、測定器、ＣＡＴＶチューナ等を例示できる。
【図面の簡単な説明】
【００４８】
【図１】図１（ａ）は、第１の実施の形態の帯域阻止フィルタの表面側を示した上面図である。また、図１（ｂ）は、図１（ａ）のＡ−Ａ断面図である。さらに、図１（ｃ）は、図１（ａ）に示した帯域阻止フィルタの裏面側を示した底面図である。
【図２】図２（ａ）（ｂ）は、帯域阻止フィルタの減衰特性を例示したグラフである。また、図２（ｃ）は、タイムドメイン反射法によって測定した帯域阻止フィルタの入力インピーダンス特性を例示したグラフである。
【図３】図３（ａ）は、従来の集中定数部品を用いた帯域阻止フィルタの回路構成を示した図である。また、図３（ｂ）は、その入力インピーダンス特性を示したグラフである。
【図４】図４は、第２の実施の形態の帯域阻止フィルタの表面側を示した上面図である。
【図５】図５（ａ）（ｂ）は、帯域阻止フィルタの減衰特性を例示したグラフである。また、図５（ｃ）は、タイムドメイン反射法によって測定した帯域阻止フィルタの入力インピーダンス特性を例示したグラフである。
【図６】図６は、第３の実施の形態の帯域阻止フィルタの表面側を示した上面図である。
【図７】図７（ａ）（ｂ）は、帯域阻止フィルタの減衰特性を例示したグラフである。また、図７（ｃ）は、タイムドメイン反射法によって測定した帯域阻止フィルタの入力インピーダンス特性を例示したグラフである。
【図８】図８（ａ）（ｂ）（ｃ）は、第４の実施の形態の帯域阻止フィルタの表面側を示した上面図である。
【図９】図９（ａ）は、第５の実施の形態の帯域阻止フィルタの表面側を示した上面図である。また、図９（ｂ）は、図９（ａ）の帯域阻止フィルタをＢ方向からみた側面図であり、図９（ｃ）は、図９（ａ）の帯域阻止フィルタをＣ方向からみた側面図である。さらに、図９（ｄ）は、図９（ａ）に示した帯域阻止フィルタの裏面側を示した底面図である。
【図１０】図１０（ａ）は、配線基板に実装された帯域阻止フィルタの上面図である。また、図１０（ｂ）は、帯域阻止フィルタを実装した配線基板の底面図である。また、図１０（ｃ）は、図１０（ａ）におけるＤ−Ｄ断面図であり、図１０（ｄ）は、図１０（ｃ）におけるＥ−Ｅ断面図である。
【図１１】図１１は、第１の実施の形態と同じ構成の帯域阻止フィルタを利用した通信機器のブロック図である。
【符号の説明】
【００４９】
１０〜５０  帯域阻止フィルタ
７０  通信機器
【図１】
2007189450.tif 000003
【図２】
2007189450.tif 000004
【図３】
2007189450.tif 000005
【図４】
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【図５】
2007189450.tif 000007
【図６】
2007189450.tif 000008
【図７】
2007189450.tif 000009
【図８】
2007189450.tif 000010
【図９】
2007189450.tif 000011
【図１０】
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【図１１】
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