(57)【要約】【課題】静電荷で生じる損傷をより軽減させることに適したＴＦＴ基板を提供すること。【解決手段】  薄膜トランジスタアレイ基板は、基板と、複数の走査線およびデータ線と、複数の画素ユニットと、複数の走査ボンディングパッドおよび複数のデータボンディングパッドと、および複数の第１および第２のスイッチング素子とを備える。基板上には、表示領域を複数の画素領域に分割する走査線およびデータ線が配置される。走査ボンディングパッドは、走査線に電気的に接続される。データボンディングパッドは、データ線に電気的に接続される。第１および第２のスイッチング素子は周辺回路領域に配置され、第１のスイッチング素子の少なくとも１つは２つの隣接する走査ボンディングパッド間に配置され、そこに電気的に接続される。第２のスイッチング素子の少なくとも１つは２つの隣接するデータボンディングパッド間に配置され、そこに電気的に接続される。【選択図】  図２
2007123793.tif 000002
【特許請求の範囲】
【請求項１】
表示領域と周辺回路領域を有する基板と、
表示領域を複数の画素領域に分割する、基板上に配置される複数の走査線およびデータ線と、
それぞれが画素領域のうちの１つに配置され、走査線およびデータ線により駆動される複数の画素ユニットと、
周辺回路領域に配置され、走査線に電気的に接続される複数の走査ボンディングパッドと、
周辺回路領域に配置され、データ線に電気的に接続される複数のデータボンディングパッドと、
周辺回路領域に配置される複数の第１のスイッチング素子であって、第１のスイッチング素子の少なくとも１つが、２つの隣接する走査ボンディングパッド間に配置されるとともに２つの走査ボンディングパッドに電気的に接続される第１のスイッチング素子と、
周辺回路領域に配置される複数の第２のスイッチング素子であって、第２のスイッチング素子の少なくとも１つが、２つの隣接するデータボンディングパッド間に配置されるとともに２つのデータボンディングパッドに電気的に接続される第２のスイッチング素子とを備える薄膜トランジスタアレイ基板。
【請求項２】
２つの隣接する走査ボンディングパッド間に、２つの第１のスイッチング素子が配置される、請求項１の薄膜トランジスタアレイ基板。
【請求項３】
２つの第１のスイッチング素子が平行に接続される、請求項２の薄膜トランジスタアレイ基板。
【請求項４】
２つの隣接するデータボンディングパッド間に、２つの第２のスイッチング素子が配置される、請求項１の薄膜トランジスタアレイ基板。
【請求項５】
２つの第２のスイッチング素子が平行に接続される、請求項４の薄膜トランジスタアレイ基板。
【請求項６】
各第１のスイッチング素子が、
基板上に配置される浮遊ゲートと、
浮遊ゲートを被覆するゲート絶縁層と、
浮遊ゲートを覆うゲート絶縁層上に配置される半導体層と、
半導体層上に配置されるソースおよびドレインとを備え、
ソースおよびドレインがその２側面に配置される走査ボンディングパッドに電気的に接続される、請求項１の薄膜トランジスタアレイ基板。
【請求項７】
ソースおよびドレインが非対称に配置される、請求項６の薄膜トランジスタアレイ基板。
【請求項８】
ソースおよびドレインが対称に配置される、請求項６の薄膜トランジスタアレイ基板。
【請求項９】
各第２のスイッチング素子が、
基板上に配置される浮遊ゲートと、
浮遊ゲートを被覆するゲート絶縁層と、
浮遊ゲートを覆うゲート絶縁層上に配置される半導体層と、
半導体層上に配置されるソースおよびドレインとを備え、
ソースおよびドレインがその２側面に配置される走査ボンディングパッドに電気的に接続される、請求項１の薄膜トランジスタアレイ基板。
【請求項１０】
ソースおよびドレインが非対称に配置される、請求項９の薄膜トランジスタアレイ基板。
【請求項１１】
ソースおよびドレインが対称に配置される、請求項９の薄膜トランジスタアレイ基板。
【請求項１２】
各画素ユニットが、画素領域のうち１つに配置される薄膜トランジスタと、
各画素領域に配置され、薄膜トランジスタに電気的に接続される画素電極とを備える、請求項１の薄膜トランジスタアレイ基板。
【請求項１３】
周辺回路領域に配置され、走査ボンディングパッドと表示領域の間およびデータボンディングパッドと表示領域の間の走査線およびデータ線に電気的に接続される複数の内側保護リングをさらに備える、請求項１の薄膜トランジスタアレイ基板。
【請求項１４】
周辺回路領域に配置され、走査ボンディングパッドと基板の外側との間およびデータボンディングパッドと基板の外側との間の走査線およびデータ線に電気的に接続される複数の外側保護リングをさらに備える、請求項１の薄膜トランジスタアレイ基板。
【請求項１５】
カラーフィルタ基板と、
表示領域と周辺回路領域を有する基板と、表示領域を複数の画素領域に分割する、基板上に配置される複数の走査線およびデータ線と、それぞれが画素領域のうち１つに配置され、走査線およびデータ線により駆動される複数の画素ユニットと、周辺回路領域に配置され、走査線に電気的に接続される複数の走査ボンディングパッドと、周辺回路領域に配置され、データ線に電気的に接続される複数のデータボンディングパッドと、第１のスイッチング素子の少なくとも１つが、２つの隣接する走査ボンディングパッド間に配置され、２つの走査ボンディングパッドに電気的に接続される、周辺回路領域に配置される複数の第１のスイッチング素子と、第２のスイッチング素子の少なくとも１つが、２つの隣接するデータボンディングパッド間に配置され、２つのデータボンディングパッドに電気的に接続される、周辺回路領域に配置される複数の第二のスイッチング素子とを備える薄膜トランジスタアレイ基板と、および
カラーフィルタ基板と薄膜トランジスタアレイ基板の間に配置される液晶層とを備える、液晶パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に素子アレイ基板とディスプレイパネルに関し、より具体的には、薄膜トランジスタ（ＴＦＴ）アレイ基板と、帯電防止性能を有する液晶ディスプレイ（ＬＣＤ）パネルに関する。
【背景技術】
【０００２】
近年の電気光学技術と半導体製造技術の急速な進歩に伴い、フラットディスプレイパネルの開発が急速に進んだ。フラットディスプレイパネルの中で、薄膜トランジスタ液晶ディスプレイパネル（ＴＦＴ−ＬＣＤ）タイプが、低電圧動作、高速動作、軽量およびスペース要件の低減により主流となっている。
【０００３】
薄膜トランジスタＬＣＤは主にＬＣＤパネルとバックライトモジュールを備え、ＬＣＤパネルはカラーフィルタ（Ｃ／Ｆ）、薄膜トランジスタアレイ基板（ＴＦＴアレイ基板）、およびフィルタと基板の間に配置される液晶層を有する。バックライトモジュールは、ＬＣＤパネルが画像を表示するのに必要な平面光源を提供する役割を果たす。
【０００４】
図１は、基板１１０、複数の走査線１２０、複数のデータ線１３０、複数の画素ユニット１５０、複数の走査ボンディングパッド１６０、複数のデータボンディングパッド１７０、複数の内側帯電防止保護リング１９２、および複数の外側帯電防止保護リング１９４を備える従来のＴＦＴアレイ基板１００を示す。
【０００５】
基板１１０は、表示領域１１２と周辺回路領域１１４とを備える。走査線１２０とデータ線１３０は基板１１０上に配置され、走査線１２０とデータ線１３０は表示領域１１２を複数の画素領域１４０に分割する。画素ユニット１５０はそれぞれ、画素領域１４０のうち１つに配置され、走査線１２０とデータ線１３０により駆動される。画素ユニット１５０は、ＴＦＴ１５２と画素電極１５４を備える。
【０００６】
図１では、走査ボンディングパッド１６０は周辺回路領域１１４に配置され、走査線１２０に電気的に接続される。データボンディングパッド１７０は周辺回路領域１１４に配置され、データ線１３０に電気的に接続される。内側帯電防止保護リング１９２は周辺回路領域１１４において、走査ボンディングパッド１６０と表示領域１１２の間に、およびデータボンディングパッド１７０と表示領域１１２の間にも同様に配置される。また、内側帯電防止保護リング１９２は走査線１２０とデータ線１３０に電気的に接続され、能動スイッチ素子（たとえば、ＴＦＴまたはダイオード）と、能動スイッチ素子を囲む走査線１２０およびデータ線１３０とから成る帯電保護回路である。さらに、外側帯電防止保護リング１９４は周辺回路領域１１４に配置され、走査ボンディングパッド１６０と基板１１０の外側の間、およびデータボンディングパッド１７０と基板１１０の外側の間に位置する。同様に、外側帯電防止保護リング１９４は走査線１２０とデータ線１３０に電気的に接続され、能動スイッチ素子（たとえば、ＴＦＴまたはダイオード）と、能動スイッチ素子を囲む走査線およびデータ線とから成る帯電保護回路である。
【０００７】
ＴＦＴ基板１００は、ＴＦＴ基板製造中の搬送または環境の変化などの外部要因による静電荷を蓄積しがちである。よって、静電荷が一定程度まで蓄積されると、ＴＦＴ基板１００上に配置される回路とＴＦＴ１５２は静電荷のために損傷を負う可能性がある。したがって、内側帯電防止保護リング１９２と外側帯電防止保護リング１９４は、局地的に蓄積された静電荷が表示領域１１２の回路または画素ユニット１５０に損傷を及ぼすのを避けるように、静電荷がＴＦＴ基板１００全体に漏れ出すのを防止するために使用される。
【０００８】
詳細には、内側帯電防止保護リング１９２と外側帯電防止保護リング１９４は、能動スイッチ素子（図示せず）を介して走査線１２０とデータ線１３０に接続される構造である。したがって、走査線１２０、データ線１３０またはＴＦＴ１５２上の静電荷が過負荷となると、能動スイッチ素子をオンに切り替えて、内側帯電防止保護リング１９２および／または外側帯電防止保護リング１９４に静電荷を散逸させて帯電防止機能を実行する。
【０００９】
しかし、内側帯電防止保護リングと外側帯電防止保護リング１９４の設計では、広い面積と静電荷の蓄積しやすさのため、特に走査ボンディングパッド１６０とデータボンディングパッド１７０の領域で、静電荷による損傷がいまだに起きる可能性がある。よって、静電荷を散逸させることができない場合、ＴＦＴ基板１００上に配置される回路とＴＦＴ１５２に対し静電荷による損傷が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって、本発明は、ＴＦＴ基板に蓄積される大量の静電荷を散逸させることにより、静電荷で生じる損傷をより軽減させることに適したＴＦＴ基板の提供に向けられている。
【００１１】
したがって、本発明は、ＬＣＤパネルが帯電防止保護性能を有することができるように、前述のＴＦＴ基板を利用するＬＣＤパネルに向けられている。
【課題を解決するための手段】
【００１２】
上記目的またはその他の目的に基づき、本発明は、基板、複数の走査線とデータ線、複数の画素ユニット、複数の走査ボンディングパッドとデータボンディングパッド、および複数の第１および第２のスイッチング素子を備えるＴＦＴアレイ基板を提供する。基板は、表示領域と周辺回路領域を備える。基板上には、表示領域を複数の画素領域に分割する走査線とデータ線とが配置される。画素ユニットはそれぞれ、画素領域の１つに配置され、走査線とデータ線により駆動される。走査ボンディングパッドは周辺回路領域に配置され、走査線に電気的に接続される。データボンディングパッドは周辺回路領域に配置され、データ線に電気的に接続される。第１のスイッチング素子は周辺回路領域に配置される。第１のスイッチング素子の少なくとも１つは２つの隣接する走査ボンディングパッド間に配置され、そこに電気的に接続される。第２のスイッチング素子は周辺回路領域に配置される。第２のスイッチング素子の少なくとも１つは２つの隣接するデータボンディングパッド間に配置され、そこに電気的に接続される。
【００１３】
本発明の一実施形態では、２つの隣接する走査ボンディングパッドの間に、平行に接続される２つの第１のスイッチング素子が配置される。
【００１４】
本発明の一実施形態では、２つの隣接する走査ボンディングパッドの間に、平行に接続される２つの第２のスイッチング素子が配置される。
【００１５】
本発明の一実施形態では、上記第１のスイッチング素子のそれぞれが、浮遊ゲート、ゲート絶縁層、半導体層、ソースおよびドレインを備える。浮遊ゲートは基板上に配置され、ゲート絶縁層に被覆される。半導体層は、浮遊ゲート上のゲート絶縁層に配置される。ソースおよびドレインは半導体層上に配置され、その２つの側面に配置される走査ボンディングパッドに電気的に接続される。また、ソースおよびドレインは非対称または対称に配置される。
【００１６】
本発明の一実施形態では、上記第２のスイッチング素子のそれぞれが、浮遊ゲート、ゲート絶縁層、半導体層、ソースおよびドレインを備える。浮遊ゲートは基板上に配置され、ゲート絶縁層に被覆される。半導体層は、浮遊ゲート上のゲート絶縁層に配置される。ソースおよびドレインは半導体層上に配置され、（ソースおよびドレインの）その２つの側面に配置されるデータボンディングパッドに電気的に接続される。また、ソースおよびドレインは非対称または対称に配置される。
【００１７】
本発明の一実施形態では、上記画素ユニットのそれぞれがＴＦＴと画素電極とを備える。ＴＦＴは、画素領域のうち１つに配置される。画素電極は画素領域のうち１つに配置され、ＴＦＴに電気的に接続される。
【００１８】
本発明の一実施形態では、上記ＴＦＴアレイ基板は、周辺回路領域に配置され、走査ボンディングパッドと表示領域の間、およびデータボンディングパッドと表示領域の間に位置する複数の内側保護リングをさらに備える。内側保護リングは、走査線とデータ線に電気的に接続される。
【００１９】
本発明の一実施形態では、上記ＴＦＴアレイ基板は、周辺回路領域に配置され、走査ボンディングパッドと基板の外側の間、およびデータボンディングパッドと基板の外側の間に位置する複数の外側保護リングをさらに備える。外側保護リングは、走査線とデータ線に電気的に接続される。
【００２０】
これらの、およびその他の利点を達成するため、本発明の目的に従い、本明細書に具体化され幅広く記載されるように、本発明は、カラーフィルタ基板、ＴＦＴアレイ基板および液晶層を備える液晶ディスプレイパネルを提供する。ＴＦＴアレイ基板は、たとえば上記ＴＦＴアレイ基板であってもよく、液晶層はカラーフィルタ基板とＴＦＴアレイ基板の間に配置される。
【発明の効果】
【００２１】
本発明は、それぞれ２つの隣接する走査ボンディングパッド間と２つの隣接するデータボンディングパッド間に配置される第１および第２のスイッチング素子を利用する。大量の静電荷が走査ボンディングパッドまたはデータボンディングパッド上に蓄積される場合、蓄積された静電荷により、第１のスイッチング素子と第２のスイッチング素子がオンに切り換えられるように、第１および第２のスイッチング素子上で電荷結合効果が生じる。したがって、蓄積された静電荷が隣接する走査ボンディングパッドまたは隣接するデータボンディングパッド間を移動することにより、蓄積された静電荷により生じるＴＦＴアレイ基板の損傷を軽減する。
【発明を実施するための最良の形態】
【００２２】
本発明を以下詳細に説明し、その例を添付図面に示す。可能な場合、図面と明細書においては、同一または類似の部品を指すのに同一の参照符号を使用する。
【００２３】
図２は、本発明の一実施形態のＴＦＴアレイ基板を示す。ＴＦＴアレイ基板２００は、基板２１０、複数の走査線２２０とデータ線２３０、複数の画素ユニット２５０、複数の走査ボンディングパッド２６０とデータボンディングパッド２７０、複数の第１のスイッチング素子２８０ａと第２のスイッチング素子２８０ｂを備える。
【００２４】
基板２１０は、表示領域２１２と周辺回路領域２１４とを有する。基板２１０上に、表示領域２１２を複数の画素領域２４０に分割する走査線２２０とデータ線２３０が配置される。各画素ユニット２５０はそれぞれ、画素領域２４０のうち１つに配置され、走査線２２０とデータ線２３０により駆動される。走査ボンディングパッド２６０は、周辺回路領域２１４に配置され、走査線２２０に電気的に接続される。データボンディングパッド２７０は、周辺回路領域２１４に配置され、データ線２３０に電気的に接続される。第１のスイッチング素子２８０ａと第２のスイッチング素子２８０ｂは、周辺回路領域２１４に配置される。第１のスイッチング素子２８０ａ（２つの第２のスイッチング素子が図２に示される）の少なくとも１つが、２つの隣接する走査ボンディングパッド２６０間に配置され、それらに電気的に接続される。第２のスイッチング素子２８０ｂ（２つの第２のスイッチング素子が図２に示される）の少なくとも１つが、２つの隣接するデータボンディングパッド２７０間に配置され、それらに電気的に接続される。
【００２５】
図２は、本発明の一実施形態である。上記画素ユニットのそれぞれは、ＴＦＴ２５２と画素電極２５４とを備える。ＴＦＴ２５２は画素領域２４０のうち１つに配置される。画素電極２５４は画素領域２４０のうち１つに配置され、ＴＦＴ２５２に電気的に接続される。
【００２６】
また、図２に示されるように、ＴＦＴアレイ基板２００は、たとえば周辺回路領域２１４において、走査ボンディングパッド２６０と表示領域２１２の間およびデータボンディングパッド２７０と表示領域２１２の間に配置される複数の内側保護リング２９２をさらに備える。内側保護リング２９２は、走査線２２０とデータ線２３０に電気的に接続される。ＴＦＴアレイ基板２００は、たとえば周辺回路領域２１４において、走査ボンディングパッド２６０と基板２１０の外側の間およびデータボンディングパッド２７０と基板２１０の外側の間に配置される複数の外側保護リング２９４をさらに備える。外側保護リング２９４は、走査線２２０とデータ線２３０に電気的に接続される。
【００２７】
詳細には、内側帯電防止保護リング２９２または外側帯電防止保護リング２９４は、能動スイッチ素子（図示せず）を介して走査線２２０とデータ線２３０に接続される構造である。したがって、走査線２２０、データ線２３０またはＴＦＴ２５２上の静電荷が過負荷となると、能動スイッチ素子をオンに切り替えて、内側帯電防止保護リング２９２および／または外側帯電防止保護リング２９４に静電荷を散逸させて帯電防止効果を実現させる。しかし、大量の静電荷がいまだに、走査ボンディングパッド２６０とデータボンディングパッド２７０の領域に蓄積されている。よって、本発明では、第１のスイッチング素子２８０ａと第２のスイッチング素子２８０ｂはそれぞれ、２つの隣接する走査ボンディングパッド２６０間と２つの隣接するデータボンディングパッド２７０間に配置される。本発明の一実施形態では、２つの隣接する走査ボンディングパッド２６０間に、平行に接続される２つの第１のスイッチング素子２８０ａが配置される。本発明の一実施形態では、２つの隣接するデータボンディングパッド２７０間に、平行に接続される２つの第２のスイッチング素子２８０ｂが配置されて、静電荷を双方向導電で放電させることができる。
【００２８】
図３は、図２に示される位置Ａに配置される走査ボンディングパッドの拡大上面図である。図３Ａは図３のＡ−Ａ’線の断面図で、図３Ｂは図３のＢ−Ｂ’線の断面図である。
【００２９】
本発明の一実施形態の図３および３Ａでは、第１のスイッチング素子２８０ａのそれぞれが、浮遊ゲート２８２ａ、ゲート絶縁層２８４、半導体層２８６ａ、およびソースおよびドレイン２８８ａを備える。浮遊ゲート２８２ａは基板２１０上に配置され、ゲート絶縁層２８４が浮遊ゲート２８２ａを被覆する。半導体層２８６ａは、浮遊ゲート２８２ａ上のゲート絶縁層２８４に配置される。ソースおよびドレイン２８８ａは半導体層２８６ａ上に配置され、ソースおよびドレインの両側面に配置される走査ボンディングパッド２６０に電気的に接続される。
【００３０】
画素アレイを形成する従来のプロセスでは、導体線（走査線とデータ線など）、ＴＦＴおよび画素電極は基板２１０上に形成される。画素アレイを形成する従来のプロセスは、５マスクプロセス、４マスクプロセスまたは画素アレイを形成する任意の既知のプロセスであってもよい。図３、３Ａおよび３Ｂは、３つの数字が５マスクプロセスを示す。図３では、第１のスイッチング素子２８０ａの走査線２２０、走査ボンディングパッド２６０および浮遊ゲート２８２ａは、５マスクプロセスを用いて基板２１０上に同時に形成される（金属１マスク）。次に、基板２１０上に、走査線２２０、走査ボンディングパッド２６０および浮遊ゲート２８２ａを覆うため、ゲート絶縁層２８４が全体に形成される。次いで、半導体層２８６ａが、第２のマスクプロセスを適用することにより浮遊ゲート２８２ａ上に形成される。その後、ソースおよびドレイン２８８ａが、第３のマスクプロセスで金属層をめっきすることにより形成される（金属２）。次に、基板２１０上に保護層３００が全体に形成され、第４のマスクプロセスが使用されて第１の開口部３００ａと第２の開口部３００ｂを画定する。すなわち、ソースおよびドレイン２８８ａを露出させる第１の開口部３００ａが走査線２２０を覆う保護層３００上に形成され、走査ボンディングパッド２６０を露出させる第２の開口部３００ｂが走査ボンディングパッド２６０を覆う保護層３００とゲート絶縁層２８４に形成される。次に、導体層３１０（ＩＴＯなど）が第５のマスクを用いて、走査線２２０と走査ボンディングパッド２６０を覆うように形成される。なお、図３、３Ａおよび３Ｂでは、導体層３１０によって、ソースおよびドレイン２８８ａと走査ボンディングパッド２６０は第１の開口部３００ａおよび第２の開口部３００ｂを介して電気的に接続されうることに着目されたい。
【００３１】
すなわち、図３では、大量の静電荷が走査ボンディングパッド２６０のうち１つに蓄積されると、静電荷は走査ボンディングパッド２６０から第１のスイッチング素子２８０ａのソースおよびドレイン２８８ａに伝送させることができる。すると、電荷結合効果がソースおよびドレイン２８８ａと浮遊ゲート２８２ａの間で生じることにより、第１のスイッチング素子２８０ａがオンに切り換わる。したがって、走査ボンディングパッド２６０上に蓄積された静電荷は、第１のスイッチング素子２８０ａの半導体層２８６ａを通って隣接する走査線２６０に伝送させることができる。よって、静電荷は走査ボンディングパッド２６０上に蓄積されず、走査ボンディングパッド２６０の隣接領域が損傷を受けるのを防止することができる。
【００３２】
また、第１のスイッチング素子２８０ａのソースおよびドレイン２８８ａを非対称または対称に配置させられることに注意されたい。図３では、本発明の一実施形態により、第１のスイッチング素子２８０ａのソースおよびドレイン２８８ａが、制限されたスペース内でソースおよびドレイン２８８ａがソースおよびドレイン２８８ａと浮遊ゲート２８２ａ間の電荷結合効果を高め、より優れた静電荷蓄積性能を備えるように、たとえば非対称に配置される。詳細には、第１のスイッチング素子２８０ａのソース（またはドレイン)の長さはＬ１で、ドレイン（ソース）の長さはＬ２であり、Ｌ２はＬ１よりも長い。Ｌ２が長くなるほど、長さＬ２を有するドレインは、電荷結合効果がドレイン２８８ａと浮遊ゲート２８２ａの間で容易に生じるように、静電荷を蓄積するスペースが広くなる。その結果、静電荷が蓄積されると、第１のスイッチング素子２８０ａはより容易にオンに切り換えられ、長さＬ２のドレインから長さＬ１のソースまで静電荷を伝送させることができる。
【００３３】
また、２つの第１のスイッチング素子２８０ａおよび２８０ａ’が２つの隣接する走査ボンディングパッド２６０間に配置されると、第１のスイッチング素子２８０ａ’の浮遊ゲート２８２ａ上に配置されるソースおよびドレイン２８８ａの長さが上記ケースの長さに反するときは特に、第１のスイッチング素子２８０ａ’は好ましくは非対称に配置される。すなわち、図３の第１のスイッチング素子２８０ａ’は長さＬ３のソース（またはドレイン）を有し、第１のスイッチング素子は長さＬ４のドレイン（またはソース）を有し、Ｌ３はＬ４よりも長い。その結果、静電荷は長さＬ３のドレインから長さＬ４のソースに移る。要約すると、平行に接続される２つの第１のスイッチング素子２８０ａおよび２８０ａ’が２つの隣接する走査ボンディングパッド間に配置されるとき、およびソースおよびドレイン２８８ａが非対称に配置されて、第１のスイッチング素子（２８０ａ、２８０ａ’）が迅速にオンに切り換えられるとき、静電荷の伝送は双方向に行われる。
【００３４】
図４は、図２に示される位置Ｂに配置される走査ボンディングパッドの拡大上面図である。図４Ａは図４のＣ−Ｃ’線の断面図、図４Ｂは図４のＤ−Ｄ’線の断面図である。
【００３５】
図４および４Ａでは、本発明の一実施形態により、第２のスイッチング素子２８０ｂのそれぞれが、浮遊ゲート２８２ｂ、ゲート絶縁層２８４、半導体層２８６ｂ、およびソースおよびドレイン２８８ｂを備える。浮遊ゲート２８２ｂは基板２１０上に配置され、ゲート絶縁層２８４が浮遊ゲート２８２ｂを被覆する。半導体層２８６ｂは、浮遊ゲート２８２ｂ上のゲート絶縁層２８４に配置される。ソースおよびドレイン２８８ｂは半導体層上に配置され、ソースおよびドレインの両側面に配置されるデータボンディングパッド２７０に電気的に接続される。
【００３６】
同様に、５マスクプロセス、４マスクプロセスまたは画素アレイを形成する任意の既知のプロセスが、上記素子を製造するのに採用することができる。５マスクプロセスを例にとってみよう。図４、４Ａおよび４Ｂでは、第２のスイッチング素子２８０ｂの浮遊ゲート２８２ｂが、５マスクプロセスを用いて基板２１０上に形成される（金属１マスク）。次に、基板２１０上に、浮遊ゲート２８２ｂを被覆するためゲート絶縁層２８４が全体に形成される。次いで、半導体層２８６ｂが、第２のマスクプロセスを適用することにより浮遊ゲート２８２ｂ上に形成される。走査線２２０、データボンディングパッド２７０、およびソースおよびドレイン２８８ａにより形成される金属層が、第３のマスクで同じ金属層をパターニングすることにより同時に形成される（金属２）。その後、基板２１０上に、保護層３００が全体に形成され、保護層３００は第４のマスクを用いてパターン成形されて、データボンディングパッド２７０を露出させるための第３の開口部３００ｃを形成する。次に、導体層３１０（ＩＴＯなど）が第５のマスクを用いて、データ線２３０とデータボンディングパッド２７０を覆うように形成される。なお、図４、４Ａおよび４Ｂでは、ソースおよびドレイン２８８ｂとデータボンディングパッド２７０が同じ金属層で形成されることにより、互いに電気的に接続されることに着目されたい。
【００３７】
すなわち、図４に示されるように、大量の静電荷がデータボンディングパッド２７０のうち１つに蓄積されると、静電荷はデータボンディングパッド２７０から第２のスイッチング素子２８０ｂのソースおよびドレイン２８８ｂに伝送させることができる。すると、電荷結合効果がソースおよびドレイン２８８ｂと浮遊ゲート２８２ｂの間で生じることにより、第２のスイッチング素子２８０ｂがオンに切り換わる。したがって、データボンディングパッド２７０上に蓄積された静電荷は、第２のスイッチング素子２８０ｂの半導体層２８６ｂを通って隣接するデータ線２３０に伝送させることができる。よって、静電荷はデータボンディングパッド２７０上に蓄積されず、データボンディングパッド２７０の周囲が損傷を受けるのを防止することができる。
【００３８】
また、同様に、第２のスイッチング素子２８０ｂのソースおよびドレイン２８８ｂは、非対称または対称に配置させることができる。この非対称または対称配置の目的、方法および効果については上述しているため、ここでは説明を省略する。要約すると、２つの第２のスイッチング素子２８０ｂが２つの隣接するデータボンディングパッド２７０間に配置され、ソースおよびドレイン２８８ｂが非対称に配置されて、第２のスイッチング素子（２８０ｂ’）が迅速にオンに切り換えられると、静電荷の移送を双方向に行うことができる。
【００３９】
要するに、第１および第２のスイッチング素子の配置は、追加のプロセスを必要としないように５マスクプロセスを用いて達成される。また、第１および第２のスイッチング素子がそれぞれ、２つの隣接する走査ボンディングパッド間および２つの隣接するデータボンディングパッド間に配置されると、静電荷が第１のスイッチング素子および／または第２のスイッチング素子の電荷結合効果を引き起こすことにより、第１のスイッチング素子および／または第２のスイッチング素子がオンに切り換えられる。よって、静電荷が走査ボンディングパッドとデータボンディングパッド上に局地的に蓄積される可能性が減ることにより、静電荷による損傷が低減される。さらに、ＬＣＤパネルが先述のＴＦＴアレイ基板を実装して、より優れた帯電防止保護性能を備えたＬＣＤパネルを形成する。
【００４０】
図５は、本発明の好適な実施形態のＬＣＤパネルを示す。ＬＣＤパネル４００は、カラーフィルタ基板４１０、ＴＦＴ基板４２０および液晶層４３０を備える。ＴＦＴ基板４２０は、たとえば図２に示されるＴＦＴ基板２００であってもよい。液晶層４３０は、カラーフィルタ基板４１０とＴＦＴ基板４２０の間に配置される。
【００４１】
カラーフィルタ基板４１０上には、共通電極（図示せず）とカラーフィルタアレイ（図示せず）が配置される。カラーフィルタ基板４１０とＴＦＴアレイ基板４２０間に配置される液晶分子を回転させて、入射光の強度を変動させるように、ＴＦＴアレイ基板４２０の共通電極と画素電極（図示せず）間に電界が生じる。また、カラーフィルタ基板４１０は、ＬＣＤパネル４００を完全にカラー化させる。本発明は図２に示されるＴＦＴアレイ基板２００を採用するため、本発明のＬＣＤパネル４００はより優れた帯電防止保護性能を備える。
【産業上の利用可能性】
【００４２】
要約すると、本発明のＴＦＴアレイ基板とＬＣＤパネルは、以下の利点を備える。
（１）第１および第２のスイッチング素子がそれぞれ、２つの隣接する走査ボンディングパッド間および２つの隣接するデータボンディングパッド間に配置されると、静電荷が第１のスイッチング素子および／または第２のスイッチング素子の電荷結合効果を引き起こすことにより、第１のスイッチング素子および／または第２のスイッチング素子がオンに切り換えられる。よって、静電荷が走査ボンディングパッドとデータボンディングパッド上に局地的に蓄積される可能性が減ることにより、静電荷による損傷が低減される。
（２）限定されたスペースでは、第１および第２のスイッチング素子のソースおよびドレインが非対称に配置され、静電荷が走査ボンディングパッドまたはデータボンディングパッド上に蓄積されると、第１および第２のスイッチング素子が迅速にオンに切り換えられて、近傍の走査線またはデータ線に静電荷を移動させることができる。
（３）静電荷の移送は、平行に接続される２つの第１のスイッチング素子または平行に接続される２つの第２のスイッチング素子を用いて、双方向に行うことができる。
（４）第１および第２のスイッチング素子は、追加のプロセスなしに従来の５マスクプロセスを用いて形成される。
（５）帯電防止保護性能を有するＴＦＴアレイ基板は、静電荷による損傷が低減されるためＬＣＤパネルがより良好に動作するように、ＬＣＤパネルに実装される。
【００４３】
当業者にとっては、本発明の範囲と精神を逸脱せずに、本発明の構造に様々な改良や変形を加えることができるのは明らかである。上記に鑑み、本発明は、以下の請求項およびその同等物の範囲に属する限り、本発明の改良および変形を含む。
【００４４】
添付図面は、本発明の理解を深めるために含められ、本明細書に組み込まれてその一部を構成する。図面は、明細書とともに本発明の実施形態を示し、本発明の原則を説明するのに供する。
【図面の簡単な説明】
【００４５】
【図１】従来のＴＦＴアレイ基板を示す。
【図２】本発明の一実施形態のＴＦＴアレイ基板を示す。
【図３】図２に示される位置Ａに配置される走査ボンディングパッドの拡大上面図である。
【図３Ａ】図３のＡ−Ａ’線の断面図である。
【図３Ｂ】図３のＢ−Ｂ’線の断面図である。
【図４】図２に示される位置Ｂに配置される走査ボンディングパッドの拡大上面図である。
【図４Ａ】図４のＣ−Ｃ’線の断面図である。
【図４Ｂ】図４のＤ−Ｄ’線の断面図である。
【図５】本発明の一実施形態のＬＣＤパネルを示す。
【符号の説明】
【００４６】
１００ ＴＦＴアレイ基板
１１０ 基板
１１２ 表示領域
１１４ 周辺回路領域
１２０ 走査線
１３０ データ線
１４０ 画素領域
１５０ 画素ユニット
１５４ 画素電極
１６０ 走査ボンディングパッド
１７０ データボンディングパッド
１９２ 内側帯電防止保護リング
１９４ 外側帯電防止保護リング
２００ ＴＦＴアレイ基板
２１０ 基板
２１２ 表示領域
２１４ 周辺回路領域
２２０ 走査線
２３０ データ線
２４０ 画素領域
２５０ 画素ユニット
２５４ 画素電極
２６０ 走査ボンディングパッド
２７０ データボンディングパッド
２８０ａ      第１のスイッチング素子
２８０ｂ      第２のスイッチング素子
２８２ａ      浮遊ゲート
２８２ｂ      浮遊ゲート
２８４ ゲート絶縁層
２８６ａ      半導体層
２８６ｂ      半導体層
２８８ａ      ソースおよびドレイン
２８８ｂ      ソースおよびドレイン
２９２ 内側帯電防止保護リング
２９４ 外側帯電防止保護リング
３００ 保護層
３００ａ〜３００ｃ   開口部
３１０ 導体層
４００ パネル
４１０ カラーフィルタ基板
４２０ ＴＦＴアレイ基板
４３０ 液晶層
【図１】
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【図２】
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【図３】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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