(57)【要約】【課題】通常基板を用いて、製造コストが低く、基板への抜け電流を低減できる半導体装置を提供する。【解決手段】通常基板であるｐ型半導体基板１の表面層に深いｎ型ウェル領域２を形成し、ｎ型ウェル領域２の表面層に浅いｐ型ウェル領域３を形成してトリプルウェル構造とする。ｐ型ウェル領域３の表面層にｎ型ソース領域４、ｎ型ドレイン領域５およびｐ型アノード領域１１を形成し、さらにＬＤＤ構造である浅いｎ型領域６、７を形成し、このｎ型領域６、７に挟まれたｐ型ウェル領域３上にゲート酸化膜８を介してゲート電極９を形成し、ｎ型ウェル領域２とｐ型半導体基板１の表面層にｎ型領域１２、ｐ型領域１３を形成する。ｎ型ソース領域４、ｐ型アノード領域１１およびｎ型領域１２を短絡することで、ｐ型ウェル領域３とｎ型ウェル領域２のｐｎ接合を短絡して、ｐ型アノード領域１１からｐ型半導体基板１への抜け電流を防止する。【選択図】        図１
2007123706.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型半導体基板と、該第一導電型半導体基板の表面層に形成される第二導電型ウェル領域と、該第二導電型ウェル領域の表面層に形成される第一導電型ウェル領域と、該第一導電型ウェル領域の表面層に形成される第二導電型ソース領域および第二導電型ドレイン領域と、前記第一導電型ウェル領域の表面層に形成される第一導電型領域と、前記第二導電型ソース領域と前記第二導電型ドレイン領域に挟まれた前記第一導電型ウェル領域上にゲート絶縁膜を介して形成されるゲート電極と、を有する半導体装置であって、
前記第一導電型領域に接触するアノード電極と、前記ドレイン領域に接触するカソード電極と、前記第一導電型ウェル領域と同電位または前記第一導電型ウェル領域とのｐｎ接合に逆バイアスを与える電位を前記第二導電型ウェル領域に与えるための電極を備え、前記第一導電型領域と前記第二導電型ソース領域を短絡することを特徴とする半導体装置。    
【請求項２】
前記ゲート電極を前記第二導電型ソース領域と短絡することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第一導電型ウェル領域と前記ドレイン領域のｐｎ接合が順バイアス状態のときに、前記ゲート電極の電位を前記第二導電型ソース領域より高くしてチャネルを形成し、前記ｐｎ接合が逆バイアス状態のとき、前記ゲート電極の電位を前記第二導電型ソース領域の電位より低くしてチャネルを消滅させることを特徴とする請求項１に記載の半導体装置。
【請求項４】
第一導電型半導体基板と、該第一導電型半導体基板の表面層に形成される第二導電型ウェル領域と、該第二導電型ウェル領域の表面層に形成される第一導電型ウェル領域と、該第一導電型ウェル領域の表面層に形成されるアノード領域およびカソード領域と、を有する半導体装置であって、
前記第一導電型領域に接触するアノード電極と、前記ドレイン領域に接触するカソード電極と、前記第一導電型ウェル領域と同電位または前記第一導電型ウェル領域とのｐｎ接合に逆バイアスを与える電位を前記第二導電型ウェル領域に与えるための電極を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、デジタル回路、アナログ回路および電力出力回路を有するパワーＩＣなどの半導体装置に関し、特にブートストラップ回路に用いられるハイサイドの整流ダイオードに係わる。
【背景技術】
【０００２】
近年は携帯型情報機器に搭載される電源回路の主要構成部品であるパワーＩＣにおいて、その低価格化と高効率化が求められている。そのためにはパワーＩＣのチップサイズの大部分を占める出力段素子の微細化と低抵抗化が求められている。以下の説明においてＰＭＯＳはｐチャネルＭＯＳＦＥＴであり、ＮＭＯＳはｎチャネルＭＯＳＦＥＴである。
図７は、パワーＩＣを搭載した電源回路の要部構成図である。この電源回路は同期整流方式を適用した降圧型ＤＣ／ＤＣコンバータである。
出力段回路６５はプッシュプル回路で構成され、ハイサイド側のＰＭＯＳ５５とローサイド側のＮＭＯＳ５４が直列接続されている。図中の６１は高圧側駆動回路、６２は低圧側駆動回路、６３はレベルシフト回路、６４は遅延回路、７１は制御電源、７２は高圧電源、７３はグランド（ＧＮＤ）、２００はパワーＩＣ、Ｌはフィルタ回路用インダクタおよびＣはフィルタ回路用コンデンサである。
【０００３】
このように、ハイサイド側にＰＭＯＳ５５を用いると、このＰＭＯＳ５５のソース電位が高圧電源７２の高電位側に固定され安定したゲート電圧をＰＭＯＳ５５に印加できる。  しかし、ＰＭＯＳ５５は伝導キャリアが正孔であり、電子の移動度の１／３程度と小さいため、オン抵抗が高くなる。そのため、移動度の大きな電子を伝導キャリアとして用いたＮＭＯＳをハイサイド側の素子として用いることで、オン抵抗を小さくすることができる。つぎに、ハイサイド側の素子にＮＭＯＳを用いた例（例えば、特許文献１に記載されている）を説明する。
図８は、ハイサイド側の素子にＮＭＯＳを用いた電源回路の要部構成図である。この電源回路は、ブートストラップ回路１００、パワーＩＣ、フィルタ回路のインダクタＬ、コンデンサＣで構成される。パワーＩＣは出力段回路６０、高圧側駆動回路６１、低圧側駆動回路６２、レベルシフト回路６３、遅延回路６４およびブートストラップ回路１００を構成する整流ダイオード５１で構成される。出力段回路６０はＮＭＯＳ５３、５４で構成され、ブートストラップ回路１００は前記の整流ダイオード４１とコンデンサ５２で構成される。
【０００４】
図８に示すように、出力段回路６０のハイサイド側の素子をＮＭＯＳ５３で置き換えることにより、オン抵抗が低下して高効率化が実現でき、また同一のオン抵抗とした場合にはＰＭＯＳ５５の場合よりチップサイズの縮小化を図ることができる。
しかし、ハイサイド側のＮＭＯＳ５３をオンさせるためには、図８に示すように、高圧電源７２の高電位側の電位よりも高い電位をゲートに印加することが必要となる。一般に、この高い電位を発生される回路としてブートストラップ回路１００がある。このブートストラップ回路１００はコンデンサ５２と整流ダイオード５１で構成され、このコンデンサ５２を用いて、ハイサイド側のＮＭＯＳ５３のゲート印加電圧を生成する。このブートストラップ回路１００は高圧電源７２用いて、整流ダイオード５１を介してコンデンサ５２を充電し、このコンデンサ５２の電圧をハイサイド側のＮＭＯＳ５３のゲートに印加することで、ハイサイド側のＮＭＯＳ５３をオンさせる。また、ハイサイド側のＮＭＯＳ５３がオンした場合、コンデンサ５２の高電位側の電位が制御電源７１の高電位側の電位よりも上昇するため、制御電源７１にコンデンサ５２からの放電電流が逆流しないように整流ダイオード５１が必要となる。
【０００５】
つぎに、ブートストラップ回路１００を構成する整流ダイオード５１について説明する。
図９は、図８の整流ダイオードの要部断面図である。ｐ型半導体基板８１上にｎ型ウェル領域８２を形成し、ｎ型ウェル領域８２上にゲート酸化膜８８を介してゲート電極８９を形成する。そして、ｎ型ウェル領域８２のゲート電極８９の両脇に位置する部分にｐ型ソース領域８３とｐ型ドレイン領域８４を形成する。ソースおよびドレイン構造にはＬＤＤ構造（浅いｐ型領域８５、８６）を適用している。
図９の構造において、ｐ型ソース領域９２をアノード電位に設定し、ゲート電極８９とｎ型ウェル領域８２とｐ型ドレイン領域８４を短絡した上、カソード電位に設定し、ｐ型半導体基板８１をグランド電位に設定する。アノード側が高電位になったときにはｐ型ソース領域８３とｎ型ウェル領域８２の間のｐｎ接合（寄生ｐｎダイオード９２）がボディーダイオードとして働き、カソード側が高電位になったときにはＰＭＯＳとしての耐圧（ｐ型ソース領域８３とｎ型ウェル領域８２の間ｐｎ接合の耐圧）により電流を阻止することができる。
【０００６】
また、埋め込み基板を用いて前記の整流ダイオード５１を形成した例が特許文献１に記載されている。
図１０は、埋め込み基板を用いて形成した整流ダイオード５１の要部断面図である。ｐ型半導体基板８１にｎ型不純物を選択的に拡散し、その上にｎ型エピタキシャル層を形成してｎ型埋め込み領域９３を形成する。ｎ型エピタキシャル層の表面からｐ型半導体基板８１に達するｐ型分離領域９４を形成する。このｐ型分離領域９４に挟まれたｎ型エピタキシャル層がｎ型領域９５となる。このｎ型領域９５の表面層にｐ型アノード領域９６とｎ型カソード領域９７を形成し、それぞれと電気的に接続するアノード端子Ａとカソード端子Ｋを設ける。ｐ型アノード領域９６、ｎ型領域９５およびｎ型カソード領域９７でｐｎダイオード９８が構成される。
【０００７】
ｐ型アノード領域９６、ｎ型領域９５、ｎ型埋め込み領域９３およびｐ型半導体基板８１で寄生ｐｎｐトランジスタが構成されるが、ｎ型領域９５より高濃度のｎ型埋め込み領域９３があるために、ｐ型アノード領域９６からｎ型領域９５に注入された正孔はｎ型領域９５とｎ型埋め込み領域９３の境界にある電位障壁に阻まれてｐ型半導体基板８１に流れ難くなる。またこの障壁により寄生ｎｐｎトランジスタのｈFEが小さくなり、ｐ型半導体基板８１へ流れ込む電流（ｐ型半導体基板８１への抜け電流）が抑制される。
【特許文献１】特開平２００４−４７９３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前記したように、図９の場合のような寄生ｐｎダイオード９２では、ｐ型アノード領域８３とｎ型ウェル領域８２ｐ型半導体基板８１で構成される寄生ｐｎｐトランジスタが存在するために、ｐ型半導体基板８１へ主電流の一部が抜け電流（点線で示す）として流れ、効率低下を招いていた。
また、図１０の場合は、ｎ型埋め込み領域９３を形成した基板（埋め込み基板）を用いることにより、ｐ型半導体基板８１への抜け電流を低減しているが、埋め込み基板を用いると、図９のような通常基板（ＣＺ（チョクラスキーゾーン）基板やＦＺ（フローティングゾーン）基板などの通常のシリコン基板）を用いるのに比べて製造コストが大幅に上昇する。
この発明の目的は、前記の課題を解決して、通常基板を用いて、製造コストが低く、基板への抜け電流を低減できる半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
前記の目的を達するために、第一導電型半導体基板と、該第一導電型半導体基板の表面層に形成される第二導電型ウェル領域と、該第二導電型ウェル領域の表面層に形成される第一導電型ウェル領域と、該第一導電型ウェル領域の表面層に形成される第二導電型ソース領域および第二導電型ドレイン領域と、前記第一導電型ウェル領域の表面層に形成される第一導電型領域と、前記第二導電型ソース領域と前記第二導電型ドレイン領域に挟まれた前記第一導電型ウェル領域上にゲート絶縁膜を介して形成されるゲート電極と、を有する半導体装置であって、前記第一導電型領域に接触するアノード電極と、前記ドレイン領域に接触するカソード電極と、前記第一導電型ウェル領域と同電位または前記第一導電型ウェル領域とのｐｎ接合に逆バイアスを与える電位を前記第二導電型ウェル領域に与えるための電極を備え、前記第一導電型領域と前記第二導電型ソース領域を短絡する構成とする。
【００１０】
また、前記ゲート電極を前記第二導電型ソース領域と短絡するとよい。
また、前記第一導電型ウェル領域と前記ドレイン領域のｐｎ接合が順バイアス状態のときに、前記ゲート電極の電位を前記第二導電型ソース領域より高くしてチャネルを形成し、前記ｐｎ接合が逆バイアス状態のとき、前記ゲート電極の電位を前記第二導電型ソース領域の電位より低くしてチャネルを消滅させるとよい。
また、第一導電型半導体基板と、該第一導電型半導体基板の表面層に形成される第二導電型ウェル領域と、該第二導電型ウェル領域の表面層に形成される第一導電型ウェル領域と、該第一導電型ウェル領域の表面層に形成されるアノード領域およびカソード領域と、を有する半導体装置であって、前記第一導電型領域に接触するアノード電極と、前記ドレイン領域に接触するカソード電極と、前記第一導電型ウェル領域と同電位または前記第一導電型ウェル領域とのｐｎ接合に逆バイアスを与える電位を前記第二導電型ウェル領域に与えるための電極を備える構成とする。
【発明の効果】
【００１１】
この発明によれば、トリプルウェル構造の基板に形成したＮＭＯＳの寄生ｐｎダイオードをブートスプラップ回路の整流ダイオードとして用い、深いｎ型ウェル領域と浅いｐ型ウェル領域を同電位もしくは逆バイアスすることで、ｐ型半導体基板への抜け電流を減少することができる。
また、トリプルウェル構造を通常基板に形成することで、埋め込み基板を用いた場合より大幅に製造コストを低減することができる。
【発明を実施するための最良の形態】
【００１２】
実施の形態を以下の実施例で説明する。尚、ここでは、第１導電型をｐ型、第２導電型をｎ型として説明した。
【実施例１】
【００１３】
図１は、この発明の第１実施例の半導体装置の要部断面図である。これは図２の本発明の整流ダイオード４１をＮＭＯＳの寄生ｐｎダイオード１４で形成した要部断面図である。尚、ＮＭＯＳとはｎ型ソース領域４、ｎ型ドレイン領域５、ｎ型領域６、７およびゲート電極９で構成されるｎチャネルＭＯＳＦＥＴのことである。また、ＮＭＯＳおよび寄生ｐｎダイオードの耐圧は５Ｖ〜１０Ｖ程度である。
この構造では、ＣＺ基板よりなるｐ型半導体基板１の表面層に深いｎ型ウェル領域２を形成し、深いｎ型ウェル領域２の表面層に浅いｐ型ウェル領域３を形成してトリプルウェル構造とし、浅いｐ型ウェル領域３の表面上にゲート酸化膜８を介してゲート電極９を形成する。ゲート電極９をマスクにその両側のｐ型ウェル領域３の表面層に浅いｎ型領域６、７（ＬＤＤ構造）する。ゲート電極９の側面に酸化膜でサイドウオール１０を形成し、このサイドウオールをマスクに浅いｎ型領域６、７に接するようにｐ型ウェル領域３の表面層にｎ型ソース領域４とｎ型ドレイン領域５（ｎ型カソード領域）を形成し、さらにｎ型ソース領域４の隣にｐ型アノード領域１１を形成する。ｎウェル領域２の表面層とｐ型半導体基板１の表面層にｎ型領域１２とｐ型領域１３を形成する。この構成は、ＮＭＯＳ５３と同じ構成でありＮＭＯＳ５３と同時に形成できる。
【００１４】
この半導体装置の第１の使用方法としては、ｐ型領域１３をグランドＧＮＤと電気的に接続し、ｎ型領域１２（電極２０）とｐ型アノード領域１１（アノード電極１８）とｎ型ソース領域４（ソース電極１９）およびゲート電極９を短絡し、これらをアノード端子Ａと電気的に接続し、ｎ型カソード領域５とカソード端子Ｋと電気的に接続する。ｐ型アノード領域１１とｎ型ソース領域４とは短絡せずにそれぞれ同電位を与えてもよい。
ゲート電極９とｎ型ソース領域４を短絡することで、ゲート電極９とｐ型ウェル領域３が同電位となり、アノード端子Ａ（ｎ型ソース領域４））がカソード端子Ｋ（ｎ型ドレイン領域５）に対して低電位の場合も高電位の場合もＮＭＯＳにはチャネルが形成されず、オフ状態となるので、寄生ｐｎダイオード１４に図２の整流ダイオード４１の働きをさせることができる。この使用方法ではＮＭＯＳお動作させないが、，ＭＯＳ構造を形成することで、後述する図５、図６のＭＯＳ構造を形成しない場合と比べ、確実に出力段のハイサイド側ＮＭＯＳと同等の耐圧を得ることができるので、開発に要する期間を短縮できる点において有利である。
【００１５】
第２の使用方法としては、第１の使用方法と異なり、ゲート電極９をｎ型ソース領域４（ソース電極１９）およびｐ型アノード領域１１（アノード電極１８）と短絡させず別々に制御する。アノード端子Ａ（ｐ型アノード領域１１とｎ型ソース領域４）がカソード端子Ｋ（ｎ型ドレイン領域５）に対して高電位の場合、寄生ｐｎダイオード１４が順バイアスされオン状態となる。このとき、ゲート電極９をｎ型ソース領域４に対してゲートしきい値電圧以上の電圧とすると、ＮＭＯＳにチャネルが形成されてオン状態とさせる。
つぎに、アノード端子Ａがカソード端子Ｋに対して低電位の場合は、寄生ｐｎダイオードはオフ状態となる。このとき、ゲート電極９とｎ型ソース電極４に対してゲートしきい値電圧以下の電圧とすることにより、前記ＮＭＯＳのチャネルを閉じてオフ状態とさせる。
【００１６】
このように、寄生ｐｎダイオード１４とＮＭＯＳを合わせて図２の整流ダイオード４１の働きをさせ、整流ダイオード４１の順方向電流を寄生ｐｎダイオード１４とＮＭＯＳに流すことにより、整流ダイオード４１の占有面積を小さくすることができる。
以上のように、トリプルウェル構造とし、深いｎ型ウェル領域２がアノード電位に設定されていることにより、浅いｐ型ウェル領域３（エミッタ）と深いｎ型ウェル領域２（ベース）とｐ型半導体基板１（コレクタ）で構成される寄生ｐｎｐトランジスタのエミッタとベースが短絡され、エミッタからベースへの正孔の注入が抑制されることにより、このｐｎｐトランジスタのｈFEが極めて小さくなり、ｐ型半導体基板１への抜け電流（コレクタ電流）が大幅に抑制でされる。
また、このトリプルウェル構造を通常基板に形成することで、製造コストを埋め込み基板と比べて大幅に低減することができる。
【００１７】
図２は、本発明の整流ダイオードを搭載した電源回路の要部回路図である。これは図８に相当する回路図であり、図８の整流ダイオード５１を本発明の整流ダイオード４１に代えている。また、図８と同一部位には同一の符号を付した。
この電源回路は、ブートストラップ回路１００、パワーＩＣ２００、フィルタ回路のインダクタＬ、コンデンサＣで構成され、パワーＩＣ２００は出力段回路６０、高圧側駆動回路６１、低圧側駆動回路６２、レベルシフト回路６３、遅延回路６４およびブートストラップ回路１００を構成する整流ダイオード４１で構成され、出力段回路はＮＭＯＳ５３、５４で構成され、ブートストラップ回路１００は前記の整流ダイオード４１とコンデンサ５２で構成される。
【実施例２】
【００１８】
図３は、この発明の第２実施例の半導体装置の要部断面図である。これは図１に相当する要部断面図である。
図１との違いは、ｎ領域１２をアノード端子Ａと接続しないで独立させ、ｎ領域１２と電気的に接続する逆バイアス端子ＶＲをアノード端子Ａより高い電圧に印加して、ｎ型ウェル領域２とｐ型ウェル領域３のｐｎ接合を逆バイアスすることで、ｐ型半導体基板１への抜け電流をさらに低減させた点にある。
図４は、図３の整流ダイオードを用いた電源回路の要部回路図である。整流ダイオード４２に接続する逆バイアス端子ＶＲにアノード端子Ａより高い電圧を外部電源もしくは内部電源により印加する。
【実施例３】
【００１９】
図５は、この発明の第３実施例の半導体装置の要部断面図である。これは図１に相当する要部断面図である。
図１との違いは、浅いｐウェル領域３にｐ型アノード領域１１とｎ型カソード領域１５を形成した点である。ｐ型アノード領域１１とｎ型領域１２を短絡して、浅いｐ型ウェル領域３と深いｎ型ウェル領域２を同電位にすることで図１と同様の効果が得られる。
【実施例４】
【００２０】
図６は、この発明の第４実施例の半導体装置の要部断面図である。これは図５に相当する要部断面図である。
図５との違いは、深いｎウェル領域２と浅いｐウェル領域３で構成されるｐｎ接合を同電位にしないで逆バイアスを印加できる構成とした点である。逆バイアスすることでエミッタとベースが逆バイアスされることになり、図５よりさらに抜け電流を低減することができる。
以上の実施例では、出力段回路６０にＮＭＯＳ５３、５４を用いて説明したが、Ｎチャネル型ＩＧＢＴを用いた場合も同様の効果を得ることができる。
【図面の簡単な説明】
【００２１】
【図１】この発明の第１実施例の半導体装置の要部断面図
【図２】本発明の整流ダイオードを搭載した電源回路の要部回路図
【図３】この発明の第２実施例の半導体装置の要部断面図
【図４】図３の整流ダイオードを用いた電源回路の要部回路図
【図５】この発明の第３実施例の半導体装置の要部断面図
【図６】この発明の第４実施例の半導体装置の要部断面図
【図７】パワーＩＣを搭載した電源回路の要部構成図
【図８】ハイサイド側の素子にＮＭＯＳを用いた電源回路の要部構成図
【図９】図８の整流ダイオードの要部断面図
【図１０】図１０は、埋め込み基板を用いて形成した整流ダイオードの要部断面図
【符号の説明】
【００２２】
１    ｐ型半導体基板
２    ｎ型ウェル領域
３    ｐ型ウェル領域
４    ｎ型ソース領域
５    ｎ型ドレイン領域
６、７、１２  ｎ型領域
８    ゲート酸化膜
９    ゲート電極
１０    サイドウオール
１１    ｐ型アノード領域
１３    ｐ型領域
１４    寄生ｐｎダイオード
１７    カソード電極
１８    アノード電極
１９、２０、２１  電極
４１、４２  整流ダイオード
５２    コンデンサ
５３、５４  ＮＭＯＳ
６０    出力段回路
６１    高圧側駆動回路
６２    低圧側駆動回路
６３    レベルシフト回路
６４    遅延回路
７１    制御電源
７２    高圧電源
７３    グランド（ＧＮＤ）
１００    ブートストラップ回路
２００    パワーＩＣ
Ａ    アノード端子
Ｋ    カソード端子
Ｌ    インダクタ（フィルタ回路）
Ｃ    コンデンサ（フィルタ回路）
【図１】
2007123706.tif 000003
【図２】
2007123706.tif 000004
【図３】
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【図４】
2007123706.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2007123706.tif 000011
【図１０】
2007123706.tif 000012