(57)【要約】 【課題】  表示装置や出力装置に用いられ、良好な階調表示を実現する階調制御用出力回路を提供する。また、電流駆動用の階調制御用出力回路を検査するための手段を提供する。【解決手段】  階調制御用出力回路は、ロー側カレントミラー部５５と、ロー側階調制御回路５９と、ハイ側カレントミラー部５６と、ハイ側階調制御回路６０と、電流嵩上げ制御回路６１と、選択プリチャージ制御回路６２とを備えている。階調信号を出力するための階調制御回路がハイ側とロー側に分かれていることで、出力電流の特性を発光素子のγ特性に近似させることができる。また、多段式カレントミラーを用いることで、出力部ごとの電流のばらつきも抑えられている。【選択図】図９
2007189703.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧供給部と、
第１の電流供給部と、
上記電源電圧供給部に接続された電源電圧供給配線と、
上記第１の電流供給部と上記電源電圧供給部との間に介設され、上記電源電圧供給部に接続されたゲート電極を有する第１のＭＩＳＦＥＴと、
上記電源電圧供給配線に接続されたトランジスタを有する複数の階調制御部と、
第２の電流供給部と、
上記第２の電流供給部及び上記電源電圧供給配線に接続され、上記第１のＭＩＳＦＥＴと導電型が同じ傾斜バイアス用ＭＩＳＦＥＴと、
上記第１のＭＩＳＦＥＴのゲート電極と上記傾斜バイアス用ＭＩＳＦＥＴのゲート電極との間を接続し、且つ上記電源電圧供給配線に接続され、上記トランジスタに流れる電流を制御するためのバイアス供給線と
を備えている階調制御用出力回路。
【請求項２】
請求項１に記載の階調制御用出力回路において、
上記トランジスタは、上記バイアス供給線に接続されたゲート電極を有するＭＩＳＦＥＴであることを特徴とする階調制御用出力回路。  
【請求項３】
請求項１または２に記載の階調制御用出力回路において、
上記電源電圧供給部に接続され、上記第１のＭＩＳＦＥＴと共に送り手側カレントミラーを構成する第２のＭＩＳＦＥＴをさらに備え、
上記第２の電流供給部は、上記送り手側カレントミラーに接続され、互いに同じ導電型のＭＩＳＦＥＴから構成された受け手側カレントミラーであることを特徴とする階調制御用出力回路。
【請求項４】
請求項１〜３のうちいずれか１つに記載の階調制御用出力回路において、
上記複数の階調制御部は、電流加算型のＤ／Ａコンバータであることを特徴とする階調制御用出力回路。
【請求項５】
請求項１〜４のうちいずれか１つに記載の階調制御用出力回路において、
上記複数の階調制御部は、
Ｍ階調を表すための、上記電源電圧供給ノードに対して互いに並列に接続された複数のカレントミラー部と、
上記カレントミラー部に接続された同数の選択スイッチと、
上記全ての選択スイッチに接続された電流出力部と
を有しており、
上記カレントミラー部は、上記トランジスタからなるカレントミラーで構成されていることを特徴とする階調制御用出力回路。
【請求項６】
請求項５に記載の階調制御用出力回路において、
Ｍ階調を制御するために、上記カレントミラー部は、それぞれ１，２，…，Ｍ／２個の互いに同じ素子構成を有するカレントミラーで構成されていることを特徴とする階調制御用出力回路。
【請求項７】
請求項５に記載の階調制御用出力回路において、
上記トランジスタは、互いに同じ素子構成を有するＭＩＳＦＥＴであり、
Ｍ階調を制御するために、上記各カレントミラー部からの出力電流は、上記ＭＩＳＦＥＴのゲート幅のゲート長に対する比により調整されることを特徴とする階調制御用出力回路。
【請求項８】
請求項４〜７のうちいずれか１つに記載の階調制御用出力回路において、
上記階調制御部は、
カレントミラー部と、上記カレントミラー部に接続された同数のトランスファーゲート及びインバータとを有する選択スイッチとを有する複数の階調生成部を有しており、
上記カレントミラー部及び上記選択スイッチは、上記各階調生成部ごとに固めて配置されていることを特徴とする階調制御用出力回路。
【請求項９】
請求項１〜３のうちいずれか１つに記載の階調制御用出力回路において、
上記トランジスタは、共に同じ導電型を有し、カレントミラーを構成する第１のトランジスタと第２のトランジスタであり、
上記階調制御部は、上記第１のトランジスタを有する出力バッファ部と、上記第２のトランジスタを有する差動回路とを有していることを特徴とする階調制御用出力回路。
【請求項１０】
請求項９に記載の階調制御用出力回路において、
駆動時に上記第１のトランジスタを流れる電流は、上記第２のトランジスタを流れる電流よりも大きいことを特徴とする階調制御用出力回路。
【請求項１１】
請求項９または１０に記載の階調制御用出力回路において、
上記階調制御部は、階調制御用の電圧を上記出力バッファ部に供給するための電圧選択スイッチをさらに有していることを特徴とする階調制御用出力回路。
【請求項１２】
請求項１１に記載の階調制御用出力回路において、
上記差動回路は、入力部が上記電圧選択スイッチに接続され、出力部が上記出力バッファ部に接続されたオペアンプを有していることを特徴とする階調制御用出力回路。
【請求項１３】
複数のカレントミラーから構成され、第１段のカレントミラーを流れる電流と等しい電流が３段以上の各カレントミラーに流れる複数の多段式カレントミラー部と、
上記複数の多段式カレントミラー部の各々から基準電圧及び階調信号を受けて、互いに異なる階調制御用電流を出力するための複数の階調制御部と
を備えている階調制御用出力回路。
【請求項１４】
請求項１３に記載の階調制御用出力回路において、
上記複数の階調制御部からの階調制御用電流を受けるとともに、上記階調信号に応じて出力する上記階調制御用電流の組み合わせを変えるための出力制御部と
を備えている階調制御用出力回路。
【請求項１５】
請求項１３または１４に記載の階調制御用出力回路において、
上記複数の階調制御部は、上記複数の階調制御部のうち、最も低い範囲の階調を制御可能なロー側階調制御部と、上記ロー側階調制御部よりも高い階調を制御可能なハイ側階調制御部とに分かれ、
上記複数の多段式カレントミラー部は、上記ロー側階調制御部に接続されたロー側多段式カレントミラー部と、上記ハイ側階調制御部に接続されたハイ側多段式カレントミラー部とに分かれることを特徴とする階調制御用出力回路。
【請求項１６】
請求項１５に記載の階調制御用出力回路において、
上記出力制御部は、階調数が所定値以下の場合には、上記ロー側階調制御部からの上記階調制御用電流のみを出力し、階調数が所定値を越える場合には、上記ロー側階調制御部からの上記階調制御用電流に加えて上記ハイ側階調制御部からの上記階調制御用電流を出力するように制御することを特徴とする階調制御用出力回路。
【請求項１７】
請求項１５または１６に記載の階調制御用出力回路において、
少なくとも赤、緑、青の３色分の上記ロー側多段式カレントミラー部，上記ハイ側多段式カレントミラー部，上記ロー側階調制御部及び上記ハイ側階調制御部が同一のチップに集積化されていることを特徴とする階調制御用出力回路。
【請求項１８】
請求項１７に記載の階調制御用出力回路において、
上記ロー側多段式カレントミラー部と上記ハイ側多段式カレントミラー部とは１組ずつ互いに隣接して配置されるとともに、行方向に所定の色順に配置され、
上記ロー側階調制御部、上記ハイ側階調制御部及び上記出力制御部は、ほぼ行列上に配置され、上記ロー側多段式カレントミラー部及び上記ハイ側多段式カレントミラー部の１組みに接続された上記ロー側階調制御部、上記ハイ側階調制御部及び上記出力制御部は固めて配置されることを特徴とする階調制御用出力回路。
【請求項１９】
請求項１３〜１８のうちいずれか１つに記載の階調制御用出力回路において、
上記階調制御部は、
カレントミラー部と、上記カレントミラー部に接続された同数のトランスファーゲート及びインバータとを有する選択スイッチとを有する複数の階調生成部を有しており、
上記カレントミラー部及び上記選択スイッチは、上記各階調生成部ごとに固めて配置されていることを特徴とする階調制御用出力回路。
【請求項２０】
請求項１５〜１９のうちいずれか１つに記載の階調制御用出力回路において、
嵩上げ制御信号と上記ハイ側多段式カレントミラーから供給される基準電圧とを受けて、上記ロー側階調制御部からの出力電流及び上記ハイ側階調制御部からの出力電流を嵩上げする電流を上記出力制御部に出力するための電流嵩上げ制御回路をさらに設けたことを特徴とする階調制御用出力回路。
【請求項２１】
請求項１５〜１９のうちいずれか１つに記載の階調制御用出力回路において、
上記ロー側多段式カレントミラー部と上記ロー側階調制御部との間に、上記ロー側階調制御部の出力電流を嵩上げする電流を出力するための電流嵩上げ制御回路をさらに設けたことを特徴とする階調制御用出力回路。
【請求項２２】
請求項２１に記載の階調制御用出力回路において、
上記電流嵩上げ制御回路は、制御する階調に応じて出力する電流を増減する機能を有することを特徴とする階調制御用出力回路。
【請求項２３】
請求項１４〜２２のうちいずれか１つに記載の階調制御用出力回路において、
上記出力制御回路は、
外部の信号線を充電する電圧をスイッチング制御により供給するための選択プリチャージ回路と、
表示データに応じたタイミング制御によって一定期間上記選択プリチャージ回路をオンにするための選択プリチャージ制御回路とをさらに有していることを特徴とする階調制御用出力回路。
【請求項２４】
半導体チップ上に集積化され、電流信号を出力するための出力部を有する内部回路と、
上記半導体チップ上に設けられ、上記出力部に接続された外部端子と、
上記半導体チップ上に設けられ、上記出力部に接続された、電流信号を電圧信号に変換するための抵抗体と
を備えていることを特徴とする階調制御用出力回路。
【請求項２５】
請求項２４に記載の階調制御用出力回路において、
上記抵抗体に接続されたスイッチ回路をさらに備え、
上記スイッチ回路は、
通常動作時及び電源切断時には、上記抵抗体が上記外部端子に対して上記内部回路と互いに直列に接続されるように接続し、
検査時には、上記抵抗体を接地に接続すると共に、上記出力部に対して上記抵抗体と上記外部端子とが並列になるように接続するよう切り替えることを特徴とする階調制御用出力回路。
【請求項２６】
請求項２４または２５に記載の階調制御用出力回路において、
上記内部回路は、
多段式カレントミラー部と、
上記多段式カレントミラー部からの基準電圧を受けて階調制御用電流を出力するための階調制御部と
を有していることを特徴とする階調制御用出力回路。
【請求項２７】
複数のビットセルを有する複数の階調制御部と、
上記ビットセルごとに設けられた通常動作用ラッチ回路と、
全ての上記ビットセルに信号を供給するための共通ラッチ回路と、
上記共通ラッチ回路及び上記通常動作用ラッチ回路と上記ビットセルとの間に設けられ、通常動作時には上記通常動作用ラッチ回路からの信号を上記ビットセルに伝達し、検査時には、上記共通ラッチ回路から出力された信号を上記ビットセルに伝達するように切り替えるための選択回路と
を備えている階調制御用出力回路。
【請求項２８】
請求項２７に記載の階調制御用出力回路において、
上記複数の階調制御部に基準電圧を供給するための多段式カレントミラー部がさらに設けられていることを特徴とする階調制御用出力回路。
【請求項２９】
上面がウエハ検査用のテスターに設置可能な基板と、
上記基板の下面上に設けられ、少なくとも被検査ウエハからの電流信号を受けるための、導体からなるプローブと、
上記プローブに近接して上記基板上に配置され、上記プローブに接続されて上記電流信号を電圧信号に変換するための抵抗体と、
上記抵抗体に接続され、上記基板を貫通して設けられた配線と
を備えている階調制御用出力回路の検査装置。
【請求項３０】
請求項２９に記載の階調制御用出力回路の検査装置において、
上記プローブと上記抵抗体との間の距離が１０ｃｍ以下であることを特徴とする階調制御用出力回路の検査装置。
【請求項３１】
請求項２９または３０に記載の階調制御用出力回路の検査装置において、
上記プローブに対して上記抵抗体と並列に接続され、出力部が上記抵抗体を介して負側入力部に接続されたオペアンプをさらに備えていることを特徴とする階調制御用出力回路の検査装置。
【請求項３２】
請求項３１に記載の階調制御用出力回路の検査装置において、
上記オペアンプの正側入力部には、上記テスターから出力された基準電圧が入力されることを特徴とする階調制御用出力回路の検査装置。  
【請求項３３】
請求項２９〜３２のうちいずれか１つに記載の階調制御用出力回路の検査装置において、
上記抵抗体は集積化されていることを特徴とする階調制御用出力回路の検査装置。
【請求項３４】
請求項３１〜３３のうちいずれか１つに記載の階調制御用出力回路の検査装置において、
上記オペアンプは集積化されていることを特徴とする階調制御用出力回路の検査装置。
【請求項３５】
互いに並列に接続された第１の抵抗体に接続された基準電流源と、上記基準電流源に接続され、階調制御用電流を出力するための階調制御部とを備えた階調制御用出力回路の検査方法であって、
検査時には、上記第１の抵抗体と並列に設けられ、上記第１の抵抗体よりも抵抗値の低い第２の抵抗体を上記基準電流源に接続し、
通常動作時には、上記第２の抵抗体と上記基準電流源との接続をオフにすることを特徴とする階調制御用出力回路の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及び出力装置に用いられる階調制御出力回路に関し、特に電流または電圧により階調制御を行なうドライバＩＣ及びその検査用装置、ドライバＩＣの検査方法に関する。
【背景技術】
【０００２】
一般に、アクティブマトリクス型の画像表示装置では、多数の画素をマトリクス状に並べ、与えられた輝度情報に応じて画素ごとに光の強度を制御することによって画像を表示する。そのため、例えば長方形状のディスプレイパネルは、マトリックス状に並べられ、液晶または光学物質の状態を制御するＴＦＴ（Thin-Film-Transistor)と、パネルの上下辺に沿って設けられたデータ線駆動回路と、パネルの側端部に設けられたゲート線駆動回路とを有している。
【０００３】
従来、ディスプレイパネル等の画像表示装置では、光学物質として液晶を用いたものが主流であった。これらの画像表示装置では、液晶駆動回路（液晶ドライバ）が電圧の形で表示情報を各画素に供給し、この表示情報に応じて画素の透過率を変化させていた。
【０００４】
これに対し、近年、有機ＥＬ（Electro Luminescence)を発光素子として用いた画像表示装置の提案が活発になっている。有機ＥＬは、液晶とは異なりそれ自体が発光するので、これを用いたディスプレイパネルは視認性が高い上、バックライトが不要になるという利点がある。ディスプレイパネルに用いられる有機ＥＬはダイオードの機能を有し、電流を与えられることで発光する。この有機ＥＬパネルには、２つの駆動方式がある。
【０００５】
図２４は、有機ＥＬパネルの駆動方式を説明するための図である。
【０００６】
同図に示すように、有機ＥＬパネルの１つ目の駆動方式は、電圧書き込み方式である。これは、電圧駆動用ドライバから電圧Ｖ０ の形で表示データがＴＦＴ（低ポリ画素Ｔｒ）に供給される方式である。電圧Ｖ０ に応じてコンデンサ等の負荷に蓄積された電荷が充電あるいは放電され、これにより電流Ｉ０ が有機ＥＬダイオードに流れる。この駆動方式は、既存の液晶ドライバＩＣ技術を使用できるという利点があるが、電圧供給が不安定であるため、低温ポリシリコンからなるＴＦＴの特性ムラを補償することが困難であるという課題を有している。
【０００７】
有機ＥＬパネルの２つ目の駆動方式は、電流書き込み方式である。この方法は、パネルからの電流引き込み量を変化させることで階調表示の制御を行なう方法である。パネル上の低温ポリシリコンからなるＴＦＴはカレントミラーを構成しており、パネルから信号線に引き込んだ電流Ｉ０ と等しい電流がＴＦＴに流れる。この方法によれば、ＴＦＴの特性ばらつきを補償することができ、有機ＥＬパネルの高画質化が実現可能である。
【０００８】
カラー表示が可能な有機ＥＬパネルには、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３色の画素が配置されており、電流書き込み方式の場合、電流駆動用ドライバからの電流に応じて画素の輝度が変化することにより、画素の明るさの階調表示が可能になっている。
【０００９】
図２５（ａ），（ｂ）は、それぞれ上述の階調表示を実現する、表示装置を電圧駆動するための従来の電圧駆動用ドライバの構成を示す回路図，及び電源電圧供給線における電源電位と電源電圧供給部からの距離との関係を示す図である。
【００１０】
同図（ａ）に示すように、従来の電圧駆動用ドライバ（階調制御用出力回路）は、電源電圧供給部１１１２と、電源電圧供給部１１１２に接続され、出力部１１１６を有する階調制御部１１０１ａ，１１０１ｂ…，１１０１Ｎ（ Ｎは自然数）と、接地に接続された電流供給部１１１０と、電源電圧供給部１１１２と電流供給部１１１０との間に介設され、ドレインとゲート電極とが互いに接続されたＰチャネル型ＭＩＳＦＥＴである第１のＭＩＳＦＥＴ１１１１と、第１のＭＩＳＦＥＴ１１１１と電源電圧供給部１１１２との間に設けられた第１のノード１１１８と、第１のＭＩＳＦＥＴ１１１１のゲート電極に接続されたゲートバイアス供給線１１１５と、第１のノード１１１８に接続され、各階調制御部に電源電圧を供給するための電源電圧供給配線１１２１と、電源電圧供給配線１１２１上に設けられ、階調制御部１１０１ａ，１１０１ｂ…，１１０１Ｎ にそれぞれ接続された電源電圧供給ノード１１１７と、各電源電圧供給ノード１１１７の間及び電源電圧供給ノード１１１７と第１のノード１１１８との間に介設された抵抗体１１１３とを備えている。ここでは、Ｎ個の階調制御部を備える例を示しているが、一般的に１つの階調制御用出力回路は４００〜５００個程度の階調制御部を備えている場合が多い。
【００１１】
また、従来の階調制御用出力回路において、階調制御部１１０１ａ，１１０１ｂ…，１１０１Ｎにはカレントミラー回路が利用されている。
【００１２】
すなわち、図２５（ａ）に示すように、階調制御部１１０１ａは、ソースが互いに接続されると共に電源電圧供給ノード１１１７に接続された共にＰチャネル型の第２のＭＩＳＦＥＴ１１０２ａ及び第３のＭＩＳＦＥＴ１１０３ａと、電圧選択スイッチ１１２０ａと、入力部の（＋）側に電圧選択スイッチ１１２０ａが接続され、（−）側に出力部１１１６が接続されたオペアンプ１１０６ａと、ソースが接地に、ドレインが第３のＭＩＳＦＥＴ１１０３ａに、ゲート電極がオペアンプ１１０６ａの出力部にそれぞれ接続されたＮチャネル型ＭＩＳＦＥＴである出力側トランジスタ１１０５ａと、出力側トランジスタ１１０５ａと第３のＭＩＳＦＥＴ１１０３ａとの間に介設され、出力部１１１６に接続された第１のノード１１１４ａと、オペアンプ１１０６ａの出力部−出力側トランジスタのゲート電極間と出力側トランジスタ１１０５ａ−第２のノード間を接続する配線間に設けられた発振防止用コンデンサー１１１９ａとを有している。また、第２のＭＩＳＦＥＴ１１０２ａ及びオペアンプ１１０６ａは差動回路１１０７ａを構成し、第３のＭＩＳＦＥＴ１１０３ａ，第１のノード１１１４，発振防止用コンデンサー１１１９ａ及び出力側トランジスタ１１０５ａは出力バッファ部１１０８ａを構成している。ここで、従来の階調制御部１１０１ａにおいては、第２のＭＩＳＦＥＴ１１０２ａと第３のＭＩＳＦＥＴ１１０３ａとは電気的特性が互いに揃えられ、且つ互いのゲート電極が共にゲートバイアス供給線１１１５に接続されており、カレントミラー回路を構成している。そして、負荷を駆動するために、第３のＭＩＳＦＥＴ１１０３ａを流れる電流Ｉ２の方が第２のＭＩＳＦＥＴ１１０２ａを流れる電流Ｉ１よりも大きくなるように設計されている。
【００１３】
また、従来の階調制御用出力回路において、Ｎ個の階調制御部１１０１ａ，１１０１ｂ…，１１０１Ｎ は、それぞれ上述の階調制御部１１０１ａと同じ回路構成を有している。そして、第２のＭＩＳＦＥＴ１１０２ａ，１１０２ｂ…，１１０２Ｎ及び第３のＭＩＳＦＥＴ１１０３ａ，１１０３ｂ…，１１０３Ｎのゲート電極はそれぞれゲートバイアス供給線１１１５に接続されている。図２５（ｂ）に示すように、ゲートバイアス供給線１１１５からこれらのＭＩＳＦＥＴのゲート電極には、該ＭＩＳＦＥＴがオンになるように、互いに等しい電圧が印加されている。
【００１４】
また、従来の階調制御用出力回路では、電圧選択スイッチとして、複数の基準電圧をディジタルデータに応じて選択することができるマルチプレクサが用いられている。ここで選択された電圧が、オペアンプで電流増幅されて、液晶や有機ＥＬを用いたパネルに出力される。
【００１５】
なお、電流書き込み方式の有機ＥＬパネルに用いられる従来の電流駆動用の階調制御用出力回路は、図２５に示した階調制御用出力回路の階調制御部１１０１ａ，１１０１ｂ…１１０１Ｎを、電流加算型のＤ／Ａコンバータに代えた構造をとる。このＤ／Ａコンバータからは階調データに応じた大きさの電流がＴＦＴ及び画素に供給され、有機ＥＬパネルでの階調表示を可能にしている。
【００１６】
なお、このような電流駆動用の階調制御用出力回路は、有機ＥＬパネル用のドライバとしてだけでなく、プリンタ等の出力装置のヘッドとしても利用することができる。加えて、有機ＥＬのみならず、無機ＥＬやＬＥＤ（Light Emitting Diode)を用いた表示装置用ドライバ、プリンタ用ヘッドとしても用いることができる。
【００１７】
次に、従来の電流駆動用の階調制御用出力回路の検査方法について説明する。
【００１８】
図２６（ａ），（ｂ）は、それぞれ電流駆動用の階調制御用出力回路を検査するための従来のプローブカードを示す断面図、及び従来のプローブカードの断面を示すブロック回路図である。
【００１９】
同図（ａ）に示すように、従来の電流駆動用の階調制御用出力回路の検査は、半導体テスター１１５２のヘッド１１５３に上面側で接続され、下面に導電体からなるプローブ１１５５を有するプローブカード１１５６を、該電流駆動用ドライバが多数設けられた被検査ウエハ１１５１の上に載置して行なう。
【００２０】
具体的には、図２６（ｂ）に示すように、ウエハ上に設けられた検査用パッド１１５４（又はバンプ）とプローブ１１５６とを接触させた状態で半導体テスター１１５２のヘッド１１５３から検査用電流を流し、その後に検査用バンプから出力される電流を検出することで検査が実行される。
【００２１】
有機ＥＬダイオードの多くは、供給される電流が１μＡ以下の時に最高輝度を示すので、有機ＥＬパネルにおいて６ビットの階調（６４階調）を有する場合、１階調当たりの電流は１０〜２０ｎＡ程度になる。そのため、半導体テスター１１５２は、１０〜２０ｎＡ程度の電流を検出できるようになっている。ここで用いられる半導体テスターやプローブカード及び半導体テスターとプローブカードとの接続冶具などは一般のウエハ検査に用いられるものと同様のものである。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
まず、図２５（ｂ）から分かるように、従来の電圧駆動用ドライバにおいては、同一の階調制御部が１本の電源電圧供給配線１１２１に接続されているため、電源電圧供給部１１１２から遠い位置にある電源電圧供給ノード１１１７では供給される電圧が抵抗体１１１３などの存在により降下していた。これに対し、ゲートバイアス供給線１１１５の電位は位置によらず一定であるため、第２のＭＩＳＦＥＴ１１０２及び第３のＭＩＳＦＥＴ１１０３のゲート−ソース間にかかる電圧ＶＧＳは、電源電圧供給部１１１２からの距離によってばらついてしまう。
【００２３】
一方、出力バッファ部の発振防止用コンデンサは、差動回路の出力電流（オペアンプからの出力）によって充電される。一般に、差動回路側を流れる電流は出力バッファ側よりも少ないので、発振防止用コンデンサの充電時間の長さは差動回路に流れる電流により左右される。また、各差動回路に供給される電源電圧がばらつくと、電流Ｉ１ の大きさがばらつく。そのため、従来の電圧駆動用の階調制御用出力回路においては、各差動回路に供給される電源電圧がばらつくことにより、差動回路に分配される電流の大きさもばらつき、発振防止用コンデンサの充電時間がばらついていた。その結果、従来の電圧駆動用の階調制御用出力回路においては、オペアンプのスルーレートが電源電圧供給部１１１２からの距離によってばらつき、出力部から出力される電流もばらついてしまっていた。
【００２４】
そのため、従来の電圧駆動用の階調制御用出力回路を液晶または有機ＥＬパネルに用いる場合、画面の表示にムラが出てしまう等の不具合が起こっていた。また、従来の電圧駆動用の階調制御用出力回路をプリンタヘッドとして用いる場合には、印字ムラが生じることがあった。
【００２５】
なお、このような電源電圧供給配線の電圧降下による不具合は、電圧駆動用の階調制御用出力回路と類似の構成を有する従来の電流駆動用の階調制御用出力回路においても見られる。
【００２６】
従来の電流駆動用の階調制御用出力回路では、１つの電流源からカレントミラーを用いて直接１７６個の出力部に電流が分配される。この出力電流の１つが上記の階調制御部に入力されるが、この出力電流も出力部ごとにばらつくという不具合もあった。
【００２７】
一方、従来の電流駆動用の階調制御用出力回路の検査方法においては、検出する電流値が１０〜２０ｎＡと微小なために、被検査ウエハ１１５１と半導体テスター１１５２との間で検出信号が劣化してしまうという不具合があった。これは、検出信号がプローブカード１１５１や接続配線１１５８、冶具等を経由して伝播するためである。このため、十分な精度で階調制御用出力回路の検査を行なうことが困難であった。
【００２８】
本発明の目的は、表示装置や出力装置に用いられ、良好な階調表示を実現する階調制御用出力回路を提供すること、及び電流駆動用の階調制御用出力回路を検査するための手段を提供することにある。
【課題を解決するための手段】
【００２９】
本発明の第１の階調制御用出力回路は、電源電圧供給部と、第１の電流供給部と、上記電源電圧供給部に接続された第１の電源電圧供給配線と、上記電源電圧供給部に接続された第２の電源電圧供給配線と、上記第１の電流供給部と上記電源電圧供給部との間に介設され、上記電源電圧供給部に接続されたゲート電極を有する第１のＭＩＳＦＥＴと、上記第１の電源電圧供給配線に接続された第１のトランジスタを含む出力バッファ部と、上記第２の電源電圧供給配線に接続され、上記第１のトランジスタと共にカレントミラーを構成する第２のトランジスタを含む差動回路とを有する複数の階調制御部と、上記第１のＭＩＳＦＥＴのゲート電極に接続され、上記第１のトランジスタと上記第２のトランジスタに流れる電流を制御するためのバイアス供給線とを備えている。
【００３０】
この構成により、差動回路と出力バッファ部のそれぞれに電源電圧を供給するための配線が個別に設けられているので、第１の電源電圧供給配線内及び第２の電源電圧供給配線内で生じる電圧降下を、電源電圧供給配線を分けない場合に比べて小さくすることができる。そのため、電源電圧供給部からの距離の差によって生じる第１のトランジスタ及び第２のトランジスタのゲート−ソース間電圧またはゲート−ドレイン間電圧のばらつきを抑えることができる。この結果、各出力バッファ部を流れる電流のばらつきが抑えられると共に、各差動回路を流れる電流のばらつきも抑えられるので、階調制御部の各出力部から出力される電流のばらつきも抑えられる。従って、本発明の階調制御用出力回路を表示装置に用いることにより、パネルにおける表示ムラを低減することができ、プリンタのヘッド等に用いることにより、プリンタの印字ムラを抑えることができる。
【００３１】
上記第１のトランジスタと上記第２のトランジスタとは共に上記バイアス供給線に接続されたゲート電極を有し、導電型が同じＭＩＳＦＥＴであってもよい。
【００３２】
駆動時に上記第１のトランジスタを流れる電流は、上記第２のトランジスタを流れる電流よりも大きいことにより、例えば表示装置のパネルなどの大きい負荷を効果的に駆動することが可能になっている。
【００３３】
上記階調制御部は、階調制御用の電圧を上記出力バッファ部に供給するための電圧選択スイッチをさらに有していることにより、本発明の階調制御用出力回路は、液晶パネルをはじめとする電圧駆動方式を採る表示装置、あるいは出力装置に好ましく用いられる。
【００３４】
上記差動回路は、入力部が上記電圧選択スイッチに接続され、出力部が上記出力バッファ部に接続されたオペアンプを有していること電圧選択スイッチにより選択された電圧信号の電流を増幅させることができる。
【００３５】
第２の電流供給部と、上記第２の電流供給部及び上記第１の電源電圧供給配線に接続され、上記第１のＭＩＳＦＥＴと導電型が同じ傾斜バイアス用ＭＩＳＦＥＴとをさらに備え、上記傾斜バイアス用ＭＩＳＦＥＴのゲート電極は、上記第１の電源電圧供給配線及び上記バイアス供給線に接続されていることにより、バイアス供給線における電位の傾斜を第１の電源電圧供給配線及び第２の電源電圧供給配線における電圧降下に合わせることが可能になるので、第１のトランジスタ及び第２のトランジスタにおけるゲート−ソース間電圧またはゲート−ドレイン間電圧のばらつきをより効果的に抑えることが可能になる。この結果、階調制御部から出力される電流のばらつきを大幅に低減することができる。
【００３６】
上記電源電圧供給部に接続され、上記第１のＭＩＳＦＥＴと共に送り手側カレントミラーを構成する第２のＭＩＳＦＥＴをさらに備え、上記第２の電流供給部は、上記送り手側カレントミラーに接続され、互いに同じ導電型のＭＩＳＦＥＴから構成された受け手側カレントミラーであることにより、受け手側カレントミラーが電源電圧供給部から離れた位置にある場合でも送り手側カレントミラーを流れる電流と等しい電流を受け手側カレントミラーに流すことができる。
【００３７】
本発明の第２の階調制御用出力回路は、電源電圧供給部と、第１の電流供給部と、上記電源電圧供給部に接続された電源電圧供給配線と、上記第１の電流供給部と上記電源電圧供給部との間に介設され、上記電源電圧供給部に接続されたゲート電極を有する第１のＭＩＳＦＥＴと、上記電源電圧供給配線に接続されたトランジスタを有する複数の階調制御部と、第２の電流供給部と、上記第２の電流供給部及び上記電源電圧供給配線に接続され、上記第１のＭＩＳＦＥＴと導電型が同じ傾斜バイアス用ＭＩＳＦＥＴと、上記第１のＭＩＳＦＥＴのゲート電極と上記傾斜バイアス用ＭＩＳＦＥＴのゲート電極との間を接続し、且つ上記電源電圧供給配線に接続され、上記トランジスタに流れる電流を制御するためのバイアス供給線とを備えている。
【００３８】
これにより、バイアス供給線における電位の傾斜を電源電圧供給配線における電圧降下に合わせることが可能になるので、電源電圧供給配線を分割することなく、階調制御部のトランジスタを流れる電流のばらつきを抑えることができる。また、電源電圧供給配線が１本に集約されているので、電源電圧供給配線を分割する場合に比べて配線面積を低減することもできる。
【００３９】
上記トランジスタは、上記バイアス供給線に接続されたゲート電極を有するＭＩＳＦＥＴであることにより、階調制御部からの出力電流のばらつきをより精度よく抑えることができる。  
【００４０】
上記電源電圧供給部に接続され、上記第１のＭＩＳＦＥＴと共に送り手側カレントミラーを構成する第２のＭＩＳＦＥＴをさらに備え、上記第２の電流供給部は、上記送り手側カレントミラーに接続され、互いに同じ導電型のＭＩＳＦＥＴから構成された受け手側カレントミラーであることにより、受け手側カレントミラーが電源電圧供給部から離れた位置にある場合でも送り手側カレントミラーを流れる電流と等しい電流を受け手側カレントミラーに流すことができる。すなわち、電源電圧供給部から離れた位置にある階調制御部に電圧降下の影響を受けずに一定電流を供給することが可能になる。このため、階調制御部の出力部によるばらつきをさらに低減することができる。
【００４１】
上記複数の階調制御部は、電流加算型のＤ／Ａコンバータであることにより、本発明の階調制御用出力回路は、有機ＥＬパネルなどの、発光素子を用いた表示装置の電流駆動用ドライバや、発光素子を用いたプリンタなどの出力装置のプリンタヘッドとして用いられることができる。
【００４２】
上記複数の階調制御部は、Ｍ階調を表すための、上記電源電圧供給ノードに対して互いに並列に接続された複数のカレントミラー部と、上記カレントミラー部に接続された同数の選択スイッチと、上記全ての選択スイッチに接続された電流出力部とを有しており、上記カレントミラー部は、上記トランジスタからなるカレントミラーで構成されていることにより、電流駆動方式の表示装置や出力装置に用いられる階調制御用出力回路を、比較的単純な構成で作製することができる。
【００４３】
Ｍ階調を制御するために、上記カレントミラー部は、それぞれ１，２，…，Ｍ／２個の互いに同じ素子構成を有するカレントミラーで構成されていることにより、精度の良い電流加算型Ｄ／Ａコンバータを実現することができる。つまり、良好な階調表示を実現する階調制御用出力回路を実現できる。
【００４４】
上記トランジスタは、互いに同じ素子構成を有するＭＩＳＦＥＴであり、Ｍ階調を制御するために、上記各カレントミラー部からの出力電流は、上記ＭＩＳＦＥＴのゲート幅のゲート長に対する比により調整されていてもよい。
【００４５】
上記階調制御部は、カレントミラー部と、上記カレントミラー部に接続された同数のトランスファーゲート及びインバータとを有する選択スイッチとを有する複数の階調生成部を有しており、上記カレントミラー部及び上記選択スイッチは、上記各階調生成部ごとに固めて配置されていることにより、良好な階調表示を実現する本発明の階調制御用出力回路の省面積化を図ることができる。
【００４６】
上記トランジスタは、共に同じ導電型を有し、カレントミラーを構成する第１のトランジスタと第２のトランジスタであり、上記階調制御部は、上記第１のトランジスタを有する出力バッファ部と、上記第２のトランジスタを有する差動回路とを有していてもよい。この構成は、特に電圧駆動用ドライバとして用いられる場合に、好ましく採用される。
【００４７】
駆動時に上記第１のトランジスタを流れる電流は、上記第２のトランジスタを流れる電流よりも大きいことは、パネルなどの負荷を駆動する上で好ましい。
【００４８】
上記階調制御部は、階調制御用の電圧を上記出力バッファ部に供給するための電圧選択スイッチをさらに有していることにより、出力電流のばらつきが低減された電圧駆動用ドライバ、あるいは電圧駆動方式のプリンタ用ヘッドとして好ましく用いられる。
【００４９】
上記差動回路は、入力部が上記電圧選択スイッチに接続され、出力部が上記出力バッファ部に接続されたオペアンプを有していることにより、２ステージアンプ型の電圧駆動用ドライバを実現することができる。
【００５０】
本発明の第３の階調制御用出力回路は、複数のカレントミラーから構成され、第１段のカレントミラーを流れる電流と等しい電流が３段以上の各カレントミラーに流れる複数の多段式カレントミラー部と、上記複数の多段式カレントミラー部の各々から基準電圧及び階調信号を受けて、互いに異なる階調制御用電流を出力するための複数の階調制御部とを備えている。
【００５１】
この構成により、多段式カレントミラーを用いることで、階調制御部に入力される電流の値のばらつきは低減されている。これに加えて、互いに異なる階調制御用電流を出力するための複数の階調制御部を備えていることで、階調制御用出力回路の出力電流の特性を、有機ＥＬ、無機ＥＬ、ＬＥＤなどの発光素子のγ特性に近似させることができる。この結果、本発明の階調制御用出力回路を表示装置に用いた場合には表示特性が改善され、出力装置に用いた場合には印字特性が改善される。
【００５２】
上記複数の階調制御部からの階調制御用電流を受けるとともに、上記階調信号に応じて出力する上記階調制御用電流の組み合わせを変えるための出力制御部と
を備えていることにより、階調制御用出力回路からの出力電流の特性が、発光素子のγ特性に近似するように制御することができる。その結果、本発明の階調制御用出力回路を用いた表示パネルやプリンタにおいて良好な階調表示が実現できる。
【００５３】
上記複数の階調制御部は、上記複数の階調制御部のうち、最も低い範囲の階調を制御可能なロー側階調制御部と、上記ロー側階調制御部よりも高い階調を制御可能なハイ側階調制御部とに分かれ、上記複数の多段式カレントミラー部は、上記ロー側階調制御部に接続されたロー側多段式カレントミラー部と、上記ハイ側階調制御部に接続されたハイ側多段式カレントミラー部とに分かれることにより、階調制御用出力回路の出力電流の特性を、発光素子のγ特性に良好に近似させることが可能になる。
【００５４】
上記出力制御部は、階調数が所定値以下の場合には、上記ロー側階調制御部からの上記階調制御用電流のみを出力し、階調数が所定値を越える場合には、上記ロー側階調制御部からの上記階調制御用電流に加えて上記ハイ側階調制御部からの上記階調制御用電流を出力するように制御することにより、発光素子のγ特性（電流−輝度特性）グラフの傾きに合わせて階調制御用出力回路の出力電流の特性を変化させることが可能になる。
【００５５】
少なくとも赤、緑、青の３色分の上記ロー側多段式カレントミラー部，上記ハイ側多段式カレントミラー部，上記ロー側階調制御部及び上記ハイ側階調制御部が同一のチップに集積化されていることにより、本発明の階調制御用出力回路は、カラー表示用のドライバＩＣとして用いられるようになる。また、カラープリンタのプリンタヘッドとしても用いられるようになる。
【００５６】
上記ロー側多段式カレントミラー部と上記ハイ側多段式カレントミラー部とは１組ずつ互いに隣接して配置されるとともに、行方向に所定の色順に配置され、上記ロー側階調制御部、上記ハイ側階調制御部及び上記出力制御部は、ほぼ行列上に配置され、上記ロー側多段式カレントミラー部及び上記ハイ側多段式カレントミラー部の１組みに接続された上記ロー側階調制御部、上記ハイ側階調制御部及び上記出力制御部は固めて配置されることにより、配線面積を低減することができ、ひいては表示パネルの小型化にもつながる。
【００５７】
上記階調制御部は、カレントミラー部と、上記カレントミラー部に接続された同数のトランスファーゲート及びインバータとを有する選択スイッチとを有する複数の階調生成部を有しており、上記カレントミラー部及び上記選択スイッチは、上記各階調生成部ごとに固めて配置されていることにより、各素子ごとに固めて配置するレイアウトに比べてカレントミラー部とインバータの間の冗長な配線を低減することができ、配線面積を効果的に縮小することができる。また、階調制御回路の出力配線の幅を広げて、階調制御回路の出力インピーダンスを低減することが可能になる。
【００５８】
嵩上げ制御信号と上記ハイ側多段式カレントミラーから供給される基準電圧とを受けて、上記ロー側階調制御部からの出力電流及び上記ハイ側階調制御部からの出力電流を嵩上げする電流を上記出力制御部に出力するための電流嵩上げ制御回路をさらに設けたことにより、例えば発光素子を用いたパネルにおける表示のコントラストを上げることができる。
【００５９】
上記ロー側多段式カレントミラー部と上記ロー側階調制御部との間に、上記ロー側階調制御部の出力電流を嵩上げする電流を出力するための電流嵩上げ制御回路をさらに設けたことにより、面積の増加を抑えつつ、階調制御部からの出力電流の嵩上げを図ることができる。
【００６０】
上記電流嵩上げ制御回路は、制御する階調に応じて出力する電流を増減する機能を有することも可能である。
【００６１】
上記出力制御回路は、外部の信号線を充電する電圧をスイッチング制御により供給するための選択プリチャージ回路と、表示データに応じたタイミング制御によって一定期間上記選択プリチャージ回路をオンにするための選択プリチャージ制御回路とをさらに有していることにより、例えば、表示パネルの信号線を選択プリチャージ回路によりあらかじめ充電しておくことができるので、表示パネルにおける黒表示を速やかに実行させることができる。これは、特に表示装置のパネルに低温ポリシリコンからなるＴＦＴが配置されている場合に有効である。
【００６２】
本発明の第４の階調制御用出力回路は、半導体チップ上に集積化され、電流信号を出力するための出力部を有する内部回路と、上記半導体チップ上に設けられ、上記出力部に接続された外部端子と、上記半導体チップ上に設けられ、上記出力部に接続された、電流信号を電圧信号に変換するための抵抗体とを備えている。
【００６３】
この構成により、内部回路から出力される微小電流をチップ上の抵抗体によって電圧信号に変換することができるので、該電圧信号がプローブや冶具などで減衰しにくくすることができる。その結果、精度の良い検査を行なうことが可能となる。
【００６４】
上記抵抗体に接続されたスイッチ回路をさらに備え、上記スイッチ回路は、通常動作時及び電源切断時には、上記抵抗体が上記外部端子に対して上記内部回路と互いに直列に接続されるように接続し、検査時には、上記抵抗体を接地に接続すると共に、上記出力部に対して上記抵抗体と上記外部端子とが並列になるように接続するよう切り替えることにより、外部端子から高電圧電流（サージ）が入力された場合には、抵抗体が外部から入力される電流量を制限することができるので、内部回路を保護することができる。また、検査時には、抵抗体を電流／電圧変換用の抵抗として機能させることができる。
【００６５】
上記内部回路は、多段式カレントミラー部と、上記多段式カレントミラー部からの基準電圧を受けて階調制御用電流を出力するための階調制御部とを有していてもよい。
【００６６】
本発明の第５の階調制御用出力回路は、複数のビットセルを有する複数の階調制御部と、上記ビットセルごとに設けられた通常動作用ラッチ回路と、全ての上記ビットセルに信号を供給するための共通ラッチ回路と、上記共通ラッチ回路及び上記通常動作用ラッチ回路と上記ビットセルとの間に設けられ、通常動作時には上記通常動作用ラッチ回路からの信号を上記ビットセルに伝達し、検査時には、上記共通ラッチ回路から出力された信号を上記ビットセルに伝達するように切り替えるための選択回路とを備えている。
【００６７】
これにより、検査時に加えられる信号は複数のラッチ回路を経由する必要がなくなるので、検査時間を短縮することができる。
【００６８】
上記複数の階調制御部に基準電圧を供給するための多段式カレントミラー部がさらに設けられていてもよい。
【００６９】
本発明の階調制御用出力回路の検査装置は、上面がウエハ検査用のテスターに設置可能な基板と、上記基板の下面上に設けられ、少なくとも被検査ウエハからの電流信号を受けるための、導体からなるプローブと、上記プローブに近接して上記基板上に配置され、上記プローブに接続されて上記電流信号を電圧信号に変換するための抵抗体と、上記抵抗体に接続され、上記基板を貫通して設けられた配線とを備えている。
【００７０】
この構成により、被検査ウエハから微少な電流信号が出力される場合、該電流信号を抵抗体によって電圧信号に変換することができるので、電流信号を減衰させることなくテスターに到達させることができる。このため、微小な電流信号を出力する階調制御用出力回路を有するウエハの検査を実行することができる。
【００７１】
上記プローブと上記抵抗体との間の距離が１０ｃｍ以下であることが好ましい。
【００７２】
上記プローブに対して上記抵抗体と並列に接続され、出力部が上記抵抗体を介して負側入力部に接続されたオペアンプをさらに備えていることにより、被検査ウエハからの信号をテスターで容易に測定できるようになる。
【００７３】
上記オペアンプの正側入力部には、上記テスターから出力された基準電圧が入力されることにより、被検査ウエハからの出力電流値の範囲が広い場合でも、基準電圧を変更することで、ウエハからの信号を容易に検出することができる。  
【００７４】
上記抵抗体は集積化されていることにより、本発明の検査装置を容易に実現することができる。
【００７５】
上記オペアンプは集積化されていることにより、本発明の検査装置を容易に実現することができる。
【００７６】
本発明の階調制御用出力回路の検査方法は、互いに並列に接続された第１の抵抗体に接続された基準電流源と、上記基準電流源に接続され、階調制御用電流を出力するための階調制御部とを備えた階調制御用出力回路の検査方法であって、検査時には、上記第１の抵抗体と並列に設けられ、上記第１の抵抗体よりも抵抗値の低い第２の抵抗体を上記基準電流源に接続し、通常動作時には、上記第２の抵抗体と上記基準電流源との接続をオフにする。
【００７７】
この方法により、検査時に基準電流源に入力する電流を、通常動作時よりも大きくすることができるので、検査電流を大きくすることができ、検査を容易にすることができる。
【発明の効果】
【００７８】
本発明の階調制御用出力回路によれば、階調制御回路及び多段式カレントミラー部がロー側とハイ側に分かれて設けられているので、有機ＥＬなどの発光素子のγ特性に合わせた階調制御が可能となる。また、階調制御回路及び多段式カレントミラー部の配置が最適化されているので、配線領域を小さく抑えることが可能になっている。
【発明を実施するための最良の形態】
【００７９】
（第１の実施形態）
本発明の第１の実施形態として、差動回路に電源電圧を供給するための配線と出力バッファ部に電源電圧を供給するための配線とが分離された階調制御用出力回路（電圧駆動用ドライバ）を図を用いて説明する。
【００８０】
−電圧駆動用の階調制御用出力回路の基本構成−
図１は、本発明の第１の実施形態に係る階調制御用出力回路の構成を示す回路図である。
【００８１】
同図に示すように、本実施形態の階調制御用出力回路は、電源電圧供給部１２と、電源電圧供給部１２に接続され、一定の電流を供給するための電流供給部１０と、電流供給部１０と電源電圧供給部１２との間に介設されたドレインとゲート電極とが互いに接続されたＰチャネル型ＭＩＳＦＥＴである第１のＭＩＳＦＥＴ１１と、第１のＭＩＳＦＥＴ１１と電源電圧供給部１２との間に設けられた第１のノード２３及び第２のノード２４と、差動回路７ａ，電圧選択スイッチ２０ａ，出力バッファ部８ａ及び出力部１６を有する階調制御部１ａ，１ｂ…，１Ｎ （Ｎは整数）と、第１のＭＩＳＦＥＴのゲート電極に接続されたゲートバイアス供給線１５と、第１のノード２３と階調制御部１Ｎ の出力バッファ部８ａとの間を接続し、各階調制御部の出力バッファ部に電源電圧を供給するための出力部用電圧供給線２３ａと、出力部用電圧供給線２３ａ上に設けられ、階調制御部１ａ，１ｂ…，１Ｎ−１の出力バッファ部に接続された第１の電源電圧供給ノード２５と、出力部用電圧供給線２３ａのうち、第１の電源電圧供給ノード２５−第１のノード２３間及び各第１の電源電圧供給ノード２５間に介設された第１の抵抗体２１と、第２のノード２４と階調制御部１Ｎ の差動回路７Ｎ との間を接続し、各階調制御部の差動回路に電源電圧を供給するための差動回路用電圧供給線２４ａと、差動回路用電圧供給線２４ａ上に設けられ、階調制御部１ａ，１ｂ…，１Ｎ−１の差動回路に接続された第２の電源電圧供給ノード２６と、差動回路用電圧供給線２４ａのうち、第２の電源電圧供給ノード２６−第２のノード２４間及び各第２の電源電圧供給ノード２６間に介設された第２の抵抗体２２とを備えている。１つの階調制御用出力回路は４００〜５００個程度の階調制御部を備えている場合が多い。なお、本実施形態の階調制御用出力回路は、通常同一チップ内に集積化される。
【００８２】
また、抵抗体第１の抵抗体２１及び第２の抵抗体２２は、レイアウト等の要因により発生したものであり、存在しないことが理想である。
【００８３】
−階調制御部の構成−
本実施形態の階調制御用出力回路の階調制御部は、従来の電圧駆動用ドライバと同様にＭＩＳＦＥＴを用いたカレントミラー回路を有している。
【００８４】
図１に示すように、階調制御部１ａは、ソースが第１の電源電圧供給ノード２５に接続されたＰチャネル型の第３のＭＩＳＦＥＴ３ａと、ソースが第２の電源電圧供給ノード２６に接続されたＰチャネル型の第２のＭＩＳＦＥＴ２ａと、電圧選択スイッチ２０ａと、入力部の（＋）側に電圧選択スイッチ２０ａが接続され、（−）側に出力部１６が接続されたオペアンプ６ａと、ソースが接地に、ドレインが第３のＭＩＳＦＥＴ３ａに、ゲート電極がオペアンプ６ａの出力部にそれぞれ接続されたＮチャネル型ＭＩＳＦＥＴである出力側トランジスタ５ａと、出力側トランジスタ５ａと第３のＭＩＳＦＥＴ３ａとの間に設けられ、出力部１６に接続された第３のノード１４と、オペアンプ６ａの出力部−出力側トランジスタ５ａのゲート電極間と出力側トランジスタ５ａ−第３のノード１４間を接続する配線間に設けられた発振防止用コンデンサ１９ａとを有している。
【００８５】
また、第２のＭＩＳＦＥＴ２ａ及びオペアンプ６ａは差動回路７ａを構成し、第３のＭＩＳＦＥＴ３ａ，第３のノード１４，発振防止用コンデンサ１９ａ及び出力側トランジスタ５ａは出力バッファ部８ａを構成している。ここで、本実施形態の階調制御部１ａにおいては、第２のＭＩＳＦＥＴ２ａと第３のＭＩＳＦＥＴ３ａとは電気的特性が互いに揃えられ、且つ互いのゲート電極が互いにゲートバイアス供給線１５に接続されており、カレントミラー回路を構成している。そして、本実施形態の階調制御用出力回路において、Ｎ個の階調制御部１ａ，１ｂ…，１Ｎ は、それぞれ上述の階調制御部１ａと同じ回路構成を有している。そして、第２のＭＩＳＦＥＴ２ａ，２ｂ…，２Ｎ及び第３のＭＩＳＦＥＴ３ａ，３ｂ…，３Ｎのゲート電極はそれぞれゲートバイアス供給線１５に接続されている。ゲートバイアス供給線１５から第２のＭＩＳＦＥＴ２ａ，２ｂ…，２Ｎ及び第３のＭＩＳＦＥＴ３ａ，３ｂ…，３Ｎのゲート電極に供給される電圧はその位置によらずほぼ同じであり、これらのＭＩＳＦＥＴは常時オン状態になっている。
【００８６】
なお、以下の本明細書中で、階調制御部１ａ，１ｂ…，１Ｎのそれぞれを区別しないで表す際には「階調制御部１」と表記し、階調制御部１の構成素子であるＮ個の第２のＭＩＳＦＥＴ、第３のＭＩＳＦＥＴ、出力側トランジスタ、オペアンプ、電圧選択スイッチもそれぞれ個々を区別しないで表すときは、「第２のＭＩＳＦＥＴ２」、「第３のＭＩＳＦＥＴ３」、「出力側トランジスタ５」、「オペアンプ６」、「電圧選択スイッチ２０」と表記する。
【００８７】
−階調制御部の機能−
階調制御部１は、液晶パネルのＴＦＴ及び画素（図示せず）に駆動電流を供給するための出力バッファ部８と、出力する駆動電流を制御するための差動回路７との２ステージアンプ構成となっている。
【００８８】
まず、階調制御用出力回路の駆動時には、第１の電源電圧供給ノード２５及び第２の電源電圧供給ノード２６からそれぞれ第２のＭＩＳＦＥＴ２及び第３のＭＩＳＦＥＴ３に互いにほぼ等しい値の電源電圧が供給される。すると、カレントミラー回路が機能して第２のＭＩＳＦＥＴ２及び第３のＭＩＳＦＥＴ３にはそれぞれ電流Ｉ１及びＩ２が流れる。なお、出力部１６に接続される負荷を駆動するため電流Ｉ２は電流Ｉ１に比べて大きくなるように設定されており、本実施形態では電流Ｉ１：電流Ｉ２の値の比は約１：５となっている。
【００８９】
一方、電圧選択スイッチ２０は、例えばマルチプレクサであり、複数の基準電圧をディジタルデータに応じて選択する機能を有している。そして、差動回路７のオペアンプ６は、負帰還されることで電圧選択スイッチ２０で選択された選択電圧を電流増幅する。次いで、電流増幅された電圧は、発振防止用コンデンサ１９を介して出力部１６から液晶または有機ＥＬパネルへと出力される。この際に、発振防止用コンデンサ１９は、オペアンプ６の出力信号の位相を変え、負帰還されたオペアンプ６の出力を安定化している。
【００９０】
ところで、階調制御部１においては、発振防止用コンデンサ１９はオペアンプ６の出力電流（＝電流Ｉ１ ）と出力バッファ部８を流れる電流とにより充電される。しかし、差動回路７側を流れる電流は、出力バッファ部８側を流れる電流より小さくなっているため、オペアンプ６の出力電流の大きさによって発振防止用コンデンサ１９の充電時間が変わる。発振防止用コンデンサ１９の充電時間が変わるとオペアンプ６のスルーレートが変化し、出力部１６に接続された負荷への充電時間も変化する。差動回路７側を流れる電流は、第２のＭＩＳＦＥＴ２のゲートーソース間電圧ＶＧＳ１ によって変化するので、ゲートバイアス供給線１５の電位が位置によらず一定の場合、第２の電源電圧供給ノード２６から供給される電源電圧を一定にすることで、出力電流を一定にすることができる。
【００９１】
−従来の電圧駆動用ドライバとの相違点−
本実施形態の階調制御用出力回路が、従来の電圧駆動用ドライバと異なる点は、差動回路と出力バッファ部とにそれぞれの電源電圧を供給する配線が分離されていることである。
【００９２】
これにより、本実施形態の階調制御用出力回路は、従来の電圧駆動用ドライバに比べて抵抗体による電圧降下を小さく抑えることが可能になっている。そのため、電源電圧供給部１２から遠い位置にある第１の電源電圧供給ノード２５及び第２の電源電圧供給ノード２６における電圧降下が抑えられ、第１の電源電圧供給ノード２５及び第２の電源電圧供給ノード２６の位置による電圧差を小さくすることができる。
【００９３】
また、本実施形態の階調制御用出力回路において、ゲートバイアス供給線１５の電位は位置によらず一定であるので、第２のＭＩＳＦＥＴ２のゲートーソース間電圧ＶＧＳ１ のばらつきも抑えられる。このため、差動回路７を流れる電流は電源電圧供給部１２からの距離に関わらずほぼ一定となり、オペアンプ６のスルーレートをほぼ一定にすることができる。
【００９４】
従って、本実施形態の階調制御用出力回路を用いることにより、負荷への充電時間を一定にすることができるので、表示ムラのない液晶パネルや電圧書き込み方式の有機ＥＬパネルを実現することができる。
【００９５】
なお、本実施形態の階調制御用出力回路では、電圧選択スイッチ２０によって表示装置等に供給する電圧を切り替えられるようになっており、これによって階調制御を行っている。
【００９６】
なお、本実施形態の階調制御用出力回路は、液晶駆動ドライバとして用いられる他、電圧により階調表示されるプリンタのヘッド等にも用いられる。
【００９７】
なお、本実施形態では電流Ｉ１：電流Ｉ２の値の比は約１：５に設定されるが、Ｉ１＜Ｉ２であれば電流値の比に特に制限はない。
【００９８】
なお、本実施形態の階調制御用出力回路において、カレントミラー回路を構成するＭＩＳＦＥＴとしてＰチャネル型ＭＩＳＦＥＴが用いられたが、これに代えてＮチャネル型ＭＩＳＦＥＴを用いてもよい。
【００９９】
なお、本実施形態の階調制御用出力回路において、階調制御部１に含まれるＭＩＳＦＥＴの代わりにｎｐｎ型のバイポーラトランジスタを用いることで、電流駆動用ドライバとすることができる。
【０１００】
（第２の実施形態）
図２（ａ），（ｂ）は、それぞれ本発明の第２の実施形態に係る階調制御用出力回路（電圧駆動用ドライバ）の構成を示す回路図、及び電源電圧供給線における電源電位と電源電圧供給部からの距離との関係を示す図である。
【０１０１】
本実施形態の電圧駆動用の階調制御用出力回路は、ゲートバイアス供給線１５の電位に傾斜を持たせることにより、各第２のＭＩＳＦＥＴ２及び各第３のＭＩＳＦＥＴ３のゲートーソース間電圧ＶＧＳ１ 及びＶＧＳ２ をほぼ一定にしたものである。
【０１０２】
図２（ａ）に示すように、本発明の第２の実施形態に係る階調制御用出力回路は、電源電圧供給部１２と、電源電圧供給部１２に接続され、出力部１６を有する階調制御部１ａ，１ｂ…，１Ｎ（Ｎは整数）と、接地に接続され、一定の電流を供給するための第１の電流供給部１０ａと、第１の電流供給部１０ａと電源電圧供給部１２との間に介設されたドレインとゲート電極とが互いに接続されたＰチャネル型ＭＩＳＦＥＴである第１のＭＩＳＦＥＴ１１と、第１のＭＩＳＦＥＴ１１と電源電圧供給部１２との間に設けられた第１のノード１８と、一定の電流を供給するための第２の電流供給部３１と、ドレインが第２の電流供給部３１に接続され、ドレインとゲート電極とが互いに接続されているＰチャネル型ＭＩＳトランジスタである傾斜バイアス用ＭＩＳＦＥＴ３０と、第１のＭＩＳＦＥＴ１１のゲート電極と傾斜バイアス用ＭＩＳＦＥＴ３０のゲート電極とを互いに接続するゲートバイアス供給線１５と、第１のノード１８と傾斜バイアス用ＭＩＳＦＥＴ３０のソースとを互いに接続し、各階調制御部１に電源電圧を供給するための電源電圧供給配線４と、電源電圧供給配線４上に設けられ、階調制御部１ａ，１ｂ…，１Ｎ にそれぞれ接続された電源電圧供給ノード１７と、各電源電圧供給ノード１７の間及び電源電圧供給ノード１７と第１のノード１８との間に介設された抵抗体１３とを備えている。なお、本実施形態の階調制御用出力回路は、第１の実施形態同様、通常同一チップ内に集積化される。また、以後の実施形態に係る階調制御用出力回路も同様に集積化されている。
【０１０３】
なお、傾斜バイアス用ＭＩＳＦＥＴ３０は第１のＭＩＳＦＥＴ１１と同じ導電型ならばＰチャネル型，Ｎチャネル型のどちらでもよい。
【０１０４】
また、本実施形態において、階調制御部１は、第１の実施形態と同一の構成を有している。
【０１０５】
すなわち、図２（ａ）に示すように、階調制御部１は、ソースが互いに接続されると共に電源電圧供給ノード１７に接続された共にＰチャネル型の第２のＭＩＳＦＥＴ２ａ及び第３のＭＩＳＦＥＴ３ａと、電圧選択スイッチ２０ａと、入力部の（＋）側に電圧選択スイッチが接続され、（−）側に出力部１６が接続されたオペアンプ６ａと、ソースが接地に、ドレインが第３のＭＩＳＦＥＴ３ａに、ゲート電極がオペアンプ６ａの出力部にそれぞれ接続されたＮチャネル型ＭＩＳＦＥＴである出力側トランジスタ５ａと、出力側トランジスタ５ａと第３のＭＩＳＦＥＴ３ａとの間に介設され、出力部１６に接続された第２のノード１４と、オペアンプ６ａの出力部−出力側トランジスタのゲート電極間と出力側トランジスタ５ａ−第２のノード間を接続する配線間に設けられた発振防止用コンデンサ１９ａとを有している。また、第２のＭＩＳＦＥＴ２ａ及びオペアンプ６ａは差動回路７ａを構成し、第３のＭＩＳＦＥＴ３ａ，第２のノード１４，発振防止用コンデンサ１９ａ及び出力側トランジスタ５ａは出力バッファ部８ａを構成している。
【０１０６】
本実施形態の階調制御用出力回路の特徴は、第２の電流供給部３１及び傾斜バイアス用ＭＩＳＦＥＴ３０が設けられている点にある。これによって、以下で説明するように、電源電圧供給ノード１７の電圧降下によって、第２のＭＩＳＦＥＴ２及び第３のＭＩＳＦＥＴ３のゲート−ソース間電圧（ＶＧＳ１及びＶＧＳ２）が減少することを防いでいる。
【０１０７】
また、傾斜バイアス用ＭＩＳＦＥＴ３０は、本装置の動作中、常にオン状態となっている。そのため、傾斜バイアス用ＭＩＳＦＥＴ３０のドレイン側の電位は、電源電圧供給部１２の電位が少なくとも抵抗体１３により電圧降下された電位となっている。そして、傾斜バイアス用ＭＩＳＦＥＴ３０のドレインとゲート電極とは互いに接続されているので、傾斜バイアス用ＭＩＳＦＥＴ３０のゲート電極の電位は、第１のＭＩＳＦＥＴ１１のゲート電極の電位よりも低くなっている。そのため、図２（ｂ）に示すように、ゲートバイアス供給線１５には電源電圧供給部１２から離れるに従って電位が低くなるような電位勾配が形成される。そして、本実施形態の階調制御用出力回路では、ゲートバイアス供給線１５における電位勾配が、電源電圧供給配線４における電圧降下の割合にほぼ比例するように設定することで、各々の第２のＭＩＳＦＥＴ２及び第３のＭＩＳＦＥＴ３のゲート−ソース間電圧（ＶＧＳ１及びＶＧＳ２）をほぼ一定にすることを可能にしている。
【０１０８】
これにより、電源電圧供給部１２からの距離に関わらず第２のＭＩＳＦＥＴ２を流れる電流Ｉ１ の値をほぼ一定にすることができ、オペアンプ６のスルーレートをほぼ一定にすることができる。その結果、本実施形態の階調制御用出力回路によれば、すべての階調制御部１の出力部１６から均一な電流値を有する電圧信号を、ＴＦＴ及び画素に供給することが可能になる。
【０１０９】
また、本実施形態の階調制御用出力回路においては、差動回路７に電源電圧を供給するための配線と出力バッファ部８に電源電圧を供給するための配線とが分離されていない。傾斜バイアス用ＭＩＳＦＥＴ３０の面積は電圧供給線の面積に比べて非常に小さいので、本実施形態の階調制御用出力回路は、第１の実施形態の階調制御用出力回路に比べて面積が小さくなっている。駆動ドライバが液晶パネルに用いられる場合、多出力（４００〜５００出力）を備え、パネルの辺縁部に配置される。そのため、駆動ドライバの面積が小さいことは、パネルを小型化するために重要である。
【０１１０】
また、本実施形態の階調制御用出力回路においては、差動回路７と出力バッファ部８の電源電圧が、共に電源電圧供給配線４から供給されるので、抵抗体１３の抵抗値のばらつきなどによらず、１つの階調制御部１内の差動回路７及び出力バッファ部８にそれぞれほぼ等しい値の電源電圧が供給される。このことも、オペアンプのスルーレートを一定にするためには有利である。
【０１１１】
以上のように、本実施形態の階調制御用出力回路を用いることにより、オペアンプ６のスルーレートをほぼ一定にし、負荷への充電時間を一定にすることができるので、液晶パネル及び電圧書き込み方式の有機ＥＬパネルにおける表示ムラを抑えることができる。
【０１１２】
また、本実施形態の階調制御用出力回路は、第１の実施形態の階調制御用出力回路よりも面積を小さくすることが可能であるので、集積化に有利であり、サイズの小さい液晶パネルにも好ましく用いられる。
【０１１３】
なお、本実施形態の階調制御用出力回路において、階調制御部１内のカレントミラー回路をＰチャネル型ＭＩＳＦＥＴで構成したが、これに代えてＮチャネル型ＭＩＳＦＥＴを用いてもよい。その場合には、第１のＭＩＳＦＥＴ１１と傾斜バイアス用ＭＩＳＦＥＴ３０も共にＮチャネル型ＭＩＳＦＥＴにすればよい。これは、以下の実施形態に係る階調制御用出力回路においても同様である。
【０１１４】
なお、本実施形態の階調制御部１においても、電流Ｉ１：電流Ｉ２の値の比は約１：５に設定されるが、Ｉ１＜Ｉ２であれば電流値の比に特に制限はない。
【０１１５】
また、本実施形態の階調制御用出力回路において、ゲートバイアス供給線１５上に電位勾配を形成するために第２の電流供給部３１及び傾斜バイアス用ＭＩＳＦＥＴ３０を設けたが、これに代えて、電源電圧供給部１２とは独立した電流供給部と、第１のＭＩＳＦＥＴ１１のゲート電極の電位より低い電位を有する低電圧供給部とを設けてもよい。
【０１１６】
なお、以上では階調制御用出力回路について説明したが、階調制御部１に代えて複数のカレントミラーを有する電流加算型Ｄ／Ａコンバータを用いることで、電流による階調制御を行なうための階調制御用出力回路を実現することができる。この場合でも、各Ｄ／Ａコンバータを構成するＭＩＳＦＥＴのゲート−ソース間電圧が互いに等しくなっているので、出力電流を一定にすることができる。このような階調制御用出力回路は、有機ＥＬパネル及び無機ＥＬパネル用のドライバや、ＬＥＤプリンタのヘッドとして用いることができる。電流駆動用の階調制御用出力回路については後に詳述する。
【０１１７】
（第３の実施形態）
本発明の第３の実施形態に係る階調制御用出力回路は、第１の実施形態と第２の実施形態に係る階調制御用出力回路を組み合わせたものである。
【０１１８】
図３は、本発明の第３の実施形態に係る電圧駆動用の階調制御用出力回路の構成を示す回路図である。なお、第１及び第２の実施形態と同じ素子及び回路には、図１，２と同じ符号を付してある。
【０１１９】
図３に示すように、本実施形態の階調制御用出力回路は、電源電圧供給部１２と、電源電圧供給部１２に接続され、差動回路７，電圧選択スイッチ２０，出力バッファ部８及び出力部１６を有するＮ個の階調制御部１と、接地に接続され、一定の電流を供給するための第１の電流供給部１０ａと、第１の電流供給部１０ａと電源電圧供給部１２との間に介設されたドレインとゲート電極とが互いに接続されたＰチャネル型ＭＩＳＦＥＴである第１のＭＩＳＦＥＴ１１と、第１のＭＩＳＦＥＴ１１と電源電圧供給部１２との間に設けられた第１のノード２３及び第２のノード２４と、一定の電流を供給するための第２の電流供給部３１と、ソースが第２の電流供給部３１に接続され、ドレインとゲート電極とが互いに接続されたＰチャネル型ＭＩＳトランジスタである傾斜バイアス用ＭＩＳＦＥＴ３０と、第１のＭＩＳＦＥＴ１１のゲート電極と傾斜バイアス用ＭＩＳＦＥＴ３０のゲート電極とを接続するゲートバイアス供給線１５と、第２のノード２４と傾斜バイアス用ＭＩＳＦＥＴ３０のソースとを互いに接続する差動回路用電圧供給線２４ａと、差動回路用電圧供給線２４ａ上に設けられ、各差動回路７に接続された第２の電源電圧供給ノード２６と、第２のノード２４と第２の電源電圧供給ノード２６との間及び各第２の電源電圧供給ノード間に設けられた抵抗体２２と、第１のノード２３とＮ番目の第３のＭＩＳＦＥＴ３Ｎ とを接続する出力部用電圧供給線２３ａと、出力部用電圧供給線２３ａ上に設けられ、各出力バッファ部８に接続された第１の電源電圧供給ノード２５と、第１のノード２３と第１の電源電圧供給ノード２５との間及び各第１の電源電圧供給ノード２５間に設けられた抵抗体２１とを備えている。なお、階調制御部１の構成は、第１の実施形態と同様である。
【０１２０】
本実施形態の階調制御用出力回路においては、差動回路７に電源電圧を供給するための配線と出力バッファ部８に電源電圧を供給するための配線とが分離されることにより、電源電圧供給部１２から遠い位置に設けられた第１の電源電圧供給ノード２５及び第２の電源電圧供給ノード２６での電源電圧の降下を小さく抑えることができる。
【０１２１】
これに加え、本実施形態の階調制御用出力回路では、ゲートバイアス供給線１５上に電位勾配が形成されている。これにより、第２のＭＩＳＦＥＴ２及び第３のＭＩＳＦＥＴのゲート−ソース間電圧ＶＧＳ１及びＶＧＳ２の位置によるばらつきが抑えられている。
【０１２２】
従って、本実施形態の階調制御用出力回路では、上述の２つの構成の相乗効果により、階調制御部１の位置によらず、オペアンプ６のスルーレートをより精度良く一定にすることができる。このため、本実施形態の階調制御用出力回路によれば、すべての階調制御部１の出力部１６から出力される電流も一定とすることができ、負荷への充電時間を一定にすることができる。その結果、本実施形態の階調制御用出力回路を用いることにより、液晶パネル及び電圧書き込み方式の有機ＥＬパネルにおいて生じる表示ムラを抑えることができる。
【０１２３】
（第４の実施形態）
第１〜３の実施形態の階調制御用出力回路において、第２のＭＩＳＦＥＴ２には、共通の電圧供給線を介して電源電圧供給部１２からの電源電圧が分配され、（これを以後「電圧分配方式」と称す）それぞれのゲート−ソース間電圧ＶＧＳ１ はほぼ一定になるよう設定されている。
【０１２４】
これに対し、本実施形態の階調制御用出力回路は、電源電圧供給部１２から遠い位置に設けられた傾斜バイアス用ＭＩＳＦＥＴ３０側に受け手側カレントミラー回路４３を設け、第１の電流供給部１０ａから供給される電流と等しい大きさの電流をカレントミラー同士の電流分配により傾斜バイアス用ＭＩＳＦＥＴ３０側に分配するものである。これを、以後「電流受け渡し方式」と称する。
【０１２５】
図４は、本実施形態の階調制御用出力回路の構成を示す回路図である。なお、第３の実施形態と同じ素子及び回路には、図３と同じ符号を付してある。
【０１２６】
同図に示すように、本実施形態の階調制御用出力回路は、電源電圧供給部１２と、電源電圧供給部１２に接続され、差動回路７，電圧選択スイッチ２０，出力バッファ部８及び出力部１６を有するＮ個の階調制御部１と、接地に接続された第１の電流供給部１０ａと、第１の電流供給部１０ａと電源電圧供給部１２との間に順に介設されたドレインとゲート電極とが互いに接続されたＰチャネル型ＭＩＳＦＥＴである第１のＭＩＳＦＥＴ１１と、第１のＭＩＳＦＥＴ１１と電源電圧供給部との間に設けられた第１のノード２３及び第２のノード２４と、共にＮチャネル型ＭＩＳＦＥＴで、ゲート電極同士が互いに接続された第１のミラーＭＩＳＦＥＴ４３ａ及び第２のミラーＭＩＳＦＥＴ４３ｂから構成される受け手側カレントミラー回路４３と、ドレインが第１のミラーＭＩＳＦＥＴ４３ａに、ゲート電極が第１のＭＩＳＦＥＴ１１のゲート電極に、ソースが電源電圧供給部１２にそれぞれ接続され、第１のＭＩＳＦＥＴ１１と共に送り手側カレントミラーを構成するＰチャネル型の第４のＭＩＳＦＥＴ４１と、ソースが第２のＮチャネル型ＭＩＳＦＥＴ４３ｂに接続され、ドレインとゲート電極とが互いに接続されたＰチャネル型ＭＩＳトランジスタである傾斜バイアス用ＭＩＳＦＥＴ３０と、第１のＭＩＳＦＥＴ１１のゲート電極と傾斜バイアス用ＭＩＳＦＥＴ３０のゲート電極とを接続するゲートバイアス供給線１５と、第２のノード２４と傾斜バイアス用ＭＩＳＦＥＴ３０のソースとを接続する差動回路用電圧供給線２４ａと、差動回路用電圧供給線２４ａ上に設けられ、各差動回路７に接続された第２の電源電圧供給ノード２６と、第２のノード２４と第２の電源電圧供給ノード２６との間及び各第２の電源電圧供給ノード間に設けられた抵抗体２２と、第１のノード２３とＮ番目の第３のＭＩＳＦＥＴ３Ｎ とを接続する出力部用電圧供給線２３ａと、出力部用電圧供給線２３ａ上に設けられ、各出力バッファ部８に接続された第１の電源電圧供給ノード２５と、第１のノード２３と第１の電源電圧供給ノード２５との間及び各第１の電源電圧供給ノード２５間に設けられた抵抗体２１とを備えている。また、階調制御部１の構成は第３の実施形態と同様である。
【０１２７】
本実施形態の階調制御用出力回路は、第３の階調制御用出力回路の第２の電流供給部３１として、受け手側カレントミラー回路４３と、第１の電流供給部１０ａから供給される電流を分配するための第４のＭＩＳＦＥＴ４１とが設けられたものである。
【０１２８】
ここで、カレントミラーを構成する第１のＭＩＳＦＥＴ１１と第４のＭＩＳＦＥＴ４１とは互いに同一の素子構成並びに電気的特性を有しており、第１のミラーＭＩＳＦＥＴ４３ａと第２のミラーＭＩＳＦＥＴ４３ｂも互いに同一の素子構成及び電気的特性を有している。加えて、本実施形態の階調制御用出力回路において、第１のＭＩＳＦＥＴ１１，第４のＭＩＳＦＥＴ４１，第１のミラーＭＩＳＦＥＴ４３ａ及び第２のミラーＭＩＳＦＥＴ４３ｂのそれぞれは飽和領域で動作するので、第１の電流供給部１０ａから供給される電流と、第２のミラーＭＩＳＦＥＴ４３ｂを流れる電流とは高精度で等しくなっている。
【０１２９】
また、１つのバイアス回路で距離の離れた回路に一定電流を供給することが可能になるので、回路面積の増大を避けることができる。
【０１３０】
これに加えて、電流受け渡し方式によれば、抵抗体による電圧降下の影響を受けずに電流を分配することができるので、電源電圧供給部１２から遠い位置（数ｍｍ程度離れた位置）に設けられた第２のＭＩＳＦＥＴ２（または差動回路７）に供給される電源電圧と電源電圧供給部１２から近い位置に設けられた第２のＭＩＳＦＥＴに供給される電源電圧とを精度良く揃えることが可能になる。
【０１３１】
この結果、本実施形態の階調制御用出力回路では、第２のＭＩＳＦＥＴ２のゲート−ソース間電圧ＶＧＳ１は電源電圧供給部１２からの距離によらず、ほぼ一定になっており、オペアンプ６のスルーレートもほぼ一定にすることができる。すなわち、本実施形態の階調制御用出力回路を用いることにより、液晶パネル及び電圧書き込み方式の有機ＥＬパネルにおいて生じる表示ムラを抑えることができる。
【０１３２】
なお、本実施形態では、電圧分配方式と電流受け渡し方式を組み合わせる例を説明したが、各階調制御部１の間にカレントミラー回路を設け、全ての第２のＭＩＳＦＥＴ２に電流受け渡し方式で電流を分配することもできる。この場合には、面積が大きくなるため、実際には電源電圧供給部１２から比較的近い第２のＭＩＳＦＥＴ２には電圧分配方式で電源電圧を分配し、電源電圧供給部１２から比較的遠い第２のＭＩＳＦＥＴ２には電流受け渡し方式で電流を分配することが好ましい。
【０１３３】
（第５の実施形態）
本発明の第５の実施形態として、第１〜４の実施形態で説明した電圧駆動用の階調制御用出力回路の構成を電流駆動用の階調制御用出力回路に適用した例を説明する。
【０１３４】
図５は、本発明の第５の実施形態に係る階調制御用出力回路（電流駆動用ドライバ）の構成を示す図であり、図６は、図５に示す階調制御回路５１の詳細な構成を示す図である。
【０１３５】
図５に示すように、本実施形態の階調制御用出力回路は、電源電圧供給部１２と、電源電圧供給部１２に接続され、電流加算型のＤ／Ａコンバータとして機能するＮ個の階調制御回路５１と、接地に接続された第１の電流供給部１０ａと、第１の電流供給部１０ａと電源電圧供給部１２との間に介設されたドレインとゲート電極とが互いに接続されたＰチャネル型ＭＩＳＦＥＴである第１のＭＩＳＦＥＴ１１と、第１のＭＩＳＦＥＴ１１と電源電圧供給部１２との間に設けられた第１のノード１８と、共にＮチャネル型ＭＩＳＦＥＴで、ゲート電極同士が互いに接続された第１のミラーＭＩＳＦＥＴ４３ａ及び第２のミラーＭＩＳＦＥＴ４３ｂから構成される受け手側カレントミラー回路４３と、ドレインが第１のミラーＭＩＳＦＥＴ４３ａに、ゲート電極が第１のＭＩＳＦＥＴ１１のゲート電極に、ソースが電源電圧供給部１２にそれぞれ接続され、第１のＭＩＳＦＥＴ１１と共に送り手側カレントミラーを構成するＰチャネル型の第４のＭＩＳＦＥＴ４１と、ドレインが第２のＮチャネル型ＭＩＳＦＥＴ４３ｂに接続され、ドレインとゲート電極とが互いに接続されたＰチャネル型ＭＩＳトランジスタである傾斜バイアス用ＭＩＳＦＥＴ３０と、第１のＭＩＳＦＥＴ１１のゲート電極と傾斜バイアス用ＭＩＳＦＥＴ３０のゲート電極とを接続するゲートバイアス供給線１５と、各階調制御回路５１に電源電圧を供給するための電源電圧供給配線４と、電源電圧供給配線４上に設けられ、各階調制御回路５１にそれぞれ接続された電源電圧供給ノード１７と、各電源電圧供給ノード１７の間及び電源電圧供給ノード１７と第１のノード１８との間に介設された抵抗体１３とを備えている。
【０１３６】
また、図６に示すように、階調制御回路５１は、ソースが電源電圧供給ノード１７に接続され、且つ互いに並列に接続された複数の電流加算用のカレントミラー部５２と、各電流加算用のカレントミラー部５２のドレイン側にそれぞれ設けられ、出力側が互いに接続された選択スイッチ５３と、選択スイッチ５３の出力側に接続され、出力電流を供給するための出力部５４とを有している。
【０１３７】
また、電流加算用のカレントミラー部５２は、互いに並列に接続されたＰチャネル型ＭＩＳＦＥＴから構成されており、６ビットの階調（６４階調）の場合、それぞれ１，２，４，８，１６，３２個のＰチャネル型ＭＩＳＦＥＴから構成されている。そして、選択スイッチ５３は、Ｎチャネル型ＭＩＳＦＥＴ及びＰチャネル型ＭＩＳＦＥＴからなるトランスファーゲート部４９と、出力側がＮチャネル型ＭＩＳＦＥＴに接続されたインバータ５０とを有している。それぞれの選択スイッチ５３は、順にディジタルデータＬ０，Ｌ１，…，Ｌ５によってオン・オフが制御されている。また、電流加算用のカレントミラー部５２を構成するＭＩＳＦＥＴは互いに電気的特性が揃えられているので、選択スイッチ５３がオンの場合には、電流加算用のカレントミラー部５２の各Ｐチャネル型ＭＩＳＦＥＴに互いに等しい電流が流れるようになっている。
【０１３８】
この構成により、本実施形態の階調制御用出力回路においては、６４通りの大きさの電流を出力部５４から供給することが可能になっている。加えて、第４の実施形態で説明したように、本実施形態の階調制御用出力回路の階調制御回路５１間では出力部５４から出力される電流量のばらつきが抑えられているので、本実施形態の階調制御用出力回路を用いれば、有機ＥＬ，無機ＥＬ及びＬＥＤ等の電流駆動の発光素子を用いたパネルの階調制御が実現されると共に、表示ムラの抑制も実現される。また、本実施形態の階調制御用出力回路をこれらの発光素子を用いたプリンタのヘッドに用いることにより、印字ムラの少ないプリンタを実現することができる。
【０１３９】
また、本実施形態の階調制御用出力回路においては、比較的大きな面積を必要とするオペアンプを設ける必要がないため、オペアンプを用いるタイプの電流駆動用の階調制御用出力回路、あるいは電圧駆動用の階調制御用出力回路に比べてチップサイズを縮小することが可能になる。
【０１４０】
以上の説明では、６４階調を実現する階調制御用出力回路の例を示したが、ｎビット（Ｍ階調；Ｍ＝２ｎ ）の階調表示を実現するためには、それぞれ１、２、…、Ｍ／２個のＭＩＳＦＥＴを有する電流加算用のカレントミラー部５２を１つの階調制御回路５１に設ければよい。ここで、Ｍは正の偶数であり、例えば、本実施形態の階調制御回路５１に６４個のＰチャネル型ＭＩＳＦＥＴを有する電流加算用のカレントミラー部５２をさらに設けることで、１２８階調の階調表示が可能になる。
【０１４１】
また、本実施形態においては、電流加算用のカレントミラー部５２のＭＩＳＦＥＴの個数によって階調表示を実現していたが、ビット数あたり１つのＭＩＳＦＥＴを設け、それらのゲート幅（Ｗ）／ゲート長（Ｌ）の値を１，２，４，…，３２としてもよい。ただし、ＭＩＳＦＥＴの個数により階調制御を行なう方が出力電流の精度は高くなる。
【０１４２】
このように、本実施形態の階調制御用出力回路においては、第１〜第４の実施形態で説明した階調制御用出力回路の階調制御部１に代えて電流加算型Ｄ／Ａコンバータを設けることにより、輝度ムラの少ない有機ＥＬパネルを実現することができる。
【０１４３】
なお、本実施形態の階調制御用出力回路において、電流加算用のカレントミラー部５２を構成するＭＩＳＦＥＴとしては、Ｎチャネル型ＭＩＳＦＥＴを用いてもよい。
【０１４４】
なお、本実施形態の階調制御用出力回路において、階調制御回路５１に代えて第２の実施形態で用いられた階調制御部１を備える場合には、液晶パネル等に用いられる電圧駆動用ドライバとなる。
【０１４５】
（第６の実施形態）
本発明の第６の実施形態に係る階調制御用出力回路は、次の４つの特徴を有する電流駆動ドライバである。
【０１４６】
まず、第１の特徴は、多段化されたカレントミラー部が設けられることにより、出力電流間のばらつきが低減されている点である。
【０１４７】
次に、第２の特徴は、表示装置に与える輝度制御と、実際に表示される輝度特性との間の差を補正する手段が講じられた点である。
【０１４８】
そして、第３の特徴は、表示装置上の信号線に生じる寄生容量の充電を補助するための選択プリチャージ回路（不図示）と選択プリチャージ制御回路６２とが設けられた点である。
【０１４９】
次に、第４の特徴は、出力電流を嵩上げするための電流嵩上げ制御回路６１が設けられた点である。
【０１５０】
図９は、本発明の第６の実施形態に係る階調制御用出力回路を用いた電流駆動方式の表示装置の構成を示すブロック回路図である。
【０１５１】
同図に示すように、本実施形態の階調制御用出力回路は、ロー（LOW ）側電流出力部を有し、１〜４・８・１６階調を制御するためのロー側階調制御回路５９と、ロー側階調制御回路５９に基準電圧Ｖｓｔ１を供給するためのロー側カレントミラー部５５と、ハイ（HIGH）側電流出力部を有し、４・８・１６〜６４階調を制御するためのハイ側階調制御回路６０と、出力部６４に接続された電流嵩上げ制御回路６１と、ハイ側階調制御回路６０及び電流嵩上げ制御回路６１にそれぞれ基準電圧Ｖｓｔ２を供給するためのハイ側カレントミラー部５６と、ディスプレイ側のソース信号線５８に接続された選択プリチャージ制御回路６２とを備えている。
【０１５２】
また、図９では簡略化されて示されているが、ロー側カレントミラー部５５及びハイ側カレントミラー部５６は共に３段構成をとっており、それぞれ１７６出力を有している。このロー側カレントミラー部５５の一段目及びハイ側カレントミラー部５６の１段目（親電流源）は、それぞれ外部の抵抗体６３ａ，６３ｂに接続されている。
【０１５３】
また、出力部６４からはロー側電流出力部，ロー側電流出力部からの出力電流に、電流嵩上げ制御回路６１からの出力電流が加算された電流がディスプレイパネル側に供給される。
【０１５４】
以下に、本実施形態の階調制御用出力回路の特徴について説明する。ただし、嵩上げ回路についての説明は、後の実施形態で行なう。
【０１５５】
−カレントミラー部の多段化−
カレントミラー回路の定電流特性を維持するためには、共通の電圧供給線に接続されたミラートランジスタの数を限定する必要がある（電圧分配方式）。これは、ミラートランジスタの数が多くなると、先に説明したように、電圧供給線における電圧降下の影響が大きくなるからである。
【０１５６】
一方、電流駆動用の階調制御用出力回路は、電圧駆動用の階調制御用出力回路と同様に多くの出力を有しており、本実施形態の階調制御用出力回路の出力数は、Ｒ（赤）・Ｇ（緑）・Ｂ（青）の一色当たり１７６出力で、合計５２８出力である。この１７６出力に対応するカレントミラーに共通の電圧供給線から電源電圧を供給するとなると、出力電流間のばらつきが生じるおそれがある。そこで、カレントミラー同士を接続する電流受け渡し方式を用いることになるが、電流分配の数を増加させれば消費電流が増加するため、製品の性能とのトレードオフがある。このため、本願発明者らは、電流受け渡し方式を電圧分配方式とを併用し、カレントミラー部の多段化構造を採用した。
【０１５７】
図７は、電流源を３段式にした場合の多段式カレントミラー部を示す図である。
【０１５８】
同図に示すように、第１段カレントミラー（親電流源５５ａ）の電流値は、カレントミラー回路により１６個の第２段カレントミラー（子電流源５５ｂ）にコピーされる。さらに、子電流源５５ｂの電流値も、カレントミラー回路により１１個の第３段カレントミラー（孫電流源５５ｃ）にコピーされる。このようにして、各段のカレントミラーを構成するＭＩＳＦＥＴには、互いに等しい大きさの電流が分配される。上記の構成により、親電流源５５ａの電流値は、１６×１１＝１７６個の孫電流源５５ｃに伝達されることになる。このカレントミラー部の構成によれば、親電流源５５ａの電流値を直接１７６個の孫電流源５５ｃに伝達する場合よりも、孫電流源５５ｃからの出力電流値のばらつきを小さくすることができる。そのため、多段式カレントミラー部が有機ＥＬディスプレイなどに用いられる場合には、表示ムラを小さくすることができる。
【０１５９】
本実施形態の階調制御用出力回路は、上述の３段構成の多段式カレントミラー部を備えているので、各ロー側階調制御回路５９に入力される基準電圧Ｖｓｔ１，Ｖｓｔ２のばらつきが小さくなっている。そのため、各々のロー側電流出力部及びハイ側電流出力からの出力電流のばらつきも低減されている。
【０１６０】
なお、カレントミラー部の段数は３段以上であってもよく、カレントミラー部の出力数を適当な数に変更してもよい。
【０１６１】
−γ補正に対する取り組み−
ディスプレイに用いられる発光素子の輝度は、印加電流に正比例して上がるわけではない。印加電流が小さい時よりも、印加電流が大きい時の方が輝度に対する電流の増加率が大きくなっている。これはγ特性と呼ばれ、液晶の場合でも見られる特性である。
【０１６２】
図８は、電流駆動用の階調制御用出力回路が出力する電流の階調レベル−出力電流特性を示す図である。
【０１６３】
電流駆動用の階調制御用出力回路においては、カレントミラーを用いた単位電流源の組み合わせで階調を制御するため、階調制御を行うカレントミラー部が１つの場合、階調レベル対出力電流のグラフは直線になる。そのため、パネル上の発光素子の輝度が設定からずれることがあった。
【０１６４】
そこで、本願発明者らは、この不具合を解決するために、表示装置に用いられる階調制御用出力回路のカレントミラー部及び階調制御回路をロー側とハイ側の２つに分け、出力電流が小さい時にはロー側電流出力部からのみ電流が出力され、出力電流が大きい場合にはハイ側電流出力部からの電流がロー側電流出力からの電流に加算されるようにした。
【０１６５】
本実施形態の階調制御用出力回路においては、１〜１６階調までを単独で制御できるロー側階調制御回路５９からの出力電流は出力部６４から常に出力され、４、８、１６、３２、６４階調を制御できるハイ側階調制御回路６０からの出力電流は、１６階調を越える階調制御の時にのみ出力部６４から出力される。
【０１６６】
その結果、出力電流の特性は図８中に矢印で示したように、発光素子のγ特性に近似される。本実施形態の例では、階調レベル−出力電流特性グラフの傾きは、１６階調以下で１０ｎＡ／階調、１６を越え６４階調までが４０ｎＡ／階調となっている。
【０１６７】
ここで、ロー側階調制御回路５９及びハイ側階調制御回路６０中のスイッチ回路のオン・オフは、データ変換回路、２段ラッチを介して印加されるγ補正制御信号Ｇ０〜Ｇ１及び画像データＤ０〜Ｄ５によって制御されている。
【０１６８】
これにより、本実施形態の階調制御用出力回路を有機ＥＬパネル等に用いる場合、設定通りの階調制御を行えるようになる。
【０１６９】
このようなγ補正の対策が講じられた本実施形態の階調制御用出力回路は、有機ＥＬだけでなく無機ＥＬやＬＥＤなどの発光素子を用いた表示装置に用いられる。また、これら発光素子を用いたプリンタヘッドにも利用できる。
【０１７０】
なお、図９では、１色のみの電流駆動用の階調制御用出力回路の例を示したが、有機ＥＬ、無機ＥＬ、ＬＥＤなどの発光素子では、Ｒ、Ｇ、Ｂの色ごとにγ特性が異なるので、Ｒ、Ｇ、Ｂの各色の出力に対して異なる出力特性を有する多段式カレントミラー部を設けることが好ましい。
【０１７１】
なお、本実施形態の階調制御用出力回路では、互いに異なる直線特性を有するカレントミラー部の組み合わせることで階調−出力電流特性をγ特性に近似させたが、３組み以上の多段式カレントミラー部及び階調制御回路を組み合わせることで、より精度の良い近似が実現される。
【０１７２】
−選択プリチャージ制御回路−
図２４に示すように、有機ＥＬパネルでは、例えば低温ポリシリコンからなるＰチャネル型のＴＦＴが多数配置されている。このパネルでは、パネルから階調制御用出力回路側に引き込む電流Ｉ０ を大きくすれば、ＴＦＴ及び有機ＥＬ素子にも大きな電流が流れるため、有機ＥＬ素子の輝度が高くなる。このとき、白色が表示される。
【０１７３】
逆に、ＴＦＴのドレイン電圧を高くすると、電流が低減するため、パネルには黒色が表示される。このとき、ドレイン電圧を高くするためには、ソース信号線５８の電位をパネルの電位近傍まで上昇させる必要がある。
【０１７４】
しかし、パネルの信号線には大きな寄生容量があり、黒表示の際にはこの寄生容量を充電する必要がある。ところが、低温ポリシリコンの移動度はシリコン結晶よりも１桁低く、電流能力が小さいので、速やかな黒表示が困難であった。
【０１７５】
電流能力を改善するためにはＴＦＴのＷ／Ｌ比を大きくすればよいが、画素中のＴＦＴは表示画素上に配置されているため、Ｗ／Ｌ比を大きくとると、ディスプレイの開口率が低下してしまうという不具合が生じる。
【０１７６】
これを解決するため、本願発明者らは検討の結果、駆動回路側からプリチャージを行なうこととした。すなわち、ソース信号線５８の寄生容量を一定期間を充電し、低温ポリシリコンの電流能力を補うための選択プリチャージ回路及び選択プリチャージ制御回路を階調制御用出力回路中に設けた。
【０１７７】
図１０は、本実施形態の階調制御用出力回路における選択プリチャージ回路及び選択プリチャージ制御回路の一例を示す回路図である。
【０１７８】
同図に示すように、本実施形態における選択プリチャージ回路６２ａは、Ｎチャネル型ＭＩＳＦＥＴ７０ａとＰチャネル型ＭＩＳＦＥＴ７０ｂとから構成されたトランスファーゲート７０と、出力部がＮチャネル型ＭＩＳＦＥＴ７０ａのゲート電極に接続され、入力部がＰチャネル型ＭＩＳＦＥＴ７０ｂのゲート電極に接続されたインバータ７１とを有している。トランスファーゲート７０のソースは電源電圧ＰＶを供給するための電源電圧供給部に接続されており、ドレインは電流出力ノード７７を介して階調制御回路の出力部に接続されている。
【０１７９】
また、選択プリチャージ制御回路６２は、例えば、ＮＯＲ回路７４と、ＯＲ回路７５と、選択プリチャージ回路６２ａを制御するための信号を出力するＮＡＮＤ回路７６とを有している。なお、これらの選択プリチャージ回路及び選択プリチャージ制御回路は、階調制御用出力回路の一部としてチップに集積化される。
【０１８０】
本実施形態における選択プリチャージ回路６２ａは、タイミング制御されており、画像データが黒レベルに近い例えば０〜７の場合、１水平期間の初めの一定期間だけ黒レベルに相当する電圧を出力するように選択プリチャージ制御回路６２に制御される。これにより画像データが黒レベルに近い場合、ソース信号線５８の寄生容量があらかじめ充電され、黒表示の品質を向上させることができる。
【０１８１】
それ以外の期間には、トランスファーゲート７０がオフに制御されているので、寄生容量の充電は行われない。
【０１８２】
また、選択プリチャージ制御回路６２及び選択プリチャージ回路６２ａを用いれば、黒レベルに近い画像データが入力された際に、選択的にプリチャージ期間を制御することができるので、特に比較的寄生容量が小さいパネルにおいて無駄な電力消費を抑えることができる。
【０１８３】
なお、選択プリチャージ制御回路６２及び選択プリチャージ回路６２ａを備えた階調制御用出力回路は、アモルファスシリコンを用いたＴＦＴを有するパネルの制御にも好ましく用いられる。
【０１８４】
なお、選択プリチャージ制御回路６２及び選択プリチャージ回路６２ａの上記の機能は、ロー側カレントミラー部５５、ハイ側カレントミラー部５６の有無やγ補正手段の有無に関わらず発揮されるものである。また、選択プリチャージ制御回路６２及び選択プリチャージ回路６２ａは、有機ＥＬ以外の発光素子を用いた表示装置にも有効である。
【０１８５】
なお、本実施形態の階調制御用出力回路において、電流嵩上げ制御回路６１、選択プリチャージ制御回路６２及び選択プリチャージ回路６２ａを備えていなくても、従来の階調制御用出力回路に比べ表示装置の表示ムラを抑えることができるが、これらの回路を備える場合の方がより精度の高い画像表示を可能にすることができる。
【０１８６】
（第７の実施形態）
本発明の第７の実施形態として、第６の実施形態に係る階調制御用出力回路と同一の回路構成を有し、レイアウトが改善された階調制御用出力回路（電流駆動用ドライバ）について説明する。
【０１８７】
図１１は、本発明の第６の実施形態に係る階調制御用出力回路のレイアウトの参考例を示す図であり、図１２は、本発明の第７の実施形態に係る階調制御用出力回路のレイアウトを示す図である。なお、図１１、図１２の例とも２層配線を用いたレイアウトを示している。
【０１８８】
表示装置用の駆動ドライバは、通常幅が数ｍｍであるが、パネルの辺縁部のサイズを小さくし、パネルサイズの縮小を図るために、回路の小面積化は重要である。そこで、本願発明者らは、第６の実施形態の階調制御用出力回路のレイアウトの改善を検討した。
【０１８９】
図１１及び図１２に示す階調制御用出力回路では、ロー側カレントミラー部の子（第２段）電流源ＬＣＣＳとハイ側カレントミラー部の子電流源ＨＣＣＳとが１組みとなり、それがＲ（赤）用、Ｇ（緑）用、Ｂ（青）用の順で１６個分横一列に並んでいる。そして、ロー側カレントミラー部の子電流源ＬＣＣＳからはそれぞれ１１本ずつのロー側電流出力回路ＬＤＲＶに向かって配線が延び、ハイ側カレントミラー部の子電流源ＨＣＣＳのからは、それぞれ１１本ずつのハイ側電流出力回路ＨＤＲＶに向かって配線が延びている。さらに、ロー側電流出力回路ＬＤＲＶ及びハイ側電流出力回路ＨＤＲＶからは共に出力制御回路ＯＣＴＬに向かって配線が延びている。
【０１９０】
ここで、ロー側電流出力回路ＬＤＲＶには、図９に示すロー側カレントミラー部５５の孫電流源とロー側階調制御回路５９とが含まれており、ハイ側電流出力回路ＨＤＲＶには、ハイ側カレントミラー部５６の孫電流源とハイ側階調制御回路６０とが含まれている。また、出力制御回路ＯＣＴＬには、出力部６４及び選択プリチャージ制御回路６２等が含まれる。
【０１９１】
図１１に示すように、レイアウトの参考例では、ロー側電流出力回路ＬＤＲＶ，ハイ側電流出力回路ＨＤＲＶ及び出力制御回路ＯＣＴＬは、図の左側から順にＲ、Ｇ、Ｂ、Ｒ、Ｇ、Ｂ…の順に配置されている。このレイアウトによれば、図１１に示す右側の太線で表した配線のように、比較的短い配線がある反面、極端に長くなる配線が生じる。また、配線同士の交差が多くなり、配線が複雑になっていることが分かる。
【０１９２】
これに対し、図１２に示すように、本実施形態のレイアウトでは、Ｒ用のロー側カレントミラー部の子電流源ＬＣＣＳとハイ側カレントミラー部の子電流源ＨＣＣＳの１組に接続された電流出力回路と出力制御回路とがまとめて配置されている。また、ロー側電流出力回路ＬＤＲＶ，ハイ側電流出力回路ＨＤＲＶ及び出力制御回路ＯＣＴＬはマトリックス状に配置され、第１行がロー側電流出力回路ＬＤＲＶ、第２行がハイ側電流出力回路ＨＤＲＶ、そして第３行が出力制御回路ＯＣＴＬになっている。
【０１９３】
このようなレイアウトにより、図１１に示す参考例で見られたような、極端に長い配線を無くすことができる上、配線同士の交差も減らすことができる。このため、カレントミラー部から出力制御部までの間の配線領域を低減できる。
【０１９４】
なお、図１２にはＲ用のみについて示したが、順にＧ用のみ、Ｂ用のみを固めた配置が同図で示した領域の側方に続く。
【０１９５】
図１３は、本実施形態の階調制御用出力回路の出力配線領域を示す配線図である。
【０１９６】
同図に示すように、本実施形態のレイアウトを適用する場合、カレントミラー部から出力制御部までの配線の引き回しが低減されるのに対し、出力制御回路ＯＣＴＬの出力部（ＩＯＵＴ１〜１１）から表示パネルへの出力端子までの配線の引き回しは、上述の参考例に比べて長くなる。
【０１９７】
しかしながら、本実施形態の階調制御用出力回路においては、カレントミラー部と出力制御部とは２：１対応となっているのに対し、出力制御部と表示パネルへの出力端子とは１：１対応しているため、カレントミラー部から出力制御部までの配線を簡略化する方が、配線領域の面積低減には効果的である。
【０１９８】
このため、γ補正のために３つ以上の電流出力回路を設ける場合、本実施形態の階調制御用出力回路のレイアウトによれば、参考例のレイアウトと比較してさらに効果的に配線領域の面積を低減することができる。
【０１９９】
なお、本実施形態においては、１つの親電流源につき１７６出力で、１つのチップ当たりＲ、Ｇ、Ｂを合わせて１７６×３＝５２８出力である例を説明したが、本実施形態のレイアウトは、出力数の異なる階調制御用出力回路にも適用することができる。
【０２００】
また、階調制御用出力回路がカラープリンタのヘッドとして用いられる際には、駆動する画素が４色以上になる場合があるが、この際にも本実施形態のレイアウトを用いれば、配線面積の著しい増大を防ぐことができる。
【０２０１】
（第８の実施形態）
本発明の第８の実施形態として、第５の実施形態で説明した階調制御回路５１のレイアウトが改善された例について説明する。このレイアウトは、第６の実施形態におけるロー側階調制御回路５９及びハイ側階調制御回路についても適用される。
【０２０２】
図１４（ａ），（ｂ）は、それぞれ階調制御回路の構成を示す回路図、及び該階調制御回路のレイアウトの参考例を概略的に示す図である。
【０２０３】
図１４（ａ）に示すように、図６に示す階調制御回路５１は、互いに同じ素子構成を有するＰチャネル型ＭＩＳＦＥＴから構成された複数のカレントミラー部５２と、各カレントミラー部５２に接続され、カレントミラー部５２と同数の選択スイッチ５３とから構成されている。そして、各選択スイッチ５３は、Ｐチャネル型ＭＩＳＦＥＴとＮチャネル型ＭＩＳＦＥＴから構成されたトランスファーゲート４９と、インバータ５０とから構成されている。全ての選択スイッチ５３からの出力は、出力配線を通って共通の出力部ＩＯＵＴに向かう。
【０２０４】
この出力配線には、全ての選択スイッチ５３からの出力電流が集約されることになるので、この出力配線のインピーダンスを下げることは、出力電流の精度を上げる上で重要である。
【０２０５】
また、図１４（ｂ）に示すように、階調制御回路５１のレイアウトの参考例は、カレントミラー部５２（ＣＭ）、トランスファーゲート４９（ＴＧ）、インバータ５０（ＩＮ）の各部ごとに集めて配置するものである。このレイアウトによれば、階調制御回路５１を集積化した半導体チップの不純物拡散工程やエッチング工程などで、マスクを作製しやすいという利点がある。
【０２０６】
しかしながら、この参考例のレイアウトによれば、図１４（ｂ）からも分かるように、回路図において離れた位置にある素子同士をまとめるために、配線が冗長になってしまっていた。パネルに用いられる電流駆動用ドライバの幅は数ｍｍ程度であるので、出力配線と逆方向に向かう冗長配線の存在により、出力配線の幅は狭くなり、階調制御回路５１の出力インピーダンスは大きくなってしまう。
【０２０７】
そこで、本願発明者らは、回路配置の改善を試みた。
【０２０８】
図１５（ａ）は、階調制御回路の構成を示す回路図（図１４（ａ）と同じ）、同図（ｂ）は、該階調制御回路のレイアウトの参考例を概略的に示す図（図１４（ｂ）と同じ）、同図（ｃ）は、本実施形態に係る階調制御回路のレイアウトを概略的に示す図である。
【０２０９】
図１５（ｃ）に示すように、本実施形態の階調制御回路のレイアウトは、カレントミラー部５２と、それに接続されたトランスファーゲート４９及びインバータ５０をひとまとめにして配置し、それが回路構成に従って一列に配置されるものである。すなわち、カレントミラー部５２と、それに接続されたトランスファーゲート４９及びインバータ５０のまとまりを「階調生成部」と呼ぶとすると、ビット数ぶんの階調生成部が一列に配置される形になっている。
【０２１０】
本実施形態の階調制御回路のレイアウトによれば、回路構成に従って各素子が配置されているので、図１５（ｂ）に示すような冗長な配線を生じることがない。これにより、階調制御回路の出力配線の幅を広げて、階調制御回路の出力インピーダンスを低減することが可能になる。
【０２１１】
また、冗長な配線を無くすことができるので、配線面積を低減することができるので、階調制御回路を集積化したチップの面積を大きく低減することができる。
【０２１２】
なお、本実施形態の階調制御回路のレイアウトは、ＭＩＳＦＥＴのゲート幅／ゲート長の値を変えることによって階調制御を行うタイプの階調制御回路にも適用することができる。
【０２１３】
（第９の実施形態）
−電流嵩上げ回路−
発光素子を用いた電流駆動方式のパネルにおいて、表示特性を改善する方法として、輝度全体を変化させるコントラスト調整がある。
【０２１４】
このコントラスト調整を実現するための回路が、電流嵩上げ制御回路である。これは、嵩上げ信号Ｋ０〜Ｋ１を受けてハイ側階調制御回路６０及びロー側階調制御回路５９からの出力電流を嵩上げするための電流を出力するための回路である。
【０２１５】
例えば、第６の実施形態に係る階調制御用出力回路において、この電流嵩上げ制御回路からの嵩上げ電流が、階調制御回路の出力部６４に入力されるようになっている。この場合、すべての階調を制御する際に、出力部６４から出力される電流は嵩上げされる。
【０２１６】
しかしながら、出力電流の嵩上げは、階調制御回路の出力すべてについて行う必要があるため、図９に示す電流嵩上げ制御回路６１は、ハイ側階調制御回路６０と共通のハイ側カレントミラー部５６に接続されるか、別途設けた嵩上げ回路用カレントミラー部６５に接続されるかのどちらかしかなかった。
【０２１７】
図１６（ａ），（ｂ）は、それぞれ同図（ｂ）に示す階調制御用出力回路の電流値−階調レベル特性を示す図、及び嵩上げ回路用カレントミラー部６５を設けた場合の階調制御用出力回路の例を示すブロック回路図である。
【０２１８】
図９及び図１６に示す階調制御用出力回路では、電流嵩上げ制御回路６１の効果はあるが、配線やカレントミラー部の面積が増加してしまう。
【０２１９】
−本実施形態の階調制御用出力回路−
図１７は、本実施形態の階調制御用出力回路のうち、電流嵩上げ制御回路を示す図である。
【０２２０】
なお、本実施形態の階調制御用出力回路は、表示装置の電流駆動用ドライバ、プリンタのヘッドなどに用いられる。
【０２２１】
本実施形態の階調制御用出力回路は、出力部６４に接続されたロー側階調制御回路５９と、ロー側階調制御回路５９に基準電圧Ｖｓｔ１を供給するためのロー側カレントミラー部５５と、ロー側カレントミラー部５５とロー側階調制御回路５９との間に設けられた電流嵩上げ制御回路６６と、ロー側出力部６４に接続されたハイ側階調制御回路６０と、ハイ側階調制御回路６０に基準電圧Ｖｓｔ２を供給するためのハイ側カレントミラー部５６と、ディスプレイ側のソース信号線５８に接続された選択プリチャージ制御回路６２とを備えている。
【０２２２】
図１７に示すように、電流嵩上げ制御回路６６は、それぞれ１個、２個のカレントミラーを有するカレントミラー部と嵩上げ信号Ｋ０、Ｋ１に応じてオン・オフを決定するスイッチ回路とから構成されている。
【０２２３】
この電流嵩上げ制御回路６６は、ロー側階調制御回路５９と類似の構成を有しているため、製造が容易な上、カレントミラー部を新たに設ける必要もない。このため、本実施形態の階調制御用出力回路は、図９及び図１６（ｂ）に示す階調制御用出力回路に比べて、面積を大幅に縮小することができる。
【０２２４】
なお、本実施形態における電流嵩上げ制御回路６６が嵩上げを行うのは、ロー側階調制御回路５９の出力電流のみである。しかしながら、ロー側階調制御回路５９の出力電流は常に出力部６４から出力されているので、これによる不具合は生じない。加えて、高い階調よりも低い階調を制御する電流を嵩上げする方が重要である。
【０２２５】
このように、本実施形態の階調制御用出力回路によれば、面積の増加を抑えつつ、電流嵩上げ制御回路によるコントラスト調整を容易に実現することができる。
【０２２６】
（第１０の実施形態）
本発明の第１０の実施形態として、これまでの実施形態で説明した階調制御用出力回路（電流駆動用ドライバ）の検査装置を説明する。
【０２２７】
電流駆動方式に用いられる階調制御用出力回路の１階調当たりの電流は１０ｎＡ〜２０ｎＡであり、検査時に検出すべき電流値もこれに同じである。このため、階調制御用出力回路から出力される微小な検査電流を、減衰させずに半導体テスター７９に伝達する必要がある。
【０２２８】
これを解決するため、本願発明者らは、微少電流である検出電流を電圧に変換して伝達することを考えた。
【０２２９】
図１８（ａ），（ｂ）は、それぞれ電流駆動用の階調制御用出力回路を検査するための本発明の第１０の実施形態に係るプローブカードを示す断面図、及び該プローブカードの断面を示すブロック回路図である。
【０２３０】
図１８（ａ），（ｂ）に示すように、本実施形態のプローブカードは、上面が半導体テスター７９に設置可能な基板７８と、基板７８の下面上に設けられ、導体からなるプローブ８３と、基板７８上の、プローブ８３の根元から約１０ｃｍ以内に配置され、プローブ８３に接続された高精度の抵抗体８８と、抵抗体８８に接続され、基板７８を貫通して設けられた配線とを備えている。
【０２３１】
また、被検査ウエハ８２上には、例えば検査用のパッド８７（またはバンプ）と、パッド８７に接続された図示しない内部回路とが設けられている。
【０２３２】
半導体テスター７９は、被検査ウエハ８２から出力された検査信号を基準電圧と比較するためのコンパレータを有している。
【０２３３】
次に、本実施形態のプローブカードを用いた検査手順を簡単に説明する。
【０２３４】
まず、検査時にはプローブカード７８を半導体テスター７９にセットし、プローブ８３を被検査ウエハ８２のパッド８７に当接させる。この状態で、所定値の電流を、プローブ８３から被検査ウエハ８２上のパッド８７に入力する。
【０２３５】
次に、入力した電流に応じた電流信号がパッド８７からプローブ８３に伝達される。この時、図１８（ｂ）に示すように、プローブ８３の直近に配置された抵抗体８０により被検査ウエハ８２からの電流信号は電圧信号に変換される。この電圧信号は、プローブカード７８の配線８６や接続配線８５や図示しない冶具等を経て半導体テスター７９に伝達される。
【０２３６】
次に、半導体テスター７９に入力された電圧信号は、コンパレータの負側入力部に入力され、所定の基準電圧と比較される。この際に、電圧信号と基準電圧との差が一定の範囲内であれば、製品は「合格」と判定される。
【０２３７】
一般に、電圧信号は、電流信号に比べて伝送経路中で減衰しにくい。そのため、本実施形態のプローブカードにおいては、被検査ウエハ８２からの電流信号を、抵抗体８０によって電圧信号に変換することで、被検査ウエハからの信号を半導体テスター７９に確実に伝達させることができる。ただし、本実施形態のプローブカードにおいて、抵抗体８０を通る信号の経路は、インピーダンスが大きいため、外乱ノイズの影響を受けないように、シールド対策が施されることが望ましい。
【０２３８】
なお、本実施形態のプローブカードにおいて、プローブ８３と抵抗体８０との距離は、１０ｃｍ程度以下であることが好ましい。これは、プローブ８３と抵抗体８０との間の距離が大きくなりすぎると、抵抗体８０に至るまでに電流信号が減衰するおそれがあるからである。
【０２３９】
また、ここで示したプローブカードは、チップごとにウエハを検査するタイプのものであるが、ウエハバーンイン用のプローブカードであっても、プローブの直近に高精度の抵抗体を設けることで、階調制御用出力回路を有するウエハの検査が可能になる。
【０２４０】
また、被検査ウエハとしては、階調制御用出力回路を有するものに限らず、微少電流を出力する機能を有する回路が設けられたウエハであれば同様の本実施形態のプローブカードで検査することができる。
【０２４１】
なお、本実施形態のプローブカードに配置される抵抗体８８としては、集積化されたものを用いてもよい。
【０２４２】
（第１１の実施形態）
第１０の実施形態に係るプローブカードを用いる検査において、検出すべき電圧の範囲が大きく変化する場合には、電圧信号の電圧値が半導体テスター７９のコンパレータの検出範囲外となることがある。これを避けるため、本願発明者らは、プローブカードの構造をさらに改善することを検討した。
【０２４３】
図１９は、本発明の第１１の実施形態に係るプローブカードの断面を示すブロック回路図である。
【０２４４】
本実施形態のプローブカードは、基板７８と、基板７８の下面上に設けられたプローブ８３と、基板７８の下面上のうち、プローブ８３の直近に配置された高精度で抵抗値が設定された抵抗体８０と、基板７８の下面上に設けられ、出力部に抵抗体８０の一端が、負側入力部に抵抗体８０の他端がそれぞれ接続されたコンパレータ８１と、基板７８を貫通して設けられた配線（図示せず）とを備えている。また、コンパレータ８１の正側入力部には、検査時に半導体テスター７９から基準電圧信号が供給される。ここで、オペアンプとしては、入力インピーダンスが高いものが好ましく用いられる。
【０２４５】
本実施形態のプローブカードには、抵抗体８０で負帰還され、正側入力部に基準電圧信号が入力されたオペアンプ８１を備えている。負帰還されたオペアンプ８１の正側入力部に入力された電圧の利得（出力電圧）／（入力電圧）は、抵抗体８０の帰還率で決まるので、入力された信号電圧の大きさに応じて基準電圧信号を変えることで、信号電圧の範囲を半導体テスター７９のコンパレータの測定可能範囲内に収めることができる。具体的には、被検査ウエハ８２からの信号電流がが小さい時は低電圧の基準電圧信号をオペアンプ８１の正側入力部に入力し、信号電流が大きい時は高電圧の基準電圧信号をオペアンプ８１の正側入力部に入力する。なお、オペアンプ８１としては、入力インピーダンスが十分に高いものを用いる。
【０２４６】
このように、本実施形態のプローブカードにおいては、被検査ウエハ８２からの信号電流の大きさに応じて基準電圧信号を変化させることで検出する信号電圧の範囲を制御することができる。これにより、検査をより簡単に精度良く行なうことが可能になる。
【０２４７】
なお、本実施形態のプローブカード上に設けられるオペアンプ８１は、大きさが問題となるので、チップ上に集積化されたものを用いることが好ましい。
【０２４８】
（第１２の実施形態）
本発明の第１２の実施形態として、電流信号を電圧信号に変換するための抵抗体を、階調制御用出力回路を搭載したチップ上に設けたものについて説明する。
【０２４９】
図２０（ａ），（ｂ）は、それぞれ通常時における本実施形態の半導体チップを示す回路図、及び検査時における本実施形態の半導体チップを示す回路図である。ここで、通常時とは、通常動作時と電源切断時を含めたときを指す。
【０２５０】
同図（ａ），（ｂ）に示すように、本実施形態の半導体チップは、集積化された階調制御用出力回路と、該階調制御用出力回路の出力部１０７と選択プリチャージ回路１０６とに接続された高精度で抵抗値が設定された抵抗体１００と、静電放電（ＥＳＤ）から内部回路を保護するためのダイオード１０２，１０３と、スイッチ回路１０４，１０５と、外部端子（図示せず）とを備えている。
【０２５１】
本実施形態の半導体チップについての説明を、動作モードごとに行なう。
【０２５２】
まず、図２０（ａ）に示すように、通常時（電源切断時及び通常動作時）には、スイッチ回路１０４はオフになるとともにスイッチ回路１０５は抵抗体１００を外部端子に接続させる。このとき、外部端子、抵抗体１００、階調制御用出力回路とは互いに直列に接続されていることになる。
【０２５３】
これにより、外部端子から静電気などの高電圧が印加された場合に、抵抗体１００の電圧降下作用により階調制御用出力回路を保護することが可能になる。
【０２５４】
一方、図２０（ｂ）に示すように、検査時には、スイッチ回路１０４はオンになるとともにスイッチ回路１０５は抵抗体１００を接地に接続させる。
【０２５５】
これにより、測定用の電流信号が外部端子から出力される前に、抵抗体１００によって電圧信号に変換される。
【０２５６】
以上のように、本実施形態の半導体チップによれば、抵抗体１００を通常時にはＥＳＤ保護用抵抗として用い、検査時には電流／電圧変換用抵抗として用いることにより、ＥＳＤ保護を図るとともに、精度の高い検査を実行することができる。また、抵抗体１００を半導体チップ上に設けることによって、第１１の実施形態のように、プローブカード上に抵抗体を設ける必要がない。そのため、階調制御用出力回路を検査するために、低品質のプローブカードを用いても検査ができるようになる。
【０２５７】
なお、本実施形態の半導体チップにおいても、集積化された内部回路は、階調制御用出力回路以外の、微少電流を出力する回路であってもよい。
【０２５８】
また、スイッチ回路１０４，１０５は、本実施形態で説明した位置と異なる場所に設けることもでき、検査時と通常時で抵抗体の接続を切り替えることができればよい。
【０２５９】
（第１３の実施形態）
本発明の第１３の実施形態は、階調制御用出力回路（電流駆動ドライバ）の検査方法に関するものである。
【０２６０】
図２１は、本発明の第１３の実施形態に係る階調制御用出力回路の検査方法を説明するための回路図である。階調制御用出力回路の例として、ここでは、図１７に示す第９の実施形態にの階調制御用出力回路を示している。
【０２６１】
本発明の階調制御回路において、階調制御回路からの出力電流の大きさは、多段式カレントミラーから供給される電流の大きさによって変わる。本実施形態で用いられる多段式カレントミラーでは、１つの親電流源を流れる電流と同じ値の電流が１７６個の階調制御回路に供給されるので、多段式カレントミラー部に入力される電流を増やせば、この多段式カレントミラー部に接続されるすべての階調制御回路から出力される電流も増えることになる。
【０２６２】
そこで、本実施形態の階調制御用出力回路の検査方法では、外部の抵抗体６８よりも低い抵抗値を有する抵抗体６９を用いる。
【０２６３】
そして、検査時には、抵抗体６９を、ロー側カレントミラー部５５に対して外部抵抗６８と並列に接続する。
【０２６４】
通常時には、スイッチ回路等によって、抵抗体６９はロー側カレントミラー部５５に接続されないように接続を切り替える。
【０２６５】
この方法により、検査時には、通常動作時よりも大きい電流が一時的に流れ、階調制御用出力回路から出力される信号電流を例えば１０倍にすることができる。この結果、検査時に、寄生素子や配線材による絶縁抵抗リークの影響を低減することができる。
【０２６６】
なお、本実施形態の検査方法によれば、ロー側カレントミラー部５５に外部の抵抗体６９が接続される例を示したが、ハイ側カレントミラー部５６に抵抗体６９を接続してもよい。
【０２６７】
（第１４の実施形態）
本発明の第１４の実施形態として、階調制御用出力回路を検査するために、共通のラッチ回路を設ける例について説明する。
【０２６８】
図２２は、階調制御用出力回路において、外部からの入力信号の経路を示すためのブロック回路図である。
【０２６９】
本発明の階調制御用出力回路が表示装置用の電流駆動用ドライバとして用いられる場合、表示データは、データ入力端子から入力され、ビットセル（１出力分のセル回路）ごとに複数のラッチ回路にラッチされてから各階調制御回路に供給される。すなわち、通常動作時に外部から入力された表示データは、通常動作用ラッチ回路１１１ａ、１１１ｂなどを経由し、図２２に示す黒線のような経路をたどって階調制御回路に入力される。
【０２７０】
しかしながら、微小な電流を検査のために入力する場合、上記の経路をたどるとすると、検査時間が長くなってしまう。特に、アナログ電流を入力して階調の変化を検査する際などには、検査時間が膨大になってしまう。
【０２７１】
そこで、本願発明者らは、検査時間を短縮し、検査効率を向上させるため、検査時にのみ使用する、チップ上の全出力部に対して１つの共通ラッチ回路９０を階調制御回路を集積化したチップ上に設けることとした。
【０２７２】
図２３は、本実施形態の半導体チップにおける選択回路の構成を示す回路図である。
【０２７３】
同図に示すように、本実施形態の半導体チップは、半導体チップ上に集積化された階調制御用出力回路と、階調制御用出力回路のビットセルごとに設けられた通常動作用ラッチ回路１１１と、半導体チップ上に１つ設けられた共通ラッチ回路９０と、通常動作用ラッチ回路１１１と共通ラッチ回路９０のうちいずれかを階調制御用出力回路のビットセルに接続させるための選択回路とを備えている。
【０２７４】
共通ラッチ回路９０からは、すべてのビットセルに接続するための配線が延びている。
【０２７５】
通常動作時には、この共通ラッチ回路９０がビットセルに接続しないように、スイッチ回路がオフの状態になっている。
【０２７６】
そして、検査時においては、選択回路が共通ラッチ回路９０と全てのビットセルとを接続させることができるようになっている。本実施形態においては、共通ラッチ回路９０からの出力は、階調制御用出力回路の５２８出力すべてに接続されている。
【０２７７】
この構成により、検査時にはビットセルごとに毎回データをラッチする必要がなくなるので、検査時間を大幅に短縮することが可能になる。
【図面の簡単な説明】
【０２７８】
【図１】本発明の第１の実施形態に係る階調制御用出力回路の構成を示す回路図である。
【図２】（ａ），（ｂ）は、それぞれ本発明の第２の実施形態に係る階調制御用出力回路の構成を示す回路図、及び電源電圧供給線における電源電位と電源電圧供給部からの距離との関係を示す図である。
【図３】本発明の第３の実施形態に係る階調制御用出力回路の構成を示す回路図である。
【図４】本発明の第４の実施形態に係る階調制御用出力回路の構成を示す回路図である。
【図５】本発明の第５の実施形態に係る階調制御用出力回路の構成を示す図である。
【図６】図５に示す階調制御回路の詳細な構成を示す図である。
【図７】電流源を３段式にした場合の多段式カレントミラー部を示す図である。
【図８】電流駆動用の階調制御用出力回路が出力する電流の階調レベル−出力電流特性を示す図である。
【図９】本発明の第６の実施形態に係る階調制御用出力回路を用いた電流駆動方式の表示装置の構成を示すブロック回路図である。
【図１０】第６の実施形態に係る階調制御用出力回路における選択プリチャージ回路及び選択プリチャージ制御回路の一例を示す回路図である。
【図１１】第６の実施形態に係る階調制御用出力回路のレイアウトの参考例を示す図である。
【図１２】本発明の第７の実施形態に係る階調制御用出力回路のレイアウトを示す図である。
【図１３】第７の実施形態に係る階調制御用出力回路の出力配線領域を示す配線図である。
【図１４】（ａ），（ｂ）は、それぞれ階調制御回路の構成を示す回路図、及び該階調制御回路のレイアウトの参考例を概略的に示す図である。
【図１５】（ａ）は、階調制御回路の構成を示す回路図、（ｂ）は、該階調制御回路のレイアウトの参考例を概略的に示す図、（ｃ）は、本発明の第８の実施形態に係る階調制御回路のレイアウトを概略的に示す図である。
【図１６】（ａ），（ｂ）は、それぞれ同図（ｂ）に示す階調制御用出力回路の電流値−階調レベル特性を示す図、及び嵩上げ回路用カレントミラー部を設けた場合の階調制御用出力回路の例を示すブロック回路図である。
【図１７】本発明の第９の実施形態に係る階調制御用出力回路のうち、電流嵩上げ制御回路を示す図である。
【図１８】（ａ），（ｂ）は、それぞれ本発明の第１０の実施形態に係るプローブカードを示す断面図、及び該プローブカードの断面を示すブロック回路図である。
【図１９】本発明の第１１の実施形態に係るプローブカードの断面を示すブロック回路図である。
【図２０】（ａ），（ｂ）は、それぞれ通常時における本発明の第１２の実施形態に係る半導体チップを示す回路図、及び検査時における第１２の実施形態の半導体チップを示す回路図である
【図２１】本発明の第１３の実施形態に係る階調制御用出力回路の検査方法を説明するための回路図である。
【図２２】階調制御用出力回路において、外部からの入力信号の経路を示すためのブロック回路図である。
【図２３】本発明の第１４の実施形態に係る半導体チップにおける選択回路の構成を示す回路図である。
【図２４】有機ＥＬパネルの駆動方式を説明するための図である。
【図２５】（ａ），（ｂ）は、それぞれ従来の電圧駆動用ドライバの構成を示す回路図，及び電源電圧供給線における電源電位と電源電圧供給部からの距離との関係を示す図である。
【図２６】（ａ），（ｂ）は、それぞれ電流駆動用の階調制御用出力回路を検査するための従来のプローブカードを示す断面図、及び従来のプローブカードの断面を示すブロック回路図である。
【符号の説明】
【０２７９】
１                      階調制御部
２                      第２のＭＩＳＦＥＴ
３                      第３のＭＩＳＦＥＴ
４                      電源電圧供給配線
５                      出力側トランジスタ
６                      オペアンプ
７                      差動回路
８                      出力バッファ部
１０，１０ａ            電流供給部
１１                    第１のＭＩＳＦＥＴ      
１２                    電源電圧供給部
１３                    抵抗体
１４                    第３のノード
１５                    ゲートバイアス供給線
１６                    出力部
１９                    発振防止用コンデンサ
２０                    電圧選択スイッチ
２１                    第１の抵抗体
２２                    第２の抵抗体
２３                    第１のノード
２３ａ                  出力部用電圧供給線
２４                    第２のノード
２４ａ                  差動回路用電圧供給線
２５                    第１の電源電圧供給ノード
２６                    第２の電源電圧供給ノード
３０                    傾斜バイアス用ＭＩＳＦＥＴ
３１                    第２の電流供給部
４１                    第４のＭＩＳＦＥＴ
４３                    受け手側カレントミラー
４９，７０              トランスファーゲート
５０，７１              インバータ
５２                    カレントミラー部
５３                    選択スイッチ
５５                    ロー側カレントミラー部
５６                    ハイ側カレントミラー部
５９                    ロー側階調制御回路
６０                    ハイ側階調制御回路
６１，６６              電流嵩上げ制御回路
６２，１０６            選択プリチャージ回路
６３ａ，６３ｂ，６８，６９，８０，８８，１００   抵抗体
６４，１０７            出力部
６５                    嵩上げ回路用カレントミラー部
７４                    ＮＯＲ回路
７５                    ＯＲ回路
７６                    ＮＡＮＤ回路
７７                    出力ノード
７８                    基板
７９                    半導体テスター
８１                    コンパレータ
８２                    被検査ウエハ
８３                    プローブ
８５                    接続配線
８６                    配線
８７                    パッド              
９０                    共通ラッチ回路
１０２，１０３          ダイオード
１０４，１０５          スイッチ回路
１１１ａ，１１１ｂ      通常動作用ラッチ回路                
【図１】
2007189703.tif 000003
【図２】
2007189703.tif 000004
【図３】
2007189703.tif 000005
【図４】
2007189703.tif 000006
【図５】
2007189703.tif 000007
【図６】
2007189703.tif 000008
【図７】
2007189703.tif 000009
【図８】
2007189703.tif 000010
【図９】
2007189703.tif 000011
【図１０】
2007189703.tif 000012
【図１１】
2007189703.tif 000013
【図１２】
2007189703.tif 000014
【図１３】
2007189703.tif 000015
【図１４】
2007189703.tif 000016
【図１５】
2007189703.tif 000017
【図１６】
2007189703.tif 000018
【図１７】
2007189703.tif 000019
【図１８】
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【図１９】
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【図２０】
2007189703.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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