(57)【要約】【課題】半導体集積回路の出来栄え評価の指標として、近年微細化に伴いＤＣ不良や縮退故障だけでなく、ＳＩ故障（クロストーク故障、ＩＲ-ＤＲＯＰ故障）や遅延故障などの増加傾向にあるＡＣ特性不良を評価する。【解決手段】半導体集積回路の縮退故障を検出するために設けられているスキャンパス回路を利用し、シフトレジスタ動作が可能な状態にすることにより、スキャンチェーン１４ａ間のグリッジ故障やＩＲドロップ故障を検出できるパターンを入力し、半導体集積回路に供給される電源電圧やスキャンイン端子１２に入力する信号電圧の変動、検査パターンの周波数を変動させることより、ＡＣ特性不良を検出する。【選択図】図１
2007139603.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の縮退故障を検出するために設けられているスキャンパス回路を利用し、前記スキャンパス回路の測定対象となるスキャンチェーンをシフトレジスタ動作が可能な状態にすることにより、前記スキャンチェーン間のＡＣ特性不良を検出することを特徴とする半導体集積回路の検査方法。
【請求項２】
前記スキャンパス回路の測定対象となるスキャンチェーン間のＡＣ特性不良として半導体集積回路のクロストークの検査を行う半導体集積回路の検査方法であって、
前記スキャンパス回路から測定対象となるスキャンチェーンを選択するステップと、
前記選択したスキャンチェーンに入力するクロストークの影響を調べるための信号を生成するステップと、
前記選択したスキャンチェーンをシフトレジスタ動作が可能なシフトレジスタ状態にするステップと、
前記シフトレジスタ状態のスキャンチェーンに前記信号を入力し、前記スキャンチェーンのシフトレジスタを経由してスキャンアウト端子から出力される信号と期待値を比較することでクロストークが発生しているか否かを判定するステップとを含む請求項１記載の半導体集積回路の検査方法。
【請求項３】
前記スキャンパス回路から測定対象となるスキャンチェーンを選択するステップは、レイアウト情報から近接するスキャンパス回路を選択し、半導体集積回路のデザインルールで規定される最小配線間距離に最も近い配線間距離を有する前記スキャンパス回路のスキャンチェーンを選択する請求項２記載の半導体集積回路の検査方法。
【請求項４】
前記選択したスキャンチェーンに入力するクロストークの影響を調べるための信号を生成するステップは、測定対象となったスキャンチェーンのうち１チェーンのみ論理回路が０と認識する値から論理回路が１と認識する値に変化させ、一定時間経過した後に論理回路が１と認識する値から論理回路が０と認識する値に変化する信号をスキャンチェーンのスキャンイン端子へ入力し、その間他のスキャンチェーンのスキャンイン端子には論理回路が０を認識する値を入力する信号を生成する請求項３記載の半導体集積回路の検査方法。
【請求項５】
前記選択したスキャンチェーンに入力するクロストークの影響を調べるための信号を生成するステップは、測定対象となったスキャンチェーンのうち１チェーンのみ論理回路が１と認識する値から論理回路が０と認識する値に変化させ、一定時間経過した後に論理回路が０と認識する値から論理回路が１と認識する値に変化する信号をスキャンチェーンのスキャンイン端子へ入力し、その間他のスキャンチェーンのスキャンイン端子には論理回路が１を認識する値を入力する信号を生成する請求項３記載の半導体集積回路の検査方法。
【請求項６】
前記スキャンパス回路の測定対象となるスキャンチェーン間のＡＣ特性不良として半導体集積回路に供給されている電源電圧ＩＲドロップの検査を行う半導体集積回路の検査方法であって、
前記スキャンパス回路から測定対象となるスキャンチェーンを選択するステップと、
前記選択したスキャンチェーンに入力するＩＲドロップの影響を調べるための信号を生成するステップと、
前記選択したスキャンチェーンをシフトレジスタ動作が可能なシフトレジスタ状態にするステップと、
前記シフトレジスタ状態のスキャンチェーンに前記信号を入力して、半導体集積回路に供給されている電源電圧を測定し電圧が変動するか否かを判定するステップとを含む請求項１記載の半導体集積回路の検査方法。
【請求項７】
前記スキャンパス回路から測定対象となるスキャンチェーンを選択するステップは、シフトレジスタのスキャンチェーン全てを選択し、
前記スキャンチェーン全てのスキャンイン端子に、前記スキャンチェーンのトランジスタが変化する信号を与える請求項６記載の半導体集積回路の検査方法。
【請求項８】
前記スキャンパス回路から測定対象となるスキャンチェーンを選択するステップは、半導体集積回路内のある特定の電源から供給されているスキャンパス回路のスキャンチェーンを選択し、
前記スキャンチェーンのスキャンイン端子に、前記スキャンチェーンのトランジスタが変化する信号を与える請求項６記載の半導体集積回路の検査方法。
【請求項９】
スキャンパス回路を備えた半導体集積回路のレイアウトを実行する際に適用されるデザインルール検証方法であって、
レイアウト情報から半導体集積回路のデザインルールに最も近いスキャンチェーンを選択するステップと、
前記選択したスキャンチェーン内のフリップフロップ間の配線を任意の方向にデザインルールの最小値で接近するようにレイアウトするステップと、
前記選択したスキャンチェーンに入力するクロストークの影響を調べるための信号を生成するステップと、
前記選択したスキャンチェーンをシフトレジスタ動作が可能なシフトレジスタ状態にするステップと、
前記シフトレジスタ状態のスキャンチェーンに前記信号を入力し、前記スキャンチェーンのシフトレジスタを経由してスキャンアウト端子から出力される信号と期待値とを比較することでクロストークが発生しているか否かを判定するステップとを含むデザインルール検証方法。
【請求項１０】
前記選択したスキャンチェーンに入力するクロストークの影響を調べるための信号を生成するステップは、請求項４または５記載の半導体集積回路の検査方法を行う請求項９記載のデザインルール検証方法。
【請求項１１】
前記スキャンパス回路の測定対象となるスキャンチェーン間のＡＣ特性不良として半導体集積回路の遅延時間ばらつきを測定する半導体集積回路の検査方法であって、
前記スキャンパス回路から測定対象となるスキャンチェーンを選択するステップと、
前記スキャンチェーンのスキャンイン端子からスキャンチェーン内の全てのフリップフロップを経由してスキャンアウト端子に出力される第１のパスを選択するステップと、
前記第１のパスと同一のスキャンイン端子からスキャンチェーン内の任意のフリップフロップのみ経由して前記第１のパスと同じスキャンアウト端子に出力される第２のパスを作成するステップと、
前記選択したスキャンチェーンをシフトレジスタ動作が可能なシフトレジスタ状態にするステップと、
シフトレジスタ状態において前記第１および第２のパスからスキャンアウト端子に出力される信号の遷移時間を測定し各パスの遅延値を相対的に測定するステップとを含む請求項１記載の半導体集積回路の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の出来栄え評価を行うための半導体集積回路の検査方法およびデザインルール検証方法に関するものである。
【背景技術】
【０００２】
従来の半導体集積回路の出来栄え評価の方法として、図９にあるように半導体ウエハ上にあるＰＣＭ（プロセスコントロールモニタ）の測定が適用されている。
【０００３】
このＰＣＭでは半導体ウエハのＤＣ特性（電流値）を評価することができ、ＰＣＭの値が規程以上の値を満たさないウエハは、不良判定する（特許文献１）。
【特許文献１】特開２００２−２５７９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながらこのＰＣＭでの評価方法では、近年微細化に伴うＳＩ故障（クロストーク故障、ＩＲ-ＤＲＯＰ故障）や遅延故障などの増加傾向にあるＡＣ特性不良を評価することはできない。また、ＰＣＭは半導体ウエハ上の数箇所にしか設置されず、半導体ウエハ上全ての半導体集積回路の出来栄え評価を行うことはできない。
【０００５】
したがって、本発明の目的は、半導体ウエハ上の全ての半導体集積回路において、ＳＩ故障（クロストーク故障、ＩＲ-ＤＲＯＰ故障）や遅延故障などのＡＣ特性不良を評価することができる半導体集積回路の検査方法およびデザインルール検証方法を提供することである。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の請求項１記載の半導体集積回路の検査方法は、半導体集積回路の縮退故障を検出するために設けられているスキャンパス回路を利用し、スキャンパス回路の測定対象となるスキャンチェーンをシフトレジスタ動作が可能な状態にすることにより、スキャンチェーン間のＡＣ特性不良を検出する。
【０００７】
請求項２記載の半導体集積回路の検査方法は、請求項１記載の半導体集積回路検査方法において、スキャンパス回路の測定対象となるスキャンチェーン間のＡＣ特性不良として半導体集積回路のクロストークの検査を行う半導体集積回路の検査方法であって、スキャンパス回路から測定対象となるスキャンチェーンを選択するステップと、選択したスキャンチェーンに入力するクロストークの影響を調べるための信号を生成するステップと、選択したスキャンチェーンをシフトレジスタ動作が可能なシフトレジスタ状態にするステップと、シフトレジスタ状態のスキャンチェーンに信号を入力し、スキャンチェーンのシフトレジスタを経由してスキャンアウト端子から出力される信号と期待値を比較することでクロストークが発生しているか否かを判定するステップとを含む。
【０００８】
請求項３記載の半導体集積回路の検査方法は、請求項２記載の半導体集積回路の検査方法において、スキャンパス回路から測定対象となるスキャンチェーンを選択するステップは、レイアウト情報から近接するスキャンパス回路を選択し、半導体集積回路のデザインルールで規定される最小配線間距離に最も近い配線間距離を有するスキャンパス回路のスキャンチェーンを選択する。
【０００９】
請求項４記載の半導体集積回路の検査方法は、請求項３記載の半導体集積回路の検査方法において、選択したスキャンチェーンに入力するクロストークの影響を調べるための信号を生成するステップは、測定対象となったスキャンチェーンのうち１チェーンのみ論理回路が０と認識する値から論理回路が１と認識する値に変化させ、一定時間経過した後に論理回路が１と認識する値から論理回路が０と認識する値に変化する信号をスキャンチェーンのスキャンイン端子へ入力し、その間他のスキャンチェーンのスキャンイン端子には論理回路が０を認識する値を入力する信号を生成する。
【００１０】
請求項５記載の半導体集積回路の検査方法は、請求項３記載の半導体集積回路の検査方法において、選択したスキャンチェーンに入力するクロストークの影響を調べるための信号を生成するステップは、測定対象となったスキャンチェーンのうち１チェーンのみ論理回路が１と認識する値から論理回路が０と認識する値に変化させ、一定時間経過した後に論理回路が０と認識する値から論理回路が１と認識する値に変化する信号をスキャンチェーンのスキャンイン端子へ入力し、その間他のスキャンチェーンのスキャンイン端子には論理回路が１を認識する値を入力する信号を生成する。
【００１１】
請求項６記載の半導体集積回路の検査方法は、請求項１記載の半導体集積回路の検査方法において、スキャンパス回路の測定対象となるスキャンチェーン間のＡＣ特性不良として半導体集積回路に供給されている電源電圧ＩＲドロップの検査を行う半導体集積回路の検査方法であって、スキャンパス回路から測定対象となるスキャンチェーンを選択するステップと、選択したスキャンチェーンに入力するＩＲドロップの影響を調べるための信号を生成するステップと、選択したスキャンチェーンをシフトレジスタ動作が可能なシフトレジスタ状態にするステップと、シフトレジスタ状態のスキャンチェーンに信号を入力して、半導体集積回路に供給されている電源電圧を測定し電圧が変動するか否かを判定するステップとを含む。
【００１２】
請求項７記載の半導体集積回路の検査方法は、請求項６記載の半導体集積回路の検査方法において、スキャンパス回路から測定対象となるスキャンチェーンを選択するステップは、シフトレジスタのスキャンチェーン全てを選択し、スキャンチェーン全てのスキャンイン端子に、スキャンチェーンのトランジスタが変化する信号を与える。
【００１３】
請求項８記載の半導体集積回路の検査方法は、請求項６記載の半導体集積回路の検査方法において、スキャンパス回路から測定対象となるスキャンチェーンを選択するステップは、半導体集積回路内のある特定の電源から供給されているスキャンパス回路のスキャンチェーンを選択し、スキャンチェーンのスキャンイン端子に、スキャンチェーンのトランジスタが変化する信号を与える。
【００１４】
請求項９記載のデザインルール検証方法は、スキャンパス回路を備えた半導体集積回路のレイアウトを実行する際に適用されるデザインルール検証方法であって、レイアウト情報から半導体集積回路のデザインルールに最も近いスキャンチェーンを選択するステップと、選択したスキャンチェーン内のフリップフロップ間の配線を任意の方向にデザインルールの最小値で接近するようにレイアウトするステップと、選択したスキャンチェーンに入力するクロストークの影響を調べるための信号を生成するステップと、選択したスキャンチェーンをシフトレジスタ動作が可能なシフトレジスタ状態にするステップと、シフトレジスタ状態のスキャンチェーンに信号を入力し、スキャンチェーンのシフトレジスタを経由してスキャンアウト端子から出力される信号と期待値とを比較することでクロストークが発生しているか否かを判定するステップとを含む。
【００１５】
請求項１０記載のデザインルール検証方法は、請求項９記載のデザインルール検証方法において、選択したスキャンチェーンに入力するクロストークの影響を調べるための信号を生成するステップは、請求項４または５記載の半導体集積回路の検査方法を行う。
【００１６】
請求項１１記載の半導体集積回路の検査方法は、請求項１記載の半導体集積回路の検査方法において、スキャンパス回路の測定対象となるスキャンチェーン間のＡＣ特性不良として半導体集積回路の遅延時間ばらつきを測定する半導体集積回路の検査方法であって、スキャンパス回路から測定対象となるスキャンチェーンを選択するステップと、スキャンチェーンのスキャンイン端子からスキャンチェーン内の全てのフリップフロップを経由してスキャンアウト端子に出力される第１のパスを選択するステップと、第１のパスと同一のスキャンイン端子からスキャンチェーン内の任意のフリップフロップのみ経由して第１のパスと同じスキャンアウト端子に出力される第２のパスを作成するステップと、選択したスキャンチェーンをシフトレジスタ動作が可能なシフトレジスタ状態にするステップと、シフトレジスタ状態において第１および第２のパスからスキャンアウト端子に出力される信号の遷移時間を測定し各パスの遅延値を相対的に測定するステップとを含む。
【発明の効果】
【００１７】
本発明の請求項１記載の半導体集積回路の検査方法によれば、スキャンパス回路の測定対象となるスキャンチェーンをシフトレジスタ動作が可能な状態にすることにより、スキャンチェーン間のＡＣ特性不良を検出するので、ＰＣＭで判定できないＡＣ特性（周波数特性、遅延不良）の検査が実施でき、ビアの高抵抗不良や微小リーク、配線容量などの製造ばらつきの傾向をつかむことが可能となる。また、既存のスキャンパス回路を用いるので、測定専用の回路は不用であり、ウエハ上全ての半導体集積回路の特性を調べることが可能となる。
【００１８】
本発明の請求項２記載の半導体集積回路の検査方法によれば、シフトレジスタ状態のスキャンチェーンに信号を入力し、スキャンチェーンのシフトレジスタを経由してスキャンアウト端子から出力される信号と期待値を比較することでクロストークが発生しているか否かを判定するステップを含むので、クロストークが発生した場合、スキャンアウト端子から出力される信号と期待値が不一致となり、クロストークが発生したと判定できる。
【００１９】
請求項３では、レイアウト情報から近接するスキャンパス回路を選択し、半導体集積回路のデザインルールで規定される最小配線間距離に最も近い配線間距離を有するスキャンパス回路のスキャンチェーンを選択するので、配線が最も近い位置にレイアウト配置されたスキャンチェーン同士に対し、クロストークの検査を実施することができる。
【００２０】
請求項４では、測定対象となったスキャンチェーンのうち１チェーンのみ論理回路が０と認識する値から論理回路が１と認識する値に変化させ、一定時間経過した後に論理回路が１と認識する値から論理回路が０と認識する値に変化する信号をスキャンチェーンのスキャンイン端子へ入力し、その間他のスキャンチェーンのスキャンイン端子には論理回路が０を認識する値を入力する信号を生成するので、クロストークが発生した場合、他のスキャンチェーンにおいてグリッジが発生し、クロストークのグリッジ故障を検出することができる。
【００２１】
請求項５では、測定対象となったスキャンチェーンのうち１チェーンのみ論理回路が１と認識する値から論理回路が０と認識する値に変化させ、一定時間経過した後に論理回路が０と認識する値から論理回路が１と認識する値に変化する信号をスキャンチェーンのスキャンイン端子へ入力し、その間他のスキャンチェーンのスキャンイン端子には論理回路が１を認識する値を入力する信号を生成するので、クロストークが発生した場合、他のスキャンチェーンにおいてドロップが発生し、クロストークのドロップ故障を検出することができる。
【００２２】
本発明の請求項６記載の半導体集積回路の検査方法によれば、シフトレジスタ状態のスキャンチェーンに信号を入力して、半導体集積回路に供給されている電源電圧を測定し電圧が変動するか否かを判定するステップを含むので、半導体集積回路に供給されている電源電圧がＩＲドロップの影響を受けていないか検査することができる。
【００２３】
請求項７では、シフトレジスタのスキャンチェーン全てを選択し、選択したスキャンチェーン全てのスキャンイン端子に、スキャンチェーンのトランジスタが変化する信号を与えるので、例えばシフトレジスタ動作時にスキャンチェーン全てのスキャンインに対し、同時に１→０→１のテストパターンを入力し、半導体集積回路の電源電圧の変化を測定することで、ＩＲドロップの影響を受けていないか検査することができる。
【００２４】
請求項８では、半導体集積回路内のある特定の電源から供給されているスキャンパス回路のスキャンチェーンを選択し、スキャンチェーンのスキャンイン端子に、スキャンチェーンのトランジスタが変化する信号を与えるので、半導体集積回路内のある特定のレイアウトブロックに供給されている電源電圧のＩＲドロップを測定することができる。
【００２５】
本発明の請求項９記載のデザインルール検証方法によれば、レイアウト情報から半導体集積回路のデザインルールに最も近いスキャンチェーンを選択するステップと、選択したスキャンチェーン内のフリップフロップ間の配線を任意の方向にデザインルールの最小値で接近するようにレイアウトするステップとを含み、請求項２と同様にスキャンアウト端子から出力される信号と期待値とを比較することでクロストークが発生しているか否かを判定するので、半導体集積回路のレイアウトを実行する際に適用するデザインルールが半導体集積回路が製品化された時にクロストークや周波数特性などの問題が発生しないルールとして適切か確認することが可能となる。
【００２６】
請求項１０では、選択したスキャンチェーンに入力するクロストークの影響を調べるための信号を生成するステップは、請求項４または５記載の半導体集積回路の検査方法を行うので、請求項４，５と同様の効果が得られる。
【００２７】
本発明の請求項１１記載の半導体集積回路の検査方法によれば、スキャンチェーンのスキャンイン端子からスキャンチェーン内の全てのフリップフロップを経由してスキャンアウト端子に出力される第１のパスを選択するステップと、第１のパスと同一のスキャンイン端子からスキャンチェーン内の任意のフリップフロップのみ経由して第１のパスと同じスキャンアウト端子に出力される第２のパスを作成するステップと、選択したスキャンチェーンをシフトレジスタ動作が可能なシフトレジスタ状態にするステップと、シフトレジスタ状態において第１および第２のパスからスキャンアウト端子に出力される信号の遷移時間を測定し各パスの遅延値を相対的に測定するステップとを含むので、各パスの遅延値を相対的に測定することにより、半導体集積回路の遅延時間ばらつきを測定することが可能である。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態について図面を用いて説明する。
（実施の形態１）
本発明の実施の形態１を図１〜図４に基づいて説明する。
【００２９】
図１は本発明の実施の形態であるスキャンパス回路のシフトレジスタ動作を示している。
【００３０】
本実施形態は、スキャンパス回路を備えた半導体集積回路のクロストークの検査を行う。すなわち、スキャンパス回路から測定対象となるスキャンチェーン１４ａ，１４ｂを選択するステップと、選択したスキャンチェーンに入力するクロストークの影響を調べるための信号を生成するステップと、選択したスキャンチェーンをシフトレジスタ動作が可能なシフトレジスタ状態にするステップと、シフトレジスタ状態のスキャンチェーンに信号を入力し、スキャンチェーンのシフトレジスタを経由してスキャンアウト端子１３ａ，１３ｂから出力される信号と期待値を比較することでクロストークが発生しているか否かを判定するステップとを含む。
【００３１】
図１において、１０は組合せ回路、１１はスキャンイネーブル端子、１２ａ，１２ｂはスキャンイン端子、１８はクロック、ＦＦ１〜３はフリップフロップである。
【００３２】
スキャンパス回路は半導体集積回路の論理的故障を検出するために、論理回路が搭載されている半導体集積回路に設置されている。シフトレジスタ動作とは、このスキャンパス回路のスキャンイネーブル端子１１をイネーブルすることにより、スキャンイン端子（１）１２ａより入力された信号がフリップフロップＦＦ１のＤＴ端子を経由して、フリップフロップＦＦ１のＱ端子に出力され、フリップフロップＦＦ２のＤＴ端子に入力し、フリップフロップＦＦ２のＤＴ端子に入力された信号はフリップフロップＦＦ２のＱ端子に出力され、次のフリップフロップＦＦ３のＤＴ端子に入力され、フリップフロップＦＦ３のＱ端子から出力された信号がスキャンアウト端子（１）１３ａに出力される動作である。このシフトレジスタ状態においてスキャンイン端子（１）１２ａからスキャンアウト端子（１）１３ａへの経路をスキャンチェーン（１）１４ａとする。半導体集積回路内にはこのスキャンチェーンが複数存在する。この複数のスキャンチェーン１４ａ，１４ｂにおいて、図２に示すようにスキャンフリップフロップのＱ端子と接続しているスキャンフリップフロップのＤＴ端子間の配線が最も近い位置にレイアウト配置されたスキャンチェーン（１）（２）１４ａ，１４ｂ同士に対し、図３、図４にあるようなクロストークを検出するテストパターンを入力する。
【００３３】
すなわち、スキャンパス回路から測定対象となるスキャンチェーンを選択するステップは、レイアウト情報から近接するスキャンパス回路を選択し、半導体集積回路のデザインルールで規定される最小配線間距離に最も近い配線間距離を有するスキャンパス回路のスキャンチェーン（１）（２）１４ａ，１４ｂを選択する。
【００３４】
図３においては、選択したスキャンチェーン（１）（２）１４ａ，１４ｂに入力するクロストークの影響を調べるための信号を生成するステップは、測定対象となったスキャンチェーンのうち１チェーン（１）１４ａのみ論理回路が０と認識する値から論理回路が１と認識する値に変化させ、一定時間経過した後に論理回路が１と認識する値から論理回路が０と認識する値に変化する信号をスキャンチェーンのスキャンイン端子（１）１２ａへ入力し、その間他のスキャンチェーン（２）１４ｂのスキャンイン端子（２）１２ｂには論理回路が０を認識する値を入力する信号を生成する。
【００３５】
図４においては、選択したスキャンチェーン（１）（２）１４ａ，１４ｂに入力するクロストークの影響を調べるための信号を生成するステップは、測定対象となったスキャンチェーンのうち１チェーン（１）１４ａのみ論理回路が１と認識する値から論理回路が０と認識する値に変化させ、一定時間経過した後に論理回路が０と認識する値から論理回路が１と認識する値に変化する信号をスキャンチェーンのスキャンイン端子（１）１２ａへ入力し、その間他のスキャンチェーン（２）１４ｂのスキャンイン端子（２）１２ｂには論理回路が１を認識する値を入力する信号を生成する。
【００３６】
この時、図２に示すスキャンチェーン（１）１４ａとスキャンチェーン（２）１４ｂとの配線間にクロストークが発生した場合、スキャンアウト端子（１）（２）１３ａ，１３ｂから出力された信号とテストパターンの期待値は不一致となるため、クロストークが発生したと判定できる。
【００３７】
これにより図３ではクロストークの影響によるスキャンチェーン間のグリッジ発生を検出でき、図４ではクロストークの影響によるスキャンチェーン間のドロップ発生を検出することが可能となる。
【００３８】
このクロストークは配線同士の距離だけでなく、半導体集積回路の配線層製造工程上の問題で発生する場合があり、検査を行う際の半導体集積回路に供給される電源電圧やスキャンイン端子に入力する信号電圧の変動、検査パターンの周波数を変動させることより、検出することが可能である。クロストークが発生する電圧値や動作周波数は半導体ウエハ上の半導体集積回路それぞれで異なり、この方法により配線容量や微小リークの特性傾向、また周波数を変動させて評価を行うため周波数特性、遅延特性評価などの特性を判定することができる。
（実施の形態２）
本発明の実施の形態２を図５および図６に基づいて説明する。図１と同様の部分には同一符号を付す。
【００３９】
本実施形態は、スキャンパス回路を備えた半導体集積回路に供給されている電源電圧ＩＲドロップの検査を行う。すなわち、スキャンパス回路から測定対象となるスキャンチェーン１４ａ〜１４ｄを選択するステップと、選択したスキャンチェーンに入力するＩＲドロップの影響を調べるための信号を生成するステップと、選択したスキャンチェーンをシフトレジスタ動作が可能なシフトレジスタ状態にするステップと、シフトレジスタ状態のスキャンチェーンに信号を入力して、半導体集積回路に供給されている電源電圧を測定し電圧が変動するか否かを判定するステップとを含む。
【００４０】
この場合、半導体集積回路内のスキャンパス回路のシフトレジスタ動作時にスキャンチェーン全てのスキャンイン（１）〜（３）に対し、選択したスキャンチェーンのトランジスタが変化する信号を与える。すなわち、図５のように同時に1→０→１のテストパターンを入力し、半導体集積回路の電源電圧の変化を測定する。この方法によりＩＲドロップの影響を受けないか検査することができる。
【００４１】
また、図６に示すように半導体集積回路内のある特定のレイアウトブロックに供給されている電源電圧（１）（２）２０ａ，２０ｂのＩＲドロップを測定するために、特定のレイアウトブロックのスキャンチェーンのみ図５のようなテストパターンをスキャンイン（１）〜（４）１２ａ〜１２ｄに入力し、特定電源電圧の変化を測定し、ＩＲドロップの影響を受けていないか検査ができる。ＩＲドロップは配線抵抗値の影響により発生するので、この検査方法により配線抵抗値の製造ばらつきを検査することが可能となる。
（実施の形態３）
本発明の実施の形態３を図７に基づいて説明する。図１と同様の部分には同一符号を付す。
【００４２】
本実施形態は、スキャンパス回路を備えた半導体集積回路のレイアウトを実行する際に適用されるデザインルール検証方法である。すなわち、レイアウト情報から半導体集積回路のデザインルールに最も近いスキャンチェーン１４ａ，１４ｂを選択するステップと、選択したスキャンチェーン内のフリップフロップ間の配線を任意の方向にデザインルールの最小値で接近するようにレイアウトするステップと、選択したスキャンチェーンに入力するクロストークの影響を調べるための信号を生成するステップと、選択したスキャンチェーンをシフトレジスタ動作が可能なシフトレジスタ状態にするステップと、シフトレジスタ状態のスキャンチェーンに信号を入力し、スキャンチェーンのシフトレジスタを経由してスキャンアウト端子１３ａ，１３ｂから出力される信号と期待値とを比較することでクロストークが発生しているか否かを判定するステップとを含む。
【００４３】
この場合、半導体集積回路内のスキャンパス回路がシフト動作しているとき、図７に示すようにスキャンチェーン（１）１４ａのスキャンフリップフロップ間の配線１０とスキャンチェーン（２）１４ｂのスキャンフロップフロップ間の配線２０を意図的に横方向に平行に配置されるようレイアウト配置を行う。このような配置を行い図３、図４に示すようなテストパターンをスキャンイン端子（１）（２）１２ａ，１２ｂに入力し、スキャンアウト端子（１）（２）１３ａ，１３ｂから出力された信号をテストパターンの期待値と一致するか、半導体集積回路に供給される電源電圧やスキャンイン端子に入力する信号電圧の変動、検査パターンの周波数を変動させて比較を行い、クロストークが発生していないか検査を行う。これにより半導体集積回路のレイアウトを実行する際に適用するデザインルールが、半導体集積回路が製品化された時にクロストークや周波数特性などの問題が発生しないルールとして適切か確認することが可能となる。また、配置する方向は横方向だけでなく、縦方向など任意の方向で配置することで多様なデザインルールの検証が可能である。
（実施の形態４）
本発明の実施の形態４を図８に基づいて説明する。
【００４４】
本実施形態は、スキャンパス回路を備えた半導体集積回路の遅延時間ばらつきを測定する。すなわち、スキャンパス回路から測定対象となるスキャンチェーンを選択するステップと、スキャンチェーンのスキャンイン端子１２からスキャンチェーン内の全てのフリップフロップＦＦ１〜６を経由してスキャンアウト端子１３に出力されるパス（１）２１ａを選択するステップと、パス（１）２１ａと同一のスキャンイン端子１２からスキャンチェーン内の任意のフリップフロップのみ経由してパス（１）２１ａと同じスキャンアウト端子１３に出力されるパス（２）２１ｂを作成するステップと、選択したスキャンチェーンをシフトレジスタ動作が可能なシフトレジスタ状態にするステップと、シフトレジスタ状態においてパス（１）（２）２１ａ，２１ｂからスキャンアウト端子１３に出力される信号の遷移時間を測定し各パスの遅延値を相対的に測定するステップとを含む。
【００４５】
この場合、図８の半導体集積回路内スキャンパス回路のシフトレジスタ状態において、スキャンイン端子からスキャンチェーン内の全てのフリップフロップＦＦ１〜６を経由してスキャンアウト端子に出力されるパス（１）２１ａとそのパスと同一のスキャンイン端子１２からスキャンチェーン内のフリップフロップＦＦ２を経由してスキャンアウト端子１３に出力されるパス（２）２１ｂとのそれぞれのパスからスキャンアウト出力される信号の遷移時間を測定することにより、各パスの遅延値を相対的に測定することにより、半導体集積回路の遅延時間ばらつきを測定することが可能である。
【００４６】
以上、上記実施形態に即して本発明を説明したが、本発明は上記実施形態に限定されるものではなく、特許請求の範囲の各請求項の発明の範囲で、当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【産業上の利用可能性】
【００４７】
本発明にかかる半導体集積回路の検査方法は、半導体集積回路の出来栄え評価方法として有用である。また意図的にスキャンチェーン間の配線位置の距離を変えることにより、半導体集積回路の設計時に適用されるデザインルールの妥当性評価にも応用することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態１の半導体集積回路の検査方法の適用回路図である。
【図２】実施の形態１においてパターン生成方法を模式的に表した図である。
【図３】実施の形態１における生成パターン概要図である。
【図４】実施の形態１における生成パターン概要図である。
【図５】実施の形態２における生成パターン概要図である。
【図６】実施の形態２を模式的に表した図である。
【図７】実施の形態３を模式的に表した図である。
【図８】実施の形態４を模式的に表した図である。
【図９】半導体ウエハ上のＰＣＭを模式的に表した図である。
【符号の説明】
【００４９】
ＦＦ１，ＦＦ２，ＦＦ３  フリップフロップ
１０  組み合わせ回路
１２ａ，１２ａ  スキャンイン端子
１３ａ，１３ｂ  スキャンアウト端子
１４ａ，１４ｂ  スキャンチェーン
【図１】
2007139603.tif 000003
【図２】
2007139603.tif 000004
【図３】
2007139603.tif 000005
【図４】
2007139603.tif 000006
【図５】
2007139603.tif 000007
【図６】
2007139603.tif 000008
【図７】
2007139603.tif 000009
【図８】
2007139603.tif 000010
【図９】
2007139603.tif 000011