(57)【要約】【課題】量子化分解能を落とさない画像処理において、シェーディングメモリの容量を抑えることができる画像処理装置および画像処理装置の制御方法を提供することを目的とするものである。【解決手段】光電変換素子のアナログ出力を、ｎビットのデジタル信号に変換し、上記光電変換素子の出力特性を補正するシェーディング補正処理において、白と黒とのシェーディングデータのビット数とを合計したビット数ｙについて、読取解像度に応じて、白と黒とのシェーディングデータの有効なビット数を変化させ、白シェーディングデータのビット数と、黒シェーディングデータのビット数とがｙになるように、シェーディング演算する画像処理装置である。【選択図】図１
2007166048.tif 000002
【特許請求の範囲】
【請求項１】
原稿の反射率または透過率に応じた電気信号を画像信号として検出することによって、画像情報を得る画像処理装置において、
光電変換素子のアナログ出力を、ｎビットのデジタル信号に変換するＡ／Ｄ変換回路と；
上記光電変換素子の出力特性を補正するシェーディング補正処理において、白シェーディングデータのビット数と黒シェーディングデータのビット数とを合計したビット数ｙについて、読取解像度に応じて、上記白シェーディングデータの有効なビット数と、上記黒シェーディングデータの有効なビット数とを変化させる有効ビット数変化手段と；
上記白シェーディングデータのビット数と、上記黒シェーディングデータのビット数とがｙになるように、シェーディング演算するシェーディング演算手段と；
有することを特徴とする画像処理装置。
【請求項２】
請求項１において、
上記白シェーディングデータ取得時には、デジタル信号の上位ｍビットを有効ビットとし、上記黒シェーディングデータ取得時には、上記デジタル信号の下位ｎビットを有効ビットとし、
白と黒とのシェーディングデータをビット結合したｍ＋ｎが、ｙビットとなるように、制御し、
ビット付加手段によって、これらｍビットの白シェーディングデータの下位に、ビットを付加し、上記黒シェーディングデータの上位に、ビットを付加し、シェーディング演算することを特徴とする画像処理装置。
【請求項３】
原稿の反射率または透過率に応じた電気信号を画像信号として検出することによって、画像情報を得る画像処理装置の制御方法において、
光電変換素子のアナログ出力を、ｎビットのデジタル信号に変換するＡ／Ｄ変換工程と；
上記光電変換工程での出力特性を補正するシェーディング補正処理において、白シェーディングデータのビット数と黒シェーディングデータのビット数とを合計したビット数ｙについて、読取解像度に応じて、上記白シェーディングデータの有効なビット数と、上記黒シェーディングデータの有効なビット数とを変化させる有効ビット数変化工程と；
上記白シェーディングデータのビット数と、上記黒シェーディングデータのビット数とがｙになるように、シェーディング演算するシェーディング演算工程と；
を有することを特徴とする画像処理装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複写機等のＣＣＤリニアイメージセンサを用いた画像読取装置で原稿を読み取ったデータに生じる機械、光学系によるシェーディングを白色補正板から読み取ったシェーディングデータによって、画像データを補正する画像読取装置に係る。特に、シェーディングデータの実質的な量子化ビット数を削減し、高階調、高品質で出力することができる画像処理装置に関する。
【背景技術】
【０００２】
従来、原稿を入力し、原稿画像を読み取る画像読取装置として、複写機、スキャナ等が知られている。
【０００３】
上記複写機、スキャナ等には、１ライン構成であり、１ｍｍを数本〜数十本の分解能で読み取ることができる微小セルによって構成されているＣＣＤセンサ、コンタクトセンサ等の光電変換素子が用いられている。
【０００４】
この場合、その通常の読み取り方法として、主走査方向に対しては、センサ自身の電気的な走査によって読み取り、副走査方向に対しては、光電変換素子全体を原稿に対して移動させることによって読み取る。
【０００５】
上記画像処理装置において、高品位な読み取りを行う場合、階調性の高い原稿に忠実な情報を得る必要がある。この場合、階調の識別は、肉眼の視覚特性に合致したものであることが重要である。
【０００６】
すなわち、階調の違いを視覚が識別しやすい反射率または透過率のレンジでは、その階調の違いを読み取る必要がある。階調に対する視覚の識別は、原稿からの反射光量（透過光量）に、線形の関係ではなく「濃度」と呼ばれる量Ｄ（Ｄ＝−ｌｏｇ１０ｒ、ｒ：反射率または透過率）に、ほぼ比例することが知られている。
【０００７】
つまり、反射率または透過率の側から見ると、光量が小さい時ほど、すなわち、黒に近い時ほど、わずかな違いを識別することができる。
【０００８】
しかし、一般に、センサの出力特性は、入力光量に比例するので、黒側の階調情報は、白側の諧調情報よりも不足する。
これは、Ａ／Ｄ変換されてデジタル信号になった画像情報で言えば、たとえば、それが８ビットであれば、黒側は量子化の刻みが、実質的に粗く、８ビットに及ばない情報しか持っていないことを示している。
【０００９】
このようなセンサの出力特性の黒側の量子化分解能を上げる手段として、次の手段が知られている（たとえば、特許文献１参照）。
【００１０】
つまり、光電変換素子の出力をデジタル信号に変換する第１のＡ／Ｄ変換回路を設け、入力光量が零であるときに出力が零になるようにして、上記光電変換素子の出力を、増幅度２ｎ倍で増幅する増幅回路を設ける。そして、この増幅回路の出力を、デジタル信号に変換する第２Ａ／Ｄ変換回路を設ける。
【００１１】
これら第１、２のＡ／Ｄ変換回路の出力の上位または下位に、定値のビットを付加した上で選択して出力する選択ビット付加手段を設ける。このようにすれば、原稿の最も黒側の量子化分解能を上げることができる。つまり、Ａ／Ｄ変換結果がたとえば、６Ｂｉｔ出力であり、これを８Ｂｉｔデータとする場合、定値の付加ビットが２Ｂｉｔであるが、２Ｂｉｔを、８Ｂｉｔの上位に付加したほうが、下位に付加するよりも分解能が上がる。したがって、視覚特性に合致した高階調の画像読取りを行うことが可能となる。
【００１２】
以下、特許文献１に記載されている従来例について説明する。
【００１３】
図６は、特許文献１に記載されている従来の画像読取装置６００を示すブロック図である。
【００１４】
従来の画像読取装置６００において、光電変換素子としてのＣＣＤセンサ６０１には、サンプルホールド回路６０２が接続されている。サンプルホールド回路６０２には、サンプルホールド回路６０３と、ピークホールド回路６０４とが接続されている。サンプルホールド回路６０３とピークホールド回路６０４との後段には、第１のＡ／Ｄ変換回路６０５と、増幅回路６０６とが分岐して接続されている。
【００１５】
増幅回路６０６の後段には、リミット回路６０７を介して、第２のＡ／Ｄ変換回路６０８が接続されている。この第２のＡ／Ｄ変換回路６０８と第１のＡ／Ｄ変換回路６０５との後段には、選択ビット付加手段としての選択ビット付加回路６０９が接続されている。
【００１６】
選択ビット付加回路６０９の後段には、暗出力補正回路６１０、シェーディング補正回路６１１が接続されている。暗出力補正回路６１０は、補正メモリ６１２を備え、シェーディング補正回路６１１は、補正メモリ６１３を備えている。
【００１７】
シェーディング補正回路６１１の後段には、出力端子６１４が接続されている。この場合、第１のＡ／Ｄ変換回路６０５は、ＣＣＤセンサ６０１の出力を、デジタル信号に変換する。増幅回路６０６は、入力光量が零の時に、出力が零になる極性で、ＣＣＤセンサ６０１の出力を、増幅度２＾ｎ倍で増幅する。
【００１８】
第２のＡ／Ｄ変換回路６０８は、増幅回路６０６の出力をデジタル信号に変換する。選択ビット付加回路６０９は、Ａ／Ｄ変換回路６０５、６０８の出力の上位または下位に定値のビットを付加した上で、選択して出力する。
【００１９】
次に、従来の従来の画像読取装置６００の動作について説明する。
【００２０】
まず、ＣＣＤセンサ６０１から出力されるアナログ信号を、第１のＡ／Ｄ変換回路６０５が、全レンジにわたり、通常のＡ／Ｄ変換を行う。
【００２１】
これと同時に、サンプルホールド回路６０２の出力は、増幅回路６０６に導かれ、ＤＳ（Ｅ）の値を基準に、２のベキ乗、たとえば、１６倍の増幅がなされる。この出力信号を、リミット回路６０７に導き、ＶｒｅｆＢよりも小さい適当な値でリミットがかかるようにし、その出力を、第２のＡ／Ｄ変換回路６０８の入力とする。すなわち、ＶｒｅｆＢは、シェーディング補正板を読み込んだピーク値となる。要するに、センサ出力のピーク値となるので、これ以上のレベルについては、ＶｒｅｆＢとしている。よってリミットをかける。
【００２２】
第２のＡ／Ｄ変換回路６０８のリファレンスＶｒｅｆＴ、ＶｒｅｆＢは、第１のＡ／Ｄ変換回路６０５におけるリファレンスＶｒｅｆＴ、ＶｒｅｆＢと同一である。これによって、ＣＣＤセンサ６０１の出力の全レンジのうちで最も黒側の１／１６のレンジで、量子化分解能が１６倍（すなわち、４ビット相当分）、Ａ／Ｄ変換回路６０５よりも下位側に、ビット数の多いＡ／Ｄ変換出力が得られる。
【００２３】
図７は、従来の画像読取装置６００における変換処理の様子を示す図である。
【００２４】
ここでは、「メインＡ／Ｄ変換回路」が、図６に示す第１のＡ／Ｄ変換回路６０５に相当し、「サブＡ／Ｄ変換回路」が、図６に示す第２のＡ／Ｄ変換回路６０８に相当し、それぞれ８ビットのＡ／Ｄ変換回路である。
【００２５】
この場合、図７に示す上側の領域に行くほど、白側の入力の時の出力コードを示す。また、メインＡ／Ｄ変換回路の出力のうちで、小さい方から１６種の出力コードに対して、サブＡ／Ｄ変換回路の出力コードは、さらに１６倍の分解能をもつ。
【００２６】
したがって、合計１２ビットのＡ／Ｄ変換出力とするので、サブＡ／Ｄ変換回路の出力がオール「１」であるときに、メインＡ／Ｄ変換回路の出力に、さらに下位４ビットを付け加え、それに定値（たとえば、オール「０」）を与え、１２ビットとする。そして、サブＡ／Ｄ変換出力がそれ以外のときに、サブＡ／Ｄ変換出力に、さらに上位４ビットの「０」を加え、１２ビットとする。
【００２７】
これによって、原稿の黒側の量子化分解能を通常よりも上げた特性になる。そして、この合計１２ビットの出力にする操作は、選択ビット付加回路６０９によって行う。
【００２８】
このようにして、選択ビット付加回路６０９から出力された後は、暗出力補正回路６１０でＣＣＤセンサ６０１の画素毎に変化する暗出力の補正を、予め記憶させておいた補正メモリ６１２の内容を、画素毎に読み出し、演算することによって受ける。
【００２９】
その後、シェーディング補正回路６１１において、予め記憶させておいた補正データを、補正メモリ６１３から画素毎に読み出し、演算することによって、ＣＣＤセンサ６０１の画素毎の感度バラツキ、照明系の明るさの分布等を補正する。
【００３０】
これによって、出力端子６１４から、画像読み取りの出力を取り出すことができる。したがって、これまで述べてきた一連の処理を行うことによって、原稿の最も黒側の量子化分解能を、１６倍に増加させることができるので、肉眼の視角特性に合致した高階調の画像読取りを実行することができる。
【特許文献１】特開平０５−２２７４３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００３１】
上記従来例では、上記のようなセンサの出力特性における黒側の量子化分解能を増加させる手段として、光電変換素子の出力を、デジタル信号に変換する第１のＡ／Ｄ変換回路を設ける必要がある。
【００３２】
また、上記従来例では、入力光量が零のときの出力が零になる極性で、上記光電変換素子の出力を、増幅度２＾ｎ倍で増幅する増幅回路と、この増幅回路の出力をデジタル信号に変換する第２のＡ／Ｄ変換回路と、選択ビット付加手段とを設ける必要がある。
【００３３】
また、上記従来例では、補正メモリについても、選択ビット付加手段の後段に接続されているので、量子化分解能分のビット幅が必要になる。
【００３４】
よって、上記従来例では、黒側の量子化分解能の精度を上げ、肉眼の視角特性に合致した高階調の画像読み取りを実現するためには、回路規模やメモリ容量も増加するので、コスト的にもアップする傾向にあるという問題がある。
【００３５】
また、上記従来例では、黒側の量子化分解能の精度を上げることによって、シェーディング補正演算に要する処理時間が長くなるので、低解像度での読み取りを行った場合でも、パフォーマンスが低下する傾向にあるという問題がある。
【００３６】
本発明は、量子化分解能を落とさない画像処理において、シェーディングメモリの容量を抑えることができる画像処理装置および画像処理装置の制御方法を提供することを目的とするものである。
【００３７】
また、本発明は、シェーディング演算時に必要とされる回路規模を削減することができ、シェーディング補正演算を高速化することができる画像処理装置および画像処理装置の制御方法を提供することを目的とするものである。
【課題を解決するための手段】
【００３８】
本発明は、光電変換素子のアナログ出力を、ｎビットのデジタル信号に変換し、
上記光電変換素子の出力特性を補正するシェーディング補正処理において、白と黒とのシェーディングデータのビット数とを合計したビット数ｙについて、読取解像度に応じて、白と黒とのシェーディングデータの有効なビット数を変化させ、
白シェーディングデータのビット数と、黒シェーディングデータのビット数とがｙになるように、シェーディング演算する画像処理装置である。
【発明の効果】
【００３９】
請求項１記載の発明によれば、量子化分解能を落とさない画像処理において、シェーディングメモリの容量を抑えることができるという効果を奏する。
【００４０】
請求項２記載の発明によれば、シェーディング演算時に必要とされる回路規模を削減することができ、シェーディング補正演算を高速化することができるという効果を奏する。
【発明を実施するための最良の形態】
【００４１】
発明を実施するための最良の形態は、次の実施例である。
【実施例１】
【００４２】
図１は、本発明の実施例１である画像処理装置２００を示すブロック図である。
【００４３】
画像処理装置２００は、ＣＰＵ２０１と、ＲＯＭ２０２と、ＲＡＭ２０３と、画像メモリ２０４と、データ変換部２０５と、操作表示部２０８と、通信制御部２０９と、解像度変換処理部２１０と、符号復号化処理部２１１とを有する。また、画像処理装置２００は、記録制御部２１２と、ＵＳＢファンクション制御部２１３と、ＵＳＢホスト制御部２１４と、記録部２１５と、読取部１０１と、読取制御部１０２とを有する。
【００４４】
ＣＰＵ２０１は、システム制御部であり、画像処理装置２００の全体を制御する。
【００４５】
ＲＯＭ２０２は、ＣＰＵ２０１が実行する制御プログラムや組み込みオペレーティングシステム（ＯＳ）プログラム等を格納する。実施例１では、ＲＯＭ２０２に格納されている各制御プログラムは、ＲＯＭ２０２に格納されている組み込みＯＳの管理下で、スケジューリングやタスクスイッチ等のソフトウエア制御を行う。
【００４６】
ＲＡＭ２０３は、ＳＲＡＭ（ｓｔａｔｉｃ  ＲＡＭ）等で構成され、プログラム制御変数等を格納し、また、オペレータが登録した設定値や画像処理装置２００の管理データ等を格納し、各種ワーク用バッファ領域が設けられている。
【００４７】
画像メモリ２０４は、ＤＲＡＭ（ｄｙｎａｍｉｃ  ＲＡＭ）等で構成され、画像データを蓄積する。
【００４８】
データ変換部２０５は、ページ記述言語（ＰＤＬ）等の解析や、キャラクタデータのＣＧ（ｃｏｍｐｕｔｅｒ  ｇｒａｐｈｉｃｓ）展開等、画像データの変換を行う。
【００４９】
操作表示部２０８は、数値入力キー、文字入力キー、ワンタッチ電話番号キー、モード設定キー、決定キー、取り消しキー等を備え、ユーザが画像送信相手先データの決定や設定データの登録動作を行うための操作部と、各種キーとを有する。また、操作表示部２０８は、発光ダイオード（ＬＥＤ）と、液晶ディスプレイ（ＬＣＤ）等によって構成され、オペレータによる各種入力操作や、画像処理装置２００の動作状況、ステータス状況の表示等を行う表示部である。
【００５０】
通信制御部２０９は、変復調装置（ＭＯＤＥＭ）や、網制御装置（ＮＣＵ）等によって構成されている。実施例１では、通信制御部２０９は、アナログの通信回線（ＰＳＴＮ）２３１に接続され、Ｔ３０プロトコルでの通信制御、通信回線に対する発呼と着呼等の回線制御を行っている。
【００５１】
解像度変換処理部２１０は、画像データのミリ−インチ解像度変換等の解像度変換制御を行う。なお、解像度変換部２１０において、画像データの拡大縮小処理も可能である。
【００５２】
符号復号化処理部２１１は、画像処理装置２００で扱う画像データ（ＭＨ、ＭＲ、ＭＭＲ、ＪＢＩＧ、ＪＰＥＧ等）を符号復号化処理したり、拡大縮小処理を行う。
【００５３】
記録制御部２１２は、印刷される画像データに対し、図示しない画像処理制御部を介して、スムージング処理や記録濃度補正処理、色補正等の各種画像処理を施し、高精細な画像データに変換し、ＵＳＢホスト制御部２１４（後述）に出力する。また、ＵＳＢホスト制御部２１４を制御することによって、定期的に記録部２１５の状態情報データを取得する役割も果たす。
【００５４】
ＵＳＢファンクション制御部２１３は、ＵＳＢインタフェースの通信制御を行うものであり、ＵＳＢ通信規格に従ってプロトコル制御を行い、ＣＰＵ２０１が実行するＵＳＢ制御タスクからのデータをパケットに変換する。そして、ＵＳＢファンクション制御部２１３は、外部の情報処理端末にＵＳＢパケット送信を行い、逆に、外部の情報処理端末からのＵＳＢパケットをデータに変換し、ＲＡＭ２０３にストアし、ＣＰＵ２０１で処理を行う。
【００５５】
ＵＳＢホスト制御部２１４は、ＵＳＢ通信規格で定められたプロトコルで通信を行うための制御部である。ＵＳＢ通信規格は、双方向のデータ通信を高速に行うことができる規格であり、１台のホスト（マスター）に対し、複数のハブまたはファンクション（スレーブ）を接続することができる。ＵＳＢホスト制御部２１４は、ＵＳＢ通信におけるホストの機能を有する。
【００５６】
記録部２１５は、レーザビームプリンタやインクジェットプリンタ等からなる印刷装置であり、カラー画像データ、またはモノクロ画像データを印刷部材に印刷する。ＵＳＢホスト制御部２１４とは、ＵＳＢ通信規格で定められたプロトコルで通信し、特に記録部２１５は、ファンクションの機能を有する。実施例１においては、記録機能のＵＳＢ通信は１対１の接続形態を用いる。
【００５７】
次に、画像処理装置２００内の読取制御部１０２について詳述する。
【００５８】
図２は、画像処理装置２００内の読取部１０１と読取制御部１０２とを示すブロック図である。
【００５９】
読取制御部１０２は、読取部１０１が出力した画像信号を、図示しない画像処理制御部を介して、２値化処理や中間調処理等の各種画像処理を施し、高精細な画像データを出力する。
【００６０】
読取制御部１０２は、読取部１０１に接続され、ＣＣＤセンサ、コンタクトセンサ等の光電変換素子によって原稿を光学的に読み取り、電気的な画像データに変換した画像信号を出力し、Ａ／Ｄ変換１０３と、シェーディング補正回路１０４とを有する。また、読取制御部１０２は、シェーディング回路１０５と、エッジ強調回路１０７と、ガンマ変換回路１０８と、誤差拡散回路１０９とを有する。
【００６１】
なお、読取制御部１０２は、原稿を搬送しながら読み取りを行うシート読取制御方式と、原稿台にある原稿をスキャンするブック読取制御方式の両制御方式に対応している。
【００６２】
読取部１０１は、ＣＣＤセンサ、コンタクトセンサ等の光電変換素子によって原稿を光学的に読み取る。ＣＣＤセンサ、コンタクトセンサ等の光電変換素子によって読み込まれたアナログデータは、読取制御部１０２に入力され、読取制御部１０２によって、まずＡ／Ｄ変換１０３で、１６ビットのデジタルデータに変換される。そして、上記変換された１６ビットのデジタルデータは、シェーディング補正回路１０４に入力される。
【００６３】
シェーディング補正回路１０４では、読取部１０１からの明出力データと、暗出力データとを、各画素単位で、シェーディングメモリ１０６にストアする。ストアされた明出力データと、暗出力データとは、原稿読み込み時にシェーディングメモリ１０６から、原稿入力データに対応する画素毎に読み出され、シェーディング補正演算が行われる。
【００６４】
シェーディング補正された画像データは、シェーディング補正回路１０４の後段に接続されているエッジ強調回路１０７、ガンマ変換回路１０８、誤差拡散回路１０９によって、画像処理が施される。そして、読取制御部１０２から画像メモリ２０４内に割り当てられた読み取りバッファ（不図示）に、ＣＰＵ２０１によってＤＭＡ転送される。
【００６５】
次に、実施例１におけるシェーディング補正演算について説明する。
【００６６】
まず、白シェーディングデータ（明出力データ）取得時の動作について説明する。
【００６７】
図３は、実施例１におけるシェーディング補正の説明図である。
【００６８】
白シェーディングデータは、読取部１０１を白基準板（不図示）の位置に移動させ、光源であるランプ（不図示）をオンし、センサから取り込んだデータである。
【００６９】
図４は、実施例１において、センサ画素数対センサ出力の関係を示す図である。
【００７０】
このときに取り込まれる波形は、図４（１）に示すようになる。図４（１）を見て分かるように、センサの出力電圧は高めであるので、Ａ／Ｄ変換１０３で、１６ビットのデジタルデータに変換した後に、下位ビットは、ほとんど無視できるレベルである。したがって、上位ビットのデータのみを有効とし、シェーディングメモリ１０６に、センサの画素単位毎にストアする。
【００７１】
次に、上記黒シェーディングデータは、読取部１０１を白基準板（不図示）の位置に移動させ、光源であるランプ（不図示）をオフした状態で、センサからのデータを取り込んだデータである。
【００７２】
このときに取り込まれる波形、図４（２）に示すようになる。図４（２）を見て分かるように、センサの出力電圧は低めである。したがって、Ａ／Ｄ変換１０３が１６ビットのデジタルデータに変換した後に、下位ビットのデータのみを有効とし、シェーディングメモリ１０６に、センサの画素単位毎にストアする。
【００７３】
図５は、シェーディングメモリ１０６の構成を示す説明図である。
【００７４】
次に、実施例１において、読取解像度の違いによるシェーディングデータ取得時のメモリへのストア方法について説明する。
【００７５】
なお、実施例１では、白シェーディングデータのビット数と黒シェーディングデータのビット数とを合計したビット数として、２４ビットのシェーディングメモリ１０６を持つ。そして、読取解像度の違いに応じて、白シェーディングデータのビット数と黒シェーディングデータのビット数との割り当てを可変にしている。
【００７６】
具体的に説明すると、まず、１２００ｄｐｉ読取時には、シェーディングメモリ１０６のデータ長である２４ビットを、白シェーディングデータに１０ビットを割り当て、黒シェーディングデータに１４ビットを割り当てる。白シェーディングデータ１６ビットのデータの上位１０ビットを、有効とし、シェーディングメモリ１０６にストアする。続けて、黒シェーディングデータ１６ビットのデータの下位１４ビットを、有効とし、シェーディングメモリ１０６にストアする。
【００７７】
６００ｄｐｉ読取時には、シェーディングメモリ１０６のビット割り当てを変更し、白シェーディングデータ１６ビットのデータの上位１２ビットを、有効とし、シェーディングメモリ１０６にストアする。続けて、黒シェーディングデータ１６ビットのデータの下位１２ビットを、有効とし、シェーディングメモリ１０６にストアする。
【００７８】
３００ｄｐｉ読取時には、シェーディングメモリ１０６のビット割り当てを変更し、白シェーディングデータ１６ビットのデータの上位１４ビットを、有効とし、シェーディングメモリ１０６にストアする。続けて、黒シェーディングデータ１６ビットのデータの下位１０ビットを、有効とし、シェーディングメモリ１０６にストアする。
【００７９】
上記のように、画素毎のセンサの白シェーディングデータと黒シェーディングデータとのビット数を、読取解像度に応じて変更し、シェーディングメモリ１０６にストアする。
【００８０】
次に、原稿読み取り時におけるシェーディング補正演算について説明する。
【００８１】
まず、センサから読み取られた画像入力データは、Ａ／Ｄ変換１０３で、１６ビットのデジタルデータに変換される。上記１６ビットの画像入力データは、シェーディング補正１０４において、以下の演算が行われる。
【００８２】
まず、読取解像度１２００ｄｐｉの場合について説明する。
【００８３】
シェーディングメモリ１０６内のダークメモリ３０１から、１４ビットの黒シェーディングデータを読み出し、ｅｘｔ３０２で、上位２ビットに“００”を付加することによって、１６ビットの黒シェーディングデータにする。
【００８４】
加減算器３０３で１６ビット化された黒シェーディングデータと、画像入力データとの差分“ａ”を求め、ここで差分のデータが、０以下（画像入力データ＜黒シェーディングデータ）であれば、クランプ回路３０４で０にクランプする。
【００８５】
次に、シェーディングメモリ１０６内のホワイトメモリ３０５から、１０ビットの白シェーディングデータを読み出し、ｅｘｔ３０６で下位６ビットに“００００００”を付加することによって、１６ビットの白シェーディングデータとする。
【００８６】
次に、加減算器３０７が、１６ビットの白シェーディングデータと、上記１６ビットの黒シェーディングデータとの差分“ｂ”を求める。差分“ａ”“ｂ”を算出した後に、除算回路３０８が、画像入力データと黒シェーディングデータとの差分“ａ”と、白シェーディングデータと黒シェーディングデータとの差分“ｂ”との除算を行い、１２ビットのシェーディング演算を行う。
【００８７】
読取解像度６００ｄｐｉの場合、シェーディングメモリ１０６内のダークメモリ３０１から、１２ビットの黒シェーディングデータを読み出し、ｅｘｔ３０２で、上位４ビットに“００００”を付加することによって、１６ビットの黒シェーディングデータとする。
【００８８】
加減算器３０３が、１６ビット化された黒シェーディングデータと画像入力データとの差分“ａ”を求め、ここで、差分のデータが０以下（画像入力データ＜黒シェーディングデータ）であれば、クランプ回路３０４で０にクランプする。
【００８９】
次に、シェーディングメモリ１０６内のホワイトメモリ３０５から、１２ビットの白シェーディングデータを読み出し、ｅｘｔ３０６で、下位４ビットに“００００”を付加することによって、１６ビットの白シェーディングデータとする。
【００９０】
次に、加減算器３０７が、１６ビットの白シェーディングデータと、上記１６ビットの黒シェーディングデータとの差分“ｂ”を求める。差分“ａ”“ｂ”を算出した後に、除算回路３０８が、画像入力データと黒シェーディングデータとの差分“ａ”と、白シェーディングデータと黒シェーディングデータとの差分“ｂ”の除算を行い、１２ビットのシェーディング演算を行う。
【００９１】
読取解像度３００ｄｐｉの場合、シェーディングメモリ１０６内のダークメモリ３０１から１０ビットの黒シェーディングデータを読み出し、ｅｘｔ３０２で上位６ビットに“００００００”を付加することによって、１６ビットの黒シェーディングデータとする。
【００９２】
加減算器３０３が、１６ビット化された黒シェーディングデータと画像入力データとの差分“ａ”を求め、ここで、差分のデータが０以下（画像入力データ＜黒シェーディングデータ）であれば、クランプ回路３０４が０にクランプする。
【００９３】
次に、シェーディングメモリ１０６内のホワイトメモリ３０５から、１４ビットの白シェーディングデータを読み出し、ｅｘｔ３０６で下位２ビットに“００”を付加することによって、１６ビットの白シェーディングデータとする。
【００９４】
次に、加減算器３０７が、１６ビットの白シェーディングデータと、上記１６ビットの黒シェーディングデータとの差分“ｂ”を求める。差分“ａ”“ｂ”を算出した後に、除算回路３０８が、画像入力データと黒シェーディングデータとの差分“ａ”と、白シェーディングデータと黒シェーディングデータとの差分“ｂ”との除算を行い、１２ビットのシェーディング演算を行う。
【００９５】
なお、実施例１では、シェーディング補正演算結果を１２ビットで扱っているので、ここで、演算結果が４０９５を超えていれば、クランプ回路３０９が、４０９５（１２ビット全て“１”）にクランプする。シェーディング演算については、シェーディング補正後の後段の処理に応じたビット数にすればよく、後段の処理が８ビットであれば、８ビットの除算を行う。
【００９６】
これによって、読取解像度によって本来必要とされる黒シェーディングデータの精度を落とすことなく、黒シェーディングデータの容量を削減することができる。また、高解像度での読取時には、黒側の量子化分解能のビット精度を上げることが可能であり、高解像度モード読み取り時の画像を向上させることができる。
【００９７】
また、低解像度での読取時には、黒側の量子化分解能のビット精度を下げることによって、黒シェーディングデータのビット数を削減することが可能であり、シェーディング補正演算の高速化が図れる。
【００９８】
したがって、これまで述べてきた一連の処理を行うことによって、読取解像度に応じた白側と黒側との量子化分解能の精度を可変にすることによって、肉眼の視覚特性に合致した高階調の画像読み取りが可能となる。
【図面の簡単な説明】
【００９９】
【図１】本発明の実施例１である画像処理装置２００を示すブロック図である。
【図２】画像処理装置２００内の読取部１０１と読取制御部１０２とを示すブロック図である。
【図３】実施例１におけるシェーディング補正の説明図である。
【図４】実施例１において、センサ画素数対センサ出力の関係を示す図である。
【図５】シェーディングメモリ１０６の構成を示す説明図である。
【図６】特許文献１に記載されている従来の画像読取装置６００を示すブロック図である。
【図７】従来の画像読取装置６００における変換処理の様子を示す図である。
【符号の説明】
【０１００】
１００…誤差拡散部、
１０１…読取部、
１０２…読取制御部、
１０３…Ａ／Ｄ変換、
１０４…シェーディング補正、
１０５…シェーディング、
１０６…シェーディングメモリ、
１０７…エッジ強調、
１０８…ガンマ変換、
１０９…誤差拡散、
２００…画像処理装置、
２０１…ＣＰＵ、
２０５…データ変換部、
２１０…解像度変換処理部、
２１５…記録部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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