(57)【要約】    【課題】データ転送帯域の異なる少なくとも２種のＤＲＡＭを装着可能なコントローラを備え、いずれのＤＲＡＭがコントローラに装着されている状態でも高速に動作する印刷装置を、提供する。    【解決手段】印刷装置を、そのコントローラ上に、ページヒット判定処理（アドレスをＤＲＡＭに設定し直す必要があるか否かを判定する処理）を行うタイミングを，外部から調整可能なメモリ制御回路を実装されている装置として構成しておく。    【選択図】図２
2007233633.tif 000002
【特許請求の範囲】
【請求項１】
ＤＲＡＭとＣＰＵとに接続されて使用されるメモリ制御回路であって、
タイミング指定値を記憶しておくための，外部回路が前記タイミング指定値を設定可能なタイミング指定値レジスタと、
前記ＣＰＵから実行すべきものとして指示された前記ＤＲＡＭに対するバーストライトアクセスを行うために，新たなアドレスを前記ＤＲＡＭに供給する必要があるか否かの判定を行うページヒット判定処理を、前記タイミング指定値レジスタに記憶されたタイミング指定値に応じたタイミングで行うページヒット判定回路と、
前記ページヒット判定回路により新たなアドレスを前記ＤＲＡＭに供給する必要がないと判定された場合には、前記ＤＲＡＭに新たなアドレスを供給することなく、前記ＣＰＵから実行すべきものとして指示された前記ＤＲＡＭに対するバーストライトアクセスを行うメモリアクセス回路
とを備えることを特徴とするメモリ制御回路。
【請求項２】
ＣＰＵとメモリ制御回路とが実装されており，ＤＲＡＭを装着することが可能なコントローラを備えた印刷装置であって、
前記メモリ制御回路が、
前記コントローラに装着されたＤＲＡＭを，前記ＣＰＵに利用させるための半導体集積回路であると共に、
タイミング指定値を記憶しておくための，外部回路が前記タイミング指定値を設定可能なタイミング指定値レジスタと、
前記ＣＰＵから実行すべきものとして指示された前記ＤＲＡＭに対するバーストライトアクセスを行うために，新たなアドレスを前記ＤＲＡＭに供給する必要があるか否かの判定を行うページヒット判定処理を、前記タイミング指定値レジスタに記憶されたタイミング指定値に応じたタイミングで行うページヒット判定回路と、
前記ページヒット判定回路により，新たなアドレスを前記ＤＲＡＭに供給する必要がないと判定された場合には、前記ＤＲＡＭに新たなアドレスを供給することなく、前記ＣＰＵから実行すべきものとして指示された前記ＤＲＡＭに対するバーストライトアクセスを行うメモリアクセス回路
とを、有する半導体集積回路である
ことを特徴とする印刷装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵとＤＲＡＭとを接続するためのメモリ制御回路と、メモリとして、ＤＲＡＭが用いられている印刷装置とに、関する。
【背景技術】
【０００２】
既存の，データバス幅が６４ビットのＣＰＵ用のメモリ制御回路（メモリ制御用の半導体集積回路）の中には、データバス幅が３２ビットのＤＤＲ−ＳＤＲＡＭ（以下、３２ビットＤＤＲ−ＳＤＲＡＭと表記する）と接続して使用することも、データバス幅が６４ビットのＤＤＲ−ＳＤＲＡＭ（以下、６４ビットＤＤＲ−ＳＤＲＡＭと表記する）とに接続して使用することが可能なものが存在しているが、そのような既存のメモリ制御回路（以下、従来回路と表記する）は、６４ビットＤＤＲ−ＳＤＲＡＭに接続した場合、３２ビットＤＤＲ−ＳＤＲＡＭに接続した場合よりも、ＤＤＲ−ＳＤＲＡＭへの連続バーストライトアクセス（ＤＤＲ−ＳＤＲＡＭの連続した記憶領域へのデータの書込をバーストライトを繰り返すことにより行うこと）に時間がかかるものとなっている。
【０００３】
具体的には、従来回路は、基本的には、ＤＤＲ−ＳＤＲＡＭへの連続バーストライトアクセス時には、バーストライト毎に、アドレスを指定し直す必要があるか否かを判定する処理（以下、ページヒット判定処理と表記する）を行い、アドレスを指定し直す必要がない場合には、アドレスを供給することなく（バンクアクティブコマンド等を発行することなく，ライトコマンドのみを発行することにより）、ＤＤＲ−ＳＤＲＡＭへのバーストライトを行う回路として構成されている。
【０００４】
ただし、従来回路は、接続されているＤＤＲ−ＳＤＲＡＭが、３２ビットＤＤＲ−ＳＤＲＡＭ，６４ビットＤＤＲ−ＳＤＲＡＭのいずれであっても、同じタイミングでページヒット判定処理を行う回路であると共に、ページヒット判定処理を行うタイミングが、３２ビットＤＤＲ−ＳＤＲＡＭへのライトアクセスに必要な量のデータのＣＰＵからの受信が完了するタイミングに合わせてある回路（６４ビットＤＤＲ−ＳＤＲＡＭへのライトアクセスに必要な量のデータのＣＰＵからの受信が完了する前に、ページヒット判定処理が行われてしまう回路）となっている。
【０００５】
このため、従来回路は、図３（Ａ），（Ｂ）に模式的に示してあるように、６４ビットＤＤＲ−ＳＤＲＡＭを接続した場合、連続バーストライトアクセス時に、本来、発行する必要がないコマンド（図における“ＷＤ１”後の“ＰＲＥ”，“ＡＣＴ”）が発行されてしまうもの（連続バーストライトアクセスに，必要以上の時間がかかるもの）となっている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の課題は、３２ビットＤＤＲ−ＳＤＲＡＭと６４ビットＤＤＲ−ＳＤＲＡＭといったような，データ転送帯域が異なる少なくとも２種のＤＲＡＭを接続することが可能なメモリ制御回路であって、いずれのＤＲＡＭに対する連続バーストライトアクセスも高速に行えるメモリ制御回路を、提供することにある。
【０００７】
また、本発明の他の課題は、データ転送帯域が異なる少なくとも２種のＤＲＡＭを装着可能なコントローラを備えた印刷装置であって、いずれのＤＲＡＭがコントローラに装着されている状態でも高速に動作可能な印刷装置を、提供することにある。
接続することが可能なメモリ制御回路であって、いずれのＤＲＡＭに対する連続バーストライトアクセスも高速に行えるメモリ制御回路を、提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の，メモリ制御回路は、タイミング指定値を記憶しておくための，外部回路がタイミング指定値を設定可能なタイミング指定値レジスタと、ＣＰＵから実行すべきものとして指示されたＤＲＡＭに対するバーストライトアクセスを行うために，新たなアドレスをＤＲＡＭに供給する必要があるか否かの判定を行うページヒット判定処理を、タイミング指定値レジスタに記憶されたタイミング指定値に応じたタイミングで行うページヒット判定回路と、ページヒット判定回路により，新たなアドレスをＤＲＡＭに供給する必要がないと判定された場合には、ＤＲＡＭに新たなアドレスを供給することなく、ＣＰＵから実行すべきものとして指示されたＤＲＡＭに対するバーストライトアクセスを行うメモリアクセス回路とを、備える。
【０００９】
すなわち、本発明のメモリ制御回路は、ページヒット判定処理が行われるタイミングを，外部から調整可能な構成（タイミング指定値レジスタ、及び、ページヒット判定回路）を有する回路となっている。従って、このメモリ制御回路は、接続可能なＤＲＡＭのいずれを接続した状態で使用しても、接続されているＤＲＡＭに対する連続バーストライトアクセスを高速に行える回路（図３（Ｂ）に示したような内容のアクセスが行われないようにすることが出来る回路）となっていると言うことが出来る。
【００１０】
また、本発明の印刷装置は、本発明のメモリ制御回路が実装されているコントローラ（コントローラボード）を備えた装置となっている。従って、本発明の印刷装置は、接続可能なＤＲＡＭのいずれがコントローラに装着されている状態でも高速に動作可能な装置として機能することになる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明を実施するための最良の形態を、図面を参照して詳細に説明する。
【００１２】
図１に示したように、本発明の一実施形態に係る印刷装置１０は、コントローラ２０と印刷エンジン３０と操作パネル４０とを備えた装置である。
【００１３】
この印刷装置１０が備える操作パネル４０は、ＬＣＤ，複数の押しボタンスイッチ，複数のＬＥＤ等からなるユニットである。印刷エンジン３０は、各種サイズの用紙上に，コントローラ２０から指示された内容の画像を形成するユニットである。
【００１４】
コントローラ２０は、ＰＣから送信されてきた印刷データに応じた内容の印刷物を印刷エンジン３０に生成させる処理等を行うユニットである。このコントローラ２０は、ＣＰＵ２１（データバス幅が６２ビットのもの），メモリ制御ＡＳＩＣ２２等を、プリント配線板上に実装したユニットであると共に、データバス幅が３２ビットのＤＤＲ−ＳＤＲＡＭ２３（以下、３２ビットＤＤＲ−ＳＤＲＡＭ２３と表記する）、或いは、データバス幅が６４ビットのＤＤＲ−ＳＤＲＡＭ２３（以下、６４ビットＤＤＲ−ＳＤＲＡＭ２３と表記する）を装着できるように構成されたユニットとなっている。
【００１５】
コントローラ２０に実装されているメモリ制御ＡＳＩＣ２２は、ＣＰＵ２１に、印刷装置１０内の各種デバイス／ユニットを利用させるための処理や、各種デバイス／ユニット間のＤＭＡ転送処理を実行可能なＡＳＩＣである。
【００１６】
このメモリ制御ＡＳＩＣ２２内に設けられている，ＤＤＲ−ＳＤＲＡＭ２３用の制御回路（ＣＰＵ２１に、３２ビット／６４ビットＤＤＲ−ＳＤＲＡＭ２３を利用させるための回路；以下、メモリ制御回路と表記する）は、ＷＡＩＴ値レジスタと，ページヒット判定回路と，メモリアクセス回路とを備えた回路となっている。
【００１７】
メモリ制御回路が備えるＷＡＩＴ値レジスタは、本印刷装置１０の起動時（詳細は後述）に、ＣＰＵ２１によりＷＡＩＴ値（本実施形態では、“０”or“１”）が書き込まれるレジスタである。
【００１８】
ページヒット判定回路は、従来回路にて行われているものと同内容のページヒット判定処理を行う回路である。ただし、このページヒット判定回路は、ＷＡＩＴ値レジスタに設定されているＷＡＩＴ値が“０”である場合には、各バーストライトアクセスに対するページヒット判定処理を、所定のタイミング（従来回路と同じタイミング）で行い、ＷＡＩＴ値が“０”ではない場合には、各バーストライトアクセスに対するページヒット判定処理を、各バーストライトアクセスに対するページヒット判定処理を、“ＷＡＩＴ値”＋“既に行っているバーストライトアクセスの数”（今回、開始した連続バーストライトアクセスに関するもの）に応じた時間（両値の合計と一致するクロック数分）だけ遅らせて行う回路となっている。
【００１９】
メモリアクセス回路は、ページヒット判定回路が，ページヒットした（新たなアドレスをＤＤＲ−ＳＤＲＡＭ２３に供給する必要がない）と判定した場合には、ライトコマンドのみを発行する形のバーストライトアクセスをＤＤＲ−ＳＤＲＡＭ２３に対して行い、ページヒット判定回路が，ページヒットしなかった（新たなアドレスをＤＲ−ＳＤＲＡＭ３２に供給する必要がある）と判定した場合には、バンクアクティブコマンド等も発行する形のバーストライトアクセスをＤＤＲ−ＳＤＲＡＭ２３に対して行う回路である。
【００２０】
そして、本実施形態に係る印刷装置１０は、上記のような構成を有する装置であると共に、そのファームウェアとして、起動時に，ＣＰＵ２１が，「コントローラ２０に装着されているＤＤＲ−ＳＤＲＡＭ２３の種類（データバス幅）を調査して、調査結果に応じたＷＡＩＴ値（６４ビットＤＤＲ−ＳＤＲＡＭ２３が装着されている場合が“１”）をメモリ制御ＡＳＩＣ２２（メモリ制御回路）内のＷＡＩＴ値レジスタに設定する処理を行うことになるものが、用いられている装置となっている。
【００２１】
要するに、本実施形態に係る印刷装置１０は、３２ビットＤＤＲ−ＳＤＲＡＭ２３をコントローラ２０に装着しておいた場合には、ＣＰＵ２１から指示されたＤＤＲ−ＳＤＲＡＭ２３に対する連続バーストライトアクセスが図２（Ａ）に示したような形で行われる状態で動作し、６４ビットＤＤＲ−ＳＤＲＡＭ２３をコントローラ２０に装着しておいた場合には、ＣＰＵ２１からＤＤＲ−ＳＤＲＡＭ２３に対する連続バーストライトアクセスが図２（Ｂ）に示したような形（発行する必要がないコマンドが発行されない形）で行われる状態で動作する装置となっている。
【００２２】
従って、この印刷装置１０は、接続可能なＤＤＲ−ＳＤＲＡＭ２３のいずれがコントローラ２０に装着されている状態でも高速に動作可能な装置となっていると言うことが出来る。
【００２３】
《変形形態》
上記した印刷装置１０，メモリ制御ＡＳＩＣ２２（メモリアクセス回路）は、各種の変形を行うことが出来る。例えば、印刷装置１０／メモリ制御ＡＳＩＣ２２は、３２ビットＤＤＲ−ＳＤＲＡＭ２３と６４ビットＤＤＲ−ＳＤＲＡＭ２３とを装着／接続出来るものであったが、印刷装置１０／メモリ制御ＡＳＩＣ２２を、これらとは異なる複数種類のＤＲＡＭ（データバス幅が同じで，動作するクロックが異なるＤＲＡＭ、データバス幅，動作するクロックが共に異なるＤＲＡＭ等の，データ転送帯域が異なる複数種類のＤＲＡＭ）を装着／接続できるものに変形することが出来る。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態に係る印刷装置の構成図。
【図２】実施形態に係る印刷装置のコントローラに実装されているメモリ制御ＡＳＩＣの機能の説明図。
【図３】既存のメモリ制御回路の機能の説明図。
【符号の説明】
【００２５】
１０  印刷装置，  ２０  コントローラ，  ３０  印刷エンジン，
４０  操作パネル，  ２１  ＣＰＵ，  ２２  メモリ制御ＡＳＩＣ，
２３  ＤＤＲ−ＳＤＲＡＭ
【図１】
2007233633.tif 000003
【図２】
2007233633.tif 000004
【図３】
2007233633.tif 000005