(57)【要約】【課題】従来の装置に大きな変更を加えることなく、簡単な構成で高感度の画素信号を得ることが可能な画素信号処理回路を提供する。【解決手段】撮像素子１１から出力されるアナログの画素信号はＡ／Ｄ部１３でデジタルの画素信号へと変換され、画素信号処理回路１４内の取り込み部１４４で取り込まれる。取り込まれた画素信号は配置入れ替え部１４５で画素信号の配置を並び替え、メモリ１４３で記憶される。メモリ１４３で記憶された画素信号は、加算部１、加算部２で加算処理が行われ、除算部１、除算部２で除算処理を行い、高感度の画素信号を生成する。生成された高感度の画素信号は搬出部１４８へと出力される。Ｔｉｍｉｎｇ調整部１４１は画素信号の加算数に応じて各種タイミング信号を調整し、当該タイミング信号と同期して搬出部１４８からＤＢＥ部１５へと高感度の画素信号を出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
撮像素子が出力する画素信号を取り込む画素信号取り込み手段と、
前記取り込んだ画素信号の配置を入れ替える配置入れ替え手段と、
前記配置入れ替え手段により配置が入れ替えられた後の画素信号を記憶する記憶手段と、
前記記憶手段に記憶された画素信号を読み取り加算処理を行う加算手段と、
前記加算処理後の画素信号に対して前記加算処理における加算数で除算処理を行う除算手段と、
前記画素信号と同期した同期信号を入力し前記加算数に基づいて当該同期信号の調整を行う同期信号調整手段と、
前記除算処理後の画素信号を前記同期信号調整手段で調整後の同期信号と同期して搬出する搬出手段と
を具備することを特徴とする画素信号処理回路。
【請求項２】
前記配置入れ替え部における画素信号の配置入れ替えを制御する制御手段をさらに具備することを特徴とする請求項１に記載の画素信号処理回路。
【請求項３】
前記記憶手段は、前記撮像素子に存在する画素欠陥の位置情報を記憶し、前記加算手段における画素信号の加算処理では、前記画素欠陥の位置情報に対応する画素信号を加算対象から除き、前記除算手段における除算処理で用いる加算数は前記加算対象から除いた画素信号の数を含まないことを特徴とする請求項１又は請求項２に記載の画素信号処理回路。
【請求項４】
画素信号を出力する撮像素子と、
前記画素信号と同期する同期信号を生成する同期信号生成手段と、
前記画素信号を取り込む画素信号取り込み手段と、
前記取り込んだ画素信号の配置を入れ替える配置入れ替え手段と、
前記配置入れ替え手段により配置が入れ替えられた後の画素信号を記憶する記憶手段と、
前記記憶手段に記憶された画素信号を読み取り加算処理を行う加算手段と、
前記加算処理後の画素信号に対して前記加算処理における加算数で除算処理を行う除算手段と、
前記同期信号を入力し前記加算数に基づいて当該同期信号の調整を行う同期信号調整手段と、
前記除算処理後の画素信号を前記同期信号調整手段で調整後の同期信号と同期して搬出する搬出手段と、
前記同期信号調整手段で調整後の同期信号と前記搬出手段で搬出された画素信号を入力し信号処理を行う信号処理手段と
を具備することを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子から出力される画素信号の処理を行う画素信号処理回路及び当該画素信号処理回路を備えた撮像装置に関する。
【背景技術】
【０００２】
従来、ＣＣＤ(Charge Coupled Device)等の撮像素子を用いたＤＳＣ(Digital Still Camera)、ＤＶＣ(Digital Video Camera)等の撮像装置においては、撮像素子からＡ／Ｄ変換を介して出力された信号を合成することで、高解像度の画素信号から高感度の画素信号を得る方法が知られている（例えば、特許文献１参照）。
【０００３】
ＣＣＤ等の撮像素子から画素信号を読み出す方法としては、図２で示すような画素信号の配列を水平、垂直方向に複数のフィールドに分割し、分割したフィールド毎に読み出す方式が知られている（例えば、特許文献２参照）。
なお、本出願に関する従来技術の参考文献として、特許文献1から特許文献３が知られている。
【特許文献１】特開平０５−０４１８３５号公報
【特許文献２】特開２０００−３０８０７２号公報
【特許文献３】特開２００４−２２２１７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、例えば特許文献２に開示された画素信号の加算方法は、ライン遅延のみで画素信号の加算を行う方法であり、画素信号の垂直方向の加算は分割されたフィールド内のみで行われる。このため、フィールド間の加算は後段の画像処理部（ＤＢＥ；デジタル  バック  エンド）で行う必要があり、また、解像度もそのフレーム数によって制限される。
【０００５】
さらに、画素信号の加算のみを行う方法では、加算後の画素信号のビット幅が加算前の画素信号のビット幅より大きくなり、後段のＤＢＥが対応できない場合がある。このとき、同時にＡＦＥ（アナログ  フロント  エンド）で行われた黒レベルのオフセット値も変わってしまうという問題も発生する。
【０００６】
このように、従来の画素信号の加算方法では、画素信号を加算するために後段のＤＢＥにおける処理を大きく変更する必要があり、画素信号の加算処理が複雑になるという課題があった。
本発明は上記事情を考慮してなされたもので、その目的は、従来の装置に大きな変更を加えることなく、簡単な構成で高感度の画素信号を得ることが可能な画素信号処理回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は上記の課題を解決するためになされたもので、請求項1に記載の発明は、撮像素子が出力する画素信号を取り込む画素信号取り込み手段と、前記取り込んだ画素信号の配置を入れ替える配置入れ替え手段と、前記配置入れ替え手段により配置が入れ替えられた後の画素信号を記憶する記憶手段と、前記記憶手段に記憶された画素信号を読み取り加算処理を行う加算手段と、前記加算処理後の画素信号に対して前記加算処理における加算数で除算処理を行う除算手段と、前記画素信号と同期した同期信号を入力し前記加算数に基づいて当該同期信号の調整を行う同期信号調整手段と、前記除算処理後の画素信号を前記同期信号調整手段で調整後の同期信号と同期して搬出する搬出手段とを具備することを特徴とする画素信号処理回路である。
【０００８】
上記構成の画素信号処理回路によれば、撮像素子から取り込んだ画素信号の配置を入れ替えて記憶手段に記憶し、記憶手段に記憶された中から任意の画素信号を読み出し、読み出した画素信号を加算し、加算後の画素信号を加算数で除算することにより、加算前の画素信号とビット幅が同じであり且つ平均化によるＳ／Ｎ比向上で高感度となる画素信号を生成することが可能であり、同期信号調整手段で加算前の画素信号と同期した同期信号を加算数に応じて調整し、前記高感度の画素信号を調整後の同期信号と同期して出力することが可能である。
【０００９】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記配置入れ替え部における画素信号の配置入れ替えを制御する制御手段をさらに具備することを特徴とする。
【００１０】
また、請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記記憶手段は、前記撮像素子に存在する画素欠陥の位置情報を記憶し、前記加算手段における画素信号の加算処理では、前記画素欠陥の位置情報に対応する画素信号を加算対象から除き、前記除算手段における除算処理で用いる加算数は前記加算対象から除いた画素信号の数を含まないことを特徴とする。
【００１１】
また、請求項４に記載の発明は、画素信号を出力する撮像素子と、前記画素信号と同期する同期信号を生成する同期信号生成手段と、前記画素信号を取り込む画素信号取り込み手段と、前記取り込んだ画素信号の配置を入れ替える配置入れ替え手段と、前記配置入れ替え手段により配置が入れ替えられた後の画素信号を記憶する記憶手段と、前記記憶手段に記憶された画素信号を読み取り加算処理を行う加算手段と、前記加算処理後の画素信号に対して前記加算処理における加算数で除算処理を行う除算手段と、前記同期信号を入力し前記加算数に基づいて当該同期信号の調整を行う同期信号調整手段と、前記除算処理後の画素信号を前記同期信号調整手段で調整後の同期信号と同期して搬出する搬出手段と、前記同期信号調整手段で調整後の同期信号と前記搬出手段で搬出された画素信号を入力し信号処理を行う信号処理手段とを具備することを特徴とする撮像装置である。
【発明の効果】
【００１２】
本発明の画素信号処理回路によれば、加算前の画素信号とビット幅と同じであり且つ平均化によるＳ／Ｎ比向上で高感度となる画素信号を生成することが可能であり、さらに高感度の画素信号を調整後の同期信号と同期して出力することが可能であるため、高感度の画素信号に対しても画素信号の信号処理を行う後段の回路は従来の処理から大きく変更することなく、簡単に高感度の画素信号を得ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態について説明する。
図１は、本発明の実施形態に係る撮像装置の構成を示す構成図である。図１において、撮像装置１内の撮像素子１１は、被写体の光像を光電変換によりＲ（赤）、Ｇ（緑）、Ｂ（青）の色成分としてアナログの画素信号を出力するものである。
【００１４】
ＴＧ部１２（同期信号生成手段）は、ＤＢＥ部１５からの指示を入力し、撮像素子１１・Ａ／Ｄ部１３・Ｔｉｍｉｎｇ調整部１４１を制御するための各種タイミング信号（同期信号）を生成し出力するタイミングジェネレータである。ここで、タイミング信号とは例えば、ドット・クロック、フィールド識別信号、水平ライン先頭識別信号である。Ａ／Ｄ部１３は、ＴＧ部１２から入力したタイミング信号に基づいて、撮像素子１１から入力するアナログ画素信号をデジタルの画素信号へ変換し、取り込み部１４４へと出力するものである。
【００１５】
画素信号処理回路１４は、Ａ／Ｄ部１３からデジタルの画素信号を取り込み、所定の処理を行った後にＤＢＥ部１５へと処理後の画素信号を出力するものである（詳細は後述する）。画素信号処理回路１４内のＴｉｍｉｎｇ調整部１４１（同期信号調整手段）は、ＴＧ部１２から入力した各種タイミング信号を画素信号の加算数に応じて調整し、ＤＢＥ部１５へ出力するものである。
【００１６】
制御部１４２（制御手段）は、画素信号処理回路１４内の各部を制御するものであり、例えば、Ｔｉｍｉｎｇ調整部１４１に対して画素信号の加算数を指定するものである。メモリ１４３（記憶手段）は配置入れ替え部１４５から出力される画素信号を記憶するメモリであり、少なくともフィールド単位で読み出される全画素信号を記憶することが可能なメモリである。
【００１７】
従来は、同一フィールド内でも水平方向の１ラインのみを記憶するメモリ（ラインフレームバッファ）が用いられていたために画素信号の加算はライン遅延に限られていたが、本実施形態ではフィールド単位で画素信号を記憶する構成であるため、フィールドの水平分割、垂直分割の方法や同一フィールド内における各画素信号のＡ／Ｄ部１３からの搬出順序によらず、任意の画素信号を選択しての加算が可能となる。
【００１８】
取り込み部１４４（画素信号取り込み手段）は、Ａ／Ｄ部１３から出力されるデジタルの画素信号を入力し、配置入れ替え部１４５へ出力するものである。配置入れ替え部１４５（配置入れ替え手段）は、取り込み部１４４から入力した画素信号を制御部１４２からの指示に基づいて並び替え、メモリ１４３へ書き込むものである。
【００１９】
ここで、撮像素子１１における画素信号の配列は図２に示すような配列となるが、取り込み部１４４で取り込まれる画素信号の配列はＡ／Ｄ部１３からの搬出順序に依存しており、フィールドの分割方法等により図２の配列の並びとは異なる順序となる。
【００２０】
配列入れ替え部１４５は、取り込み部１４４から入力した画素信号の配列を制御部１４２からの基づき図２に示した配列となるように並び替え、メモリ１４３へと出力する。このように、制御部１４２で配列入れ替え部１４５へ配置の並び替えを制御可能とすることで、Ａ／Ｄ部１３からの搬出順序によらず画素信号の配列変更を行うことができる。このため、本実施形態の画素信号処理回路は様々な撮像素子に対応することができる。
【００２１】
加算部１（１４６ａ、加算手段）は、メモリ１４３で記憶する画素信号を取り込み、ＨＤ(Horizontal Driving pulse)信号単位での加算、すなわち水平１ラインでの加算を行うものである。除算部１（１４７ａ、除算手段）は、加算によるビット数の増加を抑えるために、加算部１の加算結果に対して除算を行うものである。
【００２２】
加算部２（１４６ｂ、加算手段）は、メモリ１４３で記憶する画素信号を取り込み、ＶＤ(Vertical Driving pulse)信号単位での加算、すなわち垂直方向の加算を行うものである。除算部２（１４７ｂ、除算手段）は、加算によるビット数の増加を抑えるために、加算部２の加算結果に対して除算を行うものである。
【００２３】
本実施形態では、処理の効率上、加算部及び除算部を水平・垂直方向でそれぞれ二つに分けたが、一つの加算部及び除算部で水平・垂直方向に関して排他的に動作させるようにしてもよい。
【００２４】
搬出部１４８（搬出手段）は、画素信号の演算結果を除算部２より入力し、ＤＢＥ部１５へと出力するものである。なお、搬出部１４８から画素信号を出力するタイミングは、Ｔｉｍｉｎｇ調整部１４１で調整後のタイミングとなる。
【００２５】
ＤＢＥ部１５（信号処理手段）は、搬出部１４８から画素信号を入力し画像処理を行うものであり、また、メモリーカード１６、表示部１７、外部メモリ１８等との間のインタフェースを制御するものである。
【００２６】
続いて、図１に示した撮像装置における画素信号の加算処理に関して、図２から図４を参照して説明する。
図２は、配置入れ替え部１４５で配置の入れ替えを行った後の画素信号の配列を示す図である。図３は、高解像度を優先する撮影等において、画素信号の加算を行わない場合に搬出部１４８が画素信号を出力する際の動作を示すタイミングチャートである。
【００２７】
図２において、画素信号の配列は、最下段の行は左側からＧ（緑）、Ｂ（青）に対応する画素信号が交互に繰り返され、その一段上の行は左側からＲ（赤）、Ｇ（緑）に対応する画素信号が交互に繰り返される。以降、一段毎にＧ、Ｂが繰り返される行とＲ、Ｇが繰り返される行とが交互に存在する。
【００２８】
続いて、画素信号の加算を行わない場合に、搬出部１４８が図２に示した配列の画素信号を出力する際の動作に関して図３を参照して説明する。搬出部１４８から画素信号を出力する際には、Ｔｉｍｉｎｇ調整部１４１からＤＢＥ部１５へ出力される水平同期信号（ＨＤ）、ドット・クロック（ＤＣＬＫ）等と同期して行われる。
【００２９】
図３において、水平同期信号が一回パルスを出力すると、その次のドット・クロックのタイミングから図２の最下段の行の左端の画素信号Ｇ（１−１）が出力される。この後、ドット・クロックのタイミングに合わせて当該行の左からＢ（１−２）、Ｇ（１−３）、…の順番で画素信号が搬出部１４８から出力される。
【００３０】
最下段の行の画素信号の出力が終了すると、続いてその一段上の行に移動し、水平同期信号のパルス発生後に左からＲ（２−１）、Ｇ（２−２）、…の順番で画素信号が出力される。このようにして、図２に示した画素信号は搬出部１４８からＤＢＥ部１５へと出力される。
【００３１】
続いて、図２に示した高解像度の画素信号から高感度の画素信号を生成する方法に関して説明する。本実施形態では、隣接する四つの画素信号を加算し平均化することにより信号対雑音比Ｓ／Ｎを四倍にする方法について説明する。なお、画素信号の加算において、どの位置の画素信号と加算を行うかに関しては図１の制御部１４２で制御可能であり、また、画素信号の加算数は四つに限られることはない。
【００３２】
図２の画素信号Ｇ（１−１）に関しては、隣接する画素信号であるＧ（１−３）、Ｇ（３−１）、Ｇ（３−３）の三つの画素信号と加算し平均化することにより高感度の画素信号Ｇ（１−１ａ）を生成する。
【００３３】
画素信号Ｇ（１−１ａ）を生成するためには、まず加算部１が制御部１４２からの指示に基づいて、Ｇ（１−１）とＧ（１−３）とに関して水平方向の加算を行い、結果を除算器１へ出力する。
【００３４】
続いて、除算部１が加算部１の加算結果を入力し、制御部１４２からの指示に基づいて水平方向の加算数（この場合は、２）で割る。ここで、２で割る処理は、例えば１ビットのビットシフトにより実現可能である。
【００３５】
次に、Ｇ（３−１）とＧ（３−３）に対しても加算部１、除算部１で同様の処理を行い、Ｇ（３−１）とＧ（３−３）との加算平均を求める。続いて、加算部２は制御部１４２からの指示に基づいてＧ（１−１）及びＧ（１−３）の加算平均結果とＧ（３−１）及びＧ（３−３）の加算平均結果と入力し、垂直方向の加算を行い、結果を除算器２へ出力する。
【００３６】
最後に、除算部２が加算器２の加算結果を入力し、制御部１４２からの指示に基づいて垂直方向の加算数（この場合は、２）で割ると、Ｇ（１−１）、Ｇ（１−３）、Ｇ（３−１）、Ｇ（３−３）の四つの画素信号の平均Ｇ（１−１ａ）が得られる。
【００３７】
同様に、Ｂ（１−２）、Ｂ（１−４）、Ｂ（３−２）、Ｂ（３−４）の四つの画素信号に加算平均を行うことにより高感度の画素信号Ｂ（１−２ａ）を生成する。このようにして、四つの画素信号を加算平均することにより、一つの高感度の画素信号を生成する。
【００３８】
続いて、上記方法で得た高感度画素信号Ｇ（１−１ａ）、Ｂ（１−２ａ）、…を搬出部１４８から出力する際の動作について図４を参照して説明する。
本実施形態では、高感度画素信号を生成するための水平方向の加算数が２であるため、高感度画素信号の配列における水平方向一行の画素数は、加算前の画素信号の配列の１／２となる。そこで、Ｔｉｍｉｎｇ調整部１４１がドット・クロックの周期を２倍に調整する。
【００３９】
このようにＴｉｍｉｎｇ調整部１４１でドット・クロックの周期を２倍に調整することで、搬出部１４８は加算平均後の高感度画素信号Ｇ（１−１ａ）、Ｂ（１−２ａ）、…をドット・クロックのタイミングに合わせて、図３を参照して前述したのと同様の方法でＤＢＥ部１５へ出力することが可能となる。
【００４０】
したがって、調整後のドット・クロック及び加算平均後の高感度画素信号を入力するＤＢＥ部１５では、加算を行う前の画素信号と同様の方法で画素信号を取り込み、画像処理を行うことができる。
【００４１】
従来の水平方向の一ラインを記憶するラインフレームバッファを用いて行う加算は、ライン遅延による加算を行うことにより同じフレーム上の画素信号に対してのみ加算を行うものである。このため、画素信号を水平、垂直方向の複数のフレームに分割し、かつ隣接する画素信号が同じフレーム上に無い場合には上述したような加算を行うことができない。
【００４２】
これに対して、本実施形態ではメモリ１４３において、水平方向の一ラインだけでなく同一フレーム上の全ての画素信号を記憶するため異なるフレームに存在する画素信号との加算も可能となり、任意の組み合わせで画素信号の加算を行うことができる。
【００４３】
さらに、加算後に除算を行うことで、加算後の高感度画素信号が加算前の画素信号と同じビット幅を持つこととなり、ＤＢＥ部１５は加算前の画素信号と同様の方法で高感度画素信号の処理を行うことができる。具体的には、例えば、画素信号に黒レベルのオフセットを補正する際に、加算前の画素信号と高感度画素信号とを同じオフセットで補正することが可能となる。
【００４４】
また、従来の加算方法では加算後に画素信号のビット幅が大きくなるため、ＤＢＥ部１５は加算後に大きくなったビット幅での処理が可能でなければならないという制限があったが、本実施形態ではビット幅が変化しないため、ＤＢＥ部１５が特定のビット幅以内の画素信号しか扱えない場合においても適用可能である。
【００４５】
次に、画素欠陥がある場合に高感度の画素信号を生成する方法に関して、図５から図７を参照して説明する。図５は、図３のタイミングチャートにおいて、画素信号Ｇ（２−４）及びＢ（３−１２）に画素欠陥がある場合のものである。図６は、図４のタイミングチャートにおいて、画素信号Ｇ（２−４）及びＢ（３−１２）に画素欠陥がある場合のものである。
【００４６】
なお、画素欠陥のある位置は予めメモリ１４３に登録されており、制御部１４２は、このメモリ１４３の登録情報とＴＧ部１２から画素信号処理部１４へと出力されるドット・クロック（ＤＣＬＫ）、フィールド識別信号（ＶＤ）、水平ライン先頭識別信号（ＶＤ）等から画素欠陥の位置に対応する画素信号を検出する。
【００４７】
制御部１４２は、画素欠陥に対応する画素信号Ｇ（２−４）及びＢ（３−１２）を検出すると、当該画素信号を加算部１における加算対象から除外する。このとき、高感度画素信号Ｂ（１−６ａ）を生成する過程では画素信号Ｂ（３−１２）を除き、Ｂ（１−１０）、Ｂ（１−１２）、Ｂ（３−１０）の三つのみを用いて行い、同様に高感度画素信号Ｇ（２−２ａ）を生成する過程では画素信号Ｇ（２−４）を除き、Ｇ（２−２）、Ｇ（４−２）、Ｇ（４−４）の三つのみを用いて行う（図６参照）。
【００４８】
ここで、三つの画素信号を加算する場合において、除算部１及び除算部２により四つの画賛信号を加算する場合と同様の除算を行うとビット幅が異なることになる。そこで、本実施形態では、図７に示すように画素欠陥に対応する画素信号を含む加算に関しては、除算部１及び除算部２における除算処理を変更し、常に加算数で除算を行うようにする。
【００４９】
図６の例では、高感度画素信号Ｂ（１−６ａ）及びＧ（２−２ａ）を生成する過程では、加算数である三で除算を行う。この方法を用いることにより、画素欠陥に対応する画素信号がある場合においても、画素欠陥に対応する画素信号を加算対象に含む高感度画素信号と含まない画素信号とのビット幅が同じになり、ＤＢＥ部１５では画素欠陥に対応する画素信号に対して特別な処理を行う必要は無い。
【００５０】
また、画素欠陥等の要因により画素を保管しなければ場合、従来の方法では隣接した画素から新たにデータを作るため、実際にその画素がある領域の情報とは異なり、厳密には解像度を持たない領域を作ることになる。これに対して、本実施形態では画素欠陥の位置に対応する画素信号を取り除いて処理を行うため、解像度を持たない領域を作ることがない。
【００５１】
以上述べたように、本実施形態の画素信号処理回路１４を従来の撮像装置と組み合わせることにより、従来の処理（例えば、ＤＢＥ部１５における処理）に大きな変更を加えることなく、簡単に高ダイナミックレンジ、高感度（高Ｓ／Ｎ比）の撮像装置が実現できる。
【００５２】
また、メモリ１４３を搭載したことにより、フィールドの分割方法や撮像素子からの画素信号の搬出順序によらず、フィールドの異なる画素同士でも加算を行うことができる。さらにまた、様々な撮像素子に対応することが可能であり、感度もシーン判別で任意に最適な選択ができる。さらにまた、撮像素子からの搬出される画素信号の配列を、制御部１４２からの制御信号により配置入れ替え部１４５で簡単に再配列できる。
【００５３】
以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、図１の配置入れ替え部１４５における画素信号の配置入れ替えは、メモリ１４３に記憶する前ではなく、メモリ１４３から画素信号を読み出す段階で行ってもよい。また、撮像素子に存在する画素欠陥の位置情報を記憶する箇所は、画素信号処理回路４内のメモリ１４３ではなく、ＤＢＥ部１５で使用するメモリであってもよい。
【産業上の利用可能性】
【００５４】
本発明は、撮像素子から出力される画素信号の処理を行う画素信号処理回路及び当該画素信号処理回路を備えたＤＳＣ、ＤＶＣ等の撮像装置に用いて好適である。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施形態に係る撮像装置の構成を示す構成図である。
【図２】図１の配置入れ替え部１４５で配置の入れ替えを行った後の画素信号の配列を示す図である。
【図３】画素信号の加算を行わない場合に、図１の搬出部１４８が図２に示した配列の画素信号を出力する際の動作を示すタイミングチャートである。
【図４】図１の搬出部１４８が高感度の画素信号を出力する際の動作を示すタイミングチャートである。
【図５】図３のタイミングチャートにおいて、画素信号Ｇ（２−４）及びＢ（３−１２）に画素欠陥がある場合のものである。
【図６】図４のタイミングチャートにおいて、画素信号Ｇ（２−４）及びＢ（３−１２）に画素欠陥がある場合のものである。
【図７】画素欠陥がある場合の、加算及び除算処理を示す模式図である。
【符号の説明】
【００５６】
１…撮像装置、１１…撮像素子、１２…ＴＧ部（同期信号生成手段）、１３…Ａ／Ｄ部、１４…画素信号処理回路、１５…ＤＢＥ部（信号処理手段）、１４１…Ｔｉｍｉｎｇ調整部（同期信号調整手段）、１４２…制御部（制御手段）、１４３…メモリ（記憶手段）、１４４…取り込み部（画素信号取り込み手段）、１４５…配置入れ替え部（配置入れ替え手段）、１４６ａ・１４６ｂ…加算部（加算手段）、１４７ａ・１４７ｂ…除算部（除算手段）、１４８…搬出部（搬出手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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