(57)【要約】  【課題】  シリアルデータを転送するインタフェース回路を内蔵した半導体集積回路において、回路規模をあまり大きくすることなく、ＡＣテストにおいてＬＳＩテスタ等の測定系を接続することによる信号遅延や波形歪の影響を排除する。  【解決手段】  この半導体集積回路は、外部から供給されるパラレルデータを格納する第１の格納領域１３ａと、第１の格納領域に格納されているパラレルデータをシリアルデータに変換して送信する送信回路１１と、外部から受信したシリアルデータをパラレルデータに変換する受信回路１２と、受信回路によって変換されたパラレルデータを格納する第２の格納領域１３ｂと、第１の格納領域に格納されているパラレルデータと第２の格納領域に格納されているパラレルデータとの一致検出を行い、検出結果を外部に出力する一致検出回路１４とを具備する。【選択図】  図１
2007078643.tif 000002
【特許請求の範囲】
【請求項１】
テストモードにおいて外部から供給される第１のクロック信号に同期して、第１のクロック信号よりも高い周波数を有する第２のクロック信号を生成するＰＬＬ回路と、
テストモードにおいて、外部から供給されるパラレルデータを格納する第１の格納領域と、
前記第１の格納領域に格納されているパラレルデータをシリアルデータに変換し、第２のクロック信号に同期して該シリアルデータを外部に送信する送信回路と、
第２のクロック信号に同期してシリアルデータを外部から受信し、該シリアルデータをパラレルデータに変換する受信回路と、
テストモードにおいて、前記受信回路によって変換されたパラレルデータを格納する第２の格納領域と、
前記第１の格納領域に格納されているパラレルデータと前記第２の格納領域に格納されているパラレルデータとの一致検出を行い、検出結果を外部に出力する一致検出回路と、
を具備する半導体集積回路。
【請求項２】
前記送信回路に供給される第２のクロック信号の遅延量を設定するためのデータを格納する第３の格納領域と、
前記第３の格納領域に格納されているデータに基づいて、テストモードにおいて前記送信回路に供給される第２のクロック信号の遅延量を調整する遅延回路と、
をさらに具備する、請求項１記載の半導体集積回路。
【請求項３】
テストモードにおいて、前記第１の格納領域から読み出されたパラレルデータを前記送信回路に選択的に供給する第１のスイッチ回路と、
テストモードにおいて、前記受信回路によって変換されたパラレルデータを前記第２の格納領域に選択的に供給する第２のスイッチ回路と、
外部から供給されるテスト制御信号に従って前記第１及び第２のスイッチ回路を制御するテスト制御回路と、
をさらに具備する、請求項２記載の半導体集積回路。
【請求項４】
前記送信回路から外部にシリアルデータを送信するための第１の端子と、
外部から前記受信回路にシリアルデータを受信するための第２の端子と、
前記第１の格納領域に格納されるパラレルデータを入力するための第３の端子と、
前記第３の格納領域に格納されるデータを入力するための第４の端子と、
前記テスト制御回路に供給されるテスト制御信号を入力するための第５の端子と、
前記ＰＬＬ回路に供給される第１のクロック信号を入力するための第６の端子と、
前記一致検出回路の検出結果を出力するための第７の端子と、
をさらに具備する、請求項３記載の半導体集積回路。
【請求項５】
テストモードにおいて、前記第１の端子と前記第２の端子とが外部でショートされる、請求項４記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インタフェース回路を内蔵した半導体集積回路に関し、特に、高速のシリアルデータを転送するインタフェース回路を内蔵した半導体集積回路に関する。
【背景技術】
【０００２】
例えば、パーソナルコンピュータにおいて、本体と表示部との間で画像データをシリアルデータとして高速で転送するために、低電圧の差動信号であるＬＶＤＳ（Low Voltage Differential Signal）を使用するＬＶＤＳインタフェース回路が用いられている。そのような高速インタフェース回路のＡＣテストを行うために、通常は、高速動作が可能なＬＳＩテスタが用いられている。しかしながら、高速仕様のＬＳＩテスタは高価であると共に、測定チャンネル間における遅延量の違いによりスキューが発生し、測定結果がスキューの影響を受け易い。このような問題を解消して高速インタフェース回路のＡＣテストを容易化するために、様々な技術が開発されている。
【０００３】
関連する技術として、下記の特許文献１には、高速動作する半導体デバイスを、これよりも動作速度の遅い検査装置を用いて検査するための半導体集積回路及びその検査方法が開示されている。この検査方法によれば、被検査デバイスにおいて、第１の論理回路が、レジスタに記憶した通常の信号転送レートの信号パターンを高い信号転送レートの高速信号パターンに変換し、その高速信号を送信回路が送信する。この検査時には、スイッチ回路が閉じられ、前記送信された高速信号は受信回路で受信される。この受信高速信号は、第２の論理回路に出力され、この論理回路で通常レートの低速信号に変換されて、検査装置に出力される。
【０００４】
また、下記の特許文献２には、テスタとの入出力は低い速度で行いながら、回路内部を高速で動作させる送信装置、受信装置、テスト回路及びテスト方法が開示されている。このテスト回路は、テスタより入力されるテストクロックを分周してＰＬＬクロックを生成するＰＬＬと、テスタより入力される入力データをテストクロックで格納し、ＰＬＬクロックで出力するＦＩＦＯと、入力データをビット分散させるエンコーダと、エンコーダの出力信号を外部に伝送するドライバと、テストクロックを分周してＰＬＬクロックを生成するＰＬＬと、レシーバが受信した信号をビット整列させるデコーダと、ＰＬＬクロックで格納したデコーダの出力信号を、テストクロックに同期させてテスタに出力するＦＩＦＯとを有する。
【０００５】
特許文献１又は２によれば、半導体集積回路とＬＳＩテスタとの間で伝送されるデータのビットレートを低減することはできるが、伝送データが信号遅延や波形歪の影響を受けることは避けられない。
【０００６】
さらに、下記の特許文献３には、簡単なボード構成によって迅速に１ＧＨｚを超える高速Ｉ／Ｏのテストを、複数のＩ／Ｏ仕様毎にテストシステムを変更することなく行う試験方法が開示されている。この試験方法においては、高速入出力装置を備えた半導体集積回路装置の外部出力端子と外部入力端子とを伝送線路で接続するループバック・パスを設けたロード・ボード上に半導体集積回路装置を搭載し、半導体集積回路装置の内部に設けたテスト手段とループバック・パスとを利用して、高速入出力装置の動作が半導体集積回路装置の内部において試験される。
【０００７】
特許文献３によれば、半導体集積回路とＬＳＩテスタとの間でデータを伝送する必要はなくなるが、バウンダリ・スキャン・レジスタを使用するので、回路規模が大きくなってしまうという問題がある。
【特許文献１】特開２０００−１７１５２４号公報（第１頁、図１）
【特許文献２】特開２００３−３３７１６１号公報（第１頁、図１）
【特許文献３】特開２００３−１６７０３４号公報（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、上記の点に鑑み、本発明は、シリアルデータを転送するインタフェース回路を内蔵した半導体集積回路において、回路規模をあまり大きくすることなく、ＡＣテストにおいてＬＳＩテスタ等の測定系を接続することによる信号遅延や波形歪の影響を排除することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明の１つの観点に係る半導体集積回路は、テストモードにおいて外部から供給される第１のクロック信号に同期して、第１のクロック信号よりも高い周波数を有する第２のクロック信号を生成するＰＬＬ回路と、テストモードにおいて、外部から供給されるパラレルデータを格納する第１の格納領域と、第１の格納領域に格納されているパラレルデータをシリアルデータに変換し、第２のクロック信号に同期して該シリアルデータを外部に送信する送信回路と、第２のクロック信号に同期してシリアルデータを外部から受信し、該シリアルデータをパラレルデータに変換する受信回路と、テストモードにおいて、受信回路によって変換されたパラレルデータを格納する第２の格納領域と、第１の格納領域に格納されているパラレルデータと第２の格納領域に格納されているパラレルデータとの一致検出を行い、検出結果を外部に出力する一致検出回路とを具備する。
【００１０】
ここで、半導体集積回路が、送信回路に供給される第２のクロック信号の遅延量を設定するためのデータを格納する第３の格納領域と、第３の格納領域に格納されているデータに基づいて、テストモードにおいて送信回路に供給される第２のクロック信号の遅延量を調整する遅延回路とをさらに具備するようにしても良い。
【００１１】
また、半導体集積回路が、テストモードにおいて、第１の格納領域から読み出されたパラレルデータを送信回路に選択的に供給する第１のスイッチ回路と、テストモードにおいて、受信回路によって変換されたパラレルデータを第２の格納領域に選択的に供給する第２のスイッチ回路と、外部から供給されるテスト制御信号に従って第１及び第２のスイッチ回路を制御するテスト制御回路とをさらに具備するようにしても良い。
【００１２】
その場合に、半導体集積回路が、送信回路から外部にシリアルデータを送信するための第１の端子と、外部から受信回路にシリアルデータを受信するための第２の端子と、第１の格納領域に格納されるパラレルデータを入力するための第３の端子と、第３の格納領域に格納されるデータを入力するための第４の端子と、テスト制御回路に供給されるテスト制御信号を入力するための第５の端子と、ＰＬＬ回路に供給される第１のクロック信号を入力するための第６の端子と、一致検出回路の検出結果を出力するための第７の端子とをさらに具備するようにしても良い。テストモードにおいて、第１の端子と第２の端子とを外部でショートすることにより、ＡＣテストを行うことができる。
【発明の効果】
【００１３】
本発明によれば、送信用のパラレルデータを第１の格納領域に格納すると共にシリアルデータに変換して送信し、これを受信して得られたシリアルデータをパラレルデータに変換して第２の格納領域に格納し、これらの一致検出を行って検出結果を外部に出力することにより、回路規模をあまり大きくすることなく、ＡＣテストにおいてＬＳＩテスタ等の測定系を接続することによる信号遅延や波形歪の影響を排除することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。
図１は、本発明の一実施形態に係る半導体集積回路及びＡＣテストを行うための測定系の構成を示す図である。半導体集積回路１のＡＣテストを行う際には、複数のプローブを有するプローブカード２を用いて、半導体集積回路１とＬＳＩテスタ３との間で信号の伝送が行われる。プローブカード２には、ループバック・パスを形成するための高周波用のリレー２１が設けられている。なお、ＬＳＩテスタ３としては、特に高速仕様のものを用いる必要はないので、テストコストを低減することができる。
【００１５】
図１に示すように、半導体集積回路１は、高速インタフェース回路として、供給される低速クロック信号ＣＫＬに同期して、低速クロック信号ＣＫＬよりも高い周波数を有する高速クロック信号ＣＫＨを生成するＰＬＬ回路１０と、パラレルデータをシリアルデータに変換し、高速クロック信号ＣＫＨに同期して該シリアルデータを外部に送信する送信回路１１と、高速クロック信号ＣＫＨに同期してシリアルデータを外部から受信し、該シリアルデータをパラレルデータに変換する受信回路１２とを有している。
【００１６】
ＰＬＬ回路１０には、通常動作モードにおいて、内部回路から低速クロック信号ＣＫＬが供給され、高速インタフェース回路のテストモード（本願において、単に「テストモード」ともいう）において、ＬＳＩテスタ３からプローブカード２を介して低速クロック信号ＣＫＬが供給される。
【００１７】
さらに、半導体集積回路１は、ＲＡＭ（ランダム・アクセス・メモリ）１３と、ＲＡＭ１３に格納されている送信用のデータと受信されたデータとの一致検出を行い、検出結果を外部に出力する一致検出回路１４と、ＲＡＭ１３に格納されている遅延制御データに基づいて、送信回路１１に供給される高速クロック信号ＣＫＨの遅延量を調整する遅延回路１５と、スイッチ回路１６〜１８と、スイッチ回路１６〜１８を制御するテスト制御回路１９とを有している。
【００１８】
ＲＡＭ１３は、通常動作モードにおいて一般的な信号処理に使用するために設けられているが、テストモードにおいては、送信用のデータや受信されたデータ等を一時的に格納するために用いられる。テストモードにおいて、ＲＡＭ１３は、ＬＳＩテスタ３からプローブカード２を介して供給されるパラレルデータを格納する送信データ格納領域１３ａと、受信回路１２によってシリアルデータから変換されたパラレルデータを格納する受信データ格納領域１３ｂと、遅延回路１５における遅延量を設定するための遅延制御データを格納する遅延制御データ格納領域１３ｃとを有している。
【００１９】
一致検出回路１４は、送信データ格納領域１３ａに格納されているパラレルデータと受信データ格納領域１３ｂに格納されているパラレルデータとの一致検出を行う。また、遅延回路１５は、遅延制御データ格納領域１３ｃに格納されている遅延制御データに基づいて、ＰＬＬ回路１０によって生成された高速クロック信号ＣＫＨの遅延量を調整する。これにより、送信回路１１から高速クロック信号ＣＫＨに同期して出力されるデータの遷移タイミングが調整されて、送信回路１１と受信回路１２との間でＡＣ特性をテストすることができる。
【００２０】
スイッチ回路１６は、通常動作モードにおいて、ＰＬＬ回路１０によって生成された高速クロック信号ＣＫＨを送信回路１１に供給し、テストモードにおいて、遅延回路１５によって遅延量が調整された高速クロック信号ＣＫＨを送信回路１１に供給する。
【００２１】
スイッチ回路１７は、通常動作モードにおいて、内部回路において生成されたパラレルデータを送信回路１１に供給し、テストモードにおいて、ＲＡＭ１３の送信データ格納領域１３ａから読み出されたパラレルデータを送信回路１１に供給する。また、スイッチ回路１８は、通常動作モードにおいて、受信回路１２によってシリアルデータから変換されたパラレルデータを内部回路に供給し、テストモードにおいて、受信回路１２によってシリアルデータから変換されたパラレルデータをＲＡＭ１３の受信データ格納領域１３ｂに供給する。
【００２２】
半導体集積回路１には、通常動作モードとテストモードとの両方において用いられる端子（パッド）として、送信回路１１から外部にシリアルデータを送信するための端子Ｐ１と、外部から受信回路１２にシリアルデータを受信するための端子Ｐ２とが設けられている。
【００２３】
さらに、半導体集積回路１には、テストモードにおいてＬＳＩテスタ３との間で信号の入出力を行うために用いられる端子（パッド）として、ＲＡＭ１３の送信データ格納領域１３ａに格納されるパラレルデータを入力するための端子Ｐ３と、ＲＡＭ１３の遅延制御データ格納領域１３ｃに格納されるデータを入力するための端子Ｐ４と、テスト制御回路１９に供給されるテスト制御信号を入力するための端子Ｐ５と、ＰＬＬ回路１０に供給される低速クロック信号ＣＫＬを入力するための端子Ｐ６と、一致検出回路１４の検出結果を出力するための端子Ｐ７とが設けられている。
【００２４】
テストモードにおいては、ＬＳＩテスタ３の制御の下で、プローブカード２に設けられている高周波用のリレー２１が、端子Ｐ１と端子Ｐ２とをショートする。これにより、半導体集積回路１の近傍において高速シリアルデータのループバックが形成され、半導体集積回路１とＬＳＩテスタ３との間で高速シリアルデータを伝送する必要がなくなるので、半導体集積回路１とＬＳＩテスタ３とを接続するための配線が高速シリアルデータに及ぼす影響を回避できる。
【００２５】
また、ＬＳＩテスタ３は、プローブカード２を介して半導体集積回路１のＰＬＬ回路１０に低速クロック信号ＣＫＬを供給すると共に、ＲＡＭ１３の送信データ格納領域１３ａにパラレルデータを供給し、ＲＡＭ１３の遅延制御データ格納領域１３ｃに遅延制御データを供給する。
【００２６】
さらに、ＬＳＩテスタ３が、プローブカード２を介して半導体集積回路１のテスト制御回路１９にテスト制御信号を供給することにより、テスト制御回路１９が、スイッチ回路１６〜１８を制御する。その結果、スイッチ回路１６〜１８は、図１において実線で示すような接続状態となる。これにより、ＲＡＭ１３の送信データ格納領域１３ａから読み出されたパラレルデータが送信回路１１に供給され、送信回路１１から出力されるシリアルデータの遅延量が遅延回路１５によって調整されると共に、受信回路１２においてシリアルデータから変換されたパラレルデータがＲＡＭ１３の受信データ格納領域１３ｂに書き込まれる。
【００２７】
一致検出回路１４は、送信データ格納領域１３ａに格納されているパラレルデータと受信データ格納領域１３ｂに格納されているパラレルデータとを比較して一致検出を行い、一致検出の検出結果を、プローブカード２を介してＬＳＩテスタ３に出力する。このように、半導体集積回路１に内蔵されているＲＡＭ１３を利用して、送信用のパラレルデータと、受信されたシリアルデータから変換されたパラレルデータとを、一旦メモリに格納してから比較することにより、パラレルデータに含まれている複数のビットについて同時に一致検出を行って、検出結果を出力することができる。伝送データを出力してＬＳＩテスタ３において一致検出する場合と異なり、半導体集積回路１とＬＳＩテスタ３との間の配線における信号遅延や波形歪の影響を受けることなく、送信系と受信系のＡＣテストを同時に行うことができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に係る半導体集積回路及びＡＣテストを行うための測定系の構成を示す図。
【符号の説明】
【００２９】
１  半導体集積回路、  ２  プローブカード、  ３  ＬＳＩテスタ、  １０  ＰＬＬ回路、  １１  送信回路、  １２  受信回路、  １３  ＲＡＭ、  １３ａ  送信データ格納領域、  １３ｂ  受信データ格納領域、  １３ｃ  遅延制御データ格納領域、  １４  一致検出回路、  １５  遅延回路、  １６〜１８  スイッチ回路、  １９  テスト制御回路、  ２１  リレー
【図１】
2007078643.tif 000003