(57)【要約】【課題】配線が簡素化され、半導体チップの面積を小さくし得る半導体集積回路を提供する。【解決手段】半導体集積回路は、信号経路切り替えのためのスイッチ素子１２ａ〜１２ｌと、スイッチ素子１２ａ〜１２ｌの開閉制御信号を保持するメモリ素子１１ａ〜１１ｌとが一組になって複数組設けられたスイッチ回路網を備えている。各メモリ素子１１ａ〜１１ｌは、１つのラッチ回路を有し、かつ各メモリ素子１１ａ〜１１ｌ間において開閉制御情報を順次伝達できるように互いに結線され、さらに、隣接する各メモリ素子１１ａ〜１１ｌにおいては互いに異なる書き込み信号線が交互に結線されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
信号経路切り替えのためのスイッチ素子と、該スイッチ素子の開閉制御信号を保持するメモリ素子とが一組になって複数組設けられたスイッチ回路網を備えた半導体集積回路において、
上記各メモリ素子は、
１つのラッチ素子を有し、かつ該各メモリ素子間において開閉制御情報を順次伝達できるように互いに結線され、さらに、隣接する各メモリ素子においては互いに異なる書き込み信号線が交互に結線されていることを特徴とする半導体集積回路。
【請求項２】
上記メモリ素子の入力論理と一致する開閉論理を有する上記スイッチ素子が、上記メモリ素子からの出力信号が入力される次段のメモリ素子の入力回路と隣接して配置されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
上記スイッチ素子は、Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴの２種類のスイッチ素子を組み合わせた半導体スイッチ素子からなっていることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
上記スイッチ素子の開閉制御信号の入力回路と、上記メモリ素子からの出力信号が入力される次段のメモリ素子の入力回路とは、ＭＯＳＦＥＴのゲートを形成する層を用いて配線されていることを特徴とする請求項２または３記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多数のスイッチ素子を制御して信号経路を切り替えることによって機能選択を行う半導体集積回路に関するものである。
【背景技術】
【０００２】
従来から、複数の機能素子により構成された複数の回路ブロックが半導体基板に作り込まれている。上記回路ブロックの各々の入力信号および出力信号は、電気的に開閉状態を制御できるスイッチ素子からなるスイッチマトリクスに導かれるようになっている。そして、上記スイッチ素子は、上記回路ブロックの各々の接続状態を変更可能とすることができるようになっている。このような、複数の機能を１つの半導体チップによって実現する半導体集積回路が提案されている。
【０００３】
しかしながら、このような半導体集積回路において、スイッチ素子の開閉状態を個々に指定するような回路構成では、本来の動作に必要な回路や配線の他にスイッチ素子の開閉状態の制御用に多数の回路や配線が必要となる。そのため、半導体チップの面積が大きくなり、該半導体チップを備える半導体集積回路の面積が大きくなるという問題があった。また、面積の大きな半導体チップのコストが高くなるという欠点もあった。
【０００４】
この課題を解決する手段として、例えば、特許文献１では、図８に示すように、メモリ素子１１０とスイッチ素子１２０とを一体配置し、かつそれら一組のメモリ素子１１０およびスイッチ素子１２０を、図９に示すように、マトリクス状に配置することにより、各メモリ素子１１０間で開閉制御情報が順次伝達される（以下、シフトレジスタ動作と称す。）ようにメモリ素子１１０を信号線１０１・１０２にて結線する半導体集積回路１００が開示されている。これにより、シフトレジスタ動作が行われるようにするメモリ素子１１０の結線を簡素化し、半導体チップの面積の増大を抑制することができるようになっている。
【０００５】
また、特許文献２に開示された発明においては、図１０に示すように、メモリ素子２１０に対する開閉制御情報の設定はそれぞれ個別の配線導体による信号線２０１・２０２により設定し、各メモリ素子２１０・２１０間でシフトレジスタ動作がなされるようにメモリ素子２１０を結線している。
【特許文献１】特公平７−３８３６号公報（平成７年１月１８日公告）
【特許文献２】特開昭６１−１４７６９９号公報（昭和６１年７月５日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示されているような上記従来の半導体集積回路の構成においては、メモリ素子として、クロックに同期して入力端子のデータを保持するＤ型フリップフロップを用いている。このようなＤ型フリップフロップからなるメモリ素子１１０は、図８に示すように、一般的に２個のインバータ１１１・１１１で構成される２つのラッチ回路１１２・１１２と、４つのトランスファーゲート用ＭＯＳＦＥＴ１１３・１１３・１１３・１１３とで構成されるため、部品数が多くなり半導体チップの面積が大きくなるという問題点がある。
【０００７】
さらに、スイッチ素子１２０の数が多くなればなるほど、スイッチ素子１２０の開閉制御信号を保持するためのメモリ素子１１０の数も増え、結果としてさらに半導体チップの面積の増大を招くという問題点を有している。
【０００８】
また、特許文献２に開示されているような上記従来の半導体集積回路の構成では、メモリ素子２１０が開閉制御情報を保持するために、各々のメモリ素子２１０に対して個別の配線導体である信号線２０１・２０２が必要となる。そのため、配線が込み合い半導体チップの面積が増大するという欠点がある。
【０００９】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、配線が簡素化され、半導体チップの面積を小さくし得る半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の半導体集積回路は、上記課題を解決するために、信号経路切り替えのためのスイッチ素子と、該スイッチ素子の開閉制御信号を保持するメモリ素子とが一組になって複数組設けられたスイッチ回路網を備えた半導体集積回路において、上記各メモリ素子は、１つのラッチ素子を有し、かつ該各メモリ素子間において開閉制御情報を順次伝達できるように互いに結線され、さらに、隣接する各メモリ素子においては互いに異なる書き込み信号線が交互に結線されていることを特徴としている。
【００１１】
上記の発明によれば、各メモリ素子は、各メモリ素子間において開閉制御情報を順次伝達できるように互いに結線されている。このため、メモリ素子は従来のようにラッチ素子を２つ備える必要がなく、ラッチ素子を１つのみ備えるだけでよい。これにより、メモリ素子の面積を小さくすることができ、結果として半導体チップの面積の増大を抑制できる。よって、半導体チップの面積が増大することなく、スイッチ回路網を大規模に形成することができる。
【００１２】
また、１つのラッチ素子を備える単純な構成のメモリ素子でありながら、隣接する各メモリ素子においては互いに異なる書き込み信号線を交互に結線することにより、メモリ素子間でシフトレジスタ動作が行われるように構成する場合と同様の動作をさせることが可能となる。さらに、従来では、各々のメモリ素子に対して２個の書き込み信号線が必要であったが、本発明では、各々のメモリ素子に対して１個の書き込み信号線で足りるので、配線が込み合うということを防止できる。
【００１３】
また、本発明の半導体集積回路では、上記メモリ素子の入力論理と一致する開閉論理を有する上記スイッチ素子が、上記メモリ素子からの出力信号が入力される次段のメモリ素子の入力回路と隣接して配置されていることがより好ましい。
【００１４】
これにより、上記メモリ素子からの出力信号が入力される次段のメモリ素子入力の配線と上記スイッチ素子とをより近接させて配置することができる。
【００１５】
したがって、シフトレジスタ動作のための配線は、スイッチ素子と次段のメモリ素子の入力回路との間の配線で足りる。また、メモリ素子からの出力信号が入力されるスイッチ素子への配線層を、各メモリ素子間において開閉制御情報を順次伝達できるように互いに結線するためのものとして活用することができる。
【００１６】
この結果、シフトレジスタ動作のための配線をさらに少なくすることができ、配線層をより効率的に使用することができる。
【００１７】
また、本発明の半導体集積回路では、上記スイッチ素子は、Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴの２種類のスイッチ素子を組み合わせた半導体スイッチ素子からなっていることがより好ましい。
【００１８】
これにより、スイッチ素子は、メモリ素子の入力論理と一致する開閉論理を有する一方の種類のスイッチ素子と、メモリ素子の入力論理と一致しない開閉論理を有する他方の種類のスイッチ素子との組み合わせからなっている。
【００１９】
この結果、メモリ素子の入力論理と一致する開閉論理を有する一方の種類のスイッチ素子と、上記メモリ素子からの出力信号が入力される次段のメモリ素子の入力回路とをより近接させて配置することができる。
【００２０】
この結果、必ず、シフトレジスタ動作のための配線をさらに少なくすることができ、配線層をより効率的に使用することができる。
【００２１】
また、本発明の半導体集積回路では、上記スイッチ素子の開閉制御信号の入力回路と、上記メモリ素子からの出力信号が入力される次段のメモリ素子の入力回路とは、ＭＯＳＦＥＴのゲートを形成する層を用いて配線されていることがより好ましい。
【００２２】
これにより、入力回路の配線を、別途に形成した配線層ではなくＭＯＳＦＥＴのゲートを構成する層を用いて行うので、さらに配線層を他の用途に有効利用することができる。
【発明の効果】
【００２３】
本発明の半導体集積回路は、以上のように、各メモリ素子は、１つのラッチ素子を有し、かつ該各メモリ素子間において開閉制御情報を順次伝達できるように互いに結線され、さらに、隣接する各メモリ素子においては互いに異なる書き込み信号線が交互に結線されているものである。
【００２４】
それゆえ、配線が簡素化され、半導体チップの面積を小さくし得る半導体集積回路を提供するという効果を奏する。
【発明を実施するための最良の形態】
【００２５】
〔実施の形態１〕
本発明の一実施形態について図１ないし図４に基づいて説明すれば、以下の通りである。
【００２６】
まず、本実施の形態の半導体集積回路のスイッチ回路網の構成について説明する。
【００２７】
図１に示すように、本実施の形態の半導体集積回路のスイッチ回路網は、メモリ素子１１ａ〜メモリ素子１１ｌと、半導体スイッチ素子としてのスイッチ素子１２ａ〜１２ｌと、信号線１３ａ〜１３ｃと、信号線１４ａ〜１４ｄとを備えている。
【００２８】
なお、説明の便宜上、上記構成部品のそれぞれの総称として、信号線１３、信号線１４、メモリ素子１１、半導体スイッチ素子としてのスイッチ素子１２と称する。
【００２９】
図１に示すように、上記信号線１３と上記信号線１４とは互いに異なる配線層に位置するアナログ信号用あるいはデジタル信号用の信号線である。また、信号線１３と信号線１４とは通常状態では、電気的に互いに接続されていない。
【００３０】
さらに、スイッチ素子１２は、図１に示すように、マトリクス状に配置されている。上記スイッチ素子１２はスイッチ機能をオン状態にした場合、電気的な接続において問題のない低いレベルの抵抗を持つスイッチ素子１２を用いている。したがって、上記スイッチ素子１２により、上記信号線１３と信号線１４とを電気的に接続することができる。
【００３１】
具体的には、スイッチ素子１２ａは信号線１３ａと信号線１４ａを接続することができ、スイッチ素子１２ｇは信号線１３ｂと信号線１４ｃとを接続することができる。
【００３２】
一方、上記メモリ素子１１もスイッチ素子１２と同様に、図１に示すように、マトリクス状に配置され、かつ上記スイッチ素子１２と接続されている。上記メモリ素子１１は、上記スイッチ素子１２の開閉制御信号を保持することができる。
【００３３】
また、上記各メモリ素子１１…は、本実施の形態では図１に示すように、互いに直列に接続され、保持している開閉制御信号を順次、次のメモリ素子１１（以下、「次段のメモリ素子１１」と称す）に送り出すシフトレジスタ動作を行うように構成されている。
【００３４】
上記メモリ素子１１のさらに詳細な構成について図２を用いて説明する。同図に示すように、メモリ素子１１はＣＭＯＳ（Complementary Metal Oxide Semiconductor:相補形金属酸化膜半導体）プロセスで製造されることを前提としており、インバータ２０とラッチ素子としてのラッチ回路２９とを含んでいる。
【００３５】
上記インバータ２０は、Ｐ型ＭＯＳＦＥＴ(MOS Field-Effect Transistor:電界効果トランジスタ)２７とＮ型ＭＯＳＦＥＴ２６とを接続することにより構成されている。上記ラッチ回路２９は、Ｐ型ＭＯＳＦＥＴ２１ａと、Ｎ型ＭＯＳＦＥＴ２２ａと、Ｐ型ＭＯＳＦＥＴ２１ｂと、Ｎ型ＭＯＳＦＥＴ２２ｂとを接続することにより構成されている。
【００３６】
一方、上記スイッチ素子１２は、Ｎ型ＭＯＳＦＥＴ２４とＰ型ＭＯＳＦＥＴ２５とを並列接続することにより構成されている。
【００３７】
本実施の形態の半導体集積回路のスイッチ回路網は、図１に示すように、上記メモリ素子１１および上記スイッチ素子１２を一組として、これを複数組、マトリクス状に配置することにより構成されている。
【００３８】
また、上記一組のメモリ素子１１およびスイッチ素子１２は、図３示すように、スイッチ素子１２のＰ型ＭＯＳＦＥＴ２５と次段のメモリ素子１１の入力回路とが電気的に接続することにより、次の組の次段のメモリ素子１１および次段のスイッチ素子１２と電気的に接続できるように構成されている。
【００３９】
次に、半導体集積回路のスイッチ回路網の動作について説明する。
【００４０】
図１に示すように、上記メモリ素子１１ａの出力信号はスイッチ素子１２ａに入力されると同時にメモリ素子１１ｂにも入力され、メモリ素子１１ｂの出力信号はスイッチ素子１２ｂに入力されると同時にメモリ素子１１ｃ入力されるようになっている。
【００４１】
したがって、図１に示すように、互いに直列に配置されたメモリ素子１１の列がシフトレジスタ動作を行うことが可能であれば、例えばメモリ素子１１ｄに所望のデータ（開閉制御信号）を保持させるためには、メモリ素子１１ａの入力信号１７ａに所望のデータを入力すればよい。これにより、後述する書き込み信号１５および書き込み信号１６を制御して、所望のデータが１１ｄに到達するまで順次、次段のメモリ素子１１に送り出す動作を行うことになる。
【００４２】
また、図２に示す上記ラッチ回路２９のラッチ状態の変更は、例えば、書き込み信号１５をメモリ素子１１へ入力し、Ｎ型ＭＯＳＦＥＴ２３をオン状態にし、さらにインバータ２０からの出力信号をラッチ回路２９へ入力することにより行なわれる。
【００４３】
次に、上記インバータ２０の出力信号は、上記スイッチ素子１２に入力される。
【００４４】
具体的には、上記ラッチ回路２９が備えるＰ型ＭＯＳＦＥＴ２１ａがオン状態、Ｎ型ＭＯＳＦＥＴ２２ａがオフ状態、Ｐ型ＭＯＳＦＥＴ２１ｂがオフ状態、Ｎ型ＭＯＳＦＥＴ２２ｂがオン状態である場合、ラッチ回路２９は、バランスを保った安定状態となる。
【００４５】
一方、上記スイッチ素子１２が備えるＮ型ＭＯＳＦＥＴ２４およびＰ型ＭＯＳＦＥＴ２５が共にオフ状態、すなわちスイッチ素子１２が開いた状態である場合、まず、メモリ素子１１のインバータ２０にローレベルの電圧に設定した信号を入力し、書き込み信号１５をハイレベルの電圧に設定した信号をＮ型ＭＯＳＦＥＴ２３に入力する。この結果、Ｎ型ＭＯＳＦＥＴ２３がオン状態となり、Ｐ型ＭＯＳＦＥＴ２１ａおよびＮ型ＭＯＳＦＥＴ２２ａへの入力信号がハイレベルの電圧に設定される。
【００４６】
これにより、Ｐ型ＭＯＳＦＥＴ２１ａがオフ状態、Ｎ型ＭＯＳＦＥＴ２２ａがオン状態、Ｐ型ＭＯＳＦＥＴ２１ｂがオン状態、Ｎ型ＭＯＳＦＥＴ２２ｂがオフ状態となり、ラッチ回路２９のラッチ状態が反転して、スイッチ素子２８は閉じた状態に変更される。
【００４７】
すなわち、メモリ素子１１のインバータ２０への入力信号をローレベルの電圧に設定し、Ｎ型ＭＯＳＦＥＴ２３への書き込み信号１５をハイレベルの電圧にするとスイッチ素子１２がオン状態（閉じた状態）となる。一方、メモリ素子１１のインバータ２０への入力信号をハイレベルの電圧に設定し、Ｎ型ＭＯＳＦＥＴ２３への書き込み信号１５をハイレベルの電圧に設定するとスイッチ素子１２がオフ状態（開いた状態）となる。
【００４８】
図２に示すようなメモリ素子１１をシフトレジスタ動作させるためには、図１および図３に示すように、２種類の書き込み信号１５および書き込み信号１６を用意し、それぞれ交互にメモリ素子１１のＮ型ＭＯＳＦＥＴ２３へ接続することが必要となる。
【００４９】
ここで、上記書き込み信号１５および書き込み信号１６の動作について図４を用いて説明する。図４において、（ａ）はメモリ素子１１ａへの入力信号１７ａの様子が模式的に示されている。同様に、（ｂ）は書き込み信号１５、（ｃ）はメモリ素子１１ａからの出力信号すなわちメモリ素子１１ｂへの入力信号の様子が模式的に示されている。また、（ｄ）は書き込み信号１６の様子を模式的に示したものであり、（ｅ）はメモリ素子１１ｂからの出力信号すなわちメモリ素子１１ｃへの入力信号の様子を模式的に示したものである。
【００５０】
ここで、図４に示すように、メモリ素子１１ａの入力信号１７ａのデータＤ１〜Ｄ５に書き込み信号１５を同期させる。これにより、メモリ素子１１ａはデータＤ１〜Ｄ５を書き込み信号１５に同期したタイミングで出力する。このようなタイミングで出力されたメモリ素子１１ａからの出力信号は、メモリ素子１１ｂに入力される。メモリ素子１１ｂに入力されたデータＤ１〜Ｄ５に、さらに書き込み信号１６を同期させると、メモリ素子１１ｂは、データＤ１〜Ｄ５を書き込み信号１６に同期したタイミングで出力する。図４においては、メモリ素子１１ｂまでのみを説明しているが、この動作が次段のメモリ素子１１すべてに繰り返されシフトレジスタ動作によって、データＤ１〜Ｄ５が順送りになるようにしていく。
【００５１】
以上説明したように、上記のようなメモリ素子１１を用いることにより、Ｄ型フリップフロップに比べて、半導体集積回路のスイッチ回路網中のＭＯＳＦＥＴの数を大幅に減らすことができる。
【００５２】
また、ＭＯＳＦＥＴの数を大幅に減らしつつも、２種類の書き込み信号１５および書き込み信号１６を準備して上述したような制御を行えば、スイッチ素子の開閉制御信号をシフトレジスタ動作により設定できる。したがって、スイッチ素子の開閉制御信号を設定するための配線は、Ｄ型フリップフロップを用いた場合と同じ程度まで削減できる。
【００５３】
ここで、上記次段のメモリ素子１１および上記スイッチ素子１２が有する入力論理および開閉論理を適切に用いれば、さらに本実施の形態における半導体集積回路のスイッチ回路網の面積を小さくすることができる。
【００５４】
例えば、図３に示すように、上記メモリ素子１１にローレベルの電圧に設定された書き込み信号１５が入力されると、スイッチ素子１２がオン状態になるように設計する。この場合、ローレベルの電圧に設定された書き込み信号１５によりスイッチ素子１２がオン状態になる特性のスイッチ素子を、次段のメモリ素子１１の入力回路に隣接して配置する。上記次段のメモリ素子１１には書き込み信号１６が入力されるため、シフトレジスタ動作によりスイッチ開閉制御信号を次のメモリ素子１１へ順次伝達できる。
【００５５】
一方、メモリ素子１１にハイレベルの電圧に設定された書き込み信号１５が入力されると、スイッチ素子１２がオン状態になるように設計することも可能である。この場合、ハイレベルの電圧に設定された書き込み信号１５によってスイッチ素子１２がオン状態になる特性のスイッチ素子を、次段のメモリ素子１１の入力回路に隣接して配置する。上記次段のメモリ素子１１には書き込み信号１６が入力されるため、シフトレジスタ動作によりスイッチ開閉制御信号を次段のメモリ素子１１へ順次伝達できる。
【００５６】
これにより、メモリ素子１１の入力論理とスイッチ素子１２の開閉論理とを一致させることによって、シフトレジスタ動作を行うための配線を非常に短くすることができる。
【００５７】
以上のように、実際に半導体基板上に素子を作りこむ際にも、上記正論理もしくは負論理のうち論理の一致する方のスイッチ素子を次段のメモリ素子１１の入力回路近傍に配置し、半導体集積回路のスイッチ回路網の面積もさらに小さくすることができる。
【００５８】
ここで、論理とは以下に説明するとおりである。
【００５９】
ディジタル回路における情報処理は、一般的に論理演算などによって行なわれる。これは回路中の電圧の「ハイレベル（高）」、「ローレベル（低）」を２値であらわし、それぞれ「１」、「０」に対応させて、ＡＮＤ、ＯＲ、ＮＯＴなどの論理演算を行うものである。この論理演算に用いる２値を論理と呼んでいる。
【００６０】
また、正の電圧パルスを「１」、負の電圧パルスを「０」に対応させることを正論理と呼び、逆に正の電圧パルスを「０」、負の電圧パルスを「１」に対応させることを負論理と呼んでいる。
【００６１】
〔実施の形態２〕
本発明の他の実施の形態について図５ないし図７に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、上記実施の形態１と同じである。また、説明の便宜上、上記実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【００６２】
図５（ａ）（ｂ）は、本実施の形態における、ＣＭＯＳプロセスで作成したＮ型ＭＯＳＦＥＴ４７、Ｐ型ＭＯＳＦＥＴ４８の一例を示す断面図である。
【００６３】
図５（ａ）に示すように、上記Ｎ型ＭＯＳＦＥＴ４７は、Ｐ型半導体基板４１上にＮ型拡散領域４２を形成し、絶縁膜４６をはさんでゲート４３ａを形成することにより構成されている。
【００６４】
また、Ｐ型ＭＯＳＦＥＴ４８は、図５（ｂ）に示すように、Ｐ型半導体基板４１上にＮ型ウェル４５を形成し、さらにＰ型拡散領域４４を形成し、絶縁膜４６をはさんでゲート４３ｂを形成することにより構成されている。上記ゲート４３ａ・４３ｂは、通常ポリシリコン層により生成されるが、該ポリシリコン層は配線用の金属層に比べて抵抗値が大きい。しかし、ゲート入力インピーダンスは非常に大きいので短距離のゲート間を接続する場合であれば、配線に用いても特に問題はない。
【００６５】
本実施の形態では上記スイッチ素子１２として、上記実施の形態１のようにＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを並列接続した半導体スイッチ素子としてのスイッチ素子ではなく、上記Ｎ型ＭＯＳＦＥＴ４７あるいは上記Ｐ型ＭＯＳＦＥＴ４８を単独でスイッチ素子として用いる。
【００６６】
また、本実施の形態では、メモリ素子１１は負論理の入力論理を有しているので、図６に示すように、負論理の開閉論理を有するＰ型ＭＯＳＦＥＴ２５を単独でスイッチ素子１２として用い、次段のメモリ素子１１の入力回路と隣接して配置するとよい。
【００６７】
これにより、メモリ素子１１の入力論理とスイッチ素子１２の開閉論理とを一致させることによって、シフトレジスタ動作を行うための配線を非常に短くすることができる。
【００６８】
また、メモリ素子１１の入力信号がハイレベルの電圧に設定されているときスイッチ素子１２がオン状態になるように設計した場合において、メモリ素子１１のインバータ２０が無い場合や、インバータ２０が２段構成になっている場合や、スイッチ素子１２への結線が逆になっているなどの場合がある。この場合には、Ｎ型ＭＯＳＦＥＴ２６はスイッチ素子１２として用い、次段のメモリ素子１１の入力回路を隣接して配置するとよい。
【００６９】
また、Ｐ型ＭＯＳＦＥＴ２５と次段のメモリ素子１１の入力回路との配線は、ポリシリコン層（ＭＯＳＦＥＴのゲートを形成している層）を用いて配線するとよい。
【００７０】
これにより、配線層である金属層を消費することがないので配線層を他の用途に有効に使用することができる。
【００７１】
また、上記のように構成されたスイッチ素子からなるスイッチマトリクスは、例えば、図７に示すような回路に応用される。図７に示す回路は、他のブロックからの信号および、回路ブロック６２・６３・６４・６５が複数のスイッチ素子６１からなるスイッチマトリクス６６に接続され、必要な信号および回路ブロックが選択接続されることによって、必要に応じた回路機能が実現されるものである。
【００７２】
また、図７に示す回路は、上述した実施の形態２における適用に限定されるものではなく、実施の形態１やそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態においても適用できる。
【００７３】
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００７４】
本発明は、半導体基板上に多数のスイッチ素子を設け信号経路を切り替える構成の半導体集積回路に適用可能である。
【図面の簡単な説明】
【００７５】
【図１】本発明における半導体集積回路の実施の一形態を模式的に示す配線図である。
【図２】上記半導体集積回路のメモリ素子およびスイッチ素子の構成を示す回路図である。
【図３】上記半導体集積回路におけるメモリ素子およびスイッチ素子の接続状態を示す回路図である。
【図４】上記半導体集積回路における書き込み信号の動作を示すタイミングチャートである。
【図５】（ａ）は、本発明における半導体集積回路の他の実施形態を示すものであり、Ｎ型ＭＯＳＦＥＴの一例を示す断面図であり、（ｂ）はＰ型ＭＯＳＦＥＴの一例を示す断面図である。
【図６】上記半導体集積回路におけるメモリ素子およびスイッチ素子の接続状態を示す回路図である。
【図７】上記半導体集積回路を用いた回路の一例を示す回路図である。
【図８】従来の半導体集積回路におけるメモリ素子とスイッチ素子とを模式的に示す回路図である。
【図９】上記従来の半導体集積回路におけるメモリ素子とスイッチ素子との配線を模式的に示す配線図である。
【図１０】従来の他の半導体集積回路におけるメモリ素子とスイッチ素子とを模式的に示す回路図である。
【符号の説明】
【００７６】
１１      メモリ素子
１２      スイッチ素子（半導体スイッチ素子、スイッチ素子）
１３      信号線
１４      信号線
１５      書き込み信号
１６      書き込み信号
１７ａ    メモリ素子１１ａの入力信号
２０      インバータ
２１ａ    Ｐ型ＭＯＳＦＥＴ
２１ｂ    Ｐ型ＭＯＳＦＥＴ
２２ａ    Ｎ型ＭＯＳＦＥＴ
２２ｂ    Ｎ型ＭＯＳＦＥＴ
２３      Ｎ型ＭＯＳＦＥＴ
２４      Ｎ型ＭＯＳＦＥＴ（スイッチ素子）
２５      Ｐ型ＭＯＳＦＥＴ（スイッチ素子）
２６      Ｎ型ＭＯＳＦＥＴ
２７      Ｐ型ＭＯＳＦＥＴ
２９      ラッチ回路（ラッチ素子）
４１      Ｐ型半導体基板
４２      Ｎ型拡散領域
４３ａ    ゲート
４３ｂ    ゲート
４４      Ｐ型拡散領域
４５      Ｎ型ウェル
４６      絶縁膜
４７      Ｎ型ＭＯＳＦＥＴ（スイッチ素子）
４８      Ｐ型ＭＯＳＦＥＴ（スイッチ素子）
６１      スイッチ素子（半導体スイッチ素子、スイッチ素子）
６２      回路ブロック
６３      回路ブロック
６４      回路ブロック
６５      回路ブロック
６６      スイッチマトリクス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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