(57)【要約】【課題】低消費電力で安定した特性を得ることが可能な磁気記憶装置及びその製造方法を提供する。【解決手段】第１の磁気抵抗素子１ａ及び第２の磁気抵抗素子１ｂと、第１の磁気抵抗素子１ａ及び第２の磁気抵抗素子１ｂを直列に接続するワード線３と、第１の磁気抵抗素子１ａ及び第２の磁気抵抗素子１ｂに、夫々反対方向の磁界を印加する書き込み線４と、第１の磁気抵抗素子１ａと第２の磁気抵抗素子１ｂを制御するトランジスタ素子２と、トランジスタ素子２のソース２ｓ及びドレイン２ｄに接続されるビット線５を備え、第１の磁気抵抗素子１ａと第２の磁気抵抗素子との接続部分と、トランジスタ素子２のゲート２ｄが接続されたメモリセルを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の磁気抵抗素子及び第２の磁気抵抗素子と、
前記第１の磁気抵抗素子及び前記第２の磁気抵抗素子を直列に接続するワード線と、
前記第１の磁気抵抗素子及び前記第２の磁気抵抗素子に、夫々反対方向の磁界を印加する書き込みラインと、
前記第１の磁気抵抗素子と前記第２の磁気抵抗素子を制御するトランジスタ素子と、
前記トランジスタ素子のソース及びドレインに接続されるビット線を備え、
前記第１の磁気抵抗素子と前記第２の磁気抵抗素子との接続部分と、前記トランジスタ素子のゲートが接続されたメモリセルを具備することを特徴とする磁気記憶装置。
【請求項２】
前記メモリセルは、三次元的に複数配置されることを特徴とする請求項１に記載の磁気記憶装置。
【請求項３】
複数の前記メモリセルにおける前記ワード線は、夫々Ｘセレクタ、Ｙセレクタ、Ｚセレクタと接続され、夫々の前記メモリセルを制御することを特徴とする請求項２に記載の磁気記憶装置。
【請求項４】
第１の基板上に少なくとも２以上の磁気抵抗素子を形成する工程と、
第２の基板上にトランジスタ素子を形成する工程と、
２つの前記磁気抵抗素子を直列に接続する工程と、
前記トランジスタ素子のゲートと、直列に接続された２つの前記磁気抵抗素子間の接続部分とを接続する工程を備えることを特徴とする磁気記憶装置の製造方法。
【請求項５】
前記直列に接続された２つの磁気抵抗素子は、前記第２の基板上に隣接して形成された磁気抵抗素子であることを特徴とする請求項４に記載の磁気記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁界により抵抗値が変化する磁気抵抗素子（Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔａｎｃｅ：以下ＭＲ素子と記す）を用いた磁気記憶装置（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：以下ＭＲＡＭ装置と記す）に関する。
【背景技術】
【０００２】
近年、高速・大容量の不揮発メモリとして、ＴＭＪ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｉｃ  Ｊｕｎｃｔｉｏｎ）素子、ＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔａｎｃｅ）素子などのＭＲ素子を、ＭＯＳＦＥＴ素子などのトランジスタ素子などにより制御するＭＲＡＭ装置の開発が進められている。
【０００３】
このようなＭＲ素子において、未だ安定した製造方法が確立されていないため、例えば２インチ程度の小口径のウェハ内においても、ＭＲ素子の特性がかなりばらついてしまい、これを用いたＭＲＡＭ装置の特性のばらつきも大きくなるという問題がある。そこで、メモリにレファレンス・セルを入れる、ＭＲ素子にレファレンスを形成するといった方法や、２つのＭＲ素子を用いて、ばらつきを抑えるＭＲＡＭ装置が検討されている（例えば非特許文献１参照）。
【０００４】
しかしながら、これまで研究されているＭＲ素子は、高抵抗であるため、出力信号として用いられるＩｄｓ電流が小さく、また、ＭＲ比に従って変動する電流の変化量も、２〜４倍程度までしか得られていないため、十分な出力が得られないという問題がある。
【０００５】
また、このような高抵抗のＭＲ素子のスピン方向を変動させて、抵抗を変化させるためには、ＭＲ素子自体に大きな電流を流しながら、書き込みラインに電流を流す必要がある。従って、このようなＭＲＡＭ装置においては、ＭＲ素子を制御するＭＯＳＦＥＴ素子のソース−ドレイン間に大きな電流が流れることになり、ＭＯＳＦＥＴ素子に大きな負担が掛かることになる。
【０００６】
さらに、その製造工程において、先ず基板上にＭＯＳＦＥＴ素子を形成し、その上にメタル膜を含むＭＲ素子を形成するが、ＭＯＳＦＥＴ素子形成後に、スパッタリングなどのメタル膜形成工程と、ドライエッチングなどによる加工といった高いエネルギ状態のプロセスが繰り返されるため、ＭＯＳＦＥＴ素子がダメージを受けてしまう、という問題がある。
【非特許文献１】田中  均  “ＳｏＣ用混載メモリ”２００５年７月、ＦＵＪＩＴＳＵ．５６．４、インターネット＜http://magazine.fujitsu.com/vol56-4/paper03.pdf＞
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、低消費電力で安定した特性を得ることが可能な磁気記憶装置及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、第１の磁気抵抗素子及び第２の磁気抵抗素子と、第１の磁気抵抗素子及び第２の磁気抵抗素子を直列に接続するワード線と、第１の磁気抵抗素子及び第２の磁気抵抗素子に、夫々反対方向の磁界を印加する書き込みラインと、第１の磁気抵抗素子と第２の磁気抵抗素子を制御するトランジスタ素子と、トランジスタ素子のソース及びドレインに接続されるビット線を備え、第１の磁気抵抗素子と第２の磁気抵抗素子との接続部分と、トランジスタ素子のゲートが接続されたメモリセルを具備することを特徴とする磁気記憶装置が提供される。
【０００９】
また、本発明の一態様によれば、第１の基板上に少なくとも２以上の磁気抵抗素子を形成する工程と、第２の基板上にトランジスタ素子を形成する工程と、２つの前記磁気抵抗素子を直列に接続する工程と、トランジスタ素子のゲートと、直列に接続された２つの前記磁気抵抗素子間の接続部分を接続する工程を備えることを特徴とする磁気記憶装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明の一実施態様によれば、磁気記憶装置において、低消費電力で安定した特性を得ることが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下本発明の実施形態について、図を参照して説明する。
【００１２】
（実施形態１）
本実施形態のＭＲＡＭ装置におけるメモリセルの回路構成を図１に、その概念斜視図を図２に示す。メモリセルは、２つのＭＲ素子１ａ、１ｂ及び１つのｎ−ＭＯＳＦＥＴ素子２から構成されている。２つのＭＲ素子１ａ、１ｂは、ワード線３により直列に接続され、ＧＮＤに接続されている。そして、夫々、常に反対方向のスピン方向を持つ（すなわちＭＲ素子１ａの抵抗が高いときにはＭＲ素子１ｂの抵抗が低くなるように、反対の抵抗ステータスを持つ）ように、書き込み線４が配置されている。ｎ−ＭＯＳＦＥＴ素子２は、ゲート２ｇにおいて、ＭＲ素子１ａ、１ｂの接続部分と接続されるとともに、ソース２ｓ、ドレイン２ｄにおいて、ビット線５と接続されている。
【００１３】
このようなメモリセルを備えたＭＲＡＭ装置は、例えば以下のように形成される。図３に層構成を示すように、先ず、Ｓｉなどの基板上に、既存の半導体装置形成プロセスによりｎ−ＭＯＳＦＥＴ素子及び配線などからなるｎ−ＭＯＳＦＥＴ素子部１１を形成する。一方、別の基板上に、例えば強磁性体薄膜／薄いトンネル絶縁膜／強磁性体薄膜（図示せず）を順次形成し、これを分離して形成されたＭＲ素子及び配線などからなるＭＲ素子部１２を形成する。そして、ｎ−ＭＯＳＦＥＴ素子部１１上に、マイクロバンプ１３を介してＭＲ素子部１２を載置し、ｎ−ＭＯＳＦＥＴ素子のゲートと２つのＭＲ素子の接続部分を接続する。このとき、僅かの接触抵抗に対応できるように、２つのＭＲ素子のＭＲ値、ｎ−ＭＯＳＦＥＴ素子のターンオン電圧等を調節する。
【００１４】
このような構成のメモリセルにおいて、ワード線３に一定の電圧Ｖｖをかけた状態で、書き込み線４に信号を入力し、所望の磁界を発生させてＭＲ素子１ａ、１ｂにおける夫々の強磁性体薄膜のスピン方向を反転させる。そして、スピン方向の反転により、夫々の抵抗Ｒ１、Ｒ２を変動させる。ゲートにかかる電圧Ｖｇは、
Ｖｇ＝Ｒ２÷（Ｒ１＋Ｒ２）×Ｖｖ
となるため、抵抗Ｒ１、Ｒ２の抵抗値の変動により、ｎ−ＭＯＳＦＥＴ素子２のゲート２ｇに印加される電圧Ｖｇを変動させることができる。そして、電圧Ｖｇの変動によりゲートがＯＮ、ＯＦＦされ、ｎ−ＭＯＳＦＥＴ２のソース２ｓ−ドレイン２ｄ間の電流値Ｉｄｓが変動することから、ビット線５より信号を取り出すことができる。
【００１５】
このようなメモリセルにおける動作を、回路シミュレータ（ＨＳＰＩＣＥ）を用いてシミュレートする。図４に示すように、ＭＲ素子１ａ、１ｂには、磁界によって抵抗が１ＭΩ／０．３ＭΩに変動する素子を用い、ｎ−ＭＯＳＦＥＴ素子２には、両端に電圧２Ｖを印加し、ゲート幅２００ｎｍ、ゲート長１μｍで、ターンオン電圧１Ｖのものを用い、印加電圧１．２Ｖ、０．１Ｖとする。
【００１６】
図５、６に、ＭＲ素子１ａ、１ｂの抵抗を夫々１ＭΩ／０．３ＭΩに変動させたときの、ｎ−ＭＯＳＦＥＴ２のソース２ｓ−ドレイン２ｄ間の電流値Ｉｄｓをシミュレートした結果を示す。ＭＲ１ａを１ＭΩ、ＭＲ１ｂを０．３ＭΩとしたとき、ゲートにかかる電圧Ｖｇは、０．４６Ｖとなり、ｎ−ＭＯＳＦＥＴはＯＦＦ状態となるので、図５に示すように、電流値Ｉｄｓは数１００ｎＡ程度に過ぎない。
【００１７】
一方、ＭＲ１ａを０．３ＭΩ、ＭＲ１ｂを１ＭΩとしたとき、ゲートにかかる電圧Ｖｇは、１．５４Ｖとなり、ｎ−ＭＯＳＦＥＴはＯＮの状態となるので、図６に示すように、電流値Ｉｄｓは数１００μＡまで増大する。
【００１８】
このように、書き込み線４への信号の入力により、ＭＲ素子１ａ、１ｂの抵抗を所定のステータス（０ステータス、１ステータス）に変動させたとき、取り出される信号の差は、１０００倍にもなり、ＭＲ素子自体の抵抗値が大きいものであっても、印加電圧を増大させることなく安定して十分な出力を得ることができ、低消費電力化を図ることが可能となる。
【００１９】
尚、ＭＲ素子の抵抗値を変えるためには、ＭＲ素子を囲む９０°で交差する２つの配線に電流を流す方法や、ＭＲ素子に電流を流しながら、周りに設けられた配線に電流を流す方法があるが、ＭＲ素子に電流を流す場合、本実施形態においては、ワード線３を通じて電流を流せばよい。このとき、ワード線３は、ｎ−ＭＯＳＦＥＴ素子２とゲート２ｄで接続されているため、ソース２ｓ−ドレイン２ｄ間に大きな電流を流す必要がなく、ｎ−ＭＯＳＦＥＴ素子２に負担が掛かることはない。
【００２０】
さらに、ｎ−ＭＯＳＦＥＴ素子２とＭＲ素子１ａ、１ｂが、マイクロバンプ１３により接続されているため、ｎ−ＭＯＳＦＥＴ２上に連続してＭＲ素子１ａ、１ｂを形成する必要がない。従って、ＭＲ素子形成時のメタル膜の形成、加工により、ｎ−ＭＯＳＦＥＴ素子２に対してダメージを与えることなく、形成することができる。
【００２１】
本実施形態においては、書き込み線４によりＭＲ素子１ａ、１ｂに対して反対方向に電流を流しているが、図７に示すように、同じ方向に流してもよい。また、図８に示すように、夫々のＭＲ素子に対して独立した書き込み線を設けてもよい。
【００２２】
また、ＭＲ素子１ａとＭＲ素子１ｂをワード線３により直列に接続しているが、図９に示すように、反対方向での接続、図１０に示すように、同じ方向での接続となるように、ＭＲ素子の特性などにより適宜接続方向を変えてもよい。
【００２３】
さらに、本実施形態において、１つのｎ−ＭＯＳＦＥＴ素子に２つのＭＲ素子が接続されているが、ｎ−ＭＯＳＦＥＴに限定されるものではなく、要求特性等に応じたトランジスタ素子を用いることができる。また、この２つのＭＲ素子として、特性の大きく異ならない隣接して形成された２つのＭＲ素子を用いることにより、さらにＭＲＡＭ装置のばらつきを抑えることが可能となる。
【００２４】
また、本実施形態において、マイクロバンプ１３を用いていて３次元的に１つのセルを組み立てているが、ｎ−ＭＯＳＦＥＴ上に連続してＭＲ素子を形成して、一層に１つのセルを形成してもよい。また、図１１に示すように、ＭＯＳＦＥＴ素子２、メタル、Ｓｉなどの導電性材料から構成される配線１５を含むＭＯＳＦＥＴ素子部１１上に、ＳｉＯ２、ＳｉＮなどの絶縁層１４により分離、積層されたＭＲ素子１ａ、１ｂを含むＭＲ素子部１２を形成して、複数のセルを形成し、これらを図１２に示すように、Ｘ、Ｙ、Ｚセレクタ１６ｘ、１６ｙ、１６ｚと接続し、これらにより制御することが可能な３次元ＭＲＡＭ装置を形成することも可能である。このとき、Ｘ、Ｙ、Ｚセレクタ１６ｘ、１６ｙ、１６ｚや、ＩＯ用回路（図示せず）などは、ｎ−ＭＯＳＦＥＴ素子２と同じ工程で形成することも可能である。
【００２５】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一態様におけるＭＲＡＭ装置におけるメモリセルの回路構成を示す図。
【図２】本発明の一態様におけるＭＲＡＭ装置におけるメモリセルの概念斜視図を示す図。
【図３】本発明の一態様におけるＭＲＡＭ装置におけるメモリセルの層構成を示す図。
【図４】本発明の一態様におけるＭＲＡＭ装置におけるメモリセルの回路構成を示す図。
【図５】本発明の一態様における電流値Ｉｄｓのシミュレートション結果を示す図。
【図６】本発明の一態様における電流値Ｉｄｓのシミュレートション結果を示す図。
【図７】本発明の一態様における書き込み線の電流方向を示す図。
【図８】本発明の一態様における書き込み線の電流方向を示す図。
【図９】本発明の一態様におけるＭＲ素子の接続方向を示す図。
【図１０】本発明の一態様におけるＭＲ素子の接続方向を示す図。
【図１１】本発明の一態様における３次元メモリを示す図。
【図１２】本発明の一態様における３次元メモリの回路構成を示す図。
【符号の説明】
【００２７】
１ａ、１ｂ  ＭＲ素子
２  ｎ−ＭＯＳＦＥＴ素子
３  ワード線
４  書き込み線
５  ビット線
１１  ｎ−ＭＯＳＦＥＴ素子部
１２  ＭＲ素子部
１３  マイクロバンプ
１４  絶縁層
１５  配線
１６  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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