(57)【要約】【課題】  抵抗素子の形成された絶縁膜に加わる電界を緩和し、前記絶縁膜の破壊を防止する。【解決手段】  スイッチングレギュレータの高電圧部を含む半導体装置であり、メインスイッチ用ＦＥＴ及び前記メインスイッチ用ＦＥＴのスタータースイッチ用ＦＥＴの周辺を複数のフィールド・リミッティング・リングで多重に囲み、前記フィールド・リミッティング・リング上にフィールド絶縁膜を形成し、前記フィールド絶縁膜上に、前記ＦＥＴのゲートと同層で、かつ前記スタータースイッチ用ＦＥＴのドレイン及びゲートと電気的に接続された抵抗素子と、前記抵抗素子を被う層間絶縁膜と、前記層間絶縁膜上に形成され、前記ＦＥＴのゲートおよびソースとそれぞれ電気的に接続される複数の配線と、前記半導体基板の裏面に形成され、前記メインスイッチ用ＦＥＴおよびスタータースイッチ用ＦＥＴのドレインと電気的に接続される裏面電極を含む半導体装置。【選択図】        図３
2007123926.tif 000002
【特許請求の範囲】
【請求項１】
スイッチングレギュレータの高電圧部を含む半導体装置であって、
(a) 半導体基板と、
(b) 前記半導体基板の主面上に形成された、前記高電圧部を構成するメインスイッチ用ＭＯＳＦＥＴと、
(c) 前記半導体基板の主面上に形成された、前記メインスイッチ用ＭＯＳＦＥＴのスタータースイッチ用ＭＯＳＦＥＴと、
(d) 前記半導体基板の主面上に形成され、前記メインスイッチ用ＭＯＳＦＥＴおよびスタータースイッチ用ＭＯＳＦＥＴの周辺を多重に囲む複数のフィールド・リミッティング・リングと、
(e) 前記フィールド・リミッティング・リング上に形成された、フィールド絶縁膜と、
(f) 前記フィールド絶縁膜上に形成され、前記メインスイッチ用ＭＯＳＦＥＴおよびスタータースイッチ用ＭＯＳＦＥＴのゲートと同層に形成され、かつ前記スタータースイッチ用ＭＯＳＦＥＴのドレインおよびゲートと電気的に接続された抵抗素子と、
(g) 前記抵抗素子を被う層間絶縁膜と、
(h) 前記層間絶縁膜上に形成され、前記メインスイッチ用のゲートおよびソース、前記スタータースイッチ用ＭＯＳＦＥＴのゲートおよびソースとそれぞれ電気的に接続される複数の配線と、
(i) 前記半導体基板の裏面に形成され、前記メインスイッチ用ＭＯＳＦＥＴおよびスタータースイッチ用ＭＯＳＦＥＴのドレインと電気的に接続される裏面電極
を含む半導体装置。
【請求項２】
前記抵抗素子の平面形状は、前記フィールド・リミッティング・リング層と交わる方向に蛇行した形状であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記フィールド・リミッティング・リング層は電気的にフローティング状態であることを特徴とする請求項１記載の半導体装置。    
【請求項４】
前記抵抗素子は、前記複数のフィールド・リミッティング・リング層のうち、内側に位置するフィールド・リミッティング・リング層から外側に位置するフィールド・リミッティング・リング層に亘って形成され、
前記内側に位置するフィールド・リミッティング・リング層に近い前記抵抗素子の第１端部は第１電位に電気的に接続され、
前記外側に位置するフィールド・リミッティング・リング層に近い前記抵抗素子の第２端部は第２電位に電気的に接続され、
前記第２電位は前記第１電位よりも高いことを特徴とする請求項１記載の半導体装置。
【請求項５】
スイッチングレギュレータの高電圧部を含む半導体装置であって、
(a) 半導体基板と、
(b) 前記半導体基板の主面上に形成されたスタータースイッチ用ＭＯＳＦＥＴと、
(c) 前記半導体基板の主面上に形成され、前記スタータースイッチ用ＭＯＳＦＥＴの周辺を多重に囲む複数のフィールド・リミッティング・リングと、
(d) 前記フィールド・リミッティング・リング上に形成された、フィールド絶縁膜と、
(e) 前記フィールド絶縁膜上に形成され、前記スタータースイッチ用ＭＯＳＦＥＴのゲートと同層に形成され、かつ前記スタータースイッチ用ＭＯＳＦＥＴのドレインおよびゲートと電気的に接続された抵抗素子と、
(f) 前記抵抗素子を被う層間絶縁膜と、
(g) 前記層間絶縁膜上に形成され、前記スタータースイッチ用ＭＯＳＦＥＴのゲートおよびソースとそれぞれ電気的に接続される複数の配線と、
(h) 前記半導体基板の裏面に形成され、前記スタータースイッチ用ＭＯＳＦＥＴのドレインと電気的に接続される裏面電極
を含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、高耐圧が要求される抵抗を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置は、他の部品等と基板に実装され電子装置として用いられている。こうした電子装置は直流電源によって駆動されており、このため通常の使用では、商用電源である交流電源から直流電源を得るためのＡＣ‐ＤＣコンバータ、更に、得られた直流電源から、回路ごとに異なる複数の電圧を供給するためのＤＣ‐ＤＣコンバータが必要となる。このようなＡＣ‐ＤＣコンバータ或いはＤＣ‐ＤＣコンバータ等の電源回路は、電子装置に内蔵させる或いは外付けのアダプタとして提供することによって、直流電源を供給している。
【０００３】
こうした電源回路では、変圧用のトランス、平滑用の大容量コンデンサ、チョークコイル等の集積回路化が困難な部品が用いられるために、小電力信号を処理する制御回路を集積回路化してディスクリートな部品と組み合わせる手法が取られてきた。このため、電源回路の小型化には自ずと限界があった。
【０００４】
然し乍ら電子装置の小型化が進み、他の回路が集積化によって飛躍的に小型化されていくに連れて、電子装置の容積或いは重量に占める電源回路の比重が相対的に高くなり、このためこうした電源回路についても大幅な小型化が求められつつあり、今後この傾向は更に進むものと考えられる。
【０００５】
このような電源としては、スイッチングレギュレータが多用されている。スイッチングレギュレータでは、交流入力電圧を一旦整流した後にトランジスタのオン・オフ回路によって交流に変換し、再び整流回路によって直流に変換して出力電圧としているが、トランジスタがパルス幅制御されたオン・オフ動作を行なうため、損失が少ないので変換効率が高い。加えて、スイッチング周波数を高くすることによって、トランス、チョークコイル、コンデンサ等を小型化できるので、電源回路が軽量化される等の利点がある。こうしたスイッチングレギュレータの回路例を図１に示す。
【０００６】
スイッチングレギュレータ（破線図示）では、パワーＭＩＳＦＥＴによって構成されるメインスイッチＭＳとスタータースイッチＳＳと高抵抗の起動抵抗ＳＲとからなる高電圧部（二点鎖線図示）と、小電圧信号を処理する制御部からなっている。このようなスイッチングレギュレータを集積回路化するためには、高電圧部の集積化が必要となってくる。
【０００７】
現在、商用電源の交流電圧は国ごとに異なっており、例えば日本では１００Ｖ又は２００Ｖであるが、米国では１１５Ｖ、欧州では２２０Ｖ〜２４０Ｖとなっている。
【０００８】
２４０Ｖの交流を整流した直流電源と接続するスイッチングレギュレータでは、最大耐圧７００Ｖ程度が必要となり、製品値としてこの数字を保証するために、前記高電圧部には最大耐圧７５０Ｖ程度の設計値が必要となる。また、高電圧印加時の降伏は、面積が大きい素子にてその表面部分以外にて行なわれるのが望ましい。具体的には、面積が小さく表面で降伏しやすい起動抵抗素子での降伏を回避し、面積が大きく表面で降伏しにくいパワーＭＩＳＦＥＴにて降伏させるのが望ましい。このため、パワーＭＩＳＦＥＴの耐圧を７５０Ｖ〜８００Ｖとすれば、起動抵抗素子の耐圧は８００Ｖ以上とすることが望ましい。
【０００９】
高電圧部を構成する要素の中で、ＭＩＳＦＥＴについては夫々単体のデバイスとして耐圧確保の技術手法が確立されており、これらの技術を利用することができる。しかし、起動抵抗となる高耐圧高抵抗の抵抗素子については、このような８００Ｖ以上の高耐圧の抵抗素子は、これまで集積回路化されておらず他に例がないため、新たに開発を進める必要がある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
こうした高耐圧高抵抗の抵抗素子を形成する場合に、フィールド絶縁膜上に抵抗素子を形成することも考えられるが、スイッチングレギュレータでは、半導体基板が前記高電圧によって正電位にバイアスされているため、通常のフィールド絶縁膜では、前記高電圧による高電界が加わり、フィールド絶縁膜が破壊されてしまうことがある。従って耐圧がフィールド絶縁膜の厚さによって限定されてしまうことになる。なお、こうしたフィールド絶縁膜の破壊を防止するためにフィールド絶縁膜を厚くするのでは、フィールド絶縁膜形成の酸化処理に要する時間が長くなり、現実解とはなりにくい。加えて、フィールド絶縁膜を厚くした場合にはその段差が大きくなり、ホトレジストを均一に塗布することが難しくなる等の問題も発生する。
【００１１】
他に、デプレッション型のＭＩＳＦＥＴを抵抗として用いることも考えられるが、形成される抵抗の抵抗値のバラツキが大きいという問題がある。デプレッション領域の不純物濃度を高濃度化して深いデプレッションにすれば、このバラツキを多少は抑えることができるが、耐圧が低下してしまうという問題がある。更に、抵抗素子を活性領域に形成するためにチップサイズが拡大する。
【００１２】
また、ＳＧＳトムソン社は、スイッチングレギュレータの集積回路化に際して、渦巻状に抵抗素子を形成し、その中心部分を高電位に接続し、外周部分を接地電位に接続する技術を採用した。然し乍ら、発明者等の実験では、この抵抗素子は印加電圧が高くなると抵抗値が下がり大きな電流が流れてしまうという問題がある。
また、この抵抗素子も、活性領域に形成されるために、チップサイズの拡大を招き、更に、他の素子等との間で寄生動作を起こすことが考えられる。
なお、こうした渦巻状の抵抗素子については、例えば、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，ｖｏｌ４４（Ｎｏ．１１，Ｎｏｖｅｍｂｅｒ，１９９７）２００２頁乃至２０１０頁に記載されている。
【００１３】
本発明の課題は、前述した問題を解決し、高耐圧高抵抗の抵抗素子を形成することが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１５】
半導体基板主面にフローティングの拡散層が環状に形成された半導体装置について、前記拡散層上に、絶縁膜を介して、抵抗素子が形成されている。
また、半導体基板主面に環状の拡散層が複数形成された半導体装置について、前記複数の拡散層上に、絶縁膜を介して、抵抗素子が形成され、この抵抗素子と前記拡散層とが夫々電気的に接続されている。
【００１６】
その製造方法について、前記半導体基板主面にフローティングの拡散層を環状に形成する工程と、前記拡散層上に、絶縁膜を介して、抵抗素子を形成する工程とを有する。
【００１７】
（作用）
上述した手段によれば、高電圧の印加時に、前記抵抗素子に発生する電界と前記拡散層に発生する電界との差が前記絶縁膜に加わる電界となるため、前記絶縁膜に加わる電界を緩和することができるので、前記絶縁膜の破壊を防止することが可能となる。
【発明の効果】
【００１８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、高電圧の印加時に、抵抗素子に発生する電界とＦＬＲに発生する電界との差がフィールド絶縁膜に加わる電界となるため、前記フィールド絶縁膜に加わる電界を緩和することができるという効果がある。
（２）本発明によれば、上記効果（１）により、フィールド絶縁膜の破壊を防止することが可能となるという効果がある。
（３）本発明によれば、上記効果（２）により、フィールド絶縁膜上に高耐圧抵抗を形成することができるという効果がある。
（４）本発明によれば、上記効果（３）により、チップサイズを縮小することができるという効果がある。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
図２は、本発明の一実施の形態の半導体装置の概略構成を示す平面図であり、図３は、図２中の抵抗素子ＳＲを拡大して示す要部平面図であり、図４は、図２中のメインスイッチＭＳを示す縦断面図であり、図５は、図２中のスタータスイッチＳＳ及び抵抗素子ＳＲが設けられていない外周部を示す縦断面図であり、図６は、図２中のスタータスイッチＳＳ及び抵抗素子ＳＲが設けられた外周部を示す縦断面図である。
【００２１】
本実施の形態の半導体装置は、スイッチングレギュレータの高電圧部を構成するメインスイッチとなるＭＩＳＦＥＴ ＭＳ、スタータスイッチとなるＭＩＳＦＥＴ ＳＳ及び起動抵抗ＳＲとなる抵抗素子を、集積回路化して形成したものである。
【００２２】
ＭＩＳＦＥＴ ＭＳ、ＭＩＳＦＥＴ ＳＳは、例えば単結晶珪素からなるｎ＋型半導体基体１に、例えばエピタキシャル成長によってｎ−型層２を形成した半導体基板に形成される。
【００２３】
これらのＭＩＳＦＥＴは、半導体基板の外周に沿って角部を円弧状とした矩形環状に設けられたフィールド絶縁膜３によって囲まれた領域内に、プレーナ構造のセルを規則的に複数配置し、半導体基板主面にゲート絶縁膜４を介して設けた隣接するセルの各ゲート５が互いに接続され、各セルを並列接続したメッシュゲート構造で構成される。外周のセルの各ゲート５はセル領域の外周部にて、例えば多結晶珪素を用いたゲート配線６と接続され、このゲート配線６がゲート５の接続領域であるゲートパッドと接続されている。
【００２４】
各セルでは、半導体基体１上に形成されたｎ−型層２がドレイン領域となり、半導体基板主面に形成されたｐ型層７がチャネルの形成されるベース領域となり、ｐ型層７内に形成されたｎ＋型層８がソース領域となる縦型ＦＥＴとなっている。
【００２５】
ゲート配線６は、層間絶縁膜９を介して上層に形成され、例えばシリコンを含有させたアルミニウムを用いたゲートガードリング１０と電気的に接続されている。ソースとなるｎ＋型層８は、例えばシリコンを含有させたアルミニウムを用いたソース配線１１と電気的に接続されており、ソース配線１１は半導体基板主面上に層間絶縁膜９を介して形成されている。このソース配線１１は、ソースとなるｎ＋型層８の他に、ベース電位を一定とするために、ｐ型層７に設けられたｐ＋型のコンタクト層１２にも電気的に接続されている。
【００２６】
半導体基板の外周に沿って角部を円弧状とした矩形環状に設けられたフィールド絶縁膜３の下部には、フローティングのｐ型拡散層からなるリング１３を同心環状に複数配置したＦＬＲ（Field Limiting Ring）が設けられている。このＦＬＲでは、印加電圧の増加に連れて、アバランシェ降伏が起きる前に内周のリング１３から外周のリング１３に空乏層が延びてパンチスルーする構成となっており、最終的には最外周のリング１３の接合部分にて降伏する。
また、前述の如く、高電圧印加時の降伏は、面積が大きい素子にてその表面部分以外にて行なわれるのが望ましい。このため、面積が小さく表面で降伏しやすいＦＬＲでの降伏を回避し、面積が大きく表面で降伏しにくいパワーＭＩＳＦＥＴにて降伏させるため、パワーＭＩＳＦＥＴの耐圧を７５０Ｖ〜８００Ｖとすれば、ＦＬＲの耐圧は８００Ｖ以上とする。
【００２７】
このＦＬＲの降伏電圧は、理論上各リング１３間のパンチスルー耐圧及び最外周リングの降伏電圧の和となるため、リング１３の本数を増やすことによって高耐圧化することができるが、ターミネーション長を考慮して、本実施の形態ではリング１３を４本としてある。
そして、このＦＬＲの形成されたフィールド絶縁膜３上に、抵抗素子ＳＲが形成されている。抵抗素子ＳＲは例えばｐ型不純物であるボロン又はｎ型の不純物であるリン等を含有した多結晶シリコンからなり、図３に明らかなように、ＦＬＲの各リング１３に直交する方向に蛇行させて設けられている（但し断面図では、概念的に理解しやすくするために直線状に単純化してある）。抵抗素子ＳＲは、放熱を考慮して断面面積に対して表面積を増加させるために、扁平形状とする。
【００２８】
高電圧の印加時に、抵抗素子ＳＲに発生する電界とＦＬＲに発生する電界との差が、それらの間に位置するフィールド絶縁膜３に加わる電界となる。このため、ＦＬＲの形成されたフィールド絶縁膜３上に、抵抗素子ＳＲを形成することによって、フィールド絶縁膜３に加わる電界を緩和することができる。従って、抵抗素子ＳＲはＦＬＲの最外周のリング１３よりも外側まで設け、抵抗素子ＳＲに生じる電界とＦＬＲに生じる電界とを略同一とすることによって、フィールド絶縁膜３に加わる電界を最小化することができる。
また、フィールド絶縁膜３の外周には半導体基板主面に設けたｎ＋型の半導体領域１４ａに、例えばシリコンを含有させたアルミニウムを用いた配線１４ｂを接続したガードリング１４が設けられており、ガードリング１４の配線１４ｂが抵抗素子ＳＲの一端に接続されてドレインと導通し、抵抗素子ＳＲの他端がスタータスイッチＳＳのゲートと接続されており、ドレインの接続領域としては、半導体基板裏面の全面に、ｎ＋型半導体基体１と導通するドレイン電極が、例えばニッケル，チタン，ニッケル，銀を積層した積層膜として形成される。
【００２９】
このような本発明の半導体装置における抵抗素子ＳＲとＦＬＲとの関係を説明する。先ず、図７に示すのは、ＦＬＲを設けずにフィールド絶縁膜上に抵抗素子を形成した場合の電位分布を示す縦断面図である。図７中の（ａ）は抵抗素子ＳＲに直接高電位を加える場合であり、（ｂ）は抵抗素子ＳＲにドレイン領域を介して高電位を加える場合である。何れの場合にも、高電圧の印加時に、抵抗素子ＳＲに発生する電界によって、等電位線はフィールド絶縁膜３に対して横方向に間隔を密にして表われる。即ち電位は縦方向に急激に変化することとなり、この急激な電位の変化が、フィールド絶縁膜３の絶縁破壊を引き起こす。
【００３０】
図８に示すのは、ＦＬＲを設けフィールド絶縁膜上に抵抗素子を形成した本発明の場合の電位分布を示す縦断面図である。図８中の（ａ）は抵抗素子ＳＲに直接高電位を加える場合であり、（ｂ）は抵抗素子ＳＲにドレイン領域を介して高電位を加える場合である。何れの場合にも、高電圧の印加時に、抵抗素子ＳＲに発生する電界とＦＬＲに発生する電界（破線にて空乏層を示す）とによって、等電位線はフィールド絶縁膜３に対して縦方向に間隔をおいて表われる。即ち電位は横方向に緩やかに変化することとなり、フィールド絶縁膜３に加わる電界を緩和することができるので、高電圧印加時のフィールド絶縁膜３の破壊を防止することが可能となる。
こうして、フィールド絶縁膜３の絶縁破壊を防止することが可能となることによって、フィールド絶縁膜３上に抵抗素子ＳＲを配置することができる。このため、活性領域に抵抗素子の領域を設ける必要がなくなるために、チップサイズを縮小することができる。
【００３１】
これに対して、例えば、図９に示すデプレッション型のＭＩＳＦＥＴを抵抗として用いる場合には、形成される抵抗の抵抗値のバラツキが大きいという問題がある。デプレッション領域の不純物濃度を高濃度化して深いデプレッションにすれば、このバラツキを多少は抑えることができるが、耐圧が低下してしまうという問題がある。更に、抵抗素子を活性領域に形成するためにチップサイズが拡大する。
【００３２】
また、図１０に示すように、渦巻状に抵抗素子（ＳＪＴ）を形成し、その中心部分を高電位に接続し、外周部分を接地電位に接続する場合には、印加電圧が高くなると抵抗素子の抵抗値が下がり大きな電流が流れてしまうという問題がある。
また、この抵抗素子も、活性領域に形成されるために、チップサイズの拡大を招き、更に、他の素子等との間で寄生動作を起こすことが考えられる。
これに対して、本発明の抵抗素子では、工程数が増加することもなく、他の素子等との間で寄生動作を起こすこともない。
【００３３】
図１１に示すのは、シート抵抗を変えて本発明の抵抗素子を形成し、電圧‐電流特性を測定した結果を示すグラフである。シート抵抗が高い場合には、印加電圧が高くなるに連れて、抵抗素子の発熱によって抵抗値が下降する。従って、電圧‐電流特性をリニアにするためには、シート抵抗を１０ｋΩ／□以下にする必要がある。
【００３４】
図１２に示すのは、不純物濃度を変えて本発明の抵抗素子を形成し、温度‐シート抵抗特性を測定した結果を示すグラフである。このグラフからシート抵抗が大きな抵抗素子が負の温度特性をもち、シート抵抗が高いほど温度による抵抗変化が大きくなることが理解されよう。
【００３５】
また、本実施の形態では、スイッチングレギュレータの高電圧部を集積回路化し、制御回路については別チップとする半導体装置について説明を行なった。この構成によって、高電圧部と制御回路の夫々に適した半導体基板を用いることが可能となる。しかし、より集積回路化を進める場合には、図１３に示すように、制御回路を一体化したスイッチングレギュレータの半導体装置として、本発明を適用することも可能である。
【００３６】
次に、前述した半導体装置の製造方法を図１４乃至図１８を用いて工程毎に説明する。各図中では、左側にＭＩＳＦＥＴ部分を、右側に同一工程での抵抗素子部分を示してある。
先ず、例えばヒ素（Ａｓ）が導入された単結晶珪素からなるｎ＋型半導体基体１上に、エピタキシャル成長によってｎ−型層２を形成する。そして、このｎ−型層２にＦＬＲのリング１３となるｐ型ウエルを形成し、この半導体基板の主面に酸化珪素膜を、例えば熱酸化法で形成し、この酸化珪素膜上に窒化珪素（ＳｉＮ）膜のマスクを形成し、この窒化珪素膜をマスクとした選択的熱酸化によりフィールド絶縁膜３を形成する。この状態を図１４に示す。
【００３７】
次に、半導体基板主面に、熱酸化膜或いは熱酸化膜にＣＶＤ（Chemical Vapor Diposition）による酸化珪素膜を積層したゲート絶縁膜４を形成し、半導体基板主面全面にゲート５或いは抵抗素子ＳＲの導電膜となる多結晶珪素膜５´をＣＶＤにより形成し、この多結晶珪素膜５´に、ゲート５となる領域には例えばリンを、抵抗素子ＳＲの導電膜となる領域には例えばボロンを導入する。この状態を図１５に示す。
【００３８】
次に、多結晶珪素膜５´を、エッチング除去によってパターニングし、ゲート５及び抵抗素子ＳＲの導電膜を形成し、ＭＩＳＦＥＴのｐ型層７、ｎ＋型層８，コンタクト層１２をホトリソグラフィによるマスクを用いたイオン注入によって形成する。この際に抵抗素子ＳＲの導電膜の両端に接続抵抗を低減するためのｐ＋型層（導電膜がｎ型の場合には、ｎ＋型層）を形成する。この状態を図１６に示す。
【００３９】
次に、半導体基板主面上の全面に、例えばＰＳＧ（Phosphorus Silicate Glass）膜を堆積させ、ＳＯＧ（Spin On Glass）膜を塗布形成して層間絶縁膜９を形成し、この層間絶縁膜９に、ソース領域となるｎ＋型層８，ゲート配線６，抵抗素子ＳＲの接続領域を露出させる開口を設ける。この状態を図１７に示す。
【００４０】
次に、この開口内を含む半導体基板主面上の全面に例えばシリコンを含むアルミニウムからなる導電膜（金属膜）を形成し、この金属膜をパターニングして、ゲートガードリング１０，ソース配線１１，ガードリング１４を形成し、例えばソースガスの主体としてテトラエトキシシラン（ＴＥＯＳ）ガスを用いたプラズマＣＶＤによる酸化珪素膜にポリイミドを塗布積層し、半導体基板主面の全面を覆う保護絶縁膜１５を形成し、ｎ＋型半導体基体１の裏面に研削処理を施し、この裏面に例えば蒸着によりニッケル，チタン，ニッケル，銀を順次積層したドレイン電極１６を形成して、図１８に示す状態となる。
【００４１】
このように、本発明の抵抗素子では他の素子の形成工程を利用して形成することができるので、工程数を増加させることがない。
【００４２】
（実施の形態２）
図１９は、本発明の他の実施の形態である半導体装置の抵抗素子ＳＲを拡大して示す要部平面図であり、図２０は、スタータスイッチＳＳ及び抵抗素子ＳＲが設けられた外周部を示す縦断面図である。なお、抵抗素子ＳＲとリング１３とを接続する配線１７は、図１９中の断面Ａ−Ａ´，Ｂ−Ｂ´，Ｃ−Ｃ´に示すように、リング１３上に設けた開口部と抵抗素子ＳＲ上に設けた開口部とを接続するが、図２０においては、概念的に理解しやすくするために、リング１３と抵抗素子ＳＲとを直接的に接続して表している。
【００４３】
本実施の形態の半導体装置は、スイッチングレギュレータの高電圧部を構成するメインスイッチとなるＭＩＳＦＥＴ ＭＳ、スタータスイッチとなるＭＩＳＦＥＴ ＳＳ及び起動抵抗ＳＲとなる抵抗素子を、集積回路化して形成したものである。
【００４４】
ＭＩＳＦＥＴ ＭＳ、ＭＩＳＦＥＴ ＳＳは、例えば単結晶珪素からなるｎ＋型半導体基体１に、例えばエピタキシャル成長によってｎ−型層２を形成した半導体基板に形成される。
【００４５】
これらのＭＩＳＦＥＴは、半導体基板の外周に沿って角部を円弧状とした矩形環状に設けられたフィールド絶縁膜３によって囲まれた領域内に、プレーナ構造のセルを規則的に複数配置し、半導体基板主面にゲート絶縁膜４を介して設けた隣接するセルの各ゲート５が互いに接続され、各セルを並列接続したメッシュゲート構造で構成される。外周のセルの各ゲート５はセル領域の外周部にて、例えば多結晶珪素を用いたゲート配線６と接続され、このゲート配線６がゲート５の接続領域であるゲートパッドと接続されている。
【００４６】
各セルでは、半導体基体１上に形成されたｎ−型層２がドレイン領域となり、半導体基板主面に形成されたｐ型層７がチャネルの形成されるベース領域となり、ｐ型層７内に形成されたｎ＋型層８がソース領域となる縦型ＦＥＴとなっている。
【００４７】
ゲート配線６は、層間絶縁膜９を介して上層に形成され、例えばシリコンを含有させたアルミニウムを用いたゲートガードリング１０と電気的に接続されている。ソースとなるｎ＋型層８は、例えばシリコンを含有させたアルミニウムを用いたソース配線１１と電気的に接続されており、ソース配線１１は半導体基板主面上に層間絶縁膜９を介して形成されている。このソース配線１１は、ソースとなるｎ＋型層８の他に、ベース電位を一定とするために、ｐ型層７に設けられたｐ＋型のコンタクト層１２にも電気的に接続されている。
【００４８】
半導体基板の外周に沿って角部を円弧状とした矩形環状に設けられたフィールド絶縁膜３の下部には、フローティングのｐ型拡散層からなるリング１３を同心環状に複数配置したＦＬＲ（Field Limiting Ring）が設けられている。このＦＬＲでは、印加電圧の増加に連れて、アバランシェ降伏が起きる前に内周のリング１３から外周のリング１３に空乏層が延びてパンチスルーする構成となっており、最終的には最外周のリング１３の接合部分にて降伏する。
【００４９】
また、前述の如く、高電圧印加時の降伏は、面積が大きい素子にてその表面部分以外にて行なわれるのが望ましい。このため、面積が小さく表面で降伏しやすいＦＬＲでの降伏を回避し、面積が大きく表面で降伏しにくいパワーＭＩＳＦＥＴにて降伏させるため、パワーＭＩＳＦＥＴの耐圧を７５０Ｖ〜８００Ｖとすれば、ＦＬＲの耐圧は８００Ｖ以上とする。
【００５０】
このＦＬＲの降伏電圧は、理論上各リング１３間のパンチスルー耐圧及び最外周リングの降伏電圧の和となるため、リング１３の本数を増やすことによって高耐圧化することができるが、ターミネーション長を考慮して、本実施の形態ではリング１３を４本としてある。
【００５１】
そして、このＦＬＲの形成されたフィールド絶縁膜３上に、抵抗素子ＳＲが形成されている。抵抗素子ＳＲは例えばｐ型不純物であるボロンを含有した多結晶シリコンからなり、図１９に明らかなように、ＦＬＲの各リング１３に直交する方向に蛇行させて設けられている（但し断面図では、概念的に理解しやすくするために直線状に単純化してある）。抵抗素子ＳＲは、放熱を考慮して断面面積に対して表面積を増加させるために、扁平形状とする。
【００５２】
本実施の形態では、各リング１３と抵抗素子ＳＲとは、フィールド絶縁膜３に設けられた開口に形成された接続配線１７によって、複数個所にて夫々電気的に接続してある。このような接続を行なうことによって、夫々の電位を固定してある。
【００５３】
高電圧の印加時に、抵抗素子ＳＲに発生する電界とＦＬＲに発生する電界との差が、それらの間に位置するフィールド絶縁膜３に加わる電界となる。このため、ＦＬＲの形成されたフィールド絶縁膜３上に、抵抗素子ＳＲを形成することによって、フィールド絶縁膜３に加わる電界を緩和することができる。従って、抵抗素子ＳＲはＦＬＲの最外周のリング１３よりも外側まで設け、抵抗素子ＳＲに生じる電界とＦＬＲに生じる電界とを略同一とすることによって、フィールド絶縁膜３に加わる電界を最小化することができる。
【００５４】
本実施の形態では、各リング１３と抵抗素子ＳＲとを接続することによって、夫々の電位が固定され、抵抗素子ＳＲとＦＬＲとの電界に生じる誤差が低減されるため、フィールド絶縁膜３に加わる電界が更に緩和されることとなる。
また、フィールド絶縁膜３の外周には半導体基板主面に設けたｎ＋型の半導体領域１４ａに、例えばシリコンを含有させたアルミニウムを用いた配線１４ｂを接続したガードリング１４が設けられており、ガードリング１４の配線１４ｂが抵抗素子ＳＲの一端に接続されてドレインと導通し、抵抗素子ＳＲの他端がスタータスイッチＳＳのゲートと接続されており、ドレインの接続領域としては、半導体基板裏面の全面に、ｎ＋型半導体基体１と導通するドレイン電極が、例えばニッケル，チタン，ニッケル，銀を積層した積層膜として形成される。
また、本実施の形態では、スイッチングレギュレータの高電圧部を集積回路化し、制御回路については別チップとする半導体装置について説明を行なった。この構成によって、高電圧部と制御回路の夫々に適した半導体基板を用いることが可能となる。しかし、より集積回路化を進める場合には、図１３に示すように、制御回路を一体化したスイッチングレギュレータの半導体装置として、本発明を適用することも可能である。
【００５５】
続いて、前述した半導体装置の製造方法を説明する。先ず、図１４に示すように、例えばヒ素（Ａｓ）が導入された単結晶珪素からなるｎ＋型半導体基体１上に、エピタキシャル成長によってｎ−型層２を形成する。そして、このｎ−型層２にＦＬＲのリング１３となるｐ型ウエルを形成し、この半導体基板の主面に酸化珪素膜を、例えば熱酸化法で形成し、この酸化珪素膜上に窒化珪素（ＳｉＮ）膜のマスクを形成し、この窒化珪素膜をマスクとした選択的熱酸化によりフィールド絶縁膜３を形成する。
【００５６】
次に、半導体基板主面に、熱酸化膜或いは熱酸化膜にＣＶＤ（Chemical Vapor Diposition）による酸化珪素膜を積層したゲート絶縁膜４を形成し、半導体基板主面全面にゲート５或いは抵抗素子ＳＲの導電膜となる多結晶珪素膜５´をＣＶＤにより形成する。この多結晶珪素膜５´に、ゲート５となる領域には例えばリンを、抵抗素子ＳＲの導電膜となる領域には例えばボロンを導入する。この状態を図１５に示す。
【００５７】
次に、多結晶珪素膜５´を、エッチング除去によってパターニングし、ゲート５及び抵抗素子ＳＲの導電膜を形成し、ＭＩＳＦＥＴのｐ型層７、ｎ＋型層８，コンタクト層１２をホトリソグラフィによるマスクを用いたイオン注入によって形成する。この際に抵抗素子ＳＲの導電膜の両端に接続抵抗を低減するためのｐ＋型層（導電膜がｎ型の場合には、ｎ＋型層）を形成する。この状態を図１６に示す。
【００５８】
次に、半導体基板主面上の全面に、例えばＰＳＧ（Phosphorus Silicate Glass）膜を堆積させ、ＳＯＧ（Spin On Glass）膜を塗布形成して層間絶縁膜９を形成し、この層間絶縁膜９に、ソース領域となるｎ＋型層８，ゲート配線６，抵抗素子ＳＲの接続領域を露出させる開口を設ける。この状態を図１７に示す。なお、この際に、図１７図示とは別の断面では、図１９に示したように、リング１３上と抵抗素子ＳＲ上にも開口を設ける。
【００５９】
次に、この開口内を含む半導体基板主面上の全面に例えばシリコンを含むアルミニウムからなる導電膜（金属膜）を形成し、この金属膜をパターニングして、ゲートガードリング１０，ソース配線１１，ガードリング１４及びリング１３と抵抗素子ＳＲとを接続する配線１７を形成し、例えばソースガスの主体としてテトラエトキシシラン（ＴＥＯＳ）ガスを用いたプラズマＣＶＤによる酸化珪素膜にポリイミドを塗布積層し、半導体基板主面の全面を覆う保護絶縁膜１５を形成し、ｎ＋型半導体基体１の裏面に研削処理を施し、この裏面に例えば蒸着によりニッケル，チタン，ニッケル，銀を順次積層したドレイン電極１６を形成して、図１８及び図１９に示す状態となる。
【００６０】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば本発明は、パワーＭＩＳＦＥＴを設けた半導体装置以外にも、ＩＧＢＴ（Integrated Gate Bipolar Transistor）等を設けた半導体装置にも適用が可能である。
【図面の簡単な説明】
【００６１】
【図１】スイッチングレギュレータの構成を示す回路図である。
【図２】本発明の一実施の形態である半導体装置の概略構成を示す平面図である。
【図３】図２中の抵抗素子を示す部分平面図である。
【図４】図２中のメインスイッチを示す部分縦断面図である。
【図５】図２中のスタータスイッチＳＳ及び抵抗素子ＳＲが設けられていない外周部を示す部分縦断面図である。
【図６】図２中のスタータスイッチＳＳ及び抵抗素子ＳＲが設けられた外周部を示す部分縦断面図である。
【図７】フィールド絶縁膜上に設けられた抵抗素子による電界を示す部分縦断面図である。
【図８】フィールド絶縁膜上に設けられた抵抗素子とＦＬＲとによる電界を示す部分縦断面図である。
【図９】ディプレッション型の抵抗素子を示す部分縦断面図である。
【図１０】渦巻型の抵抗素子を示す部分縦断面図である。
【図１１】本発明の抵抗素子の特性を示すグラフである。
【図１２】本発明の抵抗素子の温度特性を示すグラフである。
【図１３】本発明の変形例の概略構成を示す平面図である。
【図１４】本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。
【図１５】本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。
【図１６】本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。
【図１７】本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。
【図１８】本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。
【図１９】本発明の他の実施の形態である半導体装置の抵抗素子を示す部分平面図である。
【図２０】本発明の他の実施の形態である半導体装置のスタータスイッチＳＳ及び抵抗素子ＳＲが設けられた外周部を示す部分縦断面図である。
【符号の説明】
【００６２】
１…半導体基体、２…ｎ−型層（ドレイン領域）、３…フィールド絶縁膜、４…ゲート絶縁膜、５…ゲート、６…ゲート配線、７…ｐ型層（チャネル形成領域）、８…ｎ＋型層（ソース領域）、９…層間絶縁膜、１０…ゲートガードリング、１１…ソース配線、１２…コンタクト層、１３…リング、１４…ガードリング、１５…保護絶縁膜、１６…ドレイン電極、１７…接続配線。
【図１】
2007123926.tif 000003
【図２】
2007123926.tif 000004
【図３】
2007123926.tif 000005
【図４】
2007123926.tif 000006
【図５】
2007123926.tif 000007
【図６】
2007123926.tif 000008
【図７】
2007123926.tif 000009
【図８】
2007123926.tif 000010
【図９】
2007123926.tif 000011
【図１０】
2007123926.tif 000012
【図１１】
2007123926.tif 000013
【図１２】
2007123926.tif 000014
【図１３】
2007123926.tif 000015
【図１４】
2007123926.tif 000016
【図１５】
2007123926.tif 000017
【図１６】
2007123926.tif 000018
【図１７】
2007123926.tif 000019
【図１８】
2007123926.tif 000020
【図１９】
2007123926.tif 000021
【図２０】
2007123926.tif 000022