(57)【要約】【課題】メモリの集積度を向上させた半導体記憶装置を提供する。【解決手段】データを蓄積するための記憶素子に接続されたトランジスタを含むメモリセルが複数設けられ、複数のメモリセルから１つを特定するためのビット線およびワード線を有しており、上記トランジスタは活性領域をソース電極およびドレイン電極で挟む構造が基板面に対して垂直方向に形成され、所定の方向に隣接して形成された２つのメモリセルに同一のビット線が接続され、これら２つのメモリセルの一方を含み、所定の方向に隣接して形成された２つのメモリセルのトランジスタにゲート電極として同一のワード線が設けられた構成である。【選択図】図１
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【特許請求の範囲】
【請求項１】
データを蓄積するための記憶素子に接続されたトランジスタを含むメモリセルが複数設けられ、複数のメモリセルから１つを特定するためのビット線およびワード線を有する半導体記憶装置において、
前記トランジスタは、活性領域をソース電極およびドレイン電極で挟む構造が基板面に対して垂直方向に形成され、
所定の方向に隣接して形成された２つのメモリセルに同一の前記ビット線が接続され、
前記２つのメモリセルの一方を含み、前記所定の方向に隣接して形成された２つのメモリセルの前記トランジスタにゲート電極として同一の前記ワード線が設けられていることを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルの平面形状が平行四辺形であることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記基板面の面方位が（１１０）面であり、
前記メモリセルの領域のパターン側面が（１１１）面と等価な面方位を有することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
基板の表面から所定の深さに該基板と異種の導電性の第１の不純物拡散領域を形成し、該第１の不純物拡散領域から該基板の表面側に所定の距離を設け、該第１の不純物拡散領域と導電性が同種の第２の不純物拡散領域を形成する工程と、
前記基板の表面から前記第１および第２の不純物拡散領域を貫通して該基板内に達する第１の開口を形成する工程と、
前記第１の開口内に前記第２の不純物拡散領域の上面の高さまで第１の絶縁膜を埋め込んで該第２の不純物拡散領域を分離する工程と、
前記第１の絶縁膜が途中まで埋め込まれた第１の開口の側壁に第２の絶縁膜を形成する工程と、
側壁に前記第２の絶縁膜が形成された第１の開口内に前記第１の不純物拡散領域の下面の高さまで導電性膜を埋め込んでゲート電極を形成する工程と、
前記ゲート電極が形成された第１の開口に前記基板の表面まで第３の絶縁膜を埋め込んで前記第１の不純物拡散領域を分離する工程と、
前記第１の不純物拡散領域に達し、側壁が絶縁膜で覆われた第２の開口を前記ゲート電極を軸にして対称となる位置に２箇所形成する工程と、
前記第２の不純物拡散領域に達する第３の開口を前記ゲート電極を軸にして対称となる位置で、かつ２つの前記第２の開口のそれぞれと該ゲート電極との間に１つずつ形成する工程と、
前記第２および第３の開口に導電性膜を埋め込んでコンタクトプラグを形成する工程と、
を有する半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを蓄積するための記憶素子を複数有する半導体記憶装置とその製造方法に関する。
【背景技術】
【０００２】
従来の半導体記憶装置において、ＤＲＡＭ(Dynamic Random Access Memory)は１個のＭＯＳ(Metal Oxide Semiconductor)トランジスタと１個のキャパシタから成るメモリセル構造を採用している（特許文献１参照）。
【０００３】
従来のＤＲＡＭの構成を説明する。図５（ａ）はメモリセルアレイを示す平面レイアウト図であり、図５（ｂ）は図５（ａ）のＡ−Ａ’線に沿って切った断面模式図である。
【０００４】
図５（ａ）に示すように、メモリセルアレイは、２ビット分のメモリセルの領域である２ビットセル領域１０２毎に分離されている。図５（ｂ）に示すように、素子分離領域に挟まれた２ビットセル領域１０２では、シリコン基板１の表面にＭＯＳトランジスタが２つ形成されている。ＭＯＳトランジスタは、ｎ型の導電性不純物が拡散された領域であるｎ型拡散領域１０３と、チャネルが形成されるｐ型活性領域１０４と、ゲート絶縁膜１１１を介して設けられたゲート電極１１２とを有する。このＭＯＳトランジスタは、ｎ型拡散領域１０３がソースおよびドレイン領域となるため、ｎ型のＭＯＳトランジスタである。
【０００５】
また、２つのｎ型拡散領域１０３のうち、一方はコンタクトプラグ１３２を介してビット線１２１に接続され、他方はコンタクトプラグ１３１を介してキャパシタ（不図示）に接続されている。コンタクトプラグ１３２は、ビット線と平行な方向に配置された、同一の２ビットセル領域１０２内の２つのＭＯＳトランジスタに共有されている。そして、従来のメモリセルでは、ＭＯＳトランジスタがオンしたとき、ビット線１２１と平行な方向にソース・ドレイン間電流が流れる、平面型のＭＯＳトランジスタが採用されている。
【０００６】
さらに、ビット線と垂直な方向にワード線となるゲート電極１１２を設け、１本のワード線で複数のＭＯＳトランジスタを駆動可能な構成にしている。これは、ワード線の本数を極力減らし、メモリの集積度を上げるためである。図５（ａ）で説明すると、異なるビット線下の２ビットセル領域２の各領域内において、１本のワード線となるゲート電極１１２に沿って配置された複数のＭＯＳトランジスタを同時に駆動させることが可能である。
【０００７】
上記ビット線およびワード線をそれぞれ１本ずつ選択することで、所定のＭＯＳトランジスタを駆動させ、そのＭＯＳトランジスタに接続されたキャパシタを充放電させることができる。
【特許文献１】特開昭６１−１７６１４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来のＤＲＡＭのメモリセルでは、上述したように、ビット線と平行な方向に配置された、２ビットセル領域内の２つのＭＯＳトランジスタのそれぞれにゲート電極となるワード線が設けられている。これは、ＭＯＳトランジスタが平面型であるため、これら２つのＭＯＳトランジスタに１本のワード線を共有させることができず、それぞれにワード線を設けているからである。この場合、ビット線に沿って設けられたＭＯＳトランジスタの数だけワード線の本数が必要となり、メモリの集積度の向上に限界があった。
【０００９】
本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、メモリの集積度を向上させた半導体記憶装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明の半導体記憶装置は、データを蓄積するための記憶素子に接続されたトランジスタを含むメモリセルが複数設けられ、複数のメモリセルから１つを特定するためのビット線およびワード線を有する半導体記憶装置において、
前記トランジスタは、活性領域をソース電極およびドレイン電極で挟む構造が基板面に対して垂直方向に形成され、
所定の方向に隣接して形成された２つのメモリセルに同一の前記ビット線が接続され、
前記２つのメモリセルの一方を含み、前記所定の方向に隣接して形成された２つのメモリセルの前記トランジスタにゲート電極として同一の前記ワード線が設けられていることを特徴とするものである。
【００１１】
本発明では、トランジスタを縦構造にし、隣接する２つのメモリセルでワード線を共有させているため、メモリセルアレイ全体で従来よりもワード線の本数を減らすことが可能となる。
【発明の効果】
【００１２】
本発明によれば、隣接して設けられた２つのＭＯＳトランジスタを１本のワード線で同時に駆動させることが可能となる。そのため、セルアレイ全体でワード線の本数を減らすことができる。その結果、メモリセル１個当たりの占有面積が小さくなり、従来と同等のデザインルールでメモリの集積度が向上する。
【発明を実施するための最良の形態】
【００１３】
本発明の半導体記憶装置は、縦型のＭＯＳトランジスタを選択用トランジスタに用い、隣接する２つのメモリセルのＭＯＳトランジスタが１本のワード線を共有する構成にしたことを特徴とする。以下の実施例では、半導体記憶装置がＤＲＡＭの場合で説明する。
【実施例１】
【００１４】
本実施例の半導体記憶装置の構成を説明する。図１（ａ）はメモリセルアレイを示す平面レイアウト図であり、図１（ｂ）は図１（ａ）のＡ−Ａ’線に沿って切った断面模式図である。
【００１５】
図１（ａ）に示すように、メモリセルアレイは、メモリセル領域が２ビットセル領域２毎に分離されている。図１（ｂ）に示すように、２ビットセル領域２には、シリコン基板１上に四角柱状のＭＯＳトランジスタが２つ設けられている。ＭＯＳトランジスタは、四角柱状の上端および下端に設けられたｎ型拡散領域３と、これら２つのｎ型拡散領域３に挟まれ、四角柱の中央部に設けられたｐ型活性領域４とを有する。このＭＯＳトランジスタは、ソースおよびドレインがｎ型不純物拡散層で形成されているため、ｎ型のＭＯＳトランジスタである。
【００１６】
また、四角柱の側面にはゲート絶縁膜１１が形成され、このゲート絶縁膜１１に接してゲート電極１２が設けられている。２つのｎ型拡散領域３の距離がゲート長となる。このゲート電極１２は、隣接する２つのＭＯＳトランジスタに共有される。ゲート電極１２は、アレイ状に設けられたＭＯＳトランジスタから所定のＭＯＳトランジスタを選択するためのワード線となる。
【００１７】
下端のｎ型拡散領域３は、コンタクトプラグ３１を介してビット線２１に接続されている。コンタクトプラグ３１およびビット線２１は、同一２ビットセル領域２内の隣接する２つのＭＯＳトランジスタに共有される。なお、１つのＭＯＳトランジスタに注目すると、ゲート電極１２を共有するＭＯＳトランジスタとビット線２１を共有するＭＯＳトランジスタとは異なっている。上端のｎ型拡散領域３には、キャパシタ（不図示）に接続されたコンタクトプラグ３２が接続されている。
【００１８】
このようなメモリセルの構造および配置により、隣接する２列のメモリセル領域の側面に形成されたＭＯＳトランジスタが１本のゲート電極によって同時に駆動する。したがって、単位面積当たりに配置可能なメモリセルの数を従来よりも増やすことができ、メモリの集積度が向上する。
【００１９】
次に、本実施例の半導体記憶装置の動作を説明する。図２は動作を説明するための図である。図２（ａ）はメモリセルアレイを示す平面レイアウト図であり、図２（ｂ）は図２（ａ）のＡ−Ａ’線に沿って切った断面模式図である。ここでは、説明を簡単にするために、メモリセルアレイのセル数を図２（ａ）の４×８とする。また、メモリセルアレイの上端と下端のワード線を省略している。
【００２０】
はじめに、複数のワード線のうちの１本のワード線１２ａにゲート電圧を印加すると、このワード線１２ａをゲート電極とする、エリア１３ａおよびエリア１３ｂに含まれる２列のＭＯＳトランジスタが全てオン状態となる。それぞれの列に４つのＭＯＳトランジスタがある。続いて、複数のビット線のうち１本のビット線２１ａに電圧を印加すると、２ビットセル領域２ｂ、２ｄに設けられた４つのＭＯＳトランジスタのソース・ドレイン間に電圧がかかる。
【００２１】
このとき、ゲート電極とソース・ドレイン間との両方に電圧が印加されるＭＯＳトランジスタは、２ビットセル領域２ｂのエリア１３ｂの列に位置するものだけである。このＭＯＳトランジスタでは、ソース・ドレイン間となる、シリコン基板１の表面に垂直な方向に電流が流れる。そして、コンタクトプラグ３１ａに接続されたキャパシタ(不図示)の充放電がビット線２１ａを介して行われる。これにより、所定のメモリセルのキャパシタへのデータの書き込み、およびキャパシタからのデータの読み出しが可能となる。
【００２２】
上述のようにして、ワード線およびビット線をそれぞれ１本ずつ選択して電圧を印加することにより、一義的に定まる１個のキャパシタの充放電を行うことが可能となる。所定のキャパシタの充放電を行うためにワード線とビット線を選択する動作は従来のＤＲＡＭも同様であるが、本実施例では、１本のワード線にゲート電圧を印加すれば、２列分のトランジスタを同時にオンさせることができる。そのため、メモリセル１個当たりの占有面積が小さくなり、従来と同じデザインルールでメモリセルの集積度が向上するという利点がある。
【００２３】
次に、本実施例の半導体記憶装置の製造方法を説明する。図３Ａから図３Ｌは本実施例の半導体記憶装置の製造方法を示す断面模式図である。なお、各図において、左側はメモリセルアレイにおけるゲート電極のパターン長手方向に垂直方向の断面であり、右側がゲート電極のパターン長手方向に平行な方向の断面である。
【００２４】
はじめに、ｐ型のシリコン基板１の表面を熱酸化して厚さ約１０ｎｍの酸化膜２４を形成した後、Ａｓなどのｎ型不純物をイオン注入し、ソース・ドレイン領域となるｎ型拡散領域３ａ、３ｂをシリコン層を挟むようにして形成する。ここでは、ｎ型不純物をシリコン基板１にイオン注入する際、加速エネルギーやイオン種を変えることで、シリコン基板１の表面からの深さが異なる不純物拡散領域を上記２層形成する。そして、ｎ型拡散領域３ａ、３ｂに挟み込まれたシリコン層がｐ型活性領域４となる。続いて、化学気相成長（ＣＶＤ）法により厚さ１００ｎｍ程度の第１のシリコン窒化膜４２を堆積させ、フォトリソグラフィによって第１のシリコン窒化膜４２上に第１のフォトレジストパターン３５を形成する（図３Ａ）。
【００２５】
そして、第１のフォトレジストパターン３５をマスクとして第１のシリコン窒化膜４２に対してドライエッチングを行う。さらに、第１のフォトレジストパターン３５をアッシング等によって除去した後、第１のシリコン窒化膜４２をマスクとしてシリコン基板１を深さ３００ｎｍ程度ドライエッチングし、溝状のパターンをシリコン基板１に形成する（図３Ｂ）。このとき、溝状のパターンをｎ型拡散領域３ａを貫通させる。
【００２６】
次に、第１のシリコン酸化膜２５をＣＶＤ法により堆積させた後、化学機械研磨（ＣＭＰ）法によって第１のシリコン窒化膜４２上の第１のシリコン酸化膜２５を除去し、その上に第２のフォトレジストパターン３６を形成する。そして、第２のフォトレジストパターン３６をマスクとして、ゲート電極が形成される溝部のみ第１のシリコン酸化膜２５に対してドライエッチングを行い、溝の底に約１００ｎｍの第１のシリコン酸化膜２５を残す（図３Ｃ）。このとき、図３Ｃの左側に示すように、第１のシリコン酸化膜２５の上端の高さをｎ型拡散領域３ａの上面に一致させる。
【００２７】
続いて、シリコン基板１に対して熱酸化などを行ってゲート絶縁膜(極めて薄いため図に示していない)を形成した後、リンをドープしたポリシリコン膜４１をＣＶＤ法により堆積させる。このポリシリコン膜４１に対してドライエッチングを行うことで、図３Ｄに示すように、サイドウォールを形成する。さらに、図３Ｅに示すように、スパッタリング法で厚さ約１２０ｎｍのコバルト膜５１を堆積させる。
【００２８】
その後、７００℃程度のＲＴＡ(Rapid Thermal Annealing)によってコバルト膜５１とポリシリコン膜４１を反応させ、コバルトシリサイド５２を形成する。続いて、塩酸、過酸化水素水および純水の混合液（例えば、塩酸：過酸化水素水：純水の混合比が１：１：５で液温が７０℃程度）等の酸性の薬液で未反応のコバルト膜５１を除去する（図３Ｆ）。
【００２９】
次に、図３Ｇに示すように、フッ化水素（ＨＦ）を含む薬液で余分なコバルトシリサイド５２を除去した後、再度８００℃程度のＲＴＡを行ってコバルトシリサイド５２を結晶化させる。このとき、コバルトシリサイド５２の上端の高さがｎ型拡散領域３ｂの下面になるようにする。続いて、ＣＶＤ法によって第２のシリコン酸化膜２６を堆積させた後、ＣＭＰ法によって第１のシリコン窒化膜４２上の余分な第２のシリコン酸化膜２６を除去する（図３Ｈ）。その後、第１のシリコン窒化膜４２を１６０℃の燐酸によるウェットエッチングで除去した後、新たに第２のシリコン窒化膜４３をＣＶＤ法によって堆積させる。そして、第２のシリコン窒化膜４３上に第３のフォトレジストパターン３７を形成する（図３Ｉ）。
【００３０】
次に、第３のフォトレジストパターン３７をマスクとして第２のシリコン窒化膜４３に対してドライエッチングを行う。第３のフォトレジストパターン３７をアッシング等によって除去した後、第２のシリコン窒化膜４３をマスクとしてシリコン基板１に対してドライエッチングを行い、ｎ型拡散領域３ａに達する開口６１を形成する（図３Ｊ）。
【００３１】
次に、第２のシリコン窒化膜４３を１６０℃の燐酸によるウェットエッチングで除去した後、図３Ｋに示すように、ＣＶＤ法によって第３のシリコン酸化膜２７および第３のシリコン窒化膜４４を順に堆積させる。続いて、第３のシリコン窒化膜４４の上に、層間膜となる第４のシリコン酸化膜２８をＣＶＤ法によって堆積させる。その後、従来と同様の手法により、ｎ型拡散領域３ａ、３ｂのそれぞれに達する開口を形成した後、ビット線に接続するためのコンタクトプラグ３２とキャパシタに接続するためのコンタクトプラグ３１を形成し（図３Ｌ）、図に示さないビット線、キャパシタおよびアルミ配線を順次形成する。
【００３２】
本実施例の半導体記憶装置の製造方法によれば、ワード線を共有する複数の縦型構造のＭＯＳトランジスタが同時に形成される。
【００３３】
なお、シリコン窒化膜の除去は、１６０℃の燐酸以外の方法であってもよい。また、本実施例では、コバルトシリサイド５２の下端の高さをｎ型拡散領域３ａの上面に合わせ、コバルトシリサイド５２の上端の高さをｎ型拡散領域３ｂの下面に合わせたが、トランジスタの目標特性に対応してそれぞれの位置をずらしてもよい。例えば、コバルトシリサイド５２をｎ型拡散領域３ａ、３ｂにオーバーラップさせれば、トランジスタの駆動速度がより速くなる。また、コバルトシリサイド５２がｎ型拡散領域３ａ、３ｂにかからないようなオフセット構造にすれば、トランジスタのオフリーク電流が小さくなる。
【実施例２】
【００３４】
実施例１では、メモリセルの平面形状が方形であり、それに対応してＭＯＳトランジスタのｐ型活性領域における、基板表面に平行な断面が矩形であった。これに対して、本実施例の半導体記憶装置では、メモリセルの平面形状が平行四辺形であり、それに伴ってｐ型活性領域における、基板表面に平行な断面が平行四辺形になっている。
【００３５】
本実施例の半導体記憶装置の構成を説明する。図４（ａ）はメモリセルアレイを示す平面レイアウト図であり、図４（ｂ）は図４（ａ）のＡ−Ａ’線に沿って切った断面模式図である。
【００３６】
図４（ａ）に示すように、２ビットセル領域８０の平面形状は平行四辺形であり、１ビット分のメモリセルの平面形状も平行四辺形となる。それに伴って、ｎ型拡散領域３およびｐ型活性領域４における、基板表面に平行な断面も平行四辺形になるが、図４（ａ）のＡ−Ａ’線に沿って切った断面の形状は実施例１と同様になる。そのため、ＭＯＳトランジスタの駆動およびキャパシタの充放電の方法については、実施例１と同様となり、ここではその詳細な説明を省略する。
【００３７】
また、図４（ａ）に示すように、ビット線８１の平面形状が直線状になっている。メモリセルの平面形状を平行四辺形とすることで、同一ビット線に接続するためのコンタクトプラグ３１を直線で結ぶことが可能となるからである。実施例１ではビット線の平面形状が波型であったのに対して、本実施例のビット線８１は平面形状が直線状になっている。これにより、ビット線のパターニングが容易になるという効果を奏する。
【００３８】
さらに、本実施例において、表面の面方位が（１１０）面となるシリコン基板を使用し、メモリセルの領域の各パターン側面が（１１１）面と等価な面方位を有するようにする。この場合、シリコンの（１１１）面はアンモニア等を用いたウェットエッチングにより容易に平坦化できるため、ｎ型拡散領域３およびｐ型活性領域４の形状のばらつきが従来よりも小さくなる。その結果、各ＭＯＳトランジスタの形状を安定して形成でき、基板内におけるＭＯＳトランジスタの特性ばらつきが小さくなるという効果が得られる。
【００３９】
なお、実施例１および実施例２ではＤＲＡＭの場合で説明したが、ＰＲＡＭ（Phase change RAM）やＦｅＲＡＭ（Ferroelectric RAM）の半導体記憶装置に本発明を適用してもよい。
【図面の簡単な説明】
【００４０】
【図１】実施例１の半導体記憶装置のメモリセルアレイを示す平面レイアウト図および断面模式図である。
【図２】実施例１の半導体記憶装置の動作を説明するための平面図および断面図である。
【図３Ａ】実施例１の半導体記憶装置の製造方法を示す断面模式図である。
【図３Ｂ】実施例１の半導体記憶装置の製造方法を示す断面模式図である。
【図３Ｃ】実施例１の半導体記憶装置の製造方法を示す断面模式図である。
【図３Ｄ】実施例１の半導体記憶装置の製造方法を示す断面模式図である。
【図３Ｅ】実施例１の半導体記憶装置の製造方法を示す断面模式図である。
【図３Ｆ】実施例１の半導体記憶装置の製造方法を示す断面模式図である。
【図３Ｇ】実施例１の半導体記憶装置の製造方法を示す断面模式図である。
【図３Ｈ】実施例１の半導体記憶装置の製造方法を示す断面模式図である。
【図３Ｉ】実施例１の半導体記憶装置の製造方法を示す断面模式図である。
【図３Ｊ】実施例１の半導体記憶装置の製造方法を示す断面模式図である。
【図３Ｋ】実施例１の半導体記憶装置の製造方法を示す断面模式図である。
【図３Ｌ】実施例１の半導体記憶装置の製造方法を示す断面模式図である。
【図４】実施例２の半導体記憶装置のメモリセルアレイを示す平面レイアウト図および断面模式図である。
【図５】従来のＤＲＡＭのメモリセルアレイを示す平面レイアウト図および断面模式図である。
【符号の説明】
【００４１】
３    ｎ型拡散領域
４    ｐ型活性領域
１２    ゲート電極（ワード線）
２１    ビット線
【図１】
2007189008.tif 000003
【図２】
2007189008.tif 000004
【図３Ａ】
2007189008.tif 000005
【図３Ｂ】
2007189008.tif 000006
【図３Ｃ】
2007189008.tif 000007
【図３Ｄ】
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【図３Ｅ】
2007189008.tif 000009
【図３Ｆ】
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【図３Ｇ】
2007189008.tif 000011
【図３Ｈ】
2007189008.tif 000012
【図３Ｉ】
2007189008.tif 000013
【図３Ｊ】
2007189008.tif 000014
【図３Ｋ】
2007189008.tif 000015
【図３Ｌ】
2007189008.tif 000016
【図４】
2007189008.tif 000017
【図５】
2007189008.tif 000018