(57)【要約】【課題】従来の高周波スイッチは、耐電力を大きくするためにスイッチング素子であるFETのゲート幅を大きくするに従い、小電力入力時の通過損失が増加する問題があった。【解決手段】第１の入出力端子と第２の入出力端子との間に第１のスイッチング素子を、第２の入出力端子と第１のスイッチング素子の間とグランドとの間に第２のスイッチング素子を、第１の入出力端子と第１のスイッチング素子の間と第３の入出力端子との間に高周波線路を、第３の入出力端子と高周波線路の間とグランドとの間に第３のスイッチング素子を接続ことで、第１の入出力端子と第３の入出力端子間を高耐電力が必要な通過状態にするとき大電流が流れるFETが存在しないためゲート幅の大きなFETを用いる必要がなく、スイッチの低損失化に有効である。【選択図】図１
2007166596.tif 000002
【特許請求の範囲】
【請求項１】
第１の入出力端子と、
一方が前記第１の入出力端子に接続された第１のスイッチング素子と、
一方が前記第１のスイッチング素子の他方に接続された第２のスイッチング素子と、
前記第２のスイッチング素子の他方に接続された第１のグランドと、
前記第１のスイッチング素子の他方に接続された第２の入出力端子と、
一方が前記第１の入出力端子に接続された高周波線路と、
一方が前記高周波線路の他方に接続された第３のスイッチング素子と、
前記第３のスイッチング素子の他方に接続された第２のグランドと、
前記高周波線路の他方に接続された第３の入出力端子と
を備えたことを特徴とする高周波スイッチ。
【請求項２】
スイッチング素子として電界効果トランジスタを用い、
その電界効果トランジスタの飽和電流が（第３のスイッチング素子）≧（第１のスイッチング素子）≧（第２のスイッチング素子）となるようにされたことを特徴とする請求項１記載の高周波スイッチ。
【請求項３】
前記第１のスイッチング素子と前記第３のスイッチング素子の各々が複数個スイッチング素子を縦続接続して構成されたことを特徴とする請求項１記載の高周波スイッチ。
【請求項４】
前記第１のグランドと前記第２のグランドのうちいずれか一方または両方が直列キャパシタを備えたことを特徴とする請求項１から３の何れか一つに記載の高周波スイッチ。
【請求項５】
前記第１のスイッチング素子と前記第２のスイッチング素子および前記第３のスイッチング素子のうち少なくとも１つが並列インダクタを備えたことを特徴とする請求項１から４の何れか一つに記載の高周波スイッチ。
【請求項６】
高周波線路の電気長を使用周波数において４分の１波長にし、
各インピーダンス値が（第１の入出力端子の電源インピーダンス）＝（第３の入出力端子の電源インピーダンス）＝（高周波線路のインピーダンス）となるようにされたことを特徴とする請求項１から５の何れか一つに記載の高周波スイッチ。
【請求項７】
高周波線路の電気長を使用周波数において４分の１波長にし、
各インピーダンス値が（第３の入出力端子の電源インピーダンス）＝2×（第１の入出力端子の電源インピーダンス）とし、かつ（高周波線路のインピーダンス）＝√2×（第１の入出力端子の電源インピーダンス）となるようにされたことを特徴とする請求項１から５の何れか一つに記載の高周波スイッチ。
【請求項８】
高周波線路が誘電体基板上に形成され、
前記高周波線路以外の構成要素は半導体基板上に形成されたことを特徴とする請求項１から７の何れか一つに記載の高周波スイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高耐電力で、低損失、低コストな高周波スイッチに関するものである。
【背景技術】
【０００２】
図１０は例えば、” Monolithic AlGaN/GaN HEMT SPDT switch” IEEE 12th GaAs Symposium，pp.83-86，2004 に開示された高周波スイッチの回路図である。この回路は、出力端子COMに直列接続された電界効果トランジスタ（Field Effect Transistor，以下FETとよぶ）と、並列接続されたFETと入力端子が2組接続された2極1投スイッチである。この回路は、制御信号端子V1, V2に電圧を印加することでFET Q1〜Q4を通過性または遮断性にし、高周波信号の経路を切り換える。また、直列接続されたFET Q1およびFET Q2のゲート幅を大きくし、その飽和電流を増加させることでスイッチの耐電力を増加させることができる特徴を持つ。
【０００３】
【非特許文献１】Val Kaper , Richard Thompson , Tom Prunty , James R.shealy、” Monolithic AlGaN/GaN HEMT SPDT switch”、IEEE 12th GaAs Symposium-Amsterdam、2004、pp.83-86
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記のような構成で高耐電力スイッチを構成すると、耐電力を大きくするために直列接続されたFETのゲート幅を大きくするに従い、小電力入力時の通過損失が増加する問題があった。例えば、図１０において、IN1-COM間を通過状態にするときに高耐電力が必要とされる場合、FET Q1のゲート幅を大きくする必要があるが、一般にゲート幅の大きいFETは遮断性が悪いため、FET Q1のゲート幅を大きくした場合に、IN1-COM間を遮断状態にして、IN2-COM間が通過状態の時にIN2からの高周波信号がIN1側に漏れ込み、結果としてIN2-COM間の通過損失が増大することになる。この回路は対称であるので、IN2-COM間に高耐電力が必要とされる場合においても同様の問題が生ずる。
【課題を解決するための手段】
【０００５】
この発明に係る高周波スイッチは、
第１の入出力端子と、
一方が前記第１の入出力端子に接続された第１のスイッチング素子と、
一方が前記第１のスイッチング素子の他方に接続された第２のスイッチング素子と、
前記第２のスイッチング素子の他方に接続された第１のグランドと、
前記第１のスイッチング素子の他方に接続された第２の入出力端子と、
一方が前記第１の入出力端子に接続された高周波線路と、
一方が前記高周波線路の他方に接続された第３のスイッチング素子と、
前記第３のスイッチング素子の他方に接続された第２のグランドと、
前記高周波線路の他方に接続された第３の入出力端子とを備える。
【発明の効果】
【０００６】
この発明によれば、第１の入出力端子と第３の入出力端子間にFETの代わりに高周波線路設けているので、第１の入出力端子と第３の入出力端子間を通過状態にし、高耐電力が必要とされる場合において、大きな電流が流れるFETが存在しないためゲート幅の大きなFETを用いる必要がなく、スイッチの低損失化に有効である。
【発明を実施するための最良の形態】
【０００７】
実施の形態１．
図１はこの発明の実施の形態1による高周波スイッチの構成を示す回路図である。１ａは第１の入出力端子、１ｂは第２の入出力端子、１ｃは第３の入出力端子、２ａは第１のFET、２ｂは第２のFET、２ｃは第３のFET、３は高周波線路、４ａは第１の制御信号端子、４ｂは第２の制御信号端子、５ａは第１の抵抗、５ｂは第２の抵抗、５ｃは第３の抵抗、６ａは第１のグランド、６ｂは第２のグランドである。
【０００８】
なお、この実施の形態において、高周波線路３の電気長を使用周波数の４分の１波長にし、第１の入出力端子１ａの電源インピーダンスをＺ１ａ、第３の入出力端子の電源インピーダンスをＺ１ｃ、高周波線路３のインピーダンスをＺ３とすると
Ｚ１ａ＝Ｚ１ｃ＝Ｚ３
となるようにされている。
また、第１のFETの飽和電流をＩ2a、第２のFETの飽和電流をＩ2b、第３のFET２ｃの飽和電流をＩ2cとすると、
Ｉ2c ≧ I2a≧Ｉ2b
となるようにされている。
【０００９】
まず、FETの動作について説明する。
FETは、制御信号端子にドレイン電圧およびソース電圧と同電位の電圧を印加すると、オン状態になり、高周波において等価的に抵抗とみなすことができる（以下、これをオン抵抗とよぶ）。一方、制御信号端子にピンチオフ電圧以下の直流信号が印加された場合、オフ状態になり、高周波において等価的に容量とみなすことができる（以下、これをオフ容量とよぶ）。
【００１０】
次にこの発明の実施の形態１による高周波スイッチの動作について説明する。
図２に、第１のFET２ａおよび第３のFET２ｃをオン状態、第２のFET２ｂをオフ状態とした時の等価回路を示す。7aは第１のFET２ａのオン抵抗、7cは第３のFET２ｃのオン抵抗、8bは第２のFET２ｂのオフ容量である。このとき、第１の入出力端子１ａと第２の入出力端子１ｂの間が通過状態となり、第１の入出力端子１ａと第３の入出力端子１ｃの間が遮断状態となる。
【００１１】
図３に、第１のFET２ａおよび第３のFET２ｃをオフ状態、第２のFET２ｂをオン状態とした時の等価回路を示す。8aは第１のFET２ａのオフ容量、8cは第３のFET２ｃのオフ容量、7bは第２のFET２ｂのオン抵抗である。このとき、第１の入出力端子１ａと第２の入出力端子１ｂの間が遮断状態となり、第１の入出力端子１ａと第３の入出力端子１ｃの間が通過状態となる。
【００１２】
この発明の実施の形態１によれば、第１の入出力端子１ａ−第３の入出力端子１ｃ間を通過状態にするときに高耐電力が必要とされる場合において、大きな電流が流れるFETが存在しないためゲート幅の大きなFETを用いる必要がなく、スイッチの低損失化に有効である。
【００１３】
また、高周波線路３の電気長を使用周波数の４分の１波長にしているので、第１の入出力端子１ａと第２の入出力端子１ｂの間が通過状態にされ、第１の入出力端子１ａと第３の入出力端子１ｃの間が遮断状態とされたときに第１の入出力端子１ａから第３の入出力端子１ｃに漏れ込む高周波信号を少なくすることができ遮断特性が向上する。
【００１４】
さらに第１の入出力端子１ａの電源インピーダンスＺ１ａ、第３の入出力端子１ｃの電源インピーダンスＺ１ｃ、高周波線路３のインピーダンスＺ３の関係が
Ｚ１ａ＝Ｚ１ｃ＝Ｚ３
となるようにされているので、高周波回路のインピーダンス整合性がとれ、高耐電力と低損失化に有効である。
【００１５】
図４は図１に示す高周波スイッチを基板上に形成した時の外観を示す斜視図である。この図において、９ａ、９ｂはグランド端子、１０ａ、１０ｂはワイヤ、１１は半導体基板、１２は誘電体基板、１３はバイアス線路、１４はグランドである。
【００１６】
この図４では、占有面積の大きな高周波線路３が安価な誘電体基板１２に形成され、高周波線路３以外の構成要素が半導体基板１１上に形成される様に構成され、誘電体基板１２上の高周波線路３と半導体基板１１上の第１の入出力端子１ａおよび第３の入出力端子１ｃとがワイヤ１０ａ、１０ｂで接続されている。このように構成することにより、半導体基板１１の面積を小さくできるため、スイッチの低コスト化に有効である。
【００１７】
上記実施の形態では高周波線路の電気長を使用周波数において４分の１波長にし、第１の入出力端子１ａの電源インピーダンスＺ１ａ、第３の入出力端子の電源インピーダンスＺ１ｃ、高周波線路３のインピーダンスＺ３の関係が
Ｚ１ａ＝Ｚ１ｃ＝Ｚ３
となるようにされているが、
高周波線路の電気長を所要周波数において４分の１波長にし、第１の入出力端子１ａの電源インピーダンスＺ１ａ、第３の入出力端子の電源インピーダンスＺ１ｃ、高周波線路３のインピーダンスＺ３の関係が
Ｚ１ｃ＝2×Ｚ１ａ、
Ｚ３＝√2×Ｚ１ａ
となるようにされても高周波回路のインピーダンスの整合性がとれ、同様の効果を奏する。
【００１８】
実施の形態２．
図５はこの発明の実施の形態２による高周波スイッチの構成を示す図である。１ａは第１の入出力端子、１ｂは第２の入出力端子、１ｃは第３の入出力端子、２ａおよび２ｄは縦続接続された第１のFET、２ｂは第２のFET、２ｃおよび２ｅは縦続接続された第３のFET、３は高周波線路、４ａは第１の制御信号端子、４ｂは第２の制御信号端子、５ａは第１の抵抗、５ｂは第２の抵抗、５ｃは第３の抵抗、５ｄは第４の抵抗、５ｅは第５の抵抗、６ａは第１のグランド、６ｂは第２のグランドである。
【００１９】
次にこの発明の実施の形態２による高周波スイッチの動作について説明する。
図６に、縦続接続された第１のFET２ａ、２ｄおよび縦続接続された第３のFET２ｃ、２ｅをオン状態、第２のFET２ｂをオフ状態とした時の等価回路を示す。7a、7dは縦続接続された第１のFET２ａ、２ｄのオン抵抗、7c、7eは縦続接続された第３のFET２ｃ、２ｅのオン抵抗、8bは第２のFET２ｂのオフ容量である。このとき、第１の入出力端子１ａと第２の入出力端子１ｂが通過状態となり、第１の入出力端子１ａと第３の入出力端子１ｃが遮断状態となる。
【００２０】
図７に、縦続接続された第１のFET２ａ、２ｄおよび縦続接続された第３のFET２ｃ、２ｅをオフ状態、第２のFET２ｂをオン状態とした時の等価回路を示す。8a、8dは縦続接続された第１のFET２ａ、２ｄのオフ容量、8c、8eは縦続接続された第３のFET２ｃ、２ｅのオフ容量、7bは第２のFET２ｂのオン抵抗である。このとき、第１の入出力端子１ａと第２の入出力端子１ｂが遮断状態となり、第１の入出力端子１ａと第３の入出力端子１ｃが通過状態となる。
【００２１】
この発明の実施の形態２によれば、第１の入出力端子１ａ−第２の入出力端子１ｃ間を通過状態にするときに高耐電力が必要とされる場合において、大きな電流が流れるFETが存在しないためゲート幅の大きなFETを用いる必要がなく、スイッチの低損失化に有効である。さらに、第１のFETおよび第３のFETに高電圧がかかるが、これはいずれも複数のFETが縦続接続されて構成されているために、それぞれ分圧され、FETにかかる電圧を低くすることができる。この実施の形態２では縦続接続の数を２とした場合について述べたが、この数を増やすことで分圧による低電圧化の効果を大きくすることができる。
【００２２】
実施の形態３．
図８はこの発明の実施の形態３による高周波スイッチの構成を示す図である。１５ａ、１５ｂは直列キャパシタであり、それぞれ第１のグランド６ａと、第２のFET２ｂとの間および第２のグランド６ｂと、第３のFET２ｃとの間に設けられている。
【００２３】
この発明の実施の形態３によれば、スイッチング素子とグランドとの間、即ち第１のグランド６ａと、第２のFET２ｂとの間および第２のグランド６ｂと、第３のFET２ｃとの間の寄生インダクタンスと直列キャパシタ１５ａ、１５ｂが直列共振することによって寄生インダクタンスを打ち消すことができ、スイッチの低損失化および高アイソレーション化に有利である。
【００２４】
実施の形態４．
図９はこの発明の実施の形態４による高周波スイッチの構成を示す図である。１６ａ、１６ｂ、１６ｃは並列インダクタであり、それぞれ第１のFET２ａ、第２のFET２ｂ、第３のFET２ｃに並列接続されている。
【００２５】
この発明の実施の形態４によれば、スイッチング素子が呈するオフ容量とスイッチング素子と並列接続された並列インダクタが並列共振することによってスイッチング素子がオフ時の遮断性を高くすることができ、スイッチの低損失化および高アイソレーション化に有利である。
【００２６】
また、各実施の形態では、スイッチング素子にFETを用いた場合について述べたが、スイッチング素子としてPINダイオードやバラクタダイオード、MEMSスイッチを用いても良い。
【００２７】
また、実施の形態２〜４においても、実施の形態１と同様に占有面積の大きな高周波線路が安価な誘電体基板に形成され、高周波線路以外の構成要素が半導体基板上に形成される様に構成され、誘電体基板上の高周波線路と半導体基板上の第１の入出力端子および第３の入出力端子とがワイヤで接続されるように構成することにより、半導体基板の面積を小さくでき、高周波スイッチの低コスト化に有効である。
【００２８】
また、さらに実施の形態２〜４においても、実施の形態１と同様に高周波線路の電気長を使用周波数において４分の１波長にし、第１の入出力端子１ａの電源インピーダンスＺ１ａ、第３の入出力端子の電源インピーダンスＺ１ｃ、高周波線路３のインピーダンスＺ３の関係が
Ｚ１ａ＝Ｚ１ｃ＝Ｚ３
または
Ｚ１ｃ＝2×Ｚ１ａ、
Ｚ３＝√2×Ｚ１ａ
となるようにすることにより、高周波回路のインピーダンス整合性がとれ、高耐電力と低損失化に有効である。
【産業上の利用可能性】
【００２９】
この発明は低損失で高耐電力の高周波スイッチを実現できるので、無線通信機器のアンテナに適用された場合は、低損失で大電力のアンテナが使用可能となる。
【図面の簡単な説明】
【００３０】
【図１】この発明の実施の形態１による高周波スイッチの構成を示す回路図である。
【図２】図１の第１のFETおよび第３のFETをオン状態、第２のFETをオフ状態とした時の等価回路図である。
【図３】図１の第１のFETおよび第３のFETをオフ状態、第２のFETをオン状態とした時の等価回路図である。
【図４】図１の高周波スイッチの構成外観を示す斜視図である。
【図５】この発明の実施の形態２による高周波スイッチの構成を示す回路図である。
【図６】図５の第１のFETおよび第３のFETをオン状態、第２のFETをオフ状態とした時の等価回路図である。
【図７】図５の第１のFETおよび第３のFETをオフ状態、第２のFETをオン状態とした時の等価回路図である。
【図８】この発明の実施の形態３による高周波スイッチの構成を示す回路図である。
【図９】この発明の実施の形態４による高周波スイッチの構成を示す回路図である。
【図１０】従来の高周波スイッチの回路図である。
【符号の説明】
【００３１】
１ａ：第１の入出力端子、１ｂ：第２の入出力端子、１ｃ：第３の入出力端子、２ａ、２ｄ：第１のFET、２ｂ：第２のFET、２ｃ、２ｅ：第３のFET、３：高周波線路、４ａ：第１の制御信号端子、４ｂ：第２の制御信号端子、５ａ：第１の抵抗、５ｂ：第２の抵抗、５ｃ：第３の抵抗、５ｄ：第４の抵抗、５ｅ：第５の抵抗、６ａ：第１のグランド、６ｂ：第２のグランド、７ａ、７ｄ：第１のFET２ａ、２ｄのオン抵抗、７ｂ：第２のFET２ｂのオン抵抗、７ｃ、７ｅ：第３のFET２ｃ、２ｅのオン抵抗、８ａ、８ｄ：第１のFET２ａ、２ｄのオフ容量、８ｂ：第２のFET２ｂのオフ容量、８ｃ、８ｅ：第３のFET２ｃ、２ｅのオフ容量、９ａ、９ｂ：グランド端子、１０ａ、１０ｂ：ワイヤ、１１：半導体基板、１２：誘電体基板、１３：バイアス線路、１４：グランド、１５ａ、１５ｂ：直列キャパシタ、１６ａ、１６ｂ、１６ｃ：並列インダクタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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