(57)【要約】【課題】本発明の主な目的は、貫通電極の位置が精度良く規制された半導体装置およびその製造方法を提供する。【解決手段】本形態の半導体装置１０Ａは、半導体基板１１の上面に活性領域２０が形成され、この活性領域２０は、絶縁物が埋め込まれたトレンチ２４により囲まれている。また、半導体基板１１を貫通して設けた貫通孔１５は、その側面がトレンチ２４に接触するように形成されている。貫通孔１５の内部には、銅等の導電材料から成る貫通電極１６が形成される。半導体基板１１の下面に形成された裏面電極１９は、この貫通電極１６を介して活性領域２０と接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の主面に形成された活性領域と、前記活性領域を包囲するように前記半導体基板の主面に形成されたトレンチと、前記半導体基板を貫通して設けた貫通孔と、前記貫通孔の内部に形成されて前記活性領域と電気的に接続された貫通電極とを具備し、
前記貫通孔の側面の少なくとも一部は、前記トレンチに接触することを特徴とする半導体装置。
【請求項２】
前記貫通電極は、前記貫通孔の内壁を被覆する絶縁膜の内部に形成され、
前記絶縁膜の一部が、前記トレンチに接触することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記貫通電極は、前記貫通孔の内壁に直に形成され、
前記貫通電極の一部が、前記トレンチに接触することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記トレンチの内部には、前記半導体基板とはエッチング性が異なる絶縁物が埋設されることを特徴とする請求項１記載の半導体装置。
【請求項５】
半導体基板の主面に形成された活性領域と、前記活性領域を素子分離する分離領域と、前記半導体基板を貫通して設けた貫通孔と、前記貫通孔の内部に形成されて前記活性領域と電気的に接続された貫通電極とを具備し、
前記分離領域よりも外側に位置する前記半導体基板の主面の一領域を囲むようにトレンチを設け、
前記貫通孔は、前記トレンチにより囲まれる前記一領域の内部に形成されることを特徴とする半導体装置。
【請求項６】
前記貫通電極は、前記貫通孔の内壁を被覆する絶縁膜の内部に形成され、
前記絶縁膜の一部が、前記トレンチに接触することを特徴とする請求項５記載の半導体装置。
【請求項７】
前記貫通電極は、前記貫通孔の内壁に直に形成され、
前記貫通電極の一部が、前記トレンチに接触することを特徴とする請求項５記載の半導体装置。
【請求項８】
前記トレンチの内部には、前記半導体基板とはエッチング性が異なる絶縁物が埋設されることを特徴とする請求項５記載の半導体装置。
【請求項９】
前記半導体基板の主面にトレンチを設けて、前記トレンチに絶縁物を埋設する工程と、
前記トレンチにより絶縁分離された半導体基板の前記主面に活性領域を形成する工程と、
前記半導体基板を貫通する貫通孔を設ける工程と、
前記活性領域と電気的に接続された貫通電極を、前記貫通孔の内部に形成する工程とを具備し、
前記貫通孔を設ける工程では、前記貫通孔の側面の少なくとも一部が、前記トレンチに埋設された前記絶縁物に接触することを特徴とする半導体装置の製造方法。
【請求項１０】
前記トレンチに埋設された前記絶縁物により、前記貫通孔の位置を規制することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
半導体基板の主面に、分離領域により素子分離された活性領域を形成する工程と、
前記半導体基板を貫通する貫通孔を形成し、前記活性領域と接続された貫通電極を前記貫通孔の内部に形成する工程とを具備し、
前記分離領域よりも外側に位置する前記半導体基板の主面の一領域を囲むようにトレンチを設け、
前記貫通孔を前記一領域の内部に形成することを特徴とする半導体装置の製造方法。
【請求項１２】
前記貫通孔の側面が、前記トレンチに埋設された絶縁物に接触することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記トレンチは、前記分離領域から離間して設けられることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１４】
前記トレンチは、前記分離領域に隣接して設けられることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１５】
半導体材料より成る実装基板であり、前記実装基板の表面と裏面には、電気的に接続される表面電極と裏面電極が設けられ、前記表面電極と前記裏面電極との間には、貫通孔が設けられ、この貫通孔に形成された導電材料により前記表面電極と前記裏面電極が電気的に接続され、
前記貫通孔の周囲には、少なくともどちらか一方の実装基板の面から内部に渡り、エッチング障壁が形成されることを特徴とする実装基板。
【請求項１６】
前記裏面電極または前記裏面電極の何れか一方には、シリコンから成る半導体装置が実装され、他方は外部接続電極となることを特徴とする請求項１５記載の実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、貫通電極を具備する半導体装置、半導体装置の製造方法および実装基板に関する。
【背景技術】
【０００２】
従来から、ＣＳＰ（Chip Scale Package）の一種として、ＢＧＡ（Ball Grid Array）型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半田等の金属部材からなるボール状の導電端子をインターポーザー（実装基板）の主面上に格子状に複数配列し、パッケージの他の面上に搭載される半導体チップと電気的に接続したものである。
【０００３】
そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに接続することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。
【０００４】
このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Small Outline Package）やＱＦＰ（Quad Flat Package）等の他の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。
【０００５】
しかしながら、上述したＢＧＡ型の半導体装置では、インターポーザーを用いるので、更なる小型化が困難である問題等があった。このような問題点を克服するために、半導体基板を貫通する貫通電極を有する半導体装置が開発された（特許文献１）。貫通電極を採用することにより、通常は使用しない半導体基板の裏面を、裏面電極として用いて信号のやりとりを行うことができる。
【０００６】
図９を参照して、貫通電極を具備する従来の半導体装置の製造方法を説明する。図９（Ａ）から図９（Ｄ）は、従来の半導体装置の製造工程を示す断面図である。
【０００７】
図９（Ａ）を参照して、先ず、半導体基板１００の主面（ここでは下面）には、拡散工程により所定の電気回路が構成されている。また半導体基板１００の下面は、シリコン酸化膜等から成る絶縁層１０１が形成され、絶縁層１０１の表面には、電気回路と接続されたパッド電極１０２が形成されている。半導体基板１００は、接着材１０３を介して支持板１０４に固着されている。
【０００８】
半導体基板１００の他主面（ここでは上面）を、レジスト１０５を介してドライエッチングすることにより、半導体基板１００を貫通する貫通孔１０６が形成される。シリコン酸化膜等から成る絶縁層１０１は、シリコンのエッチングガスでは、エッチングされにくい選択性のあるエッチャントを採用している。従って、半導体基板１００の下面までドライエッチングを行うと、絶縁層１０１の上面にて縦方向へのエッチングが遅くなり、エッチングは横方向に進行する。結果的に、部分的に貫通孔１０６の幅が広くなる凹部１０７が形成される。
【０００９】
図９（Ｂ）を参照して、次に、更にドライエッチングを行うことで、絶縁層１０１をエッチングして、貫通孔１０６の底面にパッド電極１０２を露出させる。
【００１０】
図９（Ｃ）を参照して、次に、シリコン酸化膜から成る絶縁膜１０８を、貫通孔１０６の内壁および半導体基板１００の上面に形成する。その後に、貫通孔１０６の底面を被覆する絶縁膜１０８を取り除き、パッド電極１０２の上面を、貫通孔１０６の内部に露出させる。
【００１１】
図９（Ｄ）を参照して、次に、貫通孔１０６の内壁および半導体基板１００の上面を、金属膜により被覆する。このことにより、貫通孔１０６の内壁には、貫通電極１１０が形成され、半導体基板１００の上面には、裏面電極１０９が形成される。
【００１２】
上記工程により、半導体基板１００を貫通する貫通電極１１０を具備する半導体装置が形成される。
【特許文献１】特開２００５−２３５８５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述した半導体装置およびその製造方法では、貫通電極１１０が形成される貫通孔１０６の平面的な大きさが大きくなり、半導体装置の小型化が阻害される問題があった。具体的には、上述工程により製造される貫通孔１０６は、オーバーエッチングにより凹部１０７が形成されるので、部分的に幅が広くなってしまう。従って、貫通電極を具備する半導体装置を設計する際には、凹部１０７が形成されることで貫通孔１０６が大型化することも考慮する必要があった。このことが半導体装置の小型化を阻害していた。
【００１４】
また、前述したインターポーザは、プリント基板、セラミック基板、フレキシブルシート等の材料で構成されているが、実装されるＳｉチップとの熱膨張係数の違いを無くすために、Ｓｉから成るインターポーザが考えられている。このＳｉインターポーザも貫通電極を採用することで、従来の多層基板を実現できる。しかしながら前述したように、凹部１０７が必然的に形成されるため、インターポーザの小型化が阻害されている。
【００１５】
本発明は、上記問題点を鑑みてなされ、本発明の主な目的は、貫通電極の位置が精度良く規制された半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、半導体基板の主面に形成された活性領域と、前記活性領域を包囲するように前記半導体基板の主面に形成されたトレンチと、前記半導体基板を貫通して設けた貫通孔と、前記貫通孔の内部に形成されて前記活性領域と電気的に接続された貫通電極とを具備し、前記貫通孔の側面の少なくとも一部は、前記トレンチに接触することを特徴とする。
【００１７】
更に、本発明の半導体装置は、半導体基板の主面に形成された活性領域と、前記活性領域を素子分離する分離領域と、前記半導体基板を貫通して設けた貫通孔と、前記貫通孔の内部に形成されて前記活性領域と電気的に接続された貫通電極とを具備し、前記分離領域よりも外側に位置する前記半導体基板の主面の一領域を囲むようにトレンチを設け、前記貫通孔は、前記トレンチにより囲まれる前記一領域の内部に形成されることを特徴とする。
【００１８】
本発明の半導体装置の製造方法は、前記半導体基板の主面にトレンチを設けて、前記トレンチに絶縁物を埋設する工程と、前記トレンチにより絶縁分離された半導体基板の前記主面に活性領域を形成する工程と、前記半導体基板を貫通する貫通孔を設ける工程と、前記活性領域と電気的に接続された貫通電極を、前記貫通孔の内部に形成する工程とを具備し、前記貫通孔を設ける工程では、前記貫通孔の側面の少なくとも一部が、前記トレンチに埋設された前記絶縁物に接触することを特徴とする。
【００１９】
本発明の半導体装置の製造方法は、半導体基板の主面に、分離領域により素子分離された活性領域を形成する工程と、前記半導体基板を貫通する貫通孔を形成し、前記活性領域と接続された貫通電極を前記貫通孔の内部に形成する工程とを具備し、前記分離領域よりも外側に位置する前記半導体基板の主面の一領域を囲むようにトレンチを設け、前記貫通孔を前記一領域の内部に形成することを特徴とする。
【００２０】
本発明の実装基板は、半導体材料より成る実装基板であり、前記実装基板の表面と裏面には、電気的に接続される表面電極と裏面電極が設けられ、前記表面電極と前記裏面電極との間には、貫通孔が設けられ、この貫通孔に形成された導電材料により前記表面電極と前記裏面電極が電気的に接続され、前記貫通孔の周囲には、少なくともどちらか一方の実装基板の面から内部に渡り、エッチング障壁が形成されることを特徴とする。
【発明の効果】
【００２１】
本発明の半導体装置およびその製造方法によれば、貫通電極が内部に形成される貫通孔の側壁の少なくとも一部を、活性領域を区画するトレンチに埋設された絶縁物に当接させている。従って、トレンチに埋設された絶縁物により、図９に示す凹部１０７が形成されることが抑制される。このことにより、貫通孔の大型化が抑制され、半導体装置全体の小型に寄与する。更に、貫通電極と活性領域との距離を短くすることができるので、信号の遅延を抑制し、更に配線抵抗を低減させることができる。
【００２２】
更に、本発明によれば、半導体基板の一領域を囲むトレンチに埋設された絶縁物により、貫通孔の平面的な大きさを正確に規制することができる。即ち、トレンチに埋設された絶縁物がエッチング障壁として機能する。
【００２３】
更に、シリコンから成るインタポーザ（実装基板）でも、貫通孔が形成される場合は、上記したトレンチを設けることにより、上記と同様の効果を得ることができる。従って、インターポーザ（実装基板）の小型化が実現できる。
【発明を実施するための最良の形態】
【００２４】
＜第１の実施の形態＞
図１から図２を参照して、本形態の半導体装置の構成を説明する。
【００２５】
図１（Ａ）は貫通電極を具備する半導体装置１０Ａの断面図であり、図１（Ｂ）はその平面図である。図１（Ｃ）は他の形態の半導体装置１０Ｂの断面図である。
【００２６】
図１（Ａ）を参照して、本形態の半導体装置１０Ａは、半導体基板１１の上面に活性領域２０が形成され、この活性領域２０は、絶縁物が埋め込まれたトレンチ２４により囲まれている。また、半導体基板１１を貫通して設けた貫通孔１５は、その側面がトレンチ２４に接触するように形成されている。貫通孔１５の内部には、銅等の導電材料から成る貫通電極１６が形成される。半導体基板１１の下面に形成された裏面電極１９は、貫通電極１６、再配線、そしてエミッタ電極を介して活性領域２０(ここではエミッタ領域)と接続されている。
【００２７】
活性領域２０は、一般にトランジスタまたはダイオード等の能動素子が形成される領域である。ここでは、活性領域２０にバイポーラトランジスタが形成されている。また、活性領域２０には、ＭＯＳＦＥＴ、ＩＣ、ＬＳＩ、ＣＣＤ、ＭＥＭＳ（Micro Electro Mechanical System）等が形成されても良い。
【００２８】
活性領域２０の具体的な構造は次の通りである。Ｐ型の半導体基板１１の上部には、Ｎ＋型の埋め込み層１２が設けられ、その上にはＮ−型のエピタキシャル層１３が形成されている。更に、エピタキシャル層１３の表面には、Ｐ＋型のベース領域２３、Ｎ＋型のコレクタコンタクト領域２１が形成されている。ベース領域２３の上部には、Ｎ型のエミッタ領域２５が形成されている。また、コレクタコンタクト領域２１は、エピタキシャル層１３の表面から埋め込み層１２に到達するまで形成されている。
【００２９】
上記したベース領域２３、コレクタコンタクト領域２１、エミッタ領域２５は、各々が、ベース電極２６Ｂ、コレクタ電極２６Ｃ、エミッタ電極２６Ｅと接続される。これら各領域と各電極とは、エピタキシャル層１３の上面を被覆する絶縁膜１４に設けた開口部を介して接続されている。
【００３０】
ここでは、１層のメタル配線が示されているが、多層のメタル配線が形成されても良い。特にＩＣ、ＬＳＩ等は、多層のメタル配線が実現される。この配線は、通常は、パシベーション膜により被覆される。ここでは、貫通電極１６は、活性領域上の１層目のメタルが再配線を介して接続しているが、多層のメタル配線が形成された場合は、上層のメタル配線が貫通電極１６と接続されても良い。
【００３１】
更に、図１（Ｂ）を参照して、ベース電極２６Ｂ、コレクタ電極２６Ｃおよびエミッタ電極２６Ｅは、再配線２２を介してトレンチ２４よりも外側まで延在し、ベースパッド１８Ｂ、コレクタパッド１８Ｃおよびエミッタパッド１８Ｅと接続されている。
【００３２】
トレンチ２４は、エピタキシャル層１３の表面から半導体基板１１に到達するまで延在しており、その内部には絶縁物が埋設されている。トレンチ２４に埋設される絶縁物としては、シリコン酸化物やシリコン窒化物等がある。活性領域２０を囲むようにトレンチ２４は形成され、このことにより活性領域２０が素子分離されている。またトレンチ２４の表面に酸化膜を形成し、中にポリシリコンが埋め込まれたもので素子分離しても良い。
【００３３】
半導体基板１１の上面および裏面は、シリコン酸化膜、シリコン窒化膜または絶縁性樹脂膜から成る絶縁膜１４、２７により被覆されている。半導体基板１１の上面を被覆する絶縁膜１４には、活性領域２０内に設けられたエミッタ領域２５、ベース領域２３およびコレクタコンタクト領域２１が部分的に露出するように、開口部が設けられている。また、絶縁膜２７は、半導体基板１１の下面を全面的に被覆している。ここで、半導体基板１１と裏面電極１９とを絶縁させる必要が無い場合は、絶縁膜２７を省くことができる。例えば、半導体基板がＮ型で半導体基板がコレクタとなり、エミッタとコレクタが接続される場合等が考えられる。
【００３４】
貫通電極１６は、半導体基板１１、エピタキシャル層１３および絶縁膜１４、２７を貫通するように形成された貫通孔１５に埋め込まれた導電材料から成る。貫通電極１６が形成される平面的な位置は、トレンチ２４よりも外側である。ここでは、エミッタパッド１８Ｅの裏面に、貫通電極１６の上端部が当接している。貫通孔１５の側壁は、シリコン酸化膜またはシリコン窒化膜からなる側壁絶縁膜１７により被覆され、側壁絶縁膜１７の内部に貫通電極１６が形成されている。ここでは、貫通孔１５の内部に膜状の貫通電極１６が形成されているが、貫通孔１５に埋め込まれた銅等の導電材料により貫通電極１６が形成されても良い。
【００３５】
本形態では、貫通孔１５の側面の少なくとも一部が、トレンチ２４に埋設された絶縁物に接触している。具体的には、活性領域２０を包囲するように設けられたトレンチ２４の外側の側面に、貫通孔１５の側面の一部が接触している。換言すると、トレンチ２４と貫通孔１５とは、密着して隣接している。更に、ここでは、貫通孔１５の側壁は側壁絶縁膜１７により被覆されているので、側壁絶縁膜１７の一部が、トレンチ２４に埋設された絶縁物に当接している。
【００３６】
図１（Ｂ）を参照して、貫通孔１５は、トレンチ２４の外側に隣接する場所に形成されている。ここでは、四角形の平面的形状の貫通孔１５が形成され、その内部に側壁絶縁膜１７および貫通電極１６が形成されている。貫通孔１５の平面的な形状は４角形以外の形状でも良く、５角形等の他の多角形や円形でも良い。更に、貫通孔１５は、円形のエミッタパッド１８Ｅの下方に形成されている。
【００３７】
ここでは、エミッタパッド１８Ｅが貫通電極１６を介して裏面電極１９と接続され、ベースパッド１８Ｂおよびコレクタパッド１８Ｃの下方には貫通電極１６が形成されない。ベースパッド１８Ｂおよびコレクタパッド１８Ｃは、金属細線が接続されるボンディングパッドとして機能する。ここで、貫通電極１６は、ベースパッド１８Ｂまたはコレクタパッド１８Ｃの下方に形成されても良い。更にまた、後述するように、全てのパッド（エミッタパッド１８Ｅ、ベースパッド１８Ｂ、コレクタパッド１８Ｃ）が、貫通電極１６を介して裏面電極と接続されても良い。
【００３８】
本形態では、貫通孔１５がトレンチ２４に隣接しているので、ドライエッチングにて貫通孔１５を形成する工程に於いて、トレンチ２４によりオーバーエッチングが抑制される。具体的には、図１（Ａ）を参照して、貫通孔１５の側面の右側上部は、トレンチ２４に充填された酸化膜（絶縁物）に接触している。トレンチ２４に充填された酸化物は、貫通電極１６の形成に用いるエッチングガスにエッチングされ難い。従って、トレンチ２４に埋設された酸化物により、横方向（ここでは右方向）へ進むオーバーエッチングが抑制され、背景技術に示したような凹部１０７（図９参照）の形成が防止される。図１（Ｂ）を参照すると、紙面上にて、貫通孔１５の上側辺、下側辺および左側辺へのオーバーエッチングが発生する可能性はあるが、右側辺に関してはトレンチ２４によりオーバーエッチングが抑制されている。このことから、横方向に進行するオーバーエッチングが抑制されるので、貫通孔１５が平面的に大きくなるのを抑制することができる。
【００３９】
更に、本形態では、貫通電極１６が内部に形成される貫通孔１５を、活性領域２０を素子分離するトレンチ２４に接触する位置に形成している。このことにより、エミッタ領域２５と貫通電極１６との距離が短くなるので、活性領域２０の内部に形成されたトランジスタが例えば数ＧＨｚの高周波で動作しても、信号の遅延が抑制される。更に、配線抵抗、寄生インダクタンス等も低減されるので、活性領域２０の内部に形成される素子の特性を向上させることができる。
【００４０】
図１（Ｃ）を参照して、他の形態の半導体装置１０Ｂを説明する。半導体装置１０Ｂの基本的な構成は上述した半導体装置１０Ａと同様であり、相違点は、半導体基板１１の裏面を被覆する絶縁膜２７および側壁絶縁膜１７が省かれた点にある。従って、貫通孔１５の内壁に直に貫通電極１６が当接し、更に、トレンチ２４に埋設された絶縁物にも貫通電極１６は当接する。
【００４１】
側壁絶縁膜１７および絶縁膜２７が省かれることにより、貫通電極１６および裏面電極１９は、半導体基板１１に直に当接する。一方、トランジスタが形成された活性領域２０は、トレンチ２４により素子分離されている。更に、Ｐ型の半導体基板１１とＮ型のエピタキシャル層１３とのＰＮ接合によっても、活性領域２０は素子分離されている。従って、絶縁膜を省いて、貫通電極１６および裏面電極１９を半導体基板１１に直に接触させても、これらの電極は活性領域２０とはショートを引き起こさない。
【００４２】
側壁絶縁膜１７および絶縁膜２７を省くことにより、これらの絶縁膜を形成する工程を省略することが可能となり、歩溜まりが向上される利点がある。具体的には、貫通孔１５の内壁にシリコン酸化膜を形成する場合、熱酸化法またはＣＶＤ法により酸化膜が形成される。しかしながら、酸化膜を形成するこれらの方法では、例えば１０００℃程度に半導体基板１１が加熱される。従って、極めて高温に半導体基板１１が晒されることから、基板の表面に形成された電極に熱応力が作用し、エミッタパッド１８Ｅ等が半導体基板１１から剥離してしまう問題が発生していた。
【００４３】
本形態により、上述した熱酸化法等の加熱を伴う工程の数を低減させることができる。従って、熱応力に起因したエミッタパッド１８Ｅの劣化を防止できるので、製造工程の歩溜まりが向上される。更に、工程数が削減されることから、製造コストを低減することもできる。
【００４４】
ここで、半導体基板１１の裏面、例えば図１（Ａ）では、絶縁膜２７の表面に、また図１（Ｃ）では、半導体基板の裏面に樹脂膜を形成することにより、裏面電極１９の熱膨張・収縮による電極劣化を抑止することができる。
【００４５】
図２を参照して、半導体装置１０Ｃの構成を説明する。図２（Ａ）は半導体装置１０Ｃの平面図であり、図２（Ｂ）は図２（Ａ）のＢ−Ｂ’線での断面図である。半導体装置１０Ｃの基本的な構成は、上述した半導体装置１０Ａと同様である。相違点は、全てのパッドの下方に貫通電極が設けられた点にある。
【００４６】
図２（Ａ）を参照して、本形態では、エミッタパッド１８Ｅ、ベースパッド１８Ｂおよびコレクタパッド１８Ｃの下方に、貫通電極１６Ｅ、貫通電極１６Ｂおよび貫通電極１６Ｃが設けられている。更に、半導体基板１１の裏面には、エミッタパッド１８Ｅ、ベースパッド１８Ｂおよびコレクタパッド１８Ｃと接続された、３つの裏面電極（不図示）が分離して形成されている。
【００４７】
貫通電極１６Ｅ、１６Ｂおよび１６Ｃは、各々が貫通孔１５Ｅ、１５Ｂおよび１５Ｃの内部に形成される。そして、貫通孔１５Ｅ、１５Ｂおよび１５Ｃの少なくとも一部は、活性領域２０を包囲するトレンチ２４の外側に接触している。更に、各貫通孔１５Ｅ、１５Ｂ、１５Ｃの内壁は側壁絶縁膜１７により被覆され、この側壁絶縁膜１７の内部に貫通電極１６Ｅ、１６Ｂ、１６Ｃが形成されている。ここでは、電位が異なる電気信号が通過する複数の貫通電極が設けられるため、各貫通電極と半導体基板１１とは側壁絶縁膜１７、絶縁膜２７により絶縁される必要がある。
【００４８】
本形態では、内部に貫通電極が形成される貫通孔１５Ｅ、１５Ｂ、１５Ｃの側面をトレンチ２４の外側に接触させている。このことにより、活性領域と各貫通電極との距離を短くすることができる。即ち、貫通電極１６Ｅとエミッタ領域２５との距離、貫通電極１６Ｂとベース領域２３との距離、貫通電極１６Ｃとコレクタコンタクト領域２１との距離が短くなる。従って、信号の遅延が抑制され、配線抵抗、寄生インダクタンス等が低減されるので、活性領域２０の内部に形成される素子の特性を向上させることができる。
【００４９】
更に、貫通孔１５Ｅ、１５Ｂ、１５Ｃの側面の一部がトレンチ２４に接触することにより、上述したように、オーバーエッチングが抑制される。具体的には、貫通孔１５Ｅでは、紙面上に於いて、右側の側面のオーバーエッチングが抑制されている。貫通孔１５Ｂでは、紙面上に於いて、下側の側面のオーバーエッチングが抑制されている。貫通孔１５Ｃでは、紙面上に於いて、上側の側面のオーバーエッチングが抑制されている。従って、オーバーエッチングを抑制することにより、貫通孔１５Ｅ、１５Ｂ、１５Ｃの平面的な面積を狭くすることができる。このことが、半導体装置１０Ｃの小型化に寄与する。
【００５０】
図２（Ｂ）を参照して、半導体基板１１の裏面には、上述した貫通電極を介して活性領域と接続された複数の裏面電極が形成される。ここでは、エミッタ裏面電極１９Ｅとコレクタ裏面電極１９Ｃが図示されている。エミッタ裏面電極１９Ｅは、貫通電極１６Ｅを介してエミッタパッド１８Ｅと接続される。コレクタ裏面電極１９Ｃは、貫通電極１６Ｃを介して、コレクタパッド１８Ｃと接続される。また、図示されていないが、半導体基板１１の裏面には、貫通電極１６Ｂを介してベースパッド１８Ｂと接続されたベース裏面電極も形成される。そして、各々の裏面電極は電気的に分離されている。
【００５１】
ここでは、各貫通孔の側壁は側壁絶縁膜１７により被覆され、半導体基板１１の裏面は絶縁膜２７により被覆されている。このようにすることで、各裏面電極同士のショートを防止している。
【００５２】
＜第２の実施の形態＞
図３および図４を参照して、他の形態の半導体装置の構成を説明する。本形態で説明する半導体装置の構成は、基本的には上記した第１の実施の形態と同様であり、相違点はトレンチ２８で包囲される領域の内部に貫通孔１５が形成される点にある。
【００５３】
図３（Ａ）は半導体装置１０Ｄの断面図であり、図３（Ｂ）はその平面図である。図３（Ｃ）は他の形態の半導体装置１０Ｅの断面図である。
【００５４】
図３（Ａ）および図３（Ｂ）を参照して、半導体装置１０Ｄの基本的な構成は図１に示した半導体装置１０Ａと同様であり、相違点は、リング状のトレンチ２８で囲まれる領域に貫通孔１５が形成される点にある。
【００５５】
即ち、半導体基板１１を貫通する貫通孔１５は、トレンチ２８の内側の領域に形成され、貫通孔１５の側壁は側壁絶縁膜１７により被覆されている。そして、側壁絶縁膜１７の内部に貫通電極１６が形成されている。また、貫通電極１６を介して、半導体基板１１上面のエミッタパッド１８Ｅと、半導体基板１１下面の裏面電極１９とが接続されている。
【００５６】
トレンチ２８は、活性領域２０を素子分離するトレンチ２４の外部に位置し、半導体基板１１の表面の一領域を包囲するように形成されている。ここでは、トレンチ２４から離間した部分にトレンチ２８が形成される。トレンチ２８の具体的な大きさは、例えば、幅が１μｍで深さが３μｍ程度であり、４００μｍ×４００μｍの矩形状の領域を包囲するようにリング状に形成されている。
【００５７】
トレンチ２８の内部には、シリコン酸化物やシリコン窒化物等の絶縁物が埋設されている。この絶縁物は、半導体基板１１のドライエッチングに用いるエッチングガスに対して、エッチングされ難い。従って、トレンチ２８が設けられることにより、横方向へのエッチングの進行が素子され、図９に示すような凹部１０７の形成が抑制される。
【００５８】
ここで、活性領域２０はトレンチ２４により素子分離されているが、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜や、ＰＮ接合分離により活性領域２０が分離されても良い。即ち、他の形態の分離領域により、活性領域２０が素子分離されても良い。その理由は、本形態では、活性領域２０を素子分離する領域にて貫通孔１５の平面的な位置を規制する必要がないからである。本形態では、トレンチ２８により、貫通孔１５の平面的な大きさが規制される。
【００５９】
また、トレンチ２８は、必ずしもトレンチ２４から離間した位置に形成される必要はなく、トレンチ２４に密着してトレンチ２８が形成されても良い。この場合は、貫通孔１５の周囲の３辺がトレンチ２８により包囲され、残りの１辺がトレンチ２４により包囲される。
【００６０】
図３（Ｂ）を参照すると、エミッタパッド１８Ｅの下方のみに貫通電極１６が形成されているが、ベースパッド１８Ｂまたはコレクタパッド１８Ｃの下方に貫通電極１６が形成されても良い。
【００６１】
本形態では、トレンチ２８により包囲される領域の内部に貫通孔１５が形成される。従って、貫通孔１５の全ての側面の上部が、トレンチ２８に埋設された絶縁物により囲まれ、ドライエッチングの工程に於いて、横方向へのオーバーエッチングが抑制される。上述した第１の実施の形態では、貫通孔１５の１つの側辺のみに於いてオーバーエッチングが抑制されていた。それに対して本形態では、トレンチ２８により貫通孔１５の全側面が包囲されているので、全ての側面に於いて、図９に示すような凹部１０７の形成が抑制される。従って、貫通孔１５のサイズの大型化を抑制する効果、貫通孔１５の位置を規制する効果を大きくすることができる。
【００６２】
図３（Ｃ）を参照して、他の形態の半導体装置１０Ｅの構成を説明する。半導体装置１０Ｅでは、図３（Ａ）に示した絶縁膜２７および側壁絶縁膜１７が省かれた構成と成っている。このように、絶縁膜２７および側壁絶縁膜１７を形成しなくても、トレンチ２４により活性領域２０は分離されているので、貫通電極１６および裏面電極１９と、活性領域２０とは、ショートしない。また、絶縁膜２７および側壁絶縁膜１７を形成しないことにより、工程数を低減させることができるので、半導体装置１０Ｅの製造コストを安くすることができる。前述したように、半導体基板がＮ型でコレクタとなり、エミッタとコレクタが接続される場合等も適用できる。
【００６３】
図４を参照して、半導体装置１０Ｆの構成を説明する。図４（Ａ）は半導体装置１０Ｆの平面図であり、図４（Ｂ）は図４（Ａ）のＢ−Ｂ’線での断面図である。半導体装置１０Ｆの基本的な構成は、上記した半導体装置１０Ｄと同様であり、相違点は各パッドの下方に貫通電極を設けた点にある。
【００６４】
図４（Ａ）を参照して、半導体装置１０Ｆでは、全てのパッドの下方に貫通電極が形成されている。即ち、エミッタパッド１８Ｅ、ベースパッド１８Ｂおよびコレクタパッド１８Ｃの下方に、貫通電極１６Ｅ、貫通電極１６Ｂおよび貫通電極１６Ｃが形成されている。そして、各貫通電極を介して、エミッタパッド１８Ｅ、ベースパッド１８Ｂおよびコレクタパッド１８Ｃと接続された３つの裏面電極が、半導体基板１１の裏面に設けられている。
【００６５】
ここでは、各貫通電極が内部に形成される貫通孔は、トレンチ２８により形状が規制されている。即ち、各パッドの下方に形成される貫通孔１５Ｅ、１５Ｂ、１５Ｃの形状は、各々がトレンチ２８により包囲される。そして、これら貫通孔１５Ｅ、１５Ｂ、１５Ｃの内部に、貫通電極１６Ｅ、１６Ｂ、１６Ｃが形成されている。また、貫通孔の側壁は側壁絶縁膜１７により被覆されている。
【００６６】
上記のように、トレンチ２８により貫通孔１５Ｅ、１５Ｂ、１５Ｃの位置および大きさを規制することにより、正確な位置に所定の大きさの貫通孔を形成することができる。従って、パッドと貫通電極との相対的な位置がずれてしまうことを防止することができる。
【００６７】
図４（Ｂ）を参照して、ここでは、半導体基板１１の裏面は絶縁膜２７により被覆されている。更に、絶縁膜２７の下面には、貫通電極１６Ｅおよび貫通電極１６Ｃと接続された、エミッタ裏面電極１９Ｅおよびコレクタ裏面電極１９Ｃが形成される。この詳細な構成は、図２（Ｂ）の説明と同様である。
【００６８】
以上は、半導体素子が組み込まれた半導体装置に貫通電極を適用した場合の説明である。以下、図面では省略するが、Ｓｉから成るインターポーザ（実装基板）に関し、簡単に説明する。
【００６９】
例えば、図４を使って説明すれば、半導体基板とエピタキシャル層に代わり、１枚の半導体基板が採用され、実装基板（インターポーザ）となる。この基板は、Ｉ、ＰまたはＮ型で成り、表と裏には、絶縁材料を介して配線パターンや電極が形成される。即ち、半導体基板の表面には表面電極が形成され、裏面には裏面電極が形成される。この実装基板は、あたかも普通のプリント基板の如く、１層または多層で形成される。
【００７０】
この実装基板は、インターポーザであるため、Ｓｉから成る半導体チップがフェイスアップまたはフェイスダウンで実装される。従って、実装基板の表面には、半導体チップの電極と電気的に接続される電極が形成される。また、半導体装置がワイヤにて接続される場合は、半導体装置が載置される領域の周囲に対応する部分の、実装基板の表面にボンディングパッドが形成される。また必要によっては、インターポーザの裏面に外部接続電極が設けられる。
【００７１】
つまり、実装基板の場合は、表面に形成された表面電極と、裏面に形成された裏面電極とを接続する必要があるため、本形態のテーマである貫通電極が形成される。
【００７２】
インターポーザは、基本的には素子が形成されないため、一般的には図４で示されるように基板の表面から内部に渡りリング状のトレンチ２８が形成される。そして貫通孔１５Ｅ等は裏面から穿設され、このトレンチ２８が凹部の形成を防止する防壁となる。よって基板の微細化等の効果が得られる。
【００７３】
＜第３の実施の形態＞
本形態では、図５および図６を参照して、図１に示した半導体装置１０Ａの製造方法を説明する。
【００７４】
図５（Ａ）を参照して、先ず、分離領域であるトレンチ２４を半導体基板１１の上面に形成し、トレンチ２４により包囲される活性領域２０にトランジスタを形成する。トレンチ２４は、エピタキシャル層１３を貫通して半導体基板１１に到達するように、ドライエッチングにより形成される。そして、トレンチ２４の内部は、シリコン窒化物やシリコン酸化物等の絶縁物が埋設される。またトレンチ内面を酸化膜で覆い、中にポリＳｉを埋め込んでも良い。
【００７５】
活性領域２０の製造方法は、様々な方法がある。つまりＢＩＰデバイス、ＭＯＳデバイス、Ｂｉ−ＣＭＯＳデバイス等によりプロセスが異なる。ここでは、一例として、１つのバイポーラデバイスが作りこまれるものとして説明する。先ず、Ｐ型の半導体基板１１の表面に、イオン注入法、または不純物デポジションによりＮ＋型の埋め込み層１２を設ける。次に、半導体基板１１の上面にＮ−型のエピタキシャル層１３を形成する。ここで、エピタキシャル層１３の厚みは約１．５μｍである。次に、コレクタコンタクト領域２１、ベース領域２３およびエミッタ領域２５をイオン注入または拡散により形成する。コレクタコンタクト領域２１は、埋め込み層１２に到達するまで形成される。
【００７６】
また、エピタキシャル層１３の上面は、絶縁膜１４により被覆される。絶縁膜１４の厚みは、例えば１μｍから５μｍ程度である。
【００７７】
更に、エミッタ領域２５、ベース領域２３およびコレクタコンタクト領域２１と接続されたエミッタ電極２６Ｅ、ベース電極２６Ｂおよびコレクタ電極２６Ｃを、絶縁膜１４のコンタクト孔を介して形成する。各々の電極は、トレンチ２４の外部まで再配線を介して延在され、その先にはパッドを形成している。ここでは、エミッタ電極２６Ｅと接続されたエミッタパッド１８Ｅが図示されている。
【００７８】
通常のＬＳＩデバイスは、メタル多層で形成されるため、更に絶縁膜を介して２層目、３層目の配線が形成され、最上層の配線は、パシベーション膜により被覆される。
【００７９】
図５（Ｂ）を参照して、次に、貫通孔を形成するために半導体基板１１を支持基板３０に貼着する。ここでは、活性領域２０が形成された半導体基板１１の主面が下面にされ、接着材２９を介して、支持基板３０に貼着される。支持基板３０の材料としては、金属、ガラス、樹脂等を採用することができる。半導体基板１１を支持基板３０に貼着することにより、搬送の工程等にて半導体基板１１が破損してしまうことを防止することができる。
【００８０】
特に貫通電極を形成するため、また軽薄短小を目的として半導体基板の裏面を取り除き、薄くすると、薄さゆえに反りが発生したりするため、支持基板３０が必要になる。
【００８１】
半導体基板１１の上面は、耐エッチング性を有するマスク３１により選択的に被覆される。ここでは、貫通孔１５が形成される部分の半導体基板１１が露出するように、マスク３１には開口部３２が形成される。ここで、開口部３２の端部Ｐは、トレンチ２４の上方に位置している。例えば、開口部３２が平面的に矩形状に形成された場合は、開口部３２の１つの側辺が、トレンチ２４の上方に位置する。開口部の加工精度にもよるが、貫通孔１５若干の広がりを考える場合、トレンチ２４の左側壁と一致させるか、それよりも少し左側に設けても良い。
【００８２】
図５（Ｃ）を参照して、次に、マスク３１を介してドライエッチングを行うことにより、半導体基板１１を貫通する貫通孔１５を形成する。この工程では、貫通孔１５が絶縁膜１４に到達するまでエッチングが行われる。半導体基板１１のドライエッチングに用いるエッチングガスとしては、例えば、ＣＦ４とＯ２の混合ガス、またはＣＦ６とＯ２の混合ガス等を用いる。
【００８３】
半導体基板１１の材料であるシリコンはこれらのガスにより容易にエッチングされるが、シリコン酸化膜等から成る絶縁膜１４は、これらのガスによりエッチングされ難い。従って、本工程のエッチングが、従来例で説明したように、絶縁膜１４でストップすると、トレンチが無いためにエッチングが横方向に進行し、貫通孔１５の幅が大きくなってしまう恐れがある。
【００８４】
本形態では、トレンチ２４がストッパーになり、横方向へ進行するエッチングを抑制し、貫通孔１５の位置および大きさを規制している。具体的には、上記したように開口部３２の端部Ｐがトレンチ２４の上方、具体的には、トレンチ２４の左側壁に一致するように位置することにより、開口部３２からエッチングにより形成される貫通孔１５は、トレンチ２４に隣接して形成される。即ち、紙面上に於いては、貫通孔１５の下部右側は、トレンチ２４に埋設された絶縁物に接触している。この絶縁物は、シリコン酸化膜やシリコン窒化膜であるので、ドライエッチングによりエッチングされ難いものである。
【００８５】
従って、絶縁膜１４にて縦方向に進行するエッチングがストップして、エッチングが横方向に進行しようとしても、横方向へのエッチングの進行はトレンチ２４により抑制される。このことから、紙面上では、貫通孔１５の下部に於いて、左方向へエッチングが進行する恐れがあるが、右方向へのエッチングの進行はトレンチ２４により抑制されている。結果的に、貫通孔１５が平面的に大きくなることが抑制されている。即ち、本形態では、トレンチ２４は、活性領域２０を分離する機能と、トレンチ２４の位置および大きさを規制する機能を有している。
【００８６】
本工程が終了した後に、マスク３１は剥離して除去される。
【００８７】
図６（Ａ）を参照して、次に、絶縁膜１４のエッチャントガスを採用して、ドライエッチングを更に進行させて、絶縁膜１４を除去して、貫通孔１５の下部にエミッタパッド１８Ｅの上面を露出させる。本工程では、酸化膜や窒化膜から成る絶縁膜１４を、ＣＦ４とＨ２の混合ガス、ＣＨＦ４またはＣ２Ｆ６等を用いたドライエッチングにより除去している。本工程に於いても、トレンチ２４に充填された絶縁物により、エッチングの横方向への進行が抑制されている。
【００８８】
ここでは、絶縁膜１４とトレンチ２４の構成材料が同じであると、両者ともにエッチングされてしまう。しかし一般的に、ドライエッチングでは、異方性であるため、横方向のエッチングが進みづらいため、トレンチ２４を残しながら絶縁膜１４を取り除くことが可能である。
【００８９】
しかし等方性であると、両者が同じレートでエッチングされるため、絶縁膜１４の厚みよりもトレンチ２４の厚みよりも薄くすれば、トレンチ２４の側壁で、横方向の進行を抑制できる。
【００９０】
図６（Ｂ）を参照して、次に、シリコン酸化膜またはシリコン窒化膜から成る酸化膜を、半導体基板１１の上面および貫通孔１５の内壁に形成する。本工程により半導体基板１１の主面は絶縁膜２７により被覆され、貫通孔１５の側壁は側壁絶縁膜１７により被覆される。また、貫通孔１５の底部を被覆する絶縁膜は、異方性ドライエッチングにより除去され、エミッタパッド１８Ｅの上面は貫通孔１５の内部に露出する。
【００９１】
尚、図１（Ｃ）に示す半導体装置１０Ｂを形成する場合は、絶縁膜を形成する本工程は行われない。
【００９２】
図６（Ｃ）を参照して、次に、半導体基板１１の上面および貫通孔１５の内部に金属膜を形成して、裏面電極１９および貫通電極１６を形成する。この金属膜は、バリア膜、シード膜およびメッキ膜から形成する。バリア膜は、チタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、チタンタングステン（ＴｉＷ）、タンタルナイトライド（ＴａＮ）等からなり、スパッタ法またはＣＶＤ法等により形成される。バリア層は、金属の半導体基板１１への拡散を防止する機能を有する。更に、このバリア膜の上面に、スパッタ法またはＣＶＤ法等により、厚みが数百ｎｍ程度の金属膜（例えば銅）から成るシード膜を形成する。その後に、このシード膜を電極として用いて電解メッキを行いメッキ膜（例えば銅）を形成することで、厚みが数μｍ程度の金属膜を形成する。
【００９３】
また、フィリングメッキにより貫通孔１５に埋め込まれた金属により貫通電極１６を形成しても良いし、裏面電極１９とは異なる金属材料（例えば半田等）を貫通孔１５に埋め込んで貫通電極１６を形成しても良い。
【００９４】
上記工程が終了した後は、半導体基板１１は支持基板３０から分離される。更に、半導体基板１１（ウェハ）をダイシングして、個々の半導体装置を得る。
【００９５】
＜第４の実施の形態＞
本形態では、図７および図８を参照して、図３に示した半導体装置１０Ｄの製造方法を説明する。本形態の製造方法は、上述した第３の実施の形態と基本的には同一である。本形態のポイントは、活性領域の素子分離を行うトレンチ２４とは別体のトレンチ２８を用いて、貫通孔１５の位置および大きさを規制していることである。本形態に於いては、上述した第３の実施の形態と同様の部分は、その説明を割愛する。
【００９６】
図７（Ａ）を参照して、先ず、半導体基板１１の上面にトレンチ２４、２８を形成し、トレンチ２４内部に活性領域２０を形成する。更に、活性領域２０の各領域と接続されたエミッタ電極２６Ｅ、ベース電極２６Ｂ、コレクタ電極２６Ｃを形成する。
【００９７】
本形態では、活性領域２０を分離させる分離領域は、必ずしもトレンチ２４である必要はない。例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜や、ＰＮ接合分離により活性領域２０が分離されても良い。その理由は、ここでは、貫通孔１５の位置がトレンチ２８により規制されるので、活性領域２０の分離領域にて貫通孔１５の位置を規制する必要が無いからである。
【００９８】
本形態では、トレンチ２４により活性領域２０の素子分離を行っている。このことにより、分離領域として機能するトレンチ２４と、貫通孔１５の位置を規制するトレンチ２８とを同一の工程にて製造できる。従って、工数の増加を伴わずに、トレンチ２８を形成することができる。
【００９９】
更に本形態では、エミッタパッド１８Ｅの下方のみにトレンチ２８が形成されていが、半導体基板１１の表面に形成される全てのパッドの下方に貫通電極が形成される場合は、全てのパッドの下方にトレンチ２８が形成される。
【０１００】
トレンチ２８は、例えば４００μｍ×４００μｍの矩形状の領域を囲むように設けられ、その内部には、シリコン酸化物やシリコン窒化物から成る絶縁物が埋設されている。本形態では、トレンチ２８に埋設された絶縁物により、貫通孔形成時に於けるドライエッチングの横方向への進行が抑制されている。
【０１０１】
図７（Ｂ）を参照して、活性領域２０が形成された半導体基板１１の主面を下面にして、接着材２９を介して、半導体基板１１を支持基板３０に貼着させる。更に、半導体基板１１の上面を、耐エッチングマスク３１により選択的に被覆する。即ち、貫通孔１５が形成される領域はマスク３１により被覆されず、開口部３２となる。また、複数の貫通孔が設けられる場合は、所定の箇所に複数の開口部３２が形成される。
【０１０２】
本形態では、開口部３２の周辺端部は、トレンチ２８の上方に位置している。即ち、トレンチ２８が平面的に矩形の領域を囲むように形成された場合は、矩形の形状の開口部３２の外周端部が、トレンチ２８に重畳する位置に形成される。
【０１０３】
図７（Ｃ）を参照して、次に、マスク３１を介して半導体基板１１のドライエッチングを行うことにより貫通孔１５を形成する。本工程では、貫通孔１５が絶縁膜１４に到達するまで、ドライエッチングが行われる。本工程で形成される貫通孔１５の下部は、トレンチ２８により包囲されている。トレンチ２８に埋設された絶縁物はドライエッチングされ難いので、貫通孔１５の下部に於いて、ドライエッチングの横方向への進行が抑制されている。上記した第３の実施の形態では、トレンチ２４により貫通孔１５の一つの辺のみに於いて、横方向へのドライエッチングが抑制されていたが、本形態では、貫通孔１５の全ての辺（４辺）に於いて、横方向のドライエッチングが抑制される。このことから、本形態に於いては、トレンチ２８により、貫通孔１５の平面的な位置および大きさが精度良く規制されている。
【０１０４】
図８（Ａ）を参照して、次に、更にドライエッチングを進行させることにより、絶縁膜１４を除去して、エミッタパッド１８Ｅの上面を貫通孔１５の内部に露出させる。
【０１０５】
図８（Ｂ）を参照して、次に、シリコン酸化膜またはシリコン窒化膜から成る絶縁膜を、半導体基板１１の表面および貫通孔１５の内壁に形成する。更に、ドライエッチングを行い、貫通孔１５の底面を被覆する絶縁膜を除去して、エミッタパッド１８Ｅを貫通孔１５の内部に露出させる。絶縁膜２７および側壁絶縁膜１７を形成しない場合は、本工程は不要となる。
【０１０６】
図８（Ｃ）を参照して、次に、半導体基板１１の上面および貫通孔１５の内部に金属膜を形成して、裏面電極１９および貫通電極１６を形成する。
【０１０７】
上記工程により、図３に構造を示す半導体装置１０Ｄが製造される。
【０１０８】
＜第５の実施の形態＞
以上の製造方法では、半導体装置に貫通電極を設ける製造方法を説明した。しかし本発明は、Ｓｉインターポーザ（実装基板）にも適用できる。
【０１０９】
上述した製造方法が適用された、実装基板（インターポーザ）の製造方法を以下に説明する。
【０１１０】
まずは、図７（Ａ）に於いて半導体基板とエピタキシャル層を１枚の半導体基板として考えて説明する。その表面には、プリント基板の如く、絶縁膜を介して導電パターンが形成される。しかも表面には、表と裏の導電パターンの導通を可能としたい部分には、リング状のトレンチ２８が形成される。
【０１１１】
続いて、半導体基板の表側を図７（Ｂ）に示すように、支持基板３０に貼り合わせ、裏面をある所望の厚みにまで薄くする。当然そのままで良い場合は、薄くする工程は、省略される。
【０１１２】
続いて、導通をとりたい部分を除いてエッチングマスク３１を形成し、リング状のトレンチ２８を横方向のエッチング障壁として採用しながらエッチングして貫通孔１５を図７（Ｃ）の如く形成する。
【０１１３】
その後、図８（Ａ）の如く、半導体基板の表側に形成された絶縁膜１４を異方性エッチングにより取り除き、絶縁膜２７を図８（Ｂ）の様に形成する。
【０１１４】
更に図８（Ｃ）に示すように貫通孔１５の側壁と半導体基板１１の裏面に電極を形成する。また更に２層、３層と配線パターンが必要な場合は、絶縁層を介して形成する。
【０１１５】
以上簡単に説明したが、この方法により、インタポーザが製造される。ここで貫通電極の凹部が形成されないため、平面的なサイズ拡大を抑止でき、全体的なサイズの小型化が可能となる。
【図面の簡単な説明】
【０１１６】
【図１】本発明の半導体装置を示す図であり、（Ａ）は断面図であり、（Ｂ）は平面図であり、（Ｃ）は断面図である。
【図２】本発明の半導体装置を示す図であり、（Ａ）は平面図であり、（Ｂ）は断面図である。
【図３】本発明の半導体装置を示す図であり、（Ａ）は断面図であり、（Ｂ）は平面図であり、（Ｃ）は断面図である。
【図４】本発明の半導体装置を示す図であり、（Ａ）は平面図であり、（Ｂ）は断面図である。
【図５】本発明の半導体装置の製造方法を示す図であり、（Ａ）−（Ｃ）は断面図である。
【図６】本発明の半導体装置の製造方法を示す図であり、（Ａ）−（Ｃ）は断面図である。
【図７】本発明の半導体装置の製造方法を示す図であり、（Ａ）−（Ｃ）は断面図である。
【図８】本発明の半導体装置の製造方法を示す図であり、（Ａ）−（Ｃ）は断面図である。
【図９】従来の半導体装置およびその製造方法を示す図であり、（Ａ）−（Ｄ）は断面図である。
【符号の説明】
【０１１７】
１０Ａ〜１０Ｆ          半導体装置
１１                    半導体基板
１２                    埋め込み層
１３                    エピタキシャル層
１４                    絶縁膜
１５                    貫通孔
１６                    貫通電極
１７                    側壁絶縁膜
１８Ｅ                  エミッタパッド
１８Ｂ                  ベースパッド
１８Ｃ                  コレクタパッド
１９                    裏面電極
２０                    活性領域
２１                    コレクタコンタクト領域
２２                    再配線
２３                    ベース領域
２４                    トレンチ
２５                    エミッタ領域
２６Ｅ                  エミッタ電極
２６Ｂ                  ベース電極
２６Ｃ                  コレクタ電極
２７                    絶縁膜
２８                    トレンチ
２９                    接着材
３０                    支持基板
３１                    マスク
３２                    開口部
【図１】
2007123681.tif 000003
【図２】
2007123681.tif 000004
【図３】
2007123681.tif 000005
【図４】
2007123681.tif 000006
【図５】
2007123681.tif 000007
【図６】
2007123681.tif 000008
【図７】
2007123681.tif 000009
【図８】
2007123681.tif 000010
【図９】
2007123681.tif 000011