(57)【要約】【課題】特定の工程以降からは、プラズマダメージがＴＥＧのゲート絶縁膜に加わることを抑制できる半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法では、被検査トランジスタのゲート絶縁膜３ａ、及びスイッチング用トランジスタのゲート絶縁膜３ｂ、ゲート電極４ａ，４ｂ、前記スイッチング用トランジスタのソース及びドレインとなる２つの不純物領域５ｂ、第１の層間絶縁膜６を形成する。第１の層間絶縁膜６上に、一方の不純物領域５ｂとゲート電極４ａとを接続する配線８ａを形成する。その後、第２の層間絶縁膜９を形成する。第２の層間絶縁膜９に導電膜を形成し、この導電膜をドライエッチングによりパターニングすることにより、他方の不純物領域５ｂに接続する検査信号入力用パッド１４ｂと、ゲート電極４ｂに接続するスイッチング信号入力用パッド１４ａとを形成する。【選択図】図１
2007123691.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に被検査トランジスタのゲート絶縁膜、及びスイッチング用トランジスタのゲート絶縁膜を形成する工程と、
前記被検査トランジスタのゲート絶縁膜上に位置する前記被検査トランジスタのゲート電極、及び前記スイッチング用トランジスタのゲート電極上に位置する前記スイッチング用トランジスタのゲート電極を形成する工程と、
前記半導体基板に、前記スイッチング用トランジスタのソース及びドレインとなる２つの不純物領域を形成する工程と、
前記半導体基板、前記被検査トランジスタ、及び前記スイッチング用トランジスタそれぞれの上若しくは上方に、第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に、一方の前記不純物領域と前記被検査トランジスタのゲート電極とを接続する配線を形成する工程と、
前記第１の層間絶縁膜及び前記配線それぞれの上若しくは上方に、第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に導電膜を形成する工程と、
前記導電膜をドライエッチングによりパターニングすることにより、他方の前記不純物領域に接続する検査信号入力用パッドと、前記スイッチング用トランジスタのゲート電極に接続するスイッチング信号入力用パッドとを形成する工程と、
を具備する半導体装置の製造方法。
【請求項２】
半導体基板のチップ領域に位置するチップ用トランジスタのゲート絶縁膜、前記半導体基板のダイシング領域に位置する被検査トランジスタのゲート絶縁膜、及び、前記ダイシング領域に位置するスイッチング用トランジスタのゲート絶縁膜それぞれを形成する工程と、
前記チップ用トランジスタのゲート絶縁膜上に位置する前記チップ用トランジスタのゲート電極、前記被検査トランジスタのゲート絶縁膜上に位置する前記被検査トランジスタのゲート電極、及び前記スイッチング用トランジスタのゲート絶縁膜上に位置する前記スイッチング用トランジスタのゲート電極それぞれを形成する工程と、
前記半導体基板に、前記スイッチング用トランジスタのソース及びドレインとなる２つの不純物領域を形成する工程と、
前記半導体基板、前記チップ用トランジスタ、前記被検査トランジスタ、及び前記スイッチング用トランジスタそれぞれの上若しくは上方に、第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に、一方の前記不純物領域と前記被検査ゲート電極とを接続する第１の配線を形成する工程と、
前記第１の層間絶縁膜及び前記第１の配線それぞれの上若しくは上方に、第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に導電膜を形成する工程と、
前記導電膜をドライエッチングによりパターニングすることにより、他方の前記不純物領域に接続する検査信号入力用パッドと、前記スイッチング用トランジスタのゲート電極に接続するスイッチング信号入力用パッドとを形成する工程と、
を具備する半導体装置の製造方法。
【請求項３】
前記２つの不純物領域を形成する工程において、前記半導体基板には放電用不純物領域が形成され、
前記第１の配線を形成する工程において、前記第１の層間絶縁膜上に位置し、前記放電用不純物領域と前記チップ用トランジスタのゲート電極を接続する第２の配線を形成する請求項２に記載の半導体装置の製造方法。
【請求項４】
前記スイッチング用トランジスタのゲート絶縁膜は、前記被検査トランジスタのゲート絶縁膜より厚い請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記スイッチング用トランジスタのゲート電極は、前記被検査トランジスタのゲート電極より面積が小さい請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
半導体基板に検査用ゲート絶縁膜及びスイッチング用トランジスタのゲート絶縁膜を形成する工程と、
前記検査用ゲート絶縁膜上に位置する検査用ゲート電極、及び前記スイッチング用トランジスタのゲート絶縁膜上に位置する前記スイッチング用トランジスタのゲート電極を形成する工程と、
前記半導体基板に、前記スイッチング用トランジスタのソース及びドレインとなる２つの不純物領域を形成する工程と、
前記半導体基板、前記検査用ゲート電極、及び前記スイッチング用トランジスタそれぞれの上若しくは上方に、層間絶縁膜を形成する工程と、
前記層間絶縁膜上に導電膜を形成する工程と、
前記導電膜をドライエッチングによりパターニングし、前記検査用ゲート電極に接続する第１の配線を形成する工程と、
を具備し、
さらに、前記層間絶縁膜及び前記第１の配線より上層に、一方の前記不純物領域と前記検査用ゲート電極とを接続する第２の配線を形成し、
前記層間絶縁膜及び前記第１の配線より上層に、他方の前記不純物領域に接続する検査信号入力用パッド、及び、前記スイッチング用トランジスタのゲート電極に接続するスイッチング信号入力用パッドそれぞれを、ドライエッチングを用いたパターニングにより形成する半導体装置の製造方法。
【請求項７】
半導体基板のチップ領域に位置するチップ用トランジスタのゲート絶縁膜、前記半導体基板のダイシング領域に位置する検査用ゲート絶縁膜、及び前記ダイシング領域に位置するスイッチング用トランジスタのゲート絶縁膜それぞれを形成する工程と、
前記チップ用トランジスタのゲート絶縁膜上に位置する前記チップ用トランジスタのゲート電極、前記検査用ゲート絶縁膜上に位置する検査用ゲート電極、及び前記スイッチング用トランジスタのゲート電極それぞれを形成する工程と、
前記半導体基板に、前記スイッチング用トランジスタのソース及びドレインとなる２つの不純物領域を形成する工程と、
前記半導体基板、前記チップ用トランジスタ、前記検査用ゲート電極、及び前記スイッチング用トランジスタそれぞれの上若しくは上方に、層間絶縁膜を形成する工程と、
前記層間絶縁膜上に導電膜を形成する工程と、
前記導電膜をドライエッチングによりパターニングし、前記チップ用トランジスタのゲート電極に接続する第１の配線、及び前記検査用ゲート電極に接続する第２の配線を形成する工程と、
を具備し、
さらに、前記層間絶縁膜、前記第１の配線、及び前記第２の配線より上層に、一方の前記不純物領域と前記検査用ゲート電極とを接続する第３の配線を形成し、
前記第１の層間絶縁膜及び前記第１の配線より上層に、他方の前記不純物領域に接続する検査信号入力用パッド、及び、前記スイッチング用トランジスタのゲート電極に接続するスイッチング信号入力用パッドそれぞれを、ドライエッチングを用いたパターニングにより形成する半導体装置の製造方法。
【請求項８】
半導体基板に検査用ゲート絶縁膜及びスイッチング用トランジスタのゲート絶縁膜を形成する工程と、
前記検査用ゲート絶縁膜上に位置する検査用ゲート電極、及び前記スイッチング用トランジスタのゲート絶縁膜上に位置する前記スイッチング用トランジスタのゲート電極を形成する工程と、
前記半導体基板に、前記スイッチング用トランジスタのソース及びドレインとなる２つの不純物領域を形成する工程と、
前記半導体基板、前記検査用ゲート電極、及び前記スイッチング用トランジスタそれぞれの上若しくは上方に、第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に、前記検査用ゲート電極に接続する導電パターンを形成する工程と、
前記第１の層間絶縁膜及び前記導電パターンそれぞれ上に、第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜をドライエッチングによりパターニングし、前記導電パターン上に位置する接続孔を形成する工程と、
を具備し、
さらに、前記第２の層間絶縁膜より上層に、一方の前記不純物領域と前記検査用ゲート電極とを接続する配線を形成し、
前記第２の層間絶縁膜より上層に、他方の前記不純物領域に接続する検査信号入力用パッド、及び、前記スイッチング用トランジスタのゲート電極に接続するスイッチング信号入力用パッドそれぞれを、ドライエッチングを用いたパターニングにより形成する半導体装置の製造方法。
【請求項９】
半導体基板のチップ領域に位置するチップ用トランジスタのゲート絶縁膜、前記半導体基板のダイシング領域に位置する検査用ゲート絶縁膜、及び前記ダイシング領域に位置するスイッチング用トランジスタのゲート絶縁膜それぞれを形成する工程と、
前記チップ用トランジスタのゲート絶縁膜上に位置する前記チップ用トランジスタのゲート電極、前記検査用ゲート絶縁膜に位置する検査用ゲート電極、及び前記スイッチング用トランジスタのゲート絶縁膜上に位置する前記スイッチング用トランジスタのゲート電極それぞれを形成する工程と、
前記半導体基板に、前記スイッチング用トランジスタのソース及びドレインとなる２つの不純物領域を形成する工程と、
前記半導体基板、前記チップ用トランジスタ、前記検査用ゲート電極、及び前記スイッチング用トランジスタそれぞれの上若しくは上方に、第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に、前記チップ用トランジスタのゲート電極に接続する第１の配線、及び前記検査用ゲート電極に接続する導電パターンを形成する工程と、
前記第１の層間絶縁膜及び前記導電パターンそれぞれ上に、第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜をドライエッチングによりパターニングし、前記第１の配線上に位置する第１の接続孔、及び前記導電パターン上に位置する第２の接続孔を形成する工程と、
を具備し、
さらに、前記第２の層間絶縁膜より上層に、一方の前記不純物領域と前記検査用ゲート電極とを接続する配線を形成し、
前記第２の層間絶縁膜より上層に、他方の前記不純物領域に接続する検査信号入力用パッド、及び、前記スイッチング用トランジスタのゲート電極に接続するスイッチング信号入力用パッドそれぞれを、ドライエッチングを用いたパターニングにより形成する半導体装置の製造方法。
【請求項１０】
前記スイッチング用トランジスタのゲート絶縁膜は、前記検査用ゲート絶縁膜より厚い請求項６〜９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記スイッチング用トランジスタのゲート電極は、前記検査用ゲート電極より面積が小さい請求項６〜９のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記検査信号入力用パッド及び前記スイッチング信号入力用パッドを形成する工程の後に、
前記スイッチング信号入力用パッドに所定の電圧を印加することにより、前記スイッチング用トランジスタをオンにし、その後前記検査信号入力用パッドに検査信号を入力する、請求項１〜１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
半導体基板に形成され、第１のゲート絶縁膜及び第１のゲート電極を有する被検査トランジスタと、
前記半導体基板に形成され、第２のゲート絶縁膜、第２のゲート電極、並びにソース及びドレインとなる２つの不純物領域を有するスイッチング用トランジスタと、
前記被検査トランジスタ及び前記スイッチング用トランジスタの上又は上方に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、一方の前記不純物領域と前記第１のゲート電極とを接続する配線と、
前記第１の層間絶縁膜及び前記配線の上又は上方に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成され、他方の前記不純物領域に接続する検査信号入力用パッドと、
前記第２の層間絶縁膜上に形成され、前記スイッチング用トランジスタの前記第２のゲート電極に接続するスイッチング信号入力用パッドと、
を具備する半導体装置。
【請求項１４】
半導体基板に形成された検査用ゲート絶縁膜と、
前記検査用ゲート絶縁膜上に形成された検査用ゲート電極と、
前記半導体基板に形成され、ゲート絶縁膜、ゲート電極、並びにソース及びドレインとなる２つの不純物領域を有するスイッチング用トランジスタと、
前記検査用ゲート電極及び前記スイッチング用トランジスタの上又は上方に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、前記検査用ゲート電極に接続する第１の配線と、
前記第１の層間絶縁膜及び前記第１の配線より上層に形成され、一方の前記不純物領域と前記検査用ゲート電極とを接続する第２の配線と、
前記第１の層間絶縁膜及び前記第１の配線より上層に形成され、他方の前記不純物領域に接続する検査信号入力用パッドと、
前記検査信号入力用パッドと同一層に形成され、前記スイッチング用トランジスタのゲート電極に接続するスイッチング信号入力用パッドと、
を具備する半導体装置。
【請求項１５】
半導体基板に形成された検査用ゲート絶縁膜と、
前記検査用ゲート絶縁膜上に形成された検査用ゲート電極と、
前記半導体基板に形成され、ゲート絶縁膜、ゲート電極、並びにソース及びドレインとなる２つの不純物領域を有するスイッチング用トランジスタと、
前記検査用ゲート電極及び前記スイッチング用トランジスタの上又は上方に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、前記検査用ゲート電極に接続する導電パターンと、
前記導電パターン上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜に形成された接続孔と、
前記第２の層間絶縁膜より上層に形成され、前記スイッチング用トランジスタのソース及びドレインの一方である不純物領域と、前記検査用ゲート電極とを接続する配線と、
前記第２の層間絶縁膜より上層に形成され、前記スイッチング用トランジスタのソース及びドレインの他方である不純物領域に接続する検査信号入力用パッドと、
前記検査信号入力用パッドと同一層に形成され、前記スイッチング用トランジスタのゲート電極に接続するスイッチング信号入力用パッドと、
を具備する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＴＥＧ（Test Element Group）を有する半導体装置の製造方法及び半導体装置に関する。特に本発明は、特定の工程以降からは、プラズマダメージがＴＥＧのゲート絶縁膜に加わることを抑制できる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図７は、従来の半導体装置の製造方法で用いられているＴＥＧの構成を説明する為の断面図である。本図に示すＴＥＧは、トランジスタの特性を検査するためのＴＥＧであり、トランジスタのゲート絶縁膜１０３、ゲート電極１０４、並びにソース及びドレインとなる不純物領域１０５を有する。トランジスタは、シリコン基板１００に形成された素子分離膜１０２によって他の領域から分離されている。
【０００３】
トランジスタ上及び素子分離膜１０２上には、層間絶縁膜１０６が形成されている．層間絶縁膜１０６上には、Ａｌ合金配線１０８ａ、及びＡｌ合金配線１０８ａに接続するＡｌ合金パッド１０８ｂが形成されている。Ａｌ合金配線１０８ａは、タングステンプラグ１０７を介してゲート電極１０４に接続している。層間絶縁膜１０６上、Ａｌ合金配線１０８ａ、及びＡｌ合金パッド１０８ｂ上には、層間絶縁膜１０９が形成されている。層間絶縁膜１０９には、検査用の電圧を印加するためのＡｌ合金パッド１１１が形成されている。Ａｌ合金パッド１１１は、層間絶縁膜１０９に埋め込まれた複数のタングステンプラグ１１０を介してＡｌ合金パッド１０８ｂに接続している。
【０００４】
このような構造において、層間絶縁膜１０９形成時にプラズマＣＶＤを用いる場合、Ａｌ合金パッド１０８ｂには大きなプラズマチャージが生じる。このプラズマチャージはゲート電極１０４に伝達し、ゲート絶縁膜１０３にプラズマダメージを与える。また、Ａｌ合金配線１０８ａ及びＡｌ合金パッド１０８ｂ，１１１は、それぞれドライエッチングによりＡｌ合金膜をパターニングすることで形成される。このため、これらを形成する工程の末期においても、プラズマチャージがゲート電極１０４に加わり、ゲート絶縁膜１０３にダメージを与える。その後、Ａｌ合金パッド１１１を介してゲート電極１０４に検査用の電圧を印加して、トランジスタの特性を測定することにより、プラズマチャージがトランジスタの特性に与えた影響を検査する（例えば特許文献１参照）。
【特許文献１】特開２００２−２２２９２６号公報（図３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記した従来例では、ＴＥＧのゲート絶縁膜には、ゲート絶縁膜形成後に行われる様々なプラズマプロセスにおいてプラズマダメージが加わる。特にパッド上に層間絶縁膜を形成する工程、並びにパッドを形成する工程の末期それぞれにおいて、大きなプラズマダメージが加わる。
【０００６】
しかし、製品となる半導体装置のゲート電極は、パッドが形成される工程又はその前に、半導体基板に形成された放電用の不純物領域に接続される場合が多い。ゲート電極が放電用の不純物領域に接続された後は、ゲート電極にはプラズマダメージが加わらない。一方、ＴＥＧのゲート電極を放電用の不純物領域に接続した場合、ＴＥＧのゲート電圧に高い電圧を印加することができなくなる。このため、ＴＥＧのゲート電極は放電用の不純物領域に接続されていない。
【０００７】
この結果、ＴＥＧのゲート絶縁膜が受けたプラズマダメージは、製品となる半導体装置のゲート絶縁膜が受けたプラズマダメージより大きい場合がある。これを解消するためには、放電用の不純物領域を用いないで、特定の工程以降からプラズマダメージがＴＥＧのゲート絶縁膜に加わることを抑制する必要がある。
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、特定の工程以降からは、プラズマダメージがＴＥＧのゲート絶縁膜に加わることを抑制できる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板に被検査トランジスタのゲート絶縁膜、及びスイッチング用トランジスタのゲート絶縁膜を形成する工程と、
前記被検査トランジスタのゲート絶縁膜上に位置する前記被検査トランジスタのゲート電極、及び前記スイッチング用トランジスタのゲート電極上に位置する前記スイッチング用トランジスタのゲート電極を形成する工程と、
前記半導体基板に、前記スイッチング用トランジスタのソース及びドレインとなる２つの不純物領域を形成する工程と、
前記半導体基板、前記被検査トランジスタ、及び前記スイッチング用トランジスタそれぞれの上若しくは上方に、第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に、一方の前記不純物領域と前記被検査トランジスタのゲート電極とを接続する配線を形成する工程と、
前記第１の層間絶縁膜及び前記配線それぞれの上若しくは上方に、第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に導電膜を形成する工程と、
前記導電膜をドライエッチングによりパターニングすることにより、他方の前記不純物領域に接続する検査信号入力用パッドと、前記スイッチング用トランジスタのゲート電極に接続するスイッチング信号入力用パッドとを形成する工程とを具備する。
【００１０】
この半導体装置の製造方法によれば、前記検査信号入力用パッドと前記被検査トランジスタのゲート電極の間には前記スイッチング用トランジスタが介在する。前記検査信号入力用パッドを形成するとき、前記スイッチング用トランジスタがオフであるため、該検査信号入力用パッドに生じたプラズマチャージは、前記被検査トランジスタのゲート電極に伝達しない。
従って、従来と比較して、前記配線を形成した後に前記ゲート絶縁膜に加わるプラズマダメージを小さくすることができる。
【００１１】
本発明に係る他の半導体装置の製造方法は、半導体基板のチップ領域に位置するチップ用トランジスタのゲート絶縁膜、前記半導体基板のダイシング領域に位置する被検査トランジスタのゲート絶縁膜、及び、前記ダイシング領域に位置するスイッチング用トランジスタのゲート絶縁膜それぞれを形成する工程と、
前記チップ用トランジスタのゲート絶縁膜上に位置する前記チップ用トランジスタのゲート電極、前記被検査トランジスタのゲート絶縁膜上に位置する前記被検査トランジスタのゲート電極、及び前記スイッチング用トランジスタのゲート絶縁膜上に位置する前記スイッチング用トランジスタのゲート電極それぞれを形成する工程と、
前記半導体基板に、前記スイッチング用トランジスタのソース及びドレインとなる２つの不純物領域を形成する工程と、
前記半導体基板、前記チップ用トランジスタ、前記被検査トランジスタ、及び前記スイッチング用トランジスタそれぞれの上若しくは上方に、第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に、一方の前記不純物領域と前記被検査ゲート電極とを接続する第１の配線を形成する工程と、
前記第１の層間絶縁膜及び前記第１の配線それぞれの上若しくは上方に、第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に導電膜を形成する工程と、
前記導電膜をドライエッチングによりパターニングすることにより、他方の前記不純物領域に接続する検査信号入力用パッドと、前記スイッチング用トランジスタのゲート電極に接続するスイッチング信号入力用パッドとを形成する工程とを具備する。
【００１２】
この半導体装置の製造方法によれば、前記検査信号入力用パッドを形成するとき、前記スイッチング用トランジスタがオフであるため、該検査信号入力用パッドに生じたプラズマチャージは、前記被検査トランジスタのゲート電極に伝達しない。このため、従来と比較して、前記配線を形成した後に前記被検査トランジスタのゲート絶縁膜に加わるプラズマダメージを小さくすることができる。そして、前記被検査トランジスタのゲート絶縁膜が受けたプラズマダメージの大きさを、前記チップ用トランジスタのゲート絶縁膜が受けたプラズマダメージの大きさに近くすることができる。
【００１３】
前記２つの不純物領域を形成する工程において、前記半導体基板には放電用不純物領域が形成され、前記第１の配線を形成する工程において、前記第１の層間絶縁膜上に位置し、前記放電用不純物領域と前記チップ用トランジスタのゲート電極を接続する第２の配線を形成してもよい。
【００１４】
この場合、前記第２の配線が形成された後には、前記チップ用トランジスタのゲート絶縁膜はプラズマダメージを受けない。一方、前記第１の配線が形成された後に前記前記被検査トランジスタのゲート絶縁膜が受けるプラズマダメージの大きさは、従来と比べて小さい。従って、前記被検査トランジスタのゲート絶縁膜が受けたプラズマダメージの大きさを、前記チップ用トランジスタのゲート絶縁膜が受けたプラズマダメージの大きさに近くすることができる。
【００１５】
前記スイッチング用トランジスタのゲート絶縁膜は、前記被検査トランジスタのゲート絶縁膜より厚いのが好ましい。また、前記スイッチング用トランジスタのゲート電極は、前記被検査トランジスタのゲート電極より面積が小さいのが好ましい。このようにすると、前記スイッチング用トランジスタのゲート絶縁膜がプラズマダメージを受けることを抑制できる。
【００１６】
本発明に係る他の半導体装置の製造方法は、半導体基板に検査用ゲート絶縁膜及びスイッチング用トランジスタのゲート絶縁膜を形成する工程と、
前記検査用ゲート絶縁膜上に位置する検査用ゲート電極、及び前記スイッチング用トランジスタのゲート電極を形成する工程と、
前記半導体基板に、前記スイッチング用トランジスタのソース及びドレインとなる２つの不純物領域を形成する工程と、
前記半導体基板、前記検査用ゲート電極、及び前記スイッチング用トランジスタそれぞれの上若しくは上方に、層間絶縁膜を形成する工程と、
前記層間絶縁膜上に導電膜を形成する工程と、
前記導電膜をドライエッチングによりパターニングし、前記検査用ゲート電極に接続する第１の配線を形成する工程と、
を具備し、
さらに、前記層間絶縁膜及び前記第１の配線より上層に、一方の前記不純物領域と前記検査用ゲート電極とを接続する第２の配線を形成し、
前記層間絶縁膜及び前記第１の配線より上層に、他方の前記不純物領域に接続する検査信号入力用パッド、及び、前記スイッチング用トランジスタのゲート電極に接続するスイッチング信号入力用パッドそれぞれを、ドライエッチングを用いたパターニングにより形成する。
【００１７】
この半導体装置の製造方法によれば、前記検査信号入力用パッドを形成するとき、前記スイッチング用トランジスタがオフであるため、該検査信号入力用パッドに生じたプラズマチャージは、前記被検査トランジスタのゲート電極に伝達しない。このため、従来と比較して、前記第１の配線を形成した後に前記被検査トランジスタのゲート絶縁膜に加わるプラズマダメージを小さくすることができる。
従って、前記第１の配線を形成するときに前記ゲート絶縁膜が受けたプラズマダメージの大きさを、従来と比較して精度よく測定することができる。
【００１８】
本発明に係る他の半導体装置の製造方法は、半導体基板のチップ領域に位置するチップ用トランジスタのゲート絶縁膜、前記半導体基板のダイシング領域に位置する検査用ゲート絶縁膜、及び前記ダイシング領域に位置するスイッチング用トランジスタのゲート絶縁膜それぞれを形成する工程と、
前記チップ用トランジスタのゲート絶縁膜上に位置する前記チップ用トランジスタのゲート電極、前記検査用ゲート絶縁膜上に位置する検査用ゲート電極、及び前記スイッチング用トランジスタのゲート電極それぞれを形成する工程と、
前記半導体基板に、前記スイッチング用トランジスタのソース及びドレインとなる２つの不純物領域を形成する工程と、
前記半導体基板、前記チップ用トランジスタ、前記検査用ゲート電極、及び前記スイッチング用トランジスタそれぞれの上若しくは上方に、層間絶縁膜を形成する工程と、
前記層間絶縁膜上に導電膜を形成する工程と、
前記導電膜をドライエッチングによりパターニングし、前記チップ用トランジスタのゲート電極に接続する第１の配線、及び前記検査用ゲート電極に接続する第２の配線を形成する工程と、
を具備し、
さらに、前記層間絶縁膜、前記第１の配線、及び前記第２の配線より上層に、一方の前記不純物領域と前記検査用ゲート電極とを接続する第３の配線を形成し、
前記第１の層間絶縁膜及び前記第１の配線より上層に、他方の前記不純物領域に接続する検査信号入力用パッド、及び、前記スイッチング用トランジスタのゲート電極に接続するスイッチング信号入力用パッドそれぞれを、ドライエッチングを用いたパターニングにより形成する。
【００１９】
この半導体装置の製造方法によれば、前記検査信号入力用パッドを形成するとき、前記スイッチング用トランジスタがオフであるため、該検査信号入力用パッドに生じたプラズマチャージは、前記被検査トランジスタのゲート電極に伝達しない。このため、従来と比較して、前記第２の配線を形成した後に前記被検査トランジスタのゲート絶縁膜に加わるプラズマダメージを小さくすることができる。
従って、前記被検査トランジスタのゲート絶縁膜が受けたプラズマダメージの大きさを、前記チップ用トランジスタのゲート絶縁膜が受けたプラズマダメージの大きさに近くすることができる。
【００２０】
本発明に係る他の半導体装置の製造方法は、半導体基板に検査用ゲート絶縁膜及びスイッチング用トランジスタのゲート絶縁膜を形成する工程と、
前記検査用ゲート絶縁膜上に位置する検査用ゲート電極、及び前記スイッチング用トランジスタのゲート絶縁膜上に位置する前記スイッチング用トランジスタのゲート電極を形成する工程と、
前記半導体基板に、前記スイッチング用トランジスタのソース及びドレインとなる２つの不純物領域を形成する工程と、
前記半導体基板、前記検査用ゲート電極、及び前記スイッチング用トランジスタそれぞれの上若しくは上方に、第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に、前記検査用ゲート電極に接続する導電パターンを形成する工程と、
前記第１の層間絶縁膜及び前記導電パターンそれぞれ上に、第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜をドライエッチングによりパターニングし、前記導電パターン上に位置する接続孔を形成する工程と、
を具備し、
さらに、前記第２の層間絶縁膜より上層に、一方の前記不純物領域と前記検査用ゲート電極とを接続する配線を形成し、
前記第２の層間絶縁膜より上層に、他方の前記不純物領域に接続する検査信号入力用パッド、及び、前記スイッチング用トランジスタのゲート電極に接続するスイッチング信号入力用パッドそれぞれを、ドライエッチングを用いたパターニングにより形成する。
【００２１】
この半導体装置の製造方法によれば、前記検査信号入力用パッドを形成するとき、前記スイッチング用トランジスタがオフであるため、該検査信号入力用パッドに生じたプラズマチャージは、前記被検査トランジスタのゲート電極に伝達しない。このため、従来と比較して、前記接続孔を形成した後に前記被検査トランジスタのゲート絶縁膜に加わるプラズマダメージを小さくすることができる。
従って、前記接続孔を形成するときに前記ゲート絶縁膜が受けたプラズマダメージの大きさを、従来と比較して精度よく測定することができる。
【００２２】
本発明に係る他の半導体装置の製造方法は、半導体基板のチップ領域に位置するチップ用トランジスタのゲート絶縁膜、前記半導体基板のダイシング領域に位置する検査用ゲート絶縁膜、及び前記ダイシング領域に位置するスイッチング用トランジスタのゲート絶縁膜それぞれを形成する工程と、
前記チップ用トランジスタのゲート絶縁膜上に位置する前記チップ用トランジスタのゲート電極、前記検査用ゲート絶縁膜に位置する検査用ゲート電極、及び前記スイッチング用トランジスタのゲート絶縁膜上に位置する前記スイッチング用トランジスタのゲート電極それぞれを形成する工程と、
前記半導体基板に、前記スイッチング用トランジスタのソース及びドレインとなる２つの不純物領域を形成する工程と、
前記半導体基板、前記チップ用トランジスタ、前記検査用ゲート電極、及び前記スイッチング用トランジスタそれぞれの上若しくは上方に、第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に、前記チップ用トランジスタのゲート電極に接続する第１の配線、及び前記検査用ゲート電極に接続する導電パターンを形成する工程と、
前記第１の層間絶縁膜及び前記導電パターンそれぞれ上に、第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜をドライエッチングによりパターニングし、前記第１の配線上に位置する第１の接続孔、及び前記導電パターン上に位置する第２の接続孔を形成する工程と、
を具備し、
さらに、前記第２の層間絶縁膜より上層に、一方の前記不純物領域と前記検査用ゲート電極とを接続する配線を形成し、
前記第２の層間絶縁膜より上層に、他方の前記不純物領域に接続する検査信号入力用パッド、及び、前記スイッチング用トランジスタのゲート電極に接続するスイッチング信号入力用パッドそれぞれを、ドライエッチングを用いたパターニングにより形成する。
【００２３】
この半導体装置の製造方法によれば、前記検査信号入力用パッドを形成するとき、前記スイッチング用トランジスタがオフであるため、該検査信号入力用パッドに生じたプラズマチャージは、前記被検査トランジスタのゲート電極に伝達しない。このため、従来と比較して、前記第２の接続孔を形成した後に前記被検査トランジスタのゲート絶縁膜に加わるプラズマダメージを小さくすることができる。
従って、前記被検査トランジスタのゲート絶縁膜が受けたプラズマダメージの大きさを、前記チップ用トランジスタのゲート絶縁膜が受けたプラズマダメージの大きさに近くすることができる。
【００２４】
前記スイッチング用トランジスタのゲート絶縁膜は、前記検査用ゲート絶縁膜より厚いのが好ましい。また、前記スイッチング用トランジスタのゲート電極は、前記検査用ゲート電極より面積が小さいのが好ましい。
【００２５】
上記した各半導体装置の製造方法において、前記検査信号入力用パッド及び前記スイッチング信号入力用パッドを形成する工程の後に、前記スイッチング信号入力用パッドに所定の電圧を印加することにより、前記スイッチング用トランジスタをオンにし、その後前記検査信号入力用パッドに検査信号を入力する。
【００２６】
本発明に係る半導体装置は、半導体基板に形成され、第１のゲート絶縁膜及び第１のゲート電極を有する被検査トランジスタと、
前記半導体基板に形成され、第２のゲート絶縁膜、第２のゲート電極、並びにソース及びドレインとなる２つの不純物領域を有するスイッチング用トランジスタと、
前記被検査トランジスタ及び前記スイッチング用トランジスタの上又は上方に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、一方の前記不純物領域と前記第１のゲート電極とを接続する配線と、
前記第１の層間絶縁膜及び前記配線の上又は上方に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成され、他方の前記不純物領域に接続する検査信号入力用パッドと、
前記第２の層間絶縁膜上に形成され、前記スイッチング用トランジスタの前記第２のゲート電極に接続するスイッチング信号入力用パッドとを具備する。
【００２７】
本発明に係る他の半導体装置は、半導体基板に形成された検査用ゲート絶縁膜と、
前記検査用ゲート絶縁膜上に形成された検査用ゲート電極と、
前記半導体基板に形成され、ゲート絶縁膜、ゲート電極、並びにソース及びドレインとなる２つの不純物領域を有するスイッチング用トランジスタと、
前記検査用ゲート電極及び前記スイッチング用トランジスタの上又は上方に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、前記検査用ゲート電極に接続する第１の配線と、
前記第１の層間絶縁膜及び前記第１の配線より上層に形成され、一方の前記不純物領域と前記検査用ゲート電極とを接続する第２の配線と、
前記第１の層間絶縁膜及び前記第１の配線より上層に形成され、他方の前記不純物領域に接続する検査信号入力用パッドと、
前記検査信号入力用パッドと同一層に形成され、前記スイッチング用トランジスタのゲート電極に接続するスイッチング信号入力用パッドとを具備する。
【００２８】
本発明に係る他の半導体装置の製造方法は、半導体基板に形成された検査用ゲート絶縁膜と、
前記検査用ゲート絶縁膜上に形成された検査用ゲート電極と、
前記半導体基板に形成され、ゲート絶縁膜、ゲート電極、並びにソース及びドレインとなる２つの不純物領域を有するスイッチング用トランジスタと、
前記検査用ゲート電極及び前記スイッチング用トランジスタの上又は上方に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、前記検査用ゲート電極に接続する導電パターンと、
前記導電パターン上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜に形成された接続孔と、
前記第２の層間絶縁膜より上層に形成され、前記スイッチング用トランジスタのソース及びドレインの一方である不純物領域と、前記検査用ゲート電極とを接続する配線と、
前記第２の層間絶縁膜より上層に形成され、前記スイッチング用トランジスタのソース及びドレインの他方である不純物領域に接続する検査信号入力用パッドと、
前記検査信号入力用パッドと同一層に形成され、前記スイッチング用トランジスタのゲート電極に接続するスイッチング信号入力用パッドとを具備する。
【発明を実施するための形態】
【００２９】
以下、図面を参照して本発明の実施形態について説明する。図１の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、トランジスタの特性を評価する為のＴＥＧを形成する方法である。
【００３０】
まず図１（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、第１の素子領域１ａ及び第２の素子領域１ｂそれぞれを他の領域から分離する。本実施形態において、シリコン基板１はモニター用の基板である。素子分離膜２は、例えばＬＯＣＯＳ酸化法により形成されるが、トレンチアイソレーション法によりシリコン基板１に埋め込まれても良い。
【００３１】
次いで、シリコン基板１を熱酸化する。これにより、第２の素子領域１ｂに位置するシリコン基板１には、スイッチング用トランジスタのゲート絶縁膜３ｂが形成される。また本熱処理により、第１の素子領域１ａに位置するシリコン基板１にも熱酸化膜（図示せず）が形成される。
【００３２】
次いで、第２の素子領域１ｂ上を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これによりフォトレジスト膜には、第１の素子領域１ａ上に位置する開口部が形成される。次いで、このフォトレジスト膜をマスクとしたエッチングを行うことにより、第１の素子領域１ａに位置する熱酸化膜を除去する。その後、フォトレジスト膜を除去する。
【００３３】
次いで、シリコン基板１を熱酸化する。これにより、第１の素子領域１ａに位置するシリコン基板１には、被検査トランジスタのゲート絶縁膜３ａが形成される。また、ゲート絶縁膜３ｂも厚くなる。このようにしてゲート絶縁膜３ａ，３ｂは形成されるため、ゲート絶縁膜３ｂはゲート絶縁膜３ａより厚くなる。
【００３４】
次いで、ゲート絶縁膜３ａ，３ｂ上を含む全面上にポリシリコン膜を形成する。次いで、このポリシリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜をドライエッチングする。これにより、ゲート絶縁膜３ａ上に位置するゲート電極４ａ、及びゲート絶縁膜３ｂ上に位置するゲート電極４ｂが形成される。ゲート電極４ｂの面積は、ゲート電極４ａの面積より小さい。その後、レジストパターンを除去する。
【００３５】
次いで、素子分離膜２及びゲート電極４ａ，４ｂをマスクとして、シリコン基板１に不純物を注入する。これにより、第１の素子領域１ａに位置するシリコン基板１には、被検査トランジスタのソース及びドレインとなる２つの不純物領域５ａが形成され、第２の素子領域１ｂに位置するシリコン基板１には、スイッチング用トランジスタのソース及びドレインとなる２つの不純物領域５ｂが形成される。このようにして被検査トランジスタ及びスイッチング用トランジスタが形成される。
【００３６】
次いで、被検査トランジスタ及びスイッチング用トランジスタを含む全面上に、酸化シリコンを主成分とする層間絶縁膜６をＣＶＤ法により形成する。次いで、層間絶縁膜６上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜６上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜６をドライエッチングする。これにより、層間絶縁膜６及びゲート絶縁膜３ｂには接続孔６ａ，６ｂ，６ｃ，６ｄが形成される。接続孔６ａは被検査トランジスタのゲート電極４ａ上に位置し、接続孔６ｂはスイッチング用トランジスタの一方の不純物領域５ｂ上に位置する。接続孔６ｃは他方の不純物領域５ｂ上に位置し、接続孔６ｄはスイッチング用トランジスタのゲート電極４ｂ上に位置する。
【００３７】
次いで、接続孔６ａ〜６ｄそれぞれの中及び層間絶縁膜６上に、タングステン膜をＣＶＤ法により形成する。次いで、層間絶縁膜６上に位置するタングステン膜を、ＣＭＰ法又はエッチバックにより除去する。これにより、接続孔６ａ〜６ｄそれぞれの中には、タングステンプラグ７ａ，７ｂ，７ｃ，７ｄが形成される。
【００３８】
次いで、タングステンプラグ７ａ〜７ｄそれぞれ上及び層間絶縁膜６上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、Ａｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をドライエッチングする。これにより、層間絶縁膜６上には、Ａｌ合金配線８ａ，８ｂ、Ａｌ合金パッド８ｃ、及びＡｌ合金膜８ｄが形成される。Ａｌ合金配線８ａはタングステンプラグ７ａ，７ｂを相互に接続する。Ａｌ合金配線８ｂはタングステンプラグ７ｃ及びＡｌ合金パッド８ｃを相互に接続する。Ａｌ合金パッド８ｃの面積はＡｌ合金配線８ａ，８ｂそれぞれの面積より大きい。Ａｌ合金膜８ｄはタングステンプラグ７ｄ上に位置している。
【００３９】
次いで、図１（Ｂ）に示すように、層間絶縁膜６、Ａｌ合金配線８ａ，８ｂ、Ａｌ合金パッド８ｃ、及びＡｌ合金膜８ｄそれぞれ上に、層間絶縁膜９を形成する。層間絶縁膜９がプラズマＣＶＤ法で形成される場合、Ａｌ合金パッド８ｃの面積は大きいため、Ａｌ合金パッド８ｃには大きなプラズマチャージが生じる。しかし、Ａｌ合金パッド８ｃと被検査トランジスタのゲート電極４ａの間にはスイッチング用トランジスタが介在している。層間絶縁膜９を形成しているとき、スイッチング用トランジスタはオフであるため、Ａｌ合金パッド８ｃに生じたプラズマチャージはゲート電極４ａに伝達せず、ゲート絶縁膜３ａにダメージを与えない。
【００４０】
また、Ａｌ合金配線８ａに生じたプラズマチャージは不純物領域５ｂに放電されるため、ゲート絶縁膜３ａにダメージを与えない。
【００４１】
次いで、層間絶縁膜９に接続孔９ａ，９ｂを形成する。接続孔９ａ，９ｂの形成方法は接続孔６ａ〜６ｄの形成方法と同一である。接続孔９ａはＡｌ合金膜８ｄ上に位置し、接続孔９ｂはＡｌ合金パッド８ｃ上に位置している。接続孔９ｂは複数形成されている。本工程において、接続孔９ｂの底に位置するＡｌ合金パッド８ｃにもプラズマチャージが生じる。しかし、Ａｌ合金パッド８ｃと被検査トランジスタのゲート電極４ａの間にはスイッチング用トランジスタが介在しているため、このプラズマチャージはゲート電極４ａに伝達せず、ゲート絶縁膜３ａにダメージを与えない。
【００４２】
次いで、接続孔９ａ，９ｂそれぞれの中にタングステンプラグ１０ａ，１０ｂを埋め込む。タングステンプラグ１０ａ，１０ｂの埋め込み方法はタングステンプラグ７ａ〜７ｄの埋め込み方法と同一である。
【００４３】
次いで、層間絶縁膜９上にＡｌ合金パッド１１ａ、及びＡｌ合金パッド１１ｂを形成する。Ａｌ合金パッド１１ａ，１１ｂの形成方法は、層間絶縁膜６上にＡｌ合金配線８ａ，８ｂ、Ａｌ合金パッド８ｃ、及びＡｌ合金膜８ｄを形成する方法と同一であり、ドライエッチングが用いられる。Ａｌ合金パッド１１ａはタングステンプラグ１０ａ上に位置しており、Ａｌ合金パッド１１ｂはタングステンプラグ１０ｂ上に位置している。
【００４４】
Ａｌ合金パッド１１ｂを形成するとき、Ａｌ合金パッド１１ｂにはプラズマチャージが生じる。Ａｌ合金パッド１１ｂは他の配線と比較して面積が大きいため、プラズマチャージ量は多い。しかし、Ａｌ合金パッド１１ｂと被検査トランジスタのゲート電極４ａの間にはスイッチング用トランジスタが介在しているため、Ａｌ合金パッド１１ｂを形成するときのプラズマチャージはゲート電極４ａに伝達せず、ゲート絶縁膜３ａにダメージを与えない。
【００４５】
なお、Ａｌ合金パッド１１ａはＡｌ合金パッド１１ｂと同一工程で形成されるため、Ａｌ合金パッド１１ａにも大きなプラズマチャージが生じ、スイッチング用トランジスタのゲート電極４ｂに伝達する。しかしゲート絶縁膜３ｂはゲート絶縁膜３ａより厚く、高耐圧である。また、ゲート電極４ｂの面積はゲート電極４ａの面積より小さいため、ゲート電極４ｂの下に位置するゲート絶縁膜３ｂが有する欠陥の数は、ゲート電極４ａの下に位置するゲート絶縁膜３ａが有する欠陥の数より少ない。従って、ゲート絶縁膜３ｂにダメージが生じることは抑制される。
【００４６】
次いで、図１（Ｃ）に示すように、層間絶縁膜９、Ａｌ合金パッド１１ａ，１１ｂそれぞれ上に層間絶縁膜１２を形成する。層間絶縁膜１２がプラズマＣＶＤ法で形成される場合、Ａｌ合金パッド１１ｂには大きなプラズマチャージが生じるが、Ａｌ合金パッド１１ｂとゲート電極４ａの間にはスイッチング用トランジスタが介在しており、かつスイッチング用トランジスタはオフである。従って、層間絶縁膜１２を形成するときのプラズマチャージはゲート電極４ａに伝達せず、ゲート絶縁膜３ａにダメージを与えない。
【００４７】
なお、Ａｌ合金パッド１１ａにも大きなプラズマチャージが生じ、スイッチング用トランジスタのゲート電極４ｂに伝達する。しかし、ゲート絶縁膜３ｂはゲート絶縁膜３ａより厚く、かつゲート電極４ｂはゲート電極４ａより面積が小さいため、ゲート絶縁膜３ｂにダメージが生じることは抑制される。
【００４８】
次いで、層間絶縁膜１２に接続孔１２ａ，１２ｂを形成し、接続孔１２ａ，１２ｂにタングステンプラグ１３ａ，１３ｂを埋め込む。これらの形成方法は、層間絶縁膜６に接続孔６ａ〜６ｄを形成し、タングステンプラグ７ａ〜７ｄを形成する方法と同一である。これらの工程においてＡｌ合金パッド１１ｂにプラズマチャージが生じる場合もあるが、スイッチング用トランジスタが介在するため、プラズマチャージがゲート電極４ａに伝達することが防止される。
【００４９】
次いで、層間絶縁膜１２上にスイッチング信号入力用パッド１４ａ、及び検査信号入力用パッド１４ｂを形成する。これらの形成方法は、層間絶縁膜６上にＡｌ合金配線８ａ，８ｂ、Ａｌ合金パッド８ｃ、及びＡｌ合金膜８ｄを形成する方法と同一であり、ドライエッチングが用いられる。スイッチング信号入力用パッド１４ａはタングステンプラグ１３ａ上に位置しており、検査信号入力用パッド１４ｂはタングステンプラグ１３ｂ上に位置している。
【００５０】
検査信号入力用パッド１４ｂを形成するとき、検査信号入力用パッド１４ｂにはプラズマチャージが生じるが、検査信号入力用パッド１４ｂとゲート電極４ａの間にはスイッチング用トランジスタが介在している。従って、検査信号入力用パッド１４ｂを形成するときのプラズマチャージはゲート電極４ａに伝達せず、ゲート絶縁膜３ａにダメージを加えない。
【００５１】
また、スイッチング信号入力用パッド１４ａにも大きなプラズマチャージが生じ、スイッチング用トランジスタのゲート電極４ｂに伝達する。しかし、ゲート絶縁膜３ｂはゲート絶縁膜３ａより厚く、かつゲート電極４ｂはゲート電極４ａより面積が小さいため、ゲート絶縁膜３ｂにダメージが生じることは抑制される。
【００５２】
その後、第１の素子領域１ａに形成された被検査トランジスタの特性を検査する場合、スイッチング信号入力用パッド１４ａに所定の電圧を印加して、スイッチング用トランジスタをオンにする。そして、検査信号入力用パッド１４ｂに検査に必要な信号を入力する。入力された信号はスイッチング用トランジスタを介して被検査トランジスタのゲート電極４ａに伝達する。
【００５３】
以上、本発明の第１の実施形態によれば、被検査トランジスタのゲート電極４ａは、スイッチング用トランジスタを介して検査信号を入力するためのプラグ等に接続している。このため、層間絶縁膜９を形成した後は、ゲート絶縁膜３ａにプラズマダメージが加わることを抑制できる。
【００５４】
図２の各図は、本発明の第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態においてシリコン基板１には複数の半導体チップが形成される。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００５５】
まず、図２（Ａ）に示すようにシリコン基板１に素子分離膜２を形成し、第１の素子領域１ａ，第２の素子領域１ｂ、第３の素子領域１ｃ、及び第４の素子領域１ｄを互いに分離する。第１及び第２の素子領域１ａ，１ｂは半導体チップが形成される領域を相互に分離するダイシング領域に位置しており、第３及び第４の素子領域１ｃ，１ｄは半導体チップが形成される領域に位置している。
【００５６】
次いで、ゲート絶縁膜３ａ，３ｂ，ゲート電極４ａ，４ｂ、及び不純物領域５ａ，５ｂを形成する。これらの形成方法は第１の実施形態と同一である。なお、第３の素子領域１ｃに位置するシリコン基板１にはゲート絶縁膜３ｃが、ゲート絶縁膜３ａと同一工程で形成される。また、ゲート絶縁膜３ｃ上にはゲート電極４ｃが、ゲート電極４ａ，４ｂと同一工程で形成される。また第３の素子領域１ｃに位置するシリコン基板１には、トランジスタのソース及びドレインとして機能する２つの不純物領域５ｃが、不純物領域５ａ，５ｂと同一工程で形成され、第４の素子領域１ｄに位置するシリコン基板１には、放電用の不純物領域５ｄが、不純物領域５ａ，５ｂと同一工程で形成される。
【００５７】
次いで、層間絶縁膜６、接続孔６ａ，６ｂ，６ｃ，６ｄ、タングステンプラグ７ａ，７ｂ，７ｃ，７ｄ、Ａｌ合金配線８ａ，８ｂ、Ａｌ合金パッド８ｃ、及びＡｌ合金膜８ｄを形成する。これらの形成方法は第１の実施形態と同一である。
【００５８】
なお、層間絶縁膜６には、ゲート電極４ｃ上に位置する接続孔６ｅ、及び放電用の不純物領域５ｄ上に位置する接続孔６ｆが、接続孔６ａ〜６ｄと同一工程で形成される。また、接続孔６ｅ，６ｆにはタングステンプラグ７ｅ，７ｆが、タングステンプラグ７ａ〜７ｄと同一工程で埋め込まれる。
【００５９】
また、層間絶縁膜６上には、タングステンプラグ７ｅ，７ｆを接続するＡｌ合金配線８ｅが形成される。Ａｌ合金配線８ｅによって、ゲート電極４ｃは放電用の不純物領域５ｄに接続される。
【００６０】
図２（Ａ）を用いて説明した工程のうち、接続孔６ａ〜６ｆを形成する工程では、ゲート電極４ｃ及びゲート電極４ａそれぞれにプラズマダメージが生じる。また、Ａｌ合金配線８ａ，８ｅを形成する工程において、Ａｌ合金配線８ａ，８ｅにプラズマチャージが生じるが、これらのプラズマチャージは不純物領域５ｂ，５ｄに放電される。
【００６１】
その後、図２（Ｂ）に示すように、層間絶縁膜９、接続孔９ａ，９ｂ、タングステンプラグ１０ａ，１０ｂ、Ａｌ合金パッド１１ａ，１１ｂ、層間絶縁膜１２、接続孔１２ａ，１２ｂ、タングステンプラグ１３ａ，１３ｂ、スイッチング信号入力用パッド１４ａ、及び検査信号入力用パッド１４ｂを形成する。これらの形成方法は第１の実施形態と同一である。
【００６２】
また、層間絶縁膜９には、Ａｌ合金配線８ｅ上に位置する接続孔９ｃが複数形成される。接続孔９ｃそれぞれにはタングステンプラグ１０ｃが埋め込まれる。接続孔９ｃ及びタングステンプラグ１０ｃは、接続孔９ａ，９ｂ及びタングステンプラグ１０ａ，１０ｂと同一工程で形成される。
【００６３】
また、層間絶縁膜９上には、タングステンプラグ１０ｃ上に位置するＡｌ合金パッド１１ｃが形成される。Ａｌ合金パッド１１ｃはＡｌ合金パッド１１ａ，１１ｂと同一工程で形成される。
【００６４】
また、層間絶縁膜１２には、Ａｌ合金パッド１１ｃ上に位置する接続孔１２ｃが複数形成される。接続孔１２ｃそれぞれにはタングステンプラグ１３ｃが埋め込まれる。接続孔１２ｃ及びタングステンプラグ１３ｃは、接続孔１２ａ，１２ｂ及びタングステンプラグ１３ａ，１３ｂと同一工程で形成される。
【００６５】
また、層間絶縁膜１２上には、タングステンプラグ１３ｃ上に位置するＡｌ合金パッド１４ｃが形成される。Ａｌ合金パッド１４ｃは、スイッチング信号入力用パッド１４ａ及び検査信号入力用パッド１１ｂと同一工程で形成される。
【００６６】
図２を用いて説明した各工程において、Ａｌ合金配線８ｅにはプラズマチャージが伝達する。伝達したプラズマチャージは放電用の不純物領域５ｄに放電される。従って、ゲート電極４ｃの下に位置するゲート絶縁膜３ｃにはダメージが加わらない。
一方、図２を用いて説明した各工程において、検査用のゲート電極４ａの下に位置するゲート絶縁膜３ａには、第１の実施形態で説明した作用により、プラズマダメージが加わらない。
【００６７】
このため、ゲート絶縁膜３ａが受けたプラズマダメージは、従来と比較してゲート絶縁膜３ｃが受けたプラズマダメージに近くなる。
従って、本実施形態によれば、被検査トランジスタの特性又はゲート絶縁膜３ａの耐圧特性を評価することにより、半導体チップとなるトランジスタの特性又はこのトランジスタのゲート絶縁膜３ｃの特性を精度よく評価することができる。
【００６８】
図３の各図は、本発明の第３の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態では、層間絶縁膜に接続孔を形成するときのダメージを評価するＴＥＧが形成される。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００６９】
まず、図３（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、第１及び第２の素子領域１ａ，１ｂを他の領域から分離する。次いで、ゲート絶縁膜３ａ，３ｂ，ゲート電極４ａ，４ｂ、不純物領域５ａ，５ｂ、層間絶縁膜６、接続孔６ａ，６ｂ，６ｃ，６ｄ、タングステンプラグ７ａ，７ｂ，７ｃ，７ｄ、Ａｌ合金配線８ｂ、Ａｌ合金パッド８ｃ、及びＡｌ合金膜８ｄを形成する。これらの形成方法は第１の実施形態と同一である。
【００７０】
また、Ａｌ合金配線８ｂを形成する工程において、層間絶縁膜６上にはＡｌ合金パッド８ｆ及びＡｌ合金膜８ｇが形成される。Ａｌ合金パッド８ｆはタングステンプラグ７ａ上に位置しており、Ａｌ合金膜８ｇはタンスグテンプラグ７ｂ上に位置している。
【００７１】
次いで、図３（Ｂ）に示すように、層間絶縁膜９を形成する。次いで、層間絶縁膜９上にフォトレジスト膜２０を形成し、フォトレジスト膜２０を露光及び現像する。これにより、フォトレジスト膜２０には孔が形成される。次いで、フォトレジスト膜２０をマスクとして層間絶縁膜９をドライエッチングする。これにより、層間絶縁膜９には接続孔９ａ，９ｂが形成される。
【００７２】
また、本工程において、複数の接続孔９ｆ及び接続孔９ｇが形成される。接続孔９ｆはＡｌ合金パッド８ｆ上に位置している。このため、接続孔９ｆを介してＡｌ合金パッド８ｆには電荷がチャージし、チャージした電荷がゲート電極４ａに伝達する。また、接続孔９ｇはＡｌ合金膜８ｇ上に形成される。
【００７３】
その後、図３（Ｃ）に示すように、フォトレジスト膜２０を除去する。次いで、接続孔９ａ，９ｂにタングステンプラグ１０ａ，１０ｂが埋め込まれる。これらの埋め込み方法は第１の実施形態と同一である。また、本工程において、接続孔９ｆ，９ｇそれぞれにはタングステンプラグ１０ｆ，１０ｇが埋め込まれる。
【００７４】
次いで、Ａｌ合金パッド１１ａ，１１ｂを形成する。これらの形成方法は第１の実施形態と同一である。本工程において、層間絶縁膜９上にはＡｌ合金配線１１ｆが形成される。Ａｌ合金配線１１ｆは少なくとも一つのタングステンプラグ１０ｆ及びタングステンプラグ１０ｇを相互に接続する。Ａｌ合金配線１１ｆが形成されることにより、Ａｌ合金パッド１１ｂは、スイッチング用トランジスタを介してゲート電極４ａに接続する。また、Ａｌ合金パッド１１ａには電荷がチャージするが、Ａｌ合金パッド１１ａとゲート電極４ａの間にはスイッチング用トランジスタが介在しているため、チャージした電荷はゲート電極４ａに伝達しない。
【００７５】
その後、Ａｌ合金パッド１１ａに所定の電圧を印加して、スイッチング用トランジスタをオンにする。そして、Ａｌ合金パッド１１ｂに検査に必要な信号を入力する。入力された信号は、スイッチング用トランジスタを介して被検査トランジスタのゲート電極４ａに伝達する。そして、被検査トランジスタの特性、又はゲート絶縁膜３ａの耐圧特性を評価することにより、接続孔９ｆを形成するときにゲート絶縁膜３ａが受けたプラズマダメージの大きさを評価する。
【００７６】
以上、本実施形態によれば、検査用の信号を入力するためのＡｌ合金パッド１１ｂを形成するとき、Ａｌ合金パッド１１ｂにチャージする電荷はゲート電極４ａに伝達しない。従って、従来と比較して、接続孔９ｆを形成するときにゲート絶縁膜３ａが受けたプラズマダメージの大きさを精度よく評価することができる。
【００７７】
図４の各図は、第４の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態においてシリコン基板１には複数の半導体チップが形成される。以下、第２又は第３の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００７８】
まず、図４（Ａ）に示すようにシリコン基板１に素子分離膜２を形成し、第１の素子領域１ａ，第２の素子領域１ｂ、及び第３の素子領域１ｃを互いに分離する。第１及び第２の素子領域１ａ，１ｂは半導体チップが形成される領域を相互に分離するダイシング領域に位置しており、第３の素子領域１ｃは半導体チップが形成される領域に位置している。
【００７９】
次いで、ゲート絶縁膜３ａ，３ｂ，３ｃ、ゲート電極４ａ，４ｂ，４ｃ、及び不純物領域５ａ，５ｂ，５ｃ、層間絶縁膜６、接続孔６ａ，６ｂ，６ｃ，６ｄ，６ｅ、タングステンプラグ７ａ，７ｂ，７ｃ，７ｄ，７ｅ、Ａｌ合金配線８ｂ、Ａｌ合金パッド８ｃ，８ｆ、及びＡｌ合金膜８ｄ，８ｇを形成する。これらの形成方法は第３の実施形態と同一である。また、層間絶縁膜６上には、タングステンプラグ７ｅに接続するＡｌ合金配線８ｈが、Ａｌ合金配線８ｂと同一工程で形成される。
【００８０】
その後、層間絶縁膜９及びフォトレジスト膜２０を形成し、フォトレジスト膜２０に孔を形成する。これらの形成方法は第３の実施形態と同一である。次いでフォトレジスト膜２０をマスクとして層間絶縁膜９をドライエッチングする。これにより、層間絶縁膜９には接続孔９ａ，９ｂ，９ｆ，９ｇ，９ｈが形成される。接続孔９ｈはＡｌ合金配線８ｈ上に位置している。
【００８１】
このとき、接続孔９ｈを介してＡｌ合金配線８ｈに電荷がチャージする。チャージした電荷はゲート電極４ｃに伝達し、ゲート絶縁膜３ｃにダメージを加える。また、接続孔９ｆを介してＡｌ合金パッド８ｆにも電荷がチャージする。チャージした電荷はゲート電極４ａに伝達し、ゲート絶縁膜３ａにダメージを加える。
【００８２】
その後、図４（Ｂ）に示すように、フォトレジスト膜２０を除去する。次いで、タングステンプラグ１０ａ，１０ｂ，１０ｆ，１０ｇ、Ａｌ合金パッド１１ａ，１１ｂ、及びＡｌ合金配線１１ｆを形成する。これらの形成方法は第３の実施形態と同一である。また、タングステンプラグ１０ａを形成する工程において、接続孔９ｈにはタングステンプラグ１０ｈが埋め込まれる。さらに、Ａｌ合金パッド１１ａを形成する工程において、層間絶縁膜９上には、タングステンプラグ１０ｈ上に位置するＡｌ合金配線１１ｅが形成される。
【００８３】
Ａｌ合金パッド１１ａはＡｌ合金配線１１ｅと比較して面積が大きい。このため、これらを形成する際にＡｌ合金パッド１１ａに生じるプラズマチャージは、Ａｌ合金配線１１ｅに生じるプラズマチャージより大きい。しかし、Ａｌ合金パッド１１ａとゲート電極４ａの間にはスイッチング用トランジスタが介在しているため、Ａｌ合金パッド１１ａに生じるプラズマチャージはゲート電極４ａに伝達しない。
従って、従来と比較して、ゲート絶縁膜３ａに加わるダメージは、ゲート絶縁膜３ｃに加わるダメージに近くなる。
【００８４】
その後、第３の実施形態と同様の手法により、被検査トランジスタの特性又はゲート絶縁膜３ａの耐圧特性を評価して、接続孔９ｆを形成するときにゲート絶縁膜３ａが受けたプラズマダメージの大きさを評価する。
【００８５】
上記したように、従来と比較して、ゲート絶縁膜３ａに加わったダメージは、ゲート絶縁膜３ｃに加わったダメージに近くなる。従って、本実施形態によれば、ダイシング領域に位置する被検査トランジスタの特性を評価することにより、半導体チップとなるトランジスタの特性を、精度よく評価することができる。
【００８６】
図５は、本発明の第５の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態では、Ａｌ合金配線を形成するときのダメージを評価するＴＥＧが形成される。以下、第３の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００８７】
まず、図５（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、第１及び第２の素子領域１ａ，１ｂを他の領域から分離する。次いで、ゲート絶縁膜３ａ，３ｂ，ゲート電極４ａ，４ｂ、不純物領域５ａ，５ｂ、層間絶縁膜６、接続孔６ａ，６ｂ，６ｃ，６ｄ、及びタングステンプラグ７ａ，７ｂ，７ｃ，７ｄを形成する。これらの形成方法は第３の実施形態と同一である。
【００８８】
次いで、層間絶縁膜６上及びタングステンプラグ７ａ〜７ｄそれぞれ上にＡｌ合金膜をスパッタリング法により形成する。次いで、Ａｌ合金膜上にフォトレジスト膜２１を塗布し、フォトレジスト膜２１を露光及び現像する。これにより、フォトレジスト膜２１には開口パターンが形成される。次いで、フォトレジスト膜２１をマスクとしてＡｌ合金膜をドライエッチングする。これにより、Ａｌ合金膜はパターニングされ、Ａｌ合金配線８ｂ，８ｉ、Ａｌ合金パッド８ｃ、及びＡｌ合金膜８ｄ，８ｇが形成される。Ａｌ合金配線８ｉはタングステンプラグ７ａ上に位置している。ドライエッチング工程において、Ａｌ合金配線８ｉには電荷がチャージする。チャージした電荷はゲート電極４ａに伝達し、ゲート絶縁膜３ａにダメージを加える。
【００８９】
その後、図５（Ｂ）に示すように、フォトレジスト膜２１を除去する。次いで、層間絶縁膜９、接続孔９ａ，９ｂ，９ｇ、タングステンプラグ１０ａ，１０ｂ，１０ｇ、及びＡｌ合金パッド１１ａ，１１ｂを形成する。これらの形成方法は、第３の実施形態と同一である。
【００９０】
なお、接続孔９ａを形成する工程において、Ａｌ合金配線８ｉ上に位置する接続孔９ｉが形成され、タングステンプラグ１０ａを形成する工程において、接続孔９ｉ内にタングステンプラグ１０ｉが埋め込まれる。また、Ａｌ合金パッド１１ａを形成する工程において、層間絶縁膜９上には、タングステンプラグ１０ｇ，１０ｉを相互に接続するＡｌ合金配線１１ｄが形成される。Ａｌ合金配線１１ｄが形成されることにより、Ａｌ合金パッド１１ｂは、スイッチング用トランジスタを介してゲート電極４ａに接続する。
【００９１】
Ａｌ合金パッド１１ａを形成する工程において、Ａｌ合金パッド１１ａには電荷がチャージする。しかし、Ａｌ合金パッド１１ａとゲート電極４ａの間にはスイッチング用トランジスタが介在しているため、チャージした電荷はゲート電極４ａに伝達せず、ゲート絶縁膜３ａにダメージを与えない。
【００９２】
その後、Ａｌ合金パッド１１ａに所定の電圧を印加して、スイッチング用トランジスタをオンにする。そして、Ａｌ合金パッド１１ｂに、検査に必要な信号を入力する。入力された信号は、スイッチング用トランジスタを介して被検査トランジスタのゲート電極４ａに伝達する。そして、被検査トランジスタの特性、又はゲート絶縁膜３ａの耐圧特性を評価することにより、Ａｌ合金配線８ｉを形成するときにゲート絶縁膜３ａが受けたプラズマダメージの量を評価する。
【００９３】
以上、本実施形態によれば、検査用の信号を入力するためのＡｌ合金パッド１１ｂを形成するとき、Ａｌ合金パッド１１ｂにチャージする電荷はゲート電極４ａに伝達しない。従って、従来と比較して、Ａｌ合金配線８ｉを形成するときにゲート絶縁膜３ａが受けたプラズマダメージの量を、精度よく評価することができる。
【００９４】
図６の各図は、第６の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態においてシリコン基板１には複数の半導体チップが形成される。以下、第４又は第５の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００９５】
まず、図６（Ａ）に示すようにシリコン基板１に素子分離膜２を形成し、第１の素子領域１ａ，第２の素子領域１ｂ、及び第３の素子領域１ｃを互いに分離する。第１及び第２の素子領域１ａ，１ｂは半導体チップが形成される領域を相互に分離するダイシング領域に位置しており、第３の素子領域１ｃは半導体チップが形成される領域に位置している。
【００９６】
次いで、ゲート絶縁膜３ａ，３ｂ，３ｃ、ゲート電極４ａ，４ｂ，４ｃ、及び不純物領域５ａ，５ｂ，５ｃ、層間絶縁膜６、接続孔６ａ，６ｂ，６ｃ，６ｄ，６ｅ、及びタングステンプラグ７ａ，７ｂ，７ｃ，７ｄ，７ｅを形成する。これらの形成方法は第１の実施形態と同一である。
【００９７】
次いで、層間絶縁膜６上及び各タングステンラグ上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、Ａｌ合金膜上にフォトレジスト膜２１を塗布し、フォトレジスト膜２１を露光及び現像する。これにより、フォトレジスト膜２１には開口パターンが形成される。次いで、フォトレジスト膜２１をマスクとしてＡｌ合金膜をドライエッチングする。これにより、層間絶縁膜６上にはＡｌ合金配線８ｂ，８ｈ，８ｉ、Ａｌ合金パッド８ｃ、及びＡｌ合金膜８ｄ，８ｇが形成される。
【００９８】
この工程において、Ａｌ合金配線８ｈには電荷がチャージする。チャージした電荷はゲート電極４ｃに伝達し、ゲート絶縁膜３ｃにダメージを加える。また、Ａｌ合金配線８ｉにも電荷がチャージする。チャージした電荷はゲート電極４ａに伝達し、ゲート絶縁膜３ａにダメージを加える。
【００９９】
その後、図６（Ｂ）に示すように、フォトレジスト膜２１を除去する。次いで、層間絶縁膜９、接続孔９ａ，９ｂ，９ｇ，９ｉ、タングステンプラグ１０ａ，１０ｂ，１０ｇ，１０ｉ、Ａｌ合金パッド１１ａ，１１ｂ、及びＡｌ合金配線１１ｄを形成する。これらの形成方法は第５の実施形態と同一である。
【０１００】
なお、図６（Ｂ）に示す工程において、ゲート絶縁膜３ｃにはプラズマダメージが加わらない。また、Ａｌ合金パッド１１ｂに生じるプラズマダメージはゲート電極４ａに伝達しない。従って、図６（Ｂ）に示す工程において、ゲート絶縁膜３ａに加わるプラズマダメージは、従来と比べて小さい。
従って、ゲート絶縁膜３ａが受けたプラズマダメージの量は、従来と比較してゲート絶縁膜３ｃが受けたプラズマダメージの量に近くなる。
【０１０１】
その後、第５の実施形態と同様の手法により、被検査トランジスタの特性又はゲート絶縁膜３ａの耐圧特性を評価することにより、Ａｌ合金配線８ｉを形成するときにゲート絶縁膜３ａが受けたプラズマダメージの量を評価する。
【０１０２】
以上、本実施形態によれば、ゲート絶縁膜３ａが受けたプラズマダメージの量は、従来と比較してゲート絶縁膜３ｃが受けたプラズマダメージの量に近くなる。従って、本実施形態によれば、ダイシング領域に位置する被検査トランジスタの特性を評価することにより、半導体チップとなるトランジスタの特性を、精度よく評価することができる。
【０１０３】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【０１０４】
【図１】（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図２】（Ａ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。
【図３】（Ａ）は第３の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図４】（Ａ）は第４の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。
【図５】（Ａ）は第５の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。
【図６】（Ａ）は第６の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。
【図７】従来の半導体装置の製造方法を説明する為の断面図。
【符号の説明】
【０１０５】
１，１００…シリコン基板、１ａ…第１の素子領域、１ｂ…第２の素子領域、１ｃ…第３の素子領域、１ｄ…第４の素子領域、２，１０２…素子分離膜、３ａ，３ｂ，３ｃ，１０３…ゲート絶縁膜、４ａ〜４ｃ，１０４…ゲート電極、５ａ〜５ｄ，１０５…不純物領域、６，９，１２，１０６，１０９…層間絶縁膜、６ａ〜６ｆ，９ａ〜９ｃ，９ｆ〜９ｉ，１２ａ〜１２ｃ…接続孔、７ａ〜７ｆ，１０ａ〜１０ｃ，１０ｆ〜１０ｉ，１３ａ〜１３ｃ，１０７，１１０…タングステンプラグ、８ａ，８ｂ，８ｅ，８ｈ，８ｉ，１１ｄ〜１１ｆ，１０８ａ…Ａｌ合金配線、８ｃ，８ｆ，１１ａ〜１１ｃ，１４ｃ，１０８ｂ，１１１…Ａｌ合金パッド、８ｄ，８ｇ…Ａｌ合金膜、１４ａ…スイッチング信号入力用パッド、１４ｂ…検査信号入力用パッド、２０，２１…フォトレジスト膜
【図１】
2007123691.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2007123691.tif 000008
【図７】
2007123691.tif 000009