(57)【要約】【課題】本発明の目的は、フューズ材料を切断することで、不良ビットを冗長ビットに置き換える機能を有し、特に耐帯電性に優れ、信頼性の高い半導体装置およびその製造方法を提供することである。【解決手段】本発明の半導体装置においては、特にフューズ材料を切断できるようにフューズ層形成領域の上部に積層される保護層が除去されて形成されるフューズ窓部内に少なくともその一部が露出され、フューズ層形成領域の上部に積層される最上部配線層により形成されるアンテナ部を有することにより、半導体装置が帯電した時に表面に付着する荷電粒子の退避経路を形成する。これにより、従来フューズ切断部から荷電粒子が貫入することにより生じていた当該装置の帯電破損を防止する。【選択図】図１０Ｃ
2007123869.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成される複数の配線層と
を具備し、
前記複数の配線層のうち、最上層である上部配線層の１つ下に形成された前記配線層によりフューズ部が形成され、
前記フューズ部の上部領域に形成される前記上部配線層により、前記基板と電気的に接続されたアンテナ部が形成される
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記基板は、前記基板の上部表面に拡散層を有し、
前記複数の配線層は、前記拡散層の上に形成され、
さらに、前記上部配線層の上に形成される保護層と、
前記フューズ部を切断できるように、前記フューズ部の上部に積層される前記保護層が除去されて形成されるフューズ窓部と
を具備する半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記アンテナ部は、前記フューズ窓部に少なくともその一部が露出するように配置される半導体装置。
【請求項４】
請求項２または３に記載の半導体装置において、
前記アンテナ部は、
前記フューズ部それぞれの２つある端部のうち、一方の端部の外縁に沿って前記フューズ窓部内を直線状に配置される第一アンテナ部と、
もう一方の端部の外縁に沿って前記フューズ窓部内を直線状に配置される第二アンテナ部と
を備える半導体装置。
【請求項５】
請求項２または３に記載の半導体装置において、
前記アンテナ部は、前記フューズ部それぞれの２つある端部の外縁に沿って前記フューズ窓部内を環状に配置される半導体装置。
【請求項６】
請求項２または３に記載の半導体装置において、
前記アンテナ部は、
前記フューズ部それぞれの２つある端部のうち、一方の端部の外縁に沿って前記フューズ窓部内に少なくとも一部が露出するように直線状に配置される第三アンテナ部と、
もう一方の端部の外縁に沿って前記フューズ窓部内に少なくとも一部が露出するように直線状に配置される第四アンテナ部と
を備える半導体装置。
【請求項７】
請求項２または３に記載の半導体装置において、
前記アンテナ部は、前記フューズ部それぞれの２つある端部の外縁に沿って前記フューズ窓部内に少なくとも一部が露出するように環状に配置される半導体装置。
【請求項８】
メモリセル領域と、
前記メモリセル領域の冗長制御を行うための、請求項１から６までのいずれか一項に記載の半導体装置と、
外部装置との間における入出力部であるＩ／Ｏと、
外部装置との間においてインタフェース制御を行うための周辺回路と
を具備し、
前記メモリセル領域と、前記半導体装置と、前記Ｉ／Ｏと、前記周辺回路とは、それぞれ同一基板上に一体形成される半導体メモリ。
【請求項９】
基板の上にフューズ部となる配線層を形成するフューズ部形成ステップと、
前記フューズ部の上部領域に、アンテナ部となる上部配線層を形成するアンテナ部形成ステップと
を具備し、
前記フューズ部形成ステップにおいて、前記アンテナ部は前記基板と電気的に接続される半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
さらに、前記上部配線層の上に保護層を形成する保護層形成ステップと、
前記フューズ部を切断できるように、前記フューズ部の上部領域に積層される前記保護層を除去してフューズ窓部を形成するフューズ窓部形成ステップと
を具備する半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記アンテナ部形成ステップは、前記アンテナ部の少なくとも一部が前記フューズ窓部に露出するように前記上部配線層を形成する半導体装置の製造方法。
【請求項１２】
請求項１０または１１に記載の半導体装置の製造方法において、
前記アンテナ部形成ステップは、前記アンテナ部が、前記フューズ部それぞれの２つある端部のうち、一方の端部の外縁に沿って前記フューズ窓部内を直線状に配置される第一アンテナ部と、もう一方の端部の外縁に沿って前記フューズ窓部内を直線状に配置される第二アンテナ部とにより構成されるように前記上部配線層を形成する半導体装置の製造方法。
【請求項１３】
請求項１０または１１に記載の半導体装置の製造方法において、
前記アンテナ部形成ステップは、前記アンテナ部が前記フューズ部それぞれの２つある端部の外縁に沿って前記フューズ窓部内を環状に配置されるように前記上部配線層を形成する半導体装置の製造方法。
【請求項１４】
請求項１０または１１に記載の半導体装置の製造方法において、
前記アンテナ部形成ステップは、前記アンテナ部が、前記フューズ部それぞれの２つある端部のうち、一方の端部の外縁に沿って前記フューズ窓部内に少なくとも一部が露出するように直線状に形成される第三アンテナ部と、もう一方の端部の外縁に沿って前記フューズ窓部内に少なくとも一部が露出するように直線状に形成される第四アンテナ部とにより構成されるように前記上部配線層を形成する半導体装置の製造方法。
【請求項１５】
請求項１０または１１に記載の半導体装置の製造方法において、
前記アンテナ部形成ステップは、前記アンテナ部が前記フューズ部それぞれの２つある端部の外縁に沿って前記フューズ窓部内に少なくとも一部が露出して環状に配置されるように前記上部配線層を形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フューズ材料を切断することで、不良ビットを冗長ビットに置き換える機能を有する半導体装置に関し、特にフューズ材料を切断できるようにフューズ層形成領域の上部に積層される保護層が除去されて形成されるフューズ窓部内に少なくともその一部が露出され、フューズ層形成領域の上部に積層される最上部配線層により形成される導電性のアンテナ部を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来のフューズを有する半導体装置の例として、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の場合について、図面を参照して以下に説明する。
従来の、フューズ材料を切断することにより、不良ビットを冗長ビットに置き換える機能を有する半導体装置におけるフューズ領域の上部概略構成（平面図）を図１に示す。図１に示されるように、従来の半導体装置においては、フューズ材料１０の切断マージンを確保するため、フューズ材料１０の上部に積層される保護膜のうち、フューズ材料１０の上部領域に対応する部分が除去されてフューズ開口窓１２が形成される。そして、フューズ材料１０は、接続層１１を介して冗長制御回路領域１４に接続される。図１に示されるフューズ材料１０のうち、未切断のフューズ断面（Ａ−Ａ’）を図２Ａ〜図２Ｃに、また、切断したフューズ断面（Ｂ−Ｂ’）を図３Ａ〜図３Ｃに示す。
【０００３】
図２Ａ〜図２Ｃは、それぞれ同一基板上に形成されるメモリセル（図２Ａ）、周辺回路（図２Ｂ）、および冗長回路（図２Ｃ）領域のフューズ材料を含む部位の断面を示したものである。メモリセル（図２Ａ）、および周辺回路（図２Ｂ）は、冗長回路（図２Ｃ）に対応させて参照のために示したものであり、ここでは冗長機能を有する冗長回路（図２Ｃ）としての半導体回路の構成について説明する。冗長回路においては、シリコン基板に溝型分離領域１０７及び、拡散層領域１０６が形成される。溝型分離領域１０７の両端に隣接する拡散層領域１０６が、図１における接続層１１に対応し、ゲート電極１０８とゲート電極１０８の外縁部にそれぞれ接続する拡散層領域１０６とが、図１における冗長制御回路領域１４に対応する。例えばタングステンで形成されるメモリセル領域（図２Ａ）のビット線１１０は、周辺回路および冗長回路においては第一配線層１１０として用いられ、プラグ１０９により拡散層１０６に接続される。メモリセル領域には、下部電極１１１、絶縁膜１１２、および上部電極１１３よりなる蓄積容量が形成され、プラグ１０５により拡散層１０６に接続される。第二配線層１１５は、例えばアルミニュームで形成され、プラグ１１４により第一配線層１１０に接続される。第三配線層１１７は、例えばアルミニュームにより形成され、プラグ１１６により第二配線層１１５に接続される。第二配線層上には、例えば窒化膜１１８及び、ポリイミド膜１１９からなる保護膜が形成される。図２Ｃに示される冗長回路において、フューズ１３２はメモリセル領域および周辺回路領域の第二配線層１１５と同一層で形成されており、プラグ１１４、第一配線層１１０、およびプラグ１０９を通して、拡散層１０６に接続され、さらに内部の冗長制御回路部のＭＯＳトランジスタのソース、ドレインに接続される。一方、図３Ｃに示されているフューズ１３２はレーザにより切断されたものであり、フューズ１３２上部の絶縁膜１２０はレーザ照射時の熱により蒸発し、フューズ露出部１３３として消失している。このため、フューズ１３２の切断面は、外部に向かって一部を露出する。
【０００４】
ここで、従来の半導体装置の製造プロセスの概略を図４に示す。従来の半導体装置の製造プロセスは、基板上への配線層の形成、保護膜形成、および保護膜開口の後、レーザトリミング（ステップＳ０１）、プローブテスト（ステップＳ０２）、バックグラインド（ステップＳ０３）、ダイシング（ステップＳ０４）、ダイボンディング（ステップＳ０５）、ワイヤボンディング（ステップＳ０６）、そしてレジンモールド（ステップＳ０７）を備えている。図４に示す様に、フューズ１３２の切断面が外部に向かって一部を露出する状態は、レーザトリミング（ステップＳ０１）からレジンモールド（ステップＳ０７）が完了するまで継続する。図４に示すレーザトリミング（ステップＳ０１）からレジンモールド（ステップＳ０７）前までの工程において、チップ表面を被う保護膜１１８、１１９が帯電した状態を図５Ａ〜図５Ｃに示す。特に、図５Ｃに示す冗長回路では、保護膜上に帯電した荷電粒子（電子）１３４が切断されたフューズ１３２の切断面から入り込み、拡散層１０６を介してゲート電極１０８に放電してゲート絶縁膜等を有する内部回路を破壊する場合がある（経路１３５で示す）。これにより、冗長制御回路に誤動作あるいは破損が生じる。
【０００５】
上記した技術に関連して、以下に示す提案がなされている。
【０００６】
特開平１１−１７０１６号公報に開示されている「半導体集積回路装置およびその製造方法」では、冗長ビットを有し、ヒューズ（フューズと同意）を切断することにより不良ビットを冗長ビットに置換する冗長回路が設けられた半導体集積回路装置であって、ヒューズが、最終パッシベーション膜の形成後に切断が行われる第１のヒューズと、最終パッシベーション膜の形成前に切断が行われる第２のヒューズとよりなる半導体集積回路装置が提案されている。これらの構造では、ヒューズ上の保護膜は除去されるため、主に耐湿性確保、外部からの汚染防止を目的にガードリングが設置される。このガードリングは、その目的から、（１）ヒューズを切れ目無く囲むこと、および（２）特に基板まで接続する必要性は無く、電気的にフローティング状態で有ることを特徴としている。
【０００７】
また、特開２０００−１５６４１２号公報に開示されている「半導体装置及びその製造方法」では、半導体基板上に設けられたヒューズ（フューズと同意）と、ヒューズ上に形成された複数の絶縁膜と、ヒューズ上で複数の絶縁膜のうち上層側の絶縁膜に開口されたヒューズ切断窓を有する半導体装置において、ヒューズ切断窓の内底面が平坦であり、ヒューズ切断窓の側面部に金属膜を有する半導体装置が提案されている。この例においても、フューズ切断窓の側面部に配置された金属膜は、基板に接続している必要は無く、帯電した荷電粒子の基板への放電と言う目的とは全く異なるものである。
すなわち、特許文献１および２で示された従来の半導体装置においては、耐湿性向上または加工容易性等の、本発明とは異なる目的からヒューズ切断窓近傍にガードリング等の導電層が配置されているが、ヒューズ部の保護膜上に帯電した荷電粒子の放電と言う技術思想はいっさい開示されておらず、本発明で課題としている、荷電粒子による内部回路の破壊防止と言う点に関しては、いっさい解決策が示されていない。
【０００８】
【特許文献１】特開平１１−１７０１６号公報
【特許文献２】特開２０００−１５６４１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、フューズ材料を切断することで、不良ビットを冗長ビットに置き換える機能を有し、特に耐帯電性に優れ、信頼性の高い半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
以下に、［発明を実施するための最良の形態］で使用する括弧付き符号を用いて、課題を解決するための手段を説明する。これらの符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
本発明の半導体装置は、基板と、基板の上に形成される複数の配線層（１１０、１１５、１１７）とを備え、複数の配線層のうち、最上層である上部配線層（１１７）の１つ下に形成された配線層（１１５）によりフューズ部（１３２）が形成され、フューズ部の上部領域に形成される上部配線層（１１７）により、基板と電気的に接続されたアンテナ部（１３７）が形成される。
【００１２】
また、本発明の半導体装置において、基板は、基板の上部表面に拡散層（１０６）を有し、複数の配線層（１１０、１１５、１１７）は、拡散層の上に形成され、さらに、上部配線層（１１７）の上に形成される保護層（１１８、１１９）と、フューズ部（１３２）を切断できるように、フューズ部の上部に積層される保護層が除去されて形成されるフューズ窓部（１３１）とを備える。
【００１３】
また、本発明の半導体装置におけるアンテナ部（１３７）は、フューズ窓部（１３１）に少なくともその一部が露出するように配置される。
【００１４】
また、本発明の半導体装置におけるアンテナ部（１３７、１５）は、フューズ部（１３２、１０）それぞれの２つある端部のうち、一方の端部の外縁に沿ってフューズ窓部（１３１、１２）内を直線状に配置される第一アンテナ部と、もう一方の端部の外縁に沿ってフューズ窓部内を直線状に配置される第二アンテナ部とを備える。
【００１５】
また、本発明の半導体装置において、アンテナ部（１３７、１６）は、フューズ部（１３２、１０）それぞれの２つある端部の外縁に沿ってフューズ窓部（１３１、１２）内を環状に配置される。
【００１６】
また、本発明の半導体装置において、アンテナ部（１３７、１７）は、フューズ部（１３２、１０）それぞれの２つある端部のうち、一方の端部の外縁に沿ってフューズ窓部（１３１、１２）内に少なくとも一部が露出するように直線状に配置される第三アンテナ部と、もう一方の端部の外縁に沿ってフューズ窓部内に少なくとも一部が露出するように直線状に配置される第四アンテナ部とを備える。
【００１７】
また、本発明の半導体装置において、アンテナ部（１３７、１８）は、フューズ部（１３２、１０）それぞれの２つある端部の外縁に沿ってフューズ窓部（１３１、１２）内に少なくとも一部が露出するように環状に配置される。
【００１８】
また、本発明の半導体メモリは、メモリセル領域（５１）と、メモリセル領域の冗長制御を行うための、請求項１から６までのいずれか一項に記載の半導体装置（５２）と、外部装置との間における入出力部であるＩ／Ｏ（５９）と、外部装置との間においてインタフェース制御を行うための周辺回路（５８）とを備え、メモリセル領域と、半導体装置と、Ｉ／Ｏと、周辺回路とは、それぞれ同一基板上に一体形成される。
【００１９】
また、本発明の半導体装置の製造方法は、基板の上にフューズ部となる配線層（１１０、１１５、１１７）を形成するフューズ部形成ステップと、フューズ部（１３２）の上部領域に、アンテナ部（１３７）となる上部配線層（１１７）を形成するアンテナ部形成ステップとを備え、フューズ部形成ステップにおいて、アンテナ部は基板と電気的に接続される。
【００２０】
また、本発明の半導体装置の製造方法は、さらに、上部配線層（１１７）の上に保護層（１１８、１１９）を形成する保護層形成ステップと、フューズ部（１３２）を切断できるように、フューズ部の上部領域に積層される保護層を除去してフューズ窓部（１３１）を形成するフューズ窓部形成ステップとを備える。
【００２１】
また、本発明の半導体装置の製造方法において、アンテナ部形成ステップは、アンテナ部（１３７）の少なくとも一部がフューズ窓部（１３１）に露出するように上部配線層を形成する。
【００２２】
また、本発明の半導体装置の製造方法において、アンテナ部形成ステップは、アンテナ部（１３７、１５）が、フューズ部（１３２、１０）それぞれの２つある端部のうち、一方の端部の外縁に沿ってフューズ窓部（１３１、１２）内を直線状に配置される第一アンテナ部と、もう一方の端部の外縁に沿ってフューズ窓部内を直線状に配置される第二アンテナ部とにより構成されるように上部配線層（１１７）を形成する。
【００２３】
また、本発明の半導体装置の製造方法において、アンテナ部形成ステップは、アンテナ部（１３７、１６）がフューズ部（１３２、１０）それぞれの２つある端部の外縁に沿ってフューズ窓部（１３１、１２）内を環状に配置されるように上部配線層（１１７）を形成する。
【００２４】
また、本発明の半導体装置の製造方法において、アンテナ部形成ステップは、アンテナ部（１３７、１７）が、フューズ部（１３２、１０）それぞれの２つある端部のうち、一方の端部の外縁に沿ってフューズ窓部内に少なくとも一部が露出するように直線状に形成される第三アンテナ部と、もう一方の端部の外縁に沿ってフューズ窓部（１３１、１２）内に少なくとも一部が露出するように直線状に形成される第四アンテナ部とにより構成されるように上部配線層（１１７）を形成する。
【００２５】
また、本発明の半導体装置の製造方法において、アンテナ部形成ステップは、アンテナ部（１３７、１８）がフューズ部（１３２、１０）それぞれの２つある端部の外縁に沿ってフューズ窓部（１３１、１２）内に少なくとも一部が露出して環状に配置されるように上部配線層（１１７）を形成する。
【発明の効果】
【００２６】
本発明により、フューズ材料を切断することで、不良ビットを冗長ビットに置き換える機能を有し、特にフューズ材料を切断できるようにフューズ層形成領域の上部に積層される保護層が除去されて形成されるフューズ窓部内に少なくともその一部が露出され、フューズ層形成領域の上部に積層される最上部配線層により形成される導電性のアンテナ部を有することにより、フューズ切断部からの帯電破壊を防止することのできる半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２７】
添付図面を参照して、本発明による半導体装置およびその製造方法を実施するための最良の形態を以下に説明する。
【００２８】
本発明の半導体装置は、フューズ材料を切断することにより、不良ビットを冗長ビットに切替えるための機能を備える半導体装置である。本発明の半導体装置は、拡散層の形成された基板と、当該拡散層の上に形成される複数の配線層と、上記配線層のうち最上層である上部配線層の上に形成される保護層とを備えている。また、複数の配線層の隣接層同士、および上記複数の配線層のうち最下層である下部配線層と上記拡散層とを電気的に接続するためのプラグを有している。本発明の半導体装置においては、複数の配線層のうち、上部配線層の１つ下に形成された配線層はフューズ層として形成されており、不良ビットを冗長ビットに切替える場合に、当該フューズ層を切断できるようにフューズ層形成領域の上部に積層される保護層が除去されてフューズ窓部が形成される。そして、特に本発明の半導体装置においては、フューズ層形成領域の上部に形成される上部配線層により形成されるアンテナ部を備えている。当該アンテナ部は、少なくともその一部がフューズ窓部に露出する構成となるように形成される。これにより、半導体装置の表面部が荷電粒子（電子）で帯電した場合においても、従来フューズ窓部の最下位部に露出していたフューズ断面部から貫入し、ゲート電極を介して内部回路を破損させていた荷電粒子は、当該フューズ断面部に貫入する前に、さらに上層部に形成されるアンテナ部に誘導される。そして、荷電粒子（電子）は、上記アンテナ部を介して基板表面に形成されている拡散層領域から基板内に放電される。本発明の半導体装置においては、上記のように、帯電時に表面に存在する荷電粒子（電子）が、従来のフューズ断面部から貫入して内部回路を破損させる経路に入ることが防止される。これにより、フューズ断面部を有している場合においても、予め帯電破壊を防止することのできる半導体装置が実現する。
【００２９】
（実施の形態１）
フューズを有する半導体装置として、ＤＲＡＭを例にあげて、以下に説明する。
図６に、同一基板上に形成され、本発明の実施の形態１に係わる冗長回路としての半導体装置を含む半導体メモリのブロック構成を示す。半導体メモリは、メモリセル領域５１と、メモリセル領域５１の冗長制御を行うために冗長回路５２と、周辺回路５８と、Ｉ／Ｏ５９とを備えている。メモリセル領域５１には、ワード線６１に対してローデコーダドライバ５４とローアドレスバッファ５３とが直列に接続されている。また、メモリセル領域５１のビット線には、センスアンプ５５と、カラムデコーダドライバ５６と、カラムアドレスバッファ５７とがそれぞれ直列に接続されている。
【００３０】
メモリセル領域５１に欠陥が存在する場合、冗長回路５２内部の対応するフューズを切断することにより、メモリセル領域５１の欠陥ビットに接続されるワード線６１または、ビット線６０を冗長線に置き換えることで正常動作を実現させる。図７は、本発明の実施の形態１に係わる冗長回路としての半導体装置における、フューズ材料１０を含む部分の上部概略構成を示す図である。図７に示されるように、本実施の形態に係わる半導体装置においては、フューズ材料１０の切断マージンを確保するため、フューズ材料１０の上部に積層される保護膜が除去されて、フューズ開口窓１２が開口される。そして、フューズ材料１０は、接続層１１を介して冗長制御回路領域１４に接続される。図７に示されるフューズ材料１０のうち、切断したフューズ断面（Ｃ−Ｃ’）を図８Ａ〜図８Ｃに示す。また、フューズの配置されていない断面（Ｄ−Ｄ’）を図９Ａ〜図９Ｃに示す。
【００３１】
図８Ａ〜図８Ｃは、それぞれ基板上に形成されるメモリセル（図８Ａ）、周辺回路（図８Ｂ）、および冗長回路（図８Ｃ）のフューズ材料を含む部位の断面を示したものである。メモリセル（図８Ａ）、および周辺回路（図８Ｂ）は、同一基板上に形成される冗長回路（図８Ｃ）に対応させて参照のために示したものであり、ここでは冗長機能を有する冗長回路（図８Ｃ）の構成について説明する。冗長回路においては、シリコン基板上に溝型分離領域１０７及び、拡散層領域１０６が形成される。溝型分離領域１０７の両端に隣接する拡散層領域１０６が、図７における接続層１１に対応し、ゲート電極１０８とゲート電極１０８の外縁部にそれぞれ接続する拡散層領域１０６とが、図７における冗長制御回路領域１４に対応する。例えば、メモリセル領域（図８Ａ）のビット線１１０はタングステンで形成され、周辺回路、および冗長回路では第一配線層１１０として用いられ、プラグ１０９を介して拡散層１０６に接続される。図８Ａに示されるメモリセルでは、下部電極１１１、絶縁膜１１２、および上部電極１１３により蓄積容量が形成される。そして、形成された蓄積容量は、プラグ１０５を介して拡散層１０６に接続される。第二配線層１１５は、例えばアルミニュームで形成され、周辺回路領域（図８Ｂ）では、プラグ１１４により第一配線層１１０に接続される。第三配線層１１７は例えばアルミニュームにより形成され、プラグ１１６により第二配線層１１５に接続される。第三配線層１１７上には、例えば窒化膜１１８及び、ポリイミド膜１１９からなる保護膜が形成される。一方、図８Ｃに示される本実施の形態に係わる冗長回路としての半導体装置において、フューズ１３２は、メモリセル領域および周辺回路領域の第二配線層１１５と同一層で形成されて、プラグ１１４、第一配線層１１０、およびプラグ１０９を介して拡散層１０６に接続され、さらに拡散層１０６を介して、内部の冗長制御回路部のＭＯＳトランジスタのソース、ドレインに接続される。図８Ｃに示されているフューズ１３２は、レーザにより切断されたものである。フューズ１３２上部の絶縁膜１２０は、レーザ照射時の熱により蒸発して消失し、フューズ露出部１３３が形成される。このため、フューズ１３２の切断面は、外部に向かって一部を露出する。
【００３２】
本実施の形態は、さらに、メモリセル領域および周辺回路領域の第三配線層１１７と同一層で形成される導電性のアンテナ１３７（図８Ｃ）を備えていることを特徴とする。フューズの両端部の外縁に沿ってそれぞれ直線状に形成されている２つの形成部分に別けられた当該アンテナ１３７、１５（図７参照）は、図９Ｃに示されるように、それぞれ一部の箇所で、プラグ１１６、第二配線層１１５、プラグ１１４、第一配線層１１０、そしてプラグ１０９を介して内部回路とは分離される拡散層領域１０６に接続される。また、図８Ｃに示されるように、本実施の形態においては、冗長回路のフューズ１３２およびアンテナ１３７を含む領域の保護膜１１８、１１９が除去されて、フューズ開口窓１３１が形成される。これにより、アンテナ１３７は、その少なくとも一部が、フューズ開口窓１３１に露出する形態で配置される。
【００３３】
本実施の形態の冗長回路としての半導体装置、メモリセル、および周辺回路それぞれの表面が帯電した場合の模式を図１０Ａ〜図１０Ｃに示す。本発明の半導体装置（図１０Ｃ）においては、特にフューズ材料を切断できるようにフューズ層形成領域の上部に積層される保護層が除去されて形成されるフューズ開口窓１３１の内部に少なくともその一部が露出され、フューズ層形成領域の上部に積層される最上部配線層により形成されるアンテナ１３７を有することにより、帯電時に表面に付着する荷電粒子１３４の退避経路１３９（アンテナ１３７、プラグ１１６、第二配線層１１５、プラグ１１４、第一配線層１１０、プラグ１０９、内部回路とは分離されている拡散層領域１０６）が形成される。これにより、帯電により生じた荷電粒子は、フューズ開口窓１３１およびフューズ露出部１３３を介してフューズ切断部に貫入する前に、フューズ切断部よりも更に上層部に形成されるアンテナ１３７に導入され、基板へと放電される。よって、従来、フューズ切断部から荷電粒子が貫入することにより生じていた当該装置の帯電破損は防止され、信頼性の高い半導体装置が実現される。
【００３４】
本実施の形態におけるアンテナ１３７は、保護膜上の帯電電荷を基板に放電させるための役割を有すると共に、従来の半導体装置と同様、耐湿性確保、外部からの汚染防止を目的としたガードリングとしての役割をも有している。但し、本発明の半導体装置に備えられるアンテナ１３７の配置形態は、フューズ開口窓１２におけるアンテナ１３７の露出部分が電気的に基板にまで接続されていれば、必ずしも従来のガードリングの場合のようにフューズ材料１０を完全に取り囲むように配置される必要はなく、当該半導体装置におけるフューズ開口窓１２の大きさ、および使用環境等に応じて適宜設定されるものである。
【００３５】
（実施の形態１の製造方法）
図１１に、本発明の実施の形態１の半導体装置の製造方法に基づく製造プロセスの概略を、標準的なボンディングパッドを形成する従来の製造プロセスと対比させて示す。本実施の形態に係わる半導体装置の製造プロセスは、拡散層の形成された基板上への第一配線層の形成（ステップＳ１０）、第二配線層の形成（ステップＳ１１）、第三配線層の形成（ステップＳ１２）、保護膜の形成（ステップＳ１３）、保護膜の開口（ステップＳ１４）、レーザトリミング（ステップＳ１５）、プローブテスト（ステップＳ１６）、バックグラインド（ステップＳ１７）、ダイシング（ステップＳ１８）、ダイボンディング（ステップＳ１９）、ワイヤボンディング（ステップＳ２０）、そしてレジンモールド（ステップＳ２０）を備えている。ステップＳ１０からＳ１５の各工程に対応する半導体装置のボンディングパッド部およびフューズを含む冗長回路部の断面を、図１２〜図１７に示す。上記した製造プロセス（ステップＳ１０〜ステップＳ２１）それぞれは、標準的な製造プロセスに基づくので、ここではその説明を省略する。
【００３６】
但し、本実施の形態に係わる半導体装置の製造方法においては、図１４に示される工程（ステップＳ１２）で、第三配線層１１７と同一層で、必要に応じて適宜最適なアンテナ１３７パターンが形成されると同時に、同じく第三配線層によりボンディングパッド１４０が形成される。また、図１６に示される工程（ステップＳ１４）において、ボンディングパッド１４０のボンディングパッド開口部１４１と、フューズ開口窓１３１とが同時に形成される。このため、本実施の形態に係わる半導体装置の製造方法においては、アンテナ１３７を形成するための新たな工程を必要としない。また、本実施の形態における製造方法に係わる製造プロセスにおいて、半導体装置の帯電破壊の要因となる、フューズ１３２の切断面がフューズ開口窓１３１に向かって一部を露出する状態は、レーザトリミング（ステップＳ１５）からレジンモールド（ステップＳ２１）が完了するまで継続されるが、既述したように、本実施の形態に係わる半導体装置においては、帯電により表面に付着した荷電粒子は、アンテナ１３７を介して速やかに基板に放電される。
【００３７】
（実施の形態２）
本発明の実施の形態２に係わる半導体装置の上部概略構成を図１８に示す。本実施の形態の基本的な構成要素、およびその製造方法は実施の形態１におけるそれぞれと同様である。但し、本実施の形態においては、第三配線層と同一層で形成されるアンテナ１３７（アンテナ材料１６）の形成パターンが、実施の形態１のそれと異なっている。本実施の形態におけるアンテナ１３７は、実施の形態１におけるアンテナ１３７（図７）を、フューズ開口窓１２の壁面に沿って、リング状に配置したものである。
【００３８】
本実施の形態においては、特にフューズ材料を切断できるようにフューズ層形成領域の上部に積層される保護層が除去されて形成されるフューズ開口窓１２内に露出するように配置され、フューズ層形成領域の上部に積層される最上部配線層により形成される環状のアンテナ１３７（図１８に示すアンテナ材料１６）を有することにより、実施の形態１と同様に、半導体装置が帯電した時に表面に付着する荷電粒子の退避経路を形成する。そして、帯電により生じた荷電粒子は、フューズ切断部に貫入する前に、さらに上層部に形成されるアンテナ１３７に導入され、基板へと放電される。これにより、従来、フューズ切断部から荷電粒子が貫入することにより生じていた当該装置の帯電破損は防止され、信頼性の高い半導体装置が実現される。また、本実施の形態においては、アンテナ１３７が、フューズ部を完全に囲んで、ガードリングとしての機能を有していることにより、当該機能に起因する信頼性の向上が実現する。
【００３９】
（実施の形態３）
本発明の実施の形態３に係わる半導体装置の上部概略構成（平面図）を図１９に示す。本実施の形態の基本的な構成要素、およびその製造方法は実施の形態１におけるそれぞれと同様である。但し、本実施の形態においては、第三配線層と同一層で形成されるアンテナ１３７（アンテナ材料１７）の形成パターンが、実施の形態１のそれと異なっている。本実施の形態におけるアンテナ１３７は、フューズ材料１０それぞれの２つある端部（図１９上でフューズ材料１０の上下に位置している端部）のうち、一方の端部の外縁に沿ってフューズ開口窓１２内に少なくとも一部が露出するように直線状に配置されるアンテナ部と、もう一方の端部の外縁に沿ってフューズ窓部内に少なくとも一部が露出するように直線状に配置されるアンテナ部とを備えている。本実施の形態においては、特にフューズ材料を切断できるようにフューズ層形成領域の上部に積層される保護層が除去されて形成されるフューズ開口窓１２内に少なくともその一部が露出され、フューズ層形成領域の上部に積層される最上部配線層により形成される２つのアンテナ部により構成されるアンテナ１３７（図１９に示すアンテナ材料１７）を有することにより、実施の形態１と同様に、半導体装置が帯電した時に表面に付着する荷電粒子の退避経路を形成する。そして、帯電により生じた荷電粒子は、フューズ切断部に貫入する前に、さらに上層部に形成されるアンテナ１３７に導入され、基板へと放電される。これにより、従来フューズ切断部から荷電粒子が貫入することにより生じていた当該装置の帯電破損は防止され、信頼性の高い半導体装置が実現される。また、本実施の形態においては、実施の形態１におけるアンテナの一部領域を保護膜側に延長してフューズ開口窓と重ね合わせた構造としたことにより、アンテナのフューズ開口窓１２内における露出面積が増大する。これにより、実施の形態１の半導体装置と比較して、より高い帯電防止機能を有する半導体装置が実現する。
【００４０】
（実施の形態４）
本発明の実施の形態４に係わる半導体装置の上部概略構成を図２０に示す。本実施の形態は、実施の形態２および実施の形態３それぞれの構成要素を有したものである。また、本実施の形態の製造方法は、実施の形態１におけるそれと同様である。図２０に示されるように、本実施の形態におけるアンテナ１３７は、実施の形態２におけるリング状のアンテナ（図１８）の一部領域を、実施の形態３に示されるアンテナ形態（図１９）のように、保護膜側に延長して開口窓と重ね合わせた構成を有している。本実施の形態においては、特にフューズ材料を切断できるようにフューズ層形成領域の上部に積層される保護層が除去されて形成されるフューズ開口窓１２内に少なくともその一部が露出され、フューズ層形成領域の上部に積層される最上部配線層により形成されるアンテナ１３７（図２０に示すアンテナ材料１８）を有することにより、実施の形態１から３までと同様に、半導体装置が帯電した時に表面に付着する荷電粒子の退避経路を形成する。そして、帯電により生じた荷電粒子は、フューズ切断部に貫入する前に、さらに上層部に形成されるアンテナ１３７に導入され、基板へと放電される。これにより、従来フューズ切断部から荷電粒子が貫入することにより生じていた当該装置の帯電破損は防止され、信頼性の高い半導体装置が実現される。
【００４１】
（実施の形態５）
本発明の実施の形態５に係わる半導体メモリは、メモリセル領域と、メモリセル領域の冗長制御を行うために冗長回路としての実施の形態１から４までに説明されるいずれか１つの半導体装置と、外部装置との間における入出力部であるＩ／Ｏと、外部装置との間においてインタフェース制御を行うための周辺回路とを備えている（半導体メモリの概略構成については図６参照）。メモリセル領域と、冗長回路としての実施の形態１から４までに説明される半導体装置と、Ｉ／Ｏと、周辺回路とは、それぞれ同一基板上に一体形成される。メモリセル領域には、ワード線に対してローデコーダドライバとローアドレスバッファとが直列に接続されている。また、メモリセル領域のビット線には、センスアンプと、カラムデコーダドライバと、カラムアドレスバッファとがそれぞれ直列に接続されている。
【００４２】
本実施の形態においてメモリセル領域に欠陥が存在する場合、冗長回路としての実施の形態１から４までに説明されるいずれか１つの半導体装置のフューズを切断することにより、メモリセル領域の欠陥ビットに接続されるワード線または、ビット線を冗長線に置き換えることで正常動作が実現される。
【００４３】
本実施の形態においては、冗長回路として、実施の形態１から４までのいずれか１つの半導体装置を備えていることにより、半導体メモリの表面が帯電し、従来であれば冗長系切替え後にフューズ切断部から荷電粒子が貫入することにより生じていた当該半導体メモリの帯電破損が防止され、信頼性の高い半導体メモリが実現される。
なお、以上の実施の形態の説明には、ＤＲＡＭを例として用いたが、本発明の半導体装置は、ＤＲＡＭに限定されるものではない。すなわち、他のメモリ（ＳＲＡＭ、フラッシュメモリ等）に適用可能であるだけではなく、フューズを有するメモリ以外の半導体装置にも適用可能である。
【図面の簡単な説明】
【００４４】
【図１】従来の半導体装置におけるフューズ領域（上面）の概略構成を示す図である。
【図２Ａ】図１において未切断のフューズ断面（Ａ−Ａ’）を示す図である。
【図２Ｂ】図１において未切断のフューズ断面（Ａ−Ａ’）を示す図である。
【図２Ｃ】図１において未切断のフューズ断面（Ａ−Ａ’）を示す図である。
【図３Ａ】図１において切断したフューズ断面（Ｂ−Ｂ’）を示す図である。
【図３Ｂ】図１において切断したフューズ断面（Ｂ−Ｂ’）を示す図である。
【図３Ｃ】図１において切断したフューズ断面（Ｂ−Ｂ’）を示す図である。
【図４】従来の半導体装置の製造工程を示す図である。
【図５Ａ】図３Ａにおいて、表面に帯電による電荷が生じた状態を示す図である。
【図５Ｂ】図３Ｂにおいて、表面に帯電による電荷が生じた状態を示す図である。
【図５Ｃ】図３Ｃにおいて、表面に帯電による電荷が生じた状態を示す図である。
【図６】本発明の実施の形態に係わる半導体装置を冗長回路として含む半導体メモリのブロック構成を示す図である。
【図７】本発明の実施の形態１に係わる半導体装置におけるフューズ領域（上面）の概略構成を示す図である。
【図８Ａ】図７において切断したフューズ断面（Ｃ−Ｃ’）を示す図である。
【図８Ｂ】図７において切断したフューズ断面（Ｃ−Ｃ’）を示す図である。
【図８Ｃ】図７において切断したフューズ断面（Ｃ−Ｃ’）を示す図である。
【図９Ａ】図７において断面（Ｄ−Ｄ’）を示す図である。
【図９Ｂ】図７において断面（Ｄ−Ｄ’）を示す図である。
【図９Ｃ】図７において断面（Ｄ−Ｄ’）を示す図である。
【図１０Ａ】図９Ａにおいて、表面に帯電による電荷が生じた状態を示す図である。
【図１０Ｂ】図９Ｂにおいて、表面に帯電による電荷が生じた状態を示す図である。
【図１０Ｃ】図９Ｃにおいて、表面に帯電による電荷が生じた状態を示す図である。
【図１１】本発明の実施形態１に係わる半導体装置の製造工程を示す図である。
【図１２】実施形態１に係わる半導体装置の製造工程のうち、第一配線層を形成する工程を示す図である。
【図１３】実施形態１に係わる半導体装置の製造工程のうち、第二配線層を形成する工程を示す図である。
【図１４】実施形態１に係わる半導体装置の製造工程のうち、第三配線層を形成する工程を示す図である。
【図１５】実施形態１に係わる半導体装置の製造工程のうち、保護膜層を形成する工程を示す図である。
【図１６】実施形態１に係わる半導体装置の製造工程のうち、保護膜層を開口する工程を示す図である。
【図１７】実施形態１に係わる半導体装置の製造工程のうち、レーザトリミングからワイヤボンディングまでの工程を示す図である。
【図１８】本発明の実施の形態２に係わる半導体装置におけるフューズ領域（上面）の概略構成を示す図である。
【図１９】本発明の実施の形態３に係わる半導体装置におけるフューズ領域（上面）の概略構成を示す図である。
【図２０】本発明の実施の形態４に係わる半導体装置におけるフューズ領域（上面）の概略構成を示す図である。
【符号の説明】
【００４５】
１０…フューズ材料
１１…接続層
１２…フューズ窓口
１３…切断されたフューズ
１４…冗長制御回路領域
５１…メモリセル領域
５２…冗長回路
５３…ローアドレスバッファ
５４…ローデコーダドライバ
５５…センスアップ
５６…カラムデコーダドライバ
５７…カラムアドレスバッファ
５８…周辺回路
５９…Ｉ／Ｏ
６０…ビット線
６１…ワード線
１０５…プラグ
１０６…拡散層領域
１０７…溝型分離領域
１０８…ワード線／ゲート電極
１０９…プラグ
１１０…第一配線層（ビット線）
１１１…下部電極
１１２…絶縁膜
１１３…上部電極
１１４…プラグ
１１５…第二配線層
１１６…プラグ
１１７…第三配線層
１１８…窒化膜
１１９…ポリイミド膜
１２０…絶縁膜
１３１…フューズ開口窓
１３２…フューズ
１３３…フューズ露出部
１３４…荷電粒子
１３７…アンテナ
１４０…ボンディングパッド
１４１…ボンディングパッド開口部
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
2007123869.tif 000017
【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
2007123869.tif 000020
【図９Ｃ】
2007123869.tif 000021
【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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