(57)【要約】【課題】入出力回路を備えた半導体素子の試験において、半導体試験装置からの書き込み信号（試験パターン）と半導体素子からの読み出し信号が試験治工具配線内で衝突するため、正しい結果判定が出来ないという問題がある。【解決手段】入出力回路を備えた半導体素子の試験において、書き込み信号と読み出し信号とが衝突したときには、書き込み信号と読み出し信号の期待値とのレベル差により期待値を補正し、補正した期待値と衝突データとを比較判定する半導体素子の試験方法、及び半導体試験装置が得られる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入出力回路を備えた半導体素子の試験方法において、半導体試験装置からの書き込み信号と被測定半導体素子からの読み出し信号とが衝突した場合には、期待値を補正した補正期待値と、書き込み読み出し信号の衝突データとを比較することで、前記読み出し信号のレベルを判定することを特徴とする半導体素子の試験方法。
【請求項２】
前記補正期待値は、前記期待値と前記書き込み信号とのレベル差分により前記期待値を補正し、生成することを特徴とする請求項１に記載の半導体素子の試験方法。
【請求項３】
書き込みトリガー信号と読み出しストローブ信号のタイミング差が試験治工具内の配線遅延時間以内かどうかを判定し、前記タイミング差が前記配線遅延時間以内の場合には前記書き込み信号と前記読み出し信号とが衝突すると判定することを特徴とする請求項１に記載の半導体素子の試験方法。
【請求項４】
書き込みトリガー信号と読み出しストローブ信号のタイミング差が試験治工具内の配線遅延時間以内の場合には前記書き込み信号と前記読み出し信号とが衝突すると判定し、前記補正期待値は、前記期待値と前記書き込み信号とのレベル差分により前記期待値を補正することを特徴とする請求項１に記載の半導体素子の試験方法。
【請求項５】
前記書き込み信号と前記読み出し信号とが衝突しないときには、前記期待値と前記読み出し信号とを比較判定することを特徴とする請求項１に記載の半導体素子の試験方法。
【請求項６】
半導体試験装置において、該半導体試験装置からの書き込み信号と入出力回路を備えた被測定半導体素子からの読み出し信号とが衝突した場合には、期待値を補正した補正期待値を生成する期待値生成回路を備え、前記補正期待値と書き込み読み出し信号の衝突データとを比較し、前記読み出し信号のレベルを判定することを特徴とする半導体試験装置。
【請求項７】
前記期待値生成回路は補正期間設定回路を備え、該補正期間設定回路は書き込みトリガー信号と読み出しストローブ信号のタイミング差が試験治工具内の配線遅延時間以内の場合には補正期間設定信号を活性化させることを特徴とする請求項６に記載の半導体試験装置。
【請求項８】
前記期待値生成回路はさらに差分演算回路を備え、前記補正期間設定信号が活性化されたときに、前記差分演算回路は前記期待値と前記書き込み信号とのレベル差分を演算することを特徴とする請求項７に記載の半導体試験装置。
【請求項９】
前記期待値生成回路はさらに期待値補正回路を備え、前記補正期間設定信号が活性化されたときには、前記期待値補正回路は前記期待値を前記レベル差分により補正された前記補正期待値を出力し、前記補正期間設定信号が非活性化のときには、前記期待値を出力することを特徴とする請求項８に記載の半導体試験装置。
【請求項１０】
前記半導体試験装置はさらに前記期待値補正回路からの出力と、前記読み出し信号または前記衝突データとを比較するコンパレータを備えたことを特徴とする請求項９に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の試験方法及び半導体試験装置に係り、特に双方向性の入出力回路を備えた半導体素子の試験方法及び半導体試験装置に関する。
【背景技術】
【０００２】
半導体素子はその内部に論理回路を備えており、これらの論理回路が設計通りの論理的機能を有するか否かを調べるためファンクションテストが行われる。ファンクションテストは、半導体試験装置に試験治工具（テストボード）を載せ、その試験治工具に被測定半導体素子を挿入して行われる。半導体試験装置からの試験パターンを書き込み信号として被測定半導体素子に入力し、被測定半導体素子から読み出し信号が出力される。この読み出し信号と期待値とを半導体試験装置で比較照合することで、良否判定が行われる。ここで期待値とは、被測定半導体素子内の論理回路が設計通りの論理的機能を有している場合に、試験パターンに対応して出力されると期待される論理パターンと、そのレベルである。
【０００３】
しかし、半導体素子には入力回路、出力回路が共有化された入出力回路が備えられており、半導体試験装置から半導体素子内のこれらの入出力回路への配線は１本の単配線により接続されている。さらに半導体試験装置からは連続的に試験パターンが書き込み信号として被測定半導体素子に出力され、対応して被測定半導体素子からは読み出し信号が出力される。このような半導体試験装置の入出力ピンの単配線接続においては、半導体試験装置からの書き込み信号と半導体素子からの読み出し信号が試験治工具配線内で衝突するという問題がある。
【０００４】
半導体素子におけるデータ入出力試験は連続的に行われることから、半導体試験装置からの書き込み信号と半導体素子からの読み出し信号が試験治工具配線内で衝突することがある。書き込み信号と読み出し信号が衝突すると、そのレベルは中間レベルとなり、正しく読み出し信号を判定することが出来ないという問題がある。そのために半導体試験装置の制限事項としている。また連続的なデータ入出力試験を行いたい場合には、入出力ピンを入力用と出力用の２配線用意した半導体試験装置や試験治工具を使用する必要があるが、装置の大型化や試験治工具の制約、費用の増大などの問題がある。
【０００５】
入出力回路を備えた半導体素子の試験方法に関する先行特許文献として下記の特許文献１〜４がある。特許文献１（特開平１０−１２３２１８号公報）では試験パターンと読み出し信号が衝突する場合には、衝突検出部を設けデータ衝突を検出する。衝突検出部にてデータ衝突を検出した場合には試験パターンの出力タイミングを遅らせ、データの衝突を回避している。特許文献２（特開平０４−２６２４４０号公報）では試験パターンと読み出し信号が衝突する場合には、エラー信号を発生させている。特許文献３（特開昭５９−０９００６６号公報）ではゲートオン信号の制御に従って試験パターンの出力、または半導体素子からの読み出し信号を出力させている。特許文献４（特開平０４−０９８１６８号公報）では試験パターンをドライバクロックで出力し、読み出し信号はラウンドトリップ時間だけ遅延したコンパレータストローブ信号で行っている。
【０００６】
これらの上記した先行特許文献においては、データ衝突を検出し、エラー信号を出力する、あるいは試験パターンを遅らせ、衝突を回避させている。このように衝突しないように制御信号により試験パターンと読み出し信号のタイミングを調整する技術に関するものである。本願における試験パターンと読み出し信号とが衝突したデータから、読み出し信号を抽出し、期待値と比較判定する技術に関する記載は見られない。本願における解決手法と、先行特許文献における解決手法とはまったく異なる技術思想に基づく技術である。
【０００７】
【特許文献１】特開平１０−１２３２１８号公報
【特許文献２】特開平０４−２６２４４０号公報
【特許文献３】特開昭５９−０９００６６号公報
【特許文献４】特開平０４−０９８１６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記したように入出力回路を備えた半導体素子の試験において、半導体試験装置からの書き込み信号（試験パターン）と半導体素子からの読み出し信号が試験治工具配線内で衝突するため、正しい結果判定が出来ないという問題がある。
【０００９】
本願の目的は上記した問題に鑑み、半導体素子への書き込み信号と半導体素子からの読み出し信号が衝突する期間に於いて、書き込み信号と読み出し信号とが衝突した衝突データと補正した期待値とを比較判定できる半導体素子の試験方法、及び半導体試験装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【００１１】
本発明の半導体素子の試験方法は、半導体素子は入出力回路を備え、半導体試験装置からの書き込み信号と被測定半導体素子からの読み出し信号とが衝突した場合には、期待値を補正した補正期待値と、書き込み読み出し信号の衝突データとを比較することで、前記読み出し信号のレベルを判定することを特徴とする。
【００１２】
本発明の半導体素子の試験方法における前記補正期待値は、前記期待値と前記書き込み信号とのレベル差分により前記期待値を補正し、生成することを特徴とする。
【００１３】
本発明の半導体素子の試験方法においては、書き込みトリガー信号と読み出しストローブ信号のタイミング差が試験治工具内の配線遅延時間以内かどうかを判定し、前記タイミング差が前記配線遅延時間以内の場合には前記書き込み信号と前記読み出し信号とが衝突すると判定することを特徴とする。
【００１４】
本発明の半導体素子の試験方法においては、書き込みトリガー信号と読み出しストローブ信号のタイミング差が試験治工具内の配線遅延時間以内の場合には前記書き込み信号と前記読み出し信号とが衝突すると判定し、前記補正期待値は、前記期待値と前記書き込み信号とのレベル差分により前記期待値を補正することを特徴とする。
【００１５】
本発明の半導体素子の試験方法においては、前記書き込み信号と前記読み出し信号とが衝突しないときに、前記期待値と前記読み出し信号とを比較判定することを特徴とする。
【００１６】
本発明の半導体試験装置は、該半導体試験装置からの書き込み信号と入出力回路を備えた被測定半導体素子からの読み出し信号とが衝突した場合には、期待値を補正した補正期待値を生成する期待値生成回路を備え、前記補正期待値と書き込み読み出し信号の衝突データとを比較し、前記読み出し信号のレベルを判定することを特徴とする。
【００１７】
本発明の半導体試験装置において、前記期待値生成回路は補正期間設定回路を備え、該補正期間設定回路は書き込みトリガー信号と読み出しストローブ信号のタイミング差が試験治工具内の配線遅延時間以内の場合には補正期間設定信号を活性化させることを特徴とする。
【００１８】
本発明の半導体試験装置において、前記期待値生成回路はさらに差分演算回路を備え、前記補正期間設定信号が活性化されたときに、前記差分演算回路は前記期待値と前記書き込み信号とのレベル差分を演算することを特徴とする。
【００１９】
本発明の半導体試験装置において、前記期待値生成回路はさらに期待値補正回路を備え、前記補正期間設定信号が活性化されたときには、前記期待値補正回路は前記期待値を前記レベル差分により補正された前記補正期待値を出力し、前記補正期間設定信号が非活性化のときには、前記期待値を出力することを特徴とする。
【００２０】
本発明の半導体試験装置において、前記半導体試験装置はさらに前記期待値補正回路からの出力と、前記読み出し信号または前記衝突データとを比較するコンパレータを備えたことを特徴とする。
【発明の効果】
【００２１】
本発明の構成によれば、半導体試験装置の入出力ピンの単配線接続に於いて、半導体素子の連続的なデータ入出力試験で半導体試験装置からの試験パターンと半導体素子からの読み出し信号が衝突した場合でも、正しい結果判定が可能となる半導体素子の試験方法、及び半導体試験装置が得られる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の半導体素子の試験方法、及び半導体試験装置について、図１、図２を参照して詳細に説明する。図１には本発明における半導体試験装置を用いたテストシステム概略図、図２にはその信号波形図を示す。
【００２３】
図１のテストシステム概略図を参照して説明する。半導体試験装置１に装着された試験治工具３には、例えばソケットを設けそのソケットに被測定半導体素子５を差し込み、ファンクションテストが行われる。半導体試験装置１の入出力ピン２と、被測定半導体素子５の入出力ピン６とは、試験治工具３の配線４により接続される。
【００２４】
半導体試験装置１の入出力ピン２の内部には、半導体素子への書き込み信号を出力する出力チャネルとしてのドライバ１１と、半導体素子からの読み出し信号を入力する入力チャネルとしてのコンパレータ１２を備えている。ドライバ１１は試験パターンと、書き込みレベル（Ｖｉ）と、書き込みトリガー信号（ＤＲＥ）とが入力され、書き込み信号を入出力ピン２から被測定半導体素子５に送出する。コンパレータ１２は被測定半導体素子５からの読み出し信号と、期待値生成回路１３からの期待値もしくは補正期待値を入力され、それぞれ両者を比較判定し、その結果を判定結果として出力する。
【００２５】
さらに本発明においては期待値生成回路１３を備える。期待値生成回路１３は補正期間設定回路１４、差分演算回路１５、期待値補正回路１６から構成される。補正期間設定回路１４は書き込みトリガー信号（ＤＲＥ）と、配線遅延時間データと、読み出しストローブ信号（ＳＴＲＢ）とが入力され、補正期間設定信号を差分演算回路１５に出力する。配線遅延時間データとは半導体試験装置１の入出力ピン２と、被測定半導体素子５の入出力ピン６間の配線遅延時間である。これらの配線遅延時間の設定は試験治工具により異なるために、試験治工具設計時や半導体試験装置のキャリブレーション時にデータ化させ、設定する。
【００２６】
読み出しストローブ信号（ＳＴＲＢ）と書き込みトリガー信号（ＤＲＥ）とのタイミング差が配線遅延時間以内のときには、配線４上で被測定半導体素子５からの読み出し信号と半導体試験装置１からの書き込み信号が衝突することになる。そのため補正期間設定回路１４は、期待値レベルを補正するための補正期間設定信号を活性化する。読み出しストローブ信号（ＳＴＲＢ）と書き込みトリガー信号（ＤＲＥ）とのタイミング差が配線遅延時間以上のときは、読み出し信号と書き込み信号が衝突しない。したがって補正は不必要であり、補正期間設定信号は非活性化とする。
【００２７】
差分演算回路１５は補正期間設定信号と、試験パターンと、書き込みレベル（Ｖｉ）、期待値レベル（Ｖｏ）とを入力され、その出力を期待値補正回路１６に出力する。補正期間設定信号が活性化期間においては、期待値を補正する必要がある。そのために期待値レベル（Ｖｏ）と、試験パターンの書き込みレベル（Ｖｉ）とのレベル差分（△Ｖｏ＝Ｖｏ−Ｖｉ）が演算される。レベル差分（△Ｖｏ）が差分演算回路１５から出力される。期待値補正回路１６は入力されたレベル差分（△Ｖｏ）を用いて、期待値レベル（Ｖｏ）を補正期待値レベル（Ｖｏ’＝Ｖｏ−△Ｖｏ）に補正する。補正された補正期待値（Ｖｏ’）はコンパレータ１２に出力される。コンパレータ１２は、補正された期待値（Ｖｏ’）と半導体素子５からの読み出し信号とを比較し、判定する。
【００２８】
補正期間設定信号が非活性化期間においては、期待値を補正する必要がない。そのために差分演算回路１５は演算を行わない。期待値補正回路１６からは期待値レベル（Ｖｏ）が、補正期待値レベル（Ｖｏ’＝Ｖｏ）としてそのまま出力される。コンパレータ１２は、期待値と読み出し信号とを比較し、判定結果を出力する。以下においては期待値レベル、補正期待値レベルを、単に期待値、補正期待値として呼称することがある。
【００２９】
このようにデータ衝突が発生しない場合には、読み出し信号と期待値との比較判定が行われる。一方データ衝突が発生する場合には、期待値と書き込みレベルとの差分により補正した補正期待値を生成し、読み出し書き込み信号の衝突データと補正期待値との比較判定が行われる。期待値レベルを補正することで、書き込み信号と読み出し信号が衝突した場合にもコンパレータ１２により正しく出力判定することができる。
【００３０】
図２に（Ａ）読み出しデータ期間、（Ｂ）読み出し書き込みデータ衝突期間、（Ｃ）書き込みデータ期間の各信号波形を示す。読み出しデータ期間（Ａ）における読み出し信号のハイレベルＶｏＨ、ローレベルＶｏＬとし、その期待値レベルのハイレベルＶｏｈ、ローレベルＶｏｌとする。読み出し書き込みデータ衝突期間（Ｂ）の衝突データのハイレベルＶｏＨ’、ローレベルＶｏＬ’とし、補正期待値レベルのハイレベルＶｏｈ’、ローレベルＶｏｌ’とする。書き込みデータ期間（Ｃ）における書き込み信号のハイレベルＶｉＨ、ローレベルＶｉＬとする。
【００３１】
読み出しデータ期間（Ａ）における半導体素子５からの読み出し信号は、期待値レベル（ハイレベルＶｏｈ、ローレベルＶｏｌ）によりレベル判定される。この場合には期待値レベルは補正されないで、通常の期待値により判定が行われる。ここで、読み出し信号ハイレベルＶｏＨ＞期待値レベルハイレベルＶｏｈ、読み出し信号ローレベルＶｏＬ＜期待値レベルローレベルＶｏＬとなるように期待値レベルは設定され、比較判定が行われる。
【００３２】
読み出し書き込みデータ衝突期間（Ｂ）には、読み出し信号と書き込み信号が衝突することでそのハイレベル、ローレベルが変化する。そのために期待値レベルを補正する必要がある。補正するレベルは期待値レベル（Ｖｏ）と書き込みレベル（Ｖｉ）とのレベル差（△Ｖｏ＝Ｖｏ−Ｖｉ）とする。補正された期待値レベルは、ハイレベルＶｏｈ’＝Ｖｏｈ―△Ｖｏ、ローレベルＶｏｌ’＝Ｖｏｌ＋△Ｖｏと設定される。
【００３３】
特に半導体試験装置からの書き込み信号と、半導体素子５からの読み出し信号が異なるレベルの場合が問題となる。読み出し信号がハイレベルＶｏＨで、書き込み信号ローレベルＶｉＬの場合には、その差分（ＶｏＨ−ＶｉＬ）によりハイレベルは引き下げられ、低い衝突データのハイレベルＶｏＨ’となる。このとき期待値レベルハイレベルＶｏｈ’を、ハイレベルＶｏＨ’＞期待値レベルハイレベルＶｏｈ’となるように設定する。また読み出し信号がローレベルＶｏＬで、書き込み信号ハイレベルＶｉＨの場合には、その差分（｜ＶｏＬ−ＶｉＨ｜）により引き上げられ、高いい衝突時のローレベルＶｏＬ’となる。このとき期待値レベルローレベルＶｏｌ’を、ローレベルＶｏＬ’＜期待値レベルローレベルＶｏｌ’となるように設定する。
【００３４】
半導体試験装置からの書き込み信号と、半導体素子５からの読み出し信号がともにハイレベル（ＶｉＨ，ＶｏＨ）またはローレベル（ＶｉＬ，ＶｏＬ）の場合には、それぞれ十分なハイまたはローレベルを示す（図示せず）。したがって衝突時のハイレベル、ローレベルは補正期待値レベルハイレベル（Ｖｏｈ’）、ローレベル（Ｖｏｌ’）を満足することから、比較判定ができる。このように読み出し書き込みデータ衝突時には、読み出し信号の期待値レベルと書き込み信号のレベルとの差分に対応した衝突時の期待値レベルを設定することで、読み出し信号を判定できる。衝突時の補正期待値レベル（ハイレベルＶｏｈ’、ローレベルＶｏｌ’）は、プログラム作成時に設定することができる。書き込みデータ期間は書き込み信号が半導体試験装置から被測定半導体素子へ送られる期間であり、判定動作は行われない。
【００３５】
上記したように読み出しストローブ信号（ＳＴＲＢ）と書き込みトリガー信号（ＤＲＥ）とのタイミング差が配線遅延時間以内のとき、読み出し信号と書き込み信号が衝突することになる。したがって補正期間設定回路１４により、期待値を補正するための補正期間設定信号を活性化する。書き込み信号と読み出し信号が同時に入ってきた衝突時には、差分演算回路１５で書き込み信号レベルと読み出し信号の期待値とのレベル差を演算する。判定値補正回路１６では、レベル差により期待値を補正し、補正期待値とする。補正期間設定信号が活性化された場合には、補正された期待値にて連続的に出力判定を行う。これらの構成とすることで、読み出し信号と書き込み信号が衝突した場合にも出力判定が可能となる。
【００３６】
上記例は、あらかじめ試験治工具の配線長及び試験内容の入出力タイミングがわかっている場合である。しかし使用者がプログラミング等で任意のタイミングを設定し、期待値の変更が連続的に出来れば未知の試験治工具にも対応可能になる。また本発明では読み出し信号と書き込み信号のレベルが異なる場合について説明したが、信号レベルは同一で駆動能力が異なる場合にも同様に適用できるものである。
【００３７】
以上本願発明を実施の形態として具体的に説明したが、本願発明は前記記載に限定されるものではなく、その趣旨を逸脱しない範囲において種々変更して実施することが可能である。さらに上記記載には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００３８】
【図１】本発明の半導体試験装置を用いたテストシステム概略図である。
【図２】図１における信号波形図である。
【符号の説明】
【００３９】
１    半導体試験装置
２、６    入出力ピン
３    試験治工具（テストボード）
４    配線
５    半導体素子
１１    出力チャネル（ドライバ）
１２    入力チャネル（コンパレータ）
１３    期待値生成回路
１４    補正期間設定回路
１５    差分演算回路
１６    期待値補正回路
【図１】
2007170940.tif 000003
【図２】
2007170940.tif 000004