(57)【要約】【課題】金属ゲート電極による周辺材料へ印加される応力を緩和する。【解決手段】半導体装置は、半導体基板１の上に形成された第１のゲート絶縁膜３ａと、第１のゲート絶縁膜３ａの上に形成された第１の金属ゲート電極４Ａと、第１の金属ゲート４Ａの側方に位置する領域に形成された第１の不純物拡散領域１２ａと、第１の金属ゲート電極４Ａの側面上に形成された第１のサイドウォール１０ａとを有するｎチャネル型ＭＩＳトランジスタを備える。第１の金属ゲート電極４Ａと第１のサイドウォール１ａとの間には、第１の金属ゲート電極４ａが有する内部応力を低減させる構造を有するストレス緩和部（９ａ、１６）が形成されている。【選択図】図２
2007123439.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された第１の金属ゲート電極と、前記半導体基板における前記第１の金属ゲートの側方に位置する領域に形成された第１の不純物拡散領域と、前記第１の金属ゲート電極の側面上に形成された第１のサイドウォールとを有するｎチャネル型ＭＩＳトランジスタを備えた半導体装置であって、
前記第１の金属ゲート電極と前記第１のサイドウォールとの間には、前記第１の金属ゲート電極が有する内部応力を低減させる構造を有するストレス緩和部が形成されている
ことを特徴とする半導体装置。
【請求項２】
前記ストレス緩和部は、
前記半導体基板上に形成され、絶縁膜がエッチングにより除去されて残存している部分よりなる第１の絶縁膜と、
前記エッチングにより露出する前記第１の絶縁膜の上面を底部とし且つ前記第１の金属ゲート電極と前記第１のサイドウォールとによって囲まれてなる隙間部とを有している
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ストレス緩和部は、
前記半導体基板上に形成され、絶縁膜がエッチングにより除去されて残存している部分よりなる第１の絶縁膜と、
前記エッチングにより露出する前記第１の絶縁膜の上面上に形成された第２の絶縁膜とを有している
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ストレス緩和部と前記第１の金属ゲート電極との間、又は、前記ストレス緩和部と前記第１の金属ゲート電極との間に、第３の絶縁膜がさらに形成されていることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置。
【請求項５】
前記ストレス緩和部及び前記第３の絶縁膜によって構成される断面の形状は、Ｌ字状又はＩ字状であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記半導体基板の上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に形成された第２の金属ゲート電極と、前記半導体基板における前記第２の金属ゲートの側方に位置する領域に形成された第２の不純物拡散領域と、前記第２の金属ゲート電極の側面上に形成された第２のサイドウォールとを有するｐチャネル型ＭＩＳトランジスタをさらに備え、
前記第２のサイドウォールと前記第２の金属ゲート電極との間には、前記第２の金属ゲート電極が有する内部応力を低減させる構造を有していない構造をもつ
ことを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体装置。
【請求項７】
前記金属ゲート電極は、フルシリサイド化されてなるゲート電極又は金属が埋め込まれてなる金属ゲート電極であることを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体装置。
【請求項８】
半導体基板における素子分離によって区画されたｎ型半導体形成領域に配置されたｎチャネル型ＭＩＳトランジスタを有する半導体装置の製造方法であって、
前記半導体基板の上に、第１のゲート絶縁膜及び第１のゲート用シリコン膜を順次形成し、前記第１のゲート絶縁膜及び前記第１のゲート用シリコン膜をパターニングすることにより、前記第１のゲート絶縁膜及び前記第１のゲート用シリコン膜よりなる第１のゲート電極形成膜を形成する工程と、
前記第１のゲート電極形成膜の側面上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の側面上に第１のサイドウォールを形成する工程と、
前記第１の絶縁膜及び前記第１のサイドウォールが形成された前記第１のゲート電極形成膜をマスクとして、前記半導体基板に第１の不純物層を形成する工程と、
前記第１の不純物を形成する工程よりも後に、前記第１のゲート電極形成膜に対して所定の処理を行って、第１の金属ゲート電極を形成する工程と、
前記第１の金属ゲート電極と前記第１のサイドウォールとの間に存在している前記第１の絶縁膜をエッチングすることにより、前記第１の金属ゲート電極と前記第１のサイドウォールとの間に、前記第１の絶縁膜がエッチングされて残存している部分の上面を露出させる第１の凹部を形成する工程とを備える
ことを特徴とする半導体装置の製造方法。
【請求項９】
前記凹部を形成する工程よりも後に、前記第１の金属ゲート電極の上に、前記第１の凹部に隙間部が形成されるように絶縁膜を堆積する工程をさらに備える
ことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１の凹部を形成する工程よりも後に、前記第１の凹部に絶縁膜を埋め込む工程をさらに備える
ことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記第１の金属ゲート電極を形成する工程は、前記第１のゲート電極形成膜の上に金属膜を形成した後に、前記金属膜に対して熱処理を施すことにより、前記第１のゲート用シリコン膜がフルシリサイド化されてなる前記第１の金属ゲート電極を形成する工程を含む
ことを特徴とする請求項８〜１０のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記第１の金属ゲート電極を形成する工程は、前記第１のゲート用シリコン膜を除去することにより、前記ゲート絶縁膜の上面を露出する第２の凹部を形成した後に、該第２の凹部に金属を埋め込むことにより、前記金属が埋め込まれてなる前記第１の金属ゲート電極を形成する工程を含むことを特徴とする請求項８〜１０のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記第１のゲート電極形成膜を形成する工程よりも後であって且つ前記第１の絶縁膜を形成する工程よりも前に、
前記第１のゲート電極形成膜をマスクとして、前記半導体基板における前記第１のゲート電極形成膜の側方に第１のエクステンション拡散層を形成する工程をさらに備えることを特徴とする請求項８〜１２のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
半導体基板における素子分離によって区画されたｎ型半導体形成領域に配置されたｎチャネル型ＭＩＳトランジスタと、前記半導体基板における前記素子分離によって区画されたｐ型半導体形成領域に配置されたｐチャネル型ＭＩＳトランジスタとを有する半導体装置の製造方法であって、
前記半導体基板上に、ゲート絶縁膜及びゲート用シリコン膜を順次形成し、前記ゲート絶縁膜及び前記ゲート用シリコン膜をパターニングすることにより、前記ｎ型半導体形成領域に、前記ゲート絶縁膜及び前記ゲート用シリコン膜よりなる第１のゲート電極形成膜を形成すると共に、前記ｐ型半導体形成領域に、前記ゲート絶縁膜及び前記ゲート用シリコン膜よりなる第２のゲート電極形成膜を形成する工程と、
前記第１のゲート電極形成膜の側面上に第１の絶縁膜を形成すると共に、前記第２のゲート電極形成膜の側面上に第２の絶縁膜を形成する工程と、
前記第１の絶縁膜の側面上に第１のサイドウォールを形成すると共に、前記第２の絶縁膜の側面上に第２のサイドウォールを形成する工程と、
前記第１の絶縁膜及び前記第１のサイドウォールが形成された前記第１のゲート電極形成膜をマスクとして、前記ｎ型半導体形成領域に第１の不純物層を形成する工程と、
前記第２の絶縁膜及び前記第２のサイドウォールが形成された前記第２のゲート電極形成膜をマスクとして、前記ｐ型半導体形成領域に第２の不純物層を形成する工程と、
前記第１の不純物及び前記第２の不純物を形成する工程よりも後に、前記第１のゲート電極形成膜及び前記第２のゲート電極形成膜に対して所定の処理を行って、第１の金属ゲート電極及び第２の金属ゲート電極を形成する工程と、
エッチング処理により、前記第１の金属ゲート電極と前記第１のサイドウォールとの間に存在している前記第１の絶縁膜を除去し、前記第１の絶縁膜がエッチングされて残存している部分の上面を露出させる第１の凹部を形成する一方で、前記第２の金属ゲート電極と前記第２のサイドウォールとの間に存在している前記第２の絶縁膜は除去しない工程とを備える
ことを特徴とする半導体装置の製造方法。
【請求項１５】
前記凹部を形成する工程よりも後に、前記第１の金属ゲート電極の上に、前記第１の凹部に隙間部が形成されるように絶縁膜を堆積する工程をさらに備える
ことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記凹部を形成する工程よりも後に、前記第１の凹部に絶縁膜を埋め込む工程をさらに備える
ことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記第１の金属ゲート電極を形成する工程は、前記第１のゲート電極形成膜の上に金属膜を形成した後に、前記金属膜に対して熱処理を施すことにより、前記第１のゲート用シリコン膜がフルシリサイド化されてなる前記第１の金属ゲート電極を形成する工程を含むことを特徴とする請求項１４〜１６のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記第１の金属ゲート電極を形成する工程は、前記第１のゲート用シリコン膜を除去することにより、前記ゲート絶縁膜の上面を露出する第２の凹部を形成した後に、該第２の凹部に金属を埋め込むことにより、前記金属が埋め込まれてなる前記第１の金属ゲート電極を形成する工程を含むことを特徴とする請求項１４〜１６のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記第１のゲート電極形成膜を形成する工程よりも後であって且つ前記第１の絶縁膜を形成する工程よりも前に、
前記第１のゲート電極形成膜をマスクとして、前記半導体基板における前記第１のゲート電極形成膜の側方に第１のエクステンション拡散層を形成する工程をさらに備えることを特徴とする請求項１４〜１８のうちのいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、金属ゲート電極を用いたＭＩＳ型トランジスタを備えた半導体装置において、金属ゲート電極を構成する金属の内部応力が原因となって周辺材料へ印加される応力を抑制する方法に関する。
【背景技術】
【０００２】
従来から、半導体装置を構成する電極として、高濃度にドーピングされた半導体(高濃度不純物半導体)が利用されている。このように、例えば電界効果型素子のゲート電極を形成する材料として高濃度不純物半導体を用いれば、簡単な素子製造工程を得ることができる。
【０００３】
しかしながら、高濃度不純物半導体は、特に電界効果型素子のゲート電極に利用した際には、ゲート電極に電圧を印加すると、ゲート電極内部におけるゲート絶縁膜との界面に空乏層が生じて、ゲート絶縁膜の実効的な厚さが増加し、電気的特性の劣化が起こるという問題がある。
【０００４】
以下、従来のＭＩＳ型トランジスタを備えた半導体装置の製造方法について説明する。
【０００５】
図９（ａ）〜（ｄ）並びに図１０（ａ）〜（ｄ）は、従来の半導体装置の製造方法の各工程における断面状態を工程順に示している。なお、図９（ａ）及び図１０（ａ）では、各図を代表して、ｎ型ＭＩＳトランジスタが形成される領域であるｎ型ＭＩＳトランジスタ形成領域Ｒｎとｐ型ＭＩＳトランジスタが形成される領域であるｐ型ＭＩＳトランジスタ形成領域Ｒｐとを示している。
【０００６】
まず、図９（ａ）に示すように、半導体基板１０１の上に、通常の素子分離形成方法により、シャロートレンチアイソレーション（ＳＴＩ）よりなる素子分離領域１０２を形成する。これにより、ｎ型ＭＩＳトランジスタの活性領域とｐ型ＭＩＳトランジスタの活性領域とを区画する。続いて、ｎ型ＭＩＳトランジス形成領域Ｒｎにおける半導体基板１０１中にｐ型不純物をイオン注入してｐ型ウェル領域１０１ａを形成する一方、ｐ型ＭＩＳトランジス形成領域Ｒｐにおける半導体基板１０１中にｎ型不純物をイオン注入してｎ型ウェル領域１０１ｂを形成する。
【０００７】
続いて、半導体基板１０１上に、ゲート絶縁膜となるゲート酸化膜、ゲート形成用シリコン膜となるポリシリコン膜、及び保護絶縁膜となる保護酸化膜を順次形成する。続いて、リソグラフィ技術及び異方性ドライエッチングを用いて、保護酸化膜、ポリシリコン膜及びゲート酸化膜を順次エッチングすることにより、ゲート絶縁膜１０３ａ及び１０３ｂ、ゲート形成用シリコン膜１０４ａ及び１０４ｂ、並びに保護絶縁膜１０５ａ及び１０５ｂを形成する。これにより、ｎ型ＭＩＳトランジス形成領域Ｒｎにおける半導体基板１０１上には、ゲート絶縁膜１０３ａ、ゲート形成用シリコン膜１０４ａ及び保護絶縁膜１０５ａよりなるｎ型ゲート形成部１０６ａが形成されると共に、ｐ型ＭＩＳトランジス形成領域Ｒｐにおける半導体基板１０１上には、ゲート絶縁膜１０３ｂ、ゲート形成用シリコン膜１０４ｂ及び保護絶縁膜１０５ｂよりなるｐ型ゲート形成部１０６ｂが形成される。
【０００８】
続いて、ｎ型ゲート形成部１０６ａをマスクに用いて、ｎ型ＭＩＳトランジス形成領域Ｒｎにおける半導体基板１０１にｎ型不純物をイオン注入することにより、ｎ型エクステンション領域１０７ａを形成し、さらに、ｎ型ゲート形成部１０６ａをマスクに用いて、ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおける半導体基板１０１にｐ型不純物をイオン注入することにより、ｐ型ポケット領域１０８ａを形成する。また、ｐ型ゲート形成部１０６ｂをマスクに用いて、ｐ型ＭＩＳトランジスタ形成領域Ｒｐにおける半導体基板１０１にｐ型不純物をイオン注入することにより、ｐ型エクステンション領域１０８ｂを形成し、さらに、ｐ型ゲート形成部１０６ｂをマスクに用いて、ｐ型ＭＩＳトランジス形成領域Ｒｐにおける半導体基板１０１にｎ型不純物をイオン注入することにより、ｎ型ポケット領域１０８ｂを形成する。
【０００９】
次に、図９（ｂ）に示すように、半導体基板１０１上の全面に、シリコン酸化膜からなる厚さ２０ｎｍの第１の絶縁膜と、シリコン窒化膜からなる厚さ５０ｎｍの第２の絶縁膜とを順次形成する。その後、第２の絶縁膜及び第１の絶縁膜を順次エッチバックすることにより、ｎ型ゲート形成部１０６ａ及びｐ型ゲート形成部１０６ｂの各側面上に、第１の絶縁膜からなる断面形状がＬ字状の第１のサイドウォール１０９ａ及び１０９ｂと、第１のサイドウォール１０９ａ及び１０９ｂ上に第２の絶縁膜からなる第２のサイドウォール１１０ａ及び１１０ｂを形成する。
【００１０】
続いて、ｎ型ＭＩＳトランジス形成領域Ｒｎにおける半導体基板１０１にｎ型ゲート形成部１０６ａ並びに第１及び第２のサイドウォール９ａ及び１０ａをマスクに用いて、ｎ型不純物であるヒ素イオンを、注入エネルギーが１０ｋｅＶであって且つ注入ドーズ量が１×１０15／ｃｍ2 の条件にてイオン注入することにより、ｎ型ソース・ドレイン領域１１１ａを形成する。また、ｐ型ＭＩＳトランジス形成領域Ｒｐにおける半導体基板１０１にｐ型ゲート形成部１０６ｂ並びに第１及び第２のサイドウォール１０９ｂ及び１１０ｂをマスクに用いて、ｐ型不純物であるボロンイオンを、注入エネルギーが２ｋｅＶであって且つ注入ドーズ量が１×１０15／ｃｍ2 の条件下にてイオン注入することにより、ｐ型ソース・ドレイン領域１１１ｂを形成する。
【００１１】
次に、図９（ｃ）に示すように、半導体基板１０１上の全面に、ニッケルからなる厚さ１０ｎｍの金属膜を形成する。続いて、半導体基板１０１に対して５００℃であって且つ２０秒程度の熱処理を行い、金属とシリコンとを反応させることにより、ｎ型ソース・ドレイン領域１１１ａ及びｐ型ソース・ドレイン領域１１１ｂ上に、シリサイド膜１１２ａ及び１１２ｂを選択的に形成する。その後、未反応で残存している金属膜を選択的に除去する。
【００１２】
次に、図９（ｄ）に示すように、半導体基板１０１上の全面に、シリコン窒化膜からなる厚さ３０ｎｍのエッチングストップ膜１１３を形成する。
【００１３】
次に、図１０（ａ）に示すように、エッチングストップ膜１１３上にシリコン酸化膜からなる厚さ３００ｎｍの層間絶縁膜１１４を形成する。続いて、ＣＭＰ法を用いて、ゲート形成用シリコン膜１０４ａ及び１０４ｂの表面が露出するまで、層間絶縁膜１１４及びエッチングストップ膜１３を研磨・除去することにより、その表面を平坦化する。
【００１４】
次に、図１０（ｂ）に示すように、半導体基板１０１上の全面に、ニッケルからなる厚さ１００ｎｍの金属膜（図示せず）を形成する。続いて、半導体基板１０１に対して例えば温度が４００℃の窒素雰囲気下にて熱処理を行って、ゲート形成用シリコン膜１０４ａ及び１０４ｂのシリコンと該シリコンに接触する金属とを互いに反応させることにより、ゲート形成用シリコン膜１０４ａ及び１０４ｂをフルシリサイド（Fully Silicided :ＦＵＳＩ）化してフルシリサイドゲート電極１０４Ａ及び１０４Ｂを形成する。このようにして形成されたフルシリサイドゲート電極１０４Ａ及び１０４Ｂは、引っ張り内部応力を有する。
【００１５】
次に、図１０（ｃ）に示すように、カバレッジに優れたＣＶＤ法を用いて、ｎ型ゲート形成部１０６ａ及びｐ型ゲート形成部１０６ｂを含む半導体基板１０１上の全面に、シリコン酸化膜からなる厚さ２００ｎｍの層間絶縁膜１１７を形成する。続いて、層間絶縁膜１１７、層間絶縁膜１１４及びエッチングストップ膜１１３を順次エッチングすることにより、ｎ型ＭＩＳトランジス形成領域Ｒｎのｎ型ソース・ドレイン領域１１１ａ上のシリサイド膜１１２ａに到達するコンタクトホール１１８ａと、ｐ型ＭＩＳトランジス形成領域Ｒｐのｐ型ソース・ドレイン領域１１１ｂ上のシリサイド膜１１２ｂに到達するコンタクトホール１１８ｂを形成する。
【００１６】
次に、図１０（ｄ）に示すように、コンタクトホール１１８ａ及び１１８ｂを含む層間絶縁膜１１７上に、タングステンからなる金属膜を形成した後、ＣＭＰ法により、該金属膜における層間絶縁膜１１７上の部分を研磨・除去することにより、コンタクトホール１１８ａ及び１１８ｂ内にコンタクトプラグ１１９ａ及び１１９ｂを形成する。続いて、コンタクトプラグ１１９ａ及び１１９ｂを含む層間絶縁膜１１７上に、Ａｌからなる厚さ１００ｎｍの金属膜を形成した後に、該金属膜をパターニングすることにより、コンタクトプラグ１１９ａ及び１１９ｂに接続する金属配線１２０を形成する。（以上、例えば特許文献１参照）
【特許文献１】特開２００４−７９７５７
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ところで、例えば前述した従来の半導体装置の製造方法のように、金属ゲート電極を形成する場合には、金属の熱膨張係数が半導体の熱膨張係数よりも大きいので、形成されたゲート電極は内部に向かって収縮しようとする大きな引っ張り内部応力を持つことになる。このため、ゲート電極の周辺材料に応力が印加されることになる。半導体素子におけるキャリアが移動する領域に応力が印加されると、キャリアの種類によっては、印加される応力の向きに応じてキャリアの移動度が低下する場合があり、半導体素子の電気特性が劣化してしまうという問題がある。
【００１８】
電界効果型の半導体素子の場合には、ゲート電極の下部に形成されたゲート絶縁膜の直下の領域がキャリアの流れるチャネル領域であるので、金属ゲート電極が持つ引っ張り内部応力による影響が特に問題となる。電界効果型の半導体素子の場合、前述の従来例でも説明したように、金属よりなるゲート電極を形成する際には、該ゲート電極が形成される領域の左右にサイドウォールとなる絶縁膜が接して存在しており、さらに、該ゲート電極が形成される領域の下部にゲート絶縁膜を有している。このため、金属ゲート電極の形成後に収縮しようとする際には、金属ゲート電極のこの引っ張り内部応力が周辺材料へ印加されることにより、ゲート絶縁膜の直下に位置するチャネル領域の左右方向には圧縮応力が働くと共に、該チャネル領域の上下方向には引っ張り応力が働く。この場合に、チャネル領域の左右方向に流れるキャリアの移動度に与える影響を考えると、 例えば、（１００）基板における＜１１０＞の結晶軸方向に電子が移動する場合、又は（１００）基板における＜１００＞の結晶軸方向に電子が移動する場合、電子の移動度は低下する。また、（１００）基板における＜１１０＞の結晶軸方向にホールが移動する場合、ホールの移動度は向上し、（１００）基板における＜１００＞の結晶軸方向にホールが移動する場合、ホールの移動度はほとんど影響を受けない。このように、金属ゲート電極が有する引っ張り内部応力が周辺材料へ与えられることにより、チャネル領域の左右方向に流れるキャリアの移動度に影響が生じる。
【００１９】
前記に鑑み、本発明は、金属ゲート電極による周辺材料へ印加される応力を緩和することができる構造を有する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００２０】
前記の目的を達成するため、本発明の一側面に係る半導体装置は、半導体基板の上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜の上に形成された第１の金属ゲート電極と、半導体基板における第１の金属ゲートの側方に位置する領域に形成された第１の不純物拡散領域と、第１の金属ゲート電極の側面上に形成された第１のサイドウォールとを有するｎチャネル型ＭＩＳトランジスタを備えた半導体装置であって、第１の金属ゲート電極と第１のサイドウォールとの間には、第１の金属ゲート電極が有する内部応力を低減させる構造を有するストレス緩和部が形成されている。
【００２１】
本発明の一側面に係る半導体装置によると、第１の金属ゲート電極の側面には、当該第１の金属ゲート電極が有する内部応力を低減させる構造を有するストレス緩和部が形成されているので、第１の金属ゲート電極が有する引っ張り内部応力を低減させることができる。これにより、金属ゲート電極による周辺材料へ印加される応力を緩和することができるので、ｎチャネル型ＭＩＳトランジスタにおけるチャネル領域に流れるキャリアの移動度を向上させ、電気的特性に優れた半導体装置することができる。
【００２２】
本発明の一側面に係る半導体装置において、ストレス緩和部は、半導体基板上に形成され、絶縁膜がエッチングにより除去されて残存している部分よりなる第１の絶縁膜と、エッチングにより露出する第１の絶縁膜の上面を底部とし且つ第１の金属ゲート電極と第１のサイドウォールとによって囲まれてなる隙間部とを有していることが好ましい。
【００２３】
このように、ストレス緩和部は、絶縁膜がエッチングにより除去されて残存している部分よりなる第１の絶縁膜を備えることにより、このエッチング除去の際に、金属ゲート電極が有する引っ張り内部応力を低減することができる。また、第１の絶縁膜の上が隙間部であり、金属ゲート電極の側面には空気が存在するので、金属ゲート電極が有する引っ張り内部応力がより低減される。
【００２４】
本発明の一側面に係る半導体装置において、ストレス緩和部は、半導体基板上に形成され、絶縁膜がエッチングにより除去されて残存している部分よりなる第１の絶縁膜と、エッチングにより露出する第１の絶縁膜の上面上に形成された第２の絶縁膜とを有していることが好ましい。
【００２５】
このように、ストレス緩和部は、絶縁膜がエッチングにより除去されて残存している部分よりなる第１の絶縁膜を備えることにより、このエッチング除去の際に、金属ゲート電極が有する引っ張り内部応力を低減することができる。
【００２６】
本発明の一側面に係る半導体装置において、ストレス緩和部と第１の金属ゲート電極との間、又は、ストレス緩和部と第１の金属ゲート電極との間に、第３の絶縁膜が側壁絶縁膜としてさらに形成されている構造であってもよい。
【００２７】
本発明の一側面に係る半導体装置において、ストレス緩和部及び第３の絶縁膜によって、断面形状がＬ字状又はＩ字状の側壁絶縁膜を構成する場合であってもよい。
【００２８】
本発明の一側面に係る半導体装置において、半導体基板の上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜の上に形成された第２の金属ゲート電極と、半導体基板における第２の金属ゲートの側方に位置する領域に形成された第２の不純物拡散領域と、第２の金属ゲート電極の側面上に形成された第２のサイドウォールとを有するｐチャネル型ＭＩＳトランジスタをさらに備え、第２のサイドウォールと第２の金属ゲート電極との間には、第２の金属ゲート電極が有する内部応力を低減させる構造を有していない構造をもつことが好ましい。
【００２９】
このように、ｐチャネル型ＭＩＳトランジスタにおいては、金属ゲート電極の引っ張り内部応力が低減されない構成であるので、同一半導体基板１上にｎチャネル型ＭＩＳトランジスタとｐチャネル型ＭＩＳトランジスタとが形成された優れた電気的特性を有する半導体装置を実現することができる。
【００３０】
本発明の一側面に係る半導体装置において、金属ゲート電極はとして、フルシリサイド化されてなるゲート電極又は金属が埋め込まれてなる金属ゲート電極である構成であることが好ましい。
【００３１】
本発明の第１の側面に係る半導体装置の製造方法は、半導体基板における素子分離によって区画されたｎ型半導体形成領域に配置されたｎチャネル型ＭＩＳトランジスタを有する半導体装置の製造方法であって、半導体基板の上に、第１のゲート絶縁膜及び第１のゲート用シリコン膜を順次形成し、第１のゲート絶縁膜及び第１のゲート用シリコン膜をパターニングすることにより、第１のゲート絶縁膜及び第１のゲート用シリコン膜よりなる第１のゲート電極形成膜を形成する工程と、第１のゲート電極形成膜の側面上に第１の絶縁膜を形成する工程と、第１の絶縁膜の側面上に第１のサイドウォールを形成する工程と、第１の絶縁膜及び前記第１のサイドウォールが形成された第１のゲート電極形成膜をマスクとして、半導体基板に第１の不純物層を形成する工程と、第１の不純物を形成する工程よりも後に、第１のゲート電極形成膜に対して所定の処理を行って、第１の金属ゲート電極を形成する工程と、第１の金属ゲート電極と第１のサイドウォールとの間に存在している第１の絶縁膜をエッチングすることにより、第１の金属ゲート電極と前記第１のサイドウォールとの間に、第１の絶縁膜がエッチングされて残存している部分の上面を露出させる第１の凹部を形成する工程とを備える。
【００３２】
本発明の第１の側面に係る半導体装置の製造方法によると、第１の金属ゲート電極と前記第１のサイドウォールとの間に、第１の絶縁膜がエッチングされて残存している部分の上面を露出させる第１の凹部を形成し、第１の金属ゲート電極に接している第１の絶縁膜を一部除去するので、第１の金属ゲート電極の形成時に発生した該第１の金属ゲート電極の引っ張り内部応力を低減させることができる。これにより、金属ゲート電極による周辺材料へ印加される応力を緩和することができるので、ｎチャネル型ＭＩＳトランジスタにおけるチャネル領域に流れるキャリアの移動度を向上させ、電気的特性に優れた半導体装置することができる。
【００３３】
本発明の第１の側面に係る半導体装置の製造方法において、第１の凹部を形成する工程よりも後に、第１の凹部に隙間部が形成されるように絶縁膜を堆積する工程をさらに備えることにより、第１の絶縁膜の上の第１の凹部が隙間部となり、金属ゲート電極の側面には空気が存在するので、金属ゲート電極が有する引っ張り内部応力がより低減される。
【００３４】
本発明の第２の側面に係る半導体装置の製造方法は、半導体基板における素子分離によって区画されたｎ型半導体形成領域に配置されたｎチャネル型ＭＩＳトランジスタと、半導体基板における素子分離によって区画されたｐ型半導体形成領域に配置されたｐチャネル型ＭＩＳトランジスタとを有する半導体装置の製造方法であって、半導体基板上に、ゲート絶縁膜及びゲート用シリコン膜を順次形成し、ゲート絶縁膜及びゲート用シリコン膜をパターニングすることにより、ｎ型半導体形成領域に、ゲート絶縁膜及びゲート用シリコン膜よりなる第１のゲート電極形成膜を形成すると共に、ｐ型半導体形成領域に、ゲート絶縁膜及びゲート用シリコン膜よりなる第２のゲート電極形成膜を形成する工程と、第１のゲート電極形成膜の側面上に第１の絶縁膜を形成すると共に、第２のゲート電極形成膜の側面上に第２の絶縁膜を形成する工程と、第１の絶縁膜の側面上に第１のサイドウォールを形成すると共に、第２の絶縁膜の側面上に第２のサイドウォールを形成する工程と、第１の絶縁膜及び前記第１のサイドウォールが形成された第１のゲート電極形成膜をマスクとして、ｎ型半導体形成領域に第１の不純物層を形成する工程と、第２の絶縁膜及び第２のサイドウォールが形成された第２のゲート電極形成膜をマスクとして、ｐ型半導体形成領域に第２の不純物層を形成する工程と、第１の不純物及び第２の不純物を形成する工程よりも後に、第１のゲート電極形成膜及び第２のゲート電極形成膜に対して所定の処理を行って、第１の金属ゲート電極及び第２の金属ゲート電極を形成する工程と、エッチング処理により、第１の金属ゲート電極と第１のサイドウォールとの間に存在している第１の絶縁膜を除去し、第１の絶縁膜がエッチングされて残存している部分の上面を露出させる第１の凹部を形成する一方で、第２の金属ゲート電極と第２のサイドウォールとの間に存在している第２の絶縁膜は除去しない工程とを備える。
【００３５】
本発明の第２の側面に係る半導体装置の製造方法によると、ｎチャネル型ＭＩＳトランジスタにおいては、金属ゲート電極の側面に形成された第１の絶縁膜をエッチングして第１の凹部を形成することによって金属ゲート電極の引っ張り内部応力を開放する構成であると共に、ｐチャネル型ＭＩＳトランジスタにおいては、金属ゲート電極の引っ張り内部応力が開放されない構成であるので、同一半導体基板１上にｎチャネル型ＭＩＳトランジスタとｐチャネル型ＭＩＳトランジスタとが形成された優れた電気的特性を有する半導体装置を実現することができる。
【００３６】
本発明の第１及び第２の側面に係る半導体装置の製造方法において、第１の凹部を形成する工程よりも後に、第１の凹部に隙間部が形成されるように絶縁膜を堆積する工程をさらに備えることにより、第１の絶縁膜の上の第１の凹部が隙間部となり、金属ゲート電極の側面には空気が存在するので、金属ゲート電極が有する引っ張り内部応力がより低減される。
【００３７】
本発明の第１及び第２の側面に係る半導体装置の製造方法において、第１の凹部を形成する工程よりも後に、第１の凹部に絶縁膜を埋め込む工程をさらに備えることにより、第１の凹部に絶縁膜が埋め込まれた構成であってもよい。
【００３８】
本発明の第１及び第２の側面に係る半導体装置の製造方法において、第１の金属ゲート電極を形成する工程は、第１のゲート電極形成膜の上に金属膜を形成した後に、金属膜に対して熱処理を施すことにより、第１のゲート用シリコン膜がフルシリサイド化されてなる第１の金属ゲート電極を形成する工程であってもよい。
【００３９】
本発明の第１及び第２の側面に係る半導体装置の製造方法において、第１の金属ゲート電極を形成する工程は、第１のゲート用シリコン膜を除去することにより、ゲート絶縁膜の上面を露出する第２の凹部を形成した後に、該第２の凹部に金属を埋め込むことにより、金属が埋め込まれてなる第１の金属ゲート電極を形成する工程であってもよい。
【００４０】
本発明の第１及び第２の側面に係る半導体装置の製造方法において、第１のゲート電極形成膜を形成する工程よりも後であって且つ第１の絶縁膜を形成する工程よりも前に、第１のゲート電極形成膜をマスクとして、半導体基板における第１のゲート電極形成膜の側方に第１のエクステンション拡散層を形成する工程をさらに備えてもよい。
【発明の効果】
【００４１】
本発明に係る半導体装置の製造方法によると、金属ゲート電極により発生する周辺材料への応力を緩和することができる。
【発明を実施するための最良の形態】
【００４２】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００４３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について説明する。
【００４４】
図１は、本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。
【００４５】
図１に示すように、例えばシリコンよりなる半導体基板１には、素子分離２によって互いに分離されたｐ型ウェル領域１ａとｎ型ウェル領域１ｂとが形成されている。ｐ型ウェル領域１ａは、ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおける半導体基板１中にｐ型不純物（例えばホウ素など）がイオン注入されてなる領域であり、ｎ型ウェル領域１ｂは、ｐ型ＭＩＳトランジスタ形成領域Ｒｐにおけるｎ型不純物（例えばヒ素など）がイオン注入されてなる領域である。ｐ型ウェル領域１ａにおける半導体基板１の上には、下から順に形成されたゲート絶縁膜３ａとポリシリコン膜よりなるフルシリサイドゲート電極４Ａとが形成されている。また、ｎ型ウェル領域１ｂにおける半導体基板１の上には、下から順に形成されたゲート絶縁膜３ｂとポリシリコン膜よりなるフルシリサイドゲート電極４Ｂとが形成されている。
【００４６】
ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおいて、ｐ型ウェル領域１ａには、ｎ型不純物イオンが注入されてなるｎ型ソース・ドレイ領域１１ａが形成されている。ｎ型ソース・ドレイン領域１１ａは、ゲート絶縁膜３ａ及びフルシリサイドゲート電極４Ａの側方の下側領域に形成され、ｎ型不純物がイオン注入されてなる接合深さが比較的浅いｎ型エクステンション領域７ａと該ｎ型エクステンション領域７ａの下側に形成されたｐ型ポケット領域８ａとを有している。
【００４７】
一方、ｐ型ＭＩＳトランジスタ形成領域Ｒｐにおいて、ｎ型ウェル領域１ｂには、ｐ型不純物イオンが注入されてなるｐ型ソース・ドレイ領域１１ｂが形成されている。ｐ型ソース・ドレイン領域１１ｂは、ゲート絶縁膜３ｂ及びフルシリサイドゲート電極４Ｂの側面の下側領域に形成され、ｐ型不純物がイオン注入されてなる接合深さが比較的浅いｐ型エクステンション領域７ｂと該ｐ型エクステンション領域７ｂの下側に形成されたｎ型ポケット領域８ｂとを有している。
【００４８】
ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおいて、ゲート絶縁膜３ａ及びフルシリサイドゲート電極４Ａの側面上には、断面形状がＬ字状の第１のサイドウォール９ａが形成されており、該第１のサイドウォール９ａの底面及び側面上には、第２のサイドウォール１０ａが形成されている。ここで、第１のサイドウォール９ａは、その一部がエッチングにより除去されており、その上端位置は後述する第１のサイドウォール９ｂの上端位置よりも低く形成されている。つまり、フルシリサイドゲート電極４Ａと第２のサイドウォール１０ａとの間に凹部が一旦形成され、該凹部に後述の第２の層間絶縁膜１７が埋め込まれた構成となっている。また、第１のサイドウォール９ａの上端位置は、ゲート絶縁膜３ａの上面よりも高く、且つ、フルシリサイドゲート電極４Ａの高さの１／２以下、好ましくは１／３以下であることが望ましい。
【００４９】
一方、ｐ型ＭＩＳトランジスタ形成領域Ｒｐにおいて、ゲート絶縁膜３ｂ及びフルシリサイドゲート電極４Ｂの側面上には、断面形状がＬ字状の第１のサイドウォール９ｂが形成されており、該第１のサイドウォール９ｂの底面及び側面上には、第２のサイドウォール１０ｂが形成されている。
【００５０】
ｎ型ＭＩＳトランジスタ形成領域Ｒｎ及びｐ型ＭＩＳトランジスタ形成領域Ｒｐにおいて、半導体基板１の上には、第１のサイドウォール９ａ及び９ｂの側面並びに第２のサイドウォール１０ａ及び１０ｂの側面を覆うように、エッチングストップ膜１３が形成されている。エッチングストップ膜１３の上面及び側面の上には第１の層間絶縁膜１４が形成されている。また、第１の層間絶縁膜１４、エッチングストップ膜１３、第２のサイドウォール１０ａ及び１０ｂ、第１のサイドウォール９ａ及び９ｂ、並びにフルシリサイドゲート電極４Ａ及び４Ｂの上には第２の層間絶縁膜１７が形成されている。なお、第２の層間絶縁膜１７は、前述したように、フルシリサイドゲート電極４Ａと第２のサイドウォール１０ａとの間にも埋め込まれている。
【００５１】
第１及び第２の層間絶縁膜１４及び１７中には、ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおいて、シリサイド膜１２ａに到達するコンタクトプラグ１９ａが形成されていると共に、ｐ型ＭＩＳトランジスタ形成領域Ｒｐにおいて、シリサイド膜１２ｂに到達するコンタクトプラグ１９ｂが形成されている。第２の層間絶縁膜１７の上には、コンタクトプラグ１９ａ及び１９ｂの上端に接続する金属配線２０が形成されている。
【００５２】
以下に、本発明の第１の実施形態に係る半導体装置の構造によって得られる効果について説明する。
【００５３】
図２（ａ）は、本発明の第１の実施形態に係る半導体装置におけるｎ型ＭＩＳトランジスタ形成領域Ｒｎを取り出して示した断面図であり、（ｂ）は、ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおいて、（ａ）のIIa−IIa線の断面に沿った横方向の位置（μｍ）と横方向の応力（ＭＰａ）との関係図である。
【００５４】
図２（ｂ）にから明らかなように、本発明の第１の実施形態におけるｎ型ＭＩＳトランジスタ形成領域では、第１及び第２のサイドウォール９ａ及び１０ａの直下の領域からフルシリサイドゲート電極４Ａの直下の領域にかけて、横方向の引っ張り応力が従来の構造（例えば図１０（ｄ）参照）に比べて上昇していることが分かる。特に、フルシリサイドゲート電極４Ａの直下の領域では、従来構造と比べると、横方向の引っ張り応力は約１００ＭＰａ上昇しており、ピエゾ抵抗効果から計算すると、＜１００＞の結晶軸方向のｎ型ＭＩＳトランジスタの場合であれば、チャネル領域を移動する電子の移動度は５％向上していることになる。
【００５５】
以下、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。
【００５６】
図３（ａ）〜（ｄ）、図４（ａ）〜（ｄ）、並びに図５（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程における断面状態を工程順に示している。なお、図３（ａ）、図４（ａ）及び図５（ａ）では、各図を代表して、ｎ型ＭＩＳトランジスタが形成される領域であるｎ型ＭＩＳトランジスタ形成領域Ｒｎとｐ型ＭＩＳトランジスタが形成される領域であるｐ型ＭＩＳトランジスタ形成領域Ｒｐとを示している。
【００５７】
まず、図３（ａ）に示すように、半導体基板１の上に、通常の素子分離形成方法により、シャロートレンチアイソレーション（ＳＴＩ）よりなる素子分離領域２を形成する。これにより、ｎ型ＭＩＳトランジスタの活性領域とｐ型ＭＩＳトランジスタの活性領域とを区画する。続いて、ｎ型ＭＩＳトランジス形成領域Ｒｎにおける半導体基板１中にｐ型不純物をイオン注入してｐ型ウェル領域１ａを形成する一方、ｐ型ＭＩＳトランジス形成領域Ｒｐにおける半導体基板１中にｎ型不純物をイオン注入してｎ型ウェル領域１ｂを形成する。
【００５８】
続いて、半導体基板１上に、ゲート絶縁膜となるゲート酸化膜、ゲート形成用シリコン膜となるポリシリコン膜、及び保護絶縁膜となる保護酸化膜を順次形成する。続いて、リソグラフィ技術及び異方性ドライエッチングを用いて、保護酸化膜、ポリシリコン膜及びゲート酸化膜を順次エッチングすることにより、ゲート絶縁膜３ａ及び３ｂ、ゲート形成用シリコン膜４ａ及び４ｂ、並びに保護絶縁膜５ａ及び５ｂを形成する。これにより、ｎ型ＭＩＳトランジス形成領域Ｒｎにおける半導体基板１上には、ゲート絶縁膜３ａ、ゲート形成用シリコン膜４ａ及び保護絶縁膜５ａよりなるｎ型ゲート形成部６ａが形成されると共に、ｐ型ＭＩＳトランジス形成領域Ｒｐにおける半導体基板１上には、ゲート絶縁膜３ｂ、ゲート形成用シリコン膜４ｂ及び保護絶縁膜５ｂからなるｐ型ゲート形成部６ｂが形成される。
【００５９】
続いて、ｎ型ゲート形成部６ａをマスクに用いて、ｎ型ＭＩＳトランジス形成領域Ｒｎにおける半導体基板１にｎ型不純物をイオン注入することにより、ｎ型エクステンション領域７ａを形成し、さらに、ｎ型ゲート形成部６ａをマスクに用いて、ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおける半導体基板１にｐ型不純物をイオン注入することにより、ｐ型ポケット領域８ａを形成する。また、ｐ型ゲート形成部６ｂをマスクに用いて、ｐ型ＭＩＳトランジスタ形成領域Ｒｐにおける半導体基板１にｐ型不純物をイオン注入することにより、ｐ型エクステンション領域７ａを形成し、さらに、ｐ型ゲート形成部６ｂをマスクに用いて、ｐ型ＭＩＳトランジス形成領域Ｒｐにおける半導体基板１にｎ型不純物をイオン注入することにより、ｎ型ポケット領域８ｂを形成する。
【００６０】
次に、図３（ｂ）に示すように、半導体基板１上の全面に、シリコン酸化膜からなる厚さ２０ｎｍの第１の絶縁膜と、シリコン窒化膜からなる厚さ５０ｎｍの第２の絶縁膜とを順次形成する。その後、第２の絶縁膜及び第１の絶縁膜を順次エッチバックすることにより、ｎ型ゲート形成部６ａ及びｐ型ゲート形成部６ｂの各側面上に、第１の絶縁膜からなる断面形状がＬ字状の第１のサイドウォール９ａ及び９ｂと、第１のサイドウォール９ａ及び９ｂ上に第２の絶縁膜からなる第２のサイドウォール１０ａ及び１０ｂを形成する。
【００６１】
続いて、ｎ型ＭＩＳトランジス形成領域Ｒｎにおける半導体基板１に、ｎ型ゲート形成部６ａ並びにサイドウォール９ａ及び１０ａをマスクに用いて、ｎ型不純物であるヒ素イオンを、注入エネルギーが１０ｋｅＶであって且つ注入ドーズ量が１×１０15／ｃｍ2 の条件にてイオン注入することにより、ｎ型ソース・ドレイン領域１１ａを形成する。また、ｐ型ＭＩＳトランジス形成領域Ｒｐにおける半導体基板１に、ｐ型ゲート形成部６ｂ並びにサイドウォール９ｂ及び１０ｂをマスクに用いて、ｐ型不純物であるボロンイオンを、注入エネルギーが２ｋｅＶであって且つドーズ量が１×１０15／ｃｍ2 の条件下にてイオン注入することにより、ｐ型ソース・ドレイン領域１１ｂを形成する。
【００６２】
次に、図３（ｃ）に示すように、半導体基板１上の全面に、ニッケルからなる厚さ１０ｎｍの金属膜を形成する。続いて、半導体基板１に対して５００℃で２０秒程度の熱処理を行い、金属とシリコンとを反応させることにより、ｎ型ソース・ドレイン領域１１ａ及びｐ型ソース・ドレイン領域１１ｂ上に、シリサイド膜１２ａ及び１２ｂを選択的に形成する。その後、未反応で残存している金属膜を選択的に除去する。
【００６３】
次に、図３（ｄ）に示すように、半導体基板１上の全面に、シリコン窒化膜からなる厚さ３０ｎｍのエッチングストップ膜１３を形成する。
【００６４】
次に、図４（ａ）に示すように、エッチングストップ膜１３上にシリコン酸化膜からなる厚さ３００ｎｍの第１の層間絶縁膜１４を形成する。続いて、ＣＭＰ法を用いて、ゲート形成用シリコン膜４ａ及び４ｂの表面が露出するまで、第１の層間絶縁膜１４及びエッチングストップ膜１３を研磨・除去することにより、その表面を平坦化する。但し、この工程では、ＣＭＰ法によって保護絶縁膜５ａ及び５ｂが露出するまで研磨・除去した後に、保護絶縁膜５ａ及び５ｂをエッチングしてゲート形成用シリコン膜４ａ及び４ｂを露出させてもよい。また、その後、ゲート形成用シリコン膜４ａ及び４ｂを所望の厚さ分だけエッチングしてもよい。この場合、例えば、ゲート形成用シリコン膜４ａの厚さは８０ｎｍとし、ゲート形成用シリコン膜４ｂの厚さは４０ｎｍとする。
【００６５】
次に、図４（ｂ）に示すように、半導体基板１上の全面に、ニッケルからなる厚さ１００ｎｍの金属膜（図示せず）を形成する。続いて、半導体基板１に対して例えば温度が４００℃の窒素雰囲気下にて熱処理を行って、ゲート形成用シリコン膜４ａ及び４ｂのシリコンと該シリコンに接触する金属とを互いに反応させることにより、ゲート形成用シリコン膜４ａ及び４ｂをフルシリサイド（ＦＵＳＩ）化してフルシリサイドゲート電極４Ａ及び４Ｂを形成する。このようにして形成されたフルシリサイドゲート電極４Ａ及び４Ｂは、引っ張り内部応力を有する。
【００６６】
次に、図４（ｃ）に示すように、層間絶縁膜１４上に、ｎ型ゲート形成部６ａを露出させると共にｐ型ゲート形成部６ｂを覆う開口パターンを有するレジスト１５を形成する。その後、レジスト１５をマスクに用いて、例えばＣＦ4 ガス等のエッチングを用いたドライエッチング、又はフッ酸溶液を用いたウェットエッチングよりフルシリサイドゲート電極４Ａと第２のサイドウォール１０ａとの間に介在している第１のサイドウォール９ａを除去する。このとき、エッチング後における第１のサイドウォール９ａの上端位置は、ゲート絶縁膜３ａの上面よりも高く、且つ、フルシリサイドゲート電極４Ａの高さの１／２以下、好ましくは１／３以下にする。これにより、フルシリサイドゲート電極４Ａと第２のサイドウォール１０ａとの間に凹部１６が形成される。このように、第１のサイドウォール９ａをエッチングして凹部１６を形成することにより、フルシリサイドゲート電極４Ａが有する引っ張り内部応力が開放され低減される。
【００６７】
次に、図４（ｄ）に示すように、カバレッジに優れたＣＶＤ法を用いて、ｎ型ゲート形成部６ａ及びｐ型ゲート形成部６ｂを含む半導体基板１上の全面に、シリコン酸化膜からなる厚さ２００ｎｍの第２の層間絶縁膜１７を形成する。このとき、フルシリサイドゲート電極４Ａと第２のサイドウォール１０ａとの間に形成されている凹部１６にも第２の層間絶縁膜１７が埋め込まれる。
【００６８】
次に、図５（ａ）に示すように、第２の層間絶縁膜１７、第１の層間絶縁膜１４及びエッチングストップ膜１３を順次エッチングすることにより、ｎ型ＭＩＳトランジス形成領域Ｒｎのｎ型ソース・ドレイン領域１１ａ上のシリサイド膜１２ａに到達するコンタクトホール１８ａと、ｐ型ＭＩＳトランジス形成領域Ｒｐのｐ型ソース・ドレイン領域１１ｂ上のシリサイド膜１２ｂに到達するコンタクトホール１８ｂを形成する。
【００６９】
次に、図５（ｂ）に示すように、コンタクトホール１８ａ及び１８ｂを含む第２の層間絶縁膜１７上に、タングステンからなる金属膜を形成した後、ＣＭＰ法により、該金属膜における第２の層間絶縁膜１７上の部分を研磨・除去することにより、コンタクトホール１８ａ及び１８ｂ内にコンタクトプラグ１９ａ及び１９ｂを形成する。続いて、コンタクトプラグ１９ａ及び１９ｂを含む第２の層間絶縁膜１７上に、Ａｌからなる厚さ１００ｎｍの金属膜を形成した後に、該金属膜をパターニングすることにより、コンタクトプラグ１９ａ及び１９ｂに接続する金属配線２０を形成する。
【００７０】
以上のように、本発明の第１の実施形態に係る製造方法によると、ｎ型ＭＩＳトランジスタ形成領域Ｒｐでは、フルシリサイドゲート電極４Ａの引っ張り内部応力は開放されている一方、ｐ型ＭＩＳトランジスタ形成領域Ｒｐでは、フルシリサイドゲート電極４Ｂは引っ張り内部応力を有したままである。ここで、キャリアとなる正孔又は電子の移動度は、チャネルに印加される金属ゲート電極からの引っ張り内部応力の方向に応じて増加又は減少する。例えば、（１００）基板における＜１１０＞方向又は＜１００＞方向にキャリアが流れる場合、ホールであれば、ゲート電極の引っ張り内部応力が周辺材料に印加されている方が移動度が向上する一方、電子であればゲート電極の引っ張り内部応力が周辺材料に印加されていない方が移動度が向上する。このため、本実施形態では、ｐ型ＭＩＳトランジスタ形成領域Ｒｐでは、フルシリサイドゲート電極４Ｂの引っ張り内部応力が開放されない構成とすると共に、ｎ型ＭＩＳトランジスタ形成領域Ｒｎでは、フルシリサイドゲート電極４Ａの引っ張り内部応力を開放する構成とすれば、同一半導体基板１上にｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとが形成された優れた電気的特性を有する半導体装置を実現することができる。
【００７１】
なお、凹部１６に材料を埋め込む場合の堆積条件における温度が、シリサイド形成時の熱処理温度よりも高い場合には、引っ張り内部応力が一旦開放されたフルシリサイドゲート電極４Ａが該熱処理後に再度引っ張り内部応力を持つことになるので、凹部１６に材料を埋め込む場合（ここでは、第２の層間絶縁膜１７を堆積する場合）の堆積条件における温度は、シリサイド形成時の熱処理温度よりも低いことが望ましい。
【００７２】
--第１の実施形態の変形例--
以下、本発明の第１の実施形態に係る半導体装置の製造方法の変形例について説明する。
【００７３】
図６（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の変形例における各工程における断面状態を工程順に示している。なお、本変形例に係る半導体装置の製造方法の各工程において、前述した本発明の第１の実施形態に係る半導体装置の製造方法と同じ工程の説明は省略し、以下では、主に相違する工程について説明する。また、図６（ａ）では、各図を代表して、ｎ型ＭＩＳトランジスタが形成される領域であるｎ型ＭＩＳトランジスタ形成領域Ｒｎとｐ型ＭＩＳトランジスタが形成される領域であるｐ型ＭＩＳトランジスタ形成領域Ｒｐとを示している。
【００７４】
まず、図６（ａ）に示す工程までは、前述した第１の実施形態における図３（ａ）〜（ｄ）及び図４（ａ）〜（ｃ）を用いた説明と同様に行うことにより、図６（ａ）に示す構造を得る。なお、図６（ａ）に示す断面図では、凹部１６を形成した後に、図４（ｃ）に示すレジスト１５を除去した後の状態を示している。
【００７５】
次に、図６（ｂ）に示すように、カバレッジの悪いＣＶＤ法を用いて、ｎ型ゲート形成部６ａ及びｐ型ゲート形成部６ｂを含む半導体基板１上の全面に、シリコン酸化膜からなる厚さ２００ｎｍの第２の層間絶縁膜１７を形成する。このとき、第２の層間絶縁膜１７のカバレッジが悪いため、第２の層間絶縁膜１７が凹部１６内に完全に埋め込まれないので、隙間（ボイド）１６Ａが形成される。
【００７６】
以降の工程は、前述した図５（ａ）及び（ｂ）を用いた説明と同様の工程を行うことにより、図６（ｃ）に示す構成を得ることができる。
【００７７】
本発明の第１の実施形態に係る半導体装置の製造方法の変形例によると、フルシリサイドゲート電極４Ａの側面に形成された第１のサイドウォール９ａを除去することによる第１の実施形態によって得られる効果に加えて、以下の効果を有する。本実施形態におけるフルシリサイドゲート電極４ａの側面には、隙間１６Ａ（ボイド）が形成されており、その隙間には空気が存在していることになるので、フルシリサイドゲート電極４Ａが有する引っ張り内部応力は必ず開放されることになる。ここで、凹部１６に材料を埋め込む場合には、その材料によっては、チャネルに印加される引っ張り内部応力を元々有している材料を埋め込む場合も考えられるが、本実施形態の変形例によると、隙間１６Ａを形成することにより、フルシリサイドゲート電極４Ａが有する引っ張り内部応力を確実に開放すると共に、チャネルに印加される引っ張り応力を新たに発生させることがない構成を実現することができる。
【００７８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。
【００７９】
図７（ａ）〜（ｄ）、及び図８（ａ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程における断面状態を工程順に示しており、図８（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法の変形例を説明するための断面図を示している。なお、本発明の第２の実施形態に係る半導体装置の製造方法の各工程において、前述した本発明の第１の実施形態に係る半導体装置の製造方法と同じ工程の説明は一部省略している。また、図７（ａ）及び図８（ａ）では、各図を代表して、ｎ型ＭＩＳトランジスタが形成される領域であるｎ型ＭＩＳトランジスタ形成領域Ｒｎとｐ型ＭＩＳトランジスタが形成される領域であるｐ型ＭＩＳトランジスタ形成領域Ｒｐとを示している。。
【００８０】
まず、図７（ａ）に示す工程までは、前述した第１の実施形態における図３（ａ）〜（ｄ）及び図４（ａ）を用いた説明と同様に行うことにより、図６（ａ）に示す構造を得る。
【００８１】
次に、図７（ｂ）に示すように、例えばＫＯＨ溶液を用いたウェットエッチングにより、ゲート形成用シリコン膜４ａ及び４ｂを選択的に除去した後に、半導体基板１上の全面に、金属膜（図示せず）を形成する。続いて、ＣＭＰ法により、該金属膜における第１の層間絶縁膜１４上に存在している部分を除去することにより、ゲート形成用シリコン膜４ａ及び４ｂが除去されて形成された凹部内におけるゲート絶縁膜３ａ及び３ｂ上に、金属ゲート電極２１ａ及び２１ｂを形成する。
【００８２】
次に、図７（ｃ）に示すように、第１の層間絶縁膜１４上に、ｎ型ゲート形成部６ａを露出させると共にｐ型ゲート形成部６ｂを覆う開口パターンを有するレジスト１５を形成する。その後、レジスト１５をマスクに用いて、例えばＣＦ4 ガス等のエッチングを用いたドライエッチング、又はフッ酸溶液を用いたウェットエッチングより金属ゲート電極２１ａと第２のサイドウォール１０ａとの間に介在している第１のサイドウォール９ａを除去する。このとき、エッチング後における第１のサイドウォール９ａの上端位置は、ゲート絶縁膜３ａの上面よりも高く、且つ、金属ゲート電極２１ａの高さの１／２以下、好ましくは１／３以下にする。これにより、金属ゲート電極２１ａと第２のサイドウォール１０ａとの間に凹部１６が形成される。このように、第１のサイドウォール９ａをエッチングして凹部１６を形成することにより、金属ゲート電極２１ａが有する引っ張り内部応力が開放され低減される。
【００８３】
次に、図７（ｄ）に示すように、カバレッジに優れたＣＶＤ法を用いて、ｎ型ゲート形成部６ａ及びｐ型ゲート形成部６ｂを含む半導体基板１上の全面に、シリコン酸化膜からなる厚さ２００ｎｍの第２の層間絶縁膜１７を形成する。このとき、金属ゲート電極２１ａと第２のサイドウォール１０ａとの間に形成されている凹部１６にも第２の層間絶縁膜１７が埋め込まれる。
【００８４】
次に、図８（ａ）に示すように、第２の層間絶縁膜１７、第１の層間絶縁膜１４及びエッチングストップ膜１３を順次エッチングすることにより、ｎ型ＭＩＳトランジス形成領域Ｒｎのｎ型ソース・ドレイン領域１１ａ上のシリサイド膜１２ａに到達するコンタクトホール１８ａと、ｐ型ＭＩＳトランジス形成領域Ｒｐのｐ型ソース・ドレイン領域１１ｂ上のシリサイド膜１２ｂに到達するコンタクトホール１８ｂを形成する。続いて、コンタクトホール１８ａ及び１８ｂを含む第２の層間絶縁膜１７上に、タングステンからなる金属膜を形成した後、ＣＭＰ法により、該金属膜における第２の層間絶縁膜１７上の部分を研磨・除去することにより、コンタクトホール１８ａ及び１８ｂ内にコンタクトプラグ１９ａ及び１９ｂを形成する。続いて、コンタクトプラグ１９ａ及び１９ｂを含む第２の層間絶縁膜１７上に、Ａｌからなる厚さ１００ｎｍの金属膜を形成した後に、該金属膜をパターニングすることにより、コンタクトプラグ１９ａ及び１９ｂに接続する金属配線２０を形成する。
【００８５】
以上のように、本発明の第２の実施形態に係る製造方法によると、ｎ型ＭＩＳトランジスタ形成領域Ｒｐでは、金属ゲート電極２１ａの引っ張り内部応力は開放されている一方、ｐ型ＭＩＳトランジスタ形成領域Ｒｐでは、金属ゲート電極２１ｂは引っ張り内部応力を有したままである。このため、本実施形態では、ｐ型ＭＩＳトランジスタ形成領域Ｒｐでは、金属ゲート電極２１ｂの引っ張り内部応力が開放されない構成とすると共に、ｎ型ＭＩＳトランジスタ形成領域Ｒｎでは、金属ゲート電極２１ａの引っ張り内部応力を開放する構成とすれば、第１の実施形態と同様の理由で、同一半導体基板１上にｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとが形成された優れた電気的特性を有する半導体装置を実現することができる。
【００８６】
なお、凹部１６に材料を埋め込む場合（ここでは、第２の層間絶縁膜１７を堆積する場合）の堆積条件における温度がシリサイド形成時の熱処理温度よりも低いことが望ましいことは、前述の第１の実施形態と同様である。
【００８７】
また、以上で説明した第２の実施形態では、前述した第１の実施形態におけるフルシリサイドゲート電極４Ａ及び４Ｂの代わりに、金属ゲート電極２１ａ及び２１ｂを形成した場合について説明したが、本実施形態においても、第１の実施形態の変形例と同様の変形例を構成する場合であっても同様に実施可能であることは言うまでもない。すなわち、上述した図７（ｃ）に示した工程の後に、第１の実施形態の変形例における図６（ｂ）及び（ｃ）を用いた説明と同様にすることにより、図８（ｂ）に示すように、ゲート電極が金属ゲート電極２１ａ及び２１ｂであって、その側面にボイド１６Ａが形成されている場合の構造を実現することができる。なお、この構造である場合における効果は、第１の実施形態の変形例で述べた効果と同様であることは言うまでもない。
【００８８】
なお、以上の各実施形態では、ゲート絶縁膜（３ａ、３ｂ）及びゲート電極（４ａ、４ｂ）の側面上に、断面形状がＬ字状の第１のサイドウォール（９ａ、９ｂ）と、第２のサイドウォール（１０ａ、１０ｂ）とを形成した場合について説明したが、第１のサイドウォール（９ａ、９ｂ）とゲート絶縁膜（３ａ、３ｂ）及びゲート電極（４ａ、４ｂ）との間に断面形状がＩ字状のオフセットスペーサを形成した構成であってもよい。このとき、ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおけるオフセットスペーサの上部を除去して凹部を形成することにより、金属ゲート電極の引っ張り内部応力を開放してもよく、この場合は、ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおける第１のサイドウォール（９ａ）の上部を除去して凹部１６を形成する必要は必ずしもないし、第１のサイドウォール（９ａ、９ｂ）を設けなくてもよい。
【産業上の利用可能性】
【００８９】
以上説明したように、本発明は、金属ゲート電極形成時における応力の緩和が可能な構造を有する半導体装置及びその製造方法などにとって有用である。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。
【図２】（ａ）は、本発明の第１の実施形態に係る半導体装置におけるｎ型ＭＩＳトランジスタ形成領域の構造を示した断面図である。（ｂ）は、（ａ）に示すIIa−IIa線に沿った応力分布図である。
【図３】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図７】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】（ａ）は、本発明の第２の実施形態に係る半導体装置の製造方法によって形成された半導体装置の構造を示す断面図であり、（ａ）は、本発明の第２の実施形態に係る半導体装置の製造方法の変形例によって形成された半導体装置の構造を示す断面図である。
【図９】（ａ）〜（ｄ）は、従来の半導体装置の製造方法を工程順に示す断面図である。
【図１０】（ａ）〜（ｄ）は、従来の半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００９１】
１    半導体基板
１ａ  ｎ型ＭＩＳトランジスタの活性領域
１ｂ  ｐ型ＭＩＳトランジスタの活性領域
２    素子分離領域
３ａ、３ｂ  ゲート絶縁膜
４ａ、４ｂ  ゲート形成用シリコン膜
５ａ、５ｂ  保護絶縁膜
６ａ  ｎ型ゲート形成部
６ｂ  ｐ型ゲート形成部
７ａ  ｎ型エクステンション領域
７ｂ  ｐ型エクステンション領域
８ａ  ｐ型ポケット領域
８ｂ  ｎ型ポケット領域
９ａ、９ｂ  第１のサイドウォール
１０ａ、１０ｂ  第２のサイドウォール
１１ａ  ｎ型ソース・ドレイン領域
１１ｂ  ｐ型ソース・ドレイン領域
１２ａ、１２ｂ  シリサイド膜
１３  エッチングストップ膜
１４  第１の層間絶縁膜
１５  レジスト
１６  凹部
１６Ａ  隙間（ボイド）
１７  第２の層間絶縁膜
１８ａ、１８ｂ  コンタクトホール
１９ａ、１９ｂ  コンタクトプラグ
２０  金属配線
２１ａ、２１ｂ  金属ゲート電極
Ｒｎ  ｎ型ＭＩＳトランジスタ形成領域
Ｒｐ  ｐ型ＭＩＳトランジスタ形成領域
【図１】
2007123439.tif 000003
【図２】
2007123439.tif 000004
【図３】
2007123439.tif 000005
【図４】
2007123439.tif 000006
【図５】
2007123439.tif 000007
【図６】
2007123439.tif 000008
【図７】
2007123439.tif 000009
【図８】
2007123439.tif 000010
【図９】
2007123439.tif 000011
【図１０】
2007123439.tif 000012