(57)【要約】【課題】界面トラップの形成が抑制され、総製造工程数の低減が図られた不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】半導体基板１と、半導体基板１の主表面上に間隔を隔てて形成された複数の第１絶縁膜８と、半導体基板１の主表面上に、第１絶縁膜８を介して形成されたアシストゲートＡＧと、第１絶縁膜８間に位置する半導体基板１の主表面上に形成された下層絶縁膜１５ｂと、下層絶縁膜１５ｂ上に形成された上層絶縁１５ａ膜と、上層絶縁膜１５ａ上に形成されたフローティングゲートＦＧと、フローティングゲートＦＧの上面上に第２絶縁膜１８を介して形成されたコントロールゲートＣＧとを備える。【選択図】図２
2007123727.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主表面上に間隔を隔てて形成された複数の第１絶縁膜と、
前記半導体基板の主表面上に、前記第１絶縁膜を介して形成されたアシストゲートと、
前記第１絶縁膜間に位置する前記半導体基板の主表面上に形成された下層絶縁膜と、
前記下層絶縁膜上に形成された上層絶縁膜と、
前記上層絶縁膜上に形成されたフローティングゲートと、
前記フローティングゲートの上面上に第２絶縁膜を介して形成されたコントロールゲートと、
を備えた不揮発性半導体記憶装置。
【請求項２】
前記下層絶縁膜の前記半導体基板の主表面に対して垂直な方向の膜厚は、前記上層絶縁膜の前記半導体基板の主表面に対して垂直な方向の膜厚より厚く形成された、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記下層絶縁膜の前記半導体基板の主表面に対して垂直な方向の膜厚は、前記上層絶縁膜の前記半導体基板の主表面に対して垂直な方向の膜厚より薄く形成された、請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記下層絶縁膜の前記半導体基板の主表面に対して垂直な方向の膜厚は、前記下層絶縁膜および前記上層絶縁膜の前記半導体基板の主表面に対して垂直な方向の合計膜厚の、３３％以上５６％以下とされた、請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１絶縁膜間の前記半導体基板の主表面と平行な方向の幅は、４０ｎｍ以上５０ｎｍ以下とされた、請求項１から請求項４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
前記第２絶縁膜は、前記半導体基板の主表面から前記半導体基板の主表面の内部にわたって形成される、請求項１から請求項５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
半導体基板の主表面上に第１絶縁膜を介して複数のアシストゲートを間隔をあけて形成する工程と、
前記第１絶縁膜間に位置する前記半導体基板の主表面上に気相化学成膜法により、上層絶縁膜を形成する工程と、
前記上層絶縁膜および前記半導体基板の主表面に酸化処理を施して、前記上層絶縁膜下に下層絶縁膜を形成する工程と、
前記上層絶縁膜および前記下層絶縁膜上にフローティングゲートを形成する工程と、
前記フローティングゲート上に第２絶縁膜を介してコントロールゲートを形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項８】
前記下層絶縁膜を形成する工程は、前記上層絶縁膜下に位置する前記半導体基板の主表面を酸化することにより、前記下層絶縁膜を形成する工程を含む、請求項７に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関するものであり、より特定的には、半導体基板と、電荷の授受を行なうことにより、記憶動作を行なう不揮発性半導体記憶装置におよびその製造方法に関する。
【背景技術】
【０００２】
一般に、半導体基板と、この半導体基板の主表面に形成されたソース／ドレインと、半導体基板の主表面上に絶縁膜を介して、形成されたフローティングゲートとを備えた不揮発性半導体記憶装置が知られている。フローティングゲート下に形成される絶縁膜は、一般に半導体基板の主表面に熱酸化処理を施すことにより形成される。熱酸化処理により、絶縁膜を形成する際には、半導体基板が体積膨張するため、形成された絶縁膜と、半導体基板と、半導体基板／絶縁膜の界面とに大きな残留応力が発生する。ここで、半導体基板の主表面と絶縁膜との界面に大きな残留応力が形成されると、絶縁膜と半導体基板の主表面との界面に界面トラップが形成されやすくなる。絶縁膜と半導体基板の主表面との界面に界面トラップが形成されると、界面トラップがキャリアの移動を阻害したり、不揮発性半導体記憶装置自体の寿命を低減させたりするという問題があった。
【０００３】
その一方で、特開平１１−３１７４６３号公報には、フローティングゲート下に位置する半導体基板の主表面に形成されるトンネル絶縁膜を、半導体基板の主表面を熱酸化処理することにより形成された第１絶縁膜と、この第１絶縁膜の上面上に、ＣＶＤ（Chemical Vapor Deposition）法より堆積された第２絶縁膜とにより構成された不揮発性半導体記憶装置が提案されている。この不揮発性半導体記憶装置によれば、トンネル絶縁膜とフローティングゲートとの間の見かけ上の障壁高さを、半導体基板とトンネル絶縁膜との間の見かけ上の障壁高さより高く設定されている。このように、トンネル絶縁膜と半導体基板との間の障壁高さを設定することにより、フローティングゲートの書込速度を向上させている。
【特許文献１】特開平１１−３１７４６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記特開平１１−３１７４６３号公報には、絶縁膜と半導体基板との界面に形成される界面トラップの形成を抑制するための具体的な手段が記載されていない。さらに、上記特開平１１−３１７４６３号公報に記載された不揮発性半導体記憶装置においては、トンネル絶縁膜は、熱酸化した後に、ＣＶＤ酸化膜を堆積し、そして、アニールを施すこととしており、トンネル絶縁膜を形成するための工程が多くなっている。本発明は、上記課題に鑑みてなされたものであり、その目的は、トンネル絶縁膜、トンネル絶縁膜と半導体基板との界面等に界面トラップの形成を抑制し、工程数の低減が図られた不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板の主表面上に間隔を隔てて形成された複数の第１絶縁膜と、半導体基板の主表面上に、第１絶縁膜を介して形成されたアシストゲートと、第１絶縁膜間に位置する半導体基板の主表面上に形成された下層絶縁膜と、下層絶縁膜上に形成された上層絶縁膜と、上層絶縁膜上に形成されたフローティングゲートと、フローティングゲートの上面上に第２絶縁膜を介して形成されたコントロールゲートとを備える。本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板の主表面上に第１絶縁膜を介して複数のアシストゲートを間隔をあけて形成する工程と、第１絶縁膜間に位置する半導体基板の主表面上に気相化学成膜法により、上層絶縁膜を形成する工程と、上層絶縁膜および半導体基板の主表面に酸化処理を施して、上層絶縁膜下に下層絶縁膜を形成する工程と、上層絶縁膜および下層絶縁膜上にフローティングゲートを形成する工程と、フローティングゲート上に第２絶縁膜を介してコントロールゲートを形成する工程とを備える。
【発明の効果】
【０００６】
本発明に係る不揮発性半導体記憶装置およびその製造方法によれば、半導体基板とトンネル絶縁膜との界面等に界面トラップの形成を抑制することができ、製造工程数の低減を図ることができる。
【発明を実施するための最良の形態】
【０００７】
以下の実施の形態においては、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためハッチングを付す場合もある。また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【０００８】
本実施の形態においては、図１から図１５を用いて、４ＧｂｉｔのＡＧ−ＡＮＤ型のフラッシュメモリ単体に本発明を適用した場合について、説明する。図１は、本実施の形態に係る不揮発性半導体記憶装置１００の平面図である。この図１において、半導体基板１の主表面上には、複数のメモリセルＭＣが形成されたメモリセル領域と、このメモリセル領域の周囲に形成され、メモリセルＭＣの駆動を制御する複数の制御トランジスタが形成された周辺回路領域とが形成されている。この不揮発性半導体記憶装置１００は、半導体基板１と、この半導体基板１の主表面上に間隔を隔てて形成された複数のアシストゲートＡＧと、このアシストゲートＡＧに対して交差する方向に延在する複数のコントロールゲートＣＧと、アシストゲートＡＧ間に位置する半導体基板１の主表面上に位置して、コントロールゲートＣＧ下に位置する領域に形成されたフローティングゲートＦＧとを備えている。
【０００９】
アシストゲートＡＧの幅のうち、アシストゲートＡＧが延在する方向と直交する方向の幅は、たとえば、７５ｎｍ程度とされている。このアシストゲートＡＧに電圧が印加されることにより、アシストゲートＡＧ下に位置する半導体基板１の主表面にｎ型の反転層が形成される。この反転層は、ビット線（ソースおよびドレイン）を形成する部分である。そして、半導体基板１の主表面上には、コントロールゲートＣＧと、フローティングゲートＦＧと、アシストゲートＡＧにより形成され、ソースおよびドレインとして機能する反転層とを備える複数のメモリセルＭＣが形成されている。
【００１０】
図２は、図１のＩＩ−ＩＩ線における断面図である。この図２に示されるように、半導体基板１の主表面上には、絶縁膜８を介して形成された複数のアシストゲートＡＧと、アシストゲートＡＧ間に位置する半導体基板１の主表面上に形成された絶縁膜１５と、この絶縁膜１５の上面上に形成されたフローティングゲートＦＧとが形成されている。フローティングゲートＦＧの上面上には、絶縁膜１８を介して、コントロールゲートＣＧが形成されている。
【００１１】
アシストゲートＡＧは、たとえば、低抵抗な多結晶シリコン膜から形成されており、アシストゲートＡＧの半導体基板１の主表面に対して垂直な方向の膜厚は、たとえば５０ｎｍ程度とされている。また、アシストゲートＡＧ間の半導体基板１の主表面と平行な方向の間隔は、たとえば、４０ｎｍ以上５０ｎｍ以下程度とされている。そして、アシストゲートＡＧ下に形成された絶縁膜８は、たとえば、酸化シリコン膜からなり、この絶縁膜８の膜厚は、たとえば、二酸化シリコン換算膜厚で、たとえば８．５ｎｍ程度とされている。そして、アシストゲートＡＧ下に形成された絶縁膜８間の半導体基板１の主表面と平行な方向の間隔も、４０ｎｍ以上５０ｎｍ程度とされている。
【００１２】
アシストゲートＡＧの上面上には、たとえば、窒化シリコン（Ｓｉ3Ｎ4等）からなる絶縁膜１０が形成されており、アシストゲートＡＧの側面上には、酸化シリコン膜からなる絶縁膜１６が形成されている。
【００１３】
そして、絶縁膜８間に位置する半導体基板１の主表面に形成されたフローティングゲートＦＧは、メモリセルＭＣのデータ蓄積用の電荷蓄積層であり、たとえば、低抵抗な多結晶シリコンにより形成されている。フローティングゲートＦＧは、アシストゲートＡＧより高く形成されており、たとえば１９０ｎｍ程度とされている。このように、フローティングゲートＦＧがアシストゲートＡＧより高く形成されているので、フローティングゲートＦＧとコントロールゲートＣＧとの対向面積を確保することができ、コントロールゲートＣＧとフローティングゲートＦＧとの間のカップリング比を確保することができる。また、アシストゲートＡＧが延在する方向と直交する方向のフローティングゲートＦＧの幅は、たとえば、４５ｎｍ程度とされている。
【００１４】
絶縁膜１８は、フローティングゲートＦＧを覆うように形成されており、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜が順次積層された、所謂ＯＮＯ膜とされている。この絶縁膜１８の膜厚は、たとえば、二酸化シリコン換算膜厚で、たとえば１６ｎｍ程度とされている。コントロールゲートＣＧは、たとえば、低抵抗な多結晶シリコンからなる導電膜ＣＧａと、この導電膜ＣＧａの上面に形成されたタングステンシリサイド（ＷＳｉx）等のような高融点金属シリサイド膜ＣＧｂとの積層膜により形成されている。
【００１５】
絶縁膜１５は、絶縁膜８間に位置する半導体基板１の主表面に形成されている。絶縁膜１５は、半導体基板１の主表面に形成され、シリコン酸化膜からなる絶縁膜１５ｂと、この絶縁膜１５ｂの上面上に形成され、たとえば、酸化シリコン膜等からなる絶縁膜１５ａとを備えた積層構造とされている。
【００１６】
図３は、図２において、絶縁膜１５付近の拡大図である。この図３に示されるように、絶縁膜１５ｂは、半導体基板１の主表面から半導体基板１の内部にわたって形成されている。なお、絶縁膜１５ｂの大部分は、半導体基板１の内部に形成されており、絶縁膜１５ｂの上面が半導体基板１の主表面上に位置していてもよい。このため、絶縁膜１５ａの下面は、半導体基板１の主表面と略一致している。そして、絶縁膜１５ａの半導体基板１の主表面に対して垂直な方向の膜厚Ｌ１と、絶縁膜１５ｂの半導体基板１の主表面に対して垂直な方向の膜厚Ｌ２との合計膜厚は、たとえば、９ｎｍ程度とされている。
【００１７】
絶縁膜１５ａは、ＣＶＤ法によりシリコン酸化膜が堆積されて形成されており、絶縁膜１５ｂは、たとえばＩＳＳＧ（In-Situ Steam Generation）酸化法等の熱酸化法により形成されている。そして、絶縁膜１５ａの半導体基板１の主表面に対して垂直な方向の膜厚Ｌ２は、たとえば、４ｎｍ以上６ｎｍ以下とされており、絶縁膜１５ｂの半導体基板１の主表面に対して垂直な方向の膜厚Ｌ１は、たとえば、３ｎｍ以上５ｎｍ以下とされている。すなわち、絶縁膜１５ｂの膜厚Ｌ１は、絶縁膜１５ａおよび絶縁膜１５ｂの半導体基板１の主表面に対して垂直な方向の膜厚合計の３３％以上５６％以下とされている。
【００１８】
図４は、図１のＩＶ−ＩＶ線における断面図である。この図４に示されるように、アシストゲートＡＧ間に位置する半導体基板１の主表面には、絶縁膜１５が形成されている。そして、図１に示すアシストゲートＡＧが延在する方向に隣接するフローティングゲートＦＧ間に位置する半導体基板１の主表面上には、たとえば、酸化シリコン膜からなる絶縁膜１５を介して、絶縁膜１７が形成されており、コントロールゲートＣＧの上面上には、たとえば、酸化シリコン膜からなる絶縁膜１３が形成されている。
【００１９】
図８から図１４は、本実施の形態に係る不揮発性半導体記憶装置１００の製造過程を示す断面図である。図８は、不揮発性半導体記憶装置１００の製造工程の第１工程を示す断面図である。図８および図１において、まず、通常のイオン注入法等により、半導体基板１のうち、メモリセルＭＣが形成されるメモリセル領域に、たとえば、リン（Ｐ）を選択的に導入することでｎ型の埋込領域を形成した後、通常のイオン注入等により、半導体基板１の周辺回路領域およびメモリセル領域内に、たとえば、ホウ素（Ｂ）を選択的に導入することで、Ｐ型のウエル領域を形成する。そして、半導体基板１の主表面に形成された周辺回路領域に、たとえば、リンを選択的に導入することで、ｎ型のウエル領域を形成する。
【００２０】
図８は、不揮発性半導体記憶装置１００の製造工程の第１工程を示す断面図である。この図８に示されるように、半導体基板１の主表面上に、たとえば酸化シリコン等からなる絶縁膜（第１絶縁膜）８を、たとえば二酸化シリコン換算膜厚で８．５ｎｍ程度の厚さとなるように、たとえばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により形成した後、その上に、たとえば低抵抗な多結晶シリコンからなる導電膜４を、たとえば５０ｎｍ程度の厚さとなるようにＣＶＤ（Chemical Vapor Deposition）法等により堆積し、さらにその上に、たとえば窒化シリコンからなる絶縁膜１０を、たとえば７０ｎｍ程度の厚さとなるようにＣＶＤ法等により堆積する。続いて、絶縁膜膜１０上に、たとえば酸化シリコンからなる絶縁膜１１を、たとえばＴＥＯＳ（Tetraethoxysilane）ガスを用いたＣＶＤ法等により堆積する。そして、導電膜４、絶縁膜１０および絶縁膜１１にパターニングを施して、半導体基板１の主表面上にアシストゲートＡＧを形成する。
【００２１】
図９は、不揮発性半導体記憶装置１００の製造工程の第２工程を示す断面図である。この図９において、半導体基板１の主表面上のうち、アシストゲートＡＧが形成されていない領域にたとえばホウ素等のような不純物を通常のイオン注入法等により導入する。そして、続いて、半導体基板１の主表面に対して、たとえばＩＳＳＧ酸化法等のような熱酸化処理を施す。これにより、アシストゲートＡＧの側面上に酸化シリコン膜からなる絶縁膜９が形成される。
【００２２】
図１０は、不揮発性半導体記憶装置１００の製造工程の第３工程を示す断面図である。この図１０に示されるように、たとえばＴＥＯＳガスを用いたＣＶＤ法により、酸化シリコンからなる絶縁膜１６を堆積する。これにより、アシストゲートＡＧ間に位置する半導体基板の主表面上に形成された絶縁膜８の上面上および、絶縁膜９、１０、１１の側面上に絶縁膜１６を覆うように、絶縁膜１６が堆積される。しかる後に、絶縁膜１６をエッチバックして、アシストゲートＡＧの側面側にサイドウォール状の絶縁膜１６を形成する。そして、絶縁膜１６をエッチバックする際に、絶縁膜１６間に位置する絶縁膜８も除去され、半導体基板１の主表面が外方に露出する。そして、たとえば、ジクロルシラン（ＤＣＳ、ＳｉＨ２Ｃｌ２）ガスを用いたＣＶＤ法（７００℃以上８００℃以下）により酸化シリコン膜からなる絶縁膜１５ａを、絶縁膜１６間に位置する半導体基板１の主表面上に、たとえば、４ｎｍ以上６ｎｍ以下程度堆積する。
【００２３】
図１１は、不揮発性半導体記憶装置１００の製造工程の第４工程を示す断面図である。この図４に示されるように、絶縁膜８間に位置する半導体基板１の主表面および絶縁膜１５ａに、たとえばＩＳＳＧ（In-Situ Steam Generation）酸化法（たとえば、８００℃以上１０００℃）のような熱処理を施す。これにより、絶縁膜１５ａ下に位置する半導体基板１の主表面に、たとえば、３ｎｍ以上５ｎｍ以下程度の膜厚の絶縁膜１５ｂを形成する。
【００２４】
このように、絶縁膜１５ｂを形成する際には、半導体基板１の主表面上には、既に絶縁膜１５ａが形成されているため、絶縁膜１５ｂは、半導体基板１の主表面から半導体基板１の内部に向けて成長する。このようにして、絶縁膜８間に位置する半導体基板１の主表面上に絶縁膜１５をたとえば、９ｎｍ程度の厚さに形成する。
【００２５】
ここで、上記第３工程において、絶縁膜８間に位置する半導体基板１の主表面に熱酸化処理を施して酸化膜を形成すると、露出した半導体基板１の主表面と、絶縁膜８が形成された半導体基板１の主表面との境界では、酸化膜が成長し難いという現象が生じる。これは、絶縁膜８が既に形成された半導体基板１の主表面上では、酸化膜が成長し難いため、露出した半導体基板１の主表面のうち、絶縁膜８が形成された主表面との境界領域においても、酸化膜が成長し難くなるためである。その一方で、露出した半導体基板１の主表面のうち、絶縁膜８から離間した領域においては、絶縁膜８による影響が小さい。このため、露出した半導体基板１の主表面の中央部における酸化膜の成長速度は、露出した半導体基板１と絶縁膜８との境界における酸化膜の成長速度よりも速くなる。
【００２６】
このため、上記第３工程において、露出した半導体基板１の主表面上に、熱酸化により酸化膜を形成すると、形成される酸化膜の成長速度が位置によって異なるため、形成される酸化膜内に大きな残留応力が発生する。また、熱酸化により酸化膜を形成すると、成膜過程において、形成される酸化膜が体積膨張する。この際、形成される酸化膜の両側には、絶縁膜８および絶縁膜１６が形成されているため、酸化膜の成長が抑制され、形成される酸化膜内に大きな残留応力が形成される。特に、絶縁膜８間の間隔は、４０ｎｍ以上５０ｎｍ程度とされており、このような狭い領域に熱酸化による酸化膜を形成すると、形成された酸化膜中の略全体にわたって、残留応力が形成される。このように、酸化膜内に大きな残留応力が発生すると、酸化膜内に欠陥が形成されやすくなり、酸化膜と半導体基板１との界面にトラップ準位が形成され易くなる。このため、トンネル絶縁膜としての信頼性が低下することになる。
【００２７】
さらに、ＣＶＤ法により形成される絶縁膜のみで、トンネル絶縁膜を形成した場合には、一般に、ＣＶＤ法により形成された酸化膜中には、カーボンや、塩素などの不純物の混入量が多く、この不純物により欠陥等が形成されやすく、トンネル絶縁膜としての信頼性を確保することが困難なものとなる。
【００２８】
その一方で、本実施の形態においては、絶縁膜８間に位置する露出した半導体基板１の主表面上には、ＣＶＤ法により絶縁膜１５ａを形成することとしているため、絶縁膜１５ａ内に形成される残留応力は、熱酸化により形成された酸化膜中に含まれる残留応力よりも小さく抑えられている。そして、熱酸化処理により形成される絶縁膜１５ｂは、半導体基板１の主表面から半導体基板１の内部に向けて成長するため、絶縁膜１５ｂが絶縁膜８により拘束される部分は、小さく、熱膨張により絶縁膜１５ｂ内に残留応力が形成されることが抑制されている。
【００２９】
さらに、トンネル絶縁膜として機能する絶縁膜１５は、絶縁膜１５ａと絶縁膜１５ｂとの積層構造とされているため、絶縁膜１５を絶縁膜１５ｂの単層構造により形成した場合よりも、絶縁膜１５ｂを薄くすることができ、絶縁膜１５ｂ内に形成される残留応力を低減することができる。そして、絶縁膜１５ｂの膜厚を絶縁膜１５ａの膜厚より薄く形成することにより、絶縁膜１５ａ内に形成される残留応力を低減することができ、トンネル絶縁膜として機能する絶縁膜１５の信用性を向上させることができる。また、絶縁膜１５ａの膜厚を絶縁膜１５ｂの膜厚より薄く形成することにより、絶縁膜１５ａ中に含まれる不純物量を低減することができ、トンネル絶縁膜としての信頼性を確保することができる。なお、好ましくは、絶縁膜１５ｂの膜厚を３ｎｍ程度として、絶縁膜１５ａの膜厚を６ｎｍ程度とする。
【００３０】
そして、ＣＶＤ法により絶縁膜１５ａを形成した後に、熱処理を施して、絶縁膜１５ｂを形成することとしたため、絶縁膜１５ｂを形成する際に、絶縁膜１５ａも加熱される。これにより、絶縁膜１５ａは焼き締めされ、絶縁膜１５ａ内に含まれていたカーボン等の不純物を除去することができ、絶縁膜１５のトンネル絶縁膜としての信頼性を向上させることができる。すなわち、絶縁膜１５ａを形成した後に、絶縁膜１５ｂを形成することとしたので、絶縁膜１５ｂの形成工程と絶縁膜１５ａの焼き締め工程とを同時に行なうことができ、絶縁膜１５ａの焼き締め工程を省略することができる。なお、上記工程の後に、絶縁膜１５をＮＯ窒化（１１００℃、５％ＮＯ、３０ｓｅｃ）して酸窒化シリコン（ＳｉＯＮ）からなる絶縁膜１５としてもよい。このように、ＮＯ窒化を施して、絶縁膜１５を形成した場合には、ＮＯ窒化を施す際においても、絶縁膜１５ａの焼き締めを兼ねることができ、絶縁膜１５の信用性を向上させることができる。
【００３１】
さらに、上記工程により絶縁膜１９を形成する場合に限られず、たとえば、ＩＳＳＧ熱酸化法により、酸化シリコン膜をたとえば、２ｎｍ程度形成した後、たとえば、ＤＣＳガスを用いたＣＶＤ法により、酸化シリコン膜を４ｎｍ程度形成する。しかる後に、再び、ＩＳＳＧ熱酸化法により、酸化シリコン膜を形成して、その後、ＮＯ雰囲気で熱処理（８００℃以上１１００℃以下、１分以下）を施し、形成された酸化膜を窒化して、絶縁膜１５を形成する。このようにして、絶縁膜１５を形成した場合においても、上記工程と同様に、ＣＶＤ法により形成された酸化膜の焼き締め工程を省略することができる。
【００３２】
図１２は、不揮発性半導体記憶装置１００の第５工程を示す断面図である。この図１２に示されるように、絶縁膜１５の上面上に、たとえば低抵抗な多結晶シリコンからなる導電膜６をＣＶＤ法等により堆積する。この時、アシストゲートＡＧ間に形成された溝を導電膜６で完全に埋め込み、溝内にエアギャップが形成されないようにする。そして、続いて、半導体基板１の主面上全面の導電膜６に対して、異方性のドライエッチング法によるエッチバック処理または化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）処理を施す。これにより、アシストゲートＡＧ間に形成された溝内に導電膜６が充填される。
【００３３】
図１３は、不揮発性半導体記憶装置１００の製造工程の第６工程を示す断面図である。この図１３に示されるように、絶縁膜１１，１６をドライエッチング法等によりエッチングする。この際、酸化シリコンの方が、シリコンおよび窒化シリコンよりも除去され易くなるように酸化シリコンとシリコンおよび窒化シリコンとのエッチング選択比を大きくとることにより、窒化シリコンからなる絶縁膜膜１０をエッチングストッパとして機能させるとともに、酸化シリコンからなる絶縁膜１１，１６を選択的に除去する。この際、導電膜６の側面の一部に絶縁膜１６のエッチング残りが形成されるおそれがある場合は、ウエットエッチング処理を施すことにより、上記酸化シリコンからなる絶縁膜１６のエッチング残りを除去しても良い。導電膜６をフォトマスクを使用せずにアシストゲートＡＧに対して自己整合的に形成する。
【００３４】
図１４は、不揮発性半導体記憶装置１００の製造工程の第７工程を示す断面図である。この図１４に示されるように、導電膜６を覆うように、たとえば酸化シリコンからなる絶縁膜、窒化シリコンからなる絶縁膜および酸化シリコンからなる絶縁膜をＣＶＤ法等により下層から順に堆積することにより、層間膜用の絶縁膜１８を形成する。絶縁膜１８の上下の酸化シリコンからなる絶縁膜は、たとえばＩＳＳＧ酸化法等のような熱酸化法で形成することもできる。この場合、絶縁膜１８の膜質を向上させることができる。続いて、半導体基板１の絶縁膜１８上に、たとえば低抵抗な多結晶シリコンからなる導電膜ＣＧａと、導電膜ＣＧａよりも低抵抗な導電膜ＣＧｂとして、たとえばタングステンシリサイド等のような高融点金属シリサイド膜とを下層から順にＣＶＤ法等により堆積する。そして、この導電膜ＣＧａ、ＣＧｂにパターニングを施して、コントロールゲートＣＧを形成する。また、このエッチングに際しては、層間用の絶縁膜１８をエッチストッパとして機能させる。
【００３５】
続いて、コントロールゲートＣＧをエッチングマスクとして、導電膜６をエッチングして、フローティングゲートＦＧを形成する。このようにして、図１に示される不揮発性半導体記憶装置１００が形成される。
【００３６】
上記のように構成された不揮発性半導体記憶装置１００の書き込み動作、読み出し動作、および消去動作について説明する。図５は、不揮発性半導体記憶装置１００の書き込み動作における断面図である。この図５に示されるように、選択されたメモリセルＭＣに接続されたコントロールゲートＣＧに、たとえば１５Ｖ程度の電圧が印加され、これ以外のコントロールゲートＣＧには、たとえば、０Ｖ程度の電圧を印加する。
【００３７】
また、選択されたメモリセルＭＣのフローティングゲートＦＧに隣接するアシストゲートＡＧ２にたとえば、１Ｖ程度の電圧を印加する。これにより、アシストゲートＡＧ２下に位置する半導体基板１の主表面にソース用の反転層２３ａを形成する。そして、選択されたフローティングゲートＦＧに対して、ドレイン形成用のアシストゲートＡＧ２と反対側に位置する半導体基板１の主表面上に形成されたドレイン形成用のアシストゲートＡＧ３に、たとえば、７Ｖ程度の電圧を印加する。これにより、アシストゲートＡＧ３下に位置する半導体基板１の主表面にドレインとして機能する反転層２３ｂが形成される。そして、反転層２３ａには、０Ｖ程度の電圧が印加され、反転層２３ｂには、たとえば、４Ｖ程度の電圧を印加する。なお、他のアシストゲートＡＧ１、ＡＧ４には、たとえば、０Ｖ程度の電圧が印加され、他のアシストゲートＡＧ１、ＡＧ４下に位置する半導体基板１の主表面に反転層が形成されることが抑制されている。
【００３８】
これにより、選択のメモリセルＭＣにはドレインからソースに向かって書き込みの電流が流れ、この時にソース側のｎ型の反転層２３ａに蓄積した電荷を、ある一定のチャネル電流として流し絶縁膜１５を介してフローティングゲートＦＧに効率的に注入する（定電荷注入方式）ことにより選択のメモリセルＭＣにデータを高速で書き込む。
【００３９】
ここで、絶縁膜１５は、界面トラップの形成が抑制されているため、絶縁膜１５内に固定電荷が形成されることが抑制されている。このため、この固定電荷によるしきい値電圧の変動が抑制されており、正確に選択されたメモリセルＭＣのデータを読み出すことができる。
【００４０】
なお、コントロールゲートＣＧに印加される電圧を一定にして、書き込み時間を変えることで、フローティングゲートＦＧ内へ注入するホットエレクトロンの量を変化させることで行なうため、何種類かのしきい値レベルを有するメモリセルＭＣを形成することができる。すなわち、“００”／“０１”／“１０”／“１１”等のような４つ以上の値を記憶できる。このため、１つのメモリセルＭＣで２つのメモリセルＭＣ分の働きを実現できる。したがって、フラッシュメモリの小型化を実現できる。
【００４１】
図６は、読み出し動作における不揮発性半導体記憶装置１００の断面図である。データの読み出し動作においては、選択されたメモリセルＭＣが接続されるコントロールゲートＣＧには、たとえば、２〜５Ｖ程度の電圧が印加される。これ以外のコントロールゲートＣＧには、たとえば、０Ｖ程度の電圧を印加する。また、選択されたメモリセルＭＣのソース形成用のアシストゲートＡＧ２には、たとえば、５Ｖ程度の電圧が印加され、ドレイン形成用のアシストゲートＡＧ３には、たとえば、５Ｖ程度の電圧が印加される。これにより、アシストゲートＡＧ２下に位置する半導体基板１の主表面には、ソースとして機能する反転層２３ａが形成され、アシストゲートＡＧ３下に位置する半導体基板１の主表面には、ドレインとして機能する反転層２３ｂが形成される。また、他のアシストゲートＡＧ１、ＡＧ４には、たとえば、０Ｖ程度の電圧が印加される。これにより、他のメモリセルＭＣとのアイソレーションがなされる。
【００４２】
そして、反転層２３ａには、０Ｖ程度の電圧が印加され、反転層２３ｂには、１Ｖ程度の電圧が印加される。このとき、選択されたフローティングゲートＦＧ内に蓄積された電荷量によって、選択されたメモリセルＭＣのしきい値電圧が変わるので、反転層２３ａと反転層２３ｂとの間を流れる電流の状況で、選択されたメモリセルＭＣのデータを判断することができる。
【００４３】
図７は、消去動作における不揮発性半導体記憶装置１００の断面図である。データの消去動作においては、選択対象のコントロールゲートＣＧに負の電圧、たとえば、−１６Ｖ程度の電圧を印加し、半導体基板１には、正の電圧を印加する。これにより、選択対象のコントロールゲートＣＧに接続されたフローティングゲートＦＧから半導体基板１へのＦ−Ｎ（Fowlor Nordheim）トンネル放出がなされ、メモリセルＭＣのデータを一括消去する。
【００４４】
図１５は、本実施の形態に係る不揮発性半導体記憶装置１００のendurance特性を示したグラフであり、縦軸にＶｔｈ、横軸に書換え回数をとったグラフである。
【００４５】
この図１５に示されるように、絶縁膜１５を熱酸化により形成された酸化膜のみから形成した従来例の不揮発性半導体記憶装置の特性と、本実施の形態に係る不揮発性半導体記憶装置の特性とが記載されている。
【００４６】
従来例の不揮発性半導体記憶装置および本実施の形態に係る不揮発性半導体記憶装置１００のいずれも、初期状態においては、消去状態と書き込み状態とのしきい値電圧の差は、５．８Ｖとされている。
【００４７】
そして、従来例の不揮発性半導体記憶装置においては、書換え回数が１０００回程度を超えると、消去状態と書き込み状態とにおけるしきい値電圧の差が、小さくなり始め、書換え回数が１０００００回程度となると、消去状態と書き込み状態とにおけるしきい値電圧の差が４．３Ｖ程度と小さくなる。
【００４８】
その一方で、本実施の形態に係る不揮発性半導体記憶装置１００は、書換え回数が１０００００回となっても、消去状態と書き込み状態とにおけるしきい値電圧の差が、５．６Ｖ程度と、初期状態におけるしきい値電圧の差と殆んど変わらないものとなっている。すなわち、本実施の形態に係る不揮発性半導体記憶装置１００は、従来例の不揮発性半導体記憶装置よりも、トンネル絶縁膜の劣化が抑制されていることが分かる。したがって、トンネル絶縁膜として機能する絶縁膜１５を、熱酸化膜と、ＣＶＤ酸化膜との積層構造とすることにより、不揮発性半導体記憶装置１００の寿命を向上させることができ、また、書換え回数を積み重ねたとしても、書き込み速度を確保することができることが分かる。
【００４９】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００５０】
本発明の不揮発性半導体記憶装置は、ＥＥＰＲＯＭまたはフラッシュメモリ等のような不揮発性半導体メモリ有する不揮発性半導体記憶装置およびその製造方法に適用できる。
【図面の簡単な説明】
【００５１】
【図１】本実施の形態に係る不揮発性半導体記憶装置の平面図である。
【図２】図１のＩＩ−ＩＩ線における断面図である。
【図３】図２において、絶縁膜付近の拡大図である。
【図４】図１のＩＶ−ＩＶ線における断面図である。
【図５】不揮発性半導体記憶装置の書き込み動作における断面図である。
【図６】読み出し動作における不揮発性半導体記憶装置の断面図である。
【図７】消去動作における不揮発性半導体記憶装置の断面図である。
【図８】不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図９】不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図１０】不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図１１】不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図１２】不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。
【図１３】不揮発性半導体記憶装置の製造工程の第６工程を示す断面図である。
【図１４】不揮発性半導体記憶装置の製造工程の第７工程を示す断面図である。
【図１５】本実施の形態に係る不揮発性半導体記憶装置のendurance特性を示したグラフである。
【符号の説明】
【００５２】
１  半導体基板、１５ａ，１５ｂ，１５ｃ  絶縁膜、２３ａ，２３ｂ  反転層、１００  不揮発性半導体記憶装置、ＡＧ  アシストゲート、ＦＧ  フローティングゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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