(57)【要約】【課題】フリッカーを抑制して良好な表示を行う電流駆動型表示装置を提供する。【解決手段】  奇数行の画素回路を順次走査して表示素子に供給する電流を設定する第１の動作と偶数行の画素回路を順次走査して表示素子に供給する電流を設定する第２の動作とを交互に繰り返して行い、画素回路に設定した電流を表示素子に供給する期間の回数は、画素回路が表示素子に供給する電流を設定する回数の２倍以上である。【選択図】  図１
2007271973.tif 000002
【特許請求の範囲】
【請求項１】
電流に応じて発光輝度が制御される表示素子と、
電流の値が設定され、設定された電流を前記表示素子に供給する画素回路と、
前記表示素子と前記画素回路の組が行方向および列方向にマトリクス状に複数配置された画像表示部と、
前記画像表示部の行毎に設けられた走査線と、
前記画像表示部の行毎に設けられた発光期間制御線と、
前記画像表示部の行数に応じて配置され、前記画素回路が前記表示素子に供給する電流を設定する期間を制御する走査信号を前記走査線に出力し、かつ前記画素回路が前記表示素子に電流を供給する期間を制御する発光期間制御信号を前記発光期間制御線に出力する行制御回路と、
前記画像表示部の列毎に設けられたデータ線と、
前記画像表示部の列数に応じて配置され、前記画素回路が前記表示素子に供給する電流に応じたデータ信号を前記データ線に出力する列制御回路と、
を有する表示装置であって、
前記行制御回路が前記画像表示部の奇数行の前記走査線に前記走査信号を出力し、前記列制御回路が前記データ信号を前記データ線に出力して、前記画像表示部の奇数行の表示素子に供給する電流を当該表示素子の前記画素回路に設定する第１の動作と、
前記行制御回路が前記画像表示部の偶数行の前記走査線に前記走査信号を出力し、前記列制御回路が前記データ信号を前記データ線に出力して、前記画像表示部の偶数行の表示素子に供給する電流を当該表示素子の前記画素回路に設定する第２の動作とを交互に繰り返して行い、
前記第１と第２の動作の繰り返しの周期に同期して、前記繰り返し周期内に前記第１または第２の動作により電流が設定される回数の２倍以上の回数、前記行制御回路が前記画像表示部の奇数行と偶数行の前記発光期間制御線に前記発光期間制御信号を出力し、前記表示素子に、当該表示素子の前記画素回路内に設定された電流を一定期間供給することを特徴とする表示装置。
【請求項２】
隣接する２行の前記発光期間制御線に同時に前記発光期間制御信号が出力されることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記行制御回路の前記発光期間制御信号の出力端子数が前記走査信号の出力端子数の１／２であり、前記発光期間制御信号が、隣接する２行が共通に接続された前記発光期間制御線に出力されることを特徴とする請求項１に記載の表示装置。
【請求項４】
前記行制御回路が前記画像表示部の奇数行と偶数行の前記発光期間制御線に前記発光期間制御信号を出力する期間は、前記第１または第２の動作において前記行制御回路が当該奇数行または偶数行の前記走査線に前記走査信号を出力する期間以外の期間であることを特徴とする請求項１ないし３のいずれか１項に記載の表示装置。
【請求項５】
前記行制御回路がシフトレジスタを含み、該シフトレジスタの入力信号の継続期間に等しい長さの時間、前記発光期間制御信号を生成することを特徴とする請求項１ないし４のいずれか１項に記載の表示装置。
【請求項６】
前記発光期間制御信号の生成期間が外部信号により制御されることを特徴とする請求項１ないし５のいずれか１項に記載の表示装置。
【請求項７】
前記外部信号は、１周期を１走査期間とする連続信号であることを特徴とする請求項６に記載の表示装置。
【請求項８】
前記画素回路が前記表示素子に供給する電流の設定が、再度前記表示素子に供給する電流を設定するまで保持されていることを特徴とする請求項１ないし７のいずれか１項に記載の表示装置。
【請求項９】
前記表示素子は、エレクトロルミネセンス素子であることを特徴とした請求項１ないし８のいずれか１項に記載の表示装置。
【請求項１０】
請求項１ないし９のいずれか１項に記載の表示装置を搭載した電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される電流に応じて発光するエレクトロルミネセンス（ＥＬ）素子をマトリクス状に配置した表示装置に係り、とくに電流駆動型表示素子と電流プログラミング型の画素回路とを用いたインターレース方式で表示を行うアクティブマトリクス型表示装置それを搭載する電子機器に関する。
【背景技術】
【０００２】
近年、次世代ディスプレイとして発光素子を用いた自発光型のディスプレイが注目されている。その中でも電流によって発光輝度が制御される電流制御型の発光素子である有機ＥＬ素子を用いたディスプレイ、すなわち有機ＥＬディスプレイが知られている。有機ＥＬディスプレイには、表示領域および周辺回路に薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリックス型があり、その駆動方式の１つとして画素内に形成された画素回路に画像データに応じた大きさの電流を設定して有機ＥＬ素子を発光させる電流プログラミング方式が用いられている。
【０００３】
図１６は、ＥＬ素子を含む従来の電流プログラミング方式の画素回路の構成例を示す。
【０００４】
図１６において、Ｐ１及びＰ２が走査信号であり、データ信号として電流データＩｄａｔａが入力される。ＥＬ素子の陽極（アノード）はＴＦＴ（Ｍ４）のドレイン端子に接続されており、陰極（カソード）は接地電位ＣＧＮＤに接続されている。Ｍ１、Ｍ２、Ｍ４がＰ型ＴＦＴであり、Ｍ３がＮ型ＴＦＴである。
【０００５】
図１７は、画素回路２の駆動方法を説明するタイミングチャートである。
【０００６】
図１７において、（ａ）はＩｄａｔａに供給される電流データ、（ｂ）（ｃ）はそれぞれＰ１，Ｐ２に供給される走査信号である。注目する画素はｉ行目にあるとする。
【０００７】
Ｉ（ｉ−１）、Ｉ（ｉ）、Ｉ（ｉ＋１）は、ｉ−１行（１行前）、ｉ行（対象行）、ｉ＋１行（１行後）の対象列の画素回路２に入力される電流データＩｄａｔａを示す。
【０００８】
まず、時刻ｔ０前の時点では、対象行の画素回路２には、走査信号Ｐ１にはＬｏｗレベルの信号が、Ｐ２にはＨｉｇｈレベルの信号が入力され、トランジスタＭ２がＯＦＦ、Ｍ３がＯＦＦ、Ｍ４がＯＮの状態である。この状態では、対象行であるｉ行の画素回路２には、１行前の電流データＩｄａｔａに対応するＩ（ｉ−１）は入力されない。
【０００９】
次いで、時刻ｔ０では、Ｐ１にはＨｉｇｈレベルの信号が、Ｐ２にはＬｏｗレベルの信号が入力され、トランジスタＭ２、Ｍ３がＯＮ、Ｍ４はＯＦＦとなる。この状態で、ｉ行の画素回路２に該当行の電流データＩｄａｔａに対応するＩ（ｉ）が入力される。このとき、Ｍ４は導通状態でないため、ＥＬ素子には電流が流れない。入力されたＩｄａｔａによりＭ１の電流駆動能力に応じた電圧が、Ｍ１のゲート端子と電源電位ＶＣＣの間に配置された容量Ｃ１に生じる。
【００１０】
次いで、時刻ｔ１では、Ｐ２にＨｉｇｈレベルの信号が入力され、Ｍ２がＯＦＦの状態となる。さらに、時刻ｔ２では、Ｐ１にＬｏｗレベルの信号が入力され、Ｍ３がＯＦＦ、Ｍ４がＯＮとなる。この状態では、Ｍ４が導通状態であるため、Ｃ１に生じた電圧により、Ｍ１の電流駆動能力に応じた電流がＥＬ素子に供給される。これにより、供給された電流に応じた輝度でＥＬ素子が発光する。
【００１１】
しかしながら、１画素における有機ＥＬ素子に流れる電流は微小であり、特に低輝度で素子を発光させる際の電流データＩｄａｔａは極めて小さい。そのため、所望の電流をプログラミングする際のデータ線の充電に非常に多くの時間が必要となり、１走査期間（時刻ｔ０から時刻ｔ１までのＰ２がＬｏｗレベル信号の期間）では不十分である。そこで、画素回路に比較的大きな電流を設定し、発光期間を制御することで輝度を制御するデューティー駆動が知られているが、ある程度高い周波数で駆動しなければフリッカーが発生してしまう。
【００１２】
そのため、特許文献１では、２つのフィールド（奇数フィールドおよび偶数フィールド）で１フレームを構成するインターレース方式で表示を行いながら、デューティー駆動による発光期間制御を行う表示装置が提案されている。
【００１３】
図１８は、特許文献１に記載の表示装置の駆動方法を説明するタイミングチャートである。
【００１４】
図１８において、１フレーム（図中の１ｆｒａｍｅ）は奇数フィールド（図中のＯＤＤｆｉｅｌｄ）と偶数フィールド（図中のＥＶＥＮｆｉｅｌｄ）からなる。１〜ｍは表示装置の行番号を示している。Ｘ（１）〜Ｘ（ｍ）は各行に対応する走査信号を示しており、Ｈｉｇｈレベル時に行を選択し、電流プログラミングを行う。Ｚ（１）〜Ｚ（ｍ）は各行に対応する発光期間制御信号を示しており、Ｌｏｗレベル時に画素が発光し、Ｈｉｇｈレベル時は非発光となる。奇数フィールドにおいては、奇数行のみ選択されて電流プログラミングを行い、偶数フィールドにおいては、偶数行のみ選択されて電流プログラミングを行う。
【００１５】
こうして奇数ラインに対応する制御線と偶数ラインに対応する制御線が互いに分離されて駆動されると共にＥＬ素子をデューティー駆動することにより、隣接したライン間の発光および非発光期間が異なるようになるので、フリッカーが除去される。
【特許文献１】特開２００５−３１６３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、従来の駆動方法によって１フィールドを６０Ｈｚとした場合には、１フレームは３０Ｈｚとなる。すなわち、あるラインでの発光および非発光を繰り返す駆動周波数は３０Ｈｚとなり、フリッカーを防ぐ十分高い周波数であるとは言えない。その結果、画質の低下を招いてしまう。
【課題を解決するための手段】
【００１７】
本発明は、インターレース方式で電流プログラミングを行いながら発光期間制御を行う表示装置に関し、フリッカーを抑制して良好な表示を行う表示装置の駆動方法を提供することを目的とする。
【００１８】
上記目的を達成するため、本発明に係る表示装置の駆動方法は、
電流に応じて発光輝度が制御される表示素子と、
電流の値が設定され、設定された電流を前記表示素子に供給する画素回路と、
前記表示素子と前記画素回路の組が行方向および列方向にマトリクス状に複数配置された画像表示部と、
前記画像表示部の行毎に設けられた走査線と、
前記画像表示部の行毎に設けられた発光期間制御線と、
前記画像表示部の行数に応じて配置され、前記画素回路が前記表示素子に供給する電流を設定する期間を制御する走査信号を前記走査線に出力し、かつ前記画素回路が前記表示素子に電流を供給する期間を制御する発光期間制御信号を前記発光期間制御線に出力する行制御回路と、
前記画像表示部の列毎に設けられたデータ線と、
前記画像表示部の列数に応じて配置され、前記画素回路が前記表示素子に供給する電流に応じたデータ信号を前記データ線に出力する列制御回路と、
を有する表示装置であって、
前記行制御回路が前記画像表示部の奇数行の前記走査線に前記走査信号を出力し、前記列制御回路が前記データ信号を前記データ線に出力して、前記画像表示部の奇数行の表示素子に供給する電流を当該表示素子の前記画素回路に設定する第１の動作と、
前記行制御回路が前記画像表示部の偶数行の前記走査線に前記走査信号を出力し、前記列制御回路が前記データ信号を前記データ線に出力して、前記画像表示部の偶数行の表示素子に供給する電流を当該表示素子の前記画素回路に設定する第２の動作とを交互に繰り返して行い、
前記第１と第２の動作の繰り返しの周期に同期して、前記繰り返し周期内に前記第１または第２の動作により電流が設定される回数の２倍以上の回数、前記行制御回路が前記画像表示部の奇数行と偶数行の前記発光期間制御線に前記発光期間制御信号を出力し、前記表示素子に、当該表示素子の前記画素回路内に設定された電流を一定期間供給することを特徴とする。
【発明の効果】
【００１９】
本発明によれば、インターレース方式で電流プログラミングを行いながらも各フィールド内に複数の発光期間を設けている。よって、１フィールドの駆動周波数を６０Ｈｚにした場合には、電流プログラミングは３０Ｈｚ（各行においてフレーム毎に１回）で行われるが、発光は６０Ｈｚ以上（各行においてフィールド毎に１回以上）で行うことができる。こうして、発光／非発光の駆動周波数を電流プログラミングの２倍以上にすることができるのでフリッカーの発生を抑制することが可能となる。
【発明を実施するための最良の形態】
【００２０】
本発明に係る表示装置を実施するための最良の形態について具体的に説明する。本発明はＥＬ素子を用いたアクティブマトリクス型表示装置に適用され、インターレース方式で電流プログラミングを行いながら発光期間制御を行うものである。
【００２１】
以下の実施例おいてはＥＬ素子を用いた有機ＥＬ表示装置を例に挙げて説明するが、本発明の表示装置はこれに限定されるものではなく、電流信号によって各画素の表示を制御しうる装置に広く適用される。
【実施例１】
【００２２】
図１は、本実施例による表示装置の全体構成を示す。
図１において、画像表示部には、ＲＧＢ原色数のＥＬ素子と、このＥＬ素子に入力される電流を制御するためのＴＦＴから構成される画素回路とが画素１を構成してｍ行×ｎ列の２次元状に配列されている。行数ｍは偶数である。
【００２３】
表示領域の周辺には行制御回路３、および列制御回路４が配置されている。
【００２４】
行制御回路３の各出力端子からは走査信号Ｐ１（１）〜Ｐ１（ｍ）、Ｐ２（１）〜Ｐ２（ｍ）と発光期間制御信号Ｐ３（１）〜Ｐ３（ｍ）が出力される。走査信号は走査線５を介して、発光期間制御信号は発光期間制御線６を介して、それぞれ各行の画素１のなかに設けられた画素回路（後述する図２の回路２）に入力される。発光期間制御線６は２行の画素に共通に接続されている。すなわち、第１行と第２行、第３行と第４行、第５行と第６行、第ｍ−１行と第ｍ行にはそれぞれ同一の発光期間制御信号が入力される。本実施例では発光期間制御線６は２行毎に共通に接続されているが、共通に接続されていなくても行制御回路３から２行毎に同一の発光期間制御信号が出力されていてもよい。
【００２５】
列制御回路４には映像信号が入力され、各出力端子から電流データＩｄａｔａが出力される。電流データＩｄａｔａはデータ線７を介して各列の画素回路に入力される。
【００２６】
本発明では、インターレース方式により電流プログラミングを行い、１フレームは奇数フィールド及び偶数フィールドの２つのフィールドから構成される。奇数フィールドにおいて奇数行である第１行、第３行、第５行、第ｍ−１行の画素１を順次選択し、偶数フィールドにおいて偶数行である第２行、第４行、第６行、第ｍ行の画素１を順次選択する。
【００２７】
図２は、本実施例のＥＬ素子を含む画素回路２の構成例を示す。
図２において、Ｐ１及びＰ２が走査信号であり、Ｐ３は発光期間制御信号である。データ信号として電流データＩｄａｔａが入力される。ＥＬ素子の陽極（アノード）はＴＦＴ（Ｍ４）のドレイン端子に接続されており、陰極（カソード）は接地電位ＣＧＮＤに接続されている。Ｍ１、Ｍ２、Ｍ４がＰ型ＴＦＴであり、Ｍ３がＮ型ＴＦＴである。
【００２８】
図３は、画素回路２の駆動方法を説明するタイミングチャートである。
図３において、Ｉ（ｉ−１）、Ｉ（ｉ）、Ｉ（ｉ＋１）は、フィールド単位におけるｉ−１行（１行前）、ｉ行（対象行）、ｉ＋１行（１行後）の対象列の画素回路２に入力される電流データＩｄａｔａを示す。
【００２９】
まず、時刻ｔ０前の時点では、対象行の画素回路２には、走査信号Ｐ１にはＬｏｗレベルの信号が、Ｐ２にはＨｉｇｈレベルの信号が、発光期間制御信号Ｐ３にはＨｉｇｈレベルの信号が入力され、トランジスタＭ２がＯＦＦ、Ｍ３がＯＦＦ、Ｍ４がＯＦＦの状態である。この状態では、対象行であるｍ行の画素回路２には、１行前の電流データＩｄａｔａに対応するＩ（ｉ−１）は入力されない。
【００３０】
次いで、時刻ｔ０では、Ｐ１にはＨｉｇｈレベルの信号が、Ｐ２にはＬｏｗレベルの信号が入力され、トランジスタＭ２、Ｍ３がＯＮ、Ｍ４はＯＦＦとなる。この状態で、ｍ行の画素回路２に該当行の電流データＩｄａｔａに対応するＩ（ｉ）が入力される。このときＰ３はＨｉｇｈレベルの信号のままであってＭ４は導通状態でないため、ＥＬ素子には電流が流れない。入力されたＩｄａｔａによりＭ１の電流駆動能力に応じた電圧が、Ｍ１のゲート端子と電源電位ＶＣＣの間に配置された容量Ｃ１に生じる。このＩｄａｔａを流すためのゲート端子の電圧を決定して容量Ｃ１に保持させることを電流プログラミングとする。
【００３１】
次いで、時刻ｔ１では、Ｐ１にＬｏｗレベルの信号が入力され、Ｐ２にＨｉｇｈレベルの信号が入力され、Ｍ２、Ｍ３がＯＦＦの状態となる。さらに、時刻ｔ２では、Ｐ３にＬｏｗレベルの信号が入力され、Ｍ４がＯＮとなる。この状態では、Ｍ４が導通状態であるため、Ｃ１に生じた電圧により、Ｍ１の電流駆動能力に応じた電流がＥＬ素子に供給される。これにより、供給された電流に応じた輝度でＥＬ素子が発光する。
【００３２】
次いで、時刻ｔ３では、Ｐ３にＨｉｇｈレベルの信号が入力され、Ｍ４がＯＦＦとなり、ＥＬ素子への電流の供給が止まって非発光状態となる。Ｐ３がＬｏｗレベルの期間（時刻ｔ２から時刻ｔ３まで）を変化させることで発光期間を制御して輝度を制御する。
【００３３】
本発明における説明において、時刻ｔ０から時刻ｔ１までのＰ１がＨｉｇｈレベル信号の期間を１走査期間とする。
【００３４】
本実施例においては画素回路として、図２の構成を一例に挙げたが、これに限るものではない。
【００３５】
図４は、本発明における表示装置の動作を説明するタイミングチャートである。
図４において、Ｐ１（１）〜Ｐ１（ｍ）は、第１行〜第ｍ行にそれぞれ対応する走査信号Ｐ１を示している。Ｐ３（１）〜Ｐ３（ｍ）は第１行〜第ｍ行にそれぞれ対応する輝度制御信号Ｐ３を示している。第１行と第２行、第３行と第４行、第５行と第６行、第ｍ−１行と第ｍ行はそれぞれ同一の発光期間制御信号が入力されるため、Ｐ３（１）＝Ｐ３（２）、Ｐ３（３）＝Ｐ３（４）、Ｐ３（５）＝Ｐ３（６）、・・・、Ｐ３（ｍ−１）＝Ｐ３（ｍ）となっている。図の煩雑化を避けるために記載していないが、走査信号Ｐ２に関しては、図３に記載のタイミングと同様にして出力される。
【００３６】
本発明では、インターレース方式により表示を行うため、１フレーム（図中の１ｆｒａｍｅ）は奇数フィールド（図中のＯＤＤｆｉｅｌｄ）と偶数フィールド（図中のＥＶＥＮ  ｆｉｅｌｄ）からなる。
【００３７】
奇数フィールドの間では、奇数行である第１行、第３行、第５行、・・・、第ｍ−１行の走査信号Ｐ１（１）、Ｐ１（３）、Ｐ１（５）、・・・、Ｐ１（ｍ−１）を順次、Ｈｉｇｈレベルにしている。すなわち奇数行の画素回路２のみについて電流データＩｄａｔａを入力し、電流プログラミングしている。
【００３８】
偶数フィールドの間では、偶数行である第２行、第４行、第６行、・・・、第ｍ行の走査信号Ｐ１（２）、Ｐ１（４）、Ｐ１（６）、・・・、Ｐ１（ｍ）を順次、Ｈｉｇｈレベルにしている。すなわち偶数行の画素回路２のみについて電流データＩｄａｔａを入力し、電流プログラミングしている。
【００３９】
発光期間制御信号Ｐ３は、ＬｏｗレベルでＥＬ素子発光させる信号である。
【００４０】
同一のＰ３が入力される２つの行（例えば、第１行と第２行）は、いずれかのフィールドで電流プログラミングが行われた後、一定期間Ｌｏｗレベル期間となり、この期間ＥＬ素子が発光する。
【００４１】
奇数フィールドにおいては奇数行が電流プログラミングされて、その直後から発光する。このとき偶数行のＥＬ素子は、前のプログラミング時のデータを保存しているから、前の偶数フィールドと同じ輝度で２回目の発光が行われる。
【００４２】
その次の偶数フィールドでは偶数行に電流プログラミングが行われて、偶数行のＥＬ素子はその直後から発光する。奇数行のＥＬ素子は先の奇数フィールドで与えられた電流プログラミングにしたがって発光する。
【００４３】
このように、電流プログラミングを行うフィールド／行わないフィールドのいずれの場合にも発光期間を設けるので、１回の電流プログラミングに対してＥＬ素子の発光を２回実施することができる。電流プログラミングを行わないフィールドでの発光期間は、その前のフィールドで画素回路にプログラミングされた電流で発光することとなる。つまり発光の周波数はフレーム周波数の２倍になり、フリッカを少なくすることができる．
図５は、図４に示す表示装置の動作を実施する行制御回路３の一例である。
【００４４】
図５において、行制御回路３は、フリップフロップ１０からなるシフトレジスタ１１を有しており、シフトレジスタ１１の各出力はＮＯＴゲート１２、ＡＮＤゲート１３からなるロジック回路１４に入力され、バッファ１５を通じてＰ１、Ｐ２、Ｐ３を出力する構成となっている。簡略化のため、第１行から第６行までの出力について図示している。
【００４５】
図６は図５の行制御回路の動作を説明するタイミングチャートである。ＳＰはシフトレジスタ１１に入力されるスタートパルス信号であり、ＣＬＫはシフトレジスタ１１に入力されたＳＰを順次転送するクロック信号である。ＣＬＫの１周期は１走査期間とする。Ｑ１〜Ｑ４はシフトレジスタ１１における各フリッププロップ１０からの出力を示す。ＦＩＥＬＤは奇数フィールドと偶数フィールドを判別するフィールド信号である。ＦＩＥＬＤがＨｉｇｈレベル期間では奇数行の画素において電流プログラミングを行い、Ｌｏｗレベル期間では偶数行の画素において電流プログラミングを行う。
【００４６】
図５および図６によれば、各行のＰ１、Ｐ２は、シフトレジスタ１１におけるその行に対応する段のフリップフロップ１０と次段のフリップフロップ１０の出力から生成され、Ｐ３は次段のフリップフロップ１０の出力から生成される。
【００４７】
発光期間制御は、ＳＰのＨｉｇｈレベル期間のパルス幅を変えてＰ３のＬｏｗレベルのパルス幅を変えることにより実施できる。
【００４８】
図３に示したタイミングチャートによれば、Ｐ１およびＰ２が切り替わる時刻ｔ１からある時間経った時刻ｔ２にＰ３がＬｏｗレベルに切り替わる。これを実施するには、Ｐ３を出力するバッファの駆動能力をＰ１、Ｐ２のバッファより小さくすること、あるいはＰ３の出力のバッファを複数段にしたり容量を付加したりするなどして遅延回路を設けることなどが挙げられる。
【００４９】
本実施例においては、図５の構成による行制御回路を例示したが、これに限らず、図４の駆動方法を実施できる構成であればよい。
【００５０】
以上のように、本実施例によれば、奇数フィールド／偶数フィールド交互に電流プログラミングを行いながらも各フィールド内に発光期間を設けているので、１フィールドの駆動周波数を６０Ｈｚにした場合には、電流プログラミングは３０Ｈｚ（各行においてフレーム毎に１回）で行われるが、発光は６０Ｈｚ（各行においてフィールド毎に１回）で行うことができる。すなわち、各画素において１回の電流プログラミングに対して発光回数は２回となる。こうして、発光／非発光の駆動周波数を電流プログラミングの２倍の駆動周波数にすることができるのでフリッカーの発生を抑制することが可能となる。
【００５１】
図４において、１フレームの２回の発光期間（Ｐ３のパルス幅）は等しく設定されている。また各フィールド内でのタイミングも奇数フィールドと偶数フィールドで同じになっている。パルス幅、あるいはタイミングがフィールド間で大きく異なると、目に見える時間的に平均化された発光強度はフレーム周波数に等しくなってしまうから、フリッカーの抑制効果は生じない。
【実施例２】
【００５２】
本実施例における表示装置の全体構成は図１と同様であり、画素回路２およびその駆動方法も図２、図３と同様であるため、その説明および図を省略する。
【００５３】
図７は、本発明における表示装置の他の駆動方法を説明するタイミングチャートである。
図７において、Ｐ１（１）〜Ｐ１（ｍ）は、第１行〜第ｍ行にそれぞれ対応する走査信号Ｐ１を示している。Ｐ３（１）〜Ｐ３（ｍ）は第１行〜第ｍ行にそれぞれ対応する輝度制御信号Ｐ３を示している。第１行と第２行、第３行と第４行、第５行と第６行、第ｍ−１行と第ｍ行はそれぞれ同一の発光期間制御信号が入力されるため、Ｐ３（１）＝Ｐ３（２）、Ｐ３（３）＝Ｐ３（４）、Ｐ３（５）＝Ｐ３（６）、・・・、Ｐ３（ｍ−１）＝Ｐ３（ｍ）となっている。図の煩雑化を避けるために記載していないが、走査信号Ｐ２に関しては、図３に記載のタイミングと同様にして出力される。
【００５４】
図４のタイミングチャートで説明した駆動方法と異なるのは、発光期間制御信号Ｐ３の出力波形である。
本実施例における発光期間制御信号Ｐ３は、同一のＰ３が入力される２つの行（例えば、第１行と第２行）のいずれかのＰ１がＨｉｇｈレベルの期間（電流プログラミング期間）である場合、必ずＨｉｇｈレベル期間（非発光期間）であり、かつ、電流プログラミング期間後、次回の電流プログラミングが行われるまでにＬｏｗレベル期間（発光期間）を複数回、設けている。
【００５５】
実施例１と同様に、電流プログラミングを行うフィールド／行わないフィールドのいずれの場合にも発光期間を設け、電流プログラミングを行わないフィールドでの発光期間は、その前のフィールドでプログラミングされた電流で発光するのだが、本実施例では、さらに電流プログラミング１回に対してＥＬ素子の発光／非発光を複数回繰り返すことができる。
【００５６】
図８は、図７の制御信号が与えられて動作を行う行制御回路３の一例である。
【００５７】
図８において、行制御回路３は、フリップフロップ１０からなるシフトレジスタ１１Ａ、シフトレジスタＢを有している。シフトレジスタ１１Ａの各出力はＮＯＴゲート１２、ＡＮＤゲート１３からなるロジック回路１４Ａに入力され、バッファ１５を通じてＰ１、Ｐ２を出力する構成となっている。シフトレジスタ１１Ｂの各出力は、バッファ１５を通じてＰ３を出力する構成となっている。簡略化のため、第１行から第６行までの出力について図示している。
【００５８】
図９は図８の行制御回路の動作を説明するタイミングチャートである。ＳＰ１はシフトレジスタ１１Ａに入力されるスタートパルス信号１であり、Ｈｉｇｈレベルの信号のパルス幅は１走査期間とする。ＳＰ２はシフトレジスタ１１Ｂに入力されるスタートパルス信号２である。ＣＬＫは、シフトレジスタ１１Ａおよびシフトレジスタ１１Ｂに共通に入力され、またシフトレジスタ１１Ａに入力されたＳＰ１、およびシフトレジスタ１１Ｂに入力されたＳＰ２を順次転送するクロック信号である。ＣＬＫの１周期は１走査期間とする。Ｑ１Ａ〜Ｑ３Ａはシフトレジスタ１１Ａにおける各フリッププロップ１０からの出力を示す。Ｑ１Ｂ〜Ｑ３Ｂはシフトレジスタ１１Ｂにおける各フリッププロップ１０からの出力を示す。ＦＩＥＬＤは奇数フィールドと偶数フィールドを判別するフィールド信号である。ＦＩＥＬＤがＨｉｇｈレベル期間では奇数行の画素において電流プログラミングを行い、Ｌｏｗレベル期間では偶数行の画素において電流プログラミングを行う。
【００５９】
ＳＰ１がＨｉｇｈレベルの期間では、ＳＰ２もＨｉｇｈレベルにする。こうすることでＰ１がＨｉｇｈレベルの期間（電流プログラミング期間）は、必ずＰ３がＨｉｇｈレベル期間（非発光期間）になる。
【００６０】
発光期間制御は、ＳＰ２のＬｏｗレベル期間のパルス幅を変えてＰ３のＬｏｗレベルのパルス幅を変えたり、Ｌｏｗレベル期間の回数を変えたりすることにより実施できる。しかし、いずれの場合もパルスの期間と間隔はどこも一様であることが好ましい。１つのパルスだけを長くすると、目に感じる発光強度の時間変化はフレーム周波数と変わらなくなってしまう。
【００６１】
図３に示したタイミングチャートによれば、Ｐ１およびＰ２が切り替わる時刻ｔ１からある時間経った時刻ｔ２にＰ３がＬｏｗレベルに切り替わる。これを実施するには、実施例１に記載したように、Ｐ３を出力するバッファの駆動能力をＰ１、Ｐ２のバッファより小さくすること、あるいはＰ３の出力のバッファを複数段にしたり容量を付加したりするなどして遅延回路を設けることなどが挙げられる。
【００６２】
本実施例では、シフトレジスタ１１ＡとシフトレジスタＢに共通のＣＬＫを入力したが、各シフトレジスタに別々のクロック信号を入力してもよい。
【００６３】
また、図１０は、本実施例における表示装置の他の全体構成を示している。
図１０に示す表示装置では、行制御回路３Ａ、行制御回路３Ｂを有している。図８におけるａ部を行制御回路３Ａ、ｂ部を行制御回路３Ｂのように分離して配置しても良い。
【００６４】
本実施例においては、図８の構成による行制御回路を例示したが、これに限らず、図７の駆動方法を実施できる構成であればよい。
【００６５】
以上のように、本実施例によれば、奇数フィールド／偶数フィールド交互に電流プログラミングを行いながらも各フィールド内に複数の発光期間を設けている。よって、１フィールドの駆動周波数を６０Ｈｚにした場合には、電流プログラミングは３０Ｈｚ（各行においてフレーム毎に１回）で行われ、発光は１２０Ｈｚ（各行においてフィールド毎に２回発光するとき）あるいはさらに回数を増やせばそれ以上の周波数で行うことができる。こうして、発光／非発光の駆動周波数を高くすることができるのでフリッカーの発生を抑制することが可能となる。
【実施例３】
【００６６】
図１１は、本実施例による表示装置の全体構成を示す。
図１１において、画像表示部には、ＲＧＢ原色数のＥＬ素子と、このＥＬ素子に入力される電流を制御するためのＴＦＴから構成される画素回路２とが画素１を構成してｍ行×ｎ列の２次元状に配列されている。ここでｍは偶数、ｎは自然数とする。表示領域の周辺には行制御回路３、および列制御回路４を備えている。行制御回路３Ｃの各出力端子からは走査信号Ｐ１（１）〜Ｐ１（ｍ）、Ｐ２（１）〜Ｐ２（ｍ）と発光期間制御信号Ｐ３（１）〜Ｐ３（ｍ）が出力される。走査信号は走査線５を介して各行の画素回路２に入力される。発光期間制御信号は発光期間制御線６を介して各行の画素回路２に入力される。図１とは異なり、発光期間制御線６は全行独立に画素回路２に入力される。列制御回路４には映像信号が入力され、各出力端子から電流データＩｄａｔａが出力される。電流データＩｄａｔａはデータ線７を介して各列の画素回路に入力される。
【００６７】
本実施例における画素回路２およびその駆動方法は図２、図３と同様であるため、その説明および図を省略する。
【００６８】
図１２は、本発明における表示装置の駆動方法を説明するタイミングチャートである。
図１２において、Ｐ１（１）〜Ｐ１（ｍ）は、第１行〜第ｍ行にそれぞれ対応する走査信号Ｐ１を示している。Ｐ３（１）〜Ｐ３（ｍ）は第１行〜第ｍ行にそれぞれ対応する輝度制御信号Ｐ３を示している。図の煩雑化を避けるために記載していないが、走査信号Ｐ２に関しては、図３に記載のタイミングと同様にして出力される。
【００６９】
図４、図７のタイミングチャートで説明した駆動方法と異なるのは、発光期間制御信号Ｐ３の出力波形である。
【００７０】
本実施例における発光期間制御信号Ｐ３は、全行において１周期を１走査期間としてＨｉｇｈ／Ｌｏｗを繰り返す連続信号である。ただし、Ｐ１がＨｉｇｈレベルの期間（電流プログラミング期間）では、その行のＰ３は必ずＨｉｇｈレベル期間（非発光期間）とする。
【００７１】
実施例１、実施例２と同様に、電流プログラミングを行うフィールド／行わないフィールドのいずれの場合にも発光期間を設け、電流プログラミングを行わないフィールドでの発光期間は、その前のフィールドでプログラミングされた電流で発光する。また、実施例２と同様に、電流プログラミング１回に対してＥＬ素子の発光／非発光を複数回繰り返すことができる。
【００７２】
図１３は、図１１に示す表示装置の動作を実施する行制御回路３Ｃの一例である。
図１３において、行制御回路３Ｃは、フリップフロップ１０からなるシフトレジスタ１１Ｃを有しており、シフトレジスタ１１Ｃの各出力はＮＯＴゲート１２、ＡＮＤゲート１３、ＯＲゲート１６からなるロジック回路１４Ｂに入力され、バッファ１５を通じてＰ１、Ｐ２、Ｐ３を出力する構成となっている。簡略化のため、第１行から第６行までの出力について図示している。
【００７３】
図１４は図１３の行制御回路の動作を説明するタイミングチャートである。ＳＰはシフトレジスタ１１Ｃに入力されるスタートパルス信号であり、Ｈｉｇｈレベルの信号のパルス幅は１走査期間とする。ＣＬＫはシフトレジスタ１１Ｃに入力されたＳＰを順次転送するクロック信号である。ＣＬＫの１周期は１走査期間とする。Ｑ１〜Ｑ３はシフトレジスタ１１Ｃにおける各フリッププロップ１０からの出力を示す。ＦＩＥＬＤは奇数フィールドと偶数フィールドを判別するフィールド信号である。ＦＩＥＬＤがＨｉｇｈレベル期間では奇数行の画素において電流プログラミングを行い、Ｌｏｗレベル期間では偶数行の画素において電流プログラミングを行う。
【００７４】
ＬＣはＰ３のＨｉｇｈレベル期間／Ｌｏｗレベル期間を規定するＰ３制御信号であり、１周期を１走査期間としてＨｉｇｈレベル期間／Ｌｏｗレベル期間を繰り返す。
【００７５】
Ｐ１がＨｉｇｈレベルの期間（電流プログラミング期間）は、Ｐ３はＬＣに関係なく必ずＨｉｇｈレベル期間（非発光期間）になる。
【００７６】
発光期間制御は、ＬＣのデューディー比を変えてＰ３のＬｏｗレベルのパルス幅を変えることにより実施できる。
【００７７】
また本実施例において、ＬＣは最良の形態として１周期を１走査期間としてＨｉｇｈレベル期間／Ｌｏｗレベル期間を繰り返す連続信号としているが、必ずしも１周期を１走査期間としなくてもよく、周期的に繰り返す連続信号であればよい。
【００７８】
図３に示したタイミングチャートによれば、Ｐ１およびＰ２が切り替わる時刻ｔ１からある時間経った時刻ｔ２にＰ３がＬｏｗレベルに切り替わる。これを実施するには、実施例１、および実施例２に記載したように、Ｐ３を出力するバッファの駆動能力をＰ１、Ｐ２のバッファより小さくすること、あるいはＰ３の出力のバッファを複数段にしたり容量を付加したりするなどして遅延回路を設けることなどが挙げられる。
【００７９】
本実施例においては、図１３の構成による行制御回路を例示したが、これに限らず、図１２の駆動方法を実施できる構成であればよい。
【００８０】
以上のように、本実施例によれば、奇数フィールド／偶数フィールド交互に電流プログラミングを行いながらも、（電流プログラミング期間以外において）１走査期間毎に発光期間を設けている。よって、１フィールドの駆動周波数を６０Ｈｚにした場合には、電流プログラミングは３０Ｈｚ（各行においてフレーム毎に１回）で行われるが、発光は６０Ｈｚ以上で行うことができる。例えば、ＮＴＳＣ規格と同様に１フレーム期間が５２５走査期間あったとすると、１フレーム期間での発光回数は５２４回（電流プログラミング時の１走査期間を除くため）となる。こうして、発光／非発光の駆動周波数を高くすることができるのでフリッカーの発生を抑制することが可能となる。
【実施例４】
【００８１】
本実施例は、上述した各実施例を電子機器に用いた例である。
図１５は、本実施例のデジタルスチルカメラシステムの一例のブロック図である。図中、５０はデジタルスチルカメラシステム、５１は撮影部、５２は映像信号処理回路、５３は表示パネル、５４はメモリ、５５はＣＰＵ、５６は操作部を示す。
【００８２】
図１５において、撮像部５１で撮影した映像または、メモリ５４に記録された映像を、映像信号処理回路５２で信号処理し、表示パネル５３で見ることができる。ＣＰＵ５５では、操作部５６からの入力によって、撮影部５１、メモリ５４、映像信号処理回路５２などを制御して、状況に適した撮影、記録、再生、表示を行う。また、表示パネル５３は、この他にも各種電子機器の表示部として利用できる。
【産業上の利用可能性】
【００８３】
本発明は、電流プログラミング装置、アクティブマトリクス型表示装置、およびこれらの電流供給方法に係わり、特に電流駆動型表示素子に用いたアクティブマトリクス型表示装置に適用される。この表示装置を用いて、例えば情報表示装置を構成できる。この情報表示装置は、例えば携帯電話、携帯コンピュータ、スチルカメラもしくはビデオカメラのいずれかの形態をとる。もしくは、それらの各機能の複数を実現する装置である。情報表示装置は、情報入力部を備えている。例えば、携帯電話の場合には情報入力部は、アンテナを含んで構成される。ＰＤＡや携帯ＰＣの場合には、情報入力部は、ネットワークに対するインターフェース部を含んで構成される。スチルカメラやムービーカメラの場合には、情報入力部はＣＣＤやＣＭＯＳなどによるセンサ部を含んで構成される。
【図面の簡単な説明】
【００８４】
【図１】本発明に係る表示装置の一例を示す図である。
【図２】本発明に係る表示装置における画素回路の一例を示す図である。
【図３】図２に示す画素回路の動作を説明するタイミングチャートである。
【図４】図１に示す表示装置の動作を説明するタイミングチャートである。
【図５】図４に示す表示装置の動作を実施する行制御回路の一例を示す図である。
【図６】図５に示す行制御回路の動作を説明するタイミングチャートである。
【図７】図１に示す表示装置の動作を説明する他のタイミングチャートである。
【図８】図７に示す表示装置の動作を実施する行制御回路の一例を示す図である。
【図９】図８に示す行制御回路の動作を説明するタイミングチャートである。
【図１０】本発明に係る表示装置の他の例を示す図である。
【図１１】本発明に係る表示装置の他の例を示す図である。
【図１２】図１１に示す表示装置の動作を説明するタイミングチャートである。
【図１３】図１２に示す表示装置の動作を実施する行制御回路の一例を示す図である。
【図１４】図１３に示す行制御回路の動作を説明するタイミングチャートである。
【図１５】本発明に係る表示装置を用いたデジタルスチルカメラシステムの全体構成を示すブロック図である。
【図１６】従来例の表示装置における画素回路の一例を示す図である。
【図１７】図１６に示す画素回路の動作を説明するタイミングチャートである。
【図１８】従来の表示装置の動作を説明するタイミングチャートである。
【符号の説明】
【００８５】
１  画素
２  画素回路
３、３Ａ、３Ｂ、３Ｃ  行制御回路
４  列制御回路
５  走査線
６  発光期間制御線
７  データ線
１０  フリップフロップ
１１、１１Ａ、１１Ｂ、１１Ｃ  シフトレジスタ
１２  ＮＯＴゲート
１３  ＡＮＤゲート
１４、１４Ａ、１４Ｂ  ロジック回路
１５  バッファ
１６  ＯＲゲート
５０  デジタルスチルカメラシステム
５１  撮影部
５２  映像信号処理回路
５３  表示パネル
５４  メモリ
５５  ＣＰＵ
５６  操作部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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