(57)【要約】【課題】  本発明は、たとえメタル膜を加工したとしても、当該メタル膜の下に形成されている絶縁膜の膜減りを抑制することができる、半導体装置の製造方法を提供する。【解決手段】  本発明に係わる半導体装置の製造方法では、ゲート絶縁膜３上に、ゲート電極を構成するメタル膜４を形成する。その後、当該メタル膜４を加工する際に、所定の薬液を用いたウエットエッチング処理により、当該メタル膜４の一部を除去する。【選択図】図５
2007123548.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）半導体基板上にゲート絶縁膜を形成する工程と、
（Ｂ）前記ゲート絶縁膜上に、ゲート電極を構成するメタル膜を形成する工程と、
（Ｃ）所定の薬液を用いたウエットエッチング処理により、前記メタル膜の一部を除去する工程とを、備えている、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板は、ｎＦＥＴ形成領域とｐＦＥＴ形成領域とを有しており、
前記工程（Ｃ）は、
前記ｎＦＥＴ形成領域に存する前記メタル膜を除去する工程である、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
（Ｄ）前記工程（Ｃ）の後に、前記ゲート絶縁膜および前記メタル膜を覆うように、前記半導体基板上にポリシリコン膜を形成する工程と、
（Ｅ）前記ポリシリコン膜に対してドライエッチング処理を施し、前記メタル膜に到達した段階で当該ドライエッチング処理を止めることにより、前記ポリシリコン膜の一部を除去する工程と、
（Ｆ）前記所定の薬液を用いたウエットエッチング処理により、前記ｐＦＥＴ形成領域に存する前記メタル膜の一部を除去する工程とを、さらに備えている、
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記工程（Ｂ）は、
第一のメタル膜と少なくともシリコンを含む第二のメタル膜とが、当該順に積層された積層膜である前記メタル膜を形成する工程であり、
前記工程（Ｅ）は、
前記ポリシリコン膜および前記第二のメタル膜に対してドライエッチング処理を施し、前記第一のメタル膜に到達した段階で当該ドライエッチング処理を止めることにより、前記ポリシリコン膜の一部および前記第二のメタル膜の一部を除去する工程であり、
前記工程（Ｆ）は、
前記ウエットエッチング処理により、前記第一のメタル膜の一部を除去する工程である、
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記工程（Ｃ）は、
前記所定の薬液として、過酸化水素水、混酸、過酸化水素水＋アンモニア水、および過酸化水素水＋混酸のいずれかを用いる工程である、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記工程（Ｂ）は、
ＴｉＮ、Ｔｉが当該順に積層された積層膜である、メタル膜を形成する工程であり、
前記工程（Ｃ）は、
前記所定の薬液として、温度が５０℃以上の過酸化水素水を用いる工程である、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に係る発明であり、特に、ゲート絶縁膜上に形成されるメタル膜を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化の観点から、ゲート絶縁膜の材料として高誘電率（Ｈｉｇｈ−ｋ）であるものが採用されている。また、当該ゲート絶縁膜上にゲート電極を構成するメタル膜が形成された、半導体装置が存在する。当該構成を有する半導体装置の製造方法において、ドライエッチング処理を施すことにより、メタル膜の一部を除去する加工（パターニング）が行われていた。
【０００３】
また、ドライエッチング処理後には、メタル膜のエッチング残渣が残存する。したがって、当該エッチング残渣を除去するために、たとえばフッ酸を用いた洗浄処理が実施する必要があった。
【０００４】
なお、高誘電率であるゲート絶縁膜上にメタル膜を形成する技術として、特許文献１が存在する。
【０００５】
【特許文献１】特開２００５−７２３１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記のようにドライエッチング処理後に洗浄処理を施した場合には、ゲート絶縁膜の膜減りが発生していた。当該ゲート絶縁膜の膜減りは、ドライエッチング処理の前後においても発生する。しかし、上記洗浄処理の前後におけるゲート絶縁膜の膜減りは、それ以上に大きいものであった。
【０００７】
これは、ドライエッチング処理の際に発生するプラズマにより、除去されるメタル膜の下に存するゲート絶縁膜がダメージを受け、当該ダメージを受けた部分において、ゲート絶縁膜を構成する分子の結合が弱められるからであると考えられる。また、当該膜減りは、ゲート絶縁膜が高誘電率膜で無い場合にも発生し得る。
【０００８】
たとえば、ドライエッチング処理後に２０分程度の洗浄処理を施した場合、高誘電率であるゲート絶縁膜は、平均８ｎｍ〜９ｎｍ程度（または、これ以上）の膜減りが観測された。
【０００９】
当該ゲート絶縁膜の膜減りは、トランジスタにおけるリーク電流のばらつき、および当該リーク電流値の上昇を引き起こしていた（つまり、製造されるトランジスタの電気特性を劣化を引き起こしていた）。したがって、当該ゲート絶縁膜の膜減りを抑制することが望ましい。
【００１０】
そこで、本発明は、たとえメタル膜を加工したとしても、当該メタル膜の下に形成されている絶縁膜の膜減りを抑制することができる、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために、本発明に係る請求項１に記載の半導体装置の製造方法は、（Ａ）半導体基板上にゲート絶縁膜を形成する工程と、（Ｂ）前記ゲート絶縁膜上に、ゲート電極を構成するメタル膜を形成する工程と、（Ｃ）所定の薬液を用いたウエットエッチング処理により、前記メタル膜の一部を除去する工程とを、備えている。
【発明の効果】
【００１２】
本発明の請求項１に記載の半導体装置の製造方法は、（Ａ）半導体基板上にゲート絶縁膜を形成する工程と、（Ｂ）前記ゲート絶縁膜上に、ゲート電極を構成するメタル膜を形成する工程と、（Ｃ）所定の薬液を用いたウエットエッチング処理により、前記メタル膜の一部を除去する工程とを、備えている。したがって、メタル膜に対するドライエッチング処理の際に発生していた、ゲート絶縁膜へのダメージが無くなる。したがって、ゲート絶縁膜の膜減りを抑制することができる。
【発明を実施するための最良の形態】
【００１３】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１４】
＜実施の形態１＞
本実施の形態に係わる半導体装置の製造方法を、工程断面図を用いて説明する。なお、以下では、ｎＦＥＴ（ｎ型の電界効果トランジスタ）とｐＦＥＴ（ｐ型の電界効果トランジスタ）とが同一半導体基板に形成された半導体装置の製造方法に対して、本発明を適用する場合について説明する。
【００１５】
はじめに、ｎＦＥＴ形成領域１００とｐＦＥＴ形成領域２００とを有する、半導体基板１を用意する。ここで、図１に示すように、ｎＦＥＴ形成領域１００とｐＦＥＴ形成領域２００とは、素子分離膜（ＳＴＩ膜）２により、電気的に分離されている。なお、図１には、図示されていないが、半導体基板１内には、所定の導電型のウエル領域および所定の導電型の活性領域が形成されている。
【００１６】
次に、図２に示すように、半導体基板１上に、高誘電率（Ｈｉｇｈ−ｋ）であるゲート絶縁膜３を形成する。当該ゲート絶縁膜３は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成可能である。ここで、高誘電率であるゲート絶縁膜３の材料として、ＨｆＳｉＯＮ（誘電率：１０〜１５）、ＨｆＯ２（誘電率：２４程度）、またはＬａ２Ｏ３（誘電率：２７程度）を採用することができる。
【００１７】
次に、図３に示すように、ゲート絶縁膜３上に、ゲート電極を構成するメタル膜４を形成する。当該メタル膜４は、たとえばＣＶＤ法を用いて形成可能である。ここで、メタル膜４の材料として、Ａｌ以外の金属膜を採用することができる。たとえばメタル膜４の材料として、ＴｉＮ、Ｒｕ、ＲｕＯ、ＴａＮ、ＨｆＮ、Ｎｉ、Ｒｅ、Ｉｒ、Ｐｔ、またはＷＮ等の単層膜または、ＴｉＮとＴｉとが当該順に積層された積層膜、ＷＮとＷＳｉとが当該順に積層された積層膜等を採用することができる。
【００１８】
次に、図４に示すように、メタル膜４上に、所定の形状のレジスト５を形成する。ここで、レスジス５は、後のウエットエッチング工程においてマスクとして用いられる。したがって、メタル膜４の不要な部分（ここでは、ｎＦＥＴ領域１００に形成されているメタル膜４）を除去できるように、当該レジスト５は所定の形状を有する。
【００１９】
次に、レジスト５をマスクとして、所定の薬液を用いたウエットエッチング処理を実施する。これにより、図５に示すように、メタル膜４の一部（ｎＦＥＴ形成領域１００に形成されているメタル膜４）がエッチング（除去）される。換言すれば、ｐＦＥＴ形成領域２００にのみメタル膜４を残す。
【００２０】
なお、ウエットエッチング処理を施しているので、ドライエッチング処理と比較して、メタル膜４のエッチング残渣は少ない。したがって、当該エッチング残渣を除去する洗浄工程を省略することができる。
【００２１】
また、所定の薬液として、以下の条件を満足するものが望ましい。つまり、対レジスト耐性がより高いこと、高誘電率であるゲート絶縁膜３に与えるダメージが無い（または、より少ない）こと、メタル膜４に対するエッチング速度がより速いことが、当該望ましい条件である。
【００２２】
当該各条件を満足する所定の薬液は、少なくとも酸を含む液である。したがって、所定の薬液として、たとえば過酸化水素水、混酸（２種類上の酸の混合液であり、たとえば燐酸・硝酸・酢酸・水の混合液）、過酸化水素水＋アンモニア水、過酸化水素水＋混酸等を採用することが、より望ましい。また、所定の薬液の温度として、２３℃〜８０℃が適温と考えられる。
【００２３】
また、上記ウエットエッチング処理は、ディップ式、スプレー式、枚葉式等の装置において実施される。
【００２４】
次に、レジスト５を除去し、ゲート絶縁膜３、メタル膜４を覆うように、半導体基板１上にポリシリコン膜６を形成する。その後、当該ポリシリコン膜６、メタル膜４、およびゲート絶縁膜３を所定の形状にパターニングする。
【００２５】
これにより、図６に示すように、ｎＦＥＴ形成領域１００の半導体基板１上に、ゲート絶縁膜３とポリシリコン膜６とが当該順に積層された、ゲート部が形成される。また、ｐＦＥＴ形成領域２００の半導体基板上に、ゲート絶縁膜３、メタル膜４、およびポリシリコン膜６が当該順に積層された、ゲート部が形成される。
【００２６】
なお、ｎＦＥＴ形成領域１００では、ポリシリコン膜６のみでゲート電極は構成されており、ｐＦＥＴ形成領域２００では、メタル膜４とポリシリコン膜６とでゲート電極は構成されている。
【００２７】
以上のように、本実施の形態に係わる半導体装置の製造方法では、ｎＦＥＴ形成領域１００に形成されているメタル膜４を形成する際に、ウエットエッチング処理を施している。
【００２８】
ここで、ウエットエッチング処理は、ドライエッチング処理とは異なり、プラズマを発生することも無い。つまり、当該ウエットエッチング処理により、エッチング（除去）されるメタル膜４の下に存する高誘電率であるゲート絶縁膜３が受けるダメージは、少なくて済む。
【００２９】
したがって、半導体基板１の洗浄処理等が後工程で施されたとしても、ｎＦＥＴ形成領域１００において、当該ゲート絶縁膜３の膜減りを抑制することができる。よって、ｎＦＥＴにおけるリーク電流のばらつき、および当該リーク電流値の上昇は発生しない。
【００３０】
なお、ウエットエッチング処理自体によるゲート絶縁膜３の膜減りは、ドライエッチング処理自体によるものよりも小さい。また、ウエットエッチング処理では、ドライエッチング処理の際に発生していたメタル膜４のエッチング残渣は、ほとんど発生しない。よって、当該エッチング残渣を除去する洗浄工程を、本実施の形態に係わる製造方法を採用することにより、省略できる。
【００３１】
また、ウエットエッチング処理の際に用いる所定の薬液として、少なくとも酸を含む薬液（上述の各薬液）を用いた場合には、高誘電率であるゲート絶縁膜３に与えるダメージをより少なくすることができると共に、メタル膜４に対するエッチング速度がより速くなる。
【００３２】
発明者らは、高誘電率絶縁膜上にメタル膜を形成し、当該メタル膜に対してウエットエッチング処理を施し、本発明の効果を確認した。
【００３３】
ここで、高誘電率絶縁膜は、ＨｆＳｉＯＮであり、その膜厚は１ｎｍ〜５ｎｍであった。また当該高誘電率絶縁膜は、焼き締めのために約１０００℃のアニール処理が施された。また、メタル膜は、ＴｉＮであり、その膜厚は５ｎｍ以上であった。
【００３４】
さらに、ウエットエッチングは、混酸（燐酸：硝酸：酢酸：水＝４０：１：２：３体積比）を薬液（当該薬液の温度は、６５℃である）として用いて、ディップ式の処理装置内で実施された。
【００３５】
結果、ＴｉＮ（メタル膜）は、５分で平均８．５ｎｍ程度エッチングされ、エッチング時間を増加するに連れてエッチング量も増加し、２０分で平均２７．３ｎｍ程度エッチングされた。当該結果は、上記薬液によるウエットエッチングを行った場合、ＴｉＮ（メタル膜）のエッチング速度が向上することを示している。
【００３６】
また、ＨｆＳｉＯＮ（高誘電率絶縁膜）は、３分で平均０．１ｎｍ程度しかエッチングされず、エッチング時間を増加してもエッチング量は若干増加するのみであり、２０分で平均０．３ｎｍ程度しかエッチングされなかった。当該結果は、上記薬液によるウエットエッチングを行った場合、ＨｆＳｉＯＮ（高誘電率絶縁膜）の膜減りがほとんど発生しないことを示している。
【００３７】
なお、上述の通り、ウエットエッチング処理では、ドライエッチング処理のようにプラズマを発生させる必要も無いので、ＨｆＳｉＯＮ（高誘電率絶縁膜）に対するダメージ（つまり、分子間の結合の劣化）もほとんど無い。したがって、当該ウエットエッチング処理後に、たとえば洗浄処理等を施したとしても、ＨｆＳｉＯＮ（高誘電率絶縁膜）は膜減りしない（当該事項も、実験により確認されている）。
【００３８】
なお、ウエットエッチング処理の場合には、ドライエッチング処理のようにエッチング残渣もほとんど発生しないので、洗浄処理を省略することも可能である。
【００３９】
また、本実施の形態において、メタル膜４として単層膜の他に、ＴｉＮ膜（またはＷＮ膜）４ａとＴｉ膜（またはＷＳｉ膜）４ｂとが当該順に積層された積層膜を採用することができる（図７参照）。図７に示すように、ＴｉＮ膜（またはＷＮ膜）４ａとポリシリコン膜６との間に、Ｔｉ膜（またはＷＳｉ膜）４ｂを介在させることにより、ＴｉＮ膜（またはＷＮ膜）４ａとポリシリコン膜６との間の界面抵抗を低減することができる。
【００４０】
ここで、ＴｉＮ膜４ａとＴｉ膜４ｂとが当該順に積層された積層膜をメタル膜４として採用する場合には、たとえば過酸化水素水を用いたウエットエッチング処理を実施することにより、当該積層膜の除去可能となる。
【００４１】
また、ＷＮ膜４ａとＷＳｉ膜４ｂとが当該順に積層された積層膜をメタル膜４として採用する場合には、たとえばアンモニア水と過酸化水素水との混合液を用いたウエットエッチング処理を実施することにより、当該積層膜の除去可能となる（一種類の薬液によるメタル膜４の除去）。または、たとえばアンモニア水と過酸化水素水との混合液を用いたウエットエッチング処理を実施することにより、ＷＳｉ膜４ｂを除去し、過酸化水素水または混酸（たとえば燐酸、硝酸、酢酸、水の混合液）を用いたウエットエッチング処理を実施することにより、ＷＮ膜４ａを除去しても良い（二種類の薬液によるメタル膜４の除去）。
【００４２】
なお、図７から分かるように、ｎＦＥＴ形成領域１００では、ポリシリコン膜６のみでゲート電極は構成されており、ｐＦＥＴ形成領域２００では、ＴｉＮ膜（またはＷＮ膜）４ａ、Ｔｉ膜（またはＷＳｉ膜）４ｂ、およびポリシリコン膜６でゲート電極は構成されている。
【００４３】
＜実施の形態２＞
実施の形態１において、メタル膜４として、ＴｉＮ膜４ａとＴｉ膜４ｂとが当該順に積層された積層膜を採用する場合について言及した（図７参照）。以下、メタル膜４として、ＴｉＮ膜４ａとＴｉ膜４ｂとから成る積層膜を採用した場合における、半導体装置の製造方法について説明する。
【００４４】
まず、図１ないし図３を用いて説明した方法により、図３に示した構造を作成する。ここで本実施の形態では、図３においてメタル膜４は、ＴｉＮ膜４ａである。
【００４５】
次に、図８に示すように、ＴｉＮ膜４ａ上に、当該ＴｉＮ膜４ａと共にゲート電極を構成するＴｉ膜４ｂを形成する。当該Ｔｉ膜４ｂは、たとえばＣＶＤ法を用いて形成可能である。
【００４６】
次に、図９に示すように、Ｔｉ膜４ｂ上に、所定の形状のレジスト１０を形成する。ここで、レスジス１０は、後のウエットエッチング工程においてマスクとして用いられる。したがって、ＴｉＮ膜４ａおよびＴｉ膜４ｂの不要な部分（本実施の形態では、ｎＦＥＴ領域１００に形成されているＴｉＮ膜４ａおよびＴｉ膜４ｂ）を除去できるように、当該レジスト１０は所定の形状を有する。
【００４７】
次に、レジスト１０をマスクとして、所定の薬液を用いたウエットエッチング処理を実施する。
【００４８】
ここで、ＴｉＮ膜４ａとＴｉ膜４ｂとから成るメタル膜４に対して、実施の形態１に示したウエットエッチング処理を施したとする。この場合、ゲート絶縁膜３の膜減りを防止しつつ、ｎＦＥＴ形成領域１００におけるＴｉＮ膜４ａとＴｉ膜４ｂとを除去することができる。
【００４９】
しかし、当該ウエットエッチング処理において、Ｔｉ膜４ｂのエッチングレートの方が、ＴｉＮ膜４ａのエッチングレートよりも大きい場合には、図１０に示すように、Ｔｉ膜４ｂが図面水平方向にオーバエッチングされてしまう。当該オーバエッチングを防止するためには、Ｔｉ膜４ｂのエッチングレートの方がＴｉＮ膜４ａのエッチングレートよりも小さくなる条件で、ウエットエッチング処理を実施する必要がある。
【００５０】
ウエットエッチング処理の条件を検討する発明者らは、図１１に示す実験データを得た。図１１は、ウエットエッチング処理の際に使用される薬液（過酸化水素水）の温度と、当該薬液を用いたときのＴｉＮ膜４ａおよびＴｉ膜４ｂのエッチングレートとの関係を示す、実験結果である。
【００５１】
図１１において、横軸は、過酸化水素水の温度（℃）である。縦軸は、エッチングレート（Å／ｍｉｎ）である。また、四角印はＴｉＮ膜４ａに対するデータであり、丸印はＴｉ膜４ｂに対するデータである。
【００５２】
また、図１１において、２本の近似直線が示されている。一方は、ＴｉＮ膜４ａのデータの近似直線（ｙ＝−３３３．８０＋８．３３ｘ）であり、他方は、Ｔｉ膜４ｂのデータの近似直線（ｙ＝−１０２＋３．６３３３ｘ）である。
【００５３】
図１１から分かるように、温度が５０℃以上の過酸化水素水を用いてウエットエッチング処理をした場合には、Ｔｉ膜４ｂのエッチングレートの方がＴｉＮ膜４ａのエッチングレートよりも小さくなる。
【００５４】
したがって、本実施の形態では、ＴｉＮ膜４ａおよびＴｉ膜４ｂを除去するウエットエッチング処理において、所定の薬液として、温度が５０℃以上の過酸化水素水を採用する。
【００５５】
当該所定の薬液を用いてウエットエッチング処理を実施することにより、図１２に示すように、ｐＦＥＴ形成領域２００においてＴｉ膜４ｂが図面水平方向にオーバエッチングされること無く（以下、当該状況を良好な形状と称する）、ＴｉＮ膜４ａの一部およびＴｉ膜４ｂの一部（ｎＦＥＴ形成領域１００に形成されているＴｉＮ膜４ａおよびＴｉ膜４ｂ）がエッチング（除去）される。換言すれば、良好な形状のＴｉ膜４ｂを含むメタル膜４を、ｐＦＥＴ形成領域２００にのみ残すことができる。
【００５６】
なお、ウエットエッチング処理を施しているので、実施の形態１で説明したように、ｎＦＥＴ形成領域１００に存するゲート絶縁膜３は、ダメージを受けずに済む。また、エッチング残渣もほとんど発生しない。
【００５７】
次に、レジスト１０を除去し、ゲート絶縁膜３、メタル膜４を覆うように、半導体基板１上にポリシリコン膜６を形成する。その後、当該ポリシリコン膜６、メタル膜４、およびゲート絶縁膜３を所定の形状にパターニングする。
【００５８】
これにより、図７に示した構造が完成する。
【００５９】
以上のように、本実施の形態に係わる半導体装置の製造方法では、メタル膜４として、ＴｉＮ膜４ａとＴｉ膜４ｂとが当該順に積層された積層膜を採用している。したがって、Ｔｉ膜４ｂ上にポリシリコン膜６を形成した場合には、ＴｉＮ膜４ａとポリシリコン膜６との間の接触抵抗を低減することができる。
【００６０】
また、当該積層膜であるメタル膜４に対してウエットエッチング処理を実施する際に、所定の薬液として、温度が５０℃以上の過酸化水素水を用いている。したがって、良好な形状のＴｉ膜４ｂを含むメタル膜４を、ｐＦＥＴ形成領域２００にのみ残すことができる。なお、ウエットエッチング処理を施しているので、実施の形態１で説明したように、ｎＦＥＴ形成領域１００に存するゲート絶縁膜３は、ダメージを受けずに済む。また、エッチング残渣もほとんど発生しない。
【００６１】
＜実施の形態３＞
本実施の形態に係わる半導体装置の製造方法は、実施の形態１で説明した図５の構造から図６の構造に至る工程に関するものである。
【００６２】
当該工程において、図５の構造においてレジスト５を除去し、その後メタル膜４およびゲート絶縁膜３を覆うように、半導体基板１上にポリシリコン膜６を形成する（図１３参照）。その後、ポリシリコン膜６上に、所定の形状のレジスト２５を形成する（図１３参照）。
【００６３】
次に、ゲート部形成のために、レジスト２５をマスクとして、ポリシリコン膜６、メタル膜４およびゲート絶縁膜３に対してエッチング処理を施す。当該エッチング処理を、ドライエッチング処理のみで実施したとする。
【００６４】
この場合、図１３からも分かるように、ｎＦＥＴ形成領域１００とｐＦＥＴ形成領域２００との間において、ポリシリコン膜６の上面には段差が生じる。したがって、ポリシリコン膜６のドライエッチングが終わった段階で、ｐＦＥＴ形成領域２００では、メタル膜４とゲート絶縁膜３のドライエッチングが開始され、ｎＦＥＴ形成領域１００では、ゲート絶縁膜３のドライエッチングが開始される。
【００６５】
すると、ｐＦＥＴ形成領域２００においてゲート絶縁膜３のドライエッチングが終了する頃には、ｎＦＥＴ形成領域１００では半導体基板１が露出している。つまり、ｎＦＥＴ形成領域１００の半導体基板１の上面付近は、ドライエッチングにより長い期間ダメージを受ける。半導体基板１における当該ダメージは、完成品であるトランジスタの性能を劣化させる。
【００６６】
そこで、本実施の形態では、ゲート部形成に際して次の工程を実施する。
【００６７】
まず、図１３の状態において、レジスト２５をマスクとしてドライエッチング処理を施す。ここで、当該ドライエッチング処理は、図１４に示すように、ｐＦＥＴ形成領域２００においてメタル膜４が露出（到達）した段階で終了させる。当該ドライエッチング処理の終了のタイミングは、たとえばエンドポイント技術を用いることにより図ることができる。
【００６８】
次に、レジスト２５をマスクとして用いて、メタル膜４に対してウエットエッチング処理を施す。メタル膜４に対するウエットエッチング処理後の様子を、図１５に示す。ここで、当該ウエットエッチング処理は、実施の形態１で説明した所定の薬液を用いて行われる。また、実施の形態１でも説明したように、当該所定の薬液を用いたウエットエッチング処理の場合には、ゲート絶縁膜３はほとんどエッチングされない。
【００６９】
メタル膜４に対するウエットエッチング処理後、レジスト２５をマスクとして用いて、ｎＦＥＴ形成領域１００およびｐＦＥＴ形成領域２００におけるゲート絶縁膜３を除去する。
【００７０】
当該ゲート絶縁膜３の除去は、たとえばウエットエッチング処理を実施することにより、可能となる。当該ゲート絶縁膜３除去後の様子を、図１６に示す。なお、レジスト２５を除去することにより、図６の構成となる。ここで、もし、ドライエッチング処理を実施することにより当該ゲート絶縁膜３を除去した場合、半導体基板１の上面に対してダメージを与えてしまう。したがって、ウエットエッチング処理を実施することにより当該ゲート絶縁膜３を除去した方が良い。
【００７１】
以上のように、本実施の形態に係わる半導体装置の製造方法では、ポリシリコン膜６にはドライエッチング処理を施され、メタル膜４にはウエットエッチング処理が施されている。
【００７２】
したがって、ポリシリコン膜６、メタル膜４に対してドライエッチング処理を施した場合に生じていた、当該ドライエッチング処理による、ｎＦＥＴ形成領域１００における半導体基板１の上面付近に対するダメージを防止することができる。
【００７３】
また、メタル膜４が、ＴｉＮ膜とＴｉ膜とが当該順に積層された積層膜、ＷＮ膜とＷＳｉ膜とが当該順に積層された積層膜等の場合にも、本実施の形態に係わる半導体装置の製造方法は適用できることは言うまでも無い。
【００７４】
ここで、ＴｉＮ膜とＴｉ膜とが当該順に積層された積層膜をメタル膜４として採用する場合には、当該積層膜に対するウエットエッチング処理の際には、実施の形態２で説明しように、温度が５０℃以上の過酸化水素水を所定の薬液として採用することが望ましい。当該所定の薬液の採用により、Ｔｉ膜の水平方向のオーバエッチングを抑制することができるからである。
【００７５】
また、ＷＮ膜とＷＳｉ膜とが当該順に積層された積層膜（つまり、第一のメタル膜と少なくともシリコンを含む第二のメタル膜とが、当該順に積層された積層膜）をメタル膜４として採用する場合には、以下の手順を採用することが望ましい。
【００７６】
まず、ポリシリコン膜６およびＷＳｉ膜（第二のメタル膜）に対してドライエッチング処理を施す。ここで、ＷＮ膜（第一のメタル膜）に到達した段階で当該ドライエッチング処理を止める。当該ドライエッチング処理により、ポリシリコン膜６の一部およびＷＳｉ膜（第二のメタル膜）の一部を除去する。次に、ウエットエッチング処理により、ＷＮ膜（第一のメタル膜）の一部を除去する。
【００７７】
もし、ＷＳｉ膜（第二のメタル膜）に対しても、ウエットエッチング処理をした場合には、ｎＦＥＴ形成領域１００において、ゲート電極を構成するポリシリコン膜が水平方向に削れて（細って）しまう。これは、シリコンを含む膜を除去するために所定の薬液が選択されいるため、ポリシリコンも当該薬液により、水平方向にウエットエッチングされるからである。
【００７８】
しかし、ＷＳｉ膜（第二のメタル膜）までをドライエッチングし、ＷＮ膜（第一のメタル膜）のみウエットエッチングする工程を採用しているので、上記のような、ゲート電極を構成するポリシリコン膜６の水平方向の細りは、発生しなくなる。
【００７９】
なお、上記各実施の形態では、半導体装置の微細化の観点から、ゲート絶縁膜３として高誘電率である材料を採用している。しかし、ゲート絶縁膜３はこれに限るもので無く、誘電率の低い材料から成るゲート絶縁膜３を有する半導体装置の製造方法においても、本発明は有効である。
【００８０】
また、上記各実施の形態では、ｎＦＥＴ形成領域１００とｐｎＦＥＴ形成領域２００を有する半導体装置の製造方法に、本発明を適用する場合について言及してきた。しかし、ゲート絶縁膜上にゲート電極を構成するメタル膜が形成されている、すべての半導体装置の製造方法について本発明を適用できることは言うまでも無い。
【図面の簡単な説明】
【００８１】
【図１】実施の形態１に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図２】実施の形態１に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図３】実施の形態１に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図４】実施の形態１に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図５】実施の形態１に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図６】実施の形態１に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図７】メタル膜が積層膜である場合を示す断面図である。
【図８】実施の形態２に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図９】実施の形態２に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図１０】半導体装置の製造方法の問題点を説明するための、工程断面図である。
【図１１】エッチングレートと温度との関係の実験結果を示す図である。
【図１２】実施の形態２に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図１３】実施の形態３に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図１４】実施の形態３に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図１５】実施の形態３に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図１６】実施の形態３に係わる半導体装置の製造方法を説明するための、工程断面図である。
【符号の説明】
【００８２】
１  半導体基板、２  素子分離膜、３  ゲート絶縁膜、４，４ａ，４ｂ  メタル膜、６  ポリシリコン膜、１００  ｎＦＥＴ形成領域、２００  ｐＦＥＴ形成領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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