(57)【要約】【課題】ワード線形成用の導電層を堆積した後の工程においても、ワード線の帯電による高電圧の印加からメモリセルを保護することができるようにする。【解決手段】半導体記憶装置は、Ｐ型ウェル１に形成され、複数のメモリセルが行列状に配置されたメモリセルアレイ領域Ａと、複数のメモリセルのうち同一の行に並ぶメモリセル同士を共通に接続する複数のワード線１３と、Ｐ型ウェル１にメモリセルアレイ領域Ａと分離して形成された保護ダイオード領域Ｂとを有している。保護ダイオード領域Ｂには、Ｐ型ウェル１の上部に形成されたＮ型拡散層９とＰ型ウェル１とが接合してなる保護ダイオード素子が構成され、各ワード線１３は、保護ダイオード領域Ｂに延伸してＮ型拡散層９と直接に接続されることにより、保護ダイオード素子と電気的に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体領域に形成され、複数のメモリセルが行列状に配置されたメモリセルアレイ領域と、
前記複数のメモリセルのうち、同一の行に並ぶメモリセル同士を共通に接続する複数のワード線と、
前記半導体領域に前記メモリセルアレイ領域と分離して形成された保護ダイオード領域とを備え、
前記保護ダイオード領域には、前記半導体領域の上部に形成された第１の第２導電型拡散層と前記半導体領域とが接合してなる保護ダイオード素子が構成され、
前記各ワード線は、前記保護ダイオード領域に延伸して前記第１の第２導電型拡散層と直接に接続されることにより、前記保護ダイオード素子と電気的に接続されていることを特徴とする半導体記憶装置。
【請求項２】
前記保護ダイオード領域は、前記半導体領域からなる第１導電型ウェルと、該第１導電型ウェルに対して前記メモリセルアレイ領域の反対側に隣接して形成された第１の第２導電型ウェルと、前記第１導電型ウェルと前記第１の第２導電型ウェルとの上部で且つ接合部を跨ぐように形成された第１の第１導電型拡散層とを有し、
前記保護ダイオード素子は、前記第１の第２導電型拡散層、第１導電型ウェル、第１の第１導電型拡散層及び第１の第２導電型ウェルにより構成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１導電型ウェル及び第１の第２導電型ウェルは、第１導電型の半導体基板に形成されており、
前記保護ダイオード領域は、前記第１導電型ウェル及び第１の第２導電型ウェルを内包し且つ前記第１導電型ウェル及び第１の第２導電型ウェルよりも接合面が深い第２の第２導電型ウェルと、前記第１の第２導電型ウェルと前記半導体基板との上部で且つ接合部を跨ぐように形成された第２の第２導電型拡散層とを有し、
前記保護ダイオード素子は、前記第１の第２導電型拡散層、第１導電型ウェル、第１の第１導電型拡散層、第１の第２導電型ウェル、第２の第２導電型ウェル及び第２の第２導電型拡散層により構成されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１導電型ウェル及び第１の第２導電型ウェルは、第１導電型の半導体基板に形成されており、
前記保護ダイオード領域は、前記第１導電型ウェル及び第１の第２導電型ウェルを内包し且つ前記第１導電型ウェル及び第１の第２導電型ウェルよりも接合面が深い第２の第２導電型ウェルと、前記第１の第１導電型拡散層の上部に形成された金属による第１のシリサイド領域と、前記第１の第２導電型ウェルと前記半導体基板との上部で且つ接合部を跨ぐように形成された金属による第２のシリサイド領域とを有し、
前記保護ダイオード素子は、前記第１の第２導電型拡散層、第１導電型ウェル、第１の第１導電型拡散層、第１のシリサイド領域、第１の第２導電型ウェル、第２の第２導電型ウェル及び第２のシリサイド領域により構成されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記第１導電型ウェル及び第１の第２導電型ウェルは、第１導電型の半導体基板に形成されており、
前記保護ダイオード領域は、前記第１導電型ウェル及び第１の第２導電型ウェルを内包し且つ前記第１導電型ウェル及び第１の第２導電型ウェルよりも接合面が深い第２の第２導電型ウェルと、前記第１の第２導電型ウェルにおける前記第１の第１導電型拡散層と反対側の上部に形成された第２の第２導電型拡散層と、前記半導体基板の上部における前記第２の第２導電型拡散層と隣接して形成された第２の第１導電型拡散層とを有し、
前記保護ダイオード素子は、前記第１の第２導電型拡散層、第１導電型ウェル、第１の第１導電型拡散層、第１の第２導電型ウェル、第２の第２導電型ウェル、第２の第２導電型拡散層及び第２の第１導電型拡散層により構成されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項６】
前記第１の第１導電型拡散層の上部には金属による第１のシリサイド領域が形成され、前記第２の第２導電型拡散層の上部には金属による第２のシリサイド領域が形成されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項７】
前記第１の第１導電型拡散層の上部には金属による第１のシリサイド領域が形成され、前記第２の第２導電型拡散層の上部及び前記第２の第１導電型拡散層の上部に跨るように、金属による第２のシリサイド領域が形成されていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項８】
前記メモリセルアレイ領域における互いに隣接する前記メモリセル同士の間には絶縁膜が形成され、前記保護ダイオード領域における前記第１の第２導電型拡散層の上には前記絶縁膜が形成されていないことを特徴とする請求項１に記載の半導体記憶装置。
【請求項９】
前記各ワード線は、前記複数のメモリセルにそれぞれ形成された第１の導電層と、前記複数の第１の導電層のうち同一の行に並ぶ第１の導電層同士を共通に接続する第２の導電層とから構成されていることを特徴とする請求項１〜８のいずれか１項に記載の半導体記憶装置。
【請求項１０】
前記各メモリセルは、前記第１の半導体領域と前記各第１の導電層との間に形成され、酸化膜の間に窒化膜が挟まれてなる積層絶縁膜を有するＭＯＮＯＳ型メモリセルであることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記各ワード線は、前記複数のメモリセルにそれぞれ形成された第１の導電層と、前記複数の第１の導電層のうち同一の行に並ぶ第１の導電層同士を絶縁膜を介在させて容量結合する第２の導電層とから構成されていることを特徴とする請求項１〜８のいずれか１項に記載の半導体記憶装置。
【請求項１２】
前記各メモリセルは、前記第１の半導体領域と前記各第１の導電層との間に形成されたトンネル絶縁膜を有する浮遊ゲート電極型メモリセルであることを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
第１導電型の半導体領域の上に、複数のメモリセルを行列状に配置したメモリセルアレイ領域と保護ダイオード領域とを分離して形成する半導体記憶装置の製造方法であって、
前記半導体領域に素子分離絶縁膜を選択的に形成する工程（ａ）と、
前記素子分離絶縁膜を含む前記半導体領域の上に、第１のシリコン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜からなるＯＮＯ膜、並びに第１の導電層を順次形成する工程（ｂ）と、
前記メモリセルアレイ領域において、前記第１の導電層及びＯＮＯ膜を列方向に延びる短冊状にパターニングすると共に、前記保護ダイオード領域において、前記第１の導電層を除去するようにパターニングする工程（ｃ）と、
前記工程（ｃ）よりも後に、パターニングされた前記第１の導電層をマスクとして、前記半導体領域の前記メモリセルアレイ領域においては、第２導電型拡散層からなり前記メモリセルのソースドレイン領域を形成すると共に、前記半導体領域の前記保護ダイオード領域においては、保護ダイオード素子を構成する第２導電型拡散層を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、パターニングされた前記第１の導電層を含む前記半導体領域の上に絶縁膜を形成した後、前記メモリセルアレイ領域において、パターニングされた前記第１の導電層の上面を露出する工程（ｅ）と、
前記工程（ｄ）よりも後に、前記保護ダイオード領域において、前記第２導電型拡散層の少なくとも一部を露出する工程（ｆ）と、
前記工程（ｆ）よりも後に、前記半導体領域における前記メモリセルアレイ領域及び保護ダイオード領域の上に第２の導電層を形成する工程（ｇ）と、
前記工程（ｇ）よりも後に、前記メモリセルアレイ領域において、前記第２の導電層及び第１の導電層を行方向にパターニングすることにより、それぞれ前記第１の導電層を含む行列状に配置された複数の前記メモリセルと、前記第２の導電層からなり同一の行に並ぶ複数の前記メモリセルを共通に接続する複数のワード線とを形成すると共に、前記保護ダイオード領域において、前記保護ダイオード素子の第２導電型拡散層と前記ワード線の端部とを直接に接続する工程（ｈ）とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項１４】
前記工程（ｅ）及び工程（ｆ）は、形成された前記絶縁膜に対してエッチングを行なうことにより、前記メモリセルアレイ領域において、前記各第１の導電層の上面を露出し且つ互いに隣接する前記第１の導電層及びＯＮＯ膜の間を埋め込むと共に、前記保護ダイオード領域において、前記第２導電型拡散層の少なくとも一部を露出する工程であることを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
【請求項１５】
前記工程（ｅ）は、形成された前記絶縁膜に対して、化学機械研磨法により研磨することにより、前記メモリセルアレイ領域において、前記各第１の導電層の上面を露出する工程であり、
前記工程（ｆ）は、前記保護ダイオード領域において、前記絶縁膜に対してエッチングを行なうことにより、前記第２導電型拡散層の少なくとも一部を露出する工程であることを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
【請求項１６】
前記工程（ｃ）において、前記保護ダイオード領域における前記ＯＮＯ膜をさらに除去するようにパターニングすることを特徴とする請求項１３〜１５のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１７】
前記工程（ｂ）は、前記保護ダイオード領域における前記ＯＮＯ膜を選択的に除去する工程と、
前記ＯＮＯ膜が除去された前記保護ダイオード領域に第３のシリコン酸化膜を選択的に形成する工程とを含むことを特徴とする請求項１３〜１５のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１８】
第１導電型の半導体領域の上に、複数のメモリセルを行列状に配置したメモリセルアレイ領域と保護ダイオード領域とを分離して形成する半導体記憶装置の製造方法であって、
前記半導体領域に素子分離絶縁膜を選択的に形成する工程（ａ）と、
前記素子分離絶縁膜を含む前記半導体領域の上に、トンネル絶縁膜及び第１の導電層を順次形成する工程（ｂ）と、
前記メモリセルアレイ領域において、前記第１の導電層を列方向に延びる短冊状にパターニングすると共に、前記保護ダイオード領域において、前記第１の導電層を除去するようにパターニングする工程（ｃ）と、
前記工程（ｃ）よりも後に、パターニングされた前記第１の導電層をマスクとして、前記半導体領域の前記メモリセルアレイ領域においては、第２導電型拡散層からなり前記メモリセルのソースドレイン領域を形成すると共に、前記半導体領域の前記保護ダイオード領域においては、保護ダイオード素子を構成する第２導電型拡散層を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、パターニングされた前記第１の導電層を含む前記半導体領域の上に絶縁膜を形成した後、前記メモリセルアレイ領域において、パターニングされた前記第１の導電層の上面を露出する工程（ｅ）と、
前記工程（ｄ）よりも後に、前記保護ダイオード領域において、前記第２導電型拡散層の少なくとも一部を露出する工程（ｆ）と、
前記メモリセルアレイ領域において、上面が露出した前記第１の導電層の上に、結合容量絶縁膜を選択的に形成する工程（ｇ）と、
前記工程（ｇ）よりも後に、前記半導体領域における前記メモリセルアレイ領域及び保護ダイオード領域の上に第２の導電層を形成する工程（ｈ）と、
前記工程（ｈ）よりも後に、前記メモリセルアレイ領域において、前記第２の導電層、結合容量絶縁膜及び第１の導電層を行方向にパターニングすることにより、それぞれ前記第１の導電層及び結合容量絶縁膜を含む行列状に配置された複数の前記メモリセルと、前記第２の導電層からなり同一の行に並ぶ複数の前記メモリセルを共通に接続する複数のワード線とを形成すると共に、前記保護ダイオード領域において、前記保護ダイオード素子の第２導電型拡散層と前記ワード線の端部とを直接に接続する工程（ｉ）とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項１９】
前記工程（ｅ）及び工程（ｆ）は、形成された前記絶縁膜に対してエッチングを行なうことにより、前記メモリセルアレイ領域において、前記各第１の導電層の上面を露出し且つ互いに隣接する前記第１の導電層の間を埋め込むと共に、前記保護ダイオード領域において、前記第２導電型拡散層の少なくとも一部を露出する工程であることを特徴とする請求項１８に記載の半導体記憶装置の製造方法。
【請求項２０】
前記工程（ｅ）は、形成された前記絶縁膜に対して、化学機械研磨法により研磨することにより、前記メモリセルアレイ領域において、前記各第１の導電層の上面を露出する工程であり、
前記工程（ｆ）及び（ｇ）は、前記保護ダイオード領域において、前記結合容量絶縁膜及び絶縁膜に対してエッチングを行なうことにより、前記第２導電型拡散層の少なくとも一部を露出する工程であることを特徴とする請求項１８に記載の半導体記憶装置の製造方法。
【請求項２１】
請求項５又は７に記載の半導体記憶装置の駆動方法であって、
前記ワード線に第１の端子を接続し、前記第１の第１導電型拡散層に第２の端子を接続し、前記第２の第２導電型拡散層及び第２の第１導電型拡散層に第３の端子を接続する工程と、
前記第１の端子に正のバイアス電圧を印加する際に、前記第２の端子及び第３の端子は接地状態とする工程とを備えていることを特徴とする半導体記憶装置の駆動方法。
【請求項２２】
前記第１の端子に正のバイアス電圧を印加することにより、選択されたメモリセルに対して書き込み動作又は読み出し動作を行なう工程をさらに備えていることを特徴とする請求項２１に半導体記憶装置の駆動方法。
【請求項２３】
請求項５又は７に記載の半導体記憶装置の駆動方法であって、
前記ワード線に第１の端子を接続し、前記第１の第１導電型拡散層に第２の端子を接続し、前記第２の第２導電型拡散層及び第２の第１導電型拡散層に第３の端子を接続する工程と、
前記第１の端子に負のバイアス電圧を印加する際に、前記第２の端子には前記第１の端子と同一の電圧を印加し、且つ前記第３の端子は接地状態とする工程とを備えていることを特徴とする半導体記憶装置の駆動方法。
【請求項２４】
前記第１の端子に負のバイアス電圧を印加することにより、選択されたメモリセルに対して消去動作を行なう工程をさらに備えていることを特徴とする請求項２３に記載の半導体記憶装置の駆動方法。
【請求項２５】
請求項３又は６に記載の半導体記憶装置の駆動方法であって、
前記ワード線に第１の端子を接続し、前記第１の第１導電型拡散層に第２の端子を接続し、前記第２の第２導電型拡散層に第３の端子を接続する工程と、
前記第１の端子に正のバイアス電圧を印加することにより、選択されたメモリセルに対して書き込み動作又は読み出し動作を行なう工程と、
前記第１の端子に負のバイアス電圧を印加することにより、選択されたメモリセルに対して消去動作を行なう工程とを備えていることを特徴とする半導体記憶装置の駆動方法。
【請求項２６】
請求項４に記載の半導体記憶装置の駆動方法であって、
前記ワード線に第１の端子を接続し、前記第１のシリサイド領域に第２の端子を接続し、前記第２のシリサイド領域に第３の端子を接続する工程と、
前記第１の端子に正のバイアス電圧を印加することにより、選択されたメモリセルに対して書き込み動作又は読み出し動作を行なう工程と、
前記第１の端子に負のバイアス電圧を印加することにより、選択されたメモリセルに対して消去動作を行なう工程とを備えていることを特徴とする半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、特にＥＥＰＲＯＭ（electrically erasable programmable read-only memory）等の不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置は、読み出し対象となるメモリセルのゲート電極に所定の電圧を加えることにより、電荷蓄積層の電荷量の違いによる閾値電圧の変化を利用してデータとしての「０」又は「１」を区別する。そのため、複数のメモリセルのゲート電極同士、ドレイン領域同士及びソース領域同士をそれぞれ共通に接続し、半導体基板上に複数のメモリセルを行列状に配置してメモリセルアレイを構成している。各メモリセルのゲート電極は、メモリセルアレイの行方向に沿って連続的に延設されてワード線として用いられる。各メモリセルのドレイン領域はメモリセルアレイの列方向に沿ってビット線と共通に接続され、ソース領域はメモリセルアレイの列方向に沿ってソース線と共通に接続されている。
【０００３】
メモリセルアレイにおいては、以降に詳述するように製造工程中にゲート電極の帯電を防止することを目的として、通常、ワード線はその端部に保護ダイオードが接続されている。
【０００４】
図３２は従来の一般的なメモリセルアレイにおけるワード線と保護ダイオードとの接続部分の断面構成を示している（例えば、特許文献１を参照。）。
【０００５】
図３２に示すように、Ｐ型半導体基板（又はＰ型ウェル）１０１の上部には、素子分離絶縁膜１０２により区画されたメモリセルアレイ領域Ａと保護ダイオード領域Ｂとが形成されている。メモリセルアレイ領域Ａには、Ｐ型半導体基板１０１の上に第１ゲート酸化膜１０３、電荷蓄積層１０４及び第２ゲート酸化膜１０５が順次形成された複数のゲート絶縁膜が行列状に配置されている。また、各第２ゲート酸化膜１０５の上には行方向に形成されたゲート電極を兼ねる複数のワード線１０８が形成されている。
【０００６】
Ｐ型半導体基板１０１の上部における列方向に延びるゲート絶縁膜同士の間の領域にはソースドレイン拡散層１０６が形成され、該ソースドレイン拡散層１０６とワード線１０８との間には、絶縁膜１０７が形成されている。
【０００７】
メモリセルアレイ領域Ａに隣接する保護ダイオード領域Ｂには、Ｐ型半導体基板１０１の上部に形成されたＮ型拡散層１０９が形成されて、該Ｎ型拡散層１０９とＰ型半導体基板１０１とから保護ダイオード素子が形成されている。
【０００８】
保護ダイオード素子におけるＮ型拡散層１０９とワード線１０８の端部とは、第１メタル配線１１１及び高融点金属からなるコンタクト１１０を介して電気的に接続されている。
【０００９】
ところで、半導体記憶装置の製造工程、特にプラズマを使用する製造工程において、ワード線１０８の帯電により、該ワード線１０８の電位が高くなることがある。このとき、ワード線１０８に電流パスが存在しないと、ワード線１０８の電圧降下が起こらず、ワード線１０８に高い電位が保たれることになる。例えば、ワード線１０８が正に帯電した場合は、ワード線１０８に正の電圧が印加される状態と同等であるため、ソースドレイン拡散層１０６から電荷蓄積層１０４に電子が注入される。また、ワード線１０８が負に帯電した場合は、ワード線１０８に負の電圧が印加される状態と同等であるため、ソースドレイン拡散層１０６から電荷蓄積層１０４にホールが注入されるか、又はワード線１０８から電荷蓄積層１０４に電子が注入される。
【００１０】
前述したように、メモリセルは、電荷蓄積層１０４に電荷を蓄積させることによる閾値電圧の変化を検出してデータである「１」又は「０」を判別する。従って、製造直後のメモリセルの閾値は、製造工程におけるワード線１０８の帯電による電荷蓄積層１０４の電荷量の変化の影響を受けることになり、データを判別する際の誤動作の原因となる。さらに、ワード線１０８が帯電により高電位となることは、各ゲート酸化膜１０３、１０５へのストレスとなるため、各ゲート酸化膜１０３、１０５の膜質が低下して、該酸化膜１０３、１０５の寿命が短縮してしまうという問題もある。
【００１１】
このため、一般には、図３２に示すように、ワード線１０８は例えば第１メタル配線１１１を介して保護ダイオード領域Ｂと接続されることにより、ワード線形成工程以降の各製造工程における高電圧の印加から保護されている。
【特許文献１】特開平１０−１７３１５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、前記従来の半導体記憶装置の製造方法において、第１メタル配線１１１等の配線層を介してワード線１０８と保護ダイオード領域Ｂとを接続する方法は、配線層を形成するまで、より具体的には、最初の配線層を形成するための導電膜を堆積するまでの工程において、保護ダイオード領域Ｂの機能を活用することができない。
【００１３】
特に、図３２に示すコンタクト１１０の形成工程において、コンタクト１１０の構成材料である例えばタングステン等からなる高融点金属膜を形成する以前であれば、比較的に高温の熱処理（６５０℃以上）が可能であり、たとえ製造工程中のワード線１０８の帯電により、電荷蓄積層１０４に電荷が蓄積されたとしても、高温の熱処理を追加することにより、蓄積された電荷を放出させることが可能である。しかしながら、コンタクト形成用の高融点金属膜を形成した後は、高温の熱処理を実施できないため、電荷蓄積層１０４に蓄積された電荷を放出することができない。
【００１４】
通常、コンタクト形成工程では、コンタクトホールのドライエッチングを含め、金属膜をスパッタリング成長する際等にプラズマを使用する。このため、配線層を介したワード線と保護ダイオード領域との接続は、ワード線形成用の導電層を堆積した後で且つコンタクト形成工程における高融点金属膜を形成した時点からその配線層を形成するまで、より具体的には、最初の配線層を形成するための導電膜を堆積するまでの間に生じるワード線の帯電による電荷蓄積層への電荷の注入を防ぐことができないという問題がある。
【００１５】
本発明は、前記従来の問題を解決し、ワード線形成用の導電層を堆積した後の工程においても、ワード線の帯電による高電圧の印加からメモリセルを保護することができるようにすることを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため、本発明は、半導体記憶装置を、ワード線形成用の導電膜を保護ダイオード領域と直接に接する構成とする。
【００１７】
具体的に、本発明に係る半導体記憶装置は、第１導電型の半導体領域に形成され、複数のメモリセルが行列状に配置されたメモリセルアレイ領域と、複数のメモリセルのうち、同一の行に並ぶメモリセル同士を共通に接続する複数のワード線と、半導体領域にメモリセルアレイ領域と分離して形成された保護ダイオード領域とを備え、保護ダイオード領域には、半導体領域の上部に形成された第１の第２導電型拡散層と半導体領域とが接合してなる保護ダイオード素子が構成され、各ワード線は、保護ダイオード領域に延伸して第１の第２導電型拡散層と直接に接続されることにより、保護ダイオード素子と電気的に接続されていることを特徴とする。
【００１８】
本発明の半導体記憶装置によると、各ワード線は、保護ダイオード領域に延伸して第１の第２導電型拡散層と直接に接続されることにより、保護ダイオード素子と電気的に接続されているため、ワード線形成用の導電膜が形成された後は保護ダイオード素子が機能するようになる。すなわち、ワード線が保護ダイオード領域の第１の第２導電型拡散層と接続された後は、例えば第１導電型がＰ型で且つ第２導電型がＮ型の場合は、製造工程で発生するワード線（ゲート電極）の負の帯電はＰＮ接合の順方向電圧となる電流パスを持つため、ワード線は絶対値が大きい負の電位とはならない。また、製造工程で発生するワード線の正の帯電に対しても、ＰＮ接合の逆方向電圧以上の電位となることはない。このため、従来では配線層を介したワード線と保護ダイオードとの接続法では防ぐことができなかった、コンタクト形成工程の高融点金属膜の形成後から配線層の堆積までの間においてもワード線の帯電による電荷蓄積層への電荷の注入を防止することができる。なお、上記の効果は、第１導電型がＰ型で且つ第２導電型がＮ型の場合を説明したが、これとは逆に、第１導電型がＮ型で且つ第２導電型がＰ型である場合についても、順方向及び逆方向の帯電の方向が逆になるだけであり、上記と同様の効果を得られることはいうまでもない。
【００１９】
本発明の半導体記憶装置において、保護ダイオード領域は、半導体領域からなる第１導電型ウェルと、該第１導電型ウェルに対してメモリセルアレイ領域の反対側に隣接して形成された第１の第２導電型ウェルと、第１導電型ウェルと第１の第２導電型ウェルとの上部で且つ接合部を跨ぐように形成された第１の第１導電型拡散層とを有し、保護ダイオード素子は、第１の第２導電型拡散層、第１導電型ウェル、第１の第１導電型拡散層及び第１の第２導電型ウェルにより構成されていることが好ましい。
【００２０】
このようにすると、ワード線が保護ダイオード領域の第１導電型ウェル内の第１の第２導電型拡散層と接続された後は、例えば第１導電型がＰ型で且つ第２導電型がＮ型の場合は、製造工程で発生するワード線の負の帯電は、保護ダイオード領域における第１導電型ウェルと第１の第２導電型ウェルとの接合部の上部で且つ接合部を跨ぐように形成された第１の第１導電型拡散層と第１の第２導電型ウェルとの接合部分においてＰＮ接合の逆方向電圧となるため、ワード線は逆方向電圧よりも絶対値が大きい負の電位とはならない。また、製造工程で発生するワード線の正の帯電も、保護ダイオード領域における第１導電型ウェルと該第１導電型ウェルの上部の第１の第２導電型拡散層との接合部分においてＰＮ接合の逆方向電圧となるため、ワード線は逆方向電圧以上の正の高い電位とはならない。このため、ワード線の帯電による電荷蓄積層への電荷の注入を防止することができる。また、ワード線に負の電圧を印加した場合においても、ワード線の負の電位の絶対値を高めることができるため、ワード線に負電圧を印加可能なデバイスを実現できる。
【００２１】
本発明の半導体記憶装置において、第１導電型ウェル及び第１の第２導電型ウェルは、第１導電型の半導体基板に形成されており、保護ダイオード領域は、第１導電型ウェル及び第１の第２導電型ウェルを内包し且つ第１導電型ウェル及び第１の第２導電型ウェルよりも接合面が深い第２の第２導電型ウェルと、第１の第２導電型ウェルと半導体基板との上部で且つ接合部を跨ぐように形成された第２の第２導電型拡散層とを有し、保護ダイオード素子は、第１の第２導電型拡散層、第１導電型ウェル、第１の第１導電型拡散層、第１の第２導電型ウェル、第２の第２導電型ウェル及び第２の第２導電型拡散層により構成されていることが好ましい。
【００２２】
このようにすると、ワード線が保護ダイオード領域の第１の第２導電型拡散層と接続された後は、例えば第１導電型がＰ型で且つ第２導電型がＮ型の場合は、製造工程で発生するワード線の負の帯電は、保護ダイオード領域における第１導電型ウェルと第１の第２導電型ウェルとの上部で且つ接合部を跨ぐように形成された第１の第１導電型拡散層と、第１の第２導電型ウェルとの接合部分においてＰＮ接合の逆方向電圧となるため、ワード線は逆方向電圧よりも絶対値が大きい負の電位とはならない。また、製造工程で発生するワード線の正の帯電については、保護ダイオード領域における第１導電型ウェルと該第１導電型ウェル内の第１の第２導電型拡散層との接合部分と、保護ダイオード領域における第１導電型の半導体基板と第１の第２導電型ウェルとの上部で且つ接合部を跨ぐように形成された第２の第２導電型拡散層と半導体基板との接合部分との２箇所でＰＮ接合の逆方向電圧となるため、ワード線は逆方向電圧以上の正の高い電位とはならない。このため、ワード線の帯電による電荷蓄積層への電荷の注入を防止することが可能となる。その上、ワード線に負の電圧を印加した場合においても、ワード線の負の電位の絶対値を高めることができるため、ワード線に負電圧を印加可能なデバイスを実現できる。
【００２３】
本発明の半導体記憶装置において、第１導電型ウェル及び第１の第２導電型ウェルは、第１導電型の半導体基板に形成されており、保護ダイオード領域は、第１導電型ウェル及び第１の第２導電型ウェルを内包し且つ第１導電型ウェル及び第１の第２導電型ウェルよりも接合面が深い第２の第２導電型ウェルと、第１の第１導電型拡散層の上部に形成された金属による第１のシリサイド領域と、第１の第２導電型ウェルと半導体基板との上部で且つ接合部を跨ぐように形成された金属による第２のシリサイド領域とを有し、保護ダイオード素子は、第１の第２導電型拡散層、第１導電型ウェル、第１の第１導電型拡散層、第１のシリサイド領域、第１の第２導電型ウェル、第２の第２導電型ウェル及び第２のシリサイド領域により構成されていることが好ましい。
【００２４】
このようにすると、ワード線が保護ダイオード領域の第１の第２導電型拡散層と接続された後は、例えば第１導電型がＰ型で且つ第２導電型がＮ型の場合は、製造工程で発生するワード線の負の帯電は、保護ダイオード領域における第１導電型ウェルと第１の第２導電型ウェルとの上部で且つ接合部を跨ぐように形成された第１の第１導電型拡散層と第１の第２導電型ウェルとの接合部分においてＰＮ接合の逆方向電圧となるため、ワード線は逆方向電圧よりも絶対値が大きい負の電位とはならない。また、製造工程で発生するワード線の正の帯電については、保護ダイオード領域における第１導電型ウェルと該第１導電型ウェル内の第１の第２導電型拡散層との接合部分においてＰＮ接合の逆方向電圧となるため、ワード線は逆方向電圧以上の正の高い電位とはならない。このため、ワード線の帯電による電荷蓄積層への電荷の注入を防止することが可能となる。その上、ワード線に負の電圧を印加した場合においても、ワード線の負の電位の絶対値を高めることができるため、ワード線に負電圧を印加可能なデバイスを実現できる。また、ワード線に正の高電圧が印加された場合は、電流が半導体基板に流れるまでに逆方向電圧となる箇所が１箇所のみであるため、耐圧の制御が容易となり且つ動作が安定する。
【００２５】
本発明の半導体記憶装置において、第１導電型ウェル及び第１の第２導電型ウェルは、第１導電型の半導体基板に形成されており、保護ダイオード領域は、第１導電型ウェル及び第１の第２導電型ウェルを内包し且つ第１導電型ウェル及び第１の第２導電型ウェルよりも接合面が深い第２の第２導電型ウェルと、第１の第２導電型ウェルにおける第１の第１導電型拡散層と反対側の上部に形成された第２の第２導電型拡散層と、半導体基板の上部における第２の第２導電型拡散層と隣接して形成された第２の第１導電型拡散層とを有し、保護ダイオード素子は、第１の第２導電型拡散層、第１導電型ウェル、第１の第１導電型拡散層、第１の第２導電型ウェル、第２の第２導電型ウェル、第２の第２導電型拡散層及び第２の第１導電型拡散層により構成されていることが好ましい。
【００２６】
このようにすると、ワード線が保護ダイオード領域の第２導電型拡散層と接続された後は、例えば第１導電型がＰ型で且つ第２導電型がＮ型の場合は、製造工程で発生するワード線の負の帯電は、保護ダイオード領域における第１導電型ウェルと第１の第２導電型ウェルとの上部で且つ接合部を跨ぐように形成された第１の第１導電型拡散層と第１の第２導電型ウェルとの接合部分においてＰＮ接合の逆方向電圧となるため、ワード線は逆方向電圧よりも絶対値が大きい負の電位とはならない。また、製造工程で発生するワード線の正の帯電については、保護ダイオード領域における第１導電型ウェルと該第１導電型ウェル内の第１の第２導電型拡散層との接合部分と、保護ダイオード領域における第１の第２導電型ウェル内の第２の第２導電型拡散層と第１導電型の半導体基板における第２の第１導電型拡散層との接合部分との２箇所でＰＮ接合の逆方向電圧となるため、ワード線は逆方向電圧以上の正の高い電位とはならない。このため、ワード線の帯電による電荷蓄積層への電荷の注入を防止することが可能となる。また、ワード線に負の電圧を印加した場合においてもワード線の負の電位の絶対値を高めることができるため、ワード線に負の電圧を印加可能なデバイスを実現できる。また、保護ダイオード領域における第１の第２導電型ウェル内の第２の第２導電型拡散層と、半導体基板中の第２の第１導電型拡散層とのＰＮ接合は、不純物濃度を容易に高くすることができるため、この部分のＰＮ接合耐圧をより低く設計することができるので、耐圧の制御が容易となり且つ動作が安定する。
【００２７】
本発明の半導体記憶装置において、第１の第１導電型拡散層の上部には金属による第１のシリサイド領域が形成され、第２の第２導電型拡散層の上部には金属による第２のシリサイド領域が形成されていることが好ましい。
【００２８】
このようにすると、第１の第１導電型拡散層及び第２の第２導電型拡散層がシリサイドにより低抵抗化することが可能となるため、製造工程においてワード線が正又は負に帯電して、該ワード線に保護ダイオード素子の逆方向耐圧以上の電圧が印加された場合に、発生した電流を半導体基板に容易に流すことが可能となる。その結果、例えばゲート絶縁膜へのストレス又はメモリセルの電荷蓄積層への電荷の注入を確実に抑制することができる。
【００２９】
本発明の半導体記憶装置において、第１の第１導電型拡散層の上部には金属による第１のシリサイド領域が形成され、第２の第２導電型拡散層の上部及び第２の第１導電型拡散層の上部に跨るように、金属による第２のシリサイド領域が形成されていることが好ましい。
【００３０】
このようにすると、保護ダイオード領域における第２の第２導電型拡散層と第２の第１導電型拡散層とが金属シリサイドにより接続されるため、ワード線に正の高電圧が印加された場合に、電流が半導体基板に流れるまでに逆方向電圧となる箇所が保護ダイオード領域の第１導電型ウェル領域と第１導電型ウェル領域内の第２導電型拡散層との接合部分の１箇所のみとなる。その結果、耐圧の制御が容易となり且つ動作が安定する。
【００３１】
本発明の半導体記憶装置において、メモリセルアレイ領域における互いに隣接するメモリセル同士の間には絶縁膜が形成され、保護ダイオード領域における第１の第２導電型拡散層の上には絶縁膜が形成されていないことが好ましい。
【００３２】
このようにすると、メモリセルアレイ領域においては、互いに隣接するメモリセル同士の間に絶縁膜が確実に埋め込まれると共に、保護ダイオード領域においては、第１の第２導電型拡散層の上に絶縁膜が形成されないことから、第１の第２導電型拡散層の上に絶縁膜が形成される場合と比べて、ワード線と第２導電型拡散層とをより小さいサイズで直接に接続することができる。
【００３３】
本発明の半導体記憶装置において、各ワード線は、複数のメモリセルにそれぞれ形成された第１の導電層と、複数の第１の導電層のうち同一の行に並ぶ第１の導電層同士を共通に接続する第２の導電層とから構成されていることが好ましい。
【００３４】
このようにすると、ワード線と保護ダイオード領域における第１の第２導電型拡散層とが自己整合的に接続されると共に、ワード線と第１の導電層もそれぞれ直接に接続される。
【００３５】
本発明の半導体記憶装置において、各メモリセルは、第１の半導体領域と各第１の導電層との間に形成され、酸化膜の間に窒化膜が挟まれてなる積層絶縁膜を有するＭＯＮＯＳ型メモリセルであることが好ましい。
【００３６】
また、本発明の半導体記憶装置において、各ワード線は、複数のメモリセルにそれぞれ形成された第１の導電層と、複数の第１の導電層のうち同一の行に並ぶ第１の導電層同士を絶縁膜を介在させて容量結合する第２の導電層とから構成されていることが好ましい。
【００３７】
このようにすると、ワード線と保護ダイオード領域における第１の第２導電型拡散層とが自己整合的に接続されると共に、ワード線と第１の導電層は絶縁膜を介在させて容量結合される。
【００３８】
この場合に、各メモリセルは、第１の半導体領域と各第１の導電層との間に形成されたトンネル絶縁膜を有する浮遊ゲート電極型メモリセルであることが好ましい。
【００３９】
本発明に係る第１の半導体記憶装置の製造方法は、第１導電型の半導体領域の上に、複数のメモリセルを行列状に配置したメモリセルアレイ領域と保護ダイオード領域とを分離して形成する半導体記憶装置の製造方法を対象とし、半導体領域に素子分離絶縁膜を選択的に形成する工程（ａ）と、素子分離絶縁膜を含む半導体領域の上に、第１のシリコン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜からなるＯＮＯ膜、並びに第１の導電層を順次形成する工程（ｂ）と、メモリセルアレイ領域において、第１の導電層及びＯＮＯ膜を列方向に延びる短冊状にパターニングすると共に、保護ダイオード領域において、第１の導電層を除去するようにパターニングする工程（ｃ）と、工程（ｃ）よりも後に、パターニングされた第１の導電層をマスクとして、半導体領域のメモリセルアレイ領域においては、第２導電型拡散層からなりメモリセルのソースドレイン領域を形成すると共に、半導体領域の保護ダイオード領域においては、保護ダイオード素子を構成する第２導電型拡散層を形成する工程（ｄ）と、工程（ｄ）よりも後に、パターニングされた第１の導電層を含む半導体領域の上に絶縁膜を形成した後、メモリセルアレイ領域において、パターニングされた第１の導電層の上面を露出する工程（ｅ）と、工程（ｄ）よりも後に、保護ダイオード領域において、第２導電型拡散層の少なくとも一部を露出する工程（ｆ）と、工程（ｆ）よりも後に、半導体領域におけるメモリセルアレイ領域及び保護ダイオード領域の上に第２の導電層を形成する工程（ｇ）と、工程（ｇ）よりも後に、メモリセルアレイ領域において、第２の導電層及び第１の導電層を行方向にパターニングすることにより、それぞれ第１の導電層を含む行列状に配置された複数のメモリセルと、第２の導電層からなり同一の行に並ぶ複数のメモリセルを共通に接続する複数のワード線とを形成すると共に、保護ダイオード領域において、保護ダイオード素子の第２導電型拡散層とワード線の端部とを直接に接続する工程（ｈ）とを備えていることを特徴とする。
【００４０】
第１の半導体記憶装置の製造方法によると、メモリセルアレイ領域において、第２の導電層及び第１の導電層を行方向にパターニングすることにより、それぞれ第１の導電層を含む行列状に配置された複数のメモリセルと、第２の導電層からなり同一の行に並ぶ複数のメモリセルを共通に接続する複数のワード線とを形成すると共に、表面が露出した保護ダイオード領域において、保護ダイオード素子の第２導電型拡散層とワード線の端部とを直接に接続する。このため、メモリセル形成工程において、ワード線と保護ダイオード素子とが同時に且つ自己整合的に接続されるため、製造過程に新たな工程を追加することなく、メモリセルの安定した電気的特性を実現できる。また、ワード線形成用の第２の導電層を堆積した後の工程においては保護ダイオード素子が機能するため、従来では配線層を介したワード線と保護ダイオード素子の接続では防ぐことができなかった、コンタクト形成工程の高融点金属膜形成以降から配線層堆積までの間においても、ワード線の帯電による電荷蓄積層への電荷の注入を防止することが可能となる。
【００４１】
第１の半導体記憶装置の製造方法において、工程（ｅ）及び工程（ｆ）は、形成された絶縁膜に対してエッチングを行なうことにより、メモリセルアレイ領域において、各第１の導電層の上面を露出し且つ互いに隣接する第１の導電層及びＯＮＯ膜の間を埋め込むと共に、保護ダイオード領域において、第２導電型拡散層の少なくとも一部を露出する工程であることが好ましい。
【００４２】
また、第１の半導体記憶装置の製造方法において、工程（ｅ）は、形成された絶縁膜に対して、化学機械研磨法により研磨することにより、メモリセルアレイ領域において、各第１の導電層の上面を露出する工程であり、工程（ｆ）は、保護ダイオード領域において、絶縁膜に対してエッチングを行なうことにより、第２導電型拡散層の少なくとも一部を露出する工程であることが好ましい。
【００４３】
第１の半導体記憶装置の製造方法は、工程（ｃ）において、保護ダイオード領域における前記ＯＮＯ膜をさらに除去するようにパターニングすることが好ましい。
【００４４】
また、第１の半導体記憶装置の製造方法において、工程（ｂ）は、保護ダイオード領域におけるＯＮＯ膜を選択的に除去する工程と、ＯＮＯ膜が除去された保護ダイオード領域に第３のシリコン酸化膜を選択的に形成する工程とを含むことが好ましい。
【００４５】
本発明に係る第２の半導体記憶装置の製造方法は、第１導電型の半導体領域の上に、複数のメモリセルを行列状に配置したメモリセルアレイ領域と保護ダイオード領域とを分離して形成する半導体記憶装置の製造方法を対象とし、半導体領域に素子分離絶縁膜を選択的に形成する工程（ａ）と、素子分離絶縁膜を含む半導体領域の上に、トンネル絶縁膜及び第１の導電層を順次形成する工程（ｂ）と、メモリセルアレイ領域において、第１の導電層を列方向に延びる短冊状にパターニングすると共に、保護ダイオード領域において、第１の導電層を除去するようにパターニングする工程（ｃ）と、工程（ｃ）よりも後に、パターニングされた第１の導電層をマスクとして、半導体領域のメモリセルアレイ領域においては、第２導電型拡散層からなりメモリセルのソースドレイン領域を形成すると共に、半導体領域の保護ダイオード領域においては、保護ダイオード素子を構成する第２導電型拡散層を形成する工程（ｄ）と、工程（ｄ）よりも後に、パターニングされた第１の導電層を含む半導体領域の上に絶縁膜を形成した後、メモリセルアレイ領域において、パターニングされた第１の導電層の上面を露出する工程（ｅ）と、工程（ｄ）よりも後に、保護ダイオード領域において、第２導電型拡散層の少なくとも一部を露出する工程（ｆ）と、メモリセルアレイ領域において、上面が露出した第１の導電層の上に、結合容量絶縁膜を選択的に形成する工程（ｇ）と、工程（ｇ）よりも後に、半導体領域におけるメモリセルアレイ領域及び保護ダイオード領域の上に第２の導電層を形成する工程（ｈ）と、工程（ｈ）よりも後に、メモリセルアレイ領域において、第２の導電層、結合容量絶縁膜及び第１の導電層を行方向にパターニングすることにより、それぞれ第１の導電層及び結合容量絶縁膜を含む行列状に配置された複数のメモリセルと、第２の導電層からなり同一の行に並ぶ複数のメモリセルを共通に接続する複数のワード線とを形成すると共に、保護ダイオード領域において、保護ダイオード素子の第２導電型拡散層とワード線の端部とを直接に接続する工程（ｉ）とを備えていることを特徴とする。
【００４６】
第２の半導体記憶装置の製造方法によると、メモリセルアレイ領域において、第２の導電層、結合容量絶縁膜及び第１の導電層を行方向にパターニングすることにより、それぞれ第１の導電層及び結合容量絶縁膜を含む行列状に配置された複数のメモリセルと、第２の導電層からなり同一行に並ぶ複数のメモリセルを共通に接続するワード線とを形成すると共に、表面が露出した保護ダイオード領域において、保護ダイオード素子の第２導電型拡散層とワード線の端部とを直接に接続させる。このため、メモリセル形成工程において、ワード線と保護ダイオードとが同時に且つ自己整合的に接続されるため、製造過程に新たな工程を追加することなく、メモリセルの安定した電気的特性を実現できる。また、ワード線形成用の第２の導電層を堆積した後の工程において保護ダイオード素子が機能するため、従来のように配線層を介したワード線と保護ダイオード素子との接続では防ぐことができなかった、コンタクト形成工程の高融点金属膜形成以降から配線層堆積までの間においても、ワード線の帯電によるトンネル絶縁膜へのストレスを抑制することが可能となる。
【００４７】
第２の半導体記憶装置の製造方法において、工程（ｅ）及び工程（ｆ）は、形成された絶縁膜に対してエッチングを行なうことにより、メモリセルアレイ領域において、各第１の導電層の上面を露出し且つ互いに隣接する第１の導電層の間を埋め込むと共に、保護ダイオード領域において、第２導電型拡散層の少なくとも一部を露出する工程であることが好ましい。
【００４８】
また、第２の半導体記憶装置の製造方法において、工程（ｅ）は、形成された絶縁膜に対して、化学機械研磨法により研磨することにより、メモリセルアレイ領域において、各第１の導電層の上面を露出する工程であり、工程（ｆ）及び（ｇ）は、保護ダイオード領域において、結合容量絶縁膜及び絶縁膜に対してエッチングを行なうことにより、第２導電型拡散層の少なくとも一部を露出する工程であることが好ましい。
【００４９】
このようにすると、微細パターンにおいても、メモリセルアレイ領域において互いに隣接する第１の導電層同士の間の領域を絶縁膜で確実に埋め込むことができる。また、保護ダイオード領域においても、保護ダイオード領域の第２導電型拡散層を確実に露出させることが可能となる。従って、メモリセルの間隔を狭めることができると共に、保護ダイオード領域のサイズをも縮小することができる。
【００５０】
本発明に係る第１の半導体記憶装置の駆動方法は、本発明に係る半導体記憶装置のうち、第１導電型ウェル及び第１の第２導電型ウェルは、第１導電型の半導体基板に形成されており、保護ダイオード領域は、第１導電型ウェル及び第１の第２導電型ウェルを内包し且つ第１導電型ウェル及び第１の第２導電型ウェルよりも接合面が深い第２の第２導電型ウェルと、第１の第２導電型ウェルにおける第１の第１導電型拡散層と反対側の上部に形成された第２の第２導電型拡散層と、半導体基板の上部における第２の第２導電型拡散層と隣接して形成された第２の第１導電型拡散層とを有し、保護ダイオード素子は、第１の第２導電型拡散層、第１導電型ウェル、第１の第１導電型拡散層、第１の第２導電型ウェル、第２の第２導電型ウェル、第２の第２導電型拡散層及び第２の第１導電型拡散層により構成された半導体記憶装置を対象とし、ワード線に第１の端子を接続し、第１の第１導電型拡散層に第２の端子を接続し、第２の第２導電型拡散層及び第２の第１導電型拡散層に第３の端子を接続する工程と、第１の端子に正のバイアス電圧を印加する際に、第２の端子及び第３の端子は接地状態とする工程とを備えていることを特徴とする。
【００５１】
第１の半導体記憶装置の駆動方法によると、保護ダイオード領域において深い接合面を持つ第２の第２導電型ウェル中に形成された第１導電型ウェルの電位が安定化するため、メモリセルの書き込み、消去及び読み出しの各動作を安定的に行なうことができる。
【００５２】
第１の半導体記憶装置の駆動方法は、第１の端子に正のバイアス電圧を印加することにより、選択されたメモリセルに対して書き込み動作又は読み出し動作を行なう工程をさらに備えていることが好ましい。
【００５３】
本発明に係る第２の半導体記憶装置の駆動方法は、本発明に係る半導体記憶装置のうち、第１導電型ウェル及び第１の第２導電型ウェルは、第１導電型の半導体基板に形成されており、保護ダイオード領域は、第１導電型ウェル及び第１の第２導電型ウェルを内包し且つ第１導電型ウェル及び第１の第２導電型ウェルよりも接合面が深い第２の第２導電型ウェルと、第１の第２導電型ウェルにおける第１の第１導電型拡散層と反対側の上部に形成された第２の第２導電型拡散層と、半導体基板の上部における第２の第２導電型拡散層と隣接して形成された第２の第１導電型拡散層とを有し、保護ダイオード素子は、第１の第２導電型拡散層、第１導電型ウェル、第１の第１導電型拡散層、第１の第２導電型ウェル、第２の第２導電型ウェル、第２の第２導電型拡散層及び第２の第１導電型拡散層により構成された半導体記憶装置を対象とし、ワード線に第１の端子を接続し、第１の第１導電型拡散層に第２の端子を接続し、第２の第２導電型拡散層及び第２の第１導電型拡散層に第３の端子を接続する工程と、第１の端子に負のバイアス電圧を印加する際に、第２の端子には第１の端子と同一の電圧を印加し、且つ第３の端子は接地状態とする工程とを備えていることを特徴とする。
【００５４】
第２の半導体記憶装置の駆動方法は、第１の端子に負のバイアス電圧を印加することにより、選択されたメモリセルに対して消去動作を行なう工程をさらに備えていることが好ましい。
【００５５】
本発明に係る第３の半導体記憶装置の駆動方法は、本発明に係る半導体記憶装置のうち、第１導電型ウェル及び第１の第２導電型ウェルは、第１導電型の半導体基板に形成されており、保護ダイオード領域は、第１導電型ウェル及び第１の第２導電型ウェルを内包し且つ第１導電型ウェル及び第１の第２導電型ウェルよりも接合面が深い第２の第２導電型ウェルと、第１の第２導電型ウェルと半導体基板との上部で且つ接合部を跨ぐように形成された第２の第２導電型拡散層とを有し、保護ダイオード素子は、第１の第２導電型拡散層、第１導電型ウェル、第１の第１導電型拡散層、第１の第２導電型ウェル、第２の第２導電型ウェル及び第２の第２導電型拡散層により構成された半導体記憶装置を対象とし、ワード線に第１の端子を接続し、第１の第１導電型拡散層に第２の端子を接続し、第２の第２導電型拡散層に第３の端子を接続する工程と、第１の端子に正のバイアス電圧を印加することにより、選択されたメモリセルに対して書き込み動作又は読み出し動作を行なう工程と、第１の端子に負のバイアス電圧を印加することにより、選択されたメモリセルに対して消去動作を行なう工程とを備えていることを特徴とする。
【００５６】
本発明に係る第４の半導体記憶装置の駆動方法は、本発明に係る半導体記憶装置のうち、第１導電型ウェル及び第１の第２導電型ウェルは、第１導電型の半導体基板に形成されており、保護ダイオード領域は、第１導電型ウェル及び第１の第２導電型ウェルを内包し且つ第１導電型ウェル及び第１の第２導電型ウェルよりも接合面が深い第２の第２導電型ウェルと、第１の第１導電型拡散層の上部に形成された第１のシリサイド領域と、第１の第２導電型ウェルと半導体基板との上部で且つ接合部を跨ぐように形成された第２のシリサイド領域とを有し、保護ダイオード素子は、第１の第２導電型拡散層、第１導電型ウェル、第１の第１導電型拡散層、第１のシリサイド領域、第１の第２導電型ウェル、第２の第２導電型ウェル及び第２のシリサイド領域により構成された半導体記憶装置を対象とし、ワード線に第１の端子を接続し、第１のシリサイド領域に第２の端子を接続し、第２のシリサイド領域に第３の端子を接続する工程と、第１の端子に正のバイアス電圧を印加することにより、選択されたメモリセルに対して書き込み動作又は読み出し動作を行なう工程と、第１の端子に負のバイアス電圧を印加することにより、選択されたメモリセルに対して消去動作を行なう工程とを備えていることを特徴とする。
【発明の効果】
【００５７】
本発明に係る半導体記憶装置及びその製造方法によると、ワード線形成用の導電層を堆積した後の工程においても、ワード線の帯電による高電圧の印加からメモリセルを保護することができる。
【発明を実施するための最良の形態】
【００５８】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。第１の実施形態においては、ゲート絶縁膜に電荷蓄積層を有する不揮発性半導体記憶装置を一例として取り上げる。
【００５９】
図１は本発明の第１の実施形態に係る半導体記憶装置の断面構成を示している。図１に示すように、例えばシリコンからなるＰ型ウェル（又はＰ型半導体基板）１の上部には、素子分離絶縁膜２により区画されたメモリセルアレイ領域Ａと保護ダイオード領域Ｂとが形成されている。
【００６０】
メモリセルアレイ領域Ａには、例えば酸化シリコンからなる第１ゲート絶縁膜３、窒化シリコンからなる電荷蓄積層４及び酸化シリコンからなる第２ゲート絶縁膜５が順次形成されてなる、いわゆるＯＮＯ膜５０と、該ＯＮＯ膜５０の上に形成された多結晶シリコン等からなり、ゲート電極を構成する第１導電層１２とを有するＭＯＮＯＳ（metal oxide-nitride-oxide-semiconductor）型メモリセルが行列状に配置されている。
【００６１】
Ｐ型ウェル１の上部における列方向（紙面に垂直な方向）に延びるＯＮＯ膜５０同士の間の領域にはソースドレイン拡散層６が形成され、該ソースドレイン拡散層６と第２導電層１３との間には絶縁膜２１が形成されている。
【００６２】
メモリセルアレイ領域Ａに隣接する保護ダイオード領域Ｂには、Ｐ型ウェル１の上部に形成されたＮ型拡散層９が形成されて、該Ｎ型拡散層９とＰ型ウェル１とから保護ダイオード素子が形成されている。
【００６３】
メモリセルアレイ領域Ａには、メモリセルアレイの行方向に並ぶ複数のメモリセルのゲート電極を共通に接続する例えば多結晶シリコンからなり、ワード線及びゲート電極を構成する第２導電層１３が形成されている。第２導電層１３は保護ダイオード領域Ｂにまで延伸して、保護ダイオード領域ＢにおけるＮ型拡散層９と直接に接続されている。
【００６４】
第１の実施形態によると、第２導電層１３が保護ダイオード領域ＢにおけるＰ型ウェル１内のＮ型拡散層９と直接に接続された後は、製造工程で発生する第２導電層１３の負の帯電は、ＰＮ接合の順方向電圧となる電流パスを持つため、第２導電層１３は絶対値が大きい負の電位とならない。また、製造工程で発生するゲート電極の正の帯電に対しても、ＰＮ接合の逆方向電圧以上の電位となることはなく、逆方向電圧（耐圧）を１０Ｖ程度に制御することにより、高電圧の印加によるＯＮＯ膜５０へのストレス又は該ＯＮＯ膜５０の電荷蓄積層４への電荷の注入を防止又は抑制することができる。
【００６５】
なお、上記の説明は、ゲート電極が第１導電層１２と第２導電層１３との積層膜により構成され、ワード線が第２導電層１３により構成された場合の例である。図２に示すように、ゲート電極及びワード線を第１導電層１２のみで形成した場合においても、上記と同様の効果を得ることができる。このことは、第１の実施形態のみならず、以下の各実施形態においても同様にいえる。
【００６６】
以下、前記のように構成された第１の実施形態に係る半導体記憶装置の製造方法について図面を参照しながら説明する。
【００６７】
まず、図３（ａ）に示すように、Ｐ型ウェル１の上部にシャロウトレンチ分離（Shallow Trench Isolation：ＳＴＩ）構造を持つ素子分離絶縁膜２を選択的に形成する。
【００６８】
次に、図３（ｂ）に示すように、例えば化学気相堆積（Chemical Vapor Deposition：ＣＶＤ）法により、Ｐ型ウェル（又はＰ型半導体基板）１の上に素子分離絶縁膜２を含む全面にわたって、第１ゲート絶縁膜３、電荷蓄積層４、第２ゲート絶縁膜５及び多結晶シリコンからなる第１導電層１２を順次形成する。
【００６９】
次に、図３（ｃ）に示すように、リソグラフィ法によるレジストパターン２０を用いてドライエッチングにより、メモリセルアレイ領域Ａにおける第１導電層１２、第２ゲート絶縁膜５、電荷蓄積層４、第１ゲート絶縁膜３を列方向に且つ短冊状にパターニングする。このとき、保護ダイオード領域Ｂにおいては、Ｐ型ウェル１の上面の少なくとも一部が露出する。
【００７０】
次に、図４（ａ）に示すように、第１導電層１２をマスクとして砒素（Ａｓ）イオン等からなるＮ型不純物イオンをＰ型ウェル１に注入することにより、メモリセルアレイ領域Ａにはソースドレイン拡散層６を形成し、保護ダイオード領域Ｂには保護ダイオード素子を構成するＮ型拡散層９を形成する。
【００７１】
次に、図４（ｂ）に示すように、例えば低圧ＣＶＤ（low pressure CVD）法により、短冊状にパターニングされた第１導電層１２を覆うように、Ｐ型ウェル１の上に酸化シリコンからなる絶縁膜２１を形成する。
【００７２】
次に、図４（ｃ）に示すように、形成された絶縁膜２１に対してドライエッチングによるエッチバックを行なって、メモリセルアレイ領域Ａにおいては、絶縁膜２１から第１導電層１２を露出すると共に、保護ダイオード領域Ｂからは、Ｎ型拡散層９を露出する。
【００７３】
次に、図５に示すように、ＣＶＤ法により、露出された第１導電層１２及びＮ型拡散層９を含めＰ型ウェル１の上すなわちウェハ上の全面に多結晶シリコンからなる第２導電層１３を形成する。続いて、リソグラフィ法により、第２導電層１３の上に行方向（紙面に平行な方向）に延伸する複数の開口パターンを有するレジストパターン（図示せず）を形成し、形成したレジストパターンをマスクとして、行方向に並ぶ複数の第１導電層１２同士が電気的に接続されるように、第２導電層１３及び第１導電層１２をドライエッチングしてワード線を形成する。このとき、ワード線の端部においては、第２導電層１３が保護ダイオード領域Ｂから露出したＮ型拡散層９に直接に接続された状態が維持されるように、第２導電層１３、第１導電層１２、ＯＮＯ膜５０及び絶縁膜２１をパターニングする。
【００７４】
なお、その後の製造工程については、図示は省略するが、ワード線の上方を含む半導体基板の全体にわたって上層の絶縁膜を形成し、その後、上層の絶縁膜の所定の位置に必要なコンタクトホールを形成する。続いて、コンタクトホールの内部を含む上層の絶縁膜上に配線層を形成する。
【００７５】
ここで、製造方法の第１変形例として、図３（ｂ）に示したように、保護ダイオード領域Ｂに、第１ゲート絶縁膜３、電荷蓄積層４及び第２ゲート絶縁膜５からなるＯＮＯ膜５０を形成する代わりに、図６に示すように、少なくともＰ型ウェル１の全面に、一旦ＯＮＯ膜５０を形成した後、形成したＯＮＯ膜５０における保護ダイオード領域Ｂに含まれる部分を選択的に除去する。続いて、保護ダイオード領域Ｂの上に酸化シリコンからなる第３ゲート絶縁膜３１を形成し、その後、第１導電層１２及び第３ゲート絶縁膜３１を形成してもよい。その際、保護ダイオード領域Ｂ上における第３ゲート絶縁膜３１の除去は、図３（ｃ）に示すドライエッチング又は図４（ｂ）に示す絶縁膜２１のドライエッチング時に同時に行なえばよい。このようにすると、図３（ｃ）に示すＯＮＯ膜５０をエッチングする際に、エッチング不足で窒化シリコンからなる電荷蓄積層４が残ってしまい、さらには、その後の図４（ｂ）における絶縁膜２１に対するエッチバックを行なう際にも、エッチングレートの違いから窒化シリコンからなる電荷蓄積層４がエッチングされずに残ってしまい、保護ダイオード領域ＢにおけるＮ型拡散層９を露出できなくなるという事態を回避することができる。
【００７６】
また、製造方法の第２変形例として、図３（ｃ）において、図７に示すように第１導電層１２のみをドライエッチングにより除去し、ＯＮＯ膜５０は残したままでもよい。この場合には、図４（ｃ）において、保護ダイオード領域Ｂにおける絶縁膜２１をドライエッチングによりエッチバックする際に、保護ダイオード領域Ｂ上の第１ゲート絶縁膜３、電荷蓄積層４及び第２ゲート絶縁膜５からなるＯＮＯ膜５０を除去することにより、保護ダイオード領域ＢにおけるＮ型拡散層９を露出することができる。
【００７７】
以上のような製造方法とすることにより、メモリセルアレイ領域Ａにおける第１導電層１２の上面を露出すると同時に、拡散ビット線となるソースドレイン拡散層６の上に絶縁膜２１を埋め込むことができる。さらに、保護ダイオード領域Ｂにおいては、第２導電型拡散層９の上の絶縁膜２１が除去されて、該第２導電型拡散層９を露出することができる。また、ワード線を構成する第２導電層１３を堆積することにより、ワード線と保護ダイオード領域Ｂの第２導電型拡散層９とが自己整合的に且つ直接に接続されると共に、ワード線は第１導電層１２に対しても直接に接続される。
【００７８】
従って、図４（ａ）〜図４（ｃ）に示すメモリセル形成工程において、保護ダイオード領域Ｂにおける第２導電型拡散層９の形成及び該第２導電型拡散層９上の絶縁膜２１の除去を同時に行なえるため、保護ダイオード素子を形成するための新たな工程が不要となる。
【００７９】
以上説明したように、第１の実施形態によると、ワード線を構成する第２導電層１３の端部は、保護ダイオード領域Ｂと直接に接続されているため、ワード線形成用の第２導電層１３を堆積した後の製造工程において保護ダイオード素子が機能し、その後のゲート電極及びワード線の帯電による電荷蓄積層４への電荷の注入及びＯＮＯ膜５０へのストレスを防止することができる。
【００８０】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００８１】
図８は本発明の第２の実施形態に係る半導体記憶装置の断面構成を示している。第２の実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置におけるデバイス仕様及び保護ダイオード素子の構造を変更している。図８において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００８２】
図８に示すように、Ｐ型ウェル１は、例えばＮ型シリコンからなるＮ型半導体基板１４におけるメモリセルアレイ領域Ａ及び保護ダイオード領域Ｂに分かれて形成されている。
【００８３】
Ｎ型半導体基板１４の保護ダイオード領域Ｂには、Ｐ型ウェル１のメモリセルアレイ領域Ａに対して反対側の領域にＮ型ウェル１５がＰ型ウェル１と接して形成されている。さらに、保護ダイオード領域ＢにおけるＰ型ウェル１とＮ型ウェル１５との接合部の上部には、Ｐ型拡散層１６が形成されている。
【００８４】
従って、保護ダイオード領域Ｂには、Ｎ型半導体基板１４に形成され、Ｐ型ウェル１の上部に形成されたＮ型拡散層９と、互いに隣接するＰ型ウェル１及びＮ型ウェル１５と、該Ｐ型ウェル１及びＮ型ウェル１５の接合部に跨がるように形成されたＰ型拡散層１６とによって保護ダイオード素子が構成される。
【００８５】
メモリセルアレイ領域Ａにおいてワード線を構成する第２導電層１３は、保護ダイオード領域Ｂにまで延伸し、保護ダイオード領域ＢにおけるＰ型ウェル１の上部に形成されたＮ型拡散層９と直接に接続されている。
【００８６】
第２の実施形態によると、ワード線となる第２導電層１３が保護ダイオード領域ＢにおけるＰ型ウェル１の上部に形成されたＮ型拡散層９と接続された後は、製造工程で発生するワード線（ゲート電極）に対する負の帯電は、保護ダイオード領域ＢにおけるＰ型ウェル１及びＮ型ウェル１５の上部で且つ接合部を跨ぐように形成されたＰ型拡散層１６とＮ型ウェル１５との接合部分においてＰＮ接合の逆方向電圧を生じさせる。従って、逆方向電圧（耐圧）を１０Ｖ程度に制御することにより、第２導電層１３は逆方向電圧よりも絶対値が大きい負の電位とはならない。
【００８７】
また、製造工程で発生するワード線（ゲート電極）に対する正の帯電においても、保護ダイオード領域ＢにおけるＰ型ウェル１と該Ｐ型ウェル１の上部に形成されたＮ型拡散層９との接合部分でＰＮ接合の逆方向電圧を生じさせる。このため、逆方向電圧（耐圧）を１０Ｖ程度に制御することにより、ワード線は逆方向電圧以上の正の高い電位とはならない。その結果、高電圧の印加によるＯＮＯ膜５０へのストレス又は該ＯＮＯ膜５０の電荷蓄積層４への電荷の注入を抑制することができる。
【００８８】
さらに、第１の実施形態においては、デバイスの動作時にワード線に負の電圧を印加した場合に、ワード線の負の電位の絶対値を上げることはできないが、第２の実施形態によると、ワード線に負の電圧を印加した場合においても、ワード線の負の電位の絶対値を上げることが可能であるため、ワード線に負電圧を印加可能なデバイスを実現できる。
【００８９】
以上説明したように、第２の実施形態によると、ワード線を構成する第２導電層１３の端部は、保護ダイオード領域Ｂと直接に接続されているため、ワード線形成用の第２導電層１３を堆積した後の製造工程において保護ダイオード素子が機能し、その後のゲート電極及びワード線の帯電による電荷蓄積層４への電荷の注入及びＯＮＯ膜５０へのストレスを防止することができる。
【００９０】
また、ワード線に負電圧を印加する場合においても、保護ダイオード素子が機能するため、ワード線に負電圧を印加するデバイス動作が可能となる。
【００９１】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００９２】
図９は本発明の第３の実施形態に係る半導体記憶装置の断面構成を示している。第３の実施形態に係る半導体記憶装置は、第２の実施形態に係る半導体記憶装置の第１変形例である。図９において、図８に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００９３】
図９に示すように、保護ダイオード領域Ｂにおいて互いに隣接するＰ型ウェル１及びＮ型ウェル１５は、例えばＰ型シリコンからなるＰ型半導体基板２２に形成された深いＮ型ウェル１７の上部に形成されている。また、保護ダイオード領域Ｂにおいて、Ｎ型ウェル１５とＰ型半導体基板２２との上部で且つ接合部を跨ぐようにＮ型拡散層１８が形成されている。
【００９４】
従って、保護ダイオード領域Ｂには、Ｐ型半導体基板２２におけるＰ型ウェル１の上部に形成されたＮ型拡散層９と、互いに隣接するＰ型ウェル１及びＮ型ウェル１５と、該Ｐ型ウェル１及びＮ型ウェル１５に跨がるように形成されたＰ型拡散層１６と、深いＮ型ウェル１７と、Ｎ型ウェル１５及びＰ型半導体基板２２の接合部に跨がるように形成されたＮ型拡散層１８とによって保護ダイオード素子が構成される。
【００９５】
第３の実施形態においては、ワード線となる第２導電層１３が保護ダイオード領域ＢにおけるＰ型ウェル１の上部に形成されたＮ型拡散層９と接続された後は、製造工程で発生するワード線（ゲート電極）に対する負の帯電は、保護ダイオード領域ＢにおけるＰ型ウェル１及びＮ型ウェル１５の上部で且つ接合部を跨ぐように形成されたＰ型拡散層１６とＮ型ウェル１５との接合部分においてＰＮ接合の逆方向電圧を生じさせる。従って、逆方向電圧（耐圧）を１０Ｖ程度に制御することにより、第２導電層１３は逆方向電圧よりも絶対値が大きい負の電位とはならない。
【００９６】
また、製造工程で発生するワード線（ゲート電極）に対する正の帯電は、保護ダイオード領域ＢにおけるＰ型ウェル１と該Ｐ型ウェル１の上部に形成されたＮ型拡散層９との接合部分と、保護ダイオード領域ＢにおけるＮ型ウェル１５とＰ型半導体基板２２との接合部に跨ぐように形成されたＮ型拡散層１８とＰ型半導体基板２２との接合部分の２箇所においてＰＮ接合の逆方向電圧を生じさせる。このため、逆方向電圧（耐圧）を１０Ｖ程度に制御することにより、ワード線は逆方向電圧以上の正の高い電位とはならない。その結果、高電圧の印加によるＯＮＯ膜５０へのストレス又は該ＯＮＯ膜５０の電荷蓄積層４への電荷の注入を抑制することができる。
【００９７】
他の変形例として、図１０に示すように、保護ダイオード領域Ｂにおいて、Ｐ型ウェル１とＮ型ウェル１５とに跨がるように形成されたＰ型拡散層１６の上部と、Ｎ型ウェル１５とＰ型半導体基板２２とに跨がるように形成されたＮ型拡散層１８の上部とに、チタン（Ｔｉ）、コバルト（Ｃｏ）又はニッケル（Ｎｉ）等の金属とシリコンとの金属化合物からなる第１のシリサイド領域１９Ａ及び第２のシリサイド領域１９Ｂをそれぞれ形成してもよい。このようにすると、Ｐ型拡散層１６及びＮ型拡散層１８を低抵抗化できるため、製造工程においてワード線（ゲート電極）が正又は負に帯電して、ワード線に保護ダイオード素子の逆方向電圧以上の絶対値を持つ電圧が印加された場合に、印加された電圧により発生した電流は、Ｐ型半導体基板２２に容易に流れるようになる。このため、ＯＮＯ膜５０へのストレス又は該ＯＮＯ膜５０の電荷蓄積層４への電荷の注入をより確実に抑制することが可能となる。
【００９８】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【００９９】
図１１は本発明の第４の実施形態に係る半導体記憶装置の断面構成を示している。第４の実施形態に係る半導体記憶装置は、第２の実施形態に係る半導体記憶装置の第２変形例である。図１１において、図８に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１００】
図１１に示すように、保護ダイオード領域Ｂにおいて互いに隣接するＰ型ウェル１及びＮ型ウェル１５は、Ｐ型シリコンからなるＰ型半導体基板２２に形成された深いＮ型ウェル１７の上部に形成されている。また、保護ダイオード領域Ｂにおいて、Ｐ型拡散層１６の上部と、Ｎ型ウェル１５とＰ型半導体基板２２との接合部分の上部とには、それぞれＴｉシリサイド等からなる第１のシリサイド領域１９Ａ及び第２のシリサイド領域１９Ｂが形成されている。
【０１０１】
従って、保護ダイオード領域Ｂには、Ｐ型半導体基板２２におけるＰ型ウェル１の上部に形成されたＮ型拡散層９と、互いに隣接するＰ型ウェル１及びＮ型ウェル１５と、該Ｐ型ウェル１及びＮ型ウェル１５に跨がるように形成されたＰ型拡散層１６及び第１のシリサイド領域１９Ａと、深いＮ型ウェル１７と、Ｎ型ウェル１５及びＰ型半導体基板２２の接合部に跨がるように形成された第２のシリサイド領域１９Ｂとによって保護ダイオード素子が構成される。
【０１０２】
第４の実施形態においては、ワード線となる第２導電層１３が保護ダイオード領域ＢにおけるＰ型ウェル１の上部に形成されたＮ型拡散層９と接続された後は、製造工程で発生するワード線（ゲート電極）に対する負の帯電は、保護ダイオード領域ＢにおけるＰ型ウェル１及びＮ型ウェル１５の上部で且つ接合部を跨ぐように形成されたＰ型拡散層１６とＮ型ウェル１５との接合部分においてＰＮ接合の逆方向電圧を生じさせる。従って、逆方向電圧（耐圧）を１０Ｖ程度に制御することにより、第２導電層１３は逆方向電圧よりも絶対値が大きいの負の電位とはならない。
【０１０３】
また、製造工程で発生するワード線（ゲート電極）に対する正の帯電は、保護ダイオード領域ＢにおけるＰ型ウェル１と該Ｐ型ウェル１の上部に形成されたＮ型拡散層９との接合部分においてＰＮ接合の逆方向電圧を生じさせる。このため、逆方向電圧（耐圧）を１０Ｖ程度に制御することにより、ワード線は逆方向電圧以上の正の高い電位とはならない。その結果、高電圧の印加によるＯＮＯ膜５０へのストレス又は該ＯＮＯ膜５０の電荷蓄積層４への電荷の注入を抑制することができる。
【０１０４】
さらに、ワード線に正の高電圧が印加された場合に、第４の実施形態は第３の実施形態と比べて、高電圧による電流がＰ型半導体基板２２に流れるまでに逆方向電圧となる箇所が１箇所のみであるため、耐圧の制御が容易で且つデバイス動作が安定するという効果を有する。
【０１０５】
（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。
【０１０６】
図１２は本発明の第５の実施形態に係る半導体記憶装置の断面構成を示している。第５の実施形態に係る半導体記憶装置は、第３の実施形態に係る半導体記憶装置の第１変形例である。図１２において、図９に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１０７】
図１２に示すように、保護ダイオード領域Ｂにおいて、Ｎ型ウェル１５におけるＰ型拡散層１６の反対側の上端部にはＮ型拡散層４０が形成され、さらに、Ｐ型半導体基板２２におけるＮ型拡散層４０に対してＰ型拡散層１６の反対側の上端部には、Ｐ型拡散層４１が形成されている。ここで、Ｎ型拡散層４０とＰ型拡散層４１との接合部分は、Ｎ型ウェル１５とＰ型半導体基板２２との接合部分とほぼ一致している。
【０１０８】
従って、保護ダイオード領域Ｂには、Ｐ型半導体基板２２におけるＰ型ウェル１の上部に形成されたＮ型拡散層９と、互いに隣接するＰ型ウェル１及びＮ型ウェル１５と、該Ｐ型ウェル１及びＮ型ウェル１５に跨がるように形成されたＰ型拡散層１６と、深いＮ型ウェル１７と、Ｎ型ウェル１５におけるＰ型拡散層１６と反対側の上端部に形成されたＮ型拡散層４０と、Ｐ型半導体基板２２におけるＮ型拡散層４０に対してＰ型拡散層１６と反対側の上端部に形成されたＰ型拡散層４１とによって保護ダイオード素子が構成される。
【０１０９】
第５の実施形態においては、ワード線となる第２導電層１３が保護ダイオード領域ＢにおけるＰ型ウェル１の上部に形成されたＮ型拡散層９と接続された後は、製造工程で発生するワード線（ゲート電極）に対する負の帯電は、保護ダイオード領域ＢにおけるＰ型ウェル１及びＮ型ウェル１５の上部で且つ接合部を跨ぐように形成されたＰ型拡散層１６とＮ型ウェル１５との接合部分においてＰＮ接合の逆方向電圧を生じさせる。従って、逆方向電圧（耐圧）を１０Ｖ程度に制御することにより、第２導電層１３は逆方向電圧よりも絶対値が大きいの負の電位とはならない。
【０１１０】
また、製造工程で発生するワード線（ゲート電極）に対する正の帯電は、保護ダイオード領域ＢにおけるＰ型ウェル１と該Ｐ型ウェル１の上部に形成されたＮ型拡散層９との接合部分と、保護ダイオード領域ＢにおけるＮ型ウェル１５の上部に形成されたＮ型拡散層４０とＰ型半導体基板２２の上部に形成されたＰ型拡散層４１との接合部分との２箇所においてＰＮ接合の逆方向電圧を生じさせる。このため、逆方向電圧（耐圧）を１０Ｖ程度に制御することにより、ワード線は逆方向電圧以上の正の高い電位とはならない。その結果、高電圧の印加によるＯＮＯ膜５０へのストレス又は該ＯＮＯ膜５０の電荷蓄積層４への電荷の注入を抑制することができる。
【０１１１】
ところで、図９に示した第３の実施形態に係る半導体記憶装置の場合、Ｎ型拡散層１８とＰ型半導体基板２２とのＰＮ接合部は、Ｎ型拡散層１８を形成した後に高温熱処理が施され、Ｎ型拡散層１８からＮ型不純物が拡散する場合に、Ｎ型拡散層１８とＰ型半導体基板２２とのＰＮ接合付近におけるＰ型不純物濃度が低くなるため、耐圧を１０Ｖ程度に低く制御することが困難となるおそれがある。このとき、製造工程においてワード線が正に帯電して、Ｐ型ウェル１と該Ｐ型ウェル１内のＮ型拡散層９とのＰＮ接合が１０Ｖ程度でクランプしたとする。しかしながら、Ｎ型拡散層１８とＰ型半導体基板２２とのＰＮ接合は耐圧が高いためにクランプせず、Ｐ型ウェル１が充電される結果、ワード線の電位は１０Ｖ以上にまで上昇してしまう場合がある。
【０１１２】
第５の実施形態においては、Ｐ型半導体基板２２に形成され、Ｎ型拡散層４０と接合部を有するＰ型拡散層４１の不純物濃度をＰ型ウェル１よりも高くすることができるため、上記の問題を回避することができる。
【０１１３】
具体的には、Ｐ型拡散層４１の不純物濃度をＰ型ウェル１よりも高くすると、Ｎ型拡散層４０とＰ型拡散層４１とのＰＮ接合の耐圧を第３の実施形態に係るＮ型拡散層１８とＰ型半導体基板２２とのＰＮ接合の耐圧よりも大幅に低く設定することができる。その結果、上記のような問題を生じることがない、実用的な耐圧を持つ保護ダイオード素子を得ることができる。また、Ｎ型拡散層４０とＰ型拡散層４１とのＰＮ接合の耐圧を大幅に低く設定することができるため、ワード線が正に帯電した場合の逆方向電圧（耐圧）をＰ型ウェル１と該Ｐ型ウェル１に形成されたＮ型拡散層９とのＰＮ接合の耐圧のみで制御することが可能となる。
【０１１４】
また、一変形例として、図１３に示すように、保護ダイオード領域Ｂにおいて、Ｐ型ウェル１とＮ型ウェル１５とに跨がるように形成されたＰ型拡散層１６の上部と、互いに隣接するＮ型拡散層４０及びＰ型拡散層４１の上部とに、第４の実施形態と同様に第１のシリサイド領域１９Ａ及び第２のシリサイド領域１９Ｂをそれぞれ形成してもよい。このようにすると、ワード線が正に帯電した場合の逆方向電圧（耐圧）を、Ｐ型ウェル１と該Ｐ型ウェル１内のＮ型拡散層９とのＰＮ接合の耐圧のみで制御することが、より容易となり且つデバイス動作が安定する。
【０１１５】
（第６の実施形態）
以下、本発明の第６の実施形態について図面を参照しながら説明する。
【０１１６】
図１４は本発明の第６の実施形態に係る半導体記憶装置の断面構成を示している。図１４において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。第６の実施形態に係る半導体記憶装置は、第１〜第５の実施形態に係る半導体記憶装置と比べて微細化を可能にする構造を有している。
【０１１７】
ところで、図４（ｃ）に示したように、第１の実施形態に係る半導体記憶装置の製造方法においては、Ｐ型ウェル１を覆う絶縁膜２１をドライエッチングによりエッチバックすることにより、メモリセルアレイ領域Ａにおける第１導電膜１２を露出すると共に、保護ダイオード領域ＢにおけるＮ型拡散層９を露出している。このとき、メモリセルアレイ領域Ａにおいては、互いに隣接するメモリセルを構成する第１導電層１２同士の間は絶縁膜２１で埋め込まれている必要がある。仮に、第１導電層１２同士の間の領域に絶縁膜２１が埋め込まれていないとすると、第２導電層１３がソースドレイン拡散層６と電気的に接続するおそれがあるため、メモリセルを正常に動作させることができない。通常、図４（ｃ）を含む製造方法の場合は、絶縁膜２１は低圧ＣＶＤ法で形成されるが、微細化が進むとメモリセル同士の間隔が小さくなるため、低圧ＣＶＤ法では第１導電層１２の間の領域を完全に埋め込むことができなくおそれがある。
【０１１８】
また、図４（ｃ）に示す工程において、保護ダイオード領域ＢにおけるＮ型拡散層９の表面に絶縁膜２１が残った状態となると、第２導電層１３がＮ型拡散層９と接続されない状態となるため、保護ダイオード素子が機能しなくなるおそれがある。微細化が進むと、保護ダイオード領域Ｂのサイズの縮小が求められる。このため、低圧ＣＶＤ法で絶縁膜２１を堆積した後に、エッチングにより絶縁膜２１をエッチバックすると、ＯＮＯ膜５０及び第１導電層１２の側面上に形成される絶縁膜２１からなるサイドウォールがＮ型拡散層９を覆ってしまい、前述したような第２導電層１３とＮ型拡散層９が接続できない状態となるおそれがある。
【０１１９】
そこで、第６の実施形態においては、本発明の特徴を有し且つ微細化が可能な半導体記憶装置及びその製造方法を説明する。
【０１２０】
図１４に示すように、Ｐ型ウェル１の上部における列方向に延びるＯＮＯ膜５０同士の間の領域にはソースドレイン拡散層６が形成され、該ソースドレイン拡散層６と第２導電層１３との間には、上面が平坦化されたソースドレイン拡散層上絶縁膜３３（以下、絶縁膜３３と略称する。）が形成されている。第６の実施形態の特徴として、該絶縁膜３３は、メモリセルアレイ領域Ａにのみに形成され、保護ダイオード領域Ｂには形成されない。
【０１２１】
メモリセルアレイ領域Ａに隣接する保護ダイオード領域Ｂには、第１の実施形態と同様に、Ｐ型ウェル１の上部に形成されたＮ型拡散層９が形成されて、該Ｎ型拡散層９とＰ型ウェル１とから保護ダイオード素子が形成されている。また、Ｎ型拡散層９の側端部上には、第１ゲート絶縁膜３、電荷蓄積層４及び第２ゲート絶縁膜からなるＯＮＯ膜５０に代えて、酸化シリコンからなる第３ゲート絶縁膜３１が形成されている。
【０１２２】
メモリセルアレイ領域Ａには、メモリセルアレイの行方向に並ぶ複数のメモリセルのゲート電極を共通に接続する例えば多結晶シリコンからなり、ワード線及びゲート電極を構成する第２導電層１３が形成されている。第２導電層１３は保護ダイオード領域Ｂにまで延伸して、保護ダイオード領域ＢにおけるＮ型拡散層９と直接に接続されている。
【０１２３】
第６の実施形態によると、第１の実施形態と同様に、製造工程においてＯＮＯ膜５０へのストレス又は該ＯＮＯ膜５０の電荷蓄積層４への電荷の注入を抑制することができる。その上、保護ダイオード領域ＢにおけるＮ型拡散層９の上には、サイドウォール状の絶縁膜が形成されないことから、保護ダイオード領域Ｂのサイズを縮小することができるため、半導体記憶装置の微細化が可能となる。
【０１２４】
以下、前記のように構成された半導体記憶装置の製造方法について図面を参照しながら説明する。
【０１２５】
まず、図１５（ａ）に示すように、Ｐ型ウェル（又はＰ型半導体基板）１の上部にＳＴＩ構造を持つ素子分離絶縁膜２を選択的に形成する。
【０１２６】
次に、図１５（ｂ）に示すように、例えばＣＶＤ法により、Ｐ型ウェル１の上に素子分離絶縁膜２を含む全面にわたって、第１ゲート絶縁膜３、電荷蓄積層４及び第２ゲート絶縁膜５を順次形成してＯＮＯ膜５０を形成する。その後、形成されたＯＮＯ膜５０における保護ダイオード領域Ｂに含まれる部分を選択的に除去する。続いて、保護ダイオード領域Ｂに露出したＰ型ウェル１及び素子分離絶縁膜２の上に第３ゲート絶縁膜３１を選択的に形成する。続いて、メモリセルアレイ領域Ａ及び保護ダイオード領域Ｂの上に全面にわたって多結晶シリコンからなる第１導電層１２及び窒化シリコンからなるゲート電極加工用絶縁膜３２を順次形成する。
【０１２７】
次に、図１５（ｃ）に示すように、リソグラフィ法及びエッチング法により、メモリセルアレイ領域Ａにおいては、ゲート電極加工用絶縁膜３２を列方向に且つ短冊状にパターニングすると共に、保護ダイオード領域Ｂにおいては、ゲート電極加工用絶縁膜３２におけるＰ型ウェル１の上側部分を除去する。その後、パターニングされたゲート電極加工用絶縁膜３２をマスクとして、第１導電層１２及びその下側の第１ゲート絶縁膜３、電荷蓄積層４、第２ゲート絶縁膜５からなるＯＮＯ膜５０、及び第３ゲート絶縁膜３１をドライエッチングによりパターニングする。
【０１２８】
次に、図１６（ａ）に示すように、ゲート電極加工用絶縁膜３２をマスクとして砒素（Ａｓ）等のＮ型不純物をＰ型ウェル１に注入して、メモリセルアレイ領域ＡにはＮ型のソースドレイン領域６を形成し、保護ダイオード領域Ｂには保護ダイオード素子を構成するＮ型拡散層９を形成する。
【０１２９】
次に、図１６（ｂ）に示すように、例えば高密度プラズマＣＶＤ（High Density Plasma CVD）法により、酸化シリコンからなる絶縁膜３３を、Ｐ型ウェル１の全面にゲート電極加工用絶縁膜３２を覆うように形成する。
【０１３０】
次に、図１６（ｃ）に示すように、化学機械研磨（Chemical Mechanical Polish：ＣＭＰ）法により、絶縁膜３３をゲート電極加工用絶縁膜３２が露出するまで研磨し、その後、ゲート電極加工用絶縁膜３２を熱リン酸等を用いたウェットエッチングによって除去する。
【０１３１】
次に、図１６（ｄ）に示すように、リソグラフィ法により、保護ダイオード領域ＢにおけるＮ型拡散層９の上側部分に開口部を持つ第１のレジストパターン３４を形成する。続いて、形成した第１のレジストパターン３４をマスクとして、保護ダイオード領域Ｂにおける絶縁膜３３をドライエッチングすることにより、保護ダイオード領域ＢからＮ型拡散層９を露出する。
【０１３２】
次に、図１７（ａ）に示すように、第１のレジストパターン３４を除去した後、ＣＶＤ法により、露出された第１導電層１２及びＮ型拡散層９を含めＰ型ウェル１の上すなわちウェハ上の全面に、多結晶シリコンからなる第２導電層１３を堆積する。これにより、保護ダイオード領域Ｂにおいて、第２導電層１３がＮ型拡散層９と直接に接続される。
【０１３３】
次に、図１７（ｂ）に示すように、第２導電層１３の上に行方向に延伸する複数の開口パターンを持つ第２のレジストパターン３５を形成する。続いて、形成した第２のレジストパターン３５をマスクとして、行方向に並ぶ複数の第１導電層１２同士が電気的に接続されるように、第２導電層１３及び第１導電層１２をドライエッチングしてワード線を形成する。このとき、ワード線の端部においては、第２導電層１３が保護ダイオード領域Ｂから露出したＮ型拡散層９に直接に接続された状態を維持するように、第２導電層１３、第１導電層１２、ＯＮＯ膜５０及び絶縁膜３３をパターニングする。
【０１３４】
ここで、第１変形例として、図１８に示すように、図１５（ｂ）に示す工程において保護ダイオード領域Ｂに第３ゲート絶縁膜を形成する代わりに、保護ダイオード領域ＢからＯＮＯ膜５０を除去せずに、該ＯＮＯ膜５０を残したまま、第１導電層１２及びゲート電極加工用絶縁膜３２を形成してもよい。第１変形例の場合には、保護ダイオード領域Ｂに残るＯＮＯ膜５０は、図１５（ｃ）に示す工程におけるドライエッチング、又は図１６（ｄ）に示す工程におけるドライエッチングの際に同時に除去することにより、保護ダイオード領域ＢにおけるＮ型拡散層９を露出することが可能となる。
【０１３５】
また、第２変形例として、図１９に示すように、図１５（ｃ）に示す工程において第１導電層１２のみをドライエッチングにより除去し、メモリセル領域ＡにおいてはＯＮＯ膜５０を残した状態とし、保護ダイオード領域Ｂにおいては第３ゲート絶縁膜３１を残した状態としてもよい。第２の変形例の場合には、図１６（ｄ）において、保護ダイオード領域Ｂにおける絶縁膜３３をドライエッチングにより除去する際に、第３ゲート絶縁膜３１をも連続して除去することにより、保護ダイオード領域ＢにおけるＮ型拡散層９を露出することが可能となる。
【０１３６】
なお、第６の実施形態においては、図１６（ｂ）において、高密度プラズマＣＶＤ法を用いることにより、低圧ＣＶＤ法を用いた場合よりも高アスペクト比となる領域への絶縁膜３３の埋め込みをより確実に行なえるようにしている。しかしながら、高密度プラズマＣＶＤ法により絶縁膜を形成した場合は、成膜直後の絶縁膜の形状が低圧ＣＶＤ法の場合のように下地膜の形状を反映した形状とはならない。すなわち、ゲート電極加工用絶縁膜３２上に形成される絶縁膜３３の膜厚は、メモリセル同士の間及び保護ダイオード領域ＢにおけるＰ型ウェル１上に形成される絶縁膜３３の膜厚よりも小さくなる。
【０１３７】
従って、第１の実施形態の図４（ｃ）の工程に示したように、保護ダイオード領域Ｂに形成された絶縁膜３３をエッチングにより除去し、且つメモリセルアレイ領域Ａにおける第１導電層１２をも露出させようとすると、メモリセル同士の間に形成された絶縁膜３３も同時に除去されてしまう。
【０１３８】
そこで、第６の実施形態においては、図１６（ｃ）に示すように、ＣＭＰ法を用いて第１導電層１２上の絶縁膜３３を除去している。その後は、図１６（ｄ）に示すように、第２のレジストパターン３４を用いたエッチングにより、メモリセルアレイ領域Ａにおけるメモリセル同士の間の絶縁膜３３を残しながら、保護ダイオード領域Ｂにおける絶縁膜３３を確実に除去することができる。
【０１３９】
以上説明したように、第６の実施形態に係る半導体記憶装置の製造方法によると、図１４に示すように、ワード線を構成する第２導電層１３は、保護ダイオード素子を構成するＰ型拡散層９と直接に接続されているため、ワード線形成用の第２の導電層１３を堆積した後の工程において保護ダイオード素子が機能する。このため、第２導電層１３を堆積した後は、ＯＮＯ膜５０へのストレスを抑制することができる。さらに、メモリセル同士の間の間隔を縮小することができると共に、保護ダイオード領域Ｂのサイズをも縮小できる。
【０１４０】
なお、第６の実施形態においても、保護ダイオード領域Ｂの構成は、第２〜第５の各実施形態のいずれかと同様の構成を採ってもよい。これは、以下の第７の実施形態及び第８の実施形態においても同様である。
【０１４１】
（第７の実施形態）
以下、本発明の第７の実施形態について図面を参照しながら説明する。
【０１４２】
図２０は本発明の第７の実施形態に係る浮遊ゲート電極型メモリセルを有する半導体記憶装置の断面構成を示している。図２０において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１４３】
前述した第１〜第６の各実施形態においては、メモリセルとして、いずれもゲート絶縁膜５０を構成する電荷蓄積層４にシリコン窒化膜を用いたＭＯＮＯＳ型を説明した。しかしながら、本発明は、ＭＯＮＯＳ型メモリセルに限定されず、電荷蓄積層に例えば多結晶シリコンを用いた浮遊ゲート電極型メモリセルに対しても適用可能である。そこで、第７の実施形態においては、浮遊ゲート電極型メモリセルを用いた半導体記憶装置装置とその製造方法について説明する。
【０１４４】
図２０に示すように、メモリセルアレイ領域Ａにおいて、浮遊ゲート電極型メモリセルは、Ｐ型ウェル１と第１導電層１２との間にトンネル絶縁膜としてのトンネル酸化膜３６が形成され、また、第１導電層１２と第２導電層１３との間に結合容量絶縁膜３７が形成されている。これにより、第１導電層１２は結合容量絶縁膜３７を介して第２導電層１３と容量結合する結果、第１導電層１２は浮遊ゲート電極として機能する。
【０１４５】
また、第１〜第６の実施形態と同様に、保護ダイオード領域Ｂには、Ｐ型ウェル１の上部に形成されたＮ型拡散層９とＰ型ウェル１とによって保護ダイオード素子が構成されている。ここで、メモリセルアレイ領域Ａには、メモリセルアレイの行方向に並ぶ複数のメモリセルのゲート電極を共通に接続する第２導電層１３からなるワード線が形成されている。ワード線となる第２導電層１３は保護ダイオード領域Ｂにまで延伸し、保護ダイオード領域ＢにおけるＰ型ウェル１の上部に形成されたＮ型拡散層９と直接に接続されている。
【０１４６】
第７の実施形態によると、第１〜第６の実施形態と同様に、製造工程においてゲート絶縁膜（トンネル酸化膜３６）へのストレスを抑制することができる。
【０１４７】
以下、前記のように構成された半導体記憶装置の製造方法について図面を参照しながら説明する。
【０１４８】
まず、図２１（ａ）に示すように、Ｐ型ウェル（又はＰ型半導体基板）１の上部にＳＴＩ構造を持つ素子分離絶縁膜２を選択的に形成する。
【０１４９】
次に、図２１（ｂ）に示すように、例えば熱酸化法又はＣＶＤ法により、Ｐ型ウェル１の上に素子分離絶縁膜２を含む全面にわたって、酸化シリコンからなるトンネル酸化膜３６を形成する。続いて、形成したトンネル酸化膜３６の上に、ＣＶＤ法により多結晶シリコンからなる第１導電層１２を形成する。
【０１５０】
次に、図２１（ｃ）に示すように、リソグラフィ法により形成された第１のレジストパターン４２を用いて、ドライエッチングにより、メモリセルアレイ領域Ａに形成された第１導電層１２に対して列方向に且つ短冊状にパターニングすると共に、保護ダイオード領域Ｂに形成された第１導電層１２の少なくとも一部を除去する。
【０１５１】
次に、図２２（ａ）に示すように、第１のレジストパターン４２を除去した後、第１導電層１２をマスクとして砒素（Ａｓ）等のＮ型不純物をＰ型ウェル１に注入して、メモリセルアレイ領域ＡにはＮ型のソースドレイン領域６を形成し、保護ダイオード領域Ｂには保護ダイオード素子を構成するＮ型拡散層９を形成する。
【０１５２】
次に、図２２（ｂ）に示すように、例えば低圧ＣＶＤ法により、短冊状にパターニングされた第１導電層１２を覆うように、トンネル酸化膜３６の上に酸化シリコンからなる絶縁膜２１を形成する。
【０１５３】
次に、図２２（ｃ）に示すように、形成された絶縁膜２１に対してドライエッチングによるエッチバックを行なって、メモリセルアレイ領域Ａにおいては絶縁膜２１から第１導電層１２を露出させると共に、保護ダイオード領域ＢにおいてはＮ型拡散層９を露出する。
【０１５４】
次に、図２３（ａ）に示すように、ＣＶＤ法により、露出された第１導電層１２及びＮ型拡散層９を含めＰ型ウェル１すなわちウェハの全面にＯＮＯ膜構造を有する結合容量絶縁膜３７を形成する。
【０１５５】
次に、図２３（ｂ）に示すように、リソグラフィ法により、保護ダイオード領域Ｂの結合容量絶縁膜３７を露出する開口パターンを有する第２のレジストパターン４３を形成し、形成した第２のレジストパターン４３をマスクとして、ドライエッチングにより、保護ダイオード領域Ｂから結合容量絶縁膜３７を除去する。これにより、保護ダイオード領域ＢのＮ型拡散層９が露出する。
【０１５６】
次に、図２３（ｃ）に示すように、第２のレジストパターン４３を除去した後、ＣＶＤ法により、結合容量絶縁膜３７及び露出されたＮ型拡散層９を含めＰ型ウェル１の上すなわちウェハ上の全面に多結晶シリコンからなる第２導電層１３を形成する。続いて、リソグラフィ法により、第２導電層１３の上に行方向に延伸する複数の開口パターンを有する第３のレジストパターン（図示せず）を形成し、形成した第３のレジストパターンをマスクとして、行方向に並ぶ複数の第１導電層１２同士が同一電位となるように、第２導電層１３、結合容量絶縁膜３７及び第１導電層１２をドライエッチングしてワード線を形成する。このとき、ワード線の端部においては、第２導電層１３が保護ダイオード領域Ｂから露出したＮ型拡散層９に直接に接続された状態を維持するように、第２導電層１３、結合容量絶縁膜３７、第１導電層１２及び絶縁膜２１をパターニングする。
【０１５７】
以上説明したように、第７の実施形態に係る半導体記憶装置の製造方法によると、図２０に示すように、浮遊ゲート電極型メモリセルにおいても、ワード線形成用の第２の導電層１３を堆積した後の工程において保護ダイオード素子が機能する。このため、第２の導電層１３を堆積した後は、トンネル酸化膜３６及び結合容量絶縁膜３７へのストレスを抑制することができる。
【０１５８】
（第８の実施形態）
以下、本発明の第８の実施形態について図面を参照しながら説明する。
【０１５９】
図２４は本発明の第８の実施形態に係る浮遊ゲート電極型メモリセルを有する半導体記憶装置の断面構成を示している。図２４において、図１及び図２０に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１６０】
第８の実施形態は、第７の実施形態と同様に浮遊ゲート電極型メモリセルを有し、さらに第７の実施形態に係る半導体記憶装置よりも微細化が可能な半導体記憶装置とその製造方法について説明する。
【０１６１】
第８の実施形態に係る半導体記憶装置は、第７の実施形態と同様に、メモリセルアレイ領域Ａにおいて浮遊ゲート電極型メモリセルを有している。浮遊ゲート電極型メモリセルは、Ｐ型ウェル１の上に、トンネル酸化膜３６、第１導電層１２、結合容量絶縁膜３７及び第２導電層１３からなる積層構造を持つ。第１導電層１２は第２導電層１３と容量結合絶縁膜３７を介して容量結合し、浮遊ゲート電極として機能する。
【０１６２】
また、微細化を可能とするため、第６の実施形態と同様に、ソースドレイン拡散層上絶縁膜（絶縁膜）３３は、メモリセルアレイ領域Ａにのみに形成されており、保護ダイオード領域Ｂには形成されていない。
【０１６３】
保護ダイオード領域Ｂには、Ｐ型ウェル１の上部に形成されたＮ型拡散層９とＰ型ウェル１とによって保護ダイオード素子が構成されている。ここで、メモリセルアレイ領域Ａには、メモリセルアレイの行方向に並ぶ複数のメモリセルのゲート電極を共通に接続する第２導電層１３からなるワード線が形成されている。ワード線となる第２導電層１３は保護ダイオード領域Ｂにまで延伸し、保護ダイオード領域ＢにおけるＰ型ウェル１の上部に形成されたＮ型拡散層９と直接に接続されている。
【０１６４】
第８の実施形態によると、第１〜第７の実施形態と同様に、製造工程においてゲート絶縁膜（トンネル酸化膜３６）へのストレスを抑制することができる。また、図２４に示す構造により、第６の実施形態と同様に、保護ダイオード領域Ｂにサイドウォール状の絶縁膜が形成されないことから、保護ダイオード領域Ｂのサイズを縮小することができるため、半導体記憶装置の微細化が可能となる。
【０１６５】
以下、前記のように構成された半導体記憶装置の製造方法について図面を参照しながら説明する。
【０１６６】
まず、図２５（ａ）に示すように、Ｐ型ウェル１（又はＰ型半導体基板）の上部にＳＴＩ構造を持つ素子分離絶縁膜２を選択的に形成する。
【０１６７】
次に、図２５（ｂ）に示すように、例えば熱酸化法又はＣＶＤ法により、Ｐ型ウェル１の上に素子分離絶縁膜２を含む全面にわたって、酸化シリコンからなるトンネル酸化膜３６を形成する。続いて、形成したトンネル酸化膜３６の上に、ＣＶＤ法により多結晶シリコンからなる第１導電層１２及び窒化シリコンからなるゲート電極加工用絶縁膜３２を順次を形成する。
【０１６８】
次に、図２５（ｃ）に示すように、リソグラフィ法及びエッチング法により、メモリセルアレイ領域Ａにおいては、ゲート電極加工用絶縁膜３２を列方向に且つ短冊状にパターニングすると共に、保護ダイオード領域Ｂにおいては、ゲート電極加工用絶縁膜３２におけるＰ型ウェル１の上側部分を除去する。その後、パターニングされたゲート電極加工用絶縁膜３２をマスクとして、第１導電層１２をドライエッチングによりパターニングする。
【０１６９】
次に、図２６（ａ）に示すように、ゲート電極加工用絶縁膜３２をマスクとして砒素（Ａｓ）等のＮ型不純物をＰ型ウェル１に注入して、メモリセルアレイ領域ＡにはＮ型のソースドレイン領域６を形成し、保護ダイオード領域Ｂには保護ダイオード素子を構成するＮ型拡散層９を形成する。
【０１７０】
次に、図２６（ｂ）に示すように、例えば高密度プラズマＣＶＤ法により、酸化シリコンからなるソースドレイン拡散層上絶縁膜（絶縁膜）３３を、Ｐ型ウェル１の全面にゲート電極加工用絶縁膜３２を覆うように形成する。
【０１７１】
次に、図２６（ｃ）に示すように、化学機械研磨（ＣＭＰ）法により、絶縁膜３３をゲート電極加工用絶縁膜３２が露出するまで研磨し、その後、ゲート電極加工用絶縁膜３２を熱リン酸等を用いたウェットエッチングによって除去する。
【０１７２】
次に、図２６（ｄ）に示すように、ＣＶＤ法により、露出された第１導電層１２及び絶縁膜３３を含めＰ型ウェル１すなわちウェハの全面にＯＮＯ膜構造を有する結合容量絶縁膜３７を形成する。
【０１７３】
次に、図２７（ａ）に示すように、リソグラフィ法により、保護ダイオード領域ＢにおけるＮ型拡散層９の上側部分に開口部を持つ第１のレジストパターン３４を形成する。続いて、形成した第１のレジストパターン３４をマスクとして、保護ダイオード領域Ｂにおける結合容量絶縁膜３７、絶縁膜３３及びトンネル酸化膜３６をドライエッチングすることにより、保護ダイオード領域ＢからＮ型拡散層９を露出する。
【０１７４】
次に、図２７（ｂ）に示すように、第１のレジストパターン３４を除去した後、ＣＶＤ法により、露出されたＮ型拡散層９を含めＰ型ウェル１の上すなわちウェハ上の全面に、多結晶シリコンからなる第２導電層１３を堆積する。これにより、保護ダイオード領域Ｂにおいて、第２導電層１３がＮ型拡散層９と直接に接続される。
【０１７５】
次に、図２７（ｃ）に示すように、第２導電層１３の上に行方向に延伸する複数の開口パターンを持つ第２のレジストパターン３５を形成する。続いて、形成した第２のレジストパターン３５をマスクとして、行方向に並ぶ複数の第１導電層１２同士が同一電位となるように、第２導電層１３、結合容量絶縁膜３７及び及び第１導電層１２をドライエッチングしてワード線を形成する。このとき、ワード線の端部においては、第２導電層１３が保護ダイオード領域Ｂから露出したＮ型拡散層９に直接に接続された状態を維持するように、第２導電層１３、結合容量絶縁膜３７、第１導電層１２及び絶縁膜３３をパターニングする。
【０１７６】
以上説明したように、第８の実施形態に係る半導体記憶装置の製造方法によると、図２４に示すように、浮遊ゲート電極型メモリセルにおいても、ワード線を構成する第２導電層１３は、保護ダイオード素子を構成するＰ型拡散層９と直接に接続されているため、ワード線形成用の第２の導電層１３を堆積した後の工程において保護ダイオード素子が機能する。このため、第２導電層１３を堆積した後は、トンネル酸化膜３６及び結合容量絶縁膜３７へのストレスを抑制することができる。さらに、第６の実施形態と同様に、メモリセル同士の間の間隔を縮小することができると共に、保護ダイオード領域Ｂのサイズをも縮小できる。
【０１７７】
（第９の実施形態）
以下、本発明の第９の実施形態について図面を参照しながら説明する。
【０１７８】
第９の実施形態においては、第３〜第５及び第７の各実施形態で説明した半導体記憶装置に関し、メモリセルに対する書き込み動作、消去動作及び読み出し動作時の駆動方法を説明する。特に、本発明に係る保護ダイオード領域に形成した保護ダイオード素子の場合、複数のＰＮ接合が存在するため、ＰＮ接合ごとのノードが不安定な電位とならないように、各ノードの電位を適切に印加する必要がある。
【０１７９】
図２８は第５の実施形態に示した半導体記憶装置において、メモリセルを動作させる場合に必要な端子の構成を示している。ＶＧは、ワード線及びゲート電極を構成する第２導電層１３と接続されたゲート端子であり、各メモリセルと接続されたワード線の電位を制御する。ＶＷ１は、保護ダイオード領域ＢにおけるＰ型ウェル１及びＮ型ウェル１の上部で且つ接合部に跨がるように形成されたＰ型拡散層１６と接続された第１のウェル端子であり、Ｐ型ウェル１の電位を制御する。ＶＷ２は、保護ダイオード領域ＢにおけるＰ型拡散層４０及びＮ型拡散層４１と接続された第２のウェル端子であり、深いＮ型ウェル１７、Ｎ型ウェル１５及びＰ型半導体基板２２の電位を制御する。
【０１８０】
図２９は第３の実施形態に示した半導体記憶装置において、メモリセルを動作させる場合に必要な端子の構成を示している。ＶＧは、図２８と同様に、第２導電層１３と接続されたゲート端子であり、各メモリセルのワード線の電位を制御する。ＶＷ１は、保護ダイオード領域ＢのＰ型拡散層１６と接続された第１のウェル端子であり、Ｐ型ウェル１の電位を制御する。ＶＷ２は、保護ダイオード領域ＢのＮ型拡散層１８と接続された第２のウェル端子であり、深いＮ型ウェル１７、Ｎ型ウェル１５及びＰ型半導体基板２２の電位を制御する。
【０１８１】
図３０は第４の実施形態に示した半導体記憶装置において、メモリセルを動作させる場合に必要な端子の構成を示している。ＶＧは、図２８と同様に、第２導電層１３と接続されたゲート端子であり、メモリセルのワード線の電位を制御する。ＶＷ１は、保護ダイオード領域ＢのＰ型拡散層１６と第１シリサイド領域１９Ａを介して接続された第１のウェル端子であり、Ｐ型ウェル１の電位を制御する。ＶＷ２は、第２シリサイド領域１９Ｂを介して保護ダイオード領域ＢのＮ型ウェル１５とＰ型半導体基板２２とに接続された第２のウェル端子であり、深いＮ型ウェル１７、Ｎ型ウェル１５及びＰ型半導体基板２２の電位を制御する。
【０１８２】
このように、図２８、図２９及び図３０のいずれにおいても、ゲート端子ＶＧはメモリセルのワード線の電位を制御し、第１のウェル端子ＶＷ１はＰ型ウェル１の電位を制御し、第２のウェル端子ＶＷ２は深いＮ型ウェル１７、Ｎ型ウェル１５及びＰ型半導体基板２２の電位を制御する端子である。
【０１８３】
図３１は本発明に係る半導体記憶装置におけるメモリセルアレイ領域Ａと保護ダイオード領域Ｂとを模式的に示している。ここで、第１のウェル端子ＶＷ１及び第２のウェル端子端子ＶＷ２は、図２８、図２９及び図３０とそれぞれ対応しており、他の符号も図２８、図２９又は図３０と対応している。また、図２８、図２９及び図３０に示すゲート端子ＶＧは、図３１において各ワード線と接続された第１のゲート端子ＶＧ１、第２のゲート端子ＶＧ２及び第３のゲート端子ＶＧ３と対応する。また、ビット線端子ＶＢＬ１〜ＶＢＬ４は各ソースドレイン拡散層６と接続された端子である。
【０１８４】
［表１］に書き込み動作、消去動作及び読み出し動作時における各端子のバイアス条件を示す。いずれも図３１に示した選択セルＣに対して、書き込み動作及び読み出し動作を行なう。消去動作は選択されたソースドレイン拡散層と接続されたすべてのメモリセルに対して行なわれる。
【０１８５】
なお、ここでは、ＭＯＮＯＳ型メモリセルを想定した動作を示しており、書き込み動作はＣＨＥ（Channel Hot Electron）により電子を電荷蓄積層４に注入し、消去動作はＢＴＢＴ（Band To Band Tunneling）電流によりホールを電荷蓄積層４に注入することにより行なう。
【０１８６】
【表１】
2007189204.tif 000003
【０１８７】
（書き込み動作）
まず、書き込み動作について説明する。
【０１８８】
書き込み動作は、所定の１ビット、すなわち一のメモリセルに対して行なう必要があるため、選択セルＣと接続されたワード線にのみ、正の高電圧を印加する。ここでは、選択ワード線と接続された第２のゲート端子ＶＧ２に９Ｖの電圧を印加する。非選択ワード線と接続された第１のゲート端子ＶＧ１及び第２のゲート端子ＶＧ３は接地状態（０Ｖ）とする。第１のウェル端子ＶＷ１及び第２のウェル端子ＶＷ２は、接地状態とすることにより、保護ダイオード領域ＢにおけるＰ型ウェル１、深いＮ型ウェル１７、Ｎ型ウェル１５及びＰ型半導体基板２２を０Ｖの電位とする。このとき、保護ダイオード領域ＢにおけるＮ型拡散層９とＰ型ウェル１とのＰＮ接合には、第２のゲート端子ＶＧ２と第１のウェル端子ＶＷ１の電位差が逆方向に印加された状態にある。しかしながら、Ｎ型拡散層９とＰ型ウェル１とのＰＮ接合の耐圧が１０Ｖ程度に設定されていることから、第２のゲート端子ＶＧ２と第１のウェル端子ＶＷ１との電圧差が９Ｖであれば、該ＰＮ接合がクランプすることなく、常にＰ型ウェル１は０Ｖを保った状態となる。
【０１８９】
仮に、第１のウェル端子ＶＷ１を接地状態とせずに開放状態とした場合は、保護ダイオード領域ＢのＰ型ウェル１が不安定な電位となって、選択ワード線の電位の立ち上がりが遅れるおそれがあるため、書き込み速度の低下を招くことにもなる。また、第１のウェル端子ＶＷ１を正電位に固定すると、第２のウェル端子ＶＷ２と順方向電圧となることから、保護ダイオード領域Ｂの各ウェル電位が不安定になるため望ましくない。これとは逆に、第１のウェル端子ＶＷ１を負電圧に固定すると、ワード線との電位差が大きくなるため、保護ダイオード領域ＢにおけるＮ型拡散層９とＰ型ウェル１とのＰＮ接合との耐圧を高く設定する必要がある。しかしながら、このようにすると、製造中にワード線が受ける帯電による電圧を高くすることになり、電荷蓄積層４への電荷の注入やゲート絶縁膜へのストレスを助長することになる。従って、第１のウェル端子ＶＷ１は開放状態とせずに、第２のウェル端子ＶＷ２と同一電位の接地状態にする必要がある。
【０１９０】
（消去動作）
次に、消去動作について説明する。
【０１９１】
消去動作は、複数ビットを同時に消去する必要がある。本実施形態においては、一のソースドレイン拡散層６と接続されたすべてのメモリセルが消去されるように、全ワード線に絶対値が大きい負の電圧を印加する。ここでは、全ワード線のゲート端子ＶＧ１〜ＶＧ３に−５Ｖを印加する。第１のウェル端子ＶＷ１には各ゲート端子ＶＧ１〜ＶＧ３と同一の−５Ｖを印加する。第２のウェル端子ＶＷ２は接地状態として、保護ダイオード領域Ｂにおける深いＮ型ウェル１７、Ｎ型ウェル１５及びＰ型半導体基板２２を０Ｖとする。このとき、保護ダイオード領域ＢにおけるＰ型ウェル１とＮ型ウェル１５との電位差は、保護ダイオード領域におけるＰ型拡散層１６とＮ型ウェル１５とのＰＮ接合に対して逆方向電圧となり、且つ耐圧がこの電位差以上に大きく設定されているため、ワード線の負電位がより降下することはない。
【０１９２】
仮に、第１のウェル端子ＶＷ１をワード線と同一の−５Ｖに設定しない場合は、保護ダイオード領域ＢのＰ型ウェル１が不安定な電位となることにより、選択ワード線の電位の立ち上がりが遅れるおそれがあるため、消去速度が低下することにもなる。従って、第１のウェル端子ＶＷ１はワード線と同一電位にする必要がある。
【０１９３】
（読み出し動作）
次に、読み出し動作について説明する。
【０１９４】
読み出し動作は、所定の１ビット、すなわち一のメモリセルに対して行なう必要があるため、選択セルＣと接続されたワード線にのみ正の電圧を印加する。ここでは、選択ワード線と接続された第２のゲート端子ＶＧ２に４Ｖの電圧を印加する。非選択ワード線と接続された第１のゲートの端子ＶＧ１及び第３のゲート端子ＶＧ３は接地状態（０Ｖ）とする。また、第１のウェル端子ＶＷ１及び第２のウェル端子ＶＷ２は、書き込み動作時と同様に接地状態として、保護ダイオード領域ＢにおけるＰ型ウェル１、深いＮ型ウェル１７、Ｎ型ウェル１５及びＰ型半導体基板２２を０Ｖとする。このとき、保護ダイオード領域ＢにおけるＮ型拡散層９とＰ型ウェル１とのＰＮ接合には、第２のゲート端子ＶＧ２と第１のウェル端子ＶＷ１との電位差が逆方向に印加された状態にある。しかしながら、前述した書き込み動作時にＰＮ接合がクランプしないように設定されていれば、読み出し動作はそれ以下の電位差であるため問題は生じない。
【０１９５】
仮に、第１のウェル端子ＶＷ１を接地状態とせずに開放状態とした場合は、書き込み動作時と同様に、保護ダイオード領域ＢにおけるＰ型ウェル１が不安定な電位となることから、選択ワード線の電位の立ち上がりが遅れるおそれがあるため、書き込み速度の低下を招くことにもなる。従って、第１のウェル端子ＶＷ１は開放状態とせずに、所定の電位を印加しておく必要がある。
【０１９６】
なお、第９の実施形態においては、ＭＯＮＯＳ型メモリセルについて説明したが、第７の実施形態又は第８の実施形態に示す浮遊ゲート電極型メモリセルを用いる場合であっても、書き込み動作等の各動作において、ワード線への印加電圧の極性はＭＯＮＯＳ型メモリセルと同等であることから、第１のウェル端子ＶＷ１及び第２のウェル端子ＶＷ２に印加する電位は第９の実施形態と同等とすればよい。このとき、書き込み動作はＣＨＥ（Channel Hot Electron）によって電子を電荷蓄積層に注入して行ない、消去動作はＦ−Ｎ（Fowler-Nordheim）電流によって電子を電荷蓄積層から除去することにより行なう。
【０１９７】
以上のように、第９の実施形態に係る半導体記憶装置の駆動方法によると、各ノードの電位を安定に保つことができるため、メモリセルに対する書き込み動作、消去動作及び読み出し動作を安定して行なうことが可能となる。
【０１９８】
なお、上述した第１〜９の各実施形態においてはＭＯＮＯＳ型の不揮発性半導体記憶装置又は浮遊ゲート電極型の不揮発性半導体記憶装置を例として挙げたが、これに限定されない。
【産業上の利用可能性】
【０１９９】
本発明に係る半導体記憶装置及びその製造方法は、高融点金属を含むコンタクトの形成工程から配線層となる導電膜を堆積するまでの間においても、ゲート電極の帯電による高電圧の印加からメモリセルを保護することを可能とし、特に、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置等に有用である。
【図面の簡単な説明】
【０２００】
【図１】本発明の第１の実施形態に係る半導体記憶装置を示す断面図である。
【図２】本発明の第１の実施形態の一変形例に係る半導体記憶装置を示す断面図である。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図４】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図５】本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す一工程の断面図である。
【図６】本発明の第１の実施形態に係る半導体記憶装置の製造方法の第１変形例を示す一工程の断面図である。
【図７】本発明の第１の実施形態に係る半導体記憶装置の製造方法の第２変形例を示す一工程の断面図である。
【図８】本発明の第２の実施形態に係る半導体記憶装置を示す断面図である。
【図９】本発明の第３の実施形態に係る半導体記憶装置を示す断面図である。
【図１０】本発明の第３の実施形態の他の変形例に係る半導体記憶装置の断面図である。
【図１１】本発明の第４の実施形態に係る半導体記憶装置を示す断面図である。
【図１２】本発明の第５の実施形態に係る半導体記憶装置を示す断面図である。
【図１３】本発明の第５の実施形態の一変形例に係る半導体記憶装置の断面図である。
【図１４】本発明の第６の実施形態に係る半導体記憶装置を示す断面図である。
【図１５】（ａ）〜（ｃ）は本発明の第６の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図１６】（ａ）〜（ｄ）は本発明の第６の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図１７】（ａ）及び（ｂ）は本発明の第６の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図１８】本発明の第６の実施形態に係る半導体記憶装置の製造方法の第１変形例を示す一工程の断面図である。
【図１９】本発明の第６の実施形態に係る半導体記憶装置の製造方法の第２変形例を示す一工程の断面図である。
【図２０】本発明の第７の実施形態に係る半導体記憶装置を示す断面図である。
【図２１】（ａ）〜（ｃ）は本発明の第７の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図２２】（ａ）〜（ｃ）は本発明の第７の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図２３】（ａ）〜（ｃ）は本発明の第７の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図２４】本発明の第８の実施形態に係る半導体記憶装置を示す断面図である。
【図２５】（ａ）〜（ｃ）は本発明の第８の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図２６】（ａ）〜（ｄ）は本発明の第８の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図２７】（ａ）〜（ｃ）は本発明の第８の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図２８】本発明の第９の実施形態に係る半導体記憶装置の駆動方法を示し、本発明の第５の実施形態に係る半導体記憶装置のメモリセルを動作させる場合の端子の構成を示す断面模式図である。
【図２９】本発明の第９の実施形態に係る半導体記憶装置の駆動方法を示し、本発明の第３の実施形態に係る半導体記憶装置のメモリセルを動作させる場合の端子の構成を示す断面模式図である。
【図３０】本発明の第９の実施形態に係る半導体記憶装置の駆動方法を示し、本発明の第４の実施形態に係る半導体記憶装置のメモリセルを動作させる場合の端子の構成を示す断面模式図である。
【図３１】本発明の第９の実施形態に係る半導体記憶装置の駆動方法において、半導体記憶装置のメモリセルを動作させる場合の端子の構成を示す平面模式図である。
【図３２】従来の半導体記憶装置を示す断面図である。
【符号の説明】
【０２０１】
１      Ｐ型ウェル又はＰ型半導体基板
２      素子分離絶縁膜
３      第１ゲート絶縁膜
４      電荷蓄積層
５      第２ゲート絶縁膜
６      ソースドレイン拡散層
９      Ｎ型拡散層
１２    第１導電層
１３    第２導電層（ワード線）
１４    Ｎ型半導体基板
１５    Ｎ型ウェル
１６    Ｐ型拡散層
１７    深いＮ型ウェル
１８    Ｎ型拡散層
１９Ａ  第１のシリサイド領域
１９Ｂ  第２のシリサイド領域
２０    レジスト
２１    絶縁膜
３１    第３ゲート絶縁膜
３２    ゲート電極加工用絶縁膜
３３    ソースドレイン拡散層上絶縁膜（絶縁膜）
３４    第１のレジストパターン
３５    第２のレジストパターン
３６    トンネル酸化膜（トンネル絶縁膜）
３７    結合容量絶縁膜
４０    Ｎ型拡散層
４１    Ｐ型拡散層
４２    第１のレジストパターン
４３    第２のレジストパターン
５０    ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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