(57)【要約】【課題】  電気光学装置のソース線を駆動するソースドライバ側だけでは得ることができない多階調化を実現するための電気光学装置の駆動方法等を提供する。【解決手段】  第１〜第ｎ（ｎは２以上の整数）のゲート線と、第１〜第ｎのソース線と、各画素が第ｊ（１≦ｊ≦ｎ、ｊは整数）のゲート線及び第ｊのソース線により特定される第１〜第ｎの画素とを含む電気光学装置の駆動方法であって、１水平走査期間をｎ分割した選択期間の１つである第ｋ（１≦ｋ≦ｎ、ｋは整数）の選択期間内の第１の期間に、第ｋのソース線に対応した階調データの上位ビットデータに基づいて生成された第１及び第２の階調電圧のいずれかを、前記第１〜第ｎのソース線に供給し、前記第１の期間後の第２の期間に前記第１〜第ｎのソース線を短絡し、前記第ｋの選択期間に選択された第ｋの画素に、前記第１〜第ｎのソース線が短絡された後の第ｋのソース線の電圧を供給する。【選択図】      図３
2007233051.tif 000002
【特許請求の範囲】
【請求項１】
第１〜第ｎ（ｎは２以上の整数）のゲート線と、
第１〜第ｎのソース線と、
各画素が第ｊ（１≦ｊ≦ｎ、ｊは整数）のゲート線及び第ｊのソース線により特定される第１〜第ｎの画素とを含む電気光学装置の駆動方法であって、
１水平走査期間をｎ分割した選択期間の１つである第ｋ（１≦ｋ≦ｎ、ｋは整数）の選択期間内の第１の期間に、第ｋのソース線に対応した階調データの上位ビットデータに基づいて生成された第１及び第２の階調電圧のいずれかを、前記第１〜第ｎのソース線に供給し、
前記第１の期間後の第２の期間に前記第１〜第ｎのソース線を短絡し、
前記第ｋの選択期間に選択された第ｋの画素に、前記第１〜第ｎのソース線が短絡された後の第ｋのソース線の電圧を供給することを特徴とする電気光学装置の駆動方法。
【請求項２】
請求項１において、
前記階調データの下位ビット数がｑ（ｑは自然数）である場合に、ｎが２ｑであることを特徴とする電気光学装置の駆動方法。
【請求項３】
請求項１又は２において、
前記階調データの上位ビット数がｐ（ｐは自然数）、下位ビット数がｑ（ｑは自然数）ビットである場合に、
前記第１の階調電圧が、前記階調データの上位ｐビットの上位ビットデータにより表される第１の階調値に対応した階調電圧であり、
前記第２の階調電圧が、前記第１の階調値と隣り合った第２の階調値に対応した階調電圧であることを特徴とする電気光学装置の駆動方法。
【請求項４】
請求項３において、
前記第１の階調電圧が、前記上位ビットデータに対応した階調電圧であり、
前記第２の階調電圧が、前記上位ビットデータをインクリメントしたデータ又は該上位ビットデータをデクリメントしたデータに対応した階調電圧であることを特徴とする電気光学装置の駆動方法。
【請求項５】
第１〜第ｎ（ｎは２以上の整数）のゲート線と、
第１〜第ｎのソース線と、
各画素が第ｊ（１≦ｊ≦ｎ、ｊは整数）のゲート線及び第ｊのソース線により特定される第１〜第ｎの画素とを含む電気光学装置の前記第１〜第ｎのソース線を駆動するためのソースドライバであって、
各出力バッファが、（ｐ＋ｑ）（ｐ、ｑは自然数）ビットの階調データに基づいて各ソース線を駆動するための第１〜第ｎの出力バッファと、
各出力スイッチが、各出力バッファと各ソース線とを電気的に接続又は遮断するための第１〜第ｎの出力スイッチと、
第１〜第ｎのソース線を短絡するためのソース線短絡回路とを含み、
１水平走査期間をｎ分割した選択期間の１つである第ｋの選択期間内の第１の期間に、
第ｋ（１≦ｋ≦ｎ、ｋは整数）の出力バッファが、
第ｋの出力スイッチにより第ｋの出力バッファと第ｋのソース線とを電気的に接続した状態で、第ｋのソース線に対応した階調データの上位ｐビットのデータに基づいて生成された第１及び第２の階調電圧のいずれかに基づいて第ｋのソース線を駆動し、
前記第１の期間後の第２の期間に、
前記ソース線短絡回路が、
各出力スイッチにより各出力バッファと各ソース線とを電気的に遮断した状態で、前記第１〜第ｎのソース線を短絡し、
前記第１〜第ｎのソース線が短絡された後の第ｋのソース線の電圧が、前記第ｋの選択期間に選択された第ｋの画素に供給されることを特徴とするソースドライバ。
【請求項６】
第１〜第ｎ（ｎは２以上の整数）のゲート線と、
第１〜第ｎのソース線と、
各画素が第ｊ（１≦ｊ≦ｎ、ｊは整数）のゲート線及び第ｊのソース線により特定される第１〜第ｎの画素と、
各出力スイッチが、ソースドライバの各出力バッファと各ソース線とを電気的に接続又は遮断するための第１〜第ｎの出力スイッチとを含む電気光学装置の前記第１〜第ｎのソース線を駆動するためのソースドライバであって、
各出力バッファが、（ｐ＋ｑ）（ｐ、ｑは自然数）ビットの階調データに基づいて各ソース線を駆動するための第１〜第ｎの出力バッファと、
第１〜第ｎのソース線を短絡するためのソース線短絡回路とを含み、
１水平走査期間をｎ分割した選択期間の１つである第ｋの選択期間内の第１の期間に、
第ｋ（１≦ｋ≦ｎ、ｋは整数）の出力バッファが、
第ｋの出力スイッチにより第ｋの出力バッファと第ｋのソース線とを電気的に接続した状態で、第ｋのソース線に対応した階調データの上位ｐビットのデータに基づいて生成された第１及び第２の階調電圧のいずれかに基づいて前記第１〜第ｎのソース線を駆動し、
前記第１の期間後の第２の期間に、
前記ソース線短絡回路が、
各出力スイッチにより各出力バッファと各ソース線とを電気的に遮断した状態で、前記第１〜第ｎのソース線を短絡し、
前記第１〜第ｎのソース線が短絡された後の第ｋのソース線の電圧が、前記第ｋの選択期間に選択された第ｋの画素に供給されることを特徴とするソースドライバ。
【請求項７】
第１〜第ｎ（ｎは２以上の整数）のゲート線と、
第１〜第ｎのソース線と、
各画素が第ｊ（１≦ｊ≦ｎ、ｊは整数）のゲート線及び第ｊのソース線により特定される第１〜第ｎの画素と、
第１〜第ｎのソース線を短絡するためのソース線短絡回路とを含む電気光学装置の前記第１〜第ｎのソース線を駆動するためのソースドライバであって、
各出力バッファが、（ｐ＋ｑ）（ｐ、ｑは自然数）ビットの階調データに基づいて各ソース線を駆動するための第１〜第ｎの出力バッファと、
各出力スイッチが、ソースドライバの各出力バッファと各ソース線とを電気的に接続又は遮断するための第１〜第ｎの出力スイッチとを含み、
１水平走査期間をｎ分割した選択期間の１つである第ｋの選択期間内の第１の期間に、
第ｋ（１≦ｋ≦ｎ、ｋは整数）の出力バッファが、
第ｋの出力スイッチにより第ｋの出力バッファと第ｋのソース線とを電気的に接続した状態で、第ｋのソース線に対応した階調データの上位ｐビットのデータに基づいて生成された第１及び第２の階調電圧のいずれかに基づいて前記第１〜第ｎのソース線を駆動し、
前記第１の期間後の第２の期間に、
前記ソース線短絡回路が、
各出力スイッチにより各出力バッファと各ソース線とを電気的に遮断した状態で、前記第１〜第ｎのソース線を短絡し、
前記第１〜第ｎのソース線が短絡された後の第ｋのソース線の電圧が前記第ｋの選択期間に選択された第ｋの画素に供給されることを特徴とするソースドライバ。
【請求項８】
請求項５乃至７のいずれかにおいて、
前記第１の階調電圧が、前記階調データの上位ｐビットの上位ビットデータに対応した階調電圧であり、
前記第２の階調電圧が、前記上位ビットデータをインクリメントしたデータ又は該上位ビットデータをデクリメントしたデータに対応した階調電圧であることを特徴とするソースドライバ。
【請求項９】
第１〜第ｎ（ｎは２以上の整数）のゲート線と、
第１〜第ｎのソース線と、
各画素が第ｊ（１≦ｊ≦ｎ、ｊは整数）のゲート線及び第ｊのソース線により特定される第１〜第ｎの画素と、
各出力バッファが、（ｐ＋ｑ）（ｐ、ｑは自然数）ビットの階調データに基づいて各ソース線を駆動するための第１〜第ｎの出力バッファと、
各出力スイッチが、各出力バッファと各ソース線とを電気的に接続又は遮断するための第１〜第ｎの出力スイッチと、
第１〜第ｎのソース線を短絡するためのソース線短絡回路とを含み、
１水平走査期間をｎ分割した選択期間の１つである第ｋの選択期間内の第１の期間に、
第ｋ（１≦ｋ≦ｎ、ｋは整数）の出力バッファが、
第ｋの出力スイッチにより第ｋの出力バッファと第ｋのソース線とを電気的に接続した状態で、第ｋのソース線に対応した階調データの上位ｐビットのデータに基づいて生成された第１及び第２の階調電圧のいずれかに基づいて前記第１〜第ｎのソース線を駆動し、
前記第１の期間後の第２の期間に、
前記ソース線短絡回路が、
各出力スイッチにより各出力バッファと各ソース線とを電気的に遮断した状態で、前記第１〜第ｎのソース線を短絡し、
前記第１〜第ｎのソース線が短絡された後の第ｋのソース線の電圧を前記第ｋの選択期間に選択された第ｋの画素に供給することを特徴とする電気光学装置。
【請求項１０】
請求項９において、
前記第１の階調電圧が、前記階調データの上位ｐビットの上位ビットデータに対応した階調電圧であり、
前記第２の階調電圧が、前記上位ビットデータをインクリメントしたデータ又は該上位ビットデータをデクリメントしたデータに対応した階調電圧であることを特徴とする電気光学装置。
【請求項１１】
請求項９又は１０記載の電気光学装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置の駆動方法、ソースドライバ、電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
従来より、携帯電話機等の電子機器に用いられる液晶パネル（電気光学装置）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）等のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
【０００３】
単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易であるという利点がある反面、多色化や動画表示が難しいという不利点がある。一方、アクティブマトリクス方式は、多色化や動画表示に適しているという利点がある反面、低消費電力化が難しいという不利点がある。
【０００４】
そして、近年、携帯電話機等の携帯型電子機器では、高品質な画像の提供のために、多階調化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきた。
【０００５】
ところで、多階調化を実現するためには、階調特性に合わせて、より多くの種類の階調電圧を生成する必要がある。これまで、特許文献１に開示されているように、液晶パネルのソース線を駆動するソースドライバにおいて、２つの電源電圧間を抵抗分割して得られた複数の基準電圧の中からソース線毎に階調データに基づいて１つの基準電圧を選択し、この基準電圧を階調電圧としてソース線が駆動されていた。
【特許文献１】特開２００５−１０２７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示されているように、２つの電源電圧間を抵抗分割する場合、階調数が多くなればなるほど、隣接する階調電圧間のレベル差が小さくなる。そのため、ソースドライバを構成する素子の精度に依存して、隣接する階調電圧間のレベル差が決定されてしまう。従って、生成可能な階調数が決まってしまう。
【０００７】
即ち、ソースドライバ側で階調電圧を生成する場合、生成可能な最大階調数にも限界があるという問題がある。
【０００８】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、電気光学装置のソース線を駆動するソースドライバ側だけでは得ることができない多階調化を実現するための電気光学装置の駆動方法、ソースドライバ、電気光学装置及び電子機器を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明は、
第１〜第ｎ（ｎは２以上の整数）のゲート線と、
第１〜第ｎのソース線と、
各画素が第ｊ（１≦ｊ≦ｎ、ｊは整数）のゲート線及び第ｊのソース線により特定される第１〜第ｎの画素とを含む電気光学装置の駆動方法であって、
１水平走査期間をｎ分割した選択期間の１つである第ｋ（１≦ｋ≦ｎ、ｋは整数）の選択期間内の第１の期間に、第ｋのソース線に対応した階調データの上位ビットデータに基づいて生成された第１及び第２の階調電圧のいずれかを、前記第１〜第ｎのソース線に供給し、
前記第１の期間後の第２の期間に前記第１〜第ｎのソース線を短絡し、
前記第ｋの選択期間に選択された第ｋの画素に、前記第１〜第ｎのソース線が短絡された後の第ｋのソース線の電圧を供給することを特徴とする電気光学装置の駆動方法。
【００１０】
本発明に係る電気光学装置の駆動方法では、
前記階調データの下位ビット数がｑ（ｑは自然数）である場合に、ｎが２ｑであってもよい。
【００１１】
上記のいずれかの発明によれば、電気光学装置のソース線を駆動するソースドライバ側で生成される階調数より多くの種類の階調値に対応した階調電圧を画素電極に供給することができるようになるので、これまで以上に多階調の画像表示が可能となる。
【００１２】
本発明に係る電気光学装置の駆動方法では、
前記階調データの上位ビット数がｐ（ｐは自然数）、下位ビット数がｑ（ｑは自然数）ビットである場合に、
前記第１の階調電圧が、前記階調データの上位ｐビットの上位ビットデータにより表される第１の階調値に対応した階調電圧であり、
前記第２の階調電圧が、前記第１の階調値と隣り合った第２の階調値に対応した階調電圧であってもよい。
【００１３】
本発明に係る電気光学装置の駆動方法では、
前記第１の階調電圧が、前記上位ビットデータに対応した階調電圧であり、
前記第２の階調電圧が、前記上位ビットデータをインクリメントしたデータ又は該上位ビットデータをデクリメントしたデータに対応した階調電圧であってもよい。
【００１４】
上記のいずれかの発明によれば、簡素な構成で、ソースドライバ側で用意する階調値が少なくする一方、より多くの種類の階調値を用いた階調表示が可能となる。
【００１５】
また本発明は、
第１〜第ｎ（ｎは２以上の整数）のゲート線と、
第１〜第ｎのソース線と、
各画素が第ｊ（１≦ｊ≦ｎ、ｊは整数）のゲート線及び第ｊのソース線により特定される第１〜第ｎの画素とを含む電気光学装置の前記第１〜第ｎのソース線を駆動するためのソースドライバであって、
各出力バッファが、（ｐ＋ｑ）（ｐ、ｑは自然数）ビットの階調データに基づいて各ソース線を駆動するための第１〜第ｎの出力バッファと、
各出力スイッチが、各出力バッファと各ソース線とを電気的に接続又は遮断するための第１〜第ｎの出力スイッチと、
第１〜第ｎのソース線を短絡するためのソース線短絡回路とを含み、
１水平走査期間をｎ分割した選択期間の１つである第ｋの選択期間内の第１の期間に、
第ｋ（１≦ｋ≦ｎ、ｋは整数）の出力バッファが、
第ｋの出力スイッチにより第ｋの出力バッファと第ｋのソース線とを電気的に接続した状態で、第ｋのソース線に対応した階調データの上位ｐビットのデータに基づいて生成された第１及び第２の階調電圧のいずれかに基づいて第ｋのソース線を駆動し、
前記第１の期間後の第２の期間に、
前記ソース線短絡回路が、
各出力スイッチにより各出力バッファと各ソース線とを電気的に遮断した状態で、前記第１〜第ｎのソース線を短絡し、
前記第１〜第ｎのソース線が短絡された後の第ｋのソース線の電圧が、前記第ｋの選択期間に選択された第ｋの画素に供給されるソースドライバに関係する。
【００１６】
また本発明は、
第１〜第ｎ（ｎは２以上の整数）のゲート線と、
第１〜第ｎのソース線と、
各画素が第ｊ（１≦ｊ≦ｎ、ｊは整数）のゲート線及び第ｊのソース線により特定される第１〜第ｎの画素と、
各出力スイッチが、ソースドライバの各出力バッファと各ソース線とを電気的に接続又は遮断するための第１〜第ｎの出力スイッチとを含む電気光学装置の前記第１〜第ｎのソース線を駆動するためのソースドライバであって、
各出力バッファが、（ｐ＋ｑ）（ｐ、ｑは自然数）ビットの階調データに基づいて各ソース線を駆動するための第１〜第ｎの出力バッファと、
第１〜第ｎのソース線を短絡するためのソース線短絡回路とを含み、
１水平走査期間をｎ分割した選択期間の１つである第ｋの選択期間内の第１の期間に、
第ｋ（１≦ｋ≦ｎ、ｋは整数）の出力バッファが、
第ｋの出力スイッチにより第ｋの出力バッファと第ｋのソース線とを電気的に接続した状態で、第ｋのソース線に対応した階調データの上位ｐビットのデータに基づいて生成された第１及び第２の階調電圧のいずれかに基づいて前記第１〜第ｎのソース線を駆動し、
前記第１の期間後の第２の期間に、
前記ソース線短絡回路が、
各出力スイッチにより各出力バッファと各ソース線とを電気的に遮断した状態で、前記第１〜第ｎのソース線を短絡し、
前記第１〜第ｎのソース線が短絡された後の第ｋのソース線の電圧が、前記第ｋの選択期間に選択された第ｋの画素に供給されるソースドライバに関係する。
【００１７】
また本発明は、
第１〜第ｎ（ｎは２以上の整数）のゲート線と、
第１〜第ｎのソース線と、
各画素が第ｊ（１≦ｊ≦ｎ、ｊは整数）のゲート線及び第ｊのソース線により特定される第１〜第ｎの画素と、
第１〜第ｎのソース線を短絡するためのソース線短絡回路とを含む電気光学装置の前記第１〜第ｎのソース線を駆動するためのソースドライバであって、
各出力バッファが、（ｐ＋ｑ）（ｐ、ｑは自然数）ビットの階調データに基づいて各ソース線を駆動するための第１〜第ｎの出力バッファと、
各出力スイッチが、ソースドライバの各出力バッファと各ソース線とを電気的に接続又は遮断するための第１〜第ｎの出力スイッチとを含み、
１水平走査期間をｎ分割した選択期間の１つである第ｋの選択期間内の第１の期間に、
第ｋ（１≦ｋ≦ｎ、ｋは整数）の出力バッファが、
第ｋの出力スイッチにより第ｋの出力バッファと第ｋのソース線とを電気的に接続した状態で、第ｋのソース線に対応した階調データの上位ｐビットのデータに基づいて生成された第１及び第２の階調電圧のいずれかに基づいて前記第１〜第ｎのソース線を駆動し、
前記第１の期間後の第２の期間に、
前記ソース線短絡回路が、
各出力スイッチにより各出力バッファと各ソース線とを電気的に遮断した状態で、前記第１〜第ｎのソース線を短絡し、
前記第１〜第ｎのソース線が短絡された後の第ｋのソース線の電圧が前記第ｋの選択期間に選択された第ｋの画素に供給されるソースドライバに関係する。
【００１８】
上記のいずれかの発明によれば、電気光学装置のソース線を駆動するソースドライバ側で生成される階調数より多くの種類の階調値に対応した階調電圧を画素電極に供給することができるようになるので、これまで以上に多階調の画像表示が可能となる。
【００１９】
本発明に係るソースドライバでは、
前記第１の階調電圧が、前記階調データの上位ｐビットの上位ビットデータに対応した階調電圧であり、
前記第２の階調電圧が、前記上位ビットデータをインクリメントしたデータ又は該上位ビットデータをデクリメントしたデータに対応した階調電圧であってもよい。
【００２０】
本発明によれば、簡素な構成で、ソースドライバ側で用意する階調値が少なくする一方、より多くの種類の階調値を用いた階調表示が可能となる。
【００２１】
また本発明は、
第１〜第ｎ（ｎは２以上の整数）のゲート線と、
第１〜第ｎのソース線と、
各画素が第ｊ（１≦ｊ≦ｎ、ｊは整数）のゲート線及び第ｊのソース線により特定される第１〜第ｎの画素と、
各出力バッファが、（ｐ＋ｑ）（ｐ、ｑは自然数）ビットの階調データに基づいて各ソース線を駆動するための第１〜第ｎの出力バッファと、
各出力スイッチが、各出力バッファと各ソース線とを電気的に接続又は遮断するための第１〜第ｎの出力スイッチと、
第１〜第ｎのソース線を短絡するためのソース線短絡回路とを含み、
１水平走査期間をｎ分割した選択期間の１つである第ｋの選択期間内の第１の期間に、
第ｋ（１≦ｋ≦ｎ、ｋは整数）の出力バッファが、
第ｋの出力スイッチにより第ｋの出力バッファと第ｋのソース線とを電気的に接続した状態で、第ｋのソース線に対応した階調データの上位ｐビットのデータに基づいて生成された第１及び第２の階調電圧のいずれかに基づいて前記第１〜第ｎのソース線を駆動し、
前記第１の期間後の第２の期間に、
前記ソース線短絡回路が、
各出力スイッチにより各出力バッファと各ソース線とを電気的に遮断した状態で、前記第１〜第ｎのソース線を短絡し、
前記第１〜第ｎのソース線が短絡された後の第ｋのソース線の電圧を前記第ｋの選択期間に選択された第ｋの画素に供給する電気光学装置に関係する。
【００２２】
本発明によれば、電気光学装置のソース線を駆動するソースドライバ側で生成される階調数より多くの種類の階調値に対応した階調電圧を画素電極に供給することができるようになるので、これまで以上に多階調の画像表示が可能となる。
【００２３】
また本発明に係る電気光学装置では、
前記第１の階調電圧が、前記階調データの上位ｐビットの上位ビットデータに対応した階調電圧であり、
前記第２の階調電圧が、前記上位ビットデータをインクリメントしたデータ又は該上位ビットデータをデクリメントしたデータに対応した階調電圧であってもよい。
【００２４】
本発明によれば、簡素な構成で、ソースドライバ側で用意する階調値が少なくする一方、より多くの種類の階調値を用いた階調表示が可能となる。
【００２５】
また本発明は、
上記記載の電気光学装置を含む電子機器に関係する。
【００２６】
上記のいずれかの発明によれば、電気光学装置のソース線を駆動するソースドライバ側で生成される階調数より多くの種類の階調値に対応した階調電圧を画素電極に供給することができるようになるので、これまで以上に多階調の画像表示が可能な電子機器を提供できる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００２８】
１．  電気光学装置
図１に、本実施形態における液晶装置の構成例のブロック図を示す。
【００２９】
この液晶装置５１０（広義には表示装置）は、ＬＣＤ（Liquid Crystal Display）パネル５１２（広義には、表示パネル、電気光学装置）、ソースドライバ５２０（広義には、データ線駆動回路）、ゲートドライバ５３０（広義には、走査線駆動回路）、コントローラ５４０、電源回路５４２を含む。なお、液晶装置５１０にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【００３０】
ここでＬＣＤパネル５１２は、複数のゲート線（広義には、走査線）と、複数のソース線（広義には、データ線）と、各画素が各ゲート線及び各ソース線により特定される複数の画素（画素電極）を含む。この場合、ソース線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義にはスイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。
【００３１】
より具体的には、ＬＣＤパネル５１２はアクティブマトリクス基板（例えばガラス基板）に形成される。このアクティブマトリクス基板には、図１のＹ方向に複数配列されそれぞれＸ方向に伸びる複数のゲート線とＸ方向に複数配列されそれぞれＹ方向に伸びる複数のソース線とが配置されている。
【００３２】
複数のゲート線は、ゲート線Ｇ１−１〜Ｇ１−ｎ（ｎは２以上の整数）、Ｇ２−１〜Ｇ２−ｎ、Ｇ３−１〜Ｇ３−ｎ、・・・、ＧＭ−１（Ｍは２以上の自然数）〜ＧＭ−ｎを含む。第１のゲート線群をゲート線Ｇ１−１〜Ｇ１−ｎ、第２のゲート線群をゲート線Ｇ２−１〜Ｇ２−ｎ、第３のゲート線群をゲート線Ｇ３−１〜Ｇ３−ｎ、・・・、第Ｍのゲート線群をＧＭ−１〜ＧＭ−ｎとすると、各ゲート線群は順次走査される各水平走査期間内に選択される。即ち、まず第１の水平走査期間において第１のゲート線群が選択されると、第１の水平走査期間の次の第２の水平走査期間において第２のゲート線群が選択される。こうして、各ゲート線群が、順次選択される。
【００３３】
そして、第１のゲート線群の各ゲート線は、１水平走査期間をｎ分割した各選択期間に選択される。第２のゲート線群の各ゲート線、第３のゲート線群の各ゲート線、・・・、第Ｍのゲート線群の各ゲート線も、第１のゲート線群の各ゲート線と同様に、１水平走査期間をｎ分割した各選択期間に選択される。
【００３４】
また複数のソース線は、ソース線Ｓ１〜ＳＮ（Ｎは２以上の自然数）を含む。各ソース線には、上記の各選択期間内に、階調データに対応した第１及び第２の階調電圧のいずれかが供給され。その後、他のソース線と短絡された後、短絡後のソース線の電圧が、該ソース線に接続された画素電極に書き込まれるようになっている。
【００３５】
ゲート線ＧＫ−ｊ（１≦Ｋ≦Ｍ、Ｋは自然数、１≦ｊ≦ｎ、ｊは自然数）とソース線ＳＬ＋（ｊ−１）（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴＫ（Ｌ＋（ｊ−１））（広義にはスイッチング素子）が設けられている。
【００３６】
ＴＦＴＫ（Ｌ＋（ｊ−１））のゲート電極はゲート線ＧＫ−ｊに接続され、ＴＦＴＫ（Ｌ＋（ｊ−１））のソース電極はソース線ＳＬに接続され、ＴＦＴＫ（Ｌ＋（ｊ−１））のドレイン電極は画素電極ＰＥＫ（Ｌ＋（ｊ−１））に接続されている。この画素電極ＰＥＫ（Ｌ＋（ｊ−１））と、画素電極ＰＥＫ（Ｌ＋（ｊ−１））と液晶素子（広義には電気光学物質）を挟んで対向する対向電極ＶＣＯＭ（コモン電極）との間には、液晶容量ＣＬＫＬ（液晶素子）及び補助容量ＣＳＫＬが形成されている。そして、ＴＦＴＫＬ、画素電極ＰＥＫ（Ｌ＋（ｊ−１））等が形成されるアクティブマトリクス基板と、対向電極ＶＣＯＭが形成される対向基板との間に液晶が封入され、画素電極ＰＥＫ（Ｌ＋（ｊ−１））と対向電極ＶＣＯＭの間の印加電圧に応じて画素の透過率が変化するようになっている。なお、図１では、ソース線ＳＬと、ｊが１の場合に相当するゲート線ＧＫ−１とに接続される画素のみを図示し、その他の画素の図示を省略している。
【００３７】
対向電極ＶＣＯＭに与えられる電圧は、電源回路５４２により生成される。また、対向電極ＶＣＯＭを対向基板上に一面に形成せずに、各ゲート線に対応するように帯状に形成してもよい。
【００３８】
ソースドライバ５２０は、階調データに基づいてＬＣＤパネル５１２のソース線Ｓ１〜ＳＮを駆動する。一方、ゲートドライバ５３０は、ＬＣＤパネル５１２の第１のゲート線群、第２のゲート線群、・・・、第Ｍのゲート線群を順次走査駆動する。
【００３９】
コントローラ５４０は、図示しない中央演算処理装置（Central Processing Unit：ＣＰＵ）等のホストにより設定された内容に従って、ソースドライバ５２０、ゲートドライバ５３０及び電源回路５４２を制御する。
【００４０】
より具体的には、コントローラ５４０は、ソースドライバ５２０及びゲートドライバ５３０に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路５４２に対しては、対向電極ＶＣＯＭの電圧の極性反転タイミングの制御を行う。
【００４１】
電源回路５４２は、外部から供給される基準電圧に基づいて、ＬＣＤパネル５１２の駆動に必要な各種の電圧（階調電圧）や、対向電極ＶＣＯＭの電圧を生成する。
【００４２】
なお、図１では、液晶装置５１０がコントローラ５４０を含む構成になっているが、コントローラ５４０を液晶装置５１０の外部に設けてもよい。或いは、コントローラ５４０と共にホストを液晶装置５１０に含めるようにしてもよい。また、ソースドライバ５２０、ゲートドライバ５３０、コントローラ５４０、電源回路５４２の一部又は全部をＬＣＤパネル５１２上に形成してもよい。このような液晶装置５１０又はＬＣＤパネル５１２は、携帯電話機、携帯型情報機器（ＰＤＡ等）、デジタルカメラ、プロジェクタ、携帯型オーディオプレーヤ、マスストレージデバイス、ビデオカメラ、電子手帳、或いはＧＰＳ（Global Positioning System）等の種々の電子機器に組み込むことができる。
【００４３】
１．１  本実施形態の動作
本実施形態の動作を説明する前に、本実施形態の比較例について説明する。以下では、本実施形態については、図１においてｎが４の場合について説明する。
【００４４】
図２に、本実施形態の比較例における電気光学装置の説明図を示す。
【００４５】
図２では、ゲート線ＧＫとソース線ＳＬ〜ＳＬ＋４とに接続される画素の等価回路のみを示す。即ち、ＴＦＴＫＬのゲート電極はゲート線ＧＫに接続され、ＴＦＴＫＬのソース電極はソース線ＳＬに接続され、ＴＦＴＫＬのドレイン電極は画素電極ＰＥＫＬに接続される。ＴＦＴＫ（Ｌ＋１）のゲート電極はゲート線ＧＫに接続され、ＴＦＴＫ（Ｌ＋１）のソース電極はソース線ＳＬ＋１に接続され、ＴＦＴＫ（Ｌ＋１）のドレイン電極は画素電極ＰＥＫ（Ｌ＋１）に接続される。ＴＦＴＫ（Ｌ＋２）のゲート電極はゲート線ＧＫに接続され、ＴＦＴＫ（Ｌ＋２）のソース電極はソース線ＳＬ＋２に接続され、ＴＦＴＫ（Ｌ＋２）のドレイン電極は画素電極ＰＥＫ（Ｌ＋２）に接続される。ＴＦＴＫ（Ｌ＋３）のゲート電極はゲート線ＧＫに接続され、ＴＦＴＫ（Ｌ＋３）のソース電極はソース線ＳＬ＋３に接続され、ＴＦＴＫ（Ｌ＋３）のドレイン電極は画素電極ＰＥＫ（Ｌ＋３）に接続される。ＴＦＴＫ（Ｌ＋４）のゲート電極はゲート線ＧＫに接続され、ＴＦＴＫ（Ｌ＋４）のソース電極はソース線ＳＬ＋４に接続され、ＴＦＴＫ（Ｌ＋４）のドレイン電極は画素電極ＰＥＫ（Ｌ＋４）に接続される。
【００４６】
このような構成において、第Ｋの走査期間に相当する水平走査期間にゲート線ＧＫが選択されると、当該期間において、ソースドライバの出力バッファが、各ソース線に対応した階調データに基づいて得られた階調電圧をソース線ＳＬ〜ＳＬ＋４を駆動する。
【００４７】
このとき、各画素のＴＦＴのドレインに接続された画素電極には、ソース線の電圧が書き込まれることになる。そして、各画素電極と対向電極との間の印加電圧に応じて各画素の透過率が変化する。その結果、階調電圧に対応して画素の透過率を変化させることができる。
【００４８】
これに対して、本実施形態では、以下のような構成を有する。
【００４９】
図３に、本実施形態における電気光学装置の説明図を示す。
【００５０】
図３では、第Ｋの走査期間に選択される第Ｋのゲート線群であるゲート線ＧＫ−１〜ＧＫ−４とソース線ＳＬ〜ＳＬ＋４とに接続される画素の等価回路のみを示す。図３において図２と同一部分には同一符号を付し、適宜説明を省略する。
【００５１】
図２に示す比較例では、第Ｋの走査期間に選択されるゲート線ＧＫに、ＴＦＴＫＬ、ＴＦＴＫ（Ｌ＋１）、ＴＦＴＫ（Ｌ＋２）、ＴＦＴＫ（Ｌ＋３）、ＴＦＴＫ（Ｌ＋４）がそれぞれ接続される。
【００５２】
一方、本実施形態では、第Ｋの走査期間である１水平走査期間を、４（＝ｎ）分割した第１〜第４の選択期間の各選択期間に選択されるゲート線ＧＫ−１〜ＧＫ−４（第１〜第４のゲート線）が、図２のゲート線ＧＫに置き換えて設けられている。
【００５３】
そして、ＴＦＴＫＬのゲート電極はゲート線ＧＫ−１に接続され、ＴＦＴＫＬのソース電極はソース線ＳＬに接続され、ＴＦＴＫＬのドレイン電極は画素電極ＰＥＫＬに接続される。即ち、ＴＦＴＫＬを含む第１の画素は、ゲート線ＧＫ−１（第１のゲート線）とソース線ＳＬ（第１のソース線）とにより特定される。
【００５４】
ＴＦＴＫ（Ｌ＋１）のゲート電極はゲート線ＧＫ−２に接続され、ＴＦＴＫ（Ｌ＋１）のソース電極はソース線ＳＬ＋１に接続され、ＴＦＴＫ（Ｌ＋１）のドレイン電極は画素電極ＰＥＫ（Ｌ＋１）に接続される。即ち、ＴＦＴＫ（Ｌ＋１）を含む第２の画素は、ゲート線ＧＫ−２（第２のゲート線）とソース線ＳＬ＋１（第２のソース線）とにより特定される。
【００５５】
ＴＦＴＫ（Ｌ＋２）のゲート電極はゲート線ＧＫ−３に接続され、ＴＦＴＫ（Ｌ＋２）のソース電極はソース線ＳＬ＋２に接続され、ＴＦＴＫ（Ｌ＋２）のドレイン電極は画素電極ＰＥＫ（Ｌ＋２）に接続される。即ち、ＴＦＴＫ（Ｌ＋２）を含む第３の画素は、ゲート線ＧＫ−３（第３のゲート線）とソース線ＳＬ＋２（第３のソース線）とにより特定される。
【００５６】
ＴＦＴＫ（Ｌ＋３）のゲート電極はゲート線ＧＫ−４に接続され、ＴＦＴＫ（Ｌ＋３）のソース電極はソース線ＳＬ＋３に接続され、ＴＦＴＫ（Ｌ＋３）のドレイン電極は画素電極ＰＥＫ（Ｌ＋３）に接続される。即ち、ＴＦＴＫ（Ｌ＋３）を含む第４の画素は、ゲート線ＧＫ−４（第４のゲート線）とソース線ＳＬ＋３（第４のソース線）とにより特定される。
【００５７】
その一方で、ＴＦＴＫ（Ｌ＋４）のゲート電極はゲート線ＧＫ−１に接続され、ＴＦＴＫ（Ｌ＋４）のソース電極はソース線ＳＬ＋４に接続され、ＴＦＴＫ（Ｌ＋４）のドレイン電極は画素電極ＰＥＫ（Ｌ＋４）に接続される。ＴＦＴＫ（Ｌ＋５）のゲート電極はゲート線ＧＫ−２に接続され、ＴＦＴＫ（Ｌ＋５）のソース電極はソース線ＳＬ＋５に接続され、ＴＦＴＫ（Ｌ＋５）のドレイン電極は画素電極ＰＥＫ（Ｌ＋５）に接続される。ＴＦＴＫ（Ｌ＋６）のゲート電極はゲート線ＧＫ−３に接続され、ＴＦＴＫ（Ｌ＋６）のソース電極はソース線ＳＬ＋６に接続され、ＴＦＴＫ（Ｌ＋６）のドレイン電極は画素電極ＰＥＫ（Ｌ＋６）に接続される。ＴＦＴＫ（Ｌ＋７）のゲート電極はゲート線ＧＫ−４に接続され、ＴＦＴＫ（Ｌ＋７）のソース電極はソース線ＳＬ＋７に接続され、ＴＦＴＫ（Ｌ＋７）のドレイン電極は画素電極ＰＥＫ（Ｌ＋７）に接続される。以下、ＴＦＴは、４（＝ｎ）個単位で、同様に接続される。
【００５８】
そして、本実施形態では、第１〜第４の出力バッファＢＵＦＬ〜ＢＵＦＬ＋３に対し、各出力スイッチが、ソースドライバ５２０の各出力バッファと各ソース線とを電気的に接続又は遮断するための第１〜第４（＝ｎ）の出力スイッチＳＷＯＬ〜ＳＷＯＬ＋３が設けられている。同様に、他の出力バッファの出力に、それぞれ同様の出力スイッチが設けられている。
【００５９】
第１の出力スイッチＳＷＯＬは、第１の出力スイッチ制御信号ＳＷＣＬによりオンオフ制御される。第２の出力スイッチＳＷＯＬ＋１は、第２の出力スイッチ制御信号ＳＷＣＬ＋１によりオンオフ制御される。第３の出力スイッチＳＷＯＬは、第３の出力スイッチ制御信号ＳＷＣＬ＋２によりオンオフ制御される。第４の出力スイッチＳＷＯＬは、第４の出力スイッチ制御信号ＳＷＣＬ＋３によりオンオフ制御される。他の出力スイッチも、同様にスイッチ制御信号によりオンオフ制御される。
【００６０】
更に本実施形態では、４（＝ｎ）本単位で、すべてのソース線を短絡するためのソース線短絡回路が設けられている。図３では、このソース線短絡回路は、ソース線ＳＬ、ＳＬ＋１、ＳＬ＋２、ＳＬ＋３のすべてを短絡するための３つの短絡スイッチＢＳＷＬ、ＢＳＷＬ＋１、ＢＳＷＬ＋２により構成される。
【００６１】
短絡スイッチＢＳＷＬは、短絡スイッチ制御信号ＢＳＷＣＬによりオンオフ制御される。短絡スイッチＢＳＷＬ＋１は、短絡スイッチ制御信号ＢＳＷＣＬ＋１によりオンオフ制御される。短絡スイッチＢＳＷＬ＋２は、短絡スイッチ制御信号ＢＳＷＣＬ＋２によりオンオフ制御される。短絡スイッチＢＳＷＬ＋３は、短絡スイッチ制御信号ＢＳＷＣＬ＋３によりオンオフ制御される。
【００６２】
そして、１水平走査期間を４（＝ｎ）分割した選択期間の１つである第ｋ（１≦ｋ≦４（＝ｎ）、ｋは整数）の選択期間内の第１の期間Ｔ１に、ソースドライバ５２０の出力バッファＢＵＦＬ〜ＢＵＦＬ＋３が、ソース線ＳＬ＋（ｋ−１）（第ｋのソース線）に対応した階調データの上位ビットデータに基づいて生成された第１及び第２の階調電圧のいずれかをソース線ＳＬ〜ＳＬ＋３（第１〜第ｎのソース線）に供給する。その後、第ｋの選択期間内の第１の期間Ｔ１後の第２の期間Ｔ２に、ソース線短絡回路としての短絡スイッチＢＳＷＬ、ＢＳＷＬ＋１、ＢＳＷＬ＋２により、ソース線ＳＬ、ＳＬ＋１、ＳＬ＋２、ＳＬ＋３（第１〜第ｎのソース線）をすべて短絡する。こうして短絡されたソース線ＳＬ＋（ｋ−１）（第ｋのソース線）の電圧が、第ｋの選択期間に選択された第ｋの画素（第ｋの画素に含まされる画素電極）に供給される。このとき、各画素電極と対向電極との間の印加電圧に応じて各画素の透過率が変化することは、比較例と同様である。
【００６３】
こうすることで、ソースドライバ５２０の出力バッファによりソース線に供給される電圧の種類に比べて、より多くの種類の階調電圧を画素電極に書き込むことができる。
【００６４】
以下では、本実施形態の動作を、より具体的に説明する。
【００６５】
図４に、階調データと階調電圧の関係の一例を示す。
【００６６】
ここで、階調データのビット数を６（＝ｐ＋ｑ、ｐ、ｑは自然数）とし、階調データの上位ビット数を４（＝ｐ）、下位ビット数を２（＝ｑ）とする。ここで、ｎは２ｑである。
【００６７】
比較例におけるソースドライバは、階調データに対応した６４種類の階調電圧Ｖ０〜Ｖ６３のいずれかに基づいて、各ソース線を駆動する。このとき、階調電圧Ｖ０を最高電位とし、階調電圧Ｖ６３を最低電位とする。
【００６８】
図５に、比較例における電気光学装置の駆動例にタイミング図を示す。
【００６９】
比較例では、１水平走査期間毎にゲート線が順次選択される。即ち、ゲート線ＧＫが選択された第Ｋの走査期間後に、ゲート線ＧＫ＋１が選択された第（Ｋ＋１）の走査期間が開始される。そして、第（Ｋ＋１）の走査期間後に、ゲート線ＧＫ＋２が選択された第（Ｋ＋２）の走査期間が開始され、第（Ｋ＋２）の走査期間後に、ゲート線ＧＫ＋３が選択された第（Ｋ＋３）の走査期間が開始される。
【００７０】
比較例では、ソースドライバが、各走査期間に、各ソース線に対応した階調データに基づいて得られた階調電圧を出力する。例えば、第Ｋの走査期間では、ソースドライバが、ソース線ＳＬに階調電圧Ｖ３２、ソース線ＳＬ＋１に階調電圧Ｖ３３、ソース線ＳＬ＋２に階調電圧Ｖ３４、ソース線ＳＬ＋３に階調電圧Ｖ３５を供給するものとする。これにより、ゲート線ＧＫに接続される画素には、階調電圧Ｖ３３〜Ｖ３５にそれぞれ対応した透過率となる。
【００７１】
第Ｋの走査期間に続く第（Ｋ＋１）の走査期間では、ソースドライバが、ソース線ＳＬに階調電圧Ｖ１１、ソース線ＳＬ＋１に階調電圧Ｖ１０、ソース線ＳＬ＋２に階調電圧Ｖ９、ソース線ＳＬ＋３に階調電圧Ｖ８を供給するものとする。これにより、ゲート線ＧＫ＋１に接続される画素には、階調電圧Ｖ１１〜Ｖ８にそれぞれ対応した透過率となる。
【００７２】
これに対して、本実施形態におけるソースドライバ５２０は、まず、階調データの上位４ビットに対応した複数種類の階調電圧のいずれかに基づいてソース線を駆動する。そして、ＬＣＤパネル５１２側で、駆動後に電荷が充電された複数のソース線を短絡することで、容量分割によって短絡後のソース線の電圧が所定のレベルとなる。そして、このレベルの電圧を、ソース線に接続された画素に書き込み、１６（＝２４）種類以上の階調電圧を生成して多階調化を実現する。
【００７３】
図６に、本実施形態における電気光学装置の駆動方法の一例の説明図を示す。
【００７４】
ソースドライバ５２０は、階調データの上位４ビットのデータに基づいて（１６＋１）種類の階調電圧Ｖ０、Ｖ４、・・・、Ｖ３２、Ｖ３６、・・・、Ｖ６３、Ｖ６４のいずれかをソース線に供給する。
【００７５】
ここで、階調電圧Ｖ３２、Ｖ３６を用いて、階調電圧Ｖ３３は、（３×Ｖ３２＋１×Ｖ３６）／４により求められる。また、階調電圧Ｖ３２、Ｖ３６を用いて、階調電圧Ｖ３４は、（２×Ｖ３２＋２×Ｖ３６）／４により求められる。更に階調電圧Ｖ３２、Ｖ３６を用いて、階調電圧Ｖ３５は、（１×Ｖ３２＋３×Ｖ３６）／４により求められる。
【００７６】
例えば、ソース線ＳＬに対応した階調データの上位４ビットがＭＳＢ側から“１０００”の場合、ソースドライバ５２０は、階調電圧Ｖ３２、Ｖ３６を用いてソース線ＳＬを駆動する。ここで、階調電圧Ｖ３２は階調データの上位４ビットに対応した電圧であり、階調電圧Ｖ３６は例えば階調データの４ビットのデータをインクリメントしたデータ“１００１”に対応した電圧である。
【００７７】
そして、該階調データの下位２ビットが“００”のときは、ソース線ＳＬ〜ＳＬ＋３のすべてに階調電圧Ｖ３２を供給する。こうすることで、ソース線ＳＬ〜ＳＬ＋３をすべて短絡すると、ソース線ＳＬの電圧は階調電圧Ｖ３２のレベルである。従って、このレベルを、ゲート線ＧＫ−１により選択され、且つソース線ＳＬに接続された画素電極に書き込む。
【００７８】
また、該階調データの下位２ビットが“０１”（ＭＳＢ側が０）のときは、ソース線ＳＬ〜ＳＬ＋３のうちの１本のソース線に階調電圧Ｖ３６（図６ではソース線ＳＬ＋３）、残りの３本のソース線（図６ではソース線ＳＬ〜ＳＬ＋２）に階調電圧Ｖ３２を供給する。こうすることで、ソース線ＳＬ〜ＳＬ＋３をすべて短絡すると、ソース線ＳＬの電圧は階調電圧Ｖ３３のレベルである。従って、このレベルを、ゲート線ＧＫ−２により選択され、且つソース線ＳＬに接続された画素電極に書き込む。
【００７９】
また、該階調データの下位２ビットが“１０”（ＭＳＢ側が１）のときは、ソース線ＳＬ〜ＳＬ＋３のうちの２本のソース線に階調電圧Ｖ３６（図６ではソース線ＳＬ＋２、ＳＬ＋３）、残りの２本のソース線（図６ではソース線ＳＬ、ＳＬ＋１）に階調電圧Ｖ３２を供給する。こうすることで、ソース線ＳＬ〜ＳＬ＋３をすべて短絡すると、ソース線ＳＬの電圧は階調電圧Ｖ３４のレベルである。従って、このレベルを、ゲート線ＧＫ−３により選択され、且つソース線ＳＬに接続された画素電極に書き込む。
【００８０】
更に、該階調データの下位２ビットが“１１”のときは、ソース線ＳＬ〜ＳＬ＋３のうちの３本のソース線に階調電圧Ｖ３６（図６ではソース線ＳＬ＋１〜ＳＬ＋３）、残りの１本のソース線（図６ではソース線ＳＬ）に階調電圧Ｖ３２を供給する。こうすることで、ソース線ＳＬ〜ＳＬ＋３をすべて短絡すると、ソース線ＳＬの電圧は階調電圧Ｖ３５のレベルである。従って、このレベルを、ゲート線ＧＫ−４により選択され、且つソース線ＳＬに接続された画素電極に書き込む。
【００８１】
図６では、階調電圧Ｖ３２、Ｖ３６を用いる例について説明したが、階調電圧Ｖ８、Ｖ１２を用いる例も同様である。なお、階調データの上位４ビットがＭＳＢ側から“１１１１”のときに、階調電圧Ｖ６４が階調電圧Ｖ６０と共に用いられる。
【００８２】
図７に、本実施形態におけるＬＣＤパネル５１２の駆動例にタイミング図を示す。
【００８３】
図７では、比較例との対比を目的として、比較例におけるゲート線ＧＫ、ＧＫ＋１のタイミング図を示している。そして、図７では、最終的に図５と同様の階調電圧が各画素電極に書き込まれるものとして説明する。
【００８４】
図７に示すように、第Ｋのゲート線群は、比較例におけるゲート線ＧＫにより選択される第Ｋの走査期間を４分割した第１〜第４の選択期間に、順次ゲート線ＧＫ−１〜ＧＫ−４が選択される。同様に、第（Ｋ＋１）のゲート線群は、比較例におけるゲート線ＧＫ＋１により選択される第（Ｋ＋１）の走査期間を４分割した第１〜第４の選択期間に、順次ゲート線ＧＫ＋１−１〜ＧＫ＋１−４が選択される。
【００８５】
まず、第Ｋの走査期間において、ゲート線ＧＫ−１により選択される第１の選択期間の第１の期間Ｔ１において、ソース線ＳＬ〜ＳＬ＋３には階調電圧Ｖ３２が供給される。その後、第１の選択期間の第１の期間Ｔ１後の第２の期間Ｔ２において、ソース線ＳＬ〜ＳＬ＋３が短絡され、短絡後のソース線ＳＬの電圧は階調電圧Ｖ３２となる。従って、ゲート線ＧＫ−１により選択されたＴＦＴＫＬに接続された画素電極ＰＥＫＬには、ソース線ＳＬの階調電圧Ｖ３２が書き込まれる。
【００８６】
次に、第Ｋの走査期間において、ゲート線ＧＫ−２により選択される第２の選択期間の第１の期間Ｔ１において、ソース線ＳＬ〜ＳＬ＋２には階調電圧Ｖ３２、ソース線ＳＬ＋３には階調電圧Ｖ３６が供給される。その後、第２の選択期間の第１の期間Ｔ１後の第２の期間Ｔ２において、ソース線ＳＬ〜ＳＬ＋３が短絡され、短絡後のソース線ＳＬ＋１の電圧は階調電圧Ｖ３３となる。従って、ゲート線ＧＫ−２により選択されたＴＦＴＫ（Ｌ＋１）に接続された画素電極ＰＥＫ（Ｌ＋１）には、ソース線ＳＬ＋１の階調電圧Ｖ３３が書き込まれる。
【００８７】
次に、第Ｋの走査期間において、ゲート線ＧＫ−３により選択される第３の選択期間の第１の期間Ｔ１において、ソース線ＳＬ〜ＳＬ＋１には階調電圧Ｖ３２、ソース線ＳＬ＋２、ＳＬ＋３には階調電圧Ｖ３６が供給される。その後、第３の選択期間の第１の期間Ｔ１後の第２の期間Ｔ２において、ソース線ＳＬ〜ＳＬ＋３が短絡され、短絡後のソース線ＳＬ＋２の電圧は階調電圧Ｖ３４となる。従って、ゲート線ＧＫ−３により選択されたＴＦＴＫ（Ｌ＋２）に接続された画素電極ＰＥＫ（Ｌ＋２）には、ソース線ＳＬ＋２の階調電圧Ｖ３４が書き込まれる。
【００８８】
更に、第Ｋの走査期間において、ゲート線ＧＫ−４により選択される第４の選択期間の第１の期間Ｔ１において、ソース線ＳＬには階調電圧Ｖ３２、ソース線ＳＬ＋１〜ＳＬ＋３には階調電圧Ｖ３６が供給される。その後、第４の選択期間の第１の期間Ｔ１後の第２の期間Ｔ２において、ソース線ＳＬ〜ＳＬ＋３が短絡され、短絡後のソース線ＳＬ＋３の電圧は階調電圧Ｖ３５となる。従って、ゲート線ＧＫ−４により選択されたＴＦＴＫ（Ｌ＋３）に接続された画素電極ＰＥＫ（Ｌ＋３）には、ソース線ＳＬ＋３の階調電圧Ｖ３５が書き込まれる。
【００８９】
そして、続く第（Ｋ＋１）の走査期間では、各選択期間において階調電圧Ｖ８、Ｖ１２のいずれかが供給され、その後に短絡されたソース線の電圧が各画素電極に順次書き込まれていく。
【００９０】
以上のように制御することで、本実施形態によれば、ソースドライバ側でのみ階調数を増やす場合に比べて、より多くの階調数を精度良く生成できるようになる。
【００９１】
図８に、本実施形態における電気光学装置の駆動方法を実現する制御信号のタイミング例の説明図を示す。
【００９２】
第１の選択期間の第１の期間Ｔ１では、第１〜第４の出力スイッチ制御信号ＳＷＣＬ〜ＳＷＣＬ＋３により、第１〜第４の出力スイッチＳＷＯＬ〜ＳＷＯＬ＋３が導通状態に設定される。第１の期間Ｔ１では、ソースドライバ５２０の第Ｌ〜第（Ｌ＋３）の出力バッファＢＵＦＬ〜ＢＵＦＬ＋３により階調電圧（図７では階調電圧Ｖ３２又はＶ３６）がソース線ＳＬ〜ＳＬ＋３に供給される。なお、第１の期間Ｔ１では、短絡スイッチ制御信号ＢＳＷＣＬ〜ＢＳＷＣＬ＋２により、短絡スイッチＢＳＷＬ〜ＢＳＷＬ＋２は非導通状態のままである。
【００９３】
その後、第１の選択期間の第１の期間Ｔ１後の第２の期間Ｔ２では、第１〜第４の出力スイッチ制御信号ＳＷＣＬ〜ＳＷＣＬ＋３により、第１〜第４の出力スイッチＳＷＯＬ〜ＳＷＯＬ＋３が非導通状態に設定される。そして第２の期間Ｔ２では、短絡スイッチ制御信号ＢＳＷＣＬ〜ＢＳＷＣＬ＋２により、短絡スイッチＢＳＷＬ〜ＢＳＷＬ＋２が導通状態に設定され、ソース線ＳＬ〜ＳＬ＋３が短絡される。その後、ソース線ＳＬの電圧が、ＴＦＴを介して画素電極に供給される。
【００９４】
続く第２の選択期間においても、第１の期間Ｔ１では、第１〜第４の出力スイッチ制御信号ＳＷＣＬ〜ＳＷＣＬ＋３により、第１〜第４の出力スイッチＳＷＯＬ〜ＳＷＯＬ＋３が導通状態に設定される。第１の期間Ｔ１では、ソースドライバ５２０の第Ｌ〜第（Ｌ＋３）の出力バッファＢＵＦＬ〜ＢＵＦＬ＋３により階調電圧（図７では階調電圧Ｖ３２又はＶ３６）がソース線ＳＬ〜ＳＬ＋３に供給される。なお、第１の期間Ｔ１では、短絡スイッチ制御信号ＢＳＷＣＬ〜ＢＳＷＣＬ＋２により、短絡スイッチＢＳＷＬ〜ＢＳＷＬ＋２は非導通状態のままである。
【００９５】
その後、第２の選択期間の第１の期間Ｔ１後の第２の期間Ｔ２では、第１〜第４の出力スイッチ制御信号ＳＷＣＬ〜ＳＷＣＬ＋３により、第１〜第４の出力スイッチＳＷＯＬ〜ＳＷＯＬ＋３が非導通状態に設定される。そして第２の期間Ｔ２では、短絡スイッチ制御信号ＢＳＷＣＬ〜ＢＳＷＣＬ＋２により、短絡スイッチＢＳＷＬ〜ＢＳＷＬ＋２が導通状態に設定され、ソース線ＳＬ〜ＳＬ＋３が短絡される。その後、ソース線ＳＬ＋１の電圧が、ＴＦＴを介して画素電極に供給される。
【００９６】
以下、第３及び第４の選択期間も、第１及び第２の選択期間と同様であるため、説明を省略する。また、図８では、第Ｋの走査期間における各種制御信号のタイミング例を示すが、他の走査期間も同様である。
【００９７】
なお図７及び図８では、各走査期間を分割した選択期間においてゲート線が選択されるものとして説明したが、これに限定されるものではない。この選択期間内に、複数のソース線に階調電圧が供給された後に、該複数のソース線の少なくとも２本が短絡され、その短絡後のソース線の電圧が画素電極に書き込まれればよい。即ち、例えば第Ｋの走査期間において、第１の期間Ｔ１では、ゲート線ＧＫ−１〜ＧＫ−４が選択されている必要がなく、短絡後のソース線の電圧が決定した後に、ゲート線ＧＫ−１〜ＧＫ−４の各ゲート線が選択されればよい。
【００９８】
次に、本実施形態におけるＬＣＤパネル５１２を駆動するゲートドライバ５３０及びソースドライバ５２０について説明する。
【００９９】
２．  ゲートドライバ
図９に、図１のゲートドライバ５３０の構成例のブロック図を示す。
【０１００】
ゲートドライバ５３０は、シフトレジスタ５３２、レベルシフタ５３４、出力回路５３６を含む。
【０１０１】
シフトレジスタ５３２は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ５３２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯをフリップフロップに保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。ここで入力されるイネーブル入出力信号ＥＩＯは、コントローラ５４０から供給される垂直同期信号である。またクロック信号ＣＬＫは、１水平走査期間をｎ分割した選択期間を１周期とする信号であり、１水平走査期間を規定する信号のｎ倍の周波数を有する。
【０１０２】
レベルシフタ５３４は、シフトレジスタ５３２からの電圧のレベルを、ＬＣＤパネル５１２の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。
【０１０３】
出力回路５３６は、レベルシフタ５３４によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。
【０１０４】
３．  ソースドライバ
図１０に、本実施形態におけるソースドライバ５２０の構成例のブロック図を示す。
【０１０５】
ソースドライバ５２０は、シフトレジスタ５２２、データラッチ５２４、ラインラッチ５２６、基準電圧発生回路５２７、ＤＡＣ５２８（デジタル・アナログ変換回路。広義にはデータ電圧生成回路）、出力回路５２９を含む。
【０１０６】
シフトレジスタ５２２は、各ソース線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ５２２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯを保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。
【０１０７】
データラッチ５２４には、コントローラ５４０から例えば１８ビット（６ビット（各色成分のデータ）×３（ＲＧＢ各色））単位で階調データ（ＤＩＯ）が入力される。データラッチ５２４は、この階調データ（ＤＩＯ）を、シフトレジスタ５２２の各フリップフロップで順次シフトされたイネーブル入出力信号ＥＩＯに同期してラッチする。
【０１０８】
ラインラッチ５２６は、コントローラ５４０から供給される水平同期信号ＬＰに同期して、データラッチ５２４でラッチされた１水平走査単位の階調データをラッチする。
【０１０９】
基準電圧発生回路５２７は、６ビットの階調データのうち上位４ビットのデータで表される階調値に１階調を加えた１７（１６（＝２４）＋１）階調の各階調ごとに基準電圧を発生させる。基準電圧発生回路５２７は、図４で示す階調データの上位４ビットのデータに対し下位２ビットのデータが“００”である場合の基準電圧Ｖ０、Ｖ４、Ｖ８、・・・、Ｖ６０に加えて、新たに基準電圧Ｖ６４を含む計１７種類の基準電圧を階調電圧として発生させる。
【０１１０】
ＤＡＣ５２８は、各ソース線に供給すべきアナログのデータ電圧を生成する。具体的にはＤＡＣ５２８は、ラインラッチ５２６からのデジタルの階調データに基づいて、基準電圧発生回路５２７からの階調電圧のいずれかを選択し、デジタルの階調データに対応するアナログのデータ電圧を出力する。このとき、ＤＡＣ５２８は、各ソース線に対応して、該ソース線の階調データにより表される第１の階調値に対応した第１の階調電圧と、第１の階調値と隣り合った第２の階調値に対応した第２の階調電圧とを出力する。ここで、第１の階調値は、階調データの上位ｐビットの上位ビットデータにより表される。第２の階調値は、この上位ビットデータをインクリメントしたデータ又は該上位ビットデータをデクリメントしたデータにより表される。
【０１１１】
出力回路５２９は、ＤＡＣ５２８からのデータ電圧である第１及び第２の階調電圧をバッファリングしてソース線に出力し、ソース線を駆動する。具体的には、出力回路５２９は、各ソース線毎に設けられた第１〜第Ｎの出力バッファＢＵＦ１〜ＢＵＦＮを含む。第１〜第Ｎの出力バッファＢＵＦ１〜ＢＵＦＮの各出力バッファは、例えばボルテージフォロワ接続された演算増幅器により構成できる。この場合、各演算増幅器が、ＤＡＣ５２８からのデータ電圧をインピーダンス変換して、各ソース線に出力する。このとき、各選択期間の第１の期間Ｔ１、第２の期間Ｔ２のそれぞれに、図７に示すように第１及び第２の階調電圧のいずれかを出力する。
【０１１２】
なお、図１０では、デジタルの階調データをデジタル・アナログ変換して、出力回路５２９を介してソース線に出力する構成にしているが、アナログの映像信号をサンプル・ホールドして、出力回路５２９を介してソース線に出力する構成にしてもよい。
【０１１３】
図１１に、図１０のソースドライバ５２０の要部のブロック図を示す。
【０１１４】
図１１では、ソース線ＳＬに対応して設けられた回路ブロックのみを示しているが、他のソース線に対応して設けられた回路ブロックも同様である。
【０１１５】
ＤＡＣ５２８は、ソース線毎に設けられたＤＡＣブロック５２８１〜５２８Ｎを含む。ＤＡＣブロック５２８Ｌには、ソース線ＳＬに対応して入力される６ビットの階調データＧＤＬ＜５：０＞のうち上位４ビットの上位ビットデータＧＤＬ＜５：２＞が入力される。またＤＡＣブロック５２８Ｌには、基準電圧発生回路５２７からの階調電圧Ｖ０、Ｖ４、・・・、Ｖ６０、Ｖ６４が入力され、上位ビットデータＧＤＬ＜５：２＞により表される第１の階調値に対応した第１の階調電圧ＧＶ１Ｌと、上位ビットデータＧＤＬ＜５：２＞をインクリメントしたデータにより表される第２の階調値に対応した第２の階調電圧ＧＶ２Ｌとを出力する。
【０１１６】
なお、図１１では、ＤＡＣブロック５２８Ｌが、第２の階調値として、上位ビットデータＧＤＬ＜５：２＞をインクリメントしたデータとしているが、上位ビットデータＧＤＬ＜５：２＞をデクリメントしたデータであってもよい。この場合には、階調電圧Ｖ０よりも高電位の電圧を用意すればよい。
【０１１７】
また出力回路５２９は、ソース線毎に設けられた駆動電圧選択回路５９０１〜５９０Ｎを含む。駆動電圧選択回路５９０Ｌには、ソース線ＳＬに対応して入力される６ビットの階調データＧＤＬ＜５：０＞のうち下位２ビットの下位ビットデータＧＤＬ＜１：０＞が入力される。また駆動電圧選択回路５９０Ｌには、ソース線ＳＬ＋１〜ＳＬ＋３に対応して設けられた駆動電圧選択回路５９０Ｌ＋１〜５９０Ｌ＋３から、それぞれ第１の階調電圧ＧＶ１Ｌ＋１〜ＧＶ１Ｌ＋３、第２の階調電圧ＧＶ２Ｌ＋１〜ＧＶ２Ｌ＋３が入力される。そして、駆動電圧選択回路５９０Ｌは、駆動電圧選択制御信号Ｄｒｖｃｎｔ＜３：０＞に基づいて第１の階調電圧ＧＶ１Ｌ〜ＧＶ１Ｌ＋３、第２の階調電圧ＧＶ２Ｌ〜ＧＶ２Ｌ＋３のうちの１つを第Ｌの出力バッファＢＵＦＬに出力する。
【０１１８】
この駆動電圧選択制御信号Ｄｒｖｃｎｔ＜３：０＞は、第１〜第４の選択期間の各選択期間の第１の期間Ｔ１にアクティブとなる信号とすることができる。即ち、駆動電圧選択制御信号Ｄｒｖｃｎｔ＜０＞がアクティブになると、第１の選択期間の第１の期間で出力すべき第１及び第２の階調電圧ＧＶ１Ｌ、ＧＶ２Ｌのいずれかが第Ｌの出力バッファＢＵＦＬに供給される。駆動電圧選択制御信号Ｄｒｖｃｎｔ＜１＞がアクティブになると、第２の選択期間の第１の期間Ｔ１で出力すべき第１及び第２の階調電圧ＧＶ１Ｌ＋１、ＧＶ２Ｌ＋１のいずれかが第Ｌの出力バッファＢＵＦＬに供給される。駆動電圧選択制御信号Ｄｒｖｃｎｔ＜２＞がアクティブになると、第３の選択期間の第１の期間Ｔ１で出力すべき第１及び第２の階調電圧ＧＶ１Ｌ＋２、ＧＶ２Ｌ＋２のいずれかが第Ｌの出力バッファＢＵＦＬに供給される。駆動電圧選択制御信号Ｄｒｖｃｎｔ＜３＞がアクティブになると、第４の選択期間の第１の期間Ｔ１で出力すべき第１及び第２の階調電圧ＧＶ１Ｌ＋３、ＧＶ２Ｌ＋３のいずれかが第Ｌの出力バッファＢＵＦＬに供給される。
【０１１９】
このような駆動電圧選択制御信号Ｄｒｖｃｎｔ＜３：０＞を用いることで、各選択期間内の第１及び第２の期間において、階調電圧を切り替えながら出力することができる。
【０１２０】
４．  変形例
本実施形態では、図３に示すように、ＬＣＤパネル側５１２に、出力スイッチ及びソース線短絡回路を設けるものとして説明したが、これに限定されるものではない。
【０１２１】
４．１  第１の変形例
本実施形態の第１の変形例では、ソースドライバ側に出力スイッチ及びソース線短絡回路が設けられている。
【０１２２】
図１２に、本実施形態の第１の変形例における電気光学装置及びソースドライバの要部の構成を示す。なお、図１２において図３と同一部分には同一符号を付し、適宜説明を省略する。
【０１２３】
第１の変形例では、図１０に示す本実施形態のソースドライバ５２０の構成のうち、出力回路５２９が、更に、各出力スイッチが、各出力バッファと各ソース線とを電気的に接続又は遮断するための第１〜第Ｎの出力スイッチＳＷＯ１〜ＳＷＯＮを含む。第１〜第Ｎの出力スイッチＳＷＯ１〜ＳＷＯＮの各出力スイッチは、上述のタイミングでスイッチ制御される。また出力回路５２９は、ソース線Ｓ１〜ＳＮのうちｎ本単位でソース線を短絡するための短絡スイッチＢＳＷ１〜ＢＳＷＮ−１により構成されるソース線短絡回路を含む。各短絡スイッチもまた、上述のタイミングでスイッチ制御される。
【０１２４】
即ち、第１の変形例におけるＬＣＤパネルは、第１〜第ｎ（ｎは２以上の整数）のゲート線と、第１〜第ｎのソース線と、各画素が第ｊ（１≦ｊ≦ｎ、ｊは整数）のゲート線及び第ｊのソース線により特定される第１〜第ｎの画素と、各出力スイッチが、ソースドライバの各出力バッファと各ソース線とを電気的に接続又は遮断するための第１〜第ｎの出力スイッチとを含むということができる。
【０１２５】
そして、第１の変形例におけるソースドライバは、各出力バッファが、（ｐ＋ｑ）（ｐ、ｑは自然数）ビットの階調データに基づいて各ソース線を駆動するための第１〜第ｎの出力バッファＢＵＦ１〜ＢＵＦｎと、各出力スイッチが、各出力バッファと各ソース線とを電気的に接続又は遮断するための第１〜第ｎの出力スイッチＳＷＯ１〜ＳＷＯｎと、第１〜第ｎのソース線を短絡するためのソース線短絡回路とを含むということができる。
【０１２６】
ここで、１水平走査期間をｎ分割した選択期間の１つである第ｋの選択期間内の第１の期間Ｔ１に、第ｋ（１≦ｋ≦ｎ、ｋは整数）の出力バッファが、第ｋの出力スイッチにより第ｋの出力バッファと第ｋのソース線とを電気的に接続した状態で、第ｋのソース線に対応した階調データの上位ｐビットのデータに基づいて生成された第１及び第２の階調電圧のいずれかに基づいて第ｋのソース線を駆動する。更に、第１の期間Ｔ１後の第２の期間Ｔ２に、ソース線短絡回路が、各出力スイッチにより各出力バッファと各ソース線とを電気的に遮断した状態で、第１〜第ｎのソース線を短絡する。第１〜第ｎのソース線が短絡された後の第ｋのソース線の電圧が、第ｋの選択期間に選択された第ｋの画素に供給される。
【０１２７】
４．２  第２の変形例
本実施形態の第２の変形例では、出力スイッチ及びソース線短絡回路のうち出力スイッチのみがソースドライバ側が設けられている。
【０１２８】
図１３に、本実施形態の第２の変形例における電気光学装置及びソースドライバの要部の構成を示す。なお、図１３において図３と同一部分には同一符号を付し、適宜説明を省略する。
【０１２９】
第２の変形例では、図１０に示す本実施形態のソースドライバ５２０の構成のうち、出力回路５２９が、更に、各出力スイッチが、各出力バッファと各ソース線とを電気的に接続又は遮断するための第１〜第Ｎの出力スイッチＳＷＯ１〜ＳＷＯＮを含む。第１〜第Ｎの出力スイッチＳＷＯ１〜ＳＷＯＮの各出力スイッチは、上述のタイミングでスイッチ制御される。その一方で、出力回路５２９は、ソース線Ｓ１〜ＳＮのうちｎ本単位でソース線を短絡するための短絡スイッチＢＳＷ１〜ＢＳＷＮ−１により構成されるソース線短絡回路を含まず、ＬＣＤパネル５１２側に設けられる。
【０１３０】
即ち、第２の変形例におけるＬＣＤパネルは、第１〜第ｎ（ｎは２以上の整数）のゲート線と、第１〜第ｎのソース線と、各画素が第ｊ（１≦ｊ≦ｎ、ｊは整数）のゲート線及び第ｊのソース線により特定される第１〜第ｎの画素と、第１〜第ｎのソース線を短絡するためのソース線短絡回路とを含むということができる。
【０１３１】
そして、第２の変形例におけるソースドライバは、各出力バッファが、（ｐ＋ｑ）（ｐ、ｑは自然数）ビットの階調データに基づいて各ソース線を駆動するための第１〜第ｎの出力バッファと、各出力スイッチが、ソースドライバの各出力バッファと各ソース線とを電気的に接続又は遮断するための第１〜第ｎの出力スイッチとを含むということができる。
【０１３２】
ここで、１水平走査期間をｎ分割した選択期間の１つである第ｋの選択期間内の第１の期間Ｔ１に、第ｋ（１≦ｋ≦ｎ、ｋは整数）の出力バッファが、第ｋの出力スイッチにより第ｋの出力バッファと第ｋのソース線とを電気的に接続した状態で、第ｋのソース線に対応した階調データの上位ｐビットのデータに基づいて生成された第１及び第２の階調電圧のいずれかに基づいて第１〜第ｎのソース線を駆動する。更に、第１の期間Ｔ１後の第２の期間Ｔ２に、ソース線短絡回路が、各出力スイッチにより各出力バッファと各ソース線とを電気的に遮断した状態で、第１〜第ｎのソース線を短絡する。第１〜第ｎのソース線が短絡された後の第ｋのソース線の電圧が第ｋの選択期間に選択された第ｋの画素に供給される。
【０１３３】
４．３  第３の変形例
本実施形態の第３の変形例では、出力スイッチ及びソース線短絡回路のうちソース線短絡回路のみがソースドライバ側が設けられている。
【０１３４】
図１４に、本実施形態の第３の変形例における電気光学装置及びソースドライバの要部の構成を示す。なお、図１４において図３と同一部分には同一符号を付し、適宜説明を省略する。
【０１３５】
第３の変形例では、図１０に示す本実施形態のソースドライバ５２０の構成のうち、出力回路５２９が、更に、ソース線Ｓ１〜ＳＮのうちｎ本単位でソース線を短絡するための短絡スイッチＢＳＷ１〜ＢＳＷＮ−１により構成されるソース線短絡回路を含む。各短絡スイッチもまた、上述のタイミングでスイッチ制御される。その一方で、出力回路５２９は、各出力スイッチが、各出力バッファと各ソース線とを電気的に接続又は遮断するための第１〜第Ｎの出力スイッチＳＷＯ１〜ＳＷＯＮを含まず、ＬＣＤパネル５１２側に設けられる。
【０１３６】
即ち、第３の変形例におけるＬＣＤパネルは、第１〜第ｎ（ｎは２以上の整数）のゲート線と、第１〜第ｎのソース線と、各画素が第ｊ（１≦ｊ≦ｎ、ｊは整数）のゲート線及び第ｊのソース線により特定される第１〜第ｎの画素と、第１〜第ｎのソース線を短絡するためのソース線短絡回路とを含むということができる。
【０１３７】
そして、第３の変形例におけるソースドライバは、各出力バッファが、（ｐ＋ｑ）（ｐ、ｑは自然数）ビットの階調データに基づいて各ソース線を駆動するための第１〜第ｎの出力バッファと、各出力スイッチが、ソースドライバの各出力バッファと各ソース線とを電気的に接続又は遮断するための第１〜第ｎの出力スイッチとを含むということができる。
【０１３８】
ここで、１水平走査期間をｎ分割した選択期間の１つである第ｋの選択期間内の第１の期間Ｔ１に、第ｋ（１≦ｋ≦ｎ、ｋは整数）の出力バッファが、第ｋの出力スイッチにより第ｋの出力バッファと第ｋのソース線とを電気的に接続した状態で、第ｋのソース線に対応した階調データの上位ｐビットのデータに基づいて生成された第１及び第２の階調電圧のいずれかに基づいて第１〜第ｎのソース線を駆動する。そして、第１の期間Ｔ１後の第２の期間Ｔ２に、ソース線短絡回路が、各出力スイッチにより各出力バッファと各ソース線とを電気的に遮断した状態で、第１〜第ｎのソース線を短絡する。第１〜第ｎのソース線が短絡された後の第ｋのソース線の電圧が第ｋの選択期間に選択された第ｋの画素に供給される。
【０１３９】
なお、本実施形態及びその第１〜第３の変形例では、ｎが４の場合について主に説明したが、これに限定されるものではない。また、ｎが４の場合であっても、ソース線を短絡する本数は、２又は３本であってもよい。
【０１４０】
５．  電子機器
図１５に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図１５において、図１と同一部分には同一符号を付し、適宜説明を省略する。
【０１４１】
携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットでコントローラ５４０に供給する。
【０１４２】
携帯電話機９００は、ＬＣＤパネル５１２を含む。ＬＣＤパネル５１２は、ソースドライバ５２０及びゲートドライバ５３０によって駆動される。ＬＣＤパネル５１２は、複数のゲート線、複数のソース線、複数の画素を含む。なお、携帯電話機９００は、本実施形態のＬＣＤパネル５１２ではなく、上述の第１〜第３の変形例のいずれかのＬＣＤパネルパネルを含んでもよい。この場合、各変形例におけるＬＣＤパネルは、各変形例におけるソースドライバによってソース線が駆動される。
【０１４３】
コントローラ５４０は、ソースドライバ５２０及びゲートドライバ５３０に接続され、ソースドライバ５２０に対してＲＧＢフォーマットの階調データを供給する。
【０１４４】
電源回路５４２は、ソースドライバ５２０及びゲートドライバ５３０に接続され、各ドライバに対して、駆動用の電源電圧を供給する。またＬＣＤパネル５１２の対向電極ＶＣＯＭに、対向電極電圧を供給する。
【０１４５】
ホスト９４０は、コントローラ５４０に接続される。ホスト９４０は、コントローラ５４０を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、コントローラ５４０に供給できる。コントローラ５４０は、この階調データに基づき、ソースドライバ５２０及びゲートドライバ５３０によりＬＣＤパネル５１２に表示させる。
【０１４６】
ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。
【０１４７】
ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、ＬＣＤパネル５１２の表示処理を行う。
【０１４８】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
【０１４９】
なお、本実施形態及びその変形例では、階調データの上位ビット数を４、下位ビット数を２として、上位ビット数に応じた種類の階調電圧を生成し、下位ビットに応じてそれらを切り替えて出力させていたが、上位ビット数や下位ビット数に限定されるものではない。
【０１５０】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【０１５１】
【図１】本実施形態における液晶装置の構成例のブロック図。
【図２】本実施形態の比較例における電気光学装置の説明図。
【図３】本実施形態における電気光学装置の説明図。
【図４】階調データと階調電圧の関係の一例を示す図。
【図５】比較例における電気光学装置の駆動例にタイミング図。
【図６】本実施形態における電気光学装置の駆動方法の一例の説明図。
【図７】本実施形態におけるＬＣＤパネルの駆動例にタイミング図。
【図８】本実施形態における電気光学装置の駆動方法を実現する制御信号のタイミング例の説明図。
【図９】図１のゲートドライバの構成例のブロック図。
【図１０】本実施形態におけるソースドライバの構成例のブロック図。
【図１１】図１０のソースドライバの要部のブロック図。
【図１２】本実施形態の第１の変形例における電気光学装置及びソースドライバの要部の構成を示す図。
【図１３】本実施形態の第２の変形例における電気光学装置及びソースドライバの要部の構成を示す図。
【図１４】本実施形態の第３の変形例における電気光学装置及びソースドライバの要部の構成を示す図。
【図１５】本実施形態における電子機器の構成例のブロック図。
【符号の説明】
【０１５２】
５１０  液晶装置、  ５２０  ソースドライバ、  ５２２  シフトレジスタ、
５２４  データラッチ、  ５２６  ラインラッチ、  ５２７  基準電圧発生回路、
５２８  ＤＡＣ、  ５２９  出力回路、  ５３０  ゲートドライバ、
５４０  コントローラ、  ５４２  電源回路、  ＢＳＷＬ〜ＢＳＷＬ＋２  短絡スイッチ、
ＢＳＷＣＬ〜ＢＳＷＬ＋２  短絡スイッチ制御信号、
ＢＵＦＬ〜ＢＵＦＬ＋３  第１〜第４の出力バッファ、
ＧＫ−１〜ＧＫ−４  第１〜第４のゲート線、  ＳＬ〜ＳＬ＋３  第１〜第４のソース線、
ＳＷＣＬ〜ＳＷＣＬ＋３  第１〜第４のスイッチ制御信号、
ＳＷＯＬ〜ＳＷＯＬ＋３  第１〜第４の出力スイッチ、
ＰＥＫＬ〜ＰＥＫ（Ｌ＋３）  画素電極、  ＴＦＴＫＬ〜ＴＦＴＫ（Ｌ＋３）  薄膜トランジスタ、
ＶＣＯＭ  対向電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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