(57)【要約】      （修正有）【課題】低雑音差動増幅器の中和技術。【解決手段】差動ＬＮＡは、第１および第２の入力ＭＯＳトランジスタ（ＭＴ、ＭＣ）を有し、それぞれの制御ゲートに印加した差動差動入力と、それぞれのドレインから抽出した出力を有する。第１および第２の入力ＭＯＳトランジスタのゲートドレインＣｇｄである帰還キャパシタンスを、２つの中和ＭＯＳトランジスタ（ＭＮ１，ＭＮ２）のそれぞれのゲートソースＣｇｓキャパシタンスにより中和する。【選択図】図９
2007006484.tif 000002
【特許請求の範囲】
【請求項１】
第１のプルアップ素子に接続している第１のノードと、第１のプルダウン素子に接続している第２のノードと、トルー入力信号を有効に受信する第１の制御入力ノードとを備え、前記第１の制御入力ノードと前記第１のノードとの間の第１の帰還キャパシタンスと、前記第１の制御入力と前記第２のノードとの間の第１のカップリングキャパシタンスとを特徴とし、前記第１の帰還キャパシタンスは少なくとも部分的に前記トルー入力信号に依存している、第１の入力トランジスタと、
第２のプルアップ素子に接続している第３のノードと、第２のプルダウン素子に接続している第４のノードと、コンプリメント入力信号を有効に受信する第２の制御入力ノードとを備え、前記コンプリメント入力信号は、前記トルー入力信号が反転したものであって、前記第２の制御入力ノードと前記第３のノードとの間の第２の帰還キャパシタンスと、前記第２の制御入力と前記第４のノードとの間の第２のカップリングキャパシタンスとを特徴とし、前記第２の帰還キャパシタンスは少なくとも部分的に前記コンプリメント入力信号に依存している、第２の入力トランジスタと、
静止キャパシタンスの大きさが基本的に前記第１の帰還キャパシタンスの静止キャパシタンスの大きさと同じである、前記第１の入力ノードと前記第３のノードとの間に接続している第１の補償可変キャパシタンスと、
静止キャパシタンスの大きさが基本的に前記第２の帰還キャパシタンスの静止キャパシタンスの大きさと同じである、前記第２の入力ノードと前記第１のノードとの間に接続している第２の補償可変キャパシタンスとを含む、
差動増幅器。
【請求項２】
前記第１の帰還キャパシタンスを介した帰還信号の大きさが、少なくとも部分的に前記第１および第２のノードとの間の電位差に依存していて、前記第１の補償可変キャパシタンスが、前記第３のノードから前記第１の制御入力へ中和信号を効果的に提供して、前記中和信号の大きさが、前記第１のノードと第２のノードとの間の電位差の変動に伴って変化する、請求項１に記載の差動増幅器。
【請求項３】
前記第１の補償可変キャパシタンスが、前記第１の帰還キャパシタンスの変動を監視して、前記第１のカップリングキャパシタンスの変動を基本的に無視して、
前記第２の補償可変キャパシタンスが、前記第２の帰還キャパシタンスの変動を監視して、前記第２のカップリングキャパシタンスの変動を基本的に無視する、請求項１に記載の差動増幅器。
【請求項４】
前記第１および第２の入力トランジスタが、電界効果トランジスタまたはバイポーラ接合トランジスタである、請求項１に記載の差動増幅器。
【請求項５】
前記第１の補償可変キャパシタンスを、前記第１の入力ノードに接続した第３の入力ノードと、前記第３のノードに接続した第５のノードと、電源線に接続している第６のノードとを有する第１の補償トランジスタにより構成して、
前記第２の可変キャパシタンスを、前記第２の入力ノードに接続した第４の入力ノードと、前記第２のノードに接続した第７のノードと、前記電源線に接続した第８のノードとを有する第２の補償トランジスタで構成する、請求項１に記載の差動増幅器。
【請求項６】
前記第１の補償トランジスタを前記第１の入力トランジスタと整合させて、
前記第２の補償トランジスタを前記第２の入力トランジスタと整合させない、請求項５に記載の差動増幅器。
【請求項７】
前記第１の入力トランジスタが第１のＭＯＳトランジスタで、前記第１のノード、第２のノードおよび第１の制御入力がそれぞれ、前記第１のＭＯＳトランジスタの第１のドレインノード、第１のソースノードおよび第１の制御ゲートで、
前記第２の入力トランジスタが第２のＭＯＳトランジスタで、前記第３のノード、第４のノードおよび第２の制御入力がそれぞれ、前記第２のＭＯＳトランジスタの第２のドレインノード、第２のソースノードおよび第２の制御ゲートで、
前記第１の補償可変キャパシタンスを、ある一定の電位に接続した第３のソースと、前記第２のドレインに接続した第３のドレインと、前記第１の制御ゲートに接続した第３の制御ゲートとを有する第３のＭＯＳトランジスタにより構成して、前記第３のＭＯＳトランジスタのゲートドレインキャパシタンスが、前記第１のＭＯＳトランジスタのゲートドレインキャパシタンスと整合していて、
前記第２の補償可変キャパシタンスを、前記ある一定の電位に接続した第４のソースと、前記第１のドレインに接続した第４のドレインと、前記第２の制御ゲートに接続した第４の制御ゲートとを有する第４のＭＯＳトランジスタにより構成して、前記第４のＭＯＳトランジスタのゲートドレインキャパシタンスが、前記第２のＭＯＳトランジスタのゲートドレインキャパシタンスと整合している、請求項１に記載の差動増幅器。
【請求項８】
前記第３のＭＯＳトランジスタのゲートソースキャパシタンスを、前記第１のＭＯＳトランジスタのゲートソースキャパシタンスと整合させて、
前記第４のＭＯＳトランジスタのゲートソースキャパシタンスを、前記第２のＭＯＳトランジスタのゲートドレインキャパシタンスと整合させない、請求項７に記載の差動増幅器。
【請求項９】
前記差動増幅器が低雑音増幅器、ＬＮＡで、
前記第１および第２のプルダウン素子が誘導素子である、請求項１に記載の差動増幅器。
【請求項１０】
第１の電源線と、前記第１の電源線よりも電位が低い第２の電源線と、
第１のプルアップ素子を介して前記第１の電源線に接続した第１のドレインノードと、第１のプルダウン素子を介して前記第２の電源線に接続した第１のソースノードと、トルー入力信号を有効に受信する第１の制御ゲート入力ノードとを有する第１の入力ＭＯＳトランジスタと、
第２のプルアップ素子を介して前記第１の電源線に接続した第２のドレインノードと、第２のプルダウン素子を介して前記第２の電源線に接続した第２のソースノードと、前記トルー入力信号とは逆のコンプリメント入力信号を受信する第２の制御ゲート入力ノードとを有する第２の入力ＭＯＳトランジスタと、
前記第１の制御ゲート入力ノードに接続した第１の補償制御ゲートと、前記第２のドレインノードに接続した第１の補償ソースノードと、前記第１または第２の電源線のいずれか１つに直接接続した第１の補償ドレインノードとを有する第１の補償ＭＯＳトランジスタと、
前記第２の制御ゲート入力ノードに接続した第２の補償制御ゲートと、前記第１のドレインノードに接続した第２の補償ソースノードと、前記第１の補償ドレインノードと同じ前記第１または第２の電源線のいずれか１つと直接接続した第２の補償ドレインノードとを有する第２の補償ＭＯＳトランジスタとを含む、差動増幅器。
【請求項１１】
前記第１のドレインノードと前記第１のソースノードとの間の電位差が、前記第１の補償ソースノードと前記第１の補償ドレインノードとの間の電位差と同じ大きさになる、請求項１０に記載の差動増幅器。
【請求項１２】
前記第１の入力ＭＯＳトランジスタのドレイン領域を、前記第１の補償ＭＯＳトランジスタのドレイン領域と整合させて、
前記第２の入力ＭＯＳトランジスタのドレイン領域を、ドレイン領域前記第２の補償ＭＯＳトランジスタと整合させない、請求項１０に記載の差動増幅器。
【請求項１３】
前記第１の入力ＭＯＳトランジスタのソース領域を、前記第１の補償ＭＯＳトランジスタのソース領域と整合させて、
前記第２の入力ＭＯＳトランジスタのソース領域を、ソース領域前記第２の補償ＭＯＳトランジスタと整合させない、請求項１２に記載の差動増幅器。
【請求項１４】
前記差動増幅器が低雑音増幅器、ＬＮＡで、
前記第１および第２のプルアップ素子が第１および第２のプルアップ誘導素子で、
第１および第２のプルダウン素子が第１および第２のプルダウン誘導素子である、請求項１０に記載の差動増幅器。
【請求項１５】
前記第１の入力ＭＯＳトランジスタの反応性動作と結合して、その共振範囲内で動作する際に、第１のプルダウン誘導素子が、所定の入力抵抗値と基本的に同じ実抵抗成分を有する前記第１の制御ゲート入力ノードで入力インピーダンスを生成するように、前記第１のプルダウン誘導素子を選択して、
前記第２の入力ＭＯＳトランジスタの反応性動作と結合して、その共振範囲内で動作する際に、第２のプルダウン誘導素子が、前記所定の入力抵抗値と基本的に同じ実抵抗成分を有する前記第２の制御ゲート入力ノードで入力インピーダンスを生成するように、前記第２のプルダウン誘導素子を選択する、請求項１４に記載の差動増幅器。
【請求項１６】
前記第１の制御ゲート入力ノードに接続した第１の入力誘導素子をさらに備え、前記第１の入力誘導素子のインダクタンス値を選択して、前記第１のプルダウン誘導素子をその共振範囲に配置して、
前記第２の制御ゲート入力ノードに接続した第２の入力誘導素子をさらに備え、前記第２の入力誘導素子のインダクタンス値を選択して、前記第１のプルダウン誘導素子をその共振範囲に配置する、請求項１５に記載の差動増幅器。
【請求項１７】
前記第１および第２の制御ゲート入力ノードに接続したバイアス生成回路をさらに備え、前記バイアス生成回が前記低雑音増幅器の動作点を効果的に設定する、請求項１６に記載の差動増幅器。
【請求項１８】
第１の電源線と、前記第１の電源線よりも電位が低い第２の電源線と、
第１のプルアップ素子を介して前記第１の電源線に接続した第１のドレインノードと、第１のプルダウン素子を介して前記第２の電源線に接続した第１のソースノードと、トルー入力信号を有効に受信する第１の制御ゲート入力ノードとを有する第１の入力ＭＯＳトランジスタと、
第２のプルアップ素子を介して前記第１の電源線に接続した第２のドレインノードと、第２のプルダウン素子を介して前記第２の電源線に接続した第２のソースノードと、前記トルー入力信号とは逆のコンプリメント入力信号を受信する第２の制御ゲート入力ノードとを有する第２の入力ＭＯＳトランジスタと、
前記第１の制御ゲート入力ノードに接続した第１の補償制御ゲートと、前記第２のドレインノードに接続した第１の補償ドレインノードと、前記第１または第２の電源線のいずれか１つに接続した第１の補償ソースノードとを有し、前記第１の補償ＭＯＳトランジスタのドレイン構造が前記第１の入力ＭＯＳトランジスタのドレイン構造と整合している、第１の補償ＭＯＳトランジスタと、
前記第２の制御ゲート入力ノードに接続した第２の補償制御ゲートと、前記第２のドレインノードに接続した第２の補償ドレインノードと、前記第１の補償ソースノードに接続した第２の補償ソースノードとを有し、前記第２の補償ＭＯＳトランジスタのドレイン構造が、前記第２の入力ＭＯＳトランジスタのドレイン構造と整合している、第２の補償ＭＯＳトランジスタとを含む、差動増幅器。
【請求項１９】
前記第１の補償ソースノードが、前記第１の補償ドレインノードと構造的に異なっている、請求項１８に記載の差動増幅器。
【請求項２０】
前記第２の補償ソースノードが、前記第２の補償ドレインノードと構造的に異なっている、請求項１９に記載の差動増幅器。
【請求項２１】
前記第１の補償ＭＯＳトランジスタを、前記第１の入力ＭＯＳトランジスタと整合させていない、請求項１８に記載の差動増幅器。
【請求項２２】
前記第２の補償ＭＯＳトランジスタを、前記第２の入力ＭＯＳトランジスタと整合させていない、請求項２１に記載の差動増幅器。
【請求項２３】
前記第１のドレインノードと前記ソースノードとの間の電位差が、前記第１の補償ソースノードと前記第１の補償ドレインノードとの間の電位差と同じ大きさになる、請求項１８に記載の差動増幅器。
【請求項２４】
前記増幅器が低雑音増幅器、ＬＮＡで、前記第１および第２のプルダウン素子が誘導素子である、請求項１８に記載の差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低雑音差動増幅器、ＬＮＡの分野に関する。特に、本発明は、ＬＮＡにおける入出力分離の改良に関する。
【背景技術】
【０００２】
一般に、高周波数受信機の初段は、低雑音増幅器、ＬＮＡである。ＬＮＡは特に、無線通信の適用分野において重要な構成要素である。このようなシステムでは、ＬＮＡは、アンテナからの信号を受信して、大きな雑音を受信機に加えることなく増幅するために用いられる。受信信号を増幅する以外に、一般に、ＬＮＡはまた、所定の動作周波数で特定の入力インピーダンスを供給する必要がある。このインピーダンス要件が特に重要であるのは、インピーダンスの品質が、ＬＮＡの前に配置する受動フィルタの性能に大きな影響を与えてしまうからである。ＬＮＡは全体として、受信機系で最も重要な回路ブロックの１つであって、受信機系全体のノイズ性能を決定するものである。
【０００３】
入力インピーダンスの要件により、ＬＮＡ型増幅器の物理構成に実用上の制限がある。すなわち、基本（低周波数）増幅器の構成および技術が、ＬＮＡの適用分野に適していないことである。例えば、基本の共通ソース増幅器構成９（図１に図示）は、ＬＮＡの適用分野に適していない。共通ソース増幅器９は、ハード接地ＧＮＤに直接接続しているソース端子と、負荷抵抗ＲＬを介してＶｃｃと接続しているドレインと、信号源１２と接続している制御ゲートとを有するＭＯＳトランジスタ１１を含んでいる。信号源１２は、固有の出力（すなわち、ソース）インピーダンスＲＳを有し、ソースインピーダンスＲＳを介して入力信号Ｖｉｎを増幅器９に出力する。信号反射を低減して、電力伝送を最大にするために、増幅器９は一般に、入力インピーダンスＲｉｎを供給する必要がある。これは、ソースインピーダンスＲＳと整合する。ＲＳの典型的な値は５０Ωで、対応する整合入力インピーダンスＲｉｎ５０Ωも同様に、一般に増幅器９の入力で必要である。この値の５０Ωは、純粋に説明のためであって、本明細書の説明から逸脱することなく、任意のその他の値をソースインピーダンスＲＳに設定することができることを理解されたい。
【０００４】
しかしながら、この入力インピーダンス要件を満たす共通の方法は、整合する５０Ω入力抵抗、すなわち、Ｒｉｎを、共通ソース増幅器９の入力端子に単に配置することである。このアプローチは、多くの低周波数の適用分野では実際に適しているが、高周波数適用分野（すなわち、ＬＮＡ型増幅器が一般に用いられる分野）では不適当である。入力抵抗Ｒｉｎにより、端子ノイズが加わり、受信信号が減衰する。通常、これら２つの作用により、許容できないノイズ形状になってしまい、高周波数、低電力適用分野に不適当な物理的入力抵抗を利用することになり、従って、ＬＮＡ型増幅器に不適当なものを利用することになる。
【０００５】
ＬＮＡ型増幅器の能動構成要素は一般に、ＭＯＳトランジスタである。この制御ゲート構造は基本的に、平行板コンデンサからなる。その結果、ＭＯＳトランジスタの制御ゲートは、固有の容量入力インピーダンスを示す。従って、制御ゲートをＭＯＳトランジスタに対する入力として用いて、物理抵抗を加えることなく（物理抵抗のノイズ特性を回避するため）オーム（非容量）入力インピーダンス（整合する５０Ω入力抵抗等）を供給するように試みることは、無駄な努力のように見える。しかしながら、ＭＯＳトランジスタは、公称容量入力インピーダンスと呼ばれるものを有しており、これは純容量入力インピーダンスではない。物理ＭＯＳトランジスタは、その容量入力インピーダンス成分の他に、有効入力インピーダンス成分を示す。この有効インピーダンス成分は、少なくとも部分的にＭＯＳトランジスタのチャネル（すなわち、下部プレート）の有限キャリア速度に基づいているので、下部プレート電位となる。これは、印加した電位を制御ゲートで遅延して、その入力インピーダンスに抵抗成分を示す。この遅延作用は印加した入力信号の周波数に依存するので、入力オーム抵抗の値もやはり周波数に依存する。しかしながら、この現象により、物理的入力抵抗を設けることなく、所定の動作周波数範囲内で、ＬＮＡ型増幅器が抵抗入力インピーダンスを供給できるようになる。
【０００６】
この遅延作用を高めることにより、実際の抵抗のノイズが加わらないオーム入力インピーダンスを、ＭＯＳトランジスタの制御ゲートで生成することができる。例えば、トランジスタのチャネルを単に延長するといったような、トランジスタのチャネルでこの遅延作用を高める方法はいくつかある。しかしながら、このアプローチでは、トランジスタの全体的な性能に影響を与えることになる。通常、ＬＮＡ増幅器では、誘導ソースのデジェネレイションを用いて、印加した入力信号によるチャネル内の電流の流れの遅延を増大する。このアプローチの利点は、ＭＯＳトランジスタのソース端子で適切なインダクタンスを選択することにより、入力インピーダンスの有効（すなわち、オーム）成分を制御できることである。
【０００７】
このアプローチを図２に示す。インダクタＬｓをＭＯＳトランジスタ１１のソース電極に加えて、誘導ソースデジェネレイションを供給する。この場合、入力インピーダンスＺｉｎは、インダクタンス値Ｌｓに比例する抵抗成分を有する直列ＲＬＣネットワークとして効果的に動作する。入力インピーダンスＺｉｎは、純粋に共振での抵抗だけなので（すなわち、入力インピーダンスの反応性成分を相殺するので）、一般に、インピーダンス整合を狭い動作周波数範囲に限って供給することに留意されたい。しかしながら、ＬＮＡ型増幅器は一般に、狭い帯域での適用分野で用いられるので、帯域動作が狭いというこの制約はあまり重大な障害にはならない。
【０００８】
図３を参照すると、インダクタＬｓは、共振動作の際だけ所望の入力抵抗を供給するので、一般に、第２のゲートインダクタＬｇをトランジスタ１１の制御ゲートに印加して、共振を確実に発生させる。すなわち、所望の入力オームインピーダンスの供給に必要なインダクタンス値Ｌｓを、初めに選択する。一般に、所望の入力インピーダンスを選択して、入力信号源１２のソース抵抗Ｒｓと整合させる。しかしながら、所望の入力抵抗を生成する値Ｌｓは、ＬＮＡの所望の動作周波数で必ずしも共振を発生させる必要はない。Ｌｓは、入力ループが共振する際にだけ、純粋に抵抗インピーダンスを生成させるので、次にゲートインダクタンスＬｇを調整して、ゲート入力に十分な直列インダクタンスを供給して、その入力ループが任意の値Ｌｓの所望の増幅器動作周波数で共振するようする。
【０００９】
図４を参照すると、図１〜図３に図示のものと同じ構成要素は全て、同じ参照符号を有し、上記で説明している。基本ＬＮＡ構造のさらに詳細な図は、電圧バイアス発生器１３と、結合コンデンサＣｐと、ＭＯＳトランジスタ１１のドレイン電極をＶｃｃ電源線に接続する第３のインダクタＬｄとを含む。電圧バイアス発生器１３は、電力制約から決定するＬＮＡの動作点を設定する。結合コンデンサＣｐは、トランジスタ１１のゲートソースバイアスの外乱を防止するＤＣブロックを行う。インダクタＬｄのインダクタンス値は、ＭＯＳトランジスタ１１のドレインキャパシタンスに従って動作して、ゲインを増加して、出力でバンドパスフィルタを行う。
【００１０】
図４のＬＮＡはシングルエンド構造なので、寄生接地インダクタンスの影響を受けやすい。このことは、図５に示すような差動ＬＮＡ構造を用いることにより、改善することができる。図４と同じ構成要素は全て、同じ符号がつけられている。差動構造１７は、電流ソース１９を含み、これは、２つの差動分岐の間で対称となる点で仮想接地１５を設定している。
【００１１】
差動ＬＮＡ１７は、トルーＶｉｎとコンプリメントＶｉｎ’の形式の入力信号で動作するので、トルー１７ａＬＮＡ分岐とコンプリメンタリ１７ｂＬＮＡ分岐とを有する。トルーＬＮＡ分岐１７ａの全構成要素を補完するコンプリメンタリＬＮＡ分岐１７ｂの全構成要素は、プライム符号（’）を付加した同じ参照符号を有し、図２〜図４を参照して上述したように、それらの動作はトルーＬＮＡ分岐１７ａの全構成要素と同じである。説明を簡単にするため、２つのそれぞれの入力信号ＶｉｎおよびＶｉｎ’を供給する２つの入力信号源１２および１２’を、対応するソースインピーダンスＲｓおよびＲｓ’とともに図示している。しかしながら、ＶｉｎおよびＶｉｎ’は相互補完するものであって、１つの遠隔差動信号源から入力してもよいことを理解されたい。同様に、２つの電圧バイアス発生器１３および１３’を図示しているが、１つの電圧バイアス発生器を用いて、差動ＬＮＡ１７のトルー１７ａ分岐およびコンプリメンタリ１７ｂ分岐の両方にバイアスをかけてもよいことを理解されたい。
【００１２】
入力インピーダンスの有効成分を主としてＬｓ（またはＬｓ’）が制御するように、電流ソース１９は、仮想接地ノード１５を寄生接地インダクタンスから分離する。差動ＬＮＡ構造の別の利点は、同相外乱を除去するとともに、直線性およびダイナミックレンジを向上させることである。
【００１３】
差動ＬＮＡ構造がますます用いられるようになり始めたのは、１９９０年代後半になってからである。直接変換型受信機（ＤＣＲ）の用途が拡大することにより、差動ＬＮＡが用いられるようになった。差動構造を有するＤＣＲ配置は、二次相互変調および直線性の向上に役立っている。
【００１４】
しかしながら、ＬＮＡ型増幅器は一般に、図４および図５の簡略構造を有していない。これはなぜなら、ノイズ形状はＭＯＳトランジスタ１１のゲートドレインキャパシタンスＣｇｄの影響をあまり受けないが、Ｃｄｇは入力インピーダンスの影響を受けるからである。さらに、一般に、ＬＮＡの出力を入力と異なるように同調するので、出力フォームを入力と分離するのに有効である。リークが入力段を介して放射してしまうので、出力信号からのリークが入力段に戻ることを防ぐことも重要である。例えば、ＬＮＡは、アンテナから信号を受信して、ノイズを加えて増幅することもある。入力と出力との間のその分離がある一定のレベルでない場合、出力での信号がアンテナに戻って、放射してしまい、他の適用分野またはある応用分野の他のユーザに対して干渉を発生してしまう。
【００１５】
図６を参照すると、文献に記載の大抵の低雑音増幅器は、カスコード配置を用いることにより、入力トランジスタ１１Ｃｇｄの作用を低減している。図６では、理解しやすいようにシングルエンド構成を図示しているが、図６の構造を、容易に差動ＬＮＡ構造に拡張できることを理解されたい。カスコード配置では、１つの入力トランジスタ１１を、２つのトランジスタからなるカスコード構造２０と置き換える。第１入力トランジスタ１１＿ｉｎと、これと直列のカスコードトランジスタ１１ｃｓｃとからなる。カスコードトランジスタ１１ｃｓｃの制御ゲートは一般に、高電源Ｖｃｃと接続していて、入力トランジスタ１１＿ｉｎの電圧を最大にする。カスコード構造２０の動作は周知であり、ここで詳しく述べる。基本的に、カスコードトランジスタ１１ｃｓｃは、入力トランジスタ１１＿ｉｎの共通ソース構成のゲインを低減することにより、入力トランジスタ１１＿ｉｎに対するミラー効果の作用を倍増するキャパシタを低減すると同時に、入力トランジスタ１１＿ｉｎの制御ゲートと、カスコードトランジスタ１１ｃｓｃのドレインでの出力とを分離する。従って、カスコード構造２０により、入力と出力との間の分離を向上させる。これは、アンテナ（図示せず）が受信して、ＬＮＡに印加した入力信号には、理想的にはＬＮＡの出力から入力に戻る反射がないことを意味している。
【００１６】
また、図６には、典型的な電圧バイアス回路１３の一例が示されている。電圧バイアス回路１３は、参照抵抗Ｒｒｅｆと、これと直列のダイオード接続トランジスタ２１と、トランジスタ２１のゲートを入力トランジスタ１１＿ｉｎのゲートに接続しているバイアス抵抗Ｒバイアスとを含むこともできる。ダイオード接続トランジスタ２１を介した参照電流を、Ｒｒｅｆの値と、Ｖｃｃとトランジスタ２１のＶｇｓとの間の電圧差とから求める。一般に、そのノイズ電流が無視できるくらい小さくなるように、Ｒｒｅｆを大きくする。トランジスタ２１は基本的に、入力トランジスタ１１＿ｉｎとの電流ミラーを形成する。これにより、入力トランジスタ１１＿ｉｎのバイアス動作点を設定する。
【００１７】
図７を参照すると、完全を期すために、カスコード構造を有する差動ＬＮＡ型増幅器が図示されている。図６と同じ全構成要素は同じ参照符号を有し、上記で説明している。理解しやすいように、図５の場合のように、バイアス回路および入力信号は、差動ＬＮＡのトルーおよびコンプリメント分岐用に対になっているが、１つのバイアス回路により、差動ＬＮＡの２つの分岐にバイアスをかけて、トルー入力信号およびコンプリメンタリ入力信号を共通差動信号源から発生してもよいことを理解されたい。また、図５の場合のように、コンプリメンタリ構成要素は、その対応する参照符号にプライム符号（’）が付けられて、上記で説明している。コンプリメンタリ出力は従って、ノードＯｕｔおよびＯｕｔ’で利用できる。
【００１８】
カスコード構造によりミラー効果を低減して、入力と出力との間の分離を行っており、これはＬＮＡアーキテクチャに非常に普及しているが、電圧余裕を犠牲にしてこれらの利点を達成している。すなわち、回路動作のために利用可能な電圧余裕（すなわち、ＶｃｃとＧＮＤとの差であって、ＶｃｃとＧＮＤとの間のいずれかの直列接続構成要素での電圧低下によりさらに低減する）を、図４および図５の基本ＬＮＡ構造における１つのトランジスタ１１とは反対に、直列の２つのトランジスタ１１＿ｉｎおよび１１ｃｓｃｉｎを必要とすることにより低減する。図４および図５の基本ＬＮＡ回路と比較すると、これは、より小さいＶｉｎ信号レベルをとることにより、図６および図７のカスコードＬＮＡ回路を飽和することを意味する。
【００１９】
ミラー効果を補償する、すなわち、中和する他の方法が知られているが、これらは、現在のＬＮＡの適用分野に適しているとは考えられない。例えば、１９２０年代にＡＭラジオ放送用に開発された、シングルエンド増幅器用の中和技術では、タップ付きインダクタ、すなわち単巻トランスを用いて、キャパシタを介して、能動素子の出力と１８０度位相がずれている能動素子の入力に帰還信号を供給している。この手法を非ＬＮＡ型ＭＯＳ増幅器に応用することは、“ＣＭＯＳ無線周波数集積回路の設計（Ｔｈｅ  Ｄｅｓｉｇｎ  ｏｆ  ＣＭＯＳ  Ｒａｄｉｏ−Ｆｒｅｑｕｅｎｃｙ  Ｉｎｔｅｇｒａｔｅ  Ｃｉｒｃｕｉｔｓ）”、（ｃ）ケンブリッジ大学出版局１９９８、（ｃ）トーマス・Ｈ・リー（Ｔｈｏｍａｓ．Ｈ．Ｌｅｅ）２００４年、Ｔ．Ｈ．リー著、２９６頁に記載されている。これは、ここに引例として組み込まれている。しかし、このアプローチは、広い面積が必要で、しかも集積したタップ付きトランスの品質が悪くなるので、集積回路、ＩＣ、実施例に適していない。
【００２０】
従来から集積回路にはあまり適用していないが、同じ原理に基づく第２のアプローチでは、１８０度位相がずれている差動増幅器の２つの出力を利用して、単巻トランスを不要にしている。このアプローチは、“ＣＭＯＳ無線周波数集積回路の設計（Ｔｈｅ  Ｄｅｓｉｇｎ  ｏｆ  ＣＭＯＳ  Ｒａｄｉｏ−Ｆｒｅｑｕｅｎｃｙ  Ｉｎｔｅｇｒａｔｅ  Ｃｉｒｃｕｉｔｓ）”、（ｃ）ケンブリッジ大学出版局１９９８、（ｃ）トーマス・Ｈ・リー、２００４年、Ｔ．Ｈ．リー著、２９６〜２９７頁に記載されている。これは、ここに引例として組み込まれている。この場合、差動増幅器の一方の分岐の出力を、キャパシタを介して第２の分岐の入力に接続する。そして、この逆を行ってもよい。この中和技術をＭＯＳ集積回路に適用できるようにするためには、帰還キャパシタを増幅器トランジスタのＣｇｄに正確に整合することが必要となる。しかしながら、ＭＯＳトランジスタのＣｇｄは電圧に依存する（すなわち、印加した電位によって変化する）ので、帰還キャパシタとの正確な整合は不可能であった。従って、この技術は従来から、半導体増幅器での応用分野に限られていた。キャパシタンスを整合する際のこの障害は、ＬＮＡ増幅器では特に重大である。帰還キャパシタの不整合によって、帰還キャパシタを介して別々の共振を設定してしまうと、不安定になってしまう。従って、このアプローチは、従来から真空管技術に限定されていた。これは、非常に直線的で、相対的に一定の結合キャパシタンスを有している。
【００２１】
【特許文献１】米国特許出願公開第2004/0232982号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２２】
従って、必要なものは、基本のＭＯＳ型ＬＮＡ回路と比較して、電圧余裕をさらに低減することなく、ＭＯＳ型集積ＬＮＡ回路の入力と出力とを分離する方法である。
【００２３】
本発明の目的は、従来のＬＮＡと比較して、利用可能な電圧余裕を低減することなく入出力分離を向上した、ＩＣ適用分野に適したＬＮＡ回路を提供することである。
【００２４】
別の目的は、ＭＯＳトランジスタが通常動作を行う間に、ＭＯＳトランジスタのゲートドレインキャパシタンスＣｇｄをより正確に抽出する可変キャパシタを提供することである。
【課題を解決するための手段】
【００２５】
これらの目的は、ＬＮＡの２つの入力トランジスタの帰還キャパシタンスを厳密に監視する、２つの可変容量ソース、すなわち、可変キャパシタを用いるＬＮＡに合致している。例えば、ＭＯＳベースのＬＮＡでは、２つの入力トランジスタとは一般に、２つのＭＯＳトランジスタである。それぞれ、第１の誘導素子を介して上部電源線に接続したドレインノードと、第２の誘導素子を介して下部電源線と接続したソースノードと、入力制御ゲートとを有する。入力ＭＯＳトランジスタのドレインを出力として用いる場合は、次に、一般に、出力から入力への帰還経路を、入力ＭＯＳトランジスタのゲートドレイン固有キャパシタンスを介して形成する。
【００２６】
本発明は、可変容量ソース、すなわち、ＬＮＡの第１の入力ＭＯＳトランジスタの制御ゲートとＬＮＡの第２の入力ＭＯＳトランジスタのドレインとの間に接続した可変キャパシタを含むことにより、この帰還Ｃｇｄキャパシタンスを中和する。可変キャパシタは、第１の入力ＭＯＳトランジスタのＣｇｄを監視するが、第１の入力ＭＯＳトランジスタのゲートソースキャパシタンスはほとんど影響を受けない。このように、第１の入力ＭＯＳトランジスタの帰還Ｃｄｇキャパシタンスだけで、さらに厳密に整合することができる。さらに、第１のＭＯＳトランジスタのソースとドレインとの間の電位差の変化も、第１のＭＯＳトランジスタのＣｇｄキャパシタンスを介した帰還電流量に影響を与えるので、本発明の可変キャパシタはやはり同じやり方で電流を制限する。
【００２７】
第２の可変キャパシタを含むことにより、ＬＮＡの第２の入力ＭＯＳトランジスタを介して帰還電流を中和する。
【００２８】
これを達成するために、本発明の各可変キャパシタを、中和ＭＯＳトランジスタとして実行する。第１の中和ＭＯＳトランジスタを第１のＭＯＳ入力トランジスタと整合するようにして、第２の中和ＭＯＳトランジスタを第２のＭＯＳ入力トランジスタと整合するようにする。好ましくは、第１および第２の中和トランジスタと、第１および第２の入力ＭＯＳトランジスタとが、互いに全て整合するようにして、各トランジスタのソース領域とドレイン領域との間に基本的に構造的な相違がないといったように、すべて対称型構造を有するようにする。
【００２９】
本発明の場合では、第１の入力ＭＯＳトランジスタのＣｇｄを介する帰還電流を中和するために用いる第１の中和ＭＯＳトランジスタは、ある一定の電位に接続したドレインノードと、第１の入力ＭＯＳトランジスタの制御ゲートに接続した制御ゲートと、第２の入力ＭＯＳトランジスタのドレインノードに接続したソースノードとを有する。同様に、第２の入力ＭＯＳトランジスタのＣｇｄを介する帰還電流を中和するために用いる第２の中和ＭＯＳトランジスタは、同じある一定の電位に接続したドレインノードと、その第２の入力ＭＯＳトランジスタの制御ゲートに接続した制御ゲートと、その第１の入力ＭＯＳトランジスタのドレインノードに接続したソースノードとを有する。
【００３０】
好ましくは、第１の入力ＭＯＳトランジスタのドレインの電位は、第２の入力ＭＯＳトランジスタのドレインの電位と必ず１８０度位相がずれている。従って、本発明の構成により、第１の入力ＭＯＳトランジスタのＣｇｄの電位と等しく、且つ逆の、第１の中和トランジスタのゲートソースキャパシタンスＣｇｓの電位差を生成する。第１の中和トランジスタのＣｇｓの容量値が第１の入力ＭＯＳトランジスタのＣｇｄと整合しているので、第１の中和ＭＯＳトランジスタのＣｇｓを介した補償電流を生成して、第１の入力ＭＯＳトランジスタのＣｇｄを介した帰還電流を中和する。同様の補償電流を第２の中和ＭＯＳトランジスタのＣｇｓを介して生成して、第２の入力ＭＯＳトランジスタのＣｇｄを介した帰還電流を中和する。
【００３１】
さらに、第１の入力ＭＯＳトランジスタのドレインおよびソース間の全電圧差を、第１の中和ＭＯＳトランジスタのソースおよびドレイン間で再生する。このことは、補償電流をより厳密に第１の入力ＭＯＳトランジスタのＣｇｄを介した帰還電流に整合する適切な大きさにする際にさらに有益である。
【００３２】
同様の構造を、第２の入力ＭＯＳトランジスタに適用する。また、好ましくは、第１および第２の中和ＭＯＳトランジスタのドレインを、上部電源線Ｖｃｃに接続する。
【００３３】
本発明を完全に理解するとともに、他の目的および達成したことについては、添付の図面とともに、以下の説明と請求の範囲とを参照することにより明らかになり、理解できるであろう。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施形態を図面を用いて説明する。
【００３５】
［実施形態１］
図８を参照すると、本発明による低雑音差動増幅器、ＬＮＡ８０は、トルー分岐８０Ｔと、コンプリメンタリ分岐８０Ｃとを含む。ＬＮＡ８０のトルー分岐８０Ｔは、トルー信号を受信する第１の（トルー）トランジスタＭＴと、ＭＴの制御ゲートに接続した第１のゲートインダクタンスＬｇＴと、ＭＴのソースノードを仮想接地ノードＶｇｎｄに接続する第１のソースインダクタンスＬｓＴと、ＭＴのドレインをＶｃｃと接続する第１のドレインインダクタンスＬｄＴと、第１の電圧バイアス発生器ＶＢＴと、第１の入力結合コンデンサＣＴと、第１の入力信号ＶｉｎＴと、第１の入力信号の対応するソースインピーダンスＲｓＴとを含む。
【００３６】
本発明の場合では、トルートランジスタＭＴおよびコンプリメンタリトランジスタＭＣを、金属酸化物半導体、すなわちＭＯＳトランジスタとして実行することができるが、トルートランジスタＭＴおよびコンプリメンタリトランジスタＭＣを、バイポーラ接合トランジスタ、接合電界トランジスタまたは他の周知の電界効果トランジスタとして実行してもよいことを理解されたい。
【００３７】
ＬＮＡ８０のコンプリメンタリ分岐８０Ｃは、コンプリメンタリ信号を受信する第２の（コンプリメンタリ）トランジスタＭＣと、ＭＣの制御ゲートに接続した第２のゲートインダクタンスＬｇＣと、ＭＣのソースノードを仮想接地ノードＶｇｎｄに接続する第２のソースインダクタンスＬｓＣと、ＭＣのドレインを参照高電源線Ｖｃｃに接続する第２のドレインインダクタンスＬｄＴと、第２の電圧バイアス発生器ＶＢＣと、第２の結合コンデンサＣＣと、第２の入力信号ＶｉｎＣと、第２の入力信号の対応するソースインピーダンスＲｓＣとを含む。
【００３８】
仮想接地Ｖｇｎｄを、ソースインダクタンスＬｓＴおよびＬｓＣを参照接地電源線ＧＮＤに接続するテール電流ソースＩｓｒｃにより生成する。
【００３９】
本実施の形態の特徴は、トルートランジスタＭＴの制御ゲートをコンプリメンタリトランジスタＭＣのドレインに接続する第１の中和可変キャパシタンスＣＮ１と、コンプリメンタリＭＣの制御ゲートをトルートランジスタＭＴのドレインに接続する第２の中和可変キャパシタンスＣＮ２とにある。
【００４０】
インダクタ（集積またはディスクリート型）とすることもできる、ソースインダクタンスＬｓＴおよびＬｓＣに対して、トランジスタＭＴおよびＭＣのそれぞれの制御ゲートで所望の入力抵抗を設定する。一般に、入力抵抗を、適切な入力信号源ＶｉｎＴまたはＶｉｎＣのソース抵抗ＲｓＴまたはＲｓＣと整合させる。しかしながら、インダクタンスＬｓＴおよびＬｓＣが生成する入力抵抗の量は周波数に依存しているので、ＬｓＴおよびＬｓＣを共振動作させる場合に限って、純抵抗入力インピーダンスは達成される。従って、一旦、入力抵抗に必要な適切な値のＬｓＴおよびＬｓＣを得たならば、ゲートインダクタンスＬｇＴおよびＬｇＣの大きさを、入力インダクタンスを供給するのに十分なものにして、トルー分岐８０Ｔおよびコンプリメンタリ分岐８０Ｃの入力ループを共振動作させる。ＭＴおよびＭＣのそれぞれのドレインキャパシタンスに従って、ドレインインダクタンスＬｄＴおよびＬｄＣは、バンドパスフィルタを行って、出力ループのゲインをさらに大きくする。テール電流ソースＩｓｒｃは、仮想接地ノードＶｇｎｄをＬｓＴおよびＬｓＣが設定した入力抵抗の障害となり得る接地インダクタンス変動から分離するのに有益である。
【００４１】
電圧バイアス発生器ＶＢＴおよびＶＢＣは、本発明のＬＮＡのトルー分岐８０Ｔおよびコンプリメンタリ分岐８０Ｃの動作点を設定する。２つの電圧バイアス発生器（ＶＢＴおよびＶＢＣ）を示しているが、これは純粋に説明のためだけであって、１つの電圧バイアス発生器を用いてＬＮＡ８０の２つの分岐８０Ｔおよび８０Ｃにバイアスをかけてもよいことを理解されたい。
【００４２】
結合コンデンサＣＴおよびＣＣは、ＤＣブロックを行って、入力信号のＤＣ成分がそれぞれの分岐の入力トランジスタＭＴおよびＭＣのゲートソースバイアスの障害とならないように防止する。入力信号ＶｉｎＴおよびＶｉｎＣと、それらの対応する出力ソースインピーダンスＲｓＴおよびＲｓＣとを、２つの別々のソースとして図示しているが、１つの差動出力ドライバの一部としてもよいことを理解されたい。ＶｉｎＴ／ＲｓＴおよびＶｉｎＣ／ＲｓＣを、受信アンテナ、またはステップダウントランス、またはこの技術分野で一般に周知の任意の他の受信技術から構成してもよいことをさらに理解されたい。
【００４３】
本発明のＬＮＡのそれぞれの分岐において入力を出力から分離するために、本発明は、入力トランジスタＭＴおよびＭＣのゲートドレインキャパシタンスＣｇｄの作用を中和させることを得ようとするものである。本発明のＬＮＡは差動ＬＮＡなので、入力信号を受信するトランジスタＭＴおよびＭＣの制御ゲート、すなわち、入力は、互いに論理補完を行う。すなわち、入力信号は、互いに１８０度の出力位相である。従って、各分岐８０Ｔおよび８０Ｃの出力も、同様に互いに位相が１８０度で出力する。従って、ＭＴのドレインの信号は、ＭＣのドレインの信号と１８０度位相がずれていることになる。従って、第１の中和可変キャパシタンスＣＮ１のキャパシタンス値ＭＴのＣｇｄのキャパシタンス値が正確に同じ場合は、ＭＴの制御ゲートからＭＴのドレインへのゲートドレイン電位（Ｖｇｄ）はＣＮ１の電位（すなわち、ＭＴの制御ゲートからＭＣのドレインへの電位）と１８０度位相がずれているので、ＭＴのＣｇｄを介した任意の電流を、中和可変キャパシタンスＣＮ１を介する、大きさが同じで向きが反対の電流により、中和するようになる。第２の中和キャパシタンスＣＮ２も、コンプリメンタリ入力トランジスタＭＣのＣｇｄに対して同様の中和作用を有する。このように、ＭＴとＭＣとを結合するＣｇｄ容量を中和して、出力を、ＬＮＡ８０のトルー８０Ｔおよびコンプリメンタリ８０Ｃ分岐の入力から効果的に分離できるようになる。
【００４４】
しかしながら、ＭＴまたはＭＣ等のＭＯＳトランジスタの制御ゲートは、大抵の場合は平行板コンデンサとして考えられているが、一定の純キャパシタンス値を有していない。まず、ＭＯＳトランジスタが構成するキャパシタの下部プレート（すなわち、半導体基板に形成されているトランジスタチャネル領域）の寸法は一定していない。ＭＯＳトランジスタの効果的な下部プレートは、トランジスタの制御ゲートに印加した電位だけでなく、そのソース領域およびドレイン領域の電位差によっても変化する。すなわち、ソースとドレインとの間のチャネルに電位差がある場合は、等価の平行平板キャパシタの下部プレートであるＭＯＳトランジスタに形成する反転チャネルは、正確にいえばソースからドレインにわたるようなテーパ形状を有している。しかしながら、トランジスタのソース領域およびドレイン領域が基本的に同じ電位で接続している場合は、反転チャネルは、は相対的に非テーパ形状を有する。さらに、チャネルの厚さ、すなわち深さも、やはりＭＯＳトランジスタの制御ゲートでの印加電位に依存する。この現象に関連して、ソースまたはドレイン領域と制御ゲートとの間の重複も、やはりソースまたはドレイン領域に印加した電位に伴って変化する。
【００４５】
従って、本発明の好適な実施の形態では、ＣＮ１およびＣＮ２を、ＭＴおよびＭＣの制御ゲートそれぞれに印加した電位ばかりでなく、ＭＴおよびＭＣのドレイン領域およびソース領域それぞれの間の電位に伴って変化するようにしている。
【００４６】
これらの要件により、可変中和キャパシタＣＮ１およびＣＮ２の構築が複雑になることが理解されるであろう。一般に、ＭＯＳトランジスタのソース電極およびドレイン電極をともに接続することにより構築して、この接続した接合部を等価の平行板コンデンサの下部プレートノードとして用いることにより、集積回路キャパシタを構築する（このＭＯＳトランジスタ構造の制御ゲートが、等価の平行平板キャパシタの上部プレートを構成する）。しかしながら、上述のように、ＭＴ（またはＭＣ）のドレイン電位が出力信号とともに変化する一方で、ソース領域が対応するソースインダクタンスＬｓＴ（またはＬｓＣ）を介して仮想接地Ｖｇｎｄに接続しているので、入力ＭＯＳトランジスタＭＴおよびＭＣのソース電位およびドレイン電位を必ずしも等しくする必要はなく、明らかに共通電位に固定されていない。さらに、基本ＭＯＳトランジスタのソース電極およびドレイン電極をともに接続してキャパシタを構成することは、基本トランジスタのＣｇｓキャパシタンスおよびＣｇｄキャパシタンスを合成する作用を有しており、等価のキャパシタンスの合成は、確かにＭＴ（またはＭＣ）の１つのＣｇｄキャパシタンスとは異なっている（基本ＭＯＳトランジスタが、入力トランジスタＭＴ（またはＭＣ）のように同じ大きさになっていると仮定する）。従って、整合集積キャパシタを形成する従来のアプローチは、あまり効果的なものではない。求められる中和作用が、Ｃｇｄの正確な整合とキャパシタンスの中和とに大きく依存しているので、このことは特に事実であり、なんらかの不整合があると、中和キャパシタンス介した不安定な発振が発生する可能性がある。
【００４７】
言い換えれば、整合中和キャパシタの形成が複雑であるのは、トランジスタＭＴまたはＭＣの全入力キャパシタンスの整合を求めていないからである。これは、整合トランジスタを用いて整合キャパシタンスを形成する際の一般的な事例である。より正確にいえば、ＭＴおよびＭＣのゲートドレインキャパシタンスＣｇｄだけを整合しようとしているのである。
【００４８】
上述のように、従来技術では、カスコード入力段を用いて入力を出力から分離するが、カスコードでは直列の２つのトランジスタが必要である。カスコード形式の各トランジスタに電圧低下が発生するので、入力段に直列の２つのトランジスタを設けることにより、利用可能な電圧余裕を低減する。
【００４９】
図９を参照すると、図８と同じ全構成要素には同じ参照符号を付けて、上記で説明している。本発明の場合は、電圧バイアス発生器ＶＢＴおよびＶＢＣの例示の回路構造を図示している。電圧バイアス発生器ＶＢＴは、ダイオード接続トランジスタＤＴと直列の参照抵抗ＲｒＴからなる。バイアス抵抗ＲｂＴは、ダイオード接続トランジスタＤＴのゲートを入力トランジスタＭＴのゲートと接続している。ダイオード接続トランジスタＤＴを介した参照電流を、ＲｒＴの値と、トランジスタＤＴのＶｃｃとＶｇｓとの間の電圧差とにより求める。一般に、参照抵抗ＲｒＴを、そのノイズ電流を無視することができるよう、十分な大きさにする。トランジスタＤＴは、入力トランジスタＭＴと電流ミラーを形成して、入力トランジスタＭＴの動作点を設定する。
【００５０】
ＶＢＣの動作は、ＶＢＴの動作と同様である。ダイオード接続トランジスタＤＣは、バイアス抵抗ＲｂＣにより、コンプリメンタリ入力トランジスタＭＣと電流ミラーを形成する。これは、ＤＣの制御ゲートをＭＣの制御ゲートと接続している。動作点を、参照抵抗ＲｒＣの電圧低下により求め、この電圧低下を、ＲｒＣの大きさと、ＤＣのＶｃｃ−Ｖｇｓとにより求める。
【００５１】
説明を簡単にするため、図８のテール電流ソースＩｓｒｃおよびハード接地ＧＮＤを図示しない代わりに、参照接地ｇｎｄと置き換える。これは、仮想接地Ｖｇｎｄが、ＬＮＡ８０の参照下部電源線として機能するからである。参照接地ｇｎｄを、ＬｓＴ／ＬｓＣとＧＮＤとの間のテール電流ソースＩｓｒｃにより構築してもよいことを理解されたい。
【００５２】
本実施の形態では、入力にクロスカップル型中和トランジスタＭＮ１およびＭＮ２を用いることにより、余裕を低減することなく、入力と出力との間の分離を向上させるよりよい方法を提供する。トランジスタＭＮ１およびＭＮ２は、図８の可変中和キャパシタンスＣＮ１およびＣＮ２と同様の機能を実行して、余裕を低減したりノイズを加えたりすることなく、効果的にＬＮＡ回路８０の分離を行う。
【００５３】
図８と同様に、ＭＴおよびＭＣは、トルー入力トランジスタおよびコンプリメンタリ入力トランジスタである。トランジスタＭＮ１およびＭＮ２は、以下に詳細に述べられているように、入力トランジスタＭＴおよびＭＣのミラー効果を補償する。このように、本発明により、図５の基本差動ＬＮＡと同様の最大電圧スイングを保持しながら、図７のカスコード配置と同様の分離を達成する。事実上、本発明の技術により、ノイズ形状および直線性等のＬＮＡの他のパラメータを低下することなく、図５および図７の回路の利点を組み合わせる。
【００５４】
好ましくは、中和トランジスタＭＮ１をトルー入力トランジスタＭＴと整合して、中和トランジスタＭＮ２をコンプリメンタリ入力トランジスタＭＣと整合する。さらに好ましくは、ＭＮ１、ＭＮ２、ＭＴおよびＭＣを、全て互いに整合するようにして、対称にする。特に、これらのソース領域のトランジスタセルアーキテクチャは好ましくは、これらのドレイン領域と同じである。このように、これらのそれぞれのソース領域とドレイン領域との間に、基本的に構造的な相違がないようにするので、電流の流れに従って、各領域は、ソースまたはドレインとして動作できる。すなわち、高電源線、すなわちＶｃｃにより近い従来の領域は一般にドレイン領域と指定され、下部電源線により近い領域、すなわちｇｎｄは一般にソース領域と指定されている。従って、中和トランジスタＭＮ１およびＭＮ２のそれぞれのノードｎｄ１およびｎｄ２は、Ｖｃｃにより近いのでドレインと指定されているが、ノードｎｓ１およびｎｓ２でのＭＮ１およびＭＮ２のソース領域は、入力トランジスタＭＴおよびＭＣそれぞれのドレインｄＴおよびｄＣと同様の構造を有している。従って、整合キャパシタンスのために、中和トランジスタＭＮ１およびＭＮ２の固有の静止（ａｔ−ｒｅｓｔ）ゲートソースキャパシタンスを、入力トランジスタＭＴおよびＭＣそれぞれの固有の静止ゲートドレインキャパシタンスと整合する（すなわち、信号を印加しない場合）。
【００５５】
本発明の場合は、ＶｉｎＴおよびＶｉｎＣからの入力信号が、出力から入力へのある帰還を伴って、入力トランジスタＭＴおよびＭＣを介して進行する。この帰還は、ＭＴおよびＭＣのＣｇｄキャパシタンスを介して発生するものである。中和トランジスタＭＮ１およびＭＮ２により、ＭＮ１およびＭＮ２のＣｇｓキャパシタンスを介した逆相の同じ波形が、トルーおよびコンプリメンタリ出力に達する。このように、ＭＮ１のＣｇｓを介した１８０度位相ずれを有する波形に加えられたＭＴのＣｇｄを介した波形は、互いに相殺されることになる。
【００５６】
本発明の動作について、以下のように理解することができる。トルー入力トランジスタＭＴがロジックハイを出力する際には、そのドレインノードｄＴは高電位になる。ＭＴのソースノードｓＴが低電位なので、ソースおよびＭＴのドレインに電圧差が存在する。同時に、ＭＴの出力がロジックハイの場合は、次に、コンプリメンタリ入力トランジスタＭＣのドレインノードｄＣは、ロジックローとなる必要がある。従って、中和トランジスタＭＮ１のｎｓ１のソースは同様に、低電位である。中和トランジスタＭＮ１のドレインｎｄ１が高電位（すなわち、Ｖｃｃに接続している）ので、中和トランジスタＭＮ１のソース領域およびドレイン領域の電圧差も同様に形成される。従って、ＭＮ１で構成する等価のキャパシタの効果的な下部プレートの形状は、トルー入力トランジスタＭＴで構成する等価のキャパシタの効果的な下部プレートの形状と、さらに厳密に整合することになる。さらに、中和トランジスタＭＮ１のソース領域ｎｓ１の構造は、トルー入力トランジスタＭＴのドレイン領域ｄＴの構造と整合しているので、ＭＴの制御ゲートの電位が変動し、且つ、ソースおよびＭＴのドレインの電位差が変動するにも関わらず、ＭＮ１のＣｇｓ値は、非常に厳密にＭＴのＣｇｄ値と整合するようになる。
【００５７】
同様に、ＭＴの出力がロジックハイの場合は、次に、コンプリメンタリトランジスタＭＣの出力は必ずロジックローである。従って、コンプリメンタリ入力トランジスタＭＣのドレインｄＣおよびソースｓＣは基本的に同様の電位になり、等価の平行板コンデンサの相対的レベルの下部プレートになる。しかしながら、中和トランジスタＭＮ２のソース領域ｎｓ２はトルー入力トランジトリＭＴの出力のロジックハイ電位に接続していて、中和トランジスタＭＮ２のドレイン領域ｎｄ２も同様にＶｃｃのロジックハイ電位に接続しているので、ＭＮ２のドレイン領域およびソース領域はともに、同じく同様の電位となる。従って、ＭＮ２の等価の平行板コンデンサの効果的な下部プレートも、やはり相対的レベルになる。すなわち、フラットになる。従って、ＭＮ２およびＭＣの等価のキャパシタの効果的な下部プレートが、効果的に整合する。さらに、ＭＮ２のソース領域ｎｓ２がＭＣのドレイン領域ｄＣと整合しているので、ＭＣの制御ゲートに印加した信号と、ＭＣの得られるソースドレイン電位差とに関わらず、ＭＣのＣｇｄ値がＭＮ２のＣｇｓ値と整合する。
【００５８】
ＭＴの出力がロジックローで、ＭＣの出力がロジックハイの場合には、逆のことが同様に実際に当てはまることを理解されたい。この場合、ＭＴのドレインでロジックローとなり、そのソース領域およびドレイン領域は同様にロジックロー電位となる。しかしながら、ＭＣのドレインと、従ってＭＮ１ソースとは、高電位になる。従って、ＭＮ１のソース領域およびドレイン領域も、やはり同様にロジックハイ電位になる。従って、ＭＮ１の下部プレートの形状は、ＭＴの下部プレートの形状と厳密に整合することになる。さらに、中和トランジスタＭＮ１は、再びＭＴのＣｇｄキャパシタンス値と整合するＣｇｓキャパシタンス値を示すので、これにより、ＭＴの制御ゲートの入力信号と１８０度位相がずれている中和信号を供給する。ＭＣのドレインが高電位であり、そのソースがロジックローであるので、ソースドレイン電位差動を発生する。この電位差は、ＭＮ２のソースおよびドレインの電位差によって整合している。そのソースは同じくロジックローで、そのドレインはロジックハイである。従来のように、ＭＮ２のＣｇｓがＭＣのＣｇｄと整合するので、適切なキャパシタンス中和となる。
【００５９】
その結果、本発明の構造により、これらの入力電圧および出力電圧が変化するように、入力トランジスタＭＴおよびＭＣのゲートドレインキャパシタンスの変化を正確に抽出する差動ＬＮＡの入力と出力との間をクロスカップルする、可変キャパシタンスを提供することができる。
【００６０】
図９の構造の初期テストで、従来技術と比較して大きな向上を示した。一般に、ＬＮＡにおける分離を、Ｓパラメータ（すなわち、散乱パラメータ）と、特にパラメータＳ２１（すなわち、挿入損失パラメータ）との観点から定義する。Ｓパラメータは通常、高周波数の適用分野で周知のもので、通常、無線周波数およびマイクロ波回路に用いられている。従って、Ｓパラメータの詳細な説明はここでは行わない。しかしながら、通常、より小さい値のＳ２１がよりよい性能を表す。このアプローチをも用いることにより、２０ｌｏｇＳ２１は、分離およびノイズ形状ＮＦの測定基準であって、１０ｌｏｇ（ＳＮＲｉｎ／ＳＮＲｏｕｔ）として定義される。ここで、ＳＮＲはＳ／Ｎ比である。一般に、他のＳパラメータと比較して、Ｓ２１（デシベル、ｄＢ）を、ＬＮＡ仕様書の−１０ｄＢより小さくする。図５の従来の差動ＬＮＡと比較して、本発明の場合は、分離を１５ｄＢも向上している。
【００６１】
中和トランジスタが対照的でない場合もある。図１０は、中和トランジスタＭＮ１’およびＭＮ２’が非対称型ソース（ｎｓ１’およびｎｓ２’）領域およびドレイン（ｎｄ１およびｎｄ２）領域を有する場合を図示している。すなわち、ソース領域ｎｓ１’およびｎｓ２’の構造は、ドレイン領域ｎｄ１およびｎｄ２の構造と物理的に異なっている。例えば、ソース領域ｎｓ１’およびｎｓ２’が高ドープ構造を有していて、ドレイン領域ｎｄ１およびｎｄ２が低ドープ構造であってもよい。これは、ソース領域ｎｓ１’およびｎｓ２’が、相対的大きな電圧電位に対して耐圧するように構成している場合である。図１０では、図９と同じ全構成要素には同じ参照符号を付けて、上記で説明している。
【００６２】
中和トランジスタＭＮ１’およびＭＮ２’のドレイン領域ｎｄ１およびｎｄ２の構造は好ましくは、入力トランジスタＭＴおよびＭＣそれぞれのドレインｄＴおよびｄＣと整合するようにする。本発明の場合は、ＭＮ１’のドレインｎｄ１を用いてトルー入力トランジスタＭＴのＣｇｄを中和して、ＭＮ２’のドレインｎｄ２を用いてコンプリメント入力トランジスタＭＣのＣｇｄを中和する。従って、ＭＮ１’の制御ゲートをやはりＭＴの制御ゲートに接続するが、ＭＮ１’のドレインｎｄ１をＭＣのドレインｄＣに接続する。同様に、ＭＮ２’の制御ゲートをＭＣの制御ゲートに接続して、ＭＮ２’のドレインｎｄ２をＭＴのドレインｄＴに接続する。中和トランジスタＭＮ１’およびＭＮ２’のソース領域ｎｓ１’およびｎｓ２’を好ましくは、Ｖｃｃ等の一定の電源線に接続する。ソース領域ｎｓ１’およびｎｓ２’をさらに好ましくは、共に接続する。このように、ＭＮ１’のＣｇｄがＭＴのＣｇｄを介した帰還信号を監視して相殺して、およびＭＮ２’のＣｇｄがＭＣのＣｇｄを介した帰還信号を監視して相殺する。
【００６３】
本実施の形態では、中和トランジスタＭＮ１’のソース領域ｎｓ１’は、トルー入力トランジスタＭＴのソース領域ｓＴと整合していなくてもよい。同様に、中和トランジスタＭＮ２’のソース領域ｎｓ２’は、コンプリメント入力トランジスタＭＣのソース領域ｓＣと整合していなくてもよい。従って、本実施の形態では、中和トランジスタＭＮ１’およびＭＮ２’が、入力トランジスタＭＴおよびＭＣそれぞれに必ずしも整合している必要はない。
【００６４】
本発明について、いくつかの具体的な実施の形態に従って説明してきたが、前述の説明に鑑みて、さらに多くの代替、変更、および変形のあることが、当業者にとって明らかになるであろう。従って、ここで説明した本発明は本発明の精神および添付の請求の範囲から逸脱しない、多くのかかる代替、変更、応用および変形を含む。
【図面の簡単な説明】
【００６５】
【図１】従来技術の共通ソース増幅器。
【図２】ＭＯＳトランジスタを用いてトランジスタの制御ゲートでオーム入力インピーダンスを生成する、不完全な方法。
【図３】図２の構造に入力信号源を加えたより完全な図。
【図４】基本のシングルエンド低雑音増幅器、ＬＮＡおよび入力信号源の構造。
【図５】図４のＬＮＡの構造を拡張して、一例の差動入力信号源を備える基本差動ＬＮＡを構築した図。
【図６】その入力と出力との間の分離を向上したカスコード構成を有する従来のシングルエンドＬＮＡ。
【図７】カスコード構成を有する差動ＬＮＡ。
【図８】利用可能な電圧余裕を低減しないで入力を出力から分離するための、本発明による差動ＬＮＡ。
【図９】本発明実施例による、差動ＬＮＡの回路の実施例。
【図１０】非対称型中和トランジスタを用いた図９のＬＮＡの回路の実施例。
【符号の説明】
【００６６】
１３：バイアス発生器
１３’：バイアス発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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