(57)【要約】【課題】チャネル層における電流集中に起因したチャネル層の導電性の劣化を緩和するとともに、狭い領域においても対応可能な高品質な薄膜トランジスタおよびこれを用いた画像表示装置を提供すること。【解決手段】ゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたチャネル層と、前記チャネル層上に形成されたソース・ドレイン電極と、を備え、前記ソース・ドレイン電極は、チャネル幅方向の両端部が曲線形状を呈するとともに、前記チャネル幅方向の中央部において略等しいチャネル長を有する。【選択図】        図１
2007123732.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたチャネル層と、
前記チャネル層上に形成されたソース・ドレイン電極と、
を備え、
前記ソース・ドレイン電極は、チャネル幅方向の両端部が曲線形状を呈するとともに、前記チャネル幅方向の中央部において略等しいチャネル長を有すること
を特徴とする薄膜トランジスタ。
【請求項２】
前記ソース・ドレイン電極のチャネル幅方向の前記両端部の曲率半径は、前記ソース・ドレイン電極のチャネル幅方向の前記中央部におけるチャネル長以上であること
を特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ソース・ドレイン電極がチャネル長方向に略平行な第１辺と、チャネル幅方向に略平行な第２辺とを備えた略四角形を呈し、前記曲線形状の一端が前記ソース・ドレイン電極の前記第１辺を、前記曲線形状の他端が前記ソース・ドレイン電極の前記第２辺をそれぞれ起点とし、
前記曲線形状の他端から前記ソース・ドレイン電極の前記第１辺及び前記第２辺との仮想交点までの距離が前記チャネル幅方向の中央部におけるチャネル長の２倍以下であること
を特徴とする請求項１または請求項２に記載の薄膜トランジスタ。
【請求項４】
前記ソース・ドレイン電極の前記両端部とは、ソース電極とドレイン電極との間に実質的に電流が流れる領域におけるチャネル幅方向の両端部であること
を特徴とする請求項１乃至請求項３のいずれか１つに記載の薄膜トランジスタ。
【請求項５】
複数の画素を有する画像表示装置において、
各前記画素は、
注入電流に応じた輝度で発光する発光手段と、
前記発光手段を駆動する駆動トランジスタを含む複数のトランジスタと、
を備え、
複数の前記トランジスタのうち、前記駆動トランジスタのみが請求項１乃至４のいずれか１つに記載の薄膜トランジスタであること
を特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタおよびこれを用いた画像表示装置に関する。
【背景技術】
【０００２】
従来、有機発光ダイオード（ＯＬＥＤ）を用いた有機ＥＬ表示装置などの画像表示装置においては、有機発光ダイオード（ＯＬＥＤ）の駆動に、シリコン基板上に形成した電界効果型の薄膜トランジスタを用いている。
【０００３】
ここで、従来のバックチャネルカット（ＢＣＣ）型の薄膜トランジスタについて説明する。図８および図９に従来のバックチャネルカット（ＢＣＣ）型の薄膜トランジスタの構成例を示す。図８は、従来のバックチャネルカット（ＢＣＣ）型の薄膜トランジスタの要部上面図であり、図９は、該薄膜トランジスタのチャネル長方向の要部断面図である。
【０００４】
図８および図９に示した薄膜トランジスタは、基板２００と、ゲート層２０１と、ゲート絶縁膜２０２と、チャネル層２０３と、ソース・ドレイン層２０４とを備えて構成されている。ゲート層２０１は任意の材料からなる導体層であり、ゲート電極とこれにつながる配線とを構成する。ゲート絶縁膜２０２は、任意の材料からなる絶縁層であり、ゲート層２０１とチャネル層２０３との間の絶縁を行う。
【０００５】
チャネル層２０３は半導体層であり、一般にアモルファスシリコン（非晶質ケイ素、以下ａ−Ｓｉと称する）またはポリシリコン（多結晶ケイ素）により形成する。ここでは、チャネル層２０３としてａ−Ｓｉにより形成する場合について説明する。また、チャネル層２０３は、第１チャネル層（真性半導体層）２０３ａと、第２チャネル層（ドープ半導体層）２０３ｂとの積層構造により構成されている。
【０００６】
ソース・ドレイン層２０４は任意の材料からなる導体層であり、ソース電極、ドレイン電極、およびこれらにつながる配線を構成する。チャネル層２０３のうち、ソース・ドレイン層２０４と接する部分は、ｎ型またはｐ型半導体になるようドープされた第２チャネル層２０３ｂである。なお、ゲート層２０１とチャネル層２０３との間にはゲート絶縁膜２０２が存在するが、薄膜トランジスタが形成された基板２００上に一様に形成されているので図９においては図示していない。
【０００７】
以上のように構成された従来の薄膜トランジスタにおいて電流は半導体層であるチャネル層２０３をチャネル長方向に流れる。
【０００８】
【特許文献１】特開２００４−８７６８２号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、薄膜トランジスタは、流れた累積の電流量に応じてチャネル層の導電性が経年劣化することが知られている。このチャネル層の導電性の劣化は、チャネル層２０３をアモルファスシリコン（ａ−Ｓｉ）により形成した場合に特に顕著となる。チャネル層の導電性が劣化した場合には閾値電圧が変動し、たとえばｎ型の場合にはより高いゲート電圧を印加しないと必要な電流が得られない。このようにチャネル層の導電性が劣化した場合には、ゲート電圧の補償が必要となる。
【００１０】
図１０に従来の薄膜トランジスタにおけるチャネル層の電流密度を示す。図１０においては、Ｈ１、Ｈ２、Ｈ３、Ｈ４の部分を中心として電流密度が高く、Ｈ１〜Ｈ４よりも外側の曲線に囲まれた領域ほど電流密度が低くなっていることを示す。すなわち、図１０に示すようにＨ１、Ｈ２、Ｈ３、Ｈ４の部分に電流集中、すなわち電流密度の極端な上昇が見られる。これは、図８においては、ソース・ドレイン層２０４におけるゲート層（電極）２０１と重なった領域で、チャネルを挟んで対向して位置する角部の近傍に対応する。この電流集中が生じているソース・ドレイン層２０４の角部の近傍においては、該電流集中により部分的に導電性の経年劣化が激しく進む。
【００１１】
チャネル層２０３内の電流密度が均一である場合には、該チャネル層２０３の導電性の劣化も部位によらず均一となるため、しきい電圧検出（たとえば、R. M. A. Dawson, et al. (1998). Design of an Improved Pixel for a Polysilicon Active-Matrix Organic LED Display. SID98 Digest, pp.11-14.参照）などの手法により対処することができる。一方、チャネル層２０３内の電流密度が不均一である場合には、該チャネル層２０３の導電性の劣化も不均一になる。そして、しきい電圧検出値にずれを生じるため、チャネル層２０３の導電性の劣化に応じた適正なゲート電圧の補償を行うことができない。その結果、薄膜トランジスタは、適正な電流が得られず、正常な動作ができなくなるという問題がある。このため、チャネル層２０３内においては電流密度が極力均一であることが求められる。
【００１２】
このような経年劣化に対処する技術として、中心付近に配設されたソース／ドレイン領域と、ソース／ドレイン領域の外周に接触し、ソース／ドレイン領域の外周を覆うよう配設された半導体層と、半導体層の外周に接触し、半導体層の外周を覆うよう配設され、ソース／ドレイン領域の電位よりも高電位の状態に維持されたソース／ドレイン領域を備え、また、ソース／ドレイン領域の外周と、ソース／ドレイン領域の内周とは、互いが同心円となるような形状を呈する薄膜トランジスタが提案されている（たとえば、特許文献１参照）。しかしながら、このような従来の薄膜トランジスタにおいては、経年劣化の抑制は可能であるが、比較的広い領域を必要とするため、小さい画素に配置して用いることは困難であるという問題がある。
【００１３】
本発明は、上記に鑑みてなされたものであって、チャネル層における電流集中に起因したチャネル層の導電性の劣化を緩和するとともに、狭い領域においても対応可能な高品質な薄膜トランジスタおよびこれを用いた画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上述した課題を解決し、目的を達成するために、本発明にかかる薄膜トランジスタは、ゲート電極と、ゲート電極上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層上に形成されたソース・ドレイン電極と、を備え、ソース・ドレイン電極は、チャネル幅方向の両端部が曲線形状を呈するとともに、チャネル幅方向の中央部において略等しいチャネル長を有することを特徴とする。
【発明の効果】
【００１５】
この発明によれば、ソース・ドレイン電極のパターン変更という簡単な手法により、チャネル層内における部分的な電流集中を緩和し、これによりチャネル層内の導電性の劣化速度のばらつきを緩和した耐久性および高精度動作に優れた薄膜トランジスタを提供可能である、という効果を奏する。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明にかかる薄膜トランジスタおよび画像表示装置の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述により限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【００１７】
実施の形態１．
図１および図２は、本発明の実施の形態１にかかる薄膜トランジスタの構成を示す図であり、図１は実施の形態１にかかるバックチャネルカット（ＢＣＣ）型の薄膜トランジスタの要部上面図であり、図２は図１の線分Ａ−Ａにおける断面図であり、実施の形態１にかかる薄膜トランジスタのチャネル長方向における要部断面図である。
【００１８】
本実施の形態にかかる薄膜トランジスタは、図１および図２に示すように基板１０と、該基板上に形成されたゲート層１１と、基板１０およびゲート層１１上に一様に形成されたゲート絶縁膜１２と、絶縁膜１２上におけるゲート層１１上およびその周囲の領域に形成されたチャネル層１３と、チャネル層１３上に形成されたソース・ドレイン層１４とを備えて構成されている。
【００１９】
ゲート層１１は任意の材料からなる導体層であり、ゲート電極１１ａとこれにつながる配線１１ｂとを構成する。ゲート絶縁膜１２は、任意の材料からなる絶縁層であり、ゲート層１１とチャネル層１３との間の絶縁を行う。チャネル層１３は半導体層であり、一般にアモルファスシリコン（非晶質ケイ素、以下ａ−Ｓｉと称する）またはポリシリコン（多結晶ケイ素）により形成する。本実施の形態においては、チャネル層１３はａ−Ｓｉにより形成されているものとする。また、チャネル層１３は、第１チャネル層（真性半導体層）１３ａと第２チャネル層（ドープ半導体層）１３ｂとがゲート絶縁膜１２側から積層された積層構造により構成されている。
【００２０】
ソース・ドレイン層１４は任意の材料からなる導体層であり、ソース・ドレイン電極１４１ａ、１４２ａ、およびこれらにつながる配線１４１ｂ、１４２ｂを構成する。チャネル層１３のうち、ソース・ドレイン層１４と接する部分は、ｎ型またはｐ型半導体になるようドープされた第２チャネル層（ドープ半導体層）１３ｂである。なお、図１に示すようにゲート層１１とチャネル層１３との間にはゲート絶縁膜１２が形成されているが、該ゲート絶縁膜１２は薄膜トランジスタが形成された基板１０上に一様に形成されているので図１においては図示していない。
【００２１】
つぎに、本実施の形態にかかる薄膜トランジスタの特徴について説明する。本実施の形態にかかる薄膜トランジスタにおいては、一対のソース・ドレイン電極であるソース・ドレイン電極１４１ａ、１４２ａは、図１に示すように対向するチャネル幅方向の両端部Ｐ１、Ｐ２、Ｐ３、Ｐ４が、チャネル幅方向の中央近傍におけるチャネル長以上の曲率半径で角を有さない曲線形状を呈するとともに、チャネル幅方向において前記の両端部Ｐ１、Ｐ２、Ｐ３、Ｐ４を除いて略同一（チャネル長のばらつきが±３μｍ以内であることが好ましい）のチャネル長を有する。なお、ソース・ドレイン電極のチャネル幅方向の両端部とは、ソース電極とドレイン電極との間に実質的に電流が流れる領域におけるチャネル幅方向の両端部のことである。一般的には、ソース・ドレイン電極のチャネル幅方向の両端部とは、ソース・ドレイン電極及びチャネル層が互いに重畳する第１重畳領域と、ゲート電極及びチャネル層が互いに重畳する第２重畳領域とがチャネル幅方向に沿って配置されている場合、第１及び第２重畳領域の双方が配置された領域におけるソース・ドレイン電極のチャネル幅方向の両端部のことをいう。
【００２２】
このトランジスタのチャネル層１３における電流密度を図３に示す。図３においても、図１０と同様に外側の曲線に囲まれた領域ほど電流密度が低くなっていることを示す。図３に示すように、従来の薄膜トランジスタのチャネル層における電流密度（図１０参照）と比較して、前記のソース・ドレイン電極１４１ａ、１４２ａの両端部Ｐ１、Ｐ２、Ｐ３、Ｐ４に電流密度の過度に高い領域がなく、電流集中が緩和されているのが分かる。薄膜トランジスタのチャネル層では、角を有する部分に電流集中が起こり、電流密度が過度に高くなる。
【００２３】
そこで、本実施の形態にかかる薄膜トランジスタにおいては、一対のソース・ドレイン電極であるソース・ドレイン電極１４１ａ、１４２ａの対向するチャネル幅方向の両端部Ｐ１、Ｐ２、Ｐ３、Ｐ４の形状を、チャネル幅方向の中央近傍におけるチャネル長以上の曲率半径で角を有さない曲線形状とする。これにより、チャネル層１３におけるＰ１、Ｐ２、Ｐ３、Ｐ４の部位の電流集中を緩和することができる。そして、この部分のチャネル層１３における電流集中を緩和することにより、チャネル層１３におけるＰ１、Ｐ２、Ｐ３、Ｐ４の部位の部分的な電導性の経年劣化を緩和することができる。
【００２４】
また、本実施の形態にかかる薄膜トランジスタにおいては、チャネル幅方向において前記の両端部Ｐ１、Ｐ２、Ｐ３、Ｐ４を除いて略同一のチャネル長を有する。これにより、電流密度を均一にすることができ、チャネル層１３内の導電性の劣化速度のばらつきを緩和することができる。
【００２５】
また、本実施の形態にかかる薄膜トランジスタは、ソース・ドレイン電極１４１ａ、１４２ａにおける両端部Ｐ１、Ｐ２、Ｐ３、Ｐ４の形状のみを、チャネル幅方向の中央近傍におけるチャネル長以上の曲率半径で角を有さない曲線形状としているため、広い領域を必要とせず、狭い領域においても形成が可能である。
【００２６】
したがって、本実施の形態にかかる薄膜トランジスタによれば、ソース・ドレイン電極１４１ａ、１４２ａのパターンを変更するといった簡単な手法によりチャネル層１３内における部分的な電流集中を緩和し、これによりチャネル層内の導電性の劣化速度のばらつきを緩和した耐久性および高精度動作に優れた薄膜トランジスタを実現可能である。
【００２７】
また、本実施の形態にかかる薄膜トランジスタでは、一対のソース・ドレイン電極１４１ａ、１４２ａが略長方形を呈し、前記のＰ１、Ｐ２、Ｐ３、Ｐ４部の曲線形状の一端がソース・ドレイン電極１１ａの短辺を起点とし、一方、前記のＰ１、Ｐ２、Ｐ３、Ｐ４部の曲線形状の他端がソース・ドレイン電極１４１ａの長辺を起点としている。そして、ソース・ドレイン電極１４１ａ、１４２ａの長辺と短辺との仮想交点（たとえば、図１に示すＰ１′）と曲線形状の他端との間の距離Ｌがチャネル幅方向のチャネル中央近傍におけるチャネル長の２倍以下とされている。これにより、ソース・ドレイン電極１４１ａ、１４２ａの両端部に曲線形状を設けることによるチャネル幅の減少を良好に抑制することができる。
【００２８】
なお、このようなソース・ドレイン層１４は、ソース・ドレイン層１４の形状パターンの変更により実現できるため、既存の製造工程や部材に大きな影響を及ぼすこと無く実現することができる。
【００２９】
つぎに、上述した本実施の形態にかかる薄膜トランジスタの製造方法について説明する。まず、図４−１に示すように、ガラス等の基板１０上にゲート層１１を形成するための金属層１１′を形成する。金属層１１′は、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）などの単層または多層の金属をスパッタリング法などにより堆積して形成される。つぎに、図４−１に示すようにレジスト２１を塗布し、図４−２に示すようにパターニングする。
【００３０】
つぎに、パターニングしたレジスト２１をマスクに用いて金属層１１′のエッチングを行って図４−３に示すようにゲート層１１を形成し、レジスト２１を除去する。図４−４にレジスト除去後の状態を示す。つぎに、図４−５に示すようにゲート絶縁膜１２としてシリコン窒化膜１２、第１チャネル層１３ａ用のアモルファスシリコン膜（真性半導体膜）１３ａ′、第２チャネル層１３ｂ用のドープアモルファスシリコン膜（ドープ半導体膜）１３ｂ′をこの順で基板１０上およびゲート層１１上に形成する。シリコン窒化膜１２′は、たとえばプラズマＣＶＤ法またはスパッタリング法などによって単層または多層に形成することができる。また、アモルファスシリコン膜（真性半導体膜）１３ａ′およびドープアモルファスシリコン膜（ドープ半導体膜）１３ｂ′はたとえばプラズマＣＶＤ法によって形成することができる。
【００３１】
つぎに、図４−５に示すようにレジスト２２を塗布し、図４−６に示すようにパターニングする。そして、パターニングしたレジスト２２をマスクに用いて第２チャネル層１３ｂ用のドープアモルファスシリコン膜（ドープ半導体膜）１３ｂ′および第１チャネル層１３ａ用のアモルファスシリコン膜（真性半導体膜）１３ａ′のエッチングを行って図４−７に示すように第１チャネル層（真性半導体層）１３ａと第２チャネル層（ドープ半導体層）１３ｂとを形成し、レジスト２２を除去する。図４−８にレジスト除去後の状態を示す。
【００３２】
つぎに、図４−９に示すようにソース・ドレイン層１４用の金属層１４′を堆積し、レジスト２３を塗布し、図４−１０に示すようにレジスト２３をパターニングする。この金属層は、たとえばスパッタリング法などによって形成することができ、アルミニウム、チタン、珪化モリブデン、ＩＴＯ等を単層または多層に堆積して形成することができる。そして、パターニングしたレジスト２３をマスクに用いて図４−１１に示すように金属層１４′のエッチングを行ってソース・ドレイン層１４を形成する。このとき、図１に示すようにソース・ドレイン層１４の端部Ｐ１、Ｐ２、Ｐ３、Ｐ４を曲線形状に形成する。さらに図４−１２に示すように第２チャネル層（ドープ半導体層）１３ｂのエッチングを行ってパターニングをし、レジスト２３を除去する。図４−１３にレジスト除去後の状態を示す。以上により、図１および図２に示した本実施の形態にかかる薄膜トランジスタが完成する。
【００３３】
なお、たとえば特開２００５−７２１３５号公報にはソース・ドレイン電極の形状を変化させた薄膜トランジスタが示されているが、本発明は以下の点で大きく異なるものである。同文献に示された薄膜トランジスタは光リークを軽減するためチャネル端におけるチャネル長を大きくするものであるが、同文献に示された薄膜トランジスタは本発明の目的を満足するものではない。すなわち、同文献の図１の薄膜トランジスタはソース・ドレイン電極の端に１３５°前後の頂点があり、この頂点で電流集中が起きる。また、図５の薄膜トランジスタはチャネル中央のチャネル長が均一でないため、電流密度が不均一になる。また、図１０、図１１、図１２、図１３の薄膜トランジスタは直角の頂点を有しており、この頂点で電流集中が起きる。したがって、これらの薄膜トランジスタでは、本発明の効果を得られるものではない。
【００３４】
実施の形態２．
実施の形態２においては、本発明にかかる薄膜トランジスタの変形例について説明する。図５は、本発明の実施の形態２にかかる薄膜トランジスタの構成を示す図であり、バックチャネルカット（ＢＣＣ）型の薄膜トランジスタの要部上面図である。本実施の形態にかかる薄膜トランジスタの基本構成は、上述した実施の形態１にかかる薄膜トランジスタと同様であるため、同じ部材については図１と同じ符号を付すことでここでは詳細な説明は省略する。
【００３５】
本実施の形態にかかる薄膜トランジスタが実施の形態１にかかる薄膜トランジスタと異なる点は、ソース・ドレイン電極１４１ａ、１４２ａのうち、ソース電極とドレイン電極との間に実質的に電流が流れる領域、すなわちソース・ドレイン電極１４１ａ、１４２ａがチャネル層と重なる領域において対向するチャネル幅方向の両端部Ｐ３、Ｐ４が、両端部Ｐ１、Ｐ２の曲率半径よりも大とされた凹形状とされている点である。
【００３６】
本発明においては、チャネル層上のソース・ドレイン電極の曲率半径がチャネル長以上であれば良く、チャネル幅方向の両端でチャネル長が大きい必要はなく、またソース・ドレイン電極形状が凸形状である必要もない。ただし、チャネル幅方向における両端でのチャネル長がチャネル幅方向中央でのチャネル長より小さくなることは、電流密度が高くなることにつながるので好ましくない。
【００３７】
したがって、本実施の形態にかかる薄膜トランジスタにおいても上述した実施の形態１にかかる薄膜トランジスタと同様の効果を得ることができる。
【００３８】
実施の形態３．
実施の形態３では、上述した本発明にかかる薄膜トランジスタを適用した画像表示装置について説明する。図６は、上述した本発明を適用した薄膜トランジスタ（ｎ−ＭＩＳＦＥＴ  ＴＦＴ）を用いて構成した有機ＥＬ表示装置の１画素に対応する画素回路の構成を示す図である。同図において、画素回路は、注入電流に応じた輝度で発光する発光手段として有機ＥＬ素子ＯＬＥＤを、発光手段である有機ＥＬ素子ＯＬＥＤへの注入電流を制御する制御手段として有機ＥＬ素子容量Ｃｏｌｅｄ、駆動トランジスタＴｄ、閾値電圧検出用トランジスタＴｔｈ、補助容量Ｃｓ、スイッチングトランジスタＴｓおよびスイッチングトランジスタＴｍを、備えて構成されている。
【００３９】
有機ＥＬ素子ＯＬＥＤは、閾値電圧以上の電位差（アノード−カソード間電位差）が生じることにより、電流が流れ、発光する特性を有する素子である。具体的には、有機ＥＬ素子ＯＬＥＤは、Ａｌ、Ｃｕ、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）等によって形成されたアノード層およびカソード層と、アノード層とカソード層との間にフタルシアニン、トリスアルミニウム錯体、ベンゾキノリノラト、ベリリウム錯体等の有機系の材料によって形成された発光層とを少なくとも備えた構造を有し、発光層に注入された正孔と電子とが発光再結合することによって光を生じる機能を有する。有機ＥＬ素子容量Ｃｏｌｅｄは、有機ＥＬ素子ＯＬＥＤの容量を等価的に表したものである。
【００４０】
駆動トランジスタＴｄは、ゲート電極・ソース電極間に与えられる電位差に応じて有機ＥＬ素子ＯＬＥＤに流れる電流量を制御するためのものである。また閾値電圧検出用トランジスタＴｔｈは、オン状態となった時に、駆動トランジスタＴｄのゲート電極とドレイン電極とを電気的に接続し、駆動トランジスタＴｄのゲート電極・ソース電極間の電位差が駆動トランジスタＴｄの閾値電圧Ｖｔｈとなるまで駆動トランジスタＴｄのゲート電極からドレイン電極に向かって電流を流すことにより、駆動トランジスタＴｄの閾値電圧Ｖｔｈを検出する機能を有している。
【００４１】
駆動トランジスタＴｄ、閾値電圧検出用トランジスタＴｔｈ、スイッチングトランジスタＴｓおよびスイッチングトランジスタＴｍは、薄膜トランジスタである。そして、有機ＥＬ素子ＯＬＥＤに直接接続されて該有機ＥＬ素子ＯＬＥＤの駆動を制御する駆動トランジスタＴｄに関しては、上述した本発明にかかる薄膜トランジスタを用いている。
【００４２】
電源線１１０は、駆動トランジスタＴｄおよびスイッチングトランジスタＴｍに電源を供給する。Ｔｔｈ制御線１１１は、閾値電圧検出用トランジスタＴｔｈを制御するための信号を供給する。マージ線１１２は、スイッチングトランジスタＴｍを制御するための信号を供給する。走査線１１３は、スイッチングトランジスタＴｓを制御するための信号を供給する。画像信号線１１４は、画像信号を供給する。
【００４３】
上記構成において、画素回路は、準備期間、閾値電圧検出期間、書き込み期間および発光期間という４つの期間を経て動作する。すなわち、準備期間では、電源線１１０には所定の正電位（Ｖｐ、Ｖｐ＞０）が引加され、閾値電圧検出用トランジスタＴｔｈがオフ、スイッチングトランジスタＴｓがオフ、駆動トランジスタＴｄがオン、スイッチングトランジスタＴｍがオンとなるように制御される。その結果、電源線１１０→駆動トランジスタＴｄ→有機ＥＬ素子容量Ｃｏｌｅｄという経路で電流が流れ、有機ＥＬ素子容量Ｃｏｌｅｄに電荷が蓄積される。
【００４４】
つぎの閾値電圧検出期間では、電源線１１０にはゼロ電位が印加され、閾値電圧検出用トランジスタＴｔｈがオンとなるように制御され、駆動トランジスタＴｄのゲートとドレインとが接続される。これにより、補助容量Ｃｓおよび有機ＥＬ素子容量Ｃｏｌｅｄに蓄積された電荷が放電され、駆動トランジスタＴｄ→電源線１１０という経路で電流が流れる。そして、駆動トランジスタＴｄのゲート−ドレイン間の電位差が、駆動トランジスタＴｄの駆動閾値に対応する閾値電圧Ｖｔｈに達すると、駆動トランジスタＴｄがオフとされる。
【００４５】
つぎの書き込み期間では、電源線１１０の電位はゼロ電位を維持し、スイッチングトランジスタＴｓがオン、スイッチングトランジスタＴｍがオフとなり、有機ＥＬ素子容量Ｃｏｌｅｄに蓄積された電荷が放電される。その結果、有機ＥＬ素子容量Ｃｏｌｅｄ→閾値電圧検出用トランジスタＴｔｈ→補助容量Ｃｓという経路で電流が流れ、補助容量Ｃｓに電荷が蓄積される。すなわち、有機ＥＬ素子容量Ｃｏｌｅｄに蓄積された電荷は、補助容量Ｃｓに移動する。
【００４６】
つぎの発光期間では、電源線１１０には所定の負電位（−ＶＤＤ、ＶＤＤ＞０）が引加され、駆動トランジスタＴｄがオン、閾値電圧検出用トランジスタＴｔｈがオフ、スイッチングトランジスタＴｓがオフとなるように制御される。その結果、有機ＥＬ素子ＯＬＥＤ→駆動トランジスタＴｄ→電源線１１０という経路で電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。
【００４７】
以上のような本実施の形態にかかる有機ＥＬ表示装置においては、駆動トランジスタＴｄに本発明にかかる薄膜トランジスタを用いているため、省スペース化（小型化）を実現するとともに、電流集中に起因したチャネル層の部分的な経年劣化を緩和した耐久性と高精度動作に優れた有機ＥＬ表示装置が実現されている。
【００４８】
ここで、本実施の形態にかかる有機ＥＬ表示装置においては、駆動トランジスタＴｄのみに限定して、本発明にかかる薄膜トランジスタを用いている。本発明にかかる薄膜トランジスタは、実質的に電流が流れる領域におけるソース・ドレイン電極の端部の形状を、曲線により構成するため、わずかであるがチャネル幅が必要最少寸法よりも大きくなる。したがって、有機ＥＬ表示装置に用いるすべての薄膜トランジスタに本発明にかかる薄膜トランジスタを用いた場合には、薄膜トランジスタの使用領域が多少大きくなる虞がある。
【００４９】
そこで、極力画素領域を省スペース化（小型化）したい場合には、電流集中によるチャネル層の劣化が直接画像表示に悪影響を及ぼす駆動トランジスタＴｄのみに限定して、本発明にかかる薄膜トランジスタを用いることが好ましい。これにより、本実施の形態にかかる有機ＥＬ表示装置のように、小型化を実現するとともに、電流集中に起因したチャネル層の部分的な経年劣化を緩和した耐久性と高精度動作に優れた有機ＥＬ表示装置を実現することができる。なお、有機ＥＬ表示装置に備える他の薄膜トランジスタに本発明にかかる薄膜トランジスタを適用することも可能である。
【００５０】
なお、本発明は上述の実施形態に限定されるものではなく、本発明の範囲を逸脱しない範囲内で種々の変更・改良が可能である。例えば、上述の実施形態においては、本発明を、ゲート電極がソース・ドレイン電極よりも基板側に位置するボトム・ゲート構造の薄膜トランジスタに適用した場合について説明したが、これに代えて、図８に示すように、ソース・ドレイン電極がゲート電極よりも基板側に位置するトップ・ゲート構造の薄膜トランジスタに適用しても良い。
【産業上の利用可能性】
【００５１】
以上のように、本発明にかかる薄膜トランジスタは、画像表示装置の小型化された画素の駆動用に有用であり、特に、耐久性と高精度動作が要求される用途に適している。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態１にかかるバックチャネルカット（ＢＣＣ）型の薄膜トランジスタの要部上面図である。
【図２】図１の線分Ａ−Ａにおける断面図であり、本発明の実施の形態１にかかる薄膜トランジスタのチャネル長方向における要部断面図である。
【図３】本発明の実施の形態１にかかる薄膜トランジスタのチャネル層における電流密度を示す特性図である。
【図４−１】本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。
【図４−２】本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。
【図４−３】本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。
【図４−４】本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。
【図４−５】本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。
【図４−６】本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。
【図４−７】本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。
【図４−８】本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。
【図４−９】本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。
【図４−１０】本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。
【図４−１１】本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。
【図４−１２】本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。
【図４−１３】本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。
【図５】本発明の実施の形態２にかかるバックチャネルカット（ＢＣＣ）型の薄膜トランジスタの要部上面図である。
【図６】本発明の実施の形態３にかかる有機ＥＬ表示装置の１画素に対応する画素回路の構成を示す図である。
【図７】本発明の他の実施形態にかかる薄膜トランジスタの断面図である。
【図８】従来の薄膜トランジスタの要部上面図である。
【図９】従来の薄膜トランジスタの要部断面図である。
【図１０】従来の薄膜トランジスタのチャネル層における電流密度を示す特性図である。
【符号の説明】
【００５３】
１０  基板
１１  ゲート層
１１ａ  ゲート電極
１１ｂ  配線
１２  ゲート絶縁膜
１３  チャネル層
１３ａ  第１チャネル層（真性半導体層）
１３ｂ  第２チャネル層（ドープ半導体層）
１４  ソース・ドレイン層
１１０  電源線
１１１  制御線
１１２  マージ線
１１３  走査線
１１４  画像信号線
１４１ａ  ソース・ドレイン電極
１４１ｂ  配線
１４２ｂ  ソース・ドレイン電極
１４２ｂ  配線
２００  基板
２０１  ゲート層
２０２  絶縁膜
２０３  チャネル層
２０３ｂ  チャネル層
２０３  チャネル層
２０３  該チャネル層
２０４  ソース・ドレイン層
Ｃｏｌｅｄ  素子容量
Ｃｓ  補助容量
ＥＬ  有機
ＯＬＥＤ  素子
Ｔｄ  駆動トランジスタ
Ｔｍ  スイッチングトランジスタ
Ｔｓ  スイッチングトランジスタ
Ｔｔｈ  閾値電圧検出用トランジスタ
Ｖｔｈ  閾値電圧
【図１】
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【図２】
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【図３】
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【図４−１】
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【図４−２】
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【図４−３】
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【図４−４】
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【図４−５】
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【図４−６】
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【図４−７】
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【図４−８】
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【図４−９】
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【図４−１０】
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【図４−１１】
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【図４−１２】
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【図４−１３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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