(57)【要約】【課題】電源降下による誤動作を防止しつつ、検査パターンの遷移を高速に行う半導体装置を提供すること。【解決手段】半導体装置は、検査対象の論理回路に入力される検査パターンを生成する検査パターン生成部と、検査パターン生成部で生成された検査パターンの論理回路への入力を遷移させるスキャンチェーンと、クロック信号を出力するＰＬＬ部と、論理回路の検査の初期設定を行う第１ステートでは、検査パターン生成部に供給される第１のクロック信号を外部機器から供給し、第１ステートで生成された検査パターンをスキャンチェーンに伝達する第２ステートでは、スキャンチェーンに供給される第２のクロック信号をＰＬＬ部から供給するよう制御する検査クロック出力制御部と、を備える。ＰＬＬ部は、外部機器から入力された制御信号の電圧レベルに応じて発振周波数が変化するＶＣＯ部を有し、ＰＬＬ部から出力されるクロック信号のクロック周波数は発振周波数に応じて変化する。【選択図】図１
2007315891.tif 000002
【特許請求の範囲】
【請求項１】
検査対象の論理回路に入力される検査パターンを生成する検査パターン生成部と、
前記検査パターン生成部で生成された前記検査パターンの前記論理回路への入力を遷移させるスキャンチェーンと、
クロック信号を出力するＰＬＬ部と、
前記論理回路の検査の初期設定を行う第１ステートでは、前記検査パターン生成部に供給される第１のクロック信号を前記外部機器から供給し、前記第１ステートで生成された前記検査パターンを前記スキャンチェーンに伝達する第２ステートでは、前記スキャンチェーンに供給される第２のクロック信号を前記ＰＬＬ部から供給するよう制御する検査クロック出力制御部と、を備え、
前記ＰＬＬ部は、前記外部機器から入力された制御信号の電圧レベルに応じて発振周波数が変化するＶＣＯ部を有し、前記ＰＬＬ部から出力される前記クロック信号のクロック周波数は前記発振周波数に応じて変化することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記検査クロック出力制御部は、
前記外部機器から入力された前記第１のクロック信号及び前記ＰＬＬ部から入力された前記第２のクロック信号のいずれかを出力する第１のマルチプレクサと、
前記第１のマルチプレクサがどちらのクロック信号を出力するかを制御する第１の制御部と、を有することを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
アナログ信号を出力する信号出力部と、
前記信号出力部から入力された前記アナログ信号及び前記外部機器から入力された前記制御信号のいずれかを出力する第２のマルチプレクサと、
前記第２のマルチプレクサがどちらの信号を出力するかを制御する第２の制御部と、を備え、
前記第２のマルチプレクサから出力された信号は前記ＶＣＯ部に供給され、
前記ＶＣＯ部の発振周波数は、前記第２のマルチプレクサから出力された前記アナログ信号又は前記制御信号の電圧レベルに応じて変化することを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記信号出力部は、前記外部機器から入力された信号に応じた電圧レベルの前記アナログ信号を出力することを特徴とする半導体装置。
【請求項５】
請求項３に記載の半導体装置であって、
前記信号出力部は、前記第２の制御部から入力された信号に応じた電圧レベルの前記アナログ信号を出力することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源降下による誤動作を防止しつつ、検査パターンの遷移を高速に行う半導体装置に関する。
【背景技術】
【０００２】
半導体デバイスの高集積化や高速化に伴い、トランジスタや配線の微細化が急速に進んでいる。しかし、製造プロセスが微細化すると、プロセスのばらつきや、製造時に発生したわずかな欠陥が原因となるタイミング故障が発生し得る。このため、実動作を保証するための検査方法として、従来のスキャンテストは十分ではないため、実速度を考慮した遅延故障テストが行われる必要がある。
【０００３】
但し、遅延故障テストで用いられる検査パターンは、ＬＳＩの回路規模に比例してその規模が大きくなるため、ＬＳＩテスターのメモリを圧迫する。このため、検査パターンをＬＳＩの内部で生成して、当該生成した検査パターンを用いて検査を行うＢＩＳＴ（Built-In Self Test）が利用されている。ＢＩＳＴ機能を有するＬＳＩの内部には、検査対象の論理回路の他、制御部、ランダムパターン生成部（ＰＲＰＧ）及び論理圧縮部（ＭＩＳＲ）が設けられている。ランダムパターン生成部は、制御部により設定された値に応じた検査パターンを生成する。生成された検査パターンは、ＬＳＩ内部の複数のフリップフロップをつないだスキャンチェーンに遷移され、論理回路に取り込まれる。論理回路から出力された信号は、別のスキャンチェーンによって取得される。
【０００４】
遅延故障テストは、検査パターンのスキャンチェーンへの遷移と、論理回路から出力されたデータの別のスキャンチェーンによる取得タイミング（キャプチャタイミング）とが、ＬＳＩの実仕様のスピードで行われる。ＬＳＩ内の論理回路に遅延故障があった場合、キャプチャするスキャンチェーンには期待しないデータが取り込まれる。当該データは論理圧縮部で論理圧縮された後、ＬＳＩの外部に設けられたＬＳＩテスターに入力される。ＬＳＩテスターは、入力されたデータに基づいてＬＳＩ内の論理回路の遅延故障を検出する。
【０００５】
【特許文献１】特開２０００−３５２５７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図４は、ＢＩＳＴによる検査のステートを示す説明図である。図４に示すように、ＢＩＳＴによりＬＳＩの遅延故障テストを行う際には、まず当該検査の初期設定を行うための初期設定ステート１１が設けられる。次に、検査パターンをスキャンチェーンに遷移するための遷移ステート１３、論理回路から出力されたデータを別のスキャンチェーンが取得するための取得ステート１５と続いて行われ、以降は遷移ステート１３と取得ステート１５が順に行われる。
【０００７】
遷移ステート１３及び取得ステート１５では、ＬＳＩ内の論理回路の大部分が動作するため、消費電力は大きい。また、ＬＳＩの回路規模が大きくなるとスキャンチェーンのフリップフロップの段数も増える。テスト時間の短縮のため及び実速度を考慮した遅延故障テストのためには、遷移ステート１３及び取得ステート１５が高速で行われることが望ましい。すなわち、クロック周波数が高いクロック信号がスキャンチェーンに入力されることが望ましい。一方、初期設定ステート１１では、初期設定が低速で行われる。すなわち、クロック周波数が低いクロック信号がスキャンチェーンに入力される。また、初期設定ステート１１では動作する論理回路が少ないため、消費電力が小さい。このため、初期設定ステート１１と遷移ステート１３との間で急激に電位差が生じて、電源降下が発生する可能性が高い。電源降下が発生すると誤作動により検査が正常に行われない恐れがあるため望ましくない。
【０００８】
本発明の目的は、電源降下による誤動作を防止しつつ、検査パターンの遷移を高速に行う半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明は、検査対象の論理回路に入力される検査パターンを生成する検査パターン生成部と、前記検査パターン生成部で生成された前記検査パターンの前記論理回路への入力を遷移させるスキャンチェーンと、クロック信号を出力するＰＬＬ部と、前記論理回路の検査の初期設定を行う第１ステートでは、前記検査パターン生成部に供給される第１のクロック信号を前記外部機器から供給し、前記第１ステートで生成された前記検査パターンを前記スキャンチェーンに伝達する第２ステートでは、前記スキャンチェーンに供給される第２のクロック信号を前記ＰＬＬ部から供給するよう制御する検査クロック出力制御部と、を備え、前記ＰＬＬ部は、前記外部機器から入力された制御信号の電圧レベルに応じて発振周波数が変化するＶＣＯ部を有し、前記ＰＬＬ部から出力される前記クロック信号のクロック周波数は前記発振周波数に応じて変化する半導体装置を提供する。
【００１０】
上記半導体装置では、前記検査クロック出力制御部は、前記外部機器から入力された前記第１のクロック信号及び前記ＰＬＬ部から入力された前記第２のクロック信号のいずれかを出力する第１のマルチプレクサと、前記第１のマルチプレクサがどちらのクロック信号を出力するかを制御する第１の制御部と、を有する。
【００１１】
上記半導体装置は、アナログ信号を出力する信号出力部と、前記信号出力部から入力された前記アナログ信号及び前記外部機器から入力された前記制御信号のいずれかを出力する第２のマルチプレクサと、前記第２のマルチプレクサがどちらの信号を出力するかを制御する第２の制御部と、を備え、前記第２のマルチプレクサから出力された信号は前記ＶＣＯ部に供給され、前記ＶＣＯ部の発振周波数は、前記第２のマルチプレクサから出力された前記アナログ信号又は前記制御信号の電圧レベルに応じて変化する。
【００１２】
上記半導体装置では、前記信号出力部は、前記外部機器から入力された信号に応じた電圧レベルの前記アナログ信号を出力する。
【００１３】
上記半導体装置では、前記信号出力部は、前記第２の制御部から入力された信号に応じた電圧レベルの前記アナログ信号を出力する。
【発明の効果】
【００１４】
本発明に係る半導体装置によれば、電源降下による誤動作を防止しつつ、検査パターンの遷移を高速に行う検査を行える。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について、図面を参照して説明する。
【００１６】
（第１の実施形態）
図１は、第１の実施形態の半導体装置の構成を示すブロック図である。図１に示すように、第１の実施形態の半導体装置１００は、ランダムパターン生成部（ＰＲＰＧ）１０１と、スキャンチェーン１０３ａ，１０３ｂと、検査対象の論理回路１０５と、論理圧縮部（ＭＩＳＲ）１０７と、ＰＬＬ回路１０９と、マルチプレクサ１１１と、制御部１１３と、外部端子１１５ａ，１１５ｂ，１１５ｃ，１１５ｄとを備え、ＢＩＳＴ機能を有する。また、半導体装置１００の外部にはＬＳＩテスター１９０が設けられている。
【００１７】
ランダムパターン生成部１０１は、論理回路１０５に入力される検査パターンを生成する。ランダムパターン生成部１０１により生成された検査パターンは、論理回路１０５に入力される。
【００１８】
スキャンチェーン１０３ａは、複数のフリップフロップが連なって接続されて構成されている。スキャンチェーン１０３ａの各フリップフロップにはクロック信号が入力される。スキャンチェーン１０３ａは、入力されたクロック信号に同期して、検査パターンの論理回路１０５への入力を遷移させる。スキャンチェーン１０３ｂは、スキャンチェーン１０３ａと同様に、複数のフリップフロップが連なって接続されて構成されている。スキャンチェーン１０３ｂの各フリップフロップには、スキャンチェーン１０３ａに入力されたクロック信号と同様のクロック信号が入力される。スキャンチェーン１０３ｂ、入力されるクロック信号に同期して、論理回路１０５から出力されたデータを取得する。
【００１９】
論理圧縮部１０７は、スキャンチェーン１０３ｂによって取得されたデータを論理圧縮する。論理圧縮部１０７によって論理圧縮されたデータは、外部端子１１５ｄから出力され、ＬＳＩテスター１９０に入力される。
【００２０】
外部端子１１５ａにはＬＳＩテスター１９０からクロック信号１７１ａが入力される。外部端子１１５ａから入力されたクロック信号１７１ａはマルチプレクサ１１１に入力される。なお、クロック信号１７１ａは、半導体装置１００の実速度よりも低い、すなわちクロック周波数が低いクロック信号である。
【００２１】
ＰＬＬ回路１０９は、入力される制御信号の電圧レベルに応じて発振周波数が変化するＶＣＯ（Voltage Control Oscillator）１５１を有する。ＰＬＬ回路１０９は、ＶＣＯ１５１で発振した信号を分周して得られたクロック信号１７１ｂを出力する。ＰＬＬ回路１０９から出力されたクロック信号１７１ｂは、マルチプレクサ１１１に入力される。本実施形態では、ＶＣＯ１５１に入力される制御信号は、外部端子１１５ｂを介してＬＳＩテスター１９０から入力される。このため、クロック信号１７１ｂのクロック周波数は、外部端子１１５ｂを介してＬＳＩテスター１９０から入力された制御信号の電圧レベルに応じて変化する。
【００２２】
マルチプレクサ１１１は、外部端子１１５ａを介してＬＳＩテスター１９０から入力されたクロック信号１７１ａ及びＰＬＬ回路１０９から入力されたクロック信号１７１ｂのいずれかを出力する。マルチプレクサ１１１から出力されたクロック信号は、スキャンチェーン１０３ａ，１０３ｂが有する各フリップフロップに入力される。制御部１１３は、図４で説明した検査のステートに応じて、マルチプレクサ１１１がクロック信号１７１ａ，１７１ｂのどちらを出力するかを制御する。また、制御部１１３は、外部端子１１５ｃを介してＬＳＩテスター１９０から入力された信号に基づいて、ランダムパターン生成部１０１が生成する検査パターンの初期設定を行う。
【００２３】
図４で説明した初期設定ステート１１では、制御部１１３は、外部端子１１５ａから入力されたクロック信号１７１ａを出力するようマルチプレクサ１１１を制御する。なお、初期設定ステート１１でも、ＰＬＬ回路１０９からクロック信号１７１ｂはマルチプレクサ１１１に入力される。このときのクロック信号１７１ｂのクロック周波数は、クロック信号１７１ａのクロック周波数と同じである。このとき外部端子１１５ｂを介してＶＣＯ１５１に入力される制御信号の電圧レベルは、予めＰＬＬ回路１０９を評価して算出された電圧レベルである。初期設定ステート１１でもＰＬＬ回路１０９からマルチプレクサ１１１にクロック信号１７１ａが入力されるが、マルチプレクサ１１１からクロック信号１７１ａは出力されない。
【００２４】
初期設定ステート１１から遷移ステート１３に移行すると、制御部１１３はクロック信号１７１ｂを出力するようマルチプレクサ１１１を制御する。初期設定ステート１１から遷移ステート１３に移行したばかりのクロック信号１７１ｂのクロック周波数は、クロック信号１７１ａのクロック周波数に等しい。ＬＳＩテスター１９０は、外部端子１１５ｂを介してＶＣＯ１５１に入力する制御信号の電圧レベルを徐々に変えて、クロック信号１７１ｂのクロック周波数を上げていく。当該制御信号の電圧レベルの変化によって、クロック信号１７１ｂのクロック周波数は、半導体装置１００の動作周波数と同じ周波数になるまで上げられる。なお、クロック信号１７１ｂのクロック周波数は、スキャンチェーン１０３ａ，１０３ｂが有するフリップフロップの段数と、電源降下が発生しないレベルを評価しながら上昇させれば良い。
【００２５】
本実施形態の半導体装置１００によれば、初期設定ステート１１から遷移ステート１３に移行した際に、スキャンチェーン１０３ａ，１０３ｂに入力されるクロック信号のクロック周波数が徐々に上がっていくため、急激な電位差が生じない。急激な電位差が生じなければ電源降下が発生しないため、高速かつ正常に半導体装置１００を検査することができる。
【００２６】
（第２の実施形態）
図２は、第２の実施形態の半導体装置の構成を示すブロック図である。第２の実施形態の半導体装置２００は、第１の実施形態の半導体装置１００が有する構成要素に加えて、ＤＡＣ２０１と、マルチプレクサ２０３と、制御部２０５と、外部端子１１５ｅを備える。なお、外部端子１１５ｂを介してＬＳＩテスター１９０から入力された制御信号はマルチプレクサ２０３に入力され、ＰＬＬ回路１０９が有するＶＣＯ１５１にはマルチプレクサ２０３から出力された信号が入力される。この点以外は第１の実施形態と同様であり、図２において、図１と共通する構成要素には同じ参照符号が付されている。
【００２７】
ＤＡＣ２０１は、ＬＳＩテスター１９０から入力されたデジタル信号をアナログ信号に変換して出力する。ＤＡＣ２０１から出力されたアナログ信号は、マルチプレクサ２０３に入力される。マルチプレクサ２０３は、ＤＡＣ２０１から入力されたアナログ信号及び外部端子１１５ｂを介してＬＳＩテスター１９０から入力された制御信号のいずれかを出力する。マルチプレクサ２０３から出力された信号は、ＰＬＬ回路１０９のＶＣＯ１５１に入力される。制御部２０５は、設定に応じて、ＤＡＣ２０１からのアナログ信号及びＬＳＩテスター１９０からの制御信号のどちらをマルチプレクサ２０３が出力するかを制御する。なお、制御部２０５に対する設定は、外部端子１１５ｅを介してＬＳＩテスター１９０から行われる。
【００２８】
本実施形態の半導体装置２００によれば、ＰＬＬ回路１０９から出力されるクロック信号１７１ｂのクロック周波数を、ＤＡＣ２０１から入力されたアナログ信号及び外部端子１１５ｂを介してＬＳＩテスター１９０から入力された制御信号のいずれかの信号に応じて変えることができる。
【００２９】
（第３の実施形態）
図３は、第３の実施形態の半導体装置の構成を示すブロック図である。第３の実施形態の半導体装置３００は、ＤＡＣ３０１に入力されるデジタル信号が制御部３０３から入力される点が第２の実施形態の半導体装置２００と異なる。ＤＡＣ３０１に入力するデジタル信号は、外部端子１１５ｅを介して制御部３０３に対して行われた設定に応じて異なる。このため、本実施形態の制御部３０３は、ＤＡＣ３０１へのデジタル信号の入力をリニアに行うためのカウンタ回路又は任意パターン発生器を有する。
【産業上の利用可能性】
【００３０】
本発明に係る半導体装置は、電源降下による誤動作を防止しつつ、検査パターンの遷移を高速に行う検査が必要な半導体装置等の用途に適用できる。
【図面の簡単な説明】
【００３１】
【図１】第１の実施形態の半導体装置の構成を示すブロック図
【図２】第２の実施形態の半導体装置の構成を示すブロック図
【図３】第３の実施形態の半導体装置の構成を示すブロック図
【図４】ＢＩＳＴによる検査のステートを示す説明図
【符号の説明】
【００３２】
１００，２００，３００  半導体装置
１０１  ランダムパターン生成部（ＰＲＰＧ）
１０３ａ，１０３ｂ  スキャンチェーン
１０５  検査対象の論理回路
１０７  論理圧縮部（ＭＩＳＲ）
１０９  ＰＬＬ回路
１１１，２０３  マルチプレクサ
１１３，２０５，３０３  制御部
１１５ａ，１１５ｂ，１１５ｃ，１１５ｄ，１１５ｅ  外部端子
１５１  ＶＣＯ
１９０  ＬＳＩテスター
２０１，３０１  ＤＡＣ
【図１】
2007315891.tif 000003
【図２】
2007315891.tif 000004
【図３】
2007315891.tif 000005
【図４】
2007315891.tif 000006