(57)【要約】【課題】ＩＣの大きさを減らすことができるデジタル／アナログ変換器を提供する。【解決手段】電圧分配によって基準電源の電圧を分圧する第１の分圧電圧発生部３０１と、入力デジタル信号をデコードした選択信号として出力するデコーダ部３０３と、デコーダ部３０３からの選択信号に基づいて、当該発生部３０１の分圧電圧のうち、複数の分圧電圧を選択して出力する第１の分圧電圧選択部３０２と、デコーダ部３０３からの選択信号に基づいて、当該選択部３０２からの分圧電圧のうち、複数の分圧電圧を選択して出力する第２の分圧電圧選択部３０４と、当該選択部３０４からの複数の分圧電圧を分圧する第２の分圧電圧発生部３０５と、デコーダ部３０３からの選択信号に基づいて、当該発生部３０５の分圧電圧のうち、所定の電圧を選択する第３の分圧電圧選択部３０６と、当該選択部３０６からの所定の電圧を出力する電圧出力部３０７とを備える。【選択図】        図３
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【特許請求の範囲】
【請求項１】
電圧分配によって基準電源の電圧を分圧する第１の分圧電圧発生部と、
入力されるデジタル信号をデコードした選択信号として出力するデコーダ部と、
前記デコーダ部から出力された選択信号に基づいて、前記第１の分圧電圧発生部から発生した分圧電圧のうち、複数の分圧電圧を選択して出力する第１の分圧電圧選択部と、
前記デコーダ部から出力された選択信号に基づいて、前記第１の分圧電圧選択部から出力された分圧電圧のうち、複数の分圧電圧を選択して出力する第２の分圧電圧選択部と、
前記第２の分圧電圧選択部から出力される複数の分圧電圧を分圧する第２の分圧電圧発生部と、
前記デコーダ部から出力された選択信号に基づいて、前記第２の分圧電圧発生部から発生した分圧電圧のうち、所定の電圧を選択する第３の分圧電圧選択部と、
前記第３の分圧電圧選択部から選択された所定の電圧を出力する電圧出力部と、を備えることを特徴とするデジタル／アナログ変換器。
【請求項２】
前記第１の分圧電圧発生部が、直列に連結された複数の抵抗素子で構成されることを特徴とする請求項１に記載のデジタル／アナログ変換器。
【請求項３】
前記第１の分圧電圧選択部が、前記第１の分圧電圧発生部に形成された複数のノードに接続される複数のスイッチで構成されることを特徴とする請求項１又は２に記載のデジタル／アナログ変換器。
【請求項４】
前記第２の分圧電圧選択部が、前記第１の分圧電圧発生部に形成されたノードのうち、前記第１の分圧電圧選択部から選択された複数のノード及び前記第１の分圧電圧選択部から選択された複数のノードと隣接したノードに接続される複数のスイッチで構成されることを特徴とする請求項１から３のいずれか一項に記載のデジタル／アナログ変換器。
【請求項５】
前記第１の分圧電圧選択部から選択された複数のノードの電圧をハイ電圧として選択し、前記第１の分圧電圧選択部から選択された複数のノードと隣接したノードの電圧をロー電圧として選択することを特徴とする請求項４に記載のデジタル／アナログ変換器。
【請求項６】
前記第２の分圧電圧発生部が、前記複数の分圧電圧がそれぞれ入力される複数の出力バッファと直列に連結された複数の抵抗素子で構成されることを特徴とする請求項１から５のいずれか一項に記載のデジタル／アナログ変換器。
【請求項７】
前記出力バッファが、前記複数の分圧電圧を負入力に帰還させることを特徴とする請求項６に記載のデジタル／アナログ変換器。
【請求項８】
前記複数の抵抗素子が、それぞれ同一の抵抗値を有することを特徴とする請求項６又は７に記載のデジタル／アナログ変換器。
【請求項９】
前記第３の分圧電圧選択部が、前記第２の分圧電圧発生部に形成された複数のノードに接続される複数のスイッチで構成されることを特徴とする請求項１から８のいずれか一項に記載のデジタル／アナログ変換器。
【請求項１０】
前記電圧出力部が、前記第３の分圧電圧選択部によって選択された所定の電圧をバッファリングして出力する出力バッファで構成されることを特徴とする請求項１から９のいずれか一項に記載のデジタル／アナログ変換器。
【請求項１１】
前記出力バッファが、前記所定の電圧を負入力に帰還させることを特徴とする請求項１０に記載のデジタル／アナログ変換器。
【請求項１２】
前記複数のスイッチが、それぞれトランジスタにより具現されることを特徴とする請求項３、４、９のうちいずれか一項に記載のデジタル／アナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル／アナログ変換器に関し、より詳しくは、８ビットの解像度を有するデジタル信号を処理する従来のデジタル／アナログ変換器に、分圧電圧発生部及び分圧電圧選択部をそれぞれ加えることにより、１０ビット以上の高解像度を有するデジタル信号を処理することができるのみならず、デジタル／アナログ変換器の大きさを小型化して、デジタル／アナログ変換器が搭載されるＩＣの大きさを減らすことができるデジタル／アナログ変換器に関する。
【背景技術】
【０００２】
デジタル／アナログ変換器は、デジタル符号化した量をそれに対応するアナログ量に変換する装置であり、イメージセンシングを行う過程で、使用者がデジタル制御コードを入力し、イメージの明るさに応じて格納されるデジタルデータの値の範囲を決定し、これをアナログ信号に変換するのに主に用いられている。
【０００３】
一般に、広く用いられているデジタル／アナログ変換器には、抵抗列を用いる方式、キャパシタを用いる方式、及び電流セルを用いる方式がある。
【０００４】
ところが、このような従来の方式は、入力信号のビット数が増加するにつれて、全体の回路面積が大きく増加するという問題点があった。例えば、抵抗列を用いる方式の場合、入力信号のビット数が８ビットから１０ビットへ２ビット増加すると、デジタル／アナログの変換に必要な抵抗の数は、２8＝２５６個から２10＝１０２４個へと大幅に増加し、これによって、必要なスイッチの個数も大幅に増加することになる。このように２ビットの入力信号の増加によって、デジタル／アナログ変換器の全体面積は、略４倍も増加することになる。このような面積の増加は、他の方式のデジタル／アナログ変換器でも同様に発生する。また、半導体の作製時、回路面積の増加は費用の増加を意味するので、低費用のデジタル／アナログ変換器を設計するためには、入力信号ビットが増加しても全体の回路面積が大きく増加しない、新たな構造のデジタル／アナログ変換器が必要である。
【０００５】
図１は、従来の技術による８ビット解像度のデジタル信号を処理するデジタル／アナログ変換器の構成を示すブロック図である。
【０００６】
図１に示すように、従来の技術による８ビットの解像度を有するデジタル信号を処理するデジタル／アナログ変換器は、電圧分配によって基準電源の電圧ＶDDを分圧する第１の分圧電圧発生部１０１と、入力されるデジタル信号をデコードした選択信号として出力するデコーダ部１０３と、前記出力された選択信号に基づいて、前記第１の分圧電圧発生部１０１から発生した分圧電圧のうち、複数の分圧電圧を選択して出力する第１の分圧電圧選択部１０２と、前記出力された選択信号に基づいて、前記第１の分圧電圧選択部から出力された分圧電圧のうち、複数の分圧電圧を選択して出力する第２の分圧電圧選択部１０４と、前記第２の分圧電圧選択部から選択された所定の電圧を出力する電圧出力部１０５とで構成されている。
【０００７】
前記第１の分圧電圧発生部１０１は、直列に接続される２５７（２8＋１）個の抵抗で構成され、その一端には、基準電源電圧ＶDDが供給され、その他端は、回路のグランドＧＮＤに接続されている。また、各抵抗Ｒ0〜Ｒ256間の接続点、すなわち、第１の分圧電圧発生部１０１の各抵抗間に形成されたノードから、それぞれ所定の分圧電圧ＶＲ（１）〜ＶＲ（２５６）が出力される。
【０００８】
例えば、抵抗Ｒ0と抵抗Ｒ1との間の接続点を１番目のノードとし、直列に接続された２５７個の抵抗の全体の抵抗値をＲｔｏｔとすると、１番目のノード乃至Ｎ番目のノードから出力される分圧電圧 ＶＲ（ｎ）は、Ｖｎ＝（Ｒ0＋Ｒ1＋…＋Ｒn-1）／Ｒｔｏｔ×ＶDDで表される（ここで、ｎ＝１〜２５６）。
【０００９】
前記第１の分圧電圧選択部１０２は、２５６個のスイッチＳ／Ｗ1〜Ｓ／Ｗ256を備え、前記２５６個のＳ／Ｗ1〜Ｓ／Ｗ256は、全部トランジスタで構成されており、前記それぞれのスイッチＳ／Ｗ1〜Ｓ／Ｗ256は、前記第１の分圧電圧発生部１０１に形成されたノードにそれぞれ接続される。
【００１０】
したがって、前記第１の分圧電圧選択部１０２は、後述するデコーダ部１０３から出力された選択信号に基づいて、前記第１の分圧電圧生成部１０１から発生した２５６個の分圧電圧のうち１６個の分圧電圧を選択して出力することができる。
【００１１】
前記第２の分圧電圧選択部１０４は、１６個のスイッチＳ／Ｗ1a〜Ｓ／Ｗ16aを備え、前記１６個のＳ／Ｗ1a〜Ｓ／Ｗ16aは、トランジスタで構成されている。前記１６個のスイッチＳ／Ｗ1a〜Ｓ／Ｗ16aは、前記第１の分圧電圧発生部１０１に形成されたノードのうち、前記第１の分圧電圧選択部１０２から選択される１６個のノードにそれぞれ接続される。
【００１２】
したがって、前記第２の分圧電圧選択部１０４は、後述するデコーダ部１０３から出力された選択信号に基づいて、前記第１の分圧電圧選択部１０２から選択された１６個の分圧電圧のうち、所望の１個の電圧を選択して出力することができる。
【００１３】
前記デコーダ部１０３には、外部から８ビットのデジタル信号が入力される。前記デコーダ部１０３は、外部から入力される８ビットのデジタル信号のうち、上位４ビットのデジタル信号をデコードした選択信号として出力する第１のデコーダ１０３ａと、下位４ビットのデジタル信号をデコードした選択信号として出力する第２のデコーダ１０３ｂとで構成される。
【００１４】
したがって、前記第１のデコーダ１０３ａから出力された選択信号に基づいて、前記第１の分圧電圧選択部１０２は、前記第１の分圧電圧発生部１０１から発生した２５６個の分圧電圧のうち、先ず１６個の分圧電圧を選択する。
【００１５】
また、前記第２のデコーダ１０３ｂから出力された選択信号に基づいて、前記第２の分圧電圧選択部１０４は、前記第１の分圧電圧選択部１０２から選択された１６個の分圧電圧のうち、所望の１個の電圧を選択する。
【００１６】
前記電圧出力部１０５は、前記第２の分圧電圧選択部１０４によって選択された１個の電圧をバッファリングして出力する出力バッファ１０５ａで構成されている。
【００１７】
したがって、前記第２の分圧電圧選択部１０４によって選択された電圧は、前記出力バッファ１０５ａを介して出力端子に出力される。これによって、外部から入力される８ビットのデジタル信号に対応するアナログ信号の出力電圧が、８ビット解像度のデジタル信号を処理するデジタル／アナログ変換器の出力端子から出力される。
【００１８】
ここで、前記電圧出力部１０５に出力バッファ１０５ａを用いたことは、前記出力バッファ１０５ａの特性によって、使用者が所望の電圧及び所望の駆動速度を具現することができるのみならず、分配された電圧の歪みを防止することができるからである。
【００１９】
次に、図２は、従来の技術による１０ビット解像度のデジタル信号を処理するデジタル／アナログ変換器の構成を示すブロック図である。
【００２０】
図２に示すように、従来の技術による１０ビットの解像度を有するデジタル信号を処理するデジタル／アナログ変換器は、電圧分配によって基準電源の電圧ＶDDを分圧する第１の分圧電圧発生部２０１と、入力されるデジタル信号をデコードした選択信号として出力するデコーダ部２０３と、前記出力された選択信号に基づいて、前記第１の分圧電圧発生部２０１から発生した分圧電圧のうち、複数の分圧電圧を選択して出力する第１の分圧電圧選択部２０２と、前記出力された選択信号に基づいて、前記第１の分圧電圧選択部から出力された分圧電圧のうち、複数の分圧電圧を選択して出力する第２の分圧電圧選択部２０４と、前記第２の分圧電圧選択部から選択された所定の電圧を出力する電圧出力部２０５とで構成されている。
【００２１】
１０ビット解像度のデジタル信号を処理するので、図１の第１の分圧電圧発生部１０１とは異なり、前記第１の分圧電圧発生部２０１は、直列に接続される１０２５（２10＋１）個の抵抗で構成され、その一端には、基準電源電圧ＶDDが供給され、その他端は、回路のグランドＧＮＤに接続されている。また、各抵抗Ｒ0〜Ｒ1024間の接続点、すなわち、第１の分圧電圧発生部２０１の各抵抗間に形成されたノードから、それぞれ所定の分圧電圧ＶＲ（１）〜ＶＲ（１０２４）が出力される。
【００２２】
例えば、抵抗Ｒ0と抵抗Ｒ1との間の接続点を１番目のノードとし、直列に接続された１０２５個の抵抗の全体の抵抗値をＲｔｏｔとすると、１番目のノード乃至Ｎ番目のノードから出力される分圧電圧 ＶＲ（ｎ）は、Ｖｎ＝（Ｒ0＋Ｒ1＋…＋Ｒn-1）／Ｒｔｏｔ×ＶDDで表される（ここで、ｎ＝１〜１０２４）。
【００２３】
前記第１の分圧電圧選択部２０２も、図１の第１の分圧電圧選択部１０２と異なり、１０２４個のスイッチＳ／Ｗ1〜Ｓ／Ｗ1024を備え、前記１０２４個のスイッチＳ／Ｗ1〜Ｓ／Ｗ1024は、全部トランジスタで構成されており、前記それぞれのスイッチＳ／Ｗ1〜Ｓ／Ｗ1024は、第１の分圧電圧発生部２０１に形成されたノードにそれぞれ接続される。
【００２４】
したがって、前記第１の分圧電圧選択部２０２は、後述するデコーダ部２０３から出力された選択信号に基づいて、前記第１の分圧電圧生成部２０１から発生した１０２４個の分圧電圧のうち３２個の分圧電圧を選択して出力することができる。
【００２５】
前記第２の分圧電圧選択部２０４は、３２個のスイッチＳ／Ｗ1a〜Ｓ／Ｗ32aを備え、前記３２個のＳ／Ｗ1a〜Ｓ／Ｗ32aは、トランジスタで構成されている。前記３２個のスイッチＳ／Ｗ1a〜Ｓ／Ｗ32aは、前記第１の分圧電圧発生部２０１に形成されたノードのうち、前記第１の分圧電圧選択部２０２から選択される３２個のノードにそれぞれ接続される。
【００２６】
したがって、前記第２の分圧電圧選択部２０４は、後述するデコーダ部２０３から出力された選択信号に基づいて、前記第１の分圧電圧選択部２０２で選択された３２個の分圧電圧のうち、所望の１個の電圧を選択して出力することができる。
【００２７】
前記デコーダ部２０３には、外部から１０ビットのデジタル信号が入力される。前記デコーダ部２０３は、外部から入力される１０ビットのデジタル信号のうち、上位５ビットのデジタル信号をデコードした選択信号として出力する第１のデコーダ２０３ａと、下位５ビットのデジタル信号をデコードした選択信号として出力する第２のデコーダ２０３ｂとで構成される。
【００２８】
したがって、前記第１のデコーダ２０３ａから出力された選択信号に基づいて、前記第１の分圧電圧選択部２０２は、前記第１の分圧電圧発生部２０１から発生した１０２４個の分圧電圧のうち、先ず３２個の分圧電圧を選択する。
【００２９】
また、前記第２のデコーダ２０３ｂから出力された選択信号に基づいて、前記第２の分圧電圧選択部２０４は、前記第１の分圧電圧選択部２０２から選択された３２個の分圧電圧のうち、所望の１個の電圧を選択する。
【００３０】
前記電圧出力部２０５は、前記第２の分圧電圧選択部２０４によって選択された１個の電圧をバッファリングして出力する出力バッファ２０５ａで構成されている。
【００３１】
したがって、前記第２の分圧電圧選択部２０４によって選択された電圧は、前記出力バッファ２０５ａを介して出力端子に出力される。これによって、外部から入力される１０ビットのデジタル信号に対応するアナログ信号の出力電圧が、１０ビット解像度のデジタル信号を処理するデジタル／アナログ変換器の出力端子から出力される。
【００３２】
また、図１と同様に、前記電圧出力部２０５に出力バッファ２０５ａを用いることにより、使用者が所望の電圧及び所望の駆動速度を具現することができ、分配された電圧の歪みを防止することができる。
【００３３】
しかしながら、上述したような従来の８ビット解像度のデジタル信号を処理するデジタル／アナログ変換器では、８ビット解像度に適当な分圧電圧発生部及び分圧電圧選択部が構成されており、１０ビット以上の高解像度のデジタル信号を処理することができないという問題点があった。
【００３４】
また、上述したような従来の１０ビット以上の高解像度のデジタル信号を処理するデジタル／アナログ変換器では、１０ビット以上の高解像度が得られるが、分圧電圧発生部を構成する抵抗及び分圧電圧選択部を構成するスイッチの数が増加して、回路の面積が大きくなるという問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【００３５】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、８ビット解像度のデジタル信号を処理する従来のデジタル／アナログ変換器に、分圧電圧発生部及び分圧電圧選択部をそれぞれ加えることにより、１０ビット以上の高解像度を有するデジタル信号を処理することができるのみならず、デジタル／アナログ変換器の大きさを小型化して、デジタル／アナログ変換器が搭載されるＩＣの大きさを減らすことができるデジタル／アナログ変換器を提供することにある。
【課題を解決するための手段】
【００３６】
上記目的を達成すべく、本発明に係るデジタル／アナログ変換器によれば、電圧分配によって基準電源の電圧を分圧する第１の分圧電圧発生部と、入力されるデジタル信号をデコードした選択信号として出力するデコーダ部と、前記デコーダ部から出力された選択信号に基づいて、前記第１の分圧電圧発生部から発生した分圧電圧のうち、複数の分圧電圧を選択して出力する第１の分圧電圧選択部と、前記デコーダ部から出力された選択信号に基づいて、前記第１の分圧電圧選択部から出力された分圧電圧のうち、複数の分圧電圧を選択して出力する第２の分圧電圧選択部と、前記第２の分圧電圧選択部から出力される複数の分圧電圧を分圧する第２の分圧電圧発生部と、前記デコーダ部から出力された選択信号に基づいて、前記第２の分圧電圧発生部から発生した分圧電圧のうち、所定の電圧を選択する第３の分圧電圧選択部と、前記第３の分圧電圧選択部から選択された所定の電圧を出力する電圧出力部と、を備えることを特徴とする。
【００３７】
前記第１の分圧電圧発生部が、直列に連結された複数の抵抗素子で構成されることを特徴とする。
【００３８】
前記第１の分圧電圧選択部が、前記第１の分圧電圧発生部に形成された複数のノードに接続される複数のスイッチで構成されることを特徴とする。
【００３９】
前記第２の分圧電圧選択部が、前記第１の分圧電圧発生部に形成されたノードのうち、前記第１の分圧電圧選択部から選択された複数のノード及び前記第１の分圧電圧選択部から選択された複数のノードと隣接したノードに接続される複数のスイッチで構成されることを特徴とする。
【００４０】
前記第１の分圧電圧選択部から選択された複数のノードの電圧をハイ電圧として選択し、前記第１の分圧電圧選択部から選択された複数のノードと隣接したノードの電圧をロー電圧として選択することを特徴とする。
【００４１】
前記第２の分圧電圧発生部が、前記複数の分圧電圧がそれぞれ入力される複数の出力バッファと直列に連結された複数の抵抗素子で構成されることを特徴とする。
【００４２】
前記出力バッファが、前記複数の分圧電圧を負入力に帰還させることを特徴とする。
【００４３】
前記複数の抵抗素子が、それぞれ同一の抵抗値を有することを特徴とする。
【００４４】
前記第３の分圧電圧選択部が、前記第２の分圧電圧発生部に形成された複数のノードに接続される複数のスイッチで構成されることを特徴とする。
【００４５】
前記電圧出力部が、前記第３の分圧電圧選択部によって選択された所定の電圧をバッファリングして出力する出力バッファで構成されることを特徴とする。
【００４６】
前記出力バッファが、前記所定の電圧を負入力に帰還させることを特徴とする。
【００４７】
前記複数のスイッチが、それぞれトランジスタにより具現されることを特徴とする。
【発明の効果】
【００４８】
本発明によれば、８ビット解像度のデジタル信号を処理するデジタル／アナログ変換器に、分圧電圧発生部及び分圧電圧選択部をそれぞれ加えることにより、１０ビット以上の高解像度を有するデジタル信号を処理することができるのみならず、デジタル／アナログ変換器の大きさを小型化して、デジタル／アナログ変換器が搭載されるＩＣの大きさを減らすことができる。
【発明を実施するための最良の形態】
【００４９】
以下、本発明の好ましい実施の形態を、添付図面に基づき詳細に説明する。
【００５０】
図３は、本発明の一実施の形態によるデジタル／アナログ変換器の構成を示すブロック図である。
【００５１】
図３に示すように、本発明によるデジタル／アナログ変換器は、電圧分配によって基準電源の電圧ＶDDを分圧する第１の分圧電圧発生部３０１と、入力されるデジタル信号をデコードした選択信号として出力するデコーダ部３０３と、前記出力された選択信号に基づいて、前記第１の分圧電圧発生部３０１から発生した分圧電圧のうち、複数の分圧電圧を選択して出力する第１の分圧電圧選択部３０２と、前記出力された選択信号に基づいて、前記第１の分圧電圧選択部３０２から出力された分圧電圧のうち、複数の分圧電圧を選択して出力する第２の分圧電圧選択部３０４と、前記第２の分圧電圧選択部３０４から出力される複数の分圧電圧を分圧する第２の分圧電圧発生部３０５と、前記出力された選択信号に基づいて、前記第２の分圧電圧発生部３０５から発生した分圧電圧のうち、所定の電圧を選択する第３の分圧電圧選択部３０６と、前記第３の分圧電圧選択部３０６から選択された所定の電圧を出力する電圧出力部３０７とで構成されている。
【００５２】
前記第１の分圧電圧発生部３０１は、直列に接続される２５７個の抵抗で構成され、その一端には、基準電源電圧ＶDDが供給され、その他端は、回路のグランドＧＮＤに接続されている。また、各抵抗Ｒ0〜Ｒ256間の接続点、すなわち、第１の分圧電圧発生部３０１の各抵抗間に形成されたノードから、それぞれ所定の分圧電圧ＶＲ（１）〜ＶＲ（２５６）が出力される。
【００５３】
例えば、抵抗Ｒ0と抵抗Ｒ1との間の接続点を１番目のノードとし、直列に接続された２５７個の抵抗の全体の抵抗値をＲｔｏｔとすると、１番目のノード乃至Ｎ番目のノードから出力される分圧電圧 ＶＲ（ｎ）は、Ｖｎ＝（Ｒ0＋Ｒ1＋…＋Ｒn-1）／Ｒｔｏｔ×ＶDDで表される（ここで、ｎ＝１〜２５６）。
【００５４】
前記第１の分圧電圧選択部３０２は、２５６個のスイッチＳ／Ｗ1〜Ｓ／Ｗ256を備え、前記２５６個のＳ／Ｗ1〜Ｓ／Ｗ256は、全部トランジスタで構成されており、前記それぞれのスイッチＳ／Ｗ1〜Ｓ／Ｗ256は、第１の分圧電圧発生部３０１に形成されたノードにそれぞれ接続される。
【００５５】
したがって、前記第１の分圧電圧選択部３０２は、後述するデコーダ部３０３から出力された選択信号に基づいて、前記第１の分圧電圧生成部３０１から発生した２５６個の分圧電圧のうち１６個の分圧電圧を選択して出力することができる。
【００５６】
従来は、１０ビット解像度のデジタル信号を処理する場合、基準電源電圧を分圧するにあたって、１０２５（２10＋１）個の抵抗と１０２４個のスイッチが必要であったが、本発明の場合、８ビットの解像度を有するデジタル信号を処理する際に要求される２５７（２8＋１）個 の抵抗と２５６個のスイッチだけで済むので、デジタル／アナログ変換器が搭載されるＩＣの大きさを減らすことができ、小型化しつつある現技術の趨勢に応えることができる。
【００５７】
前記第２の分圧電圧選択部３０４は、３２個のスイッチＳ／Ｗ1a〜Ｓ／Ｗ32aを備え、前記３２個のＳ／Ｗ1a〜Ｓ／Ｗ32aは、トランジスタで構成されている。前記３２個のスイッチＳ／Ｗ1a〜Ｓ／Ｗ32aは、前記第１の分圧電圧発生部３０１に形成されたノードのうち、前記第１の分圧電圧選択部３０２から選択される１６個のノード及び前記１６個のノードと隣接したノードにそれぞれ接続される。
【００５８】
したがって、前記第２の分圧電圧選択部３０４は、後述するデコーダ部３０３から出力された選択信号に基づいて、前記第１の分圧電圧選択部３０２から選択された１６個の分圧電圧のうち、１個の分圧電圧をハイ電圧として選択し、前記選択された分圧電圧を有するノードと隣接したノードの分圧電圧をロー電圧として選択することにより、２個の分圧電圧を出力することができる。
【００５９】
前記デコーダ部３０３には、外部から１０ビットのデジタル信号が入力される。前記デコーダ部３０３は、外部から入力される１０ビットのデジタル信号のうち、最初の上位４ビットのデジタル信号をデコードした選択信号として出力する第１のデコーダ３０３ａと、２番目の上位４ビットのデジタル信号をデコードした選択信号として出力する第２のデコーダ３０３ｂと、残りの下位２ビットのデジタル信号をデコードした選択信号として出力する第３のデコーダ３０３ｃとで構成される。
【００６０】
したがって、前記第１のデコーダ３０３ａから出力された選択信号に基づいて、前記第１の分圧電圧選択部３０２は、前記第１の分圧電圧発生部３０１から発生した２５６個の分圧電圧のうち、先ず１６個の分圧電圧を選択する。
【００６１】
また、前記第２のデコーダ３０３ｂから出力された選択信号に基づいて、前記第２の分圧電圧選択部３０４は、前記第１の分圧電圧選択部３０２から選択された１６個の分圧電圧のうち、１個の分圧電圧をハイ電圧として選択し、前記選択された分圧電圧を有するノードと隣接したノードの分圧電圧をロー電圧として選択する。
【００６２】
併せて、前記第３のデコーダ３０３ｃから出力された選択信号に基づいて、後述する第３の分圧電圧選択部３０６は、前記第２の分圧電圧発生部３０５から発生した分圧電圧のうち、所望の１個の電圧を選択する。
【００６３】
前記第２の分圧電圧発生部３０５は、前記第２分圧電圧選択部３０４から選択されたハイ電圧とロー電圧がそれぞれ入力される出力バッファ３０５ａと直列に連結された４個の抵抗列３０５ｂで構成され、前記抵抗列３０５ｂを構成するそれぞれの抵抗は、同一の抵抗値Ｒを有する。また、前記抵抗列３０５ｂを構成する各抵抗間の接続点、すなわち、第２の分圧電圧発生部３０５の各抵抗間に形成されたノードから、それぞれ所定の分圧電圧ＶＲａ〜ＶＲｄが出力される。
【００６４】
ここで、同一の抵抗値Ｒを有する４個の抵抗で構成された抵抗列３０５ｂで、前記第２の分圧電圧発生部３０５を構成することにより、第１の分圧電圧発生部３０１から発生する２５６個の分圧電圧を、同一の大きさに４等分したのと同じ結果をもたらすことになるので、１０２４個の抵抗で、第１の分圧電圧発生部３０１を構成したものと同様な効果が得られる。したがって、本発明によると、従来の１０ビット解像度を有するためのデジタル／アナログ変換器の大きさよりも、その大きさをさらに小型化することができるという長所を有する。
【００６５】
また、前記出力バッファ３０５ａは、入力されるハイ電圧またはロー電圧を負入力に帰還させて、電流パスを形成させないとともに、電圧のみを伝達する役割を行うので、第１の分圧電圧発生部３０１の各ノードの電圧を維持させることにより、使用者の所望の電圧と同一の電圧を、後述する電圧出力部３０７から出力させる。
【００６６】
すなわち、もし、前記出力バッファ３０５ａがなく、前記抵抗列３０５ｂのみで、第２の電圧分圧発生部３０５を構成すると、前記抵抗列３０５ｂを構成する複数の抵抗によって電流パスが形成され、前記抵抗列３０５ｂに電流が流れるようになることにより、第１の分圧電圧発生部３０１の各ノードの電圧を維持させることができず、これによって、使用者の所望の電圧と同一の電圧を出力させることができないという問題が発生することになる。
【００６７】
前記第３の分圧電圧選択部３０６は、４個のスイッチ Ｓ／Ｗ1b〜Ｓ／Ｗ4bを備え、前記４個のＳ／Ｗ1b〜Ｓ／Ｗ4bは、全部トランジスタで構成されており、前記それぞれのスイッチＳ／Ｗ1b〜Ｓ／Ｗ4bは、前記第２の分圧電圧発生部３０５に形成されたノードにそれぞれ接続される。
【００６８】
したがって、前記第３の分圧電圧選択部３０６は、デコーダ部３０３の第３のデコーダ３０３ｃから出力された選択信号に基づいて、前記第２の分圧電圧生成部３０５から発生した４個の分圧電圧のうち、所望の１個の電圧を選択して出力することができる。
【００６９】
前記電圧出力部３０７は、前記第３の分圧電圧選択部３０６によって選択された１個の電圧をバッファリングして出力する出力バッファ３０７ａで構成されている。
【００７０】
したがって、前記第３の分圧電圧選択部３０６によって選択された電圧は、前記出力バッファ３０７ａを介して出力端子に出力される。これによって、外部から入力される１０ビットのデジタル信号に対応するアナログ信号の出力電圧は、本発明によるデジタル／アナログ変換器の出力端子から出力される。
【００７１】
また、従来と同様に、前記電圧出力部３０７に出力バッファ３０７ａを用いることにより、使用者が所望の電圧及び所望の駆動速度を具現することができ、分配された電圧の歪みを防止することができるようになる。
【００７２】
上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。
【図面の簡単な説明】
【００７３】
【図１】従来の技術による８ビット解像度のデジタル信号を処理するデジタル／アナログ変換器の構成を示すブロック図である。
【図２】従来の技術による１０ビット解像度のデジタル信号を処理するデジタル／アナログ変換器の構成を示すブロック図である。
【図３】本発明の一実施の形態によるデジタル／アナログ変換器の構成を示すブロック図である。
【符号の説明】
【００７４】
１０１、２０１、３０１  第１の分圧電圧発生部
１０２、２０２、３０２  第１の分圧電圧選択部
１０３、２０３、３０３  デコーダ部
１０３ａ、２０３ａ、３０３ａ  第１のデコーダ
１０３ｂ、２０３ｂ、３０３ｂ  第２のデコーダ
１０４、２０４、３０４  第２の分圧電圧選択部
１０５、２０５、３０７  電圧出力部
１０５ａ、２０５ａ、３０５ａ、３０７ａ  出力バッファ
３０３ｃ  第３のデコーダ
３０５  第２の分圧電圧発生部
３０５ｂ  抵抗列
３０６  第３の分圧電圧選択部
【図１】
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【図２】
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【図３】
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