(57)【要約】【課題】新たなプロセス工程を追加することなく高速な動作が可能なＬＤＤ型の薄膜半導体装置、薄膜半導体装置の製造方法、表示システムを提供すること。【解決手段】少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、半導体膜が、薄膜トランジスタのソース部及びドレイン部に配置される第１の不純物半導体膜（３、４）と、薄膜トランジスタのドレイン部とチャネル部との間及びソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第２の不純物半導体膜（９）とを含む。ドレイン部におけるＬＤＤ長をＬldddとし、ドレイン部におけるコンタクトホールのチャネル部側の端辺からゲート電極までの距離をＬcontdとした場合に、０．８×Ｌlddd≦Ｌcon td≦１．２×Ｌldddの関係にある。【選択図】図２６
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【特許請求の範囲】
【請求項１】
少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜が、薄膜トランジスタのソース部及びドレイン部に配置される第１の不純物半導体膜と、薄膜トランジスタのドレイン部とチャネル部との間及びソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第２の不純物半導体膜とを含み、
ドレイン部におけるＬＤＤ長をＬldddとし、ドレイン部におけるコンタクトホールのチャネル部側の端辺からゲート電極までの距離をＬcontdとした場合に、
０．８×Ｌlddd≦Ｌcontd≦１．２×Ｌlddd
の関係にあることを特徴とする薄膜半導体装置。
【請求項２】
少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜が、薄膜トランジスタのソース部及びドレイン部に配置される第１の不純物半導体膜と、薄膜トランジスタのドレイン部とチャネル部との間及びソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第２の不純物半導体膜とを含み、
ソース部におけるＬＤＤ長をＬlddsとし、ソース部におけるコンタクトホールのチャネル部側の端辺からゲート電極までの距離をＬcontsとした場合に、
０．８×Ｌldds≦Ｌconts≦１．２×Ｌldds
の関係にあることを特徴とする薄膜半導体装置。
【請求項３】
請求項１乃至３のいずれかにおいて、
注入される不純物がｐ型である前記第１、第２の不純物半導体膜を有するｐ型薄膜トランジスタと、注入される不純物がｎ型である前記第１、第２の不純物半導体膜を有するｎ型薄膜トランジスタとを含むことを特徴とする薄膜半導体装置。
【請求項４】
請求項３において、
前記ｐ型薄膜トランジスタのゲート電極長が前記ｎ型薄膜トランジスタのゲート電極長よりも小さいことを特徴とする薄膜半導体装置。
【請求項５】
請求項４において、
前記ｐ型薄膜トランジスタのゲート電極長及びｎ型薄膜トランジスタのゲート電極長がともに５μｍ以下であることを特徴とする薄膜半導体装置。
【請求項６】
請求項３乃至５のいずれかにおいて、
前記ｎ型薄膜トランジスタのチャネル幅が前記ｐ型薄膜トランジスタのチャネル幅よりも小さいことを特徴とする薄膜半導体装置。
【請求項７】
請求項６において、
前記ｐ型薄膜トランジスタのゲート電極長及びｎ型薄膜トランジスタのゲート電極長がともに５μｍ以下であることを特徴とする薄膜半導体装置。
【請求項８】
少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置の製造方法において、
ゲート電極をマスクとして不純物を注入する工程と、フォトレジストをマスクとして不純物を注入する工程とを含み、
前記ゲート電極をマスクとして注入される不純物のドーズ量が1×10１３cm−２〜1×10１４cmー２の範囲であり、前記フォトレジストをマスクとして注入される不純物のドーズ量が5×10１４cmー２〜1×10１６cmー２の範囲であることを特徴とする薄膜半導体装置の製造方法。
【請求項９】
請求項８において、
薄膜トランジスタのソース部とドレイン部に島状に不純物半導体膜を形成し、該島状に形成された不純物半導体膜上に真性半導体膜を形成する工程を含むことを特徴とする薄膜半導体装置の製造方法。
【請求項１０】
少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置の製造方法において、
ゲート電極をマスクとして不純物を注入する工程と、ゲート電極表層部に絶縁膜を形成した後に不純物を注入する工程とを含み、
前記ゲート電極をマスクとして注入される不純物のドーズ量が1×10１３cm−２〜1×10１４cm−２の範囲であり、前記ゲート電極表層部に絶縁膜を形成した後に注入される不純物のドーズ量が5×10１４cm−２〜1×10１６cm−２の範囲であることを特徴とする薄膜半導体装置の製造方法。
【請求項１１】
請求項１０において、
薄膜トランジスタのソース部とドレイン部に島状に不純物半導体膜を形成し、該島状に形成された不純物半導体膜上に真性半導体膜を形成する工程を含むことを特徴とする薄膜半導体装置の製造方法。
【請求項１２】
請求項１０又は１１のいずれかにおいて、
前記ゲート電極表層部に形成される絶縁膜を、前記ゲート電極の材料を熱酸化または陽極酸化することによって形成する、あるいは所定の堆積法によって形成することを特徴とする薄膜半導体装置の製造方法。
【請求項１３】
少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置を用いた表示システムにおいて、
前記絶縁性物質上に形成されたアクティブマトリクス部と、前記絶縁性物質上に形成されるとともに前記薄膜半導体装置により構成されたデータドライバ部及び走査ドライバ部とを含み、
前記半導体膜が、薄膜トランジスタのソース部及びドレイン部に配置される第１の不純物半導体膜と、薄膜トランジスタのドレイン部とチャネル部との間及びソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第２の不純物半導体膜とを含み、
前記第２の不純物半導体膜の最大不純物濃度が1×10１８cm−３〜1×10１９cm−３の範囲となることを特徴とする表示システム。
【請求項１４】
少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置を用いた表示システムにおいて、
前記絶縁性物質上に形成されたアクティブマトリクス部と、前記絶縁性物質上に形成されるとともに前記薄膜半導体装置により構成されたデータドライバ部及び走査ドライバ部とを含み、
前記半導体膜が、薄膜トランジスタのソース部及びドレイン部に配置される第１の不純物半導体膜と、薄膜トランジスタのドレイン部とチャネル部との間及びソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第２の不純物半導体膜とを含み、
前記第１の不純物半導体膜の最大不純物濃度が5×10１９cm−３〜1×10２１cm−３の範囲となることを特徴とする表示システム。
【請求項１５】
少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置を用いた表示システムにおいて、
前記絶縁性物質上に形成されたアクティブマトリクス部と、前記絶縁性物質上に形成されるとともに前記薄膜半導体装置により構成されたデータドライバ部及び走査ドライバ部とを含み、
前記半導体膜が、薄膜トランジスタのソース部及びドレイン部に配置される第１の不純物半導体膜と、薄膜トランジスタのドレイン部とチャネル部との間及びソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第２の不純物半導体膜とを含み、
前記データドライバ部及び前記走査ドライバ部がＬＤＤ構造のｎ型薄膜トランジスタ及びＬＤＤ構造のｐ型薄膜トランジスタから構成されてなり、前記ＬＤＤ構造のｎ型薄膜トランジスタ及び前記ＬＤＤ構造のｐ型薄膜トランジスタのＬＤＤ長が０．６μｍ〜４μｍの範囲となることを特徴とする表示システム。
【請求項１６】
少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置を用いた表示システムにおいて、
前記絶縁性物質上に形成されたアクティブマトリクス部と、前記絶縁性物質上に形成されるとともに前記薄膜半導体装置により構成されたデータドライバ部及び走査ドライバ部とを含み、
前記半導体膜が、薄膜トランジスタのソース部及びドレイン部に配置される第１の不純物半導体膜と、薄膜トランジスタのドレイン部とチャネル部との間及びソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第２の不純物半導体膜とを含み、
前記半導体膜上にゲート絶縁膜を介して形成されるゲート電極の長さが５μｍ以下であることを特徴とする表示システム。
【請求項１７】
請求項１３乃至１６のいずれかにおいて、
前記データドライバ部または前記走査ドライバ部が、クロックドゲートを用いた双方向シフトレジスタ回路を含むことを特徴とする表示システム。
【請求項１８】
請求項１３乃至１６のいずれかにおいて、
前記データドライバ部または前記走査ドライバ部が、クロック信号の位相の異なる複数のシフトレジスタ回路を含み、前記複数のシフトレジスタの出力を入力するゲートを含むことを特徴とする表示システム。
【請求項１９】
請求項１３乃至１６のいずれかにおいて、
前記データドライバ部または前記走査ドライバ部が、レベルシフタ回路とシフトレジスタ回路を含み、前記シフトレジスタ回路がＴＴＬレベル以下で駆動されることを特徴とする表示システム。
【請求項２０】
請求項１９において、
前記レベルシフタ回路の入力部が、直列接続されたｐ型の薄膜トランジスタとｎ型の薄膜トランジスタとを含むことを特徴とする表示システム。
【請求項２１】
請求項１３乃至１６のいずれかにおいて、
前記データドライバ部が、シフトレジスタ回路と、ビデオラインと、アナログスイッチとを含み、前記シフトレジスタ回路の出力がレベルシフタ回路を介してあるいは直接に前記アナログスイッチのゲート端子に入力され、これにより点順次アナログ方式で素子駆動が行われることを特徴とする表示システム。
【請求項２２】
請求項１３乃至１６のいずれかにおいて、
前記データドライバ部が、ビデオラインに接続される１段目のアナログラッチと、該１段目のアナログラッチの出力が入力される２段目のアナログラッチと、該２段目のアナログラッチの出力が入力され信号線に接続されるアナログバッファとを含み、これにより線順次アナログ方式で素子駆動が行われることを特徴とする表示システム。
【請求項２３】
請求項１３乃至１６のいずれかにおいて、
前記データドライバ部が、ｎ本のデジタル信号入力線に接続されるｎ組の１段目のラッチと、該１段目のラッチの出力が入力されるｎ組の２段目のラッチと、該２段目のラッチの出力が入力され２ｎのアナログスイッチのゲートに接続されるデコーダとを含み、これによりデジタル方式で素子駆動が行われることを特徴とする表示システム。
【請求項２４】
請求項１３乃至１６のいずれかにおいて、
映像信号発生装置から出力される映像信号を増幅する映像信号増幅回路と、映像信号発生装置から出力される映像信号に同期したタイミング信号を発生するタイミングコントローラとを含み、前記データドライバ部及び前記走査ドライバ部が該タイミング信号によって駆動されることを特徴とする表示システム。
【請求項２５】
請求項２４において、
前記タイミングコントローラ及び前記データドライバ部及び前記走査ドライバ部がＴＴＬレベル以下で駆動されることを特徴とする表示システム。
【請求項２６】
請求項２４又は２５において、
前記タイミングコントローラが、前記薄膜半導体装置により構成されていることを特徴とする表示システム。
【請求項２７】
請求項２４乃至２６のいずれかにおいて、
前記映像信号増幅回路には映像信号を複数の低周波数の信号に変換する信号周波数変換回路またはγ補正回路が含まれていることを特徴とする表示システム。
【請求項２８】
請求項２４乃至２７のいずれかにおいて、
前記映像信号増幅回路が、前記薄膜半導体装置により構成されていることを特徴とする表示システム。
【請求項２９】
少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜が、膜生成の種となる核の発生速度を遅くし、かつ、前記核から生成される島の成長速度を速くする条件にて化学気相堆積法により堆積されるとともに、前記半導体膜が、薄膜トランジスタのソース部及びドレイン部に配置される第１の不純物半導体膜と、薄膜トランジスタのドレイン部とチャネル部との間及びソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第２の不純物半導体膜とを含むことを特徴とする薄膜半導体装置。
【請求項３０】
少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜を多結晶状態とした場合のグレインの平均面積が１００００ｎｍ２以上となるとともに、前記半導体膜が、薄膜トランジスタのソース部及びドレイン部に配置される第１の不純物半導体膜と、薄膜トランジスタのドレイン部とチャネル部との間及びソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第２の不純物半導体膜とを含むことを特徴とする薄膜半導体装置。
【請求項３１】
少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜生成の種となる核より生成される島の平均面積が１００００ｎｍ２以上となるとともに、前記半導体膜が、薄膜トランジスタのソース部及びドレイン部に配置される第１の不純物半導体膜と、薄膜トランジスタのドレイン部とチャネル部との間及びソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第２の不純物半導体膜とを含むことを特徴とする薄膜半導体装置。
【請求項３２】
請求項２９乃至３１のいずれかにおいて、
前記第２の不純物半導体膜の最大不純物濃度が2×10１７cm−３〜1×10１９cm−３の範囲となることを特徴とする薄膜半導体装置。
【請求項３３】
請求項２９乃至３２のいずれかにおいて、
前記第１の不純物半導体膜の最大不純物濃度が5×10１９cm−３〜1×10２１cm−３の範囲となることを特徴とする薄膜半導体装置。
【請求項３４】
請求項２９乃至３３のいずれかにおいて、
ドレイン部あるいはソース部におけるＬＤＤ長が０．３μｍ〜４μｍの範囲となることを特徴とする薄膜半導体装置。
【請求項３５】
請求項２９乃至３４のいずれかにおいて、
前記半導体膜上にゲート絶縁膜を介して形成されるゲート電極の長さが５μｍ以下であることを特徴とする薄膜半導体装置。
【請求項３６】
請求項２９乃至３５のいずれかにおいて、
ドレイン部におけるＬＤＤ長をＬldddとし、ドレイン部におけるコンタクトホールのチャネル部側の端辺からゲート電極までの距離をＬcontdとした場合に、
０．８×Ｌlddd≦Ｌcontd≦１．２×Ｌlddd
の関係にあることを特徴とする薄膜半導体装置。
【請求項３７】
請求項２９乃至３６のいずれかにおいて、
ソース部におけるＬＤＤ長をＬlddsとし、ソース部におけるコンタクトホールのチャネル部側の端辺からゲート電極までの距離をＬcontsとした場合に、
０．８×Ｌldds≦Ｌconts≦１．２×Ｌldds
の関係にあることを特徴とする薄膜半導体装置。
【請求項３８】
請求項２９乃至３７のいずれかにおいて、
不純物半導体膜に注入される不純物がｐ型であるｐ型薄膜トランジスタのソース部及びドレイン部の全領域に、前記第２の不純物半導体膜が配置されていることを特徴とする薄膜半導体装置。
【請求項３９】
少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置の製造方法において、
膜生成の種となる核の発生速度を遅くし、かつ、前記核から生成される島の成長速度を速くする条件にて化学気相堆積法により半導体膜を堆積する工程と、
ゲート電極をマスクとして不純物を注入する工程と、フォトレジストをマスクとして不純物を注入する工程とを含み、
前記ゲート電極をマスクとして注入される不純物のドーズ量が前記フォトレジストをマスクとして注入される不純物のドーズ量よりも低いことを特徴とする薄膜半導体装置の製造方法。
【請求項４０】
少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置の製造方法において、
膜生成の種となる核の発生速度を遅くし、かつ、前記核から生成される島の成長速度を速くする条件にて化学気相堆積法により半導体膜を堆積する工程と、
ゲート電極をマスクとして不純物を注入する工程と、ゲート電極表層部に絶縁膜を形成した後に不純物を注入する工程とを含み、
前記ゲート電極をマスクとして注入される不純物のドーズ量が前記ゲート電極表層部に絶縁膜を形成した後に注入される不純物のドーズ量よりも低いことを特徴とする薄膜半導体装置の製造方法。
【請求項４１】
請求項３９又は４０のいずれかにおいて、
前記核の発生速度を堆積温度により制御し、前記島の成長速度を堆積速度により制御し、前記堆積温度が５８０℃以下となり、前記堆積速度が６Å／ｍｉｎ以上となることを特徴とする薄膜半導体装置の製造方法。
【請求項４２】
請求項３９乃至４１のいずれかにおいて、
前記半導体膜を堆積する工程の後に該半導体膜に対して５００℃〜７００℃の範囲の温度にて熱処理を施す工程を含むことを特徴とする薄膜半導体装置の製造方法。
【請求項４３】
請求項３９乃至４２のいずれかにおいて、
前記ゲート電極をマスクとして注入される不純物のドーズ量が2×10１２cm−２〜1×10１４cm−２の範囲であり、前記フォトレジストをマスクとして注入される不純物のドーズ量あるいは前記ゲート電極表層部に絶縁膜を形成した後に注入される不純物のドーズ量が5×10１４cm−２〜1×10１６cm−２の範囲であることを特徴とする薄膜半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非単結晶半導体膜を含む薄膜半導体装置及びその製造方法及び該薄膜半導体装置を用いた表示システムに関する。
【背景技術】
【０００２】
近年、非単結晶（多結晶、非晶質を含む）の半導体膜を含む薄膜半導体装置が、アクティブマトリクス型液晶表示装置の表示部や、周辺回路によく用いられている。また、イメージセンサやＳＲＡＭ等においても用いられている。なお、ここでいう薄膜半導体装置とは、半導体膜それ自体、薄膜トランジスタ（ＴＦＴ）、あるいはｐチャネルＴＦＴ及びｎチャネルＴＦＴを有するＣＭＯＳ型ＴＦＴ等を総称するものであり、以下の説明では、場合によって単に薄膜半導体装置と呼んだり、ＴＦＴと呼んだりすることにする。
【０００３】
さて、薄膜半導体装置を例えば液晶表示装置の周辺回路に用いた場合には、動作の高速性が要求される。これは、高速の薄膜半導体装置により周辺回路を動作させることができれば、表示部の薄膜半導体装置のみならず、シフトレジスタ、アナログ・スイッチ等からなる周辺回路も液晶基板上に一体形成できることになるからである。
【０００４】
また、薄膜半導体装置の高速化を実現できれば、薄膜半導体装置の使用用途を従来よりも大幅に広げることができる。即ち、従来、このような薄膜半導体装置の使用用途は液晶表示装置に限られ、単結晶ＭＯＳＦＥＴが使用されるデジタル回路・アナログ回路には用いられていなかった。これは、薄膜半導体装置は、単結晶ＭＯＳＦＥＴに比べると移動度が小さく低速であるという理由による。しかし、薄膜半導体装置の高速化を図り、単結晶ＭＯＳＦＥＴと同程度の速度で動作させることができれば、従来は単結晶ＭＯＳＦＥＴしか用いられていなかったデジタル回路・アナログ回路を薄膜半導体装置を用いて設計することが可能となる。そして、薄膜半導体装置は、単結晶ＭＯＳＦＥＴと異なり、絶縁物質上に形成される。このため、基板を介して雑音が伝わったり、あるいは、基板を介した電流によりラッチアップ等が起こるという単結晶ＭＯＳＦＥＴが従来持っていた問題が生じない。以上の意味においても、薄膜半導体装置の高速化を図ることは大きな技術的課題となる。
【０００５】
さて、薄膜半導体装置の高速化を図るためには、以下の問題点を解決しなければならない。例えば、図５６（Ａ）には薄膜半導体装置の構造の一例が示され、図５６（Ｂ）には、この薄膜半導体装置の等価回路図が示される。図５６（Ｂ）において、Ｒｃ１、Ｒｃ２は、各々、コンタクト部４１２（配線４０８とソース部４０４との間のコンタクト）、コンタクト部４１４（配線４１０とドレイン部４０６との間のコンタクト）におけるコンタクト抵抗である。また、Ｒｓはソース部４０４のソース抵抗、Ｒｃｈはチャネル部４０２のチャネル抵抗、Ｒｄはドレイン部４０６のドレイン抵抗である。薄膜半導体装置の高速化を図るためには、まず、トランジスタがオン状態でのこれらの抵抗Ｒｃ１、Ｒｓ、Ｒｃｈ、Ｒｄ、Ｒｃ２の直列抵抗値を減少させる必要がある。ここで、トランジスタがオン状態の時の総抵抗をＲｏｎで記述すると、Ｒｏｎは、ｏｎ状態でのチャネル抵抗Ｒｃｈ（ｏｎ）と、その他の全寄生抵抗Ｒｐの和となる。即ち、
Ｒｏｎ＝Ｒｃｈ（ｏｎ）＋Ｒｐ
＝Ｒｃｈ（ｏｎ）＋（Ｒｃ１＋Ｒｓ＋Ｒｄ＋Ｒｃ２）
となる。従って、薄膜半導体装置の高速化を図るためには、オン状態でのチャネル抵抗Ｒｃｈ（ｏｎ）と全寄生抵抗Ｒｐの両者を共に低減することが望ましい。そして、Ｒｃｈ（ｏｎ）を減少させるためには、薄膜半導体装置を構成する半導体膜の製造プロセスを工夫する必要がある。具体的には、半導体膜の移動度を高くすればよい。また、チャネル部４０２を短チャネル化することも効果的である。また、Ｒｓ、Ｒｄを小さくするためには、ソース部、ドレイン部の不純物濃度を高くするか、ソース・ドレイン部を形成する半導体膜の品質を上げればよい。また、Ｒｃ１、Ｒｃ２を小さくするには、バリアメタルを用いる等の手法も考えられるが、製造プロセスを簡易にするためにはソース部、ドレイン部の不純物濃度を高くする手法が有効である。
【０００６】
さて、半導体膜の移動度を高くするには、多結晶シリコン（ポリシリコン）の薄膜半導体装置を採用することが望ましい。多結晶シリコン薄膜半導体装置は通常移動度が１０ｃｍ２／ｖ・ｓｅｃ程度以上あり、非晶質シリコン（アモルファスシリコン）の薄膜半導体装置よりも移動度が極めて高いからである。
【０００７】
従来、このような多結晶シリコン薄膜半導体装置を製造する方法として、例えば以下に示すような３つの製造方法が知られている。第１の製造方法では、まずＬＰＣＶＤ法で堆積温度６００℃程度以上として多結晶シリコン膜を堆積する。この時の多結晶シリコンを構成する領域（島）の大きさは２０ｎｍ〜８０ｎｍ程度の範囲となる。その後、多結晶シリコン膜表面を熱酸化し、薄膜半導体装置の半導体層とゲート絶縁層を形成する。この時のゲート絶縁膜とゲート電極との界面粗さ（中心線平均粗さＲａ）は３．１ｎｍ程度以上となる。この場合、例えばｎチャネル型薄膜半導体装置の場合で、移動度は１０ｃｍ２／ｖ・ｓｅｃ〜２０ｃｍ２／ｖ・ｓｅｃ程度となる。また、このようにして得られた半導体膜の平均グレイン面積（グレインの平均面積）は４０００〜６０００ｎｍ２程度となる。
【０００８】
第２の製造方法では、まず、プラズマＣＶＤ法（ＰＥＣＶＤ法）で非晶質シリコン膜を堆積する。その後、６００℃窒素雰囲気下で２０時間から８０時間程度熱処理を施し、これにより非晶質シリコン膜を多結晶シリコン膜へと変える（固相成長法）。その後、この多結晶シリコン膜の表面を熱酸化し、薄膜半導体装置の半導体層とゲート絶縁層を形成する。そして、薄膜半導体装置の完成後、水素プラズマ照射を施す。この場合、ｎチャネル型薄膜半導体装置の場合で、移動度は１５０ｃｍ２／ｖ・ｓｅｃ程度となる［Ｓ．Ｔａｋｅｎａｋａ  ｅｔ．ａｌ，Ｊｐｎ  Ｊ．Ａｐｐｌ．Ｐｈｙｓ．２９，Ｌ２３８０，（１９９０）を参照］。
【０００９】
第３の製造方法では、まず、ＬＰＣＶＤ法で堆積温度６１０℃で多結晶シリコン膜を堆積する。そして、この多結晶シリコン膜に１．５×１０１５ｃｍ−２程度のドーズ量のＳｉ＋を打ち込み、これによりシリコン膜を非晶質膜に変える。その後、６００℃窒素雰囲気下で数十時間から数百時間の熱処理を施し、非晶質を再度結晶化し、多結晶シリコン膜を得る。次に、この多結晶シリコン膜の表面を熱酸化し、薄膜半導体装置の半導体層とゲート絶縁層を形成する。そして、薄膜半導体装置の完成後、プラズマＣＶＤ法で水素化シリコン・ナトライド（ｐ−ＳｉＮ：Ｈ）膜を堆積し、続いて４００℃の熱処理を施して水素化処理を施す。この場合、移動度はｎチャネル型薄膜半導体装置の場合で１００ｃｍ２／ｖ・ｓｅｃ程度となる［Ｔ．Ｎｏｇｕｃｈｉ  ｅｔ．ａｌ，Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．１３４，１７７１（１９８７）を参照］
しかしながら、上述の第１〜第３の製造方法にはそれぞれ種々の問題が内在している。第２の製造方法、即ち非晶質シリコン膜を堆積した後、数十時間の熱処理を施す製造方法では、高移動度の薄膜半導体装置が得られるものの、工程が著しく長く生産性の低下を免れ得ない。また、この第２の製造方法では、ＰＥＣＶＤ法で初期半導体膜を堆積するため、微粒子が反応炉内に発生し、これらが基板上に付着して欠陥となり、歩留まりが低下する。また、第３の製造方法、即ち多結晶シリコン膜を堆積した後にシリコン原子の打ち込みを行い、更に数十時間から数百時間の熱処理を施す製造方法は、先に述べた第２の製造方法に比べても更に工程が長く複雑である。また、工程が一つ増えれば、それだけで製品歩留まりの低下の原因になる。更に、数十時間から数百時間の熱処理を施すことは、製品を量産する見地から見ても非現実的であり、実用的ではない。
【００１０】
一方、第１の製造方法、即ち単にＬＰＣＶＤ法で多結晶シリコン膜を堆積し、その後熱酸化して薄膜半導体装置を製造する方法は、非常に簡単な工程で量産性・安定性に富んでいる。しかし、前述のように、この第１の製造方法では、半導体膜を構成する多結晶の平均グレイン面積が４０００〜６０００ｎｍ２程度と小さく、移動度も１０ｃｍ２／ｖ・ｓｅｃ〜２０ｃｍ２／ｖ・ｓｅｃであり、小さいという問題点があった。
【００１１】
次に、コンタクト抵抗Ｒｃと、Ｒｓ、Ｒｄの低抵抗化について考える。ＴＦＴには、通常構造のＴＦＴと、低濃度ドープドレイン（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ：以下ＬＤＤと略記）型のＴＦＴがある。本発明者は、Ｒｃ１、Ｒｃ２、Ｒｓ、Ｒｄの和から成る全寄生抵抗Ｒｐの低抵抗化を図るために、更に進めてオン状態での総抵抗Ｒｏｎの低抵抗化を図るためにも、ＬＤＤ型ＴＦＴを採用することが最も望ましいと考えている。まず、図２７を用いて通常構造のＴＦＴの構成と製造方法について簡単に説明する。この製造方法では、まず、絶縁基板２１上に島状にパターニングされた半導体薄膜２２上にゲート絶縁膜２５を形成し、その上にゲート電極２６を形成する。次にｎチャネルＴＦＴのソース・ドレイン部の半導体薄膜にドナーとなる不純物を高濃度で注入しｎ＋半導体薄膜２３とする。同様にしてｐチャネルＴＦＴのソース・ドレイン部の半導体薄膜にアクセプタとなる不純物を高濃度で注入してｐ＋半導体薄膜２４とする。この方法ではゲート電極をマスクとして不純物を注入するためセルフアライン型のＴＦＴとなるが、あらかじめ不純物を含んだｎ＋半導体薄膜やｐ＋半導体薄膜をソース・ドレイン部に島状に形成することによってノンセルフアライン型のＴＦＴとすることもできる。これらのＴＦＴを層間絶縁膜２７で覆い、金属薄膜２８で配線をパターニングすれば通常構造のＴＦＴが完成する。
【００１２】
さて、単結晶基板を用いた半導体集積回路では、ＬＤＤ構造の単結晶ＭＯＳＦＥＴが広く使用されている。ＬＤＤ構造とすることで、ホトキャリア発生を抑えることができ、信頼性を高めることができるからである。ＬＤＤ型ＭＯＳＦＥＴの従来技術としては例えば特開平０２−０５８２７４、特開平０２−０４５９７２等がある。また、ＬＤＤ型ＭＯＳＦＥＴの製造方法の従来技術としては特開昭６２−２４１３７５、特開昭６２−２３４３７２等がある。単結晶半導体では拡散係数が小さいのでＬＤＤ長をチャネル長の１０分の１程度にすることができる。従って、ＬＤＤ型ＭＯＳＦＥＴのオン電流は、通常構造のＭＯＳＦＥＴに対して１割程度しか減少しない。ところが、非単結晶半導体薄膜を用いたＴＦＴでは結晶粒界にそった増速拡散が起るため、実質的な拡散係数が単結晶半導体よりも１桁以上増加する。従って、ＬＤＤ型ＴＦＴでは、ＬＤＤ長を大きくしておかなければならず、このＬＤＤ部の高い抵抗値が原因となってオン電流が通常構造のＴＦＴの半分以下となる問題点があった。このため、従来のＬＤＤ型ＴＦＴは、高速動作が要求される回路には用いられなかった。一方、図２７に示す通常構造のセルフアライン型ＴＦＴでは、ソース・ドレイン部には高濃度の不純物が注入されている。このため、寄生抵抗の問題は小さいが、次のような別の問題があり、やはり回路の高速化を妨げている。即ち、前述の増速拡散により、いわゆる重なり容量が大きくなり、素子容量が増加するという問題点である。例えば、図２７において、ｎチャネルＴＦＴではＹjnで示す重なり部が、ｐチャネルではＹjpで示す重なり部がそれぞれ寄生容量となる。ｎチャネル実効チャネル長Ｌeffnおよびｐチャネル実効チャネル長Ｌeffpは、ｎチャネルゲート電極長（図２７を参照。場合によってはゲート電極幅と呼ぶ場合もあり）Ｌgatenおよびｐチャネルゲート電極長Ｌgatepからそれぞれ重なり部Ｙjnの２倍とＹjpの２倍を引いた長さとなる。例えば、ポリシリコンＴＦＴを例にとると、この重なり部は１μｍ以上となるため、４μｍの実効チャネル長を得るのに６μｍ以上のゲート電極長が必要となる。これは本来の素子の１．５倍以上の容量が負荷となってしまい、動作速度が本来の２／３以下の速度となることを意味する。以上の理由により、従来の通常のセルフアライン型ＴＦＴでは動作速度の向上が望めなかった。また、前述のように従来のＬＤＤ型ＴＦＴも、高速動作が要求される回路には用いられなかった。
【００１３】
例えば、高速動作が要求される液晶表示装置の周辺回路をＴＦＴで一体形成した従来技術として特開平０５−１７３１７９等が知られているが、この従来技術でも、周辺回路には図２７に示すような通常構造のＴＦＴが用いられている。これは、上述のように、従来のＬＤＤ型ＴＦＴは、高速動作に不向きであったことによる。一方、表示部については、ＬＤＤ型ＴＦＴが用いられる。これは表示部の液晶が高抵抗材料であり、このため画素ＴＦＴのオフ電流を抑える必要があるからである。
【００１４】
また、表示部のみならず周辺回路にもＬＤＤ型ＴＦＴを用いた従来技術として、特開平６−１０２５３１がある。しかし、この従来技術でも、ＬＤＤ型ＴＦＴはオン電流が少ないということを前提としている。そして、固相成長法、水素化処理等の新たなプロセス工程を追加することで、このオン電流の増加を図っている（特開平６−１０２５３１の７ページ左欄２６行〜３６行参照）。即ち、この従来技術では、ＬＤＤ構造を採用することでリーク電流を防止する等の利益を得る一方で、ＬＤＤ構造を採用したことにともなうオン電流の低下を新たなプロセス工程を追加することで補っているわけである。例えば、この従来技術では、ＬＤＤ領域に注入する不純物のドーズ量を１×１０１４ｃｍ−２以下とすることについて開示している（５ページ左欄４５行〜４８行を参照）。しかし、この数値限定は、オン・オフ電流比の最適化を図るための数値限定ではなく、単にオフ電流を少なくしリーク電流を抑えるための数値限定にすぎない。従って、このような限定では、オフ電流は下げることはできてもオン電流は多くすることはできない。なぜならば、ＬＤＤ領域に注入する不純物のドーズ量が少なくなればなるほど、このＬＤＤ領域の抵抗が大きくなりオン電流が減るからである。また、同様に、この従来技術では、ソース・ドレイン部に注入する不純物のドーズ量を１×１０１４〜１×１０１７ｃｍ−２の範囲とすることについて開示している（５ページ右欄１１行〜１４行を参照）。しかし、この数値限定も、増速拡散による拡散長の最適化を図るとともにＲｃ、Ｒｓ、Ｒｄの低抵抗化を図るというような数値限定ではない。更に、この従来技術では、チャネル長は６μｍとなっており（ページ７左欄１４行〜１６行を参照）、チャネル長を５μｍ以下とするＴＦＴの短チャネル化技術については何等開示されていない。
【００１５】
以上のように、この従来例のＬＤＤ型ＴＦＴでは、オン電流を多くすることができず、また、拡散長の最適化を図りながらＲｃ、Ｒｓ、Ｒｄ等の寄生抵抗の低抵抗化を図ることもできず、更に、短チャネル化を図ることもできない。従って、固相成長法等の新たなプロセス工程を追加しない限り、高速の回路には適用できないという問題点があった。このため、このような新たなプロセス工程を追加しなくても高速に動作するＬＤＤ型ＴＦＴ、あるいは、新たなプロセス工程を追加した場合には更に高速に動作するＬＤＤ型ＴＦＴが望まれる。
【非特許文献１】Ｓ．Ｔａｋｅｎａｋａ  ｅｔ．ａｌ，Ｊｐｎ  Ｊ．Ａｐｐｌ．Ｐｈｙｓ．２９，Ｌ２３８０，（１９９０）
【非特許文献２】Ｔ．Ｎｏｇｕｃｈｉ  ｅｔ．ａｌ，Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．１３４，１７７１（１９８７）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、以上のような技術的課題を解決するためになされたものであり、その目的とするところは、新たなプロセス工程を追加することなく高速な動作が可能なＬＤＤ型の薄膜半導体装置及びこの薄膜半導体装置の製造方法及びこの薄膜半導体装置を用いた表示システムを提供するところにある。
【００１７】
また、本発明の他の目的は、薄膜半導体装置の高速化を図り、薄膜半導体装置の使用用途を広げ、従来は単結晶ＭＯＳＦＥＴを用いていたデジタル回路、アナログ回路にも使用することができる薄膜半導体装置及びこの薄膜半導体装置の製造方法を提供するところにある。
【００１８】
また、本発明の他の目的は、簡易で効率的なプロセスで製造できるとともに良好な特性を持つ薄膜半導体装置及びこの薄膜半導体装置の製造方法及びこの薄膜半導体装置を用いた表示システムを提供するところにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明は、少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、前記半導体膜が、薄膜トランジスタのソース部及びドレイン部に配置される第１の不純物半導体膜と、薄膜トランジスタのドレイン部とチャネル部との間及びソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第２の不純物半導体膜とを含み、ドレイン部におけるＬＤＤ長をＬldddとし、ドレイン部におけるコンタクトホールのチャネル部側の端辺からゲート電極までの距離をＬcontdとした場合に、０．８×Ｌlddd≦Ｌcontd≦１．２×Ｌldddの関係にあることを特徴とする。
【００２０】
本発明によれば、ＬcontdをＬldddの±２０％の範囲の値とすることができる。これにより、コンタクト抵抗が大きく増加するのを防ぐことができると共に、ＬＤＤ部の抵抗等に基づく寄生抵抗を低減することが可能となる。
【００２１】
また、同様に、ソース部におけるＬＤＤ長をＬlddsとし、ソース部におけるコンタクトホールのチャネル部側の端辺からゲート電極までの距離をＬcontsとした場合に、０．８×Ｌldds≦Ｌconts≦１．２×Ｌlddsの関係にすることが望ましい。
【００２２】
また、本発明は、注入される不純物がｐ型である前記第１、第２の不純物半導体膜を有するｐ型薄膜トランジスタと、注入される不純物がｎ型である前記第１、第２の不純物半導体膜を有するｎ型薄膜トランジスタとを含むことを特徴とする。このようにＣＭＯＳ構造とすることで、装置の低消費電力化、高速化を図れ、例えば液晶表示装置の周辺回路に用いるのに最適の薄膜半導体装置を提供できる。
【００２３】
この場合、前記ｐ型薄膜トランジスタのゲート電極長が前記ｎ型薄膜トランジスタのゲート電極長よりも小さいことが望ましい。即ち、これにより、ｐ型薄膜トランジスタとｎ型薄膜トランジスタとで、オン電流のバランスをとることができ、また、同じチャネル幅で回路を構成できるため、高密度の回路が実現できる。
【００２４】
また、前記ｎ型薄膜トランジスタのチャネル幅が前記ｐ型薄膜トランジスタのチャネル幅よりも小さくなるようにしてもよい。これにより、オン電流のバランスを取ることによりいっそうの高速化が可能である。そして、例えば、全てのゲート電極長をデザインルールの最小寸法にしておけば製造工程の管理も行いやすくなる。
【００２５】
以上の場合、前記ｐ型薄膜トランジスタのゲート電極長及びｎ型薄膜トランジスタのゲート電極長がともに５μｍ以下であることが望ましい。これにより更なる高速化を図れるからである。
【００２６】
また、本発明は、少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置の製造方法において、ゲート電極をマスクとして不純物を注入する工程と、フォトレジストをマスクとして不純物を注入する工程とを含み、前記ゲート電極をマスクとして注入される不純物のドーズ量が1×10１３cm−２〜1×10１４cm−２の範囲であり、前記フォトレジストをマスクとして注入される不純物のドーズ量が5×10１４cm−２〜1×10１６cm−２の範囲であることを特徴とする。
【００２７】
本発明によれば、低エネルギーかつハイスループットで不純物注入を行うことができる。しかもＬＤＤ長を自由に設定できるから必要な部分に必要なだけのＬＤＤ構造を形成することができ、回路設計の自由度が高い。また、注入される不純物の最適化も可能となる。
【００２８】
この場合、例えば、ゲート電極をマスクとして不純物を注入し、ゲート電極表層部に絶縁膜を形成した後に不純物を注入してもよい。
【００２９】
そして、以上の場合には、薄膜トランジスタのソース部とドレイン部に島状に不純物半導体膜を形成し、該島状に形成された不純物半導体膜上に真性半導体膜を形成する工程を含むことが望ましい。これにより、チャネル部を薄くしてＴＦＴの特性を向上させ、ソース・ドレイン部を厚くしてコンタクト抵抗を下げることができる。この方法では、ドライエッチングによってコンタクトホールを開口する場合にもオーバーエッチのマージンが十分取れるから歩留まりが向上する。
【００３０】
また、この場合、前記ゲート電極表層部に形成される絶縁膜を、前記ゲート電極の材料を熱酸化または陽極酸化することによって形成する、あるいは所定の堆積法によって形成してもよい。これにより、化学気相成長法などの堆積法を用いることで低温でハイスループットで膜を作製することができる。また、これらの組合せによって絶縁膜を多層化し、更なる低欠陥化を図ることも可能である。
【００３１】
また、本発明は、少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置を用いた表示システムにおいて、前記絶縁性物質上に形成されたアクティブマトリクス部と、前記絶縁性物質上に形成されるとともに前記薄膜半導体装置により構成されたデータドライバ部及び走査ドライバ部とを含み、前記半導体膜が、薄膜トランジスタのソース部及びドレイン部に配置される第１の不純物半導体膜と、薄膜トランジスタのドレイン部とチャネル部との間及びソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第２の不純物半導体膜とを含み、前記第２の不純物半導体膜の最大不純物濃度が1×10１８cm−３〜1×10１９cm−３の範囲となることを特徴とする。
【００３２】
本発明によれば、ＬＤＤ型ＴＦＴを用いたデータドライバ部および走査ドライバ部を備えているから低電圧で高速動作が可能であり、しかも消費電流が少ない。
【００３３】
なお、本発明では、第１の不純物半導体膜の最大不純物濃度、ＬＤＤ長を最適化することもでき、短チャネル化を図ることもできる。
【００３４】
また、本発明では、前記データドライバ部または前記走査ドライバ部が、クロックドゲートを用いた双方向シフトレジスタ回路を含むことができる。これにより、簡単に画面の左右や上下を反転することができ、表示装置の応用範囲が広がる。
【００３５】
また、本発明では、前記データドライバ部または前記走査ドライバ部が、クロック信号の位相の異なる複数のシフトレジスタ回路を含み、前記複数のシフトレジスタの出力を入力するゲートを含むことができる。これにより様々なタイミングパルスを高速で発生させることができる。たとえば、従来不可能であったＨＤＴＶのデータドライバの信号をシリアル入力することも可能となる。
【００３６】
また、本発明では、前記データドライバ部または前記走査ドライバ部が、レベルシフタ回路とシフトレジスタ回路を含み、前記シフトレジスタ回路がＴＴＬレベル以下で駆動することができる。これにより、外部回路のインタフェースがすべてＴＴＬレベル以下となり、外部回路の小型化、低コスト化、低消費電力化が実現できる。
【００３７】
また、本発明では、前記レベルシフタ回路の入力部が、直列接続されたｐ型の薄膜トランジスタとｎ型の薄膜トランジスタとを含むことができる。これにより、入出力電圧の差が大きくても安定した動作が可能となる。
【００３８】
また、本発明は、前記データドライバ部が、シフトレジスタ回路と、ビデオラインと、アナログスイッチとを含み、前記シフトレジスタ回路の出力がレベルシフタ回路を介してあるいは直接に前記アナログスイッチのゲート端子に入力され、これにより点順次アナログ方式で素子駆動が行われることを特徴とする。これにより、低消費電力で非常に小型のデータドライバを構成することができ、コンパクトな表示装置が実現できる。
【００３９】
また、本発明は、前記データドライバ部が、ビデオラインに接続される１段目のアナログラッチと、該１段目のアナログラッチの出力が入力される２段目のアナログラッチと、該２段目のアナログラッチの出力が入力され信号線に接続されるアナログバッファとを含み、これにより線順次アナログ方式で素子駆動が行われることを特徴とする。これにより、大型のアクティブマトリクス型ＬＣＤを駆動することも可能となる。
【００４０】
また、本発明は、前記データドライバ部が、ｎ本のデジタル信号入力線に接続されるｎ組の１段目のラッチと、該１段目のラッチの出力が入力されるｎ組の２段目のラッチと、該２段目のラッチの出力が入力され２ｎのアナログスイッチのゲートに接続されるデコーダとを含み、これによりデジタル方式で素子駆動が行われることを特徴とする。これにより、ラッチとデコーダを用いた大規模なデジタルデータドライバも構成でき、デジタル信号のインタフェースが可能なマルチメディアディスプレイが実現できる。
【００４１】
また、本発明は、映像信号発生装置から出力される映像信号を増幅する映像信号増幅回路と、映像信号発生装置から出力される映像信号に同期したタイミング信号を発生するタイミングコントローラとを含み、前記データドライバ部及び前記走査ドライバ部が該タイミング信号によって駆動されることを特徴とする。これにより、システム全体の消費電力を抑えることができ、携帯用等に適したシステムを作ることができる。
【００４２】
また、本発明は、前記タイミングコントローラ及び前記データドライバ部及び前記走査ドライバ部がＴＴＬレベル以下で駆動されることを特徴とする。これにより、外部回路が非常に単純になる。
【００４３】
また、本発明は、前記タイミングコントローラが、前記薄膜半導体装置により構成されていることを特徴とする。これにより、システムの一層の小型化と低コスト化が可能となる。
【００４４】
また、本発明は、前記映像信号増幅回路には映像信号を複数の低周波数の信号に変換する信号周波数変換回路またはγ補正回路が含まれていることを特徴とする。これにより、水平解像度の向上や、すぐれた中間調表示が可能となる。
【００４５】
また、本発明は、前記映像信号増幅回路が、前記薄膜半導体装置により構成されていることを特徴とする。このように、映像信号増幅回路も本発明の薄膜半導体装置で一体形成すれば表示システムの大幅な小型化と低コスト化が実現できる。
【００４６】
また、本発明は、少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、前記半導体膜が、膜生成の種となる核の発生速度を遅くし、かつ、前記核から生成される島の成長速度を速くする条件にて化学気相堆積法により堆積されるとともに、前記半導体膜が、薄膜トランジスタのソース部及びドレイン部に配置される第１の不純物半導体膜と、薄膜トランジスタのドレイン部とチャネル部との間及びソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第２の不純物半導体膜とを含むことを特徴とする。
【００４７】
本発明によれば、核の発生速度を遅くし、島の成長速度を速くするという原理により半導体膜を生成し、この半導体膜を含むＬＤＤ型ＴＦＴ回路を実現できる。これにより移動度の向上、コンタクト抵抗の低減化、トランジスタの短チャネル化、耐圧の向上等を図ることができ、単結晶ＭＯＳＦＥＴと比べてもそれほど遜色のない高速の薄膜半導体装置を実現できる。特に、本発明では、半導体膜を構成する島の領域が非常に大きくなっており、これにより熱処理後の多結晶構造における結晶欠陥が非常に少ない。従って、ＬＤＤ部の抵抗を低くでき、オン電流の更なる向上を図ることができる。
【００４８】
なお、この場合、本発明では、第１、第２の不純物半導体膜の最大不純物濃度、ＬＤＤ長を最適化することもでき、短チャネル化を図ることもできる。
【００４９】
特に、第２の不純物半導体膜の最大不純物濃度を最適化する場合には、該最大不純物濃度の範囲を2×10１７cm−３〜1×10１９cm−３とすることができ、最大不純物濃度の設定範囲を広くすることができる。即ち、本発明では、核の発生速度を遅くし、島の成長速度を速くするという原理により半導体膜が生成されるため、結晶欠陥を低減でき、ＬＤＤ部における抵抗を低くすることができる。従って、最大不純物濃度を低く設定しても、ＬＤＤ部におけるシート抵抗がそれほど高くならなく、このため、最大不純物濃度の下限値を2×10１７cm−３というように低い値に設定できるわけである。
【００５０】
また、ＬＤＤ長を最適化する場合には、ＬＤＤ長の範囲を０．３μｍ〜４μｍとすることができ、ＬＤＤ長の設定範囲を広くすることができる。即ち、本発明では、核の発生速度を遅くし、島の成長速度を速くするという原理により半導体膜が生成されるため、半導体膜における結晶粒界を少なくすることができ、増速拡散を小さくすることができる。従って、最小ＬＤＤ長を０．３μｍ程度まで短縮できるわけである。これにより、ＬＤＤ部における寄生抵抗を更に低減することができる。
【００５１】
また、本発明は、不純物半導体膜に注入される不純物がｐ型であるｐ型薄膜トランジスタのソース部及びドレイン部の全領域に、前記第２の不純物半導体膜が配置されていることを特徴とする。
【００５２】
即ち、本発明では、低濃度の不純物が注入された第２の不純物半導体膜におけるシート抵抗を低くすることができる。このため、ｐ型薄膜トランジスタについては高濃度の不純物の注入を省略し、ソース部及びドレイン部の全領域を低濃度の第２の不純物半導体膜により構成することが可能となる。これにより、例えばフォト工程を１つ減らすことができるとともに、回路の高集積化も容易となる。
【００５３】
また本発明は、少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置の製造方法において、膜生成の種となる核の発生速度を遅くし、かつ、前記核から生成される島の成長速度を速くする条件にて化学気相堆積法により半導体膜を堆積する工程を含むことを特徴とする。
【００５４】
本発明によれば、半導体膜堆積過程では核の発生と島の成長が競争過程あるが、核の発生を遅くし島の成長を早くすることにより、絶縁物質上に多数の核が発生する前に島が成長し、絶縁物質表面が島により覆われる。これにより、島の領域が大きくなり、例えばこの半導体膜に熱処理等を施すことで生じるグレインの面積を大きくすることができる。これにより、薄膜半導体装置の移動度を高くすることができる。また、島の領域が大きくなることで、半導体膜の表面が滑らかになるという効果もある。このように、本発明によれば、シリコン・イオン注入とか長時間熱処理を施すとか、あるいは水素化処理を施すというような複雑冗長な工程を経る事なく、単に化学気相堆積法でシリコン膜を成膜するという極めて簡単な工程で薄膜半導体装置の特性を飛躍的に向上させることができる。なお、本発明で堆積される半導体膜は非晶質に限られないが、特に、非晶質の場合には、このような島の領域が存在するということは知られておらず、原子間力顕微鏡（ＡＦＭ）により初めて、その存在を認められたものである。
【００５５】
この場合、本発明においては、前記核の発生速度を堆積温度により制御し、前記島の成長速度を堆積速度により制御することが望ましい。そして、前記堆積温度が５８０℃以下となり、前記堆積速度が６Å／ｍｉｎ以上となることが望ましい。即ち、堆積温度、堆積速度をこのような範囲とすることで、島の領域を非常に大きくできるからである。但し、核の発生速度は基板の種類等により制御してもよい。また、堆積速度は、例えば原料ガスの流量、堆積圧力等により決めることができる。
【００５６】
また、本発明では、前記堆積温度が５５０℃以下であることが望ましい。即ち、堆積温度を５５０℃以下とすることで、平均グレイン面積の極大値を得ることが可能となるからである。
【００５７】
また、本発明では、更に好ましくは前記堆積温度が５３０℃以下であることが望ましい。即ち、堆積温度を５３０度以下とすることで、結晶内の欠陥を低減することができるからである。なお、堆積温度の下限値は、原料ガスの種類等により、例えばモノシランでは４６０℃、ジシランでは３７０℃とすることができる。
【００５８】
また、本発明では、前記化学気相堆積法にて半導体膜を堆積する際に、少なくとも原料ガスの一種としてモノシラン（ＳｉＨ４）あるいはジシラン（Ｓｉ２Ｈ６）のいずれか一方のどちらを使用してもよい。本発明の基本原理は原料ガスの種類にはあまり影響されず、これ以外の原料ガスを用いてもよい。
【００５９】
また、本発明は、前記半導体膜堆積工程の後に、前記半導体膜の表面を熱酸化する工程を含むことを特徴とする。このように熱酸化処理を施すことで、酸化膜を得られるとともに、例えば半導体膜が非晶質状態であった場合には、これを多結晶状態に変えることができる。
【００６０】
また、本発明は、前記半導体膜を堆積する工程の後に該半導体膜に対して光学エネルギー又は電磁波エネルギーを照射する工程を含み、かつ、該照射工程以後の工程最高温度が３５０℃以下であることを特徴とする。本発明によれば、このような低温プロセスを採用することで、基板として安価なガラスを使用でき、また、自重による基板のゆがみ等を防止できる。
【００６１】
また、この場合、前記半導体膜を堆積する工程の後に該半導体膜に対して６００℃以下の温度にて熱処理を施す工程を含み、かつ、該熱処理を施す工程以後の工程最高温度が６００℃以下としてもよい。このように低温プロセスと固相成長を組み合わせることで、より良質の半導体膜を得ることができる。なお、この場合、更に好ましくは、前記熱処理を施す工程以後の工程最高温度が３５０℃以下であることが望ましい。
【００６２】
また、本発明は、前記半導体膜を堆積する工程の後に該半導体膜に対して５００℃〜７００℃の範囲の温度にて熱処理を施す工程を含むことを特徴とする。本発明によれば、このような熱処理を施すことで、比較的低い温度で例えば非晶質状態の半導体膜を多結晶状態に変えることができる。これにより、更に良質な特性を持つ薄膜半導体装置を得ることが可能となる。なお、この場合、熱処理を施す温度範囲の更に好ましい範囲は５５０℃〜６５０℃である。
【００６３】
また、本発明は、少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、前記半導体膜を多結晶状態とした場合のグレインの平均面積が１００００ｎｍ２以上となることを特徴とする。本発明では、このようにグレインの平均面積が大きいため、移動度を高めることができ、薄膜半導体装置の高速化を図れる。
【００６４】
また、本発明は、少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、前記半導体膜生成の種となる核より生成される島の平均面積が１００００ｎｍ２以上となることを特徴とする。本発明では、このように島の平均面積が大きいため、例えば熱処理することで得られるグレインの平均面積を大きくでき、薄膜半導体装置の高速化を図れる。更に、本発明は、半導体膜の表面が滑らかになるという利点も持っている。
【００６５】
また、本発明は、少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、前記半導体膜を熱酸化して生成されたゲート絶縁膜と該ゲート絶縁膜上に形成されたゲート電極との界面の中心線平均粗さが２．００ｎｍ以下となることを特徴とする。本発明では、中心線平均粗さが２．００ｎｍ以下であるため、半導体膜の上にゲート絶縁膜を生成した場合には、平坦なゲート絶縁膜表面が形成され、ソース・ゲート間耐圧が向上する。従って画素欠陥等が低減される。更に、熱酸化温度を低下させる事が可能となり、低コスト化と高精細高密度加工の両立が可能となる。また製造装置の寿命を延ばし、維持管理が容易になる。
【００６６】
また、本発明は、少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、前記半導体膜が、薄膜トランジスタのソース部及びドレイン部に配置される第１の不純物半導体膜と、薄膜トランジスタのドレイン部とチャネル部との間及びソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第２の不純物半導体膜とを含み、前記第２の不純物半導体膜の最大不純物濃度が1×10１８cm−３〜1×10１９cm−３の範囲となることを特徴とする。
【００６７】
本発明によれば、ＬＤＤ構造とすることで、薄膜半導体装置の短チャネル化、高速化、耐圧の向上を図ることができる。そして、これを実現するために、第２の不純物半導体膜、即ちＬＤＤ部の最大不純物濃度が最適化される。即ち、最大不純物濃度を1×10１９cm−３以下とすることで、耐圧を向上できる。一方、最大不純物濃度を1×10１８cm−３以上とすることでＬＤＤ部のシート抵抗を低くすることができ、オン電流の低下を避けることができる。この場合、更なる最適化のためには、最大不純物濃度を2×10１８cm−３〜5×10１８cm−３の範囲とすることが望ましく、これによりオン電流とオフ電流の比を最適なものとすることができる。
【００６８】
また、本発明は、少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、前記半導体膜が、薄膜トランジスタのソース部及びドレイン部に配置される第１の不純物半導体膜と、薄膜トランジスタのドレイン部とチャネル部との間及びソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第２の不純物半導体膜とを含み、前記第１の不純物半導体膜の最大不純物濃度が5×10１９cm−３〜1×10２１cm−３の範囲となることを特徴とする。
【００６９】
本発明によれば、第１の不純物半導体膜、即ちソース・ドレイン部の最大不純物濃度が最適化される。即ち、最大不純物濃度を1×10２１cm−３以下とすることで、ソース・ドレイン部からＬＤＤ部への不純物の拡散を抑えることができ、薄膜半導体装置の耐圧を向上できる。一方、最大不純物濃度を5×10１９cm−３以上とすることで、コンタクト抵抗あるいはソース・ドレイン抵抗を低減でき、薄膜半導体装置の高速化を図れる。この場合、更なる最適化のためには、最大不純物濃度を1×10２０cm−３〜3×10２０cm−３の範囲とすることが望ましく、これにより耐圧を向上させながら装置の高速化を図れ、更に素子の微細化も図れることになる。
【００７０】
また、本発明は、少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、前記半導体膜が、薄膜トランジスタのソース部及びドレイン部に配置される第１の不純物半導体膜と、薄膜トランジスタのドレイン部とチャネル部との間及びソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第２の不純物半導体膜とを含み、ドレイン部あるいはソース部におけるＬＤＤ長が０．６μｍ〜４μｍの範囲となることを特徴とする。
【００７１】
本発明によれば、ＬＤＤ長を４μｍ以下とすることで、素子の微細化を図れる。一方、ＬＤＤ長を０．６μｍ以上とすることで、ソース・ドレイン部からの不純物の拡散により、実効ＬＤＤ長が零になり、耐圧が低下してしまうという事態を防止できる。この場合、更なる最適化を図るためには、前記ＬＤＤ長が１μｍ〜２μｍの範囲となることが望ましい。
【００７２】
また、本発明は、少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、前記半導体膜が、薄膜トランジスタのソース部及びドレイン部に配置される第１の不純物半導体膜と、薄膜トランジスタのドレイン部とチャネル部との間及びソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第２の不純物半導体膜とを含み、前記半導体膜上にゲート絶縁膜を介して形成されるゲート電極の長さが５μｍ以下であることを特徴とする。
【００７３】
本発明によれば、ゲート電極長を５μｍ以下と短チャネル化できるため、これによりＬＤＤ構造を採用したことに伴うオン電流の低下を十分に補うことができ、装置の高速化を図れる。この場合、前記ゲート電極長が３μｍ以下であることが望ましい。このように３μｍ以下と短チャネル化することで、更なる高速化を図れる。また、動作電源電圧を小さくすることも可能となる。
【発明を実施するための最良の形態】
【００７４】
以下、本発明の好適な実施例について図面を用いて説明する。なお、以下に述べる第１〜第５の実施例は、半導体膜の製造方法を工夫して、高速な薄膜半導体装置を得る実施例である。
【００７５】
１．第１の実施例
図１（Ａ）〜（Ｄ）には、本第１の実施例に係る薄膜半導体装置の製造工程図が示される。図１（Ａ）〜（Ｄ）には、ｎチャネルＴＦＴの場合の工程図が示されるが、本発明は、ｐチャネルＴＦＴ及び、ｎチャネルＴＦＴとｐチャネルＴＦＴとを有するＣＭＯＳ型ＴＦＴに対しても当然に適用できる（図２６参照）。また、いわゆるダブルゲートと呼ばれる構造としてもかまわない。
【００７６】
第１の実施例では、基板２０１として石英ガラスを用いた。しかしながら、これ以外にも薄膜半導体装置の製造工程中の最高温度に耐え得る基板であるならば、その種類や大きさは問わない。まず基板２０１上にいずれ能動層となるシリコン等の半導体膜を堆積する。この時、基板がシリコン・ウエハーなどの導電性物質である場合や、セラミックス基板などで不純物を含んでいる場合には、半導体膜堆積の前に、二酸化珪素膜や窒化珪素膜等の下地保護膜を堆積しても良い（図２５参照）。
【００７７】
第１の実施例では、基板２０１上に真性シリコン膜をＬＰＣＶＤ法により堆積する。これにより堆積後の膜厚は１０００Åとなる。ＬＰＣＶＤ装置はホット・ウォール型で容積が１８４．５ｌであり、基板挿入後の反応総面積は約４４０００ｃｍ２である。堆積温度は５１０℃であり、原料ガスとして純度９９．９９％以上のモノシラン（ＳｉＨ４）を用い、１００ＳＣＣＭの流量でガスを反応炉に供給した。この場合の堆積圧力は０．８ｔｏｒｒであり、この条件下でシリコン膜の堆積速度は２１．５Å／ｍｉｎであった。そして、このようにして堆積されたシリコン膜をパターニング加工して、シリコン膜２０２を得る（図１（Ａ）参照）。
【００７８】
次に熱酸化法にてパターニング加工されたシリコン膜２０２の表面に酸化珪素膜２０３を形成した。熱酸化は１１６０℃の１００％酸素雰囲気化にて１気圧で２３分３６秒行った。これによりシリコン膜は薄くなり４００Åとなり、１２００Åの膜厚を有する酸化珪素膜が得られた（図１（Ｂ）参照）。次に薄膜半導体装置のしきい値電圧を調整するために、１１Ｂ＋を４０ｋｖの加速電圧で２×１０１２／ｃｍ２のドーズ量で半導体膜に打ち込んだ。
【００７９】
次に、ドナーまたはアクセプターを含んだシリコン膜によりゲート電極２０４を形成する。本実施例では燐を含んだ厚さが３５００Åの多結晶シリコンにてゲート電極を作成した。この時のゲート電極のシート抵抗は２５Ω／□であった。次に、このゲート電極をマスクとして、ドナーまたはアクセプターとなる不純物イオン２０５を打ち込み、ソース・ドレイン部２０６とチャンネル領域２０７を作成した（図１（Ｃ）参照）。本第１の実施例では不純物元素として燐を選び加速電圧９０ｋＶにて２×１０１５／ｃｍ２のドーズ量で不純物を打ち込んだ。
【００８０】
次に常圧ＣＶＤ法等で層間絶縁膜２０８を堆積した。層間絶縁膜は二酸化珪素膜からなり、その膜厚は５０００Åであった。層間絶縁膜の堆積後、層間絶縁膜の焼き締めと、ソース・ドレイン部に添加された不純物元素の活性化を兼ねて窒素雰囲気下１０００℃にて２０分間の熱処理を施した。次にコンタクト・ホールを開穴し、アルミニウム等で配線２０９を施し、薄膜半導体装置を完成した（図１（Ｄ）参照）。
【００８１】
このようにして作成した薄膜半導体装置のｎチャネルＴＦＴのトランジスタ特性を測定した。図２には、その測定結果が示される。チャンネルの長さ及び幅は共に１０μｍで、室温にて測定した。その結果、図２に示すように、ソース・ドレイン電圧（Ｖｄｓ）を４ｖとし、ゲート電圧（Ｖｇｓ）を１０ｖとした場合（トランジスタがオン状態の場合）でのソース・ドレイン電流（Ｉｄｓ）は７５．６μＡであった。また、Ｖｄｓ＝４ｖ、Ｖｇｓ＝０ｖとした場合（トランジスタをオフ状態の場合）のＩｄｓは０．２０３ｐＡとなった。以上のように、ゲート電圧１０ｖの変調に対するオン・オフ比が８桁以上となる極めて良好な薄膜半導体装置が得られた。また、このトランジスタの飽和領域より求めた移動度は１０６ｃｍ２／ｖ・ｓｅｃであり、非常に良好な値となった。このように本実施例によると長時間の熱処理を施す事もなく、ＬＰＣＶＤ法の堆積のみという極めて簡単な工程でしかも水素化処理を全く行わなくても非常に優れた特性を有する薄膜半導体装置を作成することができた。
【００８２】
なお、図２には、ｐチャネルＴＦＴのトランジスタ特性図も併せて示される。このｐチャネルＴＦＴは、ソース部及びドレイン部を形成する際に、アクセプターとなる不純物、例えばボロンを打ち込むことにより形成される。
【００８３】
次にこの薄膜半導体装置に水素プラズマ照射を２時間施して水素化処理を施した。その結果、上述と同じ測定条件でオン電流は１０２μＡ、オフ電流は０．０３１８ｐＡ、移動度は１２９ｃｍ２／ｖ・ｓｅｃへと改善された。本第１の実施例が示すように、シリコン膜をＬＰＣＶＤ法で堆積する際の堆積条件を本発明の堆積条件にするだけで、他にシリコン原子の打ち込みを行うとか、長時間の熱処理によって半導体膜の（再）結晶化を行うといった煩わしい工程を経る事なく、容易に高性能な薄膜半導体装置が製造することが可能となった。
【００８４】
２．第２の実施例
ＬＰＣＶＤ法により、いずれ能動層となるシリコン膜の堆積条件のみを変えて、その他の工程は第１の実施例に詳述した製造工程で種々の薄膜半導体装置を作成した。但し、第２の実施例では水素化処理を施さなかった。第２の実施例では、様々な条件でシリコン膜を堆積し、トランジスタ特性と堆積条件との関係を調べた。シリコン膜の堆積は第１の実施例で詳述したＬＰＣＶＤ装置により行った。原料ガスは純度９９．９９％以上のモノシランである。シリコン膜は堆積温度を４９０℃から６５０℃の間で変えた。また、モノシラン流量を１０ＳＣＣＭから１００ＳＣＣＭの間で、堆積圧力を１ｍｔｏｒｒから０．８ｔｏｒｒの間に適当に設定して堆積した。こうして種々の堆積条件で様々なシリコン膜を堆積した。堆積シリコン膜の膜厚は全試料とも１０００±５０Åであった。シリコン膜堆積後は第１の実施例と全く同じ製造工程で薄膜半導体装置を作成した。熱酸化後のシリコン膜の膜厚は全試料とも４００±５０Åで、ゲート絶縁膜である酸化珪素膜の膜厚は１２００±５０Åであった。シリコン膜堆積条件が変わればその堆積速度も変わる。また、第１の実施例で示したように堆積条件を変えれば、得られる薄膜半導体装置の特性も異なる。そこで上述した方法で得られた薄膜半導体装置の移動度と、シリコン膜の堆積温度、及び堆積速度の関係を図３に示す。図３の横軸はシリコン膜堆積時間、縦軸は堆積速度で、対応する薄膜半導体装置の移動度が数値で示されている。移動度の単位はｃｍ２／ｖ・ｓｅｃである。図中の点線は堆積温度５８０℃の境界線と堆積速度６Å／ｍｉｎの境界線を示す。堆積条件とトランジスタ特性との関連を一目で分かるように特性の良い条件は○印で示し、比較例（背景技術において説明した第１の製造方法）で作成される薄膜半導体装置と同程度の物を×印で示す。比較例で、多結晶シリコン膜を堆積して熱酸化する場合の堆積温度は６００℃程度以上である。この比較例により製造された薄膜半導体装置はいずれも移動度が１５ｃｍ２／ｖ・ｓｅｃ程度から２０ｃｍ２／ｖ・ｓｅｃ程度である。シリコン膜の堆積温度を５８０℃程度以下にした場合は、シリコン膜の堆積速度に応じて得られた薄膜半導体装置の特性が全く異なる事が理解される。即ち、堆積速度が６Å／ｍｉｎ以上であると第１の実施例でも詳述したように水素化処理を施さずとも非常に高特性の薄膜半導体装置が得られる。これに対して堆積速度が６Å／ｍｉｎ未満では、その移動度が１６ｃｍ２／ｖ・ｓｅｃ程度から１９ｃｍ２／ｖ・ｓｅｃ程度となり、比較例で作成した場合と同程度となる。堆積温度が５８０℃以下で、かつ、堆積速度が６Å／ｍｉｎ以上の条件でシリコン膜を堆積して薄膜半導体装置を製造した場合に限り、非常に高性能な薄膜半導体装置が得られるのである。
【００８５】
本発明による薄膜半導体装置（図３の○印）の能動層を形成するシリコン膜の熱酸化後の状態を走査型電子顕微鏡（ＳＥＭ）で調べた。ＳＥＭ観察は熱酸化後１０％弗化水素酸水溶液にて酸化珪素膜を剥離した後、露出した多結晶晶シリコン表面に対してなされた。その結果グレイン面積の分布は指数分布を示しグレイン面積の平均値及び標準偏差は、いずれの試料も１００００ｎｍ２から２００００ｎｍ２の間の値を示した。例として堆積温度５１０℃、堆積速度１２．９Å／ｍｉｎで移動度が８２ｃｍ２／ｖ・ｓｅｃとなった薄膜半導体装置のシリコン膜の結晶構造を示す電子顕微鏡（ＳＥＭ）写真を図４に示す。また、図４にて確認されたグレイン面積の分布を図６（Ａ）に示す。グレイン面積（グレイン・サイズ）の平均値は１５６００ｎｍ２で標準偏差は１５３００ｎｍ２であった。本実施例により形成されたシリコン膜は大きなグレインでは、そのサイズが５５０００ｎｍ２以上という大面積を有するものも認められた（図６（Ａ）の５５０００〜６００００の範囲を参照）。
【００８６】
一方、比較のために比較例（第１の製造方法）により作成された薄膜半導体装置のシリコン膜の結晶構造を示す電子顕微鏡（ＳＥＭ）写真を図５に示す。また、この比較例のグレイン面積の分布を図６（Ｂ）に示す。図５、図６（Ｂ）で使用される試料は、堆積温度６００℃、堆積速度３７．７Å／ｍｉｎでシリコン膜が堆積された試料である。そして、図５には、この試料の熱酸化した後のシリコン膜の状態が示される。この試料の移動度は２０ｃｍ２／ｖ・ｓｅｃである。また、この試料のグレイン面積の平均値は３４３０ｎｍ２で、標準偏差は４２１０ｎｍ２であった。堆積温度が６００℃以上でシリコン膜を堆積して作成した薄膜半導体装置にのみならず、堆積温度が５８０℃以下であっても、堆積速度が６Å／ｍｉｎ未満でシリコン膜を堆積して作成した薄膜半導体装置のシリコン膜のグレイン面積は、いずれも平均値、標準偏差とも５０００ｎｍ２未満であった。
【００８７】
以上のように堆積温度を５８０℃以下とし、かつ、堆積速度を６Å／ｍｉｎ以上としてシリコン膜を堆積し、そのシリコン膜を熱酸化すると、能動層を形成する多結晶膜のグレイン面積の平均値は１００００ｎｍ２以上と従来よりも遥かに大きくなり、薄膜半導体装置の特性も大幅に改善される。
【００８８】
Ａ．本発明の原理について
本発明では、核の発生速度を遅くし、かつ、島の成長速度を速くする条件にて半導体膜を堆積することにより、特性の優れた半導体膜を生成している。以下、本発明の原理について図７（Ａ）〜（Ｅ）、図８（Ａ）〜（Ｈ）を用いて説明する。
【００８９】
一般にＬＰＣＶＤ法（減圧化学気相堆積法）で薄膜を堆積する場合、堆積膜が非晶質、多結晶に関わり無く、まず絶縁物質上にいつかの核（膜成長の種あるいは中心となるもの）３０、３１が発生する（図７（Ａ））。ガスを構成する分子は気相中から基板の方向へ飛来してくる。そして、これらの分子が基板から熱を受け取って化学反応を起こし、いくつかの分子が集まって、これらの核が生成される。この時の化学反応式は例えばモノシランを例にとれば以下のようになる。
【００９０】
ＳｉＨ４  →  Ｓｉ＋２Ｈ２↑
次に、これらの核３０、３１が成長して島３４、３５となり、この間にも、基板上の空いた領域に別の核３２、３３が生成される（図７（Ｂ））。そして、これらの核３２、３３も成長して島３６、３７となり、他の島３４、３５も、この間に更に成長する（図７（Ｃ））。このようにして、島と島の間に空いた領域がなくなると、もはや新たな核は生成されなくなる。一方、島３４〜３７の成長が更に進むと、島と島が合体して薄膜３８が形成される（図７（Ｄ））。そして、この薄膜３８が更に成長して、所望の膜厚の薄膜４０が完成する（図７（Ｅ））。図７（Ｅ）に示すように、非晶質・多結晶質を問わず、薄膜４０は元来堆積初期過程の島に対応する領域（堆積後期過程の島）５１、５２、５３、５４から構成される。絶縁物質表面が総て堆積膜にて被覆されるまでは島の成長と核の発生が競争過程にある。従って、核の発生速度を遅くし、かつ、島の成長速度を速くすれば、島は非常に大きくなり、結果として薄膜を構成する領域（堆積後期過程の島）５１〜５４は大きくなる。この点については、図８（Ａ）〜（Ｈ）からも明らかである。図８（Ａ）〜（Ｄ）は、本発明の場合であり、核の発生速度を遅くし、かつ、島の成長速度を速くした場合である。これに対して、図８（Ｅ）〜（Ｈ）の比較例では、本発明に比べて、核の発生速度が速く、島の成長速度は遅くなっている。これにより、例えば、図８（Ａ）では核が３個発生するのに対して、図８（Ｅ）では、５個発生している。また、図８（Ｂ）の方が図８（Ｆ）よりも島の成長速度が速い。そして、島の成長速度が速いと、図８（Ｃ）に示すように、基板上の空いた領域が更に少なくなり、核の発生個数が更に低く抑えられる。これに対して、図８（Ｇ）では、島の成長速度が遅いため、基板上の空いた領域があまり少なくならず、図８（Ｃ）に比べれば核の発生個数はそれほど低く抑えられない。以上のようにして、比較例では島が小さくなるのに対して（図８（Ｈ））、本発明では島が非常に大きく成長することになる（図８（Ｄ））。そして、このようにして大きく成長した島（領域）から構成される半導体膜に熱酸化等を施し、非晶質状態から多結晶状態に変えると、図４に示すような、大きなグレインにより構成される半導体膜が形成されることになる。ここで、半導体膜を構成するこのような領域は、多結晶状態の場合には一般的にはグレインと呼ばれる。
【００９１】
以上述べた本発明の原理は、堆積膜が非晶質の場合のみならず、多結晶の場合にも適用できる。しかし、特に非晶質膜の場合には、このような島と呼ばれる領域が存在すると考えるのは困難であった。即ち、非晶質（アモルファス）には、単結晶、多結晶のように成長方向等に秩序性がなくランダムであり、従って、このようなランダムなものとランダムなものとを区切る領域（境界）が存在するとは考えにくかったからである。例えば、図９には、堆積温度５１０℃、堆積速度１２．９Å／ｍｉｎである場合のシリコン膜の非晶質状態を示す電子顕微鏡（ＳＥＭ）写真が示される。この図９は、図４に示したＳＥＭ写真の熱酸化前のものに相当する。図９に示すように、熱酸化前の非晶質膜では、ＳＥＭによっては、島と呼ばれる領域は観測されない。従って、非晶質膜の場合には、このような島と呼ばれる領域は存在しないと信じられていた。
【００９２】
しかし、本発明者が、この非晶質膜を原子間力顕微鏡（ＡＦＭ）により観測したところ、このような島と呼ばれる領域が存在することが確認された。例えば、図１０には、堆積温度５１０℃、堆積速度１２．９Å／ｍｉｎである場合のシリコン膜の堆積直後の非晶質状態を示す電子顕微鏡（ＡＦＭ）写真が示される。即ち、図９のＳＥＭによっては確認されなかった島が、図１０のＡＦＭでは明瞭にその存在が確認されたのである。更に、図１１には、堆積温度を５７０℃とした場合の、シリコン膜の非晶質状態を示す電子顕微鏡（ＡＦＭ）写真が示される。また、図１２には、このシリコン膜を熱酸化した後の多結晶状態を示す電子顕微鏡（ＳＥＭ）写真が示される。図１０と図１１を比較すれば明らかなように、堆積温度が上がると島の大きさは小さくなる。また、図４（図１０の熱酸化後に相当）と図１２（図１１の熱酸化後に相当）を比較すれば明らかなように、堆積温度が上がり堆積膜を構成する島が小さくなると、熱酸化後の多結晶膜を構成するグレイン面積（グレイン・サイズ）も小さくなる。このように、堆積膜を構成する島（領域）の大小と、それらの膜を熱酸化して得られた多結晶膜を構成するグレインの大小は明らかに強い相関がある。即ち、大きい島（領域）から構成されている堆積膜を熱酸化した時は大きいグレインから構成される多結晶膜と熱酸化膜が得られるのである。
【００９３】
実際、本発明による薄膜半導体装置（図３の○印）のシリコン膜はいずれもＬＰＣＶＤ法で堆積された直後は非晶質状態であり、その非晶質を構成する島（領域）の大きさ（直径）は、例えば図１０に示す場合には１００ｎｍから４００ｎｍ程度に分布している。また、島の平均面積は、グレインの平均面積とほぼ同等、あるいは、若干小さくなり、堆積温度及び堆積速度が最適の場合で１００００ｎｍ２以上となる。
【００９４】
これに対して、堆積温度が５８０℃以上でシリコン膜を堆積し、熱酸化法を用いて薄膜半導体装置を作成した比較例では、ＬＰＣＶＤ法で堆積された直後は多結晶状態で、その多結晶を構成する領域の大きさ（直径）は２０ｎｍから８０ｎｍ程度に分布している。また、この場合の領域の平均面積も１００００ｎｍ２以下となる。なお、図１３には、堆積温度が６００℃の場合の熱酸化前の多結晶状態を示す電子顕微鏡（ＳＥＭ）写真を示す。更に、シリコン膜を５８０℃以下でかつ堆積速度が６Å／ｍｉｎ未満で堆積した場合、堆積膜は非晶質状態で、その非晶質を構成する領域の大きさはやはり２０ｎｍから８０ｎｍ程度であった。このように堆積直後の半導体膜を構成する領域の直径が１００ｎｍ以上に分布している場合、これらの半導体膜を熱酸化する事により、多結晶半導体膜のグレイン面積の平均値は１００００ｎｍ２以上と大きくなり、結局高性能の薄膜半導体装置が得られるのである。本第２の実施例では真性シリコン膜を例として詳述したが、半導体膜堆積過程を調整して大きな領域を有する薄膜を堆積し、これらを熱酸化して大粒径の多結晶質半導体膜を得て、高性能の薄膜半導体装置を製造するという本発明は普遍的である。従って、真性シリコン膜にのみならずドナー、またはアクセプターを含んだシリコン膜や、あるいはシリコン・ゲルマニウム膜等を半導体層に用いた場合にも本発明は有効である。また、半導体膜堆積法もＬＰＣＶＤ法に限らずプラズマＣＶＤ法やスパッター法、あるいは蒸着法等でも構わない。そして、これらの方法で膜形成した直後の半導体膜を構成する島（領域）の平均面積が１００００ｎｍ２以上であれば、熱酸化により大粒径多結晶膜が得られ、高性能な薄膜半導体装置が製造される。
【００９５】
Ｂ．堆積温度、堆積速度について
以上のように、本発明では、核の発生速度を遅くし、かつ、島の成長速度を速くする条件で半導体膜を堆積する。この場合、核の発生速度、島の成長速度をどのようにして制御するかが問題となる。そして、本実施例では、例えば核の発生速度を堆積温度（基板表面の温度）で制御し、島の成長速度を堆積速度で制御している。そして、堆積温度を低くすることで核の発生速度を遅くし、堆積速度を速めることで島の成長速度を速めている。但し、核の発生速度、島の成長速度を制御する手法は上記のものに限らず、例えば基板の材質等を変更することで核の発生速度を遅くすることも可能である。基板の材質等の変更としては、例えば特殊な二酸化珪素膜を採用すること等が考えられる。
【００９６】
さて、堆積速度は、堆積温度を固定とした場合には、原料ガス（モノシラン、ジシラン等）の流量及び堆積圧力により制御することができる。但し、堆積速度は堆積温度にも関係し、堆積温度が高くなると堆積速度も速くなる。しかし、堆積温度を高くしてしまうと、今度は、上述のように核の発生速度は更に速くなってしまい、本発明の原理を実現し得ない。そこで、本実施例では、堆積温度を低い値に固定し、これにより核の発生速度を遅くし、一方、低温化により遅くなった堆積速度を速めるために、原料ガスの流量を高める、あるいは、堆積圧力を大きくしているのである。これにより、本発明の原理と矛盾しない制御手法を実現できることになる。これに対して、比較例では、慣用的に例えば堆積温度を６００℃〜６５０℃の範囲としていた。そして、この条件では、図３から明らかなように、原料ガスの流量、堆積圧力を制御し堆積速度を速めても、核の発生速度が速すぎるために堆積膜を構成する島は小さく、移動度の高い良質の半導体膜は得られなかったのである。
【００９７】
さて、厳密にいうと、堆積速度は、堆積温度、原料ガスの流量、堆積圧力のみならず、例えばＬＰＣＶＤ装置の容積、基板挿入後の反応総面積にも関係する。例えば、反応総面積が大きい場合には、同じ原料ガスの流量でも堆積速度は遅くなる。なお、堆積速度が、どのようにして決定されるかについては、例えば（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．７４（４），１５  Ａｕｇｕｓｔ  １９９３  ページ２８７０〜２８８５）に記載されている。要約すれば、堆積速度は、堆積温度を固定とした場合には、原料ガスの濃度の関数となり、この濃度が大きいほど堆積速度は速くなる。そして、原料ガスの濃度は、原料ガスの分圧及び原料ガスの温度の関数となり、原料ガスの分圧が高いほど濃度は高くなり、原料ガスの温度が高いほど濃度は低くなる。また、原料ガスの温度は、チャンバーに付属するのポンプの排気速度と、原料ガスの流量で決まる。また、堆積圧力も、ポンプの性能、あるいは、原料ガスの流量等にも関係する。いずれにしても、堆積速度は、堆積温度、ＬＰＣＶＤ装置の容積、反応総面積等のパラメータを固定すれば、原料ガスの流量、堆積圧力で制御できることになる。
【００９８】
なお、核の発生速度も、原料ガスの流量、堆積圧力により影響される。しかし、核の発生速度に、より大きく影響を与えるのは堆積温度であり、原料ガスの流量を多くし、堆積圧力を高くする効果は、核の発生速度を速めるよりも、堆積速度を速める方に強く影響を与えることになる。
【００９９】
また、堆積速度は、堆積された膜厚を堆積時間で除算したものに対応し、堆積時間は、核の発生に要する時間と、島の成長に要する時間を加算したものに相当する。一方、島の成長速度は堆積膜厚を堆積時間で微分したものに相当する。従って、厳密に言うと堆積速度は、島の成長速度に相関はするが、等しいものではない。しかしながら、通常は、核の発生に要する時間は数百Å以上の膜を堆積する時間に比べて十分に小さいため、堆積速度と島の成長速度はほとんど等しくなる。実際、図３に示す全ての実験データでは、堆積時間（Ｔ）と堆積膜厚（ｔsi）は、次式（原点を通る直線の式）の関係となっている。
【０１００】
ｔsi＝ＤR×Ｔ
即ち、堆積速度ＤRと島の成長速度とは測定誤差内で一致しているのである。
【０１０１】
Ｃ．堆積温度の最適値について
さて、図３では、堆積温度が５８０℃以下が好ましいとしたが、５８０℃以下においても臨界点となる温度が存在する。例えば、図１４には、堆積温度と熱酸化後の平均グレイン面積との関係を示す特性図が示される。なお、図１４の中の□で示す点を決めたデータを図１５と図６（Ａ）に示す。図１４に示すように、堆積温度が５８０℃を境として、平均グレイン面積は非常に大きくなる。しかし、同図に示すように、好ましくは５５０℃以下とすることで、平均グレイン面積の極大値を採用することが可能となる。また、図１６は、堆積温度とトランジスタのオフ時のリーク電流との関係を示す特性図である。図１６に示すように、堆積温度が５３０℃以下となる範囲で、オフ時のリーク電流が大幅に減少する。オフ時のリーク電流は、一般に、結晶内に欠陥が多いと高くなる。従って、図１６の特性図より、５３０℃以下で半導体膜を堆積して、熱酸化を行った場合には、単にグレイン面積が大きくなるばかりではなく、結晶内の欠陥を低減できることが理解される。
【０１０２】
なお、堆積温度の下限値は、原料ガスの種類等により決めることができ、原料ガスがモノシランである場合には例えば４６０℃となり、ジシランの場合には、例えば３７０℃となる。
【０１０３】
また、図１４では、堆積温度が５００℃より低くなるとグレイン面積が小さくなっているが、これは原料ガスがモノシランの場合であり、ジシラン等の場合にはこのような結果とはならない。その理由は、モノシランの場合には、堆積温度５００℃よりも低くなると堆積速度も小さくなるが、ジシラン等の場合はそのようにならないからである。
【０１０４】
Ｄ．半導体膜表面及びゲート絶縁膜表面の粗さについて
一般に熱酸化法にて酸化膜を形成する場合、出来上がった酸化膜の表面形状は酸化前の半導体膜の表面形状をそのまま引き継ぐ。ＭＯＳ型電界効果トランジスタはこうした酸化膜の上にゲート電極を形成するから、ＬＰＣＶＤ法等で堆積された直後の半導体膜の表面形状が薄膜半導体装置のゲート絶縁膜とゲート電極との界面形状に反映される。換言すれば、堆積半導体膜が滑らかならばゲート絶縁膜とゲート電極界面も滑らかであるし、堆積半導体膜表面が凸凹であれば、ゲート絶縁膜とゲート電極界面も凸凹である。こうしたゲート絶縁膜とゲート電極界面の平坦度は薄膜半導体装置を製造した時のソース・ゲート間耐圧またはドレイン・ゲート間耐圧に影響を及ぼす。凸凹が激しい場合電界集中が容易に生ずるため、局所的に高電界が生じ、簡単にソース・ゲート間またはドレイン・ゲート間になだれ降伏が生じてしまう。本実施例による薄膜半導体装置（図３の○印）は堆積半導体膜表面が非常に滑らかであったため、熱酸化後のゲート絶縁膜表面の粗さは、中心線平均粗さ（Ｒａ）の平均値が１．９９５ｎｍで９５％の信頼係数における区間推定値は０．３２３ｎｍであった。これに対して比較例による薄膜半導体装置（図３の×印）は堆積温度のいかんに関わり無く堆積半導体膜の表面は凸凹しており、熱酸化後のゲート絶縁膜表面の粗さは中心線平均粗さ（Ｒａ）の平均値が３．１２６ｎｍで９５％の信頼係数における区間推定値は０．７８４ｎｍであった。なお、このように本実施例の場合に、堆積半導体膜の表面が滑らかである理由は、非晶質状態での島の領域が図１０に示すように大きいことに起因する。また、ここでいう中心線平均粗さとは、粗さ曲線を中心線から折り返して得られる部分の面積を、測定長さで除算したものをいう。
【０１０５】
こうした事実を反映して、本発明による薄膜半導体装置（図３の○印）のソース・ゲート間耐圧はソースを接地し、ゲートを負にした時、各試料に対して３個の薄膜半導体装置を調べたところ、全試料とも１００ｖ以上（耐圧８．３３３Ｍｖ／ｃｍ以上）と非常に良好であった。これに対して比較例による薄膜半導体装置（図３の×印）のソース・ゲート間耐圧は、ソースを接地しゲートを負にした時、測定１１試料で各３個の薄膜半導体装置を調べた結果１００ｖ以上の耐圧を示したのは２８個で、６５ｖでなだれ降伏を生ずる試料（堆積温度が５８５℃、移動度が１５ｃｍ２／ｖ・ｓの試料）もあった（図１７参照）。薄膜半導体装置を液晶パネルに応用する場合ソース・ゲート間の最大印加電圧は２０ｖ程度であるが、一つのパネルには数十万個以上の薄膜半導体装置が存在する。そして、ソース・ゲート間なだれ降伏が確率過程であるから、本発明の薄膜半導体装置が比較例に比べてソース・ゲート短絡による画素欠陥を大幅に改善している事が理解される。
【０１０６】
３．第３の実施例
ＬＰＣＶＤ法により、原料ガスを変更し、その他の工程は第１の実施例に詳述した製造工程で薄膜半導体装置を作成した。第３の実施例では第１の実施例で詳述したＬＰＣＶＤ装置にて、原料ガスとして純度９９．９９％以上のジシラン（Ｓｉ２Ｈ６）を用いて半導体膜を堆積した。堆積温度は４５０℃でジシランを１００ＳＣＣＭ反応炉に導入した。希釈ガスとしては純度９９．９９９５％以上のヘリウムを用い１００ＳＣＣＭ反応炉に導入した。シリコン膜堆積中の圧力は０．３ｔｏｒｒであり、堆積速度は１９．９７Å／ｍｉｎであった。こうして得られたシリコン膜は非晶質状態で、その膜厚は１０００Åであり、非晶質膜を構成する島（領域）の大きさは１５０ｎｍから４５０ｎｍ程度に分布していた。この非晶質膜をパターニング加工した後、１１６０℃の１００％酸素雰囲気化にて１気圧で２３分３６秒間熱酸化を施した。熱酸化後のゲート絶縁膜表面の粗さは、中心線平均粗さ（Ｒａ）では１．８４ｎｍであった。またゲート絶縁膜を１０％弗化水素酸水溶液にて剥離して、露出した多結晶シリコン膜表面をＳＥＭ観察したところ、多結晶シリコン膜のグレイン面積の平均値及び標準偏差は各々１４１１０ｎｍ２と１５５９５ｎｍ２であった。以下、第１の実施例で詳述した製造工程で薄膜半導体装置を作成し、トランジスタ特性を測定した。測定条件やオン電流、オフ電流、移動度の定義は第１の実施例と同一である。その結果水素化処理を全く施さずとも、オン電流は５３．５μＡ、オフ電流は０．１５４ｐＡ、移動度は７８．５ｃｍ２／ｖ・ｓｅｃと良好な薄膜半導体装置が得られた。またソース・ゲート間耐圧は薄膜半導体装置３点を測定していずれも１００Ｖ以上であった。更にこの薄膜半導体装置に水素プラズマ照射を２時間施したところ、オン電流は７７．７μＡ、オフ電流は０．１３７ｐＡ、移動度は１０７ｃｍ２／ｖ・ｓｅｃへと改善された。
【０１０７】
本第３の実施例が示すように、半導体膜を５８０℃以下で且つ堆積速度６Å／ｍｉｎ以上で堆積して熱酸化を施すと、多結晶シリコン膜の平均グレイン面積は１００００ｎｍ２以上となり、ゲート絶縁膜とゲート電極との界面が滑らかになり、高性能薄膜半導体装置が得られるという効果は、原料ガスの種類をモノシランとした場合に限定されない。これは本発明の基礎概念が、堆積温度を下げる事で絶縁性物質上に生まれる核の発生速度を遅くし、かつ、島の成長速度を６Å／ｍｉｎ以上と速くする事により半導体膜を構成する領域（島）を滑らかで大きくするとの原理に基づいているためである。従って、核発生速度が小さく、島の成長速度が速い系ならば全て本発明は有効である。第３の実施例では原料ガスとしてジシランを用いたが、堆積温度を５８０℃以下にする事により核発生速度を押さえ、かつ堆積速度が６Å／ｍｉｎ以上で島の成長速度を速くし得る原料ならば、例えばトリシラン（Ｓｉ３Ｈ６）や弗化シラン（Ｓｉｎ  Ｈｘ  Ｆｙ：ｎ、ｘ、ｙは整数）、塩化シラン（Ｓｉｎ  ＨｘＣｌｙ：ｎ、ｘ、ｙは整数）などに対しても本発明は有効である。
【０１０８】
４．第４の実施例
ゲート絶縁層を形成するための熱酸化温度を変えて薄膜半導体装置を作成した。本第４の実施例では石英基板上に真性シリコン膜をＬＰＣＶＤ法にて１０００Åの膜厚に堆積した。堆積条件は第１の実施例と同様である。即ち、堆積温度は５１０℃で原料ガスとして純度９９．９９％以上のモノシランを用い、１００ＳＣＣＭ反応炉に供給した。堆積圧力は０．８ｔｏｒｒで、シリコン膜堆積速度は２１．５Å／ｍｉｎであった。シリコン膜をパターニング加工した後、熱酸化法でシリコン膜表面にゲート絶縁層となる酸化珪素膜を形成した。この際、熱酸化温度をパラメータとした。熱酸化温度は１１６０℃、１１００℃、１０５０℃、１０００℃、９５０℃、９００℃であった。熱酸化炉は初め１００％酸素雰囲気の１気圧で８００℃に保たれている。この状態の熱酸化炉に基板を挿入した後、所望の酸化温度迄１０℃／ｍｉｎの昇温速度で昇温した。酸化温度に達した後、各温度に応じて適当な時間、その状態に維持し熱酸化を進めた。１１６０℃の場合この時間は２３分３６秒である。以下、１１００℃では５１分５９秒、１０５０℃では１時間３８分３３秒、１０００℃では３時間１７分１５秒、９５０℃では６時間４９分４０秒、９００℃では１４時間４８分２３秒であった。この熱酸化が終了後、反応炉内を窒素で置換して熱酸化温度にて１５分間維持してから基板を取り出した。この工程により、総ての熱酸化温度にて、熱酸化膜の膜厚は１２００Åとなり、薄膜半導体装置の能動層となる多結晶シリコン膜の膜厚は４００Åとなる。以下、第１の実施例に詳述した工程と全く同工程で薄膜半導体装置を作成した。但し、第４の実施例では最後の水素化処理を施さなかった。こうして得られた薄膜半導体装置のトランジスタ特性を図１８のＡに示す。図１８では縦軸はオン電流である。また上側の横軸は熱酸化温度で、下側の横軸は熱酸化温度の絶対温度の逆数を示している。図１８より熱酸化温度を下げると、トランジスタ特性は劣化するものの、本発明により作成された薄膜半導体装置はその劣化の程度が比較的小さい事が分かる。図１８のＢには比較のため、比較例で作成された薄膜半導体装置のトランジスタ特性の熱酸化温度依存性が示されている。比較例による薄膜半導体装置は、いずれ能動層になるシリコン膜を堆積温度６００℃、モノシラン流量１００ＳＣＣＭ、堆積圧力４０ｍｔｏｒｒ、堆積速度３８．１Å／ｍｉｎで堆積した後、上述の製造方法で薄膜半導体装置を作成したものである。比較例による薄膜半導体装置は、熱酸化温度を下げると急激に特性が劣化し、事実上熱酸化温度を低下し得ない事がわかる。これに対して本発明の薄膜半導体装置は、熱酸化温度を９００℃としてもなお、比較例の１１６０℃の熱酸化で得られた薄膜半導体装置よりも優れている事がわかる。これは比較例による薄膜半導体装置では熱酸化温度を１１００℃程度以下にするとＭＯＳ界面（半導体層とゲート絶縁層の界面）の面粗れがひどくなり、その面粗れの程度が熱酸化温度を下げる程ひどくなるのに対し、本実施例による薄膜半導体装置ではＭＯＳ界面が非常に安定で、熱酸化温度を下げてもＭＯＳ界面の粗さがあまりひどくならないことによる。
【０１０９】
図１９、図２０、図２１には、各々、熱酸化温度を１１６０℃、１０５０℃、９００℃とした場合の、本実施例の薄膜半導体装置のＭＯＳ界面の状態を示す電子顕微鏡（ＳＥＭ）写真が示される。一方、図２２、図２３、図２４には、各々、熱酸化温度を１１６０℃、１０５０℃、９００℃とした場合の、比較例の薄膜半導体装置のＭＯＳ界面の状態を示す電子顕微鏡（ＳＥＭ）写真が示される。これらの写真から、本実施例による薄膜半導体装置は、比較例に比べて、熱酸化温度を下げてもＭＯＳ界面の粗さがあまりひどくならないことが理解される。例えば、共に熱酸化温度１１６０℃である図１９（本実施例）と図２２（比較例）とを比較すると、ＭＯＳ界面は平滑で両者の間にそれほどの差はない。しかし、共に熱酸化温度１０５０℃である図２０（本実施例）と図２３（比較例）とを比較すると、ＭＯＳ界面の粗さにかなりの差が生じる。そして、共に熱酸化温度９００℃である図２１（本実施例）と図２４（比較例）とでは、その差は更に顕著に広がる。
【０１１０】
薄膜半導体装置は高融点石英ガラス等の上に作成される場合が多い。しかし、いずれの基板上に作成される場合においても熱酸化温度を低下させれば、基板の伸縮量や、そり変形量などが低減し高密度、高精細な加工が可能となる。また、装置の寿命やメンテナンスと言った観点からも低温化が好ましい。このように低温化による利益は多々あるが、比較例では、図１８のＢに示すように、低温化し得なかったのである。この点からも本発明の優位性が理解されよう。
【０１１１】
５．第５の実施例
本第５の実施例は、本発明を低温プロセスに適用した場合の実施例である。
【０１１２】
近年、液晶ディスプレイ（ＬＣＤ）の大画面化、高解像度化に伴い、その駆動方式は単純マトリックス方式からアクティブマトリックス方式へ移行し、大容量の情報を表示出来るように成りつつある。アクティブマトリックス方式は数十万を越える画素を有する液晶ディスプレイが可能であり、各画素毎にスイッチングトランジスタを形成するものである。各種液晶ディスプレイの基板としては、透過型ディスプレイを可能にさせる溶融石英板やガラスなどの透明絶縁基板が使用されている。薄膜トランジスタ（ＴＦＴ）の能動層としては、通常アモルファスシリコンや多結晶シリコンなどの半導体膜が用いられるが、駆動回路まで一体化して薄膜トランジスタで形成しようとする場合には動作速度の速い多結晶シリコンが有利である。多結晶シリコン膜を能動層とする場合は溶融石英板を基板として用い、通常は工程最高温度が１０００℃を越える高温プロセスと呼ばれる製造方法にてＴＦＴが作成されている。一方、アモルファスシリコン膜を能動層とする場合には通常のガラス基板が用いられている。ＬＣＤの表示画面の拡大化や低価格化を進める場合にはこのように絶縁基板として安価な通常ガラスを使用するのが必要不可欠である。しかしながら、前述の如くアモルファスシリコン膜は電気特性が多結晶シリコン膜に比べ著しく劣り動作速度が遅い等の問題を内有している。また、高温プロセスの多結晶シリコンＴＦＴは溶融石英板を用いているため、ＬＣＤの大型化や低価格化が困難との問題を有している。結局、通常のガラス基板上に多結晶シリコン膜等の半導体膜を能動層とする薄膜半導体装置を作成する技術が強く求められているのである。従って、量産性に富む大型の通常ガラス基板を用いる際には、基板の変形を避けるべく工程最高温度を約６００℃程度以下とする大きな制約がある。即ちこのような制約下にて液晶ディスプレイを動作し得る薄膜トランジスタと、駆動回路を高速作動し得る薄膜トランジスタの能動層を形成する技術が望まれている。これらは現在、低温プロセスｐｏｌｙ−Ｓｉ  ＴＦＴと称されている。
【０１１３】
従来の低温プロセスｐｏｌｙ−Ｓｉ  ＴＦＴはＳＩＤ（Ｓｏｃｉｅｔｙ  ｆｏｒ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｄｉｓｐｌａｙ）’９３ダイジェストＰ．３８７（１９９３）に示されている。それによると、まずＬＰＣＶＤ法で原料気体としてモノシランを（ＳｉＨ４）を用い、堆積温度５５０℃にて５０ｎｍのアモルファスシリコン（ａ−Ｓｉ）膜を堆積し、このａ−Ｓｉ膜にレーザー照射を施し、ａ−Ｓｉ膜をｐｏｌｙ−Ｓｉ膜へと改質する。ｐｏｌｙ−Ｓｉ膜のパターニング後、ゲート絶縁膜であるＳｉＯ２膜をＥＣＲ−ＰＥＣＶＤ法で基板温度を１００℃として堆積する。ゲート絶縁膜上にタンタル（Ｔａ）にてゲート電極を形成した後、ゲート電極をマスクとしてドナーまたはアクセプター不純物をシリコン膜にイオン注入してトランジスタのソース・ドレインを自己整合的（セルフ・アライン）に形成する。この時イオン注入はイオン・ドーピング法と呼ばれる質量非分離型の注入装置を用い、水素希釈されたフォスフィン（ＰＨ３）やジボラン（Ｂ２Ｈ６）を原料気体として用いている。注入イオンの活性化は３００℃である。その後層間絶縁膜を堆積し、インジウム錫酸化物（ＩＴＯ）やアルミニウム（Ａｌ）で電極や配線を作成し、薄膜半導体装置は完成する。
【０１１４】
しかしながら、この従来技術にかかる低温プロセスｐｏｌｙ−Ｓｉ  ＴＦＴには、種々の問題が内在している。そして、以下に説明する第５の実施例は、これらの問題をも解決するものであり、この第５の実施例によれば、良好な薄膜半導体装置を現実的な簡便な方法で製造することができる。また、本第５の実施例によれば、通常の大型ガラス基板を使用し得る工程温度で、更に、安定的に薄膜半導体装置を製造することができる。
【０１１５】
以下、本第５の実施例を詳細に説明する。図２５（Ａ）〜（Ｄ）はＭＩＳ型電界効果トランジスタを形成する薄膜半導体装置の製造工程を示した図である。
【０１１６】
第５の実施例では基板１０１として２３５mm□の無アルカリガラス（日本電気硝子社ＯＡー２）を用いたが、工程最高温度に耐え得る基板であるならば、基板の種類や大きさは無論問われない。まず基板１０１上に、常圧化学気相堆積法（ＡＰＣＶＤ法）やＰＥＣＶＤ法あるいはスパッター法などで、下地保護膜となる二酸化珪素膜（ＳｉＯ２膜）１０２を形成する。ＡＰＣＶＤ法では、基板温度２５０℃から４５０℃程度でモノシラン（ＳｉＨ４）や酸素を原料としてＳｉＯ２膜を堆積できる。ＰＥＣＶＤ法やスパッター法では、基板温度を室温から４００℃とする事が出来る。第５の実施例では、ＡＰＣＶＤ法でＳｉＨ４とＯ２を原料ガスとして、３００℃の温度で、２０００ÅのＳｉＯ２膜を堆積した。
【０１１７】
次に、後に薄膜半導体装置の能動層となる真性シリコン膜を５００Å程度堆積した。真性シリコン膜は高真空型ＬＰＣＶＤ装置にて、原料ガスであるモノシラン（ＳｉＨ４）を２００SCCM流し、堆積温度４９５℃で３１分間堆積した。第５の実施例にて使用した高真空型ＬＰＣＶＤ装置は１８４．５ｌの容積を有する。１７枚の基板は表側を下向きとして、３００℃に保たれた反応室に挿入された。基板挿入後、ターボ分子ポンプの運転を開始し、定常回転に達した後、漏洩検査を２分間施した。この時の脱ガス等の漏洩速度は３．３×１０−５torr/minであった。その後、挿入温度の３００℃から堆積温度の４９５℃まで、１時間を費やして昇温した。昇温の最初の１０分間は反応室にガスを全く導入せず、真空中で昇温した。昇温開始後１０分後の反応室到達最低背景圧力は、５．４×１０−７torrであった。また残り５０分間の昇温期間には純度９９．９９９９％以上の窒素ガスを３００SCCM流し続けた。この時の反応室内平衡圧力は３．０×１０−３torrであった。堆積温度到達後、原料ガスであるＳｉＨ４を２００ＳＣＣＭ流し、シリコン膜を３１分００秒間堆積した。反応室の圧力は圧力調整器により１．３ｔｏｒｒに保たれた。こうして得られたシリコン膜の膜厚は５１４Åであったから、その堆積速度は１６．６Å／ｍｉｎとなる。このように、本第５の実施例では、堆積温度が４９５℃、堆積速度が１６．６Å／ｍｉｎとなるため、堆積温度、堆積速度は共に図３に示す５８０℃以下、６Å以上の範囲に入ることになる。従って、第１〜第４の実施例で説明したように、良好な特性の半導体膜を形成できることになる。
【０１１８】
こうして得られたシリコン膜は高純度のａ−Ｓｉ膜である。次にこのａ−Ｓｉ膜に光学エネルギーまたは電磁波エネルギーを短時間照射してａ−Ｓｉを結晶化し、多結晶シリコン（ｐｏｌｙ−Ｓｉ）へと改質する。第５の実施例ではキセノン・クロライド（ＸｅＣｌ）のエキシマ・レーザー（波長３０８ｎｍ）を照射した。レーザーパルスの強度半値幅は４５ｎｓである。照射時間がこのように非常な短時間であるため、ａ−Ｓｉのｐｏｌｙ−Ｓｉへの結晶化に際して基板が熱せられる事は無く、したがって、基板の変形等も生じない。レーザー照射は基板を室温（２５℃）とし、空気中で行った。レーザー照射の一回の照射面積は８ｍｍ□の正方形であり、各照射毎に４ｍｍずらして行く。最初に水平方向（Ｙ方向）に走査した後、次に垂直方向（Ｘ方向）にも４ｍｍずらせて、再び水平方向に４ｍｍずつずらせて走査し、以後、この走査を繰り返して基板全面に第一回目のレーザー照射を行う。この第一回目のレーザー照射エネルギー密度は１６０ｍＪ／ｃｍ２であった。第一回目のレーザー照射が終了した後、エネルギー密度を２７５ｍＪ／ｃｍ２として第二回目のレーザー照射を全面に行う。走査方法は第一回目のレーザー照射と同じで８ｍｍ□の正方形の照射領域をＹ方向とＸ方向に４ｍｍずらせて走査する。この二段階のレーザー照射により基板全体がａ−Ｓｉからｐｏｌｙ−Ｓｉへと均一に結晶化される。第５の実施例では光学エネルギーまたは電磁波エネルギーとしてＸｅＣｌエキシマ・レーザーを用いたが、エネルギー照射時間が数十秒以内であればそのエネルギー源にはとらわれない。例えばＡｒＦエキシマ・レーザーや、ＸｅＦエキシマ・レーザー、ＫｒＦエキシマ・レーザー、ＹＡＧレーザー、炭酸ガスレーザー、Ａｒレーザー、色素レーザー等の各種レーザー、あるいはアークランプやタングステンランプ等のランプ光を照射しても良い。アークランプ照射を行う場合ランプ出力を１ｋＷ／ｃｍ２程度以上とし、照射時間を４５秒程度とする事で、ａ−Ｓｉからｐｏｌｙ−Ｓｉへの膜質改変が進む。この結晶化に際してもエネルギー照射時間は短時間なので、基板の熱による変形や割れは生じない。次に、このシリコン膜をパターニングし、トランジスタの能動層となるチャンネル部半導体膜１０３を作成した（図２５（Ａ））。
【０１１９】
なお、ａ−Ｓｉ膜をｐｏｌｙ−Ｓｉ膜へと改質するにはこれらエネルギー照射の他にも６００℃程度以下の温度にて熱処理を施しても良い。これは固相成長法と呼ばれる手法であり、６００℃程度の温度であれば８時間から２４時間程の熱処理にて結晶化は完了する。このようにすれば、低温プロセスと固相成長法とを組み合わせた薄膜半導体装置の製造方法を実現できる。
【０１２０】
その後、ＥＣＲ−ＰＥＣＶＤ法やＰＥＣＶＤ法などでゲート絶縁膜１０４を形成する。第５の実施例ではゲート絶縁膜としてＳｉＯ２膜を用い、ＰＥＣＶＤ法で１２００Åの膜厚に堆積した（図２５（Ｂ））。ＰＥＣＶＤ法では原料ガスとしてモノシラン（ＳｉＨ４）と笑気ガス（Ｎ２Ｏ）を用いて基板温度３００℃にて形成した。プラズマは１３．５６ＭＨｚのｒｆ波により、出力９００Ｗ、真空度１．５０ｔｏｒｒとの条件で立てられた。ＳｉＨ４の流量は２５０ＳＣＣＭでＮ２Ｏの流量は７０００ＳＣＣＭであった。ＳｉＯ２膜の成膜速度は４８．３Å／ｓであった。ＳｉＯ２をこれらの条件で成膜する直前と直後にはシリコン膜及び形成酸化膜に酸素プラズマを照射して、ＭＯＳ界面及び酸化膜の改善をおこなった。第５の実施例では原料ガスとしてモノシランと笑気ガスを用いたが、これらに限らずＴＥＯＳ（Ｓｉ−（Ｏ−ＣＨ２−ＣＨ３）４）等の有機シランと酸素等の酸化性気体を用いても良い。更にここでは汎用性の高いＰＥＣＶＤ装置を利用したが、無論ＥＣＲ−ＰＥＣＶＤ装置によって絶縁膜を形成しても良い。どのようなＣＶＤ装置や原料ガスを用いる場合であっても、絶縁膜形成温度は３５０℃以下が好ましい。これはＭＯＳ界面やゲート絶縁膜の熱劣化を防ぐために重要である。同じことは以下の総ての工程に対しても適用される。ゲート絶縁膜形成後の総ての工程温度は３５０℃以下に抑えねばならない。こうする事により高性能な薄膜半導体装置を容易に、かつ、安定的に製造出来るからである。
【０１２１】
引き続いてゲート電極１０５となる薄膜をスパッター法、蒸着法あるいはＣＶＤ法などで堆積する。第５の実施例ではゲート電極材料としてタンタル（Ｔａ）を選択し、スパッター法で５０００Å堆積した。スパッター時の基板温度は１８０℃で、スパッターガスとしては窒素（Ｎ２）を６．７％含んだアルゴン（Ａｒ）を用いた。アルゴン中の窒素含有量は５．０％から８．５％が最適である。こうした条件にて得られたタンタル膜の結晶構造は主としてα構造となっており、その比抵抗は４０μΩcmである。従って第５の実施例におけるゲート電極のシート抵抗は０．８Ω／□である。
【０１２２】
ゲート電極となる薄膜を堆積後パターニングを行い、引き続いて真性シリコン膜にバケット型質量非分離型のイオン注入装置（イオン・ドーピング法）を用いて燐元素等の不純物イオン注入１０６を行い、ソース・ドレイン部１０７及びチャンネル領域１０８を形成した（図２５（Ｃ））。第５の実施例ではＮチャネルＴＦＴの作成を目指したため、原料ガスとしては水素中に希釈された濃度５％のホスフィン（ＰＨ３）を用い、高周波出力３８Ｗ、加速電圧８０ｋＶで５×１０１５１／ｃｍ２の濃度に打ち込んだ。この時のシリコン膜中の燐濃度は５×１０２０ｃｍ−３程度である。高周波出力は２０Ｗから１５０Ｗ程度の範囲の中の最適な値が用いられる。ｐチャネル  ＴＦＴを作成する場合は、原料ガスとして水素中に希釈された濃度５％のジボラン（Ｂ２Ｈ６）を用い、高周波出力を２０Ｗから１５０Ｗとし、加速電圧６０ｋＶで５×１０１５１／cm２程度の濃度に打ち込む。また、ＣＭＯＳＴＦＴを作成する時はポリイミド樹脂等の適当なマスク材を用いてｎチャネルＴＦＴまたはｐチャネルＴＦＴの一方を交互にマスクで覆い、上述の方法にてそれぞれのイオン注入を行う。
【０１２３】
次に層間絶縁膜１０９を５０００Å堆積する。第５の実施例では層間絶縁膜としてＳｉＯ２をＰＥＣＶＤ法にて形成した。ＰＥＣＶＤ法では原料ガスとしてＴＥＯＳ（Ｓｉ−（Ｏ−ＣＨ２−ＣＨ３）４）と酸素（Ｏ２）を用いて基板温度３００℃にて形成した。プラズマは１３．５６ＭＨｚのｒｆ波により、出力８００Ｗ、真空度８．０ｔｏｒｒとの条件で立てられた。ＴＥＯＳの流量は２００ＳＣＣＭでＯ２の流量は８０００ＳＣＣＭであった。この時ＳｉＯ２膜の成膜速度は１２０Å／ｓであった。こうしたイオン注入と層間絶縁膜形成後、酸素雰囲気下３００℃で１時間熱処理を施して注入イオンの活性化及び層間絶縁膜の焼き締めを行った。この熱処理温度は３００℃から３５０℃が好ましい。その後、コンタクトホールを開け、ソース・ドレイン取り出し電極１１０をスパッター法などで形成し、薄膜半導体装置が完成する（図２５（Ｄ））。ソース・ドレイン取り出し電極としてはインジウム錫酸化物（ＩＴＯ）やアルミニウム（Ａｌ）が用いられる。これらの導電体スパッター時の基板温度は１００℃から２５０℃程度である。
【０１２４】
このようにして試作した薄膜半導体装置のトランジスタ特性を測定したところ、ソース・ドレイン電圧Ｖｄｓ＝４Ｖ，ゲート電圧Ｖｇｓ＝１０Ｖでトランジスタをオンさせた時のソース・ドレイン電流Ｉｄｓをオン電流ＩONと定義して、９５％の信頼係数でＩON＝（２０．６＋１．６７、−１．４８）×１０−６Ａであった。また、Ｖｄｓ＝４Ｖ、Ｖｇｓ＝０Ｖでトランジスタをオフさせた時のオフ電流はＩOFF＝（２．２７＋０．４０、−０．３１）×１０−１２Ａであった。ここで測定は温度２５℃のもとで、チャンネル部の長さＬ＝１０μｍ、幅Ｗ＝１０μｍのトランジスタに対してなされた。飽和電流領域から求めた有効電子移動度（Ｊ．Ｌｅｖｉｎｓｏｎ  ｅｔ  ａｌ．Ｊ，Ａｐｐｌ，Ｐｈｙｓ．５３，１１９３’８２）は、μ＝４７．５４±３．５３cm／ｖ．ｓｅｃであった。このように本発明により、高移動度を有し、ゲート電圧の１０Ｖの変調に対してＩｄｓが７桁近くも変化し、更にばらつきが小さく極めて優良で均一な薄膜半導体装置を、工程最高温度を６００℃以下とする低温工程で容易に現実化した。しかも本発明では、工程最高温度が第一工程であるため熱工程による合わせずれを最小限に止めており、安価なガラス基板の利用を可能にしている。本実施例では初期ａ−Ｓｉ膜が大きい塊から構成されているために、結晶化した際の各結晶粒のサイズが大きくなり、高性能な電気特性が得られるのである。即ち初期ａ−Ｓｉ膜の成膜条件を最適化する事で理想的なａ−Ｓｉ膜を得て、これらを結晶化させる事により均一で高品質のｐｏｌｙ−Ｓｉ膜が得られるのである。従来技術によるａ−Ｓｉ膜はＬＰＣＶＤ法で堆積温度を５５０℃程度以上として堆積速度を考慮しなかったり、あるいはＰＥＣＶＤ法においても基板温度を４００℃程度にするなどと初期ａ−Ｓｉ膜の品質に関して何等配慮が払われていなかった。従って、不均一性や安定生産が出来ない等の課題が生じていたのである。本発明のもう一つの要旨は、ｐｏｌｙ−Ｓｉ膜形成後の工程温度を３５０℃以下に押さえる事にある。これによりＭＯＳ界面や絶縁膜質を安定化出来るからである。その意味において本発明は図２５（Ａ）〜（Ｄ）に示すような、上ゲート型ＴＦＴに対して特に有効である。下ゲート型ＴＦＴの場合、ゲート絶縁膜形成後にシリコン膜が堆積され、更にその後レーザー照射等の結晶化が行われるため、ＭＯＳ界面やゲート絶縁膜の一部は必然的に１０００℃近くの高温熱環境に短時間といえどもさらされてしまう。この熱環境はＭＯＳ界面を粗らし、更にはＭＯＳ界面近傍の絶縁膜の化学組成や結合状態を変えてしまう。こうした結果、トランジスタ特性が悪化したり、ばらつきが大きく成るとの弊害をもたらすのである。低温プロセスでｐｏｌｙ−Ｓｉ  ＴＦＴを作る場合には、良質のｐｏｌｙ−Ｓｉ膜を形成することが最重要問題である。従って、光学エネルギーや電磁エネルギー、あるいは６００℃程度の低温の熱環境によって非晶質膜を結晶化する際、非晶質膜の膜質を最適化しておく必要がある。第２の実施例の「Ｃ．堆積温度の最適値について」の章で詳述したように、堆積温度が５３０℃以下で、かつ、堆積速度が６Å／ｍｉｎ以上の条件にて成膜した非晶質半導体膜（アモルファス・シリコン膜）は、その膜を結晶化した際に大きな面積のグレインが作られ、かつ、結晶内の欠陥も低減する。従って、この条件で成膜された非晶質半導体膜が、低温プロセス用の半導体膜としては最適なものとなるのである。
【０１２５】
以上述べてきたように本第５の実施例によれば、多結晶シリコン膜等からなる高品質半導体膜を６００℃程度未満の低温で容易に形成することができる。これにより、薄膜半導体装置の特性を飛躍的に向上させ、且つ安定的大量生産を実現した。具体的には以下に示すような効果を有する。
【０１２６】
まず第１に、工程温度が６００℃未満と低いため、安価なガラスを使用でき、製品価格を低くする事が可能になる。更に、ガラス自身の自重によるゆがみを防止出来るため、液晶表示装置（ＬＣＤ）を容易に大型化できる。
【０１２７】
第２に、レーザー照射を基板全体に渡って均一に行える。その結果、ロット毎の均一性が改善され、安定的な生産が可能となった。
【０１２８】
第３に、ゲート電極に対してソース・ドレインが自己整合するセルフ・アラインＴＦＴをイオン・ドーピング法及びそれに引き続きく３００℃〜３５０℃程度の低温で活性化する事が著しく容易になった。その結果、安定的に活性化が出来るようになった。更にはライトリー・ドープド・ドレイン（ＬＤＤ）ＴＦＴを容易に、かつ安定的に作成出来るようになった。ＬＤＤ  ＴＦＴが低温プロセス  ｐｏｌｙ−Ｓｉ  ＴＦＴにて実現したため、ＴＦＴ素子微細化やオフ・リーク電流を小さくする事が可能になった。
【０１２９】
第４に、従来は低温プロセスｐｏｌｙ−Ｓｉ  ＴＦＴではＥＣＲーＰＥＣＶＤ法にて作成したＳｉＯ２しか良好なトランジスタ特性を示さなかったが、本第５の実施例により、汎用的なＰＥＣＶＤ装置を利用出来るようになった。従って大型基板に適応可能で、量産性に富む実用的なゲート酸化膜製造装置が得られる事となった。
【０１３０】
第５に、従来よりもオン電流は大きく、オフ電流は小さいより良好な薄膜半導体装置が得られた。また、これらのばらつきも低減された。
【０１３１】
以上により、本発明をアクティブ・マトリックス液晶ディスプレイなどに適応した場合、安価なガラス基板などが使用できるようになり、大型で高品質なＬＣＤを容易にかつ安定的に製造出来るようになった。また他の電子装置に適応した場合も熱による素子劣化などを低減する。このように、本第５の実施例は、アクティブ・マトリックス液晶ディスプレイ装置や、集積回路等の電子装置の高性能化や低価格化を簡単に実現するという多大な効果を有する。
【０１３２】
６．第６の実施例
以下に述べる、第６〜第１２の実施例は、プロセス条件等を最適化して、高速で良好な特性を持つＬＤＤ型薄膜半導体装置（ＬＤＤ型ＴＦＴ回路）を得る実施例である。
【０１３３】
第６の実施例のＴＦＴ回路は、ｐチャネルとｎチャネルともにＬＤＤ型のＴＦＴを用いたＣＭＯＳ回路である。ＬＤＤ型のＴＦＴはチャネル部とソース・ドレイン部との間に高抵抗部を有しているため、チャネルのドレイン端における電界集中を抑えることができ、特にオフ電流の低減やソース・ドレイン間耐圧およびゲート・ソース間耐圧向上の効果がある。しかし、高抵抗部によりチャネル部に印加される電圧が減少しオン電流が減少するという問題もある。このため、アクティブマトリクス部のスイッチング素子やＳＲＡＭの抵抗素子等にはＬＤＤ型ＴＦＴも用いられていたが、ＣＭＯＳの高速回路には用いられていなかった。しかし、実験およびシミュレーションによればむしろＬＤＤ型ＴＦＴによるＣＭＯＳ回路の方が高速動作が可能であることがわかった。但し、本発明に係る高速のＬＤＤ型ＴＦＴは、ＣＭＯＳ構造に限らず、広くＮＭＯＳ構造、ＰＭＯＳ構造にも広く適用できるものである。
【０１３４】
まず、図２６を用いてＬＤＤ型ＣＭＯＳＴＦＴの構造と製造方法について説明する。絶縁基板１上に島状にパターニングされた半導体薄膜２上にゲート絶縁膜５を形成し、その上にゲート電極６を形成する。次に、ｎチャネルＴＦＴのソース・ドレイン部の半導体薄膜にドナーとなる不純物を低濃度で注入しｎ−半導体薄膜９とする。この時の不純物注入のドーズ量は1×10１３cm−２〜1×10１４cm−２程度、望ましくは2×10１３cm−２〜5×10１３cm−２程度となる。そして、ドーズ量がこの範囲であると、ｎ−半導体薄膜９の最大不純物濃度は、これに10５を乗算して（後述の計算式参照）、1×10１８cm−３〜1×10１９cm−３程度、望ましくは2×10１８cm−３〜5×10１８cm−３程度となる。
【０１３５】
続いて、ソース・ドレイン部にはさらに高濃度で不純物を注入し、ｎ＋半導体薄膜３とする。この時の不純物注入のドーズ量は5×10１４cm−２〜1×10１６cm−２程度、望ましくは1×10１５cm−２〜3×10１５cm−２程度となる。また、ドーズ量がこの範囲であると、ｎ＋半導体薄膜３の最大不純物濃度は、これに10５を乗算して、5×10１９cm−３〜1×10２１cm−３程度、望ましくは1×10２０cm−３〜3×10２０cm−３程度となる。これによって、島状に形成された半導体薄膜は、チャネル部の真性半導体領域とその両側の高抵抗不純物半導体領域、そしてソース・ドレイン部の低抵抗不純物半導体領域の３つの抵抗の異なる部分に分かれることになる。
【０１３６】
同様にｐチャネルＴＦＴのソース・ドレイン部の半導体薄膜にアクセプタとなる不純物を低濃度で注入しｐ−半導体薄膜１０とし、続いてソース・ドレイン部にはさらに高濃度で注入しｐ＋半導体薄膜４とする。この方法ではゲート電極をマスクとして不純物を注入するためｎ−半導体薄膜９とチャネル部、ｐ−半導体薄膜１０とチャネル部の境界はセルフアライン構造となる。ｎ−半導体薄膜９とｎ＋半導体薄膜３、ｐ−半導体薄膜１０とｐ＋半導体薄膜４との境界はフォトレジスト等を用いてノンセルフアラインで形成する場合と、ゲート電極上の絶縁膜のサイドウォールを利用してセルフアラインで形成する場合とがある。
【０１３７】
また、上記のように真性半導体に部分的に不純物を注入するのでなく、あらかじめ不純物を含んだｎ＋半導体薄膜やｐ＋半導体薄膜をソース・ドレイン部に島状に形成しておいてもよい。即ち、ＴＦＴでは、逆バイアス時に流れる電流を制限するために、なるべく（真性）半導体薄膜の膜厚を薄くすることが望ましい。しかし、あまり薄くしすぎると、アルミ配線がコンタクト穴を介して基板に突き抜けてしまう事態が生じる。そこで、ソース・ドレイン部に別の島状の半導体薄膜を形成し、これにより上記事態を防止するとともに、（真性）半導体薄膜を更に薄くすることが可能となる。
【０１３８】
次に、これらのＴＦＴを層間絶縁膜７で覆い、金属薄膜８で配線をパターニングすればＣＭＯＳＴＦＴ回路が完成する。半導体薄膜２の材料としてはポリシリコンやアモルファスシリコン薄膜の他、Ｔｅ等の半導体薄膜、あるいはＣｄＳｅ等の化合物半導体薄膜を用いることができる。
【０１３９】
次に、この図２６に示すＬＤＤ型ＣＭＯＳＴＦＴ回路が、図２７に示す通常構造のＣＭＯＳＴＦＴ回路の比べ、高速動作に適している理由を説明する。図２６においてｎチャネルＴＦＴの重なり部ＹjnとｐチャネルＴＦＴの重なり部Ｙjpの長さは図２７のような通常構造のＴＦＴに比べて小さくなる。これはｎ−半導体薄膜９やｐ−半導体薄膜１０に注入されている不純物の濃度が、非常に小さくなっており、従って、チャネル方向への拡散長が短くなるからである。重なり部の容量は常に寄生容量としてＣＭＯＳ回路の負荷となる。従って、重なり容量の小さなＬＤＤ型ＣＭＯＳＴＦＴ回路は、オン電流が減らなければ通常構造のＴＦＴよりも高速動作に多少有利となる。一方、ｎチャネル実効チャネル長Ｌeffnおよびｐチャネル実効チャネル長Ｌeffpは、ｎチャネルゲート電極長（図２６を参照。場合によってはゲート電極幅と呼ぶ場合もあり）Ｌgatenおよびｐチャネルゲート電極長Ｌgatepからそれぞれ重なり部Ｙjnの２倍とＹjpの２倍を引いた長さとなる。従って、重なり部が小さければ実効チャネル長が長くなりオン電流が減ることになる。そして、ＬＤＤ型ＣＭＯＳＴＦＴでは上記のように重なり部が小さいから、実効チャネル長は同じゲート電極長の通常構造のＴＦＴより多少長くなりオン電流が低下する。ところが、実際には、ＬＤＤ構造とすることでソース・ドレイン間耐圧が格段に向上するため、極めて小さなゲート電極長で回路を構成することが可能となる。この結果、ＬＤＤ構造とすることにより実効チャネル長が短くなりこのため減少したオン電流の減少分を、ゲート電極長を小さくすることで補うことが可能となる。
【０１４０】
一般に、ＴＦＴのオン状態でのチャネル抵抗Ｒｃｈ（ｏｎ）は、実効チャネル長Ｌeffの一次よりも速く変化する。即ち、Ｒｃｈ（ｏｎ）は、
Ｒｃｈ（ｏｎ）＝ｋ×Ｌeffｎ
ｋ：比例定数、ｎ＞１
と表現され、Ｌeffのべき乗ｎは通常１よりも大きい。この結果、ＴＦＴのオン電流は、実効チャネル長が短くなるにしたがって急増する。これは、ＴＦＴの場合、チャネル部が多結晶状態であるため、チャネルが短くなればなるほどチャネル内に含まれる結晶粒界（グレイン・バウンダリー）の数が減り、電気伝導性に対するその悪影響が減少するからと考えられている。こうしたことから、ＬＤＤ部の寄生抵抗で多少電流が制限されても、素子に流れる電流はむしろＬＤＤ型で短チャネル化したＴＦＴの方が通常構造のＴＦＴより大きくとることができる。例えば、図２８には、本実施例のＬＤＤ型ＴＦＴ及び通常構造のＴＦＴの各々について、ゲート電極長とソース・ドレイン耐圧の関係を表す特性図が示される。図２８に示すように、通常構造のＴＦＴでは、ゲート電極長が５μｍ以下で、ソース・ドレイン間耐圧が劣化する。即ち、通常構造のＴＦＴでは、十分なソース・ドレイン間耐圧を得るためには、ｐチャネルＴＦＴとｎチャネルＴＦＴのゲート電極長はともに５μｍ以上が必要であった。これに対して、本実施例のＬＤＤ型ＴＦＴでは、図２８から明らかなように、ゲート電極長が５μｍ以下でも十分なソース・ドレイン間耐圧（２０Ｖ以上）を得ることができる。そして、ゲート電極長が３μｍであっても、２０Ｖ以上のソース・ドレイン間耐圧を得ることができる。そして、更に、ゲート電極長が２μｍであっても、通常構造のＴＦＴよりも高い１５Ｖ以上のソース・ドレイン間耐圧を得ることができる。しかも、オフ電流は一桁以上少ない。
【０１４１】
また、図２９には、本実施例のＬＤＤ型ＴＦＴ及び通常構造のＴＦＴの各々について、ゲート電極長とオン電流の関係を表す特性図が示される。図２９から明らかなように、ゲート電極長が５μｍの場合の通常構造のＴＦＴのオン電流は、ゲート電極長が４μｍの場合のＬＤＤ型ＴＦＴのオン電流と同程度となる。即ち、ＬＤＤ構造とすることでオン電流が減少しても、ゲート電極長を小さくすれば通常構造と同程度あるいはそれ以上のオン電流を得ることができることが理解される。ＬＤＤ型ＴＦＴでは、ゲート電極長が４μｍであっても、図２８に示すように十分耐圧がとれるので問題は生じない。また、ゲート電極長が４μｍの場合の通常構造のＴＦＴのオン電流は、ゲート電極長が３μｍの場合のＬＤＤ型ＴＦＴのオン電流と同程度となる。そして、このように、ゲート電極長が３μｍであっても、図２８から明らかなように、十分耐圧がとれるのでこの場合も問題は生じない。通常構造のＴＦＴでは、ゲート電極長が４μｍ未満では、ソース・ドレイン耐圧が不足するため、オン電流の測定が不可能となる。これに対して、本実施例のＬＤＤ型ＴＦＴでは２μｍであっても、十分なソース・ドレイン耐圧を得ることができ、この場合のオン電流は図２９に示すように非常に高くなる。即ち、通常構造のＴＦＴでは、得ることができなかった大きさのオン電流を、本実施例のＬＤＤ型ＴＦＴでは、例えばゲート電極長を３μｍ未満にすることで得ることが可能となる。このように本実施例によれば、ｐチャネルもｎチャネルもＬＤＤ型にすることで、ゲート電極長はともに５μｍ以下、望ましくは４μｍ以下、さらに望ましくは３μｍ以下にすることができ、大幅な高速化が可能となる。
【０１４２】
また、ＬＤＤ型ＴＦＴはゲート・ソース間耐圧も向上するため、ゲート絶縁膜の膜厚を薄くすることができ、例えば１０００Å以下とすることができる。ゲート絶縁膜を薄くするとチャネル容量が増加するが、スレッショルド電圧が低下しオン電流が増加するため、むしろＴＦＴ回路の動作速度を向上させることができる。
【０１４３】
図３０（Ａ）はＣＭＯＳインバータ回路の回路記号、図３０（Ｂ）はその回路図、図３０（Ｃ）はそれを等価回路で表わした図である。これらを用いてＬＤＤ型ＣＭＯＳＴＦＴ回路の動作速度について説明する。一般に、ＣＭＯＳデジタル回路は図３０（Ａ）のようにゲートの出力に次段のゲートの入力が接続されている。ここでは単純にインバータ２段の場合を考えると、図３０（Ｂ）の１段目のＴＦＴp1またはＴＦＴn1で次段のＴＦＴp2とＴＦＴn2の２つのチャネル容量に充放電させることになり、この充放電の時定数がスイッチング速度を決めることになる。図３０（Ｃ）においてＬＤＤ型ＣＭＯＳＴＦＴではチャネル長を短くすることができるから、ｐチャネルＴＦＴのオン抵抗Ｒp1およびｎチャネルＴＦＴのオン抵抗Ｒn1が減少し充電電流ip1と放電電流in1の大きさも大きくなる。さらに次段のｐチャネルＴＦＴの重なり容量Ｃp02とｎチャネルＴＦＴの重なり容量Ｃn02も前述の理由で小さくなっており、しかもチャネル部の容量Ｃ2もチャネル長を短くしたことで減っているからすべてのバイアス条件（オン状態、オフ状態及びその中間におけるバイアス）で負荷の容量値が減っていることになる。つまり、短チャネルのＬＤＤ型ＣＭＯＳＴＦＴ回路は通常構造のＴＦＴ回路より充放電の時定数が短く、動作速度が向上することがわかる。もし、ＬＤＤ部の抵抗が高くｐチャネルＴＦＴのオン抵抗Ｒp1およびｎチャネルＴＦＴのオン抵抗Ｒn1が通常構造のＴＦＴより多少高くなったとしても、時定数Ｒp1×（Ｃp02＋Ｃn02＋Ｃ2）の値及びＲn1×（Ｃp02＋Ｃn02＋Ｃ2）の値が通常構造のＴＦＴより小さければ動作速度が向上する。
【０１４４】
図３１（Ａ）、（Ｂ）は実際に図２６の構造で作製したＴＦＴの伝達特性の例である。通常ＴＦＴの伝達特性４１、４３に比べてＬＤＤ型ＴＦＴの伝達特性４２、４４ではオン電流は約５０％〜６０％程度になっている。これは同じゲート電極長のＴＦＴで比較したためＬＤＤ型ＴＦＴの方が実効チャネル長が長いことに起因する。一方、オフ電流は飛躍的に減少しているためオン・オフ比は１桁以上向上している。さらにソース・ドレイン間耐圧およびソース・ゲート間耐圧が大幅に向上している。従って、ＬＤＤ型でゲート電極長を半分にすれば、オン電流は同等以上となり、更にオフ電流を１桁以上低下させ耐圧を向上させることができる。
【０１４５】
図３２は試作したＬＤＤ型ＴＦＴの特性に基づいてシフトレジスタ回路の最高動作周波数をシミュレートした結果である。この図からわかるように、短チャネルＬＤＤ型ＴＦＴ回路は通常構造のＴＦＴ回路より高速動作が可能である。しかも、たとえゲート電極長を半分程度にしてもＬＤＤ型ＴＦＴの方がはるかにオフ電流が小さいから、同じ電圧で駆動すれば回路の消費電力を減少させることができる。また、ＬＤＤ型ＴＦＴの方がはるかにソース・ドレイン間耐圧およびソース・ゲート間耐圧が大きいから、必要に応じて高電圧の回路も構成できる。たとえば、高い駆動電圧を要するため従来はＴＦＴ回路で駆動できなかったような電気光学材料なども本回路では容易に駆動できる。このような電気光学材料としては、例えば高分子分散型液晶あるいはゲストホスト型液晶が考えられる。これらの液晶は、しきい値電圧が高く、これらの液晶を液晶表示装置の表示素子に使用すれば、視野角を大幅に向上することができる。
【０１４６】
また、ここではｎチャネルＴＦＴとｐチャネルＴＦＴの移動度の違いによるオン電流のバランスをとるために、ｎチャネルＴＦＴのゲート電極長をｐチャネルＴＦＴのそれよりも長くしている。これはＣＭＯＳ回路を最も高速に動作させるためには対になった２つのＴＦＴのオン電流を同程度にするのが望ましいからである。特に、ＣＭＯＳアナログスイッチでは動作点における２つのＴＦＴの並列抵抗値を一定以下にする必要があるから、ｐチャネルＴＦＴの抵抗を十分小さくしておかなければならない。レイアウト上のスペース効率の点ではチャネル長一定でチャネル幅の比を変えるよりも、チャネル幅一定でチャネル長を変化させる方が有利である。但し、デザインルールの制約で短チャネル化ができない場合等にはゲート電極長を最小寸法としてチャネル長を固定し、ｎチャネル幅をｐチャネル幅より小さくすればよい。なお、インバータのみの回路やアナログスイッチの場合にはこのように比較的簡単にｐチャネルＴＦＴとｎチャネルのＴＦＴのチャネル長やチャネル幅を決定することができる。しかし、ＮＡＮＤゲートやＮＯＲゲートのように同じ極性のＴＦＴが並列に並んだ場合と直列に並んだ場合とが混在するような回路では、その回路の動作の目的に応じてそれぞれのＴＦＴサイズを最適化する必要がある。
【０１４７】
なお、図３３（Ａ）、（Ｂ）、（Ｃ）には、単結晶ＭＯＳＦＥＴでＣＭＯＳインバータ回路を構成した場合の、回路図、パターン図、ウァハ断面図が示される。また、図３４には、ＴＦＴによりＣＭＯＳインバータを構成した場合のパターン図が示される。単結晶ＭＯＳＦＥＴでは、ｎチャネルトランジスタを形成するためにＰ−Ｗｅｌｌが必要となり、このためｐチャネルトランジスタとｎチャネルトランジスタをあまり近づけることができない。更に、単結晶ＭＯＳＦＥＴでは、ＷｅｌｌあるいはＮ−Ｂｕｌｋの電位を安定させラッチアップ等が起こるのを防止するために、Ｐ−ＷｅｌｌにはＰ＋の、Ｎ−ＢｕｌｋにはＮ＋のストッパー（ガードバー）を設ける必要がある。そして、このストッパーは、ｐチャネルトランジスタとｎチャネルトランジスタとの境界に設ける必要があり、このためｐチャネルトランジスタとｎチャネルトランジスタを更に離して配置しなければならない。このため、図３３における横方向の長さが大きくなり、回路の専有面積が大きくなる。これに対して、ＴＦＴでは、島状に分離された半導体薄膜どうしは完全に絶縁されている。このため、ＴＦＴでは、図３４（図２７の断面図に対応している）に示すように、ストッパーを設ける必要がなくなり、図３４における横方向の長さを小さくすることができる。また、単結晶ＭＯＳＦＥＴに比べ、構造も単純となり、ｐチャネルトランジスタとｎチャネルトランジスタを自由にレイアウトできるという利点がある。従って、第１〜第５の実施例の製造方法により、そして更にＬＤＤ型にすることにより、ＴＦＴの高速化を図り、動作速度を単結晶ＭＯＳＦＥＴに近づけることができれば、上記レイアウト上の優位点を利用して、これまで単結晶ＭＯＳＦＥＴが用いられていた回路をＴＦＴ構成に置き換えることが可能となる。また、ＴＦＴでは、図３４に示すようなパターン配置がなされる場合が多く、この場合には、チャネル幅を一定にしてチャネル長を変化させる方が、レイアウト効率上、有利となる。
【０１４８】
７．第７の実施例
本実施例ではＬＤＤ型ＴＦＴの製造プロセス条件の最適化について説明する。
【０１４９】
本実施例では、第１にＬＤＤ部の最大不純物濃度（ドーズ量）の最適化を行い、第２にソース・ドレイン部の最大不純物濃度（ドーズ量）の最適化を行い、第３にＬＤＤ長の最適化を行っている。これにより、本実施例では、ＬＤＤ型ＴＦＴの高速化、高耐圧化を図っている。
【０１５０】
まず、ＬＤＤ部の最大不純物濃度の最適化について説明する。図３５、図３６には、ＬＤＤ部のドーズ量と、オン電流及びオフ電流及びオン・オフ比（オン電流／オフ電流）との関係が表す特性図が示される。また、図３７には、ＬＤＤ部のドーズ量とＬＤＤ部のシート抵抗の関係を表す特性図が示される。ここでは、多結晶半導体膜は背景技術の第１の製造方法にしたがって準備されており、その膜厚は５００Å程度である。さて、図３５から明らかなように、ＬＤＤ部へ打ち込まれる不純物のドーズ量が高すぎるとオフ電流を低くすることができない。例えば、図３５では、1×１０１４ｃｍ−２以下で、オフ電流が急激に減少している。ＬＤＤ部のドーズ量が高いと、ドレイン端の電界集中を抑えることができず、このためオフ電流が増大し、更には、ソース・ドレイン間耐圧およびソース・ゲート間耐圧の低下を招くわけである。従って、ＬＤＤ部のドーズ量は1×10１４ｃｍ−２以下であることが望ましく、従って、ＬＤＤ部の最大不純物濃度は、これに１０５を乗算して1×10１９cm−３以下であることが望ましい。
【０１５１】
一方、ＬＤＤ部のドーズ量が低すぎると、今度は、図３６に示すようにオン電流が大幅に減少する。これは、図３７から明らかなように、ＬＤＤ部のドーズ量が減少するとＬＤＤ部のシート抵抗が増加するからである。例えば、ＬＤＤ部のドーズ量が1×10１３ｃｍ−２未満となると、シート抵抗は２５０ＫΩ／□よりも大きくなってしまう。このようにシート抵抗が高くなると、例えばトランジスタのオン抵抗が低く１０ＫΩ〜２０ＫΩ程度の場合には非常に影響を受けてしまう。従って、ＬＤＤ部のドーズ量は少なくとも1×10１３ｃｍ−２以上であることが望ましい。
【０１５２】
更に、図３６に示すようにオン・オフ比は、1×10１３ｃｍ−２〜1×10１４ｃｍ−２の間で極大値を持ち、例えばオン・オフ比は2×10１３ｃｍ−２〜5×10１３ｃｍ−２程度で極大となる。
【０１５３】
以上より、ＬＤＤ部では、ドーズ量は1×10１３ｃｍ−２〜1×10１４ｃｍ−２程度、最大不純物濃度は1×10１８cm−３〜1×10１９cm−３程度の範囲であることが望ましい。そして、更に好ましくは、ＬＤＤ部では、ドーズ量は2×10１３ｃｍ−２〜5×10１３ｃｍ−２程度、最大不純物濃度は2×10１８cm−３〜5×10１８cm−３程度の範囲であることが望ましい。このようにすることで、ＬＤＤ部の最大不純物濃度が最適化される。
【０１５４】
なお、特開平６−１０２５３１には、前述のようにＬＤＤ部のドーズ量を1×10１４ｃｍ−２以下とすることが開示されている。しかし、この従来技術では下限値については開示されておらず、ドーズ量が1×10１４ｃｍ−２〜1×10１３ｃｍ−２である範囲にオン・オフ比の極大値があることについての示唆は全くない。更に、このＬＤＤ部の最大不純物濃度の最適化の思想は、単結晶のＬＤＤ型ＭＯＳＦＥＴの技術には存在し得ない思想である。なぜならば、単結晶のＬＤＤ型ＭＯＳＦＥＴでは、ＬＤＤ長が例えば０．１μｍ程度と短く、従って、このＬＤＤ部分の抵抗値は動作スピードにあまり影響を与えない。このため、ＬＤＤ型ＭＯＳＦＥＴでは、ＬＤＤ部の最大不純物濃度について考慮する必要がない。一方、非単結晶のＬＤＤ型ＴＦＴでは、前述のように結晶粒界に沿った増速拡散が生じるため、ＬＤＤ長を単結晶ＭＯＳＦＥＴに比べ長くしなければならない。このため、ＬＤＤ部のシート抵抗が問題となり、高速化を図るためにはＬＤＤ部の最大不純物濃度の最適化の思想が必要となるわけである。
【０１５５】
次に、ソース・ドレイン部の最大不純物濃度の最適化について説明する。図３８には、ソース・ドレイン部のドーズ量と、拡散長との関係が表す特性図が、図３９には、ソース・ドレイン部のドーズ量と、ソース・ドレイン部におけるコンタクト抵抗との関係を表す特性図が示される。図３８に示すように、ソース・ドレイン部に打ち込まれる不純物のドーズ量が高くなると拡散長が大きくなる。そして、拡散長が大きくなると、例えばドレイン部あるいはソース部の不純物がＬＤＤ部へと拡散し、ＬＤＤ部の実効ＬＤＤ長が零になってしまうという事態が生じる。ＬＤＤ部をフォトレジストを用いてノンセルフアラインで作る場合には、ＬＤＤ長はフォトレジストのマスク寸法により決定される。そして、例えば、このマスクによって決まるＬＤＤ長の寸法を４μｍとした場合を考える。本実施例では、ゲート電極長を５μｍ以下として、短チャネル化を図っているため、素子の微細化のためにもＬＤＤ長はあまり長くすることができず、ＬＤＤ長は例えば４μｍ以下であることが望ましい。ところがこの場合に、ソース・ドレイン部のドーズ量が１×10１６ｃｍ−２よりも大きくなってしまうと、図３８から明らかなように、拡散長も４μｍより大きくなってしまう。すると、ＬＤＤ部に４μｍだけソース・ドレイン部の不純物が拡散し、これにより実効ＬＤＤ長が零になってしまう。そして、実効ＬＤＤ長が零になってしまうと、ＬＤＤ部が機能しなくなり、これにより例えばソース・ドレイン間耐圧等が大幅に低下してしまう。従って、ソース・ドレイン部のドーズ量は1×10１６ｃｍ−２以下であることが望ましい。
【０１５６】
一方、ソース・ドレイン部のドーズ量が低くなると、今度は、ソース・ドレイン部におけるコンタクト抵抗（図５６（Ｂ）のＲｃ１、Ｒｃ２）が高くなってしまう。本実施例でＬＤＤ型ＴＦＴを採用した１つの大きな理由は、このコンタクト抵抗を低減することにある。従って、このコンタクト抵抗はなるべく低くなることが望ましく、例えば３ＫΩ／１０μｍ□以下であることが望ましい。そしてこの場合には、図３９に示すように、ソース・ドレイン部のドーズ量は５×10１４ｃｍ−２以上であることが望ましいことになる。これにより、コンタクト抵抗を低減し、ＬＤＤ型ＴＦＴの高速化を図れる。
【０１５７】
更に、５μｍ以下となるゲート電極長を考え、素子の微細化を考慮すると、ＬＤＤ長は、１μｍ〜２μｍ程度の範囲であることがより望ましい。従って、この場合には、図３８から明らかなように、ソース・ドレイン部のドーズ量は1×10１５ｃｍ−２〜3×10１５ｃｍ−２程度の範囲となる。
【０１５８】
以上より、ソース・ドレイン部では、ドーズ量は5×10１４ｃｍ−２〜1×10１６ｃｍ−２程度、最大不純物濃度は5×10１９cm−３〜1×10２１1cm−３程度の範囲であることが望ましい。そして、更に好ましくは、ソース・ドレイン部では、ドーズ量は1×10１５ｃｍ−２〜3×10１５ｃｍ−２程度、最大不純物濃度は1×10２０cm−３〜3×10２０cm−３程度の範囲であることが望ましい。このようにすることで、ソース・ドレイン部の最大不純物濃度が最適化される。
【０１５９】
なお、特開平６−１０２５３１には、前述のようにソース・ドレイン部のドーズ量を1×10１４ｃｍ−２〜1×10１７ｃｍ−２とすることが開示されている。しかし、この数値限定の下限値である1×10１４ｃｍ−２は、単にＬＤＤ部よりもドーズ量を高くしなければならないという限定にすぎない。実際問題として、ドーズ量が1×10１４ｃｍ−２であると、図３９に示すようにコンタクト抵抗が５０ＫΩ／１０μｍ□程度となってしまい、短チャネル化を施した本実施例のＬＤＤ型ＴＦＴでは使用に耐え得ない。即ち、この従来技術では、ゲートチャネル長が６μｍであり、オン抵抗が本実施例に比べて非常に高いため、このようなコンタクト抵抗の低減化に関心がないのである。更に、この従来技術では、ドーズ量の上限値が1×10１７ｃｍ−２となっているが、ドーズ量がこの値であると、図３８に示すように拡散長が非常に大きくなってしまう。短チャネル化、素子の微細化に関心のない、この従来技術では、ゲートチャネル長が６μｍとなるため、ＬＤＤ長をそれほど小さくしなくてもよく、そのため上限値はこのように大きなものとなっている。このように、この従来技術には、ＬＤＤ型ＴＦＴを高速に、高耐圧で動作させるためのソース・ドレイン部の最大不純物濃度の最適化の思想については全く開示されておらず、その示唆もない。更に、このソース・ドレイン部の最大不純物濃度の最適化の思想は、単結晶のＬＤＤ型ＭＯＳＦＥＴの技術には存在し得ない思想である。なぜならば、単結晶のＬＤＤ型ＭＯＳＦＥＴでは、結晶粒界に沿った増速拡散の現象が生じず、従って、ソース・ドレイン部の不純物の拡散についてはあまり考慮に入れる必要がないからである。その証拠に、単結晶のＬＤＤ型ＭＯＳＦＥＴでは、ＬＤＤ長が例えば０．１μｍ程度と非常に短くなっている。
【０１６０】
次に、ＬＤＤ部のＬＤＤ長の最適化について説明する。図４０、図４１には、ＬＤＤ長とオン電流及びオフ電流及びソース・ドレイン耐圧の関係を表す特性図が示される。この場合の、チャネル部およびＬＤＤ部のポリシリコン薄膜の膜厚は４５０Åである。また、ＬＤＤ部のドーズ量は3×10１３cm−２である。図４０に示すように、オフ電流はあるＬＤＤ長以上で急激に減少し、それ以上ＬＤＤ長が長くなっても少しずつしか減少しない。一方、オン電流も同様にあるＬＤＤ長以上で一旦減少しそれ以上のＬＤＤ長では徐々に減少するが、オフ電流が２桁以上減少するのに対し、オン電流は半分程度にしかならない。また、図４１に示すように、ソース・ドレイン間耐圧（ソース・ゲート間耐圧も同様）についてもオフ電流が急激に減少するところで大幅な向上が見られる。これらの現象から、回路中のすべてのＴＦＴのＬＤＤ長を常にオフ電流が急激に下がる長さより大きくすればよいことがわかる。もし、ＬＤＤ長が絶縁膜のサイドウォール等によってセルフアライン的に決まる場合にはその絶縁膜の膜厚を必要なＬＤＤ長より厚くしておけばよい。ＬＤＤ長がマスクアライメントによって変動するような製造方法を用いる場合でも、ＬＤＤ長のばらつきの最小値が１μｍ以上であればよい。かりに、多少ＬＤＤ長が大きなＴＦＴがあったとしてもオン電流の違いは図４０からわかるように比較的小さいので、デジタル回路ではほとんど問題にならない。アナログ回路の場合には、あらかじめ予想される最大のＬＤＤ長においても回路に要求される抵抗値を満たすように設計しておく必要がある。
【０１６１】
なお、ＬＤＤ長の最適値については、以下のように考えることができる。即ち、上述のソース・ドレイン部の最適化のところで説明したように、ＬＤＤ長は、ソース・ドレイン部からの拡散により実効ＬＤＤ長が零とならない範囲で、そして、素子の微細化を考慮してなるべく短い方がよい。従って、ソース・ドレイン部のドーズ量の最適値である5×10１４ｃｍ−２〜1×10１６ｃｍ−２及び1×10１５ｃｍ−２〜3×10１５ｃｍ−２に対応して、ＬＤＤ長は、０．６μｍ〜４μｍ程度の範囲が望ましく、更に望ましくは１μｍ〜２μｍ程度の範囲となる。
【０１６２】
以上のように、非単結晶半導体薄膜を用いたＴＦＴにおいては、結晶粒界にそった増速拡散が起るため拡散係数が単結晶半導体のそれに対して１桁以上も大きい。このため、単結晶半導体を用いたＭＯＳＦＥＴで用いられている設計手法は、非単結晶半導体薄膜を用いたＬＤＤ型ＣＭＯＳＴＦＴ回路には適用できない。たとえば、ポリシリコンＣＭＯＳＴＦＴの場合には、ｐ，ｎチャネルともに１μｍ以上のＬＤＤ長をとるのが望ましい。しかし、１μｍ以上のＬＤＤ長をもつＴＦＴではチャネル部のオン抵抗に対して３０〜１００％程度の抵抗がチャネルの両端に直列に接続されることになるから、従来のＭＯＳＦＥＴのモデルではＴＦＴの電流を正確に見積るのは困難である。特に、ＬＤＤ長がノンセルフアラインで決定されるような製造方法を用いる場合には、ＬＤＤ長が１〜４μｍ程度と大きくばらつくことになる。また、ＴＦＴの特性を向上させるためにはチャネル部とＬＤＤ部の膜厚は１０００Å以下、望ましくは５００Å以下と薄膜化する必要があるため、ＬＤＤ部のシート抵抗もばらつきやすい。しかし、ＬＤＤ部のシート抵抗が最大となりかつＬＤＤ長が最大となる場合にも、ＴＦＴは必要なオン電流を確保するあるいはそのＴＦＴ回路は必要な速度で動作しなければならないから、このような場合を想定した特別な設計手法が必要である。そこで、ＬＤＤ部の抵抗を予想される範囲で大きく変化させ、その結果チャネル部に印加される実効電圧を算出しオン電流を見積るＬＤＤ型ＣＭＯＳＴＦＴ回路専用のモデルを開発し、シミュレーションを行った。
【０１６３】
一方、製造方法においても、単結晶半導体を用いたＭＯＳＦＥＴで用いられている技術は使えない。たとえば、単結晶半導体の場合では１０００Å前後の薄い熱酸化膜のサイドウォールを利用して簡単にＬＤＤ構造とすることができるが、１μｍ前後の厚い絶縁膜で欠陥のないサイドウォールを形成するのは非常に困難である。しかも、そのような厚い絶縁膜の上から１０００Å以下の薄い半導体薄膜に不純物を注入するのはスループットやばらつきの点から実用的ではない。そこで、ゲート電極の端面を１μｍ以上オーバーエッチしたりフォトレジストを用いてＬＤＤ部とソース・ドレイン部の境界をノンセルフアラインで作る方法などが考えられる。これらの方法はすでに一部のアクティブマトリクス基板の画素ＴＦＴでは用いられてきた。しかし、これらはあくまでもオフ電流の低減を主たる目的として開発されたもので、オン電流が不十分で高速動作を目的とするＣＭＯＳＴＦＴ回路にはそのままでは使えない。そこで、本実施例においてはｐ、ｎ両チャネルＴＦＴのチャネル長を従来より大幅に短チャネル化しながら、オン電流を重視してＬＤＤ長やＬＤＤ部の不純物注入量を最適化している。更に、本実施例では、薄いゲート絶縁膜の上から不純物を注入するため低エネルギーで高スループットでの不純物注入が可能である。以上のように製造プロセスの最適化によりはじめて高速動作に適したＬＤＤ型ＣＭＯＳＴＦＴが実現できる。
【０１６４】
８．第８の実施例
本実施例ではＬＤＤ型ＴＦＴを用いたＣＭＯＳ回路の製造方法について説明する。図４２（Ａ）〜（Ｄ）は、代表的なポリシリコンＴＦＴの製造方法を示す工程図である。まず、図４２（Ａ）に示すように島上にパターニングされたポリシリコン薄膜７２を熱酸化して熱酸化SiO２膜７３を形成し、その上にゲート電極７４を形成する。次に、図４２（Ｂ）に示すようにｐチャネルＴＦＴをフォトレジスト７５で覆い、ドナーとなる不純物を低濃度で注入する。ここではリンイオンを用いる。さらに、図４２（Ｃ）に示すようにｐチャネルＴＦＴ全面とｎチャネルＴＦＴのゲート電極よりやや大きめの部分を再びフォトレジストで覆い、ドナーとなる不純物を高濃度で注入する。これによってｎチャネルのＬＤＤ型ＴＦＴのソース・ドレインおよびチャネル部が完成する。同様にしてｐチャネルＴＦＴにボロンイオン等のアクセプターとなる不純物を低濃度と高濃度で領域を分けて注入する。最後に図４２（Ｄ）に示すように層間絶縁膜７６を堆積し、金属配線７７をパターニングする。
【０１６５】
この方法ではマスクパターンによってＬＤＤ長を自由に設定できるので、回路によって異なるＬＤＤ長を用いることもできる。また、常に一定のバイアスしかかからない様な素子の場合には片方の電極だけＬＤＤ構造とすることも可能である。例えば、ドレイン部のみＬＤＤ構造とすることも可能である。
【０１６６】
この方法以外にＬＤＤ型ＴＦＴを形成する方法としては絶縁膜のサイドウォールをマスクとして使う方法がある。たとえば図４２（Ｃ）の高濃度イオン注入の前にゲート電極を熱酸化や陽極酸化によって絶縁膜で覆ったり、化学気相成長法等の堆積法により新たな絶縁膜を形成したりして必要なＬＤＤ長以上の膜厚の絶縁膜でゲート電極の表層部を覆えばよい。ただし、堆積法を用いる場合にはソース・ドレイン部上にも絶縁膜が堆積するため、絶縁膜が厚くなるとかなりの高エネルギーでイオン注入しなければならなくなる。なお、ここでは同一の半導体薄膜にイオン注入によって抵抗の異なる部分を形成したが、あらかじめ抵抗の異なる半導体薄膜をパターニングして重ねることも可能である。また、同じ結晶性の半導体膜であればチャネル部は薄い方が特性が良くなるが、ソース・ドレイン部のコンタクト抵抗を下げるためには膜厚は厚い方が良いので、ソース・ドレイン部のみに厚い不純物半導体薄膜を形成しておくという方法もある。
【０１６７】
本実施例のＴＦＴの製造方法は、非単結晶半導体薄膜を用いた全てのＬＤＤ型ＣＭＯＳＴＦＴに適用できる。
【０１６８】
９．第９の実施例
第９の実施例は、核の発生速度を遅くし、島の成長速度を速くするという原理に基づく製造方法に、ＬＤＤ型ＴＦＴの製造方法を組み合わせた実施例である。更に、本第９の実施例では、堆積膜を非晶質状態から多結晶状態に改変するために固相成長法を用いている。以下、図１（Ａ）、（Ｂ）及び図４２（Ａ）〜（Ｄ）を用いて第９の実施例の製造方法を説明する。
【０１６９】
第９の実施例では、基板２０１上に真性シリコン膜をＬＰＣＶＤ法により堆積する。ここでは、基板として石英ガラスを使用し、下地保護膜は工程を簡略にするために堆積しなかった。しかしながら、図２５（Ａ）に示すように半導体膜形成前に下地保護膜としての二酸化珪素（ＳｉＯ２）膜をＣＶＤ法等で堆積してもよい。これにより以下の効果が得られる。イ）半導体膜の密着性が改善される。ロ）低品質の安価なガラスを基板として用いた時に、不純物イオン（Ｎａ、Ｋ、Ｍｇ等）の半導体膜中への拡散を防止し得る。ハ）核発生を安定化し、基板間での核発生速度のバラツキを小さくできる。即ち、熱酸化後の多結晶シリコン等の半導体膜を構成するグレイン・サイズを基板間で一定にできる。
【０１７０】
ＬＰＣＶＤ装置は第１の実施例と同じ装置を用い、まず、非晶質シリコン膜を堆積した。堆積後の膜厚は９５０Åとなる。堆積温度は４９５℃であり、原料ガスとして純度９９．９９％以上のモノシラン（ＳｉＨ４）を用い、２００ＳＣＣＭの流量でガスを反応炉に供給した。この場合の堆積圧力は１．３ｔｏｒｒであり、この条件下でシリコン膜の堆積速度は１６Å／ｍｉｎであった。そして、このようにして堆積されたシリコン膜をパターニング加工して、シリコン膜２０２を得る（図１（Ａ））。
【０１７１】
次に、６００℃窒素雰囲気下で２４時間程度熱処理を施し、非晶質シリコン膜を多結晶シリコン膜へと改変する（固相成長法）。但し、この場合の熱処理温度は６００℃に限られるものではなく、好ましくは５００℃〜７００℃の範囲、更に好ましくは５５０℃〜６５０℃の範囲となる。
【０１７２】
次に熱酸化法にてパターニング加工されたシリコン膜２０２の表面に酸化珪素膜２０３を形成した。熱酸化は１０００℃の１００％酸素雰囲気化にて１気圧で行った。これによりシリコン膜は薄くなり６００Åとなり、７００Åの膜厚を有する酸化珪素膜が得られた（図１（Ｂ））。
【０１７３】
その後、熱酸化珪素膜上にゲート電極７４を形成する（図４２（Ａ））。次に、ｐチャネルＴＦＴをフォトレジスト７５で覆い、ドナーとなる不純物を低濃度で注入する（図４２（Ｂ））。更に、ｐチャネルＴＦＴ全面とｎチャネルＴＦＴのゲート電極よりやや大きめの部分を再びフォトレジストで覆い、ドナーとなる不純物を高濃度で注入する（図４２（Ｃ））。これによってｎチャネルのＬＤＤ型ＴＦＴのソース・ドレインおよびチャネル部が完成する。同様にしてｐチャネルＴＦＴにボロンイオン等のアクセプターとなる不純物を低濃度と高濃度で領域を分けて注入する。最後に図４２（Ｄ）に示すように層間絶縁膜７６を堆積し、金属配線７７をパターニングする。以上のようにして作成したＬＤＤ型ＴＦＴのＬＤＤ長は、ｐチャネル側もｎチャネル側も共に２．０μｍであった。また、ＬＤＤ領域のドーズ量は２×１０１３ｃｍ−２で、低抵抗ソースドレイン部（高濃度領域）のドーズ量は１×１０１５ｃｍー２であった。
【０１７４】
図４３には、このようにして作成したＬＤＤ型ＴＦＴのトランジスタ特性が示される。トランジスタ・サイズは、ｎチャネルのＬＤＤ型ＴＦＴ（以下、ＮＭＯＳＬＤＤと略す）がＬ／Ｗ＝２．５μｍ／１０μｍであり、ｐチャネルのＬＤＤ型ＴＦＴ（以下、ＰＭＯＳＬＤＤと略す）がＬ／Ｗ＝１．５μｍ／１０μｍであり、ＮＭＯＳＬＤＤとＰＭＯＳＬＤＤの電流供給能力のバランスを最適にしている。図２と図４３を比較すれば明らかなように、本第９の実施例では、オフ電流が非常に低く抑えられている。また、Ｖｇｓが５Ｖあるいは−５Ｖでも十分なオン電流が得られ、これにより、電源電圧の低電圧化が可能となる。また、この場合のＮＭＯＳＬＤＤのオン電流Ｉｏｎ＝１５２μＡ（Ｖｄｓ＝Ｖｇｓ＝５Ｖ）であった。また、ＰＭＯＳＬＤＤのオン電流Ｉｏｎ＝３０μＡ（Ｖｄｓ＝Ｖｇｓ＝−５Ｖ）であった。
【０１７５】
本実施例によれば、ＮＭＯＳＬＤＤ、ＰＭＯＳＬＤＤともに、しきい値電圧のＶｄｓ依存性が小さくなり、短チャネル化が可能となった。即ち、従来ではチャネル長が４μｍ以下であった場合には、しきい値電圧のＶｄｓ依存性が非常に大きくなり実用に適さなかったが、本実施例ではこれに比べ良好な特性となった。実際、ＰＭＯＳＬＤＤにおいて、Ｖｄｓ＝−５ＶとＶｄｓ＝−１２Ｖとでは、しきい値電圧のずれはわずかに１Ｖ程度であるし、ＮＭＯＳＬＤＤにいたってはそのずれは０．３Ｖ程度でしかない。従来は、チャネル長を５μｍ以下にすると、これらのしきい値電圧のＶｄｓの相違によるずれは、数Ｖ以上（Ｌ＝４μｍで５Ｖ以上）もあった。また、コンタクト抵抗も十分小さくすることができた。更に、本実施例によれば、ポリシリコン膜の膜質が良質となるため、ドーズ量が低くてもシート抵抗を低減することができる。即ち、ソース・ドレイン部の寄生抵抗を低減でき、オン電流を増加させることが可能となった。
【０１７６】
図４４には、本実施例のＬＤＤ型ＴＦＴを用いたシフトレジスタ回路の最高動作周波数と電源電圧との関係を表した特性図が示される。図４４に示すように、本実施例（Ｌｇａｔｅｎ＝２．５μｍ、Ｌｇａｔｅｐ＝１．５μｍ）では、電源電圧が３Ｖでも１０ＭＨｚで動作し、また、電源電圧が２Ｖ以下でもシフトレジスタ回路が十分なスピードで動作することが確認された。これに対して、比較例（通常構造のもの）では、電源電圧が３Ｖでは、非常に動作速度が遅くなり、１．５Ｖ未満では、ほとんど動作しなかった。
【０１７７】
図４５には、本実施例及び比較例で測定された、コンタクト抵抗、ソース・ドレイン抵抗、ＬＤＤ抵抗が示される。比較例は、従来技術の第１の製造方法にて準備されたものである。図４５に示すように、本実施例では、コンタクト抵抗、ソース・ドレイン抵抗、ＬＤＤ抵抗の全てが比較例に比べて低くなっている。特に、ソース・ドレイン抵抗は比較例に比べて非常に低くなっていることが理解される（１／５倍〜１／５０倍）。特に、本実施例ではポリシリコン膜の結晶性が高いため、ＬＤＤ部のドーズ量が低くても、ＬＤＤ部のシート抵抗は低い。従来では、ＬＤＤ構造すると、ＬＤＤ部のシート抵抗が高いため、オン電流の大幅な低下を避けられなかったが、本実施例ではＬＤＤ部のシート抵抗が低いため、ＬＤＤ部に起因する寄生抵抗を最小にとどめることが可能となる。
【０１７８】
なお、ここで、打ち込みドーズ量と半導体膜中の最大不純物濃度の関係について説明する。例えば、ドーズ量をＮ0（ｃｍ−２）、不純物濃度Ｎ(x)（ｃｍ−３）とすると、
Ｎ(x)＝Ｎ0／(2π)１／２(ΔＲp)×ｅｘｐ｛−(Ｘ−Ｒp)２／２(ΔＲp)２｝
Ｘ    ：表面からの距離
Ｎ(x) ：ｘにおける濃度
Ｒp   ：飛程
ΔＲp ：飛程偏差
となる。従って、最大不純物濃度Ｎmaxは、
Ｎmax＝Ｎ（Ｘ=Rp）＝Ｎ0／(２π)１／２(ΔＲp)
となる。ＴＦＴのＧ−ＳｉＯ２の膜厚を１０００Å〜１５００Åとすると、Ｇ−ＳｉＯ２を通して半導体膜にイオン打ち込みする時の飛程偏差は、ΔＲp〜４００Åとなる。したがって、Ｎmaxは、
Ｎmax ＝Ｎ0／(2π)１／２(ΔＲp)
＝Ｎ0×１０５
となる。従って、図４５において、ドーズ量Ｎ0が１×１０１３ｃｍ−２の時の半導体膜中の最大不純物濃度Ｎmaxは１×１０１８ｃｍ−３となる。
【０１７９】
以下、図４５のデータをもとに、比較例と本実施例を比較するための種々の計算を行う。なお、コンタクト抵抗は、コンタクト・ホールの面積に反比例するため、以下のようになる。
コンタクト・ホール・サイズ      比較例        本実施例
１０μｍ×１０μｍ            １．４ｋΩ      １．２ｋΩ
６μｍ×  ６μｍ            ３．９ｋΩ      ３．３ｋΩ
４μｍ×  ４μｍ            ８．８ｋΩ      ７．５ｋΩ
２μｍ×  ２μｍ              ３５ｋΩ        ３０ｋΩ
１μｍ×  １μｍ            １４０ｋΩ      １２０ｋΩ
まず、図４４に示すシフトレジスタに使用されるＮＭＯＳＴＦＴ、ＰＭＯＳＴＦＴの寄生抵抗について、比較例と本実施例を比較する。
【０１８０】
（１）本実施例（ＮＭＯＳ）
図４４に示すシフトレジスタでは、ＮＭＯＳＴＦＴのＬＤＤ部のドーズ量は、２×１０１３ｃｍ−２であった。従って、図４５より、ＬＤＤ部のシート抵抗は３６ｋΩ／□となる。従って、この場合の寄生抵抗は以下のように計算される。
コンタクト・ホール・サイズ    １００μｍ2
コンタクト抵抗                １．２ｋΩ
Ｓ／Ｄ部の抵抗  （Ｓ／Ｄ部の長さ÷Ｓ／Ｄ部の幅）×Ｓ／Ｄ部のシート抵抗  
＝（７μｍ／１４μｍ）×５３０Ω／□＝０．２６５ｋΩ
ＬＤＤ部の抵抗  （ＬＤＤ部の長さ÷ＬＤＤ部の幅）×ＬＤＤ部のシート抵抗  
＝（２μｍ／１０μｍ）×３６ｋΩ／□＝７．２ｋΩ
全寄生抵抗＝（コンタクト抵抗＋Ｓ／Ｄ部抵抗＋ＬＤＤ部抵抗）×２
（１．２ｋΩ＋０．２６５ｋΩ＋７．２ｋΩ）×２
＝１７．３３ｋΩ
なお、オン状態のチャンネル抵抗＝１５．５６ｋΩとなるため、オン状態の総抵抗Ｒonは、
Ｒon＝１７．３３ｋΩ＋１５．５６ｋΩ＝３２．８９ｋΩ
となる。従って、オン電流Ｉonは、
Ｉon＝Ｖds／Ｒon＝５Ｖ／３２．８９ｋΩ＝１５２μＡ
となる。
【０１８１】
（２）ＮＭＯＳ（比較例）
コンタクト抵抗      １．４ｋΩ
Ｓ／Ｄ部の抵抗    （７μｍ／１４μｍ）×２．６ｋΩ／□＝１．３ｋΩ
ＬＤＤ部の抵抗    （２μｍ／１０μｍ）×１８０ｋΩ／□＝３６ｋΩ
全寄生抵抗＝（１．４ｋΩ＋１．３ｋΩ＋３６ｋΩ）×２
＝７７．４ｋΩ
このように、比較例では、チャネル長を小さくしてオン状態のチャンネル抵抗を下げても、全寄生抵抗が大きいので、オン状態の総抵抗Ｒonを下げることはできない。これに対して本実施例ではＬＤＤ化しても寄生抵抗は大きくならない。この傾向は、特に、ＰＭＯＳＬＤＤで顕著となる。
【０１８２】
（３）ＰＭＯＳ（本実施例）
コンタクト抵抗    １．１８ｋΩ
Ｓ／Ｄ部の抵抗    （７μｍ／１４μｍ）×５０ｋΩ＝０．０２５ｋΩ
ＬＤＤ部の抵抗    （２μｍ／１０μｍ）×１３ｋΩ＝２．６ｋΩ
全寄生抵抗＝（１．１８ｋΩ＋０．０２５ｋΩ＋２．６ｋΩ）×２
＝７．６１ｋΩ
（４）ＰＭＯＳ（比較例）
コンタクト抵抗    １．４ｋΩ
ｐ＋Ｓ／Ｄ抵抗    （７μｍ／１４μｍ）×２．６ｋΩ＝１．３ｋΩ
ｐ−Ｓ／Ｄ抵抗    （２μｍ／１０μｍ）×３７５ｋΩ＝７５ｋΩ
全寄生抵抗＝（１．４ｋΩ＋１．３ｋΩ＋７５ｋΩ）×２
＝１５５．４ｋΩ
このようにＰＭＯＳの場合、本実施例の全寄生抵抗と比較例の全寄生抵抗との差は特に顕著となる。
【０１８３】
次に、微細化が進んでコンタクト・ホールが小さくなった場合の寄生抵抗について計算する。例として、コンタクト・サイズが２μｍ×２μｍ＝４μｍ２の場合を考える。
【０１８４】
（５）本実施例（ＬＤＤ構造）
前述のように、微細化が進んだときにはコンタクト抵抗の低減化が重要な課題となる。そこで、ここではコンタクト部は高濃度ソース・ドレイン部に設けられ、高濃度部のドーズ量を３×１０１５ｃｍ−２とし、ＬＤＤ部（低濃度部）のドーズ量を２×１０１３ｃｍ−２とする。また、ＬＤＤ長は１μｍを想定する。まず、図３９からわかるように、ソースドレイン部のドーズ量を３×１０１５ｃｍ−２とすると、１０μｍ×１０μｍのコンタクトのコンタクト抵抗は０．１ＫΩ程度へと低減する。そのため、２μｍ×２μｍのコンタクト抵抗は、２．５ＫΩとなる。
【０１８５】
コンタクト抵抗（１００μｍ２／４μｍ２）×０．１ｋΩ＝２．５ｋΩ
次に、高度濃度ソース・ドレイン部とＬＤＤ部の抵抗値を求める。図４６のモデルを参考にしてこれを説明する。チャネル幅は１０μｍで、チャネル長（ゲート長）は２．５μｍである。ゲート電極の端部からコンタクトホールの中心までの距離は４．５μｍで、この内の１．０μｍがＬＤＤ長となる。ＬＤＤ部は、２×１０１３ｃｍ−２のドーズ量を有するので、図４５よりそのシート抵抗は３６ＫΩ／□となる。また、ＬＤＤ長が１．０μｍで、ＬＤＤ部の幅が１０μｍであるから、ＬＤＤ部の抵抗は、
１μｍ／１０μｍ×３６ＫΩ＝３．６ＫΩ
となる。一方、高濃度ソース・ドレイン部はドーズ量が３×１０１５ｃｍ−２であり、図４５に示す例の３倍であるので、そのシート抵抗は３０オーム／□の１／３以下となる。また、高濃度ソース・ドレイン部の長さは、コンタクト・ホールの中心までの距離（４．５μｍ）からＬＤＤ長（１μｍ）を引いたものである。そのため、ソース・ドレイン部の抵抗は、
（４．５μｍ−１．０μｍ）／１０μｍ×５３０Ω／３＝０．０６２ｋΩ
となる。従って、
全寄生抵抗＝（２．５ｋΩ＋０．０６２ｋΩ＋３．６ｋΩ）×２
＝１２．３２ｋΩ
オン状態のチャネル抵抗＝１５．５６ｋΩ
Ｒon＝１２．３２ｋΩ＋１５．５６ｋΩ＝２７．８８ｋΩ
（６）比較例（通常のセルフアライン構造）
一方、通常のセルフアライン構造では、以下のような結果となる。前述のように通常構造では、パンチスルー等の問題を避けるために最小チャネル長は５μｍで、ソースドレイン部の打ち込みドーズ量は１×１０１５ｃｍ−２以下とすることはできない。この時、コンタクト抵抗は図４５により、
コンタクト抵抗（１００μｍ２／４μｍ２）×１．２ｋΩ＝３０ｋΩ
となる。高濃度ソース・ドレイン部の長さは上記（５）と同じ状況を想定すると、コンタクトホール中心までの長さは４．５μｍであるから、
Ｓ／Ｄ部の抵抗＝４．５μｍ／１０μｍ×５３０Ω＝０．２４ｋΩ
である。従って、
全寄生抵抗＝（３０ｋΩ＋０．２４ｋΩ）×２＝６０．４８ｋΩ
である。一方、チャネル長は５μｍと長いからオン状態でのチャネル抵抗は、チャネル長が２．５μｍの時の１５．５６ｋΩに比べて倍増し、およそ３３ｋΩ程度となる。
【０１８６】
オン状態のチャネル抵抗＝３３ｋΩ
その結果、
Ｒon＝６０．４８ｋΩ＋３３ｋΩ＝９３．４８ｋΩ
となる。
【０１８７】
以上のように、微細化が進みコンタクトが小さくなるとＬＤＤ構造の方が全寄生抵抗は通常構造の場合よりも大幅に低減される。しかもチャネル長が短くチャネル抵抗も低いからチャネル抵抗も低下し、Ｒonはさらに効果的に低減されることになる。
【０１８８】
次に、前述の図２９に示すように、なぜ、ＬＤＤ構造の方が、通常構造よりもオン電流が多くなるのかを検証するための計算を行う。なお、以下の計算は、図４６に示すモデルにより行った。
【０１８９】
（７）本実施例（ＬＤＤ構造でＬ＝２．５μｍの場合）
コンタクト・ホール・サイズが６μｍ×８μｍ＝４８μｍ2であり、Ｓ／Ｄ部のドーズ量が３×１０１５ｃｍ−２であり、ＬＤＤ部のドーズ量が２×１０１３ｃｍ−２であり、ＬＤＤ長が１．０μｍである場合を考える。
コンタクト抵抗    （１００μｍ２／４８μｍ２）×０．１ｋΩ
＝０．２０８ｋΩ
Ｓ／Ｄ部の抵抗    （４．５μｍ−１．０μｍ）／１０μｍ×（５３０Ω／３）
＝０．０６２ｋΩ
ＬＤＤ部の抵抗    （１μｍ／１０μｍ）×３６ｋΩ＝３．６ｋΩ
全寄生抵抗＝（０．２０８ｋΩ＋０．０６２ｋΩ＋３．６ｋΩ）×２
＝７．７４ｋΩ
オン状態のチャネル抵抗（Ｌ／Ｗ＝２．５μｍ／１０μｍ）＝１５．５６ｋΩ
従って、オン状態の総抵抗は、
Ｒon＝７．７４ｋΩ＋１５．５６ｋΩ＝２３．３ｋΩ
となる。
【０１９０】
（８）比較例（通常構造）
最小チャンネル長が５μｍであり、Ｓ／Ｄ部のドーズ量はパンチスルーをさけるために１×１０１５ｃｍ−２である場合を考える
コンタクト抵抗    （１００μｍ２／４８μｍ２）×１．２ｋΩ＝２．５ｋΩ
Ｓ／Ｄ部の長さ    ＝コンタクト・ホール中心迄の長さ＝４．５μｍ
Ｓ／Ｄ部の抵抗    （４．５μｍ−１．０μｍ）／１０μｍ×５３０Ω
＝０．２４ｋΩ
全寄生抵抗＝（２．５ｋΩ＋０．２４ｋΩ）×２
＝５．４８ｋΩ
オン状態のチャネル抵抗（Ｌ／Ｗ＝５μｍ／１０μｍ）＝３３ｋΩ
従って、オン状態の総抵抗は、
Ｒon＝５．４８ｋΩ＋３３ｋΩ＝３８．４８ｋΩ
となる。
【０１９１】
以上のように、ＬＤＤ構造の方が全寄生抵抗は７．７４ｋΩと多少大きいが、オン状態の総抵抗は４０％も小さくすることができる。
【０１９２】
なお、本第９の実施例では、工程最高温度を１０００℃とするために、堆積温度４９５℃、堆積速度１６Å／ｍｉｎで非晶質半導体膜（ａ−Ｓｉ）を堆積した後、固相成長を施し、結晶化を進めてから熱酸化を行った。しかしながら、固相成長法はスループットが悪く製造の観点からすると非実用的である。こした理由から、固相成長を行わない場合には、熱酸化温度を１００℃程度高くすると固相成長で得られたＴＦＴと全く同一の結果が得られる。即ち、本実施例において固相成長を行わない場合には、熱酸化温度を１１００℃とすればよいわけである。プロセス温度を下げ、かつ、高速動作するＣＭＯＳ回路をＴＦＴで作る場合、非晶質膜の堆積は図１６に示すように５３０℃以下が理想的である。一般に、固相成長により得られた膜では結晶内に欠陥が多く存在するが、５３０℃以下の温度で堆積した膜を結晶化した場合、結晶化膜中の欠陥は減るからである。このことは、図１６のみならず、図４５においても、本実施例で得られた半導体膜（多結晶シリコン膜）にＢ（ボロン）等の不純物原子を注入した場合、ソース・ドレイン部のシート抵抗が比較例の２．６ｋΩ／□から５０オーム／□へと著しく低減されていることからも実証されている。Ｂ（ボロン）原子注入後、通常８００℃〜１０００℃（本実施例は１０００℃窒素雰囲気下で２０分間）の熱処理で、注入不純物原子を活性化させる（Ｂ等をＳｉの格子点に正しく配置する）。１０００℃で２０分間活性化を行うと、注入不純物原子はほぼ１００％完全に活性化される。このように比較例と本実施例とでは、不純物のドーズ量が同じで（図４５参照）、活性化率も共にほぼ１００％であるのに、図４５に示すようにソース・ドレイン抵抗の値に差が生じている。その理由は、本実施例は比較例に比べて結晶欠陥が少ないことに起因する。即ち、本実施例による半導体膜は比較例よりも結晶欠陥が少なくなる。これにより、オフ状態のリーク電流が減少したり（図１６参照）、電気伝導体（ＰＭＯＳではホール、ＮＭＯＳでは電子）の衝突時間が長くなり、結晶欠陥等により散乱される確率が小さくなり、ソース・ドレイン抵抗が小さくなるのである。このように固相成長を熱酸化前に行うか否かにかかわりなく、非晶質膜は、５３０℃以下の時に結晶欠陥が大きく低減されるのである。言うまでもなく、多結晶膜のグレインを大きくするには、堆積速度は６Å／ｍｉｎ以上が好ましく、量産性やトランジスタ特性を考慮すると、理想的には１２Å／ｍｉｎ以上であることが更に望ましい。これにより、グレインが大きくなって、移動度が上がるわけである。
【０１９３】
結局、核発生速度を遅くし、島成長を速くするとの原理を用いた製造方法のＬＤＤ型ＴＦＴによるＣＭＯＳ回路は、以下のような理由により高速動作が実現されるのである。
（Ａ）半導体膜は大面積グレインから成り（移動度が大きく）、結晶内欠陥が少ない（オフ状態のリーク電流が少なく、オフ状態からオン状態へ変わる際の急峻性に優れる）ため、オン状態でのチャネル抵抗Ｒｃｈ（ｏｎ）が減少する。
（Ｂ）上記と同じ理由で、ＬＤＤ部やソース・ドレイン部のシート抵抗が下がる。即ち、ＬＤＤ化しても寄生抵抗の増加を最小に抑えることができる。
（Ｃ）微細化してもコンタクト抵抗を低く保てる。
（Ｄ）短チャネル化が可能となる。
（Ｅ）ゲート絶縁膜を薄くできる。
（Ｆ）Ｙj（ソース・ドレインとゲート電極との重なり部）を小さくできる。
【０１９４】
上記（Ａ）〜（Ｅ）によりオン電流は増加し、上記（Ｄ）と（Ｆ）によりトランジスタ容量が低減されるのである。
【０１９５】
更に、核発生速度を遅くし、島成長を速くする原理を用いたＬＤＤ型ＴＦＴの製造方法では、製造上の各種パラメータの設定範囲を広くすることができる。第７の実施例で説明したように、ＬＤＤ部のドーズ量の範囲（特に下限値）は、トランジスタのオン・オフ比を最適化するという条件により求まる。これに対して、本第９の実施例では、図４５に示したようにシート抵抗は従来の１／５以下となるから、同じシート抵抗を得ようとした場合には、ドーズ量の下限値も１／５以下とすることができる。即ち、本第９の実施例では、ＬＤＤ部のドーズ量を２×１０１２ｃｍ−２程度まで下げられることになる。これにより、核発生速度を遅くし、島成長を速くするという原理を用いたＬＤＤ型ＴＦＴでは、ＬＤＤ部の不純物ドーズ量の好ましい範囲は２×１０１２ｃｍー２〜１×１０１４ｃｍー２となる。また、最大不純物濃度の好ましい範囲は２×１０１７ｃｍ−３〜１×１０１９ｃｍ−３となる。
【０１９６】
また、前述の第７の実施例（核発生速度を遅くし、島成長を速くするという原理を用いないＬＤＤ型ＴＦＴ）では、ＬＤＤ長の範囲は、高濃度領域からの結晶粒界に沿った増速拡散の制限により０．６μｍ〜４μｍの範囲となった。一方、核発生速度を遅くし、島成長を速くするという原理を用いた場合には、粒界が著しく少なくなるため（図４及び図５を比較参照）、増速拡散も小さくなる。従って、核発生速度を遅くし、島成長を速くするという原理を用いた場合には、結局、最小のＬＤＤ長も０．３μｍ程度まで短縮できることになる。即ち、核発生速度を遅くし、島成長を速くするという原理を用いたＬＤＤ型ＴＦＴでは、ＬＤＤ長の望ましい範囲は０．３μｍ〜４μｍとなるわけである。なお、言うまでもなく、ＬＤＤ長を短くできるということは、ＬＤＤ部に基づく寄生抵抗の値が下がることも意味する。
【０１９７】
次に、図４６のモデルを用いて、ＬＤＤ部２１６、２１８とコンタクトホール２３２、２３４との位置関係について説明する。ＬＤＤ長は前述のように、高濃度のソース・ドレイン部からの増速拡散によりＬＤＤ長が零とならない限度内で短い方が好ましい。一方、コンタクトホール２３２、２３４の位置も、ソース部２１２、ドレイン部２１４のシート抵抗を低減するため、あるいは、回路の集積度を上げるために、ゲート電極２１０に近い方が好ましい。その一方で、コンタクト抵抗を低減するために、コンタクトホール２３２、２３４は高濃度のソース・ドレイン部２１２、２１４に開穴されていることが望ましい。これらの事より、コンタクトホール２３２、２３４のゲート電極２１０に最も近い端辺２２４、２２６は、ＬＤＤ部２１６、２１８とソース・ドレイン部２１２、２１４の境界（図４６の点線で示す境界２２０、２２２）に一致しているのが理想的である。これにより、コンタクト抵抗を低減し、かつ、ソース・ドレイン部の抵抗を軽減し、素子の微細化も可能となるからである。しかしながら、現実には、マスクずれ等が生じるため、コンタクトホールの端辺２２４、２２６を境界２２０、２２２に一致させるのは非常に難しい。この場合、図４６に示すようにコンタクトホール２３２、２３４がわずかにＬＤＤ部２１６、２１８の内側に入っていてもかまわない。また、あるいは反対に、わずかにＬＤＤ部２１６、２１８の外側に位置してもかまわない。本発明者の実験によると、端辺２２４、２２６と境界２２０、２２２とがずれて、コンタクトホールの面積の２０％程度がＬＤＤ部に入っても問題が無いことが判明した。図４６の例であると、コンタクトホールの長さは６．０μｍであるので、コンタクトホールが１．２μｍだけＬＤＤ部の内部に入っても、コンタクト抵抗は大きく増加しないのである。例えば、いま、端辺２２４、２２６と境界２２０、２２２がマスクにおいて一致している場合を考える。この場合に、マスクずれ等によりソース部側においてコンタクトホール２３２がＬＤＤ部２１６の内側に１．２μｍだけ入った場合には、ドレイン部側においては、コンタクトホール２３４がＬＤＤ部２１８の外側に１．２μｍだけ出ることになる。これにより、端辺２２４からゲート電極２１０までの距離は０．８μｍとなり、端辺２２６からゲート電極２１０までの距離は３．２μｍとなる。
【０１９８】
さて、ソース側のＬＤＤ長Ｌlddsとドレイン側のＬＤＤ長Ｌldddとの和（Ｌldds＋Ｌlddd）は、ソース側のコンタクトホール端辺２２４からゲート電極２１０までの距離Ｌcontsとドレイン側のコンタクトホール端辺２２６からゲート電極２１０までの距離Ｌcontdとの和（Ｌconts＋Ｌcontd）に等しいことが理想的である。また、寄生抵抗を低減するためには、
０．８×Ｌldds≦Ｌconts≦１．２×Ｌldds
０．８×Ｌlddd≦Ｌcontd≦１．２×Ｌlddd
を満たしていることが望まれる。
【０１９９】
なお、本実施例ではＣＯＭＳ型ＴＦＴを構成するＮＭＯＳとＰＭＯＳの両者をＬＤＤ型構造で構成した。しかしながら、図４５に示すように、核発生を遅くし、島成長を速くする堆積方法で半導体膜を準備した場合、ＰＭＯＳのソース・ドレイン抵抗は、ドーズ量が１×１０１５ｃｍ−２でも５０Ω／□と比較例の２．６ｋΩ／□に対して５０分の１以下となっている。またＰＭＯＳのＬＤＤ部の抵抗も、比較例の３７５ｋΩ／□に対して１３ｋΩ／□と３０分の１程度になっている。これは前述した通り、本実施例で得られる半導体膜が大きな結晶粒から構成され、かつ結晶内欠陥が少ないからである。このように良質な半導体膜を利用する場合、少なくともＰＭＯＳ側については高濃度にアクセプターが注入されたソース・ドレイン部を省略し、ソース・ドレイン部の全領域を低濃度領域とすることができる。すなわち、ＣＭＯＳを構成するＮＭＯＳ側は図２６のＮＭＯＳと同じくＬＤＤ構造とし、ＰＭＯＳ側は図２７のＰＭＯＳのように通常のセルフ・アライン構造とし、単にソース・ドレイン領域に注入されるアクセプターのドーズ量を低濃度にするのである。トランジスタの寄生抵抗はソース・ドレイン部の抵抗とコンタクト抵抗であるが、本実施例では低濃度不純物注入でもシート抵抗は十分に低い。また、コンタクト抵抗は配線材料にアルミニウム（Ａｌ）、インジウム（Ｉｎ）、インジウム・錫酸化物（ＩＴＯ）、パラジウム（Ｐｄ）、白金（Ｐｔ）などの、半導体膜と接して接合面にＰ型薄膜半導体層を形成する導電材料を用いると、コンタクト抵抗を低く保つことが可能である。これは、かような金属粒がシリコンと共にＰ型半導体層を形成するため、ボロン（Ｂ）などが注入されているＰ型半導体のソース・ドレインと同質の電気特性を有し、良好なコンタクト特性を示すためである。結局、ＰＭＯＳのソース・ドレイン部を通常のセルフ・アライン構造で作り、その濃度を５×１０１７ｃｍ−３（ドーズ量で５×１０１２ｃｍ−２）から５×１０１９ｃｍ−３（ドーズ量で５×１０１４ｃｍ−２）とすれば、ＬＤＤ型としなくても高速動作が可能なＣＭＯＳ回路が得られるのである。ＰＭＯＳのソース・ドレイン部の最大不純物濃度はゲート長Ｌgatepによってその値を変えることが望ましい。ゲート長が４μｍ以上あればＰＭＯＳのソース・ドレイン部の最大不純物濃度は５×１０１８ｃｍ−３（ドーズ量５×１０１３ｃｍ−２）から５×１０１９ｃｍ−３（ドーズ量５×１０１４ｃｍ−２）が好ましい。ゲート長が４μｍ以下では、５×１０１７ｃｍ−３（ドーズ量５×１０１２ｃｍ−２）から５×１０１８ｃｍ−３（ドーズ量５×１０１３ｃｍ−２）が好ましい。このようにＰＭＯＳだけでもソース・ドレイン部を全域にわたり低濃度にすることは、ＰＭＯＳのＬＤＤ型ＴＦＴの作成に比べてフォト工程が一つ減り、工程が簡略化するのみならず、回路の集積化も著しく容易となるわけである。
【０２００】
１０．第１０の実施例
本実施例ではアクティブマトリクス型液晶表示装置に本発明を適用した場合について説明する。アクティブマトリクス型液晶表示装置は図４７に示すように、アクティブマトリクス部８１、データドライバ部８２、走査ドライバ部８３の３つの部分からなる。このうちアクティブマトリクス部は信号線９０と走査線９１およびその交点に設けられた画素ＴＦＴ９２、画素ＴＦＴのドレイン端に接続された液晶容量９４と保持容量９３とからなる。この画素ＴＦＴは周辺駆動回路と同様ＬＤＤ型であるから、液晶に比べて十分高いオフ抵抗を実現できクロストークの発生を防止できる。アクティブマトリクス部の液晶材料としては電界効果型の液晶であればＴＮ型に限らず様々な材料を用いることができる。たとえば比較的駆動電圧の高い高分子分散型の液晶やゲスト・ホスト型の液晶等も高耐圧のＬＤＤ型ＣＭＯＳＴＦＴ回路でなら簡単に駆動できる。
【０２０１】
データドライバ部は、シフトレジスタ８４、レベルシフタ８５、ビデオライン８７、アナログスイッチ８６とからなる。映像信号をシリアルに信号線１本ずつに書き込む場合にはシフトレジスタの段数は信号線の本数に等しくなるが、同時にｎ本の信号線に書き込む場合には信号線の本数のｎ分の１でよい。カラーフィルタを用いた液晶表示装置では、ビデオラインに印加する映像信号のカラーローテーションを無くすためにカラーフィルタの色の数の整数倍の本数のビデオラインを有することが多い。アナログスイッチ８６は非常に高速で映像信号を信号線に書き込む必要があるため、高いゲート電圧を要する。そこでレベルシフタ８５でサンプリングパルスを十分高い電圧に変換している。走査ドライバ部８３はシフトレジスタ８８とレベルシフタ８９とからなり、映像信号に同期してアクティブマトリクス部の走査線を選択する。これらの周辺駆動回路はＬＤＤ型のＣＭＯＳＴＦＴ回路で構成することで高速化できるから、駆動電圧を下げても十分な動作速度が得られる。たとえば、従来のＴＦＴを用いたシフトレジスタ回路は１０Ｖ前後の高い駆動電圧が必要であったが、本発明のＬＤＤ型ＣＭＯＳＴＦＴを用いたシフトレジスタ回路はＴＴＬレベルすなわち５Ｖの電圧でも十分な動作速度が得られる。そうすれば外部のタイミングコントローラの出力もすべてＴＴＬレベルでよくなり、回路の小型化と低消費電力化が可能となる。さらにＴＦＴを用いてコントローラまで一体形成すれば一層の小型化が可能となる。
【０２０２】
ここでは点順次アナログ方式のアクティブマトリクス型液晶表示装置の回路図を用いたが、線順次アナログ方式やデジタル方式においてもＬＤＤ型ＣＭＯＳＴＦＴ回路を適用して高速化を図ることができる。
【０２０３】
次に、具体的な画素パターンについて説明する。図４８（Ａ）、（Ｂ）はＬＤＤ型ＴＦＴを画素に用いた液晶表示装置の画素部の平面図と断面図である。一般に、液晶表示装置は明るい画面を得るためには画素の開口部を大きくとる必要があるが、解像度を上げると画素ピッチが小さくなってしまうので、いかに小さな画素パターンで大きな開口部をとるかが重要である。この例ではゲート配線１０２をそのままゲート電極として用い、しかも画素ＴＦＴは金属配線１０３の下に配置することによって画素ＴＦＴが開口面積を減少させないよう工夫してある。また、保持容量も前段のゲート配線の下に半導体薄膜１０４を延長して形成してあり、開口面積を減少させないようにしてある。さらに、金属配線１０３を第１層間絶縁膜１０５と第２層間絶縁膜１０６とでサンドイッチしてあるため、液晶を直接駆動する透明導電膜１０１がゲート配線と金属配線の双方に重なっていてもショートしない。ゲート配線１０２に高融点金属等の不透明膜を用いると、金属配線とともに遮光層の働きをするため、通常は対向基板上に形成されるブラックマトリクスが不要となり一層の高開口率化が可能となる。
【０２０４】
以上本実施例では液晶表示装置を用いて説明を行ったが、その他のフラットパネルディスプレイに本ＬＤＤ型ＣＭＯＳＴＦＴを用いることも可能である。例えば液晶以外の電気光学材料を用いてアクティブマトリクス型の表示装置を実現することができる。特にＬＤＤ型ＴＦＴ回路は高耐圧であるため駆動電圧の高い材料を駆動するのにも適している。また、アクティブマトリクス部のスイッチング回路を電気光学変換回路にすればＥＬディスプレイやプラズマディスプレイ等も実現できる。
【０２０５】
１１．第１１の実施例
本実施例ではＬＤＤ型ＴＦＴを用いたＣＭＯＳ回路の具体例について説明する。図４９（Ａ）、（Ｂ）は双方向のシフトレジスタの回路図とタイミングチャートの例である。図４９（Ａ）に示すように、このシフトレジスタは４つのクロックドゲートを組み合わせたものである。各ゲートについている矢印と記号はその記号の信号がハイレベルの時にインバータとして動作し、ローレベルの時にはハイインピーダンス状態になることを示す。このうちＲをハイレベル、Ｌをローレベルにすれば右シフトとなり、Ｒをローレベル、Ｌをハイレベルにすれば左シフトとなる。ＣＬはデータをシフトさせるタイミングを決めるクロック信号で、ＣＬの上についているバーは位相が１８０度ずれたクロック信号であることを示す。次に、図４９（Ｂ）を用いてこの回路の動作を説明する。まず、右シフトの場合には４つのゲートのうち、Ｌの記号のついたゲートは常にハイイピーダンス状態であるから、残りの３つのゲートでデータが送られる。左端のＤＲの部分に図のような波形が印加されると、同じ波形がクロックの半周期ごとに右へ送られる。この結果、ＰとＱには図のようなクロックの半周期分のパルスが出力されることになる。同様に、左シフトの場合には４つのゲートのうち、Ｒの記号のついたゲートは常にハイイピーダンス状態であるから、残りの３つのゲートでデータが送られる。右端のＤＬの部分に図のような波形が印加されると、同じ波形がクロックの半周期ごとに左へ送られる。この結果、ＰとＱには図のようなクロックの半周期分のパルスが出力されることになる。
【０２０６】
一般に、双方向シフトレジスタは単方向のシフトレジスタに対して動作速度が遅いという欠点があるが、本発明のＬＤＤ型ＣＭＯＳＴＦＴ回路を用いると双方向のシフトレジスタでも単方向並かそれ以上の動作速度が得られる。双方向のシフトレジスタを液晶表示装置に用いると、簡単に画面を左右反転させることができ、たとえばフロントプロジェクターとリアプロジェクターを同じ装置で使い分けることもできる。また、３枚の液晶表示装置にＲ，Ｇ，Ｂの光を透過させ、その光を合成して投射する液晶プロジェクターの場合には、光学系の制約から３枚の液晶表示装置のうち少なくとも１枚は反転画像を表示させる必要があるが、この双方向シフトレジスタを用いれば同一の液晶表示装置を３枚用いてシステムを構成できる。
【０２０７】
図５０（Ａ）、（Ｂ）は単方向のシフトレジスタの回路図とタイミングチャートの例である。図５０（Ａ）に示すようにこの例では、２系列のシフトレジスタを用いている。これら２つのシフトレジスタの出力をＮＯＲゲートを介してパルス幅を狭くして取り出している。図５０（Ｂ）において２つのクロック信号ＣＬ２はＣＬ１に対して９０度位相が遅れている。この回路の左端にＤ１、Ｄ２に示すような波形が印加されると、２系列のシフトレジスタはそれぞれのクロック信号の半周期ごとにその波形を右側にシフトしていく。この結果ＮＯＲゲートの出力にはＰ，Ｑに示すような波形が出力される。この回路では出力パルスの周波数をクロック周波数の４倍にすることができ非常に高速の回路となる。本発明のＬＤＤ型ＣＭＯＳＴＦＴでこの回路を構成するとＨＤＴＶ対応等の高速データドライバも実現できる。
【０２０８】
図５１（Ａ）、（Ｂ）はレベルシフタの回路図とタイミングチャートの例である。液晶表示装置ではロジック部とアクティブマトリクスを駆動する部分の電圧を変換するのに用いられる。図５１（Ａ）に示すように入力信号と入力信号の反転信号がそれぞれｎチャネルとｐチャネルの２つのＴＦＴに入力される。一方、出力部ＯＵＴ１およびＯＵＴ２はカスケード接続された２つのｐチャネルＴＦＴと、入力部のＴＦＴとの接続部から取り出される。カスケード接続された２つのｐチャネルＴＦＴは入力信号レベルより高い電源電圧ＶＤＤに接続されている。図５１（Ｂ）に示すように、ＶＣＣレベルの入力信号ＩＮが印加されると２つの出力ＯＵＴ１、ＯＵＴ２にはＶＤＤレベルの信号が出力される。この回路ではｐチャネルＴＦＴが入力側にも接続されており、ＶＤＤ側のｐチャネルＴＦＴに流れる電流を制限して誤動作を防止する。一般に、レベルシフタは低い入力電圧でも十分高速動作する必要があり、出力電圧を上げた場合のソース・ドレイン間耐圧も十分なければならないが、本発明のＬＤＤ型ＴＦＴはｐ、ｎ両チャネルともに十分な動作速度と耐圧を実現できるので、レベルシフタＴＦＴ回路の性能も大幅に向上する。
【０２０９】
図５２は線順次のアナログデータドライバの回路図の例である。アナログバッファ回路はＤＣバイアスで長期間電流を流すため、これまでＴＦＴ回路では信頼性の点から実現困難であった。しかし、ＬＤＤ型ＣＭＯＳＴＦＴは信頼性が良く、長期間電流を流し続けても特性が変化しにくいから、アナログバッファ回路を用いたドライバの実現も可能である。ビデオラインVidの映像信号はアナログラッチＡに一旦保持され、あるタイミングでラッチパルスＬＰによってアナログラッチＢへ送られる。アナログラッチＢは常にアナログバッファを駆動しているから、かなり大型の液晶表示装置の信号線にも十分な書き込みを行うことができる。
【０２１０】
図５３は２ビットのデジタルデータドライバの回路図の例である。一般にｎビットのデジタルドライバはｎ本のデジタル入力信号Ｄ１，Ｄ２．．．Ｄｎの信号をｎ組のラッチＡに書き込み、あるタイミングでｎ組のラッチＢに書き込む。ラッチＢのデータはデコーダによって２ｎ個のアナログスイッチのうちから一つを選択し、２ｎ個の駆動用電圧Ｖ１，Ｖ２．．．Ｖｎの一つの電圧を信号線に書き込む。多ビットの場合には駆動用電圧の一部は内部で補完して発生することもある。また、ドライバ回路を単純化するために、複数のフレームを用いて階調を補完するフレーム・レート・コントロール法や複数の画素で階調を補完する面積階調法などと組み合わせたり、パルス幅変調を用いてＤ／Ａ変換する場合もある。本発明のＬＤＤ型ＣＭＯＳＴＦＴ回路はこのようなデジタル回路を高速で動作させることができるため、容易に高精細のデータディスプレイ等を実現できる。
【０２１１】
これらの回路を組合せるとより複雑な回路も構成できる。たとえば表示装置の周辺駆動回路にタイミング信号を供給するタイミングコントローラ等も本発明の高速ＣＭＯＳＴＦＴ回路で構成することが可能である。また、ＬＤＤ型ＣＭＯＳＴＦＴはブレークダウンを起こす心配が無く信頼性が高いから、ＯＰアンプやデジタル・アナログ変換回路、アナログ・デジタル変換回路、メモリー回路等も構成しやすい。これによって従来周辺駆動回路のみしか内蔵できなかった表示装置に、映像信号増幅装置や信号周波数変換装置等の複雑なシステムをＴＦＴで一体形成できるようになる。
【０２１２】
１２．第１２の実施例
本実施例ではＬＤＤ型ＣＭＯＳＴＦＴを用いた表示システムについて説明する。図５４はアクティブマトリクス型液晶表示装置を用いた表示システムを示すブロック図である。コンピュータやビデオソースなどの映像信号発生回路からは映像信号とタイミング信号が同時に出力される。このうち映像信号は液晶駆動用に増幅する必要があるため専用の映像信号増幅回路が必要である。この増幅回路では必要に応じて映像信号の周波数変換やγ補正も行う。アナログ映像信号の周波数変換を行う場合にはＡ／Ｄ変換回路、メモリ回路、Ｄ／Ａ変換回路等も必要になる。一方、タイミングコントローラではデータドライバと走査ドライバを駆動するタイミング信号が作られる。このように液晶表示装置に最適な信号を与えてやることで液晶表示装置の本来の性能を発揮できる。本発明のＬＤＤ型ＣＭＯＳＴＦＴ回路を用いた液晶表示装置は高速で動作するから映像信号増幅回路で周波数をあまり低下さなくてもよい。またロジック部は低電圧駆動が可能だから、たとえばタイミングコントローラの出力レベルをすべてＴＴＬレベルにすることも可能である。さらに、映像信号増幅回路やタイミングコントローラの一部あるいは全部をＴＦＴで一体形成することも可能であるし、映像信号発生装置そのものもＴＦＴで一体形成することが可能である。このようにより複雑なシステムを高速のＴＦＴ回路で一体形成することによって従来不可能であった超小型の携帯用情報機器なども実現できるようになるし、表示システム以外へのＴＦＴ回路の応用の可能性も広がることになる。
【０２１３】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０２１４】
例えば、本発明の薄膜半導体装置は、液晶表示装置のみならず、従来単結晶ＭＯＳＦＥＴが用いられてきたようなデジタル回路、アナログ回路等に広く用いることができる。例えば、図５５には、非晶質ＴＦＴ、従来の多結晶ＴＦＴ（ＬＤＤ及び通常構造）、本実施例（ＬＤＤ及び通常構造）、単結晶ＭＯＳＦＥＴの各々について移動度と、オン電流の一例が示される。図５５から明らかなように、本実施例によれば、オン電流に関しては単結晶ＭＯＳＦＥＴとそれほど遜色のない値となっている。薄膜半導体装置は絶縁物質上に形成されるため、基板からの雑音もほとんど伝わらない。従って、単結晶ＭＯＳＦＥＴが用いられていたような高性能アナログ回路に本発明の薄膜半導体装置を使用すれば、性能を格段に高めることができる。また、集積度の点においても、短チャネル化を進めれば、図３３（Ｂ）と図３４を比較すればわかるように、本発明の薄膜半導体装置は単結晶ＭＯＳＦＥＴに劣らない。このように、本発明の薄膜半導体装置は、非常に広範囲の分野の回路に使用できるものである。
【図面の簡単な説明】
【０２１５】
【図１】図１（Ａ）〜（Ｄ）は、第１の実施例に係る薄膜半導体装置の製造工程図である。
【図２】第１の実施例によるｎチャネルＴＦＴとｐチャネルＴＦＴのトランジスタ特性を示す図である。
【図３】堆積温度と堆積速度と移動度との関係を示す特性図である。
【図４】薄膜半導体装置のシリコン膜（熱酸化後、堆積温度＝５１０℃）の結晶構造を示す電子顕微鏡（ＳＥＭ）写真である。
【図５】薄膜半導体装置のシリコン膜（熱酸化後、堆積温度＝６００℃）の結晶構造を示す電子顕微鏡（ＳＥＭ）写真である。
【図６】図６（Ａ）、（Ｂ）は、グレイン面積の分布を示す図である。
【図７】図７（Ａ）〜（Ｅ）は、本発明の原理を説明するための図である。
【図８】図８（Ａ）〜（Ｈ）も、本発明の原理を説明するための図である。
【図９】薄膜半導体装置のシリコン膜（熱酸化前、堆積温度＝５１０℃）の非晶質状態を示す電子顕微鏡（ＳＥＭ）写真である。
【図１０】薄膜半導体装置のシリコン膜（熱酸化前、堆積温度＝５１０℃）の非晶質状態を示す電子顕微鏡（ＡＦＭ）写真である。
【図１１】薄膜半導体装置のシリコン膜（熱酸化前、堆積温度＝５７０℃）の非晶質状態を示す電子顕微鏡（ＡＦＭ）写真である。
【図１２】薄膜半導体装置のシリコン膜（熱酸化後、堆積温度＝５７０℃）の結晶構造を示す電子顕微鏡（ＳＥＭ）写真である。
【図１３】薄膜半導体装置のシリコン膜（熱酸化前、堆積温度＝６００℃）の結晶構造を示す電子顕微鏡（ＳＥＭ）写真である。
【図１４】堆積温度と平均グレイン面積との関係を示す特性図である。
【図１５】図１４の特性図を決定するデータを示す図である。
【図１６】堆積温度とオフ時のリーク電流との関係を示す特性図である。
【図１７】比較例のソース・ゲート間耐圧を示す図である。
【図１８】熱酸化温度とオン電流の関係を示す特性図である。
【図１９】熱酸化温度が１１６０℃の場合の本実施例の薄膜半導体装置のＭＯＳ界面の状態を示す電子顕微鏡（ＳＥＭ）写真である。
【図２０】熱酸化温度が１０５０℃の場合の本実施例の薄膜半導体装置のＭＯＳ界面の状態を示す電子顕微鏡（ＳＥＭ）写真である。
【図２１】熱酸化温度が９００℃の場合の本実施例の薄膜半導体装置のＭＯＳ界面の状態を示す電子顕微鏡（ＳＥＭ）写真である。
【図２２】熱酸化温度が１１６０℃の場合の比較例の薄膜半導体装置のＭＯＳ界面の状態を示す電子顕微鏡（ＳＥＭ）写真である。
【図２３】熱酸化温度が１０５０℃の場合の比較例の薄膜半導体装置のＭＯＳ界面の状態を示す電子顕微鏡（ＳＥＭ）写真である。
【図２４】熱酸化温度が９００℃の場合の比較例の薄膜半導体装置のＭＯＳ界面の状態を示す電子顕微鏡（ＳＥＭ）写真である。
【図２５】図２５（Ａ）〜（Ｄ）は、本第５の実施例に係る薄膜半導体装置の製造工程図である。
【図２６】ＬＤＤ型ＴＦＴの断面図である。
【図２７】通常構造のＴＦＴの断面図である。
【図２８】ＬＤＤ型ＴＦＴ及び通常構造のＴＦＴのゲート電極長とソース・ドレイン耐圧の関係を表す特性図である。
【図２９】ＬＤＤ型ＴＦＴ及び通常構造のＴＦＴのゲート電極長とオン電流の関係を表す特性図である。
【図３０】図３０（Ａ）〜（Ｃ）は、ＣＭＯＳインバータ回路の動作を説明するための図である。
【図３１】図３１（Ａ）、（Ｂ）は、薄膜トランジスタの伝達特性を示す図である。
【図３２】シフトレジスタ回路の最高動作周波数を示す図である。
【図３３】図３３（Ａ）〜（Ｃ）は、単結晶ＭＯＳＦＥＴによりＣＭＯＳインバータ回路を構成した場合の回路図、パターン図、ウァハ断面図である。
【図３４】ＴＦＴによりＣＭＯＳインバータを構成した場合のパターン図である。
【図３５】ＬＤＤ部のドーズ量とオン電流及びオフ電流の関係を表す特性図である。
【図３６】ＬＤＤ部のドーズ量とオン・オフ比の関係を表す特性図である。
【図３７】ＬＤＤ部のドーズ量とシート抵抗の関係を表す特性図である。
【図３８】ソース・ドレイン部のドーズ量と拡散長の関係を表す特性図である。
【図３９】ソース・ドレイン部のドーズ量とコンタクト抵抗の関係を表す特性図である。
【図４０】ＬＤＤ長とオン電流及びオフ電流の関係を表す特性図である。
【図４１】ＬＤＤ長とソース・ドレイン耐圧の関係を表す特性図である。
【図４２】図４２（Ａ）〜（Ｄ）は、第８の実施例の製造方法を示す工程図である。
【図４３】第９の実施例のＬＤＤ型ＴＦＴのトランジスタ特性を示す図である。
【図４４】第９の実施例のＬＤＤ型ＴＦＴを用いたシフトレジスタ回路の最高動作周波数を示す図である。
【図４５】第９の実施例と比較例のコンタクト抵抗、ソース・ドレイン抵抗、ＬＤＤ抵抗を示す図である。
【図４６】寄生抵抗等を計算するために用いたモデルを表す図である。
【図４７】周辺駆動回路内蔵型アクティブマトリクスＬＣＤの回路図である。
【図４８】図４８（Ａ）、（Ｂ）は、アクティブマトリクスＬＣＤの画素パターン図と断面図である。
【図４９】図４９（Ａ）、（Ｂ）は、双方向シフトレジスタ回路の回路図とタイミングチャート図である。
【図５０】図５０（Ａ）、（Ｂ）は、単方向シフトレジスタ回路の回路図とタイミングチャート図である。
【図５１】図５１（Ａ）、（Ｂ）は、レベルシフタ回路の回路図とタイミングチャート図である。
【図５２】アナログ線順次データドライバの回路図である。
【図５３】デジタルデータドライバの回路図である。
【図５４】アクティブマトリクスＬＣＤを用いた表示システムのブロック図である。
【図５５】非晶質ＴＦＴ、従来の多結晶ＴＦＴ、本実施例、単結晶ＭＯＳＦＥＴの移動度とオン電流の一例を示す図である。
【図５６】図５６（Ａ）は、薄膜半導体装置の構造の一例であり、図５６（Ｂ）は、この薄膜半導体装置の等価回路図である。
【符号の説明】
【０２１６】
１  絶縁基板、２  半導体薄膜、３  ｎ−半導体薄膜、４  ｐ−半導体薄膜、
５  ゲート絶縁膜、６  ゲート電極、７  層間絶縁膜、８  金属薄膜、
９  ｎ−半導体薄膜、１０  ｐ−半導体薄膜
【図１】
2007189235.tif 000003
【図２】
2007189235.tif 000004
【図３】
2007189235.tif 000005
【図６】
2007189235.tif 000006
【図７】
2007189235.tif 000007
【図８】
2007189235.tif 000008
【図１４】
2007189235.tif 000009
【図１５】
2007189235.tif 000010
【図１６】
2007189235.tif 000011
【図１７】
2007189235.tif 000012
【図１８】
2007189235.tif 000013
【図２５】
2007189235.tif 000014
【図２６】
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【図２７】
2007189235.tif 000016
【図２８】
2007189235.tif 000017
【図２９】
2007189235.tif 000018
【図３０】
2007189235.tif 000019
【図３１】
2007189235.tif 000020
【図３２】
2007189235.tif 000021
【図３３】
2007189235.tif 000022
【図３４】
2007189235.tif 000023
【図３５】
2007189235.tif 000024
【図３６】
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【図３７】
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【図３８】
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【図３９】
2007189235.tif 000028
【図４０】
2007189235.tif 000029
【図４１】
2007189235.tif 000030
【図４２】
2007189235.tif 000031
【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
2007189235.tif 000039
【図５１】
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【図５２】
2007189235.tif 000041
【図５３】
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【図５４】
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【図５５】
2007189235.tif 000044
【図５６】
2007189235.tif 000045
【図４】
2007189235.tif 000046
【図５】
2007189235.tif 000047
【図９】
2007189235.tif 000048
【図１０】
2007189235.tif 000049
【図１１】
2007189235.tif 000050
【図１２】
2007189235.tif 000051
【図１３】
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【図１９】
2007189235.tif 000053
【図２０】
2007189235.tif 000054
【図２１】
2007189235.tif 000055
【図２２】
2007189235.tif 000056
【図２３】
2007189235.tif 000057
【図２４】
2007189235.tif 000058
【手続補正書】
【提出日】平成19年2月7日(2007.2.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜が、薄膜トランジスタのソース部及びドレイン部に配置される第１の不純物半導体膜と、薄膜トランジスタのドレイン部とチャネル部との間及びソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第２の不純物半導体膜とを含み、
ドレイン部におけるＬＤＤ長をＬldddとし、ドレイン部におけるコンタクトホールのチャネル部側の端辺からゲート電極までの距離をＬcontdとした場合に、
０．８×Ｌlddd≦Ｌcontd≦１．２×Ｌlddd
の関係にあることを特徴とする薄膜半導体装置。
【請求項２】
請求項１において、
注入される不純物がｐ型である前記第１、第２の不純物半導体膜を有するｐ型薄膜トランジスタと、注入される不純物がｎ型である前記第１、第２の不純物半導体膜を有するｎ型薄膜トランジスタとを含むことを特徴とする薄膜半導体装置。
【請求項３】
請求項２において、
前記ｐ型薄膜トランジスタのゲート電極長が前記ｎ型薄膜トランジスタのゲート電極長よりも小さいことを特徴とする薄膜半導体装置。
【請求項４】
請求項３において、
前記ｐ型薄膜トランジスタのゲート電極長及びｎ型薄膜トランジスタのゲート電極長がともに５μｍ以下であることを特徴とする薄膜半導体装置。
【請求項５】
請求項２乃至４のいずれかにおいて、
前記ｎ型薄膜トランジスタのチャネル幅が前記ｐ型薄膜トランジスタのチャネル幅よりも小さいことを特徴とする薄膜半導体装置。
【請求項６】
請求項５において、
前記ｐ型薄膜トランジスタのゲート電極長及びｎ型薄膜トランジスタのゲート電極長がともに５μｍ以下であることを特徴とする薄膜半導体装置。
【請求項７】
少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装置を用いた表示システムにおいて、
前記絶縁性物質上に形成されたアクティブマトリクス部と、前記絶縁性物質上に形成されるとともに前記薄膜半導体装置により構成されたデータドライバ部及び走査ドライバ部とを含み、
前記半導体膜が、薄膜トランジスタのソース部及びドレイン部に配置される第１の不純物半導体膜と、薄膜トランジスタのドレイン部とチャネル部との間及びソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第２の不純物半導体膜とを含み、
前記データドライバ部及び前記走査ドライバ部がＬＤＤ構造のｎ型薄膜トランジスタ及びＬＤＤ構造のｐ型薄膜トランジスタから構成されてなり、前記ＬＤＤ構造のｎ型薄膜トランジスタ及び前記ＬＤＤ構造のｐ型薄膜トランジスタのＬＤＤ長が０．６μｍ〜４μｍの範囲となることを特徴とする表示システム。
【請求項８】
請求項７において、
前記データドライバ部または前記走査ドライバ部が、クロックドゲートを用いた双方向シフトレジスタ回路を含むことを特徴とする表示システム。
【請求項９】
請求項７において、
前記データドライバ部または前記走査ドライバ部が、クロック信号の位相の異なる複数のシフトレジスタ回路を含み、前記複数のシフトレジスタの出力を入力するゲートを含むことを特徴とする表示システム。
【請求項１０】
請求項７において、
前記データドライバ部または前記走査ドライバ部が、レベルシフタ回路とシフトレジスタ回路を含み、前記シフトレジスタ回路がＴＴＬレベル以下で駆動されることを特徴とする表示システム。
【請求項１１】
請求項１０において、
前記レベルシフタ回路の入力部が、直列接続されたｐ型の薄膜トランジスタとｎ型の薄膜トランジスタとを含むことを特徴とする表示システム。
【請求項１２】
請求項７において、
前記データドライバ部が、シフトレジスタ回路と、ビデオラインと、アナログスイッチとを含み、前記シフトレジスタ回路の出力がレベルシフタ回路を介してあるいは直接に前記アナログスイッチのゲート端子に入力され、これにより点順次アナログ方式で素子駆動が行われることを特徴とする表示システム。
【請求項１３】
請求項７において、
前記データドライバ部が、ビデオラインに接続される１段目のアナログラッチと、該１段目のアナログラッチの出力が入力される２段目のアナログラッチと、該２段目のアナログラッチの出力が入力され信号線に接続されるアナログバッファとを含み、これにより線順次アナログ方式で素子駆動が行われることを特徴とする表示システム。
【請求項１４】
請求項７において、
前記データドライバ部が、ｎ本のデジタル信号入力線に接続されるｎ組の１段目のラッチと、該１段目のラッチの出力が入力されるｎ組の２段目のラッチと、該２段目のラッチの出力が入力され２ｎのアナログスイッチのゲートに接続されるデコーダとを含み、これによりデジタル方式で素子駆動が行われることを特徴とする表示システム。
【請求項１５】
請求項７において、
映像信号発生装置から出力される映像信号を増幅する映像信号増幅回路と、映像信号発生装置から出力される映像信号に同期したタイミング信号を発生するタイミングコントローラとを含み、前記データドライバ部及び前記走査ドライバ部が該タイミング信号によって駆動されることを特徴とする表示システム。
【請求項１６】
請求項１５において、
前記タイミングコントローラ及び前記データドライバ部及び前記走査ドライバ部がＴＴＬレベル以下で駆動されることを特徴とする表示システム。
【請求項１７】
請求項１５又は１６において、
前記タイミングコントローラが、前記薄膜半導体装置により構成されていることを特徴とする表示システム。
【請求項１８】
請求項１５乃至１７のいずれかにおいて、
前記映像信号増幅回路には映像信号を複数の低周波数の信号に変換する信号周波数変換回路またはγ補正回路が含まれていることを特徴とする表示システム。
【請求項１９】
請求項１５乃至１８のいずれかにおいて、
前記映像信号増幅回路が、前記薄膜半導体装置により構成されていることを特徴とする表示システム。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、非単結晶半導体膜を含む薄膜半導体装置及び該薄膜半導体装置を用いた表示システムに関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
本発明は、以上のような技術的課題を解決するためになされたものであり、その目的とするところは、新たなプロセス工程を追加することなく高速な動作が可能なＬＤＤ型の薄膜半導体装置及びこの薄膜半導体装置を用いた表示システムを提供するところにある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
また、本発明の他の目的は、薄膜半導体装置の高速化を図り、薄膜半導体装置の使用用途を広げ、従来は単結晶ＭＯＳＦＥＴを用いていたデジタル回路、アナログ回路にも使用することができる薄膜半導体装置を提供するところにある。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
また、本発明の他の目的は、簡易で効率的なプロセスで製造できるとともに良好な特性を持つ薄膜半導体装置及びこの薄膜半導体装置を用いた表示システムを提供するところにある。