(57)【要約】【課題】所定の周波数変化範囲を確保しながら、位相雑音特性を改善する。【解決手段】差動タイプの増幅器５４，５５で構成された発振部５２と、この発振部５２の出力端子５２ｂ，５２ｃに入力端子５３ａ，５３ｂがそれぞれ接続された同調部５３からなる発振回路５１において、同調部５３は、可変容量素子７４，７５とインダクタンス７２，７３からなる並列接続回路とを備え、可変容量素子７４に制御電圧を供給する制御端子５３ｃと可変容量素子７５に制御電圧を供給する制御端子５３ｄとをそれぞれ独立に設け、制御端子５３ｄに供給する制御電圧による発振周波数の変化量の方が、制御端子５３ｃに供給する制御電圧による発振周波数の変化量より小さく設定した。  これにより、所期の目的を達成することができる。【選択図】図１
2007259376.tif 000002
【特許請求の範囲】
【請求項１】
差動タイプの増幅器で構成された発振部と、この発振部の第１、第２の出力端子に第１、第２の入力端子がそれぞれ接続される同調部からなる発振回路において、前記同調部は、第１、第２の可変容量素子と第１、第２のインダクタからなる並列接続回路とを備え、前記第１の可変容量素子に第１の制御電圧を供給する第１の制御端子と、前記第２の可変容量素子に第２の制御電圧を供給する第２の制御端子とをそれぞれ独立に設け、前記第２の制御端子に供給する制御電圧による発振周波数の変化量の方が、前記第１の制御端子に供給する制御電圧による発振周波数の変化量より小さく設定した発振回路。
【請求項２】
同調部は、第１の入力端子と第２の入力端子との間に第１の可変容量素子と、コンデンサと、第２の可変容量素子とがこの順に接続された直列接続体と、前記第１、第２の入力端子とグランド間にそれぞれ第１、第２のインダクタが接続され、前記第２の可変容量素子の容量変化比は前記第１の可変容量素子の容量変化比より小さくした請求項１に記載の発振回路。
【請求項３】
同調部は、第１の入力端子と第２の入力端子との間に直列に接続された第３、第４の可変容量素子からなる第１の可変容量素子と、前記第１の入力端子と前記第２の入力端子との間に直列接続された第５、第６の可変容量素子からなる第２の可変容量素子と、前記第１、第２の入力端子とグランド間にそれぞれ接続された第１、第２のインダクタが設けられ、前記第５、第６の可変容量素子の変化比は前記第３、第４の可変容量変化比より小さくし、第１、第２の制御端子に供給される制御電圧により前記第１、第２の可変容量素子の容量値をそれぞれ独立に可変できる請求項１に記載の発振回路。
【請求項４】
同調部は、第１の入力端子から第２の入力端子に向かって第７、第８、第９、第１０の順に直列接続された可変容量素子と、前記第７、第８の可変容量素子の接続点とグランド間に接続された第１のインダクタと、前記第９、第１０の可変容量素子の接続点とグランド間に接続された第２のインダクタが設けられ、第１の制御端子に供給される制御電圧により前記第８、第９の可変容量素子の容量値を可変させ、第２の制御端子に供給される制御電圧により前記第７、第１０の可変容量素子の容量値を可変させる請求項１に記載の発振回路。
【請求項５】
同調部は、第１の入力端子から第２の入力端子に向かって第１のコンデンサと、第１１の可変容量素子と、第１２の可変容量素子と、第２のコンデンサとがこの順に直列接続された第１の可変容量素子と、前記第１の入力端子とグランド間に第１３の可変容量素子と第１のインダクタとが直列接続された第１の直列接続体と、前記第２の入力端子とグランド間に第１４の可変容量素子と第２のインダクタが直列接続された第２の直列接続体とからなり、第１の制御端子に供給される制御電圧により前記第１１、第１２の可変容量素子の容量値を可変させ、第２の制御端子に供給される制御電圧により前記第１３、第１４の可変容量素子の容量値を可変させる請求項１に記載の発振回路。
【請求項６】
請求項１に記載の発振回路と、この発振回路から出力される発振信号が一方の入力に接続されるとともに他方の入力には基準発振器が接続された位相比較器と、この位相比較器からの出力が接続されたチャージポンプ回路と、このチャージポンプ回路の出力と前記発振回路の第１の制御端子との間に接続されたスイッチと、このスイッチを制御するスイッチ制御回路と、前記第１の制御端子とグランド間及び第２の制御端子とグランド間にそれぞれ接続された第１、第２のコンデンサと、前記発振回路の発振周波数を制御する選局データが入力されるＰＬＬ制御端子とからなるＰＬＬ発振回路であって、前記スイッチを短絡することにより前記発振回路の発振周波数を高速でＰＬＬ制御し、前記スイッチを開放することにより前記発振回路の発振周波数を低速でＰＬＬ制御するＰＬＬ発振回路。
【請求項７】
スイッチに対して並列に抵抗を接続し、前記スイッチの開放状態において、前記抵抗により第１の制御端子の電圧低下を緩和することにより、発振回路の発振周波数のＰＬＬ制御を短時間に行う請求項６に記載のＰＬＬ発振回路。
【請求項８】
請求項６に記載のＰＬＬ発振回路からの発振信号が一方の入力に供給される混合器と、この混合器の他方の入力に高周波信号が入力される入力端子と、前記混合器からの出力信号が供給される復調回路とが設けられた高周波受信装置であって、受信中においては前記復調回路からの復調信号がスイッチ制御回路に供給され、前記スイッチ制御回路が前記スイッチを短絡あるいは開放することにより前記発振回路の発振周波数をＰＬＬ制御する高周波受信装置。
【請求項９】
デジタル信号を受信する復調回路からの復調信号において、ガードインターバル期間中はスイッチを短絡し、有効シンボル期間中は前記スイッチを開放する請求項８に記載の高周波受信装置。
【請求項１０】
デジタル信号を受信する復調回路からの復調信号において、受信したい番組以外のシンボル期間中はスイッチを短絡し、受信したい番組のシンボル期間中は前記スイッチを開放する請求項８に記載の高周波受信装置。
【請求項１１】
アナログ信号を受信する復調回路からの復調信号において、同期信号以外の期間中はスイッチを短絡し、同期信号の期間中は前記スイッチを開放する請求項８に記載の高周波受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路とこれを用いたＰＬＬ発振回路とこのＰＬＬ発振回路を用いた高周波受信装置に関するものである。
【背景技術】
【０００２】
図９は、従来の発振回路のブロック図である。この発振回路１は、発振部２と同調部３とから構成されている。発振部２には、電源が供給される電源端子４と、同調部が接続される出力端子５，６が設けられている。
【０００３】
発振部２は、差動タイプとして構成された増幅器７，８から構成されていた。また、同調部３は、出力端子５，６にそれぞれ接続された入力端子２２，２３と、制御電圧が供給される制御端子２４を有し、入力端子２２，２３とグランド間にそれぞれ接続されたインダクタ２６，２７と、入力端子２２から入力端子２３に向かってカソード同士が接続された可変容量素子２９，３０と、これら可変容量素子２９，３０の接続点と制御端子２４との間に接続された抵抗３１とから構成されていた。
【０００４】
以上のように構成された発振回路１において、インダクタ２６，２７と可変容量素子２９，３０によって発振周波数が決定される。この発振周波数は、制御端子２４に印加される制御電圧により可変できる。
【０００５】
なお、この出願の発明に関連する先行技術文献情報としては、例えば、特許文献１が知られている。
【特許文献１】特開平６−２９１５４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の発振回路では、一つの制御端子２４に低い制御電圧を加えることにより、必要な周波数の可変範囲を実現していた。例えば、携帯用の高周波受信装置では、低消費電力化に伴い例えば３Ｖ以下の低電圧による駆動が要求されている。この低電圧駆動でのテレビ受信用の高周波受信装置において、広い受信周波数をカバーすることが必要とされる。そのため高周波受信装置の発振回路においては、制御電圧に対する発振周波数の変化量が大きくなってしまうことになる。制御電圧に対する発振周波数の変化量が大きくなると、発振回路の位相雑音特性が劣化するという問題があった。
【０００７】
そこで本発明は、この問題を解決したものであり、所定の周波数の変化範囲を確保しながら、位相雑音特性を改善するものである。
【課題を解決するための手段】
【０００８】
この目的を達成するために、本発明の発振回路は、第１の可変容量素子に第１の制御電圧を供給する第１の制御端子と、第２の可変容量素子に第２の制御電圧を供給する第２の制御端子とをそれぞれ独立に設け、前記第２の制御端子に供給する制御電圧による発振周波数の変化量の方が、前記第１の制御端子に供給する制御電圧による発振周波数の変化量より小さく設定した。
【０００９】
これにより、所定の周波数変化範囲を確保しながら、位相雑音特性を改善することができる。
【発明の効果】
【００１０】
以上のように本発明によれば、複数個の可変容量素子を構成する第１、第２の可変容量素子と、第１の可変容量素子に第１の制御電圧を供給する第１の制御端子と、第２の可変容量素子に第２の制御電圧を供給する第２の制御端子とをそれぞれ独立に設け、前記第２の制御端子に供給する制御電圧による発振周波数の変化量の方が、前記第１の制御端子に供給する制御電圧による発振周波数の変化量より小さく設定した。
【００１１】
このように、第１の制御端子による可変範囲を大きく設定しているので、所定の周波数の変化範囲を確保できる。また、第２の制御端子による周波数の可変範囲を小さく設定しているので、位相雑音を改善することができる。
【００１２】
これにより、例えば選局開始時には、第１の制御端子により高速にＰＬＬ制御することができる。さらに、ＰＬＬ制御による選局後には、第２の制御端子のみを用いて低速にＰＬＬ制御することができるので、優れた位相雑音特性を得ることができる。
【００１３】
以上のように、所定の周波数変化範囲を確保しながら、位相雑音特性を改善できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面に基づいて説明する。実施の形態１〜５に用いる発振回路は、例えばテレビ放送のＵＨＦチャンネルを受信する高周波受信部の混合器に用いる発振回路に用いている。従って、この発振回路の発振周波数は、例えば約５３０ＭＨｚ〜８３０ＭＨｚとしている。
【００１５】
（実施の形態１）
図１（ａ）は、本発明の実施の形態１における発振回路５１の回路図である。
【００１６】
図１（ａ）において、発振回路５１は、発振部５２と、同調部５３とから構成されている。
【００１７】
発振部５２には、電源電圧が供給される電源端子５２ａと、出力端子５２ｂ、５２ｃが設けられている。この発振部５２は、差動タイプとして構成された増幅器５４，５５と、この増幅器５４，５５のエミッタとグランド間に接続された定電流源５６と、増幅器５４，５５のコレクタと電源端子５２ａの間にそれぞれ接続された抵抗５９，６０と、電源端子５２ａと増幅器５４のベース間に接続された抵抗６２と、増幅器５４のベースとグランド間に接続された抵抗６３と、電源端子５２ａと増幅器５５のベース間に接続された抵抗６４と、増幅器５５のベースとグランド間に接続された抵抗６５と、増幅器５４のベースと出力端子５２ｂとの間に接続されたコンデンサ６７と、増幅器５４のコレクタと出力端子５２ｃとの間に接続されたコンデンサ６８と、増幅器５５のベースと出力端子５２ｃとの間に接続されたコンデンサ６９と、増幅器５５のコレクタと出力端子５２ｂとの間に接続されたコンデンサ７０と、増幅器５４，５５のそれぞれのコレクタに接続された増幅器７１と、この増幅器７１の出力に接続された出力端子７１ａ、７１ｂとから構成されている。
【００１８】
同調部５３には、発振部５２の出力端子５２ｂ，５２ｃにそれぞれ接続された入力端子５３ａ，５３ｂと、制御電圧が供給される制御端子５３ｃ，５３ｄが設けられている。この同調部５３は、入力端子５３ａ，５３ｂとグランド間にそれぞれ接続されたインダクタンス７２，７３と、入力端子５３ａと入力端子５３ｂの間に直列接続された可変容量素子７４，７５と、これら可変容量素子７４，７５の間に挿入されたコンデンサ７６と、可変容量素子７４のカソードと制御端子５３ｃの間に接続された抵抗７８と、可変容量素子７５のカソードと制御端子５３ｄの間に接続された抵抗７９とから構成されている。
【００１９】
なお、可変容量素子７４のアノード側は入力端子５３ａに接続され、可変容量素子７５のアノード側は入力端子５３ｂに接続されている。
【００２０】
以上のように構成された発振回路５１の発振部５２の動作について以下、説明する。電源端子５２ａからの電圧は、抵抗５９，６０を介して増幅器５４，５５のコレクタにそれぞれ供給されている。
【００２１】
この増幅器５４のベースには、電源端子５２ａとグランド間に接続された抵抗６２，６３により分圧された電圧が供給されている。同様に、増幅器５５のベースには、電源端子５２ａとグランド間に接続された、抵抗６４，６５により分圧された電圧が供給されている。増幅器５４，５５のエミッタには定電流源５６が接続され、増幅器５４，５５のエミッタ電流は一定値とされる。このようにして、発振部５２は、増幅器５４，５５により差動タイプとして動作する。
【００２２】
そして、増幅器５４，５５のコレクタ、ベース間には、コンデンサ６７〜７０が接続され、増幅器５４，５５は互いに正帰還とされている。これにより、発振部５２は、差動タイプの発振回路として動作する。
【００２３】
さらに、増幅器５４，５５のそれぞれのコレクタからの信号は、入力および出力が平衡タイプとされた増幅器７１に入力されている。この増幅器７１からの出力信号は、出力端子７１ａ，７１ｂから差動信号として出力される。
【００２４】
図１（ｂ）は、発振部５２に接続される同調部５３の等価回路図である。図１（ｂ）で表すように、同調部５３は、インダクタンス７２および７３からなるインダクタンス成分Ｌ１と可変容量素子７４，７５およびコンデンサ７６の直列回路からなるキャパシタンス成分Ｃ０との並列共振回路である。この並列共振回路により発振周波数が決定される。
【００２５】
なお、インダクタンス７２と７３はほぼ同じインダクタ値とし、同調部５３を対称型として発振動作の安定を図っている。
【００２６】
この発振回路５１において、制御端子５３ｃの制御電圧をΔＶ１だけ変化させた場合に可変容量素子７４の容量値Ｃ１は、ΔＣ１だけ容量変化する。この可変容量素子７４の単位電圧当たりの容量変化比Ｎ１は、（数１）で表すことができる。
【００２７】
【数１】
2007259376.tif 000003
【００２８】
同様に、制御端子５３ｄの制御電圧をΔＶ１だけ変化させた場合に可変容量素子７５の
容量値Ｃ２は、ΔＣ２だけ容量変化する。この可変容量素子７５の単位電圧当たりの容量変化比Ｎ２は、（数２）で表すことができる。
【００２９】
【数２】
2007259376.tif 000004
【００３０】
この可変容量素子７５の容量変化比Ｎ２は、可変容量素子７４の容量変化比Ｎ１より小さく設定している。すなわち、同じ制御電圧ΔＶ１の変化分に対する容量変化分は、可変容量素子７５の方が、可変容量素子７４に比べて小さくなる。このため、制御端子５３ｄの制御電圧による発振周波数の変化量は、制御端子５３ｃの制御電圧による発振周波数の変化量より小さくできる。
【００３１】
図２は、制御端子５３ｃ、制御端子５３ｄの制御電圧の変化による発振周波数の変化の図である。図２において、横軸８２は制御端子５３ｃ，５３ｄの制御電圧（Ｖ）を示し、横軸８３は周波数（ＭＨｚ）を表している。特性８４は、制御端子５３ｃに印加した制御電圧に対する周波数の変化特性である。特性８５は、制御端子５３ｄに印加した制御電圧に対する周波数の変化特性である。
【００３２】
ここで、可変容量素子７５の容量変化比Ｎ２を可変容量素子７４の容量変化比Ｎ１の半分に設定した場合について説明する。この場合には、（数２）の（ΔＣ２）が、（数１）の（ΔＣ１）に対して半分となるので、制御端子５３ｄによる発振周波数の変化量は、制御端子５３ｃによる発振周波数の変化量の半分となる。
【００３３】
このため、制御端子５３ｄによる制御電圧に対する周波数の変化量は、制御端子５３ｃによる制御電圧に対する周波数の変化量のおよそ半分となる。この制御端子５３ｃ，５３ｄによる制御電圧に対する周波数の変化量は、可変容量素子７４，７５の容量変化比Ｎにより変えることが可能となる。
【００３４】
一般的に、ＰＬＬ制御された発振回路において、制御電圧に対する発振周波数の変化量を小さくすると、発振器の位相雑音を小さくできる。従って、制御電圧に対する発振周波数の変化量の小さい制御端子５３ｄを用いて周波数を変化することにより、発振回路５１の位相雑音を小さくできる。
【００３５】
また、制御端子５３ｃへの制御電圧を変化させることにより、発振回路５１の制御電圧に対する発振周波数の変化量を大きくすることができる。従って、制御端子５３ｃへの制御電圧を変化させることにより、発振回路５１の制御電圧に対する発振周波数の変化量を大きく変化させることができる。
【００３６】
従って、本実施の形態における発振回路５１を用いれば、例えば、ＰＬＬ制御による選局開始時には、周波数を大きく可変できる制御端子５３ｃを用いることにより、ＰＬＬ制御による高速操作を行って短時間に選局を完了する。この選局後の受信状態においては、ＰＬＬ制御による低速動作とし、小さな位相雑音を有する発振回路５１とできる。これにより、受信感度を上げることができる。
【００３７】
なお、ＰＬＬ制御の開始時には、制御端子５３ｃ、制御端子５３ｄの両方を同時に用いてもよい。
【００３８】
さらに、可変容量素子７５のアノード側に例えば５ｐＦのコンデンサ７５ａ（図示せず）を直列に挿入し、可変容量素子７５のアノード側とグランド間に例えば１０ＫΩの抵抗７５ｂ（図示せず）を接続してもよい。これにより、可変容量素子７５の容量変化比の寄与度をさらに小さくできるので、制御端子５３ｄの制御電圧を用いた場合の発振回路５１の位相雑音をさらに小さくできる。
【００３９】
（実施の形態２）
図３（ａ）は、本発明の実施の形態２における発振回路１５１の回路図である。実施の形態１の発振回路５１は、同調部５３に２つの可変容量素子を使用しているのに対して、本発明の実施の形態２では、同調部１５３に４つの可変容量素子を用いている点で相違する。
【００４０】
なお、図１（ａ）で使用した部品について、図３（ａ）と同じものについては同一の番号を付して説明を簡略化している。
【００４１】
図３（ａ）において、発振回路１５１は、発振部５２と、同調部１５３とから構成されている。同調部１５３には、発振部５２の出力端子５２ｂ、５２ｃにそれぞれ接続された入力端子１５３ａ，１５３ｂと、制御電圧が供給される制御端子１５３ｃ，１５３ｄが設けられている。
【００４２】
同調部１５３は、入力端子１５３ａ，１５３ｂとグランド間にそれぞれ接続されたインダクタンス１７２，１７３と、入力端子１５３ａと入力端子１５３ｂの間に直列接続された可変容量素子１７４ａ，１７４ｂと、これら可変容量素子１７４ａ，１７４ｂの接続点と制御端子１５３ｃの間に接続された抵抗１７８と、入力端子１５３ａと入力端子１５３ｂの間に直列接続された可変容量素子１７５ａ，１７５ｂと、これら可変容量素子１７５ａ，１７５ｂの接続点と制御端子１５３ｄの間に接続された抵抗１７９とから構成されている。
【００４３】
なお、入力端子１５３ａには、可変容量素子１７４ａ，１７５ａのアノード側が接続され、入力端子１５３ｂには、可変容量素子１７４ｂ，１７５ｂのアノード側が接続されている。
【００４４】
以上のように構成された発振回路１５１の動作について以下説明する。発振部５２は、差動タイプの発振回路である。この発振部５２には発振周波数が決定される同調部１５３が接続されて発振動作をする。
【００４５】
図３（ｂ）は、同調部１５３の等価回路図である。図３（ｂ）において、同調部１５３は、インダクタンス１７２および１７３の直列接続からなるインダクタンス成分Ｌ２と、可変容量素子１７４ａ，１７４ｂ，１７５ａ，１７５ｂによるキャパシタンス成分Ｃ３により形成された並列共振回路である。この並列共振回路により、発振周波数が決定される。
【００４６】
なお、インダクタンス１７２と１７３はほぼ同じインダクタ値とし、同調部１５３を対称型として発振動作の安定を図っている。
【００４７】
さらに、キャパシタンス成分Ｃ３は、可変容量素子１７４ａ，１７４ｂの直列回路によるキャパシタンス成分Ｃ４と、可変容量素子１７５ａ，１７５ｂの直列回路によるキャパシタンス成分Ｃ５とを加算したものである。
【００４８】
この同調部１５３を構成する可変容量素子１７４ａ，１７４ｂには、実施の形態１で使用した容量変化比Ｎ１，Ｎ２である可変容量素子７４，７５をそれぞれ用いている。
【００４９】
これにより、可変容量素子１７５ａ，１７５ｂの容量変化比Ｎ２は、可変容量素子１７４ａ，１７４ｂの容量変化比Ｎ１より小さく設定される。このため、同じ制御電圧の変化分に対する容量変化分は、可変容量素子１７５ａ，１７５ｂの方が、可変容量素子１７４ａ，１７４ｂに比べて小さくなる。これにより、制御端子１５３ｄの制御電圧による発振周波数の変化量の方が、制御端子１５３ｃの制御電圧による発振周波数の変化量より小さくできる。
【００５０】
図２の特性８４は、実施の形態１における制御端子５３ｃに制御電圧を印加した場合の特性である。実施の形態２においても、制御端子１５３ｃに制御電圧を印加した場合、同様の特性８４となる。また、特性８５も制御端子１５３ｄに制御電圧を印加した場合、同様の特性８５となる。
【００５１】
一般的に、ＰＬＬ制御された発振器において、制御電圧に対する周波数の変化量を小さくすると、発振器の位相雑音を小さくできる。従って、制御電圧に対する周波数の変化量の小さい制御端子１５３ｄを用いて周波数を変化することにより、発振回路１５１の位相雑音を小さくできる。
【００５２】
以上のようにして、制御端子１５３ｃへの制御電圧を変化させることにより、発振回路１５１の制御電圧に対する発振周波数の変化量を大きくすることができる。また、制御端子１５３ｄへの制御電圧を変化させることにより、発振回路１５１の制御電圧に対する発振周波数の変化量を小さくして位相雑音を小さくできる。
【００５３】
例えば、ＰＬＬ制御による選局開始時には、発振周波数を大きく可変できる制御端子１５３ｃを用いると、ＰＬＬ制御による高速動作を行って短時間に選局を完了できる。さらに、選局後の受信状態においては、制御端子１５３ｄを用いることにより、ＰＬＬ制御による低速動作として位相雑音を小さくした発振回路１５１とできる。これにより、受信感度を上げることができる。
【００５４】
また、同調部１５３において、可変容量素子１７４ａ，１７４ｂには容量変化比をＮ１とした同じ可変容量素子を用い、可変容量素子１７５ａ，１７５ｂには容量変化比をＮ２とした同じ可変容量素子を用いている。このため制御電圧値に係わらず、可変容量素子１７４ａ，１７４ｂ同士は常に同じ容量値を有し、また、可変容量素子１７５ａ，１７５ｂ同士も、常に同じ容量値を有することになる。
【００５５】
従って、入力端子１５３ａ，１５３ｂから見た同調部１５３は対称型となるので、発振回路２５１の安定した動作が可能となる。
【００５６】
（実施の形態３）
図４（ａ）は、本発明の実施の形態３における発振回路２５１の回路図である。実施の形態２の発振回路１５１では、同調部１５３の入力端子１５３ａ，１５３ｂ間にカソード同士を接続した可変容量素子の直列接続体を２個接続している。これに対して、本発明の実施の形態３では、同調部２５３の入力端子２５３ａ，２５３ｂ間にカソード同士を接続した可変容量素子２５５ａ，２５５ｂからなる直列接続体を接続し、入力端子２５３ａ，２５３ｂとこの直列接続体との間に可変容量素子２５４ａ，２５４ｂをそれぞれ挿入した点で相違する。
【００５７】
なお、図１（ａ）で使用した部品について、図４（ａ）と同じものについては同一の番号を付して説明を簡略化している。
【００５８】
図４（ａ）において、発振回路２５１は、発振部５２と、同調部２５３とから構成されている。同調部２５３には、発振部５２の出力端子５２ｂ、５２ｃにそれぞれ接続された入力端子２５３ａ，２５３ｂと、制御電圧が供給される制御端子２５３ｃ，２５３ｄが設けられている。
【００５９】
同調部２５３は、入力端子２５３ａにカソードが接続された可変容量素子２５４ａと、この可変容量素子２５４ａのアノードとグランド間に接続されたインダクタンス２６０と、入力端子２５３ｂにカソードが接続された可変容量素子２５４ｂと、この可変容量素子２５４ｂのアノードとグランド間に接続されたインダクタンス２６１と、可変容量素子２５４ａのアノードから可変容量素子２５４ｂのアノードに向かって、カソード同士が接続された可変容量素子２５５ａ，２５５ｂの直列接続体と、可変容量素子２５５ａと２５５ｂの直列接続体と、可変容量素子２５５ａと２５５ｂの接続点と制御端子２５３ｃの間に接続された抵抗２７０と、入力端子２５３ａと制御端子２５３ｄの間に接続された抵抗２７２と、入力端子２５３ｂと制御端子２５３ｄの間に接続された抵抗２７３とから構成されている。
【００６０】
以上のように構成された発振回路２５１の動作について以下説明する。発振部５２は、差動タイプの発振回路である。この発振部５２には発振周波数が決定される同調部２５３が接続されて発振動作をする。
【００６１】
図４（ｂ）は、同調部２５３の等価回路図である。図４（ｂ）において、同調部２５３は、インダクタンス２６０および２６１の直列接続からなるインダクタンス成分Ｌ３と、可変容量素子２５５ａ，２５５ｂからなる直列接続体であるキャパシタンス成分Ｃ６とから形成された並列共振回路２５６を有している。この並列共振回路２５６により、発振周波数が決定される。
【００６２】
なお、インダクタンス２６０と２６１はほぼ同じインダクタ値とし、同調部２５３を対称型として発振動作の安定を図っている。
【００６３】
この並列共振回路２５６と入力端子２５３ａ，２５３ｂとの間には、可変容量素子２５４ａ，２５４ｂがそれぞれ接続されている。これら入力端子２５３ａ，２５３ｂに接続される発振部５２側のキャパシタンス成分は、コンデンサ６７〜７０により疎結合とされている。このため、可変容量素子２５４ａ，２５４ｂを可変した場合の発振周波数に対する影響度を小さくできる。
【００６４】
ここで、可変容量素子２５５ａ，２５５ｂには、制御電圧による容量変化比をＮ１とした同じ可変容量素子を用い、可変容量素子２５４ａ，２５４ｂには、制御電圧による容量変化比をＮ２とした同じ可変容量素子を用いている。この可変容量素子２５４ａ，２５４ｂの容量変化比Ｎ２は、可変容量素子２５５ａ，２５５ｂの容量変化比Ｎ１より小さく設定している。
【００６５】
これにより、同じ制御電圧変化に対する容量変化分は、可変容量素子２５４ａ，２５４ｂの方が、可変容量素子２５５ａ，２５５ｂに比べて小さくなる。このため、制御端子２５３ｄの制御電圧による発振周波数の変化量の方が、制御端子２５３ｃの制御電圧による発振周波数の変化量より小さくできる。
【００６６】
図２の特性８４は、実施の形態１における制御端子５３ｃに制御電圧を印加した場合の特性である。実施の形態３においても、制御端子２５３ｃに制御電圧を印加した場合、同様の特性８４となる。また、特性８５も制御端子２５３ｄに制御電圧を印加した場合、同様の特性８５となる。
【００６７】
一般的に、ＰＬＬ制御された発振回路において、制御電圧に対する発振周波数の変化量を小さくすると、発振器の位相雑音を小さくできる。従って、発振周波数の変化量の小さい制御端子２５３ｄを用いて周波数を変化することにより、発振回路２５１の位相雑音を小さくできる。
【００６８】
また、制御端子２５３ｃへの制御電圧を変化させることにより、発振回路２５１の制御電圧に対する発振周波数の変化量を大きくすることができる。
【００６９】
例えば、ＰＬＬ制御による選局開始時には、発振周波数を大きく可変できる制御端子２５３ｃを用いることにより、ＰＬＬ制御による高速動作を行って短時間に選局を完了できる。選局後の受信状態においては、ＰＬＬ制御による低速動作とし、小さな位相雑音を有する発振回路２５１とできる。これにより、受信感度を向上させることができる。
【００７０】
また、同調部２５３には、制御電圧による容量変化比をＮ１とした同じ可変容量素子２５５ａ，２５５ｂを用い、可変容量素子２５４ａ，２５４ｂには、制御電圧による容量変化比をＮ２とした同じ可変容量素子を用いている。これにより、可変容量素子２５５ａ，２５５ｂ同士は常に同じ値で変化するキャパシタンス成分Ｃ６を有し、また、可変容量素子２５４ａ，２５４ｂ同士も、常に同じ値で変化するキャパシタンス成分Ｃ７を有することになる。従って、入力端子２５３ａ，２５３ｂから見た同調部２５３は対称型となるので、発振回路２５１の安定した動作が可能となる。
【００７１】
（実施の形態４）
図５（ａ）は、本発明の実施の形態４における発振回路３５１の回路図である。実施の形態１の発振回路５１では、同調部５３に２つの可変容量素子を使用しているのに対して、本実施の形態では、入力端子３５３ａとインダクタンス３６０の間に可変容量素子３５４ａを挿入し、入力端子３５３ｂとインダクタンス３６１との間に可変容量素子３５４ｂを挿入している。
【００７２】
なお、図１（ａ）で使用した部品について、図５（ａ）と同じものについては同一の番号を付して説明を簡略化している。
【００７３】
図５（ａ）において、発振回路３５１は、発振部５２と、同調部３５３とから構成されている。同調部３５３には、発振部５２の出力端子５２ｂ、５２ｃにそれぞれ接続された入力端子３５３ａ，３５３ｂと、制御電圧が供給される制御端子３５３ｃ，３５３ｄが設けられている。
【００７４】
同調部３５３は、入力端子３５３ａにカソードが接続された可変容量素子３５４ａと、この可変容量素子３５４ａのアノードとグランド間に接続されたインダクタンス３６０と、入力端子３５３ｂにカソードが接続された可変容量素子３５４ｂと、この可変容量素子３５４ｂのアノードとグランド間に接続されたインダクタンス３６１と、入力端子３５３ａに一方が接続されたコンデンサ３６３と、このコンデンサ３６３の他方にアノードが接続された可変容量素子３６４ａと、この可変容量素子３６４ａにカソード同士が接続された可変容量素子３６４ａ，３６４ｂと、この可変容量素子３６４ｂのアノードと入力端子３５３ｂとの間に接続されたコンデンサ３６６と、可変容量素子３６４ａと３６４ｂの接続点と制御端子３５３ｃの間に接続された抵抗３７０と、入力端子３５３ａと制御端子３５３ｄの間に接続された抵抗３７２と、入力端子３５３ｂと制御端子３５３ｄの間に接続された抵抗３７３とから構成されている。
【００７５】
以上のように構成された発振回路３５１の動作について以下説明する。発振部５２は、差動タイプの発振回路である。この発振部５２には発振周波数が決定される同調部３５３が接続されて発振動作を行う。
【００７６】
図５（ｂ）は、同調部３５３の等価回路図である。図５（ｂ）において、同調部３５３は、インダクタンス３６０，３６１、可変容量素子３５４ａ，３５４ｂからなる直列接続体３７５と、コンデンサ３６３，３６６、可変容量素子３６４ａ，３６４ｂからなる直列接続体３７６のキャパシタンス成分Ｃ７とから並列共振回路が形成されている。
【００７７】
この直列接続体３７５では、インダクタンス３６０，３６１の直列接続によるインダクタンス成分Ｌ４に対して、可変容量素子３５４ａと３５４ｂからなる直列接続によるキャパシタンス成分Ｃ８が直列接続されている。これらインダクタンス成分Ｌ４とキャパシタンス成分Ｃ８により直列共振周波数ｆ１が発生する。この直列共振周波数ｆ１より高い周波数域では、直列接続体３７５はインダクタンス成分となる。この直列接続体３７５のインダクタンス成分と直列接続体３７６のキャパシタンス成分Ｃ７とで並列共振回路が形成される。この並列共振回路により、発振周波数が決定される。
【００７８】
なお、インダクタンス３６０と３６１はほぼ同じインダクタ値とし、同調部３５３を対称型として発振動作の安定を図っている。
【００７９】
ここで、可変容量素子３６４ａ，３６４ｂには共に、制御電圧による容量変化比をＮ１とした同じ可変容量素子を用い、可変容量素子３５４ａ，３５４ｂには共に、制御電圧による容量変化比をＮ２とした同じ可変容量素子を用いている。
【００８０】
この可変容量素子３５４ａ，３５４ｂの容量変化比Ｎ２は、可変容量素子３６４ａ，３６４ｂの容量変化比Ｎ１より小さく設定している。
【００８１】
これにより、同じ制御電圧の変化に対して、可変容量素子３５４ａ，３５４ｂの容量変化分の方が、可変容量素子３６４ａ，３６４ｂの容量変化分に比べて小さくなる。このため、制御端子３５３ｄの制御電圧による発振周波数の変化量の方が、制御端子３５３ｃの制御電圧による発振周波数の変化量より小さくできる。
【００８２】
図２の特性８４は、実施の形態１における制御端子５３ｃに制御電圧を印加した場合の特性である。実施の形態４においても、制御端子３５３ｃに制御電圧を印加した場合、同様の特性８４となる。また、特性８５も制御端子３５３ｄに制御電圧を印加した場合、同様の特性８５となる。
【００８３】
一般的に、ＰＬＬ制御された発振回路において、制御電圧に対する発振周波数の変化量を小さくすると、発振器の位相雑音を小さくできる。従って、制御電圧による発振周波数の変化量の小さい制御端子３５３ｄを用いて周波数を変化することにより、発振回路３５１の位相雑音を小さくできる。
【００８４】
また、制御端子３５３ｃへの制御電圧を変化させることにより、発振回路３５１の制御電圧に対する発振周波数の変化量を大きくすることができる。従って、例えば、ＰＬＬ制御による選局開始時には、周波数を大きく可変できる制御端子３５３ｃを用いることにより、ＰＬＬ制御による高速動作を行って短時間に選局を完了できる。選局後の受信状態においては、ＰＬＬ制御による低速動作とし、小さな位相雑音を有する発振回路３５１とできる。これにより、受信感度を上げることができる。
【００８５】
また、同調部３５３において、可変容量素子３６４ａ，３６４ｂには制御電圧による容量変化比をＮ１とした同じ可変容量素子を用い、可変容量素子３５４ａ，３５４ｂには、制御電圧による容量変化比をＮ２とした同じ可変容量素子を用いている。
【００８６】
このため制御電圧値に係わらず、可変容量素子３６４ａ，３６４ｂ同士は常に同じ容量値を有し、また、可変容量素子３５４ａ，３５４ｂ同士も、常に同じ容量値を有することになる。従って、入力端子３５３ａ，３５３ｂから見た同調部３５３は対称型となるので、発振回路３５１の安定した動作が可能となる。
【００８７】
なお、可変容量素子３５４ａ，３５４ｂの容量変化比Ｎ２は、可変容量素子３６４ａ，３６４ｂの容量変化比Ｎ１より小さくした場合について説明したが、容量変化比Ｎ２を容量変化比Ｎ１と同じとしてもよい。この場合には、同じ容量変化比Ｎ１を有する可変容量素子の使用が可能となるので、部品としての管理が容易となる。
【００８８】
（実施の形態５）
図６は、実施の形態５における高周波受信装置のブロック図である。すなわち、実施の形態５における高周波受信装置は、実施の形態１〜４のそれぞれ発振回路５１，１５１，２５１，３５１のうちのいずれか一つを用いたＰＬＬ発振回路４００および高周波受信装置４０１のブロック図である。受信信号は、例えばＩＳＤＢ−Ｔのデジタル信号の場合について説明する。
【００８９】
なお、図６で使用した部品について、図１と同じものについては同一の番号を付して説明を簡略化している。
【００９０】
図６において、高周波受信装置４０１は、ＰＬＬ発振回路４００と高周波受信部４０２とから構成されている。高周波受信部４０２は、アンテナ４０４に接続されたアンテナ端子４０５と、このアンテナ端子４０５に接続されたフィルタ４０６と、このフィルタ４０６の出力が接続された増幅器４０８と、この増幅器４０８の出力が一方の入力に接続された混合器４０９と、この混合器４０９の出力が接続されたフィルタ４１０と、このフィルタ４１０の出力が接続された増幅器４１２と、この増幅器４１２の出力が接続された復調回路４１４と、この復調回路４１４の出力４１５からの復調信号が供給される出力端子４１６とから構成されている。
【００９１】
また、ＰＬＬ発振回路４００は、発振回路５１の出力端子７１ａ，７１ｂの少なくとも一方が入力４１８ａに接続されプログラマブルデバイダ４１８と、基準発振器４１９と、この基準発振器４１９の出力周波数を分周可能な分周器４２０と、この分周器４２０の出力が一方の入力に接続されるとともに他方の入力にはプログラマブルデバイダ４１８の出力が接続された位相比較器４２２と、この位相比較器４２２の一方の出力に接続されたチャージポンプ４２４と、このチャージポンプ４２４の出力が入力４２６ａに接続されたＰＬＬ選択回路４２６と、このＰＬＬ選択回路４２６の出力４２６ｂ，４２６ｃが制御端子５３ｃ、制御端子５３ｄにそれぞれ接続された発振回路５１と、ＰＬＬ選択回路４２６の入力４２６ｄを介してスイッチ４３０に制御信号を供給するスイッチ制御回路４２８とから構成されている。
【００９２】
さらに、発振回路５１の出力端子７１ａ、７１ｂは、混合器４０９の他方の入力に接続される。また、スイッチ制御回路４２８の一方の入力には、位相比較器４２２の他方の出力から供給されるロックディテクタ信号が供給され、他方の入力には、復調回路４１４の出力４１５から出力される復調信号が供給されている。
【００９３】
また、ＰＬＬ選択回路４２６は、入力４２６ａと出力４２６ｂとの間に接続されたスイッチ４３０と、入力４２６ａとグランド間に接続された抵抗４３２とコンデンサ４３４からなる直列接続体４３６と、出力４２６ｂとグランド間に接続されたコンデンサ４３７と、出力４２６ｃとグランド間に接続されたコンデンサ４３８とから構成され、入力４２６ａと出力４２６ｃとは直接接続されている。
【００９４】
そして、ＰＬＬ発振回路４００を制御するための選局データが、選局制御回路４４０から供給されている。この選局制御回路４４０からの制御信号により、分周器４２０、プログラマブルデバイダ４１８、チャージポンプ４２４、スイッチ制御回路４２８が制御される。
【００９５】
以上のように構成された高周波受信装置４０１の動作について説明する。アンテナ４０４に入力されたＵＨＦテレビ放送信号（高周波信号）は、フィルタ４０６にて妨害信号が除去され、さらに増幅器４０８により利得制御される。この増幅器４０８の出力信号と発振回路５１の出力信号とが混合器４０９に入力される。この混合器４０９からの周波数変換された出力信号は、フィルタ４１０によって不要成分が除去され、増幅器４１２によって利得制御される。この増幅器４１２の出力信号は、復調回路４１４に入力される。この復調回路４１４により信号処理された復調信号は、出力端子４１６から出力される。
【００９６】
次に、ＰＬＬ発振回路４００の動作を説明する。発振回路５１の出力端子７１ｂからの出力信号は、プログラマブルデバイダ４１８により分周される。また、基準発振器４１９からの出力は、分周器４２０により分周される。これらプログラマブルデバイダ４１８による分周周波数と分周器４２０からの分周周波数とが位相比較器４２２で比較される。この位相比較器４２２の出力信号は、チャージポンプ４２４に供給される。さらに、チャージポンプ４２４の出力は、ＰＬＬ選択回路４２６を介して制御端子５３ｃ，５３ｄに供給されて、発振回路５１の発振周波数が制御される。
【００９７】
例えば、ＰＬＬ選択回路４２６のスイッチ４３０が短絡状態の場合には、制御端子５３ｃと制御端子５３ｄには、抵抗４３２とコンデンサ４３４からなる直列接続体４３６とコンデンサ４３７及び４３８からなるローパスフィルタで平滑化された出力が供給される。
【００９８】
一方、ＰＬＬ選択回路４２６のスイッチ４３０が開放状態の場合には、制御端子５３ｃには、コンデンサ４３７だけが接続されている。制御端子５３ｄには、直列接続体４３６とコンデンサ４３８からなるローパスフィルタで平滑化された出力が供給される。
【００９９】
図７は、日本のデジタル放送信号であるＩＳＤＢ−Ｔを受信し、このデジタル復調信号に基づいて、スイッチ４３０の制御による制御端子５３ｃ、５３ｄの制御電圧のタイミングチャートである。
【０１００】
復調信号５４９は、時間５４８とともに復調回路４１４から出力される復調信号である。動作５５０は、スイッチ４３０の動作状態を示しており、下線部を開放とし、上線部を短絡としている。制御電圧５５２、５５４は、それぞれ制御端子５３ｃ、５３ｄの制御電圧である。
【０１０１】
図７において、復調信号５４９は、選局前のノイズ信号５４９ａ、有効シンボル５４９ｂ（有効シンボルＡ）、有効シンボル５４９ｃ（有効シンボルＢ）、有効シンボル５４９ｄ（有効シンボルＣ）と、これら有効シンボル５４９ｂ、５４９ｃ、５４９ｄの間にそれぞれ設けられたガードインターバル５４９ｅとから構成されている。
【０１０２】
この有効シンボル５４９ｃ、５４９ｄの期間（ＭＯＤＥＩでは２５２μｓｅｃ）を有効
シンボル長５４９ｆとし、ガードインターバル５４９ｅの期間（１／４として６３μｓｅｃ）をガードインターバル期間５４９ｇとしている。これら有効シンボル長５４９ｆとガードインターバル期間５４９ｇを加えてシンボル長５４９ｈとしている。
【０１０３】
スイッチ４３０は、動作５５０に示すようにスイッチ制御回路４２８により制御される。例えば、時間５５０ａで選局が開始され、時間５５０ｂにおいて選局動作が完了した場合を説明する。この時間５５０ａ〜５５０ｂでは、スイッチ４３０は動作５５０ｃで示すように短絡状態となる。
【０１０４】
この動作５５０ｃの短絡状態においては、発振回路５１の発振周波数は、制御端子５３ｃ、５３ｄの制御電圧によりＰＬＬ制御される。この場合、制御端子５３ｃの制御電圧５５２による発振周波数の変化量の方が、制御端子５３ｄの制御電圧５５４による発振周波数の変化量より大きい。このため、制御端子５３ｃの制御電圧５５２によるＰＬＬ制御が支配的となるので、短時間での選局が可能となる。
【０１０５】
この選局動作により、制御端子５３ｃの制御電圧５５２は、制御電圧５５２ａに示すように、電圧０Ｖから所定の電圧５５２ｂとなって選局が完了する。同様に、制御端子５３ｄの制御端子５５４は、制御端子５５４ａに示すように、電圧０Ｖから所定の電圧５５２ｂとなる。これにより、復調信号５４９は、選局完了前のノイズ信号５４９ａから有効シンボル５４９ｂとなる。
【０１０６】
選局が完了すると、位相比較器４２２から出力されるロックディテクタ信号が、スイッチ制御回路４２８に入力される。このスイッチ制御回路４２８により、スイッチ４３０は動作５５０ｄに示すように開放状態とされる。
【０１０７】
この動作５５０ｄの開放状態においては、制御端子５３ｃの制御電圧５５２は、制御電圧５５２ｃ、５５２ｅに示すように、コンデンサ４３７の電荷が放電するので、徐々に電圧が小さくなる。この制御電圧５５２の制御電圧の低下により発振周波数は小さくなる。これを補うために、制御電圧５５４は、制御電圧５５４ｃ、５５４ｅに示すように電圧が大きくなる。このように、発振回路５１は、発振周波数の変化量が小さい制御端子５３ｄによりＰＬＬ制御されるので、位相雑音が良好となる。
【０１０８】
さらに、ガードインターバル期間５４９ｇでは、スイッチ制御回路４２８により、スイッチ４３０は、動作５５０ｅで示すように短絡状態とされる。これにより、発振回路５１の発振周波数は、制御端子５３ｃ、５３ｄによってＰＬＬ制御される。
【０１０９】
これにより、制御電圧５５２ｄに示すように、小さくなった制御電圧５５２ｄを所定の電圧５５２ｂとできる。そして、制御電圧５５４ｄに示すように、所定の電圧５５２ｂとできる。
【０１１０】
この場合、発振周波数の変化量が大きい制御端子５３ｃによるＰＬＬ制御が支配的となるので、短期間での選局動作が可能となる。しかし、ガードインターバル期間５４９ｇ内であるので、位相雑音が大きくても受信状態には影響がない。
【０１１１】
そして、ガードインターバル期間５４９ｇの終了時には、スイッチ４３０を動作５５０ｆで示すように開放状態とする。これにより、制御端子５３ｃの制御電圧５５２は、制御電圧５５２ｅに示すように、時間経過とともに電圧が低下していく。この制御電圧５５２ｅの電圧低下により発振周波数は小さくなる。これを補うために、制御端子５３ｄの制御電圧５５４は、制御電圧５５４ｅに示すように時間経過とともに電圧が上昇する。
【０１１２】
このようにして、有効シンボル５４９ｂ、５４９ｃ、５４９ｄが出力されている期間では、スイッチ４３０を開放状態とすることにより、発振回路５１の発振周波数は制御端子５３ｄによりＰＬＬ制御される。この制御端子５３ｄによる発振周波数の変化量は小さく設定しているので、発振回路５１の位相雑音を小さくできる。一方、制御端子５３ｃには、チャージポンプ４２４の出力が接続されず、コンデンサ４３７に充電された電圧が印加されるのみであり、位相雑音は抑圧される。
【０１１３】
以上のように、高周波受信装置４０１を用いて高周波信号を受信する場合には、復調回路４１４からの復調信号５４９に基づいて、発振回路５１の発振周波数のＰＬＬ制御が行われる。
【０１１４】
この発振回路５１では、制御端子５３ｃによる発振周波数の可変範囲を大きく設定し、制御端子５３ｄによる発振周波数の可変範囲を小さく設定している。従って、期間５５０ａ〜５５０ｂで示す選局時あるいはガードインターバル期間５４９ｇの時には、発振回路５１の制御端子５３ｃ、制御端子５３ｄを用いるのでＰＬＬ制御による高速動作が行われる。
【０１１５】
また、有効シンボル５４９ｂ、５４９ｃ、５４９ｄを受信時には、発振回路５１の制御端子５３ｄのみを用いるので、ＰＬＬ制御による低速動作が行われる。これにより、混合器４０９に入力される発振信号の位相雑音を小さくできるので、受信感度の優れた高周波受信装置４０１が実現できる。
【０１１６】
なお、スイッチ４３０に並列に抵抗４３０ａ（図示せず）を接続してもよい。この場合には、スイッチ４３０を開放としたときに抵抗４３０ａが接続されることになる。この抵抗４３０ａの抵抗値を選ぶことにより、制御電圧５５２ｄが時間経過とともに電圧低下していくのを小さくできる。従って、ガードインターバル期間５４９ｇまたは同期信号の期間が短い場合であっても、短時間でのＰＬＬ制御が可能となる。
【０１１７】
さらに、ＩＳＤＢ−Ｔのデジタル信号を受信する場合について説明したが、アナログ信号を受信する場合においても同様である。すなわち、デジタル信号でのガードインターバル期間５４９ｇの代わりにアナログ信号の同期信号の期間を用いればよい。
【０１１８】
（実施の形態６）
図８は、欧州のデジタル放送信号であるＤＶＢ−Ｈを受信し、このデジタル復調信号に基づいて、スイッチ４３０の制御による制御端子５３ｃ，５３ｄの制御電圧のタイミングチャートである。
【０１１９】
実施の形態５では、ＩＳＤＢ−Ｔを受信する場合について説明したが、本実施の形態であるＤＶＢ−Ｈを高周波受信装置４０１で受信する場合においても同様である。
【０１２０】
図８において、復調信号６４９は、時間６４８とともに復調回路４１４から出力される復調信号である。動作６５１は、スイッチ４３０の動作状態を示しており、下線部を開放とし、上線部を短絡としている。制御電圧６５２、６５４はそれぞれ制御端子５３ｃ、５３ｄの制御電圧である。
【０１２１】
復調信号６４９のフレームは、フレーム同期用シンボル６４９ａと、送信シンボル６４９ｂとから構成されている。この送信シンボル６４９ｂはシンボル６４９ｃ（シンボルＡ−１）、シンボル６４９ｄ（シンボルＢ−１）、シンボル６４９ｅ（シンボルＣ−１）、シンボル６４９ｆ（シンボルＤ−１）等からなるグループ１と、シンボル６４９ｇ（シンボルＡ−２）、シンボル６４９ｈ（シンボルＢ−２）、シンボル６４９ｉ（シンボルＣ−２）、シンボル６４９ｊ（シンボルＤ−２）からなるグループ２と、シンボル６４９ｋ（シンボルＡ−４）、シンボル６４９ｌ（シンボルＢ−４）、シンボル６４９ｍ（シンボルＣ−４）、シンボル６４９ｈ（シンボルＤ−４）等からなるグループ３等の複数個のシンボルから構成されている。これら複数個のシンボル６４９ｃからシンボル６４９ｈは、有効シンボルとガードインターバルとからそれぞれ構成されている。
【０１２２】
また、これらシンボル６４９ｃの期間６５０ａは、例えば０．５ｍｓｅｃとしている。同様に、シンボル６４９ｄから６４９ｎのそれぞれの期間も、例えば０．５ｍｓｅｃとしている。
【０１２３】
このように構成された送信シンボル６４９ｂにおいて、シンボル６４９ｃ、シンボル６４９ｇ、シンボル６４９ｋによち番組Ａが放送されている。同様に、シンボル６４９ｄ、シンボル６４９ｈ、シンボル６４９ｌにより番組Ｂが放送され、シンボル６４９ｅ、シンボル６４９ｉ、シンボル６４９ｍにより番組Ｃ等が放送されている。このシンボル６４９ｃの開始からシンボル６４９ｇの開始までの期間６５０ｂは、例えば５ｍｓｅｃとしている。
【０１２４】
このようにして、番組毎に各シンボルが時分割に送られてくる。このため、例えば番組Ａを受信したい場合には、シンボル６４９ｃ、シンボル６４９ｇ、シンボル６４９ｋを選択すればよいことになる。従って、選局開始時あるいは番組Ａ以外のシンボル期間中は、第１の制御端子により高速にＰＬＬ制御し、番組Ａのシンボル期間中は、第２の制御端子のみを用いて低速にＰＬＬ制御すればよい。
【０１２５】
以下、ＰＬＬ発振回路４００の発振周波数をＰＬＬ制御する方法について説明する。動作６５１は、スイッチ４３０の動作状態を示している。制御電圧６５２、６５４は制御端子５３ｃ、５３ｄの電圧変化である。
【０１２６】
最初に、選局時には、動作６５１ａによりスイッチ４３０が短絡状態とされる。これにより、発振回路５１の発振周波数は、制御端子５３ｃ、５３ｄの制御電圧によりＰＬＬ制御される。この場合、制御端子５３ｃの制御電圧６５２による発振周波数の変化量の方が、制御端子５３ｄの制御電圧６５４による発振周波数の変化量より大きい。このため、制御端子５３ｃの制御電圧６５２によるＰＬＬ制御が支配的となるので、短時間での選局が可能となる。これにより、制御電圧６５２、６５４は、ともに電圧６５２ａとされる。
【０１２７】
次に、番組Ａを受信する場合には、動作６５１ｂ〜６５１ｄで示すようにスイッチ４３０が開放状態とされる。これにより、制御端子５３ｃの制御電圧６５２は、制御電圧６５２ｂ、６５２ｃ、６５２ｄに示すように、コンデンサ４３７の電荷が放電するので、徐々に電圧が小さくなる。この制御電圧６５２ｂ、６５２ｃ、６５２ｄの制御電圧の低下により発振周波数は小さくなる。これを補うために、制御電圧６５４は、電圧６５４ｂ、６５４ｃ、６５４ｄに示すように電圧が大きくなって発振周波数がＰＬＬ制御される。このように、発振回路５１は、発振周波数の変化量が小さい制御端子５３ｄによりＰＬＬ制御されるので、位相雑音が良好となる。
【０１２８】
さらに、番組Ａを受信終了時には、動作６５１ｅ〜６５１ｇによりスイッチ４３０が短絡状態とされる。これにより、発振回路５１の発振周波数は、制御端子５３ｃ、５３ｄによってＰＬＬ制御される。このため、動作６５２ｅ〜６５２ｇに示すように、小さくなった制御電圧を所定の電圧６５２ａとできる。同様に、動作６５４ｅから６５４ｇに示すように、大きくなった電圧を所定の電圧６５２ａとできる。
【０１２９】
この場合、発振周波数の変化量が大きい制御端子５３ｃによるＰＬＬ制御が支配的となるので、短時間での選局動作が可能となる。しかし、番組Ａ受信時でないので、位相雑音が大きくても受信状態には影響がない。
【０１３０】
以上のように、高周波受信装置４０１を用いて高周波信号を受信する場合には、復調回路４１４からの復調信号６４９に基づいて、発振回路５１の発振周波数のＰＬＬ制御を行うことができる。
【０１３１】
この発振回路５１では、制御端子５３ｃによる発振周波数の可変範囲を大きく設定し、制御端子５３ｄによる発振周波数の可変範囲を小さく設定している。従って、選局時あるいは受信したい番組以外のシンボル期間には、発振回路５１の制御端子５３ｃ、制御端子５３ｄを用いるので、ＰＬＬ制御による高速動作が行われる。
【０１３２】
これに対して、受信したい番組のシンボル期間では、発振回路５１の制御端子５３ｄのみを用いるので、ＰＬＬ制御による低速動作が行われる。これにより、混合器４０９に入力される発振信号の位相雑音を小さくできるので、受信感度の優れた高周波受信装置４０１が実現できる。
【０１３３】
この場合、受信したい番組のシンボル期間だけでなく、フレーム同期シンボル６４９ａの期間においても、発振回路５１の制御端子５３ｄのみを用いてもよい。
【０１３４】
なお、ＤＶＢ−Ｈのデジタル信号を受信する場合について説明したが、例えば番組が時分割で送信されるＤＡＢ（デジタルオーディオ放送）の信号を受信する場合においても同様である。
【０１３５】
さらに、通信機器の高周波受信部に対して、実施の形態１から６で説明した発振回路、ＰＬＬ発振回路あるいは高周波受信装置を用いることができる。
【産業上の利用可能性】
【０１３６】
本発明の発振回路は、所定の周波数変化範囲を確保しながら、優れた位相雑音特性を有するものである。従って、高周波受信装置等の発振回路に適用することができる。
【図面の簡単な説明】
【０１３７】
【図１】（ａ）は、本発明の実施の形態１における発振回路のブロック図、（ｂ）は、同、発振回路の等価回路図
【図２】制御端子の制御電圧の変化に対する周波数変化の特性図
【図３】（ａ）は、本発明の実施の形態２における発振回路のブロック図、（ｂ）は、同、発振回路の等価回路図
【図４】（ａ）は、本発明の実施の形態３における発振回路のブロック図、（ｂ）は、同、発振回路の等価回路図
【図５】（ａ）は、本発明の実施の形態４における発振回路のブロック図、（ｂ）は、同、発振回路の等価回路図
【図６】本発明の実施の形態５における高周波受信装置のブロック図
【図７】同、スイッチの動作と制御電圧のタイミングチャート
【図８】同、スイッチの動作と制御電圧のタイミングチャート
【図９】従来の発振回路のブロック図
【符号の説明】
【０１３８】
５１  発振回路
５２  発振部
５２ｂ  出力端子
５２ｃ  出力端子
５３  同調部
５３ａ  入力端子
５３ｂ  入力端子
５３ｃ  制御端子
５３ｄ  制御端子
５４  増幅器
５５  増幅器
７２  インダクタ
７３  インダクタ
７４  可変容量素子
７５  可変容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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