(57)【要約】【課題】遅延セル及びこれを備える遅延ライン回路を提供する。【解決手段】遅延ライン回路は、直列に連結される複数の遅延セルを備える。前記遅延セルの各々は、第1ないし第3ロジックゲートを備える。第1ロジックゲートは、選択信号に応答して、入力信号に基づいた信号を発生させる。第2ロジックゲートは、選択信号に応答して入力信号に基づいた信号を発生させる。第3ロジックゲートは、リターン信号または第2ロジックゲートの出力信号に基づいた信号を発生させる。第1ないし第3ロジックゲートは、各々NANDゲートあるいはNORゲートであり得る。本発明によれば、遅延セルあるいは遅延ライン回路の出力信号の特性、特に、デューティー特性が改善される。【選択図】図７
2007166623.tif 000002
【特許請求の範囲】
【請求項１】
直列に連結される複数の遅延セルを備え、
前記遅延セルの各々は、
選択信号に応答して、入力信号に基づいた第1信号を発生させる第1ロジックゲートと、
前記選択信号に応答して前記入力信号に基づいた第2信号を発生させる第2ロジックゲートと、
リターン信号または前記第2ロジックゲートの出力信号に基づいた第3信号を発生させる第3ロジックゲートと、を備えることを特徴とする遅延ライン回路。
【請求項２】
前記遅延セルの各々は、
イネーブル信号に応答して、前記第3ロジックゲートの出力信号を反転する第4ロジックゲートをさらに備えることを特徴とする請求項１に記載の遅延ライン回路。
【請求項３】
前記第1、第2、第3及び第4ロジックゲートは各々論理NORゲートであり、
前記選択信号が第1ロジックレベルである時、前記第1ロジックゲートは前記入力信号を反転してパス端子に伝達し、前記第3ロジックゲートは前記リターン信号を反転して出力端子に伝達し、
前記選択信号が第2ロジックレベルである時、前記第2ロジックゲートは前記入力信号を反転して前記第3ロジックゲートに伝達し、前記第3ロジックゲートは前記第2ロジックゲートの出力信号を反転して前記出力端子に伝達することを特徴とする請求項２に記載の遅延ライン回路。
【請求項４】
前記第1ロジックゲートは前記選択信号と前記入力信号とを否定論理和し、前記第2ロジックゲートは前記選択信号を反転した信号と前記入力信号とを否定論理和し、前記第3ロジックゲートは前記第2ロジックゲートの出力信号と前記リターン信号とを否定論理和し、前記第4ロジックゲートは前記イネーブル信号と前記第3ロジックゲートの出力信号とを否定論理和することを特徴とする請求項３に記載の遅延ライン回路。
【請求項５】
前記第1、第2、第3及び第4ロジックゲートは各々NANDゲートであり、
前記選択信号が第1ロジックレベルである時、前記第2ロジックゲートは前記入力信号を反転して前記第3ロジックゲートに伝達し、前記第3ロジックゲートは前記第2ロジックゲートの出力信号を反転して前記出力端子に伝達し、
前記選択信号が第2ロジックレベルである時、前記第1ロジックゲートは前記入力信号を反転して前記パス端子に伝達し、前記第3ロジックゲートは前記リターン信号を反転して前記出力端子に伝達することを特徴とする請求項２に記載の遅延ライン回路。
【請求項６】
前記第1ロジックゲートは前記選択信号を反転した信号と前記入力信号とを否定論理積し、前記第2ロジックゲートは前記選択信号と前記入力信号とを否定論理和し、前記第3ロジックゲートは前記第2ロジックゲートの出力信号と前記リターン信号とを否定論理積し、前記第4ロジックゲートは前記イネーブル信号と前記第3ロジックゲートの出力信号とを否定論理積することを特徴とする請求項５に記載の遅延ライン回路。
【請求項７】
i(i=1からN-1までの整数、Nは2以上の整数)番目の遅延セルのパス端子は(i+1)番目の遅延セルの入力端子と連結され、前記(i+1)番目の遅延セルの出力端子は前記i番目の遅延セルのリターン端子と連結される第1ないし第N遅延セルを備え、
前記第1ないし第N遅延セルの各々は論理ゲートを含み、
前記第1ないし第N遅延セルの各々は、
選択信号が第1ロジックレベルである時、入力信号に基づいた信号をパス端子に伝達してリターン信号に基づいた信号を出力端子に伝達し、
前記選択信号が第2ロジックレベルである時は、前記入力信号に基づいた信号を前記出力端子に伝達することを特徴とする遅延ライン回路。
【請求項８】
前記第1ないし第N遅延セルの各々は、
前記選択信号に応答して、前記入力信号に基づいた信号を発生させて前記パス端子に伝達する第1ロジック部と、
前記選択信号に応答して前記入力信号に基づいた信号を発生させる第2ロジック部と、
前記リターン信号または前記第2ロジック部の出力信号に基づいた信号を発生させて前記出力端子に伝達する第3ロジック部と、
イネーブル信号に応答して、前記第3ロジック部の出力信号を反転して反転出力端子に伝達する第4ロジック部と、を備えることを特徴とする請求項７に記載の遅延ライン回路。
【請求項９】
前記第1ロジック部は、前記選択信号と前記入力信号とを否定論理和する第1ロジックゲートと、
前記第2ロジック部は、前記選択信号を反転した信号と前記入力信号とを否定論理和する第2ロジックゲートと、
前記第3ロジック部は、前記第2ロジックゲートの出力信号と前記リターン信号とを否定論理和する第3ロジックゲートと、
定論理和する第4ロジックゲートと、を含むことを特徴とする請求項８に記載の遅延ライン回路。
【請求項１０】
前記第1ロジック部は、前記選択信号を反転した信号と前記入力信号とを否定論理積する第1ロジックゲートと、
前記第2ロジック部は、前記選択信号と前記入力信号とを否定論理積する第2ロジックゲートと、
前記第3ロジック部は、前記第2ロジックゲートの出力信号と前記リターン信号とを否定論理積する第3ロジックゲートと、
前記第4ロジック部は、前記イネーブル信号と前記第3 ロジックゲートの出力信号とを否定論理積する第4ロジックゲートと、を含むことを特徴とする請求項８に記載の遅延ライン回路。
【請求項１１】
前記選択信号が前記第2ロジックレベルである時、前記第1ないし第N遅延セルの各々のパス端子の出力信号はレベル遷移されないことを特徴とする請求項８に記載の遅延ライン回路。
【請求項１２】
遅延セルにおいて、
選択信号に応答して、入力信号に基づいた信号を発生させてパス端子に伝達する第1ロジックゲートと、
前記選択信号に応答して前記入力信号に基づいた信号を発生させる第2ロジックゲートと、
前記選択信号に応答して、リターン信号と前記第2ロジックゲートの出力信号のうち何れか一つの信号に基づいた信号を発生させて出力端子に伝達する第3ロジックゲートと、を備えることを特徴とする遅延セル。
【請求項１３】
前記遅延セルは、
イネーブル信号に応答して、前記第3ロジックゲートの出力信号を反転して反転出力端子に伝達する第4ロジックゲートをさらに備えることを特徴とする請求項１２に記載の遅延セル。
【請求項１４】
前記第1、第2、第3及び第4ロジックゲートは、各々ロジックNORゲートであることを特徴とする請求項１３に記載の遅延セル。
【請求項１５】
前記第1、第2、第3及び第4ロジックゲートは、各々ロジックNANDゲートであることを特徴とする請求項１３に記載の遅延セル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に係り、特に、出力信号の特性を向上させうる遅延セル(delay   cell)及び該遅延セルを備える遅延ライン回路(delay line circuit)に関する。
【背景技術】
【０００２】
遅延ラインは、信号を伝送するに当たって所定の遅延時間を発生させる。遅延ラインは、通常多数の遅延セルが直列に連結されて構成される。遅延ラインは、基準クロックに同期する内部クロックを発生させるための遅延同期ループ(Delay-Locked Loop)回路に多く使用される。
【０００３】
図１は、通常の遅延ラインを示すブロック図である。図示された遅延ラインは、同一の動作条件を有する複数の遅延セル１０が直列に連結された形態で、この遅延ラインを制御するための信号としては、遅延セルの個数と同じNビットの制御端子SEL[N-1:0]を使う。SEL[N-1;0]は一ビットのみ1であり、残りは0であるワンホット(one-hot)である形態のデータを有し、SEL端子に'0'が入力された遅延セルではデータ伝達が起き、SEL端子に'1'が入力された遅延セルではデータの進行方向と反対方向にデータが出力されるデータリターンが起きる。
【０００４】
図２は、図１の遅延セル１０に対する内部回路図である。
【０００５】
図示された遅延セル１０は、バッファ２１とマルチプレクサ２２とを含む。また、遅延セル１０は、データ入出力のための複数の端子IN、PS、RT及びOTを含み、制御信号を入力される制御端子SELを含む。
【０００６】
マルチプレクサ２２は、SEL端子に入力されるデータによって入力データを伝達するかリターンする。より詳細には、SEL端子に'0'が入力されれば、IN端子に入力されたデータはPS端子に伝達され、RT端子に入力されたデータはOT端子に伝達される。SEL端子に'1'が入力されれば、IN端子に入力されたデータはバッファ２１を介してOT端子に伝達される。SEL端子に'0'が入力された時、遅延セル１０のステップ遅延はIN端子からPS端子への遅延T1とRT端子からOT端子までの遅延T3とが加えられてTステップになる。SEL端子に'1'が入力される場合、PS端子からOT端子までデータが伝達される時間T2がT3と同じであると仮定した時、T2とT1とが加えられてTステップになる。
【０００７】
通常の遅延同期ループ回路は、基準クロック信号の位相と遅延されたクロック信号の位相とを比べるために位相比較器を使って、比較結果を前記遅延されたクロック信号の遅延を可変させる遅延制御器にフィードバックする。
【０００８】
通常の遅延ライン回路で出力信号の特性を改善すれば、回路の面積が増加するか電力消耗が増えて、消費電力や回路面積を減らせば、出力信号の特性が悪くなる場合が多かった。したがって、回路の構成が簡単であり、消費電力及び出力信号の特性面にも優れた遅延セル及び回路が要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の技術的課題は、出力信号の特性を向上させ、消費電力を減らす遅延セル及びこれを備える遅延ライン回路を提供することである。
【課題を解決するための手段】
【００１０】
前記目的を果たすための本発明の望ましい一側面による遅延ライン回路は、直列に連結される複数の遅延セルを備える。前記遅延セルの各々は、選択信号に応答して、入力信号に基づいた第1信号を発生させる第1ロジックゲートと、前記選択信号に応答して前記入力信号に基づいた第2信号を発生させる第2ロジックゲートと、リターン信号または前記第2ロジックゲートの出力信号に基づいた第3信号を発生させる第3ロジックゲートと、を備える。
【００１１】
前記遅延セルの各々は、イネーブル信号に応答して、前記第3ロジックゲートの出力信号を反転する第4ロジックゲートをさらに備えることが出来る。
【００１２】
前記目的を果たすための本発明の望ましい一側面による遅延ライン回路は、i(i=1からN-1までの整数、Nは2以上の整数)番目の遅延セルのパス端子は(i+1)番目の遅延セルの入力端子と連結され、前記(i+1)番目の遅延セルの出力端子は前記i番目の遅延セルのリターン端子と連結される第1ないし第N遅延セルを備える。前記第1ないし第N遅延セルの各々は論理ゲートを含み、前記第1ないし第N遅延セルの各々は選択信号が第1ロジックレベルである時、入力信号に基づいた信号をパス端子に伝達してリターン信号に基づいた信号を出力端子に伝達し、前記選択信号が第2ロジックレベルである時は、前記入力信号に基づいた信号を前記出力端子に伝達する。
【発明の効果】
【００１３】
本発明によれば、遅延セルあるいは遅延ライン回路の出力信号の特性、特に、デューティー特性が改善される。また、消費電力が減少し、多様な位相の出力信号を得ることが出来るという効果がある。
【発明を実施するための最良の形態】
【００１４】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【００１５】
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付された同一の参照符号は、同一の部材を表わす。
【００１６】
図３は、本発明の第1実施形態による遅延セル３００の回路図である。
【００１７】
本発明の第1実施形態による遅延セル３００は、論理(logical)NORゲート(NOR gates) NR1、NR2、NR3、インバータIV、データ入出力のための端子IN、PASS、RETURN、OUT及びデータ伝達方向を制御する方向選択端子SELを含む。方向選択端子SELにロジックローレベル信号'0'が入力されれば、入力端子INに入力されたデータは、NORゲートNR1を介して反転されてパス端子PASSに伝達され、リターン端子RETURNに入力されたデータはNORゲートNR3を介して反転されて出力端子OUTに伝達される。方向選択端子SELにハイレベル信号'1'が入力されれば、入力端子INに入力されたデータはNORゲートNR2、NR3を介して出力端子OUTに伝達される。本発明の一実施形態でパス端子PASSは所定値に設定される。例えば、ここでは、パス端子PASSは0に設定することが出来る。
【００１８】
第１NORゲートNR1は、選択信号(方向選択端子SELの入力信号)と入力信号(入力端子INに入力された信号)とを否定論理和し、第２NORゲートNR2は、選択信号を反転した信号と入力信号とを否定論理和し、第３NORゲートNR3は、第２NORゲートNR2の出力信号とリターン信号(リターン端子RETURNに入力された信号)とを否定論理和する。
【００１９】
図４は、本発明の第2実施形態による遅延セルの回路図である。
【００２０】
本発明の第2実施形態による遅延セル４００は、NANDゲート(NAND gates)ND1、ND2、ND3及びインバータIVを含む。
【００２１】
遅延セル４００は、データ入出力のための端子IN、PASS、RETURN、OUT、データ伝達方向を制御する方向選択端子SELを含む。方向選択端子SELに'0'が入力されれば、入力端子INに入力されたデータはNANDゲートND1を介して反転されてパス端子PASSに伝達され、リターン端子RETURNに入力されたデータはNANDゲートND3を介して反転されて出力端子OUTに伝達される。方向選択端子SELに'1'が入力されれば、入力端子INに入力されたデータはNANDゲートND2、ND3を介して出力端子OUTに伝達される。本発明の一実施形態で、パス端子PASSは所定値に設定することが出来る。例えば、パス端子PASSは1に設定することが出来る。
【００２２】
第１NANDゲートND1は、選択信号(方向選択端子SELの入力信号)を反転した信号と入力信号(入力端子INに入力された信号)とを否定論理積し、第２NANDゲートND2は、選択信号と入力信号とを否定論理積し、第３NANDゲートND3は、第２NANDゲートND2の出力信号とリターン信号(リターン端子RETURNに入力された信号)とを否定論理積する。
【００２３】
図５は、本発明の第3実施形態による遅延セル５００の回路図である。
【００２４】
本発明の第3実施形態による遅延セル５００は、第1実施形態による遅延セル３００の構成と比べて、NORゲートNR4及び反転出力端子OUTBとイネーブル端子OENとをさらに含む。例えば、NORゲートNR4は、遅延セル５００が複数個直列に連結される時、負荷(load)条件を同一にするダミーゲート(dummy gate)である。そして、イネーブル端子OENに0が入力されれば、反転出力端子OUTBにNORゲートNR3の出力信号(すなわち、出力端子OUT信号)の反転信号が出力される。NORゲートNR4は、イネーブル信号(イネーブル端子OENの入力信号)と第３NORゲートNR3の出力信号とを否定論理和する。イネーブル端子OENに0が入力される時、出力端子OUTの信号と異なる位相を有する信号とが反転出力端子OUTを介してさらに得ることが出来る。
【００２５】
図６は、本発明の第4実施形態による遅延セル６００の回路図である。
【００２６】
本発明の第4実施形態による遅延セル６００は、第2実施形態による遅延セル４００の構成と比べて、NANDゲートND4及び反転出力端子OUTBとイネーブル端子OENとをさらに含む。NANDゲートND4は、遅延セル６００が複数個直列に連結される時、負荷(load)条件を同一にするダミーゲートである。そして、イネーブル端子OENに1が入力されれば、反転出力端子OUTBにNANDゲートND3の出力信号(すなわち、出力端子OUT信号)の反転信号が出力される。NANDゲートND4は、イネーブル信号(イネーブル端子OENの入力信号)と第３NANDゲートND3の出力信号とを否定論理積して出力する。したがって、イネーブル端子OENに1を入力して、出力端子OUTの信号と異なる位相を有する信号とを反転出力端子OUTを介してさらに得られる。
【００２７】
図７は、本発明の一実施形態による遅延ライン７００の回路図である。
【００２８】
遅延ライン７００は、複数Nのタップ、すなわち、N個の遅延セル70_1〜70_Nを直列に連結して実現される。各遅延セル70_1〜70_Nは、前述した本発明の第4実施形態による遅延セル６００と同一である。
【００２９】
各遅延セル70_1〜70_Nは、方向選択端子に入力されるSEL[]に応答して、入力データを伝達するか、あるいはリターンする。前述したように、‘伝達’は入力端子INに入力された信号をパス端子PASSに伝達してリターン端子RETURNに入力された信号を出力端子OUTに伝達することを意味し、‘リターン’は入力端子INに入力された信号を出力端子OUTに伝達することを意味する。
【００３０】
SEL[N-1:3]はすべて1であり、SEL[2:0]が0である場合を仮定する。
【００３１】
図７で点線で図示されたように、第1遅延セル70_1の入力端子INに入力された信号(以下、入力信号)は、8個のNANDゲートを経て第1遅延セル70_1の出力端子OUTに出力される。第1ないし第3遅延セル70_1、70_2、70_3では信号の伝達が起きて、第4遅延セル70_4では信号のリターンが発生するために、入力信号は第1ないし第3遅延セル70_1、70_2、70_3を順次的に経て、第4遅延セル70_4でリターンされ、リターンされた信号がまた第3ないし第1遅延セル70_3、70_2、70_1を順次的に経て出力される。したがって、第1遅延セル70_1の入力端子INに入力された信号は、第1ないし第3遅延セル70_1、70_2、70_3のNANDゲートND1、第4遅延セルのNANDゲートND2、ND3及び第3ないし第1遅延セルのNANDゲートND3を経て第1遅延セル70_1の出力端子OUTに出力される。
【００３２】
このとき、4番目のタップ(第4遅延セル、70_4)以後の遅延セル70_5〜70_Nは、パス端子PASSに1または0の固定値を出力する。したがって、パス端子PASSの出力信号でレベル遷移(transition)が発生しない。
【００３３】
今度は、SEL[k-1:0]がすべて0であり、SEL[N-1:k]がすべて1である場合を仮定する。この場合、第1遅延セル70_1の入力端子INに入力された信号は、2k個のNANDゲートを経て第1遅延セル70_1の出力端子OUTに出力される。このとき、各遅延セル70_1〜70_NでNANDゲートND1とNANDゲートND3とは同一に2個のNANDゲート負荷をドライビングする。第3遅延セル70_3を例として説明すれば、第3遅延セル70_3のNANDゲートND1の出力は、第4遅延セル70_4の二つのNANDゲートND1、ND2と連結され、第3遅延セル70_3のNANDゲートND3の出力は、第3遅延セル70_3のNANDゲートND4と第2遅延セル70_2のNANDゲートND3と連結される。
【００３４】
入力信号が偶数個のNANDゲートを経て出力され、入力信号と同一のデューティーを有する出力信号が出力される。本発明の実施形態では、k番目以後の遅延セル、すなわち、k+1番目ないしN番目の遅延セルではレベル遷移が発生しなくて消費電力が最小化される。
【００３５】
また、任意の遅延セルのイネーブル端子OENに所定信号(ここでは1)を入力すれば、その遅延セルの反転出力端子OUTBから遅延信号を得られる。本発明の実施形態による遅延セルは、DLLの位相検出器(phase detector)に使用することが出来る。
【００３６】
前述した遅延ラインでは、図６に図示された遅延セルが複数個直列に連結されて構成される。しかし、他の遅延セル、例えば、図３、図４、あるいは図５に図示された遅延セルを複数個直列に連結して遅延ラインを構成できることは当然である。
【００３７】
当業者ならば、前述した遅延セルがNANDゲート、NORゲートあるいは論理的に同一のゲートを用いて実現可能であるということを容易に分かるであろう。
【００３８】
本発明の実施形態では、入力信号が偶数個のゲートを通過して出力されるので、出力信号は入力信号のデューティーをそのまま維持し、出力信号の特性を向上させることができ、これによってタイミングマージンを改善させることが出来る。
【００３９】
本発明は、図面に図示された実施形態を参考にして説明したが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の保護範囲は、特許請求の範囲によって決まるべきである。
【産業上の利用可能性】
【００４０】
本発明は、出力信号の特性を向上させうる遅延セル及び該遅延セルを備える遅延ライン回路関連の技術分野に適用可能である。
【図面の簡単な説明】
【００４１】
【図１】通常の遅延ラインを示すブロック図である。
【図２】図１の遅延セルの回路図である。
【図３】本発明の実施形態による遅延セルの回路図である。
【図４】本発明の実施形態による遅延セルの回路図である。
【図５】本発明の実施形態による遅延セルの回路図である。
【図６】本発明の実施形態による遅延セルの回路図である。
【図７】本発明の一実施形態による遅延ラインの回路図である。
【符号の説明】
【００４２】
１０,３００,４００,５００,６００：遅延セル
７００：遅延ライン
２１：バッファ
２２：マルチプレクサ
【図１】
2007166623.tif 000003
【図２】
2007166623.tif 000004
【図３】
2007166623.tif 000005
【図４】
2007166623.tif 000006
【図５】
2007166623.tif 000007
【図６】
2007166623.tif 000008
【図７】
2007166623.tif 000009