(57)【要約】【課題】面積効率に優れ、且つ、ラッチアップ耐性に優れた半導体装置を実現する。【解決手段】被保護回路を保護する半導体装置は、電源端子又はＩ／Ｏ端子となる第１の端子１と接地端子となる第２の端子２との間に形成された第１のサイリスタ１０と第２のサイリスタ２０とを備える。第１のサイリスタ１０は、第１のＰＮＰトランジスタ１１と、第１のＮＰＮトランジスタ１２と、抵抗１３とを有する。第２のサイリスタ２０は、第２のＮＰＮトランジスタ２１と、第２・第３のＰＮＰトランジスタ２２とを有する。【選択図】図１
2007189048.tif 000002
【特許請求の範囲】
【請求項１】
被保護回路を保護する半導体装置であって、
前記被保護回路における相対的に高電位側の第１の端子と、前記被保護回路における相対的に低電位側の第２の端子との間に形成され、エミッタが前記第１の端子に接続される第１のＰＮＰトランジスタと、エミッタが前記第２の端子に接続されると共にベースが前記第１のＰＮＰトランジスタのコレクタに接続される第１のＮＰＮトランジスタと、一方側の接続端子が前記第１のＮＰＮトランジスタのコレクタ及び前記第１のＰＮＰトランジスタのベースに接続されると共に他方側の接続端子が前記第１の端子に接続される第１の抵抗とを有する第１のサイリスタと、
前記第１の端子と前記第２の端子との間に形成され、エミッタが前記第１の端子に接続され、コレクタが前記第１のＰＮＰトランジスタのベースに接続され且つベースが前記第１のＮＰＮトランジスタのベースに接続される第２のＮＰＮトランジスタと、エミッタが前記第２の端子に接続され、コレクタが前記第２のＮＰＮトランジスタのベースに接続され且つベースが前記第１のＰＮＰトランジスタのベースに接続される第２のＰＮＰトランジスタとを有する第２のサイリスタとを備えていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
半導体領域と、前記半導体領域内に形成された第１のＰ型半導体領域及び第１のＮ型半導体領域と、前記第１のＮ型半導体領域内に形成された第２のＰ型半導体領域、第３のＰ型半導体領域、第４のＰ型半導体領域及び第２のＮ型半導体領域と、前記第３のＰ型半導体領域内に形成された第３のＮ型半導体領域及び第４のＮ型半導体領域とを備え、
前記第１のＰＮＰトランジスタは、前記第４のＰ型半導体領域をエミッタとし、前記第１のＮ型半導体領域及び前記第２のＮ型半導体領域をベースとし、前記第３のＰ型半導体領域をコレクタとしており、
前記第１のＮＰＮトランジスタは、前記第３のＮ型半導体領域をエミッタとし、前記第３のＰ型半導体領域をベースとし、前記第１のＮ型半導体領域及び前記第２のＮ型半導体領域をコレクタとしており、
前記第２のＰＮＰトランジスタは、前記第２のＰ型半導体領域をエミッタとし、前記第１のＮ型半導体領域及び前記第２のＮ型半導体領域をベースとし、前記第３のＰ型半導体領域をコレクタとしており、
前記第２のＮＰＮトランジスタは、前記第４のＮ型半導体領域をエミッタとし、前記第３のＰ型半導体領域をベースとし、前記第１のＮ型半導体領域及び前記第２のＮ型半導体領域をコレクタとしていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
一方側の接続端子が前記第１のＰＮＰトランジスタのコレクタ及び前記第１のＮＰＮトランジスタのベースに接続されると共に、他方側の接続端子が前記第２の端子に接続された第２の抵抗をさらに備えていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
半導体領域と、前記半導体領域内に形成された第１のＰ型半導体領域及び第１のＮ型半導体領域と、前記第１のＮ型半導体領域内に形成された第２のＰ型半導体領域、第３のＰ型半導体領域、第４のＰ型半導体領域及び第２のＮ型半導体領域と、前記第３のＰ型半導体領域内に形成された第３のＮ型半導体領域、第４のＮ型半導体領域及び第５のＰ型半導体領域とを備え、
前記第１のＰＮＰトランジスタは、前記第４のＰ型半導体領域をエミッタとし、前記第１のＮ型半導体領域及び前記第２のＮ型半導体領域をベースとし、前記第３のＰ型半導体領域をコレクタとしており、
前記第１のＮＰＮトランジスタは、前記第３のＮ型半導体領域をエミッタとし、前記第３のＰ型半導体領域及び前記第５のＰ型半導体領域をベースとし、前記第１のＮ型半導体領域及び前記第２のＮ型半導体領域をコレクタとしており、
前記第２のＰＮＰトランジスタは、前記第２のＰ型半導体領域をエミッタとし、前記第１のＮ型半導体領域及び前記第２のＮ型半導体領域をベースとし、前記第３のＰ型半導体領域をコレクタとしており、
前記第２のＮＰＮトランジスタは、前記第４のＮ型半導体領域をエミッタとし、前記第３のＰ型半導体領域及び前記第５のＰ型半導体領域をベースとし、前記第１のＮ型半導体領域及び前記第２のＮ型半導体領域をコレクタとしていることを特徴とする半導体装置。
【請求項５】
請求項１又は３に記載の半導体装置であって、
エミッタが前記第２の端子に接続され、ベースが前記第２のＰＮＰトランジスタのベースに接続され、コレクタが前記第２のＮＰＮトランジスタのベースに接続された第３のＰＮＰトランジスタをさらに備えていることを特徴とする半導体装置。
【請求項６】
請求項２又は４に記載の半導体装置であって、
拡散深さが前記第４のＰ型半導体領域の拡散深さよりも深い第６のＰ型半導体領域をさらに備えていることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
前記第６のＰ型半導体領域の濃度は、前記第４のＰ型半導体領域の濃度よりも低いことを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちのいずれか１項に記載の半導体装置であって、
前記第１の端子は、前記被保護回路の電源端子又は入出力端子であり、
前記第２の端子は、接地端子であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ（Electro-Static Discharge)から被保護回路である半導体集積回路の内部素子を保護するための保護回路を構成する半導体装置に関し、特に、双方向サイリスタを有する面積効率の高いＥＳＤ保護回路を備えた半導体装置に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の微細化に伴い、小面積でＥＳＤ電流の放電能力が高く、面積効率の高いＥＳＤ保護半導体装置が求められている。面積効率の高いＥＳＤ保護半導体装置として、サイリスタを用いる様々なＥＳＤ保護素子及びＥＳＤ保護回路が提案されている。
【０００３】
以下に、従来のＥＳＤ保護半導体装置について説明する（例えば、特許文献１参照）。
【０００４】
図９は、従来のＥＳＤ保護半導体装置の構成を示す回路図である。図９に示すように、従来のＥＳＤ保護半導体装置は、順方向サイリスタ１１０と逆方向サイリスタ１２０とを有している。
【０００５】
順方向サイリスタ１１０は、第１のＰＮＰトランジスタ１１１（ＰＮＰ１）と、第１のＮＰＮトランジスタ１１２（ＮＰＮ１）とを有している。第１のＰＮＰトランジスタ１１１のエミッタは、Ｉ／Ｏ端子１０２に接続され、コレクタは第１のＮＰＮトランジスタ１１２のベースに接続され、ベースは電源端子１０１に接続されている。第１のＮＰＮトランジスタ１１２のエミッタは、接地端子（ＧＮＤ端子）に接続されて接地され、コレクタは電源端子１０１に接続されている。
【０００６】
一方、逆方向サイリスタ１２０は、第２のＮＰＮトランジスタ１２１（ＮＰＮ２）と、第２のＰＮＰトランジスタ（ＰＮＰ２）と、抵抗１２３（Ｒ５）とを有している。第２のＮＰＮトランジスタ１２１のエミッタは、Ｉ／Ｏ端子１０２に接続され、コレクタは第２のＰＮＰトランジスタ１２２のベースに接続され、ベースは第２のＰＮＰトランジスタ１２２のコレクタに接続されている。抵抗１２３の一端は接地端子１０３に接続されており、他端は第２のＮＰＮトランジスタ１２１のベース及び第２のＰＮＰトランジスタ１２２のコレクタに接続されている。
【０００７】
図１０は、図９に示す回路を実現する従来に係るＥＳＤ保護半導体装置の構造を示す断面図である。なお、図中では、図９に示した回路図を対応させて示している。
【０００８】
図１０に示すように、従来のＥＳＤ保護半導体装置では、Ｐ型半導体領域１３１内に、Ｐ型半導体領域１３２と、Ｎ型半導体領域１３３と、Ｎ型半導体領域１３４とが配置されている。また、Ｐ型半導体領域１３２は接地端子１０３に接続されている。
【０００９】
Ｎ型半導体領域１３３内には、Ｐ型半導体領域１３５と、Ｎ型半導体領域１３６と、Ｐ型半導体領域１３７とが配置されており、該Ｐ型半導体領域１３７内には、Ｎ型半導体領域１３８が配置されている。また、Ｐ型半導体領域１３５はＩ／Ｏ端子１０２に接続されており、Ｎ型半導体領域１３６は電源端子１０１に接続されており、Ｎ型半導体領域１３８は接地端子１０３に接続されている。
【００１０】
Ｎ型半導体領域１３４内には、Ｐ型半導体領域１３９と、Ｐ型半導体領域１４０とが配置されており、該Ｐ型半導体領域１３９内には、Ｐ型半導体領域１４１と、Ｎ型半導体領域１４２とが配置されている。また、Ｐ型半導体領域１４０は、接地端子１０３に接続されていると共に、抵抗１２３を介してＰ型半導体領域１４１に接続されている。
【００１１】
このように、順方向サイリスタ１１０は、Ｎ型半導体領域１３３内に形成されており、Ｐ型半導体領域１３５をアノードとすると共に、Ｎ型半導体領域１３８をカソードとしている。一方、逆方向サイリスタ１２０は、Ｎ型半導体領域１３４内に形成されており、Ｐ型半導体領域１４０をアノードとすると共に、Ｎ型半導体領域１４２をカソードとしている。
【００１２】
ここで、上述した各半導体領域と図９及び図１０に示した各トランジスタとの対応関係について説明する。
【００１３】
第１のＰＮＰトランジスタ１１１（ＰＮＰ１）では、Ｐ型半導体領域１３５がエミッタを構成し、Ｎ型半導体領域１３６及びＮ型半導体領域１３３がベースを構成し、Ｐ型半導体領域１３７がコレクタを構成している。
【００１４】
第１のＮＰＮトランジスタ１１２（ＮＰＮ１）では、Ｎ型半導体領域１３８がエミッタを構成し、Ｐ型半導体領域１３７がベースを構成し、Ｎ型半導体領域１３３及びＮ型半導体領域１３６がコレクタを構成している。
【００１５】
第２のＮＰＮトランジスタ１２１（ＮＰＮ２）では、Ｎ型半導体領域１４２がエミッタを構成し、Ｐ型半導体領域１３９及びＰ型半導体領域１４１がベースを構成し、Ｎ型半導体領域１３４がコレクタを構成している。
【００１６】
第２のＰＮＰトランジスタ１２２（ＰＮＰ２）では、Ｐ型半導体領域１４０がエミッタを構成し、Ｎ型半導体領域１３４がベースを構成し、Ｐ型半導体領域１３９及びＰ型半導体領域１４１がコレクタを構成している。
【００１７】
次に、従来に係るＥＳＤ保護半導体装置の動作について説明する。
【００１８】
まず、電源端子１０１に所定の電源電圧の最大値（例えば５．５Ｖ）を印加して、接地端子１０３を接地電位とし、Ｉ／Ｏ端子１０２に正電位のＥＳＤストレスを与えた場合には、順方向サイリスタ１１０が動作することにより、ＥＳＤ電流が流れ出すことになる。
【００１９】
すなわち、ＥＳＤ電流は、Ｉ／Ｏ端子１０２、第１のＰＮＰトランジスタ１１１、第１のＮＰＮトランジスタ１１２、及び接地端子１０３への順の経路で流れる。
【００２０】
ここで、順方向サイリスタ１１０のトリガー電流は、第１のＰＮＰトランジスタ１１１のベースが半導体装置の内部回路の電源端子１０１に接続されているので、Ｉ／Ｏ端子１０２、第１のＰＮＰトランジスタ１１１のエミッタ、第１のＰＮＰトランジスタ１１１のベース、電源端子１０１、半導体装置の内部回路、及び接地端子１０３への順の経路で流れる。そして、トリガー電流は、第１のＰＮＰトランジスタ１１１のエミッタの電位が電源端子１０１への印加電圧（第１のＰＮＰトランジスタ１１１のベース電圧）よりも約０．７Ｖ程度高くなったときに、流れ出すことになる。第１のＰＮＰトランジスタ１１１はこのトリガー電流によって動作状態となり、第１のＰＮＰトランジスタ１１１が第１のＮＰＮトランジスタ１１２のベース−エミッタ間に電流を供給することで、順方向サイリスタ１１０が動作を開始する。
【００２１】
図１１は、電源端子１０１に所定の電源電圧の最大値（例えば５．５Ｖ）を印加し、接地端子１０３を接地電位とし、さらに、Ｉ／Ｏ端子１０２に正電位のＥＳＤストレスを与えた場合における、Ｉ／Ｏ端子１０２−接地端子１０３間の電流−電圧特性を示している。
【００２２】
図１１に示すように、順方向サイリスタ１１０が動作を開始する電圧は、第１のＰＮＰトランジスタ１１１のエミッタ電位が電源電圧（第１のＰＮＰトランジスタ１１１のベース電圧）よりも約０．７Ｖ程度高くなるときであるので、約６．２Ｖ程度の値に到達したときに順方向サイリスタ１１０は動作を開始する。
【００２３】
また、この場合の電流−電圧特性としては、ラッチアップ耐性の高いＥＳＤ保護半導体装置が実現されるような特性が要求される。すなわち、順方向サイリスタ１１０が、図１１に示したラッチアップ領域内で動作しないように設計することが重要である。この点、サイリスタ保護素子のラッチアップ耐性については、Marcus P.J.Mergens等の文献（High Holding Current SCRs(HHI-SCR)for ESD Protection and Latch-up Immune IC Operation.2002 EOS/ESD Symposium.Paper 1A3）（例えば、非特許文献１参照）に説明されており、当該文献によると、サイリスタ保護素子のラッチアップを防止するためには、サイリスタ保護素子の電流−電圧特性が、ラッチアップ電流規格値（文献中記号ILU）以下であって且つ電源電圧の最大値以下の範囲内に入らないこと（例えば、文献中 Fig.1に示されている、LU normal operationの領域に入らないこと）が必要であると示している。
【００２４】
上述したように、従来のＥＳＤ保護半導体装置における順方向サイリスタ１１０は、電源電圧の最大値よりも約０．７Ｖ高い電圧で動作を開始する。このように、従来のＥＳＤ保護半導体装置では、順方向サイリスタ１１０を構成する第１のＰＮＰトランジスタ１１１のエミッタをＩ／Ｏ端子１０２に接続し、第１のＰＮＰトランジスタ１１１のベース及び第１のＮＰＮトランジスタ１１２のコレクタを電源端子１０１に接続していることにより、図１１に示したラッチアップ領域に入らない電流−電圧特性を実現している。
【００２５】
次に、接地端子１０３を接地電位として、Ｉ／Ｏ端子１０２に負電位のＥＳＤストレスを与えた場合には、逆方向サイリスタが動作することにより、ＥＳＤ電流が放電される。
【００２６】
すなわち、ＥＳＤ電流は、接地端子１０３、第２のＰＮＰトランジスタ１２２、第２のＮＰＮトランジスタ１２１、及びＩ／Ｏ端子１０２への順の経路で流れる。
【００２７】
ここで、逆方向サイリスタ１２０のトリガー電流は、接地端子１０３、抵抗１２３、第２のＮＰＮトランジスタ１２１のベース、第２のＮＰＮトランジスタ１２１のエミッタ、及びＩ／Ｏ端子１０２への順の経路で流れる。
【００２８】
そして、第２のＰＮＰトランジスタ１２２はこのトリガー電流によって動作状態となり、第２のＮＰＮトランジスタ１２１のコレクタが、第２のＰＮＰトランジスタ１２２のベース−エミッタ電流を引き出すことにより、逆方向サイリスタ１２０が動作を開始する。
【００２９】
図１２は、接地端子１０３を接地電位とし、Ｉ／Ｏ端子１０２に負電位のＥＳＤストレスを与えた場合における、Ｉ／Ｏ端子１０２の電流−電圧特性を示している。
【００３０】
図１２に示すように、逆方向サイリスタ１２０が動作を開始する電圧は、第２のＮＰＮトランジスタ１２１のベース−エミッタ間電圧と抵抗１２３とによって決まるので、通常、約−０．７Ｖ程度の値に到達したときに逆方向サイリスタは動作を開始する。
【００３１】
なお、サイリスタ保護素子は、一般的に、単位面積あたりの最大電流値（素子が破壊する電流値）が、ＭＯＳ保護素子又はＮＰＮ保護素子などに比べて大きい値を実現できるという利点を有している。
【特許文献１】特開平１０−２９４４２５号公報
【非特許文献１】High Holding Current SCRs(HHI-SCR)for ESD Protection and Latch-up Immune IC Operation.2002 EOS/ESD Symposium.Paper 1A3
【発明の開示】
【発明が解決しようとする課題】
【００３２】
しかしながら、上述した従来のＥＳＤ保護半導体装置では、順方向サイリスタ及び逆方向サイリスタをそれぞれ異なる半導体領域内に形成する必要があり、例えば、図１０に示した場合では、双方向サイリスタを構成するためには、１２個の半導体領域（半導体領域１３１〜１４２）が必要となる。従来のＥＳＤ保護半導体装置は、上述したように、単位面積あたりの最大電流値としては一般に優れてはいるものの、半導体集積回路のコストパフォーマンスの観点からすると、単位面積あたりの最大電流値としてより大きな値を実現できるサイリスタ保護素子が要求されている。
【００３３】
また、従来のＥＳＤ半導体装置において優れたラッチアップ耐性を実現しようとすると、接地端子、Ｉ／Ｏ端子及び電源端子の３端子が必要となる。このように、１つの保護素子内で、保護端子（Ｉ／Ｏ端子）よりも高い電位の端子（電源端子）が必要となるので、従来のＥＳＤ保護半導体装置をＩ／Ｏ端子の保護素子として適用することはできるが、電源端子の保護素子としては適用することができないという問題がある。
【００３４】
前記に鑑み、本発明の目的は、面積効率に優れ、且つ、ラッチアップ耐性に優れた双方向サイリスタよりなる半導体装置を実現することである。
【課題を解決するための手段】
【００３５】
前記の目的を達成するために、本発明の一側面に係る半導体装置は、被保護回路を保護する半導体装置であって、被保護回路における相対的に高電位側の第１の端子と、前記被保護回路における相対的に低電位側の第２の端子との間に形成され、エミッタが前記第１の端子に接続される第１のＰＮＰトランジスタと、エミッタが前記第２の端子に接続されると共にベースが前記第１のＰＮＰトランジスタのコレクタに接続される第１のＮＰＮトランジスタと、一方側の接続端子が前記第１のＮＰＮトランジスタのコレクタ及び前記第１のＰＮＰトランジスタのベースに接続されると共に他方側の接続端子が前記第１の端子に接続される第１の抵抗とを有する第１のサイリスタと、前記第１の端子と前記第２の端子との間に形成され、エミッタが前記第１の端子に接続され、コレクタが前記第１のＰＮＰトランジスタのベースに接続され且つベースが前記第１のＮＰＮトランジスタのベースに接続される第２のＮＰＮトランジスタと、エミッタが前記第２の端子に接続され、コレクタが前記第２のＮＰＮトランジスタのベースに接続され且つベースが前記第１のＰＮＰトランジスタのベースに接続される第２のＰＮＰトランジスタとを有する第２のサイリスタとを備えている。
【００３６】
本発明の一側面に係る半導体装置によると、第１及び第２の端子の２つの端子のみでラッチアップ耐性に優れた半導体装置を実現することができる。また、従来に比べてより少ない個数の半導体領域で上記構成の実現が可能になるので、面積効率に優れた半導体装置を実現することができる。
【００３７】
本発明の一側面に係る半導体装置であって、半導体領域と、半導体領域内に形成された第１のＰ型半導体領域及び第１のＮ型半導体領域と、第１のＮ型半導体領域内に形成された第２のＰ型半導体領域、第３のＰ型半導体領域、第４のＰ型半導体領域及び第２のＮ型半導体領域と、第３のＰ型半導体領域内に形成された第３のＮ型半導体領域及び第４のＮ型半導体領域とを備え、第１のＰＮＰトランジスタは、第４のＰ型半導体領域をエミッタとし、第１のＮ型半導体領域及び第２のＮ型半導体領域をベースとし、第３のＰ型半導体領域をコレクタとしており、第１のＮＰＮトランジスタは、第３のＮ型半導体領域をエミッタとし、第３のＰ型半導体領域をベースとし、第１のＮ型半導体領域及び第２のＮ型半導体領域をコレクタとしており、第２のＰＮＰトランジスタは、第２のＰ型半導体領域をエミッタとし、第１のＮ型半導体領域及び第２のＮ型半導体領域をベースとし、第３のＰ型半導体領域をコレクタとしており、第２のＮＰＮトランジスタは、第４のＮ型半導体領域をエミッタとし、第３のＰ型半導体領域をベースとし、第１のＮ型半導体領域及び第２のＮ型半導体領域をコレクタとする構成であってもよい。
【００３８】
このうように、ラッチアップ耐性に優れた上記半導体装置は、従来に比べてより少ない個数の半導体領域によって実現される。
【００３９】
本発明の一側面に係る半導体装置であって、一方側の接続端子が第１のＰＮＰトランジスタのコレクタ及び第１のＮＰＮトランジスタのベースに接続されると共に、他方側の接続端子が第２の端子に接続された第２の抵抗をさらに備えていることが好ましい。
【００４０】
このようにすると、被保護回路の電源電圧に対してより高い動作電圧で動作させることが可能になる。
【００４１】
この場合の構成としては、半導体領域と、半導体領域内に形成された第１のＰ型半導体領域及び第１のＮ型半導体領域と、第１のＮ型半導体領域内に形成された第２のＰ型半導体領域、第３のＰ型半導体領域、第４のＰ型半導体領域及び第２のＮ型半導体領域と、第３のＰ型半導体領域内に形成された第３のＮ型半導体領域、第４のＮ型半導体領域及び第５のＰ型半導体領域とを備え、第１のＰＮＰトランジスタは、第４のＰ型半導体領域をエミッタとし、第１のＮ型半導体領域及び第２のＮ型半導体領域をベースとし、第３のＰ型半導体領域をコレクタとしており、第１のＮＰＮトランジスタは、第３のＮ型半導体領域をエミッタとし、第３のＰ型半導体領域及び第５のＰ型半導体領域をベースとし、第１のＮ型半導体領域及び第２のＮ型半導体領域をコレクタとしており、第２のＰＮＰトランジスタは、第２のＰ型半導体領域をエミッタとし、第１のＮ型半導体領域及び第２のＮ型半導体領域をベースとし、第３のＰ型半導体領域をコレクタとしており、第２のＮＰＮトランジスタは、第４のＮ型半導体領域をエミッタとし、第３のＰ型半導体領域及び第５のＰ型半導体領域をベースとし、第１のＮ型半導体領域をコレクタとしている構成であってもよい。
【００４２】
本発明の一側面に係る半導体装置において、エミッタが第２の端子に接続され、ベースが第２のＰＮＰトランジスタのベースに接続され、コレクタが第２のＮＰＮトランジスタのベースに接続された第３のＰＮＰトランジスタをさらに備えることが好ましい。
【００４３】
このように、第２のＰＮＰトランジスタと並列に接続される第３のＰＮＰトランジスタを備えることにより、第２のサイリスタが破壊に至る電流値を増加させることができる。
【００４４】
本発明の一側面に係る半導体装置において、拡散深さが第４のＰ型半導体領域の拡散深さよりも深い第６のＰ型半導体領域をさらに備えていることが好ましい。
【００４５】
このようにすると、第３のＰ型半導体領域に対抗する面積が大きい第６のＰ型半導体領域が形成されるので、第１のＰＮＰトランジスタが破壊されにくくなる。
【００４６】
本発明の一側面に係る半導体装置において、第６のＰ型半導体領域の濃度は、第４のＰ型半導体領域の濃度よりも低いことが好ましい。
【００４７】
このようにすると、第４のＰ型半導体領域に電流が集中することを回避し、第１のＰＮＰトランジスタがより破壊されにくくなる。
【００４８】
本発明の一側面に係る半導体装置において、第１の端子が被保護回路の電源端子又は入出力端子であり、第２の端子が接地端子である構成であってもよく、このように、当該半導体倒置は電源端子及び入出力端子の双方に保護素子として適用できる。
【発明の効果】
【００４９】
本発明によると、面積効率が高いＥＳＤ保護半導体装置を実現することができる。また、半導体集積回路の使用時に発生するラッチアップに対して優れたラッチアップ耐性を有するＥＳＤ保護半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００５０】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００５１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＥＳＤ保護半導体装置の構成を示す回路図である。図１に示すように、本実施形態のＥＳＤ保護半導体装置は、Ｉ／Ｏ端子又は電源端子となる第１の端子１（被保護回路としての半導体集積回路の高電位側端子）と、接地端子となる第２の端子２（被保護回路としての半導体集積回路の低電位側端子）との間に設けられた順方向サイリスタ１０と逆方向サイリスタ２０とを有している。
【００５２】
順方向サイリスタ１０は、第１のＰＮＰトランジスタ１１（ＰＮＰ１）と、第１のＮＰＮトランジスタ１２（ＮＰＮ１）と、抵抗１３（Ｒ１）とを有している。第１のＰＮＰトランジスタ１１のエミッタは、第１の端子１に接続され、コレクタは第１のＮＰＮトランジスタ１２のベースに接続され、ベースは抵抗１３の一方側の接続端子に接続されている。第１のＮＰＮトランジスタ１２のエミッタは、第２の端子２に接続されて接地され、コレクタは抵抗１３の一方側の接続端子に接続されている。抵抗１３の他方側の接続端子は、第１の端子１に接続されている。また、第１のＰＮＰトランジスタ１１は、エミッタ−コレクタ間にパンチスルー電流を流す設計を行っておくことにより、順方向サイリスタ１０におけるトリガー素子としての機能を有している。なお、本実施形態において、抵抗１３は、Ｒ１≦４．７Ωとしている。
【００５３】
一方、逆方向サイリスタ２０は、第２のＮＰＮトランジスタ２１（ＮＰＮ２）と、第２のＰＮＰトランジスタ（ＰＮＰ２）及び第３のＰＮＰトランジスタ（ＰＮＰ３）が並列に接続されてなる第２・第３のＰＮＰトランジスタ２２（ＰＮＰ２／／ＰＮＰ３）とを有している。第２のＮＰＮトランジスタ２１のエミッタは、第１の端子１に接続され、コレクタは第２及び第３のＰＮＰトランジスタのベース及び第１のＰＮＰトランジスタ１１のベースに接続され、ベースは第２及び第３のＰＮＰトランジスタのコレクタ及び第１のＮＰＮトランジスタ１２のベース及び第１のＰＮＰトランジスタ１１のコレクタに接続されている。第２及び第３のＰＮＰトランジスタのエミッタは、第２の端子２に接続されている。
【００５４】
図２は、図１に示す回路を実現する本実施形態に係るＥＳＤ保護半導体装置の構造を示す断面図である。なお、図中では、図１に示した回路図を対応させて示している。
【００５５】
図２に示すように、本実施形態のＥＳＤ保護半導体装置では、Ｐ型半導体領域３１内に、Ｐ型半導体領域３２と、Ｎ型半導体領域３３とが配置されている。
【００５６】
Ｎ型半導体領域３３内には、Ｐ型半導体領域３４と、互いに隣接するＰ型半導体領域３５及びＮ型半導体領域３６と、Ｐ型半導体領域３７とが、Ｎ型半導体領域３３を挟んで形成されている。そして、Ｐ型半導体領域３７内には、Ｎ型半導体領域３８と、Ｎ型半導体領域３９とがＰ型半導体領域３７を挟んで形成されている。
【００５７】
Ｐ型半導体領域３５と、Ｎ型半導体領域３９とには、第１の端子１が接続されており、Ｎ型半導体領域３６には、第１の端子１が抵抗１３を介して接続されている。一方、Ｐ型半導体領域３２と、Ｐ型半導体領域３４とＮ型半導体領域３８とには、第２の端子２が接続されている。
【００５８】
ここで、上述した各半導体領域と図１及び図２に示した各トランジスタとの対応関係について説明する。
【００５９】
第１のＰＮＰトランジスタ１１（ＰＮＰ１）では、Ｐ型半導体領域３５がエミッタを構成し、Ｎ型半導体領域３６及びＮ型半導体領域３３がベースを構成し、Ｐ型半導体領域３７がコレクタを構成している。
【００６０】
第１のＮＰＮトランジスタ１２（ＮＰＮ１）では、Ｎ型半導体領域３８がエミッタを構成し、Ｐ型半導体領域３７がベースを構成し、Ｎ型半導体領域３３及びＮ型半導体領域３６がコレクタを構成している。
【００６１】
第２のＮＰＮトランジスタ２１（ＮＰＮ２）では、Ｎ型半導体領域３９がエミッタを構成し、Ｐ型半導体領域３７がベースを構成し、Ｎ型半導体領域３３がコレクタを構成している。
【００６２】
第２・第３のＰＮＰトランジスタ２２を構成する第２のＰＮＰトランジスタ（ＰＮＰ２）では、Ｐ型半導体領域３４がエミッタを構成し、Ｎ型半導体領域３６及びＮ型半導体領域３３がベースを構成し、Ｐ型半導体領域３７がコレクタを構成している。
【００６３】
第２・第３のＰＮＰトランジスタ２２を構成する第３のＰＮＰトランジスタでは、Ｐ型半導体領域３１及びＰ型半導体領域３２がエミッタを構成し、Ｎ型半導体領域３６及びＮ型半導体領域３３がベースを構成し、Ｐ型半導体領域３７がコレクタを構成している。
【００６４】
また、順方向サイリスタ１０では、Ｐ型半導体領域３５がアノードを構成すると共に、Ｎ型半導体領域３８がカソードを構成している。一方、逆方向サイリスタ２０では、Ｐ型半導体領域３２及びＰ型半導体領域３４がアノードを構成すると共に、Ｎ型半導体領域３９がカソードを構成している。
【００６５】
ここで、図２に示した本実施形態のＥＳＤ保護半導体装置の構造と、上述の図１０に示した従来のＥＳＤ保護半導体装置の構造とを比較すると、従来のＥＳＤ保護半導体装置では、順方向サイリスタ１１０と逆方向サイリスタ１２０とがＮ型半導体領域１３３とＮ型半導体領域１３６との中にそれぞれ形成されているのに対して、本実施形態のＥＳＤ保護半導体装置では、順方向サイリスタ１０と逆方向サイリスタ２０とが一つのＮ型半導体領域３３の中に形成されている。順方向サイリスタと逆方向サイリスタとを構成する半導体領域の総数は、従来のＥＳＤ保護半導体装置の場合が１２個（半導体領域１３１〜１４２）であるのに対して、本実施形態のＥＳＤ保護半導体装置の場合が９個（半導体領域３１〜３９）である。したがって、本実施形態のＥＳＤ保護半導体装置は、従来のＥＳＤ保護半導体装置よりも小さな面積にて順方向サイリスタと逆方向サイリスタとを構成することができ、面積効率に優れたＥＳＤ保護半導体装置を実現することができる。例えば、半導体集積回路として、０．３μｍのＢｉＣＭＯＳに対して本実施形態のＥＳＤ保護半導体装置を適用した場合には、図１０に示した従来のＥＳＤ保護半導体装置の面積を１と規定すると、本実施形態のＥＳＤ保護半導体装置の面積は０．５３と見積もることができ、従来例に比較して約４７％の面積縮小が可能となる。
【００６６】
次に、本実施形態に係るＥＳＤ保護半導体装置の動作について説明する。
【００６７】
第１に、接地端子である第２の端子２（ＧＮＤ）を接地電位として、Ｉ／Ｏ端子又は電源端子となる第１の端子１（Ｉ／Ｏ又は電源）に正電位のＥＳＤストレスを与えた場合について説明する。
【００６８】
第１の端子１に正のＥＳＤ電流が入ると、最初は、順方向サイリスタ１０及び逆方向サイリスタ２０は共にオフ状態であるため、第１の端子１の電圧が上昇する。
【００６９】
ここで、順方向サイリスタ１０の構成要素である第１のＰＮＰトランジスタ１１のコレクタ−エミッタ間のパンチスルー耐圧を、第１のＰＮＰトランジスタ１１におけるベース・エミッタショート時のコレクタ−エミッタ間耐圧（以下、ＢＶＣＥＳ耐圧という）よりも小さな値になるように設計しておく。
なぜなら、第１のＰＮＰトランジスタ１１のＢＶＣＥＳ耐圧で流れる電流は、第１のＰＮＰトランジスタ１１及び第１のＮＰＮトランジスタ１２によって構成される順方向サイリスタ１０を瞬時に動作させてしまうからである。サイリスタ１０を瞬時に動作させてしまう理由は、ＢＶＣＥＳ耐圧で流れる電流が、第１のＰＮＰトランジスタ１１のエミッタ−コレクタ間だけではなくエミッタ−ベース間にも電流を流すことによる。
一方、第１のＰＮＰトランジスタ１１におけるコレクタ−エミッタ間のパンチスル−耐圧で流れる電流は、第１のＰＮＰトランジスタ１１及び第１のＮＰＮトランジスタ１２によって構成される順方向サイリスタ１０を動作させない。サイリスタ１０を動作させない理由は、第１のＰＮＰトランジスタのコレクタ−エミッタ間のパンチスルー耐圧での動作モードにおいては、第１のＰＮＰトランジスタ１１のエミッタ−ベース間の電流が無視できる程度に小さいことによる。
【００７０】
又、順方向サイリスタ１０の構成要素である第１のＰＮＰトランジスタ１１のコレクタ−エミッタ間のパンチスルー耐圧は、第１のＮＰＮトランジスタ１２におけるベース・エミッタショート時のコレクタ−エミッタ間耐圧（以下、ＢＶＣＥＳ耐圧という）よりも小さな値になるように設計することが重要である。
【００７１】
なぜなら、一般的にＮＰＮトランジスタのＢＶＣＥＳは、保護素子のトリガー電圧としては大きすぎる値であり、保護素子が動作する前に内部回路（被保護回路）が破壊するという不具合が生じるためである。
【００７２】
ここで、本保護素子のトリガー電圧である第１のＰＮＰトランジスタ１１のコレクタ−エミッタ間のパンチスルー耐圧は、図２に示したＰ型半導体領域３５とＰ型半導体領域３７との間隔によって所望の値に変えることができる。
【００７３】
従って、本保護素子のトリガー電圧を第１のＮＰＮトランジスタ１２のＢＶＣＥＳ耐圧よりも小さな値に設定することは容易である。
【００７４】
このような設計を行っておくことにより、第１の端子１の電位が、第１のＰＮＰトランジスタ１１のコレクタ−エミッタ間のパンチスルー耐圧に到達すると、第１の端子１に流れ込んだＥＳＤ電流は、第１のＰＮＰトランジスタ１１のエミッタ（Ｐ型半導体領域３５）、第１のＰＮＰトランジスタ１１のコレクタ（Ｐ型半導体領域３７）、第１のＮＰＮトランジスタ１２のベース（Ｐ型半導体領域３７）、第１のＮＰＮトランジスタ１２のエミッタ（Ｎ型半導体領域３８）、及び第２の端子２の順の経路で流れる。
【００７５】
このように、ＥＳＤ電流が第１のＮＰＮトランジスタ１２のベース−エミッタ間を流れることにより、第１のＮＰＮトランジスタ１２は動作状態になって、第１のＮＰＮトランジスタ１２のコレクタにＥＳＤ電流が流れ込む。
【００７６】
すなわち、第１のＮＰＮトランジスタ１２は、第１のＰＮＰトランジスタ１１のエミッタ−コレクタ間のパンチスルー電流をトリガー電流として、エミッタ−コレクタ間耐圧（以下、ＢＶＣＥＯ耐圧という）の動作モードに入り、コレクタ電圧はＢＶＣＥＯ耐圧値付近まで下がる。
【００７７】
ここで、第１のＰＮＰトランジスタ１１のエミッタ−コレクタ間の抵抗１３を約４．７オームに設定しておくと、第１のＮＰＮトランジスタ１２のコレクタ電流値が、ラッチアップ試験規格値である約１５０ｍＡになるまでは、第１のＰＮＰトランジスタ１１のエミッタ−ベース間ダイオードは動作しない。
【００７８】
したがって、第１のＰＮＰトランジスタ１１は、第１のＮＰＮトランジスタ１２のコレクタ電流値が約１５０ｍＡになるまでトランジスタ動作を行わず、オフ状態を保持するため、第１のＰＮＰトランジスタ１１及び第１のＮＰＮトランジスタ１２を有する順方向サイリスタ１０は動作しない。
言い換えると、ＥＳＤ電流値が約１５０ｍＡに到達するまでは、第１のＮＰＮトランジスタ１２のＢＶＣＥＯ耐圧の動作モードによって放電を行うため、少なくともラッチアップ試験規格である１５０ｍＡに到達するまでは、半導体集積回路の電源電圧における最大値以上の電圧で動作させることが可能となり、ラッチアップ耐性が高いＥＳＤ保護半導体装置を実現することができる。例えば、半導体集積回路として電源電圧の最大値が５．５ＶであるＢｉＣＭＯＳを例にして考えると、第１のＮＰＮトランジスタ１２のＢＶＣＥＯ耐圧を電源電圧の最大値である５．５Ｖ以上（例えば８Ｖ程度）の値に設計することは容易である。また、第１のＰＮＰトランジスタ１１のエミッタ−コレクタ間の抵抗１３を適切な値に設計することにより、ラッチアップ電流規格値以下で順方向サイリスタ１０が動作することを防止することができる。例えば、抵抗１３を約０．７Ωに設定した場合には、ＥＳＤ電流値が１Ａに到達するまでは、第１のＮＰＮトランジスタ１２のＢＶＣＥＯ耐圧の動作モードで放電することができる。このように、本実施形態のＥＳＤ保護半導体装置は、ラッチアップ電流規格値以下及び電源電圧の最大値以下の範囲では動作しないため、ラッチアップ耐性に優れたＥＳＤ保護半導体装置を実現することができる。
【００７９】
また、従来例とは異なり、抵抗１３と第１のＮＰＮトランジスタ１２のＢＶＣＥＯ耐圧での動作によってラッチアップ対策を行う２端子の保護素子である為、本実施形態のＥＳＤ保護半導体装置を電源端子用保護素子としても用いることが可能である。
【００８０】
なお、以上の場合、つまり、接地端子である第２の端子２を接地電位として、Ｉ／Ｏ端子又は電源端子となる第１の端子１に正のＥＳＤストレスを与えた場合に、逆方向サイリスタ２０は、オフ状態を保持するような耐圧設計を行っておくことにより、動作を行なうことはない。
【００８１】
図３は、第２の端子２を接地電位として、第１の端子１に正電位のＥＳＤストレスを与えた場合における第１の端子−第２の端子間の電流−電圧特性を示している。
【００８２】
通常、第１のトランジスタＮＰＮ１１のＢＶＣＥＯ耐圧の値として、半導体集積回路の電源電圧の最大値よりも大きな値に設定することは可能である。特に、半導体集積回路としてのＢｉＣＭＯＳに対して本実施形態のＥＳＤ保護半導体装置を適用する場合には、第１のＮＰＮトランジスタ１１及び第２のＮＰＮトランジスタ１２のエミッタ拡散層（Ｎ型半導体領域３８、３９）及びベース拡散層（Ｐ型半導体領域３７）は、半導体集積回路における信号処理用に用いるＮＰＮトランジスタと共通する拡散層を用いる。半導体集積回路における信号処理用に用いるＮＰＮトランジスタでは、ＢＶＣＥＯ耐圧の値を半導体集積回路の電源電圧の最大値以上に設定することが必須である。このため、半導体集積回路としてのＢｉＣＭＯＳに対して適用した場合の本実施形態のＥＳＤ保護半導体装置においては、順方向サイリスタ１０を構成する第１のＮＰＮトランジスタ１２のＢＶＣＥＯ耐圧の値を、ＢｉＣＭＯＳにおける電源電圧の最大値以上の値に設定することができる。
【００８３】
したがって、図３に示すように、本実施形態のＥＳＤ保護半導体装置は、ＥＳＤ電流値がラッチアップ電流規格値（約１５０ｍＡ）以下では、第１のＮＰＮトランジスタ１２のＢＶＣＥＯ耐圧での動作モードであるため、半導体集積回路の電源電圧における最大値以上の電圧で動作させることが可能となる。このように、ラッチアップ耐性に優れたＥＳＤ保護半導体装置を実現することができる。
【００８４】
第２に、第２の端子２を０Ｖとして、第１の端子１に負のＥＳＤストレスを与えた場合について説明する。
【００８５】
第２の端子２から流れ込むＥＳＤ電流は、Ｐ型半導体領域３４及び第Ｐ型半導体領域３２に入る。
【００８６】
まず、Ｐ型半導体領域３４に入ったＥＳＤ電流は、Ｎ型半導体領域３３を経由してＮ型半導体領域３６に入り、抵抗１３を介して第１の端子１から流れ出す。
【００８７】
このような放電経路を各トランジスタの電極を用いて説明すると、第２の端子２から流れ込むＥＳＤ電流は、第２のＰＮＰトランジスタのエミッタから第２のＰＮＰトランジスタのベースへ入り、抵抗１３を介して第１の端子１から流れ出すことになる。
【００８８】
このように、第２のＰＮＰトランジスタのエミッタ−ベース間にＥＳＤ電流が流れるため、第２のＰＮＰトランジスタは動作状態になり、第２のＰＮＰトランジスタ及び第２のＮＰＮトランジスタよりなる逆方向サイリスタ２０が動作する。したがって、ＥＳＤ電流は、Ｐ型半導体領域３４、Ｎ型半導体領域３３、Ｐ型半導体領域３７、Ｎ型半導体領域３９、及び第１の端子１への順の経路で放電される。
【００８９】
一方、Ｐ型半導体領域３２に入ったＥＳＤ電流は、Ｐ型半導体領域３１及びＮ型半導体領域３３を経由してＮ型半導体領域３６へ入り、抵抗１３を介して第１の端子１から流れ出す。
【００９０】
このような放電経路を各トランジスタの電極を用いて説明すると、第２の端子２から流れ込むＥＳＤ電流は、第３のＰＮＰトランジスタのエミッタから第２のＰＮＰトランジスタのベースへ入り、抵抗１３を介して第１の端子１から流れ出すことになる。
【００９１】
このように、第３のＰＮＰトランジスタのエミッタ−ベース間にＥＳＤ電流が流れるため、第３のＰＮＰトランジスタは動作状態になり、第３のＰＮＰトランジスタ及び第２のＮＰＮトランジスタを有する逆方向サイリスタ２０が動作する。したがって、ＥＳＤ電流は、Ｐ型半導体領域３２、Ｐ型半導体領域３１、Ｎ型半導体領域３３、Ｐ型半導体領域３７、Ｎ型半導体領域３９、及び第１の端子への順の経路で放電される。
【００９２】
以上では、逆方向サイリスタ２０を構成するＰＮＰトランジスタとして、並列に接続された第２のＰＮＰトランジスタ及び第３のＰＮＰトランジスタの２つを用いた場合について説明したが、第２のＰＮＰトランジスタ又は第３のＰＮＰトランジスタのいずれか一方のみを用いる構成でも構わない。
【００９３】
具体的には、Ｐ型半導体領域３４を設けない構成とすることにより、第３のＰＮＰトランジスタ及び第２のＮＰＮトランジスタ２１よりなる逆方向サイリスタ２０としてもよいし、Ｐ型半導体領域３２を設けない構成とすることにより、第２のＰＮＰトランジスタ及び第２のＮＰＮトランジスタ２１よりなる逆方向サイリスタ２０としてもよい。
【００９４】
但し、逆方向サイリスタ２０として第２のＰＮＰトランジスタ及び第３のＰＮＰトランジスタの両方を用いた本実施形態の構成では、逆方向サイリスタ２０の動作面積が増加するため、第２のＰＮＰトランジスタ及び第３のＰＮＰトランジスタのいずれか一方を用いて構成する場合に比較して、逆方向サイリスタ２０の破壊電流値が増加するという利点を得ることができる。
【００９５】
図４は、第２の端子２を接地電位として、第１の端子１に負電位のＥＳＤストレスを与えた場合について、本実施形態のＥＳＤ保護半導体装置の第１の端子１−第２の端子２間の電流−電圧特性を示している。
【００９６】
図４に示すように、第２のＰＮＰトランジスタ又は第３のＰＮＰトランジスタのエミッタ−ベース間ダイオードが動作する電圧である約０．７Ｖで、逆方向サイリスタ２０に電流が流れ始めて動作が開始される。なお、第２の端子２に対して第１の端子１が負電位になる場合には、半導体集積回路の通常の使用状態ではないので、本実施形態のＥＳＤ保護半導体装置のラッチアップ耐性を考慮する必要はない。つまり、ＥＳＤ保護半導体装置の動作電圧を電源電圧の最大値以上の値に設定する必要はない。
【００９７】
−変形例−
以下、本実施形態の変形例に係るＥＳＤ保護半導体装置について説明する。
【００９８】
図５は、本実施形態の変形に係るＥＳＤ保護半導体装置の構成を示す断面図である。
【００９９】
図５に示すＥＳＤ保護半導体装置では、Ｎ型半導体領域３３内にＰ型半導体領域４０が配置されており、Ｐ型半導体領域４０内にＰ型半導体領域３５が配置されており、さらに、Ｐ型半導体領域３５とＮ型半導体領域３６とが、Ｐ型半導体領域４０を挟んで形成されているという以上の点で、図２に示したＥＳＤ保護半導体装置と異なっている。なお、その他の構成は、図２に示した構成と同様である。
【０１００】
Ｐ型半導体領域４０は、Ｐ型半導体領域３５の拡散深さよりも深い拡散深さを持つと共にその一部がＰ型半導体領域３５と重なっており、第１のＰＮＰトランジスタ１１のエミッタを構成している。なお、図５では、Ｐ型半導体領域４０がＰ型半導体領域３５を包むように形成されているが、Ｐ型半導体領域４０の構造はこれに限定されるものではなく、Ｐ型半導体領域３５の下部のみに形成されるような構造などであってもかまわない。
【０１０１】
第１のＰＮＰトランジスタ１１のエミッタ−コレクタ間のパンチスルー耐圧での動作モードで流れる電流の最大値（当該第１のＰＮＰトランジスタ１１が破壊に至る電流値）は、エミッタ拡散層及びコレクタ拡散層が深いほど大きな値となる。これは、第１のＰＮＰトランジスタ１１のエミッタ−コレクタ間の電流経路となる空乏層の断面積が大きくなるためである。
【０１０２】
したがって、本実施形態の変形例では、Ｐ型半導体領域３５の拡散深さよりも拡散深さが深い（特に、Ｐ型半導体領域３７と対抗し合う面積が互いに等しくなるような深さであることが望ましい）Ｐ型半導体領域４０を形成することにより、図２に示したＥＳＤ保護半導体装置における第１のＰＮＰトランジスタ１１と比較して、本変形例におけるトリガー素子となる第１のＰＮＰトランジスタ１１を破壊されにくくすることができる。
【０１０３】
また、Ｐ型半導体領域４０の濃度は、Ｐ型半導体領域３５の濃度よりも低い方が、Ｐ型半導体領域３５に電流が集中することを回避してより大きな破壊電流値を実現できるので好ましい。
【０１０４】
（第２の実施形態）
図６は、本発明の第２の実施形態に係るＥＳＤ保護半導体装置の構成を示す回路図である。図６に示すように、本実施形態のＥＳＤ保護半導体装置は、Ｉ／Ｏ端子又は電源端子となる第１の端子５１（被保護回路としての半導体集積回路の高電位側端子）と、接地端子となる第２の端子５２（被保護回路としての半導体集積回路の低電位側端子）との間に設けられた順方向サイリスタ６０と逆方向サイリスタ７０とを有している。
【０１０５】
順方向サイリスタ６０は、第１のＰＮＰトランジスタ６１（ＰＮＰ１）と、第１のＮＰＮトランジスタ６２（ＮＰＮ１）と、第１の抵抗６３（Ｒ１）と、第２の抵抗６４（Ｒ２）とを有している。第１のＰＮＰトランジスタ６１のエミッタは、第１の端子５１に接続され、コレクタは第１のＮＰＮトランジスタ６２のベース及び第２の抵抗６４の一方側の接続端子に接続され、ベースは第１の抵抗６３の一方側の接続端子に接続されている。第１のＮＰＮトランジスタ６２のエミッタは、第２の端子５２に接続されて接地され、コレクタは第１の抵抗６３の一方側の接続端子に接続されている。第１の抵抗６３の他方側の接続端子は、第１の端子５１に接続されている。第２の抵抗６４の他方側の接続端子は、第２の端子５２に接続されている。また、第１のＰＮＰトランジスタ６１は、エミッタ−コレクタ間のパンチスルー電流を流す設計を行っておくことにより、順方向サイリスタ６０におけるトリガー素子としての機能を有している。なお、本実施形態において、第１の抵抗６３は、Ｒ１≦４．７Ωとしている。
【０１０６】
一方、逆方向サイリスタ７０は、第２のＮＰＮトランジスタ７１（ＮＰＮ２）と、第２のＰＮＰトランジスタ（ＰＮＰ２）及び第３のＰＮＰトランジスタ（ＰＮＰ３）が並列に接続されてなる第２・第３のＰＮＰトランジスタ７２（ＰＮＰ２／／ＰＮＰ３）とを有している。第２のＮＰＮトランジスタ７１のエミッタは、第１の端子５１に接続され、コレクタは第２及び第３のＰＮＰトランジスタのベース及び第１のＰＮＰトランジスタ６１のベースに接続され、ベースは第２及び第３のＰＮＰトランジスタのコレクタ及び第１のＮＰＮトランジスタ６２のベース及び第１のＰＮＰトランジスタ６１のコレクタ及び第２の抵抗６４の一方側の接続端子に接続されている。第２及び第３のＰＮＰトランジスタのエミッタは、第２の端子５２に接続されている。
【０１０７】
図７は、図６に示す回路を実現する本実施形態に係るＥＳＤ保護半導体装置の構造を示す断面図である。なお、図中では、図６に示した回路図を対応させて示している。
【０１０８】
図７に示すように、本実施形態のＥＳＤ保護半導体装置では、Ｐ型半導体領域８１内に、Ｐ型半導体領域８２と、Ｎ型半導体領域８３とが配置されている。
【０１０９】
Ｎ型半導体領域８３内には、Ｐ型半導体領域８４と、互いに隣接するＰ型半導体領域８５及びＮ型半導体領域８６と、Ｐ型半導体領域８７とが、Ｎ型半導体領域８３を挟んで形成されている。そして、Ｐ型半導体領域８７内には、Ｎ型半導体領域８８と、Ｎ型半導体領域８９と、Ｐ型半導体領域９０とが、Ｐ型半導体領域８７を挟んで形成されている。
【０１１０】
Ｐ型半導体領域８５と、Ｎ型半導体領域８９とには、第１の端子５１が接続されており、Ｎ型半導体領域８６には、第１の端子５１が第１の抵抗６３を介して接続されている。一方、Ｐ型半導体領域８２と、Ｐ型半導体領域８４と、Ｎ型半導体領域８８とには、第２の端子５２が形成されており、Ｐ型半導体領域９０には、第２の端子２が第２の抵抗６４を介して接続されている。
【０１１１】
以上の図６及び図７で示したように、本実施形態のＥＳＤ保護半導体装では、Ｐ型半導体領域８７内にＰ型半導体領域９０が形成されており、当該Ｐ型半導体領域９０が第２の抵抗６４を介して第２の端子５２に接続されている点で、第１の実施形態のＥＳＤ保護半導体装置と異なっている。なお、ここでは、Ｐ型半導体領域９０は、Ｐ型半導体領域８７内において、Ｎ型半導体領域８８とＮ型半導体領域８９との間に形成されている場合を例としたが、これに限定されるものではく、Ｐ型半導体領域９０は、Ｐ型半導体領域８７内に形成されていればよい。
【０１１２】
ここで、上述した各半導体領域と図６及び図７に示した各トランジスタとの対応関係について説明する。
【０１１３】
第１のＰＮＰトランジスタ６１（ＰＮＰ１）では、Ｐ型半導体領域８５がエミッタを構成し、Ｎ型半導体領域８６及びＮ型半導体領域８３がベースを構成し、Ｐ型半導体領域８７がコレクタを構成している。
【０１１４】
第１のＮＰＮトランジスタ６２（ＮＰＮ１）では、Ｎ型半導体領域８８がエミッタを構成し、Ｐ型半導体領域８７及びＰ型半導体領域９０がベースを構成し、Ｎ型半導体領域８３及びＮ型半導体領域８６がコレクタを構成している。
【０１１５】
第２のＮＰＮトランジスタ７１（ＮＰＮ２）では、Ｎ型半導体領域８９がエミッタを構成し、Ｐ型半導体領域８７及びＰ型半導体領域９０がベースを構成し、Ｎ型半導体領域８３がコレクタを構成している。
【０１１６】
第２・第３のＰＮＰトランジスタ７２を構成する第２のＰＮＰトランジスタ（ＰＮＰ２）では、Ｐ型半導体領域８４がエミッタを構成し、Ｎ型半導体領域８６及びＮ型半導体領域８３がベースを構成し、Ｐ型半導体領域８７がコレクタを構成している。
【０１１７】
第２・第３のＰＮＰトランジスタ７２を構成する第３のＰＮＰトランジスタでは、Ｐ型半導体領域８１及びＰ型半導体領域８２がエミッタを構成し、Ｎ型半導体領域８６及びＮ型半導体領域８３がベースを構成し、Ｐ型半導体領域８７がコレクタを構成している。
【０１１８】
また、順方向サイリスタ６０では、Ｐ型半導体領域８５がアノードを構成すると共に、Ｎ型半導体領域８８がカソードを構成している。一方、逆方向サイリスタ７０では、Ｐ型半導体領域８２及びＰ型半導体領域８４がアノードを構成すると共に、Ｎ型半導体領域８９がカソードを構成している。
【０１１９】
ここで、第１の実施形態と同様に、本実施形態のＥＳＤ保護半導体装置の構造と、上述の図１０に示した従来のＥＳＤ保護半導体装置の構造とを比較すると、順方向サイリスタと逆方向サイリスタとを構成する半導体領域の総数は、本実施形態のＥＳＤ保護半導体装置の場合が１０個（半導体領域８１〜９０）であるので、従来のＥＳＤ保護半導体装置の場合の１２個よりも少なく、本実施形態のＥＳＤ保護半導体装置においても、優れた面積効率を実現することができる。
【０１２０】
本実施形態に係るＥＳＤ保護半導体装置の動作については、第１のＮＰＮトランジスタ６１のベース−エミッタ間に第２の抵抗６４が接続されていることにより、順方向サイリスタ６０が動作する前の動作モードが、第２の抵抗６４の接続時における第１のＮＰＮトランジスタ６１のエミッタ−コレクタ間耐圧（以下、ＢＶＣＥＲ耐圧という）での動作モードとなる点で、上述した第１の実施形態のＥＳＤ保護半導体装置の動作と異なる。なお、その他の動作については、第１の実施形態と同様である。
【０１２１】
一般的に、ＮＰＮトランジスタにおけるＢＶＣＥＯ耐圧とＢＶＣＥＲ耐圧との大小関係は、ＢＶＣＥＯ＜ＢＶＣＥＲである。したがって、本実施形態のＥＳＤ保護半導体装置によると、半導体集積回路の電源電圧の最大値に対してより高い動作電圧に設定することができるので、ラッチアップ耐性をさらに向上させることができる。
【０１２２】
−変形例−
以下、本実施形態の変形例に係るＥＳＤ保護半導体装置について説明する。
【０１２３】
図８は、本実施形態の変形に係るＥＳＤ保護半導体装置の構成を示す断面図である。
【０１２４】
図８に示すＥＳＤ保護半導体装置では、Ｎ型半導体領域８３内にＰ型半導体領域９１が配置されており、Ｐ型半導体領域９１内にＰ型半導体領域８５が配置されており、さらに、Ｐ型半導体領域８５とＮ型半導体領域８６とが、Ｐ型半導体領域９０を挟んで形成されているという点で、図７に示したＥＳＤ保護半導体装置と異なっている。なお、その他の構成は、図７に示した構成と同様である。
【０１２５】
Ｐ型半導体領域９１は、Ｐ型半導体領域８５の拡散深さよりも深い拡散深さを持つと共にその一部がＰ型半導体領域８５と重なっており、第１のＰＮＰトランジスタ６１のエミッタとなる。なお、図８では、Ｐ型半導体領域９１がＰ型半導体領域８５を包むように形成されているが、Ｐ型半導体領域９１の構造はこれに限定されるものではなく、Ｐ型半導体領域８５の下部のみに形成されるような構造などであってもかまわない。
【０１２６】
本実施形態の変形例によると、第１の実施形態の変形例と同様に、Ｐ型半導体領域８５の拡散深さよりも拡散深さが深い（特に、Ｐ型半導体領域８７と対抗し合う面積が互いに等しくなるような深さであることが望ましい）Ｐ型半導体領域９１を形成することにより、図７に示したＥＳＤ保護半導体装置における第１のＰＮＰトランジスタ６１と比較して、本変形例におけるトリガー素子となる第１のＰＮＰトランジスタ６１を破壊されにくくすることができる。
【０１２７】
また、Ｐ型半導体領域９１の濃度は、Ｐ型半導体領域８５の濃度よりも低い方が、Ｐ型半導体領域８５に電流が集中することを回避してより大きな破壊電流値を実現できるので好ましい。
【産業上の利用可能性】
【０１２８】
以上説明したように、本発明は、面積効率の高いＥＳＤ保護半導体装置にとって有用である。
【図面の簡単な説明】
【０１２９】
【図１】本発明の第１の実施形態に係るＥＳＤ保護半導体装置の構成を示す回路図である。
【図２】本発明の第１の実施形態に係るＥＳＤ保護半導体装置の構造を示す断面図である。
【図３】本発明第１の実施形態に係るＥＳＤ保護半導体装置における、第１の端子（Ｉ／Ｏ端子又は電源端子）に正のＥＳＤストレスを与えた場合の電流−電圧特性図である。
【図４】本発明第２の実施形態に係るＥＳＤ保護半導体装置における、第１の端子（Ｉ／Ｏ端子又は電源端子）に負のＥＳＤストレスを与えた場合の電流−電圧特性図である。
【図５】本発明の第１の実施形態の変形例に係るＥＳＤ保護半導体装置の構造を示す断面図である。
【図６】本発明の第２の実施形態に係るＥＳＤ保護半導体装置の構成を示す回路図である。
【図７】本発明の第２の実施形態に係るＥＳＤ保護半導体装置の構造を示す断面図である。
【図８】本発明の第２の実施形態の変形例に係るＥＳＤ保護半導体装置の構造を示す断面図である。
【図９】従来に係るＥＳＤ保護半導体装置の構成を示す回路図である。
【図１０】従来に係るＥＳＤ保護半導体装置の構造を示す断面図である。
【図１１】従来に係るＥＳＤ保護半導体装置における順方向サイリスタの動作を示す電流−電圧特性図である。
【図１２】従来に係るＥＳＤ保護半導体装置における逆方向サイリスタの動作を示す電流−電圧特性図である。
【符号の説明】
【０１３０】
１、５１  第１の端子（電源端子又はＩ／Ｏ端子）
２、５２  接地端子（ＧＮＤ端子）
１０、６０  順方向サイリスタ
１１、６１  第１のＰＮＰトランジスタ（ＰＮＰ１）
１２、６２  第１のＮＰＮトランジスタ（ＮＰＮ１）
１３  抵抗（Ｒ１）
２０、７０  逆方向サイリスタ
２１、７１  第２のＮＰＮトランジスタ（ＮＰＮ２）
２２、７２  第２・第３のＰＮＰトランジスタ（ＰＮＰ２／／ＰＮＰ３）
３１、８１  Ｐ型半導体領域
３２、８２  Ｐ型半導体領域（第１のＰ型半導体領域）
３４、８４  Ｐ型半導体領域（第２のＰ型半導体領域）
３５、８５  Ｐ型半導体領域（第３のＰ型半導体領域）
３７、８７  Ｐ型半導体領域（第４のＰ型半導体領域）
４０、９１  Ｐ型半導体領域（第６のＰ型半導体領域）
９０  Ｐ型半導体領域（第５のＰ型半導体領域）
３３、８３  Ｎ型半導体領域（第１のＮ型半導体領域）
３６、８６  Ｎ型半導体領域（第２のＮ型半導体領域）
３８、８８  Ｎ型半導体領域（第３のＮ型半導体領域）
３９、８９  Ｎ型半導体領域（第４のＮ型半導体領域）
６３  第１の抵抗（Ｒ１）
６４  第２の抵抗（Ｒ２）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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