(57)【要約】【課題】  ＭＯＳＦＥＴのオン電流の大きな半導体装置を提供する。【解決手段】  半導体装置は、半導体基板１を含む。素子領域を区画するトレンチ２が半導体基板の表面に形成される。ＭＯＳＦＥＴは、半導体基板上に設けられたゲート絶縁膜１１と、ゲート絶縁膜上に設けられたゲート電極１２と、ゲート電極の下方のチャネル領域を挟むソース／ドレイン拡散層２１と、を含む。応力膜３１は、ゲート電極上とソース／ドレイン拡散層上およびトレンチ内に連続して形成され、半導体基板に引っ張り応力または圧縮応力を与える。絶縁膜４１はトレンチを応力膜を介して埋め込む。【選択図】      図１
2007123850.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に形成され、素子領域を区画するトレンチと、
前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の下方のチャネル領域を挟むソース／ドレイン拡散層と、を含むＭＯＳＦＥＴと、
前記ゲート電極上と前記ソース／ドレイン拡散層上および前記トレンチ内に連続して形成され、前記半導体基板に引っ張り応力または圧縮応力を与える応力膜と、
前記トレンチを前記応力膜を介して埋め込む絶縁膜と、
を具備することを特徴とする半導体装置。
【請求項２】
前記応力膜が、前記ＭＯＳＦＥＴのチャネルの導電型がｎ型の場合、前記半導体基板に引っ張り応力を与える材料から実質的に構成され、前記ＭＯＳＦＥＴのチャネルの導電型がｐ型の場合、前記半導体基板に圧縮応力を与える材料から実質的に構成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記応力膜が、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミニウム酸化膜、アルミニウム窒化膜、タンタル酸化膜、チタン酸化膜、またはこれらの材料の積層膜からなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記トレンチの側面上に形成された絶縁膜をさらに具備し、
前記応力膜が、前記絶縁膜を介して前記トレンチ内に形成される、
ことを特徴とする請求項１に記載の半導体装置
【請求項５】
半導体基板の表面に素子領域を区画するトレンチを形成する工程と、
前記半導体基板の表面に、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の下方のチャネル領域を挟むソース／ドレイン拡散層と、を含むＭＯＳＦＥＴを形成する工程と、
前記ゲート電極上と前記ソース／ドレイン拡散層上および前記トレンチ内に連続する、前記半導体基板に引っ張り応力または圧縮応力を与える応力膜を形成する工程と、
前記トレンチを前記応力膜を介して第１絶縁膜により埋めこむ工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、半導体装置の素子分離絶縁膜の構造に関する。
【背景技術】
【０００２】
半導体装置の素子領域（活性領域）を区画する素子分離絶縁膜として、ＳＴＩ（Shallow Trench Isolation）構造のものが知られている。ＳＴＩ構造の素子分離絶縁膜は、半導体基板の表面に形成されたトレンチ内に絶縁膜が埋め込まれることにより形成される。活性領域には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の半導体素子が形成される。
【０００３】
また、素子分離絶縁膜を構成する絶縁膜が半導体基板に与える応力を利用して、ＭＯＳＦＥＴ（以下、単にトランジスタ）のオン電流を増加させる技術が知られている。このストレスによるトランジスタのオン電流増加効果（以下、オン電流増加効果）を得るのに適する絶縁膜がトレンチ内の側面に形成され、トレンチの残りの部分が、埋め込み性の良い等の特性を有する絶縁膜により埋め込まれる。
【０００４】
オン電流増加効果を実現可能な素子分離絶縁膜を有する半導体装置の製造方法について、図１４乃至図１６を参照して説明する。まず、図１４に示すように、半導体基板１０１上に、シリコン窒化膜１０２が形成され、シリコン窒化膜１０２および半導体基板１０１の表面にトレンチ１０３が形成される。
【０００５】
次に、トレンチ１０３の内面上に、シリコン窒化膜１０４が形成された後、トレンチ１０３が適当な深さまで絶縁膜１０５により埋め込まれる。次に、トレンチ１０３内で露出しているシリコン窒化膜１０４が除去される。次に、トレンチ１０３内に、絶縁膜１０６が形成される。次に、シリコン窒化膜１０２が除去されることにより、素子分離絶縁膜が形成される。
【０００６】
この後、図１５に示すように、ゲート絶縁膜１１１、ゲート電極１１２、ソース／ドレイン拡散層１１３を有するトランジスタが形成される。次に、図１６に示すように、ここまでの工程で得られる構造上の全面に、エッチングストッパー膜１１４が形成される。この後、層間絶縁膜の形成、配線層、コンタクトプラグ等が形成される。エッチングストッパー膜１１４は、コンタクトホールを層間絶縁膜に形成する際のストッパーとしての機能を有する。
【０００７】
シリコン窒化膜１０４が有する応力が、トランジスタのチャネル領域に働くことによって、トランジスタのオン電流が増大する。シリコン窒化膜１０４とチャネル領域との距離が近いほど、より大きなオン電流増加効果を実現できる。
【０００８】
特開2003-158241号公報は、ＮＭＯＳの活性領域と接するトレンチの側面にはシリコン窒化膜を設け、ＰＭＯＳの活性領域と接するトレンチの側面にはチャネル方向と垂直方向のみシリコン窒化膜を設けることにより、ＮＭＯＳおよびＰＭＯＳの両方のオン電流を増加させる技術を開示する。
【特許文献１】特開2003-158241号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ＭＯＳＦＥＴのオン電流の大きな半導体装置およびその製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１０】
本発明の第１の視点による半導体装置は、半導体基板と、前記半導体基板の表面に形成され、素子領域を区画するトレンチと、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の下方のチャネル領域を挟むソース／ドレイン拡散層と、を含むＭＯＳＦＥＴと、前記ゲート電極上と前記ソース／ドレイン拡散層上および前記トレンチ内に連続して形成され、前記半導体基板に引っ張り応力または圧縮応力を与える応力膜と、前記トレンチを前記応力膜を介して埋め込む絶縁膜と、を具備する。
【００１１】
本発明の第２の視点による半導体装置の製造方法は、半導体基板の表面に素子領域を区画するトレンチを形成する工程と、前記半導体基板の表面に、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の下方のチャネル領域を挟むソース／ドレイン拡散層と、を含むＭＯＳＦＥＴを形成する工程と、前記ゲート電極上と前記ソース／ドレイン拡散層上および前記トレンチ内に連続する、前記半導体基板に引っ張り応力または圧縮応力を与える応力膜を形成する工程と、前記トレンチを前記応力膜を介して第１絶縁膜により埋めこむ工程と、を具備することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ＭＯＳＦＥＴのオン電流の大きな半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１３】
本発明者等は、本発明の開発の過程において、素子分離絶縁膜によるオン電流増加効果を効果的に実行する方法について研究した。その結果、本発明者等は、以下に述べるような知見を得た。
【００１４】
背景技術の項で述べたように、トレンチ１０３内の半導体基板１０１の表面近傍の側面上には、シリコン窒化膜１０４は形成されない。そして、シリコン窒化膜１０４の上面は、絶縁膜１０６によって覆われる。これは、シリコン窒化膜１０２を除去する工程の段階でシリコン窒化膜１０４がトレンチ１０３内で露出していると、シリコン窒化膜１０２を除去する際に、シリコン窒化膜１０４が半導体基板の表面より大幅に深い位置までエッチバックされるからである。
【００１５】
このように、製造工程上の理由からトレンチ１０３内の半導体基板１０１表面近傍にシリコン窒化膜１０４を除去せざるを得ない。この結果、最も大きなオン電流増加効果を発揮する、チャネル領域に最も近い部分にシリコン窒化膜１０４が形成されないこととなる。トレンチ１０３の底部近傍のシリコン窒化膜１０４のみでは、トレンチ１０３内の半導体基板１０１表面近傍にもシリコン窒化膜１０４が形成されている場合より、オン電流増加効果は小さい。
【００１６】
また、近時、エッチングストッパー膜１１４の応力を制御することによって、エッチングストッパー膜１１４にもシリコン窒化膜１０４と同様のオン電流増加効果を持たせることが行われている。しかしながら、図１４乃至図１６に示す工程では、シリコン窒化膜１０４、エッチングストッパー膜１１４を形成するのに、非常に多くの工程を必要とする。このため、より高いオン電流増加効果を実現するとともに、効率よくオン電流増加効果用の応力膜を形成する工程が望まれる。
【００１７】
以下に、このような知見に基づいて構成された本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１８】
図１は、それぞれ本発明の一実施形態に係る半導体装置の主要部を示す平面図であり、図２、図３は、図１のＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線に沿った断面図である。図１、図２、図３に示すように、例えばシリコンからなる半導体基板１の表面には、素子分離領域を構成するトレンチ２が形成されている。素子分離領域は、素子領域（活性領域）４を区画する。トレンチ２は、半導体基板１の表面のうちで活性領域４以外の領域に形成されている。トレンチ２の側面および底面上には、例えばシリコン酸化膜からなる絶縁膜３が形成されている。
【００１９】
素子領域４内には、ＭＯＳＦＥＴが形成されている。ＭＯＳＦＥＴは、少なくともゲート絶縁膜１１、ゲート電極１２、ソース／ドレイン拡散層２１を含んでいる。
【００２０】
ゲート絶縁膜１１は、半導体基板１の表面上に設けられ、例えばシリコン酸化膜からなる。ゲート電極１２は、ゲート絶縁膜１１上に設けられ、例えば不純物が導入されることにより導電性とされたポリシリコンからなる。
【００２１】
ゲート電極１２は、図１の上下方向に沿った端部において、素子領域４を超えた位置に達している。この素子分離領域のゲート電極の下には、トレンチ２は形成されず、絶縁膜３が埋め込まれている。そして、ゲート電極１２は、素子領域４においてはゲート絶縁膜１１上に位置し、素子分離領域においては絶縁膜３上に位置している。
【００２２】
また、ゲート電極１２の上面には、シリサイド１３が形成されている。
【００２３】
ゲート絶縁膜１１、ゲート電極１２の側面上には、例えばシリコン窒化膜からなる絶縁膜１４が設けられている。絶縁膜１４の側壁上には、例えばシリコン窒化膜からなるスペーサ１５が設けられる。
【００２４】
ソース／ドレイン拡散層２１は、素子領域４の半導体基板１の表面において、ゲート電極１２の下方のチャネル領域を挟むように形成されている。ソース／ドレイン拡散層２１は、低濃度部分（Lightly Doped Drain）２１ａと高濃度部分２１ｂとから構成される。低濃度部分２１ａは、絶縁膜１４およびスペーサ１５の下方に位置し、半導体基板１の表面近傍の浅い領域に形成される。高濃度部分２１ｂは、低濃度部分２１ａを挟み、低濃度部分２１ａより深い位置まで広がっている。ソース／ドレイン拡散層２１の表面には、シリサイド２２が形成されている。
【００２５】
スペーサ１５の側面、ゲート電極１２の上面、素子領域４の半導体基板１の表面、トレンチ２と半導体基板１とがなす角、トレンチ２内の絶縁膜３上には、応力膜３１が設けられている。応力膜３１は、トレンチ２内に形成された絶縁膜３上の全面上に亘っている。このため、応力膜３１は、半導体基板１に大きな応力を与えることができる。さらに、トレンチ２の表面のうちで、ＭＯＳＦＥＴのチャネル領域に最も近い部分、すなわち、半導体基板１の表面近傍にも応力膜３１が形成されている。このため、応力膜３１によるＭＯＳＦＥＴのオン電流増加効果を最大限に利用できる。
【００２６】
また、応力膜３１は、応力膜３１が半導体基板１に与える応力によってＭＯＳＦＥＴのオン電流を増加させるような材料および組成を有している。応力膜３１として、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミニウム酸化膜、アルミニウム窒化膜、タンタル酸化膜、チタン酸化膜等を用いることができる。
【００２７】
また、応力膜３１は、オン電流を増加させるＭＯＳＦＥＴのチャネルの導電型に応じた特徴を有している。より具体的には、チャネルがｎ型のＭＯＳＦＥＴに対しては、引っ張り応力を有する応力膜３１が用いられる。また、チャネルがｐ型のＭＯＳＦＥＴに対しては、圧縮応力を有する応力膜３１が用いられる。１つの材料によりｎ型、ｐ型の両方のオン電流を増加させるには、この材料の組成が適切に設定される。もちろん、各導電型に対して、異なる材料を用いることも可能である。
【００２８】
さらに、応力膜３１は、図４に示すように、第１層３１ａおよび第２層３１ｂからなる積層構造を有していても良い。図４では、２層の場合を例示しているが、３層以上とすることももちろん可能である。応力膜３１が積層構造の場合、各層として、上記した材料を用いることができる。また、引っ張り応力を有する層と、圧縮応力を有する層とを積層することによりｎ型、ｐ型の両方のＭＯＳＦＥＴのオン電流を同時に増加する効果を得ることも可能である。
【００２９】
応力膜３１は、少なくとも半導体基板１およびゲート電極１２の表面において、エッチングストッパーとしての機能も有している。
【００３０】
応力膜３１上の全面には、例えばシリコン酸化膜からなる層間絶縁膜４１が設けられている。層間絶縁膜４１は、トレンチ２内に埋め込まれることにより、トレンチ２において素子分離絶縁膜としての機能を併有する。層間絶縁膜４１上の全面には、例えばシリコン酸化膜からなる層間絶縁膜４２、４３が順に設けられている。
【００３１】
層間絶縁膜４２、４１内には、シリサイド１３、２２に達するコンタクトプラグ５１が設けられている。コンタクトプラグ５１は、コンタクトホールの内面上に設けられたバリアメタル５２を介して、コンタクトホール内に埋め込まれた導電材料により構成される。
【００３２】
層間絶縁膜４３内には、底面がコンタクトプラグ５１と接する配線層６１が設けられる。配線層６１は、配線溝の内面上に設けられたバリアメタル６２を介して、配線溝内に埋め込まれた導電材料により構成される。
【００３３】
次に、図１乃至図３の半導体装置の製造方法について、図５乃至図１２を参照して説明する。図５乃至図１２は、図１乃至図３の半導体装置の製造工程の一部を順に示す断面図であり、図２と同じ断面を示している。図５に示すように、半導体基板１上に、厚さが１５０ｎｍ程度の絶縁膜７１が、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により形成される。絶縁膜７１は、素子領域の区画のためのトレンチの形成用のマスク等の機能を有し、例えば、シリコン窒化膜を用いることができる。次に、絶縁膜７１上の全面に、レジスト膜（図示せぬ）が塗布される。次に、リソグラフィ工程によって、レジスト膜に、トレンチ２が形成される予定の領域の上方に開口を有するパターンが形成される。このトレンチ２によって、素子領域４が区画される。
【００３４】
次に、レジスト膜をマスクとして用いて、例えばＲＩＥ（Reactive Ion Etching）法等の異方性エッチングによって、絶縁膜７１がエッチングされる。続いて、ＲＩＥ等によって、半導体基板１が３００ｎｍ程度エッチングされることにより、トレンチ２が形成される。
【００３５】
次に、ここまでの工程で得られる構造上の全面に、例えばＣＶＤ法により、例えばシリコン酸化膜からなる絶縁膜３が堆積される。次に、絶縁膜が、絶縁膜７１をストッパーとして、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化される。
【００３６】
次に、図６に示すように、絶縁膜３の上面が、半導体基板１の表面より若干高い位置まで、より具体的には、図５の状態から１００ｎｍ程度エッチングされる。次に、絶縁膜７１が、ウェットエッチング等により除去される。この結果、素子分離領域が形成される。次に、イオン注入および熱工程によって、ｐ型、ｎ型のウェル（図示せぬ）が形成される。
【００３７】
次に、図７に示すように、ゲート絶縁膜１１、ゲート電極１２が形成される。すなわち、半導体基板１の表面が、例えば熱酸化法により酸化されることによりゲート絶縁膜１１が形成される。次に、少なくともゲート絶縁膜上、および絶縁膜３上に、例えばＬＰＣＶＤ法により、厚さが１５０ｎｍ程度の導電性のポリシリコン膜が形成される。
【００３８】
次に、リソグラフィ工程およびＲＩＥ等の異方性エッチングによって、ポリシリコン膜がゲート電極１２の形状へとパターニングされる。ポリシリコン膜は、図１に示すように、素子領域から若干、素子分離領域上にまで達し、この部分において絶縁膜３上に位置している。
【００３９】
次に、ゲート絶縁膜１１のゲート電極１２により覆われていない部分が、例えばウェットエッチングによって除去される。次に、ゲート電極１２をマスクとしたイオン注入および８００℃程度の熱工程によって、ソース／ドレイン拡散層２１の低濃度部分２１ａが形成される。
【００４０】
次に、図８に示すように、ここまでの工程で得られる構造上の全面に、例えばＬＰＣＶＤ法により、絶縁膜１４およびスペーサ１５となる絶縁膜が順次堆積される。次に、これらの絶縁膜がエッチバックされることにより、絶縁膜１４およびスペーサ１５が形成される。次に、ゲート電極１２、絶縁膜１４、スペーサ１５をマスクとしたイオン注入、および熱工程によって、ソース／ドレイン拡散層２１の高濃度部分２１ｂが形成される。
【００４１】
次に、図９に示すように、ここまでの工程で得られる構造上の全面に、シリサイドの材料となる金属膜（図示せぬ）が形成される。次に、熱工程が行われることにより、ゲート電極１２上、半導体基板１の表面（ソース／ドレイン拡散層２１の表面）に、シリサイド１３、２２がそれぞれ形成される。次に、シリサイド化に寄与しなかった金属膜が除去される。
【００４２】
次に、ここまでの工程で得られる構造上の全面に、レジスト膜７２が塗布によって、形成される。次に、リソグラフィ工程によって、レジスト膜７２に、トレンチ２の上方（絶縁膜３の上方）に開口７３を有するパターンが形成される。
【００４３】
次に、図１０に示すように、レジスト膜をマスクとして用いて、例えばＲＩＥ法によって、絶縁膜３がエッチバックされる。レジスト膜７２の開口７３は、レジスト膜のパターンの位置ずれが発生したことを考慮して、トレンチ２の平面形状より若干小さい形状とされている。このため、エッチングの結果、トレンチ２の側面上に絶縁膜３が残存する。
【００４４】
応力膜３１とトレンチ２の側面の半導体基板１との距離が小さいほど、応力膜３１が半導体基板１に与える応力は大きくなるので、より大きな応力を得る観点からは、トレンチ２の側面上の絶縁膜３は薄い方が望ましい。しかしながら、絶縁膜３を完全に除去すると、応力膜３１が、トレンチ２の表面上、すなわちシリコンに接触することになる。この結果、界面準位が発生し、半導体装置の性能が悪化することになり、好ましくないので、トレンチ２が薄い絶縁膜３により覆われているほうが好ましい。
【００４５】
また、絶縁膜３のエッチバックの条件も、トレンチ２の底面上に絶縁膜３が若干残存するようなものが用いられる。これは、絶縁膜３を完全に除去しようとすると、トレンチ２の底面の半導体基板１の表面が荒れてしまう可能性があるからである。すなわち、部位によっては、絶縁膜３の除去のみならず、トレンチ２の底面のシリコンもがエッチングされることがある。この結果、この部分にウェルが形成されていると、このウェルの特性が乱され、半導体装置の特性が変化し、最悪の場合、半導体装置として機能しなくなる。
【００４６】
一方、トレンチ２の底面上の絶縁膜３が厚すぎると、トレンチ２の側面上の応力膜３１の面積が小さくなる。すると、応力膜３１によるＭＯＳＦＥＴのオン電流増加効果が減少する。よって、より大きな応力を得る観点からは、トレンチ２の底面上の絶縁膜３は薄い方が望ましい。トレンチ２の底面上の絶縁膜３は、少なくとも、ソース／ドレイン拡散層２１の底面（接合深さ）の位置よりは深い位置に位置していることが望ましい。
【００４７】
次に、図１１に示すように、ここまでの工程で得られる構造上の全面に、例えばＬＰＣＶＤ法により、応力膜３１が堆積される。応力膜３１の厚さは、例えば３０ｎｍである。この結果、ゲート電極１２上、スペーサ１５上、半導体基板１の表面上、絶縁膜３上に応力膜３１が形成される。応力膜３１は、元々、後の工程でのコンタクトホール形成時のエッチングに対するストッパー膜としてゲート電極１２上および半導体基板１の表面上に設けられている。このような用途に用いられる膜をトレンチ２の内面上にまで形成するようにすることによって、従来の半導体装置の製造工程を利用しながら、効率的に、トレンチ２内に応力膜３１を形成することができる。
【００４８】
より具体的には、図１４乃至図１６を用いて示した方法では、トレンチ１０３の側面上の応力膜１０４と、応力を与える機能も有するエッチングストッパー膜１１４とが別の工程で形成されるのに対して、本実施形態によれば、１つの工程で作成される。このため、製造工程を効率化できる。
【００４９】
図１１の工程の結果、応力膜３１は、ＭＯＳＦＥＴのオン電流増加効果に最も寄与する、半導体基板１の表面近傍（トレンチ２の角）を含むトレンチ２の側面上の全面に形成される。
【００５０】
次に、図１２に示すように、ここまでの工程で得られる構造上の全面に、例えばＬＰＣＶＤ法により、厚さが４００ｎｍ程度の層間絶縁膜４１が堆積される。この際、トレンチ２は、層間絶縁膜４１により埋め込まれる。次に、層間絶縁膜４１が、例えばＣＭＰ法により平坦化される。
【００５１】
次に層間絶縁膜４１上の全面に、例えばプラズマＣＶＤ法により、厚さが２００ｎｍ程度の層間絶縁膜４２が堆積される。
【００５２】
次に、図２に示すように、リソグラフィ工程およびＲＩＥ等の異方性エッチングによって、層間絶縁膜４１、４２内に、シリサイド１３、２２に達するコンタクトホールが形成される。次に、このコンタクトホールの内面上に、例えばスパッタ法により、厚さが５ｎｍ程度のバリアメタル５２が形成される。次に、コンタクトホールが、例えば熱ＣＶＤ法により、タングステン等の導電材料により埋め込まれることにより、コンタクトプラグ５１が形成される。
【００５３】
次に、ここまでの工程で得られる構造上の全面に層間絶縁膜４３が形成される。次に、層間絶縁膜４３内に、リソグラフィ工程、エッチング、ＣＶＤ法等により、バリアメタル６２および配線層６１が形成される。以降、所望により、さらなる層間絶縁膜、ビアプラグ、配線層、パッド等が、公知の方法により形成される。
【００５４】
なお、上記の説明では、トレンチ２内の絶縁膜３を積極的に除去する工程を例示している。しかし、これに限られない。具体的には、図１３のような構成とすることができる。図１３について以下に説明する。
【００５５】
図５の工程でトレンチ２が絶縁膜３で埋め込まれた後、あるエッチング工程で除去される膜と絶縁膜３とのエッチングレートの比が十分に大きくないことがある。このようなエッチング工程において、絶縁膜３の上端が若干エッチバックされる。このような条件のエッチング工程が重なることにより、絶縁膜３の上端は、図１３に示すように、半導体基板１の表面より低い位置に位置する。この状態で、図１１を用いて説明した工程を行うことによって、図１３に示すように、トレンチ２内の厚い絶縁膜３の上面上に、応力膜３１が形成される。
【００５６】
図１３の場合も、応力膜３１は、ＭＯＳＦＥＴのオン電流増加効果に最も寄与する、半導体基板１の表面近傍を含むトレンチ２の側面上の全面に形成される。なお、図１３において、半導体基板１の表面近傍のトレンチ２の側面上に絶縁膜２が残存している。これは、処理中の半導体装置が処理装置外に出された際等に自然に形成される酸化膜である。
【００５７】
本発明の一実施形態に係る半導体装置によれば、エッチングストッパー膜としてゲート電極１２上および半導体基板１の表面上に形成される膜が、素子分離領域としてのトレンチ２の内面上まで亘る。このため、応力膜３１は、ＭＯＳＦＥＴのオン電流増加効果に最も寄与する、半導体基板１の表面近傍を含むトレンチ２の側面上の全面に形成される。よって、トレンチ２内の応力膜３１によりオン電流増加効果を最大に活用することができる。
【００５８】
また、図１４乃至図１６の工程と異なり、素子分領域のためのトレンチの形成の際に用いられる絶縁膜（例えばシリコン窒化膜）７１を除去する時点で、応力膜３１は形成されていない。このため、絶縁膜７１と応力膜３１とが似た材質でできているためにあるエッチング条件によって共に除去されるような場合でも、図１４乃至図１６の工程では不可避な、シリコン窒化膜１０２の時点でのシリコン窒化膜１０４の被覆は必要性ない。よって、応力膜３１を素子分離領域としてのトレンチ２の側面上の全面に形成できる。
【００５９】
また、トレンチ２内にまで亘る応力膜３１は、エッチングストッパー膜を流用することにより実現される。すなわち、エッチングストッパー膜として半導体基板の表面上に配置される膜が、この膜の形成工程において、素子分離領域としてのトレンチ２の内面上にも形成される。このため、別々の工程で形成されていた、半導体基板１の表面上のエッチングストッパーとしての機能をも有する応力膜と、トレンチ２の内面上の応力膜とを、１つの工程で形成できる。このように、元々必要な成膜工程を利用して、効率的に、オン電流増加効果に寄与する部分に応力膜３１を形成できる。
【００６０】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施形態に係る半導体装置の主要部を示す平面図。
【図２】図１の断面図。
【図３】図１の断面図。
【図４】本発明の他の実施形態に係る半導体装置の主要部を示す断面図。
【図５】図２の半導体装置の製造工程の一部を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】図１０に続く工程を示す断面図。
【図１２】図１１に続く工程を示す断面図。
【図１３】本発明の他の実施形態に係る半導体装置の主要部を示す断面図。
【図１４】従来の半導体装置の製造工程の一部を示す断面図。
【図１５】図１４に続く工程を示す図。
【図１６】図１５に続く工程を示す図。
【符号の説明】
【００６２】
１…半導体基板、２…トレンチ、３…絶縁膜、１１…ゲート絶縁膜、１２…ゲート電極、１３…シリサイド、１４…絶縁膜、１５…スペーサ、２１…ソース／ドレイン拡散層、２１ａ…低濃度部分、２１ｂ…高濃度部分、２２…シリサイド、３１…応力膜、４１、４２、４３…層間絶縁膜、５１…コンタクトプラグ、５２…バリアメタル、６１…配線層、６２…バリアメタル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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