(57)【要約】【課題】Ｒ−２Ｒ回路において、Ｒ側と２Ｒ側の抵抗比の誤差を補正して、微分非直線性誤差を改善できる抵抗ラダーを提供する。【解決手段】常時オンしている第２のスイッチ素子を構成するＮｃｈＭＯＳＦＥＴ１０５、１０６のバックゲート電位を、第１のスイッチ素子を構成するＮｃｈＭＯＳＦＥＴ１０３、１０４のオン／オフに連動して変化させ、第２のスイッチ素子の抵抗値を第１のスイッチ素子の抵抗値に応じた値にして、Ｒ側と２Ｒ側の抵抗比の第１のスイッチ素子の抵抗値による誤差を、第２のスイッチ素子の抵抗値により補正する。【選択図】図１
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【特許請求の範囲】
【請求項１】
直列接続された第１の抵抗部と第２の抵抗部からなる要素と、
前記第２の抵抗部の前記第１の抵抗部との接続端とは異なる一方端に接続され、その一方端の電位を第１の所定電位間で切り替えるとともに、その切り替えに応じて自己の抵抗値が変化する第１のスイッチ素子と、
前記第１の抵抗部の一方端に接続されて常時オンしているＭＯＳ素子と、
前記ＭＯＳ素子のバックゲート電位を前記第１のスイッチ素子の切り替え動作に連動して第２の所定電位間で切り替えることにより前記ＭＯＳ素子の抵抗値を前記第１のスイッチ素子の抵抗値に応じた値に変化させることで、前記第１の抵抗部側の抵抗値と前記第２の抵抗部側の抵抗値の比の前記第１のスイッチ素子の抵抗値による誤差を、前記ＭＯＳ素子の抵抗値により補正する第２のスイッチ素子と、
を備えることを特徴とする抵抗ラダー。
【請求項２】
直列接続された第１の抵抗部と第２の抵抗部からなる要素と、
前記第２の抵抗部の前記第１の抵抗部との接続端とは異なる一方端に接続され、その一方端の電位を第１の所定電位間で切り替えるとともに、その切り替えに応じて自己の抵抗値が変化する第１のスイッチ素子と、
前記第１の抵抗部の一方端に接続されて常時オンしており、バックゲート電位がそれぞれ異なる複数のＭＯＳ素子と、
前記第１のスイッチ素子の切り替え動作に連動して、前記複数のＭＯＳ素子のうちから前記第１のスイッチ素子の抵抗値に応じた抵抗値のものを選択して信号線に接続させ、前記第１の抵抗部側の抵抗値と前記第２の抵抗部側の抵抗値の比の前記第１のスイッチ素子の抵抗値による誤差を、選択した前記ＭＯＳ素子の抵抗値により補正する第２のスイッチ素子と、
を備えることを特徴とする抵抗ラダー。
【請求項３】
直列接続された第１の抵抗部と第２の抵抗部からなる要素と、
前記第２の抵抗部の前記第１の抵抗部との接続端とは異なる一方端に接続され、その一方端の電位を第１の所定電位間で切り替えるとともに、その切り替えに応じて自己の抵抗値が変化する第１のＭＯＳ素子と、
前記第１の抵抗部の一方端に接続されて常時オンしている第２のＭＯＳ素子と、
前記第１のＭＯＳ素子および前記第２のＭＯＳ素子のバックゲート電位を前記第１のＭＯＳ素子の切り替え動作に連動して第２の所定電位間で切り替えて、前記第１の抵抗部側の抵抗値と前記第２の抵抗部側の抵抗値の比の前記第１のＭＯＳ素子の抵抗値による誤差を、前記第２のＭＯＳ素子の抵抗値により補正するための端子と、
を備えることを特徴とする抵抗ラダー。
【請求項４】
複数の前記要素を備えるとともに、前記第１のスイッチ素子および前記ＭＯＳ素子を前記各要素ごとに備え、かつ前記第２のスイッチ素子を少なくとも最上位ビットの前記要素に対して備え、前記各第１の抵抗部は前記各ＭＯＳ素子を介して直列接続し、前記各第２の抵抗部は前記各要素間で並列接続していることを特徴とする請求項１記載の抵抗ラダー。
【請求項５】
複数の前記要素を備えるとともに、前記第１のスイッチ素子を前記各要素ごとに備え、かつ前記複数のＭＯＳ素子および前記第２のスイッチ素子を少なくとも最上位ビットの前記要素に対して備え、さらにその他の前記要素に対してはその前記第１の抵抗部の一方端に接続されて常時オンしているＭＯＳ素子を備え、前記各第１の抵抗部は前記各ＭＯＳ素子を介して直列接続し、前記各第２の抵抗部は前記各要素間で並列接続していることを特徴とする請求項２記載の抵抗ラダー。
【請求項６】
複数の前記要素を備えるとともに、前記第１のＭＯＳ素子および前記第２のＭＯＳ素子を前記各要素ごとに備え、かつ前記端子を少なくとも最上位ビットの前記要素に対して備え、前記各第１の抵抗部は前記各第２のＭＯＳ素子を介して直列接続し、前記各第２の抵抗部は前記各要素間で並列接続していることを特徴とする請求項３記載の抵抗ラダー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗ラダーの誤差補正に関する。
【背景技術】
【０００２】
Ｄ／Ａコンバータ等には、重み付けをしたＲ−２Ｒ型の抵抗ラダー（Ｒ−２Ｒ回路）がよく用いられている。Ｒ−２Ｒ回路は、抵抗値がＲ［Ω］の第１の抵抗部と抵抗値が２Ｒ［Ω］の第２の抵抗部からなる。
【０００３】
図４に、ｎビットのＲ−２Ｒ回路の概略図を示す。図４に示すように、Ｒ−２Ｒ回路は、直列接続された第１の抵抗部４０１と第２の抵抗部４０２からなる要素を複数備えてなる。
【０００４】
また、Ｒ−２Ｒ回路では、各ビットに対応して第２の抵抗部４０２が設けられている。そして、各第２の抵抗部４０２の第１の抵抗部４０１との接続端とは異なる一方端にはそれぞれ第１のスイッチ素子４０３が接続されている。これらの第１のスイッチ素子４０３は、デジタル入力の各ビット信号に対応して切り替え制御される。具体的には、第１のスイッチ素子４０３は、ビット信号が「１」を示す場合には、第２の抵抗部４０２に基準電圧ＶＲＥＦを印加し、ビット信号が「０」を示す場合には、第２の抵抗部４０２を接地する。このように、第１のスイッチ素子４０３は、第２の抵抗部４０２との接続端の電位を所定電位間で切り替える。この第１のスイッチ素子４０３の切り替え動作により、抵抗ラダーの抵抗値が選択される。
【０００５】
Ｒ−２Ｒ回路は、第１のスイッチ素子４０３により選択された抵抗ラダーの抵抗値に応じた多値の電圧を出力端子に発生する。ｎビットのＲ−２Ｒ回路は、基準電圧ＶＲＥＦを２ｎに分割した多値の電圧を生成することができる。
【０００６】
図５に従来の第１のスイッチ素子の具体例を示す。図５に示すように、第１のスイッチ素子は、ソースが接地されたＮｃｈＭＯＳＦＥＴ５０１と、ドレインに基準電圧ＶＲＥＦが印加されたＮｃｈＭＯＳＦＥＴ５０２からなる。また、ＮｃｈＭＯＳＦＥＴ５０１、５０２のバックゲートは共に接地されている。このＮｃｈＭＯＳＦＥＴ５０１、５０２のオン／オフがビット信号に対応して切り替えられる。具体的には、ビット信号が「１」を示す場合には、ＮｃｈＭＯＳＦＥＴ５０２がオンしてＮｃｈＭＯＳＦＥＴ５０１がオフする。一方、ビット信号が「０」を示す場合には、ＮｃｈＭＯＳＦＥＴ５０１がオンしてＮｃｈＭＯＳＦＥＴ５０２がオフする。
【０００７】
Ｄ／Ａコンバータに求められる特性は直線性である。Ｒ−２Ｒ回路の理想的な直線性は、１ビットについてＲ側と２Ｒ側の抵抗比を１：２にすることで実現できる。しかし、実際は、第１の抵抗部と第２の抵抗部を構成する抵抗素子の相対バラツキや、配線抵抗成分による誤差、スイッチ素子の抵抗成分による誤差などによって抵抗比（１：２）に誤差が生じ、これらの誤差により直線性が悪化する。
【０００８】
従来は、直線性を改善するために、抵抗部の抵抗値を大きくすることで抵抗比を１：２に近づけていた。しかし、近年、Ｄ／Ａコンバータに高速性が要求されてきたため、抵抗部の抵抗値を大きくできなくなってきた。そこで、レイアウト手法により抵抗素子の相対バラツキを低減させることで抵抗比を１：２に近づける手法が提案されている（例えば、特許文献１、２、３参照。）。
【０００９】
一方、従来のＲ−２Ｒ回路には、図４に示すように、第１の抵抗部４０１の一方端に、常時オンの第２のスイッチ素子４０４が接続されている。この第２のスイッチ素子４０４は、第１のスイッチ素子４０３の抵抗成分による誤差を補正するために設けられている。
【００１０】
図６に従来の第２のスイッチ素子の具体例を示す。図６に示すように、第２のスイッチ素子は、並列接続されたＮｃｈＭＯＳＦＥＴ６０１、６０２からなる。ＮｃｈＭＯＳＦＥＴ６０１、６０２のゲートには共に電圧ＶＣＣが常時印加されており、ＮｃｈＭＯＳＦＥＴ６０１、６０２は常時オンしている。また、ＮｃｈＭＯＳＦＥＴ６０１、６０２のバックゲートは共に接地されている。この並列接続されたＮｃｈＭＯＳＦＥＴ６０１、６０２の合成オン抵抗により、第１のスイッチ素子の抵抗成分による誤差を補正して、抵抗比を１：２に近づけていた。
【００１１】
しかしながら、上述したように抵抗部の抵抗値が小さくなってきた現状では、従来の第２のスイッチ素子では抵抗比を常に１：２に保つことができなくなってきた。すなわち、第１のスイッチ素子は抵抗成分がビットの切り替わり時に変化するのに対し、従来の第２のスイッチ素子は抵抗成分が常に一定であるため、スイッチ素子の抵抗成分によって抵抗比（１：２）に誤差が生じる。抵抗部の抵抗値が小さくなってきた現状では、このスイッチ素子の抵抗成分による誤差の抵抗比（１：２）の誤差に占める割合が大きくなってきており、このスイッチ素子の抵抗成分による誤差を無視できなくなってきた。以下、この点について説明する。
【００１２】
一般的にＭＯＳ素子のドレイン−ソース間のオン抵抗Ｒｏｎは、
Ｒｏｎ＝（（β／２）×（Ｗ／Ｌ）（Ｖｇｓ−Ｖｔ）２））−１  ・・・  （１）
で表される。式（１）において、Ｒｏｎはオン抵抗、β／２はプロセスにより決まる定数、Ｗはゲート幅、Ｌはゲート長、Ｖｇｓはゲート−ソース間電圧、Ｖｔは閾値電圧である。式（１）より、オン抵抗Ｒｏｎは閾値電圧Ｖｔが大きくなると増大する。
【００１３】
また、一般的に閾値電圧Ｖｔは、
Ｖｔ＝Ｖｔ０＋γ（（２φ＋Ｖｓｂ）０．５−（２φ）０．５）  ・・・  （２）
で表される。式（２）において、Ｖｔ０はバックゲート電圧が０Vのときの閾値電圧、γ、φはプロセスにより決まる定数、Ｖｓｂはソース−バックゲート間電圧である。
【００１４】
式（２）より、閾値電圧Ｖｔは、ソース−バックゲート間電圧Ｖｓｂと比例関係にあるので、式（１）、（２）より、ソース−バックゲート間電圧Ｖｓｂが大きくなると、閾値電圧Ｖｔが大きくなり、オン抵抗Ｒｏｎが大きくなる。
【００１５】
式（１）を簡単にすると、
Ｒｏｎ＝Ａ×（Ｖｇｓ−Ｂ×Ｖｓｂ−Ｃ）−１  ・・・  （３）
となる。式（３）において、Ａ、Ｂ、Ｃは定数である。このように、ＭＯＳ素子のオン抵抗Ｒｏｎは、ゲート−ソース間電圧Ｖｇｓとソース−バックゲート間電圧Ｖｓｂの差の指数関数で表される。
【００１６】
図５に示すように、第１のスイッチ素子を構成するＮｃｈＭＯＳＦＥＴ５０１、５０２は、ゲート−ソース間電圧Ｖｇｓとソース−バックゲート間電圧Ｖｓｂが異なる。そのため、式（３）より、ＮｃｈＭＯＳＦＥＴ５０１、５０２はオン抵抗Ｒｏｎが異なる。したがって、第１のスイッチ素子は、ビット信号に対応してＮｃｈＭＯＳＦＥＴ５０１、５０２のオン／オフが切り替わるとオン抵抗が変化する。これに対して、従来の第２のスイッチ素子（ＮｃｈＭＯＳＦＥＴ６０１、６０２）は、ゲート−ソース間電圧Ｖｇｓとソース−バックゲート間電圧Ｖｓｂが常に一定であるので、オン抵抗Ｒｏｎも一定である。よって、スイッチ素子の抵抗成分によって抵抗比に誤差が生じる。
【００１７】
このように、抵抗部の抵抗値が小さくなってきた現状では、スイッチ素子の抵抗成分による誤差の抵抗比（１：２）の誤差に占める割合が大きくなってきた。そこで、スイッチ素子のオン抵抗を小さくすることが考えられる。
【００１８】
しかし、上記の式（１）より、オン抵抗Ｒｏｎを小さくするには、ゲート長Ｌをプロセス最小サイズとし、ゲート幅Ｗを大きくしなければならない。このように、オン抵抗Ｒｏｎを小さくしようとすると、素子サイズが大きくなり、寄生容量が大きくなるので、回路の速度が低下してしまう。そのため、スイッチ素子のオン抵抗Ｒｏｎを小さくすることができない。
【００１９】
以上のように、従来の抵抗ラダーでは、スイッチ素子の抵抗成分の誤差が無視できず、Ｄ／Ａコンバータの直線性が悪化していた。特に、Ｒ−２Ｒ回路では、重み付けをしているため、最上位ビットについての抵抗比（１：２）の誤差が直線性を悪化させるのに最も寄与度が高く、ビット数に比例して直線性誤差が大きくなる。つまり、最上位ビットに対応するＮｃｈＭＯＳＦＥＴ５０１、５０２のオン／オフが切り替わるときに、微分非直線性誤差が大きくなるという問題があった。
【特許文献１】特開平５−１０２８５７号公報（図１）
【特許文献２】特開平５−２０６８６３号公報（図１）
【特許文献３】特開２００５−１２７８９号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は、上記問題点に鑑み、常時オンしている第２のスイッチ素子を構成するＭＯＳ素子の抵抗値（オン抵抗）を第１のスイッチ素子（ＭＯＳ素子）の切り替え動作に連動して変化させることにより、第１の抵抗部側（Ｒ側）と第２の抵抗部側（２Ｒ側）の抵抗比の第１のスイッチ素子による誤差を補正して、微分非直線性誤差を改善できる抵抗ラダーを提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明の請求項１記載の抵抗ラダーは、直列接続された第１の抵抗部と第２の抵抗部からなる要素と、前記第２の抵抗部の前記第１の抵抗部との接続端とは異なる一方端に接続され、その一方端の電位を第１の所定電位間で切り替えるとともに、その切り替えに応じて自己の抵抗値が変化する第１のスイッチ素子と、前記第１の抵抗部の一方端に接続されて常時オンしているＭＯＳ素子と、前記ＭＯＳ素子のバックゲート電位を前記第１のスイッチ素子の切り替え動作に連動して第２の所定電位間で切り替えることにより前記ＭＯＳ素子の抵抗値を前記第１のスイッチ素子の抵抗値に応じた値に変化させることで、前記第１の抵抗部側の抵抗値と前記第２の抵抗部側の抵抗値の比の前記第１のスイッチ素子の抵抗値による誤差を、前記ＭＯＳ素子の抵抗値により補正する第２のスイッチ素子と、を備えることを特徴とする。
【００２２】
また、本発明の請求項２記載の抵抗ラダーは、直列接続された第１の抵抗部と第２の抵抗部からなる要素と、前記第２の抵抗部の前記第１の抵抗部との接続端とは異なる一方端に接続され、その一方端の電位を第１の所定電位間で切り替えるとともに、その切り替えに応じて自己の抵抗値が変化する第１のスイッチ素子と、前記第１の抵抗部の一方端に接続されて常時オンしており、バックゲート電位がそれぞれ異なる複数のＭＯＳ素子と、前記第１のスイッチ素子の切り替え動作に連動して、前記複数のＭＯＳ素子のうちから前記第１のスイッチ素子の抵抗値に応じた抵抗値のものを選択して信号線に接続させ、前記第１の抵抗部側の抵抗値と前記第２の抵抗部側の抵抗値の比の前記第１のスイッチ素子の抵抗値による誤差を、選択した前記ＭＯＳ素子の抵抗値により補正する第２のスイッチ素子と、を備えることを特徴とする。
【００２３】
また、本発明の請求項３記載の抵抗ラダーは、直列接続された第１の抵抗部と第２の抵抗部からなる要素と、前記第２の抵抗部の前記第１の抵抗部との接続端とは異なる一方端に接続され、その一方端の電位を第１の所定電位間で切り替えるとともに、その切り替えに応じて自己の抵抗値が変化する第１のＭＯＳ素子と、前記第１の抵抗部の一方端に接続されて常時オンしている第２のＭＯＳ素子と、前記第１のＭＯＳ素子および前記第２のＭＯＳ素子のバックゲート電位を前記第１のＭＯＳ素子の切り替え動作に連動して第２の所定電位間で切り替えて、前記第１の抵抗部側の抵抗値と前記第２の抵抗部側の抵抗値の比の前記第１のＭＯＳ素子の抵抗値による誤差を、前記第２のＭＯＳ素子の抵抗値により補正するための端子と、を備えることを特徴とする。
【００２４】
また、本発明の請求項４記載の抵抗ラダーは、請求項１記載の抵抗ラダーであって、複数の前記要素を備えるとともに、前記第１のスイッチ素子および前記ＭＯＳ素子を前記各要素ごとに備え、かつ前記第２のスイッチ素子を少なくとも最上位ビットの前記要素に対して備え、前記各第１の抵抗部は前記各ＭＯＳ素子を介して直列接続し、前記各第２の抵抗部は前記各要素間で並列接続していることを特徴とする。
【００２５】
また、本発明の請求項５記載の抵抗ラダーは、請求項２記載の抵抗ラダーであって、複数の前記要素を備えるとともに、前記第１のスイッチ素子を前記各要素ごとに備え、かつ前記複数のＭＯＳ素子および前記第２のスイッチ素子を少なくとも最上位ビットの前記要素に対して備え、さらにその他の前記要素に対してはその前記第１の抵抗部の一方端に接続されて常時オンしているＭＯＳ素子を備え、前記各第１の抵抗部は前記各ＭＯＳ素子を介して直列接続し、前記各第２の抵抗部は前記各要素間で並列接続していることを特徴とする。
【００２６】
また、本発明の請求項６記載の抵抗ラダーは、請求項３記載の抵抗ラダーであって、複数の前記要素を備えるとともに、前記第１のＭＯＳ素子および前記第２のＭＯＳ素子を前記各要素ごとに備え、かつ前記端子を少なくとも最上位ビットの前記要素に対して備え、前記各第１の抵抗部は前記各第２のＭＯＳ素子を介して直列接続し、前記各第２の抵抗部は前記各要素間で並列接続していることを特徴とする。
【発明の効果】
【００２７】
本発明によれば、第１の抵抗部側と第２の抵抗部側の抵抗比の誤差が小さくなるように、第１の抵抗部側のスイッチ素子（第２のスイッチ素子）を構成する常時オンのＭＯＳ素子のバックゲート電位を、第１のスイッチ素子の切り替え動作に連動させて変化させることにより、第１のスイッチ素子により抵抗比に生ずる誤差を補正して、抵抗ラダーの微分非直線性誤差を改善することができる。
【００２８】
これにより、Ｒ−２Ｒ回路のＲ側に抵抗比を１：２にするために接続している常時オンのＭＯＳ素子のバックゲート電位を第１のスイッチ素子の切り替えに連動させて変化させ、そのＭＯＳ素子のオン抵抗と第１のスイッチ素子を構成するＭＯＳ素子のオン抵抗との比を一定（１：２）に近づける補正を行うことができる。
【００２９】
例えば、２ｋΩを基本とした０〜１Ｖ出力の１１ｂｉｔＲ−２Ｒ回路では、最上位ビットの２Ｒ側の抵抗部の抵抗値がＲ側の抵抗部の抵抗値に対して１％ずれていた場合、すなわち２０［Ω］の誤差があった場合、微分非直線性誤差は、理想値が０ＬＳＢに対して−１０ＬＳＢとなり、単調増加性が著しく損なわれる。このとき、ＭＯＳ素子のオン抵抗は、約４０Ω〜８０Ω程度であり、抵抗部本体の誤差２０［Ω］よりも変動量が大きいので、補正する効果がある。
【発明を実施するための最良の形態】
【００３０】
（実施の形態１）
以下、本発明の実施の形態１における抵抗ラダーについて、図面を参照しながら説明する。図１に、本実施の形態１における抵抗ラダーを説明するための図を示す。なお、本実施の形態１における抵抗ラダーの全体を示す概略図は、前述した図４と同様である。つまり、抵抗ラダーは、第１のスイッチ素子および第２のスイッチ素子を各ビット（各要素）ごとに備え、各第１の抵抗部は各第２のスイッチ素子を介して直列接続し、各第２の抵抗部は各ビット間で並列接続している。
【００３１】
図１には、本実施の形態１における抵抗ラダーの任意のビット（但し、０ビットを除く）を示している。なお、０ビットについては、Ｒ側の第１の抵抗部の抵抗値が２Ｒ［Ω］となる以外は他のビットと同じ構成である。
【００３２】
本実施の形態１における抵抗ラダーは、Ｒ側に接続される第２のスイッチ素子を構成するＮｃｈＭＯＳＦＥＴ（ＭＯＳ素子）のバックゲート電位が、２Ｒ側に接続される第１のスイッチ素子の切り替え動作に連動して変化する点に特徴がある。
【００３３】
図１に示すように、各ビットは、直列接続された第１の抵抗部１０１と第２の抵抗部１０２からなる要素を備える。抵抗値が２Ｒ［Ω］の第２の抵抗部１０２の第１の抵抗部１０１との接続端とは異なる一方端には、第１のスイッチ素子を構成するＮｃｈＭＯＳＦＥＴ（ＭＯＳ素子）１０３、１０４が接続されている。
【００３４】
第１のスイッチ素子は、前述したように、デジタル入力のビット信号に対応して切り替え制御され、第２の抵抗部１０２に基準電圧ＶＲＥＦを印加するか、もしくは第２の抵抗部１０２を接地するかを選択的に切り替える。
【００３５】
つまり、ＮｃｈＭＯＳＦＥＴ１０３のソースは接地されており、ＮｃｈＭＯＳＦＥＴ１０４のドレインには基準電圧ＶＲＥＦが印加されている。また、ＮｃｈＭＯＳＦＥＴ１０３、１０４のバックゲートは共に接地されている。このＮｃｈＭＯＳＦＥＴ１０３、１０４のオン／オフがビット信号に対応して切り替え制御される。具体的には、ビット信号が「１」を示す場合には、ＮｃｈＭＯＳＦＥＴ１０４がオンされ、ＮｃｈＭＯＳＦＥＴ１０３がオフされる。一方、ビット信号が「０」を示す場合には、ＮｃｈＭＯＳＦＥＴ１０３がオンされ、ＮｃｈＭＯＳＦＥＴ１０４がオフされる。
【００３６】
このように、第１のスイッチ素子は、第２の抵抗部１０２との接続端の電位を所定電位間で切り替える。また、第１のスイッチ素子は、前述したように、ＮｃｈＭＯＳＦＥＴ１０３、１０４のオン／オフの切り替えに応じてオン抵抗Ｒｏｎ（抵抗値）が変化する。
【００３７】
一方、抵抗値がＲ［Ω］の第１の抵抗部１０１の一方端には、常時オンの第２のスイッチ素子を構成するＮｃｈＭＯＳＦＥＴ１０５、１０６が接続されている。ＮｃｈＭＯＳＦＥＴ１０５、１０６は並列接続されている。ＮｃｈＭＯＳＦＥＴ１０５、１０６のゲートには共に電圧ＶＣＣが常時印加されており、ＮｃｈＭＯＳＦＥＴ１０５、１０６は常時オンしている。
【００３８】
本実施の形態１では、ＮｃｈＭＯＳＦＥＴ１０５、１０６のバックゲートが共に、第３のスイッチ素子１０７の切り替え動作により、接地されるか、もしくはＮｃｈＭＯＳＦＥＴ１０５、１０６のソースに接続される。
【００３９】
第３のスイッチ素子１０７は、ＮｃｈＭＯＳＦＥＴ１０３のゲート電圧に連動して動作し、ＮｃｈＭＯＳＦＥＴ１０５、１０６のバックゲートの接続先を切り替える。具体的には、第３のスイッチ素子１０７は、ＮｃｈＭＯＳＦＥＴ１０３がオンのときには（第１のスイッチ素子がＧＮＤ側のノードに接続するときには）、ＮｃｈＭＯＳＦＥＴ１０５、１０６のバックゲートを接地する。一方、第３のスイッチ素子１０７は、ＮｃｈＭＯＳＦＥＴ１０３がオフのときには（第１のスイッチ素子が基準電圧ＶＦＲＥＦ側のノードに接続するときには）、ＮｃｈＭＯＳＦＥＴ１０５、１０６のバックゲートをＮｃｈＭＯＳＦＥＴ１０５、１０６のソースに接続する。なお、このとき、ＮｃｈＭＯＳＦＥＴ１０５、１０６のソース電圧は基準電圧ＶＲＥＦに等しい。
【００４０】
ＮｃｈＭＯＳＦＥＴ１０３、１０４のオン抵抗をＲ１０３、１０４、並列接続されたＮｃｈＭＯＳＦＥＴ１０５、１０６の合成オン抵抗をＲ１０５／／Ｒ１０６として、ゲート電圧を３Ｖ、ＮｃｈＭＯＳＦＥＴ１０４のソース電位とＮｃｈＭＯＳＦＥＴ１０５、１０６のソース電位をＶｐとすると、上記の式（３）より、Ｒ１０３、１０４は、
Ｒ１０３  ＝  Ａ×（（３−０）−Ｂ×０−Ｃ）−１  ・・・  （４）
Ｒ１０４  ＝  Ａ×（（３−Ｖｐ）−Ｂ×Ｖｐ−Ｃ）−１  ・・・  （５）
となる。
【００４１】
一方、ＮｃｈＭＯＳＦＥＴ１０３がオンのとき、Ｒ１０５／／Ｒ１０６は、第３のスイッチ素子１０７の切り替え動作により、
Ｒ１０５／／Ｒ１０６  ＝  （Ａ／２）×（（３−Ｖｐ）−Ｂ×Ｖｐ−Ｃ）−１  ・・・  （６）
となる。
【００４２】
また、ＮｃｈＭＯＳＦＥＴ１０４がオンのとき、Ｒ１０５／／Ｒ１０６は、第３のスイッチ素子１０７の切り替え動作により、
Ｒ１０５／／Ｒ１０６  ＝  （Ａ／２）×（（３−Ｖｐ）−Ｂ×０−Ｃ）−１  ・・・  （７）
となる。
【００４３】
このように、第３のスイッチ素子１０７は、第２のスイッチ素子を構成するＮｃｈＭＯＳＦＥＴ（ＭＯＳ素子）のバックゲート電位を第１のスイッチ素子の切り替え動作に連動して所定の電位間で切り替えることにより、第２のスイッチ素子の抵抗値を第１のスイッチ素子の抵抗値に応じた値に変化させ、Ｒ側と２Ｒ側の抵抗比の第１のスイッチ素子の抵抗値による誤差を、第２のスイッチ素子の抵抗値により補正する。
【００４４】
以上のように、第２のスイッチ素子を構成するＮｃｈＭＯＳＦＥＴのバックゲート電位を切り替えることにより、第２のスイッチ素子のオン抵抗を切り替えることができる。したがって、第１のスイッチ素子の接続先ノードが切り替わっても、第２のスイッチ素子と第１のスイッチ素子の抵抗比を１：２に近い値で保つことができる。よって、スイッチ素子の抵抗成分による誤差を補正することができ、Ｒ−２Ｒ回路の線形特性を改善することができる。
【００４５】
なお、上述したように、Ｒ−２Ｒ回路では、重み付けをしているため、最上位ビットについての抵抗比（１：２）の誤差が直線性を悪化させるのに最も寄与度が高い。そこで、第２のスイッチ素子の抵抗値を切り替えるための第３のスイッチ素子は、少なくとも最上位ビットの要素に対して備えておけばよい。すなわち、最上位ビットにおける抵抗比の誤差を補正すれば、抵抗ラダー全体の誤差の補正を向上できる。
【００４６】
（実施の形態２）
以下、本発明の実施の形態２における抵抗ラダーについて、図面を参照しながら説明する。図２に、本実施の形態２における抵抗ラダーを説明するための図を示す。なお、本実施の形態２における抵抗ラダーの全体を示す概略図は、前述した図４と同様である。
【００４７】
図２には、本実施の形態２における抵抗ラダーの任意のビット（但し、０ビットを除く）を示している。なお、前述した実施の形態１と同様に、０ビットについては、Ｒ側の第１の抵抗部の抵抗値が２Ｒ［Ω］となる以外は他のビットと同じ構成である。
【００４８】
本実施の形態２における抵抗ラダーは、Ｒ側にオン抵抗が異なる２種類の第２のスイッチ素子を設けた点に特徴がある。すなわち、図２に示すように、並列接続されたＮｃｈＭＯＳＦＥＴ（ＭＯＳ素子）２０５、２０６と、並列接続されたＮｃｈＭＯＳＦＥＴ（ＭＯＳ素子）２０７、２０８をＲ側に設けておき、第１のスイッチ素子の接続先ノードによって、第１の抵抗部２０１に接続する第２のスイッチ素子を切り替える。
【００４９】
図２に示すように、各ビットは、直列接続された第１の抵抗部２０１と第２の抵抗部２０２からなる要素を備える。抵抗値が２Ｒ［Ω］の第２の抵抗部２０２の第１の抵抗部２０１との接続端とは異なる一方端には、第１のスイッチ素子を構成するＮｃｈＭＯＳＦＥＴ（ＭＯＳ素子）２０３、２０４が接続されている。このＮｃｈＭＯＳＦＥＴ２０３、２０４は、前述した実施の形態１におけるＮｃｈＭＯＳＦＥＴ１０３、１０４と同様に構成される。
【００５０】
一方、抵抗値がＲ［Ω］の第１の抵抗部２０１の一方端には、常時オンの第２のスイッチ素子を構成するＮｃｈＭＯＳＦＥＴ２０５、２０６とＮｃｈＭＯＳＦＥＴ２０７、２０８が接続されている。これらのＮｃｈＭＯＳＦＥＴ２０５〜２０８のゲートには電圧ＶＣＣが常時印加されており、ＮｃｈＭＯＳＦＥＴ２０５〜２０８は常時オンしている。
【００５１】
本実施の形態２では、ＮｃｈＭＯＳＦＥＴ２０５、２０６のバックゲートが共に接地されており、ＮｃｈＭＯＳＦＥＴ２０７、２０８のバックゲートが共にＮｃｈＭＯＳＦＥＴ２０７、２０８のソースに接続されている。したがって、ＮｃｈＭＯＳＦＥＴ２０５、２０６からなる第２のスイッチ素子と、ＮｃｈＭＯＳＦＥＴ２０７、２０８からなる第２のスイッチ素子とではオン抵抗が異なる。具体的には、ＮｃｈＭＯＳＦＥＴ２０５、２０６からなる第２のスイッチ素子のオン抵抗は上記の式（６）で示す値となり、ＮｃｈＭＯＳＦＥＴ２０７、２０８からなる第２のスイッチ素子のオン抵抗は上記の式（７）で示す値となる。
【００５２】
よって、本実施の形態２における抵抗ラダーは、第１のスイッチ素子の切り替え動作に連動して、ＮｃｈＭＯＳＦＥＴ２０５、２０６からなる第２のスイッチ素子と、ＮｃｈＭＯＳＦＥＴ２０７、２０８からなる第２のスイッチ素子のいずれか一方を選択して、その選択した第２のスイッチ素子によりＲ側の信号線を接続することにより、実施の形態１と同様に、第２のスイッチ素子のオン抵抗を切り替えることができる。
【００５３】
本実施の形態２では、第３のスイッチ素子２０９が、ＮｃｈＭＯＳＦＥＴ２０３のゲート電圧に連動して動作し、ＮｃｈＭＯＳＦＥＴ２０５、２０６からなる第２のスイッチ素子と、ＮｃｈＭＯＳＦＥＴ２０７、２０８からなる第２のスイッチ素子のいずれか一方を選択して、その選択した第２のスイッチ素子によりＲ側の信号線を接続する。具体的には、第３のスイッチ素子２０９は、ＮｃｈＭＯＳＦＥＴ２０３がオンのときには（第１のスイッチ素子がＧＮＤ側のノードに接続するときには）、ＮｃｈＭＯＳＦＥＴ２０５、２０６からなる第２のスイッチ素子を選択する。一方、第３のスイッチ素子２０９は、ＮｃｈＭＯＳＦＥＴ２０３がオフのときには（第１のスイッチ素子が基準電圧ＶＦＲＥＦ側のノードに接続するときには）、ＮｃｈＭＯＳＦＥＴ２０７、２０８からなる第２のスイッチ素子を選択する。なお、このとき、ＮｃｈＭＯＳＦＥＴ２０７、２０８のソース電圧は基準電圧ＶＲＥＦに等しい。
【００５４】
このように、第３のスイッチ素子２０９は、第１のスイッチ素子の切り替え動作に連動して、バックゲート電位が異なる（つまりオン抵抗が異なる）複数の第２のスイッチ素子のうちから第１のスイッチ素子の抵抗値に応じた抵抗値のものを選択して信号線に接続させ、Ｒ側と２Ｒ側の抵抗比の第１のスイッチ素子の抵抗値による誤差を、選択した第２のスイッチ素子の抵抗値により補正する。
【００５５】
以上のように、バックゲート電位が異なる複数の第２のスイッチ素子のうちのいずれかを選択することにより、第２のスイッチ素子のオン抵抗を切り替えることができる。したがって、第１のスイッチ素子の接続先ノードが切り替わっても、第２のスイッチ素子と第１のスイッチ素子の抵抗比を１：２に近い値で保つことができる。よって、スイッチ素子の抵抗成分による誤差を補正することができ、Ｒ−２Ｒ回路の線形特性を改善することができる。
【００５６】
なお、上述したように、Ｒ−２Ｒ回路では、重み付けをしているため、最上位ビットについての抵抗比（１：２）の誤差が直線性を悪化させるのに最も寄与度が高い。そこで、複数の第２のスイッチ素子および第３のスイッチ素子は、少なくとも最上位ビットの要素に対して備えておけばよい。すなわち、最上位ビットにおける抵抗比の誤差を補正すれば、抵抗ラダー全体の誤差の補正を向上できる。
【００５７】
（実施の形態３）
以下、本発明の実施の形態３における抵抗ラダーについて、図面を参照しながら説明する。図３に、本実施の形態３における抵抗ラダーを説明するための図を示す。
【００５８】
なお、本実施の形態３における抵抗ラダーの全体を示す概略図は、前述した図４と同様であるが、第１のスイッチ素子の接続先が第１の電圧ＶＲＥＦ１と第２の電圧ＶＲＥＦ２である点が図４と異なる。つまり、ｎビットのＲ−２Ｒ回路である当該抵抗ラダーは、基準電圧ＶＲＥＦ（第２の電圧ＶＲＥＦ２−第１の電圧ＶＲＥＦ１）を２ｎに分割した多値の電圧を生成することができる。
【００５９】
図３には、本実施の形態３における抵抗ラダーの任意のビット（但し、０ビットを除く）を示している。なお、実施の形態１と同様に、０ビットについては、Ｒ側の第１の抵抗部の抵抗値が２Ｒ［Ω］となる以外は他のビットと同じ構成である。
【００６０】
本実施の形態３における抵抗ラダーは、２Ｒ側に接続される第１のスイッチ素子を構成するＮｃｈＭＯＳＦＥＴ（ＭＯＳ素子）のバックゲート電位と、Ｒ側に接続される第２のスイッチ素子を構成するＮｃｈＭＯＳＦＥＴ（ＭＯＳ素子）のバックゲート電位が共通であり、そのバックゲート電位が第１のスイッチ素子の切り替え動作に連動して変化する点に特徴がある。
【００６１】
図３に示すように、各ビットは、直列接続された第１の抵抗部３０１と第２の抵抗部３０２からなる要素を備える。抵抗値が２Ｒ［Ω］の第２の抵抗部３０２の第１の抵抗部３０１との接続端とは異なる一方端には、第１のスイッチ素子を構成するＮｃｈＭＯＳＦＥＴ３０３、３０４が接続されている。
【００６２】
第１のスイッチ素子は、デジタル入力のビット信号に対応して切り替え制御され、第２の抵抗部３０２の第１のスイッチ素子との接続端へ第１の電圧ＶＲＥＦ１を印加するか、もしくは第２の電圧ＶＲＥＦ２を印加するかを選択的に切り替える。このように第１のスイッチ素子は、第２の抵抗部３０２との接続端の電位を所定電位間で切り替える。
【００６３】
つまり、図３に示すように、ＮｃｈＭＯＳＦＥＴ３０３のソースには第１の電圧ＶＲＥＦ１が印加されている。また、ＮｃｈＭＯＳＦＥＴ３０４のドレインには第２の電圧ＶＲＥＦ２が印加されている。また、ＮｃｈＭＯＳＦＥＴ３０３、３０４のバックゲートには共に、端子３０７から供給される第３の電圧ＶＲＥＦ３が印加される。このＮｃｈＭＯＳＦＥＴ３０３、３０４のオン／オフがビット信号に対応して切り替え制御される。具体的には、ビット信号が「１」を示す場合には、第１のスイッチ素子は、ＮｃｈＭＯＳＦＥＴ３０４がオンして、ＮｃｈＭＯＳＦＥＴ３０３がオフするように切り替え制御され、第２の抵抗部３０２には第２の電圧ＶＲＥＦ２（例えば‘１’Ｖ）が印加される（但し、実際にはＭＯＳ素子のオン抵抗による電圧降下分だけ第２の電圧ＶＲＥＦ２よりも低い電圧が印加される）。一方、ビット信号が「０」を示す場合には、第１のスイッチ素子は、ＮｃｈＭＯＳＦＥＴ３０３がオンして、ＮｃｈＭＯＳＦＥＴ３０４がオフするように切り替え制御され、第２の抵抗部３０２には第１の電圧ＶＲＥＦ１（例えば‘０’Ｖ）が印加される（但し、実際にはＭＯＳ素子のオン抵抗による電圧降下分だけ第１の電圧ＶＲＥＦ１よりも高くなる）。
【００６４】
一方、抵抗値がＲ［Ω］の第１の抵抗部３０１の一方端には、常時オンの第２のスイッチ素子を構成するＮｃｈＭＯＳＦＥＴ３０５、３０６が接続されている。ＮｃｈＭＯＳＦＥＴ３０５、３０６は並列接続されている。ＮｃｈＭＯＳＦＥＴ３０５、３０６のゲートには共に電圧ＶＣＣが常時印加されており、ＮｃｈＭＯＳＦＥＴ３０５、３０６は常時オンしている。
【００６５】
本実施の形態３では、ＮｃｈＭＯＳＦＥＴ３０５、３０６のバックゲートに、ＮｃｈＭＯＳＦＥＴ３０３、３０４のバックゲートに印加されている第３の電圧ＶＲＥＦ３が印加される。
【００６６】
端子３０７からは、ＮｃｈＭＯＳＦＥＴ３０３〜３０６のバックゲートへ第３の電圧ＶＲＥＦ３が供給される。具体的には、第３の電圧ＶＲＥＦ３は、ＮｃｈＭＯＳＦＥＴ３０３がオン、ＮｃｈＭＯＳＦＥＴ３０４がオフのときには（第１のスイッチ素子が第１の電圧ＶＲＥＦ１側のノードに接続するときには）、ＮｃｈＭＯＳＦＥＴ３０５、３０６の合成オン抵抗とＮｃｈＭＯＳＦＥＴ３０３のオン抵抗の比を１：２に近い値で保つことができるように、「ＶＲＥＦ１（例えば‘０’Ｖ）」にする。一方、第３の電圧ＶＲＥＦ３は、ＮｃｈＭＯＳＦＥＴ３０３がオフ、ＮｃｈＭＯＳＦＥＴ３０４がオンのときには（第１のスイッチ素子が第２の電圧ＶＦＲＥＦ２側のノードに接続するときには）、ＮｃｈＭＯＳＦＥＴ３０５、３０６の合成オン抵抗とＮｃｈＭＯＳＦＥＴ３０４のオン抵抗の比を１：２に近い値で保つことができるように、「Ｖｏｎ（ＶｏｎはＭＯＳ素子が飽和領域になる電圧であり、例えば‘３．３’Ｖである）」にする。
【００６７】
このように、端子３０７からは、第１のスイッチ素子（ＭＯＳ素子）および第２のスイッチ素子（ＭＯＳ素子）のバックゲート電位を第１のスイッチ素子の切り替え動作に連動して所定電位間で切り替えて、Ｒ側と２Ｒ側の抵抗比の第１のスイッチ素子の抵抗値による誤差を、第２のスイッチ素子の抵抗値により補正するため第３の電圧ＶＲＥＦ３が供給される。
【００６８】
以上のように、第１のスイッチ素子の切り替え動作に連動して、各ＮｃｈＭＯＳＦＥＴ３０３〜３０６のバックゲート電位を切り替えることにより、第２のスイッチ素子と第１のスイッチ素子の抵抗比を１：２に近い値で保つことができる。よって、スイッチ素子の抵抗成分による誤差を補正することができ、Ｒ−２Ｒ回路の線形特性を改善することができる。
【００６９】
なお、上述したように、Ｒ−２Ｒ回路では、重み付けをしているため、最上位ビットについての抵抗比（１：２）の誤差が直線性を悪化させるのに最も寄与度が高い。そこで、少なくとも最上位ビットの要素に対しては端子３０７を設けて各ＭＯＳ素子のバックゲート電位を共通にする。
【００７０】
また、上述した各実施の形態１ないし３では、ＮｃｈＭＯＳＦＥＴによりスイッチ素子を構成したが、無論、ＰｃｈＭＯＳＦＥＴによりスイッチ素子を構成してもよいし、ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴによりスイッチ素子を構成してもよい。また、スイッチ素子は、ＣＭＯＳ素子により構成してもよい。
【産業上の利用可能性】
【００７１】
本発明にかかる抵抗ラダーは、Ｒ−２Ｒ回路のＲ側と２Ｒ側の抵抗比を理想値（１：２）に近い値で保つことができ、抵抗ラダーを用いたＤ／Ａコンバータの直線性を改善することができる。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施の形態１における抵抗ラダーを説明するための図
【図２】本発明の実施の形態２における抵抗ラダーを説明するための図
【図３】本発明の実施の形態３における抵抗ラダーを説明するための図
【図４】従来のｎビットのＲ−２Ｒ回路の概略図
【図５】従来の第１のスイッチ素子の具体例を示す図
【図６】従来の第２のスイッチ素子の具体例を示す図
【符号の説明】
【００７３】
１０１、２０１、３０１、４０１      第１の抵抗部
１０２、２０２、３０２、４０２      第２の抵抗部
４０３      第１のスイッチ素子
４０４      第２のスイッチ素子
１０３〜１０６、２０３〜２０８、３０３〜３０６、５０１、５０２、６０１、６０２      ＮｃｈＭＯＳＦＥＴ
１０７、２０９      第３のスイッチ素子
３０７      端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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