(57)【要約】【課題】駆動力の高い半導体装置を提供する。【解決手段】半導体基板１１の活性領域１０に、ゲート絶縁膜１３およびゲート電極１４が形成されている。ゲート電極１４の側面上には、Ｌ字状の断面形状を有するサイドウォール１６が形成されている。半導体基板１１のうちゲート電極１４およびサイドウォール１６の外側に位置する領域にはソース・ドレイン領域１８が形成されている。ゲート電極１４の上面上およびサイドウォールの表面上には、応力を有するストレスライナー膜１９が形成されている。【選択図】図１
2007123518.tif 000002
【特許請求の範囲】
【請求項１】
ＭＩＳトランジスタを有する半導体装置であって、
前記ＭＩＳトランジスタは、半導体基板の上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に形成された第１のゲート電極と、
前記第１のゲート電極の側面上から前記半導体基板の上面上に亘って形成され、Ｌ字状の断面形状を有する絶縁膜からなる第１のサイドウォールと、
前記半導体基板のうち前記第１のゲート電極および前記第１のサイドウォールの外側領域の下に位置する領域に形成された第１のソース・ドレイン領域と、
前記第１のゲート電極の上方および前記第１のサイドウォールの上を覆う、応力を有する絶縁膜とを備える半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記半導体基板はシリコンであって、
前記第１のゲート電極のゲート長方向は前記シリコンの＜１００＞方向に沿っている、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記第１のゲート電極の上部および前記第１のソース・ドレイン領域の上部にはシリサイド層が形成されている、半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置であって、
前記第１のゲート電極と前記第１のサイドウォールとの間には、板状の断面形状を有する第２のサイドウォールが形成されている、半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置であって、
前記半導体基板のうち前記第１のサイドウォールの下に位置する領域にはＳＤエクステンション拡散層が形成されている、半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置であって、
前記ＭＩＳトランジスタはＮ型ＭＩＳトランジスタであって、
前記応力を有する絶縁膜は引っ張り応力を有する、半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
Ｐ型ＭＩＳトランジスタをさらに備え、
前記Ｐ型ＭＩＳトランジスタは、
前記半導体基板の上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に形成された第２のゲート電極と、
前記第２のゲート電極の側面上に形成され、Ｌ字状の断面形状を有する第３のサイドウォールと、
前記第３のサイドウォールの上に形成された第４のサイドウォールと、
前記半導体基板のうち前記第２のゲート電極および前記第３のサイドウォールの外側領域の下に位置する領域に形成された第２のソース・ドレイン領域とを備える、半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記Ｎ型ＭＩＳトランジスタおよび前記Ｐ型ＭＩＳトランジスタの上方に形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記Ｐ型ＭＩＳトランジスタにおける前記第２のソース・ドレイン領域に到達するコンタクトとをさらに備え、
前記コンタクトは、前記第４のサイドウォールに接している、半導体装置。
【請求項９】
請求項６〜８のうちいずれか１項に記載の半導体装置であって、
前記Ｎ型ＭＩＳトランジスタおよび前記Ｐ型ＭＩＳトランジスタはＳＲＡＭを構成するトランジスタである、半導体装置。
【請求項１０】
請求項１に記載の半導体装置であって、
前記ＭＩＳトランジスタはＰ型ＭＩＳトランジスタであって、
前記応力を有する絶縁膜は圧縮応力を有する、半導体装置。
【請求項１１】
第１のゲート絶縁膜および第１のゲート電極を有するＭＩＳトランジスタを有する半導体装置の製造方法であって、
前記第１のゲート電極の表面および前記半導体基板の表面を覆う第１の絶縁膜と、前記第１の絶縁膜の上を覆う第２の絶縁膜とを形成する工程（ａ）と、
異方性エッチングを行うことにより、前記第１のゲート電極の側面上に、前記第１の絶縁膜からなる第１のサイドウォールと、前記第２の絶縁膜からなる第２のサイドウォールとを形成する工程（ｂ）と、
前記第１のゲート電極、前記第１のサイドウォールおよび前記第２のサイドウォールをマスクとしてイオン注入を行うことにより、前記半導体基板に第１のソース・ドレイン領域を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記第２のサイドウォールを選択的に除去する工程（ｄ）と、
前記工程（ｄ）の後に、前記第１のサイドウォールの表面上に応力を有する絶縁膜を形成する工程（ｅ）とを備える、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法であって、
前記半導体基板はシリコンであって、
前記第１のゲート電極のゲート長方向は前記シリコンの＜１００＞方向に沿っている、半導体装置の製造方法。
【請求項１３】
請求項１１または１２に記載の半導体装置の製造方法であって、
前記工程（ｃ）では、前記第１のサイドウォールよりも前記第２のサイドウォールの方の選択比が高い条件のエッチングを行うことにより、前記第２のサイドウォールを除去する、半導体装置の製造方法。
【請求項１４】
請求項１１〜１３のうちいずれか１項に記載の半導体装置の製造方法であって、
前記工程（ｂ）では、前記第１のサイドウォールの断面形状をＬ字状にする、半導体装置の製造方法。
【請求項１５】
請求項１１〜１４のうちいずれか１項に記載の半導体装置の製造方法であって、
前記工程（ｃ）の後に、前記第１のゲート電極の上部および前記第１のソース・ドレイン領域の上部にシリサイド層を形成する工程をさらに備える、半導体装置の製造方法。
【請求項１６】
請求項１１〜１５のうちいずれか１項に記載の半導体装置の製造方法であって、
前記工程（ａ）の前に、前記第１のゲート電極の側面上に板状の断面形状を有する第３のサイドウォールを形成する工程をさらに備え、
前記工程（ａ）では、前記第１のゲート電極および前記第３のサイドウォールの表面を覆う前記第１の絶縁膜を形成する、半導体装置の製造方法。
【請求項１７】
請求項１１〜１６のうちいずれか１項に記載の半導体装置の製造方法であって、
前記第１のゲート電極をマスクとしてイオン注入を行うことにより、前記半導体基板にＳＤエクステンション拡散層を形成する工程をさらに備える、半導体装置の製造方法。
【請求項１８】
請求項１１〜１７のうちいずれか１項に記載の半導体装置の製造方法であって、
前記ＭＩＳトランジスタはＮ型ＭＩＳトランジスタであって、
前記応力を有する絶縁膜として引っ張り応力を有する膜を形成する、半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法であって、
第２のゲート絶縁膜および第２のゲート電極を有するＰ型ＭＩＳトランジスタをさらに備え、
前記工程（ａ）では、前記第１の絶縁膜および前記第２の絶縁膜を前記第２のゲート電極の表面上にも形成し、
前記工程（ｂ）では、前記異方性エッチングを行うことにより、前記第２のゲート電極の側面上に、前記第１の絶縁膜からなる第４のサイドウォールと、前記第２の絶縁膜からなる第５のサイドウォールとを形成し、
前記第２のゲート電極、前記第４のサイドウォールおよび前記第５のサイドウォールをマスクとしてイオン注入を行うことにより、前記半導体基板に第２のソース・ドレイン領域を形成する工程をさらに備え、
前記工程（ｄ）では、前記第５のサイドウォールを除去せずに残存させ、
前記工程（ｅ）では、前記第５のサイドウォールの表面上に前記応力を有する絶縁膜を形成する、半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置であって、
前記工程（ｅ）の後に、前記応力を有する絶縁膜の上を覆う層間絶縁膜を形成する工程（ｆ）と、
前記層間絶縁膜を貫通して前記第２のソース・ドレイン領域に到達するコンタクトホールを形成する工程（ｇ）と、
前記コンタクトホールを導体で埋める工程（ｈ）とをさらに備え、
前記工程（ｇ）では、前記応力を有する絶縁膜のうち第５のサイドウォールの表面上に位置する部分を除去することにより前記コンタクトホールを形成する、半導体装置の製造方法。
【請求項２１】
請求項１９または２０に記載の半導体装置であって、
前記Ｎ型ＭＩＳトランジスタおよび前記Ｐ型ＭＩＳトランジスタはＳＲＡＭを構成する、半導体装置の製造方法。
【請求項２２】
請求項１１〜１７のうちいずれか１項に記載の半導体装置の製造方法であって、
前記ＭＩＳトランジスタはＮ型ＭＩＳトランジスタであって、
前記応力を有する絶縁膜は圧縮応力を有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ＭＩＳ型トランジスタおよびその形成方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化および高速化に伴って、トランジスタの微細化および高駆動力化が求められている。一方、エネルギー消費の削減や携帯機器の長時間使用にむけ低消費電力の半導体が求められており、ゲート長を縮小するのみでは駆動力向上の実現は不可能となってきている。ところが、駆動力を向上させるためにゲート絶縁膜を薄膜化するとゲートリークが増大するという不具合が生じる。そこで、応力を有する膜を形成することによりチャネルにストレスを与え駆動力を向上させる技術が提案されている。
【０００３】
図１４（ａ）〜（ｄ）は、従来における半導体装置の製造工程を示す断面図である。従来の半導体装置の製造方法では、まず図１４（ａ）に示す工程で、半導体基板２０１の活性領域に素子分離領域２０２を形成した後、半導体基板２０１における活性領域の上にゲート絶縁膜２０３を形成する。その後、ゲート絶縁膜２０３の上にゲート電極２０４を形成し、ゲート電極２０４をマスクとして半導体基板２０１にＳＤエクステンション拡散層２０５を形成する。その後、半導体基板２０１およびゲート電極２０４を覆うシリコン酸化膜２０６ａおよびシリコン窒化膜２０７ａを形成する。
【０００４】
次に、図１４（ｂ）に示す工程で、異方的なエッチングを行うことにより、ゲート電極２０４の側面上に、サイドウォール２０６、２０７を形成する。その後、ゲート電極２０４およびサイドウォール２０６、２０７の上からイオン注入を行うことにより、ソース・ドレイン領域２０８を形成する。
【０００５】
次に、図１４（ｃ）に示す工程で、Tensile SiN膜２０９を全面に堆積する。
【０００６】
次に、図１４（ｄ）に示す工程で、層間絶縁膜２１０を堆積して平坦化した後、リソグラフィによりコンタクト孔２１１を開口し、コンタクト孔２１１をタングステンで埋めてコンタクト２１２を形成する。
【非特許文献１】S.Ito et al., IEDM 2000, p.247
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の半導体装置では、Tensile SiN膜２０９によるストレスがチャネル領域に十分に伝わらず、駆動力の向上も十分でないという不具合が生じていた。
【０００８】
そこで、本発明は、応力を有する膜のストレスがチャネル領域に十分に伝わるようにする手段を講ずることにより、駆動力の高い半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明における一態様の半導体装置は、ＭＩＳトランジスタを有する半導体装置であって、前記ＭＩＳトランジスタは、半導体基板の上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された第１のゲート電極と、前記第１のゲート電極の側面上から前記半導体基板の上面上に亘って形成され、Ｌ字状の断面形状を有する絶縁膜からなる第１のサイドウォールと、前記半導体基板のうち前記第１のゲート電極および前記第１のサイドウォールの外側領域の下に位置する領域に形成された第１のソース・ドレイン領域と、前記第１のゲート電極の上方および前記第１のサイドウォールの上を覆う、応力を有する絶縁膜とを備える。
【００１０】
本発明における一態様の半導体装置では、第１のサイドウォールの上に応力を有する絶縁膜を形成する。そのため、Ｌ字状の第１のサイドウォールの表面を覆うサイドウォールの上に応力を有する絶縁膜が配置する従来と比較して、応力を有する絶縁膜の応力がＭＩＳトランジスタのチャネルに伝わりやすくなる。これにより、ＭＩＳトランジスタの駆動力を向上させることができる。なお、本発明における一態様の半導体装置は、第１のサイドウォールの表面を覆うサイドウォールを形成し、これらをマスクとしてイオン注入を行うことによりソース・ドレイン領域を形成した後に、サイドウォールを除去することにより形成されたものである。
【００１１】
本発明における一態様の半導体装置において、前記半導体基板はシリコンであって、前記第１のゲート電極のゲート長方向は前記シリコンの＜１００＞方向に沿っていてもよい。この場合、ＭＩＳトランジスタがＮチャネルトランジスタであって応力を有する膜の応力が引っ張り応力である場合には、ＭＩＳトランジスタの応力をより高めることができる。一方、ＭＩＳトランジスタがＰチャネルトランジスタであって応力を有する膜の応力が引っ張り応力である場合には、ＭＩＳトランジスタの駆動力が低下するのを抑制することができる。
【００１２】
本発明における一態様の半導体装置では、前記第１のゲート電極の上部および前記第１のソース・ドレイン領域の上部には、シリサイド層が形成されていてもよい。
【００１３】
本発明における一態様の半導体装置では、前記第１のゲート電極と前記第１のサイドウォールとの間には、板状の断面形状を有する第２のサイドウォールが形成されていてもよい。
【００１４】
本発明における一態様の半導体装置では、前記半導体基板のうち前記第１のサイドウォールの下に位置する領域にはＳＤエクステンション拡散層が形成されていてもよい。
【００１５】
本発明における一態様の半導体装置では、前記ＭＩＳトランジスタはＮ型ＭＩＳトランジスタであって、前記応力を有する絶縁膜は引っ張り応力を有していてもよい。
【００１６】
前記ＭＩＳトランジスタがＮ型ＭＩＳトランジスタである場合、Ｐ型ＭＩＳトランジスタをさらに備え、前記Ｐ型ＭＩＳトランジスタは、前記半導体基板の上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に形成された第２のゲート電極と、前記第２のゲート電極の側面上に形成され、Ｌ字状の断面形状を有する第３のサイドウォールと、前記第３のサイドウォールの上に形成された第４のサイドウォールと、前記半導体基板のうち前記第２のゲート電極および前記第３のサイドウォールの外側領域の下に位置する領域に形成された第２のソース・ドレイン領域とを備えていてもよい。
【００１７】
本発明における一態様の半導体装置では、前記Ｎ型ＭＩＳトランジスタおよび前記Ｐ型ＭＩＳトランジスタの上方に形成された層間絶縁膜と、前記層間絶縁膜を貫通して前記Ｐ型ＭＩＳトランジスタにおける前記第２のソース・ドレイン領域に到達するコンタクトとをさらに備え、前記コンタクトは、前記第４のサイドウォールに接していてもよい。
【００１８】
本発明における一態様の半導体装置では、前記Ｎ型ＭＩＳトランジスタおよび前記Ｐ型ＭＩＳトランジスタはＳＲＡＭを構成するトランジスタであってもよい。
【００１９】
本発明における一態様の半導体装置では、前記ＭＩＳトランジスタはＰ型ＭＩＳトランジスタであって、前記応力を有する絶縁膜は圧縮応力を有していてもよい。この場合には、応力がＰ型ＭＩＳトランジスタのチャネルにより伝わりやすくなるため、Ｐ型ＭＩＳトランジスタの駆動力をさらに向上させることができる。
【００２０】
本発明における一態様の半導体装置の製造方法は、第１のゲート絶縁膜および第１のゲート電極を有するＭＩＳトランジスタを有する半導体装置の製造方法であって、前記第１のゲート電極の表面および前記半導体基板の表面を覆う第１の絶縁膜と、前記第１の絶縁膜の上を覆う第２の絶縁膜とを形成する工程（ａ）と、異方性エッチングを行うことにより、前記第１のゲート電極の側面上に、前記第１の絶縁膜からなる第１のサイドウォールと、前記第２の絶縁膜からなる第２のサイドウォールとを形成する工程（ｂ）と、前記第１のゲート電極、前記第１のサイドウォールおよび前記第２のサイドウォールをマスクとしてイオン注入を行うことにより、前記半導体基板に第１のソース・ドレイン領域を形成する工程（ｃ）と、前記工程（ｃ）の後に、前記第２のサイドウォールを選択的に除去する工程（ｄ）と、前記工程（ｄ）の後に、前記第１のサイドウォールの表面上に応力を有する絶縁膜を形成する工程（ｅ）とを備える。
【００２１】
本発明における一態様の製造方法では、工程（ｄ）において第２のサイドウォールを除去しているため、これを除去しない従来と比較して、応力を有する絶縁膜をＭＩＳトランジスタのチャネルに近づけることができる。これにより、従来よりも、応力を有する絶縁膜の応力がＭＩＳトランジスタに伝わりやすくなるため、従来よりも駆動力の高いＭＩＳトランジスタを形成することができる。
【００２２】
本発明の一態様の製造方法において、前記半導体基板はシリコンであって、前記第１のゲート電極のゲート長方向は前記シリコンの＜１００＞方向に沿っていてもよい。この場合、ＭＩＳトランジスタがＮチャネルトランジスタであって応力を有する膜の応力が引っ張り応力である場合には、ＭＩＳトランジスタの応力をより高めることができる。一方、ＭＩＳトランジスタがＰチャネルトランジスタであって応力を有する膜の応力が引っ張り応力である場合には、ＭＩＳトランジスタの駆動力が低下するのを抑制することができる。
【００２３】
本発明の一態様の製造方法において、前記工程（ｃ）では、前記第１のサイドウォールよりも前記第２のサイドウォールの方の選択比が高い条件のエッチングを行うことにより、前記第２のサイドウォールを除去してもよい。
【００２４】
本発明の一態様の製造方法において、前記工程（ｂ）では、前記第１のサイドウォールの断面形状をＬ字状にすることが好ましい。
【００２５】
本発明の一態様の製造方法において、前記工程（ｃ）の後に、前記第１のゲート電極の上部および前記第１のソース・ドレイン領域の上部にシリサイド層を形成する工程をさらに備えていてもよい。
【００２６】
本発明の一態様の製造方法において、前記工程（ａ）の前に、前記第１のゲート電極の側面上に板状の断面形状を有する第３のサイドウォールを形成する工程をさらに備え、前記工程（ａ）では、前記第１のゲート電極および前記第３のサイドウォールの表面を覆う前記第１の絶縁膜を形成してもよい。
【００２７】
本発明の一態様の製造方法において、前記第１のゲート電極をマスクとしてイオン注入を行うことにより、前記半導体基板にＳＤエクステンション拡散層を形成する工程をさらに備えていてもよい。
【００２８】
本発明の一態様の製造方法において、前記ＭＩＳトランジスタはＮ型ＭＩＳトランジスタであって、前記応力を有する絶縁膜として引っ張り応力を有する膜を形成してもよい。
【００２９】
本発明の一態様の製造方法において、第２のゲート絶縁膜および第２のゲート電極を有するＰ型ＭＩＳトランジスタをさらに備え、前記工程（ａ）では、前記第１の絶縁膜および前記第２の絶縁膜を前記第２のゲート電極の表面上にも形成し、前記工程（ｂ）では、前記異方性エッチングを行うことにより、前記第２のゲート電極の側面上に、前記第１の絶縁膜からなる第４のサイドウォールと、前記第２の絶縁膜からなる第５のサイドウォールとを形成し、前記第２のゲート電極、前記第４のサイドウォールおよび前記第５のサイドウォールをマスクとしてイオン注入を行うことにより、前記半導体基板に第２のソース・ドレイン領域を形成する工程をさらに備え、前記工程（ｄ）では、前記第５のサイドウォールを除去せずに残存させ、前記工程（ｅ）では、前記第５のサイドウォールの表面上に前記応力を有する絶縁膜を形成してもよい。
【００３０】
本発明の一態様の製造方法において、前記工程（ｅ）の後に、前記応力を有する絶縁膜の上を覆う層間絶縁膜を形成する工程（ｆ）と、前記層間絶縁膜を貫通して前記第２のソース・ドレイン領域に到達するコンタクトホールを形成する工程（ｇ）と、前記コンタクトホールを導体で埋める工程（ｈ）とをさらに備え、前記工程（ｇ）では、前記応力を有する絶縁膜のうち第５のサイドウォールの表面上に位置する部分を除去することにより前記コンタクトホールを形成してもよい。
【００３１】
本発明の一態様の製造方法において、前記Ｎ型ＭＩＳトランジスタおよび前記Ｐ型ＭＩＳトランジスタはＳＲＡＭを構成してもよい。
【００３２】
本発明の一態様の製造方法において、前記ＭＩＳトランジスタはＮ型ＭＩＳトランジスタであって、前記応力を有する絶縁膜は圧縮応力を有していてもよい。
【発明の効果】
【００３３】
本発明の半導体装置では、ＭＩＳトランジスタの駆動力を向上させることができる。
【発明を実施するための最良の形態】
【００３４】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。
【００３５】
図１は、本発明の第１の実施形態における半導体装置の構造を示す断面図である。図１に示すように、本実施形態の半導体装置では、半導体基板１１に、活性領域１０を囲む素子分離１２が形成されている。そして、半導体基板１１における活性領域１０の上にはシリコン酸化膜からなるゲート絶縁膜１３が形成され、ゲート絶縁膜１３の上にはポリシリコンからなるゲート電極１４が形成されている。
【００３６】
半導体基板１１の活性領域１０のうちゲート電極１４の縁部からゲート電極１４の外側に位置する領域には、濃度１×１０19〜１×１０20／ｃｍ3のＮ型不純物が含まれるＳＤエクステンション拡散層１５が形成されている。
【００３７】
ゲート電極１４の側面上から半導体基板１１のうちゲート電極１４の両端部に接する部分の上にかけて、シリコン酸化膜からなる、断面形状がＬ字状のサイドウォール１６が１０ｎｍ程度の厚さで形成されている。半導体基板１１のうちＳＤエクステンション拡散層１５の外側に位置する領域、言い換えると、ゲート電極１４およびＬ字状サイドウォール１６の外側に位置する領域には、濃度１×１０20／ｃｍ3以上のＮ型不純物を含むソース・ドレイン領域１８が形成されている。
【００３８】
そして、半導体基板１１のうちソース・ドレイン領域１８の上に位置する領域と、ゲート電極１４の上面上にはシリサイド層２２が形成されている。ゲート電極１４の上に位置するシリサイド層２２の上面から、Ｌ字状のサイドウォール１６の表面および半導体基板１１の上におけるシリサイド層２２の上面上にかけて、シリコン窒化膜からなるライナー膜１９が形成されている。
【００３９】
ストレスライナー膜１９の上はシリコン酸化膜からなる層間絶縁膜２０により覆われており、層間絶縁膜２０を貫通してソース・ドレイン領域１８上のシリサイド層２２の上に到達するコンタクト２１が形成されている。
【００４０】
本実施形態の半導体装置では、半導体基板１１のチャネル方向（ソース領域からドレイン領域に電流が流れる方向）の面方位が＜１００＞となるようにゲート電極１４およびソース・ドレイン領域１８が配置している。
【００４１】
図２（ａ）〜図３（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態の製造方法では、まず図２（ａ）に示す工程で、シリコンからなる半導体基板１１の上にゲート絶縁膜１３を形成し、ゲート絶縁膜１３の上にゲート電極１４を形成する。このとき、ゲート長の方向が半導体基板１１におけるシリコンの＜００１＞方向に沿うようにゲート電極１４を配置させる。この場合には、ゲート長の方向がシリコンの＜１１０＞方向に沿うように配置されていた従来の配置から４５度ウェハを回転させて、ゲート電極１４のパターニングを行えばよい。その後、ゲート電極１４をマスクとしてドーズ量１×１０15〜３×１０15／ｃｍ2のＮ型不純物を注入することにより、半導体基板１１のうちゲート電極１４の縁部から外部の下に位置する領域に、深さ１００ｎｍ以下のＳＤエクステンション拡散層１５を形成する。その後、ゲート電極１４の表面および半導体基板１１の上を覆う厚さ１０ｎｍの絶縁膜１６ａを形成する。なお、ＳＤエクステンション拡散層１５は、絶縁膜１６ａを形成した後にイオン注入を行うことにより形成してもよい。
【００４２】
次に、図２（ｂ）に示す工程で、絶縁膜１６ａの上に厚さ３０〜５０ｎｍのシリコン窒化膜からなる絶縁膜１７ａを形成する。
【００４３】
次に、図２（ｃ）に示す工程で、絶縁膜１６ａ、１７ａに対して異方的なエッチングを行うことにより、ゲート電極１４の側壁上から半導体基板１１のうちゲート電極１４の両端部の周囲に位置する領域に亘るＬ字状のサイドウォール１６と、Ｌ字状のサイドウォール１６の上からゲート電極１４の側面上を覆うサイドウォール１７とを形成する。その後、ゲート電極１４、Ｌ字状のサイドウォール１６およびサイドウォール１７をマスクとしてドーズ量４×１０15〜５×１０15／ｃｍ2のＮ型不純物を注入することにより、半導体基板１１にソース・ドレイン領域１８を形成する。その後、１０００〜１１００℃の温度で熱処理を行うことにより不純物の活性化を行う。その後、ゲート電極１４およびソース・ドレイン領域１８の表面をシリサイド化することにより、高融点金属とシリコンの反応生成物からなるシリサイド層２２を形成する。
【００４４】
次に、図３（ａ）に示す工程で、気相ＨＦまたは希釈ＨＦ溶液を用いたエッチングを行うことにより、サイドウォール１７のみを選択的に除去する。
【００４５】
次に、図３（ｂ）に示す工程で、Ｐ−ＣＶＤ（プラズマＣＶＤ）法を行うことにより、ゲート電極１４の上に配置するシリサイド層２２の上、Ｌ字状サイドウォール１６の上およびソース・ドレイン領域１８の上に、シリコン窒化膜からなる厚さ３０〜５０ｎｍのライナー膜１９を形成する。このＰ−ＣＶＤ法では、堆積条件、又は堆積後の処理（例えば、ＵＶ照射）により堆積膜の組成を変化させることができるため、引っ張り応力を有する堆積膜あるいは圧縮応力を有する堆積膜のどちらの応力膜を形成することができる。なお、本実施形態においては、ストレスライナー膜１９として、引っ張り応力を発生させるシリコン窒化膜を形成する。ここで、本実施形態における引っ張り応力とは、ゲート電極１４の下に位置するチャネル領域をゲート長方向に引っ張る応力のことをいう。
【００４６】
次に、図３（ｃ）に示す工程で、ストレスライナー膜１９の上を覆う、シリコン酸化膜からなる層間絶縁膜２０を形成し、層間絶縁膜２０を貫通してソース・ドレイン領域１８の上に位置するシリサイド層２２に到達する、タングステンからなるコンタクト２１を形成する。以上の工程により本実施形態の半導体装置が形成される。
【００４７】
本実施形態では、図３（ａ）に示す工程で、サイドウォール１７を除去しているため、これを除去しない従来と比較して、ストレスライナー膜１９をＭＩＳトランジスタのチャネルに近づけることができる。これにより、従来よりもストレスライナー膜の応力がＭＩＳトランジスタに伝わりやすくなるため、従来よりも駆動力の高いＭＩＳトランジスタを形成することができる。なお、本実施形態では、ＭＩＳトランジスタがＮ型ＭＩＳトランジスタであって、ストレスライナー膜１９が引っ張り応力を有する場合について説明した。しかしながら、ＭＩＳトランジスタがＰ型ＭＩＳトランジスタであって、ストレスライナー膜１９が圧縮応力を有する場合にも、同様の効果を得ることができる。つまり、サイドウォール１７を除去することによりストレスライナー膜１９の応力がチャネルに伝わりやすくなるため、Ｐ型ＭＩＳトランジスタの駆動力を向上させることができる。なお、本実施形態における圧縮応力とは、ゲート電極１４の下に位置するチャネル領域をゲート長方向に圧縮する応力のことをいう。
【００４８】
また、本実施形態では、半導体基板１１のゲート長方向（ソース領域からドレイン領域に電流が流れる方向）の面方位が＜１００＞となるようにゲート電極１４およびソース・ドレイン領域１８が配置している。これにより、Ｎ型ＭＩＳトランジスタにおいては駆動力を高めることができる。なお、本実施形態では、ＭＩＳトランジスタとしてＮ型ＭＩＳトランジスタを用い、ストレスライナー膜１９として引っ張り応力を有する膜を用いる場合について説明した。しかしながら、ＭＩＳトランジスタがＰ型ＭＩＳトランジスタであって、ストレスライナー膜１９が引っ張り応力を有する膜を用いてもよい。この場合にはＰ型ＭＩＳトランジスタの駆動力の低下を抑制することができる。
【００４９】
それについて、図４を参照しながら説明する。図４は、駆動力を向上させる応力の方向を模式的に示す図である。図４では、駆動力を向上させる応力の方向を矢印の向きで示し、駆動力を向上させる度合いを矢印の大きさで示している。図４に示すように、Ｎ型ＭＩＳトランジスタにおいては、基板の＜１１０＞方向に合わせた場合および＜１００＞方向に合わせた場合のいずれにおいても、ゲート長方向に引っ張り応力を加えた場合に駆動力が向上している。そして、ゲート長方向を＜１００＞方向に合わせた場合の方が、＜１１０＞方向に合わせた場合よりも駆動力向上の度合いが大きい。以上のことから、本実施形態のようにゲート長方向を＜１００＞方向に合わせた場合には、従来よりも駆動力を向上させることができることがわかる。
【００５０】
一方、Ｐ型ＭＩＳトランジスタにおいては、ゲート長方向を基板の＜１１０＞方向に合わせると、ゲート長方向に圧縮応力を加えた場合に駆動力が向上するのに対し、ゲート長方向を基板の＜１００＞方向に合わせると、ゲート長方向に加える応力によって駆動力はほとんど影響を受けないことが分かる。以上のことから、本実施形態のようにゲート長方向を＜１００＞方向に合わせた場合には、たとえＰ型ＭＩＳトランジスタの上を引っ張り応力を有する膜で覆っても、駆動力の低下を従来よりも抑制することができることがわかる。
【００５１】
（第２の実施形態）
図５は、本発明の第２の実施形態における半導体装置の構造を示す断面図である。本実施形態の半導体装置では、ゲート電極１４の側面上に、サイドウォール２３を介してＬ字状のサイドウォール１６が形成されている。サイドウォール２３はシリコン酸化膜からなり、５〜１０ｎｍの厚さで形成されている。なお、サイドウォール２３の材質や厚さはこれに限定されない。それ以外の構成は第１の実施形態と同様であるので、その説明を省略する。
【００５２】
本実施形態では、第１の実施形態と同様の効果を得ることができる。さらに、サイドウォール２３を形成することによりゲート電極１４のエッジ部分を保護することができるため、ゲート電極１４のエッジ部においてリーク電流が発生するのを防止することができる。
【００５３】
（第３の実施形態）
図６は、本発明の第３の実施形態における半導体装置の構造を示す断面図である。本実施形態の半導体装置では、ゲート電極１４の側面上に、サイドウォール２３を介してＬ字状のサイドウォール２４が形成され、さらに、サイドウォール２４の表面上に、さらにサイドウォール１６が形成されている。なお、サイドウォール２４の材質や厚さはこれに限定されない。サイドウォール２４はシリコン酸化膜からなり、５〜１０ｎｍの厚さで設けられている。それ以外の構成は第１の実施形態と同様であるので、その説明を省略する。
【００５４】
本実施形態では、第１の実施形態と同様の効果を得ることができる。さらに、サイドウォール２３を形成することによりゲート電極１４のエッジ部分を保護することができるため、ゲート電極１４のエッジ部においてリーク電流が発生するのを防止することができる。さらに、サイドウォール２３、１６、２４を積層することにより、エッチング選択比を確保することが容易となるため、エッチング条件を選択する自由度が向上する。
【００５５】
（第４の実施形態）
図７は、本発明の第４の実施形態における半導体装置の構造を示す断面図である。本実施形態の半導体装置では、半導体基板３１に、Ｎチャネルトランジスタ形成領域ＮｃｈとＰチャネルトランジスタ形成領域Ｐｃｈとがあり、各トランジスタが配置されている。半導体基板３１において、Ｎチャネルトランジスタ形成領域Ｎｃｈの活性領域３０とＰチャネルトランジスタ形成領域Ｐｃｈの活性領域４０とは素子分離３２および導電型の異なるウェル領域によって互いに電気的に分離されている。
【００５６】
Ｎチャネルトランジスタ形成領域Ｎｃｈにおける活性領域３０では、シリコン酸化膜からなるゲート絶縁膜３３が形成され、ゲート絶縁膜１３の上にはポリシリコンからなるゲート電極３４が形成されている。半導体基板３１の活性領域３０のうちゲート電極３４の縁部からゲート電極３４の外側に位置する領域には、濃度１×１０19〜１×１０20／ｃｍ3のＮ型不純物が含まれるＳＤエクステンション拡散層３５が形成されている。
【００５７】
ゲート電極３４の側面上から半導体基板３１のうちゲート電極３４の両端部に接する部分の上にかけて、シリコン酸化膜からなる、断面形状がＬ字状のサイドウォール３６が５〜１０ｎｍの厚さで形成されている。半導体基板３１のうちＳＤエクステンション拡散層３５の外側に位置する領域、言い換えると、ゲート電極３４およびＬ字状サイドウォール３６の外側に位置する領域には、濃度１×１０20〜５×１０20／ｃｍ3のＮ型不純物を含むソース・ドレイン領域３８が形成されている。
【００５８】
一方、Ｐチャネルトランジスタ形成領域Ｐｃｈにおける活性領域４０では、シリコン酸化膜からなるゲート絶縁膜４３が形成され、ゲート絶縁膜４３の上にはポリシリコンからなるゲート電極４４が形成されている。半導体基板４１の活性領域４０のうちゲート電極４４の縁部からゲート電極４４の外側に位置する領域には、濃度５×１０18〜１×１０20／ｃｍ3のＰ型不純物が含まれるＳＤエクステンション拡散層４５が形成されている。
【００５９】
ゲート電極４４の側面上から半導体基板４１のうちゲート電極４４の両端部に接する部分の上にかけて、シリコン酸化膜からなる、断面形状がＬ字状のサイドウォール４６が５〜１０ｎｍの厚さで形成されている。半導体基板４１のうちＳＤエクステンション拡散層４５の外側に位置する領域、言い換えると、ゲート電極４４およびＬ字状サイドウォール４６の外側に位置する領域には、濃度１×１０20〜５×１０20／ｃｍ3のＰ型不純物を含むソース・ドレイン領域４８が形成されている。
【００６０】
そして、半導体基板３１のうちソース・ドレイン領域３８、４８の上に位置する領域と、ゲート電極３４の上面上にはシリサイド層５２が形成されている。ゲート電極３４、４４の上に位置するシリサイド層５２の上面から、Ｌ字状のサイドウォール３６、４６の表面および半導体基板３１の上におけるシリサイド層５２の上面上にかけて、シリコン窒化膜からなるストレスライナー膜３９が形成されている。なお、本実施形態では、ストレスライナー膜として、引っ張り応力を発生させる膜を形成する。ここで、本実施形態における引っ張り応力とは、ゲート電極１４の下に位置するチャネル領域をゲート長方向に引っ張る応力のことをいう。
【００６１】
ストレスライナー膜３９の上はシリコン酸化膜からなる層間絶縁膜５０により覆われており、層間絶縁膜５０を貫通してソース・ドレイン領域３８、４８上のシリサイド層５２の上に到達するコンタクト５１が形成されている。
【００６２】
本実施形態の半導体装置では、半導体基板３１のチャネル方向（ソース領域からドレイン領域に電流が流れる方向）の面方位が＜１００＞となるようにゲート電極３４、４４およびソース・ドレイン領域３８、４８が配置している。
【００６３】
図８（ａ）〜図１０は、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態の製造方法では、まず図８（ａ）に示す工程で、シリコンからなる半導体基板３１の上に、ゲート絶縁膜３３、４３を形成し、ゲート絶縁膜３３、４３の上にゲート電極３４、４４を形成する。このとき、ゲート長の方向が半導体基板１１におけるシリコンの＜００１＞方向に沿うようにゲート電極１４を配置させる。この場合には、ゲート長の方向がシリコンの＜１１０＞方向に沿うように配置されていた従来の配置から４５度ウェハを回転させて、ゲート電極１４のパターニングを行えばよい。その後、半導体基板３１およびゲート電極３４、４４の上に、シリコン酸化膜からなる厚さ５〜１０ｎｍの絶縁膜３６ａ、４６ａを形成する。
【００６４】
次に、図８（ｂ）に示す工程で、Ｎチャネルトランジスタ形成領域Ｎｃｈに、ゲート電極３４をマスクとしてＮ型不純物のイオン注入を行うことにより、ＳＤエクステンション拡散層３５を形成する。次に、Ｐチャネルトランジスタ形成領域Ｐｃｈに、ゲート電極４４をマスクとしてＰ型不純物のイオン注入を行うことにより、ＳＤエクステンション拡散層４５を形成する。なお、図示は省略するが、一方のトランジスタ形成領域にイオン注入を行う際には、他方のトランジスタ形成領域はマスクで覆っている。その後、不純物を活性化するための熱処理を行う。
【００６５】
次に、図８（ｃ）に示す工程で、絶縁膜３６ａ、４６ａの上に厚さ３０〜５０ｎｍのシリコン窒化膜からなる絶縁膜３７ａを堆積する。
【００６６】
次に、図８（ｄ）に示す工程で、異方性エッチングを行うことにより、絶縁膜３６ａ、４６ａおよび絶縁膜３７ａのうちゲート電極３４、４４の上面上に位置する部分および半導体基板３１の上に位置する部分を除去する。これにより、ゲート電極３４、４４の側面上に、断面形状がＬ字状のサイドウォール３６、４６と、Ｌ字状のサイドウォール３６、４６の上に位置するサイドウォール３７とを形成する。その後、Ｎチャネルトランジスタ形成領域Ｎｃｈにおいて、ゲート電極３４、Ｌ字状のサイドウォール３６およびサイドウォール３７をマスクとしてＮ型不純物のイオン注入を行うことにより、半導体基板３１にソース・ドレイン領域３８を形成する。さらに、Ｐチャネルトランジスタ形成領域Ｐｃｈにおいて、ゲート電極４４、Ｌ字状のサイドウォール４６およびサイドウォール４７をマスクとしてＰ型不純物のイオン注入を行うことにより、半導体基板３１にソース・ドレイン領域４８を形成する。なお、図示は省略するが、一方のトランジスタ形成領域にイオン注入を行う際には、他方のトランジスタ形成領域はマスクで覆っている。その後、不純物を活性化するための熱処理を行う。
【００６７】
次に、図９（ａ）に示す工程で、ゲート電極３４、４４およびソース・ドレイン領域３８、４８の表面をシリサイド化することによりシリサイド層５２を形成する。
【００６８】
次に、図９（ｂ）に示す工程で、Ｐチャネルトランジスタ形成領域Ｐｃｈを覆うマスク５３を形成し、気相ＨＦもしくは希釈したＨＦ溶液を用いたエッチングを行うことにより、Ｎチャネルトランジスタ形成領域Ｎｃｈにおけるサイドウォール３７のみを選択的に除去する。このとき、Ｐチャネルトランジスタ形成領域Ｐｃｈにはマスク５３が形成されているため、Ｐチャネルトランジスタ形成領域Ｐｃｈにおいてはサイドウォール３７が残存する。
【００６９】
次に、図９（ｃ）に示す工程で、マスク５３を除去した後、ゲート電極３４、４４の上に配置するシリサイド層５２の上、Ｌ字状サイドウォール３６、４６の上およびソース・ドレイン領域３８、４８の上にシリコン窒化膜からなる厚さ３０〜５０ｎｍのライナー膜３９を形成する。
【００７０】
次に、図１０に示す工程で、ストレスライナー膜３９の上を覆う層間絶縁膜５０を形成し、層間絶縁膜５０を貫通してソース・ドレイン領域３８、４８の上に位置するシリサイド層５２に到達するコンタクト孔５１ａ、５４ａを形成する。このとき、Ｎチャネルトランジスタ形成領域Ｎｃｈにおけるコンタクト孔５４ａは、ストレスライナー膜３９に接しない領域に形成する。一方、Ｐチャネルトランジスタ形成領域Ｐｃｈにおいては、コンタクト孔５１ａを形成することにより、サイドウォール３７の側面上に配置するストレスライナー膜３９の一部を除去する。
【００７１】
本実施形態では、図９（ｂ）に示す工程で、Ｎチャネルトランジスタ形成領域Ｎｃｈにおけるサイドウォール３７のみを選択的に除去し、Ｐチャネルトランジスタ形成領域Ｐｃｈにおけるサイドウォール３７を残している。これにより、Ｎチャネルトランジスタ形成領域Ｎｃｈにおいてはチャネルにストレスライナー膜の応力が伝わりやすくなると共に、Ｐチャネルトランジスタ形成領域Ｐｃｈにおいてはチャネルにストレスライナー膜３９の応力が伝わりにくくなる。
【００７２】
また、本実施形態では、図１０に示す工程でコンタクト孔５１ａを形成する際に、Ｐチャネルトランジスタ形成領域Ｐｃｈにおけるストレスライナー膜３９を除去している。これにより、Ｐチャネルトランジスタのチャネルにストレスライナー膜３９の応力が伝わるのを緩和することができる。
【００７３】
以上のことから、本実施形態では、ＮチャネルトランジスタおよびＰチャネルトランジスタを引っ張り応力を有する一種類のストレスライナー膜で覆った場合でも、Ｐチャネルトランジスタの駆動力が低下するのを防止することができる。
【００７４】
また、本実施形態では、半導体基板３１のゲート長方向（ソース領域からドレイン領域に電流が流れる方向）の面方位が＜１００＞となるようにゲート電極３４、４４およびソース・ドレイン領域３８、４８が配置している。これにより、Ｎ型ＭＩＳトランジスタにおいては駆動力を高めることができる。また、Ｐ型ＭＩＳトランジスタにおいては、駆動力の低下を抑制することができる。
【００７５】
なお、本実施形態では、図９（ｂ）に示す工程でサイドウォール３７のみを選択的すると共に、図１０に示す工程でサイドウォール４７の側面上に位置するストレスライナー膜３９を除去している。本実施形態では必ずしも両方の工程を行う必要はなく、いずれか一方のみを行ってもよい。また、本実施形態では、図１０に示す工程でコンタクト孔５１ａを形成する際に、コンタクト孔５１ａをサイドウォール３７に接触させている。しかしながら、本実施形態では、コンタクト孔５１ａをサイドウォール３７に必ずしも接触させる必要はなく、コンタクト孔５１ａを形成することによりストレスライナー膜３９の一部を除去することにより、コンタクト孔５１ａとサイドウォール３７との間のストレスライナー膜３９を薄くしても、応力緩和の効果を得ることができる。
【００７６】
（第５の実施形態）
図１１は、本発明の第５の実施形態における半導体装置の構造を示す断面図である。本実施形態の半導体装置では、ゲート電極３４、４４の側面上に、サイドウォール５５を介してＬ字状のサイドウォール３６、４６が形成されている。サイドウォール５５はシリコン酸化膜からなり、５〜１０ｎｍの厚さで形成されている。なお、サイドウォール５５の材質や厚さはこれに限定されない。それ以外の構成は第４の実施形態と同様であるので、その説明を省略する。
【００７７】
本実施形態では、第４の実施形態と同様の効果を得ることができる。さらに、サイドウォール５５を形成することによりゲート電極１４のエッジ部分を保護することができるため、ゲート電極１４のエッジ部においてリーク電流が発生するのを防止することができる。
【００７８】
（第６の実施形態）
図１２は、本発明の第６の実施形態において、１ビットのＳＲＡＭのセルを示す平面図である。本実施形態のＳＲＡＭは、中央に位置するＰチャネルトランジスタ配置領域Ｐｃｈの両側に、Ｎチャネルトランジスタ配置領域Ｎｃｈが配置している。そして、Ｎチャネルトランジスタ配置領域ＮｃｈにはアクセストランジスタＴｒＡおよびドライブトランジスタＴｒＤが配置し、Ｐチャネルトランジスタ配置領域ＰｃｈにはロードトランジスタＴｒＬが配置している。
【００７９】
図１３（ａ）、（ｂ）は、それぞれ図１２に示すＡ−Ａ線およびＢ−Ｂ線に沿った断面を示す図である。図１３（ａ）に示すように、本実施形態のＳＲＡＭにおけるＡ−Ａ断面では、半導体基板６１の上に、ロードトランジスタＴｒＬのゲート絶縁膜６３およびゲート電極６４が配置している。ゲート電極６４の側面上には、板状の断面を有するサイドウォール６６と、Ｌ字状の断面を有するサイドウォール６０と、サイドウォール６０の表面を覆うサイドウォール６７とが順次積層されている。半導体基板６１のうちゲート電極６４の縁部からその外側に位置する領域に亘って、ＳＤエクステンション拡散層６５が形成されている。ＳＤエクステンション拡散層６５の外側には、ソース・ドレイン領域６８が形成されている。ゲート電極６４およびサイドウォール６７の上はストレスライナー膜６９により覆われている。
【００８０】
Ａ−Ａ断面において、ロードトランジスタＴｒＬと隣り合う領域には、素子分離領域６２の上に形成されたゲート配線７４が形成されている。このゲート配線７４は、ドライブトランジスタＴｒＤのゲート電極（図１２に示す）が素子分離領域６２の上にまで延びて形成されたものである。ゲート配線７４の側面上にも、板状の断面を有するサイドウォール７６と、Ｌ字状の断面を有するサイドウォール７０と、サイドウォール７０の表面を覆うサイドウォール７７とが順次積層されている。ゲート配線７４およびサイドウォール７７の上もストレスライナー膜６９により覆われている。
【００８１】
ストレスライナー膜６９の上は層間絶縁膜１００により覆われており、ロードトランジスタＴｒＬのソース・ドレイン領域６８のうちゲート配線７４から遠い方の領域には、コンタクト１０１が接触している。一方、ロードトランジスタＴｒＬのソース・ドレイン領域６８のうちゲート配線７４から近い方の領域からゲート配線７４の上に亘る領域には、シェアードコンタクト１０２が接触している。
【００８２】
一方、図１３（ｂ）に示すように、本実施形態のＳＲＡＭにおけるＢ−Ｂ断面では、ドライブトランジスタＴｒＤおよびアクセストランジスタＴｒＡが配置している。ドライブトランジスタＴｒＤでは、半導体基板６１の上にゲート絶縁膜８３およびゲート電極８４が形成され、ゲート電極８４の側面上には、板状の断面形状を有するサイドウォール８６と、Ｌ字状の断面形状を有するサイドウォール８０とが形成されている。また、半導体基板６１のうちゲート電極８４の縁部からその外側に位置する領域には、ＳＤエクステンション拡散層８５が形成されている。ＳＤエクステンション拡散層８５の外側に位置する領域には、ソース・ドレイン領域８８が形成されている。
【００８３】
アクセストランジスタＴｒＡでは、半導体基板６１の上にゲート絶縁膜９３およびゲート電極９４が形成され、ゲート電極９４の側面上には、板状の断面形状を有するサイドウォール９６と、Ｌ字状の断面形状を有するサイドウォール９０とが形成されている。また、半導体基板６１のうちゲート電極９４の縁部からその外側に位置する領域には、ＳＤエクステンション拡散層９５が形成されている。ＳＤエクステンション拡散層９５の外側に位置する領域には、ソース・ドレイン領域９８が形成されている。
【００８４】
ゲート電極８４、９４、Ｌ字状サイドウォール８０、９０およびソース・ドレイン領域８８、９８の上にはストレスライナー膜８９が形成され、ストレスライナー膜８９の上には層間絶縁膜１００が形成されている。そして、層間絶縁膜１００を貫通してソース・ドレイン領域８８、９８に到達するコンタクト１０１が形成されている。
【００８５】
一般に、ＳＲＡＭが動作するためには、ロードトランジスタ、アクセストランジスタおよびドライブトランジスタのそれぞれのバランスが重要となる。本実施形態では、一種類の膜で各トランジスタを覆った場合にも、各トランジスタの駆動力の低下を抑制することができるため、ＳＲＡＭのスムーズな動作が実現できる。
【００８６】
（その他の実施形態）
上述の実施形態では、ゲート電極の両側にコンタクトを形成しているが、必ずしもゲートの両側にコンタクトは存在しなくてもよい。また、ストレスライナー膜にコンタクトが接していてもかまわない。
【００８７】
また、上述の実施形態では、ポリシリコンからなるゲート電極の上に高融点金属とシリコンの反応生成物からなるシリサイド層を形成した。しかしながら、ゲート電極全体をシリサイド化してもよいし、またはゲート電極を金属で形成してもよい。
【産業上の利用可能性】
【００８８】
以上説明したように、本発明は、ＭＩＳトランジスタの駆動力向上に有用である。
【図面の簡単な説明】
【００８９】
【図１】本発明の第１の実施形態における半導体装置の構造を示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】駆動力を向上させる応力の方向を模式的に示す図である。
【図５】本発明の第２の実施形態における半導体装置の構造を示す断面図である。
【図６】本発明の第３の実施形態における半導体装置の構造を示す断面図である。
【図７】本発明の第４の実施形態における半導体装置の構造を示す断面図である。
【図８】（ａ）〜（ｄ）は、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１０】本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１１】本発明の第５の実施形態における半導体装置の構造を示す断面図である。
【図１２】本発明の第６の実施形態において、１ビットのＳＲＡＭのセルを示す平面図である。
【図１３】（ａ）、（ｂ）は、それぞれ図１２に示すＡ−Ａ線およびＢ−Ｂ線に沿った断面を示す図である。
【図１４】（ａ）〜（ｄ）は、従来における半導体装置の製造工程を示す断面図である。
【符号の説明】
【００９０】
１０      活性領域
１１      半導体基板
１２      素子分離
１３      ゲート絶縁膜
１４      ゲート電極
１５      ＳＤエクステンション拡散層
１６      Ｌ字状サイドウォール
１６ａ、１７ａ  絶縁膜
１７      サイドウォール
１８      ソース・ドレイン領域
１９      ストレスライナー膜
２０      層間絶縁膜
２１      コンタクト
２２      シリサイド層
２３      サイドウォール
２４      サイドウォール
３０      活性領域
３１      半導体基板
３２      素子分離
３３      ゲート絶縁膜
３４      ゲート電極
３５      ＳＤエクステンション拡散層
３６      Ｌ字状サイドウォール
３７      サイドウォール
３７ａ    絶縁膜
３８      ソース・ドレイン領域
３９      ストレスライナー膜
４０      活性領域
４１      半導体基板
４３      ゲート絶縁膜
４４      ゲート電極
４５      ＳＤエクステンション拡散層
４６      Ｌ字状サイドウォール
４７      サイドウォール
４８      ソース・ドレイン領域
５０      層間絶縁膜
５１      コンタクト
５１ａ    コンタクト孔
５２      シリサイド層
５３      マスク
５４ａ    コンタクト孔
５５      サイドウォール
６０      サイドウォール
６１      半導体基板
６２      素子分離領域
６３      ゲート絶縁膜
６４      ゲート電極
６５      ＳＤエクステンション拡散層
６６      サイドウォール
６７      サイドウォール
６８      ソース・ドレイン領域
６９      ストレスライナー膜
７０      サイドウォール
７４      ゲート配線
７６      サイドウォール
７７      サイドウォール
８０      サイドウォール
８３      ゲート絶縁膜
８４      ゲート電極
８５      ＳＤエクステンション拡散層
８６      サイドウォール
８８      ソース・ドレイン領域
８９      ストレスライナー膜
９０      サイドウォール
９３      ゲート絶縁膜
９４      ゲート電極
９５      ＳＤエクステンション拡散層
９６      サイドウォール
９８      ソース・ドレイン領域
１００      層間絶縁膜
１０１      コンタクト
１０２      シェアードコンタクト
【図１】
2007123518.tif 000003
【図２】
2007123518.tif 000004
【図３】
2007123518.tif 000005
【図４】
2007123518.tif 000006
【図５】
2007123518.tif 000007
【図６】
2007123518.tif 000008
【図７】
2007123518.tif 000009
【図８】
2007123518.tif 000010
【図９】
2007123518.tif 000011
【図１０】
2007123518.tif 000012
【図１１】
2007123518.tif 000013
【図１２】
2007123518.tif 000014
【図１３】
2007123518.tif 000015
【図１４】
2007123518.tif 000016
【手続補正書】
【提出日】平成18年7月14日(2006.7.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＭＩＳトランジスタを有する半導体装置であって、
前記ＭＩＳトランジスタは、半導体基板の上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に形成された第１のゲート電極と、
前記第１のゲート電極の側面上から前記半導体基板の上面上に亘って形成され、Ｌ字状の断面形状を有する絶縁膜からなる第１のサイドウォールと、
前記半導体基板のうち前記第１のゲート電極および前記第１のサイドウォールの外側領域の下に位置する領域に形成された第１のソース・ドレイン領域と、
前記第１のゲート電極の上方および前記第１のサイドウォールの上を覆う、応力を有する絶縁膜とを備える半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記半導体基板はシリコンであって、
前記第１のゲート電極のゲート長方向は前記シリコンの＜１００＞方向に沿っている、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記第１のゲート電極の上部および前記第１のソース・ドレイン領域の上部にはシリサイド層が形成されている、半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置であって、
前記第１のゲート電極と前記第１のサイドウォールとの間には、板状の断面形状を有する第２のサイドウォールが形成されている、半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置であって、
前記半導体基板のうち前記第１のサイドウォールの下に位置する領域にはＳＤエクステンション拡散層が形成されている、半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置であって、
前記ＭＩＳトランジスタはＮ型ＭＩＳトランジスタであって、
前記応力を有する絶縁膜は引っ張り応力を有する、半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
Ｐ型ＭＩＳトランジスタをさらに備え、
前記Ｐ型ＭＩＳトランジスタは、
前記半導体基板の上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に形成された第２のゲート電極と、
前記第２のゲート電極の側面上に形成され、Ｌ字状の断面形状を有する第３のサイドウォールと、
前記第３のサイドウォールの上に形成された第４のサイドウォールと、
前記半導体基板のうち前記第２のゲート電極および前記第３のサイドウォールの外側領域の下に位置する領域に形成された第２のソース・ドレイン領域とを備える、半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記Ｎ型ＭＩＳトランジスタおよび前記Ｐ型ＭＩＳトランジスタの上方に形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記Ｐ型ＭＩＳトランジスタにおける前記第２のソース・ドレイン領域に到達するコンタクトとをさらに備え、
前記コンタクトは、前記第４のサイドウォールに接している、半導体装置。
【請求項９】
請求項６〜８のうちいずれか１項に記載の半導体装置であって、
前記Ｎ型ＭＩＳトランジスタおよび前記Ｐ型ＭＩＳトランジスタはＳＲＡＭを構成するトランジスタである、半導体装置。
【請求項１０】
請求項１に記載の半導体装置であって、
前記ＭＩＳトランジスタはＰ型ＭＩＳトランジスタであって、
前記応力を有する絶縁膜は圧縮応力を有する、半導体装置。
【請求項１１】
第１のゲート絶縁膜および第１のゲート電極を有するＭＩＳトランジスタを有する半導体装置の製造方法であって、
前記第１のゲート電極の表面および前記半導体基板の表面を覆う第１の絶縁膜と、前記第１の絶縁膜の上を覆う第２の絶縁膜とを形成する工程（ａ）と、
異方性エッチングを行うことにより、前記第１のゲート電極の側面上に、前記第１の絶縁膜からなる第１のサイドウォールと、前記第２の絶縁膜からなる第２のサイドウォールとを形成する工程（ｂ）と、
前記第１のゲート電極、前記第１のサイドウォールおよび前記第２のサイドウォールをマスクとしてイオン注入を行うことにより、前記半導体基板に第１のソース・ドレイン領域を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記第２のサイドウォールを選択的に除去する工程（ｄ）と、
前記工程（ｄ）の後に、前記第１のサイドウォールの表面上に応力を有する絶縁膜を形成する工程（ｅ）とを備える、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法であって、
前記半導体基板はシリコンであって、
前記第１のゲート電極のゲート長方向は前記シリコンの＜１００＞方向に沿っている、半導体装置の製造方法。
【請求項１３】
請求項１１または１２に記載の半導体装置の製造方法であって、
前記工程（ｄ）では、前記第１のサイドウォールよりも前記第２のサイドウォールの方の選択比が高い条件のエッチングを行うことにより、前記第２のサイドウォールを除去する、半導体装置の製造方法。
【請求項１４】
請求項１１〜１３のうちいずれか１項に記載の半導体装置の製造方法であって、
前記工程（ｂ）では、前記第１のサイドウォールの断面形状をＬ字状にする、半導体装置の製造方法。
【請求項１５】
請求項１１〜１４のうちいずれか１項に記載の半導体装置の製造方法であって、
前記工程（ｃ）の後に、前記第１のゲート電極の上部および前記第１のソース・ドレイン領域の上部にシリサイド層を形成する工程をさらに備える、半導体装置の製造方法。
【請求項１６】
請求項１１〜１５のうちいずれか１項に記載の半導体装置の製造方法であって、
前記工程（ａ）の前に、前記第１のゲート電極の側面上に板状の断面形状を有する第３のサイドウォールを形成する工程をさらに備え、
前記工程（ａ）では、前記第１のゲート電極および前記第３のサイドウォールの表面を覆う前記第１の絶縁膜を形成する、半導体装置の製造方法。
【請求項１７】
請求項１１〜１６のうちいずれか１項に記載の半導体装置の製造方法であって、
前記第１のゲート電極をマスクとしてイオン注入を行うことにより、前記半導体基板にＳＤエクステンション拡散層を形成する工程をさらに備える、半導体装置の製造方法。
【請求項１８】
請求項１１〜１７のうちいずれか１項に記載の半導体装置の製造方法であって、
前記ＭＩＳトランジスタはＮ型ＭＩＳトランジスタであって、
前記応力を有する絶縁膜として引っ張り応力を有する膜を形成する、半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法であって、
第２のゲート絶縁膜および第２のゲート電極を有するＰ型ＭＩＳトランジスタをさらに備え、
前記工程（ａ）では、前記第１の絶縁膜および前記第２の絶縁膜を前記第２のゲート電極の表面上にも形成し、
前記工程（ｂ）では、前記異方性エッチングを行うことにより、前記第２のゲート電極の側面上に、前記第１の絶縁膜からなる第４のサイドウォールと、前記第２の絶縁膜からなる第５のサイドウォールとを形成し、
前記第２のゲート電極、前記第４のサイドウォールおよび前記第５のサイドウォールをマスクとしてイオン注入を行うことにより、前記半導体基板に第２のソース・ドレイン領域を形成する工程をさらに備え、
前記工程（ｄ）では、前記第５のサイドウォールを除去せずに残存させ、
前記工程（ｅ）では、前記第５のサイドウォールの表面上に前記応力を有する絶縁膜を形成する、半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法であって、
前記工程（ｅ）の後に、前記応力を有する絶縁膜の上を覆う層間絶縁膜を形成する工程（ｆ）と、
前記層間絶縁膜を貫通して前記第２のソース・ドレイン領域に到達するコンタクトホールを形成する工程（ｇ）と、
前記コンタクトホールを導体で埋める工程（ｈ）とをさらに備え、
前記工程（ｇ）では、前記応力を有する絶縁膜のうち第５のサイドウォールの表面上に位置する部分を除去することにより前記コンタクトホールを形成する、半導体装置の製造方法。
【請求項２１】
請求項１９または２０に記載の半導体装置の製造方法であって、
前記Ｎ型ＭＩＳトランジスタおよび前記Ｐ型ＭＩＳトランジスタはＳＲＡＭを構成する、半導体装置の製造方法。
【請求項２２】
請求項１１〜１７のうちいずれか１項に記載の半導体装置の製造方法であって、
前記ＭＩＳトランジスタはＮ型ＭＩＳトランジスタであって、
前記応力を有する絶縁膜は圧縮応力を有する、半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ＭＩＳ型トランジスタおよびその形成方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化および高速化に伴って、トランジスタの微細化および高駆動力化が求められている。一方、エネルギー消費の削減や携帯機器の長時間使用にむけ低消費電力の半導体が求められており、ゲート長を縮小するのみでは駆動力向上の実現は不可能となってきている。ところが、駆動力を向上させるためにゲート絶縁膜を薄膜化するとゲートリークが増大するという不具合が生じる。そこで、応力を有する膜を形成することによりチャネルにストレスを与え駆動力を向上させる技術が提案されている。
【０００３】
図１４（ａ）〜（ｄ）は、従来における半導体装置の製造工程を示す断面図である。従来の半導体装置の製造方法では、まず図１４（ａ）に示す工程で、半導体基板２０１の活性領域に素子分離領域２０２を形成した後、半導体基板２０１における活性領域の上にゲート絶縁膜２０３を形成する。その後、ゲート絶縁膜２０３の上にゲート電極２０４を形成し、ゲート電極２０４をマスクとして半導体基板２０１にＳＤエクステンション拡散層２０５を形成する。その後、半導体基板２０１およびゲート電極２０４を覆うシリコン酸化膜２０６ａおよびシリコン窒化膜２０７ａを形成する。
【０００４】
次に、図１４（ｂ）に示す工程で、異方的なエッチングを行うことにより、ゲート電極２０４の側面上に、サイドウォール２０６、２０７を形成する。その後、ゲート電極２０４およびサイドウォール２０６、２０７の上からイオン注入を行うことにより、ソース・ドレイン領域２０８を形成する。
【０００５】
次に、図１４（ｃ）に示す工程で、Tensile SiN膜２０９を全面に堆積する。
【０００６】
次に、図１４（ｄ）に示す工程で、層間絶縁膜２１０を堆積して平坦化した後、リソグラフィによりコンタクト孔２１１を開口し、コンタクト孔２１１をタングステンで埋めてコンタクト２１２を形成する。
【非特許文献１】S.Ito et al., IEDM 2000, p.247
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の半導体装置では、Tensile SiN膜２０９によるストレスがチャネル領域に十分に伝わらず、駆動力の向上も十分でないという不具合が生じていた。
【０００８】
そこで、本発明は、応力を有する膜のストレスがチャネル領域に十分に伝わるようにする手段を講ずることにより、駆動力の高い半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明における一態様の半導体装置は、ＭＩＳトランジスタを有する半導体装置であって、前記ＭＩＳトランジスタは、半導体基板の上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された第１のゲート電極と、前記第１のゲート電極の側面上から前記半導体基板の上面上に亘って形成され、Ｌ字状の断面形状を有する絶縁膜からなる第１のサイドウォールと、前記半導体基板のうち前記第１のゲート電極および前記第１のサイドウォールの外側領域の下に位置する領域に形成された第１のソース・ドレイン領域と、前記第１のゲート電極の上方および前記第１のサイドウォールの上を覆う、応力を有する絶縁膜とを備える。
【００１０】
本発明における一態様の半導体装置では、第１のサイドウォールの上に応力を有する絶縁膜を形成する。そのため、Ｌ字状の第１のサイドウォールの表面を覆うサイドウォールの上に応力を有する絶縁膜が配置する従来と比較して、応力を有する絶縁膜の応力がＭＩＳトランジスタのチャネルに伝わりやすくなる。これにより、ＭＩＳトランジスタの駆動力を向上させることができる。なお、本発明における一態様の半導体装置は、第１のサイドウォールの表面を覆うサイドウォールを形成し、これらをマスクとしてイオン注入を行うことによりソース・ドレイン領域を形成した後に、サイドウォールを除去することにより形成されたものである。
【００１１】
本発明における一態様の半導体装置において、前記半導体基板はシリコンであって、前記第１のゲート電極のゲート長方向は前記シリコンの＜１００＞方向に沿っていてもよい。この場合、ＭＩＳトランジスタがＮチャネルトランジスタであって応力を有する膜の応力が引っ張り応力である場合には、ＭＩＳトランジスタの応力をより高めることができる。一方、ＭＩＳトランジスタがＰチャネルトランジスタであって応力を有する膜の応力が引っ張り応力である場合には、ＭＩＳトランジスタの駆動力が低下するのを抑制することができる。
【００１２】
本発明における一態様の半導体装置では、前記第１のゲート電極の上部および前記第１のソース・ドレイン領域の上部には、シリサイド層が形成されていてもよい。
【００１３】
本発明における一態様の半導体装置では、前記第１のゲート電極と前記第１のサイドウォールとの間には、板状の断面形状を有する第２のサイドウォールが形成されていてもよい。
【００１４】
本発明における一態様の半導体装置では、前記半導体基板のうち前記第１のサイドウォールの下に位置する領域にはＳＤエクステンション拡散層が形成されていてもよい。
【００１５】
本発明における一態様の半導体装置では、前記ＭＩＳトランジスタはＮ型ＭＩＳトランジスタであって、前記応力を有する絶縁膜は引っ張り応力を有していてもよい。
【００１６】
前記ＭＩＳトランジスタがＮ型ＭＩＳトランジスタである場合、Ｐ型ＭＩＳトランジスタをさらに備え、前記Ｐ型ＭＩＳトランジスタは、前記半導体基板の上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に形成された第２のゲート電極と、前記第２のゲート電極の側面上に形成され、Ｌ字状の断面形状を有する第３のサイドウォールと、前記第３のサイドウォールの上に形成された第４のサイドウォールと、前記半導体基板のうち前記第２のゲート電極および前記第３のサイドウォールの外側領域の下に位置する領域に形成された第２のソース・ドレイン領域とを備えていてもよい。
【００１７】
本発明における一態様の半導体装置では、前記Ｎ型ＭＩＳトランジスタおよび前記Ｐ型ＭＩＳトランジスタの上方に形成された層間絶縁膜と、前記層間絶縁膜を貫通して前記Ｐ型ＭＩＳトランジスタにおける前記第２のソース・ドレイン領域に到達するコンタクトとをさらに備え、前記コンタクトは、前記第４のサイドウォールに接していてもよい。
【００１８】
本発明における一態様の半導体装置では、前記Ｎ型ＭＩＳトランジスタおよび前記Ｐ型ＭＩＳトランジスタはＳＲＡＭを構成するトランジスタであってもよい。
【００１９】
本発明における一態様の半導体装置では、前記ＭＩＳトランジスタはＰ型ＭＩＳトランジスタであって、前記応力を有する絶縁膜は圧縮応力を有していてもよい。この場合には、応力がＰ型ＭＩＳトランジスタのチャネルにより伝わりやすくなるため、Ｐ型ＭＩＳトランジスタの駆動力をさらに向上させることができる。
【００２０】
本発明における一態様の半導体装置の製造方法は、第１のゲート絶縁膜および第１のゲート電極を有するＭＩＳトランジスタを有する半導体装置の製造方法であって、前記第１のゲート電極の表面および前記半導体基板の表面を覆う第１の絶縁膜と、前記第１の絶縁膜の上を覆う第２の絶縁膜とを形成する工程（ａ）と、異方性エッチングを行うことにより、前記第１のゲート電極の側面上に、前記第１の絶縁膜からなる第１のサイドウォールと、前記第２の絶縁膜からなる第２のサイドウォールとを形成する工程（ｂ）と、前記第１のゲート電極、前記第１のサイドウォールおよび前記第２のサイドウォールをマスクとしてイオン注入を行うことにより、前記半導体基板に第１のソース・ドレイン領域を形成する工程（ｃ）と、前記工程（ｃ）の後に、前記第２のサイドウォールを選択的に除去する工程（ｄ）と、前記工程（ｄ）の後に、前記第１のサイドウォールの表面上に応力を有する絶縁膜を形成する工程（ｅ）とを備える。
【００２１】
本発明における一態様の製造方法では、工程（ｄ）において第２のサイドウォールを除去しているため、これを除去しない従来と比較して、応力を有する絶縁膜をＭＩＳトランジスタのチャネルに近づけることができる。これにより、従来よりも、応力を有する絶縁膜の応力がＭＩＳトランジスタに伝わりやすくなるため、従来よりも駆動力の高いＭＩＳトランジスタを形成することができる。
【００２２】
本発明の一態様の製造方法において、前記半導体基板はシリコンであって、前記第１のゲート電極のゲート長方向は前記シリコンの＜１００＞方向に沿っていてもよい。この場合、ＭＩＳトランジスタがＮチャネルトランジスタであって応力を有する膜の応力が引っ張り応力である場合には、ＭＩＳトランジスタの応力をより高めることができる。一方、ＭＩＳトランジスタがＰチャネルトランジスタであって応力を有する膜の応力が引っ張り応力である場合には、ＭＩＳトランジスタの駆動力が低下するのを抑制することができる。
【００２３】
本発明の一態様の製造方法において、前記工程（ｄ）では、前記第１のサイドウォールよりも前記第２のサイドウォールの方の選択比が高い条件のエッチングを行うことにより、前記第２のサイドウォールを除去してもよい。
【００２４】
本発明の一態様の製造方法において、前記工程（ｂ）では、前記第１のサイドウォールの断面形状をＬ字状にすることが好ましい。
【００２５】
本発明の一態様の製造方法において、前記工程（ｃ）の後に、前記第１のゲート電極の上部および前記第１のソース・ドレイン領域の上部にシリサイド層を形成する工程をさらに備えていてもよい。
【００２６】
本発明の一態様の製造方法において、前記工程（ａ）の前に、前記第１のゲート電極の側面上に板状の断面形状を有する第３のサイドウォールを形成する工程をさらに備え、前記工程（ａ）では、前記第１のゲート電極および前記第３のサイドウォールの表面を覆う前記第１の絶縁膜を形成してもよい。
【００２７】
本発明の一態様の製造方法において、前記第１のゲート電極をマスクとしてイオン注入を行うことにより、前記半導体基板にＳＤエクステンション拡散層を形成する工程をさらに備えていてもよい。
【００２８】
本発明の一態様の製造方法において、前記ＭＩＳトランジスタはＮ型ＭＩＳトランジスタであって、前記応力を有する絶縁膜として引っ張り応力を有する膜を形成してもよい。
【００２９】
本発明の一態様の製造方法において、第２のゲート絶縁膜および第２のゲート電極を有するＰ型ＭＩＳトランジスタをさらに備え、前記工程（ａ）では、前記第１の絶縁膜および前記第２の絶縁膜を前記第２のゲート電極の表面上にも形成し、前記工程（ｂ）では、前記異方性エッチングを行うことにより、前記第２のゲート電極の側面上に、前記第１の絶縁膜からなる第４のサイドウォールと、前記第２の絶縁膜からなる第５のサイドウォールとを形成し、前記第２のゲート電極、前記第４のサイドウォールおよび前記第５のサイドウォールをマスクとしてイオン注入を行うことにより、前記半導体基板に第２のソース・ドレイン領域を形成する工程をさらに備え、前記工程（ｄ）では、前記第５のサイドウォールを除去せずに残存させ、前記工程（ｅ）では、前記第５のサイドウォールの表面上に前記応力を有する絶縁膜を形成してもよい。
【００３０】
本発明の一態様の製造方法において、前記工程（ｅ）の後に、前記応力を有する絶縁膜の上を覆う層間絶縁膜を形成する工程（ｆ）と、前記層間絶縁膜を貫通して前記第２のソース・ドレイン領域に到達するコンタクトホールを形成する工程（ｇ）と、前記コンタクトホールを導体で埋める工程（ｈ）とをさらに備え、前記工程（ｇ）では、前記応力を有する絶縁膜のうち第５のサイドウォールの表面上に位置する部分を除去することにより前記コンタクトホールを形成してもよい。
【００３１】
本発明の一態様の製造方法において、前記Ｎ型ＭＩＳトランジスタおよび前記Ｐ型ＭＩＳトランジスタはＳＲＡＭを構成してもよい。
【００３２】
本発明の一態様の製造方法において、前記ＭＩＳトランジスタはＮ型ＭＩＳトランジスタであって、前記応力を有する絶縁膜は圧縮応力を有していてもよい。
【発明の効果】
【００３３】
本発明の半導体装置では、ＭＩＳトランジスタの駆動力を向上させることができる。
【発明を実施するための最良の形態】
【００３４】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。
【００３５】
図１は、本発明の第１の実施形態における半導体装置の構造を示す断面図である。図１に示すように、本実施形態の半導体装置では、半導体基板１１に、活性領域１０を囲む素子分離１２が形成されている。そして、半導体基板１１における活性領域１０の上にはシリコン酸化膜からなるゲート絶縁膜１３が形成され、ゲート絶縁膜１３の上にはポリシリコンからなるゲート電極１４が形成されている。
【００３６】
半導体基板１１の活性領域１０のうちゲート電極１４の縁部からゲート電極１４の外側に位置する領域には、濃度１×１０１９〜１×１０２０／ｃｍ３のＮ型不純物が含まれるＳＤエクステンション拡散層１５が形成されている。
【００３７】
ゲート電極１４の側面上から半導体基板１１のうちゲート電極１４の両端部に接する部分の上にかけて、シリコン酸化膜からなる、断面形状がＬ字状のサイドウォール１６が１０ｎｍ程度の厚さで形成されている。半導体基板１１のうちＳＤエクステンション拡散層１５の外側に位置する領域、言い換えると、ゲート電極１４およびＬ字状サイドウォール１６の外側に位置する領域には、濃度１×１０２０／ｃｍ３以上のＮ型不純物を含むソース・ドレイン領域１８が形成されている。
【００３８】
そして、半導体基板１１のうちソース・ドレイン領域１８の上に位置する領域と、ゲート電極１４の上面上にはシリサイド層２２が形成されている。ゲート電極１４の上に位置するシリサイド層２２の上面から、Ｌ字状のサイドウォール１６の表面および半導体基板１１の上におけるシリサイド層２２の上面上にかけて、シリコン窒化膜からなるライナー膜１９が形成されている。
【００３９】
ストレスライナー膜１９の上はシリコン酸化膜からなる層間絶縁膜２０により覆われており、層間絶縁膜２０を貫通してソース・ドレイン領域１８上のシリサイド層２２の上に到達するコンタクト２１が形成されている。
【００４０】
本実施形態の半導体装置では、半導体基板１１のチャネル方向（ソース領域からドレイン領域に電流が流れる方向）の面方位が＜１００＞となるようにゲート電極１４およびソース・ドレイン領域１８が配置している。
【００４１】
図２（ａ）〜図３（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態の製造方法では、まず図２（ａ）に示す工程で、シリコンからなる半導体基板１１の上にゲート絶縁膜１３を形成し、ゲート絶縁膜１３の上にゲート電極１４を形成する。このとき、ゲート長の方向が半導体基板１１におけるシリコンの＜１００＞方向に沿うようにゲート電極１４を配置させる。この場合には、ゲート長の方向がシリコンの＜１１０＞方向に沿うように配置されていた従来の配置から４５度ウェハを回転させて、ゲート電極１４のパターニングを行えばよい。その後、ゲート電極１４をマスクとしてドーズ量１×１０１５〜３×１０１５／ｃｍ２のＮ型不純物を注入することにより、半導体基板１１のうちゲート電極１４の縁部から外部の下に位置する領域に、深さ１００ｎｍ以下のＳＤエクステンション拡散層１５を形成する。その後、ゲート電極１４の表面および半導体基板１１の上を覆う厚さ１０ｎｍの絶縁膜１６ａを形成する。なお、ＳＤエクステンション拡散層１５は、絶縁膜１６ａを形成した後にイオン注入を行うことにより形成してもよい。
【００４２】
次に、図２（ｂ）に示す工程で、絶縁膜１６ａの上に厚さ３０〜５０ｎｍのシリコン窒化膜からなる絶縁膜１７ａを形成する。
【００４３】
次に、図２（ｃ）に示す工程で、絶縁膜１６ａ、１７ａに対して異方的なエッチングを行うことにより、ゲート電極１４の側壁上から半導体基板１１のうちゲート電極１４の両端部の周囲に位置する領域に亘るＬ字状のサイドウォール１６と、Ｌ字状のサイドウォール１６の上からゲート電極１４の側面上を覆うサイドウォール１７とを形成する。その後、ゲート電極１４、Ｌ字状のサイドウォール１６およびサイドウォール１７をマスクとしてドーズ量４×１０１５〜５×１０１５／ｃｍ２のＮ型不純物を注入することにより、半導体基板１１にソース・ドレイン領域１８を形成する。その後、１０００〜１１００℃の温度で熱処理を行うことにより不純物の活性化を行う。その後、ゲート電極１４およびソース・ドレイン領域１８の表面をシリサイド化することにより、高融点金属とシリコンの反応生成物からなるシリサイド層２２を形成する。
【００４４】
次に、図３（ａ）に示す工程で、気相ＨＦまたは希釈ＨＦ溶液を用いたエッチングを行うことにより、サイドウォール１７のみを選択的に除去する。
【００４５】
次に、図３（ｂ）に示す工程で、Ｐ−ＣＶＤ（プラズマＣＶＤ）法を行うことにより、ゲート電極１４の上に配置するシリサイド層２２の上、Ｌ字状サイドウォール１６の上およびソース・ドレイン領域１８の上に、シリコン窒化膜からなる厚さ３０〜５０ｎｍのライナー膜１９を形成する。このＰ−ＣＶＤ法では、堆積条件、又は堆積後の処理（例えば、ＵＶ照射）により堆積膜の組成を変化させることができるため、引っ張り応力を有する堆積膜あるいは圧縮応力を有する堆積膜のどちらの応力膜を形成することができる。なお、本実施形態においては、ストレスライナー膜１９として、引っ張り応力を発生させるシリコン窒化膜を形成する。ここで、本実施形態における引っ張り応力とは、ゲート電極１４の下に位置するチャネル領域をゲート長方向に引っ張る応力のことをいう。
【００４６】
次に、図３（ｃ）に示す工程で、ストレスライナー膜１９の上を覆う、シリコン酸化膜からなる層間絶縁膜２０を形成し、層間絶縁膜２０を貫通してソース・ドレイン領域１８の上に位置するシリサイド層２２に到達する、タングステンからなるコンタクト２１を形成する。以上の工程により本実施形態の半導体装置が形成される。
【００４７】
本実施形態では、図３（ａ）に示す工程で、サイドウォール１７を除去しているため、これを除去しない従来と比較して、ストレスライナー膜１９をＭＩＳトランジスタのチャネルに近づけることができる。これにより、従来よりもストレスライナー膜の応力がＭＩＳトランジスタに伝わりやすくなるため、従来よりも駆動力の高いＭＩＳトランジスタを形成することができる。なお、本実施形態では、ＭＩＳトランジスタがＮ型ＭＩＳトランジスタであって、ストレスライナー膜１９が引っ張り応力を有する場合について説明した。しかしながら、ＭＩＳトランジスタがＰ型ＭＩＳトランジスタであって、ストレスライナー膜１９が圧縮応力を有する場合にも、同様の効果を得ることができる。つまり、サイドウォール１７を除去することによりストレスライナー膜１９の応力がチャネルに伝わりやすくなるため、Ｐ型ＭＩＳトランジスタの駆動力を向上させることができる。なお、本実施形態における圧縮応力とは、ゲート電極１４の下に位置するチャネル領域をゲート長方向に圧縮する応力のことをいう。
【００４８】
また、本実施形態では、半導体基板１１のゲート長方向（ソース領域からドレイン領域に電流が流れる方向）の面方位が＜１００＞となるようにゲート電極１４およびソース・ドレイン領域１８が配置している。これにより、Ｎ型ＭＩＳトランジスタにおいては駆動力を高めることができる。なお、本実施形態では、ＭＩＳトランジスタとしてＮ型ＭＩＳトランジスタを用い、ストレスライナー膜１９として引っ張り応力を有する膜を用いる場合について説明した。しかしながら、ＭＩＳトランジスタがＰ型ＭＩＳトランジスタであって、ストレスライナー膜１９が引っ張り応力を有する膜を用いてもよい。この場合にはＰ型ＭＩＳトランジスタの駆動力の低下を抑制することができる。
【００４９】
それについて、図４を参照しながら説明する。図４は、駆動力を向上させる応力の方向を模式的に示す図である。図４では、駆動力を向上させる応力の方向を矢印の向きで示し、駆動力を向上させる度合いを矢印の大きさで示している。図４に示すように、Ｎ型ＭＩＳトランジスタにおいては、基板の＜１１０＞方向に合わせた場合および＜１００＞方向に合わせた場合のいずれにおいても、ゲート長方向に引っ張り応力を加えた場合に駆動力が向上している。そして、ゲート長方向を＜１００＞方向に合わせた場合の方が、＜１１０＞方向に合わせた場合よりも駆動力向上の度合いが大きい。以上のことから、本実施形態のようにゲート長方向を＜１００＞方向に合わせた場合には、従来よりも駆動力を向上させることができることがわかる。
【００５０】
一方、Ｐ型ＭＩＳトランジスタにおいては、ゲート長方向を基板の＜１１０＞方向に合わせると、ゲート長方向に圧縮応力を加えた場合に駆動力が向上するのに対し、ゲート長方向を基板の＜１００＞方向に合わせると、ゲート長方向に加える応力によって駆動力はほとんど影響を受けないことが分かる。以上のことから、本実施形態のようにゲート長方向を＜１００＞方向に合わせた場合には、たとえＰ型ＭＩＳトランジスタの上を引っ張り応力を有する膜で覆っても、駆動力の低下を従来よりも抑制することができることがわかる。
【００５１】
（第２の実施形態）
図５は、本発明の第２の実施形態における半導体装置の構造を示す断面図である。本実施形態の半導体装置では、ゲート電極１４の側面上に、サイドウォール２３を介してＬ字状のサイドウォール１６が形成されている。サイドウォール２３はシリコン酸化膜からなり、５〜１０ｎｍの厚さで形成されている。なお、サイドウォール２３の材質や厚さはこれに限定されない。それ以外の構成は第１の実施形態と同様であるので、その説明を省略する。
【００５２】
本実施形態では、第１の実施形態と同様の効果を得ることができる。さらに、サイドウォール２３を形成することによりゲート電極１４のエッジ部分を保護することができるため、ゲート電極１４のエッジ部においてリーク電流が発生するのを防止することができる。
【００５３】
（第３の実施形態）
図６は、本発明の第３の実施形態における半導体装置の構造を示す断面図である。本実施形態の半導体装置では、ゲート電極１４の側面上に、サイドウォール２３を介してＬ字状のサイドウォール２４が形成され、さらに、サイドウォール２４の表面上に、さらにサイドウォール１６が形成されている。サイドウォール２４はシリコン酸化膜からなり、５〜１０ｎｍの厚さで設けられている。なお、サイドウォール２４の材質や厚さはこれに限定されない。それ以外の構成は第１の実施形態と同様であるので、その説明を省略する。
【００５４】
本実施形態では、第１の実施形態と同様の効果を得ることができる。さらに、サイドウォール２３を形成することによりゲート電極１４のエッジ部分を保護することができるため、ゲート電極１４のエッジ部においてリーク電流が発生するのを防止することができる。さらに、サイドウォール２３、１６、２４を積層することにより、エッチング選択比を確保することが容易となるため、エッチング条件を選択する自由度が向上する。
【００５５】
（第４の実施形態）
図７は、本発明の第４の実施形態における半導体装置の構造を示す断面図である。本実施形態の半導体装置では、半導体基板３１に、Ｎチャネルトランジスタ形成領域ＮｃｈとＰチャネルトランジスタ形成領域Ｐｃｈとがあり、各トランジスタが配置されている。半導体基板３１において、Ｎチャネルトランジスタ形成領域Ｎｃｈの活性領域３０とＰチャネルトランジスタ形成領域Ｐｃｈの活性領域４０とは素子分離３２および導電型の異なるウェル領域によって互いに電気的に分離されている。
【００５６】
Ｎチャネルトランジスタ形成領域Ｎｃｈにおける活性領域３０では、シリコン酸化膜からなるゲート絶縁膜３３が形成され、ゲート絶縁膜３３の上にはポリシリコンからなるゲート電極３４が形成されている。半導体基板３１の活性領域３０のうちゲート電極３４の縁部からゲート電極３４の外側に位置する領域には、濃度１×１０１９〜１×１０２０／ｃｍ３のＮ型不純物が含まれるＳＤエクステンション拡散層３５が形成されている。
【００５７】
ゲート電極３４の側面上から半導体基板３１のうちゲート電極３４の両端部に接する部分の上にかけて、シリコン酸化膜からなる、断面形状がＬ字状のサイドウォール３６が５〜１０ｎｍの厚さで形成されている。半導体基板３１のうちＳＤエクステンション拡散層３５の外側に位置する領域、言い換えると、ゲート電極３４およびＬ字状サイドウォール３６の外側に位置する領域には、濃度１×１０２０〜５×１０２０／ｃｍ３のＮ型不純物を含むソース・ドレイン領域３８が形成されている。
【００５８】
一方、Ｐチャネルトランジスタ形成領域Ｐｃｈにおける活性領域４０では、シリコン酸化膜からなるゲート絶縁膜４３が形成され、ゲート絶縁膜４３の上にはポリシリコンからなるゲート電極４４が形成されている。半導体基板３１の活性領域４０のうちゲート電極４４の縁部からゲート電極４４の外側に位置する領域には、濃度５×１０１８〜１×１０２０／ｃｍ３のＰ型不純物が含まれるＳＤエクステンション拡散層４５が形成されている。
【００５９】
ゲート電極４４の側面上から半導体基板３１のうちゲート電極４４の両端部に接する部分の上にかけて、シリコン酸化膜からなる、断面形状がＬ字状のサイドウォール４６が５〜１０ｎｍの厚さで形成されている。半導体基板３１のうちＳＤエクステンション拡散層４５の外側に位置する領域、言い換えると、ゲート電極４４およびＬ字状サイドウォール４６の外側に位置する領域には、濃度１×１０２０〜５×１０２０／ｃｍ３のＰ型不純物を含むソース・ドレイン領域４８が形成されている。
【００６０】
そして、半導体基板３１のうちソース・ドレイン領域３８、４８の上に位置する領域と、ゲート電極３４、４４の上面上にはシリサイド層５２が形成されている。ゲート電極３４、４４の上に位置するシリサイド層５２の上面から、Ｌ字状のサイドウォール３６、４６の表面および半導体基板３１の上におけるシリサイド層５２の上面上にかけて、シリコン窒化膜からなるストレスライナー膜３９が形成されている。なお、本実施形態では、ストレスライナー膜として、引っ張り応力を発生させる膜を形成する。ここで、本実施形態における引っ張り応力とは、ゲート電極３４、４４の下に位置するチャネル領域をゲート長方向に引っ張る応力のことをいう。
【００６１】
ストレスライナー膜３９の上はシリコン酸化膜からなる層間絶縁膜５０により覆われており、層間絶縁膜５０を貫通してソース・ドレイン領域３８、４８上のシリサイド層５２の上に到達するコンタクト５１、５４が形成されている。
【００６２】
本実施形態の半導体装置では、半導体基板３１のチャネル方向（ソース領域からドレイン領域に電流が流れる方向）の面方位が＜１００＞となるようにゲート電極３４、４４およびソース・ドレイン領域３８、４８が配置している。
【００６３】
図８（ａ）〜図１０は、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態の製造方法では、まず図８（ａ）に示す工程で、シリコンからなる半導体基板３１の上に、ゲート絶縁膜３３、４３を形成し、ゲート絶縁膜３３、４３の上にゲート電極３４、４４を形成する。このとき、ゲート長の方向が半導体基板３１におけるシリコンの＜１００＞方向に沿うようにゲート電極３４、４４を配置させる。この場合には、ゲート長の方向がシリコンの＜１１０＞方向に沿うように配置されていた従来の配置から４５度ウェハを回転させて、ゲート電極３４、４４のパターニングを行えばよい。その後、半導体基板３１およびゲート電極３４、４４の上に、シリコン酸化膜からなる厚さ５〜１０ｎｍの絶縁膜３６ａ、４６ａを形成する。
【００６４】
次に、図８（ｂ）に示す工程で、Ｎチャネルトランジスタ形成領域Ｎｃｈに、ゲート電極３４をマスクとしてＮ型不純物のイオン注入を行うことにより、ＳＤエクステンション拡散層３５を形成する。次に、Ｐチャネルトランジスタ形成領域Ｐｃｈに、ゲート電極４４をマスクとしてＰ型不純物のイオン注入を行うことにより、ＳＤエクステンション拡散層４５を形成する。なお、図示は省略するが、一方のトランジスタ形成領域にイオン注入を行う際には、他方のトランジスタ形成領域はマスクで覆っている。その後、不純物を活性化するための熱処理を行う。
【００６５】
次に、図８（ｃ）に示す工程で、絶縁膜３６ａ、４６ａの上に厚さ３０〜５０ｎｍのシリコン窒化膜からなる絶縁膜３７ａを堆積する。
【００６６】
次に、図８（ｄ）に示す工程で、異方性エッチングを行うことにより、絶縁膜３６ａ、４６ａおよび絶縁膜３７ａのうちゲート電極３４、４４の上面上に位置する部分および半導体基板３１の上に位置する部分を除去する。これにより、ゲート電極３４、４４の側面上に、断面形状がＬ字状のサイドウォール３６、４６と、Ｌ字状のサイドウォール３６、４６の上に位置するサイドウォール３７とを形成する。その後、Ｎチャネルトランジスタ形成領域Ｎｃｈにおいて、ゲート電極３４、Ｌ字状のサイドウォール３６およびサイドウォール３７をマスクとしてＮ型不純物のイオン注入を行うことにより、半導体基板３１にソース・ドレイン領域３８を形成する。さらに、Ｐチャネルトランジスタ形成領域Ｐｃｈにおいて、ゲート電極４４、Ｌ字状のサイドウォール４６およびサイドウォール３７をマスクとしてＰ型不純物のイオン注入を行うことにより、半導体基板３１にソース・ドレイン領域４８を形成する。なお、図示は省略するが、一方のトランジスタ形成領域にイオン注入を行う際には、他方のトランジスタ形成領域はマスクで覆っている。その後、不純物を活性化するための熱処理を行う。
【００６７】
次に、図９（ａ）に示す工程で、ゲート電極３４、４４およびソース・ドレイン領域３８、４８の表面をシリサイド化することによりシリサイド層５２を形成する。
【００６８】
次に、図９（ｂ）に示す工程で、Ｐチャネルトランジスタ形成領域Ｐｃｈを覆うマスク５３を形成し、気相ＨＦもしくは希釈したＨＦ溶液を用いたエッチングを行うことにより、Ｎチャネルトランジスタ形成領域Ｎｃｈにおけるサイドウォール３７のみを選択的に除去する。このとき、Ｐチャネルトランジスタ形成領域Ｐｃｈにはマスク５３が形成されているため、Ｐチャネルトランジスタ形成領域Ｐｃｈにおいてはサイドウォール３７が残存する。
【００６９】
次に、図９（ｃ）に示す工程で、マスク５３を除去した後、ゲート電極３４、４４の上に配置するシリサイド層５２の上、Ｌ字状サイドウォール３６、４６の上およびソース・ドレイン領域３８、４８の上にシリコン窒化膜からなる厚さ３０〜５０ｎｍのライナー膜３９を形成する。
【００７０】
次に、図１０に示す工程で、ストレスライナー膜３９の上を覆う層間絶縁膜５０を形成し、層間絶縁膜５０を貫通してソース・ドレイン領域３８、４８の上に位置するシリサイド層５２に到達するコンタクト孔５１ａ、５４ａを形成する。このとき、Ｎチャネルトランジスタ形成領域Ｎｃｈにおけるコンタクト孔５４ａは、ストレスライナー膜３９に接しない領域に形成する。一方、Ｐチャネルトランジスタ形成領域Ｐｃｈにおいては、コンタクト孔５１ａを形成することにより、サイドウォール３７の側面上に配置するストレスライナー膜３９の一部を除去する。
【００７１】
本実施形態では、図９（ｂ）に示す工程で、Ｎチャネルトランジスタ形成領域Ｎｃｈにおけるサイドウォール３７のみを選択的に除去し、Ｐチャネルトランジスタ形成領域Ｐｃｈにおけるサイドウォール３７を残している。これにより、Ｎチャネルトランジスタ形成領域Ｎｃｈにおいてはチャネルにストレスライナー膜の応力が伝わりやすくなると共に、Ｐチャネルトランジスタ形成領域Ｐｃｈにおいてはチャネルにストレスライナー膜３９の応力が伝わりにくくなる。
【００７２】
また、本実施形態では、図１０に示す工程でコンタクト孔５１ａを形成する際に、Ｐチャネルトランジスタ形成領域Ｐｃｈにおけるストレスライナー膜３９を除去している。これにより、Ｐチャネルトランジスタのチャネルにストレスライナー膜３９の応力が伝わるのを緩和することができる。
【００７３】
以上のことから、本実施形態では、ＮチャネルトランジスタおよびＰチャネルトランジスタを引っ張り応力を有する一種類のストレスライナー膜で覆った場合でも、Ｐチャネルトランジスタの駆動力が低下するのを防止することができる。
【００７４】
また、本実施形態では、半導体基板３１のゲート長方向（ソース領域からドレイン領域に電流が流れる方向）の面方位が＜１００＞となるようにゲート電極３４、４４およびソース・ドレイン領域３８、４８が配置している。これにより、Ｎ型ＭＩＳトランジスタにおいては駆動力を高めることができる。また、Ｐ型ＭＩＳトランジスタにおいては、駆動力の低下を抑制することができる。
【００７５】
なお、本実施形態では、図９（ｂ）に示す工程でサイドウォール３７のみを選択的すると共に、図１０に示す工程でサイドウォール３７の側面上に位置するストレスライナー膜３９を除去している。本実施形態では必ずしも両方の工程を行う必要はなく、いずれか一方のみを行ってもよい。また、本実施形態では、図１０に示す工程でコンタクト孔５１ａを形成する際に、コンタクト孔５１ａをサイドウォール３７に接触させている。しかしながら、本実施形態では、コンタクト孔５１ａをサイドウォール３７に必ずしも接触させる必要はなく、コンタクト孔５１ａを形成することによりストレスライナー膜３９の一部を除去することにより、コンタクト孔５１ａとサイドウォール３７との間のストレスライナー膜３９を薄くしても、応力緩和の効果を得ることができる。
【００７６】
（第５の実施形態）
図１１は、本発明の第５の実施形態における半導体装置の構造を示す断面図である。本実施形態の半導体装置では、ゲート電極３４、４４の側面上に、サイドウォール５５を介してＬ字状のサイドウォール３６、４６が形成されている。サイドウォール５５はシリコン酸化膜からなり、５〜１０ｎｍの厚さで形成されている。なお、サイドウォール５５の材質や厚さはこれに限定されない。それ以外の構成は第４の実施形態と同様であるので、その説明を省略する。
【００７７】
本実施形態では、第４の実施形態と同様の効果を得ることができる。さらに、サイドウォール５５を形成することによりゲート電極３４、４４のエッジ部分を保護することができるため、ゲート電極３４、４４のエッジ部においてリーク電流が発生するのを防止することができる。
【００７８】
（第６の実施形態）
図１２は、本発明の第６の実施形態において、１ビットのＳＲＡＭのセルを示す平面図である。本実施形態のＳＲＡＭは、中央に位置するＰチャネルトランジスタ配置領域Ｐｃｈの両側に、Ｎチャネルトランジスタ配置領域Ｎｃｈが配置している。そして、Ｎチャネルトランジスタ配置領域ＮｃｈにはアクセストランジスタＴｒＡおよびドライブトランジスタＴｒＤが配置し、Ｐチャネルトランジスタ配置領域ＰｃｈにはロードトランジスタＴｒＬが配置している。
【００７９】
図１３（ａ）、（ｂ）は、それぞれ図１２に示すＡ−Ａ線およびＢ−Ｂ線に沿った断面を示す図である。図１３（ａ）に示すように、本実施形態のＳＲＡＭにおけるＡ−Ａ断面では、半導体基板６１の上に、ロードトランジスタＴｒＬのゲート絶縁膜６３およびゲート電極６４が配置している。ゲート電極６４の側面上には、板状の断面を有するサイドウォール６６と、Ｌ字状の断面を有するサイドウォール６０と、サイドウォール６０の表面を覆うサイドウォール６７とが順次積層されている。半導体基板６１のうちゲート電極６４の縁部からその外側に位置する領域に亘って、ＳＤエクステンション拡散層６５が形成されている。ＳＤエクステンション拡散層６５の外側には、ソース・ドレイン領域６８が形成されている。ゲート電極６４およびサイドウォール６７の上はストレスライナー膜６９により覆われている。
【００８０】
Ａ−Ａ断面において、ロードトランジスタＴｒＬと隣り合う領域には、素子分離領域６２の上に形成されたゲート配線７４が形成されている。このゲート配線７４は、ドライブトランジスタＴｒＤのゲート電極（図１２に示す）が素子分離領域６２の上にまで延びて形成されたものである。ゲート配線７４の側面上にも、板状の断面を有するサイドウォール７６と、Ｌ字状の断面を有するサイドウォール７０と、サイドウォール７０の表面を覆うサイドウォール７７とが順次積層されている。ゲート配線７４およびサイドウォール７７の上もストレスライナー膜６９により覆われている。
【００８１】
ストレスライナー膜６９の上は層間絶縁膜１００により覆われており、ロードトランジスタＴｒＬのソース・ドレイン領域６８のうちゲート配線７４から遠い方の領域には、コンタクト１０１が接触している。一方、ロードトランジスタＴｒＬのソース・ドレイン領域６８のうちゲート配線７４から近い方の領域からゲート配線７４の上に亘る領域には、シェアードコンタクト１０２が接触している。
【００８２】
一方、図１３（ｂ）に示すように、本実施形態のＳＲＡＭにおけるＢ−Ｂ断面では、ドライブトランジスタＴｒＤおよびアクセストランジスタＴｒＡが配置している。ドライブトランジスタＴｒＤでは、半導体基板６１の上にゲート絶縁膜８３およびゲート電極８４が形成され、ゲート電極８４の側面上には、板状の断面形状を有するサイドウォール８６と、Ｌ字状の断面形状を有するサイドウォール８０とが形成されている。また、半導体基板６１のうちゲート電極８４の縁部からその外側に位置する領域には、ＳＤエクステンション拡散層８５が形成されている。ＳＤエクステンション拡散層８５の外側に位置する領域には、ソース・ドレイン領域８８が形成されている。
【００８３】
アクセストランジスタＴｒＡでは、半導体基板６１の上にゲート絶縁膜９３およびゲート電極９４が形成され、ゲート電極９４の側面上には、板状の断面形状を有するサイドウォール９６と、Ｌ字状の断面形状を有するサイドウォール９０とが形成されている。また、半導体基板６１のうちゲート電極９４の縁部からその外側に位置する領域には、ＳＤエクステンション拡散層９５が形成されている。ＳＤエクステンション拡散層９５の外側に位置する領域には、ソース・ドレイン領域９８が形成されている。
【００８４】
ゲート電極８４、９４、Ｌ字状サイドウォール８０、９０およびソース・ドレイン領域８８、９８の上にはストレスライナー膜８９が形成され、ストレスライナー膜８９の上には層間絶縁膜１００が形成されている。そして、層間絶縁膜１００を貫通してソース・ドレイン領域８８、９８に到達するコンタクト１０１が形成されている。
【００８５】
一般に、ＳＲＡＭが動作するためには、ロードトランジスタ、アクセストランジスタおよびドライブトランジスタのそれぞれのバランスが重要となる。本実施形態では、一種類の膜で各トランジスタを覆った場合にも、各トランジスタの駆動力の低下を抑制することができるため、ＳＲＡＭのスムーズな動作が実現できる。
【００８６】
（その他の実施形態）
上述の実施形態では、ゲート電極の両側にコンタクトを形成しているが、必ずしもゲートの両側にコンタクトは存在しなくてもよい。また、ストレスライナー膜にコンタクトが接していてもかまわない。
【００８７】
また、上述の実施形態では、ポリシリコンからなるゲート電極の上に高融点金属とシリコンの反応生成物からなるシリサイド層を形成した。しかしながら、ゲート電極全体をシリサイド化してもよいし、またはゲート電極を金属で形成してもよい。
【産業上の利用可能性】
【００８８】
以上説明したように、本発明は、ＭＩＳトランジスタの駆動力向上に有用である。
【図面の簡単な説明】
【００８９】
【図１】本発明の第１の実施形態における半導体装置の構造を示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】駆動力を向上させる応力の方向を模式的に示す図である。
【図５】本発明の第２の実施形態における半導体装置の構造を示す断面図である。
【図６】本発明の第３の実施形態における半導体装置の構造を示す断面図である。
【図７】本発明の第４の実施形態における半導体装置の構造を示す断面図である。
【図８】（ａ）〜（ｄ）は、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１０】本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１１】本発明の第５の実施形態における半導体装置の構造を示す断面図である。
【図１２】本発明の第６の実施形態において、１ビットのＳＲＡＭのセルを示す平面図である。
【図１３】（ａ）、（ｂ）は、それぞれ図１２に示すＡ−Ａ線およびＢ−Ｂ線に沿った断面を示す図である。
【図１４】（ａ）〜（ｄ）は、従来における半導体装置の製造工程を示す断面図である。
【符号の説明】
【００９０】
１０      活性領域 
１１      半導体基板 
１２      素子分離 
１３      ゲート絶縁膜 
１４      ゲート電極 
１５      ＳＤエクステンション拡散層 
１６      Ｌ字状サイドウォール 
１６ａ、１７ａ  絶縁膜 
１７      サイドウォール 
１８      ソース・ドレイン領域 
１９      ストレスライナー膜 
２０      層間絶縁膜 
２１      コンタクト 
２２      シリサイド層 
２３      サイドウォール 
２４      サイドウォール 
３０      活性領域 
３１      半導体基板 
３２      素子分離 
３３      ゲート絶縁膜 
３４      ゲート電極 
３５      ＳＤエクステンション拡散層 
３６      Ｌ字状サイドウォール 
３７      サイドウォール 
３７ａ    絶縁膜 
３８      ソース・ドレイン領域 
３９      ストレスライナー膜 
４０      活性領域 
４３      ゲート絶縁膜 
４４      ゲート電極 
４５      ＳＤエクステンション拡散層 
４６      Ｌ字状サイドウォール 
４８      ソース・ドレイン領域 
５０      層間絶縁膜 
５１      コンタクト 
５１ａ    コンタクト孔 
５２      シリサイド層 
５３      マスク 
５４ａ    コンタクト孔 
５５      サイドウォール 
６０      サイドウォール 
６１      半導体基板 
６２      素子分離領域 
６３      ゲート絶縁膜 
６４      ゲート電極 
６５      ＳＤエクステンション拡散層 
６６      サイドウォール 
６７      サイドウォール 
６８      ソース・ドレイン領域 
６９      ストレスライナー膜 
７０      サイドウォール 
７４      ゲート配線 
７６      サイドウォール 
７７      サイドウォール 
８０      サイドウォール 
８３      ゲート絶縁膜 
８４      ゲート電極 
８５      ＳＤエクステンション拡散層 
８６      サイドウォール 
８８      ソース・ドレイン領域 
８９      ストレスライナー膜 
９０      サイドウォール 
９３      ゲート絶縁膜 
９４      ゲート電極 
９５      ＳＤエクステンション拡散層 
９６      サイドウォール 
９８      ソース・ドレイン領域 
１００      層間絶縁膜 
１０１      コンタクト 
１０２      シェアードコンタクト 
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2007123518.tif 000017
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2007123518.tif 000018
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正の内容】
【図１３】
2007123518.tif 000019
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正の内容】
【図１４】
2007123518.tif 000020