(57)【要約】【課題】  回路の集積化・小型化が容易であり、低消費電流化を図ることができる過電流検出回路及びスイッチング回路を提供すること。【解決手段】  本発明にかかる過電流検出回路は、出力トランジスタＭＰ１のソースにソースが接続され所定比の抵抗を有するトランジスタＰ１０と、トランジスタＰ１０のドレイン側の電流経路に接続されたトランジスタＮ１１と、出力トランジスタＭＰ１のドレインと、トランジスタＰ１０のドレインとに接続され、トランジスタＮ１１の電流によって生じるトランジスタＰ１０の電圧と出力トランジスタＭＰ１の電圧との差に応じた検出信号ＶＤＥＴ１を生成する検出信号生成回路２１２ａと、を有するものである。【選択図】  図４
2007166444.tif 000002
【特許請求の範囲】
【請求項１】
負荷を駆動するスイッチング素子に流れる過電流を検出する過電流検出回路であって、
前記スイッチング素子の一方の端子に一方の端子が接続され、前記スイッチング素子のオン抵抗に対し所定比の抵抗を有する抵抗素子と、
前記抵抗素子の他方の端子側の電流経路に接続された第１の定電流源と、
前記スイッチング素子の前記負荷と接続された他方の端子と、前記抵抗素子の他方の端子とに接続され、前記第１の定電流源の電流と前記抵抗素子により生じる電圧と、前記スイッチング素子の出力電圧との差に応じた検出信号を生成する検出信号生成回路と、を有する、
過電流検出回路。
【請求項２】
前記検出信号生成回路は、前記スイッチング素子がオンのときに前記検出信号を生成する、
請求項１に記載の過電流検出回路。
【請求項３】
前記スイッチング素子は、出力用トランジスタであり、
前記抵抗素子は、前記出力用トランジスタと所定のサイズ比の基準電圧用トランジスタである、
請求項１又は２に記載の過電流検出回路。
【請求項４】
前記出力用トランジスタと前記基準電圧用トランジスタとのチャネル長は、ほぼ等しく、
前記出力用トランジスタのチャネル幅に対する前記出力用トランジスタの過電流時の電流の比と、前記基準電圧用トランジスタのチャネル幅に対する前記第１の定電流源の電流の比とは、ほぼ等しい、
請求項３に記載の過電流検出回路。
【請求項５】
前記基準電圧用トランジスタのゲートは、高電位側もしくは低電位側の電源が供給されている、
請求項３又は４に記載の過電流検出回路。
【請求項６】
前記基準電圧用トランジスタのゲートは、前記出力用トランジスタのゲートに接続されている、
請求項３又は４に記載の過電流検出回路。
【請求項７】
前記検出信号生成回路に接続される第２の定電流源をさらに有し、
前記検出信号生成回路は、
前記スイッチング素子の他方の端子にソース端子が接続され、ドレイン端子が前記第２の定電流源に接続された第１のトランジスタと、
前記抵抗素子の他方の端子にソース端子が接続され、ドレイン端子及びゲート端子が前記第１の定電流源と前記第１のトランジスタのゲートに接続された第２のトランジスタと、を有し、
前記第１のトランジスタと前記第２の定電流源との間のノードから前記検出信号を出力する、
請求項１乃至６のいずれか一つに記載の過電流検出回路。
【請求項８】
制御信号に応じて負荷を駆動するスイッチング素子と、
前記スイッチング素子の一方の端子に一方の端子が接続され、前記スイッチング素子のオン抵抗に対し所定比の抵抗を有する抵抗素子と、
前記抵抗素子の他方の端子側の電流経路に接続された第１の定電流源と、
前記スイッチング素子の前記負荷と接続された他方の端子と、前記抵抗素子の他方の端子とに接続され、前記第１の定電流源の電流と前記抵抗素子により生じる電圧と、前記スイッチング素子の出力電圧との差に応じた検出信号を生成する検出信号生成回路と、
前記スイッチング素子の制御信号と前記検出信号とに基づいて、前記スイッチング素子の過電流状態を判定する判定回路と、を有する、
スイッチング回路。
【請求項９】
前記判定回路は、前記制御信号が前記スイッチング素子をオンに制御する場合に、前記検出信号のレベルに応じて、前記スイッチング素子の過電流状態を判定する、
請求項８に記載のスイッチング回路。
【請求項１０】
第１の制御信号に応じて負荷を駆動するハイサイドスイッチング素子と、
前記ハイサイドスイッチング素子の一方の端子に一方の端子が接続され、前記ハイサイドスイッチング素子のオン抵抗に対し所定比の抵抗を有する第１の抵抗素子と、
前記第１の抵抗素子の他方の端子側の電流経路に接続された第１の定電流源と、
前記ハイサイドスイッチング素子の前記負荷と接続された他方の端子と、前記第１の抵抗素子の他方の端子とに接続され、前記第１の定電流源の電流と前記第１の抵抗素子により生じる電圧と、前記ハイサイドスイッチング素子の出力電圧との差に応じた第１の検出信号を生成する第１の検出信号生成回路と、
第２の制御信号に応じて前記負荷を駆動するローサイドスイッチング素子と、
前記ローサイドスイッチング素子の一方の端子に一方の端子が接続され、前記ローサイドスイッチング素子のオン抵抗に対し所定比の抵抗を有する第２の抵抗素子と、
前記第２の抵抗素子の他方の端子側の電流経路に接続された第３の定電流源と、
前記ローサイドスイッチング素子の前記負荷と接続された他方の端子と、前記第２の抵抗素子の他方の端子とに接続され、前記第３の定電流源の電流と前記第２の抵抗素子により生じる電圧と、前記ローサイドスイッチング素子の出力電圧との差に応じた第２の検出信号を生成する第２の検出信号生成回路と、
前記第１の制御信号と前記第１の検出信号に基づいて、前記ハイサイドスイッチング素子の過電流状態を判定するとともに、前記第２の制御信号と前記第２の検出信号に基づいて、前記ローサイドスイッチング素子の過電流状態を判定する判定回路と、を有する、
スイッチング回路。
【請求項１１】
前記判定回路は、
前記第１の制御信号が前記ハイサイドスイッチング素子をオンに制御する場合に、前記第１の検出信号のレベルに応じて、前記ハイサイドスイッチング素子の過電流状態を判定し、
前記第２の制御信号が前記ローサイドスイッチング素子をオンに制御する場合に、前記第２の検出信号のレベルに応じて、前記ローサイドスイッチング素子の過電流状態を判定する、
請求項１０に記載のスイッチング回路。
【請求項１２】
電源と負荷の間に接続されたスイッチング素子に流れる過電流を検出する過電流検出回路であって、
前記電源と一端が接続された抵抗素子と、
前記抵抗素子と直列に接続された定電流源と、
前記定電流源の電流によって前記抵抗素子の他端側に生じる電圧と、前記スイッチング素子のオン電圧とを比較し、前記比較した結果を検出信号として出力する比較回路と、を有する、
過電流検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電流検出回路及びスイッチング回路に関し、特に、スイッチング素子に流れる過電流を検出する過電流検出回路及びスイッチング回路。
【背景技術】
【０００２】
従来から、アナログの入力信号をデジタルのパルス信号に変換し、このパルス信号によってスイッチング素子をオン・オフすることで増幅を行うＤ級増幅器が知られている。Ｄ級増幅器は、ＩＣ化が容易なため、小型・軽量化が可能であり、携帯電話やポータブルプレーヤー、ノートパソコンなどの携帯機器に広く利用されている。
【０００３】
Ｄ級増幅器などでは、負荷となるスピーカの故障や接触不良などによって、スピーカが接続される出力端子がＧＮＤ電位もしくは電源電位に短絡するおそれがある。出力端子が短絡すると、スイッチング素子である出力トランジスタに許容電流を越す過電流が流れ、出力トランジスタが破壊する恐れがある。特に、無駄な電力損失を低減するように、出力トランジスタのオン抵抗はスピーカの抵抗よりも極端に小さく設定されているため、スピーカが短絡したときには異常に大きな電流が流れてしまう。したがって、Ｄ級増幅器などのスイッチング回路では、出力トランジスタの短絡による過電流を検出し、この検出に応じて出力トランジスタを保護する回路が設けられている。
【０００４】
例えば、特許文献１では、出力トランジスタのドレインとソースをオペアンプ（演算増幅器）に入力し、オペアンプの出力信号を判定することで過電流を検出している。
【０００５】
また、特許文献２には、特許文献１と同様に出力トランジスタのドレインとソースに接続された検出回路が記載されている。図８は、特許文献２と同様の従来の検出回路の構成を示している。この従来の検出回路では、出力トランジスタＭ８０１のソースは、ダイオードＤ８０１と抵抗Ｒ８０１を介してオペアンプＯＰ８０１の一方の入力端子に接続され、さらに、この一方の入力端子は、抵抗Ｒ８０２を介してオペアンプＯＰ８０１の出力端子に接続されている。出力トランジスタＭ８０１のドレインは、ダイオードＤ８０２と抵抗Ｒ８０３を介してオペアンプＯＰ８０１の他方の入力端子に接続され、さらに、この他方の入力端子には、抵抗Ｒ８０４が接続されている。そして、オペアンプＯＰ８０１の出力信号が判定回路８０１によって判定される。
【０００６】
図８の従来の検出回路では、オペアンプや抵抗、ダイオードなどの多くの部品が使用されている。一般に、ダイオードを使用すると回路の集積化が難しくなり、部品数が多くなると小型化が困難となる。また、抵抗に流れる電流やオペアンプの消費電流のため消費電流も高くなる。さらに、出力トランジスタの製造ばらつきや温度特性などを補正する手段を持たないため、検出の高精度化にも限界がある。
【０００７】
この他、過電流を検出する方法として、出力トランジスタと電源との間や、出力トランジスタと負荷との間に抵抗を設け、この抵抗の電圧を参照する方法がある。図９は、特許文献３と同様の従来の検出回路の構成を示している。この従来の検出回路では、出力トランジスタＭ９０１と出力端子ＯＵＴとの間に検出抵抗Ｒ９０１が接続されている。検出抵抗Ｒ９０１は、一端がオペアンプＯＰ９０１の一方の入力端子に接続され、他端が電圧源Ｅ９０１を介してオペアンプＯＰ９０１の他方の入力端子に接続されている。そして、オペアンプＯＰ９０１の出力信号が判定回路９０１によって判定される。
【０００８】
図９の従来の検出回路では、出力トランジスタから検出抵抗に常に電流が流れるため、正常動作時にも電力を消費してしまう。良好な電力効率を得るためには、出力トランジスタのオン抵抗と検出抵抗の合成抵抗の和は、出力端子ＯＵＴに接続されるスピーカの抵抗値よりも十分小さい必要があり、回路の小型化のためには、検出抵抗はこの合成抵抗よりも十分小さくなければならない。例えば、携帯機器のスピーカの抵抗値は、８Ωであり、検出抵抗の抵抗値は、０．０８Ω前後の値が最適値となる。しかし、検出抵抗の抵抗値が小さいと検出する電圧も小さくなるため検出精度に問題があり、また、このような小さい抵抗値の抵抗素子を高精度に集積するのは困難である。
【特許文献１】特開２００２−１５８５４２号公報
【特許文献２】特開２００５−１３６４５２号公報
【特許文献３】特開２００４−０６４６７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
このように、従来の検出回路では、ダイオードや抵抗など多くの素子によって構成されていたり、オペアンプを用いて構成されているため、回路の集積化・小型化が難しく、消費電流も高いという問題があった。
【課題を解決するための手段】
【００１０】
本発明にかかる過電流検出回路は、負荷を駆動するスイッチング素子に流れる過電流を検出する過電流検出回路であって、前記スイッチング素子の一方の端子に一方の端子が接続され、前記スイッチング素子のオン抵抗に対し所定比の抵抗を有する抵抗素子と、前記抵抗素子の他方の端子側の電流経路に接続された第１の定電流源と、前記スイッチング素子の前記負荷と接続された他方の端子と、前記抵抗素子の他方の端子とに接続され、前記第１の定電流源の電流と前記抵抗素子により生じる電圧と、前記スイッチング素子の出力電圧との差に応じた検出信号を生成する検出信号生成回路と、を有するものである。この過電流検出回路によれば、回路を構成する素子の数を少なくすることができ、オペアンプも使用しないため、回路の集積化・小型化が容易になるとともに、低消費電流化を図ることができる。
【００１１】
本発明にかかるスイッチング回路は、制御信号に応じて負荷を駆動するスイッチング素子と、前記スイッチング素子の一方の端子に一方の端子が接続され、前記スイッチング素子のオン抵抗に対し所定比の抵抗を有する抵抗素子と、前記抵抗素子の他方の端子側の電流経路に接続された第１の定電流源と、前記スイッチング素子の前記負荷と接続された他方の端子と、前記抵抗素子の他方の端子とに接続され、前記第１の定電流源の電流と前記抵抗素子により生じる電圧と、前記スイッチング素子の出力電圧との差に応じた検出信号を生成する検出信号生成回路と、前記スイッチング素子の制御信号と前記検出信号とに基づいて、前記スイッチング素子の過電流状態を判定する判定回路と、を有するものである。このスイッチング回路によれば、回路を構成する素子の数を少なくすることができ、オペアンプも使用しないため、回路の集積化・小型化が容易になるとともに、低消費電流化を図ることができる。
【００１２】
本発明にかかるスイッチング回路は、第１の制御信号に応じて負荷を駆動するハイサイドスイッチング素子と、前記ハイサイドスイッチング素子の一方の端子に一方の端子が接続され、前記ハイサイドスイッチング素子のオン抵抗に対し所定比の抵抗を有する第１の抵抗素子と、前記第１の抵抗素子の他方の端子側の電流経路に接続された第１の定電流源と、前記ハイサイドスイッチング素子の前記負荷と接続された他方の端子と、前記第１の抵抗素子の他方の端子とに接続され、前記第１の定電流源の電流と前記第１の抵抗素子により生じる電圧と、前記ハイサイドスイッチング素子の出力電圧との差に応じた第１の検出信号を生成する第１の検出信号生成回路と、第２の制御信号に応じて前記負荷を駆動するローサイドスイッチング素子と、前記ローサイドスイッチング素子の一方の端子に一方の端子が接続され、前記ローサイドスイッチング素子のオン抵抗に対し所定比の抵抗を有する第２の抵抗素子と、前記第２の抵抗素子の他方の端子側の電流経路に接続された第３の定電流源と、前記ローサイドスイッチング素子の前記負荷と接続された他方の端子と、前記第２の抵抗素子の他方の端子とに接続され、前記第３の定電流源の電流と前記第２の抵抗素子により生じる電圧と、前記ローサイドスイッチング素子の出力電圧との差に応じた第２の検出信号を生成する第２の検出信号生成回路と、前記第１の制御信号と前記第１の検出信号に基づいて、前記ハイサイドスイッチング素子の過電流状態を判定するとともに、前記第２の制御信号と前記第２の検出信号に基づいて、前記ローサイドスイッチング素子の過電流状態を判定する判定回路と、を有するものである。このスイッチング回路によれば、回路を構成する素子の数を少なくすることができ、オペアンプも使用しないため、回路の集積化・小型化が容易になるとともに、低消費電流化を図ることができる。
【００１３】
本発明にかかる過電流検出回路は、電源と負荷の間に接続されたスイッチング素子に流れる過電流を検出する過電流検出回路であって、前記電源と一端が接続された抵抗素子と、前記抵抗素子と直列に接続された定電流源と、前記定電流源の電流によって前記抵抗素子の他端側に生じる電圧と、前記スイッチング素子のオン電圧とを比較し、前記比較した結果を検出信号として出力する比較回路と、を有するものである。この過電流検出回路によれば、回路を構成する素子の数を少なくすることができ、オペアンプも使用しないため、回路の集積化・小型化が容易になるとともに、低消費電流化を図ることができる。
【発明の効果】
【００１４】
本発明によれば、回路の集積化・小型化が容易であり、低消費電流化を図ることができる過電流検出回路及びスイッチング回路を提供することができる。
【発明を実施するための最良の形態】
【００１５】
発明の実施の形態１．
まず、本発明の実施の形態１にかかる過電流検出回路及びＤ級増幅器について説明する。本実施形態にかかる過電流検出回路は、過電流を検出するための基準電圧を精度よく生成するとともに、より少ない数のトランジスタにより基準電圧と出力トランジスタの電圧を比較することを特徴としている。
【００１６】
図１は、本実施形態にかかるＤ級増幅器の構成を示しており、図２は、このＤ級増幅器で用いられる各信号の波形を示している。図１に示されるように、このＤ級増幅器は、コンデンサＣ１、入力バッファ１０１、ＰＷＭジェネレータ１０２、駆動回路（スイッチング回路）１００、電源Ｅ１、ローパスフィルタ１０３、スピーカ１０４を備えている。これらの回路は半導体装置に設けられており、例えば、入力バッファ１０１から出力端子ＯＵＴ１，ＯＵＴ２までを、１つの半導体チップ内に設けることができる。
【００１７】
入力バッファ１０１は、コンデンサＣ１を介して入力されるアナログの入力信号をアナログの差動信号に変換する。例えば、図２（１）のような入力電圧ＶＩＮが入力されると、入力バッファ１０１は、図２（２−１）のような差動電圧ＶＤ１と図２（２−２）のような差動電圧ＶＤ２を出力する。入力電圧ＶＩＮは、直流成分が除かれて０Ｖを中心に振幅している。差動電圧ＶＤ１と差動電圧ＶＤ２は、互いに位相が反転した信号であり、コモン電圧ＶＣＯＭを中心に振幅している。
【００１８】
ＰＷＭジェネレータ１０２は、入力バッファ１０１が生成したアナログの差動信号をそれぞれＰＷＭ（Pulse Width Modulation：パルス幅変調）により変調しデジタルのＰＷＭ論理信号に変換する。ＰＷＭ論理信号は、アナログ信号のレベルをパルス幅に変換したデジタル信号である。例えば、差動電圧ＶＤ１，ＶＤ２が入力されると、ＰＷＭジェネレータ１０２は、図２（３−１）のようなＰＷＭ論理信号ＶＰ１と図２（３−２）のようなＰＷＭ論理信号ＶＰ２を出力する。ＰＷＭ論理信号ＶＰ１，ＶＰ２は、差動電圧ＶＤ１，ＶＤ２に対応しており、互いに位相が反転した差動信号である。
【００１９】
駆動回路１００は、ＰＷＭジェネレータ１０２が生成したＰＷＭ論理信号に応じて電源電圧ＶＢＡＴを出力しＰＷＭ波を出力する。駆動回路１００は、Ｄ級増幅器の出力段となる出力回路である。駆動回路１００には、ハーフ・ブリッジ型と、ハーフ・ブリッジ型を２個組み合わせたフル・ブリッジ型が利用可能であるが、この例では、駆動回路１００はフル・ブリッジ型である。駆動回路１００は、スイッチング回路１１０，１２０を備えている。尚、駆動回路１００がハーフ・ブリッジ型の場合には、いずれか一つのスイッチング回路で動作可能である。
【００２０】
スイッチング回路１１０は、ＰＷＭ論理信号ＶＰ１に応じて、負荷であるスピーカ１０４に流れる電流をオン・オフ制御する。スイッチング回路１１０は、ゲートドライバ１１１と出力トランジスタ（スイッチング素子）ＭＰ１，ＭＮ１を備えている他、後述する過電流検出回路（不図示）を備えている。スイッチング回路１１０は、プッシュプル増幅回路であり、ゲートドライバ１１１によって、出力トランジスタＭＰ１と出力トランジスタＭＮ１が相補的に動作するように制御されている。
【００２１】
ゲートドライバ１１１は、ＰＷＭ論理信号ＶＰ１に応じて、出力トランジスタＭＰ１，ＭＮ１のゲート電圧（制御信号）を生成する。出力トランジスタＭＰ１は、出力端子よりも電源側に配置されたハイサイドスイッチであり、Ｐチャネル型のパワーＭＯＳトランジスタである。出力トランジスタＭＮ１は、出力端子よりもＧＮＤ電位側に配置されたローサイドスイッチであり、Ｎチャネル型のパワーＭＯＳトランジスタである。出力トランジスタＭＰ１と出力トランジスタＭＮ１は、縦に直列に接続されている。出力トランジスタＭＰ１は、ソース（一方の端子）に電源Ｅ１から電源電圧ＶＢＡＴが供給され、ゲートがゲートドライバ１１１に接続され、ドレイン（他方の端子）が出力トランジスタＭＮ１のドレインに接続されている。出力トランジスタＭＰ１と出力トランジスタＭＮ１との中間ノードが、出力信号を出力する出力端子ＯＵＴ１に接続されている。さらに、出力トランジスタＭＮ１は、ゲートがゲートドライバ１１１に接続され、ソースが接地されている。尚、出力トランジスタＭＰ１，ＭＮ１が相補的に動作できれば、出力トランジスタＭＰ１，ＭＮ１の両方を同じ導電型のＭＯＳトランジスタとしてもよい。
【００２２】
スイッチング回路１２０は、ＰＷＭ論理信号ＶＰ２に応じて、負荷に流れる電流をオン・オフ制御する。スイッチング回路１２０は、ゲートドライバ１２１と出力トランジスタ（スイッチング素子）ＭＮ２，ＭＰ２を備えている他、後述する過電流検出回路（不図示）を備えている。スイッチング回路１２０の各構成要素は、スイッチング回路１１０と同様である。Ｐチャネル型の出力トランジスタＭＰ２は、ソースに電源Ｅ１から電源電圧ＶＢＡＴが供給され、ゲートがゲートドライバ１２１に接続され、ドレインが出力トランジスタＭＮ１のドレインに接続されている。出力トランジスタＭＰ２と出力トランジスタＭＮ２との中間ノードが、出力信号が出力される出力端子ＯＵＴ２に接続されている。さらに、Ｎチャネル型の出力トランジスタＭＮ２は、ゲートがゲートドライバ１２１に接続され、ソースが接地されている。
【００２３】
スイッチング回路１１０の出力信号とスイッチング回路１２０の出力信号は、互いに位相が反転した信号となる。例えば、入力信号が０入力（無入力）の場合、スイッチング回路１１０から図２（４−１）のような出力信号ＶＯ１が出力され、スイッチング回路１２０から図２（４−２）のような出力信号ＶＯ２が出力される。この場合、出力信号Ｖ０１と出力信号ＶＯ２のデューティ比が５０％となり、これらの平均的な出力電力が最小となる。
【００２４】
また、入力信号が最大入力の場合、スイッチング回路１１０から図２（５−１）のような出力信号ＶＯ１が出力され、スイッチング回路１２０から図２（５−２）のような出力信号ＶＯ２が出力される。この場合、出力信号Ｖ０１のデューティ比が高くなり、出力信号ＶＯ２のデューティ比が低くなって、これらの平均的な出力電力が最大となる。
【００２５】
ローパスフィルタ１０３は、駆動回路１００から出力されたＰＷＭ波の高周波成分を除去して負荷であるスピーカ１０４に供給する。ローパスフィルタ１０３は、駆動回路１００の出力信号に対応して、ＬＣフィルタ１３１，１３２を備えている。
【００２６】
ＬＣフィルタ１３１は、スイッチング回路１１０の出力信号の高周波成分を除去する。ＬＣフィルタ１３１は、コイルＬ１とコンデンサＣ２を有している。コイルＬ１は、出力端子ＯＵＴ１とスピーカ１０４の一端との間に接続されている。コンデンサＣ２は、コイルＬ１とスピーカ１０４の中間ノードと、ＧＮＤ電位との間に接続されている。
【００２７】
ＬＣフィルタ１３２は、スイッチング回路１２０の出力信号の高周波成分を除去する。ＬＣフィルタ１３２は、コイルＬ２とコンデンサＣ３を有している。コイルＬ２は、出力端子ＯＵＴ２とスピーカ１０４の他端との間に接続されている。コンデンサＣ３は、コイルＬ２とスピーカ１０４の中間ノードと、ＧＮＤ電位との間に接続されている。
【００２８】
次に、図３を用いて、本実施形態にかかるスイッチング回路の構成について説明する。尚、ここでは、図１で示したスイッチング回路１１０について説明するが、スイッチング回路１２０も同様の構成である。
【００２９】
スイッチング回路１１０は、上記のように、ゲートドライバ１１１と出力トランジスタＭＰ１，ＭＮ１に加えて、過電流検出回路２００を備えている。過電流検出回路２００は、出力トランジスタＭＰ１，ＭＮ１に流れる過電流を検出する。つまり、過電流検出回路は、出力トランジスタＭＰ１，ＭＮ１の過電流状態を検出する。過電流検出回路２００は、出力トランジスタＭＰ１，ＭＮ１の過電流を検出すると、ゲートドライバ１１１へ過電流の検出を通知する。ゲートドライバ１１１は、過電流の検出にしたがって、出力トランジスタＭＰ１，ＭＮ１のゲート電圧の生成を中断してオフ状態とし、入力信号に応じたオン・オフ動作を停止させる。これにより、過電流発生時に、出力トランジスタＭＰ１，ＭＮ１の破壊を防止することができる。
【００３０】
過電流検出回路２００は、ハイサイド電圧検出回路２０１、ローサイド電圧検出回路２０２、過電流判定回路２０３を備えている。
【００３１】
ハイサイド電圧検出回路２０１は、ハイサイドの出力トランジスタＭＰ１のドレイン−ソース電圧Ｖｄｓを検出する。ハイサイド電圧検出回路２０１は、過電流時に出力トランジスタＭＰ１に生じうる電圧と同じ基準電圧と、出力トランジスタＭＰ１で検出された電圧Ｖｄｓとを比較し、比較した結果を検出信号ＶＤＥＴ１として過電流判定回路２０３へ出力する。出力トランジスタＭＰ１の電圧Ｖｄｓが基準電圧よりも高い場合、その電圧Ｖｄｓが出力され、電圧Ｖｄｓが基準電圧よりも低い場合、電圧が出力されない。
【００３２】
ローサイド電圧検出回路２０２は、ローサイドの出力トランジスタＭＮ１のドレイン−ソース電圧Ｖｄｓを検出する。ローサイド電圧検出回路２０２は、ハイサイド電圧検出回路２０１と同様に、過電流時に出力トランジスタＭＰ２に生じうる電圧と同じ基準電圧と、出力トランジスタＭＰ２で検出された電圧Ｖｄｓとを比較し、比較した結果を検出信号ＶＤＥＴ２として過電流判定回路２０３へ出力する。
【００３３】
過電流判定回路２０３は、出力トランジスタＭＰ１のゲート電圧ＶＧ１とハイサイド電圧検出回路２０１の検出信号ＶＤＥＴ１とに基づいて、出力トランジスタＭＮ１の過電流状態を判定し、また、出力トランジスタＭＰ２のゲート電圧ＶＧ２とローサイド電圧検出回路２０２の検出信号ＶＤＥＴ２とに基づいて、出力トランジスタＭＮ１の過電流を判定する。
【００３４】
例えば、過電流判定回路２０３は、ロジック回路などで構成することができる。ゲート電圧ＶＧ１がローレベルで、検出信号ＶＤＥＴ１がローレベルのとき、出力トランジスタＭＰ１が過電流状態であると判定する。ゲート電圧ＶＧ２がハイレベルで、検出信号ＶＤＥＴ２がローレベルのとき、出力トランジスタＭＮ１が過電流状態であると判定する。そして、過電流判定回路２０３は、過電流状態かどうか判定した結果をゲートドライバ１１１へ出力する。
【００３５】
次に、図４及び図５を用いて、ハイサイド電圧検出回路２０１，ローサイド電圧検出回路２０２の構成について説明する。尚、ハイサイド電圧検出回路２０１の構成は、ハイサイド・ローサイドにかかわらず、Ｐチャネル型の出力トランジスタに対応した構成であり、ローサイド電圧検出回路２０２の構成は、ハイサイド・ローサイドにかかわらずＮチャネル型の出力トランジスタに対応した構成である。
【００３６】
図４に示されるように、ハイサイド電圧検出回路２０１は、電源電圧ＶＢＡを供給する電源Ｅ１（高電位側の電源）とＧＮＤ電位（低電位側の電源）との間に設けられており、基準電圧生成部２１１と差動増幅部２１２を有している。
【００３７】
基準電圧生成部２１１は、出力トランジスタＭＰ１に過電流が流れた時に生じる電圧Ｖｄｓとほぼ等しい基準電圧を生成する。基準電圧生成部２１１は、出力トランジスタＭＰ１のオン抵抗に対し所定比の抵抗を有する抵抗素子であり、これに電流Ｉ１１が流れることで、基準電圧が発生する。ここでは、基準電圧生成部２１１は、出力トランジスタＭＰ１と同じ導電型、すなわちＰチャネル型のＭＯＳトランジスタから構成されている。トランジスタＰ１０は、出力トランジスタＭＰ１のレプリカ回路であり、出力トランジスタＭＰ１と所定のサイズ比のトランジスタである。トランジスタＰ１０は、ソース（一方の端子）が出力トランジスタＭＰ１のソースに共通接続されて電源電圧ＶＢＡＴが供給され、ゲートが接地され、ドレイン（他方の端子）が差動増幅部２１２に接続されている。トランジスタＰ１０は、ゲートが接地されているため、常にオン状態である。
【００３８】
例えば、電源電圧ＶＢＡＴが３．６Ｖのとき、基準電圧０．２Ｖとすると、トランジスタＰ１０のドレイン電位圧は３．４Ｖとなる。一般に、出力トランジスタＭＰ１のオン抵抗が小さいため、基準電圧も低い値となる。したがって、差動増幅部２１２には、電源電圧に近い電圧が入力されることとなるため、差動増幅部２１２は、電源電圧に近い２つの電圧を比較して動作できる構成である必要がある。このため、差動増幅部２１２は、次のように、ソース入力・ドレイン出力で、ゲート共通型の差動増幅回路としている。
【００３９】
差動増幅部２１２は、基準電圧生成部２１１の基準電圧と出力トランジスタＭＰ１の電圧Ｖｄｓとを入力として、差動増幅を行い検出信号ＶＤＥＴ１を出力する。差動増幅部２１２は、検出信号生成回路２１２ａと能動負荷回路２１２ｂを有し、これらはトランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２から構成されている。
【００４０】
トランジスタＰ１１，Ｐ１２は、トランジスタＰ１０の電圧と出力トランジスタＭＰ１の電圧とを比較し、これらの電圧の差に応じて検出信号ＶＤＥＴ１を生成する検出信号生成回路２１２ａを構成する。検出信号生成回路２１２ａは、出力トランジスタＭＰ１がオンの期間に、出力トランジスタＭＰ１の電圧を検出し、検出信号ＶＤＥＴ１を生成する。尚、換言すれば、トランジスタＰ１１，Ｐ１２，Ｎ１２は、トランジスタＮ１１の電流Ｉ１１によってトランジスタＰ１０に生じる電圧と、出力トランジスタＭＰ１の出力電圧とを比較し、その比較した結果を検出信号ＶＤＥＴ１として出力する比較回路でもある。
【００４１】
トランジスタＰ１１，Ｐ１２は、Ｐチャネル型のＭＯＳトランジスタであり、カレントミラー接続されている。つまり、トランジスタＰ１１とトランジスタＰ１２は、各ゲートが共通接続されているとともに、トランジスタＰ１１のドレインにも接続されている。トランジスタＰ１１のソースは、トランジスタＰ１０のドレインに接続され、その中間ノードが差動増幅部２１２の一方の入力端となる。トランジスタＰ１１のドレインは、さらに能動負荷回路２１２ｂに接続されている。トランジスタＰ１２のソースは、出力トランジスタＭＰ１のドレインに接続され、その中間ノードが差動増幅部２１２の他方の入力端となる。トランジスタＰ１２のドレインは、さらに能動負荷回路２１２ｂに接続され、その中間ノードが検出信号ＶＤＥＴ１の出力端となる。
【００４２】
例えば、トランジスタＰ１１のソース電位を３．４Ｖとすると、トランジスタＰ１２のソース電位が３．４Ｖよりも小さい場合、トランジスタＰ１２のドレインからローレベルが出力され、トランジスタＰ１２のソース電位が３．４Ｖ以上の場合、トランジスタＰ１２のドレインからハイレベルが出力される。
【００４３】
トランジスタＮ１１（第１の定電流源）とトランジスタＮ１２（第２の定電流源）は、能動負荷回路２１２ｂを構成し、基準電圧生成部２１１及び検出信号生成回路２１２ａに一定の電流を流す電流源である。トランジスタＮ１１は、トランジスタＰ１０のドレイン側の電流経路に接続され、トランジスタＰ１０，Ｐ１１に対し、一定のバイアス電圧ＶＢＩＳ１に応じた一定の電流Ｉ１１を流す。トランジスタＮ１１は、トランジスタＰ１０に基準電圧を生成させるための電流を生成する。トランジスタＮ１２は、トランジスタＰ１２に対し、一定のバイアス電圧ＶＢＩＳ１に応じた一定の電流Ｉ１２を流す。トランジスタＮ１２は、トランジスタＰ１２がオンのときに、トランジスタＰ１２とトランジスタＮ１２の中間ノードの電位をハイレベルとし、トランジスタＰ１２がオフのときに、トランジスタＰ１２とトランジスタＮ１２の中間ノードの電位をローレベルにする。
【００４４】
トランジスタＮ１１，Ｎ１２は、Ｎチャネル型のＭＯＳトランジスタである。トランジスタＮ１１は、トランジスタＰ１０，Ｐ１１と直列に接続されており、ドレインがトランジスタＰ１１のドレインに接続され、ゲートにバイアス電圧ＶＢＩＳ１が供給され、ソースが接地されている。トランジスタＮ１２は、トランジスタＰ１２と直列に接続されており、ドレインがトランジスタＰ１２のドレインに接続され、ゲートにバイアス電圧ＶＢＩＳ１が供給され、ソースが接地されている。
【００４５】
本実施形態では、トランジスタＰ１０と出力トランジスタＭＰ１のサイズと、電流Ｉ１１と出力トランジスタＭＰ１の検出すべき過電流（ＩＭＡＸ）を次の２つの条件を満たすようにする。第１の条件は、トランジスタＰ１０のチャネル長（Ｌ１０）と、出力トランジスタＭＰ１のチャネル長（Ｌ２０）とを同じ長さとする（Ｌ１０＝Ｌ２０）。第２の条件は、トランジスタＰ１０のチャネル幅（Ｗ１０）に対する電流Ｉ１１の比と、出力トランジスタＭＰ１のチャネル幅（Ｗ２０）に対する出力トランジスタＭＰ１の検出すべき過電流（ＩＭＡＸ）の比とを同じ比とする（Ｗ１０／Ｉ１１＝Ｗ２０／ＩＭＡＸ）。例えば、Ｗ１０＝１０μｍｍ、Ｉ１１＝１００μＡ、Ｗ２０＝５０ｍｍ、ＩＭＡＸ＝５００ｍＡとする。この条件を満たすことで、過電流時に生じる電圧と同じ電圧をトランジスタＰ１０で生成するとともに、トランジスタＰ１０のサイズを小さくし、消費電力を低減することができる。
【００４６】
また、トランジスタＰ１０と出力トランジスタＭＰ１とを、半導体チップ上で隣接して配置し、同じプロセスで製造すれば、製造ばらつきを抑止することができ、熱特性などのばらつきも抑えることができる。したがって、出力トランジスタに合わせて、より正確な基準電圧を生成することができ、過電流検出の精度を向上することができる。
【００４７】
図５に示されるように、ローサイド電圧検出回路２０２は、ハイサイド電圧検出回路２０１の各トランジスタについて導電型を変更したものであるため、簡単に説明する。
【００４８】
ローサイド電圧検出回路２０２は、基準電圧生成部２２１と差動増幅部２２２を有している。基準電圧生成部２２１は、ソース端子を接地されたＮチャネル型のトランジスタＮ２０から構成されている。トランジスタＮ２０は、ゲートに電源電圧ＶＢＡＴが供給されて常にオン状態であり、電流Ｉ２１が流れることで、出力トランジスタＭＮ１に過電流が流れた時に生じる電圧Ｖｄｓとほぼ等しい基準電圧を生成する。
【００４９】
差動増幅部２２２は、Ｎチャネル型のトランジスタＮ２１，Ｎ２２から構成される検出信号生成回路２２２ａと、Ｐチャネル型のトランジスタＰ２１，Ｐ２２から構成される能動負荷回路２２２ｂを有している。トランジスタＮ２１，Ｎ２２は、トランジスタＮ２０の電圧と出力トランジスタＭＮ１の電圧とを比較し、トランジスタＮ２２のドレインから検出信号ＶＤＥＴ２を出力する。トランジスタＰ２１は、トランジスタＮ２０，Ｎ２１に対し、バイアス電圧ＶＢＩＳ２に応じた電流Ｉ２１を流し、トランジスタＰ２２は、トランジスタＮ２２に対し、バイアス電圧ＶＢＩＳ２に応じた電流Ｉ２２を流す。
【００５０】
また、ローサイド電圧検出回路２０２においても、ハイサイド電圧検出回路２０１と同様の条件で、トランジスタＮ２０と出力トランジスタＭＮ１のサイズと、電流Ｉ２１と電流Ｉ２２を設定する。
【００５１】
次に、図６を用いて、ハイサイド電圧検出回路２０１の動作について説明する。尚、ローサイド電圧検出回路２０２の動作は、ハイサイド電圧検出回路２０１の動作と同様であり、説明を省略する。
【００５２】
図６は入力信号が０入力の場合における各信号であり、図６（１）は通常時の各信号、図６（２）は過電流発生時の各信号の波形を示している。
【００５３】
図６（１）に示すように、通常時、ゲートドライバ１１１によってパルス状のゲート電圧ＶＧ１が出力トランジスタＭＰ１のゲートに供給される。そうすると、ゲート電圧ＶＧ１に応じて出力トランジスタＭＰ１がオン・オフし出力電圧ＶＯ１がパルス状に出力される。ここでは、出力トランジスタＭＰ１は、Ｐチャネル型のため、ゲート電圧ＶＧ１がハイレベルのとき、出力トランジスタＭＰ１がオフして出力電圧ＶＯ１がローレベルとなり、ゲート電圧ＶＧ１がローレベルのとき、出力トランジスタＭＰ１がオンして出力電圧ＶＯ１がハイレベルとなる。
【００５４】
このとき、検出信号ＶＤＥＴ１は、出力電圧ＶＯ１のレベルに応じて出力される。すなわち、出力トランジスタＭＰ１がオンして出力電圧ＶＯ１がハイレベルのとき、検出信号ＶＤＥＴ１もハイレベルとなる。
【００５５】
出力電圧ＶＯ１がハイレベルになると、トランジスタＰ１０のトレイン電位と出力トランジスタＭＰ１のドレイン電位が等しくなる。そうすると、トランジスタＰ１２のゲート−ソース電圧Ｖｇｓが増加してトランジスタＰ１２がオンとなり、電流Ｉ１２が増加するため、検出信号ＶＤＥＴ１はハイレベルとなる。このとき、出力電圧ＶＯ１に応じてトランジスタＰ１２が動作するまでの時間だけ遅延して検出信号ＶＤＥＴ１が立ち上がる。
【００５６】
出力電圧ＶＯ１がローレベルになると、トランジスタＰ１０のドレイン電位よりも出力トランジスタＭＰ１のドレイン電位が低くなる。そうすると、トランジスタＰ１２のゲート−ソース電圧Ｖｇｓが低下してトランジスタＰ１２がオフとなり、電流Ｉ１２が減少するため、検出信号ＶＤＥＴ１はローレベルとなる。このとき、出力電圧ＶＯ１に応じてトランジスタＰ１２が動作するまでの時間だけ遅延して検出信号ＶＤＥＴ１が立ち下がる。
【００５７】
一方、図６（２）に示すように、ゲートドライバ１１１によってパルス状のゲート電圧ＶＧ１が出力トランジスタＭＰ１のゲートに供給されているとき、負荷が短絡したとする。そうすると、出力トランジスタＭＰ１がオンしたとき、出力端子ＯＵＴ１に通常の電圧が生じないため、出力電圧ＶＯ１が通常のハイレベルまで上昇せず、低いレベルとなり、出力トランジスタＭＰ１に過電流が流れ出す。このときの出力電圧ＶＯ１は、負荷の短絡状態や故障状態によって変動し、図の出力電圧ＶＯ１の点線のレベルや、０Ｖまで低下する場合もある。
【００５８】
出力トランジスタＭＰ１がオンしても出力電圧ＶＯ１が通常のハイレベルよりも低いと、出力電圧ＶＯ１がローレベルの場合と同様の動作となる。すなわち、トランジスタＰ１０のドレイン電位よりも出力トランジスタＭＰ１のドレイン電位が低いままである。したがって、トランジスタＰ１２のゲート−ソース電圧Ｖｇｓが低く、トランジスタＰ１２がオフで電流Ｉ１２が流れないため、図の検出信号ＶＤＥＴ１の点線は出力されずに、検出信号ＶＤＥＴ１はローレベルのままとなる。
【００５９】
検出信号ＶＤＥＴ１を受け取る過電流判定回路２０３では、出力トランジスタＭＰ１がオンとなるべき期間に、検出信号ＶＤＥＴ１がハイレベルであれば、通常状態であると判定し、この期間に、検出信号ＶＤＥＴ１がローレベルであれば、過電流状態であると判定する。過電流判定回路２０３では、ゲート電圧ＶＧ１のローレベルと検出信号ＶＤＥＴ１のローレベルを検出して、すぐに過電流状態であると判定してもよいし、検出信号ＶＤＥＴ１の遅延時間を考慮したり、所定の回数検出した場合に、過電流状態であると判定してもよい。
【００６０】
以上のように本実施形態では、過電流検出回路において出力トランジスタの電圧検出を行う回路を５つのトランジスタで構成するため、簡易な回路構成とすることができる。従来例のように、オペアンプや抵抗、ダイオード等の素子を用いないため、回路の集積化・小型化が容易であり、低消費電流化を図ることが可能である。この検出回路を、プッシュプル回路のハイサイド側、ローサイド側の各出力トランジスタや、フル・ブリッジ型の各出力トランジスタに適用することにより、さらに集積化・小型化することができる。
【００６１】
また、電圧検出のための基準電圧を出力トランジスタと隣接させて同じプロセスで製造することにより、製造ばらつき、温度特性のばらつきを抑えることができ、検出精度を向上することができる。
【００６２】
発明の実施の形態２．
次に、本発明の実施の形態２にかかる過電流検出回路について説明する。本実施形態にかかる過電流検出回路は、基準電圧を生成するトランジスタを出力トランジスタと同期して動作させることを特徴としている。
【００６３】
Ｄ級増幅器の全体の構成については、実施の形態１と同様であり、ここでは、ハイサイド電圧検出回路２０１の構成について説明する。図７は、本実施形態にかかるハイサイド電圧検出回路２０１の構成を示している。図７において、図４と同一の符号を付されたものは同様の要素である。
【００６４】
図４と比べて、基準電圧生成部２１１のトランジスタＰ１０のゲートの接続先が異なっている。ここでは、トランジスタＰ１０のゲートが、出力トランジスタＭＰ１のゲートと共通に接続されている。このため、トランジスタＰ１０は、出力トランジスタＭＰ１と同じタイミングでオン・オフを繰り返す。したがって、出力トランジスタＭＰ１がオンのときのみ、トランジスタＰ１０がオンして基準電圧を生成し、この基準電圧に基づいて出力トランジスタＭＰ１の電圧を検出することになる。
【００６５】
よって、本実施形態では、出力トランジスタＭＰ１の電圧の検出が必要ない期間、つまり、出力トランジスタＭＰ１のオフの期間は、トランジスタＰ１０をオフにするため、この期間の電圧検出回路の消費電力を低減することができる。例えば、出力トランジスタＭＰ１のゲート電圧ＶＧ１のデューティ比が５０％の場合、電圧検出回路の消費電力を半分程度に抑えることができる。
【００６６】
その他の発明の実施の形態．
尚、上記の例では、Ｄ級増幅器における出力段に本発明を適用した例を説明したが、これに限らず、その他のスイッチング回路における過電流検出回路に適用することも可能である。
【００６７】
このほか、本発明の要旨を逸脱しない範囲で種々の変形、実施が可能である。
【図面の簡単な説明】
【００６８】
【図１】本発明にかかるＤ級増幅器の構成を示すブロック図である。
【図２】本発明にかかるＤ級増幅器の各信号を示す波形図である。
【図３】本発明にかかるスイッチング回路の構成を示すブロック図である。
【図４】本発明にかかるハイサイド電圧検出回路の構成を示す回路図である。
【図５】本発明にかかるローサイド電圧検出回路の構成を示す回路図である。
【図６】本発明にかかるスイッチング回路の動作を示すタイミングチャート図である。
【図７】本発明にかかるハイサイド電圧検出回路の構成を示す回路図である。
【図８】従来の電圧検出回路の構成を示す回路図である。
【図９】従来の電圧検出回路の構成を示す回路図である。
【符号の説明】
【００６９】
１００  駆動回路
１０１  入力バッファ
１０２  ＰＷＭジェネレータ
１０３  ローパスフィルタ
１１０，１２０  スイッチング回路
１１１，１２１  ゲートドライバ
１３１，１３２  ＬＣフィルタ
２００  過電流検出回路
２０１  ハイサイド電圧検出回路
２０２  ローサイド電圧検出回路
２１１，２２１  基準電圧生成部
２１２，２２２  差動増幅部
２１２ａ，２２２ａ  検出信号生成回路
２１２ｂ，２２２ｂ  能動負荷回路
ＭＰ１，ＭＮ１，ＭＰ２，ＭＮ２  出力トランジスタ
Ｐ１０〜Ｐ１２，Ｎ１１，Ｎ１２  トランジスタ
Ｐ２１，Ｐ２２，Ｎ２０〜Ｎ２２  トランジスタ
【図１】
2007166444.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2007166444.tif 000008
【図７】
2007166444.tif 000009
【図８】
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【図９】
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