(57)【要約】【課題】ソース・ドレイン間抵抗が２０ｋΩ以上の場合でも、フローティングゲートの電荷蓄積時／非蓄積時の閾値電圧差が十分に大きいデータ書き込みを行うことができる、データ書き込み方法を提供する。【解決手段】まず、ビット線を介して、半導体メモリ素子１００にソース拡散領域１０３およびドレイン拡散領域１０４に、ソース・ドレイン間電圧を印加する。さらに、コントロールゲート１０８に、パルス電圧を印加する。このパルス電圧は、零ボルトから最終的な書き込み電圧（例えば５〜８ボルト）に達するまでの所要時間LEE を７〜１０マイクロ秒とし、且つ、最終的な書き込み電圧に維持される時間Width を３０−LEE マイクロ秒とする。これにより、書き込み速度を低下させることなく、メモリ素子の閾値電圧差を十分に高くすることができる。【選択図】図１
2007115359.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲート構造を有し且つソース・ドレイン間抵抗が２０キロオーム以上の半導体メモリ素子に、ホットエレクトロン注入方式によるデータ書き込みを行う半導体メモリのデータ書込方法であって、
前記半導体メモリ素子にソース・ドレイン間電圧を印加する第１ステップと、
前記半導体メモリ素子のコントロールゲートに、零ボルトから最終書き込み電圧まで７マイクロ秒以上かけて上昇するパルス電圧を印加する第２ステップと、
を含むことを特徴とする半導体メモリのデータ書込方法。
【請求項２】
前記ソースおよび前記ドレインが、ビット線を兼用する拡散領域であることを特徴とする請求項１に記載の半導体メモリのデータ書込方法。
【請求項３】
前記パルス電圧が零ボルトから最終書き込み電圧に達するまでの第１印加時間と、該最終書き込み電圧を印加する第２印加時間との和が３０マイクロ秒となるように、該第２印加時間を設定したことを特徴とする請求項１または２に記載の半導体メモリのデータ書込方法。
【請求項４】
フローティングゲート構造を有し且つソース・ドレイン間抵抗が２０キロオーム以上の半導体メモリ素子に、ホットエレクトロン注入方式によるデータ書き込みを行う半導体メモリのデータ書込方法であって、
前記半導体メモリ素子にソース・ドレイン間電圧を印加する第１ステップと、
前記半導体メモリ素子のコントロールゲートに、書き込み電圧が順次高くなるような複数の電圧パルスを連続的に印加する第２ステップと、
を含むことを特徴とする半導体メモリのデータ書込方法。
【請求項５】
前記ソースおよび前記ドレインが、ビット線を兼用する拡散領域であることを特徴とする請求項４に記載の半導体メモリのデータ書込方法。
【請求項６】
前記複数の電圧パルスにおける、前記書き込み電圧の印加時間が、それぞれ同一であることを特徴とする請求項４または５に記載の半導体メモリのデータ書込方法。
【請求項７】
前記第２ステップにおいて、前記コントロールゲートに前記書き込み電圧を印加する時間の合計が３０マイクロ秒以下であることを特徴とする請求項４〜６のいずれかに記載の半導体メモリのデータ書込方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フローティングゲート構造を有する半導体メモリ素子に、ホットエレクトロン注入によるデータ書き込みを行う、半導体メモリのデータ書込方法に関する。この発明は、例えば、拡散層ビットライン方式の半導体メモリに対するデータ書き込みに適用することができる。
【背景技術】
【０００２】
従来より、不揮発性の半導体メモリとして、フローティングゲート構造を有する半導体メモリが知られている。このような半導体メモリとしては、例えばフラッシュメモリやＥＰＲＯＭ(Erasable Programmable Read Only Memory)等がある。
【０００３】
フローティングゲート構造を有する半導体メモリは、例えば下記特許文献１の図１に開示されている。同図に示されている半導体メモリ１は、チャネル形成領域６を挟んで形成されたソース拡散領域２およびドレイン拡散領域３と、チャネル形成領域６上に積層されたトンネル酸化膜１０、フローティングゲート９、中間絶縁膜１２および制御ゲート１１とを備えている。また、同図には示されていないが、ソース拡散領域２はグランド線に、ドレイン拡散領域３はビット線に、制御ゲート１１はワード線に、それぞれ接続される。従来、ビット線やグランド線としては金属配線を使用するのが一般的であったが、近年では、ソース／ドレイン拡散領域で配線構造を形成する方式が登場しており、拡散層ビットライン方式と称されている（下記特許文献２の図２参照）。拡散層ビットライン方式は、半導体メモリの集積度を向上させるという利点がある反面、配線抵抗が大きくなるためにソース・ドレイン間抵抗が大きくなってしまう（例えば２０ｋΩ以上）という欠点を有している。
【０００４】
周知のように、フローティングゲート構造を有する半導体メモリ素子では、フローティングゲートに電子を注入することによって、データの書き込みが行われる。そして、フローティングゲートに電子が蓄積されている状態と蓄積されていない状態とでメモリ素子の閾値電圧が異なることを利用して、書き込みデータの読み出しが行われる。フローティングゲートに電子を注入する方式としては、ＦＮトンネル方式(Fowler-Nordheim Tunneling) やホットエレクトロン注入方式等が知られている。ＦＮトンネル方式とは、フローティングゲートと半導体基板との間に高電圧を印加したときのトンネル効果によって、該フローティングゲートに電子を注入する書込み方式である。一方、ホットエレクトロン方式とは、チャネル電界で加速された電子をフローティングゲートに注入する方式である。ホットエレクトロン方式は、ＦＮトンネル方式と比較して、書き込み時間が短いという利点を有している。特許文献１の半導体メモリは、書き込み時間を３ミリ秒としていることから（特許文献１の段落００４５参照）、ＦＮトンネル方式を採用しているものと考えられる。
【特許文献１】特開平１１−１９１２９６号公報
【特許文献２】特開２００３−２２９４９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ホットエレクトロン方式の半導体メモリにおいて、メモリ素子への書き込みを行う（すなわち、フローティングゲートに対する電子注入を行う）際には、ソース・ドレインに電圧を印加した状態で、コントロールゲートへ電圧パルスを印加する。例えば、図６（Ａ）に示したように、ソース６０１の電圧を零ボルト、ドレイン６０２の電圧を３〜４．５ボルトとした状態でコントロールゲート６０３に８ボルト程度の電圧を印加すると、チャネル領域６０４のホットエレクトロンがゲート絶縁膜６０５を介してフローティングゲート６０６に注入される。従来の半導体メモリでは、コントロールゲート６０３に印加する電圧（以下、「書き込み電圧」と記す）としては、図６（Ｂ）に示すような矩形パルスを用いていた。図６（Ｂ）に示したように、この矩形パルスは、例えば、零ボルトから最終的な書き込み電圧（８ボルト）に達するまでの所要時間LEE が０．１マイクロ秒程度、書き込み電圧に維持される時間Width が５〜３０マイクロ秒程度、書き込み電圧から零ボルトに戻るまでの所要時間TRE が０．１マイクロ秒程度の、台形のパルスであった。
【０００６】
しかしながら、本発明者の検討によれば、ソース・ドレイン間抵抗が大きいメモリ素子において、図６（Ｂ）に示したような台形の書き込みパルスを使用すると、書き込みが不安定になるという欠点がある。
【０００７】
図７は、台形の書き込みパルスを使用する場合の書き込み特性を示すグラフである。図７において、縦軸はΔＶｔ（フローティングゲートへの電荷注入時と非注入時との、メモリセルトランジスタの動作閾値の差）であり、横軸は書き込み電圧が印加される時間Width （図６（Ｂ）参照）である。また、図７において、αはソース・ドレイン間抵抗が１．５ｋΩの場合、βはソース・ドレイン間抵抗が２０ｋΩの場合、γはソース・ドレイン間抵抗が３０ｋΩの場合である。
【０００８】
図７から解るように、ソース・ドレイン間抵抗が１．５ｋΩの場合、ΔＶｔは、４．３〜４．５ボルト程度で安定しており、したがって、読み出し時に記憶値を誤判断する可能性は非常に小さい。これに対して、ソース・ドレイン間抵抗が２０ｋΩ、３０ｋΩの場合は、書き込み時間を非常に長くしたとしても１．５ｋΩの場合よりもΔＶｔが小さくなるので、読み出し時の誤判断が発生し易い。
【０００９】
上述したように、メモリデバイス構造に拡散層ビットライン方式を採用する場合、集積度は向上するものの、ソース・ドレイン間抵抗は非常に大きくなる。したがって、集積度が高く且つ書き込み信頼性が高い半導体メモリを提供するためには、ソース・ドレイン間抵抗が非常に大きい場合でもΔＶｔが十分に大きくなるようなデータ書き込みを行う技術が望まれる。
【課題を解決するための手段】
【００１０】
（１）第１の発明は、フローティングゲート構造を有し且つソース・ドレイン間抵抗が２０キロオーム以上の半導体メモリ素子にホットエレクトロン注入方式によるデータ書き込みを行う半導体メモリのデータ書込方法に関する。
【００１１】
そして、半導体メモリ素子にソース・ドレイン間電圧を印加する第１ステップと、半導体メモリ素子のコントロールゲートに零ボルトから最終書き込み電圧まで７マイクロ秒以上かけて上昇するパルス電圧を印加する第２ステップとを含む。
【００１２】
（２）第２の発明は、フローティングゲート構造を有し且つソース・ドレイン間抵抗が２０キロオーム以上の半導体メモリ素子に、ホットエレクトロン注入方式によるデータ書き込みを行う半導体メモリのデータ書込方法に関する。
【００１３】
そして、半導体メモリ素子にソース・ドレイン間電圧を印加する第１ステップと、半導体メモリ素子のコントロールゲートに、書き込み電圧が順次高くなるような複数の電圧パルスを連続的に印加する第２ステップとを含む。
【発明の効果】
【００１４】
第１、第２の発明によれば、書き込み電圧を変化させることにより、ソース・ドレイン間抵抗が２０ｋΩ以上ある半導体メモリでも、十分な量のホットエレクトロンをフローティングゲートに蓄積することができる。これにより、この発明によれば、半導体メモリ素子へのデータ書き込み時に、非書き込み時との動作閾値の差を十分に大きくすることができる。
【発明を実施するための最良の形態】
【００１５】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１６】
第１の実施形態
以下、この発明の第１の実施形態について、図１および図２を用いて説明する。
【００１７】
図１は、この実施形態に係る半導体メモリのデータ書込方法を説明するための概念図であり、（Ａ）は半導体メモリ素子の概略的断面図、（Ｂ）は該半導体メモリのコントロールゲートに印加する電圧波形を示す波形図である。
【００１８】
図１（Ａ）に示したように、この実施形態で使用される半導体メモリ素子１００は、従来のフローティングゲート構造を有する半導体メモリ素子と同様であり、ｐ型半導体基板１０１のチャネル形成領域１０２を挟んで形成されたｎ型ソース拡散領域１０３およびｎ型ドレイン拡散領域１０４、チャネル形成領域１０２上に順次形成されたゲート絶縁膜１０５、フローティングゲート１０６、中間絶縁膜１０７およびコントロールゲート１０８を備えている。
【００１９】
この半導体メモリ素子１００において、ソース拡散領域１０３はグランド線を兼用しており、且つ、ドレイン拡散領域１０４はビット線を兼用している（図示せず）。すなわち、半導体メモリ素子１００は、拡散層ビットライン方式のデバイス構造を有している。上述したように、拡散層ビットライン方式を採用する場合、ソース・ドレイン間抵抗が非常に大きくなる。この実施形態では、ソース・ドレイン間抵抗が４０ｋΩの場合を例に採って説明する。
【００２０】
この半導体メモリ素子１００に対するデータ書き込みは、ホットエレクトロン方式を用いて行われる。すなわち、この実施形態では、半導体基板１０１の電圧Ｖｓｕｂおよびソース拡散領域１０３の電圧Ｖｓを零ボルトに設定した状態で、所定のドレイン電圧Ｖｄ（例えば３〜４．５ボルト）をドレイン拡散領域１０４に印加し、さらに、所定の書き込みパルスＶｃｇ（図１（Ｂ）参照）をコントロールゲート１０８に印加する。
【００２１】
図１（Ｂ）に示したように、この実施形態では、書き込み電圧パルスをランプ形状とする。ここで、「ランプ形状」とは、パルス電圧が緩やかに立ち上がる波形であり、具体的には、零ボルトから最終的な書き込み電圧（例えば５〜８ボルト）に達するまでの所要時間（書き込み電圧上昇時間）LEE が７〜１０マイクロ秒となるような波形を意味する。さらに、この実施形態では、最終的な書き込み電圧に維持される時間Width を、３０−LEE マイクロ秒とした。また、最終的な書き込み電圧から零ボルトに戻るまでの所要時間TRE は、特に限定されないが、従来と同じ０．１マイクロ秒とした。
【００２２】
図２は、この実施形態に係る書き込み特性を示すグラフである。図２において、縦軸はΔＶｔ（フローティングゲートへの電荷注入時と非注入時との、メモリセルトランジスタの動作閾値の差）であり、横軸は上述の書き込み電圧上昇時間LEE （図１（Ｂ）参照）である。
【００２３】
図２から解るように、書き込み電圧上昇時間LEE を７マイクロ秒以上の場合、動作閾値差ΔＶｔが４ボルト以上となり、信頼性が十分に高いデータ読み出しが可能になる。
【００２４】
以下、この実施形態に係るデータ書き込み方法で動作閾値差ΔＶｔを大きくできる理由について、本発明者の検討結果を、図３の概念図を用いて説明する。図３において、図１と同じ符号を付した構成要素は、それぞれ図１の場合と同じものを示している。
【００２５】
上述のように、拡散層ビットライン方式を採用する場合、ソース・ドレイン間抵抗が非常に大きくなる（例えば２０ｋΩ以上）。これは、ソース拡散領域１０３およびドレイン拡散領域１０４でグランド線およびビット線を構成しているために、これらの配線の抵抗値Ｒｓ，Ｒｄが非常に大きくなるためである。グランド線抵抗Ｒｓおよびビット線抵抗Ｒｄが大きくなると、ソース・ドレイン間電流Ｉｄｓが流れるときに、これらの配線抵抗Ｒｓ，Ｒｄによる電圧降下が大きくなる。すなわち、グランド線への印加電圧Ｖｓ（例えば零ボルト）およびビット線への印加電圧Ｖｄ（例えば３〜４．５ボルト）が固定されている場合、グランド線およびビット線の配線抵抗Ｒｓ，Ｒｄが大きくなるほど、ソース拡散領域１０３とチャネル形成領域１０２との境界電圧（すなわち、ゲートエッジのソース電圧）Ｖｓｒは上昇し、且つ、チャネル形成領域１０２とドレイン拡散領域１０４との境界電圧（すなわち、ゲートエッジのドレイン電圧）Ｖｄｒは下降する。したがって、配線抵抗Ｒｓ，Ｒｄが大きくなるほど、チャネル形成領域１０２のエッジ間電圧Ｖｄｒ−Ｖｓｒは小さくなる。このエッジ間電圧Ｖｄｒ−Ｖｓｒが小さくなるほど、このチャネル形成領域１０２にゲート電圧を印加したときに、チャネル領域でホットエレクトロンが発生し難くなる。チャネル領域でのホットエレクトロンが発生し難くなると、フローティングゲート１０６に蓄積される電荷量が小さくなるので、動作閾値差ΔＶｔが小さくなる。
【００２６】
したがって、動作閾値差ΔＶｔを大きくするためには、チャネル形成領域１０２のエッジ間電圧Ｖｄｒ−Ｖｓｒを大きくして、ホットエレクトロン発生数を増やせばよい。
【００２７】
ここで、半導体メモリのソース・ドレイン間電圧Ｖｄ−Ｖｓは下式（１）で表され、また、ゲートエッジのドレイン電圧およびソース電圧Ｖｄｒ，Ｖｄｓは下式（２）、（３）で表される。
【００２８】
【数１】
2007115359.tif 000003
【００２９】
したがって、チャネル形成領域１０２のエッジ間電圧Ｖｄｒ−Ｖｓｒは、下式（４）で表すことができる。
【００３０】
【数２】
2007115359.tif 000004
【００３１】
式（４）から解るように、チャネル形成領域１０２のエッジ間電圧Ｖｄｒ−Ｖｓｒを大きくするためには、チャネル抵抗Ｒｃｈを大きくすればよい。
【００３２】
周知のように、コントロールゲート電圧Ｖｃｇが高いほど、チャネル抵抗Ｒｃｈが小さくなる。したがって、チャネル抵抗Ｒｃｈを大きくするためには、コントロールゲート電圧Ｖｃｇを低く抑えればよいことになる。
【００３３】
その一方で、チャネルで発生したホットエレクトロンをフローティングゲート１０６に効率よく注入するためには、コントロールゲート電圧Ｖｃｇを十分に高くする必要がある。
【００３４】
本願発明者は、このような点を考慮して、データ書き込みの信頼性を十分に高くすることができるような書き込み電圧パルスの形状について検討した。その結果、書き込み電圧を緩やかに上昇させ（７マイクロ秒以上）、その後、最終的な書き込み電圧を一定時間印加することにより、動作閾値差ΔＶｔを大きくできることが解った。これは、チャネル抵抗Ｒｃｈを大きくしてホットエレクトロンを大量に発生させる過程と、該ホットエレクトロンをフローティングゲート１０６に効率的に注入する過程とを連続的に実行できるためであると考えられる。また、フローティングゲート１０６に蓄積されたホットエレクトロンはチャネル抵抗Ｒｃｈを上昇させる方向に作用するので、ホットエレクトロンの発生をさらに増大させることになる。
【００３５】
ここで、半導体メモリ素子１００の動作速度に対する市場の要請を満たすためには、一回の書き込み時間（書き込み電圧パルスの幅）を、３０マイクロ秒程度までに抑えることが望ましい。
【００３６】
本願発明者の検討の結果、書き込み電圧上昇時間LEE を７〜１０マイクロ秒とし且つ最終書き込み電圧の印加時間を３０−LEEマイクロ秒とすれば、半導体メモリ素子１００の動作速度を損なうことなく、データ読み出しの信頼性を確保することが可能であった。
【００３７】
以上説明したように、この実施形態に係る半導体メモリのデータ書込方法によれば、書き込み電圧上昇時間LEE を７〜１０マイクロ秒とし且つ最終書き込み電圧の印加時間を３０−LEE マイクロ秒としたので、ソース・ドレイン間抵抗が２０ｋΩ以上ある半導体メモリでも、十分な量のホットエレクトロンをフローティングゲートに蓄積することができる。これにより、この実施形態によれば、半導体メモリ素子へのデータ書き込み時に、非書き込み時との動作閾値の差を十分に大きくして、データ書き込みの信頼性を確保することができる。また、一回の書き込み時間は、３０マイクロ秒程度であるため、半導体メモリ素子１００の動作速度を損なうこともない。
【００３８】
第２の実施形態
次に、この発明の第２の実施形態について、図４および図５を用いて説明する。
【００３９】
この実施形態に使用する半導体メモリ素子の構造は、上述の第１の実施形態と同様であるので、説明を省略する。
【００４０】
この実施形態でも、第１の実施形態と同様、半導体メモリ素子１００に対するデータ書き込みは、ホットエレクトロン方式を用いて行われる。すなわち、半導体基板１０１およびソース拡散領域１０３の電圧をＶｓ（零ボルト）に設定した状態で、所定のドレイン電圧Ｖｄ（例えば３〜４．５ボルト）をドレイン拡散領域１０４に印加し、さらに、図４に示したような書き込みパルスをコントロールゲート１０８に印加する。
【００４１】
図４は、この実施形態において、半導体メモリのコントロールゲート１０８（図１参照）に印加する電圧波形を示す波形図である。図４に示したように、この実施形態では、コントロールゲート１０８に対して、書き込み電圧が順次高くなるような複数の電圧パルスを、連続的に印加する。図４の例では、２個の書き込み電圧パルスＰ１，Ｐ２を、コントロールゲート１０８に印加している。
【００４２】
この実施形態では、書き込み電圧パルスＰ１の書き込み電圧は３〜４ボルトとし、書き込み電圧パルスＰ２の書き込み電圧は５〜８ボルトとした。
【００４３】
書き込み電圧パルスＰ１，Ｐ２ともに、零ボルトから最終的な書き込み電圧に達するまでの所要時間LEE1，LEE2と、最終的な書き込み電圧から零ボルトに戻るまでの所要時間TRE1，TRE2は、特に限定されないが、従来と同じ０．１マイクロ秒とした。
【００４４】
この実施形態では、書き込み電圧パルスＰ１，Ｐ２において、書き込み電圧に維持される時間Width1，Width2を同一とした。これにより、書き込み電圧パルスＰ１，Ｐ２を生成して半導体メモリ素子に印加する回路（図示せず）の構成を簡単にすることができる。
【００４５】
また、書き込み電圧に維持される時間Width は、書き込み電圧パルスＰ１，Ｐ２ともに１５マイクロ秒以下とした。第１の実施形態で説明したように、半導体メモリの動作速度を十分に速くするためには、書き込み時間の合計を３０マイクロ秒程度或いはそれ以下とすることが望ましいからである。
【００４６】
図５は、この実施形態に係る書き込み特性を示すグラフである。図５において、縦軸はΔＶｔ（フローティングゲートへの電荷注入時と非注入時との、メモリセルトランジスタの動作閾値の差）であり、横軸は書き込みパルスＰ２の書き込み電圧である。また、図５において、αは書き込みパルスＰ１＝５Ｖの場合であり、βは書き込みパルスＰ１＝４Ｖの場合である。
【００４７】
図５から解るように、書き込みパルスＰ１が４ボルトの場合、書き込みパルスＰ２を５〜８ボルトとすれば、動作閾値差ΔＶｔの平均値を約２．５ボルト以上にすることができるので、データ読み出しを行うことができる。また、書き込みパルスＰ１が４ボルトの場合、書き込みパルスＰ２を６ボルト程度とすれば、動作閾値差ΔＶｔの平均値を約４ボルトとすることができ、信頼性が非常に高いデータ読み出しが可能になる。
【００４８】
本発明者の検討によれば、上述のように、書き込み電圧パルスＰ１の書き込み電圧を３〜４ボルトとし且つ書き込み電圧パルスＰ２の書き込み電圧を５〜８ボルトとすれば、正確なデータ読み出しが可能になる。
【００４９】
この実施形態では、書き込み電圧が低いパルスＰ１を印加することにより、チャネル抵抗Ｒｃｈを大きくしてホットエレクトロンを大量に発生させることができ、さらに、書き込み電圧が高いパルスＰ２を印加することにより、該ホットエレクトロンをフローティングゲート１０６に効率的に注入することができる。また、フローティングゲート１０６に蓄積されたホットエレクトロンはチャネル抵抗Ｒｃｈを上昇させる方向に作用するので、ホットエレクトロンの発生をさらに増大させることになる。
【００５０】
このように、この実施形態によれば、上述の第１の実施形態とほぼ同じ原理により、ソース・ドレイン間抵抗が２０ｋΩ以上ある半導体メモリでも、データ書き込みの信頼性を向上させることができる。
【００５１】
加えて、この実施形態によれば、書き込み電圧を変えつつ連続的に電圧パルスを印加するだけでよいので、書き込み電圧パルスＰ１，Ｐ２を生成して半導体メモリ素子に印加する回路の構成を簡単にすることができる。
【図面の簡単な説明】
【００５２】
【図１】第１の実施形態に係る半導体メモリのデータ書込方法を説明するための概念図であり、（Ａ）は半導体メモリ素子の概略的断面図、（Ｂ）は該半導体メモリのコントロールゲートに印加する電圧波形を示す波形図である。
【図２】第１の実施形態に係るデータ書き込み方法を用いたとき書き込み特性を示すグラフである。
【図３】第１の実施形態に係る半導体メモリのデータ書込方法を説明するための概念図である。
【図４】第２の実施形態に係る半導体メモリのデータ書込方法を説明するための電圧波形図である。
【図５】第２の実施形態に係るデータ書き込み方法を用いたとき書き込み特性を示すグラフである。
【図６】従来の半導体メモリのデータ書込方法を説明するための概念図であり、（Ａ）は半導体メモリ素子の概略的断面図、（Ｂ）は該半導体メモリのコントロールゲートに印加する電圧波形を示す波形図である。
【図７】従来のデータ書き込み方法を用いたとき書き込み特性を示すグラフである。
【符号の説明】
【００５３】
１００  半導体メモリ素子
１０１  ｐ型半導体基板
１０２  チャネル形成領域
１０３  ｎ型ソース拡散領域
１０４  ｎ型ドレイン拡散領域
１０５  ゲート絶縁膜
１０６  フローティングゲート
１０７  中間絶縁膜
１０８  コントロールゲート
【図１】
2007115359.tif 000005
【図２】
2007115359.tif 000006
【図３】
2007115359.tif 000007
【図４】
2007115359.tif 000008
【図５】
2007115359.tif 000009
【図６】
2007115359.tif 000010
【図７】
2007115359.tif 000011