(57)【要約】【課題】簡単な構成で、パワートランジスタのオンオフに起因して生じる電流スパイクをマスクする。【解決手段】電源回路はパワートランジスタのオンオフ制御によって入力電圧に応じた出力電圧を負荷に供給する。パワートランジスタは駆動信号によってオンオフされ、電源回路にはＬＥＢ回路２０及びコンパレータ２１が備えられ、コンパレータはパワートランジスタのゲート電圧と所定の閾値電圧とを比較して比較結果信号を得る。ＬＥＢ回路２０は駆動信号を予め規定された時間遅延して遅延信号とする遅延部２２，２３，２４，２６と、遅延信号と比較結果信号とに応じて駆動信号を生成するための基準信号を得るＮＯＲゲート２５とを備えており、基準信号に応じてゲート電圧の立上り区間を予め規定された時間マスクする。【選択図】図２
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【特許請求の範囲】
【請求項１】
スイッチング素子のオンオフ制御によって安定した出力電圧を負荷に供給するための電源回路において、
前記スイッチング素子は駆動信号に応じてオンオフ制御されており、
前記駆動信号を予め規定された時間遅延して遅延信号とする遅延手段と、
前記スイッチング素子の出力電流により検出した電圧と所定の閾値電圧とを比較して比較結果信号を得る比較手段と、
前記遅延信号と前記比較結果信号とに応じて前記駆動信号を生成するための基準信号を得る基準信号生成手段とを有し、
前記基準信号に応じて前記ゲート電圧の立上り区間を前記予め規定された時間消去するようにしたことを特徴とする電源回路。
【請求項２】
前記スイッチング素子はパワートランジスタであり、
前記遅延手段は、
直列に接続された複数の論理ゲート回路と、前記遅延信号を出力する出力端側に位置する論理ゲート回路の入力側と接地電位との間に配置されたコンデンサと、
を有することを特徴とする請求項１記載の電源回路。
【請求項３】
前記基準信号生成手段としてＮＯＲゲートを用いたことを特徴とする請求項１記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源回路に関し、特に、スイッチングデバイスが遷移する際に、スイッチングデバイスの電流検出信号の立上り区間を消去する立上り区間消去回路（ＬＥＢ回路）に関するものである。
【背景技術】
【０００２】
一般に、電源回路においては、例えば、スイッチングデバイスであるパワートランジスタを流れる電流をモニタすることで、電流検出を行っている。このパワートランジスタは、例えば、誘導負荷と結合され、誘導負荷はさらに入力電源電圧と結合される。パワートランジスタを介して検出された電流信号は、例えば、電流モード制御に使用される。
【０００３】
ところが、パワートランジスタのターンオン遷移の間に、インダクタ又は変成器の巻線間の容量及びパワートランジスタの出力容量を主な原因として生じる寄生容量によって、所謂電流スパイクが発生してしまう。そして、電流検出信号に応答する制御回路において、電流スパイクに応答するのを防止するためには、この立上り区間における電流スパイクをフィルタで除去する必要がある。
【０００４】
一方、例えば、外部タイミング素子を使用して、個々の用途に合わせて消去時間を最適に設定することが行われている。ところが、外部タイミング素子を用いると不可避的に集積回路のピン数及び外部部材の数が増加してしまう。
【０００５】
また、例えば、立上り時間消去（ＬＥＢ）回路がトランジスタのゲート電圧をモニタし、このゲート電圧が予め定められた閾値を上回る場合に、トランジスタを流れる電流を検出し、電流検出信号を後の制御回路にパスするようにしたものがある（特許文献１参照）。
【特許文献１】特開平６−３３８７７６号公報（第３頁〜第４頁、第１図及び第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述のように、従来の電源回路においては、立上り区間における電流スパイクをフィルターで除去する必要があり、このため不可避的にＬＥＢ回路の素子数が多くなってしまいコストアップになってしまうという課題がある。また、特許文献１では、ＬＥＢ回路を経てから電流制御回路に信号が伝播されるので、応答時間が長くなってしまうとする課題がある。
【０００７】
さらに、外部タイミング素子を用いて立上り区間における電流スパイクを実質的に消去しようとすると、前述のように、集積回路のピン数及び外部部材の数が増加してしまい、結果的に回路規模が大きくなってしまうという課題がある。
【０００８】
いずれにしても、従来の電源回路においては、立上り区間における電流スパイクを消去しようとすると、その回路規模が大きくなってしかも回路構成が複雑になってしまうという課題がある。
【０００９】
上述の課題を解決するため、本発明の目的は簡単な構成で立上り区間における電流スパイクを消去（マスク）することのできる電源回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明によれば、スイッチング素子のオンオフ制御によって安定した出力電圧を負荷に供給するための電源回路において、前記スイッチング素子は駆動信号に応じてオンオフ制御され、前記駆動信号を予め規定された時間遅延して遅延信号とする遅延手段と、前記スイッチング素子の出力電流により検出した電圧と所定の閾値電圧とを比較して比較結果信号を得る比較手段と、前記遅延信号と前記比較結果信号とに応じて前記駆動信号を生成するための基準信号を得る基準信号生成手段とを有し、前記基準信号に応じて前記ゲート電圧の立上り区間を前記予め規定された時間消去するようにしたことを特徴とする電源回路が得られる。
【００１１】
本発明では、例えば、前記スイッチング素子はパワートランジスタであり、前記遅延手段は、直列に接続された複数の論理ゲート回路と、前記遅延信号を出力する出力端側に位置する論理ゲート回路の入力側と接地電位との間に配置されたコンデンサとを有している。また、前記基準信号生成手段として、例えば、ＮＯＲゲートが用いられる。
【発明の効果】
【００１２】
以上のように、本発明では、スイッチング素子を駆動する駆動信号を予め規定された時間遅延して遅延信号とし、スイッチング素子のゲート電圧と所定の閾値電圧とを比較して比較結果信号を得、遅延信号と比較結果信号とに応じて駆動信号を生成するための基準信号を得て、基準信号に応じてゲート電圧の立上り区間を予め規定された時間マスクするようにしたので、簡単な構成で立上り区間における電流スパイクをマスク（消去）することができるという効果がある。
【発明を実施するための最良の形態】
【００１３】
次に図面を参照して、本発明による電源回路の一実施の形態について説明する。
図１は電源回路１０の構成の一例を示す図であり、図示の例では、入力端子１０ａに並列にコンデンサ１０ｂが接続され、入力端子１０ａから入力電圧Ｖｉｎがトランス１１の一次巻き線側に印加される。トランス１１の二次側にはダイオード１０ｃが直列に接続されるとともに、コンデンサ１０ｆが並列に接続され、出力端子１０ｇには負荷１２が接続されている。
【００１４】
図示のように、入力側のＧＮＤは抵抗器１０ｄを介してパワートランジスタ（Ｎチャンネル）１３のソースに接続され、トランス１１の一次巻き線はパワートランジスタ１３のドレインに接続されている。図示の電源回路１０はＩＣ回路１４を有しており、このＩＣ回路１４には第１から第４の端子１４ａ，１４ｂ，１４ｃ，１４ｄが備えられ、第１の端子１４ａは補助巻き線１５に接続されている。また、第２の端子１４ｂはパワートランジスタ１３のゲートに接続され、第３の端子１４ｃはパワートランジスタ１３のソースに接続されている。なお、第４の端子１４ｄはＧＮＤ端子である。
【００１５】
図示の電源回路１０では、入力電圧Ｖｉｎによってトランス１１の二次巻き線側に誘起する出力電圧が負荷１２に与えられる。そして、後述するＬＥＢ回路によってパワートランジスタ（スイッチング素子）１３がオンオフ制御されて、パワートランジスタ１３のオンオフ制御に応じて入力電圧Ｖｉｎがトランス１１の一次巻き線に加えられることになる。
【００１６】
ＩＣ回路１４は、起動／停止回路１６ａ、内部基準電圧発生回路１６ｂ、ＡＮＤゲート１６ｃ、ドライバー（Ｄｒｉｖｅｒ）１６ｄ、電流検知コンパレータ２１、及びＬＥＢ回路２０を有しており、起動／停止回路１６ａは第１の端子１４ａに接続され、起動／停止回路１６ａに電圧Ｖｃｃが印加されると、内部基準電圧発生回路１６ｂは内部基準電圧を発生し、ＩＣ回路１４が起動される。
【００１７】
図示のように、ドライバー１６ｄは第２の端子１４ｂに接続され、ＬＥＢ回路２０から出力される出力電圧（ＬＥＢ＿Ｏｕｔ）とパルス信号（Ｄｕｔｙ＿Ｍａｘ）との論理積であるＡＮＤ信号がＡＮＤゲート１６ｃから出力され、このＡＮＤ信号に応じてドライバー１６ｄはパワートランジスタ１３をオンオフ制御する（つまり、ドライバー１６ｄの出力（ＯＵＴ  Ｓｉｇｎａｌ）によってパワートランジスタ１３が駆動される）。
【００１８】
前述の電流検知コンパレータ２１の反転端子は第３の端子１４ｃに接続され、反転端子には電圧Ｖ１（パワートランジスタ１３のソースとＧＮＤとの間に接続された抵抗器１０ｄに発生する（以下ゲート電圧と呼ぶ））が印加される。また、電流検知コンパレータ２１の非反転端子には閾値電圧Ｖｔｈが印加されている。そして、電流検知コンパレータ２１の出力はＬＥＢ回路２０に与えられ、さらに、ＬＥＢ回路２０には、ドライバー１６ｄの出力であるＯＵＴ  Ｓｉｇｎａｌが与えられて、後述するようにして、ＬＥＢ回路２０はＬＥＢ＿Ｏｕｔを出力する。
【００１９】
図２はＬＥＢ回路２０の一例を示す図であり、図２に示すように、ＬＥＢ回路２０は第１、第２、及び第３のインバータ（論理ゲート回路）２２、２３、及び２４と、ＮＯＲゲート２５とを有している。前述のように、電流検知コンパレータ２１の反転端子には、パワートランジスタ１３のゲート電圧が印加され、非反転端子には閾値電圧Ｖｔｈが印加される。第２及び第３のインバータ２３及び２４間にはコンデンサ２６の一端が接続され、コンデンサ２６の他端は接地されている。
【００２０】
つまり、第１、第２、及び第３のインバータ２２、２３、及び２４が直列に接続され、出力側インバータである第３のインバータ２４の入力側にコンデンサ２６が並列に接続されている。また、図示のように、必要に応じて定電流源２７が第２のインバータ２３に接続される。そして、後述するように、第１のインバータ２２にはパワートランジスタ１３を駆動するためのゲート信号（駆動信号：つまり、図１に示すＯＵＴ  Ｓｉｇｎａｌ）が印加される。
【００２１】
いま、ＮＯＲゲート２５から出力される信号をＮＯＲ信号（基準信号：ＬＥＢ＿Ｏｕｔ）とすると、このＮＯＲ信号に応じて生成されたゲート信号（駆動信号）がパワートランジスタ１３のゲートに印加されてパワートランジスタ１３がゲート信号（ＯＵＴ  Ｓｉｇｎａｌ）に応じてオンオフ制御される。
【００２２】
ここで図３も参照して、ＡＮＤゲート１６ｃに与えられるパルス信号（Ｄｕｔｙ  Ｍａｘ）が図３（ａ）に示すパルス信号であるとし、また、ゲート信号（ＯＵＴ  Ｓｉｇｎａｌ）が図３（ｂ）に示す信号であるとする。そして、このＯＵＴ  Ｓｉｇｎａｌのハイ（Ｈｉｇｈ）レベル区間でパワートランジスタ１３がオンされ、ＯＵＴ  Ｓｉｇｎａｌのロウ（Ｌｏｗ）レベル区間でパワートランジスタ１３がオフされる。前述のように、パワートランジスタ１３のターンオン遷移の間に、インダクタ又は変成器の巻線間の容量及びパワートランジスタの出力容量を主な原因として生じる寄生容量によって、電流スパイクが発生するが、ＬＥＢ回路２０によって電流スパイクが生じる立上り区間がマスクされる。
【００２３】
パワートランジスタ１３のソースとＧＮＤとの間に配置された抵抗器１０ｄに発生する電圧Ｖ１（ゲート電圧：図３（ｃ））が電流検知コンパレータ２１の反転端子に与えられる。一方、電流検知コンパレータ２１の非反転端子には閾値電圧Ｖｔｈが印加されている（図３（ｃ）参照）。図３（ｃ）に符合Ｖｄで示すように、電流スパイクに起因して、ＯＵＴ  Ｓｉｇｎａｌの立上りで電圧Ｖ１は瞬間的に閾値電圧Ｖｔｈを越えた後、閾値電圧Ｖｔｈ未満に低下し、その後直線的に徐々に上昇する。そして、電圧Ｖ１は閾値電圧Ｖｔｈを越えた後、ＯＵＴ  Ｓｉｇｎａｌの立下りでロウレベルとなる。
【００２４】
この結果、図３（ｄ）に示すように、電流検知コンパレータ２１の出力電圧（比較結果信号）Ｖ２は電流スパイクＶｄに対応して瞬間的にロウレベル（符号Ｖｐで示す）となった後、ハイレベルに復帰し、再度ゲート電圧Ｖ１が閾値電圧Ｖｔｈを越えた時点でロウレベルとなって、ゲート電圧Ｖ１がロウレベルとなると、出力電圧Ｖ２はハイレベルに復帰する。そして、この出力電圧Ｖ２はＮＯＲゲート２５に与えられる。
【００２５】
一方、ＯＵＴ  Ｓｉｇｎａｌは第１のインバータ２２に与えられる。第１、第２、及び第３のインバータ２２、２３、及び２４、及びコンデンサ２６によって遅延回路が構成され、この遅延回路で規定される遅延時間だけＯＵＴ  Ｓｉｇｎａｌは遅延されることになる。この際、ＯＵＴ  Ｓｉｇｎａｌによってコンデンサ２６が充電される結果、第３のインバータ２４の出力には図３（ｅ）で示す出力電圧（遅延信号）Ｖ３が現れる。つまり、コンデンサ２６で規定される遅延時間Ｔｄ、ＯＵＴ  Ｓｉｇｎａｌの立上りよりも遅れて立下り、ＯＵＴ  Ｓｉｇｎａｌの立下りよりも遅れて立上る出力電圧Ｖ３が第３のインバータ２４から出力されることになる（言い換えると、少なくとも電流スパイクに起因する電圧Ｖｄをマスクする時間分遅延して出力電圧Ｖ３が出力されることになる）。そして、出力電圧Ｖ３はＮＯＲゲート２５に与えられる。
【００２６】
ＮＯＲゲート２５は出力電圧Ｖ２及びＶ３のＮＯＲを取る結果、ＮＯＲゲート２５からは図３（ｆ）に示す出力電圧Ｖ４（ＮＯＲ信号）が出力される。そして、前述したように、このＮＯＲ信号に応じて生成されたゲート信号（Ｏｕｔ  Ｓｉｇｎａｌ）がパワートランジスタ１３のゲートに印加されてパワートランジスタ１３がゲート信号に応じてオンオフ制御されることになる。
【００２７】
図３（ｆ）から明らかなように、ＮＯＲ信号の立上りは、ゲート電圧Ｖ１の立上り区間（電流スパイクに起因する立上り区間）よりも遅延している結果、ゲート電圧Ｖ１の立上り区間がマスクされることになって、つまり、電流スパイクに起因するゲート電圧Ｖ１の立上り区間がマスクされることになって、ＮＯＲ信号の遅延時間で規定される所定の時間電流検知が禁止される。つまり、ゲート電圧Ｖ１の立上り区間における電流スパイクを実質的に消去（マスク）することができることになる。
【００２８】
さらに、上述の例では、遅延回路及びＮＯＲゲート２５を用いて電流スパイクを実質的に消去しているから、つまり、フィルタ等の素子を用いる必要がなく、しかも遅延回路はインバータ及びコンデンサで構成されているから、回路構成を極めて簡単にして、電流スパイクをマスクすることができる。
【００２９】
ところで、図１に示す電源回路１０では、トランス１１を用いて負荷１２に電源を供給しているが、つまり、図１に示す電源回路１０は所謂絶縁型電源回路であるが、図４に示すように、電源回路１０を、非絶縁型電源回路として構成するようにしてもよい。
【００３０】
図４を参照して、図４において図１と同一の構成要素については同一の参照番号を付す。図示の例では、ＩＣ回路１４の第１の端子１４ａは入力端子１０ａに接続され、入力端子１０ａは抵抗器４１を介してパワートランジスタ（Ｐチャンネル）４２のソースに接続されるとともに、抵抗器４１を介してＩＣ回路１４の第３の端子１４ｃに接続されている。そして、ＩＣ回路１４の第２の端子１４ａがパワートランジスタ４２のゲートに接続されている。
【００３１】
パワートランジスタ４２のドレインはショットキバリアダイオード４３に接続され、ショットキバリアダイオード４３はＧＮＤに接続される。さらに、パワートランジスタ４２のドレインはインダクタ４４を介して出力端子１０ｇに接続され、ショットキバリアダイオード４３に並列にコンデンサ４５が挿入されている。図４に示す電源回路１０においても、ＬＥＢ回路２０は図２で説明したように動作するので、ここでは説明を省略することにする。
【産業上の利用可能性】
【００３２】
パワートランジスタを駆動する駆動信号を予め規定された時間遅延して遅延信号とし、パワートランジスタのゲート電圧と所定の閾値電圧とを比較して比較結果信号を得、遅延信号と比較結果信号とに応じて駆動信号を生成するための基準信号を得て、基準信号に応じてゲート電圧の立上り区間を予め規定された時間マスクするようにしたから、簡単な構成で立上り区間における電流スパイクをマスクすることができる結果、電源回路における電流スパイクに対する応答防止に適用することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態による電源回路の一例の構成を示す図である。
【図２】図１に示す電源回路で用いられるＬＥＢ回路の一例を示す図である。
【図３】図２に示すＬＥＢ回路において各部の出力波形を示す図である。
【図４】本発明の実施の形態による電源回路の他の例の構成を示す図である。
【符号の説明】
【００３４】
１０  電源回路
１０ａ  入力端子
１０ｂ，１０ｆ  コンデンサ
１０ｃ  ダイオード
１０ｅ，１０ｅ  抵抗器
１０ｇ  出力端子
１１  トランス
１２  負荷
１３  パワートランジスタ（Ｎチャンネル）
２０  ＬＥＢ回路
２１  電流検知コンパレータ
２２，２３，２４  インバータ
２５  ＮＯＲゲート
２６  コンデンサ
２７  定電流源
４２  パワートランジスタ（Ｐチャンネル）
【図１】
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【図２】
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【図３】
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【図４】
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