(57)【要約】【課題】入力データ信号のデューティ比が歪んでいる場合にも、最適なリタイミング位相を持つクロック信号を高速に抽出する。【解決手段】信号の立ち上がりに同期した第１のゲート信号を抽出する第１の入力データ位相検出回路１０と、立ち下がりに同期した第２のゲート信号を抽出する第２の入力データ位相検出回路２０と、第１のゲート信号に同期した第１のクロック信号を発生する第１のゲート付き発振器３０と、第２のゲート信号に同期した第２のクロック信号とともに、複数のＮ位相クロック信号を発生する第２のゲート付きＮ位相発振器４０と、クロック信号の位相差に基づくゲート信号を発出するデータ中心位相検出回路５０と、クロック選択信号を発生するクロック選択信号発生回路６０と、クロック選択信号に対応して、入力データ信号を再生するためのクロック信号を特定するクロック選択回路７０とを備える。【選択図】図１
2007259117.tif 000002
【特許請求の範囲】
【請求項１】
入力データ信号を再生するためのクロック信号を、前記入力データ信号に応じて位相同期した信号として前記入力データから抽出するクロック抽出回路であって、
前記入力データ信号の立ち上がりに同期した信号を第１のゲート信号として抽出、発出する第１の入力データ位相検出回路と、
前記入力データ信号の立ち下がりに同期した信号を第２のゲート信号として抽出、発出する第２の入力データ位相検出回路と、
前記第１のゲート信号の正論理信号に位相同期して、第１のクロック信号の発振／停止を行う第１のゲート付き発振器と、
前記第２のゲート信号の正論理信号に位相同期して、第２のクロック信号の発振／停止を行うとともに、前記第２のクロック信号に基づいて前記第２のゲート信号の入力位相に対して順次位相差を有する複数のＮ位相クロック信号（Ｎは２以上の整数）を発生する第２のゲート付きＮ位相発振器と、
前記第１のクロック信号と前記第２のクロック信号との相対的な位相差に基づいて、前記入力データ信号の中心位相範囲を検出し、前記中心位相範囲をデータ中心位相ゲート信号として発出するデータ中心位相検出回路と、
前記複数のＮ位相クロック信号の中で、前記データ中心位相ゲート信号と同期したクロック信号のみ正理論にラッチし、Ｎビットのクロック選択信号を発生するクロック選択信号発生回路と、
前記Ｎビットのクロック選択信号に対応して前記複数のＮ位相クロック信号の中から特定の位相クロック信号を、前記入力データ信号を再生するためのクロック信号として出力するクロック選択回路と
を備えたことを特徴とするクロック抽出回路。
【請求項２】
請求項１に記載のクロック抽出回路において、
前記データ中心位相検出回路は、
前記第１のクロック信号から１８０度の位相差を持つクロック信号の立ち上がりをトリガとした１ビットカウンタ値を発生する第１の中心位相検出回路と、
前記第２のクロック信号の内、前記第２のゲート信号に同期したクロックから１８０度の位相差を持つクロック信号の立ち上がりをトリガとした１ビットカウンタ値を発生する第２の中心位相検出回路と、
前記第１の中心位相検出回路の出力および前記第２の中心位相検出回路の出力の排他的論理和をデータ中心位相ゲート信号として出力する排他的論理和回路と
を備えたことを特徴とするクロック抽出回路。
【請求項３】
請求項２に記載のクロック抽出回路において、
前記データ中心位相検出回路は、
前記第１の中心位相検出回路の出力および前記第２の中心位相回路の出力を、クロック信号において０〜３６０度の位相差の範囲で相対的に遅延させる中心位相信号遅延回路をさらに備え、
前記排他的論理和回路は、前記中心位相信号遅延回路により遅延された第１の中心位相検出回路の出力および第２の中心位相検出回路の出力の排他的論理和をデータ中心位相ゲート信号として出力する
ことを特徴とするクロック抽出回路。
【請求項４】
請求項１ないし３のいずれか１項に記載のクロック抽出回路において、
前記第１のゲート付き発振器は、システムクロック周波数と同期した周波数制御信号により遅延量が任意に制御されるＮ個の反転出力遅延素子からなる第１の遅延回路、および前記第１の遅延回路の最終段の出力と前記第１のゲート信号との論理積を第１のクロック信号として出力する第１のゲーティング回路で構成されたリング型発信回路であり、
前記第２のゲート付き発振器は、前記システムクロック周波数と同期した前記周波数制御信号により遅延量が任意に制御されるＮ個の反転出力遅延素子からなる第２の遅延回路、および前記第２の遅延回路の最終段の出力と前記第２のゲート信号との論理積を第２のクロック信号として出力する第２のゲーティング回路で構成されたリング型発信回路であり、前記第２の遅延回路に含まれる前記Ｎ個の反転出力遅延素子のそれぞれの出力を、前記Ｎ位相クロック信号として出力する
ことを特徴とするクロック抽出回路。
【請求項５】
請求項１ないし４のいずれか１項に記載のクロック抽出回路において、
前記入力データ信号の立ち上がり位相に同期したクロックの１ビットカウンタ値の立ち下がりエッジをトリガとして、前記入力データ信号をラッチし、入力データデューティ範囲が５０％未満の場合と５０％以上の場合を１ビットデータで出力するデューティ歪み方向検出回路をさらに備え、
前記クロック選択回路は、前記デューティ歪み方向検出回路から出力される前記１ビットデータをさらに参照して、前記入力データ信号を再生するためのクロック信号を特定する
ことを特徴とするクロック抽出回路。
【請求項６】
請求項１ないし５のいずれか１項に記載のクロック抽出回路において、
連続ゲート信号の正論理信号に位相同期して、第３のクロック信号の発振／停止を行う第３のゲート付き発振器と、
前記第３のゲート付き発振器による前記第３のクロック信号とシステムクロックとの周波数差に基づいて、前記第１のゲート付き発振器、前記第２のゲート付きＮ位相発振器および前記第３のゲート付き発振器で使用される、システムクロック周波数に周波数同期した周波数制御信号を生成する周波数制御信号発生回路と
を含むクロック周波数同期回路をさらに備えたことを特徴とするクロック抽出回路。
【請求項７】
請求項１ないし６のいずれか１項に記載のクロック抽出回路と、
前記クロック抽出回路内の前記クロック選択回路から出力される前記クロック信号により、入力データ信号のリタイミング再生を行うデータ識別再生回路と、
前記データ識別再生回路の出力を、前記クロック選択回路からの前記クロック信号に従って再生蓄積データとして順次蓄積し、前記再生蓄積データをシステムクロックに従って順次出力する順次蓄積出力回路と
を備えたことを特徴とする光受信器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号データをリタイミングするためのクロック信号を抽出するクロック抽出回路、およびこのクロック抽出回路を備えた光受信器に関する。
【背景技術】
【０００２】
親局側光送受信装置（ＯＬＴ：Ｏｐｔｉｃａｌ  Ｌｉｎｅ  Ｔｅｒｍｉｎａｌ）と加入者側光送受信装置（ＯＮＵ：Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ  Ｕｎｉｔ）までを光ファイバで結ぶアクセス系光伝送システムにおいては、光スプリッタにより１つのＯＬＴにて多数のＯＮＵを収容することにより、各加入者あたりの装置コストを低減することができる。
【０００３】
このようなアクセス系光伝送システムの形態は、ＰＯＮ（Ｐａｓｓｉｖｅ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋｓ）と呼ばれ、近年のＦＴＴＨ（Ｆｉｂｅｒ−ｔｏ−ｔｈｅ  −Ｈｏｍｅ）システムにおいて主流となっている（例えば、非特許文献１参照）。
【０００４】
ＰＯＮネットワークにおいては、複数のＯＮＵからの上り信号を１台のＯＬＴにて収容するために、各ＯＮＵからの光信号が時間的に多重されたＴＤＭ（Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）方式が適用される。このため、各ＯＮＵからの光信号は、時間的に間欠したバースト信号であり、かつ、ＯＬＴから各ＯＮＵを結ぶ伝送路ファイバの距離が不均一なため、各バースト光信号の持つ位相情報が異なるといった課題が生じる。
【０００５】
ＯＬＴの受信部には、このバースト信号から高速に位相情報を抽出し、入力データ信号に応じて位相同期したクロック信号を瞬時に再生することが要求される。そこで、このようなバースト信号から高速にクロック信号を抽出する従来技術がある（例えば、非特許文献２参照）。
【０００６】
この従来技術の動作について説明する。図９は、従来の光受信器の構成図である。この光受信器は、データ位相検出回路２１０、第１のゲート付き発振器２２０、第２のゲート付き発振器２３０、クロック出力回路２４０、データ識別再生回路２５０、およびクロック周波数同期回路２６０で構成される。
【０００７】
データ位相検出回路２１０は、入力データの立ち上がり位相、および立ち下がり位相をゲート信号として抽出する回路である。第１のゲート付き発振器２２０は、データ位相検出回路２１０から出力されたデータ立ち上がり位相信号にてクロック周波数信号を発出し、データ立ち下がり位相信号にて停止する発振器である。
【０００８】
一方、第２のゲート付き発振器２３０は、第１のゲート付き発振器２２０とは逆に、データ位相検出回路２１０から出力されたデータ立ち下がり位相信号にてクロック周波数信号を発出し、データ立ち上がり位相信号にて停止する発振器である。クロック出力回路２４０は、第１のゲート付き発振器２２０および第２のゲート付き発振器２３０の出力を論理和回路により合成し、再生クロックとして出力する回路である。
【０００９】
データ識別再生回路２５０は、再生クロックを用いて入力データのリタイミングを行う回路である。さらに、クロック周波数同期回路２６０は、第１のゲート付き発振器２２０および第２のゲート付き発振器２３０の周波数同期を行うために、第３のゲート付き発振器とシステムクロック周波数を周波数同期させ、同期した周波数制御信号を発生し、周波数制御信号を各ゲート付き発振器に供給する回路である。
【００１０】
図１０は、従来回路のタイミングチャートを示した図である。（ａ）は入力データ、（ｂ）は第１のゲート付き発振器２２０の出力、（ｃ）は第２のゲート付き発振器２３０の出力、（ｄ）はクロック出力回路２４０の出力をそれぞれ示している。
【００１１】
入力データ（ａ）が入力されると、第１のゲート付き発振器２２０は、その立ち上がり位相に同期して発振し、立ち下がり位相に同期して停止する（図１０の出力（ｂ）参照）。逆に、第２のゲート付き発振器２３０は、立ち下がり位相に同期して発振し、立ち上がり位相に同期して停止する（図１０の出力（ｃ）参照）。
【００１２】
このように、一方の発振器が停止している時には、もう一方の発振器がクロック信号を発出するため、２つの発振器出力を論理和合成して反転出力することで、入力データに位相同期した連続のクロック信号が瞬時に抽出されることとなる（図１０の出力（ｄ）参照）。また、各発振器の周波数は、クロック周波数同期回路２６０によりシステムクロックと同期制御されている。
【００１３】
また、再生クロック出力として反転クロック（ｄ）を用いることで、入力データに対してデータリタイミング時の位相余裕を最も大きく確保できるデータ中心点でのデータ再生動作を行うことができる。この抽出クロック信号を用いて入力データをリタイミングすることで、高速なクロック抽出および光受信回路を提供する。
【００１４】
従来のクロック抽出回路および光受信器は、以上のように構成されており、各加入者から入力されたデータの持つ位相情報が不均一で、かつ、時間的に間欠したバースト光信号が入力された場合でも、入力データ位相を直接反映したゲート信号を生成、抽出して発振器の発出位相タイミングを制御している。
【００１５】
これにより、入力データから位相同期クロックを抽出する手段として従来から一般的に用いられている、帰還制御同期回路ＰＬＬ（Ｐｈａｓｅｄ  Ｌｏｃｋ  Ｌｏｏｐ）を用いたクロック抽出回路では困難であった、高速のクロック抽出回路および光受信器を提供していた。
【００１６】
【非特許文献１】IEEE Standard、802.3ah（2004）
【非特許文献２】Y. Ota et al.、JOURNAL OF LIGHTWABE TECHNOLOGY. Vol.12、 No.2（1994）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、従来技術には次のような課題がある。図１０に示した従来回路のタイミングチャートは、入力データのデューティ比が理想である５０％の場合について説明した。しかしながら、実際の入力データにおけるデューティ比は、理想的な５０％であるとは限らない。
【００１８】
実際には、データが送信される送信端でのデューティ歪みに加えて、特に、高速なデータビットレートにおいては、伝送路ファイバ波長分散によるデューティ歪み、受信器の前端に取り付けられるプリアンプおよび振幅一定増幅器などの増幅特性に依存して、デューティ比が大きく変化する。
【００１９】
加えて、加入者からの上り信号が時間的に間欠する光加入者伝送システムにおいては、バースト光信号入力端において、過渡的な強度変動なく増幅することは困難であり、入力データにおけるデューティ比が理想的な５０％の状態から変動することは、通常発生する。特に、ギガビットを越えた高速データ信号に対しては、この問題は大きくなる。
【００２０】
このような問題に対応するために、一般的なＯＬＴ受信器は、クロック抽出回路において、入力デューティ歪みを吸収することが要求されている。クロック抽出回路にて入力デューティ歪みを補償することで、光送信器、受信プリアンプおよび振幅一定増幅器におけるデューティ歪み特性を緩和し、低性能化による装置コストを低減できるといった利点を持つことができる。
【００２１】
また、各デバイスの低性能化は、多くの収容端末装置が配置される光加入者伝送システムにおいて、その生産性、信頼性を高めることとなり、ひいては、低コストで高品質な伝送システムをマスユーザに提供できるといった効果を持つ。
【００２２】
図１１は、従来回路において入力データのデューティが２５％である場合のタイミングチャートを示した図である。このような、入力データのデューティ比がクロックパルス幅に近接した場合には、第１のゲート付き発振器２２０の停止タイミングと、第２のゲート付き発振器２３０の発出タイミングが近接する。この結果、再生クロックにおけるクロック再生誤動作が発生し、正常なデータ識別再生が不可能となる。
【００２３】
また、クロックが正常に再生された場合でも、リタイミングを行うクロックの位相は、入力データ歪みに関係なく常に入力データ立ち上がり位相から１／２クロック周波数だけずれた位置に設定される。このため、入力データパルス幅が正常な１クロック周期幅を持たない場合には、結果的に、データ識別再生回路におけるリタイミングに必要な位相余裕が減少し、最悪の場合には識別不能となる。
【００２４】
本発明は上述のような課題を解決するためになされたもので、加入者からの上り信号が時分割多重された光加入者伝送システムにおいて、加入者からの時間的に間欠したバースト光信号のデューティ比が歪んでいる場合にも、受信データに最適なリタイミング位相を持つクロック信号を高速に抽出することのできるクロック信号抽出回路および光受信器を得ることを目的とする。
【課題を解決するための手段】
【００２５】
本発明に係るクロック信号抽出回路は、入力データ信号を再生するためのクロック信号を、入力データ信号に応じて位相同期した信号として入力データから抽出するクロック抽出回路であって、入力データ信号の立ち上がりに同期した信号を第１のゲート信号として抽出、発出する第１の入力データ位相検出回路と、入力データ信号の立ち下がりに同期した信号を第２のゲート信号として抽出、発出する第２の入力データ位相検出回路と、第１のゲート信号の正論理信号に位相同期して、第１のクロック信号の発振／停止を行う第１のゲート付き発振器と、第２のゲート信号の正論理信号に位相同期して、第２のクロック信号の発振／停止を行うとともに、第２のクロック信号に基づいて第２のゲート信号の入力位相に対して順次位相差を有する複数のＮ位相クロック信号（Ｎは２以上の整数）を発生する第２のゲート付きＮ位相発振器と、第１のクロック信号と第２のクロック信号との相対的な位相差に基づいて、入力データ信号の中心位相範囲を検出し、中心位相範囲をデータ中心位相ゲート信号として発出するデータ中心位相検出回路と、複数のＮ位相クロック信号の中で、データ中心位相ゲート信号と同期したクロック信号のみ正理論にラッチし、Ｎビットのクロック選択信号を発生するクロック選択信号発生回路と、Ｎビットのクロック選択信号に対応して複数のＮ位相クロック信号の中から特定の位相クロック信号を、入力データ信号を再生するためのクロック信号として出力するクロック選択回路とを備えたものである。
【００２６】
また、本発明に係る光受信器は、クロック抽出回路と、クロック抽出回路内のクロック選択回路から出力されるクロック信号により、入力データ信号のリタイミング再生を行うデータ識別再生回路と、データ識別再生回路の出力を、クロック選択回路からのクロック信号に従って再生蓄積データとして順次蓄積し、再生蓄積データをシステムクロックに従って順次出力する順次蓄積出力回路とを備えたものである。
【発明の効果】
【００２７】
本発明によれば、多位相のゲート付き発振器、および立ち上がり位相同期クロックと立ち下がり位相同期クロックとの位相差からデータ中心位相範囲を検出して、入力データに最適なリタイミング位相を持つ再生クロックを生成できることにより、加入者からの上り信号が時分割多重された光加入者伝送システムにおいて、加入者からの時間的に間欠したバースト光信号のデューティ比が歪んでいる場合にも、受信データに最適なリタイミング位相を持つクロック信号を高速に抽出することのできるクロック信号抽出回路および光受信器を得ることができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明のクロック信号抽出回路および光受信器の好適な実施の形態につき図面を用いて説明する。
【００２９】
実施の形態１．
図１は、本発明の実施の形態１における光受信器のブロック図である。この光受信器は、第１の入力データ位相検出回路１０、第２の入力データ位相検出回路２０、第１のゲート付き発振器３０、第２のゲート付きＮ位相発振器４０、データ中心位相検出回路５０、クロック選択信号発生回路６０、セレクタ回路７０、クロック周波数同期回路８０、システムクロック発生回路９０、およびデータ識別再生回路１００で構成される。ここで、データ識別再生回路１００以外の部分が、クロック抽出回路に相当する。
【００３０】
さらに、クロック周波数同期回路８０は、第３のゲート付き発振器８１、位相比較器８２、および周波数制御信号発生回路８３を有している。また、図中の（ａ）〜（ｈ）は、後述するタイミングチャートに対応した信号の各ポイントを示している。
【００３１】
図２は、本発明の実施の形態１における光受信器の具体的な構成の例示図である。この図２において、第１の入力データ位相検出回路１０は、ポジティブエッジトリガ型フリップフロップ１１、遅延回路１２、および排他的論理和回路１３（ＥＸＮＯＲ１３）で構成される。同様に、第２の入力データ位相検出回路２０は、ネガティブエッジトリガ型フリップフロップ２１、遅延回路２２、排他的論理和回路２３（ＥＸＮＯＲ２３）で構成される。
【００３２】
また、第１のゲート付き発振器３０は、ＡＮＤゲート回路３１および遅延素子回路３２で構成されるリング型発振器である。同様に、第２のゲート付きＮ位相発振器４０は、ＡＮＤゲート回路４１および遅延素子回路４２で構成されるリング型発振器である。
【００３３】
また、データ中心位相検出回路５０は、ネガティブエッジ型１ビットカウンタ回路５１、ポジティブエッジ型１ビットカウンタ回路５２、および排他的論理和回路５３（ＥＸＯＲ５３）で構成される。ここで、ネガティブエッジ型１ビットカウンタ回路５１は、第１の中心位相検出回路に相当し、ポジティブエッジ型１ビットカウンタ回路５２は、第２の中心位相検出回路に相当する。
【００３４】
また、クロック選択信号発生回路６０は、エッジトリガ型ラッチ回路６１で構成される。また、セレクタ回路７０は、４ビットセレクタ７１およびゲートスイッチ回路７２で構成されるクロック選択回路である。
【００３５】
このような図２の例を用いて、第１の入力データ位相検出回路１０にてデータ立ち上がり位相を検出し、第２の入力データ位相検出回路２０にてデータ立ち下がり位相を検出し、Ｎ位相クロック（Ｎは、２以上の整数）としてＮ＝４位相クロックを生成する場合について説明する。また、図２中の（ａ）〜（ｈ）は、次に説明する図３のタイミングチャートに対応した信号の各ポイントを示している。
【００３６】
図３は、本発明の実施の形態１における光受信器のタイミングチャートを示した図である。より具体的には、入力データのパルス幅がデューティ５０％の状態からΔＤだけ歪んだ場合のタイミングチャートを示したものであり、このタイミングチャートに従って説明する。
【００３７】
なお、このタイミングチャートにおいては、回路論理を説明するため、実回路にて発生する回路遅延等のタイミングずれの影響は省略している。また、ゲート付き発振器と入力データ立ち上がり・立ち下がり遅延差は、回路動作を理解しやすくするために無視している。
【００３８】
まず始めに、入力データ立ち上がり位相同期クロック生成動作について説明する。入力データ（ａ）が第１の入力データ位相検出回路１０に入力されると、ポジティブエッジトリガ型フリップフロップ１１により、データの立ち上がり位相が入力された場合にのみ立ち上がり同期出力データが反転する。次に、出力データを２分岐し、一方の出力データを遅延回路１２によりΔｔだけ遅延させる。
【００３９】
遅延量Δｔは、おおむねクロック周期の半分程度でよく、回路設計精度に依存してそれ以上でも、それ以下でもよい。次に、立ち上がり同期出力データと、遅延量Δｔを与えた立ち上がり同期出力データをＥＸＮＯＲ回路１３にて合成すると、データ立ち上がり位相にのみ検出信号が発生した発振器用ゲート信号（ｂ）が生成される。
【００４０】
次に、発振器用ゲート信号（ｂ）を第１のゲート付き発振器３０に入力する。上述したように、第１のゲート付き発振器３０は、ＡＮＤゲート回路３１と遅延素子回路３２から構成されるリング型発振器である。ＡＮＤゲート回路３１に正論理である”Ｈ”レベルが入力されると、遅延素子回路３２にて設定される遅延時間ｔの２倍時間２ｔを一周期時間としてクロック信号が発振される。
【００４１】
一方、ＡＮＤゲート回路３１に負論理である”Ｌ”レベルが入力されると、第１のゲート付き発振器３０は、発振を停止する。遅延素子回路３２の遅延時間は、クロック周波数同期回路８０内の周波数制御信号発生回路８３より入力される周波数制御信号に従って決定される。遅延素子回路３２を、例えば、電圧制御型インバータなどで構成すれば、クロック周波数同期信号に相当する周波数制御信号の電圧レベルを変化させることにより遅延量を可変することができる。
【００４２】
従って、第１のゲート付き発振器３０は、発振器用ゲート信号（ｂ）のレベルが”Ｈ”レベルとなる位相に同期して、周波数制御信号にて定められた周波数のクロック信号を発生する。既に説明したように、発振器用ゲート信号（ｂ）は、入力データの立ち上がり位相点のみを抽出したゲート信号を発生するため、以上の動作により、入力データの立ち上がり位相にのみ同期した、入力データ立ち上がり位相同期クロック（ｄ）が生成される。
【００４３】
次に、入力データ立ち下がり位相同期クロック生成動作について説明する。入力データ立ち下がり位相同期クロック生成方法は、上述の入力データ立ち上がりクロック生成動作と同様であり、同一の回路動作となる部分は、説明を省略する。第２のゲート付き４位相発振器４０は、入力データの立ち下がり位相のみを検出した発振用ゲート信号（ｃ）に同期してクロック信号の発信を行う。
【００４４】
クロック信号は、発信用ゲート信号（ｃ）に同期したクロック信号ＣＬＫ＿０を基準に、順次遅延したＣＬＫ＿１、ＣＬＫ＿２、ＣＬＫ＿３の入力データ立ち下がり同期４位相クロックを生成する。図２による本実施の形態１では、各ＣＬＫ信号の位相差が９０度である場合について説明している。従って、ＣＬＫ＿０とＣＬＫ＿２は、反転関係（位相差１８０度）にある。
【００４５】
次に、クロック周波数同期回路８０の動作について説明する。クロック周波数同期回路８０は、上述したように、第３のゲート付き発振器８１、位相比較器８２、および位相比較器８２から出力される周波数差信号を周波数制御信号に変換する周波数制御信号発生回路８３で構成される一般的な帰還制御型ＰＬＬループ回路である。
【００４６】
位相比較器８２は、システムの基準クロック周波数を発生するシステムクロック発生回路９０の出力クロック信号と、第３のゲート付き発振器８１からのクロック信号とを取り込み、比較を行う。
【００４７】
第３のゲート付き発振器８１は、第１のゲート付き発振器３０および第２のゲート付きＮ位相発振器４０と同様な回路部品から構成される。発振の開始・停止を行うゲート信号は、連続の正論理”Ｈ”レベルを常に与えることで、連続のクロック信号を発生する。以上の構成により、第３のゲート付き発振器８１は、システムクロック発生回路９０と周波数同期したクロック信号を発生することとなる。
【００４８】
このクロック周波数同期回路８０にて抽出した周波数制御信号を、第１のゲート付き発振器３０および第２のゲート付きＮ位相発振器４０にも与えることで、第１のゲート付き発振器３０、第２のゲート付きＮ位相発振器４０、および第３のゲート付き発振器８１は、すべてシステムクロック周波数に同期した周波数にて発振することとなる。
【００４９】
また、第１のゲート付き発振器３０および第２のゲート付きＮ位相発振器４０と同じ構成部品からなる第３のゲート付き発振器８１をＰＬＬループに組み入れることで、第１のゲート付き発振器３０および第２のゲート付きＮ位相発振器４０における温度や部品ばらつきによるクロック周波数ずれ（ジッタ）を低減することが可能となる。
【００５０】
さらに、第１のゲート付き発振器３０および第２のゲート付きＮ位相発振器４０の周波数は、フィードフォワード制御されることとなり、バースト入力データに対応した高速な周波数同期が実現される。
【００５１】
次に、データ中心位相検出回路５０の動作について説明する。図４は、本発明の実施の形態１におけるデータ中心位相検出回路５０の動作原理の説明図である。データ中心位相検出回路５０は、入力データデューティ比に応じて、歪んだ入力データが入力された場合でも、常にリタイミング位相が最も位相余裕度を持つ入力データの中心位相を検出する。
【００５２】
図４（ａ）は、入力データが理想的な５０％の場合を示している。この場合、入力データ立ち上がり同期クロックから１８０度ずれた点が、入力データ立ち上がり同期クロックから判定したデータ中心位相（ｉ）である。同様に、入力データ立ち下がり同期クロックから１８０度ずれた点が、入力データ立ち下がり同期クロックから判定したデータ中心位相（ｊ）である。そして、この立ち上がり、立ち下がりそれぞれから判定したデータ中心位相が一致（ｉ＝ｊ）する。
【００５３】
次に、図４（ｂ）は、入力データのパルス幅が理想的な５０％の状態からΔＤだけずれた場合とデータ中心位相検出信号の様子を示している。この場合には、立ち上がり同期クロックから判定したデータ中心位相点（ｉ）と、立ち下がり同期クロックから判定したデータ中心点（ｊ）は、一致せず、ΔＤ＝ｉ−ｊとなり、データ歪み幅ΔＤだけずれることとなる。
【００５４】
入力データパルス幅がΔＤだけ歪んだ場合のデータ中心位相は、デューティが５０％の場合のデータパルス幅を１とすると、（１−ΔＤ）／２＝１／２−ΔＤ／２と表され、ΔＤ／２だけ中心がずれることとなる。すなわち、立ち上がり同期クロックと立ち下がり同期クロックから判定したデータ中心点の位相差の中点に最適なデータ中心位相点が存在することとなる。従って、この位相差信号をデータ中心位相として検出することで、データ中心位相を判別する条件信号を生成することができる。
【００５５】
具体的な回路動作について説明する。入力データ立ち上がり位相同期クロック（ｄ）は、データ中心位相検出回路５０に入力され、ネガティブエッジ型１ビットカウンタ回路５１により、入力データ立ち上がり位相から１８０度ずれた位相ポイントにおいて出力論理レベルを反転させる。
【００５６】
同様に、入力データ立ち下がり位相同期クロックの中から、立ち下がり位相から１８０度ずれたＣＬＫ＿２を位相比較用クロック（ｅ）として抽出し、ポジティブエッジ型１ビットカウンタ回路５２に入力し、入力データ立ち下がり位相から１８０度ずれた位相ポイントにおいて出力論理レベルを反転させる。これら出力データを、ＥＸＯＲ回路５３を用いて合成することで、データ中心位相検出回路５０は、パルス幅歪み量ΔＤに対応した幅を持つデータ中心位相検出ゲート信号（ｆ）を発生する。
【００５７】
なお、図示していないが、データ中心位相検出回路５０は、ネガティブエッジ型１ビットカウンタ回路５１の出力、およびポジティブエッジ型１ビットカウンタ回路５２の出力を、クロック信号において０〜３６０度の位相差の範囲で相対的に遅延させる中心位相信号遅延回路を、ＥＸＯＲ回路５３の前段にさらに備えた構成とすることもできる。これにより、遅延時間の最適調整が可能となる。
【００５８】
次に、クロック選択信号発生回路６０の動作について説明する。クロック選択信号発生回路６０は、データ中心位相検出回路５０で発生されたデータ中心位相検出ゲート信号（ｆ）を入力データとして、立ち下がり位相同期４位相クロックの立ち上がりエッジを用いてラッチする。従って、データ中心位相検出ゲート信号（ｆ）と４位相クロックとの位相関係により４ビットデータに変換され、出力される。
【００５９】
次に、セレクタ回路７０の動作について説明する。クロック選択信号発生回路６０から出力された４ビットデータは、４ビットセレクタ７１により４ビットの論理組み合わせに応じて、ＣＬＫ＿０〜ＣＬＫ＿３に応じたゲート信号を発出する。
【００６０】
より具体的には、セレクタ回路７０は、入力論理Ａ０〜Ａ３の組み合わせと出力ゲート信号Ｑ０〜Ｑ３の関係からあらかじめ設定した論理テーブルに従い、データ中心位相検出ゲート信号（ｆ）の最も中心位相に近いクロック信号用のゲート信号を出力する。図５は、本発明の実施の形態１における４ビットセレクタ７１が有する論理テーブルの一例を示す図である。
【００６１】
通常、４ビットデータからなる組み合わせ数は、１６通りであるが、立ち下がり同期からみた判定位相（ｊ）は、ＣＬＫ＿２と位相同期しており、組み合わせ数が８通りと削減されている。４ビットセレクタ７１から出力されたゲート信号をゲートスイッチ回路７２に入力し、４位相クロックから１クロックを選択し、出力する。出力クロック（ｈ）を入力データに応じた最適リタイミング位相クロックとして抽出し、データ識別再生回路１００においてデータ再生を行う。
【００６２】
以上のように、実施の形態１によれば、入力データ立ち上がり位相および立ち下がり位相に瞬時に同期したゲート付き発振器を用いることで、高速な位相不均一のバースト光信号データが入力された場合でも、高速なクロック抽出動作が実現できる。
【００６３】
さらに、多位相のゲート付き発振器、および立ち上がり位相同期クロックと立ち下がり位相同期クロックとの位相差からデータ中心位相範囲を検出するデータ中心位相検出回路を備えることで、入力データデューティ比が歪んだ場合でも、入力データパルスに応じた最適なリタイミング点を高速に抽出することができる。
【００６４】
さらに、位相同期した抽出クロックを適用することで、セレクタ回路における４ビットデータの組み合わせを低減することが可能となり、回路規模、回路遅延を低減し、高速なクロック選択が可能となる。これらの結果から、小規模で、信頼性の高い高速なクロック抽出回路および光受信器を得ることができる。
【００６５】
実施の形態２．
図６は、本発明の実施の形態２における光受信器の具体的な構成の例示図である。先の実施の形態１における図２の構成と比較すると、本実施の形態２における図６の構成は、デューティ歪み方向検出回路１１０をさらに備えている点が異なる。
【００６６】
そして、このデューティ歪み方向検出回路１１０は、ポジティブエッジ型１ビットカウンタ１１１、およびネガティブエッジ型ラッチ回路１１２で構成される。他の構成要素は、実施の形態１と同様であり、それらの動作については説明を省略し、デューティ歪み方向検出回路１１０を中心に動作説明を行う。
【００６７】
なお、本実施の形態２においては、先の実施の形態１と同様に、第１の入力データ位相検出回路１０にてデータ立ち上がり位相を検出し、第２の入力データ位相検出回路２０にてデータ立ち下がり位相を検出し、Ｎ位相クロックとしてＮ＝４位相クロックを生成する場合について説明する。
【００６８】
デューティ歪み方向検出回路１１０に入力された入力データ立ち上がり同期クロック（ｄ）は、ポジティブエッジ型１ビットカウンタ１１１により、クロック立ち上がり位相に同期して出力を反転する。
【００６９】
この出力データのネガティブエッジをトリガとして、ネガティブエッジ型ラッチ回路１１２より入力データ（ａ）をラッチすることにより、入力データのディーティ比が５０％未満、すなわち立ち上がり１クロック周期より短い場合には、ラッチデータが負論理レベルである”Ｌ”レベルがゲート信号（ｋ）として発出される。
【００７０】
逆に、入力データのデューティ比が５０％以上、すなわち、立ち上がり１クロック周期と同一あるいは長い場合には、ラッチデータが正論理レベルである”Ｈ”レベルがゲート信号（ｋ）として発出される。
【００７１】
次に、セレクタ回路７０の動作について説明する。４ビットセレクタ７１は、ゲート信号（ｋ）に従って、入力論理を反転する動作を行う。図７は、本発明の実施の形態２における４ビットセレクタ７１が有する論理テーブルの一例を示す図である。ゲート信号（ｋ）を用いることで、図中の入力条件におけるハッチした組み合わせと、ハッチしない部分の組み合わせは、同一の論理回路で実現している。
【００７２】
以上のように、実施の形態２によれば、入力データ歪み方向を検出することで、デューティ比が５０％未満と、５０％以上の場合においてセレクタ回路における回路構成を共通化することが可能となる。すなわち、セレクタ回路規模をほぼ半減することが可能となる。これにより、クロック位相数が増えた場合でも、位相数増加に伴うセレクタ回路のゲート数（およそ２のＮ乗に比例）を半減することが可能となり、信頼性の高い高速なクロック抽出回路および光受信器を得ることができる。
【００７３】
実施の形態３．
図８は、本発明の実施の形態３における光受信器のブロック図である。先の実施の形態１における図１の構成と比較すると、本実施の形態３における図８のブロック図は、最終段に順次蓄積出力回路１２０をさらに備えている点が異なる。
【００７４】
他の構成要素は、実施の形態１と同様であり、それらの動作については説明を省略し、順次蓄積出力回路１２０を中心に動作説明を行う。これまで説明したように、再生クロックは、入力データ位相に同期して抽出、生成される。このため、入力データのもつジッタ（位相雑音）が直接クロック位相ジッタに反映されることとなり、データ識別再生回路以降の回路に供給する再生クロックはクロックジッタを多く含む低品質のクロックとなる。
【００７５】
そこで、低ジッタ化を図るために、本実施の形態３では、再生データおよび再生クロックを出力する最終段に、順次蓄積出力回路１２０を設けている。この順次蓄積出力回路１２０は、データ識別再生回路１００にて再生されたデータを、再生クロック（ｈ）に従って順次入力し、入力された順序で蓄積する。蓄積されたデータは、システムクロック発生回路９０から入力されたクロックに従って、入力されたデータの順番で、順次出力される。
【００７６】
以上のように、実施の形態３によれば、順次蓄積出力回路１２０を用いて、システムクロックに再生データを乗せ換えることで、低ジッタの再生データ、再生クロックを抽出する高速なクロック抽出回路および光受信器を得ることができる。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施の形態１における光受信器のブロック図である。
【図２】本発明の実施の形態１における光受信器の具体的な構成の例示図である。
【図３】本発明の実施の形態１における光受信器のタイミングチャートを示した図である。
【図４】本発明の実施の形態１におけるデータ中心位相検出回路５０の動作原理の説明図である。
【図５】本発明の実施の形態１における４ビットセレクタ７１が有する論理テーブルの一例を示す図である。
【図６】本発明の実施の形態２における光受信器の具体的な構成の例示図である。
【図７】本発明の実施の形態２における４ビットセレクタ７１が有する論理テーブルの一例を示す図である。
【図８】本発明の実施の形態３における光受信器のブロック図である。
【図９】従来の光受信器の構成図である。
【図１０】従来回路のタイミングチャートを示した図である。
【図１１】従来回路において入力データのデューティが２５％である場合のタイミングチャートを示した図である。
【符号の説明】
【００７８】
１０  第１の入力データ位相検出回路、１１  ポジティブエッジトリガ型フリップフロップ、１２  遅延回路、１３  排他的論理和回路、２０  第２の入力データ位相検出回路、２１  ネガティブエッジトリガ型フリップフロップ、２２  遅延回路、２３  排他的論理和回路、３０  第１のゲート付き発振器、３１  ゲート回路、３２  遅延素子回路、４０  第２のゲート付きＮ位相発振器、４１  ゲート回路、４２  遅延素子回路、５０  データ中心位相検出回路、５１  ネガティブエッジ型１ビットカウンタ回路（第１の中心位相検出回路）、５２  ポジティブエッジ型１ビットカウンタ回路（第２の中心位相検出回路）、５３  排他的論理和回路、６０  クロック選択信号発生回路、６１  エッジトリガ型ラッチ回路、７０  セレクタ回路（クロック選択回路）、７１  ビットセレクタ、７２  ゲートスイッチ回路、８０  クロック周波数同期回路、８１  第３のゲート付き発振器、８２  位相比較器、８３  周波数制御信号発生回路、９０  システムクロック発生回路、１００  データ識別再生回路、１１０  方向検出回路、１１１  ポジティブエッジ型１ビットカウンタ、１１２  ネガティブエッジ型ラッチ回路、１２０  順次蓄積出力回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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