(57)【要約】【課題】大量の部数を出力する場合における処理の高速化を図ることができるようにする。【解決手段】画像データを複数部数プリントする場合、ルートコンプレックス６が、スイッチ７の下位に位置する少なくとも２以上の画像形成装置９に対して、スイッチ７を介して同一タイミングで複数部数の画像データを送信することにより、全ての画像形成装置９における同一の画像データについての同時印刷、すなわち、多部数を同時に印刷することができるので、印刷時間を短縮することができ、大量の部数を出力する場合における処理の高速化を図ることができるとともに、メッセージパケットによりブロードキャスト送信することにより、PCI Express規格による高速シリアルバス８，１０のリンクのレーン数は各々“ｘ１”で良いことから、上流側のリンクでは画像形成装置９の台数分のリンクのレーン数が不要となり、リンクのレーン数を減らすことができる。【選択図】        図１６
2007062076.tif 000002
【特許請求の範囲】
【請求項１】
画像データに基づいて用紙などの媒体上に画像形成可能な少なくとも２以上の画像形成装置と、
これらの画像形成装置を高速シリアルバスによりそれぞれ接続しているスイッチと、
このスイッチの上位に位置して当該スイッチを高速シリアルバスにより接続し、前記画像データを、前記スイッチに対して送信するルートコンプレックスと、
を備えることを特徴とする情報処理システム。
【請求項２】
ルートコンプレックスを多段階に設け、高速シリアルバスでスイッチを接続する、
ことを特徴とする請求項１記載の情報処理システム。
【請求項３】
前記高速シリアルバスは、PCI Express 規格の高速シリアルバスである、
ことを特徴とする請求項１または２記載の情報処理システム。
【請求項４】
前記ルートコンプレックスは、前記画像データを少なくとも２以上の前記画像形成装置で画像形成する場合、前記画像データを含むPCI Express規格のメッセージパケットを用いたデータパケットを生成し、前記データパケットをPCI Express規格のブロードキャストモードを用いて前記スイッチに対して送信し、
前記スイッチは、上流ポートから送られてきた前記データパケットについてブロードキャスト送信が指定されている場合、前記データパケットの前記画像データをコピーし、下流の全ポートに送信する、
ことを特徴とする請求項３記載の情報処理システム。
【請求項５】
前記ルートコンプレックスは、前記画像データを含むPCI Express規格のメッセージパケットを用いたデータパケットをブロードキャスト送信する際、PCI Express規格のＴＬＰ（Transaction Layer Packet）ヘッダの構成を、
Fmt: 11 （MsgD）
Type: 10011（broadcast）
Code: 0111 1110あるいは0111 1111 （Vendor-Defined）
Length: Data Payloadのサイズ
とし、Data Payloadに送信する前記画像データを含むような前記メッセージパケットを生成する、
ことを特徴とする請求項４記載の情報処理システム。
【請求項６】
前記ルートコンプレックスは、前記画像データを少なくとも２以上の前記画像形成装置で画像形成する場合、前記入力部より読み取った前記画像データを前記各画像形成装置のアドレスに振り分ける、
ことを特徴とする請求項３記載の情報処理システム。
【請求項７】
前記各画像形成装置として高速のプリンタを用いる、
ことを特徴とする請求項１ないし６のいずれか一記載の情報処理システム。
【請求項８】
前記各画像形成装置として低速のプリンタを用いる、
ことを特徴とする請求項１ないし６のいずれか一記載の情報処理システム。
【請求項９】
画像データに基づいて用紙などの媒体上に画像形成可能な少なくとも２以上の画像形成装置をPCI Express規格の高速シリアルバスによりそれぞれ接続しているスイッチに対して、PCI Express規格の高速シリアルバスにより接続されているコントローラに設けられたコンピュータを動作させるプログラムであって、
前記画像データを少なくとも２以上の前記画像形成装置で画像形成する場合、前記画像データを含むPCI Express規格のメッセージパケットを用いたデータパケットを生成し、前記データパケットをPCI Express規格のブロードキャストモードを用いて前記スイッチに対して送信する、
ことを特徴とするプログラム。
【請求項１０】
前記画像データを含むPCI Express規格のメッセージパケットを用いたデータパケットをブロードキャスト送信する際、PCI Express規格のＴＬＰ（Transaction Layer Packet）ヘッダの構成を、
Fmt: 11 （MsgD）
Type: 10011（broadcast）
Code: 0111 1110あるいは0111 1111 （Vendor-Defined）
Length: Data Payloadのサイズ
とし、Data Payloadに送信する前記画像データを含むような前記メッセージパケットを生成する、
ことを特徴とする請求項９記載のプログラム。
【請求項１１】
画像データに基づいて用紙などの媒体上に画像形成可能な少なくとも２以上の画像形成装置をPCI Express規格の高速シリアルバスによりそれぞれ接続しているスイッチに対して、PCI Express規格の高速シリアルバスにより接続されているコントローラに設けられたコンピュータを動作させるプログラムであって、
前記画像データを少なくとも２以上の前記画像形成装置で画像形成する場合、前記画像データを前記各画像形成装置のアドレスに振り分ける、
ことを特徴とするプログラム。
【請求項１２】
画像データに基づいて用紙などの媒体上に画像形成可能な少なくとも２以上の画像形成装置をPCI Express規格の高速シリアルバスによりそれぞれ接続しているスイッチに対して、PCI Express規格の高速シリアルバスにより接続されているコントローラにおけるデータ転送方法であって、
前記画像データを少なくとも２以上の前記画像形成装置で画像形成する場合、前記画像データを含むPCI Express規格のメッセージパケットを用いたデータパケットを生成し、前記データパケットをPCI Express規格のブロードキャストモードを用いて前記スイッチに対して送信する、
ことを特徴とするデータ転送方法。
【請求項１３】
前記画像データを含むPCI Express規格のメッセージパケットを用いたデータパケットをブロードキャスト送信する際、PCI Express規格のＴＬＰ（Transaction Layer Packet）ヘッダの構成を、
Fmt: 11 （MsgD）
Type: 10011（broadcast）
Code: 0111 1110あるいは0111 1111 （Vendor-Defined）
Length: Data Payloadのサイズ
とし、Data Payloadに送信する前記画像データを含むような前記メッセージパケットを生成する、
ことを特徴とする請求項１２記載のデータ転送方法。
【請求項１４】
画像データに基づいて用紙などの媒体上に画像形成可能な少なくとも２以上の画像形成装置をPCI Express規格の高速シリアルバスによりそれぞれ接続しているスイッチに対して、PCI Express規格の高速シリアルバスにより接続されているコントローラにおけるデータ転送方法であって、
前記画像データを少なくとも２以上の前記画像形成装置で画像形成する場合、前記画像データを前記各画像形成装置のアドレスに振り分ける、
ことを特徴とするデータ転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理システム、プログラムおよびデータ転送方法に関する。
【背景技術】
【０００２】
近年、高速シリアルインタフェースとして、ＰＣＩバス方式の後継規格に当るPCI Express（登録商標）なるインタフェースも提案され、実用化の段階にきている（例えば、非特許文献１参照）。このPCI Expressシステムは、概略的には、例えば非特許文献１中の図１等に示されるようなルートコンプレックス−スイッチ（任意階層）−デバイス等のツリー構造（木構造）によるデータ通信網として構成されている。
【０００３】
【非特許文献１】“PCI Express 規格の概要”Interface誌、July’2003 里見尚志
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、非特許文献１に記載されているようなPCI Express規格では、ルートコンプレックス−スイッチ（任意階層）−デバイス等のツリー構造（木構造）によるデータ通信網として構成されているが、そのツリー構造（木構造）の根元に位置するルートコンプレックス（Root complex）を経る経路を利用して大量のデータの伝送を行なうと、データ転送の高速化を図れず、大量の部数を出力する場合における処理の高速化を図ることができない場合がある。
【０００５】
本発明は、上記に鑑みてなされたものであって、大量の部数を出力する場合における処理の高速化を図ることができるようにすることを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、請求項１にかかる発明の情報処理システムは、画像データに基づいて用紙などの媒体上に画像形成可能な少なくとも２以上の画像形成装置と、これらの画像形成装置を高速シリアルバスによりそれぞれ接続しているスイッチと、このスイッチの上位に位置して当該スイッチを高速シリアルバスにより接続し、前記画像データを、前記スイッチに対して送信するルートコンプレックスと、を備える。
【０００７】
また、請求項２にかかる発明は、請求項１記載の情報処理システムにおいて、ルートコンプレックスを多段階に設け、高速シリアルバスでスイッチを接続する。
【０００８】
また、請求項３にかかる発明は、請求項１または２記載の情報処理システムにおいて、前記高速シリアルバスは、PCI Express 規格の高速シリアルバスである。
【０００９】
また、請求項４にかかる発明は、請求項３記載の情報処理システムにおいて、前記ルートコンプレックスは、前記画像データを少なくとも２以上の前記画像形成装置で画像形成する場合、前記画像データを含むPCI Express規格のメッセージパケットを用いたデータパケットを生成し、前記データパケットをPCI Express規格のブロードキャストモードを用いて前記スイッチに対して送信し、前記スイッチは、上流ポートから送られてきた前記データパケットについてブロードキャスト送信が指定されている場合、前記データパケットの前記画像データをコピーし、下流の全ポートに送信する。
【００１０】
また、請求項５にかかる発明は、請求項４記載の情報処理システムにおいて、前記ルートコンプレックスは、前記画像データを含むPCI Express規格のメッセージパケットを用いたデータパケットをブロードキャスト送信する際、PCI Express規格のＴＬＰ（Transaction Layer Packet）ヘッダの構成を、
Fmt: 11 （MsgD）
Type: 10011（broadcast）
Code: 0111 1110あるいは0111 1111 （Vendor-Defined）
Length: Data Payloadのサイズ
とし、Data Payloadに送信する前記画像データを含むような前記メッセージパケットを生成する。
【００１１】
また、請求項６にかかる発明は、請求項３記載の情報処理システムにおいて、前記ルートコンプレックスは、前記画像データを少なくとも２以上の前記画像形成装置で画像形成する場合、前記入力部より読み取った前記画像データを前記各画像形成装置のアドレスに振り分ける。
【００１２】
また、請求項７にかかる発明は、請求項１ないし６のいずれか一記載の情報処理システムにおいて、前記各画像形成装置として高速のプリンタを用いる。
【００１３】
また、請求項８にかかる発明は、請求項１ないし６のいずれか一記載の情報処理システムにおいて、前記各画像形成装置として低速のプリンタを用いる。
【００１４】
また、請求項９にかかる発明のプログラムは、画像データに基づいて用紙などの媒体上に画像形成可能な少なくとも２以上の画像形成装置をPCI Express規格の高速シリアルバスによりそれぞれ接続しているスイッチに対して、PCI Express規格の高速シリアルバスにより接続されているコントローラに設けられたコンピュータを動作させるプログラムであって、前記画像データを少なくとも２以上の前記画像形成装置で画像形成する場合、前記画像データを含むPCI Express規格のメッセージパケットを用いたデータパケットを生成し、前記データパケットをPCI Express規格のブロードキャストモードを用いて前記スイッチに対して送信する。
【００１５】
また、請求項１０にかかる発明は、請求項９記載のプログラムにおいて、前記画像データを含むPCI Express規格のメッセージパケットを用いたデータパケットをブロードキャスト送信する際、PCI Express規格のＴＬＰ（Transaction Layer Packet）ヘッダの構成を、
Fmt: 11 （MsgD）
Type: 10011（broadcast）
Code: 0111 1110あるいは0111 1111 （Vendor-Defined）
Length: Data Payloadのサイズ
とし、Data Payloadに送信する前記画像データを含むような前記メッセージパケットを生成する。
【００１６】
また、請求項１１にかかる発明のプログラムは、画像データに基づいて用紙などの媒体上に画像形成可能な少なくとも２以上の画像形成装置をPCI Express規格の高速シリアルバスによりそれぞれ接続しているスイッチに対して、PCI Express規格の高速シリアルバスにより接続されているコントローラに設けられたコンピュータを動作させるプログラムであって、前記画像データを少なくとも２以上の前記画像形成装置で画像形成する場合、前記画像データを前記各画像形成装置のアドレスに振り分ける。
【００１７】
また、請求項１２にかかる発明のデータ転送方法は、画像データに基づいて用紙などの媒体上に画像形成可能な少なくとも２以上の画像形成装置をPCI Express規格の高速シリアルバスによりそれぞれ接続しているスイッチに対して、PCI Express規格の高速シリアルバスにより接続されているコントローラにおけるデータ転送方法であって、前記画像データを少なくとも２以上の前記画像形成装置で画像形成する場合、前記画像データを含むPCI Express規格のメッセージパケットを用いたデータパケットを生成し、前記データパケットをPCI Express規格のブロードキャストモードを用いて前記スイッチに対して送信する。
【００１８】
また、請求項１３にかかる発明は、請求項１２記載のデータ転送方法において、前記画像データを含むPCI Express規格のメッセージパケットを用いたデータパケットをブロードキャスト送信する際、PCI Express規格のＴＬＰ（Transaction Layer Packet）ヘッダの構成を、
Fmt: 11 （MsgD）
Type: 10011（broadcast）
Code: 0111 1110あるいは0111 1111 （Vendor-Defined）
Length: Data Payloadのサイズ
とし、Data Payloadに送信する前記画像データを含むような前記メッセージパケットを生成する。
【００１９】
また、請求項１４にかかる発明のデータ転送方法は、画像データに基づいて用紙などの媒体上に画像形成可能な少なくとも２以上の画像形成装置をPCI Express規格の高速シリアルバスによりそれぞれ接続しているスイッチに対して、PCI Express規格の高速シリアルバスにより接続されているコントローラにおけるデータ転送方法であって、前記画像データを少なくとも２以上の前記画像形成装置で画像形成する場合、前記画像データを前記各画像形成装置のアドレスに振り分ける。
【発明の効果】
【００２０】
請求項１にかかる発明によれば、画像データを複数部数プリントする場合、ルートコンプレックスが、スイッチの下位に位置する少なくとも２以上の画像形成装置に対して、スイッチを介して同一タイミングで複数部数の画像データを送信することにより、全ての画像形成装置における同一の画像データについての同時印刷、すなわち、多部数を同時に印刷することができるので、印刷時間を短縮することができ、大量の部数を出力する場合における処理の高速化を図ることができるという効果を奏する。
【００２１】
また、請求項２にかかる発明によれば、ルートコンプレックスを多段階に設け、高速シリアルバスでスイッチを接続することにより、システムを拡張することができるという効果を奏する。
【００２２】
また、請求項３にかかる発明によれば、高速シリアルバスは、PCI Express 規格の高速シリアルバスであることにより、低電圧差動信号伝送、ポイントツーポイントで送受信独立の通信チャネル、パケット化されたスプリットトランザクション、リンク構成の違いによる高いスケーラビリティなどの特徴を有するという効果を奏する。
【００２３】
また、請求項４にかかる発明によれば、メッセージパケットによりブロードキャスト送信することにより、PCI Express規格による高速シリアルバスのリンクのレーン数は各々“ｘ１”で良いことから、上流側のリンクでは画像形成装置の台数分のリンクのレーン数が不要となり、リンクのレーン数を減らすことができるという効果を奏する。
【００２４】
また、請求項５にかかる発明によれば、ルートコンプレックスから全てのエンドポイントである画像形成装置宛の画像データを送信することができるという効果を奏する。
【００２５】
また、請求項６にかかる発明によれば、スイッチの上流側のリンクのレーン数が、スイッチの下流にあるリンクのレーン数分（すなわち、画像形成装置の台数分のリンクのレーン数）だけ必要にはなるが、大量の部数を出力する場合における処理の高速化を図ることができるという効果を奏する。
【００２６】
また、請求項７にかかる発明によれば、画像形成装置として高速のプリンタを用いることにより、さらなる高速化を図ることができるという効果を奏する。
【００２７】
また、請求項８にかかる発明によれば、画像形成装置として低速のプリンタを用いることにより、全ての低速プリンタにおける同一の画像データについての同時印刷、すなわち、多部数を同時に印刷することで、低速のプリンタであっても高速化を図ることができるという効果を奏する。
【００２８】
また、請求項９にかかる発明によれば、全ての画像形成装置における同一の画像データについての同時印刷、すなわち、多部数を同時に印刷することができるので、印刷時間を短縮することができ、大量の部数を出力する場合における処理の高速化を図ることができるとともに、メッセージパケットによりブロードキャスト送信することにより、PCI Express規格による高速シリアルバスのリンクのレーン数は各々“ｘ１”で良いことから、上流側のリンクでは画像形成装置の台数分のリンクのレーン数が不要となり、リンクのレーン数を減らすことができるという効果を奏する。
【００２９】
また、請求項１０にかかる発明によれば、ルートコンプレックスから全てのエンドポイントである画像形成装置宛の画像データを送信することができるという効果を奏する。
【００３０】
また、請求項１１にかかる発明によれば、スイッチの上流側のリンクのレーン数が、スイッチの下流にあるリンクのレーン数分（すなわち、画像形成装置の台数分のリンクのレーン数）だけ必要にはなるが、大量の部数を出力する場合における処理の高速化を図ることができるという効果を奏する。
【００３１】
また、請求項１２にかかる発明によれば、全ての画像形成装置における同一の画像データについての同時印刷、すなわち、多部数を同時に印刷することができるので、印刷時間を短縮することができ、大量の部数を出力する場合における処理の高速化を図ることができるとともに、メッセージパケットによりブロードキャスト送信することにより、PCI Express規格による高速シリアルバスのリンクのレーン数は各々“ｘ１”で良いことから、上流側のリンクでは画像形成装置の台数分のリンクのレーン数が不要となり、リンクのレーン数を減らすことができるという効果を奏する。
【００３２】
また、請求項１３にかかる発明によれば、ルートコンプレックスから全てのエンドポイントである画像形成装置宛の画像データを送信することができるという効果を奏する。
【００３３】
また、請求項１４にかかる発明によれば、スイッチの上流側のリンクのレーン数が、スイッチの下流にあるリンクのレーン数分（すなわち、画像形成装置の台数分のリンクのレーン数）だけ必要にはなるが、大量の部数を出力する場合における処理の高速化を図ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００３４】
以下に添付図面を参照して、この発明にかかる情報処理システム、プログラムおよびデータ転送方法の最良な実施の形態を詳細に説明する。
【００３５】
［第１の実施の形態］
本発明の第１の実施の形態を図１ないし図２３に基づいて説明する。以下では、PCI Expressの詳細について、［PCI Express規格の概要］〜［PCI Express のアーキテクチャの詳細］の欄で説明し、その後、本実施の形態の情報処理システムについて、［情報処理システム］の欄で説明する。
【００３６】
［PCI Express規格の概要］
まず、本実施の形態は高速シリアルバスの一つであるPCI Express（登録商標）を利用するものであり、本実施の形態の前提として当該PCI Express規格の概要について、非特許文献１の一部抜粋により説明する。ここに、高速シリアルバスとは、１本の伝送路を用いてシリアル（直列）伝送により高速（１００Ｍｂｐｓ程度以上）にデータをやり取りすることができるインタフェースを意味する。
【００３７】
PCI Expressは、PCIの後継規格としてコンピュータ全般に通用する標準拡張バスとして規格化されたバスであり、概略的には、低電圧差動信号伝送、ポイントツーポイントで送受信独立の通信チャネル、パケット化されたスプリットトランザクション、リンク構成の違いによる高いスケーラビリティなどの特徴を持つ。
【００３８】
図１に既存のPCIシステム、図２にPCI Expressシステムの各々の構成例を示す。既存のPCIシステムにあっては、ＣＰＵ１００やＡＧＰグラフィックス１０１やメモリ１０２が接続されたホストブリッジ１０３に対して、PCI-X（PCIの上位互換規格）デバイス１０４ａ，１０４ｂがPCI-Xブリッジ１０５ａを介して接続されたり、PCIデバイス１０４ｃ，１０４ｄが接続されたPCIブリッジ１０５ｂやPCIバススロット１０６が接続されたPCIブリッジ１０７がPCIブリッジ１０５ｃを介して接続されたりしたツリー構造（木構造）とされている。
【００３９】
これに対して、PCI Expressシステムにあっては、ＣＰＵ１１０やメモリ１１１が接続されたルートコンプレックス１１２に対して、PCI Expressグラフィックス１１３がPCI Express１１４ａにより接続され、また、エンドポイント１１５ａやレガシーエンドポイント１１６ａがPCI Express１１４ｂにより接続されたスイッチ１１７ａがPCI Express１１４ｃにより接続され、さらには、エンドポイント１１５ｂやレガシーエンドポイント１１６ｂがPCI Express１１４ｄにより接続されたスイッチ１１７ｂやPCIバススロット１１８が接続されたPCIブリッジ１１９がPCI Express１１４ｅにより接続されたスイッチ１１７ｃがPCI Express１１４ｆにより接続されたツリー構造（木構造）とされている。
【００４０】
実際に想定されるPCI Expressプラットホーム例を図３に示す。図示例は、デスクトップ／モバイルへの適用例を示し、ＣＰＵ１２１がＣＰＵホストバス１２２により接続され、メモリ１２３が接続されたメモリハブ１２４（ルートコンプレックスに相当する）に対して、例えば、グラフィックス１２５がｘ１６のPCI Express１２６ａにより接続され、また、変換機能を有するＩ／Ｏハブ１２７がPCI Express１２６ｂにより接続されている。このＩ／Ｏハブ１２７には、例えば、Serial ATA１２８によりストレージ１２９が接続され、LPC１３０によりローカルＩ／Ｏ１３１が接続され、USB 2.0１３２やPCIバススロット１３３が接続されている。さらには、Ｉ／Ｏハブ１２７には、PCI Express１２６ｃによりスイッチ１３４が接続され、このスイッチ１３４には、各々、PCI Express１２６ｄ，１２６ｅ，１２６ｆによりモバイルドック１３５、ギガビットイーサネット１３６（イーサネットは登録商標）、アドインカード１３７が接続されている。
【００４１】
即ち、PCI Expressシステムでは、従来のPCI，PCI-X，AGPといったバスがPCI Expressで置き換わり、既存のPCI／PCI-Xデバイスを接続するためにブリッジが使用される。チップセット間の接続もPCI Express接続となり、IEEE1394，Serial ATA，USB 2.0などの既存のバスはＩ／ＯハブによりPCI Expressに接続される。
【００４２】
［PCI Expressの構成要素］
Ａ．ポート（Port）／レーン（Lane）／リンク（Link）
図４に物理層の構造を示す。ポートは、物理的には同一半導体内にあり、リンクを形成するトランスミッタ／レシーバの集合で、論理的にはコンポーネント・リンク間を１対１で接続（ポイント・ツー・ポイント）するインタフェースを意味する。転送レートは、例えば片方向２．５Ｇｂｐｓとされている。レーンは、例えば０．８Ｖの差動信号ペアのセットで、送信側の信号ペア（２本）、受信側の信号ペア（２本）からなる。リンクは、２つのポートとその間を結ぶレーンの集まりであり、コンポーネント間のデュアルシンプレックス通信バスである。「ｘＮリンク」はＮ本のレーンから構成され、現在の規格では、Ｎ＝１，２，４，８，１６，３２が定義されている。図示例は、ｘ４リンク例である。例えば、図５に示すように、デバイスＡ，Ｂ間を結ぶこのレーン幅Ｎを可変することにより、スケーラブルなバンド幅を構成することが可能となる。
【００４３】
Ｂ．ルートコンプレックス（Root Complex）
ルートコンプレックス１１２は、Ｉ／Ｏ構造の最上位に位置し、ＣＰＵやメモリサブシステムをＩ／Ｏに接続する。ブロック図などでは、図３に示すように、「メモリハブ」と記述されることが多い。ルートコンプレックス１１２（又は、１２４）は、１つ以上のPCI Expressポート（ルートポート）（図２中では、ルートコンプレックス１１２中の四角で示す）を持ち、各々のポートは独立したＩ／Ｏ階層ドメインを形成する。Ｉ／Ｏ階層ドメインは、単純なエンドポイントである場合（例えば、図２中のエンドポイント１１５ａ側の例）や、多数のスイッチやエンドポイントから形成される場合（例えば、図２中のエンドポイント１１５ｂやスイッチ１１７ｂ，１１５ｃ側の例）がある。
【００４４】
Ｃ．エンドポイント（End Point）
エンドポイント１１５は、タイプ００ｈのコンフィグレーション空間ヘッダを持つデバイス（具体的には、ブリッジ以外のデバイス）で、レガシーエンドポイントとPCI Expressエンドポイントとに分けられる。両者の大きな違いは、PCI ExpressエンドポイントはＢＡＲ（ベースアドレスレジスタ）でＩ／Ｏリソースを要求せず、このためＩ／Ｏリクエストを要求しない。また、PCI Expressエンドポイントは、ロックリクエストもサポートしていない。
【００４５】
Ｄ．スイッチ（Switch）
スイッチ１１７（又は、１３４）は、２つ以上のポートを結合し、ポート間でのパケットルーティングを行う。コンフィグレーションソフトウェアからは、当該スイッチは、図６に示すように、仮想PCI-PCIブリッジ１４１の集合体として認識される。図中、両矢印はPCI Expressリンク１１４（又は、１２６）を示し、１４２ａ〜１４２ｄはポートを示す。このうち、ポート１４２ａはルートコンプレックスに近い方のアップストリームポートであり、ポート１４２ｂ〜１４２ｄはルートコンプレックスから遠い方のダウンストリームポートである。
【００４６】
Ｅ．PCI Express１１４ｅ−PCIブリッジ１１９
PCI ExpressからPCI／PCI-Xへの接続を提供する。これにより、既存のPCI／PCI-XデバイスをPCI Expressシステム上で使用することができる。
【００４７】
［階層アーキテクチャ］
従来のＰＣＩのアーキテクチャは、図７−１に示すように、プロトコルとシグナリングが密接に関連する構造であり階層という考え方はなかったが、PCI Expressでは、図７−２に示すように、一般的な通信プロトコルやInfiniBandのように、独立した階層構造とされ、各層に分けて仕様が定義されている。即ち、最上位のソフトウェア１５１、最下位の機構（メカニカル）部１５２間に、トランザクション層１５３、データリンク層１５４、物理層１５５を持つ構造とされている。これにより、各層のモジュール性が確保され、スケーラビリティを持たせることやモジュールの再利用が可能となる。例えば、新たな信号コーディング方式や伝送媒体を採用する場合、物理層を変更するだけでデータリンク層やトランザクション層は変更せずに対応できる。
【００４８】
PCI Expressのアーキテクチャの中心となるのは、トランザクション層１５３、データリンク層１５４、物理層１５５であり、各々図８を参照して説明する以下のような役割を持つ。
【００４９】
Ａ．トランザクション層１５３
トランザクション層１５３は、最上位に位置し、トランザクションレイヤパケット（ＴＬＰ）の組み立て、分解機能を持つ。トランザクションレイヤパケット（ＴＬＰ）は、リード／ライト、各種イベントといったトランザクションの伝達に用いられる。また、トランザクション層１５３は、トランザクションレイヤパケット（ＴＬＰ）のためのクレジットを用いたフロー制御を行う。各層１５３〜１５５におけるトランザクションレイヤパケット（ＴＬＰ）の概要を図９に示す（詳細は、後述する）。
【００５０】
Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、エラー検出／訂正（再送）によりトランザクションレイヤパケット（ＴＬＰ）のデータ完全性を保証することと、リンク管理である。データリンク層１５４間では、リンク管理やフロー制御のためのパケットのやり取りを行う。このパケットは、トランザクションレイヤパケット（ＴＬＰ）と区別するために、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれる。
【００５１】
Ｃ．物理層１５５
物理層１５５は、ドライバ、入力バッファ、パラレル−シリアル／シリアル−パラレル変換器、ＰＬＬ、インピーダンス整合回路といったインタフェース動作に必要な回路を含んでいる。また、論理的な機能としてインタフェースの初期化・保守の機能を持つ。物理層１５５は、データリンク層１５４／トランザクション層１５３を実際のリンクで使用される信号技術から独立させる役目も持っている。
【００５２】
なお、PCI Expressのハードウェア構成上、エンベデッド・クロックという技術を採用しており、クロック信号はなく、クロックのタイミングはデータ信号中に埋め込まれており、受信側でデータ信号のクロス・ポイントを基にクロックを抽出する方式とされている。
【００５３】
［コンフィグレーション空間］
PCI Expressは、従来のPCIと同様にコンフィグレーション空間を持つが、その大きさは従来のPCIが２５６バイトであるのに対して、図１０に示すように、４０９６バイトへと拡張されている。これにより、多数のデバイス固有レジスタセットを必要とするデバイス（ホストブリッジなど）に対しても、将来的に十分な空間が確保されている。PCI Expressでは、コンフィグレーション空間へのアクセスは、フラットなメモリ空間へのアクセス（コンフィグレーションリード／ライト）で行われ、バス／デバイス／機能／レジスタ番号はメモリアドレスにマップされている。
【００５４】
当該空間の先頭２５６バイトは、PCIコンフィグレーション空間として、ＢＩＯＳや従来のＯＳからＩ／Ｏポートを使用した方法でもアクセスできる。従来のアクセスをPCI Expressでのアクセスに変換する機能は、ホストブリッジ上に実装される。００ｈから３ＦｈまではPCI2.3互換のコンフィグレーションヘッダとなっている。これにより、PCI Expressで拡張された機能以外であれば、従来のＯＳやソフトウェアをそのまま使用することができる。即ち、PCI Expressにおけるソフトウェア層は、既存のPCIと互換性を保ったロード・ストア・アーキテクチャ（プロセッサが直接Ｉ／Ｏレジスタをアクセスする方式）を継承している。しかし、PCI Expressで拡張された機能（例えば、同期転送やＲＡＳ（Reliability,Availability and Serviceability）などの機能）を使用するには、４ＫバイトのPCI Express拡張空間にアクセスできるようにする必要がある。
【００５５】
なお、PCI Expressとしては様々なフォームファクタ（形状）が考えられるが、具体化している例としては、アドインカード、プラグインカード（Express Card）、Mini PCI Expressなどがある。
【００５６】
［PCI Express のアーキテクチャの詳細］
PCI Express のアーキテクチャの中心となっているトランザクション層１５３、データリンク層１５４、物理層１５５について、各々詳細に説明する。
【００５７】
Ａ．トランザクション層１５３
トランザクション層１５３の主な役割は、前述したように、上位のソフトウェア層１５１と下位のデータリンク層１５４との間でトランザクションレイヤパケット（ＴＬＰ）の組み立てと分解を行うことである。
【００５８】
ａ．アドレス空間とトランザクションタイプ
PCI Expressでは、従来のPCIでサポートされていたメモリ空間（メモリ空間とのデータ転送用）、Ｉ／Ｏ空間（Ｉ／Ｏ空間とのデータ転送用）、コンフィグレーション空間（デバイスのコンフィグレーションとセットアップ用）に加えて、メッセージ空間（PCI Expressデバイス間のインバンドでのイベント通知や一般的なメッセージ送信（交換）用…割り込み要求や確認は、メッセージを「仮想ワイヤ」として使用することにより伝達される）が追加され、４つのアドレス空間が定義されている。各々の空間に対してトランザクションタイプが定義されている（メモリ空間、Ｉ／Ｏ空間、コンフィグレーション空間は、リード／ライト、メッセージ空間は基本（ベンダ定義含む））。
【００５９】
ｂ．トランザクションレイヤパケット（ＴＬＰ）
PCI Expressは、パケット単位で通信を行う。図９に示したトランザクションレイヤパケット（ＴＬＰ）のフォーマットにおいて、ヘッダのヘッダ長は３ＤＷ（ＤＷはダブルワードの略；合計１２バイト）又は４ＤＷ（１６バイト）で、トランザクションレイヤパケット（ＴＬＰ）のフォーマット（ヘッダ長とペイロードの有無）、トランザクションタイプ、トラフィッククラス（ＴＣ）、アトリビュートやペイロード長などの情報が含まれる。パケット内の最大ペイロード長は１０２４ＤＷ（４０９６バイト）である。
【００６０】
ＥＣＲＣは、エンドツーエンドのデータ完全性を保証するためのもので、トランザクションレイヤパケット（ＴＬＰ）部分の３２ビットＣＲＣである。これは、スイッチ内部などでトランザクションレイヤパケット（ＴＬＰ）にエラーが発生した場合、ＬＣＲＣ（リンクＣＲＣ）ではエラーを検出できないためである（エラーとなったＴＬＰでＬＣＲＣが再計算されるため）。
【００６１】
リクエストは、完了パケットが不要なものと必要なものとがある。
【００６２】
ｃ．トラフィッククラス（ＴＣ）と仮想チャネル（ＶＣ）
上位のソフトウェアは、トラフィッククラス（ＴＣ）を使用することによりトラフィックの差別化（優先度をつける）を行うことができる。例えば、映像データをネットワークのデータよりも優先して転送する、といったことが可能となる。トラフィッククラス（ＴＣ）はＴＣ０からＴＣ７まで８つある。
【００６３】
仮想チャネル（ＶＣ：Vertual Channel）は、各々独立した仮想通信バス（同一のリンクを共用する複数の独立したデータ・フロー・バッファを使用するメカニズム）で、各々がリソース（バッファやキュー）を持ち、図１１に示すように、独立したフロー制御を行う。これにより、１つの仮想チャネルのバッファが満杯の状態（full）になっても、他の仮想チャネルの転送を行うことができる。つまり、物理的には１つのリンクを仮想的な複数のチャネルに分けることで、有効に使用することができる。例えば、図１１中に示すように、スイッチを経由してルートのリンクが複数のデバイスに分かれる場合、各デバイスのトラフィックの優先度を制御することができる。ＶＣ０は必須で、コストパフォーマンスのトレードオフに応じてその他の仮想チャネル（ＶＣ１〜ＶＣ７）が実装される。図１１中の実線矢印は、デフォルト仮想チャネル（ＶＣ０）を示し、破線矢印はその他の仮想チャネル（ＶＣ１〜ＶＣ７）を示している。
【００６４】
トランザクション層内では、トラフィッククラス（ＴＣ）が仮想チャネル（ＶＣ）にマッピングされる。１つの仮想チャネル（ＶＣ）に対して１つ又は複数のトラフィッククラス（ＴＣ）をマッピングできる（仮想チャネル（ＶＣ）の数が少ない場合）。単純な例では、各トラフィッククラス（ＴＣ）から各仮想チャネル（ＶＣ）に１対１、全てのトラフィッククラス（ＴＣ）を仮想チャネルＶＣ０にマッピングする、といったことが考えられる。ＴＣ０−ＶＣ０のマッピングは、必須／固定で、それ以外のマッピングは上位のソフトウェアから制御される。ソフトウェアはトラフィッククラス（ＴＣ）を利用することで、トランザクションの優先度を制御することが可能となる。
【００６５】
ｄ．フロー制御
受信バッファのオーバーフローを避け、伝送順序を確立するためにフロー制御（ＦＣ：Flow Control）が行われる。フロー制御は、リンク間のポイントツーポイントで行われ、エンドツーエンドではない。従って、フロー制御により最終的な相手（コンプリータ）にパケットが届いたことを確認することはできない。
【００６６】
PCI Expressのフロー制御は、クレジット・ベースで行われる（データ転送を始める前に、受け取り側のバッファの空き状況を確認し、オーバーフロー、アンダフローが発生しないメカニズム）。即ち、受信側はリンク初期化時にバッファ容量（クレジット値）を送信側に通知し、送信側はクレジット値と送信するパケットの長さとを比較し、一定の残りがある場合のみパケットを送信する。このクレジットには６種類ある。
【００６７】
フロー制御の情報交換はデータリンク層のデータリンクレイヤパケット（ＤＬＬＰ）を使用して行われる。フロー制御はトランザクションレイヤパケット（ＴＬＰ）のみに適用され、データリンクレイヤパケット（ＤＬＬＰ）には適用されない（ＤＬＬＰは常時送受信可能）。
【００６８】
Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、前述したように、リンク上の２つのコンポーネント間での信頼性の高いトランザクションレイヤパケット（ＴＬＰ）交換機能を提供することである。
【００６９】
ａ．トランザクションレイヤパケット（ＴＬＰ）の扱い
トランザクション層１５３から受け取ったトランザクションレイヤパケット（ＴＬＰ）に対しては、先頭に２バイトのシーケンス番号、末尾に４バイトのリンクＣＲＣ（ＬＣＲＣ）を付加して、物理層１５５に渡す（図９参照）。トランザクションレイヤパケット（ＴＬＰ）は、リトライバッファに保管され、相手から受信確認（ＡＣＫ）が届くまで再送される。トランザクションレイヤパケット（ＴＬＰ）の送信に失敗が続いた場合は、リンク異常であると判断して物理層１５５に対してリンクの再トレーニングを要求する。リンクのトレーニングが失敗した場合、データリンク層１５４の状態はインアクティブに遷移する。
【００７０】
物理層１５５から受け取ったトランザクションレイヤパケット（ＴＬＰ）は、シーケンス番号とリンクＣＲＣ（ＬＣＲＣ）が検査され、正常であればトランザクション層１５３に渡され、エラーがあった場合は再送を要求する。
【００７１】
ｂ．データリンクレイヤパケット（ＤＬＬＰ）
トランザクションレイヤパケット（ＴＬＰ）は、物理層から送信されるときに自動的に図１２に示すようなデータリンクレイヤパケット（ＤＬＬＰ）に分割されて各レーンに送信される。データリンク層１５４が生成するパケットは、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれ、データリンク層１５４間でやり取りされる。データリンクレイヤパケット（ＤＬＬＰ）には、
・Ack／Nak：ＴＬＰの受信確認、リトライ（再送）
・InitFC1／InitFC2／UpdateFC：フロー制御の初期化とアップデート
・電源管理のためのＤＬＬＰ
なる種類がある。
【００７２】
図１２に示すように、データリンクレイヤパケット（ＤＬＬＰ）の長さは６バイトで、種類を示すＤＬＬＰタイプ（１バイト）、ＤＬＬＰの種類で固有の情報（３バイト）、ＣＲＣ（２バイト）から構成される。
【００７３】
Ｃ．物理層−論理サブブロック１５６
図８中に示す物理層１５５の論理サブブロック１５６での主な役割は、データリンク層１５４から受け取ったパケットを電気サブブロック１５７で送信できる形式に変換することである。また、物理層１５５を制御／管理する機能も有する。
【００７４】
ａ．データ符号化とパラレル−シリアル変換
PCI Expressは、連続した“０”や“１”が続かないように（長い期間、クロス・ポイントが存在しない状態が続かないようにするため）、データ符号化に８Ｂ／１０Ｂ変換を用いる。変換されたデータは、図１３中に示すように、シリアル変換され、ＬＳＢからレーン上に送信される。ここに、レーンが複数ある場合は（図１３はｘ４リンクの場合を例示している）、符号化の前にデータがバイト単位で各レーンに割り振られる。この場合、一見パラレル・バスのようにみえるが、レーン毎に独立した転送を行うので、パラレル・バスで問題となるスキューが大幅に緩和される。
【００７５】
ｂ．電源管理とリンクステート
リンクの消費電力を低く抑えるために、図１４に示すように、Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２というリンクステートが定義されている。
【００７６】
Ｌ０が通常モードで、Ｌ０ｓからＬ２へと低消費電力となるが、Ｌ０への復帰にも時間がかかるようになる。図１５に示すように、ソフトウェアによる電源管理に加えて、アクティブステート電源管理を積極的に行うことにより、消費電力を極力小さくすることが可能となる。
【００７７】
Ｄ．物理層−電気サブブロック１５７
物理層１５５の電気サブブロック１５７での主な役割は、論理サブブロック１５６でシリアル化されたデータをレーン上に送信することと、レーン上のデータを受信して論理サブブロック１５６に渡すことである。
【００７８】
ａ．ＡＣカップリング
リンクの送信側では、ＡＣカップリング用のコンデンサが実装される。これにより、送信側と受信側のＤＣコモンモード電圧が同一である必要がなくなる。このため、送信側と受信側で異なる設計、半導体プロセス、電源電圧を使用することが可能となる。
【００７９】
ｂ．デエンファシス
PCI Expressでは、前述したように、８Ｂ／１０Ｂエンコーディングによってできるだけ連続した“０”や“１”が続かないように処理されるが、連続した“０”や“１”が続くこともある（最大５回）。この場合、送信側はデエンファシス転送を行わなければならないことが規定されている。同一極性のビットが連続する場合は、２つ目のビットからは差動電圧レベル（振幅）を３．５±０．５ｄＢ落とすことで、受信側で受け取る信号のノイズ・マージンを稼ぐ必要がある。これを、デエンファシスという。伝送路の周波数依存性減衰のため、変化するビットの場合は高周波成分が多く、減衰により受信側の波形が小さくなるが、変化しないビットの場合は高周波成分が少なく、相対的に受信側の波形が大きくなる。このため、受信側での波形を一定とするためにデエンファシスを行う。
【００８０】
［情報処理システム］
本実施の形態のデジタル複写機やＭＦＰ等の情報処理システムは、その内部インタフェースに前述したようなPCI Express規格の高速シリアルバスを利用するようにしたものである。
【００８１】
図１６は、本実施の形態の情報処理システムの構成例を示す概略ブロック図である。本実施の形態の情報処理システム１は、例えばＭＦＰ等の機器に適用されるもので、その構成要素として、コントローラ２と、画像入力部である入力部３と画像出力部である出力部４とデータ保存部５とを備える。
【００８２】
コントローラ２は、インストールされているプログラム（ソフトウェア）に従い当該システム全体の制御を受け持つＣＰＵ等を含み、経路制御や経路判断等の処理を行うデバイス部分（プリンタコントローラ）を意味する。また、コントローラ２は、画像データに対して拡大・縮小、回転等の画像処理、圧縮、伸長、データ変換処理（プリンタ言語の展開、拡大、縮小）、メモリ管理などの処理を行う。
【００８３】
入力部３とは、原稿画像等に基づく画像データを当該システム内に取り込むためのデバイスやユニット部分を示し、例えば、原稿画像を光電的に読み取って画像データを取得するスキャナエンジン等により構成されている。
【００８４】
出力部４とは、画像データを紙などに印刷出力するデバイスやユニット部分を示し、例えば、電子写真方式のプロッタ（プリンタ）エンジン等により構成されている。なお、出力部４の印刷方式は、電子写真方式のほか、インクジェット方式、昇華型熱転写方式、銀塩写真方式、直接感熱記録方式、溶融型熱転写方式など、様々な方式を用いることができる。
【００８５】
データ保存部５とは、画像データを保存するメモリやＨＤＤ等を含むデバイスやユニット部分である。
【００８６】
このような構成において、コントローラ２による制御の下、入力部３から取り込まれた画像データは必要に応じてコントローラ２による画像処理を経た後、データ保存部５に転送され、データ保存部５に一旦保存される。その後、データ保存部５に保存された画像データはコントローラ２に取り込まれ必要に応じて画像処理を経た後、出力部４に転送され、印刷出力等がなされる。
【００８７】
加えて、コントローラ２には、スイッチ（Switch）７をPCI Express規格による高速シリアルバス８により接続するPCI Express規格のルートコンプレックス（Root Complex）６が備えられている。スイッチ７の下位には、PCI Express規格のエンドポイント（End Point）として、画像データに基づいて用紙などの媒体上に画像形成する画像形成装置である複数のプリンタ９が、PCI Express規格による高速シリアルバス１０でそれぞれ接続されている。なお、プリンタ９は、それぞれ同一の性能を有しているものとする。ここで、高速シリアルバス８のリンクのレーン数は“ｘ１”、高速シリアルバス１０のリンクのレーン数は各々“ｘ１”とする。
【００８８】
ここで、本実施の形態の情報処理システム１が備える特徴的な機能について説明する。本実施の形態の情報処理システム１においては、入力部３より読み取った画像データを複数部数プリントする場合、複数部数の画像データをスイッチ７の下位に位置する複数のプリンタ９に対して、同一タイミングで送信する。この場合、ルートコンプレックス６は、データパケットをPCI Express規格のメッセージパケット（Message Packet）により、下流側へPCI Express規格のブロードキャスト（Broadcast）モードを用いて送信する。この点について、「PCI Express Base Specification Revision 1.0a」（http://www.pcisig.com/）の一部抜粋により、以下に詳述する。
【００８９】
PCI Express規格のＴＬＰ（Transaction Layer Packet）の種類は、Memory Read / Write, IO Read / Write, Config Read / Write, Message, Completionなどに大別される。ＴＬＰのフォーマットは、図１７に示すように、TLP  Header, Data Payload, TLP Digestの３つのセクションにより、構成される。なお、ＴＬＰの種類により、Data Payloadが無い場合もある。また、TLP Digestについてもオプションであり、必ずつくわけではない。
【００９０】
さらに、TLP Headerは、図１８に示すような構成とされており、FmtとTypeの組み合わせにより、図１９に示すテーブルにしたがって種類が判別される。
【００９１】
通常のデータ転送には、図１９に示すMemory Read Request（MRd）およびCompletion with Data（CplD）やMemory Write Request（MWr）のＴＬＰが使用される。
【００９２】
ここで、メッセージパケットについて説明する。メッセージパケットには、図１９に示すように、Data Payloadを含まないMsgと、Data Payloadを含むMsgDの２種類がある。Msg及びMsgDにおいては、図２０に示すテーブルに従うことにより、r[2:0]の部分でメッセージパケットのルーティング方式を決めることができる。図２０に示すように、メッセージパケットでは、r[2:0]を011にすることにより、ルートコンプレックス（RootComplex）からすべてのエンドポイント（Endpoint）に対するブロードキャスト（Broadcast）パケットを送信することが可能である。図２１は、メッセージリクエストヘッダのデータ構成を示す説明図である。r[2:0]は、図２１ではTypeフィールドの下位３bitに指定される。このようなメッセージパケットは、基本的には、割り込み通達、パワーマネジメント、エラー通達、ロックトランザクション、スロットパワー制限、ホットプラグなど、特定のメッセージを送信する用途で用いられる。しかしながら、PCI Express規格においては、Vendor#Defined Messagesも規定されており、あらかじめ規格で決められた用途以外のデータを送るために使用することも可能になっている。Vendor#Degined Messageを使用するには、MessageCode のフィールドを、図２２に示すType0,1のいずれかを指定すればよい。そして、Broadcastでパケットを送信する場合は、図２２に示すRouting r[2:0]の部分で011を指定する。
【００９３】
このようなメッセージパケットによってData Payloadを送る場合は、Fmtのフィールドを11にする。また、Datapayloadを含む場合、ＴＬＰのLengthフィールドにはDatapayloadサイズを指定する。
【００９４】
以上、Message TLPによるBroadcast送信でベンダー定義のデータを送るためには、TLPヘッダの構成を、
Fmt: 11 （MsgD）
Type: 10011（broadcast）
Code: 0111 1110あるいは0111 1111 （Vendor-Defined）
Length: Data Payloadのサイズ
とし、Data Payloadに送信するデータを含むようなメッセージパケットを生成すれば、Rootcomplexから全てのEndpoint宛のデータを送信することができる。
【００９５】
このようにbroadcastが指定されているパケットは、スイッチにおいて上流ポートから送られてきたデータがコピーされ、下流の全ポートに送信される。
【００９６】
このように本実施の形態によれば、コントローラ２において画像データを含むメッセージパケットを生成し、ルートコンプレックス６からスイッチ７を介して全てのプリンタ９に対し、メッセージパケットをブロードキャストモードを用いて送信することにより、全てのプリンタ９における同一の画像データについての同時印刷、すなわち、多部数を同時に印刷することができるので、印刷時間を短縮することができ、大量の部数を出力する場合における処理の高速化を図ることができる。もちろん、プリンタ９として高速のプリンタを用いることにより、さらなる高速化を図ることができる。また、プリンタ９として低速のプリンタを用いた場合であっても、全ての低速プリンタにおける同一の画像データについての同時印刷、すなわち、多部数を同時に印刷することで、低速のプリンタであっても高速化を図ることができる。
【００９７】
また、メッセージパケットによりブロードキャスト送信する場合には、PCI Express規格による高速シリアルバス８，１０のリンクのレーン数は各々“ｘ１”で良いことから、上流側のリンクではプリンタ９の台数分のリンクのレーン数が不要となり、リンクのレーン数を減らすことができる。
【００９８】
なお、図２３に示すように、図１６に示した構成に対して、ルートコンプレックス１１を多段階に設け、PCI Express規格による高速シリアルバス１３でスイッチ１２を接続することにより、システムを拡張することができる。
【００９９】
このように本実施の形態によれば、画像データを複数部数プリントする場合、ルートコンプレックス６が、スイッチ７の下位に位置する少なくとも２以上のプリンタ９に対して、スイッチ７を介して同一タイミングで複数部数の画像データを送信することにより、全てのプリンタ９における同一の画像データについての同時印刷、すなわち、多部数を同時に印刷することができるので、印刷時間を短縮することができ、大量の部数を出力する場合における処理の高速化を図ることができる。
【０１００】
また、メッセージパケットによりブロードキャスト送信することにより、PCI Express規格による高速シリアルバス８，１０のリンクのレーン数は各々“ｘ１”で良いことから、上流側のリンクではプリンタ９の台数分のリンクのレーン数が不要となり、リンクのレーン数を減らすことができる。
【０１０１】
［第２の実施の形態］
次に、本発明の第２の実施の形態を図２４に基づいて説明する。なお、前述した第１の実施の形態と同じ部分は同じ符号で示し説明も省略する。
【０１０２】
第１の実施の形態においては、画像データを含むメッセージパケットを複数のプリンタ９に対しブロードキャスト送信することにより、多部数を同時に印刷するようにしたが、本実施の形態においては、アドレスを振り分けて下流のプリンタへ出力するようにしたものである。
【０１０３】
図２４は、本実施の形態の情報処理システムの構成例を示す概略ブロック図である。本実施の形態の情報処理システム１は、構成的には、高速シリアルバス８のリンクのレーン数が“ｘ４”である点が第１の実施の形態と異なっている。すなわち、本実施の形態においては、スイッチ７の上流側のリンクのレーン数が、スイッチ７の下流にあるリンクのレーン数分（すなわち、プリンタ９の台数分のリンクのレーン数）だけ必要になっている。
【０１０４】
つまり、本実施の形態においては、ルートコンプレックス６で画像データを各プリンタ９のアドレスに振り分けるようにしている。
【０１０５】
このように本実施の形態によれば、スイッチ７の上流側のリンクのレーン数が、スイッチ７の下流にあるリンクのレーン数分（すなわち、プリンタ９の台数分のリンクのレーン数）だけ必要にはなるが、大量の部数を出力する場合における処理の高速化を図ることができる。
【図面の簡単な説明】
【０１０６】
【図１】既存PCIシステムの構成例を示すブロック図である。
【図２】PCI Expressシステムの構成例を示すブロック図である。
【図３】デスクトップ／モバイルでのPCI Expressプラットホームの構成例を示すブロック図である。
【図４】ｘ４の場合の物理層の構造例を示す模式図である。
【図５】デバイス間のレーン接続例を示す模式図である。
【図６】スイッチの論理的構造例を示すブロック図である。
【図７−１】既存のPCIのアーキテクチャを示すブロック図である。
【図７−２】PCI Expressのアーキテクチャを示すブロック図である。
【図８】PCI Expressの階層構造を示すブロック図である。
【図９】トランザクションレイヤパケットのフォーマット例を示す説明図である。
【図１０】PCI Expressのコンフィグレーション空間を示す説明図である。
【図１１】仮想チャネルの概念を説明するための模式図である。
【図１２】データリンクレイヤパケットのフォーマット例を示す説明図である。
【図１３】ｘ４リンクでのバイトストライピング例を示す模式図である。
【図１４】Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２というリンクステートの定義について説明する説明図である。
【図１５】アクティブステート電源管理の制御例を示すタイムチャートである。
【図１６】本発明の第１の実施の形態の情報処理システムの構成例を示す概略ブロック図である。
【図１７】PCI Express規格のＴＬＰのデータフォーマットを示す説明図である。
【図１８】TLP Headerを示す説明図である。
【図１９】ＴＬＰの種類を示すテーブルである。
【図２０】メッセージパケットのルーティング方式を示すテーブルである。
【図２１】メッセージリクエストヘッダのデータ構成を示す説明図である。
【図２２】MessageCode のフィールドを示す説明図である。
【図２３】情報処理システムの構成の変形例を示す概略ブロック図である。
【図２４】本発明の第２の実施の形態の情報処理システムの構成例を示す概略ブロック図である。
【符号の説明】
【０１０７】
１      情報処理システム
６，１１      ルートコンプレックス
７，１２      スイッチ
８，１０，１３      高速シリアルバス
９      画像形成装置
【図１】
2007062076.tif 000003
【図２】
2007062076.tif 000004
【図３】
2007062076.tif 000005
【図４】
2007062076.tif 000006
【図５】
2007062076.tif 000007
【図６】
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【図７−１】
2007062076.tif 000009
【図７−２】
2007062076.tif 000010
【図８】
2007062076.tif 000011
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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