(57)【要約】【課題】被写体に非常に明るい部分と暗い部分がある場合、対数圧縮にて飽和を抑えると、暗い部分での視認性が悪い。高輝度補正信号を用いた処理を行うものは画素別に処理を行うことが難しい。初期設定スイッチを有するものは、画素回路が複雑になる。【解決手段】ＣＭＯＳセンサを構成する各画素は、フォトダイオードＰＤ１とトランジスタＴｒ１〜Ｔｒ７からなる。全画素のＰＤ１を全画素のＴｒ１をオンすることで一斉にリセットする。その直後からＰＤ１が光電変換を開始すると、前フレームの当該画素の入射光量に応じたタイミングで発生される垂直選択信号ＶＳＥＬと水平選択信号ＨＳＥＬとの論理積により、Ｔｒ４とＴｒ５がオンとされ、ＰＤ１に蓄積されていた電荷がＴｒ５を介して蓄積部Ａに転送される。ＰＤ１のリセット直後から上記の電荷転送時点までの露光時間は、当該画素の入射光量が多い時には短く、少ない時は長くなるように設定される。【選択図】図２
2007166238.tif 000002
【特許請求の範囲】
【請求項１】
撮像部に複数の画素が規則的に配列されたＣＭＯＳセンサにおいて、
前記画素の各々は、
入射光を光電変換して電荷を蓄積する光電変換素子と、
前記光電変換素子をリセットするために、ドレイン端子及びソース端子の一方が前記光電変換素子に接続され、ゲート端子に第１のリセット信号が印加される第１のトランジスタと、
ドレイン端子及びソース端子の一方が電源端子に接続され、ゲート端子に印加される電荷に応じた画素信号をドレイン端子及びソース端子の他方から出力する信号増幅用の第２のトランジスタと、
ゲート端子に選択信号線を介して画素別に印加される選択信号により選択された時に、前記第２のトランジスタから出力された画素信号を、ソース端子及びドレイン端子の一方から出力信号線に出力する選択用の第３のトランジスタと、
前記光電変換素子と前記第１のトランジスタとの接続点にソース端子及びドレイン端子の一方が接続された電荷転送用の第４のトランジスタと、
ゲート端子が第１の信号線に接続され、ドレイン端子及びソース端子の一方が、前記第４のトランジスタのゲート端子に接続され、他方の端子が第２の信号線に接続されて該第４のトランジスタのゲート電位をコントロールする第５のトランジスタと、
ゲート端子が第３の信号線に接続され、ドレイン端子及びソース端子の一方が、前記第４のトランジスタのソース端子及びドレイン端子の他方に接続され、他方の端子が前記第２のトランジスタのゲート端子に接続された転送用の第６のトランジスタと、
ドレイン端子及びソース端子の一方が、前記第２のトランジスタと前記第６のトランジスタとの接続点に接続され、他方の端子が電源端子に接続され、ゲート端子に第２のリセット信号が印加されるリセット用の第７のトランジスタと
より構成され、
全画素の前記第１のトランジスタのゲート端子に前記第１のリセット信号を同時に印加して、全画素の前記光電変換素子を同時にリセットするリセット手段と、
前記リセット手段によるリセット後の前記光電変換素子の光電変換による電荷蓄積動作中において、前記第１及び第２の信号線の信号の論理積により選択した画素の前記第４及び第５のトランジスタをそれぞれオン状態とし、前記光電変換素子の電荷を前記第４のトランジスタを介して、前記第４及び第６のトランジスタの接続点へ転送する第１の転送手段と、
前記第１の転送手段による電荷転送後に、前記第６のトランジスタを前記第３の信号線の信号によりオン状態として、前記第２、第６及び第７のトランジスタの共通接続点の蓄積部に、前記第４及び第６のトランジスタの接続点に蓄積されている電荷を転送して、その蓄積部に全画素読み出し期間、電荷を保持させる第２の転送手段と、
前記第１の転送手段による前記第４及び第５のトランジスタをそれぞれオン状態とするタイミング位置を、その画素の前記光電変換素子への入射光量に応じて可変することにより、前記光電変換素子のリセット後の電荷蓄積開始時点から前記第１の転送手段による電荷転送時点までの露光時間を可変する画素別露光時間可変手段と
を有することを特徴とする画素別シャッタ機能付ＣＭＯＳセンサ。
【請求項２】
撮像部に複数の画素が規則的に配列されたＣＭＯＳセンサにおいて、
前記画素の各々は、
入射光を光電変換して電荷を蓄積する光電変換素子と、
前記光電変換素子をリセットするために、ドレイン端子及びソース端子の一方が前記光電変換素子に接続された第１のトランジスタと、
ドレイン端子及びソース端子の一方が電源端子に接続され、ゲート端子に印加される電荷に応じた画素信号をドレイン端子及びソース端子の他方から出力する信号増幅用の第２のトランジスタと、
ゲート端子に選択信号線を介して画素別に印加される選択信号により選択された時に、前記第２のトランジスタから出力された画素信号を、ソース端子及びドレイン端子の一方から出力信号線に出力する選択用の第３のトランジスタと、
ゲート端子が第１の信号線に接続され、ドレイン端子及びソース端子の一方が、前記第１のトランジスタのゲート端子に接続され、他方の端子が第２の信号線に接続されて前記第１のトランジスタのゲート電位をコントロールする第４のトランジスタと、
ゲート端子が第３の信号線に接続され、ドレイン端子及びソース端子の一方が、前記第１のトランジスタと前記光電変換素子との接続点に接続され、他方の端子が前記第２のトランジスタのゲート端子に接続された転送用の第５のトランジスタと、
ドレイン端子及びソース端子の一方が、前記第２のトランジスタと前記第５のトランジスタとの接続点に接続され、他方の端子が電源端子に接続され、ゲート端子にリセット信号が印加されるリセット用の第６のトランジスタと
より構成され、
前記第１及び第２の信号線の信号の論理積により選択した画素の前記第１及び第４のトランジスタをそれぞれオン状態とし、前記光電変換素子を１回リセットした後、再度前記第１及び第２の信号線の信号の論理積により選択した画素の前記第１及び第４のトランジスタをそれぞれオン状態とし、前記光電変換素子の２回目のリセットを行うリセット手段と、
前記リセット手段による前記２回目のリセット後に、全画素の前記第５のトランジスタを、前記第３の信号線の信号によりオン状態として、前記第２、第５及び第６のトランジスタの共通接続点の蓄積部に、前記光電変換素子に蓄積されている電荷を全画素一斉に転送して、その蓄積部に電荷を保持させる電荷転送手段と、
前記リセット手段による前記光電変換素子の２回目のリセット時間位置を、その画素の前記光電変換素子への入射光量に応じて設定するように、前記第１及び第２の信号線に送出する信号を生成して出力することにより、前記光電変換素子の２回目のリセット後の電荷蓄積開始時点から前記電荷転送手段による電荷転送時点までの露光時間を可変する画素別露光時間可変手段と
を有することを特徴とする画素別シャッタ機能付ＣＭＯＳセンサ。
【請求項３】
前記画素別露光時間可変手段は、
画素毎の信号レベルと複数の閾値とを比較して、その画素の入射光量を判断し、画素毎に露光時間を計算し、その計算結果を設定値として保持する演算手段と、
前記演算手段で演算及び保持された設定値に基づいて、画素別に前記第１及び第２信号線の一方に出力する水平選択信号と、他方に出力する垂直選択信号とを発生させる水平・垂直選択信号生成手段とを有することを特徴とする請求項１又は２記載の画素別シャッタ機能付ＣＭＯＳセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画素別シャッタ機能付ＣＭＯＳセンサに係り、特に撮像部の複数の画素のそれぞれにシャッタ機能を付加したＣＭＯＳセンサに関する。
【背景技術】
【０００２】
従来のＣＭＯＳセンサは、被写体からの入射光を各画素のフォトダイオードで光電変換して得た電荷の蓄積時間は一定であるが、シャッタタイミングが少しずつずれるローリングシャッタ型のものと、画素別にシャッタ時間が変えられないグローバルシャッタ型のものとが主に知られている（例えば、非特許文献１参照）。
【０００３】
図１０は従来のＣＭＯＳセンサの一例の構成図を示す。同図に示すように、従来のＣＭＯＳセンサは、２次元マトリクス状に配列された複数の画素１と、複数の画素１を各行単位で選択するための垂直選択信号を出力する垂直選択回路２と、複数の画素１を各列単位で選択するための水平選択信号を出力し、選択した画素１からの信号をセンサの外へ出力する水平選択回路３とからなる。
【０００４】
また、各画素１は、図１１に示すように、被写体からの入射光を光電変換するフォトダイオードＰＤ１、ＰＤ１をリセットするためのリセットトランジスタＴｒ１、ＰＤ１から光電変換して得られた電圧を読み出すソースフォロワを構成するトランジスタＴｒ２、トランジスタＴｒ２のソース出力信号を垂直の行単位で選択して外部へ出力するためのトランジスタＴｒ３とからなる構成であることが多い。画素１が図１１に示す回路構成の場合は、ローリングシャッタと呼ばれるシャッタ形式となっているため、一度に全てのフォトダイオードをリセットすることができずに画素別にシャッタ時間（露光時間）を変えることができない。
【０００５】
また、従来のＣＭＯＳセンサでは、非常に明るい被写体に対しては、外部シャッタを調節するか、絞りを調節して、各画素のフォトダイオードの飽和による絵のつぶれを抑えている。また、被写体に非常に明るい部分と暗い部分がある場合、明るい部分を飽和させないようにすると、暗い部分が黒つぶれにより見えないという現象が発生することが多い。
【０００６】
そのため、従来はフォトダイオードの感度を対数的に圧縮して飽和を抑える撮像装置（例えば、特許文献１参照）や、露光時間を変えた絵を２回読み出して高輝度補正信号として用い、演算するなどでダイナミックレンジの拡大を図る撮像装置が知られている（例えば、特許文献２参照）。更に、各画素回路で検出された入射光量と、その画素回路に隣接する画素回路で検出された入射光量との平均値を演算し、その平均値に基づいて受光感度範囲を変化させて入射光量を検出することで、入射光量に応じて最適な受光感度範囲に設定することが可能な固体撮像素子も従来知られている（例えば、特許文献３参照）。
【０００７】
【非特許文献１】米本和也著「ＣＣＤ／ＣＭＯＳイメージ・センサの基礎と応用」                      ＣＱ出版社  ２００３年
【特許文献１】特開２０００−１９６９６１号公報
【特許文献２】特開平１１−３３１７０９号公報
【特許文献３】特開２００１−２０３９４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１記載の従来の撮像装置で行っていたフォトダイオードにおける対数圧縮では、非常に明るい被写体に対して、飽和はしないが、全画素にて白つぶれ状態になり、暗い部分での視認性が悪いという問題がある。また、特許文献２記載の従来の撮像装置では、シャッタ時間を変えて信号を取り出す場合は、画素別に高輝度補正信号を用いた処理を行うことが難しい。
【０００９】
更に、特許文献３記載の従来の撮像装置では、画素回路毎にフォトダイオードの飽和を検知してフォトダイオードのリセットを行うための初期設定スイッチを有するため、画素回路が複雑になり、小チップサイズで多画素化が難しい等の課題がある。
【００１０】
本発明は以上の点に鑑みなされたもので、画素別にシャッタ機能を付加し、前フレームの映像信号をデジタル的に処理して、その信号からフォトダイオードの飽和状態を判定し、次のフレームでの露光時間を変える（つまり、ＣＭＯＳイメージセンサのシャッタ時間を変える）ことにより、広ダイナミックレンジを持つ画素別シャッタ機能付ＣＭＯＳセンサを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の目的を達成するため、第１の発明は、撮像部に複数の画素が規則的に配列されたＣＭＯＳセンサにおいて、画素の各々は、
入射光を光電変換して電荷を蓄積する光電変換素子と、光電変換素子をリセットするために、ドレイン端子及びソース端子の一方が光電変換素子に接続され、ゲート端子に第１のリセット信号が印加される第１のトランジスタと、ドレイン端子及びソース端子の一方が電源端子に接続され、ゲート端子に印加される電荷に応じた画素信号をドレイン端子及びソース端子の他方から出力する信号増幅用の第２のトランジスタと、ゲート端子に選択信号線を介して画素別に印加される選択信号により選択された時に、第２のトランジスタから出力された画素信号を、ソース端子及びドレイン端子の一方から出力信号線に出力する選択用の第３のトランジスタと、光電変換素子と第１のトランジスタとの接続点にソース端子及びドレイン端子の一方が接続された電荷転送用の第４のトランジスタと、ゲート端子が第１の信号線に接続され、ドレイン端子及びソース端子の一方が、第４のトランジスタのゲート端子に接続され、他方の端子が第２の信号線に接続されて第４のトランジスタのゲート電位をコントロールする第５のトランジスタと、ゲート端子が第３の信号線に接続され、ドレイン端子及びソース端子の一方が、第４のトランジスタのソース端子及びドレイン端子の他方に接続され、他方の端子が第２のトランジスタのゲート端子に接続された転送用の第６のトランジスタと、ドレイン端子及びソース端子の一方が、第２のトランジスタと第６のトランジスタとの接続点に接続され、他方の端子が電源端子に接続され、ゲート端子に第２のリセット信号が印加されるリセット用の第７のトランジスタとより構成され、
全画素の第１のトランジスタのゲート端子に第１のリセット信号を同時に印加して、全画素の光電変換素子を同時にリセットするリセット手段と、リセット手段によるリセット後の光電変換素子の光電変換による電荷蓄積動作中において、第１及び第２の信号線の信号の論理積により選択した画素の第４及び第５のトランジスタをそれぞれオン状態とし、光電変換素子の電荷を第４のトランジスタを介して、第４及び第６のトランジスタの接続点へ転送する第１の転送手段と、第１の転送手段による電荷転送後に、第６のトランジスタを第３の信号線の信号によりオン状態として、第２、第６及び第７のトランジスタの共通接続点の蓄積部に、第４及び第６のトランジスタの接続点に蓄積されている電荷を転送して、その蓄積部に全画素読み出し期間、電荷を保持させる第２の転送手段と、第１の転送手段による第４及び第５のトランジスタをそれぞれオン状態とするタイミング位置を、その画素の光電変換素子への入射光量に応じて可変することにより、光電変換素子のリセット後の電荷蓄積開始時点から第１の転送手段による電荷転送時点までの露光時間を可変する画素別露光時間可変手段とを有することを特徴とする。
【００１２】
この発明では、第１の転送手段による第４及び第５のトランジスタをそれぞれオン状態とするタイミング位置を、その画素の光電変換素子への入射光量に応じて可変することにより、光電変換素子のリセット後の電荷蓄積開始時点から第１の転送手段による電荷転送時点までの露光時間を可変することができる。
【００１３】
また、上記の目的を達成するため、第２の発明は、撮像部に複数の画素が規則的に配列されたＣＭＯＳセンサにおいて、画素の各々は、
入射光を光電変換して電荷を蓄積する光電変換素子と、光電変換素子をリセットするために、ドレイン端子及びソース端子の一方が光電変換素子に接続された第１のトランジスタと、ドレイン端子及びソース端子の一方が電源端子に接続され、ゲート端子に印加される電荷に応じた画素信号をドレイン端子及びソース端子の他方から出力する信号増幅用の第２のトランジスタと、ゲート端子に選択信号線を介して画素別に印加される選択信号により選択された時に、第２のトランジスタから出力された画素信号を、ソース端子及びドレイン端子の一方から出力信号線に出力する選択用の第３のトランジスタと、ゲート端子が第１の信号線に接続され、ドレイン端子及びソース端子の一方が、第１のトランジスタのゲート端子に接続され、他方の端子が第２の信号線に接続されて第１のトランジスタのゲート電位をコントロールする第４のトランジスタと、ゲート端子が第３の信号線に接続され、ドレイン端子及びソース端子の一方が、第１のトランジスタと光電変換素子との接続点に接続され、他方の端子が第２のトランジスタのゲート端子に接続された転送用の第５のトランジスタと、ドレイン端子及びソース端子の一方が、第２のトランジスタと第５のトランジスタとの接続点に接続され、他方の端子が電源端子に接続され、ゲート端子にリセット信号が印加されるリセット用の第６のトランジスタとより構成され、
第１及び第２の信号線の信号の論理積により選択した画素の第１及び第４のトランジスタをそれぞれオン状態とし、光電変換素子を１回リセットした後、再度第１及び第２の信号線の信号の論理積により選択した画素の第１及び第４のトランジスタをそれぞれオン状態とし、光電変換素子の２回目のリセットを行うリセット手段と、リセット手段による２回目のリセット後に、全画素の第５のトランジスタを、第３の信号線の信号によりオン状態として、第２、第５及び第６のトランジスタの共通接続点の蓄積部に、光電変換素子に蓄積されている電荷を全画素一斉に転送して、その蓄積部に電荷を保持させる電荷転送手段と、リセット手段による光電変換素子の２回目のリセット時間位置を、その画素の光電変換素子への入射光量に応じて設定するように、第１及び第２の信号線に送出する信号を生成して出力することにより、光電変換素子の２回目のリセット後の電荷蓄積開始時点から電荷転送手段による電荷転送時点までの露光時間を可変する画素別露光時間可変手段とを有することを特徴とする。
【００１４】
この発明では、リセット手段による光電変換素子の２回目のリセット時間位置を、その画素の光電変換素子への入射光量に応じて設定するように、第１及び第２の信号線に送出する信号を生成して出力することにより、各画素別に行われる光電変換素子の２回目のリセット後の電荷蓄積開始時点から電荷転送手段により全画素一斉に行われる電荷転送時点までの露光時間を入射光量に応じて可変することができる。
【００１５】
ここで、上記の画素別露光時間可変手段は、画素毎の信号レベルと複数の閾値とを比較して、その画素の入射光量を判断し、画素毎に露光時間を計算し、その計算結果を設定値として保持する演算手段と、演算手段で演算及び保持された設定値に基づいて、画素別に第１及び第２信号線の一方に出力する水平選択信号と、他方に出力する垂直選択信号とを発生させる水平・垂直選択信号生成手段とを有することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、以下の効果を得ることができる。
【００１７】
（１）画素別に露光時間を入射光量に応じて可変するようにしたため、あらゆる被写体に対して光電変換素子の飽和を抑圧でき、暗い部分での視認性も良好にでき、広ダイナミックレンジを実現できる。
【００１８】
（２）前フレームの映像信号レベルにより露光時間を決定するため、被写体の明るいところから暗いところまで均一の明るさの画面を生成できる。
【発明を実施するための最良の形態】
【００１９】
次に、本発明の実施の形態について図面を参照して説明する。図１は本発明になる画素別シャッタ機能付ＣＭＯＳセンサの一実施の形態の構成図を示す。同図に示すように、本実施の形態は、２次元マトリクス状に配列された複数の画素５と、垂直方向の複数の画素５のシャッタ時間を画素別に変えるための垂直シャッタ選択回路６と、垂直シャッタ選択回路６の出力信号に基づいて、複数の画素５を各行単位で選択するための垂直選択信号を出力する垂直選択回路７と、画素５から読み出された信号に対して公知の相関二重サンプリング（ＣＤＳ:Correlated Double Sampling:ＣＤＳ）処理を行って固定パターンノイズを抑圧するＣＤＳ回路８と、複数の画素５を各列単位で選択するための水平選択信号を出力する水平選択回路９と、水平方向の複数の画素５のシャッタ時間を画素別に変えるための水平シャッタ選択回路１０とからなる。
【００２０】
本実施の形態の画素５、垂直選択回路７、水平選択回路９、ＣＤＳ回路８は従来と同様の機能を有するが、画素５に関しては、図１０に示した従来の画素１とは異なり、シャッタ時間を画素別に変えることができるようになっているため、後述するように素子数と回路構成が異なっている。また、その画素５をコントロールするために垂直シャッタ選択回路６と水平シャッタ選択回路１０とが新たに付加されている。
【００２１】
本実施の形態は、これらの垂直シャッタ選択回路６と水平シャッタ選択回路１０とを用いて、画素別に入射光量に応じてシャッタ時間を変える点に特徴がある。このシャッタ時間は、各画素５のフォトダイオードの露光期間に相当し、入射光量が飽和レベルに達するような大きな時には、露光期間を標準の値より短くして画素内のフォトダイオードが飽和するのを防止し、また、入射光量が非常に小さい時には、露光期間を標準の値より長くすることにより、結果的に、あらゆる被写体で広ダイナミックレンジを実現することができる。また、本実施の形態では、前フレームの映像信号レベルにより露光時間を決定するため、明るいところから暗いところまで均一の明るさの画面を生成できる。
【実施例１】
【００２２】
次に、本発明の実施の形態を、より具体化した実施例１について、図２及び図３と共に説明する。図２は本発明になる画素別シャッタ機能付ＣＭＯＳセンサの実施例１の一画素の回路図、図３は本発明になる画素別シャッタ機能付ＣＭＯＳセンサの実施例１の構成図を示す。図２中、図１１と同一構成部分には同一符号を付してある。
【００２３】
図２において、画素５は被写体からの入射光を光電変換するフォトダイオードＰＤ１と、フォトダイオードＰＤ１をリセットするためのトランジスタＴｒ１と、読み出し用のソースフォロワを構成するトランジスタＴｒ２と、複数の画素を行単位に選択するためのトランジスタＴｒ３とに加えて、転送用のトランジスタＴｒ５及びＴｒ６と、その後の寄生容量による蓄積部Ａと、トランジスタＴｒ５のゲートに印加する電圧をコントロールするための回路を構成するトランジスタＴｒ４と、トランジスタＴｒ４のゲートに接続された信号線ＨＳＥＬと、Ｔｒ４のドレインに接続された信号線ＶＳＥＬと、リセット用トランジスタＴｒ７とが追加された構成とされている。ここでは、すべてのトランジスタＴｒ１〜Ｔｒ７は、ＮチャネルＭＯＳ型電界効果トランジスタ（ＦＥＴ）としている。
【００２４】
フォトダイオードＰＤ１のアノードは接地され、またカソードにはリセット用トランジスタＴｒ１のソースと、転送用トランジスタＴｒ５のドレインとが接続されている。トランジスタＴｒ５のソースは蓄積部Ａを介して転送用トランジスタＴｒ６のソースに接続され、Ｔｒ６のドレインは読み出し増幅用のソースフォロワを構成するトランジスタＴｒ２のゲートと、リセット用トランジスタＴｒ７のドレインとにそれぞれ接続されている。これらトランジスタＴｒ６、Ｔｒ７、Ｔｒ２の共通接続点にある寄生容量が蓄積部Ｂを構成している。
【００２５】
また、トランジスタＴｒ２のソースはトランジスタＴｒ３のドレインに接続され、Ｔｒ３のソースから出力信号Ｓｏｕｔが外部へ出力される。トランジスタＴｒ１、Ｔｒ２のドレインとＴｒ７のソースには電源電圧Ｖｄｄが印加され、トランジスタＴｒ６のゲートは信号線ＴＧ２に接続されている。
【００２６】
上記の信号線ＨＳＥＬ、ＶＳＥＬ、ＴＧ２などは図３に示す実施例１のＣＭＯＳセンサの所定の回路部と接続されている。すなわち、図３において、画素５ａは図１の画素５に相当し、垂直選択シフトレジスタ及びゲート１１は、図１の垂直選択回路７に相当し、これより、各行毎の画素５ａへ信号ＴＧ２、ＲＳＴ、ＲＯＷＳ１をそれぞれ出力する。また、図３のシャッタ用ＶＳＥＬデコーダ１２は、図１の垂直シャッタ選択回路６に相当し、各行毎の画素５ａと信号線ＶＳＥＬで接続されている。
【００２７】
また、図３において、シャッタ用ＨＳＥＬデコーダ１３は、図１の水平シャッタ選択回路１０に相当し、信号線ＨＳＥＬが各列毎の画素５ａに接続されている。また、図３の水平選択用シフトレジスタ及びゲート１４は、図１の水平選択回路９に相当する。シャッタ用ＨＳＥＬデコーダ１３と水平選択用シフトレジスタ及びゲート１４とは、リセットの位置を示す信号（外部から入力される設定値からデコードされる値とシフトレジスタのシフトしてきた値とが一致したところ）を出力する動作を行う。また、水平選択用シフトレジスタ及びゲート１４から出力される信号により、ＣＤＳ回路８が列毎に動作する。更に、各画素５ａからの読み出し信号ＳｏｕｔはＣＤＳ回路８に入力される。信号ＰＤＲＳＴ１は全ての画素５ａに同時に供給される。
【００２８】
次に、図２の構成の画素５（図３の画素５ａ）の動作について、図４のタイミングチャートを併せ参照して説明する。まず、全画素５のトランジスタＴｒ１のゲートに印加される図４（Ａ）に示す信号ＰＤＲＳＴ１が、時刻ｔ１でハイレベルになると、トランジスタＴｒ１がオン状態になり、フォトダイオードＰＤ１のカソードの電位を固定電圧Ｖ１にするリセット動作が全画素一斉に行われる。ここで、上記のリセット時の固定電圧Ｖ１は次式で表される。
【００２９】
Ｖ１＝Ｖｄｄ−Ｖｏｎ＿ｔｒ１        （１）
Ｖｄｄ：Ｔｒ１のドレイン電圧
Ｖｏｎ＿ｔｒ１：Ｔｒ１のオン電圧
次に、時刻ｔ２で信号ＰＤＲＳＴ１がローレベルになると、トランジスタＴｒ１がオフ状態になり、フォトダイオードＰＤ１により入射光が光電変換されて得られた電荷の蓄積が始まり、ＰＤ１のカソードの電位は上記のＶ１からＶ２方向に変化していく。ここで、ある一つの画素５に接続されている信号線ＨＳＥＬの電位が、図４（Ｃ）に示すように時刻ｔ３でハイレベルになっても、同図（Ｂ）に示すように信号線ＶＳＥＬの電位がローレベルであるので、このときにはトランジスタＴｒ５はオン状態とはならない。
【００３０】
その後、ある一つの画素５に接続されている信号線ＶＳＥＬの電位が、図４（Ｂ）に示すように時刻ｔ４でハイレベルになり、その状態で、時刻ｔ５で、その一つの画素に接続されている信号線ＨＳＥＬの電位が再びハイレベルとなると、図２のトランジスタＴｒ４及びＴｒ５がそれぞれオン状態となり、その時のフォトダイオードＰＤ１のカソードの電位Ｖ２の時の電荷が、トランジスタＴｒ５のドレイン、ソースを通して蓄積部Ａに転送され、その転送された電荷によりトランジスタＴｒ５とＴｒ６の接続部にある寄生容量による蓄積部Ａの電位がＶ３となる。
【００３１】
この電荷を転送したタイミングがシャッタ時間を決める。ここで、この画素５のシャッタ時間、すなわち、露光時間Ｔ１は、次式で表される。
【００３２】
Ｔ１＝ｔ５−ｔ２        （２）
この転送をコントロールするトランジスタＴｒ５のゲート電圧は、トランジスタＴｒ４と信号線ＶＳＥＬ及びＨＳＥＬから作られる。
【００３３】
続いて、露光時間（シャッタ時間）と読み出しの時間を無関係にするために、トランジスタＴｒ５をオフとした後、トランジスタＴｒ６のゲートに印加される信号ＴＧ２をハイレベルとして、トランジスタＴｒ６をオンとし、これにより蓄積部Ａに蓄積されている電圧Ｖ３の時の電荷をトランジスタＴｒ６のソース、ドレインを通して蓄積部Ｂへ転送し、その蓄積部Ｂで電荷を全画素読み出し終わるまで保持する。
【００３４】
全画素の信号読み出しは従来のＣＭＯＳセンサと同様であり、蓄積部Ｂに蓄積された信号は、ソースフォロワを構成するトランジスタＴｒ２のゲート、ソースを介して、更にこの画素５が読み出し行となった時にハイレベルとなる信号ＲＯＷＳ１によりオンとされる、スイッチ用トランジスタＴｒ３のドレイン、ソースを通して出力信号Ｓｏｕｔとして出力される。また、信号Ｓｏｕｔを読み出した後で、リセット用トランジスタＴｒ７が、そのゲートに印加されるリセット信号ＲＳＴによりオンとされることにより、蓄積部Ｂに蓄積されていた電荷をリセットする。
【００３５】
ここで、本実施例は、入射光量に応じて画素別に上記の露光時間（シャッタ時間）Ｔ１を可変制御する点に特徴があり、そのため図３のシャッタ用ＶＳＥＬデコーダ１２に対して信号線ＶＳＥＬに出力する信号のタイミングと、シャッタ用ＨＳＥＬデコーダ１３に対して信号線ＨＳＥＬに出力する信号のタイミングとを、入射光量に応じて可変制御する。
【００３６】
図５は外部回路によりＣＭＯＳセンサのシャッタ時間を制御する構成図を示す。同図において、ＣＭＯＳセンサ２１は本実施例１のＣＭＯＳセンサであり、図３のＣＤＳ回路８からＣＭＯＳセンサ２１の出力信号として出力された映像信号が、ＡＤ変換器（ＡＤＣ）２２で例えば量子化ビット数１２ビットのデジタル信号に変換された後、フレームメモリ・デジタル信号処理回路２３に供給されて、所定の信号処理を行われた後、画素別シャッタ時間計算・設定値保持回路２４に供給される。
【００３７】
画素別シャッタ時間計算・設定値保持回路２４は、中央処理装置（ＣＰＵ）を有しており、入力されたデジタル映像信号を、例えば各画素毎の信号レベルと複数の閾値とを比較して、その画素の入射光量を判断し、画素毎にシャッタ時間（露光時間）を計算し、その計算結果を設定値として保持する。
【００３８】
パラレルデータ出力インターフェース２５は、画素別シャッタ時間計算・設定値保持回路２４から入力された画素別の設定値に基づいて、画素別に前記信号線ＶＳＥＬ及びＨＳＥＬに出力するデータに変換して、４〜８ビットのパラレルデータでＣＭＯＳセンサ２１の、図３に示したシャッタ用ＶＳＥＬデコーダ１２とシャッタ用ＨＳＥＬデコーダ１３にそれぞれ設定する。上記のシャッタ時間の計算及びデータの設定は、高速に行い垂直ブランクの期間内等に処理する必要がある。
【００３９】
これにより、入射光量がフォトダイオードの出力の飽和レベル又は飽和レベルに達するような非常に大きい時には、次の露光時におけるシャッタ時間（露光時間）を短くし、信号レベルが非常に低くて入射光量が非常に小さい時には、次の露光時におけるシャッタ時間（露光時間）を長くする。ただし、上記のシャッタ時間（露光時間）を大幅に変えると、元の被写体画像と変わってしまう可能性があるので、実用上差し支えない程度にシャッタ時間を変える必要がある。シャッタ時間（露光時間）を可変するには、その画素の蓄積電荷の転送のタイミングを可変する。
【００４０】
図６はＣＭＯＳセンサ内の内部回路によりＣＭＯＳセンサのシャッタ時間を制御する制御回路の構成図を示す。同図に示すように、この制御回路は、図３のシャッタ用ＶＳＥＬデコーダ１２とシャッタ用ＨＳＥＬデコーダ１３にそれぞれ設けられる。図６において、パラレル入力・シフトレジスタ・ラッチ部２７は、外部から入力された、４〜８ビットのパラレル値のＨＳＥＬ選択設定値（シャッタ用ＨＳＥＬデコーダ１３の場合）又はＶＳＥＬ選択設定値（シャッタ用ＶＳＥＬデコーダ１２の場合）を取り込んだ後、シフトしながらラッチする。
【００４１】
デコーダ２８はパラレル入力・シフトレジスタ・ラッチ部２７から入力された、各ラインのＨＳＥＬ選択設定値と、内部回路から入力された水平の選択用アドレスとが一致するかどうか比較し（シャッタ用ＨＳＥＬデコーダ１３の場合）、又は各ラインのＶＳＥＬ選択設定値と、内部回路から入力された垂直の選択用アドレスとが一致するかどうか比較し（シャッタ用ＶＳＥＬデコーダ１２の場合）、両者の一致でデコードを行い、各ラインのＨＳＥＬ信号、ＶＳＥＬ信号を生成して、信号線ＨＳＥＬ、ＶＳＥＬへ出力する。
【００４２】
以上の実施例１によれば、デジタル的に処理してシャッタ時間を決めるため、光信号のレベルと飽和の関係を自由に決められる。また、ＣＤＳ回路８によるノイズ抑圧後に飽和レベルを検知できるため、実際の出力信号に対して飽和抑圧ができる。
【実施例２】
【００４３】
次に、本発明の実施の形態を、より具体化した実施例２について、図７及び図８と共に説明する。図７は本発明になる画素別シャッタ機能付ＣＭＯＳセンサの実施例１の一画素の回路図、図８は本発明になる画素別シャッタ機能付ＣＭＯＳセンサの実施例１の構成図を示す。図７中、図２、図１１と同一構成部分には同一符号を付してある。
【００４４】
図７において、画素５は被写体からの入射光を光電変換するフォトダイオードＰＤ１と、フォトダイオードＰＤ１をリセットするためのトランジスタＴｒ１と、読み出し用のソースフォロワを構成するトランジスタＴｒ２と、複数の画素を行単位に選択するためのトランジスタＴｒ３とに加えて、転送用のトランジスタＴｒ６と、その後の寄生容量による蓄積部Ｃと、トランジスタＴｒ８と、トランジスタＴｒ８のゲートに接続された信号線ＨＳＥＬと、Ｔｒ８のドレインに接続された信号線ＶＳＥＬと、リセット用トランジスタＴｒ７とが追加された構成とされている。ここでは、すべてのトランジスタＴｒ１〜Ｔｒ３、Ｔｒ６〜Ｔｒ８は、ＮチャネルＭＯＳ型電界効果トランジスタ（ＦＥＴ）としている。
【００４５】
フォトダイオードＰＤ１のカソードにはリセット用トランジスタＴｒ１のソースと、転送用トランジスタＴｒ６のソースとが接続されている。トランジスタＴｒ６のドレインは、読み出し用のソースフォロワを構成するトランジスタＴｒ２のゲートと、リセット用トランジスタＴｒ７のドレインとにそれぞれ接続されている。これらトランジスタＴｒ６、Ｔｒ７、Ｔｒ２の共通接続点にある寄生容量が蓄積部Ｃを構成している。また、トランジスタＴｒ８のソースはトランジスタＴｒ１のゲートに接続されている。
【００４６】
また、トランジスタＴｒ２のソースはトランジスタＴｒ３のドレインに接続され、Ｔｒ３のソースから出力信号Ｓｏｕｔが外部へ出力される。トランジスタＴｒ１、Ｔｒ２のドレインとＴｒ７のソースには電源電圧Ｖｄｄが印加され、トランジスタＴｒ６のゲートは信号線ＴＧに接続されている。
【００４７】
上記の信号線ＨＳＥＬ、ＶＳＥＬ、ＴＧなどは図８に示す実施例２のＣＭＯＳセンサの所定の回路部と接続されている。すなわち、図８において、画素５ｂは図１の画素５に相当し、垂直選択シフトレジスタ及びゲート１５は、図１の垂直シャッタ選択回路６に相当し、これより、各行毎の画素５ｂへ信号ＴＧ、ＲＳＴ、ＲＯＷＳ１をそれぞれ出力する。また、図８のシャッタ用ＶＳＥＬデコーダ１６は、図１の垂直選択回路７に相当し、各行毎の画素５ｂと信号線ＶＳＥＬで接続されている。
【００４８】
また、図８において、シャッタ用ＨＳＥＬデコーダ１７は、図１の水平選択回路９に相当し、信号線ＨＳＥＬが各列毎の画素５ｂに接続されている。また、図８の水平選択用シフトレジスタ及びゲート１８は、図１の水平シャッタ選択回路１０に相当する。シャッタ用ＨＳＥＬデコーダ１７と水平選択用シフトレジスタ及びゲート１８とは、リセットの位置を示す信号（外部から入力される設定値からデコードされる値とシフトレジスタのシフトしてきた値とが一致したところ）を出力する動作を行う。また、水平選択用シフトレジスタ及びゲート１８から出力される信号により、ＣＤＳ回路８が列毎に動作する。更に、各画素５ｂからの読み出し信号ＳｏｕｔはＣＤＳ回路８に入力される。
【００４９】
次に、図７の構成の画素５（図８の画素５ｂ）の動作について、図９のタイミングチャートを併せ参照して説明する。まず、時刻ｔ１１で図９（Ａ）に示す信号線ＶＳＥＬの信号がハイレベルとなり、かつ、同図（Ｂ）に示す信号線ＨＳＥＬの信号がハイレベルとなると、トランジスタＴｒ８がオン状態となり、これによりトランジスタＴｒ１もオン状態となるため、フォトダイオードＰＤ１のカソードには、電源電圧ＶｄｄがトランジスタＴｒ１を介して固定電圧Ｖ４が印加され、リセットされる。このリセット時の固定電圧Ｖ４は次式で表される。
【００５０】
Ｖ４＝ＨＳＥＬ−Ｖｔ＿ｔｒ８−Ｖｔ＿ｔｒ１      （３）
ＨＳＥＬ：信号線ＨＳＥＬのＴｒ８のゲート電圧
Ｖｔ＿ｔｒ１：Ｔｒ１の閾値電圧
Ｖｔ＿ｔｒ８：Ｔｒ８の閾値電圧
その後、フォトダイオードＰＤ１により入射光の光電変換による電荷が蓄積されていき、ＰＤ１のカソードの電位はＶ４から下降していく。そして、時刻ｔ１２で再び図９（Ａ）に示す信号線ＶＳＥＬの信号がハイレベルとなり、この画素５（５ｂ）を含む１行が選択された状態で、この画素５（５ｂ）のトランジスタＴｒ８のゲートに印加される信号線ＨＳＥＬの信号がハイレベルになり、この画素５（５ｂ）が選択されると、トランジスタＴｒ８及びＴｒ１がオン状態となり、その時点直前までフォトダイオードＰＤ１に蓄積されていた電荷は捨てられて、ＰＤ１に対して２回目のリセットが行われる。このときのリセット電位は、前記（３）式で表されるＶ４である。
【００５１】
上記のリセット直後の時刻ｔ１３で図９（Ｃ）に示すように、信号線ＨＳＥＬの信号がハイレベルからローレベルに変化すると、トランジスタＴｒ８及びＴｒ１がそれぞれオフ状態となり、フォトダイオードＰＤ１により入射光の光電変換による電荷が再び蓄積されていき、ＰＤ１のカソードの電位はＶ４からＶ５に向かって下降していく。そして、図９（Ｄ）に示すように、時刻ｔ１４でトランジスタＴｒ６のゲートに印加される信号線ＴＧの信号がハイレベルになると、トランジスタＴｒ６がオン状態となり、その時点でフォトダイオードＰＤ１に蓄積されていた光電変換による電荷が、トランジスタＴｒ６のソース、ドレインを介して蓄積部Ｃに転送される。なお、上記の時刻ｔ１４で行われるＰＤ１の電荷の転送は、全画素一斉に行われる。
【００５２】
上記の電荷を転送したタイミングがシャッタ時間を決める。ここで、この画素５のシャッタ時間、すなわち、露光時間Ｔ２は、次式で表される。
【００５３】
Ｔ２＝ｔ１４−ｔ１３        （４）
この実施例２では転送タイミングは全ての画素で一緒であり、露光時間Ｔ２をコントロールするために、フォトダイオードＰＤ１のリセットを画素別に行っている。このリセットをコントロールするトランジスタＴｒ１のゲート電圧は、トランジスタＴｒ８と信号線ＶＳＥＬ及びＨＳＥＬの各信号から作る。
【００５４】
蓄積部Ｃへ電荷を転送した後は、全画素読み出し終わるまで保持する。画素の信号読み出しは従来のＣＭＯＳセンサと同様であり蓄積部Ｃに蓄積された信号は、ソースフォロワを構成するトランジスタＴｒ２と、列毎に選択するスイッチ用トランジスタＴｒ３を通して出力信号Ｓｏｕｔとしてセンサの外へ出力される。また、信号を読み出した後でリセット用トランジスタＴｒ７により蓄積部Ｃに蓄積されていた電荷をリセットする。図７のＲＳＴはそのリセット用トランジスタＴｒ７をオンさせるための信号である。
【００５５】
このように、本実施例によれば、信号線ＶＳＥＬ及びＨＳＥＬの各信号の論理積にてフォトダイオードＰＤ１の１回目のリセットが行われる。次に、信号線ＶＳＥＬ及びＨＳＥＬの各信号の論理積にてフォトダイオードＰＤ１の２回目のリセットが行われ、そこから実際に転送されるフォトダイオードＰＤ１の電荷の蓄積が始まる。その後、信号線ＴＧの信号にて全ての画素内の転送トランジスタＴｒ６が同一のタイミングでオンとなり、ＰＤ１に蓄積されていた電荷が蓄積部Ｃに転送され、露光が終了する。
【００５６】
（４）式で表される２回目のリセット時点から転送時点までの時間Ｔ２が露光時間となる。これがシャッタ時間である。この時間Ｔ２を画素別にしかも被写体の明るさにより可変し、フォトダイオードＰＤ１で飽和しないようにコントロールする。これにより、本実施例によれば、広ダイナミックレンジのグローバルシャッタ型のＣＭＯＳセンサを実現でき、例えば、セキュリティ関連の監視カメラ等に適用できる。
【００５７】
なお、本実施例の場合も、実施例１と同様に、ＣＭＯＳセンサのシャッタ時間を制御する制御回路が外部回路の場合は、図５のブロック図に示す構成とされ、内部回路の場合は図６のブロック図に示す構成とされる。また、本実施例２によれば、デジタル的に処理してシャッタ時間を決めるため、光信号のレベルと飽和の関係を自由に決められる。また、ＣＤＳ回路８によるノイズ抑圧後に飽和レベルを検知できるため、実際の出力信号に対して飽和抑圧ができる。
【００５８】
なお、本発明は以上の実施の形態及び実施例に限定されるものではなく、例えば、トランジスタＴｒ１〜Ｔｒ８のドレインとソースとを実施例とは逆に接続してもよく、また、トランジスタＴｒ１〜Ｔｒ８は実施例と電源の正負（大小関係）を逆にしてＰチャネルＭＯＳ型電界効果トランジスタで構成してもよい。
【図面の簡単な説明】
【００５９】
【図１】本発明の画素別シャッタ機能付ＣＭＯＳセンサの一実施の形態の構成図である。
【図２】本発明の画素別シャッタ機能付ＣＭＯＳセンサの実施例１の一画素の回路図である。
【図３】本発明の画素別シャッタ機能付ＣＭＯＳセンサの実施例１の構成図である。
【図４】図２の動作説明用タイミングチャートである。
【図５】本発明のＣＭＯＳセンサのシャッタ時間を制御する外部の制御回路の一例の構成図である。
【図６】本発明のＣＭＯＳセンサのシャッタ時間を制御するセンサ内部の制御回路の一例の構成図である。
【図７】本発明の画素別シャッタ機能付ＣＭＯＳセンサの実施例２の一画素の回路図である。
【図８】本発明の画素別シャッタ機能付ＣＭＯＳセンサの実施例２の構成図である。
【図９】図７の動作説明用タイミングチャートである。
【図１０】従来のＣＭＯＳセンサの一例の構成図である。
【図１１】図１０の一画素の一例の回路図である。
【符号の説明】
【００６０】
５、５ａ、５ｂ  画素
６  垂直シャッタ選択回路  
７  垂直選択回路
８  ＣＤＳ回路
９  水平選択回路
１０  水平シャッタ選択回路
１１、１５  垂直選択シフトレジスタ及びゲート
１２、１６  シャッタ用ＶＳＥＬデコーダ
１３、１７  シャッタ用ＨＳＥＬデコーダ
１４、１８  水平選択用シフトレジスタ及びゲート
２１  本発明のＣＭＯＳセンサ
２２  ＡＤ変換器（ＡＤＣ）
２３  フレームメモリ・デジタル信号処理回路
２４  画素別シャッタ時間計算・設定値保持回路
２５  パラレルデータ出力・インターフェース
２７  パラレル入力・シフトレジスタ・ラッチ部
２８  デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2007166238.tif 000007
【図６】
2007166238.tif 000008
【図７】
2007166238.tif 000009
【図８】
2007166238.tif 000010
【図９】
2007166238.tif 000011
【図１０】
2007166238.tif 000012
【図１１】
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