(57)【要約】【課題】消費電力の削減が容易なバイアス制御回路を提供する。【解決手段】バイアス制御回路１０は、可変の直流電圧Ｖｈを生成してアバランシェフォトダイオード（ＡＰＤ）１２に印加する電圧源１６を有する。電流検出手段１８は、ＡＰＤ１２によって生成される光電流Ｉａｐｄを検出するカレントミラー回路を含んでおり、光電流Ｉａｐｄに応じたモニタ電圧Ｖｍを生成する。電圧制御手段２４は、モニタ電圧Ｖｍに応じて電圧源１６を制御し、直流電圧Ｖｈを調整する。【選択図】図２
2007166096.tif 000002
【特許請求の範囲】
【請求項１】
アバランシェフォトダイオード用のバイアス制御回路であって、
前記アバランシェフォトダイオードに印加する可変の直流電圧を生成する電圧源と、
前記アバランシェフォトダイオードにより生成される光電流を検出するカレントミラー回路を含んでおり、該光電流に応じたモニタ信号を生成する電流検出手段と、
前記モニタ信号に応じた分圧比で前記直流電圧を分圧する分圧回路と、
前記分圧回路の出力に応じて前記電圧源を制御する制御回路と、
を備え、
前記分圧回路は、
前記直流電圧を分圧する互いに直列に接続された第１および第２の抵抗と、
前記第１または第２の抵抗に接続され、前記モニタ信号に応じて変化する抵抗を有する可変抵抗素子と、
を含んでいる、バイアス制御回路。
【請求項２】
前記可変抵抗素子は、前記モニタ信号が入力されるトランジスタである、
請求項１に記載のバイアス制御回路。
【請求項３】
前記第１または第２の抵抗は、前記アバランシェフォトダイオードの温度特性を補償する温度特性を有している、請求項１または２に記載のバイアス制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アバランシェフォトダイオード用のバイアス制御回路に関する。
【背景技術】
【０００２】
光受信器内のアバランシェフォトダイオード（ＡＰＤ）にバイアス電圧を印加するバイアス制御回路が開示されている（例えば、特許文献１、２を参照）。これらのバイアス制御回路では、過大なバイアス電圧がフォトダイオードに印加されないように、バイアス電圧源とＡＰＤの間に直列抵抗が接続されている。光入力に応じてＡＰＤが生成する光電流は直列抵抗を流れ、電圧降下を生じさせる。バイアス電圧源の出力電圧はその電圧降下分だけ減少してからＡＰＤに印加されるので、ＡＰＤのバイアス電圧は光電流の増加に伴って減少する。この結果、大きな光入力に対してＡＰＤの光電変換の増倍率を抑え、大電流によるＡＰＤの破損を防止することができる。
【特許文献１】特開平１１−２８４４４５号公報
【特許文献２】特開２００４−７１９８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、直列抵抗による電圧降下を利用してバイアス電圧に光入力依存性を与える手法では、光電流の増加に応じて直列抵抗で消費される電力も増加するため、消費電力を削減することは容易ではない。そこで、本発明は、消費電力の削減が容易なバイアス制御回路を提供することを課題とする。
【課題を解決するための手段】
【０００４】
本発明は、アバランシェフォトダイオード用のバイアス制御回路に関する。このバイアス制御回路は、アバランシェフォトダイオードに印加する可変の直流電圧を生成する電圧源と、アバランシェフォトダイオードにより生成される光電流を検出するカレントミラー回路を含んでおり、該光電流に応じたモニタ信号を生成する電流検出手段と、モニタ信号に応じた分圧比で上記の直流電圧を分圧する分圧回路と、分圧回路の出力に応じて電圧源を制御する制御回路とを備えている。上記の分圧回路は、上記の直流電圧を分圧する互いに直列に接続された第１および第２の抵抗と、可変抵抗素子であって第１または第２の抵抗に接続され上記のモニタ信号に応じて変化する抵抗を有する素子とを含んでいる。
【０００５】
アバランシェフォトダイオードの光電変換の増倍率は、アバランシェフォトダイオードに印加されるバイアス電圧に応じて変化する。このバイアス電圧は、電圧源によって生成される直流電圧に依存する。光電流の増加が検出されたときに直流電圧を低減するように制御回路が電圧源を制御すれば、これに応じてアバランシェフォトダイオードの増倍率も低下する。この結果、アバランシェフォトダイオードへの光入力強度が高いときに増倍率が抑えられ、過大な光電流によるアバランシェフォトダイオードの自己破損が防止される。光電流に応じて直流電圧が調整されるので、消費電力を容易に削減することが可能となる。
【０００６】
電流検出手段は、光電流に対応した検出電流を生成するカレントミラー回路と、検出電流を電圧信号に変換する電流電圧変換手段とを含んでいてもよい。
【０００７】
第１または第２の抵抗は、アバランシェフォトダイオードの温度特性を補償する温度特性を有していてもよい。この場合、第１および第２の抵抗による分圧比がフォトダイオードの温度を反映する。
【発明の効果】
【０００８】
本発明のバイアス制御回路は、アバランシェフォトダイオードに印加する電圧を光入力強度に応じて制御するので、過大な光電流によるアバランシェフォトダイオードの破損を防止するだけでなく、消費電力を削減することができる。
【発明を実施するための最良の形態】
【０００９】
以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１０】
第１実施形態
図１は、本実施形態のバイアス制御回路の概略を示すブロック図であり、図２は、同じバイアス制御回路の回路図である。バイアス制御回路１０は光受信器１００内に設置されている。光受信器１００は、バイアス制御回路１０に加えて、アバランシェフォトダイオード（以下、「ＡＰＤ」と表記する）１２と前置増幅器１４を有する。バイアス制御回路１０は、ＡＰＤ１２に逆バイアス電圧Ｖａｐｄを印加してＡＰＤ１２を駆動する。ＡＰＤ１２は、その駆動中、光入力信号を検出し、その光入力信号をある増倍率で光電流Ｉａｐｄに変換する。ＡＰＤ１２の増幅率は、バイアス電圧Ｖａｐｄに依存する。光電流Ｉａｐｄは、光入力信号に応じて変調されている。ＡＰＤ１２のアノードには前置増幅器１４が接続されている。前置増幅器１４は、光電流Ｉａｐｄを適当な増幅率で電気出力信号Ｖｏｕｔに変換する。
【００１１】
図２に示されるように、本実施形態では、前置増幅器１４は、反転増幅器３０および帰還抵抗器３２を含むトランスインピーダンスアンプである。ただし、前置増幅器１４は、トランスインピーダンスアンプに限られるものではなく、例えば、ＡＰＤ１２のアノードに接続された負荷抵抗と、その負荷抵抗の両端の電圧を増幅する電圧増幅器から構成されていてもよい。
【００１２】
バイアス制御回路１０は、高電圧発生回路１６、電流検出回路１８、分圧回路２０および制御回路２２を含んでいる。以下では、これらの構成要素を順次に説明する。
【００１３】
高電圧発生回路１６は、直流の出力電圧Ｖｈを生成し、それをＡＰＤ１２に印加する電圧源である。高電圧発生回路１６の一例は、ＤＣ−ＤＣコンバータである。高電圧発生回路１６の入力端子４１は外部電源に接続されている。外部電源から入力端子４１に直流電圧Ｖｃｃが供給されると、高電圧発生回路１６は電圧Ｖｃｃを昇圧または降圧し、直流電圧Ｖｈを出力端子４２に生成する。
【００１４】
高電圧発生回路１６の出力端子４２は、バイアスライン１５を介してＡＰＤ１２のカソードに接続されている。バイアスライン１５上には、ＡＰＤ１２によって生成された光電流Ｉａｐｄを検出するための電流検出回路１８が設けられている。電流検出回路１８は、光電流Ｉａｐｄに応じた電圧信号Ｖｍを生成する。以下では、この電圧信号を「モニタ信号」と呼ぶことにする。電流検出回路１８は、モニタ電圧Ｖｍを分圧回路２０に供給する。分圧回路２０の一端はバイアスライン１５上のノード２６に接続されている。
【００１５】
制御回路２２は、電流検出回路１８によって生成されたモニタ電圧Ｖｍに応じて分圧比が調整された分圧回路の出力を受け、高電圧発生回路１６を制御し、直流電圧Ｖｈを調整する。
【００１６】
分圧回路２０は、モニタ電圧Ｖｍおよび直流電圧Ｖｈに応じた検出電圧を出力する。分圧回路２０は、互いに直列に接続された第１の抵抗５１および第２の抵抗５２、並びに電界効果トランジスタ７２（以下、「ＦＥＴ」と表記する）を有する。第１の抵抗５１の一端は、バイアスライン１５上のノード２６を介して高電圧発生回路１６の出力端子４２に接続されており、他端は第２の抵抗５２の一端に接続されている。第２の抵抗５２の他端は接地されている。なお、図１および図２では、抵抗５１、５２を流れる電流が、それぞれＩ１、Ｉ２で表されている。
【００１７】
ＦＥＴ７２は、第２の抵抗５２に並列に接続されている。ＦＥＴ７２は、本実施形態では、ｐ型ＭＯＳＦＥＴである。ＦＥＴ７２のソースは、ノード２８に接続されており、ドレインは接地されている。ＦＥＴ７２のゲートは電流検出回路１８の出力端子に接続されており、モニタ電圧Ｖｍが供給される。
【００１８】
分圧回路２０は、ある分圧比Ｄで直流電圧Ｖｈを分圧する。分圧比Ｄは、抵抗５１、５２だけでなく、ＦＥＴ７２のソース−ドレイン間の抵抗にも依存する。抵抗５１、５２の値をそれぞれＲ１、Ｒ２と表し、ＦＥＴ７２の抵抗の値をＲ３と表すと、分圧比Dは、
Ｄ＝Ｒｃ／（Ｒ１＋Ｒｃ）      （１）
と表される。したがって、ノード２８のノード電圧Ｖｆｂは、
Ｖｆｂ＝Ｖｈ・Ｄ＝Ｖｈ・Ｒｃ／（Ｒ１＋Ｒｃ）      （２）
と表される。ここで、Ｒｃは第２の抵抗５２とＦＥＴ７２の抵抗との並列抵抗である。（１）式から明らかなように、ノード電圧Ｖｆｂは、ＦＥＴ７２の抵抗と直流電圧Ｖｈの双方に依存する。一定の直流電圧Ｖｈの下では、並列抵抗Ｒｃが大きいほど、ノード電圧Ｖｆｂが高くなる。
【００１９】
ノード電圧Ｖｆｂは制御回路２２に入力される。制御回路２２の出力端子４４は高電圧発生回路１６に接続されている。制御回路２２は、ノード電圧Ｖｆｂを基準電圧と比較し、ノード電圧Ｖｆｂが基準電圧より低いときには直流電圧Ｖｈを上昇させ、ノード電圧Ｖｆｂが基準電圧より高いときには直流電圧Ｖｈを下降させる。ノード電圧ＶｆｂはＦＥＴ７２の抵抗Ｒ３を反映し、この抵抗Ｒ３はモニタ電圧Ｖｍを反映する。モニタ電圧Ｖｍは光電流Ｉａｐｄに依存するから、制御回路２２は光電流Ｉａｐｄに応じて直流電圧Ｖｈを調整することになる。
【００２０】
更に、本実施形態では、ＡＰＤ１２の温度特性を補償するため、第２の抵抗５２に、ＡＰＤ１２の温度に対する依存性を持たせている。つまり、第２の抵抗５２は、ＡＰＤ１２の温度に応じて変化する可変抵抗とすることができる。なお、第２の抵抗５２の代わりに、第１の抵抗５１に温度依存性を持たせてもよい。制御回路２２はノード電圧Ｖｆｂを一定にするように直流電圧Ｖｈを調整するので、ＡＰＤ１２の温度が変化すれば、それに応じて直流電圧Ｖｈも変化することになる。
【００２１】
抵抗の温度依存性は、様々な公知の手法を用いて実現することができる。例えば、光受信器１００内にサーミスタなどの温度センサが設置されていて、温度センサによって測定された温度に応じて第２の抵抗５２の値が変更されてもよい（ディジタル抵抗）。あるいは、温度係数をＡＰＤ１２のそれに対応させた感温抵抗でもよい。
【００２２】
図２に示されるように、本実施形態では、電流検出回路１８は、ｐｎｐトランジスタ３３、３４および抵抗３５、３６からなるカレントミラー回路と電流電圧変換用抵抗７０とを有する。
【００２３】
このカレントミラー回路において、抵抗３６およびトランジスタ３４を光電流Ｉａｐｄが流れると、光電流Ｉａｐｄに応じたミラー電流が抵抗３５およびトランジスタ３３を流れる。このミラー電流が上述した検出電流Ｉｄである。検出電流Ｉｄは光電流Ｉａｐｄに比例する。Ｉａｐｄに対するＩｄの比はミラー電流比と呼ばれ、抵抗３５、３６の値、および用いているトランジスタ３３、３４のサイズ（コレクタサイズ）に応じて決まる。トランジスタ３３、３４を同種のものであるとすると、抵抗３５、３６の値をそれぞれＲｅ１、Ｒｅ２と表すと、ミラー電流比ｍはＲｅ２／Ｒｅ１と表される。したがって、
Ｉｄ＝ｍ・Ｉａｐｄ＝（Ｒｅ２／Ｒｅ１）・Ｉａｐｄ      （３）
である。
【００２４】
検出電流Ｉｄは抵抗７０を流れ、電圧降下を生じさせる。これにより、検出電流Ｉｄがモニタ電圧Ｖｍに変換される。抵抗７０の値をＲｍとすると、モニタ電圧Ｖｍは、
Ｖｍ＝Ｒｍ・Ｉｄ＝Ｒｍ・（Ｒｅ２／Ｒｅ１）・Ｉａｐｄ      （４）
である。
【００２５】
抵抗５１を流れる電流Ｉ１は、ノード２８で電流Ｉ２とＩｑに分岐する。電流Ｉ２は抵抗５２を流れ、電流ＩｑはＦＥＴ７２のソース−ドレイン間を流れる。電流Ｉｑの大きさは、ＦＥＴ７２のゲート電圧に依存する。
【００２６】
本実施形態では、室温（２５℃）においてＲ１＝５２０ｋΩ、Ｒ２＝１０ｋΩ、および制御回路２２の基準電圧は１．０Ｖである。ＡＰＤ１２が光信号を受信していないとき、光電流Ｉａｐｄおよび検出電流Ｉｄは０ｍＡであるので、モニタ電圧Ｖｍは０Ｖとなる。このとき、ＦＥＴ７２には電流Ｉｑが約１３μＡ程度流れる。ＦＥＴ７２の等価抵抗は１Ｖ／０．０１３ｍＡから７７Ωと計算される。高電圧発生回路１６によって生成される直流電圧Ｖｈは、（1V／（R1＝１０ｋΩ）＋０.０１３ｍＡ）×（Ｒ１＝５２０ｋΩ）＋１から５９．７Ｖとなる。電流検出回路１８中のトランジスタ３４で約０．５Ｖ程度の電圧低下があるため、ＡＰＤ１２が光信号を受信していないときは、ＡＰＤ１２に５９．２Ｖ程度の逆バイアス電圧Ｖａｐｄが印加される。このときのＡＰＤ１２の増倍率は約９．５であり、したがって、光信号が光受信器１００に入力されても良好な受信感度を得ることができる。
【００２７】
ＡＰＤ１２が光信号を受信すると光電流Ｉａｐｄが生成され、それに応じて電流検出回路１８が検出電流Ｉｄを生成する。検出電流Ｉｄは抵抗７０によってモニタ電圧Ｖｍに変換される。こうして正のモニタ電圧ＶｍがＦＥＴ７２のゲートに印加され、ゲート−ソース間電圧（負電圧）を定める。光入力強度が高いほど、モニタ電圧Ｖｍが高くなり、したがって、ＦＥＴ２７のドレイン−ソース間に流れる電流が減少しＦＥＴ７２の等価抵抗が大きくなる。その結果、ＦＥＴ７２の抵抗と抵抗５２との並列抵抗Ｒｃが増加する。（１）式および（２）式によれば、並列抵抗Ｒｃが増加すると分圧回路２０の分圧比Ｄが上昇し、それに応じてノード２８の電圧Ｖｆｂが上昇する。逆に、光入力強度が低下すると、モニタ電圧Ｖｍが減少し、ＦＥＴ７２の抵抗および並列抵抗Ｒｃが減少する。その結果、分圧比Ｄが減少し、ノード電圧Ｖｆｂが減少する。このように、ノード電圧Ｖｆｂは光入力強度に応じて変動する。
【００２８】
本実施形態では、電流検出回路１８のミラー電流比ｍが約１となるように、Ｒｅ１＝Ｒｅ２＝１ｋΩとされている。また、Ｒｍ＝５ｋΩである。したがって、（４）式に示されるように、光電流Ｉａｐｄが３００μＡのとき、モニタ電圧Ｖｍは約１．５Ｖとなる。モニタ電圧Ｖｍが０Ｖから１．５Ｖに上昇すると、ＦＥＴ７２は次第に遮断され電流Ｉｑは約２μＡに減少する。制御回路２２は、Ｖｆｂを１．０Ｖに保つように直流電圧Ｖｈを制御するので、この直流電圧Ｖｈは、Ｖｈ＝（（Ｖｆｂ＝１Ｖ）／（Ｒ２＝１０ｋΩ）＋０．００２）×（Ｒ１＝５２０ｋΩ）＋１Ｖから５２Ｖとなり、直流電圧Ｖｈを低下させる。その結果、直流電圧Ｖｈは５２Ｖに制御される。光入力がない場合と比べて、直流電圧Ｖｈが７．７Ｖ低下する。
【００２９】
図３は、本実施形態の高電圧発生回路１６の出力電圧Ｖｈ特性を示すグラフである。光電流Ｉａｐｄが２５０μＡ以下で、光電流Ｉａｐｄに依存して出力電圧Ｖｈが変化している。光電流Ｉａｐｄが２５０μＡ以上では出力電圧Ｖｈが変化していないが、これは、ＦＥＴ７２が完全にオフ状態になるためである。
【００３０】
このように、高電圧発生回路１６の出力電圧Ｖｈは光入力強度の増加に伴って低下し、それに応じてＡＰＤ１２に印加される逆バイアス電圧Ｖａｐｄも減少する。ＡＰＤ１２の光電変換の増倍率は、逆バイアス電圧Ｖａｐｄの減少に応じて低下する。したがって、光入力強度の増加に伴ってＡＰＤ１２の増倍率が低減されることになる。この結果、光入力強度が小さい場合から大きい場合全体にわたって、この光受信回路全体での消費電力を低下させると同時に、ＡＰＤ１２を流れる光電流Ｉａｐｄの大きさを適切に抑えて、ＡＰＤ１２の破損を防止することができる。
【００３１】
ＡＰＤのバイアスレベルの調整は、特開平１１−２８４４４５号公報や特開２００４−７１９８２号公報に開示されるように、バイアスライン中に直列抵抗を配置し、光電流に応じた電圧降下を高電圧発生回路の出力電圧に与えることによって実現することもできる。また、この電圧降下をモニタして高電圧をオフしてAPDを保護することもできる。しかし、この手法では、光電流に応じた高電圧発生回路の出力電圧の調整は行わないので、消費電力の削減は難しい。これに対して、本実施形態では、光電流Ｉａｐｄの増加に応じて高電圧発生回路１６の出力電圧Ｖｈが低減されるので、バイアス制御回路１０の消費電力を容易に削減できるという利点が得られる。
【００３２】
図４は、本実施形態および従来例（特開２００４−７１９８２号）のバイアス制御回路の双方について室温での消費電力を示すグラフである。光電流Ｉａｐｄが増大するにつれて消費電力が大きくなる傾向が双方のバイアス制御回路において見られるものの、本実施形態のバイアス制御回路の方が消費電力が抑えられている。図５は、従来例に対する本実施形態の消費電力の削減率を示すグラフである。本実施形態のバイアス制御回路１０では、光電流Ｉａｐｄが約４００μＡのときに消費電力が２０ｍＷ削減され、削減率にして１３％もの消費電力削減が達成される。なお、図３〜図５に示されるデータは、室温で光信号を受信しないときのバイアス電圧の最適値が６０ＶのＡＰＤを用いて測定されたものである。
【００３３】
第２実施形態
以下では、本発明の第２の実施形態を説明する。図６は、本実施形態の光受信器２００およびバイアス制御回路１０ａを示す回路図である。バイアス制御回路１０ａは、第１実施形態のバイアス制御回路１０において分圧回路２０を分圧回路２０ａで置き換えた構成を有する。
【００３４】
分圧回路２０ａは、ＦＥＴ７２に代えＦＥＴ７３を備えている点で分圧回路２０と異なる。ＦＥＴ７３はｎ型ＦＥＴである。ＦＥＴ７３は第１の抵抗５１に並列に接続されている。ＦＥＴ７３のゲートは電流検出回路１８の出力端子に接続されており、モニタ電圧Ｖｍが供給される。
【００３５】
分圧回路２０ａは、ある分圧比Ｄで直流電圧Ｖｈを分圧し、ノード２８にノード電圧Ｖｆｂを出力する。分圧比Ｄは、抵抗５１、５２だけでなく、ＦＥＴ７３のドレイン−ソース間の抵抗にも依存する。抵抗５１、５２の値をそれぞれＲ１、Ｒ２と表し、ＦＥＴ７３の抵抗の値をＲ３と表すと、本実施形態では、分圧比Ｄは、第１実施形態の（１）式に代わり、
Ｄ＝Ｒ２／（Ｒ２＋Ｒｃ）      （５）
と表される。したがって、本実施形態では、ノード電圧Ｖｆｂは、第１実施形態の（２）式に代わり、
Ｖｆｂ＝Ｖｈ・Ｄ＝Ｖｈ・Ｒ２／（Ｒ２＋Ｒｃ）      （６）
と表される。ここで、Ｒｃは第１の抵抗５１とＦＥＴ７３との並列抵抗である。
【００３６】
ＡＰＤ１２が光信号を受信していないときは、光電流Ｉａｐｄおよび検出電流Ｉｄは０ｍＡであるので、モニタ電圧Ｖｍは０Ｖとなる。このとき、ＦＥＴ７３のゲート−ソース間電圧はしきい値より小さいので、ＦＥＴ７３はオフ状態となり、分圧比ＤはＲ２／（Ｒ２＋Ｒ１）となる。
【００３７】
ＡＰＤ１２が光信号を受信すると光電流Ｉａｐｄが生成され、それに応じてモニタ電圧Ｖｍが生成される。こうして正のモニタ電圧ＶｍがＦＥＴ７３のゲートに印加され、ゲート−ソース間電圧（正電圧）を定める。光入力強度が高いほど、モニタ電圧Ｖｍが高くなり、ＦＥＴ７３が導通し、並列抵抗Ｒｃが減少する。
【００３８】
制御回路２２は、ノード電圧Ｖｆｂを一定にする様に直流出力電圧Ｖｈを変更するので、出力電圧Ｖｈは、光入力強度の上昇に伴い低下し、逆に、光入力強度の低下に伴い上昇する。
【００３９】
第３実施形態
以下では、本発明の第３の実施形態を説明する。図７は、本実施形態の光受信器３００およびバイアス制御回路１０ｂを示す回路図である。バイアス制御回路１０ｂは、第２実施形態のバイアス制御回路１０ａにおいて分圧回路２０ａを分圧回路２０ｂで置き換えた構成を有する。
【００４０】
分圧回路２０ｂは、ＦＥＴ７３のドレインが一定の基準電圧７４に接続されている点で分圧回路２０ａと異なる。ＦＥＴ７３のドレイン−ソース間には電流Ｉｑが流れ、第１の抵抗５１には電流Ｉ１が流れる。電流ＩｑはＦＥＴ７３に印加されるゲートバイアスに依存する。電流ＩｑとＩ１はノード２８で合流し、電流Ｉ２となる。電流Ｉ２は第２の抵抗５２を流れる。
【００４１】
本実施形態では、光入力強度が上昇して光電流Ｉａｐｄが増加すると、モニタ電圧Ｖｍが高くなり、その結果ＦＥＴ７３に流れる電流Ｉｑが増加する。電流Ｉ２が増加するとノード電圧Ｖｆｂが上昇する方向に作用し、逆に、光入力強度が低下すると、モニタ電圧Ｖｍが減少し、電流Ｉｑが減少し、ノード電圧Ｖｆｂが減少する方向に作用する。
【００４２】
制御回路２２は、ノード電圧Ｖｆｂの増減分を打ち消すように高電圧発生回路１６の直流出力電圧Ｖｈを変更する。したがって、第１実施形態と同様に、出力電圧Ｖｈは、光入力強度の上昇とそれに伴うノード電圧Ｖｆｂの増加に応じて低下し、逆に、光入力強度の低下とそれに伴うノード電圧Ｖｆｂの減少に応じて上昇する。この結果、本実施形態でも第１実施形態と同じ利点を得ることができる。
【００４３】
なお、本実施形態では、ｎ型ＭＯＳＦＥＴであるＦＥＴ７３の代わりにｐ型ＭＯＳＦＥＴであるＦＥＴ７２を用いてもよい。このとき、基準電圧７４はノード電位Ｖｆｂより低い。そのため、第１の抵抗５１に流れる電流Ｉ１はノード２８で電流Ｉ２とＩｑに分岐する。電流Ｉ２は第２の抵抗５２を流れ、電流ＩｑはＦＥＴ７２のソース−ドレイン間を流れる。
【００４４】
以上、本発明をその実施形態に基づいて詳細に説明した。しかし、本発明は上記実施形態に限定されるものではない。本発明は、その要旨を逸脱しない範囲で様々な変形が可能である。
【００４５】
例えば、上記実施形態ではモニタ電圧Ｖｍに応じて電界効果トランジスタのドレイン−ソース間の抵抗を制御したが、電界効果トランジスタの代わりにバイポーラトランジスタを用いることも可能である。その場合、電流検出回路１８は抵抗７０を有する必要はなく、検出電流Ｉｄをバイポーラトランジスタのベースに供給する。バイポーラトランジスタのコレクタ−エミッタ間の抵抗はベースに供給される電流に応じて変化する。したがって、このようなバイポーラトランジスタを抵抗５１または５２に接続することにより、分圧回路２０の分圧比を検出電流Ｉｄに応じて変更することができる。これにより、上記の実施形態と同様の利点を有するバイアス制御回路が得られる。
【図面の簡単な説明】
【００４６】
【図１】第１実施形態のバイアス制御回路を示す概略図である。
【図２】第１実施形態のバイアス制御回路を示す回路図である。
【図３】第１実施形態の高電圧発生回路の出力電圧を示すグラフである。
【図４】本実施形態および従来例の消費電力を示すグラフである。
【図５】従来例に対する本実施形態の消費電力の削減率を示すグラフである。
【図６】第２実施形態のバイアス制御回路を示す回路図である。
【図７】第３実施形態のバイアス制御回路を示す回路図である。
【符号の説明】
【００４７】
１０…バイアス制御回路、１２…アバランシェフォトダイオード（ＡＰＤ）、１４…前置増幅器、１５…バイアスライン、１６…高電圧発生回路、１８…電流検出回路、２０…分圧回路、２２…制御回路、２６、２８…ノード、５１、５２…抵抗、７２…トランジスタ（ＦＥＴ）、１００…光受信器。
【図１】
2007166096.tif 000003
【図２】
2007166096.tif 000004
【図３】
2007166096.tif 000005
【図４】
2007166096.tif 000006
【図５】
2007166096.tif 000007
【図６】
2007166096.tif 000008
【図７】
2007166096.tif 000009