(57)【要約】【課題】プロセスマージンの拡大が図られる半導体記憶装置と、その製造方法を提供する。【解決手段】メモリゲート配線７ｂ等を構成するポリシリコン膜は、制御ゲート配線５ｂの一方の側面上に位置する部分からその制御ゲート配線５ｂが位置する側とは反対の側に向かって延在する部分が形成され、その部分がパッド部７ｃとされる。そのパッド部７ｃを露出するようにコンタクトホール１５ａが形成されている。制御ゲート配線５ｂの一方の側面上に位置するポリシリコン膜の部分の高さＨ２は制御ゲート配線５ｂの高さＨ１以下とされて、メモリゲート配線７ｂ等を構成するポリシリコン膜が制御ゲート配線５ｂと平面的に重ならないようにされている。【選択図】図３
2007189063.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面上に、所定の高さと両側面を有して第１の方向に延在するように形成された第１導電体部と、
前記第１導電体部の前記両側面のうちの一方の側面上に、前記第１導電体部と電気的に分離されるように形成された第２導電体部と、
前記第１導電体部および前記第２導電体部を覆うように前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通するように形成されたコンタクト部材と
を有し、
前記第２導電体部は、前記第１導電体部の前記一方の側面上に位置する部分から前記第１導電体部が位置する側とは反対の側に向かって延在し、前記コンタクト部材が接触して前記第２導電体部に所定の電圧を印加する第１突出部を備え、
前記一方の側面上に位置する前記第２導電体部の部分の高さは、前記第２導電体部が前記第１導電体部と平面的に重ならないように、前記第１導電体部の前記高さ以下とされた、半導体記憶装置。
【請求項２】
前記第２導電体部は、間隔を隔てて互いに対向するように形成された１対の対向部を備え、
前記第１突出部は前記１対の対向部によって挟まれた領域に形成された、請求項１記載の半導体記憶装置。
【請求項３】
前記第２導電体部は前記１対の対向部として、
前記第１導電体部が位置する側とは反対の側に向かって延在する第２突出部と、
前記第１導電体部が位置する側とは反対の側に向かって延在し、前記第２突出部と前記第１の方向に距離を隔てて対向する第３突出部と
を含む、請求項２記載の半導体記憶装置。
【請求項４】
前記第１導電体部および前記第２導電体部はそれぞれ複数形成され、
複数の前記第２導電体部のうち、一の第２導電体部と他の第２導電体部は、前記１対の対向部として前記第１の方向と交差する第２の方向に互いに間隔を隔ててそれぞれ形成された、請求項２記載の半導体記憶装置。
【請求項５】
前記第１導電体部および前記第２導電体部はそれぞれ複数形成され、
複数の前記第２導電体部のうち、一の第２導電体部と他の第２導電体部は、前記一の第２導電体部の端部と前記他の第２導電体部の端部とが前記１対の対向部として前記第１の方向に互いに間隔を隔てられるようにそれぞれ形成された、請求項２記載の半導体記憶装置。
【請求項６】
前記第１導電体部は、
前記半導体基板上に第１ゲート絶縁膜を介在させて形成された第１ゲート電極と、
前記第１ゲート電極に電気的に接続される第１配線と
を含み、
前記第２導電体部は、
前記半導体基板上に第２ゲート絶縁膜を介在させるとともに、前記第１ゲート電極の一方の側面上に第１絶縁膜を介在させて形成された第２ゲート電極と、
前記第２ゲート電極に電気的に接続される第２配線と
を含み、
前記第１ゲート電極に対して前記第２ゲート電極が位置する側とは反対の側に位置する前記半導体基板の領域に形成された所定導電型の第１不純物領域と、
前記第２ゲート電極に対して前記第１ゲート電極が位置する側とは反対の側に位置する前記半導体基板の領域に形成された前記所定導電型の第２不純物領域と
を備えた、請求項１〜５のいずれかに記載の半導体記憶装置。
【請求項７】
半導体基板の主表面上に所定の高さと両側面を有して第１の方向に延在する第１導電体部を形成する工程と、
前記第１導電体部を覆うように前記半導体基板の表面上に第１絶縁膜を介在させて導電層を形成する工程と、
前記導電層上に所定のマスクを用いて写真製版処理を施すことによりレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記導電層に加工を施すことにより、所定の電圧を印加するための電圧印加部を形成する工程と、
前記第１導電体部の一方の側面の側に位置する前記導電層の部分を残して他の部分に位置する前記導電層の部分を除去することにより、前記第１導電体部の前記一方の側面上に前記第１絶縁膜を介在させて前記電圧印加部を含む第２導電体部を形成する工程と、
前記第１導電体部および前記第２導電体部を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記第２導電体部における前記電圧印加部を露出する開口部を形成し、前記開口部内に前記電圧印加部に電気的に接続されるコンタクト部材を形成する工程と
を備え、
前記レジストパターンを形成する工程では、前記所定のマスクに基づいて現像後に残されるレジストパターンから前記第１導電体部の前記一方の側面を覆う前記導電層の部分にわたって解像不良に伴って現像後にレジストが残されるように前記半導体基板上に塗布されたレジストに露光処理が施されて、前記レジストパターンとして、前記所定のマスクに基づいて形成されるレジストパターンを第１レジストパターンとし、解像不良に伴って残されるレジストを第２レジストパターンとしたレジストパターンが形成される、半導体記憶装置の製造方法。
【請求項８】
前記第１導電体部を形成する工程は、前記第１の方向と交差する第２の方向にそれぞれ延在し、前記第１の方向に間隔を隔てられた１対の第１部分および第２部分を形成する工程を含み、
前記レジストパターンを形成する工程では、前記レジストパターンは前記第１部分を前記導電層の部分と前記第２部分を覆う前記導電層の部分との間に位置する前記導電層の部分を覆うように形成される、請求項７記載の半導体記憶装置の製造方法。
【請求項９】
前記第１導電体部を形成する工程は、
前記半導体基板上に第１ゲート絶縁膜を介在させて第１ゲート電極を形成する工程と、
前記第１ゲート電極に電気的に接続される第１配線を形成する工程と
を含み、
前記第２導電体部を形成する工程は、
前記半導体基板上に第２ゲート絶縁膜を介在させるとともに、前記第１ゲート電極の一方の側面上に第１絶縁膜を介在させて第２ゲート電極を形成する工程と、
前記第２ゲート電極に電気的に接続される第２配線を形成する工程と
を含み、
前記第１ゲート電極に対して前記第２ゲート電極が位置する側とは反対の側に位置する前記半導体基板の領域に所定導電型の第１不純物領域を形成するとともに、前記第２ゲート電極に対して前記第１ゲート電極が位置する側とは反対の側に位置する前記半導体基板の領域に前記所定導電型の第２不純物領域を形成する工程と
を備えた、請求項７または８に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置およびその製造方法に関し、特に、制御ゲート電極とメモリゲート電極を有する不揮発性の半導体記憶装置と、その製造方法に関するものである。
【背景技術】
【０００２】
半導体記憶装置の一つに、電源をオフにしても情報が失われない不揮発性の半導体記憶装置がある。そのような不揮発性の半導体記憶装置の一つとして、特許文献１には、メモリセルに制御ゲート電極を含む制御トランジスタとメモリゲート電極を含むメモリトランジスタの２つのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた不揮発性の半導体記憶装置が提案されている。
【０００３】
この半導体記憶装置では、制御ゲート電極は、半導体基板の表面上にゲート絶縁膜を介在させて形成されている。メモリゲート電極は、半導体基板の表面上にＯＮＯ（Oxide Nitride Oxide）膜を介在させて、制御ゲート電極の側面上にサイドウォール状に形成されている。そのＯＮＯ膜は、半導体基板の表面から制御ゲート電極の側面上にまで延在して制御ゲート電極の側面とメモリゲート電極との間に介在する。その制御ゲート電極とメモリゲート電極を挟んで一方の側に位置する半導体基板の領域はソース領域が形成され、他方の半導体基板の領域にはドレイン領域が形成されている。メモリセルの書き込み、読み出しおよび消去のそれぞれの動作は、制御ゲート電極、メモリゲート電極、ソース領域およびドレイン領域にそれぞれ所定の電圧を印加することによって行なわれる。
【０００４】
次に、その半導体記憶装置の製造方法について説明する。まず、半導体基板上に制御ゲート電極および制御ゲート配線が形成され、その制御ゲート電極等を覆うようにＯＮＯ膜が形成される。そのＯＮＯ膜上にポリシリコン膜が形成される。そのポリシリコン膜上に、パッド部を形成するための所定のレジストパターンが形成される。そのレジストパターンをマスクとしてポリシリコン膜に異方性エッチングを施すことによって、パッド部となるポリシリコン膜の部分を残すとともに、制御ゲート電極等の両側面上にそれぞれＯＮＯ膜を介在させたサイドウォール状のポリシリコン膜の部分を残して、ポリシリコン膜の他の部分が除去される。
【０００５】
次に、制御ゲート電極等の両側面上にそれぞれ位置するポリシリコン膜の部分のうち、一方の側面上に位置するポリシリコン膜の部分を残して他方の側面上に位置するポリシリコン膜の部分が除去される。こうして、制御ゲート電極等の一方の側面上にサイドウォール状のメモリゲート電極およびメモリゲート配線が形成される。次に、その制御ゲート電極等とメモリゲート電極等を覆うように層間絶縁膜が形成され、その層間絶縁膜にパッド部等を露出するコンタクトホールが形成される。
【０００６】
次に、そのコンタクトホールを充填するように層間絶縁膜上に所定のプラグとなる膜が形成され、そのプラグとなる膜にＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨処理）を施すことによって、層間絶縁膜の上面上に位置するその膜の部分が除去されてコンタクトホール内にプラグが形成される。その後、層間絶縁膜の表面上にプラグに接続される所定の配線が形成されて、不揮発性半導体装置の主要部分が形成される。従来の不揮発性の半導体記憶装置は上記のように構成される。
【特許文献１】特開２００４−１８６４５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の半導体記憶装置では、次のような問題点があった。上述したように、メモリセルを動作させるために、制御ゲート電極、メモリゲート電極、ソース領域およびドレイン領域にはそれぞれ所定の電圧が印加され、特に、メモリゲート電極に対してそのような所定の電圧を印加するためにパッド部が形成される。そのパッド部は、メモリゲート電極とそのメモリゲート電極を接続するメモリゲート配線とともに、ポリシリコン膜に所定の加工を施すことによって同じ膜の部分から形成される。
【０００８】
パッド部を形成するための写真製版においては、パッド部がメモリゲート配線となるポリシリコン膜の部分と確実に接続されるようにレジストパターンが形成される。すなわち、写真製版のばらつきを考慮して、レジストパターンは、メモリゲート配線となる部分から制御ゲート配線となる部分にかけて制御ゲート配線となる部分の上面の一部を覆うように形成される。
【０００９】
そのため、そのレジストパターンをマスクとしてエッチングを施した後においては、パッド部から制御ゲート配線となる部分の直上にかけてポリシリコン膜が連続するように位置し、ポリシリコン膜の一部が制御ゲート配線となる部分に乗り上げた構造となる。つまり、メモリゲート配線等を構成するポリシリコン膜が平面的に制御ゲート配線と重なる部分が存在することになる。
【００１０】
そのようなメモリゲート配線等を覆う層間絶縁膜には、コンタクトホール内にプラグを形成する際のＣＭＰ処理によってメモリゲート配線の上に乗り上げたポリシリコン膜の部分が露出しない厚さが要求される。一方、ＣＭＰ処理によってそのようなポリシリコン膜の部分を確実に露出させないようにしようとして層間絶縁膜の厚さをより厚くすると、コンタクトホールのアスペクト比（深さ／開口径）がより大きくなって、寸法精度の高いコンタクトホールを開口することが難しくなってプロセスマージンが小さくなる。
【００１１】
本発明は上記問題点を解決するためになされたものであり、一つの目的は、プロセスマージンの拡大が図られる半導体記憶装置を提供することであり、他の目的は、そのような半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明に係る半導体記憶装置は、第１導電体部と第２導電体部と層間絶縁膜とコンタクト部材とを有している。第１導電体部は半導体基板の表面上に、所定の高さと両側面を有して第１の方向に延在するように形成されている。第２導電体部は、第１導電体部の両側面のうちの一方の側面上に第１導電体部と電気的に分離されるように形成されている。層間絶縁膜は、第１導電体部および第２導電体部を覆うように半導体基板上に形成されている。コンタクト部材は層間絶縁膜を貫通するように形成されている。第２導電体部は、第１導電体部の一方の側面上に位置する部分から第１導電体部が位置する側とは反対の側に向かって延在し、コンタクト部材が接触して第２導電体部に所定の電圧を印加する第１突出部を備えている。その一方の側面上に位置する第２導電体部の部分の高さは、第２導電体部が第１導電体部と平面的に重ならないように、第１導電体部の高さ以下とされている。
【００１３】
本発明に係る半導体記憶装置の製造方法は、以下の工程を備えている。半導体基板の主表面上に所定の高さと両側面を有して第１の方向に延在する第１導電体部を形成する。その第１導電体部を覆うように半導体基板の表面上に第１絶縁膜を介在させて導電層を形成する。その導電層上に所定のマスクを用いて写真製版処理を施すことによりレジストパターンを形成する。そのレジストパターンをマスクとして導電層に加工を施すことにより、所定の電圧を印加するための電圧印加部を形成する。第１導電体部の一方の側面の側に位置する導電層の部分を残して他の部分に位置する導電層の部分を除去することにより、第１導電体部の一方の側面上に第１絶縁膜を介在させて電圧印加部を含む第２導電体部を形成する。その第１導電体部および第２導電体部を覆うように層間絶縁膜を形成する。その層間絶縁膜に第２導電体部における電圧印加部を露出する開口部を形成し、その開口部内に電圧印加部に電気的に接続されるコンタクト部材を形成する。レジストパターンを形成する工程では、所定のマスクに基づいて現像後に残されるレジストパターンから第１導電体部の一方の側面を覆う導電層の部分にわたって解像不良に伴って現像後にレジストが残されるように半導体基板上に塗布されたレジストに露光処理が施されて、レジストパターンとして、所定のマスクに基づいて形成されるレジストパターンを第１レジストパターンとし、解像不良に伴って残されるレジストを第２レジストパターンとしたレジストパターンが形成される。
【発明の効果】
【００１４】
本発明に係る半導体記憶装置によれば、第２導電体部は、第１導電体部の一方の側面上に位置する部分から第１導電体部が位置する側とは反対の側に向かって延在してコンタクト部材が接触する第１突出部を備えて、その一方の側面上に位置する第２導電体部の部分の高さは、第２導電体部が第１導電体部と平面的に重ならないように、第１導電体部の高さ以下とされていることで、層間絶縁膜の厚みを抑えてコンタクト部材を設けるためのコンタクトホールを精度よく形成することができて、プロセスマージンの拡大を図ることができる。
【００１５】
本発明に係る半導体記憶装置の製造方法によれば、所定のマスクに基づいて現像後に残されるレジストパターンから第１導電体部の一方の側面を覆う導電層の部分にわたって解像不良に伴って現像後にレジストが残されるように半導体基板上に塗布されたレジストに露光処理が施されて、レジストパターンとして、所定のマスクに基づいて形成されるレジストパターンを第１レジストパターンとし、解像不良に伴って残されるレジストを第２レジストパターンとしたレジストパターンが形成されることで、導電層は第１導電体部と平面的に重なることがなくなり、層間絶縁膜の厚みを抑えてコンタクト部材を設けるためのコンタクトホールを精度よく形成することができて、プロセスマージンの拡大を図ることができる。
【発明を実施するための最良の形態】
【００１６】
実施の形態１
本発明の実施の形態１に係る不揮発性の半導体記憶装置について説明する。図１に示すように、半導体基板の表面には素子分離絶縁膜（ＳＴＩ）２によって区切られたメモリセル領域ＭＣと周辺回路領域ＰＲが形成されている。そのメモリセル領域ＭＣの半導体基板の領域には、複数のメモリセルが形成されている。一つのメモリセルには、制御ゲート電極５ａとメモリゲート電極７ａとが形成されている。制御ゲート電極５ａとメモリゲート電極７ａとの間にはＯＮＯ膜が介在する。
【００１７】
その制御ゲート電極５ａとメモリゲート電極７ａを挟んで一方の側に位置する半導体基板の領域はソース領域としての低濃度不純物領域１０ａおよび高濃度不純物領域１２ａが形成され、他方の半導体基板の領域にはドレイン領域としての低濃度不純物領域１０ｂおよび高濃度不純物領域１２ｂが形成されている。
【００１８】
制御ゲート電極５ａを互いに電気的に接続する制御ゲート配線５ｂがメモリセル領域ＭＣの半導体基板の領域を横切るように形成され、メモリゲート電極７ａを互いに電気的に接続するメモリゲート配線７ｂがメモリセル領域の半導体基板の領域を横切るように形成されている。
【００１９】
また、周辺回路領域ＰＲにおける素子分離絶縁膜２の表面の所定の領域には、メモリゲート配線７ａに所定の電圧を印加するためのパッド部７ｃが形成されている。このパッド部７ｃは、互いに隣接して並走する２本のメモリゲート配線７ａにそれぞれに接続されるよう形成されている。
【００２０】
次に、メモリセルの構造について詳しく説明する。図２に示すように、半導体基板１の表面とのその近傍には所定の導電型のウェル領域３が形成されている。ウェル領域３をなす半導体基板１の表面に上に制御ゲート絶縁膜４を介在させて制御ゲート電極５ａが形成されている。その制御ゲート電極５ａの両側面のうちの一方の側面上にはサイドウォール状のメモリゲート電極７ａが形成されている。そのメモリゲート電極７ａは半導体基板１の表面上にＯＮＯ膜６を介在させて形成されている。そのＯＮＯ膜６は、半導体基板１の表面から制御ゲート電極５ａの一方の側面上にまで延在して制御ゲート電極５ａの側面とメモリゲート電極７ａとの間に介在する。
【００２１】
制御ゲート電極５ａを挟んでメモリゲート電極７ａが位置する側とは反対の側に位置する半導体基板１の領域には、ドレイン領域Ｄとして低濃度不純物領域１０ｂと高濃度不純物領域１２ｂが形成されている。一方、メモリゲート電極７ａを挟んで制御ゲート電極５ａが位置する側とは反対の側に位置する半導体基板１の領域には、ソース領域Ｓとして低濃度不純物領域１０ａと高濃度不純物領域１２ａが形成されている。こうして、制御ゲート電極を含む制御トランジスタＣＴと、メモリゲート電極７ａを含むメモリトランジスタＭＴとが構成される。
【００２２】
制御ゲート電極５ａの表面、メモリゲート電極７ａの表面、高濃度不純物領域１２ａ、１２ｂの表面には金属シリサイド膜１３がそれぞれ形成されている。制御ゲート電極５ａの他方の側面上にはサイドウォール絶縁膜１１が形成されている。また、メモリゲート電極７ａの一方の側面上にもサイドウォール絶縁膜１１が形成されている。その制御ゲート電極５ａおよびメモリゲート電極７ａを覆うように、半導体基板１上にシリコン窒化膜１４が形成されている。
【００２３】
そのシリコン窒化膜１４を覆うように層間絶縁膜１５が形成されている。その層間絶縁膜１５にドレイン領域Ｄの表面を露出するコンタクトホール１５ｂが形成されている。そのコンタクトホール１５ｂ内に、それぞれ所定の材料による第１の層１６ａと第２の層１６ｂからなるプラグ１６が形成されている。層間絶縁膜１５上に、プラグ１６と電気的に接続される配線１７が形成されている。配線１７はそれぞれ所定の材料による第１の層１７ａ、第２の層１７ｂおよび第３の層１７ｃからなる。
【００２４】
次に、パッド部７ｃとその近傍の領域の構造について詳しく説明する。図３に示すように、半導体基板１の所定の領域に素子分離絶縁膜（ＳＴＩ：Shallow Trench Isolation）２形成されている。その素子分離絶縁膜２の表面上に間隔を隔てて２つの制御ゲート配線５ｂが形成されている。その２つの制御ゲート配線５ｂの互いに対向する側の側面上には、ＯＮＯ膜６を介在させてメモリゲート配線７ｂがそれぞれ形成されている。この対向するメモリゲート配線７ｂを構成するポリシリコン膜７の部分は１対の対向部に対応する。その一方のメモリゲート配線７ｂと他方のメモリゲート配線７ｂとの間には、一方のメモリゲート配線７ｂと他方のメモリゲート配線７ｂとの双方に接続されるパッド部７ｃ（第１突出部）が形成されている。そのパッド部７ｃと素子分離絶縁膜２との間にはＯＮＯ膜６が介在する。
【００２５】
制御ゲート配線５ｂの表面、メモリゲート配線７ｂの表面およびパッド部７ｃの表面には、それぞれ金属シリサイド膜１３が形成されている。２つの制御ゲート配線５ｂの互いに対向する側とは反対の側の側面上にはサイドウォール絶縁膜１１が形成されている。その制御ゲート配線５ｂおよびメモリゲート配線７ｂを覆うように、半導体基板１上にシリコン窒化膜１４が形成されている。そのシリコン窒化膜１４を覆うように層間絶縁膜１５が形成されている。その層間絶縁膜１５にパッド部７ｃの表面を露出するコンタクトホール１５ａが形成されている。
【００２６】
そのコンタクトホール１５ａ内に、それぞれ所定の材料による第１の層１６ａと第２の層１６ｂからなるプラグ１６が形成されている。層間絶縁膜１５上に、プラグ１６と電気的に接続される配線１８が形成されている。配線１８はそれぞれ所定の材料による第１の層１８ａ、第２の層１８ｂおよび第３の層１８ｃからなる。後述するように、制御ゲート電極５ａおよび制御ゲート配線５ｂは同じ膜の部分からそれぞれ形成されている。また、メモリゲート電極７ａ、メモリゲート配線７ｂおよびパッド部７ｃも他の同じ膜の部分からそれぞれ形成されている。
【００２７】
次に、メモリセルの動作について説明する。まず、メモリセル領域にマトリクス状に形成される複数のメモリセルでは、図４に示すように、列方向（縦方向）に配列されるメモリトランジスタＭＴのメモリゲート電極７ａのそれぞれがメモリゲート配線７ｂに電気的に接続され、制御トランジスタＣＴの制御ゲート電極５ａのそれぞれが制御ゲート配線５ｂに電気的に接続されている。また、列方向に配列されるメモリセルのソース領域のそれぞれがソースラインＳＬに接続され、行方向（横方向）に配列されるメモリセルのドレイン領域のそれぞれがビットラインＢＬに接続されている。
【００２８】
そのメモリセルに対して、書き込み、読み出しまたは消去を行なうには、制御ゲート電極５ａ、メモリゲート電極７ａ、ソース領域Ｓおよびドレイン領域Ｄのそれぞれに所定の電圧が印加される。そこで、図５に示すように、制御ゲート電極５ａに印加する電圧を電圧Ｖｃｇ、メモリゲート電極７ａに印加する電圧を電圧Ｖｍｇ、ソース領域Ｓに印加する電圧を電圧Ｖｓ、ドレイン領域Ｄに印加する電圧を電圧Ｖｄ、半導体基板に印加する電圧を電圧Ｖｓｕｂとすると、書き込み動作は、図６に示すように、たとえば電圧Ｖｃｇ＝１．５Ｖ、電圧Ｖｍｇ＝１２Ｖ、電圧Ｖｓ＝５Ｖ、電圧Ｖｄ＝１Ｖ、Ｖｓｕｂ＝０Ｖに設定することによって行なわれる。
【００２９】
このとき、メモリゲート電極７ａおよび選択ゲート電極５ａの直下に位置する半導体基板の領域（チャネル領域）においてホットエレクトロンが発生し、その発生したホットエレクトロンは、メモリゲート電極７ａと半導体基板１との間に介在するＯＮＯ膜６のシリコン窒化膜における選択ゲート電極５ａの側に局所的に注入される。注入されたホットエレクトロンはそのシリコン窒化膜中にトラップされることになる。これにより、メモリトランジスタＭＴのしきい値電圧が上昇する。
【００３０】
消去動作は、図６に示すように、たとえば電圧Ｖｃｇ＝０Ｖ、電圧Ｖｍｇ＝−５Ｖ、電圧Ｖｓ＝７Ｖ、電圧Ｖｄ＝ｏｐｅｎ、Ｖｓｕｂ＝０Ｖに設定することによって行なわれる。このとき、バンド間トンネル現象によりホール（正孔）が発生し、発生したホールは電界により加速されてＯＮＯ膜６のシリコン窒化膜に注入されることになる。これにより、メモリトランジスタＭＴのしきい値電圧が下がる。
【００３１】
読み出し動作は、図６に示すように、たとえば電圧Ｖｃｇ＝１．５Ｖ、電圧Ｖｍｇ＝１．５Ｖ、電圧Ｖｓ＝０Ｖ、電圧Ｖｄ＝１Ｖ、Ｖｓｕｂ＝０Ｖに設定することによって行なわれる。このとき、読み出し動作においてメモリゲート電極７ａに印加する電圧Ｖｍｇを、書き込み状態におけるメモリトランジスタのしきい値電圧と、消去状態におけるメモリトランジスタのしきい値電圧との間の電圧に設定する。これにより、メモリトランジスタＭＴに情報が書き込まれた状態であるか否かが判定されることになる。
【００３２】
次に、上述した不揮発性の半導体記憶装置の製造方法について説明する。まず、図７に示すように、半導体基板の表面にメモリセル領域等の素子形成領域を形成するための素子分離絶縁膜（ＳＴＩ）２とウェル領域３が形成される。次に、半導体基板１の表面上にゲート絶縁膜となる絶縁膜を介在させて、制御ゲート電極および制御ゲート配線等となるポリシリコン膜（いずれも図示せず）が形成される。そのポリシリコン膜および絶縁膜に所定の写真製版および加工を施すことによって、メモリセル領域ＭＣには、半導体基板１の表面上に制御ゲート絶縁膜４を介在させて制御ゲート電極５ａが形成される。周辺回路領域ＰＲには、制御ゲート電極５ａと接続される制御ゲート配線５ｂが形成される。
【００３３】
次に、図８に示すように、制御ゲート電極５ａおよび制御ゲート配線５ｂを覆うように半導体基板１上に、たとえばＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を順次堆積することによってＯＮＯ膜６が形成される。次に、そのＯＮＯ膜６を覆うように、メモリゲート電極、メモリゲート配線およびパッド部等となるポリシリコン膜７が形成される。そのポリシリコン膜７上にパッド部を形成するためのフォトレジスト８が塗布される。
【００３４】
次に、図９に示すように、所定のマスク５１を用いてフォトレジスト８に露光処理が施される。このとき、周辺回路領域ＰＲでは、パッド部を形成するための本来のレジストパターンと制御ゲート配線５ｂを覆うポリシリコン膜７との隙間Ｌの部分Ａにおいて、解像不良によってフォトレジストが残る態様で露光処理が施される。次に、露光処理が施されたフォトレジスト８に現像処理を施すことによって、図１０および図１１に示すように、レジストパターン８ａ，８ｂが形成される。
【００３５】
レジストパターン８ａはパッド部を形成するための本来のレジストパターンであり、レジストパターン８ｂは解像不良によって残されたレジストパターンである。このレジストパターン８ｂの直下に位置するポリシリコン膜７の部分が、レジストパターン８ａの直下に位置するポリシリコン膜７の部分と制御ゲート配線５ｂの側面上に位置するポリシリコン膜７の部分とを接続することになる。
【００３６】
次に、図１２に示すように、レジストパターン８ａ，８ｂをマスクとしてポリシリコン膜７に異方性エッチングを施すことにより、制御ゲート電極５ａの両側面上に位置するポリシリコン膜７の部分と、制御ゲート配線５ｂの両側面上に位置するポリシリコン膜７の部分を残して、他の部分に位置するポリシリコン膜７の部分が除去される。こうして、制御ゲート電極５ａや制御ゲート配線５ｂの上面上に位置するポリシリコン膜７の部分はなくなることになる。その後、レジストパターン８ａ，８ｂが除去される。
【００３７】
次に、図１３に示すように、２つの制御ゲート電極５ａにおける互いに対向する側面上に位置するポリシリコン膜７の部分を覆うレジストパターン９と、２つの制御ゲート配線５ｂにおける互いに対向する側面上に位置するポリシリコン膜７の部分を覆うレジストパターン９が形成される。そのレジストパターン９をマスクとして等方性エッチングを施すことにより、図１４に示すように、レジストパターン９によって覆われていないポリシリコン膜７の部分が除去される。
【００３８】
次に、図１５に示すように、レジストパターン９が除去されて、メモリセル領域ＭＣには、制御ゲート電極５ａの一方の側面上にメモリゲート電極７ａが形成される。周辺回路領域ＰＲでは、制御ゲート配線５ｂの一方の側面上には、メモリゲート電極７ａと接続されるメモリゲート配線７ｂが形成される。また、そのメモリゲート配線７ｂに接続されるパッド部７ｃが形成される。
【００３９】
次に、等方性エッチングを施すことによって、図１６に示すように、半導体基板１の表面に露出しているＯＮＯ膜６の部分が除去される。次に、制御ゲート電極５ａおよびメモリゲート電極７ａをマスクとして所定の導電型の不純物イオンを注入することによって、図１７に示すように、ソース領域の一部となる低濃度不純物領域１０ａとドレイン領域の一部となる低濃度不純物領域１０ｂが形成される。
【００４０】
次に、制御ゲート電極５ａおよびメモリゲート電極７ａ等を覆うように、半導体基板１上にたとえばＣＶＤ法によってシリコン酸化膜などの絶縁膜（図示せず）が形成される。その絶縁膜に異方性エッチングを施すことによって、図１８に示すように、メモリセル領域ＭＣでは、制御ゲート電極５ａおよびメモリゲート電極７ａのそれぞれの側面上にサイドウォール絶縁膜１１が形成される。周辺回路領域ＰＲでは、制御ゲート配線５ｂおよびメモリゲート配線７ｂのそれぞれの側面上にサイドウォール絶縁膜１１が形成される。
【００４１】
次に、図１９に示すように、制御ゲート電極５ａ、メモリゲート電極７ａおよびサイドウォール絶縁膜１１をマスクとして所定の導電型の不純物イオンを注入することによって、ソース領域の一部となる高濃度不純物領域１２ａとドレイン領域の一部となる高濃度不純物領域１２ｂが形成される。こうして、低濃度不純物領域１０ａおよび高濃度不純物領域１２ａからなるソース領域Ｓと、低濃度不純物領域１０ｂおよび高濃度不純物領域１２ｂからなるドレイン領域Ｄが形成される。
【００４２】
次に、制御ゲート電極５ａおよびメモリゲート電極７ａ等を覆うように、半導体基板１上にたとえばスパッタ法によってコバルトやニッケル等の所定の金属膜（図示せず）が形成される。次に、たとえば窒素等の雰囲気の下で所定の温度の熱処理を施すことによって、メモリセル領域ＭＣでは、制御ゲート電極５ａ等を構成するポリシリコン膜の中のシリコンと金属とが反応（シリサイド化）して、金属シリサイド膜が形成される。また、同様に、周辺回路領域ＰＲでは、制御ゲート配線５ｂ等を構成するポリシリコン膜の中のシリコンと金属とが反応（シリサイド化）して、金属シリサイド膜が形成される。その後、未反応の金属膜が除去される。
【００４３】
こうして、図２０に示すように、メモリセル領域ＭＣでは、制御ゲート電極５ａの表面とメモリゲート電極７ａの表面にそれぞれ金属シリサイド膜１３が形成される。また、周辺回路領域ＰＲでは、制御ゲート配線５ｂの表面、メモリゲート配線７ｂの表面およびパッド部７ｃの表面にそれぞれ金属シリサイド膜１３が形成される。
【００４４】
次に、図２１に示すように、制御ゲート電極５ａおよびメモリゲート電極７ａ等を覆うように、半導体基板１上にたとえばＣＶＤ法によってシリコン窒化膜１４が形成される。そのシリコン窒化膜１４を覆うように半導体基板１上にたとえばＣＶＤ法によってシリコン酸化膜などの所定の厚さを有する層間絶縁膜１５が形成される。次に、その層間絶縁膜１５上にコンタクトホールを形成するためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして層間絶縁膜１５に異方性エッチングを施すことによって、図２２に示すように、メモリセル領域ＭＣでは、ドレイン領域の表面を露出するコンタクトホール１５ｂが形成される。そして、周辺回路領域ＰＲでは、パッド部７ｃの表面を露出するコンタクトホール１５ａが形成される。
【００４５】
次に、そのコンタクトホール１５ａ，１５ｂ内を充填するように、層間絶縁膜１５の表面上に所定の第１の層および第２の層からなるコンタクト部材となる膜（図示せず）が形成される。次に、その膜にＣＭＰ処理を施すことによって、図２３に示すように、層間絶縁膜１５の上面上に位置するコンタクト部材となる膜の部分が除去されて、メモリセル領域ＭＣでは、コンタクトホール１５ｂ内に第１の層１６ａおよび第２の層１６ｂからなるプラグ１６が形成される。周辺回路領域ＰＲでは、コンタクトホール１５ａ内に第１の層１６ａおよび第２の層１６ｂからなるプラグ１６が形成される。
【００４６】
次に、層間絶縁膜１５の表面上に所定の第１の層、第２の層および第３の層からなる配線となる膜（図示せず）が形成される。次に、その膜の所定の加工を施すことにより、図２４に示すように、メモリセル領域ＭＣでは、第１の層１７ａ、第２の層１７ｂおよび第３の層１７ｃからなりプラグ１６に接続される配線１７が形成される。周辺回路領域ＰＲでは、第１の層１８ａ、第２の層１８ｂおよび第３の層１８ｃからなりプラグ１６に接続される配線１８が形成される。こうして、不揮発性の半導体記憶装置の主要部分が完成する。
【００４７】
上述した不揮発性の半導体記憶装置では、メモリゲート配線７ａ等を構成するポリシリコン膜７は、制御ゲート配線５ａの一方の側面上に位置する部分からその制御ゲート配線５ａが位置する側とは反対の側に向かって延在する部分（第１突出部）が形成され、その部分がパッド部７ｃとされて、そのパッド部７ｃを露出するようにコンタクトホール１５ａが形成される。そして、制御ゲート配線５ａの一方の側面上に位置するポリシリコン膜の部分の高さＨ２は制御ゲート配線５ａの高さＨ１以下とされて、メモリゲート配線７ａ等を構成するポリシリコン膜７が制御ゲート配線５ａと平面的に重ならないようにされている。なお、平面的に重ならないとはレイアウト上重ならないことをいう。
【００４８】
このように、メモリゲート配線７ａ等を構成するポリシリコン膜７が制御ゲート配線５ａと平面的に重ならないことで、層間絶縁膜１５の厚みを抑えてコンタクトホール１５ａを精度よく形成することができて、プロセスマージンの拡大を図ることができる。以下、このことについて詳しく説明する。
【００４９】
まず、図９に示されるパッド部を形成する際の写真製版処理において、解像不良を利用してレジストパターンが形成される。この写真製版処理では、制御ゲート配線５ｂの上面の直上にレジストパターンが形成されないように、パッド部を形成するための本来のレジストパターンが制御ゲート配線５ｂを覆うポリシリコン膜７の部分とは所定の距離を隔てて形成されるようにマスクパターン等が設定される。そして、その距離（間隔）として、制御ゲート配線５ｂの側面上に位置するポリシリコン膜７の部分と本来のレジストパターンとの間に、そのポリシリコン膜７の部分に起因する解像不良を意図的に生じさせて、本来のレジストパターンとそのポリシリコン膜の部分との間にフォトレジストが残される距離に設定される。
【００５０】
このような解像不良によってフォトレジスト８を残すための隙間Ｌの距離として、たとえば平均約７０ｎｍに設定されることが好ましい。この場合、写真製版におけるアライメントのばらつきを約５０ｎｍとすると、隙間Ｌの距離は最も短い場合には約２０ｎｍになり、最も長い場合には約１２０ｎｍになる。こうして、図１０および図１１に示すように、現像処理後では、制御ゲート配線５ｂの上面上にレジストパターンが形成されることはなく、制御ゲート配線５ｂを覆うポリシリコン膜７の部分とは距離を隔てられたレジストパターン８ａが形成されるとともに、そのレジストパターン８ａとそのポリシリコン膜７の部分との間に解像不良によるレジストパターン８ｂが残されることになる。
【００５１】
そして、そのようなレジストパターン８ａ，８ｂをマスクとして、パッド部７ｃを形成するためにポリシリコン膜７に異方性エッチングを施すことで、制御ゲート配線５ｂの上面の上に位置するポリシリコン膜７の部分は除去される。これにより、メモリゲート配線７ａ等を構成するポリシリコン膜７が制御ゲート配線５ｂと平面的に重なる部分は存在しなくなり、制御ゲート配線５ａの側面上に位置するポリシリコン膜７の部分の高さＨ２は、制御ゲート配線５ａの高さＨ１と実質的に同じかそれよりも低くなる。
【００５２】
そのため、層間絶縁膜１５にプラグを形成する際のＣＭＰ処理によって、制御ゲート配線５ａ等を露出させないための層間絶縁膜１５に要求される厚さを、ポリシリコン膜７が制御ゲート配線５ｂと平面的に重なる部分が存在する場合と比べて、そのようなポリシリコン膜の部分がない分、より薄くすることができる。
【００５３】
その結果、層間絶縁膜１５に形成すべきコンタクトホール１５ａ，１５ｂのアスペクト比（深さ／開口径）を抑えることができて、寸法精度の高いコンタクトホールを開口することができ、プロセスマージンを向上することができる。
【００５４】
実施の形態２
前述した不揮発性の半導体記憶装置では、隣接する２つのメモリゲート配線に対して所定の電圧を印加するパッド部を備えた不揮発性の半導体記憶装置を例に挙げて説明した。ここでは、パッド部の変形例として、隣接する２つのメモリゲート配線のそれぞれに個々に所定の電圧を印加するパッド部を備えた不揮発性の半導体記憶装置を例に挙げて説明する。
【００５５】
図２５に示すように、素子分離絶縁膜（ＳＴＩ）２によって区切られたメモリセル領域ＭＣには、制御ゲート電極５ａを含む制御トランジスタＣＴとメモリゲート電極７ａを含むメモリトランジスタＭＴが形成されている。周辺回路領域ＰＲには、その制御ゲート電極５ａを互いに電気的に接続する制御ゲート配線５ｂと、メモリゲート電極７ａを互いに電気的に接続するメモリゲート配線７ｂとが形成されている。その周辺回路領域ＰＲにおける素子分離絶縁膜２の表面の所定の領域には、メモリゲート配線７ｂのそれぞれに接続されるパッド部７ｃが形成されている。
【００５６】
メモリセルの構造は、図２に示されるメモリセルの構造と同様であり、図２６に示すように、半導体基板１の表面に上に制御ゲート絶縁膜４を介在させて制御ゲート電極５ａが形成され、その制御ゲート電極５ａの両側面のうちの一方の側面上にはサイドウォール状のメモリゲート電極７ａが形成されている。メモリゲート電極７ａは半導体基板１の表面上にＯＮＯ膜６を介在させて形成され、ＯＮＯ膜６は、半導体基板１の表面から制御ゲート電極５ａの一方の側面上にまで延在して制御ゲート電極５ａの側面とメモリゲート電極７ａとの間に介在する。
【００５７】
制御ゲート電極５ａを挟んでメモリゲート電極７ａが位置する側とは反対の側に位置する半導体基板１の領域にはドレイン領域Ｄが形成され、一方、メモリゲート電極７ａを挟んで制御ゲート電極５ａが位置する側とは反対の側に位置する半導体基板１の領域にはソース領域Ｓが形成されている。
【００５８】
制御ゲート電極５ａ等の表面には金属シリサイド膜１３がそれぞれ形成され、その制御ゲート電極５ａおよびメモリゲート電極７ａを覆うように、半導体基板１上にシリコン窒化膜１４を介在させて層間絶縁膜１５が形成されている。その層間絶縁膜１５に形成されたコンタクトホール１５ｂ内にプラグ１６が形成され、さらに、層間絶縁膜１５上にプラグ１６と電気的に接続される配線１７が形成されている。
【００５９】
次に、パッド部７ｃとその近傍の領域の構造について説明する。図２７に示すように、素子分離絶縁膜２の表面上に間隔を隔てて形成された２つの制御ゲート配線５ｂにおいて互いに対向する側の側面上には、ＯＮＯ膜６を介在させてメモリゲート配線７ｂがそれぞれ形成されている。互いに対向する２つのメモリゲート配線７ｂによって挟まれた領域には、一方のメモリゲート配線７ｂにだけ接続されるパッド部７ｃと他方のメモリゲート配線７ｂにだけ接続されるパッド部（図示せず）が形成されている。そのパッド部７ｃと素子分離絶縁膜２との間にはＯＮＯ膜６が介在する。
【００６０】
制御ゲート配線５ｂ等の表面には金属シリサイド膜１３がそれぞれ形成されている。その制御ゲート配線５ｂおよびメモリゲート配線７ｂを覆うように、半導体基板１上にシリコン窒化膜１４を介在させて層間絶縁膜１５が形成されている。その層間絶縁膜１５に形成されたコンタクトホール１５ａ内にプラグ１６が形成され、さらに、層間絶縁膜１５上にプラグ１６と電気的に接続される配線１８が形成されている。
【００６１】
次に、上述した不揮発性の半導体記憶装置の製造方法について説明する。まず、前述した図７に示す工程と同様の工程を経て、図２８に示すように、メモリセル領域ＭＣでは、半導体基板１の表面上に制御ゲート絶縁膜４を介在させて制御ゲート電極５ａが形成される。周辺回路領域ＰＲでは、制御ゲート電極５ａと接続される制御ゲート配線５ｂが形成される。
【００６２】
次に、前述した図８に示す工程と同様の工程を経て、図２９に示すように、ポリシリコン膜７上にパッド部を形成するためのフォトレジスト８が塗布される。次に、図３０に示すように、所定のマスク５１を用いてフォトレジスト８に露光処理が施される。このとき、周辺回路領域ＰＲでは、パッド部を形成するための本来のレジストパターンと、隣接する２つの制御ゲート配線５ｂのうちの一方の制御ゲート配線５ｂを覆うポリシリコン膜７の部分との隙間Ｌの部分Ａにおいて、解像不良によってフォトレジストが残る態様で露光処理が施される。次に、露光処理が施されたフォトレジスト８に現像処理を施すことによって、図３１および図３２に示すように、レジストパターン８ａ，８ｂが形成されることになる。
【００６３】
レジストパターン８ａはパッド部を形成するための本来のレジストパターンであり、レジストパターン８ｂは解像不良によって残されたレジストパターンである。このレジストパターン８ｂの直下に位置するポリシリコン膜７の部分が、レジストパターン８ａの直下に位置するポリシリコン膜７の部分と制御ゲート配線５ｂの側面上に位置するポリシリコン膜７の部分とを接続することになる。
【００６４】
次に、図３３に示すように、レジストパターン８ａ，８ｂをマスクとしてポリシリコン膜７に異方性エッチングを施すことにより、制御ゲート電極５ａの両側面上に位置するポリシリコン膜７の部分と、制御ゲート配線５ｂの両側面上に位置するポリシリコン膜７の部分を残して、他の部分に位置するポリシリコン膜７の部分が除去される。こうして、制御ゲート電極５ａや制御ゲート配線５ｂの上面上に位置するポリシリコン膜７の部分はなくなることになる。その後、レジストパターン８ａ，８ｂが除去される。
【００６５】
次に、図３４に示すように、２つの制御ゲート電極５ａにおける互いに対向する側面上に位置するポリシリコン膜７の部分を覆うレジストパターン９と、２つの制御ゲート配線５ｂにおける互いに対向する側面上に位置するポリシリコン膜７の部分を覆うレジストパターン９が形成される。そのレジストパターン９をマスクとして等方性エッチングを施すことにより、図３５に示すように、レジストパターン９によって覆われていないポリシリコン膜７の部分が除去される。
【００６６】
次に、図３６に示すように、レジストパターン９が除去されて、メモリセル領域ＭＣには、制御ゲート電極５ａの一方の側面上にメモリゲート電極７ａが形成される。周辺回路領域ＰＲでは、隣接する２つの制御ゲート配線５ｂにおける互いに対向するそれぞれの側面上には、メモリゲート電極７ａと接続されるメモリゲート配線７ｂが形成される。そして、そのメモリゲート配線７ｂのうちの一方のメモリゲート配線７ｂに接続されるパッド部７ｃが形成される。
【００６７】
次に、図１６に示す工程と同様の工程を経て、図３７に示すように、半導体基板１の表面に露出しているＯＮＯ膜６の部分が除去される。次に、図１７に示す工程と同様の工程を経て、図３８に示すように、ソース領域の一部となる低濃度不純物領域１０ａとドレイン領域の一部となる低濃度不純物領域１０ｂが形成される。次に、図１８および図１９に示す工程と同様の工程を経て、図３９に示すように、低濃度不純物領域１０ａおよび高濃度不純物領域１２ａからなるソース領域Ｓと、低濃度不純物領域１０ｂおよび高濃度不純物領域１２ｂからなるドレイン領域Ｄが形成される。
【００６８】
次に、図２０〜図２２に示す工程と同様の工程を経て、図４０に示すように、メモリセル領域ＭＣでは、ドレイン領域Ｄの表面を露出するコンタクトホール１５ｂが形成され、周辺回路領域ＰＲでは、パッド部７ｃの表面を露出するコンタクトホール１５ａが形成される。次に、図２３に示す工程と同様の工程を経て、図４１に示すように、メモリセル領域ＭＣでは、コンタクトホール１５ｂ内に第１の層１６ａおよび第２の層１６ｂからなるプラグ１６が形成され、周辺回路領域ＰＲでは、コンタクトホール１５ａ内に第１の層１６ａおよび第２の層１６ｂからなるプラグ１６が形成される。
【００６９】
次に、図２４に示す工程と同様の工程を経て、図４２に示すように、メモリセル領域ＭＣでは、プラグ１６に接続される配線１７が形成され、周辺回路領域ＰＲでは、プラグ１６に接続される配線１８が形成される。こうして、不揮発性の半導体記憶装置の主要部分が完成する。
【００７０】
上述した不揮発性の半導体記憶装置では、前述したのと同様に、図３０に示されるパッド部を形成する際の写真製版処理において、解像不良を利用してレジストパターンが形成される。この写真製版処理では、隣接する２つの制御ゲート配線５ｂのうちの一方の制御ゲート配線５ｂの上面の直上にレジストパターンが形成されないようにマスクパターンが設定され、制御ゲート配線５ｂの側面上に位置するポリシリコン膜７の部分と本来のレジストパターンとの間に、そのポリシリコン膜７の部分に起因する解像不良を意図的に生じさせて、本来のレジストパターンとそのポリシリコン膜の部分との間にフォトレジストが残される距離に設定される。
【００７１】
こうして、図３１および図３２に示すように、現像処理後では、制御ゲート配線５ｂの上面上にレジストパターンが形成されることはなく、制御ゲート配線５ｂを覆うポリシリコン膜７の部分とは距離を隔てられたレジストパターン８ａが形成されるとともに、そのレジストパターン８ａとそのポリシリコン膜７の部分との間に解像不良によるレジストパターン８ｂが残されることになる。
【００７２】
そのようなレジストパターン８ａ，８ｂをマスクとして、パッド部７ｃを形成するためにポリシリコン膜７に異方性エッチングを施すことで、制御ゲート配線５ｂの上面の上に位置するポリシリコン膜７の部分は除去されて、メモリゲート配線７ａ等を構成するポリシリコン膜７が制御ゲート配線５ｂと平面的に重なる部分は存在しなくなる。そして、制御ゲート配線５ａの側面上に位置するポリシリコン膜７の部分の高さＨ２は、制御ゲート配線５ａの高さＨ１と実質的に同じかそれよりも低くなる。
【００７３】
そのため、層間絶縁膜１５にプラグを形成する際のＣＭＰ処理によって、制御ゲート配線５ａ等を露出させないための層間絶縁膜１５に要求される厚さを、ポリシリコン膜７が制御ゲート配線５ｂと平面的に重なる部分が存在する場合と比べて、そのようなポリシリコン膜の部分がない分、より薄くすることができる。
【００７４】
その結果、層間絶縁膜１５に形成すべきコンタクトホール１５ａ，１５ｂのアスペクト比（深さ／開口径）を抑えることができて、寸法精度の高いコンタクトホールを開口することができ、プロセスマージンを向上することができる。
【００７５】
実施の形態３
ここでは、パッド部の他の変形例として、パッド部の一部が制御ゲート配線の部分によって囲まれる態様のパッド部を備えた不揮発性の半導体記憶装置を例に挙げて説明する。
【００７６】
図４３に示すように、素子分離絶縁膜（ＳＴＩ）２によって区切られたメモリセル領域ＭＣでは、制御ゲート電極５ａを含む制御トランジスタＣＴとメモリゲート電極７ａを含むメモリトランジスタＭＴが形成されている。周辺回路領域ＰＲでは、その制御ゲート電極５ａを互いに電気的に接続する制御ゲート配線５ｂと、メモリゲート電極７ａを互いに電気的に接続するメモリゲート配線７ｂとが形成されている。その周辺回路領域ＰＲにおける素子分離絶縁膜の表面の所定の領域には、メモリゲート配線７ｂと接続されたパッド部７ｃが形成されている。
【００７７】
メモリゲート配線７ｂを構成するポリシリコン膜７には、制御ゲート配線５ｂが位置する側とは反対の側に突出する第１の部分（第２突出部）７ｄと、その第１の部分７ｄとメモリゲート配線７ｂが延在する方向に距離を隔てて対向するように形成された第１の部分（第３突出部）７ｄとが形成されている。パッド部７ｃは、第１の部分７ｄと第２の部分７ｄとによって挟まれた領域に形成されている。また、制御ゲート配線５ｂは、第１の部分７ｄとの間にＯＮＯ膜６を介在させて位置する突出部分５ｃと、第２の部分７との間にＯＮＯ膜を介在させて位置する突出部分５ｃを備えている。
【００７８】
次に、そのパッド部７ｃとその近傍の領域の構造として、まず、一方向（Ｘ方向）にほぼ沿った断面構造について説明する。図４４に示すように、制御ゲート配線５ｂの２つの突出部分５ｃにおける互いに対抗する側面上には、ＯＮＯ膜６を介在させてメモリゲート配線７ｂにおける第１の部分７ｄと第２の部分７ｄとが位置している。その第１の部分７ｄと第２の部分７ｄとによって挟まれた半導体基板１の領域には、ＯＮＯ膜６を介在させてパッド部７ｃが形成されている。
【００７９】
次に、一方向と交差する方向（Ｙ方向）に沿った断面構造について説明する。この断面構造は、図２７に示す断面構造と実質的に同じである。図４５に示すように、素子分離絶縁膜２の表面上に間隔を隔てて形成された２つの制御ゲート配線５ｂにおいて互いに対向する側の側面上には、ＯＮＯ膜６を介在させてメモリゲート配線７ｂがそれぞれ形成されている。互いに対向する２つのメモリゲート配線７ｂによって挟まれた領域には、一方のメモリゲート配線７ｂにだけ接続されるパッド部７ｃが形成されている。そのパッド部７ｃと素子分離絶縁膜２との間にはＯＮＯ膜６が介在する。
【００８０】
図４４および図４５に示すように、制御ゲート配線５ｂ等の表面には金属シリサイド膜１３がそれぞれ形成されている。その制御ゲート配線５ｂおよびメモリゲート配線７ｂを覆うように、半導体基板１上にシリコン窒化膜１４を介在させて層間絶縁膜１５が形成されている。その層間絶縁膜１５に形成されたコンタクトホール１５ａ内にプラグ１６が形成され、さらに、層間絶縁膜１５上にプラグ１６と電気的に接続される配線１８が形成されている。なお、メモリセルの構造については、前述した図２、図２６と同様なので、その説明を省略する。
【００８１】
次に、上述した不揮発性の半導体記憶装置の製造方法として、周辺回路領域ＰＲの工程断面図を示して説明する。なお、メモリセル部分の工程は前述した工程と同じなのでその説明を省略する。まず、前述した図７および図８に示す工程と同様の工程を経て、図４６に示すように、ポリシリコン膜７上にパッド部を形成するためのフォトレジスト８が塗布される。次に、図４７に示すように、所定のマスク５１を用いてフォトレジスト８に露光処理が施される。
【００８２】
このとき、一方向においては、パッド部を形成するための本来のレジストパターンと、制御ゲート配線５ｂにおける互いに対向する２つの突出部分５ｃのそれぞれを覆うポリシリコン膜７の部分との隙間Ｌの部分Ａにおいて、解像不良によってフォトレジストが残る態様で露光処理が施される。また、一方向と交差する他の方向においては、本来のレジストパターンと、隣接する２つの制御ゲート配線５ｂのうちの一方の制御ゲート配線５ｂを覆うポリシリコン膜７の部分との隙間Ｌの部分Ａにおいて、解像不良によってフォトレジストが残る態様で露光処理が施される。
【００８３】
次に、露光処理が施されたフォトレジスト８に現像処理を施すことによって、図４８および図４９に示すように、レジストパターン８ａ，８ｂが形成される。レジストパターン８ａはパッド部を形成するための本来のレジストパターンであり、レジストパターン８ｂは解像不良によって残されたレジストパターンである。このレジストパターン８ｂの直下に位置するポリシリコン膜７の部分が、レジストパターン８ａの直下に位置するポリシリコン膜７の部分と制御ゲート配線５ｂの側面上に位置するポリシリコン膜７の部分とを接続することになる。
【００８４】
次に、レジストパターン８ａ，８ｂをマスクとしてポリシリコン膜７に異方性エッチングを施し、さらに、前述した図１２〜図１５に示す工程と同様の工程を経て、制御ゲート配線５ｂにおける一方向に延在する部分の一方の側面上にメモリゲート配線７ｂが形成され、制御ゲート配線の２つの突出部分５ｃにおける互いに対向するそれぞれの側面上に、メモリゲート配線７ｂの第１の部分７ｄと第２の部分７ｄが形成される。また、そのメモリゲート配線７ｂと第１の部分７ｄと第２の部分７ｄとによって部分的に囲まれた半導体基板の領域に第２の部分７ｄに接続されるパッド部７ｃが形成される（図４３参照）。
【００８５】
次に、前述した図１６〜図２２に示す工程と同様の工程を経て、図５０に示すように、パッド部７ｃの表面を露出するコンタクトホール１５ａが形成される。次に、図２３および図２４に示す工程と同様の工程を経て、図５１に示すように、コンタクトホール１５ａ内にプラグ１６が形成され、そのプラグ１６に電気的に接続される配線１８が形成される。こうして、不揮発性の半導体記憶装置の主要部分が完成する。
【００８６】
上述した不揮発性の半導体記憶装置では、前述した効果に加えて次のような効果が得られる。すなわち、パッド部を形成する際に、解像不良を利用してレジストパターンを形成する写真製版処理（図４７参照）において、たとえＹ方向にレジストパターンがずれて、Ｘ方向に延在するメモリゲート配線を構成するポリシリコン膜７の部分とパッド部を構成するポリシリコン膜７の部分との間が繋がらないような場合でもあっても、パッド部７ｃはＹ方向に突出する制御ゲート配線の第１の部分７ｄまたは第２の部分７ｄとは繋がって電気的な接続を図ることができる。
【００８７】
また、さらに、そのような制御ゲート配線における第１の部分７ｄと第２の部分７ｄとが間隔を隔てて対向するように形成されていることで、たとえＸ方向にレジストパターンがずれて、パッド部を構成するポリシリコン膜７の部分が、第１の部分７ｄおよび第２の部分７ｄのうちの一方の部分を構成するポリシリコン膜７の部分と繋がらないようなことがあっても、パッド部を構成するポリシリコン膜７の部分は、第１の部分７ｄおよび第２の部分７ｄのうちの他方の部分を構成するポリシリコン膜７の部分とは繋がって電気的な接続を図ることができる。これにより、写真製版処理におけるアライメントずれに対するマージンを広げることができる。
【００８８】
実施の形態４
ここでは、パッド部のさらに他の変形例として、パッド部が一の制御ゲート配線の端部と他の制御ゲート配線の端部とによって挟まれる態様のパッド部を備えた不揮発性の半導体記憶装置を例に挙げて説明する。
【００８９】
図５２に示すように、素子分離絶縁膜（ＳＴＩ）２によって区切られたメモリセル領域ＭＣでは、制御ゲート電極５ａを含む制御トランジスタＣＴとメモリゲート電極７ａを含むメモリトランジスタＭＴが形成されている。周辺回路領域ＰＲでは、その制御ゲート電極５ａを互いに電気的に接続する制御ゲート配線５ｂと、メモリゲート電極７ａを互いに電気的に接続するメモリゲート配線７ｂとが形成されている。その周辺回路領域ＰＲにおける素子分離絶縁膜２表面の所定の領域には、一のメモリゲート配線７ｂの部分（端部）と、他のメモリゲート配線７ｂの部分（端部）が間隔を隔てて位置している。この２つの端部は１対の対向部に対応する。その両端部の間に位置する半導体基板１の領域には、一のメモリゲート配線７ｂと他のメモリゲート配線７ｂのそれぞれに接続されたパッド部７ｃが形成されている。
【００９０】
次に、そのパッド部７ｃとその近傍の領域の構造として、まず、一方向（Ｘ方向）に沿った断面構造について説明する。図５３に示すように、一の制御ゲート配線５ｂの端部と他の制御ゲート配線５ｂの端部とによって挟まれた半導体基板１の領域には、対向する制御ゲート配線５ｂの側面上のそれぞれにメモリゲート配線７ｂが形成されている。そして、そのメモリゲート配線７ｂによって挟まれた半導体基板１の領域上にＯＮＯ膜６を介在させてパッド部７ｃが形成されている。一方、一方向と交差する方向（Ｙ方向）に沿った断面構造については、図５４に示すように、素子分離絶縁膜２の表面上にＯＮＯ膜６を介在させてパッド部７ｃが形成されている。
【００９１】
図５３および図５４に示すように、制御ゲート配線５ｂ、メモリゲート配線７ｂおよびパッド部７ｃ等の表面には金属シリサイド膜１３がそれぞれ形成されている。その制御ゲート配線５ｂ等を覆うように、半導体基板１上にシリコン窒化膜１４を介在させて層間絶縁膜１５が形成されている。その層間絶縁膜１５に形成されたコンタクトホール１５ａ内にプラグ１６が形成され、さらに、層間絶縁膜１５上にプラグ１６と電気的に接続される配線１８が形成されている。なお、メモリセルの構造については、前述した図２、図２６と同様なので、その説明を省略する。
【００９２】
次に、上述した不揮発性の半導体記憶装置の製造方法として、周辺回路領域ＰＲの工程断面図を示して説明する。なお、メモリセル部分の工程は前述した工程と同じなのでその説明を省略する。まず、前述した図７および図８に示す工程と同様の工程を経て、図５５に示すように、ポリシリコン膜７上にパッド部を形成するためのフォトレジスト８が塗布される。次に、図５６に示すように、所定のマスク５１を用いてフォトレジスト８に露光処理が施される。
【００９３】
このとき、特にＸ方向においては、パッド部を形成するための本来のレジストパターンと、制御ゲート配線５ｂにおける互いに対向する２つの端部のそれぞれを覆うポリシリコン膜７の部分との隙間Ｌの部分Ａにおいて、解像不良によってフォトレジストが残る態様で露光処理が施される。
【００９４】
次に、露光処理が施されたフォトレジスト８に現像処理を施すことによって、図５７および図５８に示すように、レジストパターン８ａ，８ｂが形成される。レジストパターン８ａはパッド部を形成するための本来のレジストパターンであり、レジストパターン８ｂは解像不良によって残されたレジストパターンである。このレジストパターン８ｂの直下に位置するポリシリコン膜７の部分が、レジストパターン８ａの直下に位置するポリシリコン膜７の部分と制御ゲート配線５ｂの側面上に位置するポリシリコン膜７の部分とを接続することになる。
【００９５】
次に、レジストパターン８ａ，８ｂをマスクとしてポリシリコン膜７に異方性エッチングを施し、さらに、前述した図１２〜図１５に示す工程と同様の工程を経て、制御ゲート配線５ｂにおける一方向に延在する部分の一方の側面上にメモリゲート配線７ｂが形成され、そして、一のメモリゲート配線７ｂの端部と他のメモリゲート配線７ｂの端部とによって挟まれた半導体基板の領域には、メモリゲート配線７ｂに接続されるパッド部７ｃが形成される（図５２参照）。
【００９６】
次に、前述した図１６〜図２２に示す工程と同様の工程を経て、図５９に示すように、パッド部７ｃの表面を露出するコンタクトホール１５ａが形成される。次に、図２３および図２４に示す工程と同様の工程を経て、図６０に示すように、コンタクトホール１５ａ内にプラグ１６が形成され、そのプラグ１６に電気的に接続される配線１８が形成される。こうして、不揮発性の半導体記憶装置の主要部分が完成する。
【００９７】
上述した不揮発性の半導体記憶装置では、前述したレジストパターン形成のプロセスマージンの拡大効果に加えて次のような効果が得られる。すなわち、Ｘ方向にほぼ延在する一つの直線に沿ってそれぞれ延在する一のメモリゲート配線７ｂの端部と他のメモリゲート配線７ｂの端部とによって挟まれた半導体基板の領域にパッド部７ｃを形成することによって、パッド部をメモリゲート配線に対してＹ方向の位置に形成する場合と比べて、レイアウトの面積（占有面積）をより削減することができる。
【００９８】
なお、上述した半導体記憶装置では、制御ゲート電極とメモリゲート電極を備えた不揮発性の半導体記憶装置を例に挙げて説明したが、第１の導電体部の側面上に形成される第２の導電体部に対して所定の電圧を印加させる構造を備えた半導体装置にも適用することができる。また、半導体記憶装置の制御ゲート配線等やメモリゲート配線等をポリシリコン膜を用いて形成する場合を例挙げたが、ポリシリコン膜は一例であって、半導体記憶装置に応じて所定の導電性材料を適用することができる。
【００９９】
今回開示された実施の形態は例示にすぎず、これに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１００】
【図１】本発明の実施の形態１に係る不揮発性の半導体記憶装置の部分平面図である。
【図２】同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。
【図３】同実施の形態において、図１に示す断面線ＩＩＩ−ＩＩＩにおける断面図である。
【図４】同実施の形態において、メモリセルの回路を示す図である。
【図５】同実施の形態において、不揮発性の半導体記憶装置の動作を説明するためのメモリセルの模式的断面図である。
【図６】同実施の形態において、不揮発性の半導体記憶装置の動作を説明するためのメモリセルの各部へ印加される電圧の例を示す図である。
【図７】同実施の形態において、図１〜図３に示す不揮発性の半導体記憶装置の製造方法の一工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行なわれる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行なわれる工程を示す部分平面図である。
【図１１】同実施の形態において、図１０に示す断面線ＸＩ−ＸＩにおける断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行なわれる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行なわれる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行なわれる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行なわれる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行なわれる工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行なわれる工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行なわれる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行なわれる工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行なわれる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行なわれる工程を示す断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行なわれる工程を示す断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行なわれる工程を示す断面図である。
【図２５】本発明の実施の形態２に係る不揮発性の半導体記憶装置の部分平面図である。
【図２６】同実施の形態において、図２５に示す断面線ＸＸＶＩ−ＸＸＶＩにおける断面図である。
【図２７】同実施の形態において、図２５に示す断面線ＸＸＶＩＩ−ＸＸＶＩＩにおける断面図である。
【図２８】同実施の形態において、図２５〜図２７に示す不揮発性の半導体記憶装置の製造方法の一工程を示す断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行なわれる工程を示す断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行なわれる工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行なわれる工程を示す部分平面図である。
【図３２】同実施の形態において、図３１に示す断面線ＸＸＸＩＩ−ＸＸＸＩＩにおける断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行なわれる工程を示す断面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行なわれる工程を示す断面図である。
【図３５】同実施の形態において、図３４に示す工程の後に行なわれる工程を示す断面図である。
【図３６】同実施の形態において、図３５に示す工程の後に行なわれる工程を示す断面図である。
【図３７】同実施の形態において、図３６に示す工程の後に行なわれる工程を示す断面図である。
【図３８】同実施の形態において、図３７に示す工程の後に行なわれる工程を示す断面図である。
【図３９】同実施の形態において、図３８に示す工程の後に行なわれる工程を示す断面図である。
【図４０】同実施の形態において、図３９に示す工程の後に行なわれる工程を示す断面図である。
【図４１】同実施の形態において、図４０に示す工程の後に行なわれる工程を示す断面図である。
【図４２】同実施の形態において、図４１に示す工程の後に行なわれる工程を示す断面図である。
【図４３】本発明の実施の形態３に係る不揮発性の半導体記憶装置の部分平面図である。
【図４４】同実施の形態において、図４３に示す断面線ＸＬＩＶ−ＸＬＩＶにおける断面図である。
【図４５】同実施の形態において、図４３に示す断面線ＸＬＶ−ＸＬＶにおける断面図である。
【図４６】同実施の形態において、図４３〜図４５に示す不揮発性の半導体記憶装置の製造方法の一工程を示す断面図である。
【図４７】同実施の形態において、図４６に示す工程の後に行なわれる工程を示す断面図である。
【図４８】同実施の形態において、図４７に示す工程の後に行なわれる工程を示す部分平面図である。
【図４９】同実施の形態において、図４８に示す断面線ＸＬＩＸ−ＸＬＩＸにおける断面図である。
【図５０】同実施の形態において、図４９に示す工程の後に行なわれる工程を示す断面図である。
【図５１】同実施の形態において、図５０に示す工程の後に行なわれる工程を示す断面図である。
【図５２】本発明の実施の形態４に係る不揮発性の半導体記憶装置の部分平面図である。
【図５３】同実施の形態において、図５２に示す断面線ＬＩＩＩ−ＬＩＩＩにおける断面図である。
【図５４】同実施の形態において、図５２に示す断面線ＬＩＶ−ＬＩＶにおける断面図である。
【図５５】同実施の形態において、図５２〜図５４に示す不揮発性の半導体記憶装置の製造方法の一工程を示す断面図である。
【図５６】同実施の形態において、図５５に示す工程の後に行なわれる工程を示す断面図である。
【図５７】同実施の形態において、図５６に示す工程の後に行なわれる工程を示す部分平面図である。
【図５８】同実施の形態において、図５７に示す断面線ＬＶＩＩＩ−ＬＶＩＩＩにおける断面図である。
【図５９】同実施の形態において、図５８に示す工程の後に行なわれる工程を示す断面図である。
【図６０】同実施の形態において、図５９に示す工程の後に行なわれる工程を示す断面図である。
【符号の説明】
【０１０１】
１  半導体基板、２  素子分離絶縁膜、３  ウェル領域、４  制御ゲート絶縁膜、５ａ  制御ゲート電極、５ｂ  制御ゲート配線、６，６ａ  ＯＮＯ膜、７  ポリシリコン膜、７ａ  メモリゲート電極、７ｂ  メモリゲート配線、７ｃ  パッド部、８  フォトレジスト、８ａ，８ｂ，９  レジストパターン、１０ａ，１０ｂ  低濃度不純物領域、１１  サイドウォール絶縁膜、１２ａ，１２ｂ  高濃度不純物領域、１３  金属シリサイド膜、１４  シリコン窒化膜、１５  層間絶縁膜、１５ａ，１５ｂ  コンタクトホール、１６  プラグ、１７，１８  配線、ＭＴ  メモリトランジスタ、ＣＴ  制御トランジスタ、Ｓ  ソール領域、Ｄ  ドレイン領域。
【図１】
2007189063.tif 000003
【図２】
2007189063.tif 000004
【図３】
2007189063.tif 000005
【図４】
2007189063.tif 000006
【図５】
2007189063.tif 000007
【図６】
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【図７】
2007189063.tif 000009
【図８】
2007189063.tif 000010
【図９】
2007189063.tif 000011
【図１０】
2007189063.tif 000012
【図１１】
2007189063.tif 000013
【図１２】
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【図１３】
2007189063.tif 000015
【図１４】
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【図１５】
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【図１６】
2007189063.tif 000018
【図１７】
2007189063.tif 000019
【図１８】
2007189063.tif 000020
【図１９】
2007189063.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
2007189063.tif 000027
【図２６】
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【図２７】
2007189063.tif 000029
【図２８】
2007189063.tif 000030
【図２９】
2007189063.tif 000031
【図３０】
2007189063.tif 000032
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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