(57)【要約】【課題】少なくとも自由層と固定層とを有する磁気トンネル接合（ＭＴＪ）デバイスの動作をシミュレートするためのシミュレーション回路が提供される。【解決手段】シミュレーション回路は、自由層と固定層の磁化をシミュレートするための、従って、データ記録をシミュレートするための閉スイッチループであって、そこでは、この磁化は平行又は反平行状態を含む閉スイッチループと、ＭＴＪデバイスの動作領域の第１の象限をシミュレートするための第１の書き込みループと、夫々、動作領域の第２の象限、第３の象限、及び第４の象限をシミュレートするための第２の書き込みループ、第３の書き込みループ、及び第４の書き込みループと、ビット線の配線抵抗をシミュレートするための第１の抵抗器と、書き込みワード線の配線抵抗をシミュレートするための第２の抵抗器と、磁気ＭＴＪデバイスの抵抗をシミュレートするための第３の抵抗器と、を含む。【選択図】図１
2007123363.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも自由層と固定層とを有する磁気トンネル接合デバイス（ＭＴＪデバイス）をシミュレートするためのＭＴＪデバイス用シミュレーション回路であって、ＭＴＪデバイスは、書き込みワード線と書き込みビット線に接続され、ＭＴＪデバイスの動作領域は、４つの象限に分割されており、前記シミュレーション回路は、
自由層と固定層の、平行状態及び反平行状態を含む磁化を、データを記録してシミュレートするための閉スイッチループと、
ＭＴＪデバイスの動作領域の第１の象限をシミュレートするための第１の書き込みループと、
ＭＴＪデバイスの動作領域の第２の象限をシミュレートするための第２の書き込みループと、
ＭＴＪデバイスの動作領域の第３の象限をシミュレートするための第３の書き込みループと、
ＭＴＪデバイスの動作領域の第４の象限をシミュレートするための第４の書き込みループと、
ビット線の配線抵抗をシミュレートするための第１の抵抗器と、
書き込みワード線の配線抵抗をシミュレートするための第２の抵抗器と、
ＭＴＪデバイスの抵抗をシミュレートするための第３の抵抗器と、を備えるＭＴＪデバイス用シミュレーション回路。
【請求項２】
閉スイッチループは、
記憶キャパシタと、
前記記憶キャパシタへ接続された、第１と第２の電圧制御スイッチと、
第１の等価電圧源と第２の等価電圧源と、を備え、第１の等価電圧源は、状態“１”を示し、第２の等価電圧源は、状態“０”を示し、第１の等価電圧源の正の電圧端子は、第１の電圧制御スイッチに接続され、第１の等価電圧源の負の電圧端子は、記憶キャパシタに接続され、第２の等価電圧源の負の電圧端子は、第２の電圧制御スイッチに接続され、且つ第２の等価電圧源の正の電圧端子は、記憶キャパシタに接続される、請求項１に記載のＭＴＪデバイス用シミュレーション回路。
【請求項３】
第１の書き込みループは、
シミュレーション抵抗器と、
書き込みビット線電流によって発生される等価書き込み電圧を示す、第１の制御電圧源と、
ワード線電流によって発生される等価書き込み電流を示す、第２の制御電圧源と、
近似式においてビット線電流と書き込みワード線電流によって決定される等価書き込み電圧を示す、第３の制御電圧源と、を備え、
第１の制御電圧源の正の電圧端子は、第２の制御電圧源の負の電圧端子に接続され、第２の制御電圧源の正の電圧端子は、第３の制御電圧源の負の電圧端子に接続され、第３の制御電圧源の正の電圧端子は、シミュレーション抵抗器の一端に接続され、シミュレーション抵抗器の他端は、第１の制御電圧源の負の電圧端子に接続される、請求項１に記載のＭＴＪデバイス用シミュレーション回路。
【請求項４】
第１の制御電圧源は、電流制御電圧源であり、第２の制御電圧源は、電流制御電圧源であり、第３の制御電圧源は、電流制御電圧源である、請求項３に記載のＭＴＪデバイス用シミュレーション回路。
【請求項５】
ＭＴＪデバイスに対してワード線電流によって発生された等価書き込み電圧は、ゼロ電圧源電流によって制御され、ビット線電流によって発生された等価書き込み電圧は、ゼロ電圧源電流によって制御される、請求項３に記載のＭＴＪデバイス用シミュレーション回路。
【請求項６】
第２の書き込みループは、
シミュレーション抵抗器と、
書き込みビット線電流によって発生される等価書き込み電圧を示す、第４の制御電圧源と、
ワード線電流によって発生される等価書き込み電圧を示す、第５の制御電圧源と、
近似式においてビット線電流と書き込みワード線電流によって決定される等価書き込み電圧を示す、第６の制御電圧源と、を備え、
第４の制御電圧源の正の電圧端子は、第５の制御電圧源の正の電圧端子へ接続され、第５の制御電圧源の負の電圧端子は、第６の制御電圧源の正の電圧端子に接続され、第６の制御電圧源の負の電圧端子は、シミュレーション抵抗器の一端へ接続され、且つシミュレーション抵抗器の他端は、第４の制御電圧源の負の電圧端子に接続される、請求項１に記載のＭＴＪデバイス用シミュレーション回路。
【請求項７】
第４の制御電圧源は、電流制御電圧源であり、第５の制御電圧源は、電流制御電圧源であり、且つ第６の制御電圧源は、電流制御電圧源である、請求項６に記載のＭＴＪデバイス用シミュレーション回路。
【請求項８】
ＭＴＪデバイスに対する書き込みワード線電流によって発生された等価書き込み電圧は、ゼロ電圧源電流によって制御され、且つ書き込みビット線電流によって発生された等価書き込み電圧は、ゼロ電圧源電流によって制御される、請求項６に記載のＭＴＪデバイス用シミュレーション回路。
【請求項９】
第３の書き込みループは、
シミュレーション抵抗器と、
書き込みビット線電流によって発生される等価書き込み電圧を示す、第７の制御電圧源と、
ワード線電流によって発生される等価書き込み電圧を示す、第８の制御電圧源と、
近似式においてビット線電流と書き込みワード線電流によって決定される等価書き込み電圧を示す、第９の制御電圧源と、を備え、
第７の制御電圧源の負の電圧端子は、第８の制御電圧源の正の電圧端子に接続され、第８の制御電圧源の負の電圧端子は、第９の制御電圧源の負の電圧端子に接続され、第９の制御電圧源の正の電圧端子は、シミュレーション抵抗器の一端に接続され、且つシミュレーション抵抗器の他端は、第７の制御電圧源の正の電圧源に接続される、請求項１に記載のＭＴＪデバイス用シミュレーション回路。
【請求項１０】
第７の制御電圧源は、電流制御電圧源であり、第８の制御電圧源は、電流制御電圧源であり、且つ第９の制御電圧源は、電流制御電圧源である、請求項９に記載のＭＴＪデバイス用シミュレーション回路。
【請求項１１】
ＭＴＪデバイスのワード線電流によって発生される等価書き込み電圧は、ゼロ電圧源電流によって制御され、且つ書き込みビット線電流によって発生される等価書き込み電圧は、ゼロ電圧源電流によって制御される、請求項９に記載のＭＴＪデバイス用シミュレーション回路。
【請求項１２】
第４の書き込みループは、
シミュレーション抵抗器と、
書き込みビット線電流によって発生される等価書き込み電圧を示す、第１０の制御電圧源と、
ワード線電流によって発生される等価書き込み電圧を示す、第１１の制御電圧源と、
近似式においてビット線電流と書き込みワード線電流によって決定される等価書き込み電圧を示す、第１２の制御電圧源と、を備え、
第１０の制御電圧源の負の電圧端子は、第１１の制御電圧源の負の電圧端子に接続され、第１１の制御電圧源の正の電圧端子は、第１２の制御電圧源の正の電圧端子に接続され、第１２の制御電圧源の負の電圧端子は、シミュレーション抵抗器の一端に接続され、且つシミュレーション抵抗器の他端は、第１０の制御電圧源の正の電圧端子に接続される、請求項１に記載のＭＴＪデバイス用シミュレーション回路。
【請求項１３】
第１０の制御電圧源は、電流制御電圧源であり、第１１の制御電圧源は、電流制御電圧源であり、且つ第１２の制御電圧源は、電流制御電圧源である、請求項１２に記載のＭＴＪデバイス用シミュレーション回路。
【請求項１４】
ＭＴＪデバイスのワード線電流によって発生される等価書き込み電圧は、ゼロ電圧源電流によって制御され、且つ書き込みビット線電流によって発生される等価書き込み電圧は、ゼロ電圧源電流によって制御される、請求項１２に記載のＭＴＪデバイス用シミュレーション回路。
【請求項１５】
ＭＴＪデバイスに対する抵抗器のうちの第３の抵抗器の抵抗は、近似式に従って設定され、且つ閉スイッチループに対する記憶キャパシタの電圧によって自動的に調整され、この近似式は、ＨX+ＨY+ｃＨXＨY＝ＨKであり、ｃ＝２．３４１４５７４／ＶKであり、ＨX、ＨY、及びＨKは、保磁界である、請求項１に記載のＭＴＪデバイス用シミュレーション回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００５年９月２１日出願の台湾特許出願第９４１３２７３１号の利益を求め、この台湾特許出願は、ここで十分に記述されるように全ての目的のために参照によってここに組み込まれる。
【０００２】
本発明は、シミュレーション回路に関し、より具体的には、磁気トンネル接合（ＭＴＪ）デバイスの書き込み及び読出し動作をシミュレートするための回路モデルに関する。
【背景技術】
【０００３】
磁気ランダムアクセスメモリ（ＭＲＡＭ）は、抵抗特性を利用することによって情報を記憶及び記録する不揮発性メモリに属し、不揮発性、高密度、光読み出し及び書き込み速度、抗放射線性等の利点を有する。データ書き込み時に、共通の方法では、二つの電流線、即ち、ビット線と書き込みワード線を使用し、そこでは、ビット線と書き込みワード線の誘導磁界の交差によって選択されるメモリユニットは、メモリ層に対する磁気材料の磁化方向を変化することによって変化される抵抗を有する。ＭＲＡＭが、メモリデータを読み込んでいる時に、電流が、選択された磁気メモリユニットに提供され、そのユニットの抵抗は、データのデジタル値を決定するために読み出される。
【０００４】
ＭＲＡＭの主要メモリユニットは、ビット線と書き込みワード線間に作られた磁気メモリデバイスであり、軟磁性層、トンネル障壁層、硬磁性層、及び非磁性導電体層のスタックから成り、磁気トンネル接合（ＭＴＪ）デバイスとも呼ばれる、磁性金属材料の複数の層のスタック構造を有する。
【０００５】
ＭＴＪデバイスは、トンネルバリア層に隣接する磁性材料の二つの層（即ち、自由層と固定層）の磁化方向の平行又は反平行に従って、メモリ状態が“１”又は“０“であることを決定する。書き込みデータは、ビット線と書き込みワード線の交差によって選択され、メモリ層に対する磁性材料の磁気方向は、書き込みワード線とビット線を流れる電流によって発生される磁化によって変化され、従って、その抵抗が変化される。書き込み動作は、ストナー−ウォルファース（Ｓｔｏｎｅｒ−Ｗｏｌｈｆａｒｔｈ）の式ＨX2/3＋ＨY2/3＝ＨK2/3によって記述される通りである。
【０００６】
ＭＴＪデバイスに対するシミュレーション回路を設計する場合、ＭＴＪデバイスのデータが読み出される時に、ＭＴＪデバイスの磁気抵抗（ＭＲ）比が、読出しバイアスの増加に従って減少するという事を考慮すべきである。しかしながら、すでに従来の技術で開示されている限りでは、ＭＴＪデバイスの書き込み／読出し動作を正確にシミュレートするための回路モデルは提案されていない。
【０００７】
更に、ＭＴＪデバイスの書き込みは、全て、電流によって発生される磁界に依存しており、従って、考察されるべき他の問題は、電流源の回路を設計する時に、各ＭＴＪデバイスに割当てられる書き込みワード線とビット線の配線抵抗が調べられるべきである点である。特に、メモリアレイが拡張される場合、配線の負荷が顕著になり、電流を出力するための電流源の容量が減少する。
【０００８】
すでに従来の技術で開示されていることからは、ＭＴＪデバイスの書き込み／読出し動作を正確にシミュレートするための回路モデルは、開示されていない。製造プロセスの発展に従って、ＭＲＡＭは、実施の段階に徐々に近づいており、従って、ＭＴＪデバイスの書き込み／読出し動作を正確に記述する回路モデルがＭＲＡＭ回路を設計するために要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記に鑑み、磁気トンネル接合（ＭＴＪ）デバイスの書き込み／読出し動作を正確にシミュレートするための回路モデルが開示され、それが、ＭＲＡＭ回路を設計するために適用される。
【課題を解決するための手段】
【００１０】
本発明の実施の形態において開示されるＭＴＪデバイス用のシミュレーション回路は、少なくとも自由層と固定層を有するＭＴＪデバイスをシミュレートするために使用され、そこでは、ＭＴＪデバイスは、ワード線に接続され且つ書き込みビット線を備え、シミュレーション回路は、自由層と固定層の、平行又は反平行である磁化をシミュレートして記憶されたデータを記録するための閉スイッチループと、平行又は反並行である磁化と、ＭＴＪデバイスの動作領域の第１の象限をシミュレートするための第１の書き込みループと、閉スイッチループに接続され、動作領域の第２の象限をシミュレートするための第２のシミュレーション回路と、動作領域の第３の象限をシミュレートするための第３の書き込みループと、動作領域の第４の象限をシミュレートするための第４の書き込みループと、ビット線の配線抵抗をシミュレートするための第１の抵抗器と、書き込みワード線の配線抵抗をシミュレートするための第２の抵抗器と、ＭＴＪデバイスの抵抗をシミュレートするための第３の抵抗器と、を備える。
【００１１】
本発明の実施の形態で開示されるＭＴＪデバイス用回路モデルは、ＭＴＪデバイスの書き込み及び読出し動作をシミュレートするための回路設計に適用され得る。このモデルは、ＭＴＪデバイスの全動作領域において星状曲線の書き込み動作を記述出来る。書き込み後、ＭＴＪデバイスの抵抗は、書き込み状態（平行又は反平行）に従って自動的にスイッチ及び記憶され、バイアス依存ＭＲ比（ＭＲ％）の影響、即ち、読出しバイアスが増加するに従い、ＭＲ比が減少することが、シミュレートされ得る。
【００１２】
本発明の実施の形態で開示されるＭＴＪデバイス用回路モデルにおいて、ビット線及び書き込みワード線の配線抵抗、及び電流によって発生される磁界のサイズなどの製造プロセスのパラメータは、全て含まれ且つ調節され得る。
【００１３】
本発明の利用可能性の更なる範囲は、以下に示される詳細な記述から明らかとなる。しかしながら、本発明の精神と範囲内での種々の変更や修正がこの詳細な記述から当業者には自明であるため、本発明の好適な実施の形態を示す、詳細な記述と特定の例は、例示としてのみ与えられているに過ぎないことを理解すべきである。
【００１４】
本発明の上記及び他の目的、特徴、及び利点は、添付の図面に合わせて行われる以下の詳細な記述からより一層明確に理解される。
【発明を実施するための最良の形態】
【００１５】
本発明の好適な実施の形態に対してより詳細に参照され、この実施の形態の例は、添付の図面に描かれている。可能な限り、同じ参照番号が、図面と記述全体を通して使用され、同じ又は同様な部品を示す。明細書中で“ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ（一実施の形態）”或いは“ａｎ  ｅｍｂｏｄｉｍｅｎｔ（実施の形態）”と呼ばれるものは、その実施の形態に関連して記述される特定の特徴、構造又は特性が本発明の少なくとも一実施の形態に含まれることを意味する。明細書中の種々の箇所で表れるフレーズ“ｉｎ  ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ（一実施の形態において）”は、必ずしも、全てが同じ実施の形態に対して参照されるわけではない。
【００１６】
磁気トンネル接合デバイス用シミュレーション回路であり、ＭＴＪデバイスの４つの動作領域で書き込み用の等価回路を示す図１を参照する。
【００１７】
磁気メモリに関して、データ（０又は１）は、自由層と固定層の磁化（平行又は反平行）によって記録される。実施の形態において、シミュレーションは、閉スイッチループ１０で実行され、書き込みデータを記憶キャパシタＣＭに記録することによって記録状態をシミュレートする。自由層のヒステリシス曲線は、電圧制御スイッチＶＳＭ＿Ｈ及びＶＳＭ＿Ｌの端子電圧、及び４つの動作領域のシミュレート抵抗器Ｒ＿ＵＲ、Ｒ＿ＤＲ、Ｒ＿ＵＬ、及びＲ＿ＤＬによって決定される。閉スイッチループ１０は、更に、状態“１”を示すための第１の等価電圧源ＶＫ＿Ｈと第２の状態“０”を示すための等価電圧源ＶＫ＿Ｌを含み、そこでは、等価電圧源ＶＫ＿ＨとＶＫ＿Ｌの絶対値は、保持界の等価電圧ＶＫに等しい。状態“１”を示す第１の等価電圧源ＶＫ＿Ｈの正の電圧端子は、電圧制御スイッチＶＳＷ＿Ｈに接続されると共にその負の電圧端子は、記憶キャパシタＣＭに接続され、かつ状態“０”を示す第２の等価電圧源ＶＫ＿Ｌの負の電圧端子は、電圧制御スイッチＶＳＷ＿Ｌに接続されると共にその正の電圧端子は、記憶キャパシタＣＭに接続される。
【００１８】
ＭＴＪデバイスの４つの動作領域は、第１の書き込みループ２２、第２の書き込みループ２３、第３の書き込みループ２４、及び第４の書き込みループ２１によって夫々シミュレートされ、そこでは、各書き込みループは、３つの制御電圧源とシミュレート抵抗器を備える。
【００１９】
ＭＴＪデバイスをシミュレートするための動作領域の第1の象限の第１の書き込みループ２２は、第１の制御電圧源ＨＹ＿ＵＲ、第２の制御電圧源ＨＸ＿ＵＲ、第３の制御電圧源ＨＸＹ＿ＵＲ、及びシミュレート抵抗器Ｒ＿ＵＲを含む。第１の制御電圧源ＨＹ＿ＵＲは、書き込みビット線電流によって発生される等価書き込み電圧、例えば、電流制御電圧源を示す。第２の制御電圧源ＨＸ＿ＵＲは、書き込みワード線電流によって発生される等価書き込み電圧、例えば、電流制御電圧源を示す。第３の制御電圧源ＨＸＹ＿ＵＲは、近似式において書き込みビット線電流と書き込みワード線電流によって決定される等価書き込み電圧、例えば、電流制御電圧源を示す。第１の制御電圧源ＨＹ＿ＵＲの正の電圧端子は、第２の制御電圧源ＨＸ＿ＵＲの負の電圧端子に接続される。第２の制御電圧源ＨＸ＿ＵＲの正の電圧端子は、第３の制御電圧源ＨＸＹ＿ＵＲの負の電圧端子に接続される。第３の制御電圧源ＨＸＹ＿ＵＲの正の電圧端子は、シミュレーション抵抗器Ｒ＿ＵＲの一端に接続され、このシミュレーション抵抗器Ｒ＿ＤＲの他端は、第１の制御電圧源ＨＹ＿ＵＲの負の電圧端子に接続される。
【００２０】
ＭＴＪデバイスをシミュレートするための動作領域の第２の象限の第２の書き込みループ２３は、第４の制御電圧源ＨＹ＿ＵＬ，第５の制御電圧源ＨＸ＿ＵＬ、第６の制御電圧源ＨＸＹ＿ＵＬ、及びシミュレーション抵抗器Ｒ＿ＵＬを含む。第４の制御電圧源ＨＹ＿ＵＬは、書き込みビット線電流によって発生される等価書き込み電圧、例えば、電流制御電圧源を示す。第５の制御電圧源ＨＸ＿ＵＬは、書き込みワード線電流によって発生される等価書き込み電圧、例えば、電流制御電圧源を示す。第６の制御電圧源ＨＸＹ＿ＵＬは、近似式において書き込みビット線電流と書き込みワード線電流によって決定される等価書き込み電圧、即ち、電流制御電圧源を示す。第４の制御電圧源ＨＹ＿ＵＬの正の電圧端子は、第５の制御電圧源ＨＸ＿ＵＬの正の電圧端子に接続される。第５の制御電圧源ＨＸ＿ＵＬの負の電圧端子は、第６の制御電圧源ＨＸＹ＿ＵＬの正の電圧端子に接続される。第６の制御電圧源ＨＸＹ＿ＵＬの負の電圧端子は、シミュレーション抵抗器Ｒ＿ＵＬの一端に接続され、且つシミュレーション抵抗器Ｒ＿ＵＲの他端は、第４の制御電圧源ＨＹ＿ＵＬの負の電圧端子に接続される。
【００２１】
ＭＴＪデバイスをシミュレートするための動作領域の第３の象限の第３のシミュレーション回路２４は、第７の制御電圧源ＨＹ＿ＤＬ、第８の制御電圧源ＨＸ＿ＤＬ、第９の制御電圧源ＨＸＹ＿ＤＬ、及びシミュレーション抵抗器Ｒ＿ＤＬを含む。第７の制御電圧源ＨＹ＿ＤＬは、書き込みビット線電流によって発生される等価書き込み電圧、即ち、電流制御電圧源を示す。第８の制御電圧源ＨＸ＿ＤＬは、書き込みワード線電流によって発生される等価書き込み電圧、例えば、電流制御電圧源を示す。第９の制御電圧源ＨＸＹ＿ＤＬは、近似式において書き込みビット線電流と書き込みワード線電流によって決定される等価書き込み電圧、例えば、電流制御電圧源を示す。第７の制御電圧源ＨＹ＿ＤＬの負の電圧端子は、第８の制御電圧源ＨＸ＿ＤＬの正の電圧端子に接続される。第８の制御電圧源ＨＸ＿ＤＬの負の電圧端子は、第９の制御電圧源ＨＸＹ＿ＤＬの負の電圧端子に接続される。第９の制御電圧源ＨＸＹ＿ＤＬの正の電圧端子は、シミュレーション抵抗器Ｒ＿ＤＬの一端に接続され、シミュレーション抵抗器Ｒ＿ＤＬの他端は、第７の制御電圧源ＨＹ＿ＤＬの正の電圧端子に接続される。
【００２２】
ＭＴＪデバイスをシミュレーションするための動作領域の第４の象限の第４の書き込みループ２１は、第１０の制御電圧源ＨＹ＿ＤＲ、第１１の制御電圧源ＨＸ＿ＤＲ、第１２の制御電圧源ＨＸＹ＿ＤＲ、及びシミュレーション抵抗器Ｒ＿ＤＲを含む。第１０の制御電圧源ＨＹ＿ＤＲは、書き込みビット線電流によって発生される等価書き込み電圧、例えば、電流制御電圧源を示す。第１１の制御電圧源ＨＸ＿ＤＲは、書き込みワード線電流によって発生される等価書き込み電圧、例えば、電流制御電圧源を示す。第１２の制御電圧源ＨＸＹ＿ＤＲは、近似式において書き込みビット線電流と書き込みワード線電流によって決定される等価書き込み電圧、例えば、電流制御電圧源を示す。第１０の制御電圧源ＨＹ＿ＤＲの負の電圧端子は、第１１の制御電圧源ＨＸ＿ＤＲの負の電圧端子に接続される。第１１の制御電圧源ＨＸ＿ＤＲの正の電圧端子は、第１２の制御電圧源ＨＸＹ＿ＤＲの正の電圧端子に接続される。第１２の制御電圧源ＨＸＹ＿ＤＲの負の電圧端子は、シミュレーション抵抗器Ｒ＿ＤＲの一端に接続され、シミュレーション抵抗器Ｒ＿ＤＲの他端は、第１０の制御電圧源ＨＹ＿ＤＲの正の電圧端子に接続される。
【００２３】
図１のシミュレーション回路において、ＭＴＪデバイスのワード線の配線抵抗は、第１の抵抗器ＲＢによってシミュレートされ、且つ書き込みビット線の配線抵抗は、第２の抵抗器ＲＷによってシミュレートされる。ＭＴＪデバイスの抵抗は、第３の抵抗器ＲＭＴＪによってシミュレートされる。ＭＴＪデバイスをシミュレートするための抵抗器のうち、第３の抵抗器の抵抗は、近似式に従って設定され、それは、閉スイッチループの記憶キャパシタの電圧によって自動的に調節される。
【００２４】
上記シミュレーション回路は、ＨＳＰＩＣＥソフトウエアによって実行され、且つＭＴＪデバイスの４つの動作領域のビット線電流によって発生される等価書き込み電圧は、ゼロ電圧源ＶＢＸの電流によって制御されることが出来る。４つの動作領域における書き込みビット線電流によって発生される等価書き込み電圧は、ゼロ電圧源ＶＷＹの電流によって制御されることが出来る。電流制御電圧源ＨＸＹ＿ＤＲ、ＨＸＹ＿ＵＲ、ＨＸＹ＿ＵＬ、及びＨＸＹ＿ＤＬは、夫々、近似式において４つの動作領域の書き込みビット線電流とワード線電流によって決定される等価書き込み電圧を示す。
【００２５】
図１におけるシミュレーション回路の動作が以下に示される。
【００２６】
書き込みのために、非線形ストナー−ウォルファース（Ｓｔｏｎｅｒ−Ｗｏｌｈｆａｒｔｈ）式を当て嵌めるため、一次方程式ＨX+ＨY+ｃＨXＨY＝ＨKが本発明で提案され、全体の領域における動作を記述出来る書き込み回路は、線形制御電流／電圧デバイスによって構成され、且つ書き込みデータは、閉スイッチループを介して記憶キャパシタに記録される。抵抗を読み出すために、ＭＴＪデバイスのＩ−Ｖ（電流−電圧）特性がサイモンの式（Ｓｉｍｍｏｎ’ｓ  ｅｑｕａｔｉｏｎ）ＩMTJ＝ＡMTJ＋［θ＋（１+γＶ2MTJ）］×ＶMTJによって示され、そこでは、ＡMTJは、ＭＴＪデバイスの面積であり、θはＲＡ関連であり、γは、バイアス依存ＭＲ比（ＭＲ％）の影響、即ち、読出しバイアスが増加すると、ＭＲ比が減少すること、を決定する。
【００２７】
パラメータ（θL，γL）と（θH，γH）の２セットは、ＭＴＪデバイスの平行及び反平行状態のＩ−Ｖ特性から導出され得る。図２は、サイモンの式による、１．２×０．６μｍ2の近似面積を有するオーバルＭＴＪデバイスのＩ−Ｖ特性の結果である。バイアス依存ＭＲ比（ＭＲ％）の影響、即ち、読出しバイアスが増加するに従って、ＭＲ比が減少することが、デバイスのモデルに追加されなければならない。
【００２８】
パラメータθとγは、記憶キャパシタの電圧により線形に調節されることが出来、以下のように書かれる（θAP乃至θP）と（γAP乃至γP）間の値を有する。
【００２９】
【数１】
2007123363.tif 000003
【００３０】
データ“１”を書き込む時、電圧制御スイッチＶＳＷ＿Ｈがオンにされ、記憶キャパシタＣＭは、正の等価保磁電圧ＶＫに充電される。データ“０”を書き込む時に、電圧制御スイッチＶＳＷ＿Ｌはオンにされ、記憶キャパシタＣＭは、負の等価保磁電圧−ＶＫに充電される。
【００３１】
電圧制御スイッチＶＳＭ＿ＨとＶＳＷ＿Ｌの設定のための図３を参照し、書き込みデータが閉スイッチループによって記憶キャパシタＣＭに記録される時の電圧ＶCMヒステリシス特性のための図４を参照し、且つＭＴＪデバイスの抵抗ＲMTJと記憶キャパシタの電圧ＶCM間の線形関係を示すための図５を参照する。
【００３２】
本発明において、一次方程式ＨX+ＨY+ｃＨXＨY＝ＨKを使用して非線形ストナー−ウォルファース（Ｓｔｏｎｅｒ−Ｗｏｌｈｆａｒｔｈ）式を近似する理由が、以下で示される。
【００３３】
ストナー−ウォルファースモデルに基づいて、書き込み磁界の星形曲線が、ＨX2/3＋ＨY2/3＝ＨK2/3として導出される。
【００３４】
ここで、ＨKは、保磁界である。非線形式は、回路設計ソフトウエアＨＳＰＩＣＥで使用出来ないし、磁界にも使用出来ない。従って、磁界は、最初に、本発明に従う回路で使用される等価電圧に変換され、次に、一次方程式ＨX+ＨY+ｃＨXＨY＝ＶKが、近似のために提案され、そこでは、定数は、ｃ＝２．３４１４５７４／ＶKである。ストナー−ウォルファース星形曲線を本発明で提案された近似式を比較する図が、図６に示されている。この図から、本発明で提案された近似式は、ストナー−ウォルファース星形曲線に当て嵌まり、書き込み電流シミュレーションの高度な推定が、図６のひし形近似を使用することによって、行われることが理解される。本発明に従う近似式は、ストナー−ウォルファースの式よりも星形曲線に適合出来、そこでは、ｃは、曲線を当て嵌めるために適する定数である。
【００３５】
インターフェース層同士間を連結する層間層によって得られる星形曲線の中心シャフトと固定層の漂遊磁界を考察すると、各書き込み動作領域の抵抗器で電圧は、以下のように表される。
【００３６】
ＶR＝（ＨX−ＨINX）＋（ＨY−ＶINY）＋ｃ（ＨX−ＶINX）（ＨY−ＶINY）
ここで、ＶINXとＶINYは、夫々、星形曲線の中心シャフトを示す。書き込みビット線電流によって発生される磁界が保磁界を越えると、ＨYの値は、最大値ＶK又は最小値−ＶKに制限される。
【００３７】
０．７２×０．３６μｍ2の寸法を有するオーバルＭＴＪデバイスによって測定されたＲ−Ｉループは、図７に示され、書き込み電流の星形曲線は、図８に示されている。本発明のモデルによってシミュレートされたＲ−Ｉループは図９に示され、測定されたＲ−Ｈループは、図１０に示される。Ｒ−Ｈループから導出される保磁界と中心シャフト磁界は、夫々、２１．５と１．０２Ｏｅであり、ワード線電流とビット線電流による磁界の発生効率は、夫々、５．３４２９Ｏｅ／ｍＡと３．９４５Ｏｅ／ｍＡである。
【００３８】
全体の動作領域における鑑定モデルに対する書き込みと読出し結果が図１１に示される。ＭＴＪデバイスに対する初期状態は、データ“０”であり、書き込みシーケンスは、以下のように示される。最初に、第１の象限において、書き込み電流を書き込みデータ“１”に設定し、データ“１”を読出し、次に、第３の象限で、書き込み電流を書き込みデータ“０”に設定し、データ“０”を読出し、第４の象限において、書き込み電流を書き込みデータ“1”に設定し、データ“０”を読み出し、最後に、第２の象限において、書き込み電流を書き込みデータ“０”に設定し、データ“０”を読み出す。シミュレーションを行う場合、書き込み電流の星形曲線に対する中心点シャフトが、（ＨINX，ＨINY）＝（３，３）Ｏｅに設定され、ＭＴＪデバイスを通過するワード線の読出し電流は、１０μＡである。各書き込み動作領域のＭＴＪデータ書き込み電流は、シミュレーションプロセスから抽出され、次に、図１２に示されるように、近似式及びストナー−ウォルファース式と比較される。このように、本発明で開示されたモデルは、ＭＴＪデバイスの書き込みと読出し動作を成功裏にシミュレートすることが検証された。
【００３９】
本発明に従うＭＴＪデバイスに対する回路モデルは、回路設計に適用出来、ＭＴＪデバイスの書き込みと読出し動作をシミュレート出来る。このモデルは、全体の動作領域においてＭＴＪデバイスの星形曲線に対する書き込み動作を記述するために使用出来る。その後、ＭＴＪデバイスの抵抗は、書き込まれた状態（平行又は反平行）に従って自動的にスイッチされ且つ記録され、バイアス依存ＭＲ比の影響、即ち、書き込みバイアスの増加に従ってＭＲ比が減少すること、がシミュレートされることが出来る。本発明に従うＭＴＪデバイスの回路モデルにおいて、ビット線とワード線の配線抵抗、それらの電流によって発生される磁界のサイズなどの製造プロセスのパラメータは全て、考慮され、調節され得る。本発明に従うＭＴＪデバイスの対する回路モデルは、ＭＲＡＭ回路を完全にシミュレートして電流源とセンス増幅器の設計精度の向上に適する。
【００４０】
このように本発明が記述されたが、本発明が多くの方法で変更され得ることは自明である。このように変更は、本発明の精神と範囲から逸脱していると見なされるべきではなく、当業者に自明であるこのような変更は、以下の請求項の範囲内に含まれるべきである。
【図面の簡単な説明】
【００４１】
【図１】本発明に従う磁気トンネル接合（ＭＴＪ）デバイスをシミュレートするための回路モデルを示す。
【図２】１．２×０．６μｍ2の面積を有するオーバルＭＴＪデバイスの測定Ｉ−Ｖ（電流−電圧）特性のサイモンの式（Ｓｉｍｍｏｎ’ｓ  ｅｑｕａｔｉｏｎ）への当て嵌め結果を示す。
【図３】本発明に従うＭＴＪデバイスをシミュレートするための回路モデルにおける電圧制御スイッチの設定を示す。
【図４】書き込みデータが記憶キャパシタに記録された時、本発明に従うＭＴＪデバイスをシミュレートするための回路モデルの閉スイッチループの電圧ヒステリシス特性を示す。
【図５】ＭＴＪデバイスの抵抗と記憶キャパシタの電圧間の線形関係を示す。
【図６】ストナー−ウォルファース（Ｓｔｏｎｅｒ−Ｗｏｌｈｆａｒｔｈ）星状曲線と本発明に従う近似式との比較を示す。
【図７】ＭＴＪデバイスの測定されたＲ−Ｉ（抵抗−電流）ループを示す。
【図８】ＭＴＪデバイスの書き込み電流に対する星状曲線を示す。
【図９】ＭＴＪデバイスのシミュレートされたＲ−Ｉループを示す。
【図１０】ＭＴＪデバイスの測定されたＲ−Ｉループを示す。
【図１１】本発明に従うＭＴＪ回路モデルの全体の動作領域における書き込み／読出し動作のシミュレーション概略図を示す。
【図１２】シミュレーションプロセスから抽出された各書き込み動作領域のＭＴＪデータ書き込み電流と、近似式とストナー−ウォルファース式との比較を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【外国語明細書】
2007123363000001.pdf