(57)【要約】【課題】液晶パネルを多数個取り基板を用いて製造する場合に、静電破壊を防止するための基板間接続線を介して発生する、ラビング工程等での帯電、分断後のサージの進入やＦＰＣとのショート等を低減回避することである。【解決手段】ＩＴＯやＩＺＯ等の光透過導電酸化膜によって画素電極１３１を形成する際に、当該光透過導電酸化膜を利用して配線Ｌ５１上に基板間接続線１５１を形成し、この基板間接続線１５１によって多数個取りアレイ基板内の隣接するアレイ基板間で配線Ｌ５１同士を接続する。画素電極１３１上に層間絶縁膜１３２を形成する際に、層間絶縁膜１３２用の絶縁膜を利用して基板間接続線１５１を覆う層間絶縁膜１５２を形成する。共通電極１３３用の導電膜を利用して基板間接続線１５１上にパッド１５３を形成する。パッド１５３と基板間接続線１５１と配線Ｌ５１との積層によって外部接続端子部１５０が形成される。【選択図】図１５
2007271803.tif 000002
【特許請求の範囲】
【請求項１】
液晶を介して対向基板に対向配置され前記液晶の配向状態を層間絶縁膜を介して積層された下層表示電極と上層表示電極との間の電界によって制御する液晶パネル用アレイ基板を、多数個取り基板を用いて、製造する方法において、
前記多数個取り基板上に各アレイ基板の回路素子および前記回路素子につながる配線を形成する回路層形成工程と、
下層導電膜を形成し前記下層導電膜によって前記各アレイ基板の前記下層表示電極を形成する下層形成工程と、
前記下層表示電極上に絶縁膜を形成し前記絶縁膜によって前記各アレイ基板の前記層間絶縁膜を形成する絶縁膜形成工程と、
前記層間絶縁膜上に上層導電膜を形成し前記上層導電膜によって前記各アレイ基板の前記上層表示電極を形成する上層形成工程と、
を備え、
前記下層形成工程で、前記下層導電膜として光透過導電酸化膜を用い、前記下層導電膜によって隣接するアレイ基板間で前記配線同士を接続する基板間接続線を形成し、
前記絶縁膜形成工程で、前記基板間接続線を前記絶縁膜で覆うことを特徴とする液晶パネル用アレイ基板の製造方法。
【請求項２】
請求項１に記載の液晶パネル用アレイ基板の製造方法において、
前記絶縁膜形成工程で、前記基板間接続線が端子領域内で露出するように前記絶縁膜に開口を形成し、
前記上層形成工程で、前記開口を介して前記上層導電膜を前記基板間接続線に接触させ、前記上層導電膜によって前記基板間接続線上にパッドを形成することを特徴とする液晶パネル用アレイ基板の製造方法。
【請求項３】
請求項１または請求項２に記載の液晶パネル用アレイ基板の製造方法において、
前記回路層形成工程で前記回路素子として薄膜トランジスタを形成することを特徴とする液晶パネル用アレイ基板の製造方法。
【請求項４】
層間絶縁膜を介して積層された下層表示電極と上層表示電極とを含んで構成されるアレイ基板と、前記アレイ基板に対向配置された対向基板と、前記アレイ基板と前記対向基板との間に封入された液晶とを備え、前記液晶の配向状態を前記下層表示電極と前記上層表示電極との間の電界によって制御する、液晶パネルを、多数個取りアレイ基板および多数個取り対向基板を用いて、製造する方法において、
多数個取り基板を用いて前記多数個取りアレイ基板を製造するアレイ基板製造工程と、
前記多数個取りアレイ基板と前記多数個取り対向基板とを貼り合わせて貼り合わせパネルを形成する貼り合わせ工程と、
前記貼り合わせパネルを分断する分断工程と、
を備え、
前記アレイ基板製造工程は、
前記多数個取り基板上に各アレイ基板の回路素子および前記回路素子につながる配線を形成する回路層形成工程と、
下層導電膜を形成し前記下層導電膜によって前記各アレイ基板の前記下層表示電極を形成する下層形成工程と、
前記下層表示電極上に絶縁膜を形成し前記絶縁膜によって前記各アレイ基板の前記層間絶縁膜を形成する絶縁膜形成工程と、
前記層間絶縁膜上に上層導電膜を形成し前記上層導電膜によって前記各アレイ基板の前記上層表示電極を形成する上層形成工程と、
を含み、
前記下層形成工程で、前記下層導電膜として光透過導電酸化膜を用い、前記下層導電膜によって隣接するアレイ基板間で前記配線同士を接続する基板間接続線を形成し、
前記絶縁膜形成工程で、前記基板間接続線を前記絶縁膜で覆うことを特徴とする液晶パネルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶パネル用アレイ基板および液晶パネルを多数個取り基板を用いて製造する方法に係り、ラビング工程等での帯電、分断後のサージの進入やＦＰＣとのショート等を低減回避する技術に関する。
【背景技術】
【０００２】
液晶パネルの製造工程では種々の処理によって静電気が発生し、この静電気がパネルに不具合を引き起こす場合がある（いわゆる静電破壊）。多数個取り基板と呼ばれる大判の基板を利用して液晶パネルを形成する場合、各パネルのアレイ構造の形成工程からパネルを個々に分断する分断工程までの間に発生する静電気に対して、次のような対策がとられることが多い。すなわち、ＣＯＧ（Chip  On  Glass）端子、ＦＰＣ（Flexible  Printed  Circuit）端子、ＯＬＢ（Outer  Lead  Bonding）端子等を多数個取り基板内のアレイ基板間で接続することによって、静電耐圧を上げるという対策である。
【０００３】
この場合、基板の最表面にＩＴＯ（Indium  Tin  Oxide）やＩＺＯ（Indium  Zinc  Oxide）等の導電膜によって表示電極を形成する際に、その導電膜を利用して上述のアレイ基板間を接続する基板間接続線が形成される。基板間接続線はパネルの分断時に分断され、これによりアレイ基板間の電気的接続が切り離される。
【０００４】
ＩＺＯやＩＴＯの導電酸化物はゲートやソース等に用いられる金属に比べて粘性が低い材料であるので、導電酸化物を基板間接続線に利用すれば分断時に欠けやひび等が生じにくい。
【０００５】
なお、特許文献１には、横電界方式の液晶表示装置における静電気対策として、非線形抵抗素子を通して短絡線に放電する静電気を吸収する先を、対向電極を接続する接続線あるいは該接続線の共通接続線に確保した構成が紹介されている。
【０００６】
また、特許文献２には、横電界方式の一つであるＦＦＳ（Fringe  Field  Switching）モードが紹介されている。
【０００７】
【特許文献１】特開平１０−１０４９４号公報
【特許文献２】特開２００２−２９６６１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記基板間接続線は、基板の最表面の表示電極を利用して形成されるので、基板の最表面に設けられている。このため、例えば、ラビング工程等で静電気を拾いやすい、パネル分断後には、サージが入りやすい、ＦＰＣ等とショートを起こす場合があるといった問題を有している。
【０００９】
本発明の目的は、これらの問題を低減回避可能な液晶パネル用アレイ基板の製造方法および液晶パネルの製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明に係る液晶パネル用アレイ基板の製造方法は、液晶を介して対向基板に対向配置され前記液晶の配向状態を層間絶縁膜を介して積層された下層表示電極と上層表示電極との間の電界によって制御する液晶パネル用アレイ基板を、多数個取り基板を用いて、製造する方法において、前記多数個取り基板上に各アレイ基板の回路素子および前記回路素子につながる配線を形成する回路層形成工程と、下層導電膜を形成し前記下層導電膜によって前記各アレイ基板の前記下層表示電極を形成する下層形成工程と、前記下層表示電極上に絶縁膜を形成し前記絶縁膜によって前記各アレイ基板の前記層間絶縁膜を形成する絶縁膜形成工程と、前記層間絶縁膜上に上層導電膜を形成し前記上層導電膜によって前記各アレイ基板の前記上層表示電極を形成する上層形成工程と、を備え、前記下層形成工程で、前記下層導電膜として光透過導電酸化膜を用い、前記下層導電膜によって隣接するアレイ基板間で前記配線同士を接続する基板間接続線を形成し、前記絶縁膜形成工程で、前記基板間接続線を前記絶縁膜で覆うことを特徴とする。
【００１１】
また、前記絶縁膜形成工程で、前記基板間接続線が端子領域内で露出するように前記絶縁膜に開口を形成し、前記上層形成工程で、前記開口を介して前記上層導電膜を前記基板間接続線に接触させ、前記上層導電膜によって前記基板間接続線上にパッドを形成することが好ましい。
【００１２】
また、前記回路層形成工程で前記回路素子として薄膜トランジスタを形成することが好ましい。
【００１３】
さらに、本発明に係る液晶パネルの製造方法は、層間絶縁膜を介して積層された下層表示電極と上層表示電極とを含んで構成されるアレイ基板と、前記アレイ基板に対向配置された対向基板と、前記アレイ基板と前記対向基板との間に封入された液晶とを備え、前記液晶の配向状態を前記下層表示電極と前記上層表示電極との間の電界によって制御する、液晶パネルを、多数個取りアレイ基板および多数個取り対向基板を用いて、製造する方法において、多数個取り基板を用いて前記多数個取りアレイ基板を製造するアレイ基板製造工程と、前記多数個取りアレイ基板と前記多数個取り対向基板とを貼り合わせて貼り合わせパネルを形成する貼り合わせ工程と、前記貼り合わせパネルを分断する分断工程と、を備え、前記アレイ基板製造工程は、前記多数個取り基板上に各アレイ基板の回路素子および前記回路素子につながる配線を形成する回路層形成工程と、下層導電膜を形成し前記下層導電膜によって前記各アレイ基板の前記下層表示電極を形成する下層形成工程と、前記下層表示電極上に絶縁膜を形成し前記絶縁膜によって前記各アレイ基板の前記層間絶縁膜を形成する絶縁膜形成工程と、前記層間絶縁膜上に上層導電膜を形成し前記上層導電膜によって前記各アレイ基板の前記上層表示電極を形成する上層形成工程と、を含み、前記下層形成工程で、前記下層導電膜として光透過導電酸化膜を用い、前記下層導電膜によって隣接するアレイ基板間で前記配線同士を接続する基板間接続線を形成し、前記絶縁膜形成工程で、前記基板間接続線を前記絶縁膜で覆うことを特徴とする。
【発明の効果】
【００１４】
上記構成により、光透過導電酸化膜で構成された下層表示電極用の下層導電膜を利用して基板間接続線を形成し、この基板間接続線を下層表示電極と上層表示電極との間の層間絶縁膜用の絶縁膜で覆うので、アレイ基板の最表面の表示電極を利用して基板間接続線を形成する場合に比べて、基板間接続線の露出を少なくすることができる。したがって、ラビング工程等での帯電、分断後のサージの進入やＦＰＣとのショート等を低減回避することができる。
【発明を実施するための最良の形態】
【００１５】
図１に本発明に係る実施形態の液晶パネル１０を説明する断面図を示す。なお、図１には、液晶パネル１０について、画素が例えばマトリクス配列されて映像等の表示を行う領域である表示領域Ａ１０内の構成を図示している。
【００１６】
図１に示すように、液晶パネル１０は、アレイ基板１００と、アレイ基板１００に対向配置された対向基板２００と、これら２枚の基板１００，２００の間に封入された液晶３１０とを含んで構成されている。なお、アレイ基板１００はＴＦＴ基板、素子基板等とも呼ばれ、対向基板はカラーフィルタ基板等とも呼ばれる。
【００１７】
図２の（ａ）および（ｂ）にアレイ基板１００について表示領域Ａ１０内の平面図および断面図を示す。図１および図２に示すように、アレイ基板１００は、ガラス等で構成された基板１１０と、画素ＴＦＴ（Thin  Film  Transistor）１２０Ｔ等が作り込まれた回路層１２０と、画素電極１３１と、層間絶縁膜１３２と、共通電極１３３と、不図示の配向膜とが積層されて構成されている。画素ＴＦＴ１２０Ｔおよび画素電極１３１は画素ごとに設けられており、したがって図１では画素２個分の構成を図示し、図２では画素１個分の構成を図示している。
【００１８】
回路層１２０は、図２に示すように、半導体膜１２１と、ゲート絶縁膜１２２と、ゲート電極１２３と、層間絶縁膜１２４と、ソース電極１２５Ｓと、ドレイン電極１２５Ｄと、層間絶縁膜１２６と、が積層されて構成されている。ゲート電極１２３とゲート絶縁膜１２２と半導体膜１２１とで画素ＴＦＴ１２０ＴのＭＩＳ（Metal  Insulator  Semiconductor）構造またはＭＯＳ（Metal  Oxide  Semiconductor）構造が構成される。
【００１９】
半導体膜１２１は、画素ごとに設けられており、基板１１０の対向基板２００側の表面上に局所的に配置されている。半導体膜１２１は例えばシリコン膜で構成されており、半導体膜１２１には画素ＴＦＴ１２０Ｔのためのソース領域、ドレイン領域および両領域間のチャネル領域（いずれも不図示）が設けられている。
【００２０】
ゲート絶縁膜１２２は、例えばシリコン酸化膜やシリコン窒化膜で構成されており、半導体膜１２１上および基板１１０上に積層されている。
【００２１】
ゲート電極１２３は、例えばシリコン等の半導体膜や金属膜で構成されており、ゲート絶縁膜１２２上に、ゲート絶縁膜１２２を介して半導体膜１２１のチャネル領域に対向する位置に配置されている。
【００２２】
層間絶縁膜１２４は、例えばシリコン酸化膜で構成されており、ゲート電極１２３およびゲート絶縁膜１２２上に積層されている。層間絶縁膜１２４は平坦化膜を兼ねている。
【００２３】
ソース電極１２５Ｓおよびドレイン電極１２５Ｄは、例えば金属膜で構成されており、層間絶縁膜１２４上に積層されている。層間絶縁膜１２４およびゲート絶縁膜１２２には半導体膜１２１のソース領域に至るコンタクトホールが形成されており、ソース電極１２５Ｓは、このコンタクトホールを介してソース領域に電気的に接続されている。同様に、ドレイン電極１２５Ｄは、層間絶縁膜１２４およびゲート絶縁膜１２２を貫くコンタクトホールを介して半導体膜１２１のドレイン領域に電気的に接続されている。
【００２４】
層間絶縁膜１２６は、例えばシリコン酸化膜で構成されており、ソース電極１２５Ｓ上、ドレイン電極１２５Ｄ上および層間絶縁膜１２４上に積層されている。層間絶縁膜１２４は平坦化膜を兼ねている。
【００２５】
画素電極１３１は、回路層１２０の層間絶縁膜１２６上に積層されており、画素ごとに設けられている。画素電極１３１は、例えばＩＴＯ（Indium  Tin  Oxide）やＩＺＯ（Indium  Zinc  Oxide）等の光透過導電酸化膜（Transparent  Conductive  Oxide：ＴＣＯ）で構成されている。層間絶縁膜１２６にはドレイン電極１２５Ｄに至るコンタクトホールが形成されており、画素電極１３１は、このコンタクトホールを介してドレイン電極１２５Ｄに電気的に接続されている。したがって、画素電極１３１の駆動時の電位（駆動電位）は画素ＴＦＴ１２０Ｔを介して不図示の駆動装置によって制御される。ここでは画素電極１３１が接続される側をドレイン電極１２５Ｄとしたが、これをソース電極１２５Ｓと呼んでも構わない。
【００２６】
層間絶縁膜１３２は、例えばシリコン酸化膜で構成されており、画素電極１３１上および回路層１２０の層間絶縁膜１２６上に積層されている。
【００２７】
共通電極１３３は、例えばＩＴＯやＩＺＯ等の光透過導電酸化膜（ＴＣＯ）で構成されている。共通電極１３３は層間絶縁膜１３２上に積層されており、これにより表示領域Ａ１０内において共通電極１３３と画素電極１３１とが層間絶縁膜１３２を介して積層されている。共通電極１３３は、表示領域Ａ１０の全域に渡って配置され、表示領域Ａ１０内の画素、換言すれば画素電極１３１に対して共通に設けられている。共通電極１３３には画素電極１３１に対向する位置に、共通電極１３３を厚さ方向に貫通した開口１３４が設けられている。なお、開口１３４の形状および数は図示の例に限られない。
【００２８】
共通電極１３３上に不図示の配向膜が配置されている。
【００２９】
ここで、図３および図４に、液晶パネル１０における液晶３１０の配向状態の制御を説明する模式図を示す。まず、画素電極１３１と共通電極１３３とを同電位に設定した場合、図３に示すように、液晶３１０は所定の状態に配向している。これに対して、画素電極１３１と共通電極１３３とで電位を違えた場合、図４に示すように、両電極間１３１，１３３間には開口１３４を介して電界Ｅが形成され、液晶３１０は図３の無電界時の配向状態とは異なった状態に配向する。このとき、両電極１３１，１３３間の電界Ｅの強度によって液晶３１０の配向状態すなわち液晶３１０の透過率が制御され、表示光が調光される。画素電極１３１と共通電極１３３との間の電界Ｅによって配向状態が制御可能な限り、図３および図４の例示とは異なる配向状態を適用することも可能である。
【００３０】
このようにして画素電極１３１および共通電極１３３は画素の表示を制御するので、それぞれを表示電極と呼ぶことができる。また、図１および図２の液晶パネル１０の場合、上述のように画素電極１３１、層間絶縁膜１３２および共通電極１３３はこの順序で積層されており、基板１１０により近い側を下層と表現すると、画素電極１３１を下層表示電極と呼ぶことができ、共通電極１３３を上層表示電極と呼ぶことができる。
【００３１】
なお、液晶パネル１０のように、アレイ基板側に層間絶縁膜を挟んで積層された２つの表示電極を有し当該２つの表示電極間の電界によって液晶配向状態を制御する技術はＦＦＳ（Fringe  Field  Switching）モードと呼ばれる。
【００３２】
対向基板２００は、図１に示すように、ガラス等で構成された基板２１０と、カラーフィルタ２２０と、遮光膜２３０と、不図示の配向膜とを含んで構成されている。
【００３３】
カラーフィルタ２２０は、基板２１０のアレイ基板１００側の表面上に、アレイ基板２００の画素電極１３１に対向する位置に配置されている。すなわち、画素ごとに設けられている。カラーフィルタ２２０はその画素の表示色に応じた色の例えば樹脂膜で構成されている。
【００３４】
遮光膜２３０は、樹脂膜やクロム（Ｃｒ）等の金属膜で構成され、隣接するカラーフィルタ２２０間の隙間を埋めるように基板２１０上に設けられている。
【００３５】
カラーフィルタ２２０上および遮光膜２３０上に不図示の配向膜が配置されている。
【００３６】
アレイ基板１００と対向基板２００とはそれぞれの不図示の配向膜を向き合わせて配置されており、両基板１００，２００間の隙間に液晶３１０が封入されている。
【００３７】
図５に液晶パネル１０の平面図（レイアウト図）を示す。なお、図５では、画素電極１３１や遮光膜２３０等の図示を省略し、画素Ｐを○印で模式的に図示し、表示領域Ａ１０を破線で示し、対向基板２００の輪郭を一点鎖線で図示している。また、説明の簡単のため、表示領域Ａ１０および共通電極１３３は図５において四角形とする。図５では共通電極１３３を表示領域Ａ１０よりも広く図示しているが、共通電極１３３を表示領域Ａ１０に一致させてもよい。
【００３８】
図５に示すように、アレイ基板１００は、駆動装置の一部である垂直ドライバ５１（図中ではＶＤＲ５１と表記している）および水平ドライバ５２（図中ではＨＤＲ５２と表記している）と、例えば金属膜で構成された配線Ｌ１２３，Ｌ５１，Ｌ１２５Ｓ，Ｌ５２，Ｌ１３３と、をさらに含んで構成されており、これらは回路層１２０（図１参照）内に設けられている。
【００３９】
配線Ｌ５１は周辺領域Ａ２０内に延在しており、各配線Ｌ５１の一端は端子領域Ａ２１内に設けられており、端子領域Ａ２１内において各配線Ｌ５１の端部は外部接続端子部を構成している。ここで、端子領域Ａ２１は、周辺領域Ａ２０の一部であり、アレイ基板１００のうちで対向基板２００に覆われてない部分に設けられており、図５の例では図面においてアレイ基板１００の下方端部に設けられている。各配線Ｌ５１の他端は、薄膜トランジスタ（ＴＦＴ）等の回路素子によって構成された垂直ドライバ５１の入力端に接続されている。なお、これら複数の配線Ｌ５１をまとめて配線群Ｇ５１と呼ぶことにする。
【００４０】
垂直ドライバ５１は、入力端を介して受信した信号等を処理して画素ＴＦＴ１２０Ｔ（図２参照）のゲート電極１２３へ印加する駆動電位を生成し、生成した駆動電位を所定のタイミングで所定の出力端から出力するように構成されている。垂直ドライバ５１は、周辺領域Ａ２０内において表示領域Ａ１０（または共通電極１３３）の１辺に沿った領域に設けられており、図５の例では図面において表示領域Ａ１０の左横に設けられている。
【００４１】
垂直ドライバ５１の各出力端には配線Ｌ１２３が接続されている。各配線Ｌ１２３は表示領域Ａ１０内へ延在し、複数の画素Ｐに共通に設けられている。具体的には、１本の配線Ｌ１２３に複数の画素ＴＦＴ１２０Ｔ（図２参照）のゲート電極１２３が接続されている。
【００４２】
この構成により、垂直ドライバ５１は、駆動装置の他の一部を構成する不図示の外部装置から配線Ｌ５１を介して信号等を受信し、受信した信号等から駆動電位を生成し、この駆動電位を配線Ｌ１２３へ出力する。このとき、垂直ドライバ５１は、複数の配線Ｌ１２３を順次に選択し、すなわち複数の配線Ｌ１２３を走査し、その選択した配線Ｌ１２３へ駆動電位を印加する。これにより、選択された配線Ｌ１２３に接続された複数の画素ＴＦＴ１２０Ｔのゲート電極１２３に同時に駆動電位が印加される。
【００４３】
配線Ｌ５２は周辺領域Ａ２０内に延在しており、各配線Ｌ５２の一端は端子領域Ａ２１内に設けられており、端子領域Ａ２１内において各配線Ｌ５２の端部は外部接続端子部を構成している。各配線Ｌ５２の他端は、薄膜トランジスタ（ＴＦＴ）等の回路素子によって構成された水平ドライバ５２の入力端に接続されている。なお、これら複数の配線Ｌ５２をまとめて配線群Ｇ５２と呼ぶことにする。
【００４４】
水平ドライバ５２は、入力端を介して受信した信号等を処理して画素Ｐの表示データに応じた所定の駆動電位を生成し、生成した駆動電位を所定のタイミングで出力端から出力するように構成されている。水平ドライバ５２は、周辺領域Ａ２０内に設けられ、表示領域Ａ１０（または共通電極１３３）の４辺のうちで垂直ドライバ５１が隣接する上記１辺と交差する他の１辺に沿った領域に設けられており、図５の例では図面において表示領域Ａ１０の下に設けられ、表示領域Ａ１０と端子領域Ａ２１との間に設けられている。
【００４５】
水平ドライバ５２の各出力端には配線Ｌ１２５Ｓが接続されている。各配線Ｌ１２５Ｓは表示領域Ａ１０内へ延在し、複数の画素Ｐに共通に設けられている。具体的には、１本の配線Ｌ１２５Ｓに複数の画素ＴＦＴ１２０Ｔ（図２参照）のソース電極１２５Ｓが接続されている。
【００４６】
この構成により、水平ドライバ５２は、駆動装置の他の一部を構成する不図示の外部装置から配線Ｌ５２を介して信号等を受信し、受信した信号等から表示データに応じた駆動電位を生成し、この駆動電位を配線Ｌ１２５Ｓへ出力する。このとき、水平ドライバ５２は、垂直ドライバ５１による配線Ｌ５１の走査に同期して、選択された配線Ｌ５１に接続された各画素Ｐへその画素Ｐごとの駆動電位を出力する。これにより、選択された配線Ｌ１２３に接続された複数の画素ＴＦＴ１２０Ｔを介して画素電極１３１に駆動電位が印加される。水平ドライバ５２は複数の配線Ｌ１２５Ｓへの出力を同時に行う。
【００４７】
ここで、垂直ドライバ５１による配線Ｌ５１の順次選択動作は表示データに応じた駆動電位を印加すべき画素Ｐを順次に選択する動作に等しく、このため垂直ドライバ５１を画素選択回路と呼ぶことができる。他方、水平ドライバ５２は、選択された画素Ｐの画素電極１３１へその画素Ｐの表示データに応じた駆動電位を印加するので、電位印加回路と呼ぶことができる。このとき、垂直ドライバ１５１の入力端群に接続された配線群Ｇ５１を画素選択回路用配線群と呼ぶことができ、水平ドライバ５２の入力端群に接続された配線群Ｇ５２を電位印加回路用配線群と呼ぶことができ、これらの配線群Ｇ５１，Ｇ５２、換言すれば複数の配線Ｌ５１および複数の配線Ｌ５２は各画素電極１３１の電位を制御するために設けられている。
【００４８】
配線Ｌ１３３は周辺領域Ａ２０内に延在しており、一端は端子領域Ａ２１内に設けられており、端子領域Ａ２１内において配線Ｌ１３３の端部は外部接続端子部を構成している。配線Ｌ１３３の他端は、共通電極１３３のうちで垂直ドライバ５１と水平ドライバ５２との両方に近接した隅部付近において共通電極１３３に電気的に接続されている。この構成により、駆動装置の他の一部を構成する不図示の外部装置から配線Ｌ１３３の外部接続端子部へ印加された電位が共通電極１３３へ印加される。すなわち、配線Ｌ１３３は共通電極への電位印加用に設けられている。
【００４９】
共通電極用配線Ｌ１３３は、垂直ドライバ５１、水平ドライバ５２および配線群Ｇ５１，Ｇ５２との交差を避けて配置されている。具体的には、配線Ｌ１３３は、共通電極１３３の上記隅部付近から引き出され（すなわち２つのドライバ５１，５２の間を通り）、２つの配線群Ｇ５１，Ｇ５２の間の領域を通って端子領域Ａ２１内へ延在している。さらに、端子領域Ａ２１内では、配線Ｌ１３３の外部接続端子部は配線群Ｇ５１の外部接続端子部と配線群Ｇ５２の外部接続端子部との間に設けられている。この配置形態によれば、共通電極用配線Ｌ１３３は上述の交差を避けた配置において許容される領域内で最短の長さで端子領域Ａ２１内へ引き出されている。
【００５０】
図６に液晶パネル１０の製造方法の手順を説明するフローチャートを示す。図６に示すように、液晶パネル１０の製造方法は、アレイ基板製造工程ＳＴ１０と、対向基板製造工程ＳＴ２０と、貼り合わせ工程ＳＴ３０と、１次分断工程ＳＴ４０と、液晶封入工程ＳＴ５０と、２次分断工程ＳＴ６０とを含んでいる。
【００５１】
アレイ基板製造工程ＳＴ１０ではパネル完成時のアレイ基板１００よりも広い、いわゆる多数個取り基板（マザー基板とも呼ばれる）を用いて複数のアレイ基板１００を同時に製造する。アレイ基板製造工程ＳＴ１０は後に詳述する。
【００５２】
対向基板製造工程ＳＴ２０では、同様に、多数個取り基板を用いて複数の対向基板２００を同時に製造する。対向基板製造工程ＳＴ２０では、各種の成膜技術やパターニング技術等を利用して、多数個取り基板に対向基板２００の構造を形成する。
【００５３】
貼り合わせ工程ＳＴ３０では、アレイ基板製造工程ＳＴ１０で製造された多数個取りアレイ基板と対向基板製造工程ＳＴ２０で製造された多数個取り対向基板との少なくとも一方の基板上に各液晶パネル１０用のシールを配置し、不図示の配向膜を向き合わせて両基板を貼り合わせる。これにより、液晶３１０が封入される容器、いわゆる空パネル（空セルとも呼ばれる）を多数個有した貼り合わせパネルを製造する。
【００５４】
１次分断工程ＳＴ４０では貼り合わせパネルを、一列に並んだ空パネルを有するように短冊状に分断し、液晶封入工程ＳＴ５０では短冊状の貼り合わせパネルの各空パネル内に液晶を注入し、注入口を封止する。２次分断工程ＳＴ６０では液晶封入後の短冊状貼り合わせパネルを個別の液晶パネル１０に分断する。なお、１次分断工程ＳＴ４０で全ての空パネルを個別に分断してしまい、２次分断工程ＳＴ６０を省略することもできる。
【００５５】
図７に多数個取りアレイ基板４００の平面図を示す。図７には１枚の多数個取り基板から図５のアレイ基板１００を４個製造する場合を例示している。なお、図７では１次分断工程ＳＴ４０での分断線Ｌ１および２次分断工程ＳＴ６０での分断線Ｌ２を一点鎖線で図示している。なお、貼り合わせパネルを、１次分断工程ＳＴ４０で分断線Ｌ２に沿って分断し、２次分断工程ＳＴ６０で分断線Ｌ１に沿って分断してもよい。
【００５６】
図７の例では、多数個取りアレイ基板４００内の各アレイ基板１００は図５と同様にパターン形成されており、隣接する２個のアレイ基板１００（図７では図面縦方向に並んだ２個のアレイ基板１００）は互いの端子領域Ａ２１が分断線Ｌ１を挟んで隣接する向きに形成されている。多数個取りアレイ基板４００において、各アレイ基板１００の配線Ｌ５１，Ｌ５２，Ｌ１３３は分断線Ｌ１を挟んで隣接するアレイ基板１００の配線Ｌ５１，Ｌ５２，Ｌ１３３に電気的に接続されている。図７では、配線Ｌ５１，Ｌ５２は同数であるとして一方のアレイ基板１００の配線Ｌ５１と他方のアレイ基板１００の配線Ｌ５２とが電気的に接続され、双方のアレイ基板１００の配線Ｌ１３３同士が電気的に接続されている場合を例示している。
【００５７】
図８の（ａ）および（ｂ）に多数個取りアレイ基板４００における配線Ｌ５１，Ｌ５２，Ｌ１３３の接続形態を説明するための断面図および平面図を示す。図８において（ｂ）の平面図中Ａ−Ａ線での断面が（ａ）の断面図にあたる。図８には配線Ｌ５１，Ｌ５２を接続する場合を例示しているが、配線Ｌ１３３同士の接続も同様である。
【００５８】
図８に示すように、アレイ基板１００換言すれば多数個取りアレイ基板４００の端子領域Ａ２１内では、配線Ｌ５１，Ｌ５２と、層間絶縁膜１５９と、基板間接続線１５１と、層間絶縁膜１５２と、パッド１５３とが積層されている。なお、層間絶縁膜１５９は回路層１２０（図２参照）に含まれる。
【００５９】
層間絶縁膜１５９は、例えばシリコン酸化膜等で構成されており、配線Ｌ５１，Ｌ５２上および分断線Ｌ１を挟んで隣接する配線Ｌ５１，Ｌ５２間の基板１１０上に配置されており、これにより分断線Ｌ１を挟んで隣接するアレイ基板１００間で配線Ｌ５１，Ｌ５２を互いに絶縁している。層間絶縁膜１５９は配線Ｌ５１，Ｌ５２上で局所的に開口され、配線Ｌ５１，Ｌ５２に至るコンタクトホールが設けられている。
【００６０】
基板間接続線１５１は、画素電極１３１（図１参照）と同じ材料および同じ厚さで構成されており、層間絶縁膜１５９上に配置されている。基板間接続線１５１は、分断線Ｌ１を介して隣接する端子領域Ａ２１間に渡って設けられており、基板間接続線１５１の一端は層間絶縁膜１５９のコンタクトホールを介して配線Ｌ５１に接続されており、基板間接続線１５１の他端は分断線Ｌ１を介して隣接する配線Ｌ５２に層間絶縁膜１５９のコンタクトホールを介して接続されている。これにより、分断線Ｌ１を挟んで隣接する配線Ｌ５１，Ｌ５２が電気的に接続されている。
【００６１】
層間絶縁膜１５２は、画素電極１３１と共通電極１３３との間の層間絶縁膜１３２と同じ材料および同じ厚さで構成されており、基板間接続線１５１上に配置されており、分断線Ｌ１を介して隣接する端子領域Ａ２１間に渡って設けられている。層間絶縁膜１５２は基板間接続線１５１と配線Ｌ５１，Ｌ５２との接続部分上で局所的に開口され、パネル間接続部１５１に至るコンタクトホールが形成されている。
【００６２】
パッド１５３は、共通電極１３３と同じ材料および同じ厚さで構成されており、層間絶縁膜１５２上に配置され、層間絶縁膜１５２のコンタクトホールを介して配線Ｌ５１または配線Ｌ５２に接続されている。これにより、パッド１５３は基板間接続線１５１を介して直下の配線Ｌ５１または配線Ｌ５２に電気的に接続される。
【００６３】
ここで、配線Ｌ５１，Ｌ５２と基板間接続線１５１とパッド１５３との積層構造によって外部接続端子部１５０が構成されている。なお、パッド１５３を用いずに配線Ｌ５１または配線Ｌ５２と基板間接続線１５１とで外部接続端子部１５０を構成してもよい。
【００６４】
図９にアレイ基板製造工程ＳＴ１０の手順を説明するフローチャートを示す。図９に示すように、アレイ基板製造工程ＳＴ１０は、回路層形成工程ＳＴ１１と、下層形成工程ＳＴ１２と、絶縁膜形成工程ＳＴ１３と、上層形成工程ＳＴ１４と、配向膜形成工程ＳＴ１５とを含んでいる。
【００６５】
図１０〜図１５に各工程ＳＴ１１，ＳＴ１２，ＳＴ１３，ＳＴ１４，ＳＴ１５を説明する断面図を示す。なお、図１０〜図１５では配線Ｌ５１のみを図示しているが、配線Ｌ５２，Ｌ１３３についても同様である。図９のフローチャートおよび図１０〜図１５の断面図を参照しつつ各工程ＳＴ１１，ＳＴ１２，ＳＴ１３，ＳＴ１４，ＳＴ１５を説明する。
【００６６】
回路層形成工程ＳＴ１１では、図１０に示すように、各種の成膜技術やパターニング技術等を利用して、基板１１０に相当する多数個取り基板１１０（基板１１０と同じ符号を用いることにする）上に各アレイ基板１００の回路層１２０を形成する。
【００６７】
具体的には、表示領域Ａ１０内に画素ＴＦＴ１２０および層間絶縁膜１２６を形成するとともに、端子領域Ａ２１内に配線Ｌ５１，Ｌ５２，Ｌ１３３および層間絶縁膜１５９を形成する。また、図１０では不図示の垂直ドライバ５１および水平ドライバ５２も形成する。この際、層間絶縁膜１２６にドレイン電極１２５Ｄに至るコンタクトホール１２６Ｈを形成し、層間絶縁膜１５９に配線Ｌ５１，Ｌ５２，Ｌ５３に至るコンタクトホール１５９Ｈを形成する。
【００６８】
下層形成工程ＳＴ１２では、図１１に示すように、例えばＩＴＯやＩＺＯ等の光透過導電酸化物で構成される下層導電膜１３１ａを全面的に積層し、これにより下層導電膜１３１ａを各アレイ基板１００の層間絶縁膜１２６，１５９上に形成する。このとき、下層導電膜１３１ａを、分断線Ｌ１を挟んで隣接する端子領域Ａ２１間に渡って形成し、また、層間絶縁膜１２６，１５９のコンタクトホール１２６Ｈ，１５９Ｈを介してドレイン電極１２５Ｄおよび配線Ｌ５１，Ｌ５２，Ｌ１３３に接触させる。さらに、下層形成工程ＳＴ１２では、図１２に示すように、下層導電膜１３１ａをパターニングすることにより下層導電膜１３１ａから画素電極１３１および基板間接続線１５１を形成する。
【００６９】
絶縁膜形成工程ＳＴ１３では、図１３に示すように、例えばシリコン酸化膜等の絶縁膜１３２ａを全面的に積層し、これにより絶縁膜１３２ａで各アレイ基板１００の画素電極１３１および基板間接続線１５１を覆う。その結果、絶縁膜１３２ａによって、画素電極１３１上に層間絶縁膜１３２が形成され、基板間接続線１５１上に層間絶縁膜１５２が形成される。さらに、絶縁膜形成工程ＳＴ１３では、基板間接続線１５１が端子領域Ａ２１内で露出するように層間絶縁膜１５２を開口し、より具体的には基板間接続線１５１が配線Ｌ５１，Ｌ５２と接続している部分上で層間絶縁膜１５２を開口し、基板間接続線１５１に至るコンタクトホール１５２Ｈを形成する。なお、必要に応じてその他のパターニングを絶縁膜１３２ａに施す。
【００７０】
上層形成工程ＳＴ１４では、図１４に示すように、例えばＩＴＯやＩＺＯ等の光透過導電酸化物で構成される上層導電膜１３３ａを全面的に積層し、これにより上層導電膜１３３ａを各アレイ基板１００の層間絶縁膜１３２，１５２上に形成する。このとき、上層導電膜１３３ａを層間絶縁膜１５２のコンタクトホール１５２Ｈを介して基板間接続線１５１に接触させる。さらに、上層形成工程ＳＴ１４では、図１５に示すように、上層導電膜１３３ａをパターニングすることにより上層導電膜１３３ａから開口１３４（図２参照）を有する共通電極１３３およびパッド１５３を形成する。これにより、配線Ｌ５１，Ｌ５２と基板間接続線１５１とパッド１５３とが積層された外部接続端子部１５０が形成される。なお、外部接続端子部１５０にパッド１５３を用いない場合は、上層形成工程ＳＴ１４でパッド１５３の形成を省略すればよい。
【００７１】
なお、導電膜１３１ａ，１３３ａおよび絶縁膜１５９，１３２ａの形成およびパターニングには各種の成膜技術やパターニング技術等を利用可能である。
【００７２】
その後、配向膜形成工程ＳＴ１５において、不図示の配向膜を少なくとも表示領域Ａ１０内の共通電極１３３上に塗布し、ラビングする。
【００７３】
なお、基板間接続線１５１は、貼り合わせパネルを分断線Ｌ１に沿って分断する際に、分断される（図１６参照）。
【００７４】
この製造方法によれば、アレイ基板１００が表示領域Ａ１０内に有する画素電極１３１と層間絶縁膜１３２と共通電極１３３との積層構造を利用することにより、画素電極１３１用の下層導電膜１３１ａによって基板間接続線１５１を形成し、基板間接続線１５１を層間絶縁膜１３２用の絶縁膜１３２ａで構成される層間絶縁膜１５２で覆う。このため、基板間接続線１５１において外部接続端子部１５０を構成する部分以外は層間絶縁膜１５２で覆われており、アレイ基板の最表面の表示電極を利用してパネル間接続を構成する場合に比べて、基板間接続線１５１の電気的に外部に露出する面積を少なくすることができる。ここで、基板間接続線１５１の露出面積削減は、液晶パネル１０が層間絶縁膜１３２を介して積層された画素電極１３１と共通電極１３３とを有すればこそ、可能になるものである。
【００７５】
その結果、基板間接続線１５１がラビング布と接触する面積が小さくなるので、ラビング工程等での帯電を低減回避することができる。また、パネル分断後においてもサージが進入する面積やＦＰＣとのショートを引き起こす面積が小さくなるので、サージの進入やＦＰＣとのショート等を低減回避することができる。
【００７６】
特に配線Ｌ５１，Ｌ５２はドライバ５１，５２につながっているので、ドライバ５１，５２内のＴＦＴ等の回路素子の静電破壊を低減回避することができ、これにより歩留まりが向上する。
【００７７】
また、基板間接続線１５１はＩＺＯやＩＴＯの導電酸化物で構成されているので、基板間接続線１５１の分断時にも欠けやひび等が生じにくい。
【００７８】
図１７に実施形態の他の多数個取りアレイ基板４００Ｂを説明する平面図を示す。図１７に示すように、アレイ基板４００Ｂでは各アレイ基板１００のパターンを分断線Ｌ１を対称軸として線対称に形成している。この場合、配線Ｌ５１，Ｌ５２は同数であるとすると、分断線Ｌ１を挟んで、配線Ｌ５１同士が隣接し、配線Ｌ１３３同士が隣接し、配線Ｌ５２同士が隣接する。このため、基板間接続線１５１（図８参照）は、配線Ｌ５１同士を接続し、配線Ｌ１３３同士を接続し、配線Ｌ５２同士を接続する。
【００７９】
基板間接続線１５１は、図１８の断面図に示す液晶パネル１０Ｂにも適用可能である。なお、図１８には液晶パネル１０Ｂの表示領域Ａ１０内の構成のみを図示している。液晶パネル１０Ｂは、図１の液晶パネル１０においてアレイ基板１００をアレイ基板１００Ｂに替えた構成を有している。
【００８０】
アレイ基板１００Ｂでは、画素電極１３１と共通電極１３３との配置位置が図１のアレイ基板１００とは逆になっており、回路層１２０上に共通電極１３３、層間絶縁膜１３２および画素電極１３１がこの順序で積層されている。すなわち、アレイ基板１００Ｂでは、共通電極１３３が下層表示電極として設けられ、画素電極１３１が上層表示電極として設けられている。また、アレイ基板１００Ｂでは、画素電極１３１に開口１３４が設けられており、この開口１３４を介して画素電極１３１と共通電極１３３との間の電界Ｅ（図４参照）が形成される。液晶パネル１０ＢもＦＦＳモードの液晶パネルである。アレイ基板１００Ｂのその他の構成は図１のアレイ基板１００と同様である。
【００８１】
液晶パネル１０Ｂにおいても共通電極１３３、層間絶縁膜１３２および画素電極１３１が積層されているので、下層導電膜１３１ａ（図１１参照）から共通電極１３３および基板間接続線１５１を形成し、絶縁膜１３２ａ（図１３参照）から層間絶縁膜１３２，１５２を形成し、上層導電膜１３３ａ（図１４参照）から画素電極１３１およびパッド１５３を形成することができる。
【図面の簡単な説明】
【００８２】
【図１】本発明に係る実施形態の液晶パネルを説明する断面図である。
【図２】本発明に係る実施形態のアレイ基板を説明する平面図および断面図である。
【図３】本発明に係る実施形態の液晶パネルにおいて液晶の配向状態の制御を説明する模式図である（電界無しの場合）。
【図４】本発明に係る実施形態の液晶パネルにおいて液晶の配向状態の制御を説明する模式図である（電界有りの場合）。
【図５】本発明に係る実施形態の液晶パネルを説明する平面図である。
【図６】本発明に係る実施形態について、液晶パネルの製造方法の手順を説明するフローチャートである。
【図７】本発明に係る実施形態の多数個取りアレイ基板を説明する平面図である。
【図８】本発明に係る実施形態の多数個取りアレイ基板での配線接続形態を説明する断面図および平面図である。
【図９】本発明に係る実施形態について、アレイ基板製造工程の手順を説明するフローチャートである。
【図１０】本発明に係る実施形態について、回路層形成工程を説明する断面図である。
【図１１】本発明に係る実施形態について、下層形成工程を説明する断面図である。
【図１２】本発明に係る実施形態について、下層形成工程を説明する断面図である。
【図１３】本発明に係る実施形態について、絶縁膜形成工程を説明する断面図である。
【図１４】本発明に係る実施形態について、上層形成工程を説明する断面図である。
【図１５】本発明に係る実施形態について、上層形成工程を説明する断面図である。
【図１６】本発明に係る実施形態について、分断工程を説明する断面図である。
【図１７】本発明に係る実施形態の他の多数個取りアレイ基板を説明する平面図である。
【図１８】本発明に係る実施形態の他の液晶パネルを説明する断面図である。
【符号の説明】
【００８３】
１０，１０Ｂ  液晶パネル、１００，１００Ｂ  アレイ基板、１３１ａ  下層導電膜、１３１  画素電極、１３２  層間絶縁膜、１３２ａ  絶縁膜、１３３  共通電極、１３３ａ  上層導電膜、１５１  基板間接続線、１５２  層間絶縁膜、１５３  パッド、２００  対向基板、３１０  液晶、４００，４００Ｂ  多数個取りアレイ基板、Ａ２１  端子領域、Ｅ  電界、Ｌ５１，Ｌ５２，Ｌ１３３  配線、ＳＴ１０  アレイ基板製造工程、ＳＴ１１  回路層形成工程、ＳＴ１２  下層形成工程、ＳＴ１３  絶縁膜形成工程、ＳＴ１４  上層形成工程、ＳＴ３０  貼り合わせ工程、ＳＴ４０  １次分断工程。
【図１】
2007271803.tif 000003
【図２】
2007271803.tif 000004
【図３】
2007271803.tif 000005
【図４】
2007271803.tif 000006
【図５】
2007271803.tif 000007
【図６】
2007271803.tif 000008
【図７】
2007271803.tif 000009
【図８】
2007271803.tif 000010
【図９】
2007271803.tif 000011
【図１０】
2007271803.tif 000012
【図１１】
2007271803.tif 000013
【図１２】
2007271803.tif 000014
【図１３】
2007271803.tif 000015
【図１４】
2007271803.tif 000016
【図１５】
2007271803.tif 000017
【図１６】
2007271803.tif 000018
【図１７】
2007271803.tif 000019
【図１８】
2007271803.tif 000020