(57)【要約】【課題】静電気対策及び不要輻射信号除去を実現し、多チャンネル信号ラインに対処可能な小型のチップバリスタを提供する。【解決手段】本バリスタは、グランド用の外部電極と接続されるグランド用内部導体層と、グランド用内部導体層が上面に形成されている第１のセラミック層と、信号用の外部電極と接続される引き出し部を含む信号用内部導体層と、信号用内部導体層が上面に形成されている第２のセラミックス層とを含む組が複数組積層され、引き出し部の位置が積層の方向で重なることなく上記複数組においてずらして形成されているものである。このような構成を採用すれば、組の数を多くするだけでより多くのチャンネルに対応することができる。１層の厚みが薄いので組数が多くなっても小型化にも影響が少なくて済む。【選択図】図１
2007115931.tif 000002
【特許請求の範囲】
【請求項１】
グランド用の外部電極と接続されるグランド用内部導体層と、
前記グランド用内部導体層が上面に形成されている第１のセラミック層と、
信号用の外部電極と接続される引き出し部を含む信号用内部導体層と、
前記信号用内部導体層が上面に形成されている第２のセラミックス層と、
を含む第１の組が複数組積層され、
前記引き出し部の位置が積層の方向で重なることなく前記複数組においてずらして形成されている
バリスタ。
【請求項２】
前記信号用の外部電極が形成される面と、前記信号用の外部電極が形成される面とが直交している請求項１記載のバリスタ。
【請求項３】
前記第１の組が
前記グランド用の外部電極と接続される第２のグランド用内部導体層と、
前記第２のグランド用内部導体層が上面に形成されている第３のセラミック層と、
をさらに含む
請求項１記載のバリスタ。
【請求項４】
前記信号用内部導体層が、
信号用の第１の外部電極と接続される第１の引き出し部を含む第１の信号用内部導体層と、
信号用の第２の外部電極と接続される第２の引き出し部を含む第２の信号用内部導体層と、
を同一層内に含む請求項１記載のバリスタ。
【請求項５】
前記信号用内部導体層における信号線の長さ又は幅が、前記バリスタの底面又は上面からの当該信号用内部導体層の高さが高いほど短くなることを特徴とする請求項１記載のバリスタ。
【請求項６】
前記グランド用の外部電極と接続される第２のグランド用内部導体層と、
前記グランド用内部導体層が下面に形成されている第３のセラミック層と、
信号用の外部電極と接続される第２の引き出し部を含む第２の信号用内部導体層と、
前記信号用内部導体層が下面に形成されている第４のセラミックス層と、
を含む第２の組が前記複数組前記第１の方向とは反対の第２の方向に積層され、
前記第２の引き出し部の位置が、前記第２の方向で重なることなく前記複数組においてずらして形成されており、さらに、
前記第１の組における前記引き出し部及び前記第２の引き出し部の、前記バリスタの上面又底面からの高さの和が前記第１の組における前記引き出し部及び前記第２の引き出し部の全ての組み合わせで等しくなるように、前記第２の引き出し部の位置が対応する前記第１の組における前記引き出し部の位置に合わせて形成されている
請求項１記載のバリスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップバリスタに関し、より詳しくはフィルタ効果を有するチップバリスタに関する。
【背景技術】
【０００２】
デジタル信号を伝送する信号ラインは、近年の高速データ伝送の要求に応じて、多チャンネル化及び高周波化が進んできている。従来、信号ラインにおける静電気対策は、ツェナーダイオードやバリスタを信号ラインに並列接続することによって行われていた。一方、最近の携帯機器にみられるように、カメラ、ＧＰＳ（Global Positioning System）、ＦＭラジオ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＴＶなど、様々な周波数が１つの機器に搭載されてきている状況から、機器内部での干渉を防ぎ、ＥＭＣノイズ対策や不要な輻射信号の除去などが必要であり、バリスタとは別にフィルタ用のデバイスが使用されている。また、フィルタ効果を有するバリスタも開発されてきているが、デバイスの厚みが大きくなってしまっている。
【０００３】
なお、特開２００５−２２３２４０号公報には、電気回路の破壊をより確実に防止することができる静電気対策部品として、セラミック層と第１及び第２の内部導体を交互に積層してなるバリスタ部と、このバリスタ部の上面に設けられ、かつコイル導体を有するインダクタ部と、第１の内部導体の端部に接続された、グランド用の第１の外部電極と、コイル導体の一端部に接続された第２の外部電極と、第２の内部導体の端部およびコイル導体の他端部に接続された第３の外部電極とを備えるようにしたものが開示されている。本静電気対策部品は、バリスタ部とフィルタとして作用するインダクタ部とが層で完全に分かれており、アレイ構成を採用する際にも、この層構成については維持される。このような構成では、１つのチップで同様の性能を有する多数の回路を実現しようとすると、実装面積又は厚み若しくはその両方が増大してしまう。
【特許文献１】特開２００５−２２３２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上でも述べたように、静電気対策及び不要輻射信号対策を同時に行う場合に、部品点数が増える、実装面積が増大するなどコスト増大が生じてしまう。また、携帯機器の厚みが抑えられないという問題も生ずる。
【０００５】
従って、本発明の目的は、静電気対策及び不要輻射信号除去を実現し、多チャンネル信号ラインに対処可能な小型のチップバリスタを提供することである。
【課題を解決するための手段】
【０００６】
本発明に係るバリスタは、グランド用の外部電極と接続されるグランド用内部導体層と、グランド用内部導体層が上面に形成されている第１のセラミック層と、信号用の外部電極と接続される引き出し部を含む信号用内部導体層と、信号用内部導体層が上面に形成されている第２のセラミックス層とを含む第１の組が複数組積層され、引き出し部の位置が積層の方向で重なることなく上記複数組においてずらして形成されているものである。
【０００７】
このような構成を採用すれば、第１の組の数を多くするだけでより多くのチャンネルに対応することができる。また、グランド用内部導体層とセラミック層と信号用内部導体層との組み合わせにて、静電気対策及び不要輻射信号除去が可能となる。１層の厚みが薄いので小型化にも影響が少なくて済む。
【０００８】
また、信号用の外部電極が形成される面と、信号用の外部電極が形成される面とが直交するようにしてもよい。バリスタの外面を有効活用して、より多くのチャンネルに対応できるようにするものである。
【０００９】
さらに、上記組が、グランド用の外部電極と接続される第２のグランド用内部導体層と、第２のグランド用内部導体層が上面に形成されている第３のセラミック層とをさらに含むようにしてもよい。グランド用内部導体層が増加すると、チャンネル間の干渉を防止することができるようになる。
【００１０】
また、上記信号用内部導体層が、信号用の第１の外部電極と接続される第１の引き出し部を含む第１の信号用内部導体層と、信号用の第２の外部電極と接続される第２の引き出し部を含む第２の信号用内部導体層とを同一層内に含むようにしてもよい。より多くのチャンネルに対応することができるようになる。
【００１１】
さらに、信号用内部導体層における信号線の長さ又は幅が、バリスタの実装面からの当該信号用内部導体層の高さに応じて設定されるようにしてもよい。このようにすれば、各第１の組においてインダクタンスを合わせることができ、共振が生ずる周波数のばらつきを抑えられるようになる。より具体的には、信号用内部導体層における信号線の長さ又は幅が、バリスタの底面又は上面からの当該信号用内部導体層の高さが高いほど短くするようにしてもよい。
【００１２】
また、グランド用の外部電極と接続される第２のグランド用内部導体層と、グランド用内部導体層が下面に形成されている第３のセラミック層と、信号用の外部電極と接続される第２の引き出し部を含む第２の信号用内部導体層と、信号用内部導体層が下面に形成されている第４のセラミックス層とを含む第２の組が上記複数組第１の方向とは反対の第２の方向に積層されるようにしてもよい。その場合には、第２の引き出し部の位置が、第２の方向で重なることなく複数組においてずらして形成されており、さらに、第１の組における引き出し部及び第２の引き出し部の、バリスタの上面又底面からの高さの和が第１の組における引き出し部及び第２の引き出し部の全ての組み合わせで等しくなるように、第２の引き出し部の位置が対応する第１の組における引き出し部の位置に合わせて形成されるようにする。これによって、外部電極毎の特性のばらつきを抑えることができるようになる。
【発明の効果】
【００１３】
本発明によれば、静電気対策及び不要輻射信号除去を実現し、多チャンネル信号ラインに対処可能な小型のチップバリスタが実現できるようになる。
【発明を実施するための最良の形態】
【００１４】
［実施の形態１］
図１に第１の実施の形態に係るチップバリスタ１の斜視図を示す。チップバリスタ１の長手方向の両端には、グランド用の外部電極２及び３が形成されており、長手方向の側面には、第１の回路用の外部電極４ａ及び４ｂと、第２の回路用の外部電極５ａ及び５ｂと、第３の回路用の外部電極６ａ及び６ｂとが形成されている。
【００１５】
外部電極４ａ乃至６ｂは、チップバリスタ１の上面に一部（場合によっては下面の一部）かかっているが、この部分は必須ではない。また、外部電極４ａ乃至６ｂが形成されている面は、グランド用の外部電極２及び３が形成されている面とは直交しており、このように外部電極を形成する面を分けることによってチップバリスタ１の外面を有効活用でき、より多くの回路を内蔵できるようになる。
【００１６】
図２にチップバリスタ１の分解斜視図を示す。本実施の形態に係るチップバリスタ１は、上から、絶縁層１１、グランド用の内部導体１２ａが上面に形成されたセラミック層１２と、低インピーダンスのストリップライン構造の伝送線路である内部導体１３ａが上面に形成されたセラミック層１３と、グランド用の内部導体１４ａが上面に形成されたセラミック層１４と、低インピーダンスのストリップライン構造の伝送路である内部導体１５ａが上面に形成されたセラミック層１５と、グランド用の内部導体１６ａが上面に形成されたセラミック層１６と、低インピーダンスのストリップライン構造の伝送路である内部導体１７ａが上面に形成されたセラミック層１７と、グランド用の内部導体１８ａが上面に形成されたセラミック層１８とを含む。
【００１７】
絶縁層１より上に保護層等を設けたり、セラミック層１８より下に保護層等を設けるようにしても良い。
【００１８】
グランド用の内部導体１２ａ、１４ａ、１６ａ及び１８ａは、チップバリスタ１の長手方向の両端で、グランド用の外部電極２及び３に接続される。また、内部導体１３ａには、チップバリスタ１の長手方向の側面に向かって引き出し部１３ｂ及び１３ｃが設けられており、当該引き出し部１３ｂは外部電極６ａと接続され、引き出し部１３ｃは外部電極６ｂと接続されている。内部導体１５ａには、チップバリスタ１の長手方向の側面に向かって引き出し部１５ｂ及び１５ｃ（１５ｃについては図示せず）が設けられており、当該当該引き出し部１５ｂは外部電極５ａと接続され、引き出し部１５ｃ（図示せず）は外部電極５ｂと接続されている。さらに、内部導体１７ａには、チップバリスタ１の長手方向の側面に向かって引き出し部１７ｂ及び１７ｃ（１７ｃについては図示せず）が設けられており、当該当該引き出し部１７ｂは外部電極４ａと接続され、引き出し部１７ｃ（図示せず）は外部電極４ｂと接続されている。
【００１９】
このように引き出し部１３ｂ乃至１７ｃは、外部電極の配置に合わせてその位置がずらされている。これによって外部電極の効率配置が可能となる。また、引き出し部１３ｂ及び１３ｃの組、引き出し部１５ｂ及び１５ｃの組、並びに引き出し部１７ｂ及び１７ｃの組は、それぞれ一直線上に設けられている。接続される信号線に合わせるために一直線上に設けているが、必要に応じて各組の引き出し線の引き出し位置を一直線上ではなく、ずらすことも可能である。また、外部電極の配置に合わせてその位置が１つずつずらされているが、１つずつずらさなければならないわけではない。
【００２０】
なお、本実施の形態に係るチップバリスタ１は、従来の積層チップバリスタを構成するのと同様の材料にて形成可能である。
【００２１】
このように本実施の形態では、グランド用の内部導体と、セラミック層と、伝送線路を構成する内部導体と、セラミック層とで構成される１単位を、複数重ねることによって、静電気対策及び不要輻射信号除去を実現するアレイ構成の小型チップバリスタが実現される。
【００２２】
図３に図１及び図２に示した構造を有するチップバリスタ１の周波数特性を示す。図３において縦軸は利得［ｄＢ］を表し、横軸は周波数［ＭＨｚ］を表す。図３の例では、約１０ＭＨｚから利得が減少して、２ＧＨｚから３ＧＨｚで利得が共振により最低となり、それ以上の周波数帯域では利得が上昇している。なお、外部電極４ａ及び４ｂ間の回路の特性は曲線Ａで表され、外部電極５ａ及び５ｂ間の特性は曲線Ｂで表され、外部電極６ａ及び６ｂ間の回路の特性は曲線Ｃで表される。図３の例では、３つの回路の特性はほぼ同じであり、ローパスフィルタが構成されている。なお、バリスタが通常有する静電気対策効果も有している。なお、図３における円Ｄは各回路で少々共振周波数がずれていることを示している。但しこの点については第６及び第７の実施の形態で説明する。
【００２３】
また、一般的な多連構造の部品は、１回路を小型化したものを多数並べた構造となるが、本実施の形態では単層のストリップライン構造を重ねることによって構成されるので、小型化、特に低背化が可能となる。具体的には、図２に示した各セラミック層の厚みは、１０μｍ乃至４０μｍであり、多数重ねてもチップバリスタ１の厚みを薄くすることができる。また、単層のストリップライン構造を採用しているので、１回路が小型化されているわけではなく、チップバリスタ１の底面積分の安定した容量を確保でき、単層のストリップライン構造を多層化しているので、高周波特性に優れている。
【００２４】
さらに、バリスタの静電容量、形状、インダクタンス容量を調整することによって、所望の周波数減衰特性を自由に設計することができる。すなわち、除去したい不要輻射信号の周波数に合わせて、周波数減衰特性を設計することができる。
【００２５】
また、１つの素子で、静電気対策及び不要輻射信号の除去が可能となり、実装面積の低減及びコスト低減が図られる。
【００２６】
なお、図１及び図２に示した構造を有するチップバリスタ１については、通常の積層セラミックバリスタと同様の技術にて製造することができる。
【００２７】
［実施の形態２］
図４及び図５に第２の実施の形態に係るチップバリスタ２１を示す。図４に第２の実施の形態に係るチップバリスタ２１の斜視図を示す。チップバリスタ２１の長手方向の両端には、グランド用の外部電極２２及び２３が形成されており、長手方向の側面には、第１の回路用の外部電極２４ａ及び２４ｂと、第２の回路用の外部電極２５ａ及び２５ｂと、第３の回路用の外部電極２６ａ及び２６ｂと、第４の回路用の外部電極２７ａ及び２７ｂとが形成されている。
【００２８】
図５にチップバリスタ２１の分解斜視図を示す。本実施の形態に係るチップバリスタ２１は、上から、絶縁層３１、グランド用の内部導体３２ａが上面に形成されたセラミック層３２と、低インピーダンスのストリップライン構造の伝送線路である内部導体３３ａが上面に形成されたセラミック層３３と、グランド用の内部導体３４ａが上面に形成されたセラミック層３４と、低インピーダンスのストリップライン構造の伝送路である内部導体３５ａが上面に形成されたセラミック層３５と、グランド用の内部導体３６ａが上面に形成されたセラミック層３６と、低インピーダンスのストリップライン構造の伝送路である内部導体３７ａが上面に形成されたセラミック層３７と、グランド用の内部導体３８ａが上面に形成されたセラミック層３８と、低インピーダンスのストリップライン構造の伝送路である内部導体３９ａが上面に形成されたセラミック層３９と、グランド用の内部導体４０ａが上面に形成されたセラミック層４０とを含む。
【００２９】
グランド用の内部導体３２ａ、３４ａ、３６ａ、３８ａ及び４０ａは、チップバリスタ２１の長手方向の両端で、グランド用の外部電極２２及び２３に接続される。  図５の例では、グランド用の内部導体３２ａ、３４ａ、３６ａ、３８ａ及び４０ａの両端は先が細くなっているが、必ずしも細くする必要はない。また、内部導体３３ａには、チップバリスタ２１の長手方向の側面に向かって引き出し部３３ｂ及び３３ｃが設けられており、当該引き出し部３３ｂは外部電極２７ａと接続され、引き出し部３３ｃは外部電極２７ｂと接続されている。内部導体３５ａには、チップバリスタ２１の長手方向の側面に向かって引き出し部３５ｂ及び３５ｃ（３５ｃについては図示せず）が設けられており、当該当該引き出し部３５ｂは外部電極２６ａと接続され、引き出し部３５ｃ（図示せず）は外部電極２６ｂと接続されている。さらに、内部導体３７ａには、チップバリスタ２１の長手方向の側面に向かって引き出し部３７ｂ及び３７ｃ（３７ｃについては図示せず）が設けられており、当該当該引き出し部３７ｂは外部電極２５ａと接続され、引き出し部３７ｃ（図示せず）は外部電極２５ｂと接続されている。また、内部導体３９ａには、チップバリスタ２１の長手方向の側面に向かって引き出し部３９ｂ及び３９ｃ（３９ｃについては図示せず）が設けられており、当該当該引き出し部３９ｂは外部電極２４ａと接続され、引き出し部３９ｃ（図示せず）は外部電極２４ｂと接続されている。
【００３０】
なお、本実施の形態に係るチップバリスタ２１は、従来の積層チップバリスタを構成するのと同様の材料にて形成可能である。同様に、図４及び図５に示した構造を有するチップバリスタ２１については、通常の積層セラミックバリスタと同様の技術にて製造することができる。
【００３１】
このように本実施の形態では、グランド用の内部導体と、セラミック層と、伝送線路を構成する内部導体と、セラミック層とで構成される１単位を、第１の実施の形態より多く４回重ねているが、上でも述べたが１層が１０乃至４０μｍであるから、あまり厚くなることもない。
【００３２】
［実施の形態３］
図６及び図７に第３の実施の形態に係るチップバリスタ５１を示す。図６に第３の実施の形態に係るチップバリスタ５１の斜視図を示す。チップバリスタ５１の長手方向の両端には、グランド用の外部電極５２及び５３が形成されており、長手方向の側面には、第１の回路用の外部電極５４ａ及び５４ｂと、第２の回路用の外部電極５５ａ及び５５ｂと、第３の回路用の外部電極５６ａ及び５６ｂと、第４の回路用の外部電極５７ａ及び５７ｂとが形成されている。
【００３３】
図７にチップバリスタ５１の分解斜視図を示す。本実施の形態に係るチップバリスタ５１は、上から、絶縁層６１、グランド用の内部導体６２ａが上面に形成されたセラミック層６２と、低インピーダンスのストリップライン構造の伝送線路である内部導体６３ａが上面に形成されたセラミック層６３と、グランド用の内部導体６４ａが上面に形成されたセラミック層６４と、グランド用の内部導体６５ａが上面に形成されたセラミック層６５と、低インピーダンスのストリップライン構造の伝送路である内部導体６６ａが上面に形成されたセラミック層６６と、グランド用の内部導体６７ａが上面に形成されたセラミック層６７と、グランド用の内部導体６８ａが上面に形成されたセラミック層６８と、低インピーダンスのストリップライン構造の伝送路である内部導体６９ａが上面に形成されたセラミック層６９と、グランド用の内部導体７０ａが上面に形成されたセラミック層７０と、グランド用の内部導体７１ａが上面に形成されたセラミック層７１と、低インピーダンスのストリップライン構造の伝送路である内部導体７２ａが上面に形成されたセラミック層７２と、グランド用の内部導体７３ａが上面に形成されたセラミック層７３とを含む。
【００３４】
グランド用の内部導体６２ａ、６４ａ、６５ａ、６７ａ、６８ａ、７０ａ、７１ａ、及び７３ａは、チップバリスタ５１の長手方向の両端で、グランド用の外部電極５２及び５３に接続される。また、内部導体６３ａには、チップバリスタ５１の長手方向の側面に向かって引き出し部６３ｂ及び６３ｃが設けられており、当該引き出し部６３ｂは外部電極５７ａと接続され、引き出し部６３ｃは外部電極５７ｂと接続されている。内部導体６６ａには、チップバリスタ５１の長手方向の側面に向かって引き出し部６６ｂ及び６６ｃ（６６ｃについては図示せず）が設けられており、当該当該引き出し部６６ｂは外部電極５６ａと接続され、引き出し部６６ｃ（図示せず）は外部電極５６ｂと接続されている。さらに、内部導体６９ａには、チップバリスタ５１の長手方向の側面に向かって引き出し部６９ｂ及び６９ｃ（６９ｃについては図示せず）が設けられており、当該当該引き出し部６９ｂは外部電極５５ａと接続され、引き出し部６９ｃ（図示せず）は外部電極５５ｂと接続されている。また、内部導体７２ａには、チップバリスタ５１の長手方向の側面に向かって引き出し部７２ｂ及び７２ｃ（７２ｃについては図示せず）が設けられており、当該当該引き出し部７２ｂは外部電極５４ａと接続され、引き出し部７２ｃ（図示せず）は外部電極５４ｂと接続されている。
【００３５】
なお、本実施の形態に係るチップバリスタ５１は、従来の積層チップバリスタを構成するのと同様の材料にて形成可能である。図６及び図７に示した構造を有するチップバリスタ５１については、通常の積層セラミックバリスタと同様の技術にて製造することができる。
【００３６】
このように本実施の形態では、グランド用の内部導体と、セラミック層と、伝送線路を構成する内部導体と、セラミック層と、グランド用の内部導体と、セラミック層とで構成される１単位を、４回重ねている。１単位につきグランド用の内部導体及びセラミック層が１層ずつ多くなっているが、グランド用の内部導体を増やすことによって、伝送線路間の干渉を少なくすることができるようになる。
【００３７】
［実施の形態４］
図８及び図９に第４の実施の形態に係るチップバリスタ８１を示す。図８に第４の実施の形態に係るチップバリスタ８１の斜視図を示す。チップバリスタ８１の長手方向の両端には、グランド用の外部電極８２及び８３が形成されており、長手方向の側面には、第１の回路用の外部電極８４ａ及び８４ｂと、第２の回路用の外部電極８５ａ及び８５ｂと、第３の回路用の外部電極８６ａ及び８６ｂと、第４の回路用の外部電極８７ａ及び８７ｂと、第５の回路用の外部電極８８ａ及び８８ｂと、第６の回路用の外部電極８９ａ及び８９ｂと、第７の回路用の外部電極９０ａ及び９０ｂと、第８の回路用の外部電極９１ａ及び９１ｂとが形成されている。
【００３８】
図９にチップバリスタ８１の分解斜視図を示す。本実施の形態に係るチップバリスタ８１は、上から、絶縁層１０１、グランド用の内部導体１０２ａが上面に形成されたセラミック層１０２と、低インピーダンスのストリップライン構造の伝送線路である内部導体１０３ａ及び１０３ｂが上面に形成されたセラミック層１０３と、グランド用の内部導体１０４ａが上面に形成されたセラミック層１０４と、グランド用の内部導体１０５ａが上面に形成されたセラミック層１０５と、低インピーダンスのストリップライン構造の伝送路である内部導体１０６ａ及び１０６ｂが上面に形成されたセラミック層１０６と、グランド用の内部導体１０７ａが上面に形成されたセラミック層１０７と、グランド用の内部導体１０８ａが上面に形成されたセラミック層１０８と、低インピーダンスのストリップライン構造の伝送路である内部導体１０９ａ及び１０９ｂが上面に形成されたセラミック層１０９と、グランド用の内部導体１１０ａが上面に形成されたセラミック層１１０と、グランド用の内部導体１１１ａが上面に形成されたセラミック層１１１と、低インピーダンスのストリップライン構造の伝送路である内部導体１１２ａ及び１１２ｂが上面に形成されたセラミック層１１２と、グランド用の内部導体１１３ａが上面に形成されたセラミック層１１３とを含む。
【００３９】
グランド用の内部導体１０２ａ、１０４ａ、１０５ａ、１０７ａ、１０８ａ、１１０ａ、１１１ａ、及び１１３ａは、チップバリスタ８１の長手方向の両端で、グランド用の外部電極８２及び８３に接続される。また、内部導体１０３ａには、チップバリスタ８１の長手方向の側面に向かって引き出し部１０３ｅ及び１０３ｆ（１０３ｆについては図示せず）が設けられており、当該引き出し部１０３ｅは外部電極８４ａと接続され、引き出し部１０３ｆ（図示せず）は外部電極８４ｂと接続されている。内部導体１０３ｂには、チップバリスタ８１の長手方向の側面に向かって引き出し部１０３ｃ及び１０３ｄが設けられており、当該引き出し部１０３ｃは外部電極９１ａと接続され、引き出し部１０３ｄは外部電極９１ｂと接続されている。さらに、内部導体１０６ａには、チップバリスタ８１の長手方向の側面に向かって引き出し部１０６ｅ及び１０６ｆ（１０６ｆについては図示せず）が設けられており、当該当該引き出し部１０６ｅは外部電極８５ａと接続され、引き出し部１０６ｆ（図示せず）は外部電極８５ｂと接続されている。内部導体１０６ｂには、チップバリスタ８１の長手方向の側面に向かって引き出し部１０６ｃ及び１０６ｄ（１０６ｄについては図示せず）が設けられており、当該当該引き出し部１０６ｃは外部電極９０ａと接続され、引き出し部１０６ｄ（図示せず）は外部電極９０ｂと接続されている。
【００４０】
さらに、内部導体１０９ａには、チップバリスタ８１の長手方向の側面に向かって引き出し部１０９ｅ及び１０９ｆ（１０９ｆについては図示せず）が設けられており、当該当該引き出し部１０９ｅは外部電極８６ａと接続され、引き出し部１０９ｆ（図示せず）は外部電極８６ｂと接続されている。内部導体１０９ｂには、チップバリスタ８１の長手方向の側面に向かって引き出し部１０９ｃ及び１０９ｄ（１０９ｄについては図示せず）が設けられており、当該当該引き出し部１０９ｃは外部電極８９ａと接続され、引き出し部１０９ｄ（図示せず）は外部電極８９ｂと接続されている。また、内部導体１１２ａには、チップバリスタ８１の長手方向の側面に向かって引き出し部１１２ｅ及び１１２ｆ（１１２ｆについては図示せず）が設けられており、当該当該引き出し部１１２ｅは外部電極８７ａと接続され、引き出し部１１２ｆ（図示せず）は外部電極８７ｂと接続されている。内部導体１１２ｂには、チップバリスタ８１の長手方向の側面に向かって引き出し部１１２ｃ及び１１２ｄ（１１２ｄについては図示せず）が設けられており、当該当該引き出し部１１２ｃは外部電極８８ａと接続され、引き出し部１１２ｄ（図示せず）は外部電極８８ｂと接続されている。
【００４１】
図９の例では、伝送路である内部導体に設けられている引き出し部が、より上の層から順番に、チップバリスタ８１の長手方向両端から内側に向かってその位置がずらされている。しかし、より上の層から、内側から両端方向に向かって位置をずらすようにしても良いし、チップバリスタ８１の長手方向のいずれか一方の端の方から他方の端の方にずらすようにしてもよい。また、ずれていればよいので、ずらすルールについては任意である。  なお、本実施の形態に係るチップバリスタ８１は、従来の積層チップバリスタを構成するのと同様の材料にて形成可能である。図８及び図９に示した構造を有するチップバリスタ８１については、通常の積層セラミックバリスタと同様の技術にて製造することができる。
【００４２】
このように本実施の形態では、グランド用の内部導体と、セラミック層と、伝送線路を構成する内部導体と、セラミック層と、グランド用の内部導体と、セラミック層とで構成される１単位を、４回重ねている。さらに、図９に示すように、チップバリスタ８１の長手方向に回路を２分することによって、１チップに含まれる回路数を倍増させることができる。チップバリスタの厚みに制限がある場合には特に有効である。
【００４３】
［実施の形態５］
図１０及び図１１に第５の実施の形態に係るチップバリスタ１２１を示す。図１０に第５の実施の形態に係るチップバリスタ１２１の斜視図を示す。チップバリスタ１２１の長手方向の両端には、グランド用の外部電極１２２及び１２３が形成されており、長手方向の側面には、第１の回路用の外部電極１２４ａ及び１２４ｂと、第２の回路用の外部電極１２５ａ及び１２５ｂとが形成されている。
【００４４】
図１１にチップバリスタ１２１の分解斜視図を示す。本実施の形態に係るチップバリスタ１２１は、上から、絶縁層１３１、グランド用の内部導体１３２ａが上面に形成されたセラミック層１３２と、低インピーダンスのストリップライン構造の伝送線路である内部導体１３３ａが上面に形成されたセラミック層１３３と、グランド用の内部導体１３４ａが上面に形成されたセラミック層１３４と、低インピーダンスのストリップライン構造の伝送路である内部導体１３５ａが上面に形成されたセラミック層１３５と、グランド用の内部導体１３６ａが上面に形成されたセラミック層１３６とを含む。
【００４５】
グランド用の内部導体１３２ａ、１３４ａ及び１３６ａは、チップバリスタ１２１の長手方向の両端で、グランド用の外部電極１２２及び１２３に接続される。また、内部導体１３３ａには、チップバリスタ１２１の長手方向の側面に向かって引き出し部１３３ｂ及び１３３ｃ（１３３ｃは図示せず）が設けられており、当該引き出し部１３３ｂは外部電極１２５ａと接続され、引き出し部１３３ｃ（図示せず）は外部電極１２５ｂと接続されている。内部導体１３５ａには、チップバリスタ１２１の長手方向の側面に向かって引き出し部１３５ｂ及び１３５ｃ（１３５ｃについては図示せず）が設けられており、当該当該引き出し部１３５ｂは外部電極１２４ａと接続され、引き出し部１３５ｃ（図示せず）は外部電極１２４ｂと接続されている。
【００４６】
なお、本実施の形態に係るチップバリスタ１２１は、従来の積層チップバリスタを構成するのと同様の材料にて形成可能である。図１０及び図１１に示した構造を有するチップバリスタ１２１については、通常の積層セラミックバリスタと同様の技術にて製造することができる。
【００４７】
このように本実施の形態では、グランド用の内部導体と、セラミック層と、伝送線路を構成する内部導体と、セラミック層とで構成される１単位を、２回重ねている。差動信号１チャネル用に２回路としており、低背構造を実現している。
【００４８】
［実施の形態６］
例えば図４に示したチップバリスタ２１の側面の概略図を図１２に示す。但し、まだ外部電極２４ａ乃至２７ａはまだ形成されていない。図５及び図１２で示すように、引き出し部３３ｂは、側面から見て右端に形成され、外部電極２７ａと接合するために引き出し部端部３３ｅが側面に現れている。チップバリスタ２１の底面が、プリント配線基板などへの実装面であるとすると、当該実装面からの引き出し部端部３３ｅの高さはｈ1となる。同様に、引き出し部３５ｂは、側面から見て右から２番目に形成され、外部電極２６ａと接続するために、引き出し部端部３５ｅが側面に現れている。実装面からの引き出し部端部３５ｅの高さはｈ2となる。引き出し部３７ｂは、側面から見て右から３番目に形成され、外部電極２５ａと接続するために、引き出し部端部３７ｅが側面に現れている。実装面からの引き出し部端部３７ｅの高さはｈ3となる。引き出し部３９ｂは、側面から見て左端に形成され、外部電極２４ａと接続するために、引き出し部端部３９ｅが側面に現れている。実装面からの引き出し部端部３９ｅの高さはｈ4となる。
【００４９】
ここでｈ1＞ｈ2＞ｈ3＞ｈ4である。このように実装面からの高さが回路毎に異なるため、引き出し線のトータルの長さも回路毎に異なる。従って、インダクタンスが回路毎に異なるようになり、図３に示したように共振周波数が回路毎にずれてしまう現象が発生する。
【００５０】
本実施の形態では、このような共振周波数のずれを低減させるため、図５に示したような構成を図１３に示すような構成に変更する。図１３の分解斜視図に示すように、本実施の形態に係るチップバリスタ１４１は、上から、幅（長さとも呼ぶ）ｗ1の信号線３３ａ'を含む内部導体が上面に形成されたセラミック層３３と、グランド用の内部導体３４ａ'が上面に形成されたセラミック層３４と、幅ｗ2の信号線３５ａ'を含む内部導体が上面に形成されたセラミック層３５と、グランド用の内部導体３６ａ'が上面に形成されたセラミック層３６と、幅ｗ3の信号線３７ａ'を含む内部導体が上面に形成されたセラミック層３７と、グランド用の内部導体３８ａ'が上面に形成されたセラミック層３８と、幅ｗ4の信号線３９ａ'を含む内部導体が上面に形成されたセラミック層３９と、グランド用の内部導体４０ａ'が上面に形成されたセラミック層４０とを含む。なお、一部の層については図示を省略している。
【００５１】
図１３から分かるように、信号線の幅（又は長さ）は、ｗ1＜ｗ2＜ｗ3＜ｗ4という関係を有しており、実装面からの高さが高いほど（すなわち実装面から遠いほど）、信号線の幅（又は長さ）が短くなる。このように信号線の幅（又は長さ）を調整することによって、各回路のインダクタンスを調整することができ、図３に示すような共振周波数のずれを小さくすることができるようになる。
【００５２】
なお、引き出し部及び外部電極については図５と同じであるから、ここでは説明を省略する。
【００５３】
また、本実施の形態に係るチップバリスタ１４１は、従来の積層チップバリスタを構成するのと同様の材料にて形成可能である。同様に、図１３に示した構造を有するチップバリスタ１４１については、通常の積層セラミックバリスタと同様の技術にて製造することができる。
【００５４】
［実施の形態７］
図１４に本実施の形態に係るチップバリスタ１５１の側面概略図を示す。なお、図１４においては、まだ外部電極が形成されていないものとする。図１４において、一点鎖線Ｅより下の部分Ｆは、実施の形態２又は６と同様の構成を有している。すなわち、チップバリスタ１５１の底面がプリント配線基板などへの実装面であるとすると、側面から見て右端であって、実装面からの高さｈ11に、引き出し部端部３３ｅが現れており、右から二番目であって実装面からの高さｈ12に、引き出し部端部３５ｅが現れており、右から三番目であって実装面からの高さｈ13に、引き出し部端部３７ｅが現れており、左端であって実装面からの高さｈ14に、引き出し部端部３９ｅが現れている。なお、ｈ11＞ｈ12＞ｈ13＞ｈ14となっている。
【００５５】
チップバリスタ１５１における、一点鎖線Ｅより上の部分Ｇの層構造は、一点鎖線Ｅで対称となっている。従って、同じ外部電極で引き出し部端部３３ｅと接続される引き出し部端部２３３ｅは、チップバリスタ１５１の上面から高さｈ11下に設けられている。層内の信号線の幅（又は長さ）は引き出し部端部３３ｅ及び２３３ｅが接続される両層で同じである。また、同じ外部電極で引き出し部端部３５ｅと接続される引き出し部端部２３５ｅは、チップバリスタ１５１の上面から高さｈ12下に設けられている。層内の信号線の幅（又は長さ）は引き出し部端部３５ｅ及び２３５ｅが接続される両層で同じである。さらに、同じ外部電極で引き出し部端部３７ｅと接続される引き出し部端部２３７ｅは、チップバリスタ１５１の上面から高さｈ13下に設けられている。層内の信号線の幅（又は長さ）は引き出し部端部３７ｅ及び２３７ｅが接続される両層で同じである。また、同じ外部電極で引き出し部端部３９ｅと接続される引き出し部端部２３９ｅは、チップバリスタ１５１の上面から高さｈ14下に設けられている。層内の信号線の幅（又は長さ）は引き出し部端部３９ｅ及び２３９ｅが接続される両層で同じである。
【００５６】
このようにすれば、チップバリスタ１５１の底面を実装面とした場合、当該実装面からの高さの和（引き出し部端部３３ｅの高さｈ11＋引き出し部端部２３３ｅの高さｈ21。引き出し部端部３５ｅの高さｈ12＋引き出し部端部２３５ｅの高さｈ22。引き出し部端部３７ｅの高さｈ13＋引き出し部端部２３７ｅの高さｈ23。引き出し部端部３９ｅの高さｈ14＋引き出し部端部２３９ｅの高さｈ24。）は、全てほぼ一致するようになる。よって、回路毎の引き出し線の長さほぼ同じになり、図３の円Ｄのような共振周波数のばらつきを抑えることができるようになる。
【００５７】
また、チップバリスタ１５１の上面が実装面となった場合であっても信号線の長さは変らないので、チップバリスタ１５１の実装が簡単になる。
【００５８】
なお、チップバリスタ１５１の厚みを調整する必要がある場合には、図１５に示すように、中心線たる一点鎖線Ｅの上下に同じ厚みのダミー層Ｊ及びＫを形成すればよい。但し、厚みの調整が不要であればダミー層Ｊ及びＫは不要となる。
【００５９】
以上本発明の実施の形態を説明したが、本発明はこれに限定されるものではない。例えば、積層方向に回路数を増加させるか、平面方向に回路数を増加させるかは、そのチップバリスタに許される実装面積と厚みによって決定すればよい。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施の形態に係るチップバリスタの斜視図である。
【図２】本発明の第１の実施の形態に係るチップバリスタの分解斜視図である。
【図３】本発明の第１の実施の形態に係るチップバリスタの周波数特性を示す図である。
【図４】本発明の第２の実施の形態に係るチップバリスタの斜視図である。
【図５】本発明の第２の実施の形態に係るチップバリスタの分解斜視図である。
【図６】本発明の第３の実施の形態に係るチップバリスタの斜視図である。
【図７】本発明の第３の実施の形態に係るチップバリスタの分解斜視図である。
【図８】本発明の第４の実施の形態に係るチップバリスタの斜視図である。
【図９】本発明の第４の実施の形態に係るチップバリスタの分解斜視図である。
【図１０】本発明の第５の実施の形態に係るチップバリスタの斜視図である。
【図１１】本発明の第５の実施の形態に係るチップバリスタの分解斜視図である。
【図１２】本発明の第６の実施の形態に係るチップバリスタの側面の概略図である。
【図１３】本発明の第６の実施の形態に係るチップバリスタの分解斜視図である。
【図１４】本発明の第７の実施の形態に係るチップバリスタの側面の概略図である。
【図１５】本発明の第７の実施の形態に係るチップバリスタの変形例を示す側面図である。
【符号の説明】
【００６１】
１  チップバリスタ    ２，３  グランド用の外部電極
４ａ，４ｂ，５ａ，５ｂ，６ａ，６ｂ  回路用の外部電極
１１  絶縁層
１２，１３，１４，１５，１６，１７，１８  セラミック層
１２ａ，１４ａ，１６ａ，１８ａ  グランド用の内部導体
１３ａ，１５ａ，１７ａ  伝送線路用の内部導体
【図１】
2007115931.tif 000003
【図２】
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【図３】
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【図４】
2007115931.tif 000006
【図５】
2007115931.tif 000007
【図６】
2007115931.tif 000008
【図７】
2007115931.tif 000009
【図８】
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【図９】
2007115931.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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