(57)【要約】【課題】ソース側半導体、ドレイン側半導体、およびゲートを含む電界効果トランジスタ（ＦＥＴ）を提供すること。【解決手段】ソース側半導体は高移動度半導体材料で作製され、ドレイン側半導体は低リーク半導体材料で作製される。一実施形態では、このＦＥＴは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。また、このＦＥＴの製造方法も提供される。【選択図】図１
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【特許請求の範囲】
【請求項１】
チャネルの第１の部分を有するソース側半導体と、
前記チャネルの第２の部分を有するドレイン側半導体と、
ゲートとを備え、
前記ソース側半導体が高移動度半導体材料で作製され、前記ドレイン側半導体が低リーク半導体材料で作製される電界効果トランジスタ（ＦＥＴ）。
【請求項２】
前記電界効果トランジスタが、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、金属絶縁体半導体電界効果トランジスタ（ＭＩＳＦＥＴ）、およびそれらの組合せからなる群から選択される、請求項１に記載の電界効果トランジスタ。
【請求項３】
前記高移動度半導体材料が、Ｇｅ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ＩＩＩ−Ｖ族化合物半導体、およびＩＩ−ＶＩ族化合物半導体からなる群から選択される、請求項１に記載の電界効果トランジスタ。
【請求項４】
前記高移動度半導体材料が、１０％〜５０％のＧｅを有する、請求項３に記載の電界効果トランジスタ。
【請求項５】
前記低リーク半導体材料が、Ｓｉ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ＩＩＩ−Ｖ族化合物半導体、およびＩＩ−ＶＩ族化合物半導体からなる群から選択される、請求項１に記載の電界効果トランジスタ。
【請求項６】
前記電界効果トランジスタが、短チャネルＭＯＳＦＥＴである、請求項１に記載の電界効果トランジスタ。
【請求項７】
前記短チャネルＭＯＳＦＥＴが、５ｎｍ〜１００ｎｍの長さのチャネルを有する、請求項６に記載の電界効果トランジスタ。
【請求項８】
前記電界効果トランジスタが、Ｇｅ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、およびセミコンダクタ・オン・インシュレータ基板からなる群から選択される基板上に設けられる、請求項１に記載の電界効果トランジスタ。
【請求項９】
前記電界効果トランジスタが、ｎ型ＦＥＴおよびｐ型ＦＥＴからなる群から選択される、請求項１に記載の電界効果トランジスタ。
【請求項１０】
前記電界効果トランジスタが非対称ＦＥＴである、請求項１に記載の電界効果トランジスタ。
【請求項１１】
チャネルの第１の部分を有するドレイン側半導体を形成するステップと、
チャネルの第２の部分を有するソース側半導体を形成するステップと、
前記ドレイン側半導体および前記ソース側半導体に近接してゲートを形成するステップとを含み、
前記ソース側半導体が高移動度半導体材料で作製され、前記ドレイン側半導体が低リーク半導体材料で作製される、電界効果トランジスタ（ＦＥＴ）の製造方法。
【請求項１２】
前記電界効果トランジスタが、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、金属絶縁体半導体電界効果トランジスタ（ＭＩＳＦＥＴ）、およびそれらの組合せからなる群から選択される、請求項１１に記載の方法。
【請求項１３】
前記金属酸化物半導体電界効果トランジスタが、シリコン基板およびシリコン・オン・インシュレータ基板からなる群から選択される基板上に設けられる、請求項１２に記載の方法。
【請求項１４】
前記電界効果トランジスタが、ｎ型ＦＥＴおよびｐ型ＦＥＴからなる群から選択される、請求項１１に記載の方法。
【請求項１５】
前記電界効果トランジスタが非対称ＦＥＴである、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスに関する。より詳細には、本発明は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）トランジスタは、それらの大きさが縮小されるにつれて、常に難題を投げかける。ＭＯＳＦＥＴチャネルを約２５ｎｍの長さにする積極的なスケーリングにおいてさえも、移動度が臨界パラメータであり続ける。また、チャネル内の電荷輸送は、弾道のようなもの（ballistic）とは大きく異なったままであり、その結果、電子または正孔がソースからドレインまで移動する際に、電子散乱または正孔散乱が観察される。これは、スケーリングにより、チャネル・ドーピング（ハロー・ドーピング）および垂直電界が増大することによって移動度が低下するからである。ゲート長がより小さくスケーリングされるにつれて、短チャネル効果がより顕著となり、消費電力が増加する。
【０００３】
ＭＯＳＦＥＴデバイスの性能を向上させるために、ゲルマニウム（Ｇｅ）またはシリコンゲルマニウム（ＳｉＧｅ）を半導体材料としてＭＯＳＦＥＴのチャネルに使用することができる。しかし、ＧｅまたはＳｉＧｅの電界効果トランジスタ（ＦＥＴ）は、電子または正孔あるいはその両方の高性能または高移動度を示すものの、それらのＦＥＴは高接合リークをも示し、これによりＶＬＳＩおよびコンピュータ・チップの待機（スタンバイ）電力が増加する。したがって、デバイス性能を改善することは難しく、待機消費電力は大きなままである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の一目的は、小さなスケール（寸法）において改善された特性を有する電界効果トランジスタ（ＦＥＴ）を提供することである。
【０００５】
本発明の別の目的は、小さなスケールにおいて高移動度を有する電界効果トランジスタを提供することである。
【０００６】
本発明のさらに別の目的は、短チャネル効果が低減され、消費電力が削減された電界効果トランジスタを提供することである。
【０００７】
本発明のさらなる目的は、小さなスケールにおいて、高移動度を有し、短チャネル効果が低減され、消費電力が削減された電界効果トランジスタの製造方法を提供することである。
【課題を解決するための手段】
【０００８】
これらの目的およびその他の目的ならびに本発明の利点は、ソース側半導体と、ドレイン側半導体と、ゲートとを含む電界効果トランジスタ（ＦＥＴ）によって達成される。ソース側半導体は高移動度半導体材料で作製されており、ドレイン側半導体は低リーク半導体材料で作製されている。一実施形態では、電界効果トランジスタは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。また、電界効果トランジスタの製造方法も提供される。
【発明を実施するための最良の形態】
【０００９】
図面、特に図１を参照すると、参照符号１００によって全体的に表される本発明の電界効果トランジスタ（ＦＥＴ）の第１の実施形態が提供されている。このＦＥＴは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であることが好ましい。しかし、ＦＥＴは、金属絶縁体半導体(Metal-insulator-semiconductor)電界効果トランジスタ（ＭＩＳＦＥＴ）であってもよい。電界効果トランジスタは、ｎ型ＦＥＴトランジスタでもｐ型ＦＥＴトランジスタでもよい。別の実施形態では、電界効果トランジスタは非対称ＦＥＴである。
【００１０】
別の実施形態では、電界効果トランジスタは、短チャネルＭＯＳＦＥＴトランジスタである。好ましい一実施形態では、短チャネルＭＯＳＦＥＴは、好ましくは５ｎｍ〜１００ｎｍの長さのチャネルを有する。
【００１１】
図１を再度参照すると、ＭＯＳＦＥＴ１００は、絶縁体１０５、ソース１１０、ドレイン１１５、およびゲート１２０を含む。ゲート１２０は、ゲート導電体１２５、ゲート誘電体１３０、およびゲート絶縁体１３５を含む。ＭＯＳＦＥＴ１００はチャネル領域１９０も含み、チャネル領域１９０はさらに、第１のチャネル部分１９１および第２のチャネル部分１９２を含む。第１のチャネル部分１９１は、ゲート１２０下のソース領域１１０内にあり、第２のチャネル部分１９２は、ゲート１２０下のドレイン領域１１５内にある。
【００１２】
絶縁体１０５およびゲート絶縁体１３５は、半導体デバイスで知られている窒化物および酸化物などの任意の適切な絶縁材料から作製される。絶縁体１０５は、例えばＧｅ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、およびセミコンダクタ・オン・インシュレータ層（semiconductors-on-insulator layers）を含む任意の適切な材料であってもよい。ゲート導電体１２５は、金属または多結晶シリコン（ｐｏｌｙ−Ｓｉ）などの適切な導電性材料から作製される。ゲート誘電体１３０は、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、またはそれらの任意の組合せなどの酸化物を含む適切な誘電体材料から作製されることが好ましい。別の実施形態では、ゲート誘電体１３０は、二酸化シリコンよりも５〜４０倍高い誘電率を有することが好ましい。
【００１３】
一実施形態では、ソース１１０および第１のチャネル部分１９１は、高移動度特性を有する半導体材料から作製される。このような材料には、シリコンゲルマニウム（ＳｉＧｅ）およびゲルマニウム（Ｇｅ）が含まれ、それらはいずれも、シリコンなどの他の半導体と比較して高い電子移動度を示す。別の実施形態では、ソース１１０は、１０％〜５０％のゲルマニウムを有するＳｉＧｅから作製される。ソース１１０を作製するために、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、およびその他のＩＩＩ−Ｖ族化合物半導体またはＩＩ−ＶＩ族化合物半導体などの他の高移動度半導体材料を使用することもできる。
【００１４】
別の実施形態では、ソース１１０は、純粋なシリコンよりも１．１〜２倍の電子移動度を有する材料から作製される。
【００１５】
さらに別の実施形態では、ドレイン１１５および第２のチャネル部分１９２は、低リーク特性を有する半導体材料から作製される。このような材料には、シリコン（Ｓｉ）および炭化シリコン（ＳｉＣ）が含まれ、それらはいずれも、ゲート誘電体１３０を通じて低電流リークを示す。ドレイン１１５を作製するのに適したその他の材料には、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、および他のＩＩＩ−Ｖ族化合物半導体またはＩＩ−ＶＩ族化合物半導体が含まれる。
【００１６】
図２〜図１５を参照すると、図２に示すように、ＭＯＳＦＥＴ１００と同様のＭＯＳＦＥＴ２００が、シリコン・オン・インシュレータ（ＳＯＩ）基板２４０上に製造される。ＳＯＩ基板２４０は、シリコン酸化物（ＳｉＯ２）の薄層をその中に埋め込んだ、すなわち埋め込み酸化物２０５を有するシリコン層を含む。ＭＯＳＦＥＴ２００は、埋め込酸化物２０５の上にあるシリコン層２１５上に設けられる。
【００１７】
ＭＯＳＦＥＴ２００を製造する際に利用される方法が、図２〜図１４に示されている。完成したＭＯＳＦＥＴ２００は図１５に示されており、その構造はＭＯＳＦＥＴ１００と同様である。
【００１８】
図２を参照すると、まず酸化物層２４５がＳＯＩ基板２４０上に堆積され、酸化物層２４５上には窒化物層２５０が堆積される。一実施形態では、酸化物層２４５は５ｎｍ〜１０ｎｍの厚さに堆積され、窒化物層２５０は１００ｎｍ〜１５０ｎｍの厚さに堆積される。
【００１９】
図３を参照すると、フォトレジスト・マスク２５５が窒化物層２５０上に塗布され、窒化物層２５０の一部が除去されている。窒化物層２５０の除去は、反応性イオン・エッチング（ＲＩＥ）によって行うことができる。図４を参照すると、酸化物が堆積され、その後、例えばＲＩＥによってエッチングされて、窒化物層２５０の側壁で酸化物スペーサ２６０を形成する。
【００２０】
図５を参照すると、好ましくは斜め方向からのゲルマニウム（Ｇｅ）注入によって、シリコン層２１５の一部にＧｅがドーピングされて、Ｇｅドーピング領域２６５が形成される。Ｇｅ斜め注入は、例えば１０ｋｅＶ〜８０ｋｅＶの注入エネルギー、２×１０１４〜５×１０１５ａｔｏｍｓ／ｃｍ２のドーズ量、および法線方向から２０度〜６０度の傾斜角で実行することができる。図６を参照すると、窒化物スペーサ２７０が、堆積およびエッチングによって形成されている。窒化物スペーサ２７０が堆積される厚さは、約７０ｎｍであることが好ましい。
【００２１】
図７を参照すると、Ｇｅドーピング領域２６５が、シリコン層２１５からエッチング除去される。図８を参照すると、ソース２１０および第１のチャネル部分２９１を形成するために、高移動度半導体材料の層、すなわちソース層２１０が、ドレイン層２１５を形成するシリコン層２１５の露出部分上に堆積される。一実施形態では、ソース層２１０はＳｉＧｅの層であり、このソース層２１０は、本実施形態ではシリコンで作製されているドレイン層２１５よりも高い移動度を有する。別の実施形態では、ソース層２１０は、ドレイン層２１５上にエピタキシャル成長される。
【００２２】
図９を参照すると、酸化物スペーサ２６０がエッチング除去されている、すなわちエッチングによって除去されている。図１０を参照すると、誘電体層２７５が、ソース層２１０、窒化物スペーサ２７０、ドレイン層２１５、および窒化物層２５０上に堆積されている。この誘電体層は、ゲート２２０の一部を形成することになる（図１５参照）。
【００２３】
図１１を参照すると、導電層２８０が、誘電体層２７５全体に堆積され、窒化物スペーサ２７０と窒化物層２５０との間の間隙を充填している。導電層２８０は、金属または多結晶シリコン（ｐｏｌｙ−Ｓｉ）層であることが好ましい。好ましくは、ｐｏｌｙ−Ｓｉ材は、ｎ型チャネル（ｎＦＥＴ）を有する電界効果トランジスタ向けにｎ型にドーピングされ、ｐ型チャネル（ｐＦＥＴ）を有する電界効果トランジスタ向けにｐ型にドーピングされる。図１２を参照すると、ゲート２２０（図１５参照）用のゲート導電体２２５を形成するために、導電層２８０が部分的にエッチング除去されている。
【００２４】
図１３を参照すると、窒化物スペーサ２７０、窒化物層２５０、および誘電体層２７５の一部がエッチング除去されている。図１４を参照すると、酸化物層２４５がエッチングによって除去されている。また、誘電体層２７５の残りの部分も、エッチング除去されゲート誘電体２３０が形成されている。
【００２５】
図１５を参照すると、絶縁体２３５を追加することによって、ＭＯＳＦＥＴ２００が完成されている。このように、ＭＯＳＦＥＴ２００は、基板の役割をする埋め込み酸化物２０５、ソース２１０、ドレイン２１５、およびゲート２２０を含む。ゲート２２０は、導電体２２５、誘電体２３０、および絶縁体２３５を含む。好ましくは、絶縁体２３５は窒化物から作製されるが、その他の材料を使用することもできる。
【００２６】
ＭＯＳＦＥＴ２００は、チャネル領域２９０も含み、このチャネル領域２９０はさらに、第１のチャネル部分２９１および第２のチャネル部分２９２を含む。第１のチャネル部分２９１は、ゲート２２０下のソース領域２１０内にあり、第２のチャネル部分２９２は、ゲート２２０下のドレイン領域２１５内にある。
【００２７】
絶縁体２３５を形成する最終ステップは、任意の適切な方法によって達成することができる。例えば、窒化物層を堆積させ、異方的にＲＩＥを実行することによって窒化物スペーサを形成する、従来の方法を用いて絶縁体２３５を形成することができる。一実施形態では、斜め方向からのハロー注入が利用される。その他の方法には、デバイス内でドーパントを活性化するために、拡張（エクステンション）注入、窒化物スペーサの形成、ソース／ドレイン注入およびＳＤ（ソース／ドレイン）ＲＴＡ（急熱アニール）が含まれてもよい。
【００２８】
酸化物層２４５および窒化物層２５０などの前述の各種層の堆積は、半導体デバイスを構成するのに適した任意の周知の方法で達成することができる。適切な堆積技法の例には、化学的気相堆積法（ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、および高密度プラズマ堆積（ＨＤＰ）が含まれる。さらに、前述の各種層のエッチングは、任意の適切な周知の方法によって達成することができる。一実施形態では、エッチングは、反応性イオン・エッチング法により達成される。
【００２９】
図１６を参照すると、一実施形態では、ＭＯＳＦＥＴ３００がシリコン基板などのバルク・ウエハ上に製造される。ＭＯＳＦＥＴ３００は、ソース３１０、ドレイン３１５、およびゲート３２０を含む。ゲート３２０は、ゲート導電体３２５、ゲート誘電体３３０、およびゲート絶縁体３３５を含む。
【００３０】
ＭＯＳＦＥＴ３００は、チャネル領域３９０も含み、チャネル領域３９０はさらに、第１のチャネル部分３９１および第２のチャネル部分３９２を含む。第１のチャネル部分３９１は、ゲート３２０下のソース領域３１０内にあり、第２のチャネル部分３９２は、ゲート３２０下のドレイン領域３１５内にある。
【００３１】
一実施形態では、ソース３１０および第１のチャネル部分３９１は、シリコンゲルマニウム（ＳｉＧｅ）およびゲルマニウム（Ｇｅ）などの高移動度特性を有する半導体材料から作製される。ドレイン３１５および第２のチャネル部分３９２は、低リーク特性を有する半導体材料から作製される。
【００３２】
本発明のＭＯＳＦＥＴデバイスの例示的実施形態は、本発明の諸態様を示すために提供されている。本発明は、前述のＭＯＳＦＥＴトランジスタには限定されない。ゲート、ソース、およびドレインの大きさおよび位置などの、構成に対する変形も、本発明の範囲内に含まれる。
【００３３】
本発明のＭＯＳＦＥＴデバイスは、従来技術のＭＯＳＦＥＴデバイスと比較して優れた特性を示す。ＭＯＳＦＥＴの幾何学的形状が縮小されるにつれて、これは特に確かなものとなる。例えば、本発明のＭＯＳＦＥＴデバイスは、優れた移動度特性を示し、短チャネル効果を低減し、消費電力を削減する。本発明のＭＯＳＦＥＴデバイスの追加の利点には、ｐｎ接合を通る電流のリークが減少すること、およびサブスレッショルド（subthreshold）のリークが減少することが含まれる。サブスレッショルドのリークの減少は、デバイスの消費電力の削減にも寄与する。
【００３４】
例えば、たとえＭＯＳＦＥＴチャネルが、２５ｎｍに近い長さまでスケーリングされる場合や、２５ｎｍと等しい長さにスケーリングされる場合であっても、本発明のＭＯＳＦＥＴデバイスは高移動度を示す。これは、スケーリングにより、チャネル・ドーピング（ハロー・ドーピング）および垂直電界が増大することによって移動度が低下するからである。ゲート長がより小さくスケーリングされるにつれて、短チャネル効果および消費電力はより顕著となる。
【００３５】
本明細書に記載されている教示のさまざまな代替形態、組合せ、および変更形態が、当業者により考案され得ることを理解されたい。本発明は、添付の特許請求の範囲内に含まれる全てのそのような代替形態、変更形態、および変形形態を包含することが企図されている。
【図面の簡単な説明】
【００３６】
【図１】本発明のＭＯＳＦＥＴの一実施形態の断面図である。
【図２】本発明のＭＯＳＦＥＴの一実施形態を製造する方法の第１のステップの断面図である。
【図３】本発明のＭＯＳＦＥＴの一実施形態を製造する方法の第２のステップの断面図である。
【図４】本発明のＭＯＳＦＥＴの一実施形態を製造する方法の第３のステップの断面図である。
【図５】本発明のＭＯＳＦＥＴの一実施形態を製造する方法の第４のステップの断面図である。
【図６】本発明のＭＯＳＦＥＴの一実施形態を製造する方法の第５のステップの断面図である。
【図７】本発明のＭＯＳＦＥＴの一実施形態を製造する方法の第６のステップの断面図である。
【図８】本発明のＭＯＳＦＥＴの一実施形態を製造する方法の第７のステップの断面図である。
【図９】本発明のＭＯＳＦＥＴの一実施形態を製造する方法の第８のステップの断面図である。
【図１０】本発明のＭＯＳＦＥＴの一実施形態を製造する方法の第９のステップの断面図である。
【図１１】本発明のＭＯＳＦＥＴの一実施形態を製造する方法の第１０のステップの断面図である。
【図１２】本発明のＭＯＳＦＥＴの一実施形態を製造する方法の第１１のステップの断面図である。
【図１３】本発明のＭＯＳＦＥＴの一実施形態を製造する方法の第１２のステップの断面図である。
【図１４】本発明のＭＯＳＦＥＴの一実施形態を製造する方法の第１３のステップの断面図である。
【図１５】図２〜図１４に示される方法によって製造されたＭＯＳＦＥＴの断面図である。
【図１６】本発明のＭＯＳＦＥＴの別の実施形態の断面図である。
【符号の説明】
【００３７】
１００  電界効果トランジスタ（ＦＥＴ）
１０５  絶縁体
１１０  ソース
１１５  ドレイン
１２０  ゲート
１２５  ゲート導電体
１３０  ゲート誘電体
１３５  ゲート絶縁体
１９０  チャネル領域
１９１  第１のチャネル部分
１９２  第２のチャネル部分
２００  ＭＯＳＦＥＴ
２０５  埋め込み酸化物
２１０  ソース
２１５  ドレイン
２２０  ゲート
２２５  ゲート導電体
２３０  ゲート誘電体
２３５  ゲート絶縁体
２４０  ＳＯＩ基板
２４５  酸化物層
２５０  窒化物層
２５５  フォトレジスト・マスク
２６０  酸化物スペーサ
２６５  Ｇｅドーピング領域
２７０  窒化物スペーサ
２７５  誘電体層
２８０  導電層
２９０  チャネル領域
２９１  第１のチャネル部分
２９２  第２のチャネル部分
３００  ＭＯＳＦＥＴ
３１０  ソース
３１５  ドレイン
３２０  ゲート
３２５  ゲート導電体
３３０  ゲート誘電体
３３５  ゲート絶縁体
３９０  チャネル領域
３９１  第１のチャネル部分
３９２  第２のチャネル部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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