(57)【要約】【課題】ＬＶＤＳ出力回路と二値化出力回路との統合によって面積削減を行い、出力部分の負荷を軽減し、出力信号の特性の向上を図る。【解決手段】２個の入力１０３，１０４と、２個の出力１０５，１０６とを持つ信号出力回路１００の内部構成が、ＬＶＤＳ信号出力回路１０１の内部に二値化信号出力回路１０２を含んだ構成、又は二値化信号出力回路１０２をベースにＬＶＤＳ信号出力回路１０１としての機能を付加したものである。それら２つの機能を、出力形式切り替え信号１０７によって選択して出力させる。２系統の出力信号の切り替えは、回路内部の制御信号の流れを切り替えるだけで可能となり、従来の出力部分にあった切り替え用のスイッチは不要となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１及び第２入力と第１及び第２出力とを有する信号出力回路であって、
その回路構成が、ＬＶＤＳ信号出力回路の内部に二値化信号出力回路を含んだ構成、又は二値化信号出力回路にＬＶＤＳ信号出力回路としての機能を付加した構成であって、出力形式切り替え信号によって出力信号をＬＶＤＳ出力と二値化出力とに選択可能な信号出力回路。
【請求項２】
請求項１記載の信号出力回路において、
第１及び第２電流源としてのＭＯＳトランジスタと、
第３電流源と、
第１、第２、第３、第４、第５、第６及び第７スイッチング素子とを有し、
前記第１及び第２電流源の電流値は互いに等しく、かつ前記第３電流源の電流値は前記第１及び第２電流源の電流値の２倍であり、
前記第１及び第２スイッチング素子はＭＯＳトランジスタで構成され、
前記第１電流源と前記第３電流源とは前記第１スイッチング素子を介して接続され、前記第２電流源と前記第３電流源とは前記第２スイッチング素子を介して接続され、
前記第１スイッチング素子と前記第１電流源との接点から第１出力を、前記第２スイッチング素子と前記第２電流源との接点から第２出力をそれぞれ取り出し、
電源と前記第１及び第２スイッチング素子とは前記第３スイッチング素子を介して接続され、
前記第１電流源としてのＭＯＳトランジスタのゲートはバイアス電圧信号と前記第４スイッチング素子を介して接続され、かつ前記第１スイッチング素子としてのＭＯＳトランジスタのゲートと前記第５スイッチング素子を介して接続され、
前記第２電流源としてのＭＯＳトランジスタのゲートは前記バイアス電圧信号と前記第６スイッチング素子を介して接続され、かつ前記第２スイッチング素子としてのＭＯＳトランジスタのゲートと前記第７スイッチング素子を介して接続され、
前記第３、第４、第５、第６及び第７スイッチング素子を切り替えることにより、前記第１及び第２出力をＬＶＤＳ出力と二値化出力とに切り替え可能な構造を備えた信号出力回路。
【請求項３】
請求項１記載の信号出力回路において、
第４及び第５電流源としてのＭＯＳトランジスタと、
第６及び第７電流源と、
第８、第９、第１０、第１１、第１２、第１３、第１４、第１５及び第１６スイッチング素子とを有し、
前記第４、第５、第６及び第７電流源の電流値は互いに等しく、
前記第８及び第９スイッチング素子はＭＯＳトランジスタで構成され、
前記第４電流源と前記第６電流源とは前記第８スイッチング素子を介して接続され、前記第５電流源と前記第７電流源とは前記第９スイッチング素子を介して接続され、
前記第８スイッチング素子と前記第４電流源との接点から第１出力を、前記第９スイッチング素子と前記第５電流源との接点から第２出力をそれぞれ取り出し、
電源と前記第８スイッチング素子とは前記第１０スイッチング素子を介して接続され、電源と前記第９スイッチング素子とは前記第１１スイッチング素子を介して接続され、
前記第４電流源としてのＭＯＳトランジスタのゲートはバイアス電圧信号と前記第１２スイッチング素子を介して接続され、かつ前記第８スイッチング素子としてのＭＯＳトランジスタのゲートと前記第１３スイッチング素子を介して接続され、
前記第５電流源としてのＭＯＳトランジスタのゲートは前記バイアス電圧信号と前記第１４スイッチング素子を介して接続され、かつ前記第９スイッチング素子としてのＭＯＳトランジスタのゲートと前記第１５スイッチング素子を介して接続され、
前記第６電流源は前記第９スイッチング素子と前記第１６スイッチング素子を介して接続され、
前記第１０、第１１、第１２、第１３、第１４、第１５及び第１６スイッチング素子を切り替えることにより、前記第１及び第２出力をＬＶＤＳ出力と二値化出力とに切り替え可能な構造を備えた信号出力回路。
【請求項４】
請求項１記載の信号出力回路において、
第８及び第９電流源と、
第１７、第１８、第１９、第２０、第２１及び第２２スイッチング素子とを有し、
前記第８及び第９電流源の電流値は互いに等しく、
前記第１７、第１８、第１９、第２０スイッチング素子はＭＯＳトランジスタで構成され、
前記第８電流源は前記第９電流源と前記第１７及び第１８スイッチング素子を介して接続され、かつ前記第１９及び第２０スイッチング素子を介して接続され、
前記第１７及び第１８スイッチング素子の接続点から第１出力を、前記第１９及び第２０スイッチング素子の接続点から第２出力をそれぞれ取り出し、
電源と前記第１７及び第１９スイッチング素子とは前記第２１スイッチング素子を介して接続され、グランドと前記第１８及び第２０スイッチング素子とは前記第２２スイッチング素子を介して接続され、
前記第２１及び第２２スイッチング素子を切り替えることにより、前記第１及び第２出力をＬＶＤＳ出力と二値化出力とに切り替え可能な構造を備えた信号出力回路。
【請求項５】
請求項２〜４のいずれか１項に記載の信号出力回路において、
電源又はグランドに接続された前記電流源及びスイッチを共用ＭＯＳトランジスタで置き換え、
前記第４、第５、第６及び第７スイッチング素子、前記第１２、第１３、第１４、第１５及び第１６スイッチング素子と共に、前記共用ＭＯＳトランジスタのゲートを制御することで、前記第１及び第２出力をＬＶＤＳ出力と二値化出力とに切り替え可能な構造を備えた信号出力回路。
【請求項６】
請求項２〜５のいずれか１項に記載の信号出力回路において、
前記第１入力と前記第２入力とがインバータ素子を介して接続されたことにより、ＬＶＤＳ出力及び二値化出力においてシングル差動出力が可能な構造を備えた信号出力回路。
【請求項７】
請求項２〜６のいずれか１項に記載の信号出力回路において、
電源に接続された前記第３スイッチング素子、前記第１０及び第１１スイッチング素子、前記第２１スイッチング素子、又はグランドに接続された前記第２２スイッチング素子、又は前記共用ＭＯＳトランジスタのゲート部分の信号の制御を行うことなく、前記第１及び第２出力をＬＶＤＳ出力と二値化出力とに切り替え可能な構造を備えた信号出力回路。
【請求項８】
請求項７記載の信号出力回路において、
前記電流源の電流量を可変にすることにより、前記第１及び第２出力から得られる出力信号のスルーレートを調整する機能を有する信号出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス間のインターフェース等に用いられる信号出力回路に関するものである。
【背景技術】
【０００２】
小振幅差動インターフェース（Low Voltage Differential Signaling、以下ＬＶＤＳという。）は、送信回路からの差動電流で、受信回路側にある終端抵抗にて小振幅電圧の極性を切り替えることによって、信号の伝達を行うものであり、伝送信号の高速化や消費電力の低減にこの技術が用いられている（例えば、特許文献１参照）。
【０００３】
一方、二値化出力は、グランド（０Ｖ）を基準にして、信号の電圧レベルが一定以上で”Ｈｉｇｈ”、一定以下で”Ｌｏｗ”として信号の伝達を行うものであり、伝送信号の低速な範囲でよく用いられている技術である。
【０００４】
これら２つの技術は、互いに異なる出力方式でありながら、図９に示すとおり、１つの半導体デバイスの中に別々の回路として搭載され、出力を共通にして、出力部分にあるスイッチでいずれを出力するかを選択していることが多い。図９の信号出力回路９００において、１０３，１０４は入力、１０５，１０６は出力、９０１はＬＶＤＳ信号出力回路、９０２は二値化信号出力回路、９０３，９０４はトライステートインバータ、９０５は出力形式切り替え信号である。
【特許文献１】特開２００５−１２３７７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記従来の信号出力回路９００では、ＬＶＤＳ信号出力回路９０１と二値化信号出力回路９０２とのいずれか一方を使用する場合、常に他方の回路は完全に停止した状態で使用されるということである。また、出力部分にトライステートインバータ９０３，９０４のスイッチがつくために、それ自身が寄生容量となり、出力信号に対してその特性を悪化させる影響を与えている。
【０００６】
本発明は、２つの出力形式で用いられる回路の共通部分を利用することによって回路面積を縮小するとともに、出力部分の負荷を軽減し、その出力波形の特性を向上させることを目的とする。
【課題を解決するための手段】
【０００７】
この目的を達成するために、本発明の信号出力回路は、ＬＶＤＳ回路の出力形式と二値化回路の出力形式とを、共通の１つの回路から選択的に出力させることができる構造を備えている。
【０００８】
この構成により、２つの出力形式の回路を別々に用意する必要がなくなるため、回路の統合を図ることが可能である。また、２つの出力形式の選択が回路内で行われるので、出力部分のスイッチが不要となるため、出力部分の負荷を軽減することができる。
【発明の効果】
【０００９】
本発明は、ＬＶＤＳ信号出力回路と二値化信号出力回路とを統合することにより、回路面積を縮小することができる。また、出力信号を切り替えるスイッチを回路の出力部分から切り離すことにより、出力部分の負荷を軽減し、出力信号の特性を向上させることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を実施するための最良の形態について、図１〜図８を参照して説明する。
【００１１】
（実施の形態１）
図１の信号出力回路１００は、２個の入力１０３，１０４と、２個の出力１０５，１０６とを持っている。その内部構成は、ＬＶＤＳ信号出力回路１０１の内部に二値化信号出力回路１０２を含んだ構成、又は二値化信号出力回路１０２をベースにＬＶＤＳ信号出力回路１０１としての機能を付加したものとなっている。それら２つの機能を、出力形式切り替え信号１０７によっていずれかの回路を完全に止めてしまうことなく、選択して出力させることが可能となる。また、２系統の出力信号の切り替えは、回路内部の制御信号の流れを切り替えるだけで可能となり、従来の出力部分にあった切り替え用のスイッチは不要となる。
【００１２】
（実施の形態２）
図２の信号出力回路は、電流源２０１と、ＮチャネルＭＯＳトランジスタで構成された電流源２０２，２０３と、ＰチャネルＭＯＳトランジスタで構成されたスイッチ２０４，２０５とで構成されたＬＶＤＳ回路に、スイッチ２０６，２０７，２０８，２０９，２１０を付加した構成となっている。２１１はバイアス電圧信号である。
【００１３】
ＬＶＤＳ出力を得る場合は、スイッチ２０７，２０９をＯＮにし、スイッチ２０６，２０８，２１０をＯＦＦにする。スイッチ２０４，２０５は、定常状態においてはいずれか一方のみが切れた状態となる。スイッチ２０４が切れている時には、電流源２０１から流れ出た電流の一部は電流源２０３に流れ込み、残りは負荷抵抗（不図示：出力１０５，１０６に接続される。）を介して電流源２０２に流れ込む。同様に、スイッチ２０５が切れている時には、電流源２０１から流れ出た電流の一部は電流源２０２に流れ込み、残りは負荷抵抗を介して電流源２０３に流れ込む。スイッチ２０４が切れている時と、スイッチ２０５が切れている時とでは、負荷抵抗に流れる電流の向きが反対になっているので、その負荷抵抗の両端に生じる電圧によって信号が得られる。
【００１４】
二値化出力を得る場合は、スイッチ２０７，２０９をＯＦＦにし、スイッチ２０６，２０８，２１０をＯＮにする。スイッチ２０６をＯＮにすることで、スイッチ２０４，２０５となっているＰチャネルＭＯＳトランジスタのドレイン部分に電源電圧が印加されることになり、結果、電流源２０１はその両側に電源電圧が印加される形となるので、電流が流れなくなる。そして、スイッチ２０８を閉じることで、スイッチ２０４のＰチャネルＭＯＳトランジスタのゲートと電流源２０２のＮチャネルＭＯＳトランジスタのゲートとが接続され、スイッチ２１０を閉じることで、スイッチ２０５のＰチャネルＭＯＳトランジスタのゲートと電流源２０３のＮチャネルＭＯＳトランジスタのゲートとが接続されたことにより、２個のインバータが構成されたことになる。これによって、インバータ出力の二値化回路が構成されたことになり、その出力が得られる。
【００１５】
このように、ＬＶＤＳ信号出力回路に５個のスイッチを追加するだけで、２つの回路を比較的容易に統合することができる。また、その切り替えは回路の内部で行っており、切り替え部分が出力部分に与える影響はないので、出力信号の特性が向上する。
【００１６】
（実施の形態３）
図３の信号出力回路は、ＰチャネルＭＯＳトランジスタで構成されたスイッチ３０１，３０２と、ＮチャネルＭＯＳトランジスタで構成されたスイッチ３０３，３０４とで構成されたインバータ出力の二値化回路に対し、電流源３０５，３０６、スイッチ３０７，３０８，３０９，３１０，３１１，３１２，３１３を付加した構成になっている。
【００１７】
ＬＶＤＳ出力を得るときには、スイッチ３０８，３１０，３１３をＯＮにし、スイッチ３０７，３０９，３１１，３１２をＯＦＦにする。この状態の時、スイッチ３０３，３０４は引き込み型の電流源の役割を果たす。スイッチ３０１，３０２は、定常状態においてはいずれか一方のみが切れた状態となる。スイッチ３０１が切れている時には、電流源３０５，３０６から流れ出た合計の電流量のうち、一部はスイッチ３０４に流れ込み、残りは負荷抵抗（不図示）を介してスイッチ３０３に流れ込む。同様に、スイッチ３０２が切れている時には、電流源３０５，３０６から流れ出た合計の電流量のうち、一部はスイッチ３０３に流れ込み、残りは負荷抵抗を介してスイッチ３０４に流れ込む。スイッチ３０１が切れている時と、スイッチ３０２が切れている時とでは、負荷抵抗に流れる電流の向きが反対になっているので、その負荷抵抗の両端に生じる電圧によって信号が得られる。
【００１８】
二値化出力を得る場合は、スイッチ３０７，３０９，３１１，３１２をＯＮにし、スイッチ３０８，３１０，３１３をＯＦＦにする。スイッチ３１１，３１２をＯＮにすることで、付加された電流源３０５，３０６はその両側に電源電圧が印加されるので電流が流れなくなり、かつ、ＰチャネルＭＯＳトランジスタで構成されたスイッチ３０１，３０２のドレイン部分には電源電圧が印加されることになる。そして、スイッチ３０８をＯＦＦにすることでＮチャネルＭＯＳトランジスタ３０３のゲート部分はバイアス電圧信号２１１から切り離され、スイッチ３０７をＯＮにすることで、スイッチ３０１のＰチャネルＭＯＳトランジスタのゲートとスイッチ３０３のＮチャネルＭＯＳトランジスタのゲートとが接続され、スイッチ３１０をＯＦＦにすることでＮチャネルＭＯＳトランジスタ３０４のゲート部分はバイアス電圧信号２１１から切り離され、スイッチ３０９を閉じることで、スイッチ３０２のＰチャネルＭＯＳトランジスタのゲートとスイッチ３０４のＮチャネルＭＯＳトランジスタのゲートとが接続された状態となる。また、スイッチ３１３をＯＦＦにすることで、互いに独立した２つのインバータ回路へと分離することができる。これによって、インバータ出力の二値化回路が構成されたことになり、その出力が得られる。
【００１９】
このように、インバータの構成を持った回路を２個用意し、それらに電流源、スイッチを付け加えることで、容易にＬＶＤＳ出力と二値化出力を選択し、使用できる構成を持った回路にすることができる。
【００２０】
（実施の形態４）
図４の信号出力回路は、ＰチャネルＭＯＳトランジスタで構成されたスイッチ４０１，４０２と、ＮチャネルＭＯＳトランジスタで構成されたスイッチ４０３，４０４と、電流源４０５，４０６とで構成されたＬＶＤＳ回路に対し、スイッチ４０７，４０８を付加した構成になっている。
【００２１】
ＬＶＤＳ出力を得る場合は、スイッチ４０７，４０８をＯＦＦにする。定常状態においては、スイッチ４０１，４０４がＯＮの時はスイッチ４０２，４０３がＯＦＦ、スイッチ４０１．４０４がＯＦＦの時はスイッチ４０２，４０３がＯＮという状態となる。スイッチ４０１，４０４が切れている時には、電流源４０５から流れ出た電流はスイッチ４０２、負荷抵抗（不図示）、スイッチ４０３を介して通過し電流源４０６に流れ込む。また、スイッチ４０２，４０３が切れている時には、電流源４０５から流れ出た電流はスイッチ４０１、負荷抵抗、スイッチ４０４を介して通過し電流源４０６に流れ込む。スイッチ４０１，４０４が切れている時と、スイッチ４０２，４０３が切れている時とでは、負荷抵抗に流れる電流の向きが反対になっているので、その負荷抵抗の両端に生じる電圧によって信号が得られる。
【００２２】
二値化出力を得る場合には、スイッチ４０７，４０８をＯＮにする。スイッチ４０７をＯＮにすることで、電流源４０５の両端には電源電圧が印加されることになり、電流が流れなり、ＰチャネルＭＯＳトランジスタで構成されたスイッチ４０１，４０２のドレイン部分には電源電圧が印加されることになる。また、スイッチ４０８をＯＮにすることにより、電流源４０６の両端の電圧はグランドレベルとなって電流が流れなくなり、ＮチャネルＭＯＳトランジスタで構成されたスイッチ４０３，４０４のドレイン部分はグランドレベルとなる。そうすることにより、２個のインバータが構成され、インバータ出力の二値化出力が得られることになる。
【００２３】
このような構成を持ったＬＶＤＳ回路に対し、スイッチを２個付加するだけで、容易にＬＶＤＳ出力と二値化出力を選択し、出力できる回路にすることができる。
【００２４】
（実施の形態５）
図５は、図２における電流源２０１及びスイッチ２０６を統合してＰチャネルＭＯＳトランジスタ５０１で構成したものである。ＰチャネルＭＯＳトランジスタ５０１はスイッチ５０２をＯＮ、スイッチ５０３をＯＦＦにすることでバイアス電圧信号５０４がゲート部分に印加され、電流源として動作し、スイッチ５０２をＯＦＦ、スイッチ５０３をＯＮにすることでゲート部分の電圧はグランドレベルとなり、スイッチ２０４，２０５のドレイン部分には電源電圧が印加されることになる。このように、ＭＯＳトランジスタ５０１で電流源を構成することで、電流源としての役割とスイッチとしての役割との両方をＭＯＳトランジスタ５０１で果たすことができる。
【００２５】
このような構成は、同様の吐き出し型の電流源を使用している図３における電流源３０５とスイッチ３１１、電流源３０６とスイッチ３１２、図４における電流源４０５とスイッチ４０７にも適応することができる。また、ＭＯＳトランジスタの構成がＮチャネルＭＯＳトランジスタになるが、図４の引き込み型の電流源４０６とスイッチ４０８についても、ゲートに伝えられる信号を制御することにより、電流源としての役割と、ＮチャネルＭＯＳトランジスタで構成されたスイッチのドレイン部分の電圧をグランドレベルにする機能とを持たすことができる。
【００２６】
（実施の形態６）
図６は、インバータ６０１を介して図２中の２個の入力１０２，１０３を互いに接続して、一方を他方の反転入力とする構成を持たせた、シングル差動出力が可能な信号出力回路である。これによって、ＬＶＤＳ出力、二値化出力のいずれでも、シングル差動出力が可能となる。
【００２７】
（実施の形態７）
図７は、図２からスイッチ２０６を取り除いた構成になっている。このような構成で二値化出力の状態にした場合、スイッチ２０４，２０５のドレイン部分には電源電圧が印加されなくなり、電流源の分だけ電圧降下された電圧が印加されることになる。ただし、受信回路が信号を‘Ｈｉｇｈ’と認識するためには、閾値電圧を超えていれば十分であり、電源電圧を印加することは必要条件ではない。つまり、受信回路が‘Ｈｉｇｈ’と認識できる閾値電圧を超えるように、電流源２０１の電圧降下分に注意することで、スイッチ２０６を取り除くことができる。
【００２８】
同様のことは、図３におけるスイッチ３１１，３１２、図４におけるスイッチ４０７でも可能である。また、図４のスイッチ４０８においても受信回路が‘Ｌｏｗ’と認識できる電圧を下回らせるように注意することで、同様のことが可能である。これは、電流源がＭＯＳトランジスタ５０１で構成されたような図５においても、スイッチ５０３を取り除くことで同等の効果となる。
【００２９】
（実施の形態８）
図８は、図７のように電源とスイッチとを短絡するスイッチがない回路において、電流源８０１に電流値を変動させる機能を持たせることにより、二値化出力を得る状態の時に、その出力波形のスルーレート、デューティ、スキューを調整する機能を持たすことが可能となるものである。ＭＯＳトランジスタで構成されたスイッチ２０４，２０５等は、ゲート酸化膜にある程度の電荷が蓄積されるまでＯＮ状態にはならない。そして、電荷の蓄積する速さは、電流の量に比例する。すなわち、電流源８０１に電流量を調整する機能を持たせることで、ＭＯＳトランジスタ２０４，２０５のゲートに電荷が蓄積される速さ、言い換えればスイッチがＯＮする速さを調整できるようになるのである。
【産業上の利用可能性】
【００３０】
本発明に係る信号出力回路は、回路面積を縮小するとともに、出力信号の特性を向上させる効果を有し、半導体デバイス間のインターフェース等として有用である。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態１に係る信号出力回路の概略図である。
【図２】本発明の実施形態２に係る信号出力回路の回路図である。
【図３】本発明の実施形態３に係る信号出力回路の回路図である。
【図４】本発明の実施形態４に係る信号出力回路の回路図である。
【図５】本発明の実施形態５に係る信号出力回路の回路図である。
【図６】本発明の実施形態６に係る信号出力回路の回路図である。
【図７】本発明の実施形態７に係る信号出力回路の回路図である。
【図８】本発明の実施形態８に係る信号出力回路の回路図である。
【図９】従来の信号出力回路のブロック図である。
【符号の説明】
【００３２】
１００  信号出力回路
１０１  ＬＶＤＳ信号出力回路
１０２  二値化信号出力回路
１０３，１０４  入力
１０５，１０６  出力
１０７  出力形式切り替え信号
２０１  電流源
２０２，２０３  ＮチャネルＭＯＳトランジスタ
２０４，２０５  ＰチャネルＭＯＳトランジスタ
２０６〜２１０  スイッチ
２１１  バイアス電圧信号
３０１，３０２  ＰチャネルＭＯＳトランジスタ
３０３，３０４  ＮチャネルＭＯＳトランジスタ
３０５，３０６  電流源
３０７〜３１３  スイッチ
４０１，４０２  ＰチャネルＭＯＳトランジスタ
４０３，４０４  ＮチャネルＭＯＳトランジスタ
４０５，４０６  電流源
４０７，４０８  スイッチ
５０１  ＰチャネルＭＯＳトランジスタ
５０２，５０３  スイッチ
５０４  バイアス電圧信号
６０１  インバータ
８０１  電流量調節機能付き電流源
９００  信号出力回路
９０１  ＬＶＤＳ信号出力回路
９０２  二値化信号出力回路
９０３，９０４  トライステートインバータ
９０５  出力形式切り替え信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2007166251.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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