(57)【要約】【課題】同期式ディジタル回路等へのクロック信号線上には、近くの配線との間の寄生容量により不正パルスが発生することがある。それが同期式ディジタル回路等に入力して来て、誤動作させることがあった。【解決手段】クロック信号発生源より送出されたクロック信号９をクロック信号連発化回路１３に入力し、個々のクロック信号９に対応させて所定の連発クロック１４，１５を発生させる。クロック信号線２上は連発クロックの形で伝送し、入力先である同期式ディジタル回路４の直前に配設した連発クロック検出回路１６に入力する。連発クロック検出回路１６は、前記連発クロックが入力されて来た時のみ検出クロック信号１７を出力し、これをクロック信号として同期式ディジタル回路４に入力する。クロック信号線２上に生ずる不正パルス１０，１１は所定の連発クロックではないから、検出クロック信号１７が出力されることはなく、同期式ディジタル回路４を誤動作させることはない。【選択図】図１
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【特許請求の範囲】
【請求項１】
クロック信号発生源より送出されたクロック信号が入力され、個々のクロック信号に対応させて所定複数個の連発クロックを出力するクロック信号連発化回路と、
該クロック信号連発化回路の出力側に接続されたクロック信号線と、
該クロック信号線が入力側に接続され、前記所定複数個の連発クロックが入力されたときに１個の検出クロック信号を出力する連発クロック検出回路とを具えた構成とし、
該検出クロック信号をクロック信号入力先回路のクロック信号として入力するようにした
ことを特徴とするクロック信号入力方式。
【請求項２】
クロック信号連発化回路を、
入力されて来るクロック信号を所定時間遅延させて出力する遅延回路と、
該遅延回路の出力と入力されて来たままのクロック信号とが入力される信号混合回路とを具えた構成とし、
該信号混合回路の出力をクロック信号連発化回路の出力とした
ことを特徴とする請求項１記載のクロック信号入力方式。
【請求項３】
連発クロック検出回路を、
入力されて来る連発クロックの内の最初のクロックにより、連発クロックの最後のクロックが終了するまでは継続する所定時間幅のイネーブル信号を発生するイネーブル信号発生回路と、
該イネーブル信号と入力されて来たままの連発クロックとが入力される信号検出回路とを具えた構成とし、
該信号検出回路の出力を連発クロック検出回路の出力とした
ことを特徴とする請求項１記載のクロック信号入力方式。
【請求項４】
クロック信号発生源より送出された個々のクロック信号に対応させて所定複数個の連発クロックを生成し、
該連発クロックの形でクロック信号線を伝送し、
クロック信号入力先回路の直前で前記連発クロックであるか否かを検出し、
連発クロックを検出した時に発生させる出力パルスを該クロック信号入力先回路のクロック信号として入力するようにした
ことを特徴とするクロック信号入力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期式ディジタル回路等に、クロック信号を入力するためのクロック信号入力方式および方法に関するものである。
【背景技術】
【０００２】
クロック信号はいろいろな回路において利用されるが、わけても同期式ディジタル回路では、必須のものとして用いられている。なぜなら、同期式ディジタル回路では、動作がクロック信号に同期して行われるよう回路が構成されているからである。なお、同期式ディジタル回路の代表的なものとしては、同期式フリップフロップ回路がある。
同期式ディジタル回路等へのクロック信号入力方式としては、従来、クロック信号をクロック信号線を経てクロック入力端子にそのまま入力する方式とか、そのまま入力するのではなく、入力タイミング調整用の遅延回路を経てから入力する方式等がある。入力タイミング調整用の遅延回路を経て入力するタイプの例としては、特開平５−１１０３９７号公報がある。
【０００３】
図６は、従来のクロック信号入力方式の１例を説明する図であり、クロック信号線を経てそのまま入力する例を示している。図６において、１はデータ線、２はクロック信号線、３は寄生容量、４は同期式ディジタル回路、５はデータ線、６は寄生容量、７は他の回路、８はデータ信号、９はクロック信号、１０，１１は不正パルス、１２はデータ信号、Ｃはクロック入力端子、Ｄはデータ入力端子である。同期式ディジタル回路４は、クロック信号入力先回路の１例である。
図６（１）はクロック信号が入力される同期式ディジタル回路およびそのクロック信号線に付随する寄生容量を示し、図６（２）は、該クロック信号線に不正パルス（クロストークノイズ）が発生させられる様子を示している。
【０００４】
図６（１）に従って回路構成を説明すると、同期式ディジタル回路４へのデータはデータ線１を経て入力され、クロック信号はクロック信号線２を経てそのまま入力される。他の回路７は、同期式ディジタル回路４の近くに配設されている回路であり、データ線５は他の回路７へデータを入力するための線である。
寄生容量３，６は、それぞれクロック信号線２とデータ線１との間，クロック信号線２とデータ線５との間に存在する寄生容量である。これらの寄生容量が大きい場合には、後で述べるように、データ線１，５上の信号変化（データ量変化）の影響を受けて、クロック信号線２上に不正パルスが発生させられる可能性がある。
【特許文献１】特開平５−１１０３９７号公報
【特許文献２】特開２００５−０１１２０６号公報
【特許文献３】特開２００２−０９１７８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
（問題点）
前記した従来のクロック信号入力方式には、クロック信号入力時に動作する筈の同期式ディジタル回路等が、クロック信号線上に発生した不正パルス（クロストークノイズ）により、誤動作させられてしまうという問題点があった。
（問題点の説明）
以下、図６（２）等に従って上記の問題点を説明する。クロック信号９は、同期式ディジタル回路４に入力すべく、クロック信号線２上に正規に送出されたクロック信号である。クロック信号線２上に現れる信号がこれのみであれば、同期式ディジタル回路４は正常に動作し続け、誤動作することはない。
しかし、もし前記した寄生容量３，６が大きい場合には、データ線１上のデータ信号８の信号変化の影響を受けて、クロック信号線２上に不正パルス１０が発生させられたり、データ線５上のデータ信号１２の信号変化の影響を受けて、不正パルス１１が発生させられたりすることがある。
【０００６】
図７は、このような従来のクロック信号入力方式でのクロック信号線上の信号を説明する図である。図７の（１）はデータ線１のデータ，（２）はデータ線５のデータ，（３）は送出クロック，（４）はクロック信号線上の信号であり、横軸方向は何れも時間を表している。
クロック信号９１〜９４は一定の時間間隔で発生されるから、送出クロックは図７（３）に示す如く一定間隔（クロック間隔ＴC ）のパルスとして表される。送出クロックはクロック信号線２上を伝送されるから、それら全ては図７（４）でも一定間隔のパルスとして表される。
【０００７】
一方、データ線１のデータ信号８の信号値の遷移により、クロック信号線２上に不正パルスが発生する場合、それは図７（４）では不正パルス１０として表される。同様に、データ線５のデータ信号１２の信号値の遷移により、クロック信号線２上に不正パルスが発生する場合、それも図７（４）では不正パルス１１として表される。データ線１，５の信号（データ値）は、クロック信号９と同期して変化するわけのものではないから、不正パルス１０，１１はクロック信号９と同じ時点で発生するとは限らない（異なる時点で発生するものが殆どである。以下、異なる時点で発生したものとして説明する。）。
クロック信号線２上に現れた信号は、順次同期式ディジタル回路４に入力されることになるが、不正パルス１０，１１はクロック信号９ではないから、所定の同期時点ではない時点で入力され、結局、同期式ディジタル回路４を誤動作させてしまうことになる。
【０００８】
不正パルス１０，１１のようなクロストークノイズによる誤動作は、勿論好ましくないわけであり、クロストークノイズ対策に関する提案も従来からいろいろと行われている。  例えば、特開２００５−０１１２０６号公報の「ノイズ解析システム及びノイズ解析方法」には、大規模集積回路において、クロストークノイズによる誤作動発生の危険性がある箇所を自動的に検出するものが提案されている。この提案では、ノイズ解析部で誤作動因子の値を測定し、比較部で誤作動因子の値と所定のエラー基準値とを比較し、該エラー基準値を超えた時に誤作動信号を出力するようにしている。
【０００９】
また、特開２００２−０９１７８９号公報の「ノイズ検出回路」には、半導体装置内で発生するクロストークノイズの発生箇所を、リアルタイムで検出するものが提案されている。この提案では、半導体装置内にノイズ検出用のアンテナ線を配設し、そのアンテナ線でノイズをキャッチすることによりノイズ発生箇所を検出している。
これら従来の提案は、クロストークノイズが発生する箇所を、如何にして検知するかということを目的としたものであり、図６（２）で説明したような誤作動に対処するものではなかった。即ち、クロック信号線上にクロストークノイズ（不正パルス１０等）が乗って押し寄せて来た場合に、同期式ディジタル回路が誤作動しないようにするといった類のものではなかった。
【００１０】
そこで本発明は、前記したような問題点を解決すべく、同期式ディジタル回路等へのクロック信号線上にクロストークノイズが発生しても、そのクロストークノイズによっては同期式ディジタル回路等は動作しないようにすることを課題とするものである。
【課題を解決するための手段】
【００１１】
前記課題を解決するため、本発明のクロック信号入力方式では、クロック信号発生源より送出されたクロック信号が入力され、個々のクロック信号に対応させて所定複数個の連発クロックを出力するクロック信号連発化回路と、該クロック信号連発化回路の出力側に接続されたクロック信号線と、該クロック信号線が入力側に接続され、前記所定の複数個の連発クロックが入力されたときに１個の検出クロック信号を出力する連発クロック検出回路とを具えた構成とし、該検出クロック信号をクロック信号入力先回路のクロック信号として入力することとした。
【００１２】
前記したクロック信号連発化回路の１例としては、入力されて来るクロック信号を所定時間遅延させて出力する遅延回路と、該遅延回路の出力と入力されて来たままのクロック信号とが入力される信号混合回路とを具えた構成とし、該信号混合回路の出力をクロック信号連発化回路の出力としたものがある。
また、前記した連発クロック検出回路としては、入力されて来る連発クロックの内の最初のクロックにより、連発クロックの最後のクロックが終了するまでは継続する所定時間幅のイネーブル信号を発生するイネーブル信号発生回路と、該イネーブル信号と入力されて来たままの連発クロックとが入力される信号検出回路とを具えた構成とし、該信号検出回路の出力を連発クロック検出回路の出力としたものがある。
【００１３】
なお本発明のクロック信号入力方法では、クロック信号発生源より送出された個々のクロック信号に対応させて所定複数個の連発クロックを生成し、該連発クロックの形でクロック信号線を伝送し、クロック信号入力先回路の直前で前記連発クロックであるか否かを検出し、連発クロックを検出した時に発生させる出力パルスをクロック信号入力先回路へのクロック信号として入力するようにする。
【発明の効果】
【００１４】
本発明のクロック信号入力方式および方法によれば、正規の個々のクロック信号は、クロック信号連発化回路により連発クロックとされた上でクロック信号線を伝送され、クロック信号入力先回路の直前で連発クロック検出回路により検出され、単独のクロックとして該回路に入力される。そのため、クロック信号線上に不正パルス（クロストークノイズ。これは通常、単発）が発生しても、この不正パルスによっては連発クロック検出回路から出力が出ることはなく、従ってクロック信号入力先回路を誤動作させることがなくなる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
図１は、本発明のクロック信号入力方式を説明する図である。符号は図６のものに対応し、１３はクロック信号連発化回路、１４，１５は連発クロック、１６は連発クロック検出回路、１７は検出クロック信号である。
まず回路構成について説明すると、図６の構成と相違している点は、クロック信号入力先回路である同期式ディジタル回路４へクロック信号９を入力するための構成として、クロック信号連発化回路１３と連発クロック検出回路１６とを具えたという点である。クロック信号連発化回路１３は、クロック信号を送出しているクロック信号発生源（図示せず）の近くに配設され、連発クロック検出回路１６は、クロック信号の入力先（同期式ディジタル回路）の近くに（出来るだけ直前に）配設される。そして、両者はクロック信号線２により接続される。
【００１６】
次に、クロック信号の入力動作の概要を説明しておく（詳細説明は後に図５を参照しつつ行う）。
（１）図示しないクロック信号発生源で発生されたクロック信号９は、クロック信号連発化回路１３へ入力され、連発クロック１４，１５が出力される。
（２）連発クロック１４，１５は、クロック信号線２を経由して連発クロック検出回路１６へ伝送される。
（３）連発クロック検出回路１６は、連発クロックが１組入力される毎に１個の検出クロック信号１７を出力する。この検出クロック信号１７は、クロック信号９に対応して発生されることになるから、クロック信号９と同じ間隔のクロック信号となっている。
（４）検出クロック信号１７が、最終の入力先である同期式ディジタル回路４のクロック入力端子Ｃへと入力される。
【００１７】
かくして、１個のクロック信号９が送出されると、それに対応して１個の検出クロック信号１７が同期式ディジタル回路４へ入力されるから、同期式ディジタル回路４は所期の通り正常にクロック動作をすることが出来る。
もし、データ線１のデータ信号８の変化によりクロック信号線２上に不正パルス１０が発生したり、データ線５のデータ信号１２の変化によりクロック信号線２上に不正パルス１１が発生したりしても、これらは連発ではなく単発であるので、連発クロック検出回路１６からは検出クロック信号１７は出力されない。そのため、クロック信号線２上に不正パルス１０，１１が発生しても、それに応じて同期式ディジタル回路４が誤動作することはない。
【００１８】
さて本発明では、クロック信号連発化回路とか連発クロック検出回路という回路を提示しているが、これらは次のようなものである。
本発明ではクロック信号連発化回路とは、１個のクロック信号が入力されると連発の複数個のクロック信号を出力する回路と定義することにする。図１のクロック信号連発化回路１３は、１個のクロック信号９が入力されると、２個の連発クロック１４，１５を出力する回路とされている。
図２は、クロック信号連発化回路１３の１例を示す図である。符号は図１のものに対応し、１３１は遅延回路、１３２はＯＲ回路である。このＯＲ回路は、複数の入力信号を混合した信号を出力する信号混合回路の１例として用いられている。入力されて来るクロック信号９を、ＯＲ回路１３２の一方の入力端子にはそのまま入力し、他方の入力端子には遅延回路１３１（遅延時間Ｔとする）を介して入力する構成とする。こうすると、ＯＲ回路１３２の出力端子からは、最初のクロックと、それより遅延時間Ｔだけ遅れたクロックとが混合され、２連発のクロックが出力されて来る。なお、遅延時間Ｔは適宜設定することが出来る。
【００１９】
また本発明では、連発クロック検出回路とは、クロック信号連発化回路で発生された連発クロックが入力されると、１個のクロック信号を出力する回路と定義することにする。図１の連発クロック検出回路１６は、２個の連発クロック１４，１５が入力されると、１個の検出クロック信号１７を出力する回路とされている。
図３は、連発クロック検出回路１６の１例を示す図である。符号は図１のものに対応し、１６１はイネーブル信号発生回路、１６２はＡＮＤ回路である。このＡＮＤ回路は、イネーブル信号の入力期間中（ハイの間）に、クロック信号が入って来るのを検出する信号検出回路の１例として用いられている。入力されて来る連発クロック１４，１５を、ＡＮＤ回路１６２の一方の入力端子にはそのまま入力し、他方の入力端子には、連発クロック１４，１５を入力して発生させたイネーブル信号発生回路１６１の出力を入力する構成とする。
【００２０】
イネーブル信号発生回路１６１は、入力信号の時点より所定幅（ＴE ）のパルスを発生する回路である。例えばトランジショントリガタイプ（エッジトリガタイプ）のイネーブル信号発生回路の場合では、入力信号の立ち下がりの時点より所定幅のパルスを発生する。イネーブル信号のパルス幅ＴE は適宜設定することが出来るが、本発明においては、少なくとも連発クロックの最後のクロックが終了するまでは継続する幅としておく。
【００２１】
図４は、連発クロック検出回路１６の動作を説明する波形図であり、符号は図２，図３のものに対応している。図４の（１）は連発クロック検出回路への入力信号、（２）はイネーブル信号、（３）は連発クロック検出回路の出力信号を表している。また（Ａ）は正常の連発クロックが入力された時の波形を示し、（Ｂ）は不正パルスが入力された時の波形を示している。
まず（Ａ）の正常クロック入力時の場合を説明する。連発クロック１４，１５の最初のクロック１４の立ち下がりをトリガとしてイネーブル信号発生回路１６１は動作し、その出力であるイネーブル信号１８は立ち上げられ、ハイとされる（パルス幅ＴE ）。次のクロック１５は遅延時間Ｔだけ遅れて入力されて来るが、該クロック１５の立ち下がり時点ではイネーブル信号１８は既にハイとされており、その状態を継続中であるから（そうなるようにパルス幅ＴE を設定しておく）、イネーブル信号発生回路１６１としては格別の動作をすることはない（ハイの状態をそのまま継続）。
【００２２】
一方、ＡＮＤ回路１６２の入力に注目すると、最初のクロック１４が入力して来た時には、イネーブル信号発生回路１６１からのイネーブル信号１８はまだ立ち上げられておらず、ローの状態にある。そのため、ＡＮＤ回路１６２から出力は出ない（ローのまま）。しかし、次のクロック１５が入力して来た時には、イネーブル信号１８は既にハイにされているから、ＡＮＤ回路１６２の入力は共にハイとなり、ＡＮＤ回路１６２からはハイの出力が出る。これが図４（３）の検出クロック信号１７である。
【００２３】
次に（Ｂ）の不正パルス入力時の場合を説明する。不正パルス１０は殆ど単発であるから（連発クロック１４，１５と略同様の間隔の連発クロックとして発生させられることは、理論的には皆無とは言えないが、セットアップ時間とホールド時間を考慮すると、その可能性は極めて小であり、実際問題としては無視することが出来る）、その立ち下がりでイネーブル信号１８は立ち上げられる。しかし、イネーブル信号１８の継続中に次のクロックが入って来ることはないから、ＡＮＤ回路１６２からは出力は出ない（ローのまま）。従って、連発クロック検出回路１６から検出クロック信号１７が出て来ることはない。図４（３）で、ハイになっている信号が何も無いのは、そのことを表している。
以上のようにして、連発クロック検出回路１６は、連発クロックが入力して来た時のみ出力を発生する。
【００２４】
図５は、本発明のクロック信号入力方式の動作を説明する波形図である。符号は図１，図７のものに対応し、１４１〜１４４，１５１〜１５４はクロック信号線２上の連発クロック、１７１〜１７４は検出クロック信号、１８１〜１８４，１８Ａ，１８Ｂはイネーブル信号である。そして、図５の（１）はデータ線１のデータ、（２）はデータ線５のデータ、（３）は送出クロック、（４）はクロック信号線上の信号、（５）はイネーブル信号、（６）は連発クロック検出回路出力を、それぞれ表している。なお、横軸方向はいずれも時間を表している。
【００２５】
図５（３）は、図示しないクロック信号発生源より送出されたクロック信号９１〜９４を示している。これらがクロック信号連発化回路１３に入力されると、クロック信号のそれぞれに応じて連発クロックが発生される。例えば、クロック信号９１に対応しては連発クロック１４１，１５１が発生され、クロック信号９２に対応しては連発クロック１４２，１５２が発生される。これらは、クロック信号線２上に出力される。
一方、クロック信号線２上には、データ信号８や１２の変化により、不正パルス１０，１１が発生することがあるから、図５（４）に示すように、クロック信号線２上には連発クロックと不正パルスとが混在して現れることになる。
【００２６】
連発クロック検出回路１６中のイネーブル信号発生回路１６１は、これに入力して来る信号の立ち下がりでイネーブル信号（パルス幅ＴE ）を発生するので、図５（５）に示すように、連発クロックの最初のクロックの立ち下がりにおいてのみならず、不正パルス１０，１１の立ち下がりにおいてもイネーブル信号は発生される。イネーブル信号１８Ａ，１８Ｂは、不正パルス１０，１１により発生されたイネーブル信号である。
図５（６）は連発クロック検出回路１６の出力を表すが、連発クロック検出回路１６は、イネーブル信号がハイであるパルス幅ＴE の間に次のクロックが入力して来た場合にのみ、検出クロック信号を出力する。従って、連発クロックに対しては出力が出ている。しかし、不正パルス１０，１１に続いてはクロックが入力して来ないから、それらに対応しては、出力は出ていない。
このような図５（６）の出力が、図１の同期式ディジタル回路４へのクロック信号として入力されるので、不正パルス１０，１１によって誤動作させられることはない。
【００２７】
以上述べたことより明らかなように、本発明ではクロック信号を伝送するに際し、連発化した状態で目的とする回路直前まで伝送するという工夫をし、目的回路に入力するに際しては、その直前にて連発クロックと不正パルスとを区別するという工夫を施すことにより、目的回路が不正パルスにより誤動作しないようにしている。連発クロックという形態に変えて伝送する理由は、伝送線上で混入する不正パルスとの区別を容易とするためである。
【００２８】
前記した例でのクロック信号連発化回路は、２個の連発クロックを発生するものであったが、クロックの数は２個に限られるわけではない。必要に応じて他の個数のものとしてもよい。
図８は、クロック信号連発化回路の他の例を示す図であり、この例では３個の連発クロックを発生している。符号は図２のものに対応し、１３３は遅延回路、１３４は信号混合回路としてのＯＲ回路、１３５は遅延回路、１９，２０，２１は連発クロックである。図８の（１）は遅延時間の異なる遅延回路を２つ並列に接続した部分を含むもの、（２）は同じ遅延時間を持つ遅延回路を２つ直列に接続した部分を含むものである。
【００２９】
図８（１）の遅延回路１３１を遅延時間Ｔの回路、遅延回路１３３を遅延時間２Ｔの回路とし、これらの入力側を一括接続してクロック信号９を入力する。遅延回路１３３からは、遅延回路１３１より更にＴだけ遅れてクロックが出て来る。
３つの入力端子を持つＯＲ回路１３４の第１の入力端子にクロック信号９を直接入力し、第２の入力端子に遅延回路１３１の出力を入力し、第３の入力端子に遅延回路１３３の出力を入力すれば、ＯＲ回路１３４の出力端子には、間隔Ｔの３連発クロック１９，２０，２１が出る。
【００３０】
図８（２）の遅延回路１３１，１３５は同じ遅延時間Ｔを有する回路とし、遅延回路１３１の入力側にクロック信号９を入力し、その出力は遅延回路１３５に入力する。ＯＲ回路１３４の第１の入力端子にクロック信号９を直接入力し、第２の入力端子に遅延回路１３１の出力を入力し、第３の入力端子に遅延回路１３５の出力を入力すれば、ＯＲ回路１３４の出力端子には、やはり間隔Ｔの３連発クロック１９，２０，２１が出る。
【００３１】
なお、本発明ではクロックを連発化している関係上、クロック周波数が極めて大である場合には適用しにくくなる。第１の理由は、図５でも分かるように、クロック周波数が大だとクロック間隔ＴC が小となるが、このＴC が連発クロックの間隔Ｔに近づいて来ると、前の連発クロックと後の連発クロックとの区別がしにくくなるからである。第２の理由は、パルス幅ＴE は連発クロックの間隔Ｔより大とする必要があるわけであるが、他方、ＴE はクロック間隔ＴC より当然小でなければならず、パルス幅ＴE の設定がしにくくなるからである。
【００３２】
また、本発明では、クロック信号連発化回路１３と連発クロック検出回路１６との間のクロック信号線２上に不正パルスが発生した場合には効果があるが、それ以外の部分で発生した場合には効果はない。例えば、クロック信号連発化回路１３の入力側の部分で不正パルスが発生した場合、その不正パルスに対してもクロック信号連発化回路１３は連発クロックを発生するから、同期式ディジタル回路４は誤動作してしまう。従って、不正パルスの発生を防ぐため、回路構成時にそのような部分の配線を極力短くする等の対策を講じておく必要がある。
【図面の簡単な説明】
【００３３】
【図１】本発明のクロック信号入力方式を説明する図
【図２】本発明で使用するクロック信号連発化回路の１例を示す図
【図３】本発明で使用する連発クロック検出回路の１例を示す図
【図４】連発クロック検出回路の動作を説明する波形図
【図５】本発明のクロック信号入力方式の動作を説明する波形図
【図６】従来のクロック信号入力方式を説明する図
【図７】従来のクロック信号入力方式でのクロック信号線上の信号を説明する図
【図８】本発明で使用するクロック信号連発化回路の他の例を示す図
【符号の説明】
【００３４】
１…データ線、２…クロック信号線、３…寄生容量、４…同期式ディジタル回路、５…データ線、６…寄生容量、７…他の回路、８…データ信号、９…クロック信号、１０，１１…不正パルス、１２…データ信号、１３…クロック信号連発化回路、１４，１５…連発クロック、１６…連発クロック検出回路、１７…検出クロック信号、１８…イネーブル信号、１９，２０，２１…連発クロック、１３１…遅延回路、１３２…ＯＲ回路、１３３…遅延回路、１３４…ＯＲ回路、１３５…遅延回路、１６１…イネーブル信号発生回路、１６２…ＡＮＤ回路、Ｃ…クロック入力端子、Ｄ…データ入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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