(57)【要約】【課題】効率的なコンプライアンステストを実現できるデータ転送制御装置及び電子機器を提供すること。【解決手段】データ転送制御装置は、コンプライアントパターンのテストパターンを発生するパターンジェネレータ５２と、スクランブル処理を行うスクランブラ５４と、送信データに対してスクランブル処理を行って出力するデータスクランブラ５６を含む。スクランブラ５４は、コンプライアントパターンを用いてテストを行うコンプライアンステスト時に、パターンジェネレータ５２からのテストパターンに対してスクランブル処理を行う。データスクランブラ７０は、コンプライアンステスト時に、スクランブラ５４からのスクランブル処理後のテストパターンに対してスクランブル処理を行って出力する。【選択図】図４
2007233993.tif 000002
【特許請求の範囲】
【請求項１】
シリアルバスを介してデータ転送を行うデータ転送制御装置であって、
コンプライアントパターンのテストパターンを発生するパターンジェネレータと、
スクランブル処理を行うスクランブラと、
送信データに対してスクランブル処理を行って出力するデータスクランブラとを含み、
前記スクランブラは、
コンプライアントパターンを用いてテストを行うコンプライアンステスト時に、前記パターンジェネレータからのテストパターンに対してスクランブル処理を行い、
前記データスクランブラは、
前記コンプライアンステスト時に、前記スクランブラからのスクランブル処理後のテストパターンに対してスクランブル処理を行って出力することを特徴とするデータ転送制御装置。
【請求項２】
請求項１において、
送信データのＣＲＣを演算し、前記データスクランブラに対して出力する送信用ＣＲＣ演算部を含み、
前記送信用ＣＲＣ演算部は、
前記コンプライアンステスト時に、前記パターンジェネレータからのテストパターンについてのＣＲＣを演算し、前記データスクランブラに対して出力することを特徴とするデータ転送制御装置。
【請求項３】
請求項２において、
その第１の入力端子に送信データが入力され、その第２の入力端子に前記スクランブラからのスクランブル処理後のテストパターンが入力される第１のセレクタと、
その第１の入力端子に前記第１のセレクタの出力が入力され、その第２の入力端子に前記送信用ＣＲＣ演算部の出力が入力され、その出力端子に前記データスクランブラへのデータが出力される第２のセレクタを含むことを特徴とするデータ転送制御装置。
【請求項４】
請求項３において、
その第１の入力端子に前記データスクランブラの出力が入力され、その第２の入力端子に前記スクランブラの出力が入力され、その出力端子に物理層回路へのデータが出力される第３のセレクタを含むことを特徴とするデータ転送制御装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記スクランブラは、
コンティニュー・プリミティブに続くスクランブルデータを発生するスクランブラであることを特徴とするデータ転送制御装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記データスクランブラと物理層回路との間に設けられ、８ｂ／１０ｂのエンコード処理を行う８ｂ／１０ｂエンコーダを含むことを特徴とするデータ転送制御装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
複数のテストパターンの中から、前記パターンジェネレータが発生するテストパターンを前記パターンジェネレータに対して指示するテスト制御部を含むことを特徴とするデータ転送制御装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
物理層回路が受信したデータのデスクランブル処理を行うデータデスクランブラと、
デスクランブル処理後のデータのＣＲＣを演算する受信用ＣＲＣ演算部を含むことを特徴とするデータ転送制御装置。
【請求項９】
請求項８において、
物理層回路と前記データデスクランブラとの間に設けられ、８ｂ／１０ｂのデコード処理を行う８ｂ／１０ｂデコーダを含むことを特徴とするデータ転送制御装置。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記シリアルバスはシリアルＡＴＡ（Serial AT Attachment）のバスであることを特徴とするデータ転送制御装置。
【請求項１１】
請求項１乃至１０のいずれかに記載のデータ転送制御装置と、
前記データ転送制御装置を制御する処理部と、
を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ転送制御装置及び電子機器に関する。
【背景技術】
【０００２】
近年、ストレージデバイス等のシリアルインターフェースとして、シリアルＡＴＡ（Serial AT Attachment）と呼ばれる規格が脚光を浴びている。このシリアルＡＴＡは、パラレルインターフェースであるＡＴＡ（ＩＤＥ）との間のソフトウェアレベルでの互換性を備えた規格である。そして最初の規格であるシリアルＡＴＡ Ｉのデータ転送速度は１．５Ｇｂｐｓであったが、次の規格であるシリアルＡＴＡ IIではデータ転送速度が３．０Ｇｂｐｓに高速化している。またシリアルＡＴＡ IIでは外部接続についても定義されている。
【０００３】
このシリアルＡＴＡでは、シリアルインターフェースのコンプライアンステスト（compliance test）を行うために、コンプライアントパターン（compliant pattern）が定義されている。このコンプライアントパターンは、ＳＯＦ（Start Of Frame）プリミティブと、ＳＯＦプリミティブに続くテストパターン（specified test pattern）と、テストパターンに続くＣＲＣ（Cyclic Redundancy Check）と、ＥＯＦ（End Of Frame）プリミティブにより構成される。このテストパターンは、シリアルＡＴＡインターフェースのコンプライアンスやシグナル・インテグリティを確かめるためのパターンとなっている。
【０００４】
そしてシリアルＡＴＡの規格ではコンプライアントパターンのテストパターンについては、スクランブルがかからないパターンの状態のままで、シリアルＡＴＡのケーブル（シリアルバス）上に現れる必要がある。ところが、シリアルＡＴＡ規格に基づいてリンク層やトンラスポート層のコントローラを設計すると、転送するデータに対してスクランブルをかける必要がある。このため、テストパターンの生成処理が複雑になり、組込用途のデータ転送制御装置にはなじまないという問題がある。
【特許文献１】特開２００４−２３３２００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、以上のような課題に鑑みてなされたものであり、その目的とするところは、効率的なコンプライアンステストを実現できるデータ転送制御装置及びこれを含む電子機器を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、シリアルバスを介してデータ転送を行うデータ転送制御装置であって、コンプライアントパターンのテストパターンを発生するパターンジェネレータと、スクランブル処理を行うスクランブラと、送信データに対してスクランブル処理を行って出力するデータスクランブラとを含み、前記スクランブラは、コンプライアントパターンを用いてテストを行うコンプライアンステスト時に、前記パターンジェネレータからのテストパターンに対してスクランブル処理を行い、前記データスクランブラは、前記コンプライアンステスト時に、前記スクランブラからのスクランブル処理後のテストパターンに対してスクランブル処理を行って出力するデータ転送制御装置に関係する。
【０００７】
本発明によれば、コンプライアンステスト時に、パターンジェネレータがコンプライアントパターンのテストパターンを発生し、スクランブラが、発生したテストパターンのスクランブル処理を行う。そしてデータスクランブラが、スクランブル処理後のテストパターンに対してスクランブル処理を行って、得られたテストパターンを出力する。このようにすれば、シリアルバス上には、パターンジェネレータが発生したテストパターンが現れるようになり、適正なコンプライアンステストを実現できる。またテストパターンが自動的に２回スクランブルされて元のパターンに戻って、データスクランブラから出力されるようになるため、効率的なコンプライアンステストを実現できる。
【０００８】
また本発明では、送信データのＣＲＣを演算し、前記データスクランブラに対して出力する送信用ＣＲＣ演算部を含み、前記送信用ＣＲＣ演算部は、前記コンプライアンステスト時に、前記パターンジェネレータからのテストパターンについてのＣＲＣを演算し、前記データスクランブラに対して出力するようにしてもよい。
【０００９】
このようにすれば、通常動作時と同様の制御フローで、ＣＲＣを演算して付加することが可能になり、処理を簡素化できる。
【００１０】
また本発明では、その第１の入力端子に送信データが入力され、その第２の入力端子に前記スクランブラからのスクランブル処理後のテストパターンが入力される第１のセレクタと、その第１の入力端子に前記第１のセレクタの出力が入力され、その第２の入力端子に前記送信用ＣＲＣ演算部の出力が入力され、その出力端子に前記データスクランブラへのデータが出力される第２のセレクタを含むようにしてもよい。
【００１１】
このようにすれば、第１、第２のセレクタの第１、第２の入力端子の切り替え選択だけで、通常動作とコンプライアンステストの切り替えを実現できるようになり、データ転送制御装置の処理や構成を簡素化できる。
【００１２】
また本発明では、その第１の入力端子に前記データスクランブラの出力が入力され、その第２の入力端子に前記スクランブラの出力が入力され、その出力端子に物理層回路へのデータが出力される第３のセレクタを含むようにしてもよい。
【００１３】
このようにすれば、第３のセレクタの第１、第２の入力端子の切り替え選択だけで、データスクランブラからのスクランブルデータとスクランブラからのスクランブルデータを切り替えて出力できるようになる。
【００１４】
また本発明では、前記スクランブラは、コンティニュー・プリミティブに続くスクランブルデータを発生するスクランブラであってもよい。
【００１５】
このようにすれば、通常動作時に使用するコンティニュー・プリミティブ用のスクランブラを有効活用できるため、データ転送制御装置の大規模化を最小限に抑えることができる。
【００１６】
また本発明では、前記データスクランブラと物理層回路との間に設けられ、８ｂ／１０ｂのエンコード処理を行う８ｂ／１０ｂエンコーダを含むようにしてもよい。
【００１７】
また本発明では、複数のテストパターンの中から、前記パターンジェネレータが発生するテストパターンを前記パターンジェネレータに対して指示するテスト制御部を含むようにしてもよい。
【００１８】
このようにすれば、テスト制御部による指示だけで、複数のテストパターンの中から任意のテストパターンを発生してシリアルバスに出力できるようになり、データ転送制御装置を制御する処理部等の処理負荷を軽減できる。
【００１９】
また本発明では、物理層回路が受信したデータのデスクランブル処理を行うデータデスクランブラと、デスクランブル処理後のデータのＣＲＣを演算する受信用ＣＲＣ演算部を含むようにしてもよい。
【００２０】
このようにすれば、物理層回路を介して入力された受信データに対するデスクランブル処理やＣＲＣ演算を実現できる。
【００２１】
また本発明では、物理層回路と前記データデスクランブラとの間に設けられ、８ｂ／１０ｂのデコード処理を行う８ｂ／１０ｂデコーダを含むようにしてもよい。
【００２２】
また本発明では、前記シリアルバスはシリアルＡＴＡ（Serial AT Attachment）のバスであってもよい。
【００２３】
また本発明は、上記のいずれかに記載のデータ転送制御装置と、前記データ転送制御装置を制御する処理部とを含む電子機器に関係する。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２５】
１．シリアルＡＴＡ
まずシリアルＡＴＡ（Serial AT Attachment）規格について説明する。図１にシリアルＡＴＡ（以下、ＳＡＴＡ）の層構造を示す。
【００２６】
物理層では、ホストとデバイスとの間のシリアル通信や、シリアルデータからパラレルデータへの変換やパラレルデータからシリアルデータへの変換などが行われる。具体的にはビット列がシリアル・ビット化され、小振幅の差動信号として転送される。
【００２７】
リンク層では、物理層とのデータの送受信や、シリアルインターフェースプロトコルの制御や、トランスポート層との間でのアプリケーションデータ（ユーザデータ）の送受信が行われる。具体的にはフレーム転送のための伝送路のアービトレーションやフロー制御が行われ、ＦＩＳ(Frame Information Structure)や制御コードをシリアル伝送に適したビット列に変換する８ｂ／１０ｂ変換などが行われる。
【００２８】
アプリケーション層は、パラレルＡＴＡ（ＩＤＥ）規格のホストバスアダプタ（ＨＢＡ）と同じインターフェースを通してトランスポート層にアクセスする。レジスタアクセスなどはパラレルＡＴＡ規格のコマンドプロトコルとソフトウェアレベルで互換性を有している。トランスポート層は、リンク層と送受信するデータをパラレルＡＴＡ規格のコマンドプロトコル動作に変換する。
【００２９】
これらの物理層、リンク層、トランスポート層は、ホスト側、デバイス側に設けられた物理層回路（ＰＨＹコントローラ）、リンクコントローラ、トランスポートコントローラにより実現される。またアプリケーション層は、ホスト側、デバイス側のソフトウェア、バッファメモリ、ＤＭＡエンジンなどにより実現される。
【００３０】
パラレルＡＴＡ（ＩＤＥ）では、制御レジスタである全てのタスクファイル・レジスタ（ＴＦＲ）はＣＰＵ（広義には処理部）のアドレス空間にマッピングされる。ＣＰＵ上のソフトウェアは、このレジスタをリード／ライトしてデバイスを制御する。このＴＦＲはデバイス側のファームウェアからも同時に参照される。
【００３１】
ＳＡＴＡでは、従来のパラレルＡＴＡ（ＩＤＥ）との間でソフトウェアレベルでの互換性が維持されている。そしてＳＡＴＡでは、上述のＴＦＲが２つ存在することが特徴になっている。即ちホスト（ＨＢＡ）側に存在するシャドウ・タスクファイル・レジスタ（シャドウＴＦＲ）とデバイス側の本来のタスクファイル・レジスタ（デバイスＴＦＲ）である。ＣＰＵ上のソフトウェアからはシャドウＴＦＲのみが直接アクセス可能となっており、デバイス側のファームウェアからはデバイスＴＦＲのみが直接アクセス可能となっている。この２つのＴＦＲは、コマンド発行時と完了時にＨｏｓｔ ｔｏ Ｄｅｖｉｃｅ Ｒｅｇｉｓｔｅｒ ＦＩＳ、Ｄｅｖｉｃｅ ｔｏ Ｈｏｓｔ Ｒｅｇｉｓｔｅｒ ＦＩＳおよびＰＩＯ Ｓｅｔｕｐ ＦＩＳによりお互いにコピーされる。なおＳＡＴＡでは従来のＩＤＥをエミュレートするために８個のフレーム（ＦＩＳ）が定義されている。
【００３２】
図２、図３に、トランスポート層、リンク層、物理層でのデータ処理の流れを示す。図２は送信側のデータ処理の流れを示し、図３は受信側のデータ処理の流れを示している。
【００３３】
図２に示すように送信側のトランスポートコントローラ（トランスポート層）では、シャドウレジスタに書き込まれたコマンドやデータポートに入力されたデータによりＦＩＳが生成される。ここでＦＩＳは、フレームのペイロード部であり、Ｄｗｏｒｄ（３２ビット）単位で構成される。またフレームは、ホストとデバイスの間で交換される情報ユニットであり、ＳＯＦ（Start Of Frame）プリミティブと、ＦＩＳと、ＦＩＳに対して計算されたＣＲＣ（Cyclic Redundancy Check）と、ＥＯＦ（End Of Frame）プリミティブにより構成される。
【００３４】
リンクコントローラでは、ＦＩＳに対するＣＲＣが演算されてＦＩＳの最後尾に付加される。そしてＦＩＳ及びＣＲＣとスクランブルデータとの排他的論理和（ＸＯＲ）をとるスクランブル処理が行われる。そしてこのようにスクランブルされたＦＩＳ及びＣＲＣに対して、８ｂ／１０ｂのエンコードが行われる。ここで８ｂ／１０ｂエンコードは、８ビットのデータを１０ビットの伝送キャラクタに変換するデータ伝送符号化のアルゴリズムであり、符号列内の１と０の数を揃え、連続的な伝送を保証する。そして８ｂ／１０ｂエンコード後のＦＩＳ及びＣＲＣに対してＳＯＦ、ＥＯＦなどのプリミティブが付加される。
【００３５】
物理層回路では、リンク層からのパラレルデータがシリアルデータに変換され、小振幅の差動信号としてシリアルＡＴＡのバスに送信される。
【００３６】
図３に示すように受信側の物理層回路では、シリアルＡＴＡのバスを介して受信したシリアルデータがパラレルデータに変換される。
【００３７】
リンクコントローラでは、ＦＩＳ及びＣＲＣに付加されたプリミティブに対するデコードが行われる。またＦＩＳ及びＣＲＣに対する８ｂ／１０ｂのデコードが行われる。即ち１０ビットの伝送キャラクタが８ビットのデータに変換される。次に、スクランブルされたＦＩＳ及びＣＲＣとスクランブルデータとの排他的論理和をとるデスクランブル処理が行われる。そしてＦＩＳの最後尾に付加されたＣＲＣがチェックされる。
【００３８】
トランスポートコントローラでは、ＦＩＳのコマンドがシャドウレジスタに書き込まれ、ステータスや割り込みが出力されると共に、データがデータポートを介して出力される。
【００３９】
２．構成
図４に本実施形態のデータ転送制御装置の構成例を示す。このデータ転送制御装置は、トランスポートコントローラ１０、リンクコントローラ５０、物理層回路１００を含む。またテスト制御部１５０を含む。なお本実施形態のデータ転送制御装置は図４の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加する構成としてもよい。例えば物理層回路１００を含まない構成としてもよい。或いはトランスポートコントローラ１０やテスト制御部１５０を含まない構成としてもよい。或いはリンクコントローラ５０の構成要素の一部を省略したり、他の構成要素を追加してもよい。
【００４０】
ＳＡＴＡでは、データは３２ビット単位で処理される。この３２ビットのデータが、リンクコントローラ５０により８ｂ／１０ｂでエンコードされて４０ビットのデータになり、物理層回路１００に送られる。物理層回路１００は、この４０ビットのデータをシリアル化してＳＡＴＡのケーブルに送信する。受信も逆の手順で、シリアルデータが物理層回路１００で４０ビットのデータに変換され、リンクコントローラ５０で３２ビットのデータに変換され、トランスポートコントローラ１０に送られる。
【００４１】
トランスポートコントローラ１０はトランスポート層の制御を行うものである。具体的にはトランスポートコントローラ１０は、上位層（アプリケーション層）からＦＩＳの送信要求が来た時に、以下の処理を行う。
【００４２】
まずトランスポートコントローラ１０は、ＦＩＳタイプの要件に基づいてＦＩＳの内容を収集する。また送信する情報をＦＩＳのタイプ毎に定義フォーマットに配置する。次にリンクコントローラ５０に対して送信要求を通知する。これによりリンクコントローラ５０はＸ＿ＲＤＹの送信処理を行う。そして相手ノードからのＲ＿ＲＤＹを受信し、リンクコントローラ５０から受信のアクノリッジが来ると、トランスポートコントローラ１０はＦＩＳをリンクコントローラ５０に転送する。そして送信ＦＩＦＯのフロー管理を行い、必要なフロー制御をリンクコントローラ５０に通知する。その後、リンクコントローラ５０から送信結果を受信すると、必要に応じて上位層に送信結果を通知する。
【００４３】
トランスポートコントローラ１０は、リンクコントローラ５０からＦＩＳを受信した時には、以下の処理を行う。
【００４４】
トランスポートコントローラ１０は、リンクコントローラ５０からＦＩＳを受信すると、受信したＦＩＳのタイプを判別する。そしてＦＩＳのタイプに応じた適切なレジスタやＦＩＦＯにデータを転送する。そして受信ＦＩＦＯのフロー管理を行い、必要なフロー制御をリンクコントローラ５０に通知する。その後、リンクコントローラ５０及び上位層（アプリケーション層）に受信結果を通知する。
【００４５】
リンクコントローラ５０はリンク層の制御を行うものである。具体的にはリンクコントローラ５０は、送信時には以下の処理を行う。
【００４６】
まずリンクコントローラ５０はトランスポートコントローラ１０からのデータ（ＦＩＳ）を受け取る。そしてＦＩＳのＣＲＣを生成し、ＦＩＳの最後尾に付加する。次にデータのスクランブルを行い、その後、８ｂ／１０ｂのエンコードを行う。そしてＳＡＴＡ通信のプロトコルにしたがったプリミティブ、ＦＩＳの送信を行う。そして送信結果をトランスポートコントローラ１０に通知する。
【００４７】
リンクコントローラ５０は受信時には以下の処理を行う。即ちリンクコントローラ５０は物理層回路１００から、８ｂ／１０ｂエンコードキャラクタを受信する。そして８ｂ／１０ｂエンコードキャラクタをデコードし、デコードしたプリミティブを処理部等に通知する。次にデコードしたＦＩＳのデスクランブル処理を行い、ＣＲＣをチェックする。そしてトランスポートコントローラ１０にデータを渡す。またデコード結果やＣＲＣのチェック結果をトランスポートコントローラ１０に通知する。
【００４８】
物理層回路（ＰＨＹ）１００は物理層を実現するアナログフロントエンド回路である。この物理層回路１００は、シリアルデータ（シリアルストリーム）の送受信や、シリアルデータからパラレルデータへの変換や、パラレルデータからシリアルデータへの変換を行う。また８ｂ／１０ｂのＫ２８．５キャラクタの検出や、ＯＯＢ(Out Of Band）信号の検出と送信を行う。またデバイスステータス（デバイスの有無、転送状態、パワー状態）の提供や、通信制御用のインターフェース（転送レート制御、ループバック）の提供を行う。またオプションでパワーマネージメントも行う。
【００４９】
物理層回路１００はトランスミッタ（ドライバ）１１０、レシーバ１２０を含む。トランスミッタ１１０は、差動信号線（差動信号線ペア）ＴＸ＋／−を介してシリアルデータ（パケット）の送信を行い、レシーバ１２０は差動信号線（差動信号線ペア）ＲＸ＋／−を介してシリアルデータ（パケット）の受信を行う。ＴＸ＋／−、ＲＸ＋／−のＳＡＴＡバス（広義にはシリアルバス）では、振幅電圧＋／−２５０ｍＶのＮＲＺ差動信号によるシリアルストリーム転送が行われる。転送レートとしては１．５Ｇｂｐｓ（ＳＡＴＡ II Ｇｅｎ２では３．０Ｇｂｐｓ）が用意され、シリアルストリームからデータが抽出される。またＳＳＣ（Spread Spectrum Clocking）やトランスミッタ・レシーバのインピーダンス測定も行われる。
【００５０】
ＳＡＴＡのケーブルは７芯であり、差動信号線ＴＸ＋／−、ＲＸ＋／−の各ペアは、トランスミッタ１１０、レシーバ１２０に割り当てられる。上がり信号はデバイス側のＴＸ＋／−とホスト（ＨＢＡ）側のＲＸ＋／−を接続し、下り信号はホスト側のＴＸ＋／−とデバイス側のＲＸ＋／−を接続する。ＳＡＴＡでは全二重のみの仕様になっており、データは一方向のみしか通信できない。従ってＴＸ＋／−で通信を行っている最中に、バックチャネルとしてＲＸ＋／−で相手ノードからのプロトコル通信を行うことができ、フロー制御に有効利用できる。
【００５１】
リンクコントローラ５０はＴＸ（送信）ブロックとＲＸ（受信）ブロックを含む。そしてＴＸブロックは、パターンジェネレータ５２、スクランブラ５４、データスクランブラ５６を含む。また送信用のＣＲＣ演算部５８、８ｂ／１０ｂエンコーダ６０を含む。更に第１、第２、第３のセレクタ６１、６２、６３を含む。またＲＸブロックは、データスクランブラ７０、受信用のＣＲＣ演算部７２、８ｂ／１０ｂデコーダ７４を含む。なおリンクコントローラ５０は図４の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加する構成としてもよい。例えばパターンジェネレータ５２をリンクコントローラ５０の外側に設けてもよい。
【００５２】
パターンジェネレータ５２は、コンプライアントパターン（compliant pattern）のテストパターンを発生する。このパターンジェネレータ５２は、組み合わせロジック回路により実現してもよいし、ＲＯＭにより実現してもよい。またパターンジェネレータ５２は、テスト制御部１５０により指示されたテストパターンを発生して出力する。コンプライアントパターンのテストパターンは、決まったパターンの繰り返しが主であるため、論理圧縮することで、パターンジェネレータ５２の組み合わせロジック回路のゲート数を減らすことができる。
【００５３】
スクランブラ５４はスクランブル処理を行う。このスクランブラ５４としては、ＣＯＮＴ（コンティニュー）プリミティブに続くスクランブルデータを発生するＣＯＮＴプリミティブ用のスクランブラを用いることができ、即ちテスト時にはＣＯＮＴプリミティブは使用しないため、パターンジェネレータ５２からのテストパターンを、ＣＯＮＴプリミティブ用のスクランブラを利用してスクランブルできる。
【００５４】
データスクランブラ５６は、トランスポートコントローラ１０からの送信データに対してスクランブル処理を行い、スクランブルされたデータ（ＦＩＳ、ＣＲＣ）を物理層回路１００に向けて出力する。スクランブル処理は例えばＧ（Ｘ）＝Ｘ１６＋Ｘ１５＋Ｘ１３＋Ｘ４＋１というような生成多項式を用いたリニアフィードバック・シフトレジスタ（ＬＦＳＲ）により実現できる。スクランブル処理の具体的な実現手法についてはシリアルＡＴＡのレビジョン１．０ａのＡ.２に詳細に記述されている。
【００５５】
図５（Ａ）に、データスクランブラ５６の構成例を示す。データスクランブラ５６は、スクランブルデータ発生部２００とＥＸＯＲ２０２（排他的論理和）を含む。そして１ＤｗｏｒｄのＤＡＴＡ［３２：０］がＥＸＯＲ２０２の第１の入力端子に入力され、スクランブルデータ発生部２００からのスクランブルデータがＥＸＯＲ２０２の第２の入力端子に入力され、これらの排他的論理和が演算され、スクランブル処理後のデータとして出力される。
【００５６】
そして本実施形態ではスクランブラ５４（ＣＯＮＴプリミティブ・スクランブラ）は、コンプライアントパターンを用いてテストを行うコンプライアンステスト（compliance test）時に、パターンジェネレータ５２からのテストパターンに対してスクランブル処理を行う。そしてデータスクランブラ５６は、コンプライアンステスト時に、スクランブラ５４からのスクランブル処理後のテストパターンに対してスクランブル処理を行い、得られたテストパターンを物理層回路１００に向けて出力する。このようにスクランブル処理を２回施すことで、スクランブルされていない元のテストパターンがデータスクランブラ５６から出力されるようになる。
【００５７】
ＣＲＣ演算部５８は、通常動作時には、送信データのＣＲＣを演算し、データスクランブラ５６（セレクタ６２）に対して出力する。即ち送信データのＣＲＣを計算し、ＥＯＦプリミティブの直前にＣＲＣコードを付加する。このＣＲＣ演算は、ＳＯＦプリミティブとＥＯＦプリミティブの間の全てのＦＩＳトランスポートデータに対して行われ、介在するプリミティブやＣＯＮＴストリーム・コンテンツに対してはＣＲＣ演算は行われない。このＣＲＣは例えばＧ（Ｘ）＝Ｘ３２＋Ｘ２６＋Ｘ２３＋Ｘ２２＋Ｘ１６＋Ｘ１２＋Ｘ１１＋Ｘ１０＋Ｘ８＋Ｘ７＋Ｘ５＋Ｘ４＋Ｘ２＋Ｘ＋１というような生成多項式を用いたリニアフィードバック・シフトレジスタ（ＬＦＳＲ）により実現できる。この場合、ＣＲＣ値はＣＲＣ演算の前に例えば５２３２５０３２ｈという値に初期化される。
【００５８】
そして本実施形態ではＣＲＣ演算部５８は、コンプライアンステスト時には、パターンジェネレータ５２からのテストパターン（スクランブル処理後のテストパターン）についてのＣＲＣを演算し、データスクランブラ５６に向けて出力する。
【００５９】
セレクタ６１（第１のセレクタ）は、その第１の入力端子に送信データが入力され、その第２の入力端子にスクランブラ５４からのスクランブル処理後のテストパターンが入力される。そして通常動作時には第１の入力端子が選択され、コンプライアンステスト時には第２の入力端子が選択される。そしてセレクタ６１の出力はＣＲＣ演算部５８、セレクタ６２に入力される。
【００６０】
セレクタ６２（第２のセレクタ）は、その第１の入力端子にセレクタ６１の出力が入力され、その第２の入力端子にＣＲＣ演算部５８の出力が入力される。そしてＣＲＣ演算時以外の時には第１の入力端子が選択され、ＣＲＣ演算時には第２の入力端子が選択される。そして、セレクタ６２の出力端子にデータスクランブラ５６へのデータが出力される。
【００６１】
セレクタ６３（第３のセレクタ）は、その第１の入力端子にデータスクランブラ５６の出力が入力され、その第２の入力端子にスクランブラ５４の出力が入力される。そしてＣＯＮＴプリミティブのスクランブルデータ（ジャンクデータ）の出力時以外の時には第１の入力端子が選択され、ＣＯＮＴプリミティブのスクランブルデータの出力時には第２の入力端子が選択される。そしてセレクタ６３の出力端子に物理層回路１００へのデータが出力される。
【００６２】
８ｂ／１０ｂエンコーダ６０は、データスクランブラ５６（セレクタ６３）と物理層回路１００との間に設けられ、８ｂ／１０ｂのエンコード処理を行う。この８ｂ／１０ｂのエンコードでは、８ビットのバイトデータが１０ビットのデータにコード変換される。具体的には１０ビットのビット列のうち、２５６通りのデータに対してランニングディスパリティを付けて、割り当てても余ったコードは、制御用にＫキャラクタとして割り当てる。ＳＡＴＡでは、このうちＫ２８．３、Ｋ２８．５のコードのみを使用する。ＳＡＴＡの各プリミティブは、１個のＫ２８．３又はＫ２８．５のコードと、３つのデータコードから構成される。リンクコントローラ５０の転送は、１Ｄｗｏｒｄ（３２ビット）のフレームデータ又はプリミティブを、それぞれ４０ビットのビット列に変換して物理層回路１００に送る。ここでプリミティブとしては、ＡＬＩＧＮ、ＣＯＮＴ、ＤＭＡＴ、ＳＯＦ、ＥＯＦ、ＨＯＬＤ、ＨＯＬＤＡ、Ｒ＿ＥＲＲ、Ｒ＿ＲＤＹ、Ｒ＿ＩＰ、Ｒ＿ＯＫ、Ｘ＿ＲＤＹ、ＳＹＮＣなどがある。
【００６３】
ＲＸブロックのデータデスクランブラ７０は、物理層回路１００が受信したデータ（ＲＸ＋／−）のデスクランブル処理を行う。即ちスクランブル処理後のデータを、スクランブルされていない元のデータに戻す。
【００６４】
図５（Ｂ）に、データデスクランブラ７０の構成例を示す。データデスクランブラ７０は、スクランブルデータ発生部２１０とＥＸＯＲ２１２（排他的論理和）を含む。そして１ＤｗｏｒｄのＤＡＴＡ［３２：０］がＥＸＯＲ２１２の第１の入力端子に入力され、スクランブルデータ発生部２１０からのスクランブルデータがＥＸＯＲ２１２の第２の入力端子に入力され、これらの排他的論理和が演算され、スクランブル処理後のデータとして出力される。
【００６５】
ＲＸブロックのＣＲＣ演算部７２は、デスクランブル処理後のデータのＣＲＣを演算して、ＣＲＣをチェックする。即ち受信データのＣＲＣを演算し、受信したデータが正しいデータか否かをＣＲＣコードに基づきチェックする。またＲＸブロックの８ｂ／１０ｂデコーダ７４は、物理層回路１００とデータデスクランブラ７０との間に設けられ、８ｂ／１０ｂのデコード処理を行う。即ち１０ビットのコードを８ビットのデータにデコードする。
【００６６】
テスト制御部１５０は、パターンジェネレータ５２の制御などのテスト処理を行う。具体的には、複数のテストパターン（ＬＴＤＰ、ＨＴＤＰ、ＬＦＳＣＰ、ＬＢＰ、ＳＳＯＰ等）の中から、パターンジェネレータ５２が発生するテストパターンを選択する。そして選択されたテストパターンの発生をパターンジェネレータ５２に対して指示する。
【００６７】
３．コンプライアンステスト
ＳＡＴＡの物理層回路１００を評価するテストとしてコンプライアンステストがある。このコンプライアンステストでは、ＳＡＴＡで推奨されるコンプライアントパターンをＳＡＴＡのケーブル上に出力して信号波形等を評価する。具体的には例えばＳＡＴＡコネクタをＳＭＡケーブルに変換し、１０ＧＨｚ以上のオシロスコープで信号を測定することで、信号のジッタ、アイパターンなどを評価する。
【００６８】
図６（Ａ）にコンプライアントパターンのフォーマットを示す。コンプライアントパターンは、ＳＯＦプリミティブと、テストパターン（specified test pattern）と、ＣＲＣと、ＥＯＦプリミティブにより構成される。図６（Ｂ）、（Ｃ）、図７（Ａ）（Ｂ）（Ｃ）に、ＳＡＴＡ IIの規格に記述されているテストパターンの例を示す。
【００６９】
図６（Ｂ）は、ネガティブ・ランニング・ディスパリティであるＲＤ−からスタートするＬＴＤＰ（Low Transition Density bit Pattern）の例である。ＬＴＤＰは、０、１が長く続く低遷移のテストパターンであり、シンボル間干渉による高周波ジッターを創出することを意図したテストパターンである。なおポジティブ・ランニング・ディスパリティであるＲＤ＋からスタートするＬＴＤＰもある。
【００７０】
図６（Ｃ）は、ＲＤ−からスタートするＨＴＤＰ（High Transition Density bit Pattern）の例である。ＨＴＤＰは、０、１が短周期で変化する高遷移のテストパターンであり、シンボル間干渉による高周波ジッターを創出することを意図したテストパターンである。なおＲＤ＋からスタートするＨＴＤＰもある。
【００７１】
図７（Ａ）は、ＲＤ＋からスタートするＬＦＳＣＰ（Low Frequency Spectral Content Pattern）の例である。ＬＦＳＣＰは、ハイパスフィルタ回路の入力テストに好適なテストパターンであり、性能の低いトランスミッターでは、このテストパターンの送信により信号劣化が発生する。
【００７２】
図７（Ｂ）は、ＲＤ−又はＲＤ＋からスタートするＬＢＰ（Lone-Bit Pattern）の例である。ＬＢＰは、所定の１０ビットパターンの連続的な組み合わせを含むテストパターンである。
【００７３】
図７（Ｃ）は、ＲＤ−又はＲＤ＋からスタートするＳＳＯＰ（Simultaneous Switching Outputs bit Pattern）の例である。ＳＳＯＰは、微分ノイズ等を基板に生じさせてレシーバをテストするのに好適なテストパターンである。なおテストパターンには図６（Ｂ）〜図７（Ｃ）以外にもＣＯＭＰ（Composite Pattern）などの種々のパターンが考えられる。
【００７４】
図４のテスト制御部１５０は、図６（Ｂ）〜図７（Ｃ）のテストパターンの中から、パターンジェネレータ５２が発生するテストパターンを選択して指示する。するとパターンジェネレータ５２は、選択指示されたテストパターンを発生する。そしてスクランブラ５４がテストパターンのスクランブル処理を行い、スクランブル処理後のテストパターンがセレクタ６１、６２を介してデータスクランブラ５６に入力される。そしてデータスクランブラ５６が、スクランブル処理後のテストパターンに対して再度スクランブル処理を行うことで、結局、スクランブルされたテストパターンがスクランブルされていない元のテストパターンに戻る。また、ＣＲＣ演算部５８が、スクランブル処理後のテストパターンのＣＲＣを演算し、図６（Ａ）に示すようにテストパターンの最後尾にＣＲＣ（ＣＲＣコード）を付加する。また図示しないプリミティブジェネレータが、ＳＯＦやＥＯＦのプリミティブを付加することで、図６（Ａ）のようなコンプライアントパターンが生成されて、物理層回路１００に出力される。
【００７５】
図８に比較例のデータ転送制御装置の構成例を示す。図８の比較例の構成でコンプライアンステストを実現しようとすると、以下のような問題がある。
【００７６】
即ちＳＡＴＡの規格ではコンプライアントパターンのテストパターンについては、スクランブルがかからないパターンのビット列のままでＳＡＴＡのケーブル（シリアルバス）上に現れる必要がある。一方、ＳＡＴＡ規格では送信データに対してはスクランブルがかけられる。
【００７７】
そして図８の比較例の構成でコンプライアンステストを実現する第１の手法として、リンクコントローラ５５０の外側から、ＣＰＵ等がテストパターンをリンクコントローラ５５０に入力する手法が考えられる。しかしながら、この第１の手法によると、入力したテストパターンがデータスクランブラ５５６によりスクランブルされてしまい、図６（Ｂ）〜図７（Ｃ）に示すような期待通りのテストパターンのビット列が、ＳＡＴＡのケーブル上に現れなくなってしまう。このため、スクランブルがかかった状態で、図６（Ｂ）〜図７（Ｃ）のテストパターンがＳＡＴＡのケーブル上に現れるように、テストパターンを発生する必要があり、テストパターンの発生処理が複雑になる。従ってＣＰＵ等の処理に不要な負荷をかけてしまい、家電などの電子機器の組込用途に好適なデータ転送制御装置を実現できない。
【００７８】
一方、図８の比較例の構成でコンプライアンステストを実現する第２の手法として、スクランブルがかかっていないテストパターンを、テスト回路等を用いて図８の物理層回路５００に対して直接入力する手法が考えられる。しかしながら、コンプライアントパターンの場合には、図６（Ａ）に示すように、ＣＲＣを演算してテストパターンの最後尾に付加する必要がある。従ってこの第２の手法では、ＣＲＣの演算が極めて困難になってしまう。
【００７９】
この点、図４の本実施形態では、パターンジェネレータ５２がコンプライアントパターンのテストパターンを発生し、スクランブラ５４が、発生したテストパターンのスクランブル処理を行う。そしてデータスクランブラ５６が、スクランブル処理後のテストパターンに対して再度スクランブル処理を行うことで、結局、スクランブルされたテストパターンがスクランブルされていない元のテストパターンに戻る。従って、ＳＡＴＡのケーブル上には、図６（Ｂ）〜図７（Ｃ）に示すような期待通りの元のテストパターンが現れるようになり、適正なコンプライアンステストを実現できる。
【００８０】
また図４の本実施形態では、ＣＲＣ演算部５８が、スクランブル処理後のテストパターンのＣＲＣを演算してその最後尾に付加する。従って、通常の送信データの場合と同じ制御フローで、ＣＲＣを演算して付加する処理を実現でき、ＣＲＣの演算処理、制御フローを簡素化できる。
【００８１】
例えばデータ転送制御装置がループバックモードに設定され、ＴＸブロックの送信データをＲＸブロックが受信したとする。この場合には、データデスクランブラ７０は、スクランブルされていないテストパターンに対してデスクランブル処理を行うため、データデスクランブラ７０からは、結局、スクランブルされたテストパターンが出力されるようになる。そしてＣＲＣ演算部７２はスクランブルされたテストパターンのＣＲＣを演算して、ＣＲＣチェックを行う。従って、送信側（ＴＸブロック）と受信側（ＲＸブロック）とでＣＲＣ演算の結果が一致するようになるため、正しいＣＲＣチェックが可能になる。
【００８２】
４．ＣＯＮＴプリミティブ
本実施形態では図４に示すように、スクランブラ５４としてＣＯＮＴプリミティブ用のスクランブラを有効活用している。これにより、データ転送制御装置の回路規模の増加を最小限に抑えることができる。
【００８３】
まずプリミティブについて説明する。プリミティブは、シリアルラインの制御、ステータスを提供するためのＤｗｏｒｄエンティティであり、コントロールキャラクタから始まる。具体的にはＡＬＩＧＮプリミティブ以外のプリミティブは、Ｋ２８．３のコントロールキャラクタから始まり、Ｋ２８．５は、ＡＬＩＧＮプリミティブに専用のコントロールキャラクタになる。プリミティブでは、これらのコントロールキャラクタに続いて、Ｄｗｏｒｄを完成するための３つのデータキャラクタが付加される。
【００８４】
ＳＡＴＡでは、同じ制御コードが続いてＥＭＩが発生するのを避けるために、ＣＯＮＴプリミティブが用意されている。このＣＯＮＴプリミティブにより、同じプリミティブの繰り返しが除去され、ＥＭＩを低減できる。ＣＯＮＴプリミティブを受信した受信側は、ＣＯＮＴプリミティブに続いて受信した全てのデータを、他のプリミティブ（ＡＬＩＧＮプリミティブを除く）を受信するまで無視する。送信側は、プリミティブを送信した後、次にプリミティブを送信するまでスクランブルデータ（ジャンクデータ）を送信する。
【００８５】
例えば図９のＡ１では、送信側はＸ＿ＲＤＹプリミティブにより受信側に対して送信要求を行う。そしてＸ＿ＲＤＹプリミティブが２回以上続くため、Ａ２に示すようにＣＯＮＴプリミティブを送信する。その後、Ａ３に示すようにスクランブルデータ（ジャンクデータ）を送信する。
【００８６】
受信側は、Ａ４に示すようにＲ＿ＲＤＹプリミティブにより受信を承諾する。そしてＲ＿ＲＤＹプリミティブが２回以上続くため、Ａ５に示すようにＣＯＮＴプリミティブを送信する。
【００８７】
次に送信側はＡ６、Ａ７、Ａ８に示すように、まずＳＯＦプリミティブを送信し、それに続いてＦＩＳのタイプを知らせるＴＹＰＥで示したＦＩＳタイプを含むＤＡＴＡを送信し、その後、ＦＩＳのＤＡＴＡを送信する。
【００８８】
受信側は、Ａ９に示すように受信中であることを知らせるＲ＿ＩＰプリミティブを送信し、Ａ１０に示すように、Ｒ＿ＩＰプリミティブが２回以上続くため、ＣＯＮＴプリミティブを送信する。そしてＡ１１では、送信側はＨＯＬＤプリミティブを用いてポーズ要求を出した後、Ａ１２に示すようにＣＯＮＴプリミティブを送信する。Ａ１３に示すように受信側はＨＯＬＤＡプリミティブでアクノリッジを返す。
【００８９】
その後、送信側が、Ａ１４に示すようにＨＯＬＤプリミティブを送信してＣＯＮＴを解除し、Ａ１５に示すようにＤＡＴＡの送信を再開する。そしてＡ１６に示すようにＤＡＴＡのＣＲＣを演算して出力し、Ａ１７に示すようにＥＯＦプリミティブを送信する。そして受信側からの受信ステータスを待つ間、ＷＴＲＭプリミティブを送信する。またＷＴＲＭプリミティブが２回以上続くため、Ａ１９に示すようにＣＯＮＴプリミティブを送信する。そしてＡ２１に示すように受信側は、エラーもなく正常にペイロードを受信した事を知らせるＲ＿ＯＫプリミティブを送信する。そしてＡ２２、Ａ２３に示すように、送信側がＳＹＮＣプリミティブを送り、受信側もＳＹＮＣプリミティブを送ると、アイドル状態に移行する。この時も、ＳＹＮＣプリミティブが２回以上続くため、Ａ２４、Ａ２５に示すようにＣＯＮＴプリミティブが送信される。
【００９０】
このようにＣＯＮＴプリミティブを使用する場合、ＣＯＮＴプリミティブに続いて送信するスクランブルデータを発生する必要がある。そこで図４の本実施形態では、スクランブラ５４が、通常動作時には、ＣＯＮＴプリミティブに続くスクランブルデータを発生すし、図８のＣＯＮＴプリミティブスクランブラ５５４の機能を実現する。即ちスクランブラ５４は、ＣＯＮＴプリミティブが出力された後、スクランブルデータ（ジャンクデータ）をセレクタ６３に対して出力する。
【００９１】
一方、テスト時には、ＣＯＮＴプリミティブは不要になる。そこで本実施形態では、ＣＯＮＴプリミティブ用のスクランブラ５４を、テストパターン用のスクランブラに有効活用する。即ちＣＯＮＴ用に発生していたスクランブルデータを用いて、パターンジェネレータ５２からのテストパターンに対するスクランブル処理を行う。このようにすれば、テストパターン用のスクランブラを新たに設ける必要がなくなるため、データ転送制御装置の回路規模の増加を最小限に抑えることが可能になる。
【００９２】
以上のような本実施形態のデータ転送制御装置によれば、規格に準拠したテストパターンを、ランダムロジックやＲＯＭにより実現されるパターンジェネレータ５２により発生している。従って、ソフトウェアによる複雑な制御を必要とせずにコンプライアンステストを実現でき、ＣＰＵ等の処理負荷を軽減できるという効果がある。
【００９３】
またテストパターンを自動的に２回スクランブルすることで、期待通りのテストパターンがＳＡＴＡのケーブル上に現れるようになる。またテストパターンにスクランブルをかけるための回路は、データ転送制御装置が本来具備しているＣＯＮＴプリミティブ用の回路を再利用しているため、ハードウェアの大規模化、コストの増加を防止できる。
【００９４】
また本実施形態では簡素な制御及び少ない端子で、コンプライアンスのテストや評価を実現できるという効果がある。
【００９５】
５．電子機器
図１０に本実施形態の電子機器の構成例を示す。この電子機器は、本実施形態で説明したデータ転送制御装置３１０と、処理部３３０（ＣＰＵ）と、ＲＯＭ３４０と、ＲＡＭ３５０と、表示部３６０と、操作部３７０を含む。また、データ転送制御装置３１０とＳＡＴＡを介して接続されるデバイス３２０を含むことができる。なお本実施形態の電子機器の構成は図１０に限定されず、図１０の構成要素の一部を省略したり、他の構成要素を付加する変形実施が可能である。
【００９６】
図１０においてデバイス３２０は、ＨＤＤ（ハードディスクドライブ）等のストレージデバイスである。但しデバイス３２０はＨＤＤ等のストレージデバイスに限定されない。
【００９７】
処理部３３０（ＣＰＵ）はデータ転送制御装置３１０や電子機器の全体制御を行う。なおデータ転送制御装置３１０を制御する処理部と、電子機器を制御する処理部とを別々に設けてもよい。ＲＯＭ３４０は制御プログラムや各種データを記憶する。ＲＡＭ３５０は処理部３３０やデータ転送制御装置３１０のワーク領域やデータ格納領域として機能する。表示部３６０は種々の情報をユーザに表示する。操作部３７０はユーザが電子機器を操作するためのものである。
【００９８】
なお、本実施形態を適用できる電子機器としては、ＨＤＤレコーダ、ビデオカメラ、オーディオ機器、携帯型音楽プレーヤ、携帯型映像プレーヤ、ゲーム装置、又は携帯型ゲーム装置等の種々のものが考えられる。
【００９９】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（シリアルバス、処理部等）と共に記載された用語（ＳＡＴＡ、ＣＰＵ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またデータ転送制御装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。また、本実施形態では、ＳＡＴＡへの本発明の適用例について説明したが、本発明は、ＳＡＴＡと同様の思想に基づく規格や、ＳＡＴＡ（ＳＡＴＡ Ｉ、ＳＡＴＡ II、ＳＡＳ）を発展させた規格等にも適用できる。
【図面の簡単な説明】
【０１００】
【図１】ＳＡＴＡのプロトコルの層構造の説明図。
【図２】ＳＡＴＡの送信側のデータ処理の説明図。
【図３】ＳＡＴＡの受信側のデータ処理の説明図。
【図４】本実施形態のデータ転送制御装置の構成例。
【図５】図５（Ａ）（Ｂ）はデータスクランブラ、データデスクランブラの構成例。
【図６】図６（Ａ）はコンプライアントパターンのフォーマット例であり、図６（Ｂ）（Ｃ）はコンプライアントパターンのテストパターンの例。
【図７】図７（Ａ）（Ｂ）（Ｃ）はコンプライアントパターンのテストパターンの例。
【図８】比較例のデータ転送制御装置の構成例。
【図９】ＣＯＮＴプリミティブ等の説明図。
【図１０】電子機器の構成例。
【符号の説明】
【０１０１】
１０  トランスポートコントローラ、５０  リンクコントローラ、
５２  パターンジェネレータ、５４  スクランブラ、５６  データスクランブラ、
６０  ８ｂ／１０ｂエンコーダ、６１、６２、６３  第１、第２、第３のセレクタ、
７０  データデスクランブラ、７２  ＣＲＣ演算部、７４  ８ｂ／１０ｂデコーダ、
１００  物理層回路、１１０  トランスミッタ、１２０  レシーバ
【図１】
2007233993.tif 000003
【図２】
2007233993.tif 000004
【図３】
2007233993.tif 000005
【図４】
2007233993.tif 000006
【図５】
2007233993.tif 000007
【図６】
2007233993.tif 000008
【図７】
2007233993.tif 000009
【図８】
2007233993.tif 000010
【図９】
2007233993.tif 000011
【図１０】
2007233993.tif 000012