(57)【要約】【課題】メモリセルアレイ面積増大を効果的に抑制しながら、低消費電力な書き込み動作が可能な薄膜磁性体を有する半導体記憶装置を得る。【解決手段】メモリセルＭＣ１は磁場固定層１、スピン注入磁化反転層２、トンネル層３及び固定層４の積層構造により構成され、スピン注入磁化反転層２は、軟（強）磁性体層２ａ（第２の磁性体層）、非磁性体層２ｂ、及び強磁性体層２ｃ（第１の磁性体層，自由層）の順で積層される。メモリセルＭＣ１の一方端に電気的に接続してスピン注入・リード電流線５が形成され、スピン注入・リード電流線５の上方に磁場印加電流線６（ビット線ＢＬ）が形成される。磁場印加電流線６は軟磁性体層２ａに磁場を印加して、軟磁性体層２ａの磁化方向を設定可能に配置され、スピン注入・リード電流線５は書き込み時にメモリセルＭＣ１に書き込み電流Ｉｗを供給する。【選択図】図１
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【特許請求の範囲】
【請求項１】
非磁性層を介して積層され、自由層及び固定層として機能する層を含む複数の磁性体層よりなるメモリセルを有する半導体記憶装置であって、
前記複数の磁性体層は、
前記自由層として機能する第１の磁性体層と、
前記第１の磁性体層に対し非磁性層を介して形成され、前記第１の磁性体層よりも保磁力が小さい第２の磁性体層とを含み、
前記半導体記憶装置は、
前記メモリセルの前記第２の磁性体層に近接して形成された磁場印加電流線を備え、前記磁場印加電流線の形成方向と前記メモリセルの容易軸方向は略垂直な関係を有し
書き込みデータに基づき決定される電流方向で前記磁場印加電流線に電流を供給し、前記磁場印加電流線から磁場を発生させる磁場印加手段と、
前記メモリセルに対し所定の書き込み電流方向に書き込み電流を供給する書き込み電流供給手段と
読み出し動作時に、前記第２の磁性体層の磁化方向を所定の初期方向に固定する磁場固定手段とをさらに備え、
前記メモリセルに対する書き込み動作を第１及び第２の部分書き込み動作により行い、
前記第１の部分書き込み動作は、前記磁場印加手段により発生される磁場に基づく書き込み磁化方向に、前記第２の磁性体層の磁化方向を設定する動作を含み、
前記第２の部分書き込み動作は、前記書き込み電流供給手段により前記メモリセルに書き込み電流を供給することにより、前記第１の部分書き込み動作で設定された前記第２の磁性体層の前記書き込み磁化方向に基づく方向に前記第１の磁性体層の磁化方向を設定する動作を含む、
半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置であって、
前記磁場印加電流線は前記メモリセルの一方端に電気的に接続され、
前記書き込み電流供給手段は前記磁場印加電流線を介して前記メモリセルに前記書き込み電流を供給する、
半導体記憶装置。
【請求項３】
請求項１あるいは請求項２記載の半導体記憶装置であって、
前記磁場固定手段は、
前記第２の磁性体層に接して形成される磁場固定用非磁性層と、
前記第２の磁性体層に対し前記磁場固定用非磁性体層を介して設けられ、前記第２の磁性体層よりも保磁力が大きい磁場固定用磁性体層とを含み、前記磁場固定用非磁性層及び前記磁場固定用磁性体層は、前記磁場印加手段による磁場が発生していない状態時に、前記所定の初期方向に前記第２の磁性体層の磁化方向を設定し、
前記読み出し動作は前記磁場印加手段による磁場を発生させることなく行う動作を含む、
半導体記憶装置。
【請求項４】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体記憶装置であって、
前記第１の磁性体層を基準として前記第２の磁性体層と対向するように、前記第１の磁性体層に対し非磁性層を介して形成され、保磁力は前記第２の磁性体層より大きい第３の磁性体層をさらに含み、
前記第３の磁性体層は前記固定層として機能する、
半導体記憶装置。
【請求項５】
請求項１あるいは請求項２記載の半導体記憶装置であって、
前記第２の磁性体層は前記固定層として機能する磁性体層を含み、
前記磁場印加手段は前記磁場固定手段を含み、前記読み出し動作時に、前記書き込み磁化方向が前記所定の初期方向になるように磁場を発生させる、
半導体記憶装置。
【請求項６】
請求項３記載の半導体記憶装置であって、
前記第２の磁性体層は前記固定層として機能する磁性体層を含む、
半導体記憶装置。
【請求項７】
請求項１ないし請求項６のうち、いずれか１項に記載の半導体記憶装置であって、
前記磁場印加手段は、前記第１の部分書き込み動作時に、前記書き込み磁化方向が前記所定の初期方向の場合は磁場を発生させず、前記書き込み磁化方向が前記所定の初期方向と反対方向の場合は磁場を発生させる、選択的磁場発生機能を有する、
半導体記憶装置。
【請求項８】
請求項１ないし請求項７のうち、いずれか１項に記載の半導体記憶装置であって、
前記第２の部分書き込み動作は、前記第１の部分書き込み動作により前記第２の磁性体層の前記書き込み磁化方向の設定が終了後も、前記第１の部分書き込み動作を実行させた状況下で実行する、
半導体記憶装置。
【請求項９】
請求項１ないし請求項７のうち、いずれか１項に記載の半導体記憶装置であって、
前記第１及び第２の部分書き込み動作は重複することなく実行される、
半導体記憶装置。
【請求項１０】
請求項１ないし請求項９のうち、いずれか１項に記載の半導体記憶装置であって、
前記読み出し動作を前記メモリセルに所定の読み出し電流方向に読み出し電流を供給することにより行い、
前記所定の書き込み電流方向と前記所定の読み出し電流方向は互いに反対の関係にあることを特徴する、
半導体記憶装置。
【請求項１１】
請求項１ないし請求項１０のうち、いずれか１項に記載の半導体記憶装置であって、
前記メモリセルは複数のメモリセルを含み、
前記複数のメモリセルの他方端に直列に接続される複数の選択用トランジスタをさらに備え、
前記複数の選択用トランジスタのオン，オフにより前記複数のメモリセルを選択する、
半導体記憶装置。
【請求項１２】
請求項１ないし請求項１０のうち、いずれか１項に記載の半導体記憶装置であって、
前記メモリセルは複数のメモリセルを含み、
前記複数のメモリセルに直列に接続される複数の選択用ダイオードをさらに備え、
前記複数の前記選択用ダイオードの一方電極及び他方電極間の電位設定制御により前記複数のメモリセルを選択する、
半導体記憶装置。
【請求項１３】
請求項１１記載の半導体記憶装置であって、
前記複数の選択用トランジスタのゲート電極に電気的に接続されたワード線と、
前記複数の選択用トランジスタの一方電極領域に電気的に接続されたソース線とをさらに備え、
前記ワード線と前記ソース線とが平面視略並行に配置され、前記ワード線及び前記ソース線と前記磁場印加電流線とが平面視略垂直に配置されることを特徴とする、
半導体記憶装置。
【請求項１４】
請求項１１記載の半導体記憶装置であって、
前記複数の選択用トランジスタのゲート電極に電気的に接続されたワード線と、
前記複数の選択用トランジスタの一方電極領域に電気的に接続されたソース線とをさらに備え、
前記ワード線と前記磁場印加電流線とが平面視略並行に配置され、前記ワード線及び前記磁場印加電流線と前記ソース線とが平面視略垂直に配置されることを特徴とする、
半導体記憶装置。
【請求項１５】
請求項１１記載の半導体記憶装置であって、
前記複数の選択用トランジスタのゲート電極に電気的に接続されたワード線と、
前記複数の選択用トランジスタの一方電極領域に電気的に接続されたソース線とをさらに備え、
前記ソース線と前記磁場印加電流線とが平面視略並行に配置され、前記ソース線及び前記磁場印加電流線と前記ワード線とが平面視略垂直に配置されることを特徴とする、
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はＭＲＡＭ等の薄膜磁性体を有する半導体記憶装置に関する。
【背景技術】
【０００２】
薄膜磁性体半導体記憶装置（以下、「ＭＲＡＭ」と称す）におけるデータの書込は、デジット線ＤＬおよびビット線ＢＬの発生する磁界に応じてデータを書込む。そのため、磁化の方向により情報を記憶する強磁性体層(硬磁性体層)からなる自由層の磁化を反転するための強い磁界を発生するためには、多くの電流を必要とする。
【０００３】
また、非特許文献１は、電流線により発生した磁場によるアシストを加えた、自由層へ磁化固定層のスピン偏極した電子の注入、磁化固定層への抽出により自由層の磁化の反転（磁場アシストのスピン注入）の例が示されている。
【０００４】
【非特許文献１】2005 Symposium on VLSI Technology Digest of Technical Papers p.184，「Highly scalable MRAM using field assisted current induced switching」
【発明の開示】
【発明が解決しようとする課題】
【０００５】
非特許文献１では、メモリセルを通過する電流の方向により磁化の方向を決めている。しかしながら、電流の方向によって磁化を行うために必要な電流の大きさが異なっている。したがって、メモリアレイ内のメモリアレイを選択するためのトランジスタ、配線（ソースＳＬ、ビット線ＢＬ）を大きい方の電流供給にあわせて形成する必要があるため、メモリセルアレイの面積の縮小化が難しい。また、メモリセルに双方向の電流を流す必要があるため、書き込みデータに応じてメモリセルの両端子の電位を制御する必要があり、両端子に接続される配線ＳＬ、ＢＬを同じ方向に引き出す必要があり、このこともメモリセルアレイ面積の縮小阻害の要因となる。
【０００６】
この発明は上記問題点を解決するためになされたもので、メモリセルアレイ面積増大を効果的に抑制しながら、低消費電力な書き込み動作が可能な薄膜磁性体を有する半導体記憶装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る請求項１記載の半導体記憶装置は、非磁性層を介して積層され、自由層及び固定層として機能する層を含む複数の磁性体層よりなるメモリセルを有する半導体記憶装置であって、前記複数の磁性体層は、前記自由層として機能する第１の磁性体層と、前記第１の磁性体層に対し非磁性層を介して形成され、前記第１の磁性体層よりも保磁力が小さい第２の磁性体層とを含み、前記半導体記憶装置は、前記メモリセルの前記第２の磁性体層に近接して形成された磁場印加電流線を備え、前記磁場印加電流線の形成方向と前記メモリセルの容易軸方向は略垂直な関係を有し書き込みデータに基づき決定される電流方向で前記磁場印加電流線に電流を供給し、前記磁場印加電流線から磁場を発生させる磁場印加手段と、前記メモリセルに対し所定の書き込み電流方向に書き込み電流を供給する書き込み電流供給手段と読み出し動作時に、前記第２の磁性体層の磁化方向を所定の初期方向に固定する磁場固定手段とをさらに備え、前記メモリセルに対する書き込み動作を第１及び第２の部分書き込み動作により行い、前記第１の部分書き込み動作は、前記磁場印加手段により発生される磁場に基づく書き込み磁化方向に、前記第２の磁性体層の磁化方向を設定する動作を含み、前記第２の部分書き込み動作は、前記書き込み電流供給手段により前記メモリセルに書き込み電流を供給することにより、前記第１の部分書き込み動作で設定された前記第２の磁性体層の前記書き込み磁化方向に基づく方向に前記第１の磁性体層の磁化方向を設定する動作を含む。
【発明の効果】
【０００８】
この発明における請求項１記載の半導体記憶装置は、自由層として機能する第１の磁性体層より保磁力が小さい第２の磁性体層に対して第１の部分書き込み動作を行うため、磁場印加電流線に供給する電流量を比較的少ない量で行うことができる。
【０００９】
また、上記第２の部分書き込み動作において、所定の書き込み電流方向は片方向だけでよいため、所定の書き込み電流方向を、第１の磁性体層の磁化設定に必要な電流量が少ない方向に設定しておけば、上記第２の部分書き込み動作における必要な電流量を小さくすることができる。
【００１０】
その結果、メモリセルを選択するためのトランジスタ等の選択手段、磁場印加電流線等の電流供給能力を低く抑えて形成することができるため、メモリセル及びその周辺の面積の減少を図ることができる。
【００１１】
このように、請求項１記載の半導体記憶装置は、メモリセル及びその周辺の面積増大を効果的に抑制しながら、低消費電力な書き込み動作が可能な効果を奏する。
【発明を実施するための最良の形態】
【００１２】
＜実施の形態１＞
図１はこの発明の実施の形態１であるＭＲＡＭのメモリセルの断面構造を示す断面図である。
【００１３】
メモリセルＭＣ１は磁場固定層１、スピン注入磁化反転層２、トンネル層３及び固定層４の積層構造により構成され、磁場固定層１、スピン注入磁化反転層２（自由層９を含む）、トンネル層３及び固定層４の順に積層される。
【００１４】
磁場固定層１は、反強磁性体層１ａ、（磁場固定用）強磁性体層１ｂ及び（磁場固定用）非磁性体層１ｃの順で積層される積層構造を呈している。
【００１５】
スピン注入磁化反転層２は、軟（強）磁性体層２ａ（第２の磁性体層）、非磁性体層２ｂ、及び強磁性体層２ｃ（第１の磁性体層）の順で積層される積層構造を呈している。そして、強磁性体層２ｃは自由層９として機能する。また、強磁性体層１ｂ、非磁性体層１ｃ及び軟磁性体層２ａにより多層交換結合膜を形成している。なお、軟（強）磁性体層は強磁性体層に対し保磁力が弱い磁性体層を意味する。
【００１６】
トンネル層３は非磁性体層３ａより構成され、固定層４（第３の磁性体層）は、強磁性体層４ａ、非磁性体層４ｂ、強磁性体層４ｃ及び反強磁性体層４ｄの順で積層される積層構造を呈している。そして、強磁性体層４ａ、非磁性体層４ｂ及び強磁性体層４ｃにより多層交換結合膜を形成している。
【００１７】
メモリセルＭＣ１の一方端である固定層４の反強磁性体層４ｄ上に電気的に接続してスピン注入・リード電流線５が形成され、スピン注入・リード電流線５の上方に磁場印加電流線６（ビット線ＢＬ）が形成される。なお、磁場印加電流線６の形成方向は、メモリセルＭＣ１の容易軸方向と略垂直の関係になるように設定される。
【００１８】
一方、メモリセルＭＣ１の他方端である磁場固定層１の反強磁性体層１ａが選択トランジスタＱ１を介してソース線ＳＬに電気的に接続され、選択トランジスタＱ１のゲート電極がワード線ＷＬに電気的に接続され、ソース線ＳＬは接地される。
【００１９】
この磁場印加電流線６は軟磁性体層２ａに磁場を印加して、軟磁性体層２ａの磁化方向を設定可能に配置される。
【００２０】
また、磁場印加電流線６からの印加磁場がないとき（メモリセルの読み出し時）に、軟磁性体層２ａの磁化方向を固定するため、磁場固定層１に強磁性体層１ｂ及び非磁性体層１ｃを形成している。なお、反強磁性体層１ａは強磁性体層１ｂの固定磁化設定時に、強磁性体層１ｂを所望の固定磁化方向に設定するために設けられる。
【００２１】
強磁性体層１ｂは固定層４の強磁性体層４ａの磁化方向と同一方向に磁化されている。軟磁性体層２ａは、非磁性体層１ｃを挟んで強磁性体層１ｂ上に積層されており、磁場印加電流線６からの印加磁場がないとき、強磁性体層１ｂ及び非磁性体層１ｃの磁場固定手段によって強磁性体層１ｂの磁化方向と反対方向に磁化される。なお、軟磁性体層２ａが強磁性体層１ｂと反対方向に磁化されるように非磁性体層１ｃの膜厚が設定されている。
【００２２】
強磁性体層１ｂ，２ｃ，４ａ及び４ｃは、Ni、Fe、及びCoの群から選ばれる少なくとも１種の単体金属もしくはこれらの合金もしくは化合物で形成され、磁気抵抗素子の特性改善のため、C、B、Si、Mo、Mn、Znを含有してもよい。なお、実施の形態１では、強磁性体層１ｂ，２ｃ，４ａ及び４ｃをCoFeBを用いて形成している。
【００２３】
軟磁性体層２ａは、Ni、Fe、及びCoの群から選ばれる少なくとも１種の単体金属もしくはこれらの合金もしくは化合物で、磁気抵抗素子の特性改善のためC、B、Si、Mo、Mn、Znを含有してもよいが、前述したように保磁力(Hc)は強磁性体層１ｂ等より小さい必要があり、また、磁場を集中されるべく透磁率は大きい方が望ましい。なお、実施の形態１では、軟磁性体層２ａをNiFeを用いて形成している。
【００２４】
非磁性体層１ｃ，４ｂは、Ru、Ir、Rh、Re、Cu、Crなどで作られる。実施の形態１では、非磁性体層１ｃ，４ｂをRuを用いて形成している。
【００２５】
トンネル層３となる非磁性体層３ａは、Alなどの非磁性導電体層、またはAlO、MgOなどの金属酸化膜でトンネル効果を有する非磁性絶縁体層を用いる。金属酸化膜を用いるのは高い磁気抵抗効果を得るためである。実施の形態１では、トンネル層３をAlO/MgOを用いて形成している。
【００２６】
非磁性体層２ｂは、Cu、Alなどの非磁性導電体層、またはAlO、MgOなどの酸化金属でトンネル効果を有する非磁性絶縁体層を用いる。実施の形態１では非磁性体層２ｂをCuを用いて形成している。
【００２７】
反強磁性体層１ａ，４ｄは、FeMn合金、IrMn合金、PtMn合金、NiMn合金、RhMn合金、NiO、α-Fe2O3などで作られる。実施の形態１では、反強磁性体層１ａ，４ｄをIrMn合金を用いて形成している。
【００２８】
なお、層の積層の順番は図の上下が逆になる構造でも、動作内容に影響を与えることはなく、その効果に変わりはない。
【００２９】
また、図示しないが、磁場の安定化、磁性薄膜の保護、電流線を形成する配線層との接続、ウエハ製造プロセスのため、メモリセルＭＣ１の上下（反強磁性体層４ｄの上、反強磁性体層１ａの下）にさらに複数の磁性層、または非磁性層があってもよい。例えば、NiFeによる層を形成することにより磁場の安定化を図り、Taによる層を形成することにより、磁性薄膜の保護、配線層との接続やウェハ製造プロセスの向上を図ることができる。
【００３０】
図２は図１で示したメモリセルＭＣ１を含むメモリセル回路を示す回路図である。同図示すように、メモリセルＭＣ１の一方端（固定層４）はスピン注入・リード電流線５に電気的に接続され、スピン注入・リード電流線５にはスピン注入電流回路２１及び抵抗値センス回路２２が設けられる。
【００３１】
スピン注入電流回路２１はＰＭＯＳ構成の駆動トランジスタＱ２に構成され、駆動トランジスタＱ２はソースが電源Ｖddに接続され、ドレインがスピン注入・リード電流線５に接続され、ゲート電極に書き込み制御信号ＷＥを受ける。スピン注入電流回路２１及びスピン注入・リード電流線５がメモリセルＭＣ１に書き込み電流Ｉｗを供給する書き込み電流供給手段として機能する。
【００３２】
抵抗値センス回路２２はセンスアンプ１４より構成され、センスアンプ１４の入力部はスピン注入・リード電流線５に接続され、出力が読み出しデータとなる。
【００３３】
一方、ビット線ＢＬ（磁場印加電流線６）の両端に磁場印加電流回路２３（一方側磁場印加電流回路２３ａ，他方側磁場印加電流回路２３ｂ）が設けられる。すなわち、ビット線ＢＬの一端には一方側磁場印加電流回路２３ａが設けられ、他端には他方側磁場印加電流回路２３ｂが設けられる。
【００３４】
一方側磁場印加電流回路２３ａはＰＭＯＳトランジスタＱ１１，ＮＭＯＳトランジスタＱ１２からなるＣＭＯＳ構成のインバータＩ１を有し、インバータＩ１の入力部に書き込みデータＷＤを受け、書き込みデータＷＤの反転信号がビット線ＢＬに付与される。他方側磁場印加電流回路２３ｂはＰＭＯＳトランジスタＱ２１，ＮＭＯＳトランジスタＱ２２からなるＣＭＯＳ構成のインバータＩ２を有し、インバータＩ２の入力部に反転書き込みデータバーＷＤを受け、その反転信号がビット線ＢＬに付与される。
【００３５】
したがって、書き込みデータＷＤが“Ｈ”の場合、他方側磁場印加電流回路２３ｂから一方側磁場印加電流回路２３ａにかけてビット線ＢＬに電流が流れ、書き込みデータＷＤが“Ｌ”の場合、一方側磁場印加電流回路２３ａから他方側磁場印加電流回路２３ｂにかけてビット線ＢＬに電流が流れることになり、書き込みデータＷＤに基づきビット線ＢＬを流れる電流方向を決定することができる。磁場印加電流回路２３と磁場印加電流線６（ビット線ＢＬ）とが磁場印加手段として機能する。
【００３６】
なお、選択トランジスタＱ１、ワード線ＷＬ、ソース線ＳＬ及びメモリセルＭＣ１の接続関係は図１で示した構成と同様であるため、説明を省略する。ただし、実際にはメモリセルＭＣ１はマトリクス状に複数配置され、列方向の選択がビット線ＢＬ、行方向の選択がワード線ＷＬによって行われる。
【００３７】
このような構成において、実施の形態１のＭＲＡＭにおけるメモリセルＭＣ１に対する書き込み動作を説明する。まず、スピン注入磁化反転層２内の軟磁性体層２ａの磁化方向を設定する第１の部分書き込み動作を実行する。
【００３８】
すなわち、磁場印加電流回路２３によって、書き込みデータＷＤに基づき決定される方向の電流をビット線ＢＬ上に流す。その結果、メモリセルＭＣ１の軟磁性体層２ａ上のビット線ＢＬに電流が流れている間において、ビット線ＢＬを流れる電流により発生した磁場によって、軟磁性体層２ａにおいて、その電流に応じた方向に磁化し、電子のスピンが偏極する。このように、軟磁性体層２ａの磁化方向が書き込みデータＷＤに基づき決定される書き込み磁化方向に設定されるのが第１の部分書き込み動作である。
【００３９】
第１の部分書き込み動作が終了後、ワード線ＷＬを“Ｈ”レベルにし、書き込み制御信号ＷＥを“Ｈ”レベルにすることにより、スピン注入電流回路２１の駆動トランジスタＱ２をオン状態にして、スピン注入・リード電流線５からソース線ＳＬにかけて（所定の書き込み電流方向に）書き込み電流ＩｗをメモリセルＭＣ１に流すことによりスピン注入動作（第２の部分書き込み動作）を行う。
【００４０】
その結果、軟磁性体層２ａのスピンを偏極された電子が自由層９である強磁性体層２ｃに注入され、強磁性体層２ｃの磁化方向が軟磁性体層２ａの書き込み磁化方向、すなわち、ビット線ＢＬである磁場印加電流線の電流方向（書き込みデータＷＤ）に応じた方向に設定される。
【００４１】
このとき、メモリセルＭＣ１に流す方向を上記所定の書き込み電流方向と逆にし、軟磁性体層２ａと同じ方向にスピン偏極した電子を引き抜き、自由層９である強磁性体層２ｃの磁化方向を軟磁性体層２ａの書き込み磁化方向と逆方向に磁化することも可能である。
【００４２】
なお、上述した例では、上記第１の部分書き込み動作終了後に第２の部分書き込み動作であるスピン注入動作を実行したが、第１の部分書き込み動作中に第２の部分書き込み動作を実行することもできる。
【００４３】
すなわち、第１の部分書き込み動作により軟磁性体層２ａの書き込み磁化方向の設定が終了後も、第１の部分書き込み動作を実行させた状況下（磁場印加電流回路２３及び磁場印加電流線６による磁場を発生させた状況下）で第２の部分書き込み動作を実行する。
【００４４】
この場合、軟磁性体層２ａの書き込み磁化方向が変化される余地をなくして第２の部分書き込み動作が実行されるため、軟磁性体層２ａの保磁力をより小さくすることができる。
【００４５】
その結果、磁場印加電流線６から発生される磁場の大きさも小さくできる分、磁場印加電流線６への供給電流量軽減に伴う低消費電力化を図ることができる。
【００４６】
なお、上述にように、第１の部分書き込み動作後（磁場印加電流回路２３及び磁場印加電流線６による磁場の発生が終了した状況下）に第２の部分書き込み動作を実行する場合、軟磁性体層２ａの書き込み磁化方向を維持している間に第２の部分書き込み動作を行う必要がある。
【００４７】
この場合、第１及び第２の部分書き込み動作を重複することなく実行するため、磁場印加電流線６への電流供給とメモリセルＭＣ１への書き込み電流Ｉｗの供給とが重複することがない分、書き込み時におけるピーク電流を抑制することができる。
【００４８】
また、読み出し時（ビット線ＢＬに電流を流すことによる外部磁場印加がないとき）に、軟磁性体層２ａの磁化方向が不安定な場合、軟磁性体層２ａ、非磁性体層２ｂ及び強磁性体層２ｃ間の抵抗値が不安定になるため、強磁性体層１ｂの固定磁化を非磁性体層１ｃを介して結合し、読み出し時に軟磁性体層２ａの磁化方向を一方向に固定する。
【００４９】
メモリセルＭＣ１からの読み出し動作は例えば以下のように行われる。オン状態の選択トランジスタＱ１により選択されたメモリセルＭＣ１に定電流を流し、抵抗値センス回路２２のセンスアンプ１４の入力部に得られる電位をセンスアンプ１４にて増幅することにより、メモリセルＭＣ１の抵抗値を検知することより行う。
【００５０】
また、上述したように、外部印加磁場がないとき、軟磁性体層２ａは磁場固定層１の磁場印加部１ｂ及び１ｃ（磁場固定手段）によって一方向（以下、「初期方向」と称す場合あり）に固定されるため、外部磁場を印加する（ビット線ＢＬに電流を流す）メモリセルＭＣ１は、軟磁性体層２ａを上記初期方向と逆方向にする電流方向のみビット線ＢＬに電流を流すだけで済ますことができる。すなわち、メモリセルＭＣ１に書き込み動作を書き込み内容に応じて以下のように行えば良い。
【００５１】
軟磁性体層２ａの初期方向と同じ方向に書き込む場合は、書き込み動作として上記第２の部分書き込み動作のみ実行する。一方、軟磁性体層２ａの初期方向と反対方向に書き込む場合は、ビット線ＢＬの電流方向を所定方向（軟磁性体層２ａの初期方向と反対方向の磁場をかかる方向）にして上記第１の部分書き込み動作を行った後、上記第２の部分書き込み動作を実行する。
【００５２】
上記のように、書き込み内容に応じて上記第１の部分書き込み動作を選択的に行う選択的磁場発生機能を磁場印加電流回路２３に持たせることにより、第１の部分書き込み動作の効率化を図ることができる。
【００５３】
このように、実施の形態１のＭＲＡＭでは、磁場印加のための磁場印加電流線６であるビット線ＢＬに流す電流が必要であるが、自由層である強磁性体層２ｃに比べ保磁力が小さい軟磁性体層２ａの磁化を反転するために必要な磁場を発生するためのものなので、弱い磁場でよく、必要な電流量は少なく済ますことができ、低消費電力化を図ることができる。
【００５４】
上記第２の部分書き込み動作において、メモリセルＭＣ１を流す電流は片方向だけでよいため、メモリセルＭＣ１を流す電流の方向を、自由層９である強磁性体層２ｃの磁化反転に必要な電流量が少ない方向に設定しておけば、上記第２の部分書き込み動作における必要な電流量を小さくすることができる。
【００５５】
その結果、メモリセルアレイにおけるメモリセルＭＣ１を選択するための選択トランジスタＱ１のトランジスタサイズ、及び配線（ソース線ＳＬ、ビット線ＢＬ）の形成幅を小さく設定することができるため、メモリセルアレイアレイ面積の減少を図ることができる。また、書き込み時（第２の部分書き込み動作時）にメモリセルＭＣ１を流す電流が片方向のみであるため、書き込むデータに応じてメモリセルＭＣ１の両端子の電位を制御する必要がなく、ソース線ＳＬ，ビット線ＢＬを別方向に引き出すことができ、設計自由度が向上することに伴いレイアウト面積の削減が容易となる。
【００５６】
このように、実施の形態１のＭＲＡＭは、メモリセルアレイ面積増大を効果的に抑制しながら、低消費電力な書き込み動作が可能な効果を奏する。
【００５７】
また、実施の形態１のＭＲＡＭは、磁場固定層１の強磁性体層１ｂ及び非磁性体層１ｃにより、磁場印加電流線６及び磁場印加電流回路２３による磁場が発生していない状態時に、上記初期方向に軟磁性体層２ａ磁化方向を設定することができる。
【００５８】
したがって、読み出し動作時において、常に磁化方向を上記初期方向に設定することができるため、軟磁性体層２ａが読み出し動作に悪影響を与えることはない。
【００５９】
また、実施の形態１のＭＲＡＭは、軟磁性体層２ａとは独立した強磁性体層４ａ、非磁性体層４ｂ、強磁性体層４ｃ及び反強磁性体層４ｄを固定層４として機能させているため、安定した書き込み、読み出し動作が可能である。
【００６０】
＜実施の形態２＞
図３はこの発明の実施の形態２であるＭＲＡＭのメモリセルの断面構造を示す断面図である。
【００６１】
同図に示すように、スピン注入・リード電流線５及び磁場印加電流線６に代えて、メモリセルＭＣ１の固定層４を構成する反強磁性体層４ｄ上に、スピン注入・リード電流線機能を加味した磁場印加電流線７を設けた点が実施の形態１と異なっている。なお、他の構成は図１で示した実施の形態１と同様であるため説明を省略する。
【００６２】
図４は図３で示したメモリセルＭＣ１を含むメモリセル回路を示す回路図である。同図示すように、メモリセルＭＣ１の一方端（固定層４）はビット線ＢＬ（磁場印加電流線７）に電気的に接続され、ビット線ＢＬには抵抗値センス回路２２が設けられる。
【００６３】
スピン注入電流回路２１は実施の形態１と同様、駆動トランジスタＱ２より構成され、駆動トランジスタＱ２のドレインがビット線ＢＬに接続される。また、抵抗値センス回路２２は実施の形態１と同様センスアンプ１４より構成され、センスアンプ１４の入力部はビット線ＢＬに接続され、出力が読み出しデータとなる。
【００６４】
なお、ビット線ＢＬと磁場印加電流回路２３との接続関係は図２で示した実施の形態１の回路と同様であるため、説明を省略する。また、他の構成は図２で示した実施の形態１の構成と同様であるため、説明を省略する。
【００６５】
このような構成において、実施の形態２のＭＲＡＭにおけるメモリセルＭＣ１に対する書き込み動作を説明する。まず、スピン注入磁化反転層２内の軟磁性体層２ａの磁化方向を設定する第１の部分書き込み動作を実行する。この第１の部分書き込み動作の内容は実施の形態１と同様であるため説明を省略する。
【００６６】
第１の部分書き込み動作が終了後、ワード線ＷＬを“Ｈ”レベルにし、書き込み制御信号ＷＥを“Ｈ”レベルにすることにより、スピン注入電流回路２１の駆動トランジスタＱ２をオン状態にして、電気的に接続されるビット線ＢＬを介し、ビット線ＢＬからソース線ＳＬにかけて（所定の書き込み電流方向に）書き込み電流ＩｗをメモリセルＭＣ１に流すことによりスピン注入動作（第２の部分書き込み動作）を行う。
【００６７】
その結果、実施の形態１と同様、軟磁性体層２ａのスピンを偏極された電子が自由層９である強磁性体層２ｃに注入され、強磁性体層２ｃの磁化方向をビット線ＢＬの電流方向（書き込みデータＷＤ）に応じた方向に設定される。
【００６８】
なお、上述した例では、上記第１の部分書き込み動作終了後に第２の部分書き込み動作であるスピン注入動作を実行したが、実施の形態１と同様、第１の部分書き込み動作中に第２の部分書き込み動作を実行することもできる。
【００６９】
また、実施の形態２では、実施の形態１と同様、スピン注入電流回路２１により第２の部分書き込み動作を行ったが、スピン注入電流回路２１を設けることなく、一方側磁場印加電流回路２３ａ及び他方側磁場印加電流回路２３ｂのうち一方の回路を動作させて、磁場印加電流回路２３より書き込み電流Ｉｗを供給する構成も考えられる。
【００７０】
このように、実施の形態２のＭＲＡＭは、実施の形態１と同様に、第１の部分書き込み動作及び第２の部分書き込み動作により書き込み動作を実行しているため、実施の形態１と同様な効果を奏する。
【００７１】
さらに、実施の形態２のＭＲＡＭは、磁場印加電流線７が実施の形態１のスピン注入・リード電流線５及び磁場印加電流線６を兼用するため、配線数を削減することができる効果を奏する。加えて、磁場印加電流線７とメモリセルＭＣ１との距離が実施の形態１の磁場印加電流線６とメモリセルＭＣ１との距離より近くなる分、より少ない電流量で書き込み動作を実行することができる効果を奏する。
【００７２】
＜実施の形態３＞
図５はこの発明の実施の形態３であるＭＲＡＭのメモリセルの断面構造を示す断面図である。
【００７３】
同図に示すように、メモリセルＭＣ２はスピン注入磁化反転層８のみで構成され、スピン注入磁化反転層８は軟磁性体層８ａ（第２の磁性体層）、非磁性体層８ｂ及び強磁性体層８ｃ（第１の磁性体層）の順で積層される積層構造を呈している。
【００７４】
軟磁性体層８ａは例えばNiFeを用いて形成され、非磁性体層８ｂは例えばAlO/MgOを用いて形成され、強磁性体層８ｃは例えばCoFeBを用いて形成される。そして、軟磁性体層８ａは固定層として機能し読み出し時には磁化方向は所定の初期方向に固定される。また、非磁性体層８ｂはトンネル層、強磁性体層８ｃは自由層として機能する。
【００７５】
メモリセルＭＣ２の一方端である自由層を構成する強磁性体層８ｃ上に、実施の形態２と同様、スピン注入・リード電流線機能を加味した磁場印加電流線７が形成される。メモリセルＭＣ２の他方端である固定層を構成する軟磁性体層８ａが選択トランジスタＱ１を介してソース線ＳＬに接続され、選択トランジスタＱ１のゲート電極にワード線ＷＬが接続される。なお、磁場印加電流線７は、メモリセルＭＣ２の容易軸方向と略垂直な関係となる方向に形成される。
【００７６】
ソース線ＳＬは書き込み時に接地レベル（ＧＮＤ）に設定され、読み出しに電源レベル（ＶＤＤ）に設定される。また、メモリセルＭＣ２を含むメモリセル回路は、メモリセルＭＣ１がメモリセルＭＣ２に置き換わった点を除き、図４で示した実施の形態２の回路と同様である。
【００７７】
このような構成において、実施の形態３のＭＲＡＭにおけるメモリセルＭＣ２に対する書き込み動作を説明する。まず、軟磁性体層８ａの磁化方向を設定する第１の部分書き込み動作を実行する。
【００７８】
すなわち、磁場印加電流回路２３によって、書き込みデータＷＤに応じた方向の電流をビット線ＢＬ上に流す。その結果、ビット線ＢＬを流れる電流により発生した磁場によって、メモリセルＭＣ２の軟磁性体層８ａ上を電流が流れている間に、軟磁性体層８ａにおいて、その電流に応じた方向に磁化し、電子のスピンが偏極する。その結果、軟磁性体層８ａは書き込みデータＷＤに応じた書き込み磁化方向に設定される。
【００７９】
第１の部分書き込み動作が終了後、ワード線ＷＬを“Ｈ”レベルにし、書き込み制御信号ＷＥを“Ｈ”レベルにすることにより、スピン注入電流回路２１の駆動トランジスタＱ２をオン状態にして、ビット線ＢＬからソース線ＳＬにかけてメモリセルＭＣ２に書き込み電流Ｉｗを流すことによりスピン注入動作（第２の部分書き込み動作）を行う。
【００８０】
その結果、軟磁性体層８ａのスピンを偏極された電子が自由層である強磁性体層８ｃに注入され、強磁性体層８ｃの磁化方向がビット線ＢＬの電流方向（書き込みデータＷＤ）に応じた方向に設定される。
【００８１】
なお、上述した例では、上記第１の部分書き込み動作終了後に第２の部分書き込み動作であるスピン注入動作を実行したが、実施の形態１と同様、第１の部分書き込み動作中に第２の部分書き込み動作を実行することもできる。
【００８２】
このように、実施の形態３のＭＲＡＭは、実施の形態１と同様に、第１の部分書き込み動作及び第２の部分書き込み動作により書き込み動作を実行しているため、実施の形態１と同様な効果を奏する。
【００８３】
メモリセルＭＣ２からの読み出し動作は例えば以下のように行われる。磁場印加電流回路２３によりビット線ＢＬの電流方向を所定方向（軟磁性体層８ａの上記所定の初期方向に磁場がかかる方向）にしながら、オン状態の選択トランジスタＱ１により選択されたメモリセルＭＣ２に定電流を流す。この状態で、ソース線ＳＬを“Ｈ”レベルにし、メモリセルＭＣ２に対し、書き込み電流Ｉｗと逆方向（所定の読み出し電流方向）に読み出し電流Ｉｒを流す。そして、センスアンプ１４の入力部に得られる電位をセンスアンプ１４にて増幅することにより、メモリセルＭＣ２の抵抗値を検知することより読み出し動作を行う。
【００８４】
このように、読み出し動作時に、磁場印加電流回路２３及びビット線ＢＬを、読み出し時に固定層として機能する軟磁性体層８ａの磁場固定手段として用いることにより、読み出し動作を行っている。
【００８５】
すなわち、読み出し動作時は磁場印加電流回路２３によるビット線ＢＬ（磁場印加電流線７）からの磁場発生により、その磁化方向が所定の初期方向に設定されるため、正常に読み出し動作を行うことができる。
【００８６】
さらに、実施の形態３のＭＲＡＭは、磁場印加電流線７が実施の形態３のスピン注入・リード電流線５及び磁場印加電流線６を兼用するため、実施の形態２と同様、配線数を削減することができる効果を奏する。
【００８７】
加えて、実施の形態３では、固定層として機能する層に軟磁性体層８ａを用いることにより、メモリセルＭＣ２を必要最小限の層構造で実現することができる効果を奏する。
【００８８】
また、読み出し時には、書き込み電流Ｉｗと反対方向である軟磁性体層８ａから強磁性体層８ｃにかけて読み出し電流Ｉｒが流れるようにしているため、読み出し電流Ｉｒによって自由層である強磁性体層８ｃの磁化方向が変わる誤書き込みを防止することができる。また、メモリセルＭＣ２を構成するスピン注入磁化反転層８の各層８ａ〜８ｃの膜厚、材料等を書き込み動作及び読み出し動作用に最適化して書き込み電流自体を小さくする等の効果を発揮させることができる。
【００８９】
＜実施の形態４＞
図６はこの発明の実施の形態４であるＭＲＡＭのメモリセルの断面構造を示す断面図である。
【００９０】
同図に示すように、メモリセルＭＣ３は固定層１１、トンネル層１２及び自由層１３の順で積層される積層構造で構成され、固定層１１は反強磁性体層１１ａ、（磁場固定用）強磁性体層１１ｂ、（磁場固定用）非磁性体層１１ｃ及び軟磁性体層１１ｄ（第２の磁性体層）の順で積層される積層構造を呈している。そして、強磁性体層１１ｂ、非磁性体層１１ｃ及び軟磁性体層１１ｄより多層交換結合膜を形成している。また、トンネル層１２は非磁性体層１２ａにより構成され、自由層１３は強磁性体層１３ａにより構成される。
【００９１】
反強磁性体層１１ａは例えばIrMn合金を用いて形成され、強磁性体層１１ｂ，１３ａは例えばCoFeBを用いて形成され、非磁性体層１１ｃは例えばRuを用いて形成され、軟磁性体層１１ｄは例えばNiFeを用いて形成され、非磁性体層１２ａは例えばAlO/MgOを用いて形成される。
【００９２】
そして、軟磁性体層１１ｄは固定層として機能し読み出し時には磁化方向は所定の初期方向に固定される。
【００９３】
メモリセルＭＣ３の自由層を構成する強磁性体層１３ａ上に、実施の形態２と同様、スピン注入・リード電流線機能を加味した磁場印加電流線７が形成される。メモリセルＭＣ３の他方端である反強磁性体層１１ａが選択トランジスタＱ１を介してソース線ＳＬに接続され、選択トランジスタＱ１のゲート電極にワード線ＷＬが接続される。なお、磁場印加電流線７は、メモリセルＭＣ３の容易軸方向と略垂直な関係となる方向に形成される。
【００９４】
ソース線ＳＬは、実施の形態３と同様、書き込み時に接地レベル（ＧＮＤ，“Ｌ”）に設定され、読み出しに電源レベル（ＶＤＤ，“Ｈ”）に設定される。また、メモリセルＭＣ３を含むメモリセル回路は、メモリセルＭＣ１がメモリセルＭＣ３に置き換わる点を除き、図４で示した実施の形態２の回路と同様である。
【００９５】
このような構成において、実施の形態４のＭＲＡＭにおけるメモリセルＭＣ３に対する書き込み動作を説明する。まず、軟磁性体層１１ｄの磁化方向を設定する第１の部分書き込み動作を実行する。
【００９６】
すなわち、磁場印加電流回路２３によって、書き込みデータＷＤに応じた方向の電流をビット線ＢＬ上に流す。その結果、ビット線ＢＬを流れる電流により発生した磁場によって、メモリセルＭＣ３の軟磁性体層１１ｄ上を電流が流れている間に、軟磁性体層１１ｄにおいて、その電流に応じた方向に磁化し、電子のスピンが偏極する。
【００９７】
第１の部分書き込み動作が終了後、ワード線ＷＬを“Ｈ”レベルにし、書き込み制御信号ＷＥを“Ｈ”レベルにすることにより、スピン注入電流回路２１の駆動トランジスタＱ２をオン状態にして、ビット線ＢＬからソース線ＳＬにかけてメモリセルＭＣ２に書き込み電流Ｉｗを流すことによりスピン注入動作（第２の部分書き込み動作）を行う。
【００９８】
その結果、軟磁性体層１１ｄのスピンを偏極された電子が自由層である強磁性体層１３ａに注入され、強磁性体層１３ａの磁化方向がビット線ＢＬである磁場印加電流線の電流方向（書き込みデータＷＤ）に応じた方向に設定される。
【００９９】
なお、上述した例では、上記第１の部分書き込み動作終了後に第２の部分書き込み動作であるスピン注入動作を実行したが、実施の形態１と同様、第１の部分書き込み動作中に第２の部分書き込み動作を実行することもできる。
【０１００】
また、読み出し時（ビット線ＢＬに電流を流すことによる外部磁場印加がないとき）に、固定層として機能する軟磁性体層１１ｄの磁化方向を所定の初期方向にすべく、強磁性体層１１ｂの固定磁化を非磁性体層１１ｃを介して結合し、読み出し時に軟磁性体層１１ｄの磁化方向を所定の初期方向に固定する。なお、反強磁性体層１１ａは強磁性体層１１ｂの固定磁化設定時に、強磁性体層１１ｂを所望の固定磁化方向に設定するために設けられる。
【０１０１】
メモリセルＭＣ３からの読み出し動作は例えば以下のように行われる。オン状態の選択トランジスタＱ１により選択されたメモリセルＭＣ３に定電流を流す。この際、ソース線ＳＬを“Ｈ”レベルにし、メモリセルＭＣ３に対し、書き込み電流Ｉｗと逆方向に読み出し電流Ｉｒを流す。そして、センスアンプ１４の入力部に得られる電位をセンスアンプ１４にて増幅することにより、メモリセルＭＣ３の抵抗値を検知することより読み出し動作を行う。
【０１０２】
このように、実施の形態４のＭＲＡＭは、実施の形態１と同様に、第１の部分書き込み動作及び第２の部分書き込み動作により書き込み動作を実行しているため、実施の形態１と同様な効果を奏する。
【０１０３】
さらに、実施の形態４のＭＲＡＭは、実施の形態２と同様、磁場印加電流線７が実施の形態４のスピン注入・リード電流線５及び磁場印加電流線６を兼用するため、配線数を削減することができる効果を奏する。
【０１０４】
加えて、実施の形態４では、メモリセルＭＣ３をメモリセルＭＣ１より少ない層構造で実現しすることができる。さらに、実施の形態３のように読み出し時において磁場印加電流回路２３による磁場印加を行うことなく、固定層１１の軟磁性体層１１ｄの磁化方向を上記所定の初期方向に固定することができるため、安定した読み出し動作を行うことができる効果を奏する。
【０１０５】
＜メモリセル選択回路構成＞
上述した実施の形態１〜実施の形態４では、ワード線ＷＬによってオン、オフ制御される選択トランジスタＱ１によって、行単位にメモリセルＭＣ１（ＭＣ２，ＭＣ３）を選択している。
【０１０６】
選択トランジスタＱ１のオン，オフによってメモリセルＭＣ１を選択しているため、選択性が良く、書き込み／読み出しが容易（リーク電流が少ないためマージンが大きい）という効果を奏する。
【０１０７】
図７はこの発明の実施の形態１〜実施の形態４に対応するメモリセル回路の一部を示す回路図である。同図に示すように、選択トランジスタＱ１（図４参照）に置き換えてダイオードＤ１を用いている。
【０１０８】
そして、ビット線ＢＬ，ソース線ＳＬ間に制御電圧ΔＶＣを付与する制御手段（図示せず）によって、ダイオードＤ１の導通／非導通を制御して、メモリセルＭＣ１の選択する。なお、上述した回路構造は実施の形態２〜実施の形態４に対応して、ビット線ＢＬがメモリセルＭＣ１（ＭＣ２，ＭＣ３）の一方端に電気的に接続される構成を示している。実施の形態１に対応させた場合は、スピン注入・リード電流線５がビット線ＢＬに置き換わる点を除き、図７で示した回路構成と同様になる。
【０１０９】
このように、選択トランジスタＱ１の代わりにダイオードＤ１を設けることにより、ワード線ＷＬを不要にすることができる分、セル構造の単純化に伴うレイアウト面積の縮小を図ることができる。
【０１１０】
＜レイアウト構造＞
（第１のレイアウト構造）
図８はこの発明の実施の形態１〜実施の形態４に対応する第１のレイアウト構造を示す平面図であり、図９は図８のＡ−Ａ断面を示す断面図である。
【０１１１】
図８に示すように、平面視横方向に形成されるワード線ＷＬ１，ＷＬ２間に、ワード線ＷＬ１，ＷＬ２と平面視並行になるように、ソース線ＳＬが配置される。そして、これらワード線ＷＬ１，ＷＬ２及びソース線ＳＬとビット線ＢＬ１，ＢＬ２とが互いに平面視垂直に配置されている。
【０１１２】
ＴＭＲ素子２０（メモリセルＭＣ１〜ＭＣ３）はビット線ＢＬ１，ＢＬ２の下方で、平面視してワード線ＷＬ１，ソース線ＳＬ１間及びワード線ＷＬ２，ソース線ＳＬ２間に配置される。ＴＭＲ素子２０の平面形状は楕円形でその長手方向である容易軸方向は、ビット線ＢＬ１，ＢＬ２に対し平面視垂直となるように配置される。なお、ＴＭＲ素子２０の平面形状は他に長方形、運動場形（長方形の４角が丸まった形状）でもよく、その場合、その長手方向がビット線ＢＬ１，ＢＬ２の形成方向と平面視垂直となる必要性を有する。
【０１１３】
また、図９に示すように、半導体基板１０の上層部に選択的にソース領域１７ｓ，ドレイン領域１７ｄが設けられ、ドレイン領域１７ｄ，ソース領域１７ｓ間の半導体基板１０上にゲート絶縁膜（図示せず）を介してワード線ＷＬが配置されることにより、ワード線ＷＬは選択トランジスタＱ１（図２，図４参照）のゲート電極として機能する。ソース線ＳＬはコンタクトホール１８を介してソース領域１７ｓと電気的に接続される。なお、図８において、ドレイン領域１７ｄ，ソース領域１７ｓ及びワード線ＷＬ下方の半導体基板１０の表面（チャネル領域）を全てトランジスタ形成領域１７として示している。
【０１１４】
図９に示すように、ＴＭＲ素子２０の一方端がビット線ＢＬ１と電気的に接続され、下方端がストラップ配線層１５に電気的に接続され、ストラップ配線層１５はコンタクトホール１６を介してドレイン領域１７ｄと電気的に接続される。
【０１１５】
（第２のレイアウト構造）
図１０はこの発明の実施の形態１〜実施の形態４に対応する第２のレイアウト構造を示す平面図であり、図１１は図１０のＢ−Ｂ断面を示す断面図である。
【０１１６】
図１０に示すように、平面視縦方向に形成されるビット線ＢＬ１，ＢＬ２間に、ビット線ＢＬ１，ＢＬ２と平面視並行になるように、ワード線ＷＬ１，ＷＬ２が配置される。そして、これらワード線ＷＬ１，ＷＬ２及びビット線ＢＬ１，ＢＬ２とソース線ＳＬとが互いに平面視垂直に配置されている。
【０１１７】
平面視してワード線ＷＬ１，ＷＬ２とビット線ＢＬ１，ＢＬ２との重複する領域の下方にＴＭＲ素子２０が配置される。
【０１１８】
また、図１１に示すように、半導体基板１０の上層部に選択的にソース領域１７ｓ，ドレイン領域１７ｄが設けられ、ドレイン領域１７ｄ，ソース領域１７ｓ間の半導体基板１０上にゲート絶縁膜（図示せず）を介してワード線ＷＬが配置されることにより、ワード線ＷＬは選択トランジスタＱ１（図２，図４参照）のゲート電極として機能する。なお、図１０において、ドレイン領域１７ｄ，ソース領域１７ｓ及びワード線ＷＬ下方の半導体基板１０の表面（チャネル領域）を全てトランジスタ形成領域１７として示している。ソース線ＳＬはコンタクトホール１８を介してソース領域１７ｓと電気的に接続される。なお、実際にはコンタクトホール１６は図１０のＢ−Ｂ断面には現れないが、説明の都合上、図示している。
【０１１９】
図１１に示すように、ＴＭＲ素子２０の一方端がビット線ＢＬ１と電気的に接続され、他方端がストラップ配線層１５に電気的に接続され、ストラップ配線層１５はコンタクトホール１６を介してドレイン領域１７ｄと電気的に接続される。
【０１２０】
図１２は第２のレイアウト構造に対応するメモリセル回路を示す回路図である。同図に示すように、ワード線ＷＬはメモリセルＭＣ１を列単位に選択可能な制御線として機能し、ソース線ＳＬがメモリセルＭＣ１を行単位に選択可能な制御線として機能する。
【０１２１】
すなわち、ワード線ＷＬの“Ｈ”，“Ｌ”により選択トランジスタＱ１を選択的のオン，オフさせることにより、行単位のメモリセルＭＣ１の選択を行い、ソース線ＳＬの“Ｈ”，“Ｌ”によりメモリセルＭＣ１への電流供給の有無を制御することにより、列単位のメモリセルＭＣ１の選択を行っている。
【０１２２】
（第３のレイアウト構造）
図１３はこの発明の実施の形態１〜実施の形態４に対応する第３のレイアウト構造を示す平面図であり、図１４は図１３のＣ−Ｃ断面を示す断面図である。
【０１２３】
図１３に示すように、平面視縦方向に形成されるビット線ＢＬ１，ＢＬ２間に、ビット線ＢＬ１，ＢＬ２と平面視並行になるようにソース線ＳＬが配置される。そして、これらソース線ＳＬ及びビット線ＢＬ１，ＢＬ２とワード線ＷＬ１，ＷＬ２とが互いに平面視垂直に配置されている。
【０１２４】
ビット線ＢＬ１，ＢＬ２下方において、平面視してワード線ＷＬ１，ＷＬ２と一部重複するようにＴＭＲ素子２０が配置される。
【０１２５】
また、図１４に示すように、半導体基板１０の上層部に選択的にソース領域１７ｓ，ドレイン領域１７ｄが設けられ、ドレイン領域１７ｄ，ソース領域１７ｓ間の半導体基板１０上にゲート絶縁膜（図示せず）を介してワード線ＷＬが配置されることにより、ワード線ＷＬは選択トランジスタＱ１（図２，図４参照）のゲート電極として機能する。なお、図１３において、ドレイン領域１７ｄ，ソース領域１７ｓ及びワード線ＷＬ下方の半導体基板１０の表面（チャネル領域）を全てトランジスタ形成領域１７として示している。ソース線ＳＬはコンタクトホール１８を介してソース領域１７ｓと電気的に接続される。なお、ソース線ＳＬ及びコンタクトホール１８は実際には図１３のＣ−Ｃ断面には現れないが、説明の都合上、図示している。
【０１２６】
図１４に示すように、ＴＭＲ素子２０の一方端がビット線ＢＬ１と電気的に接続され、他方端がストラップ配線層１５に電気的に接続され、ストラップ配線層１５はコンタクトホール１６を介してドレイン領域１７ｄと電気的に接続される。
【０１２７】
なお、上述した第１〜第３のレイアウト構造は実施の形態２〜実施の形態４に対応して、ビット線ＢＬがＴＭＲ素子２０の一方端に電気的に接続される構成を示していている。実施の形態１に対応させた場合は、スピン注入・リード電流線５がＴＭＲ素子２０に電気的に接続され、ビット線ＢＬはスピン注入・リード電流線５の上方に形成される点を除き、図８〜図１１，図１３及び図１４で示した構造と同様になる。
【０１２８】
（第１〜第３のレイアウト構造の優劣比較）
図１３及び図１４で示した第３のレイアウト構造ではビット線ＢＬとソース線ＳＬとが互いに並行に形成されているため、ビット線ＢＬとソース線ＳＬとの電位設定を平面視上下にあるビット線ＢＬ及びソース線ＳＬの端部に集約して行うことができるため、書き込み時及び読み出し時のデータ制御を容易にできる効果を奏する。
【０１２９】
ただし、ビット線ＢＬとドレイン領域１７ｄとを電気的に接続するコンタクトホール１６とソース線ＳＬとのソース・コンタクトホール間スペース２６（図１３参照）を設ける必要があるため、平面視横方向においてレイアウト面積が大きくなる。
【０１３０】
図８及び図９で示した第１のレイアウト構造はコンタクトホール１６とソース線ＳＬとのソース・コンタクトホール間スペースを考慮する必要性はないため、その分、レイアウト面積の縮小を図ることができる効果を奏する。
【０１３１】
また、図１０及び図１１で示した第２のレイアウト構造は、列単位のメモリセルの選択はワード線ＷＬによって行うことができるため、ビット線ＢＬ１，ＢＬ２を共有して形成することができる分、レイアウト面積の縮小を図ることができる効果を奏する。
【図面の簡単な説明】
【０１３２】
【図１】この発明の実施の形態１であるＭＲＡＭのメモリセルの断面構造を示す断面図である。
【図２】図１で示したメモリセルＭＣ１を含むメモリセル回路を示す回路図である。
【図３】この発明の実施の形態２であるＭＲＡＭのメモリセルの断面構造を示す断面図である。
【図４】図３で示したメモリセルＭＣ１を含むメモリセル回路を示す回路図である。
【図５】この発明の実施の形態３であるＭＲＡＭのメモリセルの断面構造を示す断面図である。
【図６】この発明の実施の形態４であるＭＲＡＭのメモリセルの断面構造を示す断面図である。
【図７】この発明の実施の形態１〜実施の形態４に対応するメモリセル回路の一部を示す回路図である。
【図８】この発明の実施の形態１〜実施の形態４に対応する第１のレイアウト構造を示す平面図である。
【図９】図８のＡ−Ａ断面を示す断面図である。
【図１０】この発明の実施の形態１〜実施の形態４に対応する第２のレイアウト構造を示す平面図である。
【図１１】図１０のＢ−Ｂ断面を示す断面図である。
【図１２】第２のレイアウト構造に対応するメモリセル回路を示す回路図である。
【図１３】この発明の実施の形態１〜実施の形態４に対応する第３のレイアウト構造を示す平面図である。
【図１４】図１３のＣ−Ｃ断面を示す断面図である。
【符号の説明】
【０１３３】
１  磁場固定層、２，８  スピン注入磁化反転層、２ａ  軟磁性体層、３，１２  トンネル層、４，１１  固定層、６，７  磁場印加電流線、９，１３  自由層、２１  スピン注入電流回路、２２  抵抗値センス回路、２３  磁場印加電流回路、ＢＬ，ＢＬ１，ＢＬ２  ビット線、ＭＣ１〜ＭＣ３  メモリセル、Ｑ１  選択トランジスタ、ＳＬ，ＳＬ１，ＳＬ２  ソース線、ＷＬ，ＷＬ１，ＷＬ２  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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