(57)【要約】【課題】制御回路におけるＡ／Ｄ変換結果の保存処理のための処理負荷を低減することが可能なＡ／Ｄ変換処理回路を提供する。【解決手段】デジタル値の読み取り周期の間に実行されるＡ／Ｄ変換処理の回数分に対応する複数のレジスタバンク２２〜２５を設ける。そして、各々のＡ／Ｄ変換処理によってＡ／Ｄ変換部１６から出力されるデジタル値は、格納バンク切替部１８及び格納バンク番号指示レジスタ２０によって、複数のレジスタバンク２２〜２５の各々に順番に保存されていく。このようにして、Ａ／Ｄ変換部１６から出力される複数のデジタル値は、Ａ／Ｄ変換処理回路１の内部回路の動作によって保存される。従って、そのデジタル値を制御に利用する制御回路４０は、デジタル値の保存処理のために割込み処理などを実行する必要がないので、デジタル値の保存処理のための処理負荷を低減することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
デジタル値の読み取り周期よりも短いＡ／Ｄ変換周期で、アナログ値をデジタル値に変換するＡ／Ｄ変換処理を実行するＡ／Ｄ変換部と、
前記デジタル値の読み取り周期の間に、複数回のＡ／Ｄ変換周期が繰り返されることにより、前記Ａ／Ｄ変換部から経時的に出力される複数のデジタル値をそれぞれ保存する複数のレジスタと、
前記Ａ／Ｄ変換部からデジタル値が出力されるとき、前記複数のレジスタの中で、当該デジタル値の保存先レジスタを指示する指示回路と、
前記Ａ／Ｄ変換部によるデジタル値の出力先を、前記指示回路によって指示された保存先レジスタに切り替える切替回路とを備え、
前記複数のレジスタに保存されたデジタル値が、前記読み取り周期毎に直接読み取られることを特徴とするＡ／Ｄ変換処理回路。
【請求項２】
前記Ａ／Ｄ変換部から繰返し出力されるデジタル値の中の最大値を保存するための最大値レジスタと、
前記最大値レジスタに保存された保存デジタル値と、前記Ａ／Ｄ変換部から出力された出力デジタル値との比較を行うとともに、出力デジタル値が保存デジタル値よりも大きい場合に、保存デジタル値を出力デジタル値に更新する最大値更新部とを備えることを特徴とする請求項１に記載のＡ／Ｄ変換処理回路。
【請求項３】
前記Ａ／Ｄ変換部から繰返し出力されるデジタル値の中の最小値を保存するための最小値レジスタと、
前記最小値レジスタに保存された保存デジタル値と、前記Ａ／Ｄ変換部から出力された出力デジタル値との比較を行うとともに、出力デジタル値が保存デジタル値よりも小さい場合に、保存デジタル値を出力デジタル値に更新する最小値更新部とを備えることを特徴とする請求項１に記載のＡ／Ｄ変換処理回路。
【請求項４】
異なる種類の複数のアナログ値の一つを選択して、前記Ａ／Ｄ変換部に入力する選択回路を備え、
前記選択回路は、同一のＡ／Ｄ変換周期において、前記異なる種類の複数のアナログ値の各々を順番に選択して前記Ａ／Ｄ変換部に入力し、前記Ａ／Ｄ変換部は、順番に入力されたアナログ値にそれぞれ対応する複数のデジタル値を出力し、
前記複数のレジスタの各々は、前記複数のデジタル値をそれぞれ保存するレジスタ群からなることを特徴とする請求項１に記載のＡ／Ｄ変換処理回路。
【請求項５】
前記Ａ／Ｄ変換部から順番に出力される、異なる種類の複数のアナログ値に対応するデジタル値の各々について、最大値を保存するための最大値レジスタ群と、
前記Ａ／Ｄ変換部から出力される出力デジタル値に対応する保存デジタル値を前記最大値レジスタ群から読み出して、当該出力デジタル値と保存デジタル値とを比較するとともに、出力デジタル値が保存デジタル値よりも大きい場合に、保存デジタル値を出力デジタル値に更新する最大値更新部とを備えることを特徴とする請求項４に記載のＡ／Ｄ変換処理回路。
【請求項６】
前記Ａ／Ｄ変換部から順番に出力される、異なる種類の複数のアナログ値に対応するデジタル値の各々について、最小値を保存するための最小値レジスタ群と、
前記Ａ／Ｄ変換部から出力される出力デジタル値に対応する保存デジタル値を前記最小値レジスタ群から読み出して、当該出力デジタル値と保存デジタル値とを比較するとともに、出力デジタル値が保存デジタル値よりも小さい場合に、保存デジタル値を出力デジタル値に更新する最小値更新部とを備えることを特徴とする請求項４に記載のＡ／Ｄ変換処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換処理回路に関するものである。
【背景技術】
【０００２】
マイクロコンピュータ等の制御回路を含む制御装置においては、センサからの信号を取り込んで、そのセンサ信号の状態に応じて処理を行なうことが多い。この場合、センサからの信号がアナログ信号であると、Ａ／Ｄ変換回路を用いて、そのアナログ信号を制御回路で利用可能なデジタル信号に変換する必要がある。
【０００３】
例えば、電動モータによって操舵力をアシストする電動パワーステアリング制御装置においては、ステアリングホイールの操舵時にステアリングシャフトのトーションバーの捩れから操舵トルクを検出するトルクセンサ、電動モータの回転角を検出する回転角センサ、電動モータに流れるモータ電流を検出する電流センサ、車両の走行車速を検出する車速センサなどのセンサ信号に基づいて、電動モータの電流制御を行っている。具体的には、車速と操舵トルクに応じたアシスト力を発生するようにモータ電流を制御することにより、全車速域で適度な操舵力によってステアリングホイールの操舵を可能にしたり、操舵トルクが変動した場合には、操舵力の変動を抑えるようにモータ電流を補正したりする。
【０００４】
従って、上述したような電動パワーステアリング制御装置の場合、トルクセンサ、回転角センサ、電流センサなどからのセンサ信号をＡ／Ｄ変換回路によってデジタル値に変換することが行われる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した電動パワーステアリング制御装置において、運転者に違和感を生じさせないように操舵力をきめ細かく制御するには、その制御周期を極力短く設定することが好ましい。この場合、制御周期毎に、最新のセンサ信号を変換したデジタル値を利用できることが必要になるので、Ａ／Ｄ変換処理を各々の制御周期の到来前に確実に終了させておくことが必要である。実際には、Ａ／Ｄ変換されたデジタル値の個数が多いほど、正確なセンサ検出値を得ることなどが可能になるので、一制御周期の間に、複数回のＡ／Ｄ変換処理を行うことを求められることも多い。
【０００６】
ここで、Ａ／Ｄ変換処理には、Ａ／Ｄ変換そのものに要する時間の他、Ａ／Ｄ変換されたデジタル値を保存するための処理に要する時間が必要になる。このデジタル値の保存処理は、通常、Ａ／Ｄ変換が終了したタイミングで、制御回路による割込み処理によって、Ａ／Ｄ変換結果を保存するレジスタから制御回路におけるメモリへ転送することによって行われる。
【０００７】
しかしながら、上述したように、一制御周期の間に複数回のＡ／Ｄ変換処理を行うことが求められる場合、デジタル値の保存処理のために制御回路は頻繁に割込み処理を実行する必要が生じてしまう。このような場合、制御回路における処理負荷が過剰になったり、その割り込み処理以外の処理に遅延を生じさせてしまう恐れが生じる。
【０００８】
また、Ａ／Ｄ変換回路は、比較的高価であるため、Ａ／Ｄ変換すべき複数のアナログ信号がある場合であっても、個々のアナログ信号に対して個別にＡ／Ｄ変換回路を設けるのではなく、共通のＡ／Ｄ変換回路に対してマルチプレクサなどの選択回路を用いて順番に入力するように構成されることがある。
【０００９】
このように、Ａ／Ｄ変換すべき複数のアナログ信号に対して、それよりも少ない数のＡ／Ｄ変換回路にてＡ／Ｄ変換処理を行う場合には、Ａ／Ｄ変換そのものに要する時間も長くなるので、デジタル値の保存処理に費やすことができる時間が非常に短くなり、制御回路による処理負荷がますます大きくなってしまう。
【００１０】
本発明は、上述した点に鑑みてなされたもので、Ａ／Ｄ変換結果の保存処理のための処理負荷を低減することが可能なＡ／Ｄ変換処理回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した目的を達成するために、請求項１に記載のＡ／Ｄ変換処理回路は、
デジタル値の読み取り周期よりも短いＡ／Ｄ変換周期で、アナログ値をデジタル値に変換するＡ／Ｄ変換処理を実行するＡ／Ｄ変換部と、
デジタル値の読み取り周期の間に、複数回のＡ／Ｄ変換周期が繰り返されることにより、Ａ／Ｄ変換部から経時的に出力される複数のデジタル値をそれぞれ保存する複数のレジスタと、
Ａ／Ｄ変換部からデジタル値が出力されるとき、複数のレジスタの中で、当該デジタル値の保存先レジスタを指示する指示回路と、
Ａ／Ｄ変換部によるデジタル値の出力先を、指示回路によって指示された保存先レジスタに切り替える切替回路とを備え、
複数のレジスタに保存されたデジタル値が、読み取り周期毎に直接読み取られることを特徴とする。
【００１２】
このように、請求項１に記載のＡ／Ｄ変換処理回路によれば、デジタル値の読み取り周期の間に実行されるＡ／Ｄ変換処理の回数分に対応する複数のレジスタを設けている。そして、各々のＡ／Ｄ変換処理によってＡ／Ｄ変換部から出力されるデジタル値は、指示回路及び切替回路によって、複数のレジスタのいずれかに順番に保存されていく。このようにして、Ａ／Ｄ変換部から経時的に出力される複数のデジタル値は、Ａ／Ｄ変換処理回路の内部回路の動作によって保存される。従って、そのデジタル値を制御に利用する制御回路は、デジタル値の保存処理のために何ら割込み処理などを実行する必要がないので、デジタル値の保存処理のための処理負荷を低減することができる。
【００１３】
なお、制御回路は、制御周期毎にデジタル値の読み取りを行うので、デジタル値の読み取り周期は、制御回路における制御周期と略一致する。
【００１４】
請求項２に記載したように、Ａ／Ｄ変換部から繰返し出力されるデジタル値の中の最大値を保存するための最大値レジスタと、
最大値レジスタに保存された保存デジタル値と、Ａ／Ｄ変換部から出力された出力デジタル値との比較を行うとともに、出力デジタル値が保存デジタル値よりも大きい場合に、保存デジタル値を出力デジタル値に更新する最大値更新部とを備えることが好ましい。
【００１５】
このように構成すれば、制御回路に何ら処理負荷を負わせることなく、Ａ／Ｄ変換部から繰返し出力されるデジタル値の中の最大値を保存することができる。なお、この最大値は、理論最大値との差に応じて、デジタル値に対してゲイン補正を行なったり、フェールセーフ処理のためにセンサの異常を判断したりするためなどに使用できる。
【００１６】
請求項３に記載したように、Ａ／Ｄ変換部から繰返し出力されるデジタル値の中の最小値を保存するための最小値レジスタと、
最小値レジスタに保存された保存デジタル値と、Ａ／Ｄ変換部から出力された出力デジタル値との比較を行うとともに、出力デジタル値が保存デジタル値よりも小さい場合に、保存デジタル値を出力デジタル値に更新する最小値更新部とを備えることも好ましい。
【００１７】
このように構成すれば、上述した最大値の場合と同様に、制御回路に何ら処理負荷を負わせることなく、デジタル値の中の最小値を保存することができる。
【００１８】
また、請求項４に記載のＡ／Ｄ変換処理回路は、異なる種類の複数のアナログ値の一つを選択して、Ａ／Ｄ変換部に入力する選択回路を備え、
選択回路は、同一のＡ／Ｄ変換周期において、異なる種類の複数のアナログ値の各々を順番に選択してＡ／Ｄ変換部に入力し、Ａ／Ｄ変換部は、順番に入力されたアナログ値にそれぞれ対応する複数のデジタル値を出力し、
複数のレジスタの各々は、複数のデジタル値をそれぞれ保存するレジスタ群からなることを特徴とする。
【００１９】
このように、請求項４に記載のＡ／Ｄ変換処理回路は、同一のＡ／Ｄ変換周期において、Ａ／Ｄ変換すべきアナログ信号の数に対応するレジスタ群を有しているので、個々のデジタル値はそのレジスタ群のいずれかに順番に保存される。従って、Ａ／Ｄ変換すべき複数のアナログ信号に対して、それよりも少ない数のＡ／Ｄ変換回路にてＡ／Ｄ変換処理を行う場合であっても、Ａ／Ｄ変換結果であるデジタル値を確実に保存することができる。
【００２０】
請求項５に記載したように、Ａ／Ｄ変換部から順番に出力される、異なる種類の複数のアナログ値に対応するデジタル値の各々について、最大値を保存するための最大値レジスタ群と、Ａ／Ｄ変換部から出力される出力デジタル値に対応する保存デジタル値を最大値レジスタ群から読み出して、当該出力デジタル値と保存デジタル値とを比較するとともに、出力デジタル値が保存デジタル値よりも大きい場合に、保存デジタル値を出力デジタル値に更新する最大値更新部とを備えることが好ましい。
【００２１】
また、請求項６に記載するように、Ａ／Ｄ変換部から順番に出力される、異なる種類の複数のアナログ値に対応するデジタル値の各々について、最小値を保存するための最小値レジスタ群と、Ａ／Ｄ変換部から出力される出力デジタル値に対応する保存デジタル値を最小値レジスタ群から読み出して、当該出力デジタル値と保存デジタル値とを比較するとともに、出力デジタル値が保存デジタル値よりも小さい場合に、保存デジタル値を出力デジタル値に更新する最小値更新部とを備えることが好ましい。
【００２２】
上述した請求項５，６の構成を採用することにより、異なる種類の複数のアナログ値に対応するデジタル値の各々について、Ａ／Ｄ変換処理回路の内部回路の動作によって、最大値、最小値を保存することが可能になる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態によるＡ／Ｄ変換処理回路について、図面に基づいて説明する。図１は、本実施形態によるＡ／Ｄ変換処理回路１の内部構成を示すブロック図である。
【００２４】
図１において、Ｖ０〜Ｖ３はセンサの入力信号を電圧源に置き換えて表示したものである。これらのセンサ入力Ｖ０〜Ｖ３はそれぞれ選択部１２に接続されている。なお、Ａ／Ｄ変換すべきセンサ信号の数は、本実施形態によるＡ／Ｄ変換処理回路１が適用される制御回路４０の種類に応じて変化するものであり、その数は任意である。また、本実施形態によるＡ／Ｄ変換処理回路１は、制御回路４０に内蔵されても良いし、制御回路４０の外部において、当該制御回路４０に接続されても良い。
【００２５】
本実施形態によるＡ／Ｄ変換処理回路１では、Ａ／Ｄ変換結果に基づいて制御を実行する制御回路４０の制御周期の間に、複数回（例えば４回）のＡ／Ｄ変換処理が行われる。さらに、同一のＡ／Ｄ変換周期において、４個のセンサ信号（アナログ信号）Ｖ０〜Ｖ３のＡ／Ｄ変換処理が順次実行される。
【００２６】
なお、この制御回路４０は、背景技術の欄において説明したように、電動パワーステアリング装置を制御するものであっても良いし、その他の機器を制御対象機器とするものであっても良い。
【００２７】
このように、複数のアナログ信号に対して、一制御周期間に複数回のＡ／Ｄ変換処理を円滑に実行するため、Ａ／Ｄ変換制御部１０が設けられている。このＡ／Ｄ変換制御部１０は、後述する各内部回路の動作タイミングやその動作の内容、さらには、各レジスタバンク２２〜２５において、Ａ／Ｄ変換されたデジタル値を保存するレジスタチャンネル（Ｃｈ）などを指示するものである。
【００２８】
選択部１２は、例えばマルチプレクサによって構成され、Ａ／Ｄ変換制御部１０からの指示信号に従い、センサ信号Ｖ０〜Ｖ３のいずれか１つを選択して、後段のサンプルホールド回路１４に出力する。
【００２９】
サンプルホールド回路１４は、例えばスイッチング素子と充電コンデンサとを有し、選択部１２から出力されたセンサ信号の瞬時値を充電コンデンサに充電し、後述するＡ／Ｄ変換部１６におけるＡ／Ｄ変換処理が終了するまで保持するものである。すなわち、サンプル時には、Ａ／Ｄ変換制御部１０によってスイッチング素子が閉じられ、センサ信号の瞬時値を充電コンデンサに充電する。そして、ホールド時には、Ａ／Ｄ変換制御部１０がスイッチング素子を開放することにより、充電されたセンサ信号の瞬時値を保持する。
【００３０】
Ａ／Ｄ変換部１６は、Ａ／Ｄ変換制御部１０から出力される開始トリガ信号に基づいて、アナログ信号をデジタル信号に変換するＡ／Ｄ変換処理を実行するもので、変換方式として、公知の各種の変換方式のいずれも採用することができる。例えば、Ａ／Ｄ変換部１５の変換方式としては、積分器を使って入力電圧に比例する時間幅を作り、この時間幅からデジタル値を得る積分型変換方式、アナログ信号を一定時間積分し、次に基準電圧を逆方向に積分し、積分電圧が０になるまでの時間に比例したデジタル値を得る二重積分型変換方式、カウンタで出力したデジタル信号をＤ／Ａ変換して得たアナログ電圧との比較結果に基づいて、入力されたアナログ値に対応するデジタル値を得る電圧比較型変換方式、及び比較レベルの異なる複数の比較器を設けて、各比較器の出力の状態からロジック回路でデジタル値を直接求める並列比較型変換方式などを採用することができる。
【００３１】
Ａ／Ｄ変換部１６には、上述したように、選択部１２及びサンプルホールド回路１４によって、連続して４つのセンサ信号Ｖ０〜Ｖ３が順番に入力され、Ａ／Ｄ変換部１６は、入力された４つのアナログ信号を順番にデジタル信号に変換する。すなわち、Ａ／Ｄ変換制御部１０によって与えられるＡ／Ｄ変換処理の開始トリガ信号によって規定されるＡ／Ｄ変換周期内に、Ａ／Ｄ変換部１６は、４回のＡ／Ｄ変換処理を連続的に実行する。
【００３２】
なお、Ａ／Ｄ変換部１６は、個々のＡ／Ｄ変換処理が完了する毎に、Ａ／Ｄ変換制御部１０に対して完了信号を出力する。Ａ／Ｄ変換制御部１０は、その完了信号に基づいて、選択部１２及びサンプルホールド回路１４に対して指示信号を与えて、次にＡ／Ｄ変換すべきアナログ信号をＡ／Ｄ変換部１６に入力させる。
【００３３】
Ａ／Ｄ変換部１６によって変換されたデジタル値は、格納バンク切替部１８に対して出力される。この格納バンク切替部１８は、Ａ／Ｄ変換部１６から出力されたデジタル値の保存先を、格納バンク番号指示レジスタ２０によって指示されたバンク番号のレジスタバンク２２〜２５に切り替えるものである。なお、図１に示すように、各レジスタバンク２２〜２５は、同一のＡ／Ｄ変換周期において実行されるＡ／Ｄ変換処理回数に応じた数のレジスタ群からなるものである。
【００３４】
ここで、格納バンク番号指示レジスタ２０は、予め制御回路４０から、切り替えるべきバング番号を指示され、そのバンク番号を記憶している。例えば、本実施形態のように、一制御周期、すなわちデジタル値の読み出し周期の間に、４回のＡ／Ｄ変換周期が繰り返される場合、４回のＡ／Ｄ変換処理による変換結果を保存する必要があるため、切り替えるべきバンク番号は０〜３となる。
【００３５】
さらに、格納バンク番号指示レジスタ２０は、新たなＡ／Ｄ変換周期が開始される時には、そのバンク番号が更新（増加もしくは減少）されるように構成されている。例えば、前回のＡ／Ｄ変換処理周期におけるバンク番号が０であった場合、次回のＡ／Ｄ変換処理周期においては、バンク番号１を指示するように、バンク番号を更新する。なお、格納バンク番号指示レジスタが指示するバンク番号が最大値（もしくは最小値）となった場合には、次回の更新によってそのバンク番号が最小値（もしくは最大値）に更新される。
【００３６】
この格納バンク番号指示レジスタ２０におけるバンク番号の更新は、上述したＡ／Ｄ変換の開始トリガ信号に基づいて行っても良いし、Ａ／Ｄ変換部１６において、４回分のＡ／Ｄ変換処理が完了したことを示す完了信号に基づいて行っても良い。さらには、Ａ／Ｄ変換周期の切り替わり時に発生する他の信号に基づいて、格納バンク番号指示レジスタ２０におけるバンク番号の更新を行っても良い。
【００３７】
格納バンク切替部１８によって、デジタル値の保存先が、いずれかのバンク番号のレジスタバンク２２〜２５に切り替えられた状態で、Ａ／Ｄ変換部１６から変換結果であるデジタル値が出力されたとき、Ａ／Ｄ変換制御部１０によってレジスタバンク２２〜２５に与えられるチャンネル選択信号によって特定されるレジスタＣｈ（００〜１１のいずれか）に、そのデジタル値が格納される。すなわち、Ａ／Ｄ変換制御部１０は、各センサ信号Ｖ０〜Ｖ３を変換したデジタル値と、それらのデジタル値を保存するレジスタＣｈとの対応関係を予め定めており、その関係に従って、Ａ／Ｄ変換部１６から出力されるデジタル値を格納するレジスタＣｈをチャンネル選択信号によって指示する。
【００３８】
Ａ／Ｄ変換部１６によって変換されたデジタル値は、最大値比較部２６及び最小値比較部３０にも出力される。
【００３９】
最大値比較部２６は、主に、最大値レジスタ２８からのデジタル値の読み出し、デジタル値同士の比較、及びＡ／Ｄ変換部１６からの出力デジタル値による格納データの更新の３つの機能を実行するように構成されている。すなわち、まず、最大値比較部２６は、最大値レジスタ２８から、Ａ／Ｄ変換制御部１０から与えられるチャンネル選択信号によって指示されるレジスタＣｈ（００〜１１のいずれか）に保存されている保存デジタル値を読み出す。次に、読み出した保存デジタル値と、Ａ／Ｄ変換部１６から出力された出力デジタル値との大小比較を行う。さらに、出力デジタル値が保存デジタル値よりも大きい場合には、保存デジタル値を読み出したレジスタＣｈの格納データを出力デジタル値によって更新する。すなわち、レジスタＣｈに出力デジタル値を上書きして、デジタル値の最大値を更新するのである。
【００４０】
最小値比較部３０も、デジタル値の最大値ではなく最小値を比較によって求める点を除けば、最大値比較部２６とほぼ同様の機能を実行するように構成される。すなわち、最小値比較部３０は、最小値レジスタ３２から、Ａ／Ｄ変換制御部１０から与えられるチャンネル選択信号によって指示されるレジスタＣｈ（００〜１１のいずれか）に保存されている保存デジタル値を読み出す。次に、読み出した保存デジタル値と、Ａ／Ｄ変換部１６から出力された出力デジタル値との大小比較を行う。さらに、出力デジタル値が保存デジタル値よりも小さい場合には、保存デジタル値を読み出したレジスタＣｈの格納データを出力デジタル値によって更新する。
【００４１】
上述した最大値レジスタ２８及び最小値レジスタ３２には、制御回路４０によってＡ／Ｄ変換処理回路１が起動されたとき、もしくはリセット指示が出されたとき、制御回路４０からそれぞれ初期値が書き込まれる。最大値レジスタ２８の各レジスタＣｈ００〜１１に書き込まれる初期値は、例えば理論的にデジタル値が取り得る最小値や、最大値と最小値との中間値などを用いることができる。また、最小値レジスタ３２の各レジスタＣｈ００〜１１に書き込まれる初期値は、例えば理論的にデジタル値が取り得る最大値や、最大値と最小値との中間値などを用いることができる。
【００４２】
上述した構成を備えるＡ／Ｄ変換処理回路１は、アドレス信号、データ信号、ＲＤ（読み出し要求）信号、ＷＲ（書き換え要求）信号の各信号線を介して制御回路４０に接続される。また、Ａ／Ｄ変換処理回路１は、制御回路４０から供給されるＣＬＫ（クロック）信号を基準に動作する。
【００４３】
制御回路４０は、マイクロコンピュータ等を備え、図示しない制御対象機器に対して、Ａ／Ｄ変換制御回路１によって変換されたセンサ信号に対応するデジタル値に基づいて、メモリに記憶されたプログラムに従って所望の制御を行うものである。この制御回路４０による制御は、所定の制御周期毎に繰返し実行される。そして、制御周期が開始される毎に、Ａ／Ｄ変換処理回路１のレジスタバンク０〜３、最大値レジスタ２８、最小値レジスタ３２から直接、格納されているデジタル値の読み出しを行う。従って、Ａ／Ｄ変換処理回路１からのデジタル値の読み出し周期は、制御回路４０における制御周期と略一致する。
【００４４】
次に、上述の構成を有するＡ／Ｄ変換処理回路の作動について、図２のタイムチャートを用いて説明する。
【００４５】
Ａ／Ｄ変換部１６は、Ａ／Ｄ変換処理の開始トリガ信号に基づいてＡ／Ｄ変換処理を開始する。そのＡ／Ｄ変換処理では、センサ信号Ｖ０〜Ｖ３を順次Ａ／Ｄ変換して、各センサ信号Ｖ０〜Ｖ３に対応するデジタル値を出力する。
【００４６】
デジタル値読み出し周期において１番目のＡ／Ｄ変換周期においては、格納バンク切替部１８及び格納バンク番号指示レジスタ２０の作用により、Ａ／Ｄ変換部１６によるデジタル値の出力先レジスタバンクが、バンク番号０のレジスタバンク２２に切り替えられる。このため、センサ信号Ｖ０〜Ｖ３に対応するデジタル値が、バンク番号０のレジスタバンク２２の各レジスタＣｈ００〜１１に格納されていく。
【００４７】
同様にして、センサ信号Ｖ０〜Ｖ３を変換した各デジタル値は、２番目のＡ／Ｄ変換周期では、バンク番号１のレジスタバンク２３、３番目のＡ／Ｄ変換周期では、バンク番号２のレジスタバンク２４、４番目のＡ／Ｄ変換周期では、バンク番号３のレジスタバンク２５の各レジスタＣｈ００〜１１に格納されていく。
【００４８】
このようにして、各Ａ／Ｄ変換周期においてＡ／Ｄ変換部１６から出力される複数のデジタル値は、Ａ／Ｄ変換処理回路１の内部回路である格納バンク切替部１８、格納バンク番号指示レジスタ２０及びレジスタバンク２２〜２５の動作によって保存される。従って、そのデジタル値を制御に利用する制御回路４０は、各々のＡ／Ｄ変換処理が終了する毎に、デジタル値の保存のために割込み処理などを実行する必要がないので、デジタル値の保存のための処理負荷を低減することができる。
【００４９】
換言すれば、制御回路４０は、図２に示すように４回のＡ／Ｄ変換処理が終了したタイミングで、割込みによって、各バンクレジスタ２２〜２５に保存されているデジタル値の読み出し処理を行うだけで良い。従って、本実施形態では、センサ信号に対応するデジタル値を得るための割込み処理回数を大幅に低減できるので、制御回路４０における処理負荷が低減できるのである。
【００５０】
なお、読み出し処理では、単にＡ／Ｄ変換処理回路内のレジスタバンク２２〜２５の各レジスタＣｈ００〜１１に格納されているデータを順番に読み出すだけであるため、高速に処理することが可能である。また、本実施形態によるＡ／Ｄ変換処理回路１において、デジタル値の読み出し周期内に複数回のＡ／Ｄ変換処理を行うのは、Ａ／Ｄ変換されたデジタル値の個数が多いほど、正確なセンサ検出値を得ることが可能になるためである。
【００５１】
また、本実施形態によるＡ／Ｄ変換処理回路１は、Ａ／Ｄ変換すべき複数のセンサ信号Ｖ０〜Ｖ３に対し共通のＡ／Ｄ変換部１６によってＡ／Ｄ変換処理を行っている。このような構成を採用すると、Ａ／Ｄ変換そのものに要する時間が長くなるので、Ａ／Ｄ変換結果であるデジタル値の保存処理に要する時間を確保することが困難になりやすい。
【００５２】
しかしながら、本実施形態では、各バンクレジスタが、Ａ／Ｄ変換すべきセンサ信号Ｖ０〜Ｖ３の数に対応するレジスタＣｈからなるレジスタバンク２２〜２５を有している。このため、複数のセンサ信号Ｖ０〜Ｖ３に対応する各デジタル値はそのレジスタバンクのいずれかのレジスタＣｈに順番に保存される。従って、Ａ／Ｄ変換すべき複数のセンサ信号Ｖ０〜Ｖ３に対して、それよりも少ない数のＡ／Ｄ変換部１６にてＡ／Ｄ変換処理を行う場合であっても、Ａ／Ｄ変換結果であるデジタル値を確実に保存することができる。
【００５３】
また、本実施形態によるＡ／Ｄ変換処理回路は、最大値比較部２６及び最大値レジスタ２８を有しているので、制御回路４０に何ら処理負荷を負わせることなく、各センサ信号Ｖ０〜Ｖ３に対応するデジタル信号ごとに分けて、Ａ／Ｄ変換部１６から繰返し出力されるデジタル値の中の最大値を保存することができる。
【００５４】
さらに、最小値比較部３０及び最小値レジスタ３２を有しているので、制御回路４０に何ら処理負荷を負わせることなく、各センサ信号Ｖ０〜Ｖ３に対応するデジタル信号ごとに分けて、Ａ／Ｄ変換部１６から繰返し出力されるデジタル値の中の最小値を保存することもできる。
【００５５】
これら最大値や最小値は、例えば、理論最大値や理論最小値との差に応じて、デジタル値に対してゲイン補正を行ったり、フェールセーフ処理のためにセンサの異常を判断したりするためなどに使用できる。
【００５６】
なお、最大値レジスタ２８及び最小値レジスタ３２からのデジタル値の読み出しは、各レジスタバンク２２〜２５からのデジタル値の読み出しと同時期に行っても良いし、各レジスタバンク２２〜２５からのデジタル値の読み出しとは別のタイミングで行っても良い。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施形態によるＡ／Ｄ変換処理回路の内部構成を示すブロック図である。
【図２】Ａ／Ｄ変換処理回路の作動を説明するためのタイムチャートである。
【符号の説明】
【００５８】
１…Ａ／Ｄ変換処理回路
１０…Ａ／Ｄ変換制御部
１２…選択部
１４…サンプルホールド回路
１６…Ａ／Ｄ変換部
１８…格納バンク切替部
２０…格納バンク番号指示レジスタ
２２〜２５…レジスタバンク
２６…最大値比較部
２８…最大値レジスタ
３０…最小値比較部
３２…最小値レジスタ
【図１】
2007189538.tif 000003
【図２】
2007189538.tif 000004