(57)【要約】【課題】トレンチ型ＭＯＳＦＥＴにおいて、ｎ−型半導体層の不純物濃度を低減することによりゲート−ドレイン間容量Ｃｇｄを低減できる。しかし、ｎ−型半導体層の不純物濃度の低減は、ドレイン抵抗の増大を招き、問題である。【解決手段】トレンチ底部のみに選択的にｐ型不純物をイオン注入し、トレンチ底部が位置するｎ−型半導体層（ドレイン領域）に低濃度不純物領域を形成する。低濃度不純物領域の不純物濃度をｎ−型半導体層より低くすることにより、ゲート−ドレイン間容量Ｃｇｄを低減することができる。これによりドレイン領域の不純物濃度を低減することなく、帰還容量Ｃｒｓｓを低減することができる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
一導電型半導体基板上にドレイン領域となる一導電型の半導体層を積層した基板と、
該基板表面に設けた逆導電型のチャネル層と、
該チャネル層を貫通し前記半導体層まで到達するトレンチと、
前記トレンチ内壁に設けた絶縁膜と、
前記トレンチに埋め込まれたゲート電極と、
前記基板表面の前記トレンチに隣接して設けた一導電型のソース領域と、
前記トレンチ底部が位置する前記半導体層に設けられた一導電型の低濃度不純物領域とを具備することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記低濃度不純物領域は前記トレンチの底部に接して設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記低濃度不純物領域は前記半導体層より不純物濃度が低いことを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項４】
一導電型半導体基板上にドレイン領域となる一導電型の半導体層を積層した基板を準備し、該基板表面に逆導電型のチャネル層を形成する工程と、
前記チャネル層を貫通し前記半導体層まで到達するトレンチを形成する工程と、
前記トレンチの底部が位置する前記半導体層に一導電型の低濃度不純物領域を形成する工程と、
前記トレンチ内壁に絶縁膜を形成する工程と、
前記トレンチに埋め込まれたゲート電極を形成する工程と、
前記基板表面で前記トレンチに隣接して一導電型のソース領域を形成する工程と、を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項５】
一導電型半導体基板上にドレイン領域となる一導電型の半導体層を積層した基板を準備し、該基板表面に逆導電型のチャネル層を形成する工程と、
前記チャネル層を貫通し前記半導体層まで到達するトレンチを形成する工程と、
前記トレンチ底部に逆導電型の不純物をイオン注入する工程と、
前記トレンチ内壁に絶縁膜を形成する工程と、
前記逆導電型の不純物を拡散し、前記トレンチの底部が位置する前記半導体層に一導電型の低濃度不純物領域を形成する工程と、
前記トレンチに埋め込まれたゲート電極を形成する工程と、
前記基板表面で前記トレンチに隣接して一導電型のソース領域を形成する工程と、を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項６】
前記低濃度不純物領域の不純物は、前記ゲート電極の形成以前に前記トレンチの底部にイオン注入されることを特徴とする請求項５または請求項６に記載の絶縁ゲート型半導体装置の製造方法。
【請求項７】
前記低濃度不純物領域の不純物は、前記トレンチのダミー酸化以降に前記トレンチの底部にイオン注入されることを特徴とする請求項５または請求項６に記載の絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置およびその製造方法に係り、特にゲート−ドレイン間の容量を低減するトレンチ構造の絶縁ゲート型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図１４は従来のトレンチ構造の絶縁ゲート型半導体装置を示す断面図である。図は一例としてｎチャネル型のＭＯＳＦＥＴを示す。
【０００３】
半導体基板２１上に半導体層を積層したドレイン領域２２表面にチャネル層２４を設け、チャネル層２４を貫通するトレンチ２７を形成する。トレンチ２７内壁をゲート絶縁膜３１で被覆し、ゲート電極３３を埋設する。チャネル層２４表面にはソース領域３５、ボディ領域３４を設け、ソース電極３８を形成する（例えば特許文献１参照。）。
【特許文献１】特開平１１−６７７８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＭＯＳＦＥＴに代表されるトレンチ構造の絶縁ゲート型半導体装置において、デバイスの高性能化に伴いトレンチ内壁の絶縁膜の膜厚は非常に薄く形成される。一方、ＭＯＳＦＥＴにとっては、入力容量Ｃｉｓｓ、出力容量Ｃｏｓｓ、帰還容量Ｃｒｓｓが重要な項目であり、デバイスの特性向上のためにはこれらの低減が必須である。特にゲート−ドレイン間容量Ｃｇｄは入力容量Ｃｉｓｓ、出力容量Ｃｏｓｓ、帰還容量Ｃｒｓｓのそれぞれに寄与するため、ゲート−ドレイン間容量の低減が望まれている。
【０００５】
トレンチ構造のＭＯＳＦＥＴの場合、ゲート−ドレイン間容量Ｃｇｄ’はトレンチ底部の容量である（図１４）。そして、トレンチの底部が位置する半導体層（ドレイン領域）２２の比抵抗は、ゲート−ドレイン間容量Ｃｇｄ’に影響する。
【０００６】
すなわち、一例として半導体層２２の比抵抗を高くする（半導体層２２の不純物濃度を低濃度にする）ことにより、ゲート−ドレイン間容量Ｃｇｄ’を低減することができる。しかし、ドレイン領域である半導体層２２の比抵抗を高くすることにより、ドレイン抵抗の増大が伴う。半導体層２２は膜厚が厚く、ドレイン抵抗の増大は他の要因と比較して装置のオン抵抗の増大に大きく影響する。また半導体層２２の比抵抗の変動は耐圧などにも影響するため、他の構成要素（各領域）の設計値を変更する必要が有るなど問題である。
【課題を解決するための手段】
【０００７】
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体基板上にドレイン領域となる一導電型の半導体層を積層した基板と、該基板表面に設けた逆導電型のチャネル層と、該チャネル層を貫通し前記半導体層まで到達するトレンチと、前記トレンチ内壁に設けた絶縁膜と、前記トレンチに埋め込まれたゲート電極と、前記基板表面の前記トレンチに隣接して設けた一導電型のソース領域と、前記トレンチ底部が位置する前記半導体層に設けられた一導電型の低濃度不純物領域とを具備することにより解決するものである。
【０００８】
第２に、一導電型半導体基板上にドレイン領域となる一導電型の半導体層を積層した基板を準備し、該基板表面に逆導電型のチャネル層を形成する工程と、前記チャネル層を貫通し前記半導体層まで到達するトレンチを形成する工程と、前記トレンチの底部が位置する前記半導体層に一導電型の低濃度不純物領域を形成する工程と、前記トレンチ内壁に絶縁膜を形成する工程と、前記トレンチに埋め込まれたゲート電極を形成する工程と、前記基板表面で前記トレンチに隣接して一導電型のソース領域を形成する工程と、を具備することにより解決するものである。
【０００９】
第３に、一導電型半導体基板上にドレイン領域となる一導電型の半導体層を積層した基板を準備し、該基板表面に逆導電型のチャネル層を形成する工程と、前記チャネル層を貫通し前記半導体層まで到達するトレンチを形成する工程と、前記トレンチ底部に逆導電型の不純物をイオン注入する工程と、前記トレンチ内壁に絶縁膜を形成する工程と、前記逆導電型の不純物を拡散し、前記トレンチの底部が位置する前記半導体層に一導電型の低濃度不純物領域を形成する工程と、前記トレンチに埋め込まれたゲート電極を形成する工程と、前記基板表面で前記トレンチに隣接して一導電型のソース領域を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００１０】
本発明に依れば、第１に、トレンチ底部が位置する半導体層に低濃度不純物領域を設けるため、ゲート−ドレイン間容量Ｃｇｄを低減できる。
【００１１】
第２に、ゲート−ドレイン間容量Ｃｇｄの低減に寄与するトレンチ底部にのみ選択的に低濃度不純物領域を設けるため、ドレイン領域となる半導体層は従来と同じ条件で形成できる。従って、ドレイン領域としては従来通りの比抵抗を維持できる。また、電流経路となるチャネル層と半導体層の界面付近には低濃度不純物領域が配置されない。従って、半導体層の抵抗（ドレイン抵抗）の増大を回避して、ゲート−ドレイン間容量Ｃｇｄを低減できる。
【００１２】
第３に、低濃度不純物領域は、トレンチ底部に不純物のイオン注入工程を追加するのみで形成できる。具体的には、トレンチ形成後からゲート電極形成までの工程においてイオン注入工程を追加するのみでよく、例えばゲート絶縁膜の形成工程などの熱処理を利用して拡散できる。従って、従来の製造工程を利用して（各領域の設計値等を変更することなく）ゲート−ドレイン間容量Ｃｇｄを低減した絶縁ゲート型半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施の形態をトレンチ構造のｎチャネル型のＭＯＳＦＥＴを例に図１から図１３を参照して詳細に説明する。
【００１４】
図１は本実施形態のＭＯＳＦＥＴの構造を示す断面図である。
【００１５】
本実施形態のＭＯＳＦＥＴは、基板１０と、チャネル層４と、トレンチ７と、絶縁膜１１と、ゲート電極１３と、ソース領域１５と低濃度不純物領域１２とから構成される。
【００１６】
基板１０は、ｎ＋型のシリコン半導体基板１の上にエピタキシャル成長などによりｎ−型半導体層２を積層してドレイン領域を設けたものである。基板１０表面にはｐ型のチャネル層４が設けられる。
【００１７】
トレンチ７は、チャネル層４を貫通し、ドレイン領域２まで到達して設けられる。トレンチ７の内壁は数百Åの膜厚のゲート絶縁膜（酸化膜）１１で被覆される。またトレンチ７には不純物がドープされた半導体層によるゲート電極１３が埋設される。
【００１８】
また、トレンチ７底部が位置するｎ−型半導体層（ドレイン領域）２には、ｎ型の低濃度不純物領域１２が設けられる。低濃度不純物領域１２は図の如くトレンチ７の底部に接してトレンチ７底部付近のみに設けられる。低濃度不純物領域１２は、ｎ−型半導体層２より不純物濃度が低く、例えば、ｎ−型半導体層２の１０％〜５０％程度の不純物濃度を有する。
【００１９】
このように、トレンチ７の底部付近のｎ−型半導体層２に選択的に低濃度不純物領域１２を設けることにより、トレンチ７底部においてはｎ−型半導体層２の不純物濃度が低下する。これにより、従来構造のゲート−ドレイン間容量Ｃｇｄ’（図１４参照）と比較して、ゲート−ドレイン間容量Ｃｇｄを低減することができる
尚、図では低濃度不純物領域１２とトレンチ７底部が接しているが、トレンチ７底部と低濃度不純物領域１２とが完全に接しなくても良い。すなわち、実質的に不純物濃度が高くなる領域（容量が大きくなる領域）が発生しない程度であれば、トレンチ７底部と低濃度不純物領域１２は離間していてもよく、ゲート−ドレイン間容量Ｃｇｄの低減に寄与できる。
【００２０】
このように、本実施形態によればゲート−ドレイン間容量Ｃｇｄに直接関与する領域のみ不純物濃度を低減できる。これにより、ｎ−型半導体層２は従来と同じ条件で形成でき、すなわち従来製品と同じウエハを利用できる。
【００２１】
また、後述するが低濃度不純物領域１２はトレンチ７底部のみにイオン注入し拡散することにより形成され、図のごとくトレンチ７底部に略円形状に形成される。すなわち、チャネル層４との界面付近の不純物濃度はｎ−型半導体層２の不純物濃度が維持される。
【００２２】
ここで、トレンチ構造のＭＯＳＦＥＴにおいて、電流経路はトレンチ７の側壁に形成されるチャネル領域とドレイン領域２である。そしてドレイン領域２において電流経路は図の矢印の如く形成される。すなわち、チャネル層４とｎ−型半導体層２の境界を始点としてトレンチ７の側壁から４５度の方向に広がって電流が流れることになる。すなわち、低濃度不純物領域１２が形成されるドレイン領域２は、実質的な電流経路からはずれた微小な領域である。従ってより詳細には、低濃度不純物領域１２を設けることによるドレイン抵抗の増加はほとんど無い。
【００２３】
トレンチ７に隣接した基板１０表面にはｎ＋型不純物領域であるソース領域１５が設けられ、隣り合う２つのソース領域１５間の基板１０表面にはｐ＋型不純物領域であるボディ領域１４が配置される。これによりゲート電極１３に電圧印加時にはソース領域１５からトレンチ７に沿ってチャネル領域（図示せず）が形成される。ゲート電極１３上は層間絶縁膜１６で覆い、層間絶縁膜１６間は金属配線層１７とのコンタクトホールＣＨとなる。コンタクトホールＣＨから露出したソース領域１５およびボディ領域１４にはバリアメタル層（不図示）を介して、アルミニウム合金などによる金属配線層（ソース電極）１７が電気的に接続する。
【００２４】
図２は、本実施形態のＭＯＳＦＥＴの特性を示す図である。図２（Ａ）がトレンチ７の側壁における不純物濃度プロファイルであり、図２（Ｂ）がドレイン−ソース間電圧ＶＤＳと帰還容量Ｃｒｓｓの関係を示す図である。各図において、実線が図１に示す本実施形態のＭＯＳＥＦＴであり、破線が図１４に示す従来構造のＭＯＳＦＥＴである。
【００２５】
一例として、低濃度不純物領域１２の不純物注入条件は、不純物がｐ型のボロン（Ｂ）の場合、ドーズ量が２×１０１２ｃｍ−２であり注入エネルギーが１５０ＫｅＶである。
【００２６】
図２（Ａ）から明らかなように、トレンチ７の底部付近（基板１０表面から２．５μｍ程度）のみでｎ−型半導体層２の不純物濃度が低減している。これにより図２（Ｂ）の如くゲート−ドレイン間容量Ｃｇｄ（すなわち帰還容量Ｃｒｓｓ）が低減できる
ドレイン−ソース間電圧ＶＤＳの実用的な範囲としては例えば携帯機器などの電源の場合には３Ｖ〜１０Ｖ程度である。つまり、本実施形態ではこの範囲において帰還容量Ｃｒｓｓを約１０％低減することができる。
【００２７】
図３は、低濃度不純物領域１２の不純物ドーズ量と帰還容量Ｃｒｓｓの関係を示す。図３（Ａ）は不純物ドーズ量を変化させ、帰還容量Ｃｒｓｓを測定したシミュレーション結果を示す表であり、図３（Ｂ）は図３（Ａ）をグラフ化したものである。またドレイン−ソース間電圧ＶＤＳは０Ｖ、５Ｖ、１０Ｖについて比較した。
【００２８】
図３（Ａ）の比率とは、低濃度不純物領域１２を設けない場合（無し）を１００％とした場合の、低濃度不純物領域１２の各不純物ドーズ量における帰還容量Ｃｒｓｓの比率である。
【００２９】
これによれば、低濃度不純物領域１２の不純物ドーズ量と帰還容量Ｃｒｓｓに相関関係があることが判る。
【００３０】
つまり帰還容量Ｃｒｓｓを低減するには、不純物ドーズ量を増加させればよく、例えば８．０×１０１２ｃｍ−２では帰還容量Ｃｒｓｓが約４０％低減できる。しかし、低濃度不純物領域１２を設けることによるＣｒｓｓの低減とオン抵抗はトレードオフの関係がある。製造方法は後に詳述するが、低濃度不純物領域１２は、ｐ型不純物のイオン注入により形成する。すなわち、その形成条件によってはチャネル層４の不純物濃度に影響を与える。例えば低濃度不純物領域１２のドーズ量が多すぎると、チャネル層４の不純物濃度が高くなる。これによりゲート閾値電圧ＶＧＳ（ｔｈ）が設計値より高くなり、オン抵抗が増加してしまう。
【００３１】
具体的には図３の場合において、ゲート閾値電圧ＶＧＳ（ｔｈ）（不図示）は不純物の注入に伴い徐々に増加し始め、不純物ドーズ量が５．０×１０１２ｃｍ−２程度からが急激に増加してしまう。また、同じく不純物ドーズ量が５．０×１０１２ｃｍ−２程度以上になると、低濃度不純物領域１２はｐ型領域に反転してしまう。低濃度不純物領域１２の反転は、帰還容量Ｃｒｓｓの低減としては問題ないが、反転したｐ型の不純物濃度が高すぎるとＭＯＳＦＥＴとして動作しなくなる。
【００３２】
つまり、帰還容量Ｃｒｓｓの低減を優先するのであれば、ゲート閾値電圧ＶＧＳ（ｔｈ）が徐々に上昇する範囲、すなわち５．０×１０１２ｃｍ−２程度以下の不純物ドーズ量とし、それに合わせてチャネル層４の不純物濃度を当初から低く設計しておくなどすればよい。
【００３３】
しかし、不純物ドーズ量が２．０×１０１２〜３．０×１０１２ｃｍ−２までであれば、ゲート閾値電圧ＶＧＳ（ｔｈ）にほとんど影響を与えず、なおかつドレイン−ソース間電圧ＶＤＳが５Ｖの場合の帰還容量Ｃｒｓｓの低減効果を高めることができる。
【００３４】
より詳細には、ドレイン−ソース間電圧ＶＤＳが５Ｖにおいて、不純物ドーズ量を２×１０１２ｃｍ−２とすると、帰還容量Ｃｒｓｓを１１％低減できる。更にこの条件であればゲート閾値電圧ＶＧＳ（ｔｈ）に与える影響がほとんど無いため、チャネル層４の設計値も従来通りでよく、効果が大きい。
【００３５】
尚、低濃度不純物領域１２の不純物濃度は上記の例に限らず、ｎ−型半導体層２およびチャネル層４の不純物濃度により変動する。
【００３６】
また、低濃度不純物領域１２がトレンチ７の底部から離れたところに位置したときは、ゲート電圧の印加時に空乏層が上下に広がり、その厚みが厚くなることによって容量が低減できる。
【００３７】
従って、低濃度不純物領域１２の形成条件は、ｎ−型半導体層２およびチャネル層４の不純物濃度を考慮し、入力容量Ｃｉｓｓ、出力容量Ｃｏｓｓ、帰還容量Ｃｒｓｓ等のスイッチング特性に応じて適宜選択する。特に、低濃度不純物領域１２が反転しない程度、又はチャネル層４のゲート閾値電圧ＶＧＳ（ｔｈ）に影響を与えない程度であれば、従来のウエハを採用でき、チャネル層４の設計値を変更せずに、ゲート−ドレイン間容量Ｃｇｄを低減できる。
【００３８】
次に図４から図１３を参照して本発明の絶縁ゲート型半導体装置の製造方法を説明する。
【００３９】
図４から図１０は本発明の製造方法の第１実施形態を示す。
【００４０】
第１工程（図４）：一導電型半導体基板上にドレイン領域となる一導電型の半導体層を積層した基板を準備し、基板表面に逆導電型のチャネル層を形成する工程。
【００４１】
ｎ＋型シリコン半導体基板１上にｎ−型半導体層２を積層した基板１０を準備する。ｎ−型半導体層は例えばエピタキシャル層等であり、ドレイン領域となる。
【００４２】
酸化膜（不図示）によるマスクを設け、全面にｐ型の例えばボロンを注入エネルギー５０ＫｅＶ、ドーズ量１×１０１３〜３×１０１３ｃｍ−２でイオン注入する。そして１１００℃程度の熱処理を行い、ボロンを拡散してチャネル層４を形成する。
【００４３】
第２工程（図５）：チャネル層を貫通し半導体層まで達するトレンチを形成する工程。
【００４４】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜５を生成する。その後、レジスト膜によるマスクを、トレンチの開口部分を除いてかける。ＣＶＤ酸化膜５をドライエッチングして部分的に除去し、チャネル領域４が露出したトレンチ開口部６を形成し、レジストを除去する（図５（Ａ））。
【００４５】
その後、ＣＶＤ酸化膜５をマスクとしてトレンチ開口部６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、チャネル層４を貫通してドレイン領域２まで達するトレンチ７を形成する（図５（Ｂ））。
【００４６】
第３工程（図６）：トレンチ底部に逆導電型の不純物をイオン注入する工程。
【００４７】
ダミー酸化を行い、トレンチ７内壁とチャネル層４表面にダミー酸化膜８を形成する。次にダミー酸化膜８を介して、全面にｐ型（例えばボロン：Ｂ）不純物をイオン注入する。注入条件は、熱処理後、ｎ−型半導体層２が反転しない程度のドーズ量、例えばドーズ量２×１０１２ｃｍ−２程度、注入エネルギー１５０ＫｅＶである。ここで、チャネル層４にもｐ型不純物がイオン注入されるが、同導電型であり、また上記の条件であればゲート閾値電圧ＶＧＳ（ｔｈ）にほとんど影響を与えることはないので、問題はない。
【００４８】
その後、ダミー酸化膜８とＣＶＤ酸化膜５をエッチングにより除去する。これにより、トレンチ７形成時のドライエッチングのエッチングダメージが除去される。
【００４９】
逆導電型の不純物は、ダミー酸化膜８を介してイオン注入されるので、トレンチ７内壁のシリコンにダメージを与えることはない。またダミー酸化膜８は上述の如く除去されるので、ダミー酸化膜８がイオン注入によるダメージを受けたとしても問題ではない。
【００５０】
第４工程（図７）：トレンチ内壁に絶縁膜を形成する工程、および逆導電型の不純物を拡散し、トレンチの底部が位置する半導体層に逆導電型の低濃度不純物領域を形成する工程。
【００５１】
全面を熱酸化（１１００℃、５〜３０分程度）してトレンチ７内壁にゲート絶縁膜（酸化膜）１１を形成する。ゲート酸化膜１１は駆動電圧に応じて数百Å（例えば厚み約３００Å〜７００Å）に形成される。そして、このときの熱処理によりトレンチ７底部にイオン注入された不純物を拡散し、トレンチ７の底部が位置するｎ−型半導体層２に一導電型の低濃度不純物領域１２を形成する。不純物およびドーズ量が上記の条件で有れば、低濃度不純物領域１２は反転せず、ｎ（ｎ−−）型となる。
【００５２】
低濃度不純物領域１２は、トレンチ７底部に略円形状に形成される。また不純物はトレンチ７底部のみにイオン注入されるので、低濃度不純物領域１２はトレンチ７底部の下方のみ形成され、トレンチ７の底部付近の側壁はｎ−型半導体層２と接する。
【００５３】
図１の如く、ドレイン領域２における電流経路は、トレンチ７の側壁に対して４５度の方向に広がって形成される。低濃度不純物領域１２は、実質的な電流経路からはずれたトレンチ７の直下に形成されるため、この領域で抵抗が若干高くなったとしても実質的な電流経路に影響を及ぼすことはない。
【００５４】
第５工程（図８）：トレンチに埋め込まれたゲート電極を形成する工程。
【００５５】
全面にノンドープのポリシリコン１３ａを堆積し、トレンチ７内に充填する（図８（Ａ））。全面に不純物をドープして低抵抗化を図り、全面をエッチバックする。これにより、トレンチ７内に埋設されたゲート電極１３が形成される（図８（Ｂ））。また不純物がドープされたポリシリコン１３ａを堆積し、全面をエッチバックしてゲート電極１３を形成してもよい。
【００５６】
第６工程（図９および図１０）：基板表面でトレンチに隣接して一導電型のソース領域を形成する工程。
【００５７】
ソース領域の形成領域が露出するレジストＰＲのマスク（不図示）を形成し全面にｎ型不純物（例えばヒ素（Ａｓ））１５ａを、注入エネルギー１４０ＫｅＶ、ドーズ量５×１０１５〜６×１０１５ｃｍ−２でイオン注入する。
【００５８】
引き続きボディ領域の形成領域が露出するレジストＰＲのマスク（不図示）を形成し、ｐ型不純物（例えばボロン（Ｂ））１４ａを注入エネルギー４０ＫｅＶ、ドーズ量２×１０１５〜５×１０１５ｃｍ−２でイオン注入する（図９（Ａ））。
【００５９】
その後全面に層間絶縁膜となるＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層１６ａを６０００Å程度堆積し、９００℃程度でリフローする。この熱処理によりｐ型不純物、ｎ型不純物がそれぞれ拡散される。これによりトレンチ７に隣接した基板１０表面にソース領域１５が形成され、ソース領域１５間にボディ領域１４が形成される（図９（Ｂ））。尚、ソース領域１５とボディ領域１４のイオン注入は上記の順に限らず入れ替えてもよい。
【００６０】
その後、図１０のごとくＢＰＳＧ層１６ａ上に所定のパターンで開口されたレジストＰＲのマスク（不図示）を設けてエッチングし、レジスト除去後、９００℃程度のリフローを行い、層間絶縁膜１６を形成する。
【００６１】
更にアルミニウム等をスパッタ装置で全面に堆積し、所望の形状にパターニングする。ソース領域１５およびボディ領域１４にコンタクトするソース電極１７を形成し、図１に示す最終構造を得る。また、基板裏面にはドレイン電極（不図示）が形成される。
【００６２】
ここで、低濃度不純物領域１２のイオン注入工程は、上記の例に限らない。以下図１１〜図１４を参照してイオン注入工程の他の実施形態を説明する。
【００６３】
図１１は、本発明の製造方法の第２の実施形態を示す。第２の実施形態は、トレンチ形成直後にイオン注入を行う場合である。
【００６４】
図１１（Ａ）の如く、第１の実施形態の第２工程においてトレンチ７を形成した後、逆導電型の不純物をイオン注入する。その後、図１１（Ｂ）の如くダミー酸化膜８を形成する。不純物はこのときの熱処理により拡散され、トレンチ７底部が位置するｎ−型半導体層２に低濃度不純物領域１２が形成できる。
【００６５】
図１２は、第３の実施形態を示す。第３の実施形態はダミー酸化膜８除去後にイオン注入する場合である。
【００６６】
第１の実施形態の第３工程において、ダミー酸化膜８およびＣＶＤ酸化膜５を除去した後、逆導電型の不純物をイオン注入する（図１２（Ａ））。その後、ゲート酸化膜１１を形成する。不純物はこのときの熱処理により拡散され、トレンチ７底部が位置するｎ−型半導体層２に低濃度不純物領域１２が形成できる。
【００６７】
図１３は、第４の実施形態を示す。第４の実施形態はゲート酸化膜１１形成後にイオン注入する場合である。
【００６８】
第１の実施形態の第４工程において、ゲート酸化膜１１を形成した後、ゲート酸化膜１１を介して逆導電型の不純物をイオン注入する（図１３（Ａ））。その後、第１の実施形態の第５工程〜第６工程においてゲート電極１３を形成する。例えばゲート電極１３となるノンドープポリシリコンへの不純物拡散や、層間絶縁膜１６のリフロー等の熱処理により逆導電型の不純物が拡散され、トレンチ７底部が位置するｎ−型半導体層２に低濃度不純物領域１２が形成できる（図１３（Ｂ））。
【００６９】
なお、本実施形態ではｎチャネル型ＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型であっても同様に実施できる。その場合、低濃度不純物領域１２はｎ型不純物により形成される。
【００７０】
更にＭＯＳＦＥＴに限らず、ＩＧＢＴ等の絶縁ゲート型半導体装置で有れば同様に実施でき、同様の効果が得られる。
【図面の簡単な説明】
【００７１】
【図１】本発明の絶縁ゲート型半導体装置を説明する断面図である。
【図２】本発明の絶縁ゲート型半導体装置を説明する特性図である。
【図３】本発明の絶縁ゲート型半導体装置を説明する特性図である。
【図４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図５】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図６】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図７】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図８】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図９】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１０】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１１】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１２】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１４】従来の絶縁ゲート型半導体装置を説明する断面図である。
【符号の説明】
【００７２】
１    ｎ＋型半導体基板
２    ｎ−型半導体層（ドレイン領域）
４    チャネル層
７    トレンチ
８    ダミー酸化膜
１１  ゲート絶縁膜
１２  低濃度不純物領域
１３ａ  ポリシリコン
１３    ゲート電極
１４  ボディ領域
１５  ソース領域
１６  層間絶縁膜
１７  金属配線層
２１    ｎ＋型半導体基板
２２    ｎ−型半導体層（ドレイン領域）
２４    チャネル層
２７    トレンチ
３１  ゲート酸化膜
３３  ゲート電極
３４  ボディ領域
３５  ソース領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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