(57)【要約】  【課題】  本発明は、出力信号の経路部分にテスト回路を直接挿入することなく、各種テストを行うことができる出力回路を備えた半導体装置を提供することを目的としている。  【解決手段】  通常動作において、内部回路４がクロックＣＫに同期して動作することで、入力されるデータと出力イネーブル信号に基づいて、出力回路２のスイッチング動作を行う。このとき、状態制御回路５，６により内部回路４からスリーステート制御回路３への出力が強制的に設定されて、出力回路２に対する各種テスト動作が行われる。【選択図】      図１
2007315762.tif 000002
【特許請求の範囲】
【請求項１】
第１直流電圧と第２直流電圧との間に直列に接続された第１スイッチング素子と第２スイッチング素子とで構成された出力回路と、前記第１及び第２スイッチング素子の接続ノードに接続された出力端子と、前記出力回路を通じて前記出力端子より出力するデータを生成する内部回路と、を備え、前記データが第１信号値と第２信号値の２値であり、前記データが前記第１信号値となるとき、前記第１スイッチング素子がＯＮとなり前記出力端子に前記第１直流電圧が現れ、前記データが前記第２信号値となるとき、前記第２スイッチング素子がＯＮとなり前記出力端子に前記第２直流電圧が現れる半導体装置において、
前記内部回路から入力される前記データに従って、前記出力回路の前記第１及び第２スイッチング素子のスイッチング制御を行う第１制御回路と、
前記第１制御回路によって前記第１スイッチング素子のみを強制的にＯＮとさせる第１制御信号と、前記第１制御回路によって前記第２スイッチング素子のみを強制的にＯＮとさせる第２制御信号とが入力され、前記第１及び第２制御信号に従って、前記内部回路から出力される前記データの信号値を強制的に設定する第２制御回路と、
を備え、
前記第２制御回路に前記第１制御信号が入力されたとき、強制的に前記第１信号値とされた前記データが前記内部回路から前記第１制御回路に出力され、
前記第２制御回路に前記第２制御信号が入力されたとき、強制的に前記第２信号値とされた前記データが前記内部回路から前記第１制御回路に出力されることを特徴とする半導体装置。
【請求項２】
前記内部回路が、前記第１制御回路に前記データを出力する第１フリップフロップを備え、
当該第１フリップフロップが、
前記データが入力される入力端子と、
前記第１制御回路に出力する出力端子と、
前記第１制御信号が入力された前記第２制御回路からの信号を受けて、前記出力端子の値を前記第１信号値に強制的に設定する第１制御端子と、
前記第２制御信号が入力された前記第２制御回路からの信号を受けて、前記出力端子の値を前記第２信号値に強制的に設定する第２制御端子と、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２制御回路が、
入力された前記第１制御信号を前記第１フリップフロップの第１制御端子に入力することを許可する第１論理ゲートと、
入力された前記第２制御信号を前記第１フリップフロップの第２制御端子に入力することを許可する第２論理ゲートと、
を備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１及び第２論理ゲートによる前記第１及び第２制御信号の入力許可を設定する第３制御信号が、前記第１及び第２論理ゲートに入力されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記出力回路の駆動の禁止及び許可を行う第４制御信号が、前記内部回路から前記第１制御回路に出力され、
前記第１制御回路によって前記出力回路の駆動を強制的に禁止とさせる第５制御信号が入力されて、前記内部回路に前記第５制御信号に基づく指示を与える第３制御回路を備えるとともに、
前記第５制御信号が入力されたとき、前記第３制御回路が、前記内部回路に対して、前記第１制御回路に出力する前記第４制御信号の値を前記出力回路の駆動を禁止させる信号値に切り換えることを指示することを特徴とする請求項１〜請求項４のいずれかに記載の半導体装置。
【請求項６】
前記第１制御回路が、前記内部回路からの前記データに従って前記第１及び第２スイッチング素子のいずれか一方をＯＮとするデータ出力状態と、前記第１及び第２スイッチング素子を共にＯＦＦとするフローティング状態とを切り換えるスリーステート制御回路であり、
前記第１制御回路が、前記出力回路の駆動を禁止する信号値となる前記第４制御信号が前記内部回路から与えられたとき、前記フローティング状態に切り換えて、前記内部回路から出力される前記データの信号値に関係なく、前記第１及び第２スイッチング素子をＯＦＦとし、
他方、前記第１制御回路が、前記出力回路の駆動を許可する信号値となる前記第４制御信号が前記内部回路から与えられたとき、前記データ出力状態に切り換え、前記内部回路から出力される前記データの信号値に従って、前記第１及び第２スイッチング素子のＯＮ／ＯＦＦ切換を行うことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記内部回路が、前記第１制御回路に前記第４制御信号を出力する第２フリップフロップを備え、
当該第２フリップフロップが、
前記第４制御信号が入力される入力端子と、
前記第１制御回路に出力する出力端子と、
前記第５制御信号が入力された前記第３制御回路からの信号を受けて、前記出力端子の値を前記出力回路の駆動を強制的に禁止させる所定の値に強制的に設定する制御端子と、を備えることを特徴とする請求項５又は請求項６に記載の半導体装置。
【請求項８】
前記第３制御回路が、
入力された前記第５制御信号を前記第２フリップフロップの制御端子に入力することを許可する第３論理ゲートを備えることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第３論理ゲートによる前記第５制御信号の入力許可を設定する第３制御信号が、前記第３論理ゲートに入力されることを特徴とする請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロコンピュータなどの出力回路を備えた半導体装置に関するもので、特に、無線通信などの高速なデータ処理を行う機器に使用される半導体装置に関する。
【背景技術】
【０００２】
各種機器に使用されるマイクロコンピュータなどの半導体装置において、データ処理されて得られた信号の値が微弱であるため、この信号を増幅して出力する出力回路が設けられる。そして、この出力回路を備えた半導体装置において、出力回路の状態を確認するための各種テストが行われる。この各種テストとして、半導体装置を動作させて所望の出力が出力回路より得られるか確認するファンクションテスト、出力回路を構成する各素子を強制的にＯＮとしたときに流れる電流量を調べる出力電流テスト、出力回路を構成する全素子を強制的にＯＦＦとしたときにリークする電流量を調べる出力リーク電流テストが行われる。
【０００３】
このような各種テストを行うための指示信号が入力されることで出力回路の各種テストが行われるように、テスト制御用の論理回路を備えた半導体装置が、従来から使用されている（特許文献１〜３参照）。そして、特許文献１の半導体装置によると、テスト制御信号をテスト制御入力信号より生成して各出力回路に与えるテスト制御信号発生回路が設けられている。このように構成することで、いずれのテストが要求されたかを判断する論理回路が各出力回路内に設けられるが、テスト制御入力信号からのテスト制御信号が入力されるため、各出力回路内の論理回路を簡単化することができる。
【０００４】
又、特許文献２の半導体装置によると、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタによる２つの直列回路を並列に接続して、出力バッファ回路を構成し、ファンクションテストを行う際に、一方のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタのみを使用することで、スイッチングノイズによるテスタの誤作動を防ぐものとしている。そして、このファンクションテストと通常動作との切換を行うための論理回路が、出力バッファ回路前段に構成されている。
【０００５】
更に、特許文献３の半導体装置によると、特許文献２の半導体装置と同様、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタによる２つの直列回路を並列に接続している。そして、特許文献２の半導体装置と異なり、特許文献３の半導体装置では、各種テストを行うときに、２つのＰチャネルＭＯＳトランジスタ及び２つのＮチャネルＭＯＳトランジスタを使用することで、その電流駆動能力を大きくして、効率よくテストを行う。そして、この各種テストと通常動作との切換を行うための論理回路が、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタによる出力回路の前段に構成されている。
【０００６】
この各種テストを行うための機能を備えた従来の半導体装置の構成例を、図６に示す。図６の構成の半導体装置は、データが入力される内部回路１０１と、内部回路１０１で処理されたデータが与えられる状態制御回路１０２と、状態制御回路１０２の出力に応じてハイ、ロー、ハイインピーダンスの出力を出力端子１を介して行う出力回路２と、を備える。又、状態制御回路１０２では、出力回路２をハイ、ロー、ハイインピーダンスに固定するための信号ＰＴＥＳＴ，ＮＴＥＳＴ，ＨＩＺ、及び、テスト機能を実行するための信号ＴＥＳＴが入力される。
【０００７】
このように構成される半導体装置によると、信号ＴＥＳＴが入力されることにより、テスト機能を実施するように状態制御回路１０２が設定される。そして、信号ＰＴＥＳＴが与えられると、内部回路１０１からの出力に関係なく、出力回路２よりハイとなる出力信号が強制的に出力されるように状態制御回路１０２によって制御される。同様に、信号ＮＴＥＳＴ又は信号ＨｉＺが与えられると、内部回路１０１からの出力に関係なく、出力回路２よりロー又はハイインピーダンスとなる出力信号が強制的に出力されるように状態制御回路１０２によって制御される。
【特許文献１】特開平０２−２３２５７７号公報
【特許文献２】特開平０４−３７３３１０号公報
【特許文献３】特開平０８−１６２９３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
近年、無線通信機器などにおいては、そのデータ処理容量が増加し、データ転送速度の高速化が要求されている。そのため、機器内に設置されるマイクロコンピュータなどの半導体装置においては、その処理能力の高さが要求されるとともに、出力信号の高速化が必要となっている。そして、このように高速化が要求される半導体装置に対する動作周波数が、１００ＭＨｚを超えるものもある（アクセス速度では１０ｎ秒未満）。
【０００９】
それに対して、従来の半導体装置には、出力回路の各種テストを行うためのテスト回路が必要であり、このテスト回路によるテスト時間の短縮化及びテストに係るコストの低減化が図られている。しかしながら、特許文献１〜３に記載されるように、半導体装置内に設けられるテスト回路が出力回路の直接挿入された論理回路によって構成されるため、通常動作時において、このテスト回路を構成する論理回路によって出力信号に余分なゲート遅延が付加されることとなる。
【００１０】
即ち、図６のような構成の半導体装置において、テスト機能を実現するための状態制御回路１０２が必要となり、内部回路１０１と分離して構成される。よって、この従来の半導体装置を使用した場合、この状態制御回路１０２などのテスト回路が、テスト機能を実現するための各信号を演算処理する論理回路を、その内部に構成する必要がある。そのため、このようなテスト機能を実現するための論理回路によるゲート遅延が、状態制御回路１０２などのテスト回路で発生し、データ出力の高速化の妨げとなって問題となる。
【００１１】
このような問題を鑑みて、本発明は、出力信号の経路部分にテスト回路を直接挿入することなく、各種テストを行うことができる出力回路を備えた半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の半導体装置は、第１直流電圧と第２直流電圧との間に直列に接続された第１スイッチング素子と第２スイッチング素子とで構成された出力回路と、前記第１及び第２スイッチング素子の接続ノードに接続された出力端子と、前記出力回路を通じて前記出力端子より出力するデータを生成する内部回路と、を備え、前記データが第１信号値と第２信号値の２値であり、前記データが前記第１信号値となるとき、前記第１スイッチング素子がＯＮとなり前記出力端子に前記第１直流電圧が現れ、前記データが前記第２信号値となるとき、前記第２スイッチング素子がＯＮとなり前記出力端子に前記第２直流電圧が現れる半導体装置において、前記内部回路から入力される前記データに従って、前記出力回路の前記第１及び第２スイッチング素子のスイッチング制御を行う第１制御回路と、前記第１制御回路によって前記第１スイッチング素子のみを強制的にＯＮとさせる第１制御信号と、前記第１制御回路によって前記第２スイッチング素子のみを強制的にＯＮとさせる第２制御信号とが入力され、前記第１及び第２制御信号に従って、前記内部回路から出力される前記データの信号値を強制的に設定する第２制御回路と、を備え、前記第２制御回路に前記第１制御信号が入力されたとき、強制的に前記第１信号値とされた前記データが前記内部回路から前記第１制御回路に出力され、前記第２制御回路に前記第２制御信号が入力されたとき、強制的に前記第２信号値とされた前記データが前記内部回路から前記第１制御回路に出力されることを特徴とする。
【００１３】
これにより、前記第１制御信号が与えられたとき、前記第１スイッチング素子による出力電流テストを行うことができ、又、前記第２制御信号が与えられたとき、前記第２スイッチング素子による出力電流テストを行うことができる。
【００１４】
そして、前記内部回路が、前記第１制御回路に前記データを出力する第１フリップフロップを備え、当該第１フリップフロップが、前記データが入力される入力端子と、前記第１制御回路に出力する出力端子と、前記第１制御信号が入力された前記第２制御回路からの信号を受けて、前記出力端子の値を前記第１信号値に強制的に設定する第１制御端子と、前記第２制御信号が入力された前記第２制御回路からの信号を受けて、前記出力端子の値を前記第２信号値に強制的に設定する第２制御端子と、を備えるものとする。
【００１５】
このとき、前記第２制御回路が、入力された前記第１制御信号を前記第１フリップフロップの第１制御端子に入力することを許可する第１論理ゲートと、入力された前記第２制御信号を前記第１フリップフロップの第２制御端子に入力することを許可する第２論理ゲートと、を備えるものとしても構わない。そして、前記第１及び第２論理ゲートによる前記第１及び第２制御信号の入力許可を設定する第３制御信号が、前記第１及び第２論理ゲートに入力されるものとしても構わない。
【００１６】
又、前記出力回路の駆動の禁止及び許可を行う第４制御信号が、前記内部回路から前記第１制御回路に出力され、前記第１制御回路によって前記出力回路の駆動を強制的に禁止とさせる第５制御信号が入力されて、前記内部回路に前記第５制御信号に基づく指示を与える第３制御回路を備えるとともに、前記第５制御信号が入力されたとき、前記第３制御回路が、前記内部回路に対して、前記第１制御回路に出力する前記第４制御信号の値を前記出力回路の駆動を禁止させる信号値に切り換えることを指示するものとしても構わない。
【００１７】
これにより、前記第５制御信号が与えられたとき、前記第１及び第２スイッチング素子をＯＦＦとしたときの出力リーク電流テストを行うことができる。
【００１８】
そして、前記第１制御回路が、前記内部回路からの前記データに従って前記第１及び第２スイッチング素子のいずれか一方をＯＮとするデータ出力状態と、前記第１及び第２スイッチング素子を共にＯＦＦとするフローティング状態とを切り換えるスリーステート制御回路であり、前記第１制御回路が、前記出力回路の駆動を禁止する信号値となる前記第４制御信号が前記内部回路から与えられたとき、前記フローティング状態に切り換えて、前記内部回路から出力される前記データの信号値に関係なく、前記第１及び第２スイッチング素子をＯＦＦとし、他方、前記第１制御回路が、前記出力回路の駆動を許可する信号値となる前記第４制御信号が前記内部回路から与えられたとき、前記データ出力状態に切り換え、前記内部回路から出力される前記データの信号値に従って、前記第１及び第２スイッチング素子のＯＮ／ＯＦＦ切換を行う。
【００１９】
又、前記内部回路が、前記第１制御回路に前記第４制御信号を出力する第２フリップフロップを備え、当該第２フリップフロップが、前記第４制御信号が入力される入力端子と、前記第１制御回路に出力する出力端子と、前記第５制御信号が入力された前記第３制御回路からの信号を受けて、前記出力端子の値を前記出力回路の駆動を強制的に禁止させる所定の値に強制的に設定する制御端子と、を備えるものとする。
【００２０】
更に、前記第３制御回路が、入力された前記第５制御信号を前記第２フリップフロップの制御端子に入力することを許可する第３論理ゲートを備えるものとしても構わない。このとき、前記第３論理ゲートによる前記第５制御信号の入力許可を設定する第３制御信号が、前記第３論理ゲートに入力されるものとしても構わない。
【００２１】
又、前記出力回路において、前記第１及び第２スイッチング素子を、極性の異なるトランジスタとしても構わない。そして、前記第１スイッチング素子をＰチャネルＭＯＳトランジスタとし、前記第２スイッチング素子手をＮチャネルＭＯＳトランジスタとしても構わない。
【００２２】
このとき、前記第１制御回路が、前記第３制御回路からの出力が入力されるインバータ回路と、前記第２及び第３制御回路からの出力が入力されて前記第２スイッチング素子のゲートに入力を行うＮＯＲ回路と、前記第２制御回路からの出力と前記インバータ回路からの出力とが入力された前記第１スイッチング素子のゲートに入力を行うＮＡＮＤ回路と、を備えるものとしても構わない。そして、前記第４制御信号が前記第１電圧値となるとき、前記第１及び第２スイッチング素子が強制的にＯＦＦとされて前記出力回路の駆動が禁止されるものとする。
【発明の効果】
【００２３】
本発明によると、第２又は第３制御回路によって内部回路から出力されるデータ及び第４制御信号の値を強制的に所定の値とすることで、内部回路から出力回路の間に、第１制御回路を設置するだけで良い構造としている。これにより、第１制御回路では、従来のように、各テスト機能の指示を確認するための論理回路素子が不要となり、その論理回路素子の数を少なくすることができる。よって、内部回路から出力回路の間の論理回路素子による段数が低減されて、論理回路素子による遅延を抑制して、内部回路からのデータを高速に出力することができる。更に、第２制御回路に与える第１及び第２制御信号によって、第１及び第２スイッチング素子の出力電流テストを容易に行うことができる。又、第３制御回路に与える第５制御信号によって、第１及び第２スイッチング素子をＯＦＦとしたときの出力リーク電流テストを容易に行うことができる。
【発明を実施するための最良の形態】
【００２４】
本発明の実施形態について、図面を参照して、以下に説明する。図１は、本実施形態の半導体装置の構成を示すブロック図である。
【００２５】
（半導体装置の内部構成）
図１に示すように、本実施形態の半導体装置は、信号を外部に出力する出力端子１と、出力端子１に出力信号を決定する出力回路２と、出力回路２の動作状態をハイ、ロー、ハイインピーダンスの３つの状態で設定するスリーステート制御回路３と、データ処理を行ってスリーステート制御回路３を介して出力回路２に与えるデータを生成する内部回路４と、内部回路４に信号を与えることでスリーステート制御回路３の動作状態の切換を行う状態制御回路５，６と、を備える。
【００２６】
この図１に示す構成の半導体装置は、内部回路４がクロックＣＫに同期して動作し、外部から入力されるデータの演算処理を行う。この内部回路４において、演算処理されたデータがラッチされた後、スリーステート制御回路３に与えられる。又、このようにデータの演算処理を行う内部回路４に対して、出力回路２の出力動作を許可・禁止を指示する出力イネーブル信号／ＯＥが与えられる。そして、この内部回路４において、出力イネーブル信号／ＯＥがラッチされた後、スリーステート制御回路３に与えられる。
【００２７】
又、状態制御回路５が内部回路４に指示を与えることで、出力回路２の出力をハイ又はローに固定して出力電流を測定する出力電流テストが行われるように、スリーステート制御回路３の動作制御を行う。更に、状態制御回路６が内部回路４に指示を与えることで、出力回路２の出力をハイインピーダンスに固定して出力回路２のリーク電流を測定する出力リーク電流テストが行われるように、スリーステート制御回路３の動作制御を行う。
【００２８】
このように構成される半導体装置において、クロックＣＫが内部回路４に与えられ、内部回路４がクロックＣＫに同期して処理動作を行う。そして、テスト動作と通常動作との切換を示すための信号ＴＥＳＴが、状態制御回路５，６それぞれに与えられ、出力回路２をハイに固定する信号ＰＴＥＳＴと、出力回路２をローに固定する信号ＮＴＥＳＴとが、状態制御回路５に与えられ、出力回路２をハイインピーダンスに固定する信号ＨｉＺが、状態制御回路６に与えられる。
【００２９】
（出力回路）
図１に示す構成の半導体装置における出力回路２の構成について、図２を参照にして説明する。図２に示すように、出力回路２は、ソースが接地されたＮチャネルＭＯＳトランジスタ２１と、ソースに電源電位が与えられたＰチャネルＭＯＳトランジスタ２２と、を備え、ＭＯＳトランジスタ２１，２２のドレインが出力端子１に接続される。そして、ＭＯＳトランジスタ２１，２２のゲートには、スリーステート制御回路３から出力される制御信号ＣＮＴ１，ＣＮＴ２がそれぞれ与えられ、この制御信号ＣＮＴ１，ＣＮＴ２によってＭＯＳトランジスタ２１，２２それぞれのＯＮ／ＯＦＦが制御される。
【００３０】
このように出力回路２が構成されるため、スリーステート制御回路３からの制御信号ＣＮＴ１，ＣＮＴ２が共にローとなるとき、制御信号ＣＮＴ２が入力されるＭＯＳトランジスタ２２のみがＯＮとなり、出力端子１が電源電位となり、その出力信号がハイとなる。又、スリーステート制御回路３からの制御信号ＣＮＴ１，ＣＮＴ２が共にハイとなるとき、制御信号ＣＮＴ１が入力されるＭＯＳトランジスタ２１のみがＯＮとなり、出力端子１が接地電位となり、その出力信号がローとなる。更に、スリーステート制御回路３からの制御信号ＣＮＴ１，ＣＮＴ２がそれぞれロー、ハイとなるとき、ＭＯＳトランジスタ２１，２２が共にＯＦＦとなり、出力端子１が浮遊電位となり、その出力信号がハイインピーダンスとなる。
【００３１】
（内部回路及び状態制御回路）
図１に示す構成の半導体装置における内部回路４の一部の構成と状態制御回路５，６の構成について、図３を参照にして説明する。
【００３２】
図３に示すように、内部回路４は、データが入力端子（Ｄ端子）に入力されるＤ型フリップフロップ５１と、出力イネーブル信号／ＯＥが入力端子（Ｄ端子）に入力されるＤ型フリップフロップ６１と、を備える。尚、出力イネーブル信号／ＯＥは、ローが出力回路２の出力動作の許可を表し、ハイが出力回路２の出力動作の禁止を表す。そして、Ｄ型フリップフロップ５１，６１はそれぞれ、反転入力端子で構成されるセット端子（／Ｓ端子）及びリセット端子（／Ｒ端子）を備えるとともに、クロックＣＫがクロック端子（ＣＫ端子）に入力され、出力端子（Ｑ端子）からの出力をスリーステート制御回路３に対して出力する。
【００３３】
そして、状態制御回路５は、信号ＴＥＳＴ、ＰＴＥＳＴが入力されてＤ型フリップフロップ５１の／Ｓ端子に対する出力を行うセット制御回路５２と、信号ＴＥＳＴ、ＮＴＥＳＴが入力されてＤ型フリップフロップ５１のリセット端子／Ｒ端子に対して出力を行うリセット制御回路５３と、を備える。又、状態制御回路６は、図３に示すように、信号ＴＥＳＴ、ＨｉＺが入力されてＤ型フリップフロップ６１のセット端子／Ｓ端子に対する出力を行うセット制御回路６２と、信号ＴＥＳＴ、ＨｉＺが入力されてＤ型フリップフロップ６１のリセット端子／Ｒ端子に対して出力を行うリセット制御回路６３と、を備える。
【００３４】
このように状態制御回路５，６が構成されるとき、状態制御回路５において、セット制御回路５２は、信号ＴＥＳＴ，ＰＴＥＳＴが共にハイとなるとき、Ｄ型フリップフロップ５１の／Ｓ端子への入力をローとすることで、Ｄ型フリップフロップ５１のＱ端子を強制的にハイとする。又、リセット制御回路５３は、信号ＴＥＳＴ，ＮＴＥＳＴが共にハイとなるとき、Ｄ型がフリップフロップ５１の／Ｒ端子への入力をローとすることで、Ｄ型フリップフロップ５１のＱ端子を強制的にローとする。
【００３５】
又、状態制御回路６において、セット制御回路６２は、信号ＴＥＳＴ，ＨｉＺが共にハイとなるとき、Ｄ型フリップフロップ６１の／Ｓ端子への入力をローとすることで、Ｄ型フリップフロップ６１のＱ端子を強制的にハイとする。又、リセット制御回路６３は、信号ＴＥＳＴがハイとなるとともに信号ＨｉＺがローとなるとき、Ｄ型がフリップフロップ６１の／Ｒ端子への入力をローとすることで、Ｄ型フリップフロップ６１のＱ端子を強制的にローとする。
【００３６】
（スリーステート制御回路）
上述の内部回路４から出力される信号に基づいて、出力回路２の動作を決定するスリーステート制御回路３について、以下に説明する。スリーステート制御回路３は、内部回路４内のＤ型フリップフロップ６１のＱ端子からの出力がハイとなるとき、同じく内部回路４内のＤ型フリップフロップ５１のＱ端子からの出力の値に関係なく、出力回路２に対して、ローとなる制御信号ＣＮＴ１とハイとなる制御信号ＣＮＴ２とを出力する。
【００３７】
又、Ｄ型フリップフロップ６１のＱ端子からの出力がローとなるとき、Ｄ型フリップフロップ５１のＱ端子からの出力に基づいて出力回路２を駆動させる。即ち、Ｄ型フリップフロップ５１のＱ端子からの出力がハイとなる場合、出力回路２に対して、ローとなる制御信号ＣＮＴ１，ＣＮＴ２とを出力し、又、Ｄ型フリップフロップ５１のＱ端子からの出力がローとなる場合、出力回路２に対して、ハイとなる制御信号ＣＮＴ１，ＣＮＴ２とを出力する。
【００３８】
（通常動作）
上述のように各部が構成される図１の半導体装置において、出力回路２の通常動作が指示されたときの動作について、以下に説明する。この通常動作を行うために、状態制御回路５に入力される信号ＴＥＳＴ，ＮＴＥＳＴ，ＰＴＥＳＴそれぞれをローとするとともに、状態制御回路６に入力される信号ＴＥＳＴ，ＨｉＺそれぞれをローとする。
【００３９】
これにより、状態制御回路５では、共にローとなる信号ＴＥＳＴ，ＰＴＥＳＴが入力されるセット制御回路５２よりハイとなる信号が出力されるとともに、共にローとなる信号ＴＥＳＴ，ＮＴＥＳＴが入力されるリセット制御回路５３よりハイとなる信号が出力される。これにより、内部回路４内のＤ型フリップフロップ５１は、その／Ｓ端子及び／Ｒ端子それぞれにハイとなる信号が入力されることとなる。よって、Ｄ型フリップフロップ５１は、ＣＫ端子に入力されるクロックＣＫに同期して、Ｄ端子に入力されるデータを取り込むとともに、Ｑ端子よりデータに応じた出力をスリーステート制御回路３に出力する。
【００４０】
又、状態制御回路６では、共にローとなる信号ＴＥＳＴ，ＨｉＺが入力されるセット制御回路６２及びリセット制御回路６３より、ハイとなる信号が出力される。これにより、内部回路４内のＤ型フリップフロップ６１は、その／Ｓ端子及び／Ｒ端子それぞれにハイとなる信号が入力されることとなる。よって、Ｄ型フリップフロップ６１は、ＣＫ端子に入力されるクロックＣＫに同期して、Ｄ端子に入力される出力イネーブル信号／ＯＥを取り込むとともに、Ｑ端子より出力イネーブル信号／ＯＥに応じた出力をスリーステート制御回路３に出力する。
【００４１】
このように状態制御回路５，６が動作して、内部回路４内のＤ型フリップフロップ５１，６１の動作状態が設定されるとき、クロックＣＫに同期してＤ型フリップフロップ５１，６１が駆動し、それぞれのＤ端子への入力がそれぞれのＱ端子より出力される。よって、出力イネーブル信号／ＯＥがハイとなるとき、Ｄ型フリップフロップ６１よりハイとなる出力がスリーステート制御回路３に与えられる。そのため、Ｄ型フリップフロップ５１の出力の値に関係なく、スリーステート制御回路３から出力される制御信号ＣＮＴ１，ＣＮＴ２がそれぞれロー、ハイに固定される。これにより、出力回路２のＭＯＳトランジスタ２１，２２がそれぞれＯＦＦのままとなり、出力端子１からの出力がハイインピーダンスとなる。
【００４２】
又、出力イネーブル信号／ＯＥがローとなるとき、Ｄ型フリップフロップ６１よりローとなる出力がスリーステート制御回路３に与えられる。そして、内部回路４内のＤ型フリップフロップ５１に与えられるデータがハイであるとき、Ｄ型フリップフロップ５１よりハイとなる出力がスリーステート制御回路３に与えられる。そのため、スリーステート制御回路３から出力される制御信号ＣＮＴ１，ＣＮＴ２が共にローとなる。これにより、出力回路２において、ＭＯＳトランジスタ２２がＯＮとなるとともに、ＭＯＳトランジスタ２１がＯＦＦとなり、出力端子１からの出力がハイとなる。
【００４３】
更に、出力イネーブル信号／ＯＥがローとなるときに、内部回路４内のＤ型フリップフロップ５１に与えられるデータがローであると、Ｄ型フリップフロップ５１よりローとなる出力がスリーステート制御回路３に与えられる。そのため、スリーステート制御回路３から出力される制御信号ＣＮＴ１，ＣＮＴ２が共にハイとなる。これにより、出力回路２において、ＭＯＳトランジスタ２１がＯＮとなるとともに、ＭＯＳトランジスタ２２がＯＦＦとなり、出力端子１からの出力がローとなる。
【００４４】
（ＮチャネルＭＯＳトランジスタの出力電流テスト）
上述のように各部が構成される図１の半導体装置において、ＭＯＳトランジスタ２１の出力電流テストが指示されたときの動作について、以下に説明する。このＭＯＳトランジスタ２１の出力電流テストを行うために、状態制御回路５に入力される信号ＴＥＳＴ，ＮＴＥＳＴそれぞれをハイとし、信号ＰＴＥＳＴそれぞれをローとするとともに、状態制御回路６に入力される信号ＴＥＳＴ，ＨｉＺそれぞれをハイ、ローとする。
【００４５】
これにより、状態制御回路５では、共にハイとなる信号ＴＥＳＴ，ＮＴＥＳＴが入力されるリセット制御回路５３よりローとなる信号が出力されるとともに、ハイとなる信号ＴＥＳＴとローとなる信号ＰＴＥＳＴとが入力されるセット制御回路５２よりハイとなる信号が出力されることとなる。これにより、内部回路４内のＤ型フリップフロップ５１は、その／Ｓ端子及び／Ｒ端子それぞれにハイ、ローとなる信号が入力されることとなる。よって、Ｄ型フリップフロップ５１がリセットされた状態となり、Ｄ型フリップフロップ５１のＱ端子からの出力が、強制的にローとされる。
【００４６】
又、状態制御回路６では、セット制御回路６２及びリセット制御回路６３それぞれに対して、ハイとなる信号ＴＥＳＴとローとなる信号ＨｉＺが入力されるため、セット制御回路６２からハイとなる信号が出力されるとともに、リセット制御回路６３からローとなる信号が出力される。これにより、内部回路４内のＤ型フリップフロップ６１は、その／Ｓ端子及び／Ｒ端子それぞれにハイ、ローとなる信号が入力されることとなる。よって、Ｄ型フリップフロップ６１がリセットされた状態となり、Ｄ型フリップフロップ６１のＱ端子からの出力が、強制的にローとされる。
【００４７】
これにより、スリーステート制御回路３には、内部回路４内のＤ型フリップフロップ５１，６１それぞれのＱ端子より、ローとなる信号が与えられることとなる。そのため、スリーステート制御回路３から出力される制御信号ＣＮＴ１，ＣＮＴ２が共にハイとなる。よって、出力回路２において、ＭＯＳトランジスタ２１がＯＮとなるとともに、ＭＯＳトランジスタ２２がＯＦＦとなるため、ＮチャネルであるＭＯＳトランジスタ２１を流れる出力電流を出力端子１より測定することができる。
【００４８】
（ＰチャネルＭＯＳトランジスタの出力電流テスト）
上述のように各部が構成される図１の半導体装置において、ＭＯＳトランジスタ２２の出力電流テストが指示されたときの動作について、以下に説明する。このＭＯＳトランジスタ２２の出力電流テストを行うために、状態制御回路５に入力される信号ＴＥＳＴ，ＰＴＥＳＴそれぞれをハイとし、信号ＮＴＥＳＴをローとするとともに、状態制御回路６に入力される信号ＴＥＳＴ，ＨｉＺそれぞれをハイ、ローとする。
【００４９】
これにより、状態制御回路５では、共にハイとなる信号ＴＥＳＴ，ＰＴＥＳＴが入力されるセット制御回路５２よりローとなる信号が出力されるとともに、ハイとなる信号ＴＥＳＴとローとなる信号ＮＴＥＳＴとが入力されるリセット制御回路５３よりハイとなる信号が出力されることとなる。これにより、内部回路４内のＤ型フリップフロップ５１は、その／Ｓ端子及び／Ｒ端子それぞれにロー、ハイとなる信号が入力されることとなる。よって、Ｄ型フリップフロップ５１がセットされた状態となり、Ｄ型フリップフロップ５１のＱ端子からの出力が、強制的にハイとされる。
【００５０】
又、状態制御回路６は、ＮチャネルＭＯＳトランジスタの出力電流テストが指示されたときと同様、ハイとなる信号ＴＥＳＴとローとなる信号ＨｉＺが入力されるため、内部回路４内のＤ型フリップフロップ６１がリセットされた状態となり、Ｄ型フリップフロップ６１のＱ端子からの出力が、強制的にローとされる。
【００５１】
これにより、スリーステート制御回路３には、内部回路４内のＤ型フリップフロップ５１，６１それぞれのＱ端子より、ハイ、ローとなる信号が与えられることとなる。そのため、スリーステート制御回路３から出力される制御信号ＣＮＴ１，ＣＮＴ２が共にローとなる。よって、出力回路２において、ＭＯＳトランジスタ２２がＯＮとなるとともに、ＭＯＳトランジスタ２１がＯＦＦとなるため、ＰチャネルであるＭＯＳトランジスタ２２を流れる出力電流を出力端子１より測定することができる。
【００５２】
（出力リーク電流テスト）
上述のように各部が構成される図１の半導体装置において、出力回路２の出力リーク電流テストが指示されたときの動作について、以下に説明する。この出力リーク電流テストを行うために、状態制御回路６に入力される信号ＴＥＳＴ，ＨｉＺそれぞれをハイとする。
【００５３】
これにより、状態制御回路６では、セット制御回路６２及びリセット制御回路６３それぞれに対して、共にハイとなる信号ＴＥＳＴ，ＨｉＺが入力されるため、セット制御回路６２からローとなる信号が出力されるとともに、リセット制御回路６３からハイとなる信号が出力される。これにより、内部回路４内のＤ型フリップフロップ６１は、その／Ｓ端子及び／Ｒ端子それぞれにロー、ハイとなる信号が入力されることとなる。よって、Ｄ型フリップフロップ６１がセットされた状態となり、Ｄ型フリップフロップ６１のＱ端子からの出力が、強制的にハイとされる。
【００５４】
これにより、スリーステート制御回路３には、内部回路４内のＤ型フリップフロップ６１のＱ端子より、ハイとなる信号が与えられることとなる。そのため、内部回路４内のＤ型フリップフロップ５１の出力の値に関係なく、スリーステート制御回路３から出力される制御信号ＣＮＴ１，ＣＮＴ２がそれぞれロー、ハイに固定される。よって、出力回路２のＭＯＳトランジスタ２１，２２がそれぞれＯＦＦとなり、出力端子１を通じてＭＯＳトランジスタ２１に流れ込む又はＭＯＳトランジスタ２２より流れる出力リーク電流を測定することができる。
【００５５】
尚、この出力リーク電流テストにおいて、内部回路４内のＤ型フリップフロップ６１から常にハイとなる信号が出力されるため、内部回路４内のＤ型フリップフロップ５１からの出力に関わらず、出力回路２内のＭＯＳトランジスタ２１，２２を共にＯＦＦとすることができる。よって、このとき、信号ＰＴＥＳＴ，ＮＳＴＥＳＴの状態については、ハイ、ローいずれの状態としても構わないが、状態制御回路５に入力される信号ＰＴＥＳＴ，ＮＴＥＳＴそれぞれをローと固定して、セット制御回路５２及びリセット制御回路５３からの信号をハイとするものとしても構わない。
【００５６】
（スリーステート制御回路の構成例）
このように動作する図１の半導体装置におけるスリーステート制御回路３の回路構成の一例について、図４の回路図を参照して説明する。
【００５７】
図４に示すスリーステート制御回路３は、内部回路４内のＤ型フリップフロップ６１のＱ端子に入力側が接続されたインバータ回路（ＩＮＶ回路）３１と、その２入力それぞれに内部回路４内のＤ型フリップフロップ５１，６１それぞれのＱ端子が接続されたＮＯＲ回路３２と、その２入力それぞれにＩＮＶ回路３１の出力側と内部回路４内のＤ型フリップフロップ５１のＱ端子とが接続されたＮＡＮＤ回路３３と、を備える。
【００５８】
そして、ＮＯＲ回路３２の出力側が、出力回路２のＭＯＳトランジスタ２１のゲートに接続されるとともに、ＮＡＮＤ回路３３の出力側が、出力回路２のＭＯＳトランジスタ２２のゲートに接続される。即ち、ＮＯＲ回路３２から制御信号ＣＮＴ１が出力され、又、ＮＡＮＤ回路３３から制御信号ＣＮＴ２が出力される。
【００５９】
この図４に示すようにスリーステート制御回路３が構成されることで、内部回路４内のＤ型フリップフロップ６１よりハイとなる信号が出力されるとき、ＩＮＶ回路３１及びＮＯＲ回路３２にハイとなる信号が与えられる。そして、ＮＡＮＤ回路３３には、ＩＮＶ回路３１で反転されたローとなる信号が与えられることとなる。よって、ＮＯＲ回路３２からローとなる信号が出力されるとともに、ＮＡＮＤ回路３３からハイとなる信号が出力され、出力回路２に出力される制御信号ＣＮＴ１，ＣＮＴ２それぞれが、ロー、ハイとなり、出力回路２のＭＯＳトランジスタ２１，２２がＯＦＦとなる。
【００６０】
又、内部回路４内のＤ型フリップフロップ６１よりローとなる信号が出力されるとき、ＩＮＶ回路３１の入力側及びＮＯＲ回路３２の一方の入力にローとなる信号が与えられる。そして、ＮＡＮＤ回路３３の一方の入力には、ＩＮＶ回路３１で反転されたハイとなる信号が与えられることとなる。
【００６１】
このとき、内部回路４内のＤ型フリップフロップ５１よりローとなる信号が出力されると、ＮＯＲ回路３２及びＮＡＮＤ回路３３それぞれの他方の入力にローとなる信号が入力されることとなる。よって、ＮＯＲ回路３２の２入力が共にローとなるため、ＮＯＲ回路３２の出力がハイとなり、又、ＮＡＮＤ回路３３の２入力がハイ、ローとなるため、ＮＡＮＤ回路３３の出力がハイとなる。これにより、出力回路２に出力される制御信号ＣＮＴ１，ＣＮＴ２が共にハイとなり、出力回路２において、ＭＯＳトランジスタ２１がＯＮとなるとともに、ＭＯＳトランジスタ２２がＯＦＦとなる。
【００６２】
又、内部回路４内のＤ型フリップフロップ５１よりハイとなる信号が出力されると、ＮＯＲ回路３２及びＮＡＮＤ回路３３それぞれの他方の入力にハイとなる信号が入力されることとなる。よって、ＮＯＲ回路３２の２入力がそれぞれハイ、ローとなるため、ＮＯＲ回路３２の出力がローとなり、又、ＮＡＮＤ回路３３の２入力が共にハイとなるため、ＮＡＮＤ回路３３の出力がローとなる。これにより、出力回路２に出力される制御信号ＣＮＴ１，ＣＮＴ２が共にローとなり、出力回路２において、ＭＯＳトランジスタ２２がＯＮとなるとともに、ＭＯＳトランジスタ２１がＯＦＦとなる。
【００６３】
尚、この図４の回路構成は、スリーステート制御回路３の一例であり、内部回路４内のＤ型フリップフロップ５１，６１からの出力に基づいて、上述と同様の状態遷移を行うものであれば、他の論理素子を使用した回路構成により構成するものとしても構わない。
【００６４】
（状態制御回路の構成例）
更に、このように動作する図１の半導体装置における状態制御回路５，６の回路構成の一例について、図５の回路図を参照して説明する。
【００６５】
１．状態制御回路５のセット制御回路５２
セット制御回路５２は、図５に示すように、信号ＴＥＳＴが入力されるＩＮＶ回路５２１と、信号ＴＥＳＴ，ＰＴＥＳＴが２入力となるＡＮＤ回路５２２と、ＩＮＶ回路５２１の出力と信号ＳＥＴ１が２入力となるＡＮＤ回路５２３と、ＡＮＤ回路５２２，５２３それぞれからの出力が２入力となるＮＯＲ回路５２４と、を備える。そして、ＮＯＲ回路５２４の出力が、内部回路４内のＤ型フリップフロップ５１の／Ｓ端子に接続される。尚、信号ＳＥＴ１は、Ｄ型フリップフロップ５１をセットするための信号であり、信号ＳＥＴ１がハイとなるとき、Ｄ型フリップフロップ５１がセットされ、Ｑ端子からの出力が強制的にハイとされる。
【００６６】
このように構成されるセット制御回路５２によると、信号ＴＥＳＴをハイとしたとき、ＩＮＶ回路５２１よりＡＮＤ回路５２３にローとなる信号が入力されるため、信号ＳＥＴ１の値に関係なく、ＡＮＤ回路５２３の出力がローとなる。そして、ＡＮＤ回路５２２については、一方の入力がハイとなる信号ＴＥＳＴであるため、他方の入力となる信号ＰＴＥＳＴと同じ値を出力することとなる。又、ＮＯＲ回路５２４は、一方の入力となるＡＮＤ回路５２３からの出力がローであるため、他方の入力となるＡＮＤ回路５２２からの出力を反転した値を、内部回路４内のＤ型フリップフロップ５１の／Ｓ端子に出力する。よって、このとき、信号ＰＴＥＳＴがハイとされると、Ｄ型フリップフロップ５１の／Ｓ端子にローが入力され、信号ＰＴＥＳＴがローとされると、Ｄ型フリップフロップ５１の／Ｓ端子にハイが入力される。
【００６７】
一方、信号ＴＥＳＴをローとしたとき、ＡＮＤ回路５２２にローとなる信号ＴＥＳＴが入力されるため、信号ＰＴＥＳＴの値に関係なく、ＡＮＤ回路５２２の出力がローとなる。そして、ＡＮＤ回路５２３については、ＩＮＶ回路５２１より一方の入力にハイとなる信号が入力されるため、他方の入力となる信号ＳＥＴ１と同じ値を出力することとなる。又、ＮＯＲ回路５２４は、一方の入力となるＡＮＤ回路５２２からの出力がローであるため、他方の入力となるＡＮＤ回路５２３からの出力を反転した値を、内部回路４内のＤ型フリップフロップ５１の／Ｓ端子に出力する。よって、このとき、信号ＳＥＴ１がハイとされると、Ｄ型フリップフロップ５１の／Ｓ端子にローが入力され、信号ＳＥＴ１がローとされると、Ｄ型フリップフロップ５１の／Ｓ端子にハイが入力される。
【００６８】
２．状態制御回路５のリセット制御回路５３
リセット制御回路５３は、図５に示すように、信号ＴＥＳＴが入力されるＩＮＶ回路５３１と、信号ＴＥＳＴ，ＮＴＥＳＴが２入力となるＡＮＤ回路５３２と、ＩＮＶ回路５３１の出力と信号ＲＥＳＥＴ１が２入力となるＡＮＤ回路５３３と、ＡＮＤ回路５３２，５３３それぞれからの出力が２入力となるＮＯＲ回路５３４と、を備える。そして、ＮＯＲ回路５３４の出力が、内部回路４内のＤ型フリップフロップ５１の／Ｒ端子に接続される。尚、信号ＲＥＳＥＴ１は、Ｄ型フリップフロップ５１をリセットするための信号であり、信号ＲＥＳＥＴ１がハイとなるとき、Ｄ型フリップフロップ５１がリセットされ、Ｑ端子からの出力が強制的にローとされる。
【００６９】
このように構成されるリセット制御回路５３によると、信号ＴＥＳＴをハイとしたとき、ＩＮＶ回路５３１よりＡＮＤ回路５３３にローとなる信号が入力されるため、信号ＲＥＳＥＴ１の値に関係なく、ＡＮＤ回路５３３の出力がローとなる。そして、ＡＮＤ回路５３２については、一方の入力がハイとなる信号ＴＥＳＴであるため、他方の入力となる信号ＮＴＥＳＴと同じ値を出力することとなる。又、ＮＯＲ回路５３４は、一方の入力となるＡＮＤ回路５３３からの出力がローであるため、他方の入力となるＡＮＤ回路５３２からの出力を反転した値を、内部回路４内のＤ型フリップフロップ５１の／Ｒ端子に出力する。よって、このとき、信号ＮＴＥＳＴがハイとされると、Ｄ型フリップフロップ５１の／Ｒ端子にローが入力され、信号ＮＴＥＳＴがローとされると、Ｄ型フリップフロップ５１の／Ｒ端子にハイが入力される。
【００７０】
一方、信号ＴＥＳＴをローとしたとき、ＡＮＤ回路５３２にローとなる信号ＴＥＳＴが入力されるため、信号ＮＴＥＳＴの値に関係なく、ＡＮＤ回路５３２の出力がローとなる。そして、ＡＮＤ回路５３３については、ＩＮＶ回路５３１より一方の入力にハイとなる信号が入力されるため、他方の入力となる信号ＲＥＳＥＴ１と同じ値を出力することとなる。又、ＮＯＲ回路５３４は、一方の入力となるＡＮＤ回路５３２からの出力がローであるため、他方の入力となるＡＮＤ回路５３３からの出力を反転した値を、内部回路４内のＤ型フリップフロップ５１の／Ｒ端子に出力する。よって、このとき、信号ＲＥＳＥＴ１がハイとされると、Ｄ型フリップフロップ５１の／Ｒ端子にローが入力され、信号ＲＥＳＥＴ１がローとされると、Ｄ型フリップフロップ５１の／Ｒ端子にハイが入力される。
【００７１】
３．状態制御回路６のセット制御回路６２
セット制御回路６２は、図５に示すように、信号ＨｉＺが入力されるＩＮＶ回路６２１と、信号ＳＥＴ２が入力されるＩＮＶ回路６２２と、ＩＮＶ回路６２２の出力と信号ＴＥＳＴが２入力となるＯＲ回路６２３と、ＩＮＶ回路６２１の出力とＯＲ回路６２３の出力が２入力となるＡＮＤ回路６２４と、を備える。そして、ＡＮＤ回路６２４の出力が、内部回路４内のＤ型フリップフロップ６１の／Ｓ端子に接続される。尚、信号ＳＥＴ２は、Ｄ型フリップフロップ６１をセットするための信号であり、信号ＳＥＴ２がハイとなるとき、Ｄ型フリップフロップ６１がセットされ、Ｑ端子からの出力が強制的にハイとされる。
【００７２】
このように構成されるセット制御回路５２によると、信号ＴＥＳＴをハイとしたとき、ＯＲ回路６２３にハイとなる信号ＴＥＳＴが入力されるため、信号ＳＥＴ２の値に関係なく、ＯＲ回路６２３の出力がハイとなる。そして、ＡＮＤ回路６２４は、一方の入力がハイとなるＯＲ回路６２３からの出力であるため、他方の入力となるＩＮＶ回路６２１で反転された信号ＨｉＺと同じ値を、内部回路４内のＤ型フリップフロップ６１の／Ｓ端子に出力する。よって、このとき、信号ＨｉＺがハイとされると、Ｄ型フリップフロップ６１の／Ｓ端子にローが入力され、信号ＨｉＺがローとされると、Ｄ型フリップフロップ６１の／Ｓ端子にハイが入力される。
【００７３】
一方、信号ＴＥＳＴをローとしたとき、ＯＲ回路６２３にローとなる信号ＴＥＳＴが入力されるため、ＩＮＶ回路６２２で反転された信号ＳＥＴ２の値が、ＯＲ回路６２３の出力となる。又、ＡＮＤ回路６２３については、ＩＮＶ回路６２１より反転された信号ＨｉＺを一方の入力とするとともに、ＯＲ回路６２３の出力を他方の入力としている。よって、このとき、信号ＨｉＺ，ＳＥＴ２が共にローとされると、内部回路４内のＤ型フリップフロップ６１の／Ｓ端子にハイが入力され、信号ＨｉＺ，ＳＥＴ２がそれぞれロー、ハイとされると、Ｄ型フリップフロップ６１の／Ｓ端子にローが入力される。
【００７４】
４．状態制御回路６のリセット制御回路６３
リセット制御回路６３は、図５に示すように、信号ＴＥＳＴ，ＲＥＳＥＴ２が２入力となるＮＯＲ回路６３１と、ＮＯＲ回路６３１の出力と信号ＨｉＺが２入力となるＯＲ回路６３２とを備える。そして、ＯＲ回路６３２の出力が、内部回路４内のＤ型フリップフロップ６１の／Ｒ端子に接続される。尚、信号ＲＥＳＥＴ２は、Ｄ型フリップフロップ６１をリセットするための信号であり、信号ＲＥＳＥＴ２がハイとなるとき、Ｄ型フリップフロップ６１がリセットされ、Ｑ端子からの出力が強制的にローとされる。
【００７５】
このように構成されるリセット制御回路６３によると、信号ＴＥＳＴをハイとしたとき、ＮＯＲ回路６３１にハイとなる信号ＴＥＳＴが入力されるため、信号ＲＥＳＥＴ２の値に関係なく、ＮＯＲ回路６３１の出力がローとなる。そして、ＯＲ回路６３２については、一方の入力がハイとなるＮＯＲ回路６３１からの出力であるため、他方の入力となる信号ＨｉＺと同じ値を、内部回路４内のＤ型フリップフロップ６１の／Ｒ端子に出力する。よって、このとき、信号ＨｉＺがハイとされると、Ｄ型フリップフロップ６１の／Ｒ端子にハイが入力され、信号ＨｉＺがローとされると、Ｄ型フリップフロップ６１の／Ｒ端子にローが入力される。
【００７６】
一方、信号ＴＥＳＴをローとしたとき、ＮＯＲ回路６３１にローとなる信号ＴＥＳＴが入力されるため、信号ＲＥＳＥＴ２を反転した値が、ＮＯＲ回路６３１の出力となる。又、ＯＲ回路６３２については、ＮＯＲ回路６３１の出力をより一方の入力とするとともに、信号ＨｉＺを他方の入力としている。よって、このとき、信号ＨｉＺ，ＲＥＳＥＴ２が共にローとされると、内部回路４内のＤ型フリップフロップ６１の／Ｒ端子にハイが入力され、信号ＨｉＺ，ＲＥＳＥＴ２がそれぞれロー、ハイとされると、Ｄ型フリップフロップ５１の／Ｒ端子にローが入力される。
【００７７】
尚、この図５の回路構成は、状態制御回路５，６の一例であり、信号ＴＥＳＴ，ＰＴＥＳＴ，ＮＴＥＳＴ，ＨｉＺの状態に基づいて、上述の各動作における状態遷移と同様の状態遷移を行うものであれば、他の論理回路素子を使用した回路構成により構成するものとしても構わない。又、状態制御回路５に入力される信号ＳＥＴ１，ＲＥＳＥＴ１、及び、状態制御回路６に入力される信号ＳＥＴ２，ＲＥＳＥＴ２の入力がなく、信号ＴＥＳＴ，ＰＴＥＳＴ，ＮＴＥＳＴ，ＨｉＺのみにより状態遷移を行う回路構成としても構わない。
【００７８】
本実施形態のように構成される半導体装置では、内部回路４内にＤ型フリップフロップ５１，６１が設置されるため、出力回路２前段に設置される論理ゲートとしてスリーステート制御回路３のみとすることができ、その遅延の段数を低減することができる。又、内部回路４において、Ｄ型フリップフロップ５１に対して、／Ｓ端子に信号ＴＥＳＴ，ＰＴＥＳＴが組み合わされた信号が入力され、／Ｒ端子に信号ＴＥＳＴ，ＮＴＥＳＴが組み合わされた信号が入力されるものとしたが、信号ＰＴＥＳＴ，ＮＴＥＳＴがそれぞれ他の信号と組み合わされることなく、／Ｓ端子及び／Ｒ端子に入力されるものとしても構わない。同様に、内部回路４内のＤ型フリップフロップ６１に対して、／Ｓ端子及び／Ｒ端子に信号ＴＥＳＴ，ＨｉＺが組み合わされた信号が入力されるものとしたが、信号ＴＥＳＴ，ＨｉＺがそれぞれ他の信号と組み合わされることなく、／Ｓ端子及び／Ｒ端子に入力されるものとしても構わない。
【産業上の利用可能性】
【００７９】
本発明の半導体装置は、通信機器などの高速データ処理を行うマイクロコンピュータなどの半導体装置として、適用可能である。
【図面の簡単な説明】
【００８０】
【図１】は、本発明の実施形態の半導体装置の内部構成を示すブロック図である。
【図２】は、図１の半導体装置に備えられた出力回路の構成を示す回路図である。
【図３】は、図１の半導体装置に備えられた内部回路の一部と状態制御回路の構成を示すブロック図である。
【図４】は、図１の半導体装置に備えられたスリーステート制御回路の一構成例を示す回路図である。
【図５】は、図３の状態制御回路の一構成例を示す回路図である。
【図６】は、従来の半導体装置の内部構成を示すブロック図である。
【符号の説明】
【００８１】
１    出力端子
２    出力回路
３    スリーステート制御回路
４    内部回路
５，６    状態制御回路
【図１】
2007315762.tif 000003
【図２】
2007315762.tif 000004
【図３】
2007315762.tif 000005
【図４】
2007315762.tif 000006
【図５】
2007315762.tif 000007
【図６】
2007315762.tif 000008