(57)【要約】【課題】  位相ズレを許容値内に抑え、同期までの時間を短くし、簡易で安価な構成とする位相ズレ補正回路を提供する。【解決手段】  相関検出窓の区間において受信信号の相関ピークを検出する相関検出部４３′と、位相検知間隔において相関ピークに対する位相ズレをズレ量とズレ方向で検知する位相ズレ検知部５１と、複数の位相補正間隔の区間で位相ズレロード信号のタイミングでズレ量とズレ方向に応じて基準発振周波数のクロック幅で位相補正を行い、ベースバンドクロックを出力する位相補正回路５２と、相関検出窓の区間を規定する相関検出窓信号、位相検知間隔を規定する位相検知間隔信号、位相補正間隔の区間を規定する位相補正間隔の信号と位相ズレロード信号を出力するタイミング検出部５３とを有する位相ズレ補正回路である。【選択図】        図４
2007259074.tif 000002
【特許請求の範囲】
【請求項１】
無線受信機における位相ズレを補正する位相ズレ補正回路であって、
検出された相関検出信号から位相ズレを検知し、位相ズレ方向と位相ズレ量に関する信号を出力する位相ズレ検知部と、
ベースバンドクロックから位相補正間隔を規定する位相補正間隔信号と位相ズレ補正のタイミングとなる位相ズレロード信号を出力するタイミング検出部と、
タイミング検出部で規定された位相補正間隔において位相ズレロード信号のタイミングにより前記位相ズレ方向と前記位相ズレ量に関する信号に応じて基準発振周波数の幅で位相調整を行う位相補正回路とを有することを特徴とする位相ズレ補正回路。
【請求項２】
相関検出の期間を規定する相関検出窓信号に従って、当該期間で受信信号の相関を検出する相関検出部を設け、
タイミング検出部は、前記相関検出部に前記相関検出窓信号を出力し、位相ズレ検知部に位相検知間隔を規定する位相検知間隔信号を出力し、
位相ズレ検知部は、前記位相検知間隔信号に従って、当該位相検知間隔のタイミングで位相ズレ検知を行うことを特徴とする請求項１記載の位相ズレ補正回路。
【請求項３】
タイミング検出部は、位相補正間隔を位相検知間隔より短い間隔で繰り返し設定するものであり、位相検知間隔信号の開始パルスを相関検出窓信号のパルスの期間内で出力するものであり、
位相ズレ検知部は、前記位相検知間隔信号の開始パルスで位相ズレを検知し、
位相補正回路は、位相検知間隔内において繰り返される位相補正間隔内で位相調整して、位相補正を分割して行うことを特徴とする請求項２記載の位相ズレ補正回路。
【請求項４】
位相ズレ検知部は、相関検出信号と位相検知間隔信号を入力し、位相ズレ量に関する信号として、相関検出信号のパルス又は位相検知間隔信号の開始パルスのいずれか先に発生したパルスに同期する、これまでのズレ量をクリアするための位相ズレ量クリアパルスを生成し、当該ズレ量クリアパルスの立ち下がりで立ち上がり、前記相関検出信号のパルス又は前記位相検知間隔信号の開始パルスのいずれか後に発生したパルスの立ち上がりで立ち下がる位相ズレ量シフトパルスを生成することを特徴とする請求項３記載の位相ズレ補正回路。
【請求項５】
位相補正回路は、
入力された位相ズレ量シフトパルスを順次シフトしながら記憶し、位相ズレ量クリアパルスによりクリアする位相ズレシフトレジスタと、
前記位相ズレシフトレジスタに記憶される位相ズレ量シフトパルスのビット列を分散されるよう並び替える補正ポイント分散回路と、
前記補正ポイント分散回路で分散された位相ズレ量シフトパルスの値を位相ズレロード信号のタイミングによって記憶し、位相補正間隔信号の開始パルスによって位相補正信号をシフト出力する位相補正シフトレジスタと、
位相補正間隔信号に従い、当該位相補正間隔の区間で、位相補正信号における位相ズレ量と入力される位相ズレ方向に関する信号に従って基準発振周波数のクロックの幅で位相調整を行う位相補正部とを有することを特徴とする請求項４記載の位相ズレ補正回路。
【請求項６】
相関検出部は、
受信信号を１ビットずつシフトさせながら記憶する受信符号シフトレジスタと、
拡散符号を１ビットずつシフトさせながら記憶する拡散符号シフトレジスタと、
前記受信符号シフトレジスタと前記拡散符号レジスタの出力を各々乗算する複数の乗算器と、
前記乗算器での乗算結果を加算する加算器と、
前記加算器からの出力をしきい値と比較し、前記出力が前記しきい値より大きい場合に信号を出力する比較器と、
相関検出窓信号における相関検出の期間に前記比較器からの出力を相関検出信号として出力する検出パルス回路とを有することを特徴とする請求項２乃至５のいずれか記載の位相ズレ補正回路。
【請求項７】
請求項１乃至６のいずれか記載の位相ズレ補正回路を備えたことを特徴とする無線受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相ズレを補正する回路に係り、特に、位相ズレを許容値内に抑え、同期までの時間を短くし、簡易で安価な構成とする位相ズレ補正回路に関する。
【背景技術】
【０００２】
従来、子機と親機との間で無線通信を行う双方向無線装置がある。
従来の双方向無線装置について図１４を参照しながら説明する。図１４は、従来の双方向無線装置の概略図である。
双方向無線装置は、図１４に示すように、無線器（子機）１０と無線器（親機）２０とから構成され、子機１０は、基準信号Ａによって復調・同期検波を行う復調・同期検波部１１と、アンテナ１２とを備え、親機２０は、基準信号Ｂによって復調・遅延検波・同期検波を行う復調・遅延検波・同期検波部２１と、アンテナ２２とを備えている。
一般に、子機１０から親機２０に対して無線信号で命令を送信し、親機２０では無線信号でその命令に対する応答を送信するようになっている。
【０００３】
双方向無線装置でのデータ転送において、受信側（親機２０）で遅延検波や同期検波で正しく復調を行うには、基準信号と受信信号が同期していることが前提条件となる。
基準信号は、無線器内部の任意のタイミングで水晶発振子等により生成している。
受信信号と基準信号とは、非同期であり、また、同期がとれていても、受信信号の位相は、無線器の移動や温度などの影響によって、常に変化している。
【０００４】
受信側の無線器では、受信信号と基準信号との同期をとる必要があり、同期した受信クロックを再生するためには、一般的にＰＬＬ（Phase Locked Loop：位相ロックド・ループ）を使用している。
また、基準信号は、一般的に水晶振動子を原振に使用し、その場合、精度は、±１０〜２０ｐｐｍ程度であり、数秒〜数十秒でかなりの時間的なズレが生じる。
【０００５】
そのとき、低速なデータ転送をする無線器では、短い時間でのデータ転送については、位相のズレは無視できる程度であるが、数秒にわたっての長い時間でのデータ転送については位相ズレが無視できなくなる。
【０００６】
尚、双方向無線装置において同期のためにＰＬＬを使用する先行技術は、例えば、特開２００４−２７４６７３号公報に記載されている（特許文献１）。
【０００７】
【特許文献１】特開２００４−２７４６７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
双方向無線装置の受信側の無線器における基準信号源の位相ズレについて図１５及び図１６を参照しながら説明する。図１５は、従来のＰＬＬを使用して同期するまでのタイミングチャートであり、図１６は、従来の低速なデータを転送する場合のタイミングチャートである。
図１５に示すように、ＰＬＬを用いたフレーム同期の場合、ＰＬＬフリーランの状態で、フレーム同期のためのデータ列を待ち受け、無線信号にフレーム同期のデータ列が現れた段階でフレーム同期をかける。
【０００９】
フレーム同期のためのデータ列を同期ワード又はsync wordと呼び、このフレーム同期するまで（ＰＬＬロックするまでの時間）、無駄に同期ワードを送信しなければならないため、伝送時間の遅延やスループットの問題があった。
【００１０】
また、図１６に示すように、低速なデータ転送を行う場合、受信信号の先頭のみ同期し、その後は、受信器側の基準信号で動作させた場合でも、ある程度の時間までは、無視できる程の位相ズレであるが、長い時間のデータ転送の場合、無視できない位相のズレが発生する。
【００１１】
これは、基準信号に使用する水晶振動子の精度により位相ズレが発生するものであり、位相ズレによっては受信データを復号できるものと、受信データを復号できなかったり、ビット誤りが発生するものがある。
図１６では、無線信号の同期ワードの先頭に対して基準信号Ａに基準信号Ｂを同期合わせた例であり、その後、位相ズレが大きくなり、子機側で復調の許容できない位相ズレとなり、親機側で復調できなかったり、ビット誤りが発生する等の無視できない位相ズレとなっている様子を示している。
【００１２】
本発明は上記実情に鑑みて為されたもので、位相ズレを許容値内に抑え、同期までの時間を短くし、簡易で安価な構成とする位相ズレ補正回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記従来例の問題点を解決するための本発明は、無線受信機における位相ズレを補正する位相ズレ補正回路であって、検出された相関検出信号から位相ズレを検知し、位相ズレ方向と位相ズレ量に関する信号を出力する位相ズレ検知部と、ベースバンドクロックから位相補正間隔を規定する位相補正間隔信号と位相ズレ補正のタイミングとなる位相ズレロード信号を出力するタイミング検出部と、タイミング検出部で規定された位相補正間隔において位相ズレロード信号のタイミングにより位相ズレ方向と位相ズレ量に関する信号に応じて基準発振周波数の幅で位相調整を行う位相補正回路とを有することを特徴とする。
【００１４】
本発明は、上記位相ズレ補正回路において、相関検出の期間を規定する相関検出窓信号に従って、当該期間で受信信号の相関を検出する相関検出部を設け、タイミング検出部が、相関検出部に相関検出窓信号を出力し、位相ズレ検知部に位相検知間隔を規定する位相検知間隔信号を出力し、位相ズレ検知部が、位相検知間隔信号に従って、当該位相検知間隔のタイミングで位相ズレ検知を行うことを特徴とする。
【００１５】
本発明は、上記位相ズレ補正回路において、タイミング検出部が、位相補正間隔を位相検知間隔より短い間隔で繰り返し設定するものであり、位相検知間隔信号の開始パルスを相関検出窓信号のパルスの期間内で出力するものであり、位相ズレ検知部が、位相検知間隔信号の開始パルスで位相ズレを検知し、位相補正回路が、位相検知間隔内において繰り返される位相補正間隔内で位相調整して、位相補正を分割して行うことを特徴とする。
【００１６】
本発明は、上記位相ズレ補正回路において、位相ズレ検知部が、相関検出信号と位相検知間隔信号を入力し、位相ズレ量に関する信号として、相関検出信号のパルス又は位相検知間隔信号の開始パルスのいずれか先に発生したパルスに同期する、これまでのズレ量をクリアするための位相ズレ量クリアパルスを生成し、当該ズレ量クリアパルスの立ち下がりで立ち上がり、相関検出信号のパルス又は位相検知間隔信号の開始パルスのいずれか後に発生したパルスの立ち上がりで立ち下がる位相ズレ量シフトパルスを生成することを特徴とする。
【００１７】
本発明は、上記位相ズレ補正回路において、位相補正回路が、入力された位相ズレ量シフトパルスを順次シフトしながら記憶し、位相ズレ量クリアパルスによりクリアする位相ズレシフトレジスタと、位相ズレシフトレジスタに記憶される位相ズレ量シフトパルスのビット列を分散されるよう並び替える補正ポイント分散回路と、補正ポイント分散回路で分散された位相ズレ量シフトパルスの値を位相ズレロード信号のタイミングによって記憶し、位相補正間隔信号の開始パルスによって位相補正信号をシフト出力する位相補正シフトレジスタと、位相補正間隔信号に従い、当該位相補正間隔の区間で、位相補正信号における位相ズレ量と入力される位相ズレ方向に関する信号に従って基準発振周波数のクロックの幅で位相調整を行う位相補正部とを有することを特徴とする。
【００１８】
本発明は、上記位相ズレ補正回路において、相関検出部が、受信信号を１ビットずつシフトさせながら記憶する受信符号シフトレジスタと、拡散符号を１ビットずつシフトさせながら記憶する拡散符号シフトレジスタと、受信符号シフトレジスタと拡散符号レジスタの出力を各々乗算する複数の乗算器と、乗算器での乗算結果を加算する加算器と、加算器からの出力をしきい値と比較し、当該出力がしきい値より大きい場合に信号を出力する比較器と、相関検出窓信号における相関検出の期間に比較器からの出力を相関検出信号として出力する検出パルス回路とを有することを特徴とする。
【００１９】
本発明は、無線受信機において、上記位相ズレ補正回路を備えたことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、無線受信機における位相ズレを補正する位相ズレ補正回路であって、検出された相関検出信号から位相ズレを検知し、位相ズレ方向と位相ズレ量に関する信号を出力する位相ズレ検知部と、ベースバンドクロックから位相補正間隔を規定する位相補正間隔信号と位相ズレ補正のタイミングとなる位相ズレロード信号を出力するタイミング検出部と、タイミング検出部で規定された位相補正間隔において位相ズレロード信号のタイミングにより位相ズレ方向と位相ズレ量に関する信号に応じて基準発振周波数の幅で位相調整を行う位相補正回路とを有するものであり、位相ズレを許容値内に抑え、同期までの時間を短くし、簡易で安価な構成とすることができる効果がある。
【００２１】
本発明によれば、相関検出の期間を規定する相関検出窓信号に従って、当該期間で受信信号の相関を検出する相関検出部を設け、タイミング検出部が、相関検出部に相関検出窓信号を出力し、位相ズレ検知部に位相検知間隔を規定する位相検知間隔信号を出力し、位相ズレ検知部が、位相検知間隔信号に従って、当該位相検知間隔のタイミングで位相ズレ検知を行う上記位相ズレ補正回路としているので、位相検知間隔で検知した位相ズレに基づいて位相補正間隔で位相調整を行うことができ、位相ズレを許容値内に抑え、同期までの時間を短くし、簡易で安価な構成とすることができる効果がある。
【００２２】
本発明によれば、タイミング検出部が、位相補正間隔を位相検知間隔より短い間隔で繰り返し設定するものであり、位相検知間隔信号の開始パルスを相関検出窓信号のパルスの期間内で出力するものであり、位相ズレ検知部が、位相検知間隔信号の開始パルスで位相ズレを検知し、位相補正回路が、位相検知間隔内において繰り返される位相補正間隔内で位相調整して、位相補正を分割して行う上記位相ズレ補正回路としているので、位相検知間隔で検知した位相ズレに基づいて繰り返される位相補正間隔で分割して位相補正を行うことができ、位相ズレを許容値内に抑え、同期までの時間を短くし、簡易で安価な構成とすることができる効果がある。
【００２３】
本発明によれば、上記位相ズレ補正回路を備えた無線受信機としているので、位相ズレを許容値内に抑え、同期までの時間を短くし、簡易で安価な構成の無線受信機とすることができる効果がある。
【発明を実施するための最良の形態】
【００２４】
本発明の実施の形態について図面を参照しながら説明する。
［実施の形態の概要］
本発明の実施の形態に係る位相ズレ補正回路は、親機側で指定された相関検出窓の区間において受信信号の相関ピークを検出する相関検出部と、親機側で指定された位相検知間隔において相関ピークに対する位相ズレをズレ量とズレ方向で検知する位相ズレ検知部と、複数の位相補正間隔の区間で位相ズレロードのタイミングでズレ量とズレ方向に応じて基準発振周波数のクロック幅で位相補正を行い、ベースバンドクロックを出力する位相補正回路と、相関検出部に位相検出窓を指定する相関検出窓信号を出力し、位相ズレ検知部に位相検知間隔を指定する位相検知間隔信号を出力し、位相補正回路に位相補正間隔の信号と位相ズレロードの信号を出力するタイミング検出部とを有するものであり、位相ズレ検知後の複数の位相補正間隔で分割してベースバンドクロックの位相を補正でき、位相ズレを許容値内に抑え、同期までの時間を短くし、簡易で安価な構成にできるものである。
【００２５】
［位相ズレ補正の原理］
本発明の実施の形態における構成を説明する前に、本発明の実施の形態に係る位相ズレ補正の原理について図１を参照しながら説明する。図１は、本発明の実施の形態に係る位相ズレ補正の原理を示すタイミングチャートである。
図１に示すように、無線器（子機）の基準信号Ａと無線器（親機）の基準信号Ｂとは、お互いに非同期の関係にある。
まず、始めに、受信側の無線器（図１では親機）では、先頭の同期ワードで相関値検出したピークを用い、基準信号Ａと基準信号Ｂのクロックの先頭位置を一致させる。
送信側の無線器（子機）は、基準信号Ａのクロックで無線信号における同期ワード及びデータを送信するので、実際は、受信側の無線器（親機）が受信信号の相関ピークによって基準信号Ｂを基準信号Ａに同期させるものである。
【００２６】
そして、しばらくの間は、位相ズレは発生しないので、ある一定間隔で、相関検出ピークを観察し、位相ズレを検知すると、検知したズレをある一定間隔で、複数回に分割して位相を補正するものである。
位相は、完全に一致することが望ましいが、相関可能な許容範囲内であれば、多少のズレは問題ないと仮定する。つまり、本発明の実施の形態に係る位相ズレ補正の方法は、位相を完全に同期させるものではなく、送信器と受信器との位相を許容可能な範囲内で合わせようと位相を補正するものである。
【００２７】
［無線器］
次に、本発明の実施の形態に係る無線器の構成について図２及び図３を参照しながら説明する。図２は、無線器における無線部の構成ブロック図であり、図３は、無線器におけるベースバンド部の構成ブロック図である。
つまり、本発明の実施の形態に係る無線器（本無線器）は、図２の無線部３０と図３のベースバンド部４０とから構成されるものであり、図２を左に図３を右に配置して、両用のＡ／Ｄ変換器、Ｄ／Ａ変換器の部分で両図を接続すると、本無線器の構成となるものである。
【００２８】
本無線器の無線部３０は、図２に示すように、無線信号の送受を行うアンテナに対して上側の各部が受信処理を行い、アンテナに対して下側の各部が送信処理を行うものである。
また、無線部３０に設けられた「ＴＥＭＰ」は、温度を測定する温度測定器である。
【００２９】
本無線器のベースバンド部４０は、図３に示すように、無線制御部４１と、制御レジスタ４２とを備え、同期検出部４３で同期検出を行い、包絡線検波器、ＡＧＣ（Automatic Gain Control：自動利得制御）部、逆拡散部、受信データ復号部、誤り検知部、受信バッファで受信信号の検波、逆拡散、復号、誤り検知等の信号処理を行い、送信バッファ、パケット操作部、拡散部、キャリア変調部で送信信号のパケット処理、拡散、変調等の信号処理を行うものである。
【００３０】
そして、ベースバンド部４０には、クロックを必要とする各部へクロックを提供するクロック制御部５０が設けられている。
このクロック制御部５０が、本無線器における基準信号のクロックを生成するものであり、上記位相ズレ補正を基本的に実施するものである。尚、位相ズレ補正を行う構成をクロック制御部５０の外に設けてもよい。
【００３１】
［位相ズレ補正回路］
次に、本発明の実施の形態に係る位相ズレ補正回路について図４を参照しながら説明する。図４は、位相ズレ補正回路の構成ブロック図である。
本発明の実施の形態に係る位相ズレ補正回路（本回路）は、図４に示すように、相関検出部４３′と、位相ズレ検知部５１と、位相補正回路５２と、親のタイミング検出部５３とを基本的に有している。
【００３２】
本回路をクロック制御部５０内に設けてもよいが、一部の構成をクロック制御部５０の外部に設けるようにしてもよい。
特に、相関検出部４３′は、同様の動作を同期検出部４３で行うため、それと兼ねるようにしてもよい。
【００３３】
本回路の各部を説明する。
［相関検出部］
相関検出部４３′は、受信信号（ベースバンド信号）を入力し、親のタイミング検出部５３から位相検出窓の信号（SYNC_WIN）が入力されている区間における相関ピークを検出し、相関ピークパルス（SYNC_O）を位相ズレ検知部５１と位相補正回路５２に出力する。
【００３４】
相関検出部４３′について図５を参照しながら説明する。図５は、相関検出部の概略構成図である。
相関検出部４３′は、図５に示すように、受信信号（ベースバンド信号）を１ビットずつシフトしながら記憶する受信符号シフトレジスタ（Ｎシフト）と、拡散符号（Ｍ系列）シフトレジスタ（Ｎシフト）と、両レジスタからの出力を各々乗算する複数の乗算器と、乗算結果を全て加算する加算器と、加算器からの出力をしきい値と比較し、出力がしきい値より大きい場合に信号を出力する比較器と、相関検出窓信号（SYNC_WIN）が入力される区間について比較器からの信号を相関検出パルス（SYNC_O）として出力する検出パルス回路とを基本的に備えている。
【００３５】
一般に、デジタル伝送システムは、フレームと呼ばれる単位にまとめて、ベースバンド信号処理を行う。受信側の無線器は、フレーム同期を確立し、保持することにより、送信データに正しく同期した形で受信データの信号処理を行うものである。
このフレーム同期を確立するために、相関検出部４３′は、デジタル相関器で構成される。相関器は、予め内蔵されている同期語（拡散符号）のパターンと入力される受信データとを１ビットずつ比較し、一致したビット数に相当する値を出力する。
同期語は、Ｎビット拡散符号を用いて、相関検出窓内に相関ピークを検出し、検出パルスを出力する。
【００３６】
［位相ズレ検知部］
位相ズレ検知部５１は、相関検出部４３′から相関ピークパルス（SYNC_O：相関検出パルス）を入力し、親のタイミング検出部５３から位相補正間隔信号（SYNC_D：位相補正間隔パルス）を入力し、位相補正間隔信号に対して相関検出パルスの位相ズレ方向及びズレ量を検知し、位相ズレ方向信号（GAP_P, GAP_N：位相ズレ方向パルス）、位相ズレ量シフト信号（GAP_SF：位相ズレ量シフトパルス）、位相ズレ量クリア信号（GAP_CLR：位相ズレ量クリアパルス）を位相補正回路５２に出力する。
【００３７】
つまり、位相ズレ検知部５１は、基本的には比較器等で構成され、入力パルスを比較して特定のパルスを出力するものであり、具体的には、相関値で検出されたパルス（SYNC_O）と内部のクロックのある一定期間の間隔（SYNC_D）を比較し、そのズレ分を検知し、ズレの方向（GAP_P, GAP_N）とズレ量シフト（GAP_SF）を検出して出力する。位相ズレが発生したときは、位相ズレ量をクリアする必要があり、位相ズレ量クリアパルス（GAP_CLR）でズレ量をクリアし、新しいズレ量を設定するものである。
【００３８】
位相ズレ検知部５１における動作について図６を参照しながら説明する。図６は、位相ズレ検知部におけるタイミングチャートである。
まず、（１）として、位相検知間隔信号に対して相関検出パルスが進んでいる場合の例を説明する。位相ズレ検知部５１は、位相検知間隔パルスの入力を検出すると、その位相検知間隔パルスに同期して、前回のズレ量をクリアするためのズレ量クリアパルスを出力すると共に当該パルスの立ち下がりでズレ量（シフト）パルスを立ち上げ、相関検出パルス（GAP_P）を検出すると、そのパルスの立ち上がりでズレ量（シフト）パルスを立ち下げる。
【００３９】
また、（２）として、位相検知間隔信号に対して相関検出パルスが遅れている場合の例を説明する。位相ズレ検知部５１は、相関検出パルス（GAP_N）の入力を検出すると、その相関検出パルスに同期して、前回のズレ量をクリアするためのズレ量クリアパルスを出力すると共に当該パルスの立ち下がりでズレ量（シフト）パルスを立ち上げ、位相検知間隔パルスを検出すると、そのパルスの立ち上がりでズレ量（シフト）パルスを立ち下げる。
【００４０】
［親のタイミング検出部］
親のタイミング検出部５３は、位相補正回路５２から出力されるベースバンドクロック（BB_CLK）を入力して動作し、位相補正間隔パルス（COR_EN）を生成すると共に、それより間隔が長い位相検知間隔パルス（SYNC_D）を生成し、更に位相検知間隔パルスの前後を含む相関検出窓パルス（SYNC_WIN）を生成し、相関検出窓パルスの立ち上がりから立ち下がりまでの区間にズレ検知を位相ズレ検知部５１に行わせ、位相ズレロードパルス（GAP_LD）によって位相ズレ検知部５１からの位相ズレ方向及び位相ズレ量に応じて、位相ズレロードパルスの立ち下がり以降の位相補正間隔パルスから新ズレでの補正を位相補正回路５２に行わせる。
【００４１】
親のタイミング検出部５３は、ベースバンドクロック（BB_CLK）のクロックで動作するＮビットカウンタで構成され、位相検知間隔パルス（SYNC_D）や位相補正間隔パルス（COREN）や相関検出窓パルス（SYNC_WIN）のタイミングを出力する。
【００４２】
親のタイミング検出部５３における動作について図７を参照しながら説明する。図７は、親のタイミング検出部におけるタイミングチャートである。
親のタイミング検出部５３は、ベースバンドクロックを入力して、当該ベースバンドクロックに同期して位相補正間隔パルス、位相検知間隔パルス、相関検出窓パルス及び位相ズレロードパルスを生成する。
【００４３】
位相補正間隔パルスは、パルスの立ち上がりから次にパルスの立ち上がりまでの期間を、位相補正を行う間隔とし、位相補正回路５２に対して位相ズレロードパルスによって読み込んだ位相ズレ方向及び位相ズレ量によりその期間でズレの補正を行わせる。
位相検知間隔パルスは、位相検知の間隔を示すパルスであり、位相ズレ検知部５１において、当該パルスを基準にして相関検出窓パルスの期間における相関検出パルスとの位相ズレが検知される。
【００４４】
位相ズレロードパルスは、相関検出窓パルスの立ち下がり後に立ち上がって、位相補正回路５２に位相ズレ方向パルス、位相ズレ量シフトパルスの値を取り込むよう促すものである。
相関検出窓パルスは、相関検出部４３′に入力されるもので、相関検出の期間を決定するものである。
尚、位相検知間隔パルス及び相関検出窓パルスは、ベースバンドクロックに同期はしているが、パルス発生のタイミングは任意であり、一定間隔で繰り返しパルス発生が為される。
【００４５】
［位相補正回路］
位相補正回路５２は、位相検知間隔で検知された位相ズレ量により、位相補正間隔パルスの区間に、基準発振の周波数幅の位相を調整する回路である。
【００４６】
位相補正回路５２は、相関検出部４３′から相関ピークパルスを入力し、位相ズレ検知部５１から位相ズレ方向パルス、位相ズレ量シフトパルス及び位相ズレ量クリアパルスを入力し、親のタイミング検出部５３から位相補正間隔パルス及び位相ズレロードパルスを入力し、更に基準発振器からの基準信号（基準クロック）を入力している。
【００４７】
そして、位相補正回路５２は、位相ズレ量シフトパルスの値をシフトレジスタに保持し、補正が集中しないように補正ポイントを分散し、位相ズレロードパルスによってシフトレジスタに保持し、位相補正間隔パルスの区間に当該シフトレジスタから位相補正パルスを出力させ、位相ズレ方向パルスの方向と位相補正パルスの補正量の値によって、基準発振周波数のクロックの幅に基づいて位相を調整するものである。
【００４８】
次に、位相補正回路５２の具体的構成及び動作について図８を参照しながら説明する。図８は、位相補正回路の構成ブロック図である。
位相補正回路５２は、図８に示すように、位相ズレ量シフトパルス（GAP_SF）を入力し、入力パルスを順次シフトしながら記憶し、位相ズレ量クリアパルスによってクリアする位相ズレシフトレジスタ（GAP_SF_REG）５２１と、ズレ値を時間軸に対し、補正が集中しないように、分散処理するために均等に分散されるようビット列を並び替える補正ポイント分散回路５２２と、補正ポイント分散回路５２２で分散された位相ズレ量を位相ズレロードパルス（GAP_LD）のタイミングによって記憶し、位相補正間隔パルスによって反対方向に位相補正パルス（GAP_EN）としてシフト出力する位相補正シフトレジスタ（COR_SF_REG）５２３と、位相補正パルス、位相補正間隔パルス、位相ズレ方向パルス（GAP_P,GAP_N）、基準発振周波数を入力し、位相補正間隔の区間で、位相補正パルスのズレ量と位相ズレ方向パルスの位相ズレ方向に従って基準発振周波数のクロックの幅に基づいて位相補正を行う位相補正部５２４とから構成されている。
【００４９】
［位相ズレシフトレジスタ］
位相ズレシフトレジスタ５２１の具体的構成及び動作について図９を参照しながら説明する。図９は、位相ズレシフトレジスタの概略図である。
位相ズレシフトレジスタ５２１は、図９に示すように、例えば、４０〜５０ｂｉｔのシフトレジスタで、シフトクロックでシフトを行うものであり、位相ズレ量シフトパルスが「１」のとき、シフトクロックに対して順次「１」がシフトされる。
但し、位相ズレシフトレジスタ５２１は、位相ズレ量クリアパルス「１」が入力されると、シフトレジスタの全ての値を「０」にクリアする。
【００５０】
［補正ポイント分散回路］
次に、補正ポイント分散回路５２２の具体的構成及び動作について図１０を参照しながら説明する。図１０は、補正ポイント分散回路の概略図である。
補正ポイント分散回路５２２は、図１０に示すように、位相ズレ補正シフトレジスタのｂｉｔ列を時間軸に対して分散させる回路である。これは、補正が一箇所に集中してしまった場合に、復調ができなくなったり、相関のピークを検出できなくなるのを防止するため、検知された位相ズレ量を、ある一定区間で、緩やかに補正するものである。
そのため、補正ポイントを時間軸に対して均等に分散されるようビットの並び替えを行うものである。
図１０の例では、４クロック分位相がズレている場合を示している。
【００５１】
［位相補正シフトレジスタ］
次に、位相補正シフトレジスタ５２３の具体的構成及び動作について図１１を参照しながら説明する。図１１は、位相補正シフトレジスタの概略図である。
位相補正シフトレジスタ５２３は、図１１に示すように、Ｎビットのシフトレジスタで構成され、シフトクロックでシフトを行うものであり、ズレが検知された場合（入力される位相ズレ量クリアパルスが「１」のとき）に、レジスタの全ての値が「０」にクリアされ、位相ズレ量シフトパルスが「１」のとき、シフトクロックに対して順次シフトされる。
【００５２】
また、位相補正シフトレジスタ５２３は、位相ズレロードパルスが入力され、位相ズレロードパルスが「１」のとき、補正ポイント分散回路５２２で並び替えたビットを本レジスタにロードする。
位相補正間隔パルスが「１」のとき、位相補正シフトレジスタ５２３の時間軸とは反対側にシフトクロックによってシフトされ、補正パルスを出力する。補正パルスは、補正ポイント分散回路５２２で分散されているため、「１」の値も分散されて出力されることになる。
【００５３】
［位相補正部］
次に、位相補正部５２４の具体的構成及び動作について図１２を参照しながら説明する。図１２は、位相補正部の構成ブロック図である。
位相補正部５２４は、図１２に示すように、２つのＮＡＮＤ（排他的論理積）回路５２４-1，５２４-2と、２ビットカウンタ５２４-3とを有している。
尚、ＮＡＮＤ回路５２４-2におけるカウンタ出力ＣＯ(0) の入力側に反転（ＮＯＴ）回路が設けられている。
【００５４】
ＮＡＮＤ回路５２４-1には、２ビットカウンタ５２４-3からのカウンタ出力ＣＯ(0) 、ＣＯ(1) 、位相補正パルス、Ｐ側（進み方向）の位相ズレ方向パルス（GAP_P）及び位相補正間隔パルスが入力され、全ての排他的論理積（ＮＡＮＤ）が得られると、つまり、上記全てのパルスが「１」であるときに、「０」を２ビットカウンタ５２４-3に出力する。上記パルスのいずれかが「０」であれば、ＮＡＮＤ回路５２４-1の出力は「１」となる。
【００５５】
ＮＡＮＤ回路５２４-2には、２ビットカウンタ５２４-3からのカウンタ出力ＣＯ(0) の反転（ＮＯＴ）出力、ＣＯ(1) 、位相補正パルス、Ｎ側（遅れ方向）の位相ズレ方向パルス（GAP_N）及び位相補正間隔パルスが入力され、全ての排他的論理積（ＮＡＮＤ）が得られると、つまり、上記全てのパルス（ＣＯ(0) については反転出力）が「１」であるときに、「０」を２ビットカウンタ５２４-3に出力する。上記パルスのいずれかが「０」であれば、ＮＡＮＤ回路５２４-2の出力は「１」となる。
【００５６】
２ビットカウンタ５２４-3は、基準発振周波数（基準発振クロック又は基準発振信号）を入力し、基準発振クロックの２クロックに対して１クロック（１／２分周）をカウンタ出力ＣＯ(0) として出力し、また、基準発振クロックの４クロックに対して１クロック（１／４分周）をカウンタ出力ＣＯ(1) として出力する。
【００５７】
但し、２ビットカウンタ５２４-3は、２つのＮＡＮＤ回路回路Ｎ５２４-1，５２４-2からの入力に応じてカウント出力の補正を行う。
具体的には、ＮＡＮＤ回路５２４-1からの出力が「０」の場合、２ビットカウンタ５２４-3は、同期リセットされるようになっている。
また、ＮＡＮＤ回路５２４-2からの出力が「０」の場合、２ビットカウンタ５２４-3は、同期カウントを無効（Disable）にするようになっている。
【００５８】
また、ＮＡＮＤ回路５２４-1，５２４-2からの出力が「１」の場合、２ビットカウンタ５２４-3は、カウンタ出力ＣＯ(0) に１／２分周のクロックを、カウンタ出力ＣＯ(1) に１／４分周のクロックを出力する。
【００５９】
位相補正部５２４における位相補正のタイミングについて図１３を参照しながら説明する。図１３は、位相補正のタイミングチャートである。
位相補正時のタイミングは、図１３に示すように、上から３段が、理想の基準発振信号（パルス）、理想のカウンタＣＯ(0) 出力、理想のカウンタＣＯ(1) 出力を示している。
そして、４段目がＮ側方向の位相ズレ方向パルス（GAP_N）を、５段目がＰ側方向の位相ズレ方向パルス（GAP_P）を、６段目が位相補正パルス（GAP_EN）示している。
更に、７段目が基準発振信号（パルス）、８段目が補正されたカウンタＣＯ(0) 出力、９段目が補正されたカウンタＣＯ(1) 出力を示している。この補正されたカウンタＣＯ(1) がベースバンドクロック（BB_CLK）となるものである。
【００６０】
位相補正のタイミングは、６段目の位相補正パルスが「１」になっている間に、カウンタ出力を補正するものである。
まず、図１３において、位相補正パルスが１回目に「１」に立ち上がったとき、Ｎ側方向の位相ズレ方向パルス（GAP_N）が「１」であるので、ＮＡＮＤ回路５２４-2が動作し、２ビットカウンタ５２４-3からの出力ＣＯ(0) が「０」で、出力ＣＯ(1) が「１」であるから、ＣＯ(0) の反転出力は「１」となり、位相補正間隔パルス（COR_EN）が図１３において「１」であるとすると、基準発振パルス（クロック）の１クロックでＮＡＮＤ回路５２４-2は上記値を読み込み、２ビットカウンタ５２４-3に「０」を出力する。
【００６１】
２ビットカウンタ５２４-3は、ＮＡＮＤ回路５２４-2からの出力「０」を入力し、同期リセットを行う。つまり、位相補正パルスの立ち上がりから、基準発振クロックの２クロック目に同期リセットが開始され、カウンタ出力ＣＯ(0) が基準発振クロックの２クロック分「０」の状態となり、カウンタ出力ＣＯ(1) が基準発振クロックの１クロック分「１」の状態となるよう補正される。
【００６２】
また、図１３において、位相補正パルスが２回目に「１」に立ち上がったとき、Ｐ側方向の位相ズレ方向パルス（GAP_P）が「１」であるので、ＮＡＮＤ回路５２４-1が動作し、２ビットカウンタ５２４-3からの出力ＣＯ(0) が「０」で、出力ＣＯ(1) が「１」であるから、位相補正間隔パルス（COR_EN）が図１３において「１」であるとすると、基準発振パルス（クロック）の１クロックでＮＡＮＤ回路５２４-1は上記値を読み込み、２ビットカウンタ５２４-3に「１」を出力する。カウンタＣＯ(0) が「０」であるため、２ビットカウンタ５２４-3は、同期カウントDisableとはならない。
【００６３】
位相補正パルスが２回目に「１」に立ち上がって基準発振クロックの２クロック目に、出力ＣＯ(0) が「１」で、出力ＣＯ(1) が「１」となって、位相補正間隔パルス（COR_EN）が「１」であるとすると、基準発振クロックの２クロック目でＮＡＮＤ回路５２４-1は上記値を読み込み、２ビットカウンタ５２４-3に「０」を出力する。
【００６４】
２ビットカウンタ５２４-3は、ＮＡＮＤ回路５２４-1からの出力「０」を入力し、基準発振クロックの３クロック目で同期カウントDisableを行う。つまり、位相補正パルスの立ち上がりから、基準発振クロックの３クロック目が同期Disableとなり、カウンタ出力ＣＯ(0) が基準発振クロックの２クロック分「１」の状態となり、カウンタ出力ＣＯ(1) が基準発振クロックの３クロック分「１」の状態となるよう補正される。
【００６５】
よって、Ｎ側の位相ズレに対して、ベースバンドクロック（カウンタＣＯ(1) ）を位相補正パルスが「１」の間、カウンタＣＯ(1) の半クロック分を減らすようにし、Ｐ側の位相ズレに対して、ベースバンドクロック（カウンタＣＯ(1) ）を位相補正パルスが「１」の間、カウンタＣＯ(1) の半クロック分を増やすようにして、位相ズレの補正を行っている。
【００６６】
本回路によれば、親機側の相関検出窓の区間において受信信号の相関ピークを検出し、位相検知間隔において相関ピークに対する位相ズレをズレ量とズレ方向で検知し、複数の位相補正間隔の区間で位相ズレロードのタイミングでズレ量とズレ方向に応じて基準発振周波数のクロック幅で位相補正を行うようにしているので、位相ズレ検知後の複数の位相補正間隔で分割して位相を補正でき、位相ズレを許容値内に抑え、同期までの時間を短くし、簡易で安価な構成にできる効果がある。
尚、双方向無線装置の無線器に本回路を用いることで、無線器における位相ズレを許容値内に抑え、同期までの時間を短くし、簡易で安価な構成にできる効果がある。
【産業上の利用可能性】
【００６７】
本発明は、位相ズレを許容値内に抑え、同期までの時間を短くし、簡易で安価な構成とする位相ズレ補正回路に好適である。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施の形態に係る位相ズレ補正の原理を示すタイミングチャートである。
【図２】無線器における無線部の構成ブロック図である。
【図３】無線器におけるベースバンド部の構成ブロック図である。
【図４】位相ズレ補正回路の構成ブロック図である。
【図５】相関検出部の概略構成図である。
【図６】位相ズレ検知部におけるタイミングチャートである。
【図７】親のタイミング検出部におけるタイミングチャートである。
【図８】位相補正回路の構成ブロック図である。
【図９】位相ズレシフトレジスタの概略図である。
【図１０】補正ポイント分散回路の概略図である。
【図１１】位相補正シフトレジスタの概略図である。
【図１２】位相補正部の構成ブロック図である。
【図１３】位相補正のタイミングチャートである。
【図１４】従来の双方向無線装置の概略図である。
【図１５】従来のＰＬＬを使用して同期するまでのタイミングチャートでである。
【図１６】従来の低速なデータを転送する場合のタイミングチャートである。
【符号の説明】
【００６９】
１０…無線器（子機）、  １１…復調・同期検波部、  １２…アンテナ、  ２０…無線機（親機）、  ２１…復調・遅延検波・同期検波部、  ２２…アンテナ、  ３０…無線部、  ４０…ベースバンド部、  ４１…無線制御部、  ４２…制御レジスタ、  ４３…同期検出部、  ４３′…相関検出部、  ５０…クロック制御部、  ５１…位相ズレ検知部、  ５２…位相補正回路…、  ５３…親のタイミング検出部、  ５２１…位相ズレシフトレジスタ、  ５２２…補正ポイント分散回路、  ５２３…位相補正シフトレジスタ、  ５２４…位相補正部、  ５２４-1，５２４-2…ＮＡＮＤ回路、  ５２４-3…２ビットカウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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