(57)【要約】【課題】セル領域のトランジスタと同様な構造の柱状領域を用いたＦＬＲを形成し、素子外周領域における電界集中を緩和する高耐圧半導体装置及びその製造方法を提供する。【解決手段】本発明の高耐圧半導体装置は、素子が形成されたセル領域の外周に隣接した終端部において、リサーフ構造を有するFLRが所定の間隔にて複数設けられた高耐圧半導体装置であり、FLRが、第１導電型の基板表面に、環状に連続して設けられたトレンチと、トレンチ外周面に沿って設けられた第２の導電型の第１の拡散領域と、トレンチ内部に充填された絶縁体と、絶縁体により、内周側拡散層と外周側拡散層とに分割された、半導体装置の各辺に沿うように環状に連続して設けられた第２導電型の第２の拡散領域と、第２の拡散領域における内周側拡散領域と外周側拡散領域とに介挿された導電体とを有する。【選択図】    図２
2007115935.tif 000002
【特許請求の範囲】
【請求項１】
素子が形成されたセル領域の外周に隣接した終端部において、リサーフ構造を有するＦＬＲが所定の間隔にて複数設けられた高耐圧半導体装置であり、
前記ＦＬＲが、
第１導電型の基板表面に、環状に連続して設けられたトレンチと、
該トレンチ外周面に沿って設けられた第２の導電型の第１の拡散領域と、
前記トレンチ内部に充填された絶縁体と、
前記絶縁体により、内周側拡散層と外周側拡散層とに分割された、半導体装置の各辺に沿うように環状に連続して設けられた第２導電型の第２の拡散領域と、
前記第２の拡散領域における内周側拡散領域と外周側拡散領域とに介挿された導電体と
を有することを特徴とする高耐圧半導体装置。
【請求項２】
前記ＦＬＲがそれぞれ電気的に分離されて形成されていることを特徴とする請求項１記載の高耐圧半導体装置。
【請求項３】
前記導電体が金属で構成され、前記第２の拡散領域の内周側拡散領域及び外周側拡散領域各々にコンタクトにて接続されていることを特徴とする請求項１または請求項２記載の高耐圧半導体装置。
【請求項４】
前記導電体が第２導電型の半導体部で構成され、前記第２の拡散領域の内周側拡散領域及び外周側拡散領域各々に接続されていることを特徴とする請求項１または請求項２に記載の高耐圧半導体装置。
【請求項５】
前記トレンチが間欠に形成され、トレンチが間欠された領域に第２の導電体の拡散層が形成され、この拡散層により前記第２の拡散領域の内周側拡散領域及び外周側拡散領域とが接続されていることを特徴とする請求項４に記載の高圧半導体装置。
【請求項６】
素子が形成されたセル領域の外周に隣接した終端部において、リサーフ構造を有するＦＬＲが所定の間隔にて複数設けられた高耐圧半導体装置の製造方法であり、
前記ＦＬＲの形成において、
第１導電型の基板表面トレンチを環状に連続して設ける第１の工程と、
該トレンチの外周面に沿って第２導電型の第１の拡散層を形成する第２の工程と、
前記トレンチ内部に絶縁体を充填する第３の工程と、
前記絶縁体により、内周側拡散層と外周側拡散層とに分割され、半導体装置の各辺に沿うように環状に連続して設けられる第２導電型の第２の拡散領域を形成する第４の工程と、
前記第２の拡散領域の内周側拡散領域及び外周側拡散領域を接続する導電部を形成する第５の工程と
を有することを特徴とする高耐圧半導体装置の製造方法
【請求項７】
前記第５の工程が、
金属を堆積させる工程と、
該金属をＦＬＲ各々における第２の拡散領域の内周側拡散領域と外周側拡散領域とを接続する導電部としてパターニングする工程と
を有することを特徴とする請求項６に記載の高耐圧半導体装置の製造方法。
【請求項８】
前記第１の工程において、前記トレンチを、間欠的に形成し、
前記第５の工程が前記トレンチの間欠部分に、第２の拡散領域の内周側拡散領域と外周側拡散領域とを接続する第２の導電体の拡散層を形成する工程と
を有することを特徴とする請求項６に記載の高耐圧半導体装置の製造方法。
【請求項９】
各ＦＬＲの前記導電部が、他のＦＬＲの導電部に対して絶縁されたパターンとして形成されることを特徴とする請求項６から請求項８のいずれかに記載の高耐圧半導体装置の製造方法。
【請求項１０】
前記第２の工程が、
第２の導電型の不純物をイオン注入または拡散源を用いた拡散処理により第１の拡散層を形成する工程を有することを特徴とする請求項６から請求項９のいずれかに記載の高耐圧半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に大電力の制御に用いることを目的とした高耐圧半導体装置及びその製造方法に係わるものである。
【背景技術】
【０００２】
パワーエレクトロニクス分野において、装置の小型化に伴い高耐圧半導体装置が多用されるようになってきている。そのため、高耐圧半導体装置に対しては、より高耐圧化・大電流化が望まれている。
この高耐圧化及び大電流化を実現させるため、高濃度の基板でも高耐圧化を可能とするスーパージャンクション構造を有する半導体装置が用いられている。
上記スーパージャンクション構造の例として、図１８に示す縦型ＭＯＳの構造を簡単に説明する。
【０００３】
この縦型ＭＯＳは、Ｎ＋型のドレイン層１００と、このドレイン層１００の上部に形成されたＮ−型のドリフト層１０１と、ドリフト層１０１内に形成され、かつドリフト層１０１に対し、反対導電型であるＰ−型のベース領域１０２と、ベース領域１０２内に形成された、ベース領域１０２に対し、反対導電型のＮ＋型のソース領域１０３とを備えている。
また、上記縦型ＭＯＳは、ベース領域１０２やソース領域１０２等が露出する半導体基板の上面から、ドリフト層１０１の厚み方向に延伸する（ドリフト層１０１に空けられた）トレンチ１０４を有している。
【０００４】
そして、縦型ＭＯＳは、このトレンチ１０４の外周縁及び外周面に沿ってベース領域１０２と同じ導電型であるｐ−型の柱状部拡散層（ピラー領域）１０５を延伸させると共にトレンチ１０４内に絶縁体１０６が充填されている。
また、上記半導体基板の表面にゲート酸化膜が形成され、このゲート酸化膜表面の所定の位置にゲート電極１０７のパターンが形成され、露出されたゲート酸化膜１０６及びゲート電極１０７上に絶縁膜１０８が形成されている。
ソース領域１０３及びベース領域１０２を露出させるコンタクトホール１０９が形成され、このコンタクトホール１０９により、ソース電極１０３及びベース領域１０２とコンタクトが取られたソース電極１１０が設けられている（例えば、特許文献１参照）。
【０００５】
図１８に示す素子構造によれば、ベース領域１０２直下に延伸する柱状部拡散層１０５が所謂リサーフ領域として機能するため、素子の高耐圧化か図られると共に、比較的低いオン電圧のＭＯＳＦＥＴを実現することができる。
すなわち、ベース領域１０２とドリフト領域１０１との界面に形成される第１のＰＮ接合に対し、逆方向電圧（ソース電圧＜ドレイン電圧）が印加されると、この第１のＰＮ接合から空乏層が広がる。
また、このとき、柱状部拡散層１０５とドリフト領域１０１との界面に形成される第２のＰＮ接合における空乏層も広がる。
上述したように、逆方向電圧が印加された際、第１及び第２のＰＮ接合において生成される空乏層がドリフト領域１０１内に良好に広がることにより電解集中を緩和し、素子の高耐圧化を実現することができる。
【０００６】
また、このように逆方向電圧が印加される際、ドリフト層１０１内に空乏層が良好に広がることから、ドリフト層１０１の不純物濃度を比較的高く設定することができる。
これにドリフト層１０１の抵抗を低下させることができるため、縦型ＭＯＳ等の素子のオン抵抗も比較的低くなる。
このように、柱状領域１０５を形成したＭＯＳＦＥＴによれば、トレードオフ関係にある、素子の高耐圧化と低オン抵抗化の両方を達成することができる。
また、トレンチ１０４に沿って柱状部拡散層１０５を設けることにより、ドリフト層１０１の厚み方向に深く延伸する柱状部拡散層１０５を容易に形成できるという利点もある。
すなわち、ドリフト層１０１にトレンチ１０４を形成し、このトレンチ１０４の内壁面を通じて不純物を導入して柱状領域１０５を形成することができ、複数のエピタキシャル成長を繰り返して柱状領域１０５を形成する方法に比較し、柱状領域１０５を深く形成できるとともに、容易に任意の深さに形成することができる。
【特許文献１】特開２００３−８６８００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した半導体素子の高耐圧化を良好に達成するため、図１に示すように、トランジスタを形成するセル領域を囲む素子外周領域（半導体基板の外周側）の電界集中も緩和する必要がある。
このため、図１のＡ−Ａにおける線視断面図の図１９に示すように、素子外周領域にも複数の柱状領域（ソース領域を有さず、ソース電極に接続されていない）を形成して電界緩和を図ることが必要となる。
すなわち、上記セル領域を包囲する、環状に形成された柱状領域からなるＦＬＲ（Field Limiting Ring）領域を形成し、空乏層を素子外周方向に良好に広げることにより、セル領域おける最外周の素子に対する電界集中を緩和することが考えられる。
【０００８】
しかしながら、図１９の従来例においては、実際に作成して耐圧を測定してみると、上述したＦＬＲ構造においては、十分な電界緩和効果が得られないことが確認された。
この要因としては、柱状領域のトレンチ１０４内部に充填された絶縁体が、図１に示すようにセル領域を連続的な環状にて包囲しているため、電位の伝達を阻害していることが考えられる。
すなわち、図１９に示す従来の柱状領域の構造において、柱状部分の絶縁体が連続した壁となり、柱状領域を内側部分と外側部分とに分割し、この絶縁体の壁により内側部分の電位が外側部分へ十分に伝達されないことが考えられる。
これは、図２０に示すシミュレーション結果（空乏層の電位分布）からも、空乏層の素子外周側への広がりが制限されることが判る。このシミュレーションは、二次元デバイスシミュレータで行った。
【０００９】
本発明は、このような事情に鑑みてなされたもので、セル領域のトランジスタと同様な構造の柱状領域を用いたＦＬＲを形成し、素子外周領域における電界集中を緩和する高耐圧半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の高耐圧半導体装置は、素子が形成されたセル領域の外周に隣接した終端部において、リサーフ構造を有するＦＬＲが所定の間隔にて複数設けられた高耐圧半導体装置であり、前記ＦＬＲが、第１導電型の基板表面に、環状に連続して設けられたトレンチと、該トレンチ外周面に沿って設けられた第２の導電型の第１の拡散領域と、前記トレンチ内部に充填された絶縁体と、前記絶縁体により、内周側拡散層と外周側拡散層とに分割された、半導体装置の各辺に沿うように環状に連続して設けられた第２導電型の第２の拡散領域と、前記第２の拡散領域における内周側拡散領域と外周側拡散領域とに介挿された導電体とを有することを特徴とする。
【００１１】
本発明の高耐圧半導体装置は、前記ＦＬＲがそれぞれ電気的に分離されて形成されていることを特徴とする。
【００１２】
本発明の高耐圧半導体装置は、前記導電体が金属で構成され、前記第２の拡散領域の内周側拡散領域及び外周側拡散領域各々にコンタクトにて接続されていることを特徴とする。
【００１３】
本発明の高耐圧半導体装置は、前記導電体が第２導電型の半導体部で構成され、前記第２の拡散領域の内周側拡散領域及び外周側拡散領域各々に接続されていることを特徴とする。
【００１４】
本発明の高耐圧半導体装置は、前記トレンチが間欠に形成され、トレンチが間欠された領域に第２の導電体の拡散層が形成され、この拡散層により前記第２の拡散領域の内周側拡散領域及び外周側拡散領域とが接続されていることを特徴とする。
【００１５】
本発明の高耐圧半導体装置の製造方法は、素子が形成されたセル領域の外周に隣接した終端部において、リサーフ構造を有するＦＬＲが所定の間隔にて複数設けられた高耐圧半導体装置の製造方法であり、前記ＦＬＲの形成において、第１導電型の基板表面トレンチを環状に連続して設ける第１の工程と、該トレンチの外周面に沿って第２導電型の第１の拡散層を形成する第２の工程と、前記トレンチ内部に絶縁体を充填する第３の工程と、前記絶縁体により、内周側拡散層と外周側拡散層とに分割され、半導体装置の各辺に沿うように環状に連続して設けられる第２導電型の第２の拡散領域を形成する第４の工程と、前記第２の拡散領域の内周側拡散領域及び外周側拡散領域を接続する導電部を形成する第５の工程とを有することを特徴とする
【００１６】
本発明の高耐圧半導体装置の製造方法は、前記第５の工程が、金属を堆積させる工程と、該金属をＦＬＲ各々における第２の拡散領域の内周側拡散領域と外周側拡散領域とを接続する導電部としてパターニングする工程とを有することを特徴とする。
【００１７】
本発明の高耐圧半導体装置の製造方法は、前記第１の工程において、前記トレンチを、間欠的に形成し、前記第５の工程が前記トレンチの間欠部分に、第２の拡散領域の内周側拡散領域と外周側拡散領域とを接続する第２の導電体の拡散層を形成する工程とを有することを特徴とする。
【００１８】
本発明の高耐圧半導体装置の製造方法は、各ＦＬＲの前記導電部が、他のＦＬＲの導電部に対して絶縁されたパターンとして形成されることを特徴とする。
【００１９】
本発明の高耐圧半導体装置の製造方法は、前記第２の工程が、第２の導電型の不純物をイオン注入または拡散源を用いた拡散処理により第１の拡散層を形成する工程を有することを特徴とする。
【発明の効果】
【００２０】
以上説明したように、本発明によれば、素子外周部に形成した、内部の縦型トランジスタと同様な柱状領域（リサーフ構造）のＦＬＲにおいて、各柱状領域に埋め込まれた絶縁体により、素子中央側と素子外周側とに分離された拡散領域を、導電体により接続することで、内周側の柱状領域から外周側の柱状領域へと、複数の柱状領域にわたり、効率的に電位を伝達することができ、従来の構造に比較して、空乏層を外側の柱状領域まで良好に延ばすことにより、効率的な電界緩和が可能となり、上述した柱状領域の構造によりにより、素子の外周側の終端部（リサーフが環状に形成されているリサーフ領域）における耐圧を向上させることができる。
また、本発明によれば、素子におけるセル領域内のトランジスタとほぼ同様な構造の柱状領域（リサーフ構造）を形成することができるため、余分な工程を加える必要がほとんど無く、容易に耐圧を向上させる構造を構成することが可能となる。
【発明を実施するための最良の形態】
【００２１】
＜第１の実施形態＞
以下、本発明の第１の実施形態による半導体装置の製造方法の一例を図面を参照して説明する。
本実施形態における素子の平面構造を、図１における領域Ｂの拡大図である図２、及び図２のＣ−Ｃにおける線視断面図である図３を用いて説明する。
ＦＬＲ領域において、セル領域部におけるトランジスタと同様の構造の柱状領域を形成する構造としては従来例と同様である。
すなわち、Ｎ＋型の不純物半導体層であるドレイン層１００上部に、ｎ−型の不純物半導体層であるドリフト層１０１が形成された基板を用い、このドリフト層１０１の表面部に、ｐ型不純物の拡散層であるトランジスタのベース層１０２が形成されている。
【００２２】
このベース層１０２を内周側拡散層１０２Ａと外周側拡散層１０２Ｂとに分離する位置に、ベース層１０２を貫通してトレンチ１０４が形成されている。ここで、内周側とは高耐圧半導体装置の中心方向を向いている側を示し、外周側とは高耐圧半導体の中心と逆方向、すなわち高耐圧半導体装置の中心から外部方向（外周部方向）を向いている側を示している。
上記トレンチ１０４の外周面部にはＰ−型の不純物半導体拡散層である柱状部拡散層１０５（リサーフ層）が形成され、トレンチ１０４内部には絶縁体１０６が充填されて配設されている。トレンチ１０４は、素子のセル領域を囲む溝（堀）形状にて連続して形成されている。このトレンチ１０４内の絶縁体１０６及びトレンチ１０４外周面に形成されている柱状部拡散層１０５とによりリサーフ構造が形成されている。ベース層１０２の幅は、柱状部拡散層１０５の幅より広く形成されている（ここでの幅は、素子の表面に平行方向の各拡散層の幅）。
【００２３】
セル領域のトランジスタには、ベース層１０２内にＮ＋＋型の不純物半導体層であるソース領域１０３及び表面Ｎ＋層１１２と、この表面Ｎ＋層１１２上部にゲート絶縁膜を介してゲート電極１０７が設けられている。ここで、不純物の濃度は、Ｎ＋＋型＞Ｎ＋型＞Ｎ型、及びＰ型＞Ｐ−型の関係となっている。
また、ドレイン層１００の裏面部にドレイン電極１１１が設けられ、ソース領域１０３に対してソース電極１１０が形成されている。
また、素子の外周領域において、素子の周縁部における表面には、ガードリング１１３が設けられ、ガードリング電極１１９を介してドレイン電極１１１と電気的に接続されている。
【００２４】
本実施形態においては、従来例と異なる点として、トレンチ１０４内に充填された絶縁体１０６により分離された内周側拡散層１０２Ａと外周側拡散層１０２Ｂとを接続する（短絡する）導電体１０を設けている。また、同様に、リサーフ層である柱状部拡散層１０５もほとんど絶縁体１０６により分離されており、十分に電位を伝達することができないが、内周側拡散層１０２Ａ，導電体１０及び外周側拡散層１０２Ｂを介して接続され、電位が伝達されることとなる。
【００２５】
すなわち、露出しているドリフト層１０１，内周側拡散層１０２Ａ，外周側拡散層１０２Ｂ及び絶縁体１０６の上部に絶縁膜１０８を形成して、内周側拡散層１０２Ａ及び外周側拡散層１０２Ｂ各々に対し、少なくとも１部表面が露出するコンタクトホールを形成し、導電体１０のパターンを形成する。ここで、内周側拡散層１０２Ａ及び外周側拡散層１０２Ｂの全周にわたりコンタクトを形成し、導電体１０を各柱状領域上に環状全面に形成する構成とする場合、電位の伝達がさらに良好に行われる。これにより、各柱状領域において、内周側拡散層１０２Ａと外周側拡散層１０２Ｂとがコンタクトホール内の導電体及び導電体１０のパターンを介して電気的に接続されている。
上述の構成においては、導電体１０が、各柱状領域間にて必ず分離して構成されなければならない。すなわち、上記導電体１０のパターンは、ＦＬＲ領域における各柱状領域間において分離されたストライプ形状となっており、各トレンチ１０４上部に形成され、素子の外周部に沿って環状に形成されている。
【００２６】
上述した構造により、図３におけるセル領域のＭＯＳトランジスタにおいて、ドレイン電極１１１及びソース電極１１０間に電圧が印加され、ゲート電極１０７に閾値を超える電圧が印加されるとトランジスタがオン状態、すなわち、ゲート電極１０７直下のベース層１０２の表面部にチャネルが形成され、キャリア（電子）がソース領域１０３から、ドリフト層１０１を経てドレイン層１００に到達することにより、ドレイン電極１１１とソース電極１１０との間に電流が流れる。
ここで、ドレイン電極１１１に印加される電圧ＶD及びソース電極１１０に印加される電圧ＶSとはＶD＞ＶSの関係であり、またゲート電極１０７に印加される電圧ＶG及びソース電極１１０に印加される電圧ＶSとはＶG＞ＶSの関係である。
【００２７】
一方、ゲート電極１０７に印加される電圧ＶGが閾値以下であり、また、ドレイン電極１１１に印加される電圧ＶD及びソース電極１１０に印加される電圧ＶSとがＶD＞ＶSの関係であるが、ＶDがＶSに比較して非常に高い電圧である場合、ベース領域１０２とドリフト層１０１との接合面がｐｎ接合であるため空乏層が延びる。
同様に、柱状拡散層部１０５にもベース領域１０２を介して電位が伝達されるため、柱状拡散層部１０５とドリフト層１０１との接合面もｐｎ接合であるため、空乏層が延びる。
上述した空乏層の延びは、柱状拡散層部１０５が絶縁体１０６により制限されるため、ドリフト層１０１がより空乏層化されることとなる。
【００２８】
また、セル領域のトランジスタにおけるベース領域１０２と、絶縁体１０６により分離されている外周側拡散層１０２Ｂとは、ソース電極１１０で接続されており、ソース電極１１０に印加された高電圧の電位が伝達され、外周側拡散層１０２Ｂとドリフト層１０１とで形成されるｐｎ接合部、及び柱状拡散層部１０５にも外周側拡散層１０２Ｂを介して電位が伝達されるため、この外周側拡散層１０２Ｂ下部の柱状拡散層部１０５とドリフト層１０１とで形成されるｐｎ接合部各々にて空乏層化が起こる。
そして、この空乏層が外周側に隣接する柱状領域Ｐ１方向に延び、この隣接する柱状領域Ｐ１の内周側拡散層１０２Ａ及びこの内周側拡散層１０２Ａ下部の柱状拡散層部１０５へ到達することにより、空乏層化に対応する電位が導電体１０を介して外周側拡散層１０２Ｂへ伝達される。
【００２９】
これにより、柱状領域Ｐ１における外周側拡散層１０２Ｂとドリフト層１０１とで形成されるｐｎ接合、及び柱状拡散層部１０５にも外周側拡散層１０２Ｂを介して電位が伝達されるため、この外周側拡散層１０２Ｂ下部の柱状拡散層部１０５とドリフト層１０１とで形成されるｐｎ接合各々にて空乏層化が起こる。
そして、この空乏層が外周側に隣接する柱状領域Ｐ２方向に延び、この隣接する柱状領域Ｐ２の内周側拡散層１０２Ａ及びこの内周側拡散層１０２Ａ下部の柱状拡散層部１０５へ到達することにより、空乏層化に対応する電位が導電体１０を介して外周側拡散層１０２Ｂへ伝達される。
これは、図４に示すシミュレーション結果（空乏層の電位分布を示す）からも、最外周の柱状領域（リサーフ層）まで電位が伝達され、すなわち空乏層の素子外周側への広がりが良好に実現されていることが判る。このシミュレーションは、従来例の場合と同様に、二次元デバイスシミュレータで行った。
【００３０】
上述したように、各柱状領域において、内周側拡散層１０２Ａと外周側拡散層１０２Ｂとを接続する導電体１０を設けることにより、ソース電極１１０とドレイン電極１１１との間に印加される電位が、ソース電極１１０の内周側から外周側に対して、電位が空乏層により良好に順次伝達され、ＦＬＲ領域における隣接する柱状領域に対して空乏層が延び、素子の周縁部の高耐圧特性を向上させることができる。
【００３１】
次に、図面を参照し、上述したセル領域のトランジスタ及び柱状領域の製造方法の説明を行う。主要な製造工程の終了した段階での、トランジスタ及び柱状領域の断面を示す概念図である図５〜図１６を参照して説明する。
ここで、ＦＬＲ領域に形成される柱状領域もトランジスタと製造工程がほぼ同様であるため、トランジスタの製造工程を例に説明し、柱状領域が異なる点を必要に応じて説明する。また、上記トランジスタ及び柱状領域は、素子の周縁部に沿った環状に、各々複数個からなるストライプ状に形成される。
【００３２】
図５において示すように、  Ｎ型基板（例えば、シリコン基板）にドレイン層１００及びドリフト層１０１を形成する。例えば、ドレイン層１００上部にＣＶＤ（化学気相成長）法でドリフト層１０１を堆積させても良いし、Ｎ−型のドリフト層１０１の下部にＮ型不純物を拡散させ、Ｎ＋型のドレイン層１００を形成させても良い。以下、素子の形成面として、ドリフト層１０１の露出した面（図５の上方向の面）を表面とし、ドレイン層１００の露出した面（図５の下方向の面）を下部として説明する。
そして、ドリフト層１０１の表面及びドレイン層１００の裏面に、所定の厚さの絶縁膜（シリコン酸化膜；ＳiＯ2）を、基板の熱酸化またはＣＶＤにより形成する。
【００３３】
次に、図６において示すように、ドリフト層１０１表面上の絶縁膜にレジストを塗布し、フォトリソ技術により、このレジストをパターニングして、所定の領域の上記絶縁膜をエッチングする。
そして、続けて、図７に示すように、エッチングの施された上記絶縁膜をマスクとして、ＲＩＥ（異方性エッチング）により、素子表面に対して垂直方向に、所定の深さのトレンチ１０４を形成する。ここで、トランジスタと柱状領域とのトレンチは、各々異なったマスクにてＲＩＥを行い、異なった深さに形成しても良い（すなわち、各々の領域をレジストによりマスクして、エッチングする深さの異なるエッチング処理を２回行う）。また、本実施形態においては、トレンチ１０４はドリフト層１０１を貫通していないが、貫通する深さまでエッチングして形成しても良い。
【００３４】
次に、図８に示すように、上記レジストをマスクとして、表面に対して垂直な軸方向からではなく、斜め方向から、すなわちこの垂直な軸方向に対して所定の角度を持たせた方向からＰ型不純物（例えば、基板がシリコンであるとするとボロン）を、トレンチ１０４内における素子の内側方向及び外側方向の双方の側壁に対してイオン注入を行う。
そして、図９に示すように、レジストを除去した後、ＣＶＤ等によりトレンチ１０４内部に絶縁体１０６を堆積させて、充填させる。そして、所定の温度でアニール処理を行い、絶縁体１０６の組成を改善させるとともに、イオン注入した不純物を拡散させ、リサーフ層としての柱状部拡散層１０５を形成する。
【００３５】
次に、図１０に示すように、セル領域において、ゲート酸化膜を形成するため、トレンチ１０４上部の絶縁膜を除いて、エッチングによりドリフト層１０１表面の絶縁層を除去し、所定の厚さのゲート酸化膜を形成する。このとき、ＦＬＲ領域における絶縁膜も同様に除去される。
次に、図１１に示すように、ドリフト層１０１表面に表面Ｎ＋層１１２を、Ｎ型不純物（例えば、リンまたはヒ素）をイオン注入することによりり形成する。このとき、ＦＬＲ領域及び外周領域上には、レジストをマスクとして形成し、Ｎ型不純物が注入されて、表面Ｎ＋層１１２が形成されないようにする。そして、上記レジストを除去した後、ドリフト層１０１表面にポリシリコンの層をＣＶＤ等により形成する。
【００３６】
次に、図１２に示すように、セル領域においては、上記ポリシリコンの層上にトランジスタのゲート電極１０７のパターンに形成されたレジストパターンを、フォトリソ技術を用いて形成する。また、ＦＬＲ領域及び外周領域のポリシリコン上のレジストは全て除去する。上記形成したレジストのパターンをマスクとしてエッチング処理を行い、ゲート電極１０７を形成するとともに、ＦＬＲ領域及び外周領域上のポリシリコンの層を除去する。
そして、レジストを塗布し、フォトリソ技術を用いて、ゲート電極１０７上と、ＦＬＲ領域上に、ベース領域を形成するためのパターンを形成する。ゲート電極１０７上のレジストのパターンは、平面視においてほぼゲート電極１０７のパターンに重なる。
上記レジストのパターンをマスクとして、Ｐ型不純物をイオン注入した後に、レジストを除去する。その後、所定の温度にてアニール処理を行い、トランジスタにおけるベース領域１０２と、柱状領域におけるベース領域１０２（トレンチ１０４の内周側に位置する内周側拡散層１０２Ａ及び、トレンチ１０４の外周側に位置する外周側拡散層１０２Ｂ）とを形成する。
【００３７】
次に、図１３に示すように、レジストを塗布し、フォトリソ技術を用いて、セル領域におけるソース領域を形成するレジストのパターンを形成し、ＦＬＲ領域全面をこのレジストでマスクし、外周領域におけるガードリングを形成するレジストのパターンを形成する。
そして、上記レジストのパターンをマスクとして、Ｎ型不純物をイオン注入し、レジストを除去した後にアニールを行い、トランジスタのソース領域１０３及び外周領域のガードリング１１３を形成する。このとき、ＦＬＲ領域はレジストによりマスクされているため、Ｎ型不純物がイオン注入されず、ソース領域１０３が形成されない。
【００３８】
次に、図１４に示すように、ドリフト層１０１の表面上部に、ＣＶＤ法などにより、層間絶縁膜１０８を形成する。
そして、上記層間絶縁膜１０８上にレジストを塗布し、フォトリソ技術により、トランジスタにおけるベース層１０２及びソース領域１０３に対するコンタクトと、柱状領域における内周側拡散層１０２Ａ及び外周側拡散層１０２Ｂに対するコンタクトと、外周領域におけるガードリング１１３に対するコンタクトとを形成するレジストのパターンを形成する。そして、上記レジストのパターンをマスクとして、層間絶縁膜１０８のエッチングを行い、上述した各コンタクトの穴を形成する。
【００３９】
次に、図１５に示すように、層間絶縁膜１０８及び形成されたコンタクトの穴に対して、電極材料の導電体層をスパッタリングやＣＶＤ等により形成する。
そして、上記導電体層上にレジストを塗布し、フォトリソ技術により、セル領域，ＦＬＲ領域及び外周領域各々に、電極に対応したレジストのパターンを形成する。このレジストのパターンをマスクとして、エッチングを行うことで、セル領域におけるトランジスタのソース電極１１０，ＦＬＲ領域における柱状領域の導電体１０，及び外周領域におけるガードリング電極１１９が形成される。
【００４０】
ソース電極１１０はベース領域１０２及びソース領域１０３に対してソース電位を与え、導電体１０は柱状領域単位で内周側拡散層１０２Ａ及び外周側拡散層１０２Ｂを電気的に接続し、ガードリング電極１１９はガードリング１１３に対してドレイン電位を与える。
また、各電極上及び露出している層間絶縁膜１０８上に、保護膜をＣＶＤ等によりデポジションする（堆積させる）。この保護膜は、各電極及び層間絶縁膜１０８の段差を超えて、エッチングした後に、膜厚が薄くなる部分（すなわち各電極の上部）において、保護機能に十分な厚さが残る厚さに堆積させる。そして、上記保護膜を異方性エッチングによりエッチングし、保護膜表面の凹凸が規定の範囲とする。
【００４１】
次に、図１６に示すように、バックグラインダーにより、ドレイン層１００裏面の絶縁膜及びドレイン層１００の裏面を全面エッチングする。
そして、ドレイン層１００の裏面にドレイン電極１１１として、金属をスパッタリングにより堆積させる。
また、上述した製造工程において、導電体１０をソース電極１１０と同一プロセスにて形成したが、柱状領域におけるトレンチ１０４内に充填された絶縁体の表面部を、部分的にエッチングし、導電体１０がドリフト層１０１に埋設されるように形成しても良い。
【００４２】
＜第２の実施形態＞
第２の実施形態は、第１の実施形態と異なり、導電体１０を電極として形成せずに、ベース領域１０２の拡散層を導電体１０として用いている。
すなわち、図１７の柱状領域の構造を斜視した概念図に示されるように、トレンチ１０４を部分的に形成せずに、内周側拡散層１０２Ａと外周側拡散層１０２Ｂとを、ベース領域１０２と同一の拡散層により形成した導電層１１により短絡したものである
これにより、各柱状領域において、内周側拡散層１０２Ａと外周側拡散層１０２Ｂとが電気的に接続されているため、第１の実施形態と同様に、ドレイン電極１１１に対して、高電圧が印加された場合、外周部方向に空乏層が延び、順次電位が外側方向の柱状領域に伝達され、耐圧を向上させることができる。
【００４３】
製造工程としては、図７の工程において、環状に連続した溝としてトレンチ１０４を形成するのではなく、間欠的に、すなわち所定の間隔を有してトレンチを形成する。この間隔は、柱状部拡散層１０５の素子表面に平行方向の厚さと同様な厚さが望ましい。
また、図１２の工程において、このトレンチ１０４が形成されない部分にも、Ｐ型不純物をイオン注入して、導電層１１を形成する。
そして、図１５の工程において、電極を形成しない以外は、第１の実施形態の製造方法と同様であるため、説明を省略する。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１及び第２の実施形態による高耐圧半導体装置の素子の平面構造を示す概念図である。
【図２】本発明の第１の実施形態による高耐圧半導体装置の素子の平面構造を示す概念図である。
【図３】図２における線Ｃ−Ｃにおける線視断面を示す概念図である。
【図４】図３に示すＦＬＲ構造における空乏層の延びを示すシミュレーション結果を示す概念図である。
【図５】本発明の第１の実施形態による素子の製造方法を説明する、工程後の素子のの断面を示す概念図である。
【図６】本発明の第１の実施形態による素子の製造方法を説明する、工程後の素子のの断面を示す概念図である。
【図７】本発明の第１の実施形態による素子の製造方法を説明する、工程後の素子のの断面を示す概念図である。
【図８】本発明の第１の実施形態による素子の製造方法を説明する、工程後の素子のの断面を示す概念図である。
【図９】本発明の第１の実施形態による素子の製造方法を説明する、工程後の素子のの断面を示す概念図である。
【図１０】本発明の第１の実施形態による素子の製造方法を説明する、工程後の素子のの断面を示す概念図である。
【図１１】本発明の第１の実施形態による素子の製造方法を説明する、工程後の素子のの断面を示す概念図である。
【図１２】本発明の第１の実施形態による素子の製造方法を説明する、工程後の素子のの断面を示す概念図である。
【図１３】本発明の第１の実施形態による素子の製造方法を説明する、工程後の素子のの断面を示す概念図である。
【図１４】本発明の第１の実施形態による素子の製造方法を説明する、工程後の素子のの断面を示す概念図である。
【図１５】本発明の第１の実施形態による素子の製造方法を説明する、工程後の素子のの断面を示す概念図である。
【図１６】本発明の第１の実施形態による素子の製造方法を説明する、工程後の素子のの断面を示す概念図である。
【図１７】本発明の第２の実施形態の柱状領域を説明する、柱状領域を斜視した概念図である。
【図１８】本発明の各実施形態及び従来例におけるトランジスタの断面構造を示す概念図である。
【図１９】従来例におけるＦＬＲにおける柱状領域の断面構造を示す概念図である。
【図２０】従来例のＦＬＲの構造において、ドレイン電極１１１に高電圧が印加された場合の空乏層の延びをシミュレーションした結果を示す概念図である。
【符号の説明】
【００４５】
１０…導電体                          １１…導電層
１００…ドレイン層                    １０１…ドリフト層
１０２…ベース層                      １０２Ａ…内周側拡散層
１０２Ｂ…外周側拡散層                １０３…ソース領域
１０４…トレンチ                      １０５…柱状部拡散層
１０６…絶縁体                        １０７…ゲート電極
１０８…層間絶縁膜                    １１０…ソース電極
１１１…ドレイン電極                  １１２…表面Ｎ＋層
１１３…ガードリング                  １１９…ガードリング電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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