(57)【要約】【課題】レート長が変動する場合であっても、タイマーの計時を正しく行うことができるテスタを提供する。【解決手段】タイマー１００は、パターン生成手段２００により生成されるパターンのレート長を取得するレート長取得手段１０１と、レート長取得手段１０１により取得されたレート長に基づいて現在のカウント値を算出するカウント値算出手段１０２と、カウント値算出手段１０２により算出されたカウント値と既定の設定値とを比較することでタイムアップを検出するタイムアップ検出手段１０３と、を備える。本発明のテスタによれば、レート長に基づいて現在のカウント値を算出し、算出されたカウント値と既定の設定値とを比較することでタイムアップを検出するので、タイマーの計時時間にレート長を正しく反映させることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
被検査デバイスに与える試験パターンを生成するパターン生成手段と、前記パターン生成手段の動作を制御するタイマーと、を備えるテスタにおいて、
前記タイマーは、
前記パターン生成手段により生成されるパターンのレート長を取得するレート長取得手段と、
前記レート長取得手段により取得された前記レート長に基づいて現在のカウント値を算出するカウント値算出手段と、
前記カウント値算出手段により算出された前記カウント値と既定の設定値とを比較することでタイムアップを検出するタイムアップ検出手段と、
を備えることを特徴とするテスタ。
【請求項２】
前記カウント値算出手段は、前記レート長取得手段により取得された前記レート長を積算することで前記カウント値を算出することを特徴とする請求項１に記載のテスタ。
【請求項３】
前記レート長取得手段、前記カウント値算出手段および前記タイムアップ検出手段は、前記パターン生成手段と同期して動作することを特徴とする請求項１または２に記載のテスタ。
【請求項４】
前記レート長取得手段、前記カウント値算出手段、前記タイムアップ検出手段および前記パターン生成手段における処理は、前記パターン生成手段により生成されるパターンのレート長に同期していることを特徴とする請求項３に記載のテスタ。
【請求項５】
前記パターン生成手段は、レート長が変動する試験パターンを生成することを特徴とする請求項１〜４のいずれか１項に記載のテスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被検査デバイス、例えばＩＣ、ＬＳＩ等に与える試験パターンの生成をタイマーにより制御するテスタに関する。
【背景技術】
【０００２】
メモリＩＣ等のデバイスを試験するためのテスタに用いられるパターン発生回路として、ＡＬＰＧ回路（アルゴリズミック・パターン・ジェネレータ回路）が用いられる。ＡＬＰＧ回路は、ある種の演算アルゴリズムに従ったテストパターン発生プログラムを用いて、各種のテストパターンを発生させる。
【０００３】
【特許文献１】特開平９−２８８１５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
例えば、メモリＩＣに対し一定時間ごとにリフレッシュ動作をさせる場合、そのタイミングを管理するためのタイマーが使用される。パターン発生回路をタイマーにより制御することで、所定のタイミングでの割り込み処理等を実行することが可能となる。
【０００５】
一方、テスタに要求される１つの機能として、被試験デバイスに与えるテストパターンのレート長を可変する機能がある。レート長を可変とすることで、被試験デバイスの動作可能条件等を詳細に試験することが可能となる。
【０００６】
しかし、レート長を可変とする場合、タイマーでの正しい計時をテストパターン発生プログラムの記述によって実現することは困難であるという問題がある。つまり、レート長が常に一定の場合には、パターン発生回路でのパターン生成処理の処理単位の進行と、実際の経過時間とが比例関係にあるため、パターン生成処理の段階とタイマーの計時とを容易に対応付けることができる。しかし、レート長が可変とされる場合には、タイマーの計時時間とレート長とを新たに対応付けなければならず、このようなプログラムの作成には煩雑な作業が要求され現実的ではない。
【０００７】
本発明の目的は、レート長が変動する場合であっても、タイマーの計時を正しく行うことができるテスタを提供することにある。
【課題を解決するための手段】
【０００８】
本発明のテスタは、被検査デバイスに与える試験パターンを生成するパターン生成手段と、前記パターン生成手段の動作を制御するタイマーと、を備えるテスタにおいて、前記タイマーは、前記パターン生成手段により生成されるパターンのレート長を取得するレート長取得手段と、前記レート長取得手段により取得された前記レート長に基づいて現在のカウント値を算出するカウント値算出手段と、前記カウント値算出手段により算出された前記カウント値と既定の設定値とを比較することでタイムアップを検出するタイムアップ検出手段と、を備えることを特徴とする。
【０００９】
前記カウント値算出手段は、前記レート長取得手段により取得された前記レート長を積算することで前記カウント値を算出してもよい。
【００１０】
前記レート長取得手段、前記カウント値算出手段および前記タイムアップ検出手段は、前記パターン生成手段と同期して動作してもよい。
【００１１】
前記レート長取得手段、前記カウント値算出手段、前記タイムアップ検出手段および前記パターン生成手段における処理は、前記パターン生成手段により生成されるパターンのレート長に同期していてもよい。
【００１２】
前記パターン生成手段は、レート長が変動する試験パターンを生成してもよい。
【発明の効果】
【００１３】
本発明のテスタによれば、レート長に基づいて現在のカウント値を算出し、算出されたカウント値と既定の設定値とを比較することでタイムアップを検出するので、タイマーの計時時間にレート長を正しく反映させることができる。
【発明を実施するための最良の形態】
【００１４】
図１は本発明によるテスタを機能的に示すブロック図である。
【００１５】
図１において、タイマー１００は、パターン生成手段２００により生成されるパターンのレート長を取得するレート長取得手段１０１と、レート長取得手段１０１により取得されたレート長に基づいて現在のカウント値を算出するカウント値算出手段１０２と、カウント値算出手段１０２により算出されたカウント値と既定の設定値とを比較することでタイムアップを検出するタイムアップ検出手段１０３と、を備える。
【００１６】
以下、図２〜図４を参照して、本発明によるテスタの一実施形態について説明する。
【００１７】
図２は本実施形態のテスタの構成を示すブロック図、図３はタイマーの構成を示すブロック図である。
【００１８】
図２に示すように、本実施形態のテスタは、テストパターンの発生シーケンスを制御するシーケンス制御部１と、テストパターン発生プログラムを格納するコントロールメモリ４と、テストパターン発生プログラムに従う演算を実行し、被試験デバイスに向けてテストパターンを出力する演算部５と、を備える。本実施形態のテスタは、テストパターン発生プログラムに従ってテストパターンを生成する。
【００１９】
図２に示すように、シーケンス制御部１はシーケンス制御回路２と、シーケンス制御回路２を制御するタイマー３とを備える。
【００２０】
図３に示すように、タイマー３は、コントロールメモリ４に格納されたテストパターン発生プログラムから取得したレート長設定値を積算する積算部３１と、積算部３１における積算値と、タイマー設定値とを比較する比較部３２と、を備える。レート長設定値については後述する。
【００２１】
図４は本実施形態のテスタの動作の概念を示すタイミングチャートである。
【００２２】
図４に示すように、本実施形態のテスタでは、シーケンス番号で規定される処理単位を順次実行する。図２に示すように、本実施形態のテスタでは、基本的にはシーケンス制御部１から、コントロールメモリ４、演算部５に、順次、信号を受け渡すことで、最終的に被試験デバイスにテストパターンを与える回路構成を採る。このため、シーケンス制御部１における動作開始からテストパターンの出力までの間、一定の処理単位数に相当する時間差が存在する。
【００２３】
図４では、処理単位数として５０段数分の回路が存在する場合を例示しており、シーケンス番号の発行が、被試験デバイスへのテストパターンの出力よりも、常に５０段分先行している。このような段数を先行段数と呼んでいる。図４に示すように、被試験デバイスに対し、シーケンス番号「０」の処理に対応するテストパターンが与えられる時、シーケンス制御部１において先行して実行されている処理は、シーケンス番号「−５０」の処理である。
【００２４】
次に、本実施形態のテスタでは、被試験デバイスに与えられるテストパターンのレート長を可変できる。レート長はコントロールメモリ４に格納されたテストパターン発生プログラムのレート長設定値として規定される。レート長設定値はシーケンス番号ごとに定めることができる。
【００２５】
シーケンス制御部１、コントロールメモリ４および演算部５の動作は互いに同期しており、その処理レートは、被試験デバイスに与えられるテストパターンの実レート長に一致している。すなわち、テスタ全体の動作は、被試験デバイスに与えられるテストパターンの出力タイミングに同期しており、テスタ全体の動作は実レート長に応じて、その処理レートが変動する。
【００２６】
次に、本実施形態のテスタ各部の動作を説明する。
【００２７】
シーケンス制御回路２は、順次シーケンス番号を発行する。シーケンス番号を受け取ったコントロールメモリ４は、格納されたテストパターン発生プログラムに基づき、そのシーケンス番号に対応する演算指令を演算部５に出力する。演算部５は演算指令に従った演算処理を実行し、所定のテストパターンを、順次、被試験デバイスに向けて出力する。演算指令には、レート長設定値が含まれており、図４に示すように、レート長設定値は被試験デバイス基準での実レート長に反映される。
【００２８】
一方、図３に示すように、シーケンス番号を受けたコントロールメモリ４は、テストパターン発生プログラムに基づき、所定のタイミングでタイマースタートの指令をタイマー３に向けて出力する。タイマースタートの指令を受けたタイマー３は、計時動作をスタートする。
【００２９】
また、シーケンス番号を受けたコントロールメモリ４は、テストパターン発生プログラムに基づき、そのシーケンス番号に対応するレート長設定値をタイマー３に向けて出力する。タイマー３の積算部３１ではコントロールメモリ４から送信されたレート長設定値を順次、積算する。計時動作をスタートしている場合、タイマー３の比較部３２では、積算部３１における積算値と、タイマー設定値とを比較し、積算値がタイマー設定値に到達すると、シーケンス制御回路２に向けてタイムアップ信号を出力し、計時動作をストップする。
【００３０】
タイムアップ信号を受けると、シーケンス制御回路２は所定の処理を実行する。シーケンス制御回路２は、例えば、コントロールメモリ４に対し、割り込み処理への切り替えを指令し、コントロールメモリ４はテストパターン発生プログラムに基づき、演算部５に向けて所定の割り込み処理の実行を指令する。
【００３１】
図４では、タイマー設定値が１００ｎｓの場合を例示している。タイマー３はシーケンス番号「０」において計時動作を開始している。シーケンス番号「０」〜「５」の処理において、レート長設定値を積算し、積算値が１００ｎｓに到達したため、タイムアップ信号が出力されている。また、図４の例では、タイマー３はシーケンス番号「５０」において計時動作を開始している。シーケンス番号「５０」〜「５３」の処理において、レート長設定値を積算し、積算値が１００ｎｓに到達したため、タイムアップ信号が出力されている。このように、先行するタイマー３の動作には、被試験デバイス基準での実レート長が反映される。
【００３２】
図４に示すように、本実施形態のテスタによれば、レート長設定値を積算することでタイムアップ判定を実行しているので、被試験デバイス基準の実レート長の下で、テストパターン発生プログラムに従った正しい計時時間に即したタイマー動作が実現できる。ただし、タイマー３における処理自体である程度の段数を消費するため、タイムアップの判定はシーケンス番号の発行からの遅れを伴っている。したがって、実際の計時時間にはタイマー３の段数分に相当する誤差が含まれる。しかし、タイマー３の段数はテスタにおけるテストパターン発生に要する段数よりも大幅に少なくて済むため、その誤差を小さな値に抑えることができる。
【００３３】
以上のように、本実施形態のテスタによれば、被試験デバイス基準の実レート長となるレート長設定値を積算し、積算値とタイマー設定値とを比較することで、タイムアップの判断をしている。このためレート長が変動しても、被試験デバイスに与えられるテストパターンに対し、正確な計時時間を反映させることができる。
【００３４】
本実施形態において、「パターン生成手段」はシーケンス制御部１、コントロールメモリ４および演算部５に、「レート長取得手段」はコントロールメモリ４に、「カウント値算出手段」はレート長積算部３１に、「タイムアップ検出手段」は比較部３２に、それぞれ相当する。
【００３５】
本発明の適用範囲は上記実施形態に限定されることはない。タイマー設定値は固定ではなく、コントロールメモリ４から任意に値を設定し、変更する構成でもよい。例えば、１回目は、タイマー設定値を１００ｕｓとし、タイムアップ後、１ｍｓで２回目を実施するというように変更を行う。また、本発明は、被検査デバイスに与える試験パターンの生成をタイマーにより制御するテスタに対し、広く適用することができる。被試験デバイスの種類は限定されない。
【図面の簡単な説明】
【００３６】
【図１】本発明によるテスタを機能的に示すブロック図。
【図２】本実施形態のテスタの構成を示すブロック図。
【図３】タイマーの構成を示すブロック図。
【図４】本実施形態のテスタの動作の概念を示すタイミングチャート。
【符号の説明】
【００３７】
１      シーケンス制御部（パターン生成手段）
４      コントロールメモリ（パターン生成手段、レート長取得手段）
５      演算部（パターン生成手段）
３１    レート長積算部（カウント値算出手段）
３２    比較部（タイムアップ検出手段）
１００  タイマー
１０１  レート長取得手段
１０２  カウント値算出手段
１０３  タイムアップ検出手段
【図１】
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【図２】
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【図３】
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【図４】
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