(57)【要約】【課題】ｎＭＯＳＴｒおよびｐＭＯＳＴｒのそれぞれに適した仕事関数を有するシリサイド電極を有するＣＭＯＳのような半導体装置の製造方法を提供する。【解決手段】半導体基板のｎＭＯＳ領域およびｐＭＯＳ領域にシリコンのような元素からなる電極パターンをゲート絶縁膜を介して形成する工程；電極パターンを含むｎＭＯＳ領域を絶縁膜パターンでマスキングした後、全面にＰｄ、Ｐｔのような第１金属膜を成膜する工程；熱処理を施して第１金属のシリサイドからなるゲート電極を形成する工程；熱酸化処理を施してゲート電極表面にシリコン酸化膜を形成した後、未反応の第１金属膜を溶解除去する工程；前記電極パターンを含むｐＭＯＳ領域を絶縁膜パターンでマスキングした後、全面にＥｒ、Ｙのような第２金属膜を成膜する工程；熱処理を施して前記第２金属膜のシリサイドからなるゲート電極を形成する工程；および未反応の第２金属膜を溶解除去する工程；を含むことを特徴とする。【選択図】    図１
2007123527.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のｎＭＯＳ領域およびｐＭＯＳ領域にシリコンおよびゲルマニウムから選ばれる少なくとも１つの元素からなる電極パターンをゲート絶縁膜を介して形成する工程；
前記電極パターンを含むｎＭＯＳ領域を絶縁膜パターンでマスキングした後、全面にＰｄ、Ｐｔ、Ｒｈ、Ｉｒもしくはその合金からなる第１金属膜を成膜する工程；
熱処理を施して前記第１金属膜をこの第１金属膜と接するｐＭＯＳ領域の電極パターンと反応させて第１金属とシリコンおよびゲルマニウムから選ばれる少なくとも１つの元素とからなるゲート電極を形成する工程；
熱酸化処理を施して前記ゲート電極表面にシリコンおよびゲルマニウムから選ばれる少なくとも１つの元素の酸化膜を形成した後、未反応の第１金属膜をその金属を溶解し得る酸溶液で選択的に溶解除去する工程；
前記電極パターンを含むｐＭＯＳ領域を絶縁膜パターンでマスキングした後、全面にＥｒ、Ｙ、Ｇｄ、Ｔｍ、Ｄｙ、Ｃｅもしくはその合金からなる第２金属膜を成膜する工程；
熱処理を施して前記第２金属膜をこの第２金属膜と接するｎＭＯＳ領域の電極パターンと反応させて第２金属とシリコンおよびゲルマニウムから選ばれる少なくとも１つの元素とからなるゲート電極を形成する工程；および
未反応の第２金属膜をその金属を溶解し得る酸溶液で選択的に溶解除去する工程；
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ｐＭＯＳ領域への前記ゲート電極の形成は、前記ｎＭＯＳ領域への前記ゲート電極の形成より先になされることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１金属を溶解し得る酸溶液は、硝酸と塩酸の混酸溶液あり、前記第２金属を溶解し得る酸溶液は硫酸と過酸化水素の混合液であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴは、高性能化を実現するためにデバイスの微細化が進められている。しかしながら、０.１μｍ世代以降のデバイスではゲート絶縁膜のスケーリングに限界がある。これはゲート絶縁膜が薄膜化するに伴ってトンネル電流によるゲートリーク電流の増加が顕在化することに起因する。さらに、この世代ではゲート電極の空乏化が無視できなくなり、ゲート絶縁膜の実効厚さの薄膜化を実現することが困難になる。具体的には、ＩＴＲＳ２００３年度版ロードマップに示されるように、物理膜厚が１.０ｎｍ未満の領域では従来の多結晶シリコン電極でトランジスタを実現することが困難である。
【０００３】
これら問題を回避する方法として、ゲート絶縁膜の高誘電率化やメタルゲート電極の活用が検討されている。前者はゲート絶縁膜を高誘電体膜に置き換えることで、物理的な膜厚を稼いでトンネル電流を抑えるためである。後者は、ゲート電極をメタル化することによりゲート電極の空乏化を防ぐためである。最近では特に高誘電体ゲート絶縁膜の材料開発が盛んに行われ、ＺｒＯ2やＨｆＯ2とのような新材料が学会で取り上げられ、実効酸化膜の薄膜化が競われている。しかしながら、これらの材料は従来のシリコン酸化膜のような信頼性を含めた特性についての検証が十分になされていない。
【０００４】
前記メタルゲート電極の検討は、高誘電体膜の開発に比べ遅れているものの、ゲート電極の空乏化が実効酸化膜の厚さに対する割合は０.３ｎｍ程度であり、この世代までシリコン系酸化膜の延命化するためにもメタルゲート電極の開発は必須である。
【０００５】
特に、特許文献１に開示されているフルシリサイド電極プロセスは従来のＣＭＯＳプロセスとの整合性に優れており、開発競争が進んでいる。しかしながら、従来のＣＭＯＳを完全に置き換えるためにはｎＭＯＳＴｒ及びｐＭＯＳＴｒのそれぞれに適した仕事関数を有するシリサイド電極の形成が必須である。
【特許文献１】特開２００４−１５２９９５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ｎＭＯＳＴｒおよびｐＭＯＳＴｒのそれぞれに適した仕事関数を有するシリサイド電極を有するＣＭＯＳのような半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明によると、半導体基板のｎＭＯＳ領域およびｐＭＯＳ領域にシリコンおよびゲルマニウムから選ばれる少なくとも１つの元素からなる電極パターンをゲート絶縁膜を介して形成する工程；
前記電極パターンを含むｎＭＯＳ領域を絶縁膜パターンでマスキングした後、全面にＰｄ、Ｐｔ、Ｒｈ、Ｉｒもしくはその合金からなる第１金属膜を成膜する工程；
熱処理を施して前記第１金属膜をこの第１金属膜と接するｐＭＯＳ領域の電極パターンと反応させて第１金属とシリコンおよびゲルマニウムから選ばれる少なくとも１つの元素とからなるゲート電極を形成する工程；
熱酸化処理を施して前記ゲート電極表面にシリコンおよびゲルマニウムから選ばれる少なくとも１つの元素の酸化膜を形成した後、未反応の第１金属膜をその金属を溶解し得る酸溶液で選択的に溶解除去する工程；
前記電極パターンを含むｐＭＯＳ領域を絶縁膜パターンでマスキングした後、全面にＥｒ、Ｙ、Ｇｄ、Ｔｍ、Ｄｙ、Ｃｅもしくはその合金からなる第２金属膜を成膜する工程；
熱処理を施して前記第２金属膜をこの第２金属膜と接するｎＭＯＳ領域の電極パターンと反応させて第２金属とシリコンおよびゲルマニウムから選ばれる少なくとも１つの元素とからなるゲート電極を形成する工程；および
未反応の第２金属膜をその金属を溶解し得る酸溶液で選択的に溶解除去する工程；
を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、ｎＭＯＳＴｒおよびｐＭＯＳＴｒのそれぞれに適した仕事関数を有するシリサイド電極を形成することを可能にし、ゲート電極の空乏化を防止してゲート絶縁膜の実効厚さの薄膜化を実現した半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態に係る半導体装置の製造方法を詳細に説明する。
【００１０】
（第１工程）
半導体基板のｎＭＯＳ領域およびｐＭＯＳ領域にシリコンおよびゲルマニウムから選ばれる少なくとも１つの元素からなる電極パターンをゲート絶縁膜を介して形成する。
【００１１】
前記電極パターンは、シリコン単独、ゲルマニウム単独またはＳｉ−Ｇｅ合金から作られる。
【００１２】
前記ゲート絶縁膜としては、例えばシリコン酸窒化膜、シリコン酸化膜、シリコン窒化膜等を挙げることができ、その形成方法は熱酸窒化、ＣＶＤ法等の任意の方法を採用できる。また、ゲート絶縁膜はシリコン系酸化膜に限らず、シリコン酸化膜よりも高い誘電率を有する絶縁膜、例えばＨｆ、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、Ｓｒ、Ｙ、Ｌａ等の酸化膜もしくはＺｒＳｉxＯyなどの前記Ｈｆのような元素とシリコンの複合酸化膜でもよい。さらには、前記酸化膜の積層膜でもよい。
【００１３】
（第２工程）
前記電極パターンを含むｎＭＯＳ領域を絶縁膜パターンでマスキングする。つづいて、全面にＰｄ、Ｐｔ、Ｒｈ、Ｉｒもしくはその合金からなる第１金属膜を成膜する。
【００１４】
前記絶縁膜パターンは、例えばシリコン酸化膜等からなる絶縁膜を全面に成膜し、この絶縁膜に写真蝕刻法でレジストパターンを形成した後、このレジストパターンをマスクとして絶縁膜を選択的にエッチングすることにより形成される。
【００１５】
前記合金としては、例えばＰｄ、Ｐｔ、Ｒｈ、ＩｒとＮｉまたはＣｏとの合金を挙げることができる。
【００１６】
（第３工程）
熱処理を施して前記第１金属膜をこの第１金属膜と接するｐＭＯＳ領域の電極パターンと反応させて第１金属とシリコンおよびゲルマニウムから選ばれる少なくとも１つの元素とからなるゲート電極を形成する。つづいて、酸化処理を施して前記ゲート電極表面にシリコンおよびゲルマニウムから選ばれる少なくとも１つの元素の酸化膜を形成する。この後、未反応の第１金属膜をその金属を溶解し得る酸溶液で選択的に溶解除去する。この未反応の第１金属膜を前記酸溶液で溶解除去する過程で第１金属とシリコンおよびゲルマニウムから選ばれる少なくとも１つの元素とからなるゲート電極が露出すると、ゲート電極もその酸溶液で溶解されるが、ゲート電極上に前記酸化膜を形成することによりゲート電極の溶解を防止することができる。
【００１７】
前記熱処理は、前記第１金属膜の種類にもよるが、概ね非酸化性雰囲気または真空雰囲気中、２５０〜４５０℃の温度で行うことが好ましい。
【００１８】
前記酸化処理は、例えば酸素を含む雰囲気（例えば純酸素、酸素と窒素のような不活性ガスとの混合ガス、または水蒸気の雰囲気）にて、３００〜６００℃の温度で行う熱酸化処理、或いはオゾンプラズマ処理等を採用することができる。
【００１９】
前記ゲート電極上に形成する酸化膜は、３ｎｍ〜１０ｎｍの厚さを有することが好ましい。
【００２０】
前記酸溶液としては、例えば硝酸と塩酸の混酸溶液等を用いることができる。この混酸溶液は、硝酸と塩酸を重量比で１：３〜１：１で混合した組成を有することが好ましい。この酸溶液は、３０〜１２０℃に加温して用いることを許容する。
【００２１】
（第４工程）
前記電極パターンを含むｐＭＯＳ領域を絶縁膜パターンでマスキングする。つづいて、全面にＥｒ、Ｙ、Ｇｄ、Ｔｍ、Ｄｙ、Ｃｅもしくはその合金からなる第２金属膜を成膜する。
【００２２】
前記絶縁膜パターンは、例えばシリコン酸化膜等からなる絶縁膜を全面に成膜し、この絶縁膜に写真蝕刻法でレジストパターンを形成した後、このレジストパターンをマスクとして絶縁膜を選択的にエッチングすることにより形成される。
【００２３】
前記合金としては、例えばＥｒ、Ｙ、Ｇｄ、Ｔｍ、Ｄｙ、ＣｅまたはＣｏとの合金を挙げることができる。
【００２４】
（第５工程）
熱処理を施して前記第２金属膜をこの第２金属膜と接するｎＭＯＳ領域の電極パターンと反応させて第２金属とシリコンおよびゲルマニウムから選ばれる少なくとも１つの元素とからなるゲート電極を形成する。つづいて、未反応の第２金属膜をその金属を溶解し得る酸溶液で選択的に溶解除去する。
【００２５】
このような工程により互いに仕事関数の異なるゲート電極をそれぞれ有するｐＭＯＳ、ｎＭＯＳを備えた半導体装置を製造する。
【００２６】
前記熱処理は、前記第２金属膜の種類にもよるが、概ね非酸化性雰囲気または真空雰囲気中、２５０〜４５０℃の温度で行うことが好ましい。
【００２７】
前記酸溶液としては、例えば硫酸と過酸化水素水の混酸溶液等を用いることができる。この混酸溶液は、硫酸と過酸化水素水を重量比で１：１〜１：２で混合した組成を有することが好ましい。この酸溶液は、３０〜１２０℃に加温して用いることを許容する。
【００２８】
なお、実施形態に係る半導体装置の製造において、ｐＭＯＳ領域へのゲート電極の形成を優先しても、ｎＭＯＳ領域へのゲート電極の形成を優先してもいずれでもよい。ただし、後述するようにｐＭＯＳ領域への前記ゲート電極の形成を優先し、その後にｎＭＯＳ領域への前記ゲート電極の形成を行うことが好ましい。このようなゲート電極の形成順序において、前記第２金属膜の成膜後にその第２金属膜の酸化防止のために窒化チタン膜、窒化タンタル膜およびタンタルアルミニウム膜等から選ばれる少なくとも１つのバリアメタル膜を積層することを許容する。
【００２９】
以上、実施形態によればｐＭＯＳ領域にゲート電極を形成するにあたり、電極パターンを含むｎＭＯＳ領域を絶縁膜パターンでマスキングした後、電極パターンを含むｐＭＯＳ領域に第１金属膜で成膜し、熱処理を施して前記第１金属膜をこの第１金属膜と接するｐＭＯＳ領域の電極パターンと反応させて第１金属とシリコンおよびゲルマニウムから選ばれる少なくとも１つの元素とからなるゲート電極を形成し、酸化処理を施して前記ゲート電極表面にシリコンおよびゲルマニウムから選ばれる少なくとも１つの元素の酸化膜を形成した後、未反応の第１金属膜をその金属を溶解し得る酸溶液で処理することによって、既に形成されたゲート電極が酸溶液で溶解されることなく、未反応の第１金属膜の未を溶解除去できる。
【００３０】
すなわち、本発明者らは熱処理を施して前記第１金属膜をこの第１金属膜と接するｐＭＯＳ領域の電極パターンと反応させて第１金属とシリコンおよびゲルマニウムから選ばれる少なくとも１つの元素とからなるゲート電極（例えばＰｔシリサイドからなるゲート電極）を形成した後、未反応のＰｔ膜を例えば硝酸と塩酸の混酸溶液で溶解除去すると、Ｐｔ膜が除去されると共に、その下のＰｔシリサイドからなるゲート電極も除去されることがわかった。
【００３１】
そこで、本発明者らはＰｔシリサイドからなるゲート電極を形成した後、酸化処理、例えば熱酸化してＰｔシリサイドからなるゲート電極表面に硝酸と塩酸の混酸溶液で溶解しないシリコン酸化膜を形成することによって、ゲート電極が前記混酸溶液で溶解されることなく、未反応のＰｔ膜のみを溶解除去できることを究明した。
【００３２】
したがって、前記ゲート電極の形成前または形成後、ｎＭＯＳ領域に例えばＥｒのような第２金属とシリコンおよびゲルマニウムから選ばれる少なくとも１つの元素とからなるゲート電極を形成することによって、互いに仕事関数の異なるゲート電極をそれぞれ有するｐＭＯＳ、ｎＭＯＳを備え、ゲート電極の空乏化を防止してゲート絶縁膜の実効厚さの薄膜化を実現した半導体装置を製造することができる。
【００３３】
特に、ｐＭＯＳ領域への前記ゲート電極の形成を優先し、その後にｎＭＯＳ領域への前記ゲート電極の形成を行うことによって、互いに仕事関数の異なるゲート電極をそれぞれ有するｐＭＯＳ、ｎＭＯＳを備え、ゲート電極の空乏化を防止してゲート絶縁膜の実効厚さの薄膜化を実現し、かつ高い信頼性を有する半導体装置を製造することができる。
【００３４】
すなわち、ｐＭＯＳ領域およびｎＭＯＳ領域への金属膜の選択的な形成において、ｎＭＯＳ領域を先に選択すると、ｎＭＯＳ領域に例えばＥｒとシリコンおよびゲルマニウムから選ばれる少なくとも１つの元素とからなるゲート電極（例えばＥｒシリサイドからなるゲート電極）を形成した後にｐＭＯＳ領域での前述した酸化工程およびｐＭＯＳ領域の未反応のＰｔの溶解除去工程に曝される。ｐＭＯＳ領域でのこれらの工程時において、先に形成したｎＭＯＳ領域のＥｒシリサイドからなるゲート電極は絶縁膜パターンで覆われているものの、ゲート電極の長手方向のｎＭＯＳ領域とｐＭＯＳ領域がつながる境界で絶縁膜パターンの端部がｎＭＯＳ領域側にずれてＥｒシリサイドからなるゲート電極が露出する可能性がある。Ｅｒシリサイドは、非常に酸化され易いため、ｐＭＯＳ領域での前述した酸化工程でｎＭＯＳ領域に既に形成されたゲート電極がＥｒとシリコンの酸化物となって機能しなくなる。
【００３５】
一方、ゲート電極の長手方向のｎＭＯＳ領域とｐＭＯＳ領域がつながる境界でｎＭＯＳ領域のＥｒシリサイドからなるゲート電極の露出を防止するために、絶縁膜パターンをｎＭＯＳ領域からｐＭＯＳ領域の一部に跨るように形成すると、前記境界に位置するｐＭＯＳ領域のゲート電極が金属膜との反応がなされずシリコンおよびゲルマニウムから選ばれる少なくとも１つの元素（例えばシリコン）のままで残り、前記境界のゲート電極をＥｒシリサイド、Ｐｔシリサイドで接続ができなくなる。
【００３６】
このようなことから、例えばシリコンからなる電極パターンを含むｐＭＯＳ領域を先に第１金属膜（例えばＰｔ膜）で成膜し、熱処理を施してＰｔ膜をこのＰｔ膜と接するｐＭＯＳ領域の電極パターンと反応させてＰｔシリサイドからなるゲート電極を形成し、酸化処理を施して前記ゲート電極表面に例えばシリコン酸化膜を形成した後、未反応のＰｔ膜をその金属を溶解し得る酸溶液（例えば硝酸と塩酸の混酸溶液）で選択的に溶解除去し、さらに例えばシリコンからなる電極パターンを含むｎＭＯＳ領域に第２金属膜（例えばＥｒ膜）で成膜し、熱処理を施してＥｒ膜をこのＥｒ膜と接するｎＭＯＳ領域の電極パターンと反応させてＥｒシリサイドからなるゲート電極を形成することによって、ゲート電極の長手方向のｐＭＯＳ領域とｎＭＯＳ領域とがつながる境界でそれぞれ例えばＰｔシリサイドおよび例えばＥｒシリサイドが形成され、互いに仕事関数の異なるゲート電極をそれぞれ有するｐＭＯＳ、ｎＭＯＳを備え、ゲート電極の空乏化を防止してゲート絶縁膜の実効厚さの薄膜化を実現した半導体装置を製造できる。
【００３７】
また、ｎＭＯＳ領域の電極パターンにＥｒを反応させてＥｒシリサイドからなるゲート電極を形成する際、ゲート電極の長手方向のｐＭＯＳ領域とｎＭＯＳ領域とがつながる境界で第２絶縁膜パターンの端部がｐＭＯＳ領域側にずれて既に形成したＰｔシリサイドからなるゲート電極が露出したとしても、Ｐｔシリサイドが未反応Ｅｒを溶解しうる薬液に溶解しないため、Ｐｔシリサイドからなるゲート電極が酸化等の変質を受けるのを防止でき、信頼性の高い半導体装置を製造できる。
【００３８】
［実施例］
以下，本発明の実施例を図面を参照して説明する。
【００３９】
（実施例１）
図１の（Ａ）〜（Ｆ）および図２の（Ｇ）は実施例１のＣＭＯＳトランジスタの製造工程を示す断面図、図３の（Ａ）〜（Ｆ）は図１の（Ａ）〜（Ｆ）のゲート電極の長手方向の断面図である。
【００４０】
まず、図１の（Ａ）および図３の（Ａ）に示すように単結晶シリコン基板１に素子分離２を形成することにより単結晶シリコン基板１表面を複数のｎＭＯＳ領域３とｐＭＯＳ領域４とに分離した。つづいて、ｎＭＯＳ領域３およびｐＭＯＳ領域４に位置する単結晶シリコン基板１上にゲート絶縁膜となる例えばシリコン酸窒化膜をそれぞれ形成し、全面に多結晶シリコン膜を堆積した。ひきつづき、多結晶シリコン膜をレジストパターンをマスクとした異方性エッチングにより複数の電極パターン５を形成し、これら電極パターン５をマスクとしてシリコン酸窒化膜を選択的にエッチング除去することによりゲート絶縁膜６、７をそれぞれ形成した。さらに、電極パターン５をマスクとしてｎＭＯＳ領域３に位置する基板１に例えばＡｓ+イオンをイオン注入し、ｐＭＯＳ領域４に位置する基板１に例えばＢ+イオンをイオン注入し、８００℃、５秒間の加熱処理を施すことによって、浅い拡散層を形成した。さらに、シリコン窒化膜およびシリコン酸化膜を順次堆積した後、シリコン酸化膜、シリコン窒化膜をエッチバックして、電極パターン５の側壁部分をシリコン窒化膜８およびシリコン酸化膜９で囲む構造にした。再度、電極パターン５および側壁構造物をマスクとしてｎＭＯＳ領域３に位置する基板１に例えばＰ+イオンをイオン注入し、１０３０℃、５秒間の加熱処理を施すことによって、ＬＤＤ構造のソース、ドレインのｎ型拡散層１０，１１を形成した。また、電極パターン５および側壁構造物をマスクとしてｐＭＯＳ領域４に位置する基板１に例えばＢ+イオンをイオン注入し、１０３０℃、５秒間の加熱処理を施すことによって、ＬＤＤ構造のソース、ドレインのｐ型拡散層１２，１３を形成した。
【００４１】
次いで、図１の（Ｂ）および図３の（Ｂ）に示すように例えば厚さ１０ｎｍのシリコン窒化膜からなる第１絶縁膜を成膜した後、ｐＭＯＳ領域に位置する第１絶縁膜部分を選択的にエッチング除去して、ｎＭＯＳ領域をマスキングする第１絶縁膜パターン１４を形成した。つづいて、全面に例えば厚さ１８ｎｍのＰｔ膜１５を堆積し、第１絶縁膜パターン１４から露出するｐＭＯＳ領域に位置する電極パターン５および基板１表面にＰｔ膜１５を接触させた。
【００４２】
次いで、例えば窒素雰囲気中、３５０℃、３０秒間の加熱処理を行った。このとき、図１の（Ｃ）および図３の（Ｃ）に示すようにＰｔ膜１５とｐＭＯＳ領域に位置する多結晶シリコンからなる電極パターン５とが反応してｐＭＯＳ領域にＰｔシリサイドからなるゲート電極１６が形成された。同時に、Ｐｔ膜１５と露出する単結晶シリコン基板１とが反応してソース、ドレインの拡散層１２，１３表面にＰｔシリサイド層１７が形成された。つづいて、例えば、酸素雰囲気中、４００℃、１時間の熱酸化処理を施すことにより、Ｐｔシリサイドからなるゲート電極１６上に例えば厚さ２ｎｍ程度のシリコン酸化膜１８を形成した。同時に、Ｐｔシリサイド層１７上に例えば厚さ２ｎｍ程度のシリコン酸化膜（図示せず）が形成された。ひきつづき、図１の（Ｄ）および図３の（Ｄ）に示すように硝酸と塩酸と水が重量比で１：３：４の割合で混合された混酸溶液で未反応のＰｔ膜１５を溶解除去した。このとき、Ｐｔシリサイドからなるゲート電極１６およびＰｔシリサイド層１７の上にシリコン酸化膜１８が形成されているため、それらＰｔシリサイドからなるゲート電極１６およびＰｔシリサイド層１７の溶解、除去が防止された。
【００４３】
次いで、第１絶縁膜パターン１４を除去した後、図１の（Ｅ）および図３の（Ｅ）に示すように例えば厚さ１０ｎｍのシリコン酸化膜からなる第２絶縁膜を成膜した後、ｎＭＯＳ領域に位置する第２絶縁膜部分を選択的にエッチング除去して、ｐＭＯＳ領域をマスキングする第２絶縁膜パターン１９を形成した。つづいて、全面に例えば厚さ２２ｎｍのＥｒ膜２０を堆積し、第２絶縁膜パターン１９から露出するｎＭＯＳ領域に位置する電極パターン５および基板１表面にＥｒ膜２０を接触させた。
【００４４】
次いで、例えば窒素雰囲気中、３５０℃、３０秒間の加熱処理を行った。このとき、図１の（Ｆ）および図３の（Ｆ）に示すようにＥｒ膜２０とｎＭＯＳ領域に位置する多結晶シリコンからなる電極パターン５とが反応してｎＭＯＳ領域にＥｒシリサイドからなるゲート電極２１が形成された。同時に、Ｅｒ膜２０と露出する単結晶シリコン基板１とが反応してソース、ドレインの拡散層１０，１１表面にＥｒシリサイド層２２が形成された。つづいて、硫酸と過酸化水素水が重量比で１：２の割合で混合された混酸溶液で未反応のＥｒ膜２０を溶解除去した。このとき、ｐＭＯＳ領域に位置するＰｔシリサイドからなるゲート電極１６およびＰｔシリサイド層１７は、前記硫酸と過酸化水素水の混酸溶液に溶解しないため、悪影響を受けない。
【００４５】
次いで、図２の（Ｇ）に示すように第２絶縁膜パターン１９を残存させて状態で全面にＳｉＯ2からなる第１層間絶縁膜２３を堆積し、この第１層間絶縁膜２３の前記ｎ型拡散層１０，１１表面のＥｒシリサイド層２２、ゲート電極２１、ｐ型拡散層１２，１３表面のＰｔシリサイド層１７およびゲート電極１６に対応する箇所にビアホールを形成し、これらビアホール内部に例えばＴｉ／ＴｉＮのバリア膜を介してＷ膜を埋め込み、ＣＭＰ法により平坦化することにより、バリア膜２４を介してＷからなるビアフィル２５をそれぞれ埋め込んだ。つづいて、全面にＳｉＯ2からなる第２層間絶縁膜２６を堆積し、この第２層間絶縁膜２６の前記ビアフィル２５に対応する箇所に溝を形成し、これら溝内部にＴａＮのバリア膜を介してＣｕ膜を埋め込んでＣＭＰ法によって平坦化することにより、ビアフィル２５とバリア膜２７を通して電気的に接続されるＣｕ配線２８を形成してＣＭＯＳトランジスタを製造した。
【００４６】
以上、実施例１によればｐＭＯＳ領域４に位置する電極パターン５のシリサイド形成をｎＭＯＳ領域３に位置する電極パターン５のシリサイド形成よりも先に行うことによって、ｎＭＯＳ領域３に位置するシリサイドのゲート電極２１の酸化等不具合を起こすことなく、ｎＭＯＳ領域、ｐＭＯＳ領域ともに金属シリサイドのゲート電極２１，１６を良好に形成できるため、ｎＭＯＳＴｒおよびｐＭＯＳＴｒのそれぞれに適した仕事関数を有するシリサイドのゲート電極１６，２１を有するＣＭＯＳトランジスタを製造することが可能になる。
【００４７】
（実施例２）
図４の（Ａ）〜（Ｄ）および図５の（Ｅ）〜（Ｈ）は実施例２のＣＭＯＳトランジスタの製造工程を示す断面図である。
【００４８】
まず、図４の（Ａ）に示すように単結晶シリコン基板３１に素子分離３２を形成することにより単結晶シリコン基板３１表面を複数のｎＭＯＳ領域３３とｐＭＯＳ領域３４とに分離した。つづいて、ｎＭＯＳ領域３３およびｐＭＯＳ領域３４に位置する単結晶シリコン基板３１上にゲート絶縁膜となる例えばシリコン酸窒化膜をそれぞれ形成し、全面に多結晶シリコン膜およびシリコン酸化膜を順次堆積した。ひきつづき、シリコン酸化膜をレジストパターンをマスクとした異方性エッチングして複数のシリコン酸化膜パターン３５を形成した。これらシリコン酸化膜パターン３５をマスクとしてその下の多結晶シリコン膜を異方性エッチングして複数の電極パターン３６を形成し、ひきつづいてシリコン酸窒化膜を選択的にエッチング除去することによりゲート絶縁膜３７、３８をそれぞれ形成した。さらに、シリコン酸化膜パターン３５をマスクとしてｎＭＯＳ領域３３に位置する基板３１に例えばＡｓ+イオンをイオン注入し、ｐＭＯＳ領域３４に位置する基板３１に例えばＢ+イオンをイオン注入し、８００℃、５秒間の加熱処理を施すことによって、浅い拡散層を形成した。ひきつづいて、シリコン窒化膜およびシリコン酸化膜を順次堆積した後、シリコン酸化膜、シリコン窒化膜をエッチバックして、シリコン酸化膜パターン３５および電極パターン３６の側壁部分をシリコン窒化膜３９およびシリコン酸化膜４０で囲む構造にした。再度、シリコン酸化膜パターン３５および側壁構造物をマスクとしてｎＭＯＳ領域３３に位置する基板３１に例えばＰ+イオンをイオン注入し、１０３０℃、５秒間の加熱処理を施すことによって、ＬＤＤ構造のソース、ドレインのｎ型拡散層４１，４２を形成した。また、シリコン酸化膜パターン３５および側壁構造物をマスクとしてｐＭＯＳ領域３４に位置する基板３１に例えばＢ+イオンをイオン注入し、１０３０℃、５秒間の加熱処理を施すことによって、ＬＤＤ構造のソース、ドレインのｐ型拡散層４３，４４を形成した。この後、全面に例えば厚さ１０ｎｍのＮｉ膜を堆積し、例えば窒素雰囲気中、３５０℃、３０秒間の加熱処理を行って露出する単結晶シリコン基板３１と反応させてｎ型拡散層４１，４２およびｐ型拡散層４３，４４の表面にＮｉシリサイド層４５を形成した。その後、未反応のＮｉ膜を硫酸と過酸化水素水が重量比で１：１の割合で混合された混酸溶液で溶解除去した。
【００４９】
次いで、図４の（Ｂ）に示すように全面に例えば厚さ２０ｎｍのシリコン窒化膜４６およびＳｉＯ2からなる第１層間絶縁膜層間膜４７を堆積した後、第１層間絶縁膜層間膜４７、シリコン窒化膜４６およびシリコン酸化膜パターン３５等を化学的機械的研磨（ＣＭＰ）処理して前記電極パターン３６の表面が露出するまで平坦化した。
【００５０】
次いで、図４の（Ｃ）に示すように例えば厚さ１０ｎｍのシリコン酸化膜からなる第１絶縁膜を成膜した後、ｐＭＯＳ領域に位置する第１絶縁膜部分を選択的にエッチング除去して、ｎＭＯＳ領域をマスキングする第１絶縁膜パターン４８を形成した。つづいて、全面に例えば厚さ１７ｎｍのＰｄ膜４９を堆積し、第１絶縁膜パターン４８から露出するｐＭＯＳ領域に位置する電極パターン３６表面にＰｄ膜４９を接触させた。
【００５１】
次いで、例えば窒素雰囲気中、３５０℃、３０秒間の加熱処理を行った。このとき、図４の（Ｄ）に示すようにＰｄ膜４９とｐＭＯＳ領域に位置する多結晶シリコンからなる電極パターン３６とが反応してｐＭＯＳ領域にＰｄシリサイドからなるゲート電極５０が形成された。つづいて、例えばオゾンプラズマ中で２００℃、１分間程度の酸化処理を行うことによりＰｄシリサイドからなるゲート電極５０上に例えば厚さ２ｎｍ程度のシリコン酸化膜５１を形成した。ひきつづき、図５の（Ｅ）に示すように硝酸と塩酸が重量比で１：３の割合で混合された混酸溶液で未反応のＰｄ膜４９を溶解除去した。このとき、Ｐｄシリサイドからなるゲート電極５０上にシリコン酸化膜５１が形成されているため、Ｐｄシリサイドからなるゲート電極５０の溶解、除去が防止された。
【００５２】
次いで、第１絶縁膜パターン４８を除去した後、図５の（Ｆ）に示すように例えば厚さ１０ｎｍのシリコン窒化膜からなる第２絶縁膜を成膜した後、ｎＭＯＳ領域に位置する第２絶縁膜部分を選択的にエッチング除去して、ｐＭＯＳ領域をマスキングする第２絶縁膜パターン５２を形成した。つづいて、全面に例えば厚さ２４ｎｍのＹ膜５３を堆積し、第２絶縁膜パターン５２から露出するｎＭＯＳ領域に位置する電極パターン３６表面にＹ膜５３を接触させた。
【００５３】
次いで、例えば窒素雰囲気中、３５０℃、３０秒間の加熱処理を行った。このとき、図５の（Ｇ）に示すようにＹ膜５３とｎＭＯＳ領域に位置する多結晶シリコンからなる電極パターン３６とが反応してｎＭＯＳ領域にＹシリサイドからなるゲート電極５４が形成された。つづいて、硫酸と過酸化水素水が重量比で１：１の割合で混合された混酸溶液で未反応のＹ膜５３を溶解除去した。このとき、ｐＭＯＳ領域に位置するＰｄシリサイドからなるゲート電極５０は、前記硫酸と過酸化水素水の混酸溶液に溶解しないため、悪影響を受けなかった。この後、第２絶縁膜パターン５２を除去した。
【００５４】
次いで、図５の（Ｈ）に示すように全面にＳｉＯ2からなる第２層間絶縁膜５５を堆積し、この第２層間絶縁膜５５および前記第１層間絶縁膜４７の前記ｎ型拡散層４１，４２およびｐ型拡散層４３，４４の表面にＮｉシリサイド層４５に対応する箇所、および第２層間絶縁膜５５のゲート電極５０，５４に対応する箇所にそれぞれビアホールを形成し、これらビアホール内部に例えばＴｉ／ＴｉＮのバリア膜を介してＷ膜を埋め込み、ＣＭＰ法により平坦化することにより、バリア膜５６を介してＷからなるビアフィル５７をそれぞれ埋め込んだ。つづいて、全面にＳｉＯ2からなる第３層間絶縁膜５８を堆積し、この第３層間絶縁膜５８の前記ビアフィル５７に対応する箇所に溝を形成し、これら溝内部にＴａＮのバリア膜を介してＣｕ膜を埋め込んでＣＭＰ法によって平坦化することにより、ビアフィル５７とバリア膜５９を通して電気的に接続されるＣｕ配線６０を形成してＣＭＯＳトランジスタを製造した。
【００５５】
以上、実施例２によればｐＭＯＳ領域３４に位置する電極パターン３６のシリサイド形成をｎＭＯＳ領域３３に位置する電極パターン３６のシリサイド形成よりも先に行うことによって、ｎＭＯＳ領域３３に位置するシリサイドのゲート電極５４の酸化等の不具合を起こすことなく、ｎＭＯＳ領域、ｐＭＯＳ領域ともに金属シリサイドのゲート電極５４，５０を良好に形成できるため、ｎＭＯＳＴｒおよびｐＭＯＳＴｒのそれぞれに適した仕事関数を有するシリサイドのゲート電極５０，５４を有するＣＭＯＳトランジスタを製造することが可能になる。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施例１におけるＣＭＯＳトランジスタの製造工程を示す断面図。
【図２】本発明の実施例１におけるＣＭＯＳトランジスタの製造工程を示す断面図。
【図３】図１のＣＭＯＳトランジスタ製造の各工程でのゲート電極の長手方向に沿う断面図。
【図４】本発明の実施例２におけるＣＭＯＳトランジスタの製造工程を示す断面図。
【図５】本発明の実施例２におけるＣＭＯＳトランジスタの製造工程を示す断面図。
【符号の説明】
【００５７】
１，３１…単結晶シリコン基板、２，３２…素子分離、３，３３…ｎＭＯＳ領域、４、３４…ｐＭＯＳ領域、５，３６…電極パターン、６，７，３７，３８…ゲート絶縁膜、１０，１１，１２，１３，４１，４２，４３，４４…拡散層、１４，４８…第１絶縁膜パターン、１５…Ｐｔ膜、１６…Ｐｔシリサイドからなるゲート電極、１８，５１…シリコン酸化膜、１９，５２…第２絶縁膜パターン、２０…Ｅｒ膜、２１…Ｅｒシリサイドからなるゲート電極、２５，５７…ビアフィル、２８，６０…Ｃｕ配線、４９…Ｐｄ膜、５０…Ｐｄシリサイドからなるゲート電極、５３…Ｙ膜、５４…Ｙシリサイドからなるゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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