(57)【要約】【課題】レトログレード領域を備える横型ＤＭＯＳトランジスタ及びその製造方法を提供する。【解決手段】表面に隣接したソース領域及びドレイン領域と、ソース領域とドレイン領域との間のドリフト領域とを備える半導体基板を備え、ドリフト領域は、ドリフト領域の不純物濃度のピークが半導体基板の表面から離れて位置するように不純物濃度の分布を有することを特徴とするＭＯＳトランジスタである。ドリフト領域は、半導体基板の表面下で一定の距離ほど離れているレトログレード領域を備え、ドリフト領域の不純物濃度のピークは、レトログレード領域の一部内に提供される。【選択図】図３
2007123887.tif 000002
【特許請求の範囲】
【請求項１】
表面に隣接したソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間のドリフト領域とを備える半導体基板を備え、前記ドリフト領域は、前記ドリフト領域の不純物濃度のピークが前記半導体基板の表面から離れて位置するように不純物濃度の分布を有することを特徴とするＭＯＳトランジスタ。
【請求項２】
前記ドリフト領域は、前記半導体基板の表面下で一定の距離ほど離れているレトログレード領域を備え、前記ドリフト領域の不純物濃度のピークは、前記レトログレード領域の一部内に提供されることを特徴とする請求項１に記載のＭＯＳトランジスタ。
【請求項３】
ドリフト領域の不純物濃度は、前記基板の表面に隣接した前記ドリフト領域の一部と前記レトログレード領域との間で低下することを特徴とする請求項２に記載のＭＯＳトランジスタ。
【請求項４】
前記ドリフト領域の不純物濃度は、前記レトログレード領域と、対向する前記ソース領域とドレイン領域との間の前記基板の表面との間で低下することを特徴とする請求項２に記載のＭＯＳトランジスタ。
【請求項５】
前記不純物濃度ピークを有する前記レトログレード領域の一部は、前記半導体基板の表面から１ないし３μｍの範囲内に位置することを特徴とする請求項２に記載のＭＯＳトランジスタ。
【請求項６】
前記レトログレード領域は、前記基板の表面下であって前記ドレイン領域の下部で一定の距離ほど水平に延びることを特徴とする請求項２に記載のＭＯＳトランジスタ。
【請求項７】
前記レトログレード領域の端部は、前記ドレイン領域の端部と整列されることを特徴とする請求項６に記載のＭＯＳトランジスタ。
【請求項８】
前記半導体基板は、前記ドリフト領域と前記ソース領域との間に前記基板の表面に隣接したボディー領域をさらに備え、前記レトログレード領域は、前記ボディー領域から離れていることを特徴とする請求項２に記載のＭＯＳトランジスタ。
【請求項９】
前記ソース領域、前記ドレイン領域及び前記ドリフト領域は、第１導電型であり、前記ボディー領域は、第２導電型であることを特徴とする請求項８に記載のＭＯＳトランジスタ。
【請求項１０】
前記ソース領域と前記ドレイン領域との間で前記ドリフト領域に隣接した前記基板の表面上に形成されたフィールド絶縁層をさらに備え、
前記レトログレード領域は、前記基板の表面下であって前記ドレイン領域及び前記フィールド絶縁層の下部で一定の距離ほど水平に延びることを特徴とする請求項２に記載のＭＯＳトランジスタ。
【請求項１１】
前記ソース領域と前記ドレイン領域との間で前記ドリフト領域に隣接した前記基板の表面上に形成されたゲート絶縁層と、
前記ゲート絶縁層上のゲート電極と、をさらに備えることを特徴とする請求項１に記載のＭＯＳトランジスタ。
【請求項１２】
前記基板は、対向する前記ソース領域と前記ドレイン領域との間の前記基板の表面に隣接して埋没絶縁層を備えるＳＯＩ基板であることを特徴とする請求項１に記載のＭＯＳトランジスタ。
【請求項１３】
半導体基板と、
前記基板の表面に隣接した第１導電型のソース領域と、
前記基板の表面に隣接した第１導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間で前記基板内に形成された第１導電型のドリフト領域であって、前記ドリフト領域は、前記基板の表面下にあるレトログレード領域を備え、前記レトログレード領域は、前記基板の表面に隣接した前記ドリフト領域の一部の不純物濃度より高い不純物濃度を有する前記ドリフト領域と、
前記ドリフト領域と前記ソース領域との間で前記表面に隣接して前記基板内に形成され、前記ソース領域と前記ドリフト領域との間でチャンネル領域を提供するように構成されたボディー領域と、
前記チャンネル領域上のゲート電極と、を備えるＭＯＳトランジスタ。
【請求項１４】
表面に隣接したソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間のドリフト領域とを備える半導体基板を備え、前記ドリフト領域は、前記基板の表面下にレトログレード領域を備え、前記レトログレード領域の不純物濃度が前記ドリフト領域の隣接した部分の濃度に比べて上昇する不純物濃度の分布を有することを特徴とするＭＯＳトランジスタ。
【請求項１５】
半導体基板内にその表面に隣接してソース領域及びドレイン領域を形成する工程と、
前記半導体基板内に、ドリフト領域の不純物濃度ピークが、前記基板の表面から離れるように不純物濃度の分布を有する前記ドリフト領域を形成する工程と、を含むＭＯＳトランジスタの製造方法。
【請求項１６】
前記ドリフト領域の形成工程は、前記基板の表面下で一定の距離ほど離れているレトログレード領域を形成する工程を含み、前記レトログレード領域は、前記基板の表面に隣接した前記ドリフト領域の一部の不純物濃度より高い不純物濃度を有し、前記ドリフト領域の不純物濃度のピークは、前記レトログレード領域の一部内に提供されることを特徴とする請求項１５に記載のＭＯＳトランジスタの製造方法。
【請求項１７】
前記ドリフト領域の不純物濃度は、前記基板の表面に隣接した前記ドリフト領域の一部と前記レトログレード領域との間で低下することを特徴とする請求項１６に記載のＭＯＳトランジスタの製造方法。
【請求項１８】
前記ドリフト領域の不純物濃度は、前記レトログレード領域と、対向する前記ソース領域とドレイン領域との間の前記基板の表面との間で低下することを特徴とする請求項１６に記載のＭＯＳトランジスタの製造方法。
【請求項１９】
前記レトログレード領域の形成工程は、前記不純物濃度ピークを有する前記レトログレード領域の一部が、前記半導体基板の表面から１ないし３μｍの距離ほど離れるように前記レトログレード領域を形成する工程を含むことを特徴とする請求項１６に記載のＭＯＳトランジスタの製造方法。
【請求項２０】
前記レトログレード領域の形成工程は、前記基板の表面下であって前記ドレイン領域の下部で一定の距離ほど水平に延びるように形成することを特徴とする請求項１６に記載のＭＯＳトランジスタの製造方法。
【請求項２１】
前記レトログレード領域の端部は、前記ドレイン領域の端部と整列されるように前記レトログレード領域を形成することを特徴とする請求項２０に記載のＭＯＳトランジスタの製造方法。
【請求項２２】
前記ソース領域と前記ドレイン領域との間で前記ドリフト領域に隣接した前記基板の表面上にフィールド絶縁層を形成する工程をさらに含み、
前記レトログレード領域は、前記基板の表面下であって前記ドレイン領域及び前記フィールド絶縁層の下部で一定の距離ほど水平に延びるように形成することを特徴とする請求項１６に記載のＭＯＳトランジスタの製造方法。
【請求項２３】
前記ドリフト領域に隣接して前記基板の表面に隣接するボディー領域を形成する工程をさらに含み、
前記レトログレード領域は、前記ボディー領域から離れるように形成することを特徴とする請求項１６に記載のＭＯＳトランジスタの製造方法。
【請求項２４】
前記ドリフト領域は、第１導電型であり、前記ボディー領域の形成工程は、前記基板内に第２導電型の不純物イオンを注入する工程を含むことを特徴とする請求項２３に記載のＭＯＳトランジスタの製造方法。
【請求項２５】
前記ドリフト領域の形成工程は、
初期不純物濃度の分布を提供するために、第１注入エネルギーで前記基板内に第１導電型の不純物イオンを注入する工程と、
前記基板の表面から離れた不純物濃度ピークを有する不純物濃度の分布を提供するために、第２注入エネルギーで前記基板内に第１導電型の不純物イオンを注入する工程と、を含むことを特徴とする請求項１５に記載のＭＯＳトランジスタの製造方法。
【請求項２６】
前記初期不純物濃度の分布は、前記基板の表面に隣接する不純物濃度ピークを有することを特徴とする請求項２５に記載のＭＯＳトランジスタの製造方法。
【請求項２７】
前記第２注入エネルギーで不純物イオンを注入する工程は、約２０００ないし約７０００ＫｅＶの注入エネルギーを使用して不純物イオンを注入することを特徴とする請求項２５に記載のＭＯＳトランジスタの製造方法。
【請求項２８】
前記第２注入エネルギーで不純物イオンを注入する工程は、約５×１０１１イオン／ｃｍ２ないし約２×１０１２イオン／ｃｍ２のドーズで不純物イオンを注入することを特徴とする請求項２５に記載のＭＯＳトランジスタの製造方法。
【請求項２９】
前記ソース領域と前記ドレイン領域との間で前記ドリフト領域に隣接した前記基板の表面上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、をさらに含むことを特徴とする請求項１５に記載のＭＯＳトランジスタの製造方法。
【請求項３０】
埋没絶縁層を形成する工程と、
ＳＯＩ基板を定義するために、前記埋没絶縁層上に半導体基板を形成する工程と、をさらに含むことを特徴とする請求項１５に記載のＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に、金属酸化物半導体（Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＯＳ）トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
一般的に使用される高電力ＭＯＳ電界効果トランジスタ（ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、“ＭＯＳＦＥＴ”という）は、バイポーラトランジスタに比べて高い入力インピーダンスを有するため、電力利得が大きく、ゲート駆動回路が非常に簡単であり、また、ユニポーラ素子であるため、素子がターンオフされる間に少数キャリアによる蓄積または再結合により発生する時間遅延がないという長所である。したがって、スイッチングモード電力供給装置、ランプ安定化及びモータ駆動回路への応用が次第に広がっている。このような電力ＭＯＳＦＥＴとしては、通常、プレーナー拡散技術を利用したＤＭＯＳＦＥＴ（Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）構造が広く使用されている。例えば、特許文献１及び特許文献２には、従来の横型ＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＬＤＭＯＳ）トランジスタの構造について開示されている。
【０００３】
図１は、ＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に具現された従来のＬＤＭＯＳトランジスタの構造の一例を示す断面図である。
【０００４】
図１に示すように、Ｐ型半導体基板１０１の上部に埋没絶縁層として埋没酸化膜１０３が形成されており、その上部には、Ｎ−型ドリフト領域１０５及びＰ−型ボディー領域１０７が形成されて活性領域をなしている。前記ドリフト領域１０５は、Ｎ＋型の不純物がドーピングされたドレイン領域１０９が形成され、前記Ｐ−型ボディー領域１０７内には、Ｎ＋型の不純物がドーピングされたソース領域１１３が形成されており、前記ソース領域１１３と隣接してＰ＋型ソースコンタクト領域１１１が形成されている。そして、前記半導体基板１０１上には、ゲート絶縁層１１７を介在してゲート電極１１５が形成されており、前記ドリフト領域１０５の表面には、耐圧特性の向上のためのフィールド絶縁層１１９が形成されている。
【０００５】
一方、前記ボディー領域１０７とドリフト領域１０５とが接触する接触面と前記ソース領域１１３との間の前記ボディー領域１０７の表面近傍はチャンネル領域が形成される位置になる。
【０００６】
図２は、図１の従来の技術のＬＤＭＯＳトランジスタで、ドリフト領域１０５内に含まれた不純物イオンの深さによる濃度の分布を示すグラフである。
【０００７】
図１で、ドリフト領域１０５は、ドリフト領域１０５が形成される半導体基板の表面に不純物イオン、例えば、燐イオンをイオン注入した後、長時間高温で拡散工程を行うことによって形成する。長時間の拡散工程により半導体基板の表面にあった燐イオンが表面の下のバルクに広がりつつ、図２のようなガウス関数の分布になる。すなわち、不純物イオンの濃度が半導体基板の表面であるフィールド酸化物層で最大になり、バルク側に行くほど、濃度は低下する。
【０００８】
したがって、ゲート電極１１５及びドレイン領域１０９にバイアスが印加されれば、半導体基板の表面で抵抗が最小であり、バルク領域で抵抗が大きいため、ほとんどの電流は、半導体基板の表面に沿って流れる。したがって、Ｎ＋ドレイン領域１０９の側壁の周りに電界が集中する。電流が少なく流れる時には大きな問題とはならないが、もし、この部分に流れる電流が増加すれば、衝撃イオン化によりホール及び電子が急に発生して、ブレークダウンに対する耐圧特性が劣化する。
【０００９】
したがって、従来の技術のＬＤＭＯＳトランジスタでは、飽和電流を増加させるために、ゲート電極に高いバイアス電圧を印加すれば、前記のような理由によってブレークダウンに対する耐圧が著しく低下するため、ＳＯＡ（Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ）特性が非常に劣化する。このような従来の構造でＳＯＡの特性を改善するためには、ドリフト領域１０５の長さを延ばさねばならないが、これは、素子のサイズが大きくなる原因となる。
【００１０】
したがって、ドリフト領域の長さを延ばさずとも耐圧特性に優れたＬＤＭＯＳトランジスタに対する開発が要求される。
【特許文献１】米国特許第５，０５９，５４７号明細書
【特許文献２】米国特許第５，３７８，９１２号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明が解決しようとする技術的課題は、電流特性及び耐圧特性を向上させ、ＳＯＡ特性を向上させうるＭＯＳトランジスタを提供することである。
【００１２】
本発明が解決しようとする他の技術的課題は、電流特性及び耐圧特性を向上させ、ＳＯＡ特性を向上させうるＭＯＳトランジスタの製造方法を提供することである。
【課題を解決するための手段】
【００１３】
前記本発明が解決しようとする技術的課題を達成するための本発明の一形態に係るＬＤＭＯＳトランジスタは、半導体基板内に形成されたチャンネル領域とドレイン領域との間にドリフト領域を備えるＬＤＭＯＳトランジスタにおいて、前記ドリフト領域は、不純物イオンの濃度が前記半導体基板の表面より高いレトログレード領域を備えることを特徴とする。
【００１４】
前記ドリフト領域での不純物イオンの濃度プロファイルは、前記半導体基板の表面から低下し、前記レトログレード領域でピーク値を有するように上昇し、前記レトログレード領域は、縦方向において前記ドレイン領域の底部以下の深さに形成され、横方向においては、前記ドレイン領域の底部まで延びて形成されうる。前記レトログレード領域のピークは、前記半導体基板の上面から１ないし３μｍの範囲内に位置しうる。
【００１５】
前記本発明が解決しようとする技術的課題を達成するための本発明の他の形態に係るＬＤＭＯＳトランジスタは、半導体基板と、前記半導体基板の上面下に形成され、不純物イオンの濃度が前記半導体基板の表面より高いレトログレード領域を備える第１導電型のドリフト領域と、前記ドリフト領域と接触面をなし、前記半導体基板の表面下に形成された第２導電型のボディー領域と、前記接触面から離れて前記ボディー領域内に形成された第１導電型のソース領域と、前記接触面から離れて前記ドリフト領域内に形成された第１導電型のドレイン領域と、前記ソース領域と前記接触面との間に形成されるチャンネル領域と、前記チャンネル領域上に形成されたゲート電極とを備える。
【００１６】
前記半導体基板は、中間に埋没絶縁層を備えるＳＯＩ基板であり、前記ボディー領域及び前記ドリフト領域は、前記埋没絶縁層の上面と接し、前記レトログレード領域は、前記埋没絶縁層の上面から離れて形成されうる。
【００１７】
前記ドレイン領域と前記チャンネル領域との間の前記ドリフト領域内で前記半導体基板の表面にフィールド絶縁層がさらに形成され、前記ゲート電極の一部が前記フィールド絶縁層上に延びうる。前記レトログレード領域は、前記ボディー領域から離れて形成されうる。
【００１８】
前記本発明が解決しようとする技術的課題を達成するための本発明のさらに他の形態に係るＬＤＭＯＳトランジスタの製造方法は、半導体基板内に第１導電型の不純物イオンを注入して第１導電型のドリフト領域を形成する工程と、前記半導体基板の一部に第２導電型の不純物イオンを注入して前記ドリフト領域と接触面を有する第２導電型のボディー領域を形成する工程と、前記ドリフト領域内に第１導電型の不純物イオンを注入して、前記不純物イオンの濃度が前記半導体基板の表面でさらに高いレトログレード領域を形成する工程と、前記半導体基板上にゲート電極を形成する工程と、前記ゲート電極に対応して、前記ボディー領域内に前記接触面から離れた第１導電型のソース領域を形成する工程と、前記ドリフト領域内に前記接触面から離れた第１導電型のドレイン領域を形成する工程と、を含む。
【００１９】
前記レトログレード領域の形成工程は、例えば、燐イオンを２０００ないし７０００ＫｅＶのイオン注入エネルギーを使用して行い、イオン注入のドーズ量は、５×１０１１ないし２×１０１２の範囲内で行える。
【００２０】
一方、本発明で、第１導電型はＰ型を、第２導電型はＮ型を有する不純物イオンともなり、逆のタイプの不純物ともなりうる。前記レトログレード領域は、ドリフト領域内の埋没不純物領域であって、一定の深さでの濃度プロファイルがピーク形態を有することが望ましい。前記ＬＤＭＯＳトランジスタは、前記ドレインの両側の上部の半導体基板上に電界の集中を防止するための絶縁層パターンをさらに備えうる。
【００２１】
一方、本発明が解決しようとする技術的課題を達成するための本発明のさらに他の形態によるＭＯＳトランジスタは、表面に隣接したソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間のドリフト領域とを備える半導体基板を備え、前記ドリフト領域は、前記ドリフト領域の不純物濃度のピークが前記半導体基板の表面から離れて位置するように不純物濃度の分布を有することを特徴とする。
【００２２】
一実施形態で、前記ドリフト領域は、前記半導体基板の表面下で一定の距離ほど離れているレトログレード領域を備え、前記ドリフト領域の不純物濃度のピークは、前記レトログレード領域の一部内に提供されうる。
【００２３】
前記ドリフト領域の不純物濃度は、前記基板の表面に隣接した前記ドリフト領域の一部と前記レトログレード領域との間で低下し、前記ドリフト領域の不純物濃度は、前記レトログレード領域と、対向する前記ソース領域とドレイン領域との間の前記基板の表面との間で低下しうる。
【００２４】
前記レトログレード領域は、前記基板の表面下であって前記ドレイン領域の下部で一定の距離ほど水平に延び、前記レトログレード領域の端部は、前記ドレイン領域の端部と整列されうる。
【００２５】
前記半導体基板は、前記ドリフト領域と前記ソース領域との間で前記基板の表面に隣接したボディー領域をさらに備え、前記レトログレード領域は、前記ボディー領域から離れうる。前記ソース領域、前記ドレイン領域及び前記ドリフト領域は、第１導電型であり、前記ボディー領域は、第２導電型であり、前記レトログレード領域は、前記ボディー領域から離れうる。
【００２６】
前記トランジスタは、前記ソース領域と前記ドレイン領域との間で前記ドリフト領域に隣接した前記基板の表面上に形成されたフィールド絶縁層をさらに備え、前記レトログレード領域は、前記基板の表面下であって前記ドレイン領域及び前記フィールド絶縁層の下部で一定の距離ほど水平に延びうる。
【００２７】
前記ソース領域と前記ドレイン領域との間で、前記ドリフト領域に隣接した前記基板の表面上に形成されたゲート絶縁層及び前記ゲート絶縁層上のゲート電極をさらに備えうる。
【００２８】
一方、前記本発明が解決しようとする技術的課題を達成するための本発明のさらに他の形態によるＭＯＳトランジスタは、半導体基板と、前記基板の表面に隣接した第１導電型のソース領域と、前記基板の表面に隣接した第１導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間で前記基板内に形成された第１導電型のドリフト領域であって、前記ドリフト領域は、前記基板の表面下にあるレトログレード領域を備え、前記レトログレード領域は、前記基板の表面に隣接した前記ドリフト領域の一部の不純物濃度より高い不純物濃度を有する前記ドリフト領域と、前記ドリフト領域と前記ソース領域との間で前記表面に隣接して前記基板内に形成され、前記ソース領域と前記ドリフト領域との間でチャンネル領域を提供するように構成されたボディー領域と、前記チャンネル領域上のゲート電極とを備える。
【００２９】
本発明の他の形態に係るＭＯＳトランジスタは、表面に隣接したソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間のドリフト領域とを備える半導体基板を備え、前記ドリフト領域は、前記基板の表面下にレトログレード領域を備え、前記レトログレード領域の不純物濃度が前記ドリフト領域の隣接した部分の濃度に比べて上昇する不純物濃度の分布を有することを特徴とする。
【００３０】
一方、前記本発明の技術的課題を達成するための本発明のさらに他の形態に係るＭＯＳトランジスタの製造方法は、半導体基板内にその表面に隣接してソース領域及びドレイン領域を形成する工程と、前記半導体基板内に、ドリフト領域の不純物濃度ピークが前記基板の表面から離れるように不純物濃度の分布を有する前記ドリフト領域を形成する工程と、を含む。
【００３１】
前記ドリフト領域の形成工程は、前記基板の表面下で一定の距離ほど離れているレトログレード領域を形成する工程を含み、前記レトログレード領域は、前記基板の表面に隣接した前記ドリフト領域の一部の不純物濃度より高い不純物濃度を有し、前記ドリフト領域の不純物濃度のピークは、前記レトログレード領域の一部内に提供されることを特徴とする。
【００３２】
前記ドリフト領域の不純物濃度は、前記基板の表面に隣接した前記ドリフト領域の一部と前記レトログレード領域との間で低下し、前記ドリフト領域の不純物濃度は、前記レトログレード領域と、対向する前記ソース領域とドレイン領域との間の前記基板の表面との間で低下しうる。
【００３３】
前記レトログレード領域の形成工程は、前記基板の表面下であって前記ドレイン領域の下部で一定の距離ほど水平に延びるように形成し、前記レトログレード領域の端部は、前記ドレイン領域の端部と整列されるように前記レトログレード領域を形成しうる。
【００３４】
前記ソース領域と前記ドレイン領域との間で、前記ドリフト領域に隣接した前記基板の表面上にフィールド絶縁層を形成する工程をさらに含み、前記レトログレード領域は、前記基板の表面下であって前記ドレイン領域及び前記フィールド絶縁層の下部で一定の距離ほど水平に延びるように形成しうる。
【００３５】
前記ドリフト領域に隣接し、前記基板の表面に隣接するボディー領域を形成する工程をさらに含み、前記レトログレード領域は、前記ボディー領域から離れるように形成しうる。
【００３６】
前記ドリフト領域は、第１導電型であり、前記ボディー領域の形成工程は、前記基板内に第２導電型の不純物イオンを注入する工程を含み、前記ドリフト領域の形成工程は、初期不純物濃度の分布を提供するために、第１注入エネルギーで前記基板内に第１導電型の不純物イオンを注入する工程、及び前記基板の表面から離れた不純物濃度ピークを有する不純物濃度の分布を提供するために、第２注入エネルギーで前記基板内に第１導電型の不純物イオンを注入する工程を含みうる。
【００３７】
前記初期不純物濃度の分布は、前記基板の表面に隣接する不純物濃度ピークを有し、前記第２注入エネルギーで不純物イオンを注入する工程は、約２０００ないし約７０００ＫｅＶの注入エネルギーを使用して不純物イオンを注入し、前記第２注入エネルギーで不純物イオンを注入する工程は、約５×１０１１イオン／ｃｍ２ないし約２×１０１２イオン／ｃｍ２のドーズで不純物イオンを注入しうる。
【発明の効果】
【００３８】
本発明によれば、ドリフト領域内に形成された高濃度のレトログレード領域によって、ドリフト領域の表面に集中する電流の流路が分散されるため、トランジスタの電流特性及び耐圧特性が著しく向上し、ドリフト領域の長さを延ばさずともトランジスタのＳＯＡ特性を向上させうる。
【発明を実施するための最良の形態】
【００３９】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明は、多様な形態で具現され、ここで説明される実施形態に限定されると解釈されてはならず、このような実施形態は、その開示内容を完全にし、発明の思想を当業者に十分に伝達するために提供されるものである。図面で、層及び領域の厚さは、明瞭性のために誇張されている。同じ参照番号は、全体的に同じ要素を示す。
【００４０】
図３は、本発明の一実施形態に係るＬＤＭＯＳトランジスタの構造を示す断面図である。本発明のＬＤＭＯＳトランジスタは、一般的な単結晶シリコン基板に形成されるか、またはＳＯＩ基板に形成され、本実施形態では、図３に示すように、ＳＯＩ基板に形成されている。
【００４１】
図３に示すように、本発明のＬＤＭＯＳトランジスタは、第２導電型（例えば、Ｐ型）の半導体基板３０１と、前記半導体基板３０１の上部に形成された、例えば、埋没酸化物からなる埋没絶縁層３０３と、前記埋没絶縁層３０３の上部に形成された第１導電型（例えば、Ｎ−型の燐イオンが注入された）ドリフト領域３０５と、前記ドリフト領域３０５内に形成された第１導電型のレトログレード領域３２１と、前記ドリフト領域３０５の表面領域に形成されたドレイン領域３０９と、前記ドリフト領域３０５と隣接して接触面をなして形成された第２導電型のボディー領域３０７と、前記ボディー領域３０７内に形成されたＮ＋ソース領域３１３と、前記ボディー領域３０７内で前記Ｎ＋ソース領域３１３と隣接して形成されたＰ＋ソースコンタクト領域３１１と、前記半導体基板上にゲート絶縁層３１７を介在して形成されたゲート電極３１５とを備えてなる。
【００４２】
前記ボディー領域３０７と前記ドリフト領域３０５とが接触する接触面と前記ソース領域３１３との間に存在するボディー領域３０７の表面近傍には、ゲート電極３１５に印加されるバイアス電圧によってチャンネル領域が形成される。また、ドレイン領域３０９と前記接触面との間のドリフト領域３０５の表面近傍には、前記ドレイン領域３０９の側壁と接する、例えば、フィールド酸化物からなるフィールド絶縁層３１９がさらに形成され、ゲート電極３１５の一部がフィールド絶縁層３１９上に延びる。
【００４３】
図４は、図３の構造でフィールド絶縁層３１９と埋没絶縁層３０３との間で深さ方向に沿って不純物イオンの濃度分布を示すグラフである。
【００４４】
図４に示すように、フィールド絶縁層（例えば、フィールド酸化物）と接するドリフト領域３０５の表面から濃度が低下し続け、レトログレード領域３２１の近傍で一定の深さからピーク値に向かって上昇し、再び埋没絶縁層（例えば、埋没酸化物）に向って低下する。レトログレード領域３２１は、不純物イオンの濃度が逆転される所であって、不純物イオンの濃度が半導体基板の表面より高い部分をいう。
【００４５】
前記レトログレード領域３２１は、半導体基板の表面に形成される電流の流路と区別されるように、半導体基板の表面から一定の深さにおいて一定の長さほど形成され、本実施形態では、図３に示すように、縦方向に前記ドレイン領域３０９の底部以下の深さに形成され、横方向には、一端が前記ドレイン領域３０９の底部まで延びて形成され、他端は、前記ボディー領域３０７から離れて形成されうる。例えば、前記ドレイン領域３０９の厚さを約０.５μｍに形成し、前記レトログレード領域３２１のピークは、前記半導体基板の上面から約１ないし３μｍの範囲内に位置するように形成しうる。
【００４６】
図４のような濃度の分布は、基本的にドリフト領域３０５を形成するために、半導体基板の表面にＮ型不純物イオン、例えば、燐イオンを注入した後に拡散工程を行って形成するため、表面から下部へ行くほど不純物の濃度が低下する濃度プロファイルを有し、前記レトログレード領域３２１は、さらに高いエネルギーでイオン注入するため、表面から一定の深さを有する位置で不純物の濃度が最高となるピーク値を有する。このようなピーク値の上下では、表面の濃度より大きい一定の幅を有するレトログレード領域３２１が形成される。
【００４７】
図４と図２とを比較すれば、Ｎ型ドリフト領域（図１の１０５）の濃度プロファイルと比較すれば、表面から一定の深さを有する位置で高濃度の不純物イオンを有するレトログレード領域３２１が存在するため、通常的に表面領域に沿って流れる電流がレトログレード領域３２１まで拡張されて流れるので、表面近傍のドレイン３０９とドリフト領域３０５との接合領域に加えられる電界の集中現象が、電流の流れうる接合領域がさらに広い領域に分散される効果を有する。これにより、ドレイン領域３０９の側壁の一部に集中的に印加された電界は、レトログレード領域３２１の影響によってドレイン領域３０９の側壁及び底部に分散されて拡張されることによって、ブレークダウン電圧の特性が向上しうる。このような現象は、電流の流れが、抵抗の低い領域に流れる傾向にあるためであり、抵抗は、不純物の濃度が高いほど低いため、結局、表面近傍で主に流れた電流がレトログレード領域まで拡大されて流れるためである。
【００４８】
次いで、本発明に係るＬＤＭＯＳトランジスタの製造方法について図５ないし図９を参照して説明する。
【００４９】
図５に示すように、ＳＯＩ基板が提供される。ＳＯＩ基板は、例えば、単結晶シリコン層からなり、活性領域が形成される半導体層３０５ａが、例えば、シリコン層からなる半導体基板３０１上に形成された、例えば、埋没酸化物（Ｂｕｒｉｅｄ Ｏｘｉｄｅ：ＢＯＸ）からなる埋没絶縁層３０３の上部に位置する３層構造からなっている。トランジスタは、半導体層３０５に形成されて活性層ともなり、このような活性層は、既存のウェーハを加工して接合した層またはエピタキシャル成長したシリコン層ともなりうる。このような構造のＳＯＩウェーハを使用して製作された素子が有する特徴は、従来のバルクシリコン素子に比べて、接合容量及び配線容量などの寄生容量を低減して、低基板バイアス効果、単チャンネル効果の抑制、完全分離構造などが挙げられる。これは、結局、集積素子の低消費電力化及び高性能化に大きな効果が得られる。本発明の場合には、このような活性層をエピタキシャル成長した構造を有している
【００５０】
図６に示すように、図５の半導体層３０５ａに不純物イオンを注入してドリフト領域３０５及びボディー領域３０７を形成する。まず、露出した半導体層３０５ａの全面にＮ−型不純物イオン、例えば、燐イオンを２×１０１２ほどのドーズ量で注入した後、一定の温度及び時間、例えば、１１００℃〜１２００℃の温度で７〜９時間ほどの不純物拡散工程を行ってドリフト領域３０５を形成する。このとき、ドリフト領域３０５は、不純物イオンが埋没絶縁層３０３の上面に達するように実施することによって、ドリフト領域３０５は、埋没絶縁層３０３の上面まで延びる。次いで、所定のイオン注入マスク（図示せず）を利用して選択的にＰ型不純物イオン、例えば、ボロン（Ｂ）イオンを一定のドーズ量でイオン注入してドリフト領域３０５及び接触面を有するボディー領域３０７を形成する。このＰ型ボディー領域３０７の一部は、後述するように、ＬＤＭＯＳトランジスタのチャンネル領域として役割を行う。
【００５１】
図７に示すように、ドリフト領域３０５内の所定の位置にレトログレード領域３２１を形成する。レトログレード領域３２１は、写真エッチング工程を利用して形成されたイオン注入マスク（図示せず）を利用して燐イオンを、例えば、５×１０１１ないし２×１０１２のドーズ量で約２０００ないし７０００ＫｅＶのエネルギーを有する高エネルギーでイオン注入して形成する。イオン注入エネルギーは、望ましくは、約４０００〜５０００ＫｅＶであり、不純物の濃度は、望ましくは、約１×１０１２である。
【００５２】
このとき、前記レトログレード領域３２１の深さは、不純物濃度のピーク値が位置する基準であって、約１ないし３μｍの深さに形成するが、通常、１００Ｖ級のＬＤＭＯＳ素子では１〜２μｍｍの深さに形成し、２００Ｖ級のＬＤＭＯＳ素子では２〜３μｍの深さに形成する。
【００５３】
前記レトログレード領域３２１の幅は、ドリフト領域３０５内に位置するように調節して形成する。このとき、横方向には、一端がＰ型ボディー領域３０７と離れて位置し、後述するように、ドリフト領域３０５の上面に形成されるフィールド絶縁層３１９の下部に位置し、他端は、後述するように、ドレイン領域３０９の下部まで延びるように調節して形成する。縦方向には、ドレイン領域３０９の底部の下部に位置するように形成しうる。
【００５４】
図８は、フィールド絶縁層３１９を形成する工程を示す図面である。例えば、フィールド酸化物からなる前記フィールド絶縁層３１９は、通常的なＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）技術を使用して形成する。図８に示すように、フィールド絶縁層３１９は、ドリフト領域３０５の上面上に形成し、前記レトログレード領域３２１が形成された位置上に形成され、ボディー領域３０７から一定の距離ほど離れた位置に形成する。
【００５５】
図９は、ゲート電極３１５を形成する工程を示す図面である。フィールド絶縁層３１９が形成された基板の全面に、例えば、シリコン酸化物のようなゲート絶縁物質及びポリシリコンのようなゲート電極形成物質を蒸着した後、写真エッチング工程を利用してゲート絶縁層３１７及びゲート電極３１５からなるゲートパターンを形成する。
【００５６】
図９に示すように、ゲート電極３１５の一端は、前記ボディー領域３０７の表面上に延び、他端は、前記フィールド絶縁層３１９上に延びるように形成する。
【００５７】
さらに図３を参照すれば、ゲート電極３１５及びフィールド絶縁層３１９をイオン注入マスクとして露出したボディー領域３０７及びドリフト領域３０５上にＮ＋型不純物イオンを注入して、ソース領域３１３及びドレイン領域３０９を所定の深さ、例えば、約０.５μｍに形成する。ソース領域３１３に隣接して、Ｐ＋型不純物イオンが注入されてなるソースコンタクト領域３１１が追加的に形成されうる。一方、前記ソース領域３１３と前記ドリフト領域３０５との間のボディー領域３０７はチャンネル領域となる。
【００５８】
図１０は、同じセルピッチに対して、図１の従来のＬＤＭＯＳトランジスタと図３の本発明に係るＬＤＭＯＳトランジスタとに対するドレイン電圧Ｖｄ−ドレイン電流Ｉｄの特性を比較したグラフである。グラフにおいて点線は、従来の技術のＬＤＭＯＳトランジスタであり、実線は、本発明に係るＬＤＭＯＳトランジスタについての結果であり、グラフの下端からゲート電圧をそれぞれ２Ｖ、３Ｖ、４Ｖ、５Ｖに上昇させつつ測定した結果である。
【００５９】
従来の技術のトランジスタ及び本発明のトランジスタは、何れもブレークダウン電圧ＢＶが２００Ｖと同じであるが、従来の技術では、ゲート電圧が２Ｖ以上になれば、オン−ブレークダウン電圧（ｏｎ−ＢＶ）が１８０Ｖ以下になり、ゲート電圧を上昇させるにつれて、ゲート電圧が５Ｖであるときに、オン−ブレークダウン電圧は１３５Ｖに低下する。一方、本発明によれば、ゲート電圧が４Ｖであるときにもオン−ブレークダウン電圧は低下せず、ゲート電圧が５Ｖであるときに約１７０Ｖに低下するが、従来の技術でのオン−ブレークダウン電圧に比べて非常に高い。また、ゲート電圧が５Ｖであるとき、飽和電流値も従来の技術に比べて非常に大きいということが分かる。
【００６０】
以上、一実施形態を例として本発明について説明したが、本発明は、前記実施形態に限定されず、当業者により多様な変形が可能であるということは言うまでもない。
【産業上の利用可能性】
【００６１】
本発明は、半導体素子関連の技術分野に好適に適用されうる。
【図面の簡単な説明】
【００６２】
【図１】従来の技術によるＬＤＭＯＳトランジスタを説明するための断面図である。
【図２】従来の技術によるＬＤＭＯＳトランジスタのドリフト領域の濃度プロファイルである。
【図３】本発明の一実施形態に係るＬＤＭＯＳトランジスタを説明するための断面図である。
【図４】本発明の一実施形態に係るＬＤＭＯＳトランジスタのドリフト領域の濃度プロファイルである。
【図５】本発明の一実施形態に係るＬＤＭＯＳトランジスタを製造する過程を説明するための断面図である。
【図６】本発明の一実施形態に係るＬＤＭＯＳトランジスタを製造する過程を説明するための断面図である。
【図７】本発明の一実施形態に係るＬＤＭＯＳトランジスタを製造する過程を説明するための断面図である。
【図８】本発明の一実施形態に係るＬＤＭＯＳトランジスタを製造する過程を説明するための断面図である。
【図９】本発明の一実施形態に係るＬＤＭＯＳトランジスタを製造する過程を説明するための断面図である。
【図１０】従来の技術及び本発明に係るＬＤＭＯＳトランジスタのＩｄ−Ｖｄの特性を比較したグラフである。
【符号の説明】
【００６３】
３０１  半導体基板
３０３  埋没絶縁層
３０５  ドリフト領域
３０９  ドレイン領域
３０７  ボディー領域
３１１  Ｐ＋ソースコンタクト領域
３１３  Ｎ＋ソース領域
３１５  ゲート電極
３１７  ゲート絶縁層
３１９  フィールド絶縁層
３２１  レトログレード領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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