(57)【要約】      （修正有）【課題】大容量化、小型化が可能であり、絶縁破壊及びリーク電流等の不良が低減された容量素子を有する半導体装置。【解決手段】絶縁基板上に、薄膜トランジスタ及び容量素子４２を備える半導体装置であって、上記薄膜トランジスタは、チャネル４３ｃ並びにチャネル４３ｃ横に配置されたソース４３ｓ及びドレイン４３ｄを有する半導体層４３と、チャネル４３ｃ上に配置された第１絶縁膜３と、第１絶縁膜３上のチャネル４３ｃと対向する位置に配置された第1電極５とを有するものであり、上記容量素子４２は、第１電極５、第２絶縁膜４及び第２電極６が絶縁基板側からこの順に配置され、かつ第２電極６の外縁が第１電極５の外縁よりも内側又は外縁上に位置する半導体装置。【選択図】図１
2007123297.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に、薄膜トランジスタ及び容量素子を備える半導体装置であって、
該薄膜トランジスタは、チャネル並びにチャネル横に配置されたソース及びドレインを有する半導体層と、チャネル上に配置された第１絶縁膜と、第１絶縁膜上のチャネルと対向する位置に配置された第1電極とを有するものであり、
該容量素子は、第１電極、第２絶縁膜及び第２電極が絶縁基板側からこの順に配置され、かつ第２電極の外縁が第１電極の外縁よりも内側又は外縁上に位置する
ことを特徴とする半導体装置。
【請求項２】
前記薄膜トランジスタの少なくとも１つは、チャネル側から順に低濃度不純物領域及び高濃度不純物領域が設けられた構造を少なくともドレインに有し、更に、第１電極上に、第２絶縁膜及び第２電極をこの順に有するものであり、
該第２電極は、第１電極と電気的に接続されており、かつ少なくとも低濃度不純物領域を覆うように配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体装置は、容量素子の第１電極と異なる電位に接続された電極が、容量素子の第１電極の下部以外の領域に設けられていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記半導体装置は、半導体層が容量素子の第１電極の下部以外の領域に設けられていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記半導体装置は、第１電極と略同一の材料から形成された容量配線を備えることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第２絶縁膜は、第１絶縁膜よりも単位面積当たりの容量が大きいことを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第２絶縁膜は、第１絶縁膜の材料よりも誘電率が大きい材料から形成されたものであることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第２絶縁膜は、第１絶縁膜と異なる膜構成を有することを特徴とする請求項１記載の半導体装置。
【請求項９】
前記第２絶縁膜は、第１電極材料の酸化物からなることを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記第２電極は、第１電極よりも膜厚が薄いことを特徴とする請求項１記載の半導体装置。
【請求項１１】
請求項２記載の半導体装置の製造方法であって、
該製造方法は、第１電極をパターン形成した後に、第２絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項２記載の半導体装置の製造方法であって、
該製造方法は、同一マスクで第１電極及び第２絶縁膜をパターン形成した後に、第２電極を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項２記載の半導体装置の製造方法であって、
該製造方法は、第１電極をマスクとして低濃度不純物をドーピングする工程と、
第２電極をマスクとして高濃度不純物をドーピングする工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１記載の半導体装置を備えることを特徴とする電源回路。
【請求項１５】
請求項１記載の半導体装置を備えることを特徴とするアクティブマトリクス基板。
【請求項１６】
請求項１５記載のアクティブマトリクス基板を備えることを特徴とする表示装置。
【請求項１７】
前記表示装置は、液晶表示装置であることを特徴とする請求項１６記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。より詳しくは、液晶表示装置や有機エレクトロルミネセンス表示装置等の表示装置に用いられるアクティブマトリクス基板に好適な半導体装置及びその製造方法、並びに、それらを用いて得られる電源回路、アクティブマトリクス基板及び表示装置に関するものである。
【背景技術】
【０００２】
半導体装置は、半導体の電気特性を利用した能動素子を備えた電子装置であり、例えば、オーディオ機器、通信機器、コンピュータ、家電機器等に広く応用されている。中でも、薄膜トランジスタ（以下「ＴＦＴ」ともいう）やＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等の３端子能動素子を備えた半導体装置は、アクティブマトリクス型液晶表示装置（以下「液晶ディスプレイ」ともいう）等の表示装置において、画素毎に設けられたスイッチング素子や各画素を制御する制御回路等として利用され、表示装置の高精細化や高速動画表示を可能にしている。
【０００３】
近年、液晶表示装置等の表示装置については、表示品位の高精細化にともない、画素における更なる高開口率化や高輝度化が求められている。ここで、画素の開口を妨げる原因となる構成部材としては、画素部のＴＦＴ、画素部のＴＦＴを駆動・制御するための配線、容量素子等が挙げられる。これらの中で特に、画素電位を保持するために設置されている容量素子の占有面積は大きく、容量素子の更なる小型化が強く求められている。
【０００４】
そこで、画素の高開口率化を実現するために、容量素子の容量素子電極間に配置された上層絶縁膜を薄膜化することによって、容量素子の単位面性当たりの容量を増大し、容量素子を小型化する技術が開示されている（例えば、特許文献１参照。）。しかしながら、上層絶縁膜を薄膜化するためには、エッチング工程が必要となり、各容量素子の膜厚制御が困難であり、容量にばらつきが生じるという点で改善の余地があった。
【０００５】
それに対して、駆動回路部のＴＦＴが第２ゲート絶縁膜と第２ゲート電極とを含んでなるゲートオーバーラップＬＤＤ構造（ＧＯＬＤ構造）を有し、容量素子が下層から半導体層、第１ゲート絶縁膜、第１ゲート電極、第２ゲート絶縁膜及び第２ゲート電極で形成された半導体装置が開示されている（例えば、特許文献２参照。）。これによれば、容量電極が半導体層、第１ゲート電極及び第２ゲート電極の３つの電極から構成されるため、単位面積あたりの容量が大きくなり、容量素子の小型化が可能となる。しかしながら、この半導体装置においては、容量素子付近で絶縁破壊やリーク電流が発生しやすく、更に改善の余地があった。
したがって、容量素子の大容量化及び小型化を進めるためには、容量ばらつき、絶縁破壊及びリーク電流等の不良を低減するという点で未だ工夫の余地があった。
【特許文献１】特開２００３−２４１６８７号公報
【特許文献２】特開２００５−５７１６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記現状に鑑みてなされたものであり、大容量化、小型化が可能であり、絶縁破壊及びリーク電流等の不良が低減された容量素子を有する半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明者は、大容量化、小型化が可能であり、絶縁破壊及びリーク電流等の不良が低減された容量素子を有する半導体装置について種々検討したところ、上記特許文献２記載の半導体装置では、容量電極の第１ゲート電極が下層の半導体層の外側に突出する領域を有するため、その領域で電界集中が生じやすくなり、絶縁破壊等の不良が発生しやすくなっていたことを見いだした。そこで、本発明者は更に検討を行ったところ、容量素子の構成を第１電極、第２絶縁膜及び第２電極がこの順に配置され、かつ第１電極の側面が第２電極の側面よりも外側に位置するものとすることにより、容量素子の大容量化、小型化及び不良の低減が可能となることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
【０００８】
すなわち、本発明は、絶縁基板上に、薄膜トランジスタ及び容量素子を備える半導体装置であって、上記薄膜トランジスタは、チャネル並びにチャネル横に配置されたソース及びドレインを有する半導体層と、チャネル上に配置された第１絶縁膜と、第１絶縁膜上のチャネルと対向する位置に配置された第1電極とを有するものであり、上記容量素子は、第１電極、第２絶縁膜及び第２電極が絶縁基板側からこの順に配置され、かつ第２電極の外縁が第１電極の外縁よりも内側又は外縁上に位置する半導体装置である。
以下に本発明を詳述する。
【０００９】
本発明の半導体装置は、絶縁基板上に、薄膜トランジスタ及び容量素子を備えるものである。これにより、ＴＦＴと容量素子とを接続し、ＴＦＴから供給された電位を容量素子において保持することが可能となる。なお、絶縁基板とは、絶縁性の表面を有するものであれば特に限定されないが、ガラス基板等が好適に用いられる。
【００１０】
上記薄膜トランジスタは、チャネル並びにチャネル横に配置されたソース及びドレインを有する半導体層と、チャネル上に配置された第１絶縁膜と、第１絶縁膜上のチャネルと対向する位置に配置された第１電極とを有する。ここで、ＴＦＴにおいて、第１絶縁膜は、ゲート絶縁膜として機能し、第１電極はゲート電極として機能する。
半導体層を構成する材料としては特に限定されないが、低温プロセスで成膜することができるとともに、電界効果移動度に優れることから、連続粒界結晶シリコン（ＣＧシリコン）、多結晶シリコン（ポリシリコン）等が好ましい。また、半導体層の寸法は、特に限定されるものではない。
ソース及びドレインは、通常、半導体層にＮ型又はＰ型の不純物がドーピングされる。不純物とは、半導体内においてキャリア（正孔又は電子）を作り出すイオン（原子）のことであり、Ｐ型の不純物領域では正孔がキャリアとなり、Ｎ型の不純物領域では電子がキャリアとなる。Ｎ型の不純物としては、リン等が挙げられ、一方、Ｐ型の不純物としては、ホウ素等が挙げられる。
第１絶縁膜の材質としては特に限定されず、二酸化ケイ素（ＳｉＯ２）、窒化シリコン（ＳｉＮｘ；ｘは、任意の数字）等が挙げられる。また、第１絶縁膜の寸法は、特に限定されるものではない。
第1電極の材質としては特に限定されないが、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）等の高融点金属、上記高融点金属の窒化物、アルミニウム（Ａｌ）等が好ましい。ゲート電極の構成としては特に限定されず、２種類以上の材料を積層したもの等を用いてもよい。また、第１電極の寸法は、特に限定されるものではない。
【００１１】
上記容量素子は、第１電極、第２絶縁膜及び第２電極が絶縁基板側からこの順に配置されている。ここで、容量素子において、第１電極は下層容量電極として機能し、第２絶縁膜は誘電体膜として機能し、第２電極は上層容量電極として機能する。このように、ＴＦＴのゲート絶縁膜である第１絶縁膜とは別に、容量素子の誘電体膜用に第２絶縁膜を設けることによって、容量素子に適した特性を有する絶縁膜を用いることができるので、第２絶縁膜の薄膜化や高誘電率絶縁膜の採用等が可能となる。
第２絶縁膜の材質としては特に限定されないが、誘電率が第１絶縁膜よりも大きいものが好ましく、例えば、五酸化二タンタル（Ｔａ２Ｏ５）等の酸化タンタル、三酸化二アルミニウム（Ａｌ２Ｏ３）等の酸化アルミニウム等が挙げられる。また、第２絶縁膜の膜厚は、特に限定されるものではない。
第２電極の材質としては特に限定されず、ＴＦＴおける第１電極と略同一の材質を用いることができる。また、第２電極の寸法は、特に限定されるものではない。
容量素子の第１電極の材質としては、通常、ＴＦＴにおける第１電極と略同一の材質が用いられる。これにより、ＴＦＴのゲート電極としての第１電極と、容量素子の下層容量電極としての第１電極とを、同時にパターン形成することができるので製造プロセスの簡略化が可能となる。また、容量素子における第１電極の寸法は、特に限定されるものではないが、膜厚は、同様の観点から、通常、ＴＦＴにおける第１電極と略同一である。
【００１２】
上記容量素子は、第２電極の外縁が第１電極の外縁よりも内側又は外縁上に位置する。通常、電極上に形成される絶縁膜は、電極端部では膜厚が薄くなり被覆性が悪くなる傾向があることと、電極端部は段差を有し、形状的に電界が集中しやすい構造であるため、容量素子の上層電極が下層電極よりも大きい場合には、下層電極端部においてショートやリーク電流が発生しやすくなる。したがって、容量素子において、第２電極（上層電極）が第１電極（下層電極）から突出せず、第１電極面内に又は第１電極と一致して配置されることによって、第１電極端部における電極間ショートによる不良や電極間リーク電流の発生を効果的に抑制することができる。また、その結果として、製造プロセスにおける歩留まりを向上させることができる。更に、第１電極端部の被覆性を考慮する必要がなくなるため、誘電体膜である第２絶縁膜を薄くすることができるので、小さい面積で大容量を有する容量素子を形成することが可能となる。
【００１３】
本発明の半導体装置の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
本発明の半導体装置における好ましい形態について以下に詳しく説明する。
【００１４】
本発明において、上記薄膜トランジスタの少なくとも１つは、チャネル側から順に低濃度不純物領域及び高濃度不純物領域が設けられた構造を少なくともドレインに有し、更に、第１電極上に、第２絶縁膜及び第２電極をこの順に有するものであり、上記第２電極は、第１電極と電気的に接続されており、かつ少なくとも低濃度不純物領域を覆うように配置されていることが好ましい。ここで、チャネル側から順に低濃度不純物領域及び高濃度不純物領域が設けられた構造は、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造である。このようにＴＦＴにおいて、第２電極が第２のゲート電極として、第２絶縁膜が２つのゲート電極間の絶縁膜として機能し、ＧＯＬＤ構造を有することにより、電流駆動力の増大とキャリア劣化特性の向上が可能となる。したがって、このようなＧＯＬＤ構造を有するＴＦＴは、周辺ドライバ回路と画素とを一体化した液晶表示装置、いわゆるモノリシック液晶ディスプレイにおける周辺ドライバ回路を構成する半導体素子に好適である。
ＴＦＴの第２絶縁膜の材質としては、通常、容量素子における第２絶縁膜と略同一の材質が用いられる。これにより、容量素子の誘電体膜としての第２絶縁膜と、ＴＦＴの第１及び第２ゲート電極間の絶縁膜としての第２絶縁膜とを、同時にパターン形成することができるので製造プロセスの簡略化が可能となる。また、ＴＦＴにおける第２絶縁膜の膜厚は、同様の観点から、通常、容量素子における第２絶縁膜と略同一である。
ＴＦＴの第２電極の材質としては、通常、容量素子における第２電極と略同一の材質が用いられる。これにより、第２絶縁膜と同様に、製造プロセスの簡略化が可能となる。また、ＴＦＴにおける第２電極の寸法は、特に限定されるものではないが、膜厚は、同様の観点から、通常、容量素子における第２電極と略同一である。
なお、本明細書において、低濃度及び高濃度不純物領域における「低濃度」及び「高濃度」とは、単に一方の不純物領域に含有される不純物の濃度が他方の不純物領域のそれよりも相対的に低いことや高いことを意味するものである。また、本発明において、低濃度不純物領域と高濃度不純物領域との不純物濃度が異なることを確認することができる限り、これらの領域間の境界が明確に存在していなくてもよい。
【００１５】
本発明において、上記半導体装置は、容量素子の第１電極と異なる電位に接続された電極（外部電極）が、容量素子の第１電極の下部以外の領域に設けられていることが好ましい。このように容量素子の第１電極と外部電極とが基板法線方向から見て重なる部分を持たないため、容量素子の第１電極と外部電極との電極間絶縁膜が薄い場合でも、電極間ショート等による不良発生を効果的に抑制することができる。外部電極としては、例えば、ＴＦＴを構成する電極やＴＦＴを駆動・制御する配線等が挙げられる。
また、本発明において、上記半導体装置は、半導体層が容量素子の第１ゲート電極の下部以外の領域に設けられていることが特に好ましい。ＴＦＴの半導体層に結晶性のシリコンを用いる場合には、通常、レーザーで結晶化されたシリコン層を用いることが多い。このとき、レーザー結晶化で形成されたシリコン表面は突起形状の凹凸（シリコンリッジ）が発生し、この個所で電界集中が起こりやすいため、容量素子のリーク電流発生源となる。特にシリコン電極端部に形成されたシリコンリッジ部は上層の絶縁膜被覆率を悪化させ、リーク電流増大、絶縁膜破壊等の問題を発生させる。したがって、容量素子の第１電極の下部に半導体層を設けないことによって、上記不良の発生を効果的に抑制することができる。
【００１６】
本発明において、上記半導体装置は、第１電極と略同一の材料から形成された容量配線を備えることが好ましい。これにより、容量素子の第１電極と容量配線とを一体的に形成することができるので、製造プロセスの簡略化が可能となる。
【００１７】
本発明において、上記第２絶縁膜は、第１絶縁膜よりも単位面積当たりの容量が大きいことが好ましい。これにより、容量素子の誘電体膜をＴＦＴのゲート絶縁膜である第１絶縁膜で形成した場合に比べて、容量素子の占有面積を小さくすることができる。また、ＴＦＴの第１絶縁膜と異なる絶縁膜で第２絶縁膜を形成しているため、第２絶縁膜の薄膜化等により容量素子の容量を大きくしても、ＴＦＴの絶縁膜耐圧が低下することがない。
また、同様の観点から、第２絶縁膜は、第１絶縁膜の材料よりも誘電率が大きい材料により形成されたものであることが好ましく、更に、第１絶縁膜と異なる膜構成を有することが好ましい。薄膜トランジスタのゲート絶縁膜に対して容量素子の誘電体膜は、電荷トラップ等による絶縁膜の特性変動を考慮する必要が少ないため、種々の高誘電率絶縁膜を採用することができる。したがって、第２絶縁膜に高誘電率絶縁膜を用いることによって、容量素子の小型化が可能となる。高誘電率絶縁膜としては、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成したＳｉＮ膜、スパッタ法により形成したＡｌ２Ｏ３膜、Ｔａ２Ｏ５膜等の化合物、上記化合物の積層膜等を利用することができる。
そして、第２絶縁膜は、第１電極材料の酸化物からなることが好ましい。すなわち、第１電極材料をＡｌやＴａ等とし、第１電極を酸化させることによって金属酸化膜を形成し、第２絶縁膜とすることが好ましい。これにより、一般的にＴＦＴのゲート絶縁膜に使われているＳｉＯ２膜よりも高誘電率材料である金属酸化膜、例えば、Ａｌ２Ｏ３膜、Ｔａ２Ｏ５膜等を均一に薄く形成することが可能となり、容量素子の単位面積当たりの容量が大きくなるので、容量素子を小さくすることが可能となる。酸化方法としては、陽極酸化、熱酸化、プラズマ酸化等が挙げられる。
【００１８】
本発明において、第２電極は、第１電極よりも膜厚が薄いことが好ましい。第２電極をＧＯＬＤ構造形成のための第２のゲート電極と、容量素子の上層容量電極としてのみ使用し、配線として使用しない場合には、第２電極膜厚を２０ｎｍから１００ｎｍ程度と非常に薄くすることが可能となる。これにより、第２電極による段差が小さくなるため、第２電極上に形成される層間膜、配線電極等の被覆性が良好となる。また、薄膜化による生産の処理能力向上が可能となる。
【００１９】
本発明はまた、上記ＧＯＬＤ構造を有する半導体装置の製造方法であって、上記製造方法は、第１電極をパターン形成した後に、第２絶縁膜を形成する半導体装置の製造方法でもある。ＴＦＴのゲート電極を第１電極と第２電極とで構成し、第２電極とソース及びドレインの低濃度不純物領域をオーバーラップさせたＧＯＬＤ構造を形成する場合、第１電極パターン形成時に、下層にある第１絶縁膜がエッチングにより薄膜化され、第１電極とソース及びドレインとの絶縁耐圧が低下してしまうおそれがある。しかしながら、第１電極パターン形成後に、第２絶縁膜を形成することによって、第２絶縁膜上にある第２電極とソース及びドレイン間の絶縁耐圧の充分に確保することができる。
【００２０】
本発明は更に、上記ＧＯＬＤ構造を有する半導体装置の製造方法であって、上記製造方法は、同一マスクで第１電極及び第２絶縁膜をパターン形成した後に、第２電極を形成する半導体装置の製造方法でもある。このように、第１電極及び第２絶縁膜パターン形成工程を行うことにより、第２絶縁膜を第１電極の上面にのみ形成することができる。またその後、第２電極形成工程を行うことにより、第２電極を第２絶縁膜上だけでなく第１電極の側面上にも形成することができるので、第１電極と第２電極とを他の配線で接続することなく、電気的に接続することが可能となる。そのため、第１電極と第２電極を電気的に接続するためのコンタクトホール形成領域を余分にとる必要がなく、ＴＦＴの小型化が可能となる。
【００２１】
本発明はそして、上記ＧＯＬＤ構造を有する半導体装置の製造方法であって、上記製造方法は、第１電極をマスクとして低濃度不純物をドーピングする工程と、第２電極をマスクとして高濃度不純物をドーピングする工程とを含む半導体装置の製造方法でもある。ソース及びドレインの低濃度不純物領域も高濃度不純物領域も共に、ＴＦＴのゲート電極である第１電極及び第２電極をマスクとしてドーピングを行うため、各不純物領域はゲート電極に対してセルフアライン構造となるので、余分な負荷容量、負荷抵抗を持たないＧＯＬＤ構造を有するＴＦＴを形成することができる。
【００２２】
本発明はまた、上記半導体装置を備えた電源回路でもある。本発明の半導体装置は、大容量の容量素子を備えることから、電源回路に用いられるチャージポンピング回路等に好適である。本発明は更に、上記半導体装置を備えたアクティブマトリクス基板でもある。本発明の半導体装置は、大容量の容量素子とＴＦＴ特性に優れた薄膜トランジスタを備えることから、表示装置等に用いられるアクティブマトリクス基板に好適である。本発明はそして、上記アクティブマトリクス基板を備えた表示装置でもある。本発明の表示装置は、小型かつ大容量な容量素子を有することから、画素における高開口率化が可能となり、その結果として、表示装置の高精細化及び高輝度化が可能となるので、液晶表示装置や有機ＥＬ表示装置に好適である。
【発明の効果】
【００２３】
本発明の半導体装置によれば、薄膜トランジスタのゲート絶縁膜と容量素子の誘電体膜とを異なる膜形態とすることによって、誘電体膜の薄膜化・高容量化が可能となる。また、容量素子の上層容量電極の側面を下層容量電極の側面と一致して又は内側に配置させることによって、下層容量電極端部における電極間ショートによる不良や電極間リーク電流等を効果的に抑制することができる。これらの結果として、半導体装置における容量素子の小型化・高容量化、並びに、絶縁破壊及びリーク電流等の不良の低減が可能となる。
【発明を実施するための最良の形態】
【００２４】
以下に実施例を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施例のみに限定されるものではない。
【００２５】
（実施例１）
図１を用いて、本実施例の半導体装置について説明する。図１は、本実施例の半導体装置の構成を示す断面模式図である。
図１に示すように、本実施例の半導体装置は、透明基板であるガラス基板１、ガラス基板１上に形成された下地層２及び下地層２上に配置された周辺ドライバ部２０及び画素部４０により構成される。周辺ドライバ部２０は、ＣＭＯＳ（相補型ＭＯＳ）回路を含んで構成され、Ｐ型ＴＦＴ２１及びＮ型ＴＦＴ２２が配置されている。また、画素部４０は、スイッチング素子である画素ＴＦＴ４１及び容量素子４２により構成される。ここで、画素ＴＦＴ４１は、Ｎ型の導電型を有している。なお、本実施例の画素ＴＦＴ４１は、２つのゲート電極を有するマルチゲート型を用いたが、ＴＦＴ１つにつき１つのゲート電極を有するシングルゲート型としてもよい。
【００２６】
画素ＴＦＴ４１は、活性領域を含む半導体層４３と、半導体層４３を覆う第１絶縁膜３と、第１絶縁膜３の上に設けられた２つの第１電極５と、各第１電極５を覆う第２絶縁膜４とをこの順にする。半導体層４３は、各第１電極５に対向する位置に配置されたチャネル４３ｃと、チャネル４３ｃ側から順にＮ型低濃度不純物領域４４及びＮ型高濃度不純物領域４５とが配置された、いわゆるＬＤＤ構造を有する。また、２つのチャネル４３ｃ間の半導体層４３は、Ｎ型低濃度不純物領域４４／Ｎ型高濃度不純物領域４５／Ｎ型低濃度不純物領域４４の配置となっている。そして、最も外側のＮ型低濃度不純物領域４４及びＮ型高濃度不純物領域４５が、画素ＴＦＴ４１のソース４３ｓ及びドレイン４３ｄとして機能する。なお、第１絶縁膜３及び第２絶縁膜４は、後述する容量素子４２及び周辺ドライバ部２０にも同一の層にて形成されている。また、画素ＴＦＴ４１において、第１絶縁膜３はゲート絶縁膜として、第１電極５はゲート電極として機能する。
また、画素ＴＦＴ４１上には、層間絶縁膜７を介して、ソース電極８及びドレイン電極９が形成されている。更に、ソース４３ｓのＮ型高濃度不純物領域４５の上方で、第１絶縁膜３、第２絶縁膜４及び層間絶縁膜７を貫通するコンタクトホール１０ｓが形成されている。コンタクトホール１０ｓの内部には導電性材料が充填され、ソース４３ｓとソース電極８とが接続されている。また、同様にドレイン４３ｄのＮ型高濃度不純物領域４５の上方で、第１絶縁膜３、第２絶縁膜４及び層間絶縁膜７を貫通するコンタクトホール１０ｄが形成されている。コンタクトホール１０ｄの内部には導電性材料が充填され、ドレイン４３ｄとドレイン電極９とが接続されている。更に、ドレイン電極９は、後述する容量素子４２の第２電極６とコンタクトホール１０を介して接続されている。
【００２７】
容量素子４２は、画素ＴＦＴ４０と同一の層にて形成された第１絶縁膜３上に、第１電極５と、第１電極５を覆う第２絶縁膜４と、第２絶縁膜４上に形成された第２電極６とをこの順に有する。ここで、第２電極６は、ガラス基板１法線方向から見たときに、下層にある第１電極５から突出する領域がないように配置されている。なお、容量素子４２において、第１電極５は下層容量電極として、第２絶縁膜４は誘電体膜として、第２電極６は上層容量電極として機能する。
また、容量素子４２上には、層間絶縁膜７及び層間絶縁膜７を貫通するコンタクトホール１０が形成されている。コンタクトホール１０の内部には導電性材料が充填され、第２電極６と上述した画素ＴＦＴ４１のドレイン電極９とが接続されている。
【００２８】
周辺ドライバ部２０のＰ型ＴＦＴ２１は、活性領域を含む半導体層４３と、半導体層４３を覆う第１絶縁膜３と、第１絶縁膜３の上に設けられた第１電極５と、第１電極５を覆う第２絶縁膜４とをこの順に有する。半導体層４３は、Ｐ型の不純物がドープされたソース４３ｓ及びドレイン４３ｄと、これらソース４３ｓ及びドレイン４３ｄの間の第１電極５に対向する位置に配置されたチャネル４３ｃとを有する。なお、Ｐ型ＴＦＴ２１において、第１絶縁膜３はゲート絶縁膜として、第１電極５はゲート電極として機能する。
また、Ｐ型ＴＦＴ２１上には、層間絶縁膜７を介して、ソース電極８及びドレイン電極９が形成されている。更に、ソース４３ｓの上方で、第１絶縁膜３、第２絶縁膜４及び層間絶縁膜７を貫通するコンタクトホール１０ｓが形成されている。コンタクトホール１０ｓの内部には導電性材料が充填され、ソース４３ｓとソース電極８とが接続されている。また、同様にドレイン４３ｄの上方で、第１絶縁膜３、第２絶縁膜４及び層間絶縁膜７を貫通するコンタクトホール１０ｄが形成されている。コンタクトホール１０ｄの内部には導電性材料が充填され、ドレイン４３ｄとドレイン電極９とが接続されている。
【００２９】
周辺ドライバ部２０のＮ型ＴＦＴ２２は、活性領域を含む半導体層４３と、半導体層４３を覆う第１絶縁膜３と、第１絶縁膜３の上に設けられた第１電極５と、第１電極５を覆う第２絶縁膜４と、第２絶縁膜４を覆う第２電極６とをこの順に有する。半導体層４３は、ソース４３ｓと、ドレイン４３ｄと、これらソース４３ｓ及びドレイン４３ｄとの間の第１電極３に対向する位置に配置されたチャネル４３ｃとを有する。また、ソース４３ｓ及びドレイン４３ｄは、チャネル４３ｃ側からＮ型低濃度不純物領域４４及びＮ型高濃度不純物領域４５が配置されている。また、第２電極６は、第１絶縁膜３、第２電極６及び第２絶縁膜４を介してＮ型低濃度不純物領域４４を覆っており、Ｎ型ＴＦＴ２２はいわゆるＧＯＬＤ構造を有する。なお、Ｎ型ＴＦＴ２２において、第１絶縁膜３はゲート絶縁膜として、第１電極５はゲート電極として、第２電極６は第２のゲート電極として機能する。
また、Ｎ型ＴＦＴ２２上には、層間絶縁膜７を介して、ソース電極８及びドレイン電極９が形成されている。更に、ソース４３ｓのＮ型高濃度不純物領域４５の上方で、第１絶縁膜３、第２絶縁膜４及び層間絶縁膜７を貫通するコンタクトホール１０が形成されている。コンタクトホール１０ｓの内部には導電性材料が充填され、ソース４３ｓとソース電極８とが接続されている。また、同様にドレイン４３ｄのＮ型高濃度不純物領域４５の上方で、第１絶縁膜３、第２絶縁膜４及び層間絶縁膜７を貫通するコンタクトホール１０ｄが形成されている。コンタクトホール１０ｄの内部には導電性材料が充填され、ドレイン４３ｄとドレイン電極９とが接続されている。
【００３０】
以下に、図２を用いて、本実施例の半導体装置の製造方法について説明する。図２−１（ａ）〜（ｇ）及び図２−２（ｈ）〜（ｋ）は、本実施例の半導体装置の製造フローを示す断面模式図である。
まず、図２−１（ａ）に示すように、ガラス基板１の表面に、下地層２を形成した後、アモルファスシリコン（ａ−Ｓｉ）層１１を形成した。下地層２としては、ＳｉＯ２膜やＳｉＮｘ膜あるいはＳｉＮＯ膜を形成してもよいし、これらの膜の積層体を形成してもよい。ａ−Ｓｉ層１１の形成方法としては特に限定されず、例えば、原料ガスとしてＳｉＨ４、Ｓｉ２Ｈ６等を用い、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等で形成することができる。
【００３１】
次に、ａ−Ｓｉ層１１を結晶化させることにより、ポリシリコン（ｐｏｌｙ−Ｓｉ）層１２を形成した。ａ−Ｓｉ層１１の結晶化は、エキシマレーザを用いるエキシマレーザアニール法や熱処理を行う固相成長法等を用いて行うことができる。続いて、図２−１（ｂ）に示すように、ｐｏｌｙ−Ｓｉ層１２上に第１のフォトレジスト膜１３をパターン形成した。続いて、図２−１（ｃ）に示すように、第１のフォトレジスト膜１３をパターニングマスクとして、ドライエッチングを行うことにより、ｐｏｌｙ−Ｓｉ層１２のパターニングを行った。このとき、ｐｏｌｙ−Ｓｉ層１２は、周辺ドライバ部２０と画素ＴＦＴ４１とになる領域だけ残し、容量素子４２になる領域においてはエッチングにより全て除去した。ドライエッチングに使用されるガスとしては、特に限定されず、四フッ化炭素ガス及び酸素ガスの混合ガス、六フッ化硫黄ガス及び塩化水素ガスの混合ガス等が挙げられる。また、エッチング方式としては、プラズマエッチング（ＰＥ；ｐｌａｓｍａ  ｅｔｃｈｉｎｇ）モード、反応性イオンエッチング（ＲＩＥ；ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）モード等を用いることができる。
【００３２】
次に、第１のフォトレジスト膜１３の剥離後、ｐｏｌｙ−Ｓｉ層１２を覆う第１絶縁膜３及び第１電極層１７をこの順にガラス基板１上に全面に形成した。第１絶縁膜３としては、ＳｉＯ２膜、ＳｉＮｘ膜、ＳｉＮＯ膜等が挙げられ、これらの膜の積層体を用いてもよい。第１絶縁膜３の成膜方法としては、常圧ＣＶＤ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等が挙げられる。成膜に用いる各原料ガスとしては、ＳｉＯ２膜ではケイ酸エチル（ＴＥＯＳ；ｔｅｔｒａ  ｅｔｈｏｘｙ  ｓｉｌａｎｅ）、ＳｉＮｘ膜ではモノシラン（ＳｉＨ４）及びアンモニア（ＮＨ３）の混合ガス、ＳｉＮＯ膜では、モノシラン（ＳｉＨ４）、亜酸化窒素ガス（Ｎ２Ｏ）及び窒素ガス（Ｎ２）の混合ガス等を用いることができる。
第１電極層１７としては、例えば、アルミニウム（Ａｌ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等を含んだ化合物が用いられる。また、第１電極層１７は、上記複数の材料からなる積層体としてもよい。第１電極層１７の形成方法としては、スパッタ法等が挙げられる。
【００３３】
次に、図２−１（ｄ）に示すように、第１電極層１７上の第１電極５となる領域に第２のフォトレジスト膜１４をパターン形成した。続いて、第２のフォトレジスト膜１４をマスクとしてドライエッチングを行い、第１電極層１７のパターニングを行うことによって、第１電極５を形成した。続いて、第２のフォトレジスト膜１４を剥離した後に、図２−１（ｅ）に示すように、第１電極５をマスクとして、自己整合的に不純物イオンであるリン３０を低濃度にイオン注入し、ｐｏｌｙ−Ｓｉ層１２にＮ型低濃度不純物領域４４を形成した。このとき、ｐｏｌｙ−Ｓｉ層１２の第１電極５の下部には不純物イオンが注入されないのでチャネル４３ｃが形成されることとなる。
【００３４】
次に、図２−１（ｆ）に示すように、第３のフォトレジスト膜１５のパターニング形成を行った後、第３のフォトレジスト膜１５をマスクとして、自己整合的に不純物イオンであるリン３０を高濃度にイオン注入し、ｐｏｌｙ−Ｓｉ層１２にＮ型高濃度不純物領域４４を形成した。ここで、第３のフォトレジスト膜１５は、周辺ドライバ部２０のＮ型ＴＦＴ２２及び画素ＴＦＴ４１の第１電極５及びＮ型低濃度不純物領域４４のチャネル４３ｃ横の一部と、周辺ドライバ部２０のＰ型ＴＦＴ２１及び容量素子４２上に形成した。これにより、Ｎ型高濃度不純物領域４５は、Ｎ型ＴＦＴ２２及び画素ＴＦＴ４１のｐｏｌｙ−Ｓｉ層１２に形成されることとなる。
【００３５】
次に、第３のフォトレジスト膜１５の剥離後、図２−１（ｇ）に示すように、周辺ドライバ部２０のＰ型ＴＦＴ２１以外の領域に第４のフォトレジスト膜１６のパターニング形成を行った後、Ｐ型ＴＦＴ２１の第１電極５をマスクとして、自己整合的に不純物イオンであるホウ素３１を高濃度にイオン注入し、ｐｏｌｙ−Ｓｉ層１２にＰ型の高濃度不純物領域からなるソース４３ｓ及びドレイン４３ｄを形成した。ここで、ホウ素３１の注入量としては特に限定されないが、ＴＦＴにＰ型の導電型を付与するために、先に注入されたリン３０より多くのホウ素３１を注入した。
【００３６】
次に、第４のフォトレジスト膜１６の剥離後、図２−２（ｈ）に示すように、第１電極５を覆う第２絶縁膜４及び第２電極層１８をこの順にガラス基板１上に全面に形成した。第２絶縁膜４としては、ＳｉＯ２膜よりも高い誘電率を有する材質が好ましく、ＣＶＤ法等により形成したＳｉＮ膜、スパッタ法等により形成したＡｌ２Ｏ３膜、Ｔａ２Ｏ５膜等が挙げられる。これにより、容量素子４２の高容量化が可能となる。また、第２絶縁膜４としてＡｌ２Ｏ３膜、Ｔａ２Ｏ５膜等を用いる場合には、第１電極５を酸化することによって形成することも可能であり、第１電極５上に第２絶縁膜４を均一に薄く形成することができる。したがって、容量素子４２の更なる高容量化が可能となる。このときの酸化方法としては、陽極酸化、熱酸化、プラズマ酸化等が挙げられる。
第２電極層１８は、第１電極層１７と同様の材質及び成膜方法により形成することができる。なお、第２電極層１８の膜厚は、第１電極５よりも薄くすることが好ましい。
【００３７】
次に、図２−２（ｉ）に示すように、第２電極層１８のパターニングを行い、周辺ドライバ部２０のＮ型ＴＦＴ２２及び容量素子４２の第２絶縁膜４上に第２電極６を形成した。ここで、Ｎ型ＴＦＴ２２においては、第１電極５及びＮ型低濃度不純物領域４４に対向する位置に第２電極６をパターン形成した。その後、Ｎ型ＴＦＴ２２の第２絶縁膜４にコンタクトホール（図示せず）を形成し、導電性材料を充填し、第１電極５及び第２電極６を接続することによって、ＧＯＬＤ構造を有するＴＦＴを形成した。また、容量素子４２においては、ガラス基板１法線方向から見たときに、第１電極５から突出しないように第２電極６をパターン形成した。これにより、下層容量電極である第１電極５の端部におけるリーク電流や絶縁破壊等の不良発生を効果的に抑制することができる。
【００３８】
次に、図２−２（ｊ）に示すように、全面に層間絶縁膜７を形成した後、Ｎ型ＴＦＴ２２のソース４３ｓ及びドレイン４３ｄのＮ型高濃度不純物領域４５上と、Ｐ型ＴＦＴ２１のソース４３ｓ及びドレイン４３ｄ上と、画素ＴＦＴ４１のソース４３ｓ及びドレイン４３ｄ上と、容量素子４２の第２電極６上とに各コンタクトホール１０、１０ｓ及び１０ｄを形成し、そして、図２−２（ｋ）に示すように、各コンタクトホールに導電性材料を充填するとともに、ソース電極８とドレイン電極９とを形成することによって、本実施例の半導体装置を作製した。
【００３９】
このように、本実施例の半導体装置は、周辺ドライバ部２０のＮ型ＴＦＴ２２にＧＯＬＤ構造を有することから、電流駆動力の増大とキャリア劣化特性の向上を実現することができた。また、容量素子４２において、誘電体膜である第２絶縁膜４に高誘電体薄膜を採用することができ、更に、上層容量電極である第２電極６と下層容量電極である第１電極５との積層構造に段差を有さないことから、容量素子４２の高容量・小型化や絶縁破壊及びリーク電流等の不良の低減が可能であった。
【００４０】
（実施例２）
図３を用いて、本実施例の半導体装置について説明する。図３は、本実施例の半導体装置の構成を示す断面模式図である。図３に示すように、本実施例の半導体装置は、実施例１において、第２絶縁膜４の形態とＮ型ＴＦＴ２２のゲート構造とが異なるだけなので、他の構成については以下では説明を省略する。
本実施例において第２絶縁膜４は、Ｎ型ＴＦＴ２２、Ｐ型ＴＦＴ２１、画素ＴＦＴ４１及び容量素子４２の各第１電極５上にだけ形成されている。したがって、Ｎ型ＴＦＴ２２において、第２絶縁膜４上に配置された第２電極６は、第１電極５の側面上にも配置され、第１電極５と接触することによって電気的に接続されている。
【００４１】
以下に、図４を用いて、本実施例の半導体装置の製造方法について説明する。図４−１（ａ）〜（ｇ）及び図４−２（ｈ）〜（ｋ）は、本実施例の半導体装置の製造フローを示す断面模式図である。なお、本実施例は、実施例１と同様の材料及び製造方法を用いて作製することができる。
【００４２】
まず、図４−１（ａ）に示すように、ガラス基板１の表面に、下地層２を形成した後、アモルファスシリコン（ａ−Ｓｉ）層１１を形成した。続いて、ａ−Ｓｉ層１１を結晶化させることにより、ポリシリコン（ｐｏｌｙ−Ｓｉ）層１２を形成した。続いて、図４−１（ｂ）に示すように、ｐｏｌｙ−Ｓｉ層１２上に第１のフォトレジスト膜１３をパターン形成した。続いて、図４−１（ｃ）に示すように、第１のフォトレジスト膜１３をパターニングマスクとして、ドライエッチングを行うことにより、ｐｏｌｙ−Ｓｉ層１２のパターニングを行った。このとき、ｐｏｌｙ−Ｓｉ層１２は、周辺ドライバ部２０と画素ＴＦＴ４１とになる領域だけ残し、容量素子４２になる領域においてはエッチングにより全て除去した。
【００４３】
次に、第１のフォトレジスト膜１３の剥離後、ｐｏｌｙ−Ｓｉ層１２を覆う第１絶縁膜３、第１電極層１７及び第２絶縁膜４をこの順にガラス基板１上に全面に形成した。続いて図４−１（ｄ）に示すように、第２絶縁膜４上の第１電極５となる領域に第２のフォトレジスト膜１４をパターン形成した。続いて、第２のフォトレジスト膜１４をマスクとしてドライエッチングを行い、第１電極層１７及び第２絶縁膜４のパターニングを行うことによって、上面に第２絶縁膜４を有する第１電極５を形成した。続いて、第２のフォトレジスト膜１４を剥離した後に、図４−１（ｅ）に示すように、第１電極５及び第２絶縁膜４をマスクとして、自己整合的に不純物イオンであるリン３０を低濃度にイオン注入し、ｐｏｌｙ−Ｓｉ層１２にＮ型低濃度不純物領域４４を形成した。このとき、ｐｏｌｙ−Ｓｉ層１２の第１電極５の下部には不純物イオンが注入されないのでチャネル４３ｃが形成されることとなる。
【００４４】
次に、図４−１（ｆ）に示すように、第３のフォトレジスト膜１５のパターン形成を行った後、第３のフォトレジスト膜１５をマスクとして、自己整合的に不純物イオンであるリン３０を高濃度にイオン注入し、ｐｏｌｙ−Ｓｉ層１２にＮ型高濃度不純物領域４５を形成した。ここで、第３のフォトレジスト膜１５は、周辺ドライバ部２０のＮ型ＴＦＴ２２及び画素ＴＦＴ４１の第１電極５及びＮ型低濃度不純物領域４４のチャネル４３ｃ横の一部と、周辺ドライバ部２０のＰ型ＴＦＴ２１及び容量素子４２上に形成した。Ｎ型高濃度不純物領域４５は、Ｎ型ＴＦＴ２２及び画素ＴＦＴ４１のｐｏｌｙ−Ｓｉ層１２に形成されることとなる。
【００４５】
次に、第３のフォトレジスト膜１５の剥離後、図４−１（ｇ）に示すように、周辺ドライバ部２０のＰ型ＴＦＴ２１以外の領域に第４のフォトレジスト膜１６のパターン形成を行った後、Ｐ型ＴＦＴ２１の第１電極５及び第２絶縁膜４をマスクとして、自己整合的に不純物イオンであるホウ素３１を高濃度にイオン注入し、Ｐ型ＴＦＴ２１のｐｏｌｙ−Ｓｉ層１２にＰ型の高濃度不純物領域からなるソース４３ｓ及びドレイン４３ｄを形成した。ここで、ホウ素３１の注入量としては特に限定されないが、ＴＦＴにＰ型の導電型を付与するために、先に注入されたリン３０より多くのホウ素３１を注入した。
【００４６】
次に、第４のフォトレジスト膜１６の剥離後、図４−２（ｈ）に示すように、第１電極５及び第２絶縁膜４を覆う第２電極層１８を形成した。続いて、図４−２（ｉ）に示すように、第２電極層１８のパターニングを行い、Ｎ型ＴＦＴ２２の第２絶縁膜４上及び第１電極５の側面上と、容量素子４２の第２絶縁膜４上とに第２電極６を形成した。ここで、Ｎ型ＴＦＴ２２においては、第１電極５及びＮ型低濃度不純物領域４４に対向する位置に第２電極６をパターン形成した。また、容量素子４２においては、ガラス基板１法線方向から見たときに、第１電極５から突出しないように第２電極６をパターン形成した。そして、図５−２（ｊ）に示すように、実施例１と同様に、層間絶縁膜７と、コンタクトホール１０、１０ｓ及び１０ｄを形成した後、図５−２（ｋ）に示すように、ソース電極８及びドレイン電極９とを形成することによって、本実施例の半導体装置を作製した。
【００４７】
このように、本実施例においては、Ｎ型ＴＦＴ２２のＧＯＬＤ構造を構成する第１電極５と第２電極６とを接触させることによって電気的接続させるため、別途コンタクトホール形成領域を余分にとる必要がなく、Ｎ型ＴＦＴ２２をより小型にすることができた。
【００４８】
（実施例３）
本実施例の半導体装置は、実施例１の半導体装置と同じ構成であり、製造方法が異なるだけなので、以下では製造方法についてのみ説明する。図５−１（ａ）〜（ｇ）及び図５−２（ｈ）〜（ｋ）は、本実施例の半導体装置の製造フローを示す断面模式図である。なお、本実施例は、実施例１と同様の材料及び製造方法を用いて作製することができる。
【００４９】
まず、図５−１（ａ）に示すように、ガラス基板１の表面に、下地層２を形成した後、アモルファスシリコン（ａ−Ｓｉ）層１１を形成した。続いて、ａ−Ｓｉ層１１を結晶化させることにより、ポリシリコン（ｐｏｌｙ−Ｓｉ）層１２を形成した。続いて、図５−１（ｂ）に示すように、ｐｏｌｙ−Ｓｉ層１２上に第１のフォトレジスト膜１３をパターン形成した。続いて、図５−１（ｃ）に示すように、第１のフォトレジスト膜１３をパターニングマスクとして、ドライエッチングを行うことにより、ｐｏｌｙ−Ｓｉ層１２のパターニングを行った。このとき、ｐｏｌｙ−Ｓｉ層１２は、周辺ドライバ部２０と画素ＴＦＴ４１とになる領域だけ残し、容量素子４２になる領域においてはエッチングにより全て除去した。
【００５０】
次に、第１のフォトレジスト膜１３の剥離後、ｐｏｌｙ−Ｓｉ層１２を覆う第１絶縁膜３及び第１電極層１７をこの順にガラス基板１上に全面に形成した。続いて、図５−１（ｄ）に示すように、第１電極層１７上の第１電極５となる領域に第２のフォトレジスト膜１４をパターン形成した。続いて、第２のフォトレジスト膜１４をマスクとしてドライエッチングを行い、第１電極層１７のパターニングを行うことによって、第１電極５を形成した。続いて、第２のフォトレジスト膜１４を剥離した後に、図５−１（ｅ）に示すように、第１電極５をマスクとして、自己整合的に不純物イオンであるリン３０を低濃度にイオン注入し、ｐｏｌｙ−Ｓｉ層１２にＮ型低濃度不純物領域４４を形成した。このとき、ｐｏｌｙ−Ｓｉ層１２の第１電極５の下部には不純物イオンが注入されないのでチャネル４３ｃが形成されることとなる。
【００５１】
次に、図５−１（ｆ）に示すように、周辺ドライバ部２０のＰ型ＴＦＴ２１以外の領域に第３のフォトレジスト膜１５のパターン形成を行った後、Ｐ型ＴＦＴ２１の第１電極５をマスクとして、自己整合的に不純物イオンであるホウ素３１を高濃度にイオン注入し、ｐｏｌｙ−Ｓｉ層１２にＰ型の高濃度不純物領域からなるソース４３ｓ及びドレイン４３ｄを形成した。
【００５２】
次に、第３のフォトレジスト膜１５の剥離後、図５−１（ｇ）に示すように、第１電極５を覆う第２絶縁膜４及び第２電極層１８をガラス基板１上の全面に形成した。続いて、図５−２（ｈ）に示すように、第２電極層１８のパターニングを行い、Ｎ型ＴＦＴ２２の第２絶縁膜４上と、容量素子４２の第２絶縁膜４上とに第２電極６を形成した。ここでＮ型ＴＦＴ２２においては、第２電極６は、チャネル４３ｃ側のＮ型低濃度不純物領域４４の一部も覆うように形成した。また、容量素子４２においては、ガラス基板１法線方向から見たときに、第１電極５から突出しないように第２電極６をパターン形成した。
【００５３】
次に、第４のフォトレジスト膜１５のパターン形成を行った後、図５−２（ｉ）に示すように、第４のフォトレジスト膜１６及びＮ型ＴＦＴ２２の第２電極６をマスクとして、自己整合的に不純物イオンであるリン３０を高濃度にイオン注入し、ｐｏｌｙ−Ｓｉ層１２にＮ型高濃度不純物領域４５を形成した。ここで、第４のフォトレジスト膜１５は、周辺ドライバ部２０のＰ型ＴＦＴ２１上と、画素ＴＦＴ４１の第１電極５及びチャネル４３ｃ側のＮ型低濃度不純物領域４４の一部上と、容量素子４２上とに形成した。これにより、Ｎ型高濃度不純物領域４５は、Ｎ型ＴＦＴ２２及び画素ＴＦＴ４１のｐｏｌｙ−Ｓｉ層１２に形成されることとなる。その後、Ｎ型ＴＦＴ２２の第２絶縁膜４にコンタクトホール（図示せず）を形成し、導電性材料を充填し、第１電極５及び第２電極６を接続することによって、ＧＯＬＤ構造を有するＴＦＴを形成した。
【００５４】
そして、図５−２（ｊ）に示すように、実施例１と同様に、層間絶縁膜７と、コンタクトホール１０、１０ｓ及び１０ｄを形成した後、図５−２（ｋ）に示すように、ソース電極８及びドレイン電極９とを形成することによって、本実施例の半導体装置を作製した。このように、本実施例においては、第２電極６をマスクとして、自己整合的にＧＯＬＤ構造を形成しているので、余分な負荷容量、負荷抵抗を持たないＮ型ＴＦＴ２２を形成することができた。
【００５５】
（実施例４）
図６を用いて、本発明の半導体装置を用いたアクティブマトリクス基板について説明する。図６（ａ）及び（ｂ）は、本実施例のアクティブマトリクス基板の構成を示す上面模式図及び断面模式図である。
図６（ａ）に示すように、本実施例のアクティブマトリクス基板は、ガラス基板１上に、ゲート配線３２及び容量配線３４と、ソース配線３３とが層間絶縁膜（図示せず）を介して互いに直交するようにマトリクス状に配置されている。ゲート配線３２とソース配線３３とが交差する付近には、半導体層４３を有する画素ＴＦＴ４１が配置されている。容量配線３４の一部は容量素子４２の下層容量電極である第１電極５として利用され、その上に第２絶縁膜（図示せず）を介して第２電極６が容量配線３４を突出しないように配置されている。ソース配線３３は、コンタクトホール１０ｓを介して画素ＴＦＴ４１のソース（図示せず）と接続されている。画素ＴＦＴ４１のドレイン（図示せず）上には層間絶縁膜に設けられたコンタクトホール１０ｄを介してドレイン電極９が配置されている。またドレイン電極９は、コンタクトホール１０を介して容量素子の第２電極６とも接続されている。ドレイン電極９は更に、コンタクトホール１０’を介して絶縁膜（図示せず）上に配置された画素電極（図示せず）と接続されている。
このように、本実施例の容量素子は、ＴＦＴのゲート電極である第１絶縁膜とは別に、誘電体膜として第２絶縁膜を有するため、容量素子に適した特性を有する絶縁膜を用いることができる。その結果として、容量素子を高容量・小型化できるので、開口率に優れたアクティブマトリクス基板を作製することができた。
【００５６】
次に、図６（ｂ）を用いて本実施例のアクティブマトリクス基板について更に説明する。図６（ｂ）は、図６（ａ）に示すアクティブマトリクス基板を線分Ａ−Ａ’にて切断したときの断面模式図である。本実施例のアクティブマトリクス基板は、実施例１の半導体装置上に新たに絶縁膜３５及び画素電極３６をこの順に設けた構成を有する。画素電極３６は、画素ＴＦＴ４１と容量素子４２とを接続しているドレイン電極９にコンタクトホール１０’を介して接続されている。
このように、本発明の容量素子は上層容量電極である第２電極６が、下層容量電極である第１電極５の内側に配置されているので、第１電極６端部における電極間ショートによる不良や電極間リーク電流の発生を効果的に抑制することができた。
【００５７】
（比較例１）
図７を用いて、比較例１のアクティブマトリクス基板について説明する。図７（ａ）及び（ｂ）は、本比較例のアクティブマトリクス基板の構成を示す上面模式図及び断面模式図である。
図７（ａ）に示すように、本比較例のアクティブマトリクス基板は、容量素子４２の形態以外は実施例３と同様であるので、以下では説明を省略する。本比較例において、容量配線３４の一部は容量素子４２の上層容量電極として利用され、その下に第１絶縁膜（図示せず）を介して画素ＴＦＴ４１の半導体層４３からなる下層容量電極が配置されている。このように、容量素子４２の誘電体膜は、画素ＴＦＴ４１のゲート絶縁膜でもある第１絶縁膜からなるので、薄膜化及び高誘電率膜の採用が制限されてしまう。したがって、誘電体膜の単位面積あたりの容量が小さく、占有面積の大きな容量素子となってしまい、その結果として、本比較例のアクティブマトリクス基板は、開口率が小さく、精細さに欠けるアクティブマトリクス基板であった。
【００５８】
次に、図７（ｂ）を用いて本実施例のアクティブマトリクス基板について更に説明する。図７（ｂ）は、図７（ａ）に示すアクティブマトリクス基板を線分Ｂ−Ｂ’にて切断したときの断面模式図である。本比較例においては、容量素子４２、画素ＴＦＴ４１の半導体層４３及びドレイン電極９の形態と、第２絶縁膜が形成されていないこと以外は、実施例４の構成と同様であるので以下では説明を省略する。本実施例のアクティブマトリクス基板は、画素ＴＦＴ４１の半導体層４３が第１絶縁膜３を介して、容量配線３４の下側にも延伸して配置されている。また、ドレイン電極９は、容量素子４２とは接続されておらず、画素電極３６とのみ接続されている。
このように、容量素子４２は半導体層４３、第１絶縁膜３及び容量配線３４により構成されている。したがって、半導体層４３の端部で段差を有してしまうので、そこでの第１絶縁膜３の被覆性の悪化してしまう。また、半導体層４３をレーザーで結晶化させた結晶化シリコンとした場合には、表面にリッジが多く形成されてしまう。これらのことより、本比較例のアクティブマトリクス基板は、容量素子４２において、絶縁破壊やリーク電流等の不良が発生しやすいものであった。
【図面の簡単な説明】
【００５９】
【図１】実施例１の半導体装置の構成を示す断面模式図である。
【図２−１】実施例１の半導体装置の製造フローを示す断面模式図であり、（ａ）は、ａ−Ｓｉ層形成後の状態を示し、（ｂ）は、第１のフォトレジスト膜形成後の状態を示し、（ｃ）は、ｐｏｌｙ−Ｓｉ層のパターニング後の状態を示し、（ｄ）は、第２のフォトレジスト膜形成後の状態を示し、（ｅ）は、低濃度リンイオン注入後の状態を示し、（ｆ）は、高濃度リンイオン注入後の状態を示し、（ｇ）は、高濃度ホウ素イオン注入後の状態を示す。
【図２−２】実施例１の半導体装置の製造フローを示す断面模式図であり、（ｈ）は、第２絶縁膜及び第２電極層形成後の状態を示し、（ｉ）は、第２電極形成後の状態を示し、（ｊ）は、層間絶縁膜及びコンタクトホール形成後の状態を示し、（ｋ）は、ソース電極及びドレイン電極形成後の状態を示す。
【図３】実施例２の半導体装置の構成を示す断面模式図である。
【図４−１】実施例２の半導体装置の製造フローを示す断面模式図であり、（ａ）は、ａ−Ｓｉ層形成後の状態を示し、（ｂ）は、第１のフォトレジスト膜形成後の状態を示し、（ｃ）は、ｐｏｌｙ−Ｓｉ層のパターニング後の状態を示し、（ｄ）は、第２のフォトレジスト膜形成後の状態を示し、（ｅ）は、低濃度リンイオン注入後の状態を示し、（ｆ）は、高濃度リンイオン注入後の状態を示し、（ｇ）は、高濃度ホウ素イオン注入後の状態を示す。
【図４−２】実施例２の半導体装置の製造フローを示す断面模式図であり、（ｈ）は、第２電極層形成後の状態を示し、（ｉ）は、第２電極形成後の状態を示し、（ｊ）は、層間絶縁膜及びコンタクトホール形成後の状態を示し、（ｋ）は、ソース電極及びドレイン電極形成後の状態を示す。
【図５−１】実施例３の半導体装置の製造フローを示す断面模式図であり、（ａ）は、ａ−Ｓｉ層形成後の状態を示し、（ｂ）は、第１のフォトレジスト膜形成後の状態を示し、（ｃ）は、ｐｏｌｙ−Ｓｉ層のパターニング後の状態を示し、（ｄ）は、第２のフォトレジスト膜形成後の状態を示し、（ｅ）は、低濃度リンイオン注入後の状態を示し、（ｆ）は、高濃度ホウ素イオン注入後の状態を示し、（ｇ）は、第２絶縁膜及び第２電極層形成後の状態を示す。
【図５−２】実施例３の半導体装置の製造フローを示す断面模式図であり、（ｈ）は、第２電極形成後の状態を示し、（ｉ）は、高濃度リンイオン注入後の状態を示し、（ｊ）は、層間絶縁膜及びコンタクトホール形成後の状態を示し、（ｋ）は、後の状態を示し、ソース電極及びドレイン電極形成後の状態を示す。
【図６】（ａ）は、実施例４の半導体装置の構成を示す上面模式図であり、（ｂ）は、その断面模式図である。
【図７】（ａ）は、比較例１の半導体装置の構成を示す上面模式図であり、（ｂ）は、その断面模式図である。
【符号の説明】
【００６０】
１：ガラス基板
２：下地層
３：第１絶縁膜
４：第２絶縁膜
５：第１電極
６：第２電極
７：層間絶縁膜
８：ソース電極
９：ドレイン電極
１０、１０’、１０ｓ、１０ｄ：コンタクトホール
１１：アモルファスシリコン（ａ−Ｓｉ）層
１２：ポリシリコン（ｐｏｌｙ−Ｓｉ）層
１３：第１のフォトレジスト膜
１４：第２のフォトレジスト膜
１５：第３のフォトレジスト膜
１６：第４のフォトレジスト膜
１７：第１電極層
１８：第２電極層
２０：周辺ドライバ部
２１：Ｐ型ＴＦＴ
２２：Ｎ型ＴＦＴ
３０：リン
３１：ホウ素
３２：ゲート配線
３３：ソース配線
３４：容量配線
３５：絶縁膜
３６：画素電極
４０：画素部
４１：画素ＴＦＴ
４２：容量素子
４３：半導体層
４３ｓ：ソース
４３ｄ：ドレイン
４３ｃ：チャネル
４４：Ｎ型低濃度不純物領域
４５：Ｎ型高濃度不純物領域
【図１】
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【図２−１】
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【図２−２】
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【図３】
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【図４−１】
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【図４−２】
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【図５−１】
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【図５−２】
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【図６】
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【図７】
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