(57)【要約】【課題】  既存の一つの固定周波数のＯＣＸＯと安価なＡＴ−ＣＵＴ水晶振動子によるＶＣＸＯとからなる、顧客の要求に応じたＰＬＬ回路を提供する。【解決手段】  ＯＣＸＯ１からの基準周波数を第１，３の分周器２，９で分周し、ＶＣＸＯ８からの出力を第２，４の分周器３，１０で分周し、第１の分周器２と第２の分周器３からの出力を位相比較器４で位相比較し、位相比較結果をＬＰＦ５で平滑化し、第３の分周器９と第４の分周器１０からの出力を位相進み／遅れ検出器１１で位相の進み又は遅れを検出し、当該検出結果を積分器１２で積分して電圧を出力し、加算器６でＬＰＦ５からの出力と積分器１２からの出力を加算し、第１の分周器２と第２の分周器３の出力周波数は、最大公約数で求められる周波数より高い周波数とし、第３の分周器９の出力と第４の分周器１０の出力は、同じ周波数となるまで分周するＰＬＬ回路である。【選択図】        図１
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【特許請求の範囲】
【請求項１】
特定の基準周波数を発振する恒温槽付水晶発振器と、
入力電圧に応じて周波数を出力する電圧制御水晶発振器と、
前記入力電圧を増幅する増幅器と、
前記基準周波数を分周する第１の分周器と、
前記電圧制御水晶発振器からの出力を分周する第２の分周器と、
前記第１の分周器からの出力と前記第２の分周器からの出力を入力し、位相比較を行う位相比較器と、
前記位相比較器からの出力を平滑化するローパスフィルタと、
前記基準周波数を分周する第３の分周器と、
前記電圧制御水晶発振器からの出力を分周する第４の分周器と、
前記第３の分周器からの出力と前記第４の分周器からの出力を入力し、位相の進み又は遅れを検出する位相進み／遅れ検出器と、
前記位相進み／遅れ検出器からの出力を積分し、電圧を出力する積分器と、
前記ローパスフィルタからの出力と前記積分器からの出力を加算する加算器とを有し、
前記第１の分周器と前記第２の分周器の出力周波数は、最大公約数で求められる周波数より高い周波数とするものであり、
前記第３の分周器の出力と前記第４の分周器の出力は、同じ周波数となるまで前記各分周器で分周を行うよう設定されていることを特徴とするＰＬＬ回路。
【請求項２】
積分器における積分量又は積分時間を多くして重い応答特性としたことを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
積分器における積分量又は積分時間を少なくして軽い応答特性としたことを特徴とする請求項１記載のＰＬＬ回路。
【請求項４】
特定の基準周波数を発振する恒温槽付水晶発振器と、
入力電圧に応じて周波数を出力する電圧制御水晶発振器と、
前記入力電圧を増幅する増幅器と、
前記基準周波数を分周する第１の分周器と、
前記電圧制御水晶発振器からの出力を分周する第２の分周器と、
前記第１の分周器からの出力と前記第２の分周器からの出力を入力し、位相比較を行う位相比較器と、
前記位相比較器からの出力を平滑化する第１のローパスフィルタと、
前記基準周波数を分周する第３の分周器と、
前記電圧制御水晶発振器からの出力を分周する第４の分周器と、
前記第３の分周器からの出力と前記第４の分周器からの出力を入力し、位相の進み又は遅れを検出し、検出結果を三値で出力する位相周波数検出器と、
前記位相周波数検出器からの出力を平滑化して、電圧を出力する第２のローパスフィルタと、
前記第１のローパスフィルタからの出力と前記第２のローパスフィルタからの出力を加算する加算器とを有し、
前記第１の分周器と前記第２の分周器の出力周波数は、最大公約数で求められる周波数より高い周波数とするものであり、
前記第３の分周器の出力と前記第４の分周器の出力は、同じ周波数となるまで前記各分周器で分周を行うよう設定されていることを特徴とするＰＬＬ回路。
【請求項５】
第２のローパスフィルタの時定数を大きくして重い応答特性としたことを特徴とする請求項４記載のＰＬＬ回路。
【請求項６】
位相周波数検出器への入力周波数を低くしたことを特徴とする請求項４又は５記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop：位相ロックド・ループ）回路に係り、特に、既存のＯＣＸＯ（Oven Controlled Crystal Oscillator：恒温槽付水晶発振器）と安価なＡＴ−ＣＵＴ水晶振動子を用いたＶＣＸＯ（Voltage Controlled Crystal Oscillator：電圧制御水晶発振器）を用いて顧客要求に対応できるＰＬＬ回路に関する。
【背景技術】
【０００２】
一般に、ＰＬＬの位相比較周波数は、ロック時の位相位置を一定にするために、同じ周波数を使用する。
しかしながら、基準周波数と電圧制御発振器の周波数が異なる場合は、両周波数を分周して、位相比較周波数を一致させる必要がある。
【０００３】
例えば、基準周波数が５．０ＭＨｚであって、電圧制御発振器の周波数が７．６８ＭＨｚであるときは、両周波数の一致周波数は、４０ｋＨｚとなる。すなわち、基準周波数の位相比較周波数＝基準周波数／１２５、電圧制御発振器の周波数の位相比較周波数＝電圧制御発振器の周波数／１９２となる。
【０００４】
一般的なＰＬＬのループゲインＫ［rad］、位相比較の感度Ｋｄ［Ｖ／rad］、電圧制御発振器の制御感度Ｋｖ［rad／Ｖ］、増幅器の増幅度をＧ［倍］とすると、ループゲインＫは、以下の式で表される。
Ｋ＝Ｋｄ＊Ｋｖ＊Ｇ
【０００５】
ここで、具体例として、以下に設計条件を定めて、ループゲインＫを算出してみる。
設計条件としては、電源電圧Ｖcc：３．３Ｖ、基準周波数ｆref：５．０ＭＨｚ、出力周波数ｆout：７．６８ＭＨｚ、電圧制御発振器の制御感度：７．６８ＭＨｚ±１５０ｐｐｍ／１．６５Ｖ±１．５Ｖ、位相比較器（ＰＦＤ：Phase Frequency Detector）の感度Ｋｄ：４π［Ｖ／rad］、位相比較周波数：４０ｋＨｚとする。
【０００６】
上記条件から、ループゲインＫは、
Ｋ＝Ｋｄ＊Ｋｖ＊Ｇ
＝（３．３Ｖ／４π）＊（２π＊４０ｋＨｚ＊１５０ｐｐｍ／１．５Ｖ）＊Ｇ
ＰＬＬの出力周波数の位相ノイズは、位相比較周波数に依存して、ループゲインが大きいと基準周波数に近づき、ループゲインが小さいと電圧制御発振器の発振周波数に近づく。
【０００７】
そのため、基準周波数の位相ノイズが、出力周波数よりよい場合には、ループゲインを大きくすることになるが、上記の設計例では、Ｇの値を大きくする以外にループゲインを大きくすることができず、設計に自由度を持たせることができないという問題点があった。
【０００８】
また、周波数の位相ノイズは、周波数の分周、逓倍によって、「２０log周波数比」で変わり、分周によって良くなり、逓倍によって悪くなる。すなわち、位相比較周波数の位相ノイズを基準として２０log（５ＭＨｚ／４０ｋＨｚ）＝４１．９ｄｂｃは良くなるはずであるが、基準周波数の位相ノイズがもともと良い場合は、例えば、−９５ｄｂｃ／Ｈｚであったとすると、−（９５＋４１．９）＝−１３６．９ｄｂｃ／Ｈｚとなるが、実際には、電源やグランドからのノイズや、分周時のクロックスキュー（素子を介することによるクロックのみだれ）の影響でよく分からないものとなる。
【０００９】
逆に、位相比較周波数の位相ノイズを基準として出力周波数側の７．６８ＭＨｚは、２０log（４０ｋＨｚ／７．６８ＭＨｚ）＝−４５．６ｄｂｃ／Ｈｚは悪化することになるが、実際は、位相比較周波数の位相ノイズ自体が悪化しているので、更に悪化することになるという問題点があった。
【００１０】
尚、位相同期回路において、常温位相誤差を減少させるために、特公昭６３−１９０９４号公報記載の「位相同期回路」がある（特許文献１）。
その構成は、図７に示すように、２つの位相比較器（ＰＣ）３１，３２と、積分器（ＩＮＴ）３３と、ローパスフィルタ（ＬＰＦ：Low Pass Filter）３４と、加算器（ＡＤＤ）３５と、電圧制御発振器（ＶＣＯ）３６と、１／Ｎ分周器（ＤＶ）３７とを備えている。
図７は、従来の位相同期回路のブロック図である。
【００１１】
図７の位相同期回路は、２つの位相比較器は３１，３２、入力信号（ＩＮ）と１／Ｎ分周器３７からの分周信号を共に入力し、位相比較結果を出力する。一方の位相比較器３１の出力は、積分器３３で定常位相誤差を補正するために積分され、他方の位相比較器３２の出力は、ＬＰＦ３４で平滑化され、積分器３３からの出力とＬＰＦ３２からの出力が加算器３５で加算され、加算結果がＶＣＯ３６の制御電圧となって、ＶＣＯ３６で発振がなされ、出力端子（ＯＵＴ）に出力される。また、ＶＣＯ３６の出力を分岐して１／Ｎ分周器３７に入力し、１／Ｎ分周して位相比較器３１，３２に出力する。
【００１２】
また、ＰＬＬ回路において、分周比が大きいとループゲインが低くなり、位相ノイズが悪化するのを防止するために、特開平１０−７５１７５号公報「ＰＬＬ回路」がある（特許文献２）。
その構成は、図８に示すように、ＶＣＯ４１と、周波数変換器４２と、メインカウンタ４３と、位相比較器４４と、基準発振器（ＴＣＸＯ：Temperature Compensated Crystal Oscillator：温度補償水晶発振器）４５と、リファレンスカウンタ４６と、チャージポンプ４７と、ＬＰＦ４８とを備えている。
図８は、従来のＰＬＬ回路の構成ブロック図である。
【００１３】
図８のＰＬＬ回路は、ＶＣＯ４１で生成される発振周波数を周波数変換器４２で７／８の周波数に変換し、メインカウンタ４３で１／８５に分周し、ＴＣＸＯ４５で生成される基準周波数をリファレンスカウンタ４６で１／８に分周する。両カウンタで分周された周波数が位相比較器４４に入力され、チャージポンプ４７及びＬＰＦ４８を介してＶＣＯ４１の制御電圧として入力される。
【００１４】
【特許文献１】特公昭６３−１９０９４号公報
【特許文献２】特開平１０−７５１７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、顧客の要求に応じて、高安定なＰＬＬ回路を提供するには、上記従来の位相ノイズ低減の技術では十分に対応できず、そのため、高価なＳＣ−ＣＵＴ水晶振動子を用いて、その要求に応じたＯＣＸＯをその都度開発しなければならず、コスト高になるという問題点があった。
【００１６】
尚、ＳＣ−ＣＵＴ（Stress Compensation-cut）水晶振動子とは、ダブル回転水晶振動子であり、ＳＣはストレス補正型を意味し、平面ストレス効果及び、熱過度電流に起因する特性を補正したものである。その優れた周波数・温度特性は、ＯＣＸＯへの組み込みに最適である。
【００１７】
本発明は上記実状に鑑みて為されたものであり、既存の一つの固定周波数のＯＣＸＯと安価なＡＴ−ＣＵＴ水晶振動子によるＶＣＸＯとからなる、顧客の要求に応じたＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記従来例の問題点を解決するための本発明は、ＰＬＬ回路において、特定の基準周波数を発振する恒温槽付水晶発振器と、入力電圧に応じて周波数を出力する電圧制御水晶発振器と、入力電圧を増幅する増幅器と、基準周波数を分周する第１の分周器と、電圧制御水晶発振器からの出力を分周する第２の分周器と、第１の分周器からの出力と第２の分周器からの出力を入力し、位相比較を行う位相比較器と、位相比較器からの出力を平滑化するローパスフィルタと、基準周波数を分周する第３の分周器と、電圧制御水晶発振器からの出力を分周する第４の分周器と、第３の分周器からの出力と第４の分周器からの出力を入力し、位相の進み又は遅れを検出する位相進み／遅れ検出器と、位相進み／遅れ検出器からの出力を積分し、電圧を出力する積分器と、ローパスフィルタからの出力と積分器からの出力を加算する加算器とを有し、第１の分周器と第２の分周器の出力周波数は、最大公約数で求められる周波数より高い周波数とするものであり、第３の分周器の出力と第４の分周器の出力は、同じ周波数となるまで各分周器で分周を行うよう設定されていることを特徴とする。
【００１９】
本発明は、上記ＰＬＬ回路において、積分器における積分量又は積分時間を多くして重い応答特性としたことを特徴とする。
【００２０】
本発明は、上記ＰＬＬ回路において、積分器における積分量又は積分時間を少なくして軽い応答特性としたことを特徴とする。
【００２１】
本発明は、ＰＬＬ回路において、特定の基準周波数を発振する恒温槽付水晶発振器と、入力電圧に応じて周波数を出力する電圧制御水晶発振器と、入力電圧を増幅する増幅器と、基準周波数を分周する第１の分周器と、電圧制御水晶発振器からの出力を分周する第２の分周器と、第１の分周器からの出力と第２の分周器からの出力を入力し、位相比較を行う位相比較器と、位相比較器からの出力を平滑化する第１のローパスフィルタと、基準周波数を分周する第３の分周器と、電圧制御水晶発振器からの出力を分周する第４の分周器と、第３の分周器からの出力と第４の分周器からの出力を入力し、位相の進み又は遅れを検出し、検出結果を三値で出力する位相周波数検出器と、位相周波数検出器からの出力を平滑化して、電圧を出力する第２のローパスフィルタと、第１のローパスフィルタからの出力と第２のローパスフィルタからの出力を加算する加算器とを有し、第１の分周器と第２の分周器の出力周波数は、最大公約数で求められる周波数より高い周波数とするものであり、第３の分周器の出力と第４の分周器の出力は、同じ周波数となるまで各分周器で分周を行うよう設定されていることを特徴とする。
【００２２】
本発明は、上記ＰＬＬ回路において、第２のローパスフィルタの時定数を大きくして重い応答特性としたことを特徴とする。
【００２３】
本発明は、上記ＰＬＬ回路において、位相周波数検出器への入力周波数を低くしたことを特徴とする。
【発明の効果】
【００２４】
本発明によれば、特定の基準周波数を発振する恒温槽付水晶発振器と、入力電圧に応じて周波数を出力する電圧制御水晶発振器と、入力電圧を増幅する増幅器と、基準周波数を分周する第１の分周器と、電圧制御水晶発振器からの出力を分周する第２の分周器と、第１の分周器からの出力と第２の分周器からの出力を入力し、位相比較を行う位相比較器と、位相比較器からの出力を平滑化するローパスフィルタと、基準周波数を分周する第３の分周器と、電圧制御水晶発振器からの出力を分周する第４の分周器と、第３の分周器からの出力と第４の分周器からの出力を入力し、位相の進み又は遅れを検出する位相進み／遅れ検出器と、位相進み／遅れ検出器からの出力を積分し、電圧を出力する積分器と、ローパスフィルタからの出力と積分器からの出力を加算する加算器とを有し、第１の分周器と第２の分周器の出力周波数は、最大公約数で求められる周波数より高い周波数とするものであり、第３の分周器の出力と第４の分周器の出力は、同じ周波数となるまで各分周器で分周を行うよう設定されているＰＬＬ回路としているので、ループゲインを大きくすることができ、位相ノイズを基準周波数により近づけることができ、位相の進み／遅れに応じてロックを維持できる効果がある。
【００２５】
本発明によれば、積分器における積分量又は積分時間を多くして重い応答特性とした上記ＰＬＬ回路としているので、安定して位相ノイズ特性を改善できる効果がある。
【００２６】
本発明によれば、積分器における積分量又は積分時間を少なくして軽い応答特性とした上記ＰＬＬ回路としているので、位相位置変動時に元の位相位置への戻り時間を短くできる効果がある。
【００２７】
本発明によれば、特定の基準周波数を発振する恒温槽付水晶発振器と、入力電圧に応じて周波数を出力する電圧制御水晶発振器と、入力電圧を増幅する増幅器と、基準周波数を分周する第１の分周器と、電圧制御水晶発振器からの出力を分周する第２の分周器と、第１の分周器からの出力と第２の分周器からの出力を入力し、位相比較を行う位相比較器と、位相比較器からの出力を平滑化する第１のローパスフィルタと、基準周波数を分周する第３の分周器と、電圧制御水晶発振器からの出力を分周する第４の分周器と、第３の分周器からの出力と第４の分周器からの出力を入力し、位相の進み又は遅れを検出し、検出結果を三値で出力する位相周波数検出器と、位相周波数検出器からの出力を平滑化して、電圧を出力する第２のローパスフィルタと、第１のローパスフィルタからの出力と第２のローパスフィルタからの出力を加算する加算器とを有し、第１の分周器と第２の分周器の出力周波数は、最大公約数で求められる周波数より高い周波数とするものであり、第３の分周器の出力と第４の分周器の出力は、同じ周波数となるまで各分周器で分周を行うよう設定されているＰＬＬ回路としているので、ループゲインを大きくすることができ、位相ノイズを基準周波数により近づけることができ、第２のローパスフィルタの定数値が大きくならず、位相ノイズ特性を改善でき、位相の進み／遅れに応じてロックを維持できる効果がある。
【００２８】
本発明によれば、第２のローパスフィルタの時定数を大きくして重い応答特性とした上記ＰＬＬ回路としているので、安定して位相ノイズ特性を改善できる効果がある。
【００２９】
本発明によれば、位相周波数検出器への入力周波数を低くした上記ＰＬＬ回路としているので、位相ノイズ特性を改善できる効果がある。
【発明を実施するための最良の形態】
【００３０】
［実施の形態の概略］
本発明の実施の形態に係るＰＬＬ回路は、恒温槽付水晶発振器からの基準周波数を第１，３の分周器で分周し、電圧制御水晶発振器からの出力を第２，４の分周器で分周し、第１の分周器と第２の分周器からの出力を位相比較器で位相比較し、位相比較結果をローパスフィルタで平滑化し、第３の分周器と第４の分周器からの出力を位相進み／遅れ検出器で位相の進み又は遅れを検出し、当該検出結果を積分器で積分して電圧を出力し、加算器でローパスフィルタからの出力と積分器からの出力を加算し、第１の分周器と第２の分周器の出力周波数は、最大公約数があれば同じである必要はなく、最大公約数で求められる周波数より高い周波数とするものであり、ループゲインを大きくすることができ、第３の分周器の出力と第４の分周器の出力は、同じ周波数となるまで各分周器で分周を行うようにしているので、位相ノイズを基準周波数により近づけることができ、位相の進み／遅れに応じてロックを維持できるものである。
【００３１】
また、別の実施の形態に係るＰＬＬ回路は、恒温槽付水晶発振器からの基準周波数を第１，３の分周器で分周し、電圧制御水晶発振器からの出力を第２，４の分周器で分周し、第１の分周器と第２の分周器からの出力を位相比較器で位相比較し、位相比較結果を第１のローパスフィルタで平滑化し、第３の分周器と第４の分周器からの出力を位相周波数検出器で位相の進み又は遅れを検出し、検出結果を三値で出力し、当該出力を第２のローパスフィルタで平滑化して電圧を出力し、加算器で第１のローパスフィルタからの出力と第２のローパスフィルタからの出力を加算し、第１の分周器と第２の分周器の出力周波数は、最大公約数があれば同じである必要はなく、最大公約数で求められる周波数より高い周波数とするものであり、ループゲインを大きくすることができ、第３の分周器の出力と第４の分周器の出力は、同じ周波数となるまで各分周器で分周を行うようにしているので、位相ノイズを基準周波数により近づけることができ、第２のローパスフィルタの定数値が大きくならず、位相ノイズ特性を改善でき、位相の進み／遅れに応じてロックを維持できるものである。
【００３２】
尚、位相比較周波数となる基準周波数を位相ノイズが−１２５ｄｂｃ／Ｈｚより下回らない分周数又は分周なしとする。電圧制御発振器の分周後の位相比較周波数は同じではなく、両位相比較周波数間で最大公約数が求められる周波数の組み合わせとする。
位相比較器は、ＥＸ−ＯＲ（Exclusive OR）又はＲ−Ｓ（Reset Set Flip-Flop）式を用いて、その出力をＬＰＦ（Low Pass Filter）により平滑化する。
【００３３】
［第１の実施の形態］
本発明の第１の実施の形態に係るＰＬＬ回路（第１のＰＬＬ回路）について図１を参照しながら説明する。図１は、第１のＰＬＬ回路の構成ブロック図である。
第１のＰＬＬ回路は、図１に示すように、ＯＣＸＯ１と、第１の分周器２と、第２の分周器３と、位相比較器４と、ＬＰＦ５と、加算器６と、増幅器７と、ＶＣＸＯ８と、第３の分周器９と、第４の分周器１０と、位相進み／遅れ検出器１１と、積分器１２とから構成されている。
【００３４】
［第１のＰＬＬ回路の各部］
以下、第１のＰＬＬ回路の各部を説明する。
ＯＣＸＯ１は、一つの固定周波数を発振する恒温槽付水晶発振器である。
第１の分周器２は、ＯＣＸＯ１からの基準周波数を入力し、周波数の分周を行う分周器である。
第２の分周器３は、ＶＣＸＯ８からの出力を分岐して入力し、周波数の分周を行う分周器である。
【００３５】
ここで、第１の分周器２と第２の分周器３の出力周波数は、最大公約数があれば同じである必要はなく、最大公約数で求められる周波数より高い周波数とするものである。これにより、ループゲインを大きくすることができ、位相ノイズを基準周波数により近づけることが可能となる。
【００３６】
位相比較器４は、第１の分周器２かの出力と第２の分周器３からの出力を入力し、両者の位相比較を行い、比較結果を出力する位相比較器である。
ＬＰＦ５は、位相比較器４からの出力を入力し、低周波帯域の周波数信号を通過させるものであり、第１の分周器２と第２の分周器３との位相差に比例する電圧を生成して出力するものである。
【００３７】
加算器６は、ＬＰＦ５からの出力と積分器１２からの出力を加算するものである。
増幅器７は、加算器６からの出力を増幅してＶＣＸＯ８の制御電圧を出力するものである。
【００３８】
ＶＣＸＯ８は、安価なＡＴ−ＣＵＴ水晶振動子を備えた電圧制御水晶発振器であり、増幅器７からの制御電圧によってＰＬＬとしてロックを維持するよう動作するものである。
尚、ＡＴ−ＣＵＴ水晶振動子は、主面がＸ軸に平行で、Ｚ軸から約３５°、ｒ面から約−３°傾いた水晶片を用いたものである。
【００３９】
第３の分周器９は、ＯＣＸＯ１からの基準周波数を入力して分周を行う分周器である。
第４の分周器１０は、ＶＣＸＯ８の出力を分岐して入力し、分周を行う分周器である。
尚、第３の分周器の出力と第４の分周器の出力は、同じ周波数となるまで分周を行うよう設定されている。
【００４０】
位相進み／遅れ検出器１１は、第３の分周器９の立ち上がりを起点として、第４の分周器１０の立ち上がり位相位置が、進んでいれば論理Ｌｏｗレベルを出力し、遅れていれば論理Ｈｉｇｈレベルを出力する論理回路である。よって、位相進み／遅れ検出器１１の回路構成は、簡単な論理回路で実現できる。
積分器１２は、位相進み／遅れ検出器１１の出力を積分して定電圧を出力する回路である。
【００４１】
尚、温度変化によってＶＣＸＯ８の出力周波数が変動すると、ロックを維持するために制御電圧を変化させる必要があり、位相比較器４への入力位相位置が変化することになる。
積分器１２の出力は、ロック時に位相がずれるのを防止して、位相位置を一定に保つ動作をするが、基準周波数の変動量／秒に対応して、第３の分周器９と第４の分周器１０からの出力周波数と積分器１２の積分量を定めれば、位相位置変動時に元の位相位置への戻り時間を最短にすることができる。また、位相ノイズ特性も積分器１２の出力に影響を与えるが、ループゲインによらずに積分時間の調整で改善することができる。
【００４２】
つまり、積分器１２の積分量若しくは積分時間を少なくすれば、戻り時間を早くすることが可能であるが、安定性を犠牲にするものであり、積分量若しくは積分時間を多くすれば、安定して位相ノイズも改善できるが、戻り時間を早くできないものである。
理想的には、積分量若しくは積分時間を多くして重い特性とする方がよいが、戻り時間を勘案して積分量若しくは積分時間を設定することになる。
【００４３】
［第２の実施の形態］
次に、本発明の第２の実施の形態に係るＰＬＬ回路（第２のＰＬＬ回路）について図２を参照しながら説明する。図２は、第２のＰＬＬ回路の構成ブロック図である。
第２のＰＬＬ回路は、図２に示すように、ＯＣＸＯ１と、第１の分周器２と、第２の分周器３と、位相比較器４と、ＬＰＦ（第１のＬＰＦ）５と、加算器６と、増幅器７と、ＶＣＸＯ８と、第３の分周器９と、第４の分周器１０と、位相周波数検出器（ＰＦＤ）２１と、ＬＰＦ（第２のＬＰＦ）２２とから構成されている。
【００４４】
［第２のＰＬＬ回路の各部］
第２のＰＬＬ回路は、第１のＰＬＬ回路における位相進み／遅れ検出器１１及び積分器１２に替えて、ＰＦＤ２１及びＬＰＦ２２を設けている点で相違している。その他の構成は第１のＰＬＬ回路と同様であるので、ＰＦＤ２１とＬＰＦ２２について以下説明する。
【００４５】
位相周波数検出器（ＰＦＤ：Phase Frequency Detector）２１は、第３の分周器９からの出力信号の立ち上がりエッジで、当該出力信号と第４の分周器１０からの出力信号との位相差を検出し、位相の進み／遅れを三値で出力する。
【００４６】
ＬＰＦ２２は、ＰＦＤ２１からの位相差を平滑化して加算器６に出力する。
ＰＦＤ２１から位相の進み／遅れ結果が三値で出力されるので、ＬＰＦ２２の定数値が大きくならない。
また、位相ノイズ特性は、ＰＦＤ２１への入力周波数を低くすれば、改善できる。
ＬＰＦ２２における時定数を調整すれば、積分器１２における積分量若しくは積分時間を調整したのと同様に、安定性と反応性のバランスを図ることができる。
【００４７】
尚、上記各部の具体的回路は、分周器がフリップフロップ又はプログラムカウンターを、位相比較器、ＬＰＦ、加算器、位相進み／遅れ検出器、積分器がオペアンプを用いて実現している。
【００４８】
例えば、ＬＰＦの具体的な構成は、図３又は図４のようになる。図３は、ＬＰＦの回路図であり、図４は、オペアンプを用いたＬＰＦの回路図である。
また、ＰＦＤ２１の具体的な構成は、図５のようになる。図５は、ＰＦＤの回路図である。ＰＦＤのＩＣの入力Ｒには、第３の分周器９からの出力が入力され、ＩＣの入力Ｏi-3 には、図６に示すような、第４の分周器１０からの三値（Ｏ1-3 ）が入力されるものである。図６は、ＩＣへの入力のタイムチャートを示す図である。
【００４９】
［実施の形態の効果］
第１又は第２のＰＬＬ回路によれば、ループゲインを大きくすることができ、位相ノイズを基準周波数により近づけることができ、位相の進み／遅れに応じてロックを維持できる効果がある。
また、第２のＰＬＬ回路によれば、ＬＰＦ２２の定数値が大きくならず、位相ノイズ特性を改善できる効果がある。
【００５０】
第１のＰＬＬ回路によれば、積分器１２における積分量又は積分時間を多くして重い応答特性としているので、安定させることができ、位相ノイズ特性を改善できる効果がある。
また、第１のＰＬＬ回路によれば、積分器１２における積分量又は積分時間を少なくして軽い応答特性としているので、位相位置変動時に元の位相位置への戻り時間を短くできる効果がある。
【００５１】
第２のＰＬＬ回路によれば、ＬＰＦ２２の時定数を大きくして重い応答特性としているので、安定させることができ、位相ノイズ特性を改善できる効果がある。
【００５２】
第２のＰＬＬ回路によれば、位相周波数検出器２１への入力周波数を低くしているので、位相ノイズ特性を改善できる効果がある。
【産業上の利用可能性】
【００５３】
本発明は、既存の一つの固定周波数のＯＣＸＯと安価なＡＴ−ＣＵＴ水晶振動子によるＶＣＸＯとからなるＰＬＬ回路に好適である。
【図面の簡単な説明】
【００５４】
【図１】第１のＰＬＬ回路の構成ブロック図である。
【図２】第２のＰＬＬ回路の構成ブロック図である。
【図３】ＬＰＦの回路図である。
【図４】オペアンプを用いたＬＰＦの回路図である。
【図５】ＰＦＤの回路図である。
【図６】ＩＣへの入力のタイムチャートを示す図である。
【図７】従来の位相同期回路のブロック図である。
【図８】従来のＰＬＬ回路の構成ブロック図である。
【符号の説明】
【００５５】
１…ＯＣＸＯ、  ２…第１の分周器、  ３…第２の分周器、  ４…位相比較器、  ５…ＬＰＦ、  ６…加算器、  ７…増幅器、  ８…ＶＣＸＯ、  ９…第３の分周器、  １０…第４の分周器、  １１…位相進み／遅れ検出器、  １２…積分器、  ２１…位相周波数検出器、  ２２…ＬＰＦ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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