(57)【要約】【課題】製造歩留まりを改善することが可能なアレイ基板の検査方法を提供することを目的とする。【解決手段】映像信号を供給するための信号線と走査信号を供給するための走査線とに電気的に接続されたスイッチング素子と、このスイッチング素子に接続された容量と、を画素のそれぞれに備えたアレイ基板の検査方法であって、  基準特性を有するスイッチング素子が飽和する飽和電圧よりも低いレベルの検査電圧を走査線からスイッチング素子に印加した状態で信号線から容量に電荷を蓄積する工程（ＳＴ１）と、スイッチング素子をオンした状態で信号線から容量に蓄積された電荷を検出する工程（ＳＴ２）と、各画素の容量から検出した電荷量に基づいてアレイ基板の良否を判定する工程（ＳＴ３）と、を備えたことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
映像信号を供給するための信号線と走査信号を供給するための走査線とに電気的に接続されたスイッチング素子と、このスイッチング素子に接続された容量と、を画素のそれぞれに備えたアレイ基板の検査方法であって、
基準特性を有するスイッチング素子が飽和する飽和電圧よりも低いレベルの検査電圧を前記走査線から前記スイッチング素子に印加した状態で、前記信号線から前記容量に電荷を蓄積する工程と、
前記スイッチング素子をオンした状態で、前記信号線から前記容量に蓄積された電荷を検出する工程と、
各画素の前記容量から検出した電荷量に基づいてアレイ基板の良否を判定する工程と、
を備えたことを特徴とするアレイ基板の検査方法。
【請求項２】
前記容量から電荷を検出する工程は、前記走査線から前記スイッチング素子に飽和電圧以上のレベルの電圧を印加した状態で行うことを特徴とする請求項１に記載のアレイ基板の検査方法。
【請求項３】
前記アレイ基板の良否を判定する工程は、各画素の前記容量から検出した電荷量を２次元的または３次元的にマッピングして可視化するデータ処理工程を含むことを特徴とする請求項１に記載のアレイ基板の検査方法。
【請求項４】
前記検査電圧は、基準特性を有するスイッチング素子のしきい値電圧から＋５Ｖまでの範囲内に設定することを特徴とする請求項１に記載のアレイ基板の検査方法。
【請求項５】
前記スイッチング素子は、ポリシリコンによって形成された半導体層を有する薄膜トランジスタであることを特徴とする請求項１に記載のアレイ基板の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アレイ基板の検査方法に係り、特に、各画素に備えられたスイッチング素子のしきい値電圧のばらつきを検査する検査方法に関する。
【背景技術】
【０００２】
近年、液晶表示装置や有機エレクトロルミネッセンス表示装置などのアクティブマトリクス型の平面表示装置において、画面に現れる表示ムラの低減が要求されている。このような表示ムラの原因の一つとして、マトリクス状の各画素に配置された画素トランジスタのしきい値電圧のばらつきが挙げられる。
【０００３】
特に、画素トランジスタとして、多結晶半導体、例えばポリシリコン（ｐ−Ｓｉ）によって形成された半導体層を有する薄膜トランジスタが適用される場合、ポリシリコンの結晶性の差などに起因してしきい値電圧のばらつきを生ずることがある。このようなしきい値電圧のばらつきは、画素それぞれの画素トランジスタが飽和する飽和電圧にばらつきを生じさせるため、画素トランジスタに接続された補助容量に蓄積される電荷に差が生ずる。このため、同じ輝度で表示するための画素電位が画素間でばらつき、画面に表示ムラが発生する。
【０００４】
画素トランジスタの良否を検査する検査方法として、例えば、特許文献１に記載の技術が知られている。この特許文献１によれば、電気的検査装置（いわゆるアレイテスタ）を用いて、各画素に備えられた画素トランジスタに飽和電圧（ＶｇＨ）を印加してオンさせて、補助容量に電荷を蓄積させ、適当な保持時間を置いた後に、再度画素トランジスタに飽和電圧を印加して補助容量に保持されている電荷を検出する。これにより、画素トランジスタがオンしないあるいはオフしないなどの異常を検出可能となり、画素トランジスタの良否が判定される。
【特許文献１】特開２００３−３３００３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したような検査方法では、画素トランジスタに対して完全にオン状態となる飽和電圧を印加するため、画素トランジスタのしきい値電圧のばらつきを検査することはできない。すなわち、基準特性を有する画素トランジスタのしきい値電圧Ｖｔｈに対して、オンしやすい（飽和しやすい）特性を有する画素トランジスタのしきい値電圧は小さく、また、オンしにくい（飽和しにくい）特性を有する画素トランジスタのしきい値電圧は大きい。このような非妙なしきい値電圧のずれは、飽和電圧を印加して検査する従来の検査方法では十分な感度で検出することは困難である。
【０００６】
しかしながら、このようなしきい値電圧のずれは、最終的に画像表示をした場合、表示ムラを発生する原因となる。このため、このような表示ムラの原因となる因子を持ったアレイ基板は、製造歩留まりの低下を防止するために、後工程に流出しないように検査工程において確実に排除されることが望まれている。
【０００７】
この発明は、上述した問題点に鑑みなされたものであって、検査精度に優れたアレイ基板の検査方法を提供することにある。
【課題を解決するための手段】
【０００８】
この発明の態様によるアレイ基板の検査方法は、
映像信号を供給するための信号線と走査信号を供給するための走査線とに電気的に接続されたスイッチング素子と、このスイッチング素子に接続された容量と、を画素のそれぞれに備えたアレイ基板の検査方法であって、
基準特性を有するスイッチング素子が飽和する飽和電圧よりも低いレベルの検査電圧を前記走査線から前記スイッチング素子に印加した状態で、前記信号線から前記容量に電荷を蓄積する工程と、
前記スイッチング素子をオンした状態で、前記信号線から前記容量に蓄積された電荷を検出する工程と、
各画素の前記容量から検出した電荷量に基づいてアレイ基板の良否を判定する工程と、
を備えたことを特徴とする。
【発明の効果】
【０００９】
この発明によれば、検査精度に優れたアレイ基板の検査方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明の一実施の形態に係るアレイ基板の検査方法について図面を参照して説明する。
【００１１】
まず、この実施の形態に係る検査方法によって検査されるアレイ基板の構成について説明する。ここでは、アクティブマトリクス型の平面表示装置として、液晶表示装置に適用されるアレイ基板の構成について説明する。
【００１２】
すなわち、図１に示すように、アレイ基板１は、マトリクス状に配置された複数の画素ＰＸを備えている。このアレイ基板１は、画素ＰＸの行方向に沿って延在する複数の走査線Ｙ、画素ＰＸの列方向に沿って延在する複数の信号線Ｘなどを備えている。これら走査線Ｙ及び信号線Ｘは、絶縁層を介して互いに絶縁分離されている。また、アレイ基板１は、これらの走査線Ｙと信号線Ｘとの交差部付近において画素ＰＸ毎に配置されたスイッチング素子３、このスイッチング素子３に電気的に接続された画素電極５及び容量７などを備えている。走査線Ｙには、スイッチング素子３のオン・オフを制御するための走査信号が供給される。信号線Ｘには、映像信号が供給される。また、容量７は、画素電位を保持する補助容量の他に、寄生容量も含むものとする。
【００１３】
スイッチング素子３は、ポリシリコンによって形成された半導体層を有する薄膜トランジスタ（画素トランジスタ）によって構成されている。このスイッチング素子３のゲート電極は、対応する走査線Ｙに電気的に接続されている（あるいは走査線と一体に形成されている）。スイッチング素子３のソース電極は、対応する信号線Ｘに電気的に接続されている（あるいは信号線と一体に形成されている）。スイッチング素子３のドレイン電極は、対応する画素ＰＸの画素電極５に電気的に接続されている（あるいは画素電極と一体に形成されている）とともに、容量７に電気的に接続されている。
【００１４】
このようなスイッチング素子３は、図２に示すような特性を有している。すなわち、基準となるスイッチング素子３Ｒは、図２のＲで示すような基準特性を有しており、所定のゲート−ドレイン間電圧が印加されたのに基づき、ソース−ドレイン間に電流が流れ始める。ここでは、この電圧をしきい値電圧Ｖｔｈとする。この基準特性には、スイッチング素子３Ｒに対して印加する電圧の上昇に伴って、線形的にソース−ドレイン間電流が増加する線形領域と、ソース−ドレイン間電流が飽和する飽和領域とが含まれる。ここでは、スイッチング素子３が飽和する、すなわちソース−ドレイン間電流が飽和し始める電圧を飽和電圧Ｖｓとする。
【００１５】
通常、表示装置として画面に画像を表示する際に、スイッチング素子３のオン・オフを制御するための走査信号として、スイッチング素子３を完全にオン状態とするために飽和電圧Ｖｓ以上のレベルの選択信号（ＶｇＨ）が印加され、また、スイッチング素子３をオフ状態とするためにしきい値電圧Ｖｔｈ以下のレベルの非選択信号（ＶｇＬ）が印加される。
【００１６】
このような基準特性を有するスイッチング素子３Ｒに対して、オンしやすい（飽和しやすい）特性を有するスイッチング素子３（−）は、図２の（−）で示すように、ソース−ドレイン間電圧でマイナス側にシフトしている。このような特性を有するスイッチング素子３（−）のしきい値電圧は、Ｖｔｈより小さい。また、オンしにくい（飽和しにくい）特性を有するスイッチング素子３（＋）は、図２の（＋）で示すように、ソース−ドレイン間電圧でプラス側にシフトしている。このような特性を有するスイッチング素子３（＋）のしきい値電圧は、Ｖｔｈより大きい。
【００１７】
このようなしきい値電圧のばらつきは、画素それぞれのスイッチング素子３に走査信号を印加した際の駆動能力の差を生じさせるため、スイッチング素子３に接続された容量７に蓄積される電荷に差が生ずる。このため、同じ輝度で表示するための画素電位が画素間でばらつき、画面に表示ムラが発生する。
【００１８】
そこで、この実施の形態では、以下のようなアレイ基板の検査方法を適用する。
【００１９】
液晶表示装置を例に説明した場合、アレイ基板を形成する工程、対向基板を形成する工程、アレイ基板と対向基板とを貼り合せる工程、アレイ基板と対向基板との間に液晶材料を封止する工程、駆動回路を接続する工程などがあるが、このアレイ基板の検査方法は、アレイ基板を形成する工程の後（アレイ基板と対向基板とを貼り合せる工程の前）に行うことが望ましい。これにより、表示ムラの原因となる因子を持ったアレイ基板の後工程への流出を抑制することが可能となる。
【００２０】
図３に示すように、アレイ基板の検査方法は、各画素のスイッチング素子に電気的に接続された容量に電荷を蓄積する工程（ＳＴ１）と、容量に蓄積された電荷を検出する工程（ＳＴ２）と、アレイ基板の良否を判定する工程（ＳＴ３）と、を有している。
【００２１】
まず、ステップＳＴ１に先立って、図４に示すように、電気的検査装置１０のプローブをアレイ基板１の走査線Ｙ及び信号線Ｘに接続する。ここでは、プローブと走査線Ｙ及び信号線Ｘとを一対一で対応させたが、例えば複数の信号線Ｘをグルーピングし、且つ順次選択するようにして１つのプローブで対応させることもできる。
【００２２】
そして、ステップＳＴ１においては、基準特性を有するスイッチング素子３Ｒが飽和する飽和電圧Ｖｓよりも低いレベルの検査電圧Ｖｃを走査線Ｙからスイッチング素子３に印加した状態で、信号線Ｘに電圧Ｖｄを印加する。これにより、スイッチング素子３を介して容量７に電荷が蓄積する。
【００２３】
ここで、検査電圧Ｖｃは、しきい値電圧Ｖｔｈ付近の電圧、すなわち基準特性を有するスイッチング素子３Ｒの線形領域のゲート−ドレイン間電圧に設定される。例えば、スイッチング素子３Ｒのしきい値電圧Ｖｔｈが２Ｖであって、移動度が４０程度の場合、検査電圧Ｖｃは、０Ｖから５Ｖ程度の範囲の値に設定される。また、この検査電圧Ｖｃは、しきい値電圧Ｖｔｈと飽和電圧Ｖｓとの間の範囲の値に設定されても良い。一般的なしきい値電圧Ｖｔｈと飽和電圧Ｖｓとの間の電圧差を考慮すると、検査電圧Ｖｃは、しきい値電圧Ｖｔｈから＋５Ｖまでの範囲の値に設定されることが望ましい。
【００２４】
このような検査電圧Ｖｃが各スイッチング素子３に印加されると、それぞれの特性（駆動能力）の差によって容量７に蓄積される電荷量が異なる。すなわち、スイッチング素子３Ｒに検査電圧Ｖｃを印加した場合と比較して、オンしやすい特性のスイッチング素子３（−）に検査電圧Ｖｃが印加されると、ソース−ドレイン間電流が高く、より多くの電荷が容量７に蓄積される。また、スイッチング素子３Ｒに検査電圧Ｖｃを印加した場合と比較して、オンしにくい特性のスイッチング素子３（＋）に検査電圧Ｖｃが印加されると、ソース−ドレイン間電流が低く、わずかな電荷が容量７に蓄積されることになる。
【００２５】
検査電圧Ｖｃを印加して所定時間が経過した後に、非選択信号ＶｇＬを走査線Ｙからスイッチング素子３に印加する。
【００２６】
続いて、ステップＳＴ２においては、スイッチング素子３に非選択信号を印加してから所定時間が経過した後に、再び、スイッチング素子３をオンした状態で、信号線Ｘから容量７に蓄積された電荷を検出する。このステップＳＴ２において、スイッチング素子３をオンするためには、ステップＳＴ１と同様に検査信号Ｖｃを印加しても良いし、飽和電圧Ｖｓ以上のレベルの電圧、例えばスイッチング素子３が完全にオン状態となる選択信号ＶｇＨを印加しても良い。
【００２７】
続いて、ステップＳＴ３においては、各画素ＰＸの容量７から検出した電荷量に基づいてアレイ基板の良否を判定する。すなわち、ステップＳＴ２において検出した電荷量は、先に説明したように、スイッチング素子３の駆動能力の差によって異なる。このため、基準特性を有するスイッチング素子３Ｒから検出される電荷量を基準とし、この基準の電荷量と検出した電荷量との差によって各画素ＰＸのスイッチング素子３の良否が判定可能となる。また、否と判定されたスイッチング素子３の数によってアレイ基板１の良否が判定可能となる。
【００２８】
なお、このステップＳＴ３においては、各画素ＰＸの容量７から検出した電荷量の差を可視化するために、検出した電荷量を２次元的または３次元的にマッピングするようなデータ処理工程を含んでいても良い。すなわち、検出した電荷量に対応した出力電位をＡＤ変換してディジタル値に変換し、１行分の画素列を構成する各画素ＰＸの検出値をマッピングすることにより２次元的に可視化可能となる（例えば、図５Ａ参照）。また、画面を構成する複数の画素列を構成する各画素ＰＸの検出値をマッピングすることにより３次元的に可視化可能となる（例えば、図５Ｂ参照）。
【００２９】
このように、２次元的にマッピングしたことにより、画素列内の異常画素をデータ上のみならず、視覚的にも検出することが可能となる。また、３次元的にマッピングしたことにより、アレイ基板全体で異常画素発生の傾向をデータ上のみならず、視覚的にも把握しやすくなる。
【００３０】
以上説明したように、この実施の形態に係る検査方法においては、しきい値電圧付近の線形領域のレベルに設定した検査電圧をスイッチング素子に印加して、容量に電荷を蓄積した後に、容量から電荷を検出することにより、アレイ基板の良否を判定している。このような手法によれば、スイッチング素子の特性の微妙なシフト（あるいは各スイッチング素子のしきい値電圧のずれ）を電荷量（あるいは画素電極電位）に反映させて検出することができ、検出感度を向上させることが可能となる。
【００３１】
このような検査方法は、アレイ基板の形成工程の後（アレイ基板と対向基板との貼り合せ工程の前）に行うことにより、表示ムラの原因となる因子を持ったアレイ基板の後工程への流出を抑制することが可能となる。したがって、最終的な製造歩留まりを改善することが可能となる。
【００３２】
また、このような検査方法による検査結果をフィードバックして、スイッチング素子の特性のばらつきの原因を解析することも可能である。例えば、スイッチング素子を構成するポリシリコンからなる半導体層は、成膜したアモルファスシリコンにレーザアニールを施すことによって形成される。上述した検査方法において、アレイ基板のうちの局所領域内の画素で異常が発生していることが検出された場合、レーザアニールを行うためのレーザ出力のばらつきが原因として考えられ、原因究明に貢献できる。
【００３３】
なお、この発明は、上記実施形態そのものに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【００３４】
例えば、上述した実施の形態では、液晶表示装置に適用されるアレイ基板の検査方法について説明したが、本検査方法は、有機エレクトロルミネッセンス表示装置などの他の平面表示装置のアレイ基板にも適用可能である。有機エレクトロルミネッセンス表示装置のアレイ基板においては、走査線と信号線とに接続されたスイッチング素子（例えば、薄膜トランジスタ）に対して上述した検査電圧を印加し、このスイッチング素子に接続された補助容量に電荷を蓄積させ、所定時間経過後に、スイッチング素子をオンさせた状態で補助容量から電荷を検出することで、スイッチング素子のしきい値電圧のばらつきに対応した検査結果を得ることができ、上述した実施の形態と同様の効果が得られる。
【００３５】
また、電気的検査装置として、電子ビーム（ＥＢ）により画素電極電位を求めるＥＢテスタを適用しても良い。
【図面の簡単な説明】
【００３６】
【図１】図１は、アレイ基板の構成例を概略的に示す図である。
【図２】図２は、アレイ基板に備えられるスイッチング素子の特性を説明するための図である。
【図３】図３は、この発明の一実施の形態に係るアレイ基板の検査方法を説明するための図である。
【図４】図４は、図３に示した検査方法において適用される電気的検査装置の構成を概略的に示す図である。
【図５Ａ】図５Ａは、図３に示した検査方法での検査結果を２次元的にマッピングした一例を示す図である。
【図５Ｂ】図５Ｂは、図３に示した検査方法での検査結果を３次元的にマッピングした一例を示す図である。
【符号の説明】
【００３７】
１…アレイ基板、３…スイッチング素子、５…画素電極、７…容量、１０…電気的検査装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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