(57)【要約】【課題】ＬＯＣＯＳ酸化膜が存在しない領域よりも先にＬＯＣＯＳ酸化膜が存在する領域が空乏化し、ソースからドレインに流れる電流経路の途中で電界方向が逆となり、この領域が高抵抗領域化し、電圧電流特性の劣化を引き起こし、ＯＮ抵抗の増大を招いている。【解決手段】Ｐ型半導体基板１上のＮ- 型ウェル拡散層２中に形成されたドレインＰ+ 型拡散層６とソースＰ+ 型拡散層７と、ＬＯＣＯＳ酸化膜５と、ゲート酸化膜８と、ゲート電極９と、ドレインＰ+ 型拡散層６の底面部からゲート酸化膜９下に達する電界緩和用の低濃度Ｐ- 型拡散層３と、低濃度Ｐ- 型拡散層３内に形成された中濃度Ｐ- 型拡散層４とを備え、ゲート電極９下部の低濃度Ｐ- 型拡散層３における表面部分で、低濃度Ｐ- 型拡散層３におけるＬＯＣＯＳ酸化膜５が存在しない領域Ａの長さＬAをＬＯＣＯＳ酸化膜５の存在する領域Ｂの長さＬB よりも長くしてある。【選択図】図１
2007123567.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型半導体基板と、
前記Ｐ型半導体基板上に形成されたＮ- 型ウェル拡散層と、
前記Ｎ- 型ウェル拡散層中に形成されたドレインＰ+ 型拡散層と、
前記Ｎ- 型ウェル拡散層中に形成されたソースＰ+ 型拡散層と、
前記ソースＰ+ 型拡散層端部から形成されたゲート酸化膜と、
前記ゲート酸化膜に続くＬＯＣＯＳ酸化膜と、
前記ゲート酸化膜および前記ＬＯＣＯＳ酸化膜の一部を覆うように形成されたゲート電極と、
前記ドレインＰ+ 型拡散層の底面部から前記ゲート酸化膜下に達する電界緩和用の低濃度Ｐ- 型拡散層と、
前記低濃度Ｐ- 型拡散層内で前記ドレインＰ+ 型拡散層の近傍に形成された中濃度Ｐ- 型拡散層とを備え、
前記ゲート電極下部の前記低濃度Ｐ- 型拡散層における表面部分で前記ＬＯＣＯＳ酸化膜の存在しない領域の長さが前記ＬＯＣＯＳ酸化膜の存在する領域の長さよりも長いことを特徴とする半導体装置。
【請求項２】
前記Ｎ- 型ウェル拡散層は、Ｎ- 型エピタキシャル層で形成されている請求項１に記載の半導体装置。
【請求項３】
前記Ｐ型半導体基板と前記Ｎ- 型ウェル拡散層の間にＮ+ 型埋め込み拡散層が形成されている請求項１または請求項２に記載の半導体装置。
【請求項４】
前記Ｐ型半導体基板は、誘電体分離基板で形成されている請求項１から請求項３までのいずれかに記載の半導体装置。
【請求項５】
前記Ｎ- 型ウェル拡散層と前記低濃度Ｐ- 型拡散層が互いに側面部分で接し、それぞれの底面部分が前記Ｎ+ 型埋め込み拡散層まで達している請求項３または請求項４に記載の半導体装置。
【請求項６】
前記中濃度Ｐ- 型拡散層は、前記低濃度Ｐ- 型拡散層内で前記ドレインＰ+ 型拡散層の両側に形成されている請求項１から請求項５までのいずれかに記載の半導体装置。
【請求項７】
前記中濃度Ｐ- 型拡散層は、前記低濃度Ｐ- 型拡散層内で前記ドレインＰ+ 型拡散層の底面部を覆うように形成されている請求項１から請求項５までのいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に高耐圧仕様のＰＭＯＳＦＥＴの構造に関する（ＭＯＳ：金属酸化物半導体。ＦＥＴ：電界効果トランジスタ）。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化に伴って、高耐圧ＭＯＳ素子、低耐圧ＣＭＯＳ素子やバイポーラ素子等を同一基板に集積した半導体集積回路が求められるようになってきた（ＣＭＯＳ：Complementary ＭＯＳ）。
【０００３】
高耐圧仕様のＰＭＯＳＦＥＴとしては、高耐圧ＭＯＳ素子のドレイン領域に電界緩和層を２つ設け、トランジスタ特性を向上するという技術（以下、従来例とする）などが開示されている（例えば、特許文献１参照）。
【０００４】
しかしながら、従来例では低濃度Ｐ- 型電界緩和拡散層がＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜の有無で表面濃度が変化し、かつ、低濃度Ｐ- 型電界緩和拡散層のソース側端とＬＯＣＯＳ酸化膜までの距離が近いため、ゲート電圧が高くなったときに抵抗成分が付加され、電流特性が悪くなるという短所を有している。
【０００５】
以下、従来の高耐圧ＰＭＯＳＦＥＴの具体例について説明する。
【０００６】
図６に示すように、Ｐ型半導体基板１上に形成されたＮ- 型ウェル拡散層２の中に、ドレインＰ+ 型拡散層６と、ソースＰ+ 型拡散層７と、ソース端のゲート酸化膜８からＬＯＣＯＳ酸化膜５に至るゲート電極９が形成されている。また、ドレインＰ+ 型拡散層６の底面部からゲート酸化膜８下に達する電界緩和用の低濃度Ｐ- 型拡散層３が形成されているとともに、低濃度Ｐ- 型拡散層３内でドレインＰ+ 型拡散層６の底面部を覆うように中濃度Ｐ- 型拡散層４が形成されている。
【０００７】
この構成の高耐圧ＰＭＯＳＦＥＴでは、低濃度Ｐ- 型拡散層３が電界緩和層として働くため、ゲートがＯＦＦしているときの耐圧は、低濃度Ｐ- 型拡散層３の濃度と、ソース側端から中濃度Ｐ- 型拡散層４までの距離で決定される。また、ゲートがＯＮしているときの耐圧は、上記の内容に加え、ドレイン中を流れる電流による電界を緩和する中濃度Ｐ- 型拡散層４の濃度と、ドレインＰ+ 型拡散層６までの距離で決定される。そして、ゲートがＯＮ、ＯＦＦいずれの状態のときにも耐圧を確保できるように設計されている。
【特許文献１】特開平１１−１６３３３６号（特許第３０６１０２３号）公報（第２−３頁、第１−５図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来例では低濃度Ｐ- 型拡散層３を形成する工程は、ＬＯＣＯＳ酸化膜５を形成する以前の工程で作成されるため、ＬＯＣＯＳ酸化膜５が存在する領域ＢではＬＯＣＯＳ酸化膜５を形成する際に不純物であるボロン（Ｐ型不純物）が吸い出され、表面濃度が下がり、ＬＯＣＯＳ酸化膜５が存在しない領域Ａとの間で、不純物濃度に差が発生している。
【０００９】
このような不純物濃度の高耐圧ＰＭＯＳＦＥＴは、Ｎ- 型ウェル拡散層２の電位に対してゲート電圧が一定以上低く、かつドレイン電圧がソース電圧に対して一定以上低くなったとき、すなわちＭＯＳ特性のＶＤ−ＩＤ特性で線形領域から飽和領域に移行する領域で、ソース、ドレイン間耐圧を持たせるために低濃度Ｐ- 型拡散層３のソース側から空乏層が延びてくる。この空乏層がゲート電極９の直下のＬＯＣＯＳ酸化膜５の存在する低濃度Ｐ- 型拡散層３の領域Ｂの表面まで延び、ソースからドレインに流れる電流経路を遮る。その結果、ＬＯＣＯＳ酸化膜５が存在しない領域Ａよりも先に領域Ｂが空乏化することとなる。その結果、ソースからドレインに流れる電流経路の途中、領域Ａから領域Ｂにかけての電界方向が逆となり、この領域が高抵抗領域となる。
【００１０】
このため、図７のＶＤ−ＩＤ特性図に示すように、ドレイン電圧（ＶＤ）の上昇に伴ってドレイン電流（ＩＤ）が増加しない飽和領域が存在せず、非飽和領域の電圧電流特性は直線性が損なわれた特性になる（原点からの立ち上がりの急峻性に欠ける）。すなわち、この高抵抗領域が電圧電流特性の劣化を引き起こし、ＯＮ抵抗の増大を招いている。
【００１１】
本発明は、このような事情に鑑みて創作したものであり、電圧電流特性が劣化しない、ＯＮ抵抗の低い高耐圧仕様のＰＭＯＳＦＥＴを搭載する半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１２】
本発明による半導体装置は、
Ｐ型半導体基板と、
前記Ｐ型半導体基板上に形成されたＮ- 型ウェル拡散層と、
前記Ｎ- 型ウェル拡散層中に形成されたドレインＰ+ 型拡散層と、
前記Ｎ- 型ウェル拡散層中に形成されたソースＰ+ 型拡散層と、
前記ソースＰ+ 型拡散層端部から形成されたゲート酸化膜と、
前記ゲート酸化膜に続くＬＯＣＯＳ酸化膜と、
前記ゲート酸化膜および前記ＬＯＣＯＳ酸化膜の一部を覆うように形成されたゲート電極と、
前記ドレインＰ+ 型拡散層の底面部から前記ゲート酸化膜下に達する電界緩和用の低濃度Ｐ- 型拡散層と、
前記低濃度Ｐ- 型拡散層内で前記ドレインＰ+ 型拡散層の近傍に形成された中濃度Ｐ- 型拡散層とを備え、
前記ゲート電極下部の前記低濃度Ｐ- 型拡散層における表面部分で前記ＬＯＣＯＳ酸化膜の存在しない領域の長さが前記ＬＯＣＯＳ酸化膜の存在する領域の長さよりも長いことを特徴とするものである。
【００１３】
すなわち、高耐圧仕様のＰＭＯＳＦＥＴにおいて、低濃度Ｐ- 型拡散層においてＬＯＣＯＳ酸化膜の存在する領域Ｂの長さＬB に対し、ＬＯＣＯＳ酸化膜の存在しない領域Ａの長さＬA が長いことを特徴とする。
【００１４】
本発明によると、ソース、ドレイン間耐圧を持たせるための低濃度Ｐ- 型拡散層のソース側から延びてくる空乏層がゲート電極直下のＬＯＣＯＳ酸化膜の存在する領域Ｂに達する前に、ＭＯＳ特性のＶＤ−ＩＤ特性でドレイン電流が一定となる飽和領域に移行する構造となっている。すなわち、ドレイン電圧が増加し飽和領域に達してから低濃度Ｐ- 型拡散層のソース側より延びてくる空乏層が、ＬＯＣＯＳ酸化膜の存在する領域Ｂに達する構造となっている。そのため、上記のような高抵抗領域が発生せず、良好なＶＤ−ＩＤ特性を確保することができる。すなわち、ドレイン電圧の上昇に伴ってドレイン電流が増加しない飽和領域が存在し、非飽和領域の電圧電流特性がほぼ直線である特性となる。結果として、ＯＮ抵抗の低い高耐圧仕様のＰＭＯＳＦＥＴを搭載する半導体装置を実現することができる。
【００１５】
上記の構成において、Ｎ- 型ウェル拡散層はＮ- 型エピタキシャル層で形成されていることが好ましい。
【００１６】
また、上記の構成において、Ｐ型半導体基板とＮ- 型ウェル拡散層の間にＮ+ 型埋め込み拡散層が形成されていることが好ましい。これによれば、Ｐ型半導体基板とドレイン部の低濃度Ｐ- 型拡散層との間に存在するＮ+ 型埋め込み拡散層の濃度の調整によって、ドレインとＰ型半導体基板との耐圧が容易に調整・向上される。
【００１７】
また、上記の構成において、Ｐ型半導体基板は誘電体分離基板で形成されていることが好ましい。これによれば、誘電体部分の厚さの調整によって、ソースおよびドレインと半導体支持基板の耐圧が容易に調整・向上され、かつドレインと半導体支持基板との寄生容量が低減し、より高速動作が可能となる。
【００１８】
また、上記の構成において、Ｎ- 型ウェル拡散層と低濃度Ｐ- 型拡散層が互いに側面部分で接し、それぞれの底面部分がＮ+ 型埋め込み拡散層まで達していることが好ましい。これによれば、Ｎ- 型ウェル拡散層がドレイン部の電界緩和用の低濃度Ｐ- 型拡散層の領域に入っていないため、ＰＭＯＳＦＥＴのしきい値電圧を決定するＮ- 型ウェル拡散層の不純物濃度の調整と、耐圧を決定する低濃度Ｐ- 型拡散層の不純物濃度の調整とが、個別的に可能となり、拡散プロファイルの決定が容易となる。
【００１９】
なお、前記中濃度Ｐ- 型拡散層は、前記低濃度Ｐ- 型拡散層内で前記ドレインＰ+ 型拡散層に対して、その両側に形成されているのでもよいし、あるいは、ドレインＰ+ 型拡散層の底面部を覆うように形成されているのでもよい。
【発明の効果】
【００２０】
本発明によれば、低濃度の拡散層においてＬＯＣＯＳ酸化膜の存在する領域Ｂの長さＬB に対し、ＬＯＣＯＳ酸化膜の存在しない領域Ａの長さＬA を長くしたことにより、良好なＶＤ−ＩＤ特性で、ＯＮ抵抗の低い高耐圧仕様のＰＭＯＳＦＥＴを搭載する半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明にかかわる半導体装置の実施の形態を図面に基づいて詳細に説明する。
【００２２】
（実施の形態１）
図１は本発明の実施の形態１における高耐圧仕様のＰＭＯＳＦＥＴの主要部分の断面図、図２はそのＶＤ−ＩＤ特性図である。
【００２３】
図１において、１はＰ型半導体基板、２はＮ- 型ウェル拡散層、３は電界緩和用の低濃度Ｐ- 型拡散層、４は中濃度Ｐ- 型拡散層、５はＬＯＣＯＳ酸化膜、６はドレインＰ+ 型拡散層、７はソースＰ+ 型拡散層、８はゲート酸化膜、９はゲート電極である。
【００２４】
Ｐ型半導体基板１上に形成されたＮ- 型ウェル拡散層２の中に、ドレインＰ+ 型拡散層６と、ソースＰ+ 型拡散層７と、ソース端のゲート酸化膜８からＬＯＣＯＳ酸化膜５に至るゲート電極９が形成されている。また、ドレインＰ+ 型拡散層６の底面部からゲート酸化膜８下に達する電界緩和用の低濃度Ｐ- 型拡散層３が形成されているとともに、低濃度Ｐ- 型拡散層３内でドレインＰ+ 型拡散層６の両側に中濃度Ｐ- 型拡散層４が形成されている。なお、ソース、ドレイン電極および層間膜、保護膜等は図示を省略している。中濃度Ｐ- 型拡散層４の位置は、ここでは、図６の従来技術とは相違している。ただし、図６と同じでもよい。
【００２５】
Ａは低濃度Ｐ- 型拡散層３においてＬＯＣＯＳ酸化膜５が存在しない領域、Ｂは低濃度Ｐ- 型拡散層３においてＬＯＣＯＳ酸化膜５が存在する領域である。本実施の形態においては、ＬＯＣＯＳ酸化膜５が存在しない領域Ａの長さＬA の方を、ＬＯＣＯＳ酸化膜５が存在する領域Ｂの長さＬB に比べて長くしている。
【００２６】
上記構成の本実施の形態の半導体装置によると、ゲート電極９の電圧がＮ- 型ウェル拡散層２の電位に比べて低く、ゲート領域が充分ＯＮ状態になっているとき、ドレイン電圧がソース電圧に比べ低くなっていくと、ソース、ドレイン間電圧に対応した空乏層がＮ- 型ウェル拡散層２と低濃度Ｐ- 型拡散層３の境界部分から延びてくる。このとき、ソース、ドレイン間に流れる電流はほぼ線形に増加する。ソース、ドレイン間電圧差がなお大きくなるにつれて、この空乏層領域も大きくなり、低濃度Ｐ- 型拡散層３においてＬＯＣＯＳ酸化膜５が存在しない領域Ａに延びてくる。その後、さらにソース、ドレイン間電圧差が大きくなり、ゲート電圧によって反転層を維持できる電位差よりも大きくなったとき、飽和領域に入る。
【００２７】
このとき、ＬＯＣＯＳ酸化膜５が存在しない領域Ａの長さＬA がＬＯＣＯＳ酸化膜５の存在する領域Ｂの長さＬB よりも長いため、低濃度Ｐ- 型拡散層３に延びる空乏層が領域Ａ内に留まり、不純物濃度の一番低い領域Ｂには達しない。したがって、高抵抗領域を形成することがなく、良好なＶＤ−ＩＤ特性、すなわちＯＮ抵抗の低い特性が得られる。
【００２８】
すなわち、図２に示すように、ドレイン電圧（ＶＤ）の上昇に伴ってドレイン電流（ＩＤ）が増加しない飽和領域が存在し、非飽和領域の電圧電流特性がほぼ直線である特性（原点からの立ち上がりに急峻性がある）を得ることができる。
【００２９】
通常、ＯＮ抵抗を下げるためには、ソース、ドレイン間距離をできるだけ短くすることが要求される。すなわち、領域Ａの長さＬA 、領域Ｂの長さＬB を共にできるだけ短くすることが要求される。しかし、短くしすぎるとソース、ドレイン間の耐圧が下がるため、耐圧とＯＮ抵抗低減がトレードオフの関係となる。デバイス設計では、耐圧を維持した上で、ＬA の長さをＬB よりも大きくした上、ＬA とＬB を合わせた長さをできるだけ短くすることが要求される。
【００３０】
低耐圧ＣＭＯＳ素子と高耐圧ＭＯＳ素子を集積する場合の拡散プロセスとしては、Ｎ- 型ウェル拡散層２は低耐圧ＰＭＯＳＦＥＴのＮ- 型ウェル拡散層と同一の拡散層で構成してもよく、低濃度Ｐ- 型拡散層３は低耐圧ＮＭＯＳＦＥＴのＰ- 型ウェル拡散層と同一の拡散層で構成してもよい。また、ソースＰ+ 型拡散層７とドレインＰ+ 型拡散層６は、低耐圧ＰＭＯＳＦＥＴのソース、ドレインと同一の拡散層で構成してもよい。さらに、中濃度Ｐ- 型拡散層４は、低耐圧ＮＭＯＳＦＥＴのチャンネルストッパ拡散層と同一の拡散層でも構成可能である。したがって、本実施の形態の高耐圧ＰＭＯＳＦＥＴに必要な特別な拡散層はない。その結果、拡散プロセスのコストアップを招くことなく、低耐圧ＣＭＯＳ素子と良好なＶＤ−ＩＤ特性を持った、高耐圧ＰＭＯＳＦＥＴを同一プロセスで提供できる。
【００３１】
以上のように本実施の形態によれば、ＶＤ−ＩＤ特性が良好で高耐圧仕様のＰＭＯＳＦＥＴを搭載する半導体装置を実現できる。
【００３２】
なお、Ｎ- 型ウェル拡散層２はＮ- 型エピタキシャル層で構成してもよく、上記同様の効果が得られる。また、中濃度Ｐ- 型拡散層４はドレインＰ+ 型拡散層６の両側にのみ形成したが、これに代えて、従来技術の場合の図６と同様に、低濃度Ｐ- 型拡散層３内でドレインＰ+ 型拡散層６の底面部を覆うように形成してもよい。
【００３３】
（実施の形態２）
図３は本発明の実施の形態２における高耐圧仕様のＰＭＯＳＦＥＴの主要部分の断面図である。図３において、１０はＮ+ 型埋め込み拡散層であり、その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付す。
【００３４】
本実施の形態においては、Ｐ型半導体基板１上にＮ+ 型埋め込み拡散層１０を形成し、その上に形成されたＮ- 型ウェル拡散層２の中に、ドレインＰ+ 型拡散層６と、ソースＰ+ 型拡散層７と、ソース端のゲート酸化膜８からＬＯＣＯＳ酸化膜５に至るゲート電極９が形成されている。その他の構成については実施の形態１と同様であるので、説明を省略する。
【００３５】
本実施の形態では、Ｐ型半導体基板１とＮ- 型ウェル拡散層２の間にＮ+ 型埋め込み拡散層１０を形成していることが、上記実施の形態１と違う点である。
【００３６】
本実施の形態によれば、実施の形態１と同様の効果が得られるほか、Ｎ+ 型埋め込み拡散層１０がＰ型半導体基板１とドレイン部の低濃度Ｐ- 型拡散層３との間に存在するため、Ｎ+ 型埋め込み拡散層１０の濃度の調整によって、ドレインとＰ型半導体基板１との耐圧を容易に調整・向上することができる。
【００３７】
バイポーラ素子と低耐圧ＣＭＯＳ素子および高耐圧ＭＯＳ素子を同時に集積する拡散プロセスの場合、追加のＮ+ 型埋め込み拡散層１０はバイポーラ素子の特性向上に使用される拡散層であるため、実施の形態２として特別な拡散層は必要でなく、拡散プロセスのコストアップを招くことなく、良好なＶＤ−ＩＤ特性が得られる高耐圧仕様のＰＭＯＳＦＥＴを形成できる。
【００３８】
以上のように本実施の形態によれば、良好なＶＤ−ＩＤ特性が得られ、かつドレインとＰ型半導体基板との耐圧を容易に向上可能な高耐圧仕様のＰＭＯＳＦＥＴを搭載する半導体装置を実現できる。
【００３９】
（実施の形態３）
図４は本発明の実施の形態３における高耐圧仕様のＰＭＯＳＦＥＴの主要部分の断面図である。図４において、１ａは半導体支持基板、１１は埋め込み酸化膜である。半導体支持基板１ａ上の埋め込み酸化膜１１、その上に半導体層を持った誘電体分離基板１２が用いられている。本実施の形態では、誘電体分離基板１２上にＮ- 型ウェル拡散層２以降の拡散層を形成していることが、上記実施の形態１と違う点である。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００４０】
本実施の形態によれば、実施の形態１と同様の効果が得られるほか、埋め込み酸化膜１１が半導体支持基板１ａとソースＰ+ 型拡散層７およびドレイン部の低濃度Ｐ- 型拡散層３との間に存在するため、埋め込み酸化膜１１の厚さの調整によって、ソースおよびドレインと半導体支持基板１ａの耐圧を容易に調整・向上することができ、かつドレインと半導体支持基板１ａとの寄生容量が低減し、より高速動作が可能となる。
【００４１】
以上のように本実施の形態によれば、良好なＶＤ−ＩＤ特性が得られ、かつソースおよびドレインと半導体支持基板との耐圧を容易に向上し、高速動作が可能な高耐圧仕様のＰＭＯＳＦＥＴを搭載する半導体装置を実現できる。
【００４２】
（実施の形態４）
図５は本発明の実施の形態４における高耐圧仕様のＰＭＯＳＦＥＴの主要部分の断面図である。
【００４３】
本実施の形態では、Ｐ型半導体基板１上にＮ+ 型埋め込み拡散層１０が形成され、Ｎ- 型ウェル拡散層２とドレイン電界緩和用の低濃度Ｐ- 型拡散層３とが互いに接する状態で、Ｎ+ 型埋め込み拡散層１０まで達するように形成されている。Ｐ型半導体基板１上にＮ+ 型埋め込み拡散層１０が形成され、その上のソースＰ+ 型拡散層７側にのみＮ- 型ウェル拡散層２が形成され、ドレインＰ+ 型拡散層６側にのみ低濃度Ｐ- 型拡散層３が接してＮ+ 型埋め込み拡散層１０まで形成されていることが、上記実施の形態１と違う点である。
【００４４】
本実施の形態によれば、実施の形態１と同様の効果が得られるほか、Ｎ- 型ウェル拡散層２がドレイン部の電界緩和用の低濃度Ｐ- 型拡散層３の領域には入っていないため、ＰＭＯＳＦＥＴのしきい値電圧Ｖｔｈを決定するＮ- 型ウェル拡散層２の不純物濃度の調整と、耐圧を決定する低濃度Ｐ-型拡散層３の不純物濃度の調整とについて、互いに独立して個別的に調整することができ、拡散プロファイルの決定が容易となるメリットがある。
【００４５】
その上、上記実施の形態２と同様に、Ｎ+ 型埋め込み拡散層１０がＰ型半導体基板１とドレイン部の低濃度Ｐ- 型拡散層３との間に存在するため、Ｎ+ 型埋め込み拡散層１０の濃度の調整によって、ドレインとＰ型半導体基板１との耐圧を容易に調整・向上することもできる。
【００４６】
実施の形態２と同様に、バイポーラ素子と低耐圧ＣＭＯＳ素子および高耐圧ＭＯＳ素子を同時に集積する拡散プロセスの場合、追加のＮ+ 型埋め込み拡散層１０はバイポーラ素子の特性向上に使用される拡散層であり、実施の形態４として特別な拡散層は必要でなく、拡散プロセスのコストアップを招くことなく、良好なＶＤ−ＩＤ特性が得られる高耐圧仕様のＰＭＯＳＦＥＴを形成できる。
【００４７】
以上のように本実施の形態によれば、良好なＶＤ−ＩＤ特性が得られ、拡散プロファイルの決定が容易でかつドレインとＰ型半導体基板との耐圧も容易に向上可能な高耐圧仕様のＰＭＯＳＦＥＴを搭載する半導体装置を実現できる。
【００４８】
なお、実施の形態２〜４においても、中濃度Ｐ- 型拡散層４については、従来技術の場合の図６と同様に、低濃度Ｐ- 型拡散層３内でドレインＰ+ 型拡散層６の底面部を覆うように形成してもよい。
【産業上の利用可能性】
【００４９】
本発明の技術は、ＶＤ−ＩＤ特性が良好で、ＯＮ抵抗の小さい高耐圧仕様のＰＭＯＳＦＥＴを搭載する半導体装置等に有用である。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態１における半導体装置の断面図
【図２】本発明の実施の形態１における半導体装置のＶＤ−ＩＤ特性図
【図３】本発明の実施の形態２における半導体装置の断面図
【図４】本発明の実施の形態３における半導体装置の断面図
【図５】本発明の実施の形態４における半導体装置の断面図
【図６】従来例における半導体装置の断面図
【図７】従来例における半導体装置のＶＤ−ＩＤ特性図
【符号の説明】
【００５１】
１  Ｐ型半導体基板
１ａ  半導体支持基板
２  Ｎ- 型ウェル拡散層
３  低濃度Ｐ- 型拡散層
４  中濃度Ｐ- 型拡散層
５  ＬＯＣＯＳ酸化膜
６  ドレインＰ+ 型拡散層
７  ソースＰ+ 型拡散層
８  ゲート酸化膜
９  ゲート電極
１０  Ｎ+ 型埋め込み拡散層
１１  埋め込み酸化膜
１２  誘電体分離基板
【図１】
2007123567.tif 000003
【図２】
2007123567.tif 000004
【図３】
2007123567.tif 000005
【図４】
2007123567.tif 000006
【図５】
2007123567.tif 000007
【図６】
2007123567.tif 000008
【図７】
2007123567.tif 000009