(57)【要約】【課題】III 族窒化物系化合物半導体を用いた電子装置においてリーク電流の低下と耐圧を向上させること。【解決手段】厚さ約４００μｍの炭化シリコン（ＳｉＣ）からなる基板１０１の上に単結晶の第１バッファ層１０３を設け、その層の上に非晶質の第２バッファ層１０５を設け、その層の上にアンドープのＧａＮから成る基底層１０７を設けた。この層の上に、キャリヤ供給層となる４５ｎｍのアンドープのＡｌx Ｇａ1-x Ｎから成る半導体結晶層１０９が積層されている。この構成の電界効果トランジスタ１００では、バッファリーク電流を低下でき、オフ動作時におけるソースドレイン間の耐圧を向上させることができた。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に III族窒化物系化合物半導体より成る半導体結晶層を複数層結晶成長させることにより形成される電子装置において、
基板上に成長された単結晶のＡｌx Ｇａ1-x Ｎ（０＜ｘ≦１）から成る第１バッファ層と、
前記第１バッファ層上に成長された非単結晶のＡｌy Ｇａ1-y Ｎ（０≦ｙ≦１）から成る第２バッファ層と、
前記第２バッファ層上に形成されたアンドープのＧａＮから成る基底層と
を有することを特徴とする電子装置。
【請求項２】
前記第１バッファ層は、１０００℃〜１２００℃で成長された層である
ことを特徴とする請求項１に記載の電子装置。
【請求項３】
前記第２バッファ層は、３５０℃〜８００℃で成長された層である
ことを特徴とする請求項１又は請求項２に記載の電子装置。
【請求項４】
前記基板は、ＳｉＣから成る
ことを特徴とする請求項１乃至請求項３の何れか１項に記載の電子装置。
【請求項５】
前記第２バッファ層の膜厚は、５ｎｍ以上２０ｎｍ以下である
ことを特徴とする請求項１乃至請求項４の何れか１項に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、 III族窒化物系化合物半導体の結晶成長によって製造される電子装置、例えば、電界効果トランジスタ（各種のＦＥＴやＨＥＭＴ等）、発光素子などに用いることができる。
【背景技術】
【０００２】
下記特許文献１に開示されているように、導電性ＳｉＣ基板の上に、Ａｌを必須とする窒化物半導体から成る下地層を１１００℃〜１２５０℃の高温で厚さ０．５μｍ〜１００μｍに成長させ、その下地層の上にアンドーブのＧａＮから成る層、その他の窒化物半導体から成る層を形成している。この技術では、導電性のＳｉＣを用いても、基板に対する絶縁性を確保するために、Ａｌを必須とする窒化物半導体が下地層として用いられている。最も望ましい下地層としては、バンドギャップの大きい絶縁性のＡｌＮである。
【０００３】
また、従来では、さらに絶縁性を確保するために、下地層やその上のＧａＮ層に、深い不純物準位を形成する例えば鉄（Ｆｅ）などの遷移金属をドープすることがあり、また、炭素（Ｃ）などをドープする場合も見られた。
【特許文献１】特開２００２−３５９２５５
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、Ａｌを必須とする窒化物半導体から成る下地層を形成する場合には、基板に対して絶縁性が確保されたとしても、当該電子装置が非導通状態にある時（オフ時）の入出力端子間におけるリーク電流や、素子の耐圧性などの問題があった。また、下地層の上のＧａＮ層に、遷移金属をドープすることによって伝導電子濃度を低下させる従来の方法によれば、以下の作用に基づいて素子特性が劣化することがある。
【０００５】
（１）アンドープ層の結晶成長中または結晶成長後に、上記の不純物（遷移金属など）がそのアンドープ層に含有され易くなるため、そのアンドープ層の結晶性や、更にはその上に積層される他の半導体層の結晶性までもが劣化し易くなる。
（２）例えば熱拡散などによって上記の不純物（遷移金属など）が、２次元電子ガス層の形成されるべきヘテロ界面周辺にまで運ばれると、それらの不純物によって当該チャネル上では電子散乱が生じ易くなり、当該電子装置のオン抵抗が上昇する。
【０００６】
本発明は、上記の課題を解決するために成されたものであり、その目的は、リーク電流を減少させて、耐圧性を向上させた電子装置を提供することである。
【課題を解決するための手段】
【０００７】
上記の課題を解決するためには、以下の手段が有効である。
即ち、本発明の第１の手段は、基板上に III族窒化物系化合物半導体より成る半導体結晶層を複数層結晶成長させることにより形成される電子装置において、基板上に成長させた単結晶のＡｌx Ｇａ1-x Ｎ（０＜ｘ≦１）から成る第１バッファ層と、この第１バッファ層上に成長させた非単結晶のＡｌy Ｇａ1-y Ｎ（０≦ｙ≦１）から成る第２バッファ層と、この第２バッファ層上に形成されたアンドープのＧａＮから成る基底層とを有することを特徴とする電子装置である。
【０００８】
ここで、基底層の意味は、第２バッファ層の上の層の意味であり、素子として機能する層の結晶性を向上させるために設けられる層であって、基底層の上に素子として機能する各層が形成されるものであっても、この基底層自体が素子として機能する層であっても良い。また、第１バッファ層は単結晶バッファ層である。基板は特に限定しないが、ＳｉＣ、サファイアなどである。第１バッファ層がＡｌx Ｇａ1-x Ｎ（０＜ｘ≦１）から成り厚くする場合、特に、ＡｌＮから成る場合には、第１バッファ層の絶縁性が高いので、基板は、シリコン、ｎ−ＳｉＣなどの導電性基板であっても良い。
【０００９】
また、第１バッファ層の厚さは、１００ｎｍ以上２０μｍ以下が望ましい。さらに、望ましくは、１５０ｎｍ〜１５μｍである。第１バッファ層の厚さは特に限定しないが、結晶性の良い単結晶が得られれば良い。
また、上記の非単結晶の層は、非晶質層または多結晶層から構成される半導体層である。したがって、例えば、低温成長などにより一旦積層された非晶質構造の半導体層が、その後の結晶成長温度の上昇などによって多結晶化した半導体層なども、勿論この非単結晶の層に含まれる。したがって、上記の第２バッファ層は、例えばサファイア基板やＳｉＣ基板などの上にＧａＮを成長させる際に用いられる通常の低温成長バッファ層と略同様に形成してもよい。
【００１０】
本発明の第２の手段は、第１の手段において、第１バッファ層は１０００℃〜１２００℃で成長された層であることを特徴とする電子装置である。通常、第１バッファ層は、その組成比の半導体を単結晶成長させる高温で成長させる。
また、本発明の第３の手段は、第１又は第２の手段において、第２バッファ層は３５０℃〜８００℃で成長された層であることを特徴とする電子装置である。この温度は４００℃〜７５０℃がより望ましく、さらに望ましくは４００℃〜６００℃である。非単結晶とするには、このような低温で成長させることが望ましい。また、非単結晶が得られるのであれば、高温度で成長させたり、スパッタリングで形成するなどの方法も採用できる。
また、本発明の第４の手段は、第１乃至第３の何れかの手段において、基板は、ＳｉＣから成ることを特徴とする電子装置である。
また、本発明の第５の手段は、第１乃至第４の何れかの手段において、第２バッファ層の膜厚が５ｎｍ以上２０ｎｍ以下であることを特徴とする電子装置である。
【発明の効果】
【００１１】
以上の本発明の手段によって得られる効果は以下の通りである。
即ち、本発明の第１の手段によれば、非単結晶のＡｌy Ｇａ1-y Ｎ（０≦ｙ≦１）から成る第２バッファ層が上記の第１バッファ層と基底層との間に積層されるので、この新たな非単結晶層の挿入によって、アンドープのＧａＮからなる基底層と第１バッファ層とのヘテロ界面近傍に、従来形成されていたと推察されるリーク電流の漏洩路（リークパス）が形成され難くなるものと考えられる。或いは、この新たな非単結晶層の挿入により、リークパスのシート抵抗が効果的に高くなったと言う可能性も考えられる。
このため、本発明の第１の手段によれば、所望の電子装置におけるリーク電流が減少し、耐圧が向上する。
なお、上記のリーク電流のことを以下ではバッファリーク電流と言うことがある。
【００１２】
また、本発明の第２の手段によれば、第１バッファ層は１０００℃〜１２００℃で成長された層とすることで、単結晶とすることができる。
また、本発明の第３の手段によれば、第２バッファ層は３５０℃〜８００℃で成長された層とすることで、非単結晶とすることができる。
また、本発明の第４の手段によれば、基板をＳｉＣとすることで、格子定数の近いＧａＮから成る基底層を結晶性良く形成することができる。
【００１３】
また、本発明の第５の手段によれば、望ましくない他の副作用をもたらさない適当な厚さに上記の第２バッファ層を積層することができる。この膜厚が薄過ぎると、その膜厚制御が困難となり、積層状態（膜厚など）にムラが生じ易くなる。このため、この膜厚が薄過ぎると、上記の作用・効果を十分には得られなくなり望ましくない。また、この膜厚が厚過ぎると、第１バッファ層の良質な結晶性を基底層に引き継ぐことが困難となり、また、第２バッファ層が供する結晶成長面の平坦性が損なわれ易くなるため、その上に積層される基底層の結晶性や平坦性が劣化し易くなって望ましくない。
【発明を実施するための最良の形態】
【００１４】
なお、ＳｉＣとＧａＮは濡れ性が悪いために、ＳｉＣ基板の上には、単結晶から成るＡｌを必須とするＡｌx Ｇａ1-x Ｎ（０＜ｘ≦１）から成る第１バッファ層を形成するのが望ましい。最も、望ましくは、ＡｌＮである。また、第１バファ層と第２バッファ層の最も望ましい例は、共に、ＡｌＮで構成することである。
以下、本発明を具体的な実施例に基づいて説明する。
ただし、本発明の実施形態は、以下に示す個々の実施例に限定されるものではない。
【実施例１】
【００１５】
図１は、本実施例１の電界効果トランジスタ１００の断面図である。この電界効果トランジスタ１００は、結晶成長によって III族窒化物系化合物半導体を順次積層することにより形成した半導体素子であり、その結晶成長基板１０１は、厚さ約４００μｍの炭化シリコン（ＳｉＣ）から形成されている。この結晶成長基板１０１の上には、厚さ約２００ｎｍのＡｌＮから成る第１バッファ層１０３が形成されている。
【００１６】
そして、この第１バッファ層１０３の上には、厚さ１０ｎｍのＡｌＮから成る第２バッファ層１０５が形成されている。ただし、この膜厚は、後から詳しく説明する様に、少なくとも５ｎｍ〜２０ｎｍの間で非常に良い特性を示すことが分っている。
更に、第２バッファ層１０５の上には、厚さ約２μｍのアンドープのＧａＮから成る半導体結晶層１０７が形成されている。また、この半導体結晶層１０７の上には、約４５ｎｍのアンドープのＡｌ0.2 Ｇａ0.8 Ｎから成る半導体結晶層１０９が積層されている。この半導体結晶層１０９は、キャリヤ供給層となる。半導体結晶層１０９としては、Ａｌz Ｇａ1-z Ｎ（０．１５≦ｚ≦０．２０）を用いることができる。
【００１７】
ゲートＯＮ時には、半導体結晶層１０７と半導体結晶層１０９とのヘテロ界面上に２次元電子ガス層（チャネル）が生成されるが、上記の半導体結晶層１０９の膜厚（約４５ｎｍ）は、このゲートＯＮ時に、この２次元電子ガス層と下記の個々のオーミック電極（１１５，１１７）との間で、電子が確実に行き来できる程度の薄さに設定されている。
【００１８】
また、符号１１５，１１６，１１７はそれぞれ、ソース電極（オーミック電極）、ゲート電極（ショットキー電極）、ドレイン電極（オーミック電極）を示している。各オーミック電極（ソース電極１１５とドレイン電極１１７）は、何れもチタン（Ｔｉ）から成る膜厚約１０ｎｍの薄い金属層を蒸着によって積層し、その上にアルミニウム（Ａｌ）から成る膜厚約３００ｎｍの金属層を更に蒸着にて積層したものである。これらのオーミック電極は、１秒未満のフラッシュアニール処理による約７００℃〜９００℃の熱処理によって、良好に密着し及び下層の半導体結晶層１０９と合金化されている。他方、ゲート電極１０６は、約１０ｎｍのニッケル（Ｎｉ）から成る金属層を蒸着によって積層し、その上に、金（Ａｕ）から成る金属層を更に約３００ｎｍ蒸着して形成したショットキー電極である。
【００１９】
以下、上記の電界効果トランジスタ１００の製造方法を説明する。
上記の電界効果トランジスタ１００の第１バッファ層１０３、第２バッファ層１０５、各半導体結晶層１０７、１０９は何れも、有機金属化合物気相成長法（ＭＯＶＰＥ）による気相成長により結晶成長されたものである。ここで用いられたガスは、キャリアガス（Ｈ2 又はＮ2 ）と、アンモニアガス（ＮＨ3 ）と、トリメチルガリウム（Ｇａ(CH3)3) と、トリメチルアルミニウム（Ａｌ(CH3)3) などである。
ただし、これらの半導体結晶層を結晶成長させる方法としては、上記の有機金属化合物気相成長法（ＭＯＶＰＥ）の他にも、分子線気相成長法（ＭＢＥ）、ハイドライド気相成長法（ＨＶＰＥ）等が有効である。
【００２０】
なお、各半導体結晶層は、以下の結晶成長条件に基づいて結晶成長させた。
１．第１バッファ層１０３
（１）結晶成長温度ＴO   ：  １１４０〔℃〕
（２）積層構成          ：  単層（膜厚約２００ｎｍのＡｌＮ）
２．第２バッファ層１０５
（１）結晶成長温度ＴO ：  ４００〔℃〕
（２）積層構成        ：  単層（膜厚約１０ｎｍのＡｌＮ）
３．半導体結晶層１０７
（１）結晶成長温度ＴA ：  １１５０〔℃〕
（２）積層構成        ：  単層（膜厚約２μｍのアンドープＧａＮ）
４．半導体結晶層１０９
（１）結晶成長温度ＴB ：  １０００〔℃〕
（２）積層構成        ：  単層（膜厚約４５ｎｍのアンドープＡｌ0.2 Ｇａ0.8 Ｎ）
以上の結晶成長条件に基づいて、図１の電界効果トランジスタ１００の半導体ウェハを製造することができる。
【００２１】
図２にこの電界効果トランジスタ１００のソース・ドレイン間電圧に対するバッファリーク電流の特性を示す。このグラフの横軸はソース・ドレイン間電圧を示しており、縦軸は図１のｙ軸方向の単位長さ当たりのバッファリーク電流を示している。ただし、ｙ軸方向においては、各電極の長さと各半導体結晶層の長さは何れも同じにした。また、本実験では、図１の半導体結晶層１０９やゲート電極１１６を形成せずに、オーミック電極（電極１１５、１１７）を直接半導体結晶層１０７の表面上に形成して入出力端子（ソース電極とドレイン電極）とした。この様な実験方法によれば、ゲート電圧を印加しなくても、半導体結晶層１０７の上面にはチャネル（２次元電子ガス層）が無条件に生成されなくなるので、半導体結晶層１０９の積層条件やゲート電圧の大小などに左右されることのない極めて標準的な測定値を得ることができる。即ち、本実験では、ゲート電圧を印加して空乏層を形成する代わりに、上記の実験方法によって素子のオフ状態を実現して、上記の特性を調べた。
【００２２】
本図２のグラフ中の◇印の点は、本願発明の第２バッファ層を積層しなかった場合の比較例における測定値を示している。また、本願発明に関しては、５ｎｍ，１０ｎｍ，１５ｎｍ，２０ｎｍの４通りについて第２バッファ層の膜厚を変化させて、上記の測定を行った。このグラフより、本願発明に基づくＨＥＭＴ（電界効果トランジスタ１００）では、ソース・ドレイン間電圧が２５Ｖ〜１４０Ｖの範囲において、オフ動作時のバッファリーク電流を従来の凡そ０．２％〜０．３％程度にまで大幅に低減できることが分かる。
【００２３】
また、第２バッファ層１０５を積層しない場合には、バッファリーク電流が、素子毎に大きくばらつく。しかし、第２バッファ層１０５を介在させることにより、バッファリーク電流が低下すると共にそのリーク電流の素子毎のばらつきが小さくなる。また、第２バッファ層１０５の厚さを適性に制御することにより、バッファリーク電流の素子毎のばらつきを小さくすることができる。
以上、本発明の構成により、電界効果トランジスタ１００においては、バッファリーク電流が大幅に低下でき、この結果として耐圧が向上した。
【００２４】
図３には、上記の実験で用いたＨＥＭＴに関する、第２バッファ層１０５の膜厚とアンドープＧａＮからなる基底層（半導体結晶層１０７）の結晶品質との関係を示した。本グラフの横軸は、第２バッファ層１０５の膜厚を示しており、縦軸はＸ線ロッキングカーブの半値幅（ＦＷＨＭ）を示している。このＸ線回析は膜厚約２μｍに積層後の半導体結晶層１０７の（００２）面と（１００）面について調べたものである。
図２では、第２バッファ層１０５を５ｎｍだけ積層したものとこれを全く積層しなかったものとの間で、バッファリーク電流の値に非常に大きな差異が見られたが、本図３からも分かる様に、これら２例における半導体結晶層１０７の結晶品質（ＦＷＨＭ）を比較する限り、両者の間に特段の差異は見られなかった。このことから、本願発明における第２バッファ層のリーク電流抑制作用と、基底層（半導体結晶層１０７）の結晶品質との間には、特に直接的な因果関係がないことが分った。
【００２５】
なお、基板の種類は任意である。絶縁性基板を用いると、絶縁性の観点からは、第１バッファ層の厚さを薄くできる。例えば、ｎ型のＳｉＣ基板の上に、ＨＶＰＥで１０μｍの厚さに単結晶ＡｌＮ（本発明の第１バッファ層に該当する）を成長させたテンプレート基板を用いて、この基板上に低温で成長させて非単結晶の第２バッファ層を設けても良い。同様に、サファイア基板上に、単結晶のＡｌＮ、ＡｌＧａＮ（本発明の第１バッファ層に該当する）を形成したテンプレート基板を用いて、その基板上に、非単結晶の第２バッファ層を低温成長させても良い。
また、上記の実施例では、第１バッファ層と第２バッファ層を共にＡｌＮから構成したが、第１バッファ層には、Ａｌを必須とするIII 族窒化物系化合物半導体を用いてもよく、また、第２バッファ層には、必ずしもＡｌを必須とはしない任意組成のIII 族窒化物系化合物半導体を用いても良い。
【００２６】
本発明の電子装置は、５ＧＨｚ帯、３０ＧＨｚ帯で動作する、例えば、携帯電話の基地局で用いられる高圧高周波電子装置に用いることができる。
【産業上の利用可能性】
【００２７】
本発明は、リーク電流を減少させて、耐圧を向上させたので、高電圧動作の増幅素子などの電子装置に有効である。
【図面の簡単な説明】
【００２８】
【図１】実施例１の電界効果トランジスタの断面図
【図２】電界効果トランジスタのバッファリーク電流の漏洩特性を示すグラフ
【図３】第２バッファ層の膜厚と基底層の結晶品質との関係を示すグラフ
【符号の説明】
【００２９】
１００  ：  電界効果トランジスタ
１０１  ：  結晶成長基板
１０３  ：  第１バッファ層
１０５  ：  第２バッファ層
１０７  ：  基底層
１０９  ：  半導体結晶層
１１５  ：  ソース電極
１１６  ：  ゲート電極
１１７  ：  ドレイン電極
【図１】
2007123824.tif 000003
【図２】
2007123824.tif 000004
【図３】
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