(57)【要約】【課題】  誤動作による上下導通状態をなくし、パワーデバイスの破壊を防ぐことができるパワー用半導体装置を提供する。【解決手段】  ｄｖ/ｄｔまたはノイズでのハイサイド駆動回路２の誤動作に伴うハイサイド駆動回路２のレベルシフト回路の所定のノードの電圧が高電圧になったことを素子電圧検出回路２７で検出し、素子電圧検出回路２７の出力信号を、遅延回路２９で制御されるＮＡＮＤ回路２８を介して遮断処理回路３０に与えることにより、ローサイドのパワーデバイス５を強制的に遮断する。これによって、パワーデバイス４、５の同時導通を回避し、パワーデバイス４、５の同時導通によるパワーデバイス４、５の破壊から保護する。【選択図】        図１
2007006048.tif 000002
【特許請求の範囲】
【請求項１】
ハイサイドおよびローサイドのパワーデバイスが直列に接続されたハーフブリッジ型パワーデバイスと、前記ハイサイドおよびローサイドのパワーデバイスをそれぞれ駆動するハイサイド駆動回路およびローサイド駆動回路とを備え、
前記ハイサイド駆動回路は、ハイサイド入力信号をレベルシフトするレベルシフト回路と、前記ハーフブリッジ型パワーデバイスの中間ノードを基準電位として動作し前記レベルシフト回路の出力信号に応じて前記ハイサイドのパワーデバイスを駆動するハイサイド駆動素子とを有し、
前記ローサイド駆動回路は、ローサイド入力信号に応じて前記ローサイドのパワーデバイスを駆動するローサイド駆動素子と、前記ローサイド駆動素子の入力部に設けられて前記ハーフブリッジ型パワーデバイスを保護する保護回路とを有し、
前記保護回路は、前記レベルシフト回路の所定のノードの電位が高電位となったことを検出して高電圧検出信号を出力する素子電圧検出回路と、前記素子電圧検出回路からの前記高電圧検出信号の入力に応答して前記ローサイドのパワーデバイスを強制的に遮断させるように前記ローサイド駆動素子を動作させる遮断処理回路と、前記素子電圧検出回路と前記遮断処理回路との間に設けられて、少なくとも前記ローサイドのパワーデバイスを導通させるための前記ローサイド入力信号の入力時から前記ローサイドのパワーデバイスが導通して前記レベルシフト回路の所定のノードの電位が低電位に遷移するまでの期間、前記高電圧検出信号を遮断する高電圧検出信号遮断回路とを有し、
前記レベルシフト回路の所定のノードは、前記ハーフブリッジ型パワーデバイスの電位変化に連動して電位が変化するノードであるパワー用半導体装置。
【請求項２】
前記高電圧検出信号遮断回路は、前記ローサイド入力信号を遅延させるローサイド入力信号遅延回路と、前記素子電圧検出回路の高電圧検出信号と前記ローサイド入力信号遅延回路の出力信号とを論理合成し、論理合成出力信号を前記遮断処理回路に入力する論理回路とで構成され、前記ローサイド駆動素子が前記ローサイドのパワーデバイスを導通させる状態になって所定時間経過した後に前記素子電圧検出回路の高電圧検出信号を前記遮断処理回路に伝達させる請求項１記載のパワー用半導体装置。
【請求項３】
前記論理回路はＮＡＮＤ回路またはＮＯＲ回路からなる請求項１記載のパワー用半導体装置。
【請求項４】
前記レベルシフト回路は、前記ハイサイド入力信号からオン信号とオフ信号とを生成するパルス発生回路と、前記パルス発生回路から出力される前記オン信号とオフ信号をそれぞれゲート入力とする一対のレベルシフトトランジスタと、前記一対のレベルシフトトランジスタのドレイン出力をそれぞれセット入力およびリセット入力とし出力を前記ハイサイド駆動素子に供給するフリップフロップとからなり、
前記遮断処理回路の出力信号を前記パルス発生回路に供給することにより、前記パルス発生回路から前記オフ信号を発生させ、それによって前記ハイサイドのパワーデバイスを遮断させるように前記ハイサイド駆動素子を動作させた請求項２または３記載のパワー用半導体装置。
【請求項５】
前記ローサイド入力信号遅延回路の遅延時間は５０ｎｓｅｃ〜５μｓｅｃである請求項２〜４の何れか１項記載のパワー用半導体装置。
【請求項６】
前記高電圧検出信号遮断回路は、前記素子電圧検出回路の前記高電圧検出信号によってセットされ、前記ハイサイド入力信号の後縁でリセットされるラッチ回路である請求項１記載のパワー用半導体装置。
【請求項７】
前記レベルシフト回路は、接合型ＦＥＴからなるレベルシフトトランジスタを含み、前記素子電圧検出回路は、前記接合型ＦＥＴのピンチオフ電圧をもとに高電圧を検出する請求項１、２または６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパワーデバイス駆動回路を備えたパワー用半導体装置に関し、ｄｖ／ｄｔ過渡信号による誤動作に対してパワーデバイスの破壊を防ぐパワーデバイス駆動回路の構成に関するものである。
【背景技術】
【０００２】
図８に先行技術のパワーデバイス駆動回路を備えたパワー用半導体装置の構成を示す。例えば特許文献１に開示されているように、電源８より供給される電源電圧ＶＤＤとグラウンド電位（基準電位）ＧＮＤとの間に電界効果トランジスタなどのパワーデバイス４、５がトーテムポール接続され、ハーフブリッジ型パワーデバイス６を構成している。パワーデバイス４と５との接続点に負荷（モーターなどの誘導性負荷）７が接続される構成となっている。
【０００３】
パワーデバイス駆動回路１はトーテムポール接続されたパワーデバイス４、５を駆動するハイサイド駆動回路２とローサイド駆動回路３とを持つ。
【０００４】
ハイサイド駆動回路２は、外部のマイクロコンピュータなどからのハイサイド入力信号に応じて、パルス状のオン信号とオフ信号を発生させるパルス発生回路９を有している。このパルス発生回路９より２つの出力信号（オン信号とオフ信号）が例えば接合型ＦＥＴからなるレベルシフトトランジスタ１０、１１のゲートにそれぞれ入力されている。
【０００５】
電界効果トランジスタ１０、１１のドレインは抵抗１２、１３の一端にそれぞれ接続されており、さらにインバータ回路１５、１４の入力端にもそれぞれ接続されている。抵抗１２、１３の他端はハイサイド駆動回路２の電源２３に接続されている。
【０００６】
インバータ回路１４の出力端とフリップフロップ回路２０のセット入力端子Ｓとの間には抵抗１６が挿入され、インバータ回路１５とフリップフロップ回路２２のリセット入力端子Ｒとの間には抵抗１７が挿入されている。そして、フリップフロップ回路２０のセット入力端子Ｓとリセット入力端子Ｒとにコンデンサ１８、１９の一端が接続されており、コンデンサ１８、１９の他端はライン３３に接続されている。上記の抵抗１６とコンデンサ１８とはＣＲフィルタを構成し、同様に抵抗１７とコンデンサ１９とはＣＲフィルタを構成している。
【０００７】
フリップフロップ回路２０の出力端Ｑはハイサイド駆動素子であるＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２２の各ゲート端子に共通に接続されている。そして、ＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２２のドレイン端子はパワーデバイス４のゲート端子に接続されている。
【０００８】
ここで、パルス発生回路９からフリップフロップ２０までの回路がレベルシフト回路を構成している。
【０００９】
ローサイド駆動回路３は、外部のマイクロコンピュータなどからのローサイド入力信号が遅延回路３５に入力され、遅延回路３５の出力端がローサイド駆動素子であるＰＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５の各ゲート端子に共通に接続されている。そして、ＰＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５のドレイン端子はパワーデバイス５のゲート端子に接続されている。
【００１０】
パワーデバイス駆動回路１では、ハーフブリッジ型パワーデバイス６のスイッチング動作により、ハーフブリッジ型パワーデバイス６の中間ノードに接続されたライン３３にｄｖ／ｄｔ過渡信号が発生する。
【００１１】
レベルシフトトランジスタ１０、１１には、寄生容量Ｃが存在するため、寄生容量Ｃとｄｖ／ｄｔ過渡信号との積算で得られる電流がレベルシフトトランジスタ１０、１１に同時に流れることになる。この電流により抵抗１２、１３に同時に電圧降下が発生し、インバータ回路１４、１５のしきい値に達することで、インバータ回路１４、１５の出力端からはＨ信号が出力されることになる。ところが、インバータ回路１４に接続された抵抗１６とコンデンサ１８とにより構成されるＣＲフィルタの時定数により設定される所定の時間、およびインバータ回路１５に接続された抵抗１７とコンデンサ１９とにより構成されるＣＲフィルタの時定数により設定される所定の時間が経過するまで、プリップフロップ２０のセット入力端子Ｓおよびリセット入力端子Ｒへはインバータ回路１４、１５の出力であるＨ信号が入力されない構成となっている。
【００１２】
しかし、上記したＣＲフィルタの時定数で決まる所定の時間を超えるｄｖ／ｄｔ過渡信号が発生した時、フリップフロップ回路２０のセット入力端子Ｓとリセット入力端子Ｒとに同時にＨ信号が入力されることになる。この時、予想のつかない動作、つまり誤動作が発生する。
【００１３】
ここで、抵抗１６とコンデンサ１８とにより構成されるＣＲフィルタの時定数により設定される所定の時間、および抵抗１７とコンデンサ１９とにより構成されるＣＲフィルタの時定数により設定される所定の時間を、ｄｖ／ｄｔ過渡信号の印加時間よりも長く設定することで、フリップフロップ回路２０のセット入力端子Ｓおよびリセット入力端子ＲへＨ信号は与えられず、フリップフロップ回路２０の誤動作は防止されることになる。
【００１４】
これに対して、パルス発生器９から出力されるオン信号およびオフ信号のパルス幅をｄｖ／ｄｔ過渡信号印加時間よりも十分長く、すなわちＣＲフィルタによる遅れ時間よりも長く設定することでパルス発生回路９から出力されるオン信号およびオフ信号に基づいたインバータ回路１４および１５の出力信号はフリップフロップ回路２０に与えられ、フリップフロップ回路２０は正常に動作することになる。
【特許文献１】特許第３０９２８６２号
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上記した先行技術の構成において、パワーデバイス駆動回路１には、ｄｖ／ｄｔ過渡信号による誤動作を防止するためにハイサイド駆動回路２にＣＲフィルタを配置している。
【００１６】
ＣＲフィルタの時定数を大きくすることでＣＲフィルタでの信号の遅延時間が大きくなり、大きなｄｖ／ｄｔ過渡信号での誤動作を防ぐことができる。ところが、その結果、パワーデバイスの応答性能が低下してしまう。
【００１７】
この応答時間を低下させないためには、ＣＲフィルタの時定数に上限を設ける必要がある。しかし、この場合には、大きなｄｖ／ｄｔ過渡信号によるパワーデバイス駆動回路１の誤動作を防ぐことが困難となる。
【００１８】
すなわち、ローサイド駆動回路３がオン信号を出力することで、ローサイド駆動回路３に接続されたパワーデバイス５が動作（導通）し、ｄｖ／ｄｔ過渡信号が発生するが、この信号の時間幅がＣＲフィルタの遅れ時間以上になった時、ハイサイド駆動回路２で誤動作が発生し、パワーデバイスをオフ状態としているハイサイド駆動回路の出力信号が反転してパワーデバイス４が動作（導通）してしまう。その結果、パワーデバイス４、５が上下導通状態（同時導通）となり、パワーデバイス４、５の破壊が発生する。
【００１９】
そこで、本発明は上記課題に鑑み、誤動作による上下導通状態をなくし、パワーデバイスの破壊を防ぐことができるパワー用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明は、ハイサイド駆動回路２の特定のノードの電圧を検出することで、パワーデバイス４と５の上下導通状態が発生したときにローサイド駆動回路３と接続されたパワーデバイス５の動作をオフさせることで、上下導通状態をなくし、パワーデバイスの破壊を防ぐものである。
【００２１】
上記課題を解決するために、本発明のパワー用半導体装置は、ハイサイドおよびローサイドのパワーデバイスが直列に接続されたハーフブリッジ型パワーデバイスと、ハイサイドおよびローサイドのパワーデバイスをそれぞれ駆動するハイサイド駆動回路およびローサイド駆動回路とを備えている。
【００２２】
そして、ハイサイド駆動回路は、ハイサイド入力信号をレベルシフトするレベルシフト回路と、ハーフブリッジ型パワーデバイスの中間ノードを基準電位として動作しレベルシフト回路の出力信号に応じてハイサイドのパワーデバイスを駆動するハイサイド駆動素子とを有している。
【００２３】
また、ローサイド駆動回路は、ローサイド入力信号に応じてローサイドのパワーデバイスを駆動するローサイド駆動素子と、ローサイド駆動素子の入力部に設けられてハーフブリッジ型パワーデバイスを保護する保護回路とを有している。
【００２４】
保護回路は、レベルシフト回路の所定のノードの電位が高電位となったことを検出して高電圧検出信号を出力する素子電圧検出回路と、素子電圧検出回路からの高電圧検出信号の入力に応答してローサイドのパワーデバイスを強制的に遮断させるようにローサイド駆動素子を動作させる遮断処理回路と、素子電圧検出回路と遮断処理回路との間に設けられて、少なくともローサイドのパワーデバイスを導通させるためのローサイド入力信号の入力時からローサイドのパワーデバイスが導通してレベルシフト回路の所定のノードの電位が低電位に遷移するまでの期間、高電圧検出信号を遮断する高電圧検出信号遮断回路とを有している。
【００２５】
ここで、レベルシフト回路の所定のノードは、ハーフブリッジ型パワーデバイスの電位変化に連動して電位が変化するノードである。
【００２６】
この構成によれば、ｄｖ／ｄｔ過渡信号またはノイズによるハイサイド駆動回路での誤動作により、ハイサイド駆動回路の出力端子の信号極性が反転しても、上下導通による破壊からパワーデバイスを保護することができる。
【００２７】
上記本発明のパワー用半導体装置においては、高電圧検出信号遮断回路は、例えばローサイド入力信号を遅延させるローサイド入力信号遅延回路と、素子電圧検出回路の高電圧検出信号とローサイド入力信号遅延回路の出力信号とを論理合成し、論理合成出力信号を遮断処理回路に入力する論理回路とで構成されている。そして、この構成によって、ローサイド駆動素子がローサイドのパワーデバイスを導通させる状態になって所定時間経過した後に素子電圧検出回路の高電圧検出信号を前記遮断処理回路に伝達させる。
【００２８】
上記の論理回路は例えばＮＡＮＤ回路またはＮＯＲ回路からなる。
【００２９】
また、上記構成のパワー用半導体装置においては、レベルシフト回路は、ハイサイド入力信号からオン信号とオフ信号とを生成するパルス発生回路と、パルス発生回路から出力されるオン信号とオフ信号をそれぞれゲート入力とする一対のレベルシフトトランジスタと、一対のレベルシフトトランジスタのドレイン出力をそれぞれセット入力およびリセット入力とし出力をハイサイド駆動素子に供給するフリップフロップとからなる。この構成の場合、遮断処理回路の出力信号をパルス発生回路に供給することにより、パルス発生回路からオフ信号を発生させ、それによってハイサイドのパワーデバイスを遮断させるようにハイサイド駆動素子を動作させることが好ましい。
【００３０】
また、ローサイド駆動信号遅延回路の遅延時間は、パワーデバイスの通常動作を行う上で、５０ｎｓｅｃ〜５μｓｅｃであることが好ましい。
【００３１】
また、上記のパワー用半導体装置においては、高電圧検出信号遮断回路は、素子電圧検出回路の高電圧検出信号によってセットされ、ハイサイド入力信号の後縁でリセットされるラッチ回路であってもよい。
【００３２】
この構成によれば、遅延回路時間設定を必要とせずに、ｄｖ／ｄｔでの誤動作に対してパワーデバイスの保護動作を行うことができる。
【００３３】
また、上記のパワー用半導体装置においては、レベルシフト回路が接合型ＦＥＴからなるレベルシフトトランジスタを含んで構成されている場合においては、素子電圧検出回路は、接合型ＦＥＴのピンチオフ電圧をもとに高電圧を検出することが好ましい。
【００３４】
この構成によれば、ピンチオフ電圧を用いることで、レベルシフト回路の所定のノードの電圧を低くすることができ、素子電圧検出に高耐圧素子を使用する必要なく回路を構成でき、パワーデバイス駆動回路の面積を小さくすることができる。
【発明の効果】
【００３５】
本発明のパワー用半導体装置を用いることにより、ｄｖ／ｄｔ過渡信号またはノイズによるハイサイド駆動回路での誤動作により、ハイサイド駆動回路の出力端子の信号極性が反転しても、上下導通による破壊からパワーデバイスを保護することができる。また保護回路においてＧＮＤを基準電位とすることで確実に保護動作することができる。
【発明を実施するための最良の形態】
【００３６】
以下、図面を参照しながら本発明の実施の形態について詳細な説明を行う。
【００３７】
（実施の形態１）
図１に本発明の実施の形態１におけるパワーデバイス駆動回路を備えたパワー用半導体装置の構成を示す。
【００３８】
図１において、電源８より供給される電源電圧ＶＤＤと基準電位であるグラウンドＧＮＤとの間に電界効果トランジスタなどのパワーデバイス４、５がトーテムポール接続され、ハーフブリッジ型パワーデバイス６を構成している。パワーデバイス４、５との接続点に負荷（モーターなどの誘導性負荷）７が接続される構成となっている。
【００３９】
ハイサイド駆動回路２は上記した先行技術と同様の動作を行うので説明は省略する。
【００４０】
ローサイド駆動回路３は、外部のマイクロコンピュータなどからのローサイド入力信号がハイサイド駆動回路２の出力信号の遅延時間との整合をとるための所定の遅延時間を有する遅延回路３５に接続され、遅延回路３５の出力は保護回路２６Ａを構成する遮断処理回路３０の入力に接続されている。
【００４１】
遮断処理回路３０の出力端子が、ローサイド駆動素子であるＰＭＯＳトランジスタ２４のゲート端子とローサイド駆動素子であるＮＭＯＳトランジスタ２５のゲート端子とに接続されている。ＰＭＯＳトランジスタ２４とＮＭＯＳトランジスタ２５のドレイン端子はパワーデバイス５のゲート端子と接続されている。
【００４２】
保護回路２６Ａを構成する素子電圧検出回路２７の入力端子はレベルシフトトランジスタ１０のドレイン端子（レベルシフトトランジスタ１１のドレイン端子でもよい）と接続されており、基準電位をグラウンドＧＮＤとした時のハイサイド駆動回路２の電圧が素子電圧検出回路２７に入る。そして、素子電圧検出回路２７の出力端子が、ＮＡＮＤ回路２８の一方の入力端子に接続され、ＮＡＮＤ回路２８の出力端子が遮断処理回路３０の入力端子に接続されている。ＮＡＮＤ回路２８の他方の入力端子は、遅延回路３５の出力信号をさらに遅延する遅延回路２９の出力端子に接続されている。
【００４３】
なお、遅延回路３５は次に示すような役割を果たす。ハイサイド駆動回路２は、抵抗１６とコンデンサ１８、および抵抗１７とコンデンサ１９でそれぞれ構成されるＣＲフィルタによりスイッチング遅れが発生する。ローサイド駆動回路３内で遅延回路３５がない場合、ローサイド駆動回路３で発生する遅れ時間がハイサイド駆動回路２内のＣＲフィルタでの遅れ時間に比べ、短いために、両者のスイッチング応答に差が生じる。
【００４４】
そこで、遅延回路３５を用いてハイサイド駆動回路２で発生するスイッチング遅れ時間とローサイド駆動回路３で発生するスイッチング遅れ時間とを整合させている。
【００４５】
パワーデバイス４、５が同時に導通するような場合は、主にハイサイド駆動回路２の誤動作により生じ、このとき、ローサイド駆動回路３はパワーデバイス５を動作させている。
【００４６】
ハイサイド駆動回路２において正常動作では起こらない異常電圧が発生したとき、つまりローサイド駆動回路動作中にハイサイド駆動回路が動作したとき、素子電圧検出回路２７はそれを検出して高電圧検出信号を遮断処理回路３０に対して出力する。ＮＡＮＤ回路２８と遅延回路２９の動作については後述する。
【００４７】
遮断処理回路３０は素子電圧検出回路２７からの高電圧検出信号を受けて、ＰＭＯＳトランジスタ２４のゲート端子とＮＭＯＳトランジスタ２５のゲート端子に出力信号を送る。その結果、ＮＭＯＳトランジスタ２５が導通して、そのドレイン電位が０となる。パワーデバイス５のゲート端子はＮＭＯＳトランジスタ２５のドレインと接続されているため、結果としてパワーデバイス５がオフとなり、パワーデバイス４、５が同時に導通することがなくなってパワーデバイス４、５の破壊を防ぐことが可能となる。
【００４８】
図２に素子電圧検出回路２７の回路構成を示し、図３に遮断処理回路３０とＮＡＮＤ回路２８とを組み合わせた回路の構成を示す。
【００４９】
素子電圧検出回路２７は、図２に示すように、抵抗３９，４０と比較器４１とからなり、レベルシフトトランジスタ１０または１１の電圧が、予め設定された所定の電圧ＶＸ以上になった時に、出力信号をＬレベルからＨレベルに変更する回路である。この回路では、ローサイド側駆動回路３の出力電圧がＨレベルの時にハイサイド側駆動回路２で誤動作が発生した場合、素子電圧検出回路２７の出力がＨレベルとなる。
【００５０】
遮断処理回路３０は、図３に示すように、インバータ３６，３７とＮＭＯＳトランジスタ３８とからなる。そして、素子電圧検出回路２７の出力がＨレベルとなると、素子電圧検出回路２７と遅延回路２９の出力信号とが入力されているＮＡＮＤ回路２８の出力の極性が反転し、インバータ３７の出力信号がＮＭＯＳトランジスタ３８の制御端子に入力され、ＮＭＯＳトランジスタ３８が導通する。その結果、インバータ回路３６の出力端子の極性がＨレベルに固定にされる。これによって、ローサイド側駆動回路３の出力電圧はＬレベルになり、パワーデバイス５の動作をオフさせ、パワーデバイス４と５による上下導通状態を解除する。この状態はローサイド入力信号がＨレベルの期間継続される。
【００５１】
インバータ３７の出力信号はパルス発生回路９にも入力され、レベルシフトトランジスタ１０もしくは１１にオフ信号を入力することでフリップフロップ回路２０のリセット入力端子Ｒに信号を入力する。これによって、ハイサイド側駆動回路２の出力電圧をＬレベルにし、それによって動作状態にあったパワートランジスタ４をオフさせる。
【００５２】
ここで、遅延回路２９を使用している理由について説明する。そのために、遅延回路２９を用いない場合の問題について説明する。ＮＡＮＤ回路２８では、遅延時間を用いないと、遅延回路３５の出力が、ローサイド側駆動回路３によりパワーデバイス５をオン動作させる前に入力される。このときにハイサイド側駆動回路２のＡ点の電圧が高電圧状態にあるために、ＮＡＮＤ回路２８の出力電圧はＬレベルとなり、ローサイド側駆動回路３の正常動作を妨げる。このことから、遅延回路２９を用いて、一定期間ＬレベルをＮＡＮＤ回路２８に入力することで、少なくともパワーデバイス５がオンとなるまでの期間ＮＡＮＤ回路２８の出力電圧をＨレベルに維持させる。つまり、正常動作を受け付けるために遅延回路２９が用いられる。
【００５３】
遅延回路２９の遅延時間は５０ｎｓｅｃ〜５μｓｅｃであれば、パワーデバイス５がオン駆動後、ハイサイド駆動回路２の電源電圧が変化することができ、ピンチオフ電圧が下がるに十分な時間となる。しかし、この遅延時間内はパワーデバイスが上下導通状態となる可能性があるために、パワーデバイスの短絡耐量を考慮し、設定しなければいけない。
【００５４】
本実施の形態では、接合型ＦＥＴ構造のレベルシフトトランジスタ１０、１１のピンチオフ電圧を利用して、素子電圧を検出することもできる。以下、この点について詳しく説明する。VDD電圧が例えば５００Vの時、A点の電圧が５００V以上になり、その電圧が素子電圧検出回路２６Ａ内でＡ点に接続されている素子に印加される。そのために、素子電圧検出回路２６Ａ内の素子としては、高耐圧素子が必要となり面積が大きくなる。ところが、ピンチオフ電圧を使用することで、その電圧が１００V以下の低い電圧に変換されることから、素子電圧検出回路２６Ａ内の素子としては、Ａ点の電圧が５００Vの時に比べて高耐圧素子を使用する必要がなくなり、パワーデバイス駆動回路１の面積を小さくすることができる。
【００５５】
なお、遅延回路２９の遅延時間はＣＲフィルタ回路もしくは定電流源回路により充電されるコンデンサを用いることで作成することができる。
【００５６】
図４に本実施の形態におけるパワーデバイス駆動回路保護動作のタイムチャートを示す。
【００５７】
以下、図４のタイムチャートにそって本実施の形態での回路の保護動作について説明する。図４（ａ）に示すように、ローサイド入力信号がＨレベルに変化すると、それよりも所定時間遅れて遅延回路３５の出力信号が図４（ｂ）に示すように、Ｈレベルとなる。このとき遅延回路２９の出力はまだＬレベルのままであり、ＮＡＮＤ回路２８の出力はＬレベルとはならない。これによって、ローサイド駆動回路３の出力信号が図４（ｄ）に示すように、Ｈレベルとなる。その結果、Ａ点の電位は図４（ｆ）に示すように、電源２３の電圧まで低下し、したがって、素子電圧検出回路２７の出力信号が図４（ｇ）に示すように、Ｌレベルに変化し、さらに遮断処理回路３０の出力信号が図４（ｉ）に示すように、Ｌレベルに変化する。
【００５８】
その後、遅延回路２９の出力が図４（ｃ）に示すように、Ｈレベルに変化する。
【００５９】
その後、ハイサイド駆動回路２の誤動作によって、図４（ｅ）に示すように、ハイサイド駆動回路２の出力信号がＨレベルに変化すると、ハイサイドのパワーデバイス４がオンとなる（同時導通状態）。その結果、図４（ｆ）に示すように、Ａ点の電位がＶＤＤ／２＋電源２３の電圧まで上昇する。これによって、素子電圧検出回路２７がＡ点の電位の上昇を検出し、出力信号を図４（ｇ）に示すように、Ｈレベルに変化させる。遅延回路２９のHレベル出力と素子電圧検出回路２７の出力により、ＮＡＮＤ回路２８の出力がＬレベルに変化する。これによって、遮断処理回路３０の出力が図４（ｉ）に示すように、Ｈレベルに変化し、ローサイド駆動回路３の出力が図４（ｄ）に示すように、Ｌレベルに変化し、ローサイドのパワーデバイス５がオフとなる。パワーデバイス４、５の保護が図られる。その後、パワーデバイス５がオフとなることにより、Ａ点の電圧がさらに上昇し、ＶＤＤ＋電源２３の電圧となる。
【００６０】
この実施の形態によれば、ハイサイド駆動回路内２で誤動作が発生しても、ローサイド駆動回路３の出力動作をオフさせることで誤動作によるパワーデバイスの破壊を防ぐことができる。
【００６１】
なお、図１に示したＮＡＮＤ回路２８を用いた保護回路２６Ａに代えて、図５に示すように、ＮＯＲ回路３１を用いた保護回路２６Ｂを採用してもよい。ただし、ＮＯＲ回路３１を用いる場合は、図６に示すように、遮断処理回路３０の構成が一部変更になる。図６において、記号４２〜４４はインバータを示し、これらインバータ４２〜４４とＮＯＲ回路３１とが、ＮＡＮＤ回路２８と等価になる。
【００６２】
（実施の形態２）
図７に本発明の実施の形態２におけるパワーデバイス駆動回路を備えたパワー用半導体装置の構成を示す。
【００６３】
図７のパワー用半導体装置は、図１における保護回路２６Ａに代えて保護回路２６Ｃを用いたものである。具体的には、図１における遅延回路２９とＮＡＮＤ回路２８とをラッチ回路３２に置き換えた構成である。このラッチ回路３２によって、少なくともローサイドのパワーデバイスを導通させるためのローサイド入力信号の入力時からローサイドのパワーデバイスが導通してレベルシフト回路の所定のノードの電位が低電位に遷移するまでの期間、高電圧検出信号を遮断するようにしている。
【００６４】
ラッチ回路３２の入力端子にはハイサイド入力信号の入力端子と素子電圧検出回路２７の出力端子とが接続されており、ラッチ回路３２の出力端子は遮断処理回路３０の入力端子に接続されている。つまり、この実施の形態では、素子電圧検出回路２７と遮断処理回路３０との間にラッチ回路３２を設け、素子電圧検出回路２７の高電圧検出信号によってラッチ回路３２をセットし、ハイサイド入力信号の後縁でラッチ回路３２をリセットし、ラッチ回路３２の出力を遮断処理回路３０に入力している。
【００６５】
実施の形態１では、遅延回路２９において遅延時間をローサイド駆動回路３内の遅延時間とパワーデバイス５のオン遅延時間を考慮して決定する必要があり、パワーデバイス５の特性に対して変更する必要があり汎用性が失われる。またパワーデバイスの短絡耐量時間も考慮する必要がある。
【００６６】
これに対してラッチ回路３２を用いることで上記課題を解決できる。ハイサイド駆動回路２の電源電圧はハイサイド駆動回路２が動作することで上昇する。そして、Ａ点の電圧がＶＤＤ＋電源２３の電圧まで上昇することで、素子電圧検出回路２７が出力信号（Hレベル）を出力する。ラッチ回路３２は、ハイサイド入力信号が入っていない時に、素子電圧検出回路２７がＨレベルの出力信号を出力すると誤動作と判定し、ローサイド駆動回路３の動作を止める出力信号を出力し、パワーデバイス５の動作を止め、パワーデバイス４と５の上下導通を停止させる。ラッチ回路３２はハイサイド駆動回路２の電圧の立ち上がり（つまりＡ点の電圧の立ち上がり）でセットされ、ハイサイド入力信号の立下り（後縁）にてリセットされる。ラッチ回路３２を用いることで、遅延時間を考慮せずに、ハイサイド駆動回路２で発生した誤動作を時間ロスなく検出し、ローサイド駆動回路３に接続されたパワーデバイス５の動作を止めることで、パワーデバイスの破壊を防ぐことができる。
【００６７】
図８に本実施の形態におけるパワーデバイス駆動回路保護動作のタイムチャートを示す。
【００６８】
以下、図８のタイムチャートにそって本実施の形態での回路の保護動作について説明する。図８（ａ）に示すハイサイド入力信号の立ち下がり（後縁）で、ラッチ回路３２の出力がリセットされ、図８（ｇ）に示すようにＬレベルになる。その後、図８（ｂ）に示すように、ローサイド入力信号がＨレベルになり、ローサイド駆動回路３の出力信号が図８（ｃ）に示すように、Ｈレベルになる。これによって、ローサイドのパワーデバイス５がオンとなって、Ａ点の電位が図８（ｅ）に示すように、電源２３の電圧まで降下する。その結果、素子電圧検出回路２７の出力が図８（ｆ）に示すように、Ｌレベルに変化する。したがって、このとき、遮断処理回路３０の出力は、図８（ｈ）に示すように、Ｌレベルに変化する。
【００６９】
その後、ハイサイド駆動回路２の誤動作によって、ハイサイド駆動回路２の出力信号が図８（ｄ）に示すように、Ｈレベルに変化すると、ハイサイドのパワーデバイス４がオンとなり、Ａ点の電位は図８（ｅ）に示すように、上昇する。このときに、素子電圧検出回路２７の出力信号が図８（ｆ）に示すように、Ｈレベルに変化し、したがってラッチ回路３２の出力が図８（ｇ）に示すように、Ｈレベルに変化する。その結果、遮断処理回路３０の出力信号が図８（ｈ）に示すように、Ｈレベルに変化し、ローサイド駆動回路３の出力信号が図８（ｃ）に示すように、Ｌレベルに変化し、ローサイドのパワーデバイス５がオフとなり、パワーデバイス４、５が保護される。
【００７０】
この実施の形態によれば、パワーデバイス５の特性を考慮せずに回路を決定することができ半導体装置の汎用性が向上できる。
【産業上の利用可能性】
【００７１】
本発明の半導体装置はパワーデバイス駆動回路の保護機能として有用である。
【図面の簡単な説明】
【００７２】
【図１】本発明に係るパワー用半導体装置の実施の形態１の回路図である。
【図２】本発明に係るパワー用半導体装置における素子電圧検出回路の一例の回路図である。
【図３】本発明に係るパワー用半導体装置における遮断処理回路の一例の回路図である。
【図４】本発明に係るパワー用半導体装置の実施の形態１でのタイミングチャートである。
【図５】本発明に係るパワー用半導体装置の実施の形態１でＮＯＲ回路を用いた時の回路図である。
【図６】本発明に係るパワー用半導体装置における遮断処理回路の他の例の回路図である。
【図７】本発明に係るパワー用半導体装置の実施の形態２の回路図である。
【図８】本発明の係るパワー用半導体装置の実施の形態２でのタイミングチャートである。
【図９】先行技術のパワー用半導体装置の回路図である。
【符号の説明】
【００７３】
１  パワーデバイス駆動回路
２  ハイサイド駆動回路
３  ローサイド駆動回路
４、５  パワーデバイス
２３  ハイサイド駆動回路電源
２６Ａ、２６Ｂ、２６Ｃ  保護回路
２７  素子電圧検出回路
２８  ＮＡＮＤ回路
２９  遅延回路
３０  遮断処理回路
３１  ＮＯＲ回路
３２  ラッチ回路
３４  ローサイド駆動回路電源
【図１】
2007006048.tif 000003
【図２】
2007006048.tif 000004
【図３】
2007006048.tif 000005
【図４】
2007006048.tif 000006
【図５】
2007006048.tif 000007
【図６】
2007006048.tif 000008
【図７】
2007006048.tif 000009
【図８】
2007006048.tif 000010
【図９】
2007006048.tif 000011