(57)【要約】【課題】基板断面の縦方向における耐圧を改善し、７００Ｖ以上の高い耐圧を有する半導体装置およびその製造方法を提供する。【解決手段】埋め込み酸化膜３上にあるＳＯＩ層１ａの表層部に、横型ＭＯＳトランジスタ（ＬＤＭＯＳ）が形成されてなる半導体装置１０であって、シリコン（Ｓｉ）より誘電率の低い低誘電率領域５が、埋め込み酸化膜３に当接して、ＬＤＭＯＳのソースＳとドレインＤの間で形成されてなる半導体装置とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
埋め込み酸化膜上にあるＳＯＩ層の表層部に、横型ＭＯＳトランジスタ（ＬＤＭＯＳ）が形成されてなる半導体装置であって、
シリコン（Ｓｉ）より誘電率の低い低誘電率領域が、前記埋め込み酸化膜に当接して、前記ＬＤＭＯＳのソースとドレインの間で形成されてなることを特徴とする半導体装置。
【請求項２】
前記低誘電率領域が、前記ＳＯＩ層の下層部に形成されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記低誘電率領域が、複数個に分割されて形成されてなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数の低誘電率領域が、前記ＳＯＩ層の厚さ方向で、等しい厚さに形成されてなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数の低誘電率領域が、前記ＬＤＭＯＳのソースとドレインの幅方向で、等しい幅に形成されてなることを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記複数の低誘電率領域が、前記ＬＤＭＯＳのソースとドレインの幅方向で、等しい間隔で並んで配置されてなることを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記低誘電率領域の角部が、丸められてなることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記ＬＤＭＯＳが、前記埋め込み酸化膜に達する絶縁分離トレンチによって絶縁分離されてなり、
前記低誘電率領域が、前記絶縁分離トレンチにより取り囲まれた領域の全面積を占めるように形成されてなることを特徴とする請求項１または２に記載の半導体装置。
【請求項９】
前記低誘電率領域が、中空溝であることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記低誘電率領域が、酸化シリコン、カーボン含有酸化シリコン（ＳｉＯＣ）、ＦＳＧ（ＳｉＯＦ）、フッ素化ポリイミド、ＣＰＦＰのいずれかの埋め込み溝であることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１１】
前記ＳＯＩ層が、Ｎ導電型であることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記ＳＯＩ層の表層部に、前記ＬＤＭＯＳのソースからドレインに向って、Ｐ導電型領域が形成されてなることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記半導体装置が、７００Ｖ以上の耐圧を有することを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記半導体装置が、車載用の半導体装置であり、
インバータ駆動用の高電圧ＩＣにおけるレベルシフト回路に用いられることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
埋め込み酸化膜上にあるＳＯＩ層の表層部に、横型ＭＯＳトランジスタ（ＬＤＭＯＳ）が形成され、
中空溝が、前記埋め込み酸化膜に当接して、前記ＬＤＭＯＳのソースとドレインの間で形成されてなる半導体装置の製造方法であって、
２枚のシリコン基板を準備し、
一方のシリコン基板の表面に、前記中空溝となる溝を形成し、もう一方のシリコン基板の表面に、前記埋め込み酸化膜となる酸化膜を形成し、
前記溝と酸化膜を当接するようにして、２枚のシリコン基板を貼り合わせることを特徴とする半導体装置の製造方法。
【請求項１６】
埋め込み酸化膜上にあるＳＯＩ層の表層部に、横型ＭＯＳトランジスタ（ＬＤＭＯＳ）が形成され、
酸化シリコン、カーボン含有酸化シリコン（ＳｉＯＣ）、ＦＳＧ（ＳｉＯＦ）、フッ素化ポリイミド、ＣＰＦＰのいずれかの埋め込み溝が、前記埋め込み酸化膜に当接して、前記ＬＤＭＯＳのソースとドレインの間で形成されてなる半導体装置の製造方法であって、
２枚のシリコン基板を準備し、
一方のシリコン基板の表面に、前記酸化シリコン、カーボン含有酸化シリコン（ＳｉＯＣ）、ＦＳＧ（ＳｉＯＦ）、フッ素化ポリイミド、ＣＰＦＰのいずれかの埋め込み溝となる溝を形成して、前記溝内に酸化シリコン、カーボン含有酸化シリコン（ＳｉＯＣ）、ＦＳＧ（ＳｉＯＦ）、フッ素化ポリイミド、ＣＰＦＰのいずれかを埋め込み、もう一方のシリコン基板の表面に、前記埋め込み酸化膜となる酸化膜を形成し、
前記酸化シリコン、カーボン含有酸化シリコン（ＳｉＯＣ）、ＦＳＧ（ＳｉＯＦ）、フッ素化ポリイミド、ＣＰＦＰのいずれかの埋め込み溝と酸化膜を当接するようにして、２枚のシリコン基板を貼り合わせることを特徴とする半導体装置の製造方法。
【請求項１７】
埋め込み酸化膜上にあるＳＯＩ層の表層部に、横型ＭＯＳトランジスタ（ＬＤＭＯＳ）が形成され、
中空溝が、前記埋め込み酸化膜に当接して、前記ＬＤＭＯＳのソースとドレインの間で形成されてなる半導体装置の製造方法であって、
異方性エッチングにより、前記埋め込み酸化膜上にあるＳＯＩ層の表面から垂直にトレンチを形成し、次に、前記トレンチの先端部をサイドエッチングすることにより、前記中空溝を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋め込み酸化膜上にあるＳＯＩ（Silicon On Insulator）層の表層部に、横型ＭＯＳトランジスタ（ＬＤＭＯＳ）が形成されてなる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
インバータ駆動用等の高電圧ＩＣが、例えば、特許第３３８４３９９号公報（特許文献１）およびProc. of ＩＳＰＳＤ’０４（非特許文献１）に開示されている。
【０００３】
図７に、ＳＯＩ基板とトレンチ分離を用いた、従来の高電圧ＩＣ９の模式的な断面図を示す。
【０００４】
図７に示す高電圧ＩＣ９には、埋め込み酸化膜３を有するＳＯＩ基板１のＳＯＩ層１ａに、低電位（ＧＮＤ）基準回路、高電位（浮遊）基準回路およびレベルシフト回路が、それぞれ設けられている。低電位（ＧＮＤ）基準回路は、ＧＮＤ電位を基準電位とし、±１５Ｖで動作する。高電位（浮遊）基準回路は、例えば車載用のインバータ駆動に用いる高電圧ＩＣにおいては、６００Ｖ以上の高電位を基準電位として動作する。レベルシフト回路は、低電位基準回路と高電位基準回路の間で信号伝達を行う。
【０００５】
図７に示すように、ＧＮＤ基準回路、浮遊基準回路およびレベルシフト回路の各形成領域は、ＳＯＩ基板１の埋め込み酸化膜３とトレンチ４の側壁酸化膜４ｓにより絶縁（誘電体）分離されている。また、高電圧ＩＣ９では、電位安定のため、支持基板２の裏面をＧＮＤに接続する。
【０００６】
高電圧ＩＣ９のレベルシフト回路においては、低電位基準回路と高電位基準回路を繋ぐため、高耐圧の回路素子が必要である。例えば、６００Ｖ以上の高電圧ＩＣ９では、６００Ｖ以上の耐圧を有する回路素子が必要になる。図７に示したレベルシフト回路形成領域の横型ＭＯＳトランジスタ（ＬＤＭＯＳ）９ａでは、耐圧を確保するため、ＳＯＩ層１ａの表層部にあるＰＮ接合面と埋め込み酸化膜３の両方から空乏層が広がる、いわゆるＳＯＩ−ＲＥＳＵＲＦ構造（ダブルリサーフ構造）をとっている。
【０００７】
レベルシフト回路における高電圧は、図中に示すように、ＬＤＭＯＳ９ａのドレインＤに印加される。図７のＬＤＭＯＳ９ａでは、断面の横方向の耐圧を、表面ｐ型不純物層と埋め込み酸化膜３によって形成されるＳＯＩ−ＲＥＳＵＲＦ構造で確保する。また、断面の縦方向の耐圧については、非特許文献１に開示されているように、ドレインＤとグランド（ＧＮＤ）間にかかる高電圧を、低濃度のＳＯＩ層１ａと埋め込み酸化膜３で分圧して、ＳＯＩ層１ａにおける電界を緩和させる。
【特許文献１】特許第３３８４３９９号公報
【非特許文献１】Proc. of ＩＳＰＳＤ’０４，ｐ３８５，H.Akiyama, et al（三菱電機）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図８（ａ），（ｂ）は、上記ＬＤＭＯＳ９ａと同様のＬＤＭＯＳが形成された半導体装置９ｂについて、高電圧印加時の電位分布をシミュレーションした結果である。図８（ａ）は、半導体装置９ｂの模式的な断面図であり、図８（ｂ）は、ブレークダウン時の電位分布を示す図である。尚、図８（ａ），（ｂ）の半導体装置９ｂにおいて、図７のＬＤＭＯＳ９ａと同様の部分については、同じ符号を付した。
【０００９】
図８（ａ）に示す半導体装置９ｂの耐圧は、図８（ｂ）に示すように、６４０Ｖである。図８（ｂ）において、等電位線は、ＳＯＩ層１ａに形成されたＬＤＭＯＳのドレインＤ側で、縦方向に密となっている。言い換えれば、図８（ａ）の半導体装置９ｂでは、高電圧印加時に、ＬＤＭＯＳのドレインＤ側で電気力線が集中する。このため、半導体装置９ｂの耐圧６４０Ｖは、ＬＤＭＯＳのドレインＤ側において、ＳＯＩ層１ａの断面の縦方向で律せられている。
【００１０】
一般的に、ＳＯＩ層１ａに形成されたＬＤＭＯＳの縦方向の耐圧Ｖは、支持基板２の裏面をＧＮＤに接続することで発生し、以下の数式で表される。
（数式１）  Ｖ  ∝  （ｔｓ／２＋３ｔｏｘ）・ｔｓ／ε０
数式１において、ｔｓはＳＯＩ層１ａの厚さ、ｔｏｘは埋め込み酸化膜３の膜厚、ε０は埋め込み酸化膜３の誘電率である。従って、数式１からわかるように、縦方向の耐圧は、ＳＯＩ層１ａの厚さｔｓ、埋め込み酸化膜３の膜厚ｔｏｘおよび埋め込み酸化膜３の誘電率ε０で決まってしまう。従って、寸法設計により半導体装置９ｂの耐圧を向上させるためには、ＳＯＩ層１ａの厚さｔｓを厚くするか、埋め込み酸化膜３の膜厚ｔｏｘを厚くする必要がある。例えば、１０００Ｖ以上の高耐圧を得ようとすると、５μｍより厚い埋め込み酸化膜と、５０μｍより厚いＳＯＩ層が必要である。しかしながら、ＳＯＩ層１ａの厚さｔｓは、後工程で形成するトレンチ４の加工技術の制限から、図８（ａ）に示す２０μｍが限界厚さとなっている。また、埋め込み酸化膜３の膜厚ｔｏｘは、貼り合わせによって形成されるＳＯＩ基板１のウェハの反り量と原石コストの制限から、４μｍが限界膜厚となっている。このため、図８に示す半導体装置９ｂでは、６４０Ｖより大きな耐圧を確保するのは困難である。従って、図８の半導体装置９ｂと同様の構造を有し、図７の高電圧ＩＣ９のレベルシフト回路に適用されたＬＤＭＯＳ９ａでは、ＥＶ車等で要求される、１２００Ｖの耐圧は確保することができない。
【００１１】
そこで本発明は、埋め込み酸化膜上にあるＳＯＩ層の表層部に、横型ＭＯＳトランジスタ（ＬＤＭＯＳ）が形成されてなる半導体装置おびその製造方法であって、基板断面の縦方向における耐圧を改善し、７００Ｖ以上の高い耐圧を有する半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１２】
請求項１に記載の発明は、埋め込み酸化膜上にあるＳＯＩ層の表層部に、横型ＭＯＳトランジスタ（ＬＤＭＯＳ）が形成されてなる半導体装置であって、シリコン（Ｓｉ）より誘電率の低い低誘電率領域が、前記埋め込み酸化膜に当接して、前記ＬＤＭＯＳのソースとドレインの間で形成されてなることを特徴としている。
【００１３】
上記半導体装置においては、埋め込み酸化膜に当接する低誘電率領域を形成することで、高い比誘電率（１１．９）のシリコン（Ｓｉ）からなるＳＯＩ層に対して、埋め込み酸化膜を厚くしたのと同様の効果が得られる。また、低誘電率領域をＬＤＭＯＳのソースとドレインの間に配置することで、ドレインもしくはソースへの高電圧印加時に、ＳＯＩ層が分担する電位を軽減することができる。これによって、基板断面の縦方向における耐圧が改善され、高い耐圧を持った半導体装置とすることができる。
【００１４】
例えば請求項２に記載のように、上記半導体装置においては、前記低誘電率領域が、前記ＳＯＩ層の下層部に形成されてなるように構成することができる。埋め込み酸化膜上にあるＳＯＩ層の下層部に低誘電率領域を形成することで、ＳＯＩ層の厚さが実質的に低減される。これによって、基板断面の縦方向における耐圧が改善され、より高い耐圧を持った半導体装置とすることができる。
【００１５】
上記半導体装置においては、例えば請求項３に記載のように、前記低誘電率領域が、複数個に分割されて形成されてなるように構成することができる。埋め込み酸化膜上にあるＳＯＩ層の下層部に、複数の低誘電率領域をＬＤＭＯＳのソースとドレインの間に適宜配置することで、ドレインもしくはソースへの高電圧印加時に、ＳＯＩ層の断面の縦方向における電位分布を無くし、ＳＯＩ層が完全に空乏化された領域をつくりだすことができる。これによって、基板断面の縦方向における耐圧が改善され、さらに高い耐圧を持った半導体装置とすることができる。
【００１６】
請求項４に記載のように、上記半導体装置においては、前記複数の低誘電率領域が、前記ＳＯＩ層の厚さ方向で、等しい厚さに形成されてなることが好ましい。これにより、ＳＯＩ層の厚さが実質的に平均して低減され、基板断面の縦方向における安定した耐圧改善効果を得ることができる。
【００１７】
請求項５に記載のように、上記半導体装置においては、前記複数の低誘電率領域が、前記ＬＤＭＯＳのソースとドレインの幅方向で、等しい幅に形成されてなることが好ましい。また、請求項６に記載のように、前記複数の低誘電率領域は、前記ＬＤＭＯＳのソースとドレインの幅方向で、等しい間隔で並んで配置されてなることが好ましい。これらにより、ＬＤＭＯＳのソースとドレインの間に配置される低誘電率領域が均一化するため、高電圧印加時に形成されるＳＯＩ層の完全空乏化領域が安定化し、安定した上記耐圧改善効果を得ることができる。
【００１８】
請求項７に記載のように、前記低誘電率領域の角部は、丸められてなることが好ましい。これにより、高電圧印加時における低誘電率領域の角部での電界集中を緩和することができ、安定した上記耐圧改善効果を得ることができる。また、構造的にも低誘電率領域の角部が尖っている場合に較べて応力が集中し難いため、Ｓｉの結晶欠陥等による歩留まり低下を抑制することができる。
【００１９】
例えば請求項８に記載のように、前記ＬＤＭＯＳが、前記埋め込み酸化膜に達する絶縁分離トレンチによって絶縁分離されてなる場合には、前記低誘電率領域が、基板面において前記絶縁分離トレンチにより取り囲まれた領域の全面積を占めるように形成されてなるように構成してもよい。
【００２０】
この場合には、ＬＤＭＯＳが形成される絶縁分離トレンチにより取り囲まれたＳＯＩ層の全面積において、埋め込み酸化膜に当接する低誘電率領域が形成されることとなる。このため、絶縁分離トレンチにより取り囲まれたＳＯＩ層の全面積において埋め込み酸化膜を厚くしたのと同様の効果が得られる。このため、耐圧設計が容易で、縦方向に高い耐圧を持った半導体装置とすることができる。
【００２１】
請求項９に記載のように、前記低誘電率領域は、中空溝であることが好ましい。中空溝は、内部が真空または大気雰囲気で、比誘電率が１で最も低い値であるため、小さな中空溝で、最大の上記耐圧改善効果を実現することができる。
【００２２】
請求項１０に記載のように、前記低誘電率領域は、酸化シリコン、カーボン含有酸化シリコン（ＳｉＯＣ）、ＦＳＧ（ＳｉＯＦ）、フッ素化ポリイミド、ＣＰＦＰのいずれかの埋め込み溝としてもよい。
【００２３】
酸化シリコンは、比誘電率が４程度である。また、ＳｉＯＣは比誘電率が約２．７、ＳｉＯＦは比誘電率が約３．０、フッ素化ポリイミドは比誘電率が約２．５、ＣＰＦＰ（Cyclized Perfluoropolymer）は比誘電率が約２．１である。このため、低誘電率領域をこれらのいずれかの埋め込み溝とすることで、実質的に埋め込み酸化膜を厚くしたのと同じ効果を得ることができる。従って、これによっても、上記基板断面の縦方向における耐圧が改善される。尚、この場合には、低誘電率領域を中空溝とする場合に較べて、構造的な強度劣化を抑制することができる。
【００２４】
請求項１１に記載のように、例えば、前記ＳＯＩ層がＮ導電型である場合には、正の高電圧電源を用いた回路への利用に適している。
【００２５】
この場合には、請求項１２に記載のように、前記ＳＯＩ層の表層部に前記ＬＤＭＯＳのソースからドレインに向ってＰ導電型領域が形成されてなる、いわゆるＳＯＩ−ＲＥＳＵＲＦ構造（ダブルリサーフ構造）とすることが好ましい。これにより、高電圧印加時に空乏層が広がり易くなるため、ＳＯＩ層の完全空乏化領域が安定化して、高い耐圧を持った半導体装置とすることができる。
【００２６】
以上のようにして、請求項１３に記載のように、前記半導体装置は、従来の半導体装置では耐圧確保が困難である、７００Ｖ以上の耐圧を有する半導体装置とすることができる。
【００２７】
従って、請求項１４に記載のように、上記半導体装置が、車載用の半導体装置で、インバータ駆動用の高電圧ＩＣにおけるレベルシフト回路に用いられる場合に好適である。上記半導体装置は、４００Ｖ電源系やＥＶ車等で要求される、１２００Ｖの耐圧を確保することができる。
【００２８】
請求項１５〜１７に記載の発明は、上記半導体装置の製造方法に関する発明である。
【００２９】
請求項１５に記載の発明は、埋め込み酸化膜上にあるＳＯＩ層の表層部に、横型ＭＯＳトランジスタ（ＬＤＭＯＳ）が形成され、中空溝が、前記埋め込み酸化膜に当接して、前記ＬＤＭＯＳのソースとドレインの間で形成されてなる半導体装置の製造方法であって、２枚のシリコン基板を準備し、一方のシリコン基板の表面に、前記中空溝となる溝を形成し、もう一方のシリコン基板の表面に、前記埋め込み酸化膜となる酸化膜を形成し、前記溝と酸化膜を当接するようにして、２枚のシリコン基板を貼り合わせることを特徴としている。
【００３０】
これによって、寸法精度のよい中空溝を持った、請求項９に記載の半導体装置を製造することができる。
【００３１】
請求項１６に記載の発明は、埋め込み酸化膜上にあるＳＯＩ層の表層部に、横型ＭＯＳトランジスタ（ＬＤＭＯＳ）が形成され、酸化シリコン、カーボン含有酸化シリコン（ＳｉＯＣ）、ＦＳＧ（ＳｉＯＦ）、フッ素化ポリイミド、ＣＰＦＰのいずれかの埋め込み溝が、前記埋め込み酸化膜に当接して、前記ＬＤＭＯＳのソースとドレインの間で形成されてなる半導体装置の製造方法であって、２枚のシリコン基板を準備し、一方のシリコン基板の表面に、前記酸化シリコン、カーボン含有酸化シリコン（ＳｉＯＣ）、ＦＳＧ（ＳｉＯＦ）、フッ素化ポリイミド、ＣＰＦＰのいずれかの埋め込み溝となる溝を形成して、前記溝内に酸化シリコン、カーボン含有酸化シリコン（ＳｉＯＣ）、ＦＳＧ（ＳｉＯＦ）、フッ素化ポリイミド、ＣＰＦＰのいずれかを埋め込み、もう一方のシリコン基板の表面に、前記埋め込み酸化膜となる酸化膜を形成し、前記酸化シリコン、カーボン含有酸化シリコン（ＳｉＯＣ）、ＦＳＧ（ＳｉＯＦ）、フッ素化ポリイミド、ＣＰＦＰのいずれかの埋め込み溝と酸化膜を当接するようにして、２枚のシリコン基板を貼り合わせることを特徴としている。
【００３２】
これによって、寸法精度のよい酸化シリコン、カーボン含有酸化シリコン（ＳｉＯＣ）、ＦＳＧ（ＳｉＯＦ）、フッ素化ポリイミド、ＣＰＦＰのいずれかの埋め込み溝を持った、請求項１０に記載の半導体装置を製造することができる。
【００３３】
請求項１７に記載の発明は、埋め込み酸化膜上にあるＳＯＩ層の表層部に、横型ＭＯＳトランジスタ（ＬＤＭＯＳ）が形成され、中空溝が、前記埋め込み酸化膜に当接して、前記ＬＤＭＯＳのソースとドレインの間で形成されてなる半導体装置の製造方法であって、異方性エッチングにより、前記埋め込み酸化膜上にあるＳＯＩ層の表面から垂直にトレンチを形成し、次に、前記トレンチの先端部をサイドエッチングすることにより、前記中空溝を形成することを特徴としている。
【００３４】
これによっても請求項９に記載の半導体装置を製造することができ、この場合には、中空溝を、シリコン基板の貼り合わせ後に形成することができる。
【００３５】
尚、以上の製造方法によって製造される半導体装置の効果は上述したとおりであり、その説明は省略する。
【発明を実施するための最良の形態】
【００３６】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００３７】
図１は、本発明の一例である半導体装置１０を示す図で、図１（ａ）は、半導体装置１０の模式的な断面図であり、図１（ｂ）は、ブレークダウン時の電位分布を示す図である。尚、図１（ａ），（ｂ）に示す半導体装置１０において、図８（ａ），（ｂ）に示す半導体装置９ｂと同様の部分については、同じ符号を付した。また、図を簡略化するために、図１と図８では、支持基板２の厚さ方向を短縮して記載した。
【００３８】
図１（ａ）に示す半導体装置１０は、図８（ａ）に示す半導体装置９ｂと同様に、埋め込み酸化膜３上にあるＳＯＩ層１ａの表層部に、横型ＭＯＳトランジスタ（ＬＤＭＯＳ）が形成された半導体装置である。半導体装置１０のＳＯＩ層１ａは、Ｎ導電型（Ｎ−）で、正の高電圧電源を用いた回路への利用に適した基板構造となっている。また、半導体装置１０は、ＳＯＩ層１ａの表層部にＬＤＭＯＳのソース（電極）Ｓからドレイン（電極）Ｄに向ってＰ導電型（Ｐ−）領域６が形成された、いわゆるＳＯＩ−ＲＥＳＵＲＦ構造（ダブルリサーフ構造）となっている。尚、ＳＯＩ層１ａ上にある符号７は、ＬＯＣＯＳ（Local Oxidation of Silicon）である。
【００３９】
一方、図１（ａ）に示す半導体装置１０は、図８（ａ）に示す半導体装置９ｂの構造に対して、複数に分割された中空溝５を追加形成した構造となっている。半導体装置１０の中空溝５は、埋め込み酸化膜３に当接してＳＯＩ層１ａの下層部に、ＬＤＭＯＳのソース（電極）Ｓとドレイン（電極）Ｄの間で複数に分割されて形成されている。複数の中空溝５は、ＳＯＩ層１ａの厚さ方向で、等しい厚さｔに形成さている。また、ＬＤＭＯＳのソースＳとドレインＤの幅方向で、等しい幅ｗに形成され、等しい間隔ｓに並んで配置されている。中空溝５は、内部が真空または大気雰囲気で、シリコン（Ｓｉ）より誘電率の低い、低誘電率領域となる。このため、半導体装置１０では、高い比誘電率（１１．９）のシリコン（Ｓｉ）からなるＳＯＩ層１ａの厚さが、実質的に低減される。
【００４０】
半導体装置１０の耐圧は、図１（ｂ）に示すように、１３５０Ｖである。半導体装置１０では、複数の中空溝５が、埋め込み酸化膜３に当接してＳＯＩ層１ａの下層部に、ＬＤＭＯＳのソースＳとドレインＤの間に適宜配置されている。これによって、図１（ｂ）に示すように、ドレインＤへの高電圧印加時に、ドレインＤ側において、ＳＯＩ層１ａの断面の縦方向における電位分布が無くなって、横方向の電位分布のみになっている。図１（ｂ）に示す等電位線の分布状態は、言い換えれば、ＳＯＩ層１ａが完全に空乏化された領域ができている状態である。これによって、半導体装置１０では基板１の断面の縦方向における耐圧が改善され、図８（ａ），（ｂ）に示す半導体装置９ａの耐圧６４０Ｖに較べて、１３５０Ｖの高い耐圧を持った半導体装置となっている。
【００４１】
上述したように、半導体装置１０においては、複数の中空溝５が、ＳＯＩ層１ａの厚さ方向で、等しい厚さｔに形成されている。これにより、ＳＯＩ層１ａの厚さが実質的に平均して低減され、基板１断面の縦方向における安定した耐圧改善効果を得ることができる。しかしながらこれに限らず、複数の中空溝５の厚さｔは、個々に異なっていてもよく、シミュレーションによる等電位線の発生状況に応じて、最適化させることができる。
【００４２】
同様に、半導体装置１０においては、複数の中空溝５が、ＬＤＭＯＳのソースＳとドレインＤの幅方向で、等しい幅ｗに形成され、等しい間隔ｓで並んで配置されている。これらにより、ＬＤＭＯＳのソースＳとドレインＤの間に配置される中空溝５が均一化するため、高電圧印加時に形成されるＳＯＩ層１ａの完全空乏化領域が安定化し、安定した上記耐圧改善効果を得ることができる。しかしながらこれに限らず、複数の中空溝５の幅ｗと間隔ｓは、個々に異なっていてもよく、シミュレーションによる等電位線の発生状況に応じて、最適化させることができる。
【００４３】
上記中空溝５の形成による耐圧改善効果は、上述したように、中空溝５がＳＯＩ層１ａを構成するシリコン（Ｓｉ）より誘電率の低い低誘電率領域として機能することに起因している。半導体装置１０における中空溝５は、比誘電率が１で最も低い値であるため、小さな中空溝５で、最大の上記耐圧改善効果を実現することができる。
【００４４】
しかしながらこれに限らず、中空溝５の代わりに低誘電率領域として、酸化シリコン、カーボン含有酸化シリコン（ＳｉＯＣ）、ＦＳＧ（ＳｉＯＦ）、フッ素化ポリイミド、ＣＰＦＰのいずれかの埋め込み溝を採用してもよい。酸化シリコン埋め込み溝は、比誘電率が４程度である。また、ＳｉＯＣは比誘電率が約２．７、ＳｉＯＦは比誘電率が約３．０、フッ素化ポリイミドは比誘電率が約２．５、ＣＰＦＰ（Cyclized Perfluoropolymer）は比誘電率が約２．１である。このため、低誘電率領域をこれらのいずれかの埋め込み溝とすることで、ＳＯＩ層１ａの厚さを低減して、実質的に埋め込み酸化膜３を厚くしたのと同じ効果を得ることができる。従って、上記と同様にして、基板１の断面の縦方向における耐圧が改善され、高い耐圧を持った半導体装置とすることができる。尚、この場合には、低誘電率領域を中空溝とする場合に較べて、構造的な強度劣化を抑制することができる。
【００４５】
また、図１（ａ）に示す半導体装置１０では、上述したように、ＳＯＩ層１ａの表層部にＰ導電型（Ｐ−）領域６が形成された、いわゆるＳＯＩ−ＲＥＳＵＲＦ構造（ダブルリサーフ構造）が採用されている。図１（ｂ）に示すＳＯＩ層１ａが完全空乏化された状態は、Ｐ導電型領域６の存在に依存しておらず、Ｐ導電型領域６は省略することも可能である。しかしながら、Ｐ導電型領域６の形成により、高電圧印加時に空乏層が広がり易くなるため、ＳＯＩ層１ａの完全空乏化領域が安定化して、高い耐圧を持った半導体装置とすることができる。
【００４６】
以上のようにして、図１に示す半導体装置１０は、図８に示す従来の半導体装置９ｂでは耐圧確保が困難である、７００Ｖ以上の耐圧を有する半導体装置とすることができる。従って、上記半導体装置１０は、車載用の半導体装置として、インバータ駆動用の高電圧ＩＣにおけるレベルシフト回路に用いられる場合に好適である。上記半導体装置１０は、４００Ｖ電源系やＥＶ車等で要求される、１２００Ｖの耐圧を確保することができる。
【００４７】
次に、図１（ａ）の半導体装置１０の製造方法を説明する。
【００４８】
図２（ａ），（ｂ）は、半導体装置１０の要部である、中空溝５の形成工程を説明する工程別断面図である。尚、図２（ａ），（ｂ）においても、図を簡略化するために、支持基板２の厚さ方向が短縮して記載されている。
【００４９】
最初に、図２（ａ）に示すように、２枚のシリコン基板を準備し、一方のシリコン基板１ｂの表面に、図１（ａ）の中空溝５となる溝５を形成する。溝５の形成は、フォトリソグラフィとドライエッチングにより行う。尚、図１（ａ）の中空溝５の代わりに酸化シリコン埋め込み溝を採用する場合には、溝５内に酸化シリコン、カーボン含有酸化シリコン（ＳｉＯＣ）、ＦＳＧ（ＳｉＯＦ）、フッ素化ポリイミド、ＣＰＦＰのいずれかを埋め込んだ後、表面を平坦に研磨する。
【００５０】
また、もう一方のシリコン基板２の表面に、図１（ａ）の埋め込み酸化膜３となる酸化膜３を、熱酸化により形成する。
【００５１】
次に、図２（ｂ）に示すように、半導体装置の製造において一般的な基板貼り合わせ技術を用いて、溝５ａと酸化膜３ａを当接するようにして、２枚のシリコン基板１ｂ，２を真空中で貼り合わせる。次に、貼り合わされシリコン基板１ｂを表面側から研削・研磨して、ＳＯＩ層１ａとする。
【００５２】
これによって、中空溝５が埋め込み酸化膜３に当接してＳＯＩ層１ａの下層部に形成された、半導体装置１０の基本構造部が完成する。その後、通常の半導体装置の製造技術によりＳＯＩ層１ａにＬＤＭＯＳを作り込むことで、図１（ａ）の半導体装置１０が製造される。
【００５３】
上記製造方法によれば、図２（ａ），（ｂ）に示す溝５を、精度良く形成することができる。従って、寸法精度のよい中空溝５（もしくは酸化シリコン埋め込み溝）を持った半導体装置１０を製造することができる。
【００５４】
図３は、別の半導体装置の例で、半導体装置１０Ｒの模式的な断面図である。尚、図３の半導体装置１０Ｒにおいて、図１（ａ）に示す半導体装置１０と同様の部分については、同じ符号を付した。
【００５５】
図１（ａ）の半導体装置１０では、中空溝５の断面形状が矩形であり、尖った角部５ｃを有している。これに対して、図３の半導体装置１０Ｒでは、角部が丸められた中空溝５Ｒが、埋め込み酸化膜３上に設けられている。
【００５６】
図３の半導体装置１０Ｒのように、図１（ａ）の半導体装置１０における中空溝５の角部５ｃは、丸められていることが好ましい。これにより、高電圧印加時における中空溝５の角部５ｃでの電界集中を緩和することができ、安定した上記耐圧改善効果を得ることができる。また、構造的にも低誘電率領域の角部が尖っている場合に較べて応力が集中し難いため、Ｓｉの結晶欠陥等による歩留まり低下を抑制することができる。
【００５７】
図４（ａ），（ｂ）は、別の半導体装置の例で、それぞれ、半導体装置１０ＷＵ，１０ＷＬの模式的な断面図である。尚、図４（ａ），（ｂ）の半導体装置１０ＷＵ，１０ＷＬにおいて、図１（ａ）の半導体装置１０と同様の部分については、同じ符号を付した。
【００５８】
図１（ａ）の半導体装置１０では、中空溝５が、埋め込み酸化膜３に当接してＳＯＩ層１ａの下層部に、ＬＤＭＯＳのソースＳとドレインＤの間で複数に分割されて形成されていた。これに対して、図４（ａ）の半導体装置１０ＷＵでは、一体構造の中空溝５ＷＵが、埋め込み酸化膜３に当接してＳＯＩ層１ａの下層部に、ＬＤＭＯＳのソースＳとドレインＤの間で形成されている。また、図４（ｂ）の半導体装置１０ＷＬでは、一体構造の中空溝５ＷＬが、埋め込み酸化膜３に当接して支持基板２の上層部に、ＬＤＭＯＳのソースＳとドレインＤの間で形成されている。
【００５９】
図４（ａ），（ｂ）の半導体装置１０ＷＵ，１０ＷＬにおいても、埋め込み酸化膜３に当接して一体構造の中空溝５ＷＵ，５ＷＬを形成することで、埋め込み酸化膜３を厚くしたのと同様の効果が得られる。また、中空溝５ＷＵ，５ＷＬをＬＤＭＯＳのソースとドレインの間に配置することで、ドレインもしくはソースへの高電圧印加時に、ＳＯＩ層１ａが分担する電位を軽減することができる。これによって、基板１の断面の縦方向における耐圧が改善され、高い耐圧を持った半導体装置とすることができる。
【００６０】
図５（ａ），（ｂ）は、図４（ａ），（ｂ）に示した半導体装置１０ＷＵ，１０ＷＬの特殊な例で、それぞれ、半導体装置１０ＴＵ，１０ＴＬの模式的な断面図である。尚、図５（ａ），（ｂ）の半導体装置１０ＴＵ，１０ＴＬにおいて、図４（ａ），（ｂ）の半導体装置１０ＷＵ，１０ＷＬと同様の部分については、同じ符号を付した。
【００６１】
図５（ａ），（ｂ）に示す半導体装置１０ＴＵ，１０ＴＬでは、右端の一点鎖線Ｃ−Ｃが回転対称軸となっており、各半導体装置１０ＴＵ，１０ＴＬのＬＤＭＯＳは、埋め込み酸化膜３に達する絶縁分離トレンチＺによって絶縁分離されている。各半導体装置１０ＴＵ，１０ＴＬにおける中空溝５ＴＵ，５ＴＬは、図５（ａ），（ｂ）に示すように、基板面において絶縁分離トレンチＺにより取り囲まれた領域の全面積を占めるように形成されている。
【００６２】
図５（ａ），（ｂ）の半導体装置１０ＴＵ，１０ＴＬにおいては、ＬＤＭＯＳが形成される絶縁分離トレンチＺにより取り囲まれたＳＯＩ層１ａの全面積において、埋め込み酸化膜３に当接する中空溝５ＴＵ，５ＴＬが形成されることとなる。このため、絶縁分離トレンチＺにより取り囲まれたＳＯＩ層１ａの全面積において埋め込み酸化膜３を厚くしたのと同様の効果が得られる。このため、耐圧設計が容易で、縦方向に高い耐圧を持った半導体装置とすることができる。
【００６３】
尚、図４（ａ），（ｂ）の半導体装置１０ＷＵ，１０ＷＬおよび図５（ａ），（ｂ）の半導体装置１０ＴＵ，１０ＴＬにおいても、中空溝５ＷＵ，５ＷＬ，５ＴＵ，５ＴＬとする代わりに、これらを、酸化シリコン、カーボン含有酸化シリコン（ＳｉＯＣ）、ＦＳＧ（ＳｉＯＦ）、フッ素化ポリイミド、ＣＰＦＰのいずれかの埋め込み溝としてもよい。
【００６４】
図６（ａ）〜（ｃ）は、別の半導体装置１１とその製造方法を示す図である。図６（ａ）は、半導体装置１１の模式的な上面図であり、図６（ｂ）は、図６（ａ）に示す一点鎖線Ａ−Ａでの模式的な断面図であり、図６（ｃ）は、図６（ａ）に示す一点鎖線Ｂ−Ｂでの模式的な断面図である。尚、図６（ａ）〜（ｃ）に示す半導体装置１１においても、図１（ａ）および図８（ａ）に示す半導体装置１０，９ｂと同様の部分については、同じ符号を付した。また、図を簡略化するために、支持基板２の厚さ方向を短縮して記載すると共に、ＬＤＭＯＳの断面構造の記載は省略した。
【００６５】
図６（ａ）〜（ｃ）に示す半導体装置１１は、図１（ａ）に示す半導体装置１０と同様に、埋め込み酸化膜３上にあるＳＯＩ層１ａの表層部に、横型ＭＯＳトランジスタ（ＬＤＭＯＳ）が形成された半導体装置である。また、半導体装置１１では、図６（ｂ）に示すように、中空溝５ａが、ＬＤＭＯＳのソースＳとドレインＤの間で、埋め込み酸化膜３に当接してＳＯＩ層１ａの下層部に複数形成されている。従って、図１（ａ）に示す半導体装置１０と同様に、半導体装置１１についても、ドレインＤへの高電圧印加時にＳＯＩ層１ａが完全に空乏化された領域を形成し、高い耐圧を持った半導体装置とすることができる。
【００６６】
一方、図６（ａ）〜（ｃ）に示す半導体装置１１は、図１（ａ）に示す半導体装置１０の構造に対して、トレンチ８を追加した構造となっている。このトレンチ８は中空溝５ａを形成するために設けられたもので、図１（ａ）の半導体装置１０における中空溝５が図２（ａ）で示した基板貼り合わせ前に形成されるのに対して、半導体装置１１の中空溝５ａは基板貼り合わせ後に形成される。すなわち、図６（ａ）〜（ｃ）に示す半導体装置１１の中空溝５ａは、以下のようにして形成する。
【００６７】
最初に、２枚のシリコン基板を貼り合わせて埋め込み酸化膜３を有するＳＯＩ構造とした後、一方のシリコン基板を研削・研磨して、ＳＯＩ層１ａを形成する。次に、異方性エッチングにより、埋め込み酸化膜３上にあるＳＯＩ層１ａの表面から垂直にトレンチ８を形成する。次に、トレンチ８の先端部をサイドエッチングすることにより、中空溝５ａを形成する。これによって、中空溝５ａが埋め込み酸化膜３に当接してＳＯＩ層１ａの下層部に形成された、半導体装置１１の基本構造部が完成する。
【００６８】
その後、通常の半導体装置の製造技術によりＳＯＩ層１ａにＬＤＭＯＳを作り込むことで、図６（ａ）〜（ｃ）に示す半導体装置１１が製造される。上記製造方法によれば、図２（ａ），（ｂ）に示した製造方法に較べて、中空溝５ａをシリコン基板の貼り合わせ後に形成できるメリットがある。
【００６９】
以上のようにして、上記した本発明の半導体装置およびその製造方法は、埋め込み酸化膜上にあるＳＯＩ層の表層部に、横型ＭＯＳトランジスタ（ＬＤＭＯＳ）が形成されてなる半導体装置おびその製造方法であって、基板断面の縦方向における耐圧を改善し、７００Ｖ以上の高い耐圧を有する半導体装置およびその製造方法となっている。
【図面の簡単な説明】
【００７０】
【図１】本発明の一例である半導体装置１０を示す図で、（ａ）は、半導体装置１０の模式的な断面図であり、（ｂ）は、ブレークダウン時の電位分布を示す図である。
【図２】（ａ），（ｂ）は、半導体装置１０の要部である、中空溝５の形成工程を説明する工程別断面図である。
【図３】別の半導体装置の例で、半導体装置１０Ｒの模式的な断面図である。
【図４】（ａ），（ｂ）は、別の半導体装置の例で、それぞれ、半導体装置１０ＷＵ，１０ＷＬの模式的な断面図である。
【図５】（ａ），（ｂ）は、図４（ａ），（ｂ）に示した半導体装置１０ＷＵ，１０ＷＬの特殊な例で、それぞれ、半導体装置１０ＴＵ，１０ＴＬの模式的な断面図である。
【図６】本発明における別の半導体装置１１とその製造方法を示す図で、（ａ）は、半導体装置１１の模式的な上面図である。（ｂ）は、（ａ）に示す一点鎖線Ａ−Ａでの模式的な断面図であり、（ｃ）は、（ａ）に示す一点鎖線Ｂ−Ｂでの模式的な断面図である。
【図７】ＳＯＩ基板とトレンチ分離を用いた、従来の高電圧ＩＣ９の模式的な断面図である。
【図８】従来の半導体装置９ｂを示す図で、（ａ）は、半導体装置９ｂの模式的な断面図であり、（ｂ）は、ブレークダウン時の電位分布を示す図である。
【符号の説明】
【００７１】
９ｂ，１０，１０Ｒ，１０ＷＵ，１０ＷＬ，１０ＴＵ，１０ＴＬ，１１  半導体装置
Ｓ  ソース（電極）
Ｄ  ドレイン（電極）
Ｇ  ゲート
１  （ＳＯＩ）基板
１ａ  ＳＯＩ層
２  支持基板
３  埋め込み酸化膜
５，５Ｒ，５ＷＵ，５ＷＬ，５ＴＵ，５ＴＬ，５ａ  中空溝
５ｃ  角部
６  Ｐ導電型領域
７  ＬＯＣＯＳ
８  トレンチ
Ｚ  絶縁分離トレンチ
【図１】
2007123823.tif 000003
【図２】
2007123823.tif 000004
【図３】
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【図４】
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【図５】
2007123823.tif 000007
【図６】
2007123823.tif 000008
【図７】
2007123823.tif 000009
【図８】
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