(57)【要約】【課題】複数のＳＲＡＭを備えた受信データ記憶部の不具合を自動的に回復可能にして、信号処理への影響を最小限に抑える。【解決手段】メモリ監視制御部３１は、電源部４０からＳＲＡＭ１１〜１３に供給されている電流を、電流検出部２１〜２３により監視し、異常電流が流れているＳＲＡＭが検出されたとき、一旦当該ＳＲＡＭに接続されているバスをハイ・インピーダンスにして切り離すとともに、ディセーブル状態とし、また供給されている電源をオフにする。その後一定時間をおいて当該ＳＲＡＭをイネーブル状態に再設定し、電源供給を再開する。そして、電流検出部で当該ＳＲＡＭの動作電流を監視し、一定時間正常状態の場合は当該ＳＲＡＭに接続されているバスを再接続する。【選択図】図１
2007006336.tif 000002
【特許請求の範囲】
【請求項１】
複数系統の受信データを複数のＳＲＡＭに割り振って一時的に格納し、読み出して信号処理部へ送信する受信データ保存方法において、
前記複数のＳＲＡＭのいずれかに障害が発生したとき、当該ＳＲＡＭへの電流供給のみを一時的に遮断した後再開する制御を行って該ＳＲＡＭの障害を自動復旧させるとともに、該ＳＲＡＭが復旧するまでは残りの正常なＳＲＡＭに格納された前記受信データにより信号処理を続行することを特徴とする受信データ保存方法。
【請求項２】
前記複数のＳＲＡＭのいずれかに障害が発生したとき、該ＳＲＡＭに割り振られている系統の受信データを、前記ＳＲＡＭの障害が回復するまで、他の正常ＳＲＡＭに保存するための再割り振りを行うことを特徴とする請求項１に記載の受信データ保存方法。
【請求項３】
複数のＳＲＡＭによって構成され、受信データ入力部から入力される複数系統の受信データを一時保存する記憶部と、
前記記憶部とのインタフェース機能を持ち、受信した前記複数系統のデータを一時保存するＳＲＡＭを前記系統毎に割り振るとともに、前記系統毎の受信データを前記割り振られたＳＲＡＭの指定アドレスに書き込み、該書き込まれた受信データを読み出して信号処理部へ出力する制御を行うメモリアクセス部と、
前記複数のＳＲＡＭの動作開始・停止を前記ＳＲＡＭ毎に制御するイネーブル制御部と、
電源部から前記ＳＲＡＭ毎に供給される動作電流を監視し、予め設定された閾値以上の動作電流が検出されたときに当該ＳＲＡＭの動作電流異常を示す信号を送信する複数の電流検出部を有するとともに、前記電源部から前記複数のＳＲＡＭの各々に供給される動作電流のオン・オフを制御する記憶部電源制御部と、
前記電流検出部から送信された前記ＳＲＡＭの動作電流異常を示す信号を受信したときに、前記メモリアクセス部による当該ＳＲＡＭに接続されているバスをハイ・インピーダンスにして切り離す制御、前記イネーブル制御部による当該ＳＲＡＭの動作を停止する制御、および前記記憶部電源制御部による当該ＳＲＡＭへの供給電源をオフにする制御の実行を指示し、所定時間後に前記イネーブル制御部による当該ＳＲＡＭの動作を開始する制御と前記記憶部電源制御部による当該ＳＲＡＭへの電源供給を再開する制御の実行を指示し、前記電流検出部から当該ＳＲＡＭが正常に回復したことを示す信号を受信したとき、前記メモリアクセス部による当該ＳＲＡＭに接続されているバスのハイ・インピーダンスを解除する制御の実行を指示することにより、異常ＳＲＡＭの回復制御を実行するメモリ監視制御部と、
を備えたことを特徴とする受信データ保存回路。
【請求項４】
前記ＳＲＡＭに書き込むデータにパリティを付加し、前記ＳＲＡＭから読み出したデータのパリティチェックを行って誤り検出を行うパリティ付加検出部と、前記ＳＲＡＭ毎に検出された一定時間毎の誤り回数をカウントし、カウント信号を前記メモリ監視制御部へ送信するカウンタ部を備え、
前記メモリ監視制御部は、前記カウンタ部のカウント信号を前記ＳＲＡＭ毎に監視し、前記カウント値が所定値以上のＳＲＡＭが存在するとき、当該ＳＲＡＭに異常発生と判定し、前記メモリアクセス部による当該ＳＲＡＭに接続されているバスをハイ・インピーダンスにして切り離す制御、前記イネーブル制御部による当該ＳＲＡＭの動作を停止する制御、および前記記憶部電源制御部による当該ＳＲＡＭへの供給電源をオフにする制御の実行を指示し、所定時間後に前記イネーブル制御部による当該ＳＲＡＭの動作を開始する制御、前記記憶部電源制御部による当該ＳＲＡＭへの電源供給を再開する制御、および前記メモリアクセス部による当該ＳＲＡＭに接続されているバスのハイ・インピーダンスを解除する制御の実行を指示することにより当該ＳＲＡＭへのデータ保存を再開して前記カウンタ部から送信される当該ＳＲＡＭに対するカウント信号を監視し、前記カウント値が所定値よりも下がっているとき当該ＳＲＡＭの使用を続行する制御を行う機能を有していることを特徴とする請求項３に記載の受信データ保存回路。
【請求項５】
前記ＳＲＡＭに書き込むデータにエラー訂正ビットを追加し、前記ＳＲＡＭから読み出したデータのエラーチェックを行ってエラーを訂正するエラー訂正部と、前記エラー訂正部でチェックされたエラー情報を受信し、前記ＳＲＡＭ毎に検出された一定時間毎のエラー回数をカウントし、カウント信号を前記メモリ監視制御部へ送信するカウンタ部を備え、
前記メモリ監視制御部は、前記カウンタ部のカウント信号を前記ＳＲＡＭ毎に監視し、前記カウント値が所定値以上のＳＲＡＭが存在するとき、当該ＳＲＡＭに異常発生と判定し、前記メモリアクセス部による当該ＳＲＡＭに接続されているバスをハイ・インピーダンスにして切り離す制御、前記イネーブル制御部による当該ＳＲＡＭの動作を停止する制御、および前記記憶部電源制御部による当該ＳＲＡＭへの供給電源をオフにする制御の実行を指示し、所定時間後に前記イネーブル制御部による当該ＳＲＡＭの動作を開始する制御、前記記憶部電源制御部による当該ＳＲＡＭへの電源供給を再開する制御、および前記メモリアクセス部による当該ＳＲＡＭに接続されているバスのハイ・インピーダンスを解除する制御の実行を指示することにより当該ＳＲＡＭへのデータ保存を再開して前記カウンタ部から送信される当該ＳＲＡＭに対するカウント信号を監視し、前記カウント値が所定値よりも下がっているとき当該ＳＲＡＭの使用を続行する制御を行う機能を有していることを特徴とする請求項３に記載の受信データ保存回路。
【請求項６】
前記メモリアクセス部は、前記メモリ監視制御部から異常ＳＲＡＭを切り離す制御信号を受けたとき、前記異常ＳＲＡＭに割り振られている系統の受信データを他の正常ＳＲＡＭに保存するための再割り振りを行う機能を有していることを特徴とする請求項３〜５のいずれか１項に記載の受信データ保存回路。
【請求項７】
前記メモリ監視制御部は、前記異常ＳＲＡＭの回復制御動作を一定回数繰り返しても前記ＳＲＡＭの異常が解消しないとき、当該ＳＲＡＭを以降不使用状態に設定する機能を有していることを特徴とする請求項３〜６のいずれか１項に記載の受信データ保存回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話等の無線基地局装置におけるベースバンド信号処理部の構成に関し、特に受信データをベースバンド処理前に一時的に格納するバッファメモリへの受信データ保存形式に関する。
【背景技術】
【０００２】
携帯電話の無線基地局では、空間的な周波数利用効率を高めて回線数を増やすとともにアンテナ利得を高くするために、セクタ構成が一般的に採用されており、例えば６系統の指向性アンテナにより１セルを６０度ずつの６セクタに分割する方法等が採用されている（特許文献１等参照）。
【０００３】
図８は、従来の携帯電話無線基地局装置における受信部を抜粋したブロック図であり、受信の場合、６系統（０〜５系）のアンテナがそれぞれの周波数を受け、無線部(７０)でアンテナからの信号が検波され、Ａ／Ｄコンバータ等でデジタル信号に変換された後、ベースバンド部にて処理しやすいように６系統の受信データ（８ｂｉｔ×６+同期信号+パリティ）は多重され、ひとまとめにしてベースバンド信号処理部（８０）に伝送される。
【０００４】
ベースバンド信号処理部（８０）では、入力された受信データを逐次処理していくが、時間的に前後のデータを比較したり、後から処理する必要が生じることがあるので、入力された受信データをバッファ回路として機能する記憶部（１０）に一時的に格納した後、該記憶部（１０）から読み出して信号処理部６０へ出力して所定の処理を行い、無線伝送路インタフェース部（９０）を経由して上位装置へ送信する。
【０００５】
図９は、無線基地局装置のベースバンド信号処理部における従来のデータ保存形式を示すブロック図である。この従来のデータ保存構成は、記憶部（１０）、データ処理部（３０）、電源部（４０）、受信データ入力部（５０）、信号処理部（６０）により構成されており、記憶部（１０）は１８ビット幅のＳＲＡＭで構成され、受信データの一時保管に使用し、データ処理部（３０）の制御によりアドレスの設定、データの読み書き、同期信号の入力、イネーブル制御が行われる。
【０００６】
図９の例では、記憶部（１０）は１８ビット幅を持ったＳＲＡＭ１（１１）とＳＲＡＭ２（１２）とＳＲＡＭ３（１３）の３個により構成され、データ処理部（３０）から指定された番地にＳＲＡＭ１個あたり８ビットデータ２組と同期信号が格納される。従って受信データは、ＳＲＡＭ１（１１）とＳＲＡＭ２（１２）とＳＲＡＭ３（１３）の３個に対して各２系ずつの計６系のデータを固定して関連づけて保存される。
【０００７】
データ処理部（３０）は、データ変換部（３２）、メモリアクセス部（３４）、入力処理部（３６）、出力処理部（３７）より構成される。データ変換部（３２）は、受信データ入力部（５０）からのデータをメモリアクセス部（３４）に送信し、また、メモリアクセス部（３４）から受信したデータを出力処理部（３７）へ送信する。メモリアクセス部（３４）は記憶部（１０）とのインタフェース機能を持ち、記憶部（１０）へのアドレス設定、データの送受信、同期信号の送受信を行う。
【０００８】
入力処理部（３６）は受信データ入力部（５０）からの受信データを受信し、データ変換部（３２）へ送信する。出力処理部（３７）はデータ変換部（３２）からのデータを受信し、信号処理部（６０）へ送信する。電源部（４０）は各ブロックの動作に必要な電源を供給する。受信データ入力部（５０）は入力処理部（３６）へデータを送信する。信号処理部（６０）は出力処理部（３７）から送信されたデータを受信し、ＤＳＰなどを用いて、ピーク検出などのベースバンド信号処理を行う。
【０００９】
【特許文献１】特開２００１−０９４４９０号公報
【特許文献２】特開平７−２３４７９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図９に示す従来のデータ保存回路では、ＳＲＡＭにラッチアップなどのハード的な不具合が発生した場合にその不具合を検出することができないため、信号処理部（６０）に誤ったデータを送信してベースバンド信号処理に悪影響を与えてしまうという問題がある。
【００１１】
半導体回路を含むデバイスにラッチアップ現象が発生した場合、該デバイスに供給する電源を一旦オフにしてリセットをかけることにより、デバイスのラッチアップを自動解除して正常動作に戻すことは可能である（例えば特許文献２参照）が、図９に示す構成においてＳＲＡＭにラッチアップなどのハード的な不具合が発生したときに電源部（４０）をオフにしてリセットをかけると、回路全体の動作に影響を与えてしまうという問題がある。
【００１２】
さらに、図９に示す構成においてＳＲＡＭ３個のうちの１個だけにハード的な不具合が生じた場合であっても、使用するハードウェア全体に影響を与えてしまい、またメモリ格納パターンが固定であるために、不具合が発生したＳＲＡＭに該当する箇所のデータは使用不能となってしまうという問題がある。
【００１３】
そのためＳＲＡＭを用いた受信データ保存方法では、パリティビットを付加して誤り検出を行うか、データ格納時にインターリーブを行って格納しデータを保護する方法も考えられているが、その場合には、ＳＲＡＭにソフトエラーやハードエラーが発生したときに、誤り検出機能により誤りの検出は可能となるものの、エラー状態を復旧させることはできないという問題がある。
【００１４】
また、ハードエラーの発生したＳＲＡＭに割り当てられているデータは正しく読み出すことができず、ハードエラーが発生していないＳＲＡＭもデータが読み出せなくなり、データが欠落し続けてしまうという問題がある。
【００１５】
本発明の目的は、上記問題点に鑑み、複数のＳＲＡＭを備えた受信データ記憶部においてＳＲＡＭに不具合が発生した場合に、該不具合による信号処理部への影響を最小限に抑えることができるデータ保存形式を提供することにある。
【課題を解決するための手段】
【００１６】
本発明は、受信データをＳＲＡＭに一時的に格納し読み出す回路において、受信データを記憶する複数のＳＲＡＭを有する受信データ保存回路の各ＳＲＡＭにそれぞれラッチアップ自動解除手段を備えることにより、前記複数のＳＲＡＭのいずれかが外的要因の影響で障害が発生し、ソフトエラーやラッチアップ等を起こしてデータ誤りを生ずる状態となった場合に、残存しているＳＲＡＭを活用してデータ処理を続行可能にし、またラッチアップ発生の場合は当該ＳＲＡＭへの電源供給のみを制御して自動復旧させることで、大規模なデータ欠損を避けられるようにしたことを特徴としている。
【００１７】
即ち本発明は、複数系統の受信データを複数のＳＲＡＭに割り振って一時的に格納し、読み出して信号処理部へ送信する受信データ保存方法において、前記複数のＳＲＡＭのいずれかに障害が発生したとき、当該ＳＲＡＭへの電流供給のみを一時的に遮断した後再開する制御を行って該ＳＲＡＭの障害を自動復旧させるとともに、該ＳＲＡＭが復旧するまでは残りの正常なＳＲＡＭに格納された前記受信データにより信号処理を続行することを特徴とする。
【００１８】
その際、前記複数のＳＲＡＭのいずれかに障害が発生したとき、該ＳＲＡＭに割り振られている系統の受信データを、前記ＳＲＡＭの障害が回復するまで、他の正常ＳＲＡＭに保存するための再割り振りを行うことにより、特定の系統における大規模なデータ欠損を避けることができる。
【００１９】
また、本発明の受信データ保存回路は、複数のＳＲＡＭによって構成され、受信データ入力部から入力される複数系統の受信データを一時保存する記憶部と、前記記憶部とのインタフェース機能を持ち、受信した前記複数系統のデータを一時保存するＳＲＡＭを前記系統毎に割り振るとともに、前記系統毎の受信データを前記割り振られたＳＲＡＭの所定アドレスに書き込み、該書き込まれた受信データを読み出して信号処理部へ出力する制御を行うメモリアクセス部と、前記複数のＳＲＡＭの動作開始・停止を前記ＳＲＡＭ毎に制御するイネーブル制御部と、電源部から前記ＳＲＡＭ毎に供給される動作電流を監視し、予め設定された閾値以上の動作電流が検出されたときに当該ＳＲＡＭの異常を示す信号を送信する複数の電流検出部を有するとともに、前記電源部から前記複数のＳＲＡＭの各々に供給される動作電流のオン・オフを制御する記憶部電源制御部と、前記電流検出部から送信された前記ＳＲＡＭの異常を示す信号を受信したときに、前記メモリアクセス部の当該ＳＲＡＭに接続されているバスをハイ・インピーダンスにして切り離す制御、前記イネーブル制御部による当該ＳＲＡＭの動作を停止する制御、および前記記憶部電源制御部による当該ＳＲＡＭへの供給電源をオフにする制御の実行を指示し、所定時間後に前記イネーブル制御部による当該ＳＲＡＭの動作を開始する制御と前記記憶部電源制御部による当該ＳＲＡＭへの電源供給を再開する制御の実行を指示して、前記電流検出部から当該ＳＲＡＭが正常に回復したことを示す信号を受信したとき、前記メモリアクセス部の当該ＳＲＡＭに接続されているバスのハイ・インピーダンスを解除する制御の実行を指示するメモリ監視制御部を備えたことを特徴とする。
【００２０】
また、本発明の受信データ保存回路は、前記ＳＲＡＭに書き込むデータにパリティを付加し、前記ＳＲＡＭから読み出したデータのパリティチェックを行って前記ＳＲＡＭ毎に誤り検出を行うパリティ付加検出部と、前記ＳＲＡＭ毎に検出された一定時間毎の誤り回数をカウントし、カウント信号を前記メモリ監視制御部へ送信するカウンタ部を備え、前記メモリ監視制御部は、前記カウンタ部のカウント信号を前記ＳＲＡＭ毎に監視し、前記カウント値が所定値以上のＳＲＡＭが存在するとき、当該ＳＲＡＭに異常発生と判定し、前記メモリアクセス部による当該ＳＲＡＭに接続されているバスをハイ・インピーダンスにして切り離す制御、前記イネーブル制御部による当該ＳＲＡＭの動作を停止する制御、および前記記憶部電源制御部による当該ＳＲＡＭへの供給電源をオフにする制御の実行を指示し、所定時間後に前記イネーブル制御部による当該ＳＲＡＭの動作を開始する制御、前記記憶部電源制御部による当該ＳＲＡＭへの電源供給を再開する制御、および前記メモリアクセス部による当該ＳＲＡＭに接続されているバスのハイ・インピーダンスを解除する制御の実行を指示して、前記カウンタ部から送信される当該ＳＲＡＭに対するカウント信号を監視し、前記カウント値が所定値よりも下がっているとき当該ＳＲＡＭの使用を続行する制御を実行する機能を有していることを特徴とする。
【００２１】
また、本発明の受信データ保存回路は、前記ＳＲＡＭに書き込むデータにエラー訂正ビットを追加し、前記ＳＲＡＭから読み出したデータのエラーチェックを行ってエラーを訂正するエラー訂正部と、前記エラー訂正部でチェックされたエラー情報を受信し、前記ＳＲＡＭ毎に検出された一定時間毎のエラー回数をカウントし、カウント信号を前記メモリ監視制御部へ送信するカウンタ部を備え、  前記メモリ監視制御部は、前記カウンタ部のカウント信号を前記ＳＲＡＭ毎に監視し、前記カウント値が所定値以上のＳＲＡＭが存在するとき、当該ＳＲＡＭに異常発生と判定し、前記メモリアクセス部による当該ＳＲＡＭに接続されているバスをハイ・インピーダンスにして切り離す制御、前記イネーブル制御部による当該ＳＲＡＭの動作を停止する制御、および前記記憶部電源制御部による当該ＳＲＡＭへの供給電源をオフにする制御の実行を指示し、所定時間後に前記イネーブル制御部による当該ＳＲＡＭの動作を開始する制御、前記記憶部電源制御部による当該ＳＲＡＭへの電源供給を再開する制御、および前記メモリアクセス部による当該ＳＲＡＭに接続されているバスのハイ・インピーダンスを解除する制御の実行を指示して、前記カウンタ部から送信される当該ＳＲＡＭに対するカウント信号を監視し、前記カウント値が所定値よりも下がっているとき当該ＳＲＡＭの使用を続行する制御を実行する機能を有していることを特徴とする。
【００２２】
前記メモリアクセス部は、前記メモリ監視制御部から異常ＳＲＡＭを切り離す制御を受けたとき、前記異常ＳＲＡＭが正常に戻るまで前記異常ＳＲＡＭを除くＳＲＡＭにより前記複数系統の受信データを保存するために再割り振りを行う機能を有する構成とすることができる。
【００２３】
また、前記メモリ監視制御部は、前記異常ＳＲＡＭの回復制御動作を一定回数繰り返しても前記ＳＲＡＭの異常が解消しないとき、当該ＳＲＡＭを以降不使用状態に設定する機能を有していることを特徴とする。
【発明の効果】
【００２４】
本発明は、過電流検出機能を有し、ＳＲＡＭに不具合が発生して過電流が流れるラッチアップ現象が生じても、当該ＳＲＡＭの電源を一旦オフにするので、デバイス焼損や他のデバイスへの影響を最小限に抑えることができる。
【００２５】
また、エラー検出機能を有しているために、ＳＲＡＭに電源再投入を行わないとデータ化けが復旧しない不具合などにおいても、その状態を検出し電源再投入が可能であるため、ＳＲＡＭの状態を自動復旧することができる。
【００２６】
さらに、３個のＳＲＡＭのうちの１個が破損しても、データ保存フォーマットの変更機能を有しているので、信号処理に必要なデータの致命的な欠損を回避することができる。
【発明を実施するための最良の形態】
【００２７】
図１は、本発明の実施形態を示す受信データ保存回路のブロック図であり、受信データ入力部（５０）から入力された複数系統のデータを一旦格納するバッファメモリとして機能する記憶部（１０）と、上記複数系統のデータを記憶部（１０）に格納するとともに該記憶部から読み出して信号処理部（６０）へ出力するデータ処理部（３０）と、電源部（４０）から記憶部（１０）に供給される電流を監視し記憶部（１０）への電源供給を制御する記憶部電源制御部（２０）により構成されている。
【００２８】
本実施形態では、受信データの一時保管に使用される記憶部（１０）は、１８ビット幅を持ったＳＲＡＭ１（１１）とＳＲＡＭ２（１２）とＳＲＡＭ３（１３）の３個により構成されており、データ処理部（３０）の制御によりアドレスの設定、データの読み書き、同期信号の入力、イネーブル制御が行われ、指定された番地にＳＲＡＭ１個あたり８ビットデータ２組と同期信号を格納する。
【００２９】
記憶部電源制御部（２０）は、記憶部（１０）の動作電流を監視しており、ＳＲＡＭ１（１１）の電流を電流検出部１（２１）で監視し、ＳＲＡＭ２（１２）の電流を電流検出部２（２２）で監視し、ＳＲＡＭ３（１３）の電流を電流検出部３（２３）で監視する。電流検出部１（２１）と電流検出部２（２２）と電流検出部３（２３）は主にＭＯＳＦＥＴとコンパレータにより構成され、過電流が流れた時に制御信号を出力する機能を持つ。過電流と判定するための閾値は個別に設定することができる。過電流を検出した場合はその情報をデータ処理部（３０）に送信する。また、データ処理部（３０）からの電源オン・オフ制御信号により、記憶部（１０）への供給電源のオン・オフ制御を行う。
【００３０】
データ処理部（３０）は、ＡＳＩＣ（Application Specific Integrated Circuit：特定用途向けＩＣ）又はＦＰＧＡ（Field Programmable Gate Array）で構成することができ、メモリ監視制御部（３１）、データ変換部（３２）、パリティ付加検出部（３３）、メモリアクセス部（３４）、イネーブル制御部（３５）、入力処理部（３６）、出力処理部（３７）、カウンタ部（３８）より構成される。メモリ監視制御部（３１）は、電流検出部１（２１）と電流検出部２（２２）と電流検出部３（２３）からの出力信号とカウンタ部（３８）からの信号を監視し、その状態をデータ変換部（３２）に送信し、またその状態に従って制御信号を、記憶部電源制御部（２０）、メモリアクセス部３４、イネーブル制御部３５へ送信する。
【００３１】
データ変換部（３２）は、メモリ監視制御部（３１）からの信号を受信し、受信データ入力部（５０）からのデータをパリティ付加検出部（３３）へ送信し、またパリティ付加検出部（３３）からのデータを受信して出力処理部（３７）へ送信する。パリティ付加検出部（３３）はデータ変換部（３２）から受信したデータにパリティビットを付加してメモリアクセス部（３４）に送信し、また、メモリアクセス部（３４）から受信したデータからパリティを計算し、受信データとの照合を行い、照合結果をカウンタ部（３８）へ送信する。
【００３２】
メモリアクセス部（３４）は、記憶部（１０）とのインタフェース機能を持ち、記憶部（１０）へのアドレス設定、データの送受信、同期信号の送受信を行う。イネーブル制御部（３５）はメモリ監視制御部（３１）から信号を受信し、ＳＲＡＭ１（１１）とＳＲＡＭ２（１２）とＳＲＡＭ３（１３）の動作開始・停止制御を行う。
【００３３】
入力処理部（３６）は受信データ入力部（５０）からの受信データを受信し、データ変換部（３２）へ送信する。出力処理部（３７）はデータ変換部（３２）からのデータを受信し、信号処理部（６０）へ送信する。電源部（４０）は各ブロックの動作に必要な電源を供給する。受信データ入力部（５０）は入力処理部（３６）へデータを送信する。信号処理部（６０）は出力処理部（３７）から送信されたデータを受信し、ＤＳＰなどを用いて、ピーク検出などのベースバンド信号処理を行う。
【００３４】
図２は、本実施形態においてＳＲＡＭ１（１１）にラッチアップが発生した時の動作を示すタイムチャートである。以下図１と図２を参照して、ＳＲＡＭ１（１１）にラッチアップが発生した時の動作について説明する。
【００３５】
ＳＲＡＭ１（１１）にラッチアップが発生すると動作電流が通常時よりも増加し、電流検出部１（２１）にてＳＲＡＭ１（１１）に供給されている動作電流が閾値を超過して異常電流として検出される（Ｓ０１）。このＳＲＡＭ１（１１）に過電流が流れていることを示す信号はメモリ監視制御部（３１）に送信される（Ｓ０２）。電流検出部１（２１）からこの異常信号を受信したメモリ監視制御部（３１）はＳＲＡＭ１（１１）にラッチアップが発生したと判定し、メモリアクセス部（３４）とイネーブル制御部（３５）に対してＳＲＡＭ１（１１）を一旦切り離すための制御信号を送出するとともに、電流検出部１（２１）に対してＳＲＡＭ１（１１）への供給電源を一旦遮断するための制御信号を送出する。
【００３６】
この制御信号を受けて、メモリアクセス部（３４）はデータ処理部（３０）への影響を避けるためにＳＲＡＭ１（１１）に接続されているバスをハイ・インピーダンスにして切り離し（Ｓ０３）、イネーブル制御部（３５）はＳＲＡＭ１（１１）にディセーブル信号を送信してＳＲＡＭ１（１１）をディセーブル状態とし（Ｓ０４）、また電流検出部１（２１）は電源部（４０）からＳＲＡＭ１（１１）に供給されている電源をオフにする（Ｓ０５）。
【００３７】
その後一定時間をおいてメモリ監視制御部（３１）から出力される制御信号により、イネーブル制御部（３５）はＳＲＡＭ１（１１）をイネーブル状態に再設定し（Ｓ０６）、電流検出部１（２１）はＳＲＡＭ１（１１）への電源供給を再開する（Ｓ０７）。そして、電流検出部１（２１）で検出されるＳＲＡＭ１（１１）の動作電流を監視し、一定時間正常状態の場合はメモリアクセス部（３４）へ制御信号を送出してＳＲＡＭ１（１１）に接続されているバスを再接続する（Ｓ０８）。
【００３８】
本実施形態によれば、ラッチアップが発生したＳＲＡＭ１（１１）以外のＳＲＡＭ２（１２）およびＳＲＡＭ３（１３）は、ＳＲＡＭ１（１１）がラッチアップ中も動作しているので、ＳＲＡＭ２（１２）およびＳＲＡＭ３（１３）に保存されている系統のデータは通常通り処理される。また、ＳＲＡＭ１（１１）もラッチアップ発生後速やかに復帰可能であるので、ＳＲＡＭ１（１１）に保存され系統のデータについても、ラッチアップ発生に伴うベースバンド信号処理への影響を最小限に抑えることができる。
【００３９】
上記実施例では、ラッチアップが発生したＳＲＡＭ１（１１）に保存される系統のデータ処理は、ＳＲＡＭ１（１１）のラッチアップが解除されるまでは中断される。そこで、３個のＳＲＡＭのうちの１個に不具合が発生した場合において、不具合が発生したＳＲＡＭに保存される系統のデータを残りのＳＲＡＭ２個で補う構成とすることもできる。
【００４０】
図３〜図４は、３個のＳＲＡＭのうちの１個に不具合が発生した場合に、不具合が発生したＳＲＡＭに保存される系統のデータを残りのＳＲＡＭ２個で分担するようにした場合の各ＳＲＡＭへのデータ書き込みおよびデータ読み出しを説明する図である。以下、ＳＲＡＭ１（１１）に保存されるデータをＳＲＡＭ２（１２）及びＳＲＡＭ（１３）に一時保存する方法について、図３及び図４を参照して説明する。
【００４１】
図３は３個のＳＲＡＭが全て正常である通常時のデータの流れを示している。ＳＲＡＭ１（１１）、ＳＲＡＭ２（１２）及びＳＲＡＭ３（１３）には８ビットのデータが２組ずつ入力されており、データ０１〜０８及びデータ１１〜１８がＳＲＡＭ１（１１）に、データ２１〜２８及びデータ３１〜３８がＳＲＡＭ２（１２）に、データ４１〜４８及び５１〜５８がＳＲＡＭ３（１３）に書き込まれる。読み出す場合は、変換せずにデータを読み出す。
【００４２】
図４はＳＲＡＭ１（１１）に不具合が発生して切り離され、ＳＲＡＭ２（１２）とＳＲＡＭ３（１３）にＳＲＡＭ１（１１）のデータの一部が割り振られるときのデータの流れを示している。この場合、ＳＲＡＭ１（１１）へのデータ０１と０２をＳＲＡＭ２（１２）のデータ２７と２８の場所に、ＳＲＡＭ１（１１）へのデータ０３と０４をＳＲＡＭ２（１２）のデータ３７と３８の場所に、合計４ビット割り当てる。同様に、ＳＲＡＭ１（１１）へのデータ１１と１２をＳＲＡＭ３（１３）のデータ４７と４８の場所に、ＳＲＡＭ１（１１）へのデータ１３と１４をＳＲＡＭ３（１３）のデータ５７と５８の場所に割り当てて保存する。
【００４３】
読み出す場合は逆の手順で読み出すが、ＳＲＡＭ２（１２）から読み出したデータのうちデータ２１〜２６とデータ３１〜３６の６ビットを上位に詰め、下位２ビット分をゼロで埋めて８ビットデータに変換する。データ２７，２８の２ビットとデータ３７，３８の２ビットの計４ビットをデータ０１〜０４の場所に上位から割り当て、下位４ビットはゼロで埋めて８ビットデータに変換する。ＳＲＡＭ３（１３）から読み出したデータもＳＲＡＭ２（１２）の時と同様に、ＳＲＡＭ３（１３）から読み出したデータのうちデータ４１〜４６とデータ５１〜５６の６ビットを上位に詰め、下位２ビット分をゼロで埋めて８ビットデータに変換し、データ４７，４８の２ビットとデータ５７，５８の２ビットの計４ビットをデータ１１〜１４の場所に上位から割り当て、下位４ビットはゼロで埋めて８ビットデータに変換する。
【００４４】
その後、ＳＲＡＭ１（１１）に不具合が解消したときには、図３に示す正常時のデータの流れに戻す。本実施例によれば、ＳＲＡＭ１（１１）に不具合が発生している間は、正常なＳＲＡＭにデータが保存される系統の信号処理には多少影響が及ぼされるが、不具合が発生したＳＲＡＭにデータが保存される系統の信号処理への影響は最小限に抑えることができる。
【００４５】
図５は、ＳＲＡＭ１（１１）の不具合が解消せず、ＳＲＡＭ１（１１）が、電源再投入後も過電流が流れ続け使用不能である場合の動作説明図である。
【００４６】
図５において、ＳＲＡＭ１（１１）の消費電流が増加し（Ｓ１１）。電流検出部１（２１）にて異常電流が検出され、メモリ監視制御部（３１）にＳＲＡＭ１（１１）に異常電流が流れていることを送信する（Ｓ１１）と、メモリ監視制御部（３１）の制御により、メモリアクセス部（３４）はデータ処理部（３０）への影響を避けるためＳＲＡＭ１（１１）に接続されているバスをハイ・インピーダンスにして切り離し（Ｓ１３）、イネーブル制御部（３５）はＳＲＡＭ１（１１）をディセーブル状態とし（Ｓ１４）、電流検出部１（２１）はＳＲＡＭ１（１１）の電源をオフにする（Ｓ１５）。
【００４７】
一定時間経過後、ＳＲＡＭ１（１１）をイネーブル状態にし、ＳＲＡＭ１（１１）の電源供給を再開したとき、ＳＲＡＭ１（１１）に再度過電流が流れた場合には、再度ＳＲＡＭ１（１１）をディセーブル状態とし、ＳＲＡＭ１（１１）の電源をオフにする。この動作を一定回数繰り返しても、ＳＲＡＭ１（１１）の不具合が解消しない場合には、以降ＳＲＡＭ１（１１）をディセーブル状態に設定するとともにＳＲＡＭ１（１１）への電源をオフとして不使用状態に固定する。ＳＲＡＭ１（１１）が不使用状態となった後のデータ格納方法としては前述の図４に示す方法を使用することができる。ＳＲＡＭ２（１２）及びＳＲＡＭ３（１３）においてそれぞれ不具合が発生した場合も同様の方法を使用する。
【００４８】
図６は、ＳＲＡＭ１（１１）から読み出されたデータにデータ化けが発生した時の動作を示す説明図である。
【００４９】
ビット化けの場合はＳＲＡＭ１（１１）の消費電流は増加しないため、電流検出部１（２１）でＳＲＡＭ１（１１）の異常検出は行うことはできない。そこでパリティ付加検出部（３３）にて記憶部（１０）に書き込むデータにパリティを付加し、記憶部（１０）から読み出したデータのパリティチェックを行って誤り検出し、誤り検出結果をカウンタ部（３８）へ送信する（Ｓ２１）。カウンタ部（３８）は、例えば一定時間に発生した誤り回数をＳＲＡＭ毎にカウントし、カウント信号をメモリ監視制御部（３１）へ送信する。
【００５０】
メモリ監視制御部（３１）はカウンタ部（３８）のカウント信号をＳＲＡＭ毎に監視しており、例えばＳＲＡＭ１（１１）のカウント信号が所定値以上であって誤り状態が連続して発生している場合には、ＳＲＡＭ１（１１）にデータ化けが発生していると判定し、メモリアクセス部（３４）、イネーブル制御部（３５）、記憶電源制御部(２０)に制御信号を送出して、ＳＲＡＭ１（１１）に接続されているバスをハイ・インピーダンスにして切り離し（Ｓ２２）、ＳＲＡＭ１（１１）ディセーブルに設定し（Ｓ２３）、ＳＲＡＭ１（１１）の電源をオフにする（Ｓ２４）。
【００５１】
一定時間経過後、メモリ監視制御部（３１）はメモリアクセス部（３４）、イネーブル制御部（３５）、記憶電源制御部(２０)に制御信号を送出して、ＳＲＡＭ１（１１）をイネーブル状態にし（Ｓ２５）、ＳＲＡＭ１（１１）の電源をオンにし（Ｓ２６）、バスをアクティブに戻す（Ｓ２７）。その後パリティチェックにて誤り状態が連続して発生しなければ、そのまま使用を続行する。ＳＲＡＭ１（１１）の電源をオフにしているときの、データ格納方法は前述と同様に図４の方法を使用する。
【００５２】
図７は、本発明の他の実施形態を示す受信データ保存回路のブロック図であり、その基本的構成は上記の実施形態と同様であるが、上記の実施形態におけるパリティ付加検出部（３３）をエラー訂正部（３９）とすることにより、エラー訂正可能なデータは訂正して出力することにより、ＳＲＡＭのソフトエラーによる影響の低減を図っている。
【００５３】
本実施形態では、ＳＲＡＭのビット数を増やし、エラー訂正部（３９）では記憶部（１０）に書き込む受信データにエラー訂正ビットを追加し、記憶部（１０）から読み出されたデータのビット化けが発生した場合には、エラー訂正部（３９）はビット化けの検出だけでなくエラー訂正を行い、エラー訂正されたデータを、信号処理部６０へ出力する。
【００５４】
カウンタ部（３８）は、エラー訂正部（３９）で検出されたエラーをＳＲＡＭ毎にカウントし、カウント結果をメモリ監視制御部（３１）へ送信する。メモリ監視制御部（３１）はカウンタ部（３８）から送信されたカウント結果に基づき各ＳＲＡＭの監視制御を行うが、その動作は上記図６で説明した動作と同様であるので、その詳細説明は省略する。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施形態を示す受信データ保存回路のブロック図である。
【図２】本実施形態における異常状態発生時の動作を示すタイムチャートである。
【図３】本実施形態の正常時におけるデータ保存形態の例を示す図である。
【図４】本実施形態の異常時におけるデータ保存形態の例を示す図である。
【図５】本実施形態において異常状態が継続する場合の動作を示すタイムチャートである。
【図６】本実施形態において読み出しデータに異常が発生した時の動作を示すタイムチャートである。
【図７】本発明の他の実施形態を示す受信データ保存回路のブロック図である。
【図８】無線基地局装置における受信部の構成例を示すブロック図である。
【図９】従来の受信データ保存回路の例を示すブロック図である。
【符号の説明】
【００５６】
０〜５  アンテナ
１０  記憶部
１１〜１３  ＳＲＡＭ
２０  記憶部電源制御部
２１〜２３  電流検出部
３０  データ処理部
３１  メモリ監視制御部
３２  データ変換部
３３  パリティ付加検出部
３４  メモリアクセス部
３５  イネーブル制御部
３６  入力処理部
３７  出力処理部
３８  カウンタ
３９  エラー訂正部
４０  電源部
５０  受信データ入力部
６０  信号処理部
７０  無線部
８０  ベースバンド信号処理部
９０  無線伝送路インタフェース部
１００  制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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