(57)【要約】【課題】通信インタフェースを有する半導体集積回路において、特別な手順を踏むことなく極めて簡素な方法でパワーゲーティングを実現することによりリーク電流を排除し、消費電力を低減することができる半導体集積回路を提供する。【解決手段】本発明にかかる半導体集積回路は、外部回路から入力されるイネーブル信号がオンのときに外部回路と通信を行うインタフェース部と、インタフェース部への電源の供給を制御する電源供給制御部と、インタフェース部に連接され各種の処理を行うコア部とを備え、電源供給制御部は、イネーブル信号がオンのときにインタフェース部へ電源を供給し、イネーブル信号がオフのときにインタフェース部への電源の供給を停止することを特徴とする。【選択図】  図１
2007006290.tif 000002
【特許請求の範囲】
【請求項１】
外部回路から入力されるイネーブル信号がオンのときに前記外部回路と通信を行うインタフェース部と、
前記インタフェース部への電源の供給を制御する電源供給制御部と、
前記インタフェース部に連接され各種の処理を行うコア部と、
を備え、
前記電源供給制御部は、前記イネーブル信号がオンのときに前記インタフェース部へ電源を供給し、前記イネーブル信号がオフのときに前記インタフェース部への電源の供給を停止することを特徴とする半導体集積回路。
【請求項２】
前記外部回路との通信は、シリアルインタフェースおよびパラレルインタフェースの少なくともいずれか一方の方式によることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
外部回路から入力されるイネーブル信号がオンのときに前記外部回路と通信を行うインタフェース部と、
前記インタフェース部への電源の供給を制御する電源供給制御部と、
前記インタフェース部に連接され各種の処理を行うコア部と、
前記インタフェース部と前記コア部との連接部位に設けられるデータ保持部と、
を備え、
前記電源供給制御部は、前記イネーブル信号がオンのときに前記インタフェース部へ電源を供給し、前記イネーブル信号がオフのときに前記インタフェース部への電源の供給を停止し、
前記データ保持部は、前記イネーブル信号がオフとなる直前の前記インタフェース部から前記コア部への伝送データを保持する、
ことを特徴とする半導体集積回路。
【請求項４】
前記外部回路との通信は、シリアルインタフェースおよびパラレルインタフェースの少なくともいずれか一方の方式によることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
外部回路から入力されるイネーブル信号がオンのときにインタフェース部を介して前記外部回路と通信を行う通信ステップと、
前記インタフェース部への電源の供給を制御する電源供給制御ステップと、
前記インタフェース部に連接されるコア部で各種の処理を行う処理ステップと、
を備え、
前記電源供給制御ステップは、前記イネーブル信号がオンのときに前記インタフェース部へ電源を供給し、前記イネーブル信号がオフのときに前記インタフェース部への電源の供給を停止することを特徴とする半導体集積回路の制御方法。
【請求項６】
外部回路から入力されるイネーブル信号がオンのときにインタフェース部を介して前記外部回路と通信を行う通信ステップと、
前記インタフェース部への電源の供給を制御する電源供給制御ステップと、
前記インタフェース部に連接されるコア部で各種の処理を行う処理ステップと、
前記インタフェース部と前記コア部との間でデータ保持部を介してデータ伝送するデータ伝送ステップと、
を備え、
前記電源供給制御ステップは、前記イネーブル信号がオンのときに前記インタフェース部へ電源を供給し、前記イネーブル信号がオフのときに前記インタフェース部への電源の供給を停止し、
前記データ伝送ステップは、前記イネーブル信号がオフとなる直前の前記インタフェース部から前記コア部への伝送データを前記データ保持部に保持させる、
ことを特徴とする半導体集積回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびその制御方法に係り、特に、通信インタフェースを有する半導体集積回路およびその制御方法に関する。
【背景技術】
【０００２】
従来から、半導体集積回路の低消費電力化に関する種々の技術開発が進められてきている。半導体集積回路では、ＣＭＯＳ素子を基本とした回路構成によって消費電力の低減化が図られているものの、特に、携帯型電子機器の分野等ではバッテリによって駆動される場合が多いため、さらなる低消費電力化が求められている。
【０００３】
他方、半導体の微細化技術や動作電圧の低電圧化が進むにつれて、ＣＭＯＳ回路であってもそのリーク電流の回路全体の消費電流の中に占める割合が無視できなくなってきている。このため、リーク電流の低減に関する技術も開発されている。
【０００４】
例えば、特許文献１は、チップディセーブル時に、ＣＭＯＳゲート回路を閾値電圧の深いＮＭＯＳトランジスタでオフすることによってＣＭＯＳゲートのリーク電流を低減する技術が開示されている。
【０００５】
また、特許文献２には、データ保持回路を構成するフリップフロップの２本の電源線のうち少なくとも１本の電源線を、待機時に間欠的にフローティング状態にすることにより、データの保持を維持しつつトランジスタのオフリーク電流を低減する技術が開示されている。
【０００６】
この他、特許文献３には、組み合わせ回路の出力端に接続されたフリップフロップ回路が制御信号に応じてデータを取り込むときにのみ、組み合わせ回路に電源を供給し、その他のときには組み合わせ回路に電源を供給しないことによりリーク電流を削減する技術が開示されている。
【特許文献１】特開平０７−１６１１９０号公報
【特許文献２】特開平０９−１８５８８７号公報
【特許文献３】特開２００２−１１０９２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
半導体集積回路の内部におけるリーク電流を防ぐ最も有効な方法は、動作しない時に該当する回路部分への電源供給そのものを停止させるパワーゲーティング（Power  Gating）と呼ばれる手法である。即ち、半導体集積回路の内部に複数のブロックがあり、特定のブロックが特定の期間動作しない場合には、動作しない期間にかぎりその特定のブロックへの電源供給を停止するように制御することによって不要なリーク電流を排除しようとするものである。
【０００８】
パワーゲーティング（Power  Gating）は一般論としては有効な方法である。しかしながら、個別具体的な機能や回路構造をもつ半導体集積回路の全体に適用しようとすると、複雑に相互に関連する個々のブロックの動作を維持しつつ、有効に電源供給を停止させる制御方法を見出すことは容易ではない。
【０００９】
また、仮に制御方法が見出せたとしても、半導体集積回路全体に適用しようとすると、その制御信号を生成する回路自体が複雑かつ大規模になりかねない。
【００１０】
本発明は、上記事情に鑑みてなされたもので、通信インタフェースを有する半導体集積回路において、特別な手順を踏むことなく極めて簡素な方法でパワーゲーティングを実現することによりリーク電流を排除し、消費電力を低減することができる半導体集積回路およびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体集積回路は、上記課題を解決するため、請求項１に記載したように、外部回路から入力されるイネーブル信号がオンのときに前記外部回路と通信を行うインタフェース部と、前記インタフェース部への電源の供給を制御する電源供給制御部と、前記インタフェース部に連接され各種の処理を行うコア部とを備え、前記電源供給制御部は、前記イネーブル信号がオンのときに前記インタフェース部へ電源を供給し、前記イネーブル信号がオフのときに前記インタフェース部への電源の供給を停止することを特徴とする。
【００１２】
また、本発明に係る半導体集積回路は、上記課題を解決するため、請求項３に記載したように、外部回路から入力されるイネーブル信号がオンのときに前記外部回路と通信を行うインタフェース部と、前記インタフェース部への電源の供給を制御する電源供給制御部と、前記インタフェース部に連接され各種の処理を行うコア部と、前記インタフェース部と前記コア部との連接部位に設けられるデータ保持部とを備え、前記電源供給制御部は、前記イネーブル信号がオンのときに前記インタフェース部へ電源を供給し、前記イネーブル信号がオフのときに前記インタフェース部への電源の供給を停止し、前記データ保持部は、前記イネーブル信号がオフとなる直前の前記インタフェース部から前記コア部への伝送データを保持することを特徴とする。
【００１３】
また、本発明に係る半導体集積回路の制御方法は、上記課題を解決するため、請求項５に記載したように、外部回路から入力されるイネーブル信号がオンのときにインタフェース部を介して前記外部回路と通信を行う通信ステップと、前記インタフェース部への電源の供給を制御する電源供給制御ステップと、前記インタフェース部に連接されるコア部で各種の処理を行う処理ステップとを備え、前記電源供給制御ステップは、前記イネーブル信号がオンのときに前記インタフェース部へ電源を供給し、前記イネーブル信号がオフのときに前記インタフェース部への電源の供給を停止することを特徴とする。
【００１４】
また、本発明に係る半導体集積回路の制御方法は、上記課題を解決するため、請求項６に記載したように、外部回路から入力されるイネーブル信号がオンのときにインタフェース部を介して前記外部回路と通信を行う通信ステップと、前記インタフェース部への電源の供給を制御する電源供給制御ステップと、前記インタフェース部に連接されるコア部で各種の処理を行う処理ステップと、前記インタフェース部と前記コア部との間でデータ保持部を介してデータ伝送するデータ伝送ステップとを備え、前記電源供給制御ステップは、前記イネーブル信号がオンのときに前記インタフェース部へ電源を供給し、前記イネーブル信号がオフのときに前記インタフェース部への電源の供給を停止し、前記データ伝送ステップは、前記イネーブル信号がオフとなる直前の前記インタフェース部から前記コア部への伝送データを前記データ保持部に保持させることを特徴とする。
【発明の効果】
【００１５】
本発明に係る半導体集積回路およびその制御方法によれば、通信インタフェースを有する半導体集積回路において、特別な手順を踏むことなく極めて簡素な方法でパワーゲーティングを実現することによりリーク電流を排除し、消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１６】
本発明に係る半導体集積回路およびその制御方法の実施形態について添付図面を参照して説明する。
【００１７】
（１）構成
図１は、本発明の実施形態に係る半導体集積回路１の構成例を示す図である。
【００１８】
本発明の実施形態に係る半導体集積回路１は、その種別や用途を特に限定するものではないが、例えば、光ディスク制御ＩＣ等の各種デジタル制御用ＩＣや各種信号処理用ＩＣとして用いられる。
【００１９】
半導体集積回路１は、外部回路との通信を行うインタフェース部３、インタフェース部３に対する電源の供給を制御する電源供給制御部２、インタフェース部３に接続され、各種制御や各種処理を行うコア部４を備えて構成される。
【００２０】
また、インタフェース部３とコア部４との間にデータ保持部５を設ける構成としても良い。
【００２１】
インタフェース部３は、例えば、外部回路から供給されるイネーブル信号ＥＮおよびクロック信号ＣＫを制御信号とし、外部回路とデータ信号ＤＴの授受を行う。
【００２２】
イネーブル信号ＥＮ、クロック信号ＣＫ、およびデータ信号ＤＴの入出力部にはそれぞれバッファ回路が適宜設けられている。例えば、イネーブル信号ＥＮに対してはバッファ回路６ａ、６ｂが、クロック信号ＣＫに対してはバッファ回路７が、またデータ信号ＤＴに対しては双方向のバッファ回路８ａ、８ｂが設けられている。
【００２３】
インタフェース部３は、図１に模式的に示したように、例えば、インタフェース部論理回路３０とフリップフロップ３１、３２、および３３等を備えて構成される。
【００２４】
インタフェース部論理回路３０は、例えばパラレル／シリアル変換回路等の種々の論理回路を備えて構成されている。コア部４から伝送されてくるデータを最終的にシリアルデータに変換してデータ信号ＤＴとして外部回路へ出力する。また、フリップフロップ３１、３２は、外部回路からのクロック信号ＣＫと同期をとってデータ信号ＤＴを出力するために設けられている。
【００２５】
一方、フリップフロップ３３は、外部回路から入力されるデータ信号ＤＴをクロック信号ＣＫに同期をとって取り込むために設けられているものである。
【００２６】
インタフェース部３の各回路に対しては、電源供給制御部２から電源が供給される構成となっている。電源供給制御部２へはインタフェース部電源線が接続されており、イネーブル信号ＥＮの制御の下でインタフェース部３の各回路に対して電源供給を行っている。
【００２７】
コア部４は、各種の論理回路群から構成されるもので、インタフェース部３から受信したデータをもとに各種制御や処理を行い、その結果をインタフェース部３へ送信する。コア部４の各回路に対する電源は、コア部電源線から直接供給される形態となっている。
【００２８】
データ保持部５は、例えばラッチ回路であり、イネーブル信号ＥＮの立下りのタイミングでフリップフロップ３３の出力データを保持するように構成されている。
【００２９】
（２）動作
上記のように構成された半導体集積回路１の動作について説明する。
【００３０】
図２は、半導体集積回路１の電源供給制御部２およびインタフェース部３に入力されるイネーブル信号ＥＮ、クロック信号ＣＫ、およびデータ信号ＤＴのタイミングチャートの一例を模式的に示したものである。
【００３１】
イネーブル信号ＥＮは、外部回路から通信を行うタイミングを半導体集積回路１へ伝えるために外部回路から入力されるものである。イネーブル信号ＥＮがオン（アクティブ）の期間に外部回路から通信に必要となるクロック信号ＣＫ等の通信制御用の信号やデータ信号ＤＴの送受信が行われる。逆にイネーブル信号ＥＮがオフ（非アクティブ）の期間には外部回路との通信は行われない。
【００３２】
図２の例示では、「Ａ」および「Ｃ」で示した期間はイネーブル信号ＥＮがオフの期間であり、この期間には外部回路と半導体集積回路１との間で通信は行われない。
【００３３】
他方、「Ｂ」で示した期間はイネーブル信号ＥＮがオンの期間であり、この期間に外部回路と半導体集積回路１との間で通信が行われる。
【００３４】
図２では、データ信号ＤＴとして「ｄ０」から「ｄ７」の８ビットシリアルデータによる通信が、クロック信号ＣＫと共に外部回路から半導体集積回路１へ送信される例を示している。
【００３５】
図３乃至図５は、イネーブル信号ＥＮのオン・オフの各期間に対応した半導体集積回路１の動作状態を示したものである。
【００３６】
図３は、通信前の状態であり、イネーブル信号ＥＮがオフ（図２の「Ａ」の期間）のときの半導体集積回路１の状態を示している。電源供給制御部２は、イネーブル信号ＥＮがオフのときには、インタフェース部３の各回路への電源供給を停止する（Power  Gating）するように構成されている。電源供給制御部２のこの機能により、イネーブル信号ＥＮがオフのときには図３にハッチングで示したように、インタフェース部３の各回路への電源供給は停止される。
【００３７】
図４は、通信中の半導体集積回路１の状態を示しており、イネーブル信号ＥＮがオン（図２の「Ｂ」の期間）に相当する。電源供給制御部２は、イネーブル信号ＥＮがオンのときには、インタフェース部３の各回路へ電源を供給するように構成されている。従ってイネーブル信号ＥＮがオンの期間にはインタフェース部３の各回路へ電源が供給され、通常動作する。具体的には、データ信号ＤＴ（シリアルデータ）がクロック信号ＣＫに同期してインタフェース部３に取り込まれ、順次データ保持部５を介してコア部４へ伝えられることになる。
【００３８】
図５は、通信後の半導体集積回路１の状態を示しており、イネーブル信号ＥＮは再度オフ（図２の「Ｃ」の期間）となる。電源供給制御部２では、イネーブル信号ＥＮが再度オフとなったことに応じて、インタフェース部３への各回路への電源供給を停止する。
【００３９】
データ保持部５は、例えばラッチ回路であり、イネーブル信号ＥＮがオンからオフに切り替わる時にフリップフロップ３３の出力を保持する。データ保持部５のこの保持機能によって、インタフェース部３の電源供給が停止ときであってもインタフェース部３からコア部４への信号が不定となることを回避している。
【００４０】
図２の例示では、８ビットシリアルデータの最後のビットは「ｄ７」であり、このデータ「ｄ７」がイネーブル信号ＥＮのオンからオフへの切り替りのタイミングでフリップフロップ３３からデータ保持部５へ移され、データ保持部５にデータ「ｄ７」が保持されることになる。このため、インタフェース部３の電源がオフとなってもコア部４の動作は保証される。
【００４１】
本実施形態に係る半導体集積回路１によれば、通信期間を示すイネーブル信号ＥＮによってインタフェース部３の各回路への電源供給の制御を行っている。この結果、通信期間以外にはインタフェース部３の各回路への電源供給を総て停止させることが可能となり、インタフェース部３のリーク電流を極限まで低減することが可能となる。このため、半導体集積回路１全体としての消費電力を低減することができる。
【００４２】
また、本実施形態に係る半導体集積回路１によれば、電源供給の制御信号をイネーブル信号ＥＮとしている。イネーブル信号ＥＮはデバイス間の通信において一般的に用いられている信号である。このため、電源供給制御のために新たな制御信号等を追加する必要がない。
【００４３】
また、電源供給の制御対象部位を通信のインタフェース部３としているため、半導体集積回路１全体へ不測の悪影響を与えることもない。このため、半導体集積回路１のユーザ（設計者等）は電源供給制御機能（Power  Gating機能）をほとんど意識することなく利用することができる。
【００４４】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。例えば、上記説明では、通信インタフェースをシリアル通信として説明したがこれに限定されるものではなく、パラレル通信や、或いはパラレル通信とシリアル通信とを組み合わせた形態でもよい。
【００４５】
また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせても良い。
【図面の簡単な説明】
【００４６】
【図１】本発明に係る半導体集積回路の実施形態の構成例を示す図。
【図２】本発明に係る半導体集積回路の実施形態における通信インタフェースのタイミングの一例を示す図。
【図３】本発明に係る半導体集積回路の実施形態における通信前の電源供給状態の例を示す図。
【図４】本発明に係る半導体集積回路の実施形態における通信中の電源供給状態の例を示す図。
【図５】本発明に係る半導体集積回路の実施形態における通信後の電源供給状態の例を示す図。
【符号の説明】
【００４７】
１  半導体集積回路
２  電源供給制御部
３  インタフェース部
４  コア部
５  データ保持部
３０  インタフェース部論理回路
３１、３２、３３  フリップフロップ
ＥＮ  イネーブル信号
ＣＫ  クロック信号
ＤＴ  データ信号
【図１】
2007006290.tif 000003
【図２】
2007006290.tif 000004
【図３】
2007006290.tif 000005
【図４】
2007006290.tif 000006
【図５】
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