(57)【要約】【課題】実用性の向上した半導体構造およびそのような半導体構造の製作方法を提供すること。【解決手段】半導体構造およびその製作方法は、基板の誘電体表面に配置された第１の結晶方位の第１の表面半導体層を含む。スタック層が、第１の表面半導体層から横方向に離れて誘電体表面に配置される。スタック層は、誘電体表面のより近くに配置された埋め込み半導体層と、埋め込み半導体層の上に、それと接触せずに配置された、第１の結晶方位と異なる第２の結晶方位の第２の表面半導体層とを含む。この半導体構造は、異なる結晶方位の一対の半導体表面領域を提供する。特定の実施形態は、順次の積層、パターン化、選択的な剥離、および選択的なエピタキシャル堆積法を利用して製作されることができる。【選択図】図１１
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【特許請求の範囲】
【請求項１】
誘電体表面を含む基板と、
前記誘電体表面に配置された第１の方位の第１の表面半導体層と、
前記誘電体表面に、前記第１の表面半導体層から横方向に離れて配置されたスタック層とを含み、
前記スタック層が
前記誘電体表面のより近くに配置された埋め込み半導体層と、
前記埋め込み半導体層の上に、それと接触せずに配置された、前記第１の方位と異なる第２の方位の第２の表面半導体層とを含む、半導体構造。
【請求項２】
前記埋め込み半導体層が前記第１の方位である、請求項１に記載の半導体構造。
【請求項３】
前記埋め込み半導体層と前記第２の表面半導体層との間に介在して配置された埋め込み誘電体層をさらに含む、請求項１に記載の半導体構造。
【請求項４】
前記基板がさらに半導体基板を含む、請求項１に記載の半導体構造。
【請求項５】
前記基板が、前記誘電体表面を有する誘電体基板を含む、請求項１に記載の半導体構造。
【請求項６】
前記第１の表面半導体層および前記第２の表面半導体層が同一平面である、請求項１に記載の半導体構造。
【請求項７】
前記第１の方位が（１００）方位であり、
前記第２の方位が（１１０）方位および（１１１）方位からなる群から選択される、請求項１に記載の半導体構造。
【請求項８】
第１の表面半導体層に配置されたｎ型ＦＥＴと、
第２の表面半導体層に配置されたｐ型ＦＥＴとをさらに含む、請求項７に記載の半導体構造。
【請求項９】
基板の誘電体表面に、横方向に離して
第１の方位の第１の表面半導体層と、
スタック層とを形成するステップを含み、前記スタック層が、前記誘電体表面上に形成された埋め込み半導体層と、前記埋め込み半導体層の上に、それと接触せずに形成された、前記第１の方位と異なる第２の方位の第２の表面半導体層とを含む、半導体構造の製作方法。
【請求項１０】
第１の方位の第１の半導体層がその上に形成された誘電体表面を含む基板を提供するステップと、
接着層を利用しながら、前記第１の方位と異なる第２の方位の第２の半導体層を前記第１の半導体層に接着するステップと、
前記第２の半導体層、接着層、および前記第１の半導体層をパターン化して、横方向に離れた第１のスタック層および第２のスタックを誘電体表面に形成するステップであって、前記第１のスタック層および前記第２のスタックの各々が、パターン化された第２の半導体層、パターン化された接着層、およびパターン化された第１の半導体層を含む、ステップと、
前記パターン化された第２の半導体層および前記パターン化された接着層を前記第１のスタック層ではなく前記第２のスタック層から剥離させて、前記第２のスタック層の前記パターン化された第１の半導体層を露出させるステップと、
前記第２のスタック層の前記パターン化された第１の半導体層を、前記第１のスタック層の前記パターン化された第２の半導体層の高さまでエピタキシャル的に増大させるステップとを含む、半導体構造の製作方法。
【請求項１１】
前記基板が、ＳＯＩ半導体基板を含む、請求項１０に記載の方法。
【請求項１２】
前記第１の半導体層および前記第２の半導体層の各々が、シリコン、ゲルマニウム、シリコンゲルマニウム合金、炭化シリコン、炭化シリコンゲルマニウム合金、および化合物半導体材料からなる群から別々に選択される半導体材料を含む、請求項１０に記載の方法。
【請求項１３】
前記接着層が前記第１の半導体層に形成される、請求項１０に記載の方法。
【請求項１４】
前記接着層が前記第２の半導体層に形成される、請求項１０に記載の方法。
【請求項１５】
前記接着層が、前記第１の半導体層および前記第２の半導体層の少なくとも１つの酸化物を含む、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体基板に関する。より詳細には、本発明は、複数の結晶方位を有する半導体基板に関する。
【背景技術】
【０００２】
半導体技術が進歩し、半導体デバイスの寸法が縮小されてきたため、半導体構造を製作する際のさまざまな影響をさらに考慮する価値がある。電荷キャリアの作用（ｃｈａｒｇｅ  ｃａｒｒｉｅｒ  ｅｆｆｅｃｔ）は、オフ電流、オン電流、駆動電流、飽和電圧、スイッチング電圧などの半導体デバイスの動作パラメータに影響することが多いため、特に重要である。
【０００３】
最近の関心は、半導体デバイス性能における半導体基板結晶方位の役割に集中している。異なる結晶方位は、通常、異なる物理的および電気的性質、例えば電荷キャリア密度およびピエゾ抵抗係数などを有する。それらの異なる物理的および電気的特性の観点から、個々の半導体デバイス内の特定の電気性能を促進または最適化するために、特定の半導体基板結晶方位を選択するという傾向が見られるようになってきた。
【０００４】
一例として、Ｕ．Ｓ．Ｐａｔｅｎｔ  Ｎｏ．６，５８０，１５４では、Ｎｏｂｅｌ等が、＜１１０＞の方向に向上した導電率（ｅｎｈａｎｃｅｄ  ｃｏｎｄｕｃｔｉｏｎ）を生じさせるように、（１１０）シリコン半導体基板結晶方位面と水平に配置される半導体デバイスを提供する方法、およびその方法によって得られる構造を教示している。向上した導電率は、正孔電荷キャリア移動度に関連して実現される。さらに、Ｕ．Ｓ．Ｐａｔｅｎｔ  Ｎｏ．６，８３０，９６２では、Ｇｕａｒｉｎｉ等が、複数の結晶方位を有する半導体基板の製作方法を教示している。この方法は、異なる結晶方位の上部半導体層および下部半導体層を有するＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板を利用する。この方法はさらに、複数の結晶方位を有する半導体基板を提供するために、選択的な表面エッチング・プロセス、エピタキシャル成長プロセス、およびＳＩＭＯＸ（ｓｅｐａｒａｔｉｏｎ  ｂｙ  ｉｍｐｌａｎｔａｔｉｏｎ  ｏｆ  ｏｘｙｇｅｎ）プロセスを利用する。最後に、Ｐｕｂ．Ｎｏ．２００４／０１９５６４６では、Ｙｅｏ等が、異なる結晶方位を有するシリコン・オン・インシュレータ半導体基板の形成方法を教示している。この方法は、アモルファス・シリコン層の再結晶化を利用する。
【特許文献１】Ｕ．Ｓ．Ｐａｔｅｎｔ  Ｎｏ．６，５８０，１５４
【特許文献２】Ｕ．Ｓ．Ｐａｔｅｎｔ  Ｎｏ．６，８３０，９６２
【特許文献３】Ｐｕｂ．Ｎｏ．２００４／０１９５６４６
【発明の開示】
【発明が解決しようとする課題】
【０００５】
複数の半導体構造およびデバイスを単一の半導体基板の複数の結晶方位に配置できるようにする追加の方法および構造が望ましい。
【課題を解決するための手段】
【０００６】
本発明は、実用性が向上した半導体構造を提供する。また、本発明は、半導体構造を製作するための一般的な方法、および半導体構造の特定の実施形態を製作するためのより具体的な方法も提供する。
【０００７】
本発明の半導体構造は、基板を含み、この基板は誘電体表面を含んでいる。また、この半導体構造は、誘電体表面に配置された第１の方位の第１の表面半導体層も含む。最後に、この半導体構造は、誘電体表面に、第１の表面半導体層から横方向に離れて配置されたスタック層も含む。スタック層は、（１）誘電体表面のより近くに配置された埋め込み半導体層と、（２）埋め込み半導体層の上に、それと接触せずに配置された、第１の方位と異なる第２の方位の第２の表面半導体層とを含む。
【０００８】
本発明の非限定的な実施形態はさらに、埋め込み半導体層が第１の方位であるものとする。非限定的な実施形態はさらに、埋め込み半導体層と第２の表面半導体層との間に介在配置された埋め込み誘電体層を含む。
【０００９】
本発明の半導体構造は、２つの別々の結晶方位を有する２つの別々の表面半導体層を提供する。このような半導体構造により、２つの別々の表面半導体層に、異なる半導体デバイスおよび半導体構造が存在することが可能となる。この異なるデバイスおよび構造は、２つの別々の結晶方位に従って最適化されることができる。
【００１０】
本発明は、半導体構造を製作するための一般的な方法も提供する。
【００１１】
この一般的な方法は、基板の誘電体表面に、横方向に離して（１）第１の方位の第１の表面半導体層と、（２）誘電体表面上に形成された埋め込み半導体層、および埋め込み半導体層の上にそれと接触せずに形成された第１の方位と異なる第２の方位の第２の表面半導体層を含むスタック層とを形成することを提供する。
【００１２】
このように、この一般的な方法は、概ね本発明の半導体構造に対応している。
【００１３】
本発明は、本発明の非限定的な実施形態に由来する、より具体的な方法も提供する。
【００１４】
より具体的な方法は、まず、第１の方位の第１の半導体層がその上に形成された誘電体表面を含む基板を提供する。次にこの方法は、接着層を利用しながら、第１の方位と異なる第２の方位の第２の半導体層を、第１の半導体層に接着することを提供する。次にこの方法は、第２の半導体層、接着層、および第１の半導体層をパターン化して、横方向に離れた第１のスタック層および第２のスタックを誘電体表面に形成することを提供し、この第１のスタック層および第２のスタックの各々は、パターン化された第２の半導体層、パターン化された接着層、およびパターン化された第１の半導体層を含む。この方法はさらに、パターン化された第２の半導体層およびパターン化された接着層を第１のスタック層ではなく第２のスタック層から剥離させて、第２のスタック層のパターン化された第１の半導体層を露出させることを提供する。最後にこの方法は、第２のスタック層のパターン化された第１の半導体層を、第１のスタック層のパターン化された第２の半導体層の高さまでエピタキシャル的に増大させることを提供する。
【００１５】
前述のより具体的な方法では、接着層は通常、誘電体材料を含む。本発明の半導体構造は、特定の非限定的な実施形態に由来する、この構造の製作のための前述のより具体的な方法によって限定されない。反対に、本発明または本発明の特定の非限定的な実施形態に従う半導体構造を製作する、さまざまな順序の代替の積層法、離層法、薄形化法、およびエピタキシャル法も除外されない。
【００１６】
本発明の目的、特徴、および利点は、以下で説明する「発明を実施するための最良の形態」に関連して理解される。「発明を実施するための最良の形態」は、本開示の主要部分（ｍａｔｅｒｉａｌ  ｐａｒｔ）を形成する添付の図面に関連して理解される。
【発明を実施するための最良の形態】
【００１７】
本発明は、実用性の向上した半導体構造、およびそのような半導体構造の製作方法を提供する。
【００１８】
図１〜図１１は、本発明の好ましい実施形態により半導体構造を製作する漸進的な段階の結果を示す一連の概略断面図を示している。
【００１９】
具体的には、図１は、基板１０の表面に配置された埋め込み誘電体層１２を含む基板１０を示している。第１の半導体層１４が、埋め込み誘電体層１２上に配置される。最後に、接着層１６が、第１の半導体層１４上に配置される。
【００２０】
基板１０は通常、半導体基板であるが、本発明は、必ずしも基板１０が半導体基板であることに限定されない。（１）第１の半導体層１４が、指定された第１の結晶方位を有する半導体材料を含み、（２）第１の半導体層１４が、埋め込み誘電体層１２により提供されるような誘電体表面上に配置されるならば、基板１０は、最も一般的には、導電体材料、半導体材料、または誘電体材料で形成することができる。あるいは、基板１０が誘電体材料を含む場合には、このような誘電体表面が提供されてもよい。基板１０が半導体材料を含む場合、基板１０は、これらには限定されないが、シリコン、ゲルマニウム、シリコンゲルマニウム合金、炭化シリコン、炭化シリコンゲルマニウム合金、または化合物（すなわち、これらには限定されないが、ヒ化ガリウム、ヒ化インジウム、およびリン化インジウムを含むＩＩＩ−Ｖ族またはＩＩ−ＶＩ族）半導体材料などの半導体材料を含むことができる。また、適当なドーパントが導入された半導体材料も含まれる。最も一般的には、基板１０は、シリコンまたはシリコンゲルマニウム合金半導体材料を含む。基板１０は通常、約１〜約２ミリメートルの厚さを有するが、本発明はこれに限定されない。
【００２１】
基板１０が、シリコン半導体材料またはシリコンゲルマニウム合金半導体材料を含む場合、埋め込み誘電体層１２は通常、酸化物誘電体材料を含む。また、その他の従来の誘電体材料を利用してもよい。非限定的な例には、窒化物誘電体材料および酸窒化物誘電体材料が含まれる。通常、埋め込み誘電体層１２は、約１０００〜約１５０００オングストロームの厚さを有する。
【００２２】
特にはこれに限定されないが、第１の半導体層１４も、通常、シリコン半導体材料またはシリコンゲルマニウム合金半導体材料を含む。また、本発明は、ゲルマニウム半導体材料、炭化シリコン半導体材料、炭化シリコンゲルマニウム合金半導体材料、または（基板１０の上記開示と一致する）化合物半導体材料を含む第１の半導体層１４によって実施されてもよい。通常、第１の半導体層１４は、約５０〜約１００オングストロームの厚さを有する。本発明の場合には、第１の半導体層１４は、第１の結晶方位（または「第１の方位」とも呼ぶ）を有する。第１の結晶方位は、いくつかの従来の結晶方位または従来と異なる結晶方位のいずれからも選択することができる。本発明における説明の目的で、第１の結晶方位は、（００１）、（０１１）、（１００）、（１１０）、または（１１１）結晶方位とすることができる。これらよりも一般的ではないが、それらに代わる結晶方位も本実施形態または本発明からは除外されない。
【００２３】
本発明は、（１）指定された結晶方位のシリコン、ゲルマニウム、またはシリコンゲルマニウム合金半導体材料を含む基板１０と、（２）酸化物または窒化物を含む埋め込み誘電体層１２と、（３）指定された結晶方位を有する対応するシリコン、ゲルマニウム、またはシリコンゲルマニウム合金半導体材料を含む第１の半導体層１４とを利用することが好ましい。本実施形態では、指定された結晶方位が第１の結晶方位である。
【００２４】
基板１０、埋め込み誘電体層１２、および第１の半導体層１４の前述の層状スタックは、ＳＯＩ基板として認知されている。このようなＳＯＩ基板は、当技術において一般的な方法を用いて製作することができる。これらの方法には、これらには限定されないが、（１）積層および層転写法、ならびに（２）ＳＩＭＯＸ（ｓｅｐａｒａｔｉｏｎ  ｂｙ  ｉｍｐｌａｎｔａｔｉｏｎ  ｏｆ  ｏｘｙｇｅｎ）法などのイオン注入およびアニーリング法が含まれる。また、代替方法を利用することもできる。
【００２５】
接着層１６は、いくつかの接着材料のいずれかを含むことができるが、通常は、誘電体材料としても働く酸化物接着材料を含む。酸化物接着材料は、一般に、第１の半導体層１４を含む半導体材料の酸化物を含むか、それらから本質的に構成される、またはそれらから構成される。これよりも一般的ではないが、ある特定の状況下では、窒化物および酸窒化物も実施可能な発明を提供できる。通常、接着層１６は、酸化シリコン、酸化ゲルマニウム、または酸化シリコンゲルマニウム合金を含む。前述の酸化物材料のいずれも、熱酸化法を利用して形成することができる。酸化物、窒化物、または酸窒化物の代替堆積法には、これらには限定されないが、化学気相成長法、熱酸化、および物理気相成長法を含めることができ、より具体的には原子層堆積法を含めることができる。通常、接着層１６は、約２０〜約５０オングストロームの厚さを有する。本発明は、前述の厚さ範囲の接着層１６に限定されない。
【００２６】
また、図１は第２の半導体基板１８も示している。半導体基板１８はバルク半導体基板として図示されているが、本実施形態も本発明もこれに限定されない。本実施形態および本発明は、バルク半導体基板、ＳＯＩ基板、あるいはその代わりに、従来の積層半導体基板または従来と異なる積層半導体基板として第２の半導体基板を利用できる。
【００２７】
図１に示すように、第２の半導体基板１８は、その厚さ範囲内に含まれる破砕面１９を有する。破砕面１９は、この後に続く第２の半導体基板１８の薄形化を可能にする。破砕面１９は、破砕誘発材料を深さ特定ブランケット注入することによって、第２の半導体基板１８内に誘発することができる。水素または水素を含む破砕誘発材料が一般的であるが、これらは、本実施形態の範囲を限定するものではない。さらに、通常は、本実施形態も本発明も、破砕面１９を有する第２の半導体基板１８に特には限定されない。代替のエッチング方法および研磨方法を、第２の半導体基板１８の最終的な薄形化のために使用してもよい。そのような代替のエッチング方法および研磨方法には、これらには限定されないが、湿式化学エッチング法、乾式プラズマ・エッチング法、機械的研磨法、および化学的機械的研磨法が含まれる。
【００２８】
図２は、接着層１６が第１の半導体層１４ではなく第２の半導体基板１８に配置されていること以外は図１と互いに関連している。本発明は、図１に示した２つの基板、図２にて示した２つの基板と共に実施可能であり、またはその代わりに、接着層が、一対の出発基板内で一対の半導体層または半導体基板表面の各々に配置される場合に実施可能である。この後者の実施形態は、添付の図面には特に示さない。本発明の実施形態の場合では、前述の一実施形態は、第１の半導体層１４および第２の半導体基板１８の各々に接着層を提供するはずである。
【００２９】
図３は、図１または図２に示した２つの基板を接着した結果を示している。接着層１６は、界面接着層として利用される。接着は、通常、約３０分〜約２０時間のアニール時間の間、約３００℃〜約５００℃の温度で行われる。最小または公称の物理的接着圧力を印加してもよいが、通常は必要ない。接着は通常、窒素、ヘリウム、アルゴン、クリプトン、またはキセノン、あるいはそれらすべてを含む不活性雰囲気中で行われる。
【００３０】
図４は、まず接着層１６上に配置された第２の半導体層１８’を示している。第２の半導体層１８’は、破砕面１９に沿って第２の半導体基板１８が裂開することによって形成されたものである。前述のように、第２の半導体基板１８から第２の半導体層１８’を形成する際には、代替方法を用いて第２の半導体基板１８を薄形化してもよい。第２の半導体層１８’は約１００〜約７００オングストロームの厚さを有するが、本実施形態は、その範囲の厚さには特に限定されない。
【００３１】
図４は、第２の半導体層１８’上に配置されたハード・マスク層２０も示している。ハード・マスク層２０は、半導体製作技術では一般的であるハード・マスク材料を含むことができる。ハード・マスク材料には、通常、窒化シリコン材料および酸窒化シリコン材料が含まれるが、これらには限定されない。一般に、ハード・マスク層２０は、約１００〜約２００オングストロームの厚さを有する。ハード・マスク層１８は、当技術において一般的である方法を利用して形成することができる。非限定的な例には、化学気相成長法および物理気相成長法が含まれる。
【００３２】
最後に図４は、ハード・マスク層２０上で横方向に離れて配置された一対のパターン化された第１のフォトレジスト層２２ａおよび２２ｂを示している。一対のパターン化された第１のフォトレジスト層２２ａおよび２２ｂは、この後でそこに形成されるサブミクロンのデバイスおよび構造に適切なサイズのパターン化された半導体層メサを最終的に提供するのに必要な大きさにされる。一対のパターン化された第１のフォトレジスト層２２ａおよび２２ｂは、ポジ型フォトレジスト材料、ネガ型フォトレジスト材料、またはハイブリッド・フォトレジスト材料を含むことができる。通常、一対のパターン化された第１のフォトレジスト層２２ａおよび２２ｂの各々は、約２０００〜約１００００オングストロームの厚さを有する。これらのフォトレジスト層は、半導体製作技術で概ね一般的である、コーティング法および材料、露光法および材料、ならびに現像法および材料を利用して形成される。
【００３３】
図５は、埋め込み誘電体層１２上に配置された一対のパターン化されたスタック層２１ａおよび２１ｂを示している。パターン化されたスタック層２１ａおよび２１ｂは（外側に向かって）、（１）埋め込み誘電体層１２上に配置された一対のパターン化された第１の半導体層１４ａおよび１４ｂと、（２）一対のパターン化された第１の半導体層１４ａおよび１４ｂ上に整列配置された一対のパターン化された接着層１６ａおよび１６ｂと、（３）一対のパターン化された接着層１６ａおよび１６ｂ上に整列配置された一対のパターン化された第２の半導体層１８ａおよび１８ｂと、（４）一対のパターン化された第２の半導体層１８ａおよび１８ｂ上に整列配置された一対のパターン化されたハード・マスク層２０ａおよび２０ｂとを含む。したがって、一対のパターン化されたスタック層２１ａおよび２１ｂ内では、一対のパターン化された第２の半導体層１８ａおよび１８ｂの各々が、一対のパターン化された第１の半導体１４ａおよび１４ｂ上に配置されるが、それらには接触していない。
【００３４】
一対のパターン化されたスタック層２１ａおよび２１ｂは、対応する第１の半導体層１４、接着層１６、第２の半導体層１８、およびハード・マスク層２０からパターン化される。一対のパターン化された第１のフォトレジスト層２２ａおよび２２ｂはマスクとして利用され、埋め込み誘電体層１２はエッチ・ストップ層として利用される。非等方性エッチング法が、パターン化されたスタック層２１ａおよび２１ｂのアンダーカットを回避するので好ましい。非等方性エッチング法には、これには限定されないが反応性イオン・エッチングなどの化学支援エッチング（ｃｈｅｍｉｃａｌｌｙ  ａｓｓｉｓｔｅｄ  ｅｔｃｈ）、または、これには限定されないがイオン・ビーム・エッチングなどの物理的エッチングを含めることができるが、これらには限定されない。
【００３５】
また図５は、前述のパターン化の後で、一対のパターン化されたハード・マスク層２０ａおよび２０ｂから一対のパターン化された第１のフォトレジスト層２２ａおよび２２ｂを剥離した結果も示している。一対のパターン化された第１のフォトレジスト層２２ａおよび２２ｂは、半導体製作技術で一般的な方法および材料を利用して剥離することができる。それらの方法および材料には、これらに限定されないが、湿式化学エッチング法および材料、乾式プラズマ・エッチング法および材料、ならびにこれらの組合せを含めることができる。
【００３６】
図６は、まず一対のパターン化されたスタック層２１ａと２１ｂの間に介在し、横方向に隣接し、それらを結合するように配置された一連の誘電体絶縁層２４ａ、２４ｂ、および２４ｃを示している。一連の誘電体絶縁層２４ａ、２４ｂ、および２４ｃは、一対のパターン化されたスタック層２１ａおよび２１ｂ内の半導体層の電気的な絶縁を支援することが意図されている。一連の誘電体絶縁層２４ａ、２４ｂ、および２４ｃは、通常、シリコン酸化物誘電体材料を含む。本発明は、他の誘電体材料が代わりに利用できるということも意図している。これらの代替の誘電体材料には、これらには限定されないが、窒化シリコン、酸窒化シリコン、フルオロシリケートガラス、炭化シリコン、カーボン・ドーピング酸化シリコン、シリケート・スピンオンガラス（ｓｉｌｉｃａｔｅ  ｓｐｉｎ−ｏｎ−ｇｌａｓｓ）、およびシルセスキオキサン・スピンオンガラス（ｓｉｌｓｅｓｑｕｉｏｘａｎｅ  ｓｐｉｎ−ｏｎ−ｇｌａｓｓ）誘電体材料、ならびにこれらの積層体および複合体を含めることができる。
【００３７】
図６に示すように、一連の誘電体絶縁層２４ａ、２４ｂ、および２４ｃは、一対のパターン化されたハード・マスク層２０ａおよび２０ｂと同一平面である。本発明では、同じであることは必要条件ではなく、その代わりに誘電体絶縁層は、一対のパターン化されたスタック層２１ａおよび２１ｂを完全に覆い、一対のパターン化されたハード・マスク層２０ａおよび２０ｂの各々の上におそらくは約２００〜約１０００オングストロームの厚さを提供できる。しかしながら、図６に従えば、一連の誘電体絶縁層２４ａ、２４ｂ、および２４ｃは、通常、ブランケット層堆積および平坦化法を利用して形成される。平坦化は、化学的エッチ・バック法または物理的エッチ・バック法、あるいは機械的研磨平坦化法または化学的機械的研磨平坦化法を利用して実行することができる。
【００３８】
図６は、パターン化されたハード・マスク層２０ａ上に配置されそれを覆い、誘電体絶縁層２４ａと２４ｂの一部を架橋するが、パターン化されたハード・マスク層２０ｂは露出したままとなっている、パターン化された第２のフォトレジスト層２６も示している。パターン化された第２のフォトレジスト層２６は、図４に示した一対のパターン化された第１のフォトレジスト層２２ａおよび２２ｂを形成するために利用される方法、材料、および厚さ限界と類似するか、等価、または同一の方法、材料、および厚さ限界を利用して形成することができる。
【００３９】
図７は、パターン化されたスタック層２１ｂ内で、パターン化されたハード・マスク層２０ｂ、パターン化された第２の半導体層１８ｂ、およびパターン化された接着層１６ｂをパターン化された第１の半導体層１４ｂから順次剥離した結果を示しているが、パターン化されたスタック層２１ａは、パターン化された第２のフォトレジスト層２６の下でそのまま残っている。
【００４０】
前述のパターン化された層は、湿式化学エッチング法および材料、乾式プラズマ・エッチング法および材料、またはそれらを統合した方法および材料を利用して剥離することができる。特定のエッチング法および材料は、特定のエッチングされるパターン化された層材料の周囲にある材料に対する、そのエッチングされるパターン化された層材料の適切な特異性により選択される。
【００４１】
図８は、図７の半導体構造からパターン化された第２のフォトレジスト層２６を剥離した結果を示している。パターン化された第２のフォトレジスト層２６は、図５に示したような、半導体構造の一部を形成するために一対のパターン化された第１のフォトレジスト層２２ａおよび２２ｂを剥離するのに使用した方法および材料と類似するか、等価、または同一の方法および材料を利用して剥離することができる。
【００４２】
図９は、埋め込み誘電体層１２上でパターン化された第１のスタック層２１ａから横方向に離れて配置されたエピタキシャル的に増大した（ｅｐｉｔａｘｉａｌｌｙ  ａｕｇｍｅｎｔｅｄ）パターン化された第１の半導体層１４ｂ’を示している。エピタキシャル的に増大したパターン化された第１の半導体層１４ｂ’は、パターン化された第１の半導体層１４ｂのエピタキシャル成長から生じたものである。このエピタキシャル成長は、当技術で一般的な、パターン化された第１の半導体層１４ｂを形成する材料に関して適切であるエピタキシャル法および材料を使用して実行することができる。エピタキシャル的に増大したパターン化された第１の半導体層１４ｂ’は、通常、一連の誘電体絶縁層２４ａ、２４ｂ、および２４ｃの高さを上回る高さまで成長させる。これは同時に、パターン化されたスタック層２１ａよりも大きな高さをもたらす。
【００４３】
図１０は、まず、平坦化されエッチ・バックされた、エピタキシャル的に増大したパターン化された第１の半導体層１４ｂ’’を示している。第１の半導体層１４ｂ’’は、図９に示すエピタキシャル的に増大したパターン化された第１の半導体層１４ｂ’を、順次、平坦化およびエッチ・バックすることによって形成されたものである。本発明では必須ではないが、平坦化は、化学的機械的研磨平坦化法、またはエピタキシャル的に増大したパターン化された第１の半導体層１４ｂ’の単なる機械的研磨を利用することによって実行することができる。このような平坦化の後で、エピタキシャル的に増大したパターン化された第１の半導体層１４ｂ’は、パターン化されたハード・マスク層２０ａの厚さに等しい距離だけエッチ・バックされる。エッチ・バックは、湿式化学法、乾式プラズマ法、またはそれらを統合した方法を利用して実行することができる。
【００４４】
図１０は、パターン化された第２の半導体層１８ａを露出したままとするために、パターン化されたスタック層２１ａからハード・マスク層２０ａを剥離した結果も示している。ハード・マスク層２０ａは、その組成に適したいくつかの方法および材料のいずれかを使用して剥離することができる。非限定的な例には、湿式化学法および材料、乾式プラズマ法および材料が含まれる。パターン化されたハード・マスク層２０ａがシリコン窒化物材料から構成される場合には、リン酸系湿式化学エッチング液が望ましいことが多いが、本実施形態はこれに限定されない。その代わりに、反応性イオン・エッチング法を使用してもよい。
【００４５】
図１０は、本発明の一実施形態による半導体基板を含む半導体構造を示している。この半導体基板は、２つの別々の活性領域（すなわち、表面半導体層に由来する表面半導体領域）を有する。第１の活性領域は、第１の結晶方位を有するパターン化された第１の表面半導体層（すなわち、平坦化およびエッチ・バックされたエピタキシャル的に増大したパターン化された第１の半導体層１４ｂ’’に相当する）を含む。第２の活性領域は、第１の結晶方位と異なる第２の結晶方位を有するパターン化された第２の半導体層（すなわち、パターン化された第２の半導体層１８ａに相当する）を含む。この半導体基板により、異なる半導体デバイスを異なる結晶方位の２つの活性領域の中に配置することが可能となるので、この半導体基板は価値を提供する。その結果、異なる結晶方位により、異なる半導体デバイスの性能を個々に最適化することが可能となる。図１０には特に示していないが、本実施形態および本発明では、前述の半導体層または周囲の層のどちらにも応力が加えられなくてもよく、あるいは性能を向上させるために内在応力または付加応力を有していてもよい。
【００４６】
図１１は、一対の電界効果トランジスタ２７ａおよび２７ｂを示しており、それらは、（好ましくは（１１０）または（１１１）結晶方位を有し、ｐ型ＦＥＴ２７ａ用にドーピングされた）パターン化された第２の半導体層１８ａ内と、（好ましくは（１００）結晶方位を有し、ｎ型ＦＥＴ２７ｂ用にドーピングされた）平坦化およびエッチ・バックされたエピタキシャル的に増大したパターン化された第１の半導体層１４ｂ’’内に各々配置されている。この一対の電界効果トランジスタは、対応するパターン化された第２の半導体層１８ａ上、または平坦化およびエッチ・バックされたエピタキシャル的に増大したパターン化された第１の半導体層１４ｂ’’上に配置された一対のゲート誘電体層２８ａおよび２８ｂを含む。一対のゲート電極３０ａおよび３０ｂは、一対のゲート誘電体層２８ａおよび２８ｂ上に整列配置されているが、本実施形態および本発明は、このような配置ではない電界効果トランジスタをも意図するものである。一連のスペーサ３１ａ、３１ｂ、３１ｃ、および３１ｄは、一対のゲート電極３０ａおよび３０ｂと、それに対応する一対の整列されたゲート誘電体２８ａおよび２８ｂとに隣接している。最後に、（軽度にドーピングした拡張領域を含む）一連のソース／ドレイン領域３２ａ、３２ｂ、３２ｃ、および３２ｄが、パターン化された第２の半導体層１８ａ内、または、平坦化およびエッチ・バックされたエピタキシャル的に増大したパターン化された第１の半導体層１４ｂ’’内に適切に配置されて、一対の電界効果トランジスタ２７ａおよび２７ｂが完成する。
【００４７】
一対の電界効果トランジスタ２７ａおよび２７ｂを含む各々の構成要素は、その他の点では半導体製作技術で概ね一般的な方法および材料を利用して形成することができる。
【００４８】
一対のゲート誘電体層２８ａおよび２８ｂは、比較的低誘電率の誘電体材料（すなわち、真空中での測定で約４〜約２０の誘電率を有する）を含んでもよい。このような誘電体材料には、酸化シリコン、窒化シリコン、酸窒化シリコン、およびそれらの混合物を含めることができるが、これらには限定されない。その代わりに、一対のゲート誘電体層２８ａおよび２８ｂは、一般に誘電率がより高い誘電体材料（すなわち、約２０〜約１００の誘電率を有する）を含んでもよい。誘電率がより高いこれらの誘電体材料には、酸化ハフニウム材料、ハフニウムシリケート材料、酸化ジルコニウム、酸化アルミニウム、二酸化チタン、酸化ランタン、チタン酸ストロンチウム、チタン酸バリウムストロンチウム（ＢＳＴ）材料、酸化ランタンアルミニウム、ジルコン酸チタン酸鉛（ＰＺＴ）材料、およびその他の強誘電材料を含めることができるが、これらには限定されない。通常、一対のゲート誘電体層２８ａおよび２８ｂの各々は、従来の熱酸化シリコン材料を含む場合、約１０〜約７０オングストロームの厚さを有する。
【００４９】
一対のゲート電極３０ａおよび３０ｂは、通常、高濃度にドーピングしたポリシリコン材料（すなわち、１立方センチメートルあたり約１ｅ１９〜１ｅ２２ドーパント原子のドーパント濃度）を含む。この高濃度にドーピングしたポリシリコン材料は、化学気相成長法または物理気相成長法を利用して堆積させることができる。また、代替のゲート電極導体材料を使用してもよい。そのような代替のゲート電極導体材料には、適切な金属、金属合金、金属シリサイド、および金属窒化物、ならびにそれらの積層体および複合体を含めることができるが、これらには限定されない。代替のゲート電極導体材料は、化学気相成長法、物理気相成長法、イオン注入法、および熱アニール法を利用して堆積させることができる。通常、各々のゲート電極３０ａおよび３０ｂは、約５００〜約２０００オングストロームの厚さを有する。
【００５０】
一連のスペーサ層３１ａ、３１ｂ、３１ｃ、および３１ｄは、通常、酸化シリコン材料、窒化シリコン材料、酸窒化シリコン材料、それらの積層体、またはそれらの複合体を含む。一連のスペーサ３１ａ、３１ｂ、３１ｃ、および３１ｄは、通常、ブランケット層堆積および異方性エッチ・バック法を利用して形成される。代替の方法、材料、およびスペーサ層形状も、本実施形態または本発明から除外されない。
【００５１】
一連のソース／ドレイン領域ならびに拡張領域３２ａ、３２ｂ、３２ｃ、および３２ｄは、通常、適切な極性および濃度のドーパント種の２段階のイオン注入（すなわち、ゲート電極３０ａまたは３０ｂにスペーサ３１ａおよび３１ｂまたは３１ｃおよび３１ｄがないとき（低ドーズ量の注入）、スペーサ３１ａおよび３１ｂまたは３１ｃおよび３１ｄがあるとき（高ドーズ量の注入））によって形成される。通常、一対のソース／ドレイン領域ならびに拡張領域３２ａおよび３２ｂには、ｐ型ＦＥＴ２７ａに適したｐ極性のドーパントを注入する。通常、一対のソース／ドレインならびに拡張領域３２ｃおよび３２ｄには、ｎ型ＦＥＴ２７ｂに適したｎ極性のドーパントを注入する。一対のソース／ドレイン領域および拡張領域はどちらも、１立方センチメートルあたり約１ｅ１９〜１ｅ２２ドーパント原子の注入濃度となるように注入される。さらに、通常は、チャネル領域への従来のハロ注入（ｎ型ＦＥＴにｐ極性ドーパント、ｐ型ＦＥＴにｎ極性ドーパント）が、ｎ型ＦＥＴ２７ｂおよびｐ型ＦＥＴ２７ａの両方の閾値電圧を調整するために利用される。しかし、前述のパラメータは本発明を限定するものではない。
【００５２】
図１１には特に示していないが、開示された実施形態の一対の電界効果トランジスタ２７ａおよび２７ｂの一方または両方は、キャッピング層、シリサイド層、または当技術で概ね一般的な他の電界効果トランジスタ構造を含むこともできる。これらの追加の構造は、当技術で概ね一般的な方法および材料を利用して製作することもできる。
【００５３】
前述のように、本実施形態は、パターン化された第２の半導体層１８ａが、  （１１０）または（１１１）シリコンまたはシリコンゲルマニウム合金半導体材料を好ましくは含むものとする。電界効果トランジスタ２７ａは、ｐ型ＦＥＴであることが好ましい。さらに、平坦化およびエッチ・バックされたエピタキシャル的に増大したパターン化された第１の半導体層１４ｂ’’は、（１００）シリコンまたはシリコンゲルマニウム合金半導体材料を含むことが好ましい。電界効果トランジスタ２７ｂは、ｎ型ＦＥＴであることが好ましい。したがって、そのような一実施形態は、ｐ型ＦＥＴおよびｎ型ＦＥＴの各々が、別々で、結晶方位が異なる活性領域に配置された相補型金属酸化物半導体デバイスを提供し、この半導体デバイスは、ｐ型ＦＥＴおよびｎ型ＦＥＴの性能を個々に最適化することを可能にする。
【００５４】
本実施形態は、単一の半導体基板内の結晶方位が異なる領域内に配置された一対のｐ型ＦＥＴおよびｎ型ＦＥＴ  ＣＭＯＳトランジスタに関連して本発明を説明しているが、本実施形態も本発明もそれに限定されることを意図してはいない。むしろ、本実施形態および本発明は、代替の能動半導体デバイスおよび受動半導体デバイスも、単一の半導体基板内の結晶方位が異なる別々の活性領域内に配置できることを意図している。これらのデバイスには、バイポーラ・トランジスタ、バイＣＭＯＳトランジスタ、抵抗、およびダイオードを含めることができるが、これらには限定されない。
【００５５】
半導体デバイス性能に関して本発明の半導体基板構造の実現性を確認するために、異なる３種類の（１１０）シリコン半導体基板に配置されたｐ型ＦＥＴの電界効果トランジスタ性能に対して３つの別々のコンピュータ・シミュレーションが行われた。異なる３種類の（１１０）シリコン半導体基板は、以下の通りであった。（１）半導体表面層の厚さが５５０オングストローム、埋め込み誘電体層の厚さが１５００オングストロームの、従来のＳＯＩ（１１０）シリコン半導体基板、（２）（１１０）結晶方位のパターン化された第２の半導体層１８ａが５５０オングストロームの厚さを有し、パターン化された接着層１６ａが１０オングストロームの厚さを有し、（１００）結晶方位のパターン化された第１の半導体層１４ａが１００オングストロームの厚さおよび１０１６ａｔｏｍｓ／ｃｍ３のｐ型ドーピング・レベルを有した、図１０による半導体基板、および（３）（１１０）結晶方位のパターン化された第２の半導体層１８ａが５５０オングストロームの厚さを有し、パターン化された接着層１６ａが５０オングストロームの厚さを有し、（１００）結晶方位のパターン化された第１の半導体層１４ａが１００オングストロームの厚さおよび１０１６ａｔｏｍｓ／ｃｍ３のｐ型ドーピング・レベルを有した、図１０による半導体基板。
【００５６】
得られたシミュレーション・グラフは以下のものに関する。（１）（飽和モードにおける）オフ電流対オン電流（Ｖｓ＝０．０Ｖ、Ｖｄ＝１．０Ｖ、およびＶｇｓ＝−１．０Ｖ）、（２）（飽和モードにおける）閾値電圧対ゲート長、および（３）ＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）対ゲート長。コンピュータ・シミュレーションの結果は、図１２〜図１４のグラフに示されている。
【００５７】
図１２は、オフ電流対オン電流を示している。参照符号４０は、従来のＳＯＩ半導体基板に配置されたｐ型ＦＥＴの性能に対応している。参照符号４１は、厚さ１０オングストロームのパターン化された接着層を有する半導体基板に配置されたｐ型ＦＥＴの性能に対応している。参照符号４２は、厚さ５０オングストロームのパターン化された接着層を有する半導体基板に配置されたｐ型ＦＥＴの性能に対応している。
【００５８】
図１３は、閾値電圧対ゲート長を示している。参照符号５０は、従来のＳＯＩ半導体基板に配置されたｐ型ＦＥＴの性能に対応している。参照符号５１は、厚さ１０オングストロームのパターン化された接着層を有する半導体基板に配置されたｐ型ＦＥＴの性能に対応している。参照符号５２は、厚さ５０オングストロームのパターン化された接着層を有する半導体基板に配置されたｐ型ＦＥＴの性能に対応している。
【００５９】
図１４は、ＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）対ゲート長を示している。参照符号６０は、従来のＳＯＩ半導体基板に配置されたｐ型ＦＥＴの性能に対応している。参照符号６１は、厚さ１０オングストロームのパターン化された接着層を有する半導体基板に配置されたｐ型ＦＥＴの性能に対応している。参照符号６２は、厚さ５０オングストロームのパターン化された接着層を有する半導体基板に配置されたｐ型ＦＥＴの性能に対応している。
【００６０】
図１２〜図１４各々のデータを検討すると分かるように、ｐ型ＦＥＴ性能パラメータのいずれのシミュレーションにも、半導体基板に関連する明確な測定可能な性能の偏差は見られない。このことは、パターン化された接着層１６ａが比較的薄い状況においてさえも、前述の実施形態の軽度にドーピングされ埋め込まれた追加の第１の半導体層１４ａが、パターン化された第２の半導体層１８ａ上に配置されたｐ型ＦＥＴの動作特性に目立った影響を及ぼさないことを示している。転移（ｄｉｓｌｏｃａｔｉｏｎｓ）を制限して、エピタキシャル的に増大したパターン化された第１の半導体層１４ｂ’を形成するためには、比較的薄いパターン化された第１の半導体層１４ｂが開始層として望ましいので、前述の観測結果は、パターン化された第１の半導体層１４ｂのエピタキシャル成長および増大に対して適切である。比較的薄いパターン化された接着層１６ａは、収率の向上にも貢献できる。
【００６１】
本発明の好ましい実施形態およびシミュレーションは、本発明を限定するものではなく、本発明を説明するためのものである。本発明、さらには添付の特許請求の範囲に従う一実施形態をそのまま提供しつつ、本発明のシミュレーションの好ましい実施形態に従って、方法、材料、構造、および寸法に対して改変および修正を行うことができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の好ましい一実施形態に従って半導体構造を製作する一段階の結果を示す概略断面図である。
【図２】本発明の好ましい一実施形態に従って半導体構造を製作する一段階の結果を示す概略断面図である。
【図３】本発明の好ましい一実施形態に従って半導体構造を製作する一段階の結果を示す概略断面図である。
【図４】本発明の好ましい一実施形態に従って半導体構造を製作する一段階の結果を示す概略断面図である。
【図５】本発明の好ましい一実施形態に従って半導体構造を製作する一段階の結果を示す概略断面図である。
【図６】本発明の好ましい一実施形態に従って半導体構造を製作する一段階の結果を示す概略断面図である。
【図７】本発明の好ましい一実施形態に従って半導体構造を製作する一段階の結果を示す概略断面図である。
【図８】本発明の好ましい一実施形態に従って半導体構造を製作する一段階の結果を示す概略断面図である。
【図９】本発明の好ましい一実施形態に従って半導体構造を製作する一段階の結果を示す概略断面図である。
【図１０】本発明の好ましい一実施形態に従って半導体構造を製作する一段階の結果を示す概略断面図である。
【図１１】本発明の好ましい一実施形態に従って半導体構造を製作する一段階の結果を示す概略断面図である。
【図１２】本発明によるものではない（従来のＳＯＩデバイス用の）一連の半導体基板上と、本発明による一連の半導体基板上に配置された一連の電界効果トランジスタのオフ電流対オン電流のコンピュータ・シミュレーション・グラフである。
【図１３】本発明によるものではない（従来のＳＯＩデバイス用の）一連の半導体基板上と、本発明による一連の半導体基板上に配置された一連の電界効果トランジスタの（飽和モードにおける）閾値電圧対ゲート長のコンピュータ・シミュレーション・グラフである。
【図１４】本発明によるものではない（従来のＳＯＩデバイス用の）一連の半導体基板上と、本発明による一連の半導体基板上に配置された一連の電界効果トランジスタのＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）対ゲート長のコンピュータ・シミュレーション・グラフである。
【符号の説明】
【００６３】
１０  基板
１２  埋め込み誘電体層
１４  第１の半導体層
１４ａ  第１の半導体層
１４ｂ  第１の半導体層
１４ｂ’  第１の半導体層
１４ｂ’’  第１の半導体層
１６  接着層
１６ａ  接着層
１６ｂ  接着層
１８  第２の半導体基板
１８’  第２の半導体層
１８ａ  第２の半導体層
１８ｂ  第２の半導体層
１９  破砕面
２０  ハード・マスク層
２０ａ  ハード・マスク
２０ｂ  ハード・マスク
２１ａ  スタック層
２１ｂ  スタック層
２２ａ  第１のフォトレジスト層
２２ｂ  第１のフォトレジスト層
２４ａ  誘電体絶縁層
２４ｂ  誘電体絶縁層
２４ｃ  誘電体絶縁層
２６  第２のフォトレジスト層
２７ａ  ＦＥＴ
２７ａ  ｐ型電界効果トランジスタ
２７ｂ  ｎ型電界効果トランジスタ
３０ａ  ゲート電極
３０ｂ  ゲート電極
３１ｄ  スペーサ
３１ａ  スペーサ
３１ｂ  スペーサ
３１ｃ  スペーサ
３２ａ  ソース／ドレイン領域
３２ｂ  ソース／ドレイン領域
３２ｃ  ソース／ドレイン領域
３２ｄ  ソース／ドレイン領域
４０  従来のＳＯＩ半導体基板に配置されたｐ型ＦＥＴの性能
４１  厚さ１０オングストロームのパターン化された接着層を有する半導体基板に配置されたｐ型ＦＥＴの性能
４２  厚さ５０オングストロームのパターン化された接着層を有する半導体基板に配置されたｐ型ＦＥＴの性能
５０  従来のＳＯＩ半導体基板に配置されたｐ型ＦＥＴの性能
５１  厚さ１０オングストロームのパターン化された接着層を有する半導体基板に配置されたｐ型ＦＥＴの性能
５２  厚さ５０オングストロームのパターン化された接着層を有する半導体基板に配置されたｐ型ＦＥＴの性能
６０  従来のＳＯＩ半導体基板に配置されたｐ型ＦＥＴの性能
６１  厚さ１０オングストロームのパターン化された接着層を有する半導体基板に配置されたｐ型ＦＥＴの性能
６２  厚さ５０オングストロームのパターン化された接着層を有する半導体基板に配置されたｐ型ＦＥＴの性能
【図１】
2007123892.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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