(57)【要約】【課題】同一の半導体基板上に形成される複数種類のＭＯＳトランジスタにおいて、それぞれのキャリア移動度を個別に制御する。【解決手段】半導体基板の主面にゲート酸化膜の膜厚が異なる２種類のＭＯＳトランジスタのチャネル領域を形成する。次いで、第１の洗浄処理によって半導体基板の表面にラフネスを形成し、第１の酸化処理及び窒化処理によってその半導体基板の表面上に酸化膜を形成した後、所定の領域以外の酸化膜を除去して、膜厚の厚いゲート酸化膜を形成する。次いで、第２の洗浄処理によって半導体基板の表面にラフネスを形成し、第２の酸化処理及び窒化処理によってその半導体基板の表面上に酸化膜を形成した後、所定の領域以外の酸化膜を除去して、膜厚の薄いゲート酸化膜を形成する。【選択図】図１
2007123490.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）洗浄処理によって、半導体基板の主面にラフネスを形成する工程、
（ｂ）前記工程（ａ）の後、窒化処理を伴った酸化によって、前記半導体基板の主面上に酸化膜を形成する工程、
（ｃ）前記工程（ｂ）の後、所定の領域以外の前記酸化膜を除去する工程、
（ｄ）前記工程（ａ）〜工程（ｃ）を繰り返す工程、
を有する複数種類のＭＯＳトランジスタを備えた半導体装置の製造方法であって、
先の前記工程（ｂ）によって形成された前記酸化膜の窒素濃度を、後の前記工程（ｂ）によって高くすることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記複数種類のＭＯＳトランジスタは、第１ゲート酸化膜を有する第１ＭＯＳトランジスタと、第２ゲート酸化膜を有する第２ＭＯＳトランジスタとを含み、
前記第１ゲート酸化膜は、前記第２ゲート酸化膜に対して膜厚が厚く、かつ先に形成された前記酸化膜からなることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記複数種類のＭＯＳトランジスタは、第１ゲート酸化膜を有する第１ＭＯＳトランジスタと、第２ゲート酸化膜を有する第２ＭＯＳトランジスタと、第３ゲート酸化膜を有する第３ＭＯＳトランジスタとを含み、
前記半導体基板は、メモリ形成領域と、周辺回路形成領域とを有し、
前記第１および第２ゲート酸化膜は、前記周辺回路形成領域に形成され、
前記第３ゲート酸化膜は、前記メモリ形成領域に形成され、
前記第１ゲート酸化膜は、前記第２ゲート酸化膜に対して膜厚が厚く、かつ先に形成された前記酸化膜からなり、
前記第２ゲート酸化膜は、前記第３ゲート酸化膜に対して先に形成された前記酸化膜からなることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記複数種類のＭＯＳトランジスタは、第１ゲート酸化膜を有する第１ＭＯＳトランジスタと、第２ゲート酸化膜を有する第２ＭＯＳトランジスタと、第３ゲート酸化膜を有する第３ＭＯＳトランジスタと、第４ゲート酸化膜を有する第４ＭＯＳトランジスタとを含み、
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタとでＣＭＯＳが構成され、
前記第３ＭＯＳトランジスタと前記第４ＭＯＳトランジスタとでＣＭＯＳが構成され、
前記第１ゲート酸化膜は、前記第２ゲート酸化膜に対して先に形成された前記酸化膜からなり、かつ前記第３ゲート酸化膜に対して膜厚が厚く、
前記第２ゲート酸化膜は、前記第３ゲート酸化膜に対して先に形成された前記酸化膜からなり、かつ前記第４ゲート酸化膜に対して膜厚が厚く、
前記第３ゲート酸化膜は、前記第４ゲート酸化膜に対して先に形成された前記酸化膜からなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、同一の半導体基板上に形成される複数種類のＭＯＳ（Metal Oxide Semiconductor）トランジスタの製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
T.Ohmi et al,IEEE Trans.Electron Devices,vol.12,no.12,pp52(1991)（非特許文献１）には、ゲート酸化膜とシリコン基板間のラフネスの制御によって、キャリア移動度を制御する技術が開示されている。この技術は、ゲート酸化前の洗浄にて用いる薬液にてゲート酸化膜とシリコン基板間のラフネスを制御することによって、キャリア移動度を制御するものである。
【０００３】
T.Hori,Gate Dielectrics and MOS ULSIs,Springer 34,pp239（非特許文献２）には、ゲート酸化膜の窒化によって、キャリア移動度が変化することが記載されている。すなわち、ゲート酸化膜の窒化処理の濃度が高いほどキャリア移動度が低下することが報告されている。
【０００４】
特開平９−３１２３９３号公報（特許文献１）には、ゲート酸化膜の両端部に窒素含有領域を形成して、キャリア移動度の低下を抑制した半導体装置及びその製造方法が開示されている。
【０００５】
特開２００２−２６２９９号公報（特許文献２）には、絶縁膜の基板との界面に窒素を偏析（数値規定）され、これをゲート絶縁膜とすることによってキャリア移動度を向上したＭＯＳトランジスタが開示されている。
【０００６】
特開２００２−１００７６５号公報（特許文献３）には、絶縁膜に窒化処理後、負に帯電する元素（ボロン）を添加してキャリア移動度の劣化を防止する半導体装置の製造方法が開示されている。
【０００７】
特開２００４−２００６７２号公報（特許文献４）には、ＲＣＡ洗浄および純水リンス後に、酸素ラジカルを含む雰囲気で酸化膜を形成することによって、基板表面のラフネスを規定範囲に抑えてキャリア移動度を向上させる半導体表面の処理方法が開示されている。
【非特許文献１】T.Ohmi et al,IEEE Trans.Electron Devices,vol.12,no.12,pp52(1991)
【非特許文献２】T.Hori,Gate Dielectrics and MOS ULSIs,Springer 34,pp239
【特許文献１】特開平９−３１２３９３号公報
【特許文献２】特開２００２−２６２９９号公報
【特許文献３】特開２００２−１００７６５号公報
【特許文献４】特開２００４−２００６７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
半導体集積回路の微細化に伴い、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート酸化膜（ゲート絶縁膜）の薄膜化が求められるが、ゲート酸化膜として用いられる誘電率の低い酸化シリコン膜を薄膜化すると、直接トンネル現象によるゲートリーク電流の増加が問題となってくる。
【０００９】
このため実際のゲート酸化膜は厚くしたままでゲートリーク電流を抑制し、また、そのゲート酸化膜に窒化処理を行うことによって誘電率を高くし、電気的なゲート酸化膜の厚さ（酸化膜換算膜厚：ＥＯＴ（Equivalent Oxide Thickness））を薄くしている。
【００１０】
しかし、膜厚が例えば２ｎｍ程度のゲート酸化膜では、導入窒素量の増加と共にキャリア移動度が低下してしまう。これは窒化により導入された窒素が半導体基板との界面付近に拡散するためであると考えられる。なお、ドレイン電流は、このキャリア移動度に比例するため、キャリア移動度が低下した場合、ドレイン電流も低下する。
【００１１】
ところで、本発明者らは、１３０ｎｍプロセスにおいて同一の半導体基板上に２種類以上のＭＯＳトランジスタを搭載したＣＭＯＳ（Complementary Metal Oxide Semiconductor）ロジック半導体装置の製造について検討を行っている。その半導体装置は、例えば、１．２Ｖ程度、２．５Ｖ程度、３．３Ｖ程度の３種類のＭＯＳトランジスタを備えている。１．２Ｖ程度のＭＯＳトランジスタのゲート酸化膜は例えば２．２ｎｍ程度の厚さであり、２．５Ｖ程度および３．３Ｖ程度のＭＯＳトランジスタのゲート酸化膜は例えば６．４ｎｍ程度の厚さである。ここで、ゲート酸化膜の厚さが２．２ｎｍ程度および６．４ｎｍ程度のＭＯＳトランジスタを、それぞれ薄膜トランジスタおよび厚膜トランジスタと称する。
【００１２】
このような薄膜トランジスタおよび厚膜トランジスタのうち、前述したゲートリーク電流の増加およびキャリア移動度の低下は、ゲート酸化膜の厚さが２．２ｎｍ程度の薄膜トランジスタで問題となる。なお、前述の問題について薄膜トランジスタが回避することができれば、厚膜トランジスタでは、前述の問題を容易に回避することができることとなる。
【００１３】
しかしながら、ゲートリーク電流の増加およびキャリア移動度の低下の問題を回避するだけでなく、さらに、複数種類のＭＯＳトランジスタのキャリア移動を個別に制御し、それぞれの所望のドレイン電流を制御することは、同一の半導体基板上に複数種類の高機能を有する半導体集積回路を形成する上で重要である。
【００１４】
また、ゲート酸化の前洗浄条件と、ゲート酸化膜の窒化処理条件とを組み合わせることによって、２種類以上のＭＯＳトランジスタのキャリア移動度を個別に制御し、所望のドレイン電流を得る方法は、前述の非特許文献１〜２および特許文献１〜４に開示されていない。
【００１５】
本発明の目的は、同一の半導体基板上に形成される複数種類のＭＯＳトランジスタにおいて、それぞれのキャリア移動度を個別に制御することのできる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明による半導体装置の製造方法は、まず、半導体基板の主面にゲート酸化膜の膜厚が異なる２種類のＭＯＳトランジスタのチャネル領域を形成する。次いで、第１の洗浄処理によって半導体基板の主面にラフネスを形成し、第１の酸化処理及び窒化処理によってその半導体基板の主面上に酸化膜を形成した後、所定の領域以外の酸化膜を除去して、膜厚の厚いゲート酸化膜を形成する。次いで、第２の洗浄処理によって半導体基板の主面にラフネスを形成し、第２の酸化処理及び窒化処理によってその半導体基板の主面上に酸化膜を形成して、膜厚の薄いゲート酸化膜を形成する。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
本発明の半導体装置の製造技術によれば、同一の半導体基板上に形成される複数種類のＭＯＳトランジスタにおいて、それぞれのキャリア移動度を個別に制御することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
本発明の実施の形態１では、２種類のＭＯＳ（Metal Oxide Semiconductor）トランジスタを備えた半導体装置の製造技術を示す。この２種類のＭＯＳトランジスタは、例えば、ゲート酸化膜の膜厚が異なり、厚膜ゲート酸化膜を有するＭＯＳトランジスタ（以下、厚膜トランジスタという）と薄膜ゲート酸化膜を有するＭＯＳトランジスタ（以下、薄膜トランジスタという）である。
【００２３】
厚膜トランジスタおよび薄膜トランジスタの２種類のＭＯＳトランジスタのキャリア移動度を個別に制御し、所望のドレイン電流を得るために、本実施の形態１に係る半導体装置の製造技術について、図１および図２を参照して説明する。図１は、本発明の実施の形態１に係る半導体装置の製造工程中の要部を示すフローチャートである。図２は、本実施の形態１に係る製造工程中の半導体装置を模式的に示す断面図であり、（ａ）〜（ｄ）の順で示されている。
【００２４】
図２に示すように、本実施の形態１では、主面に例えばＳＴＩ（Shallow Trench Isolation）などの素子分離溝２が形成された単結晶シリコンからなる半導体基板１が用いられる。この素子分離溝２によって、厚膜ゲート酸化ＭＯＳトランジスタ領域と、薄膜ゲート酸化ＭＯＳトランジスタ領域とに絶縁分離されている。
【００２５】
この半導体基板１に対して、厚膜ゲート酸化ＭＯＳトランジスタ領域および薄膜ゲート酸化ＭＯＳトランジスタ領域のそれぞれにＷｅｌｌインプラ、チャネルインプラを行い、厚膜トランジスタおよび薄膜トランジスタのＷｅｌｌおよびチャネル領域を形成する。なお、Ｗｅｌｌ、チャネルインプラ後には、アニールが行われる。
【００２６】
続いて、図２（ａ）に示すように、厚膜ゲート酸化ＭＯＳトランジスタ領域の厚膜ゲート酸化前洗浄工程を行う。すなわち、厚膜トランジスタのゲート酸化膜を形成するために、ある処理時間において薬液などの洗浄液１１を用いた洗浄処理によって、後のシリコン（Ｓｉ）−酸化シリコン（ＳｉＯ２）となる界面ラフネスを変化させる。ここで、洗浄液１１は、例えば１：１：５の割合のアンモニア水溶液：過酸化水素水溶液：水の混合液（ＡＰＭ）であり、処理時間は、例えば３００秒程度である。
【００２７】
続いて、図２（ｂ）に示すように、厚膜ゲート酸化ＭＯＳトランジスタ領域の厚膜ゲート酸化工程を行う。すなわち、酸化処理及び一酸化窒素（ＮＯ）濃度条件を含む窒化処理を伴い、半導体基板１の主面上に所定の窒素濃度のゲート酸化膜（第１ゲート酸化膜）１２を形成する。ここで、例えば水素ガス雰囲気中で、２５秒程度、１０００℃のＩＳＳＧ酸化が行われ、例えば、３０％ＮＯガス雰囲気中で、３０秒程度、１０５０℃の窒化処理が行われる。なお、後の工程である薄膜ゲート酸化工程にて、ＮＯ濃度条件を含む窒化処理の足し算の効果、すなわち厚膜トランジスタのゲート酸化膜の窒素濃度を、後の工程である薄膜ゲート酸化工程によって高くすることもできる。
【００２８】
続いて、図２（ｃ）に示すように、ホトリソグラフィおよびエッチング技術によって、薄膜ゲート酸化ＭＯＳトランジスタ領域のゲート酸化膜１２を除去した（ホト／エッチ／除去工程）後、薄膜ゲート酸化ＭＯＳトランジスタ領域の薄膜ゲート酸化前洗浄工程を行う。すなわち、薄膜トランジスタのゲート酸化膜を形成するために、ある処理時間において薬液などの洗浄液１３を用いた洗浄処理によって、後のシリコン（Ｓｉ）−酸化シリコン（ＳｉＯ２）となる界面ラフネスを変化させる。ここで、洗浄液１３は、例えばアンモニア水溶液：過酸化水素水溶液：水の混合液（ＡＰＭ）であり、処理時間は、例えば３０秒程度である。
【００２９】
続いて、図２（ｄ）に示すように、薄膜ゲート酸化ＭＯＳトランジスタ領域の薄膜ゲート酸化工程を行う。すなわち、酸化処理及びＮＯ濃度条件を含む窒化処理を伴い、半導体基板１の主面上に所定の窒素濃度のゲート酸化膜（第２ゲート酸化膜）１４を形成する。ここで、例えば水素ガス雰囲気中で、１０秒程度、８５０℃のＩＳＳＧ酸化が行われ、例えば、７％ＮＯガス雰囲気中で、３０秒程度、１０５０℃の窒化処理が行われる。
【００３０】
この薄膜ゲート酸化工程では、厚膜ゲート酸化工程でのＮＯ濃度条件を含む窒化処理の影響は受けない。なぜなら、前述のホト／エッチ／除去工程にて、薄膜ゲート酸化ＭＯＳトランジスタ領域の酸化膜１２は除去されているためである。同様に、薄膜トランジスタのゲート酸化膜１４は、厚膜ゲート酸化前洗浄工程でのＳｉ−ＳｉＯ２界面ラフネスにほとんど影響を受けず、薄膜ゲート酸化前洗浄工程でのＳｉ−ＳｉＯ２界面ラフネスの影響が大きい。
【００３１】
続いて、厚膜トランジスタおよび薄膜トランジスタのゲート電極となる、例えばポリシリコン（Ｐｏｌｙ−Ｓｉ）を、それぞれゲート酸化膜１２およびゲート酸化膜１４上に形成する。
【００３２】
その後、厚膜トランジスタおよび薄膜トランジスタの上部に、層間絶縁膜を介して複数の配線層が形成され、さらに最上配線層上を覆う保護膜が形成されて、半導体装置が完成する。
【００３３】
本実施の形態１では、厚膜トランジスタおよび薄膜トランジスタの２種類のＭＯＳトランジスタを有する半導体装置において、厚膜トランジスタのゲート酸化膜を、薄膜トランジスタのゲート酸化膜に対して膜厚が厚く、かつ先に形成している。また、先に形成された厚膜トランジスタのゲート酸化膜の窒素濃度を、後の薄膜トランジスタのゲート酸化膜を形成する工程によって高くしている。
【００３４】
このように、ゲート酸化の前洗浄着工条件とゲート酸化膜の窒化処理条件を組み合わせることによって、２種類のＭＯＳトランジスタの移動度を個別に制御し、それぞれの所望のドレイン電流を得ることができる。
【００３５】
（実施の形態２）
本発明の実施の形態２では、３種類のＭＯＳ（Metal Oxide Semiconductor）トランジスタを備えた半導体装置の製造技術を示す。この３種類のＭＯＳトランジスタは、例えば、メモリが形成されるメモリ形成領域の薄膜トランジスタ、メモリの周辺回路が形成される周辺回路形成領域の厚膜トランジスタおよび薄膜トランジスタである。
【００３６】
メモリ形成領域の薄膜トランジスタ、周辺回路形成領域の厚膜トランジスタおよび薄膜トランジスタの３種類のＭＯＳトランジスタのキャリア移動度を個別に制御し、所望のドレイン電流を得るために、本実施の形態２に係る半導体装置の製造技術について、図３および図４を参照して説明する。図３は、本発明の実施の形態２に係る半導体装置の製造工程中の要部を示すフローチャートである。図４は、本実施の形態２に係る製造工程中の半導体装置を模式的に示す断面図であり、（ａ）〜（ｆ）の順で示されている。
【００３７】
図４に示すように、本実施の形態２では、主面に例えばＳＴＩ（Shallow Trench Isolation）などの素子分離溝２が形成された単結晶シリコンからなる半導体基板１が用いられる。この素子分離溝２によって、メモリ形成領域の薄膜ゲート酸化ＭＯＳトランジスタ領域と、周辺回路形成領域の薄膜ゲート酸化ＭＯＳトランジスタ領域と、周辺回路形成領域の厚膜ゲート酸化ＭＯＳトランジスタ領域とに絶縁分離されている。
【００３８】
この半導体基板１に対して、厚膜ゲート酸化ＭＯＳトランジスタ領域および薄膜ゲート酸化ＭＯＳトランジスタ領域のそれぞれにＷｅｌｌインプラ、チャネルインプラを行い、厚膜トランジスタおよび薄膜トランジスタのＷｅｌｌおよびチャネル領域を形成する。なお、Ｗｅｌｌ、チャネルインプラ後には、アニールが行われる。
【００３９】
続いて、図４（ａ）に示すように、周辺回路形成領域の厚膜ゲート酸化ＭＯＳトランジスタ領域の厚膜ゲート酸化前洗浄工程を行う。すなわち、厚膜トランジスタのゲート酸化膜を形成するために、ある処理時間において薬液などの洗浄液２１を用いた洗浄処理によって、後のシリコン（Ｓｉ）−酸化シリコン（ＳｉＯ２）となる界面ラフネスを変化させる。
【００４０】
図４（ｂ）に示すように、周辺回路形成領域の厚膜ゲート酸化ＭＯＳトランジスタ領域の膜厚ゲート酸化工程を行う。すなわち、酸化処理及び一酸化窒素（ＮＯ）濃度条件を含む窒化処理を伴い、半導体基板１の主面上に所定の窒素濃度のゲート酸化膜（第１ゲート酸化膜）２２を形成する。なお、後の工程である周辺回路薄膜ゲート酸化工程、メモリ薄膜ゲート酸化工程にて、ＮＯ濃度条件を含む窒化処理の足し算の効果、すなわち厚膜トランジスタのゲート酸化膜の窒素濃度を、後の工程である周辺回路薄膜ゲート酸化工程およびメモリ薄膜ゲート酸化工程によって高くすることもできる。
【００４１】
続いて、図４（ｃ）に示すように、ホトリソグラフィおよびエッチング技術によって、周辺回路形成領域の薄膜ゲート酸化ＭＯＳトランジスタ領域のゲート酸化膜２２を除去した（ホト／エッチ／除去工程）後、薄膜ゲート酸化ＭＯＳトランジスタ領域の薄膜ゲート酸化前洗浄工程を行う。すなわち、薄膜トランジスタのゲート酸化膜を形成するために、ある処理時間において薬液などの洗浄液２３を用いた洗浄処理によって、後のシリコン（Ｓｉ）−酸化シリコン（ＳｉＯ２）となる界面ラフネスを変化させる。
【００４２】
続いて、図４（ｄ）に示すように、薄膜ゲート酸化ＭＯＳトランジスタ領域の薄膜ゲート酸化工程を行う。すなわち、酸化処理及びＮＯ濃度条件を含む窒化処理を伴い、半導体基板１の主面上に所定の窒素濃度のゲート酸化膜（第２ゲート酸化膜）２４を形成する。なお、後の工程であるメモリ薄膜ゲート酸化工程にて、ＮＯ濃度条件を含む窒化処理の足し算の効果、すなわち周辺回路薄膜トランジスタのゲート酸化膜の窒素濃度を、後の工程であるメモリ薄膜ゲート酸化工程によって高くすることもできる。
【００４３】
この薄膜ゲート酸化工程では、厚膜ゲート酸化工程でのＮＯ濃度条件を含む窒化処理の影響は受けない。なぜなら、前述のホト／エッチ／除去工程にて、薄膜ゲート酸化ＭＯＳトランジスタ領域の酸化膜２２は除去されているためである。同様に、薄膜トランジスタのゲート酸化膜２４は、周辺回路厚膜ゲート酸化前洗浄工程でのＳｉ−ＳｉＯ２界面ラフネスにほとんど影響を受けず、周辺回路薄膜ゲート酸化前洗浄工程でのＳｉ−ＳｉＯ２界面ラフネスの影響が大きい。
【００４４】
続いて、図４（ｅ）に示すように、ホトリソグラフィおよびエッチング技術によって、メモリ形成領域の薄膜ゲート酸化ＭＯＳトランジスタ領域のゲート酸化膜２２を除去した（ホト／エッチ／除去工程）後、薄膜ゲート酸化ＭＯＳトランジスタ領域の薄膜ゲート酸化前洗浄工程を行う。すなわち、薄膜トランジスタのゲート酸化膜を形成するために、ある処理時間において薬液などの洗浄液２５を用いた洗浄処理によって、後のシリコン（Ｓｉ）−酸化シリコン（ＳｉＯ２）となる界面ラフネスを変化させる。
【００４５】
続いて、図４（ｆ）に示すように、メモリ薄膜ゲート酸化ＭＯＳトランジスタ領域の薄膜ゲート酸化工程を行う。すなわち、酸化処理及びＮＯ濃度条件を含む窒化処理を伴い、半導体基板１の主面上に所定の窒素濃度のゲート酸化膜（第３ゲート酸化膜）２６を形成する。
【００４６】
このメモリ薄膜ゲート酸化工程では、周辺回路厚膜および薄膜ゲート酸化工程でのＮＯ濃度条件を含む窒化処理の影響は受けない。なぜなら、前述のホト／エッチ／除去工程にて、薄膜ゲート酸化ＭＯＳトランジスタ領域の酸化膜２２は除去されているためである。同様に、メモリ形成領域の薄膜トランジスタのゲート酸化膜２６は、周辺回路厚膜ゲート酸化前洗浄工程、周辺回路薄膜ゲート酸化前洗浄工程でのＳｉ−ＳｉＯ２界面ラフネスにほとんど影響を受けず、メモリ薄膜ゲート酸化前洗浄工程でのＳｉ−ＳｉＯ２界面ラフネスの影響が大きい。
【００４７】
続いて、メモリ形成領域の薄膜トランジスタ、周辺回路形成領域の厚膜トランジスタおよび薄膜トランジスタのゲート電極となる、例えばポリシリコン（Ｐｏｌｙ−Ｓｉ）を、それぞれゲート酸化膜２６、ゲート酸化膜２２およびゲート酸化膜２４上に形成する。
【００４８】
その後、メモリ形成領域の薄膜トランジスタ、周辺回路形成領域の厚膜トランジスタおよび薄膜トランジスタの上部に、層間絶縁膜を介して複数の配線層が形成され、さらに最上配線層上を覆う保護膜が形成されて、半導体装置が完成する。
【００４９】
本実施の形態２では、メモリ形成領域の薄膜トランジスタ、周辺回路形成領域の厚膜トランジスタおよび薄膜トランジスタの３種類のＭＯＳトランジスタを有する半導体装置において、周辺回路厚膜トランジスタのゲート酸化膜を、周辺回路薄膜トランジスタのゲート酸化膜に対して膜厚が厚く、かつ先に形成している。また、先に形成されたその厚膜トランジスタのゲート酸化膜の窒素濃度を、後の薄膜トランジスタのゲート酸化膜を形成する工程によって高くしている。また、周辺回路薄膜トランジスタのゲート酸化膜を、メモリ薄膜トランジスタのゲート酸化膜に対して先に形成している。さらに、先に形成されたゲート酸化膜の窒素濃度を、後のゲート酸化膜を形成する工程によって高くしている。
【００５０】
このように、ゲート酸化の前洗浄着工条件とゲート酸化膜の窒化処理条件を組み合わせることによって、３種類のＭＯＳトランジスタの移動度を個別に制御し、それぞれの所望のドレイン電流を得ることができる。
【００５１】
（実施の形態３）
本発明の実施の形態３では、４種類のＭＯＳ（Metal Oxide Semiconductor）トランジスタを備えた半導体装置の製造技術を示す。この４種類のＭＯＳトランジスタは、例えば、ゲート酸化膜の膜厚が異なり、極性が異なるものである。すなわち、厚膜ゲート酸化膜を有するＮチャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯＳトランジスタ（Ｎ型厚膜トランジスタおよびＰ型厚膜トランジスタ）と、薄膜ゲート酸化膜を有するＮチャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯＳトランジスタ（Ｎ型薄膜トランジスタおよびＰ型薄膜トランジスタ）である。このＮ型厚膜トランジスタとＰ型厚膜トランジスタとでＣＭＯＳ（Complementary Metal Oxide Semiconductor）を構成し、また、Ｎ型薄膜トランジスタとＰ型薄膜トランジスタとでＣＭＯＳを構成する。
【００５２】
Ｎ型厚膜トランジスタ、Ｐ型厚膜トランジスタ、Ｎ型薄膜トランジスタおよびＰ型薄膜トランジスタの４種類のＭＯＳトランジスタのキャリア移動度を個別に制御し、所望のドレイン電流を得るために、本実施の形態３に係る半導体装置の製造技術について、図５および図６を参照して説明する。図５は、本発明の実施の形態３に係る半導体装置の製造工程中の要部を示すフローチャートである。図６は、本実施の形態３に係る製造工程中の半導体装置を模式的に示す断面図であり、（ａ）〜（ｈ）の順で示されている。
【００５３】
図６に示すように、本実施の形態３では、主面に例えばＳＴＩ（Shallow Trench Isolation）などの素子分離溝２が形成された単結晶シリコンからなる半導体基板１が用いられる。この素子分離溝２によって、Ｐ型薄膜ゲート酸化ＭＯＳトランジスタ領域と、Ｎ型薄膜ゲート酸化ＭＯＳトランジスタ領域と、Ｐ型厚膜ゲート酸化ＭＯＳトランジスタ領域と、Ｎ型厚膜ゲート酸化ＭＯＳトランジスタ領域とに絶縁分離されている。
【００５４】
この半導体基板１に対して、Ｎ型およびＰ型厚膜ゲート酸化ＭＯＳトランジスタ領域、並びにＮ型およびＰ型薄膜ゲート酸化ＭＯＳトランジスタ領域のそれぞれにＷｅｌｌインプラ、チャネルインプラを行い、Ｐ型およびＮ型厚膜トランジスタ、並びにＰ型およびＮ型薄膜トランジスタのＷｅｌｌおよびチャネル領域を形成する。なお、Ｗｅｌｌ、チャネルインプラ後には、アニールが行われる。
【００５５】
続いて、図６（ａ）に示すように、Ｎ型厚膜ゲート酸化ＭＯＳトランジスタ領域の厚膜ゲート酸化前洗浄工程を行う。すなわち、Ｎ型厚膜トランジスタのゲート酸化膜を形成するために、ある処理時間において薬液などの洗浄液３１を用いた洗浄処理によって、後のシリコン（Ｓｉ）−酸化シリコン（ＳｉＯ２）となる界面ラフネスを変化させる。
【００５６】
続いて、図６（ｂ）に示すように、Ｎ型厚膜ゲート酸化ＭＯＳトランジスタ領域の膜厚ゲート酸化工程を行う。すなわち、酸化処理及び一酸化窒素（ＮＯ）濃度条件を含む窒化処理を伴い、半導体基板１の主面上に所定の窒素濃度のゲート酸化膜（第１ゲート酸化膜）３２を形成する。なお、後の工程であるＰ型厚膜ゲート酸化工程、Ｎ型薄膜ゲート酸化工程、Ｐ型薄膜ゲート酸化工程にて、ＮＯ濃度条件を含む窒化処理の足し算の効果、すなわちＮ型厚膜トランジスタのゲート酸化膜の窒素濃度を、後の工程であるＰ型厚膜ゲート酸化工程、Ｎ型薄膜ゲート酸化工程、Ｐ型薄膜ゲート酸化工程によって高くすることもできる。
【００５７】
続いて、図６（ｃ）に示すように、ホトリソグラフィおよびエッチング技術によって、Ｐ型厚膜ゲート酸化ＭＯＳトランジスタ領域のゲート酸化膜３２を除去した（ホト／エッチ／除去工程）後、Ｐ型厚膜ゲート酸化ＭＯＳトランジスタ領域の厚膜ゲート酸化前洗浄工程を行う。すなわち、Ｐ型厚膜トランジスタのゲート酸化膜を形成するために、ある処理時間において薬液などの洗浄液３３を用いた洗浄処理によって、後のシリコン（Ｓｉ）−酸化シリコン（ＳｉＯ２）となる界面ラフネスを変化させる。
【００５８】
続いて、図６（ｄ）に示すように、Ｐ型厚膜ゲート酸化ＭＯＳトランジスタ領域の厚膜ゲート酸化工程を行う。すなわち、酸化処理及びＮＯ濃度条件を含む窒化処理を伴い、半導体基板１の主面上に所定の窒素濃度のゲート酸化膜（第２ゲート酸化膜）３４を形成する。なお、後の工程であるＮ型およびＰ型薄膜ゲート酸化工程にて、ＮＯ濃度条件を含む窒化処理の足し算の効果、すなわちＰ型厚膜トランジスタのゲート酸化膜の窒素濃度を、後の工程であるＮ型およびＰ型薄膜ゲート酸化工程によって高くすることもできる。
【００５９】
このＰ型厚膜ゲート酸化工程では、Ｎ型厚膜ゲート酸化工程でのＮＯ濃度条件を含む窒化処理の影響は受けない。なぜなら、前述のホト／エッチ／除去工程にて、薄膜ゲート酸化ＭＯＳトランジスタ領域の酸化膜３２は除去されているためである。同様に、Ｐ型厚膜トランジスタのゲート酸化膜３４は、Ｎ型厚膜ゲート酸化前洗浄工程でのＳｉ−ＳｉＯ２界面ラフネスにほとんど影響を受けず、Ｐ型厚膜ゲート酸化前洗浄工程でのＳｉ−ＳｉＯ２界面ラフネスの影響が大きい。
【００６０】
続いて、図６（ｅ）に示すように、ホトリソグラフィおよびエッチング技術によって、Ｎ型薄膜ゲート酸化ＭＯＳトランジスタ領域のゲート酸化膜３２を除去した（ホト／エッチ／除去工程）後、Ｎ型薄膜ゲート酸化ＭＯＳトランジスタ領域の薄膜ゲート酸化前洗浄工程を行う。すなわち、Ｎ型薄膜トランジスタのゲート酸化膜を形成するために、ある処理時間において薬液などの洗浄液３５を用いた洗浄処理によって、後のシリコン（Ｓｉ）−酸化シリコン（ＳｉＯ２）となる界面ラフネスを変化させる。
【００６１】
続いて、図６（ｆ）に示すように、Ｎ型薄膜ゲート酸化ＭＯＳトランジスタ領域の薄膜ゲート酸化工程を行う。すなわち、酸化処理及びＮＯ濃度条件を含む窒化処理を伴い、半導体基板１の主面上に所定の窒素濃度のゲート酸化膜（第３ゲート酸化膜）３６を形成する。なお、後の工程であるＰ型薄膜ゲート酸化工程にて、ＮＯ濃度条件を含む窒化処理の足し算の効果、すなわちＮ型薄膜トランジスタのゲート酸化膜の窒素濃度を、後の工程であるＰ型薄膜ゲート酸化工程によって高くすることもできる。
【００６２】
このＮ型薄膜ゲート酸化工程では、Ｐ型およびＮ型厚膜ゲート酸化工程でのＮＯ濃度条件を含む窒化処理の影響は受けない。なぜなら、前述のホト／エッチ／除去工程にて、Ｎ型薄膜ゲート酸化ＭＯＳトランジスタ領域の酸化膜３２は除去されているためである。同様に、Ｎ型薄膜トランジスタのゲート酸化膜３６は、Ｐ型およびＮ型厚膜ゲート酸化前洗浄工程でのＳｉ−ＳｉＯ２界面ラフネスにほとんど影響を受けず、Ｎ型薄膜ゲート酸化前洗浄工程でのＳｉ−ＳｉＯ２界面ラフネスの影響が大きい。
【００６３】
続いて、図６（ｇ）に示すように、ホトリソグラフィおよびエッチング技術によって、Ｐ型薄膜ゲート酸化ＭＯＳトランジスタ領域のゲート酸化膜３２を除去した（ホト／エッチ／除去工程）後、Ｐ型薄膜ゲート酸化ＭＯＳトランジスタ領域の薄膜ゲート酸化前洗浄工程を行う。すなわち、Ｐ型薄膜トランジスタのゲート酸化膜を形成するために、ある処理時間において薬液などの洗浄液３７を用いた洗浄処理によって、後のシリコン（Ｓｉ）−酸化シリコン（ＳｉＯ２）となる界面ラフネスを変化させる。
【００６４】
続いて、図６（ｈ）に示すように、Ｐ型薄膜ゲート酸化ＭＯＳトランジスタ領域の薄膜ゲート酸化工程を行う。すなわち、酸化処理及びＮＯ濃度条件を含む窒化処理を伴い、半導体基板１の主面上に所定の窒素濃度のゲート酸化膜（第４ゲート酸化膜）３８を形成する。
【００６５】
このＰ型薄膜ゲート酸化工程では、Ｎ型薄膜ゲート酸化工程、Ｐ型およびＮ型厚膜ゲート酸化工程でのＮＯ濃度条件を含む窒化処理の影響は受けない。なぜなら、前述のホト／エッチ／除去工程にて、Ｐ型薄膜ゲート酸化ＭＯＳトランジスタ領域の酸化膜３２は除去されているためである。同様に、Ｐ型薄膜トランジスタのゲート酸化膜３８は、Ｎ型薄膜ゲート酸化前洗浄工程、Ｐ型およびＮ型厚膜ゲート酸化前洗浄工程でのＳｉ−ＳｉＯ２界面ラフネスにほとんど影響を受けず、Ｐ型薄膜ゲート酸化前洗浄工程でのＳｉ−ＳｉＯ２界面ラフネスの影響が大きい。
【００６６】
続いて、Ｐ型およびＮ型薄膜トランジスタ、並びにＰ型およびＮ型厚膜トランジスタのゲート電極となる、例えばポリシリコン（Ｐｏｌｙ−Ｓｉ）を、それぞれゲート酸化膜３８、３６、３４、３２上に形成する。
【００６７】
その後、Ｐ型およびＮ型厚膜トランジスタ、並びにＰ型およびＮ型薄膜トランジスタの上部に、層間絶縁膜を介して複数の配線層が形成され、さらに最上配線層上を覆う保護膜が形成されて、半導体装置が完成する。
【００６８】
本実施の形態３では、Ｐ型およびＮ型厚膜トランジスタ、並びにＰ型およびＮ型薄膜トランジスタの４種類のＭＯＳトランジスタを有する半導体装置において、Ｎ型厚膜トランジスタのゲート酸化膜３２は、Ｐ型厚膜トランジスタのゲート酸化膜３４に対して先に形成し、かつＮ型薄膜トランジスタのゲート酸化膜３６に対して膜厚を厚く形成している。また、Ｐ型厚膜トランジスタのゲート酸化膜３４は、Ｎ型薄膜トランジスタのゲート酸化膜３６に対して先に形成し、かつＰ型薄膜トランジスタのゲート酸化膜３８に対して膜厚を厚く形成している。また、Ｎ型薄膜トランジスタのゲート酸化膜３６は、Ｐ型薄膜トランジスタのゲート酸化膜３８に対して先に形成している。さらに、先に形成されたゲート酸化膜の窒素濃度を、後のゲート酸化膜を形成する工程によって高くしている。
【００６９】
このように、ゲート酸化の前洗浄着工条件とゲート酸化膜の窒化処理条件を組み合わせることによって、４種類のＭＯＳトランジスタの移動度を個別に制御し、それぞれの所望のドレイン電流を得ることができる。
【００７０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７１】
例えば、前記実施の形態１〜３において、それぞれ２〜４種類のＭＯＳトランジスタに適用した場合について説明したが、５種類以上のＭＯＳトランジスタにも適用することができる。
【産業上の利用可能性】
【００７２】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施の形態１における半導体装置の製造工程中の要部を示すフローチャートである。
【図２】本実施の形態１における製造工程中の半導体装置を模式的に示す断面図であり、（ａ）〜（ｄ）の順で示されている。
【図３】本発明の実施の形態２における半導体装置の製造工程中の要部を示すフローチャートである。
【図４】本実施の形態２における製造工程中の半導体装置を模式的に示す断面図であり、（ａ）〜（ｆ）の順で示されている。
【図５】本発明の実施の形態３における半導体装置の製造工程中の要部を示すフローチャートである。
【図６】本実施の形態３における製造工程中の半導体装置を模式的に示す断面図であり、（ａ）〜（ｈ）の順で示されている。
【符号の説明】
【００７４】
１      半導体基板
２      素子分離溝
１１    洗浄液
１２    ゲート酸化膜
１３    洗浄液
１４    ゲート酸化膜
２１    洗浄液
２２    ゲート酸化膜
２３    洗浄液
２４    ゲート酸化膜
２５    洗浄液
２６    ゲート酸化膜
３１    洗浄液
３２    ゲート酸化膜
３３    洗浄液
３４    ゲート酸化膜
３５    洗浄液
３６    ゲート酸化膜
３７    洗浄液
３８    ゲート酸化膜
【図１】
2007123490.tif 000003
【図２】
2007123490.tif 000004
【図３】
2007123490.tif 000005
【図４】
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【図５】
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【図６】
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