(57)【要約】【課題】  本発明は、集積回路、再生装置及び再生方法に関し、例えば非接触型のＩＣカードシステムに適用して、クロックの周波数がばらついた状態で、デューティー比が５０〔％〕から変化した場合でも、正しくデータを再生することができるようにする。【解決手段】  本発明は、ペイロードの部分に比して速く収束するようにＰＬＬ回路の動作を切り換えて、９０度位相の異なる基準信号の一方を入力信号に位相同期させるようにこれら基準信号を位相制御し、他方の基準信号が入力信号に位相同期したとの位相比較結果が得られた場合に、直前の制御を継続する。【選択図】        図１
2007006060.tif 000002
【特許請求の範囲】
【請求項１】
無線通信波の検波信号を２値化した２値化信号よりクロックを再生する集積回路において、
９０度位相の異なる基準信号であるＩアーム及びＱアームを生成する基準信号生成回路と、
前記Ｉアームと前記２値化信号とを位相比較して、前記Ｉアームに係る位相比較結果を出力するＩアームに係る位相比較回路と、
前記Ｑアームと前記２値化信号とを位相比較して、前記Ｑアームに係る位相比較結果を出力するＱアームに係る位相比較回路と、
前記Ｉアームに係る位相比較結果と前記Ｑアームに係る位相比較結果とによる前記基準信号生成回路の制御により、前記Ｉアーム及びＱアームの位相を変化させ、前記Ｉアームを前記２値化信号に位相同期させる制御回路とを備え、
前記Ｉアーム又はＱアームを前記クロックに設定し、
前記制御回路は、
前記Ｉアームにおける一定の周期により、前記基準信号生成回路を制御し、
前記２値化信号におけるプリアンブルにおいては、前記２値化信号のペイロードの部分に比して、前記一定の周期を短くし、
前記Ｑアームに係る位相比較結果により、前記プリアンブルにおいて、前記Ｑアームの前記２値化信号への位相同期が検出されると、直前の前記一定の周期における前記基準信号生成回路の制御と同一に、前記基準信号生成回路を制御する
ことを特徴とする集積回路。
【請求項２】
前記基準信号生成回路が、
基準信号を分周して前記Ｉアーム及びＱアームを生成するカウンタであり、
前記基準信号生成回路の制御が、
前記カウンタの分周比を設定する制御である
ことを特徴とする請求項１に記載の集積回路。
【請求項３】
前記制御回路は、
前記プリアンブルに続くシンクの終了時点における前記一定の周期の切り換えにより、
前記プリアンブルにおいては、前記２値化信号のペイロードの部分に比して、前記一定の周期が短くなるようにする
ことを特徴とする請求項１に記載の集積回路。
【請求項４】
前記クロックにより前記２値化信号を処理して、前記２値化信号よりデータを復調する復調回路を有する
ことを特徴とする請求項１に記載の集積回路。
【請求項５】
前記データを順次記録すると共に、該記録した前記データを、他のクロックにより読み出して出力することにより、前記データのクロックを、前記他のクロックに置き換えるバッファメモリを有する
ことを特徴とする請求項４に記載の集積回路。
【請求項６】
前記バッファメモリの出力データを、前記２値化信号に対応する２値の信号に変換するエンコーダを有する
ことを特徴とする請求項５に記載の集積回路。
【請求項７】
前記２値化信号、又は前記バッファメモリより出力される前記データを選択するセレクタを有し、
少なくとも前記セレクタにより、前記２値化信号を選択した場合、前記クロックをクロック出力端子から外部に出力する
ことを特徴とする請求項６に記載の集積回路。
【請求項８】
前記制御回路は、
前記Ｉアーム及びＱアームにおける信号レベルの切り換わりにより前記Ｉアームの１周期が４つの期間に区切られて形成されるフェーズ毎に、前記Ｉアームに係る位相比較結果と前記Ｑアームに係る位相比較結果とを一定の回数だけサンプリングしてサンプリング結果を取得することにより、前記Ｉアームに係る位相比較結果と前記Ｑアームに係る位相比較結果を取得する
ことを特徴とする請求項１に記載の集積回路。
【請求項９】
無線通信波により伝送されたデータを再生する再生装置において、
前記無線通信波の検波信号を生成し、前記検波信号を２値化して２値化信号を生成するＲＦ回路と、
９０度位相の異なる基準信号であるＩアーム及びＱアームを生成する基準信号生成回路と、
前記Ｉアームと前記２値化信号とを位相比較して、前記Ｉアームに係る位相比較結果を出力するＩアームに係る位相比較回路と、
前記Ｑアームと前記２値化信号とを位相比較して、前記Ｑアームに係る位相比較結果を出力するＱアームに係る位相比較回路と、
前記Ｉアームに係る位相比較結果と前記Ｑアームに係る位相比較結果とによる前記基準信号生成回路の制御により、前記Ｉアーム及びＱアームの位相を変化させ、前記Ｉアームを前記２値化信号に位相同期させる制御回路と、
前記Ｉアーム又はＱアームにより前記２値化信号を処理して前記データを再生する復調回路とを備え、
前記制御回路は、
前記Ｉアームにおける一定の周期により、前記基準信号生成回路を制御し、
前記２値化信号におけるプリアンブルにおいては、前記２値化信号のペイロードの部分に比して、前記一定の周期を短くし、
前記Ｑアームに係る位相比較結果により、前記プリアンブルにおいて、前記Ｑアームの前記２値化信号への位相同期が検出されると、直前の前記一定の周期における前記基準信号生成回路の制御と同一に、前記基準信号生成回路を制御する
ことを特徴とする再生装置。
【請求項１０】
無線通信波により伝送されたデータを再生する再生方法において、
前記無線通信波の検波信号を生成し、前記検波信号を２値化して２値化信号を生成する２値化信号生成のステップと、
９０度位相の異なる基準信号であるＩアーム及びＱアームを生成する基準信号生成のステップと、
前記Ｉアームと前記２値化信号とを位相比較して、前記Ｉアームに係る位相比較結果を出力するＩアームに係る位相比較のステップと、
前記Ｑアームと前記２値化信号とを位相比較して、前記Ｑアームに係る位相比較結果を出力するＱアームに係る位相比較のステップと、
前記Ｉアームに係る位相比較結果と前記Ｑアームに係る位相比較結果とによる前記基準信号生成回路の制御により、前記Ｉアーム及びＱアームの位相を変化させ、前記Ｉアームを前記２値化信号に位相同期させる制御のステップと、
前記Ｉアーム又はＱアームにより前記２値化信号を処理して前記データを再生する復調のステップとを有し、
前記制御のステップは、
前記Ｉアームにおける一定の周期により、前記Ｉアームに係る位相比較結果と前記Ｑアームに係る位相比較結果とを取得し、前記基準信号生成回路の動作を制御し、
前記２値化信号におけるプリアンブルにおいては、前記２値化信号のペイロードの部分に比して、前記一定の周期を短くし、
前記Ｑアームに係る位相比較結果により、前記プリアンブルにおいて、前記Ｑアームの前記２値化信号への位相同期が検出されると、直前の前記一定の周期における前記基準信号生成回路の制御と同一に、前記基準信号生成回路を制御する
ことを特徴とする再生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路、再生装置及び再生方法に関し、例えば非接触型のＩＣカードシステムに適用することができる。本発明は、ペイロードの部分に比して速く収束するようにＰＬＬ回路の動作を切り換えて、９０度位相の異なる基準信号の一方を入力信号に位相同期させるようにこれら基準信号を位相制御し、他方の基準信号が入力信号に位相同期したとの位相比較結果が得られた場合に、直前の制御を継続することにより、クロックの周波数がばらついた状態で、デューティー比が５０〔％〕から変化した場合でも、正しくデータを再生することができるようにする。
【背景技術】
【０００２】
従来、非接触型のＩＣカードによるＩＣカードシステムは、ユーザー各人が所持するＩＣカード、各ＩＣカードとの間で種々のデータを送受するリーダライタ等により形成され、駅の改札システム、電子マネーシステム等に利用されている。
【０００３】
ここでリーダライタは、例えば周波数１３．５６〔ＭＨｚ〕によるキャリア信号を生成し、このキャリア信号をアンテナから送出する。これによりリーダライタは、動作用の電源をＩＣカードに送出する。またリーダライタは、このキャリア信号の分周によりクロックを生成し、このクロックを基準にして動作し、アンテナから送出するキャリア信号を伝送に供するデータにより振幅変調する。これによりリーダライタは、アンテナから送出される無線通信波により種々のデータをＩＣカードに送出する。
【０００４】
これに対してＩＣカードは、このリーダライタから送出された無線通信波をアンテナにより受信して整流、平滑化することにより、動作用の電源を生成する。またこの動作用の電源により動作してアンテナで受信した無線通信波をＰＬＬ（Phase Locked Loop ）回路により処理してクロックを再生し、さらにはこの再生したクロックを基準にした無線通信波の処理によりリーダライタから送出された各種のデータを受信する。
【０００５】
またＩＣカードは、このＰＬＬ回路によるクロックにより動作して、受信したデータに従って内蔵のメモリに保持したデータを更新し、さらには各種のデータをリーダライタに送出する。ＩＣカードは、このようなリーダライタへのデータの送出を、アンテナの終端インピーダンスを伝送に供するデータにより切り換えて実行する。
【０００６】
ここでこのようにＩＣカード側でアンテナの終端インピーダンスを切り換えると、リーダライタ側では、相互誘導作用によりアンテナのインピーダンスが変化し、これによりアンテナに印加するキャリア信号の信号レベルが変化する。これによりリーダライタは、このキャリア信号をＰＬＬ回路により処理してクロックを再生し、さらにはこの再生したクロックを用いた信号処理によりＩＣカードから送出されたデータを再生する。
【０００７】
このようなＩＣカードシステムでは、特開平１１−２７４９２９号公報に開示の手法を利用したＰＬＬ回路を用いてクロックを再生している。
【０００８】
すなわち図１２に示すように、従来のＩＣカードに係るＰＬＬ回路は、受信した無線通信波のキャリア信号を所定の分周比により分周してクロックの周波数による位相が９０度異なる２系統の基準信号Ｉ及びＱ（図１２（Ａ）及び（Ｂ））を生成する。なお以下において、この位相の９０度異なる基準信号Ｉ及びＱにおいて、９０度進み位相の基準信号ＩをＩアームと呼び、残りをＱアームと呼ぶ。またＩアームの１周期は、Ｉアーム及びＱアームの信号レベルの切り換わりにより４つの期間に区切られ、以下においては、この各期間をフェーズと呼ぶ。なおこの図１２は、このようにして生成されるＱアームＱが入力信号ＩＮと位相同期した場合を示すものである。
【０００９】
ＰＬＬ回路には、アンテナより得られる無線通信波を抱絡線検波し、その検波結果を２値化した２値化信号ＩＮが入力され、ＰＬＬ回路は、この２値化信号ＩＮとＩアームＩとの排他的論理和信号をイクスクルーシブオア回路により生成し、これにより入力信号ＩＮとＩアームＩとの位相比較結果を検出する。また同様に、入力信号ＩＮとＱアームＱとの排他的論理和信号をイクスクルーシブオア回路により生成し、これにより入力信号ＩＮとＱアームＱとの位相比較結果を検出する。
【００１０】
ＰＬＬ回路は、ＩアームＩで信号レベルが切り換わった後、ＱアームＱで信号レベルが切り換わるまでの期間のほぼ中間の時点と、ＱアームＱで信号レベルが切り換わった後、ＩアームＩで信号レベルが切り換わるまでの期間のほぼ中間の時点とで信号レベルが立ち上がるサンプリング信号ＳＰを生成し、このサンプリング信号ＳＰにより、ＩアームＩ及びＱアームＱによる排他的論理和信号をそれぞれサンプリングする。これによりＰＬＬ回路は、フェーズ毎に、位相比較結果を取得する。
【００１１】
このようにして得られる排他的論理和によるサンプリング結果ＥＸ１Ｉ及びＥＸＱ（図１２（Ｅ）及び（Ｆ））を、ＩアームＩ又はＱアームＱの１周期により合計すれば、図１３に示すように、このＩアームＩに係る合計値ΣＥＸＩは、ＩアームＩの位相が入力信号ＩＮの位相と一致している場合に値０となり、ＩアームＩの位相が入力信号ＩＮの位相と１８０度異なっている場合に値４となる。また９０度位相が異なる場合には、値２となる。またＱアームＱに係る合計値ΣＥＸＱは、ＩアームＩの位相が入力信号ＩＮの位相と一致している場合、ＩアームＩの位相が入力信号ＩＮの位相と１８０度異なっている場合に値２となる。またＩアームＩの位相が入力信号ＩＮの位相より９０度進み位相の場合、値０となり、ＩアームＩの位相が入力信号ＩＮの位相より９０度遅れ位相の場合、値４となる。これによりこれら合計値ΣＥＸＩ、ΣＥＸＱの値により入力信号ＩＮに対するＩアームＩ又はＱアームＱの現在の位相を判定することができる。
【００１２】
これによりＰＬＬ回路は、これら合計値ΣＥＸＩ、ΣＥＸＱをＩアームの所定周期により計算して判定し、基準信号Ｉ及びＱの生成に供する分周回路の分周比を判定結果により増減させ、これにより図１３において矢印により示す方向にこれらＩアームＩ及びＱアームＱの位相を変化させ、ＩアームＩを入力信号ＩＮに同期させる。
【００１３】
具体的に図１４に示すように、従来のＩＣカードに係るＰＬＬ回路は、これら合計値ΣＥＸＩ、ΣＥＸＱをそれぞれ判定してＩアームＩ及びＱアームＱについての位相制御方向を検出し、これらの位相制御方向を総合的に判断して、ＩアームＩ及びＱアームＱの位相を制御していた。なおここで符号＋及び−は、それぞれＩアームＩ及びＱアームＱの位相を進み位相、遅れ位相とする制御であり、符号０は、位相を制御しない場合である。
【００１４】
ところでこの種のＩＣカードシステムは、ＩＣカードに係る構成を携帯電話に設けることにより、ＩＣカードの機能を携帯電話でも利用可能とすることが提供されている。具体的に、このように携帯電話にＩＣカードの構成を設けるようにすると、ＩＣカードシステムによる電子マネーシステム等を携帯電話により利用することが可能となる。
【００１５】
このようにＩＣカードの構成を携帯電話に設ける場合、携帯電話の電源、キャリア信号によりＩＣカードに係る構成を駆動すれば、パッシブ型であるこの種のＩＣカードでは実現困難な、アクティブ型のＩＣカードに係る各種の機能を実現することができる。すなわちこの場合、携帯電話は、携帯電話に係る構成からＩＣカード用のキャリア信号を生成し、このＩＣカード用のキャリア信号からＩＣカード用のクロックを生成する。またＩＣカードに係る構成により、これらＩＣカード用のキャリア信号及びクロックから振幅変調波を生成し、この振幅変調波をＩＣカードに係るアンテナより送出する。このようにすれば携帯電話側からの呼び掛けによりリーダライタの動作を立ち上げて種々のデータを送受し、さらには同種の携帯電話間で、ＩＣカードの機能により種々のデータを送受することができる。
【００１６】
しかしながら携帯電話では、セラミック発振子を用いてクロックを生成しているものがあり、セラミック発振子によるクロックは、水晶発振子を用いてクロックを生成する場合に比して、出力信号の周波数偏差が大きい欠点がある。これによりこのようにセラミック発振子を用いてクロックを生成する構成の携帯電話において、この携帯電話の構成を利用してＩＣカードに係る周波数１３．５６〔ＭＨｚ〕のキャリア信号を生成する場合、キャリア信号の周波数が周波数１３．４１〜１３．７１〔ＭＨｚ〕の範囲でばらつくようになる。このようにキャリア信号の周波数がばらつくと、このキャリア信号を分周して作成するＩＣカードの動作用クロックにあっても、その分、周波数がばらつくことになる。
【００１７】
このように動作用クロックの周波数がばらつくと、リーダライタ等の受信側にあっては、ＰＬＬ回路におけるロックに時間を要することになり、その分、正しくデータを再生できなくなる恐れがある。特に、この種のシステムでは、通信対象間の距離が変化する場合があり、このように通信対象間の距離が変化すると、受信されるデータのデューティー比が５０〔％〕から大きく変化する。従来のＰＬＬ回路では、クロックの周波数がばらついた状態で、このようにデューティー比が変化すると、ＰＬＬ回路によりクロックを正しく再生することが困難になり、これにより正しくデータを再生することが困難になる問題があった。
【特許文献１】特開平１１−２７４９２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明は以上の点を考慮してなされたもので、クロックの周波数がばらついた状態で、デューティー比が５０〔％〕から変化した場合でも、正しくデータを再生することができる集積回路、再生装置及び再生方法を提案しようとするものである。
【課題を解決するための手段】
【００１９】
かかる課題を解決するため請求項１の発明は、アンテナにより得られる無線通信波の検波信号を２値化した２値化信号よりクロックを再生する集積回路に適用して、９０度位相の異なる基準信号であるＩアーム及びＱアームを生成する基準信号生成回路と、前記Ｉアームと前記２値化信号とを位相比較して、前記Ｉアームに係る位相比較結果を出力するＩアームに係る位相比較回路と、前記Ｑアームと前記２値化信号とを位相比較して、前記Ｑアームに係る位相比較結果を出力するＱアームに係る位相比較回路と、前記Ｉアームに係る位相比較結果と前記Ｑアームに係る位相比較結果とによる前記基準信号生成回路の制御により、前記Ｉアーム及びＱアームの位相を変化させ、前記Ｉアームを前記２値化信号に位相同期させる制御回路とを備え、前記Ｉアーム又はＱアームを前記クロックに設定し、前記制御回路は、前記Ｉアームにおける一定の周期により、前記基準信号生成回路の動作を制御し、前記２値化信号におけるプリアンブルにおいては、前記２値化信号のペイロードの部分に比して、前記一定の周期を短くし、前記Ｑアームに係る位相比較結果により、前記プリアンブルにおいて、前記Ｑアームの前記２値化信号への位相同期が検出されると、直前の前記一定の周期における前記基準信号生成回路の制御と同一に、前記基準信号生成回路を制御する。
【００２０】
また請求項９の発明は、無線通信波により伝送されたデータを再生する再生装置に適用して、前記無線通信波の検波信号を生成し、前記検波信号を２値化して２値化信号を生成するＲＦ回路と、９０度位相の異なる基準信号であるＩアーム及びＱアームを生成する基準信号生成回路と、前記Ｉアームと前記２値化信号とを位相比較して、前記Ｉアームに係る位相比較結果を出力するＩアームに係る位相比較回路と、前記Ｑアームと前記２値化信号とを位相比較して、前記Ｑアームに係る位相比較結果を出力するＱアームに係る位相比較回路と、前記Ｉアームに係る位相比較結果と前記Ｑアームに係る位相比較結果とによる前記基準信号生成回路の制御により、前記Ｉアーム及びＱアームの位相を変化させ、前記Ｉアームを前記２値化信号に位相同期させる制御回路と、前記Ｉアーム又はＱアームにより前記２値化信号を処理して前記データを再生する復調回路とを備え、前記制御回路は、前記Ｉアームにおける一定の周期により、前記基準信号生成回路を制御し、前記２値化信号におけるプリアンブルにおいては、前記２値化信号のペイロードの部分に比して、前記一定の周期を短くし、前記Ｑアームに係る位相比較結果により、前記プリアンブルにおいて、前記Ｑアームの前記２値化信号への位相同期が検出されると、直前の前記一定の周期における前記基準信号生成回路の制御と同一に、前記基準信号生成回路を制御する。
【００２１】
また請求項１０の発明は、無線通信波により伝送されたデータを再生する再生方法に適用して、前記無線通信波の検波信号を生成し、前記検波信号を２値化して２値化信号を生成する２値化信号生成のステップと、９０度位相の異なる基準信号であるＩアーム及びＱアームを生成する基準信号生成のステップと、前記Ｉアームと前記２値化信号とを位相比較して、前記Ｉアームに係る位相比較結果を出力するＩアームに係る位相比較のステップと、前記Ｑアームと前記２値化信号とを位相比較して、前記Ｑアームに係る位相比較結果を出力するＱアームに係る位相比較のステップと、前記Ｉアームに係る位相比較結果と前記Ｑアームに係る位相比較結果とによる前記基準信号生成回路の制御により、前記Ｉアーム及びＱアームの位相を変化させ、前記Ｉアームを前記２値化信号に位相同期させる制御のステップと、前記Ｉアーム又はＱアームにより前記２値化信号を処理して前記データを再生する復調のステップとを有し、前記制御のステップは、前記Ｉアームにおける一定の周期により、前記Ｉアームに係る位相比較結果と前記Ｑアームに係る位相比較結果とを取得し、前記基準信号生成回路の動作を制御し、前記２値化信号におけるプリアンブルにおいては、前記２値化信号のペイロードの部分に比して、前記一定の周期を短くし、前記Ｑアームに係る位相比較結果により、前記プリアンブルにおいて、前記Ｑアームの前記２値化信号への位相同期が検出されると、直前の前記一定の周期における前記基準信号生成回路の制御と同一に、前記基準信号生成回路を制御する。
【００２２】
請求項１の構成により、アンテナにより得られる無線通信波の検波信号を２値化した２値化信号よりクロックを再生する集積回路に適用して、９０度位相の異なる基準信号であるＩアーム及びＱアームを生成する基準信号生成回路と、前記Ｉアームと前記２値化信号とを位相比較して、前記Ｉアームに係る位相比較結果を出力するＩアームに係る位相比較回路と、前記Ｑアームと前記２値化信号とを位相比較して、前記Ｑアームに係る位相比較結果を出力するＱアームに係る位相比較回路と、前記Ｉアームに係る位相比較結果と前記Ｑアームに係る位相比較結果とによる前記基準信号生成回路の制御により、前記Ｉアーム及びＱアームの位相を変化させ、前記Ｉアームを前記２値化信号に位相同期させる制御回路とを備え、前記Ｉアーム又はＱアームを前記クロックに設定し、前記制御回路は、前記Ｉアームにおける一定の周期により、前記基準信号生成回路の動作を制御し、前記２値化信号におけるプリアンブルにおいては、前記２値化信号のペイロードの部分に比して、前記一定の周期を短くすれば、プリアンブルにおいて制御の周期を短く設定した分、高速度にＩアームを２値化信号に位相同期させることができ、これによりキャリア信号の周波数がばらついた状態でも、確実にクロックを再生して正しくデータを再生することができる。しかしながらこのような制御にあっては、Ｑアームが２値化信号に位相同期してしまう場合もあり、この場合には、進み位相方向、遅れ位相方向の何れの側に制御すればよいのか、位相比較結果によっては判定できなくなる。これにより何ら位相を変化させないようにすると、位相同期に時間を要することになり、場合によっては、データを正しく再生できなくなる。また何れかの方向に強制的に位相を変化させるようにすると、２値化信号のデューティー比が５０〔％〕から変化している場合に、制御方向が頻繁に切り換わるようになり、却って位相同期に時間を要する場合が発生する。これにより前記Ｑアームに係る位相比較結果により、前記プリアンブルにおいて、前記Ｑアームの前記２値化信号への位相同期が検出されると、直前の前記一定の周期における前記基準信号生成回路の制御と同一に、前記基準信号生成回路を制御すれば、ほぼ正しい方向にＩアームの位相を変化させることができ、これによりキャリア信号の周波数がばらついた状態で、デューティー比が５０〔％〕から変化した場合でも、確実にクロックを再生して正しくデータを再生することができる。
【００２３】
これにより請求項９又は請求項１０の構成によれば、クロックの周波数がばらついた状態で、デューティー比が５０〔％〕から変化した場合でも、正しくデータを再生することができる再生装置、再生方法を提供することができる。
【発明の効果】
【００２４】
本発明によれば、クロックの周波数がばらついた状態で、デューティー比が５０〔％〕から変化した場合でも、正しくデータを再生することができる。
【発明を実施するための最良の形態】
【００２５】
以下、適宜図面を参照しながら本発明の実施例を詳述する。
【実施例１】
【００２６】
（１）実施例の構成
図１は、本発明の実施例に係るＩＣカードシステムを示すブロック図である。このＩＣカードシステム１１は、リーダライタ１２にＩＣカード１３を接近させることにより、リーダライタ１２とＩＣカード１３との間で種々のデータを送受し、これにより電子マネー等に係る一連の処理を実行する。またリーダライタ１２に携帯電話１４を接近させることにより、リーダライタ１２と携帯電話１４との間で種々のデータを送受し、これにより同様に電子マネー等に係る一連の処理等を実行する。
【００２７】
このためＩＣカード１３は、従来構成によるＩＣカードと同一に構成され、内蔵のアンテナによりリーダライタ１２から送出される無線通信波を受信し、この無線通信波による電源により動作を開始する。またこのように動作を開始してこの無線通信波より内蔵のＰＬＬ回路でクロックを再生し、またこのクロックを用いた無線通信波の処理によりリーダライタ１２から送出されたデータを再生する。またこの再生したデータにより内蔵メモリの内容を更新し、さらにリーダライタ１２に種々のデータを送出する。
【００２８】
携帯電話１４は、通常の携帯電話にＩＣカードに係る構成を追加して形成される。すなわち携帯電話１４において、携帯電話部１６は、ユーザーによる操作に応動したコントローラ１５の制御により、通話、電子メール等に係る一連の処理を実行し、コントローラ１５は、ユーザーによる操作に応動してこの携帯電話１４の各部の動作を制御する。
【００２９】
ＩＣカード部１７は、ＩＣカード１３と同様に、内蔵のアンテナによりリーダライタ１２から送出される無線通信波を受信し、この無線通信波による電源により動作を開始する。またこのように動作を開始してこの無線通信波より内蔵のＰＬＬ回路でクロックを再生し、またこのクロックを用いた無線通信波の処理によりリーダライタ１２から送出されたデータを再生する。またこの再生したデータにより内蔵メモリの内容を更新し、さらにリーダライタ１２に種々のデータを送出する。これにより携帯電話１４では、ＩＣカード部１７の独立した機能により電子マネー等に係る一連の処理を実行する。
【００３０】
さらにこの実施例において、ＩＣカード部１７は、コントローラ１５の制御により、アクティブ型のＩＣカードとして動作し、リーダライタ１２、同種の携帯電話に種々のデータを送信する。すなわちこの場合、ＩＣカード部１７は、携帯電話部１６の電源により動作を開始し、携帯電話部１６においてセラミック発振子を用いて生成される各種基準信号より、周波数１３．５６〔ＭＨｚ〕によるキャリア信号Ｓ１を入力する。またこのキャリア信号Ｓ１を分周して動作用クロックを生成する。ＩＣカード部１７は、この動作用クロックにより動作してキャリア信号Ｓ１を振幅変調し、その結果得られる振幅変調信号をアンテナより送出する。これによりこの携帯電話１４は、アクティブ型のＩＣカードとして機能して、リーダライタ１２との間で、さらには同種の携帯電話との間で、種々のデータを送受する。なおこのように携帯電話１４は、同種の携帯電話との間で、ＩＣカードの機能により種々のデータを送受することにより、携帯電話１４のＩＣカード部１７は、後述するリーダライタ１２と同様に、ＲＦ送受信回路２１、データ処理回路２０、２２の構成が設けられ、これによりクロックの周波数がばらついた状態で、デューティー比が５０〔％〕から変化した場合でも、正しくデータを再生することができるように構成される。
【００３１】
ここで図２は、このようにアクティブ型のＩＣカードとして動作する場合の、ＩＣカード部１７から送出されるデータのフォーマットを示す図表である。ここでこのデータフォーマットは、３バイトのプリアンブル、２バイトのシンク、ペイロードのデータ長を示すレングスＬＥＮ、ペイロードの順序により形成される。ここでプリアンブルは、値００の連続によるデータが設定され、またシンクには、値ｂ２、値４ｄによるデータが設定される。またペイロードは、最大で２５７バイトのデータを割り当てることができるように設定され、この場合、レングスＬＥＮは、値ＦＦに設定される。
【００３２】
ＩＣカード部１７は、この図２に示すフォーマットによるシリアルデータをマンチェスタ符号により生成して、このシリアルデータによる送信データ信号によりキャリア信号Ｓ２を振幅変調して送出する。なおここでマンチェスタ符号は、論理１と論理０とで逆極性に設定されて、それぞれビット中央で信号レベルが反転する符号である。
【００３３】
リーダライタ１２は、このような通信対象の構成に対応して構成され、ＩＣカード１３、携帯電話１４との間で種々のデータを送受する。ここでリーダライタ１２は、データ処理回路２０、ＲＦ送受信回路２１との間の受信系に、ＲＦ送受信回路２１で受信された送信データ信号Ｓ４のデューティー比、周波数偏差を補正するデータ処理回路２２を介挿して形成される。なお以下においては、リーダライタ等により受信されるマンチェスタ符号による送信データ信号は、アンテナより得られる無線通信波を抱絡線検波した後、２値化して得られるものであることにより、適宜、２値化信号と呼ぶ。
【００３４】
ここでデータ処理回路２０は、パッシブ型のＩＣカードシステムにおいて、ＲＦ送受信回路２１と共にリーダライタを構成する集積回路であり、図示しないメモリに記録された処理手順の実行により、全体の動作を制御して電子マネー等に係る一連の処理を実行すると共に、マンチェスタ符号により送信に供するデータをＲＦ送受信回路２１に出力し、また受信したデータを入力して復号する。
【００３５】
すなわちデータ処理回路２０は、この一連の処理において、ＩＣカード１３、携帯電話１４等にデータを送出する場合、図示しない水晶発振回路で生成される周波数１３．５６〔ＭＨｚ〕のキャリア信号Ｓ２を分周して動作用クロックを生成する。またこの動作用クロックにより伝送に供するデータを用いて、図２について上述したフォーマットのマンチェスタ符号による送信データ信号Ｓ３を生成する。なおここでこの場合、先頭のプリアンブルにあっては６バイトに設定される。またこの送信データ信号Ｓ３の出力に応じて、データ処理回路２２に出力するキャリア出力タイミング信号／ＲＦＯＮ、データ送信タイミング信号ＲＦＴＲＡの設定を切り換える。なおここでキャリア出力タイミング信号／ＲＦＯＮは、ＲＦ送受信回路２１にキャリア信号の出力を指示するタイミング信号であり、データ送信タイミング信号ＲＦＴＲＡは、アンテナから送出するキャリア信号の送信データ信号Ｓ３による変調をＲＦ送受信回路２１に指示するタイミング信号である。
【００３６】
これに対してこのようにしてデータを送出して、ＩＣカード１３、携帯電話１４等から応答等に係るデータを受信する場合、ＲＦ送受信回路２１からキャリア信号を送出するように設定した状態で、データ処理回路２０は、データ送信タイミング信号ＲＦＴＲＡの設定を切り換え、これにより全体の動作をデータ受信の状態に設定する。またこの状態で、データ処理回路２２からマンチェスタ符号の形式により出力される受信データＣＤＲＩＯよりクロックを再生し、このクロックにより受信データＣＤＲＩＯを処理してＩＣカード１３、携帯電話１４から送出されたデータを復号する。データ処理回路２０は、この一連の処理の繰り返しにより、例えばＩＣカード１３、携帯電話１４との間で電子マネーに係る一連の処理等を実行する。
【００３７】
これに対して携帯電話１４をアクティブ型のＩＣカードとして機能させて、携帯電話１４から送出されるデータを受信する場合、データ処理回路２０は、キャリア出力タイミング信号／ＲＦＯＮの設定を切り換え、これによりＲＦ送受信回路２１からのキャリア信号の送出を中止する。またこの状態で、上述したパッシブ型による通信対象からのデータ受信の場合と同様に、データ処理回路２０から出力される受信データＣＤＲＩＯよりクロックを再生し、このクロックにより受信データＣＤＲＩＯを処理して携帯電話１４から送出されたデータを復号する。なおこのように携帯電話１４をアクティブ型のＩＣカードとして機能させて、携帯電話１４から送出されるデータを受信する場合、キャリア信号の出力を継続するようにしてもよく、この場合、携帯電話１４側では、内蔵のセラミック振動子により生成されるクロックを基準にした終端インピーダンスの切り換えによりデータを送出するようにしてもよく、さらには内蔵のセラミック振動子により生成されるキャリア信号を、このキャリア信号の分周により生成されるクロックを用いた送信データ信号により振幅変調するようにしてもよい。
【００３８】
なおこれによりデータ処理回路２０は、データ処理回路２２からのデータを入力する受信データ入力端ＣＤＲＩにＲＦ送受信回路２１からの２値化信号Ｓ４を直接入力して処理するようにＰＬＬ回路等が設けられており、これによりこのようにキャリア信号の周波数偏差が小さいシステムでは、データ処理回路２２を省略してリーダライタを構成できるようになされている。
【００３９】
またデータ処理回路２０は、メモリに記録されたプログラムに応じて、このような一連のデータの送受を２１２〔ｋｂｐｓ〕のデータ転送速度により実行し、このデータの送受により通信対象が４２４〔ｋｂｐｓ〕のデータ転送速度によりデータ送受可能な装置であることを確認すると、ボーレート設定信号ＢＡＵＤＲの設定を切り換え、４２４〔ｋｂｐｓ〕のデータ転送速度によるデータの再生をデータ処理回路２２に指示する。またキャリア信号Ｓ２からクロックを生成する分周比を切り換え、これによりＲＦ送受信回路２１に送出する送信データ信号Ｓ３のデータ転送速度を２１２〔ｋｂｐｓ〕から４２４〔ｋｂｐｓ〕に切り換える。またデータ処理回路２２から入力される受信データＣＤＲＩＯの処理に係る設定を切り換え、これにより４２４〔ｋｂｐｓ〕により受信データを処理可能に動作を切り換える。これらによりこの実施例では、通信対象とのネゴシエーションにより、通信対象に応じてデータ転送速度を高速度に切り換える。
【００４０】
またデータ処理回路２０は、データ処理回路２２からのデータ出力のモード切り換えＣＬＫＯＥＮ、受信中の処理の強制的な初期化を指示するソフトウエアによる受信リセットＲＥＣＣＬＲ等をデータ処理回路２２に出力する。
【００４１】
インバータ２４は、キャリア出力タイミング信号／ＲＦＯＮを反転させ、これによりハードウエア的に、初期状態へのリセットをデータ処理回路２２に指示する受信リセット／ＲＥＳＥＴを出力する。
【００４２】
ＲＦ送受信回路２１は、データ処理回路２０の制御により、データ処理回路２０から出力される送信データ信号Ｓ３をＩＣカード１３、携帯電話１４に送出し、またＩＣカード１３、携帯電話１４より受信した２値化信号（送信データ信号）Ｓ４をデータ処理回路２２に出力する。
【００４３】
すなわちＲＦ送受信回路２１は、キャリア出力タイミング信号／ＲＦＯＮの立ち下がりによりアンテナ２５にキャリア信号Ｓ２を出力し、これによりパッシブ型によるＩＣカード１３、携帯電話１４に動作用電源を送出する。またＲＦ送受信回路２１は、データ送信タイミング信号ＲＦＴＲＡによりこのアンテナ２５から出力するキャリア信号Ｓ２をデータ処理回路２０から出力される送信データ信号Ｓ３により振幅変調し、これによりデータ処理回路２０から送出されたデータをＩＣカード１３、携帯電話１４に出力する。またＲＦ送受信回路２１は、このデータ送信タイミング信号ＲＦＴＲＡの立ち上がりにより、アンテナ２５に印加したキャリア信号を抱絡線検波し、その検波結果である検波信号を２値化して２値化信号を生成し、これによりＩＣカード１３、携帯電話１４に設けられたアンテナとの相互誘導によりこれらＩＣカード１３、携帯電話１４から送出された送信データ信号Ｓ４を再生して出力する。
【００４４】
これに対してアクティブ型により動作する通信対象からのデータを受信する場合、ＲＦ送受信回路２１は、キャリア出力タイミング信号／ＲＦＯＮによりアンテナ２５へのキャリア信号Ｓ２の印加を中止する。またデータ送信タイミング信号ＲＦＴＲＡの立ち上がりにより、アンテナ２５で受信される無線通信波を抱絡線検波し、その検波結果を２値化して２値化信号を生成する。これによりＲＦ送受信回路２１は、携帯電話１４から送出された送信データ信号Ｓ４を再生して出力する。
【００４５】
なおこれによりこの実施例では、携帯電話１４がアクティブ型により動作している場合でも、リーダライタ１２からのデータ送信時、このリーダライタ１２からはキャリア信号Ｓ１を振幅変調波してデータ処理回路２０からの２値化信号Ｓ３を送出していることになるが、この場合、アクティブ型により動作するＩＣカード１３と同様に、アンテナ２５の終端インピーダンスの切り換えによりデータ処理回路２０から２値化信号Ｓ３を送出するようにしてもよい。
【００４６】
図３は、データ処理回路２２の構成を示すブロック図である。データ処理回路２２は、セラミック発振素子等の使用により送信対象から送出されるキャリア信号の周波数偏差が大きいシステムにおいて、データ処理回路２０とＲＦ送受信回路２１との間の受信系に介挿される集積回路である。データ処理回路２２は、ＲＦ送受信回路２１から出力される２値化信号Ｓ４におけるデューティー比、周波数偏差を補正して出力する。
【００４７】
すなわちデータ処理回路２２において、クロック生成リセット回路３１は、キャリア信号Ｓ２（ＣＬＫＩＮ）を入力して分周し、各部の動作基準信号を生成する。この処理において、クロック生成リセット回路３１は、ボーレート設定ＢＡＵＤＲに応じて分周比を切り換え、これによりデータ処理回路２０の指示に応じた周波数により各部の動作基準信号を生成する。また受信リセットＲＥＣＣＬＲ、／ＲＥＳＥＴにより、この動作基準信号の生成に供するカウンタを初期化し、さらには各部にリセット信号を出力して各部の設定を初期化する。
【００４８】
端子設定レジスタ３２は、ボーレート設定ＢＡＵＤＲ等の各種設定を記録して保持し、この保持した内容を各部に通知する。これにより端子設定レジスタ３２は、データ処理回路２２の設定を切り換える。
【００４９】
ＰＬＬ回路３３は、ＲＦ送受信回路２１から出力される２値化信号Ｓ４よりクロックを再生し、この再生したクロックを基準にして２値化信号Ｓ４を復調し、その復調結果による受信データＤ１を出力する。このときＰＬＬ回路３３は、９０度位相の異なる２種類の基準信号であるＩアームＩ及びＱアームＱをデューティー比５０〔％〕により生成し、これらＩアームＩ及びＱアームＱと、入力信号である２値化信号Ｓ４との位相比較結果により、これらＩアームＩ及びＱアームＱの位相を変化させ、これによりＩアームＩを２値化信号Ｓ４に位相同期させてクロックを再生する。
【００５０】
すなわち図４及び図５に示すように、ＰＬＬ回路３３において、基準信号生成回路３４は、２１２〔ｋｂｐｓ〕の伝送速度による２値化信号Ｓ４を処理する場合、初期状態において分周比が値１６に設定されるリングカウンタを有し、このリングカウンタによりキャリア信号Ｓ２を分周してＩアームＩ及びＱアームＱを生成する（図５（Ａ）及び（Ｂ））。また基準信号生成回路３４は、このＩアームＩ及びＱアームＱとキャリア信号Ｓ２との論理演算により、サンプリング信号ＳＰ１を生成して出力する。ここでこの実施例において、サンプリング信号ＳＰ１は、ＩアームＩ及びＱアームＱにおける各信号レベルの切り換わりの前後でそれぞれ信号レベルが立ち上がるように生成され（図５（Ｄ））、これにより各フェーズでそれぞれ２回信号レベルが立ち上がるように生成される。また基準信号生成回路３４は、制御回路３９から出力される制御信号Ｓ６により、これらＩアームＩ及びＱアームＱの生成に供する分周比を増減させる。
【００５１】
イクスクルーシブオア回路（ＥＸＯＲ）３５は、ＩアームＩ及び２値化信号Ｓ４（図５（Ｃ））を位相比較する位相比較回路であり、これらＩアームＩ及び２値化信号Ｓ４の排他的論理和信号による位相比較結果を出力する。またイクスクルーシブオア回路（ＥＸＯＲ）３６は、ＱアームＱ及び２値化信号Ｓ４を位相比較する位相比較回路であり、これらＱアームＱ及び２値化信号Ｓ４の排他的論理和信号による位相比較結果を出力する。
【００５２】
サンプリング回路（ＳＨ）３７及び３８は、それぞれイクスクルーシブオア回路３５及び３６から出力される位相比較結果をサンプリング信号ＳＰ１によりサンプリングして出力する（図５（Ｅ）及び（Ｆ））。これらによりこの実施例において、ＰＬＬ回路３３は、各フェーズでそれぞれ２回づつ、ＩアームＩ及びＱアームＱに係る位相比較結果を取得し、その結果、ＩアームＩの１／２周期で４回、位相比較結果を取得する。
【００５３】
制御回路３９は、このようにしてサンプリング回路３７、３８より得られる位相比較結果ＥＸＩ及びＥＸＱに基づいて基準信号生成回路３４に制御信号Ｓ６を出力し、これによりＩアームＩを入力信号である２値化信号Ｓ４に位相同期させる。
【００５４】
すなわち制御回路３９は、プリアンブル及びシンクにおいて、Ｉアームの１／２周期によりサンプリング回路３７及び３８から出力される位相比較結果をそれぞれ集計し、集計値を計算する。ここでこの実施例において、この集計値には、位相比較結果の合計による合計値ΣＥＸＩ及びΣＥＸＱが適用される。
【００５５】
これにより図１３との対比により図６に示すように、ＩアームＩに係る合計値ΣＥＸＩは、入力信号である２値化信号Ｓ４にＩアームＩが位相同期しているとき値０となり、２値化信号Ｓ４に対してＩアームＩが１８０度位相ずれている場合には値４となり、２値化信号Ｓ４に対する位相差に応じて、これらの値が値４から値０の範囲で変化することになる。またＱアームＱに係る合計値ΣＥＸＱは、２値化信号Ｓ４にＩアームＩが位相同期しているとき、２値化信号Ｓ４に対してＩアームＩが１８０度位相ずれているとき、値２となり、ＩアームＩの位相が入力信号ＩＮの位相より９０度進み位相の場合、値０となり、ＩアームＩの位相が入力信号ＩＮの位相より９０度遅れ位相の場合、値４となる。
【００５６】
これにより制御回路３９は、このようにして得られる合計値ΣＥＸＩ及びΣＥＸＱをそれぞれ判定し、その判定結果により基準信号Ｉ及びＱの生成に供する分周回路の分周比を増減させることにより、図６において矢印により示す方向にこれらＩアームＩ及びＱアームＱの位相を変化させ、ＩアームＩを入力信号ＩＮに位相同期させる。
【００５７】
この処理において、制御回路３９は、シンクの終了時点（図２における時点ｔ１である）を境にして、シンクの終了前では、シンク終了後に比して、収束の速度が早くなるように処理を切り換える。
【００５８】
すなわち制御回路３９は、シンクの終了前であるプリアンブル及びシンクでは、Ｉアームのフェーズ毎に、現在のフェーズから過去に逆上った計２つのフェーズによるＩアームＩの１／２周期により合計値ΣＥＸＩ及びΣＥＸＱを計算する。これにより制御回路３９は、フェーズ毎に、ＩアームＩの１／２周期により合計値ΣＥＸＩ及びΣＥＸＱを計算する。またこの合計値ΣＥＸＩ、ΣＥＸＱがそれぞれ値２の場合、各アームＩ及びＱに係る制御値を値０に設定し、合計値ΣＥＸＩ、ΣＥＸＱがそれぞれ値２より大きい場合、各アームＩ及びＱに係る制御値を値２に設定する。また合計値ΣＥＸＩ、ΣＥＸＱがそれぞれ値２より小さい場合、各アームＩ及びＱに係る制御値を値１に設定する。
【００５９】
制御回路３９は、このようにして設定したＩアームＩ及びＱアームＱの制御量の演算処理により、図７に示すように、続くフェーズにおける基準信号生成回路３４の分周比を可変する。すなわちＱアームＱの制御量が値０の場合、ＩアームＩ及びＱアームＱの生成に供する分周比を基準の分周比である値１６に設定し、これらＩアームＩ及びＱアームＱの位相を変化させないようにする（図７において制御量０により示す）。またＩアームＩの制御量が値１の場合、ＱアームＱの制御量に応じて基準信号生成回路３４の分周比を値１６から値１だけ増減し（図７において、それぞれ増加及び減少を制御量１及び２により示す）、これによりＩアームＩが位相差０度により同期する方向に、ＩアームＩ及びＱアームＱの位相を変化させる。またこれとは逆に、ＩアームＩの制御量が値２の場合、ＱアームＱの制御量に応じて基準信号生成回路３４の分周比を値１６から値１だけ増減し、この場合は、ＩアームＩが位相差１８０度により同期する方向に、ＩアームＩ及びＱアームＱの位相を変化させる。
【００６０】
これに対して図６において、符号Ａにより示すように、ＩアームＩの制御量が値１又は値２の場合であって、ＱアームＱの制御量が値０の場合、プリアンブルにおいては直前の状態を維持するように分周比を設定する（図７においては符号Ｘにより示す）。これにより制御回路３９は、制御方向の頻繁な切り換えによる位相同期の遅れを防止する。
【００６１】
すなわちこのＩアームＩの制御量が値１又は値２の場合であって、ＱアームＱの制御量が値０の場合は、ＱアームＱが２値化信号Ｓ４に位相同期している場合であり、この場合には、何れの方向に分周比を制御してよいのか、これら合計値ΣＥＸＩ、ΣＥＸＱによっては、判定することが困難になる。この場合に、図１４について上述したように制御量を値０に設定すると、ＩアームＩの位相制御が困難になり、これにより位相同期に時間を要することになる。またこの場合に、何れかの方向に位相差が変化するように、強制的に制御量を設定すると、２値化信号Ｓ４の周波数が大きく偏位し、かつデューティー比が５０〔％〕から偏位している場合に、図８において符号Ｂにより示すように、プリアンブルにおいて、制御方向が頻繁に切り換わる場合が発生し、これにより位相同期に時間を要することになり、３バイトによるプリアンブルでは、シンクを正しく検出することが困難になる。
【００６２】
これによりこの実施例では、図８との対比により図９において矢印Ｃにより示すように、プリアンブルにおいては、直前の周期における基準信号生成回路３４の制御と同一に、基準信号生成回路３４を制御するように制御量を設定し、これによりロックに要する時間を短縮する。
【００６３】
これにより制御回路３９は、ＩアームＩ及びＱアームＱの制御量の論理演算により、ＩアームＩの制御量が値１又は値２の場合であって、ＱアームＱの制御量が値０の場合に、信号レベルが立ち上がる判定信号Ｓ８（図９（Ｄ））を生成する。またシンクの開始時点を検出し、このシンクの開始時点までの間、プリアンブルにおいては、この判定信号Ｓ８の立ち上がりにより、直前の１周期と同一の制御を実行する。
【００６４】
しかして制御回路３９は、プリアンブル及びシンクでは、このような１／２周期の位相比較結果の合計による位相制御の処理を、フェーズ毎に実行し、これにより２値化信号Ｓ４の１ビットについて４回の割合で、カウンタの３４の分周比を可変し、これにより高速度でＩアームＩを２値化信号Ｓ４に位相同期させる。
【００６５】
ＰＬＬ回路３３は、このようにしてＩアームＩを２値化信号Ｓ４に位相同期させて、ＩアームＩに対して９０度位相の異なるＱアームＱの一方のエッジのタイミングによりラッチ回路４０で順次２値化信号Ｓ４をラッチすることにより、この２値化信号Ｓ４から図２について上述したフォーマットによる一連のデータＤ１を復調して出力する。ＰＬＬ回路３３は、後述するシンク検出回路４２によるこの復調したデータＤ１の監視により、シンクの開始、終了が検出され、これらシンクの開始、終了の検出により基準信号生成回路３４の制御を切り換える。なおこれによりラッチ回路４０は、２値化信号である２値化信号Ｓ４からデータＤ１を復調する復調回路を構成することになる。なおこの場合に、ＱアームＱの両側エッジのタイミングで、２値化信号Ｓ４を順次ラッチすれば、単に２値化信号Ｓ４のデューティーを補正することができる。
【００６６】
すなわちシンクの終了が検出されると、制御回路３９は、ＩアームＩ及びＱアームＱについて、サンプリング回路３７、３８から各フェーズでそれぞれ２個ずつ検出される位相比較結果を取得する。
【００６７】
また制御回路３９は、合計値ΣＥＸＩ及びΣＥＸＱの計算期間を、ＩアームＩの１／２周期に設定する。
【００６８】
制御回路３９は、これによりシンク終了前と同様に、合計値ΣＥＸＩ、ΣＥＸＱがそれぞれ値２の場合、各アームＩ及びＱに係る制御値を値０に設定し、合計値ΣＥＸＩ、ΣＥＸＱがそれぞれ値４の場合、各アームＩ及びＱに係る制御値を値２に設定する。また合計値ΣＥＸＩ、ΣＥＸＱがそれぞれ値０の場合、各アームＩ及びＱに係る制御値を値１に設定する。またこれら各アームＩ及びＱに係る制御値に基づいて、図７について上述したシンク終了時点前と同様の演算処理により制御量を計算する。なお制御回路３９は、プリアンブル及びシンクについて上述したＩアームＩの制御量が値１又は値２の場合であって、ＱアームＱの制御量が値０の場合、制御量を値０に設定し、これにより分周比を基準の分周比に保持する。
【００６９】
制御回路３９は、ＩアームＩを連続する１周期により順次区切り、このようにしてＩアームの１／２周期について計算した制御量を各区切り毎に統計的に処理し、各１周期毎の最終的な制御量を計算する。ここでこの実施例では、この統計的な処理に、多数決が適用される。なおこのようにして多数決を取ることにより、稀にではあるが、同一の投票数による制御量が２種類検出される場合も発生する。これによりこの場合、制御回路３９は、強制的に制御量を０に設定する。
【００７０】
これにより制御回路３９は、２値化信号Ｓ４の１ビット単位で制御量を計算し、この計算した制御量により、続く１ビットに係る４フェーズのうちの３つのフェーズについては、基準信号生成回路３４の分周比を基準の分周比である値１６に保持すると共に、残る１つのフェーズについて、基準信号生成回路３４の分周比を値１６から可変し、これによりＩアームＩ及びＱアームＱの位相を制御する。
【００７１】
ＰＬＬ回路３３は、ボーレート設定ＢＡＵＤＲにより４２４〔ｋｂｐｓ〕によるデータ処理が指示された場合、上述した基準信号生成回路３４におけるＩアームＩ、ＱアームＱ、サンプリング信号ＳＰ１等の生成に供する分周比を１／２に低減させ、これによりデータ転送速度に対応するように、動作を高速度化する。
【００７２】
またこのようにしてデータ転送速度４２４〔ｋｂｐｓ〕によりデータを処理する場合、ＰＬＬ回路３３は、２１２〔ｋｂｐｓ〕によりデータ処理する場合と同様にして、シンク終了以降を処理する。これに対してシンク終了前のプリアンブル及びシンクにあっては、上述したＩアームの１フェーズで計算される制御量に代えて、ＩアームＩの２フェーズで制御量を計算し、この計算した制御量により、２フェーズ毎に基準信号生成回路３４を制御する。具体的にこの場合、制御回路３９は、連続する２フェーズのうちの一方のフェーズについては、基準信号生成回路の分周比を基準の分周比の値８に保持し、残りの１つのフェーズについては、制御量に応じてこの基準の分周比から値１だけ分周比を可変し、これによりＩアームＩ及びＱアームＱの位相を制御する。
【００７３】
タイミング調整回路４１は、制御回路３９におけるこれらの処理の切り換えに係る各種タイミングを指示する。
【００７４】
シンク検出回路４２は、ＰＬＬ回路３３の出力データＤ１からシンクを検出する。しかしてバッファメモリ４４に係る後述の処理、ＰＬＬ回路３３について上述した動作の切り換えにあっては、このシンク検出回路４２による検出結果に基づいて実行される。
【００７５】
シフトレジスタ４３は、ＰＬＬ回路３３で再生されたクロック（この場合、Ｉアームである）により動作して、ＰＬＬ回路３３で復調された受信データＤ１を順次入力、転送して蓄積し、１バイト分のデータが蓄積されると、続くバッファメモリ４４に蓄積したデータを出力する。これによりシフトレジスタ４３は、ＰＬＬ回路３３の出力データＤ１をシリアルパラレル変換処理して出力する。バッファメモリ４４は、シフトレジスタ４３の出力データをＰＬＬ回路３３で再生されたクロックにより順次蓄積すると共に、クロック生成リセット回路３１でキャリア信号Ｓ２を分周して生成される本来のクロックによりこの蓄積したデータを読み出してシフトレジスタ４５に出力する。これによりバッファメモリ４４は、ＰＬＬ回路３３で復調された２値化信号Ｓ４のクロックに同期したデータを、リーダライタ１２のクロックに同期させて出力する。シフトレジスタ４５は、このバッファメモリ４４から入力されるデータを順次１ビットづつ出力し、これによりこのバッファメモリ４４から入力されるデータをパラレルシリアル変換処理して出力する。
【００７６】
セレクタ４６は、端子設定レジスタ３２に設定されるデータ出力のモード切り換えＣＬＫＯＥＮに応じて動作を切り換え、シフトレジスタ４５の出力データＤ１、ＰＬＬ回路３３の入力データ（２値化信号）Ｓ４を選択的に出力する。エンコーダ４８は、シフトレジスタ４５の出力データＤ１を選択出力する場合、対応するクロックを用いてセレクタ４６の出力データをマンチェスタ符号による２値化信号に変換して出力する。これらによりデータ処理回路２２は、リーダライタ１２のクロックに同期し直した２値化信号、又は受信した２値化信号Ｓ４をデータ処理回路２０による設定に応じて選択的に出力する。なおこの場合に、マンチェスタ符号に変換する処理を省略して、シフトレジスタ４５の出力データをシリアルデータにより出力するようにしてもよく、またさらにパラレルシリアル変換処理を省略してバイト単位で出力するようにしてもよい。
【００７７】
しかしてデータ処理回路２２は、このようにしてＰＬＬ回路３３の入力データＳ４を選択的に出力する場合、ＰＬＬ回路３３で再生されたクロックＣＫを併せて出力する。
【００７８】
これによりこのデータ処理回路２２は、後段のデータ処理回路に応じて、単に受信しただけの２値化信号と、さらにクロック周波数、デューティー比を補正した２値化信号とを選択的に出力できるように構成され、またこのように単に受信しただけの２値化信号を出力する場合には、併せてこの２値化信号に同期したクロックを出力してこの２値化信号を処理できるように構成される。なおこのようにして出力されるクロックＣＫ（ＣＬＫＯ）は、図１０に示すように、このクロックＣＫのエッジのタイミングによりマンチェスタ符号による出力信号ＣＤＲＩＯをラッチして、この２値化信号ＣＤＲＩＯを復調可能な位相により、ＩアームＩ又はＱアームＱの何れかが選択的に適用される。
【００７９】
このようにバッファメモリ４４を介して同期し直して２値化信号を出力するようにして、具体的にバッファメモリ４４は、順次データを転送する６段のＦＩＦＯ（First In First Out）４４Ａ〜４４Ｆにより形成される。
【００８０】
すなわち図２について上述したように、このシステムに適用されるデータにあっては、シンクに続いてペイロードのデータ量を示すレングスＬＥＮが配置され、このレングスＬＥＮが値ＦＦのときに最大で２５７バイトのデータがペイロードに割り当てられる。これに対してセラミック発振子を用いてクロックを生成する場合、キャリア信号の周波数は、周波数１３．４１〜１３．７１〔ＭＨｚ〕の範囲でばらつく。
【００８１】
これにより２５７バイトによるペイロードのデータをデータ転送速度２１２〔ｋｂｐｓ〕又は４２４〔ｋｂｐｓ〕により伝送する場合、伝送に要する時間は、伝送に供するデータ量に換算して６バイト以下の範囲でばらつくことになる。
【００８２】
これによりバッファメモリ４４は、３バイト分、ＰＬＬ回路３３からの出力データを蓄積すると、このデータの出力を開始し、これにより必要最小限度のメモリ容量により、このＰＬＬ回路３３からの出力データを、リーダライタ１２側のクロックに同期し直して出力する。
【００８３】
より具体的に、バッファメモリ４４は、図１１に示すように、プリアンブル２バイト（００、００）、シンク（ｂ２、４ｄ）による４バイトのデータを入力段側から４段目までのＦＩＦＯにそれぞれデータ順序により保持した状態で、ＰＬＬ回路３３で復調されたデータが順次シフトレジスタ４３に入力される。シフトレジスタ４３は、順次、ＰＬＬ回路３３の出力データを転送して、１ビット転送する毎に、シンク検出回路４２により、保持した８ビットのデータがシンクの先頭１バイトと一致するか否か検出され、これによりシンク検出回路４２でシンクの開始が検出される。
【００８４】
このようにしてシンクの開始が検出されると、シフトレジスタ４３は、同様に順次入力されるデータを転送してシンク検出回路４２により、続く１バイトがシンクと一致するか否か検出され、これによりシンクの終了が検出される。
【００８５】
このようにしてシンクの終了が検出されると、バッファメモリ４４は、保持したデータを最終段のＦＩＦＯまで順次転送し、プリアンブルに係る先頭１バイトのデータ（００）を出力側のシフトレジスタ４５に格納すると共に、この出力段側のＦＩＦＯから３段目までのＦＩＦＯに、始めにセットした残り３バイトのデータをそれぞれ格納する。これによりバッファメモリ４４は、入力側に３バイト分の空き領域を確保する。
【００８６】
さらにバッファメモリ４４は、シフトレジスタ４５を介して順次格納したデータを出力するようにして、シフトレジスタ４３を介して、シンクに続いて入力されるレングスＬＥＮ、ペイロードのデータを順次バイト単位で入力して空き領域に格納する。これによりバッファメモリ４４は、通信対象である携帯電話１４のクロックが周波数の高い側に偏位している場合であっても、３バイト分の空き容量を確保して順次入力されるデータのクロックを置き換えることができる。また通信対象である携帯電話１４のクロックが周波数の低い側に偏位している場合であっても、最初にセットしたデータによる３バイトのデータを始めに保持して順次入力されるデータのクロックを置き換えることができる。
【００８７】
（２）実施例の動作
以上の構成において、このＩＣカードシステム１１では（図１）、パッシブ型により動作して電子マネー等の処理を実行する場合、リーダライタ１２におけるデータ処理回路２０の制御により水晶振動子により生成されたキャリア信号Ｓ２がアンテナ２５より送出され、ＩＣカード１３、携帯電話１４をリーダライタに近づけると、ＩＣカード１３のアンテナ、携帯電話１４のＩＣカード部１７に係るアンテナにキャリア信号が誘起される。このＩＣカードシステム１１では、この誘起されたキャリア信号によりＩＣカード１３、携帯電話１４のＩＣカード部１７で動作用電源が生成され、この電源によりＩＣカード１３、携帯電話１４のＩＣカード部１７が動作を開始する。
【００８８】
この状態で、ＩＣカードシステム１１では、リーダライタ１２のデータ処理回路２０において、例えば呼び掛けに係るコマンドのデータ等によりマンチェスタ符号による送信データ信号Ｓ３が生成され、ＲＦ送受信回路２１においてこの送信データ信号Ｓ３によりアンテナ２５から送出するキャリア信号Ｓ２が振幅変調され、これによりこのコマンド等のデータがアンテナ２５より送出される。
【００８９】
ＩＣカード１３、携帯電話１４のＩＣカード部１７では、この振幅変調による振幅変調信号がアンテナにより受信された後、抱絡線検波により検波されて２値化され、リーダライタ１２で生成した送信データ信号（２値化信号）が復調される。またこの送信データ信号（２値化信号）よりクロックが再生され、このクロックによる２値化信号の処理により、リーダライタ１２から送出されたデータが再生される。またこの再生したデータによりリーダライタ１２に応答等を返す場合には、アンテナに誘起されているキャリア信号の分周によりクロックが生成され、このクロックにより伝送に供するデータを用いてマンチェスタ符号による送信データ信号が生成され、この送信データ信号によりアンテナの終端インピーダンスが切り換えられる。
【００９０】
これによりリーダライタ１２側にあっては、この送信側における終端インピーダンスの切り換えに応動して、アンテナ２５の端子電圧に係るキャリア信号Ｓ２の信号レベルが変化し、これにより振幅変調信号として、ＩＣカード１３、携帯電話１４から送出されたデータが受信される。
【００９１】
リーダライタ１２では、この振幅変調信号がＲＦ回路２１において抱絡線検波されて２値化され、送信側で生成した送信データ信号が２値化信号Ｓ４により再生される。またこの２値化信号Ｓ４のデューティー比、周波数がデータ処理回路２２により補正された後、データ処理回路２０でクロックが再生されると共に、このクロックにより２値化信号が処理されてＩＣカード１３、携帯電話１４より送出されたデータが再生される。
【００９２】
これらによりＩＣカードシステム１１では、リーダライタ１２と、ＩＣカード１３、携帯電話１４との間で種々のデータを送受して電子マネー等の処理に係る一連の処理を実行することができる。
【００９３】
これに対してアクティブ型により携帯電話１４のＩＣカード部１７からリーダライタ１２を起動する場合等にあっては、リーダライタ１２からのキャリア信号Ｓ２の送出が中止された状態で、携帯電話１４のＩＣカード部１７において、セラミック振動子により生成されたキャリア信号が分周されてクロックが生成され、このクロックにより伝送に供するデータの２値化信号が生成される。またこの２値化信号によりキャリア信号が振幅変調されてアンテナより送出される。これによりこの場合、携帯電話１４をリーダライタ１２に近づけると、リーダライタ１２のアンテナ２５にこの振幅変調信号が誘起され、この振幅変調信号がＲＦ回路２１において抱絡線検波されて２値化され、送信側で生成した送信データ信号が２値化信号Ｓ４により再生される。またこの２値化信号Ｓ４のデューティー比、周波数がデータ処理回路２２により補正された後、データ処理回路２０でクロックが再生されると共に、このクロックにより２値化信号が処理されてＩＣカード１３、携帯電話１４より送出されたデータが再生される。
【００９４】
これらによりパッシブ型による場合、リーダライタ１２側で検出される２値化信号Ｓ４にあっては、リーダライタ１２で水晶振動子を用いて生成された精度の高いキャリア信号Ｓ２を分周したクロックにより生成されていることになり、これによりデータ処理回路２０に直接入力してデータを再生する場合でも、簡易かつ確実にクロックを再生してデータを再生することができる。
【００９５】
しかしながらアクティブ型によるＩＣカード部１７からのデータを受信する場合、携帯電話１４でセラミック振動子により生成した周波数偏差の大きいキャリア信号を分周したクロックにより２値化信号Ｓ４が生成されていることにより、この２値化信号Ｓ４をデータ処理回路２０に直接入力してデータを再生する場合には、データ処理回路２０のＰＬＬ回路ではクロックを再生することが困難な場合が発生し、これによりデータを正しく再生することが困難な場合が発生することになる。
【００９６】
特に、このＩＣカードシステム１１では、リーダライタ１２と携帯電話１４との間の距離の変化等により、リーダライタ１２側で受信される２値化信号Ｓ４のデューティー比が変化し、クロックの周波数がばらついた状態で、このようにデューティー比が変化すると、正しくデータを再生することが困難になる。
【００９７】
これによりこのＩＣカードシステム１１では、ＲＦ送受信回路２１で検出された２値化信号Ｓ４のデューティー比、周波数がデータ処理回路２２により補正されデータ処理回路２０に入力され、これによりクロックの周波数がばらついた状態で、デューティー比が５０〔％〕から変化した場合でも、正しくデータを再生することが可能となる。
【００９８】
しかしてこのようにしてパッシブ型による動作、アクティブ型による動作により受信される２値化信号Ｓ４は（図３）、データ処理回路２２において、ＰＬＬ回路２２によりクロックが再生されて処理される。すなわちＰＬＬ回路２２において（図４）、リーダライタ１２側で生成されるキャリア信号Ｓ２が基準信号生成回路３４により分周されて、９０度位相の異なるＩアームＩ及びＱアームＱが生成され、２値化信号Ｓ４は、位相比較回路を構成するイクスクルーシブオア回路３５、３６によりそれぞれＩアームＩ、ＱアームＱと位相比較される。またこの位相比較による位相比較結果がサンプリング回路３７、３８を介して制御回路３９に入力され、この位相比較結果による制御回路３９の基準信号生成回路３４の制御により、Ｉアームが２値化信号Ｓ４に位相同期するように、ＩアームＩ及びＱアームＱの生成に供する分周比が可変される。この基準信号生成回路３４の制御において、この実施例では、一定の周期によりＩアームＩ及びＱアームＱに係る分周比が可変され、この一定の周期が、プリアンブル及びシンクでは（図２）、ＩアームＩの１周期に４回の割合に設定されるのに対し、レングスＬＥＮ以降にあっては、ＩアームＩの１周期に１回の割合に設定される。
【００９９】
これによりこの実施例では、２値化信号である２値化信号Ｓ４におけるプリアンブルにおいては、ペイロードの部分に比して、基準信号生成回路３４の制御に係る一定周期が短い周期に設定される。しかしてプリアンブルにあっては、ＰＬＬ回路の同期を図るために設けられて、同期に好適な、クロックに同期して信号レベルが切り換わるパターンが割り当てられていることにより、このプリアンブルで基準信号生成回路３４の制御に係る一定周期を短い周期に設定すれば、２値化信号Ｓ４に係るクロックの周波数が偏位している場合にあっても、短時間でＩアームを２値化信号Ｓ４に位相同期させることができる。
【０１００】
これに対してこのようにしてプリアンブルにより同期を確立した後にあっては、パッシブ型による動作する場合、ＩアームＩ及びＱアームＱの生成に供する分周比は、一定の基準の分周比に保持することにより、確立した同期を維持することができる。しかしながらアクティブ型により動作する場合には、携帯電話１４側で生成したクロックの周波数が偏位していることにより、このように一定の基準の分周比に保持すると、徐々に同期がずれ、遂には同期が外れてしまう。
【０１０１】
しかしながらペイロードの部分は、伝送に供するデータに応じて信号レベルの変化パターンが種々に変化し、これによりプリアンブルの場合と同様に分周比を制御したのでは、却って同期が外れ易くなる。しかしながらこの実施例では、この分周比の制御がプリアンブルの部分に比して長い周期により、より具体的には、１ビットに１回の割合に設定されていることにより、同期外れを防止しつつ、２値化信号Ｓ４のクロックにおける周波数偏位を補正するように、ＩアームＩを２値化信号Ｓ４に同期させて保持することができ、これらによりクロックの周波数がばらついた場合にあっても、確実にクロックを再生してデータを再生することができる。
【０１０２】
しかしながらプリアンブルにおいて、ＱアームＱが２値化信号Ｓ４に位相同期した場合（図６）、何れの方向に分周比を変化させればよいのか、位相比較結果によっては判定することが困難になる。この場合に、何ら制御することなく基準の分周比に保持すると、プリアンブルにあっては一定周期で信号レベルが切り換わるパターンが割り当てられていることにより、結局、このような状態から抜け出すのに時間を要し、これによりプリアンブルでは同期を確立できなくなる。
【０１０３】
また強制的に一方向に分周比を可変すると、この場合は、デューティー比が５０〔％〕から偏位している場合に、制御方向が頻繁に切り換わる場合が発生し、これにより位相同期に時間を要することになり、シンクを正しく検出できなくなってデータの再生が困難になる（図８）。
【０１０４】
このためこの実施例では、制御回路３９において、ＱアームＱが２値化信号Ｓ４に位相同期している状態が検出され、この場合には、直前の周期における基準信号生成回路３４の制御と同一に、基準信号生成回路３４が制御される（図９）。
【０１０５】
これによりこの実施例では、ＩアームＩが２値化信号Ｓ４に位相同期する方向に、ＱアームＱが２値化信号Ｓ４に位相同期している状態を短時間で解消することができ、その分、従来に比して、ＩアームＩの位相同期に要する時間を短くすることができる。これらによりこの実施例では、クロックの周波数がばらついた状態で、デューティー比が５０〔％〕から変化した場合でも、正しくデータを再生することが可能となる。
【０１０６】
この実施例では、このような位相比較結果がサンプリング回路３７、３８によりサンプリングされて制御回路３９に入力され（図５）、ＩアームＩ及びＱアームＱ毎に、Ｉアームの１／２周期でこのサンプリング結果が合計された後、それぞれ合計値が判定されて各アームの制御量が計算される。
【０１０７】
さらにこのようにして制御するにつき、プリアンブルでは、この各アームの制御量の演算処理により総合の制御量が計算されて、続くフェーズに係る基準信号生成回路３４の分周比が設定される。プリアンブルでは、この分周比の制御に係る一連の処理がフェーズ毎に繰り返されて、１フェーズ毎に、基準信号生成回路３４が制御される。
【０１０８】
この実施例では、このサンプリング回路３７、３８におけるサンプリングの回数が、１フェーズ当たり２回に設定されてそれぞれ合計値が計算される。これによりこの実施例では、従来に比して高い分解能により、ＩアームＩ及びＱアームＱの位相ずれを検出することができる。従ってその分、少しでもＩアームＩが２値化信号Ｓ４に位相ずれしている場合でも、ＩアームＩが２値化信号Ｓ４に位相同期するように、ＩアームＩ及びＱアームＱの位相を制御することができる。従ってその分、ＩアームＩを高い精度により２値化信号Ｓ４に位相同期させることができ、その分、続くペイロードにおける同期の外れ難くし、これらによりクロックの周波数が偏位している場合に適用して、正しくデータを再生することができる。
【０１０９】
これに対してシンクが終了した後にあっては、同様に、Ｉアームの１／２周期により合計値が計算され、またこの合計値がシンク終了前と同様に判定されて、各アームに係る制御量が計算され、さらに総合の制御量が求められる。この場合、この総合の制御量は、Ｉアームの１周期毎に集計されて、最終的な制御量が計算され、この最終的な制御量によりＩアームの１周期毎に、この１周期を構成する１つのフェーズにおける分周比が基準の分周比により制御され、位相同期が外れないようにＩアームＩの位相が制御される。これによりこの場合、２値化信号Ｓ４の１ビットに１回の割合により、ＩアームＩ及びＱアームＱを位相制御して、位相同期が外れないように制御される。
【０１１０】
しかしてこの実施例では、このようにしてＩアームを２値化信号Ｓ４に同期させて、このＩアームに対して９０度位相の異なるＱアームにより２値化信号Ｓ４がラッチ回路４０によりラッチされて、マンチェスタ符号による２値化信号Ｓ４が復調される。
【０１１１】
これに対してこのようにして位相制御して２値化信号Ｓ４を処理するようにして、データ処理回路２２では、データ処理回路２０の制御により、データ転送速度が２１２〔ｋｂｐｓ〕から４２４〔ｋｂｐｓ〕に切り換えられる。
【０１１２】
この場合、データ処理回路２２では、データ転送速度が２１２〔ｋｂｐｓ〕の場合と同様に、ＩアームＩ及びＱアームＱを位相制御したのでは、２値化信号Ｓ４のデューティー比が５０〔％〕から変化した場合に、データを正しく再生できないことが判った。
【０１１３】
このためこの実施例では、データ転送速度が４２４〔ｋｂｐｓ〕の場合、シンクより前の２値化信号Ｓ４の１フェーズに１回の割合によるＩアームＩ及びＱアームＱの位相制御が、２フェーズに１回の割合に切り換えられる。これによりこの実施例では、Ｉアーム及びＱアームの周波数を高い周波数に切り換えて２値化信号を処理する場合には、Ｉアーム及びＱアームの周波数が低い場合に比して、プリアンブルにおけるクロックに対する制御周期が長くなるように動作を切り換え、これにより確実にデータを再生できるように設定される。
【０１１４】
しかしてデータ処理回路２２では、ＰＬＬ回路３３で復調されたデータが、シフトテジスタ４３によりシリアルパラレル変換処理されてバッファメモリ４４に格納され、またこのバッファメモリ４４から読み出された後、シフトレジスタ４５によりパラレルシリアル変換処理され、元のマンチェスタ符号による２値化信号に変換されて出力される。このバッファメモリ４４における書き込み及び読み出しの処理において、ＰＬＬ回路３３の出力データＤ１は、２値化信号Ｓ４のクロックが、このリーダライタ１２のクロックに置き換えられて出力される。
【０１１５】
これにより続くデータ処理回路２０に入力される２値化信号は、クロックの周波数がばらついた状態で、デューティー比が５０〔％〕から変化した場合でも、デューティー比５０〔％〕によりこのリーダライタ１２のクロックに同期して出力され、これによりパッシブ型による動作を前提としたデータ処理回路２０によっても、正しくデータを再生して処理することができる。
【０１１６】
このようにして２値化信号を出力する際に、データ処理回路２２は、外部からの設定により、ＰＬＬ回路３３の入力信号Ｓ４を直接出力することもでき、この場合は、この入力信号Ｓ１に同期したクロックも併せて出力することができ、これにより外部機器に応じて処理結果の出力形態を種々に切り換えて、種々のシステムに広く適用することが可能となる。
【０１１７】
（３）実施例の効果
以上の構成によれば、９０度位相の異なる基準信号であるＩアーム及びＱアームの位相を入力信号との位相比較結果により制御して、これら基準信号の一方を入力信号に位相同期させるようにして、他方の基準信号が入力信号に位相同期したとの位相比較結果が得られた場合に、直前の制御を継続することにより、クロックの周波数がばらついた状態で、デューティー比が５０〔％〕から変化した場合でも、正しくデータを再生することができる。
【０１１８】
またキャリア信号を分周してＩアーム及びＱアームを生成するようにして、この分周比を制御して、Ｉアーム及びＱアームの位相を制御することにより、簡易な構成でＩアーム及びＱアームの位相を制御することができる。
【０１１９】
またプリアンブルに続くシンクの終了時点において、制御の周期を切り換えるようにして、プリアンブルにおいては、ペイロードの部分に比して、この制御の周期が短くなるように設定することにより、データの送受に係るフォーマットを有効に利用して、プリアンブルとペイロードとで制御の周期を確実に切り換えることができる。
【０１２０】
またこのようにして位相同期されたＩアーム、Ｑアームの一方のクロックにより２値化信号をラッチしてデータを復調することにより、クロックの周波数がばらついた状態で、デューティー比が５０〔％〕から変化した場合でも、正しくデータを再生することができる。
【０１２１】
またバッファメモリ４４により、この再生したデータを順次記録すると共に、記録したデータを、他のクロックにより読み出して出力することにより、周波数の偏位したクロックによるデータを、このリーダライタのクロックにより出力することができ、リーダライタのクロックによる処理回路であるデータ処理回路２０により、この再生したデータを処理することができる。
【０１２２】
またこのバッファメモリの出力データを変調して出力することにより、同種のデータ処理回路により処理可能に、受信した２値化信号のデューティー比、周波数を補正して出力することができる。
【０１２３】
またＰＬＬ回路の入力データ、バッファメモリの出力データをセレクタにより選択出力するようにして、バッファメモリの入力データを選択出力する場合には、対応するクロックを併せて出力することにより、２値化信号の処理に係る外部回路に応じて、処理結果の出力形態を種々に選択することができる。
【０１２４】
またＩアームの１周期をＩアーム及びＱアームにより区切る４つのフェーズ毎に、Ｉアームに係る位相比較結果とＱアームに係る位相比較結果とをサンプリングしてＩアームに係る位相比較結果とＱアームに係る位相比較結果を制御回路で取得することにより、例えば１つのフェーズにおけるサンプリングの回数を複数回に設定して、位相同期の検出精度を向上することができる。
【実施例２】
【０１２５】
なお上述の実施例においては、１つのフェーズにおいて、２回、位相比較結果をサンプリングして処理する場合について述べたが、本発明はこれに限らず、３回以上の複数回により位相比較結果をサンプリングして処理する場合、１回のサンプリングにより処理する場合等、サンプリングの回数にあっては必要に応じて種々に設定することができる。
【０１２６】
また上述の実施例においては、データ転送速度が２１２〔ｋｂｐｓ〕の場合には、シンクの終了までを１フェーズで１回、シンクより後では、１ビットに１回、Ｉアーム及びＱアームの位相を制御し、データ転送速度が４２４〔ｋｂｐｓ〕の場合には、シンクの終了までを２フェーズで１回、シンクより後では、１ビットに１回、Ｉアーム及びＱアームの位相を制御する場合について述べたが、本発明はこれに限らず、これらの制御に係る周期は、本発明の趣旨を逸脱しない範囲で必要に応じて種々に設定することができる。
【０１２７】
また上述の実施例においては、２値化信号の周波数及びデューティー比を補正して後段のデータ処理回路で処理する場合について述べたが、本発明はこれに限らず、後段のデータ処理回路に本発明を適用するようにしてもよい。このようにすれば、上述のデータ処理回路２２は、省略することができ、またこの後段のデータ処理回路をパッシブ型とアクティブ型とで兼用することができる。
【０１２８】
また上述の実施例においては、本発明をＩＣカードシステムに適用する場合について述べたが、本発明はこれに限らず、デューティー比が種々に変化する無線通信システムに広く適用することができる。
【産業上の利用可能性】
【０１２９】
本発明は、集積回路、再生装置及び再生方法に関し、例えば非接触型のＩＣカードシステムに適用することができる。
【図面の簡単な説明】
【０１３０】
【図１】本発明の実施例１に係るＩＣカードシステムを示すブロック図である。
【図２】図１のＩＣカードシステムにおけるデータフォーマットを示す図表である。
【図３】図１のＩＣカードシステムにおけるデータ処理回路を示すブロック図である。
【図４】図３のデータ処理回路におけるＰＬＬ回路を示すブロック図である。
【図５】図４のＰＬＬ回路における位相比較結果の説明に供するタイムチャートである。
【図６】図５の位相比較結果と制御量の設定との関係を示す図表である。
【図７】図６における制御量と総合の制御量の関係を示す図表である。
【図８】図６の図表による設定との関係によりＰＬＬ回路の動作を示すタイムチャートである。
【図９】図６の図表による設定によりＰＬＬ回路の動作を示すタイムチャートである。
【図１０】データ処理回路の出力の説明に供すタイムチャートである。
【図１１】バッファメモリにおける動作の説明に供するブロック図である。
【図１２】従来のＰＬＬ回路における位相比較結果の説明に供するタイムチャートである。
【図１３】図１２の位相比較結果と制御量との関係を示す図表である。
【図１４】図１３の図表による設定によりＰＬＬ回路の制御を示す図表である。
【符号の説明】
【０１３１】
１１……ＩＣカードシステム、１２……リーダライタ、１３……ＩＣカード、１４……携帯電話、１７……ＩＣカード部、２０、２２……データ処理回路、１２……ＲＦ送受信回路、２５……アンテナ、３３……ＰＬＬ回路、３４……基準信号生成回路、３５、３６……イクスクルーシブオア回路、３７、３８……サンプリング回路、３９……制御回路、４３、４５……シフトレジスタ、４４……バッファメモリ、４４Ａ〜４４Ｆ……ＦＩＦＯ
【図１】
2007006060.tif 000003
【図２】
2007006060.tif 000004
【図３】
2007006060.tif 000005
【図４】
2007006060.tif 000006
【図５】
2007006060.tif 000007
【図６】
2007006060.tif 000008
【図７】
2007006060.tif 000009
【図８】
2007006060.tif 000010
【図９】
2007006060.tif 000011
【図１０】
2007006060.tif 000012
【図１１】
2007006060.tif 000013
【図１２】
2007006060.tif 000014
【図１３】
2007006060.tif 000015
【図１４】
2007006060.tif 000016