(57)【要約】【課題】より幅広いＣＭＲに亘って効率的に動作するよう構成されたＤＤＡを提供する。【解決手段】微分差動増幅器は、差動入力端子の第１の対及び差動入力端子の第２の対を有する。微分差動増幅器は、差動入力端子の第１の対での差動電圧と、差動入力端子の第２の対での差動電圧との間の差に関して電圧を出力するように、一対の差動出力端子を有する。【選択図】図４
2007259257.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の低電源出力端子のうちの１つ又はそれ以上並びに第１及び第２の高電源出力端子のうちの１つ又はそれ以上が、夫々、低電圧端子及び高電圧端子へ結合されている前記第１及び第２の低電源出力端子並びに前記第１及び第２の高電源出力端子と、
第１のバイアス電圧を供給する第１の出力端子及び第２のバイアス電圧を供給する第２の出力端子を有する第１のバイアスレギュレータと、
第１及び第２の出力端子を有する第２のバイアスレギュレータと、
相互に及び前記第２の高電源出力端子に結合されたソースと、差動入力端子の第１の対の第１及び第２の端子へ夫々結合されたゲートと、ドレインとを夫々が有する第１及び第２の電流制御ＰＭＯＳトランジスタ、並びに相互に及び前記第２の高電源出力端子に結合されたソースと、差動入力端子の第２の対の第１及び第２の端子へ夫々結合されたゲートと、ドレインとを夫々が有する第３及び第４の電流制御ＰＭＯＳトランジスタと、
前記第１の高電源出力端子へ結合されたソースと、前記第１のバイアスレギュレータの第１の出力端子へ結合されたゲートと、ドレインとを夫々が有する第１及び第２の負荷電流制御ＰＭＯＳトランジスタと、
相互に及び前記第２の低電源出力端子に結合されたソースと、差動入力端子の第１の対の第１及び第２の端子へ夫々結合されたゲートと、ドレインとを夫々が有する第１及び第２の電流制御ＮＭＯＳトランジスタ、並びに相互に及び前記第２の高電源出力端子に結合されたソースと、差動入力端子の第２の対の第１及び第２の端子へ夫々結合されたゲートと、ドレインとを夫々が有する第３及び第４の電流制御ＮＭＯＳトランジスタと、
前記第１の低電源出力端子へ結合されたソースと、前記第１のバイアスレギュレータの第２の出力端子へ結合されたゲートと、ドレインとを夫々が有する第１及び第２の負荷電流制御ＮＭＯＳトランジスタと、
前記第１及び第４の電流制御ＰＭＯＳトランジスタのドレインへ並びに前記第１の負荷電流制御ＰＭＯＳトランジスタのドレインへ結合された少なくとも１つのソース端子と、前記第２のバイアスレギュレータの第１の出力端子へ結合されたゲート端子と、ドレイン端子とを有する第１の電圧制御ＰＭＯＳトランジスタ回路、並びに、前記第２及び第３の電流制御ＰＭＯＳトランジスタのドレインへ並びに前記第２の負荷電流制御ＰＭＯＳトランジスタのドレインへ結合された少なくとも１つのソース端子と、前記第２のバイアスレギュレータの第２の出力端子へ結合されたゲート端子と、ドレイン端子とを有する第２の電圧制御ＰＭＯＳトランジスタ回路と、
前記第１及び第４の電流制御ＮＭＯＳトランジスタのドレインへ並びに前記第１の負荷電流制御ＮＭＯＳトランジスタのドレインへ結合された少なくとも１つのソース端子と、前記第２のバイアスレギュレータの第１の出力端子へ結合されたゲート端子と、ドレイン端子とを有する第１の電圧制御ＮＭＯＳトランジスタ回路、並びに、前記第２及び第３の電流制御ＮＭＯＳトランジスタのドレインへ並びに前記第２の負荷電流制御ＮＭＯＳトランジスタのドレインへ結合された少なくとも１つのソース端子と、前記第２のバイアスレギュレータの第２の出力端子へ結合されたゲート端子と、ドレイン端子とを有する第２の電圧制御ＮＭＯＳトランジスタ回路と、
を有し、
前記第２の電圧制御ＰＭＯＳトランジスタ回路及び前記第２の電圧制御ＮＭＯＳトランジスタ回路のドレイン端子は、一対の差動出力端子のうちの第１の端子へ結合され、第１の電圧制御ＰＭＯＳトランジスタ回路及び第１の電圧制御ＮＭＯＳトランジスタ回路のドレイン端子は、前記一対の差動出力端子のうちの第２の端子へ結合される、
ことを特徴とする微分差動増幅器。
【請求項２】
（ｉ）前記第１の低電源出力端子及び前記第２の高電源出力端子の夫々、又は（ｉｉ）前記第２の低電源出力端子及び前記第１の高電源出力端子の夫々のいずれかを、前記低電圧端子及び前記高電圧端子へ選択的に結合する能力を有するスイッチング電圧源を更に有する、請求項１記載の微分差動増幅器。
【請求項３】
前記スイッチング電圧源は、
前記第１の低電源出力端子へ結合されたドレインと、前記低電圧端子へ結合されたソースと、ゲートとを有する第１のスイッチングＮＭＯＳトランジスタ、及び前記第２の低電源出力端子へ結合されたドレインと、前記低電圧端子へ結合されたソースと、ゲートとを有する第２のスイッチングＮＭＯＳトランジスタと、
前記第１の高電源出力端子へ結合されたドレインと、前記高電圧端子へ結合されたソースと、ゲートとを有する第１のスイッチングＰＭＯＳトランジスタ、及び前記第２の高電源出力端子へ結合されたドレインと、前記高電圧端子へ結合されたソースと、ゲートとを有する第２のスイッチングＰＭＯＳトランジスタと、
出力端子と、前記差動入力端子の第１の対の第２の端子へ結合された入力端子とを有する第２のインバータ、並びに、第２のインバータの出力端子へ並びに前記第１のスイッチングＮＭＯＳトランジスタ及び前記第１のスイッチングＰＭＯＳトランジスタへ結合された出力端子と、前記差動入力端子の第１の対の第１の端子へ結合された入力端子とを有する第１のインバータと、
前記第１及び第２のインバータの出力端子へ結合された入力端子と、前記第２のスイッチングＮＭＯＳトランジスタ及び前記第２のスイッチングＰＭＯＳトランジスタのゲートへ結合された出力端子とを有する第３のインバータと、
前記高電圧端子へと結合するためのソースと、前記第１及び第２のインバータの出力端子へ結合されるドレインと、前記第３のインバータの出力端子へ結合されるゲートとを有する負荷電流制御ＰＭＯＳトランジスタと、
前記低電圧端子へと結合するためのソースと、前記第１及び第２のインバータの出力端子へ結合されるドレインと、前記第３のインバータの出力端子へ結合されるゲートとを有する負荷電流制御ＮＭＯＳトランジスタと、
を有することを特徴とする、請求項２記載の微分差動増幅器。
【請求項４】
前記第１、第２、第３及び第４の電流制御ＰＭＯＳトランジスタのソース並びに前記第１及び第２の負荷電流制御ＰＭＯＳトランジスタのソースは、前記高電圧端子へ結合され、
前記第１、第２、第３及び第４の電流制御ＮＭＯＳトランジスタのソース並びに前記第１及び第２の負荷電流制御ＮＭＯＳトランジスタのソースは、前記低電圧端子へ結合される、
ことを特徴とする請求項１記載の微分差動増幅器。
【請求項５】
前記第２のバイアスレギュレータは、
前記一対の差動出力端子の第２の端子へ結合された第１の端子、及び第２の端子を有する第１の抵抗器と、
前記第１の抵抗器の第２の端子へ並びに当該第２のバイアスレギュレータの第１及び第２の出力端子へ結合された第１の端子と、前記一対の差動出力端子の第１の端子へ結合された第２の端子とを有する第２の抵抗器と、
を有することを特徴とする、請求項１記載の微分差動増幅器。
【請求項６】
前記第２のバイアスレギュレータの第１及び第２の抵抗器は、ほぼ同じ電気抵抗を有する、ことを特徴とする請求項４記載の微分差動増幅器。
【請求項７】
前記第２のバイアスレギュレータは、
ゲート、ソース及びドレインを夫々が有する第１、第２、第３、第４、第５及び第６のＮＭＯＳトランジスタと、
前記低電圧端子へと結合するための前記第１、第２、第３及び第４のＮＭＯＳトランジスタのソースと、
前記第５のＮＭＯＳトランジスタのソースへ結合された前記第１及び第２のＮＭＯＳトランジスタのドレインと、
前記第６のＮＭＯＳトランジスタのソースへ結合された前記第３及び第４のＮＭＯＳトランジスタのドレインと、
前記一対の差動出力端子の第２の端子へ結合された前記第１のＮＭＯＳトランジスタのゲートと、
前記一対の差動出力端子の第１の端子へ結合された前記第２のＮＭＯＳトランジスタのゲートと、
ゲート、ソース及びドレインを夫々が有する第１及び第２のＰＭＯＳトランジスタと、
前記第５のＮＭＯＳトランジスタのゲートへ、前記第６のＮＭＯＳトランジスタのゲートへ、前記第１のＰＭＯＳトランジスタのドレインへ並びに前記第１及び第２のＰＭＯＳトランジスタのゲートへ結合された前記第５のＮＭＯＳトランジスタのドレインと、
前記第２のＰＭＯＳトランジスタのドレインへ結合された前記第６のＮＭＯＳトランジスタのドレインと、
前記第４のＮＭＯＳトランジスタのゲートへ、前記第６のＮＭＯＳトランジスタのドレインへ並びに当該第２のバイアスレギュレータの第１及び第２の出力端子へ結合された第３のＮＭＯＳトランジスタのゲートと、
前記高電圧端子へと結合するための前記第１及び第２のＰＭＯＳトランジスタのソースと、
を有することを特徴とする、請求項１記載の微分差動増幅器。
【請求項８】
前記第１及び第２の電圧制御ＮＭＯＳトランジスタ回路及び前記第１及び第２の電圧制御ＰＭＯＳトランジスタ回路のゲート端子は、前記一対の差動出力端子の第２の端子へ結合される、
ことを特徴とする請求項１記載の微分差動増幅器。
【請求項９】
前記第２のバイアスレギュレータは、
第１の端子及び第２の端子を夫々が有する第１、第２及び第３の抵抗器を有し、
前記第１の抵抗器の第２の端子は、前記第２の抵抗器の第１の端子へ並びに前記第２の電圧制御ＰＭＯＳトランジスタ回路及び前記第２の電圧制御ＮＭＯＳトランジスタ回路のゲート端子へ結合され、
前記第２の抵抗器の第２の端子は、前記第３の抵抗器の第１の端子へ並びに前記第１の電圧制御ＰＭＯＳトランジスタ回路及び前記第１の電圧制御ＮＭＯＳトランジスタ回路のゲート端子へ結合され、
前記第１の抵抗器の第１の端子は、前記一対の差動出力端子の第２の端子へ結合され、
前記第３の抵抗器の第２の端子は、前記一対の差動出力端子の第１の端子へ結合される、
ことを特徴とする請求項１記載の微分差動増幅器。
【請求項１０】
前記第１、第２、第３及び第４の電流制御ＰＭＯＳトランジスタは、ほぼ同じ電気特性を有し、
前記第１及び第２の負荷電流制御ＰＭＯＳトランジスタは、ほぼ同じ電気特性を有し、
前記第１及び第２の電圧制御ＰＭＯＳトランジスタ回路は、ほぼ同じ電気特性を有し、
前記第１及び第２の負荷電流制御ＰＭＯＳトランジスタ及び前記第１及び第２の電圧制御ＰＭＯＳトランジスタ回路は、前記第１、第２、第３及び第４の電流制御ＰＭＯＳトランジスタよりも大きな導電率を有し、
前記第１、第２、第３及び第４の電流制御ＮＭＯＳトランジスタは、ほぼ同じ電気特性を有し、
前記第１及び第２の負荷電流制御ＮＭＯＳトランジスタは、ほぼ同じ電気特性を有し、
前記第１及び第２の電圧制御ＮＭＯＳトランジスタ回路は、ほぼ同じ電気特性を有し、
前記第１及び第２の負荷電流制御ＮＭＯＳトランジスタ及び前記第１及び第２の電圧制御ＮＭＯＳトランジスタ回路は、前記第１、第２、第３及び第４の電流制御ＮＭＯＳトランジスタよりも大きな導電率を有する、
ことを特徴とする請求項１記載の微分差動増幅器。
【請求項１１】
前記第１のバイアスレギュレータは、
前記高電圧端子へと結合するためのソース、並びに当該第１のバイアスレギュレータの第１の出力端子へ結合されたドレイン及びゲートを有するＰＭＯＳトランジスタと、
前記低電圧端子へと結合するためのソース、並びに前記ＰＭＯＳトランジスタのドレイン及び当該第１のバイアスレギュレータの第２の出力端子へ結合されたドレイン及びゲートを有するＮＭＯＳトランジスタと、
を有することを特徴とする、請求項１記載の微分差動増幅器。
【請求項１２】
前記第１のバイアスレギュレータは、
入力端子及び出力端子を有するシュミット・インバータと、
第１の端子及び第２の端子を夫々が有する第１及び第２の抵抗器と、を有し、
前記第１の抵抗器の第２の端子は、前記第２の抵抗器の第２の出力端子へ及び前記シュミット・インバータの入力端子へ結合され、
前記シュミット・インバータの出力端子は、当該第１のバイアスレギュレータの第１及び第２の出力端子へ結合され、
前記第１の抵抗器の第１の端子は、前記差動入力端子の第１の対の第１の端子へ結合され、
前記第２の抵抗器の第１の端子は、前記差動入力端子の第１の対の第２の端子へ結合される、
ことを特徴とする請求項１記載の微分差動増幅器。
【請求項１３】
前記第１のバイアスレギュレータは、
ゲート、ソース及びドレインを夫々が有するＰＭＯＳトランジスタ並びにＮＭＯＳトランジスタと、
第１の端子及び第２の端子を有する抵抗器と、を有し、
前記ＰＭＯＳトランジスタのソースは、前記高電圧端子へ結合され、
前記ＰＭＯＳトランジスタのドレインは、前記ＰＭＯＳトランジスタのゲートへ及び当該第１のバイアスレギュレータの第１の出力端子へ結合され、
前記ＮＭＯＳトランジスタのソースは、前記低電圧端子へ結合され、
前記ＮＭＯＳトランジスタのドレインは、前記ＮＭＯＳトランジスタのゲートへ及び当該第１のバイアスレギュレータの第２の出力端子へ結合され、
前記抵抗器の第１及び第２の端子は、夫々、当該第１のバイアスレギュレータの第１及び第２の出力端子へ結合される、
ことを特徴とする請求項１記載の微分差動増幅器。
【請求項１４】
前記第１及び第２の電圧制御ＰＭＯＳトランジスタ回路は、夫々、複数のＰＭＯＳトランジスタを有し、
前記第１及び第２の電圧制御ＰＭＯＳトランジスタ回路の夫々の少なくとも１つのソース端子は、複数のソース端子を有し、
前記第１及び第２の電圧制御ＰＭＯＳトランジスタ回路の夫々のＰＭＯＳトランジスタのゲートは、前記ＰＭＯＳトランジスタ回路のゲート端子へ結合され、前記ＰＭＯＳトランジスタのドレインは、前記ＰＭＯＳトランジスタ回路のドレイン端子へ結合され、前記ＰＭＯＳトランジスタのソースは、前記ＰＭＯＳトランジスタ回路のソース端子へ夫々結合され、
前記第１及び第２の電圧制御ＮＭＯＳトランジスタ回路は、夫々、複数のＮＭＯＳトランジスタを有し、
前記第１及び第２の電圧制御ＮＭＯＳトランジスタ回路の夫々の少なくとも１つのソース端子は、複数のソース端子を有し、
前記第１及び第２の電圧制御ＮＭＯＳトランジスタ回路の夫々のＭＭＯＳトランジスタのゲートは、前記ＮＭＯＳトランジスタ回路のゲート端子へ結合され、前記ＮＭＯＳトランジスタのドレインは、前記ＮＭＯＳトランジスタ回路のドレイン端子へ結合され、前記ＮＭＯＳトランジスタのソースは、前記ＮＭＯＳトランジスタ回路のソース端子へ夫々結合される、
ことを特徴とする請求項１記載の微分差動増幅器。
【請求項１５】
前記第１、第２、第３及び第４の電流制御ＰＭＯＳトランジスタのソース並びに前記第１及び第２の負荷電流制御ＰＭＯＳトランジスタのソースは、前記高電圧端子へ結合され、
前記第１、第２、第３及び第４の電流制御ＮＭＯＳトランジスタのソース並びに前記第１及び第２の負荷電流制御ＮＭＯＳトランジスタのソースは、前記低電圧端子へ結合され、
前記第１のバイアスレギュレータは、入力端子及び出力端子を夫々が有する第１及び第２のインバータを有し、前記第１のインバータの出力端子は、前記第２のインバータの出力端子へ並びに前記第１のバイアスレギュレータの第１及び第２の出力端子へ結合され、前記第１のインバータの入力端子は、前記差動入力端子の第１の対の第１の端子へ結合され、前記第２のインバータの入力端子は、前記差動入力端子の第１の対の第２の端子へ結合され、
前記第１及び第２の負荷電流制御ＰＭＯＳトランジスタのゲートは、前記第１のバイアスレギュレータの第１の出力端子へ結合され、
前記第１及び第２の負荷電流制御ＮＭＯＳトランジスタのゲートは、前記第１のバイアスレギュレータの第２の出力端子へ結合される、
ことを特徴とする請求項１記載の微分差動増幅器。
【請求項１６】
前記第１、第２、第３及び第４の電流制御ＰＭＯＳトランジスタのソース並びに前記第１及び第２の負荷電流制御ＰＭＯＳトランジスタのソースは、前記高電圧端子へ結合され、
前記第１、第２、第３及び第４の電流制御ＮＭＯＳトランジスタのソース並びに前記第１及び第２の負荷電流制御ＮＭＯＳトランジスタのソースは、前記低電圧端子へ結合され、
前記第１及び第２の負荷電流制御ＰＭＯＳトランジスタのゲートは、前記第１のバイアスレギュレータの第１の出力端子へ結合され、
前記第１及び第２の負荷電流制御ＮＭＯＳトランジスタのゲートは、前記第１のバイアスレギュレータの第２の出力端子へ結合される、
ことを特徴とする請求項１記載の微分差動増幅器。
【請求項１７】
前記第１、第２、第３及び第４の電流制御ＰＭＯＳトランジスタのソース並びに前記第１及び第２の負荷電流制御ＰＭＯＳトランジスタのソースは、前記高電圧端子へ結合され、
前記第１、第２、第３及び第４の電流制御ＮＭＯＳトランジスタのソース並びに前記第１及び第２の負荷電流制御ＮＭＯＳトランジスタのソースは、前記低電圧端子へ結合され、
前記第１及び第２の負荷電流制御ＰＭＯＳトランジスタのゲートは、夫々、前記第２のバイアスレギュレータの第１及び第２の出力端子へ結合され、
前記第１及び第２の負荷電流制御ＮＭＯＳトランジスタのゲートは、夫々、前記第２のバイアスレギュレータの第１及び第２の出力端子へ結合される、
ことを特徴とする請求項１記載の微分差動増幅器。
【請求項１８】
第１及び第２の低電源出力端子のうちの１つ又はそれ以上並びに第１及び第２の高電源出力端子のうちの１つ又はそれ以上が、夫々、低電圧端子及び高電圧端子へ結合されている前記第１及び第２の低電源出力端子並びに前記第１及び第２の高電源出力端子と、
第１のバイアス電圧を供給する第１の出力端子及び第２のバイアス電圧を供給する第２の出力端子を有する第１のバイアスレギュレータと、
第１及び第２の出力端子を有する第２のバイアスレギュレータと、
相互に及び前記第２の高電源出力端子に結合されたソースと、差動入力端子の第１の対の第１及び第２の端子へ夫々結合されたゲートと、ドレインとを夫々が有する第１及び第２の電流制御ＰＭＯＳトランジスタ、並びに相互に及び前記第２の高電源出力端子に結合されたソースと、差動入力端子の第２の対の第１及び第２の端子へ夫々結合されたゲートと、ドレインとを夫々が有する第３及び第４の電流制御ＰＭＯＳトランジスタと、
前記第１の高電源出力端子へ結合されたソースと、前記第２のバイアスレギュレータの第１及び第２の出力端子へ夫々結合されたゲートと、ドレインとを夫々が有する第１及び第２の負荷電流制御ＰＭＯＳトランジスタと、
相互に及び前記第２の低電源出力端子に結合されたソースと、差動入力端子の第１の対の第１及び第２の端子へ夫々結合されたゲートと、ドレインとを夫々が有する第１及び第２の電流制御ＮＭＯＳトランジスタ、並びに相互に及び前記第２の高電源出力端子に結合されたソースと、差動入力端子の第２の対の第１及び第２の端子へ夫々結合されたゲートと、ドレインとを夫々が有する第３及び第４の電流制御ＮＭＯＳトランジスタと、
前記第１の低電源出力端子へ結合されたソースと、前記第２のバイアスレギュレータの第１及び第２の出力端子へ夫々結合されたゲートと、ドレインとを夫々が有する第１及び第２の負荷電流制御ＮＭＯＳトランジスタと、
前記第１及び第４の電流制御ＰＭＯＳトランジスタのドレインへ並びに前記第１の負荷電流制御ＰＭＯＳトランジスタのドレインへ結合された少なくとも１つのソース端子と、前記第１のバイアスレギュレータの第１の出力端子へ結合されたゲート端子と、ドレイン端子とを有する第１の電圧制御ＰＭＯＳトランジスタ回路、並びに、前記第２及び第３の電流制御ＰＭＯＳトランジスタのドレインへ並びに前記第２の負荷電流制御ＰＭＯＳトランジスタのドレインへ結合された少なくとも１つのソース端子と、前記第１のバイアスレギュレータの第１の出力端子へ結合されたゲート端子と、ドレイン端子とを有する第２の電圧制御ＰＭＯＳトランジスタ回路と、
前記第１及び第４の電流制御ＮＭＯＳトランジスタのドレインへ並びに前記第１の負荷電流制御ＮＭＯＳトランジスタのドレインへ結合された少なくとも１つのソース端子と、前記第１のバイアスレギュレータの第２の出力端子へ結合されたゲート端子と、ドレイン端子とを有する第１の電圧制御ＮＭＯＳトランジスタ回路、並びに、前記第２及び第３の電流制御ＮＭＯＳトランジスタのドレインへ並びに前記第２の負荷電流制御ＮＭＯＳトランジスタのドレインへ結合された少なくとも１つのソース端子と、前記第１のバイアスレギュレータの第２の出力端子へ結合されたゲート端子と、ドレイン端子とを有する第２の電圧制御ＮＭＯＳトランジスタ回路と、
を有し、
前記第２の電圧制御ＰＭＯＳトランジスタ回路及び前記第２の電圧制御ＮＭＯＳトランジスタ回路のドレイン端子は、一対の差動出力端子のうちの第１の端子へ結合され、第１の電圧制御ＰＭＯＳトランジスタ回路及び第１の電圧制御ＮＭＯＳトランジスタ回路のドレイン端子は、前記一対の差動出力端子のうちの第２の端子へ結合される、
ことを特徴とする微分差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、微分差動増幅器に関する。
【背景技術】
【０００２】
低電圧差分信号伝達（ＬＶＤＳ）インターフェースは、電子民生装置の大規模集積回路に対して、ますます使用されている。少なくとも１つの微分差動増幅器（ＤＤＡ）を有するＬＶＤＳ受信器は、他の電子回路による使用のために、ＬＶＤＳ信号を受信して増幅するために使用される。
【０００３】
従来のＬＶＤＳ受信器１１０の実施例を、図１の回路図に表す。このＬＶＤＳ受信器１１０は、２つのＤＤＡ１２０ａ、ｂと、１つの差動増幅器１３０と、マルチプレクサ１４０とを有する。ＤＤＡ１２０ａ及び１２０ｂの従来の実施例を、図２の回路図に表す。このＤＤＡ１２０は、Ｐチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタ２１０ａ、ｂの第１の対と、ＰＭＯＳトランジスタ２２０ａ、ｂの第２の対とを有する。ＤＤＡ１２０は、４つのＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタ２３０ａ〜２３０ｄと、４つのＰＭＯＳトランジスタ２４０ａ〜２４０ｄとを更に有し、図２に示すように構成されている。
【０００４】
しかし、図１の従来のＬＶＤＳ受信器１１０は、信号ノイズの影響を受けやすい。また、このＬＶＤＳ受信器１１０は、持ち運び用途によって時々必要とされるように、低電圧で動作することができる。更に、この従来のＬＶＤＳ受信器１１０は、入力電圧対（ＰＡＤ、ＰＡＤＮ）の共通モード電圧が、例えば接地であるＶＳＳに近く、一方、基準電圧対（Ｖｒｅｆ１、Ｖｒｅｆ２）の共通モード電圧が、ＶＤＤ／２に近い場合に、正常に動作しなくなりうる。なお、ＶＤＤは、電源電圧に相当する。この状態で、図２に示した第１のトランジスタの組２１０ａ、ｂのドレイン電圧は、およそ第２のトランジスタの組２２０ａ、ｂのドレイン電圧のレベルへと引っ張られる。第１のトランジスタの組２１０ａ、ｂ及び第２のトランジスタの組２２０ａ、ｂの夫々のドレイン−ソース間電圧は、第１のトランジスタの組２１０ａ、ｂを３極領域で動作させる。３極領域は、抵抗性領域とも呼ばれる。一方、第２のトランジスタの組２２０ａ、ｂは、５極領域で動作する。５極領域は、飽和領域とも呼ばれる。２つのトランジスタの組２１０ａ、ｂ、２２０ａ、ｂの夫々の動作領域のこのような差は、ノード２５０において、入力電圧対（ＰＡＤ、ＰＡＤＮ）の差と基準電圧対（Ｖｒｅｆ１、Ｖｒｅｆ２）の差との間の差に比例しない振幅を有する出力電圧Ｖｏｕｔをもたらす。
【０００５】
ＬＶＤＳ受信器の他の変形例は、図３の回路図に表された従来の差動演算増幅器（オペアンプ）３１０である。この差動演算増幅器３１０は、ＮＭＯＳＦＥＴ３２０ａ〜３２０ｊと、ＰＭＰＳＦＥＴ３３０ａ〜３３０ｊと、キャパシタ３５０と、インバータ３６０とを有し、図３に示すように構成されている。差動演算増幅器３１０は、より幅広い共通モード範囲（ＣＭＲ）に亘る動作を可能にしても良い。しかし、この差動演算増幅器３１０は、また、信号ノイズの影響を受けやすく、一般的に、低電圧で動作することができない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、本発明は、より幅広いＣＭＲに亘って効率的に動作するよう構成されたＤＤＡを提供することを目的とする。また、本発明は、ノイズに対して増大した許容範囲を有するＤＤＡを提供することを目的とする。また、本発明は、低電圧で動作することができるＤＤＡを提供することを目的とする。
【課題を解決するための手段】
【０００７】
微分差動増幅器は、第１及び第２の低電源出力端子並びに第１及び第２の高電源出力端子を有し、前記第１及び第２の低電源出力端子のうちの１つ又はそれ以上並びに前記第１及び第２の高電源出力端子のうちの１つ又はそれ以上は、夫々、低電圧端子及び高電圧端子へ結合されている。第１のバイアスレギュレータは、第１のバイアス電圧を供給する第１の出力端子と、第２のバイアス電圧を供給する第２の出力端子とを有する。第２のバイアスレギュレータは、第１及び第２の出力端子を有する。
【０００８】
夫々がゲート、ソース及びドレインを有する第１、第２、第３及び第４の電流制御ＰＭＯＳトランジスタも設けられている。これらのトランジスタのソースは、相互に、及び前記高電源出力端子に結合されている。前記第１及び第２の電流制御ＰＭＯＳトランジスタのゲートは、夫々、差分入力端子の第１の対の第１及び第２の端子へ結合されている。前記第３及び第４の電流制御ＰＭＯＳトランジスタのゲートは、夫々、差分入力端子の第２の対の第１及び第２の端子へ結合されている。
【０００９】
微分差動増幅器は、夫々がゲート、ソース及びドレインを有する第１及び第２の負荷電流制御ＰＭＯＳトランジスタを更に有する。前記第１及び第２の負荷電流制御ＰＭＯＳトランジスタのソースは、前記第１の高電源出力端子へ結合されており、前記第１及び第２の負荷電流制御ＰＭＯＳトランジスタのゲートは、前記第１のバイアスレギュレータの第１の出力端子へ結合されている。
【００１０】
夫々がゲート、ソース及びドレインを有する第１、第２、第３及び第４の電流制御ＮＭＯＳトランジスタも設けられている。前記第１、第２、第３及び第４の電流制御ＮＭＯＳトランジスタのソースは、相互に、及び前記低電源出力端子に結合されている。前記第１及び第２の電流制御ＮＭＯＳトランジスタのゲートは、夫々、差分入力端子の第１の対の第１及び第２の端子へ結合されている。前記第３及び第４の電流制御ＮＭＯＳトランジスタのゲートは、夫々、差分入力端子の第２の対の第１及び第２の端子へ結合されている。
【００１１】
微分差動増幅器は、夫々がゲート、ソース及びドレインを有する第１及び第２の負荷電流制御ＮＭＯＳトランジスタを更に有する。前記第１及び第２の負荷電流制御ＮＭＯＳトランジスタのソースは、前記第１の低電源出力端子へ結合されており、前記第１及び第２の負荷電流制御ＮＭＯＳトランジスタのゲートは、前記第１のバイアスレギュレータの第２の出力端子へ結合されている。
【００１２】
夫々がゲート端子と、少なくとも１つのソース端子と、ドレイン端子とを有する第１及び第２の電圧制御ＰＭＯＳトランジスタ回路も設けられている。前記第１の電圧制御ＰＭＯＳトランジスタ回路の少なくとも１つのソース端子は、前記第１及び第４の電流制御ＰＭＯＳトランジスタのドレインへ、並びに前記第１の負荷電流制御ＰＭＯＳトランジスタのドレインへ結合されている。前記第２の電圧制御ＰＭＯＳトランジスタ回路の少なくとも１つのソース端子は、前記第２及び第３の電流制御ＰＭＯＳトランジスタのドレインへ、並びに前記第２の負荷電流制御ＰＭＯＳトランジスタのドレインへ結合されている。前記第１の電圧制御ＰＭＯＳトランジスタ回路のゲート端子は、前記第２のバイアスレギュレータの第１の出力端子へ結合されている。前記第２の電圧制御ＰＭＯＳトランジスタ回路のゲート端子は、前記第２のバイアスレギュレータの第２の出力端子へ結合されている。
【００１３】
更に、夫々がゲート端子と、少なくとも１つのソース端子と、ドレイン端子とを有する第１及び第２の電圧制御ＮＭＯＳトランジスタ回路が設けられている。前記第１の電圧制御ＮＭＯＳトランジスタ回路の少なくとも１つのソース端子は、前記第１及び第４の電流制御ＮＭＯＳトランジスタのドレインへ、並びに前記第１の負荷電流制御ＮＭＯＳトランジスタのドレインへ結合されている。前記第２の電圧制御ＮＭＯＳトランジスタ回路の少なくとも１つのソース端子は、前記第２及び第３の電流制御ＮＭＯＳトランジスタのドレインへ、並びに前記第２の負荷電流制御ＮＭＯＳトランジスタのドレインへ結合されている。前記第１の電圧制御ＮＭＯＳトランジスタ回路のゲート端子は、前記第２のバイアスレギュレータの第１の出力端子へ結合されている。前記第２の電圧制御ＮＭＯＳトランジスタ回路のゲート端子は、前記第２のバイアスレギュレータの第２の出力端子へ結合されている。
【００１４】
前記第２の電圧制御ＰＭＯＳトランジスタ回路及び前記第２の電圧制御ＮＭＯＳトランジスタ回路のドレイン端子は、一対の差分出力端子の第１の端子へ結合されている。前記第１の電圧制御ＰＭＯＳトランジスタ回路及び前記第１の電圧制御ＮＭＯＳトランジスタ回路のドレイン端子は、前記一対の差分出力端子の第２の端子へ結合されている。
【００１５】
他の実施例では、前記第１及び第２の負荷電流制御ＰＭＯＳトランジスタのゲートは、夫々、前記第２のバイアスレギュレータの第１及び第２の出力端子へ結合されている。前記第１及び第２の負荷電流制御ＮＭＯＳトランジスタのゲートは、夫々、前記第２のバイアスレギュレータの第１及び第２の出力端子へ結合されている。前記第１の電圧制御ＰＭＯＳトランジスタ回路のゲート端子は、前記第２のバイアスレギュレータの第１の出力端子へ結合されている。前記第２の電圧制御ＰＭＯＳトランジスタ回路のゲート端子は、前記第２のバイアスレギュレータの第２の出力端子へ結合されている。前記第１の電圧制御ＮＭＯＳトランジスタ回路のゲート端子は、前記第２のバイアスレギュレータの第１の出力端子へ結合されている。前記第２の電圧制御ＮＭＯＳトランジスタ回路のゲート端子は、前記バイアスレギュレータの第２の出力端子へ結合されている。
【００１６】
更なる他の実施例では、前記第１及び第２の負荷電流制御ＰＭＯＳトランジスタのゲートは、夫々、前記第２のバイアスレギュレータの第１及び第２の出力端子へ結合されている。前記第１及び第２の負荷電流制御ＮＭＯＳトランジスタのゲートは、夫々、前記第２のバイアスレギュレータの第１及び第２の出力端子へ結合されている。前記第１及び第２の電圧制御ＰＭＯＳトランジスタ回路のゲート端子は、前記第１のバイアスレギュレータの第１の出力端子へ結合されている。前記第１及び第２の電圧制御ＮＭＯＳトランジスタ回路のゲート端子は、前記第１のバイアスレギュレータの第２の出力端子へ結合されている。
【発明の効果】
【００１７】
本発明により、より幅広いＣＭＲに亘って効率的に動作するよう構成されたＤＤＡを提供することが可能となる。また、望ましくは、ＤＤＡは、ノイズに対して増大した許容範囲を有することが可能となる。また、より一層望ましくは、ＤＤＡは、低電圧で動作することが可能となる。
【発明を実施するための最良の形態】
【００１８】
本願の一部に援用され、且つ、本願の一部を構成する添付の図面は、本発明の実施例を表しており、以下の記述と共に、本発明の利点及び原理を説明するために有用である。
【００１９】
以下、本発明の実施例を詳細に説明する。それら実施例は、添付の図面に表される。可能な限り、同じ参照番号が、同一又は類似する部分を参照するように、全ての図面に亘って使用されうる。
【００２０】
微分差動増幅器（ＤＤＡ）は、入力電圧の組（ＶＰＰ、ＶＰＮ）及び基準電圧の組（ＶＮＰ、ＶＮＮ）としてＤＤＡへ印加される２つの異なる入力間の差を増幅するよう構成される。ＤＤＡは、下流回路による使用のためのＬＶＤＳ信号を受信して増幅するよう構成された「低電圧差分信号」（ＬＶＤＳ）の一部として含む様々な用途で使用可能である。
【００２１】
図４は、本発明に従うＤＤＡ４１０の模範的実施例の回路図である。図４のＤＤＡ４１０は、本発明を説明するためだけに提供され、本発明の適用範囲又は本願で提供される模範的実施例と等価なものを限定するように利用されるべきではない。残りの図面の幾つかに亘って、ＤＤＡ４１０は、図５の回路図に示される対象によって表される。
【００２２】
図４に表されるように、ＤＤＡ４１０は、入力電圧の組ＶＰＰ、ＶＰＮを夫々受ける第１及び第２の端子４２０ａ、４２０ｂを有する差動入力端子の第１の組と、基準電圧の組ＶＮＰ、ＶＮＮを夫々受ける第１及び第２の端子４２０ｃ、４２０ｄを有する差動入力端子の第２の組とを有する。ＤＤＡ４１０は、また、第１及び第２の端子４３０ａ、４３０ｂを有する一対の差動出力端子を有する。
【００２３】
ＤＤＡ４１０は、低電圧（ＶＳＳ）にある低電圧端子４７０と、高電圧（ＶＤＤ）にある高電圧端子４８０とを有する。低電圧ＶＳＳ及び高電圧ＶＤＤのうちの１つ又はそれ以上は、電源から得られる。一実施例において、低電圧ＶＳＳは、図４に示されるように、接地である。ＤＤＡ４１０は、また、第１及び第２の低電源出力端子４５０ａ、４５０ｂと、第１及び第２の高電源出力端子４６０ａ、４６０ｂとを有する。第１及び第２の低電源出力端子４５０ａ、４５０ｂのうちの１つ又はそれ以上は、低電圧端子４７０へ結合され、第１及び第２の高電源出力端子４６０ａ、４６０ｂのうちの１つ又はそれ以上は、高電圧端子４８０へ結合される。
【００２４】
第１のバイアスレギュレータ４９０は、第１のバイアス電圧を供給する第１の出力端子５００と、第２のバイアス電圧を供給する第２の出力端子５１０とを有する。一実施例において、図４に表されるように、第１のバイアスレギュレータ４９０は、高電圧ＶＤＤへ結合されたソースと、第１の出力端子５００へ結合されたドレイン及びソースとを有するＰＭＯＳトランジスタ５２０を有する。第１のバイアスレギュレータ４９０は、また、低電圧ＶＳＳへ結合されたソースと、ＰＭＯＳトランジスタのドレインへ結合されたドレインと、第２の出力端子５１０へ結合されたゲートとを有するＮＭＯＳトランジスタ５３０を有する。
【００２５】
ＤＤＡ４１０は、第１、第２、第３及び第４の電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄを更に有する。トランジスタ５４０ａ〜５４０ｄの夫々は、ゲート、ソース及びドレインを有する。電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄのソースは、相互に及び第２の高電源出力端子４６０ｂに結合されている。第１及び第２の電流制御ＰＭＯＳトランジスタ５４０ａ、５４０ｂのゲートは、夫々、差動入力端子の第１の対の第１及び第２の端子４２０ａ、４２０ｂへ結合されている。第３及び第４の電流制御ＰＭＯＳトランジスタ５４０ｃ、５４０ｄのゲートは、夫々、差動入力端子の第２の対の第１及び第２の端子４２０ｃ、４２０ｄへ結合されている。
【００２６】
ＤＤＡ４１０は、また、第１及び第２の負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂを更に有する。トランジスタ５５０ａ、５５０ｂの夫々は、ゲート、ソース及びドレインを有する。負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂのソースは、第１の高電源出力端子４６０ａへ結合されている。負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂのゲートは、第１のバイアスレギュレータ４９０の第１の出力端子５００へ結合されている。
【００２７】
更に、ＤＤＡ４１０は、第１、第２、第３及び第４の電流制御ＮＭＯＳトランジスタ５６０ａ〜５６０ｄを更に有する。トランジスタ５６０ａ〜５６０ｄの夫々は、また、ゲート、ソース及びドレインを有する。それらのソースは、相互に及び第２の低電源出力端子４５０ｂに結合されている。第１及び第２の電流制御ＮＭＯＳトランジスタ５６０ａ、５６０ｂのゲートは、夫々、差動入力端子の第１の対の第１及び第２の端子４２０ａ、４２０ｂへ結合されている。第３及び第４の電流制御ＮＭＯＳトランジスタ５６０ｃ、５６０ｄのゲートは、夫々、差動入力端子の第２の対の第１及び第２の端子４２０ｃ、４２０ｄへ結合されている。
【００２８】
更に、ＤＤＡ４１０は、第１及び第２の負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂを更に有する。負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂの夫々は、ゲート、ソース及びドレインを有する。それらのトランジスタのソースは、第１の低電源出力端子４５０ａへ結合されており、ゲートは、第１のバイアスレギュレータ４９０の第２の出力端子５１０へ結合されている。
【００２９】
第１、第２、第３及び第４の電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄは、相互にほぼ同じ電気特性を有しても良い。また、第１及び第２の負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂは、相互にほぼ同じ電気特性、及び第１、第２、第３及び第４の電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄよりも高い導電率を有しても良い。第１、第２、第３及び第４の電流制御ＮＭＯＳトランジスタ５６０ａ〜５６０ｄは、また、相互にほぼ同じ電気特性を有しても良い。更に、第１及び第２の負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂは、相互にほぼ同じ電気特性、及び第１、第２、第３及び第４の電流制御ＮＭＯＳトランジスタ５６０ａ〜５６０ｄよりも高い導電率を有しても良い。
【００３０】
ＤＤＡ４１０は、第１及び第２の電圧制御ＰＭＯＳトランジスタ回路６１０ａ、６１０ｂを有する。回路６１０ａ、６１０ｂの夫々は、ゲート端子、ソース端子及びドレイン端子を有する１つ又はそれ以上のＰＭＯＳトランジスタ６１０ａ１、６１０ｂ１を夫々有する。第１の電圧制御ＰＭＯＳトランジスタ回路６１０ａのソース端子は、第１及び第４の電流制御ＰＭＯＳトランジスタ５４０ａ、５４０ｄのドレインへ並びに第１の負荷電流制御ＰＭＯＳトランジスタ５５０ａのドレインへ、ノード５９０ａで結合されている。第２の電圧制御ＰＭＯＳトランジスタ回路６１０ｂのソース端子は、第２及び第３の電流制御ＰＭＯＳトランジスタ５４０ｂ、５４０ｃのドレインへ並びに第２の負荷電流制御ＰＭＯＳトランジスタ５５０ｂのドレインへ、ノード５９０ｂで結合されている。第１及び第２の電圧制御ＮＭＯＳトランジスタ回路６２０ａ、６２０ｂも設けられ、回路６２０ａ、６２０ｂの夫々は、ゲート端子、ソース端子及びドレイン端子を有する１つ又はそれ以上のＮＭＯＳトランジスタ６２０ａ１、６２０ｂ１を夫々有する。第１の電圧制御ＮＭＯＳトランジスタ回路６２０ａのソース端子は、第１及び第４の電流制御ＮＭＯＳトランジスタ５６０ａ、５６０ｄのドレインへ並びに第１の負荷電流制御ＮＭＯＳトランジスタ５７０ａのドレインへ、ノード５９０ｃで結合されている。第２の電圧制御ＮＭＯＳトランジスタ回路６２０ｂのソース端子は、第２及び第３の電流制御ＮＭＯＳトランジスタ５６０ｂ、５６０ｃのドレインへ並びに第２の負荷電流制御ＰＭＯＳトランジスタ５７０ｂのドレインへ、ノード５９０ｄで結合されている。
【００３１】
一対の差動出力端子の第１の端子４３０ａは、第２の電圧制御ＰＭＯＳトランジスタ回路６１０ｂのドレイン端子へ及び第２の電圧制御ＮＭＯＳトランジスタ回路６２０ｂのドレイン端子へ結合されている。一対の差動出力端子の第２の端子４３０ｂは、第１の電圧制御ＰＭＯＳトランジスタ回路６１０ａのドレイン端子へ及び第１の電圧制御ＮＭＯＳトランジスタ回路６２０ａのドレイン端子へ結合されている。
【００３２】
第１及び第２の電圧制御ＰＭＯＳトランジスタ回路６１０ａ、６１０ｂは、相互にほぼ同じ電気特性を有しても良い。第１及び第２の電圧制御ＰＭＯＳトランジスタ回路６１０ａ、６１０ｂは、また、第１、第２、第３及び第４の電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄよりも高い導電率を有しても良い。更に、第１及び第２の電圧制御ＮＭＯＳトランジスタ回路６２０ａ、６２０ｂは、相互にほぼ同じ電気特性を有しても良い。更に、第１及び第２の電圧制御ＮＭＯＳトランジスタ回路６２０ａ、６２０ｂは、第１、第２、第３及び第４の電流制御ＮＭＯＳトランジスタ５６０ａ〜５６０ｄよりも高い導電率を有しても良い。
【００３３】
第２のバイアスレギュレータ６３０は、第１の電圧制御ＰＭＯＳトランジスタ回路６１０ａのゲート端子及び第１の電圧制御ＮＭＯＳトランジスタ回路６２０ａのゲート端子へ、第１の出力端子６３５ａで結合され、第２の電圧制御ＰＭＯＳトランジスタ回路６１０ｂのゲート端子及び第２の電圧制御ＮＭＯＳトランジスタ回路６２０ｂのゲート端子へ、第２の出力端子６３５ｂで結合されている。
【００３４】
第２のバイアスレギュレータ６３０の１つの模範的実施例が、図４には示されている。この実施例において、第２のバイアスレギュレータ６３０は、第１の端子及び第２の端子を有する第１の抵抗器６４０ａを有する。第１の抵抗器６４０ａの第１の端子は、一対の差動出力端子の第２の端子４３０ｂへ結合されている。第２の抵抗器６４０ｂは、また、第１の端子及び第２の端子を有する。第２の抵抗器６４０ｂの第１の端子は、第１の抵抗器６４０ａの第２の端子へ、第１及び第２の電圧制御ＰＭＯＳトランジスタ回路６１０ａ、６１０ｂのゲート端子へ、並びに第１及び第２のＮＭＯＳトランジスタ回路６２０ａ、６２０ｂのゲート端子へ結合されている。第２の抵抗器６４０ｂの第２の端子は、一対の差動出力端子の第１の端子４３０ａへ結合されている。近似的に一対の差動出力端子４３０ａ、４３０ｂでの第１及び第２の差分出力電圧ＶＣＰ、ＶＣＮの大きさの平均値である大きさの中心電圧ＶＣＭは、ノード６４５で発生する。一例としては、第２のバイアスレギュレータ６３０の第１及び第２の抵抗器６４０ａ、６４０ｂは、ほぼ同じ電気抵抗を有する。
【００３５】
図６は、第２のバイアスレギュレータ６３０の他の実施例の回路図を示す。第２のバイアスレギュレータ６３０に関する本実施例は、また、一対の差動出力端子ＶＣＰ、ＶＣＮの中心電圧ＶＣＭを発生させる。第２のバイアスレギュレータ６３０は、第１、第２、第３、第４、第５及び第６のＮＭＯＳトランジスタ６５０ａ〜６５０ｆを有する。更に、第１及び第２のＰＭＯＳトランジスタ６６０ａ、６６０ｂが設けられる。トランジスタ６５０ａ〜６５０ｆ、６６０ａ、６６０ｂの夫々は、ゲート、ソース及びドレインを有する。
【００３６】
第１、第２、第３及び第４のＮＭＯＳトランジスタ６５０ａ〜６５０ｄのソースは、低電圧ＶＳＳを受けるよう、低電圧端子４７０へ結合されている。第１及び第２のＮＭＯＳトランジスタ６５０ａ、６５０ｂのドレインは、第５のＮＭＯＳトランジスタ６５０ｅのソースへ結合されている。第３及び第４のＮＭＯＳトランジスタ６５０ｃ、６５０ｄのドレインは、第６のＮＭＯＳトランジスタ６５０ｆのソースへ結合されている。第５のＮＭＯＳトランジスタ６５０ｅのドレインは、第５のＮＭＯＳトランジスタ６５０ｅのゲートへ、第６のＮＭＯＳトランジスタ６５０ｆのゲートへ、第１のＰＭＯＳトランジスタ６６０ａのドレインへ、並びに第１及び第２のＰＭＯＳトランジスタ６６０ａ、６６０ｂのゲートへ結合されている。第６のＮＭＯＳトランジスタ６５０ｆのドレインは、第２のＰＭＯＳトランジスタ６６０ｂのドレインへ結合されている。第１及び第２のＰＭＯＳトランジスタ６６０ａ、６６０ｂのソースは、高電圧ＶＤＤを受けるよう、高電圧端子４８０へ結合されている。第３及び第４のＮＭＯＳトランジスタ６５０ｃ、６５０ｄのゲートは、相互に、第６のＮＭＯＳトランジスタ６５０ｆのドレインへ、並びに第１及び第２の出力端子６３５ａ、６３５ｂへ結合されている。第１のＮＭＯＳトランジスタ６５０ａのゲートは、ＤＤＡ４１０の一対の差動出力端子の第２の端子４３０ｂへ結合されている。第２のＮＭＯＳトランジスタ６５０ｂのゲートは、ＤＤＡ４１０の一対の差動出力端子の第１の端子４３０ａへ結合されている。
【００３７】
図７は、第２のバイアスレギュレータ６３０の更なる他の模範的実施例の回路図である。第２のバイアスレギュレータ６３０に関する本実施例において、第１及び第２の出力端子６３５ａ、６３５ｂは、ＤＤＡ４１０の一対の差動出力端子の第２の端子４３０ｂへ結合されている。従って、第１の電圧制御ＮＭＯＳトランジスタ回路６２０ａ及び第１の電圧制御ＰＭＯＳトランジスタ回路６１０ａのゲート端子は、第２の電圧制御ＰＭＯＳトランジスタ回路６１０ｂ及び第２の電圧制御ＮＭＯＳトランジスタ回路６２０ｂのゲート端子へ、並びに一対の差動出力端子の第２の端子４３０ｂへ結合されている。
【００３８】
図８は、第２のバイアスレギュレータ６３０の更なる模範的実施例の回路図である。本実施例の第２のバイアスレギュレータ６３０は、第１、第２及び第３の抵抗器６７０ａ〜６７０ｃを有する。抵抗器６７０ａ〜６７０ｃの夫々は、第１の端子及び第２の端子を有する。第１の抵抗器６７０ａの第２の端子及び第２の抵抗器６７０ｂの第１の端子は、相互に結合されており、第２の電圧制御ＰＭＯＳトランジスタ回路６１０ｂ及び第２の電圧制御ＮＭＯＳトランジスタ回路６２０ｂのゲート端子へ結合するために、第２の出力端子６３５ｂへ結合されている。第２の抵抗器６７０ｂの第２の端子及び第３の抵抗器６７０ｃの第１の端子は、相互に結合されており、第１の電圧制御ＰＭＯＳトランジスタ回路６１０ａ及び第１の電圧制御ＮＭＯＳトランジスタ回路６２０ａのゲート端子へ結合するために、第１の出力端子６３５ａへ結合されている。第１の抵抗器６７０ａの第１の端子は、ＤＤＡ４１０の一対の差動出力端子の第２の端子４３０ｂへ結合されている。第３の抵抗器６７０ｃの第２の端子は、ＤＤＡ４１０の一対の差動出力端子の第１の端子４３０ａへ結合されている。
【００３９】
電圧制御ＰＭＯＳ及びＮＭＯＳトランジスタ回路６１０ａ、６１０ｂ、６２０ａ、６２０ｂのために、第２のバイアスレギュレータ６３０の第１及び第２の出力端子６３５ａと６３５ｂとの間の共通モード電圧は、ＤＤＡ４１０の差分出力電圧ＶＣＰ、ＶＣＮの中心電圧ＶＣＭへの負のフィードバックをもたらし、一方、第２のバイアスレギュレータ６３０の第１及び第２の出力端子６３５ａと６３５ｂとの間の正の差分電圧は、ＤＤＡ４１０の差分出力電圧ＶＣＰ、ＶＣＮへの正のフィードバックをもたらす。従って、図８の第２のバイアスレギュレータ６３０は、ＤＤＡ４１０を比較器として機能させる。
【００４０】
ＤＤＡ４１０は、図４に示されるように、低電圧ＶＳＳ及び高電圧ＶＤＤをＤＤＡ４１０へ結合するよう、スイッチング電圧源４４０を有しても良い。スイッチング電圧源４４０は、（ｉ）第１の低電源出力端子４５０ａ及び第２の高電源出力端子４６０ｂの夫々、又は（ｉｉ）第２の低電源出力端子４５０ｂ及び第１の高電源出力端子４６０ａの夫々のいずれかを、低電圧端子４７０及び高電圧端子４８０へ選択的に結合するよう構成されている。
【００４１】
図４のスイッチング電圧源４４０の一実施例が図９に表される。スイッチング電圧源４４０に関する本実施例は、第１及び第２のスイッチングＮＭＯＳトランジスタ６８０ａ、６８０ｂを有する。トランジスタ６８０ａ、６８０ｂの夫々は、ゲート、ソース及びドレインを有する。第１のスイッチングＮＭＯＳトランジスタ６８０ａのドレインは、第１の低電源出力端子４５０ａへ結合されている。第２のスイッチングＮＭＯＳトランジスタ６８０ｂのドレインは、第２の低電源出力端子４５０ｂへ結合されている。第１及び第２のスイッチングＮＭＯＳトランジスタ６８０ａ、６８０ｂのソースは、低電圧ＶＳＳを受けるよう、低電圧端子４７０へ結合されている。
【００４２】
本実施例のスイッチング電圧源４４０は、また、第１及び第２のスイッチングＰＭＯＳトランジスタ６９０ａ、６９０ｂを有する。トランジスタ６９０ａ、６９０ｂの夫々は、ゲート、ソース及びドレインを有する。第１のスイッチングＰＭＯＳトランジスタ６９０ａのドレインは、第１の高電源出力端子４６０ａへ結合されている。第２のスイッチングＰＭＯＳトランジスタ６９０ｂのドレインは、第２の高電源出力端子４６０ｂへ結合されている。第１及び第２のスイッチングＰＭＯＳトランジスタ６９０ａ、６９０ｂのソースは、高電圧ＶＤＤを受けるよう、高電圧端子４８０へ結合されている。
【００４３】
第１及び第２のインバータ７００ａ、７００ｂも、スイッチング電圧源４４０に関する本実施例中に設けられている。第１及び第２のインバータ７００ａ、７００ｂの夫々は、入力端子及び出力端子を有する。第１のインバータ７００ａの出力端子は、第２のインバータ７００ｂの出力端子へ並びに第１のスイッチングＮＭＯＳトランジスタ６８０ａ及び第１のスイッチングＰＭＯＳトランジスタ６９０ａのゲートへ結合されている。第１のインバータ７００ａの入力端子は、第１の入力電圧ＶＰＰを受けるよう、差動入力端子の第１の対の第１の端子４２０ａへ結合されており、第２のインバータ７００ｂの入力端子は、第２の入力端子ＶＰＮを受けるよう、差動入力端子の第１の対の第２の端子４２０ｂへ結合されている。
【００４４】
スイッチング電圧源４４０は、入力端子及び出力端子を有する第３のインバータ７１０を更に有する。第３のインバータ７１０の入力端子は、第１及び第２のインバータ７００ａ、７００ｂの出力端子へ結合されており、第３のインバータ７１０の出力端子は、第２のスイッチングＮＭＯＳトランジスタ６８０ｂ及び第２のスイッチングＰＭＯＳトランジスタ６９０ｂのゲートへ結合されている。
【００４５】
ゲート、ソース及びドレインを有する負荷電流制御ＰＭＯＳトランジスタ７２０も設けられている。負荷電流制御ＰＭＯＳトランジスタ７２０のソースは、高電圧ＶＤＤを受けるよう、高電圧端子４８０へ結合されている。負荷電流制御ＰＭＯＳトランジスタ７２０のドレインは、第１及び第２のインバータ７００ａ、７００ｂの出力端子へ結合されており、負荷電流制御ＰＭＯＳトランジスタ７２０のゲートは、第３のインバータ７１０の出力端子へ結合されている。
【００４６】
更に、ゲート、ソース及びドレインを有する負荷電流制御ＮＭＯＳトランジスタ７３０が設けられている。負荷電流制御ＮＭＯＳトランジスタ７３０のソースは、低電圧ＶＳＳを受けるよう、低電圧端子４７０へ結合されている。負荷電流制御ＮＭＯＳトランジスタ７３０のドレインは、第１及び第２のインバータ７００ａ、７００ｂの出力端子へ結合されており、負荷電流制御ＮＭＯＳトランジスタ７２０のゲートは、第３のインバータ７１０の出力端子へ結合されている。
【００４７】
動作時に、差動入力電圧ＶＰＰ、ＶＰＮの第１の対及び差動入力電圧ＶＮＰ、ＶＮＮの第２の対の値が、図９の第１及び第２のインバータ７００ａ、７００ｂ並びに負荷電流制御ＰＭＯＳトランジスタ７２０によって決定される、より高い閾値電圧よりも高いと、第２の低電源出力端子４５０ｂは、低電圧ＶＳＳを受けるよう、低電圧端子４７０へ結合され、第１の高電源出力端子４６０ａは、高電圧ＶＤＤを受けるよう、高電圧端子４８０へ結合される。電流制御ＮＭＯＳトランジスタ５６０ａ〜５６０ｄ及び負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂは作動し、電流ＩＮＰＰ、ＩＮＰＮ、ＩＮＮＰ、ＩＮＮＮが、夫々、差動入力端電圧ＶＰＰ、ＶＰＮ、ＶＮＰ、ＶＮＮに夫々対応する大きさで、第１、第２、第３及び第４の電流制御ＮＭＯＳトランジスタ５６０ａ〜５６０ｄを流れる。
【００４８】
図４に戻り、第１及び第２の負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂ、第１及び第２の電圧制御ＰＭＯＳトランジスタ回路６１０ａ、６１０ｂ、並びに第１及び第２の電圧制御ＮＭＯＳトランジスタ回路６２０ａ、６２０ｂが、第１、第２、第３及び第４の電流制御ＮＭＯＳトランジスタ５６０ａ〜５６０ｄの導電率よりも大きい導電率を有する場合には、第１及び第２の電流制御ＮＭＯＳトランジスタ５６０ａ、５６０ｂは、式１、
（１）  ＶＤＮＰ，ＶＤＮＮ＝ＶＤＤ−ＶｔｈＮ−｜ＶｔｈＰ｜−ＶＤＳＰ
によって示されるように、十分に一定に保たれたドレイン電圧ＶＤＮＰ、ＶＤＮＮを、ノード５９０ｃ、５９０ｄにおいて夫々有する。なお、ＶｔｈＰは、第１及び第２の電圧制御ＰＭＯＳトランジスタ回路６１０ａ、６１０ｂのＰＭＯＳトランジスタの閾値電圧であり、ＶｔｈＮは、第１及び第２の電圧制御ＮＭＯＳトランジスタ回路６２０ａ、６２０ｂのＮＭＯＳトランジスタの閾値電圧であり、ＶＤＳＰは、負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂのドレイン−ソース間電圧である。負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂの導電率は、電流制御ＮＭＯＳトランジスタ５６０ａ〜５６０ｄの導電率よりも大きいので、ＶＤＳＰは、十分に小さい（即ち、ＶＤＳＰ〜０）。
【００４９】
第１及び第２の電流制御ＮＭＯＳトランジスタ５６０ａ、５６０ｂのドレイン電圧ＶＤＮＰ、ＶＤＮＮが、電圧ＶＰＰ−ＶｔｈＮ、ＶＰＮ−ＶｔｈＮ、ＶＮＰ−ＶｔｈＮ、ＶＮＮ−ＶｔｈＮよりも低く保たれる場合には、第１、第２、第３及び第４の電流制御ＮＭＯＳトランジスタ５６０ａ〜５６０ｄは、３極（非飽和）領域で動作し、一対の差動入力電圧（ＶＰＰ−ＶＰＮ、ＶＮＰ−ＶＮＮ）の夫々の電圧間の差は、式２、
（２）  ＩＰ−ＩＮ＝Ｇ１・（ＶＤＤ−ＶｔｈＮ−｜ＶｔｈＰ｜−ＶＤＳＰ）［（ＶＰＰ−ＶＰＮ）−（ＶＮＰ−ＶＮＮ）］
によって示されるように、電圧ＶＰＰ−ＶＰＮ及びＶＮＰ−ＶＮＮに比例する差分電流ＩＰ−ＩＮをもたらす。なお、Ｇ１は一定である。差分電流ＩＰ−ＩＮは、差分電流ＩＰ−ＩＮに近似的に比例する差分出力電圧ＶＣＰ−ＶＣＮをもたらす。従って、差分電圧ＶＣＰ−ＶＣＮは、式３、
（３）  ＶＣＰ−ＶＣＮ＝Ｒ・（ＩＰ−ＩＮ）
＝Ｒ・Ｇ１・（ＶＤＤ−ＶｔｈＮ−｜ＶｔｈＰ｜−ＶＤＳＰ）［（ＶＰＰ−ＶＰＮ）−（ＶＮＰ−ＶＮＮ）］
によって与えられる。なお、Ｒは一定である。
【００５０】
差分入力電圧ＶＰＰ、ＶＰＮ、ＶＮＰ、ＶＮＮの第１及び第２の対の値が、図９の第１及び第２のインバータ７００ａ、７００ｂ並びに負荷電流制御ＮＭＯＳトランジスタ７３０によって決定される、より低い閾値電圧よりも低いと、第１の低電源出力端子４５０ａは、低電圧ＶＳＳを受けるよう、低電圧端子４７０へ結合され、第２の高電源出力端子４６０ｂは、高電圧ＶＤＤを受けるよう、高電圧端子４８０へ結合され、電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄ及び負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂは作動する。電流ＩＰＰＰ、ＩＰＰＮ、ＩＰＮＰ、ＩＰＮＮが、夫々、差動入力端電圧ＶＰＰ、ＶＰＮ、ＶＮＰ、ＶＮＮに夫々対応する大きさで、第１、第２、第３及び第４の電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄを流れる。第１及び第２の負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂ、第１及び第２の電圧制御ＰＭＯＳトランジスタ回路６１０ａ、６１０ｂ、並びに第１及び第２の電圧制御ＮＭＯＳトランジスタ回路６２０ａ、６２０ｂの導電率が、第１、第２、第３及び第４の電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄの導電率よりも大きい場合には、第１及び第２の電流制御ＰＭＯＳトランジスタ５４０ａ、５４０ｂのドレイン電圧ＶＤＰＰ、ＶＤＰＮは、夫々、ノード５９０ａ、５９０ｂの夫々において、式４、
（４）  ＶＤＰＰ，ＶＤＰＮ＝ＶｔｈＮ＋｜ＶｔｈＰ｜＋ＶＤＳＮ
によって示されるように、十分に同じ電圧に保たれる。なお、ＶＤＳＮは、負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂのドレイン−ソース間電圧である。
【００５１】
第１、第２、第３及び第４の電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄのドレイン電圧ＶＤＰＰ、ＶＤＰＮが、電圧ＶＰＰ＋｜ＶｔｈＰ｜、ＶＰＮ＋｜ＶｔｈＰ｜、ＶＮＰ＋｜ＶｔｈＰ｜、ＶＮＮ＋｜ＶｔｈＰ｜よりも高く保たれる場合には、第１、第２、第３及び第４の電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄは、３極領域で動作し、電圧ＶＰＰ−ＶＰＮ、ＶＮＰ−ＶＮＮは、式５、
（５）  ＩＰ−ＩＮ＝Ｇ２・（ＶＤＤ−ＶｔｈＮ−｜ＶｔｈＰ｜−ＶＤＳＮ）［（ＶＰＰ−ＶＰＮ）−（ＶＮＰ−ＶＮＮ）］
によって示されるように、２つの差分入力電圧ＶＰＰ−ＶＰＮ及びＶＮＰ−ＶＮＮの間の差に近似的に比例する差分電流ＩＰ−ＩＮをもたらす。なお、Ｇ２は一定である。差分電流ＩＰ−ＩＮは、差分電流ＩＰ−ＩＮに比例する差分出力電圧ＶＣＰ−ＶＣＮをもたらす。従って、差分電圧（ＶＣＰ−ＶＣＮ）の間の差は、式６、
（６）  ＶＣＰ−ＶＣＮ＝Ｒ２・（ＩＰ−ＩＮ）
＝Ｒ２・Ｇ２・（ＶＤＤ−ＶｔｈＮ−｜ＶｔｈＰ｜−ＶＤＳＰ）［（ＶＰＰ−ＶＰＮ）−（ＶＮＰ−ＶＮＮ）］
によって与えられる。なお、Ｒ２は一定である。
【００５２】
従って、ＤＤＡ４１０は、望ましく幅広い共通モード範囲（ＣＭＲ）に亘って効率的に動作することができる。この幅広いＣＭＲは、幅広い入力範囲を必要とする用途において有利となりうる。例えば、ＤＤＡ４１０は、以下でより詳細に記述されるように、ＬＶＤＳ受信器におけるＤＤＡ４１０の適用の際に、幅広い入力範囲に亘って改善された性能を有しうる。
【００５３】
負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂ及び負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂのドレイン−ソース間電圧ＶＤＳＰ、ＶＤＳＮは、夫々、比較的小さくすることができるので、電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄ及び電流制御ＮＭＯＳトランジスタ５６０ａ〜５６０ｄのドレイン−ソース間電圧も比較的小さい場合には、高電圧ＶＤＤは、式７、
（７）  ＶＤＤ＞ＶｔｈＮ＋｜ＮｔｈＰ｜
に従って、電圧制御ＮＭＯＳトランジスタ回路６２０ａ、６２０ｂのＮＭＯトランジスタの閾値電圧ＶｔｈＮと、電圧制御ＰＭＯＳトランジスタ回路６１０ａ、６１０ｂのＰＭＯＳトランジスタの閾値電圧｜ＶｔｈＰ｜との和にほぼ近い。従って、ＤＤＡ４１０は、高電圧ＶＤＤの望ましく低いレベルで動作することができる。ＤＤＡ４１０において電流制御トランジスタ５４０ａ〜５４０ｄ、５６０ａ〜５６０ｄを流れる電流は、電圧制御トランジスタ回路６１０ａ、６１０ｂ、６２０ａ、６２０ｂによって、及び負荷電流制御トランジスタ５５０ａ、５５０ｂ、５７０ａ、５７０ｂによって制限される。たとえ高電圧ＶＤＤが増大するとしても、ＤＤＡ４１０の全電流消費は、第１のバイアスレギュレータ４９０の第１の出力端子５００から負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂへの電圧を保つことによって、十分に一定で、低いレベルに保たれうる。
【００５４】
更に、ＤＤＡ４１０は、バンドギャップ基準回路又は精密なキャパシタ若しくは抵抗器のような特別なアナログ回路部品に対する必要性を伴わずに制御されうる。更に、ＤＤＡ４１０の個々の電子部品は、従来のＣＭＯＳロジック製造工程に従って製造可能である。
【００５５】
一例としては、図１０の模範的実施例の回路図に表されるように、単一出力ＤＤＡ７２０は、ＤＤＡ４１０と、第１及び第２の入力端子７４５ａ、７４５ｂを有する単一出力演算増幅器７３０とを有する。ＤＤＡ４１０の一対の差動出力端子の第１及び第２の端子４３０ａ、４３０ｂは、単一出力演算増幅器７３０の第１及び第２の入力端子７４５ａ、７４５ｂへ夫々結合されている。
【００５６】
図１１は、図１０の単一出力ＤＤＡ７２０における単一出力演算増幅器７３０の模範的実施例の回路図である。単一出力演算増幅器７３０は、第１及び第２のＮＭＯＳトランジスタ７４０ａ、７４０ｂを有する。第１及び第２のＰＭＯＳトランジスタ７５０ａ、７５０ｂも設けられている。ＮＭＯＳ及びＰＭＯＳトランジスタの夫々は、ゲート、ソース及びドレインを有する。第１及び第２のＮＭＯＳトランジスタ７４０ａ、７４０ｂのソースは、図１１に示された接地のような低電圧ＶＳＳを受けるよう、低電圧端子４７０へ結合されている。第１及び第２のＰＭＯＳトランジスタ７５０ａ、７５０ｂのソースは、高電圧ＶＤＤを受けるよう、高電圧端子４８０へ結合されている。第１のＮＭＯＳトランジスタ７４０ａのドレインは、第１のＰＭＯＳトランジスタ７５０ａのドレインへ並びに第１及び第２のＰＭＯＳトランジスタ７５０ａ、７５０ｂのゲートへ結合されている。第２のＮＭＯＳトランジスタ７４０ｂのゲートは、単一出力演算増幅器７３０の第２の入力端子７４５ｂへ結合されている。第１のＮＭＯＳトランジスタ７４０ａのゲートは、単一出力演算増幅器７３０の第１の入力端子７４５ａへ結合されている。第２のＮＭＯＳトランジスタ７４０ｂ及び第２のＰＭＯＳトランジスタ７５０ｂのドレインは、図１１に示されるように、単一出力演算増幅器７３０のシングルエンド出力７６０へ結合されている。
【００５７】
他の例としては、図１２の模範的実施例の回路図に表されるように、差動出力ＤＤＡ７７０は、ＤＤＡ４１０及び差動出力演算増幅器７７５を有する。差動出力演算増幅器７７５は、第１及び第２の入力端子７８０ａ、７８０ｂを有する。ＤＤＡ４１０の一対の差動出力端子の第１及び第２の端子４３０ａ、４３０ｂは、差動出力演算増幅器７７５の第１及び第２の入力端子７８０ａ、７８０ｂへ夫々結合されている。
【００５８】
図１３は、差動出力ＤＤＡ７７０における差動出力演算増幅器７７５の模範的実施例の回路図である。差動出力演算増幅器７７５は、第１及び第２のＮＭＯＳトランジスタ７８２ａ、７８２ｂを有する。第１及び第２のＰＭＯＳトランジスタ７８４ａ、７８４ｂも設けられている。個々のＮＭＯＳ及びＰＭＯＳトランジスタは、ゲート、ソース及びドレインを有する。差動出力演算増幅器７７５は、第１及び第２の抵抗器７８６、７８８を更に有し、個々の抵抗器は、第１の端子及び第２の端子を有する。
【００５９】
第１及び第２のＮＭＯＳトランジスタ７８２ａ、７８２ｂのソースは、図１３に示された接地のような低電圧ＶＳＳを受けるよう、低電圧端子４７０へ結合されている。第１及び第２のＰＭＯＳトランジスタ７８４ａ、７８４ｂのソースは、高電圧ＶＤＤを受けるよう、高電圧端子４８０へ結合されている。第１の抵抗器７８６の第２の端子は、第２の抵抗器７８８の第１の端子へ並びに第１及び第２のＰＭＯＳトランジスタ７８４ａ、７８４ｂのゲートへ結合されている。第１のＮＭＯＳトランジスタ７８２ａのゲートは、差動出力演算増幅器７７５の第１の入力端子７８０ａへ結合されている。第２のＮＭＯＳトランジスタ７８２ｂのゲートは、差動出力演算増幅器７７５の第２の入力端子７８０ｂへ結合されている。第１のＮＭＯＳトランジスタ７８２ａのドレインは、第１のＰＭＯＳトランジスタ７８４ａのドレインへ、第１の抵抗器７８６の第１の端子へ、及び一対の増幅された差動出力端子の第２の端子７９０ｂへ結合されている。第２のＮＭＯＳトランジスタ７８２ｂのドレインは、第２のＰＭＯＳトランジスタ７８４ｂのドレインへ、第２の抵抗器７８８の第２の端子へ、及び一対の増幅された差動出力端子の第１の端子７９０ａへ結合されている。
【００６０】
更なる他の例としては、図１４の模範的実施例の回路図に表されるように、差動出力微分差動比較器８２０は、ＤＤＡ４１０及び差動出力比較器８３０を有する。差動出力比較器８３０は、第１及び第２の入力端子８８０ａ、８８０ｂと、一対の比較器差動出力端子の第１及び第２の端子９１０ａ、９１０ｂとを有する。ＤＤＡ４１０の一対の差動出力端子の第１及び第２の端子４３０ａ、４３０ｂは、夫々、差動出力比較器８３０の第１及び第２の入力端子８８０ａ、８８０ｂへ結合されている。
【００６１】
図１５は、図１４の差動出力微分差動比較器８２０における差動出力比較器８３０の模範的実施例の回路図である。差動出力比較器８３０は、第１及び第２のＮＭＯＳトランジスタ８５０ａ、８５０ｂを有する。第１及び第２のＰＭＯＳトランジスタ８６０ａ、８６０ｂも設けられている。個々のトランジスタ８５０ａ、８５０ｂ、８６０ａ、８６０ｂは、ゲート、ソース及びドレインを有する。第１、第２及び第３の抵抗器８７０，８８０，８９０も設けられている。個々の抵抗器は、第１の端子及び第２の端子を有する。
【００６２】
第１及び第２のＮＭＯＳトランジスタ８５０ａ、８５０ｂのソースは、図１５に示された接地のような低電圧ＶＳＳを受けるよう、低電圧端子４７０へ結合されている。第１及び第２のＰＭＯＳトランジスタ８６０ａ、８６０ｂのソースは、高電圧ＶＤＤを受けるよう、高電圧端子４８０へ結合されている。第１の抵抗器８７０の第２の端子及び第２の抵抗器８８０の第１の端子は、第２のＰＭＯＳトランジスタ８６０ｂのゲートへ結合されている。第２の抵抗器８８０の第２の端子及び第３の抵抗器８９０の第１の端子は、第１のＰＭＯＳトランジスタ８６０ａのゲートへ結合されている。第１のＮＭＯＳトランジスタ８５０ａのゲートは、差動出力比較器８３０の第１の入力端子８８０ａへ結合されている。第２のＮＭＯＳトランジスタ８５０ｂのゲートは、差動出力比較器８３０の第２の入力端子８８０ｂへ結合されている。第１のＮＭＯＳトランジスタ８５０ａのドレインは、第１のＰＭＯＳトランジスタ８６０ａのドレインへ、第１の抵抗器８７０の第１の端子へ、及び一対の比較器差動出力端子の第２の端子９１０ｂへ結合されている。第２のＮＭＯＳトランジスタ８５０ｂのドレインは、第２のＰＭＯＳトランジスタ８６０ｂのドレインへ、第３の抵抗器８９０の第２の端子へ、及び一対の比較器差動出力端子の第１の端子９１０ａへ結合されている。
【００６３】
図１６は、図１０に示したＤＤＡ７２０のような単一出力ＤＤＡを有する差動受信器９２０の模範的実施例の回路図である。差動受信器９２０は、オフセット発生器９３０を有する。オフセット発生器９３０は、第１、第２及び第３のキャパシタ９４０ａ〜９４０ｃを有する。キャパシタの夫々は、第１の端子及び第２の端子を有する。第１、第２、第３及び第４のスイッチ９５０ａ〜９５０ｄも設けられている。個々のスイッチは、第１の端子及び第２の端子を有する。第１のスイッチ９５０ａの第１の端子は、高電圧ＶＤＤを受けるよう、高電圧端子４８０へ結合されている。第１のスイッチ９５０ａの第２の端子は、第１のキャパシタ９４０ａの第１の端子へ及び第２のスイッチ９５０ｂの第２の端子へ結合されている。第２のスイッチ９５０ｂの第１の端子は、第３のスイッチ９５０ｃの第１の端子へ、第２のキャパシタ９４０ｂの第２の端子へ、第３のキャパシタ９４０ｃの第２の端子へ、及び高電圧ＶＤＤのおよそ半分の電圧レベルである電圧ＶＤＤ／２へ結合されている。第３のスイッチ９５０ｃの第２の端子は、第１のキャパシタ９４０ａの第２の端子へ、第２のキャパシタ９４０ｂの第１の端子へ、及び第４のスイッチ９５０ｄの第１の端子へ結合されている。第４のスイッチ９５０ｄの第２の端子は、第３のキャパシタ９４０ｃの第１の端子へ結合されている。
【００６４】
差動電圧セレクタ９６０は、単一出力ＤＤＡ７２０の差動入力端子の第２の対の第１及び第２の端子４２０ｃ、４２０ｄへ、（ｉ）第３のキャパシタ９４０ｃの第１及び第２の端子の夫々、又は（ｉｉ）第３のキャパシタ９４０ｃの第２及び第１の端子の夫々を、単一出力ＤＤＡ７２０の出力に依存して選択的に結合するように設けられている。例えば、差動電圧セレクタ９６０は、図１６に示されるように、更なる一対のスイッチを有しても良い。
【００６５】
図１７は、図１２に示した差動出力ＤＤＡ７７０のような差動出力ＤＤＡを有する差動受信器９７０の他の模範的実施例の回路図である。オフセット電圧発生器９９０の他の模範的実施例は、差動出力ＤＤＡ７７０の基準電圧入力に印加されるオフセット電圧を発生させるよう構成されている。
【００６６】
オフセット電圧発生器は、第１、第２及び第３の抵抗器１０００ａ〜１０００ｃを有する。抵抗器１０００ａ〜１０００ｃの夫々は、第１及び第２の端子を有する。第１の抵抗器１０００ａの第１の端子は、差動出力ＤＤＡ７７０の一対の差動出力端子の第１の端子４３０ａへ結合されている。第１の抵抗器１０００ａの第２の端子は、第２の抵抗器１０００ｂの第１の端子へ、及び差動出力ＤＤＡ７７０の差動入力端子の第２の対の第２の端子４２０ｄへ結合されている。第２の抵抗器１０００ｂの第２の端子は、第３の抵抗器１０００ｃの第１の端子へ、及び差動出力ＤＤＡ７７０の差動入力端子の第２の対の第１の端子４２０ｃへ結合されている。第３の抵抗器１０００ｃの第２の端子は、差動出力ＤＤＡ７７０の一対の差動出力端子の第２の端子４３０ｂへ結合されている。
【００６７】
図１８は、差動受信器を形成するように、ＤＤＡ４１０の差動入力端子の第２の対の第１及び第２の端子４２０ｃ、４２０ｄへ印加される基準オフセット電圧を供給するよう構成されたオフセット電圧発生器１０１０の更なる他の模範的実施例の回路図である。
【００６８】
オフセット電圧発生器１０１０は、第１、第２、第３、第４、第５及び第６のＮＭＯＳトランジスタ１０４０ａ〜１０４０ｆを有する中心電圧発生器１０３０を有する。個々のトランジスタは、ゲート、ソース及びドレインを有する。第１、第２、第３及び第４のＮＭＯトランジスタ１０４０ａ〜１０４０ｄのソースは、低電圧ＶＳＳを受けるよう、低電圧端子４７０へ結合されている。第１及び第２のＮＭＯＳトランジスタ１０４０ａ、１０４０ｂのドレインは、第５のＮＭＯＳトランジスタ１０４０ｅのソースへ結合されている。第３及び第４のＮＭＯＳトランジスタ１０４０ｃ、１０４０ｄのドレインは、第６のＮＭＯＳトランジスタ１０４０ｆのソースへ結合されている。第１のＮＭＯＳトランジスタ１０４０ａのゲートは、一対の差動出力端子の第２の端子４３０ｂへ結合されている。第２のＮＭＯＳトランジスタ１０４０ｂのゲートは、一対の差動出力端子の第１の端子４３０ａへ結合されている。
【００６９】
中心電圧発生器１０３０は、第１及び第２のＰＭＯＳトランジスタ１０５０ａ、１０５０ｂを更に有する。個々のトランジスタは、ゲート、ソース及びドレインを有する。第５のＮＭＯＳトランジスタ１０４０ｅのドレインは、第５のＮＭＯＳトランジスタ１０４０ｅのゲートへ、第６のＮＭＯＳトランジスタ１０４０ｆのゲートへ、第１のＰＭＯＳトランジスタ１０５０ａのドレインへ、並びに第１及び第２のＰＭＯＳトランジスタ１０５０ａ、１０５０ｂのゲートへ結合されている。第３のＮＭＯＳトランジスタ１０４０ｃのゲートは、第４のＮＭＯＳトランジスタ１０４０ｄのゲートへ、第６のＮＭＯＳトランジスタ１０４０ｆのドレインへ、及び第２のＰＭＯＳトランジスタ１０５０ｂのドレインへ結合されている。第１及び第２のＰＭＯＳトランジスタ１０５０ａ、１０５０ｂのソースは、高電圧ＶＤＤを受けるよう、高電圧端子４８０へ結合されている。差分出力電圧ＶＣＰ及びＶＣＮの中心電圧ＶＣＭは、第６のＮＭＯＳトランジスタ１０４０ｆのドレインで供給される。
【００７０】
オフセット電圧発生器１０１０は、ゲート、ソース及びドレインを有するＰＭＯＳトランジスタ１０６０を有する第１のオフセット電圧回路１０５５を更に有する。第１、第２及び第３のＮＭＯＳトランジスタ１０７０ａ〜１０７０ｂが、また、設けられており、個々のトランジスタは、ゲート、ソース及びドレインを有する。ＰＭＯＳトランジスタ１０６０のソースは、高電圧ＶＤＤへ結合されている。ＰＭＯＳトランジスタ１０６０のゲートは、中心電圧発生器１０３０の第２のＰＭＯＳトランジスタ１０５０ｂのゲートへ結合されている。第３のＮＭＯＳトランジスタ１０７０ｃのドレインは、ＰＭＯＳトランジスタ１０６０のドレインへ、第１のＮＭＯＳトランジスタ１０７０ａのゲートへ、及びＤＤＡ４１０の差動入力端子の第２の対の第１の端子４２０ｃへ結合されている。第２のＮＭＯＳトランジスタ１０７０ｂのゲートは、ノード６４５において、中心電圧ＶＣＭを受けるよう、中心電圧発生器１０３０の第４のＮＭＯＳトランジスタ１０４０ｄのゲートへ結合されている。第３のＮＭＯＳトランジスタ１０７０ｃのゲートは、中心電圧発生器１０３０の第６のＮＭＯＳトランジスタ１０４０ｆのゲートへ結合されている。
【００７１】
オフセット電圧発生器１０１０は、ゲート、ソース及びドレインを有するＰＭＯＳトランジスタ１０８０を有する第２のオフセット電圧回路１０７５を更に有する。ＰＭＯＳトランジスタ１０８０のゲートは、第１のオフセット電圧回路１０５５のＰＭＯＳトランジスタ１０６０のゲートへ、及び中心電圧発生器１０３０の第２のＰＭＯＳトランジスタ１０５０ｂのゲートへ結合されている。ＰＭＯＳトランジスタ１０８０のソースは、高電圧ＶＤＤへ結合されている。第１、第２及び第３のＮＭＯＳトランジスタ１０９０ａ〜１０９０ｃも設けられており、個々のトランジスタは、ゲート、ソース及びドレインを有する。第３のＮＭＯＳトランジスタ１０９０ｃのドレインは、ＰＭＯＳトランジスタ１０８０のドレインへ、第１のＮＭＯＳトランジスタ１０９０ａのゲートへ、及びＤＤＡ４１０の差動入力端子の第２の対の第２の端子４２０ｄへ結合されている。第２のＮＭＯＳトランジスタ１０９０ｂのゲートは、第１のオフセット電圧回路１０５５の第２のＮＭＯＳトランジスタ１０７０ｂのゲートへ結合されている。第３のＮＭＯＳトランジスタ１０９０ｃのゲートは、第１のオフセット電圧回路１０５５の第３のＮＭＯＳトランジスタ１０７０ｃのゲートへ結合されている。
【００７２】
中心電圧発生器１０３０の第１、第２、第３及び第４のＮＭＯＳトランジスタ１０４０ａ〜１０４０ｄ、並びに第１及び第２のオフセット電圧回路１０５５、１０７５の第２のＮＭＯＳトランジスタ１０７０ｂ、１０９０ｂは、ほぼ同じ電気的特性を有しても良い。第１のオフセット電圧回路１０５５の第１のＮＭＯＳトランジスタ１０７０ａは、第２のＮＭＯＳトランジスタ１０７０ｂの導電率よりも小さい導電率を有しても良い。第２のオフセット電圧回路１０７５の第１のＮＭＯＳトランジスタ１０９０ａは、第２のＮＭＯトランジスタ１０９０ｂの導電率よりも大きい導電率を有しても良い。
【００７３】
中心電圧発生器１０３０の第５及び第６のＮＭＯＳトランジスタ１０４０ｅ、１０４０ｆ、並びに第１及び第２のオフセット電圧回路１０５５、１０７５の第３のＮＭＯＳトランジスタ１０７０ｃ、１０９０ｃは、ほぼ同じ電気的特性を有しても良い。中心電圧発生器１０３０の第１及び第２のＰＭＯＳトランジスタ１０５０ａ、１０５０ｂ、並びに第１及び第２のオフセット電圧回路１０５５、１０７５のＰＭＯＳトランジスタ１０６０、１０８０は、ほぼ同じ電気的特性を有しても良い。
【００７４】
図１６、１７及び１８の模範的実施例に表されるようなオフセット電圧発生器９３０、９９０、１０１０が夫々使用される場合には、それらの図に関して夫々記述されたＬＶＤＳ受信器９２０、９７０、１０１０の夫々の出力電圧（単一出力ではＶｏｕｔ、差動出力ではＶｏｕｔ＝ＶｏｕｔＰ−ＶｏｕｔＮ）は、第１及び第２の差動入力電圧（Ｖｉｎ＝ＶＰＰ−ＶＰＮ）の間の差に対してヒステリシス電圧Ｖｈを有するよう適合される。ヒステリシス電圧Ｖｈは、オフセット電圧発生器９３０、９９０、１０１０の２つの端子４２０ｃ、４２０ｄの間のノードで与えられる。ヒステリシス電圧Ｖｈは、Ｖｈ＝ＶＮＰ−ＶＮＮであっても良い。
【００７５】
図１９は、入力電圧の差がより高い閾値電圧（Ｖｈ）へと増大し、より高い閾値電圧を横切り、より低い閾値電圧（−Ｖｈ）へと戻り、より低い電圧を横切るように、入力電圧の差（Ｖｉｎ）の関数としての出力電圧（Ｖｏｕｔ）のプロットを示すグラフである。
【００７６】
図２０は、利得変調入力端子１１１０を有するＤＤＡ１１００の回路図である。利得変調入力端子１１１０に結合された変調装置１１２０は、出力信号（ＶＣＰ、ＶＣＮ）を変調するよう、変調信号をＤＤＡ４１０へ入力することができる。式（３）又は（６）に示したように、ＤＤＡ４１０の利得は、電源からの高電圧ＶＤＤと、負荷電流制御トランジスタ５５０ａ、５５０ｂ、５７０ａ、５７０ｂのドレイン−ソース間電圧ＶＤＳＰ、ＶＤＳＮによって変調可能である。負荷電流制御トランジスタ５５０ａ、５５０ｂ、５７０ａ、５７０ｂのドレイン−ソース間電圧ＶＤＳＰ、ＶＤＳＮは、第１のバイアスレギュレータ４９０の第１及び第２の出力端子５００、５１０によって制御可能である。例えば、変調装置１１２０は、差動出力端子４３０ａ、４３０ｂにおける出力信号（ＶＣＰ、ＶＣＮ）を変調するよう、図４に示した第１のバイアスレギュレータ４９０の第２のバイアス出力端子５１０へ変調信号を入力しても良い。
【００７７】
図２１は、ＤＤＡ１２００の他の実施例の回路図である。本実施例において、第１、第２、第３及び第４の電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄのソース並びに第１及び第２の負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂのソースは、高電圧ＶＤＤを受けるよう、高電圧端子４８０へ結合されている。第１、第２、第３及び第４の電流制御ＮＭＯＳトランジスタ５６０ａ〜５６０ｄのソース並びに第１及び第２の負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂのソースは、低電圧ＶＳＳを受けるよう、低電圧端子４７０へ結合されている。
【００７８】
第１のバイアスレギュレータ４９０は、第１及び第２の抵抗器１２１０ａ、１２１０ｂを有する。抵抗器１２１０ａ、１２１０ｂの夫々は、第１の端子及び第２の端子を有する。入力端子及び出力端子を有するシュミットインバータ１２２０も設けられている。第１の抵抗器１２１０ａの第２の端子は、第２の抵抗器１２１０ｂの第２の端子へ、及びシュミットインバータ１２２０の入力端子へ結合されている。シュミットインバータ１２２０の出力端子は、第１のバイアスレギュレータ４９０の第１及び第２の出力端子５００、５１０へ結合されている。第１の抵抗器１２１０ａの第１の端子は、第１の入力電圧ＶＰＰを受けるよう、差動入力端子の第１の対の第１の端子４２０ａへ結合されており、一方、第２の抵抗器１２１０ｂの第１の端子は、第２の入力電圧ＶＰＮを受けるよう、差動入力端子の第１の対の第２の端子４２０ｂへ結合されている。
【００７９】
差動入力電圧ＶＰＰ、ＶＰＮ、ＶＮＰ、ＶＮＮの第１及び第２の対が第１のバイアスレギュレータ４９０のシュミットインバータ１２２０のより高い閾値電圧よりも高いと、シュミットインバータ１２２０は低電圧を出力する。結果として、負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂはオンとされ、負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂはオフとされる。負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂが電流制御ＮＭＯＳトランジスタ５６０ａ〜５６０ｄの導電率よりも十分に高い導電率を有する場合には、負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂのドレイン−ソース間電圧ＶＤＳＰは相対的に小さい。従って、電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄを流れる電流は、電流制御ＮＭＯＳトランジスタ５６０ａ〜５６０ｄを流れる電流よりも十分に小さいので、電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄを流れる電流は、近似計算の目的のために無視可能である。差分出力電圧（ＶＣＰ−ＶＣＮ）の間の差は、上記式（３）によって近似可能である。
【００８０】
同様に、差動入力電圧ＶＰＰ、ＶＰＮ、ＶＮＰ、ＶＮＮの第１及び第２の対が第１のバイアスレギュレータ４９０のシュミットインバータ１２２０のより低い閾値電圧よりも低いと、シュミットインバータ１２２０は高電圧を出力する。結果として、負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂはオフとされ、負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂはオンとされる。負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂが電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄの導電率よりも十分に高い導電率を有する場合には、負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂのドレイン−ソース間電圧ＶＤＳＮは相対的に小さい。従って、電流制御ＮＭＯＳトランジスタ５６０ａ〜５６０ｄを流れる電流は、電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄを流れる電流よりも十分に小さいので、電流制御ＮＭＯＳトランジスタ５６０ａ〜５６０ｄを流れる電流は、近似計算の目的のために無視可能である。差分出力電圧（ＶＣＰ−ＶＣＮ）の間の差は、ＤＤＡ１２００が要望通りに動作することを示す上記式（６）によって近似可能である。
【００８１】
図２１のＤＤＡ１２００は、他の微分差動増幅器よりも、シリコン基板のより小さい領域のような、より小さい物理的領域を占有するので、ある用途において有利となりうる。例えば、図２１のＤＤＡ１２００は、ＤＤＡ１２００の第１及び第２の抵抗器１２１０ａ、１２１０ｂ並びにシュミットインバータ１２２０がＤＤＡ４１０の第１のバイアスレギュレータ４９０及びスイッチング電圧源に置き換わるので、図４のＤＤＡ４１０よりも小さい領域を占有しうる。
【００８２】
図２２は、ＤＤＡ１３００の他の実施例の回路図である。本実施例において、第１、第２、第３及び第４の電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄのソース並びに第１及び第２の負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂのソースは、高電圧ＶＤＤを受けるよう、高電圧端子４８０へ結合されている。第１、第２、第３及び第４の電流制御ＮＭＯＳトランジスタ５６０ａ〜５６０ｄのソース並びに第１及び第２の負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂのソースは、低電圧ＶＳＳを受けるよう、低電圧端子４７０へ結合されている。
【００８３】
第１のバイアスレギュレータ４９０のＰＭＯＳトランジスタ５２０のソースは、高電圧ＶＤＤを受けるよう、高電圧端子４８０へ結合されている。ＰＭＯＳトランジスタ５２０のドレイン及びゲートは、第１のバイアスレギュレータ４９０の第１の出力端子５００へ結合されている。第１のバイアスレギュレータ４９０のＮＭＯＳトランジスタ５３０のソースは、低電圧ＶＳＳを受けるよう、低電圧端子４７０へ結合されている。ＮＭＯＳトランジスタ５３０のドレイン及びゲートは、ＰＭＯＳトランジスタ５２０のドレインへ、及び第１のバイアスレギュレータ４９０の第２の出力端子５１０へ結合されている。ＤＤＡ１３００の第１及び第２の負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂのゲートは、第１のバイアスレギュレータ４９０の第１の出力端子５００へ結合されており、第１及び第２の負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂのゲートは、第１のバイアスレギュレータ４９０の第２の出力端子５１０へ結合されている。
【００８４】
動作時に、第１及び第２の負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂ並びに第１及び第２の負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂは、長時間に亘って十分に一定の電流を供給する。電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄ及び電流制御ＮＭＯＳトランジスタ５６０ａ〜５６０ｄは、ほぼ同時にオンとされる。負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂのドレイン−ソース間電圧ＶＤＳＰ及び負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂのドレイン−ソース間電圧ＶＤＳＮが小さくなるように選択される場合には、式８及び９、
（８）  ＶＣＭ＝ＶｔｈＮ＋Δ
（９）  ＶＤＤ＝ＶｔｈＮ＋｜ＶｔｈＰ｜＋Δ
によって示されるように、差分出力電圧ＶＣＰ、ＶＣＮの（ノード６４５における）中心電圧ＶＣＭは、電圧制御ＮＭＯＳトランジスタ６２０ａ、６２０ｂの閾値電圧ＶｔｈＮに達し、高電圧ＶＤＤは、閾値電圧の和（ＶｔｈＮ＋｜ＶｔｈＰ｜）に達する。なお、Δは比較的小さな値である。
【００８５】
差動入力電圧ＶＰＰ、ＶＰＮ、ＶＮＰ、ＶＮＮの第１及び第２の対が差分出力電圧ＶＣＰ、ＶＣＮの（ノード６４５における）中心電圧ＶＣＭよりも高いと、電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄはオフとされ、電流制御ＮＭＯＳトランジスタ５６０ａ〜５６０ｄは、３極領域で動作する。従って、差分出力電圧の間の差（ＶＣＰ−ＶＣＮ）は、式１０によって与えられる。
【００８６】
（１０）  ＶＣＰ−ＶＣＮ＝Ｒ・Ｇ１・ＶＤＳＮ・［（ＶＰＰ−ＶＰＮ）−（ＶＮＰ−ＶＮＮ）］
差動入力電圧ＶＰＰ、ＶＰＮ、ＶＮＰ、ＶＮＮの第１及び第２の対が差分出力電圧ＶＣＰ、ＶＣＮの（ノード６４５における）中心電圧ＶＣＭよりも低いと、電流制御ＮＭＯＳトランジスタ５６０ａ〜５６０ｄはオフとされ、電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄは、３極領域で動作する。従って、差分出力電圧の間の差（ＶＣＰ−ＶＣＮ）は、式１１によって与えられる。
【００８７】
（１１）  ＶＣＰ−ＶＣＮ＝Ｒ・Ｇ２・ＶＤＳＰ・［（ＶＰＰ−ＶＰＮ）−（ＶＮＰ−ＶＮＮ）］
従って、ＤＤＡ１３００は、要望通りに動作する。
【００８８】
差分入力ＶＮＰ、ＶＮＮの第２の対が中心電圧ＶＣＭの近くで一定である場合には、第３及び第４の電流制御ＰＭＯＳトランジスタ５４０ｃ、５４０ｄ並びに第３及び第４の電流制御ＮＭＯＳトランジスタ５６０ｃ、５６０ｄは、ほぼ同時に、オンとされて３極領域で動作する。第１及び第２の負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂ並びに第１及び第２の負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂは、ほぼ同時にオンとされるので、差分入力ＶＰＰ、ＶＰＮの第１の対は、ＶＳＳに近い値からＶＤＤに近い値へ変化可能であり、一方、差分入力ＶＮＰ、ＶＮＮの第２の対は、中心電圧ＶＣＭの近くで一定である。図４の電圧スイッチング電源４４０のような電圧スイッチング電源又は図２１のシュミットインバータ１２２０のようなシュミットインバータを用いないと、２つの閾値電圧の間には遷移領域が存在せず、ＤＤＡ１３００の動作は、十分に幅広い共通モード入力範囲の全体に亘って継続する。
【００８９】
図２３は、ＤＤＡ１４００の他の実施例の回路図である。本実施例において、第１、第２、第３及び第４の電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄのソース並びに第１及び第２の負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂのソースは、高電圧ＶＤＤを受けるよう、高電圧端子４８０へ結合されている。第１、第２、第３及び第４の電流制御ＮＭＯＳトランジスタ５６０ａ〜５６０ｄのソース並びに第１及び第２の負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂのソースは、低電圧ＶＳＳを受けるよう、低電圧端子４７０へ結合されている。
【００９０】
第１のバイアスレギュレータ４９０は、如何なる個別電子部品をも含まない。むしろ、本実施例における第１のバイアスレギュレータ４９０は、第１のバイアスレギュレータ４９０の第１の出力端子５００の、第１のバイアスレギュレータ４９０の第２の出力端子５１０への結合及び第２のバイアスレギュレータ６３０の第１の出力端子６３５ａへの結合を有する。従って、第１の負荷電流制御ＰＭＯＳトランジスタ５５０ａのゲート及び第１の負荷電流制御ＮＭＯＳトランジスタ５７０ａのゲートは、第２のバイアスレギュレータ６３０の第１の出力端子６３５ａへ結合されている。更に、第２の負荷電流制御ＰＭＯＳトランジスタ５５０ｂのゲート及び第２の負荷電流制御ＮＭＯＳトランジスタ５７０ｂのゲートは、第２のバイアスレギュレータ６３０の第２の出力端子６３５ｂへ結合されている。
【００９１】
動作時に、第１、第２、第３及び第４の電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｃ、第１、第２、第３及び第４の電流制御ＮＭＯトランジスタ５６０ａ〜５６０ｄ、第１及び第２の負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂ、並びに第１及び第２の負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂは、図２２のＤＤＡ１３００におけるトランジスタと同じく、ほぼ同時にオンとされる。第１及び第２の負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂのドレイン−ソース間電圧ＶＤＳＰ及び第１及び第２の負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂのドレイン−ソース間電圧ＶＤＳＮが小さくなるように選択される場合には、式１２及び１３、
（１２）  ＶＣＭ＝ＶｔｈＮ＋Δ
（１３）  ＶＤＤ＝ＶｔｈＮ＋ＶｔｈＰ＋Δ
によって示されるように、差分出力電圧ＶＣＰ、ＶＣＮの（ノード６４５における）中心電圧ＶＣＭは、閾値電圧ＶｔｈＮにほぼ近くなり、高電圧ＶＤＤは、閾値電圧ＶｔｈＮ、｜ＶｔｈＰ｜の和にほぼ近くなる。
【００９２】
差動入力電圧ＶＰＰ、ＶＰＮの第１の対が中心電圧ＶＣＭよりも高いと、第１及び第２の電流制御ＮＭＯＳトランジスタ５６０ａ、５６０ｂは、３極領域で動作し、一方、第１及び第２の電流制御ＰＭＯＳトランジスタ５４０ａ、５４０ｂはオフとされる。差動入力電圧ＶＰＰ、ＶＰＮの第１の対が中心電圧ＶＣＭよりも低いと、第１及び第２の電流制御ＰＭＯＳトランジスタ５４０ａ、５４０ｂは、３極領域で動作し、一方、第１及び第２の電流制御ＮＭＯＳトランジスタ５６０ａ、５６０ｂはオフとされる。
【００９３】
差動入力電圧ＶＮＰ、ＶＮＮの第２の対が中心電圧ＶＣＭに近いと、第３及び第４の電流制御ＰＭＯＳトランジスタ５４０ｃ、５４０ｄ並びに第３及び第４の電流制御ＮＭＯＳトランジスタ５６０ｃ、５６０ｄは、オンとされて３極領域で動作する。
【００９４】
第２のバイアスレギュレータ６３０の第１及び第２の出力端子６３５ａ、６３５ｂの電圧が、図２３に示すように、ノード６４５における中心電圧ＶＣＭとほぼ同じであると、第１及び第２の負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂを流れる電流は、ほぼ同じ大きさとなり、第１及び第２の負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂを流れる電流は、ほぼ同じ大きさとなる。このような状況下で、図２３のＤＤＡ１４００は、図２２のＤＤＡ１３００に類似した動作をする。
【００９５】
しかし、図８の第２のバイアスレギュレータ６３０が図２３のＤＤＡ１４００において使用されると、第２のバイアスレギュレータ６３０の第１の出力端子６３５ａの電圧と第２の出力端子６３５ｂの電圧とは、異なる。この電圧差は、第１の負荷電流制御ＮＭＯＳトランジスタ５７０ａを流れる電流と、第２の負荷電流制御ＮＭＯＳトランジスタ５７０ｂを流れる電流との間の差とともに、第１の負荷電流制御ＰＭＯＳトランジスタ５５０ａを流れる電流と、第２の負荷電流制御ＰＭＯＳトランジスタ５５０ｂを流れる電流との間の差を含み、このような差は、差分出力電圧ＶＣＰ、ＶＣＮへの正のフィードバックをもたらす。このような状況下で、ＤＤＡ１４００は、微分差動比較器として、利得を増大させながら動作する。
【００９６】
電圧制御ＰＭＯトランジスタ回路６１０ａ、６１０ｂ及び電圧制御ＮＭＯトランジスタ回路６２０ａ、６２０ｂ、並びに、負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂ及び負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂの使用によって、第２のバイアスレギュレータ６３０の第１及び第２の出力端子６３５ａ、６３５ｂの共通モード電圧は、中心電圧ＶＣＭへの負のフィードバックをもたらし、一方、第２のバイアスレギュレータ６３０の第１及び第２の出力端子６３５ａ、６３５ｂの間の正の差分電圧は、差分出力電圧ＶＣＰ、ＶＣＮへの正のフィードバックをもたらす。従って、ＤＤＡ１４００は、微分差動比較器よりも安定した中心電圧及び大きな利得を有しうる。
【００９７】
更に、図２３のＤＤＡ１４００の第１のバイアスレギュレータ４９０は、如何なる電子部品も含まないので、ＤＤＡ１４００は、有利に小さくなるよう製造可能である。例えば、ＤＤＡ１４００は、シリコンの望ましく小さい領域上に形成可能である。
【００９８】
図２４は、ＤＤＡ１５００の他の実施例の回路図である。本実施例において、第１、第２、第３及び第４の電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄのソース並びに第１及び第２の負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂのソースは、高電圧ＶＤＤを受けるよう、高電圧端子４８０へ結合されている。第１、第２、第３及び第４の電流制御ＮＭＯＳトランジスタ５６０ａ〜５６０ｄのソース並びに第１及び第２の負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂのソースは、低電圧ＶＳＳを受けるよう、低電圧端子４７０へ結合されている。
【００９９】
第１のバイアスレギュレータ４９０のＰＭＯＳトランジスタ５２０のソースは、高電圧ＶＤＤを受けるよう、高電圧端子４８０へ結合されている。ＰＭＯＳトランジスタ５２０のドレイン及びゲートは、第１のバイアスレギュレータ４９０の第１の出力端子５００へ結合されている。第１のバイアスレギュレータ４９０のＮＭＯＳトランジスタ５３０のソースは、低電圧ＶＳＳを受けるよう、低電圧端子４７０へ結合されている。ＮＭＯＳトランジスタ５３０のドレイン及びゲートは、第１のバイアスレギュレータ４９０の第２の出力端子５１０へ結合されている。ＰＭＯＳトランジスタ５２０及びＮＭＯＳトランジスタ５３０のドレインは、抵抗器１５１０へ結合されている。第１のバイアスレギュレータ４９０の第１の出力端子５００は、第１及び第２の電圧制御ＰＭＯＳトランジスタ回路６１０ａ、６１０ｂのゲート端子へ結合されており、第１のバイアスレギュレータ４９０の第２の出力端子５１０は、第１及び第２の電圧制御ＮＭＯＳトランジスタ回路６２０ａ、６２０ｂのゲート端子へ結合されている。
【０１００】
ＤＤＡ１５００の第１の負荷電流制御ＰＭＯＳトランジスタ５５０ａ及び第１の負荷電流制御ＮＭＯＳトランジスタ５７０ａのゲートは、第２のバイアスレギュレータ６３０の第１の出力端子６３５ａへ結合されている。第２の負荷電流制御ＰＭＯＳトランジスタ５５０ｂ及び第２の負荷電流制御ＮＭＯＳトランジスタ５７０ｂのゲートは、第２のバイアスレギュレータ６３０の第２の出力端子６３５ｂへ結合されている。
【０１０１】
動作時に、負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂのドレイン−ソース間電圧ＶＤＳＰ並びに負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂのドレイン−ソース間電圧ＶＤＳＮが、第１のバイアスレギュレータ４９０の第１及び第２の出力端子の電圧を選択することによって、小さくなるよう選択される場合には、差分出力電圧ＶＣＰ、ＶＣＮの（ノード６４５における）中心電圧ＶＣＭは、およそＶＤＤ／２に保たれ、第１及び第２の負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂ並びに第１及び第２の負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂは、オフとされて、長時間に亘って十分に一定の電流を供給する。電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄ及び電流制御ＮＭＯＳトランジスタ５６０ａ〜５６０ｄは、ほぼ同時にオンとされて、３極領域で動作する。
【０１０２】
電圧制御ＰＭＯＳトランジスタ回路６１０ａ、６１０ｂのゲート端子及び電圧制御ＮＭＯＳトランジスタ回路６２０ａ、６２０ｂのゲート端子の電圧は、ＶＤＤの幅広い範囲で十分に一定に保たれるので、電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄ及び電流制御ＮＭＯＳトランジスタ５６０ａ〜５６０ｄは、ＶＤＤの幅広い範囲において、３極領域で動作する。
【０１０３】
図２５は、ＤＤＡ１６００の他の実施例の回路図である。図２４のＤＤＡ１５００と比較して、ＤＤＡ１６００の第１のバイアスレギュレータ４９０は、図４に示した第１のバイアスレギュレータ４９０である。第２のバイアスレギュレータ６３０は、単一出力を有するよう、図７の第２のバイアスレギュレータ６３０である。ＤＤＡ１５００の回路の抵抗器の欠如は、標準的なロジックプロセスを用いる、より容易な実施を可能にする。
【０１０４】
図２６は、ＤＤＡ１７００の更なる他の実施例の回路図である。図２５のＤＤＡ１６００と比較して、電圧制御ＰＭＯＳトランジスタ回路６１０ａ、６１０ｂ及び電圧制御ＮＭＯＳトランジスタ回路６２０ａ、６２０ｂは、夫々、（ＰＭＯＳトランジスタ６１０ａ１〜６１０ａ３、６１０ｂ１〜６１０ｂ３として示された）３つのＰＭＯＳトランジスタと、（ＮＭＯＳトランジスタ６２０ａ１〜６２０ａ３、６２０ｂ１〜６２０ｂ３として示された）３つのＮＭＯＳトランジスタとを有する。第１及び第２の電圧制御ＰＭＯＳトランジスタ回路６１０ａ、６１０ｂの第１のＰＭＯＳトランジスタ６１０ａ１、６１０ｂ１のソースは、夫々、第１及び第２の電流制御ＰＭＯＳトランジスタ５４０ａ、５４０ｂのドレインへ結合されている。第１及び第２の電圧制御ＰＭＯＳトランジスタ回路６１０ａ、６１０ｂの第２のＰＭＯＳトランジスタ６１０ａ２、６１０ｂ２のソースは、夫々、第４及び第３の電流制御ＰＭＯＳトランジスタ５４０ｄ、５４０ｃのドレインへ結合されている。第１及び第２の電圧制御ＰＭＯＳトランジスタ回路６１０ａ、６１０ｂの第３のＰＭＯＳトランジスタ６１０ａ３、６１０ｂ３のソースは、夫々、第１及び第２の負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂのドレインへ結合されている。
【０１０５】
第１及び第２の電圧制御ＮＭＯＳトランジスタ回路６２０ａ、６２０ｂの第１のＮＭＯＳトランジスタ６２０ａ１、６２０ｂ１のソースは、夫々、第１及び第２の電流制御ＮＭＯＳトランジスタ５６０ａ、５６０ｂのドレインへ結合されている。第１及び第２の電圧制御ＮＭＯＳトランジスタ回路６２０ａ、６２０ｂの第２のＮＭＯＳトランジスタ６２０ａ２、６２０ｂ２のソースは、夫々、第４及び第３の電流制御ＮＭＯＳトランジスタ５６０ｄ、５６０ｃのドレインへ結合されている。第１及び第２の電圧制御ＮＭＯＳトランジスタ回路６２０ａ、６２０ｂの第３のＰＭＯＳトランジスタ６２０ａ３、６２０ｂ３のソースは、夫々、第１及び第２の負荷電流制御ＮＭＯＳトランジスタ５７０ａ、５７０ｂのドレインへ結合されている。第１及び第２の負荷電流制御ＰＭＯＳトランジスタ５５０ａ、５５０ｂ並びに電流制御ＰＭＯＳトランジスタ５４０ａ〜５４０ｄは、第１及び第２の電圧制御ＰＭＯＳトランジスタ回路６１０ａ、６１０ｂのＰＭＯＳトランジスタ６１０ａ１〜６１０ａ３ｍ６１０ｂ１〜６１０ｂ３によって分離されるので、ＤＤＡ１７００は、差分入力が変化する場合に、より安定しうる。
【０１０６】
本発明を構成する実施例は、その実施例に関して相当に詳細に記述されているが、他の変形が可能である。例えば、ＤＤＡ４１０の個別電子部品は、本願で具体的構造の例として挙げられるものと等価な他の電子的構造を有しても良い。更に、「第１」、「第２」、「第３」及び「第４」のような、相対的又は前後関係に依存する語は、模範的実施例に関して使用され、置き換えが可能である。従って、添付の特許請求の範囲は、本願に含まれる実施例の説明に限定されるべきではない。
【図面の簡単な説明】
【０１０７】
【図１】従来の低電圧差分信号伝達（ＬＶＤＳ）受信器の一実施例の回路図である。
【図２】図１のＬＶＤＳ受信器内の従来の微分差動増幅器（ＤＤＡ）の一実施例の回路図である。
【図３】差動演算増幅器である従来のＬＶＤＳの一実施例の回路図である。
【図４】本発明に従う微分差動増幅器（ＤＤＡ）の一実施例の回路図である。
【図５】微分差動増幅器を表す図式対象の回路図である。
【図６】図４の第２のバイアス制御の一実施例の回路図である。
【図７】図４の第２のバイアス制御の他の実施例の回路図である。
【図８】図４の第２のバイアス制御の更なる他の実施例の回路図である。
【図９】図４の電圧源制御回路の一実施例の回路図である。
【図１０】ＤＤＡ及び単一出力演算増幅器（オペアンプ）を有する単一出力ＤＤＡの一実施例の回路図である。
【図１１】図１０の単一出力演算増幅器の一実施例の回路図である。
【図１２】ＤＤＡ及び差動出力演算増幅器を有する差動出力ＤＤＡの一実施例の回路図である。
【図１３】図１２の差動出力演算増幅器の一実施例の回路図である。
【図１４】ＤＤＡ及び差動出力比較器を有する微分差動比較器の一実施例の回路図である。
【図１５】図１４の差動出力比較器の一実施例の回路図である。
【図１６】単一出力ＤＤＡを有するＬＶＤＳ受信器の一実施例の回路図である。
【図１７】差動出力ＤＤＡを有するＬＶＤＳ受信器の一実施例の回路図である。
【図１８】一対のオフセット電圧を発生させるよう構成された小型オフセット電圧回路の一実施例の回路図である。
【図１９】入力電圧の関数として、図１６及び１７のＬＶＤＳ受信器の出力電圧のプロットを示すグラフである。
【図２０】利得変調入力を有するＤＤＡ及び該ＤＤＡの利得変調入力に結合された変調装置の回路図である。
【図２１】ＤＤＡの他の実施例の回路図である。
【図２２】ＤＤＡの更なる他の実施例の回路図である。
【図２３】ＤＤＡの更なる他の実施例の回路図である。
【図２４】ＤＤＡの更なる他の実施例の回路図である。
【図２５】ＤＤＡの更なる他の実施例の回路図である。
【図２６】ＤＤＡの更なる他の実施例の回路図である。
【符号の説明】
【０１０８】
１１０、９２０、９７０、１０１０  ＬＶＤＳ受信器
４１０、１１００〜１７００  ＤＤＡ
４２０ａ、ｂ、ｃ、ｄ  差動入力端子
４３０ａ、ｂ  差動出力端子
４４０  スイッチング電圧源
４５０ａ、ｂ  低電源出力端子
４６０ａ、ｂ  高電源出力端子
４７０  低電圧端子
４８０  高電圧端子
４９０、６３０  バイアスレギュレータ
５４０ａ〜５４０ｄ  電流制御ＰＭＯＳトランジスタ
５５０ａ、ｂ  負荷電流制御ＰＭＯＳトランジスタ
５６０ａ〜５６０ｄ  電流制御ＮＭＯＳトランジスタ
５７０ａ、ｂ、７２０  負荷電流制御ＮＭＯＳトランジスタ
６１０ａ、ｂ  電圧制御ＰＭＯＳトランジスタ回路
６２０ａ、ｂ  電圧制御ＮＭＯＳトランジスタ回路
６４０ａ、ｂ  抵抗器
７００ａ、ｂ、
７１０  インバータ
７２０  単一出力ＤＤＡ
７３０  単一出力演算増幅器
７７０  差動出力ＤＤＡ
７７５  差動出力演算増幅器
８２０  差動出力微分差動比較器
８３０  差動出力比較器
９２０、９７０  差動出力受信器
９３０、９９０、１０１０  オフセット電圧発生器
１０３０  中心電圧発生器
ＶＤＤ、ＶＳＳ  電圧
ＶＰＰ、ＶＰＮ  入力電圧
ＶＮＰ、ＶＮＮ  基準電圧
ＶＣＰ、ＶＣＮ  差分出力電圧
ＶＣＭ  中心電圧
ＶＤＮＰ、ＶＤＮＮ  ドレイン−ソース間電圧
ＶｔｈＰ、ＶｔｈＮ  閾値電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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