(57)【要約】【課題】半導体素子の製造プロセス中に生じる素子の反り量や割れ率を低減すること。【解決手段】半導体ウェハ１０１の表面に表面素子を形成し、表面素子を形成した面を上にする。そして、両面アライナーを用いてエッチングマスクを形成する。ついで、表面素子側に支持基板１０６を接合し、エッチングによりトレンチ１０７を形成する。つづいて、エッチングマスクを除去して、金属膜１１０を形成する。そして、支持基板１０６を剥離して、ダイシングによりチップ化する。【選択図】図１−１２
2007123357.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェハの表面に表面素子を形成する表面素子形成工程と、
前記半導体ウェハの前記表面素子が形成された面の裏面を研削し、研削された面に不純物を注入する注入工程と、
前記半導体ウェハを反転させ、前記不純物が注入された面を上にする反転工程と、
前記裏面にトレンチパターンを有するエッチングマスクを形成するマスク形成工程と、
前記半導体ウェハの、前記表面素子が形成された側の面に剥離可能な接着層を介して、支持基板を接合する接合工程と、
前記エッチングマスクを用いて、前記半導体ウェハの前記裏面の表面層にトレンチを形成するトレンチ形成工程と、
前記エッチングマスクを除去することにより表出された面に、金属膜を形成する金属膜形成工程と、
前記支持基板から前記半導体ウェハを剥離する剥離工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
半導体ウェハの表面に前記表面素子を形成する表面素子形成工程と、
前記半導体ウェハの前記表面素子が形成された面の裏面を研削し、研削された面に不純物を注入する注入工程と、
前記半導体ウェハを反転させ、前記不純物が注入された面を上にする反転工程と、
前記裏面に金属膜を形成する金属膜形成工程と、
前記金属膜の表面にトレンチパターンを有するエッチングマスクを形成するマスク形成工程と、
前記半導体ウェハの、前記表面素子が形成された側の面に剥離可能な接着層を介して、支持基板を接合する接合工程と、
前記エッチングマスクを用いて、前記半導体ウェハの前記裏面の表面層にトレンチを形成するトレンチ形成工程と、
前記エッチングマスクを除去し、前記支持基板から前記半導体ウェハを剥離する剥離工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項３】
前記マスク形成工程は、両面アライナーを用いて前記エッチングマスクを形成することを特徴とする請求項１または２に記載の半導体素子の製造方法。
【請求項４】
前記トレンチ形成工程は、最深部が前記表面層の近傍まで達しているトレンチを形成することを特徴とする請求項１〜３のいずれか一つに記載の半導体素子の製造方法。
【請求項５】
前記トレンチ形成工程は、略Ｖ字型のトレンチを形成することを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記剥離工程によって剥離された前記半導体ウェハを前記トレンチ部分において切断する切断工程を含むことを特徴とする請求項１〜５のいずれか一つに記載の半導体素子の製造方法。
【請求項７】
前記接着層は、加熱によって発泡する剥離可能な接着シートであり、
前記剥離工程は、前記支持基板の、前記半導体ウェハに接合されていない面を吸着しながら、前記接着シートを加熱することにより、前記支持基板から前記半導体ウェハを剥離することを特徴とする請求項１〜５のいずれか一つに記載の半導体素子の製造方法。
【請求項８】
前記接着シートの発泡に伴う膨張によって、前記半導体ウェハを前記トレンチ部分において分離する分離工程を含むことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記トレンチの上方に保護マスクを設置する設置工程を含み、
前記金属膜形成工程は、前記保護マスクを用いて金属膜を形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ウェハ裏面の処理が必要な半導体素子の製造方法に関し、特に絶縁ゲート型バイポーラトランジスタ（以下、「ＩＧＢＴ」とする）などの電力用半導体素子の製造方法に関する。
【背景技術】
【０００２】
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌｏｒ  Ｔｒａｎｓｉｓｔｏｒ）は、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の高速スイッチング、電圧駆動特性とバイポーラトランジスタの低オン電圧特性を１チップ上に構成したパワー素子である。ＩＧＢＴは、汎用インバータ、ＡＣサーボ、無停電電源、スイッチング電源などの産業分野から電子レンジ、炊飯器、ストロボなどの民生機器分野への応用が拡大してきている。さらに、次世代への開発も進んでおり、新しいチップ構造を用いた、より低オン電圧の素子が開発され、これらの応用装置の低損失化や高効率化が図られている。
【０００３】
従来、ＩＧＢＴには、パンチスルー（以下、「ＰＴ」とする）型、ノンパンチスルー（以下、「ＮＰＴ」とする）型、フィールドストップ（以下、「ＦＳ」とする）型などの構造があり、ｎチャネル型の縦型二重拡散構造のものが主流である。たとえば、現在量産されているＩＧＢＴは、一部のオーディオ・パワーアンプ用のｐチャネル型を除いて、ほとんどが、ｎチャネル型の縦型二重拡散構造となっている。以下では、ｎチャネル型ＩＧＢＴを例として説明する。
【０００４】
ＰＴ型は、ｐ+エピタキシャル基板とｎ-層（ｎ型活性層）との間にｎ+層（ｎバッファ層）が設けられている。また、活性層中の空乏層がｎバッファ層に到達する構造となっており、ＩＧＢＴにおける主流の基本構造である。たとえば、耐圧６００Ｖ系の素子では、活性層の厚さは７０μｍであるが、ｐ+半導体基板を含む全体の厚さは２００〜３００μｍ程度になる。
【０００５】
そのため、エピタキシャル基板を用いずにＦＺ基板を用いて、チップの低コスト化を図った低ドーズ量の浅いｐ+コレクタ層を採用したＮＰＴ型ＩＧＢＴ、ＦＳ型ＩＧＢＴが開発されてきている。
【０００６】
図４は、低ドーズ量の浅いｐ+コレクタ層を有するＮＰＴ型ＩＧＢＴの１／２セル分の構成を示す断面図である。図４において、たとえばＦＺウェハよりなるｎ-半導体基板を活性層４０１とし、その表面にｐ+ベース領域４０２が選択的に形成されている。ｐ+ベース領域４０２の表面層には、ｎ+エミッタ領域４０３が選択的に形成されている。また、基板表面上には、ゲート酸化膜４０４を介してゲート電極４０５が形成されている。
【０００７】
エミッタ電極４０６は、ｎ+エミッタ領域４０３およびｐ+ベース領域４０２に接触しているとともに、層間絶縁膜４０７によりゲート電極４０５から絶縁されている。また、基板表面には、ｐ+コレクタ層４０８およびコレクタ電極４０９が形成されている。低ドーズ量の浅いｐ+コレクタ層（低注入ｐ+コレクタ）を採用したＮＰＴ型は、ｐ+基板を使用しないため基板の総厚さは、ＰＴ型よりも大幅に薄くなる。ＮＰＴ型の構造では、正孔の注入率を制御できるため、ライフタイム制御をおこなわなくても高速スイッチングが可能である。
【０００８】
一方、オン電圧は、ｎ型活性層の厚みと比抵抗に依存するため、やや高い値となる。ただし、上述したように、ｐ+エピタキシャル基板を用いずにＦＺ基板を用いているため、チップの低コストを図ることができる。
【０００９】
図５は、ＦＳ型のＩＧＢＴの１／２セル分の構成を示す断面図である。図５において、基板表面側の素子構造は、図４に示すＮＰＴ型の素子と同じである。基板裏面側には、活性層４０１とｐ+コレクタ層４０８との間に、ｎ+バッファ層５０１が設けられている。ＦＳ型では、ｐ+エピタキシャル基板は用いずにＦＺ基板を用いており、基板の総厚さは１００μｍ〜２００μｍとなっている。
【００１０】
また、活性層４０１の厚さは、ＰＴ型と同じ７０μｍ程度（耐圧６００Ｖ系）となっており、空乏化されている。そのため、活性層４０１の下には、ｎ+層（ｎ+バッファ層５０１）が設けられている。コレクタ側は、低ドーズ量の浅いｐ+拡散層を低注入コレクタとして用いている。このような構成とすることにより、ＮＰＴ型の場合と同様にライフタイム制御は不要となっている。
【００１１】
つぎに、ＦＳ型のＩＧＢＴの製造プロセスについて説明する。図６−１〜図６−５は、従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造プロセスを示す説明図である。まず、活性層４０１となるｎ-ＦＺウェハの表面側に、ベース領域、エミッタ領域、ゲート酸化膜、ゲート電極、層間絶縁膜、エミッタ電極、および層間絶縁膜よりなる表面素子構造部６０１を形成する（図６−１）。
【００１２】
ついで、ウェハの裏面を、バックグラインドやエッチングなどの手段により研削して、ウェハを所望の厚さ、たとえば、７０μｍの厚さとする（図６−２）。つぎに、ウェハの裏面から、たとえばｎ型不純物であるリン（Ｐ）と、ｐ型不純物であるボロン（Ｂ）をイオン注入し、電気炉で３５０〜５００℃の熱処理（アニール）をおこない、ｎ+バッファ層５０１およびｐ+コレクタ層４０８を形成する（図６−３）。ついで、ウェハ裏面、すなわちｐ+コレクタ層４０８の表面に、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、および金（Ａｕ）などの複数の金属を蒸着し、コレクタ電極４０９を形成する（図６−４）。
【００１３】
そして、コレクタ電極４０９側にダイシングテープ６０２を貼り付けて、ダイシングをおこない、ウェハを複数のチップ６０３に切断する（図６−５）。そして、各チップ６０３のコレクタ電極４０９を固定部材にはんだ付けするとともに、表面素子構造部６０１の電極にアルミニウムワイヤ電極をワイヤボンディング装置により固着する。
【００１４】
上述したような７０μｍ前後の薄型のＩＧＢＴを実現するためには、裏面バックグラインド、裏面からのイオン注入、あるいは裏面熱処理などが必要になるため、素子に反りが発生するなど製造プロセスにおける技術的課題も多い。
【００１５】
そこで、ウェハに支持基板を接着した状態でウェハの裏面処理をおこない、その後にウェハを支持基板から剥離させる方法が公知となっている。この方法を実施するための装置として、接着剤により一体化した支持基板およびウェハを相反する向きに吸着しながら加熱することにより、接着剤を軟化させた後、支持基板を支持するロボットアームを動かすことにより、ウェハを支持基板から剥離させる装置が提案されている（たとえば、下記特許文献１参照。）。
【００１６】
また、電力用半導体素子の裏面製造工程において、ウェハにかかる応力を低減させる半導体素子の製造方法が知られている（たとえば、下記特許文献２参照。）。
【００１７】
また、ウェハを薄膜化した後にウェハの割れ、ウェハや製造装置のコンタミネーションを防止し、ガラス基板を再利用することができる半導体装置の製造方法が知られている（たとえば、下記特許文献３参照。）。
【００１８】
また、支持基板と半導体ウェハを剥離する技術として、支持基板に接着シートを介して半導体ウェハを貼り付けた状態でウェハ裏面の加工処理をおこなった後、簡便かつ確実に支持基板から半導体ウェハを剥離させる技術が知られている（たとえば、下記特許文献４参照。）。
【００１９】
【特許文献１】特開平６−２６８０５１号公報
【特許文献２】特開２００２−１３４４４１号公報
【特許文献３】特開２００５−１２９６５２号公報
【特許文献４】特開２００５−５６７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、上述した従来技術により、たとえば７０μｍ厚程度の素子を作成しようとすると、バックグラインド後のウェハが薄いため、ウェハに割れが発生してしまうという問題点が一例として挙げられる。また、ウェハ裏面にコレクタ電極となる金属膜を蒸着すると、その金属膜は、成膜側、すなわち基板裏面側から見て引っ張り応力を有するため、ウェハに反りが生じ割れやすくなるという問題点が一例として挙げられる。
【００２１】
つぎに、裏面電極を形成した後のウェハの反り量を測定した結果を示す。図７は、裏面電極を形成した後のウェハの反り量とバックグラインド後のウェハの厚さとの関係を調べた結果を示すグラフである。図７において、縦軸は、裏面蒸着後（裏面電極形成後）のウェハの反り量（ｍｍ）を示しており、横軸は、研削工程後（バックグラインド後）のウェハの厚さ（μｍ）を示している。
【００２２】
符号７０１は、従来技術の反り量の値を示している。従来技術では、ウェハの厚さを７０μｍまで薄くすると、裏面電極形成後に割れが生じる反り量の限界値（直径６インチのウェハの場合）である５．５ｍｍの約２倍の値となっている。
【００２３】
つぎに、裏面電極を形成した後あとのウェハの割れ率を測定した結果を示す。図８は、裏面電極を形成した後のウェハの割れ率とバックグラインド後のウェハの厚さとの関係を調べた結果を示すグラフである。図８において、縦軸は、蒸着後（裏面電極形成後）の割れ率（％）を示しており、横軸は、研削工程後（バックグラインド後）のウェハ厚さ（μｍ）を示している。
【００２４】
符号８０１は、従来技術の割れ率の値を示している。従来技術では、ウェハの厚さが１００μｍ程度であれば、割れ率は、ほぼゼロである。ウェハの厚さが薄くなるにつれて、割れ率が上昇し、ウェハの厚さが７０μｍまで薄くなると、割れ率は９５％程度の値となっている。
【００２５】
また、上述した特許文献１に示すように、テープを使用して裏面側からダイシングラインを入れ、そのダイシングラインに沿ってダイシングする技術では、裏面側のダイシングラインが明確にされてないと、２回ダイシングをおこなう必要性が生じ、チップ化するまでの工程が煩雑になるという問題点が一例として挙げられる。
【００２６】
この発明は、上述した従来技術による問題点を解消するため、半導体素子の製造プロセス中に生じる素子の反り量や割れ率を低減することできる半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２７】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体素子の製造方法は、半導体ウェハの表面に表面素子を形成する表面素子形成工程と、前記半導体ウェハの前記表面素子が形成された面の裏面を研削し、研削された面に不純物を注入する注入工程と、前記半導体ウェハを反転させ、前記不純物が注入された面を上にする反転工程と、前記裏面にトレンチパターンを有するエッチングマスクを形成するマスク形成工程と、前記半導体ウェハの、前記表面素子が形成された側の面に剥離可能な接着層を介して、支持基板を接合する接合工程と、前記エッチングマスクを用いて、前記半導体ウェハの前記裏面の表面層にトレンチを形成するトレンチ形成工程と、前記エッチングマスクを除去することにより表出された面に、金属膜を形成する金属膜形成工程と、前記支持基板から前記半導体ウェハを剥離する剥離工程と、を含むことを特徴とする。
【００２８】
また、請求項２の発明にかかる半導体素子の製造方法は、半導体ウェハの表面に前記表面素子を形成する表面素子形成工程と、前記半導体ウェハの前記表面素子が形成された面の裏面を研削し、研削された面に不純物を注入する注入工程と、前記半導体ウェハを反転させ、前記不純物が注入された面を上にする反転工程と、前記裏面に金属膜を形成する金属膜形成工程と、前記金属膜の表面にトレンチパターンを有するエッチングマスクを形成するマスク形成工程と、前記半導体ウェハの、前記表面素子が形成された側の面に剥離可能な接着層を介して、支持基板を接合する接合工程と、前記エッチングマスクを用いて、前記半導体ウェハの前記裏面の表面層にトレンチを形成するトレンチ形成工程と、前記エッチングマスクを除去し、前記支持基板から前記半導体ウェハを剥離する剥離工程と、を含むことを特徴とする。
【００２９】
また、請求項３の発明にかかる半導体素子の製造方法は、請求項１または２に記載の発明において、前記マスク形成工程は、両面アライナーを用いて前記エッチングマスクを形成することを特徴とする。
【００３０】
また、請求項４の発明にかかる半導体素子の製造方法は、請求項１〜３のいずれか一つに記載の発明において、前記トレンチ形成工程は、最深部が前記表面層の近傍まで達しているトレンチを形成することを特徴とする。
【００３１】
また、請求項５の発明にかかる半導体素子の製造方法は、請求項４に記載の発明において、前記トレンチ形成工程は、略Ｖ字型のトレンチを形成することを特徴とする。
【００３２】
また、請求項６の発明にかかる半導体素子の製造方法は、請求項１〜５のいずれか一つに記載の発明において、前記剥離工程によって剥離された前記半導体ウェハを前記トレンチ部分において切断する切断工程を含むことを特徴とする。
【００３３】
また、請求項７の発明にかかる半導体素子の製造方法は、請求項１〜５のいずれか一つに記載の発明において、前記接着層は、加熱によって発泡する剥離可能な接着シートであり、前記剥離工程は、前記支持基板の、前記半導体ウェハに接合されていない面を吸着しながら、前記接着シートを加熱することにより、前記支持基板から前記半導体ウェハを剥離することを特徴とする。
【００３４】
また、請求項８の発明にかかる半導体素子の製造方法は、請求項７に記載の発明において、前記接着シートの発泡に伴う膨張によって、前記半導体ウェハを前記トレンチ部において分離する分離工程を含むことを特徴とする。
【００３５】
また、請求項９の発明にかかる半導体素子の製造方法は、請求項１に記載の発明において、前記トレンチの上方に保護マスクを設置する設置工程を含み、前記金属膜形成工程は、前記保護マスクを用いて金属膜を形成することを特徴とする。
【００３６】
この請求項１または２の発明によれば、半導体ウェハの裏面電極を形成した後に生じるウェハの反り量や割れ率を低減することができる。
【００３７】
この請求項３の発明によれば、半導体ウェハを切断してチップ化する際に用いられるラインを精密に形成することができる。
【００３８】
この請求項４〜６の発明によれば、半導体ウェハを切断してチップ化する際に用いられるラインを容易に上下方向（表面側から裏面側）にあわせて形成することができる。
【００３９】
この請求項４、５、７または８に記載の発明によれば、支持基板と半導体ウェハとを剥離する際に、半導体ウェハをチップ状にすることができる。そのため、製造工程を簡略化することができる。
【００４０】
また、請求項８に記載の発明によれば、半導体ウェハの側面やトレンチ内部に金属膜が形成されるのを防止することができる。
【発明の効果】
【００４１】
本発明にかかる半導体素子の製造方法によれば、半導体素子の製造工程中に生じる素子の反り量や割れ率を低減することができる。そのため、半導体素子の割れなどによる不良率を低減し、薄型デバイスの生産性を向上させることができる。また、所望の耐圧を有するＩＧＢＴデバイスを製造でき、低オン電圧動作を実現することができる。上述したように、デバイス特性が良好な電力用半導体素子を製造することができるという効果を奏する。
【発明を実施するための最良の形態】
【００４２】
以下に添付図面を参照して、この発明にかかる半導体素子の製造方法の好適な実施の形態を詳細に説明する。
【００４３】
（実施の形態１）
まず、この発明の実施の形態１にかかる半導体素子の製造方法について説明する。図１−１〜図１−１２は、この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。まず、ｎ-ＦＺウェハ（以下、「半導体ウェハ１０１」とする）の表面側に、ＳｉＯ2などのゲート酸化膜とポリシリコンからなるゲート電極を堆積し、これらを加工する。そして、その表面にＢＰＳＧなどの層間絶縁膜を堆積し、これを加工することによって、絶縁ゲート構造を作成する。つづいて、ｐ+ベース層を形成し、その中にｎ+エミッタ層を形成する。
【００４４】
そして、Ａｌ−Ｓｉ膜からなる表面電極１０２、すなわちエミッタ電極を形成し、４００〜５００℃程度で熱処理をおこなって、Ａｌ−Ｓｉ膜を安定した接合性を有する低抵抗配線とする。その上全面に、ポリイミド膜などの絶縁保護膜を積層し、半導体ウェハ１０１の表面に表面素子が形成される（図１−１）。上記の絶縁ゲート構造、ｐ+ベース層、ｎ+エミッタ層などは図示を省略している。つぎに、表面電極１０２が形成されている面の裏面側から、バックグラインドやエッチングなどの手段により、ウェハを所望の厚さ、たとえば７０μｍの厚さとする（図１−２）。
【００４５】
つぎに、ｎ型バッファ層１０３およびｐ型コレクタ層（ｐ+層）１０４を形成するため、半導体ウェハ１０１の裏面から、たとえばｎ型不純物としてリン（Ｐ）と、ｐ型不純物としてボロン（Ｂ）をイオン注入する。ついで、電気炉により、たとえば３５０〜５００℃の熱処理（アニール）をおこない、ｎ型バッファ層１０３およびｐ型コレクタ層１０４を形成する（図１−３）。また、熱処理は、たとえばレーザアニールによりおこなってもよい。
【００４６】
そして、半導体ウェハ１０１を反転させて、表面電極１０２が形成された面の裏面側、すなわちｐ型コレクタ層１０４が形成されている面を上にする（図１−４）。ついで、裏面側にエッチングマスク１０５を形成する（図１−５）。ここで、エッチングマスク１０５の形成には両面アライナーを用いて位置あわせがおこなわれる。エッチングマスク１０５の材料としては、たとえばシリコン酸化膜、シリコン窒化膜、耐アルカリ性のレジスト、耐アルカリ性の感光樹脂、ＳＯＧなどを用いることができる。
【００４７】
そして、接着層（不図示）を介して半導体ウェハ１０１の表面側、すなわち表面電極１０２が形成された側の面に支持基板１０６として、たとえばガラス基板を貼り合わせる（図１−６）。ここで、接着層には接着シートを用いる。接着シートの他に、たとえばＵＶ（Ｕｌｔｒａｖｉｏｌｅｔ）硬化型レジンなどを用いることができるが、ここでは、半導体ウェハ１０１の剥離に好適な接着シートを用いた。
【００４８】
接着シートは、紫外線を照射することにより剥離するＵＶテープと加熱により発泡剥離する発泡テープの少なくとも２層から構成されていて、ＵＶテープ側を支持基板１０６側に、発泡テープ側を半導体ウェハ１０１側として張り合わせる。また、貼り合わせる方法としては、たとえばローラを用いて貼り合わせてもよく、上下方向に真空中で加圧することにより貼り合わせてもよい。なお、接着シートを剥離する工程については後述する。
【００４９】
つぎに、エッチングマスク１０５を用いて、たとえばアルカリ溶液による湿式異方性エッチングにより、半導体ウェハ１０１の裏面側の表面層から、たとえばＶ字型トレンチ１０７を形成する（図１−７）。アルカリ溶液には、具体的には、たとえば水酸化カリウム、ヒドラジン、アンモニア、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、エチレンジアミンなどの溶液を用いることができる。
【００５０】
トレンチ１０７は、当該トレンチ１０７の最深部が半導体ウェハ１０１の表面側近傍まで達するように形成する。このように、Ｖ字型のトレンチ１０７の最深部が半導体ウェハの表面近傍に達していることにより、表面側のダイシングラインとトレンチ１０７の最深部とを上下方向に容易に一致させることができる。
【００５１】
そして、Ｖ字型のトレンチ１０７を形成したら、エッチングマスク１０５を除去し、半導体ウェハ１０１の裏面側の面を表出する（図１−８）。そして、半導体ウェハ１０１の側面やトレンチ１０７に金属膜が形成されないように、トレンチ１０７の上方に、たとえば電極保護マスク１０９を形成する（図１−９）。
【００５２】
つぎに、半導体ウェハ１０１の裏面側に、電極として金属膜１１０を形成する（図１−１０）。この金属膜１１０は、たとえばアルミニウム層、チタン層、ニッケル層、金層などを組み合わせた金属膜を用いて形成する。ここでは、低温スパッタ法により金属蒸着をおこなうのが適当である。また、金属膜１１０の形成には、低温スパッタ法以外にも、たとえば真空蒸着法、化学気相成長（ＣＶＤ）法、やメッキ法などの方法が挙げられる。
【００５３】
金属膜１１０を形成したら、電極保護マスク１０９を除去する（図１−１１）。つぎに、支持基板１０６を半導体ウェハ１０１から剥離し、形成された素子をそれぞれチップ状にする（図１−１２）。ここで、支持基板１０６を剥離する方法は、上述した接着層に用いる材料によって異なる。たとえば、接着層に接着シートを用いた場合、接着シートを加熱することにより剥離することができる。接着シートを剥離する方法については後述する。
【００５４】
つぎに、上述した実施の形態１の半導体素子の製造方法によって製造された半導体素子の反りや割れ率について示す。まず、上述した図７を参照して、半導体ウェハ１０１の反り量と厚さとの関係について示す。図７において、実施の形態１の半導体素子の製造方法を適用して製造された素子の反りを符号７０２で示す。また、符号７０２によって示される各値は、支持基板１０６が接合されている状態での値である。なお、支持基板１０６の剥離後は、各素子はチップ状になっているため反りの影響はない。
【００５５】
符号７０２に示すように、半導体ウェハの厚さを７０μｍまで薄くしても、半導体ウェハ１０１の反りの量は、裏面電極形成後に割れが生じる反りの量の限界値である５．５μｍ（直径６インチのウェハの場合）よりも遙かに小さくほぼゼロであることが確認できる。
【００５６】
つぎに、上述した図８を参照して、半導体ウェハ１０１の割れ率と厚さとの関係について示す。図８において、実施の形態１の半導体素子の製造方法を適用して製造された素子の反りを符号８０２で示す。また、符号８０２によって示される各値は、支持基板１０６が接合されている状態での値である。なお、支持基板１０６の剥離後は、各素子はチップ状になっているため反りの影響はないため、割れ率にも影響しない。符号８０２に示すように、半導体ウェハの厚さを７０μｍまで薄くしても、半導体ウェハ１０１の割れ率は、ほぼゼロときわめて小さくなっていることが確認できる。
【００５７】
上述した実施の形態１では、バックグラインドした後に不純物をイオン注入し、熱処理をおこなっているが、以下に示すようなプロセスとしてもよい。半導体ウェハ１０１の裏面をバックグラインドした後に、両面アライメントをおこなう。つぎに、支持基板１０６を貼り合わせて、トレンチ１０７を形成する。そして、エッチングマスク１０５を除去し、不純物をイオン注入し、熱処理をおこなう。つづいて、金属膜１１０を形成し、支持基板１０６を剥離する。最後にチップ化をする。
【００５８】
上述した実施の形態１では、支持基板１０６を貼りあわせる前に両面アライメントをおこなう例について説明したが、支持基板を貼り合わせた後に両面アライメントをおこなってもよい。
【００５９】
以上説明したように、実施の形態１によれば、半導体ウェハの裏面電極を形成した後に生じるウェハの反り量や割れ率を低減することができる。
【００６０】
（実施の形態２）
つぎに、この発明の実施の形態２にかかる半導体素子の製造方法について説明する。図２−１〜図２−１０は、この発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。まず、半導体ウェハ１０１の表面に表面電極１０２などの表面素子を形成する（図２−１）。つぎに、表面電極１０２が形成されている面の裏面側から、バックグラインドやエッチングなどの手段により、ウェハを所望の厚さ、たとえば、７０μｍの厚さとする（図２−２）。
【００６１】
半導体ウェハ１０１の裏面から、たとえばｎ型不純物としてリン（Ｐ）と、ｐ型不純物としてボロン（Ｂ）をイオン注入する。ついで、電気炉により、たとえば３５０〜５００℃の熱処理（アニール）をおこない、ｎ型バッファ層１０３およびｐ型コレクタ層１０４を形成する（図２−３）。
【００６２】
そして、半導体ウェハ１０１の裏面側、すなわちｐ型コレクタ層１０４が形成された面に電極膜２０１を形成する（図２−４）。この電極膜２０１は、たとえばアルミニウム層、チタン層、ニッケル層、金層などを組み合わせた金属膜を用いて形成する。つぎに、半導体ウェハ１０１を反転させ、電極膜２０１が上になるようにする（図２−５）。そして、裏面側にエッチングマスク１０５を形成する（図２−６）。ここで、エッチングマスク１０５は両面アライナーを用いて、その位置あわせがおこなわれる。
【００６３】
そして、接着層（不図示）を介して半導体ウェハ１０１の表面側に支持基板１０６を形成して、たとえばガラス基板を貼りあわせる（図２−７）。ここで、接着層には接着シートを用いる。接着シートの他に、たとえばＵＶ硬化型レジンを用いることができるが、ここでは半導体ウェハ１０１を剥離するのに好適な接着シートを用いた。接着シートのＵＶテープ側を支持基板１０６側に、発泡テープ側を半導体ウェハ１０１側として張り合わせる。また、貼り合わせる方法として、ローラを用いて貼り合わせてもよく、また、上下に真空中に加圧することにより貼り合わせてもよい。なお、接着シートを剥離する工程については後述する。
【００６４】
つぎに、エッチングマスク１０５を用いて、たとえばアルカリ溶液による湿式異方性エッチングにより、半導体ウェハ１０１の裏面側の表面層からＶ字型トレンチ１０７を形成する（図２−８）。アルカリ溶液には、具体的には、たとえば水酸化カリウム、ヒドラジン、アンモニア、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、エチレンジアミンなどの溶液を用いることができる。
【００６５】
トレンチ１０７は、当該トレンチ１０７の最深部が半導体ウェハ１０１の表面側近傍まで達するように形成する。このように、Ｖ字型のトレンチ１０７の最深部が半導体ウェハの表面近傍に達していることにより、表面側のダイシングラインとトレンチ１０７の最深部とが上下方向に一致すようになる。
【００６６】
そして、Ｖ字型のトレンチ１０７を形成したら、エッチングマスク１０５を除去し、電極膜２０１を表出する（図２−９）。そして、つぎに、支持基板１０６を半導体ウェハ１０１から剥離し、形成された素子をそれぞれチップ状にする（図２−１０）。
【００６７】
以上説明したように、実施の形態２によれば、半導体ウェハの裏面電極を形成した後に生じるウェハの反り量や割れ率を低減することができる。
【００６８】
（実施の形態３）
つぎに、上述した実施の形態１および２の製造途中において、支持基板１０６と半導体ウェハ１０２とを接合する際に接着シートを介して接合した場合の剥離方法について説明する。図３−１〜図３−３は、発泡剥離による半導体ウェハのチップ化について示す説明図である。また、図３−１は、接着シートを加熱する前の状態（初期状態）である。また、図３−２は、接着シートを加熱した状態である。また、図３−３は、接着シートから剥離された状態である。
【００６９】
図３−１において、符号３０１は、半導体ウェハ１０１、ｎ型バッファ層１０３、ｐ型ｐ型コレクタ層１０４、金属膜１１０（あるいは電極膜２０１）からなる薄型ウェハである。また、符号３０２は、接着シートを構成するテープ機材であり、符号３０３は、発泡テープ型シートであり、符号３０４は、発泡剤であり、符号３０５は、ＵＶテープ型シートである。また、符号３０６は、薄型ウェハ３０１を貼り付けているダイシングテープである。このダイシングテープ３０１は、たとえば後述する発泡剥離温度が１３０℃の場合には、その温度以上の耐熱性（たとえば、１５０℃以上）のあるダイシングテープ３０１を用いる。
【００７０】
この方法では、図３−２に示すように、およそ７０μｍ圧の薄型ウェハ３０１が、支持基板１０６の上になるようにしてホットプレート３１０の上に置く。ここでは、支持基板１０６には、ＵＶ光により剥離可能な石英ガラスを用いる。そして、ホットプレート３１０により支持基板１０６を吸引しながら加熱する。このようにすると、吸引力によって薄型ウェハ３０１には、支持基板１０６、ＵＶテープ型シート３０５、テープ機材３０２および発泡テープ型シート３０３を介してホットプレート３１０の熱が均一に伝わる。
【００７１】
そして、発泡剤３０４の発泡によって発泡テープ型シート３０３が矢印３１１に示す方向に膨張し、それによって生じる剥離力が薄型ウェハ３０１の全面に伝わる。また、薄型ウェハ３０１の裏面に成膜された金属電極の引っ張り応力による反り力も加わる。その結果、薄型ウェハ３０１は容易に剥がれる。
【００７２】
また、図３−３に示すように、薄型ウェハ３０１は、発泡剤３０４の発泡力によりチップ化される。これは、薄型ウェハ３０１の表面側（半導体ウェハ１０１の裏面側）からトレンチ１０７の最深部が、薄型ウェハ３０１の裏面側（半導体ウェハ１０１の表面側）近傍まで達しているためである。また、符号３１２（図３−２）に示される、わずかに接合している部分も発泡力により、チップ化することができる。剥離された薄型ウェハ３０１は、それぞれがチップ化された状態でダイシングテープ３０６に貼り付いている。
【００７３】
ここで、上記のとおり、薄型ウェハを剥離した後、支持基板１０６（ガラス基板）に紫外線を照射することにより、ＵＶテープを剥離する。上述した方法によれば、支持基板１０６の再利用が容易である。
【００７４】
以上説明したように、実施の形態３によれば、支持基板と半導体ウェハとを剥離する際に、半導体ウェハをチップ状にすることができる。そのため、製造工程を簡略化することができる。
【００７５】
なお、上述した実施の形態１および２では、ＦＳ型のＩＧＢＴを例として説明したが、ＮＴＰ型のＩＧＢＴでもよく、また、薄ウェハ化が必要なその他の素子においても、上述した製造方法を適用することができる。
【００７６】
以上説明したように、半導体素子の製造方法によれば、半導体素子の製造工程中に生じる素子の反り量や割れ率を低減することができる。そのため、半導体素子の割れなどによる不良率を低減し、薄型デバイスの生産性を向上させることができる。また、所望の耐圧を有するＩＧＢＴデバイスを製造でき、ＩＧＢＴデバイスの低オン電圧動作を実現することができる。上述したように、デバイス特性が良好な電力用半導体素子を製造することができる。
【産業上の利用可能性】
【００７７】
以上のように、本発明にかかる半導体素子の製造方法は、電力用半導体素子などの製造に有用である。
【図面の簡単な説明】
【００７８】
【図１−１】この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。
【図１−２】この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。
【図１−３】この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。
【図１−４】この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。
【図１−５】この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。
【図１−６】この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。
【図１−７】この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。
【図１−８】この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。
【図１−９】この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。
【図１−１０】この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。
【図１−１１】この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。
【図１−１２】この発明の実施の形態１にかかる半導体素子の製造途中の構成を示す断面図である。
【図２−１】この発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。
【図２−２】この発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。
【図２−３】この発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。
【図２−４】この発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。
【図２−５】この発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。
【図２−６】この発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。
【図２−７】この発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。
【図２−８】この発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。
【図２−９】この発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。
【図２−１０】この発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。
【図３−１】発泡剥離による半導体ウェハのチップ化について示す説明図である。
【図３−２】発泡剥離による半導体ウェハのチップ化について示す説明図である。
【図３−３】発泡剥離による半導体ウェハのチップ化について示す説明図である。
【図４】低ドーズ量の浅いｐ+コレクタ層を有するＮＰＴ型ＩＧＢＴの１／２セル分の構成を示す断面図である。
【図５】ＦＳ型のＩＧＢＴの１／２セル分の構成を示す断面図である。
【図６−１】従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造プロセスを示す説明図である。
【図６−２】従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造プロセスを示す説明図である。
【図６−３】従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造プロセスを示す説明図である。
【図６−４】従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造プロセスを示す説明図である。
【図６−５】従来のＦＺウェハを用いたＦＳ型ＩＧＢＴの製造プロセスを示す説明図である。
【図７】裏面電極を形成した後のウェハの反り量とバックグラインド後のウェハの厚さとの関係を調べた結果を示すグラフである。
【図８】裏面電極を形成した後のウェハの割れ率とバックグラインド後のウェハの厚さとの関係を調べた結果を示すグラフである。
【符号の説明】
【００７９】
１０１  半導体ウェハ
１０２  表面電極
１０３  ｎ型バッファ層
１０４  ｐ型コレクタ層
１０５  エッチングマスク
１０６  支持基板
１０７  トレンチ
１０９  保護電極
１１０  金属膜
【図１−１】
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【図１−２】
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【図１−３】
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【図１−４】
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【図１−５】
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【図１−６】
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【図１−７】
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【図１−８】
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【図１−９】
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【図１−１０】
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【図１−１１】
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【図１−１２】
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【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図２−５】
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【図２−６】
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【図２−７】
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【図２−８】
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【図２−９】
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【図２−１０】
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【図３−１】
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【図３−２】
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【図３−３】
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【図４】
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【図５】
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【図６−１】
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【図６−２】
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【図６−３】
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【図６−４】
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【図６−５】
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【図７】
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【図８】
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