(57)【要約】【課題】  ディレイラインによるＰＬＬ技術を用いた周波数逓倍回路におけるＥＭＩノイズを抑制する。【解決手段】  本発明の周波数逓倍回路は、電圧制御遅延回路（Ｄｅｌａｙ）と、Ｎ個のＤｅｌａｙにＣＬＫが入力され、ＣＬＫを位相遅延させてＤＥＬＣＬＫを生成するディレイライン１１ａと、位相ロック状態において所定の電圧をＧＮＶ０に出力する遅延制御回路１２ａと、Ｎ個のＤｅｌａｙにＣＬＫが入力され、当該Ｄｅｌａｙの各出力から異なる位相遅延量を持つＮ個の出力クロック信号（ＯＵＴｎ）を生成するディレイライン１１ｂと、ＧＮＶ０および複数の異なる基準電圧Ｓｎに基づいて、ディレイライン１１ｂの位相遅延量を電圧制御する遅延制御回路１２ｂと、ＯＵＴｎを論理演算し、周波数がＣＬＫの略Ｎ／２倍であるＣＬＫＯＵＴを生成する論理回路１４を有する。【選択図】  図１
2007006388.tif 000002
【特許請求の範囲】
【請求項１】
電圧によって遅延量を制御可能な遅延手段と、
直列に接続されたＮ個（Ｎ＞１の整数）の前記遅延手段に基準クロック信号が入力され、前記基準クロック信号を位相遅延させて遅延クロック信号を生成する第１のディレイラインと、
前記基準クロック信号および前記遅延クロック信号に基づいて、前記第１のディレイラインでの位相遅延量が前記基準クロック信号の１周期となるよう前記遅延手段の遅延量を電圧制御し、当該位相ロック状態において所定の電圧を出力する第１の遅延制御手段と、
直列に接続されたＮ個の前記遅延手段に前記基準クロック信号が入力され、当該遅延手段の各出力から異なる位相遅延量を持つＮ個の出力クロック信号を生成する第２のディレイラインと、
前記第１の遅延制御手段からの前記出力電圧および複数の異なる基準電圧に基づいて、前記第２のディレイラインの位相遅延量を電圧制御する第２の遅延制御手段と、
前記Ｎ個の出力クロック信号を論理演算し、周波数が前記基準クロック信号の略Ｎ／２倍である逓倍クロック信号を生成する論理演算手段を有することを特徴とする周波数逓倍回路。
【請求項２】
前記第２の遅延制御手段は、
前記基準電圧を所定の順序に従って順次選択して駆動信号として出力し、特定の前記基準電圧が選択された時に出力される制御信号を生成する選択手段と、
一端に前記駆動信号が供給されるキャパシタと、
一端に前記キャパシタの他端が接続され、他端に第１の遅延制御手段からの前記出力電圧が供給され、制御端子に前記制御信号が供給されるスイッチ手段と、
前記キャパシタの他端に生ずる電圧に基づいて、前記第２のディレイラインにおけるＮ個の前記遅延手段を制御する制御電圧を生成する制御電圧生成手段を有することを特徴とする請求項１に記載の周波数逓倍回路。
【請求項３】
前記第２の遅延制御手段は、
開始信号によって活性化され、前記基準電圧を所定の順序に従って順次選択して駆動信号として出力する選択手段と、
一端に前記駆動信号が供給されるキャパシタと、
一端に前記キャパシタの他端が接続され、他端に第１の遅延制御手段からの前記出力電圧が供給され、制御端子に前記開始信号の反転信号が供給されるスイッチ手段と、
前記キャパシタの他端に生ずる電圧に基づいて、前記第２のディレイラインにおけるＮ個の前記遅延手段を制御する制御電圧を生成する制御電圧生成手段を有することを特徴とする請求項１に記載の周波数逓倍回路。
【請求項４】
前記選択手段は、前記第１の遅延制御手段が前記位相ロック状態である場合に活性化されることを特徴とする請求項２または請求項３に記載の周波数逓倍回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディレイラインによるＰＬＬ（Phase Locked Loop）技術を用いた周波数逓倍回路に関する。
【背景技術】
【０００２】
周波数逓倍回路は、内部の回路動作を高速化するためにマイクロプロセッサなどで使用され、入力された基準クロック信号を逓倍して内部クロック信号を生成する。近年は、半導体製造プロセスの微細化に伴ってシステム全体を１チップに集積するＳＯＣ（System On Chip）が登場し、マイクロプロセッサばかりでなく、携帯電子機器やデジタル家電などで使用されるＩＣにも周波数逓倍回路が広く搭載されるようになってきた。
【０００３】
ＰＬＬ技術を用いた周波数逓倍回路は、温度依存、プロセス依存、電圧依存がなく、基準クロック信号に対して理想的な逓倍クロック信号を得ることができるが、従来の周波数逓倍回路には、大別して、ＶＣＯ（Voltage Controlled Oscillator）を用いる方式とディレイラインを用いる方式（例えば、「特許文献１」を参照。）がある。ＶＣＯを用いる方式には、入力周波数範囲が広く、また、出力周波数を容易に変更できるという特徴があるが、フィードバックループのループ特性が２次系になるため応答が複雑でジッタが大きくなるという問題があった。これに対し、ディレイラインを用いる方式は、ループ特性が１次系になるため、応答が単純で回路構成も簡単にできるという特徴がある。このため、民生用の電子機器やデジタル家電などに用いられるＩＣでは、この方式が多く採用されてきた。
【０００４】
しかしながら、ディレイラインを用いる従来の周波数逓倍回路では、出力される逓倍クロック信号が入力周波数に対して高いピークを持った高調波を生ずるという問題があった。このため、この逓倍クロック信号をＩＣのシステムクロックなどとして使用すると、そのＩＣが高いレベルの不要輻射波（以下、「ＥＭＩノイズ」という。）を発生し、場合によっては、このＥＭＩノイズが電子機器を誤動作させてしまうという問題があった。
【特許文献１】特許第３２４４１６２号公報（図４、図５）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ＥＭＩノイズを抑制することができる周波数逓倍回路を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、電圧によって遅延量を制御可能な遅延手段と、直列に接続されたＮ個（Ｎ＞１の整数）の前記遅延手段に基準クロック信号が入力され、前記基準クロック信号を位相遅延させて遅延クロック信号を生成する第１のディレイラインと、前記基準クロック信号および前記遅延クロック信号に基づいて、前記第１のディレイラインでの位相遅延量が前記基準クロック信号の１周期となるよう前記遅延手段の遅延量を電圧制御し、当該位相ロック状態において所定の電圧を出力する第１の遅延制御手段と、直列に接続されたＮ個の前記遅延手段に前記基準クロック信号が入力され、当該遅延手段の各出力から異なる位相遅延量を持つＮ個の出力クロック信号を生成する第２のディレイラインと、前記第１の遅延制御手段からの前記出力電圧および複数の異なる基準電圧に基づいて、前記第２のディレイラインの位相遅延量を電圧制御する第２の遅延制御手段と、前記Ｎ個の出力クロック信号を論理演算し、周波数が前記基準クロック信号の略Ｎ／２倍である逓倍クロック信号を生成する論理演算手段を有することを特徴とする周波数逓倍回路が提供される。
【発明の効果】
【０００７】
本発明によれば、逓倍クロック信号における高調波のピークが低減されるので、ＥＭＩノイズを大幅に抑制することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例】
【０００９】
図１は、本発明の実施例に係わる周波数逓倍回路を示す回路ブロック図である。  
本発明の実施例に係わる周波数逓倍回路は、２つのディレイライン１１ａおよび１１ｂ、２つの遅延制御部１２ａおよび１２ｂ、基準電圧生成回路１３、および論理回路１４を備えている。
【００１０】
ディレイライン１１ａの第１の入力には基準クロック信号（以下、「ＣＬＫ」という。）が入力され、第２の入力には遅延制御部１２ａからの一対の遅延量指示信号（以下、「ＮＶ０およびＰＶ０」という。）が入力され、ディレイライン１１ａの出力は遅延クロック信号（以下、「ＤＥＬＣＬＫ」という。）として遅延制御部１２ａへ供給されている。
【００１１】
ディレイライン１１ｂの第１の入力にはＣＬＫが入力され、第２の入力には遅延制御部１２ｂからの一対の遅延量指示信号（以下、「ＮＶ１およびＰＶ１」という。）が入力され、ディレイライン１１ｂの４つの出力は出力クロック信号１〜４（以下、「ＯＵＴ１〜ＯＵＴ４」という。）として論理回路１４へ供給されている。
【００１２】
遅延制御部１２ａの第１の入力にはＤＥＬＣＬＫが入力され、第２の入力にはＣＬＫが入力され、遅延制御部１２ａの第１の出力はＮＶ０およびＰＶ０としてディレイライン１１ａへ供給され、第２の出力は遅延制御信号（以下、「ＧＮＶ０」という。）として遅延制御部１２ｂへ供給されている。
【００１３】
基準電圧生成回路１３の出力は５つの基準電圧（以下、「Ｓ１〜Ｓ５」という。）として遅延制御部１２ｂへ供給されている。
【００１４】
遅延制御部１２ｂの第１の入力にはＧＮＶ０が入力され、第２の入力には開始信号（以下、「ＳＷＶ」という。）が入力され、第３の入力にはＳ１〜Ｓ５が入力され、第４の入力にはＣＬＫが入力され、遅延制御部１２ｂの出力はＮＶ１およびＰＶ１としてディレイライン１１ｂへ供給されている。
【００１５】
論理回路１４の入力にはＯＵＴ１〜ＯＵＴ４が入力され、論理回路１４の出力は逓倍クロック信号（以下、「ＣＬＫＯＵＴ」という。）として出力されている。
【００１６】
ディレイライン１１ａは、同一の回路ディメンジョンを持つ４つの電圧制御遅延回路Ａ１〜Ａ４（以下、［ＤｅｌａｙＡ１〜Ａ４］という。）が直列に接続され、入力されたＣＬＫを位相遅延させてＤＥＬＣＬＫを生成する。
【００１７】
ＤｅｌａｙＡ１〜Ａ４は、ＮＶ０およびＰＶ０によってその遅延量が電圧制御される。ＤｅｌａｙＡ１〜Ａ４の具体的な回路例は、図３を用いて後述する。
【００１８】
遅延制御部１２ａは、ＣＬＫとＤＥＬＣＬＫの位相比較に基づいて、ＤＥＬＣＬＫの位相遅延量がＣＬＫの１周期となるようディレイライン１１ａのＤｅｌａｙＡ１〜Ａ４における遅延量を制御する一対の電圧を生成し、これらをＮＶ０およびＰＶ０として出力する。以下、ディレイライン１１ａがこのように制御されている状態を「位相ロック状態」という。
【００１９】
また、遅延制御部１２ａは、位相ロック状態において、遅延制御部１２ｂで使用するための電圧を生成し、これをＧＮＶ０として出力する。
【００２０】
遅延制御部１２ａは、図１に示したように、位相比較器１５、チャージポンプ回路１６、および制御電圧生成回路１７ａを有している。
【００２１】
位相比較器１５の第１の入力にはＤＥＬＣＬＫが入力され、第２の入力にはＣＬＫが入力され、位相比較器１５の出力はチャージポンプ回路１６へ供給されている。チャージポンプ回路１６の出力は制御電圧生成回路１７ａへ供給され、また、チャージポンプ回路１６の出力はＧＮＶ０として遅延制御部１２ｂへ出力されている。制御電圧生成回路１７ａの出力はＮＶ０およびＰＶ０としてディレイライン１１ａへ供給されている。
【００２２】
位相比較器１５は、ＣＬＫとＤＥＬＣＬＫの位相を比較し、その結果をチャージポンプ回路１６へ出力する。
【００２３】
チャージポンプ回路１６は、位相比較器１５からの比較結果を受けて、ディレイライン１１ａが位相ロック状態となる電圧を生成し、これをＧＮＶ０として遅延制御部１２ｂおよび制御電圧生成回路１７ａへ出力する。
【００２４】
すなわち、ＤＥＬＣＬＫの位相がＣＬＫより進んでいる場合には、チャージポンプ回路１６は、ＧＮＶ０の電圧値を下げてＤｅｌａｙＡ１〜Ａ４の遅延量を増加させ、逆に、ＤＥＬＣＬＫの位相がＣＬＫより遅れている場合には、チャージポンプ回路１６は、ＧＮＶ０の電圧値をあげてＤｅｌａｙＡ１〜Ａ４の遅延量を減少させる。
【００２５】
制御電圧生成回路１７ａは、ＧＮＶ０に基づいてＤｅｌａｙＡ１〜Ａ４の遅延量を制御するための一対の電圧値を生成し、これらをＮＶ０およびＰＶ０としてディレイライン１１ａへ出力する。
【００２６】
基準電圧生成回路１３は、図１に示したように、電源電圧（以下、「Ｖｄｄ」という。）を分圧するラダー抵抗により構成され、電圧がＶｄずつ異なる５つの基準電圧Ｓ１〜Ｓ５を出力する。Ｓｎの電圧値Ｖｓｎは、
Ｖｓｎ ＝ Ｖｄｄ − Ｖｄ ×（ ｎ −１ ）
Ｖｄ ＝ Ｖｄｄ × ｒ／Ｒ       …………（１）
となる。ここで、Ｒはラダー抵抗の全抵抗値、ｒはＳ１〜Ｓ５における１区間の抵抗値である。
【００２７】
ディレイライン１１ｂは、同一の回路ディメンジョンを持つ４つの電圧制御遅延回路Ｂ１〜Ｂ４（以下、［ＤｅｌａｙＢ１〜Ｂ４］という。）が直列に接続され、入力されたＣＬＫを各段で位相遅延させて互いに位相が異なるＯＵＴ１〜ＯＵＴ４を生成する。
【００２８】
ＤｅｌａｙＢ１〜Ｂ４は、ＮＶ１およびＰＶ１によってその遅延量が電圧制御される。ＤｅｌａｙＢ１〜Ｂ４の具体的な回路例は、図３を用いて後述する。
【００２９】
遅延制御部１２ｂは、ＧＮＶ０およびＳ１〜Ｓ５に基づいて、ディレイライン１１ｂの位相遅延量を制御するためにＤｅｌａｙＢ１〜Ｂ４における遅延量を制御する一対の電圧を生成し、これらをＮＶ１およびＰＶ１として出力する。
【００３０】
遅延制御部１２ｂは、図１に示したように、セレクタ回路１８、キャパシタ１９、スイッチ回路２０、および制御電圧生成回路１７ｂを有している。
【００３１】
セレクタ回路１８の第１の入力にはＳ１〜Ｓ５が入力され、第２の入力にはＣＬＫが入力され、第３の入力にはＳＷＶが入力され、セレクタ回路１８の第１の出力は駆動信号（以下、「ＲＡＤ」という。）としてキャパシタ１９の一端に供給され、第２の出力は制御信号としてスイッチ回路２０の制御入力へ供給されている。
【００３２】
キャパシタ１９の他端は遅延制御信号（以下、「ＧＮＶ１」という。）として制御電圧生成回路１７ｂの入力に接続されている。スイッチ回路２０の一端にはＧＮＶ０が接続され、他端にはＧＮＶ１が接続されている。制御電圧生成回路１７ｂの出力はＮＶ１およびＰＶ１としてディレイライン１１ｂへ供給されている。
【００３３】
セレクタ回路１８は、Ｓ１〜Ｓ５を所定の順序で順次選択してそれをＲＡＤとして出力する。また、セレクタ回路１８は、Ｓ３が選択された時に、その選択信号Ｇ３を制御信号としてスイッチ回路２０へ出力する。
【００３４】
スイッチ回路２０は、Ｇ３が“Ｈ”である間ＧＮＶ０をキャパシタ１９に接続し、ＧＮＶ０からの電荷をキャパシタ１９に蓄積することで、ＧＮＶ０とＧＮＶ１を同電圧にする。
【００３５】
キャパシタ１９は、スイッチ回路２０がＯＦＦの間、つまり、Ｇ３が“Ｌ”の期間には、ＲＡＤによってブートストラップされる。つまり、キャパシタ１９の出力ＧＮＶ１は、ハイインピーダンス状態となり、ＲＡＤの電圧変化に従ってＲＡＤの電圧振幅に対応してその電圧が変化する。
【００３６】
制御電圧生成回路１７ｂは、ＧＮＶ１に基づいてＤｅｌａｙＢ１〜Ｂ４の遅延量を制御するための一対の電圧値を生成し、これらをＮＶ１およびＰＶ１としてディレイライン１１ｂへ出力する。
【００３７】
論理回路１４は、ディレイライン１１ｂからのＯＵＴ１〜ＯＵＴ４を論理演算し、周波数がＣＬＫの略２倍であるＣＬＫＯＵＴを生成する。
【００３８】
次に、セレクタ回路１８について説明する。  
図２は、本発明の実施例に係わる周波数逓倍回路におけるセレクタ回路１８を示す回路ブロック図である。  
本発明の実施例に係わる周波数逓倍回路におけるセレクタ回路１８は、５つのスイッチ回路３１〜３５、および選択信号生成回路３６を備えている。
【００３９】
スイッチ回路３１の一端にはＳ１が接続され、スイッチ回路３２の一端にはＳ２が接続され、スイッチ回路３３の一端にはＳ３が接続され、スイッチ回路３４の一端にはＳ４が接続され、スイッチ回路３５の一端にはＳ５が接続され、スイッチ回路３１〜３５の他端は共通してＲＡＤに接続されている。
【００４０】
選択信号生成回路３６の第１の入力にはＣＬＫが入力され、第２の入力にはＳＷＶが入力され、選択信号生成回路３６の第１の出力は選択信号Ｇ１としてスイッチ回路３１の制御入力へ供給され、第２の出力は選択信号Ｇ２としてスイッチ回路３２の制御入力へ供給され、第３の出力は選択信号Ｇ３としてスイッチ回路３３の制御入力へ供給され、第４の出力は選択信号Ｇ４としてスイッチ回路３４の制御入力へ供給され、第５の出力は選択信号Ｇ５としてスイッチ回路３５の制御入力へ供給されている。また、Ｇ３は、制御信号としてスイッチ回路２０の制御入力へ供給されている。
【００４１】
スイッチ回路３１〜３５は、それぞれの選択信号Ｇ１〜Ｇ５が“Ｈ”である間Ｓ１〜Ｓ５をＲＡＤに接続し、（１）式で示されるＳ１〜Ｓ５の電圧値をＲＡＤに出力する。
【００４２】
スイッチ回路２０およびスイッチ回路３１〜３５の具体的な回路例は、図４を用いて後述する。
【００４３】
選択信号生成回路３６は、ＳＷＶによって活性化され、ＣＬＫに同期して、Ｓ１〜Ｓ５を所定の順序で選択するＧ１〜Ｇ５を生成し、スイッチ回路３１〜３５のそれぞれの制御入力へ出力する。
【００４４】
すなわち、Ｇ１〜Ｇ５は、ＣＬＫの１周期の間“Ｈ”になる信号で、Ｇ３→Ｇ２→Ｇ１→Ｇ２→Ｇ３→Ｇ４→Ｇ５→Ｇ４→Ｇ３の順序で活性化され、ＳＷＶが“Ｈ”である間これを繰り返す。したがって、ＲＡＤに出力される電圧値は、Ｓ３→Ｓ２→Ｓ１→Ｓ２→Ｓ３→Ｓ４→Ｓ５→Ｓ４→Ｓ３を周期的に繰り返す。
【００４５】
次に、ＤｅｌａｙＡ１〜Ａ４およびＢ１〜Ｂ４の回路例を説明する。  
図３は、本発明の実施例に係わる周波数逓倍回路における電圧制御遅延回路の一例を示す回路図である。  
本発明の実施例に係わる周波数逓倍回路における電圧制御遅延回路（ＤｅｌａｙＡ１〜Ａ４およびＤｅｌａｙＢ１〜Ｂ４）は、４つのｎ型ＭＯＳ−ＦＥＴ（以下、「Ｎ１〜Ｎ４」という。）、４つのｐ型ＭＯＳ−ＦＥＴ（以下、「Ｐ１〜Ｐ４」という。）、および２つのインバータ４１および４２（以下、「ＩＮＶ４１およびＩＮＶ４２」という。）を備えている。
【００４６】
Ｐ１のソース端子はＶｄｄに接続され、ゲート端子は第１の遅延量指示信号（ＰＶ０またはＰＶ１。以下、［ＰＶ］という。）に接続され、ドレイン端子はＰ２のソース端子に接続されている。
【００４７】
Ｐ２のゲート端子は入力信号（以下、「ＩＮＰＵＴ」という。）に接続され、ドレイン端子はＮ２のドレイン端子およびＩＮＶ４１の入力に接続されている。Ｎ２のゲート端子はＩＮＰＵＴに接続され、ソース端子はＮ１のドレイン端子に接続されている。
【００４８】
Ｎ１のゲート端子は第２の遅延量指示信号（ＮＶ０またはＮＶ１。以下、「ＮＶ」という。）に接続され、ソース端子は接地電位（以下、「ＧＮＤ」という。）に接続されている。
【００４９】
Ｐ３のソース端子はＶｄｄに接続され、ゲート端子ＰＶに接続され、ドレイン端子はＰ４のソース端子に接続されている。Ｐ４のゲート端子はＩＮＶ４１の出力に接続され、ドレイン端子はＮ４のドレイン端子およびＩＮＶ４２の入力に接続されている。
【００５０】
Ｎ４のゲート端子はＩＮＶ４１の出力に接続され、ソース端子はＮ３のドレイン端子に接続されている。Ｎ３のゲート端子はＮＶに接続され、ソース端子はＧＮＤに接続されている。ＩＮＶ４２の出力はＯＵＴＰＵＴとして出力されている。
【００５１】
次に、スイッチ回路２０および３１〜３５の回路例を説明する。  
図４は、本発明の実施例に係わる周波数逓倍回路におけるスイッチ回路の一例を示す回路図である。  
本発明の実施例に係わる周波数逓倍回路におけるスイッチ回路（スイッチ回路２０および３１〜３５）は、一対のｐ型ＭＯＳ−ＦＥＴ（以下、「Ｐ５」という。）およびｎ型ＭＯＳ−ＦＥＴ（以下、「Ｎ５」という。）、およびインバータ５１（以下、「ＩＮＶ５１」という。）を備えている。
【００５２】
ＩＮＶ５１の入力にはスイッチ回路の制御入力（以下、「ＳＷ」という。）としてＧ１〜Ｇ５のうち１つが接続され、ＩＮＶ５１の出力はＰ５のゲート端子に接続されている。Ｐ５のドレイン端子はスイッチ回路の一端（以下、「ＩＮ」という。）に接続され、ソース端子はスイッチ回路の他端（以下、「ＯＵＴ」という。）に接続されている。Ｎ５のゲート端子はＳＷに接続され、ドレイン端子はＩＮに接続され、ソース端子はＯＵＴに接続されている。
【００５３】
次に、上述した構成を持つ周波数逓倍回路の動作について説明する。  
図５は、本発明の実施例に係わる周波数逓倍回路の起動時における動作を示す波形図である。ここでは、主に、起動時において、ＣＬＫＯＵＴの位相ロックが安定するまでの期間にかかわる部分を示した。
【００５４】
本発明の実施例に係わる周波数逓倍回路の起動時における動作は、位相ロックがかかるまでの遷移期間（以下、「Ｔ１」という。）、および位相ロックが安定して位相ロック状態である安定期間（以下、「Ｔ２」という。）に分けられる。
【００５５】
図５には、Ｔ１およびＴ２における基準クロック信号（ＣＬＫ）、遅延制御部１２ａの遅延制御信号（ＧＮＶ０）および遅延量指示信号（ＮＶ０およびＰＶ０）、セレクタ回路１８の開始信号（ＳＷＶ）、遅延制御部１２ｂの遅延制御信号（ＧＮＶ１）および遅延量指示信号（ＮＶ１およびＰＶ１）、および論理回路１４からの逓倍クロック信号（ＣＬＫＯＵＴ）を示した。
【００５６】
遷移期間Ｔ１では、ディレイライン１１ａでの位相遅延量が少ないために、ＤＥＬＣＬＫの位相がＣＬＫに比べ進んでおり、図５に示したように、ＧＮＶ０がＶｄｄから徐々に低下していく。そして、これにともなって制御電圧生成回路１７ａで生成されるＮＶ０は低下し、ＰＶ０は上昇していく。
【００５７】
そして、ディレイライン１１ａにおける位相遅延量が徐々に増大し、ＤＥＬＣＬＫとＣＬＫの位相遅延量がＣＬＫの１周期、つまり、Ｔｃに到達すると、ＧＮＶ０の低下が止まり、位相ロック状態になる。
【００５８】
この間、ＳＷＶは“Ｌ”であるので、選択信号生成回路３６はＧ３に“Ｈ”を出し続け、スイッチ回路２０はＯＮしている。このため、Ｖｇ０＝Ｖｇ１であり、ＧＮＶ１に基づいて制御電圧生成回路１７ｂで生成されるＮＶ１およびＰＶ１は、ＮＶ０およびＰＶ０と同様に変化する。つまり、ディレイライン１１ｂの位相遅延量はディレイライン１１ａと同様に制御され、ディレイライン１１ａと同様に位相ロック状態になる。
【００５９】
この時、ＤｅｌａｙＢ１〜Ｂ４の回路ディメンジョンが全て同一なので、１段あたりの遅延量はＴｃ／４となる。すなわち、ＯＵＴ１〜４は、それぞれ互いに位相が９０°ずれたクロック信号となる。
【００６０】
これらを論理演算することで、周波数がＣＬＫの２倍であるＣＬＫＯＵＴが論理回路１４で生成される。
【００６１】
安定期間Ｔ２では、ＳＷＶが“Ｌ”である間は、ディレイライン１１ａおよび１１ｂの位相ロック状態は維持され、ＣＬＫの周波数が変化すれば、それに追従して、ＣＬＫＯＵＴの周波数は、ＣＬＫの２倍の周波数を保持するように変化する。
【００６２】
次に、ＳＷＶが“Ｈ”の場合の動作について説明する。  
図６は、本発明の実施例に係わる周波数逓倍回路における遅延制御部の動作を示す波形図である。ここでは、遅延制御部１２ｂにおける駆動信号（ＲＡＤ）および遅延制御信号（ＧＮＶ１）の波形を示した。
【００６３】
図６で、ＲＡＤの波形に付したＳ１〜Ｓ５の記号は、そのＣＬＫサイクルでＲＡＤに出力されている基準電圧を表している。
【００６４】
本発明の実施例に係わる周波数逓倍回路における遅延制御部１２ｂの動作は、ＣＬＫの１周期ごとにその電圧が変化するＲＡＤおよびＧＮＶ１によって特徴づけられる。
【００６５】
図６に示したように、ＲＡＤは、選択信号生成回路３６によって、電圧振幅ＤでＶｄｄと（Ｖｄｄ−Ｄ）の間を周期的に往復する波形になる。そして、ＳＷＶが“Ｈ”であるので、このＲＡＤによって駆動されるキャパシタ１９の出力ＧＮＶ１は、Ｖｇ０を中心とする振幅Ｄの波形となる。ＧＮＶ１の電圧値Ｖｇ１は、ＧＮＶ０の電圧値をＶｇ０として、
Ｖｇ１max ＝ Ｖｇ０ ＋ Ｄ／２
Ｖｇ１min ＝ Ｖｇ０ − Ｄ／２      ………（２）
の間を周期的に変化する。ここで、（１）式から明らかなように、
Ｄ ＝ ４ × Ｖｄ
である。
【００６６】
すなわち、Ｖｇ１は、Ｖｇ０→（Ｖｇ０＋Ｖｄ）→（Ｖｇ０＋２Ｖｄ）→（Ｖｇ０＋Ｖｄ）→Ｖｇ０→（Ｖｇ０−Ｖｄ）→（Ｖｇ０−２Ｖｄ）→（Ｖｇ０−Ｖｄ）→Ｖｇ０と変化し、ＳＷＶが“Ｈ”である間これを周期的に繰り返す。
【００６７】
図６では、説明のためにＤを誇張して示しているが、実際には、Ｄは大きくてもＶｄｄの数％である。
【００６８】
ＧＮＶ１に基づいて制御されるＤｅｌａｙＢ１〜Ｂ４の遅延量は、Ｄに対応する値だけ位相ロック状態から周期的に変動し、それに伴って、ディレイライン１１ｂでの位相遅延量が変動する。結果として、ＣＬＫＯＵＴの周波数がＤに対応する幅で変動することになる。
【００６９】
すなわち、位相ロック状態に比べてＣＬＫＯＵＴの周波数が拡散されるので、高調波のピークが大幅に抑制される。
【００７０】
上記実施例によれば、ＧＮＶ１の電圧変動に伴ってＣＬＫＯＵＴの周波数が変動するので、逓倍クロック信号（ＣＬＫＯＵＴ）における高調波のピークが低減され、この周波数逓倍回路を用いたＩＣのＥＭＩノイズを大幅に抑制することができる。
【００７１】
上述の実施例ではスイッチ回路２０はセレクタ回路１８からのＧ３で制御されるとしたが、本発明はこれに限られるものではなく、例えば、図７に示したように、ＳＷＶを反転した信号でスイッチ回路２０を制御するようにしても良い。このようにすることで、所望のタイミングでＧＮＶ１の初期化を行なうことができるようになる。
【００７２】
また、上述の実施例ではＳＷＶは外部から入力されるとしたが、本発明はこれに限られるものではなく、例えば、図８に示したように、位相比較器１５の出力を利用するように構成することもできる。このようにすれば、位相比較により位相ロック状態になった時点で、自動的にセレクタ回路１８を動作開始させることができ、外部入力信号を使用することなく周波数拡散を開始することができる。
【００７３】
さらに、上述の実施例ではディレイライン１１ａおよび１１ｂは４段の電圧制御遅延回路で構成され、ＣＬＫＯＵＴの周波数はＣＬＫの略２倍であるとしたが、本発明はこれに限られるものではない。例えば、ディレイライン１１ａおよび１１ｂをそれぞれＮ個の電圧制御遅延回路で構成し、ＣＬＫの周波数の略Ｎ／２倍のＣＬＫＯＵＴを生成することもできる。
【００７４】
さらに、上述の実施例ではセレクタ回路１８での選択電圧はＳ１〜Ｓ５の５段階であるとしたが、本発明はこれに限られるものではなく、例えば、基準電圧の数を増加させ、より細かくステップでＲＡＤの電圧を変化させることで、周波数が異なるより多くのＣＬＫＯＵＴを生成でき、高調波をより拡散させることが可能となる。また、Ｓ１〜Ｓ５の電圧切り替えをＣＬＫの周期に同期させるとしたが、本発明はこれに限られるものではない。
【００７５】
さらに、上述の実施例ではＳ１〜Ｓ５は等間隔で設定するとしたが、本発明はこれに限られるものではなく、例えば、電圧間隔を不均等に設定するようにしても良い。その場合、高調波をさらに拡散させることができ、ＥＭＩノイズのさらなる抑制を期待することができる。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施例に係わる周波数逓倍回路を示す回路ブロック図。
【図２】本発明の実施例に係わる周波数逓倍回路におけるセレクタ回路を示す回路ブロック図。
【図３】本発明の実施例に係わる周波数逓倍回路における電圧制御遅延回路の一例を示す回路図。
【図４】本発明の実施例に係わる周波数逓倍回路におけるスイッチ回路の一例を示す回路図。
【図５】本発明の実施例に係わる周波数逓倍回路の起動時における動作を示す波形図。
【図６】本発明の実施例に係わる周波数逓倍回路における遅延制御部の動作を示す波形図。
【図７】本発明の実施例に係わる周波数逓倍回路におけるスイッチ回路の別の制御方法を示す回路図。
【図８】本発明の実施例に係わる周波数逓倍回路におけるセレクタ回路の別の制御方法を示す回路図。
【符号の説明】
【００７７】
１１ａ、１１ｂ  ディレイライン
１２ａ、１２ｂ  遅延制御部
１３  基準電圧生成回路
１４  論理回路
１８  セレクタ回路
１９  キャパシタ
２０、３１〜３５  スイッチ回路
ＣＬＫ  基準クロック信号
ＣＬＫＯＵＴ  逓倍クロック信号
ＤＥＬＣＬＫ  遅延クロック信号
ＯＵＴ１〜ＯＵＴ４  出力クロック信号
ＧＮＶ０、ＧＮＶ１  遅延制御信号
ＮＶ０、ＰＶ０、ＮＶ１、ＰＶ１  遅延量指示信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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