(57)【要約】【課題】  半導体装置の製造において作業効率の向上を図る。【解決手段】  製造装置１０のローダー部等に組み込んであるミューチップリーダー１３により、多数個取り基板９に埋め込まれたミューチップ５に書き込まれている製品の識別情報（ＩＤ）を読み取って各製品を識別する。さらに、識別したＩＤに基づいて、製品個々の基板不良箇所の情報（アドレス等）や製造条件等のデータを管理サーバー１１から呼び出し、基板における不良位置の識別や仕様の判定または製造装置１０の設定等を管理サーバー１１とＬＡＮ接続されたパーソナルコンピュータ１２で行う。その後、管理サーバー１１からダウンロードした基板不良箇所の位置情報や製造条件の情報に基づいて製品を着工する。【選択図】  図４
2007051923.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップと、
前記半導体チップと接合する基板と、
前記基板に配置された複数の外部端子とを有する半導体装置であって、
前記基板の表面または内部に、前記半導体装置のテスト条件を含む情報が格納されたメモリ回路を有する非接触認識型チップが配置されていることを特徴とする半導体装置。
【請求項２】
（ａ）複数の装置形成領域が形成され、製品情報または基板不良箇所に係わる情報が格納されたメモリ回路を有する非接触認識型チップが前記複数の装置形成領域の外側に配置された基板を準備する工程と、
（ｂ）前記非接触認識型チップの前記製品情報または前記基板不良箇所に係わる情報を読み取って前記基板の良品の複数の装置形成領域において半導体チップを搭載して半導体装置を組み立てる工程と、
（ｃ）前記基板を前記装置形成領域に沿って切断して個々の前記半導体装置に分離する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）複数の装置形成領域が形成され、基板不良及び半導体装置のテスト条件に係わる情報が格納されたメモリ回路を有する非接触認識型チップが前記複数の装置形成領域それぞれに配置された基板を準備する工程と、
（ｂ）前記非接触認識型チップの前記基板不良に係わる情報を読み取って前記基板の良品の複数の装置形成領域それぞれにおいて半導体チップを搭載して前記半導体装置を組み立てる工程と、
（ｃ）前記基板を前記装置形成領域に沿って切断して個々の前記半導体装置に分離する工程と、
（ｄ）前記非接触認識型チップの前記テスト条件の情報を読み取って前記半導体装置をテストする工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）複数の装置形成領域が形成され、基板不良箇所及び半導体装置の製造条件に係わる情報が格納されたメモリ回路を有する非接触認識型チップが前記複数の装置形成領域の外側に配置された基板を準備する工程と、
（ｂ）前記非接触認識型チップの前記基板不良箇所と前記製造条件の情報を読み取って前記基板の良品の複数の装置形成領域それぞれにおいて半導体チップを搭載して前記製造条件で前記半導体装置を組み立てる工程と、
（ｃ）前記基板を前記装置形成領域に沿って切断して個々の前記半導体装置に分離する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）複数の装置形成領域が形成され、基板不良箇所及び半導体装置の製造条件に係わる情報が格納されたメモリ回路を有する非接触認識型チップが前記複数の装置形成領域の外側で、かつ樹脂モールド領域内に配置された基板を準備する工程と、
（ｂ）前記非接触認識型チップの前記基板不良箇所と前記製造条件の情報を読み取って、前記基板の良品の複数の装置形成領域それぞれにおいて半導体チップを搭載する工程と、
（ｃ）前記製造条件における樹脂モールド条件で前記複数の装置形成領域を含む前記樹脂モールド領域を樹脂封止して前記半導体装置を組み立てる工程と、
（ｄ）前記基板を前記装置形成領域に沿って切断して個々の前記半導体装置と、前記非接触認識型チップが配置された基板領域とを切り離す工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、非接触認識型チップが配置された基板を用いて製造された半導体装置とその組み立てに適用して有効な技術に関する。
【背景技術】
【０００２】
無線タグに記録された多面取基板の識別データと、オンラインサーバのデータファイルに記録された前記多面取基板の識別データとを照合し、前記オンラインサーバのデータファイルに記録された基板不良座標データに基づいて、前記多面取基板の複数の個片化領域のうち、良品の個片化領域に半導体チップを搭載する工程を有する技術がある（例えば、特許文献１参照）。
【特許文献１】特開２００４−１７９２３４号公報（図４）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
基板を用いた半導体装置の組み立てにおいて、基板の不良箇所の情報は、対象となる基板領域に手書きで目印を記載したり、あるいは不良を表すシール等を貼ることで判断している。また、基板の装置形成領域（デバイス領域）の外側に不良箇所認識用の領域を設け、そこに不良箇所の情報を記載する場合もある。
【０００４】
また、製品着工時の仕様（製造条件）については、仕様が印字されている作業伝票をロット毎に添付し、かつ仕様を指示するドキュメント等を発行するなどして作業を行っている。
【０００５】
なお、基板を用いた組み立てにおいては、不良の装置形成領域についてはダイボンディングやワイヤボンディングを行わず、良品の装置形成領域のみについてダイボンディングやワイヤボンディングを行っている。しかしながら、基板の表面の装置形成領域（デバイス領域）に不良箇所の情報を表す目印を印字しておいても、組立工程間を流している間に目印がかすれてしまい、不良を認識することができない場合がある。また、目印を認識できたとしても、シールが有している接着剤や印字された塗料が吸湿しやすいために、樹脂封止体を形成する際の熱処理工程において水分が膨張し、レジンが基板から剥離するレジンクラックを引き起こす原因となる。
【０００６】
一方、基板の裏面に記載すれば、ダイボンディング工程以降も利用できるが、基板を反転させないと判断できないという問題が起こる。さらに、裏面に記載する場合、ワイヤボンディングや樹脂封止など、製造時に発生する熱により治工具や製造装置に表示物（インク等）が転写し、不良を誘発させる問題が生じる。
【０００７】
なお、基板の装置形成領域の外側に不良箇所認識用の領域を設ける場合、認識のための特定のサイズが必要であり、基板のサイズが製品の取り数に応じて大きくなってしまう。したがって、基板サイズを変えたくない場合、１枚の基板の製品取り数が減ってしまうという問題が起こる。
【０００８】
さらに、樹脂モールド後は、基板の装置形成領域とその外側の領域には樹脂が配置されるため、目印が判別できなくなるという問題が発生する。
【０００９】
また、基板が多数列の装置形成領域を有する多数個取り基板の場合、基板の装置形成領域の外側の枠部分には複数のゲートブレーク用のメタル部が配置されるため、不良個所の情報を記入する領域の確保が困難という問題が起こる。
【００１０】
また、伝票の記載により組立仕様（製造条件）を判断する場合、オペレータが記載に基づき製造装置の設定等の作業を行うので、仕様違いが発生するポテンシャルが存在する。また、伝票の記載に基づいてオペレータが基板に不良情報をケガキによって記載する場合、記入ミスが起こることと、パッケージが小型の場合には隣の装置形成領域まで記入してしまうといったミスが発生することが問題である。さらに、ケガキによる不良情報の記載は判別しにくく、誤って不良品を良品としてピックアップしてしまうという問題も起こる。
【００１１】
なお、前記特許文献１（特開２００４−１７９２３４号公報）には、無線タグに格納された情報が着工条件（製造条件）を含んでいるという記載はない。
【００１２】
本発明の目的は、作業効率の向上を図ることができる技術を提供することにある。
【００１３】
また、本発明の他の目的は、作業の精度を高めることができる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１６】
すなわち、本発明は、半導体チップと、半導体チップと接合する基板と、基板に配置された複数の外部端子とを有し、基板の表面または内部に半導体装置のテスト条件を含む情報が格納されたメモリ回路を有する非接触認識型チップが配置されているものである。
【００１７】
また、本発明は、製品情報または基板不良箇所に係わる情報が格納されたメモリ回路を有する非接触認識型チップが複数の装置形成領域の外側に配置された基板を準備する工程と、非接触認識型チップの製品情報または基板不良箇所に係わる情報を読み取って基板の良品の複数の装置形成領域において半導体チップを搭載して半導体装置を組み立てる工程と、基板を切断して個々の半導体装置に分離する工程とを有するものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１９】
基板に設けられた非接触認識型チップに書き込まれている製品情報または基板不良箇所に係わる情報を読み取って基板の良品の複数の装置形成領域において半導体装置を組み立てることにより、不良位置の識別を自動で、かつ素早く行うことができ、半導体装置の組み立てにおける各処理の作業効率の向上を図ることができる。
【発明を実施するための最良の形態】
【００２０】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２１】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００２２】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
（実施の形態）
図１は本発明の実施の形態の半導体装置の製造方法に用いられる非接触認識型チップの構造の一例を示す斜視図、図２は本発明の実施の形態の半導体装置の構造の一例を封止体を透過して示す平面図、図３は図２に示す半導体装置の構造の一例を示す断面図である。また、図４は本発明の実施の形態の半導体装置の製造方法における非接触認識型チップを用いた組み立ての管理方法の一例を示す斜視図、図５は本発明の実施の形態の半導体装置の製造方法における非接触認識型チップを用いた組み立ての変形例の管理方法を示す斜視図である。さらに、図６は図４に示す組み立ての管理方法で用いられる多数個取り基板の構造の一例を示す平面図と拡大平面図、図７及び図８はそれぞれ図４に示す組み立ての管理方法で用いられる変形例の多数個取り基板の構造を示す平面図である。
【００２５】
また、図９は図２に示す半導体装置の基板の主面における配線パターンの一例を示す平面図、図１０は図９に示すＡ−Ａ線に沿って切断した断面の構造の一例を示す断面図、図１１は図１０に示すＢ部の構造の一例を示す拡大部分断面図、図１２及び図１３はそれぞれ図１０に示すＢ部の構造の変形例を示す拡大部分断面図である。
【００２６】
また、図１４は本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図、図１５は図１４に示す半導体装置の構造を示す断面図、図１６は本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図、図１７は図１６に示す半導体装置の構造を示す断面図である。さらに、図１８は本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図、図１９は図１８に示す半導体装置の構造を一部破断して示す側面図である。
【００２７】
本実施の形態は、非接触認識型チップを有する基板を用いた半導体装置の製造方法と、その製造方法で組み立てられた半導体装置について説明するものである。
【００２８】
図１は非接触認識型チップの一例であるミューチップ５を示すものである。ミューチップ５には、通信回路、読み出し回路及びメモリ回路等の複数の集積回路が組み込まれており、そのうちメモリ回路には、非接触で認識可能な種々の情報が格納されている。さらに、ミューチップ５は、通信回路と接続された内蔵型のアンテナ５ａを有しており、外部と通信可能な機能を有している。すなわち、ミューチップ５は、非接触状態で製品情報等のデータの読み取りが可能なチップである。
【００２９】
ただし、ミューチップ５では、アンテナ５ａは内蔵型であることが好ましいが、外付け型であってもよい。例えば、ミューチップ５が配置される基板側にアンテナ５ａを取り付け、基板のアンテナ近傍にミューチップ５を実装してもよい。
【００３０】
また、ミューチップ５は、書き込み可能なメモリ回路を有しており、専用のミューチップライタを使用することにより、工程の途中であっても新規なデータを容易に追加／書き換えできるものであることが好ましい。
【００３１】
本実施の形態のミューチップ５のメモリ回路に格納される情報は、例えば、基板不良箇所のアドレス（位置データ）や各工程での製造条件等（製品着工時の仕様データ等）である。あるいは、製造条件として、図３に示すようなダイボンド剤２、ワイヤ４、封止用樹脂及びパッケージサイズ等の情報を書き込んでおいてもよい。
【００３２】
また、図６に示すように基板（多数個取り基板９）の個々のデバイス領域（装置形成領域）９ａにミューチップ５を配置する場合には、各パッケージに個片化されてから必要となるデータである選別プログラムやエージング時間等のテスト条件の情報、もしくはマーク仕様等の情報をミューチップ５に書き込んでおいてもよい。
【００３３】
次に、本実施の形態のミューチップ５を有する基板を用いて組み立てられた半導体装置について説明する。
【００３４】
図２及び図３に示す半導体装置は、小型で、かつ樹脂封止型の半導体装置であるＣＳＰ（Chip Scale Package）７であり、配線基板（基板）３の裏面３ｂに複数の外部端子である半田ボール８が格子状に配置されて取り付けられている。したがって、ＣＳＰ７はＢＧＡ（Ball Grid Array)型の半導体パッケージである。
【００３５】
ＣＳＰ７の構造について説明すると、集積回路を有する半導体チップ１と、半導体チップ１と接合する配線基板（基板）３と、配線基板３の裏面３ｂに配置された複数の外部端子である半田ボール８と、半導体チップ１の電極であるパッド１ｃと配線基板３の主面３ａのボンディング用電極３ｈとを電気的に接続する複数の導電性のワイヤ４と、半導体チップ１および複数のワイヤ４を樹脂封止する封止体６とを有している。配線基板３の厚さと交差する平面形状は、例えば四角形である。
【００３６】
さらに、配線基板３の角部には、ＣＳＰ７のテスト条件等を含む情報が格納されたメモリ回路を有するミューチップ５が配置されている。具体的には、配線基板３の角部における内部にミューチップ５が埋め込まれている。配線基板３の表面側は、図９に示すように、半田ボール８と電気的に接続される配線部３ｇが、配線基板３の各辺に形成された複数のボンディング用電極３ｈから引き回されて形成されている。すなわち、配線基板３における角部以外の領域は、配線部３ｇやボンディング用電極３ｈが形成されている。配線基板３の角部にボンディング用電極３ｈを形成しない理由は、配線基板３における中心部から最も遠い角部4箇所は、応力が集中しやすいため、接続した導電性のワイヤ４が断線不良を引き起こし易い。また、角部に導電性のワイヤ４を接続する場合、各辺に接続するワイヤ４の長さよりも長くなるため、樹脂封止工程において樹脂注入圧力によりワイヤ流れが起きやすく、隣接するワイヤ４とのショート不良を引き起こし易い。以上のことから配線基板３における角部には、ボンディング用電極３ｈが形成されていなく、それと繋がる配線部３ｇも形成されていないため、空き領域となっている。
【００３７】
本実施の形態では、配線基板３の内部にミューチップ５を配置する場合について説明したが、ミューチップ５は、配線基板３の表面（主面３ａまたは裏面３ｂ）に取り付けられていてもよい。しかしながら、本実施の形態で説明するＣＳＰは、半導体チップ１と配線基板３の端部との間隔が狭い（半導体チップ１の平面サイズと配線基板３の平面サイズがほぼ同じ）ため、配線基板３の主面３ａ側に形成するのが配線基板３の内部に埋め込むのに比べ困難である。
【００３８】
また、配線基板３の主面３ａにミューチップ５を搭載できたとしても、装置形成領域の端部に極めて近い場所に搭載されるため、樹脂封止工程において樹脂封止用の金型のクランプ圧力で破壊されたり、樹脂流れを阻害する問題が生じる。配線基板３の裏面３ｂに形成する場合は、配線基板３の裏面３ｂからミューチップ５の厚みだけ、突出するように搭載されるため、ワイヤボンディング工程において配線基板がヒートステージ上に安定しない。また、配線基板３の裏面３ｂ全面がヒートステージ上に搭載されないため、ヒートステージからの熱がボンディング用電極３ｈに効率良く伝わらず、導電性のワイヤ４の接続強度が低下する。
【００３９】
以上のことから、ミューチップ５は配線基板３の角部において、配線基板３の内部（主面３ａと裏面３ｂの間）に配置することが好ましい。しかしながら、ミューチップ５の厚さが、例えば０．０２μｍ厚以下と薄いものであれば、配線基板３の表面に取り付けても上記問題は解消する可能性もある。
【００４０】
このＣＳＰ７は、図６に示すような個々のデバイス領域９ａにミューチップ５が埋め込まれた基板を用いて組み立てられたものである。したがって、ミューチップ５のメモリ回路に、基板不良箇所のアドレスに加えて、選別プログラムやエージング時間等のテスト条件の情報を書き込んでおくことにより、各パッケージに個片化されて基板の枠部等から分離された後でもミューチップ５の情報を用いてテスティング等の所望の処理を行うことが可能である。
【００４１】
なお、配線基板３は、主面３ａに形成された複数の配線部３ｇと、主面３ａ及び裏面３ｂ上に形成され、かつ配線部３ｇのうちの一部を覆うレジスト膜３ｆとを有している。すなわち、配線基板３は、コア材３ｃと、その主面３ａおよび裏面３ｂに形成された複数の配線部３ｇと、主面３ａと裏面３ｂの配線部３ｇを接続するスルーホール３ｅと、配線部３ｇの少なくとも一部を覆うレジスト膜３ｆとを有している。配線基板３の表面である主面３ａには、その周縁部に複数のボンディング用電極３ｈが各辺に沿って一列に並んで設けられている。
【００４２】
また、ボンディング用電極３ｈは、それぞれ配線部３ｇを介してスルーホール３ｅと電気的に接続されている。
【００４３】
一方、基板３の裏面３ｂには、複数のランド３ｄが格子状に配置されて設けられており、これらランド３ｄには外部端子である半田バンプ８が接続される。また、複数のランド３ｄは、それぞれスルーホール３ｅと接続されている。
【００４４】
このように基板３の主面３ａおよび裏面３ｂには、ボンディング用電極３ｈ、配線部３ｇ、ランド３ｄおよびスルーホール３ｅなどの導体部が形成されている。これらの導体部は、例えば、銅合金によって形成されるものである。
【００４５】
また、配線基板３の主面３ａのレジスト膜３ｆ上に、半導体チップ１がダイボンド剤２を介して固定されている。すなわち、半導体チップ１の裏面１ｂがダイボンド剤２を介して配線基板３と接続している。
【００４６】
さらに、配線基板３においてチップ外側の領域で、かつ基板の周縁部には複数のボンディング用電極３ｈが並んで配置されており、半導体チップ１の主面１ａに設けられた電極であるパッド１ｃと、これに対応する基板３のボンディング用電極３ｈとがワイヤ４によって電気的に接続されている。
【００４７】
なお、導電性のワイヤ４は、例えば、金線等であり、また、封止体６を形成する封止用樹脂は、例えば、熱硬化性のエポキシ樹脂等である。
【００４８】
次に、本実施の形態の半導体装置の製造方法について説明する。
【００４９】
前記半導体装置の製造方法は、ミューチップ５が組み込まれた基板を用いて半導体装置の製造を管理するものである。
【００５０】
図４は、ミューチップ５のメモリ回路に製品の識別情報（製品情報：ＩＤ）のみが書き込まれている場合の製造の管理方法の一例を示すものである。
【００５１】
まず、基板に製品の識別情報（ＩＤ）が書き込まれたミューチップ５を搭載しておき、各工程において、製造装置１０のローダー部等に組み込んであるミューチップリーダー１３を用いて、ミューチップ５に書き込まれているＩＤを読み取って各製品を識別する。
【００５２】
すなわち、図７に示すように、まず、複数のデバイス領域（装置形成領域）９ａが形成され、かつ製品の識別情報（ＩＤ）または基板不良箇所に係わる情報が格納されたメモリ回路を有するミューチップ５が、複数のデバイス領域９ａの外側に配置された多数個取り基板（基板）９を準備する。なお、多数個取り基板９には、複数のデバイス領域９ａの外側の周縁部に多数の位置決め用孔９ｃが形成されている。
【００５３】
その後、ミューチップ５の製品の識別情報（ＩＤ）または基板不良箇所に係わる情報を読み取り、多数個取り基板９の良品の複数のデバイス領域９ａそれぞれにおいて半導体チップ１を搭載して半導体装置を組み立てる（製品を着工する）。
【００５４】
一例としては、図４に示すように、製造装置１０のローダー部等に組み込んであるミューチップリーダー１３により、ミューチップ５に書き込まれているＩＤ（基板不良箇所に係わる情報でもよい）を読み取って各製品を識別する。さらに、識別したＩＤに基づいて、製品個々の基板不良箇所の情報（アドレス等）や製造条件（組立仕様）等のデータを管理サーバー１１から呼び出し、基板における不良位置の識別や仕様の判定または製造装置１０の設定等を管理サーバー１１とＬＡＮ（Local Area Network）接続されたパーソナルコンピュータ１２で行う。その後、管理サーバー１１からダウンロードした基板不良箇所の位置情報や製造条件の情報に基づいて製品を着工する。
【００５５】
なお、製造装置１０の条件等については自動で設定可能となる。オペレータが手動で行うものについては、製造装置１０のモニタで仕様を確認して手動で設定を行う。本例の場合、ミューチップ５には識別情報（ＩＤ）のみを書き込んでおき、不良基板の位置や組立仕様等の情報は管理サーバー１１に格納しておくことが特徴となる。また、情報の変更や追加等があれば管理サーバー１１のデータを変更／追加（アップロード）する。
【００５６】
管理サーバー１１に格納しておく情報としては、多数個取り基板９の不良箇所のアドレス、組立仕様（ダイボンド剤２、ワイヤ４、封止用樹脂、マーク、パッケージサイズ）等の材料や着工条件、選別プログラム、エージング時間等がある。また、製品個々に情報を識別する必要性がない場合、同一仕様のロット毎（複数の同一製品がまとまっているもの）にミューチップ５を搭載しても良い。
【００５７】
多数個取り基板上での組み立てを完了した後、多数個取り基板９をデバイス領域９ａに沿って切断して個々の半導体装置に分離する。すなわち、図７に示す多数個取り基板９においてダイシングライン９ｂに沿って基板を切断して個片化を行う。
【００５８】
一方、図５は、ミューチップ５のメモリ回路に製品の識別情報（ＩＤ）と、基板不良箇所の情報及び製造条件（組み立て仕様）の情報が書き込まれている場合の製造の管理方法の一例を示すものである。
【００５９】
まず、基板に、製品の識別情報（ＩＤ）と基板不良箇所の情報及び製造条件（組み立て仕様）の情報が書き込まれたミューチップ５を搭載しておき、各工程において、製造装置１０のローダー部等に組み込んであるミューチップリーダー１３を用いて、ミューチップ５に書き込まれているＩＤを読み取って各製品を識別するとともに、基板不良箇所の情報や製造条件の情報を読み取って製品の着工を行う。
【００６０】
すなわち、図７に示すように、複数のデバイス領域（装置形成領域）９ａが形成され、かつ製品のＩＤ及び基板不良箇所の位置情報や製造条件の情報が格納されたメモリ回路を有するミューチップ５が、複数のデバイス領域９ａの外側に配置された多数個取り基板（基板）９を準備する。
【００６１】
その後、ミューチップ５から読み取った基板不良箇所の位置情報（アドレス）に基づいて、多数個取り基板９の良品の複数のデバイス領域９ａそれぞれにおいて半導体チップ１を搭載して半導体装置を組み立てる（製品を着工する）。
【００６２】
つまり、図５に示すように、製造装置１０のローダー部等に組み込んであるミューチップリーダー１３により、ミューチップ５に書き込まれているＩＤを読み取って各製品を識別する。さらに、ミューチップ５から基板不良箇所の位置情報（アドレス等）や製造条件の情報を読み取って、基板における不良位置の識別や仕様の判定または製造装置１０の設定等をパーソナルコンピュータ１２で行う。これにより、製品の着工を開始する。
【００６３】
なお、ミューチップ５に格納しておく情報としては、多数個取り基板９における不良箇所のアドレス、組立仕様（ダイボンド剤２、ワイヤ４、封止用樹脂、マーク、パッケージサイズ）、選別プログラム、エージング時間等である。また、製品個々に情報を識別する必要性がない場合、同一仕様のロット毎（複数の同一製品がまとまっているもの）にミューチップ５を搭載しても良い。
【００６４】
本例の場合、ミューチップ５に格納されている情報のみで基板の不良位置や組立仕様が判定できるので、情報格納用のサーバー等を使用しないことが特徴である。この場合、ミューチップ５にデータを追記及び変更する必要があるため、書き込み可能なメモリーを搭載した読み出し／書き込み自在のミューチップ５を使用する。
【００６５】
多数個取り基板上での組み立てを完了した後、図７に示す多数個取り基板９においてダイシングライン９ｂに沿って基板を切断して個片化を行う。
【００６６】
次に、図６は、多数個取り基板９の各デバイス領域９ａにミューチップ５を搭載した場合を説明するものである。すなわち、各デバイス領域９ａ内にミューチップ５を搭載することにより、図６の拡大図に示すように、組み立て後のＣＳＰ７においてもミューチップ５がそのままパッケージ内に残った状態となる。
【００６７】
このように組み立て後のＣＳＰ７内にミューチップ５が残る場合、ミューチップ５に書き込む情報としては、基板不良箇所の情報に加えて、選別プログラムやエージング時間等のテスト条件の情報を書き込んでおくことが好ましい。
【００６８】
すなわち、ミューチップ５に選別プログラムやエージング時間等のテスト条件の情報を格納しておくことにより、個片化後のＣＳＰ７に対してミューチップ５の情報を用いてＣＳＰ７にテストやエージング等の所望の処理を行うことができる。
【００６９】
次に、図８は、変形例として多数個取り基板９におけるミューチップ５の配置領域であるミューチップ配置領域９ｅを示したものであり、ミューチップ５は、複数のデバイス領域９ａの外側で、かつ樹脂モールド領域９ｄ内に配置されていることが好ましい（ミューチップ配置領域９ｅは、図８の多数個取り基板９における斜線部）。
【００７０】
すなわち、ミューチップ５を多数個取り基板９の樹脂モールド領域９ｄ内に配置することにより、ミューチップ５はモールド金型のクランプ領域から外れた位置となるため、樹脂モールディング時にミューチップ５にかかるダメージを減らすことができる。なお、図８に示す斜線部の領域（ミューチップ配置領域９ｅ）にミューチップ５を搭載した場合、この領域は製品領域であるデバイス領域９ａの外側であるため、組み立て後の半導体装置にミューチップ５は残らない。
【００７１】
その際、ミューチップ５は、基板内部に埋め込んでもよいし、基板の表面に接着剤等で固定してもよい。
【００７２】
ここで、図９〜図１３を用いてミューチップ５の基板への埋め込み方法について説明する。
【００７３】
図９及び図１０に示すように配線基板３の主面３ａには、複数の配線部３ｇと、これに接続する複数のスルーホール３ｅと複数のボンディング用電極３ｈとが形成されている。さらに、複数の配線部３ｇとスルーホール３ｅは、レジスト膜３ｆによって覆われているが、複数のボンディング用電極３ｈはレジスト膜３ｆの開口部３ｉに露出している。
【００７４】
このような配線基板３に対して、ミューチップ５の厚さを、例えば、０.2ｍｍ以下とすることにより、ミューチップ５をスルーホール３ｅ内やコア材３ｃ−レジスト膜３ｆ間などの基板厚内に埋め込むことが可能である。その際、スルーホール３ｅは、種々の形状が考えられる。例えば、図１１は、スルーホール３ｅをレーザ加工によって形成した場合を示している。レーザ加工の場合、レーザ強度のばらつきにより、孔径が均一にならずスルーホール３ｅの主面側の開口の面積より裏面側の開口の方が小さくなり、したがって、スルーホール３ｅ内にミューチップ５を配置した際、レジスト塗布前にミューチップ５を安定して配置することができる。
【００７５】
また、図１２は、ミューチップ５を凹状のスルーホール３ｅに配置した例であり、さらに、図１３は、ミューチップ５を、均一な孔径で形成されたスルーホール３ｅに配置した例、及びコア材３ｃ−レジスト膜３ｆ間に配置した例を示している。
【００７６】
なお、ミューチップ５は配線基板以外の部材に取り付けても良く、例えば、ロット毎にミューチップ５を取り付ける場合には、各ロットの伝票（用紙）に埋め込んでもよい。
【００７７】
次に、図１４〜図１９は、ミューチップ５が取り付けられた変形例の半導体装置を示している。図１４及び図１５に示す変形例の半導体装置は、複数の半導体チップ１が積層して配置されたマルチチップパッケージ１４を示している。このようなマルチチップパッケージ１４においても配線基板３の角部付近にミューチップ５を埋め込むことにより、図２に示すＣＳＰ７と同様の効果を得ることが可能である。
【００７８】
また、図１６及び図１７に示す変形例の半導体装置は、複数の半導体チップ１が横並びで配置されたマルチチップパッケージ１４を示している。このようなマルチチップパッケージ１４においても配線基板３の角部付近にミューチップ５を埋め込むことにより、図２に示すＣＳＰ７と同様の効果を得ることが可能である。
【００７９】
なお、複数の半導体チップ１を有したマルチチップパッケージ１４（複数チップ品）の製造においては、１つの半導体チップ１を有した図２に示すＣＳＰ７（１チップ品）等の半導体装置の製造と比較して、管理すべき製造仕様が多いため、作業者の仕様違いミスのポテンシャルが高いという問題があるとともに、不良を製造した場合の被害損額が高くなる。
【００８０】
したがって、ミューチップ５を利用して製造仕様を管理する本実施の形態の半導体装置の製造方法は、仕様が複雑で、かつ単価の高いマルチチップパッケージ１４（複数チップ品）の製造に対して適用することが好ましく、その結果、より大きな効果を得ることができる。
【００８１】
図１８及び図１９に示す変形例の半導体装置は、リードフレーム（基板）を用いて組み立てられる半導体装置を取り上げたものであり、その一例としてＱＦＰ（Quad Flat Package)１５を図示している。ＱＦＰ１５は、半導体チップ１を支持するタブ１６と、タブ１６の周囲に配置された複数のインナリード１７と、インナリード１７と繋がるアウタリード（外部端子）１８と、タブ１６と連結したタブ吊りリード２０と、半導体チップ１とインナリード１７とを電気的に接続する複数のワイヤ４と、半導体チップ１、複数のインナリード１７及びワイヤ４を樹脂封止する封止体６とを有している。
【００８２】
ＱＦＰ１５において、金属フレームのタブ１６もしくはタブ吊りリード２０上にミューチップ５を取り付ける。ミューチップ５は、例えば、テープ材１９や接着材等によって固定されている。このようなＱＦＰ１５においても、タブ１６やタブ吊りリード２０等のフレーム上にミューチップ５を固定することにより、図２に示すＣＳＰ７と同様の効果を得ることができる。
【００８３】
本実施の形態の半導体装置及びその製造方法によれば、基板に配置されたミューチップ５に書き込まれている製品の識別情報（ＩＤ）または基板不良箇所等に係わる情報を読み取り、基板の良品の複数のデバイス領域９ａそれぞれにおいて半導体チップ１を搭載して半導体装置を組み立てることにより、基板不良位置の識別を自動で、かつ素早く行うことができ、半導体装置の組み立てにおける各処理の作業効率の向上を図ることができる。
【００８４】
また、基板不良箇所の位置の情報や組立仕様（製造条件）などのデータを呼び出し、不良位置の識別や仕様判定、さらに製造装置１０の設定を行うため、組立加工時にオペレータに掛かる付加を低減することができ、さらに仕様違い等のヒューマンエラーのポテンシャルを低減することができる。その結果、作業の精度を高めることができる。
【００８５】
また、ネットワークの管理サーバー１１に組立加工に必要なデータ（基板の不良位置データや製造仕様のデータ）を格納し、ミューチップ５には識別情報（ＩＤ）のみを格納しておくことにより、ミューチップ５に書き込まれている情報はチップ製造時に書き込んである識別情報（ＩＤ）のみなので、ミューチップ５内のメモリ容量が少なくて済む。
【００８６】
また、管理サーバー１１に識別情報（ＩＤ）以外の情報を格納することにより、情報の追加が必要であっても管理サーバー１１に書き込むことで対応できる。
【００８７】
さらに、管理サーバー１１がＬＡＮで繋がっていれば別工場であっても同一のデータを利用することが可能となる。
【００８８】
また、ミューチップ５に識別情報（ＩＤ）に加えて、基板不良箇所の情報及び組立仕様情報等を格納することにより、ミューチップ５に格納されている情報のみで基板の不良位置や組み立ての仕様を判定することができ、情報格納用のサーバーを排除することが可能になる。
【００８９】
また、ミューチップ５の厚さを、例えば、０.2ｍｍ以下とすることにより、基板のスルーホール３ｅ内や、コア材３ｃ−レジスト膜３ｆ間等の基板厚内に埋め込むことができ、基板の厚さを厚くすることなくミューチップ５を内蔵することができる。これにより、パッケージの厚さも厚くせずにミューチップ５を配置することができる。
【００９０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００９１】
例えば、前記実施の形態では、基板タイプの半導体装置の一例としてＢＧＡ型のＣＳＰ７を取り上げて説明したが、前記半導体装置は、ＬＧＡ（Land Grid Array)等であってもよい。
【００９２】
さらに、リードフレームタイプの半導体装置の一例としてＱＦＰ１５を取り上げて説明したが、リードフレームタイプの半導体装置は、ＱＦＮ（Quad Flat Non-leaded Package) 等であってもよい。
【産業上の利用可能性】
【００９３】
本発明は、非接触認識型チップを用いた半導体製造技術に好適である。
【図面の簡単な説明】
【００９４】
【図１】本発明の実施の形態の半導体装置の製造方法に用いられる非接触認識型チップの構造の一例を示す斜視図である。
【図２】本発明の実施の形態の半導体装置の構造の一例を封止体を透過して示す平面図である。
【図３】図２に示す半導体装置の構造の一例を示す断面図である。
【図４】本発明の実施の形態の半導体装置の製造方法における非接触認識型チップを用いた組み立ての管理方法の一例を示す斜視図である。
【図５】本発明の実施の形態の半導体装置の製造方法における非接触認識型チップを用いた組み立ての変形例の管理方法を示す斜視図である。
【図６】図４に示す組み立ての管理方法で用いられる多数個取り基板の構造の一例を示す平面図と拡大平面図である。
【図７】図４に示す組み立ての管理方法で用いられる変形例の多数個取り基板の構造を示す平面図である。
【図８】図４に示す組み立ての管理方法で用いられる変形例の多数個取り基板の構造を示す平面図である。
【図９】図２に示す半導体装置の基板の主面における配線パターンの一例を示す平面図である。
【図１０】図９に示すＡ−Ａ線に沿って切断した断面の構造の一例を示す断面図である。
【図１１】図１０に示すＢ部の構造の一例を示す拡大部分断面図である。
【図１２】図１０に示すＢ部の構造の変形例を示す拡大部分断面図である。
【図１３】図１０に示すＢ部の構造の変形例を示す拡大部分断面図である。
【図１４】本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図である。
【図１５】図１４に示す半導体装置の構造を示す断面図である。
【図１６】本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図である。
【図１７】図１６に示す半導体装置の構造を示す断面図である。
【図１８】本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図である。
【図１９】図１８に示す半導体装置の構造を一部破断して示す側面図である。
【符号の説明】
【００９５】
１  半導体チップ
１ａ  主面
１ｂ  裏面
１ｃ  パッド
２  ダイボンド剤
３  配線基板（基板）
３ａ  主面
３ｂ  裏面
３ｃ  コア材
３ｄ  ランド
３ｅ  スルーホール
３ｆ  レジスト膜
３ｇ  配線部
３ｈ  ボンディング用電極
３ｉ  開口部
４  ワイヤ
５  ミューチップ（非接触認識型チップ）
５ａ  アンテナ
６  封止体
７  ＣＳＰ（半導体装置）
８  半田ボール（外部端子）
９  多数個取り基板（基板）
９ａ  デバイス領域（装置形成領域）
９ｂ  ダイシングライン
９ｃ  位置決め用孔
９ｄ  樹脂モールド領域
９ｅ  ミューチップ配置領域
１０  製造装置
１１  管理サーバー
１２  パーソナルコンピュータ
１３  ミューチップリーダー
１４  マルチチップパッケージ（半導体装置）
１５  ＱＦＰ（半導体装置）
１６  タブ
１７  インナリード
１８  アウタリード（外部端子）
１９  テープ材
２０  タブ吊りリード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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