(57)【要約】【課題】  回路面積の増加を抑えつつ、軽負荷時の効率を改善した降圧型スイッチングレギュレータおよびその制御回路を提供する。【解決手段】  出力監視コンパレータ１０は、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより低くなるとオン信号ＳＩＧ１０を出力する。パルス変調器１２は、オン信号ＳＩＧ１０が出力されてからオン時間Ｔｏｎ、所定レベルとなるパルス信号ＳＩＧ１６を生成する。ドライバ回路２０は、パルス信号ＳＩＧ１６にもとづきスイッチングトランジスタＭ１および同期整流用トランジスタＭ２をデッドタイムを挟んで交互にオンする。軽負荷モード検出部３０は、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２の接続点のスイッチング電圧Ｖｓｗと接地電位とを比較し、出力監視コンパレータ１０からオン信号ＳＩＧ１０が出力されるタイミングにおいて、スイッチング電圧Ｖｓｗが接地電位より高いとき、オン信号ＳＩＧ１０を無効化する。【選択図】  図１
2007006555.tif 000002
【特許請求の範囲】
【請求項１】
同期整流方式の降圧型スイッチングレギュレータの制御回路であって、
前記スイッチングレギュレータの出力電圧とその目標値である基準電圧とを比較し、前記出力電圧が前記基準電圧より低くなるとオン信号を出力する出力監視コンパレータと、
前記出力監視コンパレータからオン信号が出力されてから所定のオン時間、所定レベルとなるパルス信号を生成するパルス変調器と、
前記パルス変調器から出力されるパルス信号にもとづき第１、第２制御信号を生成し、前記第１制御信号によりスイッチングトランジスタを、前記第２制御信号により同期整流用トランジスタをデッドタイムを挟んで交互にオンするドライバ回路と、
前記スイッチングトランジスタと前記同期整流用トランジスタの接続点に現れるスイッチング電圧を所定のしきい値電圧と比較し、前記出力監視コンパレータから前記オン信号が出力されるタイミングにおいて、前記スイッチング電圧が前記しきい値電圧より高いとき、前記オン信号を無効化する軽負荷モード検出部と、
を備えることを特徴とする制御回路。
【請求項２】
前記軽負荷モード検出部は、前記第２制御信号が入力され、前記出力監視コンパレータから前記オン信号が出力されるタイミングにおいて、前記スイッチング電圧が前記しきい値電圧より高いとき前記第２制御信号を遅延して前記パルス変調器へと出力し、
前記パルス変調器は、遅延した前記第２制御信号と前記オン信号との論理演算結果にもとづき前記パルス信号を生成することを特徴とする請求項１に記載の制御回路。
【請求項３】
前記軽負荷モード検出部は、
前記スイッチングトランジスタと前記同期整流用トランジスタの接続点のスイッチング電圧と前記しきい値電圧とを比較する軽負荷検出用コンパレータと、
前記第２制御信号によりセットされ、前記軽負荷検出用コンパレータの出力信号によりリセットされる第１フリップフロップ回路と、
前記第１フリップフロップ回路がセットされた状態においてアクティブとなり、前記第２制御信号を遅延し、非アクティブの状態においては、前記第２制御信号を遅延せずに出力する遅延回路と、
を含み、
前記パルス変調器は、前記遅延回路の出力信号と前記オン信号との論理演算結果にもとづき前記パルス信号を生成することを特徴とする請求項２に記載の制御回路。
【請求項４】
前記しきい値電圧は、接地電位であることを特徴とする請求項１または２に記載の制御回路。
【請求項５】
前記遅延回路は、
電源電圧と接地間に直列に接続された第１トランジスタ、遅延抵抗および第２トランジスタと、
前記遅延抵抗と前記第２トランジスタの接続点と接地間に直列に接続された遅延キャパシタおよび第３トランジスタと、
を含み、
前記第１、第２トランジスタの接続点に前記第２制御信号が入力されるとともに、前記第３トランジスタの制御端子に前記第１フリップフロップ回路の出力が入力され、前記遅延抵抗および前記第２トランジスタの接続点から信号を出力することを特徴とする請求項１または２に記載の制御回路。
【請求項６】
パルス変調器は、
前記オン信号によりセットされる第２フリップフロップ回路と、
前記第２フリップフロップ回路がセットされてから前記オン時間経過後に、前記第２フリップフロップ回路をリセットするオン時間設定回路と、
を含み、前記第２フリップフロップ回路の出力信号を前記パルス信号として出力することを特徴とする請求項１または２に記載の制御回路。
【請求項７】
前記ドライバ回路は、
前記パルス信号を反転した信号によりセットされ、前記オン信号によりリセットされる第３フリップフロップ回路を含み、当該第３フリップフロップ回路の出力信号にもとづき、前記第２制御信号を生成することを特徴とする請求項１または２に記載の制御回路。
【請求項８】
ひとつの半導体基板上に一体集積化されたことを特徴とする請求項１または２に記載の制御回路。
【請求項９】
入力端子と接地間に直列に接続されたスイッチングトランジスタおよび同期整流用トランジスタを含むスイッチングレギュレータ出力回路と、
前記スイッチングトランジスタおよび前記同期整流用トランジスタを駆動する請求項１または２に記載の制御回路と、
を備えることを特徴とする降圧型スイッチングレギュレータ。
【請求項１０】
電池と、
マイクロプロセッサと、
前記電池の電圧を降圧して前記マイクロプロセッサに供給する請求項９に記載の降圧型スイッチングレギュレータと、
を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、降圧型スイッチングレギュレータに関し、特に同期整流方式のスイッチングレギュレータの制御技術に関する。
【背景技術】
【０００２】
近年の携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータなどのさまざまな電子機器に、デジタル信号処理を行うマイクロプロセッサが搭載されている。こうしたマイクロプロセッサの駆動に必要とされる電源電圧は、半導体製造プロセスの微細化に伴って低下しており、１．５Ｖ以下の低電圧で動作するものがある。
一方、こうした電子機器にはリチウムイオン電池などの電池が電源として搭載される。リチウムイオン電池から出力される電圧は、３Ｖ〜４Ｖ程度であるため、この電圧をそのままマイクロプロセッサに供給したのでは、無駄な電力消費が発生するため、降圧型のスイッチングレギュレータや、シリーズレギュレータなどを用いて電池電圧を降圧し、定電圧化してマイクロプロセッサに供給するのが一般的である。
【０００３】
降圧型のスイッチングレギュレータは、整流用のダイオードを用いる方式（以下、ダイオード整流方式という）と、ダイオードの代わりに、整流用トランジスタを用いる方式（以下、同期整流方式という）が存在する。前者の場合、負荷に流れる負荷電流が小さいときに高効率が得られるという利点を有するが、制御回路の外部に、インダクタ、キャパシタに加えてダイオードが必要となるため、回路面積が大きくなる。後者の場合、負荷に供給する電流が小さいときの効率は、前者に比べて劣るが、ダイオードの代わりにトランジスタを用いるため、ＬＳＩの内部に集積化することができ、周辺部品を含めた回路面積としては小型化が可能となる。携帯電話などの電子機器において、小型化が要求される場合には、同期整流用トランジスタを用いたスイッチングレギュレータ（以下、同期整流方式スイッチングレギュレータという）が用いられることが多い。たとえば、特許文献１、２には、同期整流方式、ダイオード整流方式のスイッチングレギュレータが開示されている。
【０００４】
ここで、同期整流方式の降圧型スイッチングレギュレータでは、負荷電流が小さいときの効率が問題となる。負荷電流が小さくなると、出力インダクタに流れる電流も低下していき、やがて負の向きに流れるようになる。出力インダクタに流れる電流が負となると、同期整流用トランジスタがオンの期間、出力インダクタに流れる電流は同期整流用トランジスタを介して接地に流れるため、無駄な電力を消費することになる。
【０００５】
軽負荷時における同期整流方式の降圧型スイッチングレギュレータの効率を改善するために、同期整流用トランジスタや出力インダクタと直列に抵抗素子を設け、抵抗素子の両端の電圧にもとづいて、軽負荷状態を検出する手法が知られている（特許文献３）。
【０００６】
【特許文献１】特開２００４−３２８７５号公報
【特許文献２】特開２００２−２５２９７１号公報
【特許文献３】特開２００３−２４４９４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献３に記載される同期整流用トランジスタと直列に設けた抵抗素子は、電力損失を抑えるために、小さな抵抗値を用いることになる。したがって、抵抗素子での電圧降下は数ｍＶから数十ｍＶ程度の小さな値となる。この抵抗素子の両端の電圧を、コンパレータを用いて検出する場合、オフセット電圧の非常に小さなコンパレータを用いる必要があるため、回路面積が増大するという問題があった。
【０００８】
本発明はかかる課題に鑑みてなされたものであり、その目的は、回路面積の増加を抑えつつ、軽負荷時の効率を改善した降圧型スイッチングレギュレータおよびその制御回路の提供にある。
【課題を解決するための手段】
【０００９】
本発明のある態様は、同期整流方式の降圧型スイッチングレギュレータの制御回路に関する。この制御回路は、スイッチングレギュレータの出力電圧とその目標値である基準電圧とを比較し、出力電圧が基準電圧より低くなるとオン信号を出力する出力監視コンパレータと、出力監視コンパレータからオン信号が出力されてから所定のオン時間、所定レベルとなるパルス信号を生成するパルス変調器と、パルス変調器から出力されるパルス信号にもとづき第１、第２制御信号を生成し、第１制御信号によりスイッチングトランジスタを、第２制御信号により同期整流用トランジスタをデッドタイムを挟んで交互にオンするドライバ回路と、スイッチングトランジスタと同期整流用トランジスタの接続点に現れるスイッチング電圧を所定のしきい値電圧と比較し、出力監視コンパレータからオン信号が出力されるタイミングにおいて、スイッチング電圧がしきい値電圧より高いとき、オン信号を無効化する軽負荷モード検出部と、を備える。しきい値電圧は、接地電位であってもよい。
【００１０】
同期整流方式の降圧型スイッチングレギュレータでは、スイッチングトランジスタ、同期整流用トランジスタが同時にオンしないように、デッドタイムが設けられる。重負荷時においては、出力インダクタに流れる電流は正であるため、デッドタイムにおいて、同期整流トランジスタのボディダイオードがオンし、スイッチング電圧は負電位となる。一方、軽負荷状態においては、出力インダクタに流れる電流が負となるため、デッドタイムにおいて、スイッチングトランジスタのボディダイオードがオンする。スイッチングトランジスタのボディダイオードに電流が流れるとき、スイッチング電圧は正電位となるため、スイッチング電位としきい値電圧を比較することにより、軽負荷状態の発生を検出することができる。こうして軽負荷状態を検出し、オン信号を無効化することにより、スイッチングトランジスタがオンするのを防止する。その結果、出力電圧は上昇し、やがて出力電圧が基準電圧まで低下するまでの期間、スイッチング動作は停止するため、ゲートドライブ電流を低減し、高効率化を図ることができる。
【００１１】
軽負荷モード検出部は、第２制御信号が入力され、出力監視コンパレータからオン信号が出力されるタイミングにおいて、スイッチング電圧がしきい値電圧より高いとき第２制御信号を遅延してパルス変調器へと出力してもよい。そして、パルス変調器は、遅延した第２制御信号とオン信号との論理演算結果にもとづきパルス信号を生成してもよい。
第２制御信号とオン信号をＡＮＤゲートなどで論理演算することにより、第２制御信号が遅延された場合に、オン信号を無効化することができる。
【００１２】
軽負荷モード検出部は、スイッチングトランジスタと同期整流用トランジスタの接続点のスイッチング電圧としきい値電圧とを比較する軽負荷検出用コンパレータと、第２制御信号によりセットされ、軽負荷検出用コンパレータの出力信号によりリセットされる第１フリップフロップ回路と、第１フリップフロップ回路がセットされた状態においてアクティブとなり、第２制御信号を遅延し、非アクティブの状態においては、第２制御信号を遅延せずに出力する遅延回路と、を含んでもよい。パルス変調器は、遅延回路の出力信号と、オン信号との論理演算結果にもとづきパルス信号を生成してもよい。
軽負荷検出用コンパレータを設け、第２制御信号に遅延を与える遅延回路のアクティブ、非アクティブを、この軽負荷検出用コンパレータの出力信号にもとづいて制御することにより、軽負荷時にオン信号を無効化することができる。
【００１３】
遅延回路は、電源電圧と接地間に直列に接続された第１トランジスタ、遅延抵抗および第２トランジスタと、遅延抵抗と第２トランジスタの接続点と接地間に直列に接続された遅延キャパシタおよび第３トランジスタと、を含んでもよい。第１、第２トランジスタの接続点に第２制御信号が入力されるとともに、第３トランジスタの制御端子に第１フリップフロップ回路の出力が入力され、遅延抵抗および第２トランジスタの接続点から信号を出力してもよい。
この場合、第３トランジスタがオンの期間、遅延キャパシタと遅延抵抗によりＣＲ回路が構成され、第２制御信号に遅延を与えることができる。
【００１４】
パルス変調器は、オン信号によりセットされる第２フリップフロップ回路と、第２フリップフロップ回路がセットされてからオン時間経過後に、第２フリップフロップ回路をリセットするオン時間設定回路と、を含み、第２フリップフロップ回路の出力信号をパルス信号として出力してもよい。
この場合、スイッチングトランジスタがオンするオン時間をオン時間設定回路により自由に設定することができる。
【００１５】
ドライバ回路は、パルス信号を反転した信号によりセットされ、オン信号によりリセットされる第３フリップフロップ回路を含み、当該第３フリップフロップ回路の出力信号にもとづき、第２制御信号を生成してもよい。
この場合、軽負荷時においてオン信号が無効化された場合にも、同期整流用トランジスタを好適にオフすることができる。
【００１６】
本発明の別の態様は、降圧型スイッチングレギュレータである。この降圧型スイッチングレギュレータは、入力端子と接地間に直列に接続されたスイッチングトランジスタおよび同期整流用トランジスタを含むスイッチングレギュレータ出力回路と、スイッチングトランジスタおよび同期整流用トランジスタを駆動する上述の制御回路と、を備える。
この態様によると、降圧型スイッチングレギュレータの出力電流が低下した場合の効率を改善することができる。
【００１７】
本発明のさらに別の態様は、電子機器である。この電子機器は、電池と、マイクロプロセッサと、電池の電圧を降圧してマイクロプロセッサに供給する上述の降圧型スイッチングレギュレータと、を備える。
この態様によると、マイクロプロセッサの消費電流が低下した場合における、降圧型スイッチングレギュレータの効率を改善することができ、電池の寿命を延ばすことができる。
【００１８】
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１９】
本発明に係る降圧型スイッチングレギュレータの制御回路によれば、軽負荷時の効率を改善することができる。
【発明を実施するための最良の形態】
【００２０】
（第１の実施の形態）
図１は、第１の実施の形態に係る降圧型スイッチングレギュレータ２００の構成を示す回路図である。図２は、図１の降圧型スイッチングレギュレータ２００を搭載した電子機器３００の構成を示すブロック図である。電子機器３００は、たとえばノート型パソコンであり、電池３１０、マイクロプロセッサ３２０、降圧型スイッチングレギュレータ２００を備える。
電池３１０は、たとえば複数リチウムイオン電池のセルで構成され、１２Ｖ程度の電池電圧Ｖｂａｔを出力する。マイクロプロセッサ３２０は、様々な演算処理を行い、また電子機器３００全体を統括的に制御するブロックであり、電源電圧が１．５Ｖ程度で動作するＬＳＩである。
【００２１】
本実施形態に係る降圧型スイッチングレギュレータ２００は、１２Ｖ程度の電池電圧Ｖｂａｔを降圧して、マイクロプロセッサ３２０の電源電圧として供給する。マイクロプロセッサ３２０は、演算処理を行う際には消費電流が大きく、演算処理を行わない待機状態においては、消費電流を低下させ、省電力化を図る。したがって、降圧型スイッチングレギュレータ２００からマイクロプロセッサ３２０に流れる電流Ｉｏｕｔは、マイクロプロセッサ３２０の動作状態によって大きく変化する。本実施の形態に係る降圧型スイッチングレギュレータ２００は、消費電流が非常に小さいモードで動作するデバイスを負荷として高効率に電圧変換を行う用途に好適に使用される。以下、図１をもとに、降圧型スイッチングレギュレータ２００の構成について詳細に説明する。
【００２２】
降圧型スイッチングレギュレータ２００は、スイッチングレギュレータ出力回路１２０と制御回路１００を含む。スイッチングレギュレータ出力回路１２０は、一般的な同期整流方式の降圧型スイッチングレギュレータの出力回路であって、入力端子２０２に印加された入力電圧Ｖｉｎを降圧し、出力端子２０４から出力電圧Ｖｏｕｔを出力する。入力電圧Ｖｉｎは、図２の電池電圧Ｖｂａｔである。入力端子２０２と接地間には、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２が直列に接続される。スイッチングトランジスタＭ１、同期整流用トランジスタＭ２はＮチャンネルＭＯＳトランジスタであり、ゲートに印加される第１制御信号Ｖｇ１、第２制御信号Ｖｇ２によりオンオフが制御される。図中、Ｄ１、Ｄ２で示すのは、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２のバックゲートおよびドレイン間に存在するボディダイオード（寄生ダイオードである）。
【００２３】
スイッチングトランジスタＭ１と同期整流用トランジスタＭ２の接続点と出力端子２０４の間には、出力インダクタＬ１が設けられる。出力キャパシタＣｏは、出力端子２０４と接地間に設けられる。本実施の形態において、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２の接続点の電圧をスイッチング電圧Ｖｓｗという。また、出力インダクタＬ１に流れる電流をインダクタ電流ＩＬといいう。このインダクタ電流ＩＬは、出力キャパシタＣｏに向かって流れる向きを正とする。また、出力キャパシタＣｏから出力端子２０４を介して負荷に流れる電流を出力電流Ｉｏｕｔという。
【００２４】
制御回路１００は、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２のゲートに印加すべき第１制御信号Ｖｇ１、第２制御信号Ｖｇ２を生成し、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２のオン、オフを制御する。降圧型スイッチングレギュレータ２００は、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２が交互にオン、オフを繰り返すことにより、出力インダクタＬ１によりエネルギ変換が行われ、入力電圧Ｖｉｎが降圧される。降圧された電圧は、出力インダクタＬ１、出力キャパシタＣｏによって平滑化され、出力電圧Ｖｏｕｔとして出力される。
【００２５】
制御回路１００は、ひとつの半導体基板に集積化されたＬＳＩチップである。本実施の形態においては、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２は制御回路１００の外部に設けられるが、制御回路１００に内蔵してもよい。制御回路１００は、入出力用の端子として、第１スイッチング端子１０２、第２スイッチング端子１０４、帰還端子１０６、スイッチング電圧検出端子１０８を備える。第１スイッチング端子１０２は、スイッチングトランジスタＭ１のゲートに接続され、第２スイッチング端子１０４は同期整流用トランジスタＭ２のゲートに接続される。第１スイッチング端子１０２、第２スイッチング端子１０４からはそれぞれ第１制御信号Ｖｇ１、第２制御信号Ｖｇ２が出力される。帰還端子１０６は、降圧型スイッチングレギュレータ２００の出力端子２０４と接続され、降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔが帰還される端子である。スイッチング電圧検出端子１０８は、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２の接続点と接続され、スイッチング電圧Ｖｓｗが入力される。
【００２６】
制御回路１００は、出力監視コンパレータ１０、パルス変調器１２、ドライバ回路２０、軽負荷モード検出部３０を含む。この制御回路１００は、所定のオン時間Ｔｏｎの期間、スイッチングトランジスタＭ１をオンし、同期整流用トランジスタＭ２をオフする第１状態と、同期整流用トランジスタＭ２をオンし、スイッチングトランジスタＭ１をオフする第２状態を交互に繰り返す。第１状態と第２状態の間には、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がいずれもオンしない期間（以下、デッドタイムＴｄという）が設けられる。
【００２７】
制御回路１００は、第１状態において、所定のオン時間Ｔｏｎの間、スイッチングトランジスタＭ１を介して出力キャパシタＣｏを充電し、出力電圧Ｖｏｕｔをわずかに上昇させる。オン時間Ｔｏｎ経過後、第２状態に移行し、同期整流用トランジスタＭ２をオンする。第２状態において、出力電圧Ｖｏｕｔが所定の基準電圧Ｖｒｅｆまで低下すると、制御回路１００は再度第１状態に移行する。
【００２８】
この第１、第２状態間の遷移は、出力監視コンパレータ１０、パルス変調器１２によって行われる。出力監視コンパレータ１０は、反転入力端子に降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔが入力され、非反転入力端子に基準電圧Ｖｒｅｆが入力される。出力監視コンパレータ１０は、降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔと、基準電圧Ｖｒｅｆとを比較し、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより低くなるとハイレベルのオン信号ＳＩＧ１０を出力する。パルス変調器１２は、出力監視コンパレータ１０からオン信号ＳＩＧ１０が出力されてから所定のオン時間Ｔｏｎ、ハイレベルとなるパルス信号ＳＩＧ１６を生成する。出力監視コンパレータ１０は、出力電圧Ｖｏｕｔを抵抗により分圧して基準電圧Ｖｒｅｆと比較してもよい。
【００２９】
パルス変調器１２は、ＡＮＤゲート１４、第２ＲＳフリップフロップ回路１６、オン時間設定回路１８を含む。ＡＮＤゲート１４は、出力監視コンパレータ１０から出力されるオン信号ＳＩＧ１０と、軽負荷モード検出部３０から出力される軽負荷検出信号ＳＩＧ１２の論理積を出力する。第２ＲＳフリップフロップ回路１６のセット端子には、ＡＮＤゲート１４の出力信号ＳＩＧ１４が入力されており、軽負荷検出信号ＳＩＧ１２がハイレベルのとき、オン信号ＳＩＧ１０によりセットされる。
【００３０】
オン時間設定回路１８には、第２ＲＳフリップフロップ回路１６の反転出力信号ＳＩＧ１６’が入力される。オン時間設定回路１８は、第２ＲＳフリップフロップ回路１６がセットされてから所定のオン時間Ｔｏｎ経過後に、ハイレベルのリセット信号ＳＩＧ１８を出力する。このリセット信号ＳＩＧ１８により第２ＲＳフリップフロップ回路１６はリセットされる。第２ＲＳフリップフロップ回路１６の出力信号ＳＩＧ１６は、出力監視コンパレータ１０からオン信号ＳＩＧ１０が出力されてからオン時間Ｔｏｎが経過するまでの期間、ハイレベルとなり、その後、再度オン信号ＳＩＧ１０が出力されるまでの期間、ローレベルとなる。パルス変調器１２は、第２ＲＳフリップフロップ回路１６の出力信号ＳＩＧ１６および反転出力信号ＳＩＧ１６’をパルス信号として出力する。
【００３１】
ドライバ回路２０は、パルス変調器１２から出力されるパルス信号ＳＩＧ１６、ＳＩＧ１６’および出力監視コンパレータ１０から出力されるオン信号ＳＩＧ１０にもとづき、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２をデッドタイムＴｄを挟んで交互にオンする。図３は、ドライバ回路２０の構成を示す回路図である。ドライバ回路２０は、第３ＲＳフリップフロップ回路２１、第１デッドタイム生成回路２２、第２デッドタイム生成回路２４、第１バッファ回路２６、第２バッファ回路２８を含む。
【００３２】
第１デッドタイム生成回路２２、第１バッファ回路２６は、パルス信号ＳＩＧ１６にもとづき第１制御信号Ｖｇ１を生成する。第１デッドタイム生成回路２２は、パルス信号ＳＩＧ１６の立ち上がりエッジ（以下、ポジエッジという）から所定のデッドタイムＴｄ経過後にその出力をハイレベルとし、パルス信号ＳＩＧ１６の立ち下がりエッジ（以下、ネガエッジという）と同時にその出力をローレベルとする。第１バッファ回路２６は、第１デッドタイム生成回路２２の出力信号にもとづき、第１制御信号Ｖｇ１を生成する。
【００３３】
第３ＲＳフリップフロップ回路２１、第２デッドタイム生成回路２４、第２バッファ回路２８は、パルス信号ＳＩＧ１６’にもとづき第２制御信号Ｖｇ２を生成する。第３ＲＳフリップフロップ回路２１のセット端子には、パルス信号ＳＩＧ１６’が入力され、リセット端子には、オン信号ＳＩＧ１０が入力される。第３ＲＳフリップフロップ回路２１の出力信号ＳＩＧ１７は、第２デッドタイム生成回路２４に入力される。第２デッドタイム生成回路２４は、第３ＲＳフリップフロップ回路２１の出力信号ＳＩＧ１７のポジエッジから所定のデッドタイムＴｄ経過後にその出力をハイレベルとし、出力信号ＳＩＧ１７のネガエッジと同時にその出力をローレベルとする。第２バッファ回路２８は、第２デッドタイム生成回路２４の出力信号にもとづき第２制御信号Ｖｇ２を生成する。
【００３４】
スイッチングトランジスタＭ１および同期整流用トランジスタＭ２はそれぞれ、第１制御信号Ｖｇ１、第２制御信号Ｖｇ２がハイレベルの期間にオンすることから、デッドタイムＴｄの期間、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２はいずれもオフとなる。
【００３５】
ここで、出力監視コンパレータ１０、パルス変調器１２、ドライバ回路２０、スイッチングレギュレータ出力回路１２０の動作について図４をもとに説明する。図４は、降圧型スイッチングレギュレータ２００の動作状態を示すタイムチャートである。ここでは説明の簡略化のため、軽負荷検出信号ＳＩＧ１２はハイレベルであるとし、ＡＮＤゲート１４を無視して考える。
時刻Ｔ０に、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより低くなると、出力監視コンパレータ１０からハイレベルのオン信号ＳＩＧ１０が出力される。このオン信号ＳＩＧ１０によって、第２ＲＳフリップフロップ回路１６はセットされ、パルス信号ＳＩＧ１６はハイレベルとなる。
【００３６】
パルス信号ＳＩＧ１６がハイレベルとなってからデッドタイムＴｄ経過後の時刻Ｔ１に、ドライバ回路２０は第１制御信号Ｖｇ１をハイレベルとしてスイッチングトランジスタＭ１をオンし、出力電圧Ｖｏｕｔを上昇させる。また、オン時間設定回路１８は、時刻Ｔ０から所定のオン時間Ｔｏｎ経過後の時刻Ｔ２に、ハイレベルのリセット信号ＳＩＧ１８を出力する。このリセット信号ＳＩＧ１８によって第２ＲＳフリップフロップ回路１６はリセットされ、パルス信号ＳＩＧ１６はローレベルとなる。ドライバ回路２０は、時刻Ｔ２に第１制御信号Ｖｇ１をローレベルとしてスイッチングトランジスタＭ１をオフする。
【００３７】
ドライバ回路２０は、時刻Ｔ２からデッドタイムＴｄ経過後の時刻Ｔ３に、第２制御信号Ｖｇ２をハイレベルとする。第２制御信号Ｖｇ２がハイレベルとなると、同期整流用トランジスタＭ２がオンし、出力電圧Ｖｏｕｔが下降し始める。その後、時刻Ｔ４に、出力電圧Ｖｏｕｔが再度、基準電圧Ｖｒｅｆまで低下すると、出力監視コンパレータ１０はハイレベルのオン信号ＳＩＧ１０を出力し、第２ＲＳフリップフロップ回路１６をセットする。
【００３８】
図４に示すように、軽負荷検出信号ＳＩＧ１２がハイレベルのとき、第２ＲＳフリップフロップ回路１６の反転出力信号ＳＩＧ１６’と、第３ＲＳフリップフロップ回路２１の出力信号ＳＩＧ１７は同じ信号となっている。したがって、重負荷時のみ考えた場合、第３ＲＳフリップフロップ回路２１は設けなくてもよいことになる。第３ＲＳフリップフロップ回路２１を設ける理由については後述する。
【００３９】
本実施の形態に係る降圧型スイッチングレギュレータ２００は、時刻Ｔ０〜Ｔ４の状態を繰り返すことにより、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２を駆動し、出力電圧Ｖｏｕｔを所定の基準電圧Ｖｒｅｆに安定化する。
【００４０】
図１に戻る。本実施の形態に係る制御回路１００は、軽負荷時における効率を改善するために、軽負荷モード検出部３０をさらに備える。軽負荷モード検出部３０は、スイッチング電圧Ｖｓｗと接地電位（０Ｖ）とを比較し、出力監視コンパレータ１０からハイレベルのオン信号ＳＩＧ１０が出力されるタイミングにおいて、スイッチング電圧Ｖｓｗが接地電位より高いとき、オン信号ＳＩＧ１０を強制的にローレベルに固定して無効化する。
【００４１】
軽負荷モード検出部３０は、軽負荷検出用コンパレータ３２、第１ＲＳフリップフロップ回路３４、遅延回路３６を含む。
軽負荷検出用コンパレータ３２の非反転入力端子は接地されており、反転入力端子にはスイッチング電圧Ｖｓｗが入力される。軽負荷検出用コンパレータ３２は、スイッチング電圧Ｖｓｗと接地電位とを比較し、Ｖｓｗ＜０Ｖのときハイレベル、Ｖｓｗ＞０Ｖのときローレベルとなる比較信号ＳＩＧ２０を出力する。
【００４２】
第１ＲＳフリップフロップ回路３４のリセット端子は、軽負荷検出用コンパレータ３２の出力端子と接続され、比較信号ＳＩＧ２０が入力される。また、第１ＲＳフリップフロップ回路３４のセット端子は、第２スイッチング端子１０４と接続され、第２制御信号Ｖｇ２が入力される。第１ＲＳフリップフロップ回路３４の出力信号ＳＩＧ２２は、遅延回路３６へと出力される。
【００４３】
遅延回路３６は、第１ＲＳフリップフロップ回路３４がセットされた状態においてアクティブとなり、同期整流用トランジスタＭ２の第２制御信号Ｖｇ２を遅延し、非アクティブの状態においては、第２制御信号Ｖｇ２を遅延せずに出力する。遅延回路３６の出力信号は、軽負荷検出信号ＳＩＧ１２としてパルス変調器１２に出力される。
【００４４】
遅延回路３６は、第１トランジスタＭ１０、第２トランジスタＭ１２、第３トランジスタＭ１４、遅延抵抗Ｒ１０、遅延キャパシタＣ１０を含む。
遅延回路３６は、電源電圧と接地間に直列に接続された第１トランジスタＭ１０、遅延抵抗Ｒ１０および第２トランジスタＭ１２を含む。第１トランジスタＭ１０、第２トランジスタＭ１２のゲートは共通に接続され、第２制御信号Ｖｇ２が入力される。第１トランジスタＭ１０、第２トランジスタＭ１２、遅延抵抗Ｒ１０は第２制御信号Ｖｇ２を反転して出力するインバータである。
【００４５】
遅延抵抗Ｒ１０と第２トランジスタＭ１２の接続点と接地間には、遅延キャパシタＣ１０および第３トランジスタＭ１４が直列に接続される。第３トランジスタＭ１４の制御端子であるゲートには、第１ＲＳフリップフロップ回路３４の出力信号ＳＩＧ２２が入力される。第３トランジスタＭ１４は、第１ＲＳフリップフロップ回路３４の出力信号ＳＩＧ２２がハイレベルのときオン、出力信号ＳＩＧ２２がローレベルのときオフとなる。第３トランジスタＭ１４がオンのとき、遅延キャパシタＣ１０と遅延抵抗Ｒ１０とによってＣＲ回路が形成され、遅延回路３６の出力信号ＳＩＧ１２はＣＲ時定数に従って上昇する。一方、第３トランジスタＭ１４がオフのとき、遅延キャパシタＣ１０の一端は開放されるため、ＣＲ回路は構成されず、遅延回路３６は第２制御信号Ｖｇ２を遅延せずに出力する。このようにして、遅延回路３６は第１ＲＳフリップフロップ回路３４の出力信号ＳＩＧ２２にもとづき、アクティブ、非アクティブの状態が切り替えられる。
【００４６】
以上のように構成された降圧型スイッチングレギュレータ２００の動作について図５、図６をもとに説明する。図５は、重負荷時における降圧型スイッチングレギュレータ２００の動作波形図を示す。図６は、軽負荷時における降圧型スイッチングレギュレータ２００の動作波形図を示す。また、図７（ａ）、（ｂ）は、それぞれ重負荷、軽負荷時におけるインダクタ電流ＩＬ、出力電流Ｉｏｕｔを示す。
【００４７】
はじめに、重負荷時の動作について図５および図７（ａ）を参照しつつ説明する。
図５において、時刻Ｔ０〜Ｔ１の期間は、同期整流用トランジスタＭ２がオンの状態を示している。同期整流用トランジスタＭ２がオンのとき、スイッチング電圧Ｖｓｗはほぼ接地電位となる。図４で説明したように、同期整流用トランジスタＭ２がオンの期間においては、出力電圧Ｖｏｕｔは時間とともに低下する。時刻Ｔ１に、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを下回ると、出力監視コンパレータ１０の出力であるオン信号ＳＩＧ１０はハイレベルとなる。
【００４８】
時刻Ｔ１にオン信号ＳＩＧ１０がハイレベルとなると、ドライバ回路２０は、第２制御信号Ｖｇ２をハイレベルからローレベルに切り替え、同期整流用トランジスタＭ２をオフする。このとき、遅延回路３６は非アクティブであり、第２制御信号Ｖｇ２を反転して出力するため、軽負荷検出信号ＳＩＧ１２は時刻Ｔ１にハイレベルとなる。時刻Ｔ１に、オン信号ＳＩＧ１０、軽負荷検出信号ＳＩＧ１２がともにハイレベルとなると、ＡＮＤゲート１４の出力信号ＳＩＧ１４はハイレベルとなり、第２ＲＳフリップフロップ回路１６がセットされ、パルス信号ＳＩＧ１６がハイレベルとなる。
【００４９】
ここで、重負荷時におけるインダクタ電流ＩＬの向きに着目する。図７（ａ）に示すように、スイッチングトランジスタＭ１がオンする第１期間Ｔｐ１および同期整流用トランジスタＭ２がオンする第２期間Ｔｐ２のいずれにおいても、インダクタ電流ＩＬは、正である。したがって、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２はいずれもオフされるデッドタイムの期間、インダクタ電流ＩＬは、ボディダイオードＤ２を介して供給される。ボディダイオードＤ２を介して接地からインダクタ電流ＩＬが流れると、スイッチング電圧Ｖｓｗは、接地電位よりもボディダイオードＤ２の順方向電圧Ｖｆだけ低い電圧−Ｖｆとなる。
【００５０】
時刻Ｔ１にボディダイオードＤ２がオンし、スイッチング電圧Ｖｓｗが負となると、軽負荷検出用コンパレータ３２はハイレベルの比較信号ＳＩＧ２０を出力する。ハイレベルの比較信号ＳＩＧ２０によって第１ＲＳフリップフロップ回路３４はリセットされ、第１ＲＳフリップフロップ回路３４の出力信号ＳＩＧ２２はローレベルとなる。第１ＲＳフリップフロップ回路３４の出力信号ＳＩＧ２２がローレベルのとき、遅延回路３６は非アクティブとなるため、第２制御信号Ｖｇ２を反転して出力する。その結果、軽負荷検出信号ＳＩＧ１２はハイレベルとなる。オン信号ＳＩＧ１０、軽負荷検出信号ＳＩＧ１２がともにハイレベルとなると、ＡＮＤゲート１４の出力信号ＳＩＧ１４もハイレベルとなるため、第２ＲＳフリップフロップ回路１６がセットされ、パルス信号ＳＩＧ１６がハイレベルとなる。
【００５１】
ドライバ回路２０は、時刻Ｔ１にパルス信号ＳＩＧ１６がハイレベルとなってからデッドタイムＴｄ経過後の時刻Ｔ２に第１制御信号Ｖｇ１をハイレベルとしてスイッチングトランジスタＭ１をオンする。スイッチングトランジスタＭ１がオンの期間、スイッチング電圧Ｖｓｗは、入力電圧Ｖｉｎにほぼ等しくなる。スイッチングトランジスタＭ１がオンされると、出力電圧Ｖｏｕｔは上昇を開始する。
【００５２】
時刻Ｔ１から所定のオン時間Ｔｏｎ経過後の時刻Ｔ３に、第２ＲＳフリップフロップ回路１６がリセットされ、パルス信号ＳＩＧ１６はローレベルとなる。同時にドライバ回路２０は、第１制御信号Ｖｇ１をローレベルとしてスイッチングトランジスタＭ１をオフする。時刻Ｔ３にスイッチングトランジスタＭ１がオフされると、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２が両方ともオフとなる。その結果、インダクタ電流ＩＬは、時刻Ｔ０〜Ｔ１と同様に、ボディダイオードＤ２を介して供給される。この間、スイッチング電圧Ｖｓｗは−Ｖｆとなり、比較信号ＳＩＧ２０はハイレベルとなる。このとき、第１ＲＳフリップフロップ回路３４はリセット状態であるため、その出力信号ＳＩＧ２２は変化しない。
【００５３】
時刻Ｔ３から所定のデッドタイムＴｄ経過後の時刻Ｔ４に、ドライバ回路２０は、第２制御信号Ｖｇ２をハイレベルとして同期整流用トランジスタＭ２をオンする。このとき、遅延回路３６は非アクティブであるため、軽負荷検出信号ＳＩＧ１２は遅延無くローレベルに遷移する。時刻Ｔ５に、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆまで低下すると、出力監視コンパレータ１０は再度、ハイレベルのオン信号ＳＩＧ１０を出力する。
【００５４】
このように、本実施の形態に係る降圧型スイッチングレギュレータ２００は、重負荷時において、時刻Ｔ１〜時刻Ｔ５に示す動作を一周期として降圧動作を行い、出力電圧Ｖｔｏｕｔを基準電圧Ｖｒｅｆ付近に安定させる。
【００５５】
次に、降圧型スイッチングレギュレータ２００の軽負荷時の動作について図６および図７（ｂ）を参照しつつ説明する。図６において、時刻Ｔ０〜Ｔ４までは重負荷の状態を示しており、時刻Ｔ４に軽負荷に切り替わったものとする。
時刻Ｔ４に軽負荷に切り替わると、インダクタ電流ＩＬおよび出力電流Ｉｏｕｔは、図７（ｂ）に示す波形となる。図７（ｂ）で斜線を付した部分は、インダクタ電流ＩＬが負となっている。したがって、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がともにオフするデッドタイムにおいて、インダクタ電流ＩＬは出力キャパシタＣｏからボディダイオードＤ１を介して入力端子２０２に流れることになる。このとき、ボディダイオードＤ１はオンするため、スイッチング電圧Ｖｓｗは、入力端子２０２に印加される入力電圧Ｖｉｎよりも順方向電圧Ｖｆだけ高い電圧Ｖｉｎ＋Ｖｆとなる。
【００５６】
図６に戻る。時刻Ｔ４以降、出力電圧Ｖｏｕｔは徐々に低下していく。時刻Ｔ５に出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより低くなると、出力監視コンパレータ１０はハイレベルのオン信号ＳＩＧ１０を出力する。このオン信号ＳＩＧ１０によって、ドライバ回路２０内部の第３ＲＳフリップフロップ回路２１はリセットされるため、第２制御信号Ｖｇ２はローレベルとなり、同期整流用トランジスタＭ２がオフされる。時刻Ｔ５に同期整流用トランジスタＭ２がオフすると、図７（ｂ）で説明したように、ボディダイオードＤ１を介してインダクタ電流ＩＬが流れることになる。その結果、スイッチング電圧Ｖｓｗは、Ｖｉｎ＋Ｖｆまで上昇し、出力電圧Ｖｏｕｔもこれにともなって上昇する。
【００５７】
ここで、時刻Ｔ５における軽負荷モード検出部３０の動作に着目する。時刻Ｔ５においては、Ｖｓｗ＞０Ｖであるため、比較信号ＳＩＧ２０はローレベルのままとなる。したがって、第１ＲＳフリップフロップ回路３４はリセットされず、その出力信号ＳＩＧ２２はハイレベルを保持し続ける。出力信号ＳＩＧ２２がハイレベルのとき、第３トランジスタＭ１４はオンとなり、遅延回路３６はアクティブとなり、軽負荷検出信号ＳＩＧ１２は時定数を持って上昇していく。時刻Ｔ５において、オン信号ＳＩＧ１０はハイレベルであるが、軽負荷検出信号ＳＩＧ１２は遅延されることによりローレベルとなるため、ＡＮＤゲート１４の出力信号ＳＩＧ１４は、ローレベルとなる。その結果、時刻Ｔ５において、第２ＲＳフリップフロップ回路１６がセットされず、パルス信号ＳＩＧ１６はローレベルを保持し続ける。
【００５８】
パルス信号ＳＩＧ１６がローレベルを保持し続けると、ドライバ回路２０によるスイッチングトランジスタＭ１、同期整流用トランジスタＭ２の駆動が停止する。時刻Ｔ５以降、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がともにハイインピーダンスとなると、スイッチングレギュレータ出力回路１２０の出力インダクタＬ１、出力キャパシタＣｏによりＬＣ共振が誘起され、出力電圧Ｖｏｕｔは振動しながら徐々に低下していく。こうして出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆに低下するまでの期間、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２のスイッチング動作が停止される。
【００５９】
以上のように、本実施の形態に係る降圧型スイッチングレギュレータ２００によれば、軽負荷時においてスイッチングトランジスタＭ１、同期整流用トランジスタＭ２のスイッチング動作を停止することにより、ゲートドライブ電流を低減することができる。ゲートドライブ電流を低減することにより、降圧型スイッチングレギュレータ２００全体の変換効率を改善することができる。
【００６０】
軽負荷状態の検出には、抵抗素子による電圧降下ではなく、接地から入力電圧より広い範囲でフルスイングするスイッチング電圧Ｖｓｗをモニタする。その結果、軽負荷検出用コンパレータ３２として高性能なコンパレータを用いる必要がないため、回路面積の増大を抑えることができる。
【００６１】
また、パルス変調器１２は、遅延した第２制御信号Ｖｇ２すなわち軽負荷検出信号ＳＩＧ１２とオン信号ＳＩＧ１０をＡＮＤゲート１４により論理演算し、その結果にもとづきパルス信号ＳＩＧ１６を生成する。その結果、第２制御信号Ｖｇ２が遅延される軽負荷状態において、オン信号ＳＩＧ１０を無効化し、スイッチング動作を停止することができる。
【００６２】
さらに、軽負荷検出用コンパレータ３２を設け、第２制御信号Ｖｇ２に遅延を与える遅延回路３６のアクティブ、非アクティブを、スイッチング電圧Ｖｓｗにもとづいて切り替えることにより、第２制御信号Ｖｇ２を軽負荷時のみ遅延してオン信号ＳＩＧ１０を無効化し、スイッチング動作を停止することができる。
【００６３】
（第２の実施の形態）
図８は、第２の実施の形態に係る降圧型スイッチングレギュレータ２００ａの構成を示す回路図である。同図において、図１と同一もしくは同等の構成要素には同一の符号を付し、適宜説明を省略する。以下では、第１の実施の形態で説明した図１の降圧型スイッチングレギュレータ２００との相違点を中心に説明する。
【００６４】
図８の制御回路１００ａは、図１の制御回路１００と、軽負荷モード検出部３０およびドライバ回路２０内部の構成を異にする。
図８の軽負荷モード検出部３０ａは、図１の軽負荷モード検出部３０に加えて、第３デッドタイム生成回路４０、インバータ４４、ＡＮＤゲート４６を更に備える。
第３デッドタイム生成回路４０は、第２制御信号Ｖｇ２のネガエッジを遅延した信号ＳＩＧ３０を出力する。インバータ４４は、第３デッドタイム生成回路４０の出力信号ＳＩＧ３０を反転する。ＡＮＤゲート４６は、遅延回路３６の出力信号ＳＩＧ１２と、インバータ４４の出力信号ＳＩＧ３２の論理積をとって出力する。軽負荷モード検出部３０ａからパルス変調器１２へは、ＡＮＤゲート４６の出力信号ＳＩＧ１２’が出力される。
【００６５】
図９は、図８のドライバ回路２０ａの構成を示す回路図である。ドライバ回路２０ａは、パルス変調器１２から出力されるパルス信号ＳＩＧ１６および出力監視コンパレータ１０から出力されるオン信号ＳＩＧ１０にもとづき、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２をデッドタイムＴｄを挟んで交互にオンする。ドライバ回路２０は、第１バッファ回路２６、第４デッドタイム生成回路４２、インバータ４８、第３ＲＳフリップフロップ回路２１、第２バッファ回路２８を含む。
第１バッファ回路２６は、パルス信号ＳＩＧ１６にもとづき第１制御信号Ｖｇ１を生成する。
【００６６】
第４デッドタイム生成回路４２、インバータ４８、第３ＲＳフリップフロップ回路２１、第２バッファ回路２８は、パルス信号ＳＩＧ１６にもとづき第２制御信号Ｖｇ２を生成する。第４デッドタイム生成回路４２は、パルス信号ＳＩＧ１６のネガエッジから所定のデッドタイムＴｄ経過後にその出力をローレベルとし、パルス信号ＳＩＧ１６のポジエッジと同時にその出力をハイレベルとする。インバータ４８は、第４デッドタイム生成回路４２の出力信号ＳＩＧ２４を反転する。第３ＲＳフリップフロップ回路２１のセット端子には、インバータ４８の出力信号ＳＩＧ２６が入力され、リセット端子には、出力監視コンパレータ１０から出力されるオン信号ＳＩＧ１０が入力される。第２バッファ回路２８は、第３ＲＳフリップフロップ回路２１の出力信号ＳＩＧ２８にもとづき第２制御信号Ｖｇ２を生成する。
【００６７】
以上のように構成された第２の実施の形態に係る降圧型スイッチングレギュレータ２００の動作について図１０、図１１をもとに説明する。図１０は、重負荷時における降圧型スイッチングレギュレータ２００ａの動作波形図を示す。図１１は、軽負荷時における降圧型スイッチングレギュレータ２００ａの動作波形図を示す。
【００６８】
はじめに、重負荷時の動作について図１０を参照しつつ説明する。
図１０において、時刻Ｔ０〜Ｔ１の期間は、同期整流用トランジスタＭ２がオンの状態を示している。同期整流用トランジスタＭ２がオンのとき、スイッチング電圧Ｖｓｗはほぼ接地電位となる。同期整流用トランジスタＭ２がオンの期間においては、出力電圧Ｖｏｕｔは時間とともに低下する。時刻Ｔ１に、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを下回ると、出力監視コンパレータ１０の出力であるオン信号ＳＩＧ１０はハイレベルとなる。
【００６９】
時刻Ｔ１に、オン信号ＳＩＧ１０がハイレベルとなると、ドライバ回路２０ａの第３ＲＳフリップフロップ回路２１がリセットされ、その出力信号ＳＩＧ２８および第２制御信号Ｖｇ２がローレベルに遷移し、同期整流用トランジスタＭ２がオフする。同期整流用トランジスタＭ２がオフすると、ボディダイオードＤ２に電流が流れ、スイッチング電圧Ｖｓｗは負電圧となる。その結果、軽負荷検出用コンパレータ３２の出力である比較信号ＳＩＧ２０はハイレベルとなり、第１ＲＳフリップフロップ回路３４がリセットされ、第１ＲＳフリップフロップ回路３４の出力信号ＳＩＧ２２はローレベルとなる。出力信号ＳＩＧ２２がローレベルとなることにより、遅延回路３６は非アクティブとなる。時刻Ｔ１に遅延回路３６が非アクティブとなることにより、遅延回路３６の出力信号ＳＩＧ１２は、第２制御信号Ｖｇ２を遅延なく反転した信号となる。
【００７０】
第２制御信号Ｖｇ２のネガエッジは、第３デッドタイム生成回路４０によって所定のデッドタイムＴｄだけ遅延される。時刻Ｔ１からデッドタイムＴｄ経過後の時刻Ｔ２に、第３デッドタイム生成回路４０の出力信号ＳＩＧ３０はローレベルとなり、同時にインバータ４４の出力信号ＳＩＧ３２はハイレベルとなる。
【００７１】
時刻Ｔ２にインバータ４４の出力信号ＳＩＧ３２がハイレベルとなると、ＡＮＤゲート４６の出力信号ＳＩＧ１２’はハイレベルとなる。同時にＡＮＤゲート１４の出力信号ＳＩＧ１４も、ハイレベルとなり、第２ＲＳフリップフロップ回路１６がセットされて第１制御信号Ｖｇ１がハイレベルとなり、スイッチングトランジスタＭ１がオンする。スイッチングトランジスタＭ１がオンすると、出力電圧Ｖｏｕｔは上昇を開始し、基準電圧Ｖｒｅｆを上回った時点で、オン信号ＳＩＧ１０は再度ローレベルとなる。スイッチングトランジスタＭ１がオンの期間、スイッチング電圧Ｖｓｗは入力電圧Ｖｉｎ付近の電圧となるため、軽負荷検出用コンパレータ３２の出力である比較信号ＳＩＧ２０はローレベルとなる。
【００７２】
時刻Ｔ２に第２ＲＳフリップフロップ回路１６がセットされてから所定のオン時間Ｔｏｎ経過後の時刻Ｔ３に、パルス信号ＳＩＧ１６および第１制御信号Ｖｇ１はローレベルとなり、スイッチングトランジスタＭ１がオフする。スイッチングトランジスタＭ１がオフすると、再びボディダイオードＤ２に電流が流れ、スイッチング電圧Ｖｓｗは負電圧となり、比較信号ＳＩＧ２０がハイレベルとなる。
【００７３】
また、ドライバ回路２０ａの第４デッドタイム生成回路４２は、パルス信号ＳＩＧ１６のネガエッジを遅延するため、時刻Ｔ３からデッドタイムＴｄ経過後の時刻Ｔ４に、出力信号ＳＩＧ２４はローレベルとなる。時刻Ｔ４に第３ＲＳフリップフロップ回路２１がセットされ、第３ＲＳフリップフロップ回路２１の出力信号ＳＩＧ２８および第２制御信号Ｖｇ２はハイレベルとなって同期整流用トランジスタＭ２がオンする。同期整流用トランジスタＭ２がオンすると、スイッチング電圧Ｖｓｗは接地電位付近に固定され、比較信号ＳＩＧ２０はローレベルとなり、遅延回路３６は非アクティブに設定され、第２制御信号Ｖｇ２を遅延なく反転した出力信号ＳＩＧ１２を出力する。
【００７４】
第３デッドタイム生成回路４０は第２制御信号Ｖｇ２のネガエッジのみを遅延するため、その出力信号ＳＩＧ３０は、時刻Ｔ４に第２制御信号Ｖｇ２がハイレベルになると同時にハイレベルとなり、インバータ４４の出力信号ＳＩＧ３２はローレベルとなる。この時刻Ｔ４に、ＡＮＤゲート４６の出力信号ＳＩＧ１２’はローレベルに遷移する。
【００７５】
時刻Ｔ４に同期整流用トランジスタＭ２がオンすると、出力電圧Ｖｏｕｔは降下し始め、時刻Ｔ５に再び基準電圧Ｖｒｅｆよりも低くなる。
このように、図８の降圧型スイッチングレギュレータ２００ａは、重負荷時において、時刻Ｔ１〜時刻Ｔ５までの動作を一周期として降圧動作を行い、基準電圧Ｖｒｅｆ付近に安定化された出力電圧Ｖｏｕｔを出力する。
【００７６】
次に、降圧型スイッチングレギュレータ２００ａの軽負荷時の動作について図１１を参照しつつ説明する。図１１において、時刻Ｔ０〜Ｔ４までは重負荷の状態を示しており、時刻Ｔ４に軽負荷に切り替わったものとする。
【００７７】
時刻Ｔ５に、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを下回るとオン信号ＳＩＧ１０がハイレベルとなる。オン信号ＳＩＧ１０がハイレベルになると、ドライバ回路２０ａは第２制御信号Ｖｇ２をローレベルとして同期整流用トランジスタＭ２をオフする。軽負荷時において、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がともにオフとなると、ボディダイオードＤ１に電流が流れるため、スイッチング電圧Ｖｓｗは、入力電圧ＶｉｎよりもボディダイオードＤ１の順方向電圧Ｖｆだけ高い電圧となる。このときＶｓｗ＞０Ｖが成り立っているから、比較信号ＳＩＧ２０はローレベルを維持し続ける。
【００７８】
比較信号ＳＩＧ２０がローレベルを維持すると、第１ＲＳフリップフロップ回路３４がリセットされないため、第１ＲＳフリップフロップ回路３４の出力信号ＳＩＧ２２はハイレベルのまま固定され、遅延回路３６はアクティブとなる。第２制御信号Ｖｇ２がハイレベルからローレベルに変化する時刻Ｔ５に、遅延回路３６はアクティブであるから、遅延回路３６の出力信号ＳＩＧ１２は、時定数に従って徐々に上昇していく。時刻Ｔ５からデッドタイムＴｄ経過後の時刻Ｔ６に、第３デッドタイム生成回路４０の出力信号ＳＩＧ３０はローレベルとなる。
【００７９】
時刻Ｔ６に第３デッドタイム生成回路４０の出力信号ＳＩＧ３０がローレベルとなり、インバータ４４の出力信号ＳＩＧ３２がハイレベルとなるが、遅延回路３６の出力信号ＳＩＧ１２はハイレベルに達していないため、ＡＮＤゲート４６の出力信号ＳＩＧ１２’はハイレベルに遷移しない。その後、時刻Ｔ７に遅延回路３６の出力信号ＳＩＧ１２はハイレベルに達すると、ＡＮＤゲート４６の出力信号ＳＩＧ１２’はハイレベルとなる。
【００８０】
このとき、すでにオン信号ＳＩＧ１０はローレベルとなっているため、ＡＮＤゲート１４の出力信号ＳＩＧ１４はハイレベルに遷移せず、ローレベルが持続する。その結果、第２ＲＳフリップフロップ回路１６がセットされず、パルス信号ＳＩＧ１６がハイレベルとならないため、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がいずれもオフとなりスイッチング動作が停止する。
【００８１】
このように、本実施の形態に係る降圧型スイッチングレギュレータ２００ａは、第１の実施の形態に係る降圧型スイッチングレギュレータ２００と同様に、軽負荷時においてスイッチングトランジスタＭ１、同期整流用トランジスタＭ２のスイッチング動作を停止することにより、ゲートドライブ電流を低減することができる。ゲートドライブ電流を低減することにより、降圧型スイッチングレギュレータ２００全体の変換効率を改善することができる。
【００８２】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００８３】
実施の形態では、制御回路１００がひとつのＬＳＩに一体集積化される場合について説明したが、これには限定されず、一部の構成要素がＬＳＩの外部にディスクリート素子あるいはチップ部品として設けられ、あるいは複数のＬＳＩにより構成されてもよい。どの部分をどの程度集積化するかは、コストや占有面積などによって決めればよい。
【００８４】
実施の形態においては、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２が、いずれもＮチャンネルＭＯＳＦＥＴの場合について説明したが、ＰチャンネルＭＯＳＦＥＴを用いてもよい。また、ＭＯＳＦＥＴで示されるトランジスタは、バイポーラトランジスタで置換してもよい。
【００８５】
また、本実施の形態において、ハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
【図面の簡単な説明】
【００８６】
【図１】第１の実施の形態に係る降圧型スイッチングレギュレータの構成を示す回路図である。
【図２】図１の降圧型スイッチングレギュレータを搭載した電子機器の構成を示すブロック図である。
【図３】図１のドライバ回路の構成を示す回路図である。
【図４】図１の降圧型スイッチングレギュレータの動作状態を示すタイムチャートである。
【図５】重負荷時における図１の降圧型スイッチングレギュレータの動作波形図である。
【図６】軽負荷時における図１の降圧型スイッチングレギュレータの動作波形図である。
【図７】図７（ａ）、（ｂ）は、それぞれ重負荷、軽負荷時におけるインダクタ電流、出力電流を示す動作波形図である。
【図８】第２の実施の形態に係る降圧型スイッチングレギュレータの構成を示す回路図である。
【図９】図８のドライバ回路の構成を示す回路図である。
【図１０】重負荷時における図８の降圧型スイッチングレギュレータの動作波形図である。
【図１１】軽負荷時における図８の降圧型スイッチングレギュレータの動作波形図である。
【符号の説明】
【００８７】
Ｍ１  スイッチングトランジスタ、  Ｍ２  同期整流用トランジスタ、  Ｌ１  出力インダクタ、  Ｃｏ  出力キャパシタ、  Ｄ１  ボディダイオード、  Ｄ２  ボディダイオード、  １０  出力監視コンパレータ、  １２  パルス変調器、  １４  ＡＮＤゲート、  １６  第２ＲＳフリップフロップ回路、  １８  オン時間設定回路、  ２０  ドライバ回路、  ２１  第３ＲＳフリップフロップ回路、  ２２  第１デッドタイム生成回路、  ２４  第２デッドタイム生成回路、  ２６  第１バッファ回路、  ２８  第２バッファ回路、  ３０  軽負荷モード検出部、  ３２  軽負荷検出用コンパレータ、  ３４  第１ＲＳフリップフロップ回路、  ３６  遅延回路、  １００  制御回路、  １０２  第１スイッチング端子、  １０４  第２スイッチング端子、  １０６  帰還端子、  １０８  スイッチング電圧検出端子、  １２０  スイッチングレギュレータ出力回路、  ２００  降圧型スイッチングレギュレータ、  ２０２  入力端子、  ２０４  出力端子、  ３００  電子機器、  ３１０  電池、  ３２０  マイクロプロセッサ、  Ｖｇ１  第１制御信号、  Ｖｇ２  第２制御信号、  Ｍ１０  第１トランジスタ、  Ｍ１２  第２トランジスタ、  Ｍ１４  第３トランジスタ、  Ｃ１０  遅延キャパシタ、  Ｒ１０  遅延抵抗、  ＳＩＧ１０  オン信号、  ＳＩＧ１２  軽負荷検出信号、  ＳＩＧ１６  パルス信号、  ＳＩＧ１８  リセット信号、  ＳＩＧ２０  比較信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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