(57)【要約】【課題】高電圧電源を含む微小電子回路内で動作する脆弱なデバイスを高電圧による過剰なストレスから保護するシステムを提供すること。【解決手段】このシステムは、出力アップ中、出力ダウン中、および多電源システムの低電圧電源がないときに、脆弱なデバイスが故障するのを防ぐ。このシステムは、回路の出力アップ、回路の出力ダウン、および低電圧電源がないときを検出し、検出した後で制御信号を生成するように構成された低電圧電源検出回路を備える。このシステムはさらに、回路の出力アップ中、回路の出力ダウン中、および低電圧電源がないときに、低電圧電源検出回路から受け取った制御信号に応答してトリクル電流を提供して脆弱なデバイスの導電チャネルを維持するように構成された制御型電流ミラー・デバイスを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
高電圧電源を含む微小電子回路内で動作する脆弱なデバイスを保護するシステムであって、
回路の出力アップ、回路の出力ダウン、および低電圧電源がないときを検出し、検出した後で制御信号を生成するように構成された低電圧電源検出回路と、
回路の出力アップ中、回路の出力ダウン中、および前記低電圧電源がないときの１つの場合に、前記低電圧電源検出回路から受け取った前記制御信号に応答してトリクル電流を提供して前記脆弱なデバイスの導電チャネルを維持するように構成された制御型電流ミラー・デバイスとを備える、システム。
【請求項２】
前記低電圧電源検出回路は、低電圧電源の出力および前記高電圧電源の出力に電気的に接続するように構成される、請求項１に記載のシステム。
【請求項３】
前記制御型電流ミラー・デバイスは、前記低電圧電源の前記出力、前記高電圧電源の前記出力、および前記脆弱なデバイスに電気的に接続し、前記低電圧電源検出回路に電気的に接続するように構成される、請求項２に記載のシステム。
【請求項４】
前記脆弱なデバイスに電気的に接続し、前記制御型電流ミラー・デバイスに電気的に接続するように構成された基準電流生成器をさらに備え、前記基準電流生成器はさらに、通常の回路動作中に前記脆弱なデバイスに基準電流を提供するように構成される、請求項１に記載のシステム。
【請求項５】
前記制御型電流ミラー・デバイスはさらに、前記基準電流を受け取り、前記低電圧電源検出回路から受け取った前記制御信号に応答して前記脆弱なデバイスに前記基準電流および前記トリクル電流の１つを選択的に提供するように構成される、請求項４に記載のシステム。
【請求項６】
前記脆弱なデバイスの前記導電チャネルを維持するために提供される前記トリクル電流は、０．１μＡ〜１０μＡの範囲である、請求項１に記載のシステム。
【請求項７】
前記脆弱なデバイスは、薄いゲート誘電体のデバイス、短チャネル・デバイス、または狭幅デバイスを含む、請求項１に記載のシステム。
【請求項８】
前記導電チャネルは、前記脆弱なデバイスのゲートの両端間の電圧が許容制限よりも大きくなることを防ぐ、請求項１に記載のシステム。
【請求項９】
前記高電圧電源は１．３Ｖ以上の電圧を生成し、前記低電圧電源は１．３Ｖ未満の電圧を生成する、請求項１に記載のシステム。
【請求項１０】
前記制御型電流ミラー・デバイスは、ミラー電流デバイスおよびトリクル電流デバイスを備える、請求項１に記載のシステム。
【請求項１１】
高電圧電源を含む微小電子回路内で動作する脆弱なデバイスを保護する方法であって、
回路の出力アップ、回路の出力ダウン、および低電圧電源がないときを検出し、検出した後で制御信号を生成するように構成された低電圧電源検出回路を提供するステップと、
回路の出力アップ中、回路の出力ダウン中、および前記低電圧電源がないときの１つの場合に、前記低電圧電源検出回路から受け取った前記制御信号に応答してトリクル電流を提供して前記脆弱なデバイスの導電チャネルを維持するように構成された制御型電流ミラー・デバイスを提供するステップとを含む、方法。
【請求項１２】
前記低電圧電源検出回路は、低電圧電源の出力および前記高電圧電源の出力に電気的に接続するように構成される、請求項１１に記載の方法。
【請求項１３】
前記制御型電流ミラー・デバイスは、前記低電圧電源の前記出力、前記高電圧電源の前記出力、および前記脆弱なデバイスに電気的に接続し、前記低電圧電源検出回路に電気的に接続するように構成される、請求項１２に記載の方法。
【請求項１４】
前記脆弱なデバイスに電気的に接続し、前記制御型電流ミラー・デバイスに電気的に接続するように構成された基準電流生成器を提供するステップをさらに含み、前記基準電流生成器はさらに、通常の回路動作中に前記脆弱なデバイスに基準電流を提供するように構成される、請求項１１に記載の方法。
【請求項１５】
前記制御型電流ミラー・デバイスはさらに、前記基準電流を受け取り、前記低電圧電源検出回路から受け取った前記制御信号に応答して前記脆弱なデバイスに前記基準電流および前記トリクル電流の１つを選択的に提供するように構成される、請求項１４に記載の方法。
【請求項１６】
前記脆弱なデバイスの前記チャネルを維持するために提供される前記トリクル電流は、０．１μＡ〜１０μＡの範囲である、請求項１１に記載の方法。
【請求項１７】
前記脆弱なデバイスは、薄いゲート誘電体のデバイス、短チャネル・デバイス、または狭幅デバイスを含む、請求項１１に記載の方法。
【請求項１８】
脆弱なデバイスを保護するシステムを含む高速微小電子回路システムであって、前記脆弱なデバイスを保護するシステムは、
低電圧電源の出力および高電圧電源の出力に電気的に接続する低電圧電源検出回路を備え、前記低電圧電源検出回路は、回路の出力アップ、回路の出力ダウン、および前記低電圧電源がないときの１つを検出し、検出した後で制御信号を生成するように構成され、
前記脆弱なデバイスを保護するシステムはさらに、前記低電圧電源の前記出力、前記高電圧電源の前記出力、前記脆弱なデバイス、および前記低電圧電源検出回路に電気的に接続する制御型電流ミラー・デバイスを備え、前記制御型電流ミラー・デバイスは、回路の出力アップ中、回路の出力ダウン中、および前記低電圧電源がないときの１つの場合に、前記低電圧電源検出回路から受け取った前記制御信号に応答してトリクル電流を提供して前記脆弱な各デバイスの導電チャネルを維持する、高速微小電子回路システム。
【請求項１９】
脆弱なデバイスに対してトリクル電流を設定する方法であって、
（ａ）前記脆弱なデバイスを識別するステップと、
（ｂ）前記脆弱なデバイスの出力をダウンさせるか、あるいは前記脆弱なデバイスをスタンバイ・モードにするステップと、
（ｃ）前記トリクル電流を実質的にゼロ・アンペアに設定するステップと、
（ｄ）前記脆弱なデバイスのゲート−ソース電圧（Ｖｇｓ）、ドレイン−ソース電圧（Ｖｄｓ）、およびゲート−ドレイン電圧（Ｖｇｄ）を測定して、Ｖｇｓ、Ｖｄｓ、およびＶｇｄのいずれかが許容制限よりも大きいかどうかを判定するステップと、
（ｅ）Ｖｇｓ、Ｖｄｓ、およびＶｇｄのいずれかが前記許容制限よりも大きい場合、前記トリクル電流を徐々に増加させるステップと、
（ｆ）Ｖｇｓ、Ｖｄｓ、およびＶｇｄが前記許容制限未満になるまでステップ（ｄ）および（ｅ）を繰り返すステップとを含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体に関し、より詳細には、出力ダウン中または出力アップ中、または多電源システムの低電源がないとき、あるいはその両方の場合の微小電子回路システム内の脆弱なデバイスの保護システムに関する。
【背景技術】
【０００２】
混合信号システムは、典型的には、ＣＰＵまたはデジタル信号プロセッサ（ＤＳＰ）を含めて、デジタル・コアと、様々なメモリ・ブロックからなる。このコアは、例えば、Ｉ／Ｏ、デジタル−アナログ・コンバータおよびアナログ−デジタル・コンバータ、ならびにＲＦフロント・エンドなどのアナログ・インターフェース電子回路によって取り囲まれていることがある。微小電子回路システムは、様々なデジタル回路に取り囲まれた、受信機または送信機の複合体、あるいはその両方を含む中央集中型アナログ・コアとすることもできる。ＣＭＯＳ微小電子回路チップは、ＣＭＯＳデジタル回路およびアナログ回路を含む。アナログ回路は、ＣＭＯＳの進歩によって決まるデジタル設計と連携して機能するように制約される。特に、トランジスタの高調波歪み成分（またはノイズ）は、デジタル回路用の電源電圧が減少すると劇的に増加する。
【０００３】
技術の進歩とともに電源電圧が下がり続けているので、アナログ回路の性能を向上させることはますます難しくなりつつある。これは、様々なアナログ・デバイスの閾電圧を、電源電圧の減少とともに変化させることができないからである。高速である不可欠なある種の回路の性能を上げるには、高電源電圧が必要なことが多く、同時に、最大の回路オーバードライブを得るために可能な限り低閾値の脆弱なデバイスを使用する。さらに、新技術の下で開発されたシステムは、低電圧電源から電力が与えられるように最適化されるが、依然として、高電圧電源環境で動作する旧式のレガシー・システムと互換性があることが求められる。そのため、アナログ回路設計者は、低閾値の脆弱なデバイスが過剰なストレスを受けない、または破壊されないようにし、かつ、多電源システムにおけるホット・エレクトロンによる性能の劣化を防ぐという挑戦課題に直面している。
【０００４】
半導体トランジスタ・デバイスのゲート漏れ電流は主に、ゲート−基板電圧、ソースまたはドレインのバイアス電圧、ならびにゲート誘電体の厚さおよびサイズによって決まる。ＭＯＳ技術が進歩するにつれ、ゲート誘電体はより薄くなり、特に、ゲート誘電体（例えば、ＳｉＯ２）が高電圧でストレスを受けるときには、ますますゲート漏れ問題の影響を受ける。ゲート漏れの結果、最終的には、望まれない制御不可能な入力バイアス電流、ゲート漏れの不整合、およびショット・ノイズが生じる。ゲート漏れによって生じる入力バイアス電流は、ＭＯＳデバイスでは幅および長さを最適化し得ることを除き、バイポーラ・デバイスのベース電流に酷似している。ＭＯＳデバイスの入力インピーダンスは、従来の入力容量と、ゲート漏れによる並列トンネル抵抗からなる。９０ｎｍ規模のデバイスに関して、信号周波数が１ＭＨｚよりも高い場合、入力インピーダンスは容量性であり、ＭＯＳＦＥＴは従来型ＭＯＳとして振る舞う。より低い信号周波数では、入力インピーダンスは抵抗性であり、ゲート漏れが支配的である。したがって、薄い誘電体によるＭＯＳ容量は、ＰＬＬフィルタおよびホールド回路のようなある種の低周波数応用例には向かない。
【０００５】
ゲート漏れ不整合は、典型的には、従来の閾値不整合の公差よりも大きい。ゲート漏れを整合させると、通常、アナログ回路の性能の実現可能なレベルが制限される。閾値関連の不整合の影響を小さくする１つのやり方は、チップ面積を大きくすることである。しかし、ゲート漏れ不整合は、この場合、余分な拡散ソース（spread source）として働き、閾値不整合を小さくするために使用し得る面積に上限が課される。チップ面積を大きくすると、従来の閾値の広がりによる寄与は小さくなるが、ゲート漏れによる広がりの寄与は大きくなる。その結果、使用可能な最大トランジスタ面積は、ゲート漏れの広がりによって制限される。この問題は、６５ｎｍおよび４５ｎｍの規模の世代ではより重大になる。典型的には、最大面積は約１０３μｍ２以下である。ゲート漏れを小さくするための１つの設計戦略は、回路のクリティカルな部分に高電圧を提供するというものであり、そのため、ゲート誘電体がより厚いトランジスタでこれらの回路を構築することができる。ＭＯＳの寿命は、縦方向および横方向の電界ならびに接合部を横切る電界によって決まる。これらの電界に関係する３つの寿命を決定する仕組みは、誘電破壊、ホット・キャリアによる劣化、および接合破壊を指す。しかし、この設計戦略は、アナログ回路とは連携しない。適切な回路性能を実現するには、一部のアナログ回路デバイスを低閾値の脆弱なデバイスとしなければならない。
【０００６】
デジタルＩ／Ｏ回路にかかる電圧ストレスを小さくする様々な方法が提案されている。１つのこのような方法は、カスケード回路を使用して、高電圧によるストレスからデバイスを保護するというものである。しかし、この方法は、アナログ回路には有用ではない。というのは、アナログ回路における信号はどれもレール・ツー・レールで振れないからである。
【０００７】
ホット・キャリアに関係する問題を避ける別の方法は、ドレインおよびソースが特性ホット・キャリア動作電圧未満に落ちるまで、トランジスタをオンにすることを遅らせるというものである。しかし、この方法は、ゲート誘電体のストレスの問題を無視している。
【０００８】
ホット・キャリアの問題を避ける別の方法は、デバイスをカスケード接続し、中間ノードの電圧を電源レベルの半分にバイアスするというものである。この方法は、電源レベルが、カスケード接続したデバイスの閾値レベルの合計よりも十分に高いときにしかうまく働かない。そうでない場合には、ある種のアナログ・デバイスは、電源の余裕がないために正しく動作しないことがある。さらに、電源レベルが低くなり、この技術をさらにスケール・ダウンすると、この方法は実現不可能になる。この方法も、ゲート誘電体のストレスを避ける方法を扱っていない。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、一般に半導体の分野に関し、より詳細には、出力ダウン中または出力アップ中、または多電源システムの低電源がないとき、あるいはその両方の場合の微小電子回路システム内の脆弱なデバイスの保護システムに関する。
【課題を解決するための手段】
【００１０】
一態様では、本発明は、高電圧電源を含む微小電子回路内で動作する脆弱なデバイスを保護するシステムに係わる。このシステムは、回路の出力アップ、回路の出力ダウン、および低電圧電源がないときを検出し、検出したら制御信号を生成するように構成された低電圧電源検出回路を備える。このシステムはさらに、回路の出力アップ中または回路の出力ダウン中、または低電圧電源がないとき、あるいはその両方の場合に、低電圧電源検出回路から受け取った制御信号に応答してトリクル電流（trickle current）を提供して脆弱なデバイスの導電チャネルを維持するように構成された制御型電流ミラー・デバイスを備える。
【００１１】
一実施形態では、低電圧電源検出回路は、低電圧電源の出力および高電圧電源の出力に電気的に接続するように構成される。制御型電流ミラー・デバイス（controlled current mirror device）は、低電圧電源の出力、高電圧電源の出力、および脆弱なデバイスに電気的に接続し、低電圧電源検出回路に電気的に接続するように構成される。別の実施形態では、このシステムはさらに、脆弱なデバイスに電気的に接続し、制御型電流ミラー・デバイスに電気的に接続するように構成された基準電流生成器を備える。この基準電流生成器はさらに、通常の回路動作中に脆弱なデバイスに基準電流を提供するように構成される。制御型電流ミラー・デバイスはさらに、この基準電流を受け取り、低電圧電源検出回路から受け取った制御信号に応答して脆弱なデバイスに基準電流またはトリクル電流を選択的に提供するように構成される。別の実施形態では、脆弱なデバイスの導電チャネルを維持するために提供されるトリクル電流は、０．１μＡ〜１０μＡの範囲である。別の実施形態では、脆弱なデバイスは、薄いゲート誘電体のデバイス、短チャネル・デバイス、または狭幅デバイス、あるいはこれらの組合せである。他の実施形態では、導電チャネルは、脆弱なデバイスのゲートの両端間の電圧が許容制限よりも大きくなることを防ぐ。他の実施形態では、高電圧電源は１．３Ｖ以上の電圧を生成し、低電圧電源は１．３Ｖ未満の電圧を生成する。別の実施形態では、制御型電流ミラー・デバイスは、ミラー電流デバイスおよびトリクル電流デバイスを備える。
【００１２】
別の態様では、本発明は、高電圧電源を含む微小電子回路内で動作する脆弱なデバイスを保護する方法に係わる。この方法は、回路の出力アップ（power-up）、回路の出力ダウン（power-down）、および低電圧電源がないときを検出し、検出したら制御信号を生成するように構成された低電圧電源検出回路を提供するステップを含む。この方法はさらに、回路の出力アップ中または回路の出力ダウン中、または低電圧電源がないとき、あるいはその両方の場合に、低電圧電源検出回路から受け取った制御信号に応答してトリクル電流を提供して脆弱なデバイスの導電チャネルを維持するように構成された制御型電流ミラー・デバイスを提供するステップを含む。
【００１３】
一実施形態では、低電圧電源検出回路は、低電圧電源の出力および高電圧電源の出力に電気的に接続するように構成される。制御型電流ミラー・デバイスは、低電圧電源の出力、高電圧電源の出力、および脆弱なデバイスに電気的に接続し、低電圧電源検出回路に電気的に接続するように構成される。別の実施形態では、この方法はさらに、脆弱なデバイスに電気的に接続し、制御型電流ミラー・デバイスに電気的に接続するように構成された基準電流生成器を提供するステップを含む。この基準電流生成器はさらに、通常の回路動作中に脆弱なデバイスに基準電流を提供するように構成される。制御型電流ミラー・デバイスはさらに、この基準電流を受け取り、低電圧電源検出回路から受け取った制御信号に応答して脆弱なデバイスに基準電流またはトリクル電流を選択的に提供するように構成される。別の実施形態では、脆弱なデバイスの導電チャネルを維持するために提供されるトリクル電流は、０．１μＡ〜１０μＡの範囲である。他の実施形態では、脆弱なデバイスは、薄いゲート誘電体のデバイス、短チャネル・デバイス、または狭幅デバイス、あるいはこれらの組合せである。
【００１４】
別の態様では、本発明は、脆弱なデバイスを保護するシステムを含む高速微小電子回路システムに係わる。この脆弱なデバイスを保護するシステムは、低電圧電源の出力および高電圧電源の出力に電気的に接続する低電圧電源検出回路を備える。この低電圧電源検出回路は、回路の出力アップまたは回路の出力ダウン、または低電圧電源がないとき、あるいはその両方を検出し、検出したら制御信号を生成するように構成される。脆弱なデバイスを保護するシステムはさらに、低電圧電源の出力、高電圧電源の出力、脆弱なデバイス、および低電圧電源検出回路に電気的に接続する制御型電流ミラー・デバイスを備える。この制御型電流ミラー・デバイスは、回路の出力アップ中または回路の出力ダウン中、または低電圧電源がないとき、あるいはその両方の場合に低電圧電源検出回路から受け取った制御信号に応答してトリクル電流を提供して脆弱な各デバイスの導電チャネルを維持する。
【００１５】
別の態様では、本発明は、脆弱なデバイスに対してトリクル電流を設定する方法に係わる。この方法は、（ａ）脆弱なデバイスを識別するステップと、（ｂ）この脆弱なデバイスの出力をダウンさせるか、あるいはこの脆弱なデバイスをスタンバイ・モードにするステップと、（ｃ）トリクル電流を実質的にゼロ・アンペアに設定するステップとを含む。この方法はさらに、（ｄ）脆弱なデバイスのゲート−ソース電圧（gate to source voltage、Ｖｇｓ）、ドレイン−ソース電圧（drain to source voltage、Ｖｄｓ）、およびゲート−ドレイン電圧（gateto drain voltage、Ｖｇｄ）を測定して、Ｖｇｓ、Ｖｄｓ、およびＶｇｄのいずれかが許容制限よりも大きいかどうかを判定するステップを含む。この方法はさらに、（ｅ）Ｖｇｓ、Ｖｄｓ、およびＶｇｄのいずれかが許容制限よりも大きい場合、トリクル電流を徐々に（incrementally）増加させるステップを含む。この方法はさらに、Ｖｇｓ、Ｖｄｓ、およびＶｇｄが許容制限未満になるまでステップ（ｄ）および（ｅ）を繰り返すステップを含む。
【００１６】
本発明の上記その他の目的、特徴、および利点は、以下の説明および特許請求の範囲からより明らかになるであろう。
【００１７】
図面では、同様の参照符号は概ね、異なる図を通じて同じ部分を指す。また、これらの図面は、必ずしも原寸に比例しておらず、その代わりに全体的に、本発明の原理を例示することに強調が置かれている。
【発明を実施するための最良の形態】
【００１８】
本発明は、一般に半導体の分野に関し、より詳細には、出力ダウン中または出力アップ中、または多電源システムの低電圧電源（１．３Ｖ未満）がないとき、あるいはその両方の場合の微小電子回路システム内の脆弱なデバイスの保護システムに関する。脆弱なデバイスには、（誘電体が約３ｎｍよりも薄い）薄いゲート誘電体のデバイス、（チャネルが約９０ｎｍ以下である）短チャネル・デバイス、および（幅が約４８０ｎｍ以下である）狭幅デバイスが含まれる。
【００１９】
微小電子回路システムが（１．３Ｖ以上の）高電圧源によって動作するとき、このような高電圧から脆弱なデバイス（例えば、トランジスタ）を保護しなければならない。というのは、ゲート誘電体に過剰なストレスがかかるからである。ゲート誘電体に過剰なストレスがかかる結果、望ましくないゲート漏れ電流の増加、ゲート漏れの不整合によるデバイス不整合の増加、微小電子回路の性能の劣化、ホット・エレクトロンの影響、ゲート・パンチスルー、またはゲート誘電体の破壊による脆弱なデバイスの全面的な障害、あるいはこれらの組合せなどが生じる。
【００２０】
本発明は、回路／システムの出力ダウン中または出力アップ中、または多電源システムの低電圧電源（０．８Ｖ〜１．２Ｖ）がないとき、あるいはその両方の場合の脆弱なデバイス用の保護システムを提供する。このストレス保護システムは、（１０μＡ〜２００μＡの基準電流を提供する）基準電流分配システム、低電圧電源レベル検出回路、および制御型電流ミラー・デバイスを含む。回路／システムの通常動作中、基準電流生成器は、微小電子回路システムに基準電流を提供する。低電圧電源レベル検出回路が、出力ダウンまたは出力アップ、または低電圧電源がない時点を検出すると、制御型電流ミラー・デバイス（ＣＭＤ）は、トリクル電流を提供し、このトリクル電流を脆弱なデバイスにミラーリングする。トリクル電流の目的は、ゲート誘電体の両端間の電圧ストレスを拡散接合（またはチャネル）領域に分割してゲートの損傷を防ぐようにＭＯＳＦＥＴデバイスのチャネルを維持することである。さらに、デバイスのソース／ドレイン両端間の電圧ストレスは、回路内にスタックされた複数のデバイスによって分割される。
【００２１】
図１を参照すると、従来型基準電流回路１００が示されている。この従来型基準電流回路は、出力ダウン制御ピン（power-down control pin、ＰＤＷＮ）１４０、インバータ１４５、ＰＭＯＳデバイス１５２、１５０、１５４、１５６、１５８、および１６０、ＮＭＯＳデバイス１６２、プルダウン・デバイス１８０、１８２、１８４、１８６、バンド・ギャップ基準（bandgap reference、ＢＧＲ）１１０、差動増幅器１２０、ＮＭＯＳデバイス１３５、およびプルダウン抵抗器１３０を含む。従来型基準電流回路１００には、低電圧電源Ｖｄｄ  １７８から電力が与えられる。
【００２２】
動作時には、ＢＧＲ  １１０により、差動増幅器１２０、ならびにＮＭＯＳデバイス１３５およびＰＭＯＳデバイス１５０を含むフィードバック制御回路を介して基準電流Ｉ１、Ｉ２、Ｉ３、およびＩ４が生成される。出力ダウン中（ＰＤＷＮ＝１）は、フィードバックが遮断され、ＮＭＯＳデバイス１６２がオフになり、ＰＭＯＳデバイス１５２がオンになり、それによって、ＰＭＯＳデバイス１５４、１５６、１５８、および１６０がオフになる。その結果、基準電流Ｉ１、Ｉ２、Ｉ３、および１７６は、接地にプルダウンされる。出力ダウンが完了すると（ＰＤＷＮ＝０）、フィードバックが確立され、ノード１６６のところで生成された、Ｖｂｇｒを抵抗１３０で割ったものに等しい電流が比例して他のデバイスにミラーリングされる。
【００２３】
図２を参照すると、一実施形態では、基準電流生成器２００が示されている。基準電流生成器２００は、図１に示す基準電流回路１００の回路要素の一部を含む。具体的には、基準電流生成器２００は、出力ダウン制御ピン（ＰＤＷＮ）１４０、インバータ１４５、ＰＭＯＳデバイス１５２、１５０、１５４、および１５６、ＮＭＯＳデバイス１６２、プルダウン・デバイス１８０、１８２、バンド・ギャップ基準（ＢＧＲ）１１０、差動増幅器１２０、ＮＭＯＳデバイス１３５、およびプルダウン抵抗器１３０を含む。基準電流生成器２００は、一実施形態では、破線ボックス内に示す追加の回路２０１を含む。追加の回路２０１は、出力ダウンを感知または検出する回路（power-down sensing or detection circuit、ＰＤＳＣ）２１０、ならびに制御型電流ミラー・デバイス（controlledcurrent mirror device、ＣＭＤ）２２０および２１５を含む。基準電流生成器２００は、低電圧電源（０．８Ｖ〜１．２Ｖ）Ｖｄｄ  １７８および高電圧電源（１．３Ｖ〜１．８Ｖ）Ｖｔｒ  ２０５（終端電圧）によって電力が与えられる多電源システムである。
【００２４】
上記で先に説明した基準電流Ｉ１およびＩ２は、ゲート誘電体ストレスの懸念がなく、かつ普通に出力ダウンし得る回路に対する基準バイアス電流である。基準電流Ｉ５およびＩ６は、高電圧電源Ｖｔｒ  ２０５によって電力が与えられる脆弱なデバイスに対する基準バイアス電流であり、完全に出力ダウンすることができない。回路の通常動作中、ノード２３０およびノード２３５には、それぞれ基準電源Ｉ５およびＩ６が流れることになる。出力アップまたは出力ダウン、または低電圧電源Ｖｄｄ  １７８がないとき、あるいはその両方の場合、ノード２３０およびノード２３５には、トリクル電流が流れることになる。これを以下でより詳細に説明する。
【００２５】
ＰＤＳＣ  ２１０は、回路の出力ダウンまたは回路の出力アップ、あるいは低電圧電源Ｖｄｄ  １７８がないことを検出する低電圧電源の感知または検出用の回路である。例えば、出力アップ中に、低電圧電源Ｖｄｄ  １７８に先だって高電圧電源Ｖｔｒ  ２０５をオンにする場合、あるいは、低電圧電源Ｖｄｄ  １７８を取り外すか、または遮断する場合、脆弱なデバイスが損傷を受けることがある。そのため、ＰＤＳＣ  ２１０を使用して、低電圧電源Ｖｄｄ  １７８がないときを検出する。
【００２６】
ＣＭＤ  ２２０およびＣＭＤ  ２１５は、ＰＤＳＣ  ２１０によって制御されて、通常動作中には基準電流を、回路の出力アップまたは回路の出力ダウン、あるいは低電圧電源Ｖｄｄ  １７８がないときにはトリクル電流を生成する。トリクル電流は、約０．１μＡ〜１０μＡであり、脆弱な各デバイスのソースにミラーリングされて脆弱な各デバイスのチャネルを維持し、それのため、脆弱な各デバイスの両端間で適切な電圧（１．２Ｖ未満）が維持されて、脆弱な各デバイスのゲート誘電体に過剰なストレスがかからず、脆弱な各デバイスが破壊されない。例えば、ゲート誘電体が３ｎｍよりも薄いＭＯＳＦＥＴデバイスの場合、１．２Ｖよりも大きい電圧をＶｇｓおよびＶｇｄに印加すると、典型的には、ホット・キャリアの影響を受けることになる。さらに、このような電圧を長時間にわたって印加すると、典型的には、デバイスの閾電圧が変化する。
【００２７】
図３を参照すると、一実施形態では、ＰＤＳＣ  ２１０は、２つの入力インバータ３０５および３０７、プルダウンＮＭＯＳデバイス３１０、レベル・シフタ３７５、２つのプルアップＰＭＯＳデバイス３３５および３４０、ならびに１つの出力インバータ３４５を含む。レベル・シフタ３７５は、ＰＭＯＳデバイス３２５および３３０、ならびにＮＭＯＳデバイス３１５および３２０を含む。ＰＤＳＣ  ２１０は、ＰＤＷＮ信号１４０を介して、または低電圧電源Ｖｄｄ  １７８がないことにより出力ダウンを検出する。
【００２８】
動作時に、低電圧電源Ｖｄｄ  １７８がないとき、ノード３５５は、チップ上の他の回路からの漏れ電流のプルダウンのためにローで浮いている（float low）。そのため、ノード３６０および３６５はともにローで浮いている。プルアップＰＭＯＳデバイス３３５および３４０がオンになり、ノード３７０がハイにプルされて高電圧電源Ｖｔｒ  ２０５の電圧になり、ノード３５０が出力インバータ３４５によってローにプルされて接地になる。したがって、ＰＤＷＮ  １４０＝１のとき、あるいは、ノード３５５がローで浮いているとき、ＰＤＳＣ  ２１０の出力は接地のローで維持される。プルダウンＮＭＯＳデバイス３１０は、レベル・シフタ３７５に正のフィードバックを追加して、ノード３６０に対して生じ得る結合ノイズを解決する。
【００２９】
ＰＤＷＮ  １４０＝０であり、低電圧電源Ｖｄｄ  １７８が存在するとき、ノード３６０は、低電圧電源Ｖｄｄ  １７８の電圧のハイになり、ノード３６５はローになる。さらに、ノード３７０はローになり、それによって、プルダウンＮＭＯＳデバイス３１０がオフになり、ノード３５０はハイになる。プルアップＰＭＯＳデバイス３４０および３３５は合わせて、脆弱なプルアップ抵抗器を形成し、したがって、ＮＭＯＳデバイス３１５および３２０は、プルアップＰＭＯＳデバイス３３５および３４０が一因となる脆弱なプルアップを解決するのに十分に強く設計される。ＰＤＷＮ＝０のとき、プルアップＰＭＯＳデバイス３３５および３４０はともにわずかにオンになり、ノード３７０をＶｔｒに向かってプルアップしようと試みる。ＮＭＯＳデバイス３１５は、大きくオンになり、ノード３７０を接地にプルダウンしようと試みる。そのため、ＮＭＯＳデバイス３１５は、プルアップＰＭＯＳデバイス３３５および３４０と対抗する。プルアップＰＭＯＳデバイス３３５および３４０は、極めて脆弱に設計されているので、あるいは、ＮＭＯＳデバイス３１５は、プルアップＰＭＯＳデバイス３３５および３４０よりも強く設計されているので、ＰＤＷＮ＝０のときには、ＮＭＯＳデバイス３１５が打ち勝つことになり、ノード３７０は接地電圧になる。しかし、ＰＤＷＮ＝１の場合には、プルアップＰＭＯＳデバイス３３５および３４０は、Ｖｔｒに向かってノード３７０をプルアップする助けとなる。
【００３０】
図４は、上記で説明し、図３に示したＰＤＳＣ  ２１０の動作をまとめた真理値表である。
【００３１】
図５を参照すると、一実施形態では、制御型電流ミラー・デバイス（ＣＭＤ）２２０（または２１５）は、ＰＭＯＳデバイス４０５および４１０を含む。ＰＭＯＳデバイス４０５は真のミラー・デバイスであり、図２に示す基準回路のＰＭＯＳデバイス１５０からの基準電流をマッピングするために、特定のサイズ（例えば、チャネルの幅および長さなど）を有する。ＰＭＯＳデバイス４１０は、トリクル電流デバイスである。ＰＭＯＳデバイス４１０は、比較的サイズが小さく、各回路に小量の電流（すなわち、Ｉｓｌｅｅｐとも称するトリクル電流）を通すのに使用される。低電圧電源Ｖｄｄ  １７８がないか、または出力ダウン時に（ＰＤＷＮ  １４０が１で、かつノード３５０が０）、ＰＭＯＳデバイス４１０はオンに切り替わる。例えば、脆弱な各デバイス内のチャネルを維持するために、１μＡのトリクル電流が高電圧電源Ｖｔｒ  ２０５から脆弱な各デバイス（例えば、ノード２３０に）に供給され、そのため、脆弱な各デバイスのゲート誘電体が過剰なストレスを受けなくなる。ただし、高電圧電源Ｖｔｒ  ２０５が存在しない場合には、電流が供給されず、脆弱なデバイスのゲート誘電体がストレスを受けることはない。
【００３２】
図６を参照すると、上記で説明した脆弱なデバイスの保護システムから供給されるトリクル電流を利用する電流モード・ロジック（current mode logic、ＣＭＬ）５００によるバッファの例が示されている。供給されるトリクル電流は、ノード５５５のところで約１μＡである。入力デバイス５１５および５２０のゲート電圧は、出力アップ時または出力ダウン時、あるいはＶｄｄ  １７８が存在しないときに、ゲート電圧をＶｔｒ近くにプルする図示しない回路によって制御される。トリクル電流は、ＮＭＯＳデバイス５１０を介してＮＭＯＳテール・デバイス（taildevice）５０５のソースにミラーリングされる。ＣＭＬ  ５００がスタンバイ・モード（出力アップ、出力ダウン、またはＶｄｄ  １７８が存在しない）のとき、トリクル電流は、入力デバイス５１５および５２０ならびに抵抗性割算器として働くＮＭＯＳテール・デバイス５０５の両端間の全電圧Ｖｔｒを分割することになる。この場合、入力デバイス５１５、入力デバイス５２０、およびＮＭＯＳテール・デバイス５０５の両端間の電圧は安全な範囲（例えば、１．２Ｖ未満）にある。Ｖｇｄ、Ｖｇｓ、およびＶｄｓのストレスはすべて、ストレス許容限界未満（例えば、１．２Ｖ未満）である。Ｖｇｘ（ゲート−基板電圧）のストレスは問題にならない。というのは、トリクル電流が、出力ダウン中にゲートからバルク部分を遮断する入力デバイス５１５、５２０、およびＮＭＯＳテール・デバイス５０５のチャネルを誘起するからである。すなわち、ゲート誘電体に真に印加される電圧は、Ｖｇｘの全量ではなく、Ｖｇｘのほぼ半分である。したがって、ＣＭＬ回路５００は出力アップ中または出力ダウン中、あるいは低電圧電源Ｖｄｄ  １７８がないときでも信頼性が高いままになる。
【００３３】
脆弱な各デバイスのチャネル領域を介して小量の電流（例えば、０．１μＡ）を強制的に印加することによって、脆弱な各デバイスのチャネル領域は、出力アップ中または出力ダウン中、あるいはＶｄｄがないときに維持される。このチャネル領域は、ゲート・コンデンサと直列に接続される拡散コンデンサを形成し、そのため、ゲート−基板両端間の電圧が、直接に接続されたこれら２つのコンデンサの間で分割される。脆弱な各デバイスのチャネルを通ってトリクル電流が流れる状態での脆弱な各デバイスのゲート両端間の正味の電圧は、脆弱な各デバイスのチャネルを通ってトリクル電流が流れない状態での脆弱な各デバイスのゲート両端間の正味の電圧よりも小さい。その結果、脆弱な各デバイスは損傷を受けないことになる。
【００３４】
図７を参照すると、一実施形態では、脆弱なデバイスの誘電体が過剰なストレスを受けないように保護するシステムが、高速微小電子回路システムで実施されている。具体的には、このシステムは、６．４ギガヘルツの高速シリアライザ／デシリアライザ（High Speed SerDes、ＨＳＳ）６００で実施される。ＨＳＳ  ６００は、４つのアナログ受信機コアＣｏｒｅ＿１  ６０５、Ｃｏｒｅ＿２  ６１０、Ｃｏｒｅ＿３  ６１５、およびＣｏｒｅ＿４  ６２０を含む。これらのコアは、位相同期ループ（ＰＬＬ）に基づくクロック発生器６２５を共有する。ＰＬＬ  ６２５は、（図２に示す）ＢＧＲ  １１０、差動増幅器１２０、ＮＭＯＳデバイス１３５、およびプルダウン抵抗器１３０を含む。ＢＧＲ  １１０および差動増幅器１２０はブロック６３０で表す。
【００３５】
生成された基準電流は、４つのアナログ受信機コアＣｏｒｅ＿１  ６０５、Ｃｏｒｅ＿２  ６１０、Ｃｏｒｅ＿３  ６１５、およびＣｏｒｅ＿４  ６２０のそれぞれに分配される。各受信機コアＣｏｒｅ＿１  ６０５、Ｃｏｒｅ＿２  ６１０、Ｃｏｒｅ＿３  ６１５、およびＣｏｒｅ＿４  ６２０内には、それぞれ出力ダウン制御型電流ミラー部分６３５ａ、６３５ｂ、６３５ｃ、６３５ｄがある。各出力ダウン制御型電流ミラー部分６３５ａ、６３５ｂ、６３５ｃ、６３５ｄは、それぞれのアナログ受信機コアＣｏｒｅ＿１  ６０５、Ｃｏｒｅ＿２  ６１０、Ｃｏｒｅ＿３  ６１５、およびＣｏｒｅ＿４  ６２０の各ポートに基準電流を送出するように構成される。各出力ダウン制御型電流ミラー部分６３５ａ、６３５ｂ、６３５ｃ、６３５ｄは、出力アップ、出力ダウン、および低電圧電源Ｖｄｄ  １７８がないときを検出する（図２に示し、上記で詳細に説明した）ＰＤＳＣ  ２１０を含む。通常動作では、ＰＤＳＣ  ２１０は、トリクル電流を停止するためのハイ信号を出力する。出力ダウン中または出力アップ中、あるいは低電圧電源Ｖｄｄ  １７８がないときは、ＰＤＳＣ  ２１０は、トリクル電流をオンにするためのロー信号を出力する。このトリクル電流は、アナログ受信機コアＣｏｒｅ＿１  ６０５、Ｃｏｒｅ＿２  ６１０、Ｃｏｒｅ＿３  ６１５、およびＣｏｒｅ＿４  ６２０内の影響を受けやすい脆弱なデバイスに供給され、それによって、脆弱な各デバイスのチャネルが維持される。
【００３６】
図８を参照すると、一実施形態では、誘電体デバイス用の適切なトリクル電流を設定する方法の流れ図７００が示されている。回路の設計段階で実施するこの方法によれば、すべての脆弱なデバイスが識別される（ステップ７０５）。この回路を、出力ダウンするか、スタンバイ・モードにする（ステップ７１０）。トリクル電流をゼロ・アンペアに設定する（ステップ７１５）。次に、すべての誘電体デバイスについて電圧Ｖｇｓ、Ｖｄｓ、およびＶｇｄを確認する（ステップ７２０）。これらの電圧がストレス許容制限未満である場合、トリクル電流を適切に設定する（ステップ７２５）。これらの電圧がストレス許容制限未満（例えば、１．２Ｖ未満）でない場合、０．１μＡの増分で（最大１０μＡまで）徐々にトリクル電流を増加させる（ステップ７３０）。すべての誘電体デバイスについて電圧Ｖｇｓ、Ｖｄｓ、およびＶｇｄを再度確認する（ステップ７２０）。これらの電圧がストレス許容制限未満になり、トリクル電流が適切に設定される（ステップ７２５）まで、このプロセスを繰り返す。
【００３７】
ここで開示したシステムおよび方法には多くの利点がある。典型的には、入力ＣＭＬ差動対（入力デバイス５１５および５２０）のバルク部分は、大きな値の抵抗器を介して共通ソース・ノードに結合される。これは、ＣＭＬ差動対のソースと同じ電圧レベルにバルク電圧を上げることによってＶｇｘを小さくするために行われる。しかし、この手法は、バルク部分が接地に結合されていないので、大きな配置面積を必要とする。したがって、このバルク部分は、分離されたｐ型基板ウエルを必要とする。本発明によれば、脆弱なデバイスを使用して、全体的な回路性能を向上させることができ、脆弱なデバイスを同じウエル内に配置し、同じ接地レベルに結合することができ、それによって回路配置スペースが節約される。さらに、ここで開示したシステムにより、出力アップ中、出力ダウン中、および多電源システムに低電圧電源Ｖｄｄ  １７８がないときの回路およびデバイスの障害がなくなる。
【００３８】
本発明の趣旨および範囲から逸脱することなく、本明細書で説明したものの変形形態、改変形態その他の実施形態が当業者には想起されよう。したがって、本発明は、上記で例示した説明のみで定義されるものではない。
【図面の簡単な説明】
【００３９】
【図１】出力ダウン制御ピンを含む先行技術の電流基準回路の概略図である。
【図２】本発明の別の実施形態による基準電流生成器の概略図である。
【図３】本発明の一実施形態による出力ダウン感知回路の概略図である。
【図４】図３に示す出力ダウン感知回路の動作の真理値表である。
【図５】本発明の別の実施形態による、図３に示す出力ダウン感知回路と電気的に接続された制御型電流ミラー・デバイスの概略図である。
【図６】本発明の別の実施形態による電流モード・ロジック・バッファの概略図である。
【図７】本発明の別の実施形態による、電流基準生成器を含む６．４ギガヘルツ高速シリアライザ／デシリアライザのブロック図である。
【図８】本発明の一実施形態による、目標とする脆弱なデバイス用のトリクル電流を設定する方法の流れ図である。
【符号の説明】
【００４０】
１００  基準電流回路
１１０  バンド・ギャップ基準
１２０  差動増幅器
１３０  プルダウン抵抗器
１３５  ＮＭＯＳデバイス
１４０  出力ダウン制御ピン
１４５  インバータ
１５０  ＰＭＯＳデバイス
１５２  ＰＭＯＳデバイス
１５４  ＰＭＯＳデバイス
１５６  ＰＭＯＳデバイス
１５８  ＰＭＯＳデバイス
１６０  ＰＭＯＳデバイス
１６２  ＮＭＯＳデバイス
１６６  ノード
１７８  低電圧電源
１８０  プルダウン・デバイス
１８２  プルダウン・デバイス
１８４  プルダウン・デバイス
１８６  プルダウン・デバイス
２００  基準電流生成器
２０１  追加の回路
２０５  高電圧電源
２１０  出力ダウンを感知または検出する回路
２１５  制御型電流ミラー・デバイス
２２０  制御型電流ミラー・デバイス
２３０  ノード
２３５  ノード
３０５  入力インバータ
３０７  入力インバータ
３１０  プルダウンＮＭＯＳデバイス
３１５  ＮＭＯＳデバイス
３２０  ＮＭＯＳデバイス
３２５  ＰＭＯＳデバイス
３３０  ＰＭＯＳデバイス
３３５  プルアップＰＭＯＳデバイス
３４０  プルアップＰＭＯＳデバイス
３４５  出力インバータ
３５５  ノード
３６０  ノード
３６５  ノード
３７０  ノード
３７５  レベル・シフタ
４０５  ＰＭＯＳデバイス
４１０  ＰＭＯＳデバイス
５００  電流モード・ロジック
５０５  ＮＭＯＳテール・デバイス
５１０  ＮＭＯＳデバイス
５１５  入力デバイス
５２０  入力デバイス
５５５  ノード
６００  高速シリアライザ／デシリアライザ
６０５  Ｃｏｒｅ＿１
６１０  Ｃｏｒｅ＿２
６１５  Ｃｏｒｅ＿３
６２０  Ｃｏｒｅ＿４
６２５  クロック発生器
６３０  ＢＧＲおよび差動増幅器のブロック
６３５ａ  出力ダウン制御型電流ミラー部分
６３５ｂ  出力ダウン制御型電流ミラー部分
６３５ｃ  出力ダウン制御型電流ミラー部分
６３５ｄ  出力ダウン制御型電流ミラー部分
７００  細流電流を設定する方法の流れ図
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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