(57)【要約】【課題】複数の出力素子及びその断線、短絡、その他の異常の検査が容易な集積回路基板の動作チェック装置を提供する。【解決手段】動作チェック装置のテスト用共通電極３９は個々のドライバ３１のコレクタに接続する個別電極３２に接続した全てのテスト用抵抗体３８に接続される。抵抗Ｒx はテスト用抵抗体３８より充分大きい。ドライバ３１がオフではテスト用共通電極３９の電位は検査用電源Ｖ1 の電位ｖ1 となって検知器４３に入力される。タイミング発生装置４４が順次ドライバ３１に駆動信号を印加して１個毎にオンにすると、電源Ｖ1 と接地共通配線４５との間に抵抗Ｒx とテスト用抵抗体３８を介して電流が流れ、検知器４３にはテスト用共通電極３９の電位となる抵抗Ｒx とテスト用抵抗体３８の抵抗値ｒ38との電位ｖs が入力される。もし、ドライバ３１に何等かの不良があると検知器４３は電位ｖs を検出することができない。【選択図】      図２
2007078695.tif 000002
【特許請求の範囲】
【請求項１】
複数の出力素子と、複数の前記出力素子を順次動作させるタイミング発生手段と、各前記出力素子に接続された複数のテスト用抵抗と、複数の前記テスト用抵抗の出力端子との接続部の反対側を短絡するテスト用共通電極とを有し、動作チェック後に前記複数の出力素子の出力端子に前記テスト用抵抗と同様素材の発熱用抵抗体を接続する集積回路基板の動作チェック装置であって、
前記テスト用共通電極に抵抗を介して接続された電源と、
前記テスト用共通電極と前記抵抗との接続点の電位を検知する検知器と、
を有し、
前記検知器によって前記出力素子が動作したときの前記接続点の前記電位の状態を検知することにより前記出力素子及び前記出力端子の異常をチェックすることを特徴とする動作チェック装置。
【請求項２】
複数の出力素子が配列された回路基板の所定の前記出力素子毎にその配列方向に対しほぼ直角方向に位置ずれして接続部を形成された出力端子を有し、動作チェック後に前記複数の出力素子の出力端子に前記テスト用抵抗と同様素材の発熱用抵抗体を接続する複数のグループからなる前記出力素子の動作チェック装置であって、
各前記グループの前記出力素子の少なくとも一部の前記出力端子を短絡して接続する複数のテスト用共通電極と、
各前記グループ毎の複数の前記出力素子を順次動作させるタイミング発生装置と、
複数の前記テスト用共通電極に各々抵抗を介して接続された電源と、
各前記テスト用共通電極と各前記抵抗の接続点の電位を検知する検知器と、
を有し、
前記検知器によって前記出力素子が動作したときの前記接続点の前記電位の状態を検知することにより前記出力素子及び前記出力端子の異常をチェックすることを特徴とする動作チェック装置。
【請求項３】
前記異常は、短絡又は断線であることを特徴とする請求項２記載の動作チェック装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路等の複数の出力素子及びこれら出力素子の出力端子の断線や短絡等の異常を検査可能に構成された集積回路基板の動作チェック装置に関する。
【背景技術】
【０００２】
従来より、インクジェット方式のプリンタが広く用いられている。インクジェット方式の印字ヘッドには、ピエゾ抵抗素子（圧電素子）の変形によってインク滴を飛ばすピエゾ方式や、発熱素子の発熱による熱気泡の圧力でインク滴を飛ばすサーマル方式を用いたものがある。
【０００３】
サーマル式には更にインク滴の吐出方向により二通りの構成があり、一つは発熱素子の発熱面に平行する方向にインク滴を吐出する構成のサイドシュータ型と呼称されるものであり、他は発熱素子の発熱面に垂直な方向にインク滴を吐出する構成のルーフシュータ型又はトップシュータ型と呼称されるものである。このルーフシュータ型の印字ヘッドを備えたプリンタは、消費電力が極めて小さくて済み、経済的であることが知られている。
【０００４】
図１２(a),(b),(c) は、ルーフシュータ型プリンタの印字ヘッドの動作部の構成を模式的に示す図である。同図(a) に示すように、シリコンで形成されたチップ基板１上には発熱素子２が形成されており、更に隔壁３が所定の形状で積層され、これらの上一面にオリフィス板４が積層されている。オリフィス板４の上記発熱素子２に対向する位置にはインクを吐出する孔であるオリフィス５が形成されている。
【０００５】
上記の発熱素子２は不図示の電極に接続されている。また、発熱素子２が設けられているインク流路６にはインク７が常時供給されている。また、同図(a) に示す待機状態では、インク７はオリフィス５内に入り込み、オリフィス板４の上面に沿ったオリフィス５の上部開口でメニスカス７ａを形成している。
【０００６】
このオリフィス５からインク滴を吐出させるには、先ず、画像情報に応じた通電により発熱素子２を発熱させて発熱素子２とインク７との界面に多数の核気泡を発生させる。これにより、同図(b) に示すように、上記多数の核気泡が合体した膜気泡８が生成され、この膜気泡８が断熱膨脹により成長して周囲のインクを押し遣り、これにより、オリフィス５からインク７ｂが押し出され、この押し出されたインク７ｂが、同図(c) に示すように、インク滴７ｃとなってオリフィス５から不図示の紙面に向けて吐出される。
【０００７】
この後、上記の膜気泡８は収縮して消滅し、インク滴７ｃが飛び出した後の発熱素子２の配設部には、外部からインク流路６を介してインク７が補充され、オリフィス５の底部に後退していたメニスカス７ａが同図(a) に示す待機位置に復帰する。この一連の、発熱素子２の発熱、膜気泡の発生・成長、インク滴の吐出、膜気泡の縮小・消滅までの動作は、およそ６μｓという短い時間で行われ、その後のメニスカス７ａの待機位置への復帰まで含めると、およそ３００μｓの周期でインクの吐出が繰り返えされる。
【０００８】
図１３(a),(b),(c) は、上記の印字ヘッドの構成を更に詳しく示す図であり、同図(a) は印字ヘッドのインク吐出面（オリフィス板）の平面図、同図(b) はオリフィス板を除去して同図(a) の破線Ａで示す部分の内部構成の主要部を拡大して示す図、同図(c) は同図(a) のＢ−Ｂ′断面矢視拡大図である。
【０００９】
同図(a),(b),(c) に示すように、チップ基板１上には、発熱素子２が形成されており、隔壁３及び３−１によっておよそ高さ１０μｍのインク流路６及び個別の加圧室９が形成され、その上にオリフィス板４が積層されている。オリフィス板４には発熱素子２に対向する位置にインク吐出孔であるオリフィス５が穿設されている。また、チップ基板１の表面側にはインク供給溝１１が表面からおよそ２／５程度の深さに穿設され、このインク供給溝１１に連通し、チップ基板１の裏面に貫通するインク供給孔１２が穿設されている。
【００１０】
尚、同図(b) はオリフィス板４を除去して示しているが、発熱素子２との位置関係を示すため、オリフィス板４のオリフィス５を仮想的に破線で示している。また、上記の発熱素子２は不図示の電極に接続されており、発熱素子２が設けられている加圧室９には、インク供給孔１２、インク供給溝１１及びインク流路６を介して外部から図１２に示したインク７が、図１３(c) の破線矢印Ｃで示す方向に常時供給される。
【００１１】
上記の発熱素子２は、後述する駆動回路の出力端子に接続されて駆動され、駆動回路は、印字ヘッドが形成されるシリコンウェハのチップ基板１（図１３(a),(b),(c) のチップ基板１）上に、印字ヘッド製造の加工工程の前工程で、ＬＳＩ形成処理技術により作成される。
【００１２】
図１４(a) は、上記のチップ基板１における前工程の駆動回路の加工を終了した直後の構成を模式的に示す平面図であり、同図(b) は、チップ基板１に対する後工程の前段の加工により形成された印字ヘッドの内部構造を示す平面図、同図(c) は、後工程の後段の加工により完成した印字ヘッドの外観平面図である。
【００１３】
同図(a) に示すチップ基板１は、一枚のシリコンウェハ上に例えば１５ｍｍ×１８ｍｍ程度の大きで多数区画されたチップ基板のうちの一個を取り上げて示している。この前工程終了後のチップ基板１上には、チップ基板１の図の縦方向に複数の出力素子としての多数のドライバ１３が並設されている。尚、同図(a) では（同図(b),(c) も同様）ドライバ１３を代表的に５個のみ示しているが、実際には、設計上の方針にもよるが、６４個、１２８個、又は２５６個というように多数のドライバ１３が形成される。これらのドライバ１３は、例えば解像度が６００ドット／２５．４ｍｍの印字ヘッド用では、その配設ピッチは約４２．３μｍであって極めて微細な構造である。
【００１４】
更にチップ基板１上には、上記のドライバ１３の先（図の左方）にそれぞれ接続して形成された個別電極１４と、これらの個別電極１４の先にそれぞれ接続して形成された内部パッド１５と、ドライバ１３の後方（図の右方）に連続して形成されているトランスペアレントラッチ等からなる論理回路１６と、外部からの制御信号等を受け取るための端子群１７が形成されている。上記構成からなる駆動回路の左方には、後工程で形成される印字ヘッドの被駆動部となる後工程領域１８が設けられている。
【００１５】
そして、これらの上一面に保護層として厚さ０．５μｍ程度の酸化膜からなるパッシべーション膜が形成され、このパッシべーション膜には上記の内部パッド１５及び端子群１７に対応する部分にはコンタクト孔が空けられている。また、不要部分のパッシべーション膜は除去されている。この前工程では、後工程領域１８には、パッシべーション膜以外は何も形成されていない。
【００１６】
次に、同図(b) に示す後工程では、先ず、チップ基板１の上一面を覆うパッシべーション膜の上にスパッタリング等の薄膜形成処理技術により厚さ４０００Å程度のＴａ−Ｓｉ−Ｏからなる発熱抵抗体膜が形成され、更にＡｕ等の電極膜が形成される。これらがフォトリソグラフィー等の技術によりパターン化されて、発熱抵抗体膜には例えば２５μｍ×２５μｍの正方形の露出部からなる発熱部１９が形成され、この発熱部１９の両端部に夫々接続して個別配線電極２１及び共通電極２２が形成される。個別配線電極２１の他方の端部は内部パッド１５に接続される。また、共通電極２２の中央部には除去部２３が形成されている。そして、これらの発熱部１９、個別配線電極２１及び共通電極２２の上にシリコン酸化物又はポリイミドなどからなる絶縁保護膜が形成される。
【００１７】
続いて、同図(b) には図示を省略しているが、感光性ポリイミドなどの有機材料からなる隔壁部材がコーティングにより積層され、パターン化され、焼成されて、所定の形状のシール隔壁（図１３(c) の隔壁３参照）や区画隔壁（図１３(c) の隔壁３−１参照）が形成される。これにより、インク流路と加圧室が形成される。この後、ウェットエッチング又はサンドブラスト法などにより、共通電極２２中央部の除去部２３内のチップ基板１の面にインク供給溝（図１３(c) のインク供給溝１１参照）を穿設し、更にこのインク供給溝に連通し下面に開口するインク供給孔（図１３(c) のインク供給孔１２参照）を形成する。
【００１８】
そして、最後に、上記構成の上に、図１４(c) に示すように、オリフィス板２４が上記の隔壁上に接着されて積層され、発熱部１９に対向する位置に、ヘリコン波エッチング装置などにより、１５μｍφ〜３０μｍφのオリフィス２５が孔空けされて印字ヘッド２６が完成する。尚、同図(c) では、共通電極２２の端部の端子２２′と駆動回路の端子群１７を露出させてオリフィス板２４を積層しているが、オリフィス板２４を全面に積層して、オリフィス２５の孔空け加工を行なう際に端子２２′と端子群１７部分にコンタクト孔を形成したものもある。
【００１９】
ここまでが、シリコンウェハの状態で処理され、この後、ダイシングソーなどを用いてチップ基板１を区画しているスクライブラインに従ってカッティングし、チップ基板１毎に個別に分離して、これらを実装基板にダイスボンディングし、端子接続をして、実用単位の印字ヘッド２６が完成する。
【００２０】
通常、上述した前工程と後工程は、工程内容が大きく異なるため、それぞれを異なる施設あるいは別個の会社で行うほうが効率的である。例えば、ＬＳＩ形成を行う前工程までを施設ａ又は会社Ａで処理し、そのシリコンウェハを施設ｂ又は会社Ｂへ運び、そこで後工程を処理して印字ヘッド２６を完成させるようにすると作業効率が向上する。
【００２１】
【特許文献１】特開平１１−２７７７５３号
【特許文献２】特開平１１−２４５４２５号
【特許文献３】実開平０４−６３２４６号
【特許文献４】特開昭６２−２７２５５０号
【発明の開示】
【発明が解決しようとする課題】
【００２２】
ところで、上記のように印字ヘッド２６の発熱部１９を発熱駆動する駆動回路の内部に断線、短絡、その他の障害があると、発熱部１９を正常に発熱駆動することができない。多いものでは例えば３００個もある発熱部１９のうち、１個でも発熱不良があると、つまり３００個のオリフィス２５のうち、１個でもインクの吐出不良があると、正常な印字画像を形成することが出来ない。このような駆動回路の不良が、上述した後工程による印字ヘッド２６を形成した後で発見されたのでは、後工程で多くの時間を不良品の製造に費やしたことになり、極めて効率が悪い。
【００２３】
また、後工程による印字ヘッド２６を形成した後での不良の発生は、駆動回路の不良によるものか、印字ヘッドの不良によるものか、つまり不良の原因が前工程にあったのか後工程にあったのかの判断がつけ難い。このように不良の原因が不明であると改善の対策が立たず極めて不都合である。したがって、前工程の終了段階で、駆動回路のドライバ１３の動作テストを行って不良品を排除し、後工程には良品のみが供給されるようにする必要がある。
【００２４】
図１５は、図１４(a) に示した前工程を終了した時点でのドライバ１３の等価回路である。ドライバ１３を形成しているトランジスはオープンコレクタの状態で形成されている。上記トランジスタのコレクタは上述した個別電極１４を介して内部パッド１５に接続されている。エミッタは適宜の数毎にグループ化され、共通接地配線２７を介して端子群１７に接続されている。ゲートは論理回路１６に接続されている。
【００２５】
このようなドライバ１３の動作テストを行うためには、図１４(a) に示す前工程終了後のチップ基板１の駆動回路の各端子、すなわち端子群１７と各ドライバ１３の内部パッド１５に、検査装置のプローブを当てて検査する必要がある。
【００２６】
ところが、端子群１７にプローブを当てるのは端子群１７の配置ピッチが通常２００μｍ程度なので問題はないが、ドライバ１３の出力が接続されている内部パッド１５にプローブを当てるのは、印字ヘッド２６の解像度が高い程、すなわち内部パッド１５の配設ピッチが細かいほど困難になってくる。
【００２７】
例えば解像度が６００ドット／２５．４ｍｍであると内部パッド１５の配設ピッチは４２．３μｍであり極めて微細である。このような狭い間隔で３００個ものプローブを用いて検査するのは生産効率を考慮すると実質的には不可能に近い。更に、印字ヘッドを大型化して１０００個を超える数のドライバを形成した場合には、それぞれのドライバに接続している内部パッドの全てにプロービングする必要があり、このような多ピンのプロービングは不可能である。
【００２８】
本発明の課題は、上記従来の実情に鑑み、複数の出力素子及びこれら出力素子の出力端子の断線や短絡その他の異常を検査することが容易な集積回路基板の動作チェック装置を提供することである。
【課題を解決するための手段】
【００２９】
以下に、本発明に係わる集積回路基板の動作チェック装置の構成を述べる。
【００３０】
先ず、請求項１記載の発明の動作チェック装置は、複数の出力素子と、複数の上記出力素子を順次動作させるタイミング発生手段と、各上記出力素子に接続された複数のテスト用抵抗と、複数の上記テスト用抵抗の出力端子との接続部の反対側を短絡するテスト用共通電極とを有し、動作チェック後に上記複数の出力素子の出力端子に前記テスト用抵抗と同様素材の発熱用抵抗体を接続する集積回路基板の動作チェック装置であって、上記テスト用共通電極に抵抗を介して接続された電源と、上記テスト用共通電極と上記抵抗との接続点の電位を検知する検知器と、を有し、上記検知器によって上記出力素子が動作したときの上記接続点の上記電位の状態を検知することにより上記出力素子及び上記出力端子の異常をチェックするように構成される。
【００３１】
また、請求項２記載の発明の動作チェック装置は、複数の出力素子が配列された回路基板の所定の上記出力素子毎にその配列方向に対しほぼ直角方向に位置ずれして接続部を形成された出力端子を有し、動作チェック後に前記複数の出力素子の出力端子に前記テスト用抵抗と同様素材の発熱用抵抗体を接続する複数のグループからなる上記出力素子の動作チェック装置であって、各上記グループの上記出力素子の少なくとも一部の上記出力端子を短絡して接続する複数のテスト用共通電極と、各上記グループ毎の複数の上記出力素子を順次動作させるタイミング発生装置と、複数の上記テスト用共通電極に各々抵抗を介して接続された電源と、各上記テスト用共通電極と各上記抵抗の接続点の電位を検知する検知器と、を有し、上記検知器によって上記出力素子が動作したときの上記接続点の上記電位の状態を検知することにより上記出力素子及び上記出力端子の異常をチェックするように構成される。
【００３２】
上記異常は、例えば請求項３記載のように、短絡又は断線である。
【発明の効果】
【００３３】
本発明によれば、集積回路基板に駆動回路をＬＳＩ形成する前工程で、同様にＬＳＩ形成によりテスト用共通電極、テスト用抵抗体、及びタイミング発生回路からなる動作チェック装置を形成するので、プローブを用いる複雑で大仕掛けな検査用装置を用いる必要がなく、駆動回路の検査を簡単かつ迅速に行なうことができて作業能率が向上する。
【００３４】
また、前工程で駆動回路と共に作成した動作チェック装置で駆動回路の動作チェックを行なうので、被駆動部を形成する後工程に入る前に駆動回路の良否を容易に判別でき、したがって、後工程では良品の集積回路基板のみに被駆動部を形成することができて歩留りが向上して経済的である。
【００３５】
また、後工程に入る前に動作チェックを行うことができるため、前工程における不良と後工程における不良とを判別でき、これにより不良品発生に対する改善のための的確な対策を立てることが容易となる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施の形態を図面を参照しながら説明する。
図１(a) は、第１の実施の形態における前工程の駆動回路の加工を終了した直後の集積回路基板としてのチップ基板及びその動作チェック装置の構成を模式的に示す平面図であり、同図(b) は、同図(a) のＤ−Ｄ′断面矢視図、同図(c) は、同図(a),(b) の動作チェック装置のテスト用共通電極とドライバの内部パッドとの当接関係を拡大して示す平面図である。同図(a),(b) に示すチップ基板３０も、一枚のシリコンウェハ上に多数形成されているチップ基板のうちの一個を取り上げて示している。
【００３７】
同図(a),(b),(c) に示すように、チップ基板３０には、複数の出力素子としての多数の（図では代表的に５個のみ示している）ドライバ３１が、図の縦方向に並設され、そのドライバ３１の先（図の左方）に接続する接続端子としての個別電極３２が形成され、ドライバ３１の後方（図の右方）に連続して形成されている論理回路３３の更に後方に接続する端子群３４が形成されている。
【００３８】
端子群３４の配設面を除く全面にパッシべーション膜３５（同図(a) 及び(c)では図示を省略）が形成されており、上記個別電極３２の先端には後工程で形成される被駆動部との接続端子となる内部パッド３６が形成されている。また、個別電極３２の略中央にも内部パッド同様の動作チェック装置の接続部としての開口部３７が形成されており、この開口部３７を介して個別電極３２に一端を接続されたテスト用抵抗体３８が他端をパッシべーション膜３５上に引き出されている。
【００３９】
このテスト用抵抗体３８の上記パッシべーション膜３５上に引き出されている他端部に、テスト用共通電極３９が接続されている。チップ基板３０の左端部には、パッシべーション膜３５のみが形成されている後工程領域４１が設けられている。
【００４０】
図２は、上記のように前工程を終了したチップ基板３０の駆動回路と動作チェック装置の等価回路図である。同図には図１(a),(b),(c) の構成と等価な回路部分には図１(a),(b),(c) と同一の番号を付与して示している。
【００４１】
図２に示すように、動作チェック装置のテスト用共通電極３９は、個々のドライバ３１のコレクタに接続する個別電極３２から引き出された全てのテスト用抵抗体３８に接続されている。すなわち、テスト用共通電極３９は、テスト用抵抗体３８を介して全ての個別電極３２に接続された状態になっている。
【００４２】
このようにテスト用共通電極３９をテスト用抵抗体３８を介して全ての個別電極３２に接続する、つまり短絡するのであるが、これはＬＳＩの内部で行われるのでドライバ３１の配設ピッチが如何に高密度であっても、このテスト用共通電極３９の接続には何等支障が無い。すなわち、このテスト用共通電極３９の接続の態様には、ドライバ３１の配設ピッチの影響を受けることがない。
【００４３】
同図に示す回路に形成される動作チェック装置は、上述したテスト用共通電極３９と、このテスト用共通電極３９に抵抗Ｒx を介して接続された検査用電源Ｖ1 と、抵抗Ｒx の接続点４２に一方の端子を接続された検知器４３と、この検知器４３の他方の端子に接続されたタイミング発生装置４４とで構成されている。上記の抵抗Ｒx の抵抗値は、テスト用抵抗体３８の抵抗値より充分大きく設定されている。
【００４４】
そして、ドライバ３１のエミッタは接地共通配線４５に接続され、ゲートはタイミング発生装置４４に接続されている。このタイミング発生装置４４は、チップ基板３０に内蔵されており、図１(a),(b) に示す論理回路３３の形成と同時にこの論理回路３３と同様にＬＳＩ形成処理技術によって形成され、端子群３４のなかの対応する端子を介して外部の検査用電源Ｖ1 及び検知器４３と接続するようになっている。このタイミング発生装置４４は、論理回路３３を介して、通常の制御装置が行うようにドライバ３１を個々に駆動する。
【００４５】
図２に示すように、縦一列に並んだ多数（図では代表的に５個）のドライバ３１の出力は、上述したように内部パッド３６を形成している個別電極３２、テスト用抵抗３８を介してテスト用共通電極３９に接続されている。ドライバ３１はオープンコレクタとなっているのでタイミング発生装置４４からの駆動信号が印加されない状態では、テスト用共通電極３９の電位は検査用電源Ｖ1 の電位ｖ1となり、検知器４３には電位ｖ1 が入力される。
【００４６】
一方、ドライバ３１に駆動信号を印加してオンにすると、検査用電源Ｖ1 と接地共通配線４５との間に抵抗Ｒx とテスト用抵抗体３８を介して電流が流れ、検知器４３にはテスト用共通電極３９の電位となる抵抗Ｒx とテスト用抵抗体３８との分圧電位ｖs ＝｛ｒ38／（ｒ38＋ｒx ）｝×ｖ1 が入力される。（但しｒxは抵抗Ｒx の抵抗値、ｒ38はテスト用抵抗３８の抵抗値である。）もし、ドライバ３１あるいは前段の論理回路３３に不良があれば、タイミング発生装置４４がドライバ３１を１個づつ順番にオンにする信号を送っても、検知器４３には電位ｖs は入力せず電位ｖ1 が入力するので、このことを用いて動作チェック装置は駆動回路が正常に動作するか否かを検査する。
【００４７】
図３は、上述した構成の動作チェック装置による駆動回路の検査（動作チェック）を行う処理のフローチャートである。尚、この処理では、タイミング発生装置４４は、カウンタＫを用い、ｎ個（図では５個だが実際にはｎ≧５６）のドライバ３１を１番目からｎ番目まで順に動作させる（駆動信号をオンにする）。その動作させるタイミングは検知器４３にも出力される。検知器４３はタイミング発生装置４４から特定のドライバ３１を動作させたときの動作状態を読み取り、正常であればタイミング発生装置４４に次のドライバ３１を動作させる信号を送り、異常であればエラー処理を行う。また、以下の説明では、カウンタＫの値にカウンタ名と同じ「Ｋ」を用いて説明する。
【００４８】
同図に示すように、先ず、カウンタＫを「０」クリアして初期化して（ステップＳ１）、続いて、Ｋ番目のドライバ３１（最初は１番目のドライバ３１）への駆動信号をオン（Ｋ番目のドライバ３１以外の駆動信号は全てオフ）にする（ステップＳ２）。
【００４９】
検知器４３は、入力するテスト用共通電極３９の電位が上述した電位ｖs になっているか否かを判別する（ステップＳ３）。この判別で、テスト用共通電極３９の電位が電位ｖs になっていれば（Ｓ３がＹ）、いま駆動信号を印加したドライバ３１は、オンしている、すなわち正常に動作している。検知器４３は、ドライバ３１が正常に動作していることをタイミング発生装置４４に通知する。尚ステップＳ３で検知器の電位がｖs と完全に等しいことに限定せず、検知器≒ｖsとしているのは各抵抗のバラツキを考慮してほぼ等しいときには正常に動作していると判断させるためである（以降の説明においても記号≒の意味は図３におけるステップＳ３と同様である）。
【００５０】
この場合は、タイミング発生装置４４は、カウンタＫの値Ｋを参照し、「Ｋ≧ｎ」であるか否か、すなわち全てのドライバ３１の検査が終了しているか否かを判別する（ステップＳ４）。そして未だ全てのドライバ３１の検査が終了していない場合は（Ｓ４がＮ）、カウンタＫの値Ｋを「１」インクリメントして（ステップＳ５）、ステップＳ２に戻り、ステップＳ２〜ステップＳ４を繰り返す。
【００５１】
これにより、ステップＳ３で異常が生じない限り、すなわち、「テスト用共通電極３９の電位」≠電位ｖs とならない限り、ステップＳ５からステップＳ２〜Ｓ４が繰り返されて、ｎ個のドライバ３１の動作チェックが進行する。
【００５２】
そして、上記ステップＳ３で、「テスト用共通電極３９の電位」≠「電位ｖs」が検知器４３によって検出されたときは（Ｓ３がＮ）、ドライバ３１は、オンしていない、すなわち、動作が不良であるか又は個別電極３２が断線していることになる。したがって、この場合は、エラー処理を行う（ステップＳ８）。このエラー処理は、不図示のエラー処理装置にエラー信号を出力する処理である。エラー処理装置は、警告灯の点灯又は点滅、あるいは、ブザーの放音、あるいは、表示装置に不具合発生の報知表示などを行う処理装置である。
【００５３】
また、上記ステップＳ３で、常に判別がＹ（「テスト用共通電極３９の電位」＝「分圧電位ｖs 」）であれば、やがて、ステップＳ４で、カウンタＫの値が「Ｋ≧ｎ」となってｎ個の全てのドライバ３１の動作チェックが終了したことが一応判明する（Ｓ４がＹ）。
【００５４】
この場合は、先ず、オンしているドライバ３１をオフにして（ステップＳ６）、続いて、検知器４３に入力するテスト用共通電極３９の電位が検査用電源Ｖ1の電位ｖ1 になっているか否かを判別する（ステップＳ７）。この判別で、テスト用共通電極３９の電位が検査用電源Ｖ1 の電位ｖ1 になっていれば（Ｓ７がＹ）、異常がないので処理を終了する。
【００５５】
一方、「テスト用共通電極３９の電位」≠「検査用電源Ｖ1 の電位ｖ1 」であれば、駆動回路のどこかに上記のステップＳ３では検出できないような異常例えばドライバ３１の短絡等の異常であるので（Ｓ７がＮ）、この場合は、ステップＳ８のエラー処理を行って処理を終了する。
【００５６】
図４(a) は、上記の動作チェックの検査により良品であると認定されたチップ基板３０に対する後工程の前段で形成された印字ヘッドの内部構造を示す平面図、同図(b) は、後工程の後段で完成した印字ヘッドの外観平面図である。尚、同図(a) には、前工程で作成された図１(a) に示す構成部分への番号の付与は省略している。
【００５７】
この後工程における処理は、図１４(b),(c) に詳述した通りであるので、ここでは確認のため概略を説明する。すなわち、図４(a) に示すように、チップ基板３０上には、図１(a),(b) に示した後工程領域４１内に、発熱部４６と、その発熱部４６の両端部に夫々接続して個別配線電極４７及び共通電極４８が形成され、個別配線電極４７の他方の端部は内部パッド３６に接続され、また、共通電極４８の中央部には除去部４９が形成されている。そして、これらの上にシリコン酸化物又はポリイミドなどからなる絶縁保護膜が形成されている。
【００５８】
これらの上に、図示を省略しているシール隔壁と区画隔壁が形成され、共通電極２２中央部の除去部２３内のチップ基板１の面にインク供給溝が形成され、更にこのインク供給溝に連通し下面に開口するインク供給孔が穿設され、これらの最上層にオリフィス板５１が積層され、その発熱部４６に対向する位置にオリフィス５２が穿設されて、図４(b) に示すように印字ヘッド５３が完成する。
【００５９】
同図(a) に示すように、この印字ヘッド５３の内部構造には、上述したテスト用共通電極３９等の動作チェック装置が附属したままとなっている。図１及び図２に示したテスト用抵抗体３８には、上記後工程で作成される発熱部４６と同様のＴａ−Ｓｉ−Ｏ系の素材を用いている。これは比抵抗の選択性が広い材料であり、同様の素材であっても全く異なる抵抗体を形成することができる。例えばテスト用抵抗体３８に比抵抗が２０ｍΩｃｍのものを用いるとすると、図１(c) に示すテスト用抵抗体３８の膜厚を２００Å、幅ａを５μｍ、長さｂを１００μｍとして、抵抗値ｒ38は２００ＫΩとなる。
【００６０】
一方、後工程で内部パッド３６及び個別配線電極を介して接続される同様素材の発熱部４６の抵抗は２００Ω程度であり、したがって、その１０００倍の抵抗値ｒ38を持つテスト用抵抗体３８が個別電極３２を並列にテスト用共通電極３９に接続したままとなっていても、印字ヘッド５３として完成した後に、個々のドライバ３１の吐出動作に影響を与えることは無い。
【００６１】
尚、上記実施の形態では検知器４３をチップ基板３０の外付け装置として示しているが、検知器４３をチップ基板３０に内蔵するようにしてもよい。
【００６２】
図５は、そのように検知装置をチップ基板３０に内蔵した変形例を示す図である。本例では、同図に示すように、チップ基板３０に上述した前工程でテスト用共通電極３９及びテスト用抵抗体３８を形成するときに、テスト用共通電極３９と接地共通配線４５との間に、検知器としてのコンパレータ５４を形成する。コンパレータ５４のプラス入力端子にはテスト用電源ＶH1の電位ｖH1の抵抗Ｒ1 と抵抗Ｒ2 の分圧電位が常時入力している。そして、コンパレータ５４のマイナス入力端子には、ドライバ３１がオフのときはテスト用電源ＶH1の電位ｖH1が入力し、ドライバ３１がオンしたときはテスト用電源ＶH1の電位ｖH1の抵抗Ｒ0 と抵抗３８の分圧電位が入力する。
【００６３】
前述したようにテスト用抵抗体３８の抵抗値ｒ38は２００ＫΩ程度に形成されるので、この抵抗値ｒ38が３００ＫΩまでの誤差があっても検知能力が機能するようにコンパレータ５４周辺の抵抗値を決めるようにする。すなわち、テスト用抵抗体３８の抵抗値ｒ38はそれほど厳密である必要はない。例えば、抵抗Ｒ0 の抵抗値ｒ0 を３００ＫΩとすると、レファレンスとなるコンパレータ５４のプラス入力端子にはテスト用電源ＶH1の電位ｖH1の１／２の電位が発生するように抵抗Ｒ1 及び抵抗Ｒ2 ともにその抵抗値を１０ＫΩとする。
【００６４】
そのように設定すれば、１個のドライバ３１がオンして、これに対応するテスト用抵抗体３８に抵抗Ｒ0 を介してテスト用電源ＶH1の電流が流れると、コンパレータ５４の出力はハイとなり電源ＶDDとなる。また、全てのドライバ３１がオフのときは、コンパレータ５４の出力はローであり接地共通配線４５の接地電位ＧＮＤとなる。この場合も、ドライバ３１を個々に駆動して、コンパレータ５４の出力ｖが電源ＶDDの電位ｖDDであるか接地電位ＧＮＤであるかの判定をするだけ、ドライバ３１が正常に機能しているか否かを個別に判定することができる。また、この場合も後工程は図４(a),(b) に示した通りでよい。
【００６５】
尚、テスト用抵抗体３８を例えばＮｉＣｒ等で抵抗値１００Ω程度のものに形成し、前工程後の検査時にはテスト用抵抗体３８が断線しない程度の電圧をテスト用共通電極３９に印加して動作チェックの検査をし、検査終了後に、テスト用抵抗体３８が溶断する程度の電圧をテスト用共通電極３９に印加しながらドライバ３１を１個ずつ順番にオンしていって全てのテスト用抵抗体３８を溶断することにより個々のドライバ３１からテスト用共通電極３９を切り離すようにしてもよい。
【００６６】
図６は、第２の実施の形態における前工程の駆動回路の加工を終了した直後の集積回路基板としてのチップ基板及びその動作チェック装置の構成を模式的に示す平面図である。同図に示すように、このチップ基板５５には、図１(a),(b) に示したチップ基板３０と全く同様に、ドライバ３１、個別電極３２（３２−１、３２−２）、論理回路３３、端子群３４、パッシべーション膜３５、及び内部パッド３６が形成され、更に後工程領域４１が設けられている。ただし、本例ではテスト用共通電極の配設状態及びその接続部としての個別電極の開口部の配置が図１(a),(b) の場合と異なる。
【００６７】
すなわち、図６に示すように、チップ基板５５のドライバ３１の出力端子としての個別電極３２（３２−１、３２−２）は、偶数個目の個別電極３２−１の開口部３７−１と、奇数個目の個別電極３２−２の開口部３７−２とを、ドライバ３１からの延出方向に相互にずらして配置・形成している。つまり、接続部としての開口部３７（３７−１、３７−２）がチップ基板５５のドライバ３１の配列方向（図の縦方向）に対しほぼ直角方向（図の横方向）に、交互に位置ずれして配置されている。
【００６８】
このように、ドライバ３１は、その配列方向に対し直角方向に位置ずれした開口部３７−１及び３７−２が形成されて２つの組にグループ化されており、これらグループ化され、位置ずれした開口部３７−１及び３７−２を有する個別電極３２−１及び３２−２に、テスト用抵抗体３８−１及び３８−２を介して、これもドライバ３１の配列方向に対し直角方向に位置ずれし平行して配置された二本のテスト用共通電極３９−１及び３９−２がそれぞれ接続されている。
【００６９】
これらテスト用共通電極３９−１と、テスト用抵抗体３８−１及び開口部３７−１を介しての個別電極３２−１との接続部の構成は、図１(c) に示した構成と同様である。また、テスト用共通電極３９−２と、テスト用抵抗体３８−２及び開口部３７−２を介しての個別電極３２−２との接続部の構成も同様である。
【００７０】
図７は、上記のように前工程を終了したチップ基板５５の駆動回路と動作チェック装置の等価回路図である。同図には図６の構成と等価な回路部分には図６と同一の番号を付与して示している。
【００７１】
同図に示す回路に形成される動作チェック装置は、テスト用共通電極３９−１、３９−２、テスト用共通電極３９−１に抵抗ＲX0を介して接続された検査用電源Ｖ1 、テスト用共通電極３９−２に抵抗ＲXEを介して接続された検査用電源Ｖ1 、抵抗ＲX0の接続点５６に一方の入力端子を接続され抵抗ＲXEの接続点５７に他方の入力端子を接続された検知器５８、及び検知器５８の入出力信号線５９に接続されたタイミング発生装置６１から構成されている。上記の抵抗ＲX0及びＲXEの抵抗値は、テスト用抵抗体３８（３８−１、３８−２、・・・）の抵抗値よりも充分大きく設定されている。
【００７２】
同図に示すように、動作チェック装置の二本のテスト用共通電極３９−１及び３９−２の一方のテスト用共通電極３９−１は、一つ置きにグループ化されたドライバ３１のコレクタに接続する一方のグループの個別電極３２−１の接続端子（開口部３７−１）に一端が接続してパッシべーション膜３５上に引き出されたテスト用抵抗体３８−１の他端に接続されている。 また、他方のテスト用共通電極３９−２は、他方のグループのドライバ３１のコレクタに接続する個別電極３２−２の接続端子（開口部３７−２）に一端が接続してパッシべーション膜３５上に引き出されたテスト用抵抗体３８−２の他端に接続されている。
【００７３】
すなわち、各テスト用共通電極３９−１又は３９−２は、テスト用抵抗体３８−１又は３８−２を介して、各グループ内において全ての個別電極３２−１又は３２−２に接続された状態になっている。
【００７４】
この場合も、テスト用共通電極３９−１及び３９−２を、各グループ毎に全ての個別電極３２−１及び３２−２に接続するのであるから、ドライバ３１の配設ピッチが如何に高密度であっても、このテスト用共通電極３９−１及び３９−２の接続には何等支障が無い。すなわち、このテスト用共通電極３９−１及び３９−２の接続の態様にはドライバ３１の配設ピッチの影響を受けることがない。
【００７５】
そして、上記のドライバ３１のエミッタは接地共通配線４５に接続され、ゲートはタイミング発生装置６１に接続されている。このタイミング発生装置６１も、チップ基板５５に内蔵されており、この場合も図６に示す論理回路３３の形成と同時にこの論理回路３３と同様にＬＳＩ形成処理技術によって形成され、端子群１７のなかの対応する端子を介して外部の検査用電源Ｖ1 及び検知器５８と接続される。このタイミング発生装置６１は、論理回路３３を介して、上記各グループ毎にドライバ３１を個々に駆動する。
【００７６】
この場合も各グループのドライバ３１はオープンコレクタとなっているのでタイミング発生装置６１から駆動信号が印加されない状態では、テスト用共通電極３９−１及び３９−２の電位は検査用電源Ｖ1 の電位ｖ1 となり、検知器５８の２つの入力端子には、それぞれ電位ｖ1 が入力される。すなわち、検知器５８の２つの入力端子に入力される電位ｖSO及びｖSEは、それぞれｖSO＝ｖSE＝ｖ1 である。
【００７７】
一方、ドライバ３１に駆動信号を印加してオンにすると、電源Ｖ1 と接地共通配線４５との間に、抵抗ＲX0とテスト用抵抗体３８−１又は抵抗ＲXEとテスト用抵抗体３８−２を介して電流が流れ、検知器５８の一方の入力端子にはテスト用共通電極３９−１の電位となる抵抗ＲX0とテスト用抵抗体３８−１の抵抗値ｒ38-1との分圧が入力されて、ｖSO＝｛ｒ38-1／（ｒ38-1＋ｒX0）｝×ｖ1 となり、他方の入力端子にはテスト用共通電極３９−２の電位となる抵抗ＲXEとテスト用抵抗体３８−２の抵抗値ｒ38-2との分圧が入力されて、ｖSE＝｛ｒ38-2／（ｒ38-2＋ｒXE）｝×ｖ1 になる。
【００７８】
もし、ドライバ３１あるいは前段の論理回路３３に不良があれば、タイミング発生装置６１がグループ毎にドライバ３１を１個づつ順番にオンにする信号を送っても、検知器５８は電位ｖSO＝｛ｒ38-1／（ｒ38-1＋ｒX0）｝×ｖ1 又は電位ｖSE＝｛ｒ38-2／（ｒ38-2＋ｒXE）｝×ｖ1 を検出することはできない。このことを用いて動作チェック装置は駆動回路が正常に動作するか否かを検査する。
【００７９】
図８は、上述した構成の動作チェック装置による駆動回路の検査（動作チェック）を行う処理のフローチャートである。尚、この場合も、タイミング発生装置６１は、カウンタＫを用い、ｎ個（通常、ｎ≧５６）のドライバ３１を、グループ毎に、１番目からｎ番目まで順に動作させる（駆動信号をオンにする）。その動作させるタイミングは検知器５８にも出力される。検知器５８はタイミング発生装置６１から特定のドライバ３１を動作させたときの動作状態を読み取り、正常であればタイミング発生装置６１に次のドライバ３１を動作させる信号を送り、異常であればエラー処理を行う。また、以下の説明では、カウンタＫの値にカウンタ名と同じ「Ｋ」を用いている。
【００８０】
図８において、先ず、カウンタＫを「０」クリアして初期化し（ステップＳ２０１）、続いて、Ｋ番目のドライバ３１（最初は１個目のドライバ３１）のみに対して駆動信号を印加（オン）する（ステップＳ２０２）。続いて、いまオンしたＫ番目のドライバ３１（以下、着目ドライバ３１という）がテスト用共通電極３９−１又は３９−２のどちらの共通電極に接続されているかを判断する（ステップＳ２０３）。この処理は、カウンタＫの値Ｋが偶数か奇数かを判断する処理である。
【００８１】
そして、カウンタＫの値Ｋが奇数であれば、着目ドライバ３１は共通電極３９−１と接続していると判断し（Ｓ２０３がＮ）、この場合は、検知回路５８の一方の入力端子により検出されているテスト用共通電極３９−１の電圧を参照して、テスト用共通電極３９−１の電位が図７に示した電位ｖSO＝｛ｒ38-1／（ｒ38-1＋ｒX0）｝×ｖ1 であるか否か、つまり着目ドライバ３１が正常にオンしているか否かを判別する（ステップＳ２０４）。
【００８２】
ここで着目ドライバ３１が正常にオンしていれば（Ｓ２０４がＹ）、更に検知回路５８の他方の入力端子により検出されているテスト用共通電極３９−２の電位が検査用電源Ｖ1 の電位ｖ1 であるか否かを判別する（ステップＳ２０５）。この処理は、着目ドライバ３１の個別電極３２−１と、これに隣接するドライバ３１の個別電極３２−２との間に短絡があるか否かを調べる処理である。
【００８３】
ここで、テスト用共通電極３９−２の電位ｖSEが検査用電源Ｖ1 の電位ｖ1 であれば正常であり（Ｓ２０５がＹ）、この場合は、続いてカウンタＫの値が「Ｋ≧ｎ」（全てのドライバ３１の検査が終了）か否かを判別し（ステップＳ２０６）、「Ｋ＜ｎ」なら未だ全てのドライバ３１の検査が終了していないので（Ｓ２０６がＮ）、カウンタＫを「１」インクリメントして（ステップＳ２０７）、ステップＳ２０２に戻り、ステップＳ２０２〜ステップＳ２０６を繰り返す。
【００８４】
上記のステップＳ２０５で、テスト用共通電極３９−２の電位ｖSEが検査用電源Ｖ1 の電位ｖ1 でないときは（Ｓ２０５がＮ）、これは隣接同士のドライバ３１で個別電極３２−１と３２−２が短絡していることを示している。したがって、この場合は、エラー処理を行う（ステップＳ２０８）。
【００８５】
また、上記ステップＳ２０４で、テスト用共通電極３９−１の電位ｖSOがｖSO≒｛ｒ38-1／（ｒ38-1＋ｒX0）｝×ｖ1 でないと（Ｓ２０４がＮ）、これは着目ドライバ３１がオンしていない、すなわち着目ドライバ３１が動作不良を起しているか又は個別電極３２−１が断線していることを示している。したがって、この場合も、ステップＳ２０８に移行してエラー処理を行う。
【００８６】
一方、上記ステップＳ２０３の判別で、カウンタＫの値Ｋが偶数であれば、着目ドライバ３１はテスト用共通電極３９−２と接続している（Ｓ２０３がＹ）。この場合は、検知回路５８の他方の入力端子により検出されているテスト用共通電極３９−２の電位ｖSEを調べ、テスト用共通電極３９−２の電位ｖSEがｖSE≒｛ｒ38-2／（ｒ38-2＋ｒXE）｝×ｖ1 であるか否かを判別する（ステップＳ２０９）。
【００８７】
そして、分圧電位であれば、着目ドライバ３１は正常にオンしている（Ｓ２０９がＹ）。この場合は、更にテスト用共通電極３９−１の電位ｖSOが検査用電源Ｖ1 の電位ｖ１であるか否かを判別し（ステップＳ２１０）、テスト用共通電極３９−１の電位が検査用電源Ｖ1 の電位ｖ1 であれば正常であるので（Ｓ２１０がＹ）、上記のステップＳ２０６の処理に移行する。
【００８８】
もし、上記のステップＳ２１０で、テスト用共通電極３９−１の電位ｖSOが検査用電源Ｖ1 の電位ｖ1 でないときは、隣接同士のドライバ３１で個別電極３２−２と３２−１が短絡しているので（Ｓ２１０がＮ）、上記のステップＳ２０８のエラー処理に移行する。
【００８９】
また、ステップＳ２０９でテスト用共通電極３９−２の電位ｖSEが上記の分圧電位でないときは（Ｓ２０９がＮ）、着目ドライバ３１が動作不良を起しているか又はテスト用共通電極３９−２が断線しているので、この場合も、ステップＳ２０８のエラー処理に移行する。
【００９０】
このように、駆動回路のドライバの動作不良、断線、短絡等の不具合を、内部パッド毎にプローブを立てることなく、図１に示したように１個のテスト用共通電極３９を全部の内部パッドに一括して接触させるか、又は図６に示したように複数個（同図の場合は２個）のテスト用共通電極３９−１、３９−２を、グループ分けした内部パッドに夫々一括して接触させて、駆動回路の検査を行うことができる。
【００９１】
尚、図１ではｎ本全ての個別電極を一つのテスト用共通電極３９で接続したが、テスト共通電極が容易に当接できる数の個別電極毎に分けて複数のテスト用共通電極を当接させ、各テスト用共通電極を並行して同時に検査しても良い。例えば５０本の個別電極を同時に短絡すると、ドライバの配設ピッチが４２．３μｍである場合は１本のテスト用共通電極の長さは４２．３μｍ×５０≒２．１ｍｍとなり、このようなピッチであれば容易にテスト用共通電極の当接が可能である。図６の構成にも同様な考え方が適用できる。
【００９２】
また、図６においては奇数番目の個別電極３２−２同士と偶数番目の個別電極３２−１同士をテスト用共通電極３９−１、３９−２でそれぞれ短絡したが、これは例えば個別電極３個毎、４個毎のように、更に多くのグループに分けても良い。
【００９３】
更に、上述した実施の形態では、いずれもドライバ列が１列で構成されている例をとって説明したが、ドライバ列が複数列であっても同様に検査できる。すなわち、ドライバ列がＮ列であるときは、第１実施形態ではＮ列のドライバ列に対応するＮ本のテスト用共通電極を用い、第２実施形態ではＮ×２本のテスト用共通電極を用いれば良い。
【００９４】
図９は、第３の実施の形態におけるチップ基板上に形成された駆動回路と動作チェック装置の等価回路図である。本例はテスト用共通電極を１本のみ配設して、個々のドライバの状態を、正常、断線、短絡に分けて判別する例を示している。尚、この前工程が終了した直後のチップ基板の外観は、図１(a) に示した平面図と同様である。
【００９５】
図９に示す回路構成は、図５に示した回路構成に夫々１個のコンパレータと抵抗を増設した構成となっている。図９に示すコンパレータ６２は、図５のコンパレータ５４と同一の機能を有している。図９で追加されているコンパレータ６３は、一方の入力端子にはコンパレータ６２と同様にテスト用共通電極３９の電位ｖT が入力し、他方の入力端子には、図５の抵抗Ｒ2 を二分割した形で配置された抵抗Ｒ02と抵抗Ｒ03の接続点の電圧ｖ３が入力する。
【００９６】
上記の各抵抗の抵抗値については、テスト用抵抗体３８の抵抗値ｒ38は２００ｋΩ、抵抗Ｒ0 の抵抗値ｒ0 は２２０ｋΩ、抵抗Ｒ01の抵抗値ｒ01は１０ｋΩ、抵抗Ｒ02の抵抗値ｒ02は３ｋΩ、抵抗Ｒ03の抵抗値ｒ03は７ｋΩに設定されている。したがって、
ｖ2 ＝ｖH1×｛（ｒ02＋ｒ03）／（ｒ01＋ｒ02＋ｒ03）｝＝ｖH1×０．５
ｖ3 ＝ｖH1×ｒ03／（ｒ01＋ｒ02＋ｒ03）＝ｖH1×０．３５
である。これに対してテスト用共通電極３９の電位ｖT は、駆動されたときのドライバ３１の状態によって変化する。この動作チェック装置では、上記の電位ｖ2 、ｖ3 、及びｖT の関係を調べることにより、ドライバ３１の良否を判断する。尚、良品と判断されたチップ基板に対する後工程は、第１及び第２の実施の形態の場合と同様である。
【００９７】
図１０は、上記第３の実施の形態における動作チェック装置による駆動回路の検査（動作チェック）を行う処理のフローチャートである。尚、この場合も、不図示のタイミング発生装置は、カウンタＫを用い、ｎ個のドライバ３１を１番目からｎ番目まで順に動作させる（駆動信号をオンにする）。その動作させるタイミングは不図示の制御部に出力される。制御部はタイミング発生装置により特定のドライバ３１を動作させたときの動作チェック装置のコンパレータ出力ｖを調べ、コンパレータ出力ｖが示す電圧ｖ2 、ｖ3 及びｖT の関係に基づいてドライバ３１の良否を判断し、正常であればタイミング発生装置に次のドライバ３１を動作させる信号を送り、異常であればエラー処理を行う。また、以下の説明では、カウンタＫの値にカウンタ名と同じ「Ｋ」を用いる。
【００９８】
図１０において、先ず、カウンタＫを「０」クリアして初期化し（ステップＳ３０１）、続いて、Ｋ番目のドライバ３１（最初は１個目のドライバ３１）のみに対して駆動信号を印加（オン）する（ステップＳ３０２）。続いて、電位ｖ2、ｖ3 及びｖT の関係がｖ2 ＞ｖT ＞ｖ3 となっているか否かを判別する（ステップＳ３０３）。この処理は、いまオンしたドライバ３１（以下、着目ドライバ３１という）が正常に動作しているか否かを判別する処理である。
【００９９】
すなわち、ここに示す図９の駆動回路は他の実施の形態の場合と同様の構成でありドライバ３１の出力側はオープンコレクタとなっている。したがって、このドライバ３１が１個正しくオンすると、電位ｖT はテスト用抵抗体３８と抵抗Ｒ0 の分圧になる。すなわち、
ｖT ＝ｖH1×ｒ38／（ｒ0 ＋ｒ38）＝ｖH1×０．４８
となる。そして、上述したように、ｖ2 ＝ｖH1×０．５、ｖ3 ＝ｖH1×０．３５であるから、ｖ2 ＞ｖT ＞ｖ3 が成立する。
【０１００】
つまり、ｖ2 ＞ｖT ＞ｖ3 となっているときは（Ｓ３０３がＹ）、着目ドライバ３１が正常であると判断し、この場合は、続いてカウンタＫの値が「Ｋ≧ｎ」（全てのドライバ３１の検査が終了）か否かを判別し（ステップＳ３０４）、「Ｋ＜ｎ」なら未だ全てのドライバ３１の検査が終了していないので（Ｓ３０４がＮ）、カウンタＫを「１」インクリメントして（ステップＳ３０５）、ステップＳ３０２に戻り、ステップＳ３０２〜ステップＳ３０３を繰り返す。
【０１０１】
一方、上記ステップＳ３０３の判別で、ｖ2 ＞ｖT ＞ｖ3 でないときは（Ｓ３０３がＮ）、次に、ｖT ＞ｖ2 ＞ｖ3 であるか否かを判別する（ステップＳ３０５）。この処理は、着目ドライバ３１が不良又は断線しているか否かを判別する処理である。すなわち、着目ドライバ３１が不良又は断線などでオンできないと、図９に示すようにテスト用共通電極３９の電位ｖT はテスト用電源電圧ＶH1の電位ｖＨ１と等しくなるから、ｖT ＞ｖ2 ＞ｖ3 の関係になる。すなわち、このようにｖT ＞ｖ2 ＞ｖ3 であるときは（Ｓ３０５がＹ）、着目ドライバ３１が不良又は断線していると判断して、ドライバ動作不良の処理を行なってから（ステップＳ３０６）、動作チェック処理を直ちに終了する。
【０１０２】
他方、上記ステップＳ３０５の判別で、ｖT ＞ｖ2 ＞ｖ3 でないとき、つまりｖ2 ＞ｖT ＞ｖ3 でもなく、ｖT ＞ｖ2 ＞ｖ3 でもない、即ちｖ2 ＞ｖ3 ＞ｖTであるときは、着目ドライバ３１のコレクタが、隣接ドライバ３１のコレクタと短絡しており、隣接ドライバ３１のコレクタに接続されているテスト用抵抗体３８にも電流が流れている。このため電位ｖT は、
ｖT ＝ｖH1×（ｒ38//ｒ38）／（ｒ0 ＋（ｒ38//ｒ38））＝ｖH1×０．３１
となっている。すなわち、ｖ2 ＞ｖ3 ＞ｖT の関係になっている。したがって、この場合は、着目ドライバ３１が短絡していると判断して、隣接ドライバ短絡処理を行なって（ステップＳ３０７）、動作チェック処理を直ちに終了する。
【０１０３】
尚、上記の電位ｖT の値を示す式では、２個のドライバ３１のコレクタが短絡している場合を示したが、隣接して短絡しているドライバ３１の数が増えると、その増加数に応じて電位ｖT の電位は下がっていくので、ｖ2 ＞ｖ3 ＞ｖT の関係は変わらない。つまり、複数にわたる隣接短絡の不良も検出できる。
【０１０４】
また、上記ステップＳ３０４の判別からステップＳ３０５、Ｓ３０２、Ｓ３０３、Ｓ３０４が繰り返され、やがて、ステップＳ３０４で、カウンタＫの値が「Ｋ≧ｎ」となってｎ個の全てのドライバ３１の動作チェックが終了したことが一応判明したきは（Ｓ３０４がＹ）、続いて、いまオンしているドライバ３１をオフ、つまり全てのドライバ３１をオフにし（ステップＳ３０８）、次に、ｖ2 ＞ｖT ＞ｖ3 になっているか否かを判別する（ステップＳ３０９）。
【０１０５】
この判別で、ｖ2 ＞ｖT ＞ｖ3 であれば、つまり、全てのドライバ３１をオフしたにも拘らず、テスト用共通電極３９の電位ｖT がテスト用抵抗体３８と抵抗Ｒ0 の分圧になっている。すなわち、いずれかのドライバ３１が導通している、つまり、短絡している。したがって、この場合は、ドライバ短絡処理を行なった後（ステップＳＳ７がＹ）、直ちに動作チェック処理を終了する。
【０１０６】
また、上記ステップＳ３０９の判別で、ｖ2 ＞ｖT ＞ｖ3 でないときは（Ｓ３０９がＮ）、次に、ｖ2 ＞ｖ3 ＞ｖT であるか否かを判別する（ステップＳ３１１）。この判別でｖ2 ＞ｖ3 ＞ｖT であるときは、上述したステップＳ３０７における１個のドライバ３１をオンして隣接ドライバが短絡しているときの状態と同様である。即ち、全てのドライバ３１の駆動信号をオフにしているのであるから、ｖ2 ＞ｖ3 ＞ｖT であるということは、いずれかのドライバが短絡しており且つこれに隣接ドライバが短絡していることになる。この場合は、ドライバ短絡・隣接ドライバ短絡の処理を行なって（ステップＳ３１２）、直ちに動作チェック処理を終了する。
【０１０７】
また、上記ステップＳ３０９でｖ2 ＞ｖT ＞ｖ3 でなく、ステップＳ３１１でｖ2 ＞ｖ3 ＞ｖT でもないときは、正常であるので、不良処理は何も行なわず直ちに動作チェック処理を終了する。
【０１０８】
尚、上述した実施の形態においては、いずれもオープンコレクタの電極配線とテスト用共通電極との間にテスト用抵抗体を接続しているが、テスト用抵抗体の代わりに他の負荷を接続するようにしてもよい。
【０１０９】
図１１(a),(b) は、テスト用抵抗体の代わりに他の負荷を接続した例を二例示しており、同図(a) はテスト用抵抗体に代わる負荷として、ディプレッションタイプのＮＭＯＳ６４を形成し、発熱部を駆動するドライバをＮＭＯＳドライバ６５で形成した例を示している。尚、その他の構成の内部パッド３６、開口部３７、テスト用共通電極３９、接地共通配線４５並びに検査方法及び後工程は、上述した各実施の形態における構成並びに検査方法及び後工程と同様である。また、上記のディプレッションタイプのＮＭＯＳ６４を、同図(b) に示すように、エンハンスメントタイプのＮＭＯＳ６６で形成してもよい。
【図面の簡単な説明】
【０１１０】
【図１】(a) は第１の実施の形態における前工程を終了したチップ基板とその動作チェック装置の構成を模式的に示す平面図、(b) は(a) のＤ−Ｄ′断面矢視図、(c)は動作チェック装置の各部の接続関係を拡大して示す平面図である。
【図２】第１の実施の形態における前工程を終了したチップ基板の駆動回路と動作チェック装置の等価回路図である。
【図３】第１の実施の形態における動作チェック装置による駆動回路の検査（動作チェック）を行う処理のフローチャートである。
【図４】(a) は動作チェックの検査により良品と認定されたチップ基板に対する後工程で形成される印字ヘッドの内部構造を示す平面図、同図(b) はその完成外観平面図である。
【図５】第１の実施の形態において検知装置をチップ基板に内蔵した変形例を示す図である。
【図６】第２の実施の形態における前工程の駆動回路の加工を終了した直後の集積回路基板としてのチップ基板及びその動作チェック装置の構成を模式的に示す平面図である。
【図７】第２の実施の形態における前工程を終了したチップ基板の駆動回路と動作チェック装置の等価回路図である。
【図８】第２の実施の形態における動作チェック装置による駆動回路の検査（動作チェック）を行う処理のフローチャートである。
【図９】第３の実施の形態におけるチップ基板上に形成された駆動回路と動作チェック装置の等価回路図である。
【図１０】第３の実施の形態における動作チェック装置による駆動回路の検査（動作チェック）を行う処理のフローチャートである。
【図１１】(a),(b) はテスト用抵抗体の代わりに他の負荷を接続した例を２例示す図である。
【図１２】(a),(b),(c) はルーフシュータ型プリンタの印字ヘッドの動作部の構成を模式的に示す図である。
【図１３】(a),(b),(c) は図１２の印字ヘッドの構成を更に詳しく示す図である。
【図１４】(a) は従来の印字ヘッドのチップ基板における前工程で形成される駆動回路の構成を模式的に示す平面図、(b) は後工程で形成される印字ヘッドの内部構造を示す平面図、(c) はその完成外観平面図である。
【図１５】従来の印字ヘッドの前工程を終了したチップ基板のドライバの等価回路図である。
【符号の説明】
【０１１１】
１    チップ基板
２    発熱素子
３、３−１    隔壁
４    オリフィス板
５    オリフィス
６    インク流路
７、７ｂ    インク
７ａ    メニスカス
７ｃ    インク滴
８    膜気泡
９    加圧室
１１    インク供給溝
１２    インク供給孔
１３    ドライバ
１４    個別電極
１５    内部パッド
１６    論理回路
１７    端子群
１８    後工程領域
１９    発熱部
２１    個別配線電極
２２    共通電極
２２′    端子
２３    除去部
２４    オリフィス板
２５    オリフィス
２６    印字ヘッド
２７    共通接地配線
３０    チップ基板
３１    ドライバ
３２、３２−１、３２−２    個別電極
３３    論理回路
３４    端子群
３５    パッシべーション膜
３６    内部パッド
３７、３７−１、３７−２    開口部
３８、３８−１、３８−２    テスト用抵抗体
３９、３９−１、３９−２    テスト用共通電極
Ｒx    抵抗
Ｖ1    検査用電源
４１    後工程領域
４２    接続点
４３    検知器
４４    タイミング発生装置
４５    接地共通配線
４６    発熱部
４７    個別配線電極
４８    共通電極
４９    除去部
５１    オリフィス板
５２    オリフィス
５３    印字ヘッド
５４    コンパレータ
ｖ    コンパレータ出力
ＶH1    テスト用電源
Ｒ0 、Ｒ1 、Ｒ2 、ＲX0、ＲXE、Ｒ01、Ｒ02、Ｒ03、Ｒ38、Ｒ38-1、Ｒ38-2、Ｒx    抵抗
ＧＮＤ    接地電位
ＶDD    電源
５５    チップ基板
５６、５７    接続点
５８    検知器
５９    入出力信号線
６１    タイミング発生装置
６２、６３    コンパレータ
ｖ1 、ｖ2 、ｖ3 、ｖSE、ｖSO、ｖT    電位
６４、６６    ＮＭＯＳ
６５    ＮＭＯＳドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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