(57)【要約】【課題】  データ−アドレス変換を高速に、かつ、回路規模も少なくリアルタイムに処理することが可能となる表示装置を提供する。【解決手段】  マトリクス状に配置される（ｍ×ｎ）個の画素と、ｎ個の映像線と、映像信号が供給されるビデオ信号線と、前記各映像線と前記ビデオ信号線とを接続するｎ個のスイッチング素子と、ヘッダメモリとチェーンメモリとを有する並べ替え回路と、前記並べ替え回路より出力されるアドレスに基づき、前記スイッチング素子を選択・駆動する第１のアドレス回路とを有する表示装置であって、前記並べ替え回路のヘッダメモリは、時系列順に入力される１水平期間内の表示データのデータ値をアドレスとして、時系列順に入力される１水平期間内の表示データのアドレスをデータとして格納し、チェーンメモリは、前記１水平期間内の表示データの中で同一のデータ値を持つ他の表示データのアドレスを格納する。【選択図】        図２
2007139996.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置される（ｍ×ｎ）個の画素と、
ｎ個の映像線と、
映像信号が供給されるビデオ信号線と、
前記各映像線と前記ビデオ信号線とを接続するｎ個のスイッチング素子と、
ヘッダメモリとチェーンメモリとを有する並べ替え回路と、
前記並べ替え回路より出力されるアドレスに基づき前記スイッチング素子を選択・駆動する第１のアドレス回路とを有する表示装置であって、
前記並べ替え回路のヘッダメモリは、時系列順に入力される１水平期間内の表示データのデータ値をアドレスとして、時系列順に入力される１水平期間内の表示データのアドレスをデータとして格納し、
チェーンメモリは、前記１水平期間内の表示データの中で同一のデータ値を持つ他の表示データのアドレスを格納することを特徴とする表示装置。
【請求項２】
前記並べ替え回路は、前記時系列順に入力される１水平期間内の表示データに、１からｎ番目までのアドレスを付加するアドレス付加回路を有し、
前記ヘッダメモリは、アドレス入力として、前記アドレス付加回路から出力される表示データのデータ値が入力され、データ入力として、前記アドレス付加回路から出力される表示データのアドレスが入力され、
前記チェーンメモリは、アドレス入力として、前記アドレス付加回路から出力される前記１水平期間内の表示データのアドレスが入力され、データ入力として、前記ヘッダメモリから出力されるアドレスが入力されることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記１水平期間内の表示データの中に同一のデータ値が複数ある場合に、前記ヘッダメモリには、前記同一のデータ値のアドレスに、前記同一のデータ値を持つ表示データのアドレスの中の先頭のアドレスが格納され、
前記チェーンメモリには、前記先頭のアドレスから始まり、前記同一のデータ値を持つ一つの表示データのアドレスに、前記同一のデータ値を持つ次の表示データのアドレスが格納されていることを特徴とする請求項２に記載の表示装置。
【請求項４】
マトリクス状に配置され、アクティブ素子とスイッチング素子とを有する（ｍ×ｎ）個の画素と、
ｎ個の映像線と、
前記各画素のアクティブ素子を駆動するｍ個の走査線と、
前記各映像線に映像信号を供給するビデオ信号線と、
ヘッダメモリとチェーンメモリとを有する並べ替え回路と、
前記並べ替え回路より出力されるアドレスにより前記各画素のスイッチング素子を選択・駆動する第１のアドレス回路と、
前記並べ替え回路より出力されるアドレスにより前記各画素のアクティブ素子を駆動する走査線を選択する第２のアドレス回路とを有する表示装置であって、
前記各画素には、前記各画素のスイッチング素子とアクティブ素子とを介して映像信号が供給され、
前記並べ替え回路のヘッダメモリは、時系列順に入力される１垂直期間内の表示データのデータ値をアドレスとして、時系列順に入力される１垂直期間内の表示データのアドレスをデータとして格納し、
チェーンメモリは、前記１垂直期間内の表示データの中で同一のデータ値を持つ他の表示データのアドレスを格納することを特徴とする表示装置。
【請求項５】
前記並べ替え回路は、前記時系列順に入力される１垂直期間内の表示データに、１から（ｍ×ｎ）番目までのアドレスを付加するアドレス付加回路を有し、
前記ヘッダメモリは、アドレス入力として、前記アドレス付加回路から出力される表示データが入力され、データ入力として、前記アドレス付加回路から出力される表示データのアドレスが入力され、
前記チェーンメモリは、アドレス入力として、前記アドレス付加回路から出力される前記１垂直期間内の表示データのアドレスが入力され、データ入力として、前記ヘッダメモリから出力されるデータ値が入力されることを特徴とする請求項４に記載の表示装置。
【請求項６】
前記１垂直期間内の表示データの中に同一のデータ値が複数ある場合に、前記ヘッダメモリには、前記同一のデータ値となるアドレスに、前記同一のデータ値を持つ表示データのアドレスの中の先頭のアドレスが格納され、
前記チェーンメモリには、前記先頭のアドレスから始まり、前記同一のデータ値を持つ一つの表示データのアドレスに、前記同一のデータ値を持つ次の表示データのアドレスが格納されていることを特徴とする請求項５に記載の表示装置。
【請求項７】
前記各画素は、アクティブ素子を有し、
前記アクティブ素子は、半導体層がポリシリコンで構成される薄膜トランジスタであることを特徴とする請求項１ないし請求項６のいずれか１項に記載の表示装置。
【請求項８】
前記スイッチング素子、および各アドレス回路は、半導体層がポリシリコンで構成される薄膜トランジスタで構成されることを特徴とする請求項１ないし請求項７のいずれか１項に記載の表示装置。
【請求項９】
マトリクス状に配置される（ｍ×ｎ）個の画素と、
ｎ個の映像線と、
映像信号が供給されるビデオ信号線と、
前記各映像線と前記ビデオ信号線とを接続するｎ個のスイッチング素子と、
ヘッダメモリとチェーンメモリとを有する並べ替え回路と、
前記並べ替え回路より出力されるアドレスに基づき前記スイッチング素子を選択・駆動する第１のアドレス回路とを有する表示装置の駆動方法であって、
前記並べ替え回路のヘッダメモリに、時系列順に入力される１水平期間内の表示データのデータ値をアドレスとして、時系列順に入力される１水平期間内の表示データのアドレスをデータ値として格納し、
前記チェーンメモリに、前記１水平期間内の表示データの中で同一のデータ値を持つ他の表示データのアドレスを格納し、
前記１水平期間内の表示データのデータ値順に前記ヘッダメモリおよび前記チェーンメモリを読み出すことにより、前記並べ替え回路から前記表示データのデータ値順のアドレスを出力することを特徴とする駆動方法。
【請求項１０】
前記並べ替え回路は、前記時系列順に入力される１水平期間内の表示データに、１からｎ番目までのアドレスを付加するアドレス付加回路を有し、
前記ヘッダメモリは、アドレス入力として、前記アドレス付加回路から出力される表示データのデータ値が入力され、データ入力として、前記アドレス付加回路から出力される表示データのアドレスが入力され、
前記チェーンメモリは、アドレス入力として、前記アドレス付加回路から出力される前記１水平期間内の表示データのアドレスが入力され、データ入力として、前記ヘッダメモリから出力されるアドレスが入力されることを特徴とする請求項９に記載の駆動方法。
【請求項１１】
前記１水平期間内の表示データの中に同一のデータ値が複数ある場合に、前記ヘッダメモリには、前記同一のデータ値となるアドレスに、前記同一のデータ値を持つ表示データのアドレスの中の先頭のアドレスが格納され、
前記チェーンメモリには、前記先頭のアドレスから始まり、前記同一のデータ値を持つ一つの表示データのアドレスに、前記同一のデータ値を持つ次の表示データのアドレスが格納されており、
前記並べ替え回路から前記表示データのデータ値順のアドレスを出力する際に、前記ヘッダメモリから前記表示データのデータ値順にアドレスを読み出すとともに、前記ヘッダメモリから読み出したアドレスに対応するデータを、前記チェーンメモリから読み出した後に、読み出したデータが「０」になるまで、読み出したデータをアドレスとして当該読み出したアドレスに対応するデータを読み出し、前記並べ替え回路から出力することを特徴とする請求項１０に記載の駆動方法。
【請求項１２】
マトリクス状に配置され、アクティブ素子とスイッチング素子とを有する（ｍ×ｎ）個の画素と、
ｎ個の映像線と、
前記各画素のアクティブ素子を駆動するｍ個の走査線と、
前記各映像線に映像信号を供給するビデオ信号線と、
ヘッダメモリとチェーンメモリとを有する並べ替え回路と、
前記並べ替え回路より出力されるアドレスにより前記各画素のスイッチング素子を選択・駆動する第１のアドレス回路と、
前記並べ替え回路より出力されるアドレスにより前記各画素のアクティブ素子を駆動する走査線を選択する第２のアドレス回路とを有する表示装置の駆動方法であって、
前記各画素には、前記各画素のスイッチング素子とアクティブ素子とを介して映像信号が供給され、
前記並べ替え回路のヘッダメモリに、時系列順に入力される１垂直期間内の表示データのデータ値をアドレスとして、時系列順に入力される１垂直期間内の表示データのアドレスをデータとして格納し、
前記チェーンメモリに、前記１垂直期間内の表示データの中で同一のデータ値を持つ他の表示データのアドレスを格納し、
前記１垂直期間内の表示データのデータ値順に前記ヘッダメモリおよび前記チェーンメモリを読み出すことにより、前記並べ替え回路から前記表示データのデータ値順のアドレスを出力することを特徴とする駆動方法。
【請求項１３】
前記並べ替え回路は、前記時系列順に入力される１垂直期間内の表示データに、１から（ｍ×ｎ）番目までのアドレスを付加するアドレス付加回路を有し、
前記ヘッダメモリは、アドレス入力として、前記アドレス付加回路から出力される表示データが入力され、データ入力として、前記アドレス付加回路から出力される表示データのアドレスが入力され、
前記チェーンメモリは、アドレス入力として、前記アドレス付加回路から出力される前記１垂直期間内の表示データのアドレスが入力され、データ入力として、前記ヘッダメモリから出力されるデータ値が入力されることを特徴とする請求項１２に記載の駆動方法。
【請求項１４】
前記１垂直期間内の表示データの中に同一のデータ値が複数ある場合に、前記ヘッダメモリには、前記同一のデータ値となるアドレスに、前記同一のデータ値を持つ表示データのアドレスの中の先頭のアドレスが格納され、
前記チェーンメモリには、前記先頭のアドレスから始まり、前記同一のデータ値を持つ一つの表示データのアドレスに、前記同一のデータ値を持つ次の表示データのアドレスが格納されており、
前記並べ替え回路から前記表示データのデータ値順のアドレスを出力する際に、前記ヘッダメモリから前記表示データのデータ値順にアドレスを読み出すとともに、前記ヘッダメモリから読み出したアドレスに対応するデータを、前記チェーンメモリから読み出した後に、読み出したデータが「０」になるまで、読み出したデータをアドレスとして当該読み出したアドレスに対応するデータを読み出し、前記並べ替え回路から出力することを特徴とする請求項１３に記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置および駆動方法に係り、特に、アクティブ素子を有するアクティブマトリクス型液晶表示装置に適用して有効な技術に関する。
【背景技術】
【０００２】
ＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールは、ノート型パーソナルコンピュータ等の表示装置として広く使用されている。
この液晶表示モジュールとして、薄膜トランジスタ（ＴＦＴ）の半導体層にポリシリコンを用いたものも（以下、ポリシリコン型の液晶表示モジュールという）知られている。
図１は、本発明が適用されるポリシリコン型の液晶表示モジュールの概略構成を示すブロック図である。
図１に示す液晶表示モジュールにおいて、２はＸ−アドレス回路（第１のアドレス回路）、３はＹ−アドレス回路（第２のアドレス回路）、４はサンプリングスイッチ回路、５は表示部、GTFTはアクティブ素子、STFTはスイッチング素子である。
アクティブ素子（GTFT）およびスイッチング素子（STFT）は、半導体層としてポリシリコンを用いた薄膜トランジスタで構成される。
図１中の破線内のＸ−アドレス回路２、Ｙ−アドレス回路３、およびサンプリングスイッチ回路４は、液晶表示パネル内の回路であり、これらの回路は、アクティブ素子（GTFT）と同様、半導体層としてポリシリコンを用いた薄膜トランジスタで構成され、これらの薄膜トランジスタは、アクティブ素子（GTFT）と同時に形成される。
【０００３】
表示部５は、マトリクス状に配置される（ｍ×ｎ）個の画素と、各画素に映像信号電圧を供給する映像線（ドレイン線ともいう）Ｄと、各画素に走査信号を供給する走査線（ゲート線ともいう）Ｇとを有する。
各画素は、アクティブ素子（GTFT）を備え、このアクティブ素子（GTFT）は、映像線（Ｄ）と画素電極（ITO1）との間に接続され、かつ、ゲートは走査線（Ｇ）に接続される。
画素電極（ITO1）とコモン電極（ITO2）との間には、液晶が封入されるので、画素電極（ITO1）とコモン電極（ITO2）との間には、画素容量（ＣLC）が等価的に接続される。
１は、データ−アドレス変換回路であり、このデータ−アドレス変換回路１は、液晶パネルの外部に形成される。
データ−アドレス変換回路１は、時系列に入力される１Ｈ（１水平期間）分の表示データ（DATA）を、データ値（階調）順に並び替え、そのアドレス（時系列に入力される表示データ（DATA）の入力順に１番から番号を付け、それをアドレスとする）をＸ−アドレス回路２に出力する。
【０００４】
以下、図１に示す液晶表示モジュールの動作について説明する。
まず、Ｙ−アドレス回路３により、１表示ラインを選択し、外部からビデオ信号線（ＢＳ）に、１Ｈ期間内に単純に上昇する階段波（Ｗ１）を供給する。なお、外部から１Ｈ期間内にサンプル回路４に入力される階段波は、交流化駆動方法によっては、単純に減少する階段波である場合もある。
データ−アドレス変換回路１において、階調順に並べ替えられた表示データと、ビデオ信号線（ＢＳ）に供給される階段波（Ｗ１）の階調とが一致する時、それに対応するアドレスがＸ−アドレス回路２に入力される。
Ｘ−アドレス回路２は、当該入力されるアドレスをデコードして、サンプリングスイッチ回路４内の所定のスイッチングトランジスタ（STFT）をオンとし、当該入力されたアドレスに対応する映像線（Ｄ）とビデオ信号線（ＢＳ）とを接続する。
これにより、Ｙ−アドレス回路３により選択された１表示ライン上の各画素に映像信号電圧が書き込まれる。なお、１Ｈ期間の開始時からサンプリングスイッチ回路４内のスイッチングトランジスタ（STFT）をオンとし、映像線（Ｄ）とビデオ信号線（ＢＳ）とを接続しておき、Ｘ−アドレス回路２が、入力されるアドレスに基づき所定のスイッチングトランジスタ（STFT）をオフとするようにしても、Ｙ−アドレス回路３により選択された１表示ライン上の各画素に映像信号電圧を書き込むことが可能である。
以上の処理を、全画面、即ち、全ての表示ラインで実行して、画像を表示する。
【０００５】
次に、図１に示すデータ−アドレス変換回路１の従来例について説明する。
図７は、図１に示すデータ−アドレス変換回路１の従来の回路構成を示すブロック図である。なお、図７に示す回路は、下記特許文献１に記載されている回路である。
図７に示す回路では、入力された表示データ（DATA）を、順番に１Ｈ分シフトレジスタ８に格納する。
シフトレジスタ８に格納されたデータはデジタルコンパレータ９で比較され、一致したものは、１ビットラッチシフトレジスタ１０に「１」として、一致しないものは、１ビットラッチシフトレジスタ１０に「０」として格納される。
ここで、比較するデータは、階調カウンタ６により生成されるもので、例えば、表示データ（DATA）のビット幅が６ビットだとすると０〜６３（２６−１）、８ビットだと０〜２５５（２８−１）の各値について順に調べる。
１つの比較データ毎に比較結果を１ビットラッチシフトレジスタ１０に格納する。１ビットラッチシフトレジスタ１０の出力は、データ−アドレスラッチシフトレジスタ１１のシフトクロック入力に接続されている。
データ−アドレスラッチシフトレジスタ１１のデータには、階調カウンタ６からの階調データと、アドレスカウンタ７で生成されるアドレスが入力される。
【０００６】
ここで、アドレスカウンタ７は、クロック（CLK）でカウントされ、データの数、即ち、水平画素数カウントされる。
アドレスカウンタ７のカウント値は、表示データ（DATA）のアドレスに対応しており、そのアドレスのデータ値が比較値と一致しているときは１ビットラッチシフトレジスタより１が出力されるため、そのアドレスがデータ−アドレスラッチシフトレジスタに格納される。また、同時にそのデータ値も格納される。
このように各階調に同じことを繰り返すことにより、階調順に並び換えられた表示データがデータ−アドレスラッチシフトレジスタ１１に格納される。
このデータ−アドレスラッチシフトレジスタ１１に格納されたデータ値（VDATA）がＤ／Ａ変換回路に供給され、図１に示す階段波（Ｗ１）となり、また、データ−アドレスラッチシフトレジスタ１１に格納されたアドレス（ADDRESS）が、図１に示すＸ−アドレス回路２に供給される。
【０００７】
なお、本願発明に関連する先行技術文献としては以下のものがある。
【特許文献１】特開平８−１３７４４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図７に示す回路方式でも、表示データ（DATA）を階調順に並び替えることが可能である。
しかしながら、図７に示す回路では、一つの比較データに対して、水平画素数のクロックが必要となり、これをリアルタイムで処理するには水平画素数倍のレートのクロックが必要となるため非現実的である。
これを軽減するため、回路を並列にしてクロックレートを落とす提案もあるが、リアルタイムで処理するには水平画素数倍の回路が必要となりこれも回路規模の増大をまねくので実用的ではない。
このように、従来のデータ−アドレス変換回路では高速のクロックが必要であったり、また、回路規模が増大するという欠点があり、動画などのようにリアルタイムに映像信号を処理する必要のある時には対応できない。
本発明は、前記従来技術の問題点を解決するためになされたものであり、表示装置および駆動方法において、新しいアルゴリズムにもとずいた回路を提案し、データ−アドレス変換を高速に、かつ、回路規模も少なく、リアルタイムに処理することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
本発明では、前述の目的を達成するために、例えば、１水平期間分の表示データをメモリに格納する時、表示データの値をそのまま格納するのではなく同じ階調信号のアドレスを組みにしてチェーンで結ぶ。
チェーンメモリの値には、同じチェーン内の次のアドレスを入れ、次のアドレスの値には次の次のアドレスを入れるというように、これをたどると同一チェーンのすべてのアドレスがわかるようにする。
一つのチェーンは、同じ階調を表すので、これでデータ−アドレス変換がおこなわれたことになる。本発明では、方式的にメモリからのデータの出し入れでデーターアドレス変換が出来るため回路も簡単になり、高速にデータ変換を行うことができる。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置および駆動方法によれば、データ−アドレス変換を高速に、かつ、回路規模も少なくリアルタイムに処理することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図２は、図１に示すデータ−アドレス変換回路の、本発明の実施例の回路構成を示すブロック図である。
図２において、１２はアドレス付加回路、１３はヘッダメモリ、１４はチェーンメモリである。なお、本実施例において、マトリクス状に配置される画素数は、（ｍ×ｎ）個とする。
本実施例において、入力された１Ｈ分の表示データ（DATA）は、アドレス付加回路１２により、表示データ（DATA）の時系列順に、１番からＮ番目（１Ｈのデータ数、所謂、水平画素数）まで順番にアドレスが付加される。
このアドレスが付加された表示データ（DATA）は、データ値（階調データ）として出力される。出力されたデータ値（VDATA）とアドレス（ADDRESS）はヘッダメモリ１３へ入力される。
このヘッダメモリ１３は、表示データ（DATA）の階調幅（表示データが６ビットなら２６＝６４）の容量のメモリで、表示データ（DATA）のデータ値（VDATA）をアドレスとして、そのアドレス番地に、表示データ（DATA）のアドレスが入力される。
ヘッダメモリ１３には、同じ階調のアドレスチェーンの先頭アドレスが入力され、残りのアドレスは、チェーンメモリ１４に入力される。
チェーンメモリ１４には、表示データ（DATA）のアドレスがアドレス入力に、ヘッダメモリ１３の出力データ（アドレス）がデータとして入力される。
チェーンメモリ１４は、１Ｈ分のデータ数（Ｎ）の容量のメモリである。同一階調のアドレスはチェーンされており、アドレス番地にはチェーンされた次のアドレスが格納される。そのアドレス番地にはその次のアドレスが格納されており、これをたどることによりすべてのアドレスを取り出すことができる。
【００１２】
次に、本実施例の動作について説明する。
時系列的に入力される表示データ（DATA）は、アドレス付加回路１２によりアドレスが付加される。この様子を図３に示す。
図３に示すように、データ値（VDATA）が、６，８，１０，５，０，８，５，８，…である表示データ（DATA）が時系列に入力したとする。
アドレス付加回路１２では、この表示データに、１番からＮ番まで順番にアドレスを付加する。そうすると、出力には、表示データ（DATA）のデータ値（階調データ）（VDATA）と、その順番であるアドレス（ADDRESS）が出力される。
図３に記述した表示データでは、データ値が６，１０，０、のような重複しないデータや、データ値８，５のような重複するデータがある。
まず、データ値が重複する前までの、アドレス１から５までの、ヘッダメモリ１３およびチェーンメモリ１４の格納状態を図４（ａ）に示す。
アドレス１のデータ値６（または、階調６）の表示データがアドレス付加回路１２から出力されヘッダメモリ１３に入ると、データ値をアドレス番地として、そのアドレスがデータとして格納され、図４（ａ）のヘッダメモリ１３には、アドレス６にデータ１が格納されることとなる。
次の、データ値が８、アドレスが２のデータは、ヘッダメモリのアドレス８に、データ２として格納される。同様にして、アドレス１０、５、０には、それぞれ３、４、５が格納される。
もし、重複するデータがなくこれでデータが終わりならば、このヘッダメモリ１３をアドレス０から順に読み出せば、そのアドレスがデータ値となり、データ値がアドレスとなる。これで、階調順に、データ−アドレスが並び換えられた事となる。
【００１３】
次に、図３に示す表示データのアドレス６以降に、以前と重複したデータ値の表示データが入ってきた場合について説明する。
図３に示す例では、アドレス６の表示データは、データ値が８であり、アドレス２のデータ８と重複する。
単純に、ヘッダメモリ１３のアドレス８に、６のデータを書き込むと、以前の２のデータが消えてしまう。
そこで、チェーンメモリ１４のアドレス６に以前の２のデータを書き写す。これによりチェーンメモリ１４のアドレス６には、データとして２が入る。
この２のデータは、データ値８のもう一つのアドレスであり、これにより、チェーンメモリ１４のアドレス番地には次（前）のアドレスが入る事になる。
更に、アドレス８の表示データも、データ値８のデータである。この時も同様に、ヘッダメモリ１３のアドレス８に、データとして８を格納し、前の６のデータをチェーンメモリのアドレス８に書き写す。これで新しいアドレス番地に前のアドレスが入ることになり、前述のようにチェーンメモリ１４にはアドレスのチェーンが出来る。
この時のヘッダメモリ１３とチェーンメモリ１４のデータの格納状態を図４（ｂ）に示す。ヘッダメモリ１３の各アドレスには、そのデータ値のアドレスチェーンの最新のアドレスが格納される。
データ値８に対応するヘッダメモリ１３のアドレス８には８のデータが（これは、図３に示す信号波形のアドレスが８で、データ値８の表示データに対応する）、ヘッダメモリ１３のアドレス５には７のデータが（これは、図３に示す信号波形のアドレスが７で、データ値５の表示データに対応する）、他も同様にそれぞれ格納される。
各階調（即ち、データ値）のアドレス値を知るには、このチェーンメモリ１４をたぐっていくことになる。
【００１４】
画像表示には、階調（データ値）と、その階調のアドレスをメモリから読み出して表示する。これは、ヘッダメモリ１３のアドレスを０から順に読み出す事により行う。
階調０では、図４（ｂ）のヘッダメモリのアドレス０にはデータ５が格納されている。このデータ５が階調０のアドレスとなる。次に、ヘッダメモリ１３のアドレス１、２、３、４はデータ値が０となっており、これは、階調（データ値）が、１、２、３、４の表示データ（DATA）がなく、対応するアドレスがないことを表す。
次に、階調５では、ヘッダメモリ１３のアドレス５をみるとデータ７が格納されている。これにより、階調５の一つのアドレスが７だとわかる。
更に、チェーンメモリ１４のアドレス７をみるとデータは４となっている。４も階調５のアドレスだとわかる。更に、チェーンメモリ１４のアドレス４をみるとデータは０となっており、０でこの階調のアドレスチェーンは終了する。以上により、階調５のアドレスは、７と４となる。
同様に、階調６はアドレス１のみ、階調７はアドレスなし、階調８はアドレス８、６、２となる。この様子を図５に示す。
アドレスを階調として出力し、ヘッダメモリ１３、チェーンメモリ１４から読み出されたその階調のアドレスを出力する。
図５に示す階調（データ値）（VDATA）により、図１に示す階段波（Ｗ１）を生成し、且つ、アドレス（ADDRESS）をＸ−アドレス回路２に入力する。
これら一連の操作は、メモリからのデータの出し入れのみで行うことができるので、本実施例では、クロックレートの増大や、また、回路もチェーンメモリ１４としての１Ｈメモリと、ヘッダメモリ１３、メモリをつなぐ小規模のロジック回路でよいため回路規模の増大もない。これにより、動画などのリアルタイムの表示が可能となる。
【００１５】
図６は、本発明が適用されるポリシリコン型の液晶表示モジュールの他の例の概略構成を示すブロック図である。
前述の図１に示すＹ−アドレス回路３は、例えば、シフトレジスタ回路などで構成され、ゲート線（Ｇ）を順次選択するものであるが、図６に示すＹ−アドレス回路３は、図１に示すＸ−アドレス回路２と同様、入力されるアドレスをデコードしてゲート線（Ｇ）を選択するようにしたものである。
図６に示す液晶表示モジュールでは、映像線（Ｄ）とビデオ信号線（ＢＳ）とを接続するスイッチング素子（STFT）が各画素毎に設けられ、１Ｖ期間（フレーム期間）内の階段波（Ｗ２）に基づき各画素に映像信号電圧が書き込まれる。
図６に示す液晶表示モジュールの動作は、基本的に図１に示すものと同じであり、Ｙ−アドレス回路３により選択されたゲート線（Ｇ）に接続されるアクティブ素子（GTFT）をオン、Ｘ−アドレス回路２により選択されたスイッチングトランジスタ（STFT）をオンとすることにより、１画素単位に各画素に映像信号電圧を書き込み、画像を表示する。
図６に示すＸ−アドレス回路２およびＹ−アドレス回路３に入力されるアドレス（ADDRESS）は、図２に示す回路から出力されるが、図６に示す液晶表示モジュールの場合、チェーンメモリ１４はフレームメモリとなり、また、アドレス付加回路１２で付加されるアドレスは、１番から（ｍ×ｎ）番目までのアドレスとなる。
この図６に示す液晶表示モジュールでは、画面の一部分のみを書き換えることができ自由度が増し、さらに、消費電力も図１に示す液晶表示モジュールよりも低減することができる。
なお、前述の説明では、本発明を液晶表示モジュールに適用した実施例について説明したが、本発明はこれに限定されるものではなく、有機ＥＬ素子を用いるＥＬ表示装置にも適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００１６】
【図１】本発明が適用されるポリシリコン型の液晶表示モジュールの概略構成を示すブロック図である。
【図２】図１に示すデータ−アドレス変換回路の、本発明の実施例の回路構成を示すブロック図である。
【図３】図２に示すアドレス付加回路において、時系列的に入力される表示データにアドレスを付加した状態を示す図である。
【図４】ヘッダメモリおよびチェーンメモリの格納状態を示す図である。
【図５】ヘッダメモリおよびチェーンメモリの読み出し状態を示す図である。
【図６】本発明が適用されるポリシリコン型の液晶表示モジュールの他の例の概略構成を示すブロック図である。
【図７】図１に示すデータ−アドレス変換回路の従来の回路構成を示すブロック図である。
【符号の説明】
【００１７】
１  データ−アドレス変換回路
２  Ｘ−アドレス回路
３  Ｙ−アドレス回路
４  サンプリングスイッチ回路
５  表示部
６  階調カウンタ
７  アドレスカウンタ
８  シフトレジスタ
９  デジタルコンパレータ
１０  １ビットラッチシフトレジスタ
１１  データ−アドレスラッチシフトレジスタ
１２  アドレス付加回路
１３  ヘッダメモリ
１４  チェーンメモリ
Ｄ  映像線
Ｇ  走査線
ＢＳ  ビデオ信号線
ＩＴＯ１  画素電極
ＩＴＯ２  コモン電極
ＣLC  画素容量
ＧＴＦＴ  アクティブ素子
ＳＴＦＴ  スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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