(57)【要約】【課題】トランジスタの閾値判定を、アナログテスタを用いて簡単に、かつ、比較的短時間で行う。【解決手段】Ｎ個（たとえば８）のトランジスタに基準電圧を印加した状態で、８個のトランジスタから、基準電圧ＶＲを基準とする各閾値電圧の大小を表す８ビットの並列データＳ１０を出力させるデータ出力回路４１と、８ビットの並列データＳ１０を直列ビット列Ｓ４２に変換する変換回路４２と、直列ビット列Ｓ４２のパルス数を計数し、計数値をアナログテスタ６に出力する計数回路（カウンタ４４）とを有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
被検査デバイス内のトランジスタの閾値電圧をアナログテスタが判定する検査に際して、前記デバイスから閾値判定用のデータを出力させて処理する検査回路であって、
Ｎ個（Ｎ：２以上の整数）の前記トランジスタに基準電圧を印加した状態で、前記Ｎ個のトランジスタから、前記基準電圧を基準とする各閾値電圧の大小を表すＮビットの並列データを出力させるデータ出力回路と、
前記Ｎビットの並列データを直列ビット列に変換する変換回路と、
前記直列ビット列のパルス数を計数し、計数値を前記アナログテスタに出力する計数回路と、
を有する検査回路。
【請求項２】
前記変換回路および前記計数回路に、同一のクロックが入力されている
請求項１に記載の検査回路。
【請求項３】
前記変換回路と前記計数回路との間に、前記変換回路からの前記並列データと前記同一のクロックとの論理和をとって前記計数回路に出力するアンド回路を備える
請求項２に記載の検査回路。
【請求項４】
アナログテスタを用いて、半導体デバイス内のメモリブロックあるいは半導体メモリデバイスのメモリトランジスタの閾値電圧を判定する検査回路であって、
Ｎ個（Ｎ：２以上の整数）の前記メモリトランジスタに基準電圧を印加した状態で、前記Ｎ個のメモリトランジスタから、前記基準電圧を基準とする各閾値電圧の大小を表すＮビットの並列読み出しデータを出力させるデータ出力回路と、
前記Ｎビットの並列読み出しデータを直列ビット列に変換する第１変換回路と、
前記アナログテスタから、前記Ｎ個のメモリトランジスタにデータを書き込んだときの並列書き込みデータを入力し、直列参照ビット列に変換する第２変換回路と、
前記第２変換回路からの直列参照ビット列をイネーブル入力として、前記第１変換回路からの前記直列ビット列のパルス数を計数し、計数値を前記アナログテスタに出力する計数回路と、
を有する検査回路。
【請求項５】
前記第１変換回路、前記第２変換回路および前記計数回路に、同一のクロックが入力されている
請求項４に記載の検査回路。
【請求項６】
前記第１変換回路と前記計数回路との間に、前記第１変換回路からの前記並列データと前記同一のクロックとの論理和をとって前記計数回路に出力するアンド回路を備える
請求項５に記載の検査回路。
【請求項７】
被検査デバイスから閾値判定用のデータを出力させて処理する検査回路と、
閾値判定用の基準電圧を前記検査回路に入力したときに該検査回路から出力されるデータに基づいて、前記デバイス内のトランジスタの閾値電圧を判定するアナログテスタと、
を有し、
前記検査回路が、
Ｎ個（Ｎ：２以上の整数）の前記トランジスタに前記基準電圧を印加した状態で、前記Ｎ個のトランジスタから、前記基準電圧を基準とする各閾値電圧の大小を表すＮビットの並列データを出力させるデータ出力回路と、
前記Ｎビットの並列データを直列ビット列に変換する変換回路と、
前記直列ビット列のパルス数を計数し、計数値を前記アナログテスタに出力する計数回路と、
を有し、
前記アナログテスタが、前記基準電圧を繰り返し変更するたびに前記検査回路から得られる前記計数値に基づいて前記閾値電圧の判定を行う
検査システム。
【請求項８】
被検査デバイスから閾値判定用のデータを出力させて処理する検査回路と、
閾値判定用の基準電圧を前記検査回路に入力したときに該検査回路から出力されるデータに基づいて、前記デバイス内のメモリトランジスタの閾値電圧を判定するアナログテスタと、
を有し、
前記検査回路が、
Ｎ個（Ｎ：２以上の整数）の前記メモリトランジスタに前記基準電圧を印加した状態で、前記Ｎ個のメモリトランジスタから、前記基準電圧を基準とする各閾値電圧の大小を表すＮビットの並列読み出しデータを出力させるデータ出力回路と、
前記Ｎビットの並列読み出しデータを直列ビット列に変換する第１変換回路と、
前記アナログテスタから、前記Ｎ個のメモリトランジスタにデータを書き込んだときの並列書き込みデータを入力し、直列参照ビット列に変換する第２変換回路と、
前記第２変換回路からの直列参照ビット列をイネーブル入力として、前記第１変換回路からの前記直列ビット列のパルス数を計数し、計数値を前記アナログテスタに出力する計数回路と、
を有し、
前記アナログテスタが、前記基準電圧を繰り返し変更するたびに前記検査回路から得られる前記計数値に基づいて前記閾値電圧の判定を行う
検査システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被検査デバイスが有するトランジスタの閾値を検査するための検査回路および検査システムに関する。
【背景技術】
【０００２】
半導体デバイスの検査は、パフォーマンスボード上に実装された検査回路を通じて、デバイスの実動作に近い様々な信号を入力して行われる。
【０００３】
近年のシステムＬＳＩの進展にともなって、アナログ回路とデジタル（論理）回路の混載化が進み、さらに小規模なメモリ機能まで取り込んだ半導体デバイスが増えてきている。
【０００４】
ところが、アナログ回路とロジック回路を混載しているＬＳＩについては、アナログとロジックの各ブロックで測定すべき項目の違いから同一のテスタでは検査ができない。
このため、アナログテスタとロジックテスタ、あるいは、デジタル検査機能を有するアナログテスタとロジックテスタの組み合わせで検査システムを２つ用意し、１つの混載デバイスに対しアナログ回路ブロックに対する検査と、論理回路ブロックに対する検査を２回行う必要がある（２パス検査）。
この煩雑さおよびコスト増を克服するために、従来からデジタル回路の検査回路にロジック部ごとに設けていたＢＩＳＴ(Built In Self Test)部のほかに、アナログ混載の回路を測定するＢＯＳＴ(Built Out Self Test）を搭載し対処するケースが増えている。
【０００５】
一方、メモリＬＳＩについては、一般に、デジタルテスタの一種であるメモリ専用のテスタ（メモリテスタ）を用いるか、複雑なロジックテストパターンを生成可能なロジックテスタにメモリテスト機能が付加されたものを用いる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、アナログ回路とロジック回路に、さらに小規模なメモリ回路が混載されたデバイスの場合、さらにもう１つメモリ検査システムを用意して３パス検査とするか、元々高価なロジックテスタに追加投資してメモリテスト機能を付加しなければならず、検査コストが高くなってしまう。
また、アナログテスタを用いて、簡単なメモリ回路の検査が行えれば、設備の有効利用という点で利点が大きい。
【０００７】
ところで、メモリ回路の測定項目のうちアナログテスタで測定可能なものもある。たとえば、不揮発性メモリトランジスタの閾値分布はアナログテスタでも測定可能である。
【０００８】
この測定を既存のアナログテスタで実現しようとした場合、メモリ内のメモリの閾値電圧を１個ずつ測定しなければならない。
具体的な測定方法としては、リニアサーチとバイナリサーチが知られている。
リニアサーチでは、ゲートに印加する電圧を、たとえば下限から上限に所定ステップで変化させ、ステップごとにトランジスタがオンするかを検出して、オフからオンに変化する境界を判定する。
バイナリサーチでは、下限から上限の中点電圧でまず測定を行い、オンすれば下限側の１／２分割領域に閾値電圧が存在するため、さらにこの領域の中点電圧で測定を行って閾値電圧が存在する１／４分割領域を特定する。これを同様に繰り返して閾値電圧の存在範囲を追い込んでゆく。
【０００９】
しかし、一般に、リニアサーチでは数十回、バイナリサーチではこれより少ないが、それでも十数回の測定が必要で、多くのメモリトランジスタごとにこの操作を行うと膨大な回数の測定が必要となる。しかも、これらの方法では、設定された回数分の測定の時間に加え、その測定ごとに測定系が安定するまでのウエイト時間が必要であり、そのため測定時間が非常に長くなるという不利益がある。
【００１０】
本発明が解決しようとする課題は、トランジスタの閾値判定を、アナログテスタを用いて簡単に、かつ、比較的短時間で行うことが可能な検査回路と検査システムを提供することである。
【課題を解決するための手段】
【００１１】
本発明に係る検査回路は、被検査デバイス内のトランジスタの閾値電圧をアナログテスタが判定する検査に際して、前記デバイスから閾値判定用のデータを出力させて処理する検査回路であって、Ｎ個（Ｎ：２以上の整数）の前記トランジスタに基準電圧を印加した状態で、前記Ｎ個のトランジスタから、前記基準電圧を基準とする各閾値電圧の大小を表すＮビットの並列データを出力させるデータ出力回路と、前記Ｎビットの並列データを直列ビット列に変換する変換回路と、前記直列ビット列のパルス数を計数し、計数値を前記アナログテスタに出力する計数回路とを有する。
【００１２】
本発明に係る他の検査回路は、アナログテスタを用いて、半導体デバイス内のメモリブロックあるいは半導体メモリデバイスのメモリトランジスタの閾値電圧を判定する検査回路であって、Ｎ個（Ｎ：２以上の整数）の前記メモリトランジスタに基準電圧を印加した状態で、前記Ｎ個のメモリトランジスタから、前記基準電圧を基準とする各閾値電圧の大小を表すＮビットの並列読み出しデータを出力させるデータ出力回路と、前記Ｎビットの並列読み出しデータを直列ビット列に変換する第１変換回路と、前記アナログテスタから、前記Ｎ個のメモリトランジスタにデータを書き込んだときの並列書き込みデータを入力し、直列参照ビット列に変換する第２変換回路と、前記第２変換回路からの直列参照ビット列をイネーブル入力として、前記第１変換回路からの前記直列ビット列のパルス数を計数し、計数値を前記アナログテスタに出力する計数回路とを有する。
【００１３】
本発明に係る検査システムは、被検査デバイスから閾値判定用のデータを出力させて処理する検査回路と、閾値判定用の基準電圧を前記検査回路に入力したときに該検査回路から出力されるデータに基づいて、前記デバイス内のトランジスタの閾値電圧を判定するアナログテスタとを有し、前記検査回路が、Ｎ個（Ｎ：２以上の整数）の前記トランジスタに前記基準電圧を印加した状態で、前記Ｎ個のトランジスタから、前記基準電圧を基準とする各閾値電圧の大小を表すＮビットの並列データを出力させるデータ出力回路と、前記Ｎビットの並列データを直列ビット列に変換する変換回路と、前記直列ビット列のパルス数を計数し、計数値を前記アナログテスタに出力する計数回路とを有し、前記アナログテスタが、前記基準電圧を繰り返し変更するたびに前記検査回路から得られる前記計数値に基づいて前記閾値電圧の判定を行う。
【００１４】
本発明に係る他の検査システムは、被検査デバイスから閾値判定用のデータを出力させて処理する検査回路と、閾値判定用の基準電圧を前記検査回路に入力したときに該検査回路から出力されるデータに基づいて、前記デバイス内のメモリトランジスタの閾値電圧を判定するアナログテスタとを有し、前記検査回路が、Ｎ個（Ｎ：２以上の整数）の前記メモリトランジスタに前記基準電圧を印加した状態で、前記Ｎ個のメモリトランジスタから、前記基準電圧を基準とする各閾値電圧の大小を表すＮビットの並列読み出しデータを出力させるデータ出力回路と、前記Ｎビットの並列読み出しデータを直列ビット列に変換する第１変換回路と、前記アナログテスタから、前記Ｎ個のメモリトランジスタにデータを書き込んだときの並列書き込みデータを入力し、直列参照ビット列に変換する第２変換回路と、前記第２変換回路からの直列参照ビット列をイネーブル入力として、前記第１変換回路からの前記直列ビット列のパルス数を計数し、計数値を前記アナログテスタに出力する計数回路とを有し、前記アナログテスタが、前記基準電圧を繰り返し変更するたびに前記検査回路から得られる前記計数値に基づいて前記閾値電圧の判定を行う。
【発明の効果】
【００１５】
本発明によれば、トランジスタの閾値判定を、アナログテスタを用いて簡単に、かつ、比較的短時間で行うことができるという利点がある。
【発明を実施するための最良の形態】
【００１６】
本発明は、トランジスタの閾値電圧を判定することをアナログテスタで行うもので、そのような検査項目が必要な全ての半導体デバイスに適用可能である。
以下、本発明の実施形態を、メモリデバイス、または、一部にメモリ回路ブロックを有する混載ＩＣなど、メモリトランジスタの閾値電圧判定を例として説明する。
【００１７】
なお、本発明が適用可能な、その他のデバイスとしては、ロジックトランジスタが規則的に並ぶゲートアレイがある。ゲートアレイでは、顧客が要求する回路仕様に基づいて配線パターンが決められるが、本発明は、そのトランジスタアレイの評価時に全てのトランジスタをアドレス指定してアクセス可能な評価用配線を形成した場合の閾値電圧分布測定に適用できる。また、ＣＭＯＳイメージセンサでは、画素セルの出力トランジスタ（アンプトランジスタ）の閾値電圧のばらつきが特性に影響が大きいが、その閾値電圧を測定する場合にも本発明が適用可能である。
【００１８】
［第１実施形態］
図１に、本実施形態の検査システムの構成図を示す。
検査システム１は、アダプタ２に固定されている検査回路基板３、検査回路基板３に形成されている検査回路に機能を追加するモジュール基板４、テストヘッド５、ＩＣテスタ６、および、制御およびデータ入力用のワークステーション７を備える。
検査回路基板３には、不図示のソケットに固定されている被検査デバイス（以下、ＤＵＴという）１０が配置されている。検査回路基板３には、ＤＵＴ１０の端子に接続されているアナログ回路用の検査回路が形成されている。また、検査回路基板３の空いたスペースにモジュール基板４が固定されている。
【００１９】
モジュール基板４は、本発明が適用された検査回路を有し、メモリトランジスタの閾値電圧を判定するための判定用データをＤＵＴ１０から出力させて処理し、その結果を、ＩＣテスタ６に返す機能がある。その詳細な回路構成は後述する。
【００２０】
テストヘッド５は、ＩＣテスタ６からのテスタケーブル６Ａとアダプタ２からのケーブル２Ａとの配線切り換えスイッチとしてのリレーを内蔵し、ＩＣテスタ６またはワークステーション７によって制御される。
ＩＣテスタ６はアナログテスタである。また、ワークステーション７は、ＩＣテスタ６の制御、データ入力のほか、データ管理（データベース）として用いてもよい。
なお図１において、テストヘッド５と、それより左のテスタケーブル６Ａ、ＩＣテスタ６およびワークステーション７は、通常、テスタメーカから購入可能なものであり、その他のケーブル２Ａ付きのアダプタ２および検査回路基板３等はデバイスの種類ごとに作製する。テストヘッド５は、アダプタ２および検査回路基板３ごとにケーブル仕様が異なるため、それをテスタ側のケーブル仕様に整合をとるために設けられている。
【００２１】
ここで参考として、ロジックテスタの構成を、図２に示す。
ロジックテスタ１００は、テスタメーカから購入するステージ１０１、ＩＣテスタ（ロジックテスタ）１０２およびワークステーション１０３のうち、とくにロジックテスタ１０２は、デバイスごとの複雑なロジックテストパターンを生成し、高速に供給する要求を満たすため大型で高価である。これにメモリ検査機能を付加するとさらに高価になる。
これに対し、図１のＩＣテスタ６はアナログテスタであり、小型で価格も安い。
本実施形態で目的とするところは、モジュール基板４の付加によりメモリの閾値電圧の測定を小型で安価なアナログテスタを用いて行うようにし、かつ、リニアサーチやバイナリサーチに比べ高速な測定を可能とすることである。
【００２２】
図３は、モジュール基板４の構成例を示すブロック図である。
なお、図３に示すＤＵＴ１０は、図１のようにモジュール基板４の外に配置される場合もあるし、図３のようにモジュール基板４内に設けてもよい。また、図３は８（ビット）単位でメモリトランジスタを測定する場合を示すが、この同時測定する単位数は８に限定されない。アナログテスタのクロック周波数が高い場合は、それより単位数を大きくできる。
ＩＣテスタ６からモジュール基板４に対し、基準電圧ＶＲとアドレス情報ＡＤＲが出力される。基準電圧ＶＲとアドレス情報ＡＤＲは適宜更新される。
【００２３】
モジュール基板４は、ＤＵＴ１０に接続されているデータ出力回路４１と、データ出力回路４１より後段の処理回路部４０を有する。
データ出力回路４１は、入力されるアドレス情報ＡＤＲに基づいて、ＤＵＴ１０に対し８個のメモリトランジスタのアドレスを特定し、アナログテスタ６からの基準電圧をＤＵＴ１０に印加し、８個のトランジスタから、基準電圧を基準とする各閾値電圧の大小を表す８ビットの並列データＳ１０を出力させる。
【００２４】
処理回路部４０は、パラレル／シリアル（Ｐ／Ｓ）変換回路４２、アンド回路４３、カウンタ４４およびＰ／Ｓ変換回路４５を有する。
【００２５】
Ｐ／Ｓ変換回路４２は、データ出力回路４１からの並列データＳ１０を、直列ビット列Ｓ４２に変換し、アンド回路４３の一方入力に与える。
アンド回路４３は、Ｐ／Ｓ変換回路４２およびカウンタ４４に供給されているクロックＣＬＫを他方入力に入力している。アンド回路４３は、直列ビット列Ｓ４２が連続した複数クロックに亘ってハイレベルをとる場合、持続時間が長いパルスとなるので、これをクロックＣＬＫの、たとえば立ち上がりごとのタイミングで、クロックＣＬＫと同一の持続時間が短いパルス列に分離する回路である。以下、この処理を「同期分離」という。同期分離後の直列ビット列Ｓ４３は、カウンタ４４に入力される。
カウンタ４４は、クロックＣＬＫに同期して、同期分離後の直列ビット列Ｓ４３のパルス数を計数し、その計数値をパラレル出力からＰ／Ｓ変換回路４５に送る。
Ｐ／Ｓ変換回路４５は、計数値（パラレル出力値）を直列カウント値Ｓ４５に変換した後、ＩＣテスタ６に送出する。
【００２６】
図４（Ａ）に、ＤＵＴ１０から出力される並列データＳ１０を８ビット分に対応した読み出しパルスの波形を示す。図４には、この読み出しパルスを基準に、クロックＣＬＫの並列ビット列Ｓ４２,Ｓ４３の転送レイト（図４（Ｂ））、アドレス情報ＡＤＲのデータ出力回路４１への取り込みレイト（図４（Ｃ））およびカウンタ４４へのイネーブル信号ＥＮの入力レイトを示す。
図３の回路では、アドレス情報ＡＤＲの取り込みレイトおよびイネーブル信号ＥＮのカウンタ４４への入力レイトは、読み出しレイトＲｒと同じでよいが、シリアル転送するためのクロックＣＬＫは、読み出しレイトＲｒの８倍となる。
言い換えると、クロックＣＬＫをＩＣテスタ６から供給し、その周波数を１０[MHz]とした場合、ＤＵＴ１０からのデータ読み出し速度は１.２５[MHz]と比較的低速でよく、十分な読み出し時間が確保できる。本例は８ビットの並列読み出しであるが、このビット数を１６、３２、…と増やすと、さらに読み出し時間を大きくとれる。
【００２７】
ＩＣテスタ６は、直列カウント値Ｓ４５がＰ／Ｓ変換回路４５から出力されると、アドレス情報ＡＤＲの値を変更する。この変更は順次大きくする、順次小さくするなど、規則的な変更であればよい。同一アドレス情報ＡＤＲは、同じ基準電圧ＶＲについて一度だけ選択される。
アドレス情報ＡＤＲの値が変更されるとモジュール基板４内のデータ出力回路４１および処理回路部４０は、上述したと同様な動作を繰り返し、当該アドレス情報ＡＤＲに対応したメモリトランジスタ単位について直列カウント値Ｓ４５を生成し、ＩＣテスタ６に出力する。
この動作を、アドレス情報ＡＤＲを変えながらＤＵＴ１０内の全てのメモリトランジスタについて行う。
【００２８】
つぎに、ＩＣテスタ６が基準電圧ＶＲを変更する。この変更は、メモリトランジスタが取りうる閾値分布内で所定のステップで順次大きくする、順次小さくするなど、規則的な変更であればよい。同一基準電圧ＶＲは、同じアドレス情報ＡＤＲについて一度だけ選択される。
変更後の基準電圧ＶＲを固定した状態で、上述したように全てのメモリトランジスタが選択されるようにアドレス情報ＡＤＲを変更しながら、動作を繰り返す。
このようにして、基準電圧ＶＲの値と、アドレス情報ＡＤＲの値の組み合わせが、同じ組み合わせなら、当該組み合わせについて各メモリトランジスタが一度だけ読み出されるようにする。
【００２９】
全てのデータから閾値電圧を判定し分布をとると、図５のようになる。
正常な不揮発性メモリでは、ハイレベル側の書き込みセルの分布と、ローレベル側の非書き込みセルの分布が十分なウインドウ幅で配置される。図６に示す符号“ΔＶＲ”は、基準電圧ＶＲの変化ステップを表す。
【００３０】
図６は、基準電圧ＶＲを基準として閾値電圧の大小を判定する場合の説明図であり、（Ａ）にゲート電圧Ｖｇとドレイン電流Ｉｄｓとの特性カーブを示し、（Ｂ）にメモリセルおよびデータ出力部の構成例を示す。
ここでは一例として、特性カーブにおいて判定電流、すなわち閾値電圧に対応する電流を５[μA]とする。
図３のデータ出力回路４１は、メモリトランジスタＭＴのソース線ＳＬを接地し、ビット線ＢＬに負荷抵抗Ｒと電流源ＩＳを接続させ、メモリトランジスタＭＴのドレインからインバータＩＮＶを介して読み出しデータを出力する回路である。このときデータ出力回路４１は、ゲートに基準電圧ＶＲを印加する。基準電圧ＶＲは１〜７[Ｖ]の範囲でコンマ数[Ｖ]の単位で変化し、その都度、読み出しデータを出力する。出力波形は、メモリトランジスタＭＴに５[μA]が流れた時点で立ち上がるか、立ち上がらない波形となる。これにより前者の場合は、メモリトランジスタの閾値電圧は、５[μA]相当の基準電圧値と同等以下、後者の場合は５[μA]相当の基準電圧値と同等以上と判別できる。
このような判定によって、ＩＣテスタ６またはワークステーション７が最終的に閾値電圧の存在するステップ幅を特定することで、図５の分布が得られる。
【００３１】
本実施形態によれば、メモリトランジスタに分布を印加した状態で電流が流れる又は流れないに応じてビット線電位の変化を、インバータＩＮＶを介して出力させているだけなので、通常のデータ読み出しのように内蔵するセンスアンプの動作安定を待つウエイト時間が不要であり、短時間でデータ読み出しができる。しかも、Ｎ（本例では８）ビットパラレル読み出しなので、さらに読み出し時間に余裕があるため、よりクロック周波数を上げても正確な読み出しが可能である。
したがって、１つのメモリトランジスタをリニアサーチあるいはバイナリサーチする場合よりビット当たりの読み出し時間が格段に短くできる。
また、アナログテスタ６に、パラレルデータ入力を有していれば、この測定が可能であり、高価なロジックテスタ、メモリ専用テスタ等は不要である。
【００３２】
なお、図３のＰ／Ｓ変換回路４５は省略することもでき、その場合、ＩＣテスタ６はシリアル値を入力する。ＩＣテスタ６がデジタルのシリアル入力を有するかパラレル入力を有するかで、このＰ／Ｓ変換回路４５の有無が決定される。
また、アンド回路４３も本質的には不要である。つまり、直列ビット列Ｓ４２のパルスがつながっていても、Ｐ／Ｓ変換回路４２とカウンタ４４についてクロック同期が十分とられていればカウンタ４４は正確にカウントできる。ただし、クロックの配線遅延などにより誤動作がしやすい場合は、アンド回路４３を設けることが望ましい。
【００３３】
［第２実施形態］
図７は、本実施形態のモジュール基板４の構成例を示すブロック図である。
この回路では、図３にもう一つＰ／Ｓ変換回路５０が追加されている。このＰ／Ｓ変換回路５０には、ＩＣテスタ６から、アドレス情報ＡＤＲに対応したメモリトランジスタ単位で以前に書き込んだデータが入力される。Ｐ／Ｓ変換回路５０は、クロックＣＬＫに同期して、書き込みデータＳ６が直列ビット列に変換され、イネーブル信号ＥＮとしてカウンタ４４に出力される。
この結果、カウンタ４４は書き込みデータと読み出しデータが「ハイレベル（Ｈ）」または「ローレベル（Ｌ）」で一致する場合に、計数値Ｓ４４を出力する。
この結果、図８（Ｄ）に示すように、イネーブル信号ＥＮのカウンタ４４への入力レイトは８Ｒｒと、第１実施形態の８倍となっている。
【００３４】
このようにした理由を、図９を用いて説明する。
図９（Ａ）のように正常に２つの分布が分かれている場合は第１実施形態でも問題ないが、図９（Ｂ）のように、分布が重なる場合、その重なり幅Ｗの測定では、第１実施形態の場合、現在測定したデータがどちらの分布に属するかが判定できない。
この対策として、第２実施形態では、書き込みデータを参照して一致する場合にデータのパルスカウントが行われることから、重なり幅Ｗのデータは必ずどちらかの分布に属するものとして判定可能となる。このようにして得られた書き込み分布を図９（Ｃ）に、非書き込み分布を図９（Ｄ）に示す。
【００３５】
本実施形態では、第１実施形態の効果に加え、書き込み分布と非書き込み分布が重なる場合にも正確に閾値電圧の判定ができるという利点がある。
【図面の簡単な説明】
【００３６】
【図１】第１実施形態の検査システムの構成図である。
【図２】ロジックテスタの構成図である。
【図３】第１実施形態のモジュール基板の構成例を示すブロック図である。
【図４】第１実施形態の読み出しレイトに対する、転送レイト、取り込みレイトおよび入力レイトの比較図である。
【図５】閾値電圧分布図である。
【図６】閾値電圧判定の説明図である。
【図７】第２実施形態のモジュール基板の構成例を示すブロック図である。
【図８】第２実施形態の読み出しレイトに対する、転送レイト、取り込みレイトおよび入力レイトの比較図である。
【図９】第２実施形態の利点を説明するための閾値電圧の分布図である。
【符号の説明】
【００３７】
１…検査システム、３…検査回路基板、４…モジュール基板、６…ＩＣテスタ、１０…ＤＵＴ、４１…データ出力回路、４２…Ｐ／Ｓ変換回路、４３…アンド回路、４４…カウンタ、４５…Ｐ／Ｓ変換回路、５０…Ｐ／Ｓ変換回路、ＶＲ…基準電圧、ＡＤＲ…アドレス情報、ＥＮ…イネーブル信号、ＭＴ…メモリトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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