(57)【要約】【課題】構成が簡単で安価に実現し得るＡ／Ｄ変換装置を用いて、アナログ信号を高速且つ高精度にデジタル値に変換することのできるＡ／Ｄ変換方法及び装置を提供する。【解決手段】パルス遅延回路１０を構成する複数の遅延ユニット２に入力信号Ｖｉｎを供給することで、各遅延ユニット２の遅延時間を変調し、クロックＣＫ一周期当たりにパルス信号が通過した遅延ユニット２の個数を数値化することにより、入力信号ＶｉｎをＡ／Ｄ変換する装置において、Ａ／Ｄ変換に用いるパルス位置数値化部１２を複数設ける。各数値化部１２には、単位時間△Ｔ分だけ互いに位相がずれたクロックＣＫ１〜ＣＫ４を入力することで、各数値化部１２で得られる数値データの分解能をＬＳＢの１／ｍ分だけ互いに異なる値に設定し、各数値化部１２で得られた数値データを加算器１４で加算することにより、最終的に得られる数値データＤＴＡの電圧分解能を高める。【選択図】図１
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【特許請求の範囲】
【請求項１】
アナログ入力信号を数値データに変換するＡ／Ｄ変換方法であって、
Ａ／Ｄ変換結果である数値データの電圧分解能が互いに異なる複数のＡ／Ｄ変換回路を用いて、前記アナログ入力信号を夫々数値化し、各数値化結果を加算することにより、前記アナログ入力信号の数値データを生成することを特徴とするＡ／Ｄ変換方法。
【請求項２】
前記各Ａ／Ｄ変換回路の電圧分解能には、所定の基準分解能をＡ／Ｄ変換回路の個数で除した単位分解能ステップでシフトさせた分解能を設定することを特徴とする請求項１に記載のＡ／Ｄ変換方法。
【請求項３】
アナログ入力信号を数値データに変換するＡ／Ｄ変換装置であって、
Ａ／Ｄ変換結果である数値データの電圧分解能が互いに異なる複数のＡ／Ｄ変換回路と、
該複数のＡ／Ｄ変換回路にて数値化された前記アナログ入力信号の数値化結果を加算する加算手段と、
を備えたことを特徴とするＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ入力信号を数値データに変換するＡ／Ｄ変換方法及び装置に関する。
【背景技術】
【０００２】
従来より、構成が簡単で高分解能のデジタル値が得られるＡ／Ｄ変換装置として、各種ゲート回路からなる複数の遅延ユニットをリング状に接続してなるパルス遅延回路に対して、電源電圧としてＡ／Ｄ変換対象となるアナログ入力信号を供給すると同時に、伝送用のパルス信号を入力することにより、パルス遅延回路内で、各遅延ユニットの遅延時間に対応した速度でパルス信号を周回させ、そのパルス信号の周回中、所定のサンプリング時間内にパルス遅延回路内でパルス信号が通過した遅延ユニットの個数をカウントすることにより、アナログ入力信号を数値データに変換するＡ／Ｄ変換装置が知られている（例えば、特許文献１参照）。
【０００３】
このＡ／Ｄ変換装置は、遅延ユニットの遅延時間が電源電圧に応じて変化するのを利用したものであり、アナログ入力信号を電源電圧としてパルス遅延回路を構成している各遅延ユニットに供給することで、パルス遅延回路内を周回するパルス信号の移動速度をアナログ入力信号にて変調し、その移動速度を、所定のサンプリング時間内にパルス信号が通過した遅延ユニットの個数をカウントすることにより測定し、その測定結果（カウント値）をＡ／Ｄ変換後の数値データとして出力する。
【０００４】
そして、このＡ／Ｄ変換装置によれば、パルス遅延回路を構成する遅延ユニット一段当たりの遅延時間とＡ／Ｄ変換を行う際のサンプリング時間とに応じて、得られる数値データの電圧分解能を設定でき、その数値データの電圧分解能を高めるためには、遅延ユニット一段当たりの遅延時間を短くするか、或いは、サンプリング時間を長くすればよいことから、高精度なＡ／Ｄ変換を実現し得るＡ／Ｄ変換装置を簡単な構成で安価に提供できることになる。
【特許文献１】特開平５−２５９９０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記Ａ／Ｄ変換装置において、パルス遅延回路を構成する遅延ユニット一段当たりの遅延時間は、遅延ユニットを構成する素子（インバータ等のゲート回路）の微細化レベル（ＣＭＯＳデザインルール）により決定されるため、Ａ／Ｄ変換の分解能を高めるためにパルス遅延回路の遅延ユニット一段当たりの遅延時間を短くするには限界がある。
【０００６】
また、上記Ａ／Ｄ変換装置において、Ａ／Ｄ変換の分解能を高めるためにＡ／Ｄ変換を行う際のサンプリング時間を長くすると、例えば、Ａ／Ｄ変換速度が数ＭＨｚ〜数十ＭＨｚというように、高速なＡ／Ｄ変換が要求されるシステムでは、スピード不足となってしまい、対応できなくなるという問題が生じる。
【０００７】
つまり、上記Ａ／Ｄ変換装置は所謂積分型のＡ／Ｄ変換装置であり、得られるデジタル値は、アナログ入力信号の変動成分をＡ／Ｄ変換のサンプリング時間によって積分したものとなるため、Ａ／Ｄ変換の分解能を高めるためにＡ／Ｄ変換時のサンプリング時間を長くすると、アナログ入力信号が変動する場合に、得られるデジタル値にその変動量を反映させることができず、高速なＡ／Ｄ変換が要求されるシステムでは利用することができなくなってしまうのである。
【０００８】
このため、従来、Ａ／Ｄ変換の速度と精度とが要求される装置では、上記のような積分型のＡ／Ｄ変換装置に比べて高速なＡ／Ｄ変換が可能な逐次比較型のＡ／Ｄ変換装置や、瞬時にＡ／Ｄ変換が可能な並列型（フラッシュ型とも呼ばれる）のＡ／Ｄ変換装置等が利用されている。
【０００９】
しかし、これらの逐次比較形や並列型のＡ／Ｄ変換装置において、Ａ／Ｄ変換の分解能を高めるには、その分解能に応じた多数の基準電圧を生成する必要があるため、Ａ／Ｄ変換の速度と精度が要求される装置においては、構成が複雑で高価なＡ／Ｄ変換装置を用いるしかなく、装置全体のコストアップを招くという問題が生じる。
【００１０】
本発明は、こうした問題に鑑みなされたものであり、構成が簡単で安価に実現し得るＡ／Ｄ変換装置を用いて、アナログ信号を高速且つ高精度にデジタル値に変換することのできるＡ／Ｄ変換方法及び装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
かかる目的を達成するためになされた請求項１記載のＡ／Ｄ変換方法によれば、Ａ／Ｄ変換結果である数値データの電圧分解能が互いに異なる複数のＡ／Ｄ変換回路を用いて、アナログ入力信号を夫々数値化し、各数値化結果を加算することにより、アナログ入力信号の数値データを生成する。
【００１２】
このため、本発明によれば、最終的に得られる数値データの分解能を高め、アナログ入力信号を精度よくＡ／Ｄ変換できるようになる。
なお、本発明方法においては、上述したパルス遅延回路を用いたＡ／Ｄ変換装置に限らず、他の積分型のＡ／Ｄ変換装置であっても、或いは、上述した逐次比較型や並列型等の他の方式のＡ／Ｄ変換装置であっても、Ａ／Ｄ変換回路として使用することができる。
【００１３】
但し、この場合、Ａ／Ｄ変換をより高精度に行うことができるようにするには、請求項２に記載のように、各Ａ／Ｄ変換回路の電圧分解能には、所定の基準分解能をＡ／Ｄ変換回路の個数で除した単位分解能ステップでシフトさせた分解能を設定することが望ましい。
【００１４】
つまり、このようにすれば、各Ａ／Ｄ変換回路で得られる数値データの分解能（換言すれば、その数値データの最下位ビット（ＬＳＢ）に対応する電圧値）が、各Ａ／Ｄ変換回路での分解能の１／ｍ（ｍはＡ／Ｄ変換回路の個数）分だけ互いにずれることになり、加算により最終的に得られる数値データの分解能を高めることができる。
【００１５】
一方、請求項３に記載の発明は、請求項１、２に記載のＡ／Ｄ変換方法を実現するのに好適なＡ／Ｄ変換装置に関するものである。
即ち、請求項３に記載のＡ／Ｄ変換装置においては、請求項１に記載のＡ／Ｄ変換方法に従い、Ａ／Ｄ変換結果である数値データの電圧分解能が互いに異なる複数のＡ／Ｄ変換回路を用いてアナログ入力信号を夫々数値化し、各Ａ／Ｄ変換回路にて得られた数値化結果を、加算手段にて加算する。
【００１６】
従って、請求項３に記載のＡ／Ｄ変換装置によれば、各Ａ／Ｄ変換回路の分解能を高めることなく、最終的に得られる数値データの分解能を高めることができるようになる。
なお、この請求項３に記載のＡ／Ｄ変換装置を実現するに当たって、最終的に得られる数値データの精度を高めるには、各Ａ／Ｄ変換回路の電圧分解能に、所定の基準分解能をＡ／Ｄ変換回路の個数で除した単位分解能ステップでシフトさせた分解能を設定することが望ましい。
【００１７】
ここで、請求項３に記載の発明は、パルス遅延回路を用いたＡ／Ｄ変換装置に限らず、二重積分型等の他の積分型のＡ／Ｄ変換装置であっても、或いは、逐次比較型や並列型等の他の方式のＡ／Ｄ変換装置であっても適用できるが、装置構成をより簡単にして、低コスト化を図るには、後述の実施形態に記載のＡ／Ｄ変換装置のように、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを複数個直列に接続してなるパルス遅延回路を設け、複数のＡ／Ｄ変換回路については、所定の単位時間分だけ互いに異なるサンプリング時間中に前記パルス遅延回路内で変化するパルス信号の位置を夫々数値化するｍ個のパルス位置数値化手段にて構成するとよい。
【００１８】
つまり、このようにすれば、アナログ入力信号のＡ／Ｄ変換に、Ａ／Ｄ変換用の基準電圧等を生成する必要のないパルス位置数値化手段を用いることができるので、その装置構成を簡単にして安価に実現できることになる。
【発明を実施するための最良の形態】
【００１９】
以下に本発明の実施形態を図面と共に説明する。
図１は本発明が適用された実施形態のＡ／Ｄ変換装置の構成を表すブロック図である。
図１（ａ）に示すように、本実施形態のＡ／Ｄ変換装置は、パルス信号を遅延させて出力する遅延ユニット２を複数個直列に接続することにより構成されたパルス遅延回路１０と、外部から周期的に入力されるｍ個（本実施形態では４個）のサンプリングクロックＣＫ１〜ＣＫ４の立上がり（又は立下がり）タイミングに同期して、そのサンプリングクロックＣＫ１〜ＣＫ４の一周期内にパルス遅延回路１０内でパルス信号が通過した遅延ユニットの個数を検出し、その検出結果を表す数値データＤＴ１〜ＤＴ４を出力するｍ個（４個）のパルス位置数値化部１２と、これら各パルス位置数値化部１２から出力されるｍ個（４個）の数値データＤＴ１〜ＤＴｍを加算することで「ｎ＋ｌｏｇ2 ｍ」ビットの数値データＤＴＡを生成する加算器１４とから構成されている。
【００２０】
パルス遅延回路１０を構成する各遅延ユニット２は、後述するインバータ（図３参照）等からなるゲート回路にて構成されており、各遅延ユニット２には、Ａ／Ｄ変換の対象となるアナログ入力信号（電圧）Ｖｉｎが駆動電圧として印加されている。
【００２１】
また、パルス遅延回路１０内での遅延ユニット２の接続段数は、各パルス位置数値化部１２において、対応するサンプリングクロックＣＫ１〜ＣＫ４の周期に同期して所定回数以上数値化動作を実行できるように、サンプリングクロックＣＫ１〜ＣＫ４の周期に比べて充分長い時間パルス信号を伝送できる段数に設定されている。
【００２２】
一方、４個のパルス位置数値化部１２は、図２に示す如く構成され、これら各パルス位置数値化部１２に、図１（ｂ）に示す一定周期（周期：Ｔｓ）の基準クロックＣＫ０と、この基準クロックＣＫ０に基づき生成された４個のサンプリングクロックＣＫ１〜ＣＫ４とが入力される。
【００２３】
すなわち、図２に示すように、４個のパルス位置数値化部１２は、夫々、対応するサンプリングクロックＣＫ１〜ＣＫ４の立上がり（又は立下がり）タイミングに同期して、パルス遅延回路１０内の各遅延ユニット２からの出力をラッチするラッチ回路２２と、ラッチ回路２２にてラッチされた各遅延ユニット２からの出力に基づき、パルス遅延回路１０内で遅延ユニット２からの出力がHighレベルからLow レベルに変化している位置（つまり、パルス遅延回路１０内でのパルス信号の到達位置）を検出するパルスセレクタ２４と、このパルスセレクタ２４による検出結果（パルス遅延回路１０内でのパルス信号の到達位置）を数値データに変換するエンコーダ２６と、エンコーダ２６からの出力をサンプリングクロックＣＫ１〜ＣＫ４の立上がり（又は立下がり）タイミングでラッチするラッチ回路３６と、エンコーダ２６から出力されている数値データ（現在値）とラッチ回路３６にラッチされている数値データ（前回値）との偏差を求め、これをｎビットの数値データＤＴ１〜ＤＴ４として出力する減算器３８と、から構成されている。
【００２４】
また、図１（ｂ）に示すように、４個のパルス位置数値化部１２に夫々入力される４個のサンプリングクロックＣＫ１〜ＣＫ４は、基準クロックＣＫ０を遅延させることにより生成されたものであり、各サンプリングクロックＣＫ１〜ＣＫ４の位相は、パルス遅延回路１０を構成する遅延ユニット２の遅延時間ＴｄをサンプリングクロックＣＫ１〜ＣＫ４の個数ｍ（つまり「４」）で除算した単位時間△Ｔだけ互いにずれている。つまり、サンプリングクロックＣＫ２〜ＣＫ４は、サンプリングクロックＣＫ１を基準に、単位時間△Ｔの整数倍の時間（１×△Ｔｓ、２×△Ｔｓ、３×△Ｔｓ）だけ遅延されている。
【００２５】
そして、各パルス位置数値化部１２のラッチ回路２２には、夫々、上記のように単位時間△Ｔ分だけ互いに位相がずれたサンプリングクロックＣＫ１〜ＣＫ４が夫々入力され、同じくラッチ回路３６には、これら４個のサンプリングクロックＣＫ１〜ＣＫ４を生成するのに用いた基準クロックＣＫ０（又は４個のサンプリングクロックＣＫ１〜ＣＫ４の中で基準となるサンプリングクロックＣＫ１）が入力される。
【００２６】
この結果、各パルス位置数値化部１２では、図１（ｂ）に示すように、サンプリングクロックＣＫ１の立上がり（又は立下がり）エッジを数値化の共通開始タイミングｔ０として、その共通開始タイミングｔ０から、各サンプリングクロックＣＫ１〜ＣＫ４の次の立上がり（又は立下がり）エッジまでのサンプリング時間中（Ｔｓ、Ｔｓ＋△Ｔ、Ｔｓ＋２×△Ｔ、Ｔｓ＋３×△ｔ）にパルス遅延回路１０内でパルス信号ＰＡが通過した遅延ユニット２の個数が数値化され、その数値化結果ＤＴ１〜ＤＴ４が加算器１４に入力されることになる。
【００２７】
このように構成された本実施形態のＡ／Ｄ変換装置においては、各遅延ユニット２の遅延時間が、アナログ入力信号Ｖｉｎの信号レベル（電圧レベル）に応じて変化し、その遅延時間は、アナログ入力信号Ｖｉｎの信号レベルが高いほど短くなる。
【００２８】
このため、パルス遅延回路１０にパルス信号ＰＡを入力して、パルス遅延回路１０内でパルス信号ＰＡを伝送させているときに、各パルス位置数値化部１２でサンプリングクロックＣＫ１〜ＣＫ４に同期して生成される数値データＤＴ１〜ＤＴ４は、夫々、アナログ入力信号Ｖｉｎの信号レベルに対応して変化し、アナログ入力信号Ｖｉｎの信号レベルが高い程、数値データＤＴ１〜ＤＴ４の値が大きくなる。つまり、各パルス位置数値化部１２では、アナログ入力信号ＶｉｎをＡ／Ｄ変換した数値データが得られることになる。
【００２９】
そして、本実施形態のＡ／Ｄ変換装置では、各パルス位置数値化部１２におけるサンプリング時間を、パルス遅延回路１０を構成する遅延ユニット２の遅延時間Ｔｄを１／ｍ（本実施形態では１／４）した時間分だけずらすようにしているため、各パルス位置数値化部１２でのＡ／Ｄ変換特性は、図３に例示するように、基準となるＡ／Ｄ変換特性の傾き（つまりＡ／Ｄ変換の感度）を変化させたものとなり、各パルス位置数値化部１２で得られる数値データの分解能を、ＬＳＢの１／ｍ分だけ互いに異なる値に設定できることになる。
【００３０】
よって、本実施形態のＡ／Ｄ変換装置によれば、アナログ入力信号Ｖｉｎの電圧レベルが一定であっても、各パルス位置数値化部１２の感度（換言すれば分解能）の違いによって、各パルス位置数値化部１２で得られる数値データが異なる値となり、その数値データを加算することにより、最終的に得られる数値データの分解能を高め、アナログ入力信号Ｖｉｎを精度よくＡ／Ｄ変換することができるようになる。
【００３１】
尚、本実施形態において、ｍ個（４個）のパルス位置数値化部１２は、本発明の複数のＡ／Ｄ変換回路に相当し、加算器１４は、本発明の加算手段に相当する。
ところで、パルス遅延回路１０を構成する遅延ユニット２としては、パルス信号ＰＡを、所定の遅延時間だけ遅延させて出力することができ、駆動電圧によってその遅延時間が変化する一般的なゲート回路であれば、どのようなものでも使用することができるが、その回路構成をより簡単にするには、各遅延ユニット２を、例えば、図４（ａ）に示すように構成するとよい。
【００３２】
即ち、図４（ａ）は、パルス遅延回路１０を構成する各遅延ユニット２を、Ｐチャネルトランジスタ（ＦＥＴ）とｎチャネルトランジスタ（ＦＥＴ）とからなるＣＭＯＳインバータＩＮＶ２段で構成し、入力パルスを、前後のＣＭＯＳインバータＩＮＶを構成するＰチャネルトランジスタとｎチャネルトランジスタとの動作時間で決まる所定時間だけ遅延させるようにしたものであるが、各遅延ユニット２をこのように構成すれば、遅延ユニット２を４個のトランジスタにて構成でき、しかも、これら各トランジスタは、ＣＭＯＳ集積回路を製造する際に極めて簡単に作成できることから、パルス遅延回路１０を安価に実現できることになる。
【００３３】
また、上記説明では、各遅延ユニット２の遅延時間をアナログ入力信号Ｖｉｎの信号レベルに応じて制御するために、アナログ入力信号Ｖｉｎを駆動電圧として各遅延ユニット２に印加するものとして説明したが、例えば、図４（ｂ）に示すように、遅延ユニット２を構成する各ＣＭＯＳインバータＩＮＶに、駆動電流を外部から制御するための制御トランジスタ（ＦＥＴ）Ｔｒｃが設けられている場合には、この制御トランジスタの制御端子（ゲート）に、制御信号として、アナログ入力信号Ｖｉｎを入力するようにしてもよい。
【００３４】
つまり、インバータＩＮＶ等のゲート回路は、直流電源から供給される駆動電流によっても、その動作時間が変化することから、図４（ｂ）に示すように、その駆動電流をアナログ入力信号Ｖｉｎに基づき制御するようにしても、上記と同様の効果が得られるＡ／Ｄ変換装置を実現できる。
【００３５】
また、パルス遅延回路１０を構成する遅延ユニット２は、必ずしもインバータＩＮＶ２段で構成する必要はなく、図４（ｃ）に示すように、Ｐチャネルトランジスタ（ＦＥＴ）とｎチャネルトランジスタ（ＦＥＴ）とからなるＣＭＯＳインバータＩＮＶ１段で構成してもよい。
【００３６】
そして、このように遅延ユニット２をＣＭＯＳインバータＩＮＶ１段で構成した場合には、パルス遅延回路１０へのパルス信号ＰＡの入力端子をLow レベルからHighレベル切り換えることにより、パルス信号ＰＡを入力すると、パルス遅延回路１０内での各遅延ユニット２の出力は、パルス信号ＰＡの入力側から奇数段目ではHighレベルからLow レベルへと順に切り変わり、偶数段目ではLow レベルからHighレベルへと順に切り変わることから、パルス位置数値化部１２のパルスセレクタ２４は、パルス遅延回路１０内で隣接する遅延ユニット２の出力が同レベルとなっている位置をパルス信号ＰＡの到達位置として検出するよう構成すればよい。
【００３７】
また、このように遅延ユニット２をＣＭＯＳインバータＩＮＶ１段で構成した場合、各遅延ユニット２の遅延時間は、遅延ユニット２をＣＭＯＳインバータＩＮＶ２段で構成した場合に比べて短くなる（約半分になる）ので、Ａ／Ｄ変換をより高速に行うことができるようになるが、ＣＭＯＳインバータＩＮＶは、入力パルスの立上がりから出力パルスが立ち下がるまでの遅延時間と、入力パルスの立下がりから出力パルスが立ち上がるまでの遅延時間とが異なることから、得られるＡ／Ｄ変換結果にばらつきが生じることがある。
【００３８】
従って、パルス遅延回路１０の遅延ユニット２をＣＭＯＳインバータＩＮＶ１段で構成したＡ／Ｄ変換装置は、より高速なＡ／Ｄ変換が要求されるシステムにて利用するようにするとよい。
【００３９】
また次に、本実施形態においては、各パルス位置数値化部１２に入力されるサンプリングクロックＣＫ１〜ＣＫ４は、基準クロックＣＫ０に基づき、パルス遅延回路１０を構成する遅延ユニット２の遅延時間Ｔｄを１／４した時間分だけ互いにずれるように設定されるものとして説明したが、こうしたサンプリングクロックＣＫ１〜ＣＫ４を生成するのに用いるサンプリングクロック発生回路としては、例えば、図５に示す如く構成すればよい。
【００４０】
図５に示すサンプリングクロック発生回路は、パルス遅延回路１０を構成する遅延ユニット２が、図４（ａ）に示したように、Ｐチャネルトランジスタ（ＦＥＴ）とｎチャネルトランジスタ（ＦＥＴ）とからなるＣＭＯＳインバータＩＮＶ２段で構成されている場合に用いられるものであり、図５（ａ）に示すように、前段のインバータＩＮＶ０と、後段のインバータＩＮＶ１〜ＩＮＶ４とを用いて、基準クロックＣＫ０を遅延させた４種類のサンプリングクロックＣＫ１〜ＣＫ４を生成するようにされている。
【００４１】
そして、各サンプリングクロックＣＫ１〜ＣＫ４を出力する後段のインバータＩＮＶ１〜ＩＮＶ４については、各サンプリングクロックＣＫ１〜ＣＫ４の位相が互いにＴｄ／４分だけずれるようにするために、図５（ｂ）に示すように、各インバータＩＮＶ１〜ＩＮＶ４を構成するＰチャネルトランジスタ（ＦＥＴ）及びｎチャネルトランジスタ（ＦＥＴ）のゲート長Ｌｐ、Ｌｎやトランジスタ幅Ｗｐ、Ｗｎが調整されている。
【００４２】
つまり、Ｐチャネルトランジスタ（ＦＥＴ）及びｎチャネルトランジスタ（ＦＥＴ）のゲート長Ｌｐ、Ｌｎやトランジスタ幅Ｗｐ、Ｗｎを調整することによって、図６に示すように、入力信号のレベル変化に対する出力レベルの遷移時間Ｔｆが遅延ユニット２の遅延時間Ｔｄとほぼ等しく、しかも、反転動作レベルが、夫々、前段のインバータＩＮＶ０からの出力レベルの変化分（Low レベルとHighレベルとの偏差）を「ｍ＋１」等分する（ここでは５当分）する電圧レベル（図に示す反転レベル１〜４）となるように設定されている。
【００４３】
すなわち、インバータＩＮＶ１〜ＩＮＶ４の反転動作レベルや遷移時間は、インバータＩＮＶ１〜ＩＮＶ４を構成するトランジスタの構造によって任意に設定することができることから、本実施形態では、例えば、Ｐチャネルトランジスタ（ＦＥＴ）のゲート長Ｌｐ及びＮチャンネルトランジスタ（ＦＥＴ）のゲート長Ｌｎ及びトランジスタ幅Ｗｎについては一定にし、Ｐチャンネルトランジスタ（ＦＥＴ）のトランジスタ幅Ｗｐを、各インバータＩＮＶ１〜ＩＮＶ４毎に、Ｗｐ１＞Ｗｐ２＞Ｗｐ３＞Ｗｐ４（但し、Ｗｐに対する添え字１〜４は、各インバータＩＮＶの添え字に対応）となるように設定することで、インバータＩＮＶ１の反転動作レベルが最も大きく、インバータＩＮＶ４の反転動作レベルが最も小さくなり、しかも、各インバータＩＮＶ１〜ＩＮＶ４の出力レベルの遷移時間Ｔｆが遅延ユニット２の遅延時間Ｔｄとほぼ等しくなるように設定しているのである。
【００４４】
また、パルス遅延回路１０を構成する遅延ユニット２の遅延時間Ｔｄは、アナログ入力信号Ｖｉｎによって変調されることから、その遅延時間Ｔｄの変化に対応して、各インバータＩＮＶ１〜ＩＮＶ４の反転動作レベルや遷移時間も変化するように、図５に示すサンプリングクロック発生回路の電源電圧には、アナログ入力信号Ｖｉｎ（もしくはアナログ入力信号Ｖｉｎから生成したアナログ入力信号Ｖｉｎと同レベルの電圧）を使用するようにされている。
【００４５】
そして、このように構成されたサンプリングクロック発生回路を用いて本実施形態のパルス位置数値化部１２に入力するサンプリングクロックＣＫ１〜ＣＫ４を生成するようにすれば、各サンプリングクロックＣＫ１〜ＣＫ４の位相差を、遅延ユニット２の遅延時間Ｔｄを１／ｍした時間に正確に設定することができるようになり、各パルス位置数値化部１２におけるＡ／Ｄ変換の感度（延いては分解能）を上述した所望特性に設定して、加算器１４から出力される数値データの精度を向上することが可能となる。
【００４６】
一方、本実施形態のＡ／Ｄ変換装置において、Ａ／Ｄ変換結果のＳＮ比（信号対雑音比）を高めるためには、図７に例示するように、加算器１４から出力される加算後の数値データＤＴＡを、Ｄ−フリップフロップ等からなるラッチ回路９６ａ、９６ｂ、９６ｃにて順次シフトしながらラッチし、各ラッチ回路９６ａ、９６ｂ、９６ｃにてラッチされた過去３回分の数値データＤＴＡと、加算器１４から出力される数値データＤＴＡの最新値とを加算回路９８にて加算することにより、数値データＤＴＡの移動平均をとるようにしてもよい。尚、図７では、加算回路９８から出力される移動平均後の数値データＤout が、加算器１４から出力される数値データＤＴＡのビット数に１ビットを加えた「ｎ＋ｌｏｇ2 ｍ＋１」ビットとなるように、加算回路９８を構成している。
【００４７】
以上、本発明の実施形態について説明したが、上記実施形態から明らかな如く、本発明のＡ／Ｄ変換装置は、デジタル回路のみで構成できるため、経時変化がなく信頼性が高く、耐環境性も優れたものとなる。このため、このように構成したＡ／Ｄ変換装置を用いれば、他方式のＡ／Ｄ変換装置では使用が困難である環境下でも使用することができ、例えば、使用環境の厳しいカーエレクトロニクスシステム用Ａ／Ｄ変換装置として非常に有効である。
【００４８】
但し、本発明のように、分解能が異なる複数のＡ／Ｄ変換回路（上記実施形態ではパルス位置数値化部１２）を用いてＡ／Ｄ変換した数値データを加算することによってＡ／Ｄ変換の精度を向上する考え方は、パルス遅延回路１０やパルス位置数値化部１２を用いてＡ／Ｄ変換を行うデジタル回路だけでなく、従来より周知のアナログ方式のＡ／Ｄ変換装置であっても同様に適用できる。
【００４９】
また、上記実施形態では、パルス遅延回路１０は、多数の遅延ユニット２を単に縦続接続するものとして説明したが、パルス遅延回路１０にはパルス信号を周回させるパルス周回回路を用い、各パルス位置数値化部１２では、パルス周回回路内でのパルス信号の周回回数をカウントする周回数カウンタからの出力を上位ビットデータとして取り込むようにしてもよい。
【図面の簡単な説明】
【００５０】
【図１】実施形態のＡ／Ｄ変換装置全体の構成及び各パルス位置数値化部に入力されるサンプリングクロックを説明する説明図である。
【図２】実施形態のパルス位置数値化部の構成を表すブロック図である。
【図３】実施形態の遅延ユニットの構成例を表す説明図である。
【図４】実施形態のパルス位置数値化部のＡ／Ｄ変換特性を説明する説明図である。
【図５】実施形態のＡ／Ｄ変換装置で用いられるサンプリングクロック発生回路の一例を表す説明図である。
【図６】図５に示したサンプリングクロック発生回路の動作を表す説明図である。
【図７】実施形態のＡ／Ｄ変換装置にＡ／Ｄ変換結果を移動平均する回路を設けたＡ／Ｄ変換装置全体の構成を表すブロック図である。
【符号の説明】
【００５１】
２…遅延ユニット、１０…パルス遅延回路、１２…パルス位置数値化部、１４…加算器、２２，３６…ラッチ回路、２４…パルスセレクタ、２６…エンコーダ、３８…減算器、９６ａ、９６ｂ、９６ｃ…ラッチ回路、９８…加算回路９８、ＩＮＶ，ＩＮＶ０〜ＩＮＶ４…インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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