(57)【要約】【課題】面内剪断応力を加えるための誘電体ストレッサ要素を有するトランジスタを提供すること。【解決手段】活性半導体領域と、いずれもこの活性半導体領域内に配置されたチャネル領域、ソース領域およびドレイン領域を有する電界効果トランジスタ（「ＦＥＴ」）とを含むチップが提供される。このＦＥＴは、チャネル領域の長さの方向である縦方向と、チャネル領域の幅の方向である横方向とを有する。水平に延びる上面を有する第１の誘電体ストレッサ要素は、活性半導体領域の北西部分など、活性半導体領域の１つの部分の下に延びる。水平に延びる上面を有する第２の誘電体ストレッサ要素は、活性半導体領域の南東部分など、活性半導体領域の第２の部分の下に延びる。第１および第２の誘電体ストレッサ要素はそれぞれ活性半導体領域と縁を共有し、この縁は上面から遠ざかる方向に延びる。【選択図】図１
2007123896.tif 000002
【特許請求の範囲】
【請求項１】
西縁、東縁、北縁および南縁を有し、前記西縁と前記東縁との間の方向である縦方向と、前記北縁と前記南縁との間の方向である横方向とを有する活性半導体領域と、
いずれも前記活性半導体領域の中に配置されたチャネル領域、ソース領域およびドレイン領域を有し、前記チャネル領域の長さが前記縦方向に配置され、前記チャネル領域の幅が前記横方向に配置された電界効果トランジスタ（「ＦＥＴ」）と、
前記活性半導体領域の前記北縁と前記西縁の間の北西部分の下にだけあり、水平に延びる上面を有し、前記活性半導体領域と縁を共有し、前記縁が前記上面から遠ざかる方向に延びる第１の誘電体ストレッサ要素と、
前記活性半導体領域の前記南縁と前記東縁の間の南東部分の下にだけあり、水平に延びる上面を有し、前記活性半導体領域と縁を共有し、前記縁が前記上面から遠ざかる方向に延びる第２の誘電体ストレッサ要素と
を含み、
前記第１の誘電体ストレッサ要素が、第１の方向の第１の応力を前記チャネル領域に加え、前記第２の誘電体ストレッサ要素が、前記第１の方向とは反対の第２の方向の第２の応力を前記チャネル領域に加え、その結果、前記第１の応力と前記第２の応力が互いに協力して、増大された剪断応力を前記チャネル領域に加える
チップ。
【請求項２】
前記第１の誘電体ストレッサ要素が前記第１の方向の圧縮応力を加え、前記第２の誘電体ストレッサ要素が前記第２の方向の圧縮応力を加える、請求項１に記載のチップ。
【請求項３】
前記第１の誘電体ストレッサ要素が前記第１の方向の引張応力を加え、前記第２の誘電体ストレッサ要素が前記第２の方向の引張応力を加える、請求項１に記載のチップ。
【請求項４】
前記活性半導体領域の前記南縁と前記西縁の間の南西部分の下にだけあり、水平に延びる上面を有し、前記活性半導体領域と縁を共有し、前記縁が前記上面から遠ざかる方向に延びる第３の誘電体ストレッサ要素と、
前記活性半導体領域の前記北縁と前記東縁の間の北東部分の下にだけあり、水平に延びる上面を有し、前記活性半導体領域と縁を共有し、前記縁が前記上面から遠ざかる方向に延びる第４の誘電体ストレッサ要素と
をさらに含み、
前記第３の誘電体ストレッサ要素が、前記第１および第２の方向のうちの一方の方向の剪断応力を前記チャネル領域に加え、前記第４の誘電体ストレッサ要素が、前記第１および第２の方向のうちの前記一方の方向とは逆の前記第１および第２の方向のうちのもう一方の方向の剪断応力を前記チャネル領域に加える、
請求項２に記載のチップ。
【請求項５】
前記第３の誘電体ストレッサ要素が、前記第１および第２の方向のうちの前記一方の方向の引張応力を加え、前記第４の誘電体ストレッサ要素が、前記第１および第２の方向のうちの前記もう一方の方向の引張応力を加える、請求項４に記載のチップ。
【請求項６】
前記活性半導体領域の前記南縁と前記西縁の間の南西部分の下にだけあり、水平に延びる上面を有し、前記活性半導体領域と縁を共有し、前記縁が前記上面から遠ざかる方向に延びる第３の誘電体ストレッサ要素と、
前記活性半導体領域の前記北縁と前記東縁の間の北東部分の下にだけあり、水平に延びる上面を有し、前記活性半導体領域と縁を共有し、前記縁が前記上面から遠ざかる方向に延びる第４の誘電体ストレッサ要素と
をさらに含み、
前記第３の誘電体ストレッサ要素が、前記第１および第２の方向のうちの一方の方向の剪断応力を前記チャネル領域に加え、前記第４の誘電体ストレッサ要素が、前記一方の方向とは逆の前記第１および第２の方向のうちのもう一方の方向の剪断応力を前記チャネル領域に加える、
請求項３に記載のチップ。
【請求項７】
前記第３の誘電体ストレッサ要素が、前記第１および第２の方向のうちの前記一方の方向の圧縮応力を加え、前記第４の誘電体ストレッサ要素が、前記第１および第２の方向のうちの前記もう一方の方向の圧縮応力を加える、請求項６に記載のチップ。
【請求項８】
前記第１の誘電体ストレッサ要素がトレンチ分離領域と接触し、前記トレンチ分離領域が、前記活性半導体領域と、前記北縁、前記東縁、前記南縁および前記西縁のうちの少なくとも１つを共有する、請求項１に記載のチップ。
【請求項９】
前記第１および第２の誘電体ストレッサ要素の前記縁が、前記第１および第２の誘電体ストレッサ要素の前記上面から遠ざかる少なくとも概ね垂直な方向に延びる、請求項１に記載のチップ。
【請求項１０】
前記ＦＥＴがさらに、前記チャネル領域の上に導電性部分を有するゲート導体を含み、前記導電性部分が、垂直方向を向いた第１のゲート縁と、前記第１のゲート縁の反対側の垂直方向を向いた第２のゲート縁とを有し、前記第１の誘電体ストレッサ要素の前記縁が前記第１のゲート縁と整列し、前記第２の誘電体ストレッサ要素の前記縁が前記第２のゲート縁と整列した、請求項１に記載のチップ。
【請求項１１】
前記活性半導体領域の前記北縁、前記東縁、前記南縁および前記西縁がそれぞれ、前記トレンチ分離領域との間で共有され、前記第１の誘電体ストレッサ要素が、前記北縁および前記西縁と、それらの全長よりも実質的に短い長さにわたって接触し、前記第２の誘電体ストレッサ要素が、前記南縁および前記東縁と、それらの全長よりも実質的に短い長さにわたって接触した、請求項８に記載のチップ。
【請求項１２】
西縁、東縁、北縁および南縁を有し、前記西縁と前記東縁との間の方向である縦方向と、前記北縁と前記南縁の間の方向である横方向とを有する活性半導体領域と、
いずれも前記活性半導体領域の中に配置されたチャネル領域、ソース領域およびドレイン領域を有し、前記チャネル領域の長さが前記縦方向に配置され、前記チャネル領域の幅が前記横方向に配置された電界効果トランジスタ（「ＦＥＴ」）と、
前記活性半導体領域の前記南縁と前記西縁の間の南西部分の下にだけあり、水平に延びる上面を有し、前記活性半導体領域と縁を共有し、前記縁が前記上面から遠ざかる方向に延びる第１の誘電体ストレッサ要素と、
前記活性半導体領域の前記北縁と前記東縁の間の北東部分の下にだけあり、水平に延びる上面を有し、前記活性半導体領域と縁を共有し、前記縁が前記上面から遠ざかる方向に延びる第２の誘電体ストレッサ要素と
を含み、
前記第１の誘電体ストレッサ要素が、第１の方向の第１の応力を前記チャネル領域に加え、前記第２の誘電体ストレッサ要素が、前記第１の方向とは反対の第２の方向の第２の応力を前記チャネル領域に加え、その結果、前記第１の応力と第２の応力が互いに協力して、増大された剪断応力を前記チャネル領域に加える
チップ。
【請求項１３】
前記第１の誘電体ストレッサ要素が前記第１の方向の圧縮応力を加え、前記第２の誘電体ストレッサ要素が前記第２の方向の圧縮応力を加える、請求項１２に記載のチップ。
【請求項１４】
前記第１の誘電体ストレッサ要素が前記第１の方向の引張応力を加え、前記第２の誘電体ストレッサ要素が前記第２の方向の引張応力を加える、請求項１２に記載のチップ。
【請求項１５】
半導体基板内に、第１の埋込み多孔質半導体領域および第２の埋込み多孔質半導体領域を形成するステップであって、前記第１および第２の埋込み多孔質半導体領域が前記基板の上部半導体部分の下に配置され、前記第１および第２の埋込み多孔質半導体領域が多数のボイドと、前記上部半導体部分の密度よりも実質的に小さい密度とを有するステップと、
前記第１および第２の埋込み多孔質半導体領域を酸化して、第１の誘電体ストレッサ要素および第２の誘電体ストレッサ要素を形成するステップと、
いずれも前記上部半導体部分内に延びるチャネル領域、ソース領域およびドレイン領域を有し、前記第１の誘電体ストレッサ要素の上に部分的に重なり、前記第２の誘電体ストレッサ要素の上に部分的に重なる電界効果トランジスタ（「ＦＥＴ」）を形成するステップと
を含み、
前記第１の誘電体ストレッサ要素が、第１の方向の第１の応力を前記チャネル領域に加え、前記第２の誘電体ストレッサ要素が、前記第１の方向とは反対の第２の方向の第２の応力を前記チャネル領域に加え、その結果、前記第１の応力と第２の応力が互いに協力して、増大された剪断応力を前記チャネル領域に加える
電界効果トランジスタ（「ＦＥＴ」）デバイスの製造方法。
【請求項１６】
前記第１および第２の埋込み多孔質半導体領域を形成する前記ステップが、マスクの第１および第２の開口を通してそれぞれ前記基板の第１および第２の領域にドーパントを注入するステップと、前記基板を陽極処理プロセスに暴露するステップとを含む、請求項１５に記載のＦＥＴ製造方法。
【請求項１７】
前記第１および第２の埋込み多孔質半導体領域を形成する前記ステップがさらに、前記第１および第２の埋込み多孔質半導体領域内の前記ドーパントの濃度を低減させるためのプリベーク・プロセスを含む、請求項１６に記載のＦＥＴ製造方法。
【請求項１８】
前記ドーパントを注入する前記ステップが、前記第１および第２の領域が前記基板の主表面に露出している間に前記第１および第２の領域に前記ドーパントを注入するように実行され、前記方法がさらに、前記基板に前記陽極処理プロセスを施す前に、エピタキシャル層を成長させて、前記上部半導体部分を形成するステップを含む、請求項１６に記載のＦＥＴ製造方法。
【請求項１９】
前記注入ステップが実行されるときに、前記第１および第２の領域が前記上部半導体部分の下に配置されている、請求項１５に記載のＦＥＴ製造方法。
【請求項２０】
前記第１および第２の誘電体ストレッサ要素の縁が、前記注入ステップ中にフォトリソグラフィによって決定される、請求項１６に記載のＦＥＴ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスおよび処理に関する。詳細には本発明は、誘電体ストレッサ要素（dielectricstressor element）を有する半導体デバイスおよびその製造方法に関する。
【背景技術】
【０００２】
あるタイプのトランジスタに圧縮応力（compressive stress）または引張応力（tensilestress）を加えて、それらの性能を向上させることができる。具体的には、ｐ型電界効果トランジスタ（「ＰＦＥＴ」）の性能は、チャネル領域に縦方向（電流の方向）の圧縮応力が加えられたときに向上する。一方、ｎ型電界効果トランジスタ（「ＮＦＥＴ」）の性能は、チャネル領域に縦方向の引張応力が加えられたときに向上する。
【０００３】
トランジスタのチャネル領域に有益な応力を加えるための様々な構造が提案されている。いくつかの事例では、有益な応力を加えるためにＮＦＥＴまたはＰＦＥＴの近くに１つまたは複数の誘電体ストレッサ要素を配置することが提案されている。例えば、同一譲受人のU.S. Patent Publication No. 2004/0113174は、ＮＦＥＴまたはＰＦＥＴを収容する活性半導体領域の外縁の分離領域に誘電体ストレッサ要素を埋め込む方法を記載している。このような場合、誘電体ストレッサ要素と分離領域が併合され、ストレッサ要素と分離領域を形成するために使用される処理が併合される。効率化を可能にする一方、これらの分離−ストレッサ要素は、潜在的に相容れない要件である、応力を加える機能に対する要件と、分離機能に対する要件と、これらの機能を製造するために必要とされる処理の要件とがすべて同時に満たされる設計点に到達することを要求する。
【特許文献１】U.S. Patent Publication No.2004/0113174
【特許文献２】U.S. Patent Publication No.2005/0067294
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、この知られている技術によれば、ＮＦＥＴまたはＰＦＥＴに応力を加えるために使用される誘電体ストレッサ要素の位置が、分離領域が置かれた位置に拘束される。この拘束条件を克服するため、構造および処理のさらなる改良が待たれることは明白である。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、西縁、東縁、北縁および南縁を有し、西縁と東縁との間の方向である縦方向と、北縁と南縁との間の方向である横方向とを有する活性半導体領域を含むチップが提供される。電界効果トランジスタ（「ＦＥＴ」）は、いずれも活性半導体領域の中に配置されたチャネル領域、ソース領域およびドレイン領域を有する。チャネル領域の長さは縦方向に配置され、チャネル領域の幅は横方向に配置される。
【０００６】
第１の誘電体ストレッサ要素は、活性半導体領域の北縁と西縁の間の北西部分の下にだけあり、水平に延びる上面を有し、活性半導体領域と縁を共有し、この縁は上面から遠ざかる方向に延びる。第２の誘電体ストレッサ要素は、活性半導体領域の南縁と東縁の間の南東部分の下にだけあり、水平に延びる上面を有し、活性半導体領域と縁を共有し、この縁は上面から遠ざかる方向に延びる。
【０００７】
第１の誘電体ストレッサ要素は第１の方向の応力をチャネル領域に加え、第２の誘電体ストレッサ要素は、第１の方向とは反対の第２の方向の応力をチャネル領域に加える。これらの２つの誘電体ストレッサ要素は互いに協力して、増大された剪断応力をチャネル領域に加える。
【発明を実施するための最良の形態】
【０００８】
ＰＦＥＴまたはＮＦＥＴトランジスタのチャネル領域に圧縮応力または引張応力あるいはその両方を加える新たな方法が本発明の実施形態によって提供される。これらの実施形態は単純な処理を提供し、集積回路または「チップ（chip）」のＰＦＥＴおよびＮＦＥＴトランジスタを製造する現行の方法に組み込むことが可能である。本明細書に記載の本発明の様々な実施形態によれば、ＦＥＴは、活性半導体領域の異なる部分の下にある少なくとも２つの埋め込まれた誘電体ストレッサ要素（埋込み誘電体ストレッサ要素）が、チャネル領域に異なる方向の応力を加え、その結果、ＦＥＴのチャネル領域に剪断応力（shearstress）が加えられる様々な形態で提供される。
【０００９】
図１は、ＰＦＥＴ１００と、ＰＦＥＴのチャネル領域（図１では見ることができない）に圧縮応力を加えるために使用される埋込み誘電体ストレッサ領域１５０、１５２とを示す上面図である。図１に示されているように、ＰＦＥＴ１００は、分離領域によって境界された活性半導体領域１０４を含み、この分離領域の例はトレンチ分離領域、例えば浅いトレンチ分離（「ＳＴＩ」）領域１０６である。したがってＳＴＩ領域１０６は、活性半導体領域１０４の境界または「縁」を画定する。
【００１０】
ＰＦＥＴ１００を記述する際には、ＰＦＥＴの諸要素と埋込み誘電体ストレッサ要素との位置関係の基準系（frame of reference）を設けることが有用である。方位計の方向、すなわち東西南北は、ＰＦＥＴを記述するための有用な基準系となる。これらの方向は記号１０１によって指示される。ＰＦＥＴ１００は任意の向き、真の北からの任意の角度で動作することができるので、これらの方向は真の東西南北と一致する必要はない。記号１０１によって指示される方向は、ＰＦＥＴ１００の様々な要素の互いに対する配置および向きを記述する際に有用である。
【００１１】
活性半導体領域１０４の縁は西縁１０８および東縁１１０を含み、東縁は、ＰＦＥＴの縦（東西）方向１１２に沿って西縁の反対側にある。ＳＴＩ領域１０６はさらに、活性半導体領域１０４の北縁１１４および南縁１１６を画定し、南縁は、ＰＦＥＴの横方向１１８に沿って北縁の反対側にある。図１にさらに示されているように、ソース領域１２２とドレイン領域１２４の間の活性半導体領域の上に、ゲート導体１２１と誘電体側壁またはスペーサ１２３とを含むゲート１２０がある。図１に示したＰＦＥＴでは、第１および第２の誘電体ストレッサ要素１５０、１５２が活性半導体領域１０４に圧縮応力を加える。具体的には、活性半導体領域１０４の北西部分の下に第１の誘電体ストレッサ要素１５０があり、活性半導体領域１０４の南東部分の下に第２の誘電体ストレッサ要素１５２がある。第１および第２の誘電体ストレッサ要素は、矢印１５６および１５８によって示されているように、ＰＦＥＴのチャネル領域に反対方向の応力を加える。これらの誘電体ストレッサ要素の効果は、活性半導体領域の反対側（北と南）の縁１１４、１１６のところでＰＦＥＴのチャネル領域に逆向きの力を加え、それにより面内（in-plane）剪断応力を加えることである。
【００１２】
図２は、図１の線１Ｂ−１Ｂで切ったＰＦＥＴ１００の断面図である。この図に示されているとおり、活性半導体領域１０４はバルク半導体基板１６２の中に形成され、バルク半導体基板１６２はシリコン基板であることが好ましい。活性半導体領域１０４の面１０５は活性半導体領域の主表面を画定する。ゲート導体１２１とスペーサ１２３とを含むゲート１２０はＰＦＥＴのチャネル領域１３２の上にあり、チャネル領域１３２はゲート誘電体１２５によってゲート導体１２１から離隔されている。チャネル領域１３２の縁は、ゲート導体の第１の縁１３４の縦方向における位置とその反対側の第２のゲート縁１３６の縦方向における位置とによって決定される。ソース領域１２２は、任意選択で延長領域またはハロー領域１２６あるいはその両方を含み、第１のゲート縁１３４の近傍から、ＳＴＩ領域１０６のある活性半導体領域の西縁１０８まで延びる。ドレイン領域１２４は、任意選択で延長領域またはハロー領域１２７あるいはその両方を含み、第２のゲート縁１３６の近傍から、ＳＴＩ領域１０６のある活性半導体領域の東縁１１０まで延びる。
【００１３】
図２にさらに示されているように、第１の埋込み誘電体ストレッサ要素１５０は、ソース領域１２２の一部分を含む活性半導体領域の一部分の下にある。第１の埋込み誘電体ストレッサ要素１５０は、水平方向に延びる上面１４０（すなわちＰＦＥＴの縦方向１１２および横方向に延びる上面）を有する。第１の誘電体ストレッサ要素は活性半導体領域全体の下にあるわけではなく、第１の誘電体ストレッサ領域は活性半導体領域と縁１４２を共有する。この縁は、概ね水平な上面１４０から下方へ延びており、この方向は垂直成分を有する。誘電体ストレッサ要素の縁１４２は、活性半導体領域の縁１０８と破線によって示されたゲート導体１２１の近い方の縁（第１のゲート縁１３４）との間の距離の約半分のところに位置することが好ましい。
【００１４】
図３は、図１の線１Ｃ−１Ｃで切ったＰＦＥＴ１００の断面図である。図３に示されているように、第２の埋込み誘電体ストレッサ要素は、ドレイン領域１２４の一部分を含む活性半導体領域の一部分の下にある。第２の埋込み誘電体ストレッサ要素１５２も、水平方向に延びる上面１４４を有する。第１の誘電体ストレッサ領域と同様に、第２の誘電体ストレッサ領域は活性半導体領域と縁１４６を共有し、縁１４６は概ね、概ね水平な上面１４４から下方へ延びている。同様に、第２の誘電体ストレッサ要素の縁は、活性半導体領域の縁１１０とこの縁に近い方のゲート縁（第２のゲート縁１３６）との間に配置される。
【００１５】
図４は、図１〜３を参照して先に示し説明した実施形態の一変形形態に基づくＰＦＥＴ２４０の上面図である。ＰＦＥＴ２４０に関して、誘電体ストレッサ要素２５０、２５２が活性半導体領域の南西部分および北東部分の下にある他は、トランジスタおよび埋込み誘電体要素２５０、２５２のすべての特徴は、先に示し説明したＰＦＥＴ１００（図１〜３）の特徴と同じである。ＰＦＥＴ１００と同様に、誘電体ストレッサ要素２５０、２５２には圧縮応力が生じている。これらの誘電体ストレッサ要素は、矢印２５６、２５８によって示されている反対向きの力を加え、この力が、チャネル領域に剪断応力を加える。
【００１６】
前述の実施形態では、圧縮応力が生じた誘電体要素をＰＦＥＴとともに使用し、引張応力が生じた誘電体要素をＮＦＥＴとともに使用するが、このことは、引張応力が生じた誘電体要素をＰＦＥＴとともに使用することを妨げず、圧縮応力が生じた誘電体要素をＮＦＥＴとともに使用することを妨げない。ＦＥＴに加えられた剪断応力の有益な効果は、ＮＦＥＴに加わっているやや圧縮的な応力の効果またはＰＦＥＴに加わっているやや引張り的な応力の効果に打ち勝ち、またはこれらの効果を少なくとも緩和することができる。
【００１７】
さらに、特に相補型金属酸化物半導体（「ＣＭＯＳ」）チップでは、特定のチップに一方のタイプの応力要素（引張または圧縮応力要素）だけを配置した方が都合がよいことがある。このような場合、ＰＦＥＴまたはＮＦＥＴに加えられた面内剪断応力に由来する正味の利点によって、より好ましくない圧縮応力がＮＦＥＴに加えられること、またはより好ましくない引張応力がＰＦＥＴに加えられることは容認される。
【００１８】
図５は、本発明の他の実施形態に基づくＮＦＥＴ３００の上面図である。この実施形態では、ＰＦＥＴ１００（図１〜３）の実施形態と同様に、活性半導体領域の北西部分および南東部分の下に、それぞれ埋込み誘電体ストレッサ要素３５０および３５２がある。しかし、前述の実施形態とは対照的に、埋込み誘電体ストレッサ要素３５０、３５２は、ＮＦＥＴ３００のチャネル領域に引張応力を加える。このことは図６および図７の断面図に最もよく示されている。図６は図５の線３Ｂ−３Ｂで切った断面図、図７は図５の線３Ｃ−３Ｃで切った断面図である。図６に示すように、第１の埋込み誘電体ストレッサ要素３５０は、引張応力が生じた誘電体要素である。このストレッサ要素は、「つぶれ酸化物（collapsed oxide）」領域の形態、すなわち半導体基板の半導体材料によって以前占められていた体積からわずかに収縮した酸化物の領域の形態をとることが好ましい。同様に、図７に示すように、第２の埋込み誘電体ストレッサ要素３５２も引張応力が生じた誘電体要素である。このストレッサ要素も「つぶれ酸化物」領域の形態であることが好ましい。誘電体ストレッサ要素によって加えられる応力が引張応力であること、およびトランジスタがＰＦＥＴではなくＮＦＥＴであることを除き、図６および７に示された他の特徴はすべて、図１〜３に示したＰＦＥＴに関して先に示し説明した特徴と同じである。
【００１９】
本発明の他の実施形態を、図８の上面図ならびに図９および１０の断面図に示す。これらの断面図はそれぞれ線４Ｂ−４Ｂおよび線４Ｃ−４Ｃで切った断面図である。この実施形態では、誘電体ストレッサ要素が、活性半導体領域の北西部分および南東部分の下にある、圧縮応力が生じた要素４５０、４５２を含む。さらに、活性半導体領域の南西部分および北東部分の下にある別の誘電体ストレッサ要素４５４、４５６には引張応力が生じている。圧縮応力が生じたこれらの要素と引張応力が生じたこれらの要素は協力して、基板の活性半導体領域の中に形成されたＦＥＴのチャネル領域に剪断応力を加える。ＦＥＴはＰＦＥＴまたはＮＦＥＴとすることができる。このほかの点において、図８から図１０に示されたＦＥＴの他の特徴はすべて、図１〜３に示したＰＦＥＴに関して先に示し説明した特徴と同じである。
【００２０】
図１１に、圧縮応力が生じた誘電体要素５５０および５５２の配置が図８から図１０に示したものとは異なる別の変形形態を示す。この図では、圧縮応力が生じた誘電体要素５５０および５５２がそれぞれ、活性半導体領域の南西部分および北東部分の下にある。一方、引張応力が生じた誘電体要素５５４、５５６はそれぞれ、活性半導体領域の北西部分および南東部分の下にある。
【００２１】
図１２は、図８から図１０に関して先に説明した実施形態の一変形形態を示す上面図である。この図に示されているように、誘電体ストレッサ要素６５０、６５２、６５４および６５６は、活性半導体領域の下にさらに延びて、誘電体ストレッサ要素の縁がそれぞれ、ＦＥＴの第１のゲート縁または第２のゲート縁まで延びている。ＦＥＴはＰＦＥＴまたはＮＦＥＴとすることができる。このように誘電体ストレッサ要素の縁がチャネル領域に近いことは、ＦＥＴのチャネル領域に高いレベルの剪断応力を加えるのに役立つ。
【００２２】
次に、図１３から図１６を参照して、ＦＥＴ１００（図１、図２および図３）を製造する方法を説明する。この方法は、同一譲受人のチョウ（choe）他のU.S. Patent Publication No. 2005/0067294に記載されているプロセスと同様のプロセスを利用する。U.S.Patent Publication No. 2005/0067294では、シリコン基板の一領域に注入を実施し、この領域を処理して、シリコン・オン・インシュレータ（「ＳＯＩ」）基板の埋込み酸化層を形成する。ｐ型ドーパント（例えばＧａ、Ａｌ、ＢおよびＢＦ２）のイオン注入およびその後の陽極処理（anodization）によって、多孔質シリコン領域を形成する。次いでこの多孔質シリコン領域を酸化して、埋込み酸化層を形成する。
【００２３】
本発明のプロセスでは、活性半導体領域の一部（全体ではない）の下にある半導体基板、例えばシリコン基板のいくつかの位置に、誘電体ストレッサ要素を形成する。図１３に示すように、マスキング層２００、例えばフォトレジストをパターニングし、基板１３０の主表面２０７の下にある埋込み領域２０２にｐ型ドーパントを注入する。図１の上面図に関して言うと、以下の説明は、このような２つの埋込み領域の同時注入および同時処理に関する。図１の線１Ｃ−１Ｃに沿って切った別の断面図（図示せず）を示すとすれば、それは、第２の領域を形成、処理して第２の埋込み誘電体ストレッサ要素１５２（図１）とするために同時に実施される同じプロセス・ステップを示すものとなろう。注入するとき、領域２０２のドーパント濃度は、約１×１０１９ｃｍ−３から約５×１０２０ｃｍ−３、またはそれ以上とすることができる。いずれにしても、達成されるホウ素濃度は、単結晶シリコン中の通常の（ｐ−）ｐ型ドーパント濃度よりもかなり、すなわち１桁または数桁高くなければならない。ドーパントは本質的にホウ素（Ｂ）またはフッ化ホウ素（ＢＦ２）からなることが好ましいが、代わりにガリウム（Ｇａ）およびアルミニウム（Ａｌ）を使用することもできる。半導体基板中のイオンが注入される深さが誘電体ストレッサ要素の厚さを決める。注入の深さは、注入が実施されるエネルギーによって選択される。この注入は、フォトリソグラフィによってパターニングされたマスキング層を通して実行されるので、領域２０２に注入を実施するこのプロセスが注入領域の縁２０３を画定し、このような縁２０３は、注入が実施された領域の水平な上面２０１から遠ざかる方向に延びる。
【００２４】
その後、マスキング層２００、例えばフォトレジスト層を剥がし、半導体基板を陽極処理プロセスにかけて、ｐ型にドープされたこのポケット（pocket）領域を多孔質の埋込み半導体領域に変化させる。この陽極処理プロセスの結果、ポケット領域は多孔質の半導体領域になる。
【００２５】
陽極処理プロセスは以下のとおりである。本質的にシリコンからなることが好ましく、ｐ型ドーパントが注入された埋込みポケット領域を有する半導体基板１３０を、白金電極と同様に、フッ化水素（Ｈｆ）溶液を含む浴の中に入れ、好ましくはこの浴の中に沈める。半導体基板１３０を電流源の正端子に接続し、白金電極をその電流源の負端子に接続し、正端子に接続された電流源と導電連絡した状態で接続する。電流源は、半導体基板およびＨＦ溶液に、陽極処理プロセスを制御する陽極処理電流を供給する。陽極処理電流のもとで、ＨＦ溶液は、単結晶半導体（シリコン）の中を、より高濃度にｐ型ドープされたポケット領域まで容易に拡散する。
【００２６】
これらの高濃度ポケット領域では、ＨＦ溶液がこの濃くドープされたｐ型シリコンと反応して、図１４に示す多孔質シリコン・ポケット領域２０５を形成する。重ねて言うが、ポケット領域２０５と同時に、１つまたは複数の追加の多孔質シリコン・ポケット領域を形成することが好ましい。それらのシリコン・ポケット領域は図１４では見ることができない。このステップは、後述する追加のマスキング層２０８を形成するステップの前に実行される。陽極処理電流は、このプロセスの結果得ようとする多孔質シリコン領域２０５の多孔率（porosity）または密度に応じて、１ｍＡ／ｃｍ２から１００ｍＡ／ｃｍ２である。多孔率の制御には、シリコン中のホウ素または他のｐ型ドーパントの濃度と陽極処理電流の大きさの両方を使用することができる。すなわち、これらのパラメータが埋込みポケット領域の密度を制御する。埋込みポケット領域の密度は、埋込みポケット領域内に残ったシリコンの質量をその体積で割ることによって決定される。例えば、低多孔率領域、すなわち比較的に高い密度を有する領域は、元のシリコン基板の密度の約４４％超の密度を有する領域である。一方、高多孔率領域、すなわち比較的に低い密度を有する領域は、元のシリコン基板の密度の約４４％未満の密度を有する領域である。
【００２７】
陽極処理の後、この基板を、シリコンの中に残った注入ホウ素の大部分を除去する水素ベークにかける。この段階でシリコン基板から高濃度のホウ素を除去することが必要なのは、異なるやり方でドープされるトランジスタの諸領域、すなわちチャネル領域、ソースおよびドレイン領域、ハロー領域または延長領域あるいはその両方を画定するために使用されるその後のプロセスをこのような高濃度のホウ素が妨害することを防ぐためである。この水素ベークは、摂氏約８００度（「℃」）から１，０００℃で、約３０秒から３０分実施する。
【００２８】
この陽極処理プロセスおよびポストベーク・プロセスの後、少なくとも大体においてポケット領域と同一の広がりを持つ位置に多孔質シリコンの領域が残る。図１４の断面図ではこのような多孔質シリコン領域２０５が１つだけ見えている。多孔質シリコン領域は多数のボイド（ｖｏｉｄ）を含む領域である。電子顕微鏡で見ると、多孔質シリコン領域は、残ったシリコン材料の構造を接続することによって互いに支持された多数のボイドを有する、スポンジまたは発泡材料に似た外観を有する。多孔質シリコン領域の多孔率は、少なくとも１つには、埋込みポケット領域の初期ホウ素濃度によって決定される。前述のとおり、ポケット領域に注入されるホウ素のドーズ量を適当に選択することによって、または陽極処理電流の量を制御することによって、あるいはこの両方によって、埋込みポケット領域からシリコン材料をほとんど除去しないこと、または埋込みポケット領域からずっと多くのシリコン材料を除去することができる。
【００２９】
次に、図１４に示すように、基板の主表面２０７の上に別のマスキング層２０８、例えばフォトレジストを付着させ、パターニングする。次いで、図１５に示すように、このマスキング層を用いて基板をパターニングして、埋込み多孔質領域の上の上部シリコン層２０６の中にトレンチ２１０を形成し、活性半導体領域１０４の縁１０８、１１０を画定する。トレンチ２１０は、多孔質シリコン領域が露出する位置にエッチングする。次いで、例えば窒化シリコンのスペーサ２１２を表面に形成することによって活性半導体領域の縁を適宜保護した後、露出した多孔質シリコン領域を、図１を参照して先に説明した誘電体ストレッサ要素１５０、１５２を形成する酸化プロセスにかける。
【００３０】
図１６に上記実施形態の一変形形態を示す。この実施形態では、埋込み多孔質シリコン領域を画定するために使用されるｐ型ドーパントの注入が、図１３に関して先に説明した表面下の埋込み領域に直接に実施されるのではなく、基板の露出した表面の領域に実施される。具体的には、図１６に示すように、この最初の注入を、誘電体ストレッサ要素１５０（図１）に対応する領域２０２’と、誘電体ストレッサ要素１５２（図１）に対応する図１６では見ることができない別の領域に同時に実行する。これらの領域は、基板１３０の露出した最初の主表面２０７’から下方へ延びる。このような注入の後、フォトレジストを剥がし、注入プロセスによる単結晶シリコン材料の損傷を回復させるために基板をアニールする。次いで、注入された領域を含む半導体基板の露出した表面にシリコンのエピタキシャル層を成長させて、図１３に示された構造と本質的に同じように見える構造を形成する。このエピタキシャル層は、後にその中に電界効果トランジスタ（「ＦＥＴ」）が形成される活性半導体領域２０６を含む。エピタキシャル半導体層を成長させて図１３に示されているような構造を形成した結果、注入領域は、「ポケット領域」とも呼ばれる埋込み注入領域となり、これらのポケット領域はそれぞれ、活性半導体領域２０６の下にあって水平方向に延びる上面２０１を有する。具体的にはこれらのポケット領域は、活性半導体領域２０６の水平な主表面２０７に平行に、水平方向に延びる。それぞれのポケット領域は活性半導体領域２０６と縁２０３を共有し、縁２０３は、上面２０１が延びる水平方向から遠ざかる方向に延びる。その後、処理は、埋込み多孔質シリコン領域２０５を形成するための注入領域２０２の陽極処理、後続の処理へと続き、これらは図１４および１５に関して先に説明した方法で実施される。
【００３１】
多孔質領域内の多孔率に応じて、誘電体ストレッサ要素は半導体基板の隣接する部分に圧縮応力または引張応力を加える。この効果は以下のように説明される。二酸化シリコンの体積は２．２５：１の比率でシリコンよりも大きい。したがって、それぞれの多孔質シリコン領域内に残ったシリコンの割合が１／２．２５よりも大きい（すなわち多孔質シリコン領域の体積内に残ったシリコンの質量が元の質量の約４４％よりも大きい）とき、多孔質領域が酸化されると、結果として生じる二酸化シリコンは膨張し、これによって誘電体領域に圧縮応力が生じる。言い換えると、多孔率が５６％未満のとき、すなわち多孔質シリコン領域の画定された体積から除去された質量が元の質量の５６％未満であるとき、結果として生じる二酸化シリコンは膨張して、圧縮応力が生じる。
【００３２】
反対に、多孔率が５６％よりも大きいとき、結果として生じる二酸化シリコンは収縮し、それによって結果として生じる誘電体領域に引張応力が生じる。前述のとおり、多孔率は、少なくとも部分的には、領域にホウ素が注入される条件および陽極処理プロセスの条件によって決定される。一般に、注入されたホウ素濃度が高いほど多孔率は高くなり、注入されたホウ素濃度が低いほど多孔率は低くなる。また、一般に、陽極処理プロセスの電流密度が高いほど高い多孔率を達成することができる。反対に、電流密度が低いほど低い多孔率が達成される。
【００３３】
以上に説明したプロセスでは、注入領域の縁がリソグラフィによって画定される。したがって、多孔質シリコン領域の広がりは、少なくとも１つには、このようなリソグラフィ処理によって決定される。したがって、多孔質シリコン領域を酸化することによって生じる誘電体ストレッサ領域の縁の位置は、少なくとも１つには、ドーパントを注入して注入領域を形成するときに基板をマスクするために使用されるリソグラフィ処理によって決定される。
【００３４】
上記の方法で誘電体ストレッサ要素を形成した後、トレンチ２１０（図１５）に、酸化シリコン（例えば二酸化シリコン）などの誘電体材料を充填して、１つまたは複数のトレンチ分離（「ＴＩ」）領域または浅いトレンチ分離領域（「ＳＴＩ」）領域１０６を図１に示すように形成する。この誘電体充填材は、高密度プラズマ（「ＨＤＰ」）技法、または減圧ＣＶＤ（「ＬＰＣＶＤ」）、プラズマＣＶＤ（「ＰＥＣＶＤ」）などを含む他の化学蒸着（「ＣＶＤ」）技法、あるいはその両方によって付着され、これには例えばオルトケイ酸テトラエチル（「ＴＥＯＳ」）前駆物質からの付着が含まれる。この誘電体材料には、誘電体充填材の付着の前にトレンチの内壁を内張りする窒化物、例えば窒化シリコンを含めることができる。
【００３５】
埋込み誘電体ストレッサ要素を形成した後、ゲート導体１２１、誘電体スペーサ１２３、ならびに延長領域またはハロー領域１２６、１２７あるいはその両方を含むソースおよびドレイン領域１２２、１２４を図１〜２に示すように形成する。これによって、図１の上面図に示された誘電体ストレッサ要素１５０、１５２を有するＰＦＥＴ１００の形成は完了である。
【００３６】
図１７に、図８から図１０に関して先に示し説明した実施形態の他の変形形態を示す。前述の実施形態と同様に、誘電体ストレッサ要素は、トランジスタのチャネル領域に反対方向の力を加えて、チャネル領域に面内剪断応力を加える。この実施形態では、圧縮誘電体ストレッサ要素７５０、７５２が活性半導体領域の北西および南東の角に配置され、引張誘電体ストレッサ要素７５４、７５６が南西および北東の角に配置される。しかしこの実施形態では、前述の実施形態とは違い、誘電体ストレッサ要素が活性半導体領域１０４の下に埋め込まれない。その代わりに、誘電体ストレッサ要素が、活性半導体領域の上面（主表面）に露出した領域に位置する。そのためこの場合、誘電体ストレッサ要素は、活性半導体領域の主表面および分離領域の露出した表面と少なくとも実質的に同じ平面にある露出した表面を有し、分離領域は例えば、活性半導体領域７０４の東縁および西縁に配置された浅いトレンチ分離（「ＳＴＩ」）領域７０６ならびに活性半導体領域７０４の北縁および南縁に配置されたＳＴＩ領域７０７である。
【００３７】
注入が（活性半導体領域の下にある埋込み領域にではなく）主表面から延びる半導体領域に実行されることを除き、誘電体ストレッサ要素は、図１３から１５を参照して先に説明したプロセス実施形態に従って製造されることが好ましい。しかし、図１５に関して実行される処理に関して、その中にＳＴＩ領域７０６、７０７が形成されるトレンチは、図１７に示すように、誘電体ストレッサ要素の縁の中に部分的にしか切られない。
【００３８】
ここで、誘電体ストレッサ要素およびＳＴＩ領域を画定するために実行される別個の処理のオーバレイ公差（overlay tolerance）のため、誘電体ストレッサ要素の縁がＳＴＩ領域の縁に対していくぶんずれる可能性がある。このケースでは、誘電体ストレッサ要素の内縁、例えば縁７６０、７６２がそれぞれ、ＳＴＩ領域７０６の内縁７７０、７７２よりもゲート導体から遠くに配置された一実施形態が示されている。もちろん、誘電体ストレッサ要素の内縁をＳＴＩ領域の縁よりもゲート導体の近くに配置する傾向がある方法で公差を偏らせるなど、他の代替も存在する。他の変形形態では、ＳＴＩ領域と同じかまたはほとんど同一の線幅を有するように誘電体ストレッサ要素が配置されるが、マスク・オーバレイ公差のため、誘電体ストレッサ要素に関してＳＴＩが南北または東西にずれ、あるいは誘電体ストレッサ要素に関してＳＴＩが回転することがある。
【００３９】
この実施形態の一変形形態では、異なる処理を使用して誘電体ストレッサ要素を形成する。このような変形形態では、前述の注入、陽極処理および酸化プロセスを使用してストレッサ要素を形成する代わりに、異なるタイプの誘電体充填材料を使用して、引張または圧縮応力を有するストレッサ要素を形成することができる。例えば先に参照したPatent Publication No. US 2004/0113174から、高密度プラズマ酸化物充填材を使用して圧縮ストレッサ要素を形成し、オルトケイ酸テトラエチル（ＴＥＯＳ）酸化物充填材を使用して引張ストレッサ要素を形成することが知られている。しかしこの公開特許は、反対方向の応力を加えて、トランジスタのチャネル領域に増大された面内剪断応力を加えるストレッサ要素を明確には記載していない。この場合、圧縮ストレッサ要素７５０、７５２は、エッチングされたトレンチをＨＤＰ酸化物を使用して埋めるプロセスによって形成することができる。一方、引張ストレッサ要素７５４、７５６は、エッチングされたトレンチを、引張酸化物、例えばＴＥＯＳ前駆物質から付着させた酸化物を使用して埋めるプロセスによって形成することができる。
【００４０】
本発明の好ましいいくつかの実施形態に従って本発明を説明したが、添付の特許請求の範囲によってのみ限定される本発明の真の範囲および趣旨から逸脱することなくこれらの実施形態に多くの変更および改良を加えることができることを当業者は理解されたい。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施形態に基づくＰＦＥＴの上面図である。
【図２】図１に示したＰＦＥＴの線１Ｂ−１Ｂに沿って切った断面図である。
【図３】図１に示したＰＦＥＴの線１Ｃ−１Ｃに沿って切った断面図である。
【図４】本発明の他の実施形態に基づくＰＦＥＴの上面図である。
【図５】本発明の他の実施形態に基づくＮＦＥＴの上面図である。
【図６】図５に示したＮＦＥＴの線３Ｂ−３Ｂに沿って切った断面図である。
【図７】図５に示したＮＦＥＴの線３Ｃ−３Ｃに沿って切った断面図である。
【図８】本発明の他の実施形態に基づくＦＥＴの上面図である。
【図９】図８に示したＦＥＴの線４Ｂ−４Ｂに沿って切った断面図である。
【図１０】図８に示したＦＥＴの線４Ｃ−４Ｃに沿って切った断面図である。
【図１１】図８〜１０に示した実施形態の一変形形態に基づくＦＥＴの上面図である。
【図１２】図８〜１０に示した実施形態の他の変形形態に基づくＦＥＴの上面図である。
【図１３】本発明の一実施形態に基づくＦＥＴ製造方法の一ステップを示す、図１の線１Ｂ−１Ｂに沿って切った断面図である。
【図１４】本発明の一実施形態に基づくＦＥＴ製造方法の一ステップを示す、図１の線１Ｂ−１Ｂに沿って切った断面図である。
【図１５】本発明の一実施形態に基づくＦＥＴ製造方法の一ステップを示す、図１の線１Ｂ−１Ｂに沿って切った断面図である。
【図１６】本発明の一実施形態に基づくＦＥＴ製造方法の一ステップを示す、図１の線１Ｂ−１Ｂに沿って切った断面図である。
【図１７】図８〜１０に示した実施形態の他の変形形態に基づくＦＥＴの上面図である。
【符号の説明】
【００４２】
１００  ＰＦＥＴ
１０１  基準系の記号
１０４  活性半導体領域
１０５  活性半導体領域の主表面
１０６  浅いトレンチ分離（ＳＴＩ）領域
１０８  活性半導体領域の西縁
１１０  活性半導体領域の東縁
１１２  ＰＦＥＴの縦方向
１１４  活性半導体領域の北縁
１１６  活性半導体領域の南縁
１１８  ＰＦＥＴの横方向
１２０  ゲート
１２１  ゲート導体
１２２  ソース領域
１２３  誘電体側壁またはスペーサ
１２４  ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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