(57)【要約】【課題】検査時間を短縮することができる半導体集積回路を提供する。【解決手段】半導体集積回路１は、高周波信号を受信する高周波受信回路２と高周波受信回路２からの信号を復調する復調回路３とを備え、復調回路３はＳＲＡＭ５を含み、復調回路３は、高周波受信回路２を駆動して検査するための検査データを半導体検査装置２７から受け取ってＳＲＡＭ５に書込むＳＲＡＭ制御回路４と、高周波受信回路２を駆動して検査するための検査データをＳＲＡＭ５から読み出して高周波受信回路２に伝達する検査データ伝達回路６とを含む。【選択図】図１
2007139619.tif 000002
【特許請求の範囲】
【請求項１】
高周波信号を受信する高周波受信回路と前記高周波受信回路からの信号を復調する復調回路とを備え、前記復調回路はＳＲＡＭを含んでおり、１個以上の半導体チップによって構成された半導体集積回路であって、
前記復調回路は、前記高周波受信回路を駆動して検査するための検査データを半導体検査装置から受け取って前記ＳＲＡＭに書込む書込み回路と、
前記高周波受信回路を駆動して検査するための前記検査データを前記ＳＲＡＭから読み出して前記高周波受信回路に伝達する検査データ伝達回路とを含むことを特徴とする半導体集積回路。
【請求項２】
前記半導体集積回路は、前記検査データを前記半導体検査装置から入力するために設けられた検査データ入力端子を有する請求項１記載の半導体集積回路。
【請求項３】
前記検査データ伝達回路は、前記ＳＲＡＭからパラレルデータとして読み出された前記検査データを前記高周波受信回路に伝達する請求項１記載の半導体集積回路。
【請求項４】
前記検査データ伝達回路は、前記ＳＲＡＭからパラレルデータとして読み出された前記検査データをシリアルデータに変換して前記高周波受信回路に伝達する請求項１記載の半導体集積回路。
【請求項５】
前記検査データ伝達回路は、前記ＳＲＡＭを駆動するクロック信号によって駆動される請求項１記載の半導体集積回路。
【請求項６】
前記ＳＲＡＭを駆動するＳＲＡＭクロック信号を入力するために設けられたＳＲＡＭクロック信号入力端子と、
前記検査データ伝達回路を駆動する伝達回路クロック信号を入力するために設けられた伝達回路クロック信号入力端子とを有する請求項１記載の半導体集積回路。
【請求項７】
前記復調回路は、前記ＳＲＡＭクロック信号入力端子に入力された前記ＳＲＡＭクロック信号と、前記伝達回路クロック信号入力端子に入力された前記伝達回路クロック信号とを選択して前記検査データ伝達回路に供給する選択回路を含む請求項６記載の半導体集積回路。
【請求項８】
前記ＳＲＡＭクロック信号と前記伝達回路クロック信号とを選択するための選択信号を入力するために設けられた選択信号入力端子を有し、
前記選択回路は、前記選択信号入力端子に入力された前記選択信号に基づいて前記ＳＲＡＭクロック信号と前記伝達回路クロック信号とを選択する請求項７記載の半導体集積回路。
【請求項９】
前記ＳＲＡＭクロック信号と前記伝達回路クロック信号とを選択するための選択信号が前記ＳＲＡＭから読み出され、
前記選択回路は、前記ＳＲＡＭから読み出された前記選択信号に基づいて、前記ＳＲＡＭクロック信号と前記伝達回路クロック信号とを選択する請求項７記載の半導体集積回路。
【請求項１０】
前記復調回路は、前記ＳＲＡＭからパラレルデータとして読み出されたパラレル検査データと、前記ＳＲＡＭからパラレルデータとして読み出されてシリアルデータに変換されたシリアル検査データとのいずれかを選択して前記高周波受信回路に供給する選択回路を含む請求項１記載の半導体集積回路。
【請求項１１】
前記パラレル検査データと前記シリアル検査データとのいずれかを選択するための選択信号を入力するために設けられた選択信号入力端子を有し、
前記選択回路は、前記選択信号入力端子に入力された前記選択信号に基づいて前記パラレル検査データと前記シリアル検査データとのいずれかを選択する請求項１０記載の半導体集積回路。
【請求項１２】
前記パラレル検査データと前記シリアル検査データとのいずれかを選択するための選択信号が前記ＳＲＡＭから読み出され、
前記選択回路は、前記ＳＲＡＭから読み出された前記選択信号に基づいて、前記パラレル検査データと前記シリアル検査データとのいずれかを選択する請求項１０記載の半導体集積回路。
【請求項１３】
前記高周波受信回路は、前記高周波受信回路の動作を制御するための制御レジスタを含み、
前記制御レジスタは、前記検査データ伝達回路により伝達された前記検査データをパラレルデータとして受け取る構造を有する請求項１記載の半導体集積回路。
【請求項１４】
前記高周波受信回路は、前記高周波受信回路の動作を制御するための制御レジスタを含み、
前記制御レジスタは、前記検査データ伝達回路により伝達された前記検査データをシリアルデータとして受け取るシフトレジスタ構造を有する請求項１記載の半導体集積回路。
【請求項１５】
前記高周波受信回路は、前記高周波受信回路の動作を制御するための制御レジスタを含み、
前記制御レジスタは、前記検査データ伝達回路により伝達された前記検査データをパラレルデータとして受け取るパラレル構造と、前記検査データをシリアルデータとして受け取るシフトレジスタ構造とを有し、
前記高周波受信回路は、前記制御レジスタの前記パラレル構造と前記シフトレジスタ構造とのいずれかを選択する請求項１記載の半導体集積回路。
【請求項１６】
前記パラレル構造と前記シフトレジスタ構造とのいずれかを選択するための選択信号を入力するために設けられた選択信号入力端子を有し、
前記高周波受信回路は、前記選択信号入力端子に入力された前記選択信号に基づいて、前記パラレル構造と前記シフトレジスタ構造とのいずれかを選択する請求項１５記載の半導体集積回路。
【請求項１７】
前記パラレル構造と前記シフトレジスタ構造とのいずれかを選択するための選択信号が前記ＳＲＡＭから読み出され、
前記高周波受信回路は、前記ＳＲＡＭから読み出された前記選択信号に基づいて、前記パラレル構造と前記シフトレジスタ構造とのいずれかを選択する請求項１５記載の半導体集積回路。
【請求項１８】
前記高周波受信回路の前記検査データによる検査結果を前記半導体検査装置に出力するための検査結果出力端子を前記半導体集積回路に設けた請求項１記載の半導体集積回路。
【請求項１９】
前記書込み回路は、前記ＳＲＡＭを制御するためのＳＲＡＭ制御信号を前記半導体検査装置から受け取り、前記ＳＲＡＭ制御信号に基づいて前記ＳＲＡＭを制御する請求項１記載の半導体集積回路。
【請求項２０】
前記書込み回路は、前記ＳＲＡＭを制御するためのアドレスカウントアップ回路を含む請求項１記載の半導体集積回路。
【請求項２１】
デジタル信号を変調する変調回路と前記変調回路からの信号を送信する高周波送信回路とを備え、前記変調回路はＳＲＡＭを含んでおり、１個以上の半導体チップによって構成された半導体集積回路であって、
前記変調回路は、前記高周波送信回路を駆動して検査するための検査データを半導体検査装置から受け取って前記ＳＲＡＭに書込む書込み回路と、
前記高周波送信回路を駆動して検査するための前記検査データを前記ＳＲＡＭから読み出して前記高周波送信回路に伝達する検査データ伝達回路とを含むことを特徴とする半導体集積回路。
【請求項２２】
高周波信号を受信する高周波受信回路と前記高周波受信回路からの信号を復調する復調回路とを備え、前記復調回路はＳＲＡＭを含んでおり、１個以上の半導体チップによって構成された半導体集積回路の検査方法であって、
前記高周波受信回路を駆動して検査するための検査データを受け取って前記ＳＲＡＭに書込み、
前記高周波受信回路を駆動して検査するための前記検査データを前記ＳＲＡＭから読み出して前記高周波受信回路に伝達し、
前記ＳＲＡＭから読み出されて前記高周波受信回路に伝達された前記検査データに基づいて、前記高周波受信回路を駆動して検査することを特徴とする半導体集積回路の検査方法。
【請求項２３】
前記検査データを前記ＳＲＡＭに記憶させる前に、前記ＳＲＡＭの検査とＡＴＰＧ手法に基づいた前記復調回路の検査とを開始し、
前記ＳＲＡＭの検査が終了した後で、前記検査データを前記ＳＲＡＭに記憶させ、
前記検査データに基づいた前記高周波受信回路の検査と前記ＡＴＰＧ手法に基づいた前記復調回路の検査とを並列に実行する請求項２２記載の半導体集積回路の検査方法。
【請求項２４】
前記検査データを前記ＳＲＡＭからパラレルデータとして読み出して前記高周波受信回路に伝達する請求項２２記載の半導体集積回路の検査方法。
【請求項２５】
前記ＳＲＡＭからパラレルデータとして読み出した前記検査データをシリアルデータに変換して前記高周波受信回路に伝達する請求項２２記載の半導体集積回路の検査方法。
【請求項２６】
前記検査データによる検査結果を半導体検査装置に出力する請求項２２記載の半導体集積回路の検査方法。
【請求項２７】
デジタル信号を変調する変調回路と前記変調回路からの信号を送信する高周波送信回路とを備え、前記変調回路はＳＲＡＭを含んでおり、１個以上の半導体チップによって構成された半導体集積回路の検査方法であって、
前記高周波送信回路を駆動して検査するための検査データを受け取って前記ＳＲＡＭに書込み、
前記ＳＲＡＭから読み出されて前記高周波送信回路に伝達された前記検査データに基づいて、前記高周波送信回路を駆動して検査することを特徴とする半導体集積回路の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波受信回路と復調回路とを搭載した半導体集積回路、高周波送信回路と変調回路とを搭載した半導体集積回路およびこれらの検査方法に関するものである。
【背景技術】
【０００２】
一般に、放送用受信装置は、高周波受信回路と復調回路とにより構成され、放送用送信装置は、高周波送信回路と変調回路とにより構成される。以後は、放送用受信装置を例に挙げて述べるが、放送用送信装置も同様である。
【０００３】
放送用受信装置の高周波受信回路は、一般に、アナログ回路によって構成されており、アナログ半導体集積回路である事が普通である。一方、復調回路は、論理回路によって構成されており、ロジック半導体集積回路である事が普通である。前記２つの高周波受信回路と復調回路とは、互いに回路構造が大きく異なる為、互いに独立した半導体チップとして製造される事が一般的であったのだが、近年では、半導体プロセスの発展により、アナログ半導体集積回路とロジック集積回路とを１つの半導体チップとして製造する事も可能となっている。
【０００４】
一方、このような放送用受信装置を検査する場合、高周波受信回路と復調回路とは、個別に検査する。なぜならば、ロジック回路である復調回路とアナログ回路である高周波受信回路とでは、検査する内容と検査する手段とが、互いに大きく異なるためである。
【０００５】
図８は、従来の半導体集積回路９１及び半導体検査装置７７の構成を示すブロック図である。半導体集積回路９１は、高周波受信回路９２と復調回路９３とを備えている。高周波受信回路９２は、可変利得型増幅器９９を有している。可変利得型増幅器９９は、数１００ＭＨｚ〜数ＧＨｚの高周波信号（以下、ＲＦ信号と呼ぶ）を増幅してミキサ回路８０に供給する。
【０００６】
高周波受信回路９２には、電圧制御発振器（以下、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌ  Ｏｓｃｉｌｌａｔｏｒ）と呼ぶ。）８１が設けられている。ＶＣＯ８１は、特定周波数で発振する発振信号を生成して位相固定ループ回路（以下ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）と呼ぶ。）８２にと９０度移相器８４とに供給する。ＰＬＬ回路８２は、ＶＣＯ８１から供給された発振信号の位相を固定してループフィルタ８３に出力する。ループフィルタ８３は、ＰＬＬ８２からの出力を受け取ってＶＣＯ８１に出力する。９０度移相器８４は、ＶＣＯ８１から供給された発振信号の位相を９０度移動させてミキサ回路８０に供給する。
【０００７】
ミキサ回路８０は、９０度移相器８４から供給された発振信号に基づいて、可変利得型増幅器９９から出力されたＲＦ信号を、数ＭＨｚ〜数１０ＭＨｚの低周波信号（以下、ＩＦ信号と呼ぶ）へと変換してローパスフィルタ回路（ＬＰＦ）８５に供給する。ＬＰＦ８５は、ミキサ回路８０から供給されたＩＦ信号の低周波成分を通過させて可変利得型増幅器８６に供給する。可変利得型増幅器８６は、ＬＰＦ８５から供給されたＩＦ信号を増幅して、復調回路９３に設けられたＡ／Ｄコンバータ８７に供給する。
【０００８】
Ａ／Ｄコンバータ８７は、可変利得型増幅器８６によって供給されたＩＦ信号をデジタル変換して復調回路８８に供給する。復調回路８８は、Ａ／Ｄコンバータ８７から供給されたデジタルＩＦ信号を復調した復調信号を復号回路８９に供給する。復号回路８９は、復調回路８８からの復調信号を復号した復号信号をデインターリーブ回路７０に供給する。
【０００９】
デインターリーブ回路７０は、復号回路８９からの復号信号を並べ替えて連続した誤りを分散し、誤り訂正技術を使って正しいデータを復元するために、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）制御回路９４に設けられた選択回路７１を介して、復号信号をＳＲＡＭ９５に格納する。
【００１０】
復調回路９３は、復号回路７２を有している。復号回路７２は、デインターリーブ回路７０により誤り訂正技術を使って正しいデータに復元された復号信号をＳＲＡＭ９５から読み出して復号し、出力端子６３から出力する。
【００１１】
復調回路９３には、ＰＬＬ７３が設けられている。ＰＬＬ７３は、Ａ／Ｄコンバータ８７、復調回路８８、復号回路８９、デインターリーブ回路７０、復号回路７２及び選択回路７１に制御信号を出力する。
【００１２】
半導体集積回路９１は、入力端子６２・６１・９７・６０を有している。一般にＳＲＡＭを制御するには、読み出し／書込み切り替え信号と、Ｍビット幅のアドレス信号と、Ｎビット幅のデータ信号とが必要である。半導体検査装置７７に設けられたＳＲＡＭ検査インターフェース７８から読み出し／書込み切り替え信号が入力端子６２に入力され、選択回路７１によりＳＲＡＭ９５に与えられる。Ｍビット幅のアドレス信号がＳＲＡＭ検査インターフェース７８から入力端子６１に入力され、選択回路７１によりＳＲＡＭ９５に与えられる。Ｎビット幅のデータ信号がＳＲＡＭ検査インターフェース７８から入力端子９７に入力され、選択回路７１によりＳＲＡＭ９５に与えられる。また、クロック信号がＳＲＡＭ検査インターフェース７８から入力端子６０に入力され、選択回路７１によりＳＲＡＭ９５に与えられる。
【００１３】
復調回路９３は、復調回路用制御レジスタ７４とシリアル通信回路７５とを有している。復調回路用制御レジスタ７４は、復調回路９３のＡＤコンバータ８７と復調回路８８と復号回路８９とデインターリーブ回路７０と復号回路７２とにシリアル通信回路７５によるシリアル通信によって制御データを伝送するとともに、高周波受信回路９２に設けられた制御レジスタ７６に、入力端子６４を介して半導体検査装置７７から入力され、高周波受信回路９２のＶＣＯ８１とＰＬＬ８２とを駆動して検査するための検査データを伝送する。
【００１４】
高周波受信回路９２の制御レジスタ７６は、制御レジスタ７４からシリアル通信によって伝送された検査データをＶＣＯ８１とＰＬＬ８２に供給する。高周波受信回路９２の検査結果を示す検査結果信号を、半導体検査装置７７に供給するため、半導体集積回路９１に検査結果出力端子６９が設けられている。ＶＣＯ８１が特定周波数で発振しているか否かを示すＰＬＬ８２の位相比較器出力が検査結果信号として検査結果出力端子６９から出力される。
【００１５】
図９は、従来の半導体集積回路９１の検査方法の手順を示すフローチャートである。まず、論理回路を構成しているゲートの故障を検出する為にロジック回路である復調回路９３を、ＡＴＰＧ手法を用いて検査する（ステップＳ９１）。これと並行して、復調回路９３のＳＲＡＭ９５に対してメモリ検査を実施する（ステップＳ９４）。ＡＴＰＧ手法による検査とＳＲＡＭ９５の検査とが終了した後、復調回路９３のＰＬＬ７３を検査し（ステップＳ９２）、復調回路９３のＡＤコンバータ８７を検査する（ステップＳ９３）。次に、アナログ回路である高周波受信回路９２の一部であるＰＬＬ８２と、ＶＣＯ８１が希望の周波数で発振しているか否かとを検査する（ステップＳ９５）。
【特許文献１】特開２００４−１５２０２７号公報（平成１６年５月２７日（2004.5.27）公開）
【特許文献２】特開２００１−２４３７９１号公報  図５  明細書段落[００４７]（平成１３年９月７日（2001.9.7）公開）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記従来の構成では、例えば、ＶＣＯが特定の周波数で発振しているか否かを精度を上げて検査する場合には、１ＧＨｚの帯域を１０ＭＨｚ間隔で１００ポイント検査するための検査データを、通信速度が数１０ｋＨｚ〜数１００ｋＨｚと遅いシリアル通信によって、受信する周波数帯域が数１００ＭＨｚ〜数ＧＨｚに及ぶためレジスタの大きさが数バイトに及ぶ高周波受信回路９２の制御レジスタ７６に復調回路９３の制御レジスタ７４から伝送するので、制御レジスタ７６の設定時間が非常に長くなり、高周波受信回路９１の検査に非常に時間がかかるという問題がある。
【００１７】
高周波受信回路９２はアナログ回路により構成されており、復調回路９３はデジタル回路により構成されている。アナログ回路とデジタル回路とを同時に検査できる半導体検査装置は無い為、高周波受信回路９２と復調回路９３との両回路の検査は個別に行う必要がある。例えば、先ず復調回路９３を検査し、次に高周波受信回路９３を検査する。一般に、ロジック回路の検査は、ＡＴＰＧ手法による検査とメモリ検査が行われるが、回路規模の増大に伴い、検査時間が長くなっている。アナログ回路の検査は、アナログ回路の安定を待つための時間が必要である事と、検査精度を上げる必要性が高くなっている事と、検査項目が増加とにより検査時間が長くなっている。現在、これらの高周波受信回路９２の検査と復調回路９３とは個別に実施している為、検査時間の面で不利であるという問題がある。
【００１８】
特許文献１は、マイクロコンピュータ部とメモリ部とを含むデジタル回路を搭載した半導体チップの検査方法を開示しているが、高周波受信回路（アナログ回路）と復調回路（デジタル回路）とを搭載した半導体チップの検査については開示しておらず、本願発明を示唆するものではない。
【００１９】
特許文献２は、アナログ回路の検査とデジタル回路の検査とを同一の検査装置により行うことを開示しているが、このアナログ回路の検査とデジタル回路の検査とは個別に実施しており、本願発明を示唆するものではない。
【００２０】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、検査時間を短縮することができる半導体集積回路及びその検査方法を実現することにある。
【課題を解決するための手段】
【００２１】
本発明に係る半導体集積回路は、上記課題を解決するために、高周波信号を受信する高周波受信回路と前記高周波受信回路からの信号を復調する復調回路とを備え、前記復調回路はＳＲＡＭを含んでおり、１個以上の半導体チップによって構成された半導体集積回路であって、前記復調回路は、前記高周波受信回路を駆動して検査するための検査データを半導体検査装置から受け取って前記ＳＲＡＭに書込む書込み回路と、前記高周波受信回路を駆動して検査するための前記検査データを前記ＳＲＡＭから読み出して前記高周波受信回路に伝達する検査データ伝達回路とを含むことを特徴とする。
【００２２】
この特徴によれば、高周波受信回路を駆動して検査するための検査データが、半導体検査装置から書込み回路に入力されてＳＲＡＭに記憶される。ＳＲＡＭに記憶された検査データは、検査データ伝達回路によりＳＲＡＭから読み出されて高周波受信回路に伝達され、この検査データに基づいて高周波受信回路が検査される。この検査データは、高速に動作するＳＲＡＭによって高周波受信回路に伝達されるので、シリアル通信により検査データを高周波受信回路に伝達する従来の構成よりも短時間で検査データを高周波受信回路に伝達することができる。このため、高周波受信回路の検査時間を短縮することができ、半導体集積回路を短時間で検査することができる。
【００２３】
本発明に係る半導体集積回路では、前記半導体集積回路は、前記検査データを前記半導体検査装置から入力するために設けられた検査データ入力端子を有することが好ましい。
【００２４】
上記構成によれば、半導体検査装置からＳＲＡＭへ検査データ入力端子を通じて直接データを受け渡すこと事が可能となり、半導体集積回路を容易に短時間で検査する事ができる。
【００２５】
本発明に係る半導体集積回路では、前記検査データ伝達回路は、前記ＳＲＡＭからパラレルデータとして読み出された前記検査データを前記高周波受信回路に伝達することが好ましい。
【００２６】
上記構成によれば、一般にｎビット幅のパラレルデータによりデータ入出力が行われるＳＲＡＭからパラレルデータとして読み出した検査データをそのまま高周波受信回路に伝達するので、簡単な構成によって高速に検査データを高周波受信回路に伝達することができる。
【００２７】
本発明に係る半導体集積回路では、前記検査データ伝達回路は、前記ＳＲＡＭからパラレルデータとして読み出された前記検査データをシリアルデータに変換して前記高周波受信回路に伝達することが好ましい。
【００２８】
上記構成によれば、シフトレジスタによって構成された高周波受信回路の制御レジスタに検査データを伝達することができる。
【００２９】
本発明に係る半導体集積回路では、前記検査データ伝達回路は、前記ＳＲＡＭを駆動するクロック信号によって駆動されることが好ましい。
【００３０】
上記構成によれば、ＳＲＡＭの動作タイミングと同期して検査データを高周波受信回路に伝達できるので、高速に検査データを高周波受信回路に伝達できる。
【００３１】
本発明に係る半導体集積回路では、前記ＳＲＡＭを駆動するＳＲＡＭクロック信号を入力するために設けられたＳＲＡＭクロック信号入力端子と、前記検査データ伝達回路を駆動する伝達回路クロック信号を入力するために設けられた伝達回路クロック信号入力端子とを有することが好ましい。
【００３２】
上記構成によれば、伝達回路クロック信号を入力するための専用の伝達回路クロック信号入力端子をＳＲＡＭクロック信号入力端子とは別に設けるので、専用の伝達回路クロック信号により検査データを高周波受信回路に伝達する速度を調整することができる。
【００３３】
本発明に係る半導体集積回路では、前記復調回路は、前記ＳＲＡＭクロック信号入力端子に入力された前記ＳＲＡＭクロック信号と、前記伝達回路クロック信号入力端子に入力された前記伝達回路クロック信号とを選択して前記検査データ伝達回路に供給する選択回路を含むことが好ましい。
【００３４】
上記構成によれば、高周波受信回路と復調回路との検査手法、検査タイミングに応じてＳＲＡＭクロック信号と伝達回路クロック信号とを選択することができる。
【００３５】
本発明に係る半導体集積回路では、前記ＳＲＡＭクロック信号と前記伝達回路クロック信号とを選択するための選択信号を入力するために設けられた選択信号入力端子を有し、前記選択回路は、前記選択信号入力端子に入力された前記選択信号に基づいて前記ＳＲＡＭクロック信号と前記伝達回路クロック信号とを選択することが好ましい。
【００３６】
上記構成によれば、高周波受信回路と復調回路との検査手法、検査タイミングに応じて、外部からの選択信号に基づいてＳＲＡＭクロック信号と伝達回路クロック信号とを選択することができる。
【００３７】
本発明に係る半導体集積回路では、前記ＳＲＡＭクロック信号と前記伝達回路クロック信号とを選択するための選択信号が前記ＳＲＡＭから読み出され、前記選択回路は、前記ＳＲＡＭから読み出された前記選択信号に基づいて、前記ＳＲＡＭクロック信号と前記伝達回路クロック信号とを選択することが好ましい。
【００３８】
上記構成によれば、半導体検査装置から入力してＳＲＡＭに記憶された選択信号に基づいて、ＳＲＡＭクロック信号と伝達回路クロック信号と選択することができる。
【００３９】
本発明に係る半導体集積回路では、前記復調回路は、前記ＳＲＡＭからパラレルデータとして読み出されたパラレル検査データと、前記ＳＲＡＭからパラレルデータとして読み出されてシリアルデータに変換されたシリアル検査データとのいずれかを選択して前記高周波受信回路に供給する選択回路を含むことが好ましい。
【００４０】
上記構成によれば、高周波受信回路の制御レジスタの構成に応じてパラレル検査データとシリアル検査データとを選択することができる。
【００４１】
本発明に係る半導体集積回路では、前記パラレル検査データと前記シリアル検査データとのいずれかを選択するための選択信号を入力するために設けられた選択信号入力端子を有し、前記選択回路は、前記選択信号入力端子に入力された前記選択信号に基づいて前記パラレル検査データと前記シリアル検査データとのいずれかを選択することが好ましい。
【００４２】
上記構成によれば、外部からの選択信号に基づいて、パラレル検査データとシリアル検査データとを選択することができる。
【００４３】
本発明に係る半導体集積回路では、前記パラレル検査データと前記シリアル検査データとのいずれかを選択するための選択信号が前記ＳＲＡＭから読み出され、前記選択回路は、前記ＳＲＡＭから読み出された前記選択信号に基づいて、前記パラレル検査データと前記シリアル検査データとのいずれかを選択することが好ましい。
【００４４】
上記構成によれば、半導体検査装置から入力してＳＲＡＭに記憶された選択信号に基づいて、パラレル検査データとシリアル検査データとを選択することができる。
【００４５】
本発明に係る半導体集積回路では、前記高周波受信回路は、前記高周波受信回路の動作を制御するための制御レジスタを含み、前記制御レジスタは、前記検査データ伝達回路により伝達された前記検査データをパラレルデータとして受け取る構造を有することが好ましい。
【００４６】
上記構成によれば、一般にｎビット幅のパラレルデータによりデータ入出力が行われるＳＲＡＭからパラレルデータとして読み出した検査データをそのまま受け取ることができるので、簡単な構成によって高速に高周波受信回路を検査することができる。
【００４７】
本発明に係る半導体集積回路では、前記高周波受信回路は、前記高周波受信回路の動作を制御するための制御レジスタを含み、前記制御レジスタは、前記検査データ伝達回路により伝達された前記検査データをシリアルデータとして受け取るシフトレジスタ構造を有することが好ましい。
【００４８】
上記構成によれば、ＳＲＡＭからパラレルデータとして読み出した検査データをシリアル変換したデータを受け取ることにより、高速に高周波受信回路を検査することができる。
【００４９】
本発明に係る半導体集積回路では、前記高周波受信回路は、前記高周波受信回路の動作を制御するための制御レジスタを含み、前記制御レジスタは、前記検査データ伝達回路により伝達された前記検査データをパラレルデータとして受け取るパラレル構造と、前記検査データをシリアルデータとして受け取るシフトレジスタ構造とを有し、前記高周波受信回路は、前記制御レジスタの前記パラレル構造と前記シフトレジスタ構造とのいずれかを選択することが好ましい。
【００５０】
上記構成によれば、パラレル構造とシフトレジスタ構造との双方を有する制御レジスタが設けられた高周波受信回路を検査することができる。
【００５１】
本発明に係る半導体集積回路では、前記パラレル構造と前記シフトレジスタ構造とのいずれかを選択するための選択信号を入力するために設けられた選択信号入力端子を有し、前記高周波受信回路は、前記選択信号入力端子に入力された前記選択信号に基づいて、前記パラレル構造と前記シフトレジスタ構造とのいずれかを選択することが好ましい。
【００５２】
上記構成によれば、外部から入力された選択信号に基づいて、パラレル構造とシフトレジスタ構造とのいずれかを選択することができる。
【００５３】
本発明に係る半導体集積回路では、前記パラレル構造と前記シフトレジスタ構造とのいずれかを選択するための選択信号が前記ＳＲＡＭから読み出され、前記高周波受信回路は、前記ＳＲＡＭから読み出された前記選択信号に基づいて、前記パラレル構造と前記シフトレジスタ構造とのいずれかを選択することが好ましい。
【００５４】
上記構成によれば、半導体検査装置から入力してＳＲＡＭに記憶された選択信号に基づいてパラレル構造とシフトレジスタ構造とを選択することができる。
【００５５】
本発明に係る半導体集積回路では、前記高周波受信回路の前記検査データによる検査結果を前記半導体検査装置に出力するための検査結果出力端子を前記半導体集積回路に設けることが好ましい。
【００５６】
上記構成によれば、半導体検査装置に予め用意してある期待値と検査結果とを比較して検査結果の良否を判定することができる。
【００５７】
本発明に係る半導体集積回路では、前記書込み回路は、前記ＳＲＡＭを制御するためのＳＲＡＭ制御信号を前記検査データ入力端子を介して前記半導体検査装置から受け取り、前記ＳＲＡＭ制御信号に基づいて前記ＳＲＡＭを制御することが好ましい。
【００５８】
上記構成によれば、書込み回路により、ＳＲＡＭを制御して検査した後で、高周波受信回路を駆動して検査するための検査データをＳＲＡＭに記憶させることができる。
【００５９】
本発明に係る半導体集積回路では、前記ＳＲＡＭを制御するためのアドレスカウントアップ回路を含むことが好ましい。
【００６０】
上記構成によれば、ＳＲＡＭに書込むアドレスまたは読み出すアドレスを簡単な構成により制御することができる。
【００６１】
本発明に係る他の半導体集積回路は、上記課題を解決するために、デジタル信号を変調する変調回路と前記変調回路からの信号を送信する高周波送信回路とを備え、前記変調回路はＳＲＡＭを含んでおり、１個以上の半導体チップによって構成された半導体集積回路であって、前記変調回路は、前記高周波送信回路を駆動して検査するための検査データを半導体検査装置から受け取って前記ＳＲＡＭに書込む書込み回路と、前記高周波送信回路を駆動して検査するための前記検査データを前記ＳＲＡＭから読み出して前記高周波送信回路に伝達する検査データ伝達回路とを含むことを特徴とする。
【００６２】
この特徴によれば、高周波送信回路を駆動して検査するための検査データが、半導体検査装置から書込み回路に入力されてＳＲＡＭに記憶される。ＳＲＡＭに記憶された検査データは、検査データ伝達回路によりＳＲＡＭから読み出されて高周波送信回路に伝達され、この検査データに基づいて高周波送信回路が検査される。この検査データは、高速に動作するＳＲＡＭによって高周波送信回路に伝達されるので、シリアル通信により検査データを高周波送信回路に伝達する従来の構成よりも短時間で検査データを高周波送信回路に伝達することができる。このため、高周波送信回路の検査時間を短縮することができ、半導体集積回路を短時間で検査することができる。
【００６３】
本発明に係る半導体集積回路の検査方法は、上記課題を解決するために、高周波信号を受信する高周波受信回路と前記高周波受信回路からの信号を復調する復調回路とを備え、前記復調回路はＳＲＡＭを含んでおり、１個以上の半導体チップによって構成された半導体集積回路の検査方法であって、前記高周波受信回路を駆動して検査するための検査データを受け取って前記ＳＲＡＭに書込み、前記高周波受信回路を駆動して検査するための前記検査データを前記ＳＲＡＭから読み出して前記高周波受信回路に伝達し、前記ＳＲＡＭから読み出されて前記高周波受信回路に伝達された前記検査データに基づいて、前記高周波受信回路を駆動して検査することを特徴とする。
【００６４】
この特徴によれば、高周波受信回路を駆動して検査するための検査データが、半導体検査装置から入力されてＳＲＡＭに記憶される。ＳＲＡＭに記憶された検査データは、ＳＲＡＭから読み出されて高周波受信回路に伝達され、この検査データに基づいて高周波受信回路が検査される。検査データは、高速に動作するＳＲＡＭによって高周波受信回路に伝達されるので、シリアル通信により検査データを高周波受信回路に伝達する従来の構成よりも短時間で検査データを高周波受信回路に伝達することができる。このため、高周波受信回路の検査時間を短縮することができ、半導体集積回路を短時間で検査することができる。
【００６５】
本発明に係る半導体集積回路の検査方法では、前記検査データを前記ＳＲＡＭに記憶させる前に、前記ＳＲＡＭの検査とＡＴＰＧ手法に基づいた前記復調回路の検査とを開始し、前記ＳＲＡＭの検査が終了した後で、前記検査データを前記ＳＲＡＭに記憶させ、前記検査データに基づいた前記高周波受信回路の検査と前記ＡＴＰＧ手法に基づいた前記復調回路の検査とを並列に実行することが好ましい。
【００６６】
上記構成によれば、前記ＳＲＡＭの検査が終了した後で、検査データを前記ＳＲＡＭに記憶させ、ＳＲＡＭから読み出して高周波受信回路に伝達するので、検査データに基づいた高周波受信回路の検査とＡＴＰＧ手法に基づいた復調回路の検査とを並列に実行することができる。このため、半導体集積回路の検査時間を一層短縮することができる。
【００６７】
本発明に係る他の半導体集積回路の検査方法は、上記課題を解決するために、デジタル信号を変調する変調回路と前記変調回路からの信号を送信する高周波送信回路とを備え、前記変調回路はＳＲＡＭを含んでおり、１個以上の半導体チップによって構成された半導体集積回路の検査方法であって、前記高周波送信回路を駆動して検査するための検査データを受け取って前記ＳＲＡＭに書込み、前記ＳＲＡＭから読み出されて前記高周波送信回路に伝達された前記検査データに基づいて、前記高周波送信回路を駆動して検査することを特徴とする。
【００６８】
この特徴によれば、高周波送信回路を駆動して検査するための検査データが、半導体検査装置から入力されてＳＲＡＭに記憶される。ＳＲＡＭに記憶された検査データは、ＳＲＡＭから読み出されて高周波送信回路に伝達され、この検査データに基づいて高周波送信回路が検査される。検査データは、高速に動作するＳＲＡＭによって高周波送信回路に伝達されるので、シリアル通信により検査データを高周波送信回路に伝達する従来の構成よりも短時間で検査データを高周波送信回路に伝達することができる。このため、高周波送信回路の検査時間を短縮することができ、半導体集積回路を短時間で検査することができる。
【発明の効果】
【００６９】
本発明に係る半導体集積回路は、以上のように、高周波受信回路を駆動して検査するための検査データを半導体検査装置から受け取ってＳＲＡＭに書込む書込み回路と、高周波受信回路を駆動して検査するための検査データをＳＲＡＭから読み出して高周波受信回路に伝達する検査データ伝達回路とを備えている。
【００７０】
このため、高周波受信回路を駆動して検査するための検査データが、半導体検査装置から書込み回路に入力されてＳＲＡＭに記憶される。ＳＲＡＭに記憶された検査データは、検査データ伝達回路によりＳＲＡＭから読み出されて高周波受信回路に伝達され、この検査データに基づいて高周波受信回路が検査される。この検査データは、高速に動作するＳＲＡＭによって高周波受信回路に伝達されるので、シリアル通信により検査データを高周波受信回路に伝達する従来の構成よりも短時間で検査データを高周波受信回路に伝達することができる。このため、高周波受信回路の検査時間を短縮することができ、半導体集積回路を短時間で検査することができるという効果を奏する。
【００７１】
本発明に係る他の半導体集積回路は、以上のように、高周波送信回路を駆動して検査するための検査データを半導体検査装置から受け取ってＳＲＡＭに書込む書込み回路と、高周波送信回路を駆動して検査するための検査データをＳＲＡＭから読み出して高周波送信回路に伝達する検査データ伝達回路とを備えている。
【００７２】
このため、高周波送信回路を駆動して検査するための検査データが、半導体検査装置から書込み回路に入力されてＳＲＡＭに記憶される。ＳＲＡＭに記憶された検査データは、検査データ伝達回路によりＳＲＡＭから読み出されて高周波送信回路に伝達され、この検査データに基づいて高周波送信回路が検査される。この検査データは、高速に動作するＳＲＡＭによって高周波送信回路に伝達されるので、シリアル通信により検査データを高周波送信回路に伝達する従来の構成よりも短時間で検査データを高周波送信回路に伝達することができる。このため、高周波送信回路の検査時間を短縮することができ、半導体集積回路を短時間で検査することができるという効果を奏する。
【００７３】
本発明に係る半導体集積回路の検査方法は、以上のように、高周波受信回路を駆動して検査するための検査データを受け取ってＳＲＡＭに書込み、高周波受信回路を駆動して検査するための検査データをＳＲＡＭから読み出して高周波受信回路に伝達し、ＳＲＡＭから読み出されて高周波受信回路に伝達された検査データに基づいて、高周波受信回路を駆動して検査する。
【００７４】
このため、高周波受信回路を駆動して検査するための検査データが、半導体検査装置から入力されてＳＲＡＭに記憶される。ＳＲＡＭに記憶された検査データは、ＳＲＡＭから読み出されて高周波受信回路に伝達され、この検査データに基づいて高周波受信回路が検査される。検査データは、高速に動作するＳＲＡＭによって高周波受信回路に伝達されるので、シリアル通信により検査データを高周波受信回路に伝達する従来の構成よりも短時間で検査データを高周波受信回路に伝達することができる。このため、高周波受信回路の検査時間を短縮することができ、半導体集積回路を短時間で検査することができるという効果を奏する。
【００７５】
本発明に係る他の半導体集積回路の検査方法は、以上のように、高周波送信回路を駆動して検査するための検査データを受け取ってＳＲＡＭに書込み、ＳＲＡＭから読み出されて高周波送信回路に伝達された検査データに基づいて、高周波送信回路を駆動して検査する。
【００７６】
このため、高周波送信回路を駆動して検査するための検査データが、半導体検査装置から入力されてＳＲＡＭに記憶される。ＳＲＡＭに記憶された検査データは、ＳＲＡＭから読み出されて高周波送信回路に伝達され、この検査データに基づいて高周波送信回路が検査される。検査データは、高速に動作するＳＲＡＭによって高周波送信回路に伝達されるので、シリアル通信により検査データを高周波送信回路に伝達する従来の構成よりも短時間で検査データを高周波送信回路に伝達することができる。このため、高周波送信回路の検査時間を短縮することができ、半導体集積回路を短時間で検査することができるという効果を奏する。
【発明を実施するための最良の形態】
【００７７】
本発明の一実施形態について図１ないし図６に基づいて説明すると以下の通りである。
【００７８】
（実施の形態１）
図１は、実施の形態１の半導体集積回路１、半導体検査装置２７のブロック図である。
【００７９】
半導体集積回路１は、高周波受信回路２と復調回路３とを備えている。高周波受信回路２は、可変利得型増幅器９を有している。可変利得型増幅器９は、数１００ＭＨｚ〜数ＧＨｚのＲＦ信号を増幅してミキサ回路１０に供給する。
【００８０】
高周波受信回路２には、ＶＣＯ１１が設けられている。ＶＣＯ１１は、特定周波数で発振する発振信号を生成してＰＬＬ１２と９０度移相器１４とに供給する。ＰＬＬ回路１２は、ＶＣＯ１１から供給された発振信号の位相を固定してループフィルタ１３に出力する。ループフィルタ１３は、ＰＬＬ１２からの出力を受け取ってＶＣＯ１１に出力する。９０度移相器１４は、ＶＣＯ１１から供給された発振信号の位相を９０度移動させてミキサ回路１０に供給する。
【００８１】
ミキサ回路１０は、９０度移相器１４から供給された発振信号に基づいて、可変利得型増幅器９から出力されたＲＦ信号を、数ＭＨｚ〜数１０ＭＨｚのＩＦ信号へと変換してＬＰＦ１５に供給する。ＬＰＦ１５は、ミキサ回路１０から供給されたＩＦ信号の低周波成分を通過させて可変利得型増幅器１６に供給する。可変利得型増幅器１６は、ＬＰＦ１５から供給されたＩＦ信号を増幅して、復調回路３に設けられたＡ／Ｄコンバータ１７に供給する。
【００８２】
Ａ／Ｄコンバータ１７は、可変利得型増幅器１６によって供給されたＩＦ信号をデジタル変換して復調回路１８に供給する。復調回路１８は、Ａ／Ｄコンバータ１７から供給されたデジタルＩＦ信号を復調した復調信号を復号回路１９に供給する。復号回路１９は、復調回路１８からの復調信号を復号した復号信号をデインターリーブ回路２０に供給する。
【００８３】
デインターリーブ回路２０は、復号回路１９からの復号信号を並べ替えて連続した誤りを分散し、誤り訂正技術を使って正しいデータを復元するために、ＳＲＡＭ制御回路４に設けられた選択回路２１を介して、復号信号をＳＲＡＭ５に格納する。
【００８４】
復調回路３は、復号回路２２を有している。復号回路２２は、デインターリーブ回路２０により誤り訂正技術を使って正しいデータに復元された復号信号をＳＲＡＭ５から読み出して復号し、出力端子３３から出力する。
【００８５】
復調回路３には、ＰＬＬ２３が設けられている。ＰＬＬ２３は、Ａ／Ｄコンバータ１７、復調回路１８、復号回路１９、デインターリーブ回路２０、復号回路２２及び選択回路２１に制御信号を出力する。
【００８６】
半導体集積回路１は、入力端子３２・３１・７・３０を有している。一般にＳＲＡＭを制御するには、読み出し／書込み切り替え信号と、Ｍビット幅のアドレス信号と、Ｎビット幅のデータ信号とが必要である。半導体検査装置２７に設けられたＳＲＡＭ検査インターフェース２８から読み出し／書込み切り替え信号が入力端子３２に入力され、選択回路２１によりＳＲＡＭ５に与えられる。Ｍビット幅のアドレス信号がＳＲＡＭ検査インターフェース２８から入力端子３１に入力されてアドレスカウントアップ回路８に与えられ、アドレスカウントアップ回路８は、アドレス信号を供給し、選択回路２１は、このアドレス信号をＳＲＡＭ５に与える。
【００８７】
高周波受信回路２を駆動して検査するための検査データと、Ｎビット幅のデータ信号とがＳＲＡＭ検査インターフェース２８から入力端子７に入力され、選択回路２１によりＳＲＡＭ５に与えられる。
【００８８】
復調回路３は、復調回路用制御レジスタ２４とシリアル通信回路２５とを有している。復調回路用制御レジスタ２４は、復調回路３のＡＤコンバータ１７と復調回路１８と復号回路１９とデインターリーブ回路２０と復号回路２２とにシリアル通信回路２５によるシリアル通信によって制御データを伝送する。
【００８９】
復調回路３は、検査データ伝送回路６を有している。検査データ伝送回路６は、選択回路２１によりＳＲＡＭ５から読み出された検査データを制御レジスタ２６に伝送する。また、クロック信号がＳＲＡＭ検査インターフェース２８から入力端子３０に入力され、検査データ伝送回路６に与えられる。検査データ伝送回路６は、このクロック信号を制御レジスタ２６に与える。ＰＬＬ２３からの制御信号が検査データ伝送回路６に与えられる。また、制御レジスタ２４からの制御信号が検査データ伝送回路６に与えられ、検査データ伝送回路６は、この制御信号を制御レジスタ２６に与える。
【００９０】
高周波受信回路２の制御レジスタ２６は、検査データ伝送回路６によって伝送された検査データをＶＣＯ１１とＰＬＬ１２とに供給する。高周波受信回路２のＶＣＯ１１とＰＬＬ１２との検査結果を示す検査結果信号を、半導体検査装置２７に供給するため、半導体集積回路１に検査結果出力端子３９が設けられている。ＶＣＯ１１が特定周波数で発振しているか否かを示すＰＬＬ１２の位相比較器出力が検査結果信号として検査結果出力端子３９から半導体検査装置２７のＳＲＡＭ検査インターフェース２９に出力される。
【００９１】
ＳＲＡＭ５を制御するためには、読み出し／書込み切り替え信号と、Ｍビット幅のアドレス信号と、Ｎビット幅のデータ信号とが必要である。通常これらの信号の制御は、デインターリーブ回路２０が行うが、本実施の形態においては、ＳＲＡＭ５を検査する時と、高周波受信回路２を検査する時とは、これらの読み出し／書込み切り替え信号とＭビット幅のアドレス信号とＮビット幅のデータ信号とを半導体検査装置２７のＳＲＡＭ検査インターフェース２８によって直接制御できるように、半導体集積回路１に入力端子３２・３１・７・３０を設けている。そして、選択回路２１により、読み出し／書込み切り替え信号、アドレス信号、データ信号をそれぞれ切り替えて検査を行う。
【００９２】
高周波受信回路２の制御レジスタ２６は、選択回路により構成される。高周波受信回路２を検査するための検査データは、従来の構成においては、復調回路３の制御レジスタ２４から制御レジスタ２６へ入力されるが、本実施の形態においては、高周波受信回路２の検査時において、ＳＲＡＭ５から読み出された検査データが、検査データ伝達回路６を介して制御レジスタ２６へ入力されるように、選択回路により切り替えて検査を行う。
【００９３】
復調回路３は、高周波受信回路２から出力されるＩＦ信号に対して、定められた方式に従ってデジタル復調して誤り訂正を行い、半導体集積回路１の後段側に配置されるデジタル信号処理装置へ出力する機能を有する。
【００９４】
デインターリーブ回路２０は、送受信装置において一般的に使用されるインターリーブ方式に従って動作する回路である。インターリーブ方式とは、送信側において、デジタルデータの並びをランダムに入れ替える操作をしてから送信し、受信側において、デジタルデータの並びを元に戻すことにより、連続して発生した誤りを分散し、誤り訂正技術を使って正しいデータを復元する方式である。デインターリーブ回路２０は、受信したデジタルデータを並び替える機能を有しており、一般に、作業領域としてＳＲＡＭを使用する。ＳＲＡＭの記憶容量は、インターリーブ方式に左右される。本実施の形態においては、従来検査されるのみであったＳＲＡＭを、高周波受信回路２を検査するための検査データの伝送に活用することにより、効率的に短時間で検査することができる半導体集積回路を提供するものである。
【００９５】
本実施の形態においては、上記した課題を解決するために、高周波受信回路２を検査する時は、シリアル通信回路２５と復調回路用制御レジスタ２４とを介して高周波受信回路２用の検査データを伝送して、制御レジスタ２６を制御するのではなく、ＳＲＡＭ制御回路４とＳＲＡＭ５と検査データ伝送回路６とによって検査データを伝送して、制御レジスタ２６を制御する。
【００９６】
ＳＲＡＭは、一般に、前記シリアル通信速度の１０００倍に相当する数１０ＭＨｚ〜数１００ＭＨｚで動作する。従って、従来よりも高速に高周波受信回路２の制御レジスタ２６を設定することができ、高周波受信回路２の検査時間を短縮することができる。
【００９７】
図２は、半導体集積回路１の動作を説明するためのタイミングチャートである。まず、検査開始時に半導体検査装置２７のＳＲＡＭインターフェース２８からＳＲＡＭ５を検査できるように、読み出し／書込み切替信号とアドレス信号とデータ信号とクロック信号とをそれぞれ入力するための入力端子３２・３１・７・３０をＳＲＡＭ検査インターフェース２８と接続する。
【００９８】
次に、ＳＲＡＭ５の通常の検査を実施する。一般に、ＳＲＡＭ等のメモリは、メモリ検査用アルゴリズムに基づいた専用の検査データを用いて検査する（ステップＳ４）。その為、ＳＲＡＭ５に高周波受信回路検査用の検査データを記憶させる本実施の形態では、まず、ＳＲＡＭ５自体の検査を実施し、次に、ＳＲＡＭ５に高周波受信回路検査用の検査データを記憶させる。
【００９９】
まず、ＳＲＡＭ検査インターフェース２８から、アドレスカウントアップ回路８のカウンタを、ＳＲＡＭ５に高周波受信回路用検査データを書込む最初のアドレスに設定する。次に、ＳＲＡＭに５書込む検査データと書込み信号とを、ＳＲＡＭ検査インターフェース２８から入力端子３２・３１を介して選択回路２１に送信する。そして、アドレスカウントアップ回路８に入力端子３０を介してクロック信号を送信し、次に書込むアドレスへアドレスカウントアップ回路８をカウントアップさせる。その後、ＳＲＡＭ５に書込む検査データと書込み信号とをＳＲＡＭ検査インターフェース２８から送信する。以下、高周波受信回路用検査データを繰り返しＳＲＡＭ５に記憶させる。
【０１００】
高周波受信回路用検査データを全てＳＲＡＭ５に記憶させたら、次に、アドレスカウントアップ回路８の設定を、一番最初のアドレスに設定する。次に、ＳＲＡＭ検査インターフェース２８からＳＲＡＭ５に読み出し信号を、選択回路２１を介して送信する。これにより、ＳＲＡＭ５に記憶されている高周波受信回路用検査データが、検査データ伝達回路６を介して高周波受信回路２の制御レジスタ２６へ伝達される。
【０１０１】
高周波受信回路２の制御レジスタ２６は、アドレスカウントアップ回路８を駆動するクロック信号に同期して、検査データ伝達回路６から検査データを受信し、高周波受信回路２の各部を制御して、高周波受信回路２を検査する（ステップＳ５）。その結果、検査結果信号（本実施の形態では位相比較器出力信号）をＳＲＡＭ検査インターフェース２９へ出力する。
【０１０２】
ＳＲＡＭ検査インターフェース２９は、予め用意してある期待値と検査結果信号とを比較して判定を行う。これにより、シリアル通信を介さずに高周波受信回路２を制御する事が可能となり、高周波受信回路２の検査時間を短縮する事が可能となる。
【０１０３】
一方、復調回路３のＳＲＡＭ５とＳＲＡＭ制御回路４と検査データ伝達回路６と以外のロジック回路は、ＡＴＰＧ手法に従って、ＳＲＡＭ５の検査と並行して検査する（ステップＳ１）。そして、ＰＬＬ２３を検査し（ステップＳ２）、ＡＤコンバータ１７を検査する（ステップＳ３）。
【０１０４】
近年、半導体検査装置の発展により、ＡＴＰＧ検査とＳＲＡＭの検査を同時に並行して実施することが可能になっている。回路規模にもよるが、送受信装置では、ＳＲＡＭの検査よりもＡＴＰＧ検査の方が時間がかかるのが普通である。
【０１０５】
従って、ＳＲＡＭ５の検査（ステップＳ４）を行った後に、ＳＲＡＭ５に高周波受信回路２の検査データを記憶し、高周波受信回路２の検査を実施すれば（ステップＳ５）、復調回路３のＡＴＰＧ検査（ステップＳ１）と同時に並行して、高周波受信回路２の検査（ステップＳ５）を行うことが出来る為、半導体集積回路１全体の検査時間を短縮する事が可能となる。
【０１０６】
（実施の形態２）
図４は、実施の形態２に係る半導体集積回路１ａ及び半導体検査装置２７の構成を示すブロック図である。前述した構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。図示を簡潔にするために、高周波受信回路２ａにおいては、制御レジスタ２６ａ以外の構成要素の図示を省略し、また、復調回路３ａにおいては、ＡＤコンバータ１７と復調回路１８と復号回路１９との図示を省略している。
【０１０７】
半導体集積回路１ａは、高周波受信回路２ａと復調回路３ａとを備えている。復調回路３ａは、検査データ伝達回路６ａを有している。検査データ伝達回路６ａには、パラレル−シリアル変換回路３６が設けられている。パラレル−シリアル変換回路３６は、ＳＲＡＭ５からパラレルデータとして読み出された検査データを、選択回路３７を介して受け取り、シリアルデータに変換して高周波受信回路２ａの制御レジスタ２６ａに供給する。選択回路３７は、ＳＲＡＭ５から読み出された検査データと制御レジスタ２４から供給される制御信号とのいずれかを選択してパラレル−シリアル変換回路３６に与える。
【０１０８】
復調回路３ａは、選択回路３８を有している。選択回路３８は、半導体検査装置２７のＳＲＡＭ検査インターフェース２８から入力端子３０に入力されたクロック信号と、ＰＬＬ２３によって生成されたクロック信号とのいずれかを選択してスイッチＳＷ２に供給する。スイッチＳＷ２は、ＳＲＡＭ検査インターフェース２８から入力端子３５に入力されてインバータＩｎｖにより反転したクロック制御信号に応じて、選択回路３８から供給されたクロック信号を、パラレル−シリアル変換回路３６と制御レジスタ２６ａとに供給する。
【０１０９】
復調回路３ａは、ＳＲＡＭ制御回路４ａを有している。ＳＲＡＭ制御回路４ａは、スイッチＳＷ１を有している。スイッチＳＷ１は、ＳＲＡＭ検査インターフェース２８から入力端子３５に入力されたクロック制御信号に応じて、ＳＲＡＭ検査インターフェース２８から入力端子３０に入力されたクロック信号を、アドレスカウントアップ回路８と選択回路２１とに与える。
【０１１０】
一般に、ＳＲＡＭのデータ入出力は、ｎビット幅のパラレルデータで行う。しかし、高周波受信回路の制御レジスタは、シフトレジスタにより構成される事がある。この様な場合は、ＳＲＡＭ５から読み出されたパラレルデータをシリアルデータへ変換するパラレル−シリアル変換回路３６を設けて対応する。この時、パラレル−シリアル変換回路３６を駆動するクロック信号は、アドレスカウントアップ回路８を駆動するクロック信号を使用する。
【０１１１】
図５は、半導体集積回路１ａの動作を説明するためのタイミングチャートである。まず、検査開始時に半導体検査装置２７のＳＲＡＭインターフェース２８からＳＲＡＭ５を検査できるように、読み出し／書込み信号とアドレス信号とデータ信号とをそれぞれ入力するための入力端子３２・３１・７・３０・３５をＳＲＡＭ検査インターフェース２８と接続する。次に、通常のＳＲＡＭ５の検査を実施する。次に、ＳＲＡＭ５に高周波受信回路２ａの検査用データを記憶させる。
【０１１２】
そして、ＳＲＡＭ検査インターフェース２８から、アドレスカウントアップ回路８を、ＳＲＡＭ５に高周波受信回路用検査データを書込む最初のアドレスに設定する。次に、ＳＲＡＭ５に書込むデータと書込み信号とをＳＲＡＭ検査インターフェース２８から送信する。次に、アドレスカウントアップ回路８にクロック信号を送信し、次に書込むアドレスへカウントアップさせる。
【０１１３】
この時、パラレル−シリアル変換回路３６が動作しないように、このパラレル−シリアル変換回路３６を駆動するクロック信号を、スイッチＳＷ２オフにして停止させておく。次に、ＳＲＡＭ５に書込む検査データと、書込み信号を、ＳＲＡＭ検査インターフェース２８から送信する。以下、高周波受信回路用検査データを繰り返しＳＲＡＭ５に記憶させる。
【０１１４】
次に、高周波受信回路用検査データを全てＳＲＡＭ５に記憶させたら、アドレスカウントアップ回路８を、一番最初のアドレスに設定する。次に、ＳＲＡＭ５に読み出し信号を、ＳＲＡＭ検査インターフェース２８から送信する。これにより、ＳＲＡＭ５に記憶されている高周波受信回路用検査データが、検査データ伝達回路６ａのパラレル−シリアル変換回路３６へ伝達される。ここで、アドレスカウントアップ回路８にクロック信号を供給するためのスイッチＳＷ１をオフして、アドレスカウントアップ回路８へのクロック信号の供給を停止させ、パラレル−シリアル変換回路３６にクロック信号を供給するためのスイッチＳＷ２をオンして、パラレル−シリアル変換回路３６へクロック信号を供給する。
【０１１５】
実施の形態２では、ｎビットのパラレルデータをシリアルデータへ変換するため、ｎ個のクロックパルスを入力して、シリアルデータへ変換する。同時に、高周波受信回路２ａに設けられてシフトレジスタ構造を有する制御レジスタ２６ａに、シリアル変換された検査データが書込まれる。
【０１１６】
従って、検査データ伝達回路６ａから検査データを受信し、高周波受信回路２ａ各部の制御を行う。その結果、検査結果信号（本実施の形態では、位相比較器出力信号）をＳＲＡＭ検査インターフェースへと出力する。ＳＲＡＭ検査インターフェースは、検査結果を予め用意してある期待値と比較し判定を行う。これにより、シリアル通信を介さず高周波受信回路２ａを制御する事が可能となり、高周波受信回路２ａの検査時間を短縮する事が可能となる。
【０１１７】
一方、復調回路３ａのＳＲＡＭ５とＳＲＡＭ制御回路４ａと検査データ伝達回路６ａ以外のロジック回路の検査は、ＡＴＰＧ手法で検査するのが一般的である。近年、半導体検査装置の発展により、ＡＴＰＧ検査とＳＲＡＭの検査とを同時並行して実施することが可能になっている。回路規模にもよるが、送受信装置では、ＳＲＡＭの検査よりもＡＴＰＧ検査の方が、時間がかかるのが普通である。
【０１１８】
従って、ＳＲＡＭ５の検査を行った後に、ＳＲＡＭ５に高周波受信回路２ａ検査用の検査データを記憶し、高周波受信回路２ａの検査を実施すれば、復調回路３ａのＡＴＰＧ検査と同時並行して、高周波受信回路２ａの検査を行うことが出来る為、半導体集積回路１ａ全体の検査時間を短縮する事が可能となる。
【０１１９】
（実施の形態３）
図６は、実施の形態３に係る半導体集積回路１ｃ及び半導体検査装置２７ｃの構成を示すブロック図である。前述した構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。前述した図４と同様に、図示を簡潔にするために、高周波受信回路２ｃにおいては、制御レジスタ２６ｃ以外の構成要素の図示を省略し、また、復調回路３ｃにおいては、ＡＤコンバータ１７と復調回路１８と復号回路１９との図示を省略している。
【０１２０】
復調回路３ｃは、検査データ伝達回路６ｃを有している。検査データ伝達回路６ｃには、パラレル−シリアル変換回路３６が設けられている。パラレル−シリアル変換回路３６の前段側には、選択スイッチＳＷ５が設けられている。選択スイッチＳＷ５は、パラレル−シリアル変換回路３６への入力をＳＲＡＭ５と制御レジスタ２４との間で切り替える。
【０１２１】
パラレル−シリアル変換回路３６の後段側には、選択スイッチＳＷ４が設けられている。選択スイッチＳＷ４は、制御レジスタ２６ｃへの出力を、選択信号入力端子（図示せず）に入力された選択信号に基づいて、パラレル−シリアル変換回路３６からの出力とパラレル−シリアル変換回路３６への入力との間で切り替える。なお、選択信号入力端子（図示せず）に入力された選択信号の替わりに、ＳＲＡＭ５から読み出した選択信号に基づいて切り替えてもよい。
【０１２２】
復調回路３ｃには、選択スイッチＳＷ３が設けられている。選択スイッチＳＷ３は、ＳＲＡＭ検査インターフェース４３から入力端子４１に入力されるパラレル−シリアル変換回路３６駆動用のクロック選択信号に応じて、ＳＲＡＭ検査インターフェース２８から入力端子３０に入力されたクロック信号と、ＰＬＬ２３により生成されたクロック信号と、ＳＲＡＭ検査インターフェース４３から入力端子４５に入力されたクロック信号とのいずれかを選択して、選択スイッチＳＷ２に供給する。
【０１２３】
なお、パラレル−シリアル変換回路３６駆動用のクロック選択信号は、入力端子４１に入力する替わりに、ＳＲＡＭ５から供給するように構成してもよい。
【０１２４】
高周波受信回路２ｃは、制御レジスタ２６ｃを有している。制御レジスタ２６は、交互に配置されて連結された複数個のフリップフロップ４３とレジスタ４４とを含んでいる。各フリップフロップ４３には、入力端子３５に入力された入力制御信号に応じて選択スイッチＳＷ２からクロック信号が供給される。各レジスタ４４には、ＳＲＡＭ検査インターフェース４３から入力端子４２に入力された選択信号が供給され、また、各レジスタ４４には、ＳＲＡＭ５からパラレルデータとして読み出されて、選択スイッチＳＷ５・ＳＷ４を通ってパラレル−シリアル変換回路３６を迂回して供給された検査データがそれぞれ入力される。なお、入力端子４２に入力された選択信号の代わりに、ＳＲＡＭ５から読み出された選択信号を各レジスタ４４に供給するように構成してもよい。
【０１２５】
実施の形態３は、実施の形態１と実施の形態２とのどちらも実施可能であるように選択スイッチＳＷ４を設けたものである。選択スイッチＳＷ３のクロック選択信号は、ＳＲＡＭから供給してもよいし、別途専用の入力端子を設けてもよい。本実施の形態では、専用の入力端子４１を設けた例を記載している。
【０１２６】
一般に、１個の設計グループで、高周波受信回路と復調回路とを設計する場合、前記２つの回路の検査手法、検査タイミングを考慮しながら設計を行う。しかし、複数の設計グループ、例えば、高周波受信回路と復調回路とを別グループで設計した場合、検査手法、検査タイミングが一致しない事がある。本実施の形態は、そのような場合でも選択肢を提供し、半導体集積回路を柔軟に検査する事が可能となる。各回路の役割及び検査手法についての詳細な説明は、実施の形態１及び実施の形態２と重複するため省略する。
【０１２７】
なお、実施の形態１〜３では、高周波受信回路と復調回路とを備えた半導体集積回路の例を述べたが、本発明はこれに限定されない。変調回路と高周波送信回路とを備えた半導体集積回路についても本発明を適用することができる。その場合、信号の流れの向きが、変調回路から高周波送信回路へと変るのみで、それ以外は回路構成、検査手法は同じである。図７は、実施の形態３に係る他の半導体集積回路１ｄ及び半導体検査装置２７の構成を示すブロック図である。前述した構成要素と同一の構成要素には同一の参照符号を付し、その詳細な説明は省略する。半導体集積回路１ｄは、変調回路５１と高周波送信回路５２とを備えている。変調回路５１は、符号回路５３とデインターリーブ回路５４と符号回路５５と変調回路５６とＤＡコンバータ５７とを有している。高周波送信回路５２には、ミキサ回路５８が設けられている。端子３３から入力された送信信号は、符号回路５３によって符号化されてＳＲＡＭ５に記憶され、選択回路２１によって読み出され、デインターリーブ回路５４、符号回路５５、変調回路５６及びＤＡコンバータ５７を通ってＩＦ信号としてミキサ回路５８に供給され、ミキサ回路５８によって周波数変換されてＲＦ信号として高周波送信回路５２から送信される。このような変調回路５１と高周波送信回路５２とを備えた半導体集積回路１ｄに対しても本発明を適用することができる。
【０１２８】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１２９】
本発明は、高周波受信回路と復調回路とを搭載した半導体集積回路、高周波送信回路と変調回路とを搭載した半導体集積回路およびこれらの検査方法に適用することができる。
【図面の簡単な説明】
【０１３０】
【図１】実施の形態１に係る半導体集積回路及び半導体検査装置の構成を示すブロック図である。
【図２】実施の形態１に係る半導体集積回路の動作を説明するためのタイミングチャートである。
【図３】実施の形態１に係る半導体集積回路の検査方法の手順を示すフローチャートである。
【図４】実施の形態２に係る半導体集積回路及び半導体検査装置の構成を示すブロック図である。
【図５】実施の形態２に係る半導体集積回路の動作を説明するためのタイミングチャートである。
【図６】実施の形態３に係る半導体集積回路及び半導体検査装置の構成を示すブロック図である。
【図７】実施の形態３に係る他の半導体集積回路及び半導体検査装置の構成を示すブロック図である。
【図８】従来の半導体集積回路及び半導体検査装置の構成を示すブロック図である。
【図９】従来の半導体集積回路の検査方法の手順を示すフローチャートである。
【符号の説明】
【０１３１】
１    半導体集積回路
２    高周波受信回路
３    復調回路
４    ＳＲＡＭ制御回路（書込み回路）
５    ＳＲＡＭ
６    検査データ伝達回路
７    入力端子（検査データ入力端子）
８    アドレスカウントアップ回路
２７  半導体検査装置
３０  入力端子（ＳＲＡＭクロック信号入力端子）
３９  検査結果出力端子
４１  入力端子（選択信号入力端子）
４２  入力端子（選択信号入力端子）
ＳＷ１、ＳＷ２  スイッチ
ＳＷ３、ＳＷ４  スイッチ（選択回路）
ＳＷ５  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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