(57)【要約】      （修正有）【課題】待機時におけるビット線のリークを低減する。【解決手段】SRAMの電力を低減するための方法は、SRAMの待機動作中の部分の全てのビット線に第１の電圧を印加し、SRAMの通常動作中の部分の全てのビット線に第２の電圧を印加することにより達成される。第１の電圧は、第２の電圧以下である。【選択図】図５
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【特許請求の範囲】
【請求項１】
ＳＲＡＭの電力を低減するための方法であって、
ａ）前記ＳＲＡＭの待機動作中の部分の全てのビット線（５０９）に第１の電圧（ＶＤＤ２）を印加し、
ｂ）前記ＳＲＡＭの通常動作中の部分の全ての前記ビット線（５０９）に第２の電圧（ＶＤＤ１）を印加すること
を含み、
ｃ）前記第１の電圧（ＶＤＤ２）が、前記第２の電圧（ＶＤＤ１）以下である、ＳＲＡＭの電力を低減するための方法。
【請求項２】
前記第１の電圧（ＶＤＤ２）が、第１の電圧基準に切り替えること（Ｓ２）によって印加される、請求項１に記載のＳＲＡＭの電力を低減するための方法。
【請求項３】
前記第２の電圧（ＶＤＤ１）が、第２の電圧基準に切り替えること（Ｓ１Ａ〜Ｓ１Ｚ）によって印加される、請求項１に記載のＳＲＡＭの電力を低減するための方法。
【請求項４】
前記切り替えること（Ｓ２）が、１つ又は複数のトランジスタによって実行される、請求項２に記載のＳＲＡＭの電力を低減するための方法。
【請求項５】
前記切り替えること（Ｓ１Ａ〜Ｓ１Ｚ）が、１つ又は複数のトランジスタによって実行される、請求項３に記載のＳＲＡＭの電力を低減するための方法。
【請求項６】
ＳＲＡＭ用の電力低減システムであって、
ａ）第１のスイッチ（Ｓ２）と、
ｂ）第２のスイッチ（Ｓ１Ａ〜Ｓ１Ｚ）と
を備え、
ｃ）前記第１のスイッチ（Ｓ２）が閉じる場合に、前記ＳＲＡＭの待機動作中の部分の全てのビット線（５０９）に第１の電圧基準（ＶＤＤ２）が印加されようになっており、
ｄ）前記第２のスイッチ（Ｓ１Ａ〜Ｓ１Ｚ）が閉じる場合に、前記ＳＲＡＭの通常動作中の部分の全てのビット線（５０９）に第２の電圧基準（ＶＤＤ１）が印加されるようになっており、
ｅ）前記第１の電圧（ＶＤＤ２）が、前記第２の電圧（ＶＤＤ１）以下である、ＳＲＡＭ用の電力低減システム。
【請求項７】
前記第１のスイッチ（Ｓ２）が１つ又は複数のトランジスタからなる、請求項６に記載のＳＲＡＭ用の電力低減システム。
【請求項８】
前記第２のスイッチ（Ｓ１Ａ〜Ｓ１Ｚ）が、１つ又は複数のトランジスタからなる、請求項６に記載のＳＲＡＭ用の電力低減システム。
【請求項９】
コンピュータシステム（１０００）であって、
ａ）少なくとも１つのプロセッサ（１００４）と、
ｂ）少なくとも１つのＳＲＡＭ（１００２）と
を備え、
ｃ）前記少なくとも１つのＳＲＡＭが、ＳＲＡＭ用の電力低減システムを含み、
ｄ）前記ＳＲＡＭ用の電力低減システムが、前記ＳＲＡＭの待機動作中の部分の全てのビット線（５０９）に第１の電圧（ＶＤＤ２）を印加し、
ｅ）前記ＳＲＡＭ用の電力低減システムが、前記ＳＲＡＭの通常動作中の部分の全てのビット線（５０９）に第２の電圧（ＶＤＤ１）を印加し、
ｆ）前記第１の電圧（ＶＤＤ２）が前記第２の電圧（ＶＤＤ１）以下である、コンピュータシステム。
【請求項１０】
前記第１の電圧が、第１の電圧基準に切り替えること（Ｓ２）によって印加される、請求項９に記載のコンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して電子回路に関する。より詳細には、本発明はＳＲＡＭの電力を低減することに関する。
【背景技術】
【０００２】
単一のダイ上に包含される電子回路が多くなるにつれて、単一のダイによって消費される電力は増加し続ける。信頼性が維持されるだけの適度な温度に単一のＩＣ（集積回路）を保つために、多くの技術が用いられている。例えば、ＩＣの基板には、精巧な冷却フィンが取り付けられている。また、一群のＩＣの近くには、それらのＩＣを冷却するためにファンが配置されている。場合によっては、液体を用いて、ＩＣによって生成される熱をさらに迅速に除去している。これらの解決手段は、コストがかかり、限られた空間を大量に必要とする場合もある。依然として高い集積度を達成しながら、ＩＣの電力を低減することができれば、ＩＣを使用するデバイスのコスト及び体積を削減することができる。
【０００３】
メモリを含む半導体チップ上に収容されるビットの数は、平均して３年毎に４倍になっている。この結果、半導体メモリが消費する電力は増えている。コンピュータシステムは、多数のオンチップメモリ及びスタンドアロン型半導体メモリを使用する場合がある。これらのコンピュータシステムによって用いられる半導体メモリの一部は、或る一定の時間にわたって、待機モードに保持され得る。待機状態に保持されるメモリの部分は、データにアクセスされないので、結果として、アクセスされる半導体メモリの部分よりも電力要件が低くなる。待機モードにおいて用いられる電力の一部は、半導体メモリの個々のメモリセルにおける漏れ電流によって生成される。コンピュータシステムにおいて、又はマイクロプロセッサチップの一部として用いられるメモリの量は増え続けているので、半導体メモリセルの漏れ電流の結果として、電力も増え続けている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＳＲＡＭのビット線における漏れ電流を低減するためのシステム及び方法に関する以下の説明は、当該技術分野における、ＩＣ及びコンピュータシステムの電力を低減する必要性に対処する。
【課題を解決するための手段】
【０００５】
本発明の一実施形態によれば、ＳＲＡＭの電力を低減するための方法が提供される。その方法は、ａ）ＳＲＡＭの待機動作中の部分の全てのビット線に第１の電圧を印加し、  ｂ）ＳＲＡＭの通常動作中の部分の全てのビット線に第２の電圧を印加することを含み、  ｃ）前記第１の電圧が、前記第２の電圧以下である。
【０００６】
本発明の他の実施形態によれば、ＳＲＡＭ用の電力低減システムが提供される。このシステムは、ａ）第１のスイッチと、ｂ）第２のスイッチとを備え、ｃ）第１のスイッチが閉じる場合に、ＳＲＡＭの待機動作中の部分の全てのビット線に第１の電圧基準が印加されようになっており、ｄ）第２のスイッチが閉じる場合に、ＳＲＡＭの通常動作中の部分の全てのビット線に第２の電圧基準が印加されるようになっており、ｅ）第１の電圧が、第２の電圧以下である。
【０００７】
本発明のさらに別の実施形態によれば、コンピュータシステムが提供される。そのコンピュータシステムは、ａ）少なくとも１つのプロセッサと、ｂ）少なくとも１つのＳＲＡＭとを備え、ｃ）少なくとも１つのＳＲＡＭが、ＳＲＡＭ用の電力低減システムを含み、ｄ）ＳＲＡＭ用の電力低減システムが、ＳＲＡＭの待機動作中の部分の全てのビット線に第１の電圧を印加し、ｅ）ＳＲＡＭ用の電力低減システムが、ＳＲＡＭの通常動作中の部分の全てのビット線に第２の電圧を印加し、ｆ）第１の電圧が第２の電圧以下である。
【発明の効果】
【０００８】
本発明によれば、ＳＲＡＭにおいて、漏れに起因して使用される電力が低減される。
【発明を実施するための最良の形態】
【０００９】
図１には、ＮＦＥＴの断面が示される。ノード１０２は導電性材料、即ちポリシリコン又は金属に接続され、その材料は、１１０、即ち薄い酸化物とともに、ＮＦＥＴのゲートＧを形成する。ノード１０６は、ＮＦＥＴのソースＳを形成するＮ＋拡散部に接続される。ノード１０８は、ＮＦＥＴのドレインＤを形成するＮ＋拡散部に接続される。ノード１０４は、ＮＦＥＴの基板ＳＢを形成するＰ型材料に接続される。４つのノード１０２、１０４、１０６及び１０８を用いて、ＮＦＥＴを制御することができる。逆方向バイアスを維持するために、ノード１０４の電圧は、ノード１０６及び１０８の電圧とほぼ同じ電圧、又はそれよりも低い電圧にしなければならない。ノード１０６又は１０８の電圧が基板（１０４）よりも約０．７ボルトだけ低くなる場合には、ノード１１２又はノード１１４のＰ／Ｎ接合によって形成されるダイオードに順方向バイアスがかかり、電流を伝えるであろう。これは、ＮＦＥＴをスイッチとして用いる場合には一般に望ましくない。
【００１０】
ノード１０２、即ちＧが「ハイ」電圧に充電される場合には、酸化物１１０の下に、導電性のＮ型チャネルが形成され、ノード１０６及び１０８が電気的に接続される。ノード１０２、即ちＧが「ロー」電圧に充電される場合には、酸化物１１０の下には、有効なチャネルが形成されず、ノード１０６と１０８との間にはほとんど電流が流れない。「ロー」電圧が１０２に印加される状態は、ノード１０６と１０８との間にわずかな量の電流しか流れないので、通常「オフ」と呼ばれる。しかしながら、ノード１０２にロー電圧が印加され、ＮＦＥＴがオフである場合であっても、ノード１０６と１０８との間に流れる電流は０ではない。或る設計物、例えばＳＲＡＭにおいて、数十億個のＮＦＥＴが使用され、その大部分のＮＦＥＴが「オフ」にされる場合、数十億個の個々のＮＦＥＴが「小さな」漏れ電流に寄与することに起因して、依然として比較的大きな電力損失が生じる可能性がある。このドレイン−ソース間漏れ電流は、ノード１０２、１０８のいずれか、又はそれらの双方にかかる電圧を下げることによって低減され得る。
【００１１】
また、漏れ電流は、ｐ／ｎ接合の両端に逆方向バイアスがかけられる場合にも生じる。図１では、逆方向バイアスをかけられるｐ／ｎ接合は、ノード１０６の電圧がノード１０４の電圧よりも大きい場合に、ノード１０６と１０４との間に形成される。図１では、逆方向バイアスをかけられるｐ／ｎ接合は、ノード１０８の電圧がノード１０４の電圧よりも大きい場合に、ノード１０８と１０４との間に形成される。しかしながら、ノード１０４に対するノード１０８及び１０６の電圧が増加すると、漏れ電流も増加する可能性がある。ノード１０４に対するノード１０６及び１０８の電圧を下げることによって、漏れ電流を低減することができる。
【００１２】
図２は、６個のトランジスタのＳＲＡＭメモリセル２２８の概略図である。ＰＦＥＴ、ＰＦＴ２１のソース及びＰＦＥＴ、ＰＦＴ２２のソースはＶＤＤに接続される。ＰＦＥＴ、ＰＦＴ２１のドレイン２１６及びＮＦＥＴ、ＮＦＴ２３のドレイン２１６、及びＮＦＥＴ、ＮＦＴ２１のドレイン２１６は、ノード２１６において接続される。ＰＦＥＴ、ＰＦＴ２２のドレイン２１８、ＮＦＥＴ、ＮＦＴ２４のドレイン２１８、及びＮＦＥＴ、ＮＦＴ２２のドレイン２１８は、ノード２１８において接続される。ＮＦＥＴ、ＮＦＴ２３のソース及びＮＦＥＴ、ＮＦＴ２４のソースはＧＮＤに接続される。ＰＦＥＴ、ＰＦＴ２１及びＮＦＥＴ、ＮＦＴ２３のゲートはノード２１８に接続される。ＰＦＥＴ、ＰＦＴ２２及びＮＦＥＴ、ＮＦＴ２４のゲートはノード２１６に接続される。ＮＦＥＴ、ＮＦＴ２１及びＮＦＴ２２のゲートはノード２０６、ＷＯＲＤＬＩＮＥに接続される。ＮＦＥＴ、ＮＦＴ２１のソースはノード２０２、ＢＩＴに接続され、ＮＦＥＴ、ＮＦＴ２２のソースはノード２０４、ＢＩＴＮに接続される。ＮＦＥＴ、ＮＦＴ２１、ＮＦＴ２２、ＮＦＴ２３及びＮＦＴ２４の基板はノード２２６に接続される。ノード２２６は接地される場合があるか、又は負の電圧が印加される場合がある。ＰＦＥＴ、ＰＦＴ２１及びＰＦＴ２２のＮウエルはノード２２４において接続される。ノード２０２、２０４及びＶＤＤの電圧を下げることによって、漏れ電流を低減することができる。
【００１３】
図３は、ＳＲＡＭの概略図である。回路３０２が、ワード線選択及びワード線ドライバを含む。ワード線ドライバは、この例では、ワード線ＷＬ１〜ＷＬ１２８を駆動する。ワード線ＷＬ１〜ＷＬ１２８の電圧は、ＳＲＡＭセル２２８に対して書込み及び読出しを行うのに十分に高くすべきである。
【００１４】
他の回路３０４が、列選択、ビット線プリチャージャ、センス増幅器、及び書込み回路を含む。ビット線プリチャージャは、ビット線対ＢＬ１−ＢＬ１ＮからＢＬ１２８−ＢＬ１２８Ｎを充電する。ビット線対ＢＬ１−ＢＬ１ＮからＢＬ１２８−ＢＬ１２８Ｎは、通常動作中に読み出される際に、ＳＲＡＭセル２２８を安定させることができるだけの十分に高い電圧まで充電されるべきである。待機動作中に、ビット線対ＢＬ１−ＢＬ１ＮからＢＬ１２８−ＢＬ１２８Ｎの電圧を下げて、漏れ電流を低減し、電力を節約することができる。
【００１５】
図４は、単一のビット線対と、それらのビット線をプリチャージするために用いられる一対のＰＦＥＴとを示す概略図である。ＢＩＴＬＩＮＥ４０１及びＢＩＴＬＩＮＥＮ４０２に対して読出し又は書込みを行った後に、ＰＦＥＴ１がＢＩＴＬＩＮＥ４０１をＶＤＤ１近くまで充電し、ＰＦＥＴ２がＢＩＴＬＩＮＥＮ４０２をＶＤＤ１近くまで充電する。この場合、ビット線４０１及び４０２は、通常動作中、及び待機動作中に、ＶＤＤ１近くまでプリチャージされる。信号ＢＩＴＬＩＮＥ ＰＲＥをローの論理値に駆動することによって、それらのビット線はＶＤＤ１近くの電圧までプリチャージされる。
【００１６】
図５Ａは、ＳＲＡＭの通常動作及び待機動作の一例である。ＢＩＴＬＩＮＥ ＰＲＥ信号が時間の関数として示される。或る時間にわたってＢＩＴＬＩＮＥ ＰＲＥ信号がトグルしている場合、そのＳＲＡＭは通常動作状態にある。或る時間にわたってＢＩＴＬＩＮＥ ＰＲＥ信号がトグルしていない場合、そのＳＲＡＭは待機動作状態にある。
【００１７】
図５は、ＳＲＡＭの電力を低減するための１つの例示的なシステムの概略図を示す。通常動作中、スイッチＳ１Ａ〜Ｓ１Ｚが閉じ、ノード５０９をＶＤＤ１に接続する。また通常動作中、スイッチＳ２は開いている。待機動作中、スイッチＳ２が閉じ、ノード５０９をＶＤＤ２に接続する。また、待機動作中、スイッチＳ１Ａ〜Ｓ１Ｚは開いている。この例では、ＶＤＤ２はＶＤＤ１よりも低い電圧である。ＶＤＤ２がＶＤＤ１よりも低い電圧であるので、漏れ電流に起因して使用される電力が低減される。この例におけるスイッチは、電源をノード５０９に接続するための任意の手段を表す。
【００１８】
図６は、ＳＲＡＭの電力を低減するための１つの例示的なシステムの概略図を示す。通常動作中に、ノード６１０がローの論理値に駆動され、ノード６１１がハイの論理値に駆動される。ノード６１０がローの論理値に駆動され、ノード６１１がハイの論理値に駆動されるので、ＰＦＥＴ、ＰＦＥＴ１Ａ〜ＰＦＥＴ２５５Ａが、ノード６０９を、ＶＤＤ１近くの電圧まで駆動する。待機動作中に、ノード６１０はハイの論理値に駆動され、ノード６１１はローの論理値に駆動される。ノード６１０がハイの論理値に駆動され、ノード６１１がローの論理値に駆動されるので、ＰＦＥＴ１Ｂがノード６０９をＶＤＤ２近くの電圧まで駆動する。この例では、ＶＤＤ２はＶＤＤ１よりも低い電圧である。ＶＤＤ２がＶＤＤ１よりも低い電圧であるので、漏れに起因して使用される電力が低減される。
【００１９】
図７は、ＳＲＡＭの電力を低減するための１つの例示的なシステムの概略図を示す。通常動作中に、ノード７１０がローの論理値に駆動され、ノード７１１がローの論理値に駆動される。ノード７１０がローの論理値に駆動され、ノード７１１がローの論理値に駆動されるので、ＰＦＥＴ、ＰＦＥＴ１Ａ〜ＰＦＥＴ２５５Ａが、ノード７０９を、ＶＤＤ１近くの電圧まで駆動する。待機動作中に、ノード７１０はハイの論理値に駆動され、ノード７１１はハイの論理値に駆動される。ノード７１０がハイの論理値に駆動され、ノード７１１がハイの論理値に駆動されるので、ＮＦＥＴ１がノード７０９をＶＤＤ２−Ｖｔ近くの電圧まで駆動する。この例では、ＮＦＥＴ、ＮＦＥＴ１はノード７０９の電圧をＶＤＤ２よりも１Ｖｔ分だけ低い電圧に降下させる。ＮＦＥＴ１がノード７０９の電圧をＶＤＤ２よりも１Ｖｔ分だけ低い電圧に降下させるので、漏れに起因して使用される電力が低減される。この場合、電圧ＶＤＤ２−Ｖｔは、ＶＤＤ１よりも低い。
【００２０】
図８は、ＳＲＡＭの電力を低減するための１つの例示的なシステムの概略図を示す。通常動作中に、ノード８１０がローの論理値に駆動され、ノード８１１がハイの論理値に駆動される。ノード８１０がローの論理値に駆動され、ノード８１１がハイの論理値に駆動されるので、ＰＦＥＴ、ＰＦＥＴ１Ａ〜ＰＦＥＴ２５５Ａが、ノード８０９を、ＶＤＤ１近くの電圧まで駆動する。待機動作中に、ノード８１０はハイの論理値に駆動され、ノード８１１はローの論理値に駆動される。ノード８１０がハイの論理値に駆動され、ノード８１１がローの論理値に駆動されるので、ＰＦＥＴ１Ｃがノード８０９をＶＤＤ１よりも低い電圧まで駆動する。この例では、ＰＦＥＴ、ＰＦＥＴ１Ｃは、ノード８０９の電圧をＶＤＤ１よりも低い電圧に降下させるように設計される。例えば、ＰＦＥＴの幅又は長さを変更することによって、ＰＦＥＴ１Ｃを変更することができる。ＰＦＥＴ１Ｃを変更する他の方法を用いることもできる。ＰＦＥＴ１Ｃがノード８０９の電圧をＶＤＤ１よりも低い電圧に降下させるので、漏れに起因して使用される電力が低減される。
【００２１】
図９は、ＳＲＡＭの電力を低減するための１つの例示的なシステムの概略図を示す。通常動作中に、ノード９１０がローの論理値に駆動され、ノード９１１がローの論理値に駆動される。ノード９１０がローの論理値に駆動され、ノード９１１がローの論理値に駆動されるので、ＰＦＥＴ、ＰＦＥＴ１Ａ〜ＰＦＥＴ２５５Ａが、ノード９０９を、ＶＤＤ１近くの電圧まで駆動する。待機動作中に、ノード９１０はハイの論理値に駆動され、ノード９１１はハイの論理値に駆動される。ノード９１０がハイの論理値に駆動され、ノード９１１がハイの論理値に駆動されるので、ＮＦＥＴ１Ｃがノード９０９を約ＶＤＤ１−Ｖｔ（閾値電圧）の電圧まで駆動する。この例では、ＮＦＥＴ、ＮＦＥＴ１Ｃはノード９０９の電圧をＶＤＤ１よりも１Ｖｔ分だけ低い電圧に降下させる。ＮＦＥＴ１Ｃがノード９０９の電圧をＶＤＤ１よりも１Ｖｔ分だけ低い電圧に降下させるので、漏れに起因して使用される電力が低減される。
【００２２】
図１０は、ＳＲＡＭの電力を低減するための１つの例示的なコンピュータシステムのブロック図を示す。ブロック１０００は、少なくとも１つのプロセッサ１００４と、少なくとも１つのスタンドアロン型ＳＲＡＭメモリ１００２とを含むコンピュータシステムを表しており、プロセッサ１００４はいくつかのオンチップＳＲＡＭ１００６を含む。このコンピュータシステム１０００では、少なくとも１つのスタンドアロン型メモリ１００２が、ＳＲＡＭの電力を低減するためのシステムを含む。このコンピュータシステム１０００では、オンチップＳＲＡＭ１００６を含む、少なくとも１つのプロセッサ１００４が、ＳＲＡＭの電力を低減するためのシステムを含む。
【００２３】
本発明のこれまでの説明は、例示し、説明するために提示されてきた。その説明は、本発明を網羅的にすること、又は開示されたそのものずばりの形態に限定することを意図するものではなく、上記の教示に鑑みて、他の修正形態及び変形形態が実現可能である。その実施形態は、本発明の原理及びその実用的な応用形態を最もわかりやすく説明し、それにより当業者が、種々の実施形態、及び企図されている特定の用途に適合されるような種々の修正形態において、本発明を最大限に利用できるようにするために選択されて説明された。添付の特許請求の範囲は、従来技術によって制限される範囲を除いて、本発明の他の代替の実施形態を含むように解釈されることが意図されている。
【図面の簡単な説明】
【００２４】
【図１】従来技術のＮＦＥＴトランジスタの断面図である。
【図２】従来技術のＳＲＡＭメモリセルの概略図である。
【図３】従来技術のメモリアレイの概略図である。
【図４】従来技術による、単一のビット線対と、それらのビット線をプリチャージするために用いられる一対のＰＦＥＴとを示す概略図である。
【図５】ＳＲＡＭ上の電力を低減するための１つの例示的なシステムの概略図である。
【図５Ａ】ＳＲＡＭの通常動作及び待機動作の一例を示す図である。
【図６】ＳＲＡＭの電力を低減するための１つの例示的なシステムの概略図である。
【図７】ＳＲＡＭの電力を低減するための１つの例示的なシステムの概略図である。
【図８】ＳＲＡＭの電力を低減するための１つの例示的なシステムの概略図である。
【図９】ＳＲＡＭの電力を低減するための１つの例示的なシステムの概略図である。
【図１０】ＳＲＡＭの電力を低減するための１つの例示的なコンピュータシステムのブロック図である。
【符号の説明】
【００２５】
509、609、709、809、909  ノード
S1A〜S1Z、S2  スイッチ
1000  コンピュータシステム
1002、1006  ＳＲＡＭ
1004  プロセッサ
【図１】
2007087574.tif 000003
【図２】
2007087574.tif 000004
【図３】
2007087574.tif 000005
【図４】
2007087574.tif 000006
【図５】
2007087574.tif 000007
【図５Ａ】
2007087574.tif 000008
【図６】
2007087574.tif 000009
【図７】
2007087574.tif 000010
【図８】
2007087574.tif 000011
【図９】
2007087574.tif 000012
【図１０】
2007087574.tif 000013