(57)【要約】      （修正有）【課題】  ノイズが大きい環境下で、高精度なインピーダンス調整を可能ならしめ，かつその回路規模が小さくコストパフォーマンスに優れるインピーダンス制御回路およびインピーダンス制御方法を提供する。【解決手段】  第１のバイナリカウンタ（ｎビット）と，第２のバイナリカウンタ（ｎ＋ｋビット）と，タイミング制御回路とを備える。第１のバイナリカウンタは、整合回路のレプリカにｎビットのインピーダンス制御コードを順次送出する。第２のバイナリカウンタは、整合回路のレプリカの出力とレファレンス電圧との比較結果に基づき、比較結果が１となる回数をカウントする。タイミング制御回路は、この一連の制御を２ｋ回繰り返して行い、第２のバイナリカウンタの上位ｎビット出力を取り込む。そして、上位ｎビット出力を、タイミング信号とともに整合回路に送信して当該整合回路のインピーダンス値を所望の値に制御する。【選択図】  図２
2007006277.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号をカウントして、整合回路のレプリカに第１インピーダンス制御信号として送信する第１バイナリカウンタと、
前記クロック信号に同期して、前記第１インピーダンス制御信号に応答して前記整合回路のレプリカから出力される電圧とレファレンス電圧との比較結果を表わす比較結果信号を受信し、前記比較結果信号が規定状態を示す回数をカウントしてカウント信号を出力する第２バイナリカウンタと、
前記第２バイナリカウンタから出力された前記カウント信号の所定の上位ビット部分を第２インピーダンス制御信号として取り込み、前記整合回路に送信するタイミング制御回路と
を具備するインピーダンス制御回路。
【請求項２】
請求項１に記載のインピーダンス制御回路において、
前記第１バイナリカウンタは、ｎビット（ｎ；３以上の整数）の第１インピーダンス制御信号を送信し、
前記第２バイナリカウンタは、ｎ＋ｋビット（ｎ；３以上の整数、ｋ；１以上の整数）のカウント信号を生成するインピーダンス制御回路。
【請求項３】
請求項２に記載のインピーダンス制御回路において、
前記タイミング制御回路は、前記第１バイナリカウンタに、オール０からオール１までのインクリメント又はオール１からオール０までのデクリメントを２ｋ回繰り返すように制御信号を出力し、前記第２バイナリカウンタの前記カウント信号の上位ｎビットを取り込んで第２インピーダンス制御信号とし、前記整合回路に送信するインピーダンス制御回路。
【請求項４】
請求項１から３までのいづれか一項に記載のインピーダンス制御回路において、
前記第１バイナリカウンタは、前記クロック信号に同期して、前記第１のバイナリカウンタのスイープを、オール０からオール１までインクリメントして前記整合回路のレプリカに前記第１インピーダンス制御信号を送信し、
さらに、前記クロック信号に同期して、前記第１のバイナリカウンタのスイープを、オール１からオール０までデクリメントして前記整合回路のレプリカに前記第１インピーダンス制御信号を送信するインピーダンス制御回路。
【請求項５】
請求項１から４までのいづれか一項に記載のインピーダンス制御回路と、
前記整合回路と、
前記整合回路のレプリカと、
前記第１インピーダンス制御信号に応答して前記整合回路のレプリカから出力される電圧とレファレンス電圧とを比較するための比較器と
を具備したインピーダンス制御システム。
【請求項６】
請求項１から４までのいづれか一項に記載のインピーダンス制御回路を半導体基板上に形成した半導体装置。
【請求項７】
請求項１から４までのいづれか一項に記載のインピーダンス制御回路を備えたＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ／Ｄｅｓｅｒｉａｌｉｚｅｒ）ドライバ装置。
【請求項８】
請求項１から４までのいづれか一項に記載のインピーダンス制御回路を備えたＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ／Ｄｅｓｅｒｉａｌｉｚｅｒ）レシーバ装置。
【請求項９】
クロック信号をカウントして、整合回路のレプリカに第１インピーダンス制御信号として送信する第１バイナリカウンタと、前記クロック信号に同期して、前記第１インピーダンス制御信号に応答して前記整合回路のレプリカから出力される電圧とレファレンス電圧との比較結果を表わす比較結果信号を受信し、前記比較結果信号が規定状態を示す回数をカウントしてカウント信号とする第２バイナリカウンタと、前記第２バイナリカウンタから出力された前記カウント信号の所定の上位ビット部分を第２インピーダンス制御信号として取り込み、前記第２インピーダンス制御信号を前記整合回路に送信するタイミング制御回路とを具備するインピーダンス制御回路におけるインピーダンス制御方法であって、
クロック信号に同期して、前記整合回路のレプリカに第１インピーダンス制御信号を送信する第１送信ステップと、
前記クロック信号に同期して、前記第１インピーダンス制御信号に応答して前記整合回路のレプリカから出力される電圧とレファレンス電圧とを比較して、前記比較の結果を比較結果信号として前記第２バイナリカウンタに送信する第２送信ステップと、
前記比較結果信号が規定状態を示す回数をカウントしてカウント信号とする規定状態カウントステップと、
前記カウント信号の所定の上位ビット部分を取り込んで第２インピーダンス制御信号とし、前記整合回路に送信するインピーダンス制御ステップと
を具備するインピーダンス制御回路におけるインピーダンス制御方法。
【請求項１０】
請求項９に記載のインピーダンス制御回路におけるインピーダンス制御方法において、
前記第１インピーダンス制御信号は、ｎビット（ｎ；３以上の整数）であり、
前記カウント信号は、ｎ＋ｋビット（ｎ；３以上の整数、ｋ；１以上の整数）であるインピーダンス制御回路におけるインピーダンス制御方法。
【請求項１１】
請求項１０に記載のインピーダンス制御回路におけるインピーダンス制御方法において、
前記カウント信号は、前記クロック信号に同期して、第１送信ステップと規定状態カウントステップとがそれぞれ２ｋ回繰り返して生成されるインピーダンス制御回路におけるインピーダンス制御方法。
【請求項１２】
請求項９から１１までのいづれか一項に記載のインピーダンス制御回路におけるインピーダンス制御方法において、
第１送信ステップは、前記クロック信号に同期して、前記第１のバイナリカウンタによりカウントアップすることにより前記整合回路のレプリカに前記第１インピーダンス制御信号を送信するカウントアップステップと、
さらに、前記クロック信号に同期して、前記第１のバイナリカウンタによりカウントダウンすることにより前記整合回路のレプリカに前記第１インピーダンス制御信号を送信するカウントダウンステップと
を具備するインピーダンス制御回路におけるインピーダンス制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の入出力インピーダンスを、半導体装置の製造バラツキ、電源電圧変動、温度変動によらず所望の値に制御するインピーダンス制御回路およびインピーダンス制御方法に関する。
【背景技術】
【０００２】
近年の半導体装置における動作速度の高速化に伴い、ＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ／Ｄｅｓｅｒｉａｌｉｚｅｒ）に代表される高速インターフェイスの技術分野では、半導体装置と伝送路とのインピーダンス整合が益々重要になっている。しかしながら、シリコン基板上に形成されたトランジスタや抵抗素子を終端抵抗として使用すると、当該トランジスタや抵抗素子の製造バラツキ、電源電圧変動、温度変動により、当該トランジスタや抵抗素子の抵抗値が変動し、トランジスタや抵抗素子を備えた半導体装置と、当該半導体装置が接続される伝送路との間においてインピーダンスの不整合が生じ、両者の間で信号の反射が起こる。その結果、半導体装置の最大動作周波数や最大伝送距離が制約されてしまうといった問題が生じる。一般的にこの問題を解決するためには、高精度な外部抵抗値を参照し、ドライバの出力インピーダンスやレシーバの入力インピーダンスをこの抵抗値に制御して整合させるインピーダンス制御回路が用いられる。例えば、特許文献１の図１に記載されている従来のインピーダンス調整回路では、外付けの高精度抵抗とインピーダンスの整合をするための整合回路のレプリカであるＮＭＯＳアレイまたはＰＭＯＳアレイのインピーダンスとにより分圧されて生成される電圧と所望のレファレンス電圧とをコンパレータで比較し、コンパレータから出力される比較信号によりカウンタを駆動し、カウンタの出力を、インピーダンスの整合をするための整合回路を構成するＮＭＯＳアレイまたはＰＭＯＳアレイの制御コードにフィードバックしている。
【０００３】
特許文献１の図１において、Ｒ１とＲ２は外付けの高精度抵抗、１５はレプリカのＮＭＯＳアレイ、２５はレプリカのＰＭＯＳアレイ、１１と２１はコンパレータ（比較器）、１３と２３はカウンタを示す。また、図１に従来のインピーダンス制御システムの動作原理を説明するためのブロック構成を示す。外付けの高精度レファレンス抵抗９が、パッド８と終端電圧１０とに接続される。そして、整合回路のレプリカ７におけるインピーダンス制御コード１２の受信に基づいて、コンパレータ５は、高精度レファレンス抵抗９と整合回路のレプリカ７との抵抗分割で生じた電圧と所望のレファレンス電圧とを比較する。コンパレータ５から出力される比較結果を含んだコンパレータ信号は、アップダウンカウンタ４（ｎビット）に入力される。そして、アップダウンカウンタ４により、コンパレータ信号のうち、ある規定状態であるコンパレータ信号をカウントした情報を備えたカウント信号は、整合回路のレプリカ７とディザリング防止回路３とに送信される。ディザリング防止回路３は、カウント信号の受信に基づいて、整合回路６ａ、６ｂに向けてディザリング防止されたインピーダンス制御コード１３を送信する。このように、コンパレータ５とアップダウンカウンタ４と整合回路のレプリカ７とがクローズドループを形成し、常時、整合回路６ａ、６ｂのインピーダンス制御を行う。
【０００４】
上記した技術に関連して、以下に示す提案がなされている。
【０００５】
特開２００４−３２７２１号公報に開示されている「インピーダンス整合用の制御信号生成方法及びその回路」では、被比較電圧と基準電圧とを比較して、被比較電圧の方が小さい場合に被比較電圧を所定の電圧だけ増加させ、被比較電圧の方が大きい場合に被比較電圧を同じ所定の電圧だけ減少させ、比較した結果に基づく制御信号を生成し、該制御信号を用いて出力バッファの出力インピーダンス、又は入力バッファの入力インピーダンスを調整するインピーダンス整合用の制御信号を生成する方法において、被比較電圧を増加させ続ける場合と減少させ続ける場合に用いる所定の電圧よりも、増加から減少又は減少から増加に転ずる場合に用いる所定の電圧を小さな電位差にし、かつ増加から減少又は減少から増加に転ずる両場合の両所定の電圧を加えた電圧を、増加させ又は減少させ続ける場合の所定の電圧よりも小さな電位差にするインピーダンス整合用の制御信号生成方法が提案されている。
【０００６】
また、特開２００５−２６８９０号公報に開示されている「インピーダンス調整回路及び調整方法、インピーダンス調整回路を備える半導体装置」では、アレイ回路の動作をシミュレートし、シミュレート結果に従って該アレイ回路のインピーダンスを調整するインピーダンス調整回路であって、シミュレートを異なったタイミングで複数回実行し、複数回のシミュレート結果の多数決論理に従ってアレイ回路のインピーダンスを調整するインピーダンス調整回路が提案されている。
【０００７】
【特許文献１】特開２００１−９４４０９号公報
【特許文献２】特開２００４−３２７２１号公報
【特許文献３】特開２００５−２６８９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１に示されている従来のインピーダンス制御システム１には、いくつかの問題点がある。
【０００９】
第１の問題点は、電源ノイズや、他のデジタル回路が発生するスイッチングノイズが大きい環境下では、インピーダンスの制御精度が劣化する恐れがあることである。この問題が発生する原因は、従来のインピーダンス制御システムでは、常時コンパレータにおいて電圧比較を行い、かつ、その比較結果をクローズドループにより、整合回路のレプリカに送信されるインピーダンス制御コードに与えていることに起因する。例えば、コンパレータの入力に過渡的な電圧ノイズが生じた場合、コンパレータ出力が誤動作し誤ったインピーダンス制御コードが生成されてしまう。
【００１０】
第２の問題点は、データ伝送エラーを防止するために、インピーダンス制御コードにはサーモメトリックコードなどの非バイナリコードが必要となり、回路規模と制御信号数が大きくなることである。この問題が生じる原因は、クローズドループにより常時インピーダンス制御コードをアップデートし、かつこの切替えがデータ伝送と非同期で生じるために、バイナリコードを用いると切り替える瞬間にインピーダンスの不連続が生じ、これが伝送波形を大きく劣化させることによる。
【課題を解決するための手段】
【００１１】
以下に、［発明を実施するための最良の形態］で使用する括弧付き符号を用いて、課題を解決するための手段を説明する。これらの符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１２】
本発明のインピーダンス制御回路（２１）は、クロック信号（３４）をカウントして、整合回路（２６ａ、２６ｂ）のレプリカ（２７）に第１インピーダンス制御信号（３５）として送信する第１バイナリカウンタ（２３）と、クロック信号に同期して、第１インピーダンス制御信号に応答して整合回路のレプリカから出力される電圧とレファレンス電圧との比較結果を表わす比較結果信号を受信し、比較結果信号が規定状態を示す回数をカウントしてカウント信号とする第２バイナリカウンタ（２４）と、第２バイナリカウンタから出力されたカウント信号の所定の上位ビット部分を第２インピーダンス制御信号（３３）として取り込み、第２インピーダンス制御信号を整合回路（２６ａ、２６ｂ）に送信するタイミング制御回路（２２）とを備える。
【００１３】
また、本発明のインピーダンス制御回路（２１）におけるインピーダンス制御方法は、クロック信号（３４）をカウントして、整合回路（２６ａ、２６ｂ）のレプリカ（２７）に第１インピーダンス制御信号（３５）として送信する第１バイナリカウンタ（２３）と、クロック信号に同期して、第１インピーダンス制御信号に応答して整合回路のレプリカから出力される電圧とレファレンス電圧（３１）との比較結果を表わす比較結果信号を受信し、比較結果信号が規定状態を示す回数をカウントしてカウント信号とする第２バイナリカウンタ（２４）と、第２バイナリカウンタから出力されたカウント信号の所定の上位ビット部分を第２インピーダンス制御信号（３３）として取り込み、第２インピーダンス制御信号（２６ａ、２６ｂ）を整合回路に送信するタイミング制御回路（２２）とを有したインピーダンス制御回路（２１）におけるインピーダンス制御方法であって、クロック信号に同期して、整合回路のレプリカに第１インピーダンス制御信号を送信する第１送信ステップと、クロック信号に同期して、第１インピーダンス制御信号に応答して整合回路のレプリカから出力される電圧とレファレンス電圧とを比較して、比較の結果を比較結果信号として第２バイナリカウンタに送信する第２送信ステップと、比較結果信号が規定状態を示す回数をカウントしてカウント信号とする規定状態カウントステップと、カウント信号の所定の上位ビット部分を第２インピーダンス制御信号とし、整合回路に送信するインピーダンス制御ステップとを備える。
【発明の効果】
【００１４】
本発明により、半導体装置の入出力インピーダンスを、半導体装置の製造バラツキ、電源電圧変動、温度変動によらずに、所望の値に制御するインピーダンス制御回路およびインピーダンス制御方法を提供することができる。
【００１５】
これにより、整合回路に送出されるインピーダンス制御コードがｋ回の計測に基づく平均化されたインピーダンス制御コードとなることにより、スパイク的に発生したノイズの影響が１／２ｋに緩和され、さらに、ランダムなノイズに対しては、統計的な平均効果によりその影響が√（１／２ｋ）に緩和され、ノイズに影響されにくく高精度なインピーダンス制御が実現できる。
【００１６】
また、平均化されたインピーダンス制御コードの生成をＡＬＵなどの演算回路によらず、バイナリカウンタのみで実現することにより、回路規模が小さく、低コストなインピーダンス制御回路を実現することが出来る。
【発明を実施するための最良の形態】
【００１７】
添付図面を参照して、本発明によるインピーダンス制御回路およびインピーダンス制御方法を実施するための最良の形態を以下に説明する。本発明のインピーダンス制御回路は、バイナリカウンタ１（ｎビット）と，バイナリカウンタ２（ｎ＋ｋビット）と，タイミング制御回路とを備える。バイナリカウンタ１は、整合回路のレプリカにｎビットのインピーダンス制御コードを順次送出する。バイナリカウンタ２は、整合回路のレプリカの出力とレファレンス電圧との比較結果に基づき、比較結果が１となる回数をカウントする。タイミング制御回路は、この一連の制御を２ｋ回繰り返して行うことにより、バイナリカウンタ２の上位ｎビット出力を取り込む。そして、上位ｎビット出力を、タイミング信号とともに整合回路に送信して当該整合回路のインピーダンス値を所望の値に制御する。これにより、半導体装置の入出力インピーダンスを、半導体装置の製造バラツキ、電源電圧変動、温度変動によらずに、所望の値に制御するインピーダンス制御回路およびインピーダンス制御方法を実現する。
【００１８】
（本発明の実施の形態）
図２に、本発明の実施形態に係わるインピーダンス制御回路２１、およびインピーダンス制御回路２１を備えたインピーダンス制御システム２０の概略構成を示す。本実施形態に係わるインピーダンス制御回路２１は、クロック信号３４をカウントして、インピーダンス整合をするために用いられる整合回路２６ａ、２６ｂのレプリカ２７にインピーダンス制御コード３５として送信するｎビットのバイナリカウンタ１（２３）と、クロック信号３４に同期して、インピーダンス制御コード３５に応答して整合回路のレプリカ２７から出力される電圧（パッド２８の電圧）とレファレンス電圧３１との比較結果に基づく比較信号を受信し、比較信号が一致する（インピーダンス整合が成立する）”１”を示す回数をカウントしてカウント信号とするｎ＋ｋビットのバイナリカウンタ２（２４）と、バイナリカウンタ２（２４）から出力されるカウント信号の上位部分からｎビットの信号長を取り込み、それを平均化されたインピーダンス制御コード３３として、クロック信号３４と平均化されたインピーダンス制御コード３３とを整合回路２６ａ、２６ｂに送信するタイミング制御回路２２とを備えている。図２に示されるように、レファレンス抵抗２９は、終端電圧３０と整合回路のレプリカ２７のパッド２８とに接続される。ここで、整合回路のレプリカ２７は、実際に半導体集積回路等と伝送ラインとの間に配置されて、両者の間におけるインピーダンス整合を取る整合回路２６ａ、２６ｂと同じ機能を備え、整合回路に送信する平均されたインピーダンス制御コード３３を順次決定するのに用いられる。整合回路のレプリカ２７は、クロック信号３４に同期して、バイナリカウンタ１（２３）から送信されるインピーダンス制御コード３５を受信し、コンパレータ２５にアナログ電圧を与える。コンパレータ２５は、このアナログ電圧と、整合回路２６ａ、２６ｂに対する所望抵抗であるレファレンス電圧３１とを比較し、１ビットのデジタル信号をバイナリカウンタ２（２４）に送信する。タイミング制御回路２２は、クロック信号３４に同期して動作し、バイナリカウンタ１（２３）とバイナリカウンタ２（２４）とを制御し、かつ複数個の整合回路２６ａ、２６ｂに平均化されたインピーダンス制御コード３３とタイミング信号３２とを送信する。
【００１９】
（実施の形態の動作原理）
以下に、本実施の形態の動作原理について説明する。本実施の形態における整合回路２６ａ、２６ｂは、ソースがグランドに接続され、ドレインがパッドに接続された複数個のｎＭＯＳトランジスタからなるｎＭＯＳオープンドレインタイプのドライバ回路として構成される。ドライバとして動作するｎＭＯＳトランジスタの数がインピーダンス制御コード３３により制御される。これにより、整合回路２６ａ、２６ｂの出力インピーダンスは、ｎビットの平均化されたインピーダンス制御コード３３により変えることができる。整合回路２６ａ、２６ｂと同等機能を有した整合回路のレプリカ２７の出力を、外部接続される高精度なレファレンス抵抗２９を介して終端電圧３０にプルアップする。整合回路のレプリカ２７の出力インピーダンスがレファレンス抵抗２９と一致する場合に、整合回路のレプリカ２７とレファレンス抵抗２９とのインピーダンス整合が得られ、そのときのパッド２８に期待される電圧をコンパレータのレファレンス電圧３１とする。レファレンス電圧３１の値は、予め設計値として設定される。タイミング制御回路２２は、クロック信号３４に同期してバイナリカウンタ１（２３）とバイナリカウンタ２（２４）を以下のように制御する。まず、（ａ）バイナリカウンタ１（２３）の出力をオールゼロにし、コンパレータ２５の出力が１の場合はバイナリカウンタ２（２４）をカウントアップし、コンパレータ２５の出力が０の場合はカウントアップしない。次に、（ｂ）バイナリカウンタ１（２３）の出力をインクリメントし、同様の処理を行う。さらに（ｃ）バイナリカウンタ１（２３）の出力がオール１になるまで繰り返す。さらに、この（ａ）から（ｃ）までの処理を２ｋ回繰り返し行う。その結果、バイナリカウンタ２（２４）には、バイナリカウンタ１（２３）をｋ回スイープした後の、それぞれのインピーダンス制御コード３５に対応してコンパレータ２５で２ｋ回信号処理された比較信号のうち、表示が”１”を示す比較信号のカウント数が蓄積される。したがって、タイミング制御回路２２においては、バイナリカウンタ２に蓄積されたカウント数の下位ｋビットを切り捨てて、上位ｎビットを取り出すことによって、２ｋ回の計測にわたるインピーダンス制御コード３５の平均値を取得することが出来る。この平均化された最適なインピーダンス制御コード３３を、整合回路２６ａ、２６ｂで取り込むためのタイミング信号３２とともに整合回路２６ａ、２６ｂに与えることで、整合回路２６ａ、２６ｂは、所望の出力インピーダンスを有するドライバ回路として機能する。インピーダンスの制御性を考慮するとｎは３以上とし、ｋは２回の平均に相当する１以上とするのが望ましい。
【００２０】
ここで、図３により、ｎ＝３、ｋ＝２の場合を具体例にした本実施の形態の動作原理について説明する。バイナリカウンタ１（２３）の出力を０００ｂから１１１ｂまでカウントアップ（第１回目）する。０１１ｂから１００ｂへ変わるときにコンパレータ２５からの出力が１から０へ変化し、コンパレータ２５からの出力に”１”が表れる回数は総計４である。次に、バイナリカウンタ１（２３）の出力を０００ｂから１１１ｂまでカウントアップ（第２回目）する。１００ｂから１０１ｂへ変わるときにコンパレータ出力が１から０へ変化し、コンパレータ２５からの出力に”１”が表れる回数は総計５である。さらに、バイナリカウンタ１（２３）の出力を０００ｂから１１１ｂまでカウントアップ（第３回目）する。０１１ｂから１００ｂへ変わるときにコンパレータ出力が１から０へ変化する。しかしながら、ノイズ等の影響により１００ｂから１０１ｂへ変わるときにコンパレータ出力が０から１へ変化する。さらに１０１ｂから１１０ｂへ変わるときにコンパレータ出力が再び１から０へ変化する。この際に、コンパレータ２５からの出力に”１”が表れる回数は総計５である。さらに、バイナリカウンタ１（２３）の出力を０００ｂから１１１ｂまでカウントアップ（第４回目）する。０１０ｂから０１１ｂへ変わるときにコンパレータ出力が１から０へ変化する。しかしながら、ノイズ等の影響により０１１ｂから１００ｂへ変わるときにコンパレータ出力が０から１へ変化する。さらに１００ｂから１０１ｂへ変わるときにコンパレータ出力が再び１から０へ変化する。この際の、コンパレータ２５からの出力に”１”が表れる回数は総計４である。全４回のカウントアップ動作で、コンパレータ２５からの出力に”１”が表れる回数の総計は１８となる。すなわち、バイナリカウンタ２（２４）の出力は１００１０ｂとなる。バイナリカウンタ２（２４）の出力”１００１０ｂ”における、上位の３ビットは１００ｂとなり、これが全４回のインピーダンス計測で得られた最適値（平均化されたインピーダンス制御コード値）となる。これを整合回路２６ａ、２６ｂに送信することにより、整合回路２６ａ、２６ｂを所望のインピーダンスに制御することが出来る。
【００２１】
第２回目のカウントアップ動作時や第４回目のカウントアップ動作時のように、最適なインピーダンス制御コード値付近では、過渡的なノイズによりコンパレータ出力が反転してしまう場合があるが、全４回の計測の平均値が得られるので、ランダムノイズの影響は統計的に１回の計測の場合と比較して１／２に低減される。しかも、この平均化処理はバイナリカウンタ１（３ビット）とバイナリカウンタ２（５ビット）のみにより実施することができるので、回路規模を小さく抑え、生産コストの低いインピーダンス制御回路２１を実現することが出来る。
【００２２】
また、本実施の形態においては、２ｋ回のインピーダンス計測を実施し、その平均値を最適なインピーダンス制御コード３３として整合回路２６ａ、２６ｂに送信する。このため、スパイク的に生じるノイズがコンパレータ２５に混入する場合においても、コンパレータ出力は、平均化の効果により１／２ｋに緩和されるので、ノイズによる誤差が少ないという効果がある。また、ランダム的に発生するノイズによる誤差は統計的な効果により√（１／２ｋ）に減少する。さらに、バイナリカウンタ１のスイープを、オール０からオール１までインクリメントした後、逆にオール１からオール０までデクリメントし、これを繰り返す制御を行うことにより、コンパレータ２５が有するヒステリシスを相殺することができ、より精度の高いインピーダンス制御コード３３を得ることができる。
【００２３】
本発明の実施の形態では、主としてインピーダンス制御回路２１、およびインピーダンス制御システム２０について説明したが、本発明は、当該構成が半導体ウェハ上に形成される半導体装置、および、ＳｅｒＤｅｓに代表される高速インターフェース回路のドライバの出力インピーダンスの制御およびレシーバの入力終端抵抗値の制御に適用することができる。
【００２４】
これにより、今後ますます重要となる、ＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ／Ｄｅｓｅｒｉａｌｉｚｅｒ）に代表される高速インターフェイスの技術分野において、高速動作する半導体装置と伝送路とのインピーダンス整合を、小型で生産コストの低い、本発明のインピーダンス制御回路により容易に取ることが可能となる。
【図面の簡単な説明】
【００２５】
【図１】従来のインピーダンス制御システムの概略構成を示す図である。
【図２】本発明の実施の形態に係わるインピーダンス制御回路、インピーダンス制御システムの概略構成を示す図である。
【図３】本発明の実施形態における平均化されたインピーダンス制御コードを得るための動作フローを示す図である。
【符号の説明】
【００２６】
１…従来のインピーダンス制御システム
２…従来のインピーダンス制御回路
３…ディザリング防止回路
４…アップダウンカウンタ
５、２５…コンパレータ
６ａ、６ｂ、２６ａ、２６ｂ…整合回路
７、２７…整合回路のレプリカ
８、２８…パッド
９、２９…レファレンス抵抗
１０、３０…終端電圧
１１、３１…レファレンス電圧
１２、３５…インピーダンス制御コード
１３…ディザリング防止されたインピーダンス制御コード
１４、３４…クロック信号
２０…インピーダンス制御システム
２１…インピーダンス制御回路
２２…タイミング制御回路
２３…バイナリカウンタ１
２４…バイナリカウンタ２
３２…タイミング信号
３３…平均化されたインピーダンス制御コード
【図１】
2007006277.tif 000003
【図２】
2007006277.tif 000004
【図３】
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