(57)【要約】【課題】チップサイズおよび工程数の増大を抑制しつつ、オンチップアンテナを実現する。【解決手段】半導体チップ１には、ダミーパターン５が配置されるダミーパターン形成領域Ｒ１および配線パターン６が配置される配線パターン形成領域Ｒ２を設け、能動素子２上のダミーパターン形成領域Ｒ１には、間絶縁膜３上の配線層における導体パターンの密度が均一化されるように、アンテナパターン４およびダミーパターン５を層間絶縁膜３上に形成する。【選択図】図１
2007123463.tif 000002
【特許請求の範囲】
【請求項１】
集積回路が形成された半導体チップと、
前記半導体チップの配線層に形成され、前記配線層における導体パターンの密度が均一
化されるように配置されたアンテナパターンとを備えることを特徴とする半導体装置。
【請求項２】
集積回路が形成された半導体チップと、
前記半導体チップの配線層に形成され、前記配線層における導体パターンの密度が均一
化されるようにダミーパターンに混在して配置されたアンテナパターンとを備えることを
特徴とする半導体装置。
【請求項３】
複数の配線層が形成された半導体チップと、
前記複数の配線層のうちの第１配線層に形成され、前記第１配線層における導体パター
ンの密度が均一化されるように配置された第１アンテナパターンと、
前記複数の配線層のうちの第２配線層に形成され、前記第２配線層における導体パター
ンの密度が均一化されるように配置された第２アンテナパターンとを備えることを特徴と
する半導体装置。
【請求項４】
複数の配線層が形成された半導体チップと、
前記複数の配線層のうちの第１配線層に形成され、前記第１配線層における導体パター
ンの密度が均一化されるように第１ダミーパターンに混在して配置された第１アンテナパ
ターンと、
前記複数の配線層のうちの第２配線層に形成され、前記第２配線層における導体パター
ンの密度が均一化されるように第２ダミーパターンに混在して配置された第２アンテナパ
ターンとを備えることを特徴とする半導体装置。
【請求項５】
デジタル回路形成領域およびアナログ回路形成領域が設けられた半導体チップと、
前記デジタル回路形成領域の配線層に形成され、前記配線層における導体パターンの密
度が均一化されるように配置されたアンテナパターンとを備えることを特徴とする半導体
装置。
【請求項６】
デジタル回路形成領域およびアナログ回路形成領域が設けられた半導体チップと、
前記デジタル回路形成領域の配線層に形成され、前記配線層における導体パターンの密
度が均一化されるようにダミーパターンに混在して配置されたアンテナパターンとを備え
ることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、半導体チップにアンテナを形成する方法に適用して
好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、半導体基板上に積層された配線層を平坦化するために、ＣＭＰ
（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）が行われる。ここで
、各層の面内において配線層の密度にバラツキがあると、ＣＭＰ時に各層の高さの面内均
一性が劣化する。このため、配線層の密度の小さな領域に配線用金属を用いたダミーパタ
ーンを配置し、各層の面内の配線層の密度を見かけ上均一化することにより、ＣＭＰ時の
各層の高さの面内均一性を向上させることが行われている。
【０００３】
また、例えば、特許文献１には、アンテナコイルを含む導電パターンをウェハの表面保
護膜上に形成し、その導電パターンが形成されたウェハをスクライビングすることにより
、アンテナコイルが一体形成されたＩＣ素子を得る方法が開示されている。
【特許文献１】特開２００２−３４３８７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に開示された方法では、所定のプロセスを経て作製された完
成ウェハの表面保護膜上にアンテナコイルが形成されるため、完成ウェハに形成された配
線パターンとは別個にアンテナコイルを作製する必要があり、工程数の増大を招くという
問題があった。
また、集積回路を半導体基板上に作製するためのプロセスを流用することで、オンチッ
プアンテナを実現する方法もあるが、この方法ではアンテナパターンを作製するための専
用の領域を確保する必要があり、チップサイズの増大を招くという問題があった。
【０００５】
そこで、本発明の目的は、チップサイズおよび工程数の増大を抑制しつつ、オンチップ
アンテナを実現することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、集積回路
が形成された半導体チップと、前記半導体チップの配線層に形成され、前記配線層におけ
る導体パターンの密度が均一化されるように配置されたアンテナパターンとを備えること
を特徴とする。
これにより、半導体チップの配線層に配線パターンを形成する時にアンテナパターンを
一括形成することが可能となるとともに、ＣＭＰ時に各層の高さの面内均一性を確保する
ためのダミーパターンの代わりにアンテナパターンを用いることができる。このため、完
成ウェハに形成された配線パターンとは別個にアンテナパターンを作製する必要がなくな
るとともに、アンテナパターンを作製するための専用の領域を確保する必要がなくなり、
チップサイズおよび工程数の増大を抑制しつつ、オンチップアンテナを実現することが可
能となる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、集積回路が形成された半導体チップ
と、前記半導体チップの配線層に形成され、前記配線層における導体パターンの密度が均
一化されるようにダミーパターンに混在して配置されたアンテナパターンとを備えること
を特徴とする。
これにより、半導体チップの配線層に配線パターンを形成する時にダミーパターンおよ
びアンテナパターンを一括形成することが可能となるとともに、ＣＭＰ時に各層の高さの
面内均一性を確保するためのダミーパターンの一部に代えてアンテナパターンを用いるこ
とができる。このため、完成ウェハに形成された配線パターンとは別個にアンテナパター
ンを作製する必要がなくなるとともに、アンテナパターンを作製するための専用の領域を
確保する必要がなくなり、チップサイズおよび工程数の増大を抑制しつつ、オンチップア
ンテナを実現することが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、複数の配線層が形成された半導体チ
ップと、前記複数の配線層のうちの第１配線層に形成され、前記第１配線層における導体
パターンの密度が均一化されるように配置された第１アンテナパターンと、前記複数の配
線層のうちの第２配線層に形成され、前記第２配線層における導体パターンの密度が均一
化されるように配置された第２アンテナパターンとを備えることを特徴とする。。
【０００９】
これにより、アンテナパターンを多層化しつつ、多層配線層とアンテナパターンとを一
括形成することが可能となるとともに、ＣＭＰ時に各層の高さの面内均一性を確保するた
めのダミーパターンの代わりにアンテナパターンを用いることができる。このため、完成
ウェハに形成された配線パターンとは別個にアンテナパターンを作製する必要がなくなる
とともに、アンテナパターンを作製するための専用の領域を確保する必要がなくなり、チ
ップサイズおよび工程数の増大を抑制しつつ、オンチップアンテナを実現することが可能
となるとともに、アンテナの高性能化を図ることができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、複数の配線層が形成された半導体チ
ップと、前記複数の配線層のうちの第１配線層に形成され、前記第１配線層における導体
パターンの密度が均一化されるように第１ダミーパターンに混在して配置された第１アン
テナパターンと、前記複数の配線層のうちの第２配線層に形成され、前記第２配線層にお
ける導体パターンの密度が均一化されるように第２ダミーパターンに混在して配置された
第２アンテナパターンとを備えることを特徴とする。
【００１１】
これにより、アンテナパターンを多層化しつつ、ダミーパターンおよびアンテナパター
ンを多層配線層とともに一括形成することが可能となるとともに、ＣＭＰ時に各層の高さ
の面内均一性を確保するためのダミーパターンの一部に代えてアンテナパターンを用いる
ことができる。このため、完成ウェハに形成された配線パターンとは別個にアンテナパタ
ーンを作製する必要がなくなるとともに、アンテナパターンを作製するための専用の領域
を確保する必要がなくなり、チップサイズおよび工程数の増大を抑制しつつ、オンチップ
アンテナを実現することが可能となるとともに、アンテナの高性能化を図ることができる
。さらに、アンテナパターンを複数層にわたらせることで、一つ一つの配線層ではあまり
大きなスペースを取れない場合でも、必要な周波数や帯域の信号を発振するために必要な
アンテナの長さを確保し易くすることができる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、デジタル回路形成領域およびアナロ
グ回路形成領域が設けられた半導体チップと、前記デジタル回路形成領域の配線層に形成
され、前記配線層における導体パターンの密度が均一化されるように配置されたアンテナ
パターンとを備えることを特徴とする。
これにより、半導体チップの配線層に配線パターンを形成する時にアンテナパターンを
一括形成することが可能となるとともに、配線パターンの空き領域を有効活用しつつ、Ｃ
ＭＰ時に各層の高さの面内均一性を確保するためのダミーパターンの代わりにアンテナパ
ターンを用いることができる。このため、完成ウェハに形成された配線パターンとは別個
にアンテナパターンを作製する必要がなくなるとともに、アンテナパターンを作製するた
めの専用の領域を確保する必要がなくなり、チップサイズおよび工程数の増大を抑制しつ
つ、オンチップアンテナを実現することが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、デジタル回路形成領域およびアナロ
グ回路形成領域が設けられた半導体チップと、前記デジタル回路形成領域の配線層に形成
され、前記配線層における導体パターンの密度が均一化されるようにダミーパターンに混
在して配置されたアンテナパターンとを備えることを特徴とする。
これにより、半導体チップの配線層に配線パターンを形成する時にダミーパターンおよ
びアンテナパターンを一括形成することが可能となるとともに、配線パターンの空き領域
を有効活用しつつ、ＣＭＰ時に各層の高さの面内均一性を確保するためのダミーパターン
の一部に代えてアンテナパターンを用いることができる。このため、完成ウェハに形成さ
れた配線パターンとは別個にアンテナパターンを作製する必要がなくなるとともに、アン
テナパターンを作製するための専用の領域を確保する必要がなくなり、チップサイズおよ
び工程数の増大を抑制しつつ、オンチップアンテナを実現することが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しな
がら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置の配線層の概略構成を示す平面
図、図１（ｂ）は、図１（ａ）のＡ１−Ａ１´線で切断した断面図である。
図１において、半導体チップ１には、ダミーパターン５が配置されるダミーパターン形
成領域Ｒ１および配線パターン６が配置される配線パターン形成領域Ｒ２が設けられてい
る。そして、半導体チップ１にはトランジスタなどの能動素子２が形成され、能動素子２
上のダミーパターン形成領域Ｒ１には層間絶縁膜３を介してアンテナパターン４およびダ
ミーパターン５が形成され、能動素子２上の配線パターン形成領域Ｒ２には層間絶縁膜３
を介して配線パターン６が形成されている。ここで、アンテナパターン４およびダミーパ
ターン５は、層間絶縁膜３上の配線層における導体パターンの密度が均一化されるように
配置することができ、例えば、層間絶縁膜３上の表面積の３０％程度が覆われるように、
アンテナパターン４およびダミーパターン５を配置することができる。また、導体パター
ンの密度が均一とは、ある配線層内の区画（配線層全体が１区画であることも含む）にお
いて、配線パターンと非パターンの面積比がある一定の範囲であることを言い、例えば、
１００μｍ×１００μの単位領域における配線密度が一定ということを意味する。また、
ダミーパターン５の形状としては矩形状とすることができ、タイル状や市松模様状にダミ
ーパターン５を配置することができる。また、アンテナパターン４は、長さと幅のみを指
定し、形状は任意とすることができ、例えば、メアンダ形状とすることができる。また、
層間絶縁膜３上に形成されたアンテナパターン４、ダミーパターン５および配線パターン
６としては、同一の導電体材料を用いることができ、例えば、Ａｌ、Ｃｕ、Ｗなどの単層
金属の他、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造、
ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ構造、ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、Ｔｉ
Ｎ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、Ｔ
ｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ
構造またはＴｉ／ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ構造などの多層構造を用いることが
できる。
【００１５】
また、アンテナパターン４のレイアウト設計を行う場合、ダミーパターン５を生成する
場合と同様にＣＡＤツールを用いて自動生成することができる。ここで、アンテナパター
ン４の長さと幅を指定してアンテナパターン４を自動生成させるようにしてもよく、アン
テナパターン４の配置領域と無線通信に用いられるパラメータ（中心周波数や帯域幅など
）を指定してアンテナパターン４を自動生成させるようにしてもよい。
【００１６】
これにより、半導体チップ１の配線層に配線パターン６を形成する時にダミーパターン
５およびアンテナパターン４を一括形成することが可能となるとともに、ＣＭＰ時に各層
の高さの面内均一性を確保するためのダミーパターン５の一部に代えてアンテナパターン
４を用いることができる。このため、完成ウェハに形成された配線パターン６とは別個に
アンテナパターン４を作製する必要がなくなるとともに、アンテナパターン４を作製する
ための専用の領域を確保する必要がなくなり、チップサイズおよび工程数の増大を抑制し
つつ、オンチップアンテナを実現することが可能となる。
【００１７】
なお、上述した実施形態では、アンテナパターン４およびダミーパターン５をダミーパ
ターン形成領域Ｒ１に混在させて配置する方法について説明したが、ダミーパターン形成
領域Ｒ１にアンテナパターン４のみを形成するようにしてもよい。
図２（ａ）は、本発明の第２実施形態に係る半導体装置の第１層目の配線層の概略構成
を示す平面図、図２（ｂ）は、本発明の第２実施形態に係る半導体装置の第２層目の配線
層の概略構成を示す平面図、図２（ｃ）は、図２（ａ）および図２（ｂ）のＡ２−Ａ２´
線で切断した断面図である。
【００１８】
図２において、半導体チップ１１には、ダミーパターン１５、１９がそれぞれ配置され
るダミーパターン形成領域Ｒ１１、Ｒ１３および配線パターン１６、２０がそれぞれ配置
される配線パターン形成領域Ｒ１２、Ｒ１４が設けられている。そして、半導体チップ１
１にはトランジスタなどの能動素子１２が形成され、能動素子１２上のダミーパターン形
成領域Ｒ１１には層間絶縁膜１３を介してアンテナパターン１４およびダミーパターン１
５が形成され、能動素子１２上の配線パターン形成領域Ｒ１２には層間絶縁膜１３を介し
て配線パターン１６が形成されている。また、アンテナパターン１４、ダミーパターン１
５および配線パターン１６上には層間絶縁膜１７が形成され、層間絶縁膜１７上のダミー
パターン形成領域Ｒ１３にはアンテナパターン１８およびダミーパターン１９が形成され
、層間絶縁膜１７上の配線パターン形成領域Ｒ１４には配線パターン２０が形成されてい
る。そして、アンテナパターン１４、１８は埋め込み導電体２１を介して互いに接続され
ている。
【００１９】
ここで、アンテナパターン１４およびダミーパターン１５は、層間絶縁膜１３上の配線
層における導体パターンの密度が均一化されるように配置することができ、例えば、層間
絶縁膜１３上の表面積の３０％程度が覆われるように、アンテナパターン１４およびダミ
ーパターン１５を配置することができる。また、アンテナパターン１８およびダミーパタ
ーン１９は、層間絶縁膜１７上の配線層における導体パターンの密度が均一化されるよう
に配置することができ、例えば、層間絶縁膜１７上の表面積の３０％程度が覆われるよう
に、アンテナパターン１８およびダミーパターン１９を配置することができる。
【００２０】
これにより、アンテナパターン１４、１８を多層化しつつ、ダミーパターン１５、１９
およびアンテナパターン１４、１８を多層化された配線パターン１６、２０とともに一括
形成することが可能となるとともに、ＣＭＰ時に各層の高さの面内均一性を確保するため
のダミーパターン１５、１９の一部に代えてアンテナパターン１４、１８をそれぞれ用い
ることができる。このため、完成ウェハに形成された配線パターン１６、２０とは別個に
アンテナパターン１４、１８を作製する必要がなくなるとともに、アンテナパターン１４
、１８を作製するための専用の領域を確保する必要がなくなり、チップサイズおよび工程
数の増大を抑制しつつ、オンチップアンテナを実現することが可能となるとともに、アン
テナの高性能化を図ることができる。さらに、アンテナパターン１４、１８を複数層にわ
たらせることで、一つ一つの配線層ではあまり大きなスペースを取れない場合でも、必要
な周波数や帯域の信号を発振するために必要なアンテナの長さを確保し易くすることがで
きる。
【００２１】
なお、上述した実施形態では、アンテナパターン１４、１８およびダミーパターン１５
、１９をダミーパターン形成領域Ｒ１１、Ｒ１３にそれぞれ混在させて配置する方法につ
いて説明したが、ダミーパターン形成領域Ｒ１１、Ｒ１３にアンテナパターン１４、１８
のみをそれぞれ形成するようにしてもよい。また、上述した実施形態では、埋め込み導電
体２１を介してアンテナパターン１４、１８を互いに接続する方法について説明したが、
アンテナパターン１４、１８は互いに接続しないようにしてもよい。また、アンテナパタ
ーン１４、１８の形状は互いに異なるように構成してもよいし、互いに同一になるように
構成してもよい。また、アンテナパターンは２層以上の多層構成にしてもよい。
【００２２】
図３（ａ）は、本発明の第３実施形態に係る半導体装置の概略構成を示す平面図、図３
（ｂ）は、図３（ａ）のＡ３−Ａ３´線で切断した断面図である。
図３において、半導体チップ３１には、デジタル回路が配置されるデジタル回路形成領
域Ｒ２１およびアナログ回路が配置されるアナログ回路形成領域Ｒ２２が設けられている
。そして、半導体チップ３１にはトランジスタなどの能動素子３２が形成され、能動素子
３２上のデジタル回路形成領域Ｒ２１には層間絶縁膜３３を介して配線パターン３４ａが
形成され、能動素子３２上のアナログ回路形成領域Ｒ２２には層間絶縁膜３３を介して配
線パターン３４ｂが形成されている。また、配線パターン３４ａ、３４ｂ上には層間絶縁
膜３５が形成され、層間絶縁膜３５上のデジタル回路形成領域Ｒ２１には配線パターン３
６ａが形成され、層間絶縁膜３５上のアナログ回路形成領域Ｒ２２には配線パターン３６
ｂが形成されている。さらに、配線パターン３６ａ、３６ｂ上には層間絶縁膜３７が形成
され、層間絶縁膜３７上のデジタル回路形成領域Ｒ２１には配線パターン３８ａが形成さ
れ、層間絶縁膜３７上のアナログ回路形成領域Ｒ２２には配線パターン３８ｂが形成され
ている。また、配線パターン３８ａ、３８ｂ上には層間絶縁膜３９が形成され、層間絶縁
膜３９上のデジタル回路形成領域Ｒ２１にはアンテナパターン４０およびダミーパターン
４２が形成され、層間絶縁膜３７上のアナログ回路形成領域Ｒ２２には配線パターン４１
が形成されている。ここで、アンテナパターン４０およびダミーパターン４２は、層間絶
縁膜３９上の配線層における導体パターンの密度が均一化されるように配置することがで
き、例えば、層間絶縁膜３９上の表面積の３０％程度が覆われるように、アンテナパター
ン４０およびダミーパターン４２を配置することができる。なお、デジタル回路形成領域
Ｒ２１では、能動素子に近い配線層を使用する傾向があるため、上層に行くほど配線パタ
ーン３４ａ、３６ａ、３８ａの配線密度が小さくなり、上層に行くほど配線パターン３４
ａ、３６ａ、３８ａの空き領域が増加する。一方、アナログ回路形成領域Ｒ２２では、基
板との容量結合を減らすため、上層に行くほど配線パターン３４ｂ、３６ｂ、３８ｂ、４
１の配線密度が小さくなるとは限らない。
【００２３】
これにより、半導体チップ３１のアナログ回路形成領域Ｒ２２の上層配線層に配線パタ
ーン４１を形成する時にダミーパターン４２およびアンテナパターン４０を一括形成する
ことが可能となるとともに、デジタル回路形成領域Ｒ２１における配線パターンの空き領
域を有効活用しつつ、ＣＭＰ時に各層の高さの面内均一性を確保するためのダミーパター
ン４２の一部に代えてアンテナパターン４０を用いることができる。このため、完成ウェ
ハに形成された配線パターン４１とは別個にアンテナパターン４０を作製する必要がなく
なるとともに、アンテナパターン４０を作製するための専用の領域を確保する必要がなく
なり、チップサイズおよび工程数の増大を抑制しつつ、オンチップアンテナを実現するこ
とが可能となる。
【００２４】
なお、上述した実施形態では、アンテナパターン４０およびダミーパターン４２をデジ
タル回路形成領域Ｒ２１に混在させて配置する方法について説明したが、をデジタル回路
形成領域Ｒ２１にアンテナパターン４０のみを形成するようにしてもよい。また、アンテ
ナパターンは２層以上の多層構成にしてもよい。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す図。
【図２】本発明の第２実施形態に係る半導体装置の概略構成を示す図。
【図３】本発明の第３実施形態に係る半導体装置の概略構成を示す図。
【符号の説明】
【００２６】
Ｒ１、Ｒ１１、Ｒ１３  ダミーパターン形成領域、Ｒ２、Ｒ１２、Ｒ１４  配線パター
ン形成領域、Ｒ２１  デジタル回路形成領域、Ｒ２２  アナログ回路形成領域、１、１１
、３１  半導体チップ、２、１２、３２  能動素子、３、１３、１７、３３、３７、３９
層間絶縁膜、４、１４、１８、４０  アンテナパターン、５、１５、１９、４１  ダミ
ーパターン、６、１６、２０、３４ａ、３４ｂ、３６ａ、３６ｂ、３８ａ、３８ｂ、４２
配線パターン、２１  埋め込み導電体
【図１】
2007123463.tif 000003
【図２】
2007123463.tif 000004
【図３】
2007123463.tif 000005