(57)【要約】【課題】特定のサンプリング周波数と、その２分の１の周波数、及び逓倍の周波数の歪みが、ＬＰＦが不要なレベルまで低減でき、しかも単純で小規模な制御回路のみで実現可能なＤ級アンプを提供すること。【解決手段】Ｄ級アンプ１００は、第１の出力端子１１１と第２の出力端子１１２の状態がともにハイインピーダンスとなる第５の出力状態を含む５つの出力状態を持つＨフル・ブリッジ型の出力部１２０と、入力値に依存しない個別にランダムな乱数を出力値とする乱数発生器１０３、及び入力値と乱数発生器１０３の出力値から最終的なＰＷＭ制御信号を生成するＰＷＭ制御信号発生回路１０４からなる出力制御部１１０とを備え、出力制御部１１０は、乱数発生器１０３及びＰＷＭ制御信号発生回路１０４により、サンプリング周波数間の基準点において出力されるパルス信号を、前記基準点を含まない、複数のランダムな幅のパルス信号に分割して出力する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の出力端子と第２の出力端子との間の電位差を差動信号出力とする出力部と、
前記第１の出力端子と前記第２の出力端子との間の電位差の状態を変化させるＰＷＭ制御信号を供給する出力制御部とを備えるＤ級アンプであって、
前記出力制御部は、
サンプリング周波数間の基準点において出力されるパルス信号を、前記基準点を含まない、複数のランダムな幅のパルス信号に分割して出力するパルス信号生成手段
を備えることを特徴とするＤ級アンプ。
【請求項２】
前記パルス信号生成手段は、前記各パルス信号をランダム位置で分割して出力することを特徴とする請求項１記載のＤ級アンプ。
【請求項３】
前記パルス信号生成手段は、入力値とは無相関な複数のパルス信号をランダムに発生させ、発生させた一方のパルス信号から他方のパルス信号を減算して残存する複数のパルス信号のパルス幅合計値が、前記入力値と一対一の関係となる、複数のパルス信号を出力することを特徴とする請求項１記載のＤ級アンプ。
【請求項４】
前記パルス信号生成手段は、入力値とは無相関にランダムな値を出力する乱数発生回路と、
前記入力値と前記乱数発生回路の出力値から、前記出力部を制御するＰＷＭ制御信号を発生するＰＷＭ制御信号発生回路と
を備えることを特徴とする請求項１記載のＤ級アンプ。
【請求項５】
前記ＰＷＭ制御信号発生回路は、前記入力値の符号及びゼロを判定する符号判定回路と、
入力信号の絶対値を取り出す絶対値生成回路と、
前記符号判定回路の出力結果に基づいて、前記絶対値生成回路の出力値とゼロのいずれか一方を選択して出力する選択回路と、
前記乱数発生回路の出力値と前記選択回路の出力値とを加算する加算回路と、
前記符号判定回路の出力結果と前記加算回路の出力値と前記乱数発生回路の出力値を基に最終的なＰＷＭ制御信号を生成する、又はミュート信号を基に前記第１の出力端子と前記第２の出力端子をともにハイインピーダンスにする信号発生回路と
を備えることを特徴とする請求項４記載のＤ級アンプ。
【請求項６】
前記ＰＷＭ制御信号発生回路は、前記入力値と前記乱数発生回路の出力値とからアドレス信号を生成するアドレス生成回路と、
前記アドレス生成回路の出力値を基にパルス波形情報を出力とするＲＯＭ回路と、
前記ＲＯＭ回路の出力値を基に最終的なＰＷＭ制御信号を生成する、又はミュート信号を基に前記第１の出力端子と前記第２の出力端子をともにハイインピーダンスにするパルス発生回路と
を備えることを特徴とする請求項４記載のＤ級アンプ。
【請求項７】
前記出力部は、前記出力制御部への入力値によって生成されるＰＷＭ制御信号の供給によって、
前記第１の出力端子と前記第２の出力端子の電位がともに前記第１の電位となる第１の出力状態と、
前記第１の出力端子と前記第２の出力端子の電位がともに前記第２の電位となる第２の出力状態と、
前記第１の出力端子の電位が前記第１の電位に、前記第２の出力端子の電位が前記第２の電位になる第３の出力状態と、
前記第１の出力端子の電位が前記第２の電位に、前記第２の出力端子の電位が前記第１の電位になる第４の出力状態と、
前記第１の出力端子と前記第２の出力端子の状態がともにハイインピーダンスとなる第５の出力状態の、
５つの出力状態を有することを特徴とする請求項１記載のＤ級アンプ。
【請求項８】
前記出力部は、第１、第２、第３、及び第４のスイッチを備え、
前記第１及び第２のスイッチが第１の電位と第２の電位の間に直列に接続され、
前記第１及び第２のスイッチの接続点に前記第１の出力端子を有し、
前記第３及び第４のスイッチが前記第１の電位と前記第２の電位の間に直列に接続され、
前記第３及び第４のスイッチの接続点に前記第２の出力端子
を有することを特徴とする請求項１記載のＤ級アンプ。
【請求項９】
前記出力部は、第１及び第２のＰチャネルＭＯＳトランジスタと、第１及び第２のＮチャネルＭＯＳトランジスタとを備え、
前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのソースが第１の電位に接続され、
前記第１のＮチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタのソースが第２の電位に接続され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタの各ドレインの接続点に前記第１の出力端子を有し、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタの各ドレインの接続点に前記第２の出力端子
を有することを特徴とする請求項１記載のＤ級アンプ。
【請求項１０】
前記出力部は、さらに、ドレインが前記第１の出力端子に接続され、ゲートには前記第１のＰチャネルＭＯＳトランジスタに印加される信号の反転信号が印加され、ソースはフローティング状態となるように構成され、かつチャネル幅が前記第１のＰチャネルＭＯＳトランジスタと同じ大きさとなる第３のＰチャネルＭＯＳトランジスタと、
ドレインが前記第１の出力端子に接続され、ゲートには前記第１のＮチャネルＭＯＳトランジスタに印加される信号の反転信号が印加され、ソースはフローティング状態となるように構成され、かつチャネル幅が前記第１のＮチャネルＭＯＳトランジスタと同じ大きさとなる第３のＮチャネルＭＯＳトランジスタと、
ドレインが前記第２の出力端子に接続され、ゲートには前記第２のＰチャネルＭＯＳトランジスタに印加される信号の反転信号が印加され、ソースはフローティング状態となるように構成され、かつチャネル幅が前記第２のＰチャネルＭＯＳトランジスタと同じ大きさとなる第４のＰチャネルＭＯＳトランジスタと、
ドレインが前記第２の出力端子に接続され、ゲートには前記第２のＮチャネルＭＯＳトランジスタに印加される信号の反転信号が印加され、ソースはフローティング状態となるように構成され、かつチャネル幅が前記第２のＮチャネルＭＯＳトランジスタと同じ大きさとなる第４のＮチャネルＭＯＳトランジスタと
を備えることを特徴とする請求項９記載のＤ級アンプ。
【請求項１１】
前記出力部は、さらに、ソース及びドレインが前記第１の出力端子に接続され、ゲートには前記第１のＰチャネルＭＯＳトランジスタに印加される信号の反転信号が印加され、かつチャネル幅が前記第１のＰチャネルＭＯＳトランジスタの２分の１の大きさとなる第３のＰチャネルＭＯＳトランジスタと、
ソース及びドレインが前記第１の出力端子に接続され、ゲートには前記第１のＮチャネルＭＯＳトランジスタに印加される信号の反転信号が印加され、かつチャネル幅が前記第１のＮチャネルＭＯＳトランジスタの２分の１の大きさとなる第３のＮチャネルＭＯＳトランジスタと、
ソース及びドレインが前記第２の出力端子に接続され、ゲートには前記第２のＰチャネルＭＯＳトランジスタに印加される信号の反転信号が印加され、かつチャネル幅が前記第２のＰチャネルＭＯＳトランジスタの２分の１の大きさとなる第４のＰチャネルＭＯＳトランジスタと、
ソース及びドレインが前記第２の出力端子に接続され、ゲートには前記第２のＮチャネルＭＯＳトランジスタに印加される信号の反転信号が印加され、かつチャネル幅が前記第２のＮチャネルＭＯＳトランジスタの２分の１の大きさとなる第４のＮチャネルＭＯＳトランジスタと
を備えることを特徴とする請求項９記載のＤ級アンプ。
【請求項１２】
前記出力部は、さらに、ソースが前記第１のＰチャネルＭＯＳトランジスタのドレインに、ゲートが前記第１のＮチャネルＭＯＳトランジスタのドレインに、ドレインが前記第１の出力端子に接続された第５のＰチャネルＭＯＳトランジスタと、
ソースが前記第１のＮチャネルＭＯＳトランジスタのドレインに、ゲートが前記第１のＮチャネルＭＯＳトランジスタのドレインに、ドレインが前記第１の出力端子に接続された第５のＮチャネルＭＯＳトランジスタと、
ソースが前記第２のＰチャネルＭＯＳトランジスタのドレインに、ゲートが前記第２のＮチャネルＭＯＳトランジスタのドレインに、ドレインが前記第２の出力端子に接続された第６のＰチャネルＭＯＳトランジスタと、
ソースが前記第２のＮチャネルＭＯＳトランジスタのドレインに、ゲートが前記第２のＮチャネルＭＯＳトランジスタのドレインに、ドレインが前記第２の出力端子に接続された第６のＮチャネルＭＯＳトランジスタと
を備えることを特徴とする請求項９記載のＤ級アンプ。
【請求項１３】
前記第１の出力端子と前記第２の出力端子との間に、電流を流す負荷を接続することを特徴とする請求項１記載のＤ級アンプ。
【請求項１４】
前記第１の出力端子と前記第２の出力端子との間に、インダクタ性負荷を接続することを特徴とする請求項１記載のＤ級アンプ。
【請求項１５】
前記第１の出力端子と前記第２の出力端子との間に、容量性負荷を含む負荷を接続することを特徴とする請求項１記載のＤ級アンプ。
【請求項１６】
前記出力部を複数組備え、
前記出力制御部の一部又は全部が時分割多重動作することを特徴とする請求項１記載のＤ級アンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング手法により動作するＤ級アンプに関し、音声信号等に基づくＰＷＭ（Pulse Width Modulation：パルス幅変調）信号に応じたスイッチング動作により、ＰＷＭ信号についての電力増幅を行い、それにより得られる出力信号を、スピーカ等を含む負荷に供給するオーディオ用途に好適なＤ級アンプに関する。
【背景技術】
【０００２】
音声信号を増幅してスピーカに供給し、スピーカから音声信号に応じた音声を得る音響装置にあっては、各々の狙いとするところに応じて、音声信号の増幅についての様々な手法が採られる。特に、入力音声信号に基づいてスピーカを駆動するための出力信号を得る場合の改良がある。音声信号についての電力増幅に関して、トランジスタ等の増幅能動素子に、所謂、Ｄ級動作を行わせるＤ級アンプが用いられる。Ｄ級アンプは、ＡＢ級アンプ等のアナログ線形アンプと比較して、極めて良好な電力変換効率が得られ、故に放熱量も少ないことから、スピーカ駆動用アンプとして採用されることが多い。
【０００３】
Ｄ級アンプは、用いられるトランジスタ等の増幅能動素子が、例えば、音声信号とされる入力信号に応じたスイッチング動作を行うことによってなされる。そして、例えば、音声信号についてのＤ級アンプによる増幅を行う電力増幅回路にあっては、入力音声信号に基づくＰＷＭ信号を得、そのＰＷＭ信号についての電力増幅を行い、電力増幅がなされたＰＷＭ信号を、スピーカ部に供給するようにしたものが提案されている。
【０００４】
一般的に、ＰＷＭ信号はあらかじめ決められた、サンプリング周波数と呼ばれる周期でパルス信号が出力される。このサンプリング周波数は、通常音声周波数の上限値２０ｋＨｚに比べて非常に高い周波数であるため、Ｄ級アンプの出力信号には、このサンプリング周波数と、その２分の１の周波数、及び逓倍の周波数の歪みが含まれている。
【０００５】
この高い周波数の歪みは、スピーカ部の最も基本的かつ主な部品であるコイルを急激に劣化させるため、従来はＰＷＭ信号をスピーカ部に接続する際には、間にＬＰＦ（Low Pass Filter：低域通過フィルタ）を挿入して使用していたが、近年になって、従来は必要であったＬＰＦが不要なＤ級アンプがいくつか提案されてきた。ＬＰＦは、負荷となるスピーカ回路等の破壊防止及び、定められたＥＭＩ規格を守るために挿入される。
【０００６】
例えば、従来のＬＰＦが不要なＤ級アンプでは、正相及び反転の２つのＰＷＭ信号が入力信号に依存して両端変調され、その差を取ることによって、特定のサンプリング周波数と、その２分の１の周波数、及び逓倍の周波数の歪みを低減しているものがある（例えば、特許文献１参照）。
【０００７】
ＬＰＦの必要性の有無を左右する、特定のサンプリング周波数とその２分の１の周波数及び逓倍の周波数の歪みの原因は、そのサンプリング周波数によりあらかじめ決められた時間間隔の基準点が、例えばＰＷＭ信号のパルス幅の中央点やパルス信号の何れか一方のエッジ等と一致するよう、特定の周期性を持たせたパルス信号を生成するためである。
【０００８】
そこで特許文献１において提案されているＤ級アンプでは、まず入力値がゼロの場合は正相及び反転の２つのＰＷＭ信号が、ともにハイ電位区間とロー電位区間が等しい、クロック波形を出力するものとし、入力値が増加するとともに、正相のＰＷＭ信号はその両端のエッジが、入力値に応じて線形的に離れていくように動作させ、かつ反転のＰＷＭ信号はその両端のエッジが、入力値に応じて線形的に近づいていくように動作させるような制御を行わせている。
【０００９】
この制御により得られる差動信号は、あらかじめ決められた時間間隔あたり２つのパルス信号となり、入力値によってパルス信号同士が離れたり近づいたり、またパルス信号自体も広がったり狭まったりといった変化をするパルス信号となる。
【００１０】
またこの制御により得られる差動信号は、従来の２値のＰＷＭ信号ではなく、３値のＰＷＭ信号となる。このため、この制御により得られる差動パルス信号の１パルスあたりの信号振幅は、従来の２値のＰＷＭ信号の１パルスあたりの信号振幅の二分の一となり、ＥＭＩ規格に関わるような周波数領域に発生する高調波信号や高周波ノイズを二分の一以下に低減させる。
【００１１】
このような手法を用いることにより、特許文献１において提案されているＤ級アンプでは、特定のサンプリング周波数と、その２分の１の周波数、及び逓倍の周波数の歪みが、ＬＰＦが不要なレベルまで低減される。
【００１２】
また、サンプリング周波数自体をランダムに変化させることで、やはり特定のサンプリング周波数と、その２分の１の周波数、及び逓倍の周波数の歪みを低減しているものがある（例えば、特許文献２参照）。
【００１３】
サンプリング周波数自体がランダムに変化すれば、そのサンプリング周波数によりあらかじめ決められた時間間隔の基準点も、やはりランダムに変化する。よって特許文献１において提案されているＤ級アンプでは、その出力信号は、やはりあらかじめ決められた時間間隔が無く、常に変動しているように観測される。このような手法を用いることにより、特許文献２において提案されているＤ級アンプでは、特定のサンプリング周波数と、その２分の１の周波数、及び逓倍の周波数の歪みが、ＬＰＦが不要なレベルまで低減される。
【特許文献１】米国特許第６２１１７２８号明細書
【特許文献２】米国特許第６８４７２５７号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、このような従来のＤ級アンプにあっては、以下のような問題点があった。
【００１５】
特許文献１に記載のＤ級アンプでは、入力値が固定値もしくは微小変化する信号である場合、正相のＰＷＭ信号と反転のＰＷＭ信号がほとんど変動しなくなるため、この制御により得られる差動信号は、あらかじめ決められた時間間隔あたり、周期やパルス幅がほぼ固定された２つのパルス信号となってしまう。このため、入力値が変動していた場合には生じなかった、特定のサンプリング周波数と、その２分の１の周波数、及び逓倍の周波数の歪みが増大してしまう。
【００１６】
入力値が固定値もしくは微小変化する信号である場合であっても上記歪の増大は見られないＤ級アンプとしては、特許文献２に記載のＤ級アンプがある。
【００１７】
しかし特許文献２記載の回路を実現するためには、常にランダムに変化するサンプリング周波数に対応するための、入力信号の再サンプリング回路や、サンプリング周波数の変動に伴って変化する出力すべきＰＷＭ信号のパルス幅の再計算のための、複雑で大規模な回路が必要となる。
【００１８】
更に場合によっては、再サンプリングやサンプリング周波数の変動による演算誤差がＤ級アンプ自体に新たなノイズや歪を生じさせたり、ＰＷＭ信号を生成するための基準信号である三角波を発生させるための、オペアンプや容量、抵抗を含むアナログ回路までもが必要となるなど、特性劣化や回路規模の増大が避けられなくなる。
【００１９】
本発明は、かかる点に鑑みてなされたものであり、入力値が固定値もしくは微小変化する信号である場合であっても特定のサンプリング周波数と、その２分の１の周波数、及び逓倍の周波数の歪みが、ＬＰＦが不要なレベルまで低減でき、しかも単純で小規模な制御回路のみで実現可能なＤ級アンプを提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明のＤ級アンプは、第１の出力端子と第２の出力端子との間の電位差を差動信号出力とする出力部と、前記第１の出力端子と前記第２の出力端子との間の電位差の状態を変化させるＰＷＭ制御信号を供給する出力制御部とを備えるＤ級アンプであって、前記出力制御部は、サンプリング周波数間の基準点において出力されるパルス信号を、前記基準点を含まない、複数のランダムな幅のパルス信号に分割して出力するパルス信号生成手段を備える構成を採る。
【００２１】
前記パルス信号生成手段は、前記各パルス信号をランダム位置で分割して出力することがより好ましい。
【００２２】
より好ましい具体的な態様として、前記パルス信号生成手段は、入力値とは無相関な複数のパルス信号をランダムに発生させ、発生させた一方のパルス信号から他方のパルス信号を減算して残存する複数のパルス信号のパルス幅合計値が、前記入力値と一対一の関係となる、複数のパルス信号を出力する。
【００２３】
より好ましい具体的な態様として、前記パルス信号生成手段は、入力値とは無相関にランダムな値を出力する乱数発生回路と、前記入力値と前記乱数発生回路の出力値から、前記出力部を制御するＰＷＭ制御信号を発生するＰＷＭ制御信号発生回路とを備える。
【００２４】
また、前記出力部は、前記出力制御部への入力値によって生成されるＰＷＭ制御信号の供給によって、前記第１の出力端子と前記第２の出力端子の電位がともに前記第１の電位となる第１の出力状態と、前記第１の出力端子と前記第２の出力端子の電位がともに前記第２の電位となる第２の出力状態と、前記第１の出力端子の電位が前記第１の電位に、前記第２の出力端子の電位が前記第２の電位になる第３の出力状態と、前記第１の出力端子の電位が前記第２の電位に、前記第２の出力端子の電位が前記第１の電位になる第４の出力状態と、前記第１の出力端子と前記第２の出力端子の状態がともにハイインピーダンスとなる第５の出力状態の、５つの出力状態を有する。
【００２５】
より好ましい具体的な態様として、前記出力部は、第１、第２、第３、及び第４のスイッチを備え、前記第１及び第２のスイッチが第１の電位と第２の電位の間に直列に接続され、前記第１及び第２のスイッチの接続点に前記第１の出力端子を有し、前記第３及び第４のスイッチが前記第１の電位と前記第２の電位の間に直列に接続され、前記第３及び第４のスイッチの接続点に前記第２の出力端子を有する。
【発明の効果】
【００２６】
本発明によれば、サンプリング周波数を固定したままで、かつ入力信号とは無相関なランダムな幅のパルス信号を一方のＰＷＭ信号の幅に加え、その逆相のＰＷＭ信号には、前記したランダムな幅のパルス信号と同じ幅のパルス信号を出力させることで、入力値が固定値もしくは微小変化する信号である場合であっても特定のサンプリング周波数と、その２分の１の周波数、及び逓倍の周波数の歪みが、ＬＰＦが不要なレベルまで低減でき、しかも単純で小規模な制御回路のみで実現可能なＤ級アンプを実現することができる。これにより、電力効率の向上とコストの低減を図ることができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２８】
（原理説明）
まず、本発明の基本的考え方について説明する。
【００２９】
前記特許文献２記載の技術は、サンプリング周波数自体をずらすことで、特定のサンプリング周波数と、その２分の１の周波数、及び逓倍の周波数の歪みをＬＰＦが不要なレベルまで低減する。しかし、特許文献２記載の回路を実現するためには、常にランダムに変化するサンプリング周波数に対応するための、入力信号の再サンプリング回路や、サンプリング周波数の変動に伴って変化する出力すべきＰＷＭ信号のパルス幅の再計算のための、複雑で大規模な回路が必要となる。
【００３０】
本発明は、出力信号波形の基準点がサンプリング周波数ｆｓの間に存在することに着目し、サンプリング周波数ｆｓ間の前記基準点で、出力信号波形のパルス信号がそのまま出力されないように、前記パルス信号を前記基準点の前後で少なくとも２以上に分割する。この分割は、ランダム（分割位置,分割数,出現パターン,発生頻度等がランダム）であり、またサンプリング周波数ｆｓの間で分割された各パルス信号の位置も任意である。サンプリング周波数ｆｓは固定したままである。したがって、サンプリング周波数ｆｓ間の基準点を避けながら、ランダムに分割されたランダムな幅の複数のパルス信号がランダムな位置で出力されるので、基準点におけるパルス信号の周期は時間軸方向において拡散され、特定のサンプリング周波数と、その２分の１の周波数、及び逓倍の周波数の歪みが、ＬＰＦが不要なレベルまで低減される。前記パルス信号の分割方法は、予め決めた一定の分割比で単純に複数分割する方法でも良いが、効率の向上と誤差低減による高精度化を図るため、以下に詳述する方法によってランダムに分割する。また、上記分割方法をランダム又は適応的に変えることも可能である。
【００３１】
図１は、上記基本的な考え方を説明する出力信号波形図である。図１において、サンプリング周波数ｆｓは固定である。また、図１破線は、サンプリング周波数ｆｓの基準点を示す。図１（ａ）は分割前の出力信号波形であり、この出力信号波形を所定時間ごとにランダムに分割する（ａ．参照）。図１（ｂ）はランダムに分割した分割後の出力信号波形のＰＷＭ信号の一例であり、分割されたパルス信号を合わせるとパルス幅は元のパルス幅と等しい（補償分を無視する）。同様に、図１（ｃ）はランダムに分割した分割後の別のＰＷＭ信号の例である。図１（ｂ）（ｃ）に示すように、出力信号波形はランダムに分割されるため、分割後のＰＷＭ信号をある周期でみるとランダムな幅のパルス信号の組み合わせとなる。これに加えて、分割後のＰＷＭ信号の位置についても、固定したサンプリング周波数ｆｓ内において基準点を避けながらランダムにずらす（ｂ．参照）。以上は２分割の例であるが、図１（ｄ）に示すように、ランダムに３分割（あるいはそれ以上）も可能であり、分割されたパルス信号を合わせるとパルス幅は元のパルス幅と等しい。３分割後のＰＷＭ信号の位置についても、固定したサンプリング周波数ｆｓ内において基準点を避けながらランダムにずらす。さらに、上記２分割と３分割を所定タイミングで適当に切替えることも可能である。
【００３２】
以上により、出力端子に現れるＰＷＭ信号をある時間単位でみると、基準点におけるパルス信号は時間軸方向において拡散され、換言すれば、差動出力信号は入力に線形となるが、パルス周期は加算されたランダムなパルス幅によって不規則となり、特定のサンプリング周波数と、その２分の１の周波数、及び逓倍の周波数の歪みが、ＬＰＦが不要なレベルまで低減される。しかも、従来例では、サンプリング周波数自体を周期的にずらしていたためサンプリング周波数の変動に伴って変化する出力すべきＰＷＭ信号のパルス幅の再計算のための複雑で大規模な回路が必要であるのに対し、本発明に係るＤ級アンプはサンプリング周波数ｆｓが固定であるため、単純で小規模な制御回路のみで実現可能である。
【００３３】
次に、ランダムな幅のパルス信号の生成について説明する。
【００３４】
図２は、ランダムな幅のパルス信号の生成方法を説明する図である。入力値＝２の場合の、入力値とは無関係な２つのランダムな幅のパルス信号の生成方法を示す。
【００３５】
図２（ａ）に示すように、分割前のパルス信号出力は、サンプリング周波数あたり１つのパルス信号を出力する。一般的なＰＷＭ制御信号発生回路では、このパルス信号を出力として用いる。
【００３６】
本発明に係るＤ級アンプは、サンプリング周波数毎に出力されるパルス信号を、２以上のランダムな幅のパルス信号の組み合わせとなるように制御する。その具体的方法の一例として、差動ＰＷＭ信号を出力するための出力部と、入力値とは無関係なランダムな値を出力する乱数発生器と、そのランダムな値と入力値とから出力部を制御するためのＰＷＭ制御信号を出力するＰＷＭ制御信号発生回路とを備える構成を採る。
【００３７】
固定したサンプリング周波数内において基準点を避けながらランダムにずらした２以上のパルス信号を生成する方法であれば、どのようなパルス信号生成方法でよい。以下では、乱数発生器の出力値を指標として、サンプリング周波数毎に出力されるパルス信号を無相関に分割して、各々入力値とは無関係な２つのランダムな幅のパルス信号を生成する例について説明する。さらに、各々入力値とは無関係な２つのランダムな幅のパルス信号を生成する場合に、差動信号出力を用いると以下の理由からさらに好適である。
【００３８】
上記パルス信号は、シングル出力及び差動信号出力のいずれの手段でも実現可能であるが、差動信号出力を用いる方が特性確保の上での優位性が高いので、差動信号出力を用いる場合を前提に説明する。
【００３９】
図２（ｂ）に示す第１の出力は、正相のパルス信号であり、図２（ｃ）に示す第２出力は、反転のパルス信号である。図２（ｄ）は、上記２つの差動パルス信号によって生成された無相関に分割した出力である。ランダム発生器は、図２（ｂ）（ｃ）に示す上記正相のパルス信号及び反転のパルス信号を発生し、負荷に同時に印加することにより、負荷における両端の電位差は、図２（ｄ）に示すＰＷＭ信号が印加された状態と等しくなる。もしくは、フリップフロップや論理回路等からなるＰＷＭ制御信号発生回路により事前に図２（ｄ）に示すＰＷＭ信号を生成して負荷に印加しても良い。なお前期説明は差動信号出力の場合におけるものであるが、シングル出力の場合には、フリップフロップや論理回路等からなるＰＷＭ制御信号発生回路により、事前に図２（ｄ）に示すＰＷＭ信号を生成して負荷に印加する方法を用いる。
【００４０】
こうして作成されたＰＷＭ信号は、正相のＰＷＭ信号と反転のＰＷＭ信号の電位差からなる、各々入力値とは無関係な２つのランダムな幅の差動パルス信号である。また、この差動パルス信号は、サンプリング周波数によってあらかじめ決められた時間間隔あたり２つのパルス信号となるが、その２つのパルス信号の分割前のパルス幅の合計値は、入力値と一対一の関係を維持するものとする。図２では、図２（ａ）網がけに示す入力値（＝２）出力と、図２（ｄ）網がけに示す２つのパルス幅の合計値（１．５＋０．５＝２）出力とは等しい。これにより、Ｄ級アンプの入力値と差動出力値との間に、まず線形的な入出力特性が補償される。
【００４１】
上記、分割点をランダムとしない場合には、その分割点に対応する特定周波数及び逓倍の周波数にピークを持つ高調波成分が発生し、特定周波数において高周波領域のパワーが集中し増大してしまうため、ＬＰＦの追加なくしては、負荷となるスピーカ回路等を破壊する可能性や、ＶＣＣＩ及び、ＦＣＣ  ｐａｒｔ１５等で定められたＥＭＩ規格が守れなくなる可能性がある。
【００４２】
つまり分割点をランダムとすることで、サンプリング周波数や分割点に依存する高調波成分が高周波領域全体に均等に分散され、その結果特定周波数におけるパワーの集中が回避でき、ＬＰＦを追加しなくとも負荷となるスピーカ回路等や上記ＥＭＩ規格を守ることが可能となり、いわゆるフィルタレスとしての使用が可能となる。
【００４３】
また、上記正相のＰＷＭ信号と反転のＰＷＭ信号を生成するために必要な乱数発生器は、実際にはモジュロ擬似ランダム発生器のように極めて少数のフリップフロップとＸＯＲ回路とにより実現可能であり、ＰＷＭ制御信号発生回路についても、比較的少数のフリップフロップ、セレクタ、加算器、カウンタ、インバータやＡＮＤ、ＯＲ等の基本論理素子の組み合わせ、もしくはＲＯＭを用いた回路で、簡単かつ小規模で実現することができる。
【００４４】
（実施の形態１）
図３は、上記基本的な考え方に基づく本発明の実施の形態１に係るＤ級アンプの構成を示す回路図である。本実施の形態は、スピーカ等のインダクタ性負荷に供給するＰＭＷ信号を出力するオーディオ用途に好適なＤ級アンプに適用した例である。
【００４５】
図３において、Ｄ級アンプ１００は、入力端子１０１、ミュート信号入力端子１０２、乱数発生器１０３及びＰＷＭ制御信号発生回路１０４からなる出力制御部１１０と、スピーカ等のインダクタ性負荷１５０が接続される第１及び第２の出力端子１１１，１１２、第１の電位を供給する第１の電源端子１１３、第２の電位を供給する第２の電源端子１１４、第１の電源端子１１３と第１の出力端子１１１とを接続する第１のスイッチ１１５、第１の出力端子１１１と第２の電源端子１１４とを接続する第２のスイッチ１１６、第１の電源端子１１３と第２の出力端子１１２とを接続する第３のスイッチ１１７、第２の出力端子１１２と第２の電源端子１１４とを接続する第４のスイッチ１１８からなる出力部１２０とを備えて構成される。
【００４６】
出力制御部１１０は、第１の出力端子１１１及び第２の出力端子１１２の状態を変化させるための複数の制御信号を供給するもので、入力値に依存しない個別にランダムな乱数を出力値とする乱数発生器１０３と、入力値と乱数発生器１０３の出力値から、最終的なＰＷＭ制御信号を生成するＰＷＭ制御信号発生回路１０４とを備える。乱数発生器１０３は、少数のフリップフロップとＸＯＲ回路からなるモジュロ擬似ランダム発生器により構成される。また、ＰＷＭ制御信号発生回路１０４の構成については図４により後述する。
【００４７】
出力部１２０は、一般的にＨフル・ブリッジ型と呼ばれる回路構成である。Ｈフル・ブリッジ型の出力部の長所として最も良く知られている機能は、第１の出力端子１１１と第２の出力端子１１２の間にインダクタ性負荷１５０を接続しても、回生電流と呼ばれる特有の電源ノイズを抑えることができることである。
【００４８】
出力部１２０は、第１の出力端子１１１及び第２の出力端子１１２を有し、第１の出力端子１１１及び第２の出力端子１１２のそれぞれはＨｉ区間の電位が第１の電位となり、Ｌｏ区間が第２の電位となるような、ＰＷＭ変調波形を各々出力し、第１の出力端子１１１及び第２の出力端子１１２の電位差を最終的な差動信号出力とする。より詳細には、出力部１２０は、出力制御部１１０への入力値によって生成される複数の制御信号の供給によって、第１の出力端子１１１と第２の出力端子１１２の電位がともに第１の電位となる第１の出力状態と、第１の出力端子１１１と第２の出力端子１１２の電位がともに第２の電位となる第２の出力状態と、第１の出力端子１１１の電位が第１の電位に、第２の出力端子１１２の電位が第２の電位になる第３の出力状態と、第１の出力端子１１１の電位が第２の電位に、第２の出力端子１１２の電位が第１の電位になる第４の出力状態と、第１の出力端子１１１と第２の出力端子１１２の状態が、ともにハイインピーダンスとなる第５の出力状態の、５つの出力状態を持つ。
【００４９】
上記５つの出力状態を持つために、出力部１２０は、第１、第２、第３及び第４のスイッチ１１５〜１１８を備えており、第１及び第２のスイッチ１１５，１１６が第１の電位と第２の電位の間に直列に接続され、第１及び第２のスイッチ１１５，１１６の接続点に第１の出力端子１１１を有し、第３及び第４のスイッチ１１７，１１８が第１の電位と前記第２の電位の間に直列に接続され、第３及び第４のスイッチ１１７，１１８の接続点に第２の出力端子１１２を有する。第１、第２、第３及び第４のスイッチ１１５〜１１８は、例えばＭＯＳトランジスタにより構成される。詳細については、実施の形態２以降により後述する。
【００５０】
図４は、上記ＰＷＭ制御信号発生回路１０４の詳細な構成を示すブロック図である。
【００５１】
図４において、ＰＷＭ制御信号発生回路１０４は、入力値が入力される第１の入力端子１３１と、乱数発生器１０３の出力が入力される第２の入力端子１３２と、ミュート信号入力端子１３３と、入力値の符号及びゼロを判定する符号判定回路１３４と、入力信号の絶対値を取り出す絶対値生成回路１３５と、符号判定回路１３４の出力結果に基づいて絶対値生成回路１３５の出力値とゼロ値のいずれか一方を選択して出力する第１の選択回路１３６と、符号判定回路１３４の出力結果に基づいて乱数発生器１０３の出力値とゼロ値のいずれか一方を選択して出力する第２の選択回路１３７と、乱数発生器１０３の出力値と第１の選択回路１３６の出力値とを加算する加算回路１３８と、符号判定回路１３４の出力結果と加算回路１３８の出力値と乱数発生器１０３の出力値を基に最終的なＰＷＭ制御信号を生成するとともに、ミュート信号を基に第１の出力端子１１１と第２の出力端子１１２をともにハイインピーダンスにする信号発生回路１３９と、発生したＰＷＭ制御信号を第１〜第４のスイッチ１１５〜１１８に出力する出力端子１４１〜１４４とを備えて構成される。なお、入力値が入力される第１の入力端子１３１は、ＰＷＭ制御信号発生回路１０４の入力端子１０１に、ミュート信号入力端子１３３は、ＰＷＭ制御信号発生回路１０４のミュート信号入力端子１０２にそのまま接続される。
【００５２】
以下、上述のように構成されたＤ級アンプ１００の動作について説明する。
【００５３】
Ｄ級アンプ１００は、例えば音声信号が入力信号として、入力端子１０１を通じてＰＷＭ制御信号発生回路１０４に供給される。また乱数発生器１０３からは、個別にランダムな乱数が、やはりＰＷＭ制御信号発生回路１０４に供給される。
【００５４】
ＰＷＭ制御信号発生回路１０４は４つの１ビット信号線を持ち、出力部１２０を構成する第１のスイッチ１１５、第２のスイッチ１１６、第３のスイッチ１１７、第４のスイッチ１１８を個別にオン、オフできる。これらのスイッチは、第１の電源端子１１３に供給される第１の電位と第２の電源端子１１４に供給される第２の電位との間に接続されている。
【００５５】
いま、第１の電源端子１１３に第１の電位ＶＤＤを、第２の電源端子１１４に第２の電位ＶＳＳを供給すると、ＰＷＭ制御信号発生回路１０４は、出力部１２０の第１の出力端子１１１と第２の出力端子１１２の各出力状態を、第１の出力端子１１１と第２の出力端子１１２がともにＶＤＤとなる第１の状態、第１の出力端子１１１と第２の出力端子１１２がともにＶＳＳとなる第２の状態、第１の出力端子１１１がＶＤＤで第２の出力端子１１２がＶＳＳとなる第３の状態、第１の出力端子１１１がＶＳＳで第２の出力端子１１２がＶＤＤとなる第４の状態を持たせることができる。そしてミュート信号入力端子１０２にミュート信号が入力された場合には、ＰＷＭ制御信号発生回路１０４は全てのスイッチ１１５〜１１８をオフにする制御を行うことで、第１の出力端子１１１と第２の出力端子１１２がともにハイインピーダンスとなる第５の状態を持たせることができる。
【００５６】
Ｄ級アンプ１００は、あらかじめ決められる時間間隔、つまりサンプリング周波数は製品の目標仕様にあわせて自由に設定可能であるが、いたずらな周波数の増大は消費電流の増加を引き起こすため、本実施の形態では、サンプリング周波数を例えば２００ｋＨｚに、そしてＰＷＭ信号の分解能を示すＰＷＭ用クロック周波数は、更にその１０倍の２ＭＨｚに、またＰＷＭ信号のパルス形状については、事前に決められた時間間隔の中点を信号基準点とし、かつパルス信号のＨｉパルス区間の中に必ず含まれるように設定する。以降、上記設定条件を基に説明する。
【００５７】
図５は、入力信号に線形なＰＷＭ信号の一例を示す図であり、図６の信号波形図と比較説明するための図である。
【００５８】
図５は、あらかじめ決められる時間間隔、つまりサンプリング周波数が２００ｋＨｚ、ＰＷＭ用クロック周波数が２ＭＨｚの場合の、入力信号に線形なＰＷＭ信号の一例であり、仮に乱数発生器１０３の出力が無いとした場合に、入力端子１０１を通じてＰＷＭ制御信号発生回路１０４に供給される入力信号が−２から２まで変化した場合の、第１の出力端子１１１と第２の出力端子１１２のＰＷＭ波形、及び第１の出力端子１１１と第２の出力端子１１２の差動出力波形である。
【００５９】
ここで、図５に示すＰＷＭ波形では、第１の出力端子１１１と第２の出力端子１１２及び差動出力波形のパルス幅が全て入力信号に線形である。
【００６０】
図６は、Ｄ級アンプ１００により生成される信号波形図であり、Ｄ級アンプ１００の入力端子１０１を通じてＰＷＭ制御信号発生回路１０４に供給される入力信号が−２から２まで変化した場合の、第１の出力端子１１１と第２の出力端子１１２のＰＷＭ波形、及び第１の出力端子１１１と第２の出力端子１１２の差動出力波形の一例である。
【００６１】
図５の各パルスと対比すると解るとおり、図６の各パルス波形のうち、網がけ部分が乱数発生器１０３の出力によって付加されたパルス幅の部分である。
【００６２】
差動出力波形の高精度化のためには、差動出力波形における２つのパルス信号が個々に中心対称のパルス信号であることが条件となる。具体例を図６に示す。
【００６３】
図６の番号１６１、番号１６２、番号１６３、番号１６４は、入力値が−１の場合の差動出力波形における、２つのパルス信号に対する、電圧がＶＳＳとなっている区間を示している。差動出力波形の高精度化のための条件を満足させるためには、番号１６１と番号１６２の時間が等しく、かつ番号１６３と番号１６４の時間が等しいことが必要となり、図６の全差動出力波形はこれを満足している。
【００６４】
なお、前記設定条件や図６の各波形は一例にすぎず、入力信号の種類と乱数発生器１０３の出力の種類との組み合わせによって、更に多様な波形が、第１の出力端子１１１と第２の出力端子１１２、そして第１の出力端子１１１と第２の出力端子１１２の差動出力波形として出力される。
【００６５】
よって、Ｄ級アンプ１００は、第１の出力端子１１１と第２の出力端子１１２の差動出力波形である２つのパルス信号同士の間隔が入力値に依存せずランダムとなり、かつ２つのパルス幅についても、必ずしも一致しない。つまり本実施の形態では、入力値が固定値もしくは微小変化する信号である場合であっても、差動出力信号である２つのパルス信号を連続して観測すると、あらかじめ決められた時間間隔が無く、常に変動しているように観測される。これにより、本実施の形態のＤ級アンプ１００では、差動出力信号に現れる特定のサンプリング周波数と、その２分の１の周波数、及び逓倍の周波数の歪みが、ＬＰＦが不要なレベルまで低減される。
【００６６】
一方、入力値がゼロの場合には、図５及び図６に示すように、第１の出力端子１１１と第２の出力端子１１２の出力はＶＳＳに固定されるため、ＰＷＭ制御信号発生回路１０４の４つのスイッチ１１５〜１１８の制御信号出力は、固定値とした方がより低消費電力化が可能となる。
【００６７】
そこで、入力値がゼロの場合には、符号判定回路１３４の出力によって絶対値生成回路１３５の動作を停止させ、第１の選択回路１３６及び第２の選択回路１３７の選択値をゼロとすることで加算回路１３８の演算動作が停止するようにし、また信号発生回路１３９にもゼロ判定信号を送ることによって信号発生動作を停止させ、ＶＳＳの固定値出力を行う。
【００６８】
また、入力値がゼロ以外の場合には、符号判定回路１３４は、第１の選択回路１３６が絶対値生成回路１３５から出力される絶対値となるように、また第２の選択回路１３７の選択値が第２の入力端子１３２から入力される乱数値となるように、各選択回路１３６，１３７を切り替える。その結果、加算回路１３８からは、入力値の絶対値と第２の入力端子１３２から入力された乱数値との加算結果が信号発生回路１３９に対して出力される。なお、信号発生回路１３９には、第２の入力端子１３２から入力される乱数値も入力される。
【００６９】
同時に符号判定回路１３４は、入力値の正負を判定し、その結果から出力部１２０の第１の出力端子１１１と第２の出力端子１１２の何れかに加算結果の情報を持たせ、また何かれに乱数値のみの情報を持たせるかを決定するための符号識別信号を信号発生回路１３９に対して出力する。また、信号発生回路１３９には、ミュート信号入力端子１３３からミュート信号も入力される。
【００７０】
以上のように生成された各信号及び値から、信号発生回路１３９は、加算結果と乱数値から第１の出力端子１１１と第２の出力端子１１２の出力すべきＰＷＭ信号の立ち上がりエッジ位置と立ち下がりエッジ位置とを算出し、あらかじめ決められる時間間隔における初期値と最終値とを決定し、その結果をもってＰＷＭ制御信号発生回路１０４の４つのスイッチ１１５〜１１８の制御信号を出力する。
【００７１】
さらに、ミュートの場合の動作を説明する。
【００７２】
ミュート信号入力端子１３３に入力されるミュート信号は、直接信号発生回路１３９を制御し、信号発生回路１３９は、このミュート信号を受けて、全スイッチ１１５〜１１８をオフとする制御を行い、第１の出力端子１１１と第２の出力端子１１２をともにハイインピーダンスとする。
【００７３】
以上のように、実施の形態１によれば、Ｄ級アンプ１００は、第１の出力端子１１１と第２の出力端子１１２の状態がともにハイインピーダンスとなる第５の出力状態を含む５つの出力状態を持つＨフル・ブリッジ型の出力部１２０と、入力値に依存しない個別にランダムな乱数を出力値とする乱数発生器１０３、及び入力値と乱数発生器１０３の出力値から最終的なＰＷＭ制御信号を生成するＰＷＭ制御信号発生回路１０４からなる出力制御部１１０とを備え、出力制御部１１０は、乱数発生器１０３及びＰＷＭ制御信号発生回路１０４により、入力値とは無相関な複数のパルス信号をランダムに発生させ、発生させた一方のパルス信号から他方のパルス信号を減算して残存する複数のパルス信号のパルス幅合計値が、入力値と一対一の関係となる、複数のパルス信号を出力するので、サンプリング周波数間の基準点において出力されるパルス信号は、前記基準点を含まない、複数のランダムな幅のパルス信号に分割されて出力される。したがって、その差動出力信号は入力に線形となるが、パルス周期は加算されたランダムなパルス幅によって不規則となり、その結果出力信号周波数特性は、サンプリング周波数とその２分の１及び逓倍の高周波の歪をＬＰＦを必要としないほど低く抑えることができ、ＬＰＦを不要にすることができる。これにより、電力効率の向上とコストの低減を図ることができる。
【００７４】
また、図３及び図４に示す各回路は少数の論理素子やカウンタ等の組み合わせで簡単に実現でき、アナログ回路も必要としない。このため、本実施の形態のＤ級アンプ１００は、単純で小規模な制御回路のみで実現可能である。
【００７５】
さらに、Ｄ級アンプ１００の出力部１２０は、一般的にＨフル・ブリッジ型と呼ばれる回路構成となっている。Ｈフル・ブリッジ型の出力部の長所として最も良く知られている機能は、第１の出力端子１１１と第２の出力端子１１２の間にインダクタ性負荷１５０を接続しても、回生電流と呼ばれる特有の電源ノイズを抑えることができることである。本実施の形態のＤ級アンプ１００は、このＨフル・ブリッジ型と呼ばれる出力部１２０を持つため、他のＨフル・ブリッジ型の出力部を持つ回路同様、インダクタ性負荷１５０を接続しても、回生電流と呼ばれる特有の電源ノイズも抑えることができる。
【００７６】
（実施の形態２）
図７は、本発明の実施の形態２に係るＤ級アンプの構成を示す回路図である。本実施の形態の説明に当たり、図３と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【００７７】
図７において、Ｄ級アンプ２００は、入力端子１０１、ミュート信号入力端子１０２、乱数発生器１０３及びＰＷＭ制御信号発生回路２１１からなる出力制御部２１０と、スピーカ等のインダクタ性負荷１５０が接続される第１及び第２の出力端子１１１，１１２、第１の電位を供給する第１の電源端子１１３、第２の電位を供給する第２の電源端子１１４、第１の電源端子１１３と第１の出力端子１１１とを接続する第１のＰＭＯＳトランジスタ２２１、第１の出力端子１１１と第２の電源端子１１４とを接続する第１のＮＭＯＳトランジスタ２２２、第１の電源端子１１３と第２の出力端子１１２とを接続する第２のＰＭＯＳトランジスタ２２３、第２の出力端子１１２と第２の電源端子１１４とを接続する第２のＮＭＯＳトランジスタ２２４からなる出力部２２０とを備えて構成される。
【００７８】
出力部２２０は、第１及び第２のＰチャネルＭＯＳトランジスタ２２１，２２３と、第１及び第２のＮチャネルＭＯＳトランジスタ２２２，２２４とを有し、第１のＰチャネルＭＯＳトランジスタ２２１及び第２のＰチャネルＭＯＳトランジスタ２２３のソース端子が第１の電位に接続され、第１のＮチャネルＭＯＳトランジスタ２２２及び第２のＮチャネルＭＯＳトランジスタ２２４のソース端子が第２の電位に接続され、第１のＰチャネルＭＯＳトランジスタ２２１と第１のＮチャネルＭＯＳトランジスタ２２２の各ドレインの接続点に第１の出力端子１１１を持ち、第２のＰチャネルＭＯＳトランジスタ２２３と第２のＮチャネルＭＯＳトランジスタ２２４の各ドレインの接続点に第２の出力端子１１２を持つ。
【００７９】
Ｄ級アンプ２００は、前記図１に示すＤ級アンプ１００の４つのスイッチ１１５〜１１８の具体例として、ＭＯＳトランジスタを用いた例である。また、第１の出力端子１１１と第２の出力端子１１２との間に接続されるスピーカ等の負荷は、インダクタ性負荷１５０に加え、容量性負荷１５１を持つ場合を例示した。なお、上記スイッチ１１５〜１１８にＭＯＳトランジスタ２２１〜２２４を用いることと、負荷が容量性負荷１５１を有することとは無関係であり、図７の負荷が図３のＤ級アンプ１００に適用されるものでもよい。
【００８０】
図８は、上記ＰＷＭ制御信号発生回路２１１の詳細な構成を示すブロック図であり、ＲＯＭなどにより構成した例である。図４と同一構成部分には同一符号を付している。また、図９は、図８のＲＯＭのアドレス／出力値及びそれにより発生する出力波形を示す図である。
【００８１】
図８において、ＰＷＭ制御信号発生回路２１１は、入力値が入力される第１の入力端子１３１と、乱数発生器１０３の出力が入力される第２の入力端子１３２と、ミュート信号入力端子１３３と、入力値と乱数発生器１０３の出力値とからアドレス信号を生成するアドレス生成回路２１２と、アドレス生成回路２１２の出力値を基にパルス波形情報を出力するＲＯＭ回路２１３と、ＲＯＭ回路２１３の出力値を基に最終的なＰＷＭ制御信号を生成するとともに、ミュート信号を基に第１の出力端子１１１と第２の出力端子１１２をともにハイインピーダンスにするパルス発生回路２１４、発生したＰＷＭ制御信号をＭＯＳトランジスタ２２１〜２２４に出力する出力端子１４１〜１４４とを備えて構成される。
【００８２】
第１の入力端子１３１に入力される入力値と第２の入力端子１３２に入力される乱数値は、ＲＯＭ回路２１３のアドレスを決定するアドレス生成回路２１２に入力される。
【００８３】
アドレス生成回路２１２の最も単純な構成は、ＭＳＢファーストの順番に、第１の入力端子１３１に入力されたｍビットの入力値と第２の入力端子１３２に入力されたｎビットの乱数値を、単純に（ｍ＋ｎ）ビットのアドレスとしてホールドするだけの回路である。これは、（ｍ＋ｎ）個のフリップフロップのみで構成でき、しかもあらかじめ決められた時間間隔につき１度しか動作しないため、極めて単純で小さく低消費電力な回路構成となる。
【００８４】
ＲＯＭ回路２１３は、前記の（ｍ＋ｎ）ビットのアドレスデータを入力とし、第１の出力端子１１１のパルス発生用の制御データと第２の出力端子１１２のパルス発生用の制御データとを出力する。また、パルス発生回路２１４は、ＲＯＭ回路２１３のパルス発生用の制御データ、及びミュート信号入力端子１３３に入力されるミュート信号を受けて、最終的な第１の出力端子１１１のパルス発生用の制御データと第２の出力端子１１２のパルス発生用の制御データとを出力する。
【００８５】
図９（ａ）（ｂ）は、ＲＯＭ回路２１３とパルス発生回路２１４の最も単純な構成の例として、ＲＯＭ回路２１３のＲＯＭアドレス値が入力値と乱数値をＭＳＢファーストで単純につなげた値を示し、図９（ｃ）は、パルス発生回路２１４にセットされるＲＯＭ出力用データを示す。また、図９（ｄ）（ｅ）は、ＲＯＭ出力値によりパルス発生回路２１４が出力する第１の出力端子１１１の出力波形と第２の出力端子１１２の出力波形を示す。なお、図９は、制御信号であるときの値と波形の具体例のうち、後述する図１０で入力値が２のときの波形の場合の例を示したものである。
【００８６】
ＲＯＭ回路２１３のＲＯＭアドレス値は、例えば３ビットの入力値と９ビットの乱数値とからなる１２ビットの信号であり、またＲＯＭ回路２１３の出力値は、パルス発生回路２１４が第１の出力端子１１１と第２の出力端子１１２を制御する信号そのものを示す２０ビットのデータとなる。そしてパルス発生回路２１４は、その２０ビットのデータを上位１０ビットと下位１０ビットに分割し、順次シフト出力する。この分割及びシフト出力は、セットリセット機能付のシフトレジスタのみを用いて構成可能である。
【００８７】
以下、上述のように構成されたＤ級アンプ２００の動作について説明する。
【００８８】
図７において、例えば音声信号が入力信号として、入力端子１０１を通じてＰＷＭ制御信号発生回路２１１に供給される。また乱数発生器１０３からは、個別にランダムな乱数が、やはりＰＷＭ制御信号発生回路２１１に供給される。
【００８９】
ＰＷＭ制御信号発生回路２１１は、４つの１ビット信号線を持ち、出力部２２０を構成する第１のＰＭＯＳトランジスタ２２１、第１のＮＭＯＳトランジスタ２２２、第２のＰＭＯＳトランジスタ２２３、第２のＮＭＯＳトランジスタ２２４を個別にオン、オフできる。これらのＭＯＳトランジスタ２２１〜２２４は、第１の電源端子１１３に供給される第１の電位と第２の電源端子１１４に供給される第２の電位との間に接続されている。
【００９０】
いま、第１の電源端子１１３に第１の電位ＶＤＤを、第２の電源端子１１４に第２の電位ＶＳＳを供給すると、ＰＷＭ制御信号発生回路２１１は、出力部２２０の第１の出力端子１１１と第２の出力端子１１２の各出力状態を、第１の出力端子１１１と第２の出力端子１１２がともにＶＤＤとなる第１の状態、第１の出力端子１１１と第２の出力端子１１２がともにＶＳＳとなる第２の状態、第１の出力端子１１１がＶＤＤで第２の出力端子１１２がＶＳＳとなる第３の状態、第１の出力端子１１１がＶＳＳで第２の出力端子１１２がＶＤＤとなる第４の状態を持たせることができる。そしてミュート信号入力端子１０２にミュート信号が入力された場合には、ＰＷＭ制御信号発生回路２１１は全てのＭＯＳトランジスタ２２１〜２２４をオフにする制御を行うことで、第１の出力端子１１１と第２の出力端子１１２がともにハイインピーダンスとなる第５の状態を持たせることができる。
【００９１】
本実施の形態では、実施の形態１の場合と同様に、あらかじめ決められる時間間隔、つまりサンプリング周波数は２００ｋＨｚに、そしてＰＷＭ信号の分解能を示すＰＷＭ用クロック周波数は２ＭＨｚに、またＰＷＭ信号のパルス形状についても、事前に決められた時間間隔の中点を信号基準点とし、かつパルス信号のＨｉパルス区間の中に必ず含まれるよう設定されるものとして以降説明する。
【００９２】
図１０は、Ｄ級アンプ２００により生成される信号波形図であり、Ｄ級アンプ２００の入力端子１０１を通じてＰＷＭ制御信号発生回路２１１に供給される入力信号が−２から２まで変化した場合の、第１の出力端子１１１と第２の出力端子１１２のＰＷＭ波形、及び第１の出力端子１１１と第２の出力端子１１２の差動出力波形の一例である。
【００９３】
図１０の各パルス波形のうち、矢印の部分が乱数発生器１０３の出力によって付加された遅延であり、また網がけ部分が乱数発生器１０３の出力によって付加されたパルス幅の部分である。
【００９４】
差動出力波形の高精度化のためには、差動出力波形における２つのパルス信号が個々に中心対称のパルス信号であることが条件となる。
【００９５】
図１０の番号２６１、番号２６２、番号２６３、番号２６４は、入力値が−１の場合の差動出力波形における、２つのパルス信号に対する、電圧がＶＳＳとなっている区間を示している。差動出力波形の高精度化のための条件を満足させるためには、番号２６１と番号２６２の時間が等しく、かつ番号２６１と番号２６４の時間が等しいことが必要となり、図１０の全差動出力波形はこれを満足している。
【００９６】
なお、前記設定条件や図１０の各波形は一例にすぎず、入力信号の種類と乱数発生器１０３の出力の種類との組み合わせによって、更に多様な波形が、第１の出力端子１１１と第２の出力端子１１２、そして第１の出力端子１１１と第２の出力端子１１２の差動出力波形として出力される。
【００９７】
よって、Ｄ級アンプ２００は、第１の出力端子１１１と第２の出力端子１１２の差動出力波形である２つのパルス信号同士の間隔が入力値に依存せずランダムとなり、かつ２つのパルス幅についても、必ずしも一致しない。つまり本実施の形態では、入力値が固定値もしくは微小変化する信号である場合であっても、差動出力信号である２つのパルス信号を連続して観測すると、あらかじめ決められた時間間隔が無く、常に変動しているように観測される。これにより、本実施の形態のＤ級アンプ２００では、差動出力信号に現れる特定のサンプリング周波数と、その２分の１の周波数、及び逓倍の周波数の歪みが、ＬＰＦが不要なレベルまで低減される。
【００９８】
さらに、ミュートの場合の動作を説明する。
【００９９】
ミュートの場合は、ミュート信号入力端子１３３にミュート信号が入力され、このミュート信号が直接パルス発生回路２１４のシフトレジスタのセット信号となり、その出力中は全ＭＯＳトランジスタ２２１〜２２４をオフとする制御を行い、第１の出力端子１１１と第２の出力端子１１２がともにハイインピーダンスとなるようにする。
【０１００】
以上のように、実施の形態２によれば、Ｈフル・ブリッジ型を構成する出力部２２０の第１〜第４のスイッチにＭＯＳトランジスタ２２１〜２２４を用いることで、具体的なＤ級アンプ２００の出力部２２０の構成を示した。また、負荷が容量性負荷１５１を有するものでも良いことを示した。本実施の形態にあっても、実施の形態１と同様の効果、すなわち、入力値が固定値もしくは微小変化する信号である場合であっても、単純で小規模な制御回路のみで実現が可能で、かつ差動出力信号であるパルス信号を連続して観測すると、あらかじめ決められた時間間隔が無く、またパルス幅も常に変動しているように観測され、その結果として差動出力信号に現れる特定のサンプリング周波数と、その２分の１の周波数、及び逓倍の周波数の歪みを、ＬＰＦが不要なレベルまで低減することができる。
【０１０１】
また、出力部２２０は、Ｈフル・ブリッジ型の回路構成であるため、第１の出力端子１１１と第２の出力端子１１２の間にインダクタ性負荷１５０と容量性負荷１５１を接続しても、回生電流と呼ばれる特有の電源ノイズを抑えることができる。
【０１０２】
また、本実施の形態では、アドレス生成回路２１２、ＲＯＭ回路２１３及びパルス発生回路２１４によりＰＷＭ制御信号発生回路２１１を構成したので、高速動作が可能でかつ各種仕様により設計変更も容易である。また、実施の形態１と同様に、回路は少数の論理素子やフリップフロップ等の組み合わせで簡単に実現でき、アナログ回路も必要としないため、単純で小規模な制御回路のみで実現可能である。
【０１０３】
なお、本実施の形態では、ＰＷＭ制御信号発生回路２１１が、アドレス生成回路２１２、ＲＯＭ回路２１３及びパルス発生回路２１４から構成される場合を例に採り説明したが、ＰＷＭ制御信号発生回路２１１が、実施の形態１の図４に示す回路構成であってもよく同一の動作が可能である。したがって、設計者は、その設計仕様や目的に応じて、ＰＷＭ制御信号発生回路２１１の具体的な構成を選択可能である。同様に、出力部２２０は図３に示すスイッチ１１５〜１１８により構成することも可能であり、また同様なスイッチ機能を持つ他のＦＥＴトランジスタやバイポーラトランジスタ等でも構成可能である。
【０１０４】
（実施の形態３）
図１１は、本発明の実施の形態３に係るＤ級アンプの構成を示す回路図である。本実施の形態の説明に当たり、図７と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０１０５】
図１１において、Ｄ級アンプ３００は、入力端子１０１、ミュート信号入力端子１０２、乱数発生器１０３及びＰＷＭ制御信号発生回路２１１からなる出力制御部２１０と、スピーカ等のインダクタ性負荷１５０が接続される第１及び第２の出力端子１１１，１１２、第１の電位を供給する第１の電源端子１１３、第２の電位を供給する第２の電源端子１１４、第１の電源端子１１３と第１の出力端子１１１とを接続する第１のＰＭＯＳトランジスタ２２１、第１の出力端子１１１と第２の電源端子１１４とを接続する第１のＮＭＯＳトランジスタ２２２、第１の電源端子１１３と第２の出力端子１１２とを接続する第２のＰＭＯＳトランジスタ２２３、第２の出力端子１１２と第２の電源端子１１４とを接続する第２のＮＭＯＳトランジスタ２２４、第１のＰＭＯＳトランジスタ２２１に印加される信号を反転するインバータ３２１、インバータ３２１出力をゲートに受けソースがフローティング状態である第３のＰＭＯＳトランジスタ３３１、第１のＮＭＯＳトランジスタ２２２に印加される信号を反転するインバータ３２２、インバータ３２２出力をゲートに受けソースがフローティング状態である第３のＭＯＳトランジスタ３３２、第２のＰＭＯＳトランジスタ２２３に印加される信号を反転するインバータ３２３、インバータ３２３出力をゲートに受けソースがフローティング状態である第４のＰＭＯＳトランジスタ３３３、第２のＮＭＯＳトランジスタ２２４に印加される信号を反転するインバータ３２４、インバータ３２４出力をゲートに受けソースがフローティング状態である第４のＭＯＳトランジスタ３３４からなる出力部３２０とを備えて構成される。
【０１０６】
Ｄ級アンプ３００の出力部３２０は、前記図７に示すＤ級アンプ２００の出力部２２０の回路構成に、さらに、ドレインが第１の出力端子１１１に接続され、ゲートには第１のＰチャネルＭＯＳトランジスタ２２１に印加する信号をインバータ３２１で反転した反転信号が印加され、ソースはフローティング状態で、かつチャネル幅が第１のＰチャネルＭＯＳトランジスタ２２１と同じ大きさとなる第３のＰチャネルＭＯＳトランジスタ３３１と、ドレインが第１の出力端子１１１に接続され、ゲートには第１のＮチャネルＭＯＳトランジスタ２２２に印加する信号をインバータ３２２で反転した反転信号が印加され、ソースはフローティング状態で、かつチャネル幅が第１のＮチャネルＭＯＳトランジスタ２２２と同じ大きさとなる第３のＮチャネルＭＯＳトランジスタ３３２と、ドレインが第２の出力端子１１２に接続され、ゲートには第２のＰチャネルＭＯＳトランジスタ２２３に印加する信号をインバータ３２３で反転した反転信号が印加され、ソースはフローティング状態で、かつチャネル幅が第２のＰチャネルＭＯＳトランジスタ２２３と同じ大きさとなる第４のＰチャネルＭＯＳトランジスタ３３３と、ドレインが第２の出力端子１１２に接続され、ゲートには第２のＮチャネルＭＯＳトランジスタ２２４に印加する信号をインバータ３２４で反転した反転信号が印加され、ソースはフローティング状態で、かつチャネル幅が第２のＮチャネルＭＯＳトランジスタ２２４と同じ大きさとなる第４のＮチャネルＭＯＳトランジスタ３３４とが付加された構成となっている。
【０１０７】
なお、第１の出力端子１１１と第２の出力端子１１２との間に接続されるスピーカ等の負荷は、実施の形態２と同様に、インダクタ性負荷１５０に加え、容量性負荷１５１を持つものでもよい。また、本実施の形態では、Ｄ級アンプ３００の出力制御部に、実施の形態２の出力制御部２１０を用いているが、実施の形態１の出力制御部１１０を適用してもよい。
【０１０８】
以下、上述のように構成されたＤ級アンプ３００の動作について説明する。基本動作は、実施の形態２と同様であるため説明を簡略化し、異なる動作について詳細に説明する。
【０１０９】
図１１において、例えば音声信号が入力信号として、入力端子１０１を通じてＰＷＭ制御信号発生回路２１１に供給される。また乱数発生器１０３からは、個別にランダムな乱数が、やはりＰＷＭ制御信号発生回路２１１に供給される。
【０１１０】
ＰＷＭ制御信号発生回路２１１は４つの１ビット信号線を持ち、出力部３２０を構成する第１のＰＭＯＳトランジスタ２２１、第１のＮＭＯＳトランジスタ２２２、第２のＰＭＯＳトランジスタ２２３、第２のＮＭＯＳトランジスタ２２４を個別にオン、オフできる。これらのＭＯＳトランジスタ２２１〜２２４は、第１の電源端子１１３に供給される第１の電位と第２の電源端子１１４に供給される第２の電位との間に接続されている。
【０１１１】
いま、第１の電源端子１１３に第１の電位ＶＤＤを、第２の電源端子１１４に第２の電位ＶＳＳを供給すると、ＰＷＭ制御信号発生回路２１１は、出力部３２０の第１の出力端子１１１と第２の出力端子１１２の各出力状態を、第１の出力端子１１１と第２の出力端子１１２がともにＶＤＤとなる第１の状態、第１の出力端子１１１と第２の出力端子１１２がともにＶＳＳとなる第２の状態、第１の出力端子１１１がＶＤＤで第２の出力端子１１２がＶＳＳとなる第３の状態、第１の出力端子１１１がＶＳＳで第２の出力端子１１２がＶＤＤとなる第４の状態を持たせることができる。そしてミュート信号入力端子１０２にミュート信号が入力された場合には、ＰＷＭ制御信号発生回路２１１は全てのＭＯＳトランジスタ２２１〜２２４をオフにする制御を行うことで、第１の出力端子１１１と第２の出力端子１１２がともにハイインピーダンスとなる第５の状態を持たせることができる。
【０１１２】
本実施の形態では、実施の形態１，２の場合と同様に、あらかじめ決められる時間間隔、つまりサンプリング周波数は２００ｋＨｚに、そしてＰＷＭ信号の分解能を示すＰＷＭ用クロック周波数は２ＭＨｚに、またＰＷＭ信号のパルス形状についても、事前に決められた時間間隔の中点を信号基準点とし、かつパルス信号のＨｉパルス区間の中に必ず含まれるよう設定されるものとして以降説明する。
【０１１３】
本実施の形態における、第１の出力端子１１１と第２の出力端子１１２出力の出力信号の高精度化のポイントは、大きく２つある。
【０１１４】
第１に、Ｈフル・ブリッジ型の採用による、第１の出力端子１１１と第２の出力端子１１２の間にインダクタ性負荷１５０によって発生する回生電流と呼ばれる特有の電源ノイズも抑えることができる。図１１のＤ級アンプ３００の出力部３２０は、Ｈフル・ブリッジ型の回路構成であるので、回生電流と呼ばれる特有の電源ノイズは回避可能である。
【０１１５】
第２に、ＭＯＳトランジスタを採用したことによるフィードスルーノイズの除去である。ＭＯＳトランジスタのドレイン部分には、ゲートとドレイン間に、ゲート幅に比例した大きさの寄生容量が存在している。この寄生容量の両端に電位の変化があると電荷の充放電が行われ、この電荷の充放電が信号上に現れ、ノイズとなってしまう。このノイズを一般にフィードスルーノイズと言う。
【０１１６】
具体的には、例えば前記第１の状態や前記第３の状態のように第１のＰＭＯＳトランジスタ２２１がオン、第１の出力端子１１１がＶＤＤの時は、ドレインつまり第１の出力端子１１１はＶＤＤであり、ゲートの電位はＶＳＳである。よってドレインとゲートの電位差は、（ＶＤＤ−ＶＳＳ）に等しい。このときゲートとドレイン間の寄生容量には（ＶＤＤ−ＶＳＳ）に比例した電荷がチャージされている。
【０１１７】
次に第１のＰＭＯＳトランジスタ２２１の状態が、前記第２の状態や前記第４の状態に変化した場合を考えてみる。変化後のＰＭＯＳトランジスタ２２１のドレインとゲートの電位差は、（ＶＳＳ−ＶＤＤ）となる。つまり、この変化の前後で（ＶＤＤ−ＶＳＳ）の２倍の電位変化があったことになる。この電位変化によって生じるフィードスルーノイズを軽減させるためには、第１のＰＭＯＳトランジスタ２２１と大きさが同じでゲートとドレイン間の寄生容量が等しく、しかも第１のＰＭＯＳトランジスタ２２１とは逆極性の制御がなされる第３のＰＭＯＳトランジスタ３３１のドレインを第１のＰＭＯＳトランジスタ２２１のドレインに接続すればよい。このような回路構成をとれば、まず第１のＰＭＯＳトランジスタ２２１と第３のＰＭＯＳトランジスタ３３１の寄生容量値は等しくなり、かつ各状態での第１のＰＭＯＳトランジスタ２２１ドレインとゲートの電位差（ＶＤＤ−ＶＳＳ）と第３のＰＭＯＳトランジスタ３３１のドレインとゲートの電位差（ＶＳＳ−ＶＤＤ）との和は常にゼロになり、フィードスルーノイズは計算上ゼロとなることから、フィードスルーノイズについても大幅に特性が改善できる。これらの動作及び改善効果は、出力部３２０を構成する他の全てのＭＯＳトランジスタに関しても同様である。
【０１１８】
また、実施の形態２との違いが出力部３２０の構成のみであることから、本実施の形態のＤ級アンプ３００でも、実施の形態１，２で用いた入力端子１０１、ＰＷＭ制御信号発生回路１０４，２１１、乱数発生器１０３、ミュート信号入力端子１０２がそのまま使用できることや、第１の出力端子１１１と第２の出力端子１１２の差動出力波形も実施の形態１，２と同様に得られることが、容易に理解できる。
【０１１９】
よって本実施の形態のＤ級アンプ３００は、第１の出力端子１１１と第２の出力端子１１２の差動出力波形である２つのパルス信号同士の間隔が入力値に依存せずランダムとなり、かつ２つのパルス幅についても、必ずしも一致しない。つまり本実施の形態では、入力値が固定値もしくは微小変化する信号である場合であっても、差動出力信号である２つのパルス信号を連続して観測すると、あらかじめ決められた時間間隔が無く、常に変動しているように観測される。これにより、本実施の形態のＤ級アンプ３００では、差動出力信号に現れる特定のサンプリング周波数と、その２分の１の周波数、及び逓倍の周波数の歪みが、ＬＰＦが不要なレベルまで低減され、しかも第１の出力端子１１１と第２の出力端子１１２の間にインダクタ性負荷１５０を接続しても、回生電流と呼ばれる特有の電源ノイズを抑えることができ、更に出力部３２０をＭＯＳトランジスタで構成したことにより発生するフィードスルーノイズも大幅に低減可能である。
【０１２０】
以上のように、実施の形態３によれば、出力部３２０が、第１のＰＭＯＳトランジスタ２２１、第１のＮＭＯＳトランジスタ２２２、第２のＰＭＯＳトランジスタ２２３、及び第２のＮＭＯＳトランジスタ２２４に対して、それぞれ、ゲートに反転信号が印加され、かつソースがフローティング状態である第３のＰＭＯＳトランジスタ３３１、第３のＭＯＳトランジスタ３３２、第４のＰＭＯＳトランジスタ３３３、及び第４のＭＯＳトランジスタ３３４をさらに備えて構成したので、実施の形態１，２の効果に加えて、フィードスルーノイズを計算上ゼロとし、フィードスルーノイズについても大幅に特性を改善することができる。
【０１２１】
（実施の形態４）
図１２は、本発明の実施の形態４に係るＤ級アンプの構成を示す回路図である。本実施の形態の説明に当たり、図１１と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０１２２】
図１２において、Ｄ級アンプ４００は、入力端子１０１、ミュート信号入力端子１０２、乱数発生器１０３及びＰＷＭ制御信号発生回路２１１からなる出力制御部２１０と、スピーカ等のインダクタ性負荷１５０が接続される第１及び第２の出力端子１１１，１１２、第１の電位を供給する第１の電源端子１１３、第２の電位を供給する第２の電源端子１１４、第１の電源端子１１３と第１の出力端子１１１とを接続する第１のＰＭＯＳトランジスタ２２１、第１の出力端子１１１と第２の電源端子１１４とを接続する第１のＮＭＯＳトランジスタ２２２、第１の電源端子１１３と第２の出力端子１１２とを接続する第２のＰＭＯＳトランジスタ２２３、第２の出力端子１１２と第２の電源端子１１４とを接続する第２のＮＭＯＳトランジスタ２２４、第１のＰＭＯＳトランジスタ２２１に印加される信号を反転するインバータ３２１、ドレインとソースが第１のＰＭＯＳトランジスタ２２１のドレインと接続され、ゲートが第１のＰＭＯＳトランジスタ２２１のゲートと逆極性の制御信号に接続された第１のＰＭＯＳトランジスタ２２１の２分の１の大きさの第３のＰＭＯＳトランジスタ４３１と、第１のＮＭＯＳトランジスタ２２２に印加される信号を反転するインバータ３２２、ドレインとソースが第１のＮＭＯＳトランジスタ２２２のドレインと接続され、ゲートが第１のＮＭＯＳトランジスタ２２２のゲートと逆極性の制御信号に接続された第１のＮＭＯＳトランジスタ２２２の２分の１の大きさの第３のＮＭＯＳトランジスタ４３２と、第２のＰＭＯＳトランジスタ２２３に印加される信号を反転するインバータ３２３、ドレインとソースが第２のＰＭＯＳトランジスタ２２３のドレインと接続され、ゲートが第２のＰＭＯＳトランジスタ２２３のゲートと逆極性の制御信号に接続された第２のＰＭＯＳトランジスタ２２３の２分の１の大きさの第４のＰＭＯＳトランジスタ４３３と、第２のＮＭＯＳトランジスタ２２４に印加される信号を反転するインバータ３２４、ドレインとソースが第２のＮＭＯＳトランジスタ２２４のドレインと接続され、ゲートが第１のＮＭＯＳトランジスタ２２４のゲートと逆極性の制御信号に接続された、第２のＮＭＯＳトランジスタ２２４の２分の１の大きさの第４のＮＭＯＳトランジスタ４３４からなる出力部４２０とを備えて構成される。
【０１２３】
Ｄ級アンプ４００の出力部４２０は、前記図７に示すＤ級アンプ２００の出力部２２０の回路構成に、さらに、ソース及びドレインが第１の出力端子１１１に接続され、ゲートには第１のＰチャネルＭＯＳトランジスタ２２１に印加される信号の反転信号が印加され、かつチャネル幅が第１のＰチャネルＭＯＳトランジスタ２２１の２分の１の大きさとなる第３のＰチャネルＭＯＳトランジスタ４３１と、ソース及びドレインが第１の出力端子１１１に接続され、ゲートには第１のＮチャネルＭＯＳトランジスタ２２２に印加される信号の反転信号が印加され、かつチャネル幅が第１のＮチャネルＭＯＳトランジスタ２２２の２分の１の大きさとなる第３のＮチャネルＭＯＳトランジスタ４３２と、ソース及びドレインが第２の出力端子１１２に接続され、ゲートには第２のＰチャネルＭＯＳトランジスタ２２３に印加される信号の反転信号が印加され、かつチャネル幅が第２のＰチャネルＭＯＳトランジスタ２２３の２分の１の大きさとなる第４のＰチャネルＭＯＳトランジスタ４３３と、ソース及びドレインが第２の出力端子１１２に接続され、ゲートには第２のＮチャネルＭＯＳトランジスタ２２４に印加される信号の反転信号が印加され、かつチャネル幅が第２のＮチャネルＭＯＳトランジスタ２２４の２分の１の大きさとなる第４のＮチャネルＭＯＳトランジスタ４３４とが付加された構成となっている。
【０１２４】
なお、第１の出力端子１１１と第２の出力端子１１２との間に接続されるスピーカ等の負荷は、実施の形態２と同様に、インダクタ性負荷１５０に加え、容量性負荷１５１を持つものでもよい。また、本実施の形態では、Ｄ級アンプ４００の出力制御部に、実施の形態２の出力制御部２１０を用いているが、実施の形態１の出力制御部１１０を適用してもよい。
【０１２５】
以下、上述のように構成されたＤ級アンプ４００の動作について説明する。基本動作は、実施の形態３と同様であるため説明を簡略化し、異なる動作について詳細に説明する。
【０１２６】
図１２において、例えば音声信号が入力信号として、入力端子１０１を通じてＰＷＭ制御信号発生回路２１１に供給される。また乱数発生器１０３からは、個別にランダムな乱数が、やはりＰＷＭ制御信号発生回路２１１に供給される。
【０１２７】
ＰＷＭ制御信号発生回路２１１は４つの１ビット信号線を持ち、出力部４２０を構成する第１のＰＭＯＳトランジスタ２２１、第１のＮＭＯＳトランジスタ２２２、第２のＰＭＯＳトランジスタ２２３、第２のＮＭＯＳトランジスタ２２４を個別にオン、オフできる。これらのＭＯＳトランジスタ２２１〜２２４は、第１の電源端子１１３に供給される第１の電位と第２の電源端子１１４に供給される第２の電位との間に接続されている。
【０１２８】
いま、第１の電源端子１１３に第１の電位ＶＤＤを、第２の電源端子１１４に第２の電位ＶＳＳを供給すると、ＰＷＭ制御信号発生回路２１１は、出力部４２０の第１の出力端子１１１と第２の出力端子１１２の各出力状態を、第１の出力端子１１１と第２の出力端子１１２がともにＶＤＤとなる第１の状態、第１の出力端子１１１と第２の出力端子１１２がともにＶＳＳとなる第２の状態、第１の出力端子１１１がＶＤＤで第２の出力端子１１２がＶＳＳとなる第３の状態、第１の出力端子１１１がＶＳＳで第２の出力端子１１２がＶＤＤとなる第４の状態を持たせることができる。そしてミュート信号入力端子１０２にミュート信号が入力された場合には、ＰＷＭ制御信号発生回路２１１は全てのＭＯＳトランジスタ２２１〜２２４をオフにする制御を行うことで、第１の出力端子１１１と第２の出力端子１１２がともにハイインピーダンスとなる第５の状態を持たせることができる。
【０１２９】
本実施の形態では、実施の形態１乃至３の場合と同様に、あらかじめ決められる時間間隔、つまりサンプリング周波数は２００ｋＨｚに、そしてＰＷＭ信号の分解能を示すＰＷＭ用クロック周波数は２ＭＨｚに、またＰＷＭ信号のパルス形状についても、事前に決められた時間間隔の中点を信号基準点とし、かつパルス信号のＨｉパルス区間の中に必ず含まれるよう設定されるものとして以降説明する。
【０１３０】
本実施の形態における、第１の出力端子１１１と第２の出力端子１１２出力の出力信号の高精度化のポイントは、大きく２つある。
【０１３１】
第１に、Ｈフル・ブリッジ型の採用による、第１の出力端子１１１と第２の出力端子１１２の間にインダクタ性負荷１５０によって発生する回生電流と呼ばれる特有の電源ノイズも抑えることができる。図１１のＤ級アンプ３００の出力部３２０は、Ｈフル・ブリッジ型の回路構成であるので、回生電流と呼ばれる特有の電源ノイズは回避可能である。
【０１３２】
第２に、ＭＯＳトランジスタを採用したことによるフィードスルーノイズの除去である。ＭＯＳトランジスタのドレイン部分には、ゲートとドレイン間に、ゲート幅に比例した大きさの寄生容量が存在している。この寄生容量の両端に電位の変化があると電荷の充放電が行われ、この電荷の充放電がノイズとして信号上に現れるフィードスルーノイズが発生する。
【０１３３】
具体的には、例えば前記第１の状態や前記第３の状態のように第１のＰＭＯＳトランジスタ２２１がオン、第１の出力端子１１１がＶＤＤの時は、ドレインつまり第１の出力端子１１１はＶＤＤであり、ゲートの電位はＶＳＳである。よってドレインとゲートの電位差は、（ＶＤＤ−ＶＳＳ）に等しい。このときゲートとドレイン間の寄生容量には（ＶＤＤ−ＶＳＳ）に比例した電荷がチャージされている。
【０１３４】
次に第１のＰＭＯＳトランジスタ２２１の状態が、前記第２の状態や前記第４の状態に変化した場合を考えてみる。変化後のＰＭＯＳトランジスタ２２１のドレインとゲートの電位差は、（ＶＳＳ−ＶＤＤ）となる。つまり、この変化の前後で（ＶＤＤ−ＶＳＳ）の２倍の電位変化があったことになる。この電位変化によって生じるフィードスルーノイズを軽減させるためには、実施の形態３では、前記図１１に示すように第１のＰＭＯＳトランジスタ２２１と大きさが同じでゲートとドレイン間の寄生容量が等しく、しかも第１のＰＭＯＳトランジスタ２２１とは逆極性の制御がなされる第３のＰＭＯＳトランジスタ３３１を使用した。しかしここでＭＯＳトランジスタの一般的な構造から、ゲートとソース間の寄生容量はゲートとドレイン間の寄生容量とほぼ等しいことに着目すると、フィードスルーノイズを軽減させるために必要な第３のＰＭＯＳトランジスタ４３１のトランジスタ幅は、ソースとドレインの両方を第１のＰＭＯＳトランジスタ２２１のドレインに接続する構成であれば、第１のＰＭＯＳトランジスタ２２１のトランジスタ幅の２分の１でよいことになり、回路のより小型化が可能となる。このような回路構成をとれば、まず第１のＰＭＯＳトランジスタ２２１と第３のＰＭＯＳトランジスタ４３１の寄生容量値は等しくなり、かつ各状態での第１のＰＭＯＳトランジスタ２２１ドレインとゲートの電位差（ＶＤＤ−ＶＳＳ）と第３のＰＭＯＳトランジスタ４３１のドレインとゲートの電位差（ＶＳＳ−ＶＤＤ）との和は常にゼロになり、フィードスルーノイズは計算上ゼロとなることから、フィードスルーノイズについても大幅に特性が改善できる。これらの動作及び改善効果は、出力部４２０を構成する他の全てのＭＯＳトランジスタに関しても同様である。
【０１３５】
また、実施の形態２との違いが出力部４２０の構成のみであることから、本実施の形態のＤ級アンプ３００でも、実施の形態１，２で用いた入力端子１０１、ＰＷＭ制御信号発生回路１０４，２１１、乱数発生器１０３、ミュート信号入力端子１０２がそのまま使用できることや、第１の出力端子１１１と第２の出力端子１１２の差動出力波形も実施の形態１，２と同様に得られることが、容易に理解できる。
【０１３６】
よって本実施の形態のＤ級アンプ４００は、第１の出力端子１１１と第２の出力端子１１２の差動出力波形である２つのパルス信号同士の間隔が入力値に依存せずランダムとなり、かつ２つのパルス幅についても、必ずしも一致しない。つまり本実施の形態では、入力値が固定値もしくは微小変化する信号である場合であっても、差動出力信号である２つのパルス信号を連続して観測すると、あらかじめ決められた時間間隔が無く、常に変動しているように観測される。これにより、本実施の形態のＤ級アンプ４００では、差動出力信号に現れる特定のサンプリング周波数と、その２分の１の周波数、及び逓倍の周波数の歪みが、ＬＰＦが不要なレベルまで低減され、しかも第１の出力端子１１１と第２の出力端子１１２の間にインダクタ性負荷１５０を接続しても、回生電流と呼ばれる特有の電源ノイズを抑えることができ、更に出力部４２０をＭＯＳトランジスタで構成したことにより発生するフィードスルーノイズも大幅に低減可能で、かつ回路の小型化も可能である。
【０１３７】
以上のように、実施の形態４によれば、出力部４２０が、第１のＰＭＯＳトランジスタ２２１、第１のＮＭＯＳトランジスタ２２２、第２のＰＭＯＳトランジスタ２２３、及び第２のＮＭＯＳトランジスタ２２４に対して、それぞれ、ドレインとソースが第１のＰＭＯＳトランジスタ２２１のドレインと接続され、ゲートが第１のＰＭＯＳトランジスタ２２１のゲートと逆極性の制御信号に接続された第１のＰＭＯＳトランジスタ２２１の２分の１の大きさの第３のＰＭＯＳトランジスタ４３１と、ドレインとソースが第１のＮＭＯＳトランジスタ２２２のドレインと接続され、ゲートが第１のＮＭＯＳトランジスタ２２２のゲートと逆極性の制御信号に接続された第１のＮＭＯＳトランジスタ２２２の２分の１の大きさの第３のＮＭＯＳトランジスタ４３２と、ドレインとソースが第２のＰＭＯＳトランジスタ２２３のドレインと接続され、ゲートが第２のＰＭＯＳトランジスタ２２３のゲートと逆極性の制御信号に接続された第２のＰＭＯＳトランジスタ２２３の２分の１の大きさの第４のＰＭＯＳトランジスタ４３３と、ドレインとソースが第２のＮＭＯＳトランジスタ２２４のドレインと接続され、ゲートが第１のＮＭＯＳトランジスタ２２４のゲートと逆極性の制御信号に接続された、第２のＮＭＯＳトランジスタ２２４の２分の１の大きさの第４のＮＭＯＳトランジスタ４３４をさらに備えて構成したので、実施の形態３のフィードスルーノイズ低減効果に加えて、付加されるＭＯＳトランジスタのトランジスタ幅は２分の１であるため、回路のより小型化が可能となる。
【０１３８】
（実施の形態５）
図１３は、本発明の実施の形態５に係るＤ級アンプの構成を示す回路図である。本実施の形態の説明に当たり、図７と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０１３９】
図１３において、Ｄ級アンプ５００は、入力端子１０１、ミュート信号入力端子１０２、乱数発生器１０３及びＰＷＭ制御信号発生回路２１１からなる出力制御部２１０と、スピーカ等のインダクタ性負荷１５０が接続される第１及び第２の出力端子１１１，１１２、第１の電位を供給する第１の電源端子１１３、第２の電位を供給する第２の電源端子１１４、第１の電源端子１１３と第１の出力端子１１１とを接続する第１のＰＭＯＳトランジスタ２２１、第１の出力端子１１１と第２の電源端子１１４とを接続する第１のＮＭＯＳトランジスタ２２２、第１の電源端子１１３と第２の出力端子１１２とを接続する第２のＰＭＯＳトランジスタ２２３、第２の出力端子１１２と第２の電源端子１１４とを接続する第２のＮＭＯＳトランジスタ２２４、ソースが第１のＰチャネルＭＯＳトランジスタ２２１のドレインに、ゲートが第１のＮチャネルＭＯＳトランジスタのドレイン２２２に、ドレインが第１の出力端子１１１に接続された第５のＰチャネルＭＯＳトランジスタ５２１、ソースが第１のＮチャネルＭＯＳトランジスタ２２２のドレインに、ゲートが第１のＰチャネルＭＯＳトランジスタ２２１のドレインに、ドレインが第１の出力端子１１１に接続された第５のＮチャネルＭＯＳトランジスタ５２２、ソースが第２のＰチャネルＭＯＳトランジスタ２２３のドレインに、ゲートが第２のＮチャネルＭＯＳトランジスタ２２４のドレインに、ドレインが第２の出力端子１１２に接続された第６のＰチャネルＭＯＳトランジスタ５２３、ソースが第２のＮチャネルＭＯＳトランジスタ２２４のドレインに、ゲートが第２のＮチャネルＭＯＳトランジスタ２２４のドレインに、ドレインが第２の出力端子１１２に接続された第６のＮチャネルＭＯＳトランジスタ５２４からなる出力部５２０とを備えて構成される。
【０１４０】
なお、第１の出力端子１１１と第２の出力端子１１２との間に接続されるスピーカ等の負荷は、実施の形態２と同様に、インダクタ性負荷１５０に加え、容量性負荷１５１を持つものでもよい。また、本実施の形態では、Ｄ級アンプ５００の出力制御部に、実施の形態２の出力制御部２１０を用いているが、実施の形態１の出力制御部１１０を適用してもよい。
【０１４１】
以下、上述のように構成されたＤ級アンプ５００の動作について説明する。基本動作は、実施の形態２と同様であるため説明を簡略化し、異なる動作について詳細に説明する。
【０１４２】
図１３において、例えば音声信号が入力信号として、入力端子１０１を通じてＰＷＭ制御信号発生回路２１１に供給される。また乱数発生器１０３からは、個別にランダムな乱数が、やはりＰＷＭ制御信号発生回路２１１に供給される。
【０１４３】
ＰＷＭ制御信号発生回路２１１は４つの１ビット信号線を持ち、出力部５２０を構成する第１のＰＭＯＳトランジスタ２２１、第１のＮＭＯＳトランジスタ２２２、第２のＰＭＯＳトランジスタ２２３、第２のＮＭＯＳトランジスタ２２４を個別にオン、オフできる。
【０１４４】
また、ソースが第１のＰチャネルＭＯＳトランジスタ２２１のドレインに、ゲートが第１のＮチャネルＭＯＳトランジスタのドレイン２２２に、ドレインが第１の出力端子１１１に接続された第５のＰチャネルＭＯＳトランジスタ５２１と、ソースが第１のＮチャネルＭＯＳトランジスタ２２２のドレインに、ゲートが第１のＰチャネルＭＯＳトランジスタ２２１のドレインに、ドレインが第１の出力端子１１１に接続された第５のＮチャネルＭＯＳトランジスタ５２２と、ソースが第２のＰチャネルＭＯＳトランジスタ２２３のドレインに、ゲートが第２のＮチャネルＭＯＳトランジスタ２２４のドレインに、ドレインが第２の出力端子１１２に接続された第６のＰチャネルＭＯＳトランジスタ５２３と、ソースが第２のＮチャネルＭＯＳトランジスタ２２４のドレインに、ゲートが第２のＮチャネルＭＯＳトランジスタ２２４のドレインに、ドレインが第２の出力端子１１２に接続された第６のＮチャネルＭＯＳトランジスタ５２４とを備えている。
【０１４５】
これらのＭＯＳトランジスタ２２１〜２２４は、第１の電源端子１１３に供給される第１の電位と第２の電源端子１１４に供給される第２の電位との間に接続されている。
【０１４６】
いま、第１の電源端子１１３に第１の電位ＶＤＤを、第２の電源端子１１４に第２の電位ＶＳＳを供給すると、ＰＷＭ制御信号発生回路２１１は、出力部２２０の第１の出力端子１１１と第２の出力端子１１２の各出力状態を、第１の出力端子１１１と第２の出力端子１１２がともにＶＤＤとなる第１の状態、第１の出力端子１１１と第２の出力端子１１２がともにＶＳＳとなる第２の状態、第１の出力端子１１１がＶＤＤで第２の出力端子１１２がＶＳＳとなる第３の状態、第１の出力端子１１１がＶＳＳで第２の出力端子１１２がＶＤＤとなる第４の状態を持たせることができる。そしてミュート信号入力端子１０２にミュート信号が入力された場合には、ＰＷＭ制御信号発生回路２１１は全てのＭＯＳトランジスタ２２１〜２２４をオフにする制御を行うことで、第１の出力端子１１１と第２の出力端子１１２がともにハイインピーダンスとなる第５の状態を持たせることができる。
【０１４７】
本実施の形態では、実施の形態１乃至４の場合と同様に、あらかじめ決められる時間間隔、つまりサンプリング周波数は２００ｋＨｚに、そしてＰＷＭ信号の分解能を示すＰＷＭ用クロック周波数は２ＭＨｚに、またＰＷＭ信号のパルス形状についても、事前に決められた時間間隔の中点を信号基準点とし、かつパルス信号のＨｉパルス区間の中に必ず含まれるよう設定されるものとして以降説明する。
【０１４８】
本実施の形態における、第１の出力端子１１１と第２の出力端子１１２出力の出力信号の高精度化のポイントは、実施の形態３と同様、大きく２つある。
【０１４９】
第１に、Ｈフル・ブリッジ型の採用による、第１の出力端子１１１と第２の出力端子１１２の間にインダクタ性負荷１５０によって発生する回生電流と呼ばれる特有の電源ノイズも抑えることができる。図１３のＤ級アンプ５００の出力部５２０は、Ｈフル・ブリッジ型の回路構成であるので、回生電流と呼ばれる特有の電源ノイズは回避可能である。さらに、第１の出力端子１１１と第２の出力端子１１２のそれぞれの出力端子において、電位状態の変化の直後と変化の終わりには、第５のＰＭＯＳトランジスタ５２１、第５のＮＭＯＳトランジスタ５２２、第６のＰＭＯＳトランジスタ５２３、及び第６のＮＭＯＳトランジスタ５２４は各々非飽和状態となり、ダイオード特性を持った抵抗素子と見做すことができるため、Ｈフル・ブリッジ型の特徴である回生電流の熱消費による電源ノイズ低減効果を更に高めることができる。
【０１５０】
第２にフィードスルーノイズに関しては、本実施の形態のＤ級アンプ５００の出力部５２０に関しては、容量による電荷の補償ではなく、第５のＰＭＯＳトランジスタ５２１、第５のＮＭＯＳトランジスタ５２２、第６のＰＭＯＳトランジスタ５２３、第６のＮＭＯＳトランジスタ５２４が、電位状態の変化の直後、変化中、変化の終わりにそれぞれ非飽和状態における、ダイオード特性を持った抵抗素子としての特性を持つことを利用して、軽減が可能である。以下に具体的に説明する。
【０１５１】
フィードスルーノイズは、例えば第１のＰＭＯＳトランジスタ２２１のゲートとドレインの間の電位変化が寄生容量に充放電する電荷を発生させ、それが出力信号に重畳して現れるために発生する。しかし本実施の形態の回路のうち、例えば第１のＰＭＯＳトランジスタ２２１のゲートとドレインの間の変化による電流は、第５のＰＭＯＳトランジスタ５２１がダイオード特性を持った抵抗素子と見做せるため、第１の出力端子１１１に至る前に大幅に減衰し、熱として消費されてしまう。
【０１５２】
さらに、電位状態の変化の直後と変化の終わりにおける、ダイオード特性を持った抵抗素子としての特性は、パルス波形の電位変化前後のオーバーシュートやアンダーシュートを緩和し、リンギングを緩和するとともに、電位状態の変化中におけるスルーレートの調整にも利用できるため、出力部５２０の動作電流の低消費電流化が容易となる。
【０１５３】
また、実施の形態２との違いが出力部５２０の構成のみであることから、本実施の形態のＤ級アンプ５００でも、実施の形態１，２で用いた入力端子１０１、ＰＷＭ制御信号発生回路１０４，２１１、乱数発生器１０３、ミュート信号入力端子１０２がそのまま使用できることや、第１の出力端子１１１と第２の出力端子１１２の差動出力波形も実施の形態１，２と同様に得られることが、容易に理解できる。
【０１５４】
よって本実施の形態のＤ級アンプ５００は、第１の出力端子１１１と第２の出力端子１１２の差動出力波形である２つのパルス信号同士の間隔が入力値に依存せずランダムとなり、かつ２つのパルス幅についても、必ずしも一致しない。つまり本実施の形態では、入力値が固定値もしくは微小変化する信号である場合であっても、差動出力信号である２つのパルス信号を連続して観測すると、あらかじめ決められた時間間隔が無く、常に変動しているように観測される。これにより、本実施の形態のＤ級アンプ５００では、差動出力信号に現れる特定のサンプリング周波数と、その２分の１の周波数、及び逓倍の周波数の歪みが、ＬＰＦが不要なレベルまで低減され、しかも第１の出力端子１１１と第２の出力端子１１２の間にインダクタ性負荷１５０を接続しても、回生電流と呼ばれる特有の電源ノイズを抑えることができ、更に出力部５２０をＭＯＳトランジスタで構成したことにより発生するフィードスルーノイズやオーバーシュート、アンダーシュート、リンギングも大幅に低減可能で、かつ回路の小型化や低消費電力化も可能である。
【０１５５】
以上のように、実施の形態５によれば、出力部５２０が、第１のＰＭＯＳトランジスタ２２１、第１のＮＭＯＳトランジスタ２２２、第２のＰＭＯＳトランジスタ２２３、及び第２のＮＭＯＳトランジスタ２２４に対して、それぞれ、ソースが第１のＰチャネルＭＯＳトランジスタ２２１のドレインに、ゲートが第１のＮチャネルＭＯＳトランジスタのドレイン２２２に、ドレインが第１の出力端子１１１に接続された第５のＰチャネルＭＯＳトランジスタ５２１、ソースが第１のＮチャネルＭＯＳトランジスタ２２２のドレインに、ゲートが第１のＰチャネルＭＯＳトランジスタ２２１のドレインに、ドレインが第１の出力端子１１１に接続された第５のＮチャネルＭＯＳトランジスタ５２２、ソースが第２のＰチャネルＭＯＳトランジスタ２２３のドレインに、ゲートが第２のＮチャネルＭＯＳトランジスタ２２４のドレインに、ドレインが第２の出力端子１１２に接続された第６のＰチャネルＭＯＳトランジスタ５２３、ソースが第２のＮチャネルＭＯＳトランジスタ２２４のドレインに、ゲートが第２のＮチャネルＭＯＳトランジスタ２２４のドレインに、ドレインが第２の出力端子１１２に接続された第６のＮチャネルＭＯＳトランジスタ５２４をさらに備えて構成したので、実施の形態１，２の効果に加えて、上記ＭＯＳトランジスタ５２１〜５２４を各々非飽和状態で用いることで、ダイオード特性を持った抵抗素子と見做すことができ、回生電流の熱消費による電源ノイズ低減効果を更に高めることができる。また、ダイオード特性を持った抵抗素子としての特性を持つことで、パルス波形の電位変化前後のオーバーシュートやアンダーシュートを緩和し、リンギングを緩和するとともに、電位状態の変化中におけるスルーレートの調整にも利用できるため、出力部５２０の動作電流の低消費電流化が容易となる。
【０１５６】
（実施の形態６）
上記各実施の形態は、ある音声信号をスイッチング動作により電力増幅しスピーカ等の負荷に供給する例について説明した。当然のことながら複数の音声信号について、上記各実施の形態に係るＤ級アンプのいずれかを適応的に用いることができる。実施の形態６では、例えばステレオ機器のように、複数の音声信号が入力信号として入力される例について説明する。
【０１５７】
図１４は、本発明の実施の形態６に係るＤ級アンプの構成を示す回路図である。本実施の形態の説明に当たり、図３と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０１５８】
図１４において、Ｄ級アンプ６００は、第１のステレオ信号入力端子６０１、第２のステレオ信号入力端子６０２、ミュート信号入力端子１０２、乱数発生器６０３及びＰＷＭ制御信号発生回路６０４からなる出力制御部６１０と、スピーカ等のインダクタ性負荷６５０が接続される第１及び第２の出力端子６１１，６１２、第１の電位を供給する第１の電源端子６１３、第２の電位を供給する第２の電源端子６１４、第１の電源端子６１３と第１の出力端子６１１とを接続する第１のスイッチ６１５、第１の出力端子６１１と第２の電源端子６１４とを接続する第２のスイッチ６１６、第１の電源端子１１３と第２の出力端子６１２とを接続する第３のスイッチ６１７、第２の出力端子６１２と第２の電源端子６１４とを接続する第４のスイッチ６１８からなる第１の出力部６２０と、スピーカ等のインダクタ性負荷６６０が接続される第３及び第４の出力端子６２１，６２２、第１の電位を供給する第１の電源端子６１３、第２の電位を供給する第２の電源端子６１４、第１の電源端子６１３と第３の出力端子６２１とを接続する第５のスイッチ６２５、第３の出力端子６２１と第２の電源端子６１４とを接続する第６のスイッチ６２６、第１の電源端子６１３と第４の出力端子６２２とを接続する第７のスイッチ６２７、第４の出力端子６２２と第２の電源端子６１４とを接続する第８のスイッチ６２８からなる第２の出力部６３０とを備えて構成される。
【０１５９】
例えば、上記第１の出力部６２０はＲチャンネル信号出力部、第２の出力部６３０はＬチャンネル信号出力部であり、第１及び第２の出力部６２０，６３０はステレオ信号出力部を構成する。
【０１６０】
出力制御部６１０は、第１の出力端子６１１、第２の出力端子６１２、第３の出力端子６２１及び第４の出力端子６２２の状態を変化させるための複数の制御信号を供給するもので、入力値に依存しない個別にランダムな乱数を出力値とする乱数発生器６０３と、入力値と乱数発生器６０３の出力値から、最終的なＰＷＭ制御信号を生成するＰＷＭ制御信号発生回路６０４とを備える。乱数発生器６０３は、少数のフリップフロップとＸＯＲ回路からなるモジュロ擬似ランダム発生器により構成される。また、ＰＷＭ制御信号発生回路６０４は、前記図４又は前記図８の回路により構成する。
【０１６１】
第１及び第２の出力部６２０，６３０は、一般的にＨフル・ブリッジ型と呼ばれる回路構成である。Ｈフル・ブリッジ型の出力部の長所として最も良く知られている機能は、第１の出力端子６１１と第２の出力端子６１２の間にインダクタ性負荷６５０を接続し、第３の出力端子６２１と第４の出力端子６２２の間にインダクタ性負荷６６０を接続しても、回生電流と呼ばれる特有の電源ノイズを抑えることができることである。
【０１６２】
Ｄ級アンプ６００の８つのスイッチ６１５〜６１５，６２５〜６２８は、具体的には各実施の形態２乃至４で詳述したＭＯＳトランジスタを用いることができる。また、第１の出力端子６１１と第２の出力端子６１２の間及び、第３の出力端子６２１と第４の出力端子６２２の間に接続されるスピーカ等の負荷は、インダクタ性負荷６５０，６６０に加え、前記図７に示すように容量性負荷を持つ場合であってもよい。
【０１６３】
以下、上述のように構成されたＤ級アンプ６００の動作について説明する。基本動作は、実施の形態１と同様である。
【０１６４】
図１４において、例えばステレオ機器のように、複数の音声信号が入力信号として、第１のステレオ信号入力端子６０１と第２のステレオ信号入力端子６０２を通じてＰＷＭ制御信号発生回路６０４に供給される。また乱数発生器６０３からは、個別にランダムな乱数が、やはりＰＷＭ制御信号発生回路６０４に供給される。
【０１６５】
このとき、乱数発生器６０３からの乱数値の出力は、一度に全入力信号分を出力しても良いし、時分割多重動作を行って１パルス区間で２回の出力を行っても良い。
【０１６６】
ＰＷＭ制御信号発生回路６０４は８つの１ビット信号線を持ち、第１のステレオ信号出力部６２０を構成する第１のスイッチ６１５、第２のスイッチ６１６、第３のスイッチ６１７及び第４のスイッチ６１８と、第２のステレオ信号出力部６３０を構成する第５のスイッチ６２５、第６のスイッチ６２６、第７のスイッチ６２７及び第８のスイッチ６２８とを個別に制御可能である。
【０１６７】
またこれら第１〜第８のスイッチ６１５〜６１８，６２５〜６２８は、第１の電源端子６１３に供給される第１の電位と第２の電源端子６１４に供給される第２の電位との間に接続されている。
【０１６８】
いま、第１の電源端子６１３に第１の電位ＶＤＤを、第２の電源端子６１４に第２の電位ＶＳＳを供給すると、ＰＷＭ制御信号発生回路６０４は、第１の出力部６２０の第１の出力端子６１１と第２の出力端子６１２の各出力状態を、第１の出力端子６１１と第２の出力端子６１２がともにＶＤＤとなる第１の状態、第１の出力端子６１１と第２の出力端子６１２がともにＶＳＳとなる第２の状態、第１の出力端子６１１がＶＤＤ、第２の出力端子６１２がＶＳＳとなる第３の状態、第１の出力端子６１１がＶＳＳ、第２の出力端子６１２がＶＤＤとなる第４の状態を持たせることができる。そしてミュート信号入力端子１０２にミュート信号が入力された場合には、ＰＷＭ制御信号発生回路６０４は、第１の出力部６２０の第１〜第４のスイッチ６１５〜６１８をオフにする制御を行うことで、第１の出力端子６１１と第２の出力端子６１２がともにハイインピーダンスとなる第５の状態を持たせることができる。
【０１６９】
同様に、ＰＷＭ制御信号発生回路６０４は、第２の出力部６３０の第３の出力端子６２１と第４の出力端子６２２の各出力状態を、第３の出力端子６２１と第４の出力端子６２２がともにＶＤＤとなる第１の状態、第３の出力端子６２１と第４の出力端子６２２がともにＶＳＳとなる第２の状態、第３の出力端子６２１がＶＤＤ、第４の出力端子６２２がＶＳＳとなる第３の状態、第３の出力端子６２１がＶＳＳ、第４の出力端子６２２がＶＤＤとなる第４の状態を持たせることができる。そしてミュート信号入力端子１０２にミュート信号が入力された場合には、ＰＷＭ制御信号発生回路６０４は第２の出力部６３０の第５〜第８のスイッチ６２５〜６２８をオフにする制御を行うことで、第３の出力端子６２１と第４の出力端子６２２がともにハイインピーダンスとなる第５の状態を持たせることができる。
【０１７０】
あらかじめ決められる時間間隔、つまりサンプリング周波数は、本実施の形態の場合では実施の形態１同様２００ｋＨｚに、そしてＰＷＭ信号の分解能を示すＰＷＭ用クロック周波数も実施の形態１同様２ＭＨｚに、またＰＷＭ信号のパルス形状についても、実施の形態１同様事前に決められた時間間隔の中点を信号基準点とし、かつパルス信号のＨｉパルス区間の中に必ず含まれるよう設定する。
【０１７１】
本実施の形態は、第１のステレオ信号入力端子６０１と第２のステレオ信号入力端子６０２を通じて、複数の（２つの）音声信号が入力信号として入力され、乱数発生器６０３及びＰＷＭ制御信号発生回路６０４が２チャンネル分の乱数発生及びＰＷＭ制御信号発生を行う。各チャンネルについて実施の形態１と同様の手法で実行する以外は実施の形態１の動作と同じである。また、実施の形態２乃至５と同様の手法が適用できることは勿論である。
【０１７２】
したがって、実施の形態６によれば、ステレオ機器などのステレオ信号入力について、実施の形態１と同様の効果を得ることができる。
【０１７３】
（実施の形態７）
実施の形態６は、各実施の形態に対し入力端子及び出力部を１つ増設した構造になっている。ステレオや多チャンネルでの音声出力をする場合は、このように複数の入力端子と出力部を持つことが多い。しかしＰＷＭ制御信号発生回路６０４を入力端子や出力部と同じ数だけ設定するのは、回路規模や消費電流の増加を引き起こしやすい。そこで、時分割多重化による回路規模の削減、及び消費電流の低下を図る。以下、この時分割多重の適用例を実施の形態７により説明する。
【０１７４】
前記各実施の形態１乃至６のうち、最も簡単に時分割多重化が可能な方法は、アドレス生成回路とＲＯＭ回路とパルス発生回路で構成されている場合である。
【０１７５】
そこで図１４のＰＷＭ制御信号発生回路６０４が、前記図８及び図９に示すアドレス生成回路２１２とＲＯＭ回路２１３とパルス発生回路２１４で構成されている場合を考える。
【０１７６】
図１５は、図８のＲＯＭのアドレス／出力値及びそれにより発生する出力波形を示す図であり、時分割動作した場合の各信号の値と対応する波形の具体例を示す。なお各値や波形は、前記図６の具体例を参考に、第１のステレオ信号入力端子６０１の入力値が１、第２のステレオ信号入力端子６０２が−２のときの例と一致するものとし、乱数発生器６０３からの出力は１２ビットとする（図１５（ａ）参照）。
【０１７７】
以下に、時分割動作時の各部の動作を説明する。
【０１７８】
アドレス生成回路に入力された、合計１８ビットの入力信号は、ステレオ信号入力端子図１５（ｂ）〜（ｄ）に示すように、まず第１のステレオ信号入力端子６０１の出力制御のための９ビットの第１のＲＯＭアドレス値と、第２のステレオ信号入力端子６０２の出力制御のための９ビットの第２のＲＯＭアドレス値に分割される。
【０１７９】
時分割１回目では、上記第１のステレオ信号入力端子６０１の出力制御のための９ビットの第１のＲＯＭアドレス値により、直ちにＲＯＭ回路２１３（図８参照）から２０ビットの第１のＲＯＭ出力が得られる。この時分割１回目の第１のＲＯＭ出力の上位１０ビットを第１の出力端子６１１の出力制御信号として、また下位１０ビットを第２の出力端子６０２の出力制御信号としてパルス発生回路２１４（図８参照）に入力する。
【０１８０】
時分割２回目では、上記第２のステレオ信号入力端子６０１の出力制御のための９ビットの第２のＲＯＭアドレス値により、直ちにＲＯＭ回路２１３から２０ビットの第２のＲＯＭ出力が得られる。この時分割２回目の第２のＲＯＭ出力の上位１０ビットを第３の出力端子６２１の出力制御信号として、また下位１０ビットを第４の出力端子６２２の出力制御信号としてパルス発生回路２１４に入力する。
【０１８１】
以上の動作は、ＰＷＭパルスの１波分の時間で完了できれば良く、特にＲＯＭを用いた場合には非常に高速かつ簡便に時分割多重化が実現できる。
【０１８２】
このように時分割多重動作にて設定されたパルス発生回路の設定値は、ＰＷＭパルスの送出タイミングに同期して、シフトレジスタによって順次送出され、前記図６に示すような各波形と差動出力信号が得られる。
【０１８３】
以上のように、実施の形態７によれば、図１４に示すＤ級アンプ６００の第１の出力部６２０及び第２の出力部６３０にＰＷＭ制御信号を供給するＰＷＭ制御信号発生回路６０４が、図８に示すアドレス生成回路２１２、ＲＯＭ回路２１３及びパルス発生回路２１４から構成され、かつこれらが時分割多重動作されるので、ステレオ信号を含む、マルチチャンネル方式において、各実施の形態１乃至６と同様の効果を得ることができる。また、ＲＯＭ回路２１３等を用いたアドレス指定／出力値出力であるため時分割多重動作が容易で、回路規模の削減、及び消費電流の低下を併せて実現することができる。
【０１８４】
以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。例えば、上記各実施の形態は、各種の音響装置に適用した例であるが、音を増幅するものであればどのような機器にも同様に適用できることは言うまでもない。
【０１８５】
また、上記各実施の形態ではＤ級アンプ及びという名称を用いたが、これは説明の便宜上であり、電力増幅回路、Ｄ級スイッチングアンプ等であってもよいことは勿論である。
【０１８６】
さらに、上記Ｄ級アンプを構成する各回路部、例えばフリップ・フロップ等の種類、数及び接続方法などは前述した実施の形態に限られない。また、出力部に、Ｈフル・ブリッジ型を用いることが電源ノイズ低減のため好ましいが、第１の出力端子と第２の出力端子との間の電位差を差動信号出力として出力するものであればＨフル・ブリッジ型に限定されず、どのような出力部でもよい。また、差動出力はいわゆるシングル出力をも含む概念として説明した。
【産業上の利用可能性】
【０１８７】
本発明に係るＤ級アンプは、シングルチャンネル方式、マルチチャンネル方式の如何を問わず、各種の音響装置におけるＤ級アンプに適用して好適であるのみならず、音響装置以外の電子機器におけるＤ級アンプにも広く適用され得るものである。
【図面の簡単な説明】
【０１８８】
【図１】本発明の基本的な考え方を説明する出力信号波形図
【図２】本発明のランダムな幅のパルス信号の生成方法を説明する図
【図３】本発明の実施の形態１に係るＤ級アンプの構成を示す回路図
【図４】上記実施の形態１に係るＤ級アンプのＰＷＭ制御信号発生回路の詳細な構成を示すブロック図
【図５】上記実施の形態１に係るＤ級アンプの入力信号に線形なＰＷＭ信号の一例を示す図
【図６】上記実施の形態１に係るＤ級アンプにより生成される信号波形図
【図７】本発明の実施の形態２に係るＤ級アンプの構成を示す回路図
【図８】上記実施の形態２に係るＤ級アンプのＰＷＭ制御信号発生回路の詳細な構成を示すブロック図
【図９】図８のＲＯＭのアドレス／出力値及びそれにより発生する出力波形を示す図
【図１０】上記実施の形態２に係るＤ級アンプにより生成される信号波形図
【図１１】本発明の実施の形態３に係るＤ級アンプの構成を示す回路図
【図１２】本発明の実施の形態４に係るＤ級アンプの構成を示す回路図
【図１３】本発明の実施の形態５に係るＤ級アンプの構成を示す回路図
【図１４】本発明の実施の形態６に係るＤ級アンプの構成を示す回路図
【図１５】図８のＲＯＭのアドレス／出力値及びそれにより発生する出力波形を示す図
【符号の説明】
【０１８９】
１００，２００，３００，４００，５００，６００  Ｄ級アンプ
１０１，６０１，６０２  入力端子
１０２，１３３  ミュート信号入力端子
１０３，６０３  乱数発生器
１０４，２１１，６０４  ＰＷＭ制御信号発生回路
１１０，２１０，６１０  出力制御部
１１１，６１１  第１の出力端子
１１２，６１２  第２の出力端子
１１３，６１３  第１の電源端子
１１４，６１４  第２の電源端子
１１５，６１５  第１のスイッチ
１１６，６１６  第２のスイッチ
１１７，６１７  第３のスイッチ
１１８，６１８  第４のスイッチ
１２０，２２０，３２０，４２０，５２０  出力部
１３１  第１の入力端子
１３２  第２の入力端子
１３４  符号判定回路
１３５  絶対値生成回路
１３６  第１の選択回路
１３７  第２の選択回路
１３８  加算回路
１３９  信号発生回路
１４１〜１４４  出力端子
１５０，６５０，６６０  インダクタ性負荷
１５１  容量性負荷
２１２  アドレス生成回路
２１３  ＲＯＭ回路
２１４  パルス発生回路
２２１  第１のＰＭＯＳトランジスタ
２２２  第１のＮＭＯＳトランジスタ
２２３  第２のＰＭＯＳトランジスタ
２２４  第２のＮＭＯＳトランジスタ，
３２１〜３２４  インバータ
３３１，４３１  第３のＰＭＯＳトランジスタ
３３２，４３２  第３のＭＯＳトランジスタ
３３３，４３３  第４のＰＭＯＳトランジスタ
３３４，４３４  第４のＭＯＳトランジスタ
５２１  第５のＰチャネルＭＯＳトランジスタ
５２２  第５のＮチャネルＭＯＳトランジスタ
５２３  第６のＰチャネルＭＯＳトランジスタ
５２４  第６のＮチャネルＭＯＳトランジスタ
６２０  第１の出力部
６２１  第３の出力端子
６２２  第４の出力端子
６２５  第５のスイッチ
６２６  第６のスイッチ
６２７  第７のスイッチ
６２８  第８のスイッチ
６３０  第２の出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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