(57)【要約】【課題】  工程数の増大を抑制しつつ、ＳＯＩ構造とバルク構造とを同一基板上に形成するとともに、素子分離領域の面積を縮小する。【解決手段】  ＳＯＩ形成領域Ｒ１に第１半導体層３および第２半導体層４を順次形成した後、溝７、７´を同時に形成し、溝７、７´内に支持体８を埋め込んでから、第１半導体層１２の一部を露出させる溝９ｂを形成するとともに、バルク領域Ｒ２を素子分離する溝９ａ、９ｃを半導体基板１に形成し、第１半導体層３をエッチング除去することにより、半導体基板１と第２半導体層４との間に空洞部１０を形成し、半導体基板１および第２半導体層４の熱酸化を行うことにより、半導体基板１と第２半導体層４との間の空洞部１０に埋め込み絶縁層１１を形成する。【選択図】      図５
2007123689.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の第１領域にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層を水平面内で素子分離する第１素子分離領域と、
前記半導体層と前記半導体基板との境界に配置され、前記半導体層と前記半導体基板とを水平面内で素子分離する第２素子分離領域と、
前記半導体基板の第２領域を水平面内で素子分離する第３素子分離領域とを備えることを特徴とする半導体装置。
【請求項２】
半導体基板の表面の一部に絶縁層を介して配置された半導体層を形成する工程と、
前記半導体層を水平面内で素子分離する第１素子分離領域の一部および前記半導体層と前記半導体基板とを水平面内で素子分離する第２素子分離領域とを一括形成する工程と
前記半導体層を水平面内で素子分離する第１素子分離領域の一部および前記半導体基板を水平面内で素子分離する第３素子分離領域とを一括形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記半導体基板の第１領域上に前記第１および第２半導体層を残したまま、前記半導体基板の第２領域上の前記第１および第２半導体層を除去する工程と、
前記第１および第２半導体層を貫通して前記半導体基板を露出させるとともに、前記半導体基板と前記第２半導体層との境界に少なくとも一部が配置された第１溝を形成する工程と、
前記第２半導体層を前記半導体基板上で支持する支持体を前記第１溝内に形成する工程と、
前記支持体が形成された後に前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成するとともに、前記半導体基板の第２領域を素子分離する第３溝を前記半導体基板に同時に形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記第２溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層に形成された第２溝内および前記半導体基板に形成された第３溝内に埋め込み絶縁体を一括して埋め込む工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板の第１領域上に第１半導体層を選択的に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に選択的に形成する工程と、
前記第１および第２半導体層を貫通して前記半導体基板を露出させるとともに、前記半導体基板と前記第２半導体層との境界に少なくとも一部が配置された第１溝を形成する工程と、
前記第２半導体層を前記半導体基板上で支持する支持体を前記第１溝内に形成する工程と、
前記支持体が形成された後に前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成するとともに、前記半導体基板の第２領域を素子分離する第３溝を前記半導体基板に同時に形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記第２溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層に形成された第２溝内および前記半導体基板に形成された第３溝内に埋め込み絶縁体を一括して埋め込む工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体基板の第２領域上に酸化膜を形成してから、前記半導体基板の第１領域上に前記第１および第２半導体層を選択的に形成することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであることを特徴とする請求項３から５のいずれか１項記載の半導体装置の製造方法。
【請求項７】
前記第１溝を形成する前に、前記第２半導体層の表面に絶縁膜を形成する工程をさらに備えることを特徴とする請求項３から６のいずれか１項記載の半導体装置の製造方法。
【請求項８】
前記絶縁膜は少なくともシリコン窒化膜を含むことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記第１半導体層が除去された空洞部を前記第２半導体層下に形成した後、前記半導体基板および前記第２半導体層の上端部を丸める熱酸化を行う工程をさらに備えることを特徴とする請求項３から８のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造とバルク構造とを同一基板上に混載する方法に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳ  ｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅ  ｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＧｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ    Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−  ２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせる必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
また、イオン注入や貼り合わせでは、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性ばらつきが大きくなる等の問題があった。
【０００５】
一方、非特許文献１に開示された方法では、ＳｉＧｅ層を除去した時にＳｉ層をＳｉ基板上で支持するための支持体を形成したり、Ｓｉ層下のＳｉＧｅ層にエッチング液を接触させるための溝を形成したりする工程が必要になる上、ＳＯＩ構造とバルク構造とを同一基板上に形成するためには、半導体基板にＬＯＣＯＳもしくはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造をＳＯＩ構造とバルク構造とで別個に形成する必要があり、工程数の増大を招くとともに、素子分離領域のレイアウト面積が増大し、チップサイズの増大を招くという問題があった。
【０００６】
そこで、本発明の目的は、工程数の増大を抑制しつつ、ＳＯＩ構造とバルク構造とを同一基板上に形成するとともに、素子分離領域の面積を縮小することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上の第１領域にエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層を水平面内で素子分離する第１素子分離領域と、前記半導体層と前記半導体基板との境界に配置され、前記半導体層と前記半導体基板とを水平面内で素子分離する第２素子分離領域と、前記半導体基板の第２領域を水平面内で素子分離する第３素子分離領域とを備えることを特徴とする。
【０００８】
これにより、ＳＯＩ構造とバルク構造とを同一半導体基板上に配置することを可能としつつ、ＳＯＩ構造の素子分離領域の一部とバルク構造の素子分離領域とを同一の工程で形成可能になるとともに、ＳＯＩ構造とバルク構造との境界における素子分離領域を統合することができる。このため、工程数の増大を抑制しつつ、ＳＯＩ構造とバルク構造とを同一半導体基板上に混載することが可能となるとともに、素子分離領域のレイアウト面積を縮小することができ、チップサイズの小型化を図ることができる。
【０００９】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の表面の一部に絶縁層を介して配置された半導体層を形成する工程と、前記半導体層を水平面内で素子分離する第１素子分離領域の一部および前記半導体層と前記半導体基板とを水平面内で素子分離する第２素子分離領域とを一括形成する工程と、前記半導体層を水平面内で素子分離する第１素子分離領域の一部および前記半導体基板を水平面内で素子分離する第３素子分離領域とを一括形成する工程とを備えることを特徴とする。
【００１０】
これにより、ＳＯＩ構造とバルク構造とを同一半導体基板上に配置することを可能としつつ、ＳＯＩ構造の素子分離領域とバルク構造の素子分離領域とをそれぞれ別工程で形成する必要がなくなるとともに、ＳＯＩ構造とバルク構造との境界における素子分離領域を統合することができる。このため、工程数の増大を抑制しつつ、ＳＯＩ構造とバルク構造とを同一半導体基板上に混載することが可能となるとともに、素子分離領域のレイアウト面積を縮小することができ、チップサイズの小型化を図ることができる。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記半導体基板の第１領域上に前記第１および第２半導体層を残したまま、前記半導体基板の第２領域上の前記第１および第２半導体層を除去する工程と、前記第１および第２半導体層を貫通して前記半導体基板を露出させるとともに、前記半導体基板と前記第２半導体層との境界に少なくとも一部が配置された第１溝を形成する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を前記第１溝内に形成する工程と、前記支持体が形成された後に前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成するとともに、前記半導体基板の第２領域を素子分離する第３溝を前記半導体基板に同時に形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記第２溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層に形成された第２溝内および前記半導体基板に形成された第３溝内に埋め込み絶縁体を一括して埋め込む工程とを備えることを特徴とする。
【００１２】
これにより、ＳＯＩ基板を用いることなく、ＳＯＩ素子とバルク素子とを同一半導体基板上に混載した上で、第２半導体層を水平面内で素子分離する第１素子分離領域の一部および第２半導体層と半導体基板とを水平面内で素子分離する第２素子分離領域を一括形成することができる。また、第２半導体層を水平面内で素子分離する第１素子分離領域の一部および半導体基板を水平面内で素子分離する第３素子分離領域を一括形成することができる。また、第１半導体層上に第２半導体層が積層された場合においても、第２溝を介してエッチング液またはエッチングガスを第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第１溝に埋め込まれた支持体を形成することにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層を半導体基板上に支持することが可能となる。
【００１３】
このため、ＳＯＩ素子とバルク素子とを同一半導体基板上に混載した場合においても、工程数の増大を抑制しつつ、ＳＯＩ素子およびバルク素子の素子分離をそれぞれ行うことが可能となり、コスト増を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となるとともに、素子分離領域のレイアウト面積を縮小することができ、チップサイズの小型化を図ることができる。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の第１領域上に第１半導体層を選択的に形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に選択的に形成する工程と、前記第１および第２半導体層を貫通して前記半導体基板を露出させるとともに、前記半導体基板と前記第２半導体層との境界に少なくとも一部が配置された第１溝を形成する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を前記第１溝内に形成する工程と、前記支持体が形成された後に前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成するとともに、前記半導体基板の第２領域を素子分離する第３溝を前記半導体基板に同時に形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記第２溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層に形成された第２溝内および前記半導体基板に形成された第３溝内に埋め込み絶縁体を一括して埋め込む工程とを備えることを特徴とする。
【００１５】
これにより、ＳＯＩ素子とバルク素子とを同一半導体基板上に混載した場合においても、工程数の増大を抑制しつつ、ＳＯＩ素子およびバルク素子の素子分離をそれぞれ行うことが可能となり、コスト増を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となるとともに、素子分離領域のレイアウト面積を縮小することができ、チップサイズの小型化を図ることができる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板の第２領域上に酸化膜を形成してから、前記半導体基板の第１領域上に前記第１および第２半導体層を選択的に形成することを特徴とする。
これにより、エピタキシャル成長を行うことで、半導体基板の一部の領域に第１および第２半導体層を選択的に形成することが可能となり、ＳＯＩ構造とバルク構造とを同一半導体基板上に混載することができる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであることを特徴とする。
これにより、半導体基板、第２半導体層および第１半導体層間の格子整合をとることを可能としつつ、半導体基板および第２半導体層よりも第１半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１溝を形成する前に、前記第２半導体層の表面に絶縁膜を形成する工程をさらに備えることを特徴とする。
これにより、第２半導体層の表面を保護しながら、その後の工程を進めることができ、第２半導体層に及ぶダメージ等を防止することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記絶縁膜は少なくともシリコン窒化膜を含むことを特徴とする。
【００１９】
これにより、半導体基板および第２半導体層の熱酸化にて埋め込み絶縁層を空洞部に形成した場合においても、第２半導体層の表面が熱酸化されることを防止することが可能となる。このため、第２半導体層の膜減りを低減しつつ、第２半導体層を埋め込み絶縁層上に配置することができる。また、酸化防止膜としての機能のほかに、ＣＭＰ（化学的機械的研磨）による平坦化プロセスのストッパー層として機能させることもでき、膜厚制御を安定して行うことができる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成した後、前記半導体基板および前記第２半導体層の上端部を丸める熱酸化を行う工程をさらに備えることを特徴とする。
これにより、半導体基板および第２半導体層に形成された溝の上端部を丸めることが可能となり、半導体基板および第２半導体層上にゲート電極を配置した場合においても、ゲート電極下の半導体基板および第２半導体層の端部にかかる電界集中を緩和することが可能となることから、半導体基板および第２半導体層の側面と表面の間のコーナー部の絶縁膜の耐圧や信頼性を改善するとともに、閾値の低い寄生トランジスタが形成されることを防止することが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図１１（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図１１（ｂ）は、図１（ａ）〜図１１（ａ）のＡ１−Ａ１´〜Ａ１１−Ａ１１´線でそれぞれ切断した断面図、図１（ｃ）〜図１１（ｃ）は、図１（ａ）〜図１１（ａ）のＢ１−Ｂ１´〜Ｂ１１−Ｂ１１´線でそれぞれ切断した断面図、図１（ｄ）〜図１１（ｄ）は、図１（ａ）〜図１１（ａ）のＣ１−Ｃ１´〜Ｃ１１−Ｃ１１´線でそれぞれ切断した断面図である。
【００２２】
図１において、半導体基板１には、ＳＯＩ形成領域Ｒ１およびバルク領域Ｒ２が設けられている。そして、半導体基板１の熱酸化を行うことにより、半導体基板１の表面に酸化膜２を形成する。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜２をパターニングすることにより、ＳＯＩ形成領域Ｒ１の酸化膜２を除去し、ＳＯＩ形成領域Ｒ１の半導体基板１の表面を露出させる。
【００２３】
次に、図２に示すように、酸化膜２をマスクとして選択エピタキシャル成長を行うことにより、第１半導体層３を半導体基板１上のＳＯＩ形成領域Ｒ１に選択的に形成する。ここで、単結晶半導体層を半導体基板１上に成膜させる時に、アモルファス半導体層が酸化膜２上に成膜するが、アモルファス半導体層を塩素ガスなどに晒すことにより、半導体基板１上に成膜された単結晶半導体層を残したまま、アモルファス半導体層を分解除去することができる。このため、選択エピタキシャル成長を行うことにより、酸化膜２上に半導体層が成膜されないようにして、半導体基板１上に第１半導体層３を選択的に形成することができる。
【００２４】
続けて、選択エピタキシャル成長を行うことにより、ＳＯＩ形成領域Ｒ１の第１半導体層３上に第２半導体層４を形成する。なお、第１半導体層３は、半導体基板１および第２半導体層４よりもエッチングレートが大きな材質を用いることができ、第１半導体層３および第２半導体層４の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層３としてＳｉＧｅ、第２半導体層４としてＳｉを用いることが好ましい。
【００２５】
これにより、第１半導体層３と第２半導体層４との間の格子整合をとることを可能としつつ、第１半導体層３と第２半導体層４との間のエッチング時の選択比を確保することができる。なお、第１半導体層３としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層３の代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層３および第２半導体層４の膜厚は、例えば、１〜１００ｎｍ程度とすることができる。
【００２６】
次に、図３に示すように、バルク領域Ｒ２の半導体基板１上の酸化膜２を除去する。そして、半導体基板１および第２半導体層４の熱酸化により第２半導体層４の表面に下地酸化膜５を形成する。そして、ＣＶＤなどの方法により、下地酸化膜５上の全面に酸化防止膜６を形成する。なお、酸化防止膜６としては、例えば、シリコン窒化膜を用いることができる。酸化防止膜は、酸化防止の機能のほかに、ＣＭＰによる平坦化プロセスのストッパー層として機能させることもできる。
【００２７】
次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜６、下地酸化膜５、第２半導体層４および第１半導体層３をパターニングすることにより、ＳＯＩ形成領域Ｒ１に配置され半導体基板１の一部を露出させる溝７を形成するとともに、ＳＯＩ形成領域Ｒ１とバルク領域Ｒ２との境界に配置され半導体基板１の一部を露出させる溝７´を形成する。なお、半導体基板１の一部を露出させる場合、半導体基板１の表面でエッチングを止めるようにしてもよいし、半導体基板１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、溝７の配置位置は、第２半導体層４の素子分離領域の一部に対応させることができる。
【００２８】
次に、図５に示すように、熱酸化等の方法によって、第１半導体層３および第２半導体層４の側壁に酸化膜７ａを形成する。ここで、熱酸化前にキャップ層を形成後、熱酸化する事も可能である。キャップ層としては、例えば、シリコン酸化膜あるいはシリコン膜などを用いることができる。そして、第１半導体層３および第２半導体層４の側壁にキャップ層が形成された状態で、第１半導体層３および第２半導体層４の一部を熱酸化する。キャップ層を形成した後で、第１半導体層３および第２半導体層４の熱酸化を施すことで、第１半導体層３に含まれる成分が外方拡散することを抑制しつつ、少なくとも第２半導体層４の側壁に界面準位の少ない半導体／酸化膜界面を形成することができる。同時に、第１半導体層３に含まれる成分にて周囲が汚染されることを抑制することができる。
【００２９】
そして、ＣＶＤなどの方法により基板全面が覆われるようにして溝７、７´内に埋め込まれた支持体８を成膜する。なお、支持体８は、溝７、７´内における第１半導体層３および第２半導体層４の側壁にも成膜され、第２半導体層４を半導体基板１上で支持することができる。また、基板全体を覆うように形成された支持体８は、第２半導体層４の撓み等を抑制して、平坦性を保ったまま第２半導体層４を支持する必要がある。そのため、その機械的な強度を確保する意味で、４００ｎｍ以上の膜厚にすることが好ましい。また、支持体８の材質としては、例えば、シリコン酸化膜またはシリコン窒化膜などの絶縁体を用いることができる。あるいは、支持体８の材質として、単結晶シリコンや多結晶シリコンなどを用いるようにしてもよい。
【００３０】
次に、図６に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体８、酸化防止膜６、下地酸化膜５、第２半導体層４、第１半導体層３および半導体基板１をパターニングすることにより、第１半導体層１２の一部を露出させる溝９ｂを形成するとともに、バルク領域Ｒ２を素子分離する溝９ａ、９ｃを半導体基板１に形成する。ここで、溝９ａ、９ｂ、９ｃの配置位置は、第２半導体層４の素子分離領域の一部に対応させることができる。
【００３１】
なお、第１半導体層３の一部を露出させる場合、第１半導体層３の表面でエッチングを止めるようにしてもよいし、第１半導体層３をオーバーエッチングして第１半導体層３に凹部を形成するようにしてもよい。あるいは、溝９ｂ内の第１半導体層３を貫通させて半導体基板１の表面を露出させるようにしてもよい。ここで、第１半導体層３のエッチングを途中で止めることにより、溝９ｂ内の半導体基板１の表面が露出されることを防止することができる。このため、第１半導体層３をエッチング除去する際に、溝９ｂ内の半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝９ｂ内の半導体基板１のオーバーエッチングを抑制することができる。
【００３２】
次に、図７に示すように、溝９ｂを介してエッチングガスまたはエッチング液を第１半導体層３に接触させることにより、第１半導体層３をエッチング除去し、半導体基板１と第２半導体層４との間に空洞部１０を形成する。
ここで、溝７内に支持体８を設けることにより、第１半導体層３が除去された場合においても、第２半導体層４を半導体基板１上で支持することが可能となるとともに、溝７とは別に溝９ｂを設けることにより、第２半導体層４下の第１半導体層３にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層４の品質を損なうことなく、第２半導体層４と半導体基板１との間の絶縁を図ることが可能となる。
【００３３】
なお、半導体基板１および第２半導体層４がＳｉ、第１半導体層３がＳｉＧｅの場合、第１半導体層３のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層４のオーバーエッチングを抑制しつつ、第１半導体層３を除去することが可能となる。また、第１半導体層３のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００３４】
また、第１半導体層３をエッチング除去する前に、陽極酸化などの方法により第１半導体層３を多孔質化するようにしてもよいし、第１半導体層３にイオン注入を行うことにより、第１半導体層３をアモルファス化するようにしてもよいし、半導体基板１としてＰ型半導体基板を用いるようにしてもよい。これにより、第１半導体層３のエッチングレートを増大させることが可能となり、第１半導体層３のエッチング面積を拡大することができる。
【００３５】
また、半導体基板１および第２半導体層４を熱酸化することにより、半導体基板１および第２半導体層４の端部を丸めるようにしてもよい。ここで、半導体基板１および第２半導体層４の端部を熱酸化する場合、１１００℃前後の高温でドライ酸化を行うことが好ましい。これにより、半導体基板１および第２半導体層４上に図１１のゲート電極２５、１５をそれぞれ配置した場合においても、ゲート電極２５、１５下の半導体基板１および第２半導体層４の端部にかかる電界集中を緩和することができ、半導体基板１および第２半導体層の側面と表面の間のコーナー部の絶縁膜の耐圧や信頼性を改善すると共に、閾値の低い寄生トランジスタが形成されることを防止することが可能となる。
【００３６】
ここで、図９の埋め込み絶縁体１３にて溝９ｂ内を埋め込む前に半導体基板１および第２半導体層４を熱酸化することにより、溝９ｂを介して酸化性ガスを第２半導体層４の端部に効率よく接触させることができ、第２半導体層４の端部を効率よく丸めることができる。更に、前記熱酸化により、第三溝即ちＳＴＩのトレンチコーナー部を同時に丸めることができ、バルク素子の絶縁膜の耐圧や信頼性を改善するとともに、閾値の低い寄生トランジスタが形成されることを防止することが可能となる。
【００３７】
次に、図８に示すように、半導体基板１および第２半導体層４の熱酸化を行うことにより、半導体基板１と第２半導体層４との間の空洞部１０に埋め込み絶縁層１１を形成する。その際、第２半導体層４の側壁および半導体基板１に形成された溝９ａ、９ｃ内の表面も酸化され、第２半導体層４の側壁に酸化膜１２ｂが形成されるとともに、半導体基板１に形成された溝９ａ、９ｃ内の表面に酸化膜１２ａ、１２ｃがそれぞれ形成される。
【００３８】
なお、半導体基板１および第２半導体層４の熱酸化にて埋め込み絶縁層１１を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。また、埋め込み絶縁層１１は空洞部１０を全て埋めるように形成しても良いし、空洞部１０が一部残るように形成しても良い。
また、図８の方法では、半導体基板１および第２半導体層４の熱酸化を行うことにより、半導体基板１と第２半導体層４との間の空洞部１０に埋め込み絶縁層１１を形成する方法について説明したが、ＣＶＤ法にて半導体基板１と第２半導体層４との間の空洞部１０に絶縁膜を成膜させることにより、半導体基板１と第２半導体層４との間の空洞部１０を埋め込み絶縁層１１で埋め込むようにしてもよい。
【００３９】
これにより、第２半導体層４の膜減りを防止しつつ、半導体基板１と第２半導体層４との間の空洞部１０を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層４の裏面側に配置される埋め込み絶縁層１１の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層４の裏面側の寄生容量を低減させることができる。
【００４０】
なお、埋め込み絶縁層１１の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケートグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層１１として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００４１】
また、第２半導体層４上に酸化防止膜６を設けることで、第２半導体層４の表面が熱酸化されることを防止しつつ、第２半導体層４の裏面側に埋め込み絶縁層１１を形成することが可能となり、第２半導体層４の膜減りを抑制することが可能となる。
また、溝７、９ｂの配置位置を第２半導体層４の素子分離領域に対応させることにより、第２半導体層４の横方向および縦方向の素子分離を行うことが可能となるとともに、溝７、７´内に支持体８を埋め込むことにより、第２半導体層４を半導体基板１上で支持する支持体８をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００４２】
次に、図９に示すように、ＣＶＤなどの方法により支持体８上の全面が覆われるようにして溝９ａ〜９ｃ内に埋め込まれた埋め込み絶縁体１３を成膜する。なお、埋め込み絶縁体１３としては、例えば、シリコン酸化膜などの絶縁体を用いることができる。
次に、図１０に示すように、ＣＭＰなどの方法にて埋め込み絶縁体１３、支持体８を薄膜化するとともに、酸化防止膜をストッパー層として、ＣＭＰによる平坦化を止める。続いて、下地酸化膜５および酸化防止膜６を除去することにより、半導体基板１および第２半導体層４の表面を露出させる。
【００４３】
次に、図１１に示すように、ＳＯＩ形成領域Ｒ１において、第２半導体層４の表面の熱酸化を行うことにより、第２半導体層４の表面にゲート絶縁膜１４を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜１４が形成された第２半導体層４上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層４上にゲート電極１５を形成する。
【００４４】
次に、ゲート電極１５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層４内にイオン注入することにより、ゲート電極１５の側方にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層４に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層４上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極１５の側壁にサイドウォール１６を形成する。そして、ゲート電極１５およびサイドウォール１６をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層４内にイオン注入することにより、サイドウォール１６の側方にそれぞれ配置された高濃度不純物導入層からなるソース層１７ａおよびドレイン層１７ｂを第２半導体層４に形成する。
【００４５】
また、バルク領域Ｒ２において、半導体基板１の表面の熱酸化を行うことにより、半導体基板１の表面にゲート絶縁膜２４を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２４が形成された半導体基板１上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、半導体基板１上にゲート電極２５を形成する。
【００４６】
次に、ゲート電極２５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１内にイオン注入することにより、ゲート電極２５の側方にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を半導体基板１に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された半導体基板１上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２５の側壁にサイドウォール２６を形成する。そして、ゲート電極２５およびサイドウォール２６をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１内にイオン注入することにより、サイドウォール２６の側方にそれぞれ配置された高濃度不純物導入層からなるソース層２７ａおよびドレイン層２７ｂを半導体基板１に形成する。尚、バルク素子とＳＯＩ素子を完全に別々に形成する必要は無く、ゲート絶縁膜、ゲート電極、サイドウォール形成等の工程は共通化可能である。
【００４７】
これにより、ＳＯＩ基板を用いることなく、ＳＯＩ素子とバルク素子とを同一半導体基板１上に混載した上で、第２半導体層４を水平面内で素子分離する溝７および第２半導体層４と半導体基板１を水平面内で素子分離する溝７´とを一括形成するとともに、第２半導体層４を水平面内で素子分離する溝９ｂおよび半導体基板を水平面内で素子分離する溝９ａ、９ｃを一括形成することができる。このため、ＳＯＩ構造とバルク構造とを同一半導体基板１上に混載した場合においても、工程数の増大を抑制しつつ、ＳＯＩ構造およびバルク構造の素子分離をそれぞれ行うことが可能となり、コスト増を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となるとともに、素子分離領域のレイアウト面積を縮小することができ、チップサイズの小型化を図ることができる。
【００４８】
なお、上述した実施形態では、ＳＯＩ形成領域Ｒ１の半導体基板１上に第１半導体層３および第２半導体層４を選択的に形成するために、選択エピタキシャル成長を用いる方法について説明したが、半導体基板１上の全面に第１半導体層３および第２半導体層４を成膜し、フォトリソグラフィー技術およびエッチング技術を用いてバルク領域Ｒ２の第１半導体層３および第２半導体層４を選択的に除去することにより、ＳＯＩ形成領域Ｒ１の半導体基板１上に第１半導体層３および第２半導体層４を選択的に形成するようにしてもよい。
【００４９】
また、上述した実施形態では、第２半導体層４を水平面内で素子分離する溝７を、第２半導体層４と半導体基板１とを水平面内で素子分離する溝７´とともに一括形成する方法について説明したが、第２半導体層４と半導体基板１とを水平面内で素子分離する溝を溝９ｂにて構成し、第２半導体層４を水平面内で素子分離する溝９ｂを半導体基板を水平面内で素子分離する溝９ａ、９ｃとともに一括形成するようにしてもよい。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００５１】
Ｒ１  ＳＯＩ形成領域、Ｒ２  バルク領域、１  半導体基板、２  酸化膜、３  第１半導体層、４  第２半導体層、５  下地酸化膜、６  酸化防止膜、７、７´、９ａ〜９ｃ  溝、７ａ  酸化膜、８  支持体、１０  空洞部、１１  埋め込み絶縁層、１２ａ〜１２ｃ  酸化膜、１３  埋め込み絶縁体、１４、２４  ゲート絶縁膜、１５、２５  ゲート電極、１６、２６  サイドウォール、１７ａ、２７ａ  ソース層、１７ｂ、２７ｂ  ドレイン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2007123689.tif 000011
【図１０】
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【図１１】
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