(57)【要約】      （修正有）【課題】実装性の向上を図った半導体装置及びその製造方法を提供する。【解決手段】基材が樹脂によって形成されたパッケージ基板３と、パッケージ基板３の主面３ａ上に搭載された半導体チップ１と、パッケージ基板３上に複数段に亘って積層され、かつそれぞれ下段の基板と複数のはんだボール１５を介して電気的に接続されたテープ基板９と、各段のテープ基板９上に搭載された２段目チップ２１、３段目チップ２５及び４段目チップ２６と、パッケージ基板３の裏面３ｂに設けられた複数のはんだボール８とを有し、最下段に配置されたパッケージ基板３の主面３ａ上に、半導体チップ１を樹脂封止し、かつ樹脂モールディングによって形成された封止体６が形成され、封止体６は、最下段のパッケージ基板３とこの上に積層されたテープ基板９との間に配置されている。【選択図】図１
2007123454.tif 000002
【特許請求の範囲】
【請求項１】
主面とこれに対向する裏面とを備え、かつ基材が樹脂によって形成された配線基板と、
前記配線基板の前記主面上に搭載された半導体チップと、
前記半導体チップを封止する第１の封止体と、
前記配線基板の前記裏面に設けられた複数の第１のボール電極と、
主面とこれに対向する裏面とを備えたテープ基板と、
前記テープ基板の前記主面上に搭載された他の半導体チップと、
前記テープ基板の前記主面と前記他の半導体チップの主面の間に充填され、かつ前記第１の封止体より粘度の低い第２の封止体と、
前記テープ基板の前記裏面に設けられた複数の第２のボール電極とを有し、
前記テープ基板は前記複数の第２のボール電極を介して前記配線基板の主面上に１段または複数段に亘って積層されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記テープ基板の前記主面のチップ領域の外側の領域に対応した前記裏面上に絶縁膜が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記テープ基板の前記主面のチップ領域の外側の領域にダミー導体パターンが形成されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記テープ基板の前記主面のチップ領域の外側の領域に絶縁膜が形成されており、前記主面の前記絶縁膜にスリットが形成されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記複数の第２のボール電極は前記配線基板の前記主面と電気的に接続される第３のボール電極と、前記テープ基板の前記主面と電気的に接続される第４のボール電極を有し、前記第３のボール電極の径は前記第４のボール電極の径より大きいことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記複数の第２のボール電極は前記配線基板の前記主面と電気的に接続される第３のボール電極と、前記テープ基板の前記主面と電気的に接続される第４のボール電極を有し、前記第３のボール電極は前記第1の封止体よりも高く形成され、前記第４のボール電極は前記第1の封止体よりも低く形成されていることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、前記配線基板は、その基材がガラスエポキシ系樹脂であることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、前記半導体チップはロジック回路を有しており、前記他の半導体チップはメモリ回路を有していることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、前記半導体チップおよび前記他の半導体チップは、前記配線基板にフリップチップ接続されていることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、前記配線基板の前記主面と前記半導体チップの前記主面の間には前記第２封止体が充填されていることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、前記配線基板は前記テープ基板より配線数が多いことを特徴とする半導体装置。
【請求項１２】
主面とこれに対向する裏面とを備え、かつ基材が樹脂によって形成された配線基板と、
前記配線基板の前記主面上に搭載された複数の半導体チップと、
前記複数の半導体チップを一括封止する第１の封止体と、
前記配線基板の前記裏面に設けられた複数の第１のボール電極と、
主面とこれに対向する裏面とを備えたテープ基板と、
前記テープ基板の前記主面上に搭載された他の半導体チップと、
前記テープ基板の前記主面と前記他の半導体チップの主面の間に充填され、かつ前記第１の封止体より粘度の低い第２の封止体と、
前記テープ基板の前記裏面に設けられた複数の第２のボール電極とを有し、
前記テープ基板は前記複数の第２のボール電極を介して前記配線基板の主面上に１段または複数段に亘って積層されていることを特徴とする半導体装置。
【請求項１３】
主面とこれに対向する裏面とを備え、かつ基材が樹脂によって形成された配線基板と、
前記配線基板の前記主面上に搭載された半導体チップと、
前記配線基板の前記裏面に設けられた複数の第１のボール電極と、
主面とこれに対向する裏面とを備えたテープ基板と、
前記テープ基板の前記主面上に搭載された他の半導体チップと、
前記テープ基板の前記裏面に設けられた複数の第２のボール電極とを有し、
前記テープ基板は前記複数の第２のボール電極を介して前記配線基板の主面上に複数段に亘って積層され、
前記他の半導体チップの裏面にはフィルム部材が貼り付けられていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、前記配線基板の前記主面上には前記半導体チップを封止する第１の封止体を有し、前記第１の封止体の表面に前記フィルム部材が貼り付けられていることを特徴とする半導体装置。
【請求項１５】
請求項１３記載の半導体装置において、前記配線基板のチップ領域に複数の放熱用ビアが設けられ、前記配線基板の裏面に、前記放熱用ビアに接続する複数のダミーボール電極が設けられていることを特徴とする半導体装置。
【請求項１６】
（ａ）多数個取り基板の主面にフリップチップ接続で複数の半導体チップを搭載する工程と、
（ｂ）樹脂モールディングによって前記半導体チップを樹脂封止して前記多数個取り基板の主面上に複数の第１の封止体を形成する工程と、
（ｃ）前記多数個取り基板の裏面に複数の第１のボール電極を設け、その後、個片化と選別を行って良品の第１の半導体パッケージを取得する工程と、
（ｄ）多連のテープ基板の主面に熱圧着で複数の他の半導体チップを搭載する工程と、
（ｅ）それぞれの前記他の半導体チップと前記テープ基板との間に前記第１の封止体よりも粘度の低い第２の封止体を形成する工程と、
（ｆ）前記多連のテープ基板の裏面に複数の第２のボール電極を設け、その後、選別と個片化を行って良品の第２の半導体パッケージを取得する工程と、
（ｇ）前記第２の半導体パッケージの前記複数の第２のボール電極に半田ペーストを転写した後、前記第１の半導体パッケージの上に１段または複数段に亘って、それぞれ前記半田ペーストが転写された前記複数の第2のボール電極を介して前記第２の半導体パッケージを積層する工程と、
（ｈ）一括リフローによって各段の前記第２の半導体パッケージの前記複数の第2のボール電極の半田ペーストを溶融して前記複数の第2のボール電極とその下段の前記多連のテープ基板の前記主面上に形成された複数の電極または前記多数個取り基板の前記主面上に形成された複数の電極とを電気的に接続する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、前記（ｂ）工程で前記樹脂モールディングを行う際に、樹脂成形金型における前記半導体チップの裏面に対向して配置されたゲートから封止用樹脂を注入して前記封止体を形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法において、前記（ｂ）工程で前記複数の第１の封止体のそれぞれは前記多数個取り基板の前記主面上に形成された複数の電極の内側の領域に形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体パッケージを多段に積層した構造の半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
多層基板と、多層基板と電気的に接続する１段目チップと、多層基板上に３段に亘って積層され、かつそれぞれ下段の配線基板とはんだボールを介して接続された他のパッケージ基板と、３段に亘って積層された他のパッケージ基板それぞれに電気的に接続して搭載された２段目チップ、３段目チップおよび４段目チップと、最下層の多層基板に設けられた複数のはんだボールとからなる技術がある（例えば、特許文献１参照）。
【特許文献１】特開２００５−３９０２０号公報（図６）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
１つの半導体パッケージ（半導体装置）内に複数の半導体チップが搭載された構造のパッケージの組み立てにおいては、テストによって選別された個々の半導体チップを積層して組み立てを行っている。
【０００４】
この場合、その中の１つの半導体チップが、例えば、パッケージ組み立て後のバーンイン検査等で不良と判定されると半導体パッケージ自体が不良になってしまう。そのため、半導体チップの搭載数が多くなれば、良品チップであるＫＧＤ（Known Good Die）が必須となる。
【０００５】
また、ロジックチップとメモリチップを組み合わせたＳＩＰ（System In Package)と呼ばれる半導体パッケージでは、ワイヤボンディング接続やインタポーザ（基板）の配線の引き回しに限界がある。さらに、同サイズのチップやサイズの大きいチップが上段に積層される場合、チップ間にスペーサが必要になる等チップの積層方法に制約があり、積層が困難な場合が多い。
【０００６】
そこで、前記特許文献１（特開２００５−３９０２０号公報）のように選別済の半導体パッケージを積層して組み立てる技術がある。
【０００７】
本願発明者は特許文献１に記載されたパッケージ構造を検討した結果、以下の問題点を見出した。
【０００８】
すなわち、特許文献１に記載されたパッケージ構造では、１段目（最下段）の配線基板にガラスエポキシ基板を用いているため、搭載される半導体チップとの熱膨張係数の差により反りが発生することが問題となることを見出した。１段目のガラスエポキシ基板で反りが発生していると、２段目以降の実装に影響を及ぼし、２段目以降の実装が困難となる。
【０００９】
さらに、積層された各チップ間（パッケージ間）にエアギャップがあるため、各チップから発生される熱は、チップ周辺部に配置されたはんだボールを介して伝わる以外に放熱経路がなく、放熱性が悪いことが問題であることを見出した。特に、２〜４段目の半導体チップは、その上下面が基板で挟まれており、更には半導体チップの周囲がはんだボールで囲まれているため、半導体チップから発生する熱がこもり易く、放熱性を向上することが必要である。
【００１０】
本発明の目的は、半導体装置の実装性の向上を図ることができる技術を提供することにある。
【００１１】
本発明の他の目的は、半導体装置における放熱性の向上を図ることができる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１４】
すなわち、本発明は、配線基板と、配線基板上に搭載された半導体チップと、半導体チップを封止する第1の封止体と、配線基板の裏面に設けられた複数の第1のボール電極と、テープ基板と、テープ基板上に搭載された他の半導体チップと、テープ基板の主面と他の半導体チップの主面の間に充填され、かつ第1の封止体より粘度の低い第2の封止体と、テープ基板の裏面に設けられた複数の第2のボール電極とを有し、テープ基板は複数の第2のボール電極を介して配線基板上に1段または複数段に亘って積層されているものである。
【００１５】
また、本発明は、第１の半導体パッケージを組み立てる工程と、第２の半導体パッケージを組み立てる工程と、良品の第１の半導体パッケージ上に１段または複数段に亘って、それぞれ半田ペーストが転写された複数の第2のボール電極を介して良品の第２の半導体パッケージを積層する工程と、一括リフローによって各段の第２の半導体パッケージの半田ペーストを溶融して複数の第2のボール電極とその下段の前記多連のテープ基板の前記主面上に形成された複数の電極または前記多数個取り基板の前記主面上に形成された複数の電極とを接続する工程とを有するものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１７】
最下段の配線基板上に樹脂モールディングからなる封止体が形成されていることにより、樹脂モールディング時に封止用樹脂の硬化収縮作用が起こり、これにより、配線基板の反りを低減することができる。その結果、パッケージの積層に対してその実装性の向上を図ることができる。また、最下段の配線基板上の封止体の表面または配線基板上に積層されたパッケージの他の半導体チップの裏面のいずれかにフィルム部材が配置されていることにより、上段に積層されたパッケージにおける他の半導体チップから発せられる熱をフィルム部材を介して下段のパッケージに伝えることができる。その結果、半導体装置の放熱性の向上を図ることができる。
【発明を実施するための最良の形態】
【００１８】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００２０】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態）
図１は本発明の実施の形態の半導体装置の構造の一例を示す断面図と拡大部分断面図、図２は図１に示す半導体装置の各パッケージの厚さの一例を示す拡大部分断面図、図３は図２に示す構造の各部材の厚さの数値の一例を示すデータ図、図４は図１に示す半導体装置における１段目の第１の半導体パッケージのチップレイアウトの一例を示す平面図である。さらに、図５は図１に示す半導体装置における２段目の第２の半導体パッケージのチップレイアウトの一例を示す平面図、図６は図１に示す半導体装置における３段目と４段目の第２の半導体パッケージのチップレイアウトの一例を示す平面図、図７は図１に示す半導体装置の組み立てにおける樹脂モールディング時のレジン硬化収縮状態の一例を示す断面図である。
【００２３】
また、図８は図１に示す半導体装置の第２の半導体パッケージに用いられるテープ基板の構造の一例を示す平面図及び部分断面図さらに比較例のテープ基板の平面図及び部分断面図、図９は図１に示す半導体装置の第２の半導体パッケージに用いられるテープ基板の表面の構造の一例を示す平面図、図１０は図１に示す半導体装置における応力緩和作用の構造の一例を示す断面図である。さらに、図１１は図１に示す半導体装置において１段目の半導体チップが発熱した際の放熱経路の構造とその熱抵抗計算用モデル構造の一例を示す構成図、図１２は図１１に示す構造において接着剤有りの場合の熱抵抗のシミュレーション結果の一例を示すデータ図、図１３は図１１に示す構造において接着剤無しの場合の熱抵抗のシミュレーション結果の一例を示すデータ図である。
【００２４】
また、図１４は図１に示す半導体装置において３段目の半導体チップが発熱した際の放熱経路の構造とその熱抵抗計算用モデル構造の一例を示す構成図、図１５は図１４に示す構造において接着剤有りの場合のチップ上下方向の熱抵抗のシミュレーション結果の一例を示すデータ図、図１６は図１４に示す構造において接着剤有りの場合の電極部の熱抵抗のシミュレーション結果の一例を示すデータ図である。さらに、図１７は図１４に示す構造において接着剤無しの場合のチップ上下方向の熱抵抗のシミュレーション結果の一例を示すデータ図、図１８は図１４に示す構造において接着剤無しの場合の電極部の熱抵抗のシミュレーション結果の一例を示すデータ図、図１９は図１に示す半導体装置におけるサーマルビアの位置の一例を示す側面図である。
【００２５】
また、図２０は図１９に示す半導体装置の１段目の第１の半導体パッケージに用いられる配線基板のサーマルビアの位置の一例を示す平面図、図２１は図１に示す半導体装置の第１の半導体パッケージの組み立て手順の一例を示すプロセスフロー図と断面図、図２２は図１に示す半導体装置の第２の半導体パッケージの組み立て手順の一例におけるはんだボール供給までのプロセスフロー図と断面図である。さらに、図２３は図１に示す半導体装置の第２の半導体パッケージの組み立て手順の一例における選別以降のプロセスフロー図と断面図、図２４は図１に示す半導体装置の組み立てにおける第１の半導体パッケージと第２の半導体パッケージの積層手順の一例における積層までのプロセスフロー図と断面図である。また、図２５は図１に示す半導体装置の組み立てにおける第１の半導体パッケージと第２の半導体パッケージの積層手順の一例におけるリフロー以降のプロセスフロー図と断面図である。
【００２６】
本実施の形態の半導体装置は、例えば、携帯電話等の携帯型電子機器に搭載されるものであり、半導体パッケージ上に他の半導体パッケージを積層したＰＯＰ（Package On Package) とも呼ばれる積層型パッケージ１０である。すなわち、図１に示すようにＢＧＡ（Ball Grid Array)型の最下段の第１の半導体パッケージ２上に第１の半導体パッケージ２より薄型の第２の半導体パッケージ１４を複数段に亘って積層したものであり、本実施の形態では、１段目が第１の半導体パッケージ２で、かつ２段目〜４段目に第２の半導体パッケージ１４を積層した４層構造の積層型パッケージ１０を一例として取り上げて説明する。
【００２７】
なお、最下段（１段目）の第１の半導体パッケージ２は、主面３ａとこれに対向する裏面３ｂとを備え、かつ、基材が、例えば、ガラスエポキシ系等の樹脂によって形成された配線基板であるパッケージ基板３を備えている。すなわち、パッケージ基板３は多層有機基板である。
【００２８】
また、パッケージ基板３の裏面３ｂには、外部端子として、複数のボール電極であるはんだボール（第１のボール電極）８が格子状に配置されて設けられている。はんだボール８は、パッケージ基板３の裏面３ｂのランド３ｄに接続されている。
【００２９】
また、パッケージ基板３の主面３ａ上には、フリップチップ接続によって金バンプ５を介して電気的に接続された半導体チップ１が搭載されている。本実施の形態では、図４に示すように、パッケージ基板３上に大小３つの半導体チップ１が搭載されている例を取り上げて説明する。パッケージ基板３上に搭載された大きな１つの半導体チップ１は、例えば、ＤＳＰ（Digital Signal Processing)回路を備えた多ピンのＤＳＰチップ１３ａであり、２つの小さい半導体チップ１は、例えば、リニア・ロジック回路を備えたアナログチップ１３ｂである。
【００３０】
なお、図１に示すように大小３つの半導体チップ１は、パッケージ基板３上でこれらを樹脂封止し、かつ樹脂モールディングによって形成された封止体（第1の封止体）６で覆われている。封止体６は、例えば熱硬化性のエポキシ系樹脂である。封止体６は、パッケージ基板３上に設けられた複数の電極３ｃより内側の領域に形成されている。このように半導体チップが搭載されているパッケージ基板３の中心付近のみに、封止体６を形成する理由については、後程説明する。なお、第１の半導体パッケージ２の各フリップチップ接続部にはＮＣＰ（Non-Conductive Paste) １７またはアンダーフィル樹脂（第2の封止体）７が配置されている。半導体チップ１はフリップチップ接続によりパッケージ基板３に搭載されるため、半導体チップ１の主面１ａとパッケージ基板３の主面３ａの間が非常に狭い。そのため、半導体チップ１の主面１ａとパッケージ基板３の主面３ａの間に充填する材料としては、封止体６より粘度の低いＮＣＰ１７またはアンダーフィル樹脂７が好ましく、これにより未充填不良を抑制できる。一方、２段目〜４段目の第２の半導体パッケージ１４は、それぞれに主面９ａとこれに対向する裏面９ｂとを備え、かつそれぞれ可撓性を有したテープ基板９を備えている。
【００３１】
また、各段のテープ基板９の主面９ａ上には、それぞれフリップチップ接続によって金バンプ５を介して電気的に接続された他の半導体チップである２段目チップ２１、３段目チップ２５、４段目チップ２６が搭載されており、それぞれのフリップチップ接続部には、ＮＣＰまたはアンダーフィル樹脂（第2の封止体）７が充填されている。この理由については、第1の半導体パッケージ２と同様である。２段目チップ２１の主面２１ａ、３段目チップ２５の主面２５ａ及び４段目チップ２６の主面２６ａがそれぞれ基板と対向して配置されている。
【００３２】
また、テープ基板９の裏面９ｂには、外部端子として、複数のボール電極であるはんだボール（第2のボール電極）１５が設けられている。複数のはんだボール１５は、図８に示すように、主面９ａのチップ領域９ｇに対応する裏面９ｂのその外側の領域の外周部に、例えば、２列に並んで設けられている。すなわち、第２の半導体パッケージ１４は、ファンアウト型のパッケージである。
【００３３】
図１に示す積層型パッケージ１０は、以上の構成からなる第１の半導体パッケージ２上に第２の半導体パッケージ１４を積層したものであり、図１に示す本実施の形態の積層型パッケージ１０の一例は、第１の半導体パッケージ２上に、３つの第２の半導体パッケージ１４を積層した４段パッケージ構造のものである。
【００３４】
なお、積層型パッケージ１０の外部接続用端子は、第１の半導体パッケージ２のパッケージ基板３の裏面３ｂに設けられた複数のはんだボール８がその機能を保有しており、パッケージ基板３の裏面９ｂに格子状に配置されている。
【００３５】
また、積層型パッケージ１０においては、第１の半導体パッケージ２の封止体６が、最下段のパッケージ基板３とこの上に積層された２段目の第２の半導体パッケージ１４のテープ基板９との間に配置されている。
【００３６】
また、積層型パッケージ１０では、２段目以降の各段の第２の半導体パッケージ１４において、それぞれの外部端子であるはんだボール１５が、それぞれ下段の基板の電極３ｃまたは電極９ｃと電気的に接続されている。すなわち、第２の半導体パッケージ１４は、ファンアウト型のパッケージであるため、第２の半導体パッケージ１４を積層した際に、各テープ基板９の裏面９ｂのはんだボール１５が、これらの下段側の基板の主面３ａ，９ａにおけるチップ搭載領域の外側の外周部に設けられた電極３ｃ，９ｃと接続可能となるためである。
【００３７】
なお、最下段のパッケージ基板３とこの上に積層された２段目の第２の半導体パッケージ１４のテープ基板９との間には、封止体６が配置されているため、パッケージ基板３とこれに積層された２段目のテープ基板９との間に配置された２段目の第２の半導体パッケージ１４のはんだボール１５は、封止体６の厚さよりも高く形成されている。言い換えると、このはんだボール１５より上段の３段目以降に配置されたはんだボール１５より大きく形成されている。更に説明すると、複数の第2のボール電極は、パッケージ基板３の主面３ａと電気的に接続されるはんだボール（第3のボール電極）１５と、テープ基板９の主面９ａと電気的に接続されるはんだボール（第4のボール電極）１５を有し、第３のボール電極の径は前記第４のボール電極の径よりも大きく形成されている。一方、3段目以降に配置されたはんだボール１５は、封止体６の厚さよりも低く形成されている。
【００３８】
すなわち、１段目のパッケージ基板３と２段目のテープ基板９との間には、大小３つの半導体チップ１を覆う封止体６が配置されているが、２段目以降の第２の半導体パッケージ１４においてはチップ上を覆う封止体６が設けられていないため、２段目以降のテープ基板９の間隔が、１段目のパッケージ基板３と２段目のテープ基板９との間隔より狭くなっている。したがって、２段目の第２の半導体パッケージ１４のはんだボール１５は、このはんだボール１５より上段の３段目以降に配置されたはんだボール１５より大きく形成されている。
【００３９】
また、積層型パッケージ１０において、１段目の第１の半導体パッケージ２の封止体６の表面上と、２段目の第２の半導体パッケージ１４の２段目チップ２１の裏面２１ｂ上と、３段目チップ２５の第２の半導体パッケージ１４の３段目チップ２５の裏面２５ｂ上とには、それぞれ放熱用接着フィルム（フィルム部材）１１が設けられている。したがって、１段目の第１の半導体パッケージ２の封止体６と２段目の第２の半導体パッケージ１４のテープ基板９とが、また、２段目の第２の半導体パッケージ１４の２段目チップ２１と３段目の第２の半導体パッケージ１４のテープ基板９とが、さらに３段目の第２の半導体パッケージ１４の３段目チップ２５と４段目の第２の半導体パッケージ１４のテープ基板９とがそれぞれ放熱用接着フィルム１１を介して接続されている。
【００４０】
放熱用接着フィルム１１は、例えば、熱硬化性の導電粒子入りエポキシ樹脂等からなる接着フィルムである。
【００４１】
なお、本実施の形態の積層型パッケージ１０は、例えば、ＤＳＰとメモリを組み合わせた半導体パッケージである。したがって、１段目の多層有機基板を有した第１の半導体パッケージ２の半導体チップ１には、多ピン系のＤＳＰ回路が組み込まれていることが好ましい。例えば、積層型パッケージ１０の第１の半導体パッケージ２には、そのパッケージ基板３上に、図４に示すように、大小３つの半導体チップ１が搭載されている。図４において大きな１つの半導体チップ１には、例えば、ＤＳＰ回路が組み込まれており、さらに、２つの小さい半導体チップ１には、例えば、リニア・ロジック回路が組み込まれている。
【００４２】
一方、積層された上段側のテープ基板９を有した第２の半導体パッケージ１４の他の半導体チップである２段目チップ２１、３段目チップ２５及び４段目チップ２６には、例えば、少ピン系のメモリ回路が組み込まれている。一例として、２段目チップ２１には、不揮発性メモリ回路が組み込まれており、３段目チップ２５及び４段目チップ２６には、ＤＲＡＭ（Dynamic Random Access Memory) 回路が組み込まれている。以上のことから、小ピン系のメモリ回路が組み込まれているチップは、搭載する基板側の配線数も少ないため、テープ基板９を用いることが可能である。これに対し、多ピン系のＤＳＰ回路が組み込まれているチップは、搭載する基板側の配線数もメモリ回路が組み込まれているチップの場合よりも多く、多層有機基板を用いる。
【００４３】
次に、図２〜図６を用いて積層型パッケージ１０の厚さや平面方向の大きさについて説明する。
【００４４】
まず、積層型パッケージ１０の厚さ（高さ）について説明すると、図２及び図３に示すように、積層型パッケージ１０における各部材の厚さの一例は、図３に示す通りである。各部材を積層して１段目の第１の半導体パッケージ２と２段目以降のパッケージのそれぞれの高さを求めると、１段目の第１の半導体パッケージ２の高さ（Ａ）は、例えば、0.７４ｍｍとなる。
【００４５】
一方、２段目及び３段目の第２の半導体パッケージ１４におけるテープ基板９から放熱用接着フィルム１１までの厚さ（Ｂ，Ｃ、はんだボール１５は除く）は、例えば、0.２０ｍｍであり、４段目の第２の半導体パッケージ１４におけるテープ基板９から４段目チップ２６の裏面２６ｂまでの厚さ（Ｄ、はんだボール１５は除く）は、例えば、0.１８ｍｍである。
【００４６】
したがって、積層型パッケージ１０の合計の厚さ（高さ）Ｅ（Ｅ＝Ａ＋Ｂ＋Ｃ＋Ｄ）は、Ｅ＝1.３２ｍｍ(typical値＝1.３０５ｍｍ）となり、公差やコプラナリティを含めても積層型パッケージ１０の取り付け高さのＭａｘ値を1.４０ｍｍに抑えることが可能である。すなわち、積層型パッケージ１０の薄形化を図ることができる。
【００４７】
次に、積層型パッケージ１０の平面方向の大きさについて説明すると、積層型パッケージ１０の平面方向の大きさは、積層される全ての基板のうち、最も大きな基板のサイズが積層型パッケージ１０の平面方向の大きさとなる。さらに、各基板のサイズは、搭載されるチップの大きさに係わっており、搭載される最大チップサイズ＋２ｍｍ程度である。
【００４８】
ここで、図４は１段目のパッケージ基板３とこれに搭載される半導体チップ１の大きさを示したものである。１段目の半導体チップ１は、大きい方がＤＳＰチップ１３ａであり、小さい方がアナログチップ１３ｂである。ＤＳＰチップ１３ａは、例えば、７×７ｍｍの大きさであり、一方、アナログチップ１３ｂは、例えば、３×３ｍｍの大きさであるため、これにより、パッケージ基板３のサイズは、１３×１６ｍｍとなっている。
【００４９】
また、図５は２段目のテープ基板９と２段目チップ２１の大きさを示しており、２段目チップ２１の大きさは８×１１ｍｍであるため、２段目のテープ基板９の大きさは、１３×１６ｍｍとなっている。
【００５０】
さらに、図６は３段目及び４段目のテープ基板９と、３段目チップ２５及び４段目チップ２６の大きさを示しており、３段目チップ２５及び４段目チップ２６の大きさは8.６×１4.２ｍｍであるため、３段目及び４段目のテープ基板９の大きさは、１３×１６ｍｍとなっている。
【００５１】
このように本実施の形態の積層型パッケージ１０では、各チップのうち、３段目チップ２５及び４段目チップ２６の大きさ（8.６×１4.２ｍｍ）が最も大きく、これに合わせて全ての基板のサイズが１３×１６ｍｍとなっている。
【００５２】
したがって、積層型パッケージ１０の平面方向の大きさも、１３×１６ｍｍである。
【００５３】
なお、各段とも、基板の辺とチップの辺とが略平行になるように各チップが配置されている。
【００５４】
次に、本実施の形態の積層型パッケージ１０の反り対策について説明する。
【００５５】
図７のＦ部に示すようにチップ搭載後のパッケージ基板３では、基板の方が剛性が高いため、凸方向の反りが発生する。そこで、本実施の形態の積層型パッケージ１０では、第１の半導体パッケージ２の組み立てにおける樹脂封止工程で、樹脂成形金型１６を用いた樹脂モールディングによって半導体チップ１を覆う封止体６を形成する。
【００５６】
その際、封止用樹脂１２として、例えば、フィラーを含有した熱硬化性のエポキシ系樹脂（ビフェニール系）を用いることが好ましい。
【００５７】
すなわち、樹脂成形金型１６と封止用樹脂１２を用いたトランスファー方式の樹脂モールディングによって封止体６を形成することにより、硬化時の封止用樹脂１２の硬化収縮によって反りを抑制することができる。つまり、硬化時に封止用樹脂１２が硬化収縮する作用を利用し、硬化収縮時の収縮力によってパッケージ基板３を反りと反対方向に引っ張り、その結果、樹脂成形金型１６によってクランプされた状態でパッケージ基板３を平坦に制御することが可能になり、パッケージ基板３の反りを防ぐことができる。
【００５８】
その際、基板の種類・層数、チップサイズ等の変化に対応させて、封止用樹脂１２の物性を調整する（フィラーの含有量を調整する）ことにより、柔軟に対応することが可能になる。
【００５９】
また、積層型パッケージ１０では、第２の半導体パッケージ１４のテープ基板９についても反り対策が施されている。図８は、テープ基板９の裏面９ｂに反り対策が施されている場合（本実施の形態）と、反り対策が施されていない場合（比較例）を示したものであり、また、図９は、テープ基板９の主面９ａの反り対策を図示したものである。
【００６０】
図８に示す本実施の形態のテープ基板９では、その主面９ａのチップ領域９ｇの外側の領域に対応した裏面９ｂの周縁部にレジスト膜（絶縁膜）９ｈが形成されている。比較例のテープ基板９にはその裏面９ｂにレジスト膜９ｈが形成されていない。このようにテープ基板９のチップ領域９ｇの外側の領域に対応した裏面側の領域にレジスト膜９ｈを形成することにより、裏面側のレジスト膜９ｈの硬化収縮によって裏面側への引っ張り力が発生し、チップ領域９ｇの外側の領域の反りを抑制することができる。
【００６１】
さらに、図９に示すように、テープ基板９の主面９ａのチップ領域９ｇの外側の領域に、電気的に接続された配線９ｄとは異なるダミーパターン（ダミー導体パターン）９ｅが形成されている。
【００６２】
これにより、チップ領域９ｇの外側の領域の剛性を高めることができる。
【００６３】
また、テープ基板９の主面９ａのチップ領域９ｇの外側の領域にレジスト膜９ｈが形成されており、レジスト膜９ｈの角部等にスリット９ｆが形成されている。
【００６４】
これにより、テープ基板９の主面側の引っ張り力を低減することができる。
【００６５】
したがって、第２の半導体パッケージ１４のテープ基板９において、そのチップ領域９ｇの外側の領域の剛性を高めることができるとともに、主面側の引っ張り力を低減することができるため、テープ基板９の反りを抑制することができる。
【００６６】
このように本実施の形態の積層型パッケージ１０では、第１の半導体パッケージ２のパッケージ基板３や第２の半導体パッケージ１４のテープ基板９において、反り対策が施されており、したがって、積層型パッケージ１０の反りを抑制することができる。
【００６７】
その結果、積層型パッケージ１０を実装基板に実装した際の接続不良の発生を防止して積層型パッケージ１０の実装性を高めることができる。
【００６８】
さらに、積層型パッケージ１０は、図１０のＧ部に示すように、第２の半導体パッケージ１４がファンアウト型のパッケージであるため、チップ搭載部とボール接続部とが離れており、また、テープ基板９がフレキシブルな可撓性を有しているため、反りの影響を受けにくく、曲げ応力が作用してもその応力を緩和させることができる。
【００６９】
したがって、第２の半導体パッケージ１４の接続信頼性を向上できる。
【００７０】
次に、本実施の形態の積層型パッケージ１０の放熱対策について、図１１〜図１８を用いて説明する。
【００７１】
本実施の形態の積層型パッケージ１０では、図１に示すように、１段目の第１の半導体パッケージ２の封止体６の表面、さらに積層された第２の半導体パッケージ１４の２段目チップ２１の裏面２１ｂ及び３段目チップ２５の裏面２５ｂにそれぞれ放熱用接着フィルム（フィルム部材）１１が貼り付けられており、それぞれの放熱用接着フィルム１１は上段側の基板とも接続している。
【００７２】
そこで、本実施の形態の積層型パッケージ１０において、まず、１段目のＤＳＰチップ１３ａが発熱した際の熱抵抗を、放熱用接着フィルム１１によって層間を接着した構造（Ｋ）と、層間を接着しないエアーギャップ部１８とした構造（Ｌ）とでシミュレーションにより比較し、その効果について説明する。
【００７３】
図１１は、積層型パッケージ１０の縦構造と計算用モデル構造の一例を示すものである。熱抵抗を比較するシミュレーションの条件としては、まず、パッケージの縦方向のみの１次元とし、放熱面積はＤＳＰチップ１３ａの面積（７×７ｍｍ＝４９ｍｍ2 ）とする（横方向への拡散は考慮しない）。さらに、ＤＳＰチップ１３ａの表面のみを発熱体とし、下方向と上方向の熱抵抗の並列接続を全体熱抵抗（θｊｃ）とする（θｊｃ＝（θ１×θ２）／（θ１＋θ２）、θ１はチップ上方向の合計熱抵抗、θ２はチップ下方向の合計熱抵抗）。
【００７４】
なお、図１１に示す構造では、第１の半導体パッケージ２における半導体チップ１は、ＮＣＰ１７によってパッケージ基板３に対してアンダーフィル接続を行った構造としている。また、図１１の構造において、Ｈは上方向の放熱経路、Ｉは下方向の放熱経路、Ｊは発熱部をそれぞれ示している。
【００７５】
この条件に基づいて、放熱用接着フィルム１１によって層間を接着した構造（Ｋ）と、層間を接着しないエアーギャップ部１８とした構造（Ｌ）とでシミュレーションを行った結果をそれぞれ図１２、図１３に示す。図１２は、放熱用接着フィルム１１によって層間を接着した構造（Ｋ）のシミュレーション結果を示しており、この場合の全体熱抵抗（θｊｃ）は、θｊｃ＝2.５１℃／Ｗである。
【００７６】
一方、図１３は、層間を接着しないエアーギャップ部１８とした構造（Ｌ）のシミュレーション結果を示しており、この場合の全体熱抵抗（θｊｃ）は、θｊｃ＝2.８３℃／Ｗである。
【００７７】
両者の全体熱抵抗（θｊｃ）を比較すると、１段目のＤＳＰチップ１３ａの発熱においては、構造（Ｋ）と構造（Ｌ）で大きな差がないという結果が得られた。
【００７８】
次に、３段目の第２の半導体パッケージ１４の３段目チップ２５（ＤＲＡＭチップ）が発熱した際の熱抵抗を、同様に、放熱用接着フィルム１１によって層間を接着した構造（Ｋ）と、層間を接着しないエアーギャップ部１８とした構造（Ｌ）とでシミュレーションにより比較し、その効果について説明する。
【００７９】
図１４は、積層型パッケージ１０の縦構造と計算用モデル構造の一例を示すものである。ここでの熱抵抗を比較するシミュレーションの条件としては、まず、３段目チップ２５の上下方向の熱抵抗を算出する。その際の放熱面積は３段目チップ２５の面積（７×７ｍｍ＝４９ｍｍ2 ）とする。また、３段目の第２の半導体パッケージ１４のテープ基板９の電極配線を経由し、はんだボール１５から下方向への熱抵抗を算出する。さらに、チップ上下方向の熱抵抗とはんだボール経由の熱抵抗を並列接続したものを全体熱抵抗（θｊｃ）とする（θｊｃ＝（θ１×θ２×θ３）／（（θ１×θ２）＋（θ２×θ３）＋（θ３×θ１））、θ１はチップ上方向の合計熱抵抗、θ２はチップ下方向の合計熱抵抗、θ３は電極部の合計熱抵抗）。
【００８０】
なお、図１４に示す構造は、図１１に示す構造と同じであるが、Ｍは電極部の放熱経路を示している。
【００８１】
この条件に基づいて、放熱用接着フィルム１１によって層間を接着した構造（Ｋ）と、層間を接着しないエアーギャップ部１８とした構造（Ｌ）とでシミュレーションを行った結果をそれぞれ図１５〜図１８に示す。図１５は、放熱用接着フィルム１１によって層間を接着した構造（Ｋ）におけるチップ上下方向の熱抵抗のシミュレーション結果を、さらに、図１６は、構造（Ｋ）における電極部の熱抵抗のシミュレーション結果をそれぞれ示しており、この場合の全体熱抵抗（θｊｃ）は、θｊｃ＝3.０３℃／Ｗである。
【００８２】
一方、図１７は、層間を接着しないエアーギャップ部１８とした構造（Ｌ）におけるチップ上下方向の熱抵抗のシミュレーション結果を、さらに、図１８は、構造（Ｌ）における電極部の熱抵抗のシミュレーション結果をそれぞれ示しており、この場合の全体熱抵抗（θｊｃ）は、θｊｃ＝9.８２℃／Ｗである。
【００８３】
両者の全体熱抵抗（θｊｃ）を比較すると、放熱用接着フィルム１１によって層間を接着した構造（Ｋ）の方が、層間を接着しないエアーギャップ部１８とした構造（Ｌ）より熱抵抗が約１／３小さくなるという結果が得られた。
【００８４】
シミュレーションの結果から、各パッケージ層間に放熱用接着フィルム１１を貼り付けることにより、上段側でのチップが発熱した場合には積層型パッケージ１０における放熱性を高めることが可能になる。
【００８５】
ただし、放熱用接着フィルム１１は、全てのパッケージに貼り付けなくてもよい。複数ある半導体チップの中で、多ピン系のＤＳＰ回路が組み込まれている半導体チップ１は、メモリ回路が組み込まれているチップ２１，２５，２６より処理動作が多く、最も発熱するチップである。そこで、例えば、１段目の半導体チップ１から発せられる熱を上段側のチップに伝えたくない場合等には、１段目の第１の半導体パッケージ２の封止体６の表面には放熱用接着フィルム１１は貼り付けずに、２段目以降のチップ裏面のみに貼り付けるようにしてもよい。このようにすれば、上段側のＤＲＡＭチップの回路が１段目のＤＳＰチップ１３ａからの熱の影響を受けずに済む。
【００８６】
なお、本実施の形態の積層型パッケージ１０では、その他の放熱対策として、図１９及び図２０に示すように、１段目のパッケージ基板３のＤＳＰチップ１３ａを搭載するチップ領域３ｆに複数の放熱用ビアであるサーマルビア３ｅが設けられており、さらにパッケージ基板３の裏面３ｂに、これらのサーマルビア３ｅに接続する複数のダミーボール（ダミーボール電極）８ａが設けられている。
【００８７】
これにより、ＤＳＰチップ１３ａから発せられる熱をサーマルビア３ｅ及びダミーボール８ａを介して実装基板に伝えて放熱することができる。さらに、積層型パッケージ１０において、全てのパッケージの層間に放熱用接着フィルム１１を貼り付けておくことにより、上段側のチップから発せられる熱も各層間の放熱用接着フィルム１１を介してさらにサーマルビア３ｅ及びダミーボール８ａを介して実装基板に伝えて放熱することが可能になる。
【００８８】
したがって、積層型パッケージ１０では、最下段に多層有機基板であるパッケージ基板３を配置し、このパッケージ基板３の主面３ａのチップ領域３ｆに多ピンで、かつ発熱量が大きいＤＳＰチップ１３ａを配置することにより、パッケージサイズを大きくすることなく、外部端子（はんだボール８）のピン数を確保することができ、さらに、発熱量の大きなＤＳＰチップ１３ａ等の多ピンのチップの放熱も図ることができる。
【００８９】
次に、本実施の形態の半導体装置（積層型パッケージ１０）の製造方法について説明する。
【００９０】
まず、図２１に示す第１の半導体パッケージ２の組み立てについて説明する。
【００９１】
最初にステップＳ１に示すように、Ａｕスタッドバンプ形成を行う。すなわち、各半導体チップ１のパッド（表面電極）にスタッドバンプによって金バンプ５を形成する。ただし、これに限定されるものではなく、めっき法により金バンプ５を形成しても良い。
【００９２】
その後、ステップＳ２に示す樹脂塗布を行う。ここでは、多数個取り基板１９の各デバイス領域にＮＣＰ１７を塗布する。さらに、基板側の電極にははんだをプリコートしておく。
【００９３】
その後、ステップＳ３に示すチップマウントを行う。ここでは、多数個取り基板１９の主面上にフリップチップ接続で複数の半導体チップ１を搭載する。その際、まず、半導体チップ１の主面１ａを多数個取り基板１９と対向させて配置し、さらにＡｕ−はんだ接続によって半導体チップ１と基板の電極とを接続する。
【００９４】
その後、ステップＳ４に示すモールドを行う。ここでは、樹脂モールディングによって半導体チップ１を樹脂封止して多数個取り基板１９の主面上に複数の封止体６を形成する。なお、本実施の形態では、樹脂モールディングを行う際に、図７に示すように、半導体チップ１を樹脂成形金型１６のキャビティ１６ａで覆った後、樹脂成形金型１６における半導体チップ１の裏面１ｂに対向して配置されたゲート１６ｂから封止用樹脂１２を注入して封止体６を形成する。すなわち、半導体チップ１の裏面１ｂ上に配置されたゲート１６ｂ（このようなゲート１６ｂをトップゲートともいう）からキャビティ１６ａ内に封止用樹脂１２を供給して封止体６を形成する。
【００９５】
このように樹脂モールディングによって封止体６を形成することにより、封止用樹脂１２の硬化時に、樹脂の硬化収縮が引き起こされ、基板が封止体側に引っ張られるため、基板の凸方向の反りを抑制することができる。
【００９６】
また、樹脂モールディングを、半導体チップ１の裏面１ｂ上に配置されたゲート１６ｂから樹脂の充填を行うトップゲート方式で行うことにより、ゲートレジン剥離用のメタル部を基板上に形成しなくて済むため、上段側の第２の半導体パッケージ１４のはんだボール接続用の電極を、多数個取り基板１９上の封止体６の横の領域に形成することができる。
【００９７】
その後、図２１に示すステップＳ５に示すはんだボール供給を行う。すなわち、多数個取り基板１９の裏面の各デバイス領域に複数のはんだボール８を設ける。
【００９８】
その後、ステップＳ６に示す個辺切断・選別を行う。すなわち、個片化によって複数の第１の半導体パッケージ２を切り出すとともに、選別を行って良品の第１の半導体パッケージ２を取得する。
【００９９】
次に、図２２及び図２３に示す第２の半導体パッケージ１４の組み立てについて説明する。
【０１００】
まず、ステップＳ１１に示すように、Ａｕスタッドバンプ形成を行う。すなわち、２段目チップ２１、３段目チップ２５及び４段目チップ２６等の他の半導体チップのパッド（表面電極）にスタッドバンプによって金バンプ５を形成する。ただし、金バンプ５は、めっきによって形成してもよい。
【０１０１】
その後、ステップＳ１２に示すチップマウントを行う。ここでは、可撓性を備えた多連のテープ基板２０の主面上に、例えば、他の半導体チップである複数の２段目チップ２１を搭載する。その際、多連のテープ基板２０の主面上に２段目チップ２１の主面２１ａを対向させて配置し、その後、インナリードボンディング（ＩＬＢ）によるＡｕ−ＡｕまたはＡｕ−Ｓｎの熱圧着で２段目チップ２１を多連のテープ基板２０上に搭載する。
【０１０２】
その後、ステップＳ１３に示す封止を行う。ここでは、それぞれの２段目チップ２１と多連のテープ基板２０との間にアンダーフィル樹脂７を供給して封止を行う。
【０１０３】
その後、ステップＳ１４に示すはんだボール供給を行う。すなわち、多連のテープ基板２０の裏面の各チップ領域の外側に複数のはんだボール１５を設ける。ここで搭載するはんだボール１５は、例えば、鉛フリー半田によって形成されるものである。
【０１０４】
その後、ステップＳ１５に示す選別を行う。ここでは、図２３に示すように、リール状態で選別・テスト（例えば、バーインテスト）を行う。その際、多連のテープ基板２０に設けられた複数のテスト用端子２０ａを用いて選別テストを行って良品か否かを判別する。
【０１０５】
さらに、良品の第２の半導体パッケージ１４の２段目チップ２１（他の半導体チップ）の裏面２１ｂに放熱用接着フィルム１１を貼り付ける。
【０１０６】
その後、ステップＳ１６に示す個片切断を行う。ここでは、良品と判別されたパッケージのみを切り出し、不良品と判別されたパッケージは切断せずにそのまま多連のテープ基板２０上に残す。
【０１０７】
これにより、良品の第２の半導体パッケージ１４を取得する。
【０１０８】
次に、第１の半導体パッケージ２上に第２の半導体パッケージ１４を積層する手順について説明する。ここでは、図２４及び図２５に示すように、第１の半導体パッケージ２上に３つの第２の半導体パッケージ１４を順次積層して合計４段構造の積層型パッケージ１０を組み立てる場合について説明する。
【０１０９】
まず、ステップＳ２１に示す接着剤貼付けを行う。ここでは、第１の半導体パッケージ２の封止体６の表面に放熱用接着フィルム１１を貼り付ける。
【０１１０】
その後、ステップＳ２２に示すはんだペースト転写を行う。まず、スキージ２２ａを用いて転写ユニット２２の表面に半田ペースト４を塗布し、その後、第２の半導体パッケージ１４のはんだボール１５を半田ペースト４に接触させてはんだボール１５に半田ペースト４を転写する。
【０１１１】
その後、ステップＳ２３に示す積層を行う。ここでは、まず、キャリア治具２３内に第１の半導体パッケージ２を配置し、その後、第１の半導体パッケージ２の上に３つの第２の半導体パッケージ１４を、半田ペースト４が転写されたはんだボール１５を介してそれぞれ順次積層する。
【０１１２】
その後、ステップＳ２４に示すリフロー＋洗浄を行う。ここでは、一括リフローを行って、各段の第２の半導体パッケージ１４のはんだボール１５の半田ペースト４を溶融してはんだボール１５とその下段の基板の電極とを電気的に接続する。
【０１１３】
一括リフローを行うことによって、リフロー回数を低減することが可能である。さらに、工程数を削減することができ、コストの低減化を図ることができる。
【０１１４】
なお、一括リフロー時は、最上段の第２の半導体パッケージ１４のチップ上に重石２４を載せて一括リフローを行ってもよいし、重石２４を載せないで行ってもよい。また、第２の半導体パッケージ１４のはんだボール１５は、予め、下段側の基板の電極上に搭載しておいてもよい。
【０１１５】
その後、ステップＳ２５に示すＯ／Ｓチェック（選別）を行う。ここでは、それぞれのはんだボール１５が下段側の基板の電極と接続されているか否かを確認する。
【０１１６】
これにより、ステップＳ２６に示すように積層型パッケージ１０の組み立てを完成する。
【０１１７】
本実施の形態の半導体装置及びその製造方法によれば、最下段の第１の半導体パッケージ２のパッケージ基板３上にトランスファー方式の樹脂モールディングからなる封止体６が形成されていることにより、樹脂モールディング時に封止用樹脂１２の硬化収縮作用が起こり、これにより、パッケージ基板３の反りを低減することができる。その結果、パッケージの積層に対してその実装性の向上を図ることができる。すなわち、ユーザでの基板実装性を向上できる。
【０１１８】
また、最下段の第１の半導体パッケージ２のパッケージ基板３上の封止体６の表面、及び第１の半導体パッケージ２上に積層された第２の半導体パッケージ１４の２段目チップ２１や３段目チップ２５等の他の半導体チップの裏面に放熱用接着フィルム１１が配置されていることにより、上段部に積層されたパッケージにおける他の半導体チップから発せられる熱を、半導体チップの外周に設けられたはんだボール１５を経由せずに、半導体チップから放熱用接着フィルム１１を介して直下に下段のパッケージに伝えることができる。その結果、実装基板に熱を逃がすことができ、積層型パッケージ１０の放熱性の向上を図ることができる。
【０１１９】
また、本実施の形態の積層型パッケージ１０は、チップ積層と異なり、パッケージを積層するため、選別が容易である。したがって、良品パッケージのみを積層することが可能である。
【０１２０】
さらに、１段のパッケージごとに選別を実施して、良品パッケージのみを積層するため、選別歩留りを考慮すると低コスト化を実現することができる。また、パッケージごとに選別するため、他社チップの選別も可能である。したがって、ＫＧＤチップを使用しなくても実現可能である。
【０１２１】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１２２】
例えば、前記実施の形態では、パッケージを合計４段に積層した積層型パッケージ１０の場合を説明したが、パッケージの積層数については、２段以上であれば、何段であってもよい。
【産業上の利用可能性】
【０１２３】
本発明は、パッケージ積層型の半導体装置及びその組み立てに好適である。
【図面の簡単な説明】
【０１２４】
【図１】本発明の実施の形態の半導体装置の構造の一例を示す断面図と拡大部分断面図である。
【図２】図１に示す半導体装置の各パッケージの厚さの一例を示す拡大部分断面図である。
【図３】図２に示す構造の各部材の厚さの数値の一例を示すデータ図である。
【図４】図１に示す半導体装置における１段目の第１の半導体パッケージのチップレイアウトの一例を示す平面図である。
【図５】図１に示す半導体装置における２段目の第２の半導体パッケージのチップレイアウトの一例を示す平面図である。
【図６】図１に示す半導体装置における３段目と４段目の第２の半導体パッケージのチップレイアウトの一例を示す平面図である。
【図７】図１に示す半導体装置の組み立てにおける樹脂モールディング時のレジン硬化収縮状態の一例を示す断面図である。
【図８】図１に示す半導体装置の第２の半導体パッケージに用いられるテープ基板の構造の一例を示す平面図及び部分断面図、さらに比較例のテープ基板の平面図及び部分断面図である。
【図９】図１に示す半導体装置の第２の半導体パッケージに用いられるテープ基板の表面の構造の一例を示す平面図である。
【図１０】図１に示す半導体装置における応力緩和作用の構造の一例を示す断面図である。
【図１１】図１に示す半導体装置において１段目の半導体チップが発熱した際の放熱経路の構造とその熱抵抗計算用モデル構造の一例を示す構成図である。
【図１２】図１１に示す構造において接着剤有りの場合の熱抵抗のシミュレーション結果の一例を示すデータ図である。
【図１３】図１１に示す構造において接着剤無しの場合の熱抵抗のシミュレーション結果の一例を示すデータ図である。
【図１４】図１に示す半導体装置において３段目の半導体チップが発熱した際の放熱経路の構造とその熱抵抗計算用モデル構造の一例を示す構成図である。
【図１５】図１４に示す構造において接着剤有りの場合のチップ上下方向の熱抵抗のシミュレーション結果の一例を示すデータ図である。
【図１６】図１４に示す構造において接着剤有りの場合の電極部の熱抵抗のシミュレーション結果の一例を示すデータ図である。
【図１７】図１４に示す構造において接着剤無しの場合のチップ上下方向の熱抵抗のシミュレーション結果の一例を示すデータ図である。
【図１８】図１４に示す構造において接着剤無しの場合の電極部の熱抵抗のシミュレーション結果の一例を示すデータ図である。
【図１９】図１に示す半導体装置におけるサーマルビアの位置の一例を示す側面図である。
【図２０】図１９に示す半導体装置の１段目の第１の半導体パッケージに用いられる配線基板のサーマルビアの位置の一例を示す平面図である。
【図２１】図１に示す半導体装置の第１の半導体パッケージの組み立て手順の一例を示すプロセスフロー図と断面図である。
【図２２】図１に示す半導体装置の第２の半導体パッケージの組み立て手順の一例におけるはんだボール供給までのプロセスフロー図と断面図である。
【図２３】図１に示す半導体装置の第２の半導体パッケージの組み立て手順の一例における選別以降のプロセスフロー図と断面図である。
【図２４】図１に示す半導体装置の組み立てにおける第１の半導体パッケージと第２の半導体パッケージの積層手順の一例における積層までのプロセスフロー図と断面図である。
【図２５】図１に示す半導体装置の組み立てにおける第１の半導体パッケージと第２の半導体パッケージの積層手順の一例におけるリフロー以降のプロセスフロー図と断面図である。
【符号の説明】
【０１２５】
１  半導体チップ
１ａ  主面
１ｂ  裏面
２  第１の半導体パッケージ
３  パッケージ基板（配線基板）
３ａ  主面
３ｂ  裏面
３ｃ  電極
３ｄ  ランド
３ｅ  サーマルビア（放熱用ビア）
３ｆ  チップ領域
４  半田ペースト
５  金バンプ
６  封止体
７  アンダーフィル樹脂
８  はんだボール（ボール電極）
８ａ  ダミーボール（ダミーボール電極）
９  テープ基板
９ａ  主面
９ｂ  裏面
９ｃ  電極
９ｄ  配線
９ｅ  ダミーパターン（ダミー導体パターン）
９ｆ  スリット
９ｇ  チップ領域
９ｈ  レジスト膜
１０  積層型パッケージ（半導体装置）
１１  放熱用接着フィルム（フィルム部材）
１２  封止用樹脂
１３ａ  ＤＳＰチップ
１３ｂ  アナログチップ
１４  第２の半導体パッケージ
１５  はんだボール（ボール電極）
１６  樹脂成形金型
１６ａ  キャビティ
１６ｂ  ゲート
１７  ＮＣＰ
１８  エアーギャップ部
１９  多数個取り基板
２０  多連のテープ基板
２０ａ  テスト用端子
２１  ２段目チップ（他の半導体チップ）
２１ａ  主面
２１ｂ  裏面
２２  転写ユニット
２２ａ  スキージ
２３  キャリア治具
２４  重石
２５  ３段目チップ（他の半導体チップ）
２５ａ  主面
２５ｂ  裏面
２６  ４段目チップ（他の半導体チップ）
２６ａ  主面
２６ｂ  裏面
Ｈ  上方向の放熱経路
Ｉ  下方向の放熱経路
Ｊ  発熱部
Ｋ  接着構造
Ｌ  ギャップ構造
Ｍ  電極部の放熱経路
θ１  チップ上方向の合計熱抵抗
θ２  チップ下方向の合計熱抵抗
θ３  電極部の合計熱抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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