(57)【要約】【課題】サイリスタを構成する一部の領域を積層構造とすることで、素子面積の縮小化を図るとともにパンチスルー耐性の向上を図ることを可能とする。【解決手段】第１伝導型の第１領域（第１ｐ型領域ｐ１）と、前記第１伝導型とは逆伝導の第２伝導型の第２領域（第１ｎ型領域ｎ１）と、第１伝導型の第３領域（第２ｐ型領域ｐ２）と、第２伝導型の第４領域（第２ｎ型領域ｎ２）とが順に接合されたサイリスタを有するとともに、前記第３領域にゲート電極２３を有する半導体装置１において、前記第２領域（第１ｎ型領域ｎ１）は半導体基体（半導体基板２１）に形成され、前記第２領域上に前記第１領域（第１ｐ型領域ｐ１）が形成されているものである。【選択図】図１
2007189193.tif 000002
【特許請求の範囲】
【請求項１】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタを有するとともに、前記第３領域にゲート電極を有する半導体装置において、
前記第３領域は半導体基体に形成され、
前記第２領域は前記第３領域の一部に形成され、
前記第２領域上に前記第１領域が形成されている
ことを特徴とする半導体装置。
【請求項２】
前記第３領域は前記半導体基体に形成され、
前記第３領域の一部上に前記第４領域が形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記サイリスタは半導体基体に形成された素子分離領域により電気的に区分されたサイリスタ形成領域に形成され、
前記サイリスタ形成領域は前記半導体基体に形成された第２伝導型のウエル領域からなり、
前記ウエル領域は、その深さ方向の接合位置が前記素子分離領域の深さ方向端部より浅い位置に形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタを有するとともに、前記第３領域にゲート電極を有する半導体装置において、
前記第３領域の一部上に前記第２領域が形成されていて、
前記第２領域上に前記第１領域が形成されている
ことを特徴とする半導体装置。
【請求項５】
前記第３領域は半導体基体上に形成されている
ことを特徴とする請求項３記載の半導体装置。
【請求項６】
前記ゲート電極の一方側における前記第３領域上に前記第２領域が形成され、
前記第２領域上に前記第１領域が形成されていて、
前記ゲート電極の他方側における前記第３領域上に前記第４領域が形成されている
ことを特徴とする請求項４記載の半導体装置。
【請求項７】
前記第３領域は半導体基体上に形成されている
ことを特徴とする請求項４記載の半導体装置。
【請求項８】
前記第２領域と前記第１領域との間に第２伝導型の拡散抑止層が形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項９】
前記第３領域と前記第４領域との間に第１伝導型の拡散抑止層が形成されている
ことを特徴とする請求項２記載の半導体装置。
【請求項１０】
前記第２領域と前記第１領域との間に第２伝導型の拡散抑止層が形成されていて、
前記第３領域と前記第４領域との間に第１伝導型の拡散抑止層が形成されている
ことを特徴とする請求項２記載の半導体装置。
【請求項１１】
前記第２領域上に低濃度領域を介して前記第１領域が形成されていて、
前記低濃度領域はノンドープ層もしくは前記第２領域よりも低濃度の第２伝導型低濃度領域もしくは前記第１領域よりも低濃度の第１伝導型低濃度領域で形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項１２】
前記第３領域の一部上に低濃度領域を介して前記第４領域が形成されていて、
前記低濃度領域はノンドープ層もしくは前記第３領域よりも低濃度の第１伝導型低濃度領域もしくは前記第４領域よりも低濃度の第２伝導型低濃度領域で形成されている
ことを特徴とする請求項２記載の半導体装置。
【請求項１３】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタを有するとともに、前記第３領域にゲート電極を有する半導体装置の製造方法において、
前記第３領域を半導体基体に形成し、
前記第２領域を前記第３領域の一部に形成し、
前記第２領域上に前記第１領域を形成する
ことを特徴とする半導体装置の製造方法。
【請求項１４】
前記第３領域を前記半導体基体に形成し、
前記第３領域の一部上に前記第４領域を形成する
ことを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタを有するとともに、前記第３領域にゲート電極を有する半導体装置の製造方法において、
前記第３領域の一部上に前記第２領域を形成し、
前記第２領域上に前記第１領域を形成する
ことを特徴とする半導体装置の製造方法。
【請求項１６】
前記ゲート電極の一方側における前記第３領域上に前記第２領域を形成し、
前記第２領域上に前記第１領域を形成するとともに、
前記ゲート電極の他方側における前記第３領域上に前記第４領域を形成する
ことを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記第２領域と前記第１領域との間に第２伝導型の拡散抑止層を形成する
ことを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１８】
前記第３領域と前記第４領域との間に第１伝導型の拡散抑止層を形成する
ことを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１９】
前記第２領域と前記第１領域との間に第２伝導型の拡散抑止層を形成するとともに、
前記第３領域と前記第４領域との間に第１伝導型の拡散抑止層を形成する
ことを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項２０】
前記第２領域上に前記第１領域を形成する際に、
前記第２領域上に、前記低濃度領域をノンドープ層もしくは前記第２領域よりも低濃度の第２伝導型低濃度領域もしくは前記第１領域よりも低濃度の第１伝導型低濃度領域で形成する
ことを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項２１】
前記第３領域の一部上に前記第４領域を形成する際に、
前記第３領域上に、前記低濃度領域をノンドープ層もしくは前記第３領域よりも低濃度の第１伝導型低濃度領域もしくは前記第４領域よりも低濃度の第２伝導型低濃度領域で形成する
ことを特徴とする請求項１４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイリスタ構成を有する半導体装置および半導体装置の製造方法であって、横方向のスケーリングを確保するとともに、プロセスマージンを確保した半導体装置および半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
２００４年後半からＳＲＡＭにおいて９０ｎｍ世代の生産が立ち上がりつつあるが、その次の６５ｎｍ世代のＳＲＡＭ開発では、リーク電流の増加、動作マージンの減少といった問題が顕著となり、回路設計が困難を極めるというＳＲＡＭ危機が盛んに言われている。
【０００３】
これまで半導体デバイスの性能向上は、スケーリング則に従ったトランジスタの微細化により達成されてきたが、近年、その微細化の物理的限界、加工ばらつき、不純物分布のゆらぎや、さらには電流駆動能力を一定とする性能スケーリングにより、トランジスタのオフリークが世代を追うごとに増大してきた。
【０００４】
ＳＲＡＭは混載メモリーとして広く使われてきたが、この問題に起因したスタンバイ時のリーク電流の増加、動作マージンの減少が顕在化してきた。特に、６５ｎｍ世代以降では根本原因であるメモリーセル自体のリークを下げることが要求される。このような状況を鑑みれば、ＳＲＡＭとほぼ同等の性能を有する代替メモリーの必要性が理解できる。混載ＳＲＡＭ代替メモリーの開発課題として［ａ］ＳＲＡＭと同等の高速性、［ｂ］低スタンバイ電流、［ｃ］スケーリングの容易性、［ｄ］ＣＭＯＳロジックプロセスとの親和性などが挙げられ、サイリスタを用い、サイリスタ上に実現したゲート電極によりサイリスタのターンオン、ターンオフ特性を制御し、アクセストランジスタと直列に接続したとして、ＴＲＡＭ（Thyristor Random Access Memory）が提案されている。これは、サイリスタのｏｆｆ領域を「０」、ｏｎ領域を「１」としてメモリー動作させるものである。
【０００５】
サイリスタは基本的にｐ型領域ｐ１とｎ型領域ｎ１とｐ型領域ｐ２とｎ型領域ｎ２とを順に接合したもので、例えば、ｎ型シリコンとｐ型シリコンとが４層に構成されたものである。以下、この基本構造をｐ１／ｎ１／ｐ２／ｎ２と記す。Ｔ−ＲＡＭ社から、２種類の構造が提案されている。一つは、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン基板上に縦型に構成したものである。もう一つは、ＳＯＩ基板を用いて、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン層に横型に構成したものである。いずれの構成においても、ｎ１／ｐ２／ｎ２のｐ２にＭＯＳ構造を有するゲート電極を設けることで高速動作を可能にしている（例えば、特許文献１および非特許文献１〜３参照）。
【０００６】
例えば、図４０（１）に示すように、サイリスタ構成の半導体装置は、ｐ型領域ｐ１とｎ型領域ｎ１とｐ型領域ｐ２とｎ型領域ｎ２とを順に４層設けてｐ１／ｎ１／ｐ２／ｎ２構造としている。そして、端部側に設けられたｐ型領域ｐ１にアノード電極Ａが接続され、反対側端部に設けられたｎ型領域ｎ２にカソード電極Ｋが接続されている。さらに内側に配置されたｐ型領域ｐ２にゲート電極Ｇが配置されているものである。
【０００７】
上記サイリスタ構成の半導体装置では、図４０（２）に示すように、アノード電極Ａとカソード電極Ｋとの間に順バイアスを印加するとアノード電極Ａに接続されたｐ型領域ｐ１からｎ型領域ｎ１へホールが供給され、カソード電極Ｋに接続されたｎ型領域ｎ２からｐ型領域ｐ２へ電子が供給される。そして、これらのホールと電子とがｎ型領域ｎ１とｐ型領域ｐ２と間の接合部で再結合することによって電流が流れ、オン状態となる。
【０００８】
また、図４０（３）に示すように、アノード電極Ａとカソード電極Ｋとの間に逆バイアスを印加することによりオフ状態となるが、実質的なオフ状態となるのに数ｍｓ程度の時間を要する。つまり、一度オン状態になると、アノード電極Ａとカソード電極Ｋとの間に逆バイアス印加しただけでは自発的にオフ状態になることはなく、電流を保持電流未満にするか、電源を落とすことにより、ｎ型領域ｎ１およびｐ型領域ｐ２に流れている過剰なキャリアを全てこれらの領域から掃き出させるか、または再結合させることで、オフ状態とすることができる。
【０００９】
このため、オン状態からオフ状態とする場合には、アノード電極Ａとカソード電極Ｋとの間に逆バイアスを印加するとともに、ｐ型領域ｐ２に設けたゲート電極に電圧を印加することにより、ｐ型領域ｐ２中に電界を発生させて強制的に過剰キャリアである電子を吐き出させ、より速く実質的なオフ状態となるように動作させている。
【００１０】
次に、上記サイリスタ構成の半導体装置におけるアノード電極Ａとカソード電極Ｋとの間の電圧（ＶAK）と、この半導体装置に流れる電流（Ｉ）との関係を、図４１によって説明する。
【００１１】
図４１に示すように、アノードＡに正の電圧を印加していくと、電圧ＶAKが臨界電圧ＶFBに達したところでｎ型領域ｎ１とｐ型領域ｐ２との間のｐｎ接合が順バイアスとなり、電圧ＶAKが低下して保持電流ＩH以上の電流が流れ始める。ただし、臨界電圧ＶFBまでは、保持電流ＩHよりも低いスイッチング電流ＩSしか流れず、これを越えたところで保持電流ＩHよりも高い電流が流れ始める。
【００１２】
また、図４２に示すように、サイリスタ３１１をＭＯＳＦＥＴと同じプレーナ型でＢｕｌｋ−Ｓｉウエハ上に作製しようとすると、ＢＯＸ（Buried Oxide）分離、すなわち埋め込み酸化膜による素子分離ができないために、第２ｐ型領域ｐ２で縦方向を分離し、さらに第１ｐ型領域ｐ１と第１ｎ型領域ｎ１とを２重拡散層にする必要がある。
【００１３】
一方、デバイスの微細化に伴い、第１ｎ型領域ｎ１と第２ｎ型領域ｎ２との距離または第１ｐ型領域ｐ１と第２ｐ型領域ｐ２との距離が近くなるため、パンチスルーを起こしやすくなっている。通常、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２との距離を保つため、サリサイドブロック領域３２１を設けるが、この方法では、デバイスの横方向の微細化が難しくなる。
【００１４】
他方、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１とを２重拡散層にする必要があるが、この構造だと、第１ｎ型領域ｎ１を厚くしようとすると、第１ｎ型領域ｎ１とウエルとの間でパンチスルーを起こし、逆に薄いと第１ｐ型領域ｐ１と第２ｐ型領域ｐ２との間でパンチスルーを起こすことになる。その結果、第１ｎ型領域ｎ１のプロセスマージンがあまり取れないため、デバイス特性も制限される。
【００１５】
【特許文献１】米国特許第６４６２３５９号明細書（Ｂ１）
【非特許文献１】Farid Nemati and James D. Plummer著  「A Novel High Density,Low Voltage SRAM Cell with a Vertical NDR Device」 1998 IEEE, VLSI Technology Tech.Dig. p.66 1998年
【非特許文献２】Farid Nemati and James D. Plummer著  「A Novel Thyristor-based SRAM Cell(T-RAM) for High-Speed, Low-Voltage, Giga-scale Memories」 1999 IEEE IEDM Tech., p.283 1999年
【非特許文献３】Farid Nemati, Hyun-Jin Cho, Scott Robins, Rajesh Gupta, Marc Tarabbia, Kevin J. Yang, Dennis Hayes, Vasudevan Gopalakrishnan著  「Fully Planar 0.562μm2 T-RAM Cell in a 130nm SOI CMOS Logic Technology for High-Density High-Performance SRAMs」 2004 IEEE IEDM Tech., p.273 2004年
【発明の開示】
【発明が解決しようとする課題】
【００１６】
解決しようとする問題点は、横方向のスケーリングを確保するとともに、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との２重拡散層のプロセスマージンを確保することが困難な点である。
【００１７】
本発明は、横方向のスケーリングを確保して、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との２重拡散層のプロセスマージンを確保することを課題とする。
【課題を解決するための手段】
【００１８】
本発明の半導体装置は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタを有するとともに、前記第３領域にゲート電極を有する半導体装置において、前記第２領域は半導体基体に形成され、前記第２領域上に前記第１領域が形成されていることを特徴とする。
【００１９】
本発明の半導体装置では、第２伝導型の第２領域上に第１伝導型の第１領域が積まれて形成されていることから、従来必要であったサリサイドブロックが不要になり、その分横方向のセル面積が小さくなり、デバイスの縮小化が図れる。また、第１伝導型の第１領域が半導体基体より上に形成されていることで、第１伝導型の第１領域と第１伝導型の第２領域とに挟まれた第２伝導型の第１領域の厚さ方向におけるマージンが取れるようになる。
【００２０】
本発明の別の半導体装置は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタを有するとともに、前記第３領域にゲート電極を有する半導体装置において、前記第３領域の一部上に前記第２領域が形成されていて、前記第２領域上に前記第１領域が形成されていることを特徴とする。
【００２１】
本発明の別の半導体装置では、第１伝導型の第３領域の一部上に第２伝導型の第２領域が形成され、さらに第２伝導型の第２領域上に第１伝導型の第１領域が積まれて形成されていることから、従来必要であったサリサイドブロックが不要になり、その分横方向のセル面積が小さくなり、デバイスの縮小化が図れる。また、第１伝導型の第１領域および第２伝導型の第１領域が半導体基体より上に形成されていることで、第１伝導型の第１領域と第１伝導型の第２領域とに挟まれた第２伝導型の第１領域の厚さ方向におけるマージンが取れるようになる。
【００２２】
本発明の半導体装置の製造方法は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタを有するとともに、前記第３領域にゲート電極を有する半導体装置の製造方法において、前記第２領域を半導体基体に形成し、前記第２領域上に前記第１領域を形成することを特徴とする。
【００２３】
本発明の半導体装置の製造方法では、第２伝導型の第２領域上に第１伝導型の第１領域を積むように形成することから、従来必要であったサリサイドブロックが不要になり、その分、横方向のセル面積が小さくなり、デバイスの縮小化が図れる。また、第１伝導型の第１領域が半導体基体より上に形成することから、第１伝導型の第１領域と第１伝導型の第２領域とに挟まれた第２伝導型の第１領域の厚さ方向におけるマージンが取れるようになる。
【００２４】
本発明の半導体装置の別の製造方法は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタを有するとともに、前記第３領域にゲート電極を有する半導体装置の製造方法において、前記第３領域の一部上に前記第２領域を形成し、前記第２領域上に前記第１領域を形成することを特徴とする。
【００２５】
本発明の半導体装置の別の製造方法では、第１伝導型の第３領域の一部上に第２伝導型の第２領域を形成し、さらに第２伝導型の第２領域上に第１伝導型の第１領域を積むように形成することから、従来必要であったサリサイドブロックが不要になり、その分、横方向のセル面積を小さく形成することが可能になり、デバイスの縮小化が図れる。また、第１伝導型の第１領域および第２伝導型の第１領域を半導体基体より上に形成することから、第１伝導型の第１領域と第１伝導型の第２領域とに挟まれた第２伝導型の第１領域の厚さ方向におけるマージンが取れるようになる。
【発明の効果】
【００２６】
本発明の半導体装置は、第２伝導型の第２領域上に第１伝導型の第１領域が積まれて形成されているため、デバイスの縮小化が図れ、また、第１伝導型の第１領域が半導体基体より上に形成されていることで、第１伝導型の第１領域と第１伝導型の第３領域とに挟まれた第２伝導型の第２領域の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。
【００２７】
本発明の別の半導体装置は、第１伝導型の第３領域の一部上に第２伝導型の第２領域が形成され、さらに第２伝導型の第２領域上に第１伝導型の第１領域が積まれて形成されているため、デバイスの縮小化が図れ、また、第１伝導型の第１領域および第２伝導型の第１領域が半導体基体より上に形成されていることで、第１伝導型の第１領域と第１伝導型の第３領域とに挟まれた第２伝導型の第１領域の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。
【００２８】
本発明の半導体装置の製造方法は、第２伝導型の第２領域上に第１伝導型の第１領域を積むように形成するため、デバイスの縮小化が図れ、また、第１伝導型の第１領域が半導体基体より上に形成することから、第１伝導型の第１領域と第１伝導型の第３領域とに挟まれた第２伝導型の第１領域の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。
【００２９】
本発明の半導体装置の別の製造方法は、第１伝導型の第３領域の一部上に第２伝導型の第２領域を形成し、さらに第２伝導型の第２領域上に第１伝導型の第１領域を積むように形成するため、デバイスの縮小化が図れ、また、第１伝導型の第１領域および第２伝導型の第１領域を半導体基体より上に形成することから、第１伝導型の第１領域と第１伝導型の第３領域とに挟まれた第２伝導型の第１領域の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。
【発明を実施するための最良の形態】
【００３０】
本発明の半導体装置に係る一実施の形態の第１例を、図１の概略構成断面図によって説明する。
【００３１】
図１に示すように、半導体装置１は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
【００３２】
半導体基板２１には、素子形成領域を分離する素子分離領域（図示せず）が形成され、この半導体基板２１の素子形成領域の少なくとも上層は第１伝導型（ｐ型）の領域に形成されていて、この領域がサイリスタの第２ｐ型領域ｐ２になっている。この半導体基板２１には例えばシリコン基板を用いる。上記第２領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）が５×１０18ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２領域ｐ２のドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００３３】
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。このゲート電極２３上にはハードマスク２４が形成されていてもよい。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
【００３４】
上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極２３を形成する際に用いたハードマスク２４をゲート電極２３上に残してもよい。このハードマスク２４は、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【００３５】
上記ゲート電極２３の側壁にはサイドウォール２５、２６が形成されている。このサイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。
【００３６】
上記ゲート電極２３の一方側の上記半導体基板２１には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１は、例えばｎ型ドーパントのリン（Ｐ）を、例えばドーパント濃度が１．５×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりに、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。
【００３７】
上記ゲート電極２３の他方側の上記半導体基板２１には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２は、例えばｎ型ドーパントのヒ素（Ａｓ）を、例えばドーパント濃度が１×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のｎ型ドーパントを用いることもできる。
【００３８】
さらに、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６等を被覆する第１絶縁膜４１が形成されている。この第１絶縁膜４１は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。また、上記第１ｎ型領域ｎ１上の上記第１絶縁膜４１には開口部４２が形成されている。上記第１ｎ型領域ｎ１上の上記開口部４２には、第１伝導型（ｐ型）の第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により例えば２００ｎｍの膜厚に形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3としてある。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
【００３９】
さらに、第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、第２ｎ型領域ｎ２にはカソード電極Ｋが接続されている。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上に、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【００４０】
本発明の半導体装置１は、第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１が積まれて形成されているため、デバイスの縮小化が図れ、また、第１ｐ型領域ｐ１が半導体基板２１より上に形成されていることで、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代まで有望なデバイスとなるという利点がある。
【００４１】
次に、本発明の半導体装置に係る一実施の形態の第１例の変形例を、図２の概略構成断面図によって説明する。この変形例は、前記第１例のエピタキシャル成長をホール内に形成したものである。
【００４２】
図２に示すように、半導体装置２は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
【００４３】
半導体基板２１には、素子形成領域を分離する素子分離領域（図示せず）が形成され、この半導体基板２１の素子形成領域の少なくとも上層は第１伝導型（ｐ型）の領域に形成されていて、この領域がサイリスタの第２ｐ型領域ｐ２になっている。この半導体基板２１には例えばシリコン基板を用いる。上記第２領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）が５×１０18ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２領域ｐ２のドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００４４】
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。このゲート電極２３上にはハードマスク２４が形成されていてもよい。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
【００４５】
上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極２３を形成する際に用いたハードマスク２４をゲート電極２３上に残してもよい。このハードマスク２４は、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【００４６】
上記ゲート電極２３の側壁にはサイドウォール２５、２６が形成されている。このサイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。
【００４７】
上記ゲート電極２３の一方側の上記半導体基板２１には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１は、例えばｎ型ドーパントのリン（Ｐ）を、例えばドーパント濃度が１．５×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。
【００４８】
上記ゲート電極２３の他方側の上記半導体基板２１には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２は、例えばｎ型ドーパントのヒ素（Ａｓ）を、例えばドーパント濃度が１×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のｎ型ドーパントを用いることもできる。
【００４９】
さらに、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６等を被覆する第１絶縁膜５１が形成されている。この第１絶縁膜５１は、例えば酸化シリコン膜（例えば、高密度プラズマ酸化シリコン膜）で形成され、例えば５００ｎｍの厚さに形成され、表面が例えば平坦化されている。また、上記第１ｎ型領域ｎ１上の上記第１絶縁膜５１には開口部（ホール）５２が形成されている。上記第１ｎ型領域ｎ１上の上記開口部５２には、第１伝導型（ｐ型）の第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により例えば２００ｎｍの膜厚に形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3としてある。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
【００５０】
さらに、第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、第２ｎ型領域ｎ２にはカソード電極Ｋが接続されている。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上に、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【００５１】
本発明の半導体装置２は、第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１が開口部５２内に自己整合的に積まれて形成されているため、前記第１例よりもさらなるデバイスの縮小化が図れ、また、第１ｐ型領域ｐ１が半導体基板２１より上に形成されていることで、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代まで有望なデバイスとなるという利点がある。
【００５２】
次に、本発明の半導体装置に係る一実施の形態の第２例を、図３の概略構成断面図によって説明する。
【００５３】
図３に示すように、半導体装置３は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
【００５４】
半導体基板２１には、素子形成領域を分離する素子分離領域（図示せず）が形成され、この半導体基板２１の素子形成領域の少なくとも上層は第１伝導型（ｐ型）の領域に形成されていて、この領域がサイリスタの第２ｐ型領域ｐ２になっている。この半導体基板２１には例えばシリコン基板を用いる。上記第２領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）が５×１０18ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２領域ｐ２のドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００５５】
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。このゲート電極２３上にはハードマスク２４が形成されていてもよい。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
【００５６】
上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極２３を形成する際に用いたハードマスク２４をゲート電極２３上に残してもよい。このハードマスク２４は、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【００５７】
上記ゲート電極２３の側壁にはサイドウォール２５、２６が形成されている。このサイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。
【００５８】
上記ゲート電極２３の一方側の上記半導体基板２１には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１は、例えばｎ型ドーパントのリン（Ｐ）を、例えばドーパント濃度が１．５×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。
【００５９】
また、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６等を被覆する第１絶縁膜４１が形成されている。この第１絶縁膜４１は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。また、上記第１ｎ型領域ｎ１上の上記第１絶縁膜４１には開口部４２が形成されている。上記第１ｎ型領域ｎ１上の上記開口部１８には、第１伝導型（ｐ型）の第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により例えば２００ｎｍの膜厚に形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3としてある。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
【００６０】
また、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６、第１ｐ型領域ｐ１等を被覆する第２絶縁膜４３が形成されている。この第１絶縁膜４３は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。また、上記第２ｎ型領域が形成される領域の上記第２絶縁膜４３および第１絶縁膜４１には開口部４４が形成されている。上記第２ｎ型領域ｎ２が形成される上記開口部４４には、第２伝導型（ｎ型）の第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２は、例えばｎ型ドーパントのヒ素（Ａｓ）を、例えばドーパント濃度が１×１０20ｃｍ-3になるように導入して、例えば２００ｎｍの厚さに形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、ヒ素の代わりに、リン、アンチモン等のｎ型ドーパントを用いることもできる。
【００６１】
さらに、第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、第２ｎ型領域ｎ２にはカソード電極Ｋが接続されている。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上に、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【００６２】
本発明の半導体装置３は、第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１が積まれて形成され、さらに、第２ｐ型領域ｐ２上に第２ｎ型領域ｎ２が積まれて形成されているため、デバイスの縮小化が図れる。また、第１ｐ型領域ｐ１が半導体基板２１より上に形成されていることで、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代まで有望なデバイスとなるという利点がある。
【００６３】
次に、本発明の半導体装置に係る一実施の形態の第２例の変形例を、図４の概略構成断面図によって説明する。この変形例は、前記第２例のエピタキシャル成長をホール内に形成したものである。
【００６４】
図４に示すように、半導体装置４は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
【００６５】
半導体基板２１には、素子形成領域を分離する素子分離領域（図示せず）が形成され、この半導体基板２１の素子形成領域の少なくとも上層は第１伝導型（ｐ型）の領域に形成されていて、この領域がサイリスタの第２ｐ型領域ｐ２になっている。この半導体基板２１には例えばシリコン基板を用いる。上記第２領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）が５×１０18ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２領域ｐ２のドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００６６】
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。このゲート電極２３上にはハードマスク２４が形成されていてもよい。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
【００６７】
上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極２３を形成する際に用いたハードマスク２４をゲート電極２３上に残してもよい。このハードマスク２４は、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【００６８】
上記ゲート電極２３の側壁にはサイドウォール２５、２６が形成されている。このサイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。
【００６９】
さらに、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６等を被覆する第１絶縁膜５１が形成されている。この第１絶縁膜５１は、例えば酸化シリコン膜（例えば、高密度プラズマ酸化シリコン膜）で形成され、例えば５００ｎｍの厚さに形成され、表面が例えば平坦化されている。また、上記第１ｎ型領域ｎ１上の上記第１絶縁膜５１には開口部（ホール）５２が形成されている。上記第１ｎ型領域ｎ１上の上記開口部５２には、第１伝導型（ｐ型）の第１ｐ型領域ｐ１が形成されている。なお、図示はしていないが、上記開口部５２の側壁を、選択エピタキシャル成長の選択性をさらに高めるために例えば窒化シリコン膜で被覆してあってもよい。上記第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により例えば２００ｎｍの膜厚に形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3としてある。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
【００７０】
また、上記ゲート電極２３を挟んで上記第１ｐ型領域ｐ１とは反対側の上記第１絶縁膜５１には開口部（ホール）５３が形成されている。この開口部５３内を含む上記第１絶縁膜５１表面には窒化シリコン膜からなる第２絶縁膜５５を形成してもよい。この場合には、開口部５３の底部の第２絶縁膜５５は除去されている。そして、上記開口部５３の内部には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２は、例えばｎ型ドーパントのヒ素（Ａｓ）を、例えばドーパント濃度が１×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のｎ型ドーパントを用いることもできる。
【００７１】
さらに、第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、第２ｎ型領域ｎ２にはカソード電極Ｋが接続されている。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上には、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【００７２】
本発明の半導体装置４は、第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１が開口部５２内に自己整合的に積まれて形成され、さらに、第２ｐ型領域ｐ２上に第２ｎ型領域ｎ２が開口部５３内に自己整合的に積まれて形成されているため、前記第３例よりもさらなるデバイスの縮小化が図れ、また、第１ｐ型領域ｐ１が半導体基板２１より上に形成されていることで、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代まで有望なデバイスとなるという利点がある。
【００７３】
次に、本発明の半導体装置に係る一実施の形態の第３例を、図５の概略構成断面図によって説明する。
【００７４】
図５に示すように、半導体装置５は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
【００７５】
半導体基板２１には、素子形成領域を分離する素子分離領域（図示せず）が形成され、この半導体基板２１の素子形成領域の少なくとも上層は第１伝導型（ｐ型）の領域に形成されていて、この領域がサイリスタの第２ｐ型領域ｐ２になっている。この半導体基板２１には例えばシリコン基板を用いる。上記第２領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）が５×１０18ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２領域ｐ２のドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００７６】
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。このゲート電極２３上にはハードマスク２４が形成されていてもよい。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
【００７７】
上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極２３を形成する際に用いたハードマスク２４をゲート電極２３上に残してもよい。このハードマスク２４は、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【００７８】
上記ゲート電極２３の側壁にはサイドウォール２５、２６が形成されている。このサイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。
【００７９】
上記ゲート電極２３の他方側の上記半導体基板２１には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２は、例えばｎ型ドーパントのヒ素（Ａｓ）を、例えばドーパント濃度が１×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のｎ型ドーパントを用いることもできる。
【００８０】
さらに、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６等を被覆する第１絶縁膜４１が形成されている。この第１絶縁膜４１は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。また、上記ゲート電極２３の一方側（図面右側）でサイドウォール２６を介した上記第２ｐ型領域ｐ２上の上記第１絶縁膜４１には開口部４２が形成されている。上記第２ｐ型領域ｐ２上の上記開口部４２には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１は、例えばｎ型ドーパントのリン（Ｐ）を、例えばドーパント濃度が１．５×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。
【００８１】
さらに、上記第１ｎ型領域ｎ１上には第１伝導型（ｐ型）の第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により例えば２００ｎｍの膜厚に形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3としてある。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
【００８２】
さらに、第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、第２ｎ型領域ｎ２にはカソード電極Ｋが接続されている。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上に、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【００８３】
上記半導体装置５は、第２ｐ型領域ｐ２の一部上に第１ｎ型領域ｎ１が形成され、さらに第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１が積まれて形成されているため、デバイスの縮小化が図れ、また、第１ｐ型領域ｐ１および第１ｎ型領域ｎ１が半導体基板２１より上に形成されていることで、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代まで有望なデバイスとなるという利点がある。
【００８４】
次に、本発明の半導体装置に係る一実施の形態の第３例の変形例を、図６の概略構成断面図によって説明する。この変形例は、前記第３例のエピタキシャル成長をホール内に形成したものである。
【００８５】
図６に示すように、半導体装置６は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
【００８６】
半導体基板２１には、素子形成領域を分離する素子分離領域（図示せず）が形成され、この半導体基板２１の素子形成領域の少なくとも上層は第１伝導型（ｐ型）の領域に形成されていて、この領域がサイリスタの第２ｐ型領域ｐ２になっている。この半導体基板２１には例えばシリコン基板を用いる。上記第２領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）が５×１０18ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２領域ｐ２のドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００８７】
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。このゲート電極２３上にはハードマスク２４が形成されていてもよい。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
【００８８】
上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極２３を形成する際に用いたハードマスク２４をゲート電極２３上に残してもよい。このハードマスク２４は、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【００８９】
上記ゲート電極２３の側壁にはサイドウォール２５、２６が形成されている。このサイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。
【００９０】
上記ゲート電極２３の一方側（図面左側）の上記半導体基板２１には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２は、例えばｎ型ドーパントのヒ素（Ａｓ）を、例えばドーパント濃度が１×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のｎ型ドーパントを用いることもできる。
【００９１】
さらに、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６等を被覆する第１絶縁膜５４１が形成されている。この第１絶縁膜５１は、例えば酸化シリコン膜（例えば、高密度プラズマ酸化シリコン膜）で形成され、例えば５００ｎｍの厚さに形成され、表面が例えば平坦化されている。また、上記ゲート電極２３の一方側（図面右側）でサイドウォール２６を介した上記第２ｐ型領域ｐ２上の上記第１絶縁膜５１には開口部（ホール）５２が形成されている。この開口部５２の側壁に、図示はしないが選択エピタキシャル成長の選択性をさらに高めるために窒化シリコン膜が形成してあってもよい。上記第２ｐ型領域ｐ２上の上記開口部５２には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１は、例えばｎ型ドーパントのリン（Ｐ）を、例えばドーパント濃度が１．５×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。また、上記第１ｎ型領域ｎ１の膜厚は５０ｎｍ〜３００ｎｍ程度が望ましく、一例として例えば１００ｎｍとした。
【００９２】
さらに、上記第１ｎ型領域ｎ１上には第１伝導型（ｐ型）の第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により例えば２００ｎｍの膜厚に形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3としてある。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
【００９３】
さらに、第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、第２ｎ型領域ｎ２にはカソード電極Ｋが接続されている。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上に、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【００９４】
上記半導体装置６は、第２ｐ型領域ｐ２の一部上に第１ｎ型領域ｎ１が形成され、さらに第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１が積まれて形成されているため、デバイスの縮小化が図れる。しかも、開口部５２内に自己整合的に第１ｎ型領域ｎ１と第１ｐ型領域ｐ１とが形成されているため、セル面積の縮小化が一段と図れる。また、第１ｐ型領域ｐ１および第１ｎ型領域ｎ１が半導体基板２１より上に形成されていることで、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代まで有望なデバイスとなるという利点がある。
【００９５】
次に、本発明の半導体装置に係る一実施の形態の第４例を、図７の概略構成断面図によって説明する。
【００９６】
図７に示すように、半導体装置７は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
【００９７】
半導体基板２１には、素子形成領域を分離する素子分離領域（図示せず）が形成され、この半導体基板２１の素子形成領域の少なくとも上層は第１伝導型（ｐ型）の領域に形成されていて、この領域がサイリスタの第２ｐ型領域ｐ２になっている。この半導体基板２１には例えばシリコン基板を用いる。上記第２領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）が５×１０18ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２領域ｐ２のドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００９８】
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。このゲート電極２３上にはハードマスク２４が形成されていてもよい。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
【００９９】
上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極２３を形成する際に用いたハードマスク２４をゲート電極２３上に残してもよい。このハードマスク２４は、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【０１００】
上記ゲート電極２３の側壁にはサイドウォール２５、２６が形成されている。このサイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。
【０１０１】
さらに、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６等を被覆する第１絶縁膜４１が形成されている。この第１絶縁膜４１は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。また、上記ゲート電極２３の一方側（図面右側）でサイドウォール２６を介した上記第２ｐ型領域ｐ２上の上記第１絶縁膜４１には開口部４２が形成されている。上記第２ｐ型領域ｐ２上の上記開口部４２には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１は、例えばｎ型ドーパントのリン（Ｐ）を、例えばドーパント濃度が１．５×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。
【０１０２】
さらに、上記第１ｎ型領域ｎ１上には第１伝導型（ｐ型）の第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により例えば２００ｎｍの膜厚に形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3としてある。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
【０１０３】
さらに、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６、第１ｐ型領域ｐ１等を被覆する第２絶縁膜４３が形成されている。この第２絶縁膜４３は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。また、上記ゲート電極２３の他方側（図面左側）でサイドウォール２５を介した上記第２ｐ型領域ｐ２上の上記第１絶縁膜４１、第２絶縁膜４３には開口部４４が形成されている。
【０１０４】
上記第２ｐ型領域ｐ２上の開口部４４には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２は、例えばｎ型ドーパントのヒ素（Ａｓ）を、例えばドーパント濃度が１×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のｎ型ドーパントを用いることもできる。
【０１０５】
さらに、第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、第２ｎ型領域ｎ２にはカソード電極Ｋが接続されている。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上に、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【０１０６】
上記半導体装置７は、第２ｐ型領域ｐ２の一部上に第１ｎ型領域ｎ１、第１ｐ型領域ｐ１が順に積まれて形成され、さらに、第２ｐ型領域ｐ２上に第２ｎ型領域ｎ２が積まれて形成されているため、デバイスの縮小化が図れ、また、第１ｐ型領域ｐ１および第１ｎ型領域ｎ１が半導体基板２１より上に形成されていることで、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代まで有望なデバイスとなるという利点がある。
【０１０７】
次に、本発明の半導体装置に係る一実施の形態の第４例の変形例を、図８の概略構成断面図によって説明する。この変形例は、前記第４例のエピタキシャル成長をホール内に形成したものである。
【０１０８】
図８に示すように、半導体装置８は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
【０１０９】
半導体基板２１には、素子形成領域を分離する素子分離領域（図示せず）が形成され、この半導体基板２１の素子形成領域の少なくとも上層は第１伝導型（ｐ型）の領域に形成されていて、この領域がサイリスタの第２ｐ型領域ｐ２になっている。この半導体基板２１には例えばシリコン基板を用いる。上記第２領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）が５×１０18ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２領域ｐ２のドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【０１１０】
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。このゲート電極２３上にはハードマスク２４が形成されていてもよい。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
【０１１１】
上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極２３を形成する際に用いたハードマスク２４をゲート電極２３上に残してもよい。このハードマスク２４は、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【０１１２】
上記ゲート電極２３の側壁にはサイドウォール２５、２６が形成されている。このサイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。
【０１１３】
さらに、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６等を被覆する第１絶縁膜５１が形成されている。この第１絶縁膜５１は、例えば酸化シリコン膜（例えば、高密度プラズマ酸化シリコン膜）で形成され、例えば５００ｎｍの厚さに形成され、表面が例えば平坦化されている。また、上記ゲート電極２３の一方側（図面右側）でサイドウォール２６を介した上記第２ｐ型領域ｐ２上の上記第１絶縁膜５１には開口部（ホール）５２が形成されている。上記第２ｐ型領域ｐ２上の上記開口部５２には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１は、例えばｎ型ドーパントのリン（Ｐ）を、例えばドーパント濃度が１．５×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。また、上記第１ｎ型領域ｎ１の膜厚は５０ｎｍ〜３００ｎｍ程度が望ましく、一例として例えば１００ｎｍとした。
【０１１４】
さらに、上記第１ｎ型領域ｎ１上には第１伝導型（ｐ型）の第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により例えば２００ｎｍの膜厚に形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3としてある。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
【０１１５】
さらに、上記ゲート電極２３の他方側（図面左側）でサイドウォール２５を介した上記第２ｐ型領域ｐ２上の上記第１絶縁膜５１には開口部（ホール）５３が形成されている。さらに上記第１絶縁膜５１、第１ｐ型領域ｐ１等を被覆する第２絶縁膜５５が形成されている。この第２絶縁膜５５は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成されている。そして、上記開口部５３の底部の上記第２絶縁膜５５は除去されている。
【０１１６】
上記第２ｐ型領域ｐ２上の上記開口部５３には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２は、例えばｎ型ドーパントのヒ素（Ａｓ）を、例えばドーパント濃度が１×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のｎ型ドーパントを用いることもできる。
【０１１７】
さらに、第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、第２ｎ型領域ｎ２にはカソード電極Ｋが接続されている。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上に、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【０１１８】
上記半導体装置８は、第２ｐ型領域ｐ２の一部上に第１ｎ型領域ｎ１、第１ｐ型領域ｐ１が順に積まれて形成され、さらに、第２ｐ型領域ｐ２上に第２ｎ型領域ｎ２が積まれて形成されているため、デバイスの縮小化が図れる。しかも、開口部５２内に自己整合的に第１ｎ型領域ｎ１と第１ｐ型領域ｐ１とが形成され、また開口部５３内に自己整合的に第２ｎ型領域ｎ２が形成されているため、セル面積の縮小化が一段と図れる。また、第１ｐ型領域ｐ１および第１ｎ型領域ｎ１が半導体基板２１より上に形成されていることで、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代まで有望なデバイスとなるという利点がある。
【０１１９】
次に、本発明の半導体装置に係る一実施の形態の第５例を、図９の概略構成断面図によって説明する。
【０１２０】
図９に示すように、半導体装置９は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有するものである。
【０１２１】
この半導体装置９は、前記図１によって説明した半導体装置１において、第１ｎ型領域ｎ１上に、この第１ｎ型領域ｎ１と同様な濃度の拡散防止層３１が例えばｎ型エピタキシャル層で１０ｎｍ〜５０ｎｍの厚さに形成されていて、この拡散防止層３１上に第１ｐ型領域ｐ１が形成されているものである。したがって、半導体基板２１、ゲート絶縁膜２２、ゲート電極２３、ハードマスク２４、サイドウォール２５、２６、第１絶縁膜４１、開口部４２等は前記図１によって説明した構成と同様である。
【０１２２】
上記半導体装置９では、第１ｎ型領域ｎ１上にｎ型エピタキシャル層の拡散防止層３１が形成され、その上部に第１ｐ型領域ｐ１が形成されていることから、第１ｐ型領域ｐ１中の不純物が半導体基板２１側に拡散するのを抑制することができる。また、前記第１例の半導体装置１と同様なる作用効果が得られる。さらに、拡散防止層３１は第１ｐ型領域ｐ１下に形成されているため、拡散防止層３１を形成することによるセル面積の増加はない。
【０１２３】
次に、本発明の半導体装置に係る一実施の形態の第５例の変形例を、図１０の概略構成断面図によって説明する。この変形例は、前記第５例のエピタキシャル成長をホール内に形成したものである。
【０１２４】
図１０に示すように、半導体装置１０は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有するものである。
【０１２５】
この半導体装置１０は、前記図２によって説明した半導体装置２において、第１ｎ型領域ｎ１上に、この第１ｎ型領域ｎ１と同様な濃度の拡散防止層３１が例えばｎ型エピタキシャル層で１０ｎｍ〜５０ｎｍの厚さに形成されていて、この拡散防止層３１上に第１ｐ型領域ｐ１が形成されているものである。したがって、半導体基板２１、ゲート絶縁膜２２、ゲート電極２３、ハードマスク２４、サイドウォール２５、２６、第１絶縁膜５１、開口部５２等は前記図２によって説明した構成と同様である。
【０１２６】
上記半導体装置１０では、第１ｎ型領域ｎ１上にｎ型エピタキシャル層の拡散防止層３１が形成され、その上部に第１ｐ型領域ｐ１が形成されていることから、第１ｐ型領域ｐ１中の不純物が半導体基板２１側に拡散するのを抑制することができる。また、前記第２例の半導体装置２と同様なる作用効果が得られる。さらに、開口部５２内に自己整合的にｎ型エピタキシャル層の拡散防止層３１と第１ｐ型領域ｐ１とが形成されているため、拡散防止層３１を形成することによるセル面積の増加はない。
【０１２７】
次に、本発明の半導体装置に係る一実施の形態の第６例を、図１１の概略構成断面図によって説明する。
【０１２８】
図１１に示すように、半導体装置１１は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有するものである。
【０１２９】
この半導体装置１１は、前記図３によって説明した半導体装置３において、第２ｎ型領域ｎ２が形成される第２ｐ型領域ｐ２上に、この第２ｐ型領域ｐ２と同様な濃度の拡散防止層３２が例えばｐ型エピタキシャル層で１０ｎｍ〜５０ｎｍの厚さに形成されていて、この拡散防止層３２上に第２ｎ型領域ｎ２が形成されているものである。したがって、半導体基板２１、ゲート絶縁膜２２、ゲート電極２３、ハードマスク２４、サイドウォール２５、２６、第１絶縁膜４１、開口部４２、第２絶縁膜４３、開口部４４等は前記図３によって説明した構成と同様である。
【０１３０】
上記半導体装置１１では、第２ｎ型領域ｎ２が形成される第２ｐ型領域ｐ２上にｐ型エピタキシャル層の拡散防止層３２が形成され、その上部に第２ｎ型領域ｎ２が形成されていることから、第２ｎ型領域ｎ２中の不純物が半導体基板に拡散するのを抑制することができる。また、前記第３例の半導体装置３と同様なる作用効果が得られる。さらに、拡散防止層３２は第２ｎ型領域ｎ２下に形成されているため、拡散防止層３２を形成することによるセル面積の増加はない。
【０１３１】
次に、本発明の半導体装置に係る一実施の形態の第６例の変形例を、図１２の概略構成断面図によって説明する。この変形例は、前記第６例のエピタキシャル成長をホール内に形成したものである。
【０１３２】
図１２に示すように、半導体装置１２は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有するものである。
【０１３３】
この半導体装置１２は、前記図４によって説明した半導体装置４において、第２ｎ型領域ｎ２が形成される第２ｐ型領域ｐ２上に、この第２ｐ型領域ｐ２と同様な濃度の拡散防止層３２が例えばｐ型エピタキシャル層で１０ｎｍ〜５０ｎｍの厚さに形成されていて、この拡散防止層３２上に第２ｎ型領域ｎ２が形成されているものである。したがって、半導体基板２１、ゲート絶縁膜２２、ゲート電極２３、ハードマスク２４、サイドウォール２５、２６、第１絶縁膜５１、開口部５２、５３、第２絶縁膜５５等は前記図４によって説明した構成と同様である。
【０１３４】
上記半導体装置１２では、第２ｎ型領域ｎ２が形成される第２ｐ型領域ｐ２上にｐ型エピタキシャル層の拡散防止層３２が形成され、その上部に第２ｎ型領域ｎ２が形成されていることから、第２ｎ型領域ｎ２中の不純物が半導体基板２１側に拡散するのを抑制することができる。また、前記第４例の半導体装置４と同様なる作用効果が得られる。さらに、開口部５３内に自己整合的に拡散防止層３２と第２ｎ型領域ｎ２とが形成されているため、拡散防止層３２を形成することによるセル面積の増加はない。
【０１３５】
次に、本発明の半導体装置に係る一実施の形態の第７例を、図１３の概略構成断面図によって説明する。
【０１３６】
図１３に示すように、半導体装置１３は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有するものである。
【０１３７】
この半導体装置１３は、前記図３によって説明した半導体装置３において、第１ｎ型領域ｎ１上に、この第１ｎ型領域ｎ１と同様な濃度の拡散防止層３１が例えばｎ型エピタキシャル層で１０ｎｍ〜５０ｎｍの厚さに形成されていて、この拡散防止層３１上に第１ｐ型領域ｐ１が形成されている。さらに、第２ｎ型領域ｎ２が形成される第２ｐ型領域ｐ２上に、この第２ｐ型領域ｐ２と同様な濃度の拡散防止層３２が例えばｐ型エピタキシャル層で１０ｎｍ〜５０ｎｍの厚さに形成されていて、この拡散防止層３２上に第２ｎ型領域ｎ２が形成されているものである。したがって、半導体基板２１、ゲート絶縁膜２２、ゲート電極２３、ハードマスク２４、サイドウォール２５、２６、第１絶縁膜４１、開口部４２、第２絶縁膜４３、開口部４４等は前記図３によって説明した構成と同様である。
【０１３８】
上記半導体装置１３では、第１ｎ型領域ｎ１上にｎ型エピタキシャル層の拡散防止層３１が形成され、その上部に第１ｐ型領域ｐ１が形成されていることから、第１ｐ型領域ｐ１中の不純物が半導体基板２１側に拡散するのを抑制することができる。また、第２ｎ型領域ｎ２が形成される第２ｐ型領域ｐ２上にｐ型エピタキシャル層の拡散防止層３２が形成され、その上部に第２ｎ型領域ｎ２が形成されていることから、第２ｎ型領域ｎ２中の不純物が半導体基板２１側に拡散するのを抑制することができる。さらに、前記第３例の半導体装置３と同様なる作用効果が得られる。
【０１３９】
次に、本発明の半導体装置に係る一実施の形態の第７例の変形例を、図１４の概略構成断面図によって説明する。この変形例は、前記第７例のエピタキシャル成長をホール内に形成したものである。
【０１４０】
図１４に示すように、半導体装置１４は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有するものである。
【０１４１】
この半導体装置１４は、前記図４によって説明した半導体装置４において、第１ｎ型領域ｎ１上に、この第１ｎ型領域ｎ１と同様な濃度の拡散防止層３１が例えばｎ型エピタキシャル層で１０ｎｍ〜５０ｎｍの厚さに形成されていて、この拡散防止層３１上に第１ｐ型領域ｐ１が形成されている。さらに、第２ｎ型領域ｎ２が形成される第２ｐ型領域ｐ２上に、この第２ｐ型領域ｐ２と同様な濃度の拡散防止層３２が例えばｐ型エピタキシャル層が１０ｎｍ〜５０ｎｍの厚さに形成されていて、この拡散防止層３２上に第２ｎ型領域ｎ２が形成されているものである。したがって、半導体基板２１、ゲート絶縁膜２２、ゲート電極２３、ハードマスク２４、サイドウォール２５、２６、第１絶縁膜５１、開口部５２、５３、第２絶縁膜５５等は前記図４によって説明した構成と同様である。
【０１４２】
上記半導体装置１４では、第１ｎ型領域ｎ１上にｎ型エピタキシャル層の拡散防止層３１が形成され、その上部に第１ｐ型領域ｐ１が形成されていることから、第１ｐ型領域ｐ１中の不純物がシリコン基板１１側に拡散するのを抑制することができる。また、第２ｎ型領域ｎ２が形成される第２ｐ型領域ｐ２上にｐ型エピタキシャル層の拡散防止層３２が形成され、その上部に第２ｎ型領域ｎ２が形成されていることから、第２ｎ型領域ｎ２中の不純物がシリコン基板１１側に拡散するのを抑制することができる。さらに、前記第４例の半導体装置４と同様なる作用効果が得られる。さらに、開口部５２内に自己整合的に拡散防止層３１と第１ｐ型領域ｐ１とが形成されているため、拡散防止層３１を形成することによるセル面積の増加はない。また開口部５３内に自己整合的に拡散防止層３２と第２ｎ型領域ｎ２とが形成されているため、拡散防止層３２を形成することによるセル面積の増加はない。
【０１４３】
次に、本発明の半導体装置に係る一実施の形態の第８例を、図１５の概略構成断面図によって説明する。
【０１４４】
図１５に示すように、半導体装置１５は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有するものである。
【０１４５】
この半導体装置１５は、前記図１によって説明した半導体装置１において、第１ｎ型領域ｎ１上に、低濃度領域３３が形成され、この低濃度領域３３上に上記第１ｐ型領域ｐ１が形成されている。上記低濃度領域３３はノンドープ層もしくは上記第１ｎ型領域ｎ１よりも低濃度の第２伝導型（ｎ型）低濃度領域もしくは上記第１ｐ型領域ｐ１よりも低濃度の第１伝導型（ｐ型）低濃度領域で形成されている。例えば、第２伝導型（ｎ型）低濃度領域の場合には上記第１ｎ型領域ｎ１よりも１桁〜２桁程度低い濃度に形成され、第１伝導型（ｐ型）低濃度領域の場合には上記第１ｐ型領域ｐ１よりも１桁〜２桁程度低い濃度に形成され、また膜厚は例えば１０ｎｍ〜５０ｎｍ程度に形成されている。したがって、半導体基板２１、ゲート絶縁膜２２、ゲート電極２３、ハードマスク２４、サイドウォール２５、２６、第１絶縁膜４１、開口部４２等は前記図１によって説明した構成と同様である。
【０１４６】
上記半導体装置１５では、第１ｎ型領域ｎ１上に低濃度領域３３が形成され、その上部に第１ｐ型領域ｐ１が形成されていることから、電界が緩和され耐圧の向上が図れ、サイリスタ自体のリテンションの向上が見込める。また、前記第１例の半導体装置１と同様なる作用効果が得られる。
【０１４７】
次に、本発明の半導体装置に係る一実施の形態の第８例の変形例を、図１６の概略構成断面図によって説明する。この変形例は、前記第８例のエピタキシャル成長をホール内に形成したものである。
【０１４８】
図１６に示すように、半導体装置１６は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有するものである。
【０１４９】
この半導体装置１６は、前記図２によって説明した半導体装置２において、第１ｎ型領域ｎ１上に、低濃度領域３３が形成され、この低濃度領域３３上に上記第１ｐ型領域ｐ１が形成されている。上記低濃度領域３３はノンドープ層もしくは上記第１ｎ型領域ｎ１よりも低濃度の第２伝導型（ｎ型）低濃度領域もしくは上記第１ｐ型領域ｐ１よりも低濃度の第１伝導型（ｐ型）低濃度領域で形成されている。例えば、第２伝導型（ｎ型）低濃度領域の場合には上記第１ｎ型領域ｎ１よりも１桁〜２桁程度低い濃度に形成され、第１伝導型（ｐ型）低濃度領域の場合には上記第１ｐ型領域ｐ１よりも１桁〜２桁程度低い濃度に形成され、また膜厚は例えば１０ｎｍ〜５０ｎｍ程度に形成されている。したがって、半導体基板２１、ゲート絶縁膜２２、ゲート電極２３、ハードマスク２４、サイドウォール２５、２６、第１絶縁膜５１、開口部５２等は前記図２によって説明した構成と同様である。
【０１５０】
上記半導体装置１６では、第１ｎ型領域ｎ１上に低濃度領域３３が形成され、その上部に第１ｐ型領域ｐ１が形成されていることから、電界が緩和され耐圧の向上が図れ、サイリスタ自体のリテンションの向上が見込める。また、前記第２例の半導体装置２と同様なる作用効果が得られる。さらに、開口部５２内に自己整合的に低濃度領域３３と第１ｐ型領域ｐ１とが形成されているため、低濃度領域３３を形成することによるセル面積の増加はない。
【０１５１】
次に、本発明の半導体装置に係る一実施の形態の第９例を、図１７の概略構成断面図によって説明する。
【０１５２】
図１７に示すように、半導体装置１７は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有するものである。
【０１５３】
この半導体装置１７は、前記図３によって説明した半導体装置３において、第２ｎ型領域ｎ２が形成される第２ｐ型領域ｐ２上に、低濃度領域３４が形成され、この低濃度領域３４上に上記第２ｎ型領域ｎ２が形成されているものである。上記低濃度領域３４はノンドープ層もしくは上記第２ｎ型領域ｎ２よりも低濃度の第２伝導型（ｎ型）低濃度領域もしくは上記第２ｐ型領域ｐ２よりも低濃度の第２伝導型（ｐ型）低濃度領域で形成されている。例えば、第２伝導型（ｎ型）低濃度領域の場合には上記第２ｎ型領域ｎ２よりも１桁〜２桁程度低い濃度に形成され、第１伝導型（ｐ型）低濃度領域の場合には上記第２ｐ型領域ｐ２よりも１桁〜２桁程度低い濃度に形成され、また膜厚は例えば１０ｎｍ〜５０ｎｍ程度に形成されている。したがって、半導体基板２１、ゲート絶縁膜２２、ゲート電極２３、ハードマスク２４、サイドウォール２５、２６、第１絶縁膜４１、開口部４２、第２絶縁膜４３、開口部４４等は前記図３によって説明した構成と同様である。
【０１５４】
また、図示はしていないが、前記図１５によって説明した半導体装置１５のように、第１ｎ型領域ｎ１上で第１ｐ型領域ｐ１の下部に低濃度領域３３を形成してもよい。
【０１５５】
上記半導体装置１７では、第２ｎ型領域ｎ２が形成される第２ｐ型領域ｐ２上に低濃度領域３３が形成され、その上部に第２ｎ型領域ｎ２が形成されていることから、電界が緩和され耐圧の向上が図れ、サイリスタ自体のリテンションの向上が見込める。また、前記第３例の半導体装置３と同様なる作用効果が得られる。さらに、低濃度領域３４上に第２ｎ型領域ｎ２が形成されているため、低濃度領域３４を形成することによるセル面積の増加はない。
【０１５６】
次に、本発明の半導体装置に係る一実施の形態の第９例の変形例を、図１８の概略構成断面図によって説明する。この変形例は、前記第９例のエピタキシャル成長をホール内に形成したものである。
【０１５７】
この半導体装置１８は、前記図４によって説明した半導体装置４において、第２ｎ型領域ｎ２が形成される第２ｐ型領域ｐ２上に、低濃度領域３４が形成され、この低濃度領域３４上に上記第２ｎ型領域ｎ２が形成されているものである。上記低濃度領域３４はノンドープ層もしくは上記第２ｎ型領域ｎ２よりも低濃度の第２伝導型（ｎ型）低濃度領域もしくは上記第２ｐ型領域ｐ２よりも低濃度の第２伝導型（ｐ型）低濃度領域で形成されている。例えば、第２伝導型（ｎ型）低濃度領域の場合には上記第２ｎ型領域ｎ２よりも１桁〜２桁程度低い濃度に形成され、第１伝導型（ｐ型）低濃度領域の場合には上記第２ｐ型領域ｐ２よりも１桁〜２桁程度低い濃度に形成され、また膜厚は例えば１０ｎｍ〜５０ｎｍ程度に形成されている。したがって、半導体基板２１、ゲート絶縁膜２２、ゲート電極２３、ハードマスク２４、サイドウォール２５、２６、第１絶縁膜５１、開口部５２、５３、第２絶縁膜５５等は前記図４によって説明した構成と同様である。
【０１５８】
また、図示はしていないが、前記図１６によって説明した半導体装置１６のように、第１ｎ型領域ｎ１上に低濃度領域３３を形成してもよい。
【０１５９】
上記半導体装置１８では、第２ｎ型領域ｎ２が形成される第２ｐ型領域ｐ２上に低濃度領域３４が形成され、その上部に第２ｎ型領域ｎ２が形成されていることから、電界が緩和され耐圧の向上が図れ、サイリスタ自体のリテンションの向上が見込める。また、前記第４例の半導体装置４と同様なる作用効果が得られる。さらに、開口部５３内に自己整合的に低濃度領域３４と第２ｎ型領域ｎ２とが形成されているため、低濃度領域３４を形成することによるセル面積の増加はない。
【０１６０】
次に、本発明の半導体装置に係る一実施の形態の第１０例を、図１９の概略構成断面図によって説明する。この第１０例は、前記第１例〜第９例（その変形例も含む）において、第３領域である第２ｐ型領域ｐ２を半導体基板２１上に形成したものである。図１９では、前記図７によって説明した構成に適用した一例を示した。
【０１６１】
図１９に示すように、半導体装置１９は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
【０１６２】
半導体基板２１上には、第１伝導型（ｐ型）の領域に形成されていて、この領域がサイリスタの第２ｐ型領域ｐ２になっている。この半導体基板２１には例えばシリコン基板を用いる。上記第２領域ｐ２は、例えば、シリコンエピタキシャル成長層で形成されている。その膜厚は、例えば５０ｎｍ〜２５０ｎｍの厚さに設定されている。また上記シリコンエピタキシャル成長層にはｐ型ドーパントとしてホウ素（Ｂ）が５×１０18ｃｍ-3程度のドーパント濃度で導入されている。この第２領域ｐ２のドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【０１６３】
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。このゲート電極２３上にはハードマスク２４が形成されていてもよい。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
【０１６４】
上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極２３を形成する際に用いたハードマスク２４をゲート電極２３上に残してもよい。このハードマスク２４は、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【０１６５】
上記ゲート電極２３の側壁にはサイドウォール２５、２６が形成されている。このサイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。
【０１６６】
さらに、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６等を被覆する第１絶縁膜４１が形成されている。この第１絶縁膜４１は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。また、上記ゲート電極２３の一方側（図面右側）でサイドウォール２６を介した上記第２ｐ型領域ｐ２上の上記第１絶縁膜４１には開口部４２が形成されている。上記第２ｐ型領域ｐ２上の上記開口部４２には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１は、例えばｎ型ドーパントのリン（Ｐ）を、例えばドーパント濃度が１．５×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。
【０１６７】
さらに、上記第１ｎ型領域ｎ１上には第１伝導型（ｐ型）の第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により例えば２００ｎｍの膜厚に形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3としてある。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
【０１６８】
さらに、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６、第１ｐ型領域ｐ１等を被覆する第２絶縁膜４３が形成されている。この第２絶縁膜４３は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。また、上記ゲート電極２３の他方側（図面左側）でサイドウォール２５を介した上記第２ｐ型領域ｐ２上の上記第１絶縁膜４１、第２絶縁膜４３には開口部４４が形成されている。
【０１６９】
上記第２ｐ型領域ｐ２上の開口部４４には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２は、例えばｎ型ドーパントのヒ素（Ａｓ）を、例えばドーパント濃度が１×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のｎ型ドーパントを用いることもできる。
【０１７０】
さらに、第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、第２ｎ型領域ｎ２にはカソード電極Ｋが接続されている。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上に、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【０１７１】
上記半導体装置１９は、第２ｐ型領域ｐ２がシリコンエピタキシャル成長層で形成されていることから、第２ｐ型領域ｐ２の膜厚、不純物濃度プロファイル等を制度よく制御して成膜することができるので、半導体装置１９（サイリスタ）のホールド電流、ホールド電圧、ＯＮ／ＯＦＦ速度等のサイリスタ特性の制御が容易になる。したがって、所望の特性を有するサイリスタを形成することが容易になる。さらに、第２ｐ型領域ｐ２の厚さが薄くなるので、その体積を小さくでき、これによってサイリスタの動作速度が速くなる。また、サイリスタ部分が半導体基板２１より持ち上がることから、素子分離が容易になり、素子分離幅を小さくすることができるので、セルサイズの縮小化が図れる。
【０１７２】
また、第２ｐ型領域ｐ２の一部上に第１ｎ型領域ｎ１、第１ｐ型領域ｐ１が順に積まれて形成され、さらに、第２ｐ型領域ｐ２上に第２ｎ型領域ｎ２が積まれて形成されているため、デバイスの縮小化が図れ、また、第１ｐ型領域ｐ１および第１ｎ型領域ｎ１が半導体基板２１より上に形成されていることで、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代まで有望なデバイスとなるという利点がある。
【０１７３】
上記第１０例で説明したように、第２ｐ型領域ｐ２を半導体基板２１上にシリコンエピタキシャル成長層で形成する構成は、上記第１例〜第９例（各例の変形例も含む）のいずれの構成にも適用することが可能である。上記第１例〜第９例（各例の変形例も含む）の各構成に対して適用した場合も、上記同様に、サイリスタのホールド電流、ホールド電圧、ＯＮ／ＯＦＦ速度等のサイリスタ特性の制御が容易になる。したがって、所望の特性を有するサイリスタを形成することが容易になる。さらに、第２ｐ型領域ｐ２の厚さが薄くなるので、その体積を小さくでき、これによってサイリスタの動作速度が速くなる。また、サイリスタ部分が半導体基板２１より持ち上がることから、素子分離が容易になり、素子分離幅を小さくすることができるので、セルサイズの縮小化が図れる。
【０１７４】
次に、本発明の半導体装置に係る一実施の形態の第１１例を、図２０の概略構成断面図によって説明する。この第１１例は、サイリスタ形成領域と選択トランジスタ形成領域とを区分する素子分離領域とサイリスタの第３領域である第２ｐ型領域ｐ２との関係を説明するものであり、前記第１例〜第１０例（その変形例も含む）において適用することができる。この第１１例では、一例として、前記図７によって説明したサイリスタを用いた。
【０１７５】
図２０に示すように、半導体基板２１には、サイリスタ形成領域７１と選択トランジスタ形成領域７２を電気的に区分する素子分離領域７３が形成されている。上記サイリスタ形成領域７１は半導体基板２１に形成された第２伝導型（以下ｎ型とする）のｎ型ウエル領域７４からなり、その深さ方向の接合位置が素子分離領域７３の深さ方向端部より浅い位置に形成されている。この半導体基板２１には例えばシリコン基板を用いる。
【０１７６】
上記半導体基板２１のｎ型ウエル領域７４には、前記図７によって説明したように、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造が形成されている。以下、詳細に説明する。
【０１７７】
上記半導体基板２１のサイリスタ形成領域７１のｎ型ウエル領域７４には、サイリスタの第２ｐ型領域ｐ２が形成されている。上記第２領域ｐ２は、例えば、イオン注入層で形成されている。また上記第２領域ｐ２にはｐ型ドーパントとしてホウ素（Ｂ）が５×１０18ｃｍ-3程度のドーパント濃度で導入されている。この第２領域ｐ２のドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【０１７８】
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。このゲート電極２３上にはハードマスク２４が形成されていてもよい。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
【０１７９】
上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極２３を形成する際に用いたハードマスク２４をゲート電極２３上に残してもよい。このハードマスク２４は、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【０１８０】
上記ゲート電極２３の側壁にはサイドウォール２５、２６が形成されている。このサイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。
【０１８１】
上記ゲート電極２３の一方側（図面右側）でサイドウォール２６を介した上記第２ｐ型領域ｐ２上には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１は、例えばｎ型ドーパントのリン（Ｐ）を、例えばドーパント濃度が１．５×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。
【０１８２】
さらに、上記第１ｎ型領域ｎ１上には第１伝導型（ｐ型）の第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により例えば２００ｎｍの膜厚に形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3としてある。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
【０１８３】
また、上記ゲート電極２３の他方側（図面左側）でサイドウォール２５を介した上記第２ｐ型領域ｐ２上には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２は、例えばｎ型ドーパントのヒ素（Ａｓ）を、例えばドーパント濃度が１×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のｎ型ドーパントを用いることもできる。
【０１８４】
さらに、第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、第２ｎ型領域ｎ２にはカソード電極Ｋが接続されている。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上に、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【０１８５】
一方、半導体基板２１の選択トランジスタ形成領域７２は、第１伝導型（ｐ型）のウエル領域（以下、ｐ型ウエル領域７５と記す）で形成され、このｐ型ウエル領域７５に選択トランジスタ８０が形成されている。この選択トランジスタ８０は、例えばｎチャネルトランジスタからなる。一例として具体的には、半導体基板２１上にゲート絶縁膜８２を介してゲート電極８３が形成されている。このゲート電極８３上にはハードマスク８４が形成されていてもよい。上記ゲート電極８３の両側にはサイドウォール８５、８６がけされている。このサイドウォール８５、８６下部の半導体基板２１にはエクステンション領域８７、８８が形成され、上記ゲート電極８３の両側の上記半導体基板２１に上記エクステンション領域８７、８８を介してエクステンション領域８６、８７よりも高濃度にソース・ドレイン領域８９、９０が形成されている。そして、上記エクステンション領域８９、９０間の半導体基板２１にチャネルが形成される。
【０１８６】
上記サイリスタ７０（前記半導体装置７に相当）の第２ｎ型領域ｎ２と上記選択トランジスタ８０の一方のソース・ドレイン領域９０とは配線９１によって接続されている。また選択トランジスタ８０の他方のソース・ドレイン領域８９はカソード側となるビット線（図示せず）に接続されている。またサイリスタ７０の第１ｐ型領域ｐ１はアノード側に接続されている。
【０１８７】
上記構成の半導体装置２０では、サイリスタ形成領域７１であるｎ型ウエル領域７４の深さ（接合深さ）は、上記素子分離領域７３の深さ方向端部の深さより浅い位置に形成されていることから、素子分離が容易になる。
【０１８８】
次に、上記第１０例のサイリスタの変形例を、図２１の概略構成断面図によって説明する。この変形例の第１ｎ型領域ｎ１、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２については、他の実施の形態の第１例〜第９例にも適用できる。
【０１８９】
図２１に示すように、上記サイリスタにおいて、エピタキシャル成長によって形成される第２ｐ型領域ｐ２はｎ型ウエル領域７４の露出している部分に選択的に成長する。また、ゲート電極２３のサイドウォール２６を介して側の第２ｐ型領域ｐ２上に第１ｎ型領域ｎ１を選択的に成長させる場合、少なくとも、ゲート電極２３のサイドウォール２５を介して側の第２ｐ型領域ｐ２上を被覆するようにマスク（図示せず）を形成すればよい。この場合、第２ｐ型領域ｐ２の露出している部分を被覆するように第１ｎ型領域ｎ１が形成される。同様に、第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１を選択的に成長させる場合、少なくとも、ゲート電極２３のサイドウォール２５を介して側の第２ｐ型領域ｐ２上を被覆するようにマスク（図示せず）を形成すればよい。このマスクは第１ｎ型領域ｎ１を成長させたときに用いたマスクと兼用することができる。この場合、第１ｎ型領域ｎ１の露出している部分を被覆するように第１ｐ型領域ｐ１が形成される。
【０１９０】
さらに、ゲート電極２３のサイドウォール２５を介して側の第２ｐ型領域ｐ２上に第２ｎ型領域ｎ２を選択的に成長させる場合、少なくとも、ゲート電極２３のサイドウォール２６を介して側の第２ｐ型領域ｐ２上を被覆するように（上記第１ｎ型領域ｎ１、第１ｐ型領域ｐ１が形成されている場合はそれらを被覆するように）マスク（図示せず）を形成すればよい。この場合、第２ｐ型領域ｐ２の露出している部分を被覆するように第２ｎ型領域ｎ２が形成される。
【０１９１】
このように、上記第１ｎ型領域ｎ１、第１ｐ型領域ｐ１および第２ｎ型領域ｎ２は、積層するように形成しても、上記各実施の形態で説明したのと同様なる効果を得ることができる。
【０１９２】
本発明の半導体装置の製造方法に係る一実施の形態の第１例を、図２２〜図２３の製造工程断面図によって説明する。
【０１９３】
図２２（１）に示すように、半導体基板２１には例えばシリコン基板を用いる。この半導体基板２１に素子形成領域を分離する素子分離領域（図示せず）を形成した後、半導体基板２１の素子形成領域の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、ドーズ量は例えばドーパント濃度が５×１０18ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。
【０１９４】
次に、図２２（２）に示すように、上記半導体基板２１上にゲート絶縁膜２２を形成する。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【０１９５】
次に、第２ｐ型領域ｐ２となる領域上の上記ゲート絶縁膜２２上にゲート電極２３を形成する。上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【０１９６】
上記ゲート電極２３は、例えば、上記ゲート絶縁膜２２上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスク２４として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
【０１９７】
次に、図２２（３）に示すように、上記ゲート電極２３の側壁にサイドウォール２５、２６を形成する。例えば、ゲート電極２３を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール２５、２６を形成することができる。上記サイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【０１９８】
次に、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の一方側（図面右側）、すなわち第１ｎ型領域が形成される領域上を開口したイオン注入マスク６１を形成する。次いで、上記イオン注入マスク６１を用いたイオン注入技術により、上記ゲート電極２３の一方側に半導体基板２１中にｎ型のドーパントを導入して、第１ｎ型領域ｎ１を形成する。このイオン注入条件は、例えばドーパントにリン（Ｐ）を用い、ドーズ量は例えばドーパント濃度が１．５×１０19ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。その後、上記イオン注入マスク６１を除去する。
【０１９９】
次に、図２３（４）に示すように、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の他方側（図面左側）、すなわち第２ｎ型領域が形成される領域上を開口したイオン注入マスク６２を形成する。次いで、上記イオン注入マスク６２を用いたイオン注入技術により、上記ゲート電極２３の他方側に半導体基板２１中にｎ型のドーパントを導入して、第２ｎ型領域ｎ２を形成する。この第２ｎ型領域ｎ２は、例えばシリコンの選択エピタキシャル成長により形成され、シリコン膜中のヒ素（Ａｓ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン（ＡｓＨ3）ガスを用い、シリコンエピタキシャル層の成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ヒ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また、上記ドーパントガスはホスヒン（ＰＨ3）や有機ソースなど、ｎ型不純物を用いることができる。その後、上記イオン注入マスク６２を除去する。
【０２００】
次に、図２３（５）に示すように、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６等を被覆する第１絶縁膜４１を形成する。この第１絶縁膜４１は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の一方側（図面右側）、すなわち第１ｎ型領域ｎ１の少なくとも一部上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第１ｎ型領域ｎ１上の上記第１絶縁膜４１に開口部４２を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板２１（第１ｎ型領域ｎ１）面を露出させることができる。ここでは一例として、上記第１絶縁膜４１に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜を用いることができる。その後、上記エッチングマスクを除去する。
【０２０１】
次に、図２３（６）に示すように、上記第１ｎ型領域ｎ１上の上記開口部４２に第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えば原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
【０２０２】
また、上記実施例では、第１ｎ型領域ｎ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２、第１ｎ型領域ｎ１の順に形成してもよい。また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。また、必要に応じて第１ｎ型領域ｎ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば１０００℃、０．秒のスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【０２０３】
次に、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極Ａと、第２ｎ型領域ｎ２に接続されるカソード電極Ｋとをそれぞれ形成する。この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出させるため、各領域上の上記第１絶縁膜４１、第２絶縁膜４３を除去する。また、層間絶縁膜（図示せず）を形成する前に、ゲート電極２３上のハードマスク２４を除去し、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上に、サリサイド工程によってシリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）を形成してもよい。その後、通常のＣＭＯＳ工程と同様の配線工程を行う。
【０２０４】
上記半導体装置１の製造方法（製造方法の第１例）では、第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１を積むように形成しているため、デバイスの縮小化が図れる。また、第１ｐ型領域ｐ１を半導体基板２１より上に形成していることで、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代のデバイス製造に適用できるという利点がある。
【０２０５】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第１例の変形例を以下に説明する。この変形例は、前記第１例のエピタキシャル成長をホール内に形成したものである。
【０２０６】
すなわち、前記図２によって説明した半導体装置２の製造方法は、前記半導体装置１の製造方法を説明する前記図２３（５）の工程で、ゲート電極２３の高さよりも高く第１絶縁膜５１を形成した後、第１ｎ型領域ｎ１上の上記第１絶縁膜５１に開口部５２を形成する。その後、エピタキシャル成長法により、上記開口部５２内にｐ型領域をエピタキシャル成長させて、上記第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１を形成する。このようにして、前記図２によって説明した半導体装置２を形成することができる。
【０２０７】
上記半導体装置２の製造方法（製造方法の第１例の変形例）は、第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１を積むように形成するため、デバイスの縮小化が図れる。また、第１ｐ型領域ｐ１を半導体基板２１より上に形成することから、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代のデバイス製造に適用できるという利点がある。なお、この説明では前記図２に示した構成部品と同様のものには同一符号を付与して説明した。
【０２０８】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第２例を、図２４〜図２５の製造工程断面図によって説明する。
【０２０９】
図２４（１）に示すように、半導体基板２１には例えばシリコン基板を用いる。この半導体基板２１に素子形成領域を分離する素子分離領域（図示せず）を形成した後、半導体基板２１の素子形成領域の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、ドーズ量は例えばドーパント濃度が５×１０18ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。
【０２１０】
次に、図２４（２）に示すように、上記半導体基板２１上にゲート絶縁膜２２を形成する。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【０２１１】
次に、第２ｐ型領域ｐ２となる領域上の上記ゲート絶縁膜２２上にゲート電極２３を形成する。上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【０２１２】
上記ゲート電極２３は、例えば、上記ゲート絶縁膜２２上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスク２４として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
【０２１３】
次に、図２４（３）に示すように、上記ゲート電極２３の側壁にサイドウォール２５、２６を形成する。例えば、ゲート電極２３を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール２５、２６を形成することができる。上記サイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【０２１４】
次に、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の一方側（図面右側）、すなわち第１ｎ型領域が形成される領域上を開口したイオン注入マスク６１を形成する。次いで、上記イオン注入マスク６１を用いたイオン注入技術により、上記ゲート電極２３の一方側に半導体基板２１中にｎ型のドーパントを導入して、第１ｎ型領域ｎ１を形成する。このイオン注入条件は、例えばドーパントにリン（Ｐ）を用い、ドーズ量は例えばドーパント濃度が１．５×１０19ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。その後、上記イオン注入マスク６１を除去する。
【０２１５】
続いて、活性化のアニールとして例えば１０５０℃０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。また、上記サイドウォール２５、２６の形成は第１ｎ型領域ｎ１を形成するイオン注入後に行ってもよい。
【０２１６】
次に、図２４（４）に示すように、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６等を被覆する第１絶縁膜４１を形成する。この第１絶縁膜４１は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の一方側（図面右側）、すなわち第１ｎ型領域ｎ１の少なくとも一部上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第１ｎ型領域ｎ１上の上記第１絶縁膜４１に開口部４２を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板２１（第１ｎ型領域ｎ１）面を露出させることができる。ここでは一例として、上記第１絶縁膜４１に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜を用いることができる。その後、上記エッチングマスクを除去する。
【０２１７】
次に、図２５（５）に示すように、上記第１ｎ型領域ｎ１上の上記開口部４２に第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えば原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
【０２１８】
また、このとき必要に応じて、半導体基板２１表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【０２１９】
次に、図２５（６）に示すように、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６、上記第１絶縁膜４１等を被覆する第２絶縁膜４３を形成する。この第２絶縁膜４３は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の他方側（図面左側）、すなわち第２ｐ型領域ｐ２の少なくとも一部上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第２絶縁膜４３に開口部４４を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板２１（第２ｐ型領域ｐ２）面を露出させることができる。ここでは一例として、上記第２絶縁膜４３に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜を用いることができる。その後、上記エッチングマスクを除去する。
【０２２０】
次に、図２５（７）に示すように、上記第２ｐ型領域ｐ２上の上記開口部４４に第２伝導型（ｎ型）の第２ｎ型領域ｎ２を形成する。この第２ｎ型領域ｎ２は、例えばシリコンの選択エピタキシャル成長により形成され、シリコン膜中のヒ素（Ａｓ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン（ＡｓＨ3）ガスを用い、シリコンエピタキシャル層の成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ヒ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。また、上記ドーパントガスはホスヒン（ＰＨ3）や有機ソースなど、ｎ型不純物を用いることができる。
【０２２１】
また、上記実施例では、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２、第１ｐ型領域ｐ１の順に形成してもよい。また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば１０００℃、０．秒のスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【０２２２】
次に、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極Ａと、第２ｎ型領域ｎ２に接続されるカソード電極Ｋとをそれぞれ形成する。この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出させるため、各領域上の上記第１絶縁膜４１、第２絶縁膜４３を除去する。また、層間絶縁膜（図示せず）を形成する前に、ゲート電極２３上のハードマスク２４を除去し、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極上に、サリサイド工程によってシリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）を形成してもよい。その後、通常のＣＭＯＳ工程と同様の配線工程を行う。
【０２２３】
上記半導体装置３の製造方法（製造方法の第２例）では、第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１を積むように形成し、さらに、第２ｐ型領域ｐ２上に第２ｎ型領域ｎ２を積むように形成するため、デバイスの縮小化が図れる。また、第１ｐ型領域ｐ１を半導体基板２１より上に形成することで、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１の厚さ方向におけるマージンが取れるようになるので、パンチスルー耐性が向上するという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代のデバイス製造に適用できるという利点がある。
【０２２４】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第２例の変形例を、図２６〜図２７の製造工程断面図によって説明する。この変形例は、前記第２例のエピタキシャル成長をホール内に形成したものである。
【０２２５】
図２６（１）に示すように、前記図２４（１）〜図２４（３）によって説明したのと同様に、半導体基板２１には例えばシリコン基板を用い、この半導体基板２１に素子形成領域を分離する素子分離領域（図示せず）を形成した後、半導体基板２１の素子形成領域の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、ドーズ量は例えばドーパント濃度が５×１０18ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【０２２６】
次に、上記半導体基板２１上にゲート絶縁膜２２を形成する。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【０２２７】
次に、第２ｐ型領域ｐ２となる領域上の上記ゲート絶縁膜２２上にゲート電極２３を形成する。上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【０２２８】
上記ゲート電極２３は、例えば、上記ゲート絶縁膜２２上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスク２４として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
【０２２９】
次に、上記ゲート電極２３の側壁にサイドウォール２５、２６を形成する。例えば、ゲート電極２３を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール２５、２６を形成することができる。上記サイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【０２３０】
次に、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の一方側（図面右側）、すなわち第１ｎ型領域が形成される領域上を開口したイオン注入マスク６１を形成する。次いで、上記イオン注入マスク６１を用いたイオン注入技術により、上記ゲート電極２３の一方側に半導体基板２１中にｎ型のドーパントを導入して、第１ｎ型領域ｎ１を形成する。このイオン注入条件は、例えばドーパントにリン（Ｐ）を用い、ドーズ量は例えばドーパント濃度が１．５×１０19ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。その後、上記イオン注入マスク３１６１を除去する。
【０２３１】
続いて、活性化のアニールとして例えば１０５０℃０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。また、上記サイドウォール２５、２６の形成は第１ｎ型領域ｎ１を形成するイオン注入後に行ってもよい。
【０２３２】
次に、図２６（２）に示すように、ゲート電極２３、ハードマスク２４、サイドウォール２５、２６等を被覆するように、第１絶縁膜５１を形成する。この第１絶縁膜５１は、例えば、高密度プラズマＣＶＤ法により成膜した酸化シリコン（ＨＤＰ−ＳｉＯ2）を５００ｎｍの厚さに堆積して形成する。さらに、第２絶縁膜５６を形成する。この第２絶縁膜４６は、例えば窒化シリコン膜を５０ｎｍの厚さに堆積して形成する。
【０２３３】
次に、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の一方側、すなわち第１ｐ型領域が形成される第１ｎ型領域ｎ１上を開口したエッチングマスク（図示せず）を形成する。次いで、上記エッチングマスクを用いたエッチング加工技術により、上記ゲート電極２３の一方側（図面右側）の第２絶縁膜５６および第１絶縁膜５１に開口部５２を形成する。
【０２３４】
次に、図２６（３）に示すように、上記第２絶縁膜５６および開口部５２内面を被覆するように第３絶縁膜５７を形成する。この第３絶縁膜５７は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。その後、第３絶縁膜５７をエッチングして、開口部５２底部の第１ｎ型領域ｎ１を露出させる。これによって選択エピタキシャル成長部分だけのシリコン（Ｓｉ）基板面を露出させることができる。このエッチング工程では、第２絶縁膜５６表面の第３絶縁膜５７も除去される。ここでは一例として、窒化シリコン膜からなる第２絶縁膜５６、第３絶縁膜５７を形成したが、これはエピタキシャル成長時に選択性をとるためであるので、選択性が維持できればその他の膜種でもよく、また第１絶縁膜５１のみでもエピタキシャル成長の選択成長がとれるならば、第２絶縁膜５６、第３絶縁膜５７を形成しなくともよい。
【０２３５】
次に、図２７（４）に示すように、上記第１ｎ型領域ｎ１上の上記開口部５２内に第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えば原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
【０２３６】
また、このとき必要に応じて、半導体基板２１表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【０２３７】
次に、図２７（５）に示すように、第１ｐ型領域ｐ１が形成されている側の全面を被覆する第４絶縁膜５８を形成する。この第４絶縁膜５８は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の他方側（図面左側）、すなわち第２ｎ型領域が形成される第２ｐ型領域ｐ２上を開口したエッチングマスク（図示せず）を形成する。次いで、上記エッチングマスクを用いたエッチング加工技術により、上記ゲート電極２３の他方側（図面左側）の第４絶縁膜５８〜第１絶縁膜５１に開口部５３を形成する。その後、上記エッチングマスクを除去する。次いで上記第４絶縁膜５８上および開口部５３内面に第５絶縁膜５９を形成する。この第５絶縁膜５９は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。その後、第５絶縁膜５９をエッチングして、開口部５３底部の第２ｐ型領域ｐ２を露出させる。これによって選択エピタキシャル成長部分だけのシリコン（Ｓｉ）基板面を露出させることができる。このエッチング工程では、第４絶縁膜５８上の第５絶縁膜５９も除去される。ここでは一例として、窒化シリコン膜からなる第４絶縁膜５８、第５絶縁膜５９を形成したが、これはエピタキシャル成長時に選択性をとるためのものであるから、選択性が維持できればその他の膜種、膜厚でもよく、また第１絶縁膜５１のみでもエピタキシャル成長の選択性がとれるならば、上記第２絶縁膜５６、第３絶縁膜５７とともに第４絶縁膜５８、第５絶縁膜５９を形成しなくともよい。
【０２３８】
次に、図２７（６）に示すように、上記第２ｐ型領域ｐ２上の上記開口部５３内に第２伝導型（ｎ型）の第２ｎ型領域ｎ２を形成する。この第２ｎ型領域ｎ２は、例えば選択エピタキシャル成長により形成され、膜中のヒ素（Ａｓ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えば原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ヒ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。また、上記ドーパントには、アルシン（ＡｓＨ3）ガスを用いることができ、またホスヒン（ＰＨ3）やｎ型不純物を含む有機ソースなどを用いることができる。
【０２３９】
また、上記実施例では、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２、第１ｐ型領域ｐ１の順に形成してもよい。また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば１０００℃、０．秒のスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【０２４０】
次に、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極Ａと、第２ｎ型領域ｎ２に接続されるカソード電極Ｋとをそれぞれ形成する。この際、第１ｐ型領域ｐ１上を露出させるため、各領域上の上記第４絶縁膜５８、第５絶縁膜５９を除去する。また、層間絶縁膜（図示せず）を形成する前に、ゲート電極２３上のハードマスク２４、各絶縁膜等を除去し、露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上に、サリサイド工程によってシリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）を形成してもよい。その後、通常のＣＭＯＳ工程と同様の配線工程を行う。
【０２４１】
上記半導体装置４の製造方法（製造方法の第２例の変形例）は、第１ｎ型領域ｎ１上で開口部５２内に第１ｐ型領域ｐ１を自己整合的に積むように形成し、さらに、第２ｐ型領域ｐ２上で開口部５３内に第２ｎ型領域ｎ２を自己整合的に積むように形成するため、前記半導体装置３の製造方法（第２例）よりもさらなるデバイスの縮小化が図れる。また、第１ｐ型領域ｐ１を半導体基板２１より上に形成することで、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性を向上させることができるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代のデバイス製造に適用できるという利点がある。
【０２４２】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第３例を、図２８〜図２９の製造工程断面図によって説明する。この製造方法は、前記図５に示した半導体装置５の製造方法の一例である。
【０２４３】
図２８（１）に示すように、半導体基板２１には例えばシリコン基板を用いる。この半導体基板２１に素子形成領域を分離する素子分離領域（図示せず）を形成した後、半導体基板２１の素子形成領域の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、ドーズ量は例えばドーパント濃度が５×１０18ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【０２４４】
次に、図２８（２）に示すように、上記半導体基板２１上にゲート絶縁膜２２を形成する。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【０２４５】
次に、第２ｐ型領域ｐ２となる領域上の上記ゲート絶縁膜２２上にゲート電極２３を形成する。上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【０２４６】
上記ゲート電極２３は、例えば、上記ゲート絶縁膜２２上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスク２４として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
【０２４７】
次に、図２８（３）に示すように、上記ゲート電極２３の側壁にサイドウォール２５、２６を形成する。例えば、ゲート電極２３を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール２５、２６を形成することができる。上記サイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【０２４８】
次に、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の一方側（図面左側）、すなわち第２ｎ型領域が形成される領域上を開口したイオン注入マスク６３を形成する。次いで、上記イオン注入マスク６３を用いたイオン注入技術により、上記ゲート電極２３の一方側に半導体基板２１中にｎ型のドーパントを導入して、第２ｎ型領域ｎ２を形成する。このイオン注入条件は、例えばドーパントにヒ素（Ａｓ）を用い、ドーズ量は例えばドーパント濃度が１×１０19ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のｎ型ドーパントを用いることもできる。その後、上記イオン注入マスク６３を除去する。
【０２４９】
続いて、活性化のアニールとして例えば１０５０℃０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。また、上記サイドウォール２５、２６の形成は第２ｎ型領域ｎ２を形成するイオン注入後に行ってもよい。
【０２５０】
次に、図２４（４）に示すように、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６等を被覆する第１絶縁膜４１を形成する。この第１絶縁膜４１は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の他方側（図面右側）、すなわち第２ｐ型領域ｐ２の少なくとも一部上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第１絶縁膜４１に開口部４２を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板２１（第２ｐ型領域ｐ２）面を露出させることができる。ここでは一例として、上記第１絶縁膜４１に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜を用いることができる。さらには、この工程はサイドウォール形成と同時に行うこともできる。
【０２５１】
次に、図２９（５）に示すように、上記第２ｐ型領域ｐ２上の上記開口部４２内に第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成する。このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。上記第１ｎ型領域ｎ１は、例えば選択エピタキシャル成長により形成され、膜中のリン（Ｐ）濃度が１．５×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えば原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば１００ｎｍとした。上記ドーパント（ヒ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましい。また、上記ドーパントには、アルシン（ＡｓＨ3）ガスを用いることができ、またホスヒン（ＰＨ3）やｎ型不純物を含む有機ソースなどを用いることができる。
【０２５２】
さらに、上記エピタキシャル成長に連続して、エピタキシャル成長により上記第１ｎ型領域ｎ１上に第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えば原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
【０２５３】
また、必要に応じて第１ｐ型領域ｐ１を形成した後に活性化アニールを行ってもよい。活性化のアニールとして例えば１０００℃で０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【０２５４】
次に、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極Ａと、第２ｎ型領域ｎ２に接続されるカソード電極Ｋとをそれぞれ形成する。この際、第２ｎ型領域ｎ２上を露出させるため、第１絶縁膜４１を除去する。また、層間絶縁膜（図示せず）を形成する前に、ゲート電極２３上のハードマスク２４、第１絶縁膜４１等を除去し、露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上に、サリサイド工程によってシリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）を形成してもよい。その後、通常のＣＭＯＳ工程と同様の配線工程を行う。
【０２５５】
上記半導体装置５の製造方法（製造方法の第３例）は、第２ｐ型領域ｐ２の一部上に第１ｎ型領域ｎ１を形成し、さらに第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１を積むように形成するため、デバイスの縮小化が図れる。また、第１ｐ型領域ｐ１および第１ｎ型領域ｎ１を半導体基板２１より上に形成することで、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性を向上させることができるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代のデバイス製造に適用できるという利点がある。
【０２５６】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第３例の変形例を以下に説明する。この変形例は、前記第３例のエピタキシャル成長をホール内に形成したものである。
【０２５７】
すなわち、前記図６によって説明した半導体装置６の製造方法は、前記半導体装置１の製造方法を説明する前記図２９（４）の工程で、ゲート電極２３の高さよりも高く第１絶縁膜５１を形成した後、前記ゲート電極２３を挟んで前記第２ｎ型領域ｎ２が形成されている側とは反対側の第２ｐ型領域ｐ２上の上記第１絶縁膜に開口部５２を形成する。その後、エピタキシャル成長法により、上記開口部５２内にｎ型領域をエピタキシャル成長させて、上記第２ｐ型領域ｐ２上に第１ｎ型領域ｎ１を形成した後、この第１ｎ型領域ｎ１上にｐ型領域をエピタキシャル成長させて、上記第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１を形成する。このようにして、前記図６によって説明した半導体装置６を形成することができる。
【０２５８】
上記半導体装置６の製造方法（製造方法の第３例の変形例）は、第２ｐ型領域ｐ２の一部上に第１ｎ型領域ｎ１を形成し、さらに第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１を積むように形成するため、デバイスの縮小化が図れる。また、第１ｐ型領域ｐ１および第１ｎ型領域ｎ１を半導体基板２１より上に形成することから、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらにプロセスマージンを増大させ、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が見込める。その結果、先々の世代のデバイス製造に適用できるという利点がある。なお、この説明では前記図６に示した構成部品と同様のものには同一符号を付与して説明した。
【０２５９】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第４例を、図３０〜図３１の製造工程断面図によって説明する。この製造方法は、前記図７に示した半導体装置７の製造方法の一例である。
【０２６０】
図３０（１）に示すように、半導体基板２１には例えばシリコン基板を用いる。この半導体基板２１に素子形成領域を分離する素子分離領域（図示せず）を形成した後、半導体基板２１の素子形成領域の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、ドーズ量は例えばドーパント濃度が５×１０18ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【０２６１】
次に、図３０（２）に示すように、上記半導体基板２１上にゲート絶縁膜２２を形成する。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【０２６２】
次に、第２ｐ型領域ｐ２となる領域上の上記ゲート絶縁膜２２上にゲート電極２３を形成する。上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【０２６３】
上記ゲート電極２３は、例えば、上記ゲート絶縁膜２２上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスク２４として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。その後、上記エッチングマスクを除去する。
【０２６４】
次に、図３０（３）に示すように、上記ゲート電極２３の側壁にサイドウォール２５、２６を形成する。例えば、ゲート電極２３を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール２５、２６を形成することができる。上記サイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【０２６５】
次に、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６等を被覆する第１絶縁膜４１を形成する。この第１絶縁膜４１は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の一方側（図面右側）、すなわち第２ｐ型領域ｐ２の少なくとも一部上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第１絶縁膜４１に開口部４２を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板２１（第２ｐ型領域ｐ２）面を露出させることができる。ここでは一例として、上記第１絶縁膜４２に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。さらには、この工程はサイドウォール形成と同時に行うこともできる。その後、上記エッチングマスクを除去する。
【０２６６】
次に、上記第２ｐ型領域ｐ２上の上記開口部４２に第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成する。このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。上記第１ｎ型領域ｎ１は、例えば選択エピタキシャル成長により形成され、膜中のリン（Ｐ）濃度が１．５×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えば原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば１００ｎｍとした。上記ドーパント（ヒ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましい。また、上記ドーパントには、アルシン（ＡｓＨ3）ガスを用いることができ、またホスヒン（ＰＨ3）やｎ型不純物を含む有機ソースなどを用いることができる。
【０２６７】
さらに、上記エピタキシャル成長に連続して、エピタキシャル成長により上記第１ｎ型領域ｎ１上に第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えば原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
【０２６８】
次に、図３１（４）に示すように、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６、上記第１絶縁膜４１等を被覆する第２絶縁膜４３を形成する。この第２絶縁膜４３は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の他方側、すなわち第２ｐ型領域ｐ２の少なくとも一部上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第２絶縁膜４３、第１絶縁膜４１に開口部４４を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板２１（第２ｐ型領域ｐ２）面を露出させることができる。ここでは一例として、上記第２絶縁膜４３に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。その後、上記エッチングマスクを除去する。
【０２６９】
次に、図３１（５）に示すように、上記第２ｐ型領域ｐ２上の上記開口部４４に第２伝導型（ｎ型）の第２ｎ型領域ｎ２を形成する。この第２ｎ型領域ｎ２は、例えばシリコンの選択エピタキシャル成長により形成され、シリコン膜中のヒ素（Ａｓ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン（ＡｓＨ3）ガスを用い、シリコンエピタキシャル層の成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ヒ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。また、上記ドーパントガスはホスヒン（ＰＨ3）や有機ソースなど、ｎ型不純物を用いることができる。
【０２７０】
また、上記実施例では、第１ｎ型領域ｎ１、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２を先に形成した後に第１ｎ型領域ｎ１、第１ｐ型領域ｐ１の順に形成してもよい。また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば１０００℃、０．秒のスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【０２７１】
次に、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極Ａと、第２ｎ型領域ｎ２に接続されるカソード電極Ｋとをそれぞれ形成する。この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出させるため、各領域上の上記第１絶縁膜４１、第２絶縁膜４３を除去する。また、層間絶縁膜（図示せず）を形成する前に、ゲート電極２３上のハードマスク２４を除去し、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極上に、サリサイド工程によってシリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）を形成してもよい。その後、通常のＣＭＯＳ工程と同様の配線工程を行う。
【０２７２】
上記半導体装置７の製造方法（製造方法の第４例）では、第２ｐ型領域ｐ２の一部上に第１ｎ型領域ｎ１、第１ｐ型領域ｐ１を順に積むように形成し、さらに、第２ｐ型領域ｐ２上に第２ｎ型領域ｎ２を積むように形成するため、デバイスの縮小化が図れる。また、第１ｐ型領域ｐ１および第１ｎ型領域ｎ１を半導体基板２１より上に形成することで、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代のデバイス製造に適用できるという利点がある。
【０２７３】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第４例の変形例を、図３２〜図３３の製造工程断面図によって説明する。この変形例は、前記第４例のエピタキシャル成長をホール内に形成したものである。
【０２７４】
図３２（１）に示すように、前記図２４（１）〜図２４（３）によって説明したのを参考に、半導体基板２１には例えばシリコン基板を用い、この半導体基板２１に素子形成領域を分離する素子分離領域（図示せず）を形成した後、半導体基板２１の素子形成領域の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、ドーズ量は例えばドーパント濃度が５×１０18ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【０２７５】
次に、上記半導体基板２１上にゲート絶縁膜２２を形成する。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【０２７６】
次に、第２ｐ型領域ｐ２となる領域上の上記ゲート絶縁膜２２上にゲート電極２３を形成する。上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【０２７７】
上記ゲート電極２３は、例えば、上記ゲート絶縁膜２２上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスク２４として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
【０２７８】
次に、上記ゲート電極２３の側壁にサイドウォール２５、２６を形成する。例えば、ゲート電極２３を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール２５、２６を形成することができる。上記サイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【０２７９】
次に、ゲート電極２３、ハードマスク２４、サイドウォール２５、２６等を被覆するように、第１絶縁膜５１を形成する。この第１絶縁膜５１は、例えば、高密度プラズマＣＶＤ法により成膜した酸化シリコン（ＨＤＰ−ＳｉＯ2）を５００ｎｍの厚さに堆積して形成する。さらに、第２絶縁膜５６を形成する。この第２絶縁膜５６は、例えば窒化シリコン膜を５０ｎｍの厚さに堆積して形成する。
【０２８０】
次に、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の一方側、すなわち第１ｎ型領域が形成される第２ｐ型領域ｐ２上を開口したエッチングマスク（図示せず）を形成する。次いで、上記エッチングマスクを用いたエッチング加工技術により、上記ゲート電極２３の一方側の第２絶縁膜５６および第１絶縁膜５１に開口部５２を形成する。
【０２８１】
次に、図３２（２）に示すように、上記第２絶縁膜５６上および開口部５２内面を被覆するように第３絶縁膜５７を形成する。この第３絶縁膜５７は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。その後、第３絶縁膜５７をエッチングして、開口部５２底部の第２ｐ型領域ｐ２を露出させる。これによって選択エピタキシャル成長部分だけのシリコン（Ｓｉ）基板面を露出させることができる。このエッチング工程で、第２絶縁膜５６上の第３絶縁膜５７も除去される。ここでは一例として、窒化シリコン膜からなる第２絶縁膜５６および第３絶縁膜５７を形成したが、これはエピタキシャル成長時に選択性をとるためであるので、選択性が維持できればその他の膜種、膜厚でもよく、また第１絶縁膜５１のみでもエピタキシャル成長の選択成長がとれるならば、第２絶縁膜５６、第３絶縁膜５７を形成しなくともよい。
【０２８２】
次に、図３２（３）に示すように、上記第２ｐ型領域ｐ２上の上記開口部５２内に第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成する。このとき必要に応じて、半導体基板２１表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。上記第１ｎ型領域ｎ１は、例えば選択エピタキシャル成長により形成され、膜中のリン（Ｐ）濃度が１．５×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えば原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば１００ｎｍとした。上記ドーパント（ヒ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましい。また、上記ドーパントには、アルシン（ＡｓＨ3）ガスを用いることができ、またホスヒン（ＰＨ3）やｎ型不純物を含む有機ソースなどを用いることができる。
【０２８３】
さらに、上記エピタキシャル成長に連続して、エピタキシャル成長により上記第１ｎ型領域ｎ１上に第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えば原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
【０２８４】
次に、図３３（４）に示すように、上記第２絶縁膜５６上および第１ｐ型領域ｐ１上を被覆する第４絶縁膜５８を形成する。この第４絶縁膜５８は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の他方側（図面左側）、すなわち第２ｎ型領域が形成される第２ｐ型領域ｐ２上を開口したエッチングマスク（図示せず）を形成する。次いで、上記エッチングマスクを用いたエッチング加工技術により、上記ゲート電極２３の他方側の第４絶縁膜５８〜第１絶縁膜５１に開口部５３を形成する。その後、上記エッチングマスクを除去する。次いで上記開口部５３内面を含む全面に第５絶縁膜５９を形成する。この第５絶縁膜５９は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。その後、第５絶縁膜５９をエッチングして、開口部５３底部の第２ｐ型領域ｐ２を露出させる。これによって選択エピタキシャル成長部分だけのシリコン（Ｓｉ）基板面を露出させることができる。このエッチング工程では、第４絶縁膜５８上の第５絶縁膜５９も除去される。ここでは一例として、窒化シリコン膜からなる第４絶縁膜５８、第５絶縁膜５９を形成したが、これはエピタキシャル成長時に選択性をとるためであるので、選択性が維持できればその他の膜種、膜厚でもよく、また第１絶縁膜５１のみでもエピタキシャル成長の選択性がとれるならば、上記第２絶縁膜５６、第３絶縁膜５７とともに第４絶縁膜５８、第５絶縁膜５９を形成しなくともよい。
【０２８５】
次に、図３３（５）に示すように、上記第２ｐ型領域ｐ２上の上記開口部５３内に第２伝導型（ｎ型）の第２ｎ型領域ｎ２を形成する。この第２ｎ型領域ｎ２は、例えば選択エピタキシャル成長により形成され、膜中のヒ素（Ａｓ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えば原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ヒ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。また、上記ドーパントには、アルシン（ＡｓＨ3）ガスを用いることができ、またホスヒン（ＰＨ3）やｎ型不純物を含む有機ソースなどを用いることができる。
【０２８６】
また、上記実施例では、第１ｎ型領域ｎ１、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２、第１ｎ型領域ｎ１、第１ｐ型領域ｐ１の順に形成してもよい。また、このとき必要に応じて、半導体基板２１表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば１０００℃、０．秒のスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【０２８７】
次に、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極Ａと、第２ｎ型領域ｎ２に接続されるカソード電極Ｋとをそれぞれ形成する。この際、第１ｐ型領域ｐ１上を露出させるため、各領域上の上記第４絶縁膜５８、第５絶縁膜５９を除去する。また、層間絶縁膜（図示せず）を形成する前に、ゲート電極２３上のハードマスク２４、各絶縁膜等を除去し、露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上に、サリサイド工程によってシリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）を形成してもよい。その後、通常のＣＭＯＳ工程と同様の配線工程を行う。
【０２８８】
上記半導体装置８の製造方法（製造方法の第４例の変形例）では、第２ｐ型領域ｐ２の一部上に第１ｎ型領域ｎ１、第１ｐ型領域ｐ１を順に積むように形成し、さらに、第２ｐ型領域ｐ２上に第２ｎ型領域ｎ２を積むように形成するため、デバイスの縮小化が図れる。しかも、開口部５２内に自己整合的に第１ｎ型領域ｎ１と第１ｐ型領域ｐ１とを形成し、また開口部５３内に自己整合的に第２ｎ型領域ｎ２を形成するため、セル面積の縮小化が一段と図れる。また、第１ｐ型領域ｐ１および第１ｎ型領域ｎ１を半導体基板２１より上に形成することから、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代のデバイス製造に適用できるという利点がある。
【０２８９】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第５例を以下に説明する。この製造方法は、前記図９に示した半導体装置９の製造方法の一例である。
【０２９０】
すなわち、前記図９によって説明した半導体装置９の製造方法は、前記図２２〜図２３によって説明した製造方法において、前記図２３（６）によって説明した工程で、第１ｐ型領域ｐ１を形成する前に第１ｎ型領域ｎ１と同様な濃度の拡散防止層３１をｎ型エピタキシャル層で形成し、その後拡散防止層３１上に第１ｐ型領域ｐ１を形成すればよい。
【０２９１】
上記半導体装置９の製造方法では、第１ｐ型領域ｐ１を形成する前に第１ｎ型領域ｎ１と同様な濃度の拡散防止層３１を形成したことにより、第１ｐ型領域ｐ１の不純物が半導体基板２１（第１ｎ型領域ｎ１）に拡散するのを抑制することができる。なお、この説明では前記図９に示した構成部品と同様のものには同一符号を付与して説明した。
【０２９２】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第５例の変形例を以下に説明する。この変形例は、前記第５例のエピタキシャル成長を開口部（例えばホール）内に形成したものである。
【０２９３】
すなわち、前記図１０によって説明した半導体装置１０の製造方法は、前記半導体装置１の製造方法を説明する前記図２３（５）の工程で、ゲート電極２３の高さよりも高く第１絶縁膜５１を形成した後、第１ｎ型領域ｎ１上の上記第１絶縁膜５１に開口部５２を形成する。その後、選択的エピタキシャル成長によって、上記開口部５２内に、第１ｎ型領域ｎ１と同様な濃度の拡散防止層３１を例えばｎ型エピタキシャル層で形成し、その後、上記拡散防止層３１上にｐ型領域をエピタキシャル成長させて第１ｐ型領域ｐ１を形成する。このようにして、前記図１０によって説明した半導体装置１０を形成することができる。
【０２９４】
上記半導体装置１０の製造方法では、第１ｐ型領域ｐ１を形成する前に第１ｎ型領域ｎ１と同様な濃度の拡散防止層３１を形成したことにより、第１ｐ型領域ｐ１の不純物が半導体基板２１（第１ｎ型領域ｎ１）に拡散するのを抑制することができる。なお、この説明では前記図１０に示した構成部品と同様のものには同一符号を付与して説明した。
【０２９５】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第６例を以下に説明する。この製造方法は、前記図１１に示した半導体装置１１の製造方法の一例である。
【０２９６】
すなわち、前記図１１によって説明した半導体装置１１の製造方法は、前記図２４〜図２５によって説明した製造方法において、前記図２５（６）によって説明した工程で、第２ｎ型領域ｎ２を形成する前に第２ｐ型領域ｐ２と同様な濃度の拡散防止層３２を例えばｐ型エピタキシャル層で形成し、その後、第２ｎ型領域ｎ２を形成すればよい。
【０２９７】
上記半導体装置１１の製造方法では、第２ｎ型領域ｎ２を形成する前に第２ｐ型領域ｐ２と同様な濃度の拡散防止層３２をｐ型エピタキシャル層で形成したことにより、第２ｎ型領域ｎ２の不純物が半導体基板２１（第２ｐ型領域ｐ２）に拡散するのを抑制することができる。なお、この説明では前記図１１に示した構成部品と同様のものには同一符号を付与して説明した。
【０２９８】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第６例の変形例を以下に説明する。この変形例は、前記第６例のエピタキシャル成長を開口部（例えばホール）内に形成したものである。
【０２９９】
すなわち、前記図１２によって説明した半導体装置１２の製造方法は、前記図２６〜図２７によって説明した製造方法において、前記図２７（６）の工程で、第２ｎ型領域ｎ２を形成する前に、第２ｐ型領域ｐ２と同様な濃度の拡散防止層３２を例えばｐ型エピタキシャル層で形成し、その後、上記拡散防止層３２上にｎ型領域をエピタキシャル成長させて、上記拡散防止層３２上に第２ｎ型領域ｎ２を形成する。このようにして、前記図１２によって説明した半導体装置１２を形成することができる。
【０３００】
上記半導体装置１２の製造方法では、第２ｎ型領域ｎ２を形成する前に第２ｐ型領域ｐ２と同様な濃度の拡散防止層３２をｐ型エピタキシャル層で形成したことにより、第２ｎ型領域ｎ２の不純物が半導体基板２１（第２ｐ型領域ｐ２）に拡散するのを抑制することができる。なお、この説明では前記図１２に示した構成部品と同様のものには同一符号を付与して説明した。
【０３０１】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第７例を以下に説明する。この製造方法は、前記図１３に示した半導体装置１３の製造方法の一例である。
【０３０２】
すなわち、前記図１３によって説明した半導体装置１３の製造方法は、前記図２４〜図２５によって説明した製造方法において、前記図２５（４）によって説明した工程で、第１ｐ型領域ｐ１を形成する前に第１ｎ型領域ｎ１と同様な濃度の拡散防止層３１を例えばｎ型エピタキシャル層で形成し、その後、第１ｐ型領域ｐ１を形成し、さらに、前記図２５（６）によって説明した工程で、第２ｎ型領域ｎ２を形成する前に第２ｐ型領域ｐ２と同様な濃度の拡散防止層３２を例えばｐ型エピタキシャル層で形成し、その後、上記拡散防止層上に第２ｎ型領域ｎ２を形成すればよい。このようにして、前記図１３によって説明した半導体装置１３を形成することができる。
【０３０３】
上記半導体装置１３の製造方法では、第１ｐ型領域ｐ１を形成する前に第１ｎ型領域ｎ１と同様な濃度の拡散防止層３１を形成したことにより、第１ｐ型領域ｐ１の不純物が半導体基板２１（第１ｎ型領域ｎ１）に拡散するのを抑制することができるようになる。また第２ｎ型領域ｎ２を形成する前に第２ｐ型領域ｐ２と同様な濃度の拡散防止層３２を形成したことにより、第２ｎ型領域ｎ２の不純物が半導体基板２１（第２ｐ型領域ｐ２）に拡散するのを抑制することができるようになる。なお、この説明では前記図１３に示した構成部品と同様のものには同一符号を付与して説明した。
【０３０４】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第７例の変形例を以下に説明する。この変形例は、前記第７例のエピタキシャル成長を開口部（例えばホール）内に形成したものである。
【０３０５】
すなわち、前記図１４によって説明した半導体装置１４の製造方法は、前記図２６〜図２６によって説明した製造方法において、前記図２７（４）によって説明した工程で、第１ｐ型領域ｐ１を形成する前に第１ｎ型領域ｎ１と同様な濃度の拡散防止層３１を例えばｎ型エピタキシャル層で形成し、その後、上記拡散防止層３１上に第１ｐ型領域ｐ１を形成する。さらに、前記図２７（６）によって説明した工程で、第２ｎ型領域ｎ２を形成する前に第２ｐ型領域ｐ２と同様な濃度の拡散防止層３２を例えばｐ型エピタキシャル層で形成し、その後、この拡散防止層３２上に第２ｎ型領域ｎ２を形成すればよい。このようにして、前記図１４によって説明した半導体装置１４を形成することができる。
【０３０６】
上記半導体装置１４の製造方法では、第１ｐ型領域ｐ１を形成する前に第１ｎ型領域ｎ１と同様な濃度の拡散防止層３１を形成したことにより、第１ｐ型領域ｐ１の不純物が半導体基板２１（第１ｎ型領域ｎ１）に拡散するのを抑制することができるようになり、また第２ｎ型領域ｎ２を形成する前に第２ｐ型領域ｐ２と同様な濃度の拡散防止層３２を形成したことにより、第２ｎ型領域ｎ２の不純物が半導体基板２１（第２ｐ型領域ｐ２）に拡散するのを抑制することができるようになる。なお、この説明では前記図１４に示した構成部品と同様のものには同一符号を付与して説明した。
【０３０７】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第８例を以下に説明する。この製造方法は、前記図１５に示した半導体装置１５の製造方法の一例である。
【０３０８】
すなわち、前記図１５によって説明した半導体装置１５の製造方法は、前記図２２〜図２３によって説明した製造方法において、前記図２３（６）によって説明した工程で、第１ｐ型領域ｐ１を形成する前に、上記第１ｎ型領域ｎ１上に、前記図１５によって説明したような低濃度領域３３として、ノンドープ層もしくは上記第１ｎ型領域ｎ１よりも低濃度の第２伝導型（ｎ型）低濃度領域もしくは上記第１ｐ型領域ｐ１よりも低濃度の第１伝導型（ｐ型）低濃度領域を形成する。その後、上記低濃度領域３３上に第１ｐ型領域ｐ１を形成すればよい。このようにして、前記図１５によって説明した半導体装置１５を形成することができる。
【０３０９】
上記半導体装置１５の製造方法では、第１ｐ型領域ｐ１を形成する前に低濃度領域３３を形成したことにより、電界が緩和され耐圧の向上が図れ、サイリスタ自体のリテンションの向上が見込める。なお、この説明では前記図１５に示した構成部品と同様のものには同一符号を付与して説明した。
【０３１０】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第８例の変形例を以下に説明する。この変形例は、前記第８例のエピタキシャル成長を開口部（例えばホール）内に形成したものである。
【０３１１】
すなわち、前記図１６によって説明した半導体装置１６の製造方法は、前記半導体装置１の製造方法を説明する前記図２３（５）の工程で、ゲート電極２３の高さよりも高く第１絶縁膜５１を形成した後、第１ｎ型領域ｎ１上の上記第１絶縁膜５１に開口部５２を形成する。その後、選択的エピタキシャル成長によって、上記開口部５２内に、前記図１６によって説明したような低濃度領域３３として、ノンドープ層もしくは上記第１ｎ型領域ｎ１よりも低濃度の第２伝導型（ｎ型）低濃度領域もしくは上記第１ｐ型領域ｐ１よりも低濃度の第１伝導型（ｐ型）低濃度領域を形成する。その後、上記低濃度領域３３上に第１ｐ型領域ｐ１を形成すればよい。このようにして、前記図１６によって説明した半導体装置１６を形成することができる。
【０３１２】
上記半導体装置１６の製造方法では、第１ｐ型領域ｐ１を形成する前に低濃度領域３３を形成したことにより、電界が緩和され耐圧の向上が図れ、サイリスタ自体のリテンションの向上が見込める。なお、この説明では前記図１６に示した構成部品と同様のものには同一符号を付与して説明した。
【０３１３】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第９例を以下に説明する。この製造方法は、前記図１７に示した半導体装置１７の製造方法の一例である。
【０３１４】
すなわち、前記図１７によって説明した半導体装置１７の製造方法は、前記図２４〜図２５によって説明した製造方法において、前記図２５（６）によって説明した工程で、第２ｎ型領域ｎ２を形成する前に、低濃度領域３４として、ノンドープ層もしくは上記第１ｎ型領域ｎ１よりも低濃度の第２伝導型（ｎ型）低濃度領域もしくは上記第１ｐ型領域ｐ１よりも低濃度の第１伝導型（ｐ型）低濃度領域を形成する。その後、その後、上記低濃度領域３４上に第２ｎ型領域ｎ２を形成すればよい。このようにして、前記図１７によって説明した半導体装置１７を形成することができる。
【０３１５】
上記半導体装置１７の製造方法では、第２ｎ型領域ｎ２を形成する前に低濃度領域３４を形成したことにより、電界が緩和され耐圧の向上が図れ、サイリスタ自体のリテンションの向上が見込める。なお、この説明では前記図１７に示した構成部品と同様のものには同一符号を付与して説明した。
【０３１６】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第９例の変形例を以下に説明する。この変形例は、前記第９例のエピタキシャル成長を開口部（例えばホール）内に形成したものである。
【０３１７】
すなわち、前記図１８によって説明した半導体装置１８の製造方法は、前記図２６〜図２７によって説明した製造方法において、前記図２７（６）の工程で、第２ｎ型領域ｎ２を形成する前に、選択的エピタキシャル成長によって、低濃度領域３４として、ノンドープ層もしくは上記第１ｎ型領域ｎ１よりも低濃度の第２伝導型（ｎ型）低濃度領域もしくは上記第１ｐ型領域ｐ１よりも低濃度の第１伝導型（ｐ型）低濃度領域を形成する。その後、上記低濃度領域３４上にｎ型領域をエピタキシャル成長させて第２ｎ型領域ｎ２を形成する。このようにして、前記図１８によって説明した半導体装置１８を形成することができる。
【０３１８】
上記半導体装置１８の製造方法では、第２ｎ型領域ｎ２を形成する前に低濃度領域３４を形成したことにより、電界が緩和され耐圧の向上が図れ、サイリスタ自体のリテンションの向上が見込める。なお、この説明では前記図１８に示した構成部品と同様のものには同一符号を付与して説明した。
【０３１９】
上記各実施の形態の各半導体装置およびその製造方法では、従来のサイリスタ構造をいわゆる横型に形成した半導体装置と比べて、第１ｐ型領域ｐ１の形成面積分を削減できるので、素子面積を例えば３０％以上縮小できるという利点がある。
【０３２０】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第１０例を図３４〜図３６の製造工程図によって説明する。この製造方法は、前記図１９に示した半導体装置１９の製造方法の一例である。
【０３２１】
図３４に示すように、通常の素子分離領域の形成技術によって、半導体基板２１に、サイリスタ形成領域７１と選択トランジスタ形成領域７２とを電気的に区分する素子分離領域７３を形成する。この素子分離領域７３は、例えば、既知の技術によるＳＴＩ（Shallow Trench Isolation）で形成した。次いで、サイリスタ形成領域７１に第２伝導型（ｎ型）ウエル領域７４を形成する。このｎ型ウエル領域７４は、例えばイオン注入法によって形成される。そして、ｎ型ウエル領域７４の深さ（接合深さ）は、上記素子分離領域７３の深さ方向端部の深さより浅い位置に形成されることが好ましい。これによって、ｎ型ウエル領域７４の素子分離が容易になる。
【０３２２】
次に、半導体基板２１の表面に絶縁膜１１１を形成する。この絶縁膜１１１は、その後の工程で行うエピタキシャル成長時のマスクとなる材料、例えば窒化シリコン膜もしくは酸化シリコン膜で形成される。次いで、上記絶縁膜１１１上にレジスト膜１１２を形成した後、リソグラフィー技術によって上記サイリスタ形成領域７１上のレジスト膜１１２を除去して開口部１１３を形成する。その後、上記レジスト膜１１２をエッチングマスクに用いて、上記サイリスタ形成領域７１上の上記絶縁膜１１１を除去する。
【０３２３】
この結果、図３５に示すように、上記サイリスタ形成領域７１上の上記絶縁膜１１１〔前記図３４参照〕が除去され、半導体基板２１（ｎ型ウエル領域７４）表面が露出される。その後、上記レジスト膜１１２〔前記図３４参照〕を除去する。
【０３２４】
上記絶縁膜１１１をエピタキシャル成長のマスクに用い、上記サイリスタ形成領域７１の半導体基板２１上にエピタキシャル成長層を形成する。このエピタキシャル成長では、例えば、ｐ型不純物のホウ素（Ｂ）を導入しながらシリコンをエピタキシャル成長することにより、上記エピタキシャル成長層を形成する。これによって、図３６に示すように、サイリスタ形成領域７１のｎ型ウエル領域７４上に、上記シリコンエピタキシャル成長層からなるサイリスタの第３領域となる第２ｐ型領域ｐ２が形成される。
【０３２５】
その後、図示はしないが、本発明の製造方法の第１実施例〜第９実施例で説明したように、第２ｐ型領域ｐ２上にゲート絶縁膜を形成した後、ゲート電極を形成し、このゲート電極の側壁部にサイドウォールを形成する。さらに、ゲート電極の一方側のサイドウォールを介して上記第２ｐ型領域ｐ２上に第１ｎ型領域ｎ１、第１ｐ型領域ｐ１を順に形成するとともに、ゲート電極の他方側のサイドウォールを介して上記第２ｐ型領域ｐ２上に第２ｎ型領域ｎ２を形成する。また、上記サイリスタとともに、選択トランジスタ形成領域に選択トランジスタとして、例えばｎチャネル型電界効果トランジスタを形成する。その際、ゲート電極、サイドウォール等を共通の工程で形成することができる。
【０３２６】
上記第１０例の製造方法では、サイリスタの上記第２ｐ型領域ｐ２がシリコンエピタキシャル成長層で形成されることから、サイリスタのホールド電流、ホールド電圧、ＯＮ／ＯＦＦ速度等のサイリスタ特性の制御が容易になる。したがって、所望の特性を有するサイリスタを形成することが容易になる。さらに、第２ｐ型領域ｐ２の厚さが薄くなるので、その体積を小さくでき、これによってサイリスタの動作速度が速くなる。また、サイリスタ部分が半導体基板２１より持ち上がることから、素子分離が容易になり、素子分離幅を小さくすることができるので、セルサイズの縮小化が図れる。
【０３２７】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第１１例を図３７〜図３９の製造工程図によって説明する。この製造方法は、前記図２０に示した半導体装置１９の製造方法の一例である。
【０３２８】
図３７に示すように、通常の素子分離領域の形成技術によって、半導体基板２１に、サイリスタ形成領域７１と選択トランジスタ形成領域７２とを電気的に区分する素子分離領域７３を形成する。この素子分離領域７３は、例えば、既知の技術によるＳＴＩ（Shallow Trench Isolation）で形成した。次いで、サイリスタ形成領域７１に第２伝導型（ｎ型）ウエル領域７４を形成する。このｎ型ウエル領域７４は、例えばイオン注入法によって形成される。そして、ｎ型ウエル領域７４の深さ（接合深さ）は、上記素子分離領域７３の深さ方向端部の深さより浅い位置に形成されることが好ましい。これによって、ｎ型ウエル領域７４の素子分離が容易になる。また、選択トランジスタ形成領域７２にはｐ型ウエル領域８１を形成する。
【０３２９】
さらに、上記ｎ型ウエル領域７４の上部に、サイリスタの第３領域となる第２ｐ型領域ｐ２を形成する。この第２ｐ型領域ｐ２は、例えばイオン注入法によって形成される。その後、上記イオン注入に用いたイオン注入マスクを除去する。そして、サイリスタ形成領域７１および選択トランジスタ形成領域７２の半導体基板２１表面を露出し、洗浄する。
【０３３０】
次に、半導体基板２１の表面にゲート絶縁膜２２を形成する。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【０３３１】
その後、上記ゲート絶縁膜２２上にレジスト膜１２１を形成した後、リソグラフィー技術によって上記選択トランジスタ形成領域７２上のレジスト膜１２１を除去して開口部１２２を形成する。その後、上記レジスト膜１２１をエッチングマスクに用いて、上記選択トランジスタ形成領域７２上の上記ゲート絶縁膜２２を除去する。
【０３３２】
この結果、図３８に示すように、上記選択トランジスタ形成領域７２上の上記絶縁膜２２〔前記図３７参照〕が除去され、半導体基板２１（ｐ型ウエル領域８１）表面が露出される。その後、上記レジスト膜１２１〔前記図３７参照〕を除去する。
【０３３３】
次に、図３９に示すように、選択トランジスタ形成領域７２の半導体基板２１（ｐ型ウエル領域８１）上に選択トランジスタのゲート絶縁膜８２を、所望の膜種、膜厚に形成する。上記ゲート絶縁膜８２は、例えば、２ｎｍ〜３ｎｍの厚さの酸化シリコン（ＳｉＯ2）膜で形成される。さらに、全面にゲート電極材料膜７６を形成する。このゲート電極材料膜７６には、例えばポリシリコン膜を１５０ｎｍ〜２００ｎｍの厚さに成膜したものを用いる。
【０３３４】
その後、図示はしないが、本発明の製造方法の第１実施例〜第９実施例で説明したように、第２ｐ型領域ｐ２上にゲート絶縁膜２２を介してゲート電極材料膜７６からなるゲート電極（図示せず）を形成する。図示はしないが、このゲート電極の側壁部にサイドウォールを形成する。さらに、ゲート電極の一方側のサイドウォールを介して上記第２ｐ型領域ｐ２上に第１ｎ型領域ｎ１、第１ｐ型領域ｐ１を下層より順に形成するとともに、ゲート電極の他方側のサイドウォールを介して上記第２ｐ型領域ｐ２上に第２ｎ型領域ｎ２を形成する。
【０３３５】
また、通常のＭＯＳトランジスタの製造方法により、選択トランジスタ形成領域７２に、上記ゲート電極材料膜７６からなるゲート電極を形成する。よって、サイリスタのゲート電極と選択トランジスタのゲート電極は同時に形成することができる。さらに、ゲート電極の両側の選択トランジスタ形成領域にエクステンション領域を形成した後、ゲート電極の両側にサイドウォールを形成する。このサイドウォールは、前記サイリスタのサイドウォールを同時に形成することができる。その後、ゲート電極の両側のサイドウォールを介して選択トランジスタ形成領域となるｐ型ウエル領域８１にソース・ドレインを形成する。したがって、ゲート電極の両側におけるｐ型ウエル領域８１には、エクステンション領域を介してソース・ドレインが形成される。
【０３３６】
上記各実施の形態の各例では、上記半導体基板２１から上方へのエピタキシャル成長により形成される領域は単結晶シリコンとなっている。また、所望の伝導型が得られる不純物をドーピングしながらエピタキシャル成長を行っているが、エピタキシャルの全層または一部の層をノンドープでエピタキシャル成長を行い、その後、イオン注入法や固層拡散法により、所望の伝導型が得られる不純物をドーピングしてもよい。
【０３３７】
また、上記各実施の形態の各例では、半導体基体を半導体基板として説明したが、半導体基体をＳＯＩ（Silicon on insulator）基板の半導体層とすることもできる。この場合、上記各半導体基板に形成していた各領域をＳＯＩ基板の半導体層に形成すればよい。また半導体基板上に形成されるその他の構成は上記説明したのと同様に、半導体層上に形成することができる。上記半導体層に形成される各領域は半導体層の深さ方向の全域を利用して形成することができる。なお、半導体層の下層は埋め込み絶縁層（ＢＯＸともいう）が形成されている。
【図面の簡単な説明】
【０３３８】
【図１】本発明の半導体装置に係る一実施の形態の第１例を示した概略構成断面図である。
【図２】本発明の半導体装置に係る一実施の形態の第１例の変形例を示した概略構成断面図である。
【図３】本発明の半導体装置に係る一実施の形態の第２例を示した概略構成断面図である。
【図４】本発明の半導体装置に係る一実施の形態の第２例の変形例を示した概略構成断面図である。
【図５】本発明の半導体装置に係る一実施の形態の第３例を示した概略構成断面図である。
【図６】本発明の半導体装置に係る一実施の形態の第３例の変形例を示した概略構成断面図である。
【図７】本発明の半導体装置に係る一実施の形態の第４例を示した概略構成断面図である。
【図８】本発明の半導体装置に係る一実施の形態の第４例の変形例を示した概略構成断面図である。
【図９】本発明の半導体装置に係る一実施の形態の第５例を示した概略構成断面図である。
【図１０】本発明の半導体装置に係る一実施の形態の第５例の変形例を示した概略構成断面図である。
【図１１】本発明の半導体装置に係る一実施の形態の第６例を示した概略構成断面図である。
【図１２】本発明の半導体装置に係る一実施の形態の第６例の変形例を示した概略構成断面図である。
【図１３】本発明の半導体装置に係る一実施の形態の第７例を示した概略構成断面図である。
【図１４】本発明の半導体装置に係る一実施の形態の第７例の変形例を示した概略構成断面図である。
【図１５】本発明の半導体装置に係る一実施の形態の第８例を示した概略構成断面図である。
【図１６】本発明の半導体装置に係る一実施の形態の第９例の変形例を示した概略構成断面図である。
【図１７】本発明の半導体装置に係る一実施の形態の第９例を示した概略構成断面図である。
【図１８】本発明の半導体装置に係る一実施の形態の第９例の変形例を示した概略構成断面図である。
【図１９】本発明の半導体装置に係る一実施の形態の第１０例を示した概略構成断面図である。
【図２０】本発明の半導体装置に係る一実施の形態の第１１例を示した概略構成断面図である。
【図２１】本発明の半導体装置に係る一実施の形態の変形例を示した概略構成断面図である。
【図２２】本発明の半導体装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図である。
【図２３】本発明の半導体装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図である。
【図２４】本発明の半導体装置の製造方法に係る一実施の形態の第２例を示した製造工程断面図である。
【図２５】本発明の半導体装置の製造方法に係る一実施の形態の第２例を示した製造工程断面図である。
【図２６】本発明の半導体装置の製造方法に係る一実施の形態の第２例の変形例を示した製造工程断面図である。
【図２７】本発明の半導体装置の製造方法に係る一実施の形態の第２例の変形例を示した製造工程断面図である。
【図２８】本発明の半導体装置の製造方法に係る一実施の形態の第３例を示した製造工程断面図である。
【図２９】本発明の半導体装置の製造方法に係る一実施の形態の第３例を示した製造工程断面図である。
【図３０】本発明の半導体装置の製造方法に係る一実施の形態の第４例を示した製造工程断面図である。
【図３１】本発明の半導体装置の製造方法に係る一実施の形態の第４例を示した製造工程断面図である。
【図３２】本発明の半導体装置の製造方法に係る一実施の形態の第４例の変形例を示した製造工程断面図である。
【図３３】本発明の半導体装置の製造方法に係る一実施の形態の第４例の変形例を示した製造工程断面図である。
【図３４】本発明の半導体装置の製造方法に係る一実施の形態の第１０例を示した製造工程断面図である。
【図３５】本発明の半導体装置の製造方法に係る一実施の形態の第１０例を示した製造工程断面図である。
【図３６】本発明の半導体装置の製造方法に係る一実施の形態の第１０例を示した製造工程断面図である。
【図３７】本発明の半導体装置の製造方法に係る一実施の形態の第１１例を示した製造工程断面図である。
【図３８】本発明の半導体装置の製造方法に係る一実施の形態の第１１例を示した製造工程断面図である。
【図３９】本発明の半導体装置の製造方法に係る一実施の形態の第１１例を示した製造工程断面図である。
【図４０】従来のサイリスタ構成の半導体装置を示した構成図および動作説明図である。
【図４１】従来のサイリスタ構成の半導体装置の電圧−電流（Ｖ−Ｉ）特性を示した電圧−電流特性図である。
【図４２】従来のサイリスタ構成の半導体装置の課題を示した概略構成断面図である。
【符号の説明】
【０３３９】
１…半導体装置、２３…ゲート電極、ｐ１…第１ｐ型領域（第１伝導型の第１領域）、ｎ１…第１ｎ型領域（第２伝導型の第２領域）、ｐ２…第２ｐ型領域（第１伝導型の第３領域）、ｎ２…第２ｎ型領域（第２伝導型の第４領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2007189193.tif 000007
【図６】
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【図７】
2007189193.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2007189193.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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