(57)【要約】【課題】配線領域の面積が小さく、かつ信号間の特性のばらつきが小さな半導体装置を提供する。【解決手段】この半導体記憶装置では、最も長い信号線５のグループをツイスト配線方式で構成し、中間の長さの信号線５のグループをシールド配線方式で構成し、最も短い信号線５のグループを単独配線方式で構成する。したがって、全体として、信号波形の劣化の防止とレイアウト効率の向上を両立させることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数本の信号線で構成されるバスを備えた半導体装置において、
前記複数本の信号線は複数の配線方式で構成されていることを特徴とする、半導体装置。
【請求項２】
前記複数の信号線は長さが異なり、
各信号線の配線方式は、その信号線の長さに応じて決定されていることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記複数の配線方式は、各信号線と他の信号線をツイストさせるツイスト配線方式と、隣接する２本の信号線の間にシールド線を設けるシールド配線方式と、信号線同士のツイストもシールド線の設置も行なわない単独配線方式との３つの配線方式のうちの少なくとも２つの配線方式を含むことを特徴とする、請求項１に記載の半導体装置。  
【請求項４】
前記複数の信号線は、第１の信号線と、該第１の信号線よりも長い第２の信号線を含み、
前記第１の信号線は前記単独配線方式で構成され、
前記第２の信号線は前記シールド配線方式または前記ツイスト配線方式で構成されていることを特徴とする、請求項３に記載の半導体装置。
【請求項５】
前記複数の信号線は、第１の信号線と、該第１の信号線よりも長い第２の信号線を含み、
前記第１の信号線は前記シールド配線方式で構成され、
前記第２の信号線は前記ツイスト配線方式で構成されていることを特徴とする、請求項３に記載の半導体装置。  
【請求項６】
前記複数の信号線は、第１の信号線と、該第１の信号線よりも長い第２の信号線と、該第２の信号線よりも長い第３の信号線とを含み、
前記第１の信号線は前記単独配線方式で構成され、
前記第２の信号線は前記シールド配線方式で構成され、
前記第３の信号線は前記ツイスト配線方式で構成されていることを特徴とする、請求項３に記載の半導体装置。  
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、特に、複数の信号線で構成されるバスを備えた半導体装置に関する。
【背景技術】
【０００２】
従来より、半導体記憶装置には、複数（たとえば、４，８，１６）ビットのデータ信号を転送するデータバスが設けられている（たとえば特許文献１参照）。このデータバスは、複数のデータ信号を伝達する複数の信号線を含む。複数の信号線は、データ信号間の特性の差異をなくすため同一の配線方式で構成されている。
【特許文献１】特開２００１−７６４９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、近年、情報量の増加と情報伝達速度の高速化を図るため、バス幅の拡大（信号線数の増加）と信号線の専用配線化が進められている。この結果、配線領域の面積の増加や信号間の特性のばらつきが懸念されるようになってきた。
【０００４】
それゆえに、この発明の主たる目的は、配線領域の面積が小さく、かつ信号間の特性のばらつきが小さな半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
この発明に係る半導体装置は、複数本の信号線で構成されるバスを備えた半導体装置において、複数本の信号線は複数の配線方式で構成されていることを特徴とする。
【発明の効果】
【０００６】
この発明に係る半導体装置では、バスを構成する複数本の信号線は複数の配線方式で構成されている。したがって、たとえば、短い信号線を単独配線方式で構成し、長い信号線をシールド配線方式またはツイスト配線方式で構成することにより、配線領域の面積が小さく、かつ信号間の特性のばらつきが小さな半導体装置を実現することができる。
【発明を実施するための最良の形態】
【０００７】
図１は、この発明の一実施の形態による半導体記憶装置のレイアウトを示す図である。図１において、この半導体記憶装置は半導体基板表面の矩形領域に形成されており、この矩形領域は、図中上から下に向かってメモリアレイ領域１、回路領域２および配線領域３に分割されている。回路領域２および配線領域３の図中右側の辺に沿って、複数（図では３２個）の出力回路４が配列されている。メモリアレイ領域１の図中下辺と複数の出力回路４の入力ノードとは、それぞれ複数本（図では３２本）の信号線５で接続されている。
【０００８】
メモリアレイ領域１には、複数のメモリセル、複数のセンスアンプ、複数の列選択ゲートなどが設けられている。複数のメモリセルは行列状に配置され、各メモリセルはデータを記憶する。各メモリセルには、固有のアドレスが与えられている。センスアンプは、たとえば各列に対応して設けられ、対応の列の選択された行のメモリセルから読み出されたデータ信号を増幅する。列選択ゲートは、たとえば所定数のセンスアンプに対応して設けられ、それらのセンスアンプの選択された列のセンスアンプを対応の信号線５に接続する。ここでは、２４の相補データ信号ａ，／ａ；…；ｐ，／ｐと８つの非相補信号ｋ〜ｔとが、それぞれメモリアレイ領域１の下辺から３２本の信号線５の一方端に出力されるものとする。
【０００９】
回路領域２には、行アドレス信号に従って複数のメモリセル行のうちのいずれかのメモリセル行を選択する行デコーダ、列アドレス信号に従って複数のメモリセル列のうちのいずれかのメモリセル行を選択する行デコーダ、半導体記憶装置全体を制御する制御回路などが設けられている。
【００１０】
メモリアレイ領域１の下辺から出力される３２の信号ａ，／ａ；…；ｐ，／ｐ；ｋ〜ｔは４つずつグループ化され、３２本の信号線５は４本ずつグループ化され、３２個の出力回路４も４つずつグループ化されている。図中左端の信号グループ（ａ，ｂ，／ａ，／ｂ）は、図中左端および下端を通る信号線５のグループを介して図中下端の出力回路４のグループに入力される。図中右端の信号グループ（ｑ，ｓ，ｒ，ｔ）は、図中右端および上端を通る信号線５のグループを介して図中上端の出力回路４のグループに入力される。したがって、図中左端の信号グループ（ａ，ｂ，／ａ，／ｂ）に対応する信号線５が最も長く、図中右端の信号グループ（ｑ，ｓ，ｒ，ｔ）に対応する信号線５が最も短くなっている。
【００１１】
この半導体記憶装置では、信号波形の劣化とレイアウト効率のバランスを考慮して信号線５の長さに応じて配線方式が変えられている。つまり、最も長い信号線５のグループは、信号波形の劣化を回避するためツイスト配線方式で構成される。中間の長さの信号線５のグループは、信号波形の劣化の低減化とある程度のレイアウト効率の向上を図るためシールド配線方式で構成される。最も短い信号線５のグループは、レイアウト効率の高い単独配線方式で構成される。
【００１２】
詳しく説明すると、３２本の信号線５のうち信号ａ，／ａ；…；ｈ，／ｈを伝達する１６本の信号線５は、図中下方向（Ｙ方向）に延在して回路領域２の上方を通過し、配線領域３で図中右方向（Ｘ方向）に折り曲げられ、４本ずつツイストされて対応の１６個の出力回路４に接続される。
【００１３】
図２は、信号ａ，／ａ；ｂ，／ｂに対応する４本の信号線５のうちのツイストされた部分を示す図である。隣接する４本の信号線５の一方端には、それぞれ信号ａ，ｂ，／ａ，／ｂが入力される。信号ａ，／ａに対応する１番目と３番目の信号線５が所定のピッチでツイストされ、信号ｂ，／ｂに対応する２番目と４番目の信号線５が所定のピッチでツイストされる。１番目と３番目の信号線５の交差部は、２番目と４番目の信号線５の交差部と半ピッチずれている。
【００１４】
各隣接する２つの信号線部分の間には寄生容量（図２ではキャパシタ１０で示されている）が存在するので、一方の信号線部分の電位変化は容量結合により他方の信号線部分に伝達される。しかし、信号線５同士をツイストすることにより容量結合の影響が相殺され、信号線５には容量結合の影響はほとんど出ない。すなわち図３（Ａ）（Ｂ）は、メモリアレイ領域１から送信される信号ａ，／ａ；ｂ，／ｂの波形を示す図であり、図３（Ｃ）（Ｄ）は、出力回路４が受信した信号ａ，／ａ；ｂ，／ｂの波形を示す図である。図３（Ａ）（Ｂ）では、送信側（メモリアレイ領域１側）において信号ａ，ｂが「Ｈ」レベルに維持され、信号／ａ，／ｂがある時刻に「Ｈ」レベルから「Ｌ」レベルに立ち下げられた場合が示されている。ツイスト配線方式では信号線５に容量結合の影響がほとんど出ないので、図３（Ｃ）（Ｄ）に示すように、受信側（出力回路４側）の信号波形は送信側（メモリアレイ領域１側）の信号波形とほとんど変わらない。ただし、このようなツイスト配線方式では、信号線５同士をツイストするために複数のメタル配線層が必要となり、回路領域２の上方でツイストすることが困難となり、専用の配線領域３が必要となる。したがって、ツイスト配線方式では、信号波形の劣化を防止できるが、レイアウト効率は低下する。信号ｃ，／ｃ；…；ｈ，／ｈに対応する信号線５でも同様である。
【００１５】
また、３２本の信号線５のうち信号ｉ，／ｉ；ｊ，／ｊ；ｋ〜ｎを伝達する８本の信号線５は、回路領域２の上方において、図中Ｙ方向に延在した後、図中Ｘ方向に折り曲げられて対応の８個の出力回路４の入力ノードに接続される。８本の信号線６の図中Ｘ方向に延在する部分の両側および各間には、シールド線６が設けられている。各シールド線６には、接地電圧ＧＮＤが与えられている。
【００１６】
図４は、信号ｉ，／ｉ；ｊ，／ｊに対応する４本の信号線５のうちの図中Ｘ方向に延在する部分を示す図である。隣接する４本の信号線５の一方端には、それぞれ信号ｉ，ｊ，／ｉ，／ｊが入力される。４本の信号線５の両側および各間に合計５本のシールド線６が配置される。各信号線５とそれに隣接するシールド線６の間には、寄生容量（図４ではキャパシタ１１で示されている）が存在する。信号線５およびシールド線６は、単一のメタル配線層で形成され、回路領域２の回路（図４ではインバータ１２で示されている）の上方に設けられている。
【００１７】
このようなシールド配線方式では、専用の配線領域を設けることなく、シールド線６により信号線５間の容量結合を低減化することができる。ただし、ツイスト配線方式のように、信号線５間の容量結合の影響を無くすことはできない。すなわち図５（Ａ）（Ｂ）は、メモリアレイ領域１から送信される信号ｉ，／ｉ；ｊ，／ｊの波形を示す図であり、図５（Ｃ）（Ｄ）は、出力回路４が受信した信号ｉ，／ｉ；ｊ，／ｊの波形を示す図である。図５（Ａ）（Ｂ）では、送信側（メモリアレイ領域１側）において信号ｉ，ｊが「Ｈ」レベルに維持され、信号／ｉ，／ｊがある時刻に「Ｈ」レベルから「Ｌ」レベルに立ち下げられた場合が示されている。シールド配線方式では信号線５に容量結合の影響を低減することができるが無くすことはできないので、図５（Ｃ）（Ｄ）に示すように、受信側（出力回路４側）の信号波形は送信側（メモリアレイ領域１側）の信号波形に比べて少し劣化し、信号／ｉ，／ｊの立下りが遅延する。また、シールド線６分のレイアウト面積が増大する。信号ｋ〜ｎに対応する信号線５でも同様である。
【００１８】
また、３２本の信号線５のうち信号ｏ，／ｏ；ｐ，／ｐ；ｑ〜ｔを伝達する８本の信号線５は、回路領域２の上方において、図中Ｙ方向に延在した後、図中Ｘ方向に折り曲げられて対応の８個の出力回路４の入力ノードに接続される。
【００１９】
図６は、信号ｏ，／ｏ；ｐ，／ｐに対応する４本の信号線５のうちの図中Ｘ方向に延在する部分を示す図である。隣接する２本の信号線５間には、寄生容量（図４ではキャパシタ１３で示されている）が存在する。信号線５は、単一のメタル配線層で形成され、回路領域２の回路（図４ではインバータ１４で示されている）の上方に設けられている。
【００２０】
このような単独配線方式では、信号線５をツイストしないので専用の配線領域は必要なく、回路領域２の上方に信号線５を配置でき、信号線５間にシールド線６を設けないので、レイアウト効率が高い。ただし、ツイスト配線方式やシールド配線方式に比べて、信号線５間の容量結合の影響が大きくなる。すなわち図７（Ａ）（Ｂ）は、メモリアレイ領域１から送信される信号ｏ，／ｏ；ｐ，／ｐの波形を示す図であり、図７（Ｃ）（Ｄ）は、出力回路４が受信した信号ｏ，／ｏ；ｐ，／ｐの波形を示す図である。図７（Ａ）（Ｂ）では、送信側（メモリアレイ領域１側）において信号ｏ，ｐが「Ｈ」レベルに維持され、信号／ｏ，／ｐがある時刻に「Ｈ」レベルから「Ｌ」レベルに立ち下げられた場合が示されている。単独配線方式では信号線５の容量結合の影響が大きくなるので、図７（Ｃ）（Ｄ）に示すように、受信側（出力回路４側）の信号波形は送信側（メモリアレイ領域１側）の信号波形に比べて大きく劣化し、信号／ｏ，／ｐの立下りが遅延するとともに、信号／ｏ，／ｐの立下りに従って信号ｏ，ｐのレベルも低下する。信号ｑ〜ｔに対応する信号線５でも同様である。
【００２１】
この実施の形態では、最も長い信号線５のグループをツイスト配線方式で構成し、中間の長さの信号線５のグループをシールド配線方式で構成し、最も短い信号線５のグループを単独配線方式で構成した。したがって、全体として、信号波形の劣化の防止とレイアウト効率の向上を両立させることができ、配線領域の面積が小さく、かつ信号間の特性のばらつきが小さな半導体記憶装置を実現することができる。
【００２２】
なお、この実施の形態では、信号線５の長さを３段階に分けたが、長短の２段階に分け、短い方の信号線５のグループを単独配線方式で構成し、長い方の信号線グループをシールド配線方式で構成してもよい。また、短い方の信号線５のグループを単独配線方式で構成し、長い方の信号線グループをツイスト配線方式で構成してもよい。また、短い方の信号線５のグループをシールド配線方式で構成し、長い方の信号線グループをツイスト配線方式で構成してもよい。
【００２３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００２４】
【図１】この発明の一実施の形態による半導体記憶装置のレイアウトを示す図である。
【図２】図１に示したツイスト配線方式を説明するための図である。
【図３】図２に示した信号線によって伝達される信号の波形変化を示す図である。
【図４】図１に示したシールド配線方式を説明するための図である。
【図５】図４に示した信号線によって伝達される信号の波形変化を示す図である。
【図６】図１に示した単独配線方式を説明するための図である。
【図７】図６に示した信号線によって伝達される信号の波形変化を示す図である。
【符号の説明】
【００２５】
１  メモリアレイ領域、２  回路領域、３  配線領域、４  出力回路、５  信号線、６  シールド線、１０，１１，１３  キャパシタ（寄生容量）、１２，１４  インバータ（回路）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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