(57)【要約】【課題】  半導体装置の閾値電圧のばらつきの抑制と電流駆動力の低減の回避との両方を達成することを可能にするＳＯＩ基板上の半導体装置の製造方法を提供する。【解決手段】  サイドウォールスペーサー６を通過させて、第１のＳＯＩ層３に、斜め方向でイオン打ち込みを行うことで、該第１のＳＯＩ層３の膜厚の基板面内平均膜厚ＴＳＯＩＡＶから該基板面内ばらつきδＴの半分の値δＴ／２を差し引いた値を超えない該ゲート絶縁膜４と該第１のＳＯＩ層３との界面からの深さＤを有する第１及び第２の不純物導入領域７−１，７−２を、該第１のＳＯＩ層３に選択的に形成する。該サイドウォールスペーサー６が、２ｎｍ乃至４ｎｍの範囲の幅を有するので、半導体装置の閾値電圧のばらつきの抑制と電流駆動力の低減の回避との両方を達成することが可能となる。【選択図】      図３
2007123406.tif 000002
【特許請求の範囲】
【請求項１】
膜厚における面内ばらつきを有する第１のＳＯＩ層を含むＳＯＩ基板を形成する工程と、
前記第１のＳＯＩ層上に、ゲート絶縁膜とゲートとからなるゲート構造体を、選択的に形成する工程と、
前記ゲートの第１及び第２の側壁に接すると共に、前記ゲートの長さ方向において２ｎｍ乃至４ｎｍの範囲の寸法を有するサイドウォールスペーサーを、選択的に形成する工程と、
前記サイドウォールスペーサーを通過させて、前記第１のＳＯＩ層に、斜め方向でイオン打ち込みを行うことで、前記ゲート絶縁膜と前記第１のＳＯＩ層との界面からの深さが、前記第１のＳＯＩ層の膜厚の面内平均値から前記面内ばらつきの半分の値を差し引いた値を超えない第１及び第２の不純物導入領域を、前記第１のＳＯＩ層に選択的に形成する工程と、
を少なくとも含む半導体装置の製造方法。
【請求項２】
前記サイドウォールスペーサーは、前記ゲートの長さ方向において２ｎｍ乃至３ｎｍの範囲の寸法を有する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のＳＯＩ層の膜厚の前記面内平均値は、５０ｎｍ以下である請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記イオン打ち込みは、ハローイオン注入（Ｈａｌｏ  Ｉｏｎ−Ｉｍｐｌａｎｔａｔｉｏｎ）である請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第１及び第２の不純物導入領域を形成する工程は、ソース／ドレインのエクステンションを形成すると共に、前記第１及び第２の不純物導入領域間に実行チャネル領域を画定する請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、絶縁体上に延在するシリコン層内に、斜め方向からのイオン注入により不純物注入領域を形成する方法、並びに、該方法により形成された半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴに代表される半導体装置の微細化を実現するためには、ソース／ドレイン領域に代表される不純物注入領域を浅く形成する必要が生じる。不純物注入領域を浅く形成する方法として、斜め方向からイオン注入を行うハローイオン注入（Ｈａｌｏ  Ｉｏｎ−Ｉｍｐｌａｎｔａｔｉｏｎ）が知られている。
【０００３】
該ハローイオン注入の一例が特許文献１に開示されている。イオン注入エネルギーを２０ｅＶ以下に下げると、不純物の注入深さが浅くなると共に、ゲート直下への回り込みが不足することの課題を解決する方法を提案している。課題解決方法として、以下の事項が開示されている。ゲートの側壁にサイドウォールスペーサを形成し、その後、該サイドウォールスペーサを介して低エネルギーで角度５°から４５°の範囲の斜め方向からイオン注入を行い、深さが６０ｎｍ以下の浅い領域での不純物濃度が１Ｅ１９［１／ｃｍ３］の不純物拡散層からなるソース／ドレイン領域を形成する。ゲート端部の下方の拡散層中の浅い部分は、特に電流が集中する部分である。このため、この浅い部分での不純物濃度を高くして、抵抗率を下げることは、ソース／ドレイン領域間の寄生抵抗の低減に有効である。寄生抵抗の低減は、トランジスタの電流駆動能力の向上を可能にする。
【特許文献１】特開平１０−２６１７９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来手法は、シリコン基板中の比較的浅い領域に不純物注入領域を形成する方法である。しかし、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ―Ｉｎｓｕｌａｔｏｒ）構造、ＳＯＱ（Ｓｉｌｉｃｏｎ−Ｏｎ―Ｑｕａｒｔｚ）構造、或いは、ＳＯＳ（Ｓｉｌｉｃｏｎ−Ｏｎ―Ｓａｐｐｈｉｒｅ）構造に代表される絶縁体上に延在するシリコン層内に、非常に浅く且つ高濃度な不純物注入領域を形成することは、未だ検討されていなかった。絶縁体上に延在するシリコン層内に半導体装置をするため、半導体装置の微細化に伴い、シリコン層の膜厚も薄くなる。例えば、シリコン層の膜厚を５０ｎｍ以下と非常に薄くして、トランジスタの短チャネル効果の抑制を図る場合、ゲートパターニング後に行われるハロー（ＨＡＬＯ）イオン注入によって、ＳＯＩボディに導入される不純物が、ウエハ面内で均一に導入されなくなってしまう。本願において、用語「ＳＯＩボディ」とは、ＳＯＩ基板のＳＯＩ層においてトランジスタ等のデバイスが形成される領域を意味するものとする。即ち、ＳＯＩ基板のＳＯＩ層に多数のデバイスを形成する場合、該デバイスが形成される多数の領域に相当する多数のＳＯＩボディが形成されることになる。従って、ＳＯＩボディに導入される不純物が、ウエハ面内に均一に導入されないことは、ＳＯＩ層中の多数のＳＯＩボディ毎に、導入される不純物の量が異なる可能性があることを意味する。この導入される不純物の量が異なる状態を不純物の量が基板面内でばらつくと表現する。この不純物の量の基板面内でばらつきは、ウエハ面内でのＳＯＩ層の膜厚のばらつきに起因する。即ち、ＳＯＩ層の膜厚が薄いところでは、前述のハローイオン注入によって導入される不純物の一部が、酸化膜内に達してしまうため、ＳＯＩボディに導入される不純物の量が意図した量より少なくなる。一方、ＳＯＩ層の膜厚が厚いところでは、前述のハローイオン注入によって導入される不純物が、酸化膜内に達することはないため、ＳＯＩボディに全て導入される不純物の量が、前述したＳＯＩ層の膜厚が薄いところに導入される不純物の量より多くなる。
【０００５】
ウエハ面内での不純物の量の不均一性は、ウエハ面内でのトランジスタの短チャネル効果の不均一性を引き起こす可能性がある。結果、トランジスタの電気的特性、例えば、閾値が、ＳＯＩ層の膜厚に依存してばらついてしまう。このばらつきが、許容範囲を超えるとデバイスの歩留まりを悪化させる。
【０００６】
ＳＯＩ構造の製造方法として、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法や張り合わせ法が知られているが、いずれもＳＯＩ層の膜厚のウエハ面内でのばらつきを抑制することが難しいのが実情である。例えば、張り合わせ法によりＳＯＩ層を形成した場合、面内平均値で±３乃至５ｎｍ程度の誤差が生じる。
【０００７】
そこで、本発明の目的は、前述した問題のない半導体装置の製造方法及び該方法により製造された半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の第１の視点は、膜厚における面内ばらつきを有する第１のＳＯＩ層を含むＳＯＩ基板を形成する工程と、前記第１のＳＯＩ層上に、ゲート絶縁膜とゲートとからなるゲート構造体を選択的に形成する工程と、前記ゲートの第１及び第２の側壁に接すると共に、前記ゲートの長さ方向において２ｎｍ乃至４ｎｍの範囲の寸法を有するサイドウォールスペーサを、選択的に形成する工程と、前記サイドウォールスペーサを通過させて、前記第１のＳＯＩ層に、斜め方向でイオン打ち込みを行うことで、前記ゲート絶縁膜と前記第１のＳＯＩ層との界面からの深さが、前記第１のＳＯＩ層の膜厚の面内平均値から前記面内ばらつきの半分の値を差し引いた値を超えない第１及び第２の不純物導入領域を、前記第１のＳＯＩ層に選択的に形成する工程と、を少なくとも含む半導体装置の製造方法を提供する。
【発明の効果】
【０００９】
本発明によれば、第１及び第２のサイドウォールスペーサを通過させて、該第１のＳＯＩ層に、斜め方向でイオン打ち込みを行うことで、該第１のＳＯＩ層の膜厚の基板面内平均値から該基板面内ばらつきの半分の値を差し引いた値を超えない該ゲート絶縁膜と該第１のＳＯＩ層との界面からの深さを有する不純物導入領域を、該第１のＳＯＩ層に選択的に形成する。該第１及び第２のサイドウォールスペーサが、２ｎｍ乃至４ｎｍの範囲の幅を有するため、半導体装置の閾値電圧のばらつきの抑制と電流駆動力の低減の回避との両方を達成することが可能となる。
【発明を実施するための最良の形態】
【００１０】
（１）第１実施形態
本発明の第１の実施形態は、ＳＯＩ層に斜め方向からイオン打ち込みを行う工程を含む半導体装置の製造方法を提供する。図１は、本発明の第１の実施形態に係る半導体装置の製造方法の一連の工程を示す部分垂直断面図である。図２は、図１に示すイオン注入工程におけるイオン飛程と打ち込み深さを示す部分垂直断面図である。
【００１１】
図１（ａ）に示すように、既知の方法によりＳＯＩ基板を形成する。該ＳＯＩ基板は、支持基板１と、該支持基板１上に延在する酸化膜２と、該酸化膜２上に延在するＳＯＩ層３とから構成される。ＳＯＩ基板を形成する既知の方法の典型例として、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法や張り合わせ法を利用することができる。ＳＯＩ層３は、単結晶シリコンからなる。ＳＯＩ層３の膜厚は、基板面内ばらつきδＴを有し、基板面内平均膜厚ＴＳＯＩＡＶは、５０ｎｍ以下である。
【００１２】
図１（ｂ）に示すように、ＳＯＩ層３上に、既知の方法で、ゲート絶縁膜４及びゲート５を選択的に形成する。その後、既知の方法で、ゲート５の側壁にサイドウォールスペーサ６を形成する。ここで、サイドウォールスペーサ６は、幅ＷＳＩＤＥを有する。該幅ＷＳＩＤＥは、ゲート長さ方向におけるサイドウォールスペーサ６の寸法である。
【００１３】
図１（ｃ）に示すように、ゲート５をマスクとして、ハローイオン注入を行う。即ち、ＳＯＩ基板を回転させながら、斜め方向からイオンをＳＯＩ層３中に注入する。ここで、イオンの打ち込み角度は、特に限定するものではないが、サイドウォールスペーサ６の下方に位置するＳＯＩ層３の部分に打ち込まれるべきイオンが、該サイドウォールスペーサを介して打ち込まれる必要がある。この必要を満たすための最低限の打ち込み角度が必要となる。一方、サイドウォールスペーサの下方に位置するＳＯＩ層３の部分に打ち込まれるべきイオンの飛程は、マスクとなるゲート構造体以外のＳＯＩ基板上の構造体、例えば、隣のゲート構造体により遮られないようにする必要がある。このため、典型的には、打ち込み角度は、３０°乃至４５°の範囲内であってもよい。
【００１４】
加速エネルギーに対しても特に限定する必要はないが、過剰に低いとイオンの打ち込みが難しくなり、一方、過剰に高いとイオンの打ち込み深さの高い精度での制御が難しくなる。このため、典型的には、加速エネルギーは、１０ｋｅＶ乃至５０ｋｅＶの範囲内であってもよい。
【００１５】
ドーズ量に対しても特に限定する必要はないが、最終的に得たいトランジスタのソース／ドレイン領域のエクステンションの濃度を考慮して決定すべきである。例えば、ドーズ量１Ｅ１３ａｔｍ／ｃｍ２であってもよい。イオン種としてＰ型イオン、例えば、ボロン、ＢＦ２、或いはインジウムを選択することが可能である。ハローイオン注入の結果、ＳＯＩ層３中に、選択的に第１及び第２の不純物注入領域７−１、７−２を形成する。ここで、ゲート５の端部の下方に位置する第１及び第２の不純物注入領域７−１、７−２の部分が有する深さＤを、該部分とゲート絶縁膜４との界面から該部分の底部までの距離と定義する。該ハローイオン注入は、該深さＤがＳＯＩ層３の基板面内平均膜厚ＴＳＯＩＡＶから基板面内ばらつきδＴの１／２を引いた値を超えないように行う。即ち、該ハローイオン注入は、Ｄ≦（ＴＳＯＩＡＶ−δＴ／２）の関係が成立するように行う。この関係を図２に模式的に示す。図２は、図１（ｃ）に示すイオン注入工程におけるイオン飛程と打ち込み深さを示す部分垂直断面図である。
【００１６】
上記深さＤを調整するには、加速エネルギー及びイオンの打ち込み角度をだけでなくサイドウォールスペーサ６の幅ＷＳＩＤＥの調整が必要となる。加速エネルギー及びイオンの打ち込み角度を固定した場合、サイドウォールスペーサ６の幅ＷＳＩＤＥの増加は、上記深さＤを浅くし、一方、該幅ＷＳＩＤＥの減少は、上記深さＤを深くする。また、イオンの打ち込み角度及びサイドウォールスペーサ６の幅ＷＳＩＤＥを固定した場合、加速エネルギーの増加は、上記深さＤを深くし、一方、該加速エネルギーの減少は、上記深さＤを浅くする。また、加速エネルギー及びサイドウォールスペーサ６の幅ＷＳＩＤＥを固定した場合、イオンの打ち込み角度の減少は、上記深さＤを深くし、一方、該イオンの打ち込み角度の増加は、上記深さＤを浅くする。
【００１７】
そこで、イオンの打ち込み角度は、イオンの飛程が、該ゲート構造体の隣に位置するレジストマスク端部等の構造体を通過しないように決定し、該決定したイオンの打ち込み角度を基に、必要な加速エネルギーを決定すればよい。従って、イオンの打ち込み角度と加速エネルギーとは、互いにセットにして調整することが可能となる。
【００１８】
よって、イオンの打ち込み角度及び加速エネルギーを固定した場合、サイドウォールスペーサ６の幅ＷＳＩＤＥを増加すると、第１の不純物注入領域７−１の内側端部と第２の不純物注入領域７−２の内側端部との距離ｄが増加する。一方、サイドウォールスペーサ６の幅ＷＳＩＤＥを減少すると、第１の不純物注入領域７−１の内側端部と第２の不純物注入領域７−２の内側端部との距離ｄが減少する。第１及び第２の不純物注入領域７−１、７−２は、例えば、ソース／ドレインのエクステンションに相当する。従って、第１の不純物注入領域７−１の内側端部と第２の不純物注入領域７−２の内側端部との距離ｄは、トランジスタの実行チャネル長さｄに相当する。実行チャネル長さｄを増大させることで電流駆動力は低下する。一方、実行チャネル長さｄを減少させることで電流駆動力は増大する。即ち、電流駆動力の低減を回避するには、サイドウォールスペーサ６の幅ＷＳＩＤＥを低減するのが有効である。
【００１９】
更に、トランジスタの閾値電圧は、該ハローイオン注入によりＳＯＩ層３に導入されたイオンの量に依存する。このことは、該ハローイオン注入により一部のイオンがＳＯＩ層３を通過して、酸化膜２に到達した場合、トランジスタの閾値電圧は低下する。前述したように、ＳＯＩ層３の膜厚は、基板面内ばらつきδＴを有する。従って、仮に第１及び第２の不純物注入領域７−１、７−２の深さＤを、ＳＯＩ層３の基板面内平均膜厚ＴＳＯＩＡＶに設定した場合、トランジスタの閾値電圧は、基板面内の位置に依存する。即ち、ＳＯＩ層３の膜厚が、基板面内平均値ＴＳＯＩＡＶより薄い場所では、該ハローイオン注入により一部のイオンがＳＯＩ層３を通過して、酸化膜２に到達し、トランジスタの閾値電圧は低下する。このことは、第１及び第２の不純物注入領域７−１、７−２の深さＤを、ＳＯＩ層３の基板面内平均膜厚ＴＳＯＩＡＶに設定することは、トランジスタの閾値電圧の基板面内ばらつきを許容することを意味する。
【００２０】
従って、トランジスタの閾値電圧のばらつきを抑制するには、前述したように、第１及び第２の不純物注入領域７−１、７−２の深さＤが、ＳＯＩ層３の基板面内平均膜厚ＴＳＯＩＡＶから基板面内ばらつきδＴの１／２を引いた値を超えないように、該ハローイオン注入を行うことが有効である。即ち、ＳＯＩ層３の基板面内平均膜厚ＴＳＯＩＡＶから基板面内ばらつきδＴの１／２を引いた値に相当する深さより浅いイオン打ち込みが必要となる。イオンの打ち込み角度及び加速エネルギーを固定した場合、サイドウォールスペーサ６の幅ＷＳＩＤＥを増加すると、イオンの打ち込み深さが浅くなる。一方、サイドウォールスペーサ６の幅ＷＳＩＤＥを減少すると、イオンの打ち込み深さが深くなる。よって、トランジスタの閾値電圧のばらつきを抑制するには、サイドウォールスペーサ６の幅ＷＳＩＤＥを増加することが有効である。
【００２１】
前述したように、イオンの打ち込み角度及び加速エネルギーを固定した場合、トランジスタの閾値電圧のばらつきを抑制するには、サイドウォールスペーサ６の幅ＷＳＩＤＥを増加することが有効であり、一方、電流駆動力の低減を回避するには、サイドウォールスペーサ６の幅ＷＳＩＤＥを低減するのが有効である。
【００２２】
従って、加速エネルギー及びイオンの打ち込み角度を固定した場合に、トランジスタの閾値電圧のばらつきの抑制と電流駆動力の低減の回避との両方を達成するのに好適なサイドウォールスペーサ６の幅ＷＳＩＤＥを検討するため、サイドウォールスペーサ６の幅ＷＳＩＤＥを変化がトランジスタの閾値電圧のばらつき並びに電流駆動力に与える影響を検証した。即ち、トランジスタ特性のサイドウォールスペーサ６の幅ＷＳＩＤＥへの依存性につき検証した。
【００２３】
該検証を行う目的で、前述した製造方法を使用して、ＳＯＩ基板上にＭＯＳトランジスタを形成した。ここで、ゲート長さＬを１００ｎｍとした。また、サイドウォールスペーサ６の幅ＷＳＩＤＥを０ｎｍ、２ｎｍ、３ｎｍ、６ｎｍ、１０ｎｍの５種類のゲート側壁構造を有する複数のトランジスタを用意した。ここで、幅ＷＳＩＤＥが０ｎｍのトランジスタとは、サイドウォールスペーサを有さないトランジスタを意味する。この５種類のゲート側壁構造を有する複数のトランジスタに対し、同一の条件の下でハローイオン注入を行った。ハローイオン注入を、以下条件で行った。打ち込み角度は、３０°、加速エネルギーは、３５ｋｅＶ、ドーズ量は、２．８Ｅ１３ａｔｍ／ｃｍ２である。
【００２４】
前述したサイドウォールスペーサの幅の異なる５種類のゲート側壁構造を有する複数のトランジスタの電流駆動力と閾値電圧のばらつきとを既知の方法により測定した。電流駆動力は、オフ電流Ｉｏｆｆ＝２Ｅ−９（Ａ／μｍ）及び駆動電圧Ｖｄ＝１．２（Ｖ）での駆動電流Ｉｄｓ（μＡ／μｍ）を測定することで、電流駆動力のサイドウォールスペーサの幅の依存性を検討した。電流駆動力の比は、サイドウォールスペーサの幅が０ｎｍ即ちサイドウォールスペーサが無い場合の駆動電流Ｉｄｓを基準にして、各サイドウォールスペーサの幅を有する場合の駆動電流Ｉｄｓを比で表した。
幅ＷＳＩＤＥ（ｎｍ）  駆動電流Ｉｄｓ（μＡ／μｍ）        電流駆動力の比
０ｎｍ                  ５１６                        １
２ｎｍ                  ５１３                        ０．９９４１８６
３ｎｍ                  ５０９                        ０．９８６４３４
４ｎｍ                  ４９７                        ０．９６３１７８
６ｎｍ                  ４７５                        ０．９２０５４３
１０ｎｍ                  ４１６                        ０．８０６２０２
図３は、トランジスタの電流駆動力の比のサイドウォールスペーサの幅への依存性を示す図である。サイドウォールスペーサの幅が０ｎｍの場合の駆動電流Ｉｄｓ＝５１６（μＡ／μｍ）を１として、サイドウォールスペーサの幅が増加した場合の駆動電流Ｉｄｓの低下を、相対値として示す。図３から、電流駆動能力を低下させないようにするには、出来るだけサイドウォールスペーサの幅を低減することが有効であることが判る。例えば、駆動電流Ｉｄｓの低下の許容範囲を３％以内、即ち電流駆動力の比を０．９７以上とするには、サイドウォールスペーサの幅ＷＳＩＤＥが２ｎｍ乃至３ｎｍである必要がある。一方、駆動電流Ｉｄｓの低下の許容範囲を５％以内、即ち電流駆動力の比を０．９５以上とするには、サイドウォールスペーサの幅ＷＳＩＤＥが２ｎｍ乃至４ｎｍである必要がある。
【００２５】
更に、トランジスタの閾値電圧Ｖｔのばらつきを標準偏差（３σ）で示した。ここで、閾値電圧の正規分布曲線をとった場合、ばらついている閾値電圧の９９．７３％がその平均値から±３σの範囲に入る。３σの値が大きくなるほど、閾値電圧Ｖｔが大きくばらついていることを示す。
幅ＷＳＩＤＥ（ｎｍ）    ３σ閾値電圧Ｖｔばらつき（ｍＶ）        
０ｎｍ                  ５２．５ｍＶ  
２ｎｍ                  ３７．８ｍＶ  
３ｎｍ                  ３７．８ｍＶ  
４ｎｍ                  ３８．１ｍＶ  
６ｎｍ                  ３６．３ｍＶ  
１０ｎｍ                  ２７．０ｍＶ  
図４は、トランジスタの閾値電圧Ｖｔのばらつき（３σ）のサイドウォールスペーサの幅への依存性を示す図である。サイドウォールスペーサの幅が０ｎｍの場合、閾値電圧Ｖｔのばらつき（３σ）は大きく、サイドウォールスペーサの幅が増加するにつれ閾値電圧Ｖｔのばらつき（３σ）は小さくなる。特に、サイドウォールスペーサの幅が０ｎｍから２ｎｍへ増加することで、急激に閾値電圧Ｖｔのばらつき（３σ）は小さくなる。このことは、サイドウォールスペーサの幅が２ｎｍ以上あれば、閾値電圧Ｖｔのばらつき（３σ）を有効に低減可能となる。具体的には、閾値電圧Ｖｔのばらつき（３σ）を４５以下に抑制するには、サイドウォールスペーサの幅が２ｎｍ以上あればよい。
【００２６】
従って、図３に示す結果及び図４に示す結果から、加速エネルギー及びイオンの打ち込み角度を固定した場合に、トランジスタの閾値電圧のばらつきの抑制と電流駆動力の低減の回避との両方を達成するのに好適なサイドウォールスペーサ６の幅ＷＳＩＤＥは、２ｎｍ乃至４ｎｍの範囲であり、更に好適には、２ｎｍ乃至３ｎｍの範囲であることが判る。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を示す部分垂直断面図である。
【図２】図１に示すイオン注入工程におけるイオン飛程と打ち込み深さを示す部分垂直断面図である。
【図３】半導体装置の電流駆動力の比のサイドウォールスペーサの幅への依存性を示す図である。
【図４】トランジスタの閾値電圧Ｖｔのばらつき（３σ）のサイドウォールスペーサの幅への依存性を示す図である。
【符号の説明】
【００２８】
１  支持基板
２  酸化膜
３  ＳＯＩ層
４  ゲート絶縁膜
５  ゲート
６―１  第１のサイドウォールスペーサ
６―２  第２のサイドウォールスペーサ
７−１  第１の不純物注入領域
７−２  第２の不純物注入領域
δＴ  基板面内ばらつき
ＴＳＯＩＡＶ  基板面内平均膜厚
ＷＳＩＤＥ  第１及び第２のサイドウォールスペーサの幅
ｄ  実行チャネル長さ
Ｄ  深さ
【図１】
2007123406.tif 000003
【図２】
2007123406.tif 000004
【図３】
2007123406.tif 000005
【図４】
2007123406.tif 000006