(57)【要約】【課題】  クロック信号そのものにジッタが含まれている場合であっても、Ａ／Ｄ変換時におけるパフォーマンスの低下を小さく抑えることができるナイキストＡ／Ｄ変換器におけるサンプリングクロック調整方法を提供する。【解決手段】  信号合成部１１においてアナログ入力信号ＡＩＮをミュートした状態で、クロック信号ＣＫのサンプリング周波数ｆｓと同一の周波数ｆｓｉｇの参照入力信号ＲＩＮを入力し、Ｓ／Ｈ部１２でサンプリングホールドし、Ａ／Ｄ部１３でＡ／Ｄ変換してデジタル信号ＤＯＵＴを生成し、さらにレベル検出部１４でデジタル信号ＤＯＵＴのレベルを検出し、デューティ制御部１５でデジタル信号ＤＯＵＴのレベルを参照しながらクロック信号ＣＫのデューティを制御する。【選択図】    図１
2007006101.tif 000002
【特許請求の範囲】
【請求項１】
所定のサンプリング周波数のクロック信号を入力するとともに該サンプリング周波数と同一の周波数の参照入力信号を入力して該参照入力信号を該クロック信号でサンプリングしてデジタル信号を得ながら、該デジタル信号のレベルを検出し、該デジタル信号のレベルを参照しながら該クロック信号のデューティを調整することを特徴とするナイキストＡ／Ｄ変換器におけるサンプリングクロック調整方法。
【請求項２】
前記デジタル信号のｒｍｓレベルが最小となるように前記クロック信号のデューティ比を調整することを特徴とする請求項１記載のナイキストＡ／Ｄ変換器におけるサンプリングクロック調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナイキストＡ／Ｄ変換器におけるサンプリングクロック調整方法に関する。
【背景技術】
【０００２】
アナログ入力信号を所定のサンプリング周波数のクロック信号でサンプリングしてＡ／Ｄ変換するにあたり、そのアナログ入力信号に、サンプリング周波数の１／２の周波数（ナイキスト周波数と称する）以上の成分が含まれていると、そのナイキスト周波数で折り返されて、いわゆる折り返し歪が発生する。そこで、ナイキスト周波数より高い周波数の成分を除去したアナログ入力信号をクロック信号でサンプリングしてＡ／Ｄ変換するナイキストＡ／Ｄ変換器が広く用いられている。
【０００３】
図３は、従来のナイキストＡ／Ｄ変換器の一例を示す模式図である。
【０００４】
図３に示すナイキストＡ／Ｄ変換器１００を構成するＳ／Ｈ（サンプル／ホールド）部１０１には、アナログ入力信号ＡＩＮおよびクロック信号ＣＫが入力される。Ｓ／Ｈ部１０１は、クロック信号ＣＫによってアナログ入力信号ＡＩＮをサンプリングしてホールドし、ホールドされたアナログデータを、Ａ／Ｄ部１０２に向けて出力する。Ａ／Ｄ部１０２には、Ｓ／Ｈ部１０１からのアナログデータおよびクロック信号ＣＫが入力される。このＡ／Ｄ部１０２は、アナログデータをクロック信号ＣＫに同期してＡ／Ｄ変換してデジタル信号ＤＯＵＴを出力する。このようなナイキストＡ／Ｄ変換器を採用した技術として、クロック信号のサンプリング周波数を制御することにより、そのサンプリング周波数のジッタを低減する技術が提案されている（例えば、特許文献１参照）。
【０００５】
図４は、従来のナイキストＡ／Ｄ変換器の他の一例を示す模式図である。
【０００６】
図４に示すナイキストＡ／Ｄ変換器２００には、Ｓ／Ｈ部１０１およびＡ／Ｄ部１０２に加えて、クロック信号ＣＫが入力されるクロックデューティサイクルスタビライザ２０３が備えられている。
【０００７】
クロックデューティサイクルスタビライザ２０３には、フェーズロックループ（ＰＬＬ）回路（もしくはディレイロックループ（ＤＬＬ）回路）が内蔵されており、このクロックデューティサイクルスタビライザ２０３は、入力されたクロック信号ＣＫのエッジからデューティ比５０％の内部クロック信号を生成し、このデューティ比５０％の内部クロック信号をＳ／Ｈ部１０１およびＡ／Ｄ部１０２に出力する。Ｓ／Ｈ部１０１では、この内部クロック信号によってアナログ入力信号ＡＩＮをサンプリングしホールドしてアナログデータを得、このアナログデータをＡ／Ｄ部１０２で内部クロック信号に同期してＡ／Ｄ変換してデジタル信号ＤＯＵＴを出力する。
【特許文献１】特開２００２−１０１０８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ここで、上述した特許文献１に提案された、図３に示すナイキストＡ／Ｄ変換器を採用した技術では、クロック信号のデューティ比が５０％から大きくずれた場合に、そのクロック信号によってアナログ入力信号を変換する時間的マージンが少なくなることによってパフォーマンスが劣化する可能性がある。
【０００９】
一方、図４に示すナイキストＡ／Ｄ変換器を採用した技術では、クロック信号のデューティ比は５０％に保証されるものの、クロック信号そのものにジッタが含まれている場合、結果的にクロックデューティサイクルスタビライザで生成される内部クロック信号にもこのジッタが含まれるため、Ａ／Ｄ変換時の余裕度が小さくなり、従ってＡ／Ｄ変換時におけるパフォーマンスが低下するという問題がある。
【００１０】
本発明は、上記事情に鑑み、クロック信号そのものにジッタが含まれている場合であっても、Ａ／Ｄ変換時におけるパフォーマンスの低下を小さく抑えることができるナイキストＡ／Ｄ変換器におけるサンプリングクロック調整方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成する本発明のナイキストＡ／Ｄ変換器におけるサンプリングクロック調整方法は、所定のサンプリング周波数のクロック信号を入力するとともにそのサンプリング周波数と同一の周波数の参照入力信号を入力してその参照入力信号をそのクロック信号でサンプリングしてデジタル信号を得ながら、そのデジタル信号のレベルを検出し、そのデジタル信号のレベルを参照しながらそのクロック信号のデューティを調整することを特徴とする。
【００１２】
本発明のナイキストＡ／Ｄ変換器におけるサンプリングクロック調整方法は、クロック信号のサンプリング周波数と同一の周波数の参照入力信号を、そのクロック信号でサンプリングしてデジタル信号を得ながらそのデジタル信号のレベルを検出し、さらにそのデジタル信号のレベルを参照しながらそのクロック信号のデューティを調整する方法である。
【００１３】
クロック信号そのものにジッタが含まれている場合、そのクロック信号のデューティ比を５０％に保つことが必要であるとは必ずしも限られず、５０％から多少ずれてもかまわない。本発明では、ジッタの性質（分布特性）に応じてクロック信号のデューティ比を５０％から変更することが可能である。このように、ジッタの性質に応じて変更したデューティ比のクロック信号で、アナログ入力信号をサンプリングしてホールドすると、クロック信号そのものにジッタが含まれている場合であっても、Ａ／Ｄ変換時に比較的大きな余裕度（マージン）を持たせることができる。従って、クロック信号そのものにジッタが含まれている場合であっても、Ａ／Ｄ変換時におけるパフォーマンスの低下を小さく抑えることができる。
【００１４】
ここで、上記デジタル信号のｒｍｓレベルが最小となるように上記クロック信号のデューティ比を調整することが好ましい。
【００１５】
このようにすると、デジタル信号に含まれる参照入力信号のレベルを十分に小さく抑えることができる。従って、デジタル信号の、参照入力信号による影響を避けることができる。
【発明の効果】
【００１６】
本発明のナイキストＡ／Ｄ変換器におけるサンプリングクロック調整方法によれば、クロック信号そのものにジッタが含まれている場合であっても、Ａ／Ｄ変換時におけるパフォーマンスの低下を小さく抑えることができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施の形態を説明する。
【００１８】
図１は、本発明の一実施形態のナイキストＡ／Ｄ変換器におけるサンプリングクロック調整方法が適用されたナイキストＡ／Ｄ変換器の構成を示す図である。
【００１９】
図１に示すナイキストＡ／Ｄ変換器１０には、信号合成部１１と、Ｓ／Ｈ部１２と、Ａ／Ｄ部１３と、レベル検出部１４と、デューティ制御部１５とが備えられている。
【００２０】
デューティ制御部１５には、所定のサンプリング周波数ｆｓのクロック信号ＣＫが入力される。信号合成部１１には、アナログ入力信号ＡＩＮおよびクロック信号ＣＫのサンプリング周波数ｆｓと同一の周波数（ｆｓｉｇ）の参照入力信号ＲＩＮが入力される。
【００２１】
このナイキストＡ／Ｄ変換器１０では、最初の時点で、以下に説明する第１の工程が行なわれる。先ず、信号合成部１１において、アナログ入力信号ＡＩＮをミュートした状態で、参照入力信号ＲＩＮを入力する。次いで、Ｓ／Ｈ部１２において、この参照入力信号ＲＩＮを、デューティ制御部１５からの後述する制御信号でサンプリングしてホールドすることによりアナログデータを得る。
【００２２】
Ａ／Ｄ部１３では、そのアナログデータをデューティ制御部１５からの制御信号に同期してＡ／Ｄ変換してデジタル信号ＤＯＵＴを生成する。次いで、レベル検出部１４で、デジタル信号ＤＯＵＴのレベルを検出する。さらに、デューティ制御部１５で、そのデジタル信号ＤＯＵＴのレベルを参照しながらクロック信号ＣＫのデューティを制御し、制御したクロック信号ＣＫを制御信号として出力する。
【００２３】
このように、最初の時点では、Ａ／Ｄ部１３から出力されるデジタル信号ＤＯＵＴに含まれる参照入力信号ＲＩＮの信号成分の有無を表わすレベルをレベル検出部１４で検出し、このレベルが小さくなるようにデューティ制御部１５でクロック信号ＣＫのデューティを制御する第１の工程を行なう。詳細には、デジタル信号ＤＯＵＴのｒｍｓ（２乗和平方根）レベルが最小となるようにレベル検出部１４およびデューティ制御部１５でクロック信号ＣＫのデューティ比を調整する工程を行なう。
【００２４】
参照入力信号ＲＩＮの信号成分が十分に少なくなってから、通常のオペレーションである第２の工程を行なう。先ず、アナログ入力信号ＡＩＮのミュートを解除し、アナログ入力信号ＡＩＮと参照入力信号ＲＩＮを合成した信号をＳ／Ｈ部１２に入力する。この場合であっても、参照入力信号ＲＩＮの信号成分は十分に少なくなっており、参照入力信号ＲＩＮの信号成分がＡ／Ｄ変換後のデジタル信号ＤＯＵＴに含まれる割合は小さい。以下、図２を参照して説明する。
【００２５】
図２は、図１に示すナイキストＡ／Ｄ変換器において、Ａ／Ｄ変換時におけるパフォーマンスの低下を小さく抑えるための原理を説明するための図である。
【００２６】
図２には、周波数ｆｓｉｇの参照入力信号ＲＩＮと、サンプリング周波数ｆｓのクロック信号ＣＫとが示されている。
【００２７】
ナイキストＡ／Ｄ変換器を備えた半導体集積回路が実装された回路基板では、Ａ／Ｄ変換するにあたり、アナログ入力信号をサンプリングするクロック信号のデューティは様々な要因で変動する。また、クロック信号にはジッタ等も含まれる。一般に、クロック信号に含まれるジッタ等は、アナログ入力信号をサンプリングしてＡ／Ｄ変換する際のサンプル点における時間的なジッタであるアパーチャジッタｔａｊを生じる要因となる。このアパーチャジッタｔａｊによるＳＮＲ（Ｓｉｇｎａｌ―ｔｏ―Ｎｏｉｓｅ―Ｒａｔｉｏ：信号対雑音比）の劣化は、次式で表わされる。
【００２８】
アパーチャジッタｔａｊによるＳＮＲの劣化＝２０ｌｏｇ１０（２π×ｆＩＮＰＵＴ×ｔａｊ）
ここで、ｆＩＮＰＵＴは、アナログ入力信号の周波数であり、アパーチャジッタｔａｊは、ナイキストＡ／Ｄ変換器自体が持つアパーチャジッタやアナログ入力信号及びクロック信号等に含まれる全てのジッタの要因を２乗和平方根（ｒｍｓ）したものである。
【００２９】
図１に示すナイキストＡ／Ｄ変換器１０において、デューティ制御部１５でクロック信号ＣＫおよびレベル検出部１４からのレベルに基づく、クロック信号ＣＫに対応する制御信号を生成して、Ｓ／Ｈ部１２およびＡ／Ｄ部１３に供給する。その方法として、ナイキストＡ／Ｄ変換器１０に、クロック信号ＣＫ、およびそのクロック信号ＣＫのサンプリング周波数ｆｓと同一の周波数ｆｓｉｇの参照入力信号ＲＩＮを入力し、これらクロック信号ＣＫおよび参照入力信号ＲＩＮ双方の周波数成分の差異がゼロに近づくように、デューティ制御部１５でクロック信号ＣＫのデューティを制御する。
【００３０】
詳細には、ナイキスト定理により、サンプリング周波数ｆｓで標本化できる入力周波数はｆｓ／２以下であり、それ以上の入力信号周波数はｆｓ／２で折り返してエイリアシング（折り返し歪）が生じる。ここで、サンプリング周波数と入力信号周波数が同一の場合では、入力信号の周波数成分がｆｓ／２で折り返してＤＣ成分と同じになる。例えば、図２に示すように、参照入力信号ＲＩＮの周波数ｆｓｉｇとサンプリング周波数ｆｓが同一で、参照入力信号ＲＩＮのゼロクロス点をクロック信号ＣＫの立ち上がりエッジでサンプリングすると、この場合、その結果はゼロである。従って、このサンプリングした値がゼロになるように、レベル検出部１４およびデューティ制御部１５でクロック信号ＣＫのデューティを調整する。ここで、クロック信号ＣＫそのものにジッタが含まれている場合、そのクロック信号ＣＫのデューティ比を５０％に保つことが必要であるとは必ずしも限られず、５０％から多少ずれてもかまわない。本実施形態では、ジッタの分布特性等の性質に応じてクロック信号ＣＫのデューティ比を５０％から変更し、変更したデューティ比に応じてアナログ入力信号をサンプリングしてホールドすることにより、Ａ／Ｄ変換時に比較的大きな余裕度（マージン）を得ることができる。従って、クロック信号ＣＫそのものにジッタが含まれている場合であっても、Ａ／Ｄ変換時におけるパフォーマンスの低下を小さく抑えることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態のナイキストＡ／Ｄ変換器におけるサンプリングクロック調整方法が適用されたナイキストＡ／Ｄ変換器の構成を示す図である。
【図２】図１に示すナイキストＡ／Ｄ変換器において、Ａ／Ｄ変換時におけるパフォーマンスの低下を小さく抑えるための原理を説明するための図である。
【図３】従来のナイキストＡ／Ｄ変換器の一例を示す模式図である。
【図４】従来のナイキストＡ／Ｄ変換器の他の一例を示す模式図である。
【符号の説明】
【００３２】
１０  ナイキストＡ／Ｄ変換器
１１  信号合成部
１２  Ｓ／Ｈ部
１３  Ａ／Ｄ部
１４  レベル検出部
１５  デューティ制御部
【図１】
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【図２】
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【図３】
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【図４】
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