(57)【要約】【課題】ＭＩＳＦＥＴを有する半導体装置であって、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力向上を可能である半導体装置と、その製造方法を提供する。【解決手段】活性領域における半導体基板１０上にゲート絶縁膜１４及びゲート電極１５ａが形成されており、ゲート電極１５ａの両側部における半導体基板１０中にソース・ドレイン領域１０ｃが形成されており、ゲート電極１５ａを被覆して、ゲート電極１５ａの延伸方向における両端において半導体基板１０の活性領域に接して応力膜１６が形成されており、ここで、上記の応力膜１６が半導体基板１０の活性領域に対して作用する応力は、ゲート電極１５ａの延伸方向に作用する応力を有する構成とする。【選択図】図２
2007189070.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
活性領域における前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側部における前記半導体基板中に形成されたソース・ドレイン領域と、
前記ゲート電極を被覆して形成され、前記ゲート電極の延伸方向における両端において前記半導体基板の活性領域に接して形成された応力膜と
を有し、
前記応力膜が前記半導体基板の活性領域に対して作用する応力は、前記ゲート電極の延伸方向に作用する応力を有する
半導体装置。
【請求項２】
前記半導体基板の活性領域が素子分離絶縁膜で分離されており、
少なくとも前記ゲート電極の延伸方向における両端において、前記素子分離絶縁膜の表面が前記半導体基板の活性領域の表面より低くなるように前記素子分離絶縁膜が薄膜化されており、
前記素子分離絶縁膜が薄膜化されたことで露出した前記半導体基板の活性領域の表面に前記応力膜が接していることにより、前記応力膜により前記半導体基板の活性領域に対して前記ゲート電極の延伸方向に応力が作用する
請求項１に記載の半導体装置。
【請求項３】
前記素子分離絶縁膜の形成領域において前記半導体基板に素子分離用溝が形成されており、
前記素子分離用溝に埋め込まれて前記素子分離絶縁膜が形成されている
請求項２に記載の半導体装置。
【請求項４】
前記素子分離絶縁膜が薄膜化されたことで露出した前記半導体基板の活性領域の表面にアンダーカットが形成されており、
前記アンダーカットされた部分の前記半導体基板の活性領域の表面が、前記半導体基板の深さが深くなるほど前記素子分離用溝の開口面積が広くなる逆テーパー形状となっている
請求項３に記載の半導体装置。
【請求項５】
前記応力膜が引っ張りの応力を前記半導体基板の活性領域に印加する
請求項１に記載の半導体装置。
【請求項６】
前記応力膜が１ＧＰａ以上の応力を前記半導体基板の活性領域に印加する
請求項１に記載の半導体装置。
【請求項７】
活性領域における半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側部における前記半導体基板中にソース・ドレイン領域を形成する工程と、
前記ゲート電極を被覆して、前記ゲート電極の延伸方向における両端において前記半導体基板の活性領域に接するように応力膜を形成する工程と
を有し、
前記応力膜が前記半導体基板の活性領域に対して作用する応力は、前記ゲート電極の延伸方向に作用する応力を有する
半導体装置の製造方法。
【請求項８】
前記半導体基板の活性領域を分離する素子分離絶縁膜を形成する工程と、
少なくとも前記ゲート電極の延伸方向における両端において、前記素子分離絶縁膜の表面が前記半導体基板の活性領域の表面より低くなるように前記素子分離絶縁膜を薄膜化する工程とをさらに有し、
前記応力膜を形成する工程において、前記素子分離絶縁膜が薄膜化されたことで露出した前記半導体基板の活性領域の表面に接するように形成し、
前記素子分離絶縁膜が薄膜化されたことで露出した前記半導体基板の活性領域の表面に前記応力膜を接して形成することにより、前記半導体基板の活性領域に対して前記ゲート電極の延伸方向に応力を作用させる応力膜とする
請求項７に記載の半導体装置の製造方法。
【請求項９】
前記素子分離絶縁膜を形成する工程が、前記素子分離絶縁膜の形成領域において前記半導体基板に素子分離用溝を形成する工程と、前記素子分離用溝に埋め込んで前記素子分離絶縁膜を形成する工程を含む
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記素子分離絶縁膜が薄膜化されたことで露出した前記半導体基板の活性領域の表面にアンダーカットを形成する工程をさらに有し、
前記アンダーカットされた部分の前記半導体基板の活性領域の表面が、前記半導体基板の深さが深くなるほど前記素子分離用溝の開口面積が広くなる逆テーパー形状となっている
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記応力膜を形成する工程において、引っ張りの応力を前記半導体基板の活性領域に印加する応力膜を形成する
請求項７に記載の半導体装置の製造方法。
【請求項１２】
前記応力膜を形成する工程において、１ＧＰａ以上の応力を前記半導体基板の活性領域に印加する応力膜を形成する
請求項７に記載の半導体装置の製造方法。
【請求項１３】
前記素子分離絶縁膜を薄膜化する工程において、ウェットエッチングにより前記素子分離絶縁膜を薄膜化する
請求項８記載の半導体装置の製造方法。
【請求項１４】
前記素子分離絶縁膜を薄膜化する工程の前に、前記素子分離絶縁膜にホウ素をイオン注入する工程をさらに有する
請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、電界効果トランジスタを有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の基本的な素子であるＭＩＳＦＥＴ（金属―絶縁膜―半導体電界効果トランジスタ）は、半導体装置の小型化及び高集積化を進めるにつれてますます微細化されてきている。
【０００３】
しかし、微細化が進むにつれてＭＩＳＦＥＴの能力向上が従来のスケーリングだけで達成するのが難しいため、例えば特許文献１などに記載されているように、ゲート長方向（ゲート電極の延伸方向と垂直な方向）に引っ張りまたは圧縮の応力を発生する応力膜を使用して応力を印加することにより、電流駆動能力を高めてＭＩＳＦＥＴの能力向上を図る技術が９０ｎｍ世代以降注目されている。
【０００４】
上記においては、ソース・ドレインの形成後にＮチャネルＭＩＳＦＥＴ（以降ＮＴｒとも称する）とＰチャネルＭＩＳＦＥＴ（以降ＰＴｒとも称する）で膜応力の異なる絶縁膜を形成しており、ＮＴｒにおいては引っ張り応力を、ＰＴｒには圧縮応力を与えて能力向上を図っている。
【０００５】
上記の応力膜を用いてＭＩＳＦＥＴの電流駆動能力を向上させるため、従来技術では、（１）熱や圧力、および紫外線照射の適用など、成膜時の条件を変更する、（２）応力を発生する最下層の層間膜の膜厚を厚くする、といった手段が検討されてきた。
【０００６】
しかしながら、上記の（１）の成膜時の条件を変更する場合、熱履歴が変わるため、ゲート絶縁膜の厚さが変動し、電流以外の電気的特性に変動をおよぼす可能性がある。
【０００７】
また、上記（２）の応力を発生する応力膜の膜厚を厚くする場合、以下の問題が生じる。
図１９（ａ）及び図１９（ｂ）は、この問題を説明するための模式断面図である。
図１９（ａ）及び図１９（ｂ）において、半導体基板１００の不図示の素子分離領域で分離された活性領域において、半導体基板１００上にゲート絶縁膜１０１が形成され、その上層にゲート電極１０２が形成されている。ゲート電極１０２の上面には高融点金属シリサイド層１０３が形成されている。また、ゲート電極１０２の側部にはサイドウォール絶縁膜１０４が形成されており、その側部における半導体基板１００中にはソース・ドレイン領域１０５が形成されており、ソース・ドレイン領域１０５の表層には高融点金属シリサイド層１０６が形成されている。上記のようにして、ＭＯＳＦＥＴが構成されている。
【０００８】
上記のＭＯＳＦＥＴを被覆して、全面に引っ張りまたは圧縮の応力を発生する応力膜（１０７ａ，１０７ｂ）が形成されている。ここで、図１９（ｂ）で形成されている応力膜１０７ｂは、図１９（ａ）で形成されている応力膜１０７ａより厚膜化されている。
また、応力膜（１０７ａ，１０７ｂ）の上層に絶縁膜１０８が形成されている。
破線は、上記のソース・ドレイン領域１０５に接続する高融点金属シリサイド層１０６に達するように、絶縁膜１０８及び応力膜（１０７ａ，１０７ｂ）に加工されるコンタクトホールＣＨｓが開口される領域を示す。
【０００９】
上記のように応力膜を厚膜化した場合、サイドウォール１０４の肩部を覆う応力膜の膜厚増加が顕著になり、コンタクトホールＣＨｓ開口時のドライエッチング時間を大幅に増加させる必要がある。
上記の結果、エッチングによる高融点金属シリサイド層１０６へのダメージが増大し、これによりコンタクト抵抗の増加を引き起こす可能性があり、また、微細化が進んで接合を浅く形成されたＭＯＳＦＥＴに対しては、コンタクトが接合を突き抜けて接合リークを引き起こす原因になる可能性がある。
【特許文献１】特開２００５−５７３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力向上を可能とするＭＯＳＦＥＴを有する半導体装置と、その製造方法を提供することである。
【課題を解決するための手段】
【００１１】
上記の課題を解決するため、本発明の半導体装置は、半導体基板と、活性領域における前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側部における前記半導体基板中に形成されたソース・ドレイン領域と、前記ゲート電極を被覆して形成され、前記ゲート電極の延伸方向における両端において前記半導体基板の活性領域に接して形成された応力膜とを有し、前記応力膜が前記半導体基板の活性領域に対して作用する応力は、前記ゲート電極の延伸方向に作用する応力を有する。
【００１２】
上記の本発明の半導体装置は、活性領域における半導体基板上にゲート絶縁膜及びゲート電極が形成されており、ゲート電極の両側部における半導体基板中にソース・ドレイン領域が形成されており、ゲート電極を被覆して、ゲート電極の延伸方向における両端において半導体基板の活性領域に接して応力膜が形成されている。ここで、上記の応力膜が半導体基板の活性領域に対して作用する応力は、ゲート電極の延伸方向に作用する応力を有する。
【００１３】
また、上記の課題を解決するため、本発明の半導体装置の製造方法は、活性領域における半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側部における前記半導体基板中にソース・ドレイン領域を形成する工程と、前記ゲート電極を被覆して、前記ゲート電極の延伸方向における両端において前記半導体基板の活性領域に接するように応力膜を形成する工程とを有し、前記応力膜が前記半導体基板の活性領域に対して作用する応力は、前記ゲート電極の延伸方向に作用する応力を有する。
【００１４】
上記の本発明の半導体装置の製造方法は、活性領域における半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、ゲート電極の両側部における半導体基板中にソース・ドレイン領域を形成する。
次に、ゲート電極を被覆して、ゲート電極の延伸方向における両端において半導体基板の活性領域に接するように応力膜を形成する。ここで形成する応力膜が半導体基板の活性領域に対して作用する応力は、ゲート電極の延伸方向に作用する応力を有するものである。
【発明の効果】
【００１５】
本発明の半導体装置は、ＭＩＳＦＥＴを有する半導体装置であって、ゲート電極の延伸方向に作用する応力を半導体基板の活性領域に印加することにより、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力向上を可能としている。
【００１６】
本発明の半導体装置の製造方法は、ＭＩＳＦＥＴを有する半導体装置を製造する際に、応力膜を形成してゲート電極の延伸方向に作用する応力を半導体基板の活性領域に印加することで、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力を向上して製造できる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明の半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
【００１８】
第１実施形態
図１は本実施形態に係る半導体装置の平面図であり、図２（ａ）は図１中のＸ−Ｘ’における断面図であり、図２（ｂ）はＹ−Ｙ’における断面図である。
例えば、半導体基板１０の活性領域１０ａを囲むように設けられた素子分離領域において素子分離用溝１０ｔが形成されており、その内部にＳＴＩ（Shallow Trench Isolation）型の素子分離絶縁膜１１が形成されている。
また、例えば、素子分離絶縁膜１１で分離された半導体基板１０の活性領域１０ａにおいて、半導体基板１０の表層にチャネル不純物領域１３が形成され、半導体基板１０上にゲート絶縁膜１４が形成され、その上層にゲート電極１５ａが形成されている。
【００１９】
また、例えば、ゲート電極１５ａの両側部にはサイドウォール絶縁膜２０が形成されており、その側部における半導体基板１０中にはソース・ドレイン領域１０ｃが形成されており、ソース・ドレイン領域１０ｃの表層には高融点金属シリサイド層１０ｄが形成されている。
上記のようにして、ＭＩＳＦＥＴが構成されている。
【００２０】
上記の構成において、例えば、少なくともゲート電極１５ａの延伸方向における両端において、素子分離絶縁膜１１ｔの表面が半導体基板１０の活性領域１０ａの表面より低くなるように、薄膜化された素子分離絶縁膜１１ｔとなっている。このように素子分離絶縁膜１１ｔが薄膜化されたことで、素子分離用溝１０ｔの縁部１０ｂにおいて半導体基板１０の活性領域の表面が露出している。
【００２１】
上記の構成のＭＩＳＦＥＴ及び素子分離絶縁膜（１１，１１ｔ）を被覆して、引っ張りまたは圧縮の応力を発生する応力膜１６が形成されている。応力膜１６としては、上記の半導体基板の活性領域に対して作用する応力が、ゲート電極の延伸方向に作用する応力を有する膜であり、例えば窒化シリコン膜などの通常用いられている応力膜を用いることができる。
上記のように、ゲート電極１５ａの延伸方向における両端において、素子分離用溝１０ｔの縁の部分１０ｂで半導体基板１０の活性領域の表面が露出しており、この露出している部分で接するように応力膜１６が形成されているので、応力膜１６により半導体基板１０の活性領域１０ａに対してゲート電極１５ａの延伸方向に応力が作用する構成となっている。
【００２２】
また、応力膜１６の上層に絶縁膜１７が形成されており、上記のゲート電極１５ａ及びソース・ドレイン領域１０ｃに接続する高融点金属シリサイド層１０ｄに達するように、絶縁膜１７及び応力膜１６にそれぞれコンタクトホール（ＣＨｇ，ＣＨｓ）が開口されており、プラグ（１８，２１）が埋め込まれ、上層配線（１９，２２）が形成されている。
【００２３】
上記の本実施形態に係る半導体装置は、ＭＩＳＦＥＴを有する半導体装置であって、応力膜１６が半導体基板１０の活性領域に印加する応力として、引っ張りまたは圧縮の応力をゲート電極の延伸方向ＤＲに作用させることができる構成となっており、ゲート電極の延伸方向に作用する応力を半導体基板の活性領域に印加することにより、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力向上を可能としている。
【００２４】
図３（ａ）及び図３（ｂ）は印加する応力とドレイン電流の増加率を示すグラフであり、図３（ａ）はドレイン電流と平行な方向（ゲート電極の延伸方向と垂直な方向）に半導体基板の活性領域に、応力膜による応力が印加される場合であり、図３（ｂ）はドレイン電流と垂直な方向（ゲート電極の延伸方向）に半導体基板の活性領域に応力膜による応力が印加される場合である。
図３（ａ）に示すように、ゲート電極の延伸方向と垂直な方向に応力が印加される場合には、引っ張り応力ではＮＴｒの電流が増加し、ＰＴｒの電流が減少し、また、圧縮応力ではＰＴｒの電流が増加し、ＮＴｒの電流が減少することが知られている。
【００２５】
一方、図３（ｂ）に示すように、ゲート電極の延伸方向に応力が印加される場合には、引っ張り応力ではＮＴｒ及びＰＴｒの電流が増加し、圧縮応力ではＮＴｒ及びＰＴｒの電流が減少することが見出された。
【００２６】
図４（ａ）及び図４（ｂ）は本実施形態の応力膜を適用するパターンを説明する模式図である。
本実施形態の半導体装置は上記の性質を利用したものであり、図４（ａ）に示すように、ＮＴｒとＰＴｒに共に引っ張りの応力膜が形成されている場合には、両Ｔｒに共にドレイン電流と垂直な方向（ゲート電極Ｇの延伸方向ＤＲ）に引っ張りの応力を印加する構造を形成する。
また、図４（ｂ）に示すように、ＮＴｒに引っ張りの応力膜が形成され、ＰＴｒに圧縮の応力膜が形成されている場合には、ＮＴｒのみにドレイン電流と垂直な方向（ゲート電極Ｇの延伸方向ＤＲ）に引っ張りの応力を印加する構造を形成する。
以上のようにして、トランジスタ自体の構造を変更することによって、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力が向上する。
上記の応力膜は、例えば１ＧＰａ以上の応力を半導体基板の活性領域に印加することが好ましい。
【００２７】
次に、本実施形態に係る半導体装置の製造方法について説明する。図面上、図１中のＸ−Ｘ’の断面における断面図を用いて説明する。
まず、図５（ａ）に示すように、半導体基板１０の素子分離領域において素子分離用溝１０ｔを形成し、その内部に埋め込んでＳＴＩ（Shallow Trench Isolation）型の素子分離絶縁膜１１を形成する。
【００２８】
次に、図５（ｂ）に示すように、例えばスピンコート法によりフォトレジスト膜１２を形成する。
次に、図５（ｃ）に示すように、フォトリソグラフィ工程によりフォトレジスト膜１２のパターン露光及び現像を行い、素子分離絶縁膜１１の領域を開口するパターンのフォトレジスト膜１２ａに加工する。図示していないが、ドレイン電流と平行な方向（ゲート電極の延伸方向と垂直な方向）の素子分離絶縁膜は、本実施形態においては保護する。
【００２９】
次に、図６（ａ）に示すように、例えば、フォトレジスト膜１２ａをマスクとしてウェットエッチングを施し、少なくともゲート電極１５ａの延伸方向における両端において、素子分離絶縁膜１１の表面が半導体基板１０の活性領域１０ａの表面より低くなるように薄膜化した素子分離絶縁膜１１ｔとする。
上記の素子分離絶縁膜１１ｔの薄膜化により、素子分離用溝１０ｔの縁部１０ｂにおいて半導体基板１０の活性領域の表面を露出させる。
次に、アッシング処理あるいは溶剤処理によりフォトレジスト膜を除去する。
【００３０】
次に、図６（ｂ）に示すように、例えば、半導体基板１０の活性領域１０ａに導電性不純物をイオン注入して、チャネル不純物領域を形成する。
【００３１】
次に、図６（ｃ）に示すように、例えば、半導体基板１０の活性領域１０ａの表面に、酸化シリコンを成膜して、ゲート絶縁膜１４を形成する。
【００３２】
次に、図７（ａ）に示すように、例えば、ＣＶＤ（化学気相成長）法によりポリシリコンなどの導電層を堆積させ、ゲート電極用層１５を形成する。
【００３３】
次に、図７（ｂ）に示すように、例えば、ゲート電極のパターンのフォトレジスト膜をパターン形成し、ＲＩＥ（反応性イオンエッチング）などのエッチングを施し、半導体基板１０の活性領域１０ａ上にパターン加工されたゲート電極１５ａとする。
次に、不図示の領域において、ゲート電極の両側部にサイドウォール絶縁膜２０を形成し、サイドウォール絶縁膜の両側部における半導体基板１０中にソース・ドレイン領域１０ｃを形成し、また、ソース・ドレイン領域１０ｃの表層に高融点金属シリサイド層を形成する。
【００３４】
次に、図７（ｃ）に示すように、例えば、ＣＶＤ法によりゲート電極１５ａを被覆して全面に窒化シリコンを形成し応力膜１６を形成する。応力膜１６としては、上記の半導体基板の活性領域に対して作用する応力が、ゲート電極の延伸方向に作用する応力を有する膜であり、例えば窒化シリコン膜などの通常用いられている応力膜を用いることができる。
ここで、素子分離絶縁膜１１ｔが薄膜化されたことで、素子分離用溝１０ｔの縁部１０ｂにおいて露出した半導体基板１０の活性領域１０ａの表面に応力膜１６を接して形成することができ、半導体基板１０の活性領域１０ａに対してゲート電極１５の延伸方向に応力を作用させる応力膜とすることができる。
【００３５】
次に、図８（ａ）に示すように、例えば、ＣＶＤ法により酸化シリコンを堆積させ、絶縁膜１７を形成する。
【００３６】
次に、図８（ｂ）に示すように、例えば、フォトリソグラフィ工程及びエッチング加工により、ゲート電極１５ａに達するコンタクトホールＣＨｇを形成する。また、不図示の領域においても、ソース・ドレイン領域１０ｃに接続する高融点金属シリサイド層１０ｄに達するコンタクトホールＣＨｓを形成する。
【００３７】
次に、図８（ｃ）に示すように、例えば、コンタクトホールＣＨｇの内部に埋め込んでプラグ１８を形成し、さらに上層配線１９を形成する。また、不図示の領域においても、コンタクトホールＣＨｓの内部に埋め込んでプラグ２１を形成し、さらに上層配線２２を形成する。
以上で、図１及び図２に示す半導体装置を製造することができる。
【００３８】
上記の本実施形態の半導体装置の製造方法では、上記のように半導体基板１０の活性領域１０ａに対して素子分離用溝１０ｔの縁部１０ｂにおいて接するように応力膜を形成することで、ゲート電極１５の延伸方向に応力を作用させる応力膜とすることができる。
このように、ＭＩＳＦＥＴを有する半導体装置を製造する際に、応力膜を形成して、ゲート電極の延伸方向に作用する応力を半導体基板の活性領域に印加することで、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力を向上して製造できる。
【００３９】
第２実施形態
本実施形態に係る半導体装置は、実質的に第１実施形態と同様である。
本実施形態に係る半導体装置の製造方法においては、第１実施形態の半導体装置の製造方法における図６（ａ）に示す素子分離絶縁膜１１ｔの薄膜化の前に、図９に示すフォトレジスト膜１２ａをマスクとしてホウ素（Ｂ）をイオン注入する工程をさらに有する。
ホウ素のドーズ量としては、例えば酸化シリコン膜のウェットエッチングレートが不純物を導入した場合がしていない場合に対して倍程度速くなるように、１×１０１５／ｃｍ２程度のドーズ量とする。また注入エネルギーとしては、例えば膜厚６０ｎｍの埋め込み酸化膜を３０ｎｍまで薄膜化するとして、５０〜１００ｋｅＶとする。
【００４０】
上記のようにエッチングして薄膜化する領域の素子分離絶縁膜にホウ素を注入し、第１実施形態と同様にウェットエッチングにより素子分離絶縁膜を薄膜化する。以降の工程は、第１実施形態と同様に行う。
【００４１】
上記の本実施形態の半導体装置の製造方法では、ＭＩＳＦＥＴを有する半導体装置を製造する際に、応力膜を形成して、ゲート電極の延伸方向に作用する応力を半導体基板の活性領域に印加することで、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力を向上して製造できる。
【００４２】
第３実施形態
図１０は本実施形態に係る半導体装置の断面図であり、実質的に第１実施形態と同様であるが、素子分離絶縁膜１１ｔが薄膜化されたことで露出した半導体基板１０の活性領域の表面にアンダーカットが形成されており、アンダーカットされた部分の半導体基板１０の活性領域の表面が、半導体基板１０の深さが深くなるほど素子分離用溝１０ｔの開口面積が広くなり、逆テーパー形状となっていることが異なる。
上記のアンダーカット部分にも、応力膜１６が入り込んで形成されている。
本実施形態の半導体装置は、ＭＩＳＦＥＴを有する半導体装置であって、応力膜１６によりゲート電極の延伸方向に作用する応力を半導体基板の活性領域に印加することができ、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力が向上できる。
【００４３】
次に、本実施形態に係る半導体装置の製造方法について説明する。
まず、第１実施形態の図５（ａ）に示す工程から図６（ａ）に示す工程までを第１実施形態と同様に行う。
【００４４】
次に、図１１（ａ）に示すように、酸化シリコンに対してシリコンを選択的にエッチングするドライエッチングにより、素子分離絶縁膜１１ｔが薄膜化されたことで露出した半導体基板１０の活性領域の表面にアンダーカットを形成する。膜応力が十分にチャネル部に影響するようにアンダーカットを形成するため、等方性ドライエッチングを用いるのが望ましい。
上記のようにして、素子分離絶縁膜１１ｔの薄型化及びアンダーカットの形成により、素子分離用溝１０ｔの縁部１０ｂにおいて半導体基板１０の活性領域の表面を露出させる。
次に、アッシング処理あるいは溶剤処理によりフォトレジスト膜を除去する。
【００４５】
次に、図１１（ｂ）に示すように、例えば、半導体基板１０の活性領域１０ａに導電性不純物をイオン注入して、チャネル不純物領域１３を形成する。
【００４６】
次に、図１１（ｃ）に示すように、例えば、半導体基板１０の活性領域１０ａの表面に、酸化シリコンを成膜して、ゲート絶縁膜１４を形成する。
【００４７】
次に、図１２（ａ）に示すように、例えば、ＣＶＤ法によりポリシリコンなどの導電層を堆積させ、ゲート電極用層１５を形成する。
【００４８】
次に、図１２（ｂ）に示すように、例えば、ゲート電極のパターンのフォトレジスト膜をパターン形成し、ＲＩＥなどのエッチングを施し、半導体基板１０の活性領域１０ａ上にパターン加工されたゲート電極１５ａとする。
次に、不図示の領域において、ゲート電極の両側部にサイドウォール絶縁膜２０を形成し、サイドウォール絶縁膜の両側部における半導体基板１０中にソース・ドレイン領域１０ｃを形成し、また、ソース・ドレイン領域１０ｃの表層に高融点金属シリサイド層１０ｄを形成する。
【００４９】
次に、図１２（ｃ）に示すように、例えば、ＣＶＤ法によりゲート電極１５ａを被覆して全面に窒化シリコンを形成し応力膜１６を形成する。
ここで、応力膜１６は、素子分離用溝１０ｔの縁部１０ｂにおいて露出した半導体基板１０の活性領域に接するようにして形成する。本実施形態においては、上記のように素子分離絶縁膜１１ｔが薄膜化されたことで露出した半導体基板１０の活性領域の表面にアンダーカットが形成されているので、アンダーカットに入り込むようにして形成する。
【００５０】
次に、図１３（ａ）に示すように、例えば、ＣＶＤ法により酸化シリコンを堆積させ、絶縁膜１７を形成する。
【００５１】
次に、図１３（ｂ）に示すように、例えば、フォトリソグラフィ工程及びエッチング加工により、ゲート電極１５ａに達するコンタクトホールＣＨｇを形成する。また、不図示の領域においても、ソース・ドレイン領域１０ｃに接続する高融点金属シリサイド層１０ｄに達するコンタクトホールＣＨｓを形成する。
【００５２】
次に、図１３（ｃ）に示すように、例えば、コンタクトホールＣＨｇの内部に埋め込んでプラグ１８を形成し、さらに上層配線１９を形成する。また、不図示の領域においても、コンタクトホールＣＨｓの内部に埋め込んでプラグ２１を形成し、さらに上層配線２２を形成する。
以上で、図１０に示す半導体装置を製造することができる。
【００５３】
上記の本実施形態の半導体装置の製造方法では、ＭＩＳＦＥＴを有する半導体装置を製造する際に、応力膜を形成して、ゲート電極の延伸方向に作用する応力を半導体基板の活性領域に印加することで、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力を向上して製造できる。
【００５４】
第４実施形態
図１４は本実施形態に係る半導体装置の断面図であり、実質的に第１実施形態と同様であるが、素子分離絶縁膜１１ｔは薄膜化されてはおらず、ディポットＤが形成されて、素子分離用溝１０ｔの縁部１０ｂにおいて半導体基板１０の活性領域の表面が露出し、この縁部において露出した半導体基板１０の活性領域に接するように応力膜１６が形成されている構成である。
本実施形態の半導体装置は、ＭＩＳＦＥＴを有する半導体装置であって、応力膜１６によりゲート電極の延伸方向に作用する応力を半導体基板の活性領域に印加することができ、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力向上が可能となっている。
【００５５】
次に、本実施形態に係る半導体装置の製造方法について説明する。
まず、図１５（ａ）に示すように、半導体基板１０の素子分離領域において素子分離用溝１０ｔを形成し、その内部に埋め込んでＳＴＩ型の素子分離絶縁膜１１を形成する。
【００５６】
次に、図１５（ｂ）に示すように、例えばスピンコート法によりフォトレジスト膜を形成し、フォトリソグラフィ工程によりディポットを形成しようとする領域を除いて素子分離絶縁膜１１を保護するパターンのフォトレジスト膜１２ｂを形成する。図示していないが、ドレイン電流と平行な方向（ゲート電極の延伸方向と垂直な方向）の素子分離絶縁膜は、本実施形態においては保護する。
【００５７】
次に、図１５（ｃ）に示すように、フォトレジスト膜１２ｂをマスクとしてウェットエッチングを施し、ディポットＤを形成して、少なくともゲート電極１５ａの延伸方向における両端において、素子分離用溝１０ｔの縁部において半導体基板１０の活性領域の表面を露出させる。
【００５８】
次に、図１６（ａ）に示すように、アッシング処理あるいは溶剤処理によりフォトレジスト膜１２ｂを除去する。
【００５９】
次に、図１６（ｂ）に示すように、例えば、半導体基板１０の活性領域１０ａに導電性不純物をイオン注入して、チャネル不純物領域を形成する。
【００６０】
次に、図１６（ｃ）に示すように、例えば、半導体基板１０の活性領域１０ａの表面に、酸化シリコンを成膜して、ゲート絶縁膜１４を形成する。
【００６１】
次に、図１７（ａ）に示すように、例えば、ＣＶＤ法によりポリシリコンなどの導電層を堆積させ、ゲート電極用層１５を形成する。
【００６２】
次に、図１７（ｂ）に示すように、例えば、ゲート電極のパターンのフォトレジスト膜をパターン形成し、ＲＩＥなどのエッチングを施し、半導体基板１０の活性領域１０ａ上にパターン加工されたゲート電極１５ａとする。
次に、不図示の領域において、ゲート電極の両側部にサイドウォール絶縁膜２０を形成し、サイドウォール絶縁膜の両側部における半導体基板１０中にソース・ドレイン領域１０ｃを形成し、また、ソース・ドレイン領域１０ｃの表層に高融点金属シリサイド層１０ｄを形成する。
【００６３】
次に、図１７（ｃ）に示すように、例えば、ＣＶＤ法によりゲート電極１５ａを被覆して全面に窒化シリコンを形成し応力膜１６を形成する。
ここで、応力膜１６は、素子分離用溝１０ｔの縁部１０ｂにおいて露出した半導体基板１０の活性領域に接するようにして形成する。本実施形態においては、上記のようにディポットＤが形成されており、ディポットＤに入り込むようにして形成する。
【００６４】
次に、図１８（ａ）に示すように、例えば、ＣＶＤ法により酸化シリコンを堆積させ、絶縁膜１７を形成する。
【００６５】
次に、図１８（ｂ）に示すように、例えば、フォトリソグラフィ工程及びエッチング加工により、ゲート電極１５ａに達するコンタクトホールＣＨｇを形成する。また、不図示の領域においても、ソース・ドレイン領域１０ｃに接続する高融点金属シリサイド層１０ｄに達するコンタクトホールＣＨｓを形成する。
【００６６】
次に、図１８（ｃ）に示すように、例えば、コンタクトホールＣＨｇの内部に埋め込んでプラグ１８を形成し、さらに上層配線１９を形成する。また、不図示に領域においても、コンタクトホールＣＨｓの内部に埋め込んでプラグ２１を形成し、さらに上層配線２２を形成する。
以上で、図１４に示す半導体装置を製造することができる。
【００６７】
上記の本実施形態の半導体装置の製造方法では、ＭＩＳＦＥＴを有する半導体装置を製造する際に、応力膜を形成して、ゲート電極の延伸方向に作用する応力を半導体基板の活性領域に印加することで、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力を向上して製造できる。
【００６８】
上記の本実施形態の半導体装置及びその製造方法によれば、以下の効果を享受できる。
第１及び第２実施形態では、少なくともゲート電極の延伸方向における全領域でＳＴＩ型の素子分離絶縁膜を薄膜化して素子分離用溝の縁部において半導体基板の活性領域を露出させ、第４実施形態においてはＳＴＩ型の素子分離絶縁膜にディポットを形成して素子分離用溝の縁部において半導体基板の活性領域を露出させ、この部分に接するように引っ張り応力を印加する応力膜を形成して、ゲート電極の延伸方向（ドレイン電流と垂直な方向）に応力を印加し、これにより、従来の技術よりも電流駆動能力を向上させることが可能となる。
第２実施形態では、ホウ素のイオン注入により、ＳＴＩ埋め込み酸化膜の膜厚方向の薄膜化量をウェットエッチングのみを用いた時よりも正確に制御することが可能となる。
さらに第３実施形態では、基板にアンダーカットを形成することにより、第１，２，４実施形態よりも大きな応力を印加して、電流駆動能力をさらに向上させることが可能となる。
【００６９】
本発明は上記の説明に限定されない。
例えば、本発明は、基本的にＮＴｒとＰＴｒのいずれにも適用可能であり、両者を有するＣＭＩＳ半導体装置に適用してもよく、あるいは、いずれか一方を有する半導体装置に適用することができる。
また、ＣＭＩＳの場合であっても、ＮＴｒとＰＴｒのいずれか一方に適用するようにしてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００７０】
本発明の半導体装置は、ＭＩＳＦＥＴを有する半導体装置に適用できる。
また、本発明の半導体装置の製造方法は、ＭＩＳＦＥＴを有する半導体装置を製造する方法に適用できる。
【図面の簡単な説明】
【００７１】
【図１】図１は本発明の第１実施形態に係る半導体装置の平面図である。
【図２】図２（ａ）は図１中のＸ−Ｘ’における断面図であり、図２（ｂ）はＹ−Ｙ’における断面図である。
【図３】図３（ａ）及び図３（ｂ）は印加する応力とドレイン電流の増加率を示すグラフである。
【図４】図４（ａ）及び図４（ｂ）は本発明の第１実施形態の応力膜を適用するパターンを説明する模式図である。
【図５】図５（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１０】図１０は本発明の第３実施形態に係る半導体装置の断面図である。
【図１１】図１１（ａ）〜（ｃ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１２】図１２（ａ）〜（ｃ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１３】図１３（ａ）〜（ｃ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１４】図１４は本発明の第４実施形態に係る半導体装置の断面図である。
【図１５】図１５（ａ）〜（ｃ）は本発明の第４実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１６】図１６（ａ）〜（ｃ）は本発明の第４実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１７】図１７（ａ）〜（ｃ）は本発明の第４実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１８】図１８（ａ）〜（ｃ）は本発明の第４実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１９】図１９（ａ）及び図１９（ｂ）は従来技術の問題を説明するための模式断面図である。
【符号の説明】
【００７２】
１０…半導体基板、１０ａ…活性領域、１０ｂ…素子分離溝の縁部、１０ｃ…ソース・ドレイン領域、１０ｄ…高融点シリサイド層、１０ｔ…素子分離用溝、１１，１１ｔ…素子分離絶縁膜、１２，１２ａ，１２ｂ…フォトレジスト膜、１３…チャネル不純物領域、１４…ゲート絶縁膜、１５…ゲート電極用層、１５ａ…ゲート電極、１６…応力膜、１７…絶縁膜、１８…プラグ、１９…上層配線、２０…サイドウォール絶縁膜、２１…プラグ、２２…上層配線、ＣＨｇ，ＣＨｓ…コンタクトホール、ＤＲ…ゲート電極の延伸方向、ＮＴｒ…ＮチャネルＭＯＳトランジスタ、ＰＴｒ…ＰチャネルＭＯＳトランジスタ、Ｄ…ディポット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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