(57)【要約】【課題】本発明の目的は、特にボンディングパッドに対する耐圧性に優れ、ボンディングパッド下へ素子を配置することにより、高集積化を実現する半導体装置を提供することである。【解決手段】本発明に係わる半導体装置は、素子の形成された基板と、基板上に積層され、同一方向に沿って並列に配置された複数の矩形状配線を備えた最下部配線層と、最下部配線層の上に積層されるボンディング可能なボンディング配線層とを備えている。本発明に係わる半導体装置においては、特に最下部配線層の矩形状配線の線路幅、および矩形状配線間に充填される絶縁膜の幅を最適に設定することにより、当該半導体装置の上部表面に形成されるボンディングパッドに与えられるプローブ針による機械的な応力を上記絶縁膜で支持する。【選択図】図２Ｂ
2007123303.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子の形成された基板と、
前記基板上に積層され、同一方向に沿って並列に配置された複数の配線を備えた最下部配線層と、
前記最下部配線層の上に積層されるボンディング可能なボンディング配線層とを具備し、
前記最下部配線層の隣り合う前記配線の間には、前記ボンディング配線層を支持するように絶縁膜が充填される半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ボンディング配線層は、前記最下部配線層の上に積層される少なくとも１つ以上の配線層を有し、
前記配線層が２つ以上の場合、前記ボンディング配線層は、さらに、前記ボンディング配線層の前記配線層間において、それぞれの前記配線層に形成される配線部同士を電気的に接続する第一経路を備える半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記ボンディング配線層が２つ以上の前記配線層を有する場合、
前記配線層のうち、最も上に位置する上部配線層より下に位置する前記配線層と、前記最下部配線層とは、それぞれ前記上部配線層の形成されている領域の外に延長され、
さらに、前記上部配線層より下に位置する前記配線層と、前記最下部配線層との前記延長された領域同士を電気的に接続する第二経路を有する半導体装置。
【請求項４】
請求項１から３までの少なくとも一項に記載の半導体装置において、
さらに、前記ボンディング配線層の上部を被覆するカバー膜を具備する半導体装置。
【請求項５】
請求項２から４までの少なくとも一項に記載の半導体装置において、
前記ボンディング配線層が２つの前記配線層を有する場合、
前記最下部配線層の前記配線それぞれの線路幅は６μｍ以下、且つ、前記配線それぞれの間に充填される前記絶縁膜の幅の値は、前記配線それぞれの前記線路幅の値以上になるように設定される半導体装置。
【請求項６】
請求項１から５までの少なくとも一項に記載の半導体装置において、
前記最下部配線層の前記配線それぞれの間に充填される前記絶縁膜は、ＢＰＳＧ膜（ボロンとリンを混入した酸化シリコン膜）、あるいはＨＤＰ（高密度プラズマ）で形成した酸化シリコン膜で形成される半導体装置。
【請求項７】
基板上にパッドを有し、
前記パッドと前記基板との間に第１の金属配線層を有し、
前記第１の金属配線層と前記基板との間に第２の金属配線層を有し、
前記第２の金属配線層の間には前記第１の金属配線層を支えるように絶縁膜が充填されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ボンディングパッドに対する耐圧性に優れ、ボンディングパッド下へ素子を配置することにより高集積化を実現する半導体装置に関する。
【背景技術】
【０００２】
電子機器における機能増加に伴い、半導体チップなどの半導体装置におけるボンディングパッドの数が増加している。このため、ボンディングパッド下に素子を配置することにより、チップ面積を有効活用することが強く求められている。
【０００３】
一方、半導体チップ表面に形成されるボンディングパッドは、製品のテスト工程におけるプローブ針や製品組み立て時のボンディングによる機械的応力を受ける。このため、ボンディングパッド下に素子を配置する場合には、プローブ針による応力を受けても素子の特性が変動しないことが必要となる。図１Ａに、従来の半導体装置の概略構成（上面）を示す。また、図１Ｂに、従来の半導体装置において、プローブ針をボンディングパッドに接触させた場合の概略構成（断面）を示す。図１Ａおよび図１Ｂに示されるように、従来の半導体装置１は、基板３０と、基板３０上に積層される第１配線層６と、第１配線層６の上に積層されるボンディング可能なボンディング配線層１０とを備えている。基板３０に形成されている拡散層３０ａと第１配線層（１ＡＬ）６とは、コンタクトホール７により電気的に接続される。ボンディング配線層１０は、第２配線層（２ＡＬ）５と、実際に表面にボンディングが行われる第３配線層（３ＡＬ）３とを有している。また、第２配線層５と第３配線層３とは、スルーホール（ＴＨ）４により電気的に接続されている。ボンディング配線層１０の上部は、湿気および損傷から当該半導体装置を保護するため、ボンディングパッド部を除いてカバー膜２により被覆されている。
【０００４】
しかしながら、従来の半導体装置１では、図１Ｂに示されるように、プローブ針の押下に起因してボンディング配線層１０の第３配線層３を介して第２配線層５にクラックが生じる場合があった。このため、特に第２配線層５に対する圧力の影響を回避するのは困難であり、ボンディング配線層１０下へ素子を配置することは困難であった。
【０００５】
上記した技術に関連して、以下に示す提案がなされている。
【０００６】
特開平０７−１５３９２２号公報に開示されている「集積回路」では、基板（２０１）と、基板（２０１）の表面上に形成された活性素子（２０３）と、活性素子（２０３）の少なくとも一部の上に配置された金属ボンドパッド（２１９）と、金属ボンドパッド（２１９）と基板（２０１）との間に形成され、活性素子（２０３）の少なくとも一部の上を被う第２金属層（２１５）と、第２金属層（２１５）を金属ボンドパッド（２１９）と素子（２０３）から分離する誘電体層（２１４、２１３、２１７）と、金属ボンドパッド（２１９）から活性素子（２０３）に延びる導電体（２５１、２５５、２１５）と、からなる集積回路が提案されている。
【０００７】
【特許文献１】特開平０７−１５３９２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の半導体装置においては、ボンディングプロセスによる機械的応力を解放する事が課題となっているが、ボンディングパッドへの機械的応力は製品テスト時に行なわれるプローブ針の接触でも発生する。しかも、ボンディングワイヤ先端のボール形状に比べてプローブ針の先端形状の方が鋭利であるため、ボンディングパッドへの機械的応力の集中はプローブ針による方が、ボンディングワイヤによるものより厳しくなる。そして、プローブ針の接触時にボンディングパッド下の配線層にクラック等の構造的ダメージが生じる可能性が大きい。このため、ボンディングパッド下へ素子を配置することにより、半導体装置の高集積化を実現するために、特に、ボンディングパッドに対する耐圧性に優れた積層構造を有した半導体装置の開発が必要とされている。
【課題を解決するための手段】
【０００９】
以下に、［発明を実施するための最良の形態］で使用する括弧付き符号を用いて、課題を解決するための手段を説明する。これらの符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
本発明の半導体装置（５０）は、半導体素子の形成された基板（８）と、基板上に積層され、同一方向に沿って並列に配置された複数の配線（５６ａ）を備えた最下部配線層（５６）と、最下部配線層の上に積層されるボンディング可能なボンディング配線層（１０）とを備え、最下部配線層（５６）の隣り合う配線（５６ａ）の間には、ボンディング配線層を支持するように絶縁膜（５６ｂ）が充填される。
【００１１】
また、本発明の半導体装置（５０）におけるボンディング配線層（１０）は、最下部配線層の上に積層される少なくとも１つ以上の配線層（３、５）を有し、配線層が２つ以上の場合、ボンディング配線層は、さらに、ボンディング配線層の配線層間において、それぞれの配線層に形成される配線部同士を電気的に接続する第一経路（４）を備える。
【００１２】
また、本発明の半導体装置（６０）は、ボンディング配線層（１０Ａ）が２つ以上の配線層（３、６５）を有する場合、配線層のうち、最も上に位置する上部配線層（３）より下に位置する配線層（６５）と、最下部配線層（６６）とは、それぞれ上部配線層の形成されている領域の外に延長され、さらに、上部配線層より下に位置する配線層（６５）と、最下部配線層との延長された領域（６５Ａ、６６Ａ）同士を電気的に接続する第二経路（７０）を有する。
【００１３】
また、本発明の半導体装置（５０、６０）は、さらに、ボンディング配線層（１０、１０Ａ）の上部を被覆するカバー膜（２）を備える。
【００１４】
また、本発明の半導体装置（５０、６０）は、ボンディング配線層（１０、１０Ａ）が２つの配線層を有する場合、最下部配線層（５６、６６）の配線（５６ａ、６６ａ）それぞれの線路幅は６μｍ以下、且つ、配線それぞれの間に充填される絶縁膜（５６ｂ）の幅の値は、配線それぞれの線路幅の値以上になるように設定される。
【００１５】
また、本発明の半導体装置（５０、６０）における最下部配線層（５６、６６）の配線（５６ａ、６６ａ）それぞれの間に充填される絶縁膜（５６ｂ）は、ＢＰＳＧ膜（ボロンとリンを混入した酸化シリコン膜）、あるいはＨＤＰ（高密度プラズマ）で形成した酸化シリコン系の膜で形成される。
【００１６】
また、本発明の半導体装置（５０、６０）は、基板（８）上にパッド（３）を有し、パッドと基板との間に第１の金属配線層（１０、１０Ａ）を有し、第１の金属配線層と基板との間に第２の金属配線層（５６、６６）を有し、第２の金属配線層の間には第１の金属配線層を支えるように絶縁膜（５６ｂ）が充填されていることを特徴とする。
【発明の効果】
【００１７】
本発明により、特にボンディングパッドに対する耐圧性に優れ、ボンディングパッド下へ素子を配置することにより、高集積化を実現する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
添付図面を参照して、本発明による半導体装置を実施するための最良の形態を以下に説明する。
【００１９】
本発明に係わる半導体装置は、素子の形成された基板と、基板上に積層され、同一方向に沿って並列に配置された複数の矩形状配線を備えた最下部配線層と、最下部配線層の上に積層されるボンディング可能なボンディング配線層とを備えている。本発明に係わる半導体装置においては、特に最下部配線層の矩形状配線の線路幅、および矩形状配線間に形成される絶縁膜の幅を最適に設定することにより、当該半導体装置の上部表面に形成されるボンディングパッドに与えられるプローブ針による機械的な応力を上記絶縁膜で支持する。
【００２０】
この結果、本発明の半導体装置においては、ボンディングパッド直下にも素子を配置することができ、半導体装置の高集積化が実現する。
【００２１】
（実施の形態１）
本発明の実施の形態１に係わる半導体装置の概略構成（上面）を図２Ａに示す。また、本発明の実施の形態１に係わる半導体装置において、プローブ針をボンディングパッドに接触させた場合の概略構成（断面）を図２Ｂに示す。本実施の形態の半導体装置５０は、例えばＭＯＳなど半導体素子の形成された基板８と、当該基板８上に積層され、同一方向に沿って一定間隔で並列に配置され、それぞれ一定幅を有する複数の矩形状配線５６ａを備えた第１配線層（１ＡＬ）５６と、第１配線層（１ＡＬ）５６の上に積層されるボンディング可能なボンディング配線層１０とを備えている。基板８に形成された拡散層８ａと第１配線層（１ＡＬ）５６とは、コンタクトホール（ＣＴ）７により電気的に接続されている。ボンディング配線層１０は、第１配線層（１ＡＬ）５６の上に積層される少なくとも１つ以上の配線層を有していれば良い。本実施の形態におけるボンディング配線層１０は、第１配線層（１ＡＬ）５６の上に積層される第２配線層（２ＡＬ）５と、第２配線層（２ＡＬ）５の上に積層される第３配線層（３ＡＬ）３とを備えている。そして、第２配線層（２ＡＬ）５と第３配線層（３ＡＬ）３とは、格子状のスルーホール（ＴＨ）４により電気的に接続されている。本実施の形態においては、さらに、湿気や外的な損傷から当該装置を保護するためのカバー膜２を備えている。当該カバー膜２は、ボンディング配線層１０の上面に形成されるボンディングパッド部を除いて上部を被覆するように配設される。
【００２２】
本実施の形態においては、第１配線層（１ＡＬ）５６の矩形状配線５６ａそれぞれの間に、ＢＰＳＧ膜（ボロンとリンを混入した酸化シリコン膜）、あるいはＨＤＰ（高密度プラズマ）で形成した酸化シリコン系の膜で形成される絶縁膜５６ｂが充填される。第１配線層（１ＡＬ）５６の矩形状配線５６ａの線路幅、および矩形状配線間に充填される絶縁膜５６ｂの幅は、主として当該半導体装置を構成する配線層の層数や、プローブ針による応力に応じて最適な値に設定される。図３に、本実施の形態における、第１配線層（１ＡＬ）５６の矩形状配線５６ａの線路幅をパラメータとした時の、当該半導体装置の良品率を示す。ここで、良品率とは、矩形状配線５６ａの線路幅が任意の値の時に、その半導体装置の第２配線層（２ＡＬ）５にクラックが生じていない確率であり、１つのパラメータの値につき、数百サンプルを用いて取得された値である。
【００２３】
本実施の形態のように、ボンディング配線層１０が２層構成の場合、図３に示される結果に基づき、第１配線層（１ＡＬ）５６の矩形状配線５６ａそれぞれの線路幅は６μｍ以下、且つ、矩形状配線それぞれの間に充填される絶縁膜５６ｂの幅の値は、それぞれ矩形状配線の線路幅の値以上になるように設定される。
【００２４】
本実施の形態においては、上記構成を有することにより、例えば図２Ｂに見られるようにボンディング配線層１０の表面にプローブ針（一般的な針先端幅が２０±５ｕｍ）が押下された場合においても、矩形状配線それぞれの間に充填される絶縁膜５６ｂが上記プローブ針の押下により発生する圧力を盾となって受け止める。このため、ボンディング層１０の第２配線層（２ＡＬ）５を含めて、ボンディング層１０以下に位置する積層に対するプローブ針の機械的応力による構造破壊を防止することができる。これにより、本発明の半導体装置においては、ボンディングパッド直下にもＭＯＳなどの素子を配置することができ、半導体装置の高集積化が実現する。
【００２５】
（実施の形態２）
本発明の実施の形態２に係わる半導体装置の概略構成（上面）を図４Ａに示す。また、本発明の実施の形態２に係わる半導体装置において、プローブ針をボンディングパッドに接触させた場合の概略構成（断面）を図４Ｂに示す。本実施の形態の半導体装置６０の基本的構成は、実施の形態１のそれと同様である。但し、本実施の形態においては、その機能的な必要性から、第１配線層（１ＡＬ）６６とボンディング配線層１０Ａを構成する第２配線層（２ＡＬ）６５とが、電気的に接続される構成を有している。
【００２６】
本実施の形態の半導体装置６０は、例えばＭＯＳなど半導体素子の形成された基板８と、当該基板８上に積層され、同一方向に沿って一定間隔で並列に配置され、それぞれ一定幅を有する複数の矩形状配線６６ａを備えた第１配線層（１ＡＬ）６６と、第１配線層（１ＡＬ）６６の上に積層されるボンディング可能なボンディング配線層１０Ａとを備えている。基板８に形成された拡散層８ａと第１配線層（１ＡＬ）６６とは、コンタクトホール（ＣＴ）７により電気的に接続されている。ボンディング配線層１０Ａは、第１配線層（１ＡＬ）６６の上に積層される少なくとも１つ以上の配線層を有していれば良い。本実施の形態におけるボンディング配線層１０Ａは、第１配線層（１ＡＬ）６６の上に積層される第２配線層（２ＡＬ）６５と、第２配線層（２ＡＬ）６５の上に積層される第３配線層（３ＡＬ）３とを備えている。そして、第２配線層（２ＡＬ）６５と第３配線層（３ＡＬ）３とは、格子状のスルーホール（２ＴＨ）４により電気的に接続されている。本実施の形態においては、特にその機能的な必要性から、第１配線層（１ＡＬ）６６とボンディング配線層１０Ａを構成する第２配線層（２ＡＬ）６５とが電気的に接続される。このため、第１配線層（１ＡＬ）６６は、ボンディング配線層１０Ａの第３配線層３の形成されている領域の外に延長される第１配線層延長部６６Ａを備えている。また、第２配線層（２ＡＬ）６５は、ボンディング配線層１０Ａの第３配線層３の形成されている領域の外に延長される第２配線層延長部６５Ａを備えている。そして、第１配線層延長部６６Ａと第２配線層延長部６５Ａとが、それぞれスルーホール（１ＴＨ）７０により電気的に接続されることにより、第１配線層（１ＡＬ）６６とボンディング配線層１０Ａを構成する第２配線層（２ＡＬ）６５とが電気的に接続される。
【００２７】
本実施の形態においては、さらに、湿気や外的な損傷から当該装置を保護するためのカバー膜２を備えている。当該カバー膜２は、ボンディング配線層１０Ａの上面に形成されるボンディングパッド部を除いて上部を被覆するように配設される。
【００２８】
本実施の形態においては、第１配線層（１ＡＬ）６６の矩形状配線６６ａそれぞれの間に、ＢＰＳＧ膜（ボロンとリンを混入した酸化シリコン膜）、あるいはＨＤＰ（高密度プラズマ）で形成した酸化シリコン系の膜で形成される絶縁膜６６ｂが充填される。第１配線層（１ＡＬ）６６の矩形状配線６６ａの線路幅、および矩形状配線間に充填される絶縁膜の幅は、主として当該半導体装置を構成する配線層の層数や、プローブ針による応力に応じて最適な値に設定される。
【００２９】
本実施の形態においても、実施の形態１と同様に、第１配線層（１ＡＬ）６６の矩形状配線６６ａそれぞれの線路幅は６μｍ以下、且つ、矩形状配線それぞれの間に充填される絶縁膜６６ｂの幅の値は、それぞれ矩形状配線の線路幅の値以上になるように設定される。
【００３０】
本実施の形態においては、上記構成を有することにより、例えば図４Ｂに見られるようにボンディング配線層１０Ａの表面にプローブ針が押下された場合においても、矩形状配線それぞれの間に充填される絶縁膜６６ｂが上記プローブ針の押下により負荷される圧力を支持する。このため、ボンディング層１０Ａの第２配線層（２ＡＬ）６５を含めて、ボンディング層１０Ａ以下に位置する積層に対するプローブ針の機械的応力による構造破壊を防止することができる。また、ボンディング層１０Ａの領域外に延長された第１配線層延長部６６Ａと第２配線層延長部６５Ａとを、それぞれスルーホール（１ＴＨ）７０により電気的に接続することにより、第１配線層（１ＡＬ）６６とボンディング配線層１０Ａとを電気的に接続する構成を有する。当該電気的接続構成により、ボンディング配線層１０Ａの表面にプローブ針が押下された場合においても、安定的に第１配線層（１ＡＬ）６６とボンディング配線層１０Ａとの間における電気的導通が確保される。
【００３１】
このように、本発明の半導体装置においては、第１配線層（１ＡＬ）６６とボンディング配線層１０Ａとの間における電気的導通が確保されるとともに、ボンディングパッド直下にもＭＯＳなどの素子を配置することができ、半導体装置の高集積化が実現する。
【図面の簡単な説明】
【００３２】
【図１Ａ】従来の半導体装置の概略構成（上面）を示す図である。
【図１Ｂ】従来の半導体装置において、プローブ針をボンディングパッドに接触させた場合の概略構成（断面）を示す図である。
【図２Ａ】本発明の実施の形態１に係わる半導体装置の概略構成（上面）を示す図である。
【図２Ｂ】本発明の実施の形態１に係わる半導体装置において、プローブ針をボンディングパッドに接触させた場合の概略構成（断面）を示す図である。
【図３】本発明の実施の形態におけるプローブ試験により、第一配線層における矩形状配線の線路幅をパラメータとしたときに、当該半導体装置の第２配線層にクラックが生じていない割合としての良品率を示した図である。
【図４Ａ】本発明の実施の形態２に係わる半導体装置の概略構成（上面）を示す図である。
【図４Ｂ】本発明の実施の形態２に係わる半導体装置において、プローブ針をボンディングパッドに接触させた場合の概略構成（断面）を示す図である。
【符号の説明】
【００３３】
１…従来の半導体装置
２…カバー膜
３…第３配線層（３ＡＬ）
４…スルーホール（２ＴＨ）
５、６５…第２配線層（２ＡＬ）
６、５６、６６…第１配線層（１ＡＬ）
７…コンタクトホール（ＣＴ）
８…（素子の形成された）基板
８ａ…拡散層
１０、１０Ａ…ボンディング配線層
３０…基板
３０ａ…拡散層
５０、６０…半導体装置
５６ａ…矩形状配線
５６ｂ…絶縁膜
６５Ａ…第２配線層（２ＡＬ）延長部
６６Ａ…第１配線層（１ＡＬ）延長部
７０…スルーホール（１ＴＨ）
１００…プローブ針
【図１Ａ】
2007123303.tif 000003
【図１Ｂ】
2007123303.tif 000004
【図２Ａ】
2007123303.tif 000005
【図２Ｂ】
2007123303.tif 000006
【図３】
2007123303.tif 000007
【図４Ａ】
2007123303.tif 000008
【図４Ｂ】
2007123303.tif 000009