(57)【要約】【課題】下部電極がシリコンを含むキャパシタを備える半導体装置の製造方法であって、周辺回路領域でのコンタクト抵抗の上昇を抑え、且つ、シリコンに導入された不純物の空乏化を抑制可能な半導体装置の製造方法を提供する。【解決手段】シリコン基板１１の上部にシリコンを含む下部電極１７を形成する工程と、下部電極１７の表面を覆って容量絶縁膜２１を形成する工程と、容量絶縁膜２１の表面を覆って上部電極２２を形成する工程とを有する。下部電極１７を形成する工程は、下部電極１７を所定値以上の温度上昇率で最高温度まで昇温させた後、直ちに降温させるスパイクアニールを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
キャパシタを備える半導体装置の製造方法であって、
半導体基板の上部にシリコンを含む下部電極を形成する工程と、
前記下部電極の表面を覆って容量絶縁膜を形成する工程と、
前記容量絶縁膜の表面を覆って上部電極を形成する工程とを有し、
前記下部電極を形成する工程は、前記下部電極を所定値以上の温度上昇率で最高温度まで昇温させた後、直ちに降温させるスパイクアニールを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記スパイクアニールでは、昇温中に基板表面に光照射を行う、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記容量絶縁膜が金属酸化膜を含み、該金属酸化膜の形成に先立って前記スパイクアニールを行う、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記金属酸化膜が、ＡｌxＯy膜、ＴａxＯy膜、ＨｆxＯy膜、ＨｆxＡｌyＯz膜、ＨｆxＳｉyＯz膜、及び、ＺｒxＯy膜の何れかである、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記スパイクアニールは、不活性ガス雰囲気中で行う、請求項１〜４の何れか一に記載の半導体装置の製造方法。
【請求項６】
前記スパイクアニールの最高温度が、７００℃以上である、請求項１〜５の何れか一に記載の半導体装置の製造方法。
【請求項７】
前記スパイクアニールの最高温度が、８５０℃以上である、請求項１〜５の何れか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、更に詳細には、下部電極がシリコンを含むキャパシタを形成する技術に関する。
【背景技術】
【０００２】
ＰＣやサーバなどの電子計算機の記憶装置としてＤＲＡＭ（Dynamic Random Access Memory）が用いられている。ＤＲＡＭでは、情報の記憶を行う記憶素子は、容量絶縁膜を下部及び上部の２つの電極で挟んだキャパシタから成り、キャパシタに電荷を蓄えることによって情報の記憶が行われる。キャパシタの下部電極には、加工が容易なシリコンが一般に用いられる。
【０００３】
ところで、近年、電子計算機のＤＲＡＭに要求される記憶容量が益々増大し、既に２５６Ｍバイトや５１２Ｍバイトの記憶容量が実現しており、更には１Ｇバイトの記憶容量が要求されている。記憶容量の増大に伴って、半導体装置内部の配線幅が縮小され、１つのキャパシタが半導体基板の表面で占有可能な面積は益々小さくなっている。限られた面積で所要の容量を確保するために、下部電極をシリンダ型に形成し、或いは更に、下部電極のシリコン表面に半球状のＨＳＧ（Hemi-Spherical Grain）構造を形成することによって、その表面積を拡大する等の手法が採用されている。
【０００４】
下部電極のシリコン表面にＨＳＧ構造が形成された、シリンダ型のキャパシタを形成する技術については、例えば特許文献１に記載されている。
【特許文献１】特開２０００−１５０８２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、下部電極がシリコンを含む従来のＤＲＡＭのキャパシタでは、シリコンに導入された不純物が充分に活性化されず、その一部が空乏化する問題があった。空乏化した不純物はキャリアを保持した状態にあるため、下部電極に正又は負の何れか一方の電圧が印加された際に、キャパシタの容量を充分に高められなかった。
【０００６】
本発明者の研究によれば、例えば容量絶縁膜にアルミニウムオキサイド膜を使用したＭＩＳ構造のキャパシタでは、空乏化によってその容量が１０％以上も損失していた。このように、下部電極がシリコンを含むキャパシタでその容量を向上させるためには、下部電極の空乏化を抑制することが必須である。
【０００７】
シリコンに導入された不純物の空乏化を抑制するために、シリコンの成膜温度を上回る温度でアニールを行い、空乏化した不純物を活性化することが考えられる。しかし、ＤＲＡＭ等の半導体装置で、下部電極の形成後に高温のアニールを行うと、周辺回路領域でコンタクト抵抗が上昇する問題が生じる。つまり、周辺回路領域で、金属プラグとシリコン基板との間に介在させたチタンシリサイド層からチタンが拡散することによって、金属プラグとシリコン基板との間で良好なコンタクト抵抗を得ることができず、所望の半導体装置の特性が得られなくなる。
【０００８】
本発明は、上記に鑑み、下部電極がシリコンを含むキャパシタを備える半導体装置の製造方法であって、周辺回路領域でのコンタクト抵抗の上昇を抑え、且つ、シリコンに導入された不純物の空乏化を抑制可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、キャパシタを備える半導体装置の製造方法であって、
半導体基板の上部にシリコンを含む下部電極を形成する工程と、
前記下部電極の表面を覆って容量絶縁膜を形成する工程と、
前記容量絶縁膜の表面を覆って上部電極を形成する工程とを有し、
前記下部電極を形成する工程は、前記下部電極を所定値以上の温度上昇率で最高温度まで昇温させた後、直ちに降温させるスパイクアニールを含むことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、下部電極を形成する工程がアニールを含むことによって、下部電極に含まれるシリコンに導入された不純物を活性化できる。また、上記アニールがスパイクアニールであることによって、高温下での保持時間を、周辺回路領域のチタンシリサイド層でチタンの拡散を充分に抑制できる範囲内に収めることが出来る。これらによって、周辺回路領域でのコンタクト抵抗の上昇を抑え、且つ、シリコンに導入された不純物の空乏化を抑制できる。
【００１１】
本発明の好適な態様では、前記スパイクアニールでは、昇温中に基板表面に光照射を行う。下部電極を含む基板表面を局所的に加熱することによって、昇温を効率的に行うことが出来る。
【００１２】
本発明の好適な態様では、前記容量絶縁膜が金属酸化膜を含み、該金属酸化膜の形成に先立って前記スパイクアニールを行う。容量絶縁膜が高い誘電率を有する金属酸化膜を含むことによって、キャパシタの容量を効果的に増加できる。金属酸化膜の形成に先立ってスパイクアニールを行うことによって、金属酸化膜の結晶化を防止し、リーク電流の増大を抑制できる。前記金属酸化膜は、例えばＡｌxＯy膜、ＴａxＯy膜、ＨｆxＯy膜、ＨｆxＡｌyＯz膜、ＨｆxＳｉyＯz膜、及び、ＺｒxＯy膜の何れかとすることが出来る。特に、結晶化温度がスパイクアニールの最高温度よりも低いＡｌxＯy膜、ＨｆxＯy膜で、リーク電流を効果的に抑制できる。
【００１３】
本発明の好適な態様では、前記スパイクアニールは、不活性ガス雰囲気中で行う。基板表面の酸化を防止できる。
【００１４】
本発明の好適な態様では、前記スパイクアニールの最高温度が、７００℃以上である。下部電極に含まれるシリコンに導入された不純物を効率的に活性化できる。更に好ましくは、前記スパイクアニールの最高温度が、８５０℃以上であることによって、不純物をより効率的に活性化できる。
【発明を実施するための最良の形態】
【００１５】
以下に、図面を参照し、本発明の実施形態を詳細に説明する。図１は、本発明の一実施形態に係る半導体装置の製造方法によって製造される半導体装置の構成を示す断面図である。同図には、キャパシタが形成された素子形成領域３１を示している。同図の半導体装置１０は、以下の製造方法によって形成される。先ず、シリコン基板１１上にゲート絶縁膜を介してゲート電極（図示なし）を形成する。次いで、ゲート電極をマスクとするイオン注入によって、ゲート電極の両脇のシリコン基板１１の表面部分にソース・ドレイン領域（図示なし）を形成する。これによって、ゲート電極及びその両脇のソース・ドレイン領域から成るトランジスタを形成する。
【００１６】
ゲート電極を覆ってシリコン基板１１上に層間絶縁膜１２を成膜した後、層間絶縁膜１２を貫通し、シリコン基板１１のソース・ドレイン領域に達するコンタクトホール１３を形成する。引き続き、コンタクトホール１３の内部を埋め込んで、コンタクトプラグ１４を形成する。トランジスタ及びコンタクトプラグ１４は、素子形成領域３１、及び、図示しない周辺回路領域にそれぞれ形成する。周辺回路領域のコンタクトプラグは、タングステンなどの金属材料で構成し、このコンタクトプラグとシリコン基板１１とのコンタクト抵抗を低減するために、それらの間にチタンシリサイド層を形成する。素子形成領域３１のコンタクトプラグ１４はポリシリコンで構成する。
【００１７】
次いで、層間絶縁膜１２及びコンタクトプラグ１４上にキャパシタ収容膜１５を成膜する。引き続き、公知のリソグラフィ技術及びドライエッチング技術を用いて、キャパシタ収容膜１５を開孔し、コンタクトプラグ１４を露出する円筒形のキャパシタ収容孔１６を形成する。更に、キャパシタ収容孔１６の内部の洗浄を行う。
【００１８】
次いで、公知の方法を用いて、キャパシタ収容孔１６の側面及び底面上を含め全面に、表面にＨＳＧ構造１８を有する不純物ドープポリシリコン（ＤＯＰＯＳ：Doped Polysilicon）膜を形成する。ＤＯＰＯＳ膜の形成に際して、基板温度を７００℃に設定し、不純物として１〜４×１０20atoms／ｃｍ3程度のリンを導入する。引き続き、ＣＭＰ（Chemical Mechanical Polishing）法によって、キャパシタ収容膜１５上に形成されたＤＯＰＯＳ膜を除去し、シリンダ型の下部電極１７を形成する。キャパシタ収容膜１５上に形成されたＤＯＰＯＳ膜の除去に際しては、エッチバックを行ってもよい。
【００１９】
次いで、下部電極１７の表面上及びキャパシタ収容膜１５上に連続してＳｉＯＮ膜を成膜し、第１容量絶縁膜１９とする。第１容量絶縁膜１９は、後に成膜される第２容量絶縁膜２０と、下部電極１７を構成するＤＯＰＯＳ膜との反応を防止するために成膜される。引き続き、基板温度を６５０℃に上昇させた後、体積比で１％のＯ2ガスを含むＮ2ガス雰囲気中で、スパイクアニールを行う。
【００２０】
スパイクアニールの昇温ステップの際には、赤外線ランプを用いて基板表面に赤外線を照射し、下部電極１７を含む基板表面を１５０℃／秒の昇温レートで昇温させる。基板表面の最高温度を９００℃とし、昇温ステップで基板表面が最高温度に達した際に直ちに降温ステップに移行する。降温ステップは自然冷却とし、この場合、基板表面は約４０℃／秒の降温レートで冷却される。なお、赤外線の照射を停止した後、基板表面の降温が始まるまでに０．５秒程度の時間を要する。スパイクアニールの際に、Ｎ2ガス雰囲気中に少量のＯ2ガスを含ませることによって、第１容量絶縁膜１９を構成するＳｉＯＮ膜の膜質を向上させる。
【００２１】
更に、第１容量絶縁膜１９の表面上にＡｌ2Ｏ3（アルミナ）膜を成膜し、第２容量絶縁膜２０とする。第１容量絶縁膜１９及び第２容量絶縁膜２０が、キャパシタの容量絶縁膜２１を構成する。第２容量絶縁膜２０を、大きなバンドギャップ（約８ｅＶ）を有するＡｌ2Ｏ3膜で成膜することによって、第２容量絶縁膜２０を薄膜化しつつも、リーク電流を低く抑えることが出来る。なお、スパイクアニールを、Ａｌ2Ｏ3膜から成る第２容量絶縁膜２０の成膜に先立って行うことにより、Ａｌ2Ｏ3膜の結晶化を防止し、リーク電流の増大を防止している。
【００２２】
キャパシタ収容孔１６の内部を埋め込んで、第２容量絶縁膜２０の表面上に金属膜を堆積した後、公知の方法を用いて、金属膜をパターニングし、上部電極２２を形成する。更に、上部電極２２に接続する配線等を形成することによって、ＤＲＡＭとして半導体装置１０を完成する。上部電極２２を、ポリシリコンで形成することも出来る。
【００２３】
図２は、アニールにあたってシリコン中に含まれるチタンの拡散距離と経過時間との関係を、処理温度別に示すグラフである。シリコン中のチタンは、処理温度が高いほど、また、経過時間が長いほど、拡散距離が長くなる。従って、周辺回路領域のコンタクトプラグを形成した後に、高温下で長時間保持する通常のアニールを行うと、チタンシリサイド層に含まれるチタンがシリコン基板１１中に拡散し、チタンシリサイド層中のチタンが不足することによって、そのコンタクト抵抗が上昇する。このため、チタンの拡散距離は、１５０ｎｍ以下とすることが望ましい。
【００２４】
しかし、本実施形態によれば、スパイクアニールを行うことによって、下部電極１７を含む基板表面をリンが活性化する高い温度に到達させつつも、高温下での保持時間を、周辺回路領域のチタンシリサイド層でチタンの拡散を充分に抑制できる範囲内に収めることが出来る。特に、スパイクアニールの最高温度を８５０℃以上に設定することによって、空乏化による容量損失の割合を１０％以内にすることが出来る。従って、周辺回路領域でのコンタクト抵抗の増加を抑え、且つ、下部電極１７を構成するＤＯＰＯＳ膜に導入されたリンの空乏化を抑制できる。なお、上記実施形態では、下部電極１７に導入される不純物をリンとしたが、他の不純物を導入してもよい。
【００２５】
上記実施形態では、第２容量絶縁膜２０としてＡｌ2Ｏ3膜を成膜したが、タンタルオキサイド（ＴａxＯy）膜、ハーフニウムオキサイド（ＨｆxＯy）膜、ハーフニウムアルミネイト（ＨｆxＡｌyＯz）膜、ハーフニウムシリケイド（ＨｆxＳｉyＯz）膜、ジルコニウムオキサイド（ＺｒxＯy）膜、又は、他の組成のアルミニウムオキサイド（ＡｌxＯy）膜などを成膜することも出来る。ハーフニウムオキサイド膜（５００〜６００℃）やアルミニウムオキサイド膜（８００〜９００℃）などの結晶化温度が比較的低い膜については、第２容量絶縁膜２０の成膜に先立ってスパイクアニールを行うことにより、結晶化を効果的に抑制できる。
【００２６】
上記実施形態の製造方法に従って半導体装置を製造し、実施例１の半導体装置とした。また、上記実施形態の製造方法において、スパイクアニールの最高温度を８５０℃、７８０℃に設定して半導体装置を製造し、それぞれ実施例２，３の半導体装置とした。また、実施例１〜３との比較のために、上記実施形態の製造方法において、スパイクアニールを行わないで半導体装置を製造し、比較例の半導体装置とした。なお、実施例１〜３、及び、比較例の半導体装置とも、ウエハ上に形成されるＴＥＧ（Test Element Group）として製造した。
【００２７】
実施例１〜３、及び、比較例の半導体装置について、上部電極２２に対して０．７Ｖ及び−０．７Ｖの電圧を印加して容量を測定し、それぞれ容量Ｃs 0.7V、Ｃs -0.7Vとした。結果を図３（ａ）、（ｂ）のグラフにそれぞれ示す。同図中、記号（ｉ）〜（iii）、及び、（Ref）が、実施例１〜３、及び、比較例の半導体装置の値をそれぞれ示している。これらのグラフより、スパイクアニールの最高温度の上昇に伴って、容量Ｃs 0.7Vに対する容量Ｃs -0.7Vの値が上昇していることが判る。
【００２８】
下部電極１７では、空乏化したリンがキャリアになるべき電子を保持した状態にある。従って、下部電極１７に負の電圧が印加された際には、キャパシタの容量は殆ど影響を受けないが、正の電圧が印加された際には、空乏化したリンがキャリアを放出できないため、キャパシタの容量を充分に高められない。このように、容量Ｃs 0.7Vは空乏化の影響を殆ど受けないのに対して、容量Ｃs -0.7Vは空乏化の影響を大きく受ける。同図において、容量Ｃs 0.7Vと容量Ｃs -0.7Vと差分が、空乏化による容量の損失を示している。
【００２９】
下部電極１７中で活性化されているリンの割合は、容量Ｃs 0.7Vに対する容量Ｃs -0.7Vの比で与えられ、これを空乏化率とする。つまり、空乏化率は、上部電極２２に負の電圧を加えたときに正の電圧を加えたときの容量から減少する容量の損失が０のときに１００％となる率で、空乏化率が高いほど容量損失が少ないことを意味する。図４に、図３（ａ）、（ｂ）のグラフに基づいて算出された空乏化率とスパイクアニールの最高温度との関係を示す。同図より、スパイクアニールの最高温度の上昇に伴って空乏化率が上昇していることが判る。スパイクアニールの最高温度が８５０℃以上で、空乏化率の上昇が顕著であり、９０％以上を達成できる。なお、実施例１〜３、及び、比較例の半導体装置で、空乏化による容量損失の割合は、これらの空乏化率の差分で示され、それぞれ、８．２％、９．６％、１１．４％、及び、１１．９％である。
【００３０】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置の製造方法も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態に係る半導体装置の製造方法で製造される半導体装置の構成を示す断面図である。
【図２】アニールにあたって、シリコン中に含まれるチタンの拡散距離と経過時間との関係を示すグラフである。
【図３】図３（ａ）、（ｂ）は、容量Ｃｓ 0.7V、Ｃｓ -0.7Vとスパイクアニールの最高温度との関係をそれぞれ示すグラフである。
【図４】空乏化率とスパイクアニールの最高温度との関係を示すグラフである。
【符号の説明】
【００３２】
１０：半導体装置
１１：シリコン基板
１２：層間絶縁膜
１３：コンタクトホール
１４：コンタクトプラグ
１５：キャパシタ収容膜
１６：キャパシタ収容孔
１７：下部電極
１８：ＨＳＧ構造
１９：第１容量絶縁膜
２０：第２容量絶縁膜
２１：容量絶縁膜
２２：上部電極
【図１】
2007123693.tif 000003
【図２】
2007123693.tif 000004
【図３】
2007123693.tif 000005
【図４】
2007123693.tif 000006