(57)【要約】【課題】書き込みドライバの電流供給能力を高めるためにポンプ回路を使用し、プログラム時間を減らすことができる相変化メモリ装置及びそのプログラム方法を提供すること。【解決手段】相変化メモリ装置は相変化メモリセルにプログラム電流を供給する書き込みドライバとプログラム動作のときに前記書き込みドライバの電流供給能力を増加させるためのポンプ回路とを含む。前記ポンプ回路は外部制御信号に応じてプログラム動作の前には補助ポンプのみを動作させ、プログラム動作のときには補助ポンプとメインポンプとを同時に動作させる。【選択図】図３
2007087568.tif 000002
【特許請求の範囲】
【請求項１】
相変化物質を有するメモリセルと、  
前記メモリセルにプログラム電流を供給する書き込みドライバと、
プログラム動作のときに前記書き込みドライバの電流供給能力を増加させるためのポンプ回路とを含み、
前記ポンプ回路は外部制御信号に応答して前記プログラム動作の前に予め動作することを特徴とする相変化メモリ装置。
【請求項２】
前記ポンプ回路は、
前記プログラム動作の前に動作する補助ポンプと、
前記プログラム動作のときに動作するメインポンプと、
前記外部制御信号に応答して前記補助ポンプ及び前記メインポンプの動作を制御するポンプコントローラとを含むことを特徴とする請求項１に記載の相変化メモリ装置。
【請求項３】
前記ポンプコントローラは前記プログラム動作の前に前記補助ポンプを動作させ、前記プログラム動作のときに前記補助ポンプと前記メインポンプとを動作させることを特徴とする請求項２に記載の相変化メモリ装置。
【請求項４】
前記外部制御信号は書き込みイネーブル信号（ｎＷＥ）及びチップイネーブル信号（ｎＣＥ）であることを特徴とする請求項２に記載の相変化メモリ装置。
【請求項５】
前記ポンプコントローラは前記書き込みイネーブル信号（ｎＷＥ）がイネーブルされるときに、前記補助ポンプを動作させ、前記チップイネーブル信号（ｎＣＥ）がイネーブルされるときに、前記メインポンプを動作させることを特徴とする請求項４に記載の相変化メモリ装置。
【請求項６】
前記ポンプコントローラは前記書き込みイネーブル信号（ｎＷＥ）がディセーブルされるときに、前記補助ポンプ及び前記メインポンプの動作を中断させることを特徴とする請求項５に記載の相変化メモリ装置。
【請求項７】
前記ポンプコントローラは、
前記書き込みイネーブル信号（ｎＷＥ）がイネーブルされるときに第１パルス信号を発生する第１パルス発生回路と、
前記チップイネーブル信号（ｎＣＥ）がイネーブルされるときに第２パルス信号を発生する第２パルス発生回路と、
前記第１パルス信号に応答して前記補助ポンプを動作させる第１ラッチ回路と、
前記第２パルス信号に応答して前記メインポンプを動作させる第２ラッチ回路とを含むことを特徴とする請求項５に記載の相変化メモリ装置。
【請求項８】
前記ポンプコントローラは前記書き込みイネーブル信号（ｎＷＥ）がディセーブルされるときに第３ポンプ信号を発生する第３パルス発生回路をさらに含み、
前記第１及び第２ラッチ回路は前記第３パルス信号に応答して前記補助ポンプ及び前記メインポンプの動作を中断させることを特徴とする請求項７に記載の相変化メモリ装置。
【請求項９】
前記ポンプコントローラは前記書き込みイネーブル信号（ｎＷＥ）の遷移を検出して前記補助ポンプ及び前記メインポンプを動作させることを特徴とする請求項４に記載の相変化メモリ装置。
【請求項１０】
前記ポンプコントローラは前記書き込みイネーブル信号（ｎＷＥ）のｉ（ｉは自然数）番目の遷移を検出して前記補助ポンプを動作させ、前記書き込みイネーブル信号（ｎＷＥ）のｊ（ｊは自然数、ｊ＞ｉ）番目の遷移を検出して前記メインポンプを動作させることを特徴とする請求項９に記載の相変化メモリ装置。
【請求項１１】
前記ポンプコントローラは前記書き込みイネーブル信号（ｎＷＥ）のｊ番目の遷移を検出し、所定のプログラム時間が経過した後に前記補助及び前記メインポンプの動作を中断させることを特徴とする請求項１０に記載の相変化メモリ装置。
【請求項１２】
前記ポンプコントローラは前記プログラム時間をカウントする内部タイマを含むことを特徴とする請求項１０に記載の相変化メモリ装置。
【請求項１３】
前記ポンプコントローラは、
前記書き込みイネーブル信号（ｎＷＥ）のｉ番目の遷移を検出して第１パルス信号を発生する第１パルス発生回路と、
前記書き込みイネーブル信号（ｎＷＥ）のｊ番目の遷移を検出して第２パルス信号を発生する第２パルス発生回路と、
前記第１パルス信号に応答して前記補助ポンプを動作させる第１ラッチ回路と、
前記第２パルス信号に応答して前記メインポンプを動作させる第２ラッチ回路とを含むことを特徴とする請求項１０に記載の相変化メモリ装置。
【請求項１４】
前記ポンプコントローラは前記書き込みイネーブル信号（ｎＷＥ）のｊ番目の遷移を検出し、所定のプログラム時間が経過した後に第３パルス信号を発生する第３パルス発生回路をさらに含み、
前記第１及び第２ラッチ回路は前記第３パルス信号に応答して前記補助ポンプ及び前記メインポンプの動作を中断させることを特徴とする請求項１３に記載の相変化メモリ装置。
【請求項１５】
前記第１パルス発生回路は前記書き込みイネーブル信号（ｎＷＥ）のｉ番目の遷移を検出する第１検出器を含み、
前記第２パルス発生回路は前記書き込みイネーブル信号（ｎＷＥ）のｊ番目の遷移を検出する第２検出器を含むことを特徴とする請求項１４に記載の相変化メモリ装置。
【請求項１６】
前記第３パルス発生回路は前記書き込みイネーブル信号（ｎＷＥ）のｊ番目の遷移が発生した後に、前記所定のプログラム時間をカウントする内部タイマを含むことを特徴とする請求項１５に記載の相変化メモリ装置。
【請求項１７】
メモリセルにプログラム電流を供給する書き込みドライバ、及び前記書き込みドライバの電流供給能力を増加するためのポンプ回路を含む相変化メモリ装置のプログラム方法であって、
プログラム動作の前に前記ポンプ回路の補助ポンプを予め動作させるポンプセットアップ段階と、  
プログラム動作のときに前記ポンプ回路のメインポンプを動作させ、前記書き込みドライバから前記メモリセルにプログラム電流を供給するポンプアクティブ段階とを含むことを特徴とするプログラム方法。
【請求項１８】
前記ポンプアクティブ段階では前記補助ポンプと前記メインポンプとを同時に動作させることを特徴とする請求項１７に記載のプログラム方法。
【請求項１９】
前記補助ポンプ及び前記メインポンプは書き込みイネーブル信号（ｎＷＥ）及び遷移イネーブル信号（ｎＣＥ）に応答して動作することを特徴とする請求項１７に記載のプログラム方法。
【請求項２０】
前記書き込みイネーブル信号（ｎＷＥ）がイネーブルされるときに、前記補助ポンプが動作し、
前記チップイネーブル信号（ｎＣＥ）がイネーブルされるときに、前記メインポンプが動作することを特徴とする請求項１９に記載のプログラム方法。
【請求項２１】
前記ポンプアクティブ段階の次に、前記書き込みイネーブル信号（ｎＷＥ）がディセーブルされるときに、前記補助ポンプ及び前記メインポンプの動作を中断するポンプオフ段階をさらに含むことを特徴とする請求項２０に記載のプログラム方法。
【請求項２２】
前記補助ポンプは前記書き込みイネーブル信号（ｎＷＥ）のｉ（ｉは自然数）番目の遷移に同期して動作し、前記メインポンプは前記書き込みイネーブル信号（ｎＷＥ）のｊ（ｊは自然数、ｊ＞ｉ）番目の遷移に同期して動作することを特徴とする請求項１９に記載のプログラム方法。
【請求項２３】
前記書き込みイネーブル信号（ｎＷＥ）のｊ番目の遷移の次に、所定のプログラム時間が経過した後に前記補助プログラム及び前記メインポンプの動作を中断するポンプオフ段階をさらに含むことを特徴とする請求項２２に記載のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係り、より詳細には相変化メモリ装置（ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）及びそのプログラム方法に関する。
【背景技術】
【０００２】
半導体メモリ装置はデータを記憶しておいて必要なときに取り出して読み出せる記憶装置である。半導体メモリ装置は大きくＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）に分けることができる。ＲＯＭは電源が切れても記憶されたデータが消滅しない不揮発性メモリである。ＲＯＭではＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ＥＰＲＯＭ）、フラッシュメモリ装置などがある。ＲＡＭは電源が切れれば記憶されたデータが消滅するいわゆる揮発性メモリである。ＲＡＭにはＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）とＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）などがある。
【０００３】
その他にＤＲＡＭのキャパシタを不揮発性を有する物質に取り替えた半導体メモリ装置が登場している。強誘電体キャパシタを利用した強誘電体ＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ;ＦＲＡＭ）、ＴＭＲ（ｔｕｎｎｅｌｉｎｇ  ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ）膜を利用したＭＲＡＭ（ｍａｇｎｅｔｉｃ  ＲＡＭ）、及びカルコゲン化合物（ｃｈａｌｃｏｇｅｎｉｄｅ  ａｌｌｏｙｓ）を利用した相変化メモリ装置などがある。特に、相変化メモリ装置は不揮発性メモリ装置であり、その製造工程が比較的簡単かつ低価で大容量のメモリを実現することができる。
【０００４】
図１は相変化メモリ装置のメモリセルを示す。図１を参照すれば、相変化メモリ装置の相変化メモリセル１０は可変抵抗体ＣとアクセストランジスタＭで構成される。可変抵抗体ＣはビットラインＢＬに接続される。アクセストランジスタＭは可変抵抗体Ｃと接地との間に接続される。アクセストランジスタＭのゲートにはワードラインＷＬが接続される。ワードラインＷＬに所定の電圧が印加されれば、アクセストランジスタＭはターンオンされる。アクセストランジスタＭがターンオンされれば、可変抵抗体ＣにはビットラインＢＬを通じて電流が供給される。
【０００５】
可変抵抗体Ｃは相変化物質（図示しない）を含む。相変化物質は温度に応じて二つの安定した状態、すなわち結晶状態（Ｃｒｙｓｔａｌ  ｓｔａｔｅ）及び非晶質状態（ａｍｏｒｐｈｏｕｓ  ｓｔａｔｅ）のうちのいずれか一つを有する。相変化物質はビットラインＢＬを通じて供給される電流に応じて結晶状態または非晶質状態に変わる。相変化メモリ装置は相変化物質のこのような特性を利用してデータをプログラムする。
【０００６】
図２は相変化物質の特性を説明するためのグラフである。図２において、参照番号１は相変化物質が非晶質状態となるための条件を示し、参照番号２は結晶状態となるための条件を示す。
【０００７】
図２を参照すれば、相変化物質ＧＳＴは電流供給によってＴ１まで溶融温度（ｍｅｌｔｉｎｇ  ｔｅｍｐｅｒａｔｕｒｅ;Ｔｍ）より高い温度で加熱した後、急速に冷却すれば非晶質状態となる。非晶質状態は通常リセット状態と呼び、データ‘１’を記憶する。これとは異なり、相変化物質は結晶化温度（ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ  ｔｅｍｐｅｒａｔｕｒｅ;ＴＣ）より高く、溶融温度Ｔｍより低い温度でＴ１より長いＴ２まで加熱した後、徐々に冷却すれば結晶状態となる。結晶状態は通常セット状態とも呼び、データ‘０’を記憶する。メモリセルは相変化物質の非晶質量（ａｍｏｒｐｈｏｕｓ  ｖｏｌｕｍｅ）に応じて抵抗が変わる。メモリセルの抵抗は非晶質状態のときに、最大となり、結晶状態のときに、最小となる。
【０００８】
相変化メモリ装置はプログラム動作のときに、相変化物質ＧＳＴにプログラム電流を供給するための書き込みドライバ（Ｗｒｉｔｅ  Ｄｒｉｖｅｒ）を含む。書き込みドライバは外部から提供された電源電圧（例えば、２．５Ｖ以上）を利用して、メモリセルにプログラム電流すなわち、セット電流またはリセット電流を供給する。ここで、セット電流とは、メモリセルの相変化物質ＧＳＴをセット状態にするための電流であり、リセット電流リセット状態にするための電流である。
【０００９】
しかし、相変化メモリ装置が高集積化され、外部電源電圧が一定電圧（例えば、１．８Ｖ）以下に低下することによって、書き込みドライバは外部電源電圧だけではメモリセルに十分なプログラム電流を供給することができなくなった。書き込みドライバの電流供給能力を高めるための一つの方法はポンプ回路を使用することである。
【００１０】
しかし、書き込みドライバの電流供給能力を高めるのためにポンプ回路を使用する場合、プログラム時間が長くなるという問題がある。ポンプ回路は一般的に一定の電圧レベルまでセットアップするのに多くの時間を要する。したがって、プログラム動作のときに、書き込みドライバ用ポンプ回路が使用される場合、ポンプ回路のセットアップ時間によって全体のプログラム時間が長すぎるという恐れがある。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、書き込みドライバの電流供給能力を高めるためにポンプ回路を使用し、プログラム時間を減らすことができる相変化メモリ装置及びそのプログラム方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明に係る相変化メモリ装置は相変化物質を有するメモリセルと、前記メモリセルにプログラム電流を供給する書き込みドライバと、プログラム動作のときに前記書き込みドライバの電流供給能力を増加するためのポンプ回路とを含み、前記ポンプ回路は外部制御信号に応答して前記プログラム動作の前に予め動作する。前記ポンプ回路はプログラム動作の前に動作する補助ポンプと、プログラム動作のときに動作するメインポンプと、前記外部制御信号に応答して前記補助ポンプ及び前記メインポンプの動作を制御するポンプコントローラとを含む。ここで、前記外部制御信号は書き込みイネーブル信号ｎＷＥ及びチップイネーブル信号ｎＣＥである。
【００１３】
実施形態において、前記ポンプコントローラは前記書き込みイネーブル信号ｎＷＥがイネーブルされるときに前記補助ポンプを動作させ、前記チップイネーブル信号ｎＣＥがイネーブルされるときに前記メインポンプを動作させる。前記ポンプコントローラは前記書き込みイネーブル信号ｎＷＥがディスチャージされるときに前記補助ポンプ及び前記メインポンプの動作を中断させる。
【００１４】
前記ポンプコントローラは前記書き込みイネーブル信号ｎＷＥがイネーブルされるときに第１パルス信号を発生する第１パルス発生回路と、前記チップイネーブル信号ｎＣＥがイネーブルされるときに第２パルス信号を発生する第２パルス発生回路と、前記書き込みイネーブル信号ｎＷＥがディスチャージされるときに第３パルス信号を発生する第３パルス発生回路と、前記第１パルス信号に応答して前記補助ポンプを動作させる第１ラッチ回路と、前記第２パルス信号に応答して前記メインポンプを動作させる第２ラッチ回路とを含む。ここで、前記第１及び第２ラッチ回路は前記第３パルス信号に応答して前記補助ポンプ及び前記メインポンプの動作を中断させる。
【００１５】
他の実施形態において、前記ポンプコントローラは前記書き込みイネーブル信号ｎＷＥの遷移を検出して前記補助ポンプ及び前記メインポンプを動作させる。前記ポンプコントローラは前記書き込みイネーブル信号ｎＷＥのｉ（ｉは自然数）番目の遷移を検出して前記補助ポンプを動作させ、前記書き込みイネーブル信号ｎＷＥのｊ（ｊは自然数、j＞ｉ）番目の遷移を検出して前記メインポンプを動作させる。前記ポンプコントローラは前記書き込みイネーブル信号ｎＷＥのj番目の遷移を検出し、所定のプログラム時間が経過した後に前記補助ポンプ及び前記メインポンプの動作を中断させる。前記ポンプコントローラは前記プログラム時間をカウントする内部タイマを含む。
【００１６】
前記ポンプコントローラは、前記書き込みイネーブル信号ｎＷＥのｉ番目の遷移を検出して第１パルス信号を発生する第１パルス発生回路と、前記書き込みイネーブル信号ｎＷＥのj番目の遷移を検出して第２パルス信号を発生する第２パルス発生回路と、前記書き込みイネーブル信号ｎＷＥのj番目の遷移を検出して、所定のプログラム時間が経過した後に第３パルス信号を発生する第３パルス発生回路と、前記第１パルス信号に応答して前記補助ポンプを動作させる第１ラッチ回路と、前記第２パルス信号に応答して前記メインポンプを動作させる第２ラッチ回路とを含む。ここで、前記第１及び第２ラッチ回路は前記第３パルス信号に応答して前記補助ポンプ及び前記メインポンプの動作を中断させる。
【００１７】
前記第１パルス発生回路は前記書き込みイネーブル信号ｎＷＥのｉ番目の遷移を検出する第１検出器を含む。前記第２パルス発生回路は前記書き込みイネーブル信号ｎＷＥのj番目の遷移を検出する第２検出器を含む。前記第３パルス発生回路は前記書き込みイネーブル信号ｎＷＥのj番目の遷移が発生した後に、前記所定のプログラム時間をカウントする内部タイマを含む。
【００１８】
本発明に係る相変化メモリ装置のプログラム方法であって、相変化メモリ装置はメモリセルにプログラム電流を供給する書き込みドライバと、前記書き込みドライバの電流供給能力を増加するためのポンプ回路とを含む。相変化メモリ装置のプログラム方法ではプログラム動作の前に前記ポンプ回路の補助ポンプを予め動作させるポンプセットアップ段階と、プログラム動作のときに前記ポンプ回路のメインポンプを動作させ、前記書き込みドライバから前記メモリセルにプログラム電流を供給するポンプアクティブ段階とを含む。前記補助ポンプ及び前記メインポンプは書き込みイネーブル信号ｎＷＥ及びチップイネーブル信号ｎＣＥに応答して動作する。
【００１９】
実施形態において、本発明に係るプログラム方法は前記書き込みイネーブル信号ｎＷＥがイネーブルされるときに前記補助ポンプが動作し、前記チップイネーブル信号ｎＣＥがイネーブルされるときに前記メインポンプが動作する。本発明に係るプログラム方法は、前記ポンプアクティブ段階の次に、前記書き込みイネーブル信号ｎＷＥがティセーブルされるときに前記補助ポンプ及び前記メインポンプの動作を中断するポンプオフ段階をさらに含む。
【００２０】
他の実施形態において、本発明に係るプログラム方法では、前記補助ポンプは前記書き込みイネーブル信号ｎＷＥのｉ（ｉは自然数）番目の遷移に同期して動作し、前記メインポンプは前記書き込みイネーブル信号ｎＷＥのｊ（ｊは自然数、j＞ｉ）番目の遷移に同期して動作する。本発明に係るプログラム方法は、前記書き込みイネーブル信号ｎＷＥのj番目の遷移の次に所定のプログラム時間が経過した後に前記補助ポンプ及び前記メインポンプの動作を中断するポンプオフ段階をさらに含む。
【発明の効果】
【００２１】
本発明によれば、プログラム動作の前に予め補助ポンプを動作させるため、プログラム動作のときにプログラム速度を速くすることができる。また、本発明によれば、ポンプセットアップモードにおいて、メインポンプは動作せず、補助ポンプのみが動作するため、電流消費を低減することができる。
【発明を実施するための最良の形態】
【００２２】
以下、当業者が本発明を実施することができる程度に詳細に説明するため、本発明の好適な実施形態を添付の図面を参照して説明する。
【００２３】
図３は本発明の好適な実施形態に係る相変化メモリ装置を示すブロック図である。図３を参照すれば、相変化メモリ装置はメモリセルアレイ１００、アドレスデコーダ２００、ビットライン選択回路３００、書き込みドライバ４００、ポンプ回路５００、及びデータ入力バッファ６００を含む。
【００２４】
メモリセルアレイ１００は図１に示したような相変化メモリセル１０で構成される。相変化メモリセル１０はワードラインＷＬ及びビットラインＢＬに接続される。アドレスデコーダ２００に行アドレスが入力され、複数のワードラインのうちの一つのワードラインをアクセスする。また、アドレスデコーダ２００に列アドレスが入力され、ビットライン選択信号をビットライン選択回路３００に提供する。ビットライン選択回路３００はビットライン選択信号に応答してデータラインＤＬを選択されたビットラインに接続する。
【００２５】
書き込みドライバ４００はプログラム動作のときにデータ入力バッファ６００からデータＤａｔａが入力され、メモリセルに供給するプログラム電流、すなわちセット電流ｉ＿ＳＥＴまたはリセット電流ｉ＿ＲＳＴを発生する。また、書き込みドライバ４００はポンプ回路５００から電源電圧（例えば、１．８Ｖ）より高い高電圧ＶＰＰが入力されて動作する。書き込みドライバ４００の内部構成及び動作原理は後述する図４を参照して詳細に説明する。
【００２６】
続いて、図３を参照すれば、ポンプ回路５００は補助ポンプ５１０、メインポンプ５２０、及びポンプコントローラ５３０を含む。補助ポンプ５１０はポンプセットアップ時間を減らすためのものであり、プログラム開始の前に動作する。そしてメインポンプ５２０はメモリセルにプログラム電流を供給するためのものであり、プログラム動作のときに動作する。ここで、プログラム動作のときにはメインポンプ５２０だけでなく、補助ポンプ５１０も動作する。
【００２７】
ポンプコントローラ５３０は外部制御信号（例えば、ｎＷＥ、ｎＣＥ）に応答して補助ポンプ５１０及びメインポンプ５２０の動作を制御する。すなわち、ポンプコントローラ５３０はプログラム開始の前に第１ポンプアクティブ信号Ｐｕｍｐ＿Ａｃｔ１を補助ポンプ５１０に提供する。そしてポンプコントローラ５３０はプログラム動作のときに第１及び第２ポンプアクティブ信号Ｐｕｍｐ＿Ａｃｔ１、Ｐｕｍｐ＿Ａｃｔ２を補助ポンプ５１０及びメインポンプ５２０にそれぞれ提供する。ポンプコントローラ５３０の内部構成及び動作原理は後述する図５〜図８を参照して詳細に説明する。
【００２８】
図３に示した相変化メモリ装置は書き込みドライバ４００の電流供給能力を高めるためにポンプ回路５００を用いる。本発明の好適な実施形態に係る相変化メモリ装置はポンプ回路５００のセットアップ時間を減らすためプログラム開始の前に補助ポンプ５１０を動作させる。そして、本発明の好適な実施形態に係る相変化メモリ装置はプログラム動作のときにメモリセルに十分なプログラム電流を供給するために補助ポンプ５１０及びメインポンプ５２０を同時に動作させる。
【００２９】
図４は図３に示した書き込みドライバを例示的に示す回路図である。図４を参照すれば、書き込みドライバ４００はセット電流発生回路４１０、リセット電流発生回路４２０、パルス幅調節回路４３０、及び書き込みドライバコントローラ４４０を含む。
【００３０】
セット電流発生回路４１０に高電圧ＶＰＰが入力され、セット電圧制御信号ＳＥＴ＿ＶＤＤに応答してデータラインＤＬにセット電流ｉ＿ＳＥＴを提供する。ここで、高電圧ＶＰＰはポンプ回路（図３を参照）５００から提供され、セット電圧制御信号ＳＥＴ＿ＶＤＤは書き込みドライバコントローラ４４０から提供される。セット電流発生回路４１０は二つのＰＭＯＳトランジスタＰＭ１、ＰＭ２と一つのＮＭＯＳトランジスタＮＭ１とを有する。第１及び第２ＰＭＯＳトランジスタＰＭ１、ＰＭ２は電流ミラーを形成する。第１ＰＭＯＳトランジスタＰＭ１は電源端子と第１ＮＭＯＳトランジスタＮＭ１との間に接続され、第２ＰＭＯＳトランジスタＰＭ２は電源端子とデータラインＤＬとの間に接続される。第１ＭＯＳトランジスタＮＭ１はセット電圧制御信号ＳＥＴ＿ＶＤＤによって制御され、第１ＰＭＯＳトランジスタＰＭ１と接地との間に接続される。
【００３１】
リセット電流発生回路４２０に高電圧ＶＰＰが入力され、リセット電圧制御信号ＲＳＴ＿ＶＤＤに応答してデータラインＤＬにリセット電流ｉ＿ＲＳＴを提供する。ここで、リセット電圧制御信号ＲＳＴ＿ＶＤＤは書き込みドライバコントローラ４４０から提供される。リセット電流発生回路４２０は一つのＰＭＯＳトランジスタＰＭ３を有する。第３ＰＭＯＳトランジスタＰＭ３はリセット電圧制御信号ＲＳＴ＿ＶＤＤによって制御され、電源端子とデータラインＤＬとの間に接続される。
【００３２】
パルス幅調節回路４３０はパルス幅調節信号ＰＵＬ＿ＷＩＤに応答してセット電流ｉ＿ＳＥＴまたはリセット電流ｉ＿ＲＳＴのパルス幅を調節する。ここで、パルス幅調節信号ＰＵＬ＿ＷＩＤは書き込みドライバコントローラ４４０から提供される。パルス幅調節回路４３０は一つのＮＭＯＳトランジスタＮＭ２を有する。第２ＮＭＯＳトランジスタＮＭ２はパルス幅調節信号ＰＵＬ＿ＷＩＤによって制御され、データラインＤＬと接地との間に接続される。
【００３３】
書き込みドライバコントローラ４４０にデータ入力バッファ（図３参照）６００からデータが入力され、一定の大きさと幅を有するセット電流ｉ＿ＳＥＴとリセット電流ｉ＿ＲＳＴとを発生するためのセット電圧制御信号ＳＥＴ＿ＶＤＤ、リセット電圧制御信号ＲＳＴ＿ＶＤＤ、及びパルス幅調節信号ＰＵＬ＿ＷＩＤを発生する。すなわち、書き込みドライバコントローラ４４０にデータ‘１’が入力されれば、一定の大きさと幅を有するリセット電流ｉ＿ＲＳＴ４４１を発生するためにリセット電圧制御信号ＲＳＴ＿ＶＤＤとパルス幅調節信号ＰＵＬ＿ＷＩＤとを発生する。そして書き込みドライバコントローラ４４０にデータ‘０’を入力されれば、一定の大きさと幅を有するセット電流ｉ＿ＳＥＴを発生するためのセット電圧制御信号ＳＥＴ＿ＶＤＤとパルス幅調節信号ＰＵＬ＿ＷＩＤとを発生する。
【００３４】
図５は図３に示したポンプ回路の第１実施形態を示す回路図である。図５を参照すれば、ポンプ回路５００ａは補助ポンプ５１０、メインポンプ５２０、及びポンプコントローラ５３０ａを含む。補助ポンプ５１０は第１ポンプアクティブ信号Ｐｕｍｐ＿Ａｃｔ１に応答して動作し、メインポンプ５２０は第２ポンプアクティブ信号Ｐｕｍｐ＿Ａｃｔ２に応答して動作する。
【００３５】
図５を参照すれば、ポンプコントローラ５３０ａは第１パルス発生回路５３１ａ、第２パルス発生回路５３２ａ、第３パルス発生回路５３３ａ、第１ラッチ回路５３４、及び第２ラッチ回路５３５を含む。
【００３６】
第１パルス発生回路５３１ａは書き込みイネーブル信号ｎＷＥに応答して第１ポンプアクティブ信号Ｐｕｍｐ＿Ａｃｔ１をイネーブルするための第１パルス信号ＰＵＬ＿１ａを発生する。第１パルス発生回路５３１ａは第１ＮＯＲゲートＮＯＲ１と第１パルス発生器５１とを含む。第１ＮＯＲゲートＮＯＲ１は書き込みイネーブル信号ｎＷＥが入力される第１入力端と接地端子に接続された第２入力端とを有する。第１パルス発生器５１は第１ＮＯＲゲートＮＯＲ１の出力信号が入力されて第１パルス信号ＰＵＬ＿１ａを発生する。
【００３７】
第２パルス発生回路５３２ａは書き込みイネーブル信号ｎＷＥ及びチップイネーブル信号ｎＣＥに応答して第２ポンプアクティブ信号Ｐｕｍｐ＿Ａｃｔ２をイネーブルするための第２パルス信号ＰＵＬ＿２ａを発生する。第２パルス発生回路５３２ａは第２ＮＯＲゲートＮＯＲ２と第２パルス発生器５２とを含む。第２ＮＯＲゲートＮＯＲ２は書き込みイネーブル信号ｎＷＥ及びチップイネーブル信号ｎＣＥが入力される。第２パルス発生器５２は第２ＮＯＲゲートＮＯＲ２の出力信号が入力されて第２パルス信号ＰＵＬ＿２ａを発生する。
【００３８】
第３パルス発生回路５３３ａは書き込みイネーブル信号ｎＷＥ及びチップイネーブル信号ｎＣＥに応答して第１及び第２ポンプアクティブ信号Ｐｕｍｐ＿Ａｃｔ１、Ｐｕｍｐ＿Ａｃｔ２をディセーブルするための第３パルス信号ＰＵＬ＿Ｆａを発生する。第３パルス発生回路５３３ａはＯＲゲートＯＲと第３パルス発生器５３とを含む。ＯＲゲートＯＲに書き込みイネーブル信号ｎＷＥ及びチップイネーブル信号ｎＣＥが入力される。第３パルス発生器５３はＯＲゲートＯＲの出力信号が入力されて第３パルス信号ＰＵＬ＿Ｆａを発生する。ここで、第１〜第３パルス発生器５１、５２、５３は入力信号がローレベルからハイレベルに変わるときに、一定のパルス幅を有するパルス信号を発生する。すなわち、第１〜第３パルス発生器５１、５２、５３の出力信号は初期状態でローレベル状態にあり、入力信号の変化に応答してパルス信号を発生する。
【００３９】
続いて、図５を参照すれば、第１ラッチ回路５３４は第３及び第４ＮＯＲゲートＮＯＲ３、ＮＯＲ４を含む。第１ラッチ回路５３４に第１パルス信号ＰＵＬ＿１ａが入力され、第１ポンプアクティブ信号Ｐｕｍｐ＿Ａｃｔ１をイネーブルする。第１ポンプアクティブ信号Ｐｕｍｐ＿Ａｃｔ１がイネーブル状態にある間、補助ポンプ５１０はポンピング動作を実行する。一方、第１ラッチ回路５３４に第３パルス信号ＰＵＬ＿Ｆａが入力され、第１ポンプアクティブ信号Ｐｕｍｐ＿Ａｃｔ１をディセーブルする。第１ポンプアクティブ信号Ｐｕｍｐ＿Ａｃｔ１がディセーブル状態となれば、補助ポンプ５１０はポンピング動作を中断する。
【００４０】
第２ラッチ回路５３５は第５及び第６ＮＯＲゲートＮＯＲ５、ＮＯＲ６を含む。第２ラッチ回路５３５は第２パルス信号ＰＵＬ＿２ａが入力され、第２ポンプアクティブ信号ＰｕｍｐＡｃｔ２をイネーブルする。第２ポンプアクティブ信号Ｐｕｍｐ＿Ａｃｔ２がイネーブル状態にある間、メインポンプ５２０はポンピング動作を実行する。一方、第２ラッチ回路５３５は第３パルス信号ＰＵＬ＿Ｆａが入力され、第２ポンプアクティブ信号Ｐｕｍｐ＿Ａｃｔ２をディセーブルする。第２ポンプアクティブ信号Ｐｕｍｐ＿Ａｃｔ２がディセーブル状態となれば、メインポンプ５２０はポンピング動作を中断する。
【００４１】
図６は図５に示したポンプ回路の動作を説明するためのタイミング図である。図６を参照すれば、ポンプ回路５００ａはポンプオフモードＰｕｍｐ＿Ｏｆｆ  ｍｏｄｅ、ポンプセットアップモードＰｕｍｐ＿Ｓｅｔｕｐ  ｍｏｄｅ、およびポンプアクティブモードＰｕｍｐ＿Ａｃｔｉｖｅ  ｍｏｄｅを有する。ポンプオフモードにおいてポンプ回路５００ａは完全にオフされ、補助ポンプ５１０とメインポンプ５２０は動作しない。ポンプセットアップモードはプログラム開始の前に実行され、補助ポンプ５１０のみ動作し、メインポンプ５２０は動作しない。ポンプアクティブモードはプログラム動作のときに実行され、補助ポンプ５１０及びメインポンプ５２０が同時に動作する。
【００４２】
図５及び図６を参照して、ポンプ回路５００ａの動作を詳細に説明する。図５に示したポンプ回路５００ａを含む相変化メモリ装置の場合、チップイネーブル信号ｎＣＥは書き込みイネーブル信号ｎＷＥより遅くイネーブルされる。
【００４３】
書き込みイネーブル信号ｎＷＥがハイレベルからローレベルに変われば、ポンプ回路５００ａはポンプセットアップモードに進入する。ポンプセットアップモードになれば、第１パルス発生回路５３１ａは第１パルス信号ＰＵＬ＿１ａを発生する。すなわち、書き込みイネーブル信号ｎＷＥがハイレベルからローレベルに変わるときに、第１ＮＯＲゲートＮＯＲ１の出力はローレベルからハイレベルに変わる。このとき、第１パルス発生器５１は第１パルス信号ＰＵＬ＿１ａを発生する。第１パルス信号ＰＵＬ＿１ａが発生すれば、第１ラッチ回路５３４の第３ＮＯＲゲートＮＯＲ３の出力はローレベルとなり、第４ＮＯＲゲートＮＯＲ４の出力はハイレベルとなる。
【００４４】
チップイネーブル信号ｎＣＥがハイレベルからローレベルに変われば、ポンプ回路５００ａはポンプアクティブモードに進入する。ポンプアクティブモードになれば、第２パルス発生回路５３２ａは第２パルス信号ＰＵＬ＿２ａを発生する。すなわち、書き込みイネーブル信号ｎＷＥがローレベルの状態でチップイネーブル信号ｎＣＥがハイレベルからローレベルに変わるときに、第２ＮＯＲゲートＮＯＲ２の出力はローレベルからハイレベルに変わる。このとき、第２パルス発生器５２は第２パルス信号ＰＵＬ＿２ａを発生する。第２パルス信号ＰＵＬ＿２ａが発生すれば、第２ラッチ回路５３５の第５ＮＯＲゲートＮＯＲ５の出力はローレベルとなり、第６ＮＯＲゲートＮＯＲ６の出力はハイレベルとなる。
【００４５】
ポンプアクティブモードでは実際にプログラム動作が実行される。すなわち、相変化メモリ装置はプログラム動作のときに補助ポンプ５１０だけでなく、メインポンプ５２０を動作させ、選択されたメモリセルに十分なプログラム電流を供給する。
【００４６】
次に、書き込みイネーブル信号ｎＷＥがローレベルからハイレベルに変われば、ポンプ回路５００ａは再びポンプオフモードに進入する。ポンプオフモードになれば、第３パルス発生回路５３３ａは第３パルス信号ＰＵＬ＿Ｆａを発生する。すなわち、書き込みイネーブル信号ｎＷＥがローレベルからハイレベルに変わるときに、ＯＲゲートＯＲの出力はローレベルからハイレベルに変わる。このとき、第３パルス発生器５３は第３パルス信号ＰＵＬ＿Ｆａを発生する。第３パルス信号ＰＵＬ＿Ｆａが発生すれば、第１ラッチ回路５３４の第４ＮＯＲゲートＮＯＲ４の出力及び第２ラッチ回路５３５の第６ＮＯＲゲートＮＯＲ６の出力はローレベルになる。すなわち、書き込みイネーブル信号ｎＷＥがローレベルからハイレベルに変わるときに、第１及び第２ポンプアクティブ信号Ｐｕｍｐ＿Ａｃｔ１、Ｐｕｍｐ＿Ａｃｔ２はディセーブルされる。
【００４７】
図５及び図６に示したポンプ回路５００ａを含む相変化メモリ装置は、例えば、ＳＲＡＭのような形態でプログラム動作を実行する場合に適用されることができる。本発明の好適な実施形態に係る相変化メモリ装置はプログラム動作の前に書き込みイネーブル信号ｎＷＥを活性化して、補助ポンプのみを動作させ、プログラム動作のときにチップイネーブル信号ｎＣＥを活性化して補助ポンプ及びメインポンプを同時に動作させる。本発明の好適な実施形態によれば、プログラム動作の前に予め補助ポンプを動作させるため、プログラム動作のときにプログラム速度を速くすることができる。また、本発明の好適な実施形態によれば、ポンプセットアップモードにおいて、メインポンプは動作せず、補助ポンプだけ動作するため、電流消費を低減することができる。
【００４８】
図７は図３に示したポンプ回路の第２実施形態を示す回路図である。図７を参照すれば、ポンプ回路５００ｂは補助ポンプ５１０、メインポンプ５２０、およびポンプコントローラ５３０ｂを含む。補助ポンプ５１０及びメインポンプ５２０については、図５及び図６と同様に説明される。
【００４９】
図７を参照すれば、ポンプコントローラ５３０ｂは第１パルス発生回路５３１ｂ、第２パルス発生回路５３２ｂ、第３パルス発生回路５３３ｂ、第１ラッチ回路５３４、および第２ラッチ回路５３５を含む。第１及び第２ラッチ回路５３４、５３５については、図５及び図６と同様に説明される。
【００５０】
第１パルス発生回路５３１ｂは書き込みイネーブル信号ｎＷＥ及びチップイネーブル信号ｎＣＥに応答して第１ポンプアクティブ信号Ｐｕｍｐ＿Ａｃｔ１をイネーブルするための第１パルス信号ＰＵＬ＿１ｂを発生する。第１パルス発生回路５３１ａは第１検出器６１、第１インバータＩＮＶ１、第１ＡＮＤゲートＡＮＤ１、および第１パルス発生器５１を含む。
【００５１】
第２パルス発生回路５３２ｂは書き込みイネーブル信号ｎＷＥ及びチップイネーブル信号ｎＣＥに応答して第２ポンプアクティブ信号Ｐｕｍｐ＿Ａｃｔ２をイネーブルするための第２パルス信号ＰＵＬ＿２ｂを発生する。第２パルス発生回路５３２ｂは第２検出器６２、第２インバータＩＮＶ２、第２ＡＮＤゲートＡＮＤ２、および第２パルス発生器５２を含む。
【００５２】
第３パルス発生回路５３３ｂは書き込みイネーブル信号ｎＷＥに応答して第１及び第２ポンプアクティブ信号Ｐｕｍｐ＿Ａｃｔ１、Ｐｕｍｐ＿Ａｃｔ２をディセーブルするための第３パルス信号ＰＵＬ＿Ｆｂを発生する。第３パルス発生回路５３３ｂは内部タイマ７１と第３パルス発生器５３とを含む。第１〜第３パルス発生器５１、５２、５３については、図５及び図６と同様に説明される。
【００５３】
図８は図７に示したポンプ回路５００ｂの動作を説明するためのタイミング図である。以下、図８を参照して図７に示したポンプ回路５００ｂの動作を説明する。
【００５４】
ポンプセットアップモードにおいて、書き込みイネーブル信号ｎＷＥがトグル（ｔｏｇｌｅ）すれば、第１パルス発生回路５３１ｂは書き込みイネーブル信号ｎＷＥの第ｉ遷移（例えば、ｉ＝１と仮定する）を検出して第１パルス信号ＰＵＬ＿１ｂを発生する。すなわち、第１検出器６１は書き込みイネーブル信号ｎＷＥの第１遷移を検出し、第１遷移が検出信号ｎＷＥ＿１ｓｔを発生する。第１遷移検出信号ｎＷＥ＿１ｓｔがローレベルからハイレベルに変わるときに、第１ＡＮＤゲートＡＮＤ１の出力はローレベルからハイレベルに変わる。このとき、第１パルス発生器５１は第１パルス信号ＰＵＬ＿１ｂを発生する。第１パルス信号ＰＵＬ＿１ｂがハイレベルになるときに、第１ラッチ回路５３４は第１ポンプアクティブ信号Ｐｕｍｐ＿Ａｃｔ１をイネーブルする。ポンプセットアップモードでは補助ポンプ５１０のみが動作する。
【００５５】
ポンプアクティブモードにおいて、第２パルス発生回路５３２ｂは書き込みイネーブル信号ｎＷＥの第j遷移（例えば、j=４と仮定する。）を検出して第２パルス信号ＰＵＬ＿２ｂを発生する。すなわち、第２検出器６２は書き込みイネーブル信号ｎＷＥの第４遷移を検出し、第４遷移が検出信号ｎＷＥ＿４ｔｈを発生する。第４遷移検出信号ｎＷＥ＿４ｔｈがローレベルからハイレベルに変わるときに、第２ＡＮＤゲートＡＮＤ２の出力はローレベルからハイレベルに変わる。このとき、第２パルス発生器５２は第２パルス信号ＰＵＬ＿２ｂを発生する。第２パルス信号ＰＵＬ＿２ｂがハイレベルになるときに、第２ラッチ回路５３５は第２ポンプアクティブ信号Ｐｕｍｐ＿Ａｃｔ２をイネーブルする。ポンプアクティブモードでは補助ポンプ５１０とメインポンプ５２０が同時に動作する。相変化メモリ装置はポンプアクティブモードの間にデータをメモリセルにプログラムする。
【００５６】
ポンプアクティブモードに進入して所定のプログラム時間Ｔｐｇｍが経過した後に、第３パルス発生回路５３３ｂは第３パルス信号ＰＵＬ＿Ｆｂを発生する。すなわち、内部タイマ７１は第４遷移が検出信号ｎＷＥ＿４ｔｈの発生時点から所定のプログラム時間Ｔｐｇｍをカウントする。内部タイマ７１は所定のプログラム時間Ｔｐｇｍが経過した後にローレベルからハイレベルに遷移する信号を発生する。このとき、第３パルス発生器５３は第３パルス信号ＰＵＬ＿Ｆｂを発生する。第３パルス信号ＰＵＬ＿Ｆｂが発生すれば、第１ラッチ回路５３４の第４ＮＯＲゲートＮＯＲ４の出力及び第２ラッチ回路５３５の第６ＮＯＲゲートＮＯＲ６の出力はローレベルになる。すなわち、第４遷移検出信号ｎＷＥ＿４ｔｈが発生し、所定のプログラム時間ＴｐｇＭが経つとき、第１及び第２ポンプアクティブ信号Ｐｕｍｐ＿Ａｃｔ１、Ｐｕｍｐ＿Ａｃｔ２はディセーブルされる。
【００５７】
図７及び図８に示したポンプ回路５００ｂを含む相変化メモリ装置は例えば、ＮＯＲフラッシュメモリのような形態でプログラム動作を実行する場合に適用されることができる。本発明の好適な実施形態に係る相変化メモリ装置はプログラム動作の前に書き込みイネーブル信号ｎＷＥの第１遷移を検出して補助ポンプを動作し、プログラム動作のときに書き込みイネーブル信号ｎＷＥの第４遷移を検出して補助ポンプだけではなくメインポンプも動作する。本発明の好適な実施形態によれば、プログラム動作の前に予め補助ポンプを動作するため、プログラム動作のときにプログラム速度を速くすることができる。また、本発明の好適な実施形態によれば、ポンプセットアップモードにおいて、メインポンプは動作せずに、補助ポンプだけ動作するため、電流消費を低減することができる。
【００５８】
以上のように、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない範囲内で様々な変形が可能である。したがって、本発明の技術的範囲は、上述した実施形態に限らず、特許請求の範囲の記載及び特許請求の範囲に記載された発明と均等なものなどによって定められるべきである。
【図面の簡単な説明】
【００５９】
【図１】相変化メモリ装置のメモリセルを示す。
【図２】相変化物質の特性を説明するためのグラフである。
【図３】本発明の好適な実施形態に係る相変化メモリ装置を示すブロック図である。
【図４】図３に示した書き込みドライバを例示的に示す回路図である。
【図５】図３に示したポンプ回路の第１の実施形態を示す回路図である。
【図６】図５に示したポンプ回路の動作を説明するためのタイミング図である。
【図７】図３に示したポンプ回路の第２の実施形態を示す回路図である。
【図８】図７に示したポンプ回路の動作を説明するためのタイミング図である。
【符号の説明】
【００６０】
１００  メモリセルアレイ
２００  アドレスデコーダ
３００  ビットライン選択回路
４００  書き込みドライバ
４１０  セット電流発生回路
４２０  リセット電流発生回路
４３０  パルス幅調節回路
４４０  書き込みドライバコントローラ
５００  ポンプ回路
５１０  補助ポンプ
５２０  メインポンプ
５３０  ポンプコントローラ
６００  データ入力バッファ
【図１】
2007087568.tif 000003
【図２】
2007087568.tif 000004
【図３】
2007087568.tif 000005
【図４】
2007087568.tif 000006
【図５】
2007087568.tif 000007
【図６】
2007087568.tif 000008
【図７】
2007087568.tif 000009
【図８】
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