(57)【要約】【課題】NAND型フラッシュメモリのウェハテストに際してビット線またはセンスアンプの不良チェックを行う場合に、テスト時間を短縮し、複数チップの並列処理によりテスト時間を大幅に縮める。【解決手段】NAND型フラッシュメモリのウェハテストに際して、メモリチップのセルアレイのビット線またはセンスアンプの不良チェックを行う場合、外部から入力された期待値データを保持している期待値レジスタ42の出力とメモリセルから読み出されたデータを保持しているセンスアンプのラッチ回路41a,41b,…,41nの出力を比較回路43で比較し、一致・不一致の結果を出力する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数のカラムを有するメモリセルアレイと、
前記メモリセルアレイの不良カラムに対応したアドレスを記憶させるためのリダンダンシアドレスレジスタと、
前記メモリセルアレイ内のデータを読み出す読み出し回路と、
前記読み出し回路により読み出されたデータをラッチするデータ保持回路と、
１アドレス分の外部から入力された期待値データを保持する期待値レジスタと、
前記データ保持回路の出力と前記期待値レジスタの出力を比較し、一致・不一致の結果を出力する比較回路と、
前記比較回路における比較結果が一致していればアドレスをインクリメントして前記比較回路で次の１アドレス分のラッチデータと期待値データとの比較を行わせ、一致しなければそのカラムを不良と判定し、不良と判定されたカラムのアドレスをリダンダンシアドレスレジスタにセットする手段と、
前記リダンダンシアドレスレジスタにセットされたアドレスの不良カラムをリダンダンシ回路に置き換える手段
とを特徴とする半導体集積回路。
【請求項２】
複数のカラムを有するメモリセルアレイと、
前記メモリセルアレイの不良カラムに対応したアドレスを記憶させるためのリダンダンシアドレスレジスタと、
アドレスに応じて前記メモリセルアレイ内のデータを１カラム毎に読み出す読み出し回路と、
前記読み出し回路により読み出された１カラム分のデータをラッチするデータ保持回路と、
外部から入力された１カラム分の期待値データを保持する期待値レジスタと、
前記データ保持回路の出力と前記期待値レジスタの出力を比較し、一致・不一致の結果を出力する比較回路と、
前記比較回路における比較結果が一致していればアドレスをインクリメントして前記メモリセルアレイ内の次の１カラム分のデータを前記読み出し回路に読み出しかつ前記比較回路で次の１カラム分のラッチデータと期待値データとの比較を行わせ、一致しなければそのカラムを不良と判定し、不良と判定されたカラムのアドレスをリダンダンシアドレスレジスタにセットする手段と、
前記リダンダンシアドレスレジスタにセットされたアドレスの不良カラムをリダンダンシ回路に置き換える手段
とを特徴とする半導体集積回路。
【請求項３】
前記データ保持回路は、複数設けられており、外部から入力されるアドレス毎にデータを保持することを特徴とする請求項１または２記載の半導体集積回路。
【請求項４】
前記期待値レジスタの出力の一部もしくは全てを反転させることが可能な制御回路をさらに具備することを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記期待値レジスタは、外部から入力される期待値データを外部クロックにより随時取り込むことが可能であり、
前記データ保持回路は、保持しているデータを前記外部クロックに同期して順次出力することが可能である
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記メモリセルアレイは、NAND型セルが行列状に配置されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特にその製造に際してウェハ状態でのテストを容易化するために使用されるテスト容易化回路に関するもので、例えばビット線やビット線電位センスアンプの不良検知を要求される不揮発性メモリに使用されるものである。
【背景技術】
【０００２】
半導体記憶装置の一つとして、電気的書替えを可能としたEEPROMが知られている。なかでも、メモリセルを複数個直列接続してNANDセルを構成するNANDセル型EEPROMは、高集積化ができるものとして注目されている。また、同一のワード線や選択ゲート線を共有するNANDセル群を１個のセルブロックとして扱い、通常、読出し・書き込み等の動作は、複数のブロックのうち１個を選択し、この選択ブロックに対して行われる。また、NANDセル型EEPROMは、所定のブロックを単位として一括消去することが可能なフラッシュメモリ（NAND Flash）として構成される場合が多い。
【０００３】
NAND型フラッシュメモリのウェハテストに際して、メモリテスタを使用したテスト項目の１つに、ビット線不良の有無を検知するビット線不良チェックがある。このテスト項目は、検知した不良ビット線をカラムリダンダンシと呼ばれる回路に置き換えるためテストでは省くことができない。
【０００４】
ビット線不良チェックの項目としては、オープンチェック(Open CHECK)、ショートチェック(Short CHECK) 、隣接センスアンプ(S/A) 間ショートチェックなどがある。
【０００５】
例えばオープンチェックを行う時、ビット線のオープン不良がなければ、センスラッチ回路は全て"L" データが保持されており、オープン不良があれば不良ビット線に対応するセンスラッチ回路には"H" データが保持される。
【０００６】
不良ビット線を検知した場合にカラムリダンダンシに置き換える場合には、カラム毎のチェックが必要となる。この際、メモリセルアレイの全カラム（例えば2048カラム）に対して順にチェックを行わなければならない。
【０００７】
従来、ビット線不良チェックに際しては、センスラッチ回路のデータをメモリテスタに読み出して判定する方法が採用されている。これに伴い、メモリテスタ側では、ウェハ上の複数チップに対して並列処理ができなくなってしまい、テスト時間の増加をまねいてしまう。さらに、ビット線またはセンスアンプの不良チェックに関して前述したように少なくとも３項目のチェックを行わなければならないので、テスト時間に大きな影響を及ぼしてしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記したように従来のNAND型フラッシュメモリのウェハテストにおけるビット線不良チェックに際しては、センスラッチ回路のデータをメモリテスタに読み出して判定する方法が採用されており、メモリテスタ側ではウェハ上の複数チップに対して並列処理ができなくなってしまい、テスト時間の増加をまねいてしまうという問題があった。
【０００９】
本発明は上記の問題点を解決すべくなされたもので、半導体メモリのウェハテストに際してビット線またはセンスアンプの不良チェックを行う場合に、メモリセルからの読み出しデータを外部のメモリテスタに読み出すことなく不良を検知することができ、しかも、複数チップに対して並列に処理を行うことができ、テスト時間を大幅に縮めることが可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体集積回路は、複数のカラムを有するメモリセルアレイと、前記メモリセルアレイの不良カラムに対応したアドレスを記憶させるためのリダンダンシアドレスレジスタと、前記メモリセルアレイ内のデータを読み出す読み出し回路と、前記読み出し回路により読み出されたデータをラッチするデータ保持回路と、１アドレス分の外部から入力された期待値データを保持する期待値レジスタと、前記データ保持回路の出力と前記期待値レジスタの出力を比較し、一致・不一致の結果を出力する比較回路と、前記比較回路における比較結果が一致していればアドレスをインクリメントして前記比較回路で次の１アドレス分のラッチデータと期待値データとの比較を行わせ、一致しなければそのカラムを不良と判定し、不良と判定されたカラムのアドレスをリダンダンシアドレスレジスタにセットする手段と、前記リダンダンシアドレスレジスタにセットされたアドレスの不良カラムをリダンダンシ回路に置き換える手段とを特徴とする。
【発明の効果】
【００１１】
本発明の半導体集積回路によれば、ウェハテストにおいてビット線またはセンスアンプの不良チェックを行う場合に、データを外部（メモリテスタ）に読み出すことなく不良を検知することができるので、テスト時間を短縮でき、複数チップの並列処理によりテスト時間を大幅に縮めることができる。
【００１２】
また、テストに応じて外部から期待値データを自由に入力することができるので、テストの自由度が非常に高くなるという利点も得られる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１４】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るNAND型フラッシュメモリの全体の概略的な構成を示すブロック図である。
【００１５】
メモリセルアレイ10に対して、データ読出し・データ書込み・再書き込み・書き込みベリファイ読出しおよび消去ベリファイ読出しを行うためにビット線制御回路11が設けられている。
【００１６】
ビット線制御回路11は、主にCMOSフリップフロップから成り、ビット線の電位をセンス増幅するためのセンスアンプと、書き込みためのデータをラッチするためのデータラッチ回路の役割を持つラッチ回路を含む。そして、書き込み後のベリファイ読出しのためのセンス動作、再書き込みデータのラッチ、データ入出力制御回路12との間で書き込みデータ・読出しデータなどのデータの転送を行う。
【００１７】
データ入出力制御回路12は、外部からの入力もしくは内部からの出力（書き込みデータ・読出しデータなど）の入出力を制御するものであり、データ入出力バッファ（I ／O バッファ）16および前記ビット線制御回路11に接続されている。
【００１８】
上記データ入出力制御回路12は、アドレス入力を受けるアドレスバッファ（アドレスラッチ）14からアドレス信号を受けるカラムデコーダ13の出力により接続が制御される。
【００１９】
また、メモリセルアレイ10に対して制御ゲートおよび選択ゲートを制御するためにロウデコーダ15が設けられ、メモリセルアレイ10が形成されるp 型ウェル（または、p 型基板）の電位を制御するためのウェル電位制御回路17が設けられている。また、セルアレイ内ソース線電圧Cell-Source を制御するためにソース線制御回路18が設けられている。
【００２０】
また、選択ブロック内のワード線（制御ゲート線）の電位を制御するためのワード線制御回路19と、ロウデコーダ電源の電位を制御するためのロウデコーダ電源制御回路30が設けられている。
【００２１】
また、書き込み用高電圧・中間電圧や消去用高電圧、読出し用高電圧などを発生し、消去動作中の前記p 型ウェル（または、p 型基板）や、書き込み動作中のワード線・ビット線・ロウデコーダ電源などに供給する高電圧・中間電圧発生回路31が設けられている。
【００２２】
さらに、外部からのコマンド入力をラッチするコマンドラッチ32と、このコマンドラッチ32でラッチされたコマンドにしたがってメモリの読み出し、書き込み、消去などの動作を制御するための制御信号を出力する制御回路（コマンドデコーダ）33が設けられている。
【００２３】
図２は、図１中のメモリセルアレイ10の一つのNANDセルの等価回路図を示している。
【００２４】
NANDセル20は、複数のメモリセル（本例では、８個のメモリセルM1〜M8）が隣接するもの同士でソース・ドレインを共用する形で直列接続され、さらに、ドレイン側、ソース側にはそれぞれ選択ゲートトランジスタS1,S2 が設けられている。各メモリセルM1〜M8は、半導体基板上にゲート絶縁膜を介して浮遊ゲートが形成され、この上に層間絶縁膜を介して制御ゲートが積層されたMOSFET構造を有し、選択ゲートトランジスタS1,S2 もMOSFET構造を有する。このように素子が形成された基板上にCVD 酸化膜を介してビット線が配設されており、このビット線は前記選択ゲートトランジスタS1の一端にコンタクトしている。
【００２５】
図１中のメモリセルアレイ10には、上記したようなNANDセル20がマトリックス配列されている。この場合、NANDセルのドレイン側の選択ゲートトランジスタS1はビット線に共通接続され、ソース側の選択ゲートトランジスタS2は共通ソース線（ソース線電圧Cell-Source ）に接続されている。
【００２６】
メモリセルM1〜M8の制御ゲートは制御ゲート線（ワード線）CG1, CG2, ..., CG8としてメモリセルアレイの行方向に配設され、選択ゲートトランジスタS1,S2のゲート電極は選択ゲート線SG1, SG2としてメモリセルアレイの行方向に配設される。
【００２７】
図３は、図１中のメモリセルアレイの等価回路の一部を示している。
【００２８】
同一のワード線や選択ゲート線を共有するNANDセル群をセルブロックと呼び、例えば図４中の破線で囲まれた領域を１個のセルブロックとする。通常、読出し・書き込み等の動作は、複数のブロックのうち１個を選択し、この選択ブロックに対して行われる。
【００２９】
図４は、図１のNAND型フラッシュメモリにおける既存の回路の一部と新規に追加されたテスト容易化回路との接続関係を概略的に示すブロック図である。
【００３０】
図４において、センスアンプ群40、アドレスラッチ回路14、リダンダンシアドレスレジスタ45は既存のものであり、外部からテストに応じて入力される期待値データを保持する期待値レジスタ42およびデータ比較回路43は、新規に追加されたものである。
【００３１】
センスアンプ群40は、各カラムに対応してそれぞれ例えば８ビット分のセンスアンプ兼ラッチ回路41a 、41b 、…、41n を有しており、外部から入力されるアドレス毎にデータ（読み出しデータあるいは書き込みデータ）を保持することが可能である。
【００３２】
ここで、センスアンプ群40は、全てのブロック（消去単位）で共通に使用されており、例えば2048カラムに対してビット線不良チェックを行う場合を想定した構成を示している。ビット線不良チェックの項目としては、オープンチェック(Open CHECK)、ショートチェック(Short CHECK) 、隣接センスアンプ(S/A) 間ショートチェックなどがある。
【００３３】
期待値レジスタ42は、１カラム分の８個のレジスタREG からなる。本例のNAND型フラッシュメモリにおいて、センスアンプ群40、期待値レジスタ42は、それぞれ同時に複数ビットを取り扱うことが可能である。
【００３４】
図５は、図１中のNAND型フラッシュメモリ中の１個のセルブロックにおける一部のNANDセル20とセンスアンプ21との接続関係を模式的に示した。
【００３５】
27は奇数列および偶数列の隣り合う２本のビット線であり、それぞれNANDセル20が接続されており、この２つのNANDセル20で共有するように書き込みデータもしくは読み出されたデータを保持するセンスアンプ兼ラッチ回路21が接続されている。
【００３６】
nMOSトランジスタ22は、センスアンプ21の入力ノードと所定の電源ノードVDDとの間に接続され、所定のタイミングでスイッチ制御されることによりビット線27をプリチャージするものである。
【００３７】
nMOSトランジスタ23、25は、所定のタイミングでスイッチ制御されることにより前記奇数列のビット線27をセンスアンプ21に選択的に接続するものである。
【００３８】
nMOSトランジスタ24、26は、偶数列のビット線27をセンスアンプ21に選択的に接続するように制御される。
【００３９】
上記したような接続関係を有するセンスアンプ21とNANDセル20が数多く形成されており、本例のNAND型フラッシュメモリでは、センスアンプ21とNANDセル20の例えば８組を一つとして読み出し、書き込みデータロードの単位とする、つまり、１カラムが８ビットの構成を有する。
【００４０】
図６は、図５中のビット線27とnMOSトランジスタ(22,23,24,25,26)群とセンスアンプ(S/A)21 を取り出して、例えばビット線27のオープンチェックを行う時の様子を模式的に示している。
【００４１】
nMOSトランジスタ22およびオープンチェックを行いたいビット線側のnMOSトランジスタ23もしくは24をオンさせ、ビット線27を充電させる。その後、充電パスをオフさせ、nMOSトランジスタ25もしくは26をオンさせ、ビット線の電荷を放電させる。その後、S/A21 のラッチ回路にビット線の電位の状態を取り込む。
【００４２】
この時、ビット線27のオープン不良がなければ、S/A21 のラッチ回路は全て"L" データが保持されており、オープン不良があるビット線に対応するS/A21 のラッチ回路には"H" データが保持される。
【００４３】
この時、図４中の期待値レジスタ42の全てのレジスタREG に"L" のデータを予め保持させておけば、比較回路43での比較によりオープンチェックの結果が出力される。
【００４４】
図７は、図６を参照して前述したようなビット線のオープンチェックを行う時のテストフローを示している。不良ビット線を検知した場合にカラムリダンダンシに置き換える場合には、カラム毎のオープンチェックが必要となる。
【００４５】
まず、テスト結果の期待値を期待値レジスタ42に入力し、オープンチェックリードを行う。ここで、オープンチェックリードは、ビット線を充電した後、放電した結果をセンスアンプのラッチ回路に取り込むことを表わす。
【００４６】
オープンチェックは全カラムに関して行わなければならないので、まず、カラムアドレスをテスト開始番地（通常、0 番地）にセットする。
【００４７】
その後、１カラム毎にセンスアンプのラッチ回路のデータを期待値レジスタ42の保持データと比較し、一致していればアドレスをインクリメントして次のカラムに移り、一致しなければ、そのカラムはフェイル(FAIL)と判定され、リダンダンシ回路に置き換えられる。ここでは、不良カラムのアドレスをリダンダンシアドレスレジスタ45へセットする。この時、全てのリダンダンシ回路を不良救済に使っていれば、このメモリチップをFAILと判定して終了する。また、カラムアドレスが最終番地まで進んでいってもリダンダンシ回路で置き換えられなかったカラムがなければ、パス(PASS)となる。
【００４８】
上記したように本例のNAND型フラッシュメモリにおいては、ウェハテストにおいてビット線またはセンスアンプの不良チェックを行う場合、読み出されたデータを保持しているセンスアンプのラッチ回路の出力と外部から入力された期待値データを保持している期待値レジスタ42の出力を比較することにより、データを外部（メモリテスタ）に読み出すことなく不良を検知することができる。
【００４９】
この場合、全てチップ内部で処理することができるので、従来のようにデータをメモリテスタに読み出す時間を短縮できるだけでなく、複数チップの並列処理によりテスト時間を大幅に縮めることが可能となる。また、期待値レジスタ42は、テストに応じて自由にデータをセットできるので、テストの自由度が広がる。
【００５０】
＜第２の実施形態＞
図８は、本発明の第２の実施形態に係るNAND型フラッシュメモリにおける既存の回路の一部と新規に追加されたテスト容易化回路との接続関係を概略的に示すブロック図である。
【００５１】
第２の実施形態のNAND型フラッシュメモリは、前述した第１の実施形態のNAND型フラッシュメモリと比べて、制御回路70をさらに具備する点が異なり、その他は同じであるので、図８中、図４中と同一部分には同一符号を示している。
【００５２】
この制御回路70は、期待値レジスタ42と比較回路43との間に接続され、インバータ回路71および相補的なクロック信号A,/Aにより駆動制御される第１のクロックト・インバータ回路72がカスケード接続された正相回路と、この正相回路に並列接続され、相補的なクロック信号A,/Aにより前記第１のクロックト・インバータ回路72とは相補的に駆動制御される第２のクロックト・インバータ回路73からなる反転回路を有する。
【００５３】
この制御回路70によれば、必要に応じて正相回路または反転回路を駆動制御することにより、期待値レジスタ42の出力の一部もしくは全てを反転させることが可能になっている。
【００５４】
図９は、図８のNAND型フラッシュメモリにおけるセンスアンプ（対応するカラムのI/O 番号を示している）の配置の一例を示す図である。
【００５５】
前述したように2048カラムのうちの偶数カラムに対応するセンスアンプ群と奇数カラムに対応するセンスアンプ群が図示のように隣接して配置されている場合、隣接センスアンプ間のショートチェックを行うためには、図示のように各センスアンプの"1" または"0" の保持データが隣接センスアンプで異なる市松模様になるように書き込みデータを設定（ロード）する必要がある。
【００５６】
隣接センスアンプ間のショートチェックを行う際、カラムアドレスが奇数の場合は、相補的なクロック信号A,/Aを"L"/"H" として制御回路70の反転回路を駆動させることにより、期待値レジスタ42の出力を反転させて比較回路43に供給する。
【００５７】
これに対して、カラムアドレスが偶数の場合は、相補的なクロック信号A,/Aを"H"/"L" として制御回路70の正相回路を駆動させることにより、期待値レジスタ42の出力を正相のまま比較回路43に供給する。
【００５８】
したがって、図９に示したようにセンスアンプにロードされた市松模様の保持データと期待値データを比較することにより、隣接センスアンプ間の隣接センスアンプ間のショートチェックを行うことができる。
【００５９】
＜第３の実施形態＞
図１０は、本発明の第３の実施形態に係るNAND型フラッシュメモリの全体の概略的な構成を示すブロック図である。
【００６０】
図１０のNAND型フラッシュメモリは、前述した第１の実施形態のNAND型フラッシュメモリと比べて、センスアンプからデータを読み出す動作を制御する外部クロック(clock) に応じて期待値レジスタ42に入力する値を変化させる点が異なり、その他は同じであるので、図４中と同一部分には同一符号を示している。
【００６１】
図１１は、図１０中の期待値レジスタ42のうちの１個のレジスタ90を取り出して一例を示す回路図である。
【００６２】
このレジスタ90は、Ｄフリップフロップで構成されており、外部クロックに同期して外部入力データを取り込むように動作するものである。
【００６３】
NAND型フラッシュメモリに対するウェハテストでのビット線不良チェックのためのテストパターンは、期待値が全て"L" の場合や全て"H" の場合だけでなく、アドレスに応じて特定なテストパターンを入力する必要がある場合も存在する。この場合には、図１０に示すように、期待値レジスタ42に入力する値を外部クロックに応じて変化させ、センスアンプ41a,41b,…,41nから順に読み出すデータを外部クロックに同期させるようにすれば、全カラムに対して任意の期待値データと比較することができる。
【００６４】
これにより、任意のデータを書き込んだ場合でも、同じデータを再度入力することにより比較を行うことができるので、ビット線およびセンスアンプに対する不良チェックの全ての場合に対応することが可能になる。
【００６５】
＜第３の実施形態の変形例＞
前述した第３の実施形態において、期待値レジスタ42を省略し、比較回路43に対する期待値データ入力を外部クロックに応じて変化させ、センスアンプ41a,41b,…,41nから順に読み出すデータを外部クロックに同期させるようにすれば、全カラムに対して任意の期待値データと比較することができる。
【００６６】
このような変形例によれば、期待値レジスタ42を省略できるので、第３の実施形態に比べて回路構成を簡略化することができる。
【００６７】
なお、本発明は、上記したNANDセル型メモリに限らず、NOR セル型メモリ、DINOR セル型メモリ、AND セル型メモリ等を搭載した半導体集積回路に適用することが可能である。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１の実施形態に係るNAND型フラッシュメモリの全体の概略的な構成を示すブロック図。
【図２】図１中のメモリセルアレイの一つのNANDセル部分を示す等価回路図。
【図３】図１中のメモリセルアレイの一部を示す等価回路図。
【図４】図１のNAND型フラッシュメモリにおける既存の回路の一部と新規に追加されたテスト容易化回路との接続関係を概略的に示すブロック図。
【図５】図１中のNAND型フラッシュメモリ中の１個のセルブロックにおけるNANDセルの一部とセンスアンプの一部との接続関係を模式的に示す図。
【図６】図５中のビット線とnMOSトランジスタ群とセンスアンプを取り出してビット線のオープンチェックを行う時の様子を模式的に示す図。
【図７】図６に示したビット線オープンチェックを行う時のテストフローを示す図。
【図８】本発明の第２の実施形態に係るNAND型フラッシュメモリにおける既存の回路の一部と新規に追加されたテスト容易化回路との接続関係を概略的に示すブロック図。
【図９】図８のNAND型フラッシュメモリにおけるセンスアンプの配置例を示す図。
【図１０】本発明の第３の実施形態に係るNAND型フラッシュメモリにおける既存の回路の一部と新規に追加されたテスト容易化回路との接続関係を概略的に示すブロック図。
【図１１】図１０中の期待値レジスタのうちの１個のレジスタを取り出して一例を示す回路図。
【符号の説明】
【００６９】
40…センスアンプ群、42…期待値レジスタ、43…データ比較回路、45…リダンダンシアドレスレジスタ。
【図１】
2007115406.tif 000003
【図２】
2007115406.tif 000004
【図３】
2007115406.tif 000005
【図４】
2007115406.tif 000006
【図５】
2007115406.tif 000007
【図６】
2007115406.tif 000008
【図７】
2007115406.tif 000009
【図８】
2007115406.tif 000010
【図９】
2007115406.tif 000011
【図１０】
2007115406.tif 000012
【図１１】
2007115406.tif 000013