(57)【要約】【課題】本発明は、精度を向上させること、又は回路規模を削減することができる電圧加算型デジタルアナログ変換回路を提供する。【解決手段】入力されるデジタル信号の各ビットに対応するように設けられ、デジタル信号の各ビットに応じて、その接続状態を基準電圧側又はグランド側に切り換える複数のスイッチング素子Ｓ１〜ＳＮと、第１の抵抗素子Ｒ１０１〜Ｒ１０Ｎ−１と、第１の抵抗素子が有する抵抗値の２倍の抵抗値を有する第２の抵抗素子Ｒ２０１〜Ｒ２０Ｎとを含み、複数のスイッチング素子に、第２の抵抗素子の一端がそれぞれ接続され、第２の抵抗素子の他端同士間には、第１の抵抗素子がそれぞれ接続され、複数のスイッチング素子のうち、最上位ビット及び最下位ビットが与えられるスイッチング素子に接続されている第２の抵抗素子の他端とグランドとの間には、第２の抵抗素子Ｒ２０Ｎ＋１及びＲ２０Ｎ＋２と、所望の抵抗値を有する第３の抵抗素子Ｒ３０１及びＲ３０２とが直列接続された抵抗回路網とを備える。【選択図】図４
2007166081.tif 000002
【特許請求の範囲】
【請求項１】
入力されるデジタル信号の各ビットに対応するように設けられ、前記デジタル信号の各ビットに応じて、その接続状態を基準電圧側又はグランド側に切り換える複数のスイッチング素子と、
第１の抵抗素子と、前記第１の抵抗素子が有する抵抗値の２倍の抵抗値を有する第２の抵抗素子とを含み、前記複数のスイッチング素子に、前記第２の抵抗素子の一端がそれぞれ接続され、前記第２の抵抗素子の他端同士間には、前記第１の抵抗素子がそれぞれ接続され、前記複数のスイッチング素子のうち、最上位ビット及び最下位ビットが与えられるスイッチング素子に接続されている前記第２の抵抗素子の他端と前記グランドとの間には、前記第２の抵抗素子と、所望の抵抗値を有する第３の抵抗素子とが直列接続された抵抗回路網と
を備える電圧加算型デジタルアナログ変換回路。
【請求項２】
前記スイッチング素子は、
前記基準電圧及び前記グランドに、第１及び第２のトランジスタを直列接続すると共に、前記第１及び第２のトランジスタの接続点に、前記第２の抵抗素子の一端を接続することにより形成されることを特徴とする請求項１記載の電圧加算型デジタルアナログ変換回路。
【請求項３】
前記第３の抵抗素子は、
前記スイッチング素子のオン抵抗が有する抵抗値の２／３倍の抵抗値を有することを特徴とする請求項１記載の電圧加算型デジタルアナログ変換回路。
【請求項４】
前記第３の抵抗素子は、
前記スイッチング素子のオン抵抗が有する抵抗値の２／３倍の抵抗値からなるオン抵抗を有する第３のトランジスタであることを特徴とする請求項１記載の電圧加算型デジタルアナログ変換回路。
【請求項５】
前記第３のトランジスタは、
前記第２のトランジスタのアスペクト比の３／２倍のアスペクト比を有するように形成されたことを特徴とする請求項２及び４記載の電圧加算型デジタルアナログ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧加算型デジタルアナログ変換回路に関する。
【背景技術】
【０００２】
電圧加算型デジタルアナログ変換回路は、入力されるデジタル信号の各ビットに応じてその接続状態を切り換える複数のスイッチング素子と、抵抗値が１：２になるように選定された２種類の抵抗をいわゆる“はしご状”に接続することにより形成された抵抗回路網とを有する。
【０００３】
かかる電圧加算型デジタルアナログ変換回路は、各ビットに入力されるデジタル信号に応じて、各スイッチング素子の接続状態をそれぞれ基準電圧側又はグランド側に切り換え、基準電圧を抵抗回路網によって分圧することにより、デジタル信号に対応する出力電圧すなわちアナログ信号を生成する（例えば非特許文献１参照）。
【０００４】
ところで、スイッチング素子は、例えば、基準電圧及びグランド間に、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを直列接続することにより形成される。かかるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、いずれも、オン状態のときには、ＭＯＳトランジスタによりある抵抗値を有するオン抵抗を発生させる。
【０００５】
このため、基準電圧側に接続されているＰＭＯＳトランジスタをオン状態にすると共に、グランド側に接続されているＮＭＯＳトランジスタをオフ状態にし、基準電圧を選択した場合には、ＰＭＯＳトランジスタが有するオン抵抗によって、スイッチング素子に接続されている本来の抵抗に、オン抵抗が直列接続された状態になり、出力電圧すなわちアナログ信号に誤差が生じるという問題があった。
【非特許文献１】米山寿一著「Ａ／Ｄコンバータ入門」オーム社、Ｐ１３９〜１４０
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、簡易な回路構成で、精度を向上させること、又は回路規模を削減することができる電圧加算型デジタルアナログ変換回路を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様による電圧加算型デジタルアナログ変換回路は、
入力されるデジタル信号の各ビットに対応するように設けられ、前記デジタル信号の各ビットに応じて、その接続状態を基準電圧側又はグランド側に切り換える複数のスイッチング素子と、
第１の抵抗素子と、前記第１の抵抗素子が有する抵抗値の２倍の抵抗値を有する第２の抵抗素子とを含み、前記複数のスイッチング素子に、前記第２の抵抗素子の一端がそれぞれ接続され、前記第２の抵抗素子の他端同士間には、前記第１の抵抗素子がそれぞれ接続され、前記複数のスイッチング素子のうち、最上位ビット及び最下位ビットが与えられるスイッチング素子に接続されている前記第２の抵抗素子の他端と前記グランドとの間には、前記第２の抵抗素子と、所望の抵抗値を有する第３の抵抗素子とが直列接続された抵抗回路網と
を備える。
【発明の効果】
【０００８】
本発明の電圧加算型デジタルアナログ変換回路によれば、簡易な回路構成で、精度を向上させること、又は回路規模を削減することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。
【００１０】
（１）第１の実施の形態
図１に、電圧加算型デジタルアナログ変換回路１０の基本構成を示す。この電圧加算型デジタルアナログ変換回路１０は、入力されるデジタル信号の各ビットに対応するように設けられた複数のスイッチング素子Ｓ１〜ＳＮを有し、これら各スイッチング素子Ｓ１〜ＳＮは、デジタル信号の各ビットに応じてその接続状態を切り換える。
【００１１】
すなわち、スイッチング素子Ｓ１〜ＳＮは、デジタル信号が入力される各ビットのうち、与えられたビットがデータ“１”である場合には、その接続状態を基準電圧Ｖｒｅｆ側に切り換えることにより、基準電圧Ｖｒｅｆを選択し、当該ビットがデータ“０”である場合には、その接続状態をグランドＧＮＤ側に切り換えることにより、０Ｖを選択する。
【００１２】
なお、本実施の形態の場合、各ビットｂ１（ＬＳＢ）〜ｂＮ（ＭＳＢ）に入力されるデジタル信号は、それぞれ図示しないインバータによって反転され、この反転されたデータ／ｂ１はスイッチング素子Ｓ１に入力され、データ／ｂ２はスイッチング素子Ｓ２に入力され、これ以降、同様に、データ／ｂＮ−１はスイッチング素子ＳＮ−１に入力され、データ／ｂＮはスイッチング素子ＳＮに入力される。
【００１３】
ここで図２（ａ）に、スイッチング素子Ｓの具体的な回路構成を示す。このスイッチング素子Ｓは、基準電圧Ｖｒｅｆ及びグランドＧＮＤ間に、ＰＭＯＳトランジスタＴｒ１０と及びＮＭＯＳトランジスタＴｒ２０を直列接続することにより形成される。
【００１４】
これにより、スイッチング素子Ｓは、入力データ“１”を反転させたデータ“０”が与えられた場合には、ＰＭＯＳトランジスタＴｒ１０をオン状態にすると共に、ＮＭＯＳトランジスタＴｒ２０をオフ状態にすることにより、基準電圧Ｖｒｅｆを選択する。
【００１５】
これに対して、スイッチング素子Ｓは、入力データ“０”を反転させたデータ“１”が与えられた場合には、ＰＭＯＳトランジスタＴｒ１０をオフ状態にすると共に、ＮＭＯＳトランジスタＴｒ２０をオン状態にすることにより、０Ｖを選択する。
【００１６】
また、電圧加算型デジタルアナログ変換回路１０は、抵抗値が１：２になるように選定された２種類の抵抗Ｒ１０１〜Ｒ１０Ｎ−１及びＲ２０１〜Ｒ２０Ｎ＋２を、いわゆる“はしご状”に接続することにより形成された抵抗回路網を有する。
【００１７】
具体的には、抵抗値が２Ｒの抵抗Ｒ２０１〜Ｒ２０Ｎの一端は、それぞれスイッチング素子Ｓ１〜ＳＮに接続されている。一方、抵抗Ｒ２０１の他端は、グランドＧＮＤに接続された抵抗値が２Ｒの抵抗Ｒ２０Ｎ＋１と、抵抗値がＲの抵抗Ｒ１０１との接続点に接続され、抵抗Ｒ２０２の他端は、抵抗Ｒ１０１と、抵抗値がＲの抵抗Ｒ１０２（図示せず）との接続点に接続されている。
【００１８】
これ以降、同様に順次接続され、抵抗Ｒ２０Ｎ−１の他端は、抵抗値がＲの抵抗Ｒ１０Ｎ−２（図示せず）と、抵抗値がＲの抵抗Ｒ１０Ｎ−１との接続点に接続され、抵抗Ｒ２０Ｎの他端は、抵抗Ｒ１０Ｎ−１と、グランドＧＮＤに接続された抵抗値が２Ｒの抵抗Ｒ２０Ｎ＋２との接続点に接続されている。
【００１９】
また、抵抗Ｒ２０Ｎ、Ｒ１０Ｎ−１及びＲ２０Ｎ＋２の接続点Ｐには、出力インピーダンスを一定にし、低下させることで負荷を駆動できるようにするためのアンプ２０が接続されている。
【００２０】
ところで、電圧加算型デジタルアナログ変換回路１０は、入力されるデジタル信号の各ビットｂ１〜ｂＮに応じて、各スイッチング素子Ｓ１〜ＳＮの接続状態をそれぞれ基準電圧Ｖｒｅｆ側又はグランドＧＮＤ側に切り換え、基準電圧Ｖｒｅｆを抵抗回路網（抵抗Ｒ１０１〜Ｒ１０Ｎ−１及びＲ２０１〜Ｒ２０Ｎ＋２）によって分圧することにより、デジタル信号に対応する出力電圧ＶＯＵＴすなわちアナログ信号を生成する。
【００２１】
この場合、入力されるデジタル信号のうち、所望の１つのビットのみがデータ“１”であって、当該ビットを除くビットはデータ“０”であると仮定すると、接続点Ｐの電位Ｖａｉは、次式
【数１】
2007166081.tif 000003
によって算出される。
【００２２】
このように、上述の（１）式を用いて、データ“１”であるビットについて、それぞれ電位Ｖａｉを算出し、次式
【数２】
2007166081.tif 000004
によって、算出された電位Ｖａｉを加算することにより、出力電圧ＶａすなわちＶｏｕｔを算出する。
【００２３】
ところで、図２（ｂ）に示すように、スイッチング素子Ｓを形成するＰＭＯＳトランジスタＴｒ１０及びＮＭＯＳトランジスタＴｒ２０は、オン状態にされると、いずれも、ＭＯＳトランジスタによりある抵抗値ｒｏｎを有するオン抵抗Ｒ２０ｏｎを発生させる。なお、ここでは、ＰＭＯＳトランジスタＴｒ１０及びＮＭＯＳトランジスタＴｒ２０のオン抵抗Ｒ２０ｏｎが有する抵抗値は、等しくなるように設計されている。
【００２４】
これにより、電圧加算型デジタルアナログ変換回路１０は、スイッチング素子Ｓに接続されている抵抗Ｒ２０に、オン抵抗Ｒ２０ｏｎが直列接続された回路構成と同様の回路構成を有することになり、この場合、出力電圧に誤差が生じる。
【００２５】
ここで図３に、例えば４ビットのデジタル信号が入力された場合における、デジタル信号の入力コードと、誤差Ｖｏｕｔ−Ｖｏｕｔ（ｒｏｎ）との関係を示す。因みに、Ｖｏｕｔは、出力電圧の理論値を示し、Ｖｏｕｔ（ｒｏｎ）は、スイッチング素子Ｓのオン抵抗Ｒ２０ｏｎを考慮して算出された出力電圧値を示す。
【００２６】
この図３に示すように、４ビットのデジタル信号が入力された場合には、誤差の絶対値が最大となる入力コードは、“１１００”の場合であるが、この誤差の絶対値が最大となる入力コードは、ビット数Ｎに関係なく、上位２ビットにデータ“１”が与えられ、かつ当該上位２ビットを除く残りのビットにデータ“０”が与えられる場合である。
【００２７】
かかる最大誤差の絶対値｜Ｖｏｕｔ−Ｖｏｕｔ（ｒｏｎ）｜は、次式
【数３】
2007166081.tif 000005
によって表され、電圧加算型デジタルアナログ変換回路１０から出力される出力電圧の精度を向上させるためには、この最大誤差の絶対値を１／２ＬＳＢ（すなわち、ビットｂ１のみがデータ“１”である場合における出力電圧の理論値Ｖｏｕｔの１／２）より小さくすることが望ましい。
【００２８】
すなわち、所望の精度を得るためには、次式
【数４】
2007166081.tif 000006
を満たすことが必要とされ、この（４）式は整理すると、次式
【数５】
2007166081.tif 000007
のように表される。
【００２９】
これは、精度を１ビット向上させるためには、スイッチング素子Ｓのオン抵抗Ｒ２０ｏｎを１／２倍、又は抵抗値Ｒを２倍にする必要があることを意味する。すなわち、同一サイズのスイッチング素子Ｓを使用した場合、抵抗のサイズが２倍になるため、チップ面積がほぼ２倍になる。
【００３０】
ところで、電圧加算型デジタルアナログ変換回路１０では、抵抗Ｒ１０１〜Ｒ１０Ｎ−１と抵抗Ｒ２０１〜Ｒ２０Ｎ＋２との抵抗値の比によって、出力電圧が決定される。従って、出力電圧に生じる誤差は、スイッチング素子Ｓ１〜ＳＮに接続されている抵抗Ｒ２０１〜Ｒ２０Ｎに、オン抵抗Ｒ２０ｏｎが直列接続された状態になり、当該オン抵抗Ｒ２０ｏｎが直列接続された抵抗Ｒ２０１〜Ｒ２０Ｎと、他の抵抗Ｒ２０Ｎ＋１及びＲ２０Ｎ＋２並びに抵抗Ｒ１０１〜Ｒ１０Ｎ−１との抵抗値の比が変化することにより生じる。
【００３１】
なお、抵抗Ｒ１０１〜Ｒ１０Ｎ−１に、抵抗値が（１／２）ｒｏｎの抵抗を直列に接続すると共に、抵抗Ｒ２０Ｎ＋１及びＲ２０Ｎ＋２に、抵抗値がｒｏｎの抵抗を直列に接続することにより、抵抗Ｒ１０１〜Ｒ１０Ｎ−１と抵抗Ｒ２０１〜Ｒ２０Ｎ＋２との抵抗値の比を１：２に維持することが可能であるが、この場合、回路構成が複雑になる。具体的には、抵抗数が増えるか、又は抵抗をＭＯＳトランジスタで形成した場合には、他の基準電圧発生回路を必要とする。
【００３２】
そこで、図４に示すように、本実施の形態による電圧加算型デジタルアナログ変換回路３０は、より簡易な回路構成で最大誤差の絶対値を低減するため、スイッチング素子Ｓ１〜ＳＮに接続されていない抵抗Ｒ２０Ｎ＋１及びＲ２０Ｎ＋２に、所望の抵抗値を有する補正抵抗Ｒ３０１及びＲ３０２を接続する。以下、かかる補正抵抗Ｒ３０１及びＲ３０２の抵抗値ｒ０の最適値を算出する。
【００３３】
ところで、上述の（３）式の右辺における第１項及び第２項の合計は、上位２ビット目であるビットｂＮ−１のみがデータ“１”である場合に生じる誤差を示し、第３項は、ＭＳＢ（最上位ビット）であるビットｂＮのみがデータ“１”である場合に生じる誤差を示す。
【００３４】
例えば、入力コードのビット数が４ビットである図３に示すように、入力コードが“０１００”である場合に生じる誤差と、入力コードが“１０００”である場合に生じる誤差は、同符号（＋）であり、入力コードが“１１００”である場合には、これら２つの誤差は加算されている。
【００３５】
同様に、入力コードのビット数がＮビットであるときも、ビットｂＮ−１のみがデータ“１”である場合に生じる誤差と、ビットｂＮのみがデータ“１”である場合に生じる誤差は、同符号であり、上位２ビットがデータ“１”であって、かつ当該上位２ビットを除く残りのビットがデータ“０”である場合には、これら２つの誤差は加算される。
【００３６】
従って、例えば、入力コードのビット数が４ビットであるときに、入力コードが“０１００”である場合に生じる誤差が“０”になるように抵抗値ｒ０が調整された補正抵抗Ｒ３０１及びＲ３０２を、抵抗Ｒ２０Ｎ＋１及びＲ２０Ｎ＋２に接続すれば、図５に示すように、最大誤差の波形は、全体的に上方向にシフトされる。
【００３７】
これにより、入力コードが“１１００”である場合における、最大誤差の絶対値は、補正抵抗Ｒ３０１及びＲ３０２を抵抗Ｒ２０Ｎ＋１及びＲ２０Ｎ＋２に接続することにより、補正抵抗Ｒ３０１及びＲ３０２を接続しない場合における最大誤差の絶対値より小さくなる。
【００３８】
同様に、入力コードのビット数がＮビットであるときも、上位２ビット目であるビットｂＮ−１のみがデータ“１”である場合に生じる誤差が“０”になるように、補正抵抗Ｒ３０１及びＲ３０２の抵抗値ｒ０を調整すれば、最大誤差の絶対値を低減することができる。
【００３９】
ここで、本実施の形態による電圧加算型デジタルアナログ変換回路３０における、最大誤差の絶対値｜Ｖｏｕｔ−Ｖ'ｏｕｔ（ｒｏｎ）｜は、次式
【数６】
2007166081.tif 000008
によって表される。因みに、Ｖ'ｏｕｔ（ｒｏｎ）は、補正抵抗Ｒ３０１及びＲ３０２を接続した場合に、スイッチング素子Ｓのオン抵抗Ｒ２０ｏｎを考慮して算出された出力電圧値を示す。
【００４０】
この（６）式の右辺における第１項及び第２項の合計は、上位２ビット目であるビットｂＮ−１のみがデータ“１”である場合に生じる誤差を示し、補正抵抗Ｒ３０１及びＲ３０２の抵抗値ｒ０は、次式
【数７】
2007166081.tif 000009
を満たすことが必要とされる。
【００４１】
この（７）式を整理すると、補正抵抗Ｒ３０１及びＲ３０２の抵抗値ｒ０は、次式
【数８】
2007166081.tif 000010
のように表され、この（８）式によって表される抵抗値ｒ０を有する補正抵抗Ｒ３０１及びＲ３０２を抵抗Ｒ２０Ｎ＋１及びＲ２０Ｎ＋２に接続すれば、最大誤差の絶対値を低減することができる。
【００４２】
ところで、上述したように、電圧加算型デジタルアナログ変換回路３０から出力される出力電圧の精度を向上させるためには、本実施の形態による最大誤差の絶対値｜Ｖｏｕｔ−Ｖ'ｏｕｔ（ｒｏｎ）｜を、１／２ＬＳＢ（すなわち、ビットｂ１のみがデータ“１”である場合における出力電圧の理論値Ｖｏｕｔの１／２）より小さくすることが望ましい。
【００４３】
すなわち、次式
【数９】
2007166081.tif 000011
を満たすことが必要とされ、この（９）式は整理すると、次式
【数１０】
2007166081.tif 000012
のように表される。
【００４４】
この補正後の（１０）式によれば、補正前の（５）式と比較して、オン抵抗Ｒ２０ｏｎの抵抗値ｒｏｎと、抵抗Ｒ１０１〜Ｒ１０Ｎ−１の抵抗値Ｒとが同一である場合には、入力コードのビット数Ｎを１ビット増加させることができ、従って出力電圧の精度を向上させることができる。
【００４５】
また、この補正後の（１０）式によれば、補正前の（５）式と比較して、入力コードのビット数Ｎが同一であり、同一の大きさの抵抗値Ｒを使用している場合には、オン抵抗Ｒ２０ｏｎの抵抗値ｒｏｎを２倍にすることができる。このオン抵抗Ｒ２０ｏｎの抵抗値ｒｏｎは、ＰＭＯＳトランジスタＴｒ１０のアスペクト比Ｗ／Ｌ（Ｗ：チャネル幅、Ｌ：チャネル長）に反比例するため、例えばチャネル幅Ｗを１／２倍にすることができ、これによりチップ面積を削減することができる。
【００４６】
また、この補正後の（１０）式によれば、補正前の（５）式と比較して、入力コードのビット数Ｎが同一であり、同一のサイズのスイッチング素子Ｓを使用している場合には、抵抗Ｒ１０１〜Ｒ１０Ｎ−１の抵抗値Ｒを１／２倍にすることができ、従ってチップ面積を削減することができる。
【００４７】
（２）第２の実施の形態
図６に、第２の実施の形態による電圧加算型デジタルアナログ変換回路４０の構成を示す。この電圧加算型デジタルアナログ変換回路４０は、スイッチング素子Ｓ１〜ＳＮに接続されていない抵抗Ｒ２０Ｎ＋１及びＲ２０Ｎ＋２に、ＮＭＯＳトランジスタＴｒ３０及びＴｒ４０を接続することにより形成される。
【００４８】
ＮＭＯＳトランジスタＴｒ３０及びＴｒ４０のソースは、スイッチング素子Ｓを形成するＮＭＯＳトランジスタＴｒ２０と同様に、グランドＧＮＤに接続される。また、ＮＭＯＳトランジスタＴｒ３０及びＴｒ４０のゲートには、ＮＭＯＳトランジスタＴｒ２０にデータ“１”が与えられ、オン状態にされる場合と同一の電圧が常に与えられ、これにより、ＮＭＯＳトランジスタＴｒ３０及びＴｒ４０は常にオン状態となる。よって、ＮＭＯＳトランジスタＴｒ３０及びＴｒ４０をオン状態にするために、別の基準電圧を発生する回路を必要としない。
【００４９】
なお、ＮＭＯＳトランジスタＴｒ３０及びＴｒ４０におけるオン抵抗の抵抗値ｒｏｎは、スイッチング素子Ｓを形成するＮＭＯＳトランジスタＴｒ２０と同様に、次式
【数１１】
2007166081.tif 000013
によって表される。
【００５０】
本実施の形態の場合、この（１１）式における（Ｖｇｓ−Ｖｔ）（Ｖｇｓ：ＮＭＯＳトランジスタのゲートソース間電圧、Ｖｔ：ゲート閾値電圧）は、ＮＭＯＳトランジスタＴｒ３０及びＴｒ４０と、スイッチング素子Ｓを形成するＮＭＯＳトランジスタＴｒ２０とのいずれも、同一の値を有する。
【００５１】
従って、ＮＭＯＳトランジスタＴｒ３０及びＴｒ４０のアスペクト比Ｗ／Ｌ（Ｗ：チャネル幅、Ｌ：チャネル長）を、スイッチング素子Ｓを形成するＮＭＯＳトランジスタＴｒ２０のアスペクト比の３／２倍にすることにより、ＮＭＯＳトランジスタＴｒ３０及びＴｒ４０のオン抵抗の抵抗値ｒｏｎを、スイッチング素子Ｓを形成するＮＭＯＳトランジスタＴｒ２０のオン抵抗Ｒ２０ｏｎの２／３倍にすることができる。
【００５２】
なお、一般にＭＯＳトランジスタは、抵抗より素子面積が小さく済む。従って、本実施の形態のように、スイッチング素子Ｓ１〜ＳＮに接続されていない抵抗Ｒ２０Ｎ＋１及びＲ２０Ｎ＋２に、ＮＭＯＳトランジスタＴｒ３０及びＴｒ４０を接続すれば、補正抵抗Ｒ３０１及びＲ３０２を接続する第１の実施の形態の場合と比較して、チップ面積を削減することができる。
【００５３】
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えば、基準電圧Ｖｒｅｆ及びグランドＧＮＤ間に、ＰＭＯＳトランジスタＴｒ１０及びＮＭＯＳトランジスタを直列接続することにより、スイッチング素子Ｓを形成したが、他の種々のスイッチング素子を適用しても良い。
【図面の簡単な説明】
【００５４】
【図１】電圧加算型デジタルアナログ変換回路の基本構成を示すブロック図である。
【図２】スイッチング素子の回路構成を示す回路図である。
【図３】デジタル信号の入力コードと誤差との関係を示す説明図である。
【図４】本発明の第１の実施の形態による電圧加算型デジタルアナログ変換回路の構成を示すブロック図である。
【図５】補正前及び補正後における、デジタル信号の入力コードと誤差との関係を示す説明図である。
【図６】本発明の第２の実施の形態による電圧加算型デジタルアナログ変換回路の構成を示すブロック図である。
【符号の説明】
【００５５】
１０、３０、４０  電圧加算型デジタルアナログ変換回路
Ｒ１０、Ｒ２０  抵抗
Ｓ スイッチング素子
Ｔｒ１０  ＰＭＯＳトランジスタ
Ｔｒ２０、Ｔｒ３０、Ｔｒ４０  ＮＭＯＳトランジスタ
Ｒ３０  補正抵抗
Ｒ２０ｏｎ  スイッチング素子Ｓのオン抵抗
【図１】
2007166081.tif 000014
【図２】
2007166081.tif 000015
【図３】
2007166081.tif 000016
【図４】
2007166081.tif 000017
【図５】
2007166081.tif 000018
【図６】
2007166081.tif 000019