(57)【要約】【課題】  カレントミラー回路のトランジスタ特性のペア性を確保し、経時変化等によるトランジスタ特性変動も回路的に抑えることにより検出電圧のバラツキ、経時変化を抑えた電圧検出回路を備える半導体集積回路装置を提供する。【解決手段】  カレントミラー回路１と、負電圧昇圧ポンプ回路２と、発振回路３とを含む電圧検出回路を備え、電圧検出回路は、非動作状態の場合は少なくともカレントミラー回路１と負電圧昇圧ポンプ回路２との接続を解除し、且つトランジスタＱ１、Ｑ２のソース同士、ドレイン同士及びゲート同士の夫々の端子には、カレントミラー回路１の電源電位以下で且つ接地電位以上の任意の同一電位が印加される。非動作時に切換えスイッチＳ１を開き抵抗Ｒ２を接地する。抵抗Ｒ１と抵抗Ｒ２とは同材料、同寸法なので、トランジスタＱ１及びトランジスタＱ２のカレントミラー回路における非動作時の条件は同じになる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
複数個のＭＯＳトランジスタを含むカレントミラー回路と、前記カレントミラー回路の出力を入力する発振回路と、前記発振回路の出力を入力し、前記カレントミラー回路に入力する負電圧昇圧ポンプ回路とで構成される電圧検出回路を備えた半導体集積回路装置において、
前記カレントミラー回路は、動作状態と動作を停止する非動作状態の少なくとも２つのモードを有し、前記非動作状態の場合は少なくとも前記カレントミラー回路と前記負電圧昇圧ポンプ回路との接続を解除し、且つ前記カレントミラー回路の複数個のトランジスタのソース同士、ドレイン同士及びゲート同士のそれぞれの端子には、そのカレントミラー回路の電源電位以下で且つ接地電位以上の任意の同一電位が印加されていることを特徴とする半導体集積回路装置。
【請求項２】
前記カレントミラー回路の複数個のトランジスタのソース、ドレイン及びゲートの全ての端子には、そのカレントミラー回路の電源電位以下で且つ接地電位以上の任意の同一電位が印加されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記カレントミラー回路のトランジスタは、全てＰｃｈトランジスタか、もしくは全てＮｃｈトランジスタで構成されていることを特徴とする請求項１又は請求項２に記載の半導体集積回路装置。
【請求項４】
前記カレントミラー回路の複数のトランジスタの各寸法（ディメンション）は同一であることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体集積回路装置。
【請求項５】
前記カレントミラー回路の複数のトランジスタは同一形状であり、且つシリコンウェハー上で最も近接して配置され、且つソース同士ドレイン同士はウェハー上で同一方向に配置され、且つ互いのソース、ドレイン位置は鏡像関係ではない方向に配置されていることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
不揮発性半導体メモリ混載品等に使用される電圧検出回路を搭載した半導体集積回路装置に関するものである。
【背景技術】
【０００２】
従来、アナログ回路で多用されているカレントミラー回路は常に動作状態であることもあれば、動作状態と非動作状態の２つのモードを遷移する構成になっている場合もある。例えば、フラッシュ（FLASH)メモリにおいて書込み／消去時には内蔵する電源発生回路中のカレントミラー回路が動作しているが、読み出し状態の時は動作していない。
【０００３】
通常カレントミラー回路を構成する２個のペアトランジスタの各端子には、動作時には完全に同一のバイアス電圧が印加されるように設計しているが、非動作状態ではバイアス電圧の状態は特に厳密に設計することは従来行われていなかった。しかし非動作状態であってもペアトランジスタの片方のトランジスタに印加されているバイアス値が不適切な条件下では、トランジスタのしきい値変動が起きる電圧条件になっていることが起こり得る。例えば、ゲート〜基板間に電位差が有り、その状態が長時間に渡って維持された場合、基板側からゲート側へ電荷の注入が発生し、ゲート酸化膜内にトラップされるとしきい値変動が起こることがある。このような状況下では厳密に一致しているべきペアトランジスタの互いのしきい値（Ｖth）に差が生じる。その状態で動作モードに入るとペアトランジスタの動作点が設計値から外れてカレントミラー回路の機能が失われることが起きていた。
【０００４】
公知技術が記載された特許文献１には、カレントミラー動作の低電圧動作のマージンを増大させることによって電源電圧が低電圧化して良好なカレントミラー動作を得ることができるカレントミラー回路が開示されている。
【特許文献１】特開２０００−１６５１５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、カレントミラー回路のトランジスタ特性のペア性を確保し、経時変化等によるトランジスタ特性変動も回路的に抑えることにより検出電圧のバラツキ、経時変化を抑えた電圧検出回路を備える半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の半導体集積回路装置の一態様は、複数個のＭＯＳトランジスタを含むカレントミラー回路と、前記カレントミラー回路の出力を入力する発振回路と、前記発振回路の出力を入力し、前記カレントミラー回路に入力する負電圧昇圧ポンプ回路で構成される電圧検出回路を備えた半導体集積回路装置において、前記カレントミラー回路は動作状態と動作を停止する非動作状態の少なくとも２つのモードを有し、前記非動作状態の場合は少なくとも前記カレントミラー回路と前記負電圧昇圧ポンプ回路との接続を解除し、且つ前記カレントミラー回路の複数個のトランジスタのソース同士、ドレイン同士及びゲート同士のそれぞれの端子には、そのカレントミラー回路の電源電位以下で且つ接地電位以上の任意の同一電位が印加されていることを特徴としている。
【発明の効果】
【０００７】
電圧検出回路は、カレントミラー回路のトランジスタ特性のペア性を確保し、経時変化等によるトランジスタ特性変動も回路的に抑えることにより検出電圧のバラツキ、経時変化を抑えることができる。
【発明を実施するための最良の形態】
【０００８】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【０００９】
まず、図１及び図２を参照して実施例１を説明する。
図１は、動作時の昇圧電圧検出回路の回路図、図２は、非動作時の昇圧電圧検出回路の回路図である。
この実施例の半導体集積回路装置は、シリコンなどの半導体基板に形成され、複数個のＭＯＳトランジスタを含むカレントミラー回路１と、カレントミラー回路１の出力を入力する発振回路２と、発振回路２の出力を入力しカレントミラー回路１に入力する負電圧昇圧ポンプ回路３とから構成される電圧検出回路を備えている。カレントミラー回路１は、２つのＰｃｈＭＯＳトランジスタＱ１、Ｑ２、２つのオペアンプ（演算増幅器）Ａ１、Ａ２及び３つの抵抗Ｒ１、Ｒ２、Ｒ３とから構成されている。
【００１０】
第１のＰｃｈＭＯＳトランジスタＱ１は、ソースが電源電圧Ｖｄｄにつながり、ドレインが接地された抵抗Ｒ１の一端につながり、ゲートがオペアンプＡ１の出力及び第２のＰｃｈＭＯＳトランジスタＱ２のゲートに接続される。第２のＰｃｈＭＯＳトランジスタＱ２は、ソースが電源電圧Ｖｄｄにつながり、ドレインが抵抗Ｒ２の一端につながり、ゲートがオペアンプＡ１の出力に接続される。第１のオペアンプＡ１は、第１の入力が基準電圧につながり、第２の入力が第１のＰｃｈＭＯＳトランジスタＱ１ドレイン及び抵抗Ｒ１に接続され、出力が第１及び第２のＰｃｈＭＯＳトランジスタＱ１、Ｑ２のゲートに接続されている。第２のオペアンプＡ２は、第１の入力が基準電圧につながり、第２の入力が第２のＰｃｈＭＯＳトランジスタＱ２のドレイン及び抵抗Ｒ２に接続され、出力が発振回路３に接続されている。抵抗Ｒ３は、一端が抵抗Ｒ２に接続され、他端が負電圧昇圧ポンプ回路２に接続されている（図１）。図１に示すようにこの実施例ではカレントミラー回路にはオペアンプが含まれているが、これを含まない回路を用いることも可能である。
【００１１】
動作時の昇圧電圧検出回路は、図１に示す通りである。そして、このカレントミラー回路を構成する２個のペアトランジスタの各端子には、動作時には完全に同一のバイアス電圧が印加されるように設計されている。この状態を維持するために、この実施例では、非動作時のモードを図２に示すような状態にする。即ち、切替えスイッチＳ１により抵抗Ｒ２と抵抗Ｒ３との接続を解除し、さらに抵抗Ｒ２を接地する。ここで用いる抵抗Ｒ２、Ｒ３及び第１及び第２のＭＯＳトランジスタのそれぞれは同じ形状、同じ寸法であり、オペアンプＡ１、Ａ２も同じものを用いているので、カレントミラー回路を構成するペアトランジスタＱ１、Ｑ２の条件は実質的に同じである。したがって、カレントミラー回路が非動作時の状態ではペアトランジスタを構成する２個のトランジスタのソース同士、ドレイン同士、ゲート同士のそれぞれの端子に印加する電圧は、接地電位以上で電源電位以下の任意のしかも同一電位を印加することができる。
【００１２】
このように、非動作時に図２に示すような状態にする結果、同一条件のバイアスが各端子に印加されるので、２個のトランジスタは同一の電位状態が維持される。カレントミラー回路が動作時は勿論、非動作時であっても同一バイアス条件を印加し続けることで２個のペアトランジスタの同じ端子同士に同一のバイアス条件が設定され続くことになり設計時の動作点が保持される。
【実施例２】
【００１３】
次に、図３を参照して実施例２を説明する。
図３は、この実施例の非動作時の昇圧電圧検出回路の回路図である。
動作時の昇圧電圧検出回路は、実施例１と同様に図１に示す通りである。そして、このカレントミラー回路を構成する２個のペアトランジスタの各端子には、動作時には完全に同一のバイアス電圧が印加されるように設計されている。この状態を維持するために、この実施例では、非動作時のモードを図３に示すような状態にする。即ち切替えスイッチＳ４により抵抗Ｒ３と負電圧昇圧ポンプ回路２との接続を解除し、さらに抵抗Ｒ３を接地する。また、切替えスイッチＳ２、Ｓ３によりカレントミラー回路の２つのＭＯＳトランジスタＱ１、Ｑ２のドレイン同士を接続するとともにこれらドレインとオペアンプＡ１、Ａ２の入力及び抵抗Ｒ１、Ｒ２との接続を解除する。ここで用いる第１及び第２のＭＯＳトランジスタは同じ形状、同じ寸法であり、オペアンプＡ１、Ａ２も同じものを用いているので、カレントミラー回路を構成するペアトランジスタＱ１、Ｑ２の条件は実質的に同じである。
【００１４】
したがって、カレントミラー回路が非動作時の状態ではペアトランジスタを構成する２個のトランジスタのソース同士、ドレイン同士、ゲート同士のそれぞれの端子に印加する電圧は、接地電位以上で電源電位以下の任意のしかも同一電位を印加することができる。
このように、非動作時に図３に示すような状態にする結果、同一条件のバイアスが各端子に印加されるので、２個のトランジスタは同一の電位状態が維持される。カレントミラー回路が動作時は勿論、非動作時であっても同一バイアス条件を印加し続けることで２個のペアトランジスタの同じ端子同士に同一のバイアス条件が設定され続くことになり設計時の動作点が保持される。
【実施例３】
【００１５】
次に、図４を参照して実施例３を説明する。
図４は、この実施例の非動作時の昇圧電圧検出回路の回路図である。
動作時の昇圧電圧検出回路は、実施例１と同様に図１に示す通りである。そして、このカレントミラー回路を構成する２個のペアトランジスタの各端子には、動作時には完全に同一のバイアス電圧が印加されるように設計されている。この状態を維持するために、この実施例では、非動作時のモードを図４に示すような状態にする。即ち切替えスイッチＳ４により抵抗Ｒ３と負電圧昇圧ポンプ回路２との接続を解除し、さらに抵抗Ｒ３を接地する。また、切替えスイッチＳ２、Ｓ３によりカレントミラー回路の２つのＭＯＳトランジスタＱ１、Ｑ２のドレイン同士を接続するとともにこれらドレインとオペアンプＡ１、Ａ２の入力及び抵抗Ｒ１、Ｒ２との接続を解除する。また、切替えスイッチＳ５によりオペアンプＡ１の出力とＭＯＳトランジスタＱ１、Ｑ２のゲートとの接続を解除する。ここで用いる第１及び第２のＭＯＳトランジスタは同じ形状、同じ寸法であり、オペアンプＡ１、Ａ２も同じものを用いているので、カレントミラー回路を構成するペアトランジスタＱ１、Ｑ２の条件は実質的に同じである。
【００１６】
したがって、カレントミラー回路が非動作時の状態ではペアトランジスタを構成する２個のトランジスタのソース同士、ドレイン同士、ゲート同士のそれぞれの端子に印加する電圧は、接地電位以上で電源電位以下の任意のしかも同一電位を印加することができる。実施例２、３においては、ＭＯＳトランジスタの各端子に印加される電圧は、ソース同士、ドレイン同士、ゲート同士は同じでも、ソース端子、ドレイン端子及びゲート端子に印加される電圧は、それぞれ異なっている。しかし、この実施例では、ソース端子、ドレイン端子及びゲート端子に印加される電圧は、すべて同じである。
このように、非動作時に図４に示すような状態にする結果、同一条件のバイアスが各端子に印加されるので、２個のトランジスタは同一の電位状態が維持される。カレントミラー回路が動作時は勿論、非動作時であっても同一バイアス条件を印加し続けることで２個のペアトランジスタの各端子に同一のバイアス条件が設定され続くことになり設計時の動作点が保持される。
【実施例４】
【００１７】
次に、図５を参照して実施例４を説明する。
図５は、この実施例の非動作時の昇圧電圧検出回路の回路図である。
動作時の昇圧電圧検出回路は、実施例１とはカレントミラー回路のペアトランジスタにＮｃｈＭＯＳトランジスタ用いること及びこれらＮｃｈＭＯＳトランジスタの各端子に接地電位Ｖｓｓが印加されること以外は、図１と同じ構成である。そして、このカレントミラー回路を構成する２個のペアトランジスタの各端子には、動作時には完全に同一のバイアス電圧が印加されるように設計されている。この状態を維持するために、この実施例では、非動作時のモードを図５に示すような状態にする。即ち切替えスイッチＳ４により抵抗Ｒ３と負電圧昇圧ポンプ回路２との接続を解除し、さらに抵抗Ｒ３を接地する。また、切替えスイッチＳ２、Ｓ３によりカレントミラー回路の２つのＮｃｈＭＯＳトランジスタＱ１、Ｑ２のドレイン同士を接続するとともにこれらドレインとオペアンプＡ１、Ａ２の入力及び抵抗Ｒ１、Ｒ２との接続を解除する。
【００１８】
また、切替えスイッチＳ５によりオペアンプＡ１の出力とＮｃｈＭＯＳトランジスタＱ１、Ｑ２のゲートとの接続を解除する。ここで用いる第１及び第２のＮｃｈＭＯＳトランジスタは同じ形状、同じ寸法であり、オペアンプＡ１、Ａ２も同じものを用いているので、カレントミラー回路を構成するペアトランジスタＱ１、Ｑ２の条件は実質的に同じである。したがって、カレントミラー回路が非動作時の状態ではペアトランジスタを構成する２個のトランジスタのソース、ドレイン、ゲートの全端子に印加する電圧は接地電位以上で電源電位以下の任意のしかも同一電位を印加することができる。各ＭＯＳトランジスタの各端子間に電位差が加わらないので、ゲート酸化膜中への電荷注入によるしきい値変動が起こらない。これにより非動作時のカレントミラー回路の２個のペアトランジスタ同士に同一のバイアス条件が設定され続くことになり、設計時の動作点が保持される。
【００１９】
本発明は、以上のような構成により、非動作時のカレントミラー回路のペアトランジスタの各端子に同一のバイアス電圧が加わることにより動作時は勿論非動作時も同一のバイアス条件が設定され続くことになる。例え、ゲート酸化膜中への電荷トラップが発生したとしても、ペアトランジスタを構成する２つのＭＯＳトランジスタにおいては発生するしきい値変動量は等量であり、この場合においても設計時の動作点が保持される。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施例である実施例１の動作時の昇圧電圧検出回路の回路図。
【図２】本発明の一実施例である実施例１の動作時の非動作時の昇圧電圧検出回路の回路図。
【図３】本発明の一実施例である実施例２の動作時の非動作時の昇圧電圧検出回路の回路図。
【図４】本発明の一実施例である実施例３の動作時の非動作時の昇圧電圧検出回路の回路図。
【図５】本発明の一実施例である実施例４の動作時の非動作時の昇圧電圧検出回路の回路図。
【符号の説明】
【００２１】
１・・・カレントミラー回路
２・・・負電圧昇圧ポンプ回路
３・・・発振回路
Ａ１、Ａ２・・・オペアンプ
Ｒ１、Ｒ２、Ｒ３・・・抵抗
Ｑ１、Ｑ２・・・ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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