(57)【要約】【課題】裏面に接続する配線構造を低コストな工程で形成することが可能な半導体装置の製造方法およびその半導体装置を提供することを目的とする。【解決手段】本発明に係る半導体装置の製造方法は、シリコン基板１００の素子領域１０１が形成されている表面側からスクライブエリアに対してハーフカットのダイシングを行って、シリコン基板１００に溝を形成するハーフカット工程と、溝のカット面に保護膜を形成する保護膜形成工程と、シリコン基板１００の表面側に金属膜を形成する金属膜形成工程と、金属膜をパターニングして配線構造を形成する配線構造形成工程と、シリコン基板１００の裏面をグランディングして配線構造を裏面に露出させるグランディング工程とを備えている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
複数の素子領域が形成されている基板をスクライブして複数の半導体装置を製造する半導体装置の製造方法において、
前記基板の前記素子領域が形成されている表面側から各素子領域のスクライブエリアに対してハーフカットのダイシングを行って、前記基板に溝を形成するハーフカット工程と、
前記溝のカット面に保護膜を形成する保護膜形成工程と、
前記基板の表面側に金属膜を形成する金属膜形成工程と、
前記金属膜をパターニングして配線構造を形成する配線構造形成工程と、
前記基板の裏面をグランディングして前記配線構造を前記裏面に露出させるグランディング工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ハーフカット工程は、前記基板の前記素子領域が形成されている表面側にレジストを塗布した後に実行し、
前記金属膜形成工程は、前記レジストを除去した後に行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記配線構造はスタンドオフが形成されていることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記配線構造は前記裏面と略面一であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項５】
前記半導体装置は、チップサイズパッケージ（ＣＳＰ）またはウェハスケールパッケージ（ＷＳＰ）であることを特徴とする請求項１〜請求項４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記配線構造は、裏面電極を含むことを特徴とする請求項１〜請求項５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記配線構造は、他のチップを搭載する場合に当該他のチップと接続するための配線を含むことを特徴とする請求項１〜請求項５のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
前記配線構造は、電源補強用のパワーラインを含むことを特徴とする請求項１〜請求項５のいずれか１つに記載の半導体装置の製造方法。
【請求項９】
前記配線構造は、放熱版を含むことを特徴とする請求項１〜請求項５のいずれか１つに記載の半導体装置の製造方法。
【請求項１０】
請求項１〜請求項９のいずれか１つに記載の半導体装置の製造方法で製造されたことを特徴とする半導体装置。
【請求項１１】
表面実装型の半導体装置において、
基板の素子領域が形成されている表面側に形成されたパットと、
前記基板の側面に形成された保護膜と、
前記パットと電気的に接続され、かつ、前記保護膜の上に形成されて裏面まで伸張する配線構造と、
を備えたことを特徴とする半導体装置。
【請求項１２】
前記配線構造はスタンドオフが形成されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記配線構造は前記裏面と略面一であることを特徴とする請求項１１に記載の半導体装置。
【請求項１４】
前記半導体装置は、チップサイズパッケージ（ＣＳＰ）またはウェハスケールパッケージ（ＷＳＰ）であることを特徴とする請求項１１〜請求項１３のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、詳細には、裏面に接続する配線構造を低コストな工程で形成することが可能な半導体装置の製造方法および半導体装置に関する。
【０００２】
近年の電子機器の小型化、高性能化に伴い、電子機器を構成する半導体装置の小型薄型化、高性能化、高信頼性が要求される。このため、半導体チップの実装方法もピン挿入型パッケージから、表面実装型パッケージへと移行してきている。特に、最近では、パッケージ前の段階の裸の半導体チップ（以下、この段階のものを「ベアチップ」という）を直接プリント基板に実装するベアチップ実装と、リードフレームの代わりにインターポーザーを使用したチップサイズパッケージ（ＣＳＰ）やこのＣＳＰをウェハサイズで作成したウェハスケールパッケージ（ＷＳＰ）と呼ばれる実装方法が行われている。
【０００３】
図７および図８を参照して、従来のウェハスケールパッケージの製造方法における裏面電極の形成工程の概略を説明する（例えば、特許文献１参照）。図７および図８は、従来のウェハスケールパッケージの製造方法における裏面電極の形成工程の概略を説明するための図であり、図８（ａ）は図７のＡ−Ａ断面図である。
【０００４】
まず、半導体素子を形成する前のシリコンウェハ５０１に対して、レーザビーム、ウェットエッジングまたはドライエッチングを行って貫通口５０２を形成する（図７、図８（ａ）参照）。この後、シリコンウェハ５０１の表面を、Ｏ2の雰囲気で７００〜８００℃で焼結して絶縁酸化膜（ＳｉＯ2）５０３を形成する（図８（ｂ）参照）。
【０００５】
つぎに、スパッター、ＣＶＤ、またはメッキ等を用いて貫通口に金属５０４で埋め込む（図８（ｃ）参照）。金属５０４の表面および裏面をグランディングおよびポリッシングして電極５０４ａを形成する（図８（ｄ）参照）。
【０００６】
【特許文献１】特開２００５−１５９１０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の裏面電極の形成方法では、貫通口の形成、絶縁膜形成、金属埋め込み、グランディング、およびポリッシング等の追加工程を必要とし、安価に製造プロセスを実行できないという問題がある。また、この形成方法では、裏面電極を形成した後では、半導体素子を形成できないという問題がある。
【０００８】
本発明は、上記に鑑みてなされたものであり、裏面に接続する配線構造を低コストな工程で形成することが可能な半導体装置の製造方法およびその半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置の製造方法は、複数の素子領域が形成されている基板をスクライブして複数の半導体装置を製造する半導体装置の製造方法において、前記基板の前記素子領域が形成されている表面側から各素子領域のスクライブエリアに対してハーフカットのダイシングを行って、前記基板に溝を形成するハーフカット工程と、前記溝のカット面に保護膜を形成する保護膜形成工程と、前記基板の表面側に金属膜を形成する金属膜形成工程と、前記金属膜をパターニングして配線構造を形成する配線構造形成工程と、前記基板の裏面をグランディングして前記配線構造を前記裏面に露出させるグランディング工程と、を含むことを特徴とする。
【００１０】
また、本発明の好ましい態様によれば、前記ハーフカット工程は、前記基板の前記素子領域が形成されている表面側にレジストを塗布した後に実行し、前記金属膜形成工程は、前記レジストを除去した後に行うことが望ましい。
【００１１】
また、本発明の好ましい態様によれば、前記配線構造はスタンドオフが形成されていることが望ましい。
【００１２】
また、本発明の好ましい態様によれば、前記配線構造は前記裏面と略面一であることが望ましい。
【００１３】
また、本発明の好ましい態様によれば、前記半導体装置は、チップサイズパッケージ（ＣＳＰ）またはウェハスケールパッケージ（ＷＳＰ）であることが望ましい。
【００１４】
また、本発明の好ましい態様によれば、前記配線構造は、裏面電極を含むことが望ましい。
【００１５】
また、本発明の好ましい態様によれば、前記配線構造は、他のチップを搭載する場合に当該他のチップと接続するための配線を含むことが望ましい。
【００１６】
また、本発明の好ましい態様によれば、前記配線構造は、電源補強用のパワーラインを含むことが望ましい。
【００１７】
また、本発明の好ましい態様によれば、前記配線構造は、放熱版を含むことが望ましい。
【００１８】
上記した課題を解決して、本発明の目的を達成するために、本発明は、表面実装型の半導体装置において、基板の素子領域が形成されている表面側に形成されたパットと、前記基板の側面に形成された保護膜と、前記パットと電気的に接続され、かつ、前記保護膜の上に形成されて裏面まで伸張する配線構造と、を備えたことを特徴とする。
【００１９】
また、本発明の好ましい態様によれば、前記配線構造はスタンドオフが形成されていることが望ましい。
【００２０】
また、本発明の好ましい態様によれば、前記配線構造は前記裏面と略面一であることが望ましい。
【００２１】
また、本発明の好ましい態様によれば、前記半導体装置は、チップサイズパッケージ（ＣＳＰ）またはウェハスケールパッケージ（ＷＳＰ）であることが望ましい。
【発明の効果】
【００２２】
本発明によれば、複数の素子領域が形成されている基板をスクライブして複数の半導体装置を製造する半導体装置の製造方法において、前記基板の前記素子領域が形成されている表面側から各素子領域のスクライブエリアに対してハーフカットのダイシングを行って、前記基板に溝を形成するハーフカット工程と、前記溝のカット面に保護膜を形成する保護膜形成工程と、前記基板の表面側に金属膜を形成する金属膜形成工程と、前記金属膜をパターニングして配線構造を形成する配線構造形成工程と、前記基板の裏面をグランディングして前記配線構造を前記裏面に露出させるグランディング工程と、を含んでいるので、半導体製造の通常のプロセス中で、スクライブラインをハーフカットして溝を形成し、この溝を利用することにより、ほとんどの加工プロセスを素子形成が行われた面側から行うことができ、少ない工程数でかつ簡単な工程で裏面に接続する配線構造を形成することが可能となり、裏面に接続する配線構造の形成を低コストなプロセスで実行することが可能な半導体装置の製造方法を提供することが可能になるという効果を奏する。
【発明を実施するための最良の形態】
【００２３】
以下に、この発明の最良の形態につき図面を参照しつつ詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。また、下記実施例における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。
【実施例１】
【００２４】
図１〜図２を参照して、実施例１に係る半導体装置の製造方法における配線構造の形成工程を説明する。実施例１では、配線構造として裏面電極を形成する場合について説明する。図１および図２は、実施例１に係る半導体装置の製造方法における裏面配線の形成工程を説明するための平面図および断面図である。
【００２５】
実施例１に係る半導体の製造方法では、複数のＬＳＩの素子領域が形成されている基板の各素子領域を切断して複数の半導体装置を製造する場合に、スクライブラインをハーフカットして、基板に溝を形成し、この溝の深さを裏面電極の配線の長さとしたものである。以下では、ウェハスケールパッケージまたはチップスケールパッケージを製造する場合を一例として説明する。
【００２６】
図１は、複数のＬＳＩの素子形成が終了したシリコン（Ｓｉ）基板を示す平面図である。同図において、１００は複数のＬＳＩの素子形成が終了したシリコン基板、１０１はＬＳＩの素子領域を示している。同図の波線ａで示す領域の部分拡大断面図を図２−１に示す。
【００２７】
図２−１は、スクライブラインを跨いだシリコン基板１００の断面構成を示している。同図において、１０２は、ＬＳＩの配線が形成され、絶縁膜で保護されているＬＳＩ配線層、１０３はパッド、波線部ｂはスクライブラインのカットエリアを示している。
【００２８】
図２−２に示すように、素子形成が完了したシリコン基板１００に、パット１０３の酸化を防止するためのレジスト１０４を塗布する。図２−３に示すように、レジスト１０４上からスクライブラインのカットエリアｂに対してハーフカットのダイシングを行い、シリコン基板１００に対して深さＬ１の溝１０５を形成して、シリコンを露出させたカット面１００ａを形成する。ここで、例えば、Ｌ１＝１００〜２００μｍとすることができる。この溝１０５の深さＬ１は、裏面電極の配線の長さとなる。
【００２９】
図２−４に示すように、カット面１００ａを酸素中（Ｏ2）でキュアして、保護膜である絶縁膜１０６を形成する。この後、図２−５に示すように、レジスト１０４を除去し、その表面を洗浄する。図２−６に示すように、表面の全面に対して、Ｃｕ、Ａｌ等の金属をスパッタリングまたはＣＶＤにより蒸着して、金属膜１０７を形成する。金属膜１０７の厚さは例えば５０〜１００μｍとすることができる。
【００３０】
図２−７に示すように、金属膜１０７のパターニングを行って裏面電極１０７ａを形成する。具体的には、金属膜１０７にレジストを塗布し、配線として残す部分にレジストを残し、それ以外の金属のエッジングを行った後、レジストを除去して裏面電極１０７ａを形成する。ここで、裏面電極１０７ａのピーリングを防止するために、表面にエポキシ樹脂等の保護膜を形成することにしてもよい。図２−８は、図２−７の概略の平面図を示している。
【００３１】
次に、図２−９に示すように、バックグラインダーおよびポリッシャーを用いてシリコン基板１００の裏面全体を切削し、裏面電極１０７ａをシリコン基板１００の裏面に露出させる。この後、図２−１０に示すように、シリコン基板１００の裏面全体をドライまたはウェットエッチングして裏面電極１０７ａによりスタンドオフＳを形成する。ここで、例えば、スタンドオフＳは５０〜１００μｍとすることができる。以上のプロセスによって、図２−１１に示すような裏面電極１０７ａが形成された半導体装置を製造することができる。
【００３２】
図２−１１に示す半導体装置は、シリコン基板１００の素子領域が形成された面側に形成されたパット１０３と、シリコン基板１００の側面に形成された絶縁膜（保護膜）１０６と、パット１０３と電気的に接続され、かつ、絶縁膜（保護膜）１０６上に形成されて裏面まで伸張する裏面電極（配線構造）１０７ａとを備えた構成となっているので、裏面配線のためのスペースを省スペースとすることができ、半導体装置を小型・薄型化することができる。
【００３３】
なお、例えば、多ピンのウェハスケールパッケージまたはチップスケールパッケージを実現させる場合は、図３−１に示すように、スタンドオフＳを高めに設定することにより、熱応力の緩和を行うことが可能となる。また、図３−２に示すように、スタンドオフＳを形成しない構成としてもよい。
【００３４】
以上説明したように、実施例１によれば、複数の素子領域１０１が形成されたシリコン基板１００の表面にレジスト１０４を塗布するレジスト塗布工程と、各素子領域１０１のスクライブエリアに対してレジスト１０４上からハーフカットのダイシングを行って、シリコン基板１００に溝１０５を形成するハーフカット工程と、溝１０５のカット面１００ａに保護膜１０５を形成する絶縁膜形成工程と、レジスト１０４を除去するレジスト除去工程と、金属膜１０７をシリコン基板１００の全面に形成する金属膜形成工程と、金属膜１０７をパターニングして裏面電極（配線構造）１０７ａを形成する配線構造形成工程と、シリコン基板１００の裏面をグランディングして裏面電極（配線構造）１０７ａを裏面に露出させるグランディング工程と、を備えているので、半導体製造の通常のプロセス中で、スクライブラインをハーフカットして溝を形成し、この溝の深さＬ１を裏面電極の配線の長さとすることができ、この溝を利用することにより、ほとんどの加工プロセスを素子形成が行われた面側から行うことができ、少ない工程数でかつ簡単な工程で裏面電極を形成でき、裏面電極の形成を低コストなプロセスで実行することが可能となる。
【実施例２】
【００３５】
図４を参照して実施例２に係る半導体装置の製造方法および半導体装置を説明する。実施例２に係る半導体装置は、実施例１に係る半導体装置の配線構造の形成方法をＬＳＩの再配線に適用したものである。実施例２では、配線構造として、ＬＳＩ上に他のチップを搭載する場合の配線について説明する。図４−１は、実施例２に係る半導体装置の要部平面構成を示す図、図４−２は、図４−１の概略のＡ−Ａ断面図である。
【００３６】
図４−１および図４−２において、２００は、シリコン基板２０１上に形成された多ピン構造のＬＳＩチップを示している。このＬＳＩチップ２００には、シリコン基板２０１上に、ＬＳＩの配線が形成され、絶縁膜で保護されているＬＳＩ配線層２０１、パット２１１等が形成されている。ＩＣチップ２２０を搭載する場合は、実施例１と同様な方法で配線（配線構造）２１２を形成し、ＩＣチップ２２０のパット２２１と配線（配線構造）２１２をボンディングワイヤ２３０でワイヤボンディングする。
【実施例３】
【００３７】
図５を参照して実施例３に係る半導体装置の製造方法および半導体装置を説明する。実施例３に係る半導体装置は、実施例１に係る半導体装置の配線構造形成方法をＬＳＩの電源を補強するパワーラインの形成に適用したものである。実施例３では、配線構造として、パワーラインについて説明する。図５−１は、実施例３に係る半導体装置の要部平面構成を示す図、図５−２は、図５−１の概略のＡ−Ａ断面図である。
【００３８】
図５−１および図５−２において、３００はＬＳＩチップを示している。このＬＳＩチップ３００には、シリコン基板３０１上に、ＬＳＩの配線が形成され、絶縁膜で保護されているＬＳＩ配線層３１０、パット３１１、パワーコンタクト用ビア３２１、パワーポスト３２２等が形成されている。そして、パワーライン（配線構造）３２０および配線（配線構造）３３０を、実施例１と同様な方法で形成することができる。
【実施例４】
【００３９】
図６を参照して実施例４に係る半導体装置の製造方法および半導体装置を説明する。実施例６は、実施例１に係る半導体装置の配線構造形成方法を放熱版（放熱用ヒートスプレッダー）の形成に適用したしたものである。実施例４では、配線構造として、放熱版について説明する。図６−１は、実施例４に係る半導体装置の要部平面構成を示す図、図６−２は、図６−１の概略のＡ−Ａ断面図である。
【００４０】
図７−１および図７−２において、４００はＬＳＩチップを示しており、このＬＳＩチップ４００には、シリコン基板４０１上に、ＬＳＩの配線が形成され、絶縁膜で保護されているＬＳＩ配線層４０２、パット４０３、および放熱ジャンク用コネクタ４０４等が形成されている。そして、放熱用ヒートスプレッダー（配線構造）４１０および配線（配線構造）４０５を、実施例１と同様な方法で形成することができる。
【産業上の利用可能性】
【００４１】
本発明に係る半導体装置の製造方法および半導体装置は、表面実装型の半導体装置に広く適用でき、例えば、チップサイズパッケージ（ＣＳＰ）またはウェハスケールパッケージ（ＷＳＰ）に好適に利用可能である。
【図面の簡単な説明】
【００４２】
【図１】実施例１に係る半導体装置の製造方法における裏面配線の形成工程を説明するための図である（平面図）。
【図２−１】実施例１に係る半導体装置の製造方法における裏面配線の形成工程を説明するための図である（断面図）。
【図２−２】実施例１に係る半導体装置の製造方法における裏面配線の形成工程を説明するための図である（断面図）。
【図２−３】実施例１に係る半導体装置の製造方法における裏面配線の形成工程を説明するための図である（断面図）。
【図２−４】実施例１に係る半導体装置の製造方法における裏面配線の形成工程を説明するための図である（断面図）。
【図２−５】実施例１に係る半導体装置の製造方法における裏面配線の形成工程を説明するための図である（断面図）。
【図２−６】実施例１に係る半導体装置の製造方法における裏面配線の形成工程を説明するための図である（断面図）。
【図２−７】実施例１に係る半導体装置の製造方法における裏面配線の形成工程を説明するための図である（断面図）。
【図２−８】実施例１に係る半導体装置の製造方法における裏面配線の形成工程を説明するための図である（断面図）。
【図２−９】実施例１に係る半導体装置の製造方法における裏面配線の形成工程を説明するための図である（断面図）。
【図２−１０】実施例１に係る半導体装置の製造方法における裏面配線の形成工程を説明するための図である（断面図）。
【図２−１１】実施例１に係る半導体装置の製造方法における裏面配線の形成工程を説明するための図である（断面図）。
【図３−１】変形例１に係る半導体装置を示す断面図である。
【図３−２】変形例２に係る半導体装置を示す断面図である。
【図４−１】実施例２に係る半導体装置の要部平面構成を示す図である。
【図４−２】図４−１の概略のＡ−Ａ断面図である。
【図５−１】実施例３に係る半導体装置の要部平面構成を示す図である。
【図５−２】図５−１の概略のＡ−Ａ断面図である。
【図６−１】実施例４に係る半導体装置の要部平面構成を示す図である。
【図６−２】図５−１の概略のＡ−Ａ断面図である。
【図７】半導体装置の製造方法における裏面配線の形成工程の従来技術を説明するための図である。
【図８】半導体装置の製造方法における裏面配線の形成工程の従来技術を説明するための図である。
【符号の説明】
【００４３】
１００  シリコン基板
１００ａ  カット面
１０１  素子領域
１０２  ＬＳＩ配線層
１０３  パッド
１０４  レジスト
１０５  溝
１０６  絶縁膜
１０７  金属膜
１０７ａ  裏面電極（配線構造）
２００  ＬＳＩチップ
２０１  シリコン基板
２１０  ＬＳＩ配線層
２１１  パット
２１２  配線（配線構造）
２２０  ＩＣチップ
２２１  パット
２３０  ボンディングワイヤ
３００  ＬＳＩチップ
３０１  シリコン基板
３１０  ＬＳＩ配線層
３１１  パット
３２０  パワーライン
３２１  パワーコンタクト用ビア
３２２  パワーポスト
４００  ＬＳＩチップ
４０１  シリコン基板
４０２  ＬＳＩ配線層
４０３  パット
４０４  放熱ジャンク用コネクタ
４０５  チップサイズパッケージ
４１０  放熱用ヒートスプレッダー（配線構造）
【図１】
2007123756.tif 000003
【図２−１】
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【図２−２】
2007123756.tif 000005
【図２−３】
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【図２−４】
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【図２−５】
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【図２−６】
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【図２−７】
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【図２−８】
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【図２−９】
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【図２−１０】
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【図２−１１】
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【図３−１】
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【図３−２】
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【図４−１】
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【図４−２】
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【図５−１】
2007123756.tif 000019
【図５−２】
2007123756.tif 000020
【図６−１】
2007123756.tif 000021
【図６−２】
2007123756.tif 000022
【図７】
2007123756.tif 000023
【図８】
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