(57)【要約】【課題】半導体装置の生産性および製品の歩留まりが向上する半導体装置の製造方法を提供する。【解決手段】本発明によれば、フォトマスクとして、マスクパターンを分割して得られる第１矩形パターン１０４ａを有する第１フォトマスク１０６、および前記マスクパターンを分割して得られる第２矩形パターン１０４ｂを有する第２フォトマスク１０８を用いて半導体装置を製造する。半導体装置を製造する際には、第１フォトマスク１０６を用いて、半導体基板上の犠牲膜を第１矩形パターン１０４ａに加工する第１の工程、第２フォトマスク１０８を用いて、前記犠牲膜を第２矩形パターン１０４ｂに加工する第２の工程、および第１の矩形パターン１０４ａおよび第２の矩形パターン１０４ｂに加工された前記犠牲膜をマスクとして、半導体基板上に形成された膜をエッチングする第３の工程、を含む。【選択図】      図３
2007123342.tif 000002
【特許請求の範囲】
【請求項１】
フォトマスクを用いて半導体基板上の犠牲膜にマスクパターンを転写し、該犠牲膜をマスクとして前記半導体基板上に形成された膜をエッチングする工程を含む半導体装置の製造方法であって、
前記フォトマスクとして、前記マスクパターンを分割して得られる第１矩形パターンを有する第１フォトマスク、および前記マスクパターンを分割して得られる第２矩形パターンを有する第２フォトマスクを用い、
前記工程は、以下の３つの工程；
前記第１フォトマスクを用いて、前記犠牲膜を前記第１矩形パターンに加工する第１の工程、
前記第２フォトマスクを用いて、前記犠牲膜を前記第２矩形パターンに加工する第２の工程、および
前記第１および第２の矩形パターンに加工された前記犠牲膜をマスクとして、前記膜をエッチングする第３の工程、
を含む、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記犠牲膜は、ハードマスクと、第１レジスト膜と、第２レジスト膜とからなり、
前記工程は、以下の３つの工程；
前記膜上に形成された前記ハードマスク上に前記第１レジスト膜を形成し、前記第１フォトマスクを用いて該第１レジスト膜を露光して前記第１矩形パターンを転写するとともに、前記第１矩形パターンが転写された前記第１レジスト膜をマスクとして、前記ハードマスクをエッチングする第１の工程と、
エッチングされた前記ハードマスクを覆うように前記第２レジスト膜を形成し、前記第２フォトマスクを用いて前記第２レジスト膜を露光して前記第２矩形パターンを転写して、該第２矩形パターンが転写された前記第２レジスト膜と、前記第１矩形パターンが転写された前記ハードマスクとを前記膜上に形成する第２の工程と、
前記第２レジスト膜と前記ハードマスクとをマスクとして、前記膜をエッチングする第３の工程と、
を含む、半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記犠牲膜は、第１ハードマスクと、第２ハードマスクと、第１レジスト膜と、第２レジスト膜とからなり、
前記工程は、以下の３つの工程；
前記膜上に順に形成された前記第１ハードマスクおよび前記第２ハードマスクの上に前記第１レジスト膜を形成し、前記第１フォトマスクを用いて該第１レジスト膜を露光して前記第１矩形パターンを転写するとともに、前記第１矩形パターンが転写された前記第１レジスト膜をマスクとして、前記第２ハードマスクをエッチングする第１の工程と、
エッチングされた前記第２ハードマスクを覆うように前記第２レジスト膜を形成し、前記第２フォトマスクを用いて前記第２レジスト膜を露光して前記第２矩形パターンを転写するとともに、前記第１矩形パターンが転写された前記第２ハードマスクと、前記第２矩形パターンが転写された前記第２レジスト膜とをマスクとして、前記第１ハードマスクをエッチングする第２の工程と、
前記第１ハードマスクと前記第２ハードマスクとをマスクとして、前記膜をエッチングする第３の工程と、
を含む、半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置の製造方法であって、
前記第１矩形パターンおよび前記第２矩形パターンは、直交する方向に分割したマスクパターンから構成されている、半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置の製造方法であって、
前記第１矩形パターンの長手方向と垂直な方向の幅における最小幅は、前記第２矩形パターンの長手方向と垂直な方向の幅における最小幅よりも小さい、半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれかに記載の半導体装置の製造方法であって、
前記第１フォトマスクおよび前記第２フォトマスクのうち少なくともいずれか一方は、位相シフトマスクである、半導体装置の製造方法。
【請求項７】
請求項１乃至５のいずれかに記載の半導体装置の製造方法であって、
前記第１フォトマスクおよび前記第２フォトマスクはいずれもバイナリーマスクである、半導体装置の製造方法。
【請求項８】
請求項１乃至７のいずれかに記載の半導体装置の製造方法であって、
前記膜が多結晶ポリシリコン膜である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のフォトマスクを用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の製造方法においては、設計通りのマスクパターンを転写するために種々の方法が用いられている。
そのような方法として、特許文献１に記載された方法がある。特許文献１には、位相の割付の矛盾が生じないように、マスクパターンを直交方向（ｘ方向およびｙ方向）に分割し、各々のマスクパターンを有する２つのフォトマスクを用いた半導体装置の製造方法が開示されている。特許文献１の技術は、位相の割付の矛盾が生じないように、０領域と、位相を１８０度反転させたπ領域とを区画する技術である。
【特許文献１】特開平８−２２７１４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。
特許文献１に記載の方法は、０領域とπ領域とを区画し、位相の矛盾を防止する方法である。そのため、同一方向のマスクパターンが接している部分が存在することがあり、半導体装置の生産性および製品の歩留まりが低下する場合があった。
【０００４】
つまり、図１８（ａ）に示すように、同一方向のマスクパターンが接している部分があると、設計通りのマスクパターンを転写するために、図１８（ｂ）に示すようなマスクパターン１２を有するフォトマスクを用いる必要がある。具体的には、マスクパターン１２の屈曲部において、インナーセリフ部１４やアウターセリフ部１６などの光近接効果補正（ＯＰＣ：ｏｐｔｉｃａｌ ｐｒｏｘｉｍｉｔｙ ｃｏｒｒｅｃｔｉｏｎ）を施し、複雑なマスクパターン形状とする必要がある。
【０００５】
このような複雑なマスクパターン形状となることにより、マスク描画時間が長くなるため、マスクコストが上昇するとともにマスクの製造工程が長くなり、半導体装置の生産性が低下することがあった。さらに、複雑なＯＰＣ処理を行った結果、予期せぬマスクパターンが形成され、製品の歩留まりが低下することがあった。
【０００６】
さらに、近年、半導体装置の微細化に伴い、マスク形状がさらに微細化してきている。マスク形状の微細化に伴い、設計通りのマスクパターンを転写するには、さらに複雑なＯＰＣ処理を施す必要が生じてきた。特に、図１８（ａ）に示したようなマスクパターンが接続している部分においては、そのような傾向が顕著である。
【０００７】
そのため、ＯＰＣ処理を低減することにより、半導体装置の生産性の向上と、製品の歩留まりの向上が求められていた。
【０００８】
さらに、特許文献１においては、直交方向（ｘ方向およびｙ方向）に分割したマスクパターンを有するフォトマスクを用いているが、分割後の一方のマスクに図１（ａ）に示したような、複数の矩形からなるパターンを含んでおり、ＯＰＣ処理を充分に低減することができるものではなかった。
【課題を解決するための手段】
【０００９】
本発明によれば、フォトマスクを用いて半導体基板上の犠牲膜にマスクパターンを転写し、該犠牲膜をマスクとして半導体基板上に形成された膜をエッチングする工程を含む半導体装置の製造方法であって、
前記フォトマスクとして、前記マスクパターンを分割して得られる第１矩形パターンを有する第１フォトマスク、および前記マスクパターンを分割して得られる第２矩形パターンを有する第２フォトマスクを用い、
前記工程は、以下の３つの工程；
前記第１フォトマスクを用いて、前記犠牲膜を前記第１矩形パターンに加工する第１の工程、
前記第２フォトマスクを用いて、前記犠牲膜を前記第２矩形パターンに加工する第２の工程、および
前記第１および第２の矩形パターンに加工された前記犠牲膜をマスクとして、前記膜をエッチングする第３の工程、
を含む、半導体装置の製造方法が提供される。
【００１０】
この発明によれば、マスクパターンを矩形に分割している。これにより、マスクパターンの屈曲部において行われる複雑なＯＰＣ処理を施す必要がない。そのため、マスク描画時間が短くなり、半導体装置の生産性が向上する。さらに、複雑なＯＰＣ処理を行う必要がなく、製品の歩留まりが向上する。
なお、マスクパターンを矩形に分割して得られる、第１矩形パターンおよび第２矩形パターンは四角形であって、辺の途中に凹凸や屈曲部を有さないパターンである。
また、犠牲膜とは、その膜自体は最終的な構造に残らない膜である。
【発明の効果】
【００１１】
本発明によれば、半導体装置の生産性および製品の歩留まりが向上する半導体装置の製造方法が提供される。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
本実施形態における半導体装置の製造方法は、フォトマスクを用いて半導体基板上の犠牲膜にマスクパターンを転写し、該犠牲膜をマスクとして半導体基板上に形成された膜（多結晶ポリシリコン膜１１４）をエッチングする工程を含む。さらに、前記フォトマスクとして、前記マスクパターンを分割して得られる第１矩形パターン（１０４ａ，１４１ａ）を有する第１フォトマスク（１０６，１４２）、および前記マスクパターンを分割して得られる第２矩形パターン（１０４ｂ，１４１ｂ）を有する第２フォトマスク（１０８，１４４）を用いる。
上述した半導体基板上に形成された膜をエッチングする工程は、以下の３つの工程を含む。
（ｉ）第１フォトマスク（１０６，１４２）を用いて、前記犠牲膜を第１矩形パターン（１０４ａ，１４１ａ）に加工する第１の工程。
（ii）第２フォトマスク（１０８，１４４）を用いて、前記犠牲膜を第２矩形パターン（１０４ｂ，１４１ｂ）に加工する第２の工程。
（iii）第１および第２の矩形パターンに加工された前記犠牲膜をマスクとして、膜（多結晶ポリシリコン膜１１４）をエッチングする第３の工程。
なお、犠牲膜としては、ハードマスク（第１ハードマスク１１６，第２ハードマスク１１８）、第１レジスト膜１２０、および第２レジスト膜１２６を含む。
以下に、本発明の実施の形態を、第１の実施形態および第２の実施形態により説明する。なお、本実施形態においては、ゲートパターンを形成した例により説明する。
【００１３】
（第１の実施形態）
まず、第１の実施形態における半導体装置の製造方法により得られるゲートパターンについて説明する。
図１は、複数のトランジスタ１００が配置された領域を示す。トランジスタ１００において、ソース電極およびドレイン電極が半導体基板の拡散層１０１に形成されている。そして、拡散層１０１上を通るようにゲートパターン１０２が形成されている。ゲートパターン１０２は、拡散層１０１においてトランジスタ１００のゲート電極となる。
【００１４】
図１に示すように、全てのゲートパターン１０２の長手方向が、図１における縦方向となるように配置される。
【００１５】
本実施形態においては、特に限定されるものではないが、フォトマスクとしてレベンソン位相シフトマスクを用い、このゲートパターン１０２を形成した例によって説明する。
【００１６】
図２に示すように、まず、半導体装置に形成される、所望のゲートパターン１０２等を形成することができるマスクパターン１０４を有するレベンソン位相シフトマスク１０３を設計する。
【００１７】
遮光領域であるマスクパターン１０４は、第１矩形パターン１０４ａと、第２矩形パターン１０４ｂとからなる。第１矩形パターン１０４ａと第２矩形パターン１０４ｂとは直交するように構成されている。なお、第１矩形パターン１０４ａと第２矩形パターン１０４ｂとは、その一部において重なり合っていてもよい。
【００１８】
この位相シフトマスク１０３を、第１矩形パターン１０４ａが形成された第１フォトマスク１０６（図３（ａ））と、第２矩形パターン１０４ｂが形成された第２フォトマスク１０８（図３（ｂ））とに分割する。第１矩形パターン１０４ａと第２矩形パターン１０４ｂは、通常の光学シミュレーションや要因解析等により設計される。図３（ａ）（ｂ）に示すように、第１矩形パターン１０４ａの長手方向に垂直な方向の幅Ａにおける最小幅は、第２矩形パターン１０４ｂの長手方向に垂直な方向の幅Ｂにおける最小幅よりも小さくなるように構成されている。
【００１９】
図３（ａ）に示すように、第１フォトマスク１０６には、光をそのまま透過させる０領域１０６ａと、位相を１８０度反転させて光を透過させるためのπ領域１０６ｂとが、第１矩形パターン１０４ａを介して順に形成されている。なお、第１矩形パターン１０４ａと第２矩形パターン１０４ｂは、必要に応じてバイアス補正を行ってもよく、さらに、その端部においてＯＰＣ処理を施すこともできる。また、第２矩形パターン１０４ｂは、ゲートパターンにおける最小幅のパターンを含んでいないので（Ｂ>Ａ）、位相シフトマスクである必要はなく、通常のバイナリーマスクを用いることができる。
このように、第１矩形パターン１０４ａおよび第２矩形パターン１０４ｂのいずれも、図１８（ａ）に示したような複数の矩形からなるパターンを含んでいないので、マスク作成時のＯＰＣ処理が極めて容易になる。その結果、マスク描画も容易になり、半導体装置の生産性が向上するとともに、製品の歩留まりが向上する。
【００２０】
次に、このような第１矩形パターン１０４ａと第２矩形パターン１０４ｂとからなるフォトマスクを用いた半導体装置の製造方法を、図４〜図９を参照しながら説明する。なお、各図において、図（ａ）は半導体装置の製造方法における上面図を示し、図（ｂ）は図（ａ）の上面図におけるａ−ａ'線断面図を示す。
【００２１】
本実施形態の半導体装置の製造方法は、以下の３つの工程を含む。
（ｉ）膜（多結晶ポリシリコン膜１１４）上に形成されたハードマスク（第１ハードマスク１１６，第２ハードマスク１１８）上に第１レジスト膜１２０を形成し、第１フォトマスク１０６を用いて第１レジスト膜を露光して第１矩形パターン１０４ａを転写するとともに、第１矩形パターン１０４ａが転写された第１レジスト膜１２０をマスクとして、前記ハードマスクをエッチングする第１の工程（図４〜図５）。
（ii）エッチングされた前記ハードマスクを覆うように第２レジスト膜を形成し、第２フォトマスク１０８を用いて第２レジスト膜を露光して第２矩形パターン１０４ｂを転写して、第２矩形パターン１０４ｂが転写された第２レジスト膜１２６と、第１矩形パターン１０４ａが転写された前記ハードマスクとを膜（多結晶ポリシリコン膜１１４）上に形成する第２の工程（図６〜８）。
（iii）第２レジスト膜１２６と前記ハードマスクとをマスクとして、膜（多結晶ポリシリコン膜１１４）をエッチングする第３の工程（図９）。
なお、本実施形態において犠牲膜としては、ハードマスク（第１ハードマスク１１６、第２ハードマスク１１８）と、第１レジスト膜１２０と、レジスト膜１２４、第２レジスト膜１２６等が用いられる。
【００２２】
このような半導体装置の製造方法を以下に詳細に説明する。
【００２３】
まず、半導体基板１１０上に、ゲート酸化膜１１２と、多結晶ポリシリコン膜１１４と、ハードマスクとを順に積層する。本実施形態においては、ハードマスクが、第１ハードマスク１１６と、第２ハードマスク１１８とからなる例により説明する。第１ハードマスク１１６としては、アモルファスカーボン膜等を挙げることができ、第２ハードマスク１１８としては、ＳｉＯＣ膜等を用いることができる。なお、本実施形態において、ハードマスクは単層膜であってもよい。
【００２４】
そして、第２ハードマスク１１８上に第１レジスト膜を形成する。レジスト膜を、第１フォトマスク１０６を用いた、通常のフォトリソグラフィー工程により露光現像を行い、第１矩形パターン１０４ａが転写された第１レジスト膜１２０を形成する（図４（ａ）（ｂ））。
【００２５】
次いで、第１矩形パターン１０４ａが形成されたレジスト膜１２０をマスクとして、通常の方法により、第２ハードマスク１１８と第１ハードマスク１１６とをエッチングする（図５（ａ）（ｂ））。これにより、多結晶ポリシリコン膜１１４の表面を露出させるとともに、第１矩形パターン１０４ａを有する、第２ハードマスク１１８ａと第１ハードマスク１１６ａとの積層構造を形成する。
【００２６】
そして、第１ハードマスク１１６ａと、第２ハードマスク１１８ａとを埋込むとともに、多結晶ポリシリコン膜１１４全体を覆うように、反射防止膜１２２を形成する。そして、反射防止膜１２２上に、レジスト膜を形成した後、図示しないトリムマスクを用いて露光現像を行い、不要なパターンが位置する直上領域のレジスト膜を除去し、トリムマスクのパターンが転写されたレジスト膜１２４を形成する（図６（ａ）（ｂ））。
【００２７】
次いで、レジスト膜１２４をマスクとして、反射防止膜１２２と、第２ハードマスク１１８ａと、第１ハードマスク１１６ａとをエッチングにより選択的に除去する。そして、通常の方法により、レジスト膜１２４と、反射防止膜１２２とを除去し、所望の第１矩形パターン１０４ａを構成する、第２ハードマスク１１８ａと第１ハードマスク１１６ａとの積層構造を残す（図７（ａ）（ｂ））。
【００２８】
次いで、第２ハードマスク１１８ａを除去し、第１ハードマスク１１６ａを埋込むとともに、多結晶ポリシリコン膜１１４全体を覆うように、第２レジスト膜を形成する。そして、第２レジスト膜を、第２フォトマスク１０８を用いた、通常のフォトリソグラフィー工程により露光現像を行い、第２矩形パターン１０４ｂが転写された第２レジスト膜１２６を形成する（図８（ａ）（ｂ））。
【００２９】
そして、第１ハードマスク１１６ａとレジスト膜１２６とをマスクとして、多結晶ポリシリコン膜１１４をエッチングする。さらに、通常の工程により、第１ハードマスク１１６ａとレジスト膜１２６とを除去する（図９（ａ）（ｂ））。
【００３０】
さらに、ゲート酸化膜１１２をエッチングにより除去することにより、多結晶ポリシリコン膜１１４とゲート酸化膜１１２とからなるゲート電極を作成する。そして、半導体基板１１０にエクステンション領域を形成する工程、ゲート電極の側壁にサイドウォールを形成する工程、さらに半導体基板１１０にソース／ドレイン領域を形成する工程、シリサイド層を形成する工程等を行い、半導体装置を製造する。
【００３１】
上記のように複数のトランジスタ１００が配置された領域は、半導体ウェハーの１チップ内に複数存在する領域のうちの１領域を示している。具体的には、図１０に示すように、半導体ウェハー１３０の１チップ１３２内に、上記の領域１３４を複数形成することができる。領域１３４は、所望の方向となるように形成することができる。このように、領域１３４内において、ゲートパターン１０２の長手方向が一方向となるように形成されていれば、複数存在する領域１３４相互間におけるゲートパターン１０２の長手方向は所望の方向となるように形成することができる。
【００３２】
なお、図１０では、領域１３４が複数存在する例を示したが、いずれの領域も領域１３４から構成されている必要はない。つまり、一つの領域内で図３に示したような幅Ａを有する矩形パターン１０４ａが１方向に揃っているマスクを用いることができれば、同一のゲートパターンからなる領域である必要はなく、任意のゲートパターンを含む多数の領域からなるチップを得ることができる。
【００３３】
本実施形態の効果を以下に説明する。
【００３４】
本実施形態においては、マスクパターン１０４を分割して得られる第１矩形パターン１０４ａを有する第１フォトマスク１０６、およびマスクパターン１０４を分割して得られる第２矩形パターン１０４ｂを有する第２フォトマスク１０８を用いている。そのため、複雑なＯＰＣ処理を行う必要がなく、半導体装置の生産性の向上と、製品の歩留まりの向上を図ることができる。
【００３５】
特許文献１に記載の半導体装置の製造方法は、マスクパターンを直交方向に分割しているものの、同一方向のマスクパターンが接している部分があり、マスクパターンの屈曲部において複雑なＯＰＣ処理を行う必要があった。そのため、マスク描画時間が長く、半導体装置の生産性が低下することがあった。さらに、予期せぬマスクパターンが形成され、製品の歩留まりが低下することがあった。
【００３６】
これに対し、本実施形態においては、マスクパターンを矩形パターンに分割している。そのため、マスクパターンの屈曲部において行われる、複雑なＯＰＣ処理を施す必要がない。そのため、マスク描画時間が短くなり、半導体装置の生産性が向上する。さらに、複雑なＯＰＣ処理を行う必要がなく、製品の歩留まりが向上する。
【００３７】
さらに、本実施形態においては、第２矩形パターン１０４ｂが転写された第２レジスト膜１２６と、第１矩形パターン１０４ａが転写されたハードマスク（第１ハードマスク１１６および第２ハードマスク１１８）とからなるマスクを用いて、膜（多結晶ポリシリコン膜１１４）をエッチングする。
【００３８】
このように、第１矩形パターン１０４ａをハードマスクに形成することにより、第１矩形パターン１０４ａを膜に制御性よくエッチングすることができる。一方、第２矩形パターン１０４ｂは、第２レジスト膜１２６に形成される。このように、マスクパターンを正確に膜に形成したい場合には、ハードマスクをマスクとして用い、正確性をそれほど重視しない部分には第２レジスト膜１２６を用いる。このように、マスクパターンの転写に対する正確性の要求に応じて、フォトマスクを使い分けることによって、露光工程が簡略化され製造コストの低減を図ることができる。
【００３９】
さらに、本実施形態においては、第１矩形パターン１０４ａおよび第２矩形パターン１０４ｂは、直交する方向に分割されたマスクパターンから構成されている。
【００４０】
マスクパターンを直交する方向に分けることにより、より単純なマスクパターンとなるため、露光工程の際のフォーカスマージンがさらに広くなり、量産性が向上する。
【００４１】
またさらに、本実施形態においては、第１矩形パターン１０４ａの長手方向に垂直な方向の幅Ａにおける最小幅は、第２矩形パターン１０４ｂの長手方向に垂直な方向の幅Ｂにおける最小幅よりも小さい。
【００４２】
従来の半導体装置の設計においては、通常、直交するマスクパターンの幅に差を設けない。つまり、限られた領域内に回路等を多く形成する必要があり、マスクパターンの幅を小さくすることが通常行われている。さらに、所定の方向によってマスクパターンの幅に制約を設けることは、限られた領域内に多くの回路等を形成する観点から好ましくなく通常は行われていない。
【００４３】
これに対し、本実施形態のように、制御性よく形成したいマスクパターンを特定の方向に揃え、その最小幅を、制御性をそれほど重視しないマスクパターンの最小幅よりも小さくする。このように、マスクパターンの転写性の要求に応じて、フォトマスクを使い分けることによって、リソグラフィ条件を選択することが容易になり、生産性が向上する。さらに、製造コストの低減を図ることも可能となる。
【００４４】
（第２の実施形態）
次に、第２の実施形態における半導体装置の製造方法を説明する。なお、第１の実施形態においては、第１のフォトマスクがレベンソン型位相シフトマスクの場合を例にとって説明したが、第２の実施形態においては、第１および第２のフォトマスクがいずれもバイナリーマスクである例により説明する。
【００４５】
一般に、フォトリソグラフィーにおいて、露光装置の露光波長と投影光学系の開口数から決定される解像限界に近い微細パターンを形成するためには、超解像技術（Ｒｅｓｏｉｕｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ Ｔｅｃｈｎｏｌｏｇｙ）が用いられる。位相シフトマスクは、超解像技術の代表的一例である。一方、バイナリーマスクが使用できる代表的超解像技術としては、斜入射照明（Ｏｆｆ Ａｘｉｓ Ｉｌｌｕｍｉｎａｔｉｏｎ）がある。斜入射照明には、照明の形状に応じて、輪帯照明（ＡｎｎｕｌａｒＩｌｌｕｍｉｎａｔｉｏｎ）、４重極照明（ＱｕａｄｒｏｐｏｌｅＩｌｌｕｍｉｎａｔｉｏｎ）、２重極照明（Ｄｉｐｏｌｅ Ｉｌｌｕｍｉｎａｔｉｏｎ）等がある。
【００４６】
本実施形態においては、第１および第２のフォトマスクとしてバイナリーマスクを用い、輪帯照明を用いる。本実施形態においても、第１の実施形態（図１）と同一のゲートパターン１０２を形成した例によって説明する。
【００４７】
図１１に示すように、まず、半導体装置に形成される、所望のマスクパターン１４１を形成することができるバイナリーマスク１４０を設計する。
【００４８】
このバイナリーマスク１４０を、第１矩形パターン１４１ａが形成された第１フォトマスク１４２（図１２（ａ））と、第２矩形パターン１４１ｂが形成された第２フォトマスク１４４（図１２（ｂ））とに分割する。図１２（ａ）（ｂ）に示すように、第１矩形パターン１４１ａの長手方向に垂直な方向の幅Ａにおける最小幅は、第２矩形パターン１４１ｂの長手方向に垂直な方向の幅Ｂにおける最小幅よりも小さくなるように構成されている。
【００４９】
このように、第１矩形パターン１４１ａおよび第２矩形パターン１４１ｂのいずれも、図１８に示したような複数の矩形からなるパターンを含んでいないので、マスク作成時のＯＰＣ処理が極めて容易になる。その結果、マスク描画も容易になり、半導体装置の生産性が向上するとともに、製品の歩留まりが向上する。
【００５０】
次に、このような第１矩形パターン１４１ａと第２矩形パターン１４１ｂとからなるフォトマスクを用いた半導体装置の製造方法を、図１３〜図１７を参照しながら説明する。なお、各図において、図（ａ）は半導体装置の製造方法における上面図を示し、図（ｂ）は図（ａ）の上面図におけるａ−ａ'線断面図を示す。
【００５１】
本実施形態の半導体装置の製造方法は、以下の３つの工程を含む。
（ｉ）膜（多結晶ポリシリコン膜１１４）上に順に形成された第１ハードマスク１１６および第２ハードマスク１１８の上に第１レジスト膜を形成し、第１フォトマスク１４２を用いて第１レジスト膜を露光して第１矩形パターン１４１ａを転写するとともに、第１矩形パターン１４１ａが転写された第１レジスト膜１２０をマスクとして、第２ハードマスク１１８をエッチングする第１の工程（図１３〜１４）。
（ii）エッチングされた第２ハードマスク１１８ａを覆うように第２レジスト膜を形成し、第２フォトマスク１４４を用いて第２レジスト膜を露光して第２矩形パターン１４１ｂを転写するとともに、第１矩形パターン１４１ａが転写された第２ハードマスク１１８ａと、第２矩形パターン１４１ｂが転写された第２レジスト膜１２６とをマスクとして、第１ハードマスク１１６をエッチングする第２の工程（図１５〜１６）。
（iii）第１ハードマスク１１６ａと第２ハードマスク１１８ａとをマスクとして、膜（多結晶ポリシリコン膜１１４）をエッチングする第３の工程（図１７）。
なお、本実施形態において犠牲膜としては、ハードマスク（第１ハードマスク１１６、第２ハードマスク１１８）と、第１レジスト膜１２０と、第２レジスト膜１２６等が用いられる。
【００５２】
このような半導体装置の製造方法を以下に詳細に説明する。
【００５３】
まず、半導体基板１１０上に、ゲート酸化膜１１２と、多結晶ポリシリコン膜１１４と、絶縁膜とを順に積層する。本実施形態においては、絶縁膜が、第１ハードマスク１１６と、第２ハードマスク１１８とからなる例により説明する。第１ハードマスク１１６としては、アモルファスカーボン膜等を挙げることができ、第２ハードマスク１１８としては、ＳｉＯＣ膜等を用いることができる。
【００５４】
そして、第２ハードマスク１１８上にレジスト膜を形成する。レジスト膜を、第１フォトマスク１４２を用いた、通常のフォトリソグラフィー工程により露光現像を行い、第１矩形パターン１０４ａが転写された第１レジスト膜１２０を形成する（図１３（ａ）（ｂ））。
【００５５】
次いで、第１矩形パターン１４１ａが形成された第１レジスト膜１２０をマスクとして、第２ハードマスク１１８を選択的にエッチングする（図１４（ａ）（ｂ））。これにより、第１矩形パターン１４１ａを有する、第２ハードマスク１１８ａを形成する。
【００５６】
そして、第２ハードマスク１１８ａを埋込むとともに、第１ハードマスク１１６全体を覆うように、レジスト膜を形成する。そして、レジスト膜を、第２フォトマスク１４４を用いた、通常のフォトリソグラフィー工程により露光現像を行い、第２矩形パターン１４１ｂが転写された第２レジスト膜１２６を形成する（図１５（ａ）（ｂ））。
【００５７】
そして、第２ハードマスク１１８ａとレジスト膜１２６とをマスクとして、第１ハードマスク１１６をエッチングする。これにより、第１ハードマスク１１６ａと第２ハードマスク１１８ａとが積層された構造からなる第１矩形パターン１４１ａと、第１ハードマスク１１６ａからなる第１矩形パターン１４１ｂとが形成される（図１６（ａ）（ｂ））。
そして、第１ハードマスク１１６ａと第２ハードマスク１１８ａとをマスクとして、多結晶ポリシリコン膜１１４をエッチングする。さらに、第１ハードマスク１１６ａと第２ハードマスク１１８ａとを除去する（図１７（ａ）（ｂ））。
【００５８】
さらに、ゲート酸化膜１１２をエッチングにより除去することにより、多結晶ポリシリコン膜１１４ａとゲート酸化膜１１２とからなるゲート電極を作成する。そして、半導体基板１１０にエクステンション領域を形成する工程、ゲート電極の側壁にサイドウォールを形成する工程、さらに半導体基板１１０にソース／ドレイン領域を形成する工程、シリサイド層を形成する工程等を行い、半導体装置を製造する。
【００５９】
本実施形態の効果を以下に説明する。
【００６０】
本実施形態においては、第１の実施形態の効果が得られる。さらに、いずれのマスクパターンもハードマスクに転写することにより、マスクパターンを精度よく形成することができ、得られる半導体装置の信頼性が向上する。さらに、第１ハードマスク１１６と第２ハードマスク１１８との間において、選択比の取れる条件でエッチングすることにより、設計の自由度が向上する。
【００６１】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００６２】
たとえば、第１の実施形態においては、位相シフトマスクを用いた例によって説明したが、特に限定されず、通常の光リソグラフィ用マスクを用いることができる。位相シフトマスク以外のフォトマスクを用いた場合においては、トリムマスクを用いる必要がない。
【００６３】
また、本実施形態において、フォトマスクは第１のフォトマスクと第２のフォトマスクとから構成された例によって説明したが、さらに複数のフォトマスクから構成することもできる。
【図面の簡単な説明】
【００６４】
【図１】本実施形態における、複数のトランジスタが配置された領域を模式的に示した上面図である。
【図２】第１の実施形態における、位相シフトマスクを模式的に示した上面図である。
【図３】第１の実施形態における、第１フォトマスクおよび第２フォトマスクを模式的に示した上面図である。
【図４】第１の実施形態に係る、半導体装置の製造方法を模式的に示した工程上面図および工程断面図である。
【図５】第１の実施形態に係る、半導体装置の製造方法を模式的に示した工程上面図および工程断面図である。
【図６】第１の実施形態に係る、半導体装置の製造方法を模式的に示した工程上面図および工程断面図である。
【図７】第１の実施形態に係る、半導体装置の製造方法を模式的に示した工程上面図および工程断面図である。
【図８】第１の実施形態に係る、半導体装置の製造方法を模式的に示した工程上面図および工程断面図である。
【図９】第１の実施形態に係る、半導体装置の製造方法を模式的に示した工程上面図および工程断面図である。
【図１０】本実施形態において、半導体ウェハーとチップと、さらにゲートパターンの方向との関係を模式的に示す上面図である。
【図１１】第２の実施形態における、バイナリーマスクを模式的に示した上面図である。
【図１２】第２の実施形態における、第１フォトマスクおよび第２フォトマスクを模式的に示した上面図である。
【図１３】第２の実施形態に係る、半導体装置の製造方法を模式的に示した工程上面図および工程断面図である。
【図１４】第２の実施形態に係る、半導体装置の製造方法を模式的に示した工程上面図および工程断面図である。
【図１５】第２の実施形態に係る、半導体装置の製造方法を模式的に示した工程上面図および工程断面図である。
【図１６】第２の実施形態に係る、半導体装置の製造方法を模式的に示した工程上面図および工程断面図である。
【図１７】第２の実施形態に係る、半導体装置の製造方法を模式的に示した工程上面図および工程断面図である。
【図１８】従来の半導体装置の製造方法において、マスクパターンの屈曲部に施される光近接効果補正を示す模式図である。
【符号の説明】
【００６５】
１２        マスクパターン
１４        インナーセリフ部
１６        アウターセリフ部
１００      トランジスタ
１０１      拡散層
１０２      ゲートパターン
１０３      位相シフトマスク
１０３ａ    ０領域
１０３ｂ    π領域
１０４，１４１      マスクパターン
１０４ａ，１４１ａ      第１矩形パターン
１０４ｂ，１４１ｂ      第２矩形パターン
１０６，１４２      第１フォトマスク
１０８，１４４      第２フォトマスク
１１０      半導体基板
１１２      ゲート酸化膜
１１４      多結晶ポリシリコン膜
１１６，１１６ａ    第１ハードマスク
１１８，１１８ａ    第２ハードマスク
１２０      第１レジスト膜
１２２      反射防止膜
１２４      レジスト膜
１２６        第２レジスト膜
１３０        半導体ウェハー
１３２        チップ
１３４        領域
１４０        バイナリーマスク
Ａ、Ｂ        幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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