(57)【要約】【課題】本発明は、高速なクロック信号を使用することなく、基準クロック信号と計測対象データの位相差、及び計測対象データのパルス幅を高精度に計測することができる半導体装置及びその位相差計測方法を提供する。【解決手段】基準クロック信号ＣＫ１を一定間隔で順次遅延させることにより、複数の遅延クロック信号ＤＣＫ１〜ＤＣＫｎを生成する遅延クロック信号生成部３０、５０、８０、ＤＣ１〜ＤＣｎと、複数の遅延クロック信号と計測対象データＳ１０との位相をそれぞれ比較し、その比較結果に基づいて、基準クロック信号と計測対象データとの位相差を計測する位相差計測部ＰＣ１〜ＰＣｎ９０とを備える。【選択図】図１
2007248142.tif 000002
【特許請求の範囲】
【請求項１】
基準クロック信号を一定間隔で順次遅延させることにより、複数の遅延クロック信号を生成する遅延クロック信号生成部と、
前記複数の遅延クロック信号と計測対象データとの位相をそれぞれ比較し、その比較結果に基づいて、前記基準クロック信号と前記計測対象データとの位相差を計測する位相差計測部と
を備え、
前記遅延クロック信号生成部は、
前記位相差を計測する際の精度を決定付けるクロック信号を生成するクロック信号生成回路と、
前記基準クロック信号の１周期内に存在する、前記クロック信号のクロック数をカウントするクロック数計測回路と、
複数段の遅延素子が直列接続され、かつ前記複数段の遅延素子の出力側にスイッチング素子がそれぞれ接続された複数の遅延回路と、
前記クロック数計測回路から出力される前記クロック数に基づいて、前記複数の遅延回路それぞれにおいて出力側と接続される前記遅延素子の段数を制御する遅延素子段数制御信号を生成する遅延素子段数制御回路と
を備えることを特徴とする半導体装置。
【請求項２】
前記計測対象データのパルス期間中における前記基準クロック信号のクロック数をカウントすることにより、前記計測対象データのパルス幅を計測し、これを仮パルス幅として出力する仮パルス幅計測回路と、
前記仮パルス幅計測回路から出力される前記仮パルス幅と、前記位相差計測部から出力される前記位相差とに基づいて、前記計測対象データのパルス幅を演算するパルス幅演算回路と
をさらに備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記基準クロック信号を分周する分周器をさらに備え、
前記クロック数計測回路は、
前記分周器から出力される分周クロック信号の１周期内に存在する、前記クロック信号のクロック数をカウントすることを特徴とする請求項１記載の半導体装置。
【請求項４】
基準クロック信号を一定間隔で順次遅延させることにより、複数の遅延クロック信号を生成するステップと、
前記複数の遅延クロック信号と計測対象データとの位相をそれぞれ比較し、その比較結果に基づいて、前記基準クロック信号と前記計測対象データとの位相差を計測するステップと
を備え、
前記遅延クロック信号を生成するステップは、
前記位相差を計測する際の精度を決定付けるクロック信号を生成するステップと、
前記基準クロック信号の１周期内に存在する、前記クロック信号のクロック数をカウントするステップと、
前記クロック数に基づいて、複数段の遅延素子が直列接続され、かつ前記複数段の遅延素子の出力側にスイッチング素子がそれぞれ接続された複数の遅延回路それぞれにおいて、出力側と接続される前記遅延素子の段数を制御する遅延素子段数制御信号を生成するステップと
を備えることを特徴とする半導体装置の位相差計測方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
光ディスク記録再生装置では、例えば光ディスクにデータを記録する際、まず適当なパルス幅を有するデータを記録した後に再生し、当該再生されたデータのパルス幅を高精度に計測すれば、記録対象のデータのパルス幅を最適に調整した上で当該データを記録することが可能となる。
【０００３】
ところで、再生データのパルス幅は、クロック信号を用いて計測され、例えばクロック信号の１周期を単位として、計測対象のパルス期間中におけるクロック数をカウントすることにより、再生データのパルス幅を計測する。
【０００４】
このように、再生データのパルス幅を計測する際の精度は、クロック信号の周波数に依存する。従って、光ディスクを高速に再生することにより、再生データのパルス幅が例えば１／１６に変化すると、計測精度を維持するためには、クロック信号の１／１６周期を単位として、再生データのパルス幅を計測することが必要とされ、この場合、例えば３ＧＨｚを超える高い周波数を有するクロック信号を生成しなければならない。
【０００５】
かかる高速なクロック信号を生成し使用する場合には、回路内部の配線に発生する寄生容量によって、クロック信号の信号波形が鈍るため、再生データのパルス幅を高精度に計測することができなくなるという問題があった。
【０００６】
以下、再生データのパルス幅を計測する回路に関する文献名を記載する。
【特許文献１】特開平５−８１６７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、高速なクロック信号を使用することなく、基準クロック信号と計測対象データの位相差、及び計測対象データのパルス幅を高精度に計測することができる半導体装置及びその位相差計測方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様による半導体装置は、
基準クロック信号を一定間隔で順次遅延させることにより、複数の遅延クロック信号を生成する遅延クロック信号生成部と、
前記複数の遅延クロック信号と計測対象データとの位相をそれぞれ比較し、その比較結果に基づいて、前記基準クロック信号と前記計測対象データとの位相差を計測する位相差計測部と
を備え、
前記遅延クロック信号生成部は、
前記位相差を計測する際の精度を決定付けるクロック信号を生成するクロック信号生成回路と、
前記基準クロック信号の１周期内に存在する、前記クロック信号のクロック数をカウントするクロック数計測回路と、
複数段の遅延素子が直列接続され、かつ前記複数段の遅延素子の出力側にスイッチング素子がそれぞれ接続された複数の遅延回路と、
前記クロック数計測回路から出力される前記クロック数に基づいて、前記複数の遅延回路それぞれにおいて出力側と接続される前記遅延素子の段数を制御する遅延素子段数制御信号を生成する遅延素子段数制御回路と
を備える。
【０００９】
また本発明の一態様による半導体装置の位相差計測方法は、
基準クロック信号を一定間隔で順次遅延させることにより、複数の遅延クロック信号を生成するステップと、
前記複数の遅延クロック信号と計測対象データとの位相をそれぞれ比較し、その比較結果に基づいて、前記基準クロック信号と前記計測対象データとの位相差を計測するステップと
を備え、
前記遅延クロック信号を生成するステップは、
前記位相差を計測する際の精度を決定付けるクロック信号を生成するステップと、
前記基準クロック信号の１周期内に存在する、前記クロック信号のクロック数をカウントするステップと、
前記クロック数に基づいて、複数段の遅延素子が直列接続され、かつ前記複数段の遅延素子の出力側にスイッチング素子がそれぞれ接続された複数の遅延回路それぞれにおいて、出力側と接続される前記遅延素子の段数を制御する遅延素子段数制御信号を生成するステップと
を備える。
【発明の効果】
【００１０】
本発明の半導体装置及びその位相差計測方法によれば、高速なクロック信号を使用することなく、基準クロック信号と計測対象データの位相差、及び計測対象データのパルス幅を高精度に計測することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。
【００１２】
（１）第１の実施の形態
図１に、本発明の第１の実施の形態による再生データパルス幅計測回路１０の構成を示す。再生データパルス幅計測回路１０は、光ディスク（図示せず）から再生された再生データＳ１０と、当該再生データＳ１０から得られたクロック信号ＣＫ１とを仮パルス幅計測回路２０に与える。
【００１３】
仮パルス幅計測回路２０は、クロック信号ＣＫ１の１周期を単位（１クロック）として、再生データＳ１０のうち、計測対象のパルス期間中におけるクロック数をカウントすることにより、再生データＳ１０のパルス幅を計測し、これを仮パルス幅データＳ２０としてパルス幅演算回路４０に出力する。
【００１４】
例えば、図３に示すように、仮パルス幅計測回路２０は、クロック信号ＣＫ１（図３（ｂ））の立ち上がりのタイミングで、再生データＳ１０（図３（ａ））の信号レベルが、“Ｈ”レベル又は“Ｌ”レベルのいずれであるかを判定することにより、再生データＳ１０のパルス幅（整数値）を計測する。この場合、“Ｌ”レベルのパルス幅は、“３”と計測され、“Ｈ”レベルのパルス幅は、“２”と計測される。なお、計測の単位として、クロック信号ＣＫ１の１／２周期を使用しても良い。
【００１５】
リングオシレータ５０は、遅延回路６０及びインバータ７０からなり、クロック信号ＣＫ１を基準としてそれぞれ位相（遅延時間）が異なる複数のクロック信号を生成するために使用されるクロック信号ＣＫ２を生成する。
【００１６】
遅延回路６０は、少なくとも１つ以上の遅延素子（図示せず）を直列接続することにより形成される。クロック信号ＣＫ２の周期は、遅延回路６０の遅延時間によって決定され、具体的には、クロック信号ＣＫ２の１／２周期は、遅延回路６０の遅延時間に相当する。
【００１７】
クロック数計測回路３０は、クロック信号ＣＫ１及びＣＫ２が与えられ、クロック信号ＣＫ２の１周期を１クロックとして、クロック信号ＣＫ１の１周期内に存在する、クロック信号ＣＫ２のクロック数をカウントし、得られたクロック数データＳ３０を遅延素子段数制御回路８０に出力する。
【００１８】
遅延素子段数制御回路８０は、与えられたクロック数データＳ３０に基づいて、クロック信号ＣＫ１の１／ｎ周期（クロック信号ＣＫ２の１周期を整数倍した時間）に相当する遅延時間を表す遅延素子段数選択信号ＳＥ１を生成し、これを遅延回路ＤＣ１に出力する。
【００１９】
遅延回路ＤＣ１は、図２に示すように、遅延回路６０に含まれる遅延素子（図示せず）の遅延時間と同一の遅延時間を有する遅延素子ＤＥを複数段直列接続することにより形成され、また各遅延素子ＤＥの出力側にはスイッチＳＷがそれぞれ接続されている。
【００２０】
遅延回路ＤＣ１は、与えられた遅延素子段数選択信号ＳＥ１に基づいて、複数のスイッチＳＷのうち、所望のスイッチＳＷのみを選択的にオン状態にし、他のスイッチＳＷをオフ状態にすることにより、クロック信号ＣＫ１を１／ｎ周期遅延させた遅延クロック信号ＤＣＫ１を生成する。
【００２１】
ここで、例えばリングオシレータ５０の遅延回路６０を形成する遅延素子（図示せず）の段数が６４段であって、かつクロック信号ＣＫ１の１／１６周期（すなわちクロック信号ＣＫ１の１周期を１精度とした場合における１／１６精度）を単位として、再生データＳ１０のパルス幅を計測する場合について説明する。
【００２２】
図４に示すように、クロック信号ＣＫ１（図４（ａ））の１周期内に存在するクロック信号ＣＫ２のクロック数が３２個（図４（ｂ））である場合には、遅延回路ＤＣ１において遅延される遅延時間は、クロック信号ＣＫ１の１／１６周期、すなわちクロック信号ＣＫ２のクロック数が２個分である。
【００２３】
ところで、リングオシレータ５０において、インバータ７０の遅延時間が、遅延回路６０の遅延時間より十分小さく無視できる程度であると仮定すると、クロック信号ＣＫ２を１クロック生成するためには、“Ｈ”レベルを遅延回路６０によって遅延させた後、インバータ７０によって反転された“Ｌ”レベルを遅延回路６０によって遅延させることが必要とされ、遅延回路６０を２回動作させる必要がある。
【００２４】
従って、遅延回路ＤＣ１がクロック信号ＣＫ１を１／１６周期遅延させるためには、遅延素子ＤＥは、２５６段（＝６４（遅延回路６０を形成する遅延素子の段数）×２（遅延回路６０を動作させる回数）×２（クロック信号ＣＫ２のクロック数））必要である。この場合、遅延回路ＤＣ１は、入力側から２５６段目の遅延素子ＤＥの出力側に接続されているスイッチＳＷのみをオン状態にする。
【００２５】
同様にして、遅延素子段数制御回路８０は、クロック数データＳ３０に基づいて遅延素子段数選択信号ＳＥ２〜ＳＥｎを生成し、これらをそれぞれ遅延回路ＤＣ２〜ＤＣｎに出力する。遅延回路ＤＣ２〜ＤＣｎは、遅延回路ＤＣ１と同様に構成される。遅延回路ＤＣ２は、遅延回路ＤＣ１において出力側と接続される遅延素子ＤＥの段数の２倍の段数の遅延素子ＤＥが出力側に接続され、クロック信号ＣＫ１を２／ｎ周期遅延させた遅延クロック信号ＤＣＫ２を生成する。
【００２６】
以下、同様にして、遅延回路ＤＣｎは、遅延回路ＤＣ１において出力側と接続される遅延素子ＤＥの段数のｎ倍の段数の遅延素子ＤＥが出力側に接続され、クロック信号ＣＫ１をｎ／ｎ周期遅延させた遅延クロック信号ＤＣＫｎを生成する。
【００２７】
これにより、クロック信号ＣＫ１を基準として、クロック信号ＣＫ１の１／ｎ周期の間隔で順次遅延された遅延クロック信号ＤＣＫ１〜ＤＣＫｎが、遅延回路ＤＣ１〜ＤＣｎからそれぞれ出力される。
【００２８】
位相比較器ＰＣ１は、遅延クロック信号ＤＣＫ１と再生データＳ１０とが与えられ、遅延クロック信号ＤＣＫ１の立ち上がりエッジと、再生データＳ１０のうち計測対象のパルスを形成する立ち上がり又は立ち下がりエッジとの位相を比較し、その比較結果を比較結果信号ＣＲ１として位相差計測回路９０に出力する。
【００２９】
同様にして、位相比較器ＰＣ２〜ＰＣｎは、遅延クロック信号ＤＣＫ２〜ＤＣＫｎと再生データＳ１０とがそれぞれ与えられ、遅延クロック信号ＤＣＫ２〜ＤＣＫｎの立ち上がりエッジと、再生データＳ１０のうち計測対象のパルスを形成する立ち上がり又は立ち下がりエッジとの位相をそれぞれ比較し、その比較結果を比較結果信号ＣＲ２〜ＣＲｎとして位相差計測回路９０にそれぞれ出力する。
【００３０】
ここで例えば、クロック信号ＣＫ１の１／１６周期を単位として、再生データＳ１０のパルス幅を計測する場合には、１６個の位相比較器ＰＣ１〜ＰＣ１６が設けられる。
【００３１】
この場合、図５に示すように、例えば位相比較器ＰＣ４は、クロック信号ＣＫ１（図５（ｂ））を４／１６周期遅延させた遅延クロック信号ＤＣＫ４（図５（ｃ））の立ち上がりエッジと、再生データＳ１０（図５（ａ））のうち計測対象のパルスを形成する立ち上がりエッジとの位相を比較する。
【００３２】
その結果、位相比較器ＰＣ４は、遅延クロック信号ＤＣＫ４（図５（ｃ））の立ち上がりエッジより、再生データＳ１０（図５（ａ））の立ち上がりエッジが遅く到来する場合には、比較結果信号ＣＲ４として“Ｌ”レベルを出力し、再生データＳ１０（図５（ａ））の立ち上がりエッジが早く到来する場合には、比較結果信号ＣＲ４として“Ｈ”レベルを出力する。この場合、位相比較器ＰＣ４は、比較結果信号ＣＲ４として“Ｌ”レベルを出力する。
【００３３】
以下、同様にして、例えば位相比較器ＰＣ８は、遅延クロック信号ＤＣＫ８（図５（ｄ））の立ち上がりエッジより、再生データＳ１０（図５（ａ））の立ち上がりエッジが遅く到来するため、比較結果信号ＣＲ８として“Ｌ”レベルを出力する。
【００３４】
また、例えば位相比較器ＰＣ１２は、遅延クロック信号ＤＣＫ１２（図５（ｅ））の立ち上がりエッジより、再生データＳ１０（図５（ａ））の立ち上がりエッジが遅く到来するため、比較結果信号ＣＲ１２として“Ｌ”レベルを出力する。
【００３５】
また、例えば位相比較器ＰＣ１６は、遅延クロック信号ＤＣＫ１６（図５（ｆ））の立ち上がりエッジより、再生データＳ１０（図５（ａ））の立ち上がりエッジが早く到来するため、比較結果信号ＣＲ１６として“Ｈ”レベルを出力する。
【００３６】
位相差計測回路９０は、与えられた比較結果信号ＣＲ１〜ＣＲｎに基づいて、クロック信号ＣＫ１の１／ｎ周期を単位として、再生データＳ１０のうち計測対象のパルスを形成する立ち上がり又は立ち下がりエッジと、クロック信号ＣＫ１の立ち上がりエッジとの位相差（すなわち時間差）を計測し、この今回計測された位相差データＳ４０を位相差データ保持回路１００及びパルス幅演算回路４０に出力する。
【００３７】
位相差データ保持回路１００は、今回計測対象の立ち上がり又は立ち下がりエッジより、早く到来した１つ前の立ち下がり又は立ち上がりエッジに対して前回計測された位相差データＳ４０を保持しており、これを前回計測された位相差データＳ５０としてパルス幅演算回路４０に出力し、その際、位相差計測回路９０から今回計測された位相差データＳ４０が与えられると、保持する位相差データＳ４０を更新する。
【００３８】
パルス幅演算回路４０は、仮パルス幅データＳ２０と、今回計測された位相差データＳ４０と、前回計測された位相差データＳ５０とに基づいて、クロック信号ＣＫ１の１／ｎ周期（１／ｎ精度）を単位として、再生データＳ１０のパルス幅を計測し、これをパルス幅データＳ６０として出力する。
【００３９】
例えば、図３に示すように、パルス幅演算回路４０は、仮パルス幅データＳ２０と、今回計測された位相差データＳ４０と、クロック信号ＣＫ１（図３（ｂ））の１周期から前回計測された位相差データＳ５０を減算することによって得られるデータＳ５５とを加算することにより、パルス幅データＳ６０を生成する。
【００４０】
このように本実施の形態によれば、高速なクロック信号を使用することなく、再生データＳ１０とクロック信号ＣＫ１の位相差、及び再生データＳ１０のパルス幅を高精度に計測することができる。
【００４１】
また、本実施の形態によれば、光ディスクの再生速度が変化することによりクロック信号ＣＫ１の周期が変化する場合であっても、クロック信号ＣＫ１の周期が変化することに応じて、遅延回路ＤＣ１〜ＤＣｎにおいて出力側と接続される遅延素子ＤＥの段数がそれぞれ変化する。従って、光ディスクの再生速度にかかわらず、クロック信号ＣＫ１の１／ｎ周期の間隔で順次遅延された遅延クロック信号ＤＣＫ１〜ＤＣＫｎを自動的に生成することができ、再生データパルス幅計測回路１０の外部から制御を行う必要がない。
【００４２】
（２）第２の実施の形態
図６に、本発明の第２の実施の形態による半導体集積回路１１０の構成を示す。なお、図１に示された要素と同一のものには同一の符号を付して説明を省略する。
【００４３】
本実施の形態では、リングオシレータ５０において、インバータ７０の遅延時間が、遅延回路６０の遅延時間より十分小さく無視できる程度ではない場合について説明する。かかる場合、リングオシレータ５０によって生成されるクロック信号ＣＫ２の１周期における、インバータ７０の遅延時間の影響を少なくするため、遅延回路６０を形成する遅延素子（図示せず）の段数を多くすると、遅延回路６０の遅延時間が増加することによって、クロック信号ＣＫ２の周期が長くなる。この場合、クロック数計測回路３０において計測されるクロック数は、少なくなる。
【００４４】
例えば、クロック信号ＣＫ１の１周期を３８.２ｎｓ、遅延回路６０の遅延素子１段あたりの遅延時間を０.２ｎｓ、遅延回路６０の遅延素子の段数を６４段にする場合について説明する。
【００４５】
この場合、リングオシレータ５０において生成されるクロック信号ＣＫ２の１周期は、２５.６ｎｓ（＝０.２×６４×２）であるため、クロック数計数回路３０において計測されるクロック数は、１.４９個（＝３８.２／２５.６）である。
【００４６】
ここで、クロック数計数回路３０において計測されたクロック数を１.５個と仮定し、クロック信号ＣＫ１の１／３２周期（１／３２精度）を単位として、再生データＳ１０とクロック信号ＣＫ１の位相差を計測する場合、遅延回路ＤＣ１において必要とされる遅延素子ＤＥの段数は、６段（＝６４（遅延回路６０を形成する遅延素子の段数）×２（遅延回路６０を動作させる回数）×１.５／３２（クロック信号ＣＫ１の１／３２周期におけるクロック信号ＣＫ２のクロック数））である。
【００４７】
しかし、クロック数計測回路３０は、クロック数を整数値でしかカウントすることができない。このため、クロック数計数回路３０において計測されるクロック数は、“１”又は“２”個となる。従って、例えば遅延回路ＤＣ１において出力側と接続される遅延素子ＤＥの段数は、４段（＝６４×２×１／３２）、又は８段（＝６４×２×２／３２）となる。
【００４８】
遅延回路ＤＣ１において出力側と接続される遅延素子ＤＥの段数が、４段又は８段のいずれの場合であっても、遅延回路ＤＣ１から出力される遅延クロック信号ＤＣＫ１に、誤差が生じることになり、クロック信号ＣＫ１の１／３２周期（１／３２精度）を単位として、再生データＳ１０とクロック信号ＣＫ１の位相差を計測することができなくなる。
【００４９】
そこで、本実施の形態の場合、分周器１２０を設け、クロック信号ＣＫ１を分周器１２０によって分周することによりクロック信号ＣＫ３を生成した後、当該クロック信号ＣＫ３の１周期内に存在する、クロック信号ＣＫ２のクロック数をクロック数計測回路３０によってカウントする。
【００５０】
例えば、分周器１２０によってクロック信号ＣＫ１を２５６分周し周期を２５６倍する場合には、クロック数計数回路３０において計測されるクロック数は、３８４個（＝１.５×２５６）となり、例えば遅延回路ＤＣ１において出力側と接続される遅延素子ＤＥの段数は、６段（＝６４×２×３８４／３２／２５６（分周数））となる。
【００５１】
このように本実施の形態によれば、クロック数計測回路３０においてより多くのクロック数をカウントすることができ、従って遅延回路ＤＣ１〜ＤＣｎにおいて出力側と接続される遅延素子ＤＥの段数を精度良く制御することができる。これにより、遅延クロック信号ＤＣＫ１〜ＤＣＫｎを高精度に生成することができ、従って再生データＳ１０とクロック信号ＣＫ１の位相差、及び再生データＳ１０のパルス幅を高精度に計測することができる。
【００５２】
なお、上述の実施の形態は一例であって、本発明を限定するものではない。例えば図７に示すように、遅延回路ＤＣ１と同一の構成を有する遅延回路１３０を複数用意し、これら複数の遅延回路１３０を直列接続することにより、遅延クロック信号ＤＣＫ１〜ＤＣＫｎを生成しても良い。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施の形態による再生データパルス幅計測回路の構成を示すブロック図である。
【図２】遅延回路の構成を示すブロック図である。
【図３】再生データの仮パルス幅を計測する場合におけるタイミングチャートである。
【図４】クロック数をカウントして遅延素子段数を決定する場合におけるタイミングチャートである。
【図５】再生データとクロック信号の位相差を計測する場合におけるタイミングチャートである。
【図６】本発明の第２の実施の形態による再生データパルス幅計測回路の構成を示すブロック図である。
【図７】本発明の他の実施の形態による遅延回路の構成を示すブロック図である。
【符号の説明】
【００５４】
１０、１１０  再生データパルス幅計測回路
２０  仮パルス幅計測回路
３０  クロック数計測回路
４０  パルス幅演算回路
５０  リングオシレータ
６０  遅延回路
７０  インバータ
８０  遅延素子段数制御回路
９０  位相差計測回路
１００  位相差データ保持回路
１２０  分周器
ＤＣ  遅延回路
ＰＣ  位相比較器
ＤＥ  遅延素子
ＳＥ  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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