(57)【要約】【課題】ビアと隣の配線との間でショートが起こる可能性を減らし、信頼性を向上させることができる半導体装置及びその製造方法を得る。【解決手段】半導体基板上に第１層間絶縁膜及び第２層間絶縁膜を形成する工程と、フォトリソグラフィ技術及び異方性エッチングにより、第２層間絶縁膜及び第１層間絶縁膜に２以上のビアホールを並べて形成する工程と、フォトリソグラフィ技術及び異方性エッチングにより、第２層間絶縁膜に、それぞれ分断された２以上のトレンチを並べて形成する工程と、２以上のビアホール及び２以上のトレンチに導電物質を埋め込む工程とを有し、２以上のビアホールを２以上のトレンチの分断された部分にそれぞれ配置し、分断されたトレンチをビアホールによりそれぞれ連結させる。【選択図】図７
2007123529.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１層間絶縁膜及び第２層間絶縁膜を形成する工程と、
フォトリソグラフィ技術及び異方性エッチングにより、前記第２層間絶縁膜及び前記第１層間絶縁膜に２以上のビアホールを並べて形成する工程と、
フォトリソグラフィ技術及び異方性エッチングにより、前記第２層間絶縁膜に、それぞれ分断された２以上のトレンチを並べて形成する工程と、
前記２以上のビアホール及び前記２以上のトレンチに導電物質を埋め込む工程とを有し、
前記２以上のビアホールを前記２以上のトレンチの分断された部分にそれぞれ配置し、分断された前記トレンチを前記ビアホールによりそれぞれ連結させることを特徴とする半導体装置の製造方法。
【請求項２】
前記２以上のビアホールを、前記トレンチの分断された方向に長い長方形とすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記２以上のトレンチの分断された部分の間隔を前記２以上のビアホールの縦方向の長さと同程度にすることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
半導体基板上に形成された第１層間絶縁膜及び第２層間絶縁膜と、
前記第２層間絶縁膜及び前記第１層間絶縁膜内に並べて形成された２以上のビアと、
前記第２層間絶縁膜内に並べて形成され、それぞれ分断された２以上の配線とを有し、
前記２以上のビアは前記２以上の配線の分断された部分にそれぞれ配置され、分断された前記配線は前記ビアによりそれぞれ連結されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デュアルダマシンプロセスによる半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、デュアルダマシンプロセスによる半導体装置の製造方法が提案されている（例えば、特許文献１参照）。
【０００３】
従来の半導体装置の製造方法について説明する。まず、図１１に示すように、半導体基板（不図示）上にＳｉＣＮ膜１、ＳｉＯ２膜２、ＳｉＣＮ膜３、ＳｉＯ２膜４、ＳｉＮ膜５を順番に形成する。これらはビア層及び配線層の層間絶縁膜となる。
【０００４】
次に、図１２に示すように、フォトリソグラフィ技術によりパターニングしたレジスト６をマスクとした異方性エッチングにより、ＳｉＮ膜５をパターニングする。その後、レジスト６を除去する。この状態の上面図を図１３に示す。
【０００５】
次に、図１４に示すように、フォトリソグラフィ技術によりパターニングしたレジスト７をマスクとした異方性エッチングにより、ＳｉＯ２膜４、ＳｉＣＮ膜３及びＳｉＯ２膜２に、２以上のビアホール８を並べて形成する。その後、レジスト７を除去する。
【０００６】
次に、図１５に示すようにパターニングしたＳｉＮ膜５をマスクとした異方性エッチングにより、ＳｉＯ２膜４に、２以上のトレンチ９を並べて形成する。この状態の上面図を図１６に示す。
【０００７】
この後、ビアホール８とトレンチ９に導電物質であるＣｕを埋め込む。これにより、図１７に示すように、ビア１１付きの配線１２（デュアルダマシン構造）が完成する。
【０００８】
【特許文献１】特開２００４−２５３６５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、トレンチとビアホールの横方向の合わせズレが生じた場合、図１８に示すように、ビア１１と隣の配線１２との間隔が狭くなる。このため、配線パターンのＬ／Ｓが狭い場合、例えばＬ／Ｓ＝０．１８μｍ／０．１８μｍ以下の場合、ビアと隣の配線との間でショートが発生する可能性が高い。これは、ショート不良による歩留まり低下に繋がる。また、ビアと隣の配線との間隔が狭くなることで信頼性が低下するという問題もある。
【００１０】
本発明は、上述のような課題を解決するためになされたもので、その目的は、ビアと隣の配線との間でショートが起こる可能性を減らし、信頼性を向上させることができる半導体装置及びその製造方法を得るものである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置の製造方法は、半導体基板上に第１層間絶縁膜及び第２層間絶縁膜を形成する工程と、フォトリソグラフィ技術及び異方性エッチングにより、第２層間絶縁膜及び第１層間絶縁膜に２以上のビアホールを並べて形成する工程と、フォトリソグラフィ技術及び異方性エッチングにより、第２層間絶縁膜に、それぞれ分断された２以上のトレンチを並べて形成する工程と、２以上のビアホール及び２以上のトレンチに導電物質を埋め込む工程とを有し、２以上のビアホールを２以上のトレンチの分断された部分にそれぞれ配置し、分断されたトレンチをビアホールによりそれぞれ連結させる。
【００１２】
本発明に係る半導体装置は、半導体基板上に形成された第１層間絶縁膜及び第２層間絶縁膜と、第２層間絶縁膜及び第１層間絶縁膜内に並べて形成された２以上のビアと、第２層間絶縁膜内に並べて形成され、それぞれ分断された２以上の配線とを有し、２以上のビアは２以上の配線の分断された部分にそれぞれ配置され、分断された配線はビアによりそれぞれ連結される。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１３】
本発明により、Ｌ／Ｓが狭く２つ以上ビア付き配線が並んだパターンにおいて、ビアと配線の横方向の合わせズレが起こっても、ビアと隣の配線との間でショートが起こる可能性を減らし、信頼性を向上させることができる。これにより、ショート不良による歩留まり低下を防ぐことができる。また、配線間のピッチを縮めることができるため、更なるチップの縮小化が可能となる。
【発明を実施するための最良の形態】
【００１４】
実施の形態１．
本発明の実施の形態１に係る半導体装置の製造方法について説明する。まず、図１に示すように、半導体基板（不図示）上にＳｉＣＮ膜１、ＳｉＯ２膜２（第１層間絶縁膜）、ＳｉＣＮ膜３、ＳｉＯ２膜４（第２層間絶縁膜）、ＳｉＮ膜５を順番に形成する。これらはビア層及び配線層の層間絶縁膜となる。
【００１５】
次に、図２に示すように、フォトリソグラフィ技術によりパターニングしたレジスト６をマスクとした異方性エッチングにより、ＳｉＮ膜５をパターニングする。その後、レジスト６を除去する。この状態の上面図を図３に示す。
【００１６】
次に、図４に示すように、フォトリソグラフィ技術によりパターニングしたレジスト７をマスクとした異方性エッチングにより、ＳｉＯ２膜４、ＳｉＣＮ膜３及びＳｉＯ２膜２に、２以上のビアホール８を並べて形成する。この際、最下層のＳｉＣＮ膜１がエッチングストッパーとなる。その後、レジスト７を除去する。
【００１７】
次に、パターニングしたＳｉＮ膜５をマスクとしてＳｉＯ２膜４を異方性エッチングする。これにより、図５に示すように、それぞれ分断された２以上のトレンチ９を並べて形成する。ただし、ビアホール８をトレンチ９の分断された部分に配置し、分断されたトレンチ９をビアホール８によりそれぞれ連結させる。
【００１８】
この後、ビアホール８とトレンチ９に導電物質であるＣｕを埋め込む。これにより、図６の上面図及び図７の斜視図に示すように、ビア１１付きの配線１２（デュアルダマシン構造）が完成する。
【００１９】
本実施の形態に係る半導体装置の製造方法を用いれば、図８に示すように、ビア１１と配線１２の横方向の合わせズレが起こっても、ビア１１の配線１２が無いため、ビア１１と隣の配線１２との間でショートが起こる可能性を減らすことができる。
【００２０】
実施の形態２．
図９は、本発明の実施の形態２に係る半導体装置の製造方法により形成したビアホールとトレンチを示す上面図である。図示のように、ビアホール８を前記トレンチの分断された方向に長い長方形とする。
【００２１】
これにより、ビアホール８とトレンチ９との縦方向の合わせズレが生じた場合でも、ビアホール８が正方形の場合に比べて、ビアと配線の接触不良による非導通を起こり難くすることができる。また、ビアと配線との接触面積が増えるため、配線抵抗の上昇を抑制することができる。
【００２２】
実施の形態３．
図１０は、本発明の実施の形態３に係る半導体装置の製造方法により形成したビアホールとトレンチを示す上面図である。図示のように、トレンチ９の分断された部分の間隔をビアホール８の縦方向の長さと同程度にする。
【００２３】
これにより、実施の形態２に比べて、ビアホール８とトレンチ９との横方向の合わせズレによるビアと隣の配線との間でショートが起こる可能性を減らし、信頼性を向上させることができる。
【図面の簡単な説明】
【００２４】
【図１】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図３】実施の形態１に係る半導体装置の製造方法の一工程を示す上面図である。
【図４】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造方法の一工程を示す上面図である。
【図６】実施の形態１に係る半導体装置の製造方法により形成したビア付きの配線を示す上面図である。
【図７】実施の形態１に係る半導体装置の製造方法により形成したビア付きの配線を示す斜視図である。
【図８】実施の形態１に係る半導体装置の製造方法により形成したビア付きの配線においてビアと配線の横方向の合わせズレが起こった状態を示す上面図である。
【図９】本発明の実施の形態２に係る半導体装置の製造方法により形成したビアホールとトレンチを示す上面図である。
【図１０】本発明の実施の形態３に係る半導体装置の製造方法により形成したビアホールとトレンチを示す上面図である。
【図１１】従来の半導体装置の製造方法の一工程を示す断面図である。
【図１２】従来の半導体装置の製造方法の一工程を示す断面図である。
【図１３】従来の半導体装置の製造方法の一工程を示す上面図である。
【図１４】従来の半導体装置の製造方法の一工程を示す断面図である。
【図１５】従来の半導体装置の製造方法の一工程を示す断面図である。
【図１６】従来の半導体装置の製造方法の一工程を示す上面図である。
【図１７】従来の半導体装置の製造方法の一工程を示す断面図である。
【図１８】従来の半導体装置の製造方法により形成したビア付きの配線においてビアと配線の横方向の合わせズレが起こった状態を示す上面図である。
【符号の説明】
【００２５】
２  ＳｉＯ２膜（第１層間絶縁膜）
４  ＳｉＯ２膜（第２層間絶縁膜）
８  ビアホール
９  トレンチ
１１  ビア
１２  配線
１３  レジスト
【図１】
2007123529.tif 000003
【図２】
2007123529.tif 000004
【図３】
2007123529.tif 000005
【図４】
2007123529.tif 000006
【図５】
2007123529.tif 000007
【図６】
2007123529.tif 000008
【図７】
2007123529.tif 000009
【図８】
2007123529.tif 000010
【図９】
2007123529.tif 000011
【図１０】
2007123529.tif 000012
【図１１】
2007123529.tif 000013
【図１２】
2007123529.tif 000014
【図１３】
2007123529.tif 000015
【図１４】
2007123529.tif 000016
【図１５】
2007123529.tif 000017
【図１６】
2007123529.tif 000018
【図１７】
2007123529.tif 000019
【図１８】
2007123529.tif 000020