(57)【要約】【課題】外部からの設定が必要なく、光量が大きな場合でもＣＣＤが正常に動作するような制御信号を供給する電荷蓄積制御補正回路を提供することを目的とするものである。【解決手段】この電荷蓄積制御補正回路は、基準クロックＣＫ１に関して生成される出力制御信号ＩＮＴＧ’により動作するＣＣＤリニアセンサ１４に対して、基準クロックＣＫ１及び電荷を蓄積させて蓄積された電荷を取り出すための出力制御信号ＩＮＴＧ’を供給する回路であって、制御信号ＩＮＴＧがＣＣＤリニアセンサ１４における電荷蓄積および電荷取り出しの動作をするために必要な時間未満のときに、ＣＣＤリニアセンサ１４が正常に電荷蓄積および電荷取り出しの動作をするための最短の時間に制御信号ＩＮＴＧを補正するようにした。【選択図】図１
2007006539.tif 000002
【特許請求の範囲】
【請求項１】
電荷蓄積制御信号及び基準クロックに関して生成される出力制御信号により動作する電荷蓄積部に対して、
上記基準クロック及び電荷を蓄積させて蓄積された電荷を取り出すための出力制御信号を供給する電荷蓄積制御補正回路であって、
上記電荷蓄積制御信号と基準クロックが入力され、１クロック遅延した上記電荷蓄積制御信号である第１の中間信号を出力する第１のラッチと、
上記第１の中間信号と上記基準クロックまたは反転した基準クロックが入力され、１クロック遅延し反転した上記第１の中間信号である第２の中間信号を出力する第２のラッチと、
上記第１の中間信号と上記第２の中間信号の論理積である第３の中間信号を出力するアンドゲートと、
上記第３の中間信号とで上記電荷蓄積制御信号との論理和を出力するオアゲート
を有することを特徴とする電荷蓄積制御補正回路。
【請求項２】
請求項１の電荷蓄積制御補正回路において、
上記論理和出力と上記基準クロックが入力され、上記論理和出力を１クロック遅延させる第３のラッチを有することを特徴とする電荷蓄積制御補正回路。
【請求項３】
少なくとも電荷蓄積制御補正回路をチップ上に設けたリニアセンサチップであって、
上記電荷蓄積制御補正回路は、
電荷蓄積制御信号及び基準クロックに関して生成される出力制御信号により動作する電荷蓄積部に対して、
上記基準クロック及び電荷を蓄積させて蓄積された電荷を取り出すための出力制御信号を供給する電荷蓄積制御補正回路であって、
上記電荷蓄積制御信号と基準クロックが入力され、１クロック遅延した上記電荷蓄積制御信号である第１の中間信号を出力する第１のラッチと、
上記第１の中間信号と上記基準クロックまたは反転した基準クロックが入力され、１クロック遅延し反転した上記第１の中間信号である第２の中間信号を出力する第２のラッチと、
上記第１の中間信号と上記第２の中間信号の論理積である第３の中間信号を出力するアンドゲートと、
上記第３の中間信号とで上記電荷蓄積制御信号との論理和を出力するオアゲート
を有することを特徴とするリニアセンサチップ。
【請求項４】
請求項３のリニアセンサチップにおいて、
上記論理和出力と上記基準クロックが入力され、上記論理和出力を１クロック遅延させる第３のラッチを有することを特徴とするリニアセンサチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、固体撮像装置（ＣＣＤ：Charge Coupled Device）の電荷蓄積制御に適用して好適な電荷蓄積制御補正回路及びリニアセンサチップに関する。
【背景技術】
【０００２】
従来、ＣＣＤに対する電荷蓄積、または転送の駆動に必要なパルス信号を発生させるタイミング発生回路があった。このタイミング発生回路は、例えば、読み出しゲートＲＯＧパルスやＣＣＤアナログシフトレジスタパルス（２相駆動方式）の各種パルス信号を所定のタイミングで発生させる回路である。
【０００３】
図８に、従来のタイミング発生回路におけるＣＣＤリニアセンサからの信号読み出し動作のタイミングチャートを示す。図８において、ＣＫはクロック、ＩＮＴＧは蓄積制御のための制御信号、ＲＯＧはＣＣＤリニアセンサからの読み出し用の信号でクロックＣＫと制御信号ＩＮＴＧを基に生成される。
【０００４】
図８において、制御信号ＩＮＴＧがハイレベルのときが２クロック分の場合のＣＣＤリニアセンサからの信号読み出し動作を示す。制御信号ＩＮＴＧは２クロック分のハイレベルの入力蓄積時間２０の後にローレベルとなる。読み出し信号ＲＯＧは、制御信号ＩＮＴＧと共に２クロック分ハイレベルで、制御信号ＩＮＴＧがローレベルとなったときに、ハイレベルから１クロック分ローレベル、そして１クロック分ハイレベルになる。この読み出し信号ＲＯＧの１クロック分ローレベルと１クロック分ハイレベルの時間がＣＣＤでの蓄積動作時間２１であり、蓄積及び読み出しを完了する。その後、読み出し信号ＲＯＧは、８クロック分ローレベルとなってからハイレベルに戻る。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、従来のタイミング発生回路では、ＣＣＤなどに対して電荷蓄積制御を行う場合、ある時間未満の蓄積命令がＣＣＤに入力されると、ＣＣＤが誤動作をする場合がある。つまり、ＣＣＤ等で正常な信号読み出しの動作をするために、最短のクロック周期の２倍以上の時間のパルスが必要となる。図８において、制御信号ＩＮＴＧの入力蓄積時間２０が２クロック分のハイレベルの場合には、読み出し信号ＲＯＧのＣＣＤでの蓄積動作時間２１のようにＣＣＤが正常に蓄積及び読み出しの動作をするが、制御信号ＩＮＴＧの入力蓄積時間２０が２クロック以下の１クロックの場合には、読み出し信号ＲＯＧを正常に生成することができなくなるため、ＣＣＤから信号電荷が正しく読み出されなくなるという不都合があった。
【０００６】
このようなＣＣＤを使う場合には、システムとして、ＣＣＤの受光部が受光する光量に応じて外部のマイクロコントローラ（以下、マイコン）からの蓄積命令で蓄積時間を自由にコントロールするようにすることにより、光量が大きな場合には、制御信号ＩＮＴＧの入力蓄積時間２０が２クロック以下の蓄積命令が入らないようにマイコンの制御をする必要があり、また、光量がある設定値を超えないように、ＣＣＤの受光部の前段に設けられる光学系を設定する必要があるという不都合があった。
【０００７】
本発明はこのような点を考慮し、外部からの設定が必要なく、光量が大きな場合でもＣＣＤが正常に動作するような制御信号を供給する電荷蓄積制御補正回路及びリニアセンサチップを提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
この発明の電荷蓄積制御補正回路は、電荷蓄積制御信号及び基準クロックに関して生成される出力制御信号により動作する電荷蓄積部に対して、上記基準クロック及び電荷を蓄積させて蓄積された電荷を取り出すための出力制御信号を供給する電荷蓄積制御補正回路であって、上記電荷蓄積制御信号と基準クロックが入力され、１クロック遅延した上記電荷蓄積制御信号である第１の中間信号を出力する第１のラッチと、上記第１の中間信号と上記基準クロックまたは反転した基準クロックが入力され１クロック遅延し反転した上記第１の中間信号である第２の中間信号を出力する第２のラッチと、上記第１の中間信号と上記第２の中間信号の論理積である第３の中間信号を出力するアンドゲートと、上記第３の中間信号とで上記電荷蓄積制御信号との論理和を出力するオアゲートを有するものである。
また、この発明のリニアセンサチップは、少なくとも電荷蓄積制御補正回路をチップ上に設けたリニアセンサチップであって、上記電荷蓄積制御補正回路は、電荷蓄積制御信号及び基準クロックに関して生成される出力制御信号により動作する電荷蓄積部に対して、上記基準クロック及び電荷を蓄積させて蓄積された電荷を取り出すための出力制御信号を供給する電荷蓄積制御補正回路であって、上記電荷蓄積制御信号と基準クロックが入力され、１クロック遅延した上記電荷蓄積制御信号である第１の中間信号を出力する第１のラッチと、上記第１の中間信号と上記基準クロックまたは反転した基準クロックが入力され、１クロック遅延し反転した上記第１の中間信号である第２の中間信号を出力する第２のラッチと、上記第１の中間信号と上記第２の中間信号の論理積である第３の中間信号を出力するアンドゲートと、上記第３の中間信号とで上記電荷蓄積制御信号との論理和を出力するオアゲートを有するものである。
【０００９】
このようなこの発明の電荷蓄積制御補正回路及びリニアセンサチップによれば以下の作用をする。
第１のラッチは、電荷蓄積制御信号と、基準クロックが入力され１クロック遅延した上記電荷蓄積制御信号である第１の中間信号を出力する。第２のラッチは、上記第１の中間信号と上記基準クロックまたは反転した基準クロックが入力され１クロック遅延し反転した上記第１の中間信号である第２の中間信号を出力する。アンドゲートは、上記第１の中間信号と上記第２の中間信号の論理積である第３の中間信号を出力する。オアゲートは、上記第３の中間信号とで上記電荷蓄積制御信号との論理和を出力する。
【発明の効果】
【００１０】
この発明の電荷蓄積制御補正回路及びリニアセンサチップは、基準クロックに関して生成される制御信号により動作する電荷蓄積部に対して、上記基準クロック及び電荷を蓄積させて蓄積された電荷を取り出すための制御信号を供給する電荷蓄積制御補正回路であって、電荷蓄積制御信号と、基準クロックが入力され１クロック遅延した上記電荷蓄積制御信号である第１の中間信号を出力する第１のラッチと、上記第１の中間信号と上記基準クロックまたは反転した基準クロックが入力され１クロック遅延し反転した上記第１の中間信号である第２の中間信号を出力する第２のラッチと、上記第１の中間信号と上記第２の中間信号の論理積である第３の中間信号を出力するアンドゲートと、上記第３の中間信号とで上記電荷蓄積制御信号との論理和を出力するオアゲートを有するので、制御信号が電荷蓄積および電荷取り出しの動作をするために必要な時間以下の場合であっても、外部からの設定が必要なく、光量が大きな場合でもＣＣＤが正常に動作するような制御信号を供給して、電荷蓄積部からの電荷の読み出し動作を正常な動作にすることができるという効果を奏する。
【００１１】
また、この発明の電荷蓄積制御補正回路及びリニアセンサチップは、上述において、上記論理和出力と上記基準クロックが入力され、上記論理和出力を１クロック遅延させる第３のラッチを有するので、１クロック分の電荷蓄積制御信号が入力された場合であっても、電荷蓄積部における最短蓄積時間の２クロック分の出力制御信号を得ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら本発明の一実施の形態について説明する。まず、図７を参照しながら、本実施の形態の電荷蓄積制御補正回路を適用するＣＣＤリニアセンサの駆動回路系について説明する。図７において、ＣＣＤリニアセンサの駆動回路系は、ＣＣＤに対する電荷蓄積、または転送の駆動に必要な制御信号を発生させる駆動回路１２と、制御信号がＣＣＤにおける電荷蓄積および電荷取り出しの動作をするために必要な時間未満のときに、ＣＣＤが正常に電荷蓄積および電荷取り出しの動作をするための最短の時間に制御信号を補正する電荷蓄積制御補正回路１３と、制御信号により電荷蓄積および電荷取り出しの動作をするＣＣＤリニアセンサ１４とを有する。
【００１３】
この駆動回路１２は、例えば、読み出しゲートＲＯＧパルスやＣＣＤアナログシフトレジスタパルス（２相駆動方式）の各種パルス信号を所定のタイミングで発生させる回路である。電荷蓄積制御補正回路１３は、駆動回路１２から供給される各種タイミングパルス信号を補正するが、本実施の形態では、これら各種タイミングパルス信号を代表して制御信号がＣＣＤにおける電荷蓄積および電荷取り出しの動作をするために必要な時間未満のときに、制御信号をＣＣＤが正常に電荷蓄積および電荷取り出しの動作をするための最短の時間に補正する例を示す。ＣＣＤリニアセンサ１４は、１次元方向にのみ並んで光を受光して電荷蓄積をして電気信号に変換する。ＣＣＤリニアセンサ１４は、電荷蓄積および電荷取り出しの動作をするために、その構造と駆動方式に依存して、２クロック分、または４クロック分の制御信号を必要とする。例えば、ＣＣＤリニアセンサ１４は、２相のクロックパルスφ１／φ２により動作するＣＣＤアナログシフトレジスタと、読み出し信号ＲＯＧパルスにより動作するＲＯＧゲートと、リニアに配置されたセンサ列と、ＣＣＤアナログシフトレジスタの出力を蓄積するバッファを有する。そして、制御信号ＩＮＴＧが立ち上がってから２クロック（または４クロック）で蓄積動作を開始し、また制御信号ＩＮＴＧが立ち下がってから２クロック（または４クロック）で蓄積動作を終了する読み出し信号ＲＯＧ（制御信号ＩＮＴＧ’）が供給される。
【００１４】
このようなＣＣＤリニアセンサの駆動回路系に適用される本実施の形態の電荷蓄積制御補正回路について、以下に詳細に説明する。まず、図１に、電荷蓄積および電荷取り出しの動作をするために、２クロック分の制御信号を出力する電荷蓄積制御補正回路について説明する。図１において、本実施の形態の電荷蓄積制御補正回路は、制御信号ＩＮＴＧが供給される制御信号入力端子１と、クロックＣＫ１が供給されるクロック端子２と、クロックＣＫ１により制御信号ＩＮＴＧを保持して出力端子Ｑから出力信号Ｑ１を出力するラッチ３と、クロックＣＫ１により出力信号Ｑ１を保持して出力端子ＸＱから反転出力信号ＸＱ２を出力するラッチ４と、出力信号Ｑ１と反転出力信号ＸＱ２との論理積をとってアンド出力Ａ１を出力するアンドゲート５と、制御信号ＩＮＴＧとアンド出力Ａ１との論理和をとってオア出力Ｏ１を出力するオアゲート６と、クロックＣＫ１によりオア出力Ｏ１を保持して出力端子Ｑから出力制御信号ＩＮＴＧ’を出力するラッチ８とを有する。
【００１５】
次に、本実施の形態の電荷蓄積制御補正回路の接続関係を説明する。制御信号入力端子１はラッチ３の入力端子Ｄと接続され、クロック端子２はラッチ３のクロック端子ＣＫと接続される。ラッチ３の出力端子Ｑはラッチ４の入力端子Ｄと接続され、クロック端子２はラッチ４のクロック端子ＣＫと接続される。ラッチ４の反転出力端子ＸＱはアンドゲート５の一方の入力端子と接続され、ラッチ３の出力端子Ｑはアンドゲート５の他方の入力端子と接続される。アンドゲート５の出力端子はオアゲート６の一方の入力端子と接続され、制御信号入力端子１はオアゲート６の他方の入力端子と接続される。オアゲート６の出力端子はラッチ７の入力端子Ｄと接続され、クロック端子２はラッチ７のクロック端子ＣＫと接続される。ラッチ７の出力端子Ｑは制御信号出力端子８と接続される。
【００１６】
このように構成された本実施の形態の電荷蓄積制御補正回路の動作を、図２及び図３のタイミングチャートを参照しながら説明する。まず、図２に本実施の形態の１クロックの制御信号で２クロックを出力するときのタイミングチャートを示す。図２において、クロックＣＫを反転させたクロックＣＫ１がクロック端子２に供給される。そして、クロックＣＫ１の立上がりから１クロック分だけハイレベルになる制御信号ＩＮＴＧが制御信号入力端子１に供給される。ラッチ３は、クロックＣＫ１がハイレベルのときの制御信号ＩＮＴＧのハイレベルをクロックＣＫ１の１クロック分のローレベルまでラッチして出力信号Ｑ１を出力する。
【００１７】
出力信号Ｑ１はラッチ４の入力端子Ｄに供給される。ラッチ４は、クロックＣＫ１がハイレベルのときの出力信号Ｑ１のハイレベルをクロックＣＫ１の１クロック分のローレベルまでラッチして反転出力信号ＸＱ２を出力する。
【００１８】
反転出力信号ＸＱ２はアンドゲート５の一方の入力端子に供給され、出力信号Ｑ１がアンドゲート５の他方の入力端子に供給される。アンドゲート５は、出力信号Ｑ１と反転出力信号ＸＱ２が共にハイレベルのときをゲートしてアンド出力Ａ１を出力する。
【００１９】
アンド出力Ａ１はオアゲート６の一方の入力端子に供給され、制御信号ＩＮＴＧがオアゲート６の他方の入力端子に供給される。オアゲート６は、制御信号ＩＮＴＧまたはアンド出力Ａ１がハイレベルのときをゲートしてオア出力Ｏ１を出力する。
【００２０】
オア出力Ｏ１はラッチ７の入力端子Ｄに供給される。ラッチ７は、クロックＣＫ１がハイレベルのときのオア出力Ｏ１のハイレベルをクロックＣＫ１の２クロック分のローレベルまでラッチして２クロック分の出力制御信号ＩＮＴＧ’を出力する。これにより、１クロック分の制御信号が入力された場合であっても、最短蓄積時間の２クロック分の出力制御信号を得ることができる。
【００２１】
次に、図３に本実施の形態の２クロックの制御信号で２クロックを出力するときのタイミングチャートを示す。図３において、クロックＣＫを反転させたクロックＣＫ１がクロック端子２に供給される。そして、クロックＣＫ１の立上がりから２クロック分だけハイレベルになる制御信号ＩＮＴＧが制御信号入力端子１に供給される。ラッチ３は、クロックＣＫ１がハイレベルのときの制御信号ＩＮＴＧのハイレベルをクロックＣＫ１の２クロック分のローレベルまでラッチして出力信号Ｑ１を出力する。
【００２２】
出力信号Ｑ１はラッチ４の入力端子Ｄに供給される。ラッチ４は、クロックＣＫ１がハイレベルのときの出力信号Ｑ１のハイレベルをクロックＣＫ１の２クロック分のローレベルまでラッチして反転出力信号ＸＱ２を出力する。
【００２３】
反転出力信号ＸＱ２はアンドゲート５の一方の入力端子に供給され、出力信号Ｑ１がアンドゲート５の他方の入力端子に供給される。アンドゲート５は、出力信号Ｑ１と反転出力信号ＸＱ２が共にハイレベルのときをゲートしてアンド出力Ａ１を出力する。
【００２４】
アンド出力Ａ１はオアゲート６の一方の入力端子に供給され、制御信号ＩＮＴＧがオアゲート６の他方の入力端子に供給される。オアゲート６は、制御信号ＩＮＴＧまたはアンド出力Ａ１がハイレベルのときをゲートしてオア出力Ｏ１を出力する。
【００２５】
オア出力Ｏ１はラッチ７の入力端子Ｄに供給される。ラッチ７は、クロックＣＫ１がハイレベルのときのオア出力Ｏ１のハイレベルをクロックＣＫ１の２クロック分のローレベルまでラッチして２クロック分の出力制御信号ＩＮＴＧ’を出力する。これにより、２クロック分の制御信号が入力された場合は、最短蓄積時間の２クロック分の出力制御信号を得ることができる。このようにすることにより、ＣＣＤを搭載したシステム上、光量が大きい場合に電荷蓄積を２クロック以下にしようとしても、読み出し動作を正常な動作にすることができる。なお、この場合、光量が大きいため、出力信号が大きくなる。
【００２６】
次に、図４に、電荷蓄積および電荷取り出しの動作をするために、４クロック分の制御信号を出力する本実施の形態の他の電荷蓄積制御補正回路について説明する。ここで、図１に示したものに対応するものには同一の符号を付して、その詳細な説明を省略する。図４において、本実施の形態の他の電荷蓄積制御補正回路は、制御信号ＩＮＴＧが供給される制御信号入力端子１と、クロックＣＫ１が供給されるクロック端子２と、クロックＣＫ１により制御信号ＩＮＴＧを保持して出力端子Ｑから出力信号Ｑ１を出力するラッチ３と、クロックＣＫ１により出力信号Ｑ１を保持して出力端子ＸＱから反転出力信号ＸＱ２を出力するラッチ４と、出力信号Ｑ１と反転出力信号ＸＱ２との論理和をとってアンド出力Ａ１を出力するアンドゲート５と、クロックＣＫ１によりアンド出力Ａ１を保持して出力端子Ｑから出力信号Ｑ３を出力するラッチ９と、クロックＣＫ１により出力信号Ｑ３を保持して出力端子Ｑから出力信号Ｑ４を出力するラッチ１０と、アンド出力Ａ１と出力信号Ｑ３と出力信号Ｑ４との論理積をとってオア出力Ｏ２を出力するオアゲート１１と、制御信号ＩＮＴＧとオア出力Ｏ２との論理積をとってオア出力Ｏ１を出力するオアゲート６と、クロックＣＫ１によりオア出力Ｏ１を保持して出力端子Ｑから出力制御信号ＩＮＴＧ’を出力するラッチ８とを有する。
【００２７】
次に、本実施の形態の電荷蓄積制御補正回路の接続関係を説明する。制御信号入力端子１はラッチ３の入力端子Ｄと接続され、クロック端子２はラッチ３のクロック端子ＣＫと接続される。ラッチ３の出力端子Ｑはラッチ４の入力端子Ｄと接続され、クロック端子２はラッチ４のクロック端子ＣＫと接続される。ラッチ４の反転出力端子ＸＱはアンドゲート５の一方の入力端子と接続され、ラッチ３の出力端子Ｑはアンドゲート５の他方の入力端子と接続される。アンドゲート５の出力端子はラッチ９の入力端子Ｄと接続され、クロック端子２はラッチ９のクロック端子ＣＫと接続される。ラッチ９の出力端子Ｑはラッチ１０の入力端子Ｄと接続され、クロック端子２はラッチ１０のクロック端子ＣＫと接続される。アンドゲート５の出力端子はオアゲート１１の第１の入力端子に接続され、ラッチ９の出力端子Ｑはオアゲート１１の第２の入力端子に接続され、ラッチ１０の出力端子Ｑはオアゲート１１の第３の入力端子に接続される。オアゲート１１の出力端子はオアゲート６の一方の入力端子と接続され、制御信号入力端子１はオアゲート６の他方の入力端子と接続される。オアゲート６の出力端子はラッチ７の入力端子Ｄと接続され、クロック端子２はラッチ７のクロック端子ＣＫと接続される。ラッチ７の出力端子Ｑは制御信号出力端子８と接続される。
【００２８】
このように構成された本実施の形態の他の電荷蓄積制御補正回路の動作を、図５及び図６のタイミングチャートを参照しながら説明する。まず、図５に本実施の形態の１クロックの制御信号で４クロックを出力するときのタイミングチャートを示す。図５において、クロックＣＫを反転させたクロックＣＫ１がクロック端子２に供給される。そして、クロックＣＫ１の立上がりから１クロック分だけハイレベルになる制御信号ＩＮＴＧが制御信号入力端子１に供給される。ラッチ３は、クロックＣＫ１がハイレベルのときの制御信号ＩＮＴＧのハイレベルをクロックＣＫ１の１クロック分のローレベルまでラッチして出力信号Ｑ１を出力する。
【００２９】
出力信号Ｑ１はラッチ４の入力端子Ｄに供給される。ラッチ４は、クロックＣＫ１がハイレベルのときの出力信号Ｑ１のハイレベルをクロックＣＫ１の１クロック分のローレベルまでラッチして反転出力信号ＸＱ２を出力する。
【００３０】
反転出力信号ＸＱ２はアンドゲート５の一方の入力端子に供給され、出力信号Ｑ１がアンドゲート５の他方の入力端子に供給される。アンドゲート５は、出力信号Ｑ１と反転出力信号ＸＱ２が共にハイレベルのときをゲートしてアンド出力Ａ１を出力する。
【００３１】
アンド出力Ａ１はラッチ９の入力端子Ｄに供給される。ラッチ９は、クロックＣＫ１がハイレベルのときの制御信号ＩＮＴＧのハイレベルをクロックＣＫ１の１クロック分のローレベルまでラッチして出力信号Ｑ３を出力する。出力信号Ｑ３はラッチ１０の入力端子Ｄに供給される。ラッチ１０は、クロックＣＫ１がハイレベルのときの制御信号ＩＮＴＧのハイレベルをクロックＣＫ１の１クロック分のローレベルまでラッチして出力信号Ｑ４を出力する。
【００３２】
アンド出力Ａ１と出力信号Ｑ３と出力信号Ｑ４とがオアゲート１１の第１の入力端子と第２の入力端子と第３の入力端子とにそれぞれ供給される。オアゲート１１はアンド出力Ａ１と出力信号Ｑ３と出力信号Ｑ４とがハイレベルのときをゲートしてオア出力Ｏ２を出力する。オア出力Ｏ２はオアゲート６の一方の入力端子に供給され、制御信号ＩＮＴＧがオアゲート６の他方の入力端子に供給される。オアゲート６は、制御信号ＩＮＴＧまたはオア出力Ｏ２がハイレベルのときをゲートしてオア出力Ｏ１を出力する。
【００３３】
オア出力Ｏ１はラッチ４の入力端子Ｄに供給される。ラッチ７は、クロックＣＫ１がハイレベルのときのオア出力Ｏ１のハイレベルをクロックＣＫ１の４クロック分のローレベルまでラッチして４クロック分の出力制御信号ＩＮＴＧ’を出力する。これにより、１クロック分の制御信号が入力された場合であっても、最短蓄積時間の４クロック分の出力制御信号を得ることができる。
【００３４】
次に、図６に本実施の形態の４クロックの制御信号で４クロックを出力するときのタイミングチャートを示す。図６において、クロックＣＫを反転させたクロックＣＫ１がクロック端子２に供給される。そして、クロックＣＫ１の立上がりから４クロック分だけハイレベルになる制御信号ＩＮＴＧが制御信号入力端子１に供給される。ラッチ３は、クロックＣＫ１がハイレベルのときの制御信号ＩＮＴＧのハイレベルをクロックＣＫ１の４クロック分のローレベルまでラッチして出力信号Ｑ１を出力する。
【００３５】
出力信号Ｑ１はラッチ４の入力端子Ｄに供給される。ラッチ４は、クロックＣＫ１がハイレベルのときの出力信号Ｑ１のハイレベルをクロックＣＫ１の４クロック分のローレベルまでラッチして反転出力信号ＸＱ２を出力する。
【００３６】
反転出力信号ＸＱ２はアンドゲート５の一方の入力端子に供給され、出力信号Ｑ１がアンドゲート５の他方の入力端子に供給される。アンドゲート５は、出力信号Ｑ１と反転出力信号ＸＱ２が共にハイレベルのときをゲートしてアンド出力Ａ１を出力する。
【００３７】
アンド出力Ａ１はラッチ９の入力端子Ｄに供給される。ラッチ９は、クロックＣＫ１がハイレベルのときの制御信号ＩＮＴＧのハイレベルをクロックＣＫ１の１クロック分のローレベルまでラッチして出力信号Ｑ３を出力する。出力信号Ｑ３はラッチ１０の入力端子Ｄに供給される。ラッチ１０は、クロックＣＫ１がハイレベルのときの制御信号ＩＮＴＧのハイレベルをクロックＣＫ１の１クロック分のローレベルまでラッチして出力信号Ｑ４を出力する。
【００３８】
アンド出力Ａ１と出力信号Ｑ３と出力信号Ｑ４とがオアゲート１１の第１の入力端子と第２の入力端子と第３の入力端子とにそれぞれ供給される。オアゲート１１はアンド出力Ａ１と出力信号Ｑ３と出力信号Ｑ４とがハイレベルのときをゲートしてオア出力Ｏ２を出力する。オア出力Ｏ２はオアゲート６の一方の入力端子に供給され、制御信号ＩＮＴＧがオアゲート６の他方の入力端子に供給される。オアゲート６は、制御信号ＩＮＴＧまたはオア出力Ｏ２がハイレベルのときをゲートしてオア出力Ｏ１を出力する。
【００３９】
オア出力Ｏ１はラッチ４の入力端子Ｄに供給される。ラッチ７は、クロックＣＫ１がハイレベルのときのオア出力Ｏ１のハイレベルをクロックＣＫ１の４クロック分のローレベルまでラッチして４クロック分の出力制御信号ＩＮＴＧ’を出力する。これにより、４クロック分の制御信号が入力された場合は、最短蓄積時間の４クロック分の出力制御信号を得ることができる。
【００４０】
このように、上述した本実施の形態によれば、蓄積時間の最短を外部から制御する必要がなくシステム設計が可能となる。
【００４１】
また、上述した本実施の形態の電荷蓄積制御補正回路に示した２クロック分、または４クロック分の制御信号に限らず、ＣＣＤリニアセンサ１４の電荷蓄積および電荷取り出しの動作をするためにその構造と駆動方式に依存した最短蓄積時間のクロック分の出力制御信号を得ることができるものであればよい。
【００４２】
なお、上述した本実施の形態例に限らず、本発明の要旨を逸脱しない限り、適宜変更しうることは言うまでもない。
【図面の簡単な説明】
【００４３】
【図１】この発明の一実施の形態の電荷蓄積制御補正回路（２クロック出力）の構成を示すブロック図である。
【図２】この発明の一実施の形態の１クロックの制御信号で２クロックを出力するときの動作を示すタイミングチャートである。
【図３】この発明の一実施の形態の２クロックの制御信号で２クロックを出力するときの動作を示すタイミングチャートである。
【図４】この発明の一実施の形態の他の電荷蓄積制御補正回路（４クロック出力）の構成を示すブロック図である。
【図５】この発明の一実施の形態の１クロックの制御信号で４クロックを出力するときの動作を示すタイミングチャートである。
【図６】この発明の一実施の形態の４クロックの制御信号で４クロックを出力するときの動作を示すタイミングチャートである。
【図７】この発明の一実施の形態に適用するＣＣＤリニアセンサの駆動回路系を示す図である。
【図８】従来のＣＣＤリニアセンサからの信号読み出し動作のタイミングチャート（２クロック分の蓄積制御入力の場合）である。
【符号の説明】
【００４４】
１…制御信号入力端子、２…クロック端子、３…ラッチ、４…ラッチ、５…アンドゲート、６…オアゲート、７…ラッチ、８…制御信号出力端子、９…ラッチ、１０…ラッチ、１１…オアゲート、１２…駆動回路、１３…電荷蓄積制御補正回路、１４…ＣＣＤリニアセンサ、ＩＮＴＧ…制御信号、ＣＫ１…クロック、ＩＮＴＧ’…出力制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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