(57)【要約】【課題】擬似切断モード時にヒューズ切断モードになることを防止する。【解決手段】ｎビット（ｎは任意の自然数）の不揮発性メモリと、ｎビットの不揮発性メモリと対を成すｎビットのフリップフロップ回路と、データを不揮発性メモリに書き込む不揮発性メモリ選択信号、または、データをフリップフロップ回路に書き込むフリップフロップ選択信号を送信する選択信号線と、を有する発振器の検査方法において、選択信号線に不揮発性メモリ選択信号を送信し、ｎビットの不揮発性メモリの所定のビットをチェック用ビットとし、チェック用ビットの不揮発性メモリにチェック用データを書き込む第１の工程と、チェック用ビットの不揮発性メモリのデータがチェック用データと等しいか否か判定する第２の工程と、第２の工程で等しいと判定された場合、選択信号線にフリップフロップ選択信号を送信し、フリップフロップ回路にデータを書き込む第３の工程と、からなる。【選択図】図３
2007189653.tif 000002
【特許請求の範囲】
【請求項１】
ｎビット（ｎは任意の自然数）の不揮発性メモリと、前記ｎビットの不揮発性メモリと
対を成すｎビットのフリップフロップ回路と、データを前記不揮発性メモリに書き込む不
揮発性メモリ選択電位、または、データを前記フリップフロップ回路に書き込むフリップ
フロップ選択電位を送信する選択信号線と、を有する発振器の検査方法において、
前記選択信号線に前記不揮発性メモリ選択電位を送信し、前記ｎビットの不揮発性メモ
リの所定のビットをチェック用ビットとし、前記チェック用ビットの不揮発性メモリにチ
ェック用データを書き込む第１の工程と、
前記チェック用ビットの不揮発性メモリのデータが前記チェック用データと等しいか否
か判定する第２の工程と、
前記第２の工程で等しいと判定された場合、前記選択信号線に前記フリップフロップ選
択信号を送信し、前記フリップフロップ回路にデータを書き込む第３の工程と、
からなる、
ことを特徴とする発振器の検査方法。
【請求項２】
請求項１に記載の発振器の検査方法において、前記チェック用ビットを複数ビット設け
る、ことを特徴とする発振器の検査方法。
【請求項３】
ｎビット（ｎは任意の自然数）の不揮発性メモリと、前記ｎビットの不揮発性メモリの
うち少なくとも１つの不揮発性メモリは常にＨレベルを出力する固定メモリで構成され、
前記ｎビットの不揮発性メモリと対を成すｎビットのフリップフロップ回路と、データを
前記不揮発性メモリに書き込む不揮発性メモリ選択電位、またはデータを前記フリップフ
ロップ回路に書き込むフリップフロップ選択電位を送信する選択信号線と、を有する発振
器の検査方法において、
前記固定メモリをチェック用ビットとし、前記チェック用ビットの不揮発性メモリのデ
ータがＨレベル否か判定する第１の工程と、
前記第１の工程でＨレベルであると判定された場合、前記選択信号線に前記フリップフ
ロップ選択信号を送信し、前記フリップフロップ回路にデータを書き込む第２の工程と、
からなる、
ことを特徴とする発振器の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特性を補償するための半導体メモリ（不揮発性メモリ）を搭載した小型圧電
型発振器に関し、不揮発性メモリへの誤書き込みによる検査工程での歩留まり低下を招く
行為を未然に防ぎ、製品の歩留まり低下を防止し、検査工程の生産性向上を図る発振器の
検査方法に関する。
【背景技術】
【０００２】
従来の小型圧電型発振器（以下デバイス）は、特性を補償するための情報を格納する不
揮発性メモリを有し、情報保持の方法としてヒューズ形式を採用した不揮発性メモリを搭
載している。例えば、このようなデバイスの製造工程は、開口部に水晶振動片を搭載し気
密封止を行った後、裏面開口部に不揮発性メモリを搭載した半導体素子をフェースダウン
ボンディングにより接合した後、接合部を樹脂で保護し、組み立てを完了する。
【０００３】
組み立て完了したデバイスは、特性検査工程において特性検査を行い、その結果に基づ
いて特性を補償するような情報を不揮発性メモリに書き込み、その後最終検査を実施する
。ヒューズ形式の不揮発性メモリであるため、特性検査工程では擬似的にヒューズを切断
した状態で特性検査ができるような擬似切断モードを用いて特性検査を行い、検査結果に
応じた内容をヒューズを切断することにより不揮発性メモリに書き込む。
【０００４】
例えば特許文献１には、制御電圧として半導体集積回路により発生した関数を用い、こ
の関数の係数および定数を記憶するためにＲＡＭ（Random Access Memory）とＰ−ＲＯＭ
（Programmable Read Only Memory）とを選択可能に設け、ＲＡＭを用いて得られた最適
な係数および定数をＰ−ＲＯＭに記憶する方法が記載されている。
【０００５】
【特許文献１】特開平９−２６６４０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、擬似的にヒューズを切断するか、実際にヒューズを切断するか、を切り
換える制御信号線が接触不良などのため動作しなかった場合、擬似的にヒューズを切断す
るつもりが実際にヒューズを切断してしまい、情報の書き直しができなくなり、不良品と
なってしまう、という問題があった。
【０００７】
本発明は、このような事情に鑑みてなされたものであり、擬似切断モード時にヒューズ
切断モードになることを防止し、歩留まりの悪化を防ぎ、安定した生産を可能にする発振
器の検査方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の発振器の検査方法では、ｎビット（ｎは任意の自
然数）の不揮発性メモリと、前記ｎビットの不揮発性メモリと対を成すｎビットのフリッ
プフロップ回路と、データを前記不揮発性メモリに書き込む不揮発性メモリ選択電位、ま
たは、データを前記フリップフロップ回路に書き込むフリップフロップ選択電位を送信す
る選択信号線と、を有する発振器の検査方法において、前記選択信号線に前記不揮発性メ
モリ選択電位を送信し、前記ｎビットの不揮発性メモリの所定のビットをチェック用ビッ
トとし、前記チェック用ビットの不揮発性メモリにチェック用データを書き込む第１の工
程と、前記チェック用ビットの不揮発性メモリのデータが前記チェック用データと等しい
か否か判定する第２の工程と、前記第２の工程で等しいと判定された場合、前記選択信号
線に前記フリップフロップ選択信号を送信し、前記フリップフロップ回路にデータを書き
込む第３の工程と、からなる、ことを要旨とする。
【０００９】
この構成によれば、チェック用ビットの不揮発性メモリにチェック用データが書き込ま
れたことを確認すれば、選択信号線が正常に接続されていることを確認できるので、擬似
切断モード時にヒューズ切断モードになることを防止し、歩留まりの悪化を防ぎ、安定し
た生産を可能にすることができる。
【００１０】
また、本発明の発振器の検査方法では、前記チェック用ビットを複数ビット設ける。
【００１１】
この構成によれば、複数ビットのチェック用ビットを設ければ、１回目の検査では１ビ
ットを、２回目以降の検査ではその次の１ビットをチェック用ビットとして使用すること
が可能になる。
【００１２】
また、本発明の発振器の検査方法では、ｎビット（ｎは任意の自然数）の不揮発性メモ
リと、前記ｎビットの不揮発性メモリのうち少なくとも１つの不揮発性メモリは常にＨレ
ベルを出力する固定メモリで構成され、前記ｎビットの不揮発性メモリと対を成すｎビッ
トのフリップフロップ回路と、データを前記不揮発性メモリに書き込む不揮発性メモリ選
択電位、またはデータを前記フリップフロップ回路に書き込むフリップフロップ選択電位
を送信する選択信号線と、を有する発振器の検査方法において、前記固定メモリをチェッ
ク用ビットとし、前記チェック用ビットの不揮発性メモリのデータがＨレベル否か判定す
る第１の工程と、前記第１の工程でＨレベルであると判定された場合、前記選択信号線に
前記フリップフロップ選択信号を送信し、前記フリップフロップ回路にデータを書き込む
第２の工程と、からなる。
【００１３】
この構成によれば、チェック用ビットがＨレベルであることを確認すれば、選択信号線
が正常に接続されていることを確認できるので、擬似切断モード時にヒューズ切断モード
になることを防止し、歩留まりの悪化を防ぎ、安定した生産を可能にすることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を具体化した実施形態について図面に従って説明する。
（第１実施形態）
【００１５】
＜発振器の構成＞
まず、第１実施形態に係る発振器の構成について、図１を参照して説明する。図１は、
本発明の第１実施形態に係る発振器の構成を示すブロック図である。
【００１６】
図１に示すように、発振器１は、フリップフロップ回路からなるシリアルパラレル変換
回路１００と、不揮発性メモリであるトリミング回路２００と、補償電圧発生回路３００
と、自動周波数制御（ＡＦＣ：Automatic Frequency Control）回路３１０と、発振回路
３２０と、出力バッファ３３０と、水晶振動子３４０と、から構成される。
【００１７】
シリアルパラレル変換回路１００は、シリアルで入力されるＤＡＴＡ信号をパラレルデ
ータに変換する回路であり、ＣＬＫ信号と、選択信号線であるＡ信号およびＢ信号により
制御される。また、トリミング回路２００に記憶されたデータを読み出し、記憶する。ト
リミング回路２００は、シリアルパラレル変換回路１００から出力されたパラレルデータ
を記憶する回路であり、Ａ信号、Ｂ信号により制御される。
【００１８】
次に、トリミング回路の構成について、図２を参照して説明する。図２は、トリミング
回路の構成を示す回路図である。トリミング回路２００は、ｎビット（ｎは任意の自然数
）のトリミング単位回路２１０から構成されている。本実施形態では、ｎ＝４３の場合に
ついて説明する。
【００１９】
トリミング単位回路２１０は、Ｂ信号を入力するインバータ２１１と、Ａ信号とインバ
ータ２１１の出力信号とシリアルパラレル変換回路１００からの入力信号Ｑｉ（０≦ｉ≦
ｎ−１）を入力する３入力ＡＮＤ２１２と、Ｂ信号と入力信号Ｑｉを入力する２入力ＡＮ
Ｄ２１３と、３入力ＡＮＤ２１２の出力信号を各々ゲート端子に入力し電源電位ＶＤＤと
接地電位ＧＮＤ間に直列に接続されたＰｃｈトランジスタ２１４とＮｃｈトランジスタ２
１５と、電源電位ＶＤＤと接地電位ＧＮＤ間に直列に接続されたヒューズ２１６とＮＰＮ
型バイポーラトランジスタ２１７と、ＮＰＮ型バイポーラトランジスタ２１７のコレクタ
と接地電位ＧＮＤ間に接続されゲート電極が接地電位ＧＮＤに接続されたＰｃｈトランジ
スタ２１９と、ＮＰＮ型バイポーラトランジスタ２１７のコレクタと接続されたインバー
タ２１８と、入力信号Ｑｉとインバータ２１８の出力信号Ｒｉを２入力ＡＮＤ２１３の出
力信号により選択出力するセレクタ２２０と、から構成されている。
【００２０】
ＮＰＮ型バイポーラトランジスタ２１７のベース端子は、Ｐｃｈトランジスタ２１４と
Ｎｃｈトランジスタ２１５のドレイン端子と接続され、３入力ＡＮＤ２１２の出力信号が
Ｌレベルの時、Ｈレベルとなり、電源電位ＶＤＤと接地電位ＧＮＤ間に電流が流れ、ヒュ
ーズ２１６を切断する。出力信号Ｒｉは、ヒューズ２１６が切断される前はＬレベル、ヒ
ューズ２１６が切断された後はＨレベルとなり、不揮発性メモリとしてデータを記憶する
ことができる。
【００２１】
次に、シリアルパラレル変換回路の構成について、図３を参照して説明する。図３は、
トリミング回路とシリアルパラレル変換回路の構成を示す回路図である。
【００２２】
シリアルパラレル変換回路１００は、ｎビット（本実施形態ではｎ＝４３）のフリップ
フロップ回路１１０と、ｎ個のスイッチング素子１１２と、インバータ１２０と、２入力
ＮＯＲ１２２と、から構成されている。
【００２３】
インバータ１２０は、Ｂ信号が入力され、２入力ＮＯＲ１２２は、インバータ１２０の
出力信号とＡ信号が入力される。
【００２４】
０ビット目のスイッチング素子１１２は、シリアルで入力されるＤＡＴＡ信号と、０ビ
ット目のトリミング単位回路２１０の出力信号Ｒ０を、２入力ＮＯＲ１２２の出力信号に
より選択して出力する。ｉビット目（１≦ｉ≦ｎ−１）のスイッチング素子１１２は、ｉ
−１ビット目のフリップフロップ回路１１０の出力信号Ｑと、ｉビット目のトリミング単
位回路２１０の出力信号Ｒｉを、２入力ＮＯＲ１２２の出力信号により選択して出力する
。
【００２５】
スイッチング素子１１２は、２入力ＮＯＲ１２２の出力信号がＬレベルの時は、ＤＡＴ
Ａ信号もしくは出力信号Ｑ側に接続され、２入力ＮＯＲ１２２の出力信号がＨレベルの時
は、出力信号Ｒｉ側に接続される。
【００２６】
フリップフロップ回路１１０は、Ｄ端子にスイッチング素子１１２の出力信号が入力さ
れ、Ｃ端子にＣＬＫ信号が入力される。また、フリップフロップ回路１１０のＸＱ端子の
出力信号は、トリミング単位回路２１０のＱｉ端子に入力される。
【００２７】
次に、トリミング回路とシリアルパラレル変換回路の動作について図４を参照して説明
する。図４は、トリミング回路とシリアルパラレル変換回路の動作を説明するタイミング
図である。
【００２８】
図４（Ａ）は、トリミング回路とシリアルパラレル変換回路の擬似切断モードの動作を
説明するタイミング図である。擬似切断モードとは、トリミング単位回路２１０のヒュー
ズ２１６を切断してデータを書き込む代わりに、シリアルパラレル変換回路１００のフリ
ップフロップ回路１１０で構成されるシフトレジスタにデータを記憶させるモードである
。
【００２９】
擬似切断モードでは、図４（Ａ）に示すように、Ａ信号およびＢ信号がＬレベルの状態
で、ＣＬＫ信号がＨレベルからＬレベルに遷移するたびに、ＤＡＴＡ信号がフリップフロ
ップ回路１１０で構成されるシフトレジスタにシフトして書き込まれていく。その後、Ｄ
ＡＴＡ信号およびＣＬＫ信号をＬレベルに保ち、Ｂ信号をＨレベル（フリップフロップ選
択電位）に遷移後、Ａ信号をＨレベルに遷移することにより、擬似切断モードが実行され
る。この時、トリミング単位回路２１０のヒューズ２１６は切断されない。
【００３０】
図４（Ｂ）は、トリミング回路とシリアルパラレル変換回路の書き込み（ヒューズ切断
）モードの動作を説明するタイミング図である。ヒューズ切断は、ＶＤＤの電位を通常電
位（例えば２．８Ｖ）から高電位（例えば３．３Ｖ）に設定し、１ビットずつ選択して行
われる。
【００３１】
図４（Ｂ）は、２ビット目のトリミング単位回路２１０を選択し、ヒューズ２１６を切
断する場合についてのタイミング図である。図４（Ｂ）に示すように、ＤＡＴＡ信号から
Ｈレベルのデータを送り、ＣＬＫ信号を２回送ることにより、２ビット目のフリップフロ
ップ回路１１０にＨレベルのデータが書き込まれ、２ビット目のトリミング単位回路２１
０が選択される。ＶＤＤの電位を通常電位（例えば２．８Ｖ）から高電位（例えば３．３
Ｖ）に設定し、Ｂ信号がＬレベル（不揮発性メモリ選択電位）の状態で、Ａ信号を一定時
間（例えば１００μｓ）Ｈレベルにすることにより、２ビット目のトリミング単位回路２
１０のヒューズ２１６に大電流が流れ、ヒューズ２１６が切断される。
【００３２】
図４（Ｃ）は、トリミング回路とシリアルパラレル変換回路の読み出し（ヒューズ状態
読み出し）モードの動作を説明するタイミング図である。
【００３３】
図４（Ｃ）に示すように、Ａ信号をＬレベルかつＢ信号をＨレベルの状態でＣＬＫ信号
を１回送ることにより、トリミング回路２００の０〜ｎ−１ビットのトリミング単位回路
２１０のデータ（ＨまたはＬ）が、対応する各々のフリップフロップ回路１１０に書き込
まれる。次に、Ａ信号をＨレベルに遷移後、ＣＬＫ信号をｎ回送ることにより、シリアル
データに変換されたＤＡＴＡ信号が読み出される。
【００３４】
ここで、擬似切断モードを実行しようとした時に、Ｂ信号の信号線が正常に接続されて
いなかった場合、Ｂ信号は、Ｌレベルを保ってしまうため、図４（Ｂ）に示すように書き
込み（ヒューズ切断）モードの動作となってしまう。このことは、発振器１の検査段階で
最終的にデータを決定する前に、擬似切断モードのつもりでデータを書き込むと、トリミ
ング単位回路２１０のヒューズ２１６が切断されてしまい、その発振器１は不良品となっ
てしまうという問題があった。本発明は、かかる問題を解決するための発振器の検査方法
を提供するものである。
【００３５】
＜発振器の検査方法＞
次に、発振器の検査方法について図５を参照して説明する。図５は、発振器の検査方法
を説明するフローチャート図である。
【００３６】
チェック用ビットは、０〜ｎ−１ビットのうち、データに使われていないビット、また
は、Ｈレベルが書き込まれることが決まっているビット、などを設定することができる。
本実施形態では、一例として、図４（Ｂ）に示す１ビット目をチェック用ビットとする。
【００３７】
先ず、ステップＳ１００では、チェック用ビットにチェック用データ（Ｈレベル）を書
き込む（第１の工程）。つまり、チェック用ビットのトリミング単位回路２１０のヒュー
ズ２１６を切断する。
【００３８】
次に、ステップＳ１０２では、チェック用ビットのデータを読み出す。
【００３９】
次に、ステップＳ１０４では、読み出したチェック用ビットのデータがチェック用デー
タと等しいか否か判定し、等しい場合は、ステップＳ１０６に移行し、等しくない場合は
、ステップＳ１０８に移行する（第２の工程）。
【００４０】
次に、ステップＳ１０６では、擬似切断モードを実行する（第３の工程）。
【００４１】
一方、ステップＳ１０８では、選択信号線（Ｂ信号）が正常に接続されているか確認す
る。
【００４２】
以上に述べた前記実施形態によれば、以下の効果が得られる。
【００４３】
本実施形態では、検査開始時に、チェック用ビットの不揮発性メモリ（トリミング単位
回路２１０）にチェック用データが書き込まれた（ヒューズ２１６が切断された）ことを
確認すれば、選択信号線（Ｂ信号）が正常に接続されていることを確認できるので、擬似
切断モード時にヒューズ切断モードになることを事前に排除し、歩留まりの悪化を防ぎ、
安定した生産を可能にすることができる。
【００４４】
以上、本発明の実施形態を説明したが、本発明はこうした実施の形態に何ら限定される
ものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることが
できる。以下、変形例を挙げて説明する。
【００４５】
（変形例１）本発明に係る発振器の検査方法の第１変形例について説明する。前記第１
実施形態では、１つのチェック用ビットを設ける場合について説明したが、２つ以上のチ
ェック用ビットを設けてもよい。２つ以上のチェック用ビットを設ければ、１回目の検査
では１ビットを、２回目の検査では次の１ビットをチェック用ビットとして使用すること
が可能になる。
【００４６】
（変形例２）本発明に係る発振器の検査方法の第２変形例について説明する。図６に示
すように、チェック用ビット（本変形例２では４３ビット目）は常にＨレベルを出力する
不揮発性メモリ２３０（固定メモリ）で構成しておく。工程内ではチェック用ビットを読
み出し、Ｈレベルであることが確認できれば、チェックビットのヒューズ切断工程を検査
工程内で省略することができる（図５のステップＳ１００が必要なくなる）ので生産性が
向上する。
【図面の簡単な説明】
【００４７】
【図１】発振器の構成を示すブロック図。
【図２】トリミング回路の構成を示す回路図。
【図３】トリミング回路とシリアルパラレル変換回路の構成を示す回路図。
【図４】トリミング回路とシリアルパラレル変換回路の動作を説明するタイミング図。
【図５】発振器の検査方法を説明するフローチャート図。
【図６】変形例２のトリミング回路の構成を示す回路図。
【符号の説明】
【００４８】
１…発振器、１００…シリアルパラレル変換回路、１１０…フリップフロップ回路、１
１２…スイッチング素子、１２０…インバータ、１２２…２入力ＮＯＲ、２００…トリミ
ング回路、２１０…トリミング単位回路、２１１…インバータ、２１２…３入力ＡＮＤ、
２１３…２入力ＡＮＤ、２１４…Ｐｃｈトランジスタ、２１５…Ｎｃｈトランジスタ、２
１６…ヒューズ、２１７…ＮＰＮ型バイポーラトランジスタ、２１８…インバータ、２１
９…Ｐｃｈトランジスタ、２２０…セレクタ、３００…補償電圧発生回路、３１０…ＡＦ
Ｃ回路、３２０…発振回路、３３０…出力バッファ、３４０…水晶振動子。
【図１】
2007189653.tif 000003
【図２】
2007189653.tif 000004
【図３】
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【図４】
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【図５】
2007189653.tif 000007
【図６】
2007189653.tif 000008