(57)【要約】【課題】簡易な構成で、正確なのこぎり波が得られ、ＰＷＭ方式のＤＣ−ＤＣコンバータにおけるＰＷＭコンパレータの比較波形に用いた場合でも出力されるデューティ比の良好な線形性が得られるようにする。【解決手段】演算増幅器Ｑ１と、演算増幅器Ｑ１の出力電圧を設定電圧と比較する電圧比較器Ｑ２と、演算増幅器Ｑ１の出力端子と反転入力端子の間に接続されたキャパシタＣ１と、キャパシタＣ１に並列に接続され、電圧比較器Ｑ２の出力により開閉するスイッチＳＷ１と、演算増幅器Ｑ１の反転入力端子に接続された第１の電流源Ｉ１と、演算増幅器Ｑ１の出力端子に接続された第２の電流源Ｉ２とを備え、演算増幅器Ｑ１は１段の差動増幅回路から構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
演算増幅器と、
前記演算増幅器の出力電圧を設定電圧と比較する電圧比較器と、
前記演算増幅器の出力端子と反転入力端子の間に接続されたキャパシタと、
前記キャパシタに並列に接続され、前記電圧比較器の出力により開閉するスイッチと、
前記演算増幅器の反転入力端子に接続された第１の電流源と、
前記演算増幅器の出力端子に接続された第２の電流源と、を有し、
前記演算増幅器は１段の差動増幅回路からなることを特徴とするのこぎり波発生回路。
【請求項２】
前記第１の電流源と前記第２の電流源は同じ電流値を有していることを特徴とする請求項１記載ののこぎり波発生回路。
【請求項３】
カレントミラー回路により前記第１の電流源および前記第２の電流源を構成することを特徴とする請求項１記載ののこぎり波発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＰＷＭ（パルス幅変調）方式のＤＣ−ＤＣコンバータで比較用三角波発生回路として用いられるのこぎり波発生回路に関し、特に正確な一定周期ののこぎり波を発生するのこぎり波発生回路に関する。
【背景技術】
【０００２】
ＰＷＭ方式のＤＣ−ＤＣコンバータなどでは、比較用三角波として用いられるのこぎり波を生成している。図５はこのようなのこぎり波を発生する従来ののこぎり波発生回路の構成を示す図である。
【０００３】
図５に示すのこぎり波発生回路は、一つの演算増幅器Ｑ１１を有し、この演算増幅器Ｑ１１の帰還回路にキャパシタＣ１１が接続された積分器を備えている。キャパシタＣ１１には並列にＭＯＳＦＥＴからなるスイッチＳＷ１１が接続され、外部の制御回路１によりこのスイッチＳＷ１１の開閉が制御される。また、演算増幅器Ｑ１１の反転入力端子には抵抗Ｒ１を介して電圧源Ｖ１１（その出力電圧もＶ１１で表す）が接続され、非反転入力端子には電圧源Ｖ１２の電圧（電圧もＶ１２で表す）が入力される。そして、抵抗Ｒ１にはｉ＝（Ｖ１１−Ｖ１２）／Ｒ１の電流が流れ、キャパシタＣ１１に電荷Ｑが蓄積される。なお、仮想短絡により演算増幅器Ｑ１１の反転入力端子の電位はＶ１２と等しくなっている。
【０００４】
上記のように構成されたのこぎり波発生回路において、スイッチＳＷ１１が閉じられると、キャパシタＣ１１に充電された電荷Ｑが放電され、出力電圧は瞬時に上昇する。出力電圧が一定の電圧（Ｖ１２）まで上昇した後スイッチＳＷ１１が開となり、その時点からキャパシタＣ１１の容量とこのキャパシタＣ１１に流れる電流ｉ＝（Ｖ１１−Ｖ１２）／Ｒ１により決定される傾きで出力電圧（Ｖ１２−ｉｔ／Ｃ１１）は下降する。一定時間が経過すると再びスイッチＳＷ１１が閉となり、キャパシタＣ１１に充電された電荷Ｑが放電されて出力電圧は上昇する。そして、上記のスイッチＳＷ１１のオン（ＯＮ）期間とオフ（ＯＦＦ）期間が繰り返され、図６に示すような一定周期ののこぎり波が生成される。図６は図５に示す従来ののこぎり波発生回路の出力電圧を示す図であり、制御回路１からスイッチＳＷ１１へ入力されるスイッチ入力信号との関係を示している。
【０００５】
ところで、上記のような構成ののこぎり波発生回路では、一定の周期でスイッチＳＷ１１を開閉するために専用の制御回路１が必要となる。そこで、演算増幅器の出力を電圧比較器で所定電圧と比較し、その比較出力によりスイッチ素子の開閉を行うことが提案されている（例えば、特許文献１参照）。図７はこのような従来の他ののこぎり波発生回路の構成を示す図である。
【０００６】
図７に示すのこぎり波発生回路は、演算増幅器Ｑ１１の出力電圧を電圧比較器Ｑ１２で所定電圧（ここでは接地（ＧＮＤ）電位）と比較し、その電圧比較器Ｑ１２の出力によりスイッチＳＷ１１を開閉するものである。
【特許文献１】特開昭６２−３５１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記のような従来ののこぎり波発生回路にあっては、正確なのこぎり波が得られないという問題がある。例えば、図７に示す回路でも演算増幅器Ｑ１１の応答速度が要求されるが、演算増幅器Ｑ１１の応答速度が遅いと、入力状態が変化しても直後の演算増幅器Ｑ１１の出力は直前の動作を続けてしまう。図８の出力波形図に示すように、演算増幅器Ｑ１１が差動増幅回路（差動段）にＭＯＳＦＥＴのソース接地回路などの出力バッファ回路（出力段）を接続した構成の２段演算増幅器の場合、２段構成であることおよび差動段と出力段の間に接続される位相補償素子（キャパシタ）により応答速度が抑制されてしまうため、スイッチＳＷ１１がオンして反転入力が電圧源Ｖ１２に達した直後も出力はさらに上昇を続けてしまうとともに、電圧比較器Ｑ１２の出力によりスイッチＳＷ１１がオフからオンに変化した直後も演算増幅器Ｑ１１の出力は減少を続けてしまう。このため、正確な振幅、周期ののこぎり波を得ることができない。
【０００８】
ここで、スイッチＳＷ１１がオンしてキャパシタＣ１１が短絡、放電しているとき、演算増幅器Ｑ１１は二つの入力のイマジナリショートの状態を保つように動作している。この動作がないと、スイッチＳＷ１１がオンしたときに一定電位に保たれるのは、反転入力端子側ではなく出力端子側になってしまう。これにより、スイッチＳＷ１１がオンしたときに演算増幅器Ｑ１１の出力が急速に立ち上げる動作が継続し、さらにスイッチＳＷ１１がオフしてもこの動作が直ぐにはとまらないということになる。
【０００９】
そして、このようなのこぎり波を例えばＰＷＭ方式のＤＣ−ＤＣコンバータにおけるＰＷＭコンパレータの比較波形に用いた場合、出力されるデューティ比の線形性および安定性が悪化してしまう。
【００１０】
本発明は、このような点に鑑みてなされたものであり、簡易な構成で、正確なのこぎり波が得られ、ＰＷＭ方式のＤＣ−ＤＣコンバータにおけるＰＷＭコンパレータの比較波形に用いた場合でも出力されるデューティ比の良好な線形性が得られるのこぎり波発生回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明では上記課題を解決するために、演算増幅器と、前記演算増幅器の出力電圧を設定電圧と比較する電圧比較器と、前記演算増幅器の出力端子と反転入力端子の間に接続されたキャパシタと、前記キャパシタに並列に接続され、前記電圧比較器の出力により開閉するスイッチと、前記演算増幅器の反転入力端子に接続された第１の電流源と、前記演算増幅器の出力端子に接続された第２の電流源と、を有し、前記演算増幅器は１段の差動増幅回路からなることを特徴とするのこぎり波発生回路が提供される。
【００１２】
このようなのこぎり波発生回路によれば、演算増幅器が１段構成のためその応答を高速にすることができる。また、演算増幅器の出力端子に電流源を接続しているため、演算増幅器のオフセット電圧への影響を抑制することができ、簡易な構成で、応答速度の速い正確なのこぎり波が得られ、ＰＷＭ方式のＤＣ−ＤＣコンバータにおけるＰＷＭコンパレータの比較波形に用いた場合でも出力されるデューティ比の良好な線形性が得られる。
【発明の効果】
【００１３】
本発明のこぎり波発生回路は、演算増幅器が１段構成のためその応答を高速にすることができる。また、演算増幅器の出力端子に電流源を接続しているため、演算増幅器のオフセット電圧への影響を抑制することができ、簡易な構成で、応答速度の速い正確なのこぎり波が得られ、ＰＷＭ方式のＤＣ−ＤＣコンバータにおけるＰＷＭコンパレータの比較波形に用いた場合でも出力されるデューティ比の良好な線形性が得られるという利点がある。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面を参照して説明する。
図１は本発明の実施の形態ののこぎり波発生回路の構成を示す図である。こののこぎり波発生回路は、図７に示す回路と同様、演算増幅器Ｑ１とその出力電圧を設定電圧と比較する電圧比較器Ｑ２を有している。演算増幅器Ｑ１の出力端子と反転入力端子（−）間にキャパシタＣ１が帰還回路として接続され、さらにキャパシタＣ１と並列にＭＯＳＦＥＴからなるスイッチＳＷ１が接続されている。スイッチＳＷ１は電圧比較器Ｑ２の出力により開閉が制御される。また、演算増幅器Ｑ１の非反転入力端子（＋）には電圧源Ｖ１の電圧（電圧もＶ１で表す）が入力され、電圧比較器Ｑ２の非反転入力端子には電圧源Ｖ２の電圧（電圧もＶ２で表す）が入力される。さらに、演算増幅器Ｑ１の反転入力端子には電流源Ｉ１からの電流が入力され、演算増幅器Ｑ１の出力端子には電流源Ｉ２が接続されている。
【００１５】
本実施の形態ののこぎり波発生回路は、演算増幅器Ｑ１の非反転入力端子にのこぎり波の最大値を決定するための電圧源Ｖ１が接続され、反転入力端子には電流源Ｉ１が接続されている。また、電圧比較器Ｑ２の非反転入力端子にはのこぎり波の最小値を決定するための電圧源Ｖ２が接続され、反転入力端子は演算増幅器Ｑ１の出力端子が接続されている。
【００１６】
上記のように構成されたのこぎり波発生回路は、従来の回路と同様、演算増幅器Ｑ１の出力電圧が電圧比較器Ｑ２で電圧源Ｖ２の電圧と比較され、演算増幅器Ｑ１の出力電圧が電圧源Ｖ２の電圧を下回るとスイッチＳＷ１が閉となり、キャパシタＣ１に充電された電荷が放電され、出力電圧は急激に上昇し、ほとんど瞬間的にＶ１に達する。演算増幅器Ｑ１の出力電圧が電圧比較器Ｑ２の非反転入力端子に接続された電圧源Ｖ２の電圧を上回るとスイッチＳＷ１は開となり、上記演算増幅器Ｑ１の帰還回路に接続されているキャパシタＣ１の容量とこのキャパシタＣ１に流れる電流Ｉ１により決定される時間ｔ＝Ｃ１（Ｖ１−Ｖ２）／Ｉ１、演算増幅器Ｑ１の出力電圧Ｖ１−Ｉ１・ｔ／Ｃ１は下降する。そして、上記のスイッチＳＷ１のオン期間とオフ期間（ｔ＝Ｃ１（Ｖ１−Ｖ２）／Ｉ１）が繰り返され、図２に示すような一定周期ののこぎり波が生成される。図２は図１に示す本実施の形態ののこぎり波発生回路の出力電圧を示す図であり、スイッチＳＷ１へ入力されるスイッチ入力信号との関係を示している。なお、オン期間は拡大して示してあり、実際はオフ期間に比して無視できる短い時間である。
【００１７】
図３は本実施の形態の演算増幅器Ｑ１に用いられる差動増幅回路の構成を示す回路図である。Ｎ型のＭＯＳトランジスタＭＮ１，ＭＮ２で差動対が構成され、Ｐ型のＭＯＳトランジスタＭＰ１，ＭＰ２からなるカレントミラー回路と差動対が接続されて入力信号の差を増幅する差動増幅回路の出力信号が得られる。また、Ｎ型のＭＯＳトランジスタＭＮ３のドレイン電流（差動増幅回路のバイアス電流）を一定にするために、電流源ＩｂとＮ型のＭＯＳトランジスタＭＮ４からなるバイアス回路が構成されている。
【００１８】
ここで、上記のような差動増幅回路を用いた場合、外部回路から差動増幅回路の出力端子に電流が流れ込むと差動増幅回路の出力電圧が変動する。すなわち、差動入力端子間にオフセット電圧が生じる。このオフセット電圧は差動増幅回路を構成するＭＯＳトランジスタのトランスコンダクタと流れ込む電流の大きさで決定される。これに対し、前述の差動増幅回路にソース接地回路などの出力バッファ回路（出力段）を接続した２段演算増幅器の場合は、外部回路との電流のやりとりは出力段が行うので差動増幅回路には外部から電流は流れ込まず、この点に関しては２段演算増幅器の方が有利となる。
【００１９】
しかし、演算増幅器を２段で構成する場合は、安定動作のために位相補償用のキャパシタが必要となる。このため、キャパシタの充電時間により演算増幅器の応答速度が低下してしまう。そこで、本実施の形態では、高速化のために図３に示す差動増幅回路のみの１段演算増幅器を用いているが、この場合上記のようにオフセット電圧が大きくなってしまうので、演算増幅器Ｑ１の出力端子に電流源Ｉ２を接続している。この電流源Ｉ２は反転入力端子に接続した電流源Ｉ１と同じ電流値とし、演算増幅器Ｑ１の出力端子に流れ込む電流を電流源Ｉ２に流し込むことで、演算増幅器Ｑ１のオフセット電圧への影響を抑制している。この影響は、理想的にはゼロにすることができる。
【００２０】
すなわち、図３に示す差動増幅回路の出力端子に流れる電流を引き込むために図１に示す電流源Ｉ２を接続しており、入出力端子に接続された二つの電流源Ｉ１とＩ２の値を同じにする（Ｉ１＝Ｉ２）ことで、演算増幅器Ｑ１の出力端子に流れ込む電流と入力端子に引き込む電流は等しくなり、演算増幅器Ｑ１のオフセット電圧に影響を及ぼすことなく動作させることができる。
【００２１】
図４は本実施の形態の電流源Ｉ１，Ｉ２の構成を示す回路図である。この回路は、Ｐ型のＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６とＮ型のＭＯＳトランジスタＭＮ５，ＭＮ６からなるバイアス電流回路で構成されている。
【００２２】
本実施の形態ののこぎり波発生回路の場合、二つの電流源Ｉ１，Ｉ２を付加する必要があるが、演算増幅器Ｑ１や電圧比較器Ｑ２のバイアス電流Ｉｂなどを生成するバイアス電流回路より入力端子に用いる電流源Ｉ１の電流を生成し、さらにこれをカレントミラー回路にてコピーすることで出力端子に用いる電流源Ｉ２の電流を容易に生成することができ、回路規模を大きくすることなく実現することができる。
【００２３】
このように、本実施の形態では、演算増幅器Ｑ１の出力端子に電流源Ｉ２を接続しているため、演算増幅器Ｑ１のオフセット電圧への影響を抑制することができ、簡易な構成で、応答速度の速い正確なのこぎり波が得られ、ＰＷＭ方式のＤＣ−ＤＣコンバータにおけるＰＷＭコンパレータの比較波形に用いた場合でも出力されるデューティ比の良好な線形性が得られる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態ののこぎり波発生回路の構成を示す図である。
【図２】本実施の形態ののこぎり波発生回路の出力電圧を示す図である。
【図３】本実施の形態の演算増幅器に用いられる差動増幅回路の構成を示す回路図である。
【図４】本実施の形態の電流源の構成を示す回路図である。
【図５】従来ののこぎり波発生回路の構成を示す図である。
【図６】従来ののこぎり波発生回路の出力電圧を示す図である。
【図７】従来の他ののこぎり波発生回路の構成を示す図である。
【図８】演算増幅器の出力波形図である。
【符号の説明】
【００２５】
Ｃ１  キャパシタ
Ｉ１，Ｉ２  電流源
ＭＮ１〜ＭＮ６，ＭＰ１〜ＭＰ６  ＭＯＳトランジスタ
Ｑ１  演算増幅器
Ｑ２  電圧比較器
Ｖ１，Ｖ２  電圧源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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