(57)【要約】【課題】ＬＳＩ（Large Scale Integrated circuit、大規模集積回路）などから発生する電源ノイズを高精度でを観測するノイズ測定回路を提供する。【解決手段】ノイズｉｚの電圧レベルに基づいて最大基準値ｈｍ及び最小基準値ｈｎが設定され、同最大基準値ｈｍと同最小基準値ｈｎとの間の電圧がコンパレータ２４，２５，２６の数に応じて抵抗３４，３５，３６，３７で分圧されることにより、同各コンパレータ２４，２５，２６に対して各基準値ｈａ，ｈｂ，ｈｃが設定されるので、同ノイズｉｚの波形が高精度で観測される。【選択図】図１
2007120945.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に含まれるノイズの電圧レベルをクロックに同期して基準値と比較し、比較結果を生成する複数のノイズ検出用比較回路と、前記クロックを発生するクロック発生回路とを有するノイズ測定回路であって、
前記ノイズの電圧レベルを前記クロックに同期して第１の初期基準値と比較し、該第１の初期基準値が該ノイズの電圧レベルよりも小さいときに該第１の初期基準値を増大させて該ノイズの電圧レベルよりも大きくなった該第１の初期基準値を最大基準値として設定すると共に、前記ノイズの電圧レベルを前記クロックに同期して第２の初期基準値と比較し、該第２の初期基準値が該ノイズの電圧レベルよりも大きいときに該第２の初期基準値を減少させて該ノイズの電圧レベルよりも小さい該第２の初期基準値を最小基準値として設定し、かつ、前記最大基準値と前記最小基準値との間の電圧を前記複数のノイズ検出用比較回路の数に応じて分圧することにより、前記各ノイズ検出用比較回路に対して前記基準値をそれぞれ設定する基準値設定手段が設けられていることを特徴とするノイズ測定回路。
【請求項２】
前記入力信号の高周波領域に含まれる前記ノイズを通過させる高域通過フィルタを有することを特徴とする請求項１記載のノイズ測定回路。
【請求項３】
前記基準値設定手段は、
前記ノイズの電圧レベルを前記クロックに同期して前記第１の初期基準値と比較して第１の比較結果を生成する最大基準値検出用比較回路と、
該第１の比較結果が、該第１の初期基準値が該ノイズの電圧レベルよりも小さいことを示す毎に当該第１の比較結果をカウントして第１のカウント値を生成する第１のカウンタと、
該第１のカウント値をデジタル／アナログ変換して前記最大基準値を生成する第１のデジタル／アナログ変換部と、
前記ノイズの電圧レベルを前記クロックに同期して前記第２の初期基準値と比較して第２の比較結果を生成する最小基準値検出用比較回路と、
該第２の比較結果が、該第２の初期基準値が該ノイズの電圧レベルよりも小さいことを示す毎に当該第２の比較結果をカウントして第２のカウント値を生成する第２のカウンタと、
該第２のカウント値をデジタル／アナログ変換して前記最小基準値を生成する第２のデジタル／アナログ変換部と、
前記最大基準値と前記最小基準値との間の電圧を前記ノイズ検出用比較回路の数に応じて分圧することにより、前記各ノイズ検出用比較回路に対して前記基準値をそれぞれ設定する分圧回路とから構成されていることを特徴とする請求項１又は２記載のノイズ測定回路。
【請求項４】
前記複数のノイズ検出用比較回路から出力される前記各比較結果に基づいて、所定の周期毎に前記ノイズの波形の変化の有無を検出し、前記クロック発生回路から発生する前記クロックの周波数を、前記ノイズの波形の変化が検出される周波数に設定するクロック周波数設定手段が設けられていることを特徴とする請求項１、２又は３記載のノイズ測定回路。
【請求項５】
前記クロック周波数設定手段は、
前記所定の周期毎に前記ノイズの波形の一致／不一致を検出し、前記クロック発生回路から発生する前記クロックの周波数を、前記ノイズの波形の不一致が検出される周波数に設定する構成とされていることを特徴とする請求項４記載のノイズ測定回路。
【請求項６】
前記クロック発生回路は、
前記複数のノイズ検出用比較回路に対して、それぞれ異なる位相で前記クロックを供給し、かつ、前記最大基準値検出用比較回路及び最小基準値検出用比較回路に対して、同一位相又は同一周期で前記クロックを供給する構成とされていることを特徴とする請求項３、４又は５記載のノイズ測定回路。
【請求項７】
入力信号に含まれるノイズの電圧レベルをクロックに同期して基準値と比較し、比較結果を生成する複数のノイズ検出用比較回路と、前記クロックを発生するクロック発生回路とを備えてなるノイズ測定回路に用いられ、
前記ノイズの電圧レベルを前記クロックに同期して第１の初期基準値と比較し、該第１の初期基準値が該ノイズの電圧レベルよりも小さいときに該第１の初期基準値を増大させて該ノイズの電圧レベルよりも大きくなった該第１の初期基準値を最大基準値として設定すると共に、前記ノイズの電圧レベルを前記クロックに同期して第２の初期基準値と比較し、該第２の初期基準値が該ノイズの電圧レベルよりも大きいときに該第２の初期基準値を減少させて該ノイズの電圧レベルよりも小さい該第２の初期基準値を最小基準値として設定し、かつ、前記最大基準値と前記最小基準値との間の電圧を前記複数のノイズ検出用比較回路の数に応じて分圧することにより、前記各ノイズ検出用比較回路に対して前記基準値をそれぞれ設定することを特徴とするノイズ測定方法。
【請求項８】
請求項１乃至６のいずれか一つのノイズ測定回路が設けられ、該ノイズ測定回路により電源ノイズを測定する構成とされていることを特徴とする大規模集積回路。
【請求項９】
前記ノイズ測定回路に対し、高周波ノイズを遮断して電源電圧を印加する低域通過フィルタが設けられていることを特徴とする請求項８記載の大規模集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ノイズ測定回路、該測定回路に用いられるノイズ測定方法及び該測定回路が設けられている大規模集積回路に係り、特に、ＬＳＩ（Large Scale Integrated circuit、大規模集積回路）などから発生する電源ノイズを測定する場合に用いて好適なノイズ測定回路、該測定回路に用いられるノイズ測定方法及び該測定回路が設けられている大規模集積回路に関する。
【背景技術】
【０００２】
近年、ＬＳＩの動作が著しく高速化され、これに伴って同ＬＳＩ内部で電源電圧や接地電位が変動し、高周波の電源ノイズが発生するようになっている。この種の電源ノイズは、無線機器の動作の障害（たとえば、受信品質の低下など）や、他の電子機器の異常動作を引き起こす原因となっている。特に、コンピュータなどでは、内部のクロックの周期に対応した電磁波の放射による電源ノイズのレベルが大きくなってきている。電源ノイズの増加は、信号伝搬の遅延に直結し、ＬＳＩの動作に対して悪影響を及ぼす。ＬＳＩの遅延設計では、このような電源ノイズの状態を正確に把握することが重要となるが、上記のように、同電源ノイズは、高周波化が進んでいるため、ＬＳＩの外部で観測しようとしても、高周波成分は観測点に至るまでに減衰し、精度の良い測定が極めて困難である。このような電源ノイズを高精度で観測するためには、ＬＳＩの内部での観測が必須であり、従来、この種の技術としては、たとえば、非特許文献１に記載されたものがある。
【０００３】
図８及び図９は、非特許文献１に記載された電源ノイズ測定回路の電気的構成を示す回路図である。
同図８に示すリファレンスユニットは、デジタル／アナログ（Ｄ／Ａ）コンバータ（ＤＡＣ）１，２と、最終ステージ３とを有している。ＤＡＣ１は、ＰＶＴ（Process/Voltage/Temperature ）条件により発生するリファレンスのオフセットと、＋／−のリファレンス電流Iref+ ，Iref- との不整合の校正に用いられる。ＤＡＣ２は、電源電圧の変動の検知に適した電圧の閾値をプログラムするために用いられる。最終ステージ３は、＋／−双方の極性のリファレンス電流Iref+ ，Iref- を生成するためのカレントミラー回路を有している。このリファレンスユニットは、１０〜２０ｍｖの測定分解能が得られるように設計され、ＤＣ電圧の設定により分解能が変化する。
【０００４】
同図９に示すディテクタモジュールは、上記リファレンスユニットで生成されたリファレンス電流Iref+ ，Iref- を用いて、これらに対応した電圧の閾値vref1 ，vref2 を決定し、図示しない制御ユニットからのデジタル信号により、リファレンス電流Iref+ ，Iref- の極性及び非同期／同期のキャプチャモードが制御される。この電源ノイズ測定回路では、概略的には、リファレンスユニットで生成されたリファレンス電流Iref+ ，Iref- をディテクタモジュールで受け、対応した電圧の閾値vref1 ，vref2 と電源電位Ｖｃｃ，Ｖｓｓとが比較され、比較結果が出力される。
【０００５】
また、特許文献１に記載された連続高周波ノイズの測定装置では、第１及び第２のトリガコントローラが、それぞれ、第１及び第２のトリガ信号を所定時間待って受けるので、第１及び第２のカウンタ、及び第１及び第２の比較器の処理を高速化させる必要がなく、安価に構成される。
【０００６】
特許文献２に記載されたＡ／Ｄ変換器では、１クロックサイクルで複数ビットの出力デジタル信号レジスタ値が決定されるので、従来のＡ／Ｄ変換時間が半分以下に短縮される。
【特許文献１】特開平０４−０９５８８０号公報（第４頁、図４）
【特許文献２】特開平０４−１７０２２４号公報（第３頁、図１）
【非特許文献１】Ali Muhtaroglu，ｅｔｃ、Intel Corporation,Logic Technology Development、“On-Die Droop Detector for Analog Sensing of Power Supply Noise”、2003 Symposium on VLSI Circuits Digest of Technical Papers
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の電源ノイズ測定回路では、次のような問題点があった。
すなわち、図８及び図９の電源ノイズ測定回路では、分解能が閾値vref1 ，vref2 によって固定的に決まるため、ノイズ波形に対応した測定が困難であり、時間分解能も１ＧＨｚ程度で固定されているため、周波数の低いノイズに対しては、データ数の割りに有効なデータが少ない。また、周波数の高いノイズに対しても、分解能以下でしか追随しないため、１ＧＨｚのノイズに対しても追随が困難である。さらに、閾値vref1 ，vref2 を振りながらノイズを測定するため、波形取得までに時間を要するとともに、１回だけ現れたノイズの波形に対しては追随できない可能性が高いという問題点がある。
【０００８】
また、特許文献１に記載された測定装置及び特許文献２に記載されたＡ／Ｄ変換器は、この発明とは目的及び構成が異なり、上記の問題点は、改善されない。
【０００９】
この発明は、上述の事情に鑑みてなされたもので、ＬＳＩ内部で発生している電源ノイズのレベルを波形に対応した最適な基準値及び時間間隔で測定し、高精度で波形を観測するノイズ測定回路を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、請求項１記載の発明は、入力信号に含まれるノイズの電圧レベルをクロックに同期して基準値と比較し、比較結果を生成する複数のノイズ検出用比較回路と、前記クロックを発生するクロック発生回路とを有するノイズ測定回路に係り、前記ノイズの電圧レベルを前記クロックに同期して第１の初期基準値と比較し、該第１の初期基準値が該ノイズの電圧レベルよりも小さいときに該第１の初期基準値を増大させて該ノイズの電圧レベルよりも大きくなった該第１の初期基準値を最大基準値として設定すると共に、前記ノイズの電圧レベルを前記クロックに同期して第２の初期基準値と比較し、該第２の初期基準値が該ノイズの電圧レベルよりも大きいときに該第２の初期基準値を減少させて該ノイズの電圧レベルよりも小さい該第２の初期基準値を最小基準値として設定し、かつ、前記最大基準値と前記最小基準値との間の電圧を前記複数のノイズ検出用比較回路の数に応じて分圧することにより、前記各ノイズ検出用比較回路に対して前記基準値をそれぞれ設定する基準値設定手段が設けられていることを特徴としている。
【００１１】
請求項２記載の発明は、請求項１記載のノイズ測定回路に係り、前記入力信号の高周波領域に含まれる前記ノイズを通過させる高域通過フィルタを有することを特徴としている。
【００１２】
請求項３記載の発明は、請求項１又は２記載のノイズ測定回路に係り、前記基準値設定手段は、前記ノイズの電圧レベルを前記クロックに同期して前記第１の初期基準値と比較して第１の比較結果を生成する最大基準値検出用比較回路と、該第１の比較結果が、該第１の初期基準値が該ノイズの電圧レベルよりも小さいことを示す毎に当該第１の比較結果をカウントして第１のカウント値を生成する第１のカウンタと、該第１のカウント値をデジタル／アナログ変換して前記最大基準値を生成する第１のデジタル／アナログ変換部と、前記ノイズの電圧レベルを前記クロックに同期して前記第２の初期基準値と比較して第２の比較結果を生成する最小基準値検出用比較回路と、該第２の比較結果が、該第２の初期基準値が該ノイズの電圧レベルよりも小さいことを示す毎に当該第２の比較結果をカウントして第２のカウント値を生成する第２のカウンタと、該第２のカウント値をデジタル／アナログ変換して前記最小基準値を生成する第２のデジタル／アナログ変換部と、前記最大基準値と前記最小基準値との間の電圧を前記ノイズ検出用比較回路の数に応じて分圧することにより、前記各ノイズ検出用比較回路に対して前記基準値をそれぞれ設定する分圧回路とから構成されていることを特徴としている。
【００１３】
請求項４記載の発明は、請求項１、２又は３記載のノイズ測定回路に係り、前記複数のノイズ検出用比較回路から出力される前記各比較結果に基づいて、所定の周期毎に前記ノイズの波形の変化の有無を検出し、前記クロック発生回路から発生する前記クロックの周波数を、前記ノイズの波形の変化が検出される周波数に設定するクロック周波数設定手段が設けられていることを特徴としている。
【００１４】
請求項５記載の発明は、請求項４記載のノイズ測定回路に係り、前記クロック周波数設定手段は、前記所定の周期毎に前記ノイズの波形の一致／不一致を検出し、前記クロック発生回路から発生する前記クロックの周波数を、前記ノイズの波形の不一致が検出される周波数に設定する構成とされていることを特徴としている。
【００１５】
請求項６記載の発明は、請求項３、４又は５記載のノイズ測定回路に係り、前記クロック発生回路は、前記複数のノイズ検出用比較回路に対して、それぞれ異なる位相で前記クロックを供給し、かつ、前記最大基準値検出用比較回路及び最小基準値検出用比較回路に対して、同一位相又は同一周期で前記クロックを供給する構成とされていることを特徴としている。
【００１６】
請求項７記載の発明は、ノイズ測定方法に係り、入力信号に含まれるノイズの電圧レベルをクロックに同期して基準値と比較し、比較結果を生成する複数のノイズ検出用比較回路と、前記クロックを発生するクロック発生回路とを備えてなるノイズ測定回路に用いられ、前記ノイズの電圧レベルを前記クロックに同期して第１の初期基準値と比較し、該第１の初期基準値が該ノイズの電圧レベルよりも小さいときに該第１の初期基準値を増大させて該ノイズの電圧レベルよりも大きくなった該第１の初期基準値を最大基準値として設定すると共に、前記ノイズの電圧レベルを前記クロックに同期して第２の初期基準値と比較し、該第２の初期基準値が該ノイズの電圧レベルよりも大きいときに該第２の初期基準値を減少させて該ノイズの電圧レベルよりも小さい該第２の初期基準値を最小基準値として設定し、かつ、前記最大基準値と前記最小基準値との間の電圧を前記複数のノイズ検出用比較回路の数に応じて分圧することにより、前記各ノイズ検出用比較回路に対して前記基準値をそれぞれ設定することを特徴としている。
【００１７】
請求項８記載の発明は、大規模集積回路に係り、請求項１乃至６のいずれか一つのノイズ測定回路が設けられ、該ノイズ測定回路により電源ノイズを測定する構成とされていることを特徴としている。
【００１８】
請求項９記載の発明は、請求項８記載の大規模集積回路に係り、前記ノイズ測定回路に対し、高周波ノイズを遮断して電源電圧を印加する低域通過フィルタが設けられていることを特徴としている。
【発明の効果】
【００１９】
この発明の構成によれば、ノイズの電圧レベルに基づいて最大基準値及び最小基準値が設定され、同最大基準値と同最小基準値との間の電圧がノイズ検出用比較回路の数に応じて分圧されることにより、同各ノイズ検出用比較回路に対して各基準値が設定されるので、比較的少ないハード構成で同ノイズの波形を高精度で観測できる。また、クロック周波数設定手段により、複数のノイズ検出用比較回路から出力される各比較結果に基づいて、所定の周期毎にノイズの波形の変化の有無が検出され、クロック発生回路から発生するクロックの周波数が、同ノイズの波形の変化が検出される周波数に設定されるので、効率的な波形観測を行うことができる。また、複数のノイズ検出用比較回路に対して、それぞれ異なる位相でクロックを供給し、かつ、最大基準値検出用比較回路及び最小基準値検出用比較回路に対して、同一位相又は同一周期で同クロックを供給する構成とされているので、ノイズのピークを検出する確率が高くなり、より高精度でノイズの波形の観測を行うことができる。
【００２０】
また、大規模集積回路に同ノイズ測定回路が設けられているので、同大規模集積回路内部の電源ノイズを高精度で観測できる。また、この大規模集積回路に、高周波ノイズを遮断してノイズ測定回路に電源電圧を印加する低域通過フィルタが設けられているので、同ノイズ測定回路は、少ないハード構成と相俟って同大規模集積回路内部の任意の場所へ配置することができ、観測したいノイズ波形を任意に得ることができる。
【発明を実施するための最良の形態】
【００２１】
ノイズの電圧レベルに基づいて最大基準値及び最小基準値が設定され、同最大基準値と同最小基準値との間の電圧がコンパレータの数に応じて抵抗で分圧されることにより、同各コンパレータに対して各基準値が設定されるノイズ測定回路を提供する。
【実施例１】
【００２２】
図１は、この発明の第１の実施例である電源ノイズ測定回路の電気的構成を示す回路図である。
この例の電源ノイズ測定回路は、同図に示すように、高域通過フィルタ（ハイパスフィルタ、ＨＰＦ）２１と、コンパレータ２２，２３，２４，２５，２６と、カウンタ（1b UP Counter ）２７と、カウンタ（6b UP Counter ）２８と、Ｄ／Ａコンバータ（ＤＡＣ）２９ａ，２９ｂと、インバータ３０と、カウンタ（1b UP Counter ）３１と、カウンタ（6b Down Counter ）３２と、ＶＣＯ（Voltage Controlled Oscillator 、電圧制御発振器）３３と、抵抗３４，３５，３６，３７と、フリップフロップ（ＦＦ）３８，３９，４０，４１，４２，４３と、イクスクルーシブノア（ＥｘＮＯＲ）回路４４，４５と、フリップフロップ（ＦＦ）４６，４７，４８，４９とから構成されている。
【００２３】
ＨＰＦ２１は、入力信号ｉｎの高周波領域に含まれるノイズ（Noise ）ｉｚを通過させる。ＶＣＯ３３は、この実施例では、所定の周波数（たとえば、３ＧＨｚ程度）に固定されたクロックｃｋを発生する。コンパレータ２４は、入力信号ｉｎに含まれるノイズｉｚの電圧レベルをクロックｃｋに同期して基準値ｈａと比較し、比較結果Ａを生成する。コンパレータ２５は、ノイズｉｚの電圧レベルをクロックｃｋに同期して基準値ｈｂと比較し、比較結果Ｂを生成する。コンパレータ２６は、ノイズｉｚの電圧レベルをクロックｃｋに同期して基準値ｈｃと比較し、比較結果Ｃを生成する。コンパレータ２２は、ノイズｉｚの電圧レベルをクロックｃｋに同期して第１の初期基準値ｈ１と比較して第１の比較結果Ｄを生成する。コンパレータ２３は、ノイズｉｚの電圧レベルをクロックｃｋに同期して第２の初期基準値ｈ２と比較して第２の比較結果Ｅを生成する。
【００２４】
カウンタ２７は、１ビットのアップカウンタで構成され、コンパレータ２２からの第１の比較結果Ｄをカウントしてカウント値ａを生成する。カウンタ２８は、たとえば６ビットのアップカウンタで構成され、カウンタ２７からのカウント値ａをカウントしてカウント値ｂを生成する。また、カウント値ｂは、高レベル基準値Ｖref_Ｈとしても出力されるようになっている。これらのカウンタ２７，２８により、第１のカウンタが構成されている。第１のカウンタは、上記第１の比較結果Ｄが、第１の初期基準値ｈ１がノイズｉｚの電圧レベルよりも小さいことを示す毎に同第１の比較結果Ｄをカウントして第１のカウント値（カウント値ｂ）を生成する。ＤＡＣ２９ａは、カウント値ｂが“１”増加する毎にカウンタ２７をリセットすると共に、変化しなくなった同カウント値ｂをＤ／Ａ変換して最大基準値ｈｍを生成する。
【００２５】
インバータ３０は、コンパレータ２３からの第２の比較結果Ｅを反転して反転信号Ｅｂを出力する。カウンタ３１は、１ビットのアップアップカウンタで構成され、反転信号Ｅｂを入力することにより、コンパレータ２３からの第２の比較結果Ｅを間接的にカウントしてカウント値ｃを生成する。カウンタ３２は、たとえば６ビットのダウンカウンタで構成され、カウンタ３１からのカウント値ｃをカウントしてカウント値ｄを生成する。また、カウント値ｄは、低レベル基準値Ｖref_Ｌとしても出力されるようになっている。これらのカウンタ３１，３２により、第２のカウンタが構成されている。第２のカウンタは、上記第２の比較結果Ｅが、第２の初期基準値ｈ２がノイズｉｚの電圧レベルよりも小さいことを示す毎に同第２の比較結果Ｅをカウントして第２のカウント値（カウント値ｄ）を生成する。ＤＡＣ２９ｂは、カウント値ｄが“１”減少する毎にカウンタ３１をリセットすると共に、変化しなくなった同カウント値ｄをＤ／Ａ変換して最小基準値ｈｎを生成する。抵抗３４，３５，３６，３７は、最大基準値ｈｍと最小基準値ｈｎとの間の電圧をコンパレータ２４，２５，２６の数に応じて分圧することにより、同各コンパレータ２４，２５，２６に対して基準値ｈａ，ｈｂ，ｈｃをそれぞれ設定する。
【００２６】
ＦＦ３８，３９は、コンパレータ２４からの比較結果Ａをクロックｃｋに同期して取り込んで比較結果ＦＡとして出力する。ＦＦ４０，４１は、コンパレータ２５からの比較結果Ｂをクロックｃｋに同期して取り込んで比較結果ＦＢとして出力する。ＦＦ４２，４３は、コンパレータ２６からの比較結果Ｃをクロックｃｋに同期して取り込んで比較結果ＦＣとして出力する。
【００２７】
ＥｘＮＯＲ回路４４は、比較結果ＦＡと比較結果ＦＢとの一致／不一致を判定してエンコード信号ＥＡを出力する。ＥｘＮＯＲ回路４５は、比較結果ＦＢと比較結果ＦＣとの一致／不一致を判定してエンコード信号ＥＢを出力する。ＦＦ４６，４７は、エンコード信号ＥＡをクロックｃｋに同期して取り込んでエンコード信号OUT0として出力する。ＦＦ４８，４９は、エンコード信号ＥＢをクロックｃｋに同期して取り込んでエンコード信号OUT1として出力する。
【００２８】
図２は、図１の電源ノイズ測定回路が設けられているＬＳＩの要部の構成を示す図である。
このＬＳＩでは、同図２に示すように、図１の電源ノイズ測定回路として、ノイズ測定回路コア５１が設けられ、また、ｐチャネル型ＭＯＳＦＥＴ（ｐＭＯＳ）５２、及びｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳ）５３が設けられている。ノイズ測定回路コア５１には、電源ノイズの測定の対象となる電源電圧（ＶＤＤ２）が入力信号ｉｎとして入力されるようになっている。ｐＭＯＳ５２は抵抗と等価であり、ｎＭＯＳ５３はキャパシタと等価である。これらのｐＭＯＳ５２及びｎＭＯＳ５３により、ノイズ測定回路コア５１に対し、コア電源（ＶＤＤ）の高周波ノイズを遮断して電源電圧をコアＧＮＤとの間で印加する低域通過フィルタが構成されている。
【００２９】
図３は、図１の電源ノイズ測定回路により得られる電源ノイズの測定結果を示す図であり、縦軸に電圧レベル、及び横軸に時間がとられている。
この図を参照して、この例の電源ノイズ測定回路に用いられる電源ノイズ測定方法の処理内容について説明する。
この電源ノイズ測定方法では、入力信号ｉｎに含まれるノイズｉｚの電圧レベルがクロックｃｋに同期して第１の初期基準値ｈ１と比較され、同第１の初期基準値ｈ１が同ノイズｉｚの電圧レベルよりも小さいときに同第１の初期基準値ｈ１を増大させて同ノイズｉｚの電圧レベルよりも大きくなった同第１の初期基準値ｈ１が最大基準値ｈｍとして設定される。また、同ノイズｉｚの電圧レベルがクロックｃｋに同期して第２の初期基準値ｈ２と比較され、同第２の初期基準値ｈ２が同ノイズｉｚの電圧レベルよりも大きいときに同第２の初期基準値ｈ２を減少させて同ノイズｉｚの電圧レベルよりも小さい同第２の初期基準値ｈ２が最小基準値ｈｎとして設定される。そして、最大基準値ｈｍと最小基準値ｈｎとの間の電圧がコンパレータ（ノイズ検出用比較回路）２４，２５，２６の数に応じて分圧されることにより、同各コンパレータ２４，２５，２６に対して各基準値ｈａ，ｈｂ，ｈｃが設定される。
【００３０】
すなわち、入力信号ｉｎは、ＨＰＦ２１でＤＣ（直流）成分がカットされ、同ＨＰＦ２１から、たとえば１／２ＶＤＤのＤＣ電圧が重畳されたノイズｉｚが出力される。このとき、入力信号ｉｎのＡＣ（交流）成分は、そのまま出力されるので、ノイズ量の高周波成分が損なわれることはない。ノイズｉｚは、コンパレータ２２，２３，２４，２５，２６へ入力される。コンパレータ２２では、ノイズｉｚの電圧レベルがクロックｃｋに同期して第１の初期基準値ｈ１と比較されて第１の比較結果Ｄが生成される。また、コンパレータ２３では、ノイズｉｚの電圧レベルがクロックｃｋに同期して第２の初期基準値ｈ２と比較されて第２の比較結果Ｅが生成される。この場合、第１の初期基準値ｈ１及び第２の初期基準値ｈ２は、たとえば１／２ＶＤＤに設定されている。
【００３１】
初期の段階では、第１の初期基準値ｈ１及び第２の初期基準値ｈ２は、ノイズｉｚの電圧レベルに比較して高い場合と低い場合とが混在しているため、コンパレータ２２からの第１の比較結果Ｄ及びコンパレータ２３からの第２の比較結果Ｅは、“０”と“１”とが混在している。このため、カウンタ２７，３１のカウント値ａ，ｃが“０”から“１”に遷移し、カウンタ２８により、最初のカウント値から１だけカウントアップしたカウント値ｂがＤＡＣ２９ａへ送出され、また、カウンタ３２により、最初のカウント値から１だけカウントダウンしたカウント値ｄがＤＡＣ２９ｂへ送出される。カウント値ｂはＤＡＣ２９ａでＤ／Ａ変換され、同ＤＡＣ２９ａから同カウント値ｂに対応して増大した第１の初期基準値ｈ１が出力される。また、カウント値ｄはＤＡＣ２９ｂでＤ／Ａ変換され、同ＤＡＣ２９ｂから同カウント値ｄに対応して減少した第２の初期基準値ｈ２が出力される。そして、再び、コンパレータ２２では、ノイズｉｚの電圧レベルがクロックｃｋに同期して、上記増大した第１の初期基準値ｈ１と比較されて第１の比較結果Ｄが生成される。また、コンパレータ２３では、ノイズｉｚの電圧レベルがクロックｃｋに同期して、上記減少した第２の初期基準値ｈ２と比較されて第２の比較結果Ｅが生成される。このとき、ＤＡＣ２９ａ，２９ｂから、リセット信号ＲＳＴａ，ＲＳＴｂが出力され、カウンタ２７，３１のカウント値ａ，ｃが０にリセットされる。
【００３２】
上記の動作が繰り返され、第１の初期基準値ｈ１はノイズｉｚの電圧レベルに比較して大きくなり、第２の初期基準値ｈ２がノイズｉｚの電圧レベルに比較して小さくなる。この状態になると、カウンタ２７，３１のカウント値ａ，ｃは変化しなくなるため、カウンタ２８，３２のカウント値ｂ，ｄも変化しなくなり、カウントのアップ／ダウン動作が停止する。これにより、変化しなくなったカウント値ｂがＤＡＣ２９ａによりＤ／Ａ変換されて最大基準値ｈｍが生成され、また、変化しなくなったカウント値ｄがＤＡＣ２９ｂによりＤ／Ａ変換されて最小基準値ｈｎが生成される。最大基準値ｈｍと最小基準値ｈｎとの間の電圧は、抵抗３４，３５，３６，３７により分圧され、各コンパレータ２４，２５，２６に対して基準値ｈａ，ｈｂ，ｈｃがそれぞれ設定される。この場合、基準値ｈａ，ｈｂ，ｈｃは、最大基準値ｈｍと最小基準値ｈｎとの間の電圧の、たとえば３／４、２／４及び１／４にそれぞれ設定される。
【００３３】
ノイズｉｚの電圧レベルは、コンパレータ２４によりクロックｃｋに同期して基準値ｈａと比較され、同コンパレータ２４から比較結果Ａが生成される。また、ノイズｉｚの電圧レベルは、コンパレータ２５によりクロックｃｋに同期して基準値ｈｂと比較され、同コンパレータ２５から比較結果Ｂが生成される。ノイズｉｚの電圧レベルは、コンパレータ２６によりクロックｃｋに同期して基準値ｈｃと比較され、同コンパレータ２６から比較結果Ｃが生成される。比較結果Ａは、クロックｃｋに同期してＦＦ３８，３９に取り込まれて比較結果ＦＡとして出力される。比較結果Ｂは、クロックｃｋに同期してＦＦ４０，４１に取り込まれて比較結果ＦＢとして出力される。比較結果Ｃは、クロックｃｋに同期してＦＦ４２，４３に取り込まれて比較結果ＦＣとして出力される。
【００３４】
比較結果ＦＡと比較結果ＦＢとは、ＥｘＮＯＲ回路４４でビット間の一致／不一致が判定され、同ＥｘＮＯＲ回路４４からエンコード信号ＥＡが出力される。また、比較結果ＦＢと比較結果ＦＣとは、ＥｘＮＯＲ回路４５でビット間の一致／不一致が判定され、同ＥｘＮＯＲ回路４５からエンコード信号ＥＢが出力される。エンコード信号ＥＡは、クロックｃｋに同期してＦＦ４６，４７に取り込まれてエンコード信号OUT0として出力される。エンコード信号ＥＢは、クロックｃｋに同期してＦＦ４８，４９に取り込まれてエンコード信号OUT1として出力される。
【００３５】
この場合、コンパレータ２４，２５，２６からの比較結果（Ａ，Ｂ，Ｃ）は、（１，１，１）、（０，１，１）、（０，０，１）又は（０，０，０）の４通りとなるので、エンコード信号（OUT0，OUT1）が、（１，１）、（０，１）、（１，０）又は（１，１）の４通りとなる。このエンコード信号（OUT0，OUT1）により、ノイズｉｚの状態変化が分かる。また、比較結果（Ａ，Ｂ，Ｃ）が（１，１，１）又は（０，０，０）のとき、エンコード信号（OUT0，OUT1）が同一となるが、波形に戻す際には、（１，１，１）か（０，０，０）は明白であり、大きな問題とはならない。エンコード信号（OUT0，OUT1）は、外部へデジタル信号として出力される。このエンコード信号（OUT0，OUT1）は、等長配線で引き出すことが望ましい。
【００３６】
ノイズｉｚの電圧レベルと基準値ｈａ，ｈｂ，ｈｃとの大小比較の結果は、たとえば図３中の波形点“▲”で示される。この場合、ＶＣＯ３３のクロックｃｋの周波数よりも高速なノイズに対しては、一部捕捉できない箇所ができる可能性があるが、後は精度とリソース（回路面積を犠牲にしてＶＣＯ３３を高速化したりコンパレータ数を増加する）とのトレードオフで仕様を決めれば良い。また、エンコード信号（OUT0，OUT1）は、ＬＳＩの外部でオシロスコープで観測することも可能であり、また、ＲＡＭ（Randam Access Memory）などに取り込んでデータストレージしても良い。また、最終的に決まった高レベル基準値Ｖref_Ｈ及び低レベル基準値Ｖref_Ｌは、ノイズｉｚの電圧方向の情報として外部に出力される。
【００３７】
以上のように、この第１の実施例では、ノイズｉｚの電圧レベルに基づいて最大基準値ｈｍ及び最小基準値ｈｎが設定され、同最大基準値ｈｍと同最小基準値ｈｎとの間の電圧がコンパレータ２４，２５，２６の数に応じて抵抗３４，３５，３６，３７で分圧されることにより、同各コンパレータ２４，２５，２６に対して各基準値ｈａ，ｈｂ，ｈｃが設定されるので、比較的少ないハード構成で同ノイズｉｚの波形が高精度で観測される。この場合、ノイズｉｚの周波数成分が明確になり、伝播してきている回路ブロックの影響が定量的に把握され、的確な対策を行うことができる。また、ノイズ測定回路コア５１が低域通過フィルタを介してコア電源（ＶＤＤ）に接続されているため、少ないハード構成と相俟ってＬＳＩ内部の任意の場所へ配置することができ、観測したいノイズ波形が任意に得られる。
【実施例２】
【００３８】
図４は、この発明の第２の実施例である電源ノイズ測定回路の電気的構成を示す回路図であり、第１の実施例を示す図１中の要素と共通の要素には共通の符号が付されている。
この例の電源ノイズ測定回路では、同図４に示すように、図１中のＶＣＯ３３に代えて、他の機能が付加されたＶＣＯ３３Ａが設けられ、また、ＦＦ６１，６２，６３，６４、一致回路６５，６６，６７、カウンタ（1b UP Counter ）６８、及びカウンタ（6b Down Counter ）６９が設けられている。ＦＦ６１，６２は、ＦＦ４６，４７に縦続接続されている。ＦＦ４６，４７，６１，６２は、ＥｘＮＯＲ回路４４からのエンコード信号ＥＡをクロックｃｋに同期して順次取り込み、所定の周期（この実施例では、４クロック期間）に対応した同エンコード信号ＥＡを保持する。
【００３９】
ＦＦ６３，６４は、ＦＦ４８，４９に縦続接続されている。ＦＦ４８，４９，６３，６４は、ＥｘＮＯＲ回路４５からのエンコード信号ＥＢをクロックｃｋに同期して順次取り込み、所定の周期（４クロック期間）に対応した同エンコード信号ＥＢを保持する。一致回路６５は、ＦＦ４６，４７，６１，６２に保持されている各エンコード信号ＥＡの一致／不一致を検出して判定信号ｅを出力する。一致回路６６は、ＦＦ４８，４９，６３，６４に保持されている各エンコード信号ＥＢの一致／不一致を検出して判定信号ｆを出力する。一致回路６７は、一致回路６５からの判定信号ｅ及び一致回路６６からの判定信号ｆの一致／不一致を検出して判定信号ｇを出力する。
【００４０】
カウンタ６８は、１ビットのアップカウンタで構成され、一致回路６７からの判定信号ｇが判定信号ｅと判定信号ｆとの一致を示す毎に、同判定信号ｇをカウントしてカウント値ｋを生成し、判定信号ｇが同判定信号ｅと同判定信号ｆとの不一致を示すまで同判定信号ｇをカウントする。ダウンカウンタ６９は、たとえば６ビットのダウンカウンタで構成され、カウンタ６８からのカウント値ｋをカウントしてカウント値ｐを生成する。また、カウント値ｐは、ノイズｉｚの波形の変化が検出されるクロックｃｋの周波数に対応したクロック周波数情報Ｔｓａｍとしても出力されるようになっている。ＶＣＯ３３Ａは、カウント値ｐが“１”増加する毎にカウンタ６８をリセットすると共に、同カウント値ｐに対応した周波数のクロックｃｋを発生する。他は、図１と同様の構成である。
【００４１】
図５は、図４の電源ノイズ測定回路が設けられているＬＳＩの要部の構成を示す図であり、第１の実施例を示す図２中の要素と共通の要素には共通の符号が付されている。
このＬＳＩでは、同図５に示すように、図２中のノイズ測定回路コア５１に代えて、異なる構成のノイズ測定回路コア５１Ａが設けられている。ノイズ測定回路コア５１Ａは、ノイズ測定回路コア５１の機能に加え、クロック周波数情報Ｔｓａｍを出力する。
【００４２】
この電源ノイズ測定回路では、コンパレータ２４，２５，２６から出力される比較結果Ａ，Ｂ，Ｃに基づいて、所定の周期毎にノイズｉｚの波形の変化の有無が検出され、ＶＣＯ３３Ａから発生するクロックｃｋの周波数がノイズｉｚの波形の変化が検出される周波数に設定される。この場合、所定の周期毎にノイズｉｚの波形の一致／不一致が検出され、ＶＣＯ３３Ａから発生するクロックｃｋの周波数が、ノイズｉｚの波形の不一致が検出される周波数に設定される。
【００４３】
すなわち、一致回路６７からの判定信号ｇが判定信号ｅと判定信号ｆとの一致を示すとき、ノイズｉｚの波形が変化していないことになる。波形が変化しなければ、カウンタ６８のカウント値ｋが初期値の“０”から“１”へ変化するので、カウンタ６９ｋのカウント値ｐが減少し、動作開始時に最大値に設定されたＶＣＯ３３Ａからのクロックｃｋの周波数が同カウント値ｐに対応して低下する。このとき、ＶＣＯ３３Ａからリセット信号ＲＳＴｃが出力され、カウンタ６８のカウント値ｋが０にリセットされる。この動作を繰り返すことにより、ノイズｉｚの波形の変化に対応した適正な時間間隔で同波形が観測される。ここで最終的に設定されたクロックｃｋの周波数に対応したカウント値ｐが、クロック周波数情報Ｔｓａｍとして出力される。
【００４４】
また、第１の実施例と同様に、ＦＦ４７，４９の出力側からエンコード信号（OUT0，OUT1）を取り出し、ＲＡＭにデータストレージする場合、同ＲＡＭのリソースが無駄なく使用され、効率的な波形観測が行われる。また、エンコード信号（OUT0，OUT1）をＲＡＭにデータストレージせず、オシロスコープで観測する場合でも、クロック周波数情報Ｔｓａｍに基づいて同オシロスコープの時間分解能を調整することにより、同オシロスコープのメモリへ可能な限り多くの波形情報が取り込まれる。
【００４５】
以上のように、この第２の実施例では、所定の周期毎にノイズｉｚの波形の一致／不一致が検出され、ＶＣＯ３３Ａから発生するクロックｃｋの周波数が、ノイズｉｚの波形の不一致が検出される周波数に設定されるので、第１の実施例の利点に加え、効率的な波形観測が行われる。
【実施例３】
【００４６】
図６は、この発明の第３の実施例である電源ノイズ測定回路の電気的構成を示す回路図である。
この例の電源ノイズ測定回路では、同図６に示すように、図１中のＶＣＯ３３に代えて、異なる構成のＶＣＯ３３Ｂが設けられている。ＶＣＯ３３Ｂは、ＶＣＯ３３の機能に加え、クロックｃｋを遅延して出力する遅延回路が設けられ、クロックｃｋに対して、たとえば１／４周期、１／２周期、３／４周期、及び１周期遅延してクロックｄ１，ｄ２，ｄ３，ｄ４を出力する。クロックｃｋはコンパレータ２２、クロックｄ１はコンパレータ２４、クロックｄ２はコンパレータ２５、クロックｄ３はコンパレータ２６、及びクロックｄ４がコンパレータ２３に供給される。他は、図１と同様の構成である。
【００４７】
図７は、図６の電源ノイズ測定回路により得られる測定結果を示す図であり、縦軸に電圧レベル、及び横軸に時間がとられている。
この図を参照して、この例の電源ノイズ測定回路に用いられる電源ノイズ測定方法の処理内容について説明する。
この電源ノイズ測定方法では、コンパレータ２４，２５，２６に対して、それぞれ異なる位相でクロックｄ１，ｄ２，ｄ３が供給され、かつ、コンパレータ２２，２３に対して、同一周期でクロックｃｋ，ｄ４が供給される。これにより、図７に示すように、ノイズｉｚを検出する時間の分解能が増大するため、第１の実施例の利点に加え、ノイズｉｚのピークが検出される確率が高くなり、より高精度でノイズｉｚの波形の観測が行われる。
【００４８】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成は同実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。
たとえば、ノイズ検出用比較回路としてのコンパレータ２４，２５，２６の数は、上記各実施例に限定されず、用途に合わせて増減し、抵抗３４，３５，３６，３７の数も、コンパレータの数に対応して増減しても良い。また、コンパレータ２４，２５，２６の後段の構成についても、上記各実施例に限定されない。また、第３の実施例では、図６中のクロックｃｋがコンパレータ２２に供給され、クロックｄ４がコンパレータ２３に供給されているが、同クロックｃｋが同コンパレータ２２及びコンパレータ２３に同一位相で供給されるように接続しても良い。また、上記各実施例では、ＬＳＩにおける電源ノイズを測定する例を示したが、この発明は、電源ノイズに限らず、ピークレベルが不明な他のノイズの測定に用いても、上記実施例とほぼ同様の作用、効果が得られる。
【産業上の利用可能性】
【００４９】
この発明は、ＬＳＩなどから発生する電源ノイズを測定する場合全般に適用でき、特に、コンピュータ関連の産業におけるＬＳＩの開発の分野で用いて有効である。また、ピークレベルが不明な信号に対するＡ／Ｄ変換器にも応用できる。
【図面の簡単な説明】
【００５０】
【図１】この発明の第１の実施例である電源ノイズ測定回路の電気的構成を示す回路図である。
【図２】図１の電源ノイズ測定回路が設けられているＬＳＩの要部の構成を示す図である。
【図３】図１の電源ノイズ測定回路により得られる電源ノイズの測定結果を示す図である。
【図４】この発明の第２の実施例である電源ノイズ測定回路の電気的構成を示す回路図である。
【図５】この発明の第３の実施例である電源ノイズ測定回路の電気的構成を示す回路図である。
【図６】図５の電源ノイズ測定回路により得られる電源ノイズの測定結果を示す図である。
【図７】図６の電源ノイズ測定回路が設けられているＬＳＩの要部の構成を示す図である。
【図８】非特許文献１に記載された電源ノイズ測定回路の電気的構成を示す回路図である。
【図９】非特許文献１に記載された電源ノイズ測定回路の電気的構成を示す回路図である。
【符号の説明】
【００５１】
２１      高域通過フィルタ（ＨＰＦ）
２２      コンパレータ（最大基準値検出用比較回路、基準値設定手段の一部）
２３      コンパレータ（最小基準値検出用比較回路、基準値設定手段の一部）
２４，２５，２６      コンパレータ（ノイズ検出用比較回路）
２７      カウンタ（1b UP Counter 、第１のカウンタの一部）
２８      カウンタ（6b UP Counter 、第１のカウンタの一部）
２９ａ      Ｄ／Ａコンバータ（第１のデジタル／アナログ変換部）
２９ｂ      Ｄ／Ａコンバータ（第２のデジタル／アナログ変換部）
３０      インバータ（第２のカウンタの一部）
３１      カウンタ（1b UP Counter 、第２のカウンタの一部）
３２      カウンタ（6b Down Counter 、第２のカウンタの一部）
３３，３３Ａ，３３Ｂ      電圧制御発振器（Voltage Controlled Oscillator 、ＶＣＯ、クロック発生回路）
３４，３５，３６，３７      抵抗（分圧回路）
４６，４７，４８，４９，６１，６２，６３，６４      フリップフロップ（ＦＦ、クロック周波数設定手段の一部）
６５，６６，６７      一致回路（クロック周波数設定手段の一部）
６８      アップカウンタ（1b UP Counter 、クロック周波数設定手段の一部）
６９      ダウンカウンタ（6b Down Counter 、クロック周波数設定手段の一部）
【図１】
2007120945.tif 000003
【図２】
2007120945.tif 000004
【図３】
2007120945.tif 000005
【図４】
2007120945.tif 000006
【図５】
2007120945.tif 000007
【図６】
2007120945.tif 000008
【図７】
2007120945.tif 000009
【図８】
2007120945.tif 000010
【図９】
2007120945.tif 000011