(57)【要約】【課題】  安価に構成できるメモリ回路を提供する。【解決手段】  各々カルコゲナイドからなり相互に直列に接続された第１及び第２の抵抗素子２，３と、第１の抵抗素子と第２の抵抗素子との接続点に入力端子が接続されたインバータ４とを備える。インバータ４は、カルコゲナイドからなる第３の抵抗素子５と、第３の抵抗素子５を負荷とするトランジスタ６と、を備える。第１乃至第３の抵抗素子３，４，５を構成するカルコゲナイドが、データを書き込む前の状態で非晶質となる。インバータ動作を利用するので、データの読み出しにセンスアンプ、コンパレータなどを用いずにＨ／Ｌのデータレベルを直接読み込むことが可能となり、安価に構成できる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
各々カルコゲナイドからなり相互に直列に接続された第１及び第２の抵抗素子と、
前記第１の抵抗素子と前記第２の抵抗素子との接続点に入力端子が接続されたインバータと、
を備えて構成されていることを特徴とするメモリ回路。
【請求項２】
前記インバータは、カルコゲナイドからなる第３の抵抗素子と、該第３の抵抗素子を負荷とするトランジスタと、を備えて構成されていることを特徴とする請求項１に記載のメモリ回路。
【請求項３】
前記インバータは、Ｐチャンネル型或いはＮチャンネル型の縦積みのＣＭＯＳインバータからなることを特徴とする請求項１又は２に記載のメモリ回路。
【請求項４】
全ての前記抵抗素子を構成するカルコゲナイドが、データを書き込む前の状態で非晶質となっていることを特徴とする請求項１乃至３の何れか一項に記載のメモリ回路。
【請求項５】
絶縁性基板上に形成されていることを特徴とする請求項１乃至４の何れか一項に記載のメモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ回路に関する。
【背景技術】
【０００２】
近年の技術の発展に伴い、カルコゲナイド薄膜の相変化による抵抗値の変化を利用した不揮発性メモリの様な半導体装置が実用化されている（例えば、特許文献１）。
【０００３】
図２は、特許文献１の図１に記載されている従来の半導体装置のメモリ回路１０００を示す回路図である。
【０００４】
図２に示すように、従来のメモリ回路１０００は、相変化素子（カルコゲナイド抵抗）１００１と、この相変化素子１００１の一端に接続されたビット線ＢＬ１００２と、相変化素子１００１の他端にドレイン端子が接続されたスイッチングトランジスタ１００３、１００４と、このうちスイッチングトランジスタ１００３のゲート端子に接続されたライトワード線ＷＷＬ１００５と、スイッチングトランジスタ１００４のゲート端子に接続された共通ワード線ＣＷＬ１００６と、スイッチングトランジスタ１００３，１００４のソース端子に接続された電源線Ｖｓｓ１００７と、を備えている。
【０００５】
このように構成されたメモリ回路１０００において、データ書き込みの際には、選択行の共通ワード線ＣＷＬ１００６及びライトワード線ＷＷＬ１００５の両方にＨレベルの信号を入力し、スイッチングトランジスタ１００３，１００４の両方をオンさせる。この際、データ書き込み電流のパターン（電流レベルおよび供給時間）により、書き込まれるデータが決まる。
【０００６】
他方、データの読み出しは、共通ワード線ＣＷＬ１００６及びライトワード線ＷＷＬ１００５のうち共通ワード線ＣＷＬ１００６のみをＨレベルにすることにより、スイッチングトランジスタ１００３，１００４のうちスイッチングトランジスタ１００４のみをオンさせ、ビット線ＢＬ１００２と電源線Ｖｓｓ１００７との間の抵抗値により書き込まれているデータの種類を判断する。
【特許文献１】特開２００５−７１５００号公報（第２２頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、従来のメモリ回路１０００では抵抗値の大小をセンスアンプ及びコンパレータ（共に図示せず）を使ってＨ／Ｌのデータパターンを判断していたため、センスアンプ及びコンパレータは高精度のものが必要であり、通常は単結晶シリコン基板に形成されたＣＭＯＳ回路をベースに構成する必要があった。つまり、メモリの状態を検出するためにセンスアンプやコンパレータなどの回路が必要であり、複雑で高価であった。
【０００８】
また、ガラスをベースにしたＴＦＴ基板などではシリコンチップをＴＦＴ基板に接着しなくてはならず、メモリ回路１０００をＴＦＴ基板に組み込むのは割高になってしまっていた。
【０００９】
本発明は、上記のような問題点を解決するためになされたもので、センスアンプやコンパレータなどの回路を必要とせず、安価に構成できるメモリ回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明のメモリ回路は、各々カルコゲナイドからなり相互に直列に接続された第１及び第２の抵抗素子と、前記第１の抵抗素子と前記第２の抵抗素子との接続点に入力端子が接続されたインバータと、を備えて構成されていることを特徴としている。
【００１１】
本発明のメモリ回路においては、前記インバータは、カルコゲナイドからなる第３の抵抗素子と、該第３の抵抗素子を負荷とするトランジスタと、を備えて構成されていることが好ましい。
【００１２】
本発明のメモリ回路においては、前記インバータは、Ｐチャンネル型或いはＮチャンネル型の縦積みのＣＭＯＳインバータからなることが好ましい。
【００１３】
本発明のメモリ回路においては、全ての前記抵抗素子を構成するカルコゲナイドが、データを書き込む前の状態で非晶質となっていることが好ましい。
【００１４】
本発明のメモリ回路は、絶縁性基板上に形成されていることが好ましい。
【００１５】
また、本発明の液晶表示装置は、本発明のメモリ回路を備えることを特徴としている。
【発明の効果】
【００１６】
本発明によれば、メモリ回路を安価に構成することができる。
【００１７】
すなわち、例えば、ガラスあるいはプラスチック基板に形成したＴＦＴを使い、センスアンプ、コンパレータなどを用いることなく、メモリに書き込まれたデータのＨ／Ｌが直接出力されるため全てデジタルデータとして扱うことができる。よって、高精度な回路素子が不要で、かつ、ＴＦＴ基板作成工程で作られた回路素子が利用できるためである。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して、本発明に係る実施形態について説明する。
【００１９】
図１は本実施形態に係るメモリ回路１００を示す回路図である。
【００２０】
図１に示すように、本実施形態に係るメモリ回路１００は、電源電流を供給する電源線Ｖｄｄ１と、この電源線Ｖｄｄ１に相互に直列に接続された２つのカルコゲナイド抵抗（第１及び第２の抵抗素子）２、３と、この２つのカルコゲナイド抵抗２，３どうしの接続点であるＡ点に入力端子が接続されたインバータ４と、を備えている。
【００２１】
インバータ４は、カルコゲナイド抵抗（第３の抵抗素子）５と、このカルコゲナイド抵抗５を負荷とするＴＦＴ（トランジスタ）６とにより構成されている。
【００２２】
カルコゲナイド抵抗５は、一端が電源線Ｖｄｄ１に接続され、他端がＴＦＴ６のソース端子に接続されている。
【００２３】
ＴＦＴ６のゲート端子はＡ点に接続され、ＴＦＴ６とカルコゲナイド抵抗５との接続点にはビット線Ｂ７が接続されている。
【００２４】
更に、ＴＦＴ６のドレイン端子は、カルコゲナイド抵抗３の２つの端子のうちカルコゲナイド抵抗２に接続されている端子とは反対側の端子に接続されている。
【００２５】
なお、ＴＦＴ６のゲート端子は、インバータ４の入力端子を構成する。
【００２６】
カルコゲナイド抵抗２，３，５は、それぞれカルコゲナイドからなる抵抗素子である。
【００２７】
メモリ回路１００は、更に、セット／リセット（Ｓ／Ｒ）用ＴＦＴ８と、Ｓ／Ｒ信号線Ｓ／Ｒ９と、選択用ＴＦＴ１０と、ワード線Ｗ１１と、を備えている。
【００２８】
このうちセット／リセット用ＴＦＴ８のソース端子は電源線Ｖｄｄ１に、ドレイン端子はＡ点に、ゲート端子はＳ／Ｒ信号線Ｓ／Ｒ９に、それぞれ接続されている。
【００２９】
また、選択用ＴＦＴ１０は、ワード線Ｗ１１の選択に用いられるものであり、そのソース端子はカルコゲナイド抵抗３とＴＦＴ６との接続点であるＢ点に、ドレイン端子はグランドに、ゲート端子はワード線Ｗ１１に、それぞれ接続されている。
【００３０】
以上において、カルコゲナイド抵抗２，３，５は、当初は（すなわち、データの書き込みを行う前は）非晶質の高抵抗（１００ＭΩ程度）の状態となるように形成されている。
【００３１】
これらカルコゲナイド抵抗２，３，５に対し低電圧・長パルスの電気信号を印加することにより該カルコゲナイド抵抗２，３，５を低抵抗（１００ＫΩ程度）の結晶状態に変化させ、該カルコゲナイド抵抗２，３，５に高電圧・短パルスの電気信号を印加することにより該カルコゲナイド抵抗２，３，５を非晶質状態に戻すことで、データの書き込みを行う。
【００３２】
次に、動作を説明する。
【００３３】
当初は、カルコゲナイド抵抗３は高抵抗の状態なので、Ａ点はハイレベルになっている。このため、ワード線Ｗ１１を選択するとビット線Ｂ７にはロー出力が現れる。
【００３４】
セット／リセット用ＴＦＴ８とワード線Ｗ１１の選択用ＴＦＴ１０をオンさせ、Ｓ／Ｒ信号によりカルコゲナイド抵抗３を結晶化させて低抵抗にすることにより、ワード線Ｗ１１を選択するとＡ点はロー状態なのでビット線Ｂ７にはハイレベルの信号が現れる。
【００３５】
カルコゲナイド抵抗３をセット／リセット用ＴＦＴ８と選択用ＴＦＴ１０を使ってＳ／Ｒ信号により非晶質化すれば初期状態に戻すことができる。
【００３６】
非晶質のカルコゲナイド抵抗は非常に高抵抗にできるためカルコゲナイド抵抗２，３を使ってインバータのような動作をさせてもそれほど大きな電力は消費しない。
【００３７】
また、カルコゲナイド抵抗５とＴＦＴ６を使ったＮＭＯＳ構成のインバータでも同様である。
【００３８】
本実施形態ではこのようなインバータ動作を利用しているので、データの読み出しにセンスアンプ、コンパレータなどを用いずにＨ／Ｌのデータレベルを直接読み込むことが可能であり、回路が単純化されるためＬＣＤパネルなどのＴＦＴを使っても占有面積が大きくならず、歩留も低下しないので安価にメモリを組み込むことができる。
【００３９】
次に、メモリ回路１００の製造方法について説明する。
【００４０】
ＴＦＴ基板については、例えば、特開２００３−２６４２９１（第８−９項、図３−図８）に開示されている製造法などにより製造することができる。
【００４１】
ＴＦＴ工程で形成した回路素子とコンタクトをとる部分のパッシベーション膜に通常のフォトレジスト工程とエッチング工程によりコンタクトホールを形成した後、カルコゲナイド（Ｔｅ、Ｓｅ、Ｓのいずれかの化合物）をスパッタにより厚さ約１００ｎｍに成膜し、通常のフォトレジスト工程とエッチング工程によりカルコゲナイド膜を所定の形状にパターニングする。
【００４２】
この上に厚さ約２００ｎｍのＳｉＮｘをＣＶＤ法により成膜し、端子部、接続部などのＳｉＮｘ膜を通常のフォトレジスト工程、エッチング工程で除去することによりメモリ回路１００を形成したＴＦＴ基板が完成する。
【００４３】
ＳｉＮｘ膜はカルコゲナイド抵抗の書き換え（非晶質／結晶化）時の蒸発防止機能も兼ねている。
【００４４】
以上のような実施形態によれば、非晶質のカルコゲナイド抵抗は非常に高抵抗にできるため、カルコゲナイド抵抗２、３を使ってインバータのような動作をさせてもそれほど大きな電力は消費しない。
【００４５】
また、カルコゲナイド抵抗５とＴＦＴ６を使ったＮＭＯＳ構成のインバータでも同様に、それほど大きな電力は消費しない。
【００４６】
本実施形態ではこのようなインバータ動作を利用しているので、データの読み出しにセンスアンプ、コンパレータなどを用いずにＨ／Ｌのデータレベルを直接読み込むことが可能であり、回路が単純化される。よって、ＬＣＤパネルなどのＴＦＴを使っても占有面積が大きくならず、歩留も低下しないので安価にメモリを組み込むことができる。
【００４７】
本実施形態に係るメモリ回路１００は、例えば、メモリ素子を組み込んだＬＣＤパネルや、絶縁性基板に形成されたＩＣタグのメモリ部に用いる半導体装置に適用することができる。
【００４８】
なお、上記の実施形態では、カルコゲナイド抵抗５とＴＦＴ６によりＮＭＯＳ構成のインバータ４を形成したが、Ｎチャンネル型のＴＦＴ６に代えてＰチャンネル型のＴＦＴを用いても同様に構成することができ、さらにはインバータ４をＣＭＯＳインバータに置き換えることもできる。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施形態に係るメモリ回路を示す回路図である。
【図２】従来のメモリ回路を示す回路図である。
【符号の説明】
【００５０】
２      カルコゲナイド抵抗（第１の抵抗素子）
３      カルコゲナイド抵抗（第２の抵抗素子）
４      インバータ
５      カルコゲナイド抵抗（第３の抵抗素子）
６      ＴＦＴ（トランジスタ）
【図１】
2007087548.tif 000003
【図２】
2007087548.tif 000004