(57)【要約】【課題】スキャンテストモード時以外の通常動作モード時の消費電力が低減されるスキャンテスト用回路を備える電子回路、集積回路及び該集積回路に用いられる消費電力低減方法を提供する。【解決手段】スキャンテストモード時、ｐＭＯＳトランジスタ５３及びｎＭＯＳ５４トランジスタがオン状態となってインバータ４７に電源電圧が印加される一方、通常動作モード時、ｐＭＯＳトランジスタ５３及びｎＭＯＳトランジスタ５４がオフ状態となって同電源電圧の印加が停止され、また、通常動作モード時、ｎＭＯＳトランジスタ５５がオン状態となってインバータ４７の出力側から後段のフリップフロップ又はスキャンテスト装置に対する信号の伝送が停止されるので、同インバータ４７で電力消費がなく、かつ後段にも電流が流れないため、通常動作モード時の消費電力が低減される。【選択図】図１
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【特許請求の範囲】
【請求項１】
集積回路に組み込まれた複数のフリップフロップが縦続接続され、初段のフリップフロップからテスト用信号を入力して最終段のフリップフロップの出力信号を所定のスキャンテスト装置へ伝送するスキャンテスト用回路とを備えてなる電子回路であって、
前記スキャンテスト用回路は、
入力された前記テスト用信号を前記初段のフリップフロップへ与える入力回路と、
前記複数のフリップフロップを縦続接続し、スキャンテストモード時に当該フリップフロップの出力信号を順次後段のフリップフロップへ伝送する複数の内部伝送回路と、
前記スキャンテストモード時に前記最終段のフリップフロップの出力信号を前記スキャンテスト装置へ伝送する外部伝送回路と、
前記スキャンテストモード時に前記各内部伝送回路及び外部伝送回路に電源電圧を印加する一方、通常動作モード時に該電源電圧の印加を停止する電源制御手段とを備えてなることを特徴とするスキャンテスト用回路を備える電子回路。
【請求項２】
前記スキャンテスト装置は、
前記外部伝送回路を介して入力されたテスト結果信号を予め用意された期待値と比較すると共に、該テスト結果信号と該期待値とが一致したときに前記複数のフリップフロップを正常と判定する一方、一致しないときに異常と判定する構成とされていることを特徴とする請求項１記載のスキャンテスト用回路を備える電子回路。
【請求項３】
前記通常動作モード時に前記各内部伝送回路及び外部伝送回路からの信号の伝送を停止する信号伝送停止手段が設けられていることを特徴とする請求項１又は２記載のスキャンテスト用回路を備える電子回路。
【請求項４】
前記電源制御手段は、
前記スキャンテストモード時にオン状態となって第１の電源電圧を前記各内部伝送回路及び外部伝送回路の一方の電源入力側に印加する一方、前記通常動作モード時にオフ状態となって該第１の電源電圧の印加を停止する１つ又は複数の第１のスイッチ素子と、
前記スキャンテストモード時にオン状態となって第２の電源電圧を前記各内部伝送回路及び外部伝送回路の他方の電源入力側に印加する一方、前記通常動作モード時にオフ状態となって該第２の電源電圧の印加を停止する１つ又は複数の第２のスイッチ素子とから構成されていることを特徴とする請求項１又は２記載のスキャンテスト用回路を備える電子回路。
【請求項５】
前記信号伝送停止手段は、
前記通常動作モード時にオン状態となって前記各内部伝送回路及び外部伝送回路の出力側からの信号の伝送を停止する一方、前記スキャンテストモード時にオフ状態となって該信号を伝送するか、又は、前記通常動作モード時にオフ状態となって前記各内部伝送回路及び外部伝送回路の出力側からの信号の伝送を停止する一方、前記スキャンテストモード時にオン状態となって該信号を伝送する第３のスイッチ素子から構成されていることを特徴とする請求項３記載のスキャンテスト用回路を備える電子回路。
【請求項６】
複数のフリップフロップと、スキャンテストモード時に前記複数のフリップフロップを縦続接続し、初段のフリップフロップからテスト用信号を入力して最終段のフリップフロップの出力信号を所定のスキャンテスト装置へ伝送するスキャンテスト用回路と、通常動作モード時に前記各フリップフロップの出力信号を外部へ出力する複数の出力回路とを備えてなる集積回路であって、
前記スキャンテスト用回路は、
入力された前記テスト用信号を前記初段のフリップフロップへ与える入力回路と、
前記スキャンテストモード時に当該フリップフロップの出力信号を順次後段のフリップフロップへ伝送する複数の内部伝送回路と、
前記スキャンテストモード時に前記最終段のフリップフロップの出力信号を前記スキャンテスト装置へ伝送する外部伝送回路と、
前記スキャンテストモード時に前記各内部伝送回路及び外部伝送回路に電源電圧を印加する一方、通常動作モード時に該電源電圧の印加を停止する電源制御手段とを備えてなることを特徴とする集積回路。
【請求項７】
前記スキャンテスト装置は、
前記外部伝送回路を介して入力されたテスト結果信号を予め用意された期待値と比較すると共に、該テスト結果信号と該期待値とが一致したときに前記複数のフリップフロップを正常と判定する一方、一致しないときに異常と判定する構成とされていることを特徴とする請求項６記載の集積回路。
【請求項８】
前記通常動作モード時に前記各内部伝送回路及び外部伝送回路からの信号の伝送を停止する信号伝送停止手段が設けられていることを特徴とする請求項６又は７記載の集積回路。
【請求項９】
前記電源制御手段は、
前記スキャンテストモード時にオン状態となって第１の電源電圧を前記各内部伝送回路及び外部伝送回路の一方の電源入力側に印加する一方、前記通常動作モード時にオフ状態となって該第１の電源電圧の印加を停止する１つ又は複数の第１のスイッチ素子と、
前記スキャンテストモード時にオン状態となって第２の電源電圧を前記各内部伝送回路及び外部伝送回路の他方の電源入力側に印加する一方、前記通常動作モード時にオフ状態となって該第２の電源電圧の印加を停止する１つ又は複数の第２のスイッチ素子とから構成されていることを特徴とする請求項６又は７記載の集積回路。
【請求項１０】
前記信号伝送停止手段は、
前記通常動作モード時にオン状態となって前記各内部伝送回路及び外部伝送回路の出力側からの信号の伝送を停止する一方、前記スキャンテストモード時にオフ状態となって該信号を伝送するか、又は、前記通常動作モード時にオフ状態となって前記各内部伝送回路及び外部伝送回路の出力側からの信号の伝送を停止する一方、前記スキャンテストモード時にオン状態となって該信号を伝送する第３のスイッチ素子から構成されていることを特徴とする請求項８記載の集積回路。
【請求項１１】
複数のフリップフロップと、スキャンテストモード時に前記複数のフリップフロップを縦続接続し、初段のフリップフロップからテスト用信号を入力して最終段のフリップフロップの出力信号を所定のスキャンテスト装置へ伝送するスキャンテスト用回路と、通常動作モード時に前記各フリップフロップの出力信号を外部へ出力する複数の出力回路とを備え、前記スキャンテスト用回路は、入力された前記テスト用信号を前記初段のフリップフロップへ与える入力回路と、前記スキャンテストモード時に当該フリップフロップの出力信号を順次後段のフリップフロップへ伝送する複数の内部伝送回路と、前記スキャンテストモード時に前記最終段のフリップフロップの出力信号を前記スキャンテスト装置へ伝送する外部伝送回路とを有する集積回路に用いられる消費電力低減方法であって、
前記スキャンテストモード時に前記各内部伝送回路及び外部伝送回路に電源電圧を印加する一方、通常動作モード時に該電源電圧の印加を停止することを特徴とする消費電力低減方法。
【請求項１２】
前記通常動作モード時に前記各内部伝送回路及び外部伝送回路からの信号の伝送を停止することを特徴とする請求項１１記載の消費電力低減方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スキャンテスト用回路を備える電子回路、集積回路及び該集積回路に用いられる消費電力低減方法に係り、特に、スキャンテストが可能な機能を有し、スキャンテストモード時以外の通常動作モード時に低消費電力化が要求されている場合に用いて好適なスキャンテスト用回路を備える電子回路、集積回路及び該集積回路に用いられる消費電力低減方法に関する。
【背景技術】
【０００２】
複数のフリップフロップ（ＦＦ）を含むＬＳＩ（Large Scale Integrated circuit、大規模集積回路）は、製造後にスキャン方式を用いて動作テストを行うためのハードウェアが内部に組み込まれるように設計され、スキャンテスト機能付き集積回路として構成されている。スキャン方式を用いる動作テストでは、このＬＳＩ中の各ＦＦがスキャン用に置き換えられ、これらがスキャンチェインと呼ばれるシフトレジスタとして連結される。そして、初段のＦＦからテスト用の入力信号が入力され、最終段のＦＦの出力信号（テスト結果信号）がスキャンテスト装置で予め用意された期待値と比較され、同テスト結果信号と同期待値とが一致したときに各ＦＦが正常と判定され、一致しないときに異常と判定される。
【０００３】
この種のＬＳＩは、従来では、たとえば図３（ａ）に示すように、ｐチャネル型ＭＯＳＦＥＴ（以下、「ｐＭＯＳ」という）１と、ｎチャネル型ＭＯＳＦＥＴ（以下、「ｎＭＯＳ」という）２と、ｐＭＯＳ３と、ｎＭＯＳ４と、ｐＭＯＳ５と、ｎＭＯＳ６と、インバータ７，８と、ｐＭＯＳ９と、ｎＭＯＳ１０と、ｐＭＯＳ１１と、ｎＭＯＳ１２と、インバータ１３，１４と、ｐＭＯＳ１５と、ｎＭＯＳ１６と、インバータ１７，１８と、図３（ｂ）に示すインバータ１９，２０と、図３（ｃ）に示すインバータ２１，２２とを有し、これらによりＦＦが構成されている。また、このＬＳＩには、上記と同様の構成の図示しないＦＦが所定数形成されている。このＬＳＩでは、図３（ｄ）に示すように、スキャンテストモード時、モード設定信号“ＳＣＡＮＭＯＤＥ”が“１”に設定され、スキャン出力信号ＳＯＵＴＢが入力により変化する。また、通常動作モード時、“ＳＣＡＮＭＯＤＥ”が“０”に設定され、スキャンテストモード時と同様に、スキャン出力信号ＳＯＵＴＢが入力により変化する。
【０００４】
すなわち、図４に示すように、スキャンテストモード時、モード設定信号“ＳＣＡＮＭＯＤＥ”が“１”に設定され、制御信号ＳＭＣＢが“０”、及び制御信号ＳＭＣＴが“１”に設定される。このとき、ｐＭＯＳ１及びｎＭＯＳ２がオン状態、ｐＭＯＳ３及びｎＭＯＳ４がオフ状態になるため、図示しない前段のＦＦから出力されたスキャンデータ“ＳＣＡＮＤＡＴＡ”が同ｐＭＯＳ１及びｎＭＯＳ２を経て入力され、クロックＣＬＫの立下がりでｐＭＯＳ５及びｎＭＯＳ６がオン状態となってインバータ７に入力される。そして、クロックＣＬＫの立上がりでｐＭＯＳ５及びｎＭＯＳ６がオフ状態かつｐＭＯＳ９及びｎＭＯＳ１０がオン状態となり、インバータ７，８からなるマスタラッチにより“ＳＣＡＮＤＡＴＡ”が保持される。このとき、ｐＭＯＳ１１及びｎＭＯＳ１２がオン状態になっているため、保持されている“ＳＣＡＮＤＡＴＡ”がインバータ１３に入力されると共にインバータ１８を経て通常出力信号Ｑとして外部に出力される。そして、クロックＣＬＫの立下がりでｐＭＯＳ１１及びｎＭＯＳ１２がオフ状態かつｐＭＯＳ１５及びｎＭＯＳ１６がオン状態となり、インバータ１３，１４からなるスレーブラッチにより“ＳＣＡＮＤＡＴＡ”が保持される。この保持されている“ＳＣＡＮＤＡＴＡ”がインバータ１７を経てスキャン出力信号ＳＯＵＴＢとして出力され、図示しない後段のＦＦへ出力される。
【０００５】
また、通常動作モード時、“ＳＣＡＮＭＯＤＥ”が“０”に設定され、制御信号ＳＭＣＢが“１”、及び制御信号ＳＭＣＴが“０”に設定される。このとき、ｐＭＯＳ１及びｎＭＯＳ２がオフ状態、ｐＭＯＳ３及びｎＭＯＳ４がオン状態になるため、通常データ“ＤＡＴＡ”が同ｐＭＯＳ３及びｎＭＯＳ４を経て入力され、上記スキャンテストモード時と同様の動作が行われる。
【０００６】
スキャンテストに合格したＬＳＩが所定の装置に組み込まれて通常動作する場合、近年では、低消費電力であることが強く要求されている。ところが、図３のＬＳＩでは、通常動作モード時にインバータ１７からスキャン出力信号ＳＯＵＴＢが出力されるため、通常動作に不要な電力が消費されるという問題点がある。この問題点を解決するために、通常動作時に不要なハードウェアの動作を止める構成になっているＬＳＩが提案されている。
【０００７】
従来、この種の技術としては、たとえば、次のような文献に記載されたものがある。
特許文献１に記載されたスキャンフリップフロップでは、スキャンテストモード時においてテストイネーブル信号がアクティブモード（“１”）とされ、ＮＡＮＤ回路から入力信号に対応したスキャン出力信号が出力される。また、通常動作モード時においてテストイネーブル信号がノンアクティブモード（“０”）とされ、入力信号に関わらず同スキャン出力信号が“１”に固定される。このため、スキャン出力信号の変化に伴う消費電力が低減される。
【０００８】
特許文献２に記載されたバッファ回路は、直列接続された第１及び第２のインバータを有している。ｐＭＯＳトランジスタが第１のインバータと電源電位との間に接続され、ｎＭＯＳトランジスタが第２のインバータとグラウンド電位との間に接続されている。これらのｐＭＯＳトランジスタ及びｎＭＯＳトランジスタは、バッファ回路が使用されている場合には、メモリセルによりオン状態とされ、使用されていない場合には、同メモリセルによりオフ状態とされる。
【特許文献１】特開２００１−２０１５４２号公報（要約書、図１）
【特許文献２】特表２００４−５３６４８７号公報（要約書、図４）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来の技術では、次のような問題点があった。
すなわち、特許文献１に記載されたスキャンフリップフロップでは、通常動作モード時においてＮＡＮＤ回路のスキャン出力信号が固定されても、待機状態としての電力が消費され、消費電力の低減が十分ではないという問題点がある。
【００１０】
また、特許文献２に記載されたバッファ回路では、同バッファ回路の使用状態に対応してｐＭＯＳトランジスタ及びｎＭＯＳトランジスタがオン／オフ制御されるが、同ｐＭＯＳトランジスタが第１のインバータと電源電位との間に接続され、同ｎＭＯＳトランジスタが第２のインバータとグラウンド電位との間に接続されている他、メモリセルによりオン／オフ制御される構成となっているため、この発明と構成が異なっている。また、スキャンフリップフロップ、スキャンテスト機能付き集積回路に対応したものではないため、目的が異なっている。
【００１１】
この発明は、上述の事情に鑑みてなされたもので、通常動作モード時における消費電力がより低減されるスキャンテスト用回路を備える電子回路、集積回路及び該集積回路に用いられる消費電力低減方法を提供することを目的としている。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、請求項１記載の発明は、集積回路に組み込まれた複数のフリップフロップが縦続接続され、初段のフリップフロップからテスト用信号を入力して最終段のフリップフロップの出力信号を所定のスキャンテスト装置へ伝送するスキャンテスト用回路とを備えてなる電子回路に係り、前記スキャンテスト用回路は、入力された前記テスト用信号を前記初段のフリップフロップへ与える入力回路と、前記複数のフリップフロップを縦続接続し、スキャンテストモード時に当該フリップフロップの出力信号を順次後段のフリップフロップへ伝送する複数の内部伝送回路と、前記スキャンテストモード時に前記最終段のフリップフロップの出力信号を前記スキャンテスト装置へ伝送する外部伝送回路と、前記スキャンテストモード時に前記各内部伝送回路及び外部伝送回路に電源電圧を印加する一方、通常動作モード時に該電源電圧の印加を停止する電源制御手段とを備えてなることを特徴としている。
【００１３】
請求項２記載の発明は、請求項１記載のスキャンテスト用回路を備える電子回路に係り、前記スキャンテスト装置は、前記外部伝送回路を介して入力されたテスト結果信号を予め用意された期待値と比較すると共に、該テスト結果信号と該期待値とが一致したときに前記複数のフリップフロップを正常と判定する一方、一致しないときに異常と判定する構成とされていることを特徴としている。
【００１４】
請求項３記載の発明は、請求項１又は２記載のスキャンテスト用回路を備える電子回路に係り、前記通常動作モード時に前記各内部伝送回路及び外部伝送回路からの信号の伝送を停止する信号伝送停止手段が設けられていることを特徴としている。
【００１５】
請求項４記載の発明は、請求項１又は２記載のスキャンテスト用回路を備える電子回路に係り、前記電源制御手段は、前記スキャンテストモード時にオン状態となって第１の電源電圧を前記各内部伝送回路及び外部伝送回路の一方の電源入力側に印加する一方、前記通常動作モード時にオフ状態となって該第１の電源電圧の印加を停止する１つ又は複数の第１のスイッチ素子と、前記スキャンテストモード時にオン状態となって第２の電源電圧を前記各内部伝送回路及び外部伝送回路の他方の電源入力側に印加する一方、前記通常動作モード時にオフ状態となって該第２の電源電圧の印加を停止する１つ又は複数の第２のスイッチ素子とから構成されていることを特徴としている。
【００１６】
請求項５記載の発明は、請求項３記載のスキャンテスト用回路を備える電子回路に係り、前記信号伝送停止手段は、前記通常動作モード時にオン状態となって前記各内部伝送回路及び外部伝送回路の出力側からの信号の伝送を停止する一方、前記スキャンテストモード時にオフ状態となって該信号を伝送するか、又は、前記通常動作モード時にオフ状態となって前記各内部伝送回路及び外部伝送回路の出力側からの信号の伝送を停止する一方、前記スキャンテストモード時にオン状態となって該信号を伝送する第３のスイッチ素子から構成されていることを特徴としている。
【００１７】
請求項６記載の発明は、複数のフリップフロップと、スキャンテストモード時に前記複数のフリップフロップを縦続接続し、初段のフリップフロップからテスト用信号を入力して最終段のフリップフロップの出力信号を所定のスキャンテスト装置へ伝送するスキャンテスト用回路と、通常動作モード時に前記各フリップフロップの出力信号を外部へ出力する複数の出力回路とを備えてなる集積回路に係り、前記スキャンテスト用回路は、入力された前記テスト用信号を前記初段のフリップフロップへ与える入力回路と、前記スキャンテストモード時に当該フリップフロップの出力信号を順次後段のフリップフロップへ伝送する複数の内部伝送回路と、前記スキャンテストモード時に前記最終段のフリップフロップの出力信号を前記スキャンテスト装置へ伝送する外部伝送回路と、前記スキャンテストモード時に前記各内部伝送回路及び外部伝送回路に電源電圧を印加する一方、通常動作モード時に該電源電圧の印加を停止する電源制御手段とを備えてなることを特徴としている。
【００１８】
請求項７記載の発明は、請求項６記載の集積回路に係り、前記スキャンテスト装置は、前記外部伝送回路を介して入力されたテスト結果信号を予め用意された期待値と比較すると共に、該テスト結果信号と該期待値とが一致したときに前記複数のフリップフロップを正常と判定する一方、一致しないときに異常と判定する構成とされていることを特徴としている。
【００１９】
請求項８記載の発明は、請求項６又は７記載の集積回路に係り、前記通常動作モード時に前記各内部伝送回路及び外部伝送回路からの信号の伝送を停止する信号伝送停止手段が設けられていることを特徴としている。
【００２０】
請求項９記載の発明は、請求項６又は７記載の集積回路に係り、前記電源制御手段は、前記スキャンテストモード時にオン状態となって第１の電源電圧を前記各内部伝送回路及び外部伝送回路の一方の電源入力側に印加する一方、前記通常動作モード時にオフ状態となって該第１の電源電圧の印加を停止する１つ又は複数の第１のスイッチ素子と、
前記スキャンテストモード時にオン状態となって第２の電源電圧を前記各内部伝送回路及び外部伝送回路の他方の電源入力側に印加する一方、前記通常動作モード時にオフ状態となって該第２の電源電圧の印加を停止する１つ又は複数の第２のスイッチ素子とから構成されていることを特徴としている。
【００２１】
請求項１０記載の発明は、請求項８記載の集積回路に係り、前記信号伝送停止手段は、前記通常動作モード時にオン状態となって前記各内部伝送回路及び外部伝送回路の出力側からの信号の伝送を停止する一方、前記スキャンテストモード時にオフ状態となって該信号を伝送するか、又は、前記通常動作モード時にオフ状態となって前記各内部伝送回路及び外部伝送回路の出力側からの信号の伝送を停止する一方、前記スキャンテストモード時にオン状態となって該信号を伝送する第３のスイッチ素子から構成されていることを特徴としている。
【００２２】
請求項１１記載の発明は、複数のフリップフロップと、スキャンテストモード時に前記複数のフリップフロップを縦続接続し、初段のフリップフロップからテスト用信号を入力して最終段のフリップフロップの出力信号を所定のスキャンテスト装置へ伝送するスキャンテスト用回路と、通常動作モード時に前記各フリップフロップの出力信号を外部へ出力する複数の出力回路とを備え、前記スキャンテスト用回路は、入力された前記テスト用信号を前記初段のフリップフロップへ与える入力回路と、前記スキャンテストモード時に当該フリップフロップの出力信号を順次後段のフリップフロップへ伝送する複数の内部伝送回路と、前記スキャンテストモード時に前記最終段のフリップフロップの出力信号を前記スキャンテスト装置へ伝送する外部伝送回路とを有する集積回路に用いられる消費電力低減方法に係り、前記スキャンテストモード時に前記各内部伝送回路及び外部伝送回路に電源電圧を印加する一方、通常動作モード時に該電源電圧の印加を停止することを特徴としている。
【００２３】
請求項１２記載の発明は、請求項１１記載の消費電力低減方法に係り、前記通常動作モード時に前記各内部伝送回路及び外部伝送回路からの信号の伝送を停止することを特徴としている。
【発明の効果】
【００２４】
この発明の構成によれば、電源制御手段により、スキャンテストモード時に各内部伝送回路及び外部伝送回路に電源電圧が印加される一方、通常動作モード時に同電源電圧の印加が停止されるので、通常動作モード時の消費電力を低減できる。また、信号伝送停止手段により、通常動作モード時に各内部伝送回路及び外部伝送回路からの信号の伝送が停止されるので、通常動作モード時の消費電力を低減できる。また、スキャンテストモード時、第１のスイッチ素子及び第２のスイッチ素子がオン状態となって各内部伝送回路及び外部伝送回路に電源電圧が印加される一方、通常動作モード時、第１のスイッチ素子及び第２のスイッチ素子がオフ状態となって同電源電圧の印加が停止され、また、通常動作モード時、第３のスイッチ素子がオン状態となって各内部伝送回路及び外部伝送回路からの信号の伝送が停止されるので、同各内部伝送回路及び外部伝送回路で電力消費がなく、かつ後段にも電流が流れないため、通常動作モード時の消費電力を低減できる。
【発明を実施するための最良の形態】
【００２５】
スキャンテストモード時、内部伝送回路及び外部伝送回路としてのインバータに電源電圧が印加される一方、通常動作モード時、同電源電圧の印加が停止され、また、通常動作モード時、同インバータの出力側から後段への信号の伝送が停止されるスキャンテスト用回路を備える電子回路、集積回路及び該集積回路に用いられる消費電力低減方法を提供する。
【実施例】
【００２６】
図１は、この発明の一実施例であるＬＳＩの要部の電気的構成を示す回路図である。
この例のＬＳＩは、スキャンテスト回路を備える集積回路であり、同図（ａ）に示すように、ｐＭＯＳ３１と、ｎＭＯＳ３２と、ｐＭＯＳ３３と、ｎＭＯＳ３４と、ｐＭＯＳ３５と、ｎＭＯＳ３６と、インバータ３７，３８と、ｐＭＯＳ３９と、ｎＭＯＳ４０と、ｐＭＯＳ４１と、ｎＭＯＳ４２と、インバータ４３，４４と、ｐＭＯＳ４５と、ｎＭＯＳ４６と、インバータ４７，４８と、ｐＭＯＳ５３と、ｎＭＯＳ５４，５５と、同図（ｂ）に示すインバータ４９，５０と、同図（ｃ）に示すインバータ５１，５２と、を有し、これらによりＦＦが構成されている。また、このＬＳＩには、上記と同様の構成の図示しないＦＦが所定数形成されている。
【００２７】
ｐＭＯＳ３１は、モード設定信号“ＳＣＡＮＭＯＤＥ”がインバータ５１で反転された制御信号ＳＭＣＢによってオン／オフ制御される。ｎＭＯＳ３２は、制御信号ＳＭＣＢがインバータ５２で反転された制御信号ＳＭＣＴによってオン／オフ制御される。ｐＭＯＳ３３は、制御信号ＳＭＣＴによってオン／オフ制御される。ｎＭＯＳ３４は、制御信号ＳＭＣＢによってオン／オフ制御される。ｎＭＯＳ３６は、クロックＣＬＫがインバータ４９で反転されたクロックＣＫＢによってオン／オフ制御される。ｐＭＯＳ３５は、クロックＣＫＢがインバータ５０で反転されたクロックＣＫＴによってオン／オフ制御される。ｐＭＯＳ３９は、クロックＣＫＢによってオン／オフ制御される。ｎＭＯＳ４０は、クロックＣＫＴによってオン／オフ制御される。インバータ３７，３８は、ｐＭＯＳ３５及びｎＭＯＳ３６がオフ状態かつｐＭＯＳ３９及びｎＭＯＳ４０がオン状態のとき、入力されたデータを保持するマスタラッチを構成する。
【００２８】
ｐＭＯＳ４１は、クロックＣＫＢによってオン／オフ制御される。ｎＭＯＳ４２は、クロックＣＫＴによってオン／オフ制御される。ｐＭＯＳ４５は、クロックＣＫＴによってオン／オフ制御される。ｎＭＯＳ４６は、クロックＣＫＢによってオン／オフ制御される。インバータ４３，４４は、ｐＭＯＳ４１及びｎＭＯＳ４２がオフ状態かつｐＭＯＳ４５及びｎＭＯＳ４６がオン状態のとき、入力されたデータを保持するスレーブラッチを構成する。
【００２９】
インバータ４７は、インバータ４３の出力信号を反転してスキャン出力信号ＳＯＵＴＢとして出力する。インバータ４８は、インバータ４３の入力信号を反転して通常出力信号Ｑとして出力する。インバータ４９は、クロックＣＬＫを反転してクロックＣＫＢとして出力する。インバータ５０は、クロックＣＫＢを反転してクロックＣＫＴとして出力する。インバータ５１は、モード設定信号“ＳＣＡＮＭＯＤＥ”を反転して制御信号ＳＭＣＢとして出力する。インバータ５２は、制御信号ＳＭＣＢを反転して制御信号ＳＭＣＴとして出力する。
【００３０】
ｐＭＯＳ５３は、制御信号ＳＭＣＢによってオン／オフ制御され、スキャンテストモード時にオン状態となって電源電圧ＶＤＤをインバータ４７の＋側電源入力端子に印加する一方、通常動作モード時にオフ状態となって同電源電圧ＶＤＤの印加を停止する。ｎＭＯＳ５４は、制御信号ＳＭＣＴによってオン／オフ制御され、スキャンテストモード時にオン状態となってグラウンドレベル（ＧＮＤ）とインバータ４７の−側電源入力端子とを接続する一方、通常動作モード時にオフ状態となって同グラウンドレベル（ＧＮＤ）との接続をオフ状態とする。ｎＭＯＳ５５は、通常動作モード時にオン状態となってインバータ４７の出力側から図示しない後段のＦＦ又はスキャンテスト装置に対する出力信号の伝送を停止する一方、スキャンテストモード時にオフ状態となって同出力信号を伝送する。
【００３１】
このＬＳＩでは、図１（ｄ）に示すように、スキャンテストモード時、モード設定信号“ＳＣＡＮＭＯＤＥ”が“１”に設定され、スキャン出力信号ＳＯＵＴＢが入力により変化する。また、通常動作モード時、“ＳＣＡＮＭＯＤＥ”が“０”に設定され、スキャン出力信号ＳＯＵＴＢが“０”に固定される。
【００３２】
図２は、図１の動作を説明するタイムチャートであり、縦軸に論理レベル、及び横軸に時間がとられている。
この図を参照して、この例のＬＳＩに用いられる消費電力低減方法の処理内容について説明する。
このＬＳＩでは、スキャンテストモード時、内部に形成された複数のＦＦが縦続接続され、インバータ４７に電源電圧が印加される一方、通常動作モード時、同電源電圧の印加が停止される。また、通常動作モード時、インバータ４７の出力側から図示しない後段のＦＦ又はスキャンテスト装置に対する信号の伝送が停止される。
【００３３】
すなわち、図２に示すように、スキャンテストモード時、モード設定信号“ＳＣＡＮＭＯＤＥ”が“１”に設定され、制御信号ＳＭＣＢが“０”、及び制御信号ＳＭＣＴが“１”に設定される。このとき、ｐＭＯＳ３１及びｎＭＯＳ３２がオン状態、ｐＭＯＳ３３及びｎＭＯＳ３４がオフ状態になるため、図示しない前段のＦＦから出力されたスキャンデータ“ＳＣＡＮＤＡＴＡ”（テスト用信号）が同ｐＭＯＳ３１及びｎＭＯＳ３２を経て入力され、クロックＣＬＫの立下がりでｐＭＯＳ３５及びｎＭＯＳ３６がオン状態となってインバータ３７に入力される。そして、クロックＣＬＫの立上がりでｐＭＯＳ３５及びｎＭＯＳ３６がオフ状態かつｐＭＯＳ３９及びｎＭＯＳ４０がオン状態となり、インバータ３７，３８からなるマスタラッチにより“ＳＣＡＮＤＡＴＡ”が保持される。このとき、ｐＭＯＳ４１及びｎＭＯＳ４２がオン状態になっているため、保持されている“ＳＣＡＮＤＡＴＡ”がインバータ４３に入力されると共にインバータ４８を経て通常出力信号Ｑとして外部に出力される。そして、クロックＣＬＫの立下がりでｐＭＯＳ４１及びｎＭＯＳ４２がオフ状態かつｐＭＯＳ４５及びｎＭＯＳ４６がオン状態となり、インバータ４３，４４からなるスレーブラッチにより“ＳＣＡＮＤＡＴＡ”が保持される。この保持されている“ＳＣＡＮＤＡＴＡ”がインバータ４７を経てスキャン出力信号ＳＯＵＴＢとして出力され、図示しない後段のＦＦへ順次伝送される。そして、最終段のスキャン出力信号（テスト結果信号）がスキャンテスト装置で予め用意された期待値と比較され、同テスト結果信号と同期待値とが一致したときに各ＦＦが正常と判定され、一致しないときに異常と判定される。
【００３４】
また、通常動作モード時、“ＳＣＡＮＭＯＤＥ”が“０”に設定され、制御信号ＳＭＣＢが“１”、及び制御信号ＳＭＣＴが“０”に設定される。このとき、ｐＭＯＳ３１及びｎＭＯＳ３２がオフ状態、ｐＭＯＳ３３及びｎＭＯＳ３４がオン状態になるため、通常データ“ＤＡＴＡ”が同ｐＭＯＳ３３及びｎＭＯＳ３４を経て入力され、クロックＣＬＫの立下がりでｐＭＯＳ３５及びｎＭＯＳ３６がオン状態となってインバータ３７に入力される。そして、クロックＣＬＫの立上がりでｐＭＯＳ３５及びｎＭＯＳ３６がオフ状態かつｐＭＯＳ３９及びｎＭＯＳ４０がオン状態となり、インバータ３７，３８からなるマスタラッチにより“ＤＡＴＡ”が保持される。
【００３５】
このとき、ｐＭＯＳ４１及びｎＭＯＳ４２がオン状態になっているため、保持されている“ＤＡＴＡ”がインバータ４３に入力されると共にインバータ４８を経て通常出力信号Ｑとして外部に出力される。そして、クロックＣＬＫの立下がりでｐＭＯＳ４１及びｎＭＯＳ４２がオフ状態かつｐＭＯＳ４５及びｎＭＯＳ４６がオン状態となり、インバータ４３，４４からなるスレーブラッチにより“ＤＡＴＡ”が保持される。この保持されている“ＤＡＴＡ”がインバータ４７に入力されるが、ｐＭＯＳ５３及びｎＭＯＳ５４がオフ状態かつｎＭＯＳ５５がオン状態になっているため、インバータ４７からは信号が出力されず、スキャン出力信号ＳＯＵＴＢが“０”に固定される。
【００３６】
以上のように、この実施例では、スキャンテストモード時、ｐＭＯＳ５３及びｎＭＯＳ５４がオン状態となってインバータ４７に電源電圧が印加される一方、通常動作モード時、ｐＭＯＳ５３及びｎＭＯＳ５４がオフ状態となって同電源電圧の印加が停止され、また、通常動作モード時、ｎＭＯＳ５５がオン状態となってインバータ４７の出力側から後段のＦＦ又はスキャンテスト装置に対する信号の伝送が停止されるので、同インバータ４７で電力消費がなく、かつ後段にも電流が流れないため、通常動作モード時の消費電力が低減される。
【００３７】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成は同実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。
たとえば、上記実施例では、ｎＭＯＳ５５がインバータ４７の出力側とグラウンドとの間に接続されているが、同ｎＭＯＳ５５を同インバータ４７の出力側と後段のフリップフロップとの間に接続し、制御信号ＳＭＣＴで制御することにより、通常動作モード時にオフ状態となって同インバータ４７の出力側から後段のフリップフロップに対する信号の伝送を停止し、スキャンテストモード時にオン状態となって信号を伝送するようにしても良い。また、インバータ４７，４８は、バッファでも良く、また、スレーブラッチの出力信号を伝送する任意の論理回路でも良い。また、上記実施例では、１つのインバータ４７毎にｐＭＯＳ５３及びｎＭＯＳ５４が設けられているが、当該ＬＳＩ内部に形成された複数のインバータ４７毎又は全てのインバータ４７に同ｐＭＯＳ５３及びｎＭＯＳ５４を設けても良い。
【産業上の利用可能性】
【００３８】
この発明は、低消費電力化が必要なスキャンテスト回路付きの電子回路及び集積回路全般に適用できる。
【図面の簡単な説明】
【００３９】
【図１】この発明の一実施例であるＬＳＩの要部の電気的構成を示す回路図である。
【図２】図１の動作を説明するタイムチャートである。
【図３】従来のＬＳＩの要部の電気的構成を示す回路図である。
【図４】図３の動作を説明するタイムチャートである。
【符号の説明】
【００４０】
３１      ｐＭＯＳ（スキャンテスト回路付きの電子回路、集積回路の一部）
３２      ｎＭＯＳ（スキャンテスト回路付きの電子回路、集積回路の一部）
３３      ｐＭＯＳ（スキャンテスト回路付きの電子回路、集積回路の一部）
３４      ｎＭＯＳ（スキャンテスト回路付きの電子回路、集積回路の一部）
３５      ｐＭＯＳ（スキャンテスト回路付きの電子回路、集積回路の一部）
３６      ｎＭＯＳ（スキャンテスト回路付きの電子回路、集積回路の一部）
３７，３８      インバータ（スキャンテスト回路付きの電子回路、集積回路の一部）
３９      ｐＭＯＳ（スキャンテスト回路付きの電子回路、集積回路の一部）
４０      ｎＭＯＳ（スキャンテスト回路付きの電子回路、集積回路の一部）
４１      ｐＭＯＳ（スキャンテスト回路付きの電子回路、集積回路の一部）
４２      ｎＭＯＳ（スキャンテスト回路付きの電子回路、集積回路の一部）
４３，４４      インバータ（スキャンテスト回路付きの電子回路、集積回路の一部）
４５      ｐＭＯＳ（スキャンテスト回路付きの電子回路、集積回路の一部）
４６      ｎＭＯＳ（スキャンテスト回路付きの電子回路、集積回路の一部）
４７      インバータ（内部伝送回路、外部伝送回路、スキャンテスト回路付きの電子回路、集積回路の一部）
４８      インバータ（出力回路、集積回路の一部）
４９，５０      インバータ（スキャンテスト回路付きの電子回路、集積回路の一部）
５１，５２      インバータ（スキャンテスト回路付きの電子回路、集積回路の一部）
５３      ｐＭＯＳ（ｐチャネル型ＭＯＳトランジスタ、電源制御手段の一部、第１のスイッチ素子）
５４      ｎＭＯＳ（ｎチャネル型ＭＯＳトランジスタ、電源制御手段の一部、第２のスイッチ素子）
５５      ｎＭＯＳ（ｎチャネル型ＭＯＳトランジスタ、信号伝送停止手段、第３のスイッチ素子）
【図１】
2007248381.tif 000003
【図２】
2007248381.tif 000004
【図３】
2007248381.tif 000005
【図４】
2007248381.tif 000006