(57)【要約】【課題】情報の記録及び読み出し及び書き込みにおける閾値電圧等の特性のばらつきを抑制することができ、適正な特性を有する記憶素子を提供する。【解決手段】第１の電極１及び第２の電極４の間に記憶層５が挟まれて構成され、この記憶層５が酸化物層２の上にＣｕを含有するイオン化層３を積層して成り、酸化物層２が希土類元素酸化物から成り、イオン化層３がＳ，Ｓｅ，Ｔｅから選ばれる１種以上の元素を含有し、酸化物層２が酸化物層２側の電極１とほぼ同一の平面パターンに形成されている記憶素子１０を構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電極と、第２の電極との間に、記憶層が挟まれて構成され、
前記記憶層が、酸化物層の上に、イオン化するＣｕを含有するイオン化層を積層して成り、
前記酸化物層が、希土類元素酸化物から成り、
前記イオン化層が、Ｓ，Ｓｅ，Ｔｅから選ばれる１種以上の元素を含有し、
前記酸化物層が、前記第１の電極及び前記第２の電極のうちの前記酸化物層側の電極と、ほぼ同一の平面パターンに形成されている
ことを特徴とする記憶素子。
【請求項２】
前記イオン化層が、希土類元素を含有することを特徴とする請求項１に記載の記憶素子。
【請求項３】
前記希土類元素酸化物の希土類元素が、前記イオン化層から前記酸化物層に拡散したものであることを特徴とする請求項１に記載の記憶素子。
【請求項４】
前記記憶層に、電圧パルスもしくは電流パルスを印加することにより、前記記憶層のインピーダンスが変化して、情報の記録が行われることを特徴とする請求項１に記載の記憶素子。
【請求項５】
第１の電極と、第２の電極との間に、記憶層が挟まれて構成された記憶素子を製造する方法であって、
電極層を形成する工程と、前記電極層の上部に酸化処理を行う工程と、希土類元素とＣｕとＳ，Ｓｅ，Ｔｅから選ばれる１種以上の元素とを含有するイオン化層を形成する工程とにより、前記電極層及び前記イオン化層を積層した積層膜を形成し、
その後、熱処理工程によって、前記イオン化層から前記希土類元素を拡散させることにより、前記電極層の上部に希土類元素酸化物から成る酸化物層を形成して、前記酸化物層及び前記イオン化層によって構成される前記記憶層を作製する
ことを特徴とする記憶素子の製造方法。
【請求項６】
前記イオン化層を形成する工程において、希土類元素を含有する層と、Ｓ，Ｓｅ，Ｔｅから選ばれる１種以上の元素を含有する層と、Ｃｕを含有する層とを積層して、前記イオン化層を形成することを特徴とする請求項５に記載の記憶素子の製造方法。
【請求項７】
前記イオン化層を形成する工程において、希土類元素を含有する層と、Ｓ，Ｓｅ，Ｔｅから選ばれる１種以上の元素を含有する層とを積層し、２つの層の少なくとも一方にＣｕを含有させて、前記イオン化層を形成することを特徴とする請求項５に記載の記憶素子の製造方法。
【請求項８】
前記イオン化層を形成する工程において、Ｓ，Ｓｅ，Ｔｅから選ばれる１種以上の元素を含有する層と、Ｃｕを含有する層とを積層し、２つの層の少なくとも一方に希土類元素を含有させて、前記イオン化層を形成することを特徴とする請求項５に記載の記憶素子の製造方法。
【請求項９】
前記熱処理工程を２５０℃以上の温度で行うことを特徴とする請求項５に記載の記憶素子の製造方法。
【請求項１０】
前記酸化物層を形成する工程の後に、熱処理を行い、その後前記イオン化層を形成する工程を行うことを特徴とする請求項５に記載の記憶素子の製造方法。
【請求項１１】
前記酸化物層を形成する工程の後に行う前記熱処理を、２００℃以上の温度で行うことを特徴とする請求項１０に記載の記憶素子の製造方法。
【請求項１２】
第１の電極及び第２の電極の間に、記憶層が挟まれて構成され、前記記憶層が、酸化物層の上に、イオン化するＣｕを含有するイオン化層を積層して成り、前記酸化物層が、希土類元素酸化物から成り、前記イオン化層が、Ｓ，Ｓｅ，Ｔｅから選ばれる１種以上の元素を含有し、前記酸化物層が、前記第１の電極及び前記第２の電極のうちの前記酸化物層側の電極と、ほぼ同一の平面パターンに形成されている記憶素子と、
前記第１の電極側に接続された配線と、
前記第２の電極側に接続された配線とを有し、
前記記憶素子が多数配置されて成る
ことを特徴とする記憶装置。
【請求項１３】
隣接する複数の前記記憶素子において、前記記憶素子を構成する少なくとも一部の層が同一層により共通に形成されていることを特徴とする請求項１２に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報を記録することができる記憶素子及びその製造方法、並びに記憶素子を用いた記憶装置に係わる。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。
【０００３】
しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。
また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
【０００４】
そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えば、フラッシュメモリ、ＦｅＲＡＭ（強誘電体メモリ）やＭＲＡＭ（磁気記憶素子）等が提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
従って、上述した各種の不揮発性のメモリについて、広く研究や商品開発が行われている。
【０００５】
しかしながら、上述した各種の不揮発性のメモリは、それぞれ一長一短がある。
フラッシュメモリは、集積度が高いが、動作速度の点で不利である。
ＦｅＲＡＭは、高集積度化のための微細加工に限界あり、また作製プロセスにおいて問題がある。
ＭＲＡＭは、消費電力の問題がある。
【０００６】
そこで、特にメモリ素子の微細加工の限界に対して有利な、新しいタイプの記憶素子が提案されている。
この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。そして、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることによって、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散することによって、イオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。
この特性を利用してメモリデバイスを構成することが可能である（例えば特許文献１、非特許文献１参照）。
【０００７】
具体的には、イオン導電体はカルコゲナイドと金属との固溶体よりなり、さらに具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＡｇ，Ｃｕ，Ｚｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ，Ｚｎを含んでいる（上記特許文献１参照）。
【０００８】
【特許文献１】特表２００２−５３６８４０号公報
【非特許文献１】日経エレクトロニクス  ２００３．１．２０号（第１０４頁）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述した記憶素子の構成では、記憶素子の抵抗値が遷移する際の閾値電圧及び閾値電圧のばらつきや、記憶素子の初期抵抗値や遷移した後の高抵抗状態の抵抗値等の抵抗値及びそのばらつきが、メモリ動作特性に対して大きな影響を持っている。
【００１０】
そして、上述した記憶素子の構成において、例えば、大規模なセルアレイをもつ大容量のメモリを作製する際には、誤記録を防ぐために、高抵抗状態から低抵抗状態へと遷移するいわゆる「書き込み」動作の閾値電圧を、もしくは逆に低抵抗状態から高抵抗状態へと遷移するいわゆる「消去」動作の閾値電圧を、一定で充分に低い範囲内の電圧に抑える必要がある。一定範囲内から外れると書き込み及び消去エラーを引き起こす。
これらの閾値が、同一の記憶素子でも書き込み及び消去の繰り返しによってばらついたり、繰り返すごとに閾値電圧が変化したりする場合や、書き込みの閾値電圧が記憶素子毎に（即ちメモリのメモリセル毎）に異なる等、閾値にばらつきが存在していると、安定なメモリ動作が困難となる。
また、閾値電圧が高すぎる場合には、高速な動作が難しくなったり、メモリセルを選択する選択用のＭＯＳトランジスタの電圧駆動範囲を超えてしまって、動作不能になったりする、等の問題点が存在する。
【００１１】
また、製造工程における熱履歴等により記憶素子が熱を受けた場合には、一般的に動作特性が変化するため、閾値電圧が高くなって高速な動作が困難になったり、情報の保持特性が劣化して抵抗状態が変化しやすくなったりする。
【００１２】
上述した問題の解決のために、本発明においては、情報の記録及び読み出し及び書き込みにおける閾値電圧等の特性のばらつきを抑制することができ、適正な特性を有する記憶素子及びその製造方法、並びに記憶素子を用いた記憶装置を提供するものである。
【課題を解決するための手段】
【００１３】
本発明の記憶素子は、第１の電極と、第２の電極との間に、記憶層が挟まれて構成され、この記憶層が、酸化物層の上に、イオン化するＣｕを含有するイオン化層を積層して成り、酸化物層が希土類元素酸化物から成り、イオン化層がＳ，Ｓｅ，Ｔｅから選ばれる１種以上の元素を含有し、酸化物層が、第１の電極及び第２の電極のうちの酸化物層側の電極と、ほぼ同一の平面パターンに形成されているものである。
【００１４】
本発明の記憶素子の製造方法は、第１の電極と、第２の電極との間に、記憶層が挟まれて構成された記憶素子を製造する際に、電極層を形成する工程と、この電極層の上部に酸化処理を行う工程と、希土類元素とＣｕとＳ，Ｓｅ，Ｔｅから選ばれる１種以上の元素とを含有するイオン化層を形成する工程とにより、電極層及びイオン化層を積層した積層膜を形成し、その後、熱処理工程によって、イオン化層から希土類元素を拡散させることにより、電極層の上部に希土類元素酸化物から成る酸化物層を形成して、酸化物層及び前記イオン化層によって構成される記憶層を作製するものである。
【００１５】
本発明の記憶装置は、上記本発明の記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成るものである。
【００１６】
上述の本発明の記憶素子の構成によれば、第１の電極と、第２の電極との間に、記憶層が挟まれて構成され、この記憶層が、酸化物層の上にイオン化するＣｕを含有するイオン化層を積層して成ることにより、記憶層に含まれる酸化物層の抵抗状態が変化することを利用して情報を記憶することが可能になる。
【００１７】
具体的には、例えば、Ｃｕを含有するイオン化層側の一方の電極に正電位を印加して記憶素子に正電圧をかけると、イオン化層に含まれているＣｕがイオン化して酸化物層内に拡散し、他方の電極側の部分で電子と結合して析出することにより、或いは、酸化物層中に留まり絶縁膜の不純物準位を形成することによって、酸化物層の抵抗値が低くなり、酸化物層を含む記憶層の抵抗値が低くなるので、これにより情報の書き込みを行うことが可能になる。
また、この状態から、イオン化層側の一方の電極に負電位を印加して記憶素子に負電圧をかけると、他方の電極側に析出していたＣｕが再びイオン化して、一方の電極側に戻ることによって記憶層の抵抗値が元の高い状態に戻り、記憶素子の抵抗値も高くなるので、これにより記録した情報の消去を行うことが可能になる。
【００１８】
そして、記憶層が希土類元素酸化物から成る酸化物層を有して成ることにより、高抵抗状態の抵抗値を比較的高くすることができる。また、希土類元素酸化物から成る酸化物層が熱的に安定であるため、非常に僅かな電流で、情報の記録を安定に行うことができる。
さらに、イオン化層がＳ，Ｓｅ，Ｔｅから選ばれる１種以上の元素（カルコゲナイド元素）を含有することにより、Ｃｕのイオン化が促進される。
【００１９】
上述の本発明の記憶素子の製造方法によれば、電極層を形成する工程と、この電極層の上部に酸化処理を行う工程と、希土類元素とＣｕとＳ，Ｓｅ，Ｔｅから選ばれる１種以上の元素とを含有するイオン化層を形成する工程とにより、電極層及びイオン化層を積層した積層膜を形成し、その後、熱処理工程によって、イオン化層から希土類元素を拡散させることにより、電極層の上部に希土類元素酸化物から成る酸化物層を形成して記憶層を作製するので、希土類元素の拡散によって、必要な厚さを有し、熱的に安定した酸化物層を形成することができる。
そして、イオン化層中の希土類元素の含有量等を制御することにより、希土類元素酸化物から成る酸化物層の厚さ等を容易に制御することができるため、記憶素子が望ましい動作特性を有するように制御することができる。
【００２０】
従って、本発明の記憶素子の製造方法によれば、酸化物層の不均一性を低減して、記憶素子の書き込み及び消去における閾値電圧のばらつきを抑制することが可能になり、これにより、書き込み及び消去の動作の繰り返し特性に優れた記憶素子を製造することができる。
【００２１】
また、記憶素子の書き込み及び消去における閾値電圧を低く抑えることが可能になり、短時間で書き込み及び消去を行うことが可能であり、高速に動作する記憶素子を製造することができる。これは、イオン化層中のカルコゲナイド元素とＣｕとの比率が熱処理によって最適化されるためと考えられる。
【発明の効果】
【００２２】
上述の本発明の記憶素子及び記憶装置によれば、酸化物層が熱的に安定であるため、製造時に熱を受けた場合の動作特性の変化を抑制することができる。
これにより、記憶素子への書き込み及び消去における閾値電圧のばらつきを抑制し、適正な閾値電圧とすることが可能になることから、適正な特性を有する記憶素子及び記憶装置を構成することができる。
【００２３】
また、上述の本発明の製造方法によれば、記憶素子への書き込み及び消去における閾値電圧のばらつきを抑制することが可能になることから、適正な特性を有する記憶素子及び記憶装置を安定して歩留まり良く製造することができる。
【００２４】
そして、閾値電圧のばらつきを抑制することが可能になることにより、情報の書き込み及び消去におけるエラーの発生を低減することが可能になるため、安定したメモリ動作が可能な記憶装置を実現することが可能になる。
また、書き込み及び消去の動作の繰り返し特性に優れた記憶素子を製造することができることから、情報保持の耐久性に優れ、高い信頼性を有する記憶装置を実現することができる。
【００２５】
さらに、本発明の記憶素子は、通常のＭＯＳ論理回路の製造プロセスに用いられる材料や製造方法により、製造することが可能である。
従って、本発明により、適正な特性を有する記憶素子及び記憶装置を安いコストで製造することができ、安価な記憶装置を提供することが可能になる。
【発明を実施するための最良の形態】
【００２６】
本発明の一実施の形態として、記憶素子１０の概略構成図（断面図）を図１に示す。
この記憶素子１０は、例えば、ＣＭＯＳ回路が形成されたシリコン基板（図２参照）上に、ＣＭＯＳ回路部分との接続部である下部電極１が形成されていて、この下部電極１上に記憶層５が形成され、この記憶層５上に上部電極４が形成されて構成されている。
【００２７】
記憶層５は、酸化物層２と、イオンとなる銅Ｃｕを含むイオン化層３との積層から構成されている。
【００２８】
下部電極１は、絶縁層６内に形成されている。
また、記憶層５のうち、酸化物層２は、下部電極１とほぼ同一の平面パターンに形成されている。
【００２９】
下部電極１には、半導体プロセスに用いられる配線材料、例えばＴｉＷ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ｍｏ，Ｔａ、シリサイド等を用いることができる。
【００３０】
記憶層５を構成する酸化物層２は、希土類元素酸化物から成る構成とする。
希土類元素酸化物のみにより酸化物層２を構成していてもよく、また、希土類元素酸化物の他に、Ｃｕやその他の元素を含有して酸化物層２を構成していても良い。
【００３１】
また、記憶層５を構成するイオン化層３は、銅Ｃｕの他に、Ｔｅ，Ｓｅ，Ｓから選ばれる元素（カルコゲナイド元素）を含有する構成とする。
【００３２】
このようなイオン化層３には、カルコゲナイド元素の化合物、例えば、ＧｅＳｂＴｅ，ＧｅＴｅ，ＧｅＳｅ，ＧｅＳ，ＳｉＧｅＴｅ，ＳｉＧｅＳｂＴｅ等に、Ｃｕを加えた組成の材料を用いることができる。
また、カルコゲナイド元素及びＣｕの他に、希土類元素をイオン化層３に含有させても良い。
さらにまた、イオン化層３は、Ｂ，Ｐ，Ｎ等の元素を添加物として含んでいても良い。
【００３３】
上部電極４には、下部電極１と同様に、通常の半導体配線材料が用いられる。
【００３４】
上述した構成の記憶層５（２，３）は、電圧パルス或いは電流パルスが印加されることにより、酸化物層２のインピーダンスが変化する特性を有する。
【００３５】
本形態の記憶素子１０は、次のように動作させて、情報の記憶を行うことができる。
まず、上部電極４に、例えば正電位（＋電位）を印加して、下部電極１側が負になるように、記憶素子１０に対して正電圧を印加する。これにより、イオン化層３からＣｕイオンが、酸化物層２内をイオン伝導し、下部電極１側で電子と結合して析出する、或いは、酸化物層２内部に拡散した状態で留まる。
すると、酸化物層２の内部にＣｕを多量に含む電流パスが形成されることによって、酸化物層２の抵抗値が低くなる。酸化物層２以外の各層は、酸化物層２の記録前の抵抗値に比べて、元々抵抗値が低いので、酸化物層２の抵抗値を低くすることにより、記憶素子１０全体の抵抗値も低くすることができる。
【００３６】
その後、正電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報を記録することが可能になる。一度だけ記録が可能な記憶装置、いわゆる、ＰＲＯＭに用いる場合には、前記の記録過程のみで記録は完結する。
【００３７】
一方、消去が可能な記憶装置、いわゆる、ＲＡＭ或いはＥＥＰＲＯＭ等への応用には消去過程が必要であるが、消去過程においては、上部電極４に、例えば負電位（−電位）を印加して、下部電極１側が正になるように、記憶素子１０に対して負電圧を印加する。これにより、酸化物層２内に形成されていた電流パスのＣｕがイオン化して、酸化物層２内をイオン伝導してイオン化層３に溶解もしくはＴｅと結合してＣｕ２Ｔｅ等の化合物を形成する。
【００３８】
すると、酸化物層２内からＣｕによる電流パスが消滅、または減少して酸化物層２の抵抗値が高くなる。酸化物層２以外の各層は元々抵抗値が比較的に低いので、酸化物層２の抵抗値を高くすることにより、記憶素子１０全体の抵抗値も高くすることができる。
【００３９】
その後、負電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。
【００４０】
このような過程を繰り返すことにより、記憶素子１０に情報の記録（書き込み）と記録された情報の消去を繰り返し行うことができる。
【００４１】
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
【００４２】
なお、酸化物層２の材料は、記録前の初期状態及び消去後の状態において、高い抵抗値を示す材料がよい。
【００４３】
記録後の抵抗値は、記憶素子１０のセルサイズ及び酸化物層２の材料組成よりも、記録時に印加される電圧パルス或いは電流パルスの幅や電流量等の記録条件に依存し、初期抵抗値が１００ｋΩ以上の場合には、およそ５０Ω〜５０ｋΩの範囲となる。
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比が、およそ、２倍以上であれば充分であるので、記録前の抵抗値が１００Ωで、記録後の抵抗値が５０Ω、或いは、記録前の抵抗値が１００ｋΩ、記録後の抵抗値が５０ｋΩといった状況であれば充分であり、酸化物層２の初期の抵抗値はそのような条件を満たすように設定される。
酸化物層２の抵抗値は、例えば、熱処理前の酸化物層２のＣｕ酸化物に含まれる酸素の量や、イオン化層３に含まれる希土類元素の量や、熱処理温度によって、制御することが可能である。
【００４４】
上述した記憶素子１０の構成によれば、下部電極１と上部電極４との間に、酸化物層２と、Ｃｕを含有するイオン化層３が挟まれた構成とすることにより、例えば、上部電極４に正電圧（＋電位）を印加して、下部電極１側が負になるようにした場合に、酸化物層２内に、Ｃｕを多量に含む電流パスが形成されて、酸化物層２の抵抗値が低くなり、記憶素子１０全体の抵抗値が低くなる。そして、正電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が低くなった状態が保持され、情報を記録することが可能になる。このような構成は、例えばＰＲＯＭ等の一度だけ記録が可能な記憶装置に用いることができる。
【００４５】
そして、記憶素子１０の抵抗値の変化、特に酸化物層２の抵抗値の変化を利用して情報の記憶を行っているため、記憶素子１０を微細化していった場合にも、情報の記録や記録した情報の保存が容易になる。
【００４６】
また、例えば、ＲＡＭやＥＥＰＲＯＭ等の記録に加えて消去が可能な記憶装置に用いるような場合は、上述した記録後の状態の記憶素子１０に対して、上部電極４に負電圧（−電位）を印加して、下部電極１側が正になるようにする。
これにより、酸化物層２内に形成されていた、Ｃｕによる電流パスが消滅して、酸化物層２の抵抗値が高くなり、記憶素子１０全体の抵抗値が高くなる。そして、負電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が高くなった状態が保持され、記録されていた情報を消去することが可能になる。
【００４７】
さらに、上述した記憶素子１０の構成によれば、記憶層５の酸化物層２が希土類元素酸化物から成ることにより、高抵抗状態の抵抗値を比較的高くすることができる。また、希土類元素酸化物から成る酸化物層２が熱的に安定であるため、非常に僅かな電流で、情報の記録を安定に行うことができる。
また、記憶層５のイオン化層２が、Ｃｕの他に（カルコゲナイド元素）を含有していることにより、Ｃｕのイオン化が促進される。
【００４８】
上述した構成の記憶素子１０を、多数マトリクス状に配置することにより、記憶装置（メモリ装置）を構成することができる。
各記憶素子１０に対して、その下部電極１側に接続された配線と、その上部電極４側に接続された配線とを設け、例えばこれらの配線の交差点付近に各記憶素子１０が配置されるようにすればよい。
【００４９】
また、例えば上部電極４に接続された配線をメモリセルアレイ全体に共通して形成して記憶装置を構成することが考えられる。
この構成としたメモリセルアレイの一形態の概略構成図を、図２及び図３に示す。図２は断面図であり、図３は平面図である。
【００５０】
図２及び図３に示すように、このメモリセルアレイでは、メモリセル全体にわたって、各メモリセルを構成する記憶素子１０が、酸化物層２・イオン化層３・上部電極４の各層を共有している。言い換えれば、各記憶素子１０が、それぞれ同一層の酸化物層２・イオン化層３・上部電極４により構成されている。
【００５１】
そして、共通に形成された上部電極４は、プレート電極ＰＬとなるものである。
一方、下部電極１は、メモリセル毎に個別に形成されており、各メモリセルが電気的に分離されている。このメモリセル毎に個別に形成された下部電極１によって、各下部電極１に対応した位置に、各メモリセルの記憶素子１０が規定される。
また、下部電極１は、各々対応する選択用のＭＯＳトランジスタＴｒに接続されている。
【００５２】
図２に示すように、メモリセルアレイの各メモリセルを構成するそれぞれの記憶素子１０は、半導体基板１１に形成されたＭＯＳトランジスタＴｒの上方に形成されている。
このＭＯＳトランジスタＴｒは、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３と、ゲート電極１４とから成る。ゲート電極１４の壁面には、サイドウォール絶縁層が形成されている。
また、ゲート電極１４は、記憶素子の一方のアドレス配線であるワード線ＷＬを兼ねている。
そして、ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の一方と、記憶素子１０の下部電極１とが、プラグ層１５・金属配線層１６・プラグ層１７を介して、電気的に接続されている。
ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。この金属配線層１６は、記憶素子の他方のアドレス配線であるビット線ＢＬ（図３参照）に接続される。
【００５３】
また、図３においては、ＭＯＳトランジスタＴｒのアクティブ領域１８を鎖線で示している。また、図３中２１は、記憶素子１０の下部電極１に通じるコンタクト部を示し、２２は、ビット線ＢＬに通じるコンタクト部を示している。
【００５４】
図２及び図３に示すメモリセルアレイは、例えば次のように動作させることができる。
ワード線ＷＬにより選択用のＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１に電圧が印加される。
【００５５】
ここで、下部電極１に印加された電圧の極性が、上部電極４（プレート電極ＰＬ）の電位に比して負電位である場合には、記憶素子１０の抵抗値が低抵抗状態へと遷移する。これにより、選択されたメモリセルの記憶素子１０に情報を記録することができる。
また、下部電極１に、上部電極４（プレート電極ＰＬ）の電位に比して正電位である場電圧を印加することにより、記憶素子１０の抵抗値が再び高抵抗状態へと遷移する。これにより、選択されたメモリセルの記憶素子１０に対して、記録された情報を消去することができる。
【００５６】
また、記録された情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択して、選択したメモリセルに対して、所定の電圧或いは電流を印加し、記憶素子１０の抵抗状態により異なる電流或いは電圧を、ビット線ＢＬ或いはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。
このとき、選択したメモリセルに対して印加する電圧或いは電流は、記憶素子１０の抵抗値の状態が遷移する電圧或いは電流の閾値よりも小さくする。
【００５７】
ところで、上述した記憶素子１０に電圧を印加することによって励起されるイオン化挙動、もしくはイオンの動作による抵抗値の変化において、抵抗値が変化する際の閾値電圧や書き込み及び消去の速度は、酸化物層２の状態に大きく依存する。
一般的に、書き込み電圧が印加される時間が短くなるほど、高い書き込み電圧が必要であり、消去動作もまた同様に、消去電圧が印加される時間が短くなるほど、消去に必要な電圧が大きくなる。
このため、より高速で動作可能な記憶素子１０を形成するためには、動作閾値電圧を低く抑えると共に、記録と消去共にバランスの取れた動作をさせるために、適切な方法や条件で希土類酸化物から成る酸化物層２を形成する必要がある。
【００５８】
なお、例えば、酸化物層２として希土類元素酸化物を形成し、その上に希土類元素を含んだイオン化層３を形成した場合には、その後の熱処理や半導体を形成する製造工程でかかる熱によって、イオン化層３中の希土類元素が酸化物層２に拡散することにより、酸化物層２の厚さが増大することがある。
このように酸化物層２の厚さが増大した結果、動作閾値電圧が増大して書き込み・消去の速度が低下することになる。
従って、適切な方法や条件で希土類酸化物から成る酸化物層２を形成することが望ましいことがわかる。
【００５９】
そこで、本実施の形態の記憶素子１０においては、さらに、記憶素子１０を構成する各層のうち、記憶層５（酸化物層２及びイオン化層３）を、その形成方法に特徴を有する構成とする。
即ち、最終的に酸化物層２として形成する希土類元素酸化物の代わりに、予め下部電極１の上部を酸化処理し（これにより、下部電極１の上部に下部電極１に用いられている金属元素の酸化物が形成されるか、或いは、下部電極１の表面に酸素原子が付着する）、その上に、希土類元素を含有するイオン化層３を形成する。
その後、熱処理工程を行うことにより、イオン化層３から（下部電極１側へ）希土類元素を拡散させる。
これにより、希土類元素酸化物から成る酸化物層２を形成する。
【００６０】
なお、熱処理工程は、銅及び希土類元素を充分に拡散させるために、２５０℃以上の温度で行うことが望ましい。
【００６１】
下部電極１の上部を酸化する方法としては、例えば、プラズマ酸化、陽極酸化、オゾン酸化、熱酸化等の方法が挙げられる。
なお、上述した酸化方法のみならず、一般的に考えられる他の方法で酸化しても良く、下部電極１の表面に酸素が物理吸着あるいは化学吸着されていれば良い。
【００６２】
また、必要に応じて、下部電極１の表面に吸着された酸素を定着させるために、熱処理を行う。この熱処理は、２００℃以上の温度で行うことが望ましい。
【００６３】
予め形成するイオン化層３は、単層でも良いが、主成分が異なる複数の層の積層としてもよい。また、複数の層のそれぞれに、希土類元素、カルコゲナイド元素、Ｃｕを割り当ててもよい。
【００６４】
即ち、例えば、図４に断面図を示すような積層膜７を予め形成して、この積層膜７に対して熱処理工程を行って、記憶素子１０を形成する。
この積層膜７では、酸化物層２は下部電極１に用いられている金属元素の酸化物（例えば、タングステン酸化物や銅酸化物）から構成されている。
また、希土類元素を含有する層３Ａと、カルコゲナイド元素を含有する層３Ｂと、Ｃｕを補填する層３Ｃとの積層により、イオン化層３を形成している。
そして、積層膜７に対して熱処理工程を行うことにより、酸化物層２の金属元素（例えば、タングステンＷや銅Ｃｕ）と、希土類元素を含有する層３Ａの希土類元素とを、それぞれ拡散させる。
これにより、拡散した希土類元素によって、希土類酸化物から構成される酸化物層２を形成することができる。
このようにして、図１に示した構成の記憶素子１０を形成する。
【００６５】
なお、実際には、熱処理による元素の拡散を生じているため、酸化物層２とイオン化層３との境界は成膜時ほど明確ではないが、前述したように、これら酸化物層２及びイオン化層３とをまとめて、記憶層５として捉えることができる。
【００６６】
また、熱処理による元素の拡散を生じることにより、記憶素子１０では、銅Ｃｕや希土類元素の分布が、図４の積層膜７における分布とは変化しているため、イオン化層３を構成していた３層３Ａ，３Ｂ，３Ｃの各層の境界は、図４の積層膜７の状態ほど明確ではない。
【００６７】
図４の積層膜７において、イオン化層３を形成する各層３Ａ，３Ｂ，３Ｃの材料は、例えば、以下のようにすることができる。
希土類元素を含有する層３Ａは、希土類元素（Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｙｂ，Ｙ）から選ばれる１種類以上の元素を含有する構成とする。また、この層３ＡにＣｕを含有させても良い。
カルコゲナイド元素を含有する層３Ｂには、カルコゲナイド元素の化合物、例えば、ＧｅＳｂＴｅ，ＧｅＴｅ，ＧｅＳｅ，ＧｅＳ，ＳｉＧｅＴｅ，ＳｉＧｅＳｂＴｅを使用することができる。また、この層３Ｂに、希土類元素やＣｕを含有させても良く、例えば、ＧｅＴｅＧｄやＣｕＧｅＴｅ、ＣｕＧｅＴｅＧｄ等を用いてもよい。
Ｃｕを補填する層３Ｃは、イオン化層３が充分なＣｕを含有するようにＣｕを補填するために形成する層であり、純Ｃｕ、又はＣｕ合金、例えば、ＣｕＳｉ，ＣｕＧｅ，ＣｕＧｄ，ＣｕＺｒ等を用いることができる。Ｃｕ合金を用いる場合には、Ｃｕの含有量を３０％以上とすることが望ましく、他の含有元素は特に限定されない。
なお、各層３Ａ，３Ｂ，３Ｃに、その他の元素、例えばＢ，Ｐ，Ｎを添加しても良い。
【００６８】
希土類元素を含有する層３Ａは、好ましくは、膜厚を５ｎｍ以下とする。
カルコゲナイド元素を含有する層３Ｂは、好ましくは、膜厚を５ｎｍ〜５０ｎｍとする。
Ｃｕを補填する層３Ｃは、好ましくは、膜厚を１〜５０ｎｍとする。
【００６９】
なお、イオン化層３に含有されている希土類元素は、熱処理によって酸化物層２へ拡散して希土類元素酸化物を形成するが、熱処理後に形成される希土類元素酸化物の厚さや質によって、書き込み及び消去の閾値電圧や動作速度等の特性値が大きく影響を受けることになる。
従って、最適な動作特性を得るために必要な分だけ希土類元素が存在するように、調整することが望ましい。
【００７０】
そこで、積層膜７を形成する際に、イオン化層３全体に含まれる希土類元素の量を調整する。
希土類元素を含有する層３Ａは、希土類元素の含有量と膜厚とにより、希土類元素の量を調整することができる。
他の２つの層３Ｂ，３Ｃにも希土類元素を含有させる場合には、希土類元素を含有する層３Ａと合わせてイオン化層３全体に含まれる希土類元素の量が必要な量となるように調整する。
【００７１】
図４に示した積層膜７の構成に限らず、イオン化層３を形成するために形成する層の構成は様々な構成が可能である。
図１の記憶素子１０を製造するための積層膜の他の形態を、以下にいくつか示す。
【００７２】
図５に断面図を示す形態の積層膜８は、カルコゲナイド元素を含有する層３Ｂと、Ｃｕを補填する層３Ｃとの積層により、イオン化層３を形成している。
この積層膜８を用いる場合、希土類元素は、カルコゲナイド元素を含有する層３Ｂに含有させる。
なお、カルコゲナイド元素を含有する層３ＢにもＣｕを含有させたり、Ｃｕを補填する層３Ｃにも希土類元素を含有させたりしてもよい。
【００７３】
この積層膜８において、カルコゲナイド元素を含有する層３Ｂとしては、例えば、ＧｅＳｂＴｅ，ＧｅＴｅ，ＧｅＳｅ，ＧｅＳ，ＳｉＧｅＴｅ，ＳｉＧｅＳｂＴｅ等に対して、希土類元素を０〜１０％程度の必要量だけ添加した組成の合金膜を形成する。
【００７４】
この積層膜８では、主として、カルコゲナイド元素を含有する層３Ｂの希土類元素の含有量と膜厚とにより、希土類元素の量を調整することができる。
【００７５】
図６に断面図を示す形態の積層膜９は、希土類元素を含有する層３Ａと、カルコゲナイド元素を含有する層３Ｂとの積層により、イオン化層３を形成している。
この積層膜９を用いる場合、カルコゲナイド元素を含有する層３Ｂ又は希土類元素を含有する層３Ａの少なくともいずれかにはＣｕを含有させる。
なお、カルコゲナイド元素を含有する層３Ｂにも希土類元素を含有させてもよい。
【００７６】
この積層膜９では、希土類元素の量を、図４に示した積層膜７とほぼ同様に調整することができる。
【００７７】
図７に断面図を示す形態の積層膜３１は、カルコゲナイド元素を含有する層３Ｂのみによりイオン化層３を形成している。
この積層膜３１を用いる場合、カルコゲナイド元素を含有する層３Ｂに、希土類元素及びＣｕを含有させる。
【００７８】
この積層膜３１では、カルコゲナイド元素を含有する層３Ｂの希土類元素の含有量と膜厚とにより、希土類元素の量を調整することができる。
【００７９】
上述のいずれの積層膜７，８，９，３１を使用しても、熱処理工程によって、希土類元素酸化物から成る酸化物層２を形成することが可能である。
【００８０】
なお、カルコゲナイド元素を含有する層３Ｂに希土類元素を含有させない場合には、希土類元素を含有する層３Ａが必要になる。
また、カルコゲナイド元素を含有する層３ＢにＣｕを含有させない場合には、Ｃｕを補填する層３Ｃが必要になる。他の層３Ａ，３ＢのＣｕ含有量の合計が充分でない場合にも、Ｃｕを補填する層３Ｃが必要になる。
おおよその目安としては、イオン化層３を形成する各層３Ａ，３Ｂ，３Ｃ全体で、Ｃｕ量の合計が原子組成比で３０％以上となるように、２層３Ａ，３ＢのＣｕ含有量や、Ｃｕを補填する層３Ｃの有無を設定すれば良い。
【００８１】
続いて、前述した熱処理工程における、酸化物層２及びイオン化層３内の元素の拡散の機構を、図８Ａ〜図８Ｄの模式図を参照して説明する。
【００８２】
まず、記憶素子１０を構成する積層膜７，８，９，３１を成膜した状態では、図８Ａに示すように、酸化物層２にタングステン酸化物（Ｗ−Ｏ）があり、イオン化層３には希土類元素（ＲＥ）がある。
【００８３】
ここで熱処理を加えると、まず、図８Ｂに示すように、酸化物層２のタングステン酸化物からタングステン（Ｗ）が遊離して、タングステン（Ｗ）が矢印で示すように下部電極１側に拡散しようとすると共に、イオン化層３内の希土類元素（ＲＥ）が矢印で示すように酸化物層２側に拡散しようとする。
さらに、熱処理によって、これらタングステン（Ｗ）及び希土類元素（ＲＥ）が拡散して、図８Ｃに示すように、タングステン（Ｗ）が下部電極１に入ると共に、希土類元素（ＲＥ）が酸化物層２に入る。酸素（Ｏ）は酸化物層２に残っている。
【００８４】
そして、図８Ｄに示すように、酸化物層２に入った希土類元素（ＲＥ）が酸素（Ｏ）と結びついて、希土類元素酸化物（ＲＥ−Ｏ）を形成する。これにより、酸化物層２の主成分が希土類元素酸化物に変化することになる。
【００８５】
なお、図８Ｃ及び図８Ｄに破線で示すように、イオン化層３に希土類元素（ＲＥ）の一部が残り、記憶素子１０のイオン化層３が希土類元素を含有することもある。特に、本実施の形態では、酸化物層２がイオン化層３よりも狭いパターンで形成されているため、酸化物層２のない部分には希土類元素（ＲＥ）が残りやすくなる。
また、図示しないが、酸化物層２にタングステン（Ｗ）の一部が残り、記憶素子１０の酸化物層２がタングステンを含有することもある。
また、下部電極１の上部を酸化する処理の際に、酸化物層２が形成されるのではなく、表面に酸素原子が付着した下部電極１が形成される場合には、タングステン（Ｗ）と酸素原子（Ｏ）とが化合していないので、図８Ａとは積層膜の状態が異なる。このような場合であっても、熱処理工程によって希土類元素とタングステン（Ｗ）とがそれぞれ拡散して移動することは同様であるため、図８Ｃ及び図８Ｄに示したと同様に、希土類元素酸化物から成る酸化物層２が形成される。
【００８６】
本実施の形態の記憶素子１０は、具体的には、例えば以下のように製造することができる。なお、この具体例では、図５に示した積層膜８を形成する。
【００８７】
まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、例えばＷから成る下部電極１を形成する。
その後、必要であれば逆スパッタ等で、下部電極１の表面上の酸化物等を除去する。
【００８８】
次に、下部電極１の上部に対して、改めて酸化を行う、例えば、プラズマ酸化を行うことにより、酸化物層２を形成する。
続いて、真空熱処理炉中で、２６５℃・４時間の熱処理を行った。
次に、イオン化層３を形成するためのカルコゲナイド元素を含有する層３Ｂとして、例えば、ＧｅＴｅＧｄ膜を、ＤＣマグネトロンスパッタリングで形成する。
さらに、イオン化層３を形成するためのＣｕを補填する層３Ｃとして、例えば、Ｃｕ膜を形成する。
次に、上部電極４として、例えばＷ膜を成膜する。
これにより、図５に示した積層膜８が形成される。
【００８９】
その後、積層膜８の各層のうち、酸化物層２、イオン化層３（３Ｂ，３Ｃ）、上部電極４を、プラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、ＲＩＥ（反応性イオンエッチング）等のエッチング方法を用いてパターニングを行うことができる。
次に、上部電極４に接続する配線層を形成することにより、記憶素子１０と共通電位を得るためのコンタクトとを接続する。
【００９０】
次に、積層膜８に対して、熱処理工程を行う。これにより、カルコゲナイド元素を含有る層３ＢからＧｄを酸化物層２に拡散させることにより、Ｇｄ酸化物から成る酸化物層２を形成する。
このようにして、記憶素子１０を製造することができる。
【００９１】
次に、積層膜７に対して、熱処理工程を行う。これにより、カルコゲナイド元素を含有する層３ＢからＧｄを酸化物層２に拡散させることにより、酸化物層２にＧｄ酸化物を形成する。
このようにして、記憶素子１０を製造することができる。
【００９２】
上述の本実施の形態によれば、下部電極１の上部を酸化処理し、希土類元素とＣｕとカルコゲナイド元素とを含有するイオン化層３を形成して、下部電極１及びイオン化層３を積層した積層膜７，８，９，３１を形成し、その後の熱処理工程によって、イオン化層３から希土類元素を拡散させることにより、希土類元素酸化物から成る酸化物層２を形成して記憶素子１０の記憶層５（２，３）を形成している。
これにより、希土類元素の拡散によって、必要な厚さを有し、熱的に安定した酸化物層２を形成することができる。
そして、イオン化層３中の希土類元素の含有量等を制御することにより、希土類元素酸化物から成る酸化物層２の厚さ等を容易に制御することができるため、記憶素子１０が望ましい動作特性を有するように制御することができる。
また、希土類元素酸化物から成る酸化物層２が熱的に安定であるため、製造時に熱を受けた場合の動作特性の変化を抑制することができる。
【００９３】
従って、酸化物層２の不均一性を低減して、記憶素子１０の書き込み及び消去における閾値電圧のばらつきを抑制することが可能になるため、情報の書き込み及び消去におけるエラーの発生を低減することや、書き込み及び消去の動作の繰り返し特性に優れた記憶素子１０とすることが可能になる。
記憶素子１０において情報の書き込み及び消去におけるエラーの発生を低減することが可能になることにより、記憶素子１０を多数備えて、安定したメモリ動作が可能な記憶装置を実現することが可能になる。
書き込み及び消去の動作の繰り返し特性に優れた記憶素子１０とすることが可能になることにより、記憶素子１０を多数備えて、情報保持の耐久性に優れており、高い信頼性を有する記憶装置を実現することが可能になる。
【００９４】
また、記憶素子１０の書き込み及び消去における閾値電圧を低く抑えることが可能になることにより、記憶素子１０に対して短時間で（高速に）書き込み及び消去を行うことが可能になるため、記憶素子１０を多数備えて、高速に動作する記憶装置を実現することが可能になる。
【００９５】
そして、本実施の形態の記憶素子１０は、容易に情報の記録及び情報の読み出しを行うことができ、特に、書き込み及び消去の閾値電圧のばらつきが少ないという優れた特性を有する。
また、本実施の形態の記憶素子１０は、微細化していった場合においても、情報の記録や記録した情報の保持が容易になる。
従って、本実施の形態の記憶素子１０を用いて記憶装置を構成することにより、記憶装置の集積化（高密度化）や小型化を図ることができる。
【００９６】
また、本実施の形態の記憶素子１０によれば、下部電極１、酸化物層２、イオン化層３となる各層３Ａ，３Ｂ，３Ｃ、上部電極４を、いずれもスパッタリングが可能な材料で構成することが可能である。例えば、各層の材料に適応した組成からなるターゲットを用いて、スパッタリングを行えばよい。
また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
【００９７】
さらにまた、本実施の形態の記憶素子１０は、記憶層５の酸化物層２が、下部電極１とほぼ同一の平面パターンに形成されているので、図２及び図３に示したメモリセルアレイのように、各メモリセルの記憶素子１０に対応して下部電極１がパターニングされた構成の記憶装置に好適である。
【００９８】
次に、上述した実施の形態の記憶素子１０及びメモリセルアレイを実際に作製して、特性を調べた。
【００９９】
（実施例１）
まず、図２及び図３に示すように、半導体基板１１にＭＯＳトランジスタＴｒを形成した。
その後、表面を覆って絶縁層を形成した。
次に、この絶縁層にビアホールを形成した。
続いて、ＣＶＤ法により、ビアホールの内部を、ＷＮ（窒化タングステン）から成る電極材で充填した。
次に、表面をＣＭＰ法により平坦化した。
そして、これらの工程を繰り返すことにより、プラグ層１５・金属配線層１６・プラグ層１７・下部電極１を形成して、さらに下部電極１をメモリセル毎にパターニングした。
その後、パターニングした下部電極１の周囲を、絶縁層６で埋めた。
【０１００】
次に、ＭＯＳトランジスタＴｒを含むＣＭＯＳ回路が形成された半導体基板１１に形成された下部電極１、つまり窒化タングステンプラグ（ＷＮプラグ）の上面の酸化物を除去するために、ＲＦ電源を用いた逆スパッタによって、１ｎｍ程度エッチングした。  
なお、このとき、下部電極１の表面は、理想的には、周囲の絶縁層６と同一の高さに形成されて、平坦化されていることが望ましい。
【０１０１】
次に、Ｏ２：Ａｒ＝１：３、チャンバー圧１ｍＴｏｒｒ、投入電力５００ＷのＲＦプラズマで下部電極１の上部を３０秒間酸化する（プラズマ酸化工程）。その後、真空熱処理炉で２６５℃・４時間の熱処理を行って、下部電極１の表面に酸素を吸着させた（熱酸化工程）。これらの工程により、下部電極１の上部を酸化して酸化物層２を形成した。
【０１０２】
次に、カルコゲナイド元素を含有する層３Ｂとして、ＧｅＴｅＧｄ膜を２０ｎｍ堆積し、その後にＣｕを補填する層３Ｃとして、Ｃｕ膜を２０ｎｍ堆積した。これらの層３Ｂ，３Ｃの積層により、イオン化層３を形成した。
さらに、イオン化層３上に、上部電極４としてＷ膜を膜厚２０ｎｍで形成した。
このようにして、図１に示した記憶素子１０を構成する積層膜１，２，３（３Ｂ，３Ｃ），４を形成した。
【０１０３】
その後、全面的に形成されたイオン化層３及び上部電極４を、メモリセルアレイの部分（メモリ部）全体にわたって残るようにパターニングし、中間電位（Ｖｄｄ／２）を与える外部回路に接続するコンタクト部分が露出するように、上部電極４の表面に対してエッチングを行った。
さらに、露出したコンタクト部分に接続するように、配線となるＡｌ層を厚さ２００ｎｍで形成した。
【０１０４】
続いて、真空熱処理炉で２６５℃・４時間の熱処理を行った。
このようにして、図１〜図３に示した記憶素子１０から成るメモリセルアレイを作製して、実施例１の試料とした。この実施例１では、図５に示した構成の積層膜８を用いている。
【０１０５】
（実施例２・実施例３）
酸化物層２を形成するための２つの工程（プラズマ酸化工程及び熱処理工程）のうち、いずれか一方の工程のみを行って、下部電極１の上部に酸化物層２を形成した。
プラズマ酸化工程のみを行って酸化物層２を形成し、その他は実施例１と同様に記憶素子から成るメモリセルアレイを作製して、実施例２の試料とした。
熱酸化工程のみを行って酸化物層２を形成し、その他は実施例１と同様に記憶素子から成るメモリセルアレイを作製して、実施例３の試料とした。
【０１０６】
（実施例４）
希土類元素を含有する層３Ａとして、Ｇｄ膜を２ｎｍ堆積し、カルコゲナイド元素を含有する層３Ｂとして、ＧｅＴｅ膜を２０ｎｍ堆積し、その後にＣｕを補填する層３Ｃとして、Ｃｕ膜を２０ｎｍ堆積した。これらの層３Ａ，３Ｂ，３Ｃの積層により、イオン化層３を形成した。
その他は、実施例１と同様に記憶素子から成るメモリセルアレイを作製して、実施例４の試料とした。この実施例４では、図４に示した構成の積層膜７を用いている。
【０１０７】
（実施例５）
希土類元素を含有する層３Ａとして、Ｇｄ膜を２ｎｍ堆積し、カルコゲナイド元素を含有する層３Ｂとして、ＣｕＧｅＴｅ膜を３０ｎｍ堆積した。これらの層３Ａ，３Ｂの積層により、イオン化層３を形成した。
その他は、実施例１と同様に記憶素子から成るメモリセルアレイを作製して、実施例５の試料とした。この実施例５では、図６に示した構成の積層膜９を用いている。
【０１０８】
（比較例１）
下部電極１の表面を、ＲＦ電源を用いた逆スパッタによって、５ｎｍ程度エッチングした。
その後に、膜厚０．６ｎｍの金属Ｇｄ膜を形成した。さらに、酸素プラズマに晒してＧｄ膜を酸化することにより、Ｇｄ酸化物を形成して、酸化物層２とした。
次に、カルコゲナイド元素を含有する層３Ｂとして、ＧｅＴｅＧｄ膜を２０ｎｍ堆積し、その後にＣｕを補填する層３Ｃとして、Ｃｕ膜を２０ｎｍ堆積した。これらの層３Ｂ，３Ｃの積層により、イオン化層３を形成した。
その他は、実施例１と同様に記憶素子から成るメモリセルアレイを作製して、比較例１の試料とした。
【０１０９】
（比較例２）
カルコゲナイド元素を含有する層３Ｂとして、ＧｅＴｅ膜を２０ｎｍ堆積した他は、実施例１と同様に記憶素子から成るメモリセルアレイを作製して、比較例２の試料とした。
即ち、この比較例２は、実施例１の構成から、カルコゲナイド元素を含有する層３Ｂを、希土類元素を含有しない材料に変えたものである。これにより、イオン化層３及びイオン化層３となる各層３Ｂ，３Ｃには希土類元素が含有されていない。
【０１１０】
（特性評価）
例えば、実施例１の試料の記憶素子１０に対して、上部電極４に接続された上部配線をＶｄｄ／２の中間電位に接地し、選択するメモリセルのゲート電極即ちワード線ＷＬに２．５Ｖを印加してＯＮ状態にし、トランジスタＴｒのソース／ドレイン１３のうち、記憶素子１０に接続されていない方に接続されている電極、即ちビット線ＢＬに、０Ｖ〜＋２．２５Ｖ、＋２．２５Ｖ〜−１．５Ｖ、−１．５Ｖ〜０Ｖの電圧を印加して挿引し、これらのサイクルを合計２回繰り返した。
【０１１１】
このようにして得られたＩ−Ｖ特性からＶ−Ｒループを算出した。算出したＶ−Ｒループを図９に示す。
図９において、破線は１回目のループを示していて、実線は２回目以降のループを示している。
【０１１２】
図９より、素子作製直後の初期は抵抗値が高く、記憶素子がＯＦＦ状態であり、ビット線に電圧を印加して、素子の下部電極の電圧が上部電極に対して負に増加することにより(図中では正の方向)、０．７〜０．８Ｖの閾値電圧（Ｖｔｈ）以上のところで急激に電流が増加する。即ち記憶素子では抵抗値が低くなりＯＮ状態へと遷移することがわかる。これにより、情報が記録される。
一方、その後、電圧を減少させても、一定の抵抗値を保ったままであり、即ち記憶素子ではＯＮ状態が保たれ、記録された情報が保持される。また、その後の記録消去を行っても同様の動作が行われている。
【０１１３】
また、同図に示されるように、逆極性の電圧Ｖ、即ち下部電極に正電位（＋電位）を印加すると、Ｖ＝−０．６Ｖ以上の正電位を印加した後に、再び０Ｖに戻すことにより、記憶素子では抵抗値が初期のＯＦＦ状態の高抵抗の状態に戻ることが確認された。即ち記憶素子に記録した情報を、負電圧の印加により消去できることがわかる。
【０１１４】
次に、実施例１及び比較例１の各試料について、書き込みの特性評価を行うために、ゲート電圧を２．５Ｖ、ＭＯＳトランジスタ込みの素子電圧を２．５Ｖとして、１ｎｓから１ｍｓのパルス幅のパルス電圧で書き込みを行った後の抵抗値を、それぞれ２０個の記憶素子について測定した。
測定結果として、各パルス幅の２０個の測定値をプロットして、図１０Ａ及び図１０Ｂに示す。図１０Ａは比較例１の試料の測定結果を示し、図１０Ｂは実施例１の試料の測定結果を示している。
【０１１５】
図１０Ａより、直接Ｇｄ酸化物から成る酸化物層２を形成した比較例１の試料では、１μｓから書き込み不良が発生し始めている。
一方、図１０Ｂより、Ｗ酸化物から成る酸化物層２とＧｄを含有するイオン化層３を形成して、熱処理によりＧｄ酸化物から成る酸化物層２を形成した実施例１の試料では、１０ｎｓまで書き込み不良が発生していない。
従って、実施例１では、比較例１と比較して、書き込み速度特性が向上していることが分かる。
【０１１６】
続いて、各試料について、書き込み及び消去の安定性を調べた。
まず、書き込み及び消去の不良を定量化するために、基準値を求めた。即ち、比較的長い１ｍｓのパルス幅で書き込み及び消去を行った場合の書き込み後及び消去後の各抵抗値を２０個の記憶素子で測定し、測定した抵抗値の対数をとって、それらの平均値を計算した。さらに、書き込み後及び消去後の各平均値から、その中間値を求めて基準値とした。
次に、１００ｎｓのパルス幅で書き込み及び消去を行い、同様に、書き込み後及び消去後の各抵抗値を２０個の記憶素子で測定し、測定した抵抗値の対数をとった。
そして、先に求めた基準値即ち書き込み後及び消去後の各平均値の中間値（１ｍｓのパルス幅の場合）と比較した。書き込みの場合は、中間値を上回り、抵抗値が下がっていない記憶素子を不良とした。消去の場合は、中間値を下回り、抵抗値が上がりきっていない記憶素子を不良とした。測定した２０個の記憶素子のうち、不良となった素子の割合を、実施例１〜実施例６及び比較例１の各試料について調べた。
測定結果として、書き込み及び消去の不良率を、表１に示す。
【０１１７】
【表１】
2007189087.tif 000003
【０１１８】
表１より、実施例１〜実施例５において、書き込みエラーは見られなかったが、比較例１では書き込みエラーが２０％存在している。
また、消去エラーについても、比較例１では２０％あるのに対して、Ｗ酸化層から熱処理により酸化物層を形成した実施例１〜実施例５の試料については、いずれも１０％以下に抑えられている。
【０１１９】
なお、比較例２はイオン化層が希土類元素を含有していない構成であるが、その場合のＶ−Ｒループは、図１１に示すように、ほとんど抵抗変化が見られなかったため、不良率の測定ができなかった。
これは、イオン化層が希土類元素を含有していないので、熱処理を行っても酸化物層が形成されなかったためであると考えられ、イオン化層３となる層３Ａ，３Ｂ，３Ｃの少なくともいずれかに希土類元素を含有していることが必要であることを示している。
【０１２０】
従って、各実施例の試料は、短いパルス幅で書き込み及び消去を行うことができるため、書き込み／消去動作の速度特性が優れており、しかも、書き込み特性と消去特性のバランスが取れていると言える。
【０１２１】
この原因は必ずしも明らかではないが、おそらくは、図８Ａ〜図８Ｄによって説明した変化が起こるためであると考えられる。
即ち、Ｗ酸化物によって酸化物層２を形成した後に、熱処理を行うと、熱処理の間にイオン化層３中のＧｄが酸化物層２側に拡散して、酸化物層２内にＧｄ酸化物が形成されるので、必要十分でなおかつ均一な酸化膜が形成されているためと考えられる。
【０１２２】
前述した実施の形態等に示したような、本発明の記憶素子を用いて、記憶素子を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ装置）を構成することができる。
このとき、各記憶素子に、必要に応じて、素子の選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成する。
さらに、配線を介して、センスアンプ、アドレスレコーダー、記録・消去・読み出し回路等に接続する。
【０１２３】
本発明の記憶素子は、各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能な、いわゆるＰＲＯＭ（プログラマブルＲＯＭ）、電気的に消去が可能なＥＥＰＲＯＭ（Electrically Erasable ＲＯＭ）、或いは、高速に記録・消去・再生が可能な、いわゆるＲＡＭ(ランダム・アクセス・メモリ)等、いずれのメモリ形態でも適用することが可能である。
【０１２４】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【０１２５】
【図１】本発明の記憶素子の一実施の形態の概略構成図（断面図）である。
【図２】図１の記憶素子を用いたメモリセルアレイの概略構成図（断面図）である。
【図３】図１の記憶素子を用いたメモリセルアレイの概略構成図（平面図）である。
【図４】図１の記憶素子を製造する際に形成する積層膜の一形態の断面図である。
【図５】図１の記憶素子を製造する際に形成する積層膜の他の形態の断面図である。
【図６】図１の記憶素子を製造する際に形成する積層膜の他の形態の断面図である。
【図７】図１の記憶素子を製造する際に形成する積層膜の他の形態の断面図である。
【図８】Ａ〜Ｄ  本発明の記憶素子において、製造時の熱処理による変化の機構を説明する図である。
【図９】実施例１の試料のＶ−Ｒループの測定結果である。
【図１０】書き込みパルスのパルス幅を変えて、抵抗値を測定した結果である。  Ａ  比較例１の試料の測定結果である。  Ｂ  実施例１の試料の測定結果である。
【図１１】比較例２の試料のＶ−Ｒループの測定結果である。
【符号の説明】
【０１２６】
１  下部電極、２  酸化物層、３  イオン化層、４  上部電極、５  記憶層、６  絶縁層、７，８，９，３１  積層膜、１０  記憶素子、Ｔｒ  ＭＯＳトランジスタ、ＢＬ  ビット線、ＷＬ  ワード線、ＰＬ  プレート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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