(57)【要約】【課題】信頼性を向上させることができる半導体装置を提供する。【解決手段】本発明に係る半導体装置は，半導体層１０と、半導体層に形成されたトランジスタ１００と、半導体層の上方に形成された第１層間絶縁層５０と、第１層間絶縁層の上方に形成された第１配線層６２と、第１層間絶縁層および第１配線層の上方に形成された第２層間絶縁層６０と、第２層間絶縁層の上方に形成された最上層の第２配線層７２および電極パッド７３と、第２層間絶縁層、第２配線層、および電極パッドの上方に形成されたパッシベーション層８０と、パッシベーション層に形成され、電極パッドの少なくとも一部を露出させる開口部と、を含み、第２配線層の相互間の最短スペースＳ２は，第１配線層の相互間の最短スペースＳ１よりも広い。【選択図】図１
2007123509.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に形成されたトランジスタと、
前記半導体層の上方に形成された第１層間絶縁層と、
前記第１層間絶縁層の上方に形成された第１配線層と、
前記第１層間絶縁層および前記第１配線層の上方に形成された第２層間絶縁層と、
前記第２層間絶縁層の上方に形成された最上層の第２配線層および電極パッドと、
前記第２層間絶縁層、前記第２配線層、および前記電極パッドの上方に形成されたパッシベーション層と、
前記パッシベーション層に形成され、前記電極パッドの少なくとも一部を露出させる開口部と、を含み、
前記第２配線層の相互間の最短スペースは、前記第１配線層の相互間の最短スペースよりも広い、半導体装置。
【請求項２】
請求項１において、
前記第１配線層と同じ層に形成されたヒューズと、
前記ヒューズの上方であって、前記第２層間絶縁層および前記パッシベーション層に形成され、前記ヒューズを露出させない他の開口部と、を含む、半導体装置。
【請求項３】
請求項１または２において、
前記第２配線層の相互間の最短スペースは、前記パッシベーション層の膜厚よりも大きい、半導体装置。
【請求項４】
半導体層にトランジスタを形成する工程と、
前記半導体層の上方に第１層間絶縁層を形成する工程と、
前記第１層間絶縁層の上方に第１配線層およびヒューズを形成する工程と、
前記第１層間絶縁層、前記第１配線層、および前記ヒューズの上方に第２層間絶縁層を形成する工程と、
前記第２層間絶縁層の上方に第２配線層および電極パッドを形成する工程と、
前記第２層間絶縁層、前記第２配線層、および前記電極パッドの上方にパッシベーション層を形成する工程と、
前記電極パッドの少なくとも一部を露出させるように前記パッシベーション層を開口するとともに、前記ヒューズを露出させないように、前記ヒューズの上方の前記第２層間絶縁層および前記パッシベーション層を開口する工程と、を含み、
前記第２配線層の相互間の最短スペースは、前記第１配線層の相互間の最短スペースよりも広くなるように形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ワイヤレスボンディングされる半導体装置には、例えば、電極パッド上にバンプが設けられている。例えば、特開２０００−３５７７０１号公報に開示された半導体装置では、電極パッドはパッシベーション層により覆われており、該パッシベーション層に形成された開口部にバンプの一部が埋め込まれている。このようにパッシベーション層の開口部にバンプの一部が埋め込まれていると、開口部の深さに起因して、バンプの表面には開口部の上方に位置する凹部が形成される場合がある。
【特許文献１】特開２０００−３５７７０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、信頼性を向上させることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００４】
本発明に係る半導体装置は、
半導体層と、
前記半導体層に形成されたトランジスタと、
前記半導体層の上方に形成された第１層間絶縁層と、
前記第１層間絶縁層の上方に形成された第１配線層と、
前記第１層間絶縁層および前記第１配線層の上方に形成された第２層間絶縁層と、
前記第２層間絶縁層の上方に形成された最上層の第２配線層および電極パッドと、
前記第２層間絶縁層、前記第２配線層、および前記電極パッドの上方に形成されたパッシベーション層と、
前記パッシベーション層に形成され、前記電極パッドの少なくとも一部を露出させる開口部と、を含み、
前記第２配線層の相互間の最短スペースは、前記第１配線層の相互間の最短スペースよりも広い。
【０００５】
この半導体装置では、前記第２配線層の相互間の最短スペースは、前記第１配線層の相互間の最短スペースよりも広い。ところで、例えば、前記第２配線層の相互間の最短スペースが、前記第１配線層の相互間の最短スペースよりも狭い場合には、前記パッシベーション層によるボイドの発生を抑えるために、前記パッシベーション層の膜厚を厚くしなければならない場合がある。このような場合に比べ、本発明に係る半導体装置では、前記第２配線層の相互間の最短スペースが、前記第１配線層の相互間の最短スペースよりも広いので、ボイドが発生しにくくなり、延いては、前記パッシベーション層の膜厚を薄くすることができる。その結果、前記パッシベーション層に形成される前記開口部を浅くすることができる。これにより、例えば、前記電極パッドの上に、前記開口部を埋め込むようにバンプを形成する場合に、該バンプの表面には、前記開口部の上方の位置に凹部が生じないか、あるいは、生じたとしても凹部を浅くすることができる。従って、本発明に係る半導体装置によれば、上述したバンプと、例えば配線基板とを良好に接続することができ、信頼性を向上させることができる。
【０００６】
なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの（以下「Ａ」という）の「上方」に形成された他の特定のもの（以下「Ｂ」という）」などと用いている。本発明に係る記載では、この例のような場合に、Ａ上に直接Ｂが形成されているような場合と、Ａ上に他のものを介してＢが形成されているような場合とが含まれるものとして、「上方」という文言を用いている。
【０００７】
本発明に係る半導体装置において、
前記第１配線層と同じ層に形成されたヒューズと、
前記ヒューズの上方であって、前記第２層間絶縁層および前記パッシベーション層に形成され、前記ヒューズを露出させない他の開口部と、を含むことができる。
【０００８】
本発明に係る半導体装置において、
前記第２配線層の相互間の最短スペースは、前記パッシベーション層の膜厚よりも大きいことができる。
【０００９】
本発明に係る半導体装置の製造方法は、
半導体層にトランジスタを形成する工程と、
前記半導体層の上方に第１層間絶縁層を形成する工程と、
前記第１層間絶縁層の上方に第１配線層およびヒューズを形成する工程と、
前記第１層間絶縁層、前記第１配線層、および前記ヒューズの上方に第２層間絶縁層を形成する工程と、
前記第２層間絶縁層の上方に第２配線層および電極パッドを形成する工程と、
前記第２層間絶縁層、前記第２配線層、および前記電極パッドの上方にパッシベーション層を形成する工程と、
前記電極パッドの少なくとも一部を露出させるように前記パッシベーション層を開口するとともに、前記ヒューズを露出させないように、前記ヒューズの上方の前記第２層間絶縁層および前記パッシベーション層を開口する工程と、を含み、
前記第２配線層の相互間の最短スペースは、前記第１配線層の相互間の最短スペースよりも広くなるように形成される。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００１１】
１．  まず、本実施形態に係る半導体装置について説明する。図１は、本実施形態に係る半導体装置を模式的に示す断面図である。
【００１２】
本実施形態に係る半導体装置は、図１に示すように、半導体層１０と、トランジスタ１００と、第１層間絶縁層５０と、第１配線層６２と、第２層間絶縁層６０と、第２配線層７２と、電極パッド７３と、パッシベーション層８０と、開口部（以下「第１開口部」ともいう）７６と、を含む。
【００１３】
半導体層１０は、例えばシリコン基板などからなることができる。半導体層１０には、トランジスタ１００が形成されている。トランジスタ１００は、例えばＭＯＳトランジスタなどである。トランジスタ１００の周囲には、素子分離領域２０が形成されている。トランジスタ１００は、他の素子（図示せず）と素子分離領域２０によって分離されている。
【００１４】
第１層間絶縁層５０は、半導体層１０の上方に形成されている。より具体的には、第１層間絶縁層５０は、トランジスタ１００および素子分離領域２０の上に形成されている。第１配線層６２は、第１層間絶縁層５０の上に形成されている。第１配線層６２は、図示の例では、第１層目の配線層である。なお、第１配線層６２は、第１層目の配線層に限定されるわけではなく、第１層目の配線層よりも上の配線層であることもできる。第１配線層６２は、例えば、第１層間絶縁層５０を貫通して形成されたコンタクトホール内に埋め込まれたコンタクト層５４により、トランジスタ１００のゲート電極３２と接続されることができる。
【００１５】
本実施形態に係る半導体装置は、さらに、第１配線層６２と同じ層に形成されたヒューズ６３を有することができる。ヒューズ６３は、第１層間絶縁層５０の上に形成されている。
【００１６】
第２層間絶縁層６０は、第１層間絶縁層５０、第１配線層６２、およびヒューズ６３の上に形成されている。第２配線層７２は、第２層間絶縁層６０の上に形成されている。第２配線層７２は、最上層の配線層であり、図示の例では、第２層目の配線層である。第２配線層７２の相互間の最短スペース（以下「第２配線層スペース」ともいう）Ｓ２は、第１配線層６２の相互間の最短スペース（以下「第１配線層スペース」ともいう）Ｓ１よりも広い。ここで、スペースとは、いわゆるラインアンドスペース（Ｌ／Ｓ）のスペースに相当し、同じ層において、隣り合う配線層同士の距離をいう。また、最短スペースとは、各配線層の相互間の距離（同じ層における隣り合う配線層同士の距離）のうち、最も短いものをいう。第２配線層７２のＬ／Ｓは、例えば０．６／１．２［μｍ］、第１配線層６２のＬ／Ｓは、例えば０．２４／０．２６［μｍ］である。即ち、第２配線層スペースＳ２は、例えば１．２μｍであり、第１配線層スペースＳ１は、例えば０．２６μｍである。
【００１７】
また、本実施形態に係る半導体装置では、第２配線層スペースＳ２を、パッシベーション層８０の膜厚よりも大きくすることができる。これにより、第２配線層７２の側壁にパッシベーション層８０を良好に付着させることができる。具体的には、第２配線層スペースＳ２を、例えば、パッシベーション層８０の膜厚の１．２倍とすることが好ましい。この値は、第２配線層７２の側壁へのパッシベーション層８０の付着量の比率（カバレッジ）から計算により求められている。パッシベーション層８０の膜厚が例えば１μｍである場合、第２配線層スペースＳ２を１．２μｍとすることが好ましい。
【００１８】
第２配線層７２は、例えば、第２層間絶縁層６０を貫通して形成されたコンタクトホール内に埋め込まれたコンタクト層６４により、第１配線層６２と接続されることができる。電極パッド７３は、第２層間絶縁層６０の上に形成されている。
【００１９】
パッシベーション層８０は、第２層間絶縁層６０、第２配線層７２、および電極パッド７３の上に形成されている。パッシベーション層８０は、例えば、酸化シリコン層７０と、その上に形成された窒化シリコン層７１とからなる２層構造であることができる。本実施形態に係る半導体装置では、パッシベーション層８０の全体の膜厚を例えば１μｍ、酸化シリコン層７０の膜厚を例えば０．４μｍ、窒化シリコン層７１の膜厚を例えば０．６μｍとすることができる。
【００２０】
パッシベーション層８０には、電極パッド７３の少なくとも一部を露出させる第１開口部７６が形成されている。図示の例では、第１開口部７６は、電極パッド７３の上面の一部を露出させている。また、パッシベーション層８０および第２層間絶縁層６０には、ヒューズ６３を露出させない他の開口部（以下「第２開口部」という）７８が形成されていることができる。
【００２１】
２．  次に、本実施形態に係る半導体装置の製造方法について説明する。図２〜図７は、本実施形態に係る半導体装置の一製造工程を模式的に示す断面図である。なお、図２〜図７は、それぞれ図１に示す断面図に対応している。
【００２２】
（１）まず、図２に示すように、例えばＳＴＩ法などにより、半導体層１０の所定の領域に素子分離領域２０を形成する。次に、公知の方法により、図２に示すように、半導体層１０の表面およびその近傍にトランジスタ１００を形成する。次に、図２に示すように、例えばＣＶＤ（chemical vapor deposition）法などにより、半導体層１０の上方の全面に第１層間絶縁層５０を形成する。
【００２３】
（２）次に、リソグラフィ技術およびエッチング技術を用いて、第１層間絶縁層５０に開口部（コンタクトホール）を形成する。次に、図３に示すように、公知の方法により、コンタクトホールに埋め込まれたコンタクト層５４を形成する。次に、第１層間絶縁層５０の上に第１配線層６２およびヒューズ６３を形成する。第１配線層６２は、その相互間の最短スペースＳ１が、第２配線層スペースＳ２（図１参照）よりも狭くなるように形成される。第１配線層６２およびヒューズ６３は、例えば、第１層間絶縁層５０の上に導電層（図示せず）を全面に形成し、該導電層をパターニングすることにより形成される。
【００２４】
（３）次に、図４に示すように、例えばＣＶＤ法などにより、第１層間絶縁層５０、第１配線層６２、およびヒューズ６３の上の全面に第２層間絶縁層６０を形成する。
【００２５】
（４）次に、リソグラフィ技術およびエッチング技術を用いて、第２層間絶縁層６０に開口部（ビアホール）を形成する。次に、図５に示すように、公知の方法により、ビアホールに埋め込まれたコンタクト層６４を形成する。次に、第２層間絶縁層６０の上に第２配線層７２および電極パッド７３を形成する。第２配線層７２は、その相互間の最短スペースＳ２が、第１配線層スペースＳ１よりも広くなるように形成される。第２配線層７２および電極パッド７３は、例えば、第２層間絶縁層６０の上に導電層（図示せず）を全面に形成し、該導電層をパターニングすることにより形成される。
【００２６】
（５）次に、図６に示すように、第２層間絶縁層６０、第２配線層７２、および電極パッド７３の上の全面に酸化シリコン層７０を形成する。酸化シリコン層７０の成膜方法は、特に限定されないが、高密度プラズマＣＶＤ法ではないことが好ましい。つまり、酸化シリコン層７０の成膜方法としては、例えばプラズマＣＶＤ法などが好ましい。
【００２７】
次に、図６に示すように、酸化シリコン層７０の上の全面に窒化シリコン層７１を形成する。窒化シリコン層７１の成膜方法としては、例えばプラズマＣＶＤ法などが好ましい。
【００２８】
このようにして、図６に示すように、酸化シリコン層７０と窒化シリコン層７１の２層構造からなるパッシベーション層８０が形成される。
【００２９】
（６）次に、図７に示すように、パッシベーション層８０（図示の例では窒化シリコン層７１）の上に、所定のパターンのレジスト層Ｒ１を形成する。具体的には、レジスト層Ｒ１は、第１開口部７６の形成領域および第２開口部７８の形成領域の上に開口部を有するように形成される。
【００３０】
次に、レジスト層Ｒ１をマスクとしてパッシベーション層８０をエッチングして、電極パッド７３の少なくとも一部を露出させるようにパッシベーション層８０を開口する。これとともに、レジスト層Ｒ１をマスクとしてパッシベーション層８０および第２層間絶縁層６０をエッチングして、ヒューズ６３を露出させないように、ヒューズ６３の上方の第２層間絶縁層６０およびパッシベーション層８０を開口する。この工程により、第１開口部７６および第２開口部７８が形成される。この工程では、第２開口部７８が形成されるまで、即ち、ヒューズ６３上の第２層間絶縁層６０が所望の厚みになるまで、エッチングが行われる。この際、電極パッド７３上のパッシベーション層８０の開口は、電極パッド７３がエッチングストッパ層となり、電極パッド７３の上面で止めることができる。なお、この後、レジスト層Ｒ１は除去される。
【００３１】
以上の工程によって、本実施形態に係る半導体装置を製造することができる。
【００３２】
なお、この後、通常のプロセス技術により、例えばバンプなどを形成することも当然可能である。
【００３３】
３．  本実施形態に係る半導体装置では、第２配線層スペースＳ２は、第１配線層スペースＳ１よりも広い。ところで、例えば、第２配線層スペースＳ２が、第１配線層スペースＳ１よりも狭い場合には、パッシベーション層８０によるボイドの発生を抑えるために、パッシベーション層８０（特に１層目の酸化シリコン層７０）の膜厚を厚くしなければならない場合がある。このような場合に比べ、本実施形態に係る半導体装置では、第２配線層スペースＳ２が、第１配線層スペースＳ１よりも広いので、ボイドが発生しにくくなり、延いては、パッシベーション層８０（特に１層目の酸化シリコン層７０）の膜厚を薄くすることができる。その結果、パッシベーション層８０に形成される第１開口部７６を浅くすることができる。言い換えるならば、電極パッド７３の上面と、その上に形成されたパッシベーション層８０の上面との段差を小さくすることができる。これにより、例えば、電極パッド７３の上に、第１開口部７６を埋め込むようにバンプ（図示せず）を形成する場合に、該バンプの表面には、第１開口部７６の上方の位置に凹部が生じないか、あるいは、生じたとしても凹部を浅くすることができる。従って、本実施形態に係る半導体装置によれば、上述したバンプと、例えば配線基板（図示せず）とを良好に接続することができ、信頼性を向上させることができる。
【００３４】
また、本実施形態に係る半導体装置では、ヒューズ６３は、第１配線層６２と同じ層に形成されている。ところで、例えばヒューズ６３が第２配線層７２と同じ層にある場合には、ヒューズ６３は、例えば酸化シリコン層７０により覆われることとなる（図８参照）。この場合、ヒューズ６３を保護するために、酸化シリコン層７０にはある程度の膜厚が必要となる。これに対し、本実施形態に係る半導体装置では、ヒューズ６３は、第２層間絶縁層６０により覆われているため、酸化シリコン層７０の膜厚は、ヒューズ６３の保護に関しては制約を受けない。従って、本実施形態に係る半導体装置によれば、ヒューズ６３が第２配線層７２と同じ層にある場合に比べ、酸化シリコン層７０の膜厚、延いてはパッシベーション層８０の膜厚を自由に薄くすることができる。その結果、パッシベーション層８０に形成される第１開口部７６を浅くすることができる。従って、本実施形態に係る半導体装置によれば、上述したように、バンプ（図示せず）と、配線基板（図示せず）とを良好に接続することができ、信頼性を向上させることができる。
【００３５】
また、本実施形態に係る半導体装置の製造方法では、電極パッド７３の少なくとも一部を露出させるようにパッシベーション層８０を開口するとともに、ヒューズ６３を露出させないように、ヒューズ６３の上方の第２層間絶縁層６０およびパッシベーション層８０を開口する（図７参照）。即ち、第１開口部７６を形成するとともに、第２開口部７８を形成する。これにより、例えば、第１開口部７６と第２開口部７８とを別工程で形成するような場合に比べ、製造工程の簡素化を図ることができる。
【００３６】
また、本実施形態に係る半導体装置の製造方法では、第２配線層スペースＳ２は、第１配線層スペースＳ１よりも広くなるように形成される。これにより、例えば、第２配線層スペースＳ２が、第１配線層スペースＳ１よりも狭い場合に比べ、パッシベーション層８０（酸化シリコン層７０および窒化シリコン層７１）は、第２配線層７２を埋め込み易くなる。また、第２配線層スペースＳ２を、例えば、パッシベーション層８０の膜厚の１．２倍とすることにより、酸化シリコン層７０の成膜方法として、高密度プラズマＣＶＤ法を用いることなく、例えばプラズマＣＶＤ法などを用いても、良好に第２配線層７２を埋め込むことが可能となる。つまり、本実施形態に係る半導体装置の製造方法によれば、酸化シリコン層７０や窒化シリコン層７１を埋め込み性良く成膜するために、酸化シリコン層７０の成膜に高密度プラズマＣＶＤ法を用いる必要がないので、生産コストの低減を図ることができる。また、例えば高密度プラズマＣＶＤ法を用いて第２配線層７２の埋め込みを行う場合には、一般的に第２配線層７２の厚さ程度の成膜が必要となる。このため、パッシベーション層８０の膜厚が厚くなる。これに対して、例えばプラズマＣＶＤ法を用いる場合には、高密度プラズマＣＶＤ法よりも薄い成膜で第２配線層７２を被覆することが可能となる。
【００３７】
また、本実施形態に係る半導体装置の製造方法では、第２配線層スペースＳ２は、第１配線層スペースＳ１よりも広くなるように形成される。これにより、上述したように、パッシベーション層８０によるボイドが発生しにくくなり、延いては、パッシベーション層８０の膜厚を薄くすることができ、第１開口部７６を浅くすることができる。ところで、例えば、以下のような方法を用いて第１開口部７６を浅くするような場合、本実施形態に係る半導体装置の製造方法に比べ、製造工程数が増加する。
【００３８】
まず、酸化シリコン層７０を形成した直後に、酸化シリコン層７０のうち、電極パッド７３上のものだけを露出させるレジスト層を形成する。次に、該レジスト層をマスクとして電極パッド７３上の酸化シリコン層７０をエッチングし、酸化シリコン層７０を薄くする。その後、窒化シリコン層７１を形成し、第１開口部７６を形成する。この方法によって、第１開口部７６は、上述した電極パッド７３上の酸化シリコン層７０のエッチングを行わない場合に比べて浅くなる。
【００３９】
このような方法を用いて第１開口部７６を浅くするような場合に比べ、本実施形態に係る半導体装置の製造方法によれば、製造工程数を削減することができ、製造工程の簡素化を図ることができる。
【００４０】
４．  変形例
次に、本実施形態に係る半導体装置の変形例について説明する。なお、以下に説明する変形例は一例であって、これに限定されるわけではない。
【００４１】
上述した例では、ヒューズ６３が電極パッド７３よりも下の層に形成されている場合について説明したが、ヒューズ６３は、図８に示すように、電極パッド７３と同じ層に形成されていることもできる。即ち、ヒューズ６３は、最上層の配線層（第２配線層７２）と同じ層に形成されていることができる。なお、図８は、この場合の半導体装置を模式的に示す断面図である。
【００４２】
図８に示す例では、ヒューズ６３は、酸化シリコン層７０によって覆われている。窒化シリコン層７１は、少なくともヒューズ６３の上方に形成された開口部（以下「第３開口部」という）７９を有する。図示の例では、第３開口部７９は、ヒューズ６３の上方および側方に形成されている。なお、図８に示す半導体装置を形成する場合には、第１開口部７６を形成する工程と、第３開口部７９を形成する工程とは、別工程で行うことができる。
【００４３】
５．  上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できよう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【図面の簡単な説明】
【００４４】
【図１】本実施形態に係る半導体装置を模式的に示す断面図。
【図２】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図３】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図４】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図５】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図６】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図７】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図８】本実施形態に係る半導体装置の変形例を模式的に示す断面図。
【符号の説明】
【００４５】
１０  半導体層、２０  素子分離領域、３２  ゲート電極、５０  第１層間絶縁層、５４  コンタクト層、６０  第２層間絶縁層、６２  第１配線層、６３  ヒューズ、６４  コンタクト層、７０  酸化シリコン層、７１  窒化シリコン層、７２  第２配線層、７３  電極パッド、７６  第１開口部、７８  第２開口部、７９  第３開口部、８０  パッシベーション層，１００  トランジスタ
【図１】
2007123509.tif 000003
【図２】
2007123509.tif 000004
【図３】
2007123509.tif 000005
【図４】
2007123509.tif 000006
【図５】
2007123509.tif 000007
【図６】
2007123509.tif 000008
【図７】
2007123509.tif 000009
【図８】
2007123509.tif 000010