(57)【要約】【課題】スプリアス成分を低減させることが可能な半導体装置を提供することを目的とする。【解決手段】位相周波数検出器ＰＤ、チャージポンプＣＰ、ループフィルタＬＦ、電圧制御発振器ＶＣＯ、分周器ＰＤ１とを有する位相ロックループ回路と、位相比較を行うタイミングをマスクするマスク信号を生成するマスク信号発生器ＭＧ１と、ロック状態を検出してロック検出信号を出力するロック検出器ＬＤ１と、ロック状態においてマスク信号を通過させる論理回路ＡＮと、ループフィルタの出力端子と電圧制御発振器の入力端子との間に設けられマスク信号に基づいてオン、オフが制御されるスイッチング素子ＳＷとを備え、ロック状態でかつ位相比較時に制御電圧が電圧制御発振器に与えられないようにループフィルタと電圧制御発振器との間が分離されることを特徴とする半導体装置。【選択図】図１
2007189404.tif 000002
【特許請求の範囲】
【請求項１】
参照信号と分周信号とを与えられ、位相比較を行って位相差検出信号を出力する位相周波数検出器と、
前記位相差検出信号を与えられて電圧の変化を電流の変化に変換したチャージポンプ信号を出力するチャージポンプと、
前記チャージポンプ信号を与えられて所定周波数以下の成分を通過させて制御電圧を出力するループフィルタと、
前記制御電圧に基づく周波数を有する周波数信号を出力する電圧制御発振器と、
前記周波数信号を与えられ、周波数をカウントして分周を行い前記分周信号を出力する少なくとも１段のカウンタを有する分周器とを有する位相ロックループ回路と、
前記電圧制御発振器からの前記周波数信号又は前記分周器において生じた信号に同期して、前記位相周波数検出器が前記分周器からの前記信号と前記参照信号との位相比較を行うタイミングをマスクするマスク信号を生成するマスク信号発生器と、
前記位相ロックループ回路のロック状態を検出してロック検出信号を出力するロック検出器と、
前記マスク信号と前記ロック検出信号とを与えられ、ロック状態において前記マスク信号を通過させる論理回路と、
前記ループフィルタの出力端子と前記電圧制御発振器の入力端子との間に設けられ、前記論理回路から出力された前記マスク信号に基づいてオン、オフが制御されるスイッチング素子と、
を備え、ロック状態でかつ位相比較時に、前記制御電圧が前記電圧制御発振器に与えられないように前記ループフィルタと前記電圧制御発振器との間が分離されることを特徴とする半導体装置。
【請求項２】
前記ロック検出器は、前記分周器において生じた前記信号と前記参照信号とに基づいて、前記位相ロックループ回路のロック状態を検出し前記ロック検出信号を出力することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ロック検出器は、前記ループフィルタから出力された前記制御電圧に基づいて、前記位相ロックループ回路のロック状態を検出し前記ロック検出信号を出力することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記分周器は、前記周波数信号を与えられ、周波数をカウントして分周を行い前記分周信号を出力する１段のカウンタを有し、
前記マスク信号発生器は、前記電圧制御発振器からの前記周波数信号に同期して前記マスク信号を発生することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記ループフィルタは、前記位相ロックループ回路と同一チップに内蔵されたオンチップ型のループフィルタ、又は前記位相ロックループ回路のチップに外付けされたオフチップ型のループフィルタであることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
位相ロックループ（Phase Locked Loop、以下ＰＬＬという）回路によれば、基準となる参照信号と、電圧制御発振器（Voltage Controlled Oscillator）から出力された周波数信号との位相差を位相周波数検出器により検出することで、所望の周波数を有する周波数信号を高精度で得ることができる。
【０００３】
周波数信号の出力周波数が安定したロック状態では参照信号と周波数信号の位相は一致しており、理想上は位相周波数検出器からの出力はゼロとなる。
【０００４】
しかし、一般に用いられている位相周波数検出器では、参照信号を入力するフリップフロップと周波数信号を入力するフリップフロップのそれぞれの出力に基づいて、これらの二つのフリップフロップをリセットする構成を備えている。このため、実際にはロック状態であっても位相周波数検出器からは出力信号が発生することになる。
【０００５】
このようなロック状態で位相周波数検出器から発生した信号は、次段のチャージポンプ回路において電流に変換され、周期的な変動成分を含む制御電圧を発生させることになる。この制御電圧が電圧制御発振器により周波数変換されて、出力周波数にスプリアス成分を生じさせていた。
【０００６】
以下に、従来のＰＬＬ回路を開示した文献名を記載する。
【特許文献１】特開２００１−１１９２９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上記事情に鑑み、スプリアス成分を低減させることが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様による半導体装置は、参照信号と分周信号とを与えられ、位相比較を行って位相差検出信号を出力する位相周波数検出器と、前記位相差検出信号を与えられて電圧の変化を電流の変化に変換したチャージポンプ信号を出力するチャージポンプと、前記チャージポンプ信号を与えられて所定周波数以下の成分を通過させて制御電圧を出力するループフィルタと、前記制御電圧に基づく周波数を有する周波数信号を出力する電圧制御発振器と、前記周波数信号を与えられ、周波数をカウントして分周を行い前記分周信号を出力する少なくとも１段のカウンタを有する分周器とを有する位相ロックループ回路と、前記電圧制御発振器からの前記周波数信号又は前記分周器において生じた信号に同期して、前記位相周波数検出器が前記分周器からの前記信号と前記参照信号との位相比較を行うタイミングをマスクするマスク信号を生成するマスク信号発生器と、前記位相ロックループ回路のロック状態を検出してロック検出信号を出力するロック検出器と、前記マスク信号と前記ロック検出信号とを与えられ、ロック状態において前記マスク信号を通過させる論理回路と、前記ループフィルタの出力端子と前記電圧制御発振器の入力端子との間に設けられ、前記論理回路から出力された前記マスク信号に基づいてオン、オフが制御されるスイッチング素子と、を備え、ロック状態でかつ位相比較時に、前記制御電圧が前記電圧制御発振器に与えられないように前記ループフィルタと前記電圧制御発振器との間が分離されることを特徴とする。
【発明の効果】
【０００９】
本発明の半導体装置によれば、位相比較を行う際に発生するスプリアスを低減することが可能である。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。
【００１１】
実施の形態１
図１に、実施の形態１による半導体装置の構成を示す。さらに、同半導体装置における後述する制御電圧Ｖｃｔｒｌ、ロック検出信号ＤＳ、プリスケーラ信号ＰＳ、分周信号Ｄ、参照信号Ｒ、マスク信号Ｍの波形を図２のタイミングチャートに示す。このタイミングチャートでは、制御電圧Ｖｃｔｒｌをある電圧からより高い電圧へ遷移させたときの一例を表している。
【００１２】
この半導体装置は、位相周波数検出器ＰＤ、チャージポンプＣＰ、ループフィルタＬＦ、電圧制御発振器ＶＣＯ、プログラマブル分周器ＰＤ１、プリアンプＰＡを備えたＰＬＬ回路に、さらにロック検出器ＬＤ１、マスク信号発生器ＭＧ１、スイッチング素子ＳＷ、アンド回路ＡＮ、インバータＩＮを備えたものとなっている。
【００１３】
位相周波数検出器ＰＤに分周信号Ｄと参照周波数を有する参照信号Ｒとが入力され、参照信号Ｒに対する分周信号Ｄの位相の遅れ、一致、あるいは進みに応じた位相差検出信号Ｖが出力される。
【００１４】
チャージポンプＣＰにおいて、位相差検出信号Ｖの電圧の変化が電流の変化に変換されたチャージポンプ信号Ｉとして出力される。
【００１５】
ループフィルタＬＦにチャージポンプ信号Ｉが入力され、所定の周波数以上の周波数成分が減衰されて制御電圧Ｖｃｔｒｌが出力される。
【００１６】
スイッチング素子ＳＷはＡＮＤ回路ＡＮからのスイッチング信号ＳＷＳ、及びインバータＩＮによりスイッチング信号が反転された反転スイッチング信号ｂＳＷＳを与えられてオン／オフ動作が制御され、制御電圧Ｖｃｔｒｌを通過あるいは遮断する。
【００１７】
スイッチング素子ＳＷを通過した制御電圧Ｖｃｔｒｌは、容量Ｃにより高調波ノイズ成分が除去された後、電圧制御発振器ＶＣＯに入力される。
【００１８】
電圧制御発振器ＶＣＯは、制御電圧Ｖｃｔｒｌの電圧値に対応した周波数を有する周波数信号ＦＳを発生し、プログラマブル分周器ＰＤ１及びプリアンプＰＡに出力する。
【００１９】
プリアンプＰＡは、周波数信号に所定の増幅を行って図示されていない後段の回路へ出力する。
【００２０】
プログラマブル分周器ＰＤ１は、周波数信号ＦＳを１段目の高速カウンタに相当するプリスケーラＰＳにより周波数をある程度低下させてプリスケーラ信号ＰＳを出力し、次に２段目のカウンタに相当するパルスカウンタＰＣ１によりプリスケーラ信号ＰＳにおけるＮ（Ｎは２以上の整数）パルス毎に１パルスを発生させて分周信号Ｄを出力させる。
【００２１】
さらにロック検出器ＬＤ１において、分周信号Ｄと参照信号Ｒとを比較することで、周波数信号ＦＳの周波数が安定したロック状態にある場合にはハイレベルのロック検出信号ＤＳを出力し、ロック状態にない場合はローレベルの信号を出力する。
【００２２】
また、マスク信号発生器ＭＧ１において、位相周波数検出器ＰＤが分周信号Ｄの位相と参照信号Ｒの位相とを比較するタイミングを包括（マスク）するように所定パルス幅を有するマスク信号Ｍを出力する。比較対象となる分周信号Ｄは、プリスケーラＰＳから出力されたプリスケーラ信号ＰＳから生成されるので、このプリスケーラ信号ＰＳの立ち上がり又は立ち下がりエッジを覆うような信号を生成することで、マスク信号Ｍを出力することができる。このマスク信号Ｍは、ループフィルタＬＦから出力された制御電圧Ｖｃｔｒｌを電圧制御発振器ＶＣＯから分離するための信号である。
【００２３】
ロック検出信号ＤＳとマスク信号ＭとがＡＮＤ回路ＡＮに入力される。ＰＬＬ回路がロック状態にあることを示すハイレベルのロック検出信号ＤＳと、位相周波数検出器ＰＤが分周信号Ｄの位相と参照信号Ｒの位相とを比較するタイミングを包括するハイレベルのマスク信号とが入力された場合に、ハイレベルのスイッチング信号ＳＷＳが出力される。
【００２４】
スイッチング信号ＳＷＳがハイレベルにある場合に、この信号をゲートに入力されるＰチャネルトランジスタと、反転された反転スイッチング信号ｂＳＷＳがゲートに入力されるＮチャネルトランジスタとを有するスイッチング素子ＳＷがオフする。これにより、ループフィルタＬＦから出力された制御電圧Ｖｃｔｒｌはスイッチング素子ＳＷにより遮断されて電圧制御発振器ＶＣＯには出力されない。
【００２５】
逆に、ＰＬＬ回路がロック状態にはないことを示すローレベルのロック検出信号ＤＳと、位相周波数検出器ＰＤが分周信号Ｄの位相と参照信号Ｒの位相とを比較するタイミングをマスクするマスク信号がハイレベルにない場合の少なくともいずれか一方が成立する場合に、ＡＮＤ回路ＡＮからローレベルのスイッチング信号ＳＷＳが出力される。これにより、スイッチング素子ＳＷがオンする。この場合は、ループフィルタＬＦから出力された制御電圧Ｖｃｔｒｌはスイッチング素子ＳＷを通過し、電圧制御発振器ＶＣＯに出力される。
【００２６】
このように、分周信号Ｄの位相が参照信号Ｒの位相と一致していない場合は、マスク信号Ｍをロック検出信号ＤＳと共にＡＮＤ回路ＡＮにおいてＡＮＤ演算を行うことでキャンセルしてスイッチング素子ＳＷをオン状態にし、ループフィルタＬＦから出力された制御電圧Ｖｃｔｒｌを通常動作と同様に電圧制御発振器ＶＣＯに与えることができる。
【００２７】
これにより、ロック状態においてのみ、位相比較を行う瞬間に制御電圧Ｖｃｔｒｌが電圧制御発振器ＶＣＯに与えられないように分離することで、スプリアス成分の発生を抑制することができる。
【００２８】
ところで、電圧制御発振器ＶＣＯの入力端子と接地端子との間には容量Ｃが設けられている。この容量Ｃは、スイッチング素子ＳＷがスイッチングする際の電荷の移動による制御電圧Ｖｃｔｒｌの変動を抑えるために設けられている。
【００２９】
スイッチング素子ＳＷを構成するトランジスタのサイズをある程度小さくすることで、３次フィルタを組む場合と比較して容量Ｃの大きさを小さく抑えることができ、また抵抗素子を設ける必要性も排除することが可能となる。
【００３０】
また、ロック状態で位相比較時においてのみ制御電圧Ｖｃｔｒｌを電圧制御発振器ＶＣＯに与えらないように分離することにより、位相比較時における変動成分を含む制御電圧Ｖｃｔｒｌを電圧制御発振器ＶＣＯに常時与える場合と比較し、ループ帯域を一定に保ったまま（ＲＣ＝一定）でループフィルタを構成する容量を小さくすることができるので回路面積を低減させることが可能となる。
【００３１】
参考例１
上記実施の形態１と比較するため、参考例１による半導体装置について、その構成を示した図３を用いて説明する。
【００３２】
この装置は、位相周波数検出器ＰＤ１００、チャージポンプＣＰ１００、ローパスフィルタＬＦ１００、電圧制御発振器ＶＣＯ１００、プリアンプＰＡ１００、プログラマブル分周器ＰＤ１００を備え、ＰＬＬ回路として動作する。
【００３３】
この参考例１は、上記実施の形態１における、ロック状態において位相比較時に制御電圧Ｖｃｔｒｌを電圧制御発振器ＶＣＯに与えないように分離する構成を備えていない。
【００３４】
図４に、位相周波数検出器ＰＤの一般的な構成を示す。フリップフロップＦＦ１、ＦＦ２にそれぞれハイレベルの信号Ｉ’ｂ１がデータ端子Ｄに入力され、参照信号Ｒ、分周信号Ｄがクロック端子に入力される。それぞれの出力端子Ｑは周波数を上げるためのアップ信号ＵＰ、周波数を下げるためのダウン信号ＤＯＷＮとして出力され、またフリップフロップＦＦ１、ＦＦ２をリセットするためにＮＡＮＤ回路ＮＡに入力され、その出力がそれぞれのリセット端子に入力される。
【００３５】
図５に示された（１）の場合のように、参照信号Ｒより分周信号Ｄの方が遅れている場合アップ信号ＵＰが出力され、（３）の場合のように、参照信号Ｒより分周信号Ｄの方が進んでいる場合、ダウン信号ＤＯＷＮが出力される。
【００３６】
さらに、（２）のように両者が一致している場合、理想的には位相周波数検出器からの出力はゼロであるが、フリップフロップＦＦ１、ＦＦ２をリセットするために図示されたようにアップ信号ＵＰ及びダウン信号ＤＯＷＮが共に生じる。
【００３７】
このように、通常用いられている位相周波数検出器では、ロック状態であっても出力信号が発生することになる。この定常状態で発生した信号は、チャージポンプ回路ＣＰにおいて電流に変換されてチャージポンプ信号Ｉとして出力される。
【００３８】
チャージポンプ回路ＣＰは、図６に示されるように、電源端子と接地端子との間に電流源ＣＳ１、ＰチャネルトランジスタＰＴ１、ＮチャネルトランジスタＮＴ１、電流源ＣＳ２が直列に接続されており、通常はさらにチャージポンプＣＰ１００の出力端子と電圧制御発振器ＶＣＯ１００との間にループフィルタＬＦ１００が設けられている。
【００３９】
この様に位相比較器やその他の回路での理想的でない動作によって、図７において示されたように周期的な制御電圧Ｖｃｔｒｌの電位変動を発生させる。これが電圧制御発振器ＶＣＯにより周波数変換されて、図８において示されたように、スプリアス成分として発生させることになる。
【００４０】
参考例２
図９に示されたように、このようなスプリアス成分を低減する機能が加えられた構成を有するものとして、参考例２による半導体装置について説明する。
【００４１】
チャージポンプＣＰ１００の出力端子とノードＰｘ、Ｎｘとの間に、演算増幅器ＯＰ、スイッチング素子ＳＷ１００、ＳＷ１０１が設けられている。ＰチャネルトランジスタＰＴ１がオフするときスイッチング素子ＳＷ１００がオンしてノードＰｘが制御電圧Ｖｃｔｒｌと同電位となり、ＰチャネルトランジスタＰＴ１がオンするときはスイッチング素子ＳＷ１００がオフする。ＮチャネルトランジスタＮＴ１がオフするときスイッチング素子ＳＷ１０１がオンしてノードＮｘが制御電圧Ｖｃｔｒｌと同電位となり、ＮチャネルトランジスタＮＴ１がオンするときはスイッチング素子ＳＷ１０１がオフする。
【００４２】
理想的には、トランジスタＰＴ１、ＮＴ１がオンするときだけ電流源ＣＳ１、ＣＳ２からの電流が流れることでスプリアス成分は発生しない。しかし、実際の電流源はＭＯＳＦＥＴで構成されている。これにより、オペアンプＯＰ、スイッチング素子ＳＷ１００、ＳＷ１０１から成るスプリアス低減機能がない場合に、トランジスタＰＴ１、ＮＴ１がオフの間、ノードＰｘ、Ｎｘの電位はそれぞれ電流源ＣＳ１、ＣＳ２を構成するトランジスタのソース電位となる。このため、トランジスタＰＴ１又はＮＴ１がオンした瞬間に電荷が流れて、制御電圧Ｖｃｔｒｌの電位が変化することになる。この電荷の流れや、電流源ＣＳ１、ＣＳ２に存在する電流オフセット等が原因となって、制御電圧Ｖｃｔｒｌの変動を招くこととなる。
【００４３】
この参考例２では、このような変動を低減するために、制御電圧ＶｃｔｒｌをＰチャネルトランジスタＰＴ１、ＮチャネルトランジスタＮＴ１のソース側にフィードバックして、位相比較の瞬間、即ちトランジスタＰＴ１又はＮＴ１のいずれかがオンする瞬間における電流の流れを少なくすることで、スプリアス成分を抑えている。
【００４４】
しかしながら、この参考例２においては、制御電圧Ｖｃｔｒｌの電位をトランジスタＰＴ１、ＮＴ１のソース側が維持するために、位相比較の瞬間以外にも電流を消費し続けることになり、消費電流の増加を招く。
【００４５】
参考例３
図１０に、参考例３による半導体装置に施された他のスプリアス低減手法を示す。
【００４６】
上述したように、位相比較の瞬間においてＰチャネルトランジスタＰＴ１、ＮチャネルトランジスタＮＴ１のいずれかがオンして、これらのトランジスタＰＴ１，ＮＴ１のドレインが接続された出力端子から電圧制御発振器ＶＣＯの入力端子に向けて流れる電流の変動がスプリアス成分を発生させる。
【００４７】
そこで参考例３では、図１１に示されたように位相比較を行うタイミングを規定するサンプルホールド信号Ｓ／Ｈに同期して、チャージポンプＣＰ１００の出力端子と電圧制御発振器ＶＣＯの入力端子との間のスイッチング素子ＳＷ１００のオン・オフを制御する。
【００４８】
位相比較を行う瞬間に、スイッチング素子ＳＷ１００をオフして、トランジスタＰＴ１、ＮＴ１のドレイン側を電圧制御発振器ＶＣＯの入力端子から電気的に分離する。このスイッチング素子ＳＷ１００がオフしている間、電流変動成分は容量Ｃ１００に充電あるいは放電される。充電と放電とが繰り返し行われることで、容量Ｃ１００に充電される電荷が平均化され、ほぼゼロとなる。
【００４９】
位相比較が終了した時点でスイッチング素子ＳＷ１００をオンして、チャージポンプＣＰ１００の出力端子と電圧制御発振器ＶＣＯの入力端子とを接続することで、スプリアス成分を減らすというものである。
【００５０】
しかし、この場合には容量値の大きい容量Ｃ１００を付加させなければならず、装置面積の増加を招くことになる。
【００５１】
参考例４
参考例４による半導体装置の構成を図１２に示す。
【００５２】
この参考例４では、チャージポンプＣＰ１００の出力パッドＯＵＴ１００に、ループフィルタＬＦ１００を接続している。このループフィルタＬＦ１００によって、チャージポンプＣＰ１００において発生した高周波の電位変動成分を除去するというものである。
【００５３】
しかし、チャージポンプＣＰ１００の出力側から外付けのループフィルタＬＦ１００までの配線経路には、寄生インダクタンス成分Ｌ１００が存在する。この寄生インダクタンス成分Ｌ１００によって、高周波成分がループフィルタＬＦ１００へ流れることができずにフィルタとして作用できず、高調波ノイズ成分を含んだ状態で制御電圧Ｖｃｔｒｌが電圧制御発振器ＶＣＯ１００に与えられ、スプリアス成分を生じさせることになる。
【００５４】
以上のように、上記参考例１〜４ではいずれもスプリアス成分を十分に除去することができないという問題がある。
【００５５】
これに対し上述した実施の形態１によれば、ロック状態において位相比較を行う瞬間に制御電圧Ｖｃｔｒｌを電圧制御発振器ＶＣＯに与えないように分離することで、位相制御に支障を与えることなくスプリアス成分を大幅に抑制することが可能である。
【００５６】
実施の形態２
本発明の実施の形態２による半導体装置について、図１３にその構成を示し説明する。
【００５７】
本実施の形態２では、ロック検出器ＬＤ２がロック状態か否かを検出するために入力する信号が上記実施の形態２におけるロック検出器ＬＤ１と異なる。
【００５８】
他の構成は上記実施の形態１と同様であり、同一の構成要素には同一の番号を付して説明を省略する。
【００５９】
ロック検出器ＬＤ２は、ループフィルタＬＦから出力された制御電圧Ｖｃｔｒｌを与えられる。この制御電圧Ｖｃｔｒｌは、図２に示されたようにロック状態では電圧が安定状態にあるので、この制御電圧Ｖｃｔｒｌをモニタすることによりロック状態か否かを検出することができる。
【００６０】
実施の形態３
図１４に、本発明の実施の形態３による半導体装置の構成を示す。
【００６１】
本実施の形態３は、電圧制御発振器ＶＣＯから出力された周波数信号ＦＳがアナログ波形ではなくデジタル方形波である場合に好適なものである。この場合には、電圧制御発振器ＶＣＯからの出力を分周する際に、プリスケーラを用いることなく１段で構成されたパルスカウンタＰＣ２により直接分周することができる。
【００６２】
また、マスク信号発生器ＭＧ２には電圧制御発振器ＶＣＯから出力された周波数信号ＦＳが直接与えられ、この出力に同期してマスク信号Ｍが生成される。
【００６３】
このように本実施の形態３によれば、デジタル回路内で用いられるＰＬＬ回路にも本発明を適用し、位相比較時におけるスプリアス成分の発生を低減することができる。
【００６４】
尚、図１４に示された構成では、ロック検出器ＬＤ１は上記実施の形態１と同様に参照信号Ｒと分周信号Ｄとを用いてロック状態を検出している。しかし、上記実施の形態２と同様に、ループフィルタＬＦから出力された制御電圧Ｖｃｔｒｌを用いるロック検出器ＬＤ２に置き換えてもよい。
【００６５】
実施の形態４
本発明の実施の形態４による半導体装置の構成を図１５に示す。
【００６６】
本実施の形態４は、上記実施の形態１の構成において、ループフィルタＬＦをオンチップ型のループフィルタＬＦ１に限定したものに相当する。
【００６７】
ループフィルタＬＦ１は所定の周波数以上の成分を減衰させるために、１／ＣＲ値を確保する必要がある。しかし、オンチップ型の場合には容量値Ｃに面積的な制約があるため、抵抗値Ｒを大きくせざるを得ない。この結果、オンチップ型ループフィルタＬＦ１において、同じ電流変化でも電位変動が大きくなり、制御電圧Ｖｃｔｒｌの変動成分が大きくなる傾向がある。
【００６８】
しかし、上記実施の形態１と同様に本実施の形態４においても、位相比較時のタイミングをマスクするマスク信号Ｍとロック検出信号ＤＳとで、アンド回路ＡＮによりＡＮＤ演算を行い、ループフィルタＬＦ１と電圧制御発振器ＶＣＯとの間のスイッチング素子ＳＷのオン／オフを制御する。これにより、ロック状態における位相比較時の制御電圧Ｖｃｔｒｌを分離して電圧制御発振器ＶＣＯに与えないことで、オンチップ型ループフィルタＬＦ１を用いた場合にも、ループ帯域を保持したままフィルタを構成する抵抗値Ｒを大きくし、代わりに容量Ｃを減らすことで、装置面積を小さくするとともに、スプリアス信号を抑制することができる。
【００６９】
ここで、上記実施の形態１と同様に参照信号Ｒと分周信号Ｄとを用いてロック状態を検出するロック検出器ＬＤ１、あるいは上記実施の形態２と同様に、ループフィルタＬＦから出力された制御電圧Ｖｃｔｒｌを用いるロック検出器ＬＤ２のいずれを用いてもよい。また、マスク信号発生器ＭＧは、上記実施の形態１、２のようにプリスケーラＰＳから出力されたプリスケーラ信号を用いるマスク信号発生器ＭＧ１、あるいは上記実施の形態３のように電圧制御発振器ＶＣＯから出力された周波数信号ＦＳを用いるマスク信号発生器ＭＧ２であってもよい。
【００７０】
実施の形態５
本発明の実施の形態５による半導体装置について、その構成を示した図１６を用いて説明する。
【００７１】
本実施の形態５では、上記実施の形態４と異なりオフチップ型のループフィルタＬＦ２を用いている。
【００７２】
チップ外部にオフチップ型のループフィルタＬＦ２を設ける場合には、チャージポンプＣＰの出力端子から出力パッドＯＵＴ１を経てループフィルタＬＦ２に至るまでの配線経路に、寄生インダクタンス成分Ｌが存在する。従って、このオフチップ型のループフィルタＬＦ２を用いる場合には、チャージポンプＣＰから出力された制御電圧Ｖｃｔｒｌに含まれる高調波ノイズ成分が寄生インダクタンスＬによりループフィルタＬＦ２によって十分に除去することができない現象が起こる。
【００７３】
しかし本実施の形態５によれば、上記実施の形態１において説明した場合と同様に、ロック状態における位相比較時の制御電圧Ｖｃｔｒｌを電圧制御発振器ＶＣＯに与えないことで、オフチップ型ループフィルタＬＦ２を用いた場合であってもスプリアス信号を抑制することができる。
【００７４】
上記実施の形態１と同様に参照信号Ｒと分周信号Ｄとを用いてロック状態を検出するロック検出器ＬＤ１、又は上記実施の形態２と同様にループフィルタＬＦから出力された制御電圧Ｖｃｔｒｌを用いるロック検出器ＬＤ２のいずれを用いてもよい。さらに、マスク信号発生器ＭＧは、上記実施の形態１、２のようにプリスケーラＰＳから出力されたプリスケーラ信号を用いるマスク信号発生器ＭＧ１、又は上記実施の形態３のように電圧制御発振器ＶＣＯから出力された周波数信号を用いるマスク信号発生器ＭＧ２であってもよい。
【００７５】
上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、技術的範囲内において様々に変形することが可能である。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施の形態１による半導体装置の構成を示したブロック図。
【図２】同半導体装置における各信号の動作波形を示したタイミングチャート。
【図３】参考例１による半導体装置における各信号の入出力波形を示したタイミングチャート。
【図４】同半導体装置における位相周波数検出器の構成を示したブロック図。
【図５】同位相周波数検出器の入出力信号の波形を示したタイミングチャート。
【図６】同半導体装置におけるチャージポンプの出力端子周辺の構成を示したブロック図。
【図７】同半導体装置における各信号の入出力波形を示したタイミングチャート。
【図８】同半導体装置における出力周波数信号の波形を示したグラフ。
【図９】参考例２による半導体装置におけるチャージポンプの出力端子周辺の構成を示したブロック図。
【図１０】参考例３による半導体装置におけるチャージポンプの出力端子周辺の構成を示したブロック図。
【図１１】同半導体装置における各信号の入出力波形を示したタイミングチャート。
【図１２】参考例４による半導体装置におけるチャージポンプの出力端子周辺の構成を示したブロック図。
【図１３】本発明の実施の形態２による半導体装置の構成を示したブロック図。
【図１４】本発明の実施の形態３による半導体装置の構成を示したブロック図。
【図１５】本発明の実施の形態４による半導体装置の構成を示したブロック図。
【図１６】本発明の実施の形態５による半導体装置の構成を示したブロック図。
【符号の説明】
【００７７】
ＰＤ  位相周波数検出器
ＣＰ  チャージポンプ
ＬＦ  ループフィルタ
ＬＦ１  オンチップループフィルタ
ＬＦ２  オフチップループフィルタ
ＳＷ  スイッチング素子
ＶＣＯ  電圧制御発振器
ＰＤ１、ＰＤ２  プログラマブル分周器
ＬＤ１、ＬＤ２  ロック検出器
ＰＳ  プリスケーラ
ＰＣ１、ＰＣ２  パルスカウンタ
ＭＧ１、ＭＧ２  マスク信号発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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