(57)【要約】【課題】入出力信号端子間を絶縁してなる半導体装置において、容易にインダクタ間の絶縁をとることができ、標準的なＣＭＯＳプロセスにて製造可能とする。【解決手段】半導体装置１は、電気信号が入力される入力部２と、入力部２への入力信号の遷移により電磁信号を発生させる第１のインダクタ３を有する第１の半導体チップ６と、第１のインダクタ３の電磁信号を受けて電気信号を発生する第２のインダクタ４を有する第２の半導体チップ７と、第２のインダクタ４の電気信号を出力する出力部５とを備え、第１の半導体チップ６と第２の半導体チップ７とは、リードフレーム８、９上に対向配置され、且つ、インダクタ３、４が互いに電気的に接しないように構成されている。この構成により、容易にインダクタ間の絶縁をとることができ、また、インダクタ間に厚い絶縁膜が配設されないため、標準的なＣＭＯＳプロセスにて製造することが可能となる。【選択図】図１
2007123650.tif 000002
【特許請求の範囲】
【請求項１】
入出力信号端子間を絶縁してなる半導体装置において、
電気信号が入力される入力部と、
前記入力部に入力される電気信号の正や負の遷移を受けて電磁信号を発生させる第１のインダクタと、
この第１のインダクタが形成されている第１の半導体チップと、
前記第１のインダクタからの電磁信号を受けて電気信号を発生する第２のインダクタと、
この第２のインダクタが形成されている第２の半導体チップと、
前記第２のインダクタからの電気信号を出力する出力部と、を備え、
前記第１の半導体チップと前記第２の半導体チップとは、それぞれ各々のリードフレーム上に設けられると共に、前記第１及び第２のインダクタが互いに電気的に絶縁された状態で対向配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入出力信号端子間を絶縁してなる半導体装置に関する。
【背景技術】
【０００２】
従来、この種の半導体装置として、図６、図７に示すようなデジタルアイソレータが知られている。すなわち、図６は、デジタルアイソレータの構成を、図７は回路を示す。このデジタルアイソレータは、入力信号の正や負の遷移を受けて電気信号を出力する入力部２と、入力部２からの電気信号を受けて電磁信号を発生させる第１のインダクタ３と、第１のインダクタ３からの電磁信号を受けて電気信号を発生させる第２のインダクタ４と、第２のインダクタ４からの電気信号を受けてロジック信号を出力する出力部５と、第１のインダクタ３と第２のインダクタ４との間の絶縁をとるための絶縁膜１１とを備えている。
【０００３】
上記のように構成された半導体装置１において、入力信号がＬのまま遷移がなければ、入力部２は電気信号を出力しないため、第１のインダクタ３は電磁信号を発生させない。これにより、第２のインダクタ４は電気信号を発生させず、出力部５から出力されるロジック信号は、Ｌのままとなる。
【０００４】
入力信号がＬからＨに遷移すると、入力部２は電気信号を出力し、第１のインダクタ３は電磁信号を発生させる。これにより、第２のインダクタ４は電気信号を発生させ、この電気信号を受信した出力部５から出力されるロジック信号は、Ｈにセットされる。
【０００５】
また、入力信号がＨのまま遷移がなければ、入力部２は電気信号を出力しないため、第１のインダクタ３は電磁信号を発生させない。これにより、第２のインダクタ４は電気信号を発生させず、出力部５から出力されるロジック信号は、Ｈにセットされた状態を保持する。
【０００６】
また、入力信号がＨからＬに遷移すると、入力部２は電気信号を出力し、第１のインダクタ３は電磁信号を発生させる。これにより、第２のインダクタ４は電気信号を発生させ、この電気信号を受信した出力部５から出力されるロジック信号は、Ｌにリセットされる。
【０００７】
また、同様の半導体装置において、例えば、特許文献１に示されるように、２×４ミクロンの銅のようなチップ上にコイルを形成して第２のインダクタとし、この第２のインダクタ上に絶縁膜を設け、この絶縁膜の上に第２のインダクタと略同形状のコイルを形成した第１のインダクタを設けたものが知られている。
【特許文献１】特表２００３−５２３１４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したような従来の半導体装置において、インダクタ間の絶縁をとるためには、数十ミクロンの厚い絶縁膜が必要となる。しかしながら、基本的には、絶縁膜を数十ミクロンも厚く積むことはできず、絶縁膜の膜厚が厚くなると、膜厚のばらつきが大きくなり、絶縁膜の表面に凹凸が発生するため、この絶縁膜上に素子を形成することが困難となる。また、膜厚のばらつきに伴い、エッジングする時間にもばらつきが生じるため、全てをエッジングするために時間を一番遅い箇所に合わせる必要があり、これにより、エッジングし過ぎる箇所が発生してしまう。以上のことから、標準的なＣＭＯＳプロセスでは、上述したような従来の半導体装置を製造することが困難であった。
【０００９】
本発明は、上記従来の問題を解決するためになされたものであり、容易にインダクタ間の絶縁をとることができ、標準的なＣＭＯＳプロセスにて製造することが可能な入出力信号端子間を絶縁してなる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために請求項１の発明は、入出力信号端子間を絶縁してなる半導体装置において、電気信号が入力される入力部と、入力部に入力される電気信号の正や負の遷移を受けて電磁信号を発生させる第１のインダクタと、この第１のインダクタが形成されている第１の半導体チップと、第１のインダクタからの電磁信号を受けて電気信号を発生する第２のインダクタと、この第２のインダクタが形成されている第２の半導体チップと、第２のインダクタからの電気信号を出力する出力部と、を備え、第１の半導体チップと第２の半導体チップとは、それぞれ各々のリードフレーム上に設けられると共に、第１及び第２のインダクタが互いに電気的に絶縁された状態で対向配置されているものである。
【発明の効果】
【００１１】
請求項１の発明によれば、第１のインダクタと第２のインダクタとが電気的に接触することがなく、容易に第１のインダクタと第２のインダクタとの間の絶縁をとることが可能となり、また、従来のようにインダクト間に厚い絶縁膜が配設されないため、この半導体装置を標準的なＣＭＯＳプロセスにて製造することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の一実施形態に係る半導体装置について、図面を参照して説明する。図１及至図３は半導体装置１の構成を示す。この半導体装置１は、デジタル信号を入出力で電気的に絶縁して、信号を正確に伝達するデバイスである。
【００１３】
半導体装置１は、外部から電気信号が入力される入力部２と、この入力部２に入力される電気信号の正や負の遷移を受けて電磁信号を発生させる第１のインダクタ３が形成されている第１の半導体チップ６と、第１のインダクタ３からの電磁信号を受けて電気信号を発生する第２のインダクタ４が形成されている第２の半導体チップ７と、第２のインダクタ４からの電気信号を外部に出力する出力部５と、第１及び第２のリードフレーム８、９とを備える。第１のリードフレーム８は第１の半導体チップ６を所定の位置に配置すると共に、前段の回路から入力される電気信号を入力部２に伝達し、第２のリードフレーム９は第２の半導体チップ７を所定の位置に配置すると共に、出力部５から出力される電気信号を次段の回路に伝達するものである。
【００１４】
入力部２は、入力パッド２１と、この入力パッド２１上のボンディングパッド２２から引き出された入力用ボンディングワイヤ２３と、接地（ＧＮＤ）される入力パッド２４と、この入力パッド２４上のボンディングパッド２５から引き出された第１の接地（ＧＮＤ）用ボンディングワイヤ２６とから構成されている。入力パッド２１、２４は、略矩形状である第１の半導体チップ６上の一端側のコーナ部付近にそれぞれ配設され、これら入力パッド２１、２４にはそれぞれ第１のインダクタ３の両端部が接続されている。
【００１５】
第１のインダクタ３は、渦巻き状に薄膜金属により形成されたコイルから成り、第１の半導体チップ６上に形成され、コイルの渦巻き状の重なり部分において薄膜金属同士が電気的に接触しないように絶縁膜を介在している。第２のインダクタ４は、第１のインダクタ３と同様に、第２の半導体チップ７上に形成されている。これら第１のインダクタ３と第２のインダクタ４は、電気回路的には、図４に示したような構成となる。
【００１６】
出力部５は、第２のインダクタ４からの電気信号を出力する出力パッド５１と、この出力パッド５１上のボンディングパッド５２から引き出された出力用ボンディングワイヤ５３と、接地（ＧＮＤ）される出力パッド５４と、出力パッド５４上のボンディングパッド５５から引き出された第２の接地（ＧＮＤ）用ボンディングワイヤ５６とから構成されている。出力パッド５１、５４は、第２の半導体チップ７上の第２のインダクタ４と同一面で、且つ、前記一端とは反対側のコーナ部付近にそれぞれ配設され、これら出力パッド５１、５４にはそれぞれ第２のインダクタ４の両端部が接続されている。
【００１７】
第１のリードフレーム８は、一端側が前段の回路と接続される入力フレーム８１と接地（ＧＮＤ）される接地フレーム８２とに分離されている。入力フレーム８１は、入力用ボンディングワイヤ２３と接続されている。接地フレーム８２は、第１の半導体チップ６が配設されると共に接地（ＧＮＤ）用ボンディングワイヤ２６と接続されている。
【００１８】
第２のリードフレーム９は、一端側が次段の回路と接続される出力フレーム９１と接地（ＧＮＤ）される接地フレーム９２とに分離されている。出力フレーム９１は、出力用ボンディングワイヤ５３と接続されている。接地フレーム９２は、第２の半導体チップ７が配設されると共に接地（ＧＮＤ）用ボンディングワイヤ５６と接続されている。
【００１９】
第１の半導体チップ６と第２の半導体チップ７とは、第１のインダクタ３と第２のインダクタ４とが電気的に絶縁された状態で対向配置されている。この状態を保持するために第１及び第２のリードフレーム８、９を覆う周囲及び半導体チップ間が樹脂１０にて固定されている。
【００２０】
上記のように構成された半導体装置１の動作について次に説明する。図５は、半導体装置１の入力と出力の動作波形を示す。いま、（１）入力部２へ入力される電気信号がＬのまま遷移がなければ、第１のインダクタ３は電磁信号を発生しない。このため、第２のインダクタ４は電気信号を発生せず、出力部５の出力信号は、Ｌのままとなる。
【００２１】
次に、（２）入力部２へ入力される電気信号がＬからＨに遷移すると、第１のインダクタ３は電磁信号を発生する。このため、第２のインダクタ４は電気信号を発生し、出力部５の出力信号は、Ｈとなる。
【００２２】
次に、（３）入力部２へ入力される電気信号がＨのまま遷移がなければ、第１のインダクタ３は電磁信号を発生しない。このため、第２のインダクタ４は電気信号を発生せず、出力部５の出力信号は、ＨからＬに変化する。
【００２３】
次に、（４）入力部２へ入力される電気信号がＨからＬに遷移すると、第１のインダクタ３は電磁信号を発生する。このため、第２のインダクタ４は電気信号を発生し、出力部５の出力信号は、−Ｈとなる。次に（５）入力部２へ入力される電気信号がＬのまま遷移がなければ、出力部５の出力信号はＬのままとなる。
【００２４】
以上説明したように本実施形態の半導体装置１においては、第１のインダクタ３と第２のインダクタ４とが電気的に接触しないため、容易にインダクタ間の絶縁をとることが可能となる。また、従来のように第１のインダクタ３と第２のインダクタ４との間に厚い絶縁膜が配設されないため、標準的なＣＭＯＳプロセスにて半導体装置１を製造することが可能となる。
【００２５】
なお、本発明は、上記実施形態の構成に限られず、発明の趣旨を変更しない範囲で種々の変形が可能である。例えば、上記実施形態では、半導体チップ間に樹脂が挿入された構成を示したが、この構成に限られず、周囲の樹脂によってインダクタ間が電気的に接触しない状態であれば、半導体チップ間に空間が存在する構成であってもよい。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態に係る半導体装置の断面図。
【図２】図１のＡ−Ａ線矢視図。
【図３】図１のＢ−Ｂ線矢視図。
【図４】同半導体装置のインダクタ部の回路図
【図５】同半導体装置の動作波形を示す図。
【図６】従来の半導体装置の構成図。
【図７】従来の半導体装置の回路図。
【符号の説明】
【００２７】
１  半導体装置
２  入力部
３  第１のインダクタ
４  第２のインダクタ
５  出力部
６  第１の半導体チップ
７  第２の半導体チップ
８  第１のリードフレーム
９  第２のリードフレーム
【図４】
2007123650.tif 000003
【図５】
2007123650.tif 000004
【図７】
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【図１】
2007123650.tif 000006
【図２】
2007123650.tif 000007
【図３】
2007123650.tif 000008
【図６】
2007123650.tif 000009