(57)【要約】【課題】従来よりも簡単な構造でウェルに基板バイアス電圧を印加することができる半導体装置とその製造方法を提供すること【解決手段】p型シリコン基板１０と、シリコン基板１０に形成され、穴が開いていない平面形状のpウェル２０と、pウェル２０を反転した平面形状で一体的にシリコン基板１０に形成されたnウェル２２と、ウェル２０、２２の上に形成された第１、第２ゲート電極２７、２８と、第１ゲート電極２７の横のpウェル２０に形成されたn型ソース／ドレイン領域３４と、pウェルに形成され、第１の基板バイアス電圧が印加されるウェルコンタクト用p型不純物拡散領域３９と、第２ゲート電極２８の横のnウェル２２に形成されたp型ソース／ドレイン領域３５と、nウェル２２に形成され、第２の基板バイアス電圧が印加されるウェルコンタクト用n型不純物拡散領域３８とを有する半導体装置による。【選択図】図１４
2007115971.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板に形成され、輪郭の内側が一体的な平面形状を有する第１導電型ウェルと、
前記第１導電型ウェルを反転した一体的な平面形状で前記半導体基板に形成された第２導電型ウェルと、
前記第１導電型ウェルと前記第２導電型ウェルのそれぞれの上にゲート絶縁膜を介して形成された第１、第２ゲート電極と、
前記第１ゲート電極の横の前記第１導電型ウェルに形成された第２導電型ソース／ドレイン領域と、
前記第２導電型ソース／ドレイン領域から間隔がおかれた部分の前記第１導電型ウェルに形成され、第１の基板バイアス電圧が印加されるウェルコンタクト用第１導電型不純物拡散領域と、
前記第２ゲート電極の横の前記第２導電型ウェルに形成された第１導電型ソース／ドレイン領域と、
前記第１導電型ソース／ドレイン領域から間隔がおかれた部分の前記第２導電型ウェルに形成され、第２の基板バイアス電圧が印加されるウェルコンタクト用第２導電型不純物拡散領域と、
を有することを特徴とする半導体装置。
【請求項２】
前記第１導電型ウェルは、第２導電型の不純物と、該第２導電型の不純物を補償するのに必要な量よりも多い第１導電型の不純物とを前記半導体基板に導入してなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１導電型ウェルと前記第２導電型ウェルは、前記半導体基板のデジタル回路領域に形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体基板は、前記デジタル回路領域とは別の部分にアナログ回路領域を有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記アナログ回路領域における前記半導体基板にトリプルウェル構造が形成され、該トリプルウェル構造上に、前記第１、第２ゲート電極よりも長いゲート長の第３ゲート電極がゲート絶縁膜を介して形成されたことを特徴とする請求項４に記載の半導体装置。
【請求項６】
第１導電型の支持基材と、埋め込み絶縁膜と、シリコン層とを順に積層してなるSOI(Silicon on Insulator)基板と、
前記支持基材に形成され、第１の基板バイアス電圧が印加されるウェルコンタクト用第１導電型不純物拡散領域と、
前記ウェルコンタクト用第１導電型不純物拡散領域から離れた部分の前記支持基材に一体的な平面形状で形成された第２導電型ウェルと、
前記第２導電型ウェルに形成され、第２の基板バイアス電圧が印加されるウェルコンタクト用第２導電型不純物拡散領域と、
前記第２導電型ウェルが形成されていない領域の前記シリコン層上にゲート絶縁膜を介して形成された第１ゲート電極と、
前記第２導電型ウェルの上の前記シリコン層上にゲート絶縁膜を介して形成された第２ゲート電極と、
前記第１ゲート電極の横の前記シリコン層に形成された第２導電型ソース／ドレイン領域と、
前記第２ゲート電極の横の前記シリコン層に形成された第１導電型ソース／ドレイン領域と、
を有することを特徴とする半導体装置。
【請求項７】
前記第２導電型ウェルが形成されていない領域の前記支持基材に、該第２導電型ウェルの反転パターンで穴が開いていない平面形状の第１導電型ウェルが形成されたことを特徴とする請求項６に記載の半導体装置。
【請求項８】
第１導電型の半導体基板の一部領域に第１導電型不純物を導入することにより、輪郭の内側が一体的な平面形状の第１導電型ウェルを形成する工程と、
前記半導体基板に第２導電型不純物を導入することにより、前記第１導電型ウェルを反転した一体的な平面形状の第２導電型ウェルを形成する工程と、
前記第１導電型ウェルと前記第２導電型ウェルのそれぞれの上にゲート絶縁膜を介して第１、第２ゲート電極を形成する工程と、
前記第１ゲート電極の横の前記第１導電型ウェルに第２導電型ソース／ドレイン領域を形成する工程と、
前記第２導電型ソース／ドレイン領域から間隔がおかれた部分の前記第１導電型ウェルにウェルコンタクト用第１導電型不純物拡散領域を形成する工程と、
前記第２ゲート電極の横の前記第２導電型ウェルに第１導電型ソース／ドレイン領域を形成する工程と、
前記第１導電型ソース／ドレイン領域から間隔がおかれた部分の前記第２導電型ウェルにウェルコンタクト用第２導電型不純物拡散領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
第１導電型の支持基材と、埋め込み絶縁膜と、シリコン層とを順に積層してなるSOI基板の前記支持基材の一部領域に第２導電型不純物を導入することにより、一体的な平面形状を有する第２導電型ウェルを形成する工程と、
前記第２導電型ウェルが形成されていない領域の前記シリコン層上と、該第２導電型ウェルの上の前記シリコン層上とに、ゲート絶縁膜を介してそれぞれ第１、第２ゲート電極を形成する工程と、
前記第１ゲート電極の横の前記シリコン層に第２導電型ソース／ドレイン領域を形成する工程と、
前記第２導電型ウェルにウェルコンタクト用第２導電型不純物拡散領域を形成する工程と、
前記第２ゲート電極の横の前記シリコン層に第１導電型ソース／ドレイン領域を形成する工程と、
前記第２導電型ウェルから離れた部分の前記支持基材にウェルコンタクト用第１導電型不純物拡散領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
複数の前記第１導電型ウェルのパターンデータの中から、穴が開いた平面形状を有する前記第１導電型ウェルのパターンデータを抽出するステップと、
前記抽出された第１導電型ウェルのパターンデータを修正し、該第１導電型ウェルの平面形状が穴の開いた形にならないようにするステップとを有するウェルの設計方法を用いて前記第１導電型ウェルを設計することを特徴とする請求項８又は請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、LSI等の半導体装置は微細化の一途をたどっており、その半導体装置に形成されるMOSトランジスタのゲート長はますます短くなっている。このような微細化は、電子機器の小型化に有利な反面、パターニング誤差に起因するゲート長の変動により、動作速度の変動といったMOSトランジスタの特性変動を増幅してしまう。例えば、目標とするゲート長が０．１μmであるにも関わらず、最終的に得られたゲート長がそれよりも長い１．２μmであると、ソース−ドレイン電流が減少し、最悪の場合にはMOSトランジスタが誤動作するようになる。
【０００３】
このような特性変動を防止するために、通常は、MOSトランジスタのウェルに基板バイアス電圧を印加することで、例えば実使用化におけるソース−ドレイン電流が設計値になるようにする。ゲート長の変動は、MOSトランジスタ毎にランダムに発生せず、全てのMOSトランジスタにおいて同じ傾向で発生し、例えば全てのMOSトランジスタにおいて設計値よりも長くなる。従って、上記の基板バイアスをMOSトランジスタに個別に印加しなくても、同じ導電型のMOSトランジスタのウェルに共通に基板バイアスを印加することで、これらのMOSトランジスタの特性を設計値にすることが可能となる。
【０００４】
半導体基板としてp型シリコン基板を使用する場合、複数のpウェルは、p型シリコン基板を通じて互いに電気的に接続されるので、各pウェルに共通の基板バイアス電圧を印加するための特別な構造は不要である。
【０００５】
しかし、p型シリコン基板に形成された複数の島状のnウェルは、それらの周りがp型シリコン基板で囲まれた構造となっているので、各nウェルに共通の基板バイアス電圧を印加するには、各nウェル同士を電気的に接続する構造が必要となる。
【０００６】
そのような構造として一般に用いられているものに、各nウェルの下にそれらに共通の深いnウェル（deep n well）を形成し、この深いnウェルでシリコン基板の表層の複数のnウェルを互いに電気的に接続する構造がある。この深いnウェルについては、例えば特許文献１及び特許文献２に開示されている。
【０００７】
この深いnウェルは、シリコン基板の表層の通常のnウェルよりも深く形成されるため、そのイオン注入時の加速エネルギが通常（数１００KeV）よりもかなり高い約１MeVに設定される。ところが、イオン注入装置では、大きな加速エネルギで大きなビーム電流を発生させることができないので、深いnウェルの形成時にはビーム電流を小さくする必要がある。
【０００８】
しかしながら、このようにビーム電流を小さくすると、深いnウェルを低抵抗化すべくそのドーズ量（不純物濃度）を高めようとする場合に、イオン注入の時間が膨大となり、半導体装置の製造工程のスループットが大幅に低下する。よって、基板の表層に形成される通常のnウェルと比較して、深いnウェルのドーズ量は低くせざるを得ず、深いnウェルは高抵抗となってしまう。その結果、深いnウェルにおける電圧降下が顕著となり、深いnウェルに繋がる複数のnウェルに均一に基板バイアス電圧を印加するのが難しくなる。
【０００９】
また、上記の深いnウェルをイオン注入で形成する際には、シリコン基板のpウェル形成領域をレジストパターン（不図示）で覆いながら、レジスト開口を通じてシリコン基板にイオン（n型不純物）を導入する。このとき、イオンのチャネリングを防止するために、シリコン基板の法線方向からずれた方向からイオンが注入される。
【００１０】
しかしながら、高い加速エネルギで加速されたイオンを斜めから注入すると、上記のレジスト開口の側壁にイオンが衝突し、側壁から反射して運動エネルギが減衰したイオンがMOSトランジスタのチャネル領域の表層に導入され、MOSトランジスタの特性が大きく変動してしまう。このような効果は、Well-Proximity Effectと呼ばれ、非特許文献１においてその対策が検討されている。
【００１１】
図１は、このWell-Proximity Effectによってp型MOSトランジスタとn型MOSトランジスタの閾値電圧Vthがどのように変動するのかを示すグラフであり、同図内の平面図に示されるサンプル用いて得られたものである。そのサンプルは、シリコン基板１にソース／ドレイン領域３とゲート電極２とを形成し、ウェル形成領域が露出するレジスト開口４ａを備えたレジストパターン４をシリコン基板１に形成してなる。
【００１２】
図１の横軸は、ソース／ドレイン領域３とレジスト開口４ａとの距離Dを示す。そして、図１の縦軸は、上記の距離Dを無限大のときを基準にした場合における、MOSトランジスタの閾値電圧Vthの変化量ΔVthを示す。
【００１３】
図１から明らかなように、上記の距離Dが小さくなるほど変動量ΔVthが大きくなる。
【００１４】
このようなWell-Proximity Effectを回避するには、深いnウェルの平面サイズを大きくすることで上記の距離Dを長くする必要があるが、これでは素子の微細化が阻まれてしまい、好ましくない。
【００１５】
また、本発明に関連する技術が特許文献３にも開示されている。
【００１６】
特許文献３によれば、SOI (Silicon on Insulator)基板に二重ゲートMOS (XMOS)トランジスタを形成し、ポリシリコンよりなるチャネル領域シールド用低抵抗領域（以下バックゲートと言う）を配線として用いている。この構造によれば、バックゲートに基板バイアス電圧に類似の電圧が印加され、それによりトランジスタの特性が制御される。
【００１７】
しかしながら、この構造では、バックゲートを微細に加工しなければならないうえに、多数の工程が必要であり、プロセスの煩雑さと製造コストの上昇とをもたらしてしまう。
【特許文献１】特開平１０−１９９９９３号公報
【特許文献２】特開２００２−１９８４３９号公報
【特許文献３】特開昭６２−２７７７４７号公報
【非特許文献１】Taiwan Semiconductor Manufacturing Company、"Well-Proximity Model"、[online]、インターネット＜http://www.eigroup.org/CMC/minutes/121604 presentations/tsmc proposal well prox cmc 1129.ppt＞
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明の目的は、従来よりも簡単な構造でウェルに基板バイアス電圧を印加することができる半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の一観点によれば、第１導電型の半導体基板と、前記半導体基板に形成され、輪郭の内側が一体的な平面形状を有する第１導電型ウェルと、前記第１導電型ウェルを反転した一体的な平面形状で前記半導体基板に形成された第２導電型ウェルと、前記第１導電型ウェルと前記第２導電型ウェルのそれぞれの上にゲート絶縁膜を介して形成された第１、第２ゲート電極と、前記第１ゲート電極の横の前記第１導電型ウェルに形成された第２導電型ソース／ドレイン領域と、前記第２導電型ソース／ドレイン領域から間隔がおかれた部分の前記第１導電型ウェルに形成され、第１の基板バイアス電圧が印加されるウェルコンタクト用第１導電型不純物拡散領域と、前記第２ゲート電極の横の前記第２導電型ウェルに形成された第１導電型ソース／ドレイン領域と、前記第１導電型ソース／ドレイン領域から間隔がおかれた部分の前記第２導電型ウェルに形成され、第２の基板バイアス電圧が印加されるウェルコンタクト用第２導電型不純物拡散領域と、を有する半導体装置が提供される。
【００２０】
本発明によれば、第１導電型ウェルの平面形状を穴の開いていない形、すなわち輪郭の内側が一体的な平面形状にすると共に、この第１導電型ウェルを反転した平面形状に第２導電型ウェルを形成する。これにより、第２導電型ウェルが第１導電型ウェルにより分離されること無く一体的に形成される。従って、分離された第２導電型ウェル同士を電気的に接続するための深いウェルが不要となり、深いウェルを形成する際に顕著に発生するWell-Proximity Effectを低減することができる。その結果、Well-Proximity Effectに起因してMOSトランジスタの閾値電圧が設計値から変動するのを抑えることができ、信頼性の高い半導体装置を提供することができる。
【００２１】
また、本発明の別の観点によれば、第１導電型の支持基材と、埋め込み絶縁膜と、シリコン層とを順に積層してなるSOI(Silicon on Insulator)基板と、前記支持基材に形成され、第１の基板バイアス電圧が印加されるウェルコンタクト用第１導電型不純物拡散領域と、前記ウェルコンタクト用第１導電型不純物拡散領域から離れた部分の前記支持基材に一体的な平面形状で形成された第２導電型ウェルと、前記第２導電型ウェルに形成され、第２の基板バイアス電圧が印加されるウェルコンタクト用第２導電型不純物拡散領域と、前記第２導電型ウェルが形成されていない領域の前記シリコン層上にゲート絶縁膜を介して形成された第１ゲート電極と、前記第２導電型ウェルの上の前記シリコン層上にゲート絶縁膜を介して形成された第２ゲート電極と、前記第１ゲート電極の横の前記シリコン層に形成された第２導電型ソース／ドレイン領域と、前記第２ゲート電極の横の前記シリコン層に形成された第１導電型ソース／ドレイン領域と、を有する半導体装置が提供される。
【００２２】
本発明によれば、支持基材に第１導電型ウェルを形成せずに、第２導電型ウェルのみを支持基材に形成する。その第２導電型ウェルは一体的に形成され、互いに分離されないので、分離された第２導電型ウェル同士を電気的に接続するための深いウェルは不要である。更に、第１導電型ウェルを形成しないので、第１導電型ウェルの分だけ半導体装置の製造工程が短くなり、半導体装置の製造コストを安価にすることができる。
【００２３】
但し、製造コストに執着せずに、第２導電型ウェルが形成されていない領域の支持基板に第１導電型ウェルを形成してもよい。その場合、第１導電型ウェルの平面形状は、第２導電型ウェルの反転パターンで穴が開いていない形となる。
【００２４】
しかも、上記した第１導電型ウェルや第２導電型ウェルは、基板側からチャネル領域に基板バイアス電圧を印加するバックゲートと類似の機能を有するので、加工が困難な微細なバックゲートを形成する必要が無く、特許文献３と比較して半導体装置の製造工程を単純化することができる。
【００２５】
更に、本発明の別の観点によれば、第１導電型の半導体基板の一部領域に第１導電型不純物を導入することにより、輪郭の内側が一体的な平面形状の第１導電型ウェルを形成する工程と、前記半導体基板に第２導電型不純物を導入することにより、前記第１導電型ウェルを反転した一体的な平面形状の第２導電型ウェルを形成する工程と、前記第１導電型ウェルと前記第２導電型ウェルのそれぞれの上にゲート絶縁膜を介して第１、第２ゲート電極を形成する工程と、前記第１ゲート電極の横の前記第１導電型ウェルに第２導電型ソース／ドレイン領域を形成する工程と、前記第２導電型ソース／ドレイン領域から間隔がおかれた部分の前記第１導電型ウェルにウェルコンタクト用第１導電型不純物拡散領域を形成する工程と、前記第２ゲート電極の横の前記第２導電型ウェルに第１導電型ソース／ドレイン領域を形成する工程と、前記第１導電型ソース／ドレイン領域から間隔がおかれた部分の前記第２導電型ウェルにウェルコンタクト用第２導電型不純物拡散領域を形成する工程と、を有する半導体装置の製造方法が提供される。
【００２６】
そして、本発明の更に別の観点によれば、第１導電型の支持基材と、埋め込み絶縁膜と、シリコン層とを順に積層してなるSOI基板の前記支持基材の一部領域に第２導電型不純物を導入することにより、一体的な平面形状を有する第２導電型ウェルを形成する工程と、前記第２導電型ウェルが形成されていない領域の前記シリコン層上と、該第２導電型ウェルの上の前記シリコン層上とに、ゲート絶縁膜を介してそれぞれ第１、第２ゲート電極を形成する工程と、前記第１ゲート電極の横の前記シリコン層に第２導電型ソース／ドレイン領域を形成する工程と、前記第２導電型ウェルにウェルコンタクト用第２導電型不純物拡散領域を形成する工程と、前記第２ゲート電極の横の前記シリコン層に第１導電型ソース／ドレイン領域を形成する工程と、前記第２導電型ウェルから離れた部分の前記支持基材にウェルコンタクト用第１導電型不純物拡散領域を形成する工程と、を有する半導体装置の製造方法が提供される。
【発明の効果】
【００２７】
本発明によれば、輪郭の内側が一体的な平面形状になるように第１導電型ウェルを形成し、且つこの第１導電型ウェルを反転した平面形状に第２導電型ウェルを形成するので、第１導電型ウェルによって第２導電型ウェルが分離されず、分離された第２導電型ウェル同士を接続するための深いウェルが不要となる。従って、深いウェルを形成する際に顕著に発生するWell-Proximity Effectが抑制され、このWell-Proximity Effectに起因してMOSトランジスタの閾値電圧が変動するのを防止でき、信頼性が高い半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００２８】
以下に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【００２９】
（１）第１実施形態
図２〜図１４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図であり、図１５〜図１９はその平面図である。
【００３０】
最初に、図２に示す断面構造を得るまでの工程について説明する。
【００３１】
まず、デジタル回路領域Iとアナログ回路領域IIとを有するシリコン基板１上に熱酸化膜１１を約５nmの厚さに形成した後、更にその上に減圧CVD法で窒化シリコン（Si3N4）膜１２を厚さ約１００nmに形成する。
【００３２】
なお、各領域I、IIのデザインルールは特に限定されないが、デジタル回路領域Iではなるべく微細なルール、例えばゲート長を９０nmとするデザインルールを適用し、トランジスタの微細化を図るのが好ましい。
【００３３】
一方、アナログ回路領域IIについては、デジタル回路領域Iよりも緩いデザインルールを適用することによりゲート長を長くし、トランジスタがWell-Proximity Effectの影響をなるべく受けないようにするのが好ましい。
【００３４】
また、以下ではデジタル回路にアナログ回路を混載する場合について説明するが、アナログ回路は本発明に必須ではなく、省いてもよい。その場合、シリコン基板１０にアナログ回路領域IIを画定する必要は無い。
【００３５】
更に、シリコン基板１０の導電型も特に限定されないが、n型シリコンウエハと比較して欠陥が少なくゲッタリング特性に優れたp型（第１導電型）シリコンウエハをシリコン基板１０として使用するのが好ましい。
【００３６】
上記のようにして各膜１１、１２を形成した後は、不図示のレジストパターンをエッチングマスクに用いながら、フッ素系のガスをエッチングガスとするRIE(Reactive Ion Etching)によりこれらの膜１１、１２とをエッチングしてレジスト開口１２ａを形成する。
【００３７】
そして、上記のレジストパターンを除去した後、塩素系のガスをエッチングガスにするRIEを採用して、レジスト開口１２ａを通じてシリコン基板１０をエッチングすることにより、深さが約４００nmの素子分離溝１０ａを形成する。
【００３８】
次いで、図３に示すように、シランを反応ガスとするHDPCVD(High Density Plasma CVD)法により窒化シリコン膜１２上に素子分離絶縁膜１３として酸化シリコン膜を形成し、その酸化シリコン膜で素子分離溝１０ａを完全に埋め込む。なお、この素子分離絶縁膜１３を形成する前に、素子分離溝１０ａをエッチングで形成した際にその内壁が受けたダメージを回復させる目的で、素子分離溝１０ａの内壁を僅かに熱酸化してもよい。
【００３９】
続いて、図４に示すように、CMP(Chemical Mechanical Polishing)法により窒化シリコン膜１２上の余分な素子分離絶縁膜１３を研磨して除去し、素子分離絶縁膜１０ａにのみ素子分離絶縁膜１３を残す。そのような素子分離構造はSTI(Shallow Trench Isolation)とも呼ばれる。なお、CMP法に代えて、RIEを用いたエッチバック法により、不要な素子分離絶縁膜１３を除去してもよい。また、上記のSTIに代えて、LOCOS(Local Oxidation of Silicon)を素子分離構造として採用してもよい。
【００４０】
その後に、素子分離絶縁膜１３に対して基板温度を約１０００℃とするアニールを約３０秒間行い、素子分離絶縁膜１３の膜密度を高める。そのアニールは上記したCMPの研磨の前に行ってもよい。
【００４１】
ここまでの工程により、シリコン基板１０には、素子分離絶縁膜１３によりn型MOSトランジスタ形成領域In、IIn、p型MOSトランジスタ形成領域Ip、IIp、n型コンタクト領域CRn、p型コンタクト領域CRpが画定されたことになる。
【００４２】
図１５は、この工程を終了後の平面図であり、先の図３は図１５のＡ−Ａ線に沿う断面図に相当する。但し、図１５では、図が煩雑になるのを防ぐために、熱酸化膜１１と窒化シリコン膜１２を省いてある。
【００４３】
図１５に示されるように、素子分離絶縁膜１３は、既述のMOSトランジスタ形成領域In、Ip、IIn、IIpとコンタクト領域CRn、CRpに相当する部分に開口を有する。
【００４４】
次いで、図４に示すように、燐酸により窒化シリコン膜１２をウエットエッチングして除去し、その下の熱酸化膜１１を露出させる。
【００４５】
次に、図６に示す断面構造を得るまでの工程について説明する。
【００４６】
まず、シリコン基板１０の上側全面にフォトレジストを塗布し、それを露光、現像することにより、アナログ回路領域IIにレジスト開口１７ａを備えた第１レジストパターン１７を形成する。
【００４７】
そして、シリコン基板１０にレジスト開口１７ａを通じてAs+イオンをイオン注入することにより、n型MOSトランジスタ形成領域IInとその周辺に深いnウェル(deep n well)１８を形成する。この後に、第１レジストパターン１７は除去される。
【００４８】
図１６は、この工程を終了した後の平面図であり、先の図６は図１６のＢ−Ｂ線に沿う断面図に相当する。なお、図１６では、図が煩雑になるのを防ぐために、熱酸化膜１１は省略してある。
【００４９】
続いて、図７に示すように、シリコン基板１０の上側全面に、レジスト開口１９ａ〜１９ｃを備えた第２レジストパターン１９を形成する。デジタル回路形成領域Iでは、n型MOSトランジスタ形成領域Inとその隣のp型コンタクト領域CRpがそのレジスト開口１９ａ、１９ｂから露出する。また、アナログ回路形成領域IIでは、n型MOSトランジスタ形成領域IInとその隣のp型コンタクト領域CRpがレジスト開口１９ｃから露出する。
【００５０】
次いで、上記の各レジスト開口１９ａ〜１９ｃを通じてシリコン基板１０にB+イオン（ホウ素イオン）をイオン注入する。このイオン注入の結果、デジタル回路領域Iでは、n型MOSトランジスタ形成領域Inとその隣のp型コンタクト領域CRpにおけるシリコン基板１０にpウェル（第１導電型ウェル）２０が形成される。一方、アナログ回路領域IIでは、n型MOSトランジスタ形成領域IInとその隣のp型コンタクト領域CRpにおけるシリコン基板１０に、深いnウェル１８に含まれるようにしてpウェル２０が形成される。
【００５１】
なお、上記のイオン注入の条件は特に限定されないが、本実施形態では加速エネルギを１５０keV、ドーズ量を３×１０13cm-2とする。
【００５２】
ここで、pウェル２０は、シリコン基板１０の表層に形成されればよく、基板１０の深くに形成する必要は無いので、イオン注入の加速エネルギは上記のように１５０keV程度と少なくて済む。よって、イオンがレジスト開口１９ａ、１９ｂの側壁に衝突しても、イオンの運動エネルギの大部分が側壁で吸収されるので、側壁で反射してMOSトランジスタのチャネル領域Xに至るイオンは殆ど無く、既述のWell-Proximity Effectが顕著に発生することは無い。
【００５３】
但し、そのWell-Proximity Effectを十分に抑制するには、レジスト開口１９ａ、１９ｂの側壁とチャネル領域Xとを十分な距離dだけ離し、レジスト開口１９ａ、１９ｂの側壁で反射してチャネル領域Xの表層に不必要に導入されるイオンの数を低減するのが好ましい。その距離dは、ゲート長が９０nmの場合、例えば０．４μm以上である。
【００５４】
この後に、第２レジストパターン１９は除去される。
【００５５】
図１７は、この工程を終了した後の断面図であり、先の図７は図１７のＣ−Ｃ線に沿う断面図に相当する。なお、図１７では、図が煩雑になるのを防ぐために、熱酸化膜１１は省略してある。
【００５６】
図１７に示されるように、pウェル２０は半導体基板１０に複数形成されるが、全てのpウェル２０には穴が開いていないため、pウェル２０の輪郭の内側は一体的となり、リングのように穴が開いた平面形状のpウェル２０は無い。
【００５７】
次に、図８に示す断面構造を得るまでの工程について説明する。
【００５８】
まず、シリコン基板１０の上側全面にフォトレジストを塗布し、それを露光、現像することにより第３レジストパターン２１を形成する。
【００５９】
その第３レジストパターン２１の平面レイアウトは、図示のようにp型MOSトランジスタ形成領域IIp、Ipとその隣のn型コンタクト領域CRnのそれぞれの上にレジスト開口２１ａ〜２１ｄを有するものであれば特に限定されない。
【００６０】
しかし、本実施形態では、半導体装置の設計者の負担を軽減するために、図７で説明した第２レジストパターン１９の反転パターンをこの第３レジストパターン２１の平面レイアウトとして採用する。これにより、第２レジストパターン１９で覆われずに露出していた部分のシリコン基板１０が第３レジストパターン２１により覆われる。そして、これとは逆に、第２レジストパターン１９で覆われていた部分のシリコン基板１０が、第３レジストパターン２１で覆われずに露出することになる。
【００６１】
続いて、これらのレジスト開口２１ａ〜２１ｄを通じてシリコン基板１０にn型不純物、例えばP+をイオン注入することにより、上記した各領域にnウェル（第２導電型ウェル）２２を形成する。なお、このイオン注入の条件は特に限定されないが、本実施形態では加速エネルギを３００keV、ドーズ量を３×１０13cm-2とする。
【００６２】
上記したように、第２レジストパターン１９の反転パターンを第３レジストパターン２１として採用したので、nウェル２２の平面形状もpウェル２０を反転したものとなる。
【００６３】
ここで、図７で説明したpウェル２０の場合と同様に、上記のイオン注入によるWell-Proximity Effectを十分に抑制するために、レジスト開口２１ａ、２１ｂの側壁とチャネル領域Xとを十分な距離d、例えば０．４μm以上離すのが好ましい。
【００６４】
この後に第３レジストパターン２１は除去される。
【００６５】
ここまでの工程により、本実施形態に係る半導体装置のウェルの基本構造が完成したことになる。
【００６６】
上記のイオン注入により、アナログ回路領域IIでは、nウェル２２と深いnウェル１８によりpウェル２０が囲まれた構造となり、p-n接合によってpウェル２０が周囲から電気的に孤立する。
【００６７】
図１８は、この工程を終了した後の平面図であり、先の図８は図１８のＤ−Ｄ線に沿う断面図に相当する。なお、図１８では、ウェルの平面レイアウトを見やすくするために、熱酸化膜１１と素子分離絶縁膜１３を省略してある。
【００６８】
既述のように、デジタル回路領域Iでは、pウェル２０が穴の開いていない平面形状に形成されている。そのため、上記のようにこのpウェル２０の反転パターンをnウェル２２に採用しても、nウェル２２がpウェル２０に囲まれて電気的に孤立しない。その結果、nウェル２２は、シリコン基板１０のデジタル回路領域Iにおいて一体的に形成されることになり、pウェル２０によって分断されることが無い。従って、nウェル２２が複数に分断されている場合と異なり、複数のnウェル２２同士を電気的に接続するための深いnウェルをデジタル回路領域Iに形成する必要が無い。
【００６９】
図３５は、このような本実施形態とは異なり、pウェル２０が穴の開いた平面形状（リング状）を有する場合の平面図である。
【００７０】
このような場合は、リング状のpウェル２０の内側と外側のnウェル２２は、pウェル２０との界面や、p型のシリコン基板１０とのp-n接合によって電気的に分離される。よって、この場合は、分離されたnウェル２２同士を電気的に接続するための深いnウェルが必要となる。しかし、前述したように、深いnウェルを形成するとWell-Proximity Effectによってトランジスタの閾値電圧が変動してしまう。
【００７１】
次に、図９に示すように、n型MOSトランジスタ形成領域In、IInにp型不純物としてB+を選択的にイオン注入し、n型MOSトランジスタの閾値電圧調整用のp型拡散領域２５を形成する。その後に、p型MOSトランジスタ形成領域Ip、IIpにn型不純物としてAs+を選択的にイオン注入し、p型MOSトランジスタの閾値電圧調整用のn型拡散領域２４を形成する。
【００７２】
なお、上記したp型不純物とn型不純物の打ち分けは、不図示のレジストパターンを用いて行われる。
【００７３】
この後に、基板温度１０００度、処理時間１０秒の条件で活性化アニールを行い、pウェル２０とnウェル２２のそれぞれの不純物を活性化させる。
【００７４】
次に、図１０に示す断面構造を得るまでの工程について説明する。
【００７５】
まず、pウェル２０とnウェル２２を形成するために行われたイオン注入によりダメージを受けた熱酸化膜１１をフッ酸溶液でウエットエッチングして除去し、シリコン基板１０の清浄面を露出させる。そして、シリコン基板１０の表面を再び熱酸化することにより厚さ約１nmの熱酸化膜を形成し、その熱酸化膜をゲート絶縁膜２６とする。
【００７６】
次いで、シランを反応ガスとする熱CVD法を用いて、ゲート絶縁膜２６の上に多結晶シリコン膜を約１００nmの厚さに形成した後、この多結晶シリコン膜をパターニングすることにより、デジタル回路形成領域Iのウェル２０、２２のそれぞれの上に第１、第２ゲート電極２７、２８を形成すると共に、アナログ回路形成領域IIに第３ゲート電極２９を形成する。
【００７７】
なお、第１〜第３ゲート電極２７〜２９のゲート長は特に限定されないが、既述のようにアナログ回路領域IIにおける第３ゲート電極２９のゲート長を、デジタル回路領域Iにおける第１、第２ゲート電極２７、２８のそれよりも長くするのが好ましい。
【００７８】
このように第３ゲート電極２９のゲート長を長くすることで、イオン注入により深いnウェル１８を形成する際に、Well-Proximity Effectでn型MOSトランジスタ形成領域IInに不必要にn型不純物が注入されても、領域IInに形成されるn型MOSトランジスタの閾値電圧の変動を小さくすることが可能となる。
【００７９】
次に、図１１に示すように、n型MOSトランジスタ形成領域In、IInのシリコン基板１０にn型不純物としてAs+を加速エネルギ５keV、ドーズ量を５×１０14cm-2の条件でイオン注入し、これらの領域In、IInにおけるゲート電極２７、２９の横にn型ソース／ドレインエクステンション３０を形成する。
【００８０】
次いで、p型MOSトランジスタ形成領域Ip、IIpのシリコン基板１０にp型不純物としてBF2+をイオン注入し、各領域Ip、IIpにおけるゲート電極２８、２９の横にp型ソース／ドレインエクステンション３１を形成する。このイオン注入の条件は特に限定されないが、本実施形態では加速エネルギを５keV、ドーズ量を５×１０14cm-2とする。
【００８１】
なお、これらn型不純物とp型不純物の打ち分けは不図示のレジストパターンを用いて行われ、上記のイオン注入が終了した後にそのレジストパターンは除去される。
【００８２】
続いて、図１２に示すように、シリコン基板１０の上側全面に絶縁膜を形成した後、その絶縁膜をエッチバックして各ゲート電極２７〜２９の横に絶縁性サイドウォール３３として残す。その絶縁膜として、本実施形態では、厚さ約１００nmの酸化シリコン膜を熱CVD法により形成する。なお、このエッチバックでは、ゲート電極２７〜２９と絶縁性サイドウォール３３で覆われていない部分のゲート絶縁膜２６もエッチングされて除去される。
【００８３】
次に、図１３に示す断面構造を得るまでの工程について説明する。
【００８４】
まず、n型MOSトランジスタ形成領域In、IInとn型コンタクト領域CRnにおけるシリコン基板１０にn型不純物としてP+を加速エネルギ２０keV、ドーズ量を１×１０15cm-2の条件でイオン注入し、領域In、IInのゲート電極２７、２９の横にn型ソース／ドレイン領域３４を形成すると共に、コンタクト領域CRnにウェルコンタクト用n型不純物拡散領域３８を形成する。
【００８５】
次いで、p型MOSトランジスタ形成領域Ip、IIpとp型コンタクト領域CRpにおけるシリコン基板１０にp型不純物、例えばB+をイオン注入し、これらの領域Ip、IIpのゲート電極２８、２９の横にp型ソース／ドレイン領域３５を形成すると共に、コンタクト領域CRpにウェルコンタクト用p型不純物拡散領域３９を形成する。
【００８６】
なお、上記したn型不純物とp型不純物の打ち分けは不図示のレジストパターンを用いて行われる。
【００８７】
そして、上記のレジストパターンを剥離した後、基板温度を１０００℃、処理時間を１秒とする活性化アニールを行い、ソース／ドレイン領域３４、３５と不純物拡散領域３８、３９内の不純物を活性化させる。
【００８８】
その後に、シリコン基板１０の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、その高融点金属層をアニールしてシリコンと反応させることにより、各ソース／ドレイン領域３４、３５の上に高融点金属シリサイド層３６を形成する。この高融点金属シリサイド層３６は、各ゲート電極２７〜２９上にも形成され、これらのゲート電極が低抵抗化される。
【００８９】
その後に、素子分離絶縁膜１３の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【００９０】
ここまでの工程により、デジタル回路領域Iにおけるシリコン基板１にn型MOSトランジスタTR1とp型MOSトランジスタTR2とが形成されると共に、アナログ回路領域IIにおけるシリコン基板１にn型MOSトランジスタTR3とp型MOSトランジスタTR4とが形成されたことになる。
【００９１】
図１９は、この工程を終了した後の平面図であり、先の図１３は図１９のＥ−Ｅ線に沿う断面図に相当する。但し、図１９では、図を見やすくするために、高融点金属シリサイド層３６、絶縁性サイドウォール３３、及びソース／ドレインエクステンション３０、３１を省略してある。
【００９２】
次に、図１４に示す断面構造を得るまでの工程について説明する。
【００９３】
まず、シリコン基板１０の上側全面に、プラズマCVD法により窒化シリコン膜を厚さ約５０nmに形成し、その窒化シリコン膜をカバー絶縁膜４０とする。更に、このカバー絶縁膜４１の上に、HDPCVD法により層間絶縁膜４１として酸化シリコン膜を厚さ約７００nmに形成する。その後に、層間絶縁膜４１の上面をCMP法により研磨して平坦化する。
【００９４】
次いで、上記したカバー絶縁膜４０と層間絶縁膜４１のそれぞれをパターニングしてこれらの膜にコンタクトホールを形成した後、このコンタクトホールの内面と層間絶縁膜４１の上面にグルー膜としてチタン膜と窒化チタン膜とをこの順にスパッタ法で形成する。更に、このグルー膜の上にCVD法によりタングステン膜を形成し、このタングステン膜でコンタクトホールを完全に埋め込む。その後に、層間絶縁膜４１上の余分なタングステン膜とグルー膜をCMP法により研磨して除去し、これらの膜をコンタクトホール内にのみ導電性プラグ４２として残す。
【００９５】
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
【００９６】
その半導体装置では、図１４に示されるように、デジタル回路領域Iのウェルコンタクト用p型不純物拡散領域３９とその上の導電性プラグ４２とが電気的に接続される。そして、この導電性プラグ４２を介して、デジタル回路領域Iのpウェル２０に第１の基板バイアス電圧Vcc(1)が印加される。
【００９７】
同様に、デジタル回路領域Iのnウェル２２には、ウェルコンタクト用n型不純物拡散領域３８とその上の導電性プラグ４２を介して第２の基板バイアス電圧Vcc(2)が印加される。
【００９８】
このように基板バイアス電圧Vcc(1)、Vcc(2)をウェル２０、２２に印加することにより、パターニング誤差に起因して第１、第２ゲート電極２７、２８のゲート長が設計値から外れていても、トランジスタTR1、TR2の閾値電圧を設計値に近づけることが可能となる。
【００９９】
また、図１８を参照して説明したように、本実施形態では、デジタル回路領域Iにおいてnウェル２２とpウェル２０とを互いに他の反転パターンとし、且つ、穴の開いていない平面形状にpウェル２０を形成したので、nウェル２２がpウェル２０により分離されること無く一体的に形成される。よって、デジタル回路領域Iでは、分離されたnウェル同士をつなぐための深いnウェルが不要であり、図１４に示した導電性プラグ４２によりnウェル２２の全体に均等に第２の基板バイアス電圧Vcc(2)を印加することができる。
【０１００】
なお、図１４では、nウェル２２に基板バイアス電圧Vcc(2)を印加するための導電性プラグ４２が複数示されているが、上記のようにnウェル２２は一体的に形成されているので、nウェル２２に接続される導電性プラグ４２を一つだけ形成するようにしても、nウェル２２の全体に基板バイアス電圧Vcc(2)を印加することができる。これについては後述の第３、第４実施形態でも同様である。
【０１０１】
更に、上記のようにデジタル回路領域Iでは深いnウェルを形成する必要が無いので、Well-Proximity Effectに起因して各MOSトランジスタTR1、TR2（図１３参照）の閾値電圧が変動するのを防止でき、これらのトランジスタが誤動作するのを防ぐことができる。
【０１０２】
また、デジタル回路領域Iに深いnウェルを形成する場合には、上記のWell-Proximity Effectを低減するために、イオン注入で使用されるレジスト開口の側壁をトランジスタの活性領域から大きく離す必要があり、深いnウェルの平面サイズを大きくしなければならず、半導体装置の微細化が困難となる。
【０１０３】
しかし、本実施形態では、そのような深いnウェルを形成する必要が無いので、深いnウェルの平面サイズの分だけ半導体装置のレイアウトに余裕が生まれ、その余裕を利用して配線幅を短くする等の微細化を行うことができる。例えば、ゲート長が９０nmのデザインルールでは、深いnウェルの最大幅は典型的には約１．２μmであるが、本実施形態で形成されるnウェル２２の最大幅は約０．６２μm程度となるので、深いnウェルを形成する場合と比べて配線幅を約半分だけ短くすることが可能となる。
【０１０４】
しかも、nウェル２２は、深いnウェルと比較してシリコン基板１０の浅い部位に形成されるので、nウェル２２を形成するためのイオン注入における加速エネルギを低くすることができる。イオン注入工程では、高い加速エネルギでドーズ量を多くしようとすると注入時間が膨大となってしまうが、低い加速エネルギでドーズ量を多くする場合には注入時間はそれ程長くならず、スループットが大幅に低下することは無い。
【０１０５】
よって、上記のnウェル２２を形成する際には、スループットが大幅に低下するのを抑制しながら、深いnウェルよりもnウェル２２のドーズ量を多くすることができ、nウェル２２の抵抗を十分に低減することが可能となる。例えば、深いnウェルの典型的なシート抵抗は１０００Ω／□であるが、本実施形態のnウェル２２のシート抵抗は約半分の５６０Ω／□となる。
【０１０６】
その結果、シリコン基板１０のデジタル回路領域Iに一体的に形成されたnウェル２２における電圧降下が低められ、その電圧降下に起因してnウェル２２の電位が場所によってばらつくのを防ぐことができ、複数のp型MOSトランジスタTR2の特性に個体差が発生するのを防止できる。
【０１０７】
更に、デジタル回路領域Iに深いnウェルを形成する必要が無いことから、深いnウェルの形成工程を省くことができ、その分だけ半導体装置の製造コストを安くすることができる。
【０１０８】
（２）第２実施形態
第１実施形態では、図１８を参照して説明したように、穴の無い平面形状にpウェル２０を形成した。
【０１０９】
そのpウェル２０は、CAD(Computer Aided Design)等の設計システムにより、pウェル２０の輪郭を構成する複数の小矩形を次々と発生させ、これらの小矩形を繋ぐことにより自動的に設計される。
【０１１０】
しかし、本発明とは異なる通常の設計フローに従うと、基板上の空いているスペースに上記の複数の小矩形がリング状に連なって配置され、pウェル２０に穴が開いてしまう可能性がある。
【０１１１】
本実施形態では、このような不都合を回避し得るpウェル２０の設計方法について説明する。
【０１１２】
図２０は本実施形態で使用される半導体装置の設計システムの構成図であり、図２１は、その設計システムを用いたウェルの設計方法を示すフローチャートである。また、図２２（ａ）、（ｂ）は、図２１のフローチャートの処理内容を模式的に表す図である。
【０１１３】
図２０に示されるように、その設計システムは、半導体装置の設計データD0を入力するためのキーボード１０１と、設計データD0に基づいてウェルの平面形状を算出する制御部１０２と、制御部１０２で算出されたウェルの平面形状を表示するモニタ１０３とを有する。
【０１１４】
そして、制御部１０２では、図２１に示すフローチャートに従って、次のようにしてウェルの形状が算出される。
【０１１５】
図２１の最初のステップＳ１では、半導体装置の設計データD0を用いて、pウェル２０のパターンデータD1を得る。そのパターンデータD1は、pウェル２０の形と大きさとを特定するものである。そして、この段階ではpウェル２０の平面形状に制限を与えていないので、図２２（ａ）のように、pウェル２０に穴２０ａが開き、pウェル２０の平面形状がリング状になっている可能性がある。
【０１１６】
図２１の次のステップＳ２では、シリコン基板に形成すべき複数のpウェル２０のうち、上記のように穴２０ａの開いているもののパターンデータD1を抽出する。
【０１１７】
ステップＳ２を終了した後はステップＳ３に移行する。
【０１１８】
ステップＳ３では、図２２（ｂ）に模式的に示すように、リング状となっているpウェル２０の一部２０ｂを除去する。これにより、pウェル２０の平面形状は、穴の開いた形で無くなる。
【０１１９】
その後、図２１のステップＳ４に移行する。そのステップＳ４では、ステップＳ３で得られたpウェル２０がデザインルールを満たすか否かを確認する。このような処理はデザインルールチェック(DRC)とも呼ばれる。
【０１２０】
次いで、ステップＳ５に移行し、上記のデザインルールチェックにおいてエラーが無いか否かを確認する。
【０１２１】
ここで、エラーがある（NO）と判断された場合には、ステップＳ６に移行し、デザインルールを満たすようにpウェル２０の平面形状を修正する。
【０１２２】
一方、ステップＳ５においてエラーが無い（YES）と判断された場合には、ステップＳ７に移行する。そして、ステップＳ７において、リング状となっている全てのpウェル２０に対してパターン修正が行われたか否かを確認する。
【０１２３】
ステップＳ７において、全てのpウェル２０に対して修正が行われていない（NO）と判断された場合には、ステップＳ３に戻る。
【０１２４】
一方、ステップＳ７において、全てのpウェル２０に対して修正が行われた（YES）と判断された場合には、上記した一連の処理を終了する。
【０１２５】
このようなウェルの設計方法によれば、図２２（ｂ）に示したように、穴の開いたpウェル２０の一部２０ｂを切ることにより、pウェル２０の内部と外部とを繋ぎ、pウェル２０の平面形状を穴の開いた形でないようにする。
【０１２６】
このような平面形状を有するpウェル２０によれば、第１実施形態で説明したように、nウェル２２がpウェル２０により分離されること無く一体的に形成されるので、分離されたnウェル２２同士を電気的に接続するための深いnウェルが不要になるという利点が得られる。
【０１２７】
上記したウェルの設計方法は、第１実施形態だけでなく、後述の第３、第４実施形態にも適用し得る。
【０１２８】
（３）第３実施形態
図２３〜図２５は、本実施形態に係る半導体装置の製造途中の断面図であり、図２６、図２７はその平面図である。なお、これらの図において、第１実施形態で説明した要素には第１実施形態におけるのと同様の符号を付し、以下ではその説明を省略する。
【０１２９】
第１実施形態では、図８で説明したように、第３レジストパターン２１をマスクにするイオン注入により、シリコン基板１０の必要部位のみ、すなわちp型MOSトランジスタ形成領域Ip、IIpのみに選択的にnウェル２２を形成した。
【０１３０】
これに対し、本実施形態では、以下のようにしてシリコン基板１０の全面にnウェル２２を形成する。
【０１３１】
本実施形態に係る半導体装置を作成するには、まず第１実施形態で説明した図２〜図６の工程を行う。
【０１３２】
次いで、図２３に示すように、シリコン基板１０の全面にn型不純物をイオン注入し、nウェル２２を形成する。そのイオン注入ではn型不純物としてP+イオンを使用し、イオン注入条件として例えば加速エネルギ３００keV、ドーズ量３×１０13cm-2が採用される。
【０１３３】
図２６は、この工程を終了した後の平面図であり、先の図２３は図２６のＦ−Ｆ線に沿う断面図に相当する。但し、図２６では、図を見やすくするために、熱酸化膜１１と素子分離絶縁膜１３を省略してある。
【０１３４】
次に、図２４に示すように、図７で説明した第２レジストパターン１９をマスクにしながら、n型MOSトランジスタ形成領域In、IInとp型コンタクト領域CRpにおけるシリコン基板１０にp型不純物としてB+イオンをイオン注入し、これらの領域にpウェル２０を形成する。
【０１３５】
このイオン注入におけるドーズ量は、注入されたp型不純物がnウェル２２のn型不純物と補償するのに必要な量よりも多く設定され、例えば１×１０14cm-2とされる。また、加速エネルギは例えば１５０keVとされる。
【０１３６】
第１実施形態で説明したように、このイオン注入では、Well-Proximity Effectを十分に抑制するために、レジスト開口１９ａ、１９ｂの側壁とチャネル領域Xとを十分な距離d、例えば０．４μm以上離すのが好ましい。
【０１３７】
この後に、第２レジストパターン１９は除去される。
【０１３８】
図２７は、このイオン注入を終了した後の平面図であり、先の図２４は図２７のＧ−Ｇ線に沿う断面図に相当する。
【０１３９】
図２７に示されるように、pウェル２０の平面形状は、第１実施形態と同様に穴の無い形となる。よって、既に形成されているnウェル２２はpウェル２０によって分離されずに一体的なままとなり、nウェル２２の全ての部分が互いに電気的に接続された状態となる。
【０１４０】
この後は、第１実施形態で説明した図９〜図１４の工程を行うことにより、図２５に示す断面構造を得る。
【０１４１】
以上説明した本実施形態によれば、図２３に示したように、シリコン基板１０の全面にnウェル２２を形成するので、nウェル２２を選択的に形成するために第１実施形態で用いた第３レジストパターン２１（図８参照）が不要となる。よって、この第３レジストパターンの形成工程の分だけ半導体装置の製造工程が短縮され、第１実施形態と比べて半導体装置の製造コストを安価にすることが可能となる。
【０１４２】
更に、図２７の平面図に示したように、pウェル２０の平面形状を穴の無い形としたので、pウェル２０によってnウェル２２が分離されず、分離されたnウェル２２同士を接続するための深いnウェルが不要となる。
【０１４３】
ところで、本実施形態では、図２４で説明したように、n型MOSトランジスタ形成領域In、IInにおけるnウェル２２にもう一度イオン注入してpウェル２０を形成する。そのため、pウェル２０には、p型不純物と共に、n型MOSトランジスタの動作に不要なn型不純物が存在することになる。
【０１４４】
一般に、作動増幅器のようなアナログ素子では、このような不要なn型不純物によってノイズが発生することがある。
【０１４５】
しかし、本実施形態では、デジタル回路領域Iにノイズの発生し難いデジタル素子を形成するので、ノイズによって半導体装置の信頼性が低下することは無い。また、アナログ回路領域IIでは、デジタル回路領域Iのように厳しいデザインルールを採用せず、第３ゲート電極２９（図２５参照）のゲート長を第１、第２ゲート電極２７、２８のそれよりも長くしたので、アナログ回路領域Iに形成される各トランジスタのノイズに対する耐性が高まり、上記した不要なn型不純物によって半導体装置の信頼性が低下するのを抑えることができる。
【０１４６】
（４）第４実施形態
図２８〜図３１は、本発明の第４実施形態に係る半導体装置の製造途中の断面図であり、図３２と図３３はその平面図である。なお、これらの図において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
【０１４７】
本実施形態では、SOI(Silicon on Insulator)基板を用いて半導体装置を作成する。
【０１４８】
最初に、図２８（ａ）に示す断面構造を得るまでの工程について説明する。
【０１４９】
まず、p型不純物がドープされたシリコンよりなる支持基材５１と、酸化シリコンよりなる埋め込み絶縁膜５２と、シリコン層５３とをこの順に積層してなるSOI基板５０を張り合わせ法により作成する。これらのうち、シリコン層５３の厚さは約５０nmであり、埋め込み絶縁膜５２の厚さは約１０nmである。
【０１５０】
次いで、SOI基板５０の上にフォトレジストを塗布し、それを露光、現像することにより、n型MOSトランジスタ形成領域Inとその隣のp型コンタクト領域CRpの上にレジスト開口５４ａを備えた第１レジストパターン５４を形成する。
【０１５１】
そして、加速エネルギ１５０keV、ドーズ量３×１０13cm-2の条件で、レジスト開口５４ａを通じてSOI基板５０にB+イオンを注入し、支持基材５１にpウェル２０を形成する。この後に、第１レジストパターン５４は除去される。
【０１５２】
図３２はこの工程を終了後の平面図であり、先の図２８（ａ）は図３２のＨ−Ｈ線に沿う断面図に相当する。
【０１５３】
図３２に示されるように、pウェル２０の平面形状は、第１実施形態と同様に穴の無い形である。
【０１５４】
次に、図２８（ｂ）に示すように、p型MOSトランジスタ形成領域Ipとその隣のn型コンタクト領域CRnの上にレジスト開口５５ａを備えた第２レジストパターン５５をSOI基板５０上に形成する。
【０１５５】
続いて、この第２レジストパターン５５をマスクにするイオン注入により、n型不純物として例えばP+イオンをSOI基板５０にイオン注入して、pウェル２０の横の支持基材５１にnウェル２２を形成する。このイオン注入の条件は特に限定されないが、本実施形態では加速エネルギを３００keV、ドーズ量を３×１０13cm-2とする。
【０１５６】
そして、第２レジストパターン５５を除去した後に、SOI基板５０に対して基板温度１０００℃、処理時間１０秒の条件で活性化アニールを行い、各ウェル２０、２２内の不純物を活性化させる。
【０１５７】
図３３は、この工程を終了した後の平面図であり、上記の図２８（ｂ）は図３３のＪ−Ｊ線に沿う断面図に相当する。
【０１５８】
図３３に示されるように、pウェル２０の平面形状を穴の無い形にしたことで、pウェル２０によってnウェル２２が分断されず、SOI基板５０においてnウェル２２が一体的に形成されるようになる。
【０１５９】
次に、図２９（ａ）に示す断面構造を得るまでの工程について説明する。
【０１６０】
まず、シリコン層５３をパターニングすることにより、各領域In、Ipにシリコン層５３を島状に残す。次いで、シリコン層５３の表面に厚さが約１nmの熱酸化膜を形成し、この熱酸化膜をゲート絶縁膜５７とする。
【０１６１】
更に、このゲート絶縁膜５７と埋め込み絶縁膜５２のそれぞれの上に、シランを反応ガスとする熱CVD法により多結晶シリコン膜を約１００nmの厚さに形成し、この多結晶シリコン膜をパターニングして、各ウェル２０、２２の上方に第１、第２ゲート電極５８、５９として残す。
【０１６２】
次いで、図２９（ｂ）に示すように、第１ゲート電極５８の横のシリコン層５３に、n型不純物としてAs+イオンを加速エネルギ５keV、ドーズ量５×１０14cm-2の条件でイオン注入してn型ソース／ドレインエクステンション６０を形成する。
【０１６３】
次に、第２ゲート電極５９の横のシリコン層５３にp型不純物をイオン注入してp型ソース／ドレインエクステンション６１を形成する。そのp型不純物としては例えばBF2+イオンを採用し、イオン注入条件として加速エネルギ５keV、ドーズ量５×１０14cm-2を採用する。
【０１６４】
なお、上記したn型不純物とp型不純物の打ち分けは不図示のレジストパターンを用いて行われ、上記のイオン注入を終了した後にそのレジストパターンは除去される。
【０１６５】
続いて、図３０（ａ）に示すように、基板５１の上側全面に熱CVD法により酸化シリコン膜を厚さ約１００nmに形成し、この酸化シリコン膜をエッチバックして第１、第２ゲート電極５８、５９の横に絶縁性サイドウォール６０として残す。
【０１６６】
次に、図３０（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１６７】
まず、n型MOSトランジスタ形成領域Inとn型コンタクト領域CRnにおける支持基材５１にn型不純物を選択的にイオン注入することにより、第１ゲート電極５８の横のシリコン層５３にn型ソース／ドレイン領域６６を形成すると共に、n型コンタクト領域CRnにおける支持基材５１にウェルコンタクト用n型不純物拡散領域６５を形成する。
【０１６８】
本実施形態では、そのn型不純物としてP+イオンを採用し、イオン注入条件を加速エネルギ２０keV、ドーズ量１×１０15cm-2とする。
【０１６９】
更に、p型MOSトランジスタ形成領域Ipとp型コンタクト領域CRpにおける支持基材５１に、加速エネルギ５keV、ドーズ量１×１０15cm-2の条件でp型不純物としてB+イオンを選択的にイオン注入する。これにより、第２ゲート電極５９の横のシリコン層５３にp型ソース／ドレイン領域６７が形成されると共に、p型コンタクト領域CRpにおける支持基材５１にウェルコンタクト用p型不純物拡散領域６４が形成される。
【０１７０】
このようなn型不純物とp型不純物の打ち分けは不図示のレジストパターンを用いて行われ、イオン注入を終了した後にそのレジストパターンを除去する。
【０１７１】
ここまでの工程により、n型MOSトランジスタ形成領域Inとp型MOSトランジスタ形成領域Ipには、それぞれMOSトランジスタTR1、TR2が形成されたことになる。
【０１７２】
次に、図３１（ａ）に示す断面構造を得るまでの工程について説明する。
【０１７３】
まず、支持基材５１の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成する。そして、この高融点金属層に対してアニールを施すことにより、シリコン層５３のシリコンと高融点金属層とを反応させて高融点金属シリサイド層６８を形成する。その後に、埋め込み絶縁膜５２上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【０１７４】
次に、図３１（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１７５】
まず、支持基材５１の上側全面に、カバー絶縁膜７１としてプラズマCVD法により窒化シリコン膜を厚さ約５０nmに形成する。次いで、カバー絶縁膜７１上にHDPCVD法により酸化シリコン膜を厚さ約７００nmに形成し、この酸化シリコン膜を層間絶縁膜７２とする。その後に、CMP法により層間絶縁膜７２の上面を研磨して平坦化する。
【０１７６】
続いて、カバー絶縁膜７１と層間絶縁膜７２のそれぞれをパターニングしてこれらの膜にコンタクトホールを形成した後、このコンタクトホールの内面と層間絶縁膜７２の上面にグルー膜としてチタン膜と窒化チタン膜とをこの順にスパッタ法で形成する。次に、このグルー膜の上にCVD法によりタングステン膜を形成し、このタングステン膜でコンタクトホールを完全に埋め込む。その後に、層間絶縁膜７２上の余分なタングステン膜とグルー膜をCMP法により研磨して除去し、これらの膜をコンタクトホール内にのみ第１、第２導電性プラグ７３、７４として残す。
【０１７７】
これらの導電性プラグのうち、第１導電性プラグ７３は、各トランジスタのソース／ドレイン領域６６、６７に電圧を印加するために使用される。
【０１７８】
一方、第２導電性プラグ７４は、ウェルコンタクト用p型不純物拡散領域６４やウェルコンタクト用n型不純物拡散領域６５と電気的に接続され、pウェル２０とnウェル２２にそれぞれ第１の基板バイアス電圧Vcc(1)と第２の基板バイアス電圧Vcc(2)を印加するのに用いられる。
【０１７９】
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
【０１８０】
この半導体装置では、図３１（ｂ）に示した第２導電性プラグ７４により、各ゲート電極５８、５９の下方のpウェル２０やnウェル２２に基板バイアス電圧Vcc(1)、Vcc(2)が印加され、その基板バイアス電圧によってゲート−基板間電圧が制御される。このようなウェル２０、２２の機能は、特許文献３に開示されるバックゲートの機能に類似するが、本実施形態では上記のように各ウェル２０、２２にバックゲートとしての機能を持たせているため、シリコン層５３をパターニングして微細なバックゲートを形成する必要が無い。よって、本実施形態では、微細なバックゲートを形成するための複雑な工程が不要となり、特許文献３と比較して半導体装置の製造コストを安価にすることができる。
【０１８１】
しかも、図３３で説明したように、pウェル２０の平面形状を穴の無い形にしたので、nウェル２２がpウェル２０によって分断されず、分断されたpウェル２０同士を接続するための深いnウェルを支持基材５１に形成する必要が無い。
【０１８２】
また、第１実施形態で説明したのと同じ理由により、深いnウェルよりもnウェル２２の抵抗を低くできる。例えば、本実施形態のようにSOI基板５０を用いる場合、深いnウェルのシート抵抗は約１０００Ω／□であるが、nウェル２２のシート抵抗は約１５０Ω／□であり、抵抗を大幅に低減することができる。これにより、電圧降下に伴う電位のばらつきがnウェル２２に発生するのを抑えることができ、複数のMOSトランジスタTR2の特性に個体差が生じるのを防止できる。
【０１８３】
ここで、上記では、pウェル２０とnウェル２２のドーズ量を共に３×１０13cm-2としたが、これらのドーズ量を更に高めて、各ウェル２０、２２をp+ウェルやn+ウェルとしてもよい。このようにすれば、各ウェル２０、２２が低抵抗となり、半導体装置の高速化に有利となる。例えば、SOI基板５０に深いnウェルを形成する場合、そのシート抵抗は典型的には１．３kΩ／□であるが、上記のn+ウェルのシート抵抗はその約９０Ω／□であり、７／１００程度の低抵抗化を実現できる。
【０１８４】
一方、本実施形態のように３×１０13cm-2程度のドーズ量で各ウェル２０、２２を形成すれば、これらのウェルを形成する際のイオン注入時間を短くでき、製造工程のスループットが向上するという利点が得られる。
【０１８５】
ところで、第１実施形態で使用したような一般用途用のp型シリコン基板１０では、n型不純物のドーズ量を極端に高くしなくてもnウェル２２を形成できるように、初期状態における基板中のp型不純物はそれ程高くなく、そのシート抵抗も約１０Ω／cmと比較的高い。
【０１８６】
これに対し、本実施形態で使用されるようなSOI基板５０では、通常は支持基材５１にウェル等の不純物拡散領域が形成されないので、支持基材５１に予めp型不純物を高濃度にドープし、支持基材５１を低抵抗化しておいてもよい。
【０１８７】
このように支持基材５１を低抵抗化することで、pウェル２０を省いても、支持基板５１に均等に電位を与えることが可能となる。pウェル２０を省いた場合の断面図を図３４に示す。
【０１８８】
図３４のようにpウェル２０を省くことで、pウェル２０の形成工程の分だけ半導体装置の製造工程が短くなり、半導体装置の製造コストを安価にすることが可能となる。
【０１８９】
以下に、本発明の特徴を付記する。
【０１９０】
（付記１）  第１導電型の半導体基板と、
前記半導体基板に形成され、輪郭の内側が一体的な平面形状を有する第１導電型ウェルと、
前記第１導電型ウェルを反転した一体的な平面形状で前記半導体基板に形成された第２導電型ウェルと、
前記第１導電型ウェルと前記第２導電型ウェルのそれぞれの上にゲート絶縁膜を介して形成された第１、第２ゲート電極と、
前記第１ゲート電極の横の前記第１導電型ウェルに形成された第２導電型ソース／ドレイン領域と、
前記第２導電型ソース／ドレイン領域から間隔がおかれた部分の前記第１導電型ウェルに形成され、第１の基板バイアス電圧が印加されるウェルコンタクト用第１導電型不純物拡散領域と、
前記第２ゲート電極の横の前記第２導電型ウェルに形成された第１導電型ソース／ドレイン領域と、
前記第１導電型ソース／ドレイン領域から間隔がおかれた部分の前記第２導電型ウェルに形成され、第２の基板バイアス電圧が印加されるウェルコンタクト用第２導電型不純物拡散領域と、
を有することを特徴とする半導体装置。
【０１９１】
（付記２）  前記第１導電型ウェルは、第２導電型の不純物と、該第２導電型の不純物を補償するのに必要な量よりも多い第１導電型の不純物とを前記半導体基板に導入してなることを特徴とする付記１に記載の半導体装置。
【０１９２】
（付記３）  前記第１導電型ウェルと前記第２導電型ウェルは、前記半導体基板のデジタル回路領域に形成されたことを特徴とする付記１に記載の半導体装置。
【０１９３】
（付記４）  前記半導体基板は、前記デジタル回路領域とは別の部分にアナログ回路領域を有することを特徴とする付記３に記載の半導体装置。
【０１９４】
（付記５）  前記アナログ回路領域における前記半導体基板にトリプルウェル構造が形成され、該トリプルウェル構造上に、前記第１、第２ゲート電極よりも長いゲート長の第３ゲート電極がゲート絶縁膜を介して形成されたことを特徴とする付記４に記載の半導体装置。
【０１９５】
（付記６）  第１導電型の支持基材と、埋め込み絶縁膜と、シリコン層とを順に積層してなるSOI(Silicon on Insulator)基板と、
前記支持基材に形成され、第１の基板バイアス電圧が印加されるウェルコンタクト用第１導電型不純物拡散領域と、
前記ウェルコンタクト用第１導電型不純物拡散領域から離れた部分の前記支持基材に一体的な平面形状で形成された第２導電型ウェルと、
前記第２導電型ウェルに形成され、第２の基板バイアス電圧が印加されるウェルコンタクト用第２導電型不純物拡散領域と、
前記第２導電型ウェルが形成されていない領域の前記シリコン層上にゲート絶縁膜を介して形成された第１ゲート電極と、
前記第２導電型ウェルの上の前記シリコン層上にゲート絶縁膜を介して形成された第２ゲート電極と、
前記第１ゲート電極の横の前記シリコン層に形成された第２導電型ソース／ドレイン領域と、
前記第２ゲート電極の横の前記シリコン層に形成された第１導電型ソース／ドレイン領域と、
を有することを特徴とする半導体装置。
【０１９６】
（付記７）  前記第２導電型ウェルが形成されていない領域の前記支持基材に、該第２導電型ウェルの反転パターンで穴が開いていない平面形状の第１導電型ウェルが形成されたことを特徴とする付記６に記載の半導体装置。
【０１９７】
（付記８）  前記シリコン層の平面形状は、前記第１導電型ウェルと前記第２導電型ウェルのそれぞれの上で島状であることを特徴とする付記７に記載の半導体装置。
【０１９８】
（付記９）  第１導電型の半導体基板の一部領域に第１導電型不純物を導入することにより、輪郭の内側が一体的な平面形状の第１導電型ウェルを形成する工程と、
前記半導体基板に第２導電型不純物を導入することにより、前記第１導電型ウェルを反転した一体的な平面形状の第２導電型ウェルを形成する工程と、
前記第１導電型ウェルと前記第２導電型ウェルのそれぞれの上にゲート絶縁膜を介して第１、第２ゲート電極を形成する工程と、
前記第１ゲート電極の横の前記第１導電型ウェルに第２導電型ソース／ドレイン領域を形成する工程と、
前記第２導電型ソース／ドレイン領域から間隔がおかれた部分の前記第１導電型ウェルにウェルコンタクト用第１導電型不純物拡散領域を形成する工程と、
前記第２ゲート電極の横の前記第２導電型ウェルに第１導電型ソース／ドレイン領域を形成する工程と、
前記第１導電型ソース／ドレイン領域から間隔がおかれた部分の前記第２導電型ウェルにウェルコンタクト用第２導電型不純物拡散領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１９９】
（付記１０）  前記第２導電型ウェルを形成する工程において、前記半導体基板の全面に前記第２不純物を導入し、
前記第１導電型ウェルを形成する工程において、前記第２導電型不純物を補償するのに必要な量よりも多い前記第１導電型不純物を前記半導体基板の一部領域に導入することを特徴とする付記９に記載の半導体装置の製造方法。
【０２００】
（付記１１）  前記第１導電型ウェルを形成する工程は、MOSトランジスタのチャネル領域から０．４μm以上隔てられたレジスト開口を備えたレジストパターンを前記シリコン基板上に形成する工程と、前記レジスト開口を通じて前記シリコン基板に第１導電型不純物をイオン注入する工程とを有することを特徴とする付記９に記載の半導体装置。
【０２０１】
（付記１２）  前記第２導電型ウェルを形成する工程は、MOSトランジスタのチャネル領域から０．４μm以上隔てられたレジスト開口を備えたレジストパターンを前記シリコン基板上に形成する工程と、前記レジスト開口を通じて前記シリコン基板に第２導電型不純物をイオン注入する工程とを有することを特徴とする付記９に記載の半導体装置。
【０２０２】
（付記１３）  第１導電型の支持基材と、埋め込み絶縁膜と、シリコン層とを順に積層してなるSOI(Silicon on Insulator)基板の前記支持基材の一部領域に第２導電型不純物を導入することにより、一体的な平面形状を有する第２導電型ウェルを形成する工程と、
前記第２導電型ウェルが形成されていない領域の前記シリコン層上と、該第２導電型ウェルの上の前記シリコン層上とに、ゲート絶縁膜を介してそれぞれ第１、第２ゲート電極を形成する工程と、
前記第１ゲート電極の横の前記シリコン層に第２導電型ソース／ドレイン領域を形成する工程と、
前記第２導電型ウェルにウェルコンタクト用第２導電型不純物拡散領域を形成する工程と、
前記第２ゲート電極の横の前記シリコン層に第１導電型ソース／ドレイン領域を形成する工程と、
前記第２導電型ウェルから離れた部分の前記支持基材にウェルコンタクト用第１導電型不純物拡散領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０２０３】
（付記１４）  前記第２導電型ウェルが形成されていない領域の支持基材に第１導電型不純物を導入することにより、該第２導電型ウェルの反転パターンで穴が開いていない平面形状の第１導電型ウェルを形成する工程を有することを特徴とする付記１３に記載の半導体装置の製造方法。
【０２０４】
（付記１５）  複数の前記第１導電型ウェルのパターンデータの中から、穴が開いた平面形状を有する前記第１導電型ウェルのパターンデータを抽出するステップと、
前記抽出された第１導電型ウェルのパターンデータを修正し、該第１導電型ウェルの平面形状が穴の開いた形にならないようにするステップとを有するウェルの設計方法を用いて前記第１導電型ウェルを設計することを特徴とする付記９又は付記１４に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０２０５】
【図１】図１は、Well-Proximity Effectについて説明するためのグラフである。
【図２】図２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図３】図３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図４】図４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図５】図５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図６】図６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図７】図７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図８】図８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図９】図９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図１０】図１０は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１１】図１１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図１２】図１２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。
【図１３】図１３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１３）である。
【図１４】図１３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１４）である。
【図１５】図１５は、本発明の第１実施形態に係る半導体装置の製造途中の平面図（その１）である。
【図１６】図１６は、本発明の第１実施形態に係る半導体装置の製造途中の平面図（その２）である。
【図１７】図１７は、本発明の第１実施形態に係る半導体装置の製造途中の平面図（その３）である。
【図１８】図１８は、本発明の第１実施形態に係る半導体装置の製造途中の平面図（その４）である。
【図１９】図１９は、本発明の第１実施形態に係る半導体装置の製造途中の平面図（その５）である。
【図２０】図２０は、本発明の各実施形態で使用されるウェルの設計システムの構成図である。
【図２１】図２１は、図２０の設計システムを用いたウェルの設計方法を示すフローチャートである。
【図２２】図２２（ａ）、（ｂ）は、図２１のフローチャートの処理内容を模式的に示す図である。
【図２３】図２３は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２４】図２４は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図２５】図２５は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図２６】図２６は、本発明の第３実施形態に係る半導体装置の製造途中の平面図（その１）である。
【図２７】図２７は、本発明の第３実施形態に係る半導体装置の製造途中の平面図（その２）である。
【図２８】図２８（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２９】図２９（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３０】図３０（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図３１】図３１（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図３２】図３２は、本発明の第４実施形態に係る半導体装置の製造途中の平面図（その１）である。
【図３３】図３３は、本発明の第４実施形態に係る半導体装置の製造途中の平面図（その２）である。
【図３４】図３４は、本発明の第４実施形態に係る別の半導体装置の断面図である。
【図３５】図３５は、pウェルの平面形状を穴の開いた形にした場合の平面図である。
【符号の説明】
【０２０６】
１０…シリコン基板、１０ａ…素子分離溝、１１…熱酸化膜、１２…窒化シリコン膜、１３…素子分離絶縁膜、１７…１レジストパターン、１７ａ…レジスト開口、１８…深いnウェル、１９…第２レジストパターン、１９ａ〜１９ｃ…レジスト開口、２０…pウェル、２１…第３レジストパターン、２１ａ〜２１ｄ…レジスト開口、２２…nウェル、２４…n型拡散領域、２６…ゲート絶縁膜、２７〜２９…第１〜第３ゲート電極、３０…n型ソース／ドレインエクステンション、３１…p型ソース／ドレインエクステンション、３３…絶縁性サイドウォール、３４…n型ソース／ドレイン領域、３５…p型ソース／ドレイン領域、３６…高融点金属シリサイド層、３８…ウェルコンタクト用n型不純物拡散領域、３９…ウェルコンタクト用p型不純物拡散領域、４０…カバー絶縁膜、４１…層間絶縁膜、４２…導電性プラグ、５０…SOI基板、５１…支持基材、５２…埋め込み絶縁膜、５３…シリコン層、５４…第１レジストパターン、５４ａ…レジスト開口、５５…第２レジストパターン、５５ａ…レジスト開口、５７…ゲート絶縁膜、５８、５９…第１、第２ゲート電極、６０…n型ソース／ドレインエクステンション、６１…p型ソース／ドレインエクステンション、６４…ウェルコンタクト用p型不純物拡散領域、６５…ウェルコンタクト用n型不純物拡散領域、６６…n型ソース／ドレイン領域、６７…p型ソース／ドレイン領域、６８…高融点金属シリサイド層、７１…カバー絶縁膜、７２…層間絶縁膜、７３、７４…第１、第２導電性プラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
2007115971.tif 000034
【図３３】
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【図３４】
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【図３５】
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