(57)【要約】【課題】簡素な構成でＡＢ級動作が可能な演算増幅回路、これを用いた駆動回路、電気光学装置及び電子機器を提供する。【解決手段】演算増幅回路１００は、差動信号の差分値を増幅する差動増幅器１１０と、差動増幅器１１０の出力ノードの電圧に基づいてそのゲート電極が制御される第１導電型の第１の駆動トランジスタと、第１の駆動トランジスタと直列に設けられる第２導電型の第２の駆動トランジスタと、第１の駆動トランジスタのゲート電極と第２の駆動トランジスタのゲート電極とを容量結合するキャパシタＣＣＰと、第１の駆動トランジスタのゲート電極の電圧変化に応じて第２の駆動トランジスタのゲート電極の電圧が変化するように、第１の駆動トランジスタのゲート電極の電圧変化を第２の駆動トランジスタのゲート電極の電圧変化として伝達するための電圧変化調整回路１３０とを含む。【選択図】図７
2007189522.tif 000002
【特許請求の範囲】
【請求項１】
差動信号の差分値を増幅する差動増幅器と、
第１の電源側に設けられ前記差動増幅器の出力ノードの電圧に基づいてそのゲート電極が制御される第１導電型の第１の駆動トランジスタと、
前記第１の駆動トランジスタと直列に第２の電源側に設けられる第２導電型の第２の駆動トランジスタと、
前記第１の駆動トランジスタのゲート電極と前記第２の駆動トランジスタのゲート電極とを容量結合するためのキャパシタと、
前記第１の駆動トランジスタのゲート電極の電圧変化に応じて前記第２の駆動トランジスタのゲート電極の電圧が変化するように、前記第１の駆動トランジスタのゲート電極の電圧変化を前記第２の駆動トランジスタのゲート電極の電圧変化として伝達するための電圧変化調整回路とを含むことを特徴とする演算増幅回路。
【請求項２】
請求項１において、
前記電圧変化調整回路が、
前記第２の駆動トランジスタのゲート電極の電圧変化が、前記第１の駆動トランジスタのゲート電極の電圧変化より遅くなるように調整することを特徴とする演算増幅回路。
【請求項３】
請求項１又は２において、
前記電圧変化調整回路が、
そのドレインに電流が供給されダイオード接続された電流源トランジスタと、
その一端に前記電流源トランジスタのゲート電極が接続され、その他端に前記キャパシタの一端及び前記第２の駆動トランジスタのゲート電極が接続される抵抗回路とを含むことを特徴とする演算増幅回路。
【請求項４】
請求項３において、
前記電流源トランジスタのドレインに接続され、定電流を発生させる電流源を含むことを特徴とする演算増幅回路。
【請求項５】
複数の走査線と、複数のデータ線と、各画素が前記複数の走査線の各走査線及び前記複数のデータ線の各データ線により特定される複数の画素とを有する電気光学装置を駆動するための駆動回路であって、
各データ線ごとに設けられ、請求項１乃至４のいずれか記載の演算増幅回路と、
各データ線ごとに設けられ、前記演算増幅回路によりインピーダンス変換されるデータ電圧を生成するデータ電圧生成回路とを含み、
前記演算増幅回路は、
前記第１及び第２の駆動トランジスタの接続ノードの電圧を各データ線に供給し、
前記差動信号の一方を前記接続ノードの電圧とすることを特徴とする駆動回路。
【請求項６】
複数の走査線と、
複数のデータ線と、
各画素が前記複数の走査線の各走査線及び前記複数のデータ線の各データ線により特定される複数の画素と、
前記複数のデータ線を駆動するための請求項１乃至４のいずれか記載の駆動回路とを含むことを特徴とする電気光学装置。
【請求項７】
請求項１乃至４のいずれか記載の演算増幅回路を含むことを特徴とする電子機器。
【請求項８】
請求項５記載の駆動回路を含むことを特徴とする電子機器。
【請求項９】
請求項６記載の電気光学装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅回路、駆動回路、電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
従来より、携帯電話機などの電子機器に用いられる液晶パネル（電気光学装置）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）などのスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
【０００３】
単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易であるという利点がある反面、多色化や動画表示が難しいという不利点がある。一方、アクティブマトリクス方式は、多色化や動画表示に適しているという利点がある反面、低消費電力化が難しいという不利点がある。
【０００４】
そして、近年、携帯電話機などの携帯型電子機器では、高品質な画像の提供のために、多色化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきた。
【０００５】
さて、アクティブマトリクス方式の液晶パネルでは、表示パネルのデータ線を駆動するデータ線駆動回路の中に、出力バッファとして機能する演算増幅回路（オペアンプ）を設けることが望ましい。そして、従来は、このような演算増幅回路として、ＡＢ級（プッシュプル方式）の演算増幅回路が用いられてきた。
【０００６】
このようなＡＢ級の演算増幅回路は、一般的に、差動信号の差分値を増幅する差動部と、差動部からの出力の電圧レベルを変換するレベルシフタと、該レベルシフタによって電圧レベルが変換された信号に基づいて演算増幅回路の出力を駆動する出力部とを含んで構成される。
【特許文献１】特開２００３−２２９７２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、演算増幅回路にレベルシフタを設けることによって、回路内の信号の位相が回り、演算増幅回路の入力と出力とに遅延差が生ずる。そこで、この遅延差を無くすために、演算増幅回路にＮ型及びＰ型の差動増幅回路を２個設けて、位相差の発生を抑えながら出力部を制御することが行われる。ところが、このような構成を採用すると、演算増幅回路の回路規模を増大させる。特に、電気光学装置のデータ線を駆動するデータ線駆動回路に演算増幅回路を適用した場合、データ線駆動回路の規模を増大させ、その分だけ消費電力の増大を招いてしまう。
【０００８】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、簡素な構成でＡＢ級動作が可能な演算増幅回路、これを用いた駆動回路、電気光学装置及び電子機器を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明は、
差動信号の差分値を増幅する差動増幅器と、
第１の電源側に設けられ前記差動増幅器の出力ノードの電圧に基づいてそのゲート電極が制御される第１導電型の第１の駆動トランジスタと、
前記第１の駆動トランジスタと直列に第２の電源側に設けられる第２導電型の第２の駆動トランジスタと、
前記第１の駆動トランジスタのゲート電極と前記第２の駆動トランジスタのゲート電極とを容量結合するためのキャパシタと、
前記第１の駆動トランジスタのゲート電極の電圧変化に応じて前記第２の駆動トランジスタのゲート電極の電圧が変化するように、前記第１の駆動トランジスタのゲート電極の電圧変化を前記第２の駆動トランジスタのゲート電極の電圧変化として伝達するための電圧変化調整回路とを含む演算増幅回路に関係する。
【００１０】
また本発明に係る演算増幅回路では、
前記電圧変化調整回路が、
前記第２の駆動トランジスタのゲート電極の電圧変化が、前記第１の駆動トランジスタのゲート電極の電圧変化より遅くなるように調整することができる。
【００１１】
また本発明に係る演算増幅回路では、
前記電圧変化調整回路が、
そのドレインに電流が供給されダイオード接続された電流源トランジスタと、
その一端に前記電流源トランジスタのゲート電極が接続され、その他端に前記キャパシタの一端及び前記第２の駆動トランジスタのゲート電極が接続される抵抗回路とを含むことができる。
【００１２】
また本発明に係る演算増幅回路では、
前記電流源トランジスタのドレインに接続され、定電流を発生させる電流源を含むことができる。
【００１３】
上記のいずれかの発明によれば、差動増幅器の出力ノードの電圧に基づいて、第１及び第２の駆動トランジスタを動作させて、演算増幅器の出力電圧を第１の電源側にも第２の電源側にも変化させることができる。そのため、ＡＢ級動作を実現する演算増幅器の構成を簡素化できる。
【００１４】
また本発明は、
複数の走査線と、複数のデータ線と、各画素が前記複数の走査線の各走査線及び前記複数のデータ線の各データ線により特定される複数の画素とを有する電気光学装置を駆動するための駆動回路であって、
各データ線ごとに設けられ、上記のいずれか記載の演算増幅回路と、
各データ線ごとに設けられ、前記演算増幅回路によりインピーダンス変換されるデータ電圧を生成するデータ電圧生成回路とを含み、
前記演算増幅回路は、
前記第１及び第２の駆動トランジスタの接続ノードの電圧を各データ線に供給し、
前記差動信号の一方を前記接続ノードの電圧とする駆動回路に関係する。
【００１５】
本発明によれば、データ線ごとに演算増幅回路が設けられる電気光学装置の駆動回路であっても、簡素な構成でＡＢ級動作が可能な演算増幅回路を含んで構成できるので、駆動回路の低コスト化及び低消費電力化を図ることができる。
【００１６】
また本発明は、
複数の走査線と、
複数のデータ線と、
各画素が前記複数の走査線の各走査線及び前記複数のデータ線の各データ線により特定される複数の画素と、
前記複数のデータ線を駆動するための上記のいずれか記載の駆動回路とを含む電気光学装置に関係する。
【００１７】
本発明によれば、ＡＢ級動作が可能な演算増幅回路を含む電気光学装置の低コスト化及び低消費電力化を図ることができる。
【００１８】
また本発明は、上記のいずれか記載の演算増幅回路を含む電子機器に関係する。
【００１９】
また本発明は、上記記載の駆動回路を含む電子機器に関係する。
【００２０】
また本発明は、上記記載の電気光学装置を含む電子機器に関係する。
【００２１】
上記のいずれかの発明によれば、ＡＢ級動作が可能な演算増幅回路を含む電子機器の低コスト化及び低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００２３】
１．  液晶装置
図１に、本実施形態の演算増幅回路を適用した液晶装置のブロック図の例を示す。
【００２４】
この液晶装置５１０（広義には表示装置）は、表示パネル５１２（狭義にはＬＣＤ（Liquid Crystal Display）パネル）、データ線駆動回路５２０（広義には駆動回路、狭義にはソースドライバ）、走査線駆動回路５３０（狭義にはゲートドライバ）、コントローラ５４０、電源回路５４２を含む。なお、液晶装置５１０にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【００２５】
ここで表示パネル５１２（広義には電気光学装置）は、複数の走査線（狭義にはゲート線）と、複数のデータ線（狭義にはソース線と）と、走査線及びデータ線により特定される画素（画素電極）を含む。この場合、データ線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義にはスイッチング素子）を接続し、このＴＦＴに画素電極を接続することで画素を構成でき、アクティブマトリクス型の液晶装置を構成できる。
【００２６】
より具体的には、表示パネル５１２はアクティブマトリクス基板（例えばガラス基板）に形成される。このアクティブマトリクス基板には、図１のＹ方向に複数配列されそれぞれＸ方向に伸びる走査線Ｇ１〜ＧＭ（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線Ｓ１〜ＳＮ（Ｎは２以上の自然数）とが配置されている。また、走査線ＧＫ（１≦Ｋ≦Ｍ、Ｋは自然数）とデータ線ＳＬ（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴＫＬ（広義にはスイッチング素子）が設けられている。
【００２７】
ＴＦＴＫＬのゲート電極は走査線ＧＫに接続され、ＴＦＴＫＬのソース電極はデータ線ＳＬに接続され、ＴＦＴＫＬのドレイン電極は画素電極ＰＥＫＬに接続されている。この画素電極ＰＥＫＬと、画素電極ＰＥＫＬと液晶素子（広義には電気光学物質）を挟んで対向する対向電極ＶＣＯＭ（コモン電極）との間には、液晶容量ＣＬＫＬ（液晶素子）及び補助容量ＣＳＫＬが形成されている。そして、ＴＦＴＫＬ、画素電極ＰＥＫＬ等が形成されるアクティブマトリクス基板と、対向電極ＶＣＯＭが形成される対向基板との間に液晶が封入され、画素電極ＰＥＫＬと対向電極ＶＣＯＭの間の印加電圧に応じて液晶素子の透過率が変化するようになっている。
【００２８】
なお、対向電極ＶＣＯＭに与えられる電圧は、電源回路５４２により生成される。また、対向電極ＶＣＯＭを対向基板上にベタに形成せずに、各走査線に対応するように帯状に形成してもよい。
【００２９】
データ線駆動回路５２０は、画像データに基づいて表示パネル５１２のデータ線Ｓ１〜ＳＮを駆動する。一方、走査線駆動回路５３０は、表示パネル５１２の走査線Ｇ１〜ＧＭを順次走査駆動する。
【００３０】
コントローラ５４０は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す）等のホストにより設定された内容に従って、データ線駆動回路５２０、走査線駆動回路５３０及び電源回路５４２を制御する。
【００３１】
より具体的には、コントローラ５４０は、データ線駆動回路５２０及び走査線駆動回路５３０に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路５４２に対しては、対向電極ＶＣＯＭの電圧の極性反転タイミングの制御を行う。
【００３２】
電源回路５４２は、外部から供給される基準電圧に基づいて、表示パネル５１２の駆動に必要な各種の電圧（階調電圧）や、対向電極ＶＣＯＭの電圧を生成する。
【００３３】
なお、図１では、液晶装置５１０がコントローラ５４０を含む構成になっているが、コントローラ５４０を液晶装置５１０の外部に設けてもよい。或いは、コントローラ５４０と共にホストを液晶装置５１０に含めるようにしてもよい。また、データ線駆動回路５２０、走査線駆動回路５３０、コントローラ５４０、電源回路５４２の一部又は全部を表示パネル５１２上に形成してもよい。例えば図２では、表示パネル５１２上に、データ線駆動回路５２０及び走査線駆動回路５３０が形成されている。このように表示パネル５１２は、複数のデータ線と、複数の走査線と、各画素が複数の走査線の各走査線及び複数のデータ線の各データ線により特定される複数の画素と、複数のデータ線を駆動するデータ線駆動回路５２０又は複数の走査線を走査する走査線駆動回路５３０とを含むように構成することができる。表示パネル５１２の画素形成領域５８０に、複数の画素が形成されている。
【００３４】
１．１  データ線駆動回路
図３に、本実施形態のデータ線駆動回路の構成例のブロック図を示す。
【００３５】
データ線駆動回路５２０は、シフトレジスタ５２２、ラインラッチ５２４、５２６、ＤＡＣ５２８（デジタル・アナログ変換回路。広義にはデータ電圧生成回路）、出力バッファ５２９（演算増幅回路）を含む。
【００３６】
シフトレジスタ５２２は、各データ線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ５２２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯを保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。
【００３７】
ラインラッチ５２４には、コントローラ５４０から例えば１８ビット（６ビット（階調データ）×３（ＲＧＢ各色））単位で画像データ（ＤＩＯ）が入力される。ラインラッチ５２４は、この画像データ（ＤＩＯ）を、シフトレジスタ５２２の各フリップフロップで順次シフトされたイネーブル入出力信号ＥＩＯに同期してラッチする。
【００３８】
ラインラッチ５２６は、コントローラ５４０から供給される水平同期信号ＬＰに同期して、ラインラッチ５２４でラッチされた１水平走査単位の画像データをラッチする。
【００３９】
ＤＡＣ５２８は、各データ線に供給すべきアナログのデータ電圧を生成する。具体的にはＤＡＣ５２８は、ラインラッチ５２６からのデジタルの画像データに基づいて、図１又は図２の電源回路５４２からの階調電圧のいずれかを選択し、デジタルの画像データに対応するアナログのデータ電圧を出力する。
【００４０】
出力バッファ５２９は、ＤＡＣ５２８からのデータ電圧をバッファリングしてデータ線に出力し、データ線を駆動する。具体的には、出力バッファ５２９は、各データ線毎に設けられたボルテージフォロワ接続の演算増幅回路ＯＰＣ１〜ＯＰＣＮを含み、これらの各演算増幅回路ＯＰＣ１〜ＯＰＣＮが、ＤＡＣ５２８からのデータ電圧をインピーダンス変換して、各データ線に出力する。
【００４１】
なお、図３では、デジタルの画像データをデジタル・アナログ変換して、出力バッファ５２９を介してデータ線に出力する構成にしているが、アナログの映像信号をサンプル・ホールドして、出力バッファ５２９を介してデータ線に出力する構成にしてもよい。
【００４２】
１．２  走査線駆動回路
図４に、図１又は図２の走査線駆動回路５３０の構成例を示す。
【００４３】
走査線駆動回路５３０は、シフトレジスタ５３２、レベルシフタ５３４、出力バッファ５３６を含む。
【００４４】
シフトレジスタ５３２は、各走査線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ５３２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯをフリップフロップに保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。ここで入力されるイネーブル入出力信号ＥＩＯは、コントローラ５４０から供給される垂直同期信号である。
【００４５】
レベルシフタ５３４は、シフトレジスタ５３２からの電圧のレベルを、表示パネル５１２の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。
【００４６】
出力バッファ５３６は、レベルシフタ５３４によってシフトされた走査電圧をバッファリングして走査線に出力し、走査線を駆動する。
【００４７】
２．  演算増幅回路
図５（Ａ）、図５（Ｂ）に、演算増幅回路の説明図を示す。
【００４８】
演算増幅回路ＯＰＣは、入力信号として入力電圧ＶＩＮＰが供給される正転入力端子（＋）と、入力信号として入力電圧ＶＩＮＭが供給される反転入力端子（−）とを有する。入力電圧ＶＩＮＰ、ＶＩＮＭは、差動信号を構成する。そして演算増幅回路ＯＰＣは、差動信号である入力電圧ＶＩＮＰ、ＶＩＮＭの差分値を増幅した信号に基づいて、出力電圧ＶＯＵＴを出力する。
【００４９】
本実施形態における演算増幅回路は、図３の出力バッファ５２９の各演算増幅回路ＯＰＣ１〜ＯＰＣＮに適用される。出力バッファ５２９の演算増幅回路ＯＰＣ１〜ＯＰＣＮの各演算増幅回路は、図５（Ｂ）に示すように図５（Ａ）の演算増幅回路ＯＰＣがボルテージフォロワ接続された構成を有している。即ち、演算増幅回路ＯＰＣの出力電圧ＶＯＵＴが出力される出力ノードが、該演算増幅回路ＯＰＣの反転入力端子に電気的に接続される。
【００５０】
ところで、このような演算増幅回路が適用されるデータ線駆動回路では、液晶の劣化を防止する目的で、公知の極性反転駆動を実現することが望ましい。そして、極性反転駆動を行う場合であっても、表示パネルの駆動に必要な電圧を低減する目的で、更に対向電極ＶＣＯＭの電圧を極性反転タイミングで変化させることが望ましい（例えば走査ライン反転駆動）。こうすることで、データ線駆動回路の耐圧を低くでき、データ線駆動回路の製造プロセスの簡素化、低コスト化を図ることができる。
【００５１】
ところが、対向電極ＶＣＯＭの電圧の極性を反転させるたびに、データ線の電位を高速に高電位側又は低電位側に変化させる必要がある。従って、データ線駆動回路には、データ線を駆動する能力の観点から、いわゆるＡＢ級動作をすることが望まれる。
【００５２】
このようなＡＢ級の演算増幅回路は、一般的に、差動信号の差分値を増幅する差動部と、差動部からの出力の電圧レベルを変換するレベルシフタと、該レベルシフタによって電圧レベルが変換された信号に基づいて演算増幅回路の出力を駆動する出力部とを含んで構成される。
【００５３】
図６に、本実施形態の比較例としてのＡＢ級の演算増幅回路の構成例の回路図を示す。
【００５４】
図６のＡＢ級の演算増幅回路は、差動部６１０とレベルシフタ６２０と出力部６３０を含む。
【００５５】
ここで差動部６１０は、差動信号（ＶＩＮ、ＯＵＴ）の差分値を増幅する。レベルシフタ６２０は、差動部６１０の出力ノードＮＱ１の電圧をレベルシフトして、ノードＮ１に出力する。出力部６３０は、ノードＮ１がそのゲート電極に接続されるＰ型駆動トランジスタＰＴ５５と、ノードＮＱ１がそのゲート電極に接続されるＮ型駆動トランジスタＮＴ５５と、位相補償用の容量素子ＣＣを含む。
【００５６】
図６に示すＡＢ級の演算増幅回路では、出力部６３０が、Ｐ型の駆動トランジスタＰＴ５５とＮ型の駆動トランジスタＮＴ５５の両方を有する。従って、極性反転タイミングでデータ線の電位を低電位側に変化させる場合には、Ｎ型駆動トランジスタＮＴ５５が働くことで、データ線の電圧を低電位側に速やかに引き下げることが可能になる。一方、極性反転タイミングでデータ線の電位を高電位側に変化させる場合には、Ｐ型駆動トランジスタＰＴ５５が働くことで、データ線Ｓの電圧を高電位側に速やかに引き上げることが可能になる。従って、例えば走査ライン反転駆動により対向電極ＶＣＯＭの電圧を極性反転させる液晶装置では、データ線駆動回路の出力バッファが含む演算増幅回路として、図６の構成のＡＢ級の演算増幅回路が用いられることが多い。
【００５７】
しかしながら、図６のＡＢ級の演算増幅回路では、レベルシフタ６２０が設けられるため、演算増幅回路内の信号の位相が回り、演算増幅回路の入力と出力とに遅延差が生じてしまう。そのため、遅延差を無くすために、演算増幅回路に、Ｎ型及びＰ型の差動増幅回路を２個設けて、位相差の発生を抑えながら出力部を制御することが行われる。これは、演算増幅回路の回路規模を増大させることを意味する。
【００５８】
電気光学装置のデータ線を駆動するデータ線駆動回路に演算増幅回路を適用した場合、図３に示すように各データ線に対応して多数設けられている。このため、各演算増幅回路の消費電力が増えると、液晶装置の消費電力は、演算増幅回路の個数の分だけ増えてしまい、低消費電力化の大きな妨げになるという課題があった。
【００５９】
そこで本実施形態では、このような課題を解決するために、以下に説明するような構成の演算増幅回路を採用している。
【００６０】
図７に、本実施形態における演算増幅回路の構成の概要を示す。
【００６１】
演算増幅回路１００は、差動増幅器１１０と、出力回路１２０と、キャパシタＣＣＰと、電圧変化調整回路１３０とを含む。差動増幅器１１０は、差動信号の差分値を増幅する。出力回路１２０は、高電位側電源電圧ＶＤＤを供給する第１の電源側に設けられ差動増幅器１１０の出力ノードＮＤＤの電圧に基づいてそのゲート電極が制御されるＰ型駆動トランジスタ（第１導電型の第１の駆動トランジスタ）ＰＴＲ１と、Ｐ型駆動トランジスタＰＴＲ１と直列に低電位側電源電圧ＶＳＳを供給する第２の電源側に設けられるＮ型駆動トランジスタ（第２導電型の第２の駆動トランジスタ）ＮＴＲ１とを含む。キャパシタＣＣＰは、Ｐ型駆動トランジスタＰＴＲ１のゲート電極とＮ型駆動トランジスタＮＴＲ１のゲート電極とを容量結合するように設けられる。
【００６２】
電圧変化調整回路１３０は、Ｐ型駆動トランジスタＰＴＲ１のゲート電極の電圧変化に応じてＮ型駆動トランジスタＮＴＲ１のゲート電極の電圧が変化するように、Ｐ型駆動トランジスタＰＴＲ１のゲート電極の電圧変化をＮ型駆動トランジスタＮＴＲ１のゲート電極の電圧変化として伝達する。より具体的には、電圧変化調整回路１３０が、Ｎ型駆動トランジスタのゲート電極の電圧変化が、Ｐ型駆動トランジスタのゲート電極の電圧変化より遅くなるように調整する。ここで、一方の電圧変化が他方の電圧変化より遅いということは、一方の電圧変化の所定の単位時間当たりの傾きが、他方の電圧変化の該単位時間当たりの傾きより小さいことを意味する。
【００６３】
こうすることで、差動増幅器１１０の出力ノードＮＤＤの電圧に基づいて、Ｐ駆動トランジスタＰＴＲ１及びＮ駆動トランジスタＮＴＲ１を動作させて、演算増幅回路１００の出力電圧ＶＯＵＴを高電位側にも低電位側にも変化させることができる。そのため、ＡＢ級動作を実現する演算増幅回路１００の構成を簡素化できる。
【００６４】
図８に、図７の演算増幅回路１００の構成例の回路図を示す。
【００６５】
ただし、図８において図７と同一部分には同一符号を付し、適宜説明を省略する。
【００６６】
差動増幅器１１０は、カレントミラー回路ＣＭ１と、差動対ＤＩＦ１と、電流源ＣＳ１とを含む。カレントミラー回路ＣＭ１は、そのソースに高電位側電源電圧ＶＤＤが供給されるＰ型トランジスタＰＴＲ１０、ＰＴＲ１１を含む。Ｐ型トランジスタＰＴＲ１０のゲート電極とＰ型トランジスタＰＴＲ１１のゲート電極とが接続される。Ｐ型トランジスタＰＴＲ１１は、そのゲート電極とドレインとが接続されている。
【００６７】
差動対ＤＩＦ１は、Ｎ型トランジスタＮＴＲ１０、ＮＴＲ１１を含む。Ｎ型トランジスタＮＴＲ１０のソースとＮ型トランジスタＮＴＲ１１のソースとが接続される。Ｎ型トランジスタＮＴＲ１０のドレインは、Ｐ型トランジスタＰＴＲ１０のドレインに接続される。Ｎ型トランジスタＮＴＲ１１のドレインは、Ｐ型トランジスタＰＴＲ１１のドレインに接続される。電流源ＣＳ１の一端には低電位側電源電圧ＶＳＳが供給され、電流源ＣＳ１の他端はＮ型トランジスタＮＴＲ１０、ＮＴＲ１１のソースに接続される。
【００６８】
このような差動増幅器１１０では、Ｎ型トランジスタＮＴＲ１０のゲート電極に入力電圧ＶＩＮＰが供給され、Ｎ型トランジスタＮＴＲ１１のゲート電極に入力電圧ＶＩＮＭが供給される。入力電圧ＶＩＮＰ、ＶＩＮＭが、差動対を構成する差動信号となる。そして、Ｐ型トランジスタＰＴＲ１０のドレインとＮ型トランジスタＮＴＲ１０のドレインとが接続される接続ノードが、差動増幅器１１０の出力ノードＮＤＤとなる。この出力ノードが、出力回路１２０のＰ型駆動トランジスタＰＴＲ１のゲート電極に接続される。
【００６９】
電圧変化調整回路１３０は、そのドレインに電流が供給されダイオード接続された電流源トランジスタＣＴＲと、その一端に電流源トランジスタＣＴＲのゲート電極が接続され、その他端にキャパシタＣＣＰの一端及びＮ型駆動トランジスタＮＴＲ１のゲート電極が接続される抵抗回路ＲＰとを含む。電圧変化調整回路１３０は、更に、電流源トランジスタＣＴＲのドレインに接続され、定電流を発生させる電流源ＣＳ２を含むことができる。
【００７０】
キャパシタＣＣＰを介したＰ型駆動トランジスタＰＴＲ１のゲート電極の電圧の変化に応じて、Ｎ型駆動トランジスタＮＴＲ１のゲート電極の電圧も変化する。電圧変化調整回路１３０では、電流源トランジスタＣＴＲによりそのゲート電極に電荷を蓄積しつつ、キャパシタＣＣＰの容量値と抵抗回路ＲＰの抵抗値との積で定まる時定数に対応した時間だけ、Ｐ型駆動トランジスタＰＴＲ１のゲート電極の電圧の変化を遅らせてＮ型駆動トランジスタＮＴＲ１のゲート電極の電圧を変化させる。より具体的には、電圧変化調整回路１３０は、Ｐ型駆動トランジスタＰＴＲ１のゲート電極の電圧の単位時間当たりの傾きが、Ｎ型駆動トランジスタＮＴＲ１のゲート電極の電圧の単位時間当たりの傾きより大きくなるように調整する。
【００７１】
このような構成の演算増幅回路１００の差動増幅器１１０において、入力電圧ＶＩＮＰが入力電圧ＶＩＮＭより高い場合を考える。この場合、Ｎ型トランジスタＮＴＲ１０の（ソース・ドレイン間の）インピーダンスが小さくなるため、出力ノードＮＤＤの電圧が下がり、Ｎ型トランジスタＮＴＲ１１のドレインの電圧が高くなる。この結果、Ｐ型駆動トランジスタＰＴＲ１のゲート電極の電圧が下がり、Ｐ型駆動トランジスタＰＴＲ１はオンする方向に向かう。
【００７２】
ここで、Ｐ型駆動トランジスタＰＴＲ１のゲート電極の電圧が下がると、Ｎ型駆動トランジスタＮＴＲ１のゲート電極の電圧も下がる。このとき、電圧変化調整回路１３０において抵抗回路ＲＰが設けられているため、Ｐ型駆動トランジスタＰＴＲ１のゲート電極の電圧変化が、電流源トランジスタＣＴＲによって直ぐに所定の電圧に固定されることなく、Ｎ型駆動トランジスタＮＴＲ１のゲート電極の電圧も下げることができる。従って、Ｐ型駆動トランジスタＰＴＲ１はオンする方向に制御される一方、Ｎ型駆動トランジスタＮＴＲ１はオフする方向に制御される。
【００７３】
一方、差動増幅器１１０において、入力電圧ＶＩＮＰが入力電圧ＶＩＮＭより低い場合を考える。この場合、Ｎ型トランジスタＮＴＲ１０のインピーダンスが大きくなるため、出力ノードＮＤＤの電圧が上がり、Ｎ型トランジスタＮＴＲ１１のドレインの電圧が低くなる。この結果、Ｐ型駆動トランジスタＰＴＲ１のゲート電極の電圧が上がり、Ｐ型駆動トランジスタＰＴＲ１はオフする方向に向かう。
【００７４】
ここで、Ｐ型駆動トランジスタＰＴＲ１のゲート電極の電圧が上がると、Ｎ型駆動トランジスタＮＴＲ１のゲート電極の電圧も上がる。このとき、電圧変化調整回路１３０において抵抗回路ＲＰが設けられているため、Ｐ型駆動トランジスタＰＴＲ１のゲート電極の電圧変化が、電流源トランジスタＣＴＲによって直ぐに所定の電圧に固定されることなく、Ｎ型駆動トランジスタＮＴＲ１のゲート電極の電圧も上げることができる。従って、Ｐ型駆動トランジスタＰＴＲ１はオフする方向に制御される一方、Ｎ型駆動トランジスタＮＴＲ１はオンする方向に制御される。
【００７５】
図９に、図８の演算増幅回路の動作例の波形図を示す。
【００７６】
図９では、入力電圧ＶＩＮＰの立ち上がり時の波形図を示している。また図９では、入力電圧ＶＩＮＰ、差動増幅器１１０の出力ノードＮＤＤの電圧ＶＮＤ１、Ｎ型駆動トランジスタＮＴＲ１のゲート電極のノードＮＤＮの電圧ＶＮＤ２、演算増幅回路１００の出力電圧ＶＯＵＴの波形を示している。なお、入力電圧ＶＩＮＭの図示を省略している。
【００７７】
入力電圧ＶＩＮＰが立ち上がるとき、Ｎ型トランジスタＮＴＲ１０のソース・ドレイン間のインピーダンスが低くなり、Ｎ型トランジスタＮＴＲ１１のソース・ドレイン間のインピーダンスが高くなる。従って、図９では、入力電圧ＶＩＮＰが立ち上がるとき、電圧ＶＮＤ１の電圧が下がり、キャパシタＣＣＰを介して、電圧ＶＮＤ２の電圧も下がる。ここで、キャパシタＣＣＰの容量値と抵抗回路ＲＰの抵抗値との積で決まる時定数に対応した時間が経過すると、電流源トランジスタＣＴＲにより電圧ＶＮＤ２の電圧が元に戻るように設定され、出力電圧ＶＯＵＴが固定される。このように、Ｐ型駆動トランジスタＰＴＲ１がオンする方向に制御され、Ｎ型駆動トランジスタＮＴＲ１がオフする方向に制御される。その結果、出力電圧ＶＯＵＴが、入力電圧ＶＩＮＰと同電位に到達する。
【００７８】
図１０に、図８の演算増幅回路の他の動作例の波形図を示す。
【００７９】
図１０では、入力電圧ＶＩＮＰの立ち下がり時の波形図を示している。また図１０では、入力電圧ＶＩＮＰ、差動増幅器１１０の出力ノードＮＤＤの電圧ＶＮＤ１、Ｎ型駆動トランジスタＮＴＲ１のゲート電極のノードＮＤＮの電圧ＶＮＤ２、演算増幅回路１００の出力電圧ＶＯＵＴの波形を示している。なお、入力電圧ＶＩＮＭの図示を省略している。
【００８０】
入力電圧ＶＩＮＰが立ち下がるとき、Ｎ型トランジスタＮＴＲ１０のソース・ドレイン間のインピーダンスが高くなり、Ｎ型トランジスタＮＴＲ１１のソース・ドレイン間のインピーダンスが低くなる。従って、図１０では、入力電圧ＶＩＮＰが立ち下がるとき、電圧ＶＮＤ１の電圧が上がり、キャパシタＣＣＰを介して、電圧ＶＮＤ２の電圧も上がる。ここで、キャパシタＣＣＰの容量値と抵抗回路ＲＰの抵抗値との積で決まる時定数に対応した時間が経過すると、出力電圧ＶＯＵＴが固定される。このように、Ｐ型駆動トランジスタＰＴＲ１がオフする方向に制御され、Ｎ型駆動トランジスタＮＴＲ１がオンする方向に制御される。その結果、出力電圧ＶＯＵＴが、入力電圧ＶＩＮＰと同電位に到達する。
【００８１】
以上説明したような演算増幅回路を、本実施形態におけるデータ線駆動回路５２０の出力バッファ５２９の演算増幅回路ＯＰＣ１〜ＯＰＣＮに適用する場合、次のように構成できる。即ち、データ線駆動回路５２０は、各データ線ごとに設けられる本実施形態における演算増幅回路と、各データ線ごとに設けられ、上記の演算増幅回路によりインピーダンス変換されるデータ電圧を生成するＤＡＣ（データ電圧生成回路）５２８とを含むことができる。そして、演算増幅回路は、Ｐ型駆動トランジスタＰＴＲ１及びＮ型駆動トランジスタＮＴＲ１の接続ノードの出力電圧ＶＯＵＴを各データ線に供給する。そして、差動信号の一方を該接続ノードの電圧とする。
【００８２】
ここで、本実施形態における演算増幅回路を、本実施形態におけるデータ線駆動回路５２０の出力バッファ５２９の演算増幅回路ＯＰＣ１に適用した場合について説明する。
【００８３】
図１１に、本実施形態における演算増幅回路をボルテージフォロワ接続で構成した場合の構成例の回路図を示す。ただし、図１１において図８と同一部分には同一符号を付し、適宜説明を省略する。図１１は、演算増幅回路ＯＰＣ１の構成例の回路図を示すが、演算増幅回路ＯＰＣ２〜ＯＰＣＮも同様に構成できる。
【００８４】
図１１では、差動増幅器１１０のＮ型トランジスタＮＴＲ１１のゲート電極に、出力回路１２０のＰ型駆動トランジスタＰＴＲ１のドレイン及びＮ型駆動トランジスタＮＴＲ１のドレインが接続された接続ノードが、電気的に接続される。即ち、Ｎ型駆動トランジスタＮＴＲ１１のゲート電極に印加される入力電圧ＶＩＮＭとして、演算増幅回路１００の出力電圧ＶＯＵＴが供給される。
【００８５】
図１１において差動増幅器１１０の電流源ＣＳ１は、Ｎ型トランジスタＮＴＲ３０により構成される。また演算増幅回路ＯＰＣ１は、そのドレインに電流ＩＲＥＦ１が供給されダイオード接続されたＮ型トランジスタＮＴＲ３１を有し、Ｎ型トランジスタＮＴＲ３０のゲート電極とＮ型トランジスタＮＴＲ３１のゲート電極とが接続される。即ち、Ｎ型トランジスタＮＴＲ３０、ＮＴＲ３１は、カレントミラー構造を構成し、電流源ＣＳ１として、電流ＩＲＥＦ１に対応した電流を発生させることができる。また、電流源トランジスタＣＴＲのドレインには、電流ＩＲＥＦ２が供給される。
【００８６】
このような演算増幅回路ＯＰＣ１では、入力電圧ＶＩＮＰが出力電圧ＶＯＵＴより高い場合、上述のように差動増幅器１１０の出力ノードＮＤＤの電圧が下がるので、Ｐ型駆動トランジスタＰＴＲ１がオンする方向に制御される。その結果、出力電圧ＶＯＵＴの電圧が高くなる。
【００８７】
一方、演算増幅回路ＯＰＣ１では、入力電圧ＶＩＮＰが出力電圧ＶＯＵＴより低い場合、上述のように差動増幅器１１０の出力ノードＮＤＤの電圧が上がるので、Ｐ型駆動トランジスタＰＴＲ１がオフする方向に制御される。その結果、出力電圧ＶＯＵＴの電圧が低くなる。以上のような動作の結果、演算増幅回路ＯＰＣ１では、入力電圧ＶＩＮＰと出力電圧ＶＯＵＴとがほぼ同電位となる平衡状態に移行していく。
【００８８】
なお本実施形態における演算増幅回路１００は、図８の構成に限定されるものではない。例えば図８において、第１の電源として低電位側電源電圧ＶＳＳを供給する電源、第２の電源として高電位側電源電圧ＶＤＤを供給する電源、第１導電型としてＮ型、第２導電型としてＰ型を考えると、次のように構成される。
【００８９】
図１２に、本実施形態における演算増幅回路の他の構成例の回路図を示す。
【００９０】
この場合、出力回路１２０は、第１の電源側に設けられる差動増幅器１１０の出力ノードの電圧に基づいてそのゲート電極が制御されるＮ型駆動トランジスタＮＴＲ２と、Ｎ型駆動トランジスタＮＴＲ２と直列に第２の電源側に設けられるＰ型駆動トランジスタＰＴＲ２とを含む。
【００９１】
図１２に示す演算増幅回路の差動増幅器１１０は、カレントミラー回路ＣＭ１０と、差動対ＤＩＦ１０と、電流源ＣＳ１０とを含む。カレントミラー回路ＣＭ１０は、そのソースに低電位側電源電圧ＶＳＳが供給されるＮ型トランジスタＮＴＲ４０、ＮＴＲ４１を含む。Ｎ型トランジスタＮＴＲ４０のゲート電極とＮ型トランジスタＮＴＲ４１のゲート電極とが接続される。Ｎ型トランジスタＮＴＲ４１のゲート電極とドレインとが接続される。
【００９２】
差動対ＤＩＦ１０は、Ｐ型トランジスタＮＴＲ４０、ＰＴＲ４１を含む。Ｐ型トランジスタＰＴＲ４０のソースとＰ型トランジスタＰＴＲ４１のソースとが接続される。Ｐ型トランジスタＰＴＲ４０のドレインは、Ｎ型トランジスタＮＴＲ４０のドレインに接続される。Ｐ型トランジスタＰＴＲ４１のドレインは、Ｎ型トランジスタＮＴＲ４１のドレインに接続される。電流源ＣＳ１０の一端には高電位側電源電圧ＶＤＤが供給され、電流源１０の他端はＰ型トランジスタＰＴＲ４０、ＰＴＲ４１のソースに接続される。
【００９３】
このような差動増幅器１１０では、Ｐ型トランジスタＰＴＲ４０のゲート電極に入力電圧ＶＩＮＰが供給され、Ｐ型トランジスタＰＴＲ４１のゲート電極に入力電圧ＶＩＮＭが供給される。そして、Ｎ型トランジスタＮＴＲ４０のドレインとＰ型トランジスタＰＴＲ４０のドレインとが接続される接続ノードが、差動増幅器１１０の出力ノードＮＤＤとなる。この出力ノードが、出力回路１２０のＮ型駆動トランジスタＮＴＲ２のゲート電極に接続される。
【００９４】
電圧変化調整回路１３０は、そのドレインに電流が供給されダイオード接続された電流源トランジスタＣＴＲ１０と、その一端に電流源トランジスタＣＴＲ１０のゲート電極が接続され、その他端にキャパシタＣＣＰの一端及びＰ型駆動トランジスタＰＴＲ２のゲート電極が接続される抵抗回路ＲＰとを含む。電圧変化調整回路１３０は、更に、電流源トランジスタＣＴＲ１０のドレインに接続され、定電流を発生させる電流源ＣＳ２０を含むことができる。
【００９５】
このような図１２に示す構成の演算増幅回路１００の動作は、図８に示す演算増幅回路１００の動作と同様であるため説明を省略する。
【００９６】
３．  電子機器
図１３に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図１３において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。
【００９７】
携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットでコントローラ５４０に供給する。
【００９８】
携帯電話機９００は、表示パネル５１２を含む。表示パネル５１２は、データ線駆動回路５２０及び走査線駆動回路５３０によって駆動される。表示パネル５１２は、複数の走査線、複数のデータ線、複数の画素を含む。
【００９９】
コントローラ５４０は、データ線駆動回路５２０及び走査線駆動回路５３０に接続され、データ線駆動回路５２０に対してＲＧＢフォーマットの画像データを供給する。
【０１００】
電源回路５４２は、データ線駆動回路５２０及び走査線駆動回路５３０に接続され、各駆動回路に対して、駆動用の電源電圧を供給する。また表示パネル５１２の対向電極ＶＣＯＭに、対向電極電圧を供給する。
【０１０１】
ホスト９４０は、コントローラ５４０に接続される。ホスト９４０は、コントローラ５４０を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、コントローラ５４０に供給できる。コントローラ５４０は、この画像データに基づき、データ線駆動回路５２０及び走査線駆動回路５３０により表示パネル５１２に表示させる。
【０１０２】
ホスト９４０は、カメラモジュール９１０で生成された画像データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。
【０１０３】
ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、表示パネル５１２の表示処理を行う。
【０１０４】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
【０１０５】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【０１０６】
【図１】本実施形態の演算増幅回路を適用した液晶装置のブロック図。
【図２】本実施形態の演算増幅回路を適用した液晶装置の他の構成例のブロック図。
【図３】本実施形態のデータ線駆動回路の構成例のブロック図。
【図４】図１又は図２の走査線駆動回路の構成例のブロック図。
【図５】図５（Ａ）、図５（Ｂ）は演算増幅回路の説明図。
【図６】本実施形態の比較例としてのＡＢ級の演算増幅回路の構成例の回路図。
【図７】本実施形態における演算増幅回路の構成の概要を示す図。
【図８】図７の演算増幅器の構成例の回路図。
【図９】図８の演算増幅回路の動作例の波形図。
【図１０】図８の演算増幅回路の他の動作例の波形図。
【図１１】本実施形態における演算増幅回路をボルテージフォロワ接続で構成した場合の構成例の回路図。
【図１２】本実施形態における演算増幅回路の他の構成例の回路図。
【図１３】本実施形態における電子機器の構成例のブロック図。
【符号の説明】
【０１０７】
１００  演算増幅回路、  １１０  差動増幅器、  １２０  出力回路、
１３０  電圧変化調整回路、  ５１０  液晶装置、  ５１２  表示パネル、
５２０  データ線駆動回路、  ５２２  シフトレジスタ、
５２４、５２６  ラインラッチ、  ５２８  ＤＡＣ、  ５２９  出力バッファ、
５３０  走査線駆動回路、  ５４０  コントローラ、  ５４２  電源回路、
ＣＣＰ  キャパシタ、  ＣＭ１、ＣＭ２０  カレントミラー回路、
ＣＳ１、ＣＳ２、ＣＳ１０、ＣＳ２０  電流源、
ＣＴＲ、ＣＴＲ１０  電流源トランジスタ、  ＤＩＦ１、ＤＩＦ１０  差動対、
ＮＴＲ１、ＮＴＲ２  Ｎ型駆動トランジスタ、
ＮＴＲ１０、ＮＴＲ１１、ＮＴＲ４０、ＮＴＲ４１  Ｎ型トランジスタ、
ＯＰＣ１〜ＯＰＣＮ  ボルテージフォロワ接続された演算増幅回路、
ＰＴＲ１、ＰＴＲ２  Ｐ型駆動トランジスタ、
ＰＴＲ１０、ＰＴＲ１１、ＰＴＲ４０、ＰＴＲ４１  Ｐ型トランジスタ、
ＲＰ  抵抗回路、  ＶＤＤ  高電位側電源電圧、  ＶＩＮＭ、ＶＩＮＰ  入力電圧、
ＶＯＵＴ  出力電圧、  ＶＳＳ  低電位側電源電圧
【図１】
2007189522.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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