(57)【要約】【課題】生産性の向上および生産コストの低減を図ることができる半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は，半導体層１０に素子分離領域２０を形成する工程と、第１抵抗部形成領域２００Ｒ、第２抵抗部形成領域３００Ｒ、および、第１導電型のトランジスタ形成領域１００Ｐであって、それらの全面にポリシリコン層を形成する工程と、ポリシリコン層の全体に第１導電型の不純物を注入する工程と、ポリシリコン層をパターニングして、第１抵抗部形成領域に第１抵抗層３２を形成し、第２抵抗部形成領域に第２抵抗層パターンを形成し、トランジスタ形成領域にゲート電極７２を形成する工程と、トランジスタ形成領域にゲート絶縁層７０を形成する工程と、トランジスタ形成領域の半導体層内に第１導電型の不純物を注入してソース領域７４およびドレイン領域７６を形成し、同時に、第２抵抗層パターンに第１導電型の不純物を注入して、第１抵抗層３２よりも抵抗値が低い第２抵抗層９２を形成する工程と，を含む。【選択図】図１
2007115914.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）半導体層に素子分離領域を形成する工程と、
（Ｂ）第１抵抗部形成領域、第２抵抗部形成領域、および、第１導電型のトランジスタ形成領域であって、それらの全面にポリシリコン層を形成する工程と、
（Ｃ）前記ポリシリコン層の全体に第１導電型の不純物を注入する工程と、
（Ｄ）前記ポリシリコン層をパターニングして、前記第１抵抗部形成領域に第１抵抗層を形成し、前記第２抵抗部形成領域に第２抵抗層パターンを形成し、前記トランジスタ形成領域にゲート電極を形成する工程と、
（Ｅ）前記トランジスタ形成領域にゲート絶縁層を形成する工程と、
（Ｆ）前記トランジスタ形成領域の前記半導体層内に第１導電型の不純物を注入してソース領域およびドレイン領域を形成し、同時に、前記第２抵抗層パターンに前記第１導電型の不純物を注入して、前記第１抵抗層よりも抵抗値が低い第２抵抗層を形成する工程と、を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記（Ｆ）工程では、前記ソース領域および前記ドレイン領域を形成すると同時に、前記第１抵抗部形成領域において、前記第１抵抗層以外の前記ポリシリコン層内に前記第１導電型の不純物を注入して、前記第１抵抗層の側方にコンタクト層を形成する、半導体装置の製造方法。
【請求項３】
請求項１または２において、
（ａ）第２導電型の他のトランジスタ形成領域の全面に前記ポリシリコン層を形成する工程と、
（ｂ）前記ポリシリコン層をパターニングして、前記他のトランジスタ形成領域に他のゲート電極を形成する工程と、
（ｃ）前記他のトランジスタ形成領域に他のゲート絶縁層を形成する工程と、
（ｄ）前記他のトランジスタ形成領域の前記半導体層内に第２導電型の不純物を注入して他のソース領域および他のドレイン領域を形成する工程と、を含む、半導体装置の製造方法。
【請求項４】
請求項３において、
前記（ｂ）工程の前に、
（ａ１）前記第１抵抗部形成領域、前記第２抵抗部形成領域、および、前記トランジスタ形成領域の前記ポリシリコン層を覆うマスク層を形成する工程と、
（ａ２）前記マスク層を用いて、前記他のトランジスタ形成領域の前記ポリシリコン層内に第２導電型の不純物を注入する工程と、を含む、半導体装置の製造方法。
【請求項５】
請求項３または４において、
前記（Ｆ）工程では、前記ソース領域および前記ドレイン領域を形成すると同時に、前記ゲート電極内に前記第１導電型の不純物を注入し、
前記（ｄ）工程では、前記他のソース領域および前記他のドレイン領域を形成すると同時に、前記他のゲート電極内に前記第２導電型の不純物を注入する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、携帯用電子機器の軽量化・小型化が進み、該電子機器に搭載される半導体装置を縮小化するための研究開発が行われている。このような技術として、トランジスタと、抵抗部とを同一基板（同一チップ）に混載し、電子機器に搭載される半導体装置の全体を縮小化する方法がある（例えば特開平５−３２９４号公報参照）。
【特許文献１】特開平５−３２９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、生産性の向上および生産コストの低減を図ることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明に係る半導体装置の製造方法は、
（Ａ）半導体層に素子分離領域を形成する工程と、
（Ｂ）第１抵抗部形成領域、第２抵抗部形成領域、および、第１導電型のトランジスタ形成領域であって、それらの全面にポリシリコン層を形成する工程と、
（Ｃ）前記ポリシリコン層の全体に第１導電型の不純物を注入する工程と、
（Ｄ）前記ポリシリコン層をパターニングして、前記第１抵抗部形成領域に第１抵抗層を形成し、前記第２抵抗部形成領域に第２抵抗層パターンを形成し、前記トランジスタ形成領域にゲート電極を形成する工程と、
（Ｅ）前記トランジスタ形成領域にゲート絶縁層を形成する工程と、
（Ｆ）前記トランジスタ形成領域の前記半導体層内に第１導電型の不純物を注入してソース領域およびドレイン領域を形成し、同時に、前記第２抵抗層パターンに前記第１導電型の不純物を注入して、前記第１抵抗層よりも抵抗値が低い第２抵抗層を形成する工程と、を含む。
【０００５】
この半導体装置の製造方法では、前記ポリシリコン層の全体に前記第１導電型の不純物を注入し、別工程で、前記第２抵抗部形成領域において、前記第２抵抗層パターンに前記第１導電型の不純物を注入して前記第２抵抗層を形成する。この方法によって、抵抗値が異なる２種類の抵抗部（第１抵抗部および第２抵抗部）を形成することができる。ところで、例えば、以下のような方法を用いて抵抗値が異なる２種類の抵抗部を形成するような場合、本発明に係る半導体装置の製造方法に比べ、製造工程数が増加する。
【０００６】
まず、ノンドープの前記ポリシリコン層をパターニングする。次に、前記第２抵抗部形成領域をレジスト層により覆った状態で、前記第１抵抗部形成領域に第１導電型の不純物を注入して前記第１抵抗層を形成する。そして別工程で、前記第１抵抗部形成領域をレジスト層により覆った状態で、前記第２抵抗部形成領域に第１導電型の不純物を注入して前記第２抵抗層を形成する。このようにして、抵抗値が異なる２種類の抵抗部を形成する。
【０００７】
このような場合に比べ、本発明に係る半導体装置の製造方法によれば、製造工程数を削減することができる。従って、本発明に係る半導体装置の製造方法によれば、製造工程の簡素化を図ることができる。延いては、生産性の向上および生産コストの低減を図ることができる。
【０００８】
なお、本発明に係る半導体装置の製造方法において、前記（Ｃ）工程における前記第１導電型の不純物と、前記（Ｆ）工程における前記第１導電型の不純物とは、同一の導電型である。
【０００９】
本発明に係る半導体装置の製造方法において、
前記（Ｆ）工程では、前記ソース領域および前記ドレイン領域を形成すると同時に、前記第１抵抗部形成領域において、前記第１抵抗層以外の前記ポリシリコン層内に前記第１導電型の不純物を注入して、前記第１抵抗層の側方にコンタクト層を形成することができる。
【００１０】
本発明に係る半導体装置の製造方法において、
（ａ）第２導電型の他のトランジスタ形成領域の全面に前記ポリシリコン層を形成する工程と、
（ｂ）前記ポリシリコン層をパターニングして、前記他のトランジスタ形成領域に他のゲート電極を形成する工程と、
（ｃ）前記他のトランジスタ形成領域に他のゲート絶縁層を形成する工程と、
（ｄ）前記他のトランジスタ形成領域の前記半導体層内に第２導電型の不純物を注入して他のソース領域および他のドレイン領域を形成する工程と、を含むことができる。
【００１１】
本発明に係る半導体装置の製造方法において、
前記（ｂ）工程の前に、
（ａ１）前記第１抵抗部形成領域、前記第２抵抗部形成領域、および、前記トランジスタ形成領域の前記ポリシリコン層を覆うマスク層を形成する工程と、
（ａ２）前記マスク層を用いて、前記他のトランジスタ形成領域の前記ポリシリコン層内に第２導電型の不純物を注入する工程と、を含むことができる。
【００１２】
本発明に係る半導体装置の製造方法において、
前記（Ｆ）工程では、前記ソース領域および前記ドレイン領域を形成すると同時に、前記ゲート電極内に前記第１導電型の不純物を注入し、
前記（ｄ）工程では、前記他のソース領域および前記他のドレイン領域を形成すると同時に、前記他のゲート電極内に前記第２導電型の不純物を注入することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００１４】
１．  まず、本実施形態に係る半導体装置について説明する。図１は、本実施形態に係る半導体装置を模式的に示す断面図である。
【００１５】
本実施形態に係る半導体装置は、半導体層１０を有する。半導体層１０は、例えばｐ型のシリコン基板などからなることができる。半導体装置には、第１導電型（例えば本実施形態ではｐ型）のトランジスタ形成領域（以下「第１トランジスタ形成領域」ともいう）１００Ｐと、第２導電型（例えば本実施形態ではｎ型）の他のトランジスタ形成領域（以下「第２トランジスタ形成領域」ともいう）１００Ｎと、第１抵抗部形成領域２００Ｒと、第２抵抗部形成領域３００Ｒと、が設けられている。第１トランジスタ形成領域１００Ｐには、ｐ型の第１トランジスタ１００ｐが形成されている。第２トランジスタ形成領域１００Ｎには、ｎ型の第２トランジスタ１００ｎが形成されている。第１抵抗部形成領域２００Ｒには、ｐ型の第１抵抗層３２を有する第１抵抗部２００が形成されている。第２抵抗部形成領域３００Ｒには、ｐ型の第２抵抗層９２を有する第２抵抗部３００が形成されている。
【００１６】
即ち、同一基板（同一チップ）に、ｐ型の第１トランジスタ１００ｐと、ｎ型の第２トランジスタ１００ｎと、第１抵抗部２００と、第２抵抗部３００と、が混載されている。なお、図１には２つのトランジスタおよび２つの抵抗部しか記載されていないが、これは便宜的なものであって、各トランジスタおよび各抵抗部の個数は特に限定されない。
【００１７】
以下、第１トランジスタ形成領域１００Ｐ、第２トランジスタ形成領域１００Ｎ、第１抵抗部形成領域２００Ｒ、および第２抵抗部形成領域３００Ｒについて、具体的に説明する。
【００１８】
１．１．  まず、第１トランジスタ形成領域１００Ｐについて説明する。
【００１９】
第１トランジスタ形成領域１００Ｐには、ｐ型第１トランジスタ１００ｐが設けられている。第１トランジスタ形成領域１００Ｐは、素子分離領域２０に囲まれている。第１トランジスタ形成領域１００Ｐは、第２トランジスタ形成領域１００Ｎと隣り合っており、その境界には、素子分離領域２０が形成されている。
【００２０】
ｐ型第１トランジスタ１００ｐは、ゲート絶縁層（以下「第１ゲート絶縁層」ともいう）７０と、ゲート電極（以下「第１ゲート電極」ともいう）７２と、ｐ型のソース領域（以下「第１ソース領域」ともいう）７４と、ｐ型のドレイン領域（以下「第１ドレイン領域」ともいう）７６と、を含む。
【００２１】
第１ゲート絶縁層７０は、ｎ型の第１ウェル４２内の第１チャネル領域７８の上に設けられている。第１ゲート電極７２は、第１ゲート絶縁層７０の上に形成されている。第１ソース領域７４および第１ドレイン領域７６は、第１ウェル４２内の上部であって、第１ゲート絶縁層７０下の第１チャネル領域７８と素子分離領域２０との間に形成されている。第１ゲート電極７２、第１ソース領域７４、および第１ドレイン領域７６の上には、シリサイド層６０が形成されている。第１ウェル４２は、半導体層１０の上部に形成されている。第１ウェル４２は、第１ソース領域７４および第１ドレイン領域７６を内包している。第１ウェル４２は、第１トランジスタ形成領域１００Ｐおよび第２抵抗部形成領域３００Ｒにおいて、連続して形成されている。
【００２２】
１．２．  次に、第２トランジスタ形成領域１００Ｎについて説明する。
【００２３】
第２トランジスタ形成領域１００Ｎには、ｎ型第２トランジスタ１００ｎが設けられている。第２トランジスタ形成領域１００Ｎは、素子分離領域２０に囲まれている。
【００２４】
ｎ型第２トランジスタ１００ｎは、他のゲート絶縁層（以下「第２ゲート絶縁層」ともいう）５０と、他のゲート電極（以下「第２ゲート電極」ともいう）５２と、ｎ型の他のソース領域（以下「第２ソース領域」ともいう）５４と、ｎ型の他のドレイン領域（以下「第２ドレイン領域」ともいう）５６と、を含む。
【００２５】
第２ゲート絶縁層５０は、ｐ型の第２ウェル４０内の第２チャネル領域５８の上に設けられている。第２ゲート電極５２は、第２ゲート絶縁層５０の上に形成されている。第２ソース領域５４および第２ドレイン領域５６は、第２ウェル４０内の上部であって、第２ゲート絶縁層５０下の第２チャネル領域５８と素子分離領域２０との間に形成されている。第２ゲート電極５２、第２ソース領域５４、および第２ドレイン領域５６の上には、シリサイド層６０が形成されている。第２ウェル４０は、半導体層１０の上部に形成されている。第２ウェル４０は、第２ソース領域５４および第２ドレイン領域５６を内包している。第２ウェル４０は、第２トランジスタ形成領域１００Ｎおよび第１抵抗部形成領域２００Ｒにおいて、連続して形成されている。
【００２６】
１．３．  次に、第１抵抗部形成領域２００Ｒについて説明する。
【００２７】
第１抵抗部形成領域２００Ｒには、第１抵抗部２００が設けられている。第１抵抗部形成領域２００Ｒでは、素子分離領域２０が半導体層１０の上面側の全面に埋め込まれて形成されている。第１抵抗部形成領域２００Ｒは、第２トランジスタ形成領域１００Ｎと隣り合っている。第１抵抗部２００は、素子分離領域２０によって第２トランジスタ１００ｎと電気的に分離されている。第１抵抗部形成領域２００Ｒでは、素子分離領域２０の上に第１絶縁層３０が形成されている。素子分離領域２０の下の半導体層１０の上部には、第２ウェル４０が形成されている。
【００２８】
第１抵抗部２００は、ｐ型の第１抵抗層３２と、ｐ型のコンタクト層３３と、を含む。第１抵抗層３２およびコンタクト層３３は、第１絶縁層３０の上に形成されている。コンタクト層３３は、第１抵抗層３２を挟むようにして第１抵抗層３２の側方に形成されている。コンタクト層３３の上にはシリサイド層６０が形成されている。コンタクト層３３では、第１抵抗層３２に比べ、不純物濃度を高くすることができる。コンタクト層３３によって、第１抵抗層３２とシリサイド層６０とを良好にコンタクトさせることができる。第１抵抗層３２の上には、第１保護層３４が形成されている。
【００２９】
１．４．  次に、第２抵抗部形成領域３００Ｒについて説明する。
【００３０】
第２抵抗部形成領域３００Ｒには、第２抵抗部３００が設けられている。第２抵抗部形成領域３００Ｒでは、素子分離領域２０が半導体層１０の上面側の全面に埋め込まれて形成されている。第２抵抗部形成領域３００Ｒは、第１トランジスタ形成領域１００Ｐと隣り合っている。第２抵抗部３００は、素子分離領域２０によって第１トランジスタ１００ｐと電気的に分離されている。第２抵抗部形成領域３００Ｒでは、素子分離領域２０の上に第２絶縁層９０が形成されている。素子分離領域２０の下の半導体層１０の上部には、第１ウェル４２が形成されている。
【００３１】
第２抵抗部３００は、ｐ型の第２抵抗層９２を有することができる。第２抵抗層９２の抵抗値は、第１抵抗層３２の抵抗値よりも低い。第２抵抗層９２は、第２絶縁層９０の上に形成されている。第２抵抗層９２の上にはシリサイド層６０および第２保護層９４が形成されている。シリサイド層６０は、第２保護層９４を挟むようにして第２保護層９４の側方に形成されている。
【００３２】
２．  次に、本実施形態に係る半導体装置の製造方法について説明する。図２〜図７は、本実施形態に係る半導体装置の一製造工程を模式的に示す断面図である。なお、図２〜図７は、それぞれ図１に示す断面図に対応している。
【００３３】
（１）まず、公知の方法により、図２に示すように、第１トランジスタ形成領域１００Ｐおよび第２抵抗部形成領域３００Ｒの半導体層１０内にｎ型の第１ウェル４２を形成する。同様にして、第２トランジスタ形成領域１００Ｎおよび第１抵抗部形成領域２００Ｒの半導体層１０内にｐ型の第２ウェル４０を形成する。なお、第１ウェル４２および第２ウェル４０を形成する順番は特に限定されない。次に、図２に示すように、例えばＳＴＩ法などにより、半導体層１０の所定の領域に素子分離領域２０を形成する。
【００３４】
次に、図２に示すように、例えば熱酸化法などにより、半導体層１０および素子分離領域２０の上の全面に絶縁層２２を形成する。次に、図２に示すように、例えばＣＶＤ（chemical vapor deposition）法などにより、絶縁層２２の上の全面にポリシリコン層２４を形成する。言い換えるならば、第１抵抗部形成領域２００Ｒ、第２抵抗部形成領域３００Ｒ、第１トランジスタ形成領域１００Ｐ、および、第２トランジスタ形成領域１００Ｎであって、それらの全面にポリシリコン層２４を形成する。ポリシリコン層２４は、例えばノンドープの状態で形成されることができる。
【００３５】
（２）次に、図３に示すように、半導体層１０の上方に、所定のパターンのマスク層８１を形成する。具体的には、マスク層８１は、第１抵抗部形成領域２００Ｒ、第２抵抗部形成領域３００Ｒ、および、第１トランジスタ形成領域１００Ｐのポリシリコン層２５を覆うように形成される。マスク層８１としては、例えばレジスト層などを用いることができる。
【００３６】
なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの（以下「Ａ」という）の「上方」に他の特定のもの（以下「Ｂ」という）を形成する」などと用いている。本発明に係る記載では、この例のような場合に、Ａ上に直接Ｂを形成するような場合と、Ａ上に他のものを介してＢを形成するような場合とが含まれるものとして、「上方」という文言を用いている。
【００３７】
次に、図３に示すように、マスク層８１を用いて、第２トランジスタ形成領域１００Ｎのポリシリコン層２７内にｎ型の不純物８２を注入する。その後、マスク層８１を除去する。
【００３８】
（３）次に、図４に示すように、ポリシリコン層２５，２７の表面を露出させた状態で、ポリシリコン層２５，２７の全体にｐ型の不純物８０を注入する。本工程におけるｐ型の不純物８０の注入量を決定することにより、第１抵抗部形成領域２００Ｒの第１抵抗層３２の抵抗値を決定することができる。また、本工程におけるｐ型の不純物８０の注入量、および、上述したポリシリコン層２７にｎ型の不純物８２を注入する工程（図３参照）におけるｎ型の不純物８２の注入量は、本工程後に、第２トランジスタ形成領域１００Ｎのポリシリコン層２７がｎ型を保つように適宜決定されることができる。
【００３９】
（４）次に、図５に示すように、ポリシリコン層２５，２７を公知のリソグラフィ技術およびエッチング技術を用いてパターニングする。その結果、第１抵抗部形成領域２００Ｒに第１抵抗層３２が形成され、第２抵抗部形成領域３００Ｒに第２抵抗層パターン９１が形成され、第１トランジスタ形成領域１００Ｐに第１ゲート電極７２が形成され、第２トランジスタ形成領域１００Ｎに第２ゲート電極５２が形成される。また、第１抵抗部形成領域２００Ｒには、コンタクト層３３となるポリシリコン層３５が形成される。ポリシリコン層２５，２７のパターニングには、例えば図５に示すようなレジスト層Ｒ１をマスクとして用いることができる。
【００４０】
次に、図５に示すように、公知の方法により絶縁層２２をパターニングして、第１抵抗部形成領域２００Ｒの第１絶縁層３０、第２抵抗部形成領域３００Ｒの第２絶縁層９０、第１トランジスタ形成領域１００Ｐの第１ゲート絶縁層７０、第２トランジスタ形成領域１００Ｎの第２ゲート絶縁層５０を形成する。
【００４１】
（５）次に、図６に示すように、半導体層１０の上方に、所定のパターンのレジスト層Ｒ２を形成する。次に、レジスト層Ｒ２をマスクとして、第２トランジスタ形成領域１００Ｎの半導体層１０内にｎ型の不純物８４を注入する。同時に、第２トランジスタ形成領域１００Ｎの第２ゲート電極５２内にｎ型の不純物８４を注入することができる。本工程により、第２トランジスタ形成領域１００Ｎの第２ソース領域５４および第２ドレイン領域５６が形成される。なお、この後、レジスト層Ｒ２は除去される。
【００４２】
（６）次に、図７に示すように、半導体層１０の上方に、所定のパターンのレジスト層Ｒ３を形成する。次に、レジスト層Ｒ３をマスクとして、第１トランジスタ形成領域１００Ｐの半導体層１０内にｐ型の不純物８６を注入する。同時に、第２抵抗部形成領域３００Ｒにおいて、第２抵抗層パターン９１にｐ型の不純物８６を注入する。さらに同時に、第１トランジスタ形成領域１００Ｐの第１ゲート電極７２内にｐ型の不純物８６を注入することができる。さらに同時に、第１抵抗部形成領域２００Ｒにおいて、第１抵抗層３２以外のポリシリコン層３５内にｐ型の不純物８６を注入することができる。本工程により、第１トランジスタ形成領域１００Ｐの第１ソース領域７４および第１ドレイン領域７６が形成され、第２抵抗部形成領域３００Ｒの第２抵抗層９２が形成される。また、第１抵抗部形成領域２００Ｒの第１抵抗層３２の側方にコンタクト層３３が形成されることができる。
【００４３】
本工程におけるｐ型の不純物８６の注入量によって、第２抵抗部形成領域３００Ｒの第２抵抗層９２の抵抗値が決定される。本工程によって、第１抵抗層３２よりも不純物濃度が高い第２抵抗層９２が形成される。即ち、第１抵抗層３２よりも抵抗値が低い第２抵抗層９２が形成される。
【００４４】
なお、この後、レジスト層Ｒ３は除去される。
【００４５】
（７）次に、図１に示すように、第１抵抗部形成領域２００Ｒの第１抵抗層３２の上に第１保護層３４を形成し、第２抵抗部形成領域３００Ｒの第２抵抗層９２の上であって、シリサイド層６０の形成領域以外の領域に第２保護層９４を形成する。第１保護層３４および第２保護層９４としては、例えば酸化シリコン層などを用いることができる。第１保護層３４および第２保護層９４は、例えばＣＶＤ法などにより形成されることができる。
【００４６】
次に、図１に示すように、公知のサリサイド技術によって、シリサイド層６０を形成する。本工程において、第１抵抗部形成領域２００Ｒの第１抵抗層３２の上面は、第１保護層３４により被覆されており、第２抵抗部形成領域３００Ｒの第２抵抗層９２の上面の一部は、第２保護層９４により被覆されている。これにより、所望の領域にシリサイド層６０を形成することができる。
【００４７】
以上の工程によって、本実施形態に係る半導体装置を製造することができる。
【００４８】
なお、この後、通常のプロセス技術により、例えば層間絶縁層、配線層などを形成することも当然可能である。
【００４９】
３．  本実施形態に係る半導体装置の製造方法では、まず、ポリシリコン層２５，２７の全体にｐ型の不純物８０を注入し（図４参照）、後に、第２抵抗部形成領域３００Ｒにおいて、第２抵抗層パターン９１にｐ型の不純物８６を注入して第２抵抗層９２を形成する（図７参照）。上述したように、この方法によって、抵抗値が異なる２種類の抵抗部（第１抵抗部２００および第２抵抗部３００）を形成することができる。ところで、例えば、以下のような方法を用いて抵抗値が異なる２種類の抵抗部を形成するような場合、本実施形態に係る半導体装置の製造方法に比べ、製造工程数（具体的にはリソグラフィ工程数）が増加する。
【００５０】
まず、ノンドープのポリシリコン層２４（図２参照）をパターニングする。次に、第２抵抗部形成領域３００Ｒをレジスト層により覆った状態で、第１抵抗部形成領域２００Ｒにｐ型の不純物を注入して第１抵抗層３２を形成する。そして別工程で、第１抵抗部形成領域２００Ｒをレジスト層により覆った状態で、第２抵抗部形成領域３００Ｒにｐ型の不純物を注入して第２抵抗層９２を形成する。このようにして、抵抗値が異なる２種類の抵抗部を形成する。
【００５１】
このような場合に比べ、本実施形態に係る半導体装置の製造方法によれば、製造工程数（具体的にはリソグラフィ工程数）を削減することができる。従って、本実施形態に係る半導体装置の製造方法によれば、製造工程の簡素化を図ることができる。延いては、生産性の向上および生産コストの低減を図ることができる。
【００５２】
また、本実施形態に係る半導体装置の製造方法によれば、上述したように、抵抗値が異なる２種類の抵抗部（第１抵抗部２００および第２抵抗部３００）を簡素な方法で形成することができる。従って、本実施形態に係る半導体装置の製造方法によれば、同一基板（同一チップ）に、このような２種類の抵抗部と、トランジスタ（例えば、ｐ型の第１トランジスタ１００ｐおよびｎ型の第２トランジスタ１００ｎ）と、を簡素な方法で混載することができる。
【００５３】
また、本実施形態に係る半導体装置では、第１抵抗層３２も第２抵抗層９２も共にｐ型である。抵抗部（例えば第１抵抗部２００や第２抵抗部３００など）では、抵抗層（例えば第１抵抗層３２や第２抵抗層９２など）がｎ型である場合に比べ、ｐ型である場合の方が温度特性の変化が小さい。従って、本実施形態に係る半導体装置によれば、例えば第１抵抗層３２および第２抵抗層９２のうちの少なくとも一方がｎ型であるような場合に比べ、温度特性変化の小さい２種類の抵抗部（第１抵抗部２００および第２抵抗部３００）を形成することが可能である。
【００５４】
また、本実施形態に係る半導体装置の製造方法では、図３に示すように、マスク層８１を用いて、第２トランジスタ形成領域１００Ｎのポリシリコン層２７内にｎ型の不純物８２を注入する。この工程によって、ポリシリコン層２７を所望の高い不純物濃度にすることができ、その結果、ポリシリコン層２７の空乏化を防ぐことができる。
【００５５】
４．  次に、本実施形態に係る変形例について説明する。なお、以下に説明する変形例は一例であって、これらに限定されるわけではない。
【００５６】
上述した例では、図３に示すように、マスク層８１を用いて、第２トランジスタ形成領域１００Ｎのポリシリコン層２７内にｎ型の不純物８２を注入する場合について説明した。しかしながら、このマスク層８１の形成工程、および、ポリシリコン層２７内へのｎ型の不純物８２の注入工程は、省略することができる。この変形例によれば、製造工程を簡略化することができる。また、この変形例によれば、パターニングされる直前のポリシリコン層全体における不純物濃度は均一である。ところで、例えば、異なる不純物濃度を有するポリシリコン層を同時にパターニング（エッチング）する場合には、エッチングレートが不純物濃度に依存するため、パターニングしにくいことがある。このような場合に比べ、本変形例によれば、ポリシリコン層２５，２７のパターニングを行い易くすることができる。
【００５７】
また、上述した例では、マスク層８１を用いて、ポリシリコン層２７内にｎ型の不純物８２を注入する工程（図３参照）の後に、ポリシリコン層２５，２７の全体にｐ型の不純物８０を注入する工程（図４参照）を行う場合について説明した。しかしながら、これらの工程の順番を逆にすることも可能である。
【００５８】
また、上述した例における各層のｐ型とｎ型とを入れ替えて半導体装置を形成することができる。
【００５９】
５．  上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できよう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【図面の簡単な説明】
【００６０】
【図１】本実施形態に係る半導体装置を模式的に示す断面図。
【図２】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図３】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図４】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図５】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図６】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図７】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【符号の説明】
【００６１】
１０  半導体層、２０  素子分離領域、２２  絶縁層、２４  ポリシリコン層、２５  ポリシリコン層、２７  ポリシリコン層、３０  第１絶縁層、３２  第１抵抗層、３３  コンタクト層、３４  第１保護層、３５  ポリシリコン層、４０  第２ウェル、４２  第１ウェル、５０  第２ゲート絶縁層、５２  第２ゲート電極、５４  第２ソース領域、５６  第２ドレイン領域、５８  第２チャネル領域、６０  シリサイド層、７０  第１ゲート絶縁層、７２  第１ゲート電極、７４  第１ソース領域、７６  第１ドレイン領域、７８  第１チャネル領域、８０  ｐ型不純物、８１  マスク層、８２  ｎ型不純物、８４  ｎ型不純物、８６  ｐ型不純物、９０  第２絶縁層、９１  第２抵抗層パターン、９２  第２抵抗層、９４  第２保護層、１００ｐ  第１トランジスタ、１００Ｐ  第１トランジスタ形成領域、１００ｎ  第２トランジスタ、１００Ｎ  第２トランジスタ形成領域、２００  第１抵抗部、２００Ｒ  第１抵抗部形成領域、３００  第２抵抗部，３００Ｒ  第２抵抗部形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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