(57)【要約】【課題】位相余裕の拡大、動作開始時の出力電圧の変化の安定性、過電流防止を図る。【解決手段】アンプは、入力段増幅回路３０Aと、出力段増幅回路３０Bと、負帰還回路５０とを備えている。回路３０Aは、正相入力ノード（NMOS３５のゲート）に入力される第１の入力電圧と逆相入力ノード(NMOS３４のゲート)に入力される第２の入力電圧とを差動増幅して正相出力ノードN35から出力する。回路３０Bは、ノードN35の出力電圧を増幅して出力端子REGOUTから出力すると共に出力電圧Voutに対応した第２の入力電圧を生成してNMOS３４のゲートへフィードバック入力する。回路５０は、ノードN35の出力電圧により出力電流が変化する電流源用PMOS５１と、このPMOS５１の出力電流が供給され、第１の入力電圧と第２の入力電圧とを差動増幅するPMOS５２，５３からなる差動増幅部とを有し、この差動増幅部の出力電流に対応した正相電流を逆相出力ノードN34へフィードバックする。【選択図】図１
2007233657.tif 000002
【特許請求の範囲】
【請求項１】
正相入力ノード、逆相入力ノード、正相出力ノード、及び逆相出力ノードを有し、前記正相入力ノードに入力される第１の入力電圧と前記逆相入力ノードに入力される第２の入力電圧とを差動増幅して入力段出力電圧を前記正相出力ノードから出力する入力段増幅回路と、
前記入力段出力電圧を増幅して出力段出力電圧を出力段出力ノードから出力すると共に前記出力段出力電圧に対応した前記第２の入力電圧を生成して前記逆相入力ノードへ帰還入力する出力段増幅回路と、
前記入力段出力電圧により出力電流が変化する電流源と、前記電流源の出力電流が供給され、前記第１の入力電圧と前記第２の入力電圧とを差動増幅する差動増幅部とを有し、前記差動増幅部の出力電流に対応した正相電流を前記逆相出力ノードへ帰還する負帰還回路と、
を備えたことを特徴とする増幅器。
【請求項２】
正相入力ノード、逆相入力ノード、正相出力ノード、及び逆相出力ノードを有し、前記正相入力ノードに入力される第１の入力電圧と前記逆相入力ノードに入力される第２の入力電圧とを差動増幅して入力段出力電圧を前記正相出力ノードから出力する入力段増幅回路と、
前記入力段出力電圧を増幅して出力段出力電圧を出力段出力ノードから出力する出力トランジスタと、前記出力段出力電圧を分圧することにより前記第２の入力電圧を生成して前記逆相入力ノードへ帰還入力する分圧回路とを有する出力段増幅回路と、
前記入力段出力電圧により出力電流が変化する電流源と、前記電流源の出力電流が供給され、前記第１の入力電圧と前記第２の入力電圧とを差動増幅する差動増幅部と、前記差動増幅部の出力電流を折り返してこの正相電流を前記逆相出力ノードへ帰還するカレントミラー回路とを有する負帰還回路と、
を備えたことを特徴とする増幅器。
【請求項３】
請求項１又は２記載の増幅器を用いた降圧レギュレータであって、
前記第１の入力電圧は、基準電圧であり、
前記出力段出力ノードには、安定化用コンデンサが接続され、
前記出力段出力電圧は、前記増幅器に印加される電源電圧よりも低い定電圧であることを特徴とする降圧レギュレータ。
【請求項４】
請求項１又は２記載の増幅器を用いた演算増幅器であって、
前記正相入力ノードは正相入力端子であり、前記逆相入力ノードは逆相入力端子であり、前記出力段出力ノードは出力端子であり、前記出力端子には安定化用コンデンサが接続されることを特徴とする演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路における増幅器（以下「アンプ」という。）と、それを用いて電源電圧よりも低い定電圧を出力する降圧レギュレータ、及びそのアンプを用いた演算増幅器（以下「オペアンプ」という。）に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路に搭載されるアンプ、あるいはそれを用いた定電圧電源回路（電圧レギュレータ）や降圧レギュレータ等に関する技術としては、例えば、次のような文献等に記載されるものがあった。
【０００３】
【特許文献１】特開２００３−３３０５５０号公報
【特許文献２】特開２００４−１１８４１１号公報
【０００４】
特許文献１には、定電圧電源回路の技術が記載されている。この定電圧電源回路は、入力段増幅回路と、この入力段増幅回路の出力電圧を増幅する中間段増幅回路と、この中間段増幅回路の出力電圧を増幅する出力段増幅回路とを備え、中間段増幅回路のバイアス電流を出力段増幅回路の出力電流に比例して変化させるバイアス回路をその中間段増幅回路内に設けている。これにより、消費電流の変動が大きい負荷を、出力段増幅回路の出力端子に接続した場合においても、中間段増幅回路内の駆動用トランジスタのバイアス電流を小さくすることができ、出力端子に接続した位相補償用コンデンサの容量を小さくすることができる。
【０００５】
特許文献２には、電圧レギュレータの技術が記載されている。この電圧レギュレータは、基準電圧を出力する基準電圧源と、出力電圧を分割する電圧分割回路と、前記出力電圧を分割した電圧が出力される帰還電圧端子と、前記基準電圧と前記帰還電圧端子からの電圧とが入力されるエラーアンプと、前記電圧分割回路と入力電源電圧との間に直列に接続された第１のトランジスタと、前記エラーアンプの出力を受けて、前記第１のトランジスタを制御する信号を出力する過電流制限回路とを有し、前記過電流制限回路は、前記エラーアンプに入力される信号を受けて、前記第１のトランジスタを制御する信号を出力する差動対を有している。そのため、入力電源電圧と出力電圧が小さいとき（即ち、入出力電圧差が小さいとき）でも、過電流制限回路が動作し、出力電流の増大を制限して出力電圧を低下させる。これにより、一定の出力電圧を出力できる。
【０００６】
又、従来の半導体集積回路に搭載される降圧レギュレータとしては、例えば、図６のようなものがある。
【０００７】
図６は、従来の降圧レギュレータの構成例を示す回路図である。
この降圧レギュレータは、オペアンプ１０を用いて構成され、基準電圧VRを基に、正電源電圧（以下「VDD」という。）よりも低い所望の出力電圧Voutを出力端子REGOUTから出力するようになっている。出力端子REGOUTとグランド（以下「GND」という。）との間には、数〜数１０μFの大きな安定化用コンデンサC1が接続されるので、オペアンプ１０は発振防止用の位相補償コンデンサを有しない構成となっている。
【０００８】
オペアンプ１０は、入力段増幅回路１０Aと、この出力側に接続された出力段増幅回路１０Bとにより構成されている。入力段増幅回路１０Aは、電流源１１とNチャネル型MOSトランジスタ（以下「NMOS」という。）１２とを有し、これらがVDDノードとGNDとの間に直列に接続されている。NMOS１２には、これと共にカレントミラー回路を構成する電流源用のNMOS１３が接続されている。このNMOS１３には、差動増幅部を構成するNMOS１４，１５と、カレントミラー回路を構成するPチャネル型トランジスタ（以下「PMOS」という。）１６，１７と、VDDノードとが、直列に接続されている。NMOS１５のゲートには、基準電圧VRが入力されている。
【０００９】
出力段増幅回路１０Bは、出力用のPMOS１８と、出力端子REGOUTと、NMOS１９とを有し、これらがVDDノードとGNDとの間に直列に接続されている。PMOS１８は、NMOS１５のドレイン及びPMOS１７のドレインによりゲート制御される出力トランジスタである。NMOS１９は、NMOS１２，１３と共にカレントミラー回路を構成している。出力端子REGOUTとGNDとの間には、分圧抵抗２１，２１により構成される分圧回路が接続され、この分圧電圧がNMOS１４のゲートに帰還入力（フィードバック入力）入力されている。
【００１０】
このような構成の降圧レギュレータでは、出力端子REGOUTに接続される負荷の変動により、出力電圧Voutが変動した場合、この変動分が分圧抵抗２１，２２により検出され、この検出電圧が差動増幅部のNMOS１４のゲートにフィードバック入力される。この差動増幅部のNMOS１４，１５により、基準電圧VRと検出電圧との差が増幅され、この増幅された電圧によりNMOS１８がゲート制御され、出力端子REGOUT上の出力電圧Voutが一定電圧に制御される。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来の降圧レギュレータでは、次の（ａ）〜（ｃ）のような課題があった。
【００１２】
（ａ）  従来の降圧レギュレータでは、出力端子REGOUTに接続されるコンデンサC1の容量値により、位相補償を行っているため、コンデンサC1の容量値を小さくすると、位相余裕が少なくなり、発振するという課題があった。
【００１３】
（ｂ）  降圧レギュレータの動作開始時に、出力端子REGOUTに接続されるコンデンサC1ヘの突入電流（過電流）により、一定電圧を大きく超え（オーバシュート）、その後、一定電圧に安定するため、その過電流により回路素子が劣化したり、オーバシュートから一定電圧に安定するまでの時間が長くなり、動作開始時の立ち上がりが遅いという課題があった。
【００１４】
（ｃ）  前記（ａ）、（ｂ）の課題を解決するために、特許文献１、２の技術を利用することが考えられる。
【００１５】
例えば、特許文献１に記載されたバイアス回路を有する中間段増幅回路を、入力段増幅回路１０Aと出力段増幅回路１０Bとの間に設け、そのバイアス回路により、中間段増幅回路内の駆動用トランジスタのバイアス電流を出力段増幅回路１０Bの出力電流に比例して変化させ、出力用PMOS１８のゲート電圧を制御することが考えられる。しかし、他の回路部分に悪影響を与えることなく、位相余裕を改善できる（即ち、コンデンサC1の容量値を小さくできる）かどうかは疑問が残り、仮に、コンデンサC1の容量値を小さくできたとしても、前記（ｂ）の課題である過電流の防止を解決することができない。
【００１６】
この過電流の防止を解決するために、特許文献２に記載された過電流制限回路の技術を利用することも考えられる。しかし、特許文献２は、位相補償に関する技術を有しておらず、特許文献１や図６の技術と異なる回路構成のものであるから、この特許文献２に記載された過電流制限回路の技術を、特許文献１や図６の回路に組み合わせること自体に技術的な無理があり、徒に回路構成を複雑化させることなく、しかも、回路規模を増大させることなく、過電流の防止を解決することが困難である。
【課題を解決するための手段】
【００１７】
本発明のアンプ、降圧レギュレータ、あるいはオペアンプでは、入力段増幅回路と、出力段増幅回路と、 負帰還回路とを備えている。
【００１８】
前記入力段増幅回路は、正相入力ノード、逆相入力ノード、正相出力ノード、及び逆相出力ノードを有し、前記正相入力ノードに入力される第１の入力電圧と前記逆相入力ノードに入力される第２の入力電圧とを差動増幅して入力段出力電圧を前記正相出力ノードから出力する回路である。前記出力段増幅回路は、前記入力段出力電圧を増幅して出力段出力電圧を出力段出力ノードから出力すると共に前記出力段出力電圧に対応した前記第２の入力電圧を生成して前記逆相入力ノードへ帰還入力する回路である。更に、前記負帰還回路は、前記入力段出力電圧により出力電流が変化する電流源と、前記電流源の出力電流が供給され、前記第１の入力電圧と前記第２の入力電圧とを差動増幅する差動増幅部とを有し、前記差動増幅部の出力電流に対応した正相電流を前記逆相出力ノードへ帰還する回路である。
【発明の効果】
【００１９】
本発明のアンプ、降圧レギュレータ、あるいはオペアンプによれば、負帰還回路を設けたので、安定化用コンデンサの容量を小さくしても、位相余裕を拡大して、発振しない安定な回路を得ることができる。その上、比較的簡単な回路構成により、回路規模を増大させることなく、動作開始時の出力電圧を安定的に収束させて立ち上がり時間を早くし、且つ、過電流を的確に防止することができる。
【発明を実施するための最良の形態】
【００２０】
アンプは、入力段増幅回路と、出力段増幅回路と、負帰還回路とを備えている。
前記入力段増幅回路は、正相入力ノード、逆相入力ノード、正相出力ノード、及び逆相出力ノードを有し、前記正相入力ノードに入力される第１の入力電圧と前記逆相入力ノードに入力される第２の入力電圧とを差動増幅して入力段出力電圧を前記正相出力ノードから出力する回路である。
【００２１】
前記出力段増幅回路は、前記入力段出力電圧を増幅して出力段出力電圧を出力段出力ノードから出力する出力トランジスタと、前記出力段出力電圧を分圧することにより前記第２の入力電圧を生成して前記逆相入力ノードへ帰還入力する分圧回路とを有している。
【００２２】
前記負帰還回路は、前記入力段出力電圧により出力電流が変化する電流源と、前記電流源の出力電流が供給され、前記第１の入力電圧と前記第２の入力電圧とを差動増幅する差動増幅部と、前記差動増幅部の出力電流を折り返してこの正相電流を前記逆相出力ノードへ帰還するカレントミラー回路とを有している。
【実施例１】
【００２３】
（実施例１の構成）
図１は、本発明の実施例１を示すアンプ（例えば、降圧レギュレータ）の回路図である。
【００２４】
このアンプは、例えば、半導体集積回路に搭載される降圧レギュレータとして使用されるものであり、従来の図６と同様に、オペアンプ３０を用いて構成され、第１の入力電圧（例えば、１Ｖ程度のバンドギャップ等の基準電圧）VRを基に、VDD（例えば、３Ｖ程度）よりも低い所望の出力段出力電圧Vout（例えば、２Ｖ程度）を出力段出力ノード（例えば、出力端子）REGOUTから出力するようになっている。出力端子REGOUTとGNDとの間には、数〜数１０μFの大きな安定化用コンデンサC1が接続されるので、オペアンプ３０は発振防止用の位相補償コンデンサを有しない構成となっている。
【００２５】
オペアンプ３０は、従来の図６と同様の入力段増幅回路３０Aと、この出力側に接続された出力段増幅回路３０Bとを有する他に、その入力段増幅回路３０Aと出力段増幅回路３０Bとの間に、新たに、位相補償用の負帰還回路５０が追加接続されている。
【００２６】
入力段増幅回路３０Aは、電流源３１とNMOS３２とを有し、これらがVDDノードとGNDとの間に直列に接続されている。NMOS３２には、これと共にカレントミラー回路を構成する電流源用のNMOS３３が接続されている。即ち、NMOS３２のドレイン及びゲートに、NMOS３３のゲートが接続され、これらのNMOS３２，３３のソースがGNDに接続されている。
【００２７】
NMOS３３のソースには、差動増幅部を構成する一対のNMOS３４，３５のソースが共通に接続されている。一方のNMOS３４は、ゲートが逆相入力端子（例えば、逆相入力ノード）として使用され、ドレインが逆相出力ノードN34に接続されている。他方のNMOS３５は、ゲートが正相入力端子（例えば、正相入力ノード）として使用されて基準電圧VRが入力され、ドレインが正相出力ノードN35に接続されている。
【００２８】
逆相出力ノードN34及び正相出力ノードN35には、カレントミラー回路を構成する一対のPMOS３６，３７が接続されている。一方のPMOS３６は、ドレイン及びゲートが逆相出力ノードN34に接続され、ソースがVDDノードに接続されている。他方のPMOS３７は、ドレインが正相出力ノードN35に接続され、ゲートがPMOS３６のゲート及びドレインに接続され、ソースがVDDノードに接続されている。
【００２９】
出力段増幅回路３０Bは、出力トランジスタ（例えば、PMOS）３８と、NMOS３２，３３と共にカレントミラー回路を構成するNMOS３９と、分圧回路を構成する分圧抵抗４１，４２とを有している。PMOS３８は、正相出力ノードN35からの入力段出力電圧を増幅して出力段出力電圧Voutを出力端子REGOUTから出力するトランジスタであり、ソースがVDDノードに接続され、ゲートが正相出力ノードN35に接続され、ドレインが出力端子REGOUTに接続されている。
【００３０】
NMOS３９は、ドレインが出力端子REGOUTに接続され、ゲートがNMOS３２のドレイン及びゲートに接続され、ソースがGNDに接続されている。このNMOS３９に対して並列に、分圧回路が接続されている。分圧回路は、直列接続された分圧抵抗４１，４２により構成され、この分圧抵抗４１，４２の接続点がNMOS３４のゲート（逆相入力ノード）に接続されており、出力電圧Voutを分圧することにより、第２の入力電圧を生成してNMOS３４のゲート（逆相入力ノード）へフィードバック入力する回路である。
【００３１】
位相補慣用の負帰還回路５０は、正相出力ノードN35からの入力段出力電圧により出力電流が変化する電流源用のPMOS５１と、このPMOS５１の出力電流が供給され、基準電圧VRと分圧抵抗４１，４２からの第２の入力電圧とを差動増幅する一対のPMOS５２，５３からなる差動増幅部と、このNMOS５２，５３の出力電流を折り返してこの正相電流を逆相出力ノードN34へフィードバックするNMOS５５，５６からなるカレントミラー回路とを有している。
【００３２】
電流源用のPMOS５１は、ソースがVDDノードに接続され、ゲートが正相出力ノードN35及びPMOS３８のゲートに接続されている。PMOS５１のドレインには、一対のPMOS５２，５３のソースが共通に接続されている。一方のPMOS５２は、ゲートがNMOS３５のゲート（正相入力ノード）に接続され、ドレインがGNDに接続されている。他方のPMOS５３は、ゲートがNMOS３４のゲート（逆相入力ノード）及び分圧抵抗４１，４２の接続点に接続され、ドレインがNMOS５４のドレイン及びゲートに接続されている。
【００３３】
NMOS５４は、ゲート及びドレインがNMOS５５のゲートに接続され、ソースがGNDに接続されている。NMOS５５は、ドレインが逆相出力ノードN34に接続され、ソースがGNDに接続されている。
【００３４】
以上のように構成される降圧レギュレータにおいて、（１）定常状態の動作、及び、（２）出力電流Ioutが増大した場合の動作を以下説明する。
【００３５】
（１）  定常状態の動作
図２は、図１の降圧レギュレータにおける定常状態の動作時の回路図であり、回路内部に動作時の電圧値及び電流値の一例が記載されている。
【００３６】
例えば、基準電圧VRは１Ｖ、VDDは３Ｖ、定常状態における出力端子REGOUTの出力電圧Voutは２Ｖ、出力端子REGOUTに接続される安定化用コンデンサC1は数〜数１０μＦとする。
【００３７】
例えば、負荷変動により、出力端子REGOUTの出力電流Iout(即ち、PMOS３８の電流２０μA）が増えると、PMOS３８とゲートを共通とするPMOS５１の電流も増える（０．０５μA）。
【００３８】
これにより、PMOS５２，５３から構成される差動増幅部の電流も増加し（各PMOS５２，５３に流れる電流０．０２５μA）、この差動増幅部に接続されるNMOS５４，５５から構成されるカレントミラー回路の電流も増加する（０．５μA）。カレントミラー回路の出力端子（NMOS５５のドレイン）は、PMOS３６，３７から構成されるカレントミラー回路の逆相出力ノードN34に接続されているため、PMOS３７の出力電流が増加する。その結果、PMOS３８のゲート電圧は上昇することとなり、このPMOS３８の電流は減少する。
【００３９】
このように、出力電流Ioutが増えるように動くと、負帰還回路５０により、出力電流Ioutが減少するように働く。
【００４０】
図３（A)、（Ｂ）は、図１の降圧レギュレータと従来の図６の降圧レギュレータとの周波数特性（位相余裕特性）の比較を示す図であり、同図（A)は図１の周波数特性（位相余裕特性）図、及び同図（Ｂ）は従来の図６の周波数特性（位相余裕特性）図である。この図３（A)、（Ｂ）では、降圧レギュレータの出力端子REGOUTに接続されるコンデンサC1の値を0.1μF、1μF、10μFに変えた場合の周波数特性が示されている。
【００４１】
回路の発振余裕を示すパラメータとして、位相余裕がある。これは、ゲインが０dBとなる時の位相が４５°以上あれば、回路は発振せず安定点に収束するというものである。
【００４２】
図３（A)と図３（Ｂ）を比較すると、本実施例１の図３（A)では、降圧レギュレータのコンデンサC1が0.1μFでも位相余裕が４７°程度あり、発振しないことが分かる。一方、従来の図３（Ｂ）では、0.1μFでは、位相余裕が１５°程度しかなく、発振する可能性が大きいことを示している。
【００４３】
これより、負帰還回路５０を接続することにより、降圧レギュレータのコンデンサC1を1/10にしても発振しない安定な回路を得ることができる。
【００４４】
（２）出力電流Ioutが増大した場合の動作
図４は、図１の降圧レギュレータにおいて出力電流Ioutが増大した場合の動作時の回路図であり、回路内部に動作時の電圧値及び電流値の一例が記載されている。
【００４５】
例えば、基準電圧VRは１Ｖ、VDDは３Ｖ、定常状態における出力端子REGOUTの出力電圧Voutは２Ｖ、出力電流Ioutは２mA、出力端子REGOUTに接続される安定化用コンデンサC1は数〜数１０μＦとする。 
【００４６】
動作開始時には、出力端子REGOUTの出力電圧Voutは０Ｖから一定電圧（２Ｖ）に上昇していく。この時、出力端子REGOUTに接続される安定化用コンデンサC1を充電することになり、大きな電流がPMOS３８に流れる（２mA)。
【００４７】
これにより、PMOS３８とゲートを共通とするPMOS５１の電流も増え（５μA)、PMOS５２，５３から構成される差動増幅部の電流も増加する（PMOS５３に流れる電流２．５μA)。そのため、差動増幅部に接続されるNMOS５４，５５から構成されるカレントミラー回路の電流も増加する（０．５μA）。カレントミラー回路の出力端子（NMOS５５のドレイン）は、PMOS３６，３７から構成されるカレントミラー回路の逆相出力ノードN34に接続されているため、PMOS３７の出力電流が増加する（５．１μA)。その結果、PMOS３８のゲート電圧は上昇することとなり、このPMOS３８の電流は減少するように働く（１．９８mA)。
【００４８】
このように、出力電流Ioutが増えるように動くと、負帰還回路５０により、出力電流Ioutが減少するように働く。
【００４９】
図５（A)、（Ｂ）は、図１の降圧レギュレータと従来の図６の降圧レギュレータとの出力電圧特性の比較を示す図であり、同図（A)は動作開始時の出力電圧波形図、及び同図（Ｂ）は出力電流に対する出力電圧特性図である。この図５（A)、（Ｂ）では、定常状態の出力電圧Voutが５．０Ｖの場合における動作開始時の出力電圧波形が示されている。
【００５０】
図５（A)に示すように、従来に比べて、本実施例１では、負帰還回路５０により過大な電流が流れないので、一定電圧５．０Ｖを超えることなく、安定していることが分かる。
【００５１】
図５（Ｂ）に示すように、従来では、過大な出力電流Ioutが流れても、出力電圧Voutは一定のままであるのに対し、本実施例１では、５２mAの出力電流Ioutで出力電圧Voutが大きく低下している。これは、過電流保護機能を備えていることに等しい。
【００５２】
（実施例１の効果）
本実施例１によれば、負帰還回路５０を設けたことにより、降圧レギュレータの安定化用コンデンサC1を従来の例えば1/10程度にしても、発振しない安定な回路を得ることができる。しかも、負帰還回路５０を設けたことにより、動作開始時の出力電圧の変化を安定的にし、又、過電流保護機能を有するという効果を持つ。
【００５３】
（変形例）
なお、本発明は、図１の実施例１に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の（Ａ）〜（Ｃ）のようなものがある。
【００５４】
（Ａ）  図１の降圧レギュレータを構成する入力段増幅回路３０A、出力段増幅回路３０B、及び負帰還回路５０において、例えば、回路を構成するNMOSとPMOSを置換すると共に電源の極性を逆にしたり、バイポーラトランジスタ等の他のトランジスタで構成したり、あるいは図示以外の他の回路構成に変更しても良い。
【００５５】
（Ｂ）  図１では、降圧レギュレータの例について説明したが、本発明はそれに限定されず、例えば、図１の負帰還回路５０を用いて、アンプを構成したり、あるいは、オペアンプを構成する等、種々の回路に適用できる。
【００５６】
（Ｃ）  前記（ｂ）において、例えば、アンプを構成する場合は、図１の基準電圧VRに代えて、NMOS３５のゲートに、入力電圧入力用の入力端子を接続すれば良い。又、オペアンプを構成する場合は、図１の基準電圧VRに代えて、NMOS３４のゲートに逆相入力端子を接続し、NMOS３５のゲートに、正相入力端子を接続すれば良い。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施例１を示すアンプ（例えば、降圧レギュレータ）の回路図である。
【図２】図１の降圧レギュレータにおける定常状態の動作時の回路図である。
【図３】図１の降圧レギュレータと従来の降圧レギュレータとの周波数特性（位相余裕特性）の比較を示す図である。
【図４】図１の降圧レギュレータにおいて出力電流が増大した場合の動作時の回路図である。
【図５】図１の降圧レギュレータと従来の降圧レギュレータとの出力電圧特性の比較を示す図である。
【図６】従来の降圧レギュレータの構成例を示す回路図である。
【符号の説明】
【００５８】
３０      オペアンプ
３０Ａ      入力段増幅回路
３０Ｂ      出力段増幅回路
４１，４２      分圧抵抗
５０      負帰還回路
【図１】
2007233657.tif 000003
【図２】
2007233657.tif 000004
【図３】
2007233657.tif 000005
【図４】
2007233657.tif 000006
【図５】
2007233657.tif 000007
【図６】
2007233657.tif 000008