(57)【要約】【課題】クロック信号を複数の経路で伝搬させると、クロックスキューが大きくなることがあり、装置の誤動作等を招く。【解決手段】  信号生成器であるクロック源４０２は、第１の周波数を有する第１の信号を供給する。クロックツリー４０４は、第１の信号を本装置の少なくともひとつのクロックメッシュ４０６へ伝搬せしめる。第２の最終段のバッファ４１８は、第１の信号を受け、第２の周波数を有する第２の信号を提供し、第２の信号を第１の信号と同期せしめ、同期処理後の第２の信号を本装置の少なくともひとつの別のクロックメッシュ４１６へ伝搬せしめる。【選択図】図４
2007087380.tif 000002
【特許請求の範囲】
【請求項１】
クロックスキューを管理する装置であって、
第１の周波数を有する第１の信号を供給する信号生成器と、
第１の信号を本装置の少なくともひとつのクロックメッシュへ伝搬せしめるクロックツリーと、
第１の信号を受け、第２の周波数を有する第２の信号を提供し、第２の信号を第１の信号と同期せしめ、同期処理後の第２の信号を本装置の少なくともひとつの別のクロックメッシュへ伝搬せしめる最終段のバッファと、
を備えることを特徴とする、クロックスキューを管理する装置。
【請求項２】
請求項１に記載の装置において、最終段のバッファは、第１の信号を所定の分周値で分周することによって、第２の周波数をもつ第２の信号を提供することを特徴とする、クロックスキューを管理する装置。
【請求項３】
請求項１または２に記載の装置において、クロックツリーは信号生成器に接続されていることを特徴とする、クロックスキューを管理する装置。
【請求項４】
請求項１から３のいずれかに記載の装置において、前記少なくともひとつのクロックメッシュは、クロックツリーに接続されていることを特徴とする、クロックスキューを管理する装置。
【請求項５】
請求項１から４のいずれかに記載の装置において、前記少なくともひとつのクロックメッシュは、複数のクロックメッシュを含むことを特徴とするクロックスキューを管理する装置。
【請求項６】
請求項１から５のいずれかに記載の装置において、最終段のバッファは、
第１の信号を受け、第２の周波数を有する第２の信号を提供する分周器と、
第２の信号を第１の信号と同期せしめる同期回路と、
を備えることを特徴とする、クロックスキューを管理する装置。
【請求項７】
請求項６に記載の装置において、分周器はフリップフロップ回路を含み、このフリップフロップ回路は、第１の信号を受け、これを所定の分周値で分周し、第２の周波数を有する第２の信号を同期回路へ供給することを特徴とする、クロックスキューを管理する装置。
【請求項８】
請求項６または７に記載の装置において、同期回路はデジタル論理回路を含み、このデジタル論理回路は、第１および第２の信号を受け、これら第１および第２の信号に少なくともひとつの論理演算を施し、出力として、同期処理後の第２の信号を提供することを特徴とする、クロックスキューを管理する装置。
【請求項９】
請求項８に記載の装置において、デジタル論理回路は、少なくとも、ＡＮＤゲート、ＮＡＮＤゲート、ＯＲゲート、ＮＯＲゲートのいずれかを含むことを特徴とする、クロックスキューを管理する装置。
【請求項１０】
請求項１から９のいずれかに記載の装置において、第２の周波数は第１の周波数よりも低いことを特徴とする、クロックスキューを管理する装置。
【請求項１１】
請求項６から９のいずれかに記載の装置において、分周器は、同期処理後の第２の信号を前記少なくともひとつの別のクロックメッシュへの伝搬を停止できるよう構成されていることを特徴とする、クロックスキューを管理する装置。
【請求項１２】
請求項６から９のいずれかに記載の装置において、同期回路は、
ａ）第２の信号の上昇エッジを第１の信号の上昇エッジに同期せしめるか、
ｂ）第２の信号の下降エッジを第１の信号の下降エッジに同期せしめるか、
ｃ）第２の信号の上昇エッジを第１の信号の下降エッジに同期せしめるか、
ｄ）第２の信号の下降エッジを第１の信号の上昇エッジに同期せしめるか、
のいずれかを実施するよう構成されていることを特徴とする、クロックスキューを管理する装置。  
【請求項１３】
クロックスキューを管理する方法であって、
第１の周波数を有する第１の信号を提供するステップと、
クロックツリーを介して、第１の信号を本装置の少なくともひとつのクロックメッシュへ伝搬せしめるステップと、
第２の周波数を有する第２の信号を生成するステップと、
第２の信号を第１の信号と同期せしめるステップと、
同期処理後の第２の信号を本装置の少なくともひとつの別のクロックメッシュへ伝搬せしめるステップと、
を備えることを特徴とする、クロックスキューを管理する方法。
【請求項１４】
請求項１３に記載の方法において、第２の信号を生成するステップは、所定の分周値によって第１の信号を分周することを特徴とする、クロックスキューを管理する方法。
【請求項１５】
請求項１４に記載の方法において、分周値は約２であることを特徴とする、クロックスキューを管理する方法。
【請求項１６】
請求項１３から１５のいずれかに記載の方法において、同期せしめるステップは、デジタル論理回路を用いて第２の信号を第１の信号に同期せしめることを特徴とする、クロックスキューを管理する方法。
【請求項１７】
請求項１６に記載の方法において、デジタル論理回路を用いて同期せしめるステップは、
第１および第２の信号を受け取るステップと、
第１および第２の信号に少なくともひとつの論理演算を施すステップと、
デジタル論理回路の出力として、同期処理後の第２の信号を提供するステップと、
を含むことを特徴とする、クロックスキューを管理する方法。
【請求項１８】
請求項１６または１７に記載の方法において、デジタル論理回路は、少なくとも、ＡＮＤゲート、ＮＡＮＤゲート、ＯＲゲート、ＮＯＲゲートのいずれかを含むことを特徴とする、クロックスキューを管理する方法。
【請求項１９】
請求項に記載の方法において、分周するステップは、同期処理後の第２の信号の前記少なくともひとつの別のクロックメッシュへの伝搬を停止することを特徴とする、クロックスキューを管理する方法。
【請求項２０】
請求項１３から１９のいずれかに記載の方法において、同期せしめるステップは、
ａ）第２の信号の上昇エッジを第１の信号の上昇エッジに同期せしめるか、
ｂ）第２の信号の下降エッジを第１の信号の下降エッジに同期せしめるか、
ｃ）第２の信号の上昇エッジを第１の信号の下降エッジに同期せしめるか、
ｄ）第２の信号の下降エッジを第１の信号の上昇エッジに同期せしめるか、
のいずれかを実施することを特徴とする、クロックスキューを管理する方法。  
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はクロックスキューを管理する技術に関し、とくに、ＬＳＩの異なる個所へ異なる周波数のクロックを供給するために個別にクロックメッシュが利用されるときのクロックスキューを管理する技術に関する。
【背景技術】
【０００２】
システムクロック信号は、例えばＬＳＩ回路を利用して実装されるデジタル回路において、なんらかの論理機能を同期実行する際に利用される。例えば、超ディープサブミクロン（UDSM)マイクロプロセッサは、論理機能を同期実行するためにシステムクロック信号を用いるデジタル回路を採用する。これらのマイクロプロセッサは１ギガヘルツ以上の周波数のシステムクロックで動作する。任意のＬＳＩ回路のシステムクロック信号は、デジタル回路の多数の異なる個所で使われるために、多数の経路へ分岐することが多い。
【０００３】
理想的には、デジタル回路の異なる個所において、システムクロック信号は全く同一のタイミング特性をもち、それらの個所が正確に同期して動作すべきである。しかし、実際には、デジタル回路のいろいろなポイントにおけるシステムクロック信号は、異なる上昇エッジおよび／または下降エッジ（すなわち信号遷移）、異なるデューティサイクルおよび／または異なる周波数というような、異なるタイミング特性を示す。こうした理想的ではない特性は、クロックジッタまたはクロックスキューと呼ばれる。
【０００４】
クロックジッタは、システムクロック信号を生成する際に生じる不正確さに関する。クロックジッタに起因するシステムクロック信号の理想的ではない特性は、システムクロック信号が回路のいろいろな個所にどう分配されていても、ＬＳＩ回路の全体に同じ影響を及ぼす。
【０００５】
クロックスキューは、システムクロック信号を多数の経路に分岐させ、デジタル回路の異なる個所へクロックを届けるために採用される分配技術のためにシステムクロック信号に混入する不正確さに関する。
【０００６】
クロックスキューの原因は、静的なものと動的なものに分けられる。静的な原因は、ＬＳＩ回路の設計または製造プロセスにおいて生じ、ＬＳＩ回路の動作状態とは関係がない。一方、動的な原因は、ＬＳＩ回路の動作状態によって生じるが、ＬＳＩ回路の設計または製造プロセスの要因の関数になっているものもある。
【０００７】
静的な原因は、（ｉ）トランジスタの負荷の容量（例えばゲート負荷の容量）のばらつき、（ｉｉ）回路の接続部分におけるＲＣ遅延（例えば配線の長さと幅の非対称）、（ｉｉｉ）配線間の相互結合容量（例えば配線間容量）のばらつきまたは非対称、（ｉｖ）半導体プロセスのばらつき（例えばトランジスタのしきい値電圧のばらつき、トランジスタのオン抵抗のばらつき、配線のばらつき、バイアスおよびコンタクトのＲＣのばらつき）、を含む。
【０００８】
動的な原因は、（ｉ）配線間の容量に起因する、配線の長さ方向における結合、（ｉｉ）配線間の誘導に起因する、配線の長さ方向における結合、（ｉｉｉ）電流のリターンパスに起因する相互結合、（ｉｖ）温度のばらつき、（ｖ）ＶＤＤ（電源電圧）とＶＳＳ（接地電圧）のばらつき、例えばＤＣ（直流）動作電圧のばらつき、を含む。残念ながら、クロックスキューに起因するシステムクロック信号のタイミング特性のばらつきによって、ＬＳＩ回路内のデジタル回路に好ましくない誤動作が発生する。この問題は、サイズ（すなわち論理ゲートの数とそれに対応する回路面積）が大きくなり、および／またはシステムクロック信号の周波数が高くなるほど悪化する。
【０００９】
クロックスキューの好ましくない影響を改善するために様々な技術が開発され、利用されてきた。そうした技術は、（ｉ）クロックバーの利用（すなわちＬＳＩ回路の様々な個所へシステムクロックを伝達するための比較的広いバーの利用）、（ｉｉ）ＲＣ遅延のバランスをとる技術（すなわちＲＣ遅延特性に見合うように配線各部の位置決めを工夫する配線技術）、（ｉｉｉ）システムクロック信号を分配するためのグリッド構造の利用、（ｉｖ）ＬＳＩ回路を領域へ分割する階層的構造の利用、（ｖ）システムクロック信号を補償するためのアクティブフィードバックの利用、（ｖｉ）ＬＳＩ回路の様々な個所でローカルの発振器を利用し、ＬＳＩ回路全体の共振を利用すること、（ｖｉｉ）配線ループの共振の利用、などを含む。しかし、いろいろな理由により、これらの技術はクロックスキューの問題を十分に解決するには至っていない。
【００１０】
図１は、従来の技術により、クロックツリー１０４を介してクロックメッシュ１０６へシステムクロック信号が分配される回路１００の回路図である。信号がＰＬＬ（位相ロックループ）、ＯＳＣ（発振器）、またはその他の信号源１０２に現れた後、その信号は、クロックメッシュ１０６へ到達する前にクロックツリー１０４内でいくつかの可能な経路に沿って分岐する。回路１００内の様々なポイントは、上述の理由でクロックスキューの影響を受けることになる。
【００１１】
図２は別の回路２００の回路図である。この回路２００では、異なる周波数をもつふたつの個別のクロック信号が、それぞれ個別のクロックツリー２０４、２１４に沿ってメッシュ２０６、２１６に分配される。クロックスキューの問題は、異なるクロックの周波数を回路の異なる個所へ伝達するために個別のクロックツリーと個別のクロックメッシュが利用されるとき顕著になる。
【００１２】
図２は４ギガヘルツのクロックメッシュ２０６と２ギガヘルツのクロックメッシュ２１６を従来の手法で実装した様子を示す。回路２００はそのために、周波数を１／２にする分周器２１２を４ギガヘルツの発振器に接続するとともに、個別のクロックツリー２０４、２１４を導入し、それぞれ４ギガヘルツと２ギガヘルツのクロック信号を４ギガヘルツのクロックメッシュ２０６と２ギガヘルツのクロックメッシュ２１６へ伝達させている。この構成により、ふたつの信号の同期ポイントは、２ギガヘルツの信号を生成するために４ギガヘルツの信号が分周器２１２へ投入されている個所となる。このポイント以降、ふたつの信号はそれぞれ個別のクロックツリーに沿ってそれぞれのクロックメッシュへ伝搬するため、クロックスキューは次第に悪化する。信号それぞれの配線長とそれが通過するデバイスによって、信号の伝搬速度に食い違いが混入しうるためである。
【００１３】
図３は、図２の回路内で生じるクロックスキューを示すタイミング図である。グラフ３０２は発振器２０２の出力端子における４ギガヘルツの信号をプロットしたものである。グラフ３０４は分周器２１２の出力端子における、４ギガヘルツの信号から生成された２ギガヘルツの信号を理想的な条件下でプロットしたものである。グラフ３０６とグラフ３０８は、クロックメッシュ２１６内の異なるポイントに現れうる２ギガヘルツの信号をプロットしたものである。グラフ３０６とグラフ３０８で示される２ギガヘルツの信号のクロックスキューは、グラフ３０２で示される４ギガヘルツの信号との対比から明らかである。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
個別のメッシュ間に生じるクロックスキューを軽減するための従来の技術は非常に複雑である。したがって、異なる周波数で動作するクロックメッシュ間のクロックスキューに対し、より単純な解決方法が望まれている。
【課題を解決するための手段】
【００１５】
本発明のある態様は、クロックスキューを管理する装置であって、第１の周波数を有する第１の信号を供給する信号生成器と、第１の信号を本装置の少なくともひとつのクロックメッシュへ伝搬せしめるクロックツリーと、第１の信号を受け、第２の周波数を有する第２の信号を提供し、第２の信号を第１の信号と同期せしめ、同期処理後の第２の信号を本装置の少なくともひとつの別のクロックメッシュへ伝搬せしめる最終段のバッファと、を備える。
【００１６】
最終段のバッファは、第１の信号を所定の分周値で分周することによって、第２の周波数をもつ第２の信号を提供してもよい。少なくともひとつのクロックツリーは信号生成器に接続されていてもよい。前記少なくともひとつのクロックメッシュは、クロックツリーに接続されていてもよい。前記少なくともひとつのクロックメッシュは、複数のクロックメッシュを含んでもよい。最終段のバッファは、第１の信号を受け、第２の周波数を有する第２の信号を提供する分周器と、第２の信号を第１の信号と同期せしめる同期回路と、を備えてもよい。
【００１７】
分周器はフリップフロップ回路を含んでもよく、その場合、このフリップフロップ回路は、第１の信号を受け、これを所定の分周値で分周し、第２の周波数を有する第２の信号を同期回路へ供給してもよい。同期回路はデジタル論理回路を含んでもよく、その場合、このデジタル論理回路は、第１および第２の信号を受け、これら第１および第２の信号に少なくともひとつの論理演算を施し、出力として、同期処理後の第２の信号を提供してもよい。
【００１８】
デジタル論理回路は、少なくとも、ＡＮＤゲート、ＮＡＮＤゲート、ＯＲゲート、ＮＯＲゲートのいずれかを含んでもよい。また、第２の周波数は第１の周波数よりも低くてもよい。分周器は、同期処理後の第２の信号を前記少なくともひとつの別のクロックメッシュへの伝搬を停止ないし遮断できるよう構成されていてもよい。同期回路は、ａ）第２の信号の上昇エッジを第１の信号の上昇エッジに同期せしめるか、ｂ）第２の信号の下降エッジを第１の信号の下降エッジに同期せしめるか、ｃ）第２の信号の上昇エッジを第１の信号の下降エッジに同期せしめるか、ｄ）第２の信号の下降エッジを第１の信号の上昇エッジに同期せしめるか、のいずれかを実施するよう構成されていてもよい。
【００１９】
本発明の別の態様は、クロックスキューを管理する方法であって、第１の周波数を有する第１の信号を提供するステップと、クロックツリーを介して、第１の信号を本装置の少なくともひとつのクロックメッシュへ伝搬せしめるステップと、第２の周波数を有する第２の信号を生成するステップと、第２の信号を第１の信号と同期せしめるステップと、同期処理後の第２の信号を本装置の少なくともひとつの別のクロックメッシュへ伝搬せしめるステップと、を備える。第２の信号を生成するステップは、所定の分周値によって第１の信号を分周してもよく、分周値は例えば約２である。
【００２０】
同期せしめるステップは、デジタル論理回路を用いて第２の信号を第１の信号に同期せしめてもよい。このデジタル論理回路を用いて同期せしめるステップは、第１および第２の信号を受け取るステップと、第１および第２の信号に少なくともひとつの論理演算を施すステップと、デジタル論理回路の出力として、同期処理後の第２の信号を提供するステップと、を含んでもよい。
【００２１】
デジタル論理回路は、少なくとも、ＡＮＤゲート、ＮＡＮＤゲート、ＯＲゲート、ＮＯＲゲートのいずれかを含んでもよい。分周するステップは、同期処理後の第２の信号の前記少なくともひとつの別のクロックメッシュへの伝搬を停止ないし遮断してもよい。また、同期せしめるステップは、ａ）第２の信号の上昇エッジを第１の信号の上昇エッジに同期せしめるか、ｂ）第２の信号の下降エッジを第１の信号の下降エッジに同期せしめるか、ｃ）第２の信号の上昇エッジを第１の信号の下降エッジに同期せしめるか、ｄ）第２の信号の下降エッジを第１の信号の上昇エッジに同期せしめるか、のいずれかを実施してもよい。
【００２２】
以上の各ステップを入れ替えたり、方法と装置の間で表現を一部または全部入れ替え、または追加したり、表現をコンピュータプログラム、記録媒体等に変更したものもまた、本発明として有効である。
【発明の効果】
【００２３】
本発明により、複数のクロック信号を伝搬せしめる際、それらのクロックスキューを低減することができる。
【発明を実施するための最良の形態】
【００２４】
実施の形態において、信号生成器は、周期性のある信号を生成する能力のある、ＰＬＬ、発振器、その他のデバイスを利用して実装される。「最終段のバッファ」は、クロックツリーとクロックメッシュの接続部分ないしその付近に配置されるクロックバッファとするが、それに限る趣旨ではない。以下、図面では同様の構成には同様の符号が与えられている。また、図４には、ＬＳＩ回路の例として、半導体デバイス４００が描かれている。
【００２５】
図４は、実施の形態に係る回路４００を示す。回路４００はＰＬＬ、発振器その他のクロック源４０２と、クロックツリー４０４と、クロックメッシュ４１６を含む。クロック源４０２は、周期的な信号を供給する既知のデバイスである。クロックツリー４０４は導電性部材４０９と、クロックバッファ４２２と、第１の最終段のバッファ４０８、第２の最終段のバッファ４１８のネットワークを含み、第１のクロック信号４１０をクロックメッシュ４０６、４１６の複数ポイントへと駆動する。
【００２６】
クロックバッファ４２２、最終段のバッファ４０８はインバータまたは他の適当なデジタル論理デバイスである。第２の最終段のバッファ４１８は図５で後述する。クロックメッシュ４０６、４１６はＬＳＩ回路のいろいろな回路部分へクロック信号を伝達するグリッドである。クロックメッシュ４０６、４１６は、好ましくは電気的に分離され、異なるクロック信号を伝達するように構成される。
【００２７】
クロック源４０２からの第１のクロック信号４１０は、クロックツリー４０４に沿って伝搬し、実施の形態に係る回路４００内の所定のポイントで分周され、第２の周波数を有する第２のクロック信号４２０が提供される。第１のクロック信号４１０は４ギガヘルツでクロックツリー４０４に沿って伝搬し、第１の最終段のバッファ４０８、第２の最終段のバッファ４１８へ向けて分岐する。第１の最終段のバッファ４０８、第２の最終段のバッファ４１８の構成は、これらのバッファのそれぞれから出力される周波数を決めるために、制御可能とすることが望ましい。
【００２８】
ある実施の形態では、第１の最終段のバッファ４０８は第１のクロック信号４１０の周波数を変化させず、発振器４０２から現れる第１のクロック信号４１０をクロックメッシュ４０６へ伝送する。一方、第２の最終段のバッファ４１８は分周器によって所定の分周値で第１のクロック信号４１０の周波数を分周し、第２のクロック信号４２０を供給するよう動作することが望ましい。第２の最終段のバッファ４１８はまた、第２のクロック信号４２０と第１のクロック信号４１０が同期するよう動作することが望ましい。このように、第１のクロック信号４１０とは異なる周波数をもちつつも、それと同期する第２のクロック信号４２０をクロックメッシュ４１６へ供給することができる。
【００２９】
ある実施の形態では、第１のクロック信号４１０は４ギガヘルツの周波数で、第２の最終段のバッファ４１８内の分周器の分周値は「２」であり、第２のクロック信号４２０はそのため２ギガヘルツの周波数となる。しかし、もちろん、第１のクロック信号４１０の周波数は４ギガヘルツより高くても低くてもよいし、第２の最終段のバッファ４１８内の分周器の分周値は２より高くても低くてもよい。例えば、分周値は約２でもよいし、３、４、・・・でもよく、その場合、第１のクロック信号４１０に対して第２のクロック信号４２０の周波数が低くなっていく。あるいは、分周値を非常に大きな値とし、分周後の周波数をゼロにするか、またはそれに近づけることにより、クロックメッシュ４１６に対するクロック信号の供給を実質的に停止ないし遮断することもできる。本発明はそのような種々の変形例を含む。このように、回路４００内における信号伝搬が進んだ段階で第２のクロック信号４２０を第１のクロック信号４１０へ同期させることは、これらの信号間のクロックスキューを最小にするよう動作することが望ましい。
【００３０】
この実施の形態で第２の最終段のバッファ４１８が置かれている特定の位置、すなわち周波数分周と同期が発生する特定の位置は、望ましい位置ではあるが、必須というわけではない。信号の同期は、回路４００内で２個所以上に実装されてもよい。さらに、信号の同期は、異なる周波数の信号を含む場合に限る必要はなく、同一または十分同一に近い周波数をもつ信号どうしについて実施されてもよい。
【００３１】
図５は、図４の第２の最終段のバッファ４１８を利用するためにふさわしい回路５００のブロック図、図６は、図５の回路５００のある特定されたポイントにおいて、信号を時間領域で表示したタイミング図である。回路５００は分周回路５０８と同期回路５１０を含む。この実施の形態では、第１のクロック信号である４ギガヘルツの高周波信号５０２は、分周回路５０８と同期回路５１０へ入力される。高周波信号５０２の周波数は、図４の第２の最終段のバッファ４１８へ入力される高周波クロック信号と一致していてもよい。
【００３２】
分周回路５０８は、高周波信号５０２の周波数を分周器の分周値で分周し、分周の結果に当たる周波数をもつ出力信号（第２のクロック信号である低周波信号５０４）を生成するよう動作する。高周波信号５０２と低周波信号５０４は、同期回路５１０へ入力される。高周波信号５０２は４ギガヘルツ、分周値は「２」、低周波信号５０４は２ギガヘルツとする。
【００３３】
同期回路５１０は、低周波信号５０４を高周波信号５０２に同期させ、同期処理後の低周波信号５０４としての出力信号５０６を生成する。出力信号５０６は図４の第２のクロック信号４２０に一致してもよい。後述するように、同期回路５１０は低周波信号５０４の少なくともひとつの特性を高周波信号５０２の対応する特性と同期させ、出力信号５０６を生成するよう動作する。例えば、出力信号５０６の上昇エッジを高周波信号５０２の上昇エッジと同期させてもよい。
【００３４】
同期回路５１０は出力信号５０６を生成する際、低周波信号５０４の周波数を変化させないことが望ましいが、もちろん、出力信号５０６の周波数が低周波信号５０４の周波数と違ってもよい。回路５００が内蔵される、より大きい回路の必要性に応じ、同期回路５１０から出力された出力信号５０６はインバータ、バッファ、その他の回路や素子に入力されてもよい。
【００３５】
以上の分周回路５０８および同期回路５１０の機能は、１以上のデジタル論理ゲートによって実現できる。例えば、分周回路５０８は１以上のフリップフロップ回路で実装できる。同期回路５１０は１以上の論理ゲートで実装できる。
【００３６】
図６は、特定の分周回路５０８および同期回路５１０の実装を想定したときの高周波信号５０２、低周波信号５０４、出力信号５０６の時間領域におけるプロット図である。低周波信号５０４の周波数は高周波信号５０２のそれの約半分である。しかし、分周回路の動作時間のために、高周波信号５０２と低周波信号５０４の上昇エッジは十分に同時であるとはいえない。同期回路５１０のために、出力信号５０６の上昇エッジは高周波信号５０２の上昇エッジとほぼ同期している。上昇エッジ間のわずかな遅延は、同期回路５１０を通る高周波信号５０２と低周波信号５０４の伝搬遅延に起因する。しかし、この遅延の量は同期回路の設計によってコントロールできる。この実施の形態では、同期の対象は高周波信号５０２と出力信号５０６の上昇エッジであり、そのためそれらの入力信号にＡＮＤ演算を施す。同期を目的として、他にＯＲ、ＮＯＲ、ＮＡＮＤ演算も採用できるが、もちろんそれらに限定する必要はない。
【００３７】
図７は、図５の周波数分周および信号同期回路５００の実装に好適な回路７００の回路図である。図６の同期処理は高周波信号５０２と低周波信号５０４を入力し、出力信号５０６を出力する論理ＡＮＤ演算に対応する。回路７００は、分周回路７０８とＡＮＤゲート７１０を含む。分周回路７０８は、フリップフロップ回路で実装でき、高周波信号５０２の周波数を分周器の分周値で分周し、分周の結果に当たる周波数をもつ低周波信号５０４を生成するよう動作する。ＡＮＤゲート７１０は高周波信号５０２と低周波信号５０４を入力し、出力信号５０６を出力する通常のデジタル論理ゲートでよい。
【００３８】
回路７００の動作は、ＡＮＤゲート７１０が同期処理を実行している点を除き、図５の回路５００の動作と実質的に同じである。ＡＮＤゲート７１０の出力はＡＮＤゲートの真理値表にしたがい、両入力がともにハイのときにかぎりハイを出力する。そのため、図６に示すように、出力信号５０６は高周波信号５０２と低周波信号５０４に論理ＡＮＤ演算が施されたものとなる。出力信号５０６の周波数は低周波信号５０４と同じであり、上昇エッジも高周波信号５０２のそれに同期する。
【００３９】
もちろん、図５の回路５００の別の例として、高周波信号５０２と出力信号５０６の下降エッジを同期させるものであってもよい。さらに別の例として、高周波信号５０２の上昇エッジと出力信号５０６の下降エッジを同期させてもよい。また、高周波信号５０２の下降エッジを出力信号５０６の上昇エッジに同期させることもできる。
【００４０】
分周回路７０８にフリップフロップを用いる場合、上昇エッジトリガタイプと下降エッジトリガタイプがあり、デジタル論理ゲートにも反転タイプと非反転タイプがある。これらの組合せにより、高周波信号５０２のいずれのエッジと出力信号５０６のいずれのエッジを同期させるかを選択することができる。
【００４１】
図８は本発明の別の実施の形態に係る回路８００を示す。回路８００は第１の複数のインバータ８０１、分周回路８０８、ＮＡＮＤゲート８１０、および第２の複数のインバータ８１２を含む。第１の複数のインバータ８０１は、波形整形、バッファサイズの要請、タイミング調整、物理的な設計の要請、その他設計上の要請のためのもので、複数のバッファを示している。別の例として、複数の第１のインバータ８０１は非反転型のバッファに置き換えることもできる。分周回路８０８は、高周波信号８０２の周波数を分周器の分周値で分周し、分周の結果に当たる周波数をもつ低周波信号８０４を生成するよう動作する点で図７の分周回路７０８と同様である。
【００４２】
ＮＡＮＤゲート８１０は通常のデジタル論理ゲートであり、高周波信号８０２と低周波信号８０４を入力し、低周波信号８０４の同期処理後の出力信号８０６を出力する。ＮＡＮＤゲート８１０は、ＮＡＮＤゲートの真理値表にしたがい、両入力がともにハイのときにかぎりローを出力する。そのため、出力信号８０６の周波数は低周波信号８０４と同じであり、高周波信号８０２に同期する。この実施の形態では、出力信号８０６の下降エッジが高周波信号８０２の上昇エッジと同期される。出力信号８０６は第２の複数のインバータ８１２へ入力される。
【００４３】
第２の複数のインバータ８１２は、波形整形、バッファサイズの要請、タイミング調整、物理的な設計の要請、その他設計上の要請のためのもので、複数のバッファを示している。別の例として、インバータ８１２は非反転型のバッファに置き換えることもできる。
【００４４】
図９は本発明のさらに別の実施の形態に係る回路９００を示す。回路９００は第１の複数のインバータ９０１、分周器９０８、ＮＯＲゲート９１０、および第２の複数のインバータ９１２を含む。第１の複数のインバータ９０１は、波形整形、バッファサイズの要請、タイミング調整、物理的な設計の要請、その他設計上の要請のためのもので、所定数のバッファを示している。別の例として、第１の複数のインバータ９０１は非反転型のバッファに置き換えることもできる。
【００４５】
分周器９０８は、高周波信号９０２の周波数を分周器の分周値で分周し、分周の結果に当たる周波数をもつ低周波信号９０４を生成するよう動作する点で図７の分周回路７０８と同様である。
【００４６】
ＮＯＲゲート９１０は高周波信号９０２と低周波信号９０４を入力し、出力信号９０６を出力する通常のデジタル論理ゲートである。ＮＯＲゲート９１０は、ＮＯＲゲートの真理値表にしたがい、両入力がともにローのときにかぎりハイを出力する。そのため、出力信号９０６の周波数は低周波信号９０４と同じであり、高周波信号９０２に同期する。この実施の形態では、出力信号９０６の上昇エッジが高周波信号９０２の下降エッジと同期される。
【００４７】
出力信号９０６は第２の複数のインバータ９１２へ入力される。第２の複数のインバータ９１２は、波形整形、バッファサイズの要請、タイミング調整、物理的な設計の要請、その他設計上の要請のためのもので、複数のバッファを示している。別の例として、第２の複数のインバータ９１２は非反転型のバッファに置き換えることもできる。
【００４８】
なお、ＮＯＲゲート９１０をＯＲゲート（図示せず）に置き換えることにより、出力信号９０６の極性が反転する。出力信号９０６を利用する後段の回路に合わせてＮＯＲゲート９１０またはＯＲゲートを選択すればよい。
【００４９】
以上、実施の形態に係る方法および装置を説明した。これらの方法や装置は、既知の技術、例えば標準的なデジタル回路、アナログ回路、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、その他、ソフトウエアおよび／またはファームウェアプログラムを実行可能な任意のプロセッサ、プログラマブルアレイ論理（ＰＡＬ）回路またはシステム、ないし以上の現在利用可能なデバイスおよび／または将来開発されるべきデバイスの任意の組合せによって実現できる。任意の実施の形態は、ＬＳＩ回路内のデジタル回路として実現できる。
【００５０】
以上の本発明を実施の形態をもとに説明した。これらの実施の形態は例示に過ぎず、当業者にはさまざまな変形技術も可能である。本発明はそうした変形技術も含むものと解釈されるべきである。
【図面の簡単な説明】
【００５１】
【図１】従来の技術により、クロックツリーを介して単一のクロック信号をクロックメッシュに伝達する回路を示す回路図である。
【図２】異なる周波数をもつふたつのクロック信号を個別のクロックツリーに沿って異なるクロックメッシュへ分配する回路を示す回路図である。
【図３】図２の回路内で信号間に生じるクロックスキューを示すタイミング図である。
【図４】第１の信号がＰＬＬ、発振器その他の信号源から出て、クロックツリーに沿って伝搬するとともに、実施の形態に係る回路内の所定のポイントで分周され、第２の周波数を有する第２の信号が提供される回路を示す回路図である。
【図５】実施の形態に係る周波数分周および信号同期を利用する回路を示すブロック図である。
【図６】図５の回路内の特定のポイントにおいて、時間領域における信号の様子を示すタイミング図である。
【図７】本発明の実施の形態に係る周波数分周および信号同期を実装した回路を示す回路図である。
【図８】本発明の別の実施の形態に係る信号同期のための回路を示す回路図である。
【図９】本発明の別の実施の形態に係る信号同期のための回路を示す回路図である。
【符号の説明】
【００５２】
４００、５００、７００、８００、９００  実施の形態に係る回路、  ４０２  発振器またはクロック源、  ４０４  クロックツリー、  ４０６、４１６  クロックメッシュ、  ４０８  第１の最終段のバッファ、  ４１０  第１のクロック信号、  ４１８  第２の最終段のバッファ、  ４２０  第２のクロック信号、  ５０８、７０８、８０８  分周回路、  ５０２  高周波信号、  ５０４  低周波信号、  ５０６  出力信号、  ５１０  同期回路、  ７１０  ＡＮＤゲート、  ８０１、９０１  第１の複数のインバータ、  ８１０  ＮＡＮＤゲート、  ８１２、９１２  第２の複数のインバータ、  ９１０  ＮＯＲゲート９１０。 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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