(57)【要約】【課題】選択したアナログ階調電圧を規定の時間内に出力できるデコーダ回路を提供する。【解決手段】階調電圧入力端子と入力信号端子とを有し、入力信号端子に入力される入力信号に応じて階調電圧入力端子から入力される複数の階調電圧のうち所定の階調電圧をトランジスタによって選択し、所定の階調電圧を出力端子に出力するデコーダ回路であって、入力信号に基づいた高電圧または低電圧のいずれかが印加されるゲートと、所定の階調電圧または、所定の階調電圧に順ずる階調電圧が印加されるソースとからなる複数の第１導電型のトランジスを有する第１の選択回路と、第１導電型のトランジスタに印加される所定の階調電圧が印加されるソースと、前記入力信号に基づいた高電圧または低電圧のいずれかが印加されるゲートとを有する複数の第２導電型のトランジスタからなる第２の選択回路とを有する。【選択図】    図１１
2007271980.tif 000002
【特許請求の範囲】
【請求項１】
階調電圧入力端子と入力信号端子とを有し、前記入力信号端子に入力される入力信号に応じて前記階調電圧入力端子から入力される複数の階調電圧のうち所定の階調電圧をトランジスタによって選択し、前記所定の階調電圧を出力端子に出力するデコーダ回路であって、
前記入力信号に基づいた高電圧または低電圧のいずれかが印加されるゲートと、前記所定の階調電圧または、前記所定の階調電圧に順ずる階調電圧が印加されるソースとからなる複数の第１導電型のトランジスを有する第１の選択回路と、
前記第１導電型のトランジスタに印加される前記所定の階調電圧が印加されるソースと、前記入力信号に基づいた高電圧または低電圧のいずれかが印加されるゲートとを有する複数の第２導電型のトランジスタからなる第２の選択回路と、
を有するデコーダ回路。
【請求項２】
前記第２導電型のトランジスタのゲートに印加されるのは、前記入力信号の反転信号であることを特徴とする請求項１に記載のデコーダ回路。
【請求項３】
前記第１導電型は、Ｐ型であり、前記第２導電型は、Ｎ型であることを特徴とする請求項１に記載のデコーダ回路。
【請求項４】
前記第１の選択回路と前記第２の選択回路とは、各々出力を有し、前記第１の選択回路の出力及び前記第２の選択回路出力は各々前記出力端子に接続されていることを特徴とする請求項１に記載のデコーダ回路。
【請求項５】
前記階調電圧入力端子と前記出力端子に対して前記第１導電型トランジスタと前記第２導電型トランジスタとは、並列に接続されていることを特徴とする請求項４に記載のデコーダ回路。
【請求項６】
前記入力信号は、ｎビットの信号で構成され、前記階調電圧入力端子と前記出力端子間には、前記第１導電型のトランジスタがｎ個直列に接続されていることを特徴とする請求項１に記載のデコーダ回路。
【請求項７】
前記階調電圧入力端子と前記出力端子間には、前記第２導電型のトランジスタがｎ個直列に接続されていることを特徴とする請求項６に記載のデコーダ回路。
【請求項８】
前記階調電圧は、共通電圧に対して正極電圧と負極電圧とを有し、前記第１及び第２の選択回路に印加される電圧は、同極の前記階調電圧であることを特徴とする請求項１に記載のデコーダ回路。
【請求項９】
前記第１の選択回路及び前記第２の選択回路は、前記階調電圧のうち、同一の前記所定の階調電圧を選択することを特徴とする請求項１に記載のデコーダ回路。
【請求項１０】
前記入力信号はｎビットの信号で構成されると共に、Ｎ階調のうちいずれかを示すものであって、
前記第１の選択回路は、前記入力信号に基づいて、前記階調電圧を選択し、
前記第２の選択回路は、Ｎ階調のうち、所定のＭ階調（Ｍ＜Ｎ）が選択された場合にのみ、前記入力信号に基づいた前記階調電圧を選択することを特徴とする請求項１に記載のデコーダ回路。
【請求項１１】
前記第１導電型のトランジスタは、第１導電型の基板に形成された第２導電型の領域に形成されていることを特徴とする請求項１に記載のデコーダ回路。
【請求項１２】
階調電圧入力端子と入力信号端子とを有し、前記入力信号端子に入力されるｎビットの入力信号に応じて前記階調電圧入力端子から入力されるＮ階調の階調電圧のうち所定の階調電圧をトランジスタによって選択し、前記所定の階調電圧を出力端子に出力するデコーダ回路であって、
前記入力信号に基づいた高電圧または低電圧のいずれかが印加されるゲートと、前記所定の階調電圧または、前記所定の階調電圧に順ずる階調電圧が印加されるソースとからなる複数の第１導電型のトランジスを有し、
前記複数の第１導電型のトランジスタは、第１の第２導電型ウェルに形成された第１トランジスタ群と第２の第２導電型ウェルに形成された第２トランジスタ群から構成され、
前記第１のトランジスタ群は、前記階調電圧のうち所定階調以上の階調電圧の選択を行う第３の選択回路を構成し、
前記第２のトランジスタ群は、前記階調電圧のうち所定階調以下の階調電圧の選択を行う第４の選択回路を構成し、
前記第１の第２導電型ウェルと前記第２の第２導電型ウェルとは、異なる電圧に接続されていることを特徴とするデコーダ回路。
【請求項１３】
電源電圧とグランドから抵抗分圧により電圧を生成する電圧生成回路とを有し、
前記第１の第２導電型ウェルは、前記電源電圧に接続され、
前記第２の第２導電型ウェルは、前記電圧生成回路の出力電圧に接続されることを特徴とする請求項１２に記載のデコーダ回路。
【請求項１４】
前記電圧生成回路の前記出力電圧は、中間階調に相当する電圧であることを特徴とする請求項１３に記載のデコーダ回路。
【請求項１５】
電源電圧を前記第１の第２導電型ウェルに接続し、
前記Ｎ階調に相当する階調電圧を前記第２の第２導電型ウェルに接続することを特徴とする請求項１２に記載のデコーダ回路。
【請求項１６】
前記中間階調に相当する階調電圧を増幅器を介して前記第２の第２導電型ウェルに接続することを特徴とする請求項１５に記載のデコーダ回路。
【請求項１７】
中間階調に相当する階調電圧を入力とすると共に、２つの電流源が並列に接続された電流制御付き増幅器と、前記中間階調近傍の階調電圧であって、前記中間階調に相当する電圧より低い電圧と、前記電流制御付き増幅器の出力電圧とを入力とし、前記電流制御付き増幅器の電流を制御する比較器とを有し、前記電流機能付き増幅器の出力電圧が前記中間階調に相当する電圧より低い電圧より低い場合には、前記電流制御付き増幅器の２つの電流源が動作し、前記中間階調に相当する電圧より低い電圧より高い場合には、前記電流制御付き増幅器のうち一方の電流源が動作する電圧生成回路を有し、
前記第１の第２導電型ウェルは、前記電源電圧に接続され、
前記第２の第２導電型ウェルは、前記電圧生成回路の出力電圧に接続されることを特徴とする請求項１２に記載のデコーダ回路。
【請求項１８】
前記第１の第２導電型ウェルは、前記電源電圧に接続され、
前記第２の第２導電型ウェルは、所定の階調電圧に接続されることを特徴とする請求項１２に記載のデコーダ回路。
【請求項１９】
前記ｎビットの入力信号のうち最上位ビットに対応した電圧が印加され、前記第１の第２導電型ウェルに形成されると共に、前記第２のトランジスタ群の出力と前記出力端子との間に電気的に接続されるる第１の最上位第１導電型のトランジスタを有することを特徴とする請求項１２に記載のデコーダ回路。
【請求項２０】
前記第２のトランジスタ群の出力と前記出力端子との間に電気的に接続されると共に、前記第１の最上位第１導電型のトランジスタに並列に接続された第１の最上位第２導電型のトランジスタを有することを特徴とする請求項１９に記載のデコーダ回路。
【請求項２１】
前記ｎビットの入力信号のうち最上位ビットに対応した電圧が印加され、前記第１の第２導電型ウェルに形成されると共に、前記第１のトランジスタ群の出力と前記出力端子との間に電気的に接続されるる第２の最上位第１導電型のトランジスタを有することを特徴とする請求項１２に記載のデコーダ回路。
【請求項２２】
入力信号に応じた電圧が、前記第２の最上位第１導電型のトランジスタのゲートに印加される電圧よりも前記第１の最上位第１導電型のトランジスタ及び前記第１の最上位第２導電型のトランジスタのゲートに印加される電圧の方が遅いことを特徴とする請求項２１に記載のデコーダ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に液晶駆動用ソースドライバＬＳＩに使用されるアナログ階調電圧選択用デコーダ回路に関するものである。
【背景技術】
【０００２】
一般に、ＴＦＴ液晶駆動用ソースドライバＬＳＩは入力されるｎビットの信号から正極側と負極側でそれぞれ２ｎ（２のｎ乗）種類のアナログ階調電圧を選択し、出力している。このアナログ階調電圧を選択するための従来のデコーダ回路は、例えば図１、図２に示すような回路で構成される。  
【０００３】
図１、図２は正極側のアナログ階調電圧を選択するためのデコーダ回路であり、Ｎｗｅｌｌの電圧レベルをＮｗｅｌｌ毎に実現できるＮｗｅｌｌプロセスを前提としている。一般的にアナログ階調電圧は、階調電圧生成回路にてストリング抵抗等によって分圧されて生成され、デコーダ回路の階調電圧入力端子よりそれぞれ入力される。デコーダ回路は、６ビット〜１０ビットの入力信号から２６〜２１０（６４〜１０２４）種類のアナログ階調電圧を選択するのが一般的であるが、動作説明の容易さから４ビットと８ビットの場合で説明する。
【０００４】
図１は４本の入力信号の組み合わせにより、任意の１６種類のアナログ階調電圧を選択し、出力する４ビットデコーダ回路である。Ｉ０、Ｉ１、Ｉ２、Ｉ３はインバータ素子で、Ｉ０の入力はノードＧ０に出力はノードＧ０Ｂに接続され、Ｉ１の入力はノードＧ１に出力はノードＧ１Ｂに接続され、Ｉ２の入力はノードＧ２に出力はノードＧ２Ｂに接続され、Ｉ３の入力はノードＧ３に出力はノードＧ３Ｂに接続されている。すなわち、ノードＧ０ＢはノードＧ０の反転、ノードＧ１ＢはノードＧ１の反転、ノードＧ２ＢはノードＧ２の反転、ノードＧ３ＢはノードＧ３の反転を意味する。
【０００５】
ノードＶＨ０〜ＶＨ１５の１６本はアナログ階調電圧入力であり、それぞれＰＭＯＳトランジスタＰ０＿０〜Ｐ０＿１５のソースに接続されている。  Ｐ０＿０〜Ｐ０＿１５のうち、Ｐ０＿０、Ｐ０＿２、Ｐ０＿４、Ｐ０＿６、Ｐ０＿８、Ｐ０＿１０、Ｐ０＿１２、Ｐ０＿１４のゲートはノードＧ０に接続され、Ｐ０＿１、Ｐ０＿３、Ｐ０＿５、Ｐ０＿７、Ｐ０＿９、Ｐ０＿１１、Ｐ０＿１３、Ｐ０＿１５のゲートはノードＧ０Ｂに接続される。
【０００６】
ノードＮｅｔ１＿０はトランジスタＰ０＿０、Ｐ０＿１のドレインとＰ１＿０のソースに接続され、ノードＮｅｔ１＿１はトランジスタＰ０＿２、Ｐ０＿３のドレインとＰ１＿１のソースに接続され、ノードＮｅｔ１＿２はトランジスタＰ０＿４、Ｐ０＿５のドレインとＰ１＿２のソースに接続され、ノードＮｅｔ１＿３はトランジスタＰ０＿６、Ｐ０＿７のドレインとＰ１＿３のソースに接続され、ノードＮｅｔ１＿４はトランジスタＰ０＿８、Ｐ０＿９のドレインとＰ１＿４のソースに接続され、ノードＮｅｔ１＿５はトランジスタＰ０＿１０、Ｐ０＿１１のドレインとＰ１＿５のソースに接続され、ノードＮｅｔ１＿６はトランジスタＰ０＿１２、Ｐ０＿１３のドレインとＰ１＿６のソースに接続され、ノードＮｅｔ１＿７はトランジスタＰ０＿１４、Ｐ０＿１５のドレインとＰ１＿７のソースに接続される。
【０００７】
Ｐ１＿０〜Ｐ１＿７のうち、Ｐ１＿０、Ｐ１＿２、Ｐ１＿４、Ｐ１＿６のゲートはノードＧ１に接続され、Ｐ１＿１、Ｐ１＿３、Ｐ１＿５、Ｐ１＿７のゲートはノードＧ１Ｂに接続される。ノードＮｅｔ２＿０はトランジスタＰ１＿０、Ｐ１＿１のドレインとＰ２＿０のソースに接続され、ノードＮｅｔ２＿１はトランジスタＰ１＿２、Ｐ１＿３のドレインとＰ２＿１のソースに接続され、ノードＮｅｔ２＿２はトランジスタＰ１＿４、Ｐ１＿５のドレインとＰ２＿２のソースに接続され、ノードＮｅｔ２＿３はトランジスタＰ１＿６、Ｐ１＿７のドレインとＰ２＿３のソースに接続される。Ｐ２＿０〜Ｐ２＿＿３のうち、Ｐ２＿０、Ｐ２＿２のゲートはノードＧ２に接続され、Ｐ２＿１、Ｐ２＿３のゲートはノードＧ２Ｂに接続される。ノードＮｅｔ３＿０はトランジスタＰ２＿０、Ｐ２＿１のドレインとＰ３＿０のソースに接続され、ノードＮｅｔ３＿１はトランジスタＰ２＿２、Ｐ２＿３のドレインとＰ３＿１のソースに接続される。Ｐ３＿０のゲートはノードＧ３に、Ｐ３＿１のゲートはノードＧ３Ｂに接続される。ノードＯＵＴはトランジスタＰ３＿０とＰ３＿１のドレインに接続される。Ｐ０＿０〜Ｐ０＿１５、Ｐ１＿０〜Ｐ１＿７、Ｐ２＿０〜Ｐ２＿３、Ｐ３＿０、Ｐ３＿１のバルク（ＮＷｅｌｌ）はＶＤＤに接続される。バルクとは、トランジスタが形成されるウェルのことである。また、ＶＤＤは通常電源電圧レベルもしくはＶＨ０〜ＶＨ１５のうち一番高い電圧レベル以上の電圧が入力される。
【０００８】
本回路において、ノードＧ０、Ｇ１、Ｇ２、Ｇ３の論理状態の組み合わせにおける出力ノードＯＵＴの状態は表１のようになる。
【表１】
2007271980.tif 000003
【表２】
2007271980.tif 000004
【０００９】
たとえばノードＧ０、Ｇ１、Ｇ２、Ｇ３が全て論理レベル”０”の場合、トランジスタＰ０＿０、Ｐ１＿０、Ｐ２＿０、Ｐ３＿０がオンして、出力ノードＯＵＴにはＶＨ０レベルが出力される。ＶＨ１〜ＶＨ１５については、出力ノードＯＵＴまでに経由するいずれかのトランジスタのゲートが必ず論理レベル”１”となりオフするため、出力ノードＯＵＴまでレベルが到達することは無い。このようにして、ノードＧ０、Ｇ１、Ｇ２、Ｇ３の組み合わせによりＶＨ０からＶＨ１５の１６種類のレベルを選択し出力ノードＯＵＴに出力することができる。図２は、図１の４ビットを８ビットに拡張し、８本の入力信号（Ｇ０〜Ｇ７）の組み合わせにより、任意の２５６種類のアナログ階調電圧（ＶＨ０〜ＶＨ２５５）を選択し、出力する８ビットデコーダ回路である。入力信号がＧ０〜Ｇ７の８本に増えたことと、アナログ階調電圧がＶＨ０〜ＶＨ２５５の２５６本に増えたことと、これにより選択するためのトランジスタが増えたことにより、全ての素子を図に示すことができないが、回路構成は図１の４ビットデコーダと同じである。
【００１０】
図２の回路において、ノードＧ０、Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６、Ｇ７の論理状態の組み合わせにおける出力ノードＯＵＴの状態は表２のようになる。たとえばノードＧ０、Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６、Ｇ７が全て論理レベル”０”の場合、トランジスタＰ０＿０、Ｐ１＿０、Ｐ２＿０、Ｐ３＿０、Ｐ４＿０、Ｐ５＿０、Ｐ６＿０、Ｐ７＿０がオンして、出力ノードＯＵＴにはＶＨ０レベルが出力される。ＶＨ１〜ＶＨ２５５については、出力ノードＯＵＴまでに経由するいずれかのトランジスタのゲートが必ず論理レベル”１”となりオフするため、出力ノードＯＵＴまでレベルが到達することは無い。このようにして、ノードＧ０、Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６、Ｇ７の組み合わせによりＶＨ０からＶＨ２５５の２５６種類のレベルを選択し出力ノードＯＵＴに出力することができる。
【特許文献１】特開２０００−１８３７４７号公報  特許文献１では、複数の階調電圧を生成するストリング抵抗と、ストリング抵抗から出力される階調電圧を選択する選択回路が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記構成の回路では、アナログ階調電圧が各ＰＭＯＳトランジスタのバルク（Ｎｗｅｌｌ）電圧よりも十分低い場合に、選択時の応答速度が遅くなったり、アナログ階調電圧レベルによっては、期待の階調電圧を出力できなくなるという問題があった。
【００１２】
図３は、一般的なＰＭＯＳトランジスタのソース端子の電圧を基準としたゲート端子の電圧（以下ＶＧＳ）におけるソース端子からドレイン端子に流れる電流（以下ＩＤＳ）の特性を示したグラフである。グラフ中に記載されている複数のグラフ線は、ソース端子の電圧を基準としたバルク端子の電圧（以下ＶＢＳ）の依存性を示しており、矢印の方向につれて、ＶＢＳが高くなることを意味する。このグラフの特性から、ＶＧＳが高くなるほどＩＤＳは減少し、ＶＢＳが高くなるほどＩＤＳは減少することがわかる。
【００１３】
図４は、図２の８ビットデコーダ回路における８ビット入力コードに対応するアナログ階調電圧の関係を示したグラフの一例である。２５６種類のアナログ階調電圧の関係は、
ＶＨ２５５＞ＶＨ２５４＞ＶＨ２５３＞…  …＞ＶＨ２＞ＶＨ１＞ＶＨ０
とＶＨ２５５が一番高くてＶＤＤに近いレベルとなっており、ＶＨ０が一番低い関係となっている。トランジスタＰ０＿２５５とＰ０＿０の選択時における端子の印加電圧は、図５、６に示すようになる。このとき、トランジスタＰ０＿２５５のＶＧＳをＶＧＳ＿２５５、トランジスタＰ０＿０のＶＧＳをＶＧＳ＿０、トランジスタＰ０＿２５５のＶＢＳをＶＢＳ＿２５５、トランジスタＰ０＿０のＶＢＳをＶＢＳ＿０、とすると以下のようになる。
ＶＧＳ＿２５５＝０（接地レベル）−ＶＨ２５５＝−ＶＨ２５５、  ＶＢＳ＿２５５＝ＶＤＤ−ＶＨ２５５
ＶＧＳ＿０＝０（接地レベル）−ＶＨ０＝−ＶＨ０、  ＶＢＳ＿０＝ＶＤＤ−ＶＨ０
一般的にＴＦＴ液晶駆動用のソースドライバの正極側のアナログ階調電圧幅は、
約（１／２＊ＶＤＤ）〜（ＶＤＤ−０．２）Ｖ
である。図４におけるＶＨ２５５＞ＶＨ０の関係から、ＶＨ２５５＝ＶＤＤ−０．２、ＶＨ０＝１／２＊ＶＤＤの設定とした場合、それぞれの電圧は、
ＶＧＳ＿２５５＝−ＶＨ２５５＝０．２−ＶＤＤ、  ＶＢＳ＿２５５＝ＶＤＤ−ＶＨ２５５＝０．２
ＶＧＳ＿０＝−ＶＨ０＝−１／２＊ＶＤＤ、  ＶＢＳ＿０＝ＶＤＤ−ＶＨ０＝１／２＊ＶＤＤ
となる。この条件でのトランジスタＰ０＿２５５の動作点を図３のグラフ中のＡ点とすると、トランジスタＰ０＿０の動作点は、図３のグラフ中のＢ点となる。Ａ点とＢ点の動作点におけるＩＤＳを比較すると、Ｂ点でのＩＤＳは、Ａ点でのＩＤＳに比べて極めて減少している。よってトランジスタＰ０＿０の選択時におけるＩＤＳはトランジスタＰ０＿２５５の選択時におけるＩＤＳよりも極めて減少し、これが選択時におけるトランジスタの応答時間へ影響することとなる。
【００１４】
アナログ階調電圧ＶＨ２５５〜ＶＨ０の２５６種類の電圧関係が、図４のように
ＶＨ２５５＞ＶＨ２５４＞ＶＨ２５３＞…  …＞ＶＨ２＞ＶＨ１＞ＶＨ０
の関係がある場合、トランジスタＰ０＿２５５〜Ｐ０＿０の各選択時におけるＶＧＳをＶＧＳ＿２５５〜ＶＧＳ＿０、ＶＢＳをＶＢＳ＿２５５〜ＶＢＳ＿０とすると、各電圧の関係は、
ＶＧＳ＿２５５＜ＶＧＳ＿２５４＜ＶＧＳ＿２５３＜…  …＜ＶＧＳ＿２＜ＶＧＳ＿１＜ＶＧＳ＿０
ＶＢＳ＿２５５＜ＶＢＳ＿２５４＜ＶＢＳ＿２５３＜…  …＜ＶＢＳ＿２＜ＶＢＳ＿１＜ＶＢＳ＿０
となる。図３のＰＭＯＳトランジスタの特性グラフから、このときのトランジスタＰ０＿２５５〜Ｐ０＿０のＩＤＳをＩＤＳ＿２５５〜ＩＤＳ＿０とすると、各ＩＤＳの関係は、
ＩＤＳ＿２５５＞ＩＤＳ＿２５４＞ＩＤＳ＿２５３＞…  …＞ＩＤＳ＿２＞ＩＤＳ＿１＞ＩＤＳ＿０
となり、アナログ階調電圧が高いほど電流は多く、低いほど電流が少なくなる。電流が多くなるほどトランジスタの応答時間は短くなるため、トランジスタＰ０＿２５５〜Ｐ０＿０の応答時間をＴ２５５Ａ〜Ｔ０Ａとすると、各応答時間の関係は、
Ｔ２５５Ａ＜Ｔ２５４Ａ＜Ｔ２５３Ａ＜…  …＜Ｔ２Ａ＜Ｔ１Ａ＜Ｔ０Ａ
となり、アナログ階調電圧が高いほど応答時間は短くなり、低いほど長くなる。図７は、ＶＨ２５５のアナログ階調電圧の選択とＶＨ１２７のアナログ階調電圧の選択を繰り返した場合の出力ノードＯＵＴの応答を示したタイミング図である。入力コードに対応して選択されるアナログ階調電圧は表２に対応している。
図中の記号ＴＭＡＸは、許容できる応答時間の最大値を意味しており、この時間内に出力ノードＯＵＴの電圧が、選択したアナログ階調電圧レベルに到達していない場合は、輝線や暗線、色むら等の液晶表示不良の原因となる。
【００１５】
ＶＨ２５５選択時の出力ノードＯＵＴの応答時間は、
Ｔ２５５Ａ＜Ｔ２５４Ａ＜Ｔ２５３Ａ＜…  …＜Ｔ２Ａ＜Ｔ１Ａ＜Ｔ０Ａ
の関係から、他のアナログ階調電圧に比べてもっとも短いため、ＶＨ２５５電圧レベルまでの到達時間が短くなり、Ｔ２５５ＡはＴＭＡＸに対して十分短く表示不良にはならない。
ＶＨ１２７選択時ＶＧＳとＶＢＳは、
ＶＧＳ＝−ＶＨ１２７、ＶＢＳ＝ＶＤＤ−ＶＨ１２７
となり、図４の階調電圧グラフから、ＶＨ１２７＝３／４＊ＶＤＤとすると、
ＶＧＳ＝−３／４＊ＶＤＤ、ＶＢＳ＝１／４＊ＶＤＤ
と表すことができる。このときのＩＤＳは、図３のＣ点となる。ＶＨ２５５のＩＤＳに比べ、約半分になるため、出力ノードＯＵＴの応答時間は約２倍になるが、ＴＭＡＸを超えない時間でＶＨ２５５電圧レベルに到達する。
【００１６】
図８は、ＶＨ２５５のアナログ階調電圧の選択とＶＨ７のアナログ階調電圧の選択を繰り返した場合の出力ノードＯＵＴの応答を示したタイミング図である。ＶＨ７選択時のＩＤＳは図３のＢ点に近づいてくるため、出力ノードＯＵＴの応答時間Ｔ７ＡはＴ１２７Ａよりもたいぶ長くなり、ＴＭＡＸ付近でＶＨ７電圧レベルに到達する。この場合は、まだＴ７Ａ＜ＴＭＡＸであるため、表示不良は発生しない。
【００１７】
図９は、ＶＨ２５５のアナログ階調電圧の選択とＶＨ０のアナログ階調電圧の選択を繰り返した場合の出力ノードＯＵＴの応答を示したタイミング図である。ＶＨ０選択時のＩＤＳは図３のＢ点であるため、ＩＤＳは極端に減少し、出力ノードＯＵＴの応答時間Ｔ０ＡはＴ３１Ａよりもさらに長くなり、ＶＨ０電圧レベルに到達するまでにＴＭＡＸを超えてしまう。この場合、規定の時間内に出力ノードＯＵＴが選択したアナログ階調電圧レベルに到達しないため、液晶表示において期待の色が表示されずに、輝線や暗線、色むら等の表示不良を引き起こしてしまう。また、アナログ階調電圧幅が広がってＶＨ０の電圧レベルがさらに低くなったり、ＰＭＯＳトランジスタのＶＧＳ、ＶＢＳ特性が悪化した場合、ＶＨ０選択時における動作点は図３のＢ点からＤ点に移ってしまう。Ｄ点でのトランジスタの動作状態は、ＶＧＳがＰＭＯＳトランジスタのしきい電圧（以下ＶＴＨ）を超えていないため、ＩＤＳが０Ａになってしまっている状態である。
【００１８】
図１０は、この場合の出力ノードＯＵＴの応答を示したタイミング図である。ＶＨ２５５選択からＶＨ０選択に切り替わると、出力ノードＯＵＴはＶＨ０レベルに近づくが、やがてトランジスタＰ０＿０のＶＧＳがＶＴＨになり、ＶＨ０レベルに到達する前にトランジスタＰ０＿０はオフしてしまう。よって出力ノードＯＵＴ  の出力電圧レベルはＶＨ０電圧レベルに到達することさえできなくなってしまう。このように従来の回路では、アナログ階調電圧によって、ＶＧＳとＶＢＳが高くなり、その結果デコーダ回路のトランジスタのＩＤＳが極端に減少し、選択したアナログ階調電圧を規定の時間内に出力できない問題、さらには選択したアナログ階調電圧レベルに到達できない問題があった。
【課題を解決するための手段】
【００１９】
本発明のデコーダ回路では、上述した課題を解決すべく、階調電圧入力端子と入力信号端子とを有し、入力信号端子に入力される入力信号に応じて階調電圧入力端子から入力される複数の階調電圧のうち所定の階調電圧をトランジスタによって選択し、所定の階調電圧を出力端子に出力するデコーダ回路であって、入力信号に基づいた高電圧または低電圧のいずれかが印加されるゲートと、所定の階調電圧または、所定の階調電圧に順ずる階調電圧が印加されるソースとからなる複数の第１導電型のトランジスを有する第１の選択回路と、第１導電型のトランジスタに印加される所定の階調電圧が印加されるソースと、前記入力信号に基づいた高電圧または低電圧のいずれかが印加されるゲートとを有する複数の第２導電型のトランジスタからなる第２の選択回路とを有する。
【発明の効果】
【００２０】
本発明のデコーダ回路の構成を取ることで、選択したアナログ階調電圧を規定の時間内に容易に出力が可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、図面に基づいて本発明の実施の形態を詳細に説明する。なお、以下の説明及び添付の図面において、略同一の機能及び構成を有する構成要素については、同一の符号を付すことにより重複説明を省略する。
【実施例１】
【００２２】
図１１は、この発明の第１の実施例を示す回路図であって、ここではＶＨ０〜ＶＨ７の８種類のアナログ階調電圧選択時のみ出力ノードＯＵＴの到達時間がＴＭＡＸを超える場合を想定し、ＶＨ０〜ＶＨ２５５のすべてのアナログ階調電圧選択時において、出力ノードＯＵＴの到達時間をＴＭＡＸ以内に収めるために、図２に示す第１の選択回路２０にＮＭＯＳトランジスタで構成された第２の選択回路１１０を追加している。
【００２３】
図１２は、第２の選択回路１１０の内部構成を示す回路図であって、ＮＭＯＳトランジスタＮ０＿０、Ｎ０＿１、Ｎ０＿２、Ｎ０＿３、Ｎ０＿４、Ｎ０＿５、Ｎ０＿６、Ｎ０＿７、Ｎ１＿０、Ｎ１＿１、Ｎ１＿２、Ｎ１＿３、Ｎ２＿０、Ｎ２＿１、Ｎ３＿０、Ｎ４＿０、Ｎ５＿０、Ｎ６＿０、Ｎ７＿０で構成され、Ｎ０＿０のソースにノードＶＨ０が接続され、Ｎ０＿１のソースにノードＶＨ１が接続され、Ｎ０＿２のソースにノードＶＨ２が接続され、Ｎ０＿３のソースにノードＶＨ３が接続され、Ｎ０＿４のソースにノードＶＨ４が接続され、Ｎ０＿５のソースにノードＶＨ５が接続され、Ｎ０＿６のソースにノードＶＨ６が接続され、Ｎ０＿７のソースにノードＶＨ７が接続され、Ｎ０＿０とＮ０＿２とＮ０＿４とＮ０＿６のゲートにノードＧ０Ｂが接続され、Ｎ０＿１とＮ０＿３とＮ０＿５とＮ０＿７のゲートにノードＧ０が接続され、Ｎ０＿０とＮ０＿１のドレインとＮ１＿０のソースにノードＮｅｔ１＿０Ｎが接続され、Ｎ０＿２とＮ０＿３のドレインとＮ１＿１のソースにノードＮｅｔ１＿１Ｎが接続され、Ｎ０＿４とＮ０＿５のドレインとＮ１＿２のソースにノードＮｅｔ１＿２Ｎが接続され、Ｎ０＿６とＮ０＿７のドレインとＮ１＿３のソースにノードＮｅｔ１＿３Ｎが接続され、Ｎ１＿０とＮ１＿２のゲートにノードＧ１Ｂが接続され、Ｎ１＿１とＮ１＿３のゲートにノードＧ１が接続され、Ｎ１＿０とＮ１＿１のドレインとＮ２＿０のソースにノードＮｅｔ２＿０Ｎが接続され、Ｎ１＿２とＮ１＿３のドレインとＮ２＿１のソースにノードＮｅｔ２＿１Ｎが接続され、Ｎ２＿０のゲートにノードＧ２Ｂが接続され、Ｎ２＿１のゲートにノードＧ２が接続され、Ｎ２＿０とＮ２＿１のドレインとＮ３＿０のソースにノードＮｅｔ３＿０Ｎが接続され、Ｎ３＿０のゲートにノードＧ３Ｂが接続され、Ｎ３＿０のドレインとＮ４＿０のソースにＮｅｔ４＿０Ｎが接続され、Ｎ４＿０のゲートにノードＧ４Ｂが接続され、Ｎ４＿０のドレインとＮ５＿０のソースにＮｅｔ５＿０Ｎが接続され、Ｎ５＿０のゲートにノードＧ５Ｂが接続され、Ｎ５＿０のドレインとＮ６＿０のソースにＮｅｔ６＿０Ｎが接続され、Ｎ６＿０のゲートにノードＧ６Ｂが接続され、Ｎ６＿０のドレインとＮ７＿０のソースにＮｅｔ７＿０Ｎが接続され、Ｎ７＿０のゲートにノードＧ７Ｂが接続され、Ｎ７＿０のドレインにノードＯＵＴが接続され、Ｎ０＿０、Ｎ０＿１、Ｎ０＿２、Ｎ０＿３、Ｎ０＿４、Ｎ０＿５、Ｎ０＿６、Ｎ０＿７、Ｎ１＿０、Ｎ１＿１、Ｎ１＿２、Ｎ１＿３、Ｎ２＿０、Ｎ２＿１、Ｎ３＿０、Ｎ４＿０、Ｎ５＿０、Ｎ６＿０、Ｎ７＿０のバルクはＧＮＤ（接地レベル）に接続される。
【００２４】
表２のコード対応表において、Ｇ０〜Ｇ７の入力コードが０８ｈ〜ＦＦｈの範囲（選択アナログ階調電圧範囲はＶＨ８〜ＶＨ２５５）では、Ｇ３Ｂ、Ｇ４Ｂ、Ｇ５Ｂ、Ｇ６Ｂ、Ｇ７Ｂの５つのノードのうち必ずいずれかが、論理レベル０になるため、ＶＨ０〜ＶＨ７レベルがＮＭＯＳトランジスタを経由して出力ノードＯＵＴに出力されることがない。よって、第１の選択回路２０は、従来の回路動作と同じである。
【００２５】
Ｇ０〜Ｇ７の入力コードが００ｈ〜Ｆ７ｈの範囲（選択アナログ階調電圧範囲はＶＨ０〜ＶＨ７）になると、ＶＨ０〜ＶＨ７のいずれか１つのノードから出力ノードＯＵＴに経由する一連のＮＭＯＳトランジスタがＯＮし、選択されたアナログ階調電圧がＮＭＯＳトランジスタを経由して出力ノードＯＵＴに出力される。このとき、従来の回路であるＰＭＯＳトランジスタも選択されたＶＨ０〜ＶＨ７のいずれか１つのノードから出力ノードＯＵＴに経由する一連のＰＭＯＳトランジスタがＯＮし、選択されたアナログ階調電圧がＰＭＯＳトランジスタを経由して出力ノードＯＵＴに出力される。つまり、ＶＨ０〜ＶＨ７のいずれかが選択された状態では、アナログ階調電圧はＰＭＯＳトランジスタで構成された第１の選択回路２０とＮＭＯＳトランジスタで構成された第２の選択回路１１０の双方から出力ノードＯＵＴに供給されることになる。言い換えると、階調電圧入力端子と出力ノードＯＵＴに対して第１の選択回路２０と第２の選択回路１１０は、並列に接続されている。また、入力信号である入力コードがｎビットであった場合、階調電圧入力端子と出力ノードＯＵＴとの間に直列に接続されている第１の選択回路２０及び第２の選択回路１１０のそれぞれのトランジスタは、ｎ個づつである。導通するトランジスタの個数を同じにすることで、配線抵抗等を制御しやすくする。なお、出力ノードＯＵＴは、ＰＭＯＳトランジスタからのアナログ階調電圧とＮＭＯＳトランジスタからのアナログ階調電圧がショートすることになるが、追加したＮＭＯＳトランジスタのゲートに接続されているノードは、同時にショートするＰＭＯＳトランジスタのゲートに接続されているノードの逆論理になっているため、必ず同じアナログ階調電圧同士のショートとなり、このショートによりアナログ階調電圧が変動することは無い。
【００２６】
例えば入力コードが００ｈの場合、ノードＧ０〜Ｇ７の論理レベルは全て０になり、ノードＧ０Ｂ〜Ｇ７Ｂの論理レベルは全て１になる。このとき図１１、図１２のトランジスタにおいてアナログ階調電圧ＶＨ０〜ＶＨ２５５から出力ノードＯＵＴへ経由する一連のトランジスタが全てＯＮするのは、ＰＭＯＳトランジスタはＰ０＿０、Ｐ１＿０、Ｐ２＿０、
Ｐ３＿０、Ｐ４＿０、Ｐ５＿０、Ｐ６＿０、Ｐ７＿０のＶＨ０から出力ノードＯＵＴへ経由するトランジスタである。ＮＭＯＳトランジスタはＮ０＿０、Ｎ１＿０、Ｎ２＿０、Ｎ３＿０、Ｎ４＿０、Ｎ５＿０、Ｎ６＿０、Ｎ７＿０のＶＨ０から出力ノードＯＵＴへ経由するトランジスタである。よって、ＰＭＯＳトランジスタもＮＭＯＳトランジスタも同じＶＨ０が出力ノードＯＵＴへ出力されることになる。また、一般的にＮＭＯＳトランジスタのＩＤＳ特性は、ＶＧＳが低くなるほどＩＤＳが減少し、ＶＧＳが高くなるほどＩＤＳは増加し、ＶＢＳが低いほどＩＤＳが減少、ＶＢＳが高くなるほどＩＤＳは増加する。
例えば、ＶＨ０選択時とＶＨ７選択時の２つの場合のＰＭＯＳトランジスタとＮＭＯＳトランジスタのＩＤＳの変化を考えてみる。なお、ＶＨ０とＶＨ７の電圧の関係はＶＨ０＜ＶＨ７である。
【００２７】
ＰＭＯＳトランジスタにおいて、ＶＨ０選択時のＶＧＳは−ＶＨ０となり、ＶＢＳはＶＤＤ−ＶＨ０である。ＶＨ７選択時のＶＧＳは−ＶＨ７となり、ＶＢＳはＶＤＤ−ＶＨ７となる。電圧の関係はＶＨ０＜ＶＨ７であるから、ＶＨ０選択時のＶＧＳとＶＢＳは双方ともＶＨ７選択時のＶＧＳとＶＢＳよりも高くなる。よって、ＩＤＳはＶＨ０の方がＶＨ７よりも減少する。一方、ＮＭＯＳトランジスタにおいて、ＶＨ０選択時のＶＧＳはＶＤＤ−ＶＨ０となり、ＶＢＳは−ＶＨ０である。ＶＨ７選択時のＶＧＳはＶＤＤ−ＶＨ７となり、ＶＢＳは−ＶＨ７となる。電圧の関係はＶＨ０＜ＶＨ７であるから、ＶＨ０選択時のＶＧＳとＶＢＳは双方ともＶＨ７選択時のＶＧＳとＶＢＳよりも高くなる。よって、ＩＤＳはＶＨ０の方がＶＨ７よりも増加する。
【００２８】
以上のことから、ＰＭＯＳトランジスタはアナログ階調電圧が低いほどＩＤＳは減少し、ＮＭＯＳトランジスタはアナログ階調電圧が低いほどＩＤＳは増加することになる。つまり、アナログ階調電圧が低くなるにつれて減少するＰＭＯＳトランジスタのＩＤＳをアナログ階調電圧が低くなるにつれて増加するＮＭＯＳトランジスタのＩＤＳで補っていることになる。
【００２９】
図１１、図１２の第１の実施例では、アナログ階調電圧ＶＨ０〜ＶＨ７の８つのノードを選択したときのみ、出力ノードＯＵＴの到達時間がＴＭＡＸを超える場合を想定し、これらの電圧選択時においても到達時間をＴＭＡＸ以内に収めるための説明をしたが、ＴＭＡＸを超えるアナログ階調電圧範囲が変わる場合は、必要ノード数に応じて対応するＮＭＯＳトランジスタを図１２と同様に構成すれば、同様の動作を実現できる。参考までにＶＨ０〜ＶＨ３の４つのノードに対応したデコーダ回路を図１３に、ＶＨ０〜ＶＨ１０の１１つのノードに対応したデコーダ回路を図１４に示す。
【００３０】
なお、本実施例１で示すデコーダ回路は、液晶駆動回路ＬＳＩに搭載される一方の極のみを説明している。一般的に階調電圧とは、ＧＮＤとＶＤＤの中間電圧である共通電圧に対して共通電圧とＶＤＤとの間の電圧を正極の階調電圧として扱い、共通電圧とＧＮＤとの間の電圧を負極の階調電圧として扱う。本実施例１及び以下の実施例で示す階調電圧ＶＨ０〜ＶＨ２５５は、上記正極の階調電圧を示している。よって、第１の選択回路２０及び第２の選択回路１１０は、共に同一の極の階調電圧を選択している。
さらに詳しく説明すると本実施例１で示すデコーダ回路は、Ｐ型の半導体基板に形成されている。第１の選択回路２０を構成するＰＭＯＳトランジスタは、Ｐ型の半導体基板に形成されたＮｗｅｌｌに形成されている。また、第２の選択回路１１０を構成するＮＭＯＳトランジスタは、Ｐ型の半導体基板に形成されたＮｗｅｌｌ内にＰｗｅｌｌを形成し、そのＰｗｅｌｌに形成する場合と、半導体基板に直接形成する場合とが有る。
【００３１】
以上のように、第１の実施例によれば、従来の回路にＮＭＯＳトランジスタで構成されたデコーダ第２の選択回路１１０を設けたので、ＶＨ０付近の低いアナログ階調電圧選択時に生じるＰＭＯＳトランジスタのＩＤＳの減少をＮＭＯＳトランジスタのＩＤＳで補うことにより、出力ノードＯＵＴのアナログ階調電圧レベルまでの到達時間が短くなり、許容到達時間ＴＭＡＸ以内に収めることができるという効果が得られる。
【実施例２】
【００３２】
図１５は、第２の実施例を示す回路図であって、図２の従来のデコーダ回路に抵抗Ｒ１とＲ２とＮＭＯＳトランジスタＮ７＿０を追加し、Ｒ１の片方の端子をノードＶＤＤに接続し、Ｒ１のもう片方の端子とＲ２の片方の端子をノードＶＨ１２７ａに接続し、Ｒ２のもう片方の端子をノードＧＮＤ（接地レベル）に接続し、Ｒ１とＲ２の抵抗値の比をノードＶＨ１２７ａの電圧値がノードＶＨ１２７と同じになるように設定し、Ｎ７＿０のソースをノードＮｅｔ７＿０に接続し、Ｎ７＿０のゲートをノードＧ７Ｂに接続し、Ｎ７＿０のドレインをノードＯＵＴに接続し、Ｎ７＿０のバルクをノードＧＮＤに接続し、Ｐ０＿０〜Ｐ０＿１２７とＰ１＿０〜Ｐ１＿６３とＰ２＿０〜Ｐ２＿３１とＰ３＿０〜Ｐ３＿１５とＰ４＿０〜Ｐ４＿７とＰ５＿０〜Ｐ５＿３とＰ６＿０とＰ６＿１のバルクをノードＶＨ１２７ａに変更し、ノードＶＤＤに接続されるＮｗｅｌｌと分離し、ノードＶＨ１２７ａに接続されるＮＷｅｌｌ＿２を新たに構成する。
【００３３】
言い換えると、階調電圧ＶＨ１２８〜ＶＨ２５５を選択する第３の選択回路１３０はバルクがＶＤＤに接続されたＮｗｅｌｌに形成されたＰＭＯＳで構成されている。また、階調電圧ＶＨ０〜ＶＨ１２７を選択する第４の選択回路１４０は、バルクがＶＨ１２７ａに接続されたＮｗｅｌｌ＿２に形成されたＰＭＯＳで構成されている。ただし、最上位ビットに対応するデータが入力される選択トランジスタはＮｗｅｌｌに形成されたＰＭＯＳトランジスタで構成されることが望ましい。また、第４の選択回路１４０の最上位を選択するＰＭＯＳトランジスタには並列にＮＭＯＳトランジスタを形成することが望ましい。
【００３４】
表２のコード対応表において、Ｇ０〜Ｇ７の入力コードが８０ｈ〜ＦＦｈの範囲（選択アナログ階調電圧範囲はＶＨ１２８〜ＶＨ２５５）では、ノードＧ７が論理レベル１、ノードＧ７Ｂが論理レベル０となり、Ｐ７＿０とＮ７＿０はオフとなり、ＶＨ０〜ＶＨ１２７レベルが出力ノードＯＵＴに出力されることがないので、図２の従来の回路動作と同じである。Ｇ０〜Ｇ７の入力コードが００ｈ〜７Ｆｈの範囲（選択アナログ階調電圧範囲はＶＨ０〜ＶＨ１２７）になった場合の回路動作も基本的には図２の従来の回路動作と同じであるが、Ｐ０＿０〜Ｐ０＿１２７とＰ１＿０〜Ｐ１＿６３とＰ２＿０〜Ｐ２＿３１とＰ３＿０〜Ｐ３＿１５とＰ４＿０〜Ｐ４＿７とＰ５＿０〜Ｐ５＿３とＰ６＿０とＰ６＿１のＰＭＯＳトランジスタはバルク（ＮＷｅｌｌ＿２）に接続するノードをＶＨ１２７ａに変更したため、ＩＤＳが変わってくる。アナログ階調電圧ＶＨ１２７とＶＨ０が選択された場合の、ＩＤＳについて説明する。トランジスタＰ０＿１２７のＶＧＳをＶＧＳ＿１２７、トランジスタＰ０＿０のＶＧＳをＶＧＳ＿０、トランジスタＰ０＿１２７のＶＢＳをＶＢＳ＿１２７、トランジスタＰ０＿０のＶＢＳをＶＢＳ＿０、とすると以下のようになる。
【００３５】
ＶＧＳ＿１２７＝０（接地レベル）−ＶＨ１２７＝−ＶＨ１２７、  ＶＢＳ＿１２７＝ＶＨ１２７ａ−ＶＨ１２７
ＶＧＳ＿０＝０（接地レベル）−ＶＨ０＝−ＶＨ０、  ＶＢＳ＿０＝ＶＨ１２７ａ−ＶＨ０
ここで、バルクに接続されるノードＶＨ１２７ａは抵抗Ｒ１とＲ２により、アナログ階調電圧ＶＨ１２７と同じになるように構成されているので、ＶＨ１２７ａ＝ＶＨ１２７となる。
また、ＶＨ１２７についても図４のアナログ階調電圧の特性グラフから、
ＶＨ１２７＝３／４＊ＶＤＤ
とする。これらの値を代入すると、
ＶＧＳ＿１２７＝−ＶＨ１２７＝−３／４＊ＶＤＤ、  ＶＢＳ＿１２７＝ＶＨ１２７ａ−ＶＨ１２７＝０
ＶＧＳ＿０＝−ＶＨ０＝−１／２＊ＶＤＤ、  ＶＢＳ＿０＝ＶＨ１２７ａ−ＶＨ０＝１／４＊ＶＤＤ
従来の回路動作時のＶＧＳ、ＶＢＳは、
ＶＧＳ＿１２７＝−３／４＊ＶＤＤ、  ＶＢＳ＿１２７＝１／４＊ＶＤＤ
ＶＧＳ＿０＝−１／２＊ＶＤＤ、  ＶＢＳ＿０＝１／２＊ＶＤＤ
【００３６】
このように、バルクにアナログ階調電圧ＶＨ１２７と同じノードＶＨ１２７ａを接続することにより、各ＰＭＯＳトランジスタのＶＧＳは従来の回路動作時とは変わらないが、ＶＢＳを低くすることができる。このときのＩＤＳの動作点を図１６に示す。Ａ点はＶＨ２５５選択時の動作点であるため、従来とＩＤＳには変化が無い。Ｂ点はＶＨ０選択時の動作点であり、Ｃ点はＶＨ１２７選択時の動作点であり、Ｄ点はＶＨ０の電圧レベルがさらに低くなったり、ＰＭＯＳトランジスタのＶＧＳ、ＶＢＳ特性が悪化した場合の動作点である。また、破線の円は、従来の回路での動作点である。ＶＢＳが低くなったため、Ｂ点とＣ点とＤ点のＩＤＳは従来の回路に比べ、増大している。ＮＭＯＳトランジスタＮ７＿０は、ＰＭＯＳトランジスタＰ７＿０のＩＤＳを賄うための素子である。Ｐ７＿０のバルクもノードＶＨ１２７ａに接続することによりＩＤＳを増加したいが、アナログ階調電圧ＶＨ１２８〜ＶＨ２５５の選択時、Ｐ７＿０のドレインにＶＨ１２７ａよりも高い電圧が印加されドレインからバルクに電流が流れ込み、ＶＨ１２７ａの電圧レベルが変動してしまうためＰ７＿０のバルクは従来回路と同じノードＶＤＤに接続している。このままだと、せっかく増加させたＩＤＳをＰ７＿０で制限をかけてしまうことになるが、Ｎ７＿０を追加したことにより第１の実施例のように、ＰＭＯＳトランジスタでＩＤＳが減少する分をＮＭＯＳトランジスタのＩＤＳで補うことになる。
【００３７】
以上のように、第２の実施例によれば、ＰＭＯＳトランジスタＰ０＿０〜Ｐ０＿１２７とＰ１＿０〜Ｐ１＿６３とＰ２＿０〜Ｐ２＿３１とＰ３＿０〜Ｐ３＿１５とＰ４＿０〜Ｐ４＿７とＰ５＿０〜Ｐ５＿３とＰ６＿０とＰ６＿１のバルク（ＮＷｅｌｌ＿２）をノードＶＤＤの代わりにノードＶＨ１２７ａに接続し、抵抗Ｒ１とＲ２を設けノードＶＨ１２７ａがノードＶＨ１２７と同じ電圧レベルになるように設定し、かつＮＭＯＳトランジスタＮ７＿０をＰ７＿０のＩＤＳ補充のために設けたので、ＶＨ０〜ＶＨ１２７選択時に関係する全てのトランジスタのＩＤＳが増加することにより、ＶＨ０〜ＶＨ１２７の全ての到達時間を短くする効果が得られる。ＶＨ０〜ＶＨ１２７の１２８種類の階調電圧選択に関わるトランジスタのＩＤＳを増やしているため、ユーザによって階調電圧条件が変わっても、素子追加によるマスクの全層変更が必要になく、抵抗Ｒ１とＲ２の分圧比を変えるためのマスク２枚ほどの変更で対応できるため、更に低コストおよび汎用性に優れるという効果も得られる。抵抗Ｒ１とＲ２はデコーダ回路毎に構成する必要は無く、ＬＳＩ全体で一箇所あるいは数十から数百のデコーダ回路で構成されたブロックごとに一箇所設ければよいため、追加素子を少なくすることができるので、チップサイズが第１の実施例よりも小さくできる効果も得られる。
【００３８】
なお、本実施例２では、階調電圧の中間電位を基準に第３の選択回路１３０と第４の選択回路１４０とで選択できる階調電圧を別けたが、用途に応じて別け方を所定の階調電圧とすることも可能である。場合によっては、実施例１との組み合わせも考えられることは言うまでも無い。また、本実施例２では、Ｎｗｅｌｌ＿２に接続する電圧を階調電圧の中間電圧に近いＶＨ１２７としたが、ＶＨ１２７から総階調数の５％程度前後した階調電圧を使用しても近い効果が得られる。
【実施例３】
【００３９】
図１７は第３の実施例を示した回路図であって、図１５の第２の実施例の回路図の抵抗Ｒ１、Ｒ２の代わりに増幅回路Ａｍｐ１を設け、Ａｍｐ１の出力をノードＶＨ１２７ａに接続し、Ａｍｐ１の非反転入力端子をノードＶＨ１２７に接続し、Ａｍｐ１の反転入力端子をノードＶＨ１２７ａに接続する。
増幅回路Ａｍｐ１の端子接続により、１倍の増幅器として機能するので、非反転入力端子に接続されたアナログ階調電圧ノードＶＨ１２７の電圧がＡｍｐ１の出力から、ＶＨ１２７ａノードでバルク（ＮＷｅｌｌ＿２）に供給される。
【００４０】
以上のように、第３の実施例によれば、バルク（ＮＷｅｌｌ＿２）への電圧はアナログ階調電圧ノードＶＨ１２７のレベルを増幅回路Ａｍｐ１を介して供給するので、ユーザのアナログ階調電圧条件により、ＮＷｅｌｌ＿２への電圧レベルを変更する必要がまったく無くなるという効果が得られ、更に抵抗よりもインピーダンスが小さくなることにより、ＮＷｅｌｌ＿２の電圧レベル到達時間が短くなる効果と、ノイズの影響を少なくできる効果が得られる。
【実施例４】
【００４１】
図１８は第４の実施例を示した回路図であって、図１７の第３の実施例の回路図の増幅回路Ａｍｐ１の代わりに電流制御機能付き増幅回路Ａｍｐ２とコンパレータＣｍｐ１を設けた構成となっている。図１９はＡｍｐ２の内部回路を示した回路図であって、２つの電流源ＸＩ１とＸＩ２とスイッチＳＷ１と、電流源を除く増幅回路ＸＩ３で構成される。Ｃｍｐ１の非反転入力端子をノードＶＨ１２５に接続し、Ｃｍｐ１の反転入力端子をノードＶＨ１２７ａに接続し、Ｃｍｐ１の出力端子をノードＣＮＴに接続し、ＸＩ１の片方の端子をノードＶＤＤに接続し、ＸＩ１のもう片方の端子をノードＮ１に接続し、ＸＩ２の片方の端子をノードＶＤＤに接続し、ＸＩ２のもう片方の端子をノードＮ２に接続し、ＳＷの制御端子をノードＣＮＴに接続し、ＳＷ１の片方の端子をノードＮ２に接続し、ＳＷ１のもう片方の端子をノードをＮ１に接続し、ＸＩ３の電流入力端子をＮ１に接続し、ＸＩ３の非反転入力端子をノードＶＨ１２７に接続し、ＸＩ３の反転入力端子をノードＶＨ１２７ａに接続し、ＸＩ３の出力ＡＯをＶＨ１２７ａに接続する。
【００４２】
Ｃｍｐ１の端子接続により、ノードＣＮＴはノードＶＨ１２７ａ（ＮＷｅｌｌ＿２）の電圧がＶＨ１２５よりも低い場合は、論理レベルＬに、高い場合は論理レベルＨになる。ＳＷ１はノードＣＮＴがＬの場合はショート状態、Ｈの場合はオープン状態になる。ＸＩ１の電流はＸＩ２よりも小さく、ＸＩ１とＸＩ２の電流を足すと実施例３のＡｍｐ１の動作電流と同じになる。このとき、電源投入時のようにノードＶＨ１２７ａ（ＮＷｅｌｌ＿２）が接地レベルからＶＨ１２７レベルに変化する場合を説明する。ノードＶＨ１２７ａがＶＨ１２５レベルよりも低い場合、ノードＣＮＴは論理レベルＬとなる。ＳＷ１はノードＣＮＴがＬなので、ノードＮ１とノードＮ２がショート状態となり、ＸＩ３はＸＩ１の電流とＸＩ２の電流の２つの電流の和で動作する。ノードＶＨ１２７ａがＶＨ１２５レベルよりも高い場合、ノードＣＮＴは論理レベルＨとなる。ＳＷ１はノードＣＮＴがＨなので、ノードＮ１とノードＮ２がオープン状態となり、ＸＩ３はＸＩ１の電流のみで動作する。実施例では、Ａｍｐ２とＣｍｐ１で生じるオフセットを考慮して、Ｃｍｐ１の非反転入力端子をＶＨ１２７よりも低いレベルのノードＶＨ１２５に接続して説明したが、ノードＶＨ１２７よりも低いノードであれば、どのノードでもよい。なるだけ、ＶＨ１２７のレベルに近いのが理想的である。
【００４３】
第４の実施例では、Ｃｍｐ１の出力ノードＣＮＴの状態により、Ａｍｐ２内の電流を制御するので、ＶＨ１２７ａがまだＶＨ１２７レベルに達していない場合は電流を多くし、いったんＶＨ１２７レベルに達した後は、電流を少なくすることにより、消費電流を少なくできる効果が得られる。
【実施例５】
【００４４】
図２０は第５の実施例を示した回路図であって、図１８の第４の実施例の回路図の増幅回路Ａｍｐ２の代わりに電流制御機能付き増幅回路Ａｍｐ３とスイッチＳＷ２とＳＷ３とインバータ素子ＸＩ４を設けた構成となっている。図２１はＡｍｐ３の内部回路を示した回路図であって、図１９の第４の実施例のＡｍｐ２の内部回路の電流源ＸＩ１を削除した構成になっている。Ａｍｐ３の非反転入力端子をノードＶＨ１２５に接続し、Ａｍｐ３の反転入力端子をノードＮ３に接続し、Ａｍｐ３の出力をノードＮ３に接続し、ＸＩ４の入力端子をノードＣＮＴに接続し、ＸＩ４の出力端子をノードＣＮＴＢに接続し、ＳＷ２の制御端子をノードＣＮＴに接続し、ＳＷ２の片方の端子をノードＮ３に接続し、ＳＷ２のもう片方の端子をノードＶＨ１２７ａに接続し、ＳＷ３の制御端子をノードＣＮＴＢに接続し、ＳＷ２の片方の端子をノードＶＨ１２７に接続し、ＳＷ２のもう片方の端子をＶＨ１２７ａに接続する。
【００４５】
第４の実施例と同様に、ノードＣＮＴはＶＨ１２７ａの電圧がＶＨ１２５よりも低い場合は、論理レベルＬに、高い場合は論理レベルＨになる。ＳＷ２とＳＷ３はＳＷ１と同様にノードＣＮＴがＬの場合はショート状態、Ｈの場合はオープン状態になる。ＶＨ１２７ａがＶＨ１２５レベルよりも低い場合、ノードＣＮＴは論理レベルＬとなる。ノードＣＮＴＢはインバータＸＩ４によりノードＣＮＴの反転レベルの論理レベルＨとなる。ＳＷ１はノードＣＮＴがＬなので、ノードＮ１とノードＮ２がショート状態となり、ＸＩ３はＸＩ２の電流で動作する。ＳＷ２はノードＣＮＴがＬなので、ノードＮ３とノードＶＨ１２７ａがショート状態となる。ＳＷ３はノードＣＮＴＢがＨなので、ノードＶＨ１２７とノードＶＨ１２７ａはオープン状態となる。すなわち、ノードＶＨ１２７ａ（ＮＷｅｌｌ＿２）への電圧供給は、Ａｍｐ３を介して行われる。
【００４６】
ＶＨ１２７ａがＶＨ１２５レベルよりも高い場合、ノードＣＮＴは論理レベルＨとなり、ノードＣＮＴＢは論理レベルＬとなる。ＳＷ１はノードＣＮＴがＨなので、ノードＮ１とノードＮ２がオープン状態となり、Ａｍｐ３で消費される電流はゼロとなる。ＳＷ２はノードＣＮＴがＨなので、ノードＮ３とＶＨ１２７ａはオープン状態となる。ＳＷ３はノードＣＮＴＢがＬなので、ノードＶＨ１２７とノードＶＨ１２７ａがショート状態となる。すなわち、ノードＶＨ１２７ａ（ＮＷｅｌｌ＿２）への電圧供給は、ノードＶＨ１２７から行われる。実施例では、Ａｍｐ２とＣｍｐ１で生じるオフセットを考慮して、Ｃｍｐ１の非反転入力端子をノードＶＨ１２５に接続して説明したが、ノードＶＨ１２７よりも低いノードであれば、どのノードでもよい。なるだけ、ＶＨ１２７のレベルに近いのが理想的である。
【００４７】
第５の実施例では、Ｃｍｐ１の出力ノードＣＮＴの状態により、ＶＨ１２７ａ（ＮＷｅｌｌ＿２）の電圧供給の経路を制御するので、ＶＨ１２７ａがまだＶＨ１２７レベルに近いＶＨ１２５レベルに達していない場合はＡｍｐ３を動作させ、ＶＨ１２７ａ（ＮＷｅｌｌ＿２）の電圧供給をＡｍｐ３で実施し、いったんＶＨ１２５レベルに達した後は、Ａｍｐ３の電流消費をゼロにし非動作にさせ、ＶＨ１２７ａ（ＮＷｅｌｌ＿２）の電圧供給をノードＶＨ１２７で実施することにより、ＶＨ１２７ａ（ＮＷｅｌｌ＿２）の電圧がＶＨ１２５レベルに達した後のアンプで消費する電流をゼロにできる効果が得られる。
【実施例６】
【００４８】
図２２は第６の実施例を示した回路図であって、図２０の回路のＣｍｐ１とＡｍｐ３とＸＩ４とＳＷ２とＳＷ３を削除し、Ｐ０＿０〜Ｐ０＿１２７とＰ１＿０〜Ｐ１＿６３とＰ２＿０〜Ｐ２＿３１とＰ３＿０〜Ｐ３＿１５とＰ４＿０〜Ｐ４＿７とＰ５＿０〜Ｐ５＿３とＰ６＿０とＰ６＿１のバルク（ＮＷｅｌｌ＿２）をノードＶＨ１２７に変更して構成される。
バルク（ＮＷｅｌｌ＿２）の接続をノードＶＨ１２７ａからノードＶＨ１２７に変更したので、バルク（ＮＷｅｌｌ＿２）への電圧は、ノードＶＨ１２７から直接供給される。
バルク（ＮＷｅｌｌ＿２）への電圧供給をアナログ階調電圧ノードＶＨ１２７から供給することにより追加素子が不要になるため、更にチップサイズが小さくなる効果が得られる。
【実施例７】
【００４９】
図２３は第７の実施例を示した回路図であって、図２２の回路にタイミング回路ＸＩ５を追加して構成され、タイミング回路ＸＩ５は図２４に示す回路図であって、ＮＯＲ素子ＸＩ６とインバータ素子ＸＩ７で構成される。ＸＩ６の２入力端子のうち片方の端子はノードＧ７に接続され、もう片方の端子はノードＨ＿ＣＮＴに接続され、ＸＩ６の出力端子はノードＧ７Ｂ＿ａに接続され、ＸＩ７の入力端子はノードＧ７Ｂ＿ａに接続され、ＸＩ７の出力端子はノードＧ７＿ａに接続され、ＰＭＯＳトランジスタＰ７＿０のゲートはノードＧ７＿ａに接続され、ＮＭＯＳトランジスタＮ７＿０のゲートはノードＧ７Ｂ＿ａに接続される。
【００５０】
ノードＨ＿ＣＮＴはノードＨ＿ＣＮＴ信号の立ち上がりでノードＧ０〜Ｇ７の状態を制御する信号で、Ｇ０〜Ｇ７は素子の応答時間等の影響によりＨ＿ＣＮＴの立ち上がり後ある遅延時間をもって状態が変わる。図２５にタイミング図を示す。
【００５１】
Ｔ１の期間はノードＧ７が論理レベルＨ、ノードＧ７Ｂが論理レベルＬ、ノードＧ７＿ａが論理レベルＨ、ノードＧ７Ｂ＿ａが論理レベルＬとなっているので、図２３のＰＭＯＳトランジスタＰ７＿０がオフ状態、Ｐ７＿１がオン状態、ＮＭＯＳトランジスタＮ７＿０がオフ状態となり、出力ノードＯＵＴはノードＶＨ１２８〜ＶＨ２５５のいずれかのアナログ階調電圧が出力される。Ｔ２の期間は、まずノードＨ＿ＣＮＴが論理レベルＨとなり、その後ノードＧ７が論理レベルＬ、Ｉ７の応答時間後にノードＧ７ＢがＨとなり、ノードＨ＿ＣＮＴが論理レベルＨのため、Ｇ７＿ａは論理レベルＨ、Ｇ７Ｂ＿ａは論理レベルＬのままであるので、ＰＭＯＳトランジスタＰ７＿０がオフ状態、Ｐ７＿１がオフ状態、ＮＭＯＳトランジスタＮ７＿０がオフ状態となり、出力ノードＯＵＴはハイインピーダンス状態となる。
【００５２】
Ｔ３の期間は、まずノードＨ＿ＣＮＴが論理レベルＬとなり、その後ノードＧ７＿ａが論理レベルＬ、ＸＩ７の応答時間後にノードＧ７Ｂ＿ａがＨとなり、ノードＧ７は論理レベルＬ、ノードＧ７Ｂは論理レベルＨのままなので、ＰＭＯＳトランジスタＰ７＿０がオン状態、Ｐ７＿１がオフ状態、ＮＭＯＳトランジスタＮ７＿０がオン状態となり、出力ノードＯＵＴはノードＶＨ０〜ＶＨ１２７のいずれかのアナログ階調電圧が出力される。つまり、ノードＨ＿ＣＮＴが論理レベルＨの間は、ＰＭＯＳトランジスタＰ７＿０とＮ７＿０をオフ状態にする。
【００５３】
ノードＧ７が論理レベルＨからＬあるいはＬからＨに状態が変わる際、ノードＧ７Ｂは素子の応答時間や配線に寄生する容量と抵抗により遅延し、ある時間がたたないと状態が変わらない。これにより、ノードＧ７とノードＧ７Ｂが双方とも論理レベルＬの状態が存在してしまう。第２の実施例〜第６の実施例の場合、この期間はＰＭＯＳトランジスタＰ７＿０とＰ７＿１とＮＭＯＳトランジスタＮ７＿０がオン状態となるため、アナログ階調電圧ＶＨ１２８〜ＶＨ２５５のいずれかの電圧がノードＮｅｔ７＿０に印加され、ＰＭＯＳトランジスタＰ６＿０とＰ６＿１のドレインを経由してＮＷｅｌｌ＿２に電流が流れ込み、ＮＷｅｌｌ＿２の電圧を変動させてしまう。第７の実施例によれば、タイミング回路ＸＩ５を設けたことにより、入力ノードＧ０〜Ｇ７の状態が変わるタイミングでＰＭＯＳトランジスタＰ７＿０とＮＭＯＳトランジスタＮ７＿０をオフ状態にするので、アナログ階調電圧ＶＨ１２８〜ＶＨ２５５のＮＷｅｌｌ＿２の電圧変動への影響をなくす効果が得られる。
【図面の簡単な説明】
【００５４】
【図１】従来の４ｂｉｔデコーダ回路である。
【図２】従来の８ｂｉｔデコーダ回路である。
【図３】トランジスタの電流特性を示すグラフである。
【図４】入力コードと階調電圧の関係を示すグラフである。
【図５】トランジスタの印加電圧の状態を示す図である。
【図６】トランジスタの印加電圧の状態を示す図である。
【図７】階調電圧ＶＨ２５５及びＶＨ１２７を交互に選択した時の出力ノードの応答を示したタイミング図である。
【図８】階調電圧ＶＨ２５５及びＶＨ７を交互に選択した時の出力ノードの応答を示したタイミング図である。
【図９】階調電圧ＶＨ２５５及びＶＨ０を交互に選択した時の出力ノードの応答を示したタイミング図である。
【図１０】図９に示した場合の最終出力ノードの応答を示したタイミング図である。
【図１１】本発明の実施例１におけるデコーダ回路を示すの回路図である。
【図１２】図１１の第２の選択回路の一例を示す回路図である。
【図１３】図１１の第２の選択回路の一例を示す回路図である。
【図１４】図１１の第２の選択回路の一例を示す回路図である。
【図１５】本発明の実施例２におけるデコーダ回路を示すの回路図である。
【図１６】トランジスタの電流特性を示すグラフである。
【図１７】本発明の実施例３におけるデコーダ回路を示すの回路図である。
【図１８】本発明の実施例４におけるデコーダ回路を示すの回路図である。
【図１９】図１８におけるＡｍｐ２の内部回路を示した回路図である。
【図２０】本発明の実施例５におけるデコーダ回路を示すの回路図である。
【図２１】図２０におけるＡｍｐ３の内部回路を示した回路図である。
【図２２】本発明の実施例６におけるデコーダ回路を示すの回路図である。
【図２３】本発明の実施例７におけるデコーダ回路を示すの回路図である。
【図２４】図２２におけるタイミング回路を示す回路図である。
【図２５】本発明の実施例７におけるタイミング図である。
【符号の説明】
【００５５】
１０、２０  第１の選択回路
１１０    第２の選択回路
１３０    第３の選択回路
１４０      第４の選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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