(57)【要約】【課題】任意の係数を乗算したディジタルデータをサンプル周期で出力する乗算装置において、複数のディジタル信号同士の加算が必要となる場合にも、新たな記憶素子等の増加による回路規模の増大を回避する。【解決手段】任意の係数を乗算したディジタルデータをサンプル周期で出力する乗算器を含む乗算装置であって、ディジタルデータと１サンプル前の乗算出力とを加算して乗算器に供給する加算器３０４と、乗算器の出力を加算器３０４へ帰還させるスイッチ３０２とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
任意の係数を乗算したディジタルデータをサンプル周期で出力する乗算器を含む乗算装置であって、前記ディジタルデータと１サンプル前の乗算出力とを加算して前記乗算器に供給する加算手段と、前記乗算器の出力を前記加算手段へ帰還させる手段とを備える乗算装置。
【請求項２】
前記加算器の出力と任意の値とを選択して前記乗算器の記憶部に供給する手段を備える請求項１記載の乗算装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、任意の係数を乗算したディジタルデータをサンプル周期で出力する乗算器を含む乗算装置に関する。
【背景技術】
【０００２】
ディジタルデータに任意の係数を乗算する乗算装置は、回路規模の増大を抑えるために、ディジタルデータをシリアルに処理する構成が多く用いられる。図1は、従来の乗算装置の構成図である。図1において、乗算装置は、ディジタルデータをシリアルに処理する乗算器１０１を備えて構築される。
【０００３】
乗算器１０１は、スイッチ１０２、加算器１０３、ディジタルデータを１サンプル周期保持する記憶素子Ｄ０〜Ｄｎ、加算器１０３が出力するキャリーオーバーを保持する記憶素子Ｃ１〜Ｃｍを備えている。
【０００４】
乗算器１０１は、入力信号をＸとすると、出力信号Ｙは式（１）となる。
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【０００５】
ここで、入力信号Ｘは、ｎビット（ｎは自然数）のディジタルデータであり、下位ビット側からシリアルに入力される。乗算係数ｋ０/２０+ｋ１/２１+・・・+ｋｍ/２ｍ（ｍは自然数、ｍ＜ｎ）は、スイッチ１０２がショートのときｋｍ＝１となり、スイッチ１０２がオープンのときｋｍ＝０となるので、任意の係数に設定することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１に示した乗算装置は、音楽／音声ディジタル信号の振幅を調整するディジタルボリューム等に用いられ、複数のディジタル信号を扱う場合、各々のディジタル信号を時分割処理することが多い。このとき、モノラル出力や音楽／音声信号の多重出力のようにディジタル信号同士の加算が必要となる場合がある。
【０００７】
図２は、複数のディジタル信号を時分割処理するとき、ディジタル信号同士の加算が必要となる場合の乗算／加算装置の構成を示しており、乗算器１０１は従来の技術で同一符号を付した構成要素と同じものである。さらに、図２に示す乗算／加算装置は、記憶素子２０１および２０２、スイッチ２０３、２０４、加算装置２０５を備えて構築される。図２において、乗算器１０１から出力された各々のディジタル信号は、スイッチ２０３を操作して記憶装置２０１に保持される。このときスイッチ２０４はオープンとなる。記憶素子２０１に保持されたディジタル信号は、加算装置２０５によって加算される。このとき、スイッチ２０４はショートしており、加算装置２０５によって加算されたディジタル信号は、記憶素子２０２に保持される。このように、複数のディジタル信号同士を加算する場合、各ディジタル信号を保持するための記憶素子が必要となり、加算後のディジタル信号を保持するための記憶素子も必要となることから、回路規模の増大につながる。
【０００８】
本発明は、任意の係数を乗算したディジタルデータをサンプル周期で出力する乗算装置において、複数のディジタル信号同士の加算が必要となる場合にも、新たな記憶素子等の増加による回路規模の増大を回避することができる乗算装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、任意の係数を乗算したディジタルデータをサンプル周期で出力する乗算器を含む乗算装置であって、前記ディジタルデータと１サンプル前の乗算出力とを加算して前記乗算器に供給する加算手段と、前記乗算器の出力を前記加算手段へ帰還させる手段とを備える。この構成によれば、１サンプル前の乗算結果を帰還させることで、複数のディジタル信号同士の加算が必要となる場合であっても、外部に新たな記憶素子を設けることなく、内部の記憶素子に加算結果を保持させることが可能となるため、回路規模の増大を回避することができる。
【００１０】
本発明において、前記加算器の出力と任意の値とを選択して前記乗算器の記憶部に供給する手段を備える。この構成によれば、乗算出力とはレートの異なる値を加算する際のレート合わせに必要な記憶素子を外部に設けることなく、内部の記憶素子に加算結果を保持させることが可能となるため、回路規模の増大を回避することができる。
【発明の効果】
【００１１】
本発明によれば、１サンプル前の乗算結果を帰還させることで、複数のディジタル信号同士の加算が必要となる場合であっても、外部に新たな記憶素子を設けることなく、内部の記憶素子に加算結果を保持させることが可能となるため、回路規模の増大を回避することができる。
【発明を実施するための最良の形態】
【００１２】
（実施の形態１）
図３は、本発明の実施の形態１に係る乗算装置の構成を示しており、スイッチ３０１、３０２、３０３、加算器３０４、３０５、ディジタルデータを１サンプル周期保持する記憶素子Ｄ０〜Ｄｎ、加算器３０４、３０５が出力するキャリーオーバーを保持する記憶素子Ｃ０〜Ｃｍを備えて構築される。
【００１３】
図３において、時分割処理されたディジタル信号が入力され、乗算装置によって乗算されて記憶素子Ｄ０〜Ｄｎに保持される。このときスイッチ３０２はオープン、スイッチ３０３はショートとなり、１サンプル周期前の保持されていたディジタル信号が出力される。
【００１４】
次に、他のディジタル信号が入力され、乗算装置によって乗算される。このときスイッチ３０２はショート、スイッチ３０３はオープンとなり、乗算されたディジタル信号と、１サンプル周期前に乗算されたディジタル信号は加算器３０４で加算されて記憶素子Ｄ０〜Ｄｎに保持される。以降、同様の動作を繰り返すことにより、複数のディジタル信号同士の加算結果を記憶素子Ｄ０〜Ｄｎに保持できる。したがって、図２に比べて、各ディジタル信号を保持するための記憶素子や、加算後のディジタル信号を保持するための記憶素子が不要となることがわかる。
【００１５】
本実施の形態によれば、加算結果を記憶素子Ｄ０〜Ｄｎに保持できるようにしたため、複数のディジタル信号を保持するための記憶素子や、加算後のディジタル信号を保持するための記憶素子が不要となることから、回路規模の削減が可能となる。
【００１６】
（実施の形態２）
図４は本発明の実施の形態２に係る乗算装置の構成を示すブロック図である。図４において、スイッチ３０１、３０２、３０３、加算器３０４、３０５、記憶素子Ｄ０〜Ｄｎ、Ｃ０〜Ｃｍは実施の形態１の乗算装置で同一符号を付した構成要素と同じものである。さらに図４に示す本実施の形態の乗算／加算装置は、セレクタ４０１を備えている。
【００１７】
図４においてセレクタ４０１は、記憶素子Ｄ０〜Ｄｎの値を入力２から入力される任意のパラレルデータに設定することを可能にする。この構成により、乗算器の乗算結果とレートの異なるパラレルデータとを加算するとき、レートを合わせるためにディジタル信号を保持しておく記憶素子を必要とないため、回路規模の削減が可能となる。
【産業上の利用可能性】
【００１８】
本発明の乗算装置は、１サンプル前の乗算結果を帰還させることで、複数のディジタル信号同士の加算が必要となる場合であっても、外部に新たな記憶素子を設けることなく、内部の記憶素子に加算結果を保持させることが可能となるため、回路規模の増大を回避することができるという効果を有し、任意の係数を乗算したディジタルデータをサンプル周期で出力する乗算器を含む乗算装置等として有用である。
【図面の簡単な説明】
【００１９】
【図１】従来の乗算装置の構成を示す図
【図２】従来の乗算装置を用いた乗算／加算装置の構成を示す図
【図３】本発明の実施の形態１に係る乗算装置の構成を示す図
【図４】本発明の実施の形態２に係る乗算装置の構成を示す図
【符号の説明】
【００２０】
Ｄ０〜Ｄｎ、Ｃ０〜Ｃｍ  記憶素子
１０１  乗算器
１０２  スイッチ
１０３、加算器
２０１、２０２  記憶素子
２０３、２０４  スイッチ
２０５  加算装置
３０１、３０２、３０３  スイッチ
３０４、３０５  加算器
４０１  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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