(57)【要約】【課題】従来の固体撮像装置においては、光電変換領域の下のウェルが浅いと長波長側の光についての光電変換効率が悪くなる。リング状ゲート読み出しトランジスタの下のウェルが深いと、蓄積された電荷を基板側に排出する際のリセット電圧が高くなる。【解決手段】光電変換領域を埋め込み領域６と共に構成する第１のウェル４の深さは、信号出力トランジスタを構成するリング状ゲート電極１１が絶縁膜８を介して表面に形成された第２のウェル５の深さよりも深く形成されている。これにより、光電変換領域の受光感度や信号出力トランジスタのリセット電圧を個別に最適化できるため、赤色光に対する感度を向上できると共に、リセット電圧を低くできる。【選択図】図１
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【特許請求の範囲】
【請求項１】
リング状ゲート電極を持ち、入力された電荷の量をしきい値電圧の変化として出力する信号出力手段と、光を電荷に変換して蓄積する光電変換領域と、前記光電変換領域に蓄積された電荷を前記信号出力手段に転送する電荷転送手段と、を含む単位画素が規則的に複数配列された固体撮像装置であって、
第１の導電型の基板の表面に隣接して、互いに深さが異なる第２の導電型の第１及び第２のウェルがそれぞれ設けられており、
前記光電変換領域は、前記第１のウェル中に設けられた、第１の導電型の埋め込み領域により構成され、前記信号出力手段は、前記第２のウェル上に、絶縁膜を挟んで設けられた前記リング状ゲート電極を有し、前記電荷転送手段は、前記リング状ゲート電極と前記光電変換領域の間の、前記第２のウェル上に前記絶縁膜を挟んで設けられた転送ゲート電極を有し、
前記第１のウェルの深さが、前記第２のウェルの深さよりも深く形成されていることを特徴とする固体撮像装置。
【請求項２】
前記信号出力手段は、前記第２のウェル上に、前記絶縁膜を挟んで設けられた前記リング状ゲート電極と、前記リング状ゲート電極の中央開口部に対応する前記第２のウェル内の位置に設けられた第２の導電型のソース領域と、前記ソース領域を取り囲み、かつ、前記リング状ゲート電極の外周に達しないように前記第２のウェル中に設けられた第１の導電型のソース近傍領域とからなることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記基板は、前記ソース近傍領域の下部に対応する位置に第１の導電型の高濃度層を有することを特徴とする請求項２記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置に係り、特に画素にリング状のゲート電極を持つ増幅素子を備えた固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置は、大別するとＣＣＤ（Charge Coupled Device：電荷転送素子）とＣＭＯＳ（Complementary MOS）センサの２種類に分けられる。
【０００３】
ＣＣＤは、画素内のフォトダイオードで光電変換して得られた電荷を垂直電荷転送路、水平電荷転送路を通して読出し部に転送し、そこで電圧に変換して出力信号を得る構造である。全画素で光電変換された電荷を単一の読出し部で電圧に変換するため、ＣＣＤは画素間の信号ばらつきが少なく、低雑音であるという特長を有する。また、フォトダイオードで光電変換された電荷を、全画素で同時に垂直電荷転送路に移してから順次転送して信号読出しを行えるので、いわゆるグローバルシャッタ（一括シャッタ）動作が容易に実現できる。一方、ＣＣＤは、電荷の転送に数種類の高い電圧が必要で消費電力が大きくなり、また画素数が多くなると電荷の転送、特に水平電荷転送に時間がかかり高速で動作できないなどの不具合がある。
【０００４】
それに対して、ＣＭＯＳセンサは、フォトダイオードで光電変換して得られた電荷を画素内で電圧または電流信号に変換し、その信号を画素内に設けた増幅用トランジスタで増幅してから画素外に出力する構造をとる。マトリクス状に並べた画素部をスイッチで切り替えて信号を読み出すので、ＣＭＯＳセンサの動作速度は速く、また、画素部と周辺駆動回路をＣＭＯＳで構成するため、ＣＭＯＳセンサは低電圧で駆動できて低消費電力となり、さらに、ＡＤコンバータなどの信号処理回路も同一チップに搭載できる等々の特長を持っている。
【０００５】
一方で、ＣＭＯＳセンサは、画素内に設けた個別の増幅用トランジスタで信号を増幅するため画素間の信号ばらつきが大きく、ＣＣＤに比べて雑音特性が不利になる。また、ＣＣＤで容易に実現できるグローバルシャッタ動作をしようとすると、ＣＭＯＳセンサでは１画素あたりのトランジスタ数を４〜５個に増やす必要があり、チップ面積が大きくなってコスト高となる。このため、一般用途のＣＭＯＳセンサでは画面走査線の１ライン毎に信号を読み出す、いわゆるラインシャッタ（ローリングシャツタ）動作が基本となっている。
【０００６】
ここで、固体撮像装置によって撮影した画像とシャッタ動作の関係について説明する。動きの速い被写体をラインシャッタ動作の撮像装置（ＣＭＯＳセンサ）で撮ると画像が歪む。例えば、画面の上端から１ラインずつ読み出す方式のＣＭＯＳセンサで、図７（Ａ）に示すような、上下に動く円形のボール１００を撮ると、ボール１００が上に動く場合は、その撮像画像は同図（Ｂ）に１０１で示すように水平方向に扁平な画像になり、ボール１００が下に動く場合は、その撮像画像は同図（Ｃ）に１０２で示すように縦長の楕円状に伸びる。この現象は、撮影した画像を静止画として読み出す場合に特に目立つ不具合である。
【０００７】
そのため、ラインシャッタ動作のセンサを動画・静止画撮影カメラに応用するときは、メカニカルシャッタを併用してフォトダイオードの受光時間を全画素同一にすることが行われるが、メカニカルシャッタを入れることにより光学系が大きくなり、コストが上がるなどの問題がある。
【０００８】
そこで、ＣＭＯＳセンサの画素構造そのものを改善し、１画素あたりのトランジスタを減らして、かつ、グローバルシャッタ機能を実現する試みとして、光電変換領域と、転送ゲートと、リング状ゲート読み出しトランジスタとで画素を構成し、グローバルシャッタ機能を実現した固体撮像装置が開示されている（例えば、特許文献１参照）。
【０００９】
【特許文献１】特開平１０−４１４９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１記載の従来の固体撮像装置では、光電変換された電荷を、リング状ゲート電極の下に全面的に設置されたｐウェルに転送するので、電荷電圧変換効率が悪く出力電圧が小さい不具合がある。
【００１１】
また、この従来の固体撮像装置においては、ウェルの深さについて特に言及していない。しかし、光電変換領域の下のウェルが浅いと長波長側の光（赤色光）についての光電変換効率が悪くなり、また、リング状ゲート読み出しトランジスタの下のウェルが深いと、蓄積された電荷を基板側に排出する際のリセット電圧が高くなるなどの不具合がある。
【００１２】
本発明は以上の点に鑑みなされたもので、光電変換領域の赤色光の感度を改善し、かつ、読み出しトランジスタのリセット電圧を下げられる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明の固体撮像装置は、リング状ゲート電極を持ち、入力された電荷の量をしきい値電圧の変化として出力する信号出力手段と、光を電荷に変換して蓄積する光電変換領域と、光電変換領域に蓄積された電荷を信号出力手段に転送する電荷転送手段と、を含む単位画素が規則的に複数配列された固体撮像装置であって、第１の導電型の基板の表面に隣接して、互いに深さが異なる第２の導電型の第１及び第２のウェルがそれぞれ設けられており、光電変換領域は、第１のウェル中に設けられた、第１の導電型の埋め込み領域により構成され、信号出力手段は、第２のウェル上に、絶縁膜を挟んで設けられたリング状ゲート電極を有し、電荷転送手段は、リング状ゲート電極と光電変換領域の間の、第２のウェル上に絶縁膜を挟んで設けられた転送ゲート電極を有し、第１のウェルの深さが、第２のウェルの深さよりも深く形成されていることを特徴とする。
【００１４】
この発明では、光電変換領域を埋め込み領域と共に構成する第１のウェルの深さが、信号出力手段を構成するリング状ゲート電極が絶縁膜を介して表面に形成された第２のウェルの深さよりも深く形成されているため、光電変換領域の受光感度や信号出力手段のリセット電圧を個別に最適化できる。
【００１５】
ここで、上記の信号出力手段は、第２のウェル上に、絶縁膜を挟んで設けられたリング状ゲート電極と、リング状ゲート電極の中央開口部に対応する第２のウェル内の位置に設けられた第２の導電型のソース領域と、ソース領域を取り囲み、かつ、リング状ゲート電極の外周に達しないように第２のウェル中に設けられた第１の導電型のソース近傍領域とからなることを特徴とする。
【００１６】
また、上記の基板は、ソース近傍領域の下部に対応する位置に第１の導電型の高濃度層を有するようにしてもよい。
【発明の効果】
【００１７】
本発明によれば、光電変換された電荷は、信号出力手段の面積の小さい所定の領域に転送されるので、電荷電圧変換効率が高く、出力を大きくとれる。また、本発明によれば、光電変換領域を埋め込み領域と共に構成する第１のウェルの深さを、信号出力手段を構成するリング状ゲート電極が絶縁膜を介して表面に形成された第２のウェルの深さよりも深く形成することにより、光電変換領域の受光感度や信号出力手段のリセット電圧を個別に最適化できるようにしたため、赤色光に対する感度を向上できると共に、リセット電圧を低くでき、また、本発明の構成では各種駆動電圧の中でリセット電圧が一番高いので、このリセット電圧を低くできると駆動電圧全体を低くすることができ、消費電力を下げられる。
【発明を実施するための最良の形態】
【００１８】
次に、本発明の各実施の形態について図面と共に説明する。図１は本発明になる固体撮像装置の第１の実施の形態の１画素あたりの断面図、図２は本発明になる固体撮像装置の１画素あたりの概略平面図を示す。図１は図２のＸ−Ｘ’線に沿う断面図で、両図中、同一構成部分には同一符号を付してある。
【００１９】
本実施の形態では、図１に示すように、基板として、ｐ+型基板１上にｐ-型エピタキシャル層２を成長させたものを使う。このｐ-型エピタキシャル層２内に深さが異なるｎウェル４とｎウェル５を隣接して作る。具体的には、まず、図２に示すように平面形状がリング状のゲート電極１１を持つ読み出しトランジスタと、ｐ-型埋め込み領域６による光電変換領域の全体にわたって同じ深さのｎウェル５を作る。次に、フォトプロセスによりレジストの窓をつくり、図１に示すように、光電変換領域とその近傍に加速電圧の高いイオン注入によりｎウェル４を作る。ｎウェルの深さは、例えば、ｎウェル５が０.４μｍ、ｎウェル４が１.２μｍである。
【００２０】
ｎウェル５上にはゲート酸化膜８を挟んで第１のゲート電極としてリング状ゲート電極１１が形成される。このリング状ゲート電極１１の中央開口部のｎウェル５の表面にはｎ+型のソース領域１２があり、ソース領域１２に隣接してｐ型のソース近傍領域９がある。
【００２１】
ソース領域１２は、リング状ゲート電極１１をマスクとして５価の原子をイオン注入することにより形成する。ソース近傍ｐ型領域９は、同じくリング状ゲート電極１１をマスクとして３価の原子をソース形成のイオン注入よりも高い加速電圧でイオン注入して、ソース領域１２を取り囲み、かつ、リング状ゲート電極１１の外周に達しないように設けられる。
【００２２】
ソース領域１２及びソース近傍ｐ型領域９と離れたｎウェル５の表面にはｎ+型のドレイン領域１０がある。また、リング状ゲート電極１１の外側のｎウェル４中には、ｐ-型領域６が形成され、ｎウェル４と共に光電変換領域である埋め込みフォトダイオードを形成している。埋め込みフォトダイオードの表面にはｎ+層７があり、このｎ+層７は、単位画素エリアの外周でｎ+ドレイン領域１０とつながっている。埋め込みフォトダイオードとリング状ゲート電極１１との間には、第２のゲート電極として転送ゲート電極１３が形成されている。
【００２３】
この実施の形態では、ｎウェル５の下の深い場所にｎウェル４を作るので、ｎウェル４の作成時に高いエネルギーでイオン注入を行う必要があり、装置の制約によりｎウェル４の深さが限られるものの、光電変換領域から転送ゲート電極１３とリング状ゲート電極１１の下側の位置に至る基板表面にｎウェル５を１回の工程で作るので、ポテンシャルの山や谷ができにくく、光電変換で発生した電荷の転送残りなどが発生する問題を防ぐことができる。
【００２４】
図３はこの固体撮像装置の単位画素の等価回路図を示す。画素は画素敷き詰め領域にｍ行ｎ列で配置されているが、そのうちの１画素だけを代表として等価回路で表現している。図３に示す画素等価回路はリング状ゲート電極１１を持つＭＯＳＦＥＴ１８、ドレイン２３（図１のドレイン領域１０、ｎ+層７に相当）、転送ゲート電極１３を持つ転送ゲートＭＯＳＦＥＴ２０、埋め込み領域６によるフォトダイオード１９からなっており、リング状ゲートＭＯＳＦＥＴ１８のドレインがフォトダイオード１９のｎ型に接続され、転送ゲートＭＯＳＦＥＴ２０のソースがフォトダイオード１９のｐ型に接続され、転送ゲートＭＯＳＦＥＴ２０のドレインがリング状ゲートＭＯＳＦＥＴ１８のバックゲート（図１のソース近傍ｐ型領域９）と接続されている。
【００２５】
画素内のＭＯＳＦＥＴ１８のリング状ゲート電極は垂直走査回路２５に、ＭＯＳＦＥＴ２０の転送ゲート電極は転送ゲート駆動回路２６に、ＭＯＳＦＥＴ１８のドレイン電極はドレイン電圧制御回路２７に、それぞれ接続されている。リング状ゲート電極は行毎に制御するので、横方向に配線するが、転送ゲート電極は全画素一斉に制御するので、縦方向の配線でもよいが、ここでは横方向で表現している。ドレイン電圧制御回路２７は、全画素一斉に制御する場合と、行毎に制御する場合とがあり、ここでは構方向で表現する。ＭＯＳＦＥＴ１８のソース電極につながる配線２４は縦方向に配線され、配線２４の一方はソース電位制御回路２８に接続され、もう一方は信号出力回路２９に接続されている。
【００２６】
信号出力回路２９は、図示していないクランプ回路やサンプルホールド回路、差動増幅器によって信号電圧とリセット電圧の差を読み出す、いわゆるＣＤＳ（相関二重サンプリング）の機能を備えている。信号出力回路２９から出力された信号は、水平走査回路３０により制御されるスイッチを介して出力される。
【００２７】
この等価回路の動作について、図４のタイミングチャートと共に説明する。図４の時刻ｔ１までの期間で、埋め込みフォトダイオード１９に光が入射し、光電効果により電子ホール対が発生し、フォトダイオード１９のｐ−型領域（図１の６）にホールが蓄積される。時刻ｔ１で図４（Ｂ）に示すように転送ゲート電極の電位ＶＴＧがローレベル（Ｌｏｗ）となり、全画素で一斉にフォトダイオード１９からリング状ゲートＭＯＳＦＥＴ１８のバックゲートへ、ホール電荷が転送される。ＭＯＳＦＥＴ１８のソース電位ＶＳは、図４（Ｄ）に示すようにソース電位制御回路２８によりＳ１に設定される。Ｓ１＞Ｌｏｗであり、これによりリング状ゲートＭＯＳＦＥＴ１８がオフのままであり、電流が流れないようにする。
【００２８】
時刻ｔ２では、転送ゲート電極電位ＶＴＧが図４（Ｂ）に示すように再びハイレベル（Ｖｄｄ）となり、転送ゲートＭＯＳＦＥＴ２０がオフとなる。フォトダイオード１９では再びホール電荷の蓄積が始まり、これは次の転送まで続く。画素の信号読み出しは各行毎に順番に行われるので、時刻ｔ２からｔ３は信号を読み出すまでの待機状態となる。待機状態のリング状ゲートＭＯＳＦＥＴ１８のゲート電位ＶＲは図４（Ｃ）に示すようにローレベル（Ｌｏｗ）、ソース電位ＶＳは同図（Ｄ）に示すようにＳ１であり、オフ状態である。
【００２９】
ソース電位ＶＳは他の行からの信号読み出しが行われている間、その画素からの信号の値により様々な値を取り得る。時刻ｔ３で、図示した画素の読み出しが始まる。まず、時刻ｔ３で図４（Ｃ）に示すようにリング状ゲート電極電位ＶＲがＶｇ１になる。このＶｇ１はＬｏｗとＶｄｄとの間の電位である。
【００３０】
一方、信号出力回路２９内のスイッチにより出力線２４にソースフォロア回路が繋がり、リング状ゲートＭＯＳＦＥＴ１８のソース電位ＶＳは図４（Ｄ）に示すようにＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１はリング状ゲートＭＯＳＦＥＴ１８のバックゲート（ソース近傍ｐ型領域）にホールがある状態でのリング状ゲートＭＯＳＦＥＴ１８のしきい値電圧である。このソース電位Ｓ２が信号出力回路２９内の第１のキャパシタＣ１に記憶される。
【００３１】
次に、時刻ｔ４では、図４（Ｃ）に示すようにリング状ゲート電極電位ＶＲがＶｇ２になり、同図（Ｄ）に示すようにソース電極電位ＶＳはＳ３になる。ここでＶｇ２、Ｓ３＞Ｌｏｗであり、リング状ゲートＭＯＳＦＥＴ１８がオンして電流が流れないような電位設定にするのが望ましい。また、Ｖｇ２、Ｓ３≦Ｖｄｄが望ましい。簡便な設定では、Ｖｇ２＝Ｓ３＝Ｖｄｄとする。このとき、図１に示したソース近傍ｐ型領域９のポテンシャルが持ち上げられ、ｎウェル５のバリアを越えて、ホールがｐ型エピタキシャル層２に排出される（リセット）。図５のソース近傍ｐ型領域９の下のｐ＋層３は、このリセット電圧を適切な値に調整するために設けている。
【００３２】
次に、時刻ｔ５では、図４（Ｃ）に示すように再びリング状ゲート電極電位ＶＲがＶｇ１になる。一方、信号出力回路２９で出力線２４にソースフォロア回路が繋がり、リング状ゲートＭＯＳＦＥＴ１８のソース電位ＶＳは、図４（Ｄ）に示すようにＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここで、Ｖｔｈ０はリング状ゲートＭＯＳＦＥＴ１８のバックゲート（ソース近傍ｐ型領域９）にホールがない状態での、リング状ゲートＭＯＳＦＥＴ１８のしきい値電圧である。このソース電位Ｓ０が、信号出力回路２９内の第２のキャパシタＣ２に記憶され、差動アンプによってＣ１，Ｃ２の電位差、すなわち（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値はホール電荷によるしきい値変化分である。この信号は水平走査回路３０内のスイッチを通してセンサ外へ出力される。なお、時刻ｔ１以降、ドレイン電圧制御回路２７から出力されるドレイン電圧ＶＤは、図４（Ａ）に示すように、Ｖｄｄとされている。
【００３３】
なお、上記の説明では時刻ｔ４〜ｔ５のリセット時のソース電位Ｓ３をソース電位制御回路２８から供給したが、その電位をフローティングにする方法もある。その場合は、リング状ゲート電極電位をＶｇ２とするとリング状ゲートＭＯＳＦＥＴ１８がオン状態となり、ソースにドレインから電流が供給されソース電極電位が上昇する。従って、図１のソース近傍ｐ型領域９のポテンシャルが持ち上げられ、ｎウェル４のバリアを越えて、ホールがｐ型エピタキシャル層２に排出される（リセット）。ホールが完全に排出されたときのソース電極電位は、（Ｖｇ２−Ｖｔｈ０）になる。この方法では、ソース電位制御回路２８のうち、Ｓ３を供給するトランジスタを削減することができ、チップ面積を減らすことができる。
【００３４】
以上述べてきた説明で明らかなように、この固体撮像装置では、１画素あたり２個のトランジスタでＣＭＯＳセンサを構成していながら、全画素一斉にフォトダイオード１９から信号読出しトランジスタであるリング状ゲートＭＯＳＦＥＴ１８へ電荷を転送するので、グローバルシャッタ機能が実現できる。また、光電変換された電荷は、面積の小さいソース近傍ｐ型領域９に転送されるので、電荷電圧変換効率が高く、出力を大きくとれる。
【００３５】
また、１画素あたりのトランジスタ数が少ないので、画素面積内のフォトダイオードの面積比率を上げられることも、信号出力が大きくなることに寄与する。更に、リング状ゲートＭＯＳＦＥＴ１８をリセットするとき、ソース近傍ｐ型領域９は完全に空乏化するので、リセット時の残留電荷量のばらつきによるリセット雑音が発生しない、などの優れた特長を有する。
【００３６】
なお、上記の画素等価回路と同じ等価回路で表わされ、上記と同様の動作を行う固体撮像装置を、本出願人は特願２００４−２１８９５号にて提案したが、この提案になる固体撮像装置の断面図は図６に示すようになり、ｎウェル１５の深さについては特に言及されていない。なお、図６中、図１と同一構成部分には同一符号を付し、その説明を省略する。
【００３７】
再び図１に戻って説明する。図１に示す第１の実施の形態では、光電変換領域のｎウェル４とリング状ゲート電極１１を持つ読み出しトランジスタ（図３のＭＯＳＦＥＴ１８）のｎウェル５とを、異なる深さと不純物濃度で形成することにより、受光感度やリセット電圧について個別に最適化できる。これにより、赤色光に対する感度を向上でき、かつ、リセット電圧を低くできる。
【００３８】
なお、ｎウェル４とｎウェル５の不純物濃度は、それぞれのウェル深さとの兼ね合いでも決まる。本実施の形態では、ウェル深さはｎウェル５が０.４μｍ、ｎウェル４が１.２μｍであるので、ｎウェル５の方が不純物濃度が高くなる。しかし、ｎウェル４の方がｎウェル５よりも深いという関係を保ったまま、両方のウェル深さを深くすると、両者の不純物濃度を同じにすることもできる。
【００３９】
図５は本発明になる固体撮像装置の第２の実施の形態の断面図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図５に示すように、この実施の形態は、リング状ゲート電極１１を持つ読み出しトランジスタ（図３のＭＯＳＦＥＴ１８）の下方のｐ-エピタキシャル層２内に、ｐ+領域３を形成している点が第１の実施の形態と異なる。このｐ+領域３は、ｐ-エピタキシャル層２とｎウェル５に跨って形成してもよい。
【００４０】
このｐ+領域３により、ソース近傍ｐ型領域９の下のｎウェル５が低い電圧で空乏化し、結果としてソース近傍ｐ型領域９に蓄積した電荷を基板に排出するリセット電圧を第１の実施の形態よりも下げることができる。本実施の形態の構成では各種駆動電圧の中でリセット電圧が一番高いので、このリセット電圧を低くできると駆動電圧全体を低くすることができ、消費電力を下げられる。
【００４１】
なお、本発明は以上の実施の形態に限定されるものではなく、例えばｎウェル４とｎウェル５は以上の実施の形態で説明した方法とは異なる方法で作成することも可能である。例えば、光電変換領域のｎウェルＡ（図１のｎウェル５の一部とｎウェル４）と、転送ゲート電極１３とリング状ゲート電極１１の下側のｎウェルＢ（図１のｎウェル５の残りの部分）とを分けて作ることも可能である。この場合、光電変換領域のｎウェルＡを作成しようとするエピタキシャル層２の領域に、ｎ型不純物として例えばリンをイオン注入し、更に熱処理をすることにより、例えば１.２μｍの深さまで拡散してｎウェルＡを作成する。続いて、このｎウェルＡの横方向に接するように、転送ゲート電極１３とリング状ゲート電極１１の下側のエピタキシャル層２の表面に、ｎウェルＢをイオン注入により例えば０.５μｍの深さに作る。
【００４２】
この方法によれば、作成したウェルＡとウェルＢの境界部分にポテンシャルの山や谷ができ易く、光電変換した電荷の転送残りなどが発生し易くなるが、その反面、高いエネルギーのイオン注入は必要なく、また、イオン注入後の熱処理条件によりｎウェルＡをより深くして、赤色光や赤外光の長波長光領域の光電変換効率を更に上げることができる。
【００４３】
なお、半導体の導電型であるｐ型、ｎ型を以上の実施の形態とは反対導電型に作り、電荷として電子を用い、ポテンシャルの方向を逆にとれば、各実施の形態と全く同じ効果が得られることは勿論である。
【図面の簡単な説明】
【００４４】
【図１】本発明の固体撮像装置の第１の実施の形態の１画素あたりの断面図である。
【図２】本発明の固体撮像装置の１画素あたりの平面図である。
【図３】本発明の１画素あたりの等価回路図である。
【図４】図３の動作説明用タイミングチャートである。
【図５】本発明の固体撮像装置の第２の実施の形態の１画素あたりの断面図である。
【図６】本出願人が先に提案した固体撮像装置の１画素あたりの断面図である。
【図７】ラインシャッタ動作の画像歪の説明図である。
【符号の説明】
【００４５】
３  読み出しトランジスタのソース近傍ｐ領域の下のｐ+領域
４  光電変換領域のｎウェル
５  読み出しトランジスタのｎウェル
６  ｐ-埋め込み領域
９  ソース近傍ｐ型領域
１０  ｎ＋ドレイン領域
１１  リング状ゲート電極
１２  ソース領域
１３  転送ゲート電極
【図１】
2007123680.tif 000003
【図２】
2007123680.tif 000004
【図３】
2007123680.tif 000005
【図４】
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【図５】
2007123680.tif 000007
【図６】
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【図７】
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