(57)【要約】【課題】比較的低いコストで論理回路を構築するのに好適な論理装置を提供する。【解決手段】電子論理装置３０は、クロック接点ＫＷ、ＫＮ、ＫＥ及びＫＳと、入力接点ＵＷ、ＵＮ、ＵＥ及びＵＳと、出力接点ＱＷ、ＱＮ、ＱＥ及びＱＳとを有する。装置は、４個の入力、接点ＫＷ、ＫＮ、ＫＥ及びＫＳに接続されたクロック入力ＣＬＫ、及び出力接点ＱＷ、ＱＮ、ＱＥ及びＱＳに接続された出力Ｑを有する論理ブロック７６、７８と、各々が第１の入力に接続された中央接点、並びに第１、第２及び第３の端子を有する４個の３端子スイッチＳＷ、ＳＮ、ＳＥ及びＳＳとを含む。第１の端子は電源電圧ＶＣＣに接続される。第２の端子は入力接点ＵＷ、ＵＮ、ＵＥ及びＵＳの一つに接続される。第３の端子は接地レベルに接続される。装置はさらに、３端子スイッチＳＷ、ＳＮ、ＳＥ及びＳＳの状態を制御する４個のスイッチコントローラを含む。【選択図】        図４
2007166455.tif 000002
【特許請求の範囲】
【請求項１】
プログラム可能論理アレイのための電子論理装置であって、前記電子論理装置は複数組の接点を有し、前記組の各々はクロック接点と入力接点と出力接点とを有し、前記電子論理装置は、
複数個の入力、前記クロック接点の各々に接続されたクロック入力、及び前記出力接点の各々に接続された出力を有する論理ブロックと、
一組の三状態スイッチとを含み、前記一組の三状態スイッチの各々は、前記入力の一つに接続された中央コネクタと、第１、第２及び第３の端子を含む３個の端子とを有し、前記第１の端子は第１の電圧に接続され、前記第２の端子は前記接点の組の一つの前記入力接点に接続され、前記第３の端子は第２の電圧に接続され、
前記電子論理装置はさらに、前記三状態スイッチのそれぞれの状態を制御する一組のスイッチコントローラを含む、電子論理装置。
【請求項２】
前記スイッチコントローラの各々は、前記スイッチの一つに作用するように接続された、人手で制御可能なスイッチ部材を含む、請求項１に記載の電子論理装置。
【請求項３】
前記スイッチの各々が、メモリベースのマルチプレクサを含む、請求項１に記載の電子論理装置。
【請求項４】
前記マルチプレクサを制御するためのデータを供給するデータ供給線をさらに含む、請求項３に記載の電子論理装置。
【請求項５】
電子論理装置の外部境界を規定するハウジングをさらに含み、
前記複数組の接点は、前記電子論理装置が他の電子論理装置と隣接して配置されたときに、前記接点の組の一つの入力接点、クロック接点及び出力接点が前記他の電子論理装置の出力接点、クロック接点及び入力接点に接続されるように、前記外部境界上に配置される、請求項１に記載の電子論理装置。
【請求項６】
前記ハウジングの前記外部境界は、第１の面と、当該第１の面に対向する第２の面と、側面とを有し、
前記複数組の接点の各組は、互いに異なる前記側面上に配置される、請求項５に記載の電子論理装置。
【請求項７】
前記外部境界は直方体であり、前記第１の面は当該直方体の上面であり、前記第２の面は前記直方体の底面であり、
前記複数組の接点の各組は、前記直方体の互いに異なる側面に配置された４組の接点を含む、請求項６に記載の電子論理装置。
【請求項８】
前記上面と前記底面とが正方形である、請求項７に記載の電子論理装置。
【請求項９】
前記側面の各々は、第１、第２、第３及び第４の辺を含む４個の辺を有し、前記側面は前記第１の辺と前記第２の辺とで前記第１の面と前記第２の面とにそれぞれ交わり、
前記接点の組の各々の前記クロック接点は、前記第３と第４の辺の中点に配置される、請求項７に記載の電子論理装置。
【請求項１０】
前記論理ブロックは
ブール関数ブロックと、
ブール関数ブロックの出力を受けるように接続された主入力、クロック受信入力及び出力を有するＤ型フリップフロップとを含み、
前記Ｄ型フリップフロップの前記クロック受信入力と出力とはそれぞれ、前記論理ブロックのクロック入力と出力とである、請求項１〜請求項９のいずれかに記載の電子論理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は電子論理装置に関し、特に、特定の用途に対しその場でプログラムが可能な電子論理装置に関する。
【背景技術】
【０００２】
さまざまな異なる種類のフィールドプログラム可能論理アレイ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙｓ：ＦＰＧＡ）が広範な電子産業で用いられている。ＦＰＧＡは可変長の配線で予め作成された汎用金属層を備えた論理回路である。設計技術者は、ＦＰＧＡ中の回路を接続することにより、その場でＦＰＧＡをプログラムすることができる。典型的には、接続はトランジスタスイッチ又はアンチヒューズによってなされる。ある種のＦＰＧＡは、スイッチの制御のためのプログラムを記憶するスタティックメモリを有する。
【０００３】
ＦＰＧＡはプログラム可能なので、プロトタイピングによく用いられる。ＦＰＧＡによるプロトタイピングを用いることで、設計技術者は製造業者に依頼して特定の設計に従った半導体論理装置を作成してもらう必要がなくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一般に、ＦＰＧＡは広範囲の応用に対処できるよう、多数の論理ゲートを含む。従って、プログラムすべき機能が比較的単純な場合には、高価すぎることがある。さらに、設計技術者は、ＦＰＧＡをプログラムする前に、目標とする論理回路の大まかな設計を終えている必要がある。従って、ＦＰＧＡは学生が試行錯誤により論理回路の設計を学ぶ教育の場には好適とは言いがたい。特に、ブール関数及び順序回路は、教育においては重要な役割を有する。ＦＰＧＡに代えて用いることのできる、論理回路を構築するのに好適な論理装置の需要が高まっている。
【０００５】
従って、この発明の目的の一つは、比較的低いコストで論理回路を構築するのに好適な論理装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明に係るプログラム可能論理アレイのための電子論理装置は、複数組の接点を有する。これら接点の組の各々はクロック接点と入力接点と出力接点とを有する。電子論理装置は、複数個の入力、クロック接点の各々に接続されたクロック入力、及び出力接点の各々に接続された出力を有する論理ブロックと、一組の三状態スイッチとを含む。三状態スイッチの各々は、前記入力の一つに接続された中央コネクタと、第１、第２及び第３の端子を含む３個の端子とを有する。第１の端子は第１の電圧に接続され、第２の端子は接点の組のうちの一つの入力接点に接続され、第３の端子は第２の電圧に接続される。電子論理装置はさらに、三状態スイッチのそれぞれの状態を制御する一組のスイッチコントローラを含む。
【０００７】
この構成により、論理ブロックの各々の入力を３つの値のうちいずれか、すなわち、第１の電圧、入力接点の値、及び第２の電圧、のいずれかに設定できる。この場合、論理ブロックはこれらの値に対して演算し、結果として得られる値を出力する。結果として得られる値は出力接点から出力される。このように構成された電子論理装置と同じ電子論理装置を接続することで、様々な種類の論理回路を構築できる。構成が単純なため、論理回路は比較的低いコストで構築できる。
【０００８】
好ましくは、スイッチコントローラの各々は、スイッチの一つに作用するように接続された、人手で制御可能なスイッチ部材を含む。
【０００９】
さらに好ましくは、スイッチの各々は、メモリベースのマルチプレクサを含む。
【００１０】
さらに好ましくは、電子論理装置はマルチプレクサを制御するためのデータを供給するデータ供給線をさらに含む。
【００１１】
電子論理装置は、電子論理装置の外部境界を規定するハウジングをさらに含み、複数個の組の接点は、電子論理装置が別の電子論理装置と隣接して配置されたときに、接点の組の一つの入力接点、クロック接点及び出力接点が別の電子論理装置の出力接点、クロック接点及び入力接点にそれぞれ接続されるように、外部境界上に配置される。
【００１２】
好ましくは、ハウジングの外部境界は、第１の面と、第１の面に対向する第２の面と、側面とを有する。複数個の組の接点は、互いに異なる側面上に配置される。
【００１３】
さらに好ましくは、外部境界は直方体であり、第１の面は直方体の上面であり、第２の面は直方体の底面であり、複数個の組の接点は、当該直方体の、互いに異なる側面に配置された４組の接点を含む。
【００１４】
さらに好ましくは、上面と底面とは正方形である。
【００１５】
側面の各々は、第１、第２、第３及び第４の辺を含む４個の辺を有する。側面は第１の辺と第２の辺とで第１の面と第２の面とにそれぞれ交わる。接点の組の各々のクロック接点は、第３と第４の辺の中点に配置される。
【００１６】
さらに好ましくは、論理ブロックは、ブール関数ブロックと、ブール関数ブロックの出力を受けるように接続された主入力、クロック受信入力及び出力を有するＤ型フリップフロップとを含み、Ｄ型フリップフロップのクロック受信入力と出力とはそれぞれ、クロック入力と論理ブロックの出力とである。
【発明を実施するための最良の形態】
【００１７】
［第１の実施の形態］
この発明の第１の実施の形態は、論理回路の構築に好適な論理タイル（Ｌｏｇｉｃ  Ｔｉｌｅ：ＬＴ）に関する。図１は第１の実施の形態に従ったＬＴ３０の斜視図である。図２はＬＴ３０の平面図であり、図３は図２の線３でのＬＴ３０の断面図である。図４はＬＴ３０の回路図であり、図４において、回路素子は、ＬＴ３０内の実際の配置を反映するように配置されている。
【００１８】
図１及び図２を参照して、ＬＴ３０の基本形式は、正方形の天板４０及び底部５０（図１では示さず）と、４個の長方形の側面４２、４４、４６及び４８とを含む直方体である。４つの側面４２、４４、４６及び４８はそれぞれ、西、北、東、南とラベル付けされ、これらの側面に関連する要素はそれぞれ「Ｗ」「Ｎ」「Ｅ」及び「Ｓ」の添え字のある参照番号で示される。
【００１９】
ＬＴ３０はさらに、側面４２、４４、４６及び４８のそれぞれの近くに配置された４個のスイッチ棒７０Ｗ、７０Ｎ、７０Ｅ、及び７０Ｓを有する。これらのスイッチ棒は人手で操作してＬＴ３０の内部回路の接続を制御できる。ＬＴ３０は側面４２、４４、４６及び４８の各々に３個の接点を有する。例えば、ＬＴ３０は側面４２に３個の接点ＱＷ、ＫＷ及びＵＷを有し、側面４８に３個の接点ＱＳ、ＫＳ及びＵＳを有する。同様に、図１及び図２には示さないが、北の側面４４は３個の接点ＱＮ、ＫＮ及びＵＮを有し、東の側面４６は３個の接点ＱＥ、ＫＥ及びＵＥを有する。
【００２０】
図３及び図４を参照して、ＬＴ３０は、４個の入力を有するブール関数ｆを構成する一組の論理ゲート７６と、Ｄ型フリップフロップ（Ｄ−ｔｙｐｅ  ｆｌｉｐ  ｆｌｏｐ：ＤＦＦ）７８と、４個の三状態スイッチＳＷ、ＳＮ、ＳＥ及びＳＳと、８個の抵抗器ＲＧＷ、ＲＧＮ、ＲＧＥ、ＲＧＳ、ＲＶＷ、ＲＶＮ、ＲＶＥ及びＲＶＳとを含む。以下の説明では、この論理ゲート７６の組を「ブール関数ブロック７６」と称する。
【００２１】
関数ｆに推奨される式は、以下の通りである。
【００２２】
【数１】
2007166455.tif 000003
ただし、「Ｘ’」はＮＯＴ  Ｘ（Ｘの否定）であり、「ＸＹ」はＸとＹとのブール積であり、「Ｘ＋Ｙ」はＸとＹとのブール和である。
【００２３】
ＤＦＦ７８は主入力Ｄ、クロック入力ＣＬＫ、及び出力点Ｑを有する。主入力Ｄは配線８４により、ブール関数ブロック７６に接続される。出力点ＱはＣＬＫがローからハイの状態へ変わるたびにＤの値をとり、次にＣＬＫがローからハイの状態に変わるまでそれを維持する。
【００２４】
接点ＵＷ、ＵＮ、ＵＥ及びＵＳはＬＴ３０からの出力である。接点ＫＷ、ＫＮ、ＫＥ及びＫＳはクロック配線へのアクセス点である。
【００２５】
三状態スイッチＳＷ、ＳＮ、ＳＥ及びＳＳの各々は中央コネクタと可動端子とを有する。スイッチＳＷの中央コネクタはブール関数ブロック７６の第１の入力に接続される。スイッチＳＷの３端子はそれぞれ、抵抗器ＲＧＷの一端、接点ＵＷ、及び抵抗器ＲＶＷの一端に接続される。図３に示すように、抵抗器ＲＧＷの他方端は、接地レベルに接続された金属箔である天板４０に接続されている。抵抗器ＲＶＷの他方端は、電源電圧ＶＣＣに接続された金属箔である底部５０に接続されている。
【００２６】
スイッチＳＮの３端子コネクタはそれぞれ抵抗器ＲＧＮの一端、接点ＵＮ及び抵抗器ＲＶＮの一端に接続される。スイッチＳＮの中央コネクタはブール関数ブロック７６の第２の入力に接続される。スイッチＳＥの３端子コネクタはそれぞれ抵抗器ＲＧＥの一端、接点ＵＥ及び抵抗器ＲＶＥの一端に接続される。スイッチＳＥの中央コネクタはブール関数ブロック７６の第３の入力に接続される。最後に、スイッチＳＳの３端子コネクタはそれぞれ抵抗器ＲＧＳの一端、接点ＵＳ及び抵抗器ＲＶＳの一端に接続される。スイッチＳＳの中央コネクタはブール関数ブロック７６の第４の入力に接続される。
【００２７】
抵抗器ＲＧＮ、ＲＧＥ、ＲＧＳの他方端は天板４０に接続される。同様に抵抗器ＲＶＮ、ＲＶＥ及びＲＶＳの他方端は底部５０に接続される。
【００２８】
配線７４Ｗ、７４Ｎ、７４Ｅ及び７４Ｓはブール関数ブロック７６で処理されるべき入力信号ＡＷ、ＡＮ、ＡＥ及びＡＳを伝達する。信号ＡＷはスイッチＳＷが抵抗器ＲＶＷ、接点ＵＷ及び抵抗器ＲＧＷに接するときそれぞれ１、ＵＷ及び０となる。信号ＡＮはスイッチＳＮが抵抗器ＲＶＮ、接点ＵＮ及び抵抗器ＲＧＮに接するときそれぞれ１、ＵＮ及び０となる。信号ＡＥはスイッチＳＥが抵抗器ＲＶＥ、接点ＵＥ及び抵抗器ＲＧＥに接するときそれぞれ１、ＵＥ及び０となる。最後に、信号ＡＳはスイッチＳＳが抵抗器ＲＶＳ、接点ＵＳ及び抵抗器ＲＧＳに接するときそれぞれ１、ＵＳ及び０となる。
【００２９】
ＬＴ３０はさらに、４個の接点ＱＷ、ＱＮ、ＱＥ及びＱＳをそれぞれＤＦＦ７８の出力点Ｑに接続する４本の配線７２Ｗ、７２Ｎ、７２Ｅ及び７２Ｓを含む。ブール関数ブロック７６は出力を有し、これはＤＦＦ７８の入力点Ｄに接続される。
【００３０】
ＬＴ３０はさらに、接点ＵＷ、ＵＮ、ＵＥ及びＵＳをそれぞれＤＦＦ７８のクロック入力ＣＬＫに接続する４本の配線８０Ｗ、８０Ｎ、８０Ｅ及び８０Ｓを有する。
【００３１】
スイッチＳＷ、ＳＮ、ＳＥ及びＳＳの切替はそれぞれ、垂直の棒７０Ｗ、７０Ｎ、７０Ｅ及び７０Ｓによって行なうことができる。
【００３２】
出力での信号は常に、ＱＷ＝ＱＮ＝ＱＥ＝ＱＳ＝Ｑである。
【００３３】
接点は、複数個のＬＴがアレイとして配置されたときに、ＬＴの回転に関わりなく、接点ＵＷ、ＵＮ、ＵＥ及びＵＳが、それぞれに隣接するものの出力を受け、接点ＱＷ、ＱＮ、ＱＥ及びＱＳからの出力がそれぞれに隣接するものの入力点で受け取られ、接点ＫＷ、ＫＮ、ＫＥ及びＫＳがそれぞれに隣接するものクロック配線に接続されるように配置される。クロック接点ＫＷ、ＫＮ、ＫＥ及びＫＳは各々、その側面の垂直対称軸上にある。
【００３４】
この構成により、動作において、全てのクロック信号がローからハイに変わると、全てのＬＴから生成される出力信号はｆ（ＡＷ，ＡＮ，ＡＥ，ＡＳ）となり、各信号Ａｉ（ｉ＝Ｗ，Ｎ，Ｅ又はＳ）はスイッチＳｉが抵抗器ＲＶｉ、接点Ｕｉ又は抵抗器ＲＧｉにそれぞれ接するとき、１、Ｚｉ又は０となる。ここでＺｉは隣接するもののうちｉ番目（ｉ＝Ｗ，Ｎ，Ｅ又はＳ）から生成される出力信号である。正確に言えば、各クロックｋについて、Ｑ［ｋ＋１］＝ｆ（ＡＷ［ｋ］，ＡＮ［ｋ］，ＡＥ［ｋ］，ＡＳ［ｋ］）である。
【００３５】
上述の関数ｆについて、所望のブール関数又はシーケンシャル回路はいずれも、ＬＴの二次元のアレイとして実現できる。スイッチＳＷ、ＳＮ、ＳＥ及びＳＳの変化はスイッチ棒７０Ｗ、７０Ｎ、７０Ｅ、７０Ｓによって行なえるため、ＬＴ３０はプログラム可能である。
【００３６】
接地された金属箔、ＬＴ外部に配線のない同一のＬＴのアレイ、及び電源電圧に接続された金属箔からなる３層のサンドイッチで、大規模なディジタルシステムを構築することができる。各ＬＴのスイッチは、図３に示すように、単に入力接点、上部箔（天板）、又は下部箔（底部）のいずれかに接続される配線でよい。各ＬＴはプログラム可能であるため、ＬＴのアレイによって非常に複雑な機能を実現できる。
【００３７】
ＬＴのアレイは以下のように構築することができる。図５（Ａ）を参照して、図３に示す底部５０としての金属箔１２０が準備される。ＬＴ３０Ａが箔１２０の左上隅に置かれる。
【００３８】
図５（Ｂ）を参照して、別のＬＴ（例えばＬＴ３０Ｂ、３０Ｃ）がさらに置かれる。箔１２０上に配置する前に、ＬＴ３０Ｄで示されるように、ＬＴ３０を９０°、１８０°又は２７０°回転させても良い。回転させてもアレイの性能は変わらない。
【００３９】
図５（Ｃ）に示すように箔１２０上にＬＴのアレイ１３０が完成すると、ＬＴのスイッチの状態が設定されて、アレイ全体が目標とする論理回路として機能するようにプログラムされる。
【００４０】
スイッチが全て設定された後、天板４０（図１）としての上部箔１４０が図５（Ｄ）に示すようにアレイ上に置かれる。
【００４１】
最後に、図５（Ｅ）に示すように、アレイ内のＬＴが外部装置と、配線の組１５２、１５４、１５６及び１５８を接続することによって接続される。これらの配線の組は、最も外側のＬＴの外側面にある接続点を介して入力信号とクロック信号とをアレイに供給し、アレイからの出力信号を受けるためのものである。
【００４２】
論理回路の例を以下に示す。アレイ設計の例を挙げる前に、ＬＴベースのアレイを設計する際に有用なグラフィック表示の規約を説明する。
【００４３】
図６はＬＴのグラフィック表示である。三角形は隣接する出力に対し開放されていること、すなわち関連する隣接ＬＴからブール値を受け取る事のできる側面を示す。黒丸は、関連するスイッチが電源電圧から１を受けるように設定されていることを意味する。マークのない側面は、関連するスイッチが接地されて０を受けるようにされていることを意味する。所与のＬＴは、隣接する出力を受けるように切替えられた入力を、０個、１個、２個、又は３個だけ持つことになる。
【００４４】
図７はＬＴの入力がとり得る４つのレイアウトを示す。４個のスイッチの状態により、ＬＴは３個の値、２個の値又は１個の値を受けて、図７（Ａ）に示すように隣合う１個のＬＴで受けとられる値のｆ（[値１、値２、値３]で示す）を返すか、図７（Ｂ）及び（Ｃ）で示すように２個の隣合うＬＴで同時に受けとられるＥＸＯＲ（＋記号を○で囲んで示す）を返すか、又は図７（Ｄ）に示すように３個の隣合うＬＴ全てで同時に受けとられる、変更無しの入力値を返す。
【００４５】
図８はＬＴベースの論理回路での値の伝播例を示す。時刻ｔ＝０で、図８（Ａ）に示すように、いくつかのＬＴがそれぞれｕ、ｘ、ｙ及びｚのブール値を返すものと仮定する。隣接するものにはｙの伝播を可能にする入力がないので、値ｙは消滅する。右側のセルが利用可能なため、値ｚは右に動く。時刻ｔ＝１で、図８（Ｂ）に示すように、関連のＬＴの入力がｕとｘを受けることが可能であるため以下の値ｐが現れる。この値ｐは右に動く。
【００４６】
【数２】
2007166455.tif 000004
時刻ｔ＝２で、値ｚは、入力が利用できる異なるＬＴが二つあるため、図８（Ｃ）に示すように２箇所に現れる。時刻ｔ＝３で３個の入力を備えたＬＴが３個の関連する隣接ＬＴから返された値を受け、これらの値に対するｑを生成する。
【００４７】
図９はＮＯＴ回路の例を示す。この回路は１個の隣接ＬＴに関連する入力と、常に１である１個の入力とを有する単一のＬＴで実現される。
【００４８】
図１０は５個のＬＴから作られた平面交差の例を示す。
【００４９】
図１１はＬＴから作られたＡＮＤゲート（Ａ）とＯＲゲート（Ｂ）とを示す。どちらのゲートも６個のＬＴを含み、計算された値を３クロックの遅延で返す。
【００５０】
図１２はＬＴから作られたＮＯＲゲート（Ａ）とＮＡＮＤゲート（Ｂ）とを示す。ＮＯＲゲートは１個のＬＴのみで作られている。これは入力、すなわちｘｔ、「１」及びｙｔを受け、
【００５１】
【数３】
2007166455.tif 000005
を出力する。ＮＡＮＤゲートは４個のＬＴを含む。これは３個の入力、すなわちｘｔ、「１」及びｙｔを受け、
【００５２】
【数４】
2007166455.tif 000006
を出力する。これらのゲートはそれぞれ、計算された値を１クロック遅延及び２クロック遅延で返す。
【００５３】
図１３は１１個のＬＴから作られた平面マルチプレクサの例を示す。このマルチプレクサは３個の入力ｘｔ、ｙｔ及びｚｔを受け、以下を出力する。
【００５４】
【数５】
2007166455.tif 000007
図１４はＬＴベースの回路として、平面の３のうち２以上の多数決機能を示す。これは３個の入力ｘｔ、ｙｔ及びｚｔを受け、Ｍ（ｘｔ−１０,ｙｔ−１０,ｚｔ−１０）を出力する。なお、Ｍ（ｘ，ｙ，ｚ）は値ｘ、ｙ及びｚのうち、多数の値を表す。
【００５５】
図１５はＬＴにより作られた平面加算器を示す。これは３個の入力ｘｔ、ｙｔ及びｚｔを受け、以下を出力する。
【００５６】
【数６】
2007166455.tif 000008
図１６はＬＴベースの回路として構築されたタイマーの例を示す。この回路は入力ｕ＝１００００…を受けて、ｙ＝０００１０００１０００１０００１０００１０００１０００１０００００００００…を出力する。
【００５７】
［第２の実施の形態］
この発明の第２の実施の形態に従ったＬＴは、第１の実施の形態のＬＴ３０を電子的にプログラム可能としたものである。図１７は第２の実施の形態に従ったＬＴ２００内の要素の配列を示す。図７において、図４に示した要素には同じ符号を付す。それらの名称及び機能も同一である。従って、これら要素の詳細な説明は繰返さない。なお、ＬＴ２００はスイッチ棒７０Ｗ、７０Ｎ、７０Ｅ及び７０Ｓを有していない。これらに代えて、スイッチＳＷ、ＳＮ、ＳＥ及びＳＳは外部から与えられる制御信号によってプログラムされる。
【００５８】
図１７を参照して、ＬＴ２００は、第１の実施の形態のＬＴ３０の要素に加えて、８本の制御配線ＸＷＬ１−ＸＥＬ１、ＸＷＬ０−ＸＥＬ０、ＸＷＲ０−ＸＥＲ０、ＸＷＲ１−ＸＥＲ１、ＸＮＬ１−ＸＳＬ１、ＸＮＬ０−ＸＳＬ０、ＸＮＲ０−ＸＳＲ０及びＸＮＲ１−ＸＳＲ１と、８個のＡＮＤゲートＧＷ０、ＧＷ１、ＧＮ０、ＧＮ１、ＧＥ０、ＧＥ１、ＧＳ０及びＧＳ１とを含む。ＡＮＤゲートＧＷ０、ＧＷ１、ＧＮ０、ＧＮ１、ＧＥ０、ＧＥ１、ＧＳ０及びＧＳ１の出力はそれぞれ、ＰＷ０、ＰＷ１、ＰＮ０、ＰＮ１、ＰＥ０、ＰＥ１、ＰＳ０及びＰＳ１で示される。ここで、ＰＷ０＝ＸＷＬ０ＸＳＬ０、ＰＷ１＝ＸＷＬ１ＸＳＬ１、ＰＮ０＝ＸＷＲ０ＸＮＲ０、ＰＮ１＝ＸＷＲ１ＸＮＲ１、ＰＥ０＝ＸＮＲ０ＸＥＲ０、ＰＥ１＝ＸＮＲ１ＸＥＲ１、ＰＳ０＝ＸＥＲ０ＸＳＲ０、ＰＳ１＝ＸＥＲ１ＸＳＲ１である。
【００５９】
ＬＴ２００はさらに、第１の実施の形態のスイッチＳＷ、ＳＮ、ＳＥ及びＳＳに代えて、メモリベースのマルチプレクサＭＭＷ、ＭＭＮ、ＭＭＥ及びＭＭＳを含む。マルチプレクサＭＭＷ、ＭＭＮ、ＭＭＥ及びＭＭＳの選択はＡＮＤゲート対ＰＷ０及びＰＷ１、ＰＮ０及びＰＮ１、ＰＥ０及びＰＥ１、並びにＰＳ０及びＰＳ１によってそれぞれ制御される。
【００６０】
接点ＸＷＬ０及びＸＷＲ０は接点ＫＷから同じ距離Ｌに配置されている。接点ＸＷＬ１及びＸＷＲ１は接点ＫＮから同じ距離２Ｌに配置されている。接点ＸＮＬ０及びＸＮＲ０は接点ＫＮから同じ距離Ｌに配置されている。接点ＸＮＬ１及びＸＮＲ１は接点ＫＮから同じ距離２Ｌに配置されている。接点ＸＥＬ０及びＸＥＲ０は接点ＫＥから同じ距離Ｌに配置されている。接点ＸＥＬ１及びＸＥＲ１は接点ＫＥから同じ距離２Ｌに配置されている。接点ＸＳＬ０及びＸＳＲ０は接点ＫＳから同じ距離Ｌに配置されている。接点ＸＳＬ１及びＸＳＲ１は接点ＫＳから同じ距離２Ｌに配置されている。
【００６１】
第１の実施の形態と同様、以下の関係がある。
【００６２】
【数７】
2007166455.tif 000009
マルチプレクサＭＭＷ、ＭＭＮ、ＭＭＥ及びＭＭＳの状態は以下の表に示すとおりである。ΩＷ[k]、ΩＮ[k]、ΩＥ[k]、及びΩＳ[k]はそれぞれマルチプレクサＭＭＷ、ＭＭＮ、ＭＭＥ及びＭＭＳの状態を示す補助変数である。なお、ＰＷ０＝ＸＷＬ０ＸＳＬ０、ＰＷ１＝ＸＷＬ１ＸＳＬ１、ＰＮ０＝ＸＷＲ０ＸＮＲ０、ＰＮ１＝ＸＷＲ１ＸＮＲ１、ＰＥ０＝ＸＮＲ０ＸＥＲ０、ＰＥ１＝ＸＮＲ１ＸＥＲ１、ＰＳ０＝ＸＥＲ０ＸＳＲ０、ＰＳ１＝ＸＥＲ１ＸＳＲ１である。
【００６３】
【表１】
2007166455.tif 000010
マルチプレクサＭＭＷ、ＭＭＮ、ＭＭＥ及びＭＭＳの各々は、関連のＡＮＤゲート対の出力を記憶するためのメモリ（図示せず）を有する。関連のＡＮＤゲート対の各々の少なくとも１つの入力が「１」であるとき、メモリは関連のＡＮＤゲート対の出力を記憶する。少なくとも１個の関連のＡＮＤゲートの両入力が「０」なら、メモリはその記憶している値を変更しない。
【００６４】
この構成により、設計技術者は所与のＬＴの入力レイアウトを構成するのにそのＬＴに直接アクセスする必要がなくなる。ＬＴアレイの境界上のＬＴの制御配線にアクセスすれば、ＬＴアレイ内の各ＬＴをプログラムすることができる。
【００６５】
今回開示された実施の形態は単に例示であって、本発明が上記した実施の形態のみに制限されるわけではない。本発明の範囲は、発明の詳細な説明の記載を参酌した上で、特許請求の範囲の各請求項によって示され、そこに記載された文言と均等の意味及び範囲内でのすべての変更を含む。
【図面の簡単な説明】
【００６６】
【図１】第１の実施の形態に従ったＬＴ３０の斜視図である。
【図２】ＬＴ３０の平面図である。
【図３】図２の線３でのＬＴ３０の断面図である。
【図４】ＬＴ３０内の実際の配置を反映して回路素子を配置した、ＬＴ３０の回路図である。
【図５】ＬＴアレイとしてディジタルシステムを構築する段階を示す図である。
【図６】ＬＴのグラフィック表示を示す図である。
【図７】ＬＴの入力の４つの可能なレイアウトを示す図である。
【図８】ＬＴベースの論理回路における伝播の例を示す図である。
【図９】ＮＯＴ回路の例を示す図である。
【図１０】５個のＬＴで作られた平面交差の例を示す図である。
【図１１】ＬＴから作られた（Ａ）ＡＮＤゲートと、（Ｂ）ＯＲゲートとを示す図である。
【図１２】ＬＴから作られた（Ａ）ＮＯＲゲートと、（Ｂ）ＮＡＮＤゲートとを示す図である。
【図１３】１１個のＬＴから作られた平面マルチプレクサの例を示す図である。
【図１４】ＬＴベースの回路としての３個のうち２個以上の多数決機能を示す図である。
【図１５】ＬＴから作られた平面加算器を示す図である。
【図１６】ＬＴベースの回路として構築されたタイマーの例を示す図である。
【図１７】この発明の第２の実施の形態に従ったＬＴ２００内の要素の配置を示す図である。
【符号の説明】
【００６７】
３０  論理タイル
４０  天板
４２、４４、４６及び４８  側面
５０  底部
７０Ｗ、７０Ｎ、７０Ｅ及び７０Ｓ  スイッチ棒
７２Ｗ、７２Ｅ、７２Ｎ、７２Ｓ、７４Ｗ、７４Ｅ、７４Ｎ、７４Ｓ、８０Ｗ、８０Ｎ、８０Ｅ、８０Ｓ  配線
７６  ブール関数ブロック
７８  Ｄ型フリップフロップ
１２０、１４０  箔
１３０  ＬＴアレイ
【図１】
2007166455.tif 000011
【図２】
2007166455.tif 000012
【図３】
2007166455.tif 000013
【図４】
2007166455.tif 000014
【図５】
2007166455.tif 000015
【図６】
2007166455.tif 000016
【図７】
2007166455.tif 000017
【図８】
2007166455.tif 000018
【図９】
2007166455.tif 000019
【図１０】
2007166455.tif 000020
【図１１】
2007166455.tif 000021
【図１２】
2007166455.tif 000022
【図１３】
2007166455.tif 000023
【図１４】
2007166455.tif 000024
【図１５】
2007166455.tif 000025
【図１６】
2007166455.tif 000026
【図１７】
2007166455.tif 000027
【外国語明細書】
2007166455000001.pdf
2007166455000002.pdf
2007166455000003.pdf
2007166455000004.pdf