(57)【要約】【課題】    最大許容入力電力が改善されたアンテナスイッチ回路装置を提供する。【解決手段】  アンテナへ接続される第１端子と、  前記第１端子と接続される複数個のスルーＦＥＴを含む化合物半導体集積回路と、  デコーダ回路と、昇圧回路と、前記デコーダ回路からの信号が入力される複数個のＣＭＯＳインバータと、を含むＣＭＯＳ集積回路と、を備え、第１のスルーＦＥＴからの信号を前記第１端子へ伝送する第１のモードと、前記第１端子からの信号をオンとなったスルーＦＥＴを通して伝送する第２のモードと、を選択的に実行し、前記第１及び第２のモードの少なくともいずれかにおいて、前記昇圧回路の出力回路は、オフとなったスルーＦＥＴのゲート−チャネル間逆方向電流に基づいてクランプされることを特徴とするアンテナスイッチ回路装置を提供する。【選択図】    図１
2007006180.tif 000002
【特許請求の範囲】
【請求項１】
アンテナへ接続される第１端子と、
前記第１端子と接続される複数個のスルーＦＥＴを含む化合物半導体集積回路と、
デコーダ回路と、昇圧回路と、前記デコーダ回路からの信号が入力される複数個のＣＭＯＳインバータと、を含むＣＭＯＳ集積回路と、
を備え、
前記複数個のＣＭＯＳインバータのうちの第１のＣＭＯＳインバータの電源端子には前記昇圧回路が接続され、前記第１のＣＭＯＳインバータからの高レベル制御信号により前記複数個のスルーＦＥＴのうちの第１のスルーＦＥＴをオンとし、前記複数個のＣＭＯＳインバータのうちの前記第１のＣＭＯＳインバータとは異なるＣＭＯＳインバータから出力された低レベル制御信号により前記複数個のスルーＦＥＴのうちの前記第１のスルーＦＥＴ以外のすべてをオフとすることにより、第１のスルーＦＥＴからの信号を前記第１端子へ伝送する第１のモードと、
前記複数個のＣＭＯＳインバータのうちの前記第１のＣＭＯＳインバータ以外のＣＭＯＳインバータからの高レベル制御信号により前記複数個のスルーＦＥＴのうちのいずれかをオンとし、他のＣＭＯＳインバータからの低レベル制御信号により他のスルーＦＥＴをすべてオフとすることにより、前記第１端子からの信号をオンとなったスルーＦＥＴを通して伝送する第２のモードと、
を選択的に実行し、
前記第１及び第２のモードの少なくともいずれかにおいて、前記昇圧回路の出力回路は、オフとなったスルーＦＥＴのゲート−チャネル間逆方向電流に基づいてクランプされることを特徴とするアンテナスイッチ回路装置。
【請求項２】
２個の前記スルーＦＥＴと、２個の前記ＣＭＯＳインバータと、を含み、
前記２個の前記ＣＭＯＳインバータのうちのいずれかの電源端子にのみ前記昇圧回路が接続されていることを特徴とする請求項１記載のアンテナスイッチ回路装置。
【請求項３】
２個の前記スルーＦＥＴと、２個の前記ＣＭＯＳインバータと、を含み、
前記２個のＣＭＯＳインバータのいずれの電源端子にも前記昇圧回路が接続されていることを特徴とする請求項１記載のアンテナスイッチ回路装置。
【請求項４】
前記スルーＦＥＴは、ドレインとソースとが縦列接続された複数のシングルゲートＦＥＴか、またはマルチゲートＦＥＴにより構成されてなることを特徴とする請求項１〜３のいずれか１つに記載のアンテナスイッチ回路装置。
【請求項５】
前記昇圧回路の出力電圧は、ローパスフィルタを介して供給されることを特徴とする請求項１〜４のいずれか一つに記載のアンテナスイッチ回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アンテナスイッチ回路装置に関し、特に、ＦＥＴを用いたアンテナスイッチ回路装置に関する。
【背景技術】
【０００２】
携帯電話や無線ＬＡＮなど、無線通信システム市場の拡大は目覚ましく、これを実現するための技術進展も著しい。無線通信機器の主要構成要素は、アンテナスイッチ回路、制御回路、および送受信器などである。上記用途に用いられる通信機器は、幹線用途とは異なり、小型で、使いやすく、量産性に富むことが必要である。特に、ＧＳＭ（Global System for Mobile communications），ＤＣＳ（Digital Cellular System）／ＰＣＳ（Personal Communications Service）などに対応可能なトリプルバンド携帯電話などには、小型かつ量産性に富むＳＰＤＴ（Single-Pole Double-Throw）スイッチが求められる。
【０００３】
このような要求に対応するアンテナスイッチ回路装置には、電子移動度の大きい、例えば、ＧａＡｓのような化合物半導体素子が用いられる。すなわち、ＧａＡｓ  ＦＥＴなどを高周波伝送線路にスルー及びシャントに配置し、ゲート制御信号により相補的にオンまたはオフとすることにより、アンテナ端子の接続先を、送信器または受信器のいずれかの端子へ切り替えることができる。
【０００４】
上記用途に対応する無線機器は小型であることが必要であり、化合物半導体集積回路の技術開示例がある（特許文献１）。しかしながら、ＧＳＭなどの新システムにおいて要求される携帯電話の送信出力は、従来の携帯電話より大きい。これを実現するための手段を備えつつ、小型化を図るには従来技術では不十分であった。
【特許文献１】特開２００２−３６８１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、最大許容入力電力が改善されたアンテナスイッチ回路装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、
アンテナへ接続される第１端子と、
前記第１端子と接続される複数個のスルーＦＥＴを含む化合物半導体集積回路と、
デコーダ回路と、昇圧回路と、前記デコーダ回路からの信号が入力される複数個のＣＭＯＳインバータと、を含むＣＭＯＳ集積回路と、
を備え、
前記複数個のＣＭＯＳインバータのうちの第１のＣＭＯＳインバータの電源端子には前記昇圧回路が接続され、前記第１のＣＭＯＳインバータからの高レベル制御信号により前記複数個のスルーＦＥＴのうちの第１のスルーＦＥＴをオンとし、前記複数個のＣＭＯＳインバータのうちの前記第１のＣＭＯＳインバータとは異なるＣＭＯＳインバータから出力された低レベル制御信号により前記複数個のスルーＦＥＴのうちの前記第１のスルーＦＥＴ以外のすべてをオフとすることにより、第１のスルーＦＥＴからの信号を前記第１端子へ伝送する第１のモードと、
前記複数個のＣＭＯＳインバータのうちの前記第１のＣＭＯＳインバータ以外のＣＭＯＳインバータからの高レベル制御信号により前記複数個のスルーＦＥＴのうちのいずれかをオンとし、他のＣＭＯＳインバータからの低レベル制御信号により他のスルーＦＥＴをすべてオフとすることにより、前記第１端子からの信号をオンとなったスルーＦＥＴを通して伝送する第２のモードと、
を選択的に実行し、
前記第１及び第２のモードの少なくともいずれかにおいて、前記昇圧回路の出力回路は、オフとなったスルーＦＥＴのゲート−チャネル間逆方向電流に基づいてクランプされることを特徴とするアンテナスイッチ回路装置が提供される。
【発明の効果】
【０００７】
本発明によれば、化合物半導体集積回路およびＣＭＯＳ集積回路を備え、かつ最大許容入力電力が改善されたアンテナスイッチ回路装置が提供される。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しつつ、本発明の実施の形態について説明する。  
図１は、本発明の第１の具体例にかかるアンテナスイッチ回路装置の等価回路図である。
アンテナへ接続される端子Ａには、第１スルーＦＥＴ１２及び第２スルーＦＥＴ２２が接続されている。第１スルーＦＥＴ１２の他の電極は、送信器へ接続される端子Ｂへ接続されている。第２スルーＦＥＴ２２の他の電極は、受信器へ接続される端子Ｃへ接続されている。これらＦＥＴにより、ＳＰＤＴスイッチを構成している。
【０００９】
第１スルーＦＥＴ１２及び第２スルーＦＥＴ２２のゲートは、それぞれゲート抵抗１０及び２０を介してデコーダ回路３４に接続されている。ＦＥＴのゲートに、例えば３．５ボルトのようなＨｉｇｈレベル信号が印加されるとＦＥＴはオンとなり、０ボルトのようなＬｏｗレベル信号が印加されるとＦＥＴはオフとなる。第１スルーＦＥＴ１２がオンで、第２スルーＦＥＴ２２がオフのとき、端子Ａ−Ｂが導通し、送信モードとなる。また、逆のとき、端子Ａ−Ｃが導通し、受信モードとなる。
【００１０】
本具体例においては、送信器に接続される端子Ｂに接続されている第１スルーＦＥＴ１２のゲートに接続されているＣＭＯＳインバータ３２の電源端子にのみ、昇圧回路３０が接続されており、出力バッファとしてのＣＭＯＳインバータからの出力が、それぞれ第１スルーＦＥＴ１２および第２スルーＦＥＴ２２を制御している。第２スルーＦＥＴ２２へ接続されるＣＭＯＳインバータ３６の電源端子には、昇圧されていない電源電圧Ｖｄｄが印加されている。端子Ｃと受信器が接続された受信モードにおいては、アンテナ端子からの高周波電力は小さいので、Ｈｉｇｈレベルをさらに昇圧する必要性は比較的小さい。昇圧回路３０により、第１スルーＦＥＴのゲート制御電圧を上げることにより、最大許容入力電力を改善できる理由については、後で詳述する。
【００１１】
第１スルーＦＥＴ１２、第２スルーＦＥＴ２２、ゲート抵抗１０および２０、抵抗１４及び２４は、例えば、半絶縁性ＧａＡｓ基板上に配置されて化合物半導体集積回路１６を構成している。ＦＥＴのドレイン−ソース間に並列に接続されている抵抗１４及び２４は、オフ時にドレイン及びソースを同一電位にするために配置されており、ＦＥＴのオフ時容量と比べて、充分大きなインピーダンスを有する。もし、ドレイン−ソース間の寄生抵抗が有限値であるならば、これで代用できる。
【００１２】
また、昇圧回路３０、ＣＭＯＳインバータ３２及び３６、デコーダ回路３４は、シリコン基板上に配置されてＣＭＯＳ集積回路３８を構成している。ＣＭＯＳ集積回路３８からのＣＭＯＳインバータ出力端子Ｆ，Ｇは、化合物半導体集積回路１６のゲート抵抗へ接続される端子Ｄ，Ｅと、例えばパッケージにもうけられた導電部により、それぞれに接続されている。化合物半導体集積回路１６及びＣＭＯＳ集積回路３８は、同一パッケージ内に実装されると、アンテナスイッチ回路装置の小型化が実現できる。
【００１３】
図２は、本具体例にかかるアンテナスイッチ回路装置に用いられる昇圧回路３０の一例を表す回路図である。  
昇圧回路３０は、発振回路部５６及びチャージポンプ回路部５８から構成されており、ＣＭＯＳ集積回路３８上に形成されている。発振回路部５６は、直列接続されたＣＭＯＳインバータ４０のループ回路と、これに接続されたＣＭＯＳインバータ４２及び４４から構成されている。ＣＭＯＳインバータ４２からはクロック信号φが発生され、ＣＭＯＳインバータ４４からはクロック信号φ−が発生される。
【００１４】
クロック信号φ、φ−は、直列接続されたＮＭＯＳＦＥＴ４８のゲートに、キャパシタ４６を介して入力される。この場合、φとφ−が交互に入力され、昇圧されて得られた電圧（Ｖｐｐ）が、端子Ｈから出力される。なお、直列接続されたＮＭＯＳＦＥＴ４８の各接続点は、ダイオード接続されたＮＭＯＳＦＥＴ５２及び５４を介して、電源端子Ｔと接続されている。このようにして、チャージポンプ回路部５８が構成される。本具体例における昇圧回路３０には、電圧制御回路部を含まないので、ＣＭＯＳ集積回路３８を小型にできるメリットを有する。
【００１５】
次に、この昇圧回路３０の作用について説明する。  
図３は、昇圧回路３０、ＣＭＯＳインバータ、スルーＦＥＴなどにより構成される電流経路を表す等価回路図である。  
昇圧回路３０の出力電圧（Ｖｐｐ）により、ＣＭＯＳインバータ３２のＰＭＯＳオン抵抗６０を経て、昇圧されたＨｉｇｈレベル信号が化合物半導体集積回路１６上の端子Ｄに供給される。このＨｉｇｈレベル信号は、ゲート抵抗１０を介して第１スルーＦＥＴ１２のゲートに供給され、ゲート順方向電流を注入する。このとき、第１スルーＦＥＴ１２はオンとなる。なお、ＣＭＯＳインバータ３２の入力はＬｏｗレベルである。
【００１６】
一方、このときＣＭＯＳインバータ３６へは、Ｈｉｇｈレベル信号が入力されるので、出力はＬｏｗレベル信号となる。このＬｏｗレベル信号は、端子Ｅからゲート抵抗２０を介してゲートに印加されるので、第２スルーＦＥＴ２２はオフとなる。この結果、第２スルーＦＥＴ２２のゲートからは、ゲート逆方向電流が端子Ｅから流れ出る。
【００１７】
この逆方向電流は、ＣＭＯＳ集積回路３８の端子Ｇを経由してＣＭＯＳインバータ３６のＮＭＯＳオン抵抗６６を経て、接地に吸収される。なお、第１スルーＦＥＴ１２のゲート−ｎチャネル間順方向接合をダイオード６２で、第２スルーＦＥＴ２２のゲート−ｎチャネル間逆方向接合をダイオード６４で等価的に表した。この逆方向バイアス電流は、逆方向バイアス電圧の絶対値に対して、指数関数的に増加する。また、その値は、順方向バイアス電流より桁違いに小さい。このような特性により、昇圧回路３０の出力電圧（Ｖｐｐ）は、ダイオード６４によりクランプされる。ダイオード６４の逆方向接合特性に対応して昇圧回路３０の電流供給能力を設定することにより、所望の昇圧された電圧（Ｖｐｐ）を得ることができる。
【００１８】
図４は、比較例の昇圧回路を表す回路図である。  
この比較例の昇圧回路は、発振回路部５６、チャージポンプ回路部５８、及び電圧制御回路部７０とから構成されている。一般に、チャージポンプ回路は負荷インピーダンスによって出力電圧が変動するために、電圧制御回路が必要である。電圧制御回路部７０は、バンドギャップリファレンス回路（ＢＧＲ）７２と、オペアンプ（ＯＰ）７４と、適正段数のダイオード接続されたＮＭＯＳＦＥＴ７８及び７９と、電流制御用ＮＭＯＳＦＥＴ７６とから構成されている。なお、図２と同様な構成要素には同一番号を付して、詳細な説明は省略する。この電圧制御回路部７０の面積は大きいために、ＣＭＯＳ集積回路が大きくなり、アンテナスイッチ回路装置の小型化が困難である。
【００１９】
一方、本具体例によれば、ゲート−ｎチャネル間逆方向接合６４によって昇圧電圧(Ｖｐｐ)がクランプできる。この結果、大面積を占める電圧制御回路部は不要となり、アンテナスイッチ回路装置の小型化が可能である。
【００２０】
次に、本具体例により、最大許容電圧及びこれに対応する最大許容入力電力が改善できる理由につき詳細に説明する。ここでは、ＦＥＴの一例として、ＨＥＭＴ（High Electron Mobility Transisitor）を用いる。もちろん、ＧａＡｓ  ＭＥＳＦＥＴ、接合型ＦＥＴなどでもよく、材料もＩｎＰ，ＧａＮなどであっても良い。
【００２１】
ＨＥＭＴの場合、閾値電圧（Ｖｔｈ）はマイナス１ボルト程度、ゲート制御電位として、Ｈｉｇｈレベルが３．５ボルト，Ｌｏｗレベルが０ボルト程度である。図１における送信モードにおいては、端子Ｄが３．５ボルト，端子Ｅが０ボルトとする。第１スルーＦＥＴ１２はオンとなり、ゲート−ソース間には順方向電流が流れ込む。第２スルーＦＥＴ２２は、オフとなり、ゲートから、逆方向ゲート電流（すなわち、リーク電流）が、等しい大きさで流出する。端子Ａ及び端子ＢのＤＣ電位は、端子Ｄの電位から、順方向ゲートバイアス電圧ＶＦだけ低下した値となる。ＶＦは、ほぼ０．５ボルトであるので、端子Ａ及び端子Ｂの電位はほぼ３ボルトとなる。
【００２２】
オン状態である第１スルーＦＥＴ１２のゲート−ソース間電圧（Ｖｇｓ）は、ほぼ０．５ボルトであるので、（Ｖｇｓ−Ｖｔｈ）はほぼ１．５ボルトとなる。一方、オフ状態である第２スルーＦＥＴ２２のゲート−ソース間電圧（Ｖｇｓ）はほぼマイナス３ボルトであるので、（Ｖｇｓ−Ｖｔｈ）はほぼマイナス２ボルトとなる。また、オフ状態である第２スルーＦＥＴ２２のドレイン−ソース間には、抵抗２４が接続されているので端子Ｃは端子Ａと同一電位となり、ほぼ３ボルトとなる。
【００２３】
ここで、オン状態のＦＥＴにおいては高周波信号が歪まないと仮定する。一方、オフ状態のＦＥＴにおいては、オフ状態を維持できる最大の電圧振幅が存在し、これを最大許容電圧と呼ぶことにする。
【００２４】
図５は、スルーＦＥＴの一例であるＨＥＭＴの模式断面図である。  
ゲート（Ｇ）−ソース（Ｓ）間およびゲート（Ｇ）−ドレイン（Ｄ）間は同様な構造を有し、容量が同じとして、オフ状態においてはドレイン（Ｄ）−ソース（Ｓ）間電圧の２分の１がゲート（Ｇ）−ソース（Ｓ）間に印加されると仮定する。オフ状態のＦＥＴの高純度ＧａＡｓ層２０８及びｎ型ＡｌＧａＡｓ層２１０には、高周波信号が印加されている。しかし高抵抗なので、高周波信号は通過できない。
【００２５】
高周波振幅が次第に増大して、ピーク電圧Ｖｐが（Ｖｇｓ−Ｖｔｈ）のＤＣ電位の絶対値である２ボルトを越えると、ピーク付近において、高周波電流が流れ始めて、オフ状態とは言えなくなる。ドレイン（Ｄ）−ソース（Ｓ）間はこのときピーク電圧Ｖｐが４ボルトである（ピーク−ピークでは８ボルト）。最大許容電圧が４ボルトであると、負荷インピーダンス５０Ωに供給された時の電力である最大許容入力電力は約２２ｄＢｍと考えることができる。
【００２６】
この最大許容入力電力２２ｄＢｍでは、高度のシステム要求を満たすことが困難になってきた。すなわち、ＧＳＭ８００などにおいては、送信器出力は、約３５ｄＢｍ程度が要求される。これは電圧換算ではＶｐが約１８ボルトに相当する。これを改善するには、ＦＥＴを多段とするまたはマルチゲートＦＥＴを用いる第１の方法と、ゲート制御電圧をシステム電源電圧より高くする第２の方法と、これらを併用する第３の方法とがある。第１の具体例は主に第２の方法に関するものであって、昇圧回路によりゲート制御電圧を３．５ボルトより高くすることにより最大許容入力電力を改善できる。また、大面積となる電圧制御回路を含まない昇圧回路を組み込んだＣＭＯＳ集積回路により、最大許容入力電力の改善された小型アンテナスイッチ回路装置が可能となる。
【００２７】
図６は、第２の具体例にかかるアンテナスイッチ回路装置を表す等価回路図である。  
本具体例においては、端子Ｂと接地との間に、第１シャントＦＥＴ９１と、ＤＣカットキャパシタ８４との直列回路が並列に配置されている。同様に、端子Ｃと接地との間に、第２シャントＦＥＴ９０と、ＤＣカットキャパシタ８２との直列回路が並列に配置されている。第１シャントＦＥＴ９１のゲートはゲート抵抗８９に接続され、さらに端子Ｅに接続されて第２スルーＦＥＴ２２と同一ゲート信号により制御される。同様に、第２シャントＦＥＴ９０のゲートはゲート抵抗８８に接続され、さらに端子Ｄに接続されて第１スルーＦＥＴ１２と同一ゲート信号により制御される。
【００２８】
ＦＥＴ及び抵抗はすべて化合物半導体集積回路１６に形成されている。第２の具体例におけるメリットは、例えば、第２シャントＦＥＴ２２がオフのとき生じる高周波信号の漏れを、オンである第２シャントＦＥＴ９０を経由して接地に落とすことができる点である。すなわち、端子Ａ−端子Ｃ間のアイソレーションが改善できて、送信器と受信器の分離がより完全となる。また、端子Ｃからスイッチ回路を見た時のインピーダンスを低下できる。なお、図１と同様な構成要素には、同一番号を付して詳細な説明を省略する。シャントＦＥＴ，抵抗、ＤＣカットキャパシタを化合物半導体集積回路１６に形成することにより、小型化を実現できる。なお、以下の具体例においてシャントＦＥＴを図示していない場合においても、シャントＦＥＴを配置してよいことはもちろんである。
【００２９】
図７は、第３の具体例にかかるアンテナスイッチ回路装置を表す等価回路図である。  
本具体例においては、昇圧回路３０の出力電圧（Ｖｐｐ）が、ＣＭＯＳインバータ３２及び３６の電源端子に共に接続されており、出力バッファとしてのＣＭＯＳインバータからの出力が、それぞれ第１スルーＦＥＴ１２および第２スルーＦＥＴ２２のゲートを制御している。このようにすると、いずれのスルーＦＥＴのゲート制御電圧をも昇圧できるので、最大許容入力電力をいずれのＦＥＴにおいても改善できる。なお、図１と同様な構成要素には同一番号を付して詳細な説明を省略する。
【００３０】
図８は、第４の具体例にかかるアンテナスイッチ回路装置を表す等価回路図である。  
本具体例においては、昇圧回路３０に存在するリップルを取り除くためのローパスフィルタ３１が設けられており、ゲート電圧を高精度に制御できる。なお、図１と同様な構成要素には同一番号を付して詳細な説明を省略する。
【００３１】
図９は、第５の具体例にかかるアンテナスイッチ回路装置を表す等価回路図である。  
本具体例においては、スルーＦＥＴがトリプルゲートＦＥＴであり、その各々に、ゲート抵抗１０１、１０２、１０３及び、１０９、１１０、１１１が接続されている。ゲート数は３個と限定されずに、要求に応じて適正に選択すれば良い。さらに、シングルゲートＦＥＴの直列接続でも良い。いずれにおいても、等価回路的には、シングルゲートＦＥＴの直列接続動作とできるので最大許容入力電力が改善できる。したがって、本具体例においては、昇圧回路３０の導入との併用による第３の方法により、最大許容入力電力を一層改善できる。トリプルゲートＦＥＴを用い、かつゲート制御電圧を６ボルト程度にまで昇圧することにより、例えば、ＧＳＭ８００に対応した約３５ｄＢｍの最大許容入力電力が得られる。なお、図８と同様な構成要素には同一番号を付して詳細な説明を省略する。
【００３２】
図１０は、第６の具体例にかかるアンテナスイッチ回路装置を表す回路図である。  
本具体例においては、ＮＭＯＳＦＥＴ構造の第１シャントＦＥＴ１２２、ＮＭＯＳＦＥＴ構造である第２シャントＦＥＴ１３０、ＤＣカットキャパシタ１２０、１２８がＣＭＯＳ集積回路３８上に形成されている。第１シャントＦＥＴ１２２は端子Ｌと，第２シャントＦＥＴ１３０は端子Ｎと、ＣＭＯＳ集積回路３上においてそれぞれ接続されている。また、端子Ｂと接続されている端子Ｋ、及び端子Ｃと接続されている端子Ｍが、化合物半導体集積回路１６上に設けられている。ＣＭＯＳ集積回路３８上に設けられた端子Ｌ、Ｆ、Ｇ、Ｈは、化合物半導体集積回路１６上に設けられた端子Ｋ、Ｄ、Ｅ、Ｍと，パッケージに設けられた導電部などを介して接続されている。
【００３３】
第２シャントＦＥＴ１３０は、第１スルーＦＥＴ１２と、同一ゲート制御信号によりオンまたはオフとされ、第１シャントＦＥＴ１２２は、第２スルーＦＥＴ２２と、同一ゲート制御信号により、相補的にオフまたはオンとされる。この結果、端子Ａは、端子Ｂまたは端子Ｃのいずれかへ接続される。
【００３４】
本具体例は、図６に例示された第２の具体例と比較すると、シャントＦＥＴ及びＤＣカットキャパシタ１２０，１２８がＣＭＯＳ集積回路３８上に形成されている点において異なっている。一般に、化合物半導体集積回路は、ウェーハの大口径化が困難で、かつ製造プロセスの生産性に劣る。従って、大面積チップの量産性において不十分である。一方、ＣＭＯＳ集積回路の製造プロセスは極めて生産性に富む。従って、大面積チップとなっても量産が容易である。この結果、アンテナスイッチ回路装置全体の小型化が実現できると共に、量産性が一層改善され、価格の低減も図れる。なお、図１と同様の構成要素には、同一の番号を付して詳細の説明は省略する。
【００３５】
図１１は、第７の具体例にかかるＳＰ４Ｔスイッチ回路装置の等価回路図である。  
化合物半導体集積回路１６には、４個のスルーＦＥＴ１０５、１１３、１４０、１４２が形成されている。４個のスルーＦＥＴは、すべてトリプルゲートとした例である。アンテナへ接続される端子Ａは、４個のうちのいずれか一つのスルーＦＥＴを介して、送信器及び受信器のいずれか一つへと接続される。ＣＭＯＳ集積回路３８は、昇圧回路３０、第２デコーダ回路１４４および出力回路部１５０から構成される。
【００３６】
第２デコーダ回路１４４は、端子Ｐ及びＱからの信号をＯＲ回路およびＣＭＯＳインバータにより、４個の入力信号を発生する。出力回路部１５０は、ＣＭＯＳインバータ１４８及び昇圧回路３０などから構成されている。ＣＭＯＳインバータからの出力は端子Ｒ，Ｆ、Ｇ、Ｓへそれぞれ接続される。また、ＦＥＴのゲートは、端子Ｕ、Ｄ、Ｅ、Ｗへそれぞれ接続される。ＣＭＯＳ集積回路３８に設けられた端子Ｒ、Ｆ、Ｇ、Ｓはパッケージの導電部を介して、化合物半導体集積回路１６に設けられた端子Ｕ、Ｄ、Ｅ、Ｗとそれぞれ接続される。
【００３７】
ＣＭＯＳインバータ１４８からの出力（端子Ｒ，Ｆ、Ｇ，Ｓ）のいずれか一つがＨｉｇｈレベルとされ、４個のスルーＦＥＴ１０５、１１３、１４０、１４２のいずれか一つがオンとされる。また、ＣＭＯＳインバータ１４８の残りの３個はＬｏｗレベルとされ、残りのスルーＦＥＴはオフとされる。この結果、ＳＰ４Ｔスイッチが動作する。
【００３８】
本具体例においても、トリプルゲートＦＥＴを含む化合物半導体集積回路１６と、第２デコーダ回路などを含んだＣＭＯＳ集積回路３８とを１パッケージ内に実装することにより、最大許容入力電力が改善され、小型化されたＳＰｎＴ型アンテナスイッチ回路装置が可能となる。
【００３９】
以上、具体例を参照しつつ本発明の形態について説明した。しかし、本発明はこれら具体例に限定されるものではない。例えば、化合物半導体材料としては、ＧａＡｓに限定されず、ＩｎＰ系、ＧａＮ系をはじめとする各種のIII−V族化合物半導体やII−VI族化合物半導体などを用いたものであっても良い。
【００４０】
また、ＦＥＴ、ＤＣカットキャパシタ、抵抗、デコーダ制御回路、昇圧回路、ＣＭＯＳインバータなどの各要素の形状、サイズ、材質、配置関係などに関して当業者が各種の設計変更を加えたものであっても、本発明の要旨を有する限りにおいて本発明の範囲に包含される。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の第１の具体例にかかるアンテナスイッチ回路装置の等価回路図である。
【図２】第１の具体例における昇圧回路を表す等価回路図である。
【図３】第１の具体例における昇圧回路からの電流経路を表す等価回路図である。
【図４】比較例の昇圧回路を表す等価回路図である。
【図５】本発明の具体例にかかるアンテナスイッチ回路装置を構成するＦＥＴの模式断面図である。
【図６】本発明の第２の具体例にかかるアンテナスイッチ回路装置の等価回路図である。
【図７】本発明の第３の具体例にかかるアンテナスイッチ回路装置の等価経路図である。
【図８】本発明の第４の具体例にかかるアンテナスイッチ回路装置の等価回路図である。
【図９】本発明の第５の具体例にかかるアンテナスイッチ回路装置の等価回路図である。
【図１０】本発明の第６の具体例にかかるアンテナスイッチ回路装置の等価回路図である。
【図１１】本発明の第７の具体例にかかるアンテナスイッチ回路装置の等価回路図である。
【符号の説明】
【００４２】
１２  第１スルーＦＥＴ
１６  化合物半導体集積回路
２２  第２スルーＦＥＴ
３０  昇圧回路
３１  ローパスフィルタ
３２、３６  ＣＭＯＳインバータ
３４  デコーダ回路
３８  ＣＭＯＳ集積回路
４０，４２、４４  ＣＭＯＳインバータ
４８、５０、５２、５４  ＮＭＯＳＦＥＴ
５６  発振回路部
５８  チャージポンプ回路部
６０  ＰＭＯＳオン抵抗
６２  ゲート−ｎチャネル間順方向接合
６４  ゲート−ｎチャネル間逆方向接合
６６  ＮＭＯＳオン抵抗
７０  電圧制御回路部
７２  バンドギャップリファレンス回路
７４  オペアンプ
７８，７９  ＮＭＯＳＦＥＴ
９０  第２シャントＦＥＴ
９１  第１シャントＦＥＴ
１４０  第３スルーＦＥＴ
１４２  第４スルーＦＥＴ
１４４  第２デコーダ回路
１５０  出力回路
１５２、１５４、１５６  ＣＭＯＳインバータ
２００  ソース電極
２０２  ゲート電極
２０４  ドレイン電極
２０６  ＧａＡｓ基板
２０８  高純度ＧａＡｓ層
２１０  ｎ型ＡｌＧａＡｓ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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