(57)【要約】【課題】処理性能を低下させずにメモリを削減できる画像処理装置及び画像処理方法を提供する。【解決手段】直列に接続された複数のラインメモリ３０を備え、シリアルに入力された画像データをマトリクス状に配列する画像ウィンドウ生成部１２を画像処理装置１０に設ける。画像ウィンドウ生成部１２で配列されたマトリクス状の画像データはエッジ検出部１４及び２次元フィルタ部１６に出力される。エッジ検出部１４では、入力されたマトリクス状の画像データに基づいてエッジ検出処理を行う。また２次元フィルタ部１６では、入力されたマトリクス状の画像データとエッジ検出部１４の処理結果とに基づいて２次元フィルタ処理を行う。【選択図】        図１
2007006133.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された複数のラインメモリを備え、シリアルに入力された画像データをマトリクス状に配列するデータ配列部と、
前記データ配列部で配列されたマトリクス状の画像データの全てまたは一部に基づいてエッジ検出処理を行うエッジ検出処理部と、
前記エッジ検出処理部の処理結果と前記データ配列部で配列されたマトリクス状の画像データの全てまたは一部とに基づいてフィルタ処理を行うフィルタ処理部と、
を含む画像処理装置。
【請求項２】
前記データ配列部は、前記入力された画像データを、前記エッジ検出処理で必要なマトリクスサイズ及び前記フィルタ処理で必要なマトリクスサイズの最大のマトリクスサイズに配列する請求項１記載の画像処理装置。
【請求項３】
前記フィルタ処理部は、前記エッジ検出処理部の処理結果に応じて前記フィルタ処理で用いるフィルタ係数を切替える請求項１または請求項２記載の画像処理装置。
【請求項４】
前記データ配列部と前記フィルタ処理部との間に、同一の着目画素に対応する前記エッジ検出処理部の処理結果と前記フィルタ処理で用いられるマトリクス状の画像データとが同一のタイミングで前記フィルタ処理部に入力されるように、前記データ配列部で配列されたマトリクス状の画像データの全てまたは一部を遅延して前記フィルタ処理部に出力する第１遅延回路を設けた請求項１乃至請求項３のいずれか１項記載の画像処理装置。
【請求項５】
前記エッジ検出処理部の処理結果と前記フィルタ処理部の処理結果とに基づいて、所定の画像処理を行う画像処理部を更に設けた請求項１乃至請求項４のいずれか１項記載の画像処理装置。
【請求項６】
前記画像処理は、多階調の画像データを低階調の画像データに変換する変換処理である請求項５記載の画像処理装置。
【請求項７】
前記画像処理部は、前記エッジ検出処理部の処理結果に応じて前記画像処理の処理方法を切替える請求項５または請求項６記載の画像処理装置。
【請求項８】
前記エッジ検出処理部と前記画像処理部との間に、同一の着目画素に対応する前記第エッジ検出処理部の処理結果と前記フィルタ処理部の処理結果とが同一のタイミングで前記画像処理部に入力されるように、前記エッジ検出処理部の処理結果を遅延して前記画像処理部に出力する第２遅延回路を設けた請求項５乃至請求項７のいずれか1項記載の画像処理装置。
【請求項９】
シリアルに入力された画像データをマトリクス状に配列する配列ステップと、
前記配列されたマトリクス状の画像データの全てまたは一部に基づいてエッジ検出処理を行うエッジ検出ステップと、
前記エッジ検出処理の処理結果と前記配列されたマトリクス状の画像データの全てまたは一部とに基づいてフィルタ処理を行うフィルタ処理ステップと、
を含む画像処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された画像データに対して画像処理を施す画像処理装置及び画像処理方法に関する。
【背景技術】
【０００２】
入力された画像データから出力用の画像データを生成する画像処理装置において、画質を向上させるために入力画像データを２次元フィルタに通すフィルタ処理が広く行われている。しかし、文字などのエッジ部分をぼかし効果（あるいはノイズ低減効果）のある２次元フィルタに通すと、逆に画像劣化につながる場合がある。また、エッジ強調が不要な部分をエッジ強調効果のある２次元フィルタに通しても、画像の品質が低下するおそれがある。
【０００３】
そこで、入力データに対してエッジ検出を行い、その結果を２次元フィルタ処理に利用する画像形成装置が提案されている（例えば、特許文献１参照。）。
【０００４】
図３は、従来の画像形成装置の画像処理部の構成を模式的に示した図である。同図に示すように、従来の画像処理部は、入力された画像データからエッジを検出するエッジ検出回路６０と、入力された画像データにエッジ強調又はぼかしの効果があるフィルタをかける２次元フィルタ回路７０を備えている。エッジ検出回路６０及び２次元フィルタ回路７０では、着目画素とその周辺画素に対する重み付けを示すフィルタ係数が配列されたマトリクス状のフィルタを用いて、エッジ検出処理や２次元フィルタ処理を行う。
【０００５】
従って、エッジ検出回路６０では、エッジ検出のためのフィルタと同じサイズでマトリクス状に配列された画像データが実際にエッジ検出を行うコア回路６４に入力されるように、複数個のラインメモリ６２を直列に接続し、シリアルに入力された画像データをマトリクス状に配列してコア回路６４に出力する構成となっている。具体的には、入力信号線に入力された画素データを、１ライン分だけ次々に遅延して後段のラインメモリ及び各々に設けられた出力ラインに出力することにより、シリアルに入力された画像データをマトリクス状に配列して出力する。
【０００６】
また、２次元フィルタ回路７０も同様に、２次元フィルタ処理に使用されるフィルタと同じサイズでマトリクス状に配列された画像データが実際に２次元フィルタ処理を行うコア回路７４に入力されるように、複数個のラインメモリ７２を直列に接続して、シリアルに入力された画像データをマトリクス状に配列してコア回路７４に出力する構成となっている。
【０００７】
以下、マトリクス状に配列した画像データを画像ウィンドウと呼称する。
【０００８】
一方、複写機やプリンター等のプリントエンジンを備えた画像形成装置では、２次元フィルタ処理を行った後に、２値化処理などを行って、プリント用の画像データを作成する必要がある。従って、このような画像形成装置には、図４に示すように、２次元フィルタ回路７０の後段に２値化処理等の画像処理を行う処理部８０（以下、後段画像処理部８０）が設けられている。
【０００９】
後段画像処理部８０で行われる画像処理で、エッジ検出回路８０で検出されたエッジ情報を使用する場合もある。例えば、周辺画素のエッジの有無の状態から二値化処理に使用するディザマトリクスの係数を変更したり、或いはエッジの有無に応じてディザ処理或いは誤差拡散処理を使い分ける場合などである。
【特許文献１】特開平０６−０６０１８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
後段画像処理部８０でエッジ検出結果を用いる場合には、エッジ検出の精度を上げるために、エッジ検出回路６０で使用するフィルタを二次元フィルタ回路７０で用いるフィルタよりも大きなサイズにして処理する場合もあり得る。フィルタサイズを大きした場合、該大きくしたフィルタに合致したサイズの画像データをコア部６４に入力させる必要がある。従って、図４に示すように、エッジ検出回路８０にはフィルタサイズが大きくなった分だけラインメモリを追加する。このエッジ検出回路８０で検出されたエッジ情報は、後段の２次元フィルタ回路７０で利用されるが、２次元フィルタ回路７０で用いるフィルタサイズはエッジ検出回路６０で使用するフィルタサイズよりも小さいため、そのままのラインメモリ構成では、エッジ検出回路８０と二次元フィルタ回路７０とで画像ウィンドウの中心画素が不一致（着目画素が不一致）となる。すなわち、同一の着目画素に対応するエッジ検出結果と２次元フィルタ回路７０のコア部７４で使用される画像データとが同一のタイミングでコア部７４に入力されないことになる。
【００１１】
そこで、エッジ検出結果と同一の着目画素に対応する画像データが、該エッジ検出結果と同一のタイミングでコア部７４に入力されるように（エッジ検出回路８０と二次元フィルタ回路７０とで処理される画像ウィンドウの中心画素が合うように）、２次元フィルタ回路７０にタイミング調整用のラインメモリを追加する必要がある。例えば、エッジ検出回路６０で使用するフィルタを７×７とし、二次元フィルタ回路７０で使用するフィルタを５×５とすると、図４に示すように、２次元フィルタ回路７０では２ライン分のラインメモリが余計に必要となる。
【００１２】
特に、リアルタイム処理が必須な画像処理系のＡＳＩＣでは、非常に多くのメモリが使用されるため、メモリが更に増加するとチップサイズがより大きくなり、製造コストもアップしてしまう。
【００１３】
本発明は上述した問題を解決するためになされたものであり、処理性能を低下させずにメモリを削減できる画像処理装置及び画像処理方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の画像処理装置は、直列に接続された複数のラインメモリを備え、シリアルに入力された画像データをマトリクス状に配列するデータ配列部と、前記データ配列部で配列されたマトリクス状の画像データの全てまたは一部に基づいてエッジ検出処理を行うエッジ検出処理部と、前記エッジ検出処理部の処理結果と前記データ配列部で配列されたマトリクス状の画像データの全てまたは一部とに基づいてフィルタ処理を行うフィルタ処理部と、を含んで構成されている。
【００１５】
このような構成によれば、直列に接続された複数のラインメモリを備え、シリアルに入力された画像データをマトリクス状に配列するデータ配列部で配列された画像データを、エッジ検出処理部及びフィルタ処理部の双方で利用することができる。従って、エッジ検出処理部及びフィルタ処理部の双方にラインメモリを設けて画像データを配列する必要が無くなり、必要なメモリを大幅に削減することができる。また、必要な画像処理を省略することなく従来通りのパフォーマンスを実現できる。
【００１６】
なお、データ配列部は、前記入力された画像データを、前記エッジ検出処理で必要なマトリクスサイズ及び前記フィルタ処理で必要なマトリクスサイズの最大のマトリクスサイズに配列することができる。
【００１７】
これにより、エッジ検出処理で必要なマトリクスサイズとフィルタ処理で必要なマトリクスサイズとが異なる場合であっても、データ配列部はその最大のマトリクスサイズ、すなわちいずれか大きい方のマトリクスサイズに画像データを配列することができるため、エッジ検出処理及びフィルタ処理の双方の処理を支障を来すことなく従来通りに実行させることができる。
【００１８】
フィルタ処理部は、前記エッジ検出処理部の処理結果に応じて前記フィルタ処理で用いるフィルタ係数を切替えることができる。
【００１９】
また、前記データ配列部と前記フィルタ処理部との間に、同一の着目画素に対応する前記エッジ検出処理部の処理結果と前記フィルタ処理で用いられるマトリクス状の画像データとが同一のタイミングで前記フィルタ処理部に入力されるように、前記データ配列部で配列されたマトリクス状の画像データの全てまたは一部を遅延して前記フィルタ処理部に出力する第１遅延回路を設けてもよい。
【００２０】
このように遅延回路を設けることによって、確実にエッジ検結果と同一の着目画素に対応する画像データをフィルタ処理部に入力させることができる。
【００２１】
また、前記エッジ検出処理部の処理結果と前記フィルタ処理部の処理結果とに基づいて、所定の画像処理を行う画像処理部を更に設けることもできる。
【００２２】
なお、画像処理部で行われる画像処理を、多階調の画像データを低階調の画像データに変換する変換処理としてもよい。
【００２３】
また、画像処理部は、前記エッジ検出処理部の処理結果に応じて前記画像処理の処理方法を切替えることもできる。
【００２４】
前記エッジ検出処理部と前記画像処理部との間に、同一の着目画素に対応する前記第エッジ検出処理部の処理結果と前記フィルタ処理部の処理結果とが同一のタイミングで前記画像処理部に入力されるように、前記エッジ検出処理部の処理結果を遅延して前記画像処理部に出力する第２遅延回路を設けることもできる。
【００２５】
このように遅延回路を設けることによって、確実にエッジ検結果と同一の着目画素に対応するフィルタ処理結果を画像処理部に入力させることができる。
【００２６】
また、本発明の画像処理方法は、シリアルに入力された画像データをマトリクス状に配列する配列ステップと、前記配列されたマトリクス状の画像データの全てまたは一部に基づいてエッジ検出処理を行うエッジ検出ステップと、前記エッジ検出処理の処理結果と前記配列されたマトリクス状の画像データの全てまたは一部とに基づいてフィルタ処理を行うフィルタ処理ステップと、を含んで構成されている。
【００２７】
このように、シリアルに入力された画像データをマトリクス状に配列し、該配列された画像データを、エッジ検出処理及びフィルタ処理の双方で利用することができる。従って、エッジ検出処理及びフィルタ処理の双方の処理毎にラインメモリを設けて画像データを配列する必要が無くなり、必要なメモリを大幅に削減することができる。また、必要な画像処理を省略することなく従来通りのパフォーマンスを実現できる。
【発明の効果】
【００２８】
以上説明したように、本発明の画像処理装置及び画像処理方法によれば、処理性能を低下させずにメモリを削減できることができる、という優れた効果を奏する。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００３０】
図１は、本発明の実施の形態における画像処理装置の概略構成図である。同図に示すように、本画像処理装置１０は、画像ウィンドウ生成部１２、エッジ検出部１４、２次元フィルタ部１６、及び後段画像処理部１８を含んで構成されている。
【００３１】
画像ウィンドウ生成部１２は、シリアルに入力された画像データをマトリクス状に配列してその全てまたは一部をエッジ検出部１４及び２次元フィルタ部１６に出力する。以下、マトリクス状に配列した画像データを必要に応じて画像ウィンドウと呼称する。画像ウィンドウ生成部１２は、エッジ検出部１４及び２次元フィルタ部１６で必要となる最大サイズの画像ウィンドウを生成する。
【００３２】
エッジ検出部１４は、入力された画像データ（画像ウィンドウ）にエッジ検出のための２次元フィルタをかけてエッジを検出する。２次元フィルタ部１６は、入力された画像データ（画像ウィンドウ）にエッジ強調或いはぼかし等の効果がある２次元フィルタをかける。以下、２次元フィルタ部１６で行われるフィルタ処理を２次元フィルタ処理と呼称し、エッジ検出部１４におけるエッジ検出処理と区別して説明する。
【００３３】
なお、エッジ検出部１４及び２次元フィルタ部１６で用いられるフィルタは、着目画素とその周辺画素に対する重み付けを示すフィルタ係数がマトリクス状に配列されたフィルタである。本実施の形態において、エッジ検出部１４では７×７のフィルタを用いてエッジ検出処理を行い、２次元フィルタ部１６では５×５のフィルタを用いて２次元フィルタ処理を行う。従って、前述の画像ウィンドウ生成部１２では、エッジ検出部１４及び２次元フィルタ部１６で必要となる最大サイズの画像ウィンドウ、ここでは、７×７の画像ウィンドウを生成する。
【００３４】
後段画像処理部１８は、エッジ検出部１４及び２次元フィルタ部１６の後段に設けられ、２次元フィルタ部１６の２次元フィルタ処理後の画像データに対し、エッジ検出部１４の検出結果であるエッジ情報に応じて所定の画像処理を施す。本実施の形態の後段画像処理部１８は、多階調の画像データを低階調の画像データ（例えば、２値画像データ）に変換する変換処理を行う。
【００３５】
画像ウィンドウ生成部１２及び２次元フィルタ部１６の間には、複数個のフリップフロップにより構成されたタイミング調整用の遅延回路２０が配置されている、また、エッジ検出部１４及び後段画像処理部１８の間にも、複数個のフリップフロップにより構成されたタイミング調整用の遅延回路２２が配置されている。
【００３６】
図２は、画像ウィンドウ生成部１２の詳細な構成を示した構成図である。同図に示すように、６個のラインメモリ３０ａ〜３０ｆが直列に接続されている。以下、６個のラインメモリ３０ａ〜３０ｆを区別せずに総称する場合には、末尾の符号を省略してラインメモリ３０と呼称する。６個のラインメモリ３０は、ラインＬ０に入力された画素データを、１ライン分ずつ次々に遅延して後段のラインメモリ３０に出力すると共に、各々のラインメモリ３０に接続されたラインＬ１〜Ｌ６に出力する。
【００３７】
ラインＬ０〜Ｌ６に出力された画像データは、ラインＬ０〜Ｌ６の各々に７個ずつ配置されたフリップフロップ３２によって、７×７のマトリクス状の画像データに展開される。７×７のフィルタを用いてエッジ検出処理を行うエッジ検出部１４には、７本のラインＬ０〜Ｌ６の一端が接続される。また、５×５のフィルタを用いて２次元フィルタ処理を行う２次元フィルタ部１６には、７本のラインＬ０〜Ｌ６のうち５本のラインＬ１〜Ｌ５の一端が遅延回路２０を介して接続される。遅延回路２０は、エッジ検出部１４で必要とする７×７の画像データの中心（着目画素）と２次元フィルタ部１６で必要とする５×５の画像データの中心（着目画素）とが常に一致するように、ラインＬ１〜Ｌ５から出力された画像データを遅延させてタイミングを調整する。
【００３８】
次に、この画像処理装置１０に入力された画像データの流れと上記説明した画像処理装置１０の各構成要素の動作について説明する。
【００３９】
まず、画像ウィンドウ生成部１２には、画像データがラインＬ０からシリアルに入力される。入力された画像データは、1ラインずつ次々に遅延されながら６個のラインメモリ３０に入力され、各ラインメモリ３０に接続されたラインＬ１〜Ｌ６に出力される。ラインＬ０〜Ｌ６に入力された画像データは、各ラインＬ０〜Ｌ６の各々に７個ずつ配列されたフリップフロップによって７×７の画像データ（画像ウィンドウ）に展開される。
【００４０】
この７×７の画像ウィンドウは、そのままエッジ検出部１４に入力される。エッジ検出部１４では、入力された７×７の画像ウィンドウから、エッジ検出用のフィルタを使用して、着目画素についてエッジの有無を検出する。エッジ検出部１４で検出されたエッジの有無の情報（以下、エッジ情報）は、２次元フィルタ部１６及び後段画像処理部１８に出力される。
【００４１】
なお、エッジ検出部１４は、単にエッジの有無だけでなく、エッジの方向（上方向エッジ／横方向エッジ／右斜め方向エッジ／左斜め方向エッジ）など、必要に応じてエッジの状態を検出し、この結果をエッジ情報に含ませて出力するようにしてもよい。
【００４２】
一方、７本のラインＬ０〜Ｌ６のうちラインＬ１〜Ｌ５に出力された画像データは、一端遅延回路２０に入力される。遅延回路２０は、同一の着目画素に対応するエッジ情報と５×５の画像ウィンドウとが同じタイミングで２次元フィルタ部１６に入力されるように、入力された画像データを所定のクロック数だけ遅延する。このクロック数は、画像ウィンドウのサイズの違いだけでなく、エッジ検出部１４のエッジ検出処理に要する時間も考慮して遅延させるクロック数とする。なお、エッジ検出処理に要する時間は装置の特性や仕様によるため、このクロック数はそれに応じて設定する。
【００４３】
この遅延回路２０によって、２次元フィルタ部１６に、同一の着目画素に対応するエッジ情報と５×５の画像ウィンドウとを同じタイミングで入力させることができる。
【００４４】
２次元フィルタ部１６では、入力された５×５の画像ウィンドウとエッジ情報とに基づいて、着目画素について２次元フィルタ処理を行う。例えば、エッジ情報がエッジ有りを示していた場合にはフィルタをかけ、逆にエッジ情報がエッジ無しを示していた場合には、フィルタをかけずにそのまま出力する。
【００４５】
なお、２次元フィルタ処理はこれに限定されず、例えば以下に示すように様々な方法で実行することができる。
【００４６】
例えば、エッジの有無に応じてフィルタ係数を切替えるようにしてもよい。具体的には、フィルタ係数の異なるフィルタを複数備えておき、エッジ情報がエッジ有りを示していた場合には、第１のフィルタを用いて２次元フィルタ処理を行い、エッジ情報がエッジ無しを示していた場合には、第２のフィルタを用いて２次元フィルタ処理を行うようにすることができる。また、エッジ情報がエッジの方向についての情報を含む場合には、該エッジの方向に応じてフィルタ係数を切替える（使用するフィルタを切替える）ようにしてもよい。
【００４７】
後段画像処理部１８には、２次元フィルタ部１６の処理結果及びエッジ検出部１４の処理結果（エッジ情報）が入力される。
【００４８】
なお、前述したように、エッジ検出部１４と後段画像処理部１８との間には、遅延回路２２が配置されている。遅延回路２２は、同一の着目画素に対応するエッジ情報と２次元フィルタ部１６の処理結果とが同一のタイミングで後段画像処理部１８に入力されるように、入力されたエッジ情報を所定のクロック数だけ遅延する。このクロック数は、２次元フィルタ部１６の処理に要する時間だけ遅延させるクロック数とする。このクロック数は、前述と同様に、装置の特性や仕様によるため、それに応じて設定する。
【００４９】
この遅延回路２２によって、同一の着目画素に対応するエッジ情報と２次元フィルタ部１６の処理結果とを後段画像処理部１８に同じタイミングで入力させることができる。
【００５０】
後段画像処理部１８は、多階調の画像データを低階調の画像データに変換する。多階調の画像データを低階調の画像データに変換する方法には様々な方法があり、例えばディザ処理あるいは誤差拡散処理を採用することができる。後段画像処理部１８は、エッジ情報（前述したように、エッジの有無やエッジの方向など）に応じて処理方法を切替える。例えば、エッジ情報に応じてディザ処理と誤差拡散処理とを切替えたり、あるいはディザマトリクスのマトリクス係数、誤差拡散処理の閾値などを変更したりする。
【００５１】
以上説明したように、画像ウィンドウ生成部１２でエッジ検出部１４と２次元フィルタ部１６で必要な最大サイズの画像ウィンドウを１つ生成するようにしたため、メモリを削減しつつ、性能は従来通りのパフォーマンスを実現できる。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態における画像処理装置の概略構成図である。
【図２】画像ウィンドウ生成部の詳細な構成を示した構成図である。
【図３】従来の画像形成装置の画像処理部の構成を模式的に示した図である。
【図４】従来の画像処理部に、２次元フィルタ回路の後段に２値化処理等の画像処理を行う処理部（後段画像処理部）を設けた場合の構成を模式的に示した図である。
【符号の説明】
【００５３】
１０  画像処理装置
１２  画像ウィンドウ生成部
１４  エッジ検出部
１６  ２次元フィルタ部
１８  後段画像処理部
２０  遅延回路
２２  遅延回路
３０  ラインメモリ
３２  フリップフロップ
【図１】
2007006133.tif 000003
【図２】
2007006133.tif 000004
【図３】
2007006133.tif 000005
【図４】
2007006133.tif 000006