(57)【要約】【課題】  再構成可能な演算処理回路において、演算の動作にかかわらず回路の消費電力を低減するとともに、電力消費する回路規模を抑える。【解決手段】再構成可能な演算処理回路において、複数のＰＥ１１を備える再構成可能論理回路１と、再構成データメモリ２と、クロック生成部３と、スケジューラ４と、再構成可能順序回路５とを備え、再構成可能順序回路５が順序回路５２と順序回路用再構成データメモリ５１を備え、ＰＥ１１が組合せ回路１１１とレジスタ１１２とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のＰｒｏｃｅｓｓｏｒ Ｅｌｅｍｅｎｔ（以下ＰＥ）で構成される再構成可能論理回路と、
前記再構成可能論理回路に再構成データを供給する再構成データメモリとを備えた再構成可能な演算処理回路において、
外部からの起動要因を入力とし、クロック制御信号と順序回路起動信号を生成するスケジューラと、
クロックと前記クロック制御信号を入力とし、ゲーテッドクロックを生成するクロック生成部と、
前記ゲーテッドクロックと前記順序回路起動信号を入力とし、起動信号と選択信号を生成する再構成可能順序回路とを備え、
前記再構成可能順序回路が、順序回路と、前記順序回路に順序回路用再構成データを供給する順序回路用再構成データメモリとを備え、
前記ＰＥが、組合せ回路と前記組合せ回路の出力を記憶するレジスタとを備え、
前記再構成可能順序回路が、前記順序回路用再構成データによって前記順序回路の状態遷移順序を再構成するとともに、前記状態遷移毎に更新する選択信号を決定し、
前記再構成可能論理回路が、前記起動信号で起動され、前記選択信号で選択された再構成データにより前記組合せ回路と前記ＰＥ間接続を再構成し、
前記組合せ回路が、前記再構成データが無い場合には組合せ回路の論理出力を固定し、
前記レジスタが、前記ゲーテッドクロックにより必要な期間のみ動作することを特徴とする再構成可能な演算処理回路。
【請求項２】
前記組合せ回路が、
前記再構成データで入出力の関連付けを決定し、複数の入力信号を前記関連付けに従って処理し、前記再構成データが無い場合には出力の論理を固定する第1のスイッチと、
前記再構成データの内容で演算回路を決定し、前記第1のスイッチの出力と前記複数の入力信号を入力として演算処理する第１のＡＬＵと、
前記再構成データで入出力の関連付けを決定し、前記第１のＡＬＵの出力を前記関連付けに従って処理し、前記再構成データが無い場合には出力の論理を固定する第２のスイッチと、
前記再構成データの内容で演算回路を決定し、前記第２のスイッチの出力を入力として演算処理する第２のＡＬＵと、
を備えることを特徴とする請求項１記載の再構成可能な演算処理回路。
【請求項３】
前記スイッチが、複数の出力選択部を備え、
前記出力選択部が、
入力と再構成データの内容との論理積演算を行なう複数のＡＮＤと、
前記再構成データの内容で論理が決定され、前記複数のＡＮＤの出力を入力としビット演算を行なうビット演算素子と、
を備えることを特徴とする請求項３記載の再構成可能な演算処理回路。
【請求項４】
前記スケジューラが、複数の起動要因を入力として前記起動要因に従った要因信号を生成し、前記クロック生成部と前記再構成可能順序回路が、前記要因信号で選択された動作を行うことを特徴とする請求項１記載の再構成可能な演算処理回路。
【請求項５】
前記クロック生成部が、前記要因信号を受けてクロック周波数を変化させ、前記再構成可能順序回路が、複数の順序回路用再構成データメモリを備え、前記要因信号で前記順序回路用再構成データメモリを選択し、前記順序回路の状態遷移再構成および選択信号の生成を行うことを特徴とする請求項４記載の再構成可能な演算処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル回路に関し、特に省電力化を実現する再構成可能な演算処理回路に関する。  
【背景技術】
【０００２】
外部からのデータによって回路を再構成できる再構成可能論理回路（リコンフィギュラブル・ロジック）においては、本来機能である回路変更の容易性と合わせ、高速化と省電力化が検討されてきている。
図５は、第１従来例の再構成可能な演算処理回路の構成図である。
再構成可能な演算処理回路は、再構成可能論理回路１、再構成データメモリ２、クロック生成部３で構成されており、再構成可能論理回路１は複数のＰｒｏｃｅｓｓｏｒ Ｅｌｅｍｅｎｔ（以下ＰＥと言う）１０で構成されている。
クロック生成部３は、各ＰＥに各々異なるクロックＳ１を供給する。
再構成データメモリ２は、各ＰＥ各々異なる再構成データＳ２を供給する。
各ＰＥは、再構成データＳ２に基づき各々異なった回路を構成する。
また、クロック生成部３は、各ＰＥが回路を再構成する時に、各ＰＥの再構成回路に適したクロック周波数を決定し各々供給できるように構成されている。（例えば、特許文献１参照）。
このようにして、各ＰＥを最適なクロック周波数で動作させることで、消費電力を低減できるのである。
【０００３】
図６は、第２従来例の再構成可能な演算処理回路の構成図である。
再構成可能な演算処理回路は、再構成可能論理回路１、再構成データメモリ２、回路展開制御部３０、電源電圧制御部３１で構成されている。
また、再構成可能論理回路１は、高閾値電圧トランジスタ領域１６と低閾値電圧トランジスタ領域１５とで構成されている。高閾値電圧トランジスタ領域１６は高速動作が必要な場合、また低閾値電圧トランジスタ領域１５はリーク電流が小さいので消費電力を抑えたいときに使用される。
ここで、回路展開制御部３０は、再構成データメモリ２から再構成データＳ２が入力されると、低閾値電圧トランジスタ領域１５または高閾値電圧トランジスタ領域１６のいずれで動作させるかを決定する。
電源電圧制御部３１は、回路展開制御部３０からの指令に従って、使用されるトランジスタ領域のみに電源電圧の印加する。
具体的には、高性能な回路を実現するときは、低閾値電圧トランジスタ領域で回路展開し、高閾値電圧トランジスタ領域への電源供給を遮断する。逆に、消費電力を抑えた回路を実現するときには、高閾値電圧トランジスタ領域で回路展開し、低閾値電圧トランジスタ領域への電源供給を遮断する。（例えば、特許文献２参照）。
このようにして、使わない領域での電源を遮断することで消費電力を削減するとともに、用途に応じた高性能化をも実現するものである。
【特許文献１】特表２００４−５３８６７５（第５９頁、図１）
【特許文献２】特開２００５−５６１１（第１４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来例では、各ＰＥを最適なクロック周波数で動作させるか、また再構成可能論理回路の使用しない回路へ電源を遮断する方法をとって消費電力を低減していた。しかしながら、該当する再構成論理回路内で部分的に消費電力を低減できないという問題があった。
また、従来例では、再構成可能論理回路に連続したクロックを供給しており、クロックのゲーティングを最適に制御できないという問題があった。また、再構成可能論理回路内で電力を消費する回路部分の規模を小さくできないという問題もあった。
本発明はこのような問題点に鑑みてなされたものであり、再構成可能論理回路が演算処理をしている時だけでなく演算処理していない時まで含めて消費電力を低減する再構成可能な演算処理回路を提供することを目的とする。さらに言えば、電力を消費する回路部分の規模を抑えることができる再構成可能な演算処理回路を提供することをも目的とする。
【課題を解決するための手段】
【０００５】
上記問題を解決するため、本発明は、次のように構成したものである。
請求項１に記載の発明は、複数のＰｒｏｃｅｓｓｏｒ Ｅｌｅｍｅｎｔ（ＰＥ）で構成される再構成可能論理回路（１）と、前記再構成可能論理回路に再構成データを供給する再構成データメモリとを備えた再構成可能な演算処理回路において、外部からの起動要因を入力とし、クロック制御信号と順序回路起動信号を生成するスケジューラと、クロックと前記クロック制御信号を入力とし、ゲーテッドクロックを生成するクロック生成部と、前記ゲーテッドクロックと前記順序回路起動信号を入力とし、起動信号と選択信号を生成する再構成可能順序回路と、を備え、前記再構成可能順序回路が、順序回路と、前記順序回路に順序回路用再構成データを供給する順序回路用再構成データメモリとを備え、前記ＰＥが、組合せ回路と前記組合せ回路の出力を記憶するレジスタとを備え、前記再構成可能順序回路が、前記順序回路用再構成データによって前記順序回路の状態遷移順序を再構成するとともに、前記状態遷移毎に更新する選択信号を決定し、前記再構成可能論理回路が、前記起動信号で起動され、前記選択信号で選択された再構成データにより前記組合せ回路と前記ＰＥ間接続を再構成し、前記組合せ回路が、前記再構成データが無い場合には組合せ回路の論理出力を固定し、前記レジスタが、前記ゲーテッドクロックにより必要な期間のみ動作するものである。
また、請求項２に記載の発明は、前記組合せ回路が、前記再構成データで入出力の関連付けを決定し、複数の入力信号を前記関連付けに従って処理し、前記再構成データが無い場合には出力の論理を固定する第1のスイッチと、前記再構成データの内容で演算回路を決定し、前記第1のスイッチの出力と前記複数の入力信号を入力として演算処理する第１のＡＬＵと、前記再構成データで入出力の関連付けを決定し、前記第１のＡＬＵの出力を前記関連付けに従って処理し、前記再構成データが無い場合には出力の論理を固定する第２のスイッチと、前記再構成データの内容で演算回路を決定し、前記第1のＡＬＵの出力を入力とし、前記レジスタに演算結果を出力する第２のＡＬＵと、を備えるものである。
また、請求項３に記載の発明は、前記スイッチが、複数の出力選択部を備え、前記出力選択部が、入力と再構成データの内容との論理積演算を行なう複数のＡＮＤと、前記再構成データの内容で論理が決定され、前記複数のＡＮＤ出力を入力としビット演算を行なうビット演算素子と、を備えるものである。
また、請求項４に記載の発明は、前記スケジューラが、複数の起動要因を入力として前記起動要因に従った要因信号を生成し、前記クロック生成部と前記再構成可能順序回路が、前記要因信号選択された動作を行うものである。
また、請求項５に記載の発明は、前記クロック生成部が、前記要因信号を受けてクロック周波数を変化させ、前記再構成可能順序回路が、複数の順序回路用再構成データメモリを備え、前記要因信号で前記順序回路用再構成データメモリをして，前記順序回路の状態遷移再構成および選択信号の生成を行うものである。
【発明の効果】
【０００６】
請求項１に記載の発明によると、再構成可能論理回路の組合せ回路の論理出力を固定することで、不要なスイッチング動作による電力消費が低減できる。
また、再構成可能論理回路および再構成可能順序回路を、ゲーテッドクロックで必要な期間だけ動作させることができるため、この回路での消費電力の低減ができる。
また、再構成可能順序回路で再構成可能論理回路の再構成を制御し、同一回路で異なる処理を続けて実行させることにより、小さな回路で大きな処理ができるので、動作する回路規模を小さくすることができる。あわせて，規模の大きな回路で実行することに比べて無駄に電力を消費する部分を抑えられるため，消費電力を抑えることができる。
請求項２に記載の発明によると、前記組合せ回路において、ＡＬＵの前段にスイッチを設けてこのスイッチの出力論理を固定することで、組合せ回路のスイッチング動作の可否を制御できる。
請求項３に記載の発明によると、前記スイッチにおいて、ＡＮＤを使用して再構成データでスイッチングを制御できようにすることで、請求項３の要求であるスイッチの動作可否の制御ができる。また、ビット演算素子でＡＮＤ出力のマスキングを行えることから、ＡＬＵの数を増やしたと同等の効果がある。
請求項４に記載の発明によると、スケジューラが複数の起動要因入力と新たな要因信号出力を有し、起動要因の種類によって異なる要因信号を出すことができるので、クロック生成部と再構成可能順序回路にこの要因信号に従って異なる動作を実行させることができる。
請求項５に記載の発明によると、要因信号の内容によって、クロック生成部はクロック周波数を変化させ、また再構成可能順序回路は順序回路用再構成データメモリを選択し，順序回路の状態遷移の再構成および選択信号を生成して動作を実行できる。そのため，要因に適合する処理を、適合するクロック周波数で実行できるので、システムに最適な電力消費を実現できる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施の形態について図を参照して説明する。
【実施例１】
【０００８】
図１は、本発明の第１実施例を示す再構成可能な演算処理回路の構成図である。
図１において、再構成可能な演算処理回路は、再構成可能論理回路１、再構成データメモリ２、クロック生成部３、スケジューラ４、再構成可能順序回路５、ＣＰＵ６で構成される。以下に各部の機能を説明する。
再構成可能論理回路１は、複数のＰＥ１１で構成され、ＰＥは組合せ回路１１１とレジスタ１１２で構成される。再構成可能論理回路１は、図1ではＰＥが４個としているが、図１と異なっても構わない。
再構成データメモリ２では、各ＰＥ毎に再構成データ領域を備えている。また、各ＰＥ毎の再構成データ領域は複数の再構成データを有しており、後述する選択信号で切り替えて出力する。
再構成可能順序回路５には、順序回路５２と順序回路用再構成データメモリ５１を備えている。順序回路５２は、順序回路用再構成データメモリ５１から順序回路用再構成データを読み込み、状態遷移の順序を再構成する。
本発明が特許文献１や特許文献２と異なる点は、クロック生成部３、スケジューラ４、再構成可能順序回路５を備えた部分、および後述する再構成可能論理回路内の組合せ回路のスイッチング動作を再構成データで制御する部分である。
以下に、各部の動作を説明する。
スケジューラ４は、再構成可能順序回路５の起動やＣＰＵ６の起動を管理する機能を有する。スケジューラ４の起動は起動要因Ｓ８により行われる。この起動要因Ｓ８は、ＣＰＵによって制御される出力デバイス等から指令される信号であり、再構成可能な演算処理回路全体のトリガとなる。ここで、起動要因Ｓ８で起動してクロック制御信号Ｓ３と順序回路起動信号Ｓ４を生成する。
クロック生成部３は、図示していないクロック発生器からのクロックＳ１をクロック制御信号Ｓ３でゲーティングして、ゲーテッドクロックＳ１１を生成する。
再構成可能順序回路５は、順序回路起動信号Ｓ４をゲーテッドクロックＳ１１で同期して取り込み、動作を開始する。初めに、順序回路５２が順序回路用再構成データメモリ５１に記憶しているデータを読み込み、状態遷移順番などを再構成する。続いて、順序回路５２は、最初の状態についての処理を行い、この状態に対応した選択信号Ｓ１８ａ,Ｓ６ｂ，Ｓ６ｃ，Ｓ６ｄを出力し、同時に起動信号Ｓ６を出力する。
次に、再構成可能論理回路１の動作を説明する。
再構成可能論理回路１では、まず、再構成可能順序回路５起動信号Ｓ６を受けて、選択信号Ｓ１８で選択された再構成データＳ２を読み込み、組合せ回路１１１の回路を再構成する。この再構成では、組合せ回路１１１の再構成とあわせてＰＥ間の接続が決定される。続いて、再構成された組合せ回路１１１で演算処理が行われ、その結果がレジスタ１１２で記憶される。再構成可能論理回路１では、この演算処理が終了すると応答信号Ｓ７を出力する。
再構成可能順序回路５は、応答信号Ｓ７を受けると、順序回路応答信号Ｓ５を出力する。
スケジューラ４は、順序回路応答信号Ｓ５を受けると、一つの演算処理が終了したと判断し、ＣＰＵ割り込みＳ１０を生成する。
ＣＰＵ６は、ＣＰＵ割り込みＳ１０を受けると、データバスＳ９を通して再構成可能論理回路１での演算結果の読み出しを行なう。なお、データバスＳ９は、再構成可能順序回路５、再構成データメモリ２に対しても、データメモリへのアクセスのために使用される。
再構成可能順序回路５は、上記の最初の状態の処理が終了した後、状態遷移順に従って処理し、各状態毎に更新した選択信号Ｓ１８ａ,Ｓ６ｂ，Ｓ６ｃ，Ｓ６ｄを出力し、同時に起動信号Ｓ６を出力する。ここで、選択信号Ｓ６ａ，Ｓ６ｂ，Ｓ６ｃ，Ｓ６ｄの内容が変更される毎に、再構成データＳ２が切り替わり、この更新された再構成データで組合せ回路１１１が再構成され、再構成された回路にて演算処理をされる。このようにして、再構成可能順序回路５からの指示により、組合せ回路１１１の再構成と演算処理が繰り返し行われる。このように同一回路で異なる処理を続けて実行することにより、小さな回路で大きな処理ができるので、動作する回路規模を小さくする効果がある。
一方、クロック生成部３からのゲーテッドクロックＳ１１をレジスタ１１２に供給することで、必要な期間だけ動作するので、消費電力を大幅に低減できる。同様に、再構成可能順序回路も必要な期間だけゲーテッドクロックで動作させることで消費電力を低減できる。
【０００９】
再構成可能論理回路１において、組合せ回路１１１が再構成されない場合、すなわち再構成データＳ２がない場合には、組合せ回路１１１の論理出力はある論理（例えば０）に固定される。組合せ回路１１１では、入力データが変化すると回路遅延だけ遅れて出力データが変化する。つまり、入力データが変化すると回路を構成するトランジスタ素子のスイッチングが発生しここで電力を消費する。よって、組合せ回路１１１の論理出力を固定することで、不要なスイッチングによる電力消費を抑えることができるのである。
【実施例２】
【００１０】
図２は、本発明の第２実施例を示す組合せ回路の構成図である。ここに示す組合せ回路は、図１に示すＰＥ１１の具体例である。
図において、組合せ回路は、スイッチ１１１１が２個、ＡＬＵ１１１２が４個で構成され、レジスタ１１２はＦＦ１１１３が２個で構成されている。ここで、ＡＬＵは算術論理演算ユニット、ＦＦはフリップフロップの略称である。これらの個数は図２と異なる構成でも構わない。また、入出力の本数も、図２と異なってもよい。
本発明が特許文献１や特許文献２と異なる部分は、ＡＬＵの前段にスイッチを備えた点と、再構成データを利用してこのスイッチの入出力の関連付けを行い、再構成データが無い場合には出力論理を固定する点である。
【００１１】
以下、図によって各部の動作を説明する。
スイッチ１１１１ａ は、再構成データＳ２に従って入出力の関連付けを行い、これに従って４つの入力（入力１ 〜入力４ ）をゲーティングし、４つの出力を生成する。この出力は、ＡＬＵ１１１２ａ とＡＬＵ１１１２ｂ に入力される。
ＡＬＵ１１１２ａとＡＬＵ１１１２ｂの後段にはスイッチ１１１１ｂ が配置され、またスイッチ１１１１ｂの後段にはＡＬＵ１１１２ｃとＡＬＵ１１１２ｄが配置される。このように、スイッチとＡＬＵが続けて配置される構成の場合、スイッチ１１１１ｂは、前段のＡＬＵの出力と入力１〜入力４を入力とし、再構成データＳ２を利用して入出力の関連付けを行うとともに、４つの出力を生成する。この出力は、ＡＬＵ１１１２ｃとＡＬＵ１１１２ｄへ入力される。
ＡＬＵ１１１２ｃとＡＬＵ１１１２ｄの出力は、ＦＦ１１１３ａとＦＦ１１１３ｂに入力され、ここで記憶される。
再構成データＳ２が無い場合には、スイッチ１１１１ａとスイッチ１１１１ｂともに、その論理出力は固定される。このように、論理出力を固定することにより、この回路での消費電力を抑えることができる。
【実施例３】
【００１２】
図３は、本発明の第３実施例を示すスイッチの構成図である。ここに示すスイッチは、図２に示すＰＥ１１の具体例である。
図において、スイッチ１１１１は、複数の出力選択部１００で構成されている。
出力選択部１００は、複数のＡＮＤ１０５（ＡＮＤ演算素子）とビット演算素子１０９で構成される。出力選択部１００への入力は４本で構成しているが、これらの本数は図３と異なる構成でも構わない。
本発明が特許文献１や特許文献２と異なる部分は、スイッチをＡＮＤとその後段にビット演算素子を配置し、再構成データＳ２の内容によってＡＮＤ出力を固定できる構成とした部分である。
ここでは出力選択部１００ａで代表して、以下に動作を説明する。
まず、各ＡＮＤ１０５では、一方の入力に入力１から４がそれぞれ入力され、他方の入力に再構成データＳ２が入力され、その論理積が出力となりビット演算素子１０９に入力される。
ここで、再構成データＳ２がない場合、すなわち入力を利用しない場合、ＡＮＤ１０５の出力は０に固定される。これにより、この回路での消費電力を抑えることができる。
ビット演算素子１０９は、再構成データＳ２の内容により論理積や論理和をとるように構成され、前段のＡＮＤ出力が入力となり、このビット演算素子１０９の出力がＡＬＵの一方の入力となる。
ビット演算素子１０９では、再構成データで機能を設定しビット演算を行う。ここでは、特定のビットに対してマスク処理の機能を有する。このような処理はＡＬＵで行なう機能の一部であるので、このビット演算素子によりＡＬＵを増やしたと同等の効果がある。また、ＡＬＵで行なう場合に比べて全体の演算時間を短縮できる。
【００１３】
このようにして、再構成データＳ２の内容によって論理出力を固定できるので、このスイッチ１１１１を組合せ回路１１１に適用することで、組合せ回路１１１のトランジスタのスイッチングを制御できるようになる。
【実施例４】
【００１４】
図４は、第４実施例を示す再構成可能な演算処理回路の構成図である。
図４において図１と異なる点は、以下のとおりである。すなわち、スケジューラ４が、複数の起動要因を入力として処理し、追加された要因信号Ｓ３１を生成する。この要因信号Ｓ３１は、クロック生成部３と再構成可能順序回路５に供給される。また、再構成可能順序回路５は、順序回路用再構成データメモリ５１を複数備え、要因信号Ｓ３１によって選択される。
なお、図４では起動要因を３本としているが、この入力数は異なっていても構わない。また、図４では順序回路用再構成データメモリ５１を４個としているが、これと異なってもかまわない。
本発明が特許文献１や特許文献２と異なる部分は、複数の起動要因を入力とするスケジューラを備えた部分である。
以下に、各部の動作を説明する。
スケジューラ４は、いずれかの起動要因が入力されると、これに従った処理を行い要因信号Ｓ３１を生成する。
クロック生成部３では、要因信号Ｓ３１の内容によって、クロック周波数を変化させる制御を行う。このクロック周波数の可変制御では、例えば、処理時間がかかってもよい演算処理を実行させる起動要因の場合には、クロックＳ１を１／２ｎに分周したクロックを利用してゲーテッドクロックＳ１１を生成する。
また，再構成可能順序回路は、要因信号Ｓ３１の内容によって順序回路用再構成データメモリを選択する。以降の動作は実施例１と同じである。
【００１５】
このように、スケジューラ４が複数の起動要因によって要因信号を制御できるので、クロック生成部がクロックを制御したり、再構成可能順序回路が順序回路を再構成して状態遷移順などを変更したりすることができる。また、各起動要因について、処理内容を自由に設定することもできる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施例を示す再構成可能な演算処理回路の構成図
【図２】本発明の第２実施例を示す組合せ回路の構成図
【図３】本発明の第３実施例を示すスイッチの構成図
【図４】本発明の第４実施例を示す再構成可能な演算処理回路の構成図
【図５】第１従来例の再構成可能な演算処理回路の構成図
【図６】第２従来例の再構成可能な演算処理回路の構成図
【符号の説明】
【００１７】
１        再構成可能論理回路
２        再構成データメモリ
３        クロック生成部
４        スケジューラ
５        再構成可能順序回路
５１      順序回路用再構成データメモリ（５1ａ、５1ｂ、５1ｃ）
５２      順序回路
６        ＣＰＵ
１１      Ｐｒｏｃｅｓｓｏｒ Ｅｌｅｍｅｎｔ（ＰＥ）（１１ａ、１１ｂ、１１ｃ、１１ｄ）
１１１    組合せ回路（１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ）
１１２    レジスタ（１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ）
１１１１  スイッチ（１１１１ａ、１１１１ｂ）
１１１２  ＡＬＵ（１１１２ａ、１１１２ｂ、１１１２ｃ、１１１２ｄ、１１１２ｅ、１１１２ｆ）
１１１３  ＦＦ（１１１３ａ、１１１３ｂ）
１００    出力選択部（１００ａ、１００ｂ）
１０５    ＡＮＤ（１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ）
１０９    ビット演算素子
１５      低閾値電圧トランジスタ領域
１６      高閾値電圧トランジスタ領域
３０      回路展開制御部
３１      電源電圧制御部
Ｓ１      クロック
Ｓ２      再構成データ（Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃ、Ｓ２ｄ）
Ｓ３      クロック制御信号
Ｓ４      順序回路起動信号
Ｓ５      順序回路応答信号
Ｓ６      起動信号
Ｓ７      応答信号
Ｓ８      起動要因
Ｓ９      データバス
Ｓ１０    ＣＰＵ割り込み
Ｓ１１    ゲーテッドクロック
Ｓ１２    入力１
Ｓ１３    入力２
Ｓ１４    入力３
Ｓ１５    入力４
Ｓ１６    出力１
Ｓ１７    出力２
Ｓ１８    選択信号（Ｓ１８ａ、Ｓ１８ｂ、Ｓ１８ｃ、Ｓ１８ｄ）
Ｓ３１    要因信号
Ｓ８１    起動要因１
Ｓ８２    起動要因２
Ｓ８３    起動要因３
【図１】
2007166377.tif 000003
【図２】
2007166377.tif 000004
【図３】
2007166377.tif 000005
【図４】
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【図５】
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【図６】
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