(57)【要約】【課題】断線不良の発生や実装時の接続不良の発生を抑制し、信頼性が高く高歩留まりで製造可能なアクティブマトリックス基板を提供する。【解決手段】アクティブマトリックス基板１００は、絶縁性基板１上に、ゲート電極２ａを形成する第１の金属膜と、ゲート電極２ａを覆う第１の層間絶縁膜４と、半導体膜５と、ソース電極８、ドレイン電極９及びソース電極８に表示信号を供給するソース配線７を形成する第２の金属膜と、第２の層間絶縁膜１１と、第２の層間絶縁膜１１に形成されたコンタクトホール１２を介してソース電極８に接続される画素電極１３とを層状に形成した画素表示領域２７を少なくとも備える。さらに、表示信号入力を行うためにソース配線７を画素表示領域２７から引き出すソース引き出し配線１８を備え、ソース引き出し配線１８は、ゲート電極２ａを形成する前記第１の金属膜と同一の層に形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上に、ゲート電極を形成する第１の導電性膜と、前記ゲート電極を覆う第１の層間絶縁膜と、半導体膜と、ソース電極及びドレイン電極並びに前記ソース電極又は前記ドレイン電極に表示信号を供給する表示信号配線を形成する第２の導電性膜と、第２の層間絶縁膜と、前記第２の層間絶縁膜に形成されたコンタクトホールを介して前記ドレイン電極又は前記ソース電極に接続される画素電極とが層状に形成された画素表示領域を備えるアクティブマトリックス基板であって、
表示信号の入力を行うために前記表示信号配線を前記画素表示領域から引き出す第１の引き出し配線を備え、
前記第１の引き出し配線は、前記ゲート電極を形成する前記第１の導電性膜と同一の層に形成されているアクティブマトリックス基板。
【請求項２】
前記第１の引き出し配線は、前記第１の導電性膜によって形成されている請求項１に記載のアクティブマトリックス基板。
【請求項３】
前記第１の引き出し配線と前記表示信号配線との接続は、前記第１の層間絶縁膜及び前記第２の層間絶縁膜に形成したコンタクトホールを介して行う請求項１に記載のアクティブマトリックス基板。
【請求項４】
前記第１の引き出し配線と前記表示信号配線とを電気的に接続する電気的接続部を有し、
前記電気的接続部は、前記アクティブマトリックス基板を対向基板と貼り合せるためのシール材が前記画素表示領域を取り囲むように設けられる位置に比べて、前記画素表示領域側に入りこんだ内側に設けられている請求項１乃至３のいずれかに記載のアクティブマトリックス基板。
【請求項５】
前記ゲート電極に走査信号を供給する走査信号配線と、
前記走査信号を入力するゲート端子と、
前記走査信号配線を前記画素表示領域から引き出し、前記ゲート端子と前記走査信号配線とを電気的に接続するゲート引き出し配線と、
前記表示信号を入力して前記第１の引き出し配線に供給する第１の端子とを備え、
前記ゲート端子、前記ゲート引き出し配線、前記第１の端子及び前記第１の引き出し配線が、前記第１の導電性膜によって形成されている請求項１乃至４のいずれかに記載のアクティブマトリックス基板。
【請求項６】
前記基板を下層とした場合に、前記第１の引き出し配線の上層に２層以上の層間絶縁膜が形成されている請求項１乃至５のいずれかに記載のアクティブマトリックス基板。
【請求項７】
前記第１の導電性膜と前記第２の導電性膜の少なくとも一方が、Ａｌに、Ｆｅ、Ｃｏ、Ｎｉ、Ｃ及びＮから選ばれる少なくとも１種類以上を不純物として添加されたＡｌ合金を少なくとも含む材料で形成されている請求項１乃至６のいずれかに記載のアクティブマトリックス基板。
【請求項８】
画素表示領域に配置された複数の薄膜トランジスタと、前記複数の薄膜トランジスタのゲート電極に走査信号を供給する複数の走査信号配線と、前記複数の薄膜トランジスタのソース電極又はドレイン電極に表示信号を供給する複数の表示信号配線とを備えるアクティブマトリックス基板であって、
前記走査信号を入力するゲート端子と、
前記ゲート端子と前記走査信号配線とを電気的に接続するゲート引き出し配線と、
前記表示信号を入力する第１の端子と、
前記第１の端子と前記表示信号配線とを電気的に接続する第１の引き出し配線とを備え、
前記ゲート引き出し配線及び前記第１の引き出し配線が、基板上の同一の層に形成され、
前記基板を下層とした場合に、前記ゲート引き出し配線及び前記第１の引き出し配線の上層に少なくとも２層以上の層間絶縁膜が形成されているアクティブマトリックス基板。
【請求項９】
前記ゲート引き出し配線と前記走査信号配線の接続又は前記第１の引き出し配線と前記表示信号配線との接続は、前記２層以上の層間絶縁膜に形成したコンタクトホールを介して行う請求項８に記載のアクティブマトリックス基板。
【請求項１０】
前記ゲート引き出し配線と前記走査信号配線の間又は前記第１の引き出し配線と前記表示信号配線の間を電気的に接続する電気的接続部を有し、
前記電気的接続部は、前記アクティブマトリックス基板を対向基板と貼り合せるためのシール材が前記画素表示領域を取り囲むように設けられる位置に比べて、前記画素表示領域側に入りこんだ内側に設けられている請求項８に記載のアクティブマトリックス基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）をスイッチング素子として用いる電気光学表示装置用のアクティブマトリックス基板に関する。
【背景技術】
【０００２】
液晶を用いた電気光学表示素子においては、絶縁性基板の一主面上にＴＦＴ等からなるスイッチング素子を設けて、各画素に独立した電圧や電界を印加するアクティブマトリックス型のものが知られている。また、液晶表示デバイスに限らず、エレクトロルミネッセンスを利用する有機ＥＬ（electroluminescence）表示デバイス等のその他の電気光学表示装置においてもアクティブマトリックス型の駆動方式を採用するものが知られている。
【０００３】
この電気光学表示素子のソース・ドレイン電極においては、画素の読み出し／書き込みのために常時電流を流すため、ゲート配線やソース配線の電気抵抗を低く抑えて表示デバイスの消費電力を小さくすることが重要である。また、電気抵抗と寄生容量の積で決まる時定数を小さくすることによって信号遅延を防止し、表示パネルが大型になった場合や小型高精細パネルで配線幅が小さくなった場合でも表示品質を維持することも重要である。このためには、ゲート配線やソース配線に電気的比抵抗が小さい金属材料を用いるとともに、ゲート配線及びソース配線と表示信号を外部から入力するための駆動回路とを接続する実装端子部の抵抗を小さくする必要がある。
【０００４】
このような表示デバイスを実現するアクティブマトリックス基板のひとつとして、例えば特許文献１には、ゲート配線とソース配線の実装端子部を、それぞれゲート配線とソース配線から直接延長させて形成する構成が開示されている。また特許文献２には、表示パネルの小型化、省スペース化を目的として、実装端子部をパネルの一辺に集中して形成し、駆動用ＩＣを含む駆動回路を搭載した接続部品と実装端子部を異方性導電膜（ＡＣＦ：Anisotropic Conductive Film）で圧着接続したときの実装端子部の検査を容易にする構造が開示されている。
【０００５】
また実装端子部は、金属の酸化や水分に起因する腐食による実装端子部の接続抵抗の増大を防止するとともに、信頼性を向上するために、ＩＴＯ（Indium Tin Oxide；インジウム・スズ酸化物）のような酸化物導電膜で形成するのが一般的である。駆動用ＩＣを直接実装するＣＯＧ（Chip On Glass）実装の場合、ゲート配線やソース配線を形成する金属膜とＩＴＯとの接続抵抗を小さく抑える必要がある。例えば特許文献３では、金属膜としてモリブデン（Ｍｏ）合金を用いることにより、ＩＴＯとの接続抵抗を小さくする実装端子部の構造が開示されている。
【特許文献１】特開平６−２３５９３３号公報
【特許文献２】特開平９−１０１５３４号公報
【特許文献３】特開２０００−１４８６５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来開示されている技術では以下に指摘するような問題点がある。まず、特許文献1に開示されているゲート配線及びソース配線の実装端子部をそれぞれゲート配線及びソース配線から直接延長させて形成する構成の場合、ゲート配線からゲート端子部へ延在するゲート引き出し配線の上層部には、第１の層間絶縁膜（ゲート絶縁膜）と第２の層間絶縁膜（パッシベーション膜）の少なくとも二層が形成されることになる。しかしながら、ソース引き出し配線は、第1の層間絶縁膜上に形成することになるので、その上層には第２の層間絶縁膜しか形成されてない構造となる。
【０００７】
このため、第２の層間絶縁膜にピンホール等の欠損部が生じると、外気の湿気等によってソース引き出し配線に腐食断線が生じ、線欠陥等の表示不良が発生する可能性が高くなる。また、第２の層間絶縁膜にピンホール等の欠損部がなくても、例えば表示パネルの基板切断時に、機械杓な衝撃によるクラック等が発生して腐食断線の問題が生じる可能性が高い。
【０００８】
また特許文献１に開示されたアクティブマトリックス基板の構造と、特許文献２に開示されたゲート配線を接続する実装端子部とソース配線を接続する実装端子部を共にパネルの一辺に集中させる構造とを組み合わせる場合、例えばＣＯＧ実装でゲート端子とソース端子を１個の駆動用ＩＣと直接接続する際に、絶縁性基板上に形成されているゲート端子と第１の層間絶縁膜上に形成されているソース端子との高さが異なるため、充分な圧着接続ができずに信号出力不良が発生しやすいという問題がある。
【０００９】
さらに特許文献３に開示されたアクティブマトリックス基板のように、電極の端子パッドとしてＩＴＯのような酸化物導電膜を用いる場合には、ゲート端子及びソース端子に用いられる金属膜とＩＴＯ膜との接続抵抗を小さくするために、前記金属膜としてモリブデン（Ｍｏ）系合金膜を適用する必要があった。しかしながら、Ｍｏ系合金膜はその典型的な比抵抗値が１０〜２５μΩ・ｃｍと大きいため、ゲート配線及びソース配線の配線抵抗を小さくするためには、下層に比抵抗の小さいＡｌやＣｕ系の合金膜（典型的な比抵抗値は３〜１０μΩ・ｃｍ）を形成し、少なくとも二層膜とする必要があり、製造工程が複雑になるという問題がある。
【００１０】
上述したように、従来のアクティブマトリックス基板は、配線の腐食断線や駆動用ＩＣとの接続不良等が生じやすく、信頼性の高い基板を高歩留まりで得ることができないという問題がある。本発明は上記のような問題を解決するためになされたものであり、本発明の目的は、信頼性が高く、高歩留まりで製造可能な電気光学表示装置用のアクティブマトリックス基板を提供することである。
【課題を解決するための手段】
【００１１】
本発明の第１の態様にかかるアクティブマトリックス基板は、基板上に、ゲート電極を形成する第１の導電性膜と、前記ゲート電極を覆う第１の層間絶縁膜と、半導体膜と、ソース電極及びドレイン電極並びに前記ソース電極又は前記ドレイン電極に表示信号を供給する表示信号配線を形成する第２の導電性膜と、第２の層間絶縁膜と、前記第２の層間絶縁膜に形成されたコンタクトホールを介して前記ドレイン電極又は前記ソース電極に接続される画素電極とが層状に形成された画素表示領域を備えるアクティブマトリックス基板である。さらに、本態様のアクティブマトリックス基板は、表示信号入力を行うために前記表示信号配線を前記画素表示領域から引き出す第１の引き出し配線を備え、前記第１の引き出し配線は、前記ゲート電極を形成する前記第１の導電性膜と同一の層に形成された構造を有するものである。
【００１２】
今、表示信号配線とソース電極とが接続され、第１の引き出し配線はソース引き出し配線であるとすると、前記第１の態様のように、ソース引き出し配線を、ゲート電極を形成する第１の導電性膜と同一の層に形成することによって、ソース引き出し配線の上層に少なくとも第１の層間絶縁膜及び第２の層間絶縁膜の２層の層間絶縁膜が形成されることとなる。このため、１つの層間絶縁膜にピンホール等の膜欠損が生じた場合でも、他の層間絶縁膜によってソース引き出し配線が保護されるため、膜欠損に起因するソース引き出し配線の断線不良を抑制することができる。これにより、信頼性の高い電気光学表示装置用のアクティブマトリックス基板を高歩留りで製造することが可能となる。
【００１３】
本発明の第２の態様にかかるアクティブマトリックス基板は、上記第１の態様において、前記第１の引き出し配線を前記第１の導電性膜によって形成したものである。これにより、前記第１の引き出し配線をゲート電極とともに一回の写真製版工程で形成することができ、製造が容易となる。
【００１４】
本発明の第３の態様にかかるアクティブマトリックス基板は、上記第１の態様において、前記第１の引き出し配線と前記表示信号配線との接続を、前記第１の層間絶縁膜及び前記第２の層間絶縁膜に形成したコンタクトホールを介して行ったものである。これにより、第２の導電性膜によって形成された表示信号配線と、第１の導電性膜によって形成された第１の引き出し配線との間に位置する第１の層間絶縁膜及び第２の層間絶縁膜を介して、表示信号配線と第１の引き出し配線とを接続することができる。
【００１５】
本発明の第４の態様にかかるアクティブマトリックス基板は、上記第１乃至第３の態様にいずれかにおいて、前記第１の引き出し配線と前記表示信号配線とを電気的に接続する電気的接続部を、前記アクティブマトリックス基板と対向基板とを貼り合せるためのシール材が前記画素表示領域を取り囲むように設けられる位置に比べて、前記画素表示領域側に入りこんだ内側に設けた構成を有する。
【００１６】
前記第４の態様の構成により、アクティブマトリックス基板を表示パネルとして組み立てた際に、シール材の内側で表示信号配線と第１の引き出し配線の間を電気的に接続できるため、この接続変換部が外気にさらされることがない。これにより、ピンホールなどの欠損が生じた場合の腐食断線を防止することができ、表示品質が高い電気光学表示装置用のアクティブマトリックス基板を製造することが可能となる。
【００１７】
本発明の第５の態様にかかるアクティブマトリックス基板は、上記第１乃至第４の態様にいずれかにおいて、前記ゲート電極に走査信号を供給する走査信号配線と、前記走査信号を入力するゲート端子と、前記走査信号配線を前記画素表示領域から引き出し、前記ゲート端子と前記走査信号配線とを電気的に接続するゲート引き出し配線と、前記表示信号を入力して前記第１の引き出し配線に供給する第１の端子とを備え、前記ゲート端子、前記ゲート引き出し配線、前記第１の端子及び前記第１の引き出し配線が、前記第１の導電性膜によって形成されているものである。このように、ゲート端子及び第１の端子を基板上の同一層に形成することにより、これらが同じ高さに存在することになる。このため、駆動用ＩＣを、第１の端子及びゲート端子と圧着接続する場合に、ゲート端子及びソース端子に対する接続条件が均一化できるため、接続不良の発生を抑制することができる。
【００１８】
本発明の第６の態様にかかるアクティブマトリックス基板は、上記第１乃至第５の態様にいずれかにおいて、前記第１の導電性膜及び前記第２の導電性膜の少なくとも一方が、Ｆｅ、Ｃｏ、Ｎｉ、Ｃ、Ｎから選ばれる少なくとも1種類以上を、Ａｌに不純物として添加したＡｌ合金を少なくとも含む材料で形成されたものである。これにより、導電性膜の比抵抗値を小さくすることができるため、配線抵抗を小さくすることができる。
【００１９】
本発明の第７の態様にかかるアクティブマトリックス基板は、画素表示領域に配置された複数の薄膜トランジスタと、前記複数の薄膜トランジスタのゲート電極に走査信号を供給する複数の走査信号配線と、前記複数の薄膜トランジスタのソース電極又はドレイン電極に表示信号を供給する複数の表示信号配線とを備えるアクティブマトリックス基板である。さらに、本態様にかかるアクティブマトリックス基板は、前記走査信号配線を前記画素表示領域から引き出し、前記走査信号を入力するゲート端子と前記走査信号配線とを電気的に接続するゲート引き出し配線、及び、前記表示信号配線を前記画素表示領域から引き出し、前記表示信号を入力する第１の端子と前記表示信号配線とを電気的に接続する第１の引き出し配線を備える。ここで、前記ゲート引き出し配線及び前記第１の引き出し配線が、基板上の同一の層に形成されている。またさらに、前記基板を下層とした場合に、前記ゲート引き出し配線及び前記第１の引き出し配線の上層に少なくとも２層以上の層間絶縁膜が形成されているものである。
【００２０】
今、表示信号配線とソース電極とが接続され、第１の引き出し配線はソース引き出し配線であるとすると、上記第７の態様にかかるアクティブマトリックス基板は、ゲート引き出し配線及びソース引き出し配線の上層に少なくとも２層以上の層間絶縁膜が形成された構成を有するため、１つの層間絶縁膜にピンホール等の膜欠損が生じた場合でも、他の層間絶縁膜によってゲート引き出し配線及びソース引き出し配線が保護される。このため、膜欠損に起因するゲート引き出し配線及びソース引き出し配線の断線不良を抑制することができる。これにより、信頼性の高い電気光学表示装置用のアクティブマトリックス基板を高歩留りで製造することが可能となる。
【００２１】
また、上記第７の態様のアクティブマトリックス基板は、ゲート引き出し配線と第１の引き出し配線とが絶縁性基板上の同一層に形成されているため、これらが同じ高さに存在することになる。このため、第１の引き出し配線はソース引き出し配線であるとすると、駆動用ＩＣを、ソース引き出し配線の端部（ソース端子）及びゲート引き出し配線の端部（ゲート端子）と圧着接続する場合に、ゲート端子及びソース端子に対する接続条件が均一化できるため、接続不良の発生を抑制することができる。
【発明の効果】
【００２２】
本発明により、信頼性が高く高歩留まりで製造可能な電気光学表示装置用のアクティブマトリックス基板を提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。
【００２４】
発明の実施の形態１．
本実施の形態は、電気光学素子として液晶を用い、スイッチング素子としてＴＦＴを用いた透過型液晶表示装置用のアクティブマトリックス基板に本発明を適用したものである。本実施の形態にかかるアクティブマトリックス基板の構成と製造方法を、図１乃至図７を用いて説明する。
【００２５】
図1は本実施の形態にかかるアクティブマトリックス基板１００を適用した液晶表示パネル２００の要部を示す平面図である。また、図２は、図１のＡ−Ｂ間を結ぶ一点差線での断面図を示すものである。図１及び図２において、１はガラス等からなる透明絶縁性基板、２は第１の金属膜で形成されたゲート配線であり、ゲート配線２は、ゲート電極２ａを備える。３は第１の金属膜で形成された補助容量電極である。
【００２６】
１８は第１の金属膜で形成されたソース引き出し配線である。ソース引き出し配線１８は、その端部にソース端子１８ａを備える。ソース端子１８ａは、外部の駆動用ＩＣとの接続を行うための端子である。２３は第１の金属膜で形成されたゲート引き出し配線である。ゲート引き出し配線２３は、その端部にゲート端子２３ａを備える。ゲート端子２３ａは、ゲート線を駆動する駆動用ＩＣとの接続を行うための端子である。
【００２７】
４は第１の層間絶縁膜であるゲート絶縁膜、５は半導体膜、６はオーミックコンタクト膜である。７は下層のゲート配線２と直交するように形成されたソース配線である。８と９は、それぞれ前記オーミックコンタクト膜６を介して半導体膜５に接続されたソース電極とドレイン電極である。ソース電極８とドレイン電極９との間にはオーミックコンタクト膜６が除去されたチャネル部１０が形成されている。
【００２８】
また、１１は第２の層間絶縁膜であるパッシベーション膜、１２はパッシベーション膜１１に形成されたコンタクトホールであり、このコンタクトホール１２を介して下層のドレイン電極９と電気的に接合されるように画素電極１３が形成される。１４はパッシベーション膜１１に形成され、第２の金属膜からなるソース配線７の表面にまで貫通したコンタクトホールである。１６はゲート絶縁膜４とパッシベーション膜１１に形成され、第１の金属膜からなるソース引き出し配線１８の表面にまで貫通したコンタクトホールである。１５は、コンタクトホール１４及び１６を介してソース配線７とソース引き出し配線１８との間を電気的に接続する接続変換膜である。
【００２９】
１９と２１は、それぞれソース端子部とゲート端子部に形成されたコンタクトホールである。２０と２２は、それぞれソース端子パッドとゲート端子パッドである。本実施の形態のアクティブマトリックス基板１００は、ゲート配線２から延伸されたゲート引き出し配線２３が画素表示領域２７の外周に引き回されることによって、ゲート端子２３ａとソース端子１８ａが基板の一辺に集中して形成された一辺端子型の構成となっている。ここで、画素表示領域２７とは、ＴＦＴのドレイン電極９と接続された画素電極１３が敷き詰められた領域であって、画素を構成する領域を指す。なお、上述した構成は一例であり、例えば、ゲート配線２を駆動するゲートドライバとソース配線１８に信号を供給するソースドライバが別々のＩＣとしてアクティブマトリックス基板に接続される場合等には、ゲート端子２３ａとソース端子１８ａとを基板の別々の辺に形成することとしてもよい。
【００３０】
上記の説明において、ゲート配線２は、スイッチング素子であるＴＦＴのゲート電極２ａに対して走査信号を供給する走査信号配線に相当する。また、ソース配線７は、スイッチング素子であるＴＦＴのソース電極８に対して表示信号を供給する表示信号配線に相当する。なお、本実施の形態では、表示信号線と接続されるＴＦＴの電極をソース電極８とし、画素電極１３と電気的に接合される電極をドレイン電極９としたが、これと反対の構成としてもよい。
【００３１】
以上のように複数のパターンが形成された画素表示領域２７を取り囲む外周にシール材１７を形成し、このシール材１７によって、カラーフィルターや対向電極（図示せず）等が形成された対向基板２４を一定の間隙をもたせて貼り合わせる。アクティブマトリックス基板１００と対向基板２４の間の領域に液晶を注入することによって、図１、図２に示す液晶表示パネル２００が構成される。なお、図１において符号２４が指示する直線は、アクティブマトリックス基板１００に貼り合わせた対向基板２４の端部を示している。また本実施の形態では、シール材１７は、ソース配線７とソース引き出し配線１８とを電気的に接続する接続変換膜１５を含む接続変換部よりも外側の外周部に形成する構成としている。
【００３２】
次に、図３乃至図７を参照して、本実施の形態にかかるアクティブマトリックス基板１００の製造方法を説明する。図３乃至図７は、図１のＡ−Ｂ間でのアクティブマトリックス基板１００の断面図であり、製造工程を説明するものである。まず、図３に示すように、ガラス基板等の透明絶縁性基板１に第1の金属膜を成膜し、１回目の写真製版工程でゲート配線２及びゲート電極２ａ、補助容量電極３、ソース引き出し配線１８及びゲート引き出し配線２３を形成する。上述したように、ソース引き出し配線１８の端部は外部の駆動用ＩＣとの接続を行うためのソース端子１８ａとなる。また、ゲート引き出し配線２３の端部は、外部の駆動用ＩＣとの接続を行うためのゲート端子２３ａとなる。なお、図３は、ゲート電極２ａ及びゲート端子２３ａを通る断面図を示しているため、ゲート配線２及びゲート引き出し配線２３の記載を省略している。補助容量電極３は、図２に示すように、第１の層間絶縁膜４及び第２の層間絶縁膜１２を介して対向する画素電極１３と電気的な保持容量を形成するための電極である。これによって画素電極１３に印加された表示信号電位が保持され、安定した表示ができるようになる。
【００３３】
本実施例では、まず、公知のアルゴン（Ａｒ）ガスを用いたスパッタリング法でアルミニウム（Ａｌ）に３．０原子％のニッケル（Ｎｉ）を含むＡｌＮｉ合金膜を２００ｎｍの厚さで成膜した。スパッタリング条件は、ＤＣマグネトロンスパッタリング方式で、成膜パワー密度３Ｗ／ｃｍ２、Ａｒガス流量を４０ｓｃｃｍとした。このときのＡｌＮｉ合金膜の比抵抗値は５．０μΩ・ｃｍであり、従来のタンタル（Ｔａ）膜の２５μΩ・ｃｍ、クロム（Ｃｒ）膜の２０μΩ・ｃｍやＭｏ膜の１６μΩ・ｃｍに比べると１／５から１／３程度の小さい値であり、低抵抗材料として良好な特性であった。その後、写真製版工程でレジストパターンを形成し、公知の燐酸＋酢酸＋硝酸を含む溶液を用いてＡｌＮｉ膜をエッチングしたのちに上記レジストパターンを除去し、ゲート配線２及びゲート電極２ａ、補助容量電極３、ソース引き出し配線１９及びソース端子１８ａ並びにゲート引き出し配線２３及びゲート端子２３ａのパターンを形成した。
【００３４】
次に、図４に示すように、第１の層間絶縁膜（ゲート絶縁膜）４、半導体膜５、オーミックコンタクト膜６を順次成膜し、２回目の写真製版工程でＴＦＴを形成するための半導休膜５、オーミックコンタクト膜６からなる半導体パターンを形成する。
【００３５】
本実施例では化学気相成膜（ＣＶＤ）法を用いて第１の層間絶縁膜４として窒化シリコン（ＳｉＮｘ：ｘは正数）４００ｎｍ、半導体膜５としてアモルファスシリコン（ａ−Ｓｉ）２００ｎｍ、オーミックコンタクト膜６としてリン（Ｐ）を不純物としてドープしたｎ＋型ａ−Ｓｉ ５０ｎｍを順次成膜し、写真製版工程でレジストパターンを形成したのちに弗素系ガスを用いた公知のドライエッチング法でａ−Ｓｉ膜とｎ＋型ａ−Ｓｉ膜をエッチングした。その後、レジストパターンを除去して半導体膜５及びオーミックコンタクト膜６の半導体パターンを形成した。なお本実施例においては、図１及び図２に示すように、半導体パターン（半導体膜５及びオーミックコンタクト膜６）を、ＴＦＴを形成するパターンから連続して後の工程で形成されるソース配線７の下層となるパターンにまで延在させた。これによりソース配線が断線した場合でも冗長配線として電気信号の遮断を防止することができる。
【００３６】
次に、図５に示すように、第２の金属膜を成膜し、３回目の写真製版工程でソース配線７、ソース電極８及びドレイン電極９を形成する。
【００３７】
本実施例では、第２の金属膜として、スパッタリング法を用いてＭｏを３００ｎｍの厚さで成膜し、写真製版工程でレジストパターンを形成したのちに公知の燐酸＋酢酸＋硝酸を含む溶液を用いてＭｏ膜のエッチングを行い、ソース電極7、ソース配線８及びドレイン電極９のパターンを形成した。さらに弗素系ガスを用いた公知のドライエッチング法を用いてソース電極８とドレイン電極９の間のｎ＋型ａ−Ｓｉ膜をエッチングし、ＴＦＴのチャネル部１０を形成したのちにレジストパターンを除去した。
【００３８】
次に、図６に示すように、第２の層間絶縁膜（パッシベーション膜１１）として、まず無機系絶縁膜を成膜し、４回目の写真製版工程でコンタクトホール１２、１４、１６、１９及び２１の抜きパターンを形成する。
【００３９】
本実施例では、無機系絶縁膜として、ＣＶＤ法を用いてＳｉＮｘ膜を３００ｎｍの厚さで成膜した。次に弗素系ガスを用いた公知のドライエッチング法を用いてコンタクトホール１２、１４、１６、１９及び２１の抜きパターンの下の第２の層間絶縁膜１１及び第１の層間絶縁膜４をエッチング除去し、画素ドレインコンタクトホール１２、ソース配線７とソース引き出し配線１８との接続変換用コンタクトホール１４及び１６、ソース端子パッド２０用のコンタクトホール１９、ゲート端子パッド２２用のコンタクトホール２１を形成した。
【００４０】
最後に、図７に示すように、透明導電性膜を成膜し、５回目の写真製版工程によって、画素表示部に画素電極１３を形成し、ソース配線７とソース引き出し配線１８とを電気的に接続する接続変換部２５に接続変換膜１５を形成し、さらに、ソース端子パッド２０及びゲート端子パッド２２を形成する。ここで、画素電極１３は、画素ドレインコンタクトホール１２を介してドレイン電極９に接続される構造となる。また、接続変換膜１５はコンタクトホール１４及び１６を介してソース配線７とソース引き出し配線１８とに接続される構造となる。さらに、ソース端子パッド２０及びゲート端子パッド２２は、それぞれコンタクトホール１９又は２１を介して下層のソース端子１８ａ又はゲート端子２３ａに接続される構造となる。
【００４１】
本実施例では、透明導電性膜として、酸化インジウム（Ｉｎ２０３）と酸化スズ（ＳｎＯ２）を含むＩＴＯを、スパッタリング法を用いて１００ｎｍの厚さで成膜し、５回目の写真製版工程でレジストパターンを形成したのちに公知の塩酸＋硝酸を含む溶液を用いてエッチングを行った。その後、レジストパターンを除去して透明な画素電極１３を形成し、本実施の形態にかかるアクティブマトリックス基板１００を完成させた。
【００４２】
さらに、このアクティブマトリックス基板１００に形成された画素表示領域２７及び接続変換部２５（コンタクトホール１４、１６及び接続変換膜１５）の外周を取り囲むようにシール材１７を形成し、このシール材１７を介して、カラーフィルターや対向電極（図示せず）等が形成された対向基板２４を一定の間隙をもたせて対向して貼り合せ、この間に液晶を注入することによって、本実施の形態に係る液晶表示パネル２００を完成させた。
【００４３】
以上のように本実施の形態の場合、ソース引き出し配線１８とソース配線７を接続する接続変換部２５（コンタクトホール１４、１６及び接続変換膜１５）をシール材１７の内側に形成している。これにより、シール材１７の外側に延在してソース端子１８ａにつながるソース引き出し配線１８の上層には第１の層間絶縁膜（ゲート絶縁膜）４と第２の層間絶縁膜（パッシベーション膜）１１の少なくとも２層からなる絶縁膜が存在することになる。したがって、図８に示すように、もし第１の層間絶縁膜４及び第２の層間絶縁膜１１のいずれかにピンホール２６等の膜欠損が生じたとしても、膜欠損によってソース引き出し配線１８が直接外気の湿気に触れる場合が殆ど無くなるので、ソース引き出し配線１８の腐食断線等の発生を効果的に防止することができる。
【００４４】
また、同じく図８に示すように、ソース端子１８ａとゲート端子２３ａが透明絶縁性基板１に接する最初の層として形成されているので、ソース端子パッド２０及びゲート端子パッド２３の高さを揃えることができる。したがって、駆動用ＩＣ等が設けられた回路基板をＡＣＦ（異方性導電フィルム）等で圧着接続して実装する場合に、ソース端子１８ａとゲート端子２３ａの間で圧着条件が揃うため、充分な圧着接続をすることが可能となる。これにより、実装の信頼性を向上させることが可能となる。特に、駆動用ＩＣをアクティブマトリックス基板１００に直接接続するＣＯＧ実装によって、１個の駆動用ＩＣをソース端子１８ａ及びゲート端子２３ａに接続する場合、駆動用ＩＣを圧着接続する時の高さを水平に保つことができるとともに、ソース端子１８ａ及びゲート端子２３ａに対して同一条件で充分な圧着接続をすることができるので、ＣＯＧ実装を確実に行うことができる。また、ＣＯＧ実装に限らず、例えば、ＴＡＢ（Tape Automated Bonding）方式でＩＣと基板とを接続する場合にも、ゲート端子及びソース端子に対する接続条件を均一化できるため、本発明は有効である。
【００４５】
また本実施の形態においては、少なくともソース引き出し配線１８及びソース端子１８ａ並びにゲート配線２３及びゲート端子２３ａを３．０原子％のＮｉを含むＡｌＮｉ合金膜で形成するようにした。これにより、ソース引き出し配線１８及びソース端子１８ａ並びにゲート配線２３及びゲート端子２３ａと、ＩＴＯ膜で形成される接続変換膜１５、ソース端子パッド２０及びゲート端子パッド２２との接続抵抗（コンタクト抵抗）を、上述した特許文献３に開示されているＭｏ系合金膜とほほ同等の値にまで低減することが可能となった。さらに上述したように、ＡｌＮｉ合金膜の比抵抗値は、Ｍｏ系合金膜の比抵抗値よりも小さいため、全体の配線抵抗の低減についても大きな効果を得ることが可能となる。
【００４６】
なお、ソース引き出し配線１８及びソース端子１８ａ並びにゲート配線２３及びゲート端子２３ａの素材は、ＡｌＮｉ系合金膜に限定されることはなく、他にもＦｅ、Ｃｏ、Ｃ及びＮのうちの少なくとも１種類以上を不純物として添加したＡｌ合金膜を用いることも可能である。このような他のＡｌ合金膜によっても、ＡｌＮｉ合金膜と同等の効果を得ることが可能である。ここで、不純物の添加量は０．１原子％以上１０原子％以下とするのが好ましい。これは、添加量が概略０．１原子％未満には、ＩＴＯとの良好な電気的接続抵抗を得ることが困難であり、一方、添加量が概略１０原子％を超えると比抵抗値が１０μΩ・ｃｍを超えるため、従来のＴａ、ＣｒあるいはＭｏ系の合金膜に対する電気的配線抵抗に対する優位性が少なくなるためである。また上記の不純物に加えてさらに他の添加元素や不可避的な不純物を含むようにしてもよい。例えば、イットリウム（Ｙ）やランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ディスプロシウム（Ｄｙ）のような希土類金属元素をさらに添加すれは、耐熱性が向上し、ヒロックによる表面凹凸の発生等を防止して上層の層間絶線膜のカバレッジを向上させることができ、配線腐食を防止することができるようになるのでさらに好ましい。
【００４７】
本実施の形態においては、画素電極１３、接続変換膜１５、ソース端子パッド２０及びゲート端子パッド２２を、酸化インジウム（Ｉｎ２０３）と酸化スズ（ＳｎＯ２）を混合させたＩＴＯからなる酸化物導電性膜を成膜し、塩酸＋硝酸系の薬液でエッチングして同時形成するようにした。しかしながら、ＩＴＯ膜以外の導電性膜によって形成することも可能である。例えば、酸化インジウムと酸化亜鉛（ＺｎＯｘ：ｘは正数）を混合させたＩＺＯ膜を用いることが可能である。この場合、ＩＺＯ膜は非晶質状態の膜となり、塩酸系＋硝酸系のような強酸ではなく、シュウ酸系の弱酸でエッチング加工することが可能である。第１の金属膜をＡｌＮｉ系等のＡｌ系合金膜とする場合、塩酸＋硝酸系のような強酸薬液を用いると、しみ込んだ薬液によって下層のＡｌＮｉ合金の配線膜を腐食断線させてしまうことがあった。これに対して、シュウ酸系の弱酸薬液を用いる場合は、このような腐食断線を防止することができるので好ましい。
【００４８】
あるいは、ＩＴＯ膜に替えて、酸化インジウムと酸化スズからなるＩＴＯにさらに酸化亜鉛を混合させたＩＴＺＯ膜を用いてもよい。この場合には、非晶質状態のＩＴＺＯ膜をシュウ酸系薬液でエッチング加工したのちに、１８０℃〜３００℃の温度で熱処理をすることによって、化学的安定性の高い多結晶ＩＴＺＯ膜へと結晶化することが可能となる。これにより、ＩＴＯ膜と同等の信頼性を確保することが可能である。なお、酸化亜鉛の替わりに、酸化セリウム（ＣｅＯｘ：Ｘは正数）や酸化サマリウム（ＳｍＯｘ：Ｘは正数）をＩＴＯに添加した酸化物導電性膜を用いることも可能である。
【００４９】
以上にように本発明によれば、層間絶縁膜のピンホールによる断線不良や実装時の接続不良を抑制することができるため、信頼性の高い電気光学表示装置用のアクティブマトリックス基板を高歩留りで製造することが可能となる。
【００５０】
なお、上述した発明の実施の形態１にかかるアクティブマトリックス基板１００では、ソース引き出し配線１８を、ゲート電極２ａ、ゲート配線２及びゲート引き出し配線２３と同一の金属膜として成膜する製造工程を採用した。しかしながら、ソース引き出し配線１８とゲート電極２ａ、ゲート配線２及びゲート引き出し配線２３とは、組成の異なるＡｌ系合金膜とすることとしてもよい。要するに本発明は、ソース引き出し配線１８をゲート引き出し配線２３と同一層に設ける点が特徴であり、製造工程の冗長化・複雑化が許容される場合は、これらを必ずしも同一組成の金属膜によって形成する必要はない。
【００５１】
また、ゲート配線２及びゲート電極２ａ、補助容量電極３、ソース引き出し配線１９及びソース端子１８ａ並びにゲート引き出し配線２３及びゲート端子２３ａを形成する第１の金属膜は、必ずしも金属膜である必要は無く、その他の導電性材料で形成してもよい。ソース配線７、ソース電極８及びドレイン電極９を形成する第２の金属膜も同様に、金属以外の導電性材料によって形成してもよい。
【００５２】
また、上述した発明の実施の形態１にかかるアクティブマトリックス基板１００は、ゲート電極２ａが半導体膜５の下層に存在するボトムゲート構造を有するものであった。しかしながら、ＴＦＴを形成するゲート電極が半導体層の上層に存在するトップゲート構造のアクティブマトリックス基板においても、本発明を適用してゲート引き出し配線とソース引き出し配線の高さを揃えることにより、ＣＯＧ方式やＴＡＢ（Tape Automated Bonding）方式でＩＣとアクティブマトリックス基板とを接続する際に、ゲート端子及びソース端子に対する接続条件を均一化できる。このため本発明は、トップゲート構造を有するアクティブマトリックス基板に対しても有効である。具体的には、アクティブマトリックス基板１００においてソース配線７とソース引き出し配線１８との間を接続変換部２５によって電気的に接続したのと同様に、ゲート引き出し配線をソース引き出し配線と同一層に形成し、ゲート配線とゲート引き出し配線との間を、透明導電性膜によって接続する構成とすれば良い。
【図面の簡単な説明】
【００５３】
【図１】本発明にかかるアクティブマトリックス基板の平面構成図である。
【図２】図１のＡ−Ｂ間の断面図である。
【図３】本発明にかかるアクティブマトリックス基板の製造工程を説明するための断面図である。
【図４】本発明にかかるアクティブマトリックス基板の製造工程を説明するための断面図である。
【図５】本発明にかかるアクティブマトリックス基板の製造工程を説明するための断面図である。
【図６】本発明にかかるアクティブマトリックス基板の製造工程を説明するための断面図である。
【図７】本発明にかかるアクティブマトリックス基板の製造工程を説明するための断面図である。
【図８】本発明にかかるアクティブマトリックス基板の断面図である。
【符号の説明】
【００５４】
１００  アクティブマトリックス基板、２００  液晶表示パネル、１  透明絶縁性基板、２  ゲート配線、２ａ  ゲート電極、３  補助容量電極、４  第１の層間絶縁膜、５  半導体膜、６  オーミックコンタクト膜、７  ソース配線、８  ソース電極、９  ドレイン電極、１０  チャネル部、１１  第２の層間絶縁膜、１２  画素ドレインコンタクトホール、１３  画素電極、１４  コンタクトホール、１５  接続変換膜、１６  コンタクトホール、１７  シール材、１８  ソース引き出し配線、１８ａ  ソース端子、１９  コンタクトホール、２０ソース端子パッド、２１  コンタクトホール、２２  ゲート端子パッド、２３  ゲート引き出し配線、２３ａ  ゲート端子、２４  対向基板、２５  接続変換部、２６  ピンホール、２７  画素表示領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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