(57)【要約】      （修正有）【課題】Ｌｏｗ−ｋ膜におけるクラックの発生を防ぐことができる信頼性の高い半導体装置を得る。【解決手段】層間絶縁膜として、比誘電率が３．５より大きい第１の非Ｌｏｗ−ｋ膜２，３、比誘電率が３．５以下のＬｏｗ−ｋ膜５，７，９、及び比誘電率が３．５より大きい第２の非Ｌｏｗ−ｋ膜１１，１３，１５が下から順番に積層された半導体装置であって、素子形成領域を囲むように形成されたシールリング１０１と、シールリングの外側に配置され、第２の非Ｌｏｗ−ｋ膜に形成された溝パターン１０２と、溝パターンの内壁を覆うパッシベーション膜１６とを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
層間絶縁膜として、比誘電率が３．５より大きい第１の非Ｌｏｗ−ｋ膜、比誘電率が３．５以下のＬｏｗ−ｋ膜、及び比誘電率が３．５より大きい第２の非Ｌｏｗ−ｋ膜が下から順番に積層された半導体装置であって、
素子形成領域を囲むように形成されたシールリングと、
前記シールリングの外側において前記第２の非Ｌｏｗ−ｋ膜に形成された溝パターンと、
前記溝パターンの内壁を覆うパッシベーション膜とを有することを特徴とする半導体装置。
【請求項２】
層間絶縁膜として、比誘電率が３．５より大きい第１の非Ｌｏｗ−ｋ膜、比誘電率が３．５以下のＬｏｗ−ｋ膜、及び比誘電率が３．５より大きい第２の非Ｌｏｗ−ｋ膜が下から順番に積層された半導体装置であって、
素子形成領域を囲むように形成されたシールリングと、
前記シールリングの外側において前記第２の非Ｌｏｗ−ｋ膜に形成された溝パターンと、
前記溝パターンを埋め込んで前記溝パターン内に空洞を形成するパッシベーション膜とを有することを特徴とする半導体装置。  
【請求項３】
層間絶縁膜として、比誘電率が３．５より大きい第１の非Ｌｏｗ−ｋ膜、比誘電率が３．５以下のＬｏｗ−ｋ膜、及び比誘電率が３．５より大きい第２の非Ｌｏｗ−ｋ膜が下から順番に積層された半導体装置であって、
素子形成領域を囲むように形成されたシールリングと、
前記シールリングの外側において前記Ｌｏｗ−ｋ膜に形成された溝パターンと、
前記溝パターンを埋め込む、比誘電率が３．５より大きい第３の非Ｌｏｗ−ｋ膜とを有することを特徴とする半導体装置。    
【請求項４】
層間絶縁膜として、比誘電率が３．５より大きい第１の非Ｌｏｗ−ｋ膜、比誘電率が３．５以下のＬｏｗ−ｋ膜、及び比誘電率が３．５より大きい第２の非Ｌｏｗ−ｋ膜が下から順番に積層された半導体装置であって、
素子形成領域を囲むように形成されたシールリングと、
前記シールリングの外側及び内側において前記第２の非Ｌｏｗ−ｋ膜に形成された複数の溝パターンと、
前記複数の溝パターンの内壁を覆うパッシベーション膜とを有することを特徴とする半導体装置。
【請求項５】
層間絶縁膜として、比誘電率が３．５より大きい第１の非Ｌｏｗ−ｋ膜、比誘電率が３．５以下のＬｏｗ−ｋ膜、及び比誘電率が３．５より大きい第２の非Ｌｏｗ−ｋ膜が下から順番に積層された半導体装置であって、
素子形成領域を囲むように形成されたシールリングと、
前記シールリングの外側及び内側において前記第２の非Ｌｏｗ−ｋ膜に形成された複数の溝パターンと、
前記複数の溝パターンを埋め込んで前記複数の溝パターン内にそれぞれ空洞を形成するパッシベーション膜とを有することを特徴とする半導体装置。  
【請求項６】
層間絶縁膜として、比誘電率が３．５より大きい第１の非Ｌｏｗ−ｋ膜、比誘電率が３．５以下のＬｏｗ−ｋ膜、及び比誘電率が３．５より大きい第２の非Ｌｏｗ−ｋ膜が下から順番に積層された半導体装置であって、
素子形成領域を囲むように形成されたシールリングと、
前記シールリングの外側及び内側において前記Ｌｏｗ−ｋ膜に形成された複数の溝パターンと、  
前記複数の溝パターンを埋め込む、比誘電率が３．５より大きい第３の非Ｌｏｗ−ｋ膜とを有することを特徴とする半導体装置。
【請求項７】
層間絶縁膜として、比誘電率が３．５より大きい第１の非Ｌｏｗ−ｋ膜、比誘電率が３．５以下のＬｏｗ−ｋ膜、及び比誘電率が３．５より大きい第２の非Ｌｏｗ−ｋ膜が下から順番に積層された半導体装置であって、
素子形成領域を囲むように形成されたシールリングと、
前記シールリングの外側において前記第１の非Ｌｏｗ−ｋ膜に形成された溝パターンと、  
前記溝パターン内に形成された空洞とを有することを特徴とする半導体装置。
【請求項８】
前記空洞は、前記溝パターン内にタングステンを埋め込むことで形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記空洞は、前記溝パターン内に絶縁膜を埋め込むことで形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
層間絶縁膜として、比誘電率が３．５より大きい第１の非Ｌｏｗ−ｋ膜、比誘電率が３．５以下のＬｏｗ−ｋ膜、及び比誘電率が３．５より大きい第２の非Ｌｏｗ−ｋ膜が下から順番に積層された半導体装置であって、
素子形成領域を囲むように形成されたシールリングと、
前記シールリングの外側において前記第２の非Ｌｏｗ−ｋ膜及び前記Ｌｏｗ−ｋ膜に形成された溝パターンとを有することを特徴とする半導体装置。
【請求項１１】
前記溝パターンの内壁を覆うパッシベーション膜を更に有することを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｌｏｗ−ｋ膜におけるクラックの発生を防ぐことができる、又はクラックがシールリングまで到達するのを防ぐことができる信頼性の高い半導体装置に関するものである。
【背景技術】
【０００２】
近年のクォーターミクロン以下の半導体装置では、微細配線の形成と配線抵抗の低減（配線遅延抑制）を両立させるため、金属配線として従来のＡｌ配線に代えてＣｕ配線を用い、また、配線間の層間絶縁膜として従来のＳｉＯ２膜やＳｉＯＦ膜に代えて、比誘電率が３．５以下のＬｏｗ−ｋ膜が用いられるようになってきている（例えば、特許文献１参照）。特に、９０ｎｍノード以下の世代のシステムＬＳＩでは、下層の高密度配線部分の層間絶縁膜としてＬｏｗ−ｋ膜を用いて、配線遅延を抑え、高速化を図るのが一般的である。下層の配線は配線間隔が狭く、かつ、配線層間膜厚も薄いので、配線間容量がデバイス特性に大きな影響を及ぼすためである。
【０００３】
図１３は、従来の半導体装置を示す上面図である。素子形成領域１００を囲むようにシールリング１０１が形成されている。このシールリング１０１により、外部から素子形成領域１００に水分が浸入するのを防止することで、水分によりデバイスの特性が変化して信頼性が損なわれるのを防止している。
【０００４】
図１４は、図１３のＡ―Ａ´における断面図である。シリコン基板１上に、層間絶縁膜として、ＳｉＯ２膜２、ＳｉＯ２膜３、拡散防止絶縁膜４、Ｌｏｗ−ｋ膜５、拡散防止絶縁膜６、Ｌｏｗ−ｋ膜７、拡散防止絶縁膜８、Ｌｏｗ−ｋ膜９、拡散防止絶縁膜１０、ＳｉＯ２膜１１、拡散防止絶縁膜１２、ＳｉＯ２膜１３、拡散防止絶縁膜１４、及びＳｉＯ２膜１５が下から順番に積層されている。そして、表面がパッシベーション膜１６で覆われ、モールド樹脂１７により封止されている。
【０００５】
このように、層間絶縁膜として、比誘電率が３．５より大きい第１の非Ｌｏｗ−ｋ膜、比誘電率が３．５以下のＬｏｗ−ｋ膜、及び比誘電率が３．５より大きい第２の非Ｌｏｗ−ｋ膜が下から順番に積層されている点に特徴がある。なお、拡散防止絶縁膜は、ＳｉＮ、ＳｉＣＮ、ＳｉＣ等からなり、Ｃｕの拡散を防止するために、Ｃｕ配線上に形成されたものである。
【０００６】
また、シールリング１０１として、Ｗプラグ１８、Ｃｕ配線１９〜２４、及びＡｌ配線２５が下から順番に積層されている。ここで、アセンブリ時にＡｕ又はＡｌワイヤーをワイヤボンドする際、ボンディングパッドとワイヤーの合金を形成させる必要があるが、Ｃｕ配線は酸化しやすいため、Ａｌ配線に比べて充分な強度がとれない。このため、Ｃｕ配線を用いた半導体装置でも、外部との入出力を行うボンディングパッド部の最上層はＡｌ配線とするのが一般的である。従って、シールリングの最上層はＡｌ配線２５となっている。また、Ｃｕ配線は、配線溝を形成して、そこにバリアとなるＴａＮ系膜とＣｕ膜を順に埋め込み、ＣＭＰ研磨するというダマシン法で形成される。
【０００７】
【特許文献１】特開２００４−２９６９０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ウェハをチップ状態にダイシングする際に、チップに機械的な応力が加わる。また、チップの表面及び側面を覆うモールド樹脂の熱収縮により、チップに大きな応力が加わる。特にチップエッジにおいては、各層間絶縁膜が露出しており、そこに横方向から応力が加わる。Ｌｏｗ−ｋ膜は、一般にＳｉＯ２膜に比べて膜強度が低く、弾性率が小さいため、横方向から応力が加わると容易に変形し、応力がＬｏｗ−ｋ膜の下方に集中する。この結果、Ｌｏｗ−ｋ膜はその下にあるＳｉＯ２膜から引きちぎられ、クラック２６が発生する。クラック２６は、ひどい場合にはチップ内部にまで達するため、クラック２６が発生した時点で不良が発生する。そこまで至っていなくても、シールリング１０１を越えてクラック２６が発生すると、外部からの水分の浸入を阻止するものが無くなるので、信頼性不良を起し易くなり、著しい品質の劣化を招くことになる。
【０００９】
本発明は、上述のような課題を解決するためになされたもので、その第１の目的は、Ｌｏｗ−ｋ膜におけるクラックの発生を防ぐことができる信頼性の高い半導体装置を得るものである。第２の目的は、クラックがシールリングまで到達するのを防ぐことができる信頼性の高い半導体装置を得るものである。
【課題を解決するための手段】
【００１０】
本願請求項１に係る半導体装置は、層間絶縁膜として、比誘電率が３．５より大きい第１の非Ｌｏｗ−ｋ膜、比誘電率が３．５以下のＬｏｗ−ｋ膜、及び比誘電率が３．５より大きい第２の非Ｌｏｗ−ｋ膜が下から順番に積層された半導体装置であって、素子形成領域を囲むように形成されたシールリングと、シールリングの外側に配置され、第２の非Ｌｏｗ−ｋ膜に形成された溝パターンと、溝パターンの内壁を覆うパッシベーション膜とを有する。
【００１１】
本願請求項２に係る半導体装置は、層間絶縁膜として、比誘電率が３．５より大きい第１の非Ｌｏｗ−ｋ膜、比誘電率が３．５以下のＬｏｗ−ｋ膜、及び比誘電率が３．５より大きい第２の非Ｌｏｗ−ｋ膜が下から順番に積層された半導体装置であって、素子形成領域を囲むように形成されたシールリングと、シールリングの外側において第２の非Ｌｏｗ−ｋ膜に形成された溝パターンと、溝パターンを埋め込んで溝パターン内に空洞を形成するパッシベーション膜とを有する。
【００１２】
本願請求項３に係る半導体装置は、層間絶縁膜として、比誘電率が３．５より大きい第１の非Ｌｏｗ−ｋ膜、比誘電率が３．５以下のＬｏｗ−ｋ膜、及び比誘電率が３．５より大きい第２の非Ｌｏｗ−ｋ膜が下から順番に積層された半導体装置であって、素子形成領域を囲むように形成されたシールリングと、シールリングの外側においてＬｏｗ−ｋ膜に形成された溝パターンと、溝パターンを埋め込む、比誘電率が３．５より大きい第３の非Ｌｏｗ−ｋ膜とを有する。
【００１３】
本願請求項４に係る半導体装置は、層間絶縁膜として、比誘電率が３．５より大きい第１の非Ｌｏｗ−ｋ膜、比誘電率が３．５以下のＬｏｗ−ｋ膜、及び比誘電率が３．５より大きい第２の非Ｌｏｗ−ｋ膜が下から順番に積層された半導体装置であって、素子形成領域を囲むように形成されたシールリングと、シールリングの外側及び内側において第２の非Ｌｏｗ−ｋ膜に形成された複数の溝パターンと、複数の溝パターンの内壁を覆うパッシベーション膜とを有する。
【００１４】
本願請求項５に係る半導体装置は、層間絶縁膜として、比誘電率が３．５より大きい第１の非Ｌｏｗ−ｋ膜、比誘電率が３．５以下のＬｏｗ−ｋ膜、及び比誘電率が３．５より大きい第２の非Ｌｏｗ−ｋ膜が下から順番に積層された半導体装置であって、素子形成領域を囲むように形成されたシールリングと、シールリングの外側及び内側において第２の非Ｌｏｗ−ｋ膜に形成された複数の溝パターンと、複数の溝パターンを埋め込んで複数の溝パターン内にそれぞれ空洞を形成するパッシベーション膜とを有する。
【００１５】
本願請求項６に係る半導体装置は、層間絶縁膜として、比誘電率が３．５より大きい第１の非Ｌｏｗ−ｋ膜、比誘電率が３．５以下のＬｏｗ−ｋ膜、及び比誘電率が３．５より大きい第２の非Ｌｏｗ−ｋ膜が下から順番に積層された半導体装置であって、素子形成領域を囲むように形成されたシールリングと、シールリングの外側及び内側においてＬｏｗ−ｋ膜に形成された複数の溝パターンと、複数の溝パターンを埋め込む、比誘電率が３．５より大きい第３の非Ｌｏｗ−ｋ膜とを有する。
【００１６】
本願請求項７に係る半導体装置は、層間絶縁膜として、比誘電率が３．５より大きい第１の非Ｌｏｗ−ｋ膜、比誘電率が３．５以下のＬｏｗ−ｋ膜、及び比誘電率が３．５より大きい第２の非Ｌｏｗ−ｋ膜が下から順番に積層された半導体装置であって、素子形成領域を囲むように形成されたシールリングと、シールリングの外側において第１の非Ｌｏｗ−ｋ膜に形成された溝パターンと、溝パターン内に形成された空洞とを有する。
【００１７】
本願請求項１０に係る半導体装置は、層間絶縁膜として、比誘電率が３．５より大きい第１の非Ｌｏｗ−ｋ膜、比誘電率が３．５以下のＬｏｗ−ｋ膜、及び比誘電率が３．５より大きい第２の非Ｌｏｗ−ｋ膜が下から順番に積層された半導体装置であって、素子形成領域を囲むように形成されたシールリングと、シールリングの外側において第２の非Ｌｏｗ−ｋ膜及びＬｏｗ−ｋ膜に形成された溝パターンとを有する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１８】
請求項１〜７に係る発明により、チップに加わる応力を分散して、Ｌｏｗ−ｋ膜におけるクラックの発生を防ぐことができる信頼性の高い半導体装置を得ることができる。
【００１９】
請求項１０に係る発明により、モールド樹脂からの熱応力やダイシングによる機械的応力によりＬｏｗ−ｋ膜にクラックが発生しても、クラックがシールリングまで到達するのを防ぐことができる信頼性の高い半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２０】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す上面図である。素子形成領域１００を囲むようにシールリング１０１が形成されている。そして、シールリング１０１の外側に溝パターン１０２が形成されている。
【００２１】
図２は、図１のＡ―Ａ´における断面図である。シリコン基板１上に、層間絶縁膜として、ＳｉＯ２膜２、ＳｉＯ２膜３、拡散防止絶縁膜４、Ｌｏｗ−ｋ膜５、拡散防止絶縁膜６、Ｌｏｗ−ｋ膜７、拡散防止絶縁膜８、Ｌｏｗ−ｋ膜９、拡散防止絶縁膜１０、ＳｉＯ２膜１１、拡散防止絶縁膜１２、ＳｉＯ２膜１３、拡散防止絶縁膜１４、及びＳｉＯ２膜１５が下から順番に積層されている。そして、表面がパッシベーション膜１６で覆われ、モールド樹脂１７により封止されている。即ち、層間絶縁膜として、比誘電率が３．５より大きい第１の非Ｌｏｗ−ｋ膜（ＳｉＯ２膜２，３）、比誘電率が３．５以下のＬｏｗ−ｋ膜５，７，９、及び比誘電率が３．５より大きい第２の非Ｌｏｗ−ｋ膜（ＳｉＯ２膜１１，１３，１５）が下から順番に積層されている。
【００２２】
また、シールリング１０１として、Ｗプラグ１８、Ｃｕ配線１９〜２４、及びＡｌ配線２５が下から順番に積層されている。そして、シールリング１０１の外側において第２の非Ｌｏｗ−ｋ膜（ＳｉＯ２膜１１，１３，１５）に溝パターン１０２が形成されている。これにより、モールド樹脂１７から層間絶縁膜に横方向に応力が加わった場合、応力が第２の非Ｌｏｗ−ｋ膜にも分散され、相対的にＬｏｗ−ｋ膜に加わる応力が小さくなる。この結果として、Ｌｏｗ−ｋ膜におけるクラックの発生を防ぐことができる。また、溝パターン１０２の内壁はパッシベーション膜１６で覆われている。これにより、水分の阻止能力も兼ね備えている。
【００２３】
なお、上記の例では、溝パターン１０２が、Ｌｏｗ−ｋ膜の直上まで達しているが、必ずしもそうである必要はなく、ＳｉＯ２膜１１又はＳｉＯ２膜１３の途中までであってもよい。
【００２４】
実施の形態２．
図３は、本発明の実施の形態２に係る半導体装置を示す断面図である。図２と同様の構成要素には同じ番号を付し、説明を省略する。
【００２５】
溝パターン１０２が、シールリング１０１の外側において第２の非Ｌｏｗ−ｋ膜（ＳｉＯ２膜１１，１３，１５）に形成されている。そして、パッシベーション膜１６で溝パターン１０２を埋め込んで溝パターン１０２内に空洞３１を形成している。これにより、実施の形態１と同様に、チップに加わる応力を分散して、Ｌｏｗ−ｋ膜におけるクラックの発生を防ぐことができる。また、溝パターン１０２がパッシベーション膜１６で完全に蓋をされているため、充分な水分の阻止能力を兼ね備えている。
【００２６】
実施の形態３．
図４は、本発明の実施の形態３に係る半導体装置を示す断面図である。図２と同様の構成要素には同じ番号を付し、説明を省略する。
【００２７】
溝パターン１０２が、シールリング１０１の外側においてＬｏｗ−ｋ膜５，７，９に形成されている。そして、溝パターン１０２をＳｉＯ２膜３２で埋め込んでいる。このＳｉＯ２膜３２は、比誘電率が３．５より大きい第３の非Ｌｏｗ−ｋ膜である。
【００２８】
これにより、実施の形態１と同様にチップに加わる応力を分散し、かつ、溝パターン１０２を強度の高いＳｉＯ２膜３２で埋め込んだことによりＬｏｗ−ｋ膜の部分の層間絶縁膜の強度を高くしてＬｏｗ−ｋ膜への応力集中を小さくすることで、Ｌｏｗ−ｋ膜におけるクラックの発生を防ぐことができる。
【００２９】
実施の形態４．
図５は、本発明の実施の形態４に係る半導体装置を示す上面図であり、図６は図５のＡ―Ａ´における断面図である。図１又は図２と同様の構成要素には同じ番号を付し、説明を省略する。
【００３０】
シールリング１０１の外側及び内側において実施の形態１と同様の溝パターン１０２が複数形成されている。そして、パッシベーション膜１６で複数の溝パターンの内壁を覆っている。これにより、実施の形態１よりも更にチップに加わる応力を分散して、Ｌｏｗ−ｋ膜におけるクラックの発生を防ぐことができる。
【００３１】
実施の形態５．
図７は、本発明の実施の形態５に係る半導体装置を示す断面図である。図２と同様の構成要素には同じ番号を付し、説明を省略する。
【００３２】
シールリング１０１の外側及び内側において実施の形態２と同様の溝パターン１０２が複数形成されている。そして、パッシベーション膜１６で複数の溝パターン１０２を埋め込んで複数の溝パターン１０２内にそれぞれ空洞３１を形成している。これにより、実施の形態２よりも更にチップに加わる応力を分散して、Ｌｏｗ−ｋ膜におけるクラックの発生を防ぐことができる。
【００３３】
実施の形態６．
図８は、本発明の実施の形態６に係る半導体装置を示す断面図である。図２と同様の構成要素には同じ番号を付し、説明を省略する。
【００３４】
シールリング１０１の外側及び内側において実施の形態３と同様の溝パターン１０２が複数形成されている。そして、複数の溝パターン１０２をＳｉＯ２膜３２で埋め込んでいる。これにより、実施の形態３よりも更にチップに加わる応力を分散して、Ｌｏｗ−ｋ膜におけるクラックの発生を防ぐことができる。
【００３５】
実施の形態７．
図９は、本発明の実施の形態７に係る半導体装置を示す断面図である。図２と同様の構成要素には同じ番号を付し、説明を省略する。
【００３６】
溝パターン１０２が、シールリング１０１の外側において第１の非Ｌｏｗ−ｋ膜（ＳｉＯ２膜２，３）に形成されている。そして、溝パターン１０２内にＷ膜３３を埋め込むことで溝パターン１０２内に空洞３４が形成されている。
【００３７】
この構造を形成するためには、例えば、チップ内及びシールリング１０１のＷプラグ１８をＣＶＤ法やＣＭＰ法等を組み合わせて形成した後に、溝パターン１０２をフォトリソグラフィ法やドライエッチング法等を組み合わせて形成し、溝パターン１０２にＣＶＤ法等でＷを埋め込む際に空洞が形成されるような条件を選択し、ＣＭＰ法等で溝パターン１０２以外のＷ膜を除去すればよい。
【００３８】
これにより、モールド樹脂１７から層間絶縁膜に横方向に応力が加わった場合、応力が第１の非Ｌｏｗ−ｋ膜にも分散され、相対的にＬｏｗ−ｋ膜に加わる応力が小さくなる。この結果として、Ｌｏｗ−ｋ膜におけるクラックの発生を防ぐことができる。
【００３９】
実施の形態８．
図１０は、本発明の実施の形態８に係る半導体装置を示す断面図である。図２と同様の構成要素には同じ番号を付し、説明を省略する。
【００４０】
実施の形態７とは異なり、溝パターン１０２内を絶縁膜であるＳｉＯ２膜３５を埋め込むことで溝パターン１０２内に空洞３４が形成されている。これにより、実施の形態７と同様の効果を奏する。
【００４１】
実施の形態９．
図１１は、本発明の実施の形態９に係る半導体装置を示す断面図である。図２と同様の構成要素には同じ番号を付し、説明を省略する。
【００４２】
溝パターン１０２が、シールリング１０１の外側において第２の非Ｌｏｗ−ｋ膜（ＳｉＯ２膜１１，１３，１５）及びＬｏｗ−ｋ膜５，７，９に形成されている。これにより、モールド樹脂からの熱応力やダイシングによる機械的応力によりＬｏｗ−ｋ膜にクラックが発生しても、クラックがシールリングまで到達するのを防ぐことができる。
【００４３】
実施の形態１０．
図１２は、本発明の実施の形態１０に係る半導体装置を示す断面図である。図２と同様の構成要素には同じ番号を付し、説明を省略する。実施の形態９の構成に加えて、溝パターン１０２の内壁はパッシベーション膜１６で覆われている。これにより、水分の阻止能力も兼ね備えている。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態１に係る半導体装置を示す上面図である。
【図２】図１のＡ―Ａ´における断面図である。
【図３】本発明の実施の形態２に係る半導体装置を示す断面図である。
【図４】本発明の実施の形態３に係る半導体装置を示す断面図である。
【図５】本発明の実施の形態４に係る半導体装置を示す上面図である。
【図６】図５のＡ―Ａ´における断面図である。
【図７】本発明の実施の形態５に係る半導体装置を示す断面図である。
【図８】本発明の実施の形態６に係る半導体装置を示す断面図である。
【図９】本発明の実施の形態７に係る半導体装置を示す断面図である。
【図１０】本発明の実施の形態８に係る半導体装置を示す断面図である。
【図１１】本発明の実施の形態９に係る半導体装置を示す断面図である。
【図１２】本発明の実施の形態１０に係る半導体装置を示す断面図である。
【図１３】従来の半導体装置を示す上面図である。
【図１４】図１３のＡ―Ａ´における断面図である。
【符号の説明】
【００４５】
２，３  ＳｉＯ２膜（第１の非Ｌｏｗ−ｋ膜）
５，７，９  Ｌｏｗ−ｋ膜
１１，１３，１５  ＳｉＯ２膜（第２の非Ｌｏｗ−ｋ膜）
１６  パッシベーション膜
１７  モールド樹脂
１８  Ｗプラグ（シールリング）
１９-２４  Ｃｕ配線（シールリング）
２５  Ａｌ配線（シールリング）
２６  クラック
３１  空洞
３２  ＳｉＯ２膜（第３の非Ｌｏｗ−ｋ膜）
３３  Ｗ膜
３４  空洞
３５  ＳｉＯ２膜（絶縁膜）
１００  素子形成領域
１０１  シールリング
１０２  溝パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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