(57)【要約】【課題】消費電流を抑えつつ、入力信号の検出の高速化を図ることが可能なコンパレータ回路を提供する。【解決手段】コンパレータ回路１００は、第１の入力端子１にプラス側入力４ａが接続されるとともに第２の入力端子２にマイナス側入力４ｂが接続された第１のコンパレータ４と、第１の入力端子１にマイナス側入力５ｂが接続されるとともに第２の入力端子２にプラス側入力５ａが接続された第２のコンパレータ５と、この第２のコンパレータ５の出力がその入力に接続されたインバータ６と、このインバータ６の出力および第１のコンパレータ４の出力がその入力に接続され、その出力が出力端子３に接続されたＡＮＤ回路７と、を備える。【選択図】図１
2007315933.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力端子に入力された第１の入力信号の電位と第２の入力端子に入力された第２の入力信号の電位の電位差を検出し、所望の信号を出力端子に出力するコンパレータ回路であって、
前記第１の入力端子にプラス側入力が接続されるとともに前記第２の入力端子にマイナス側入力が接続され、前記第１の入力信号の電位から前記第２の入力信号の電位を除算した第１の電位差と第１の基準値とを比較し、前記第１の電位差が前記第１の基準値以下の場合は第１の信号を出力し、前記第１の電位差が前記第１の基準値よりも大きい場合に第２の信号を出力する第１のコンパレータと、
前記第１の入力端子にマイナス側入力が接続されるとともに前記第２の入力端子にプラス側入力が接続され、前記第２の入力信号の電位から前記第１の入力信号の電位を除算した第２の電位差と第２の基準値とを比較し、前記第２の電位差が前記第２の基準値以下の場合は前記第１の信号を出力し、前記第２の電位差が前記第２の基準値よりも大きい場合に第２の信号を出力し、前記第１のコンパレータよりも大きい動作電流で高速に動作する第２のコンパレータと、を備え、
前記第１の電位差が前記第１の基準値以下の場合には、前記第１のコンパレータにより前記第１の電位差と前記第１の基準値とを比較し出力した信号に基づいて、信号を前記出力端子に出力し、
前記第１の電位差が前記第１の基準値よりも大きい場合には、前記第２のコンパレータを活性化させて、前記第２のコンパレータにより前記２の電位差と前記第２の基準値とを比較し出力した信号に基づいて、信号を前記出力端子に出力する
ことを特徴とするコンパレータ回路。
【請求項２】
前記第２のコンパレータは、前記第１のコンパレータから出力される出力信号に基づいて活性化される
ことを特徴とする請求項１に記載のコンパレータ回路。
【請求項３】
前記第１のコンパレータの出力が入力に接続されるとともに外部制御信号を入力するための制御端子が入力に接続され、前記第２のコンパレータを活性化させるイネーブル信号を前記第２のコンパレータに出力する論理回路をさらに備え、
前記論理回路は、前記第２の信号、または、前記外部制御信号が入力されているときに、前記イネーブル信号を出力する
ことを特徴とする請求項２に記載のコンパレータ回路。
【請求項４】
第１の入力端子に入力された第１の入力信号の電位と第２の入力端子に入力された第２の入力信号の電位の電位差を検出し、所望の信号を出力端子に出力するコンパレータ回路であって、
前記第１の入力端子にプラス側入力が接続されるとともに前記第２の入力端子にマイナス側入力が接続され、前記第１の入力信号の電位から前記第２の入力信号の電位を除算した第１の電位差と基準値とを比較し、前記第１の電位差が前記基準値以下の場合は第１の信号を出力し、前記第１の電位差が前記基準値よりも大きい場合に第２の信号を出力するコンパレータと、
前記第１の電位差が前記基準値よりも大きい場合に、前記コンパレータの動作電流を増加させて、前記コンパレータの動作速度を速くする動作電流調整回路と、を備え、
前記コンパレータにより前記第１の電位差と前記基準値とを比較し出力した信号に基づいて、信号を前記出力端子に出力する
ことを特徴とするコンパレータ回路。
【請求項５】
前記動作電流調整回路は、前記第２の信号に応じて、前記コンパレータの動作電流を増加させることを特徴とする請求項４に記載のコンパレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２入力の電位差を検出するコンパレータ回路に関するものである。
【背景技術】
【０００２】
近年、携帯電話は、カメラの高メガピクセル化や、滑らかな動画表示等の要求により、電子機器間において伝送線路を介して高速に信号を転送する必要性が生じてきている。
【０００３】
この大量の信号を伝送する手段の一つとして、電流を信号伝送の手段として用いたＬＶＤＳ(Low Voltage Differential Signaling) インタフェイス回路が使われることがある。
【０００４】
このＬＶＤＳインタフェイス回路は、高周波のクロック及びデータ信号を低電圧の差動信号に変換して出力する回路である。そして、このＬＶＤＳインタフェイス回路は、ドライバの通常動作時に差動電圧の出力信号、パワーダウン時は電位差０(信号”Ｚ”)を出力する特徴を持つ。
【０００５】
この特徴を利用して、該ＬＶＤＳインタフェイス回路は、ドライバ側がレシーバ側を待ち受け状態にしたい時に電位差０(信号”Ｚ”)を出力する。そして、レシーバ側の待ち受けを解除したい時は、該ＬＶＤＳインタフェイス回路は、解除用の信号として 信号“Ｚ”から信号”１”を出力し、そして信号”０”を出力する。レシーバ側がこの信号の変化を検出して該待ち受け状態を解除する。
【０００６】
なお、ここで、「待ち受け状態」とは、データを送受信しないときは不必要な回路を全てパワーダウンし、消費電流を極力抑える状態を指す。携帯電話においては、待ち受け時の消費電流を抑えることが重要な要素となる。
【０００７】
このような場合、信号”Ｚ”から信号”１”検出ではなく、信号”１”から信号”０”検出のレスポンス時間に対して厳しい仕様があるとする。コンパレータの性能は、この仕様を満たすように設計する必要がある。
【０００８】
ここで、コンパレータ回路の検出のレスポンス時間は、消費電流（動作電流）に反比例する関係にある。このため、信号”１”から信号”０”検出のレスポンス時間を短くしようとすると、回路の消費電流が増えてしまう。結果的に、待ち受け時の消費電流が増えてしまう問題があった。
【０００９】
また、一般的なコンパレータの回路構成では、信号”Ｚ”から信号”１”を検出するときのレスポンス時間よりも信号”１”から信号”０”を検出する時のレスポンス時間が長い。したがって、信号“０”検出の方を高速にすることが難しい。
【００１０】
ここで、信号”１”から信号”０”の検出を短くする従来技術として、出力制御素子（ｐ型ＭＯＳトランジスタ）の制御電圧を所定の電圧に保持する回路を備えた回路が提案されている（例えば、特許文献１参照。）。
【００１１】
この従来の回路によれば、該ｐ型ＭＯＳトランジスタのゲートに出力が接続されたダイオードの出力の値（２ＶＧＳ）を該ｐ型ＭＯＳトランジスタの反転レベルにできるだけ近づけている。これにより、信号”０”の検出のレスポンス時間を短くすることが理論的には可能である。
【００１２】
しかし、トランジスタ間のＶｔｈのミスマッチ、ノイズによる誤動作等の影響を考えるとＶＧＳの値は該ｐ型ＭＯＳトランジスタの反転レベル程度にすることが望ましい。
【００１３】
このような理由により、信号”０”の検出のレスポンス時間をある程度短くすることはできるが、信号”１”の検出のレスポンス時間の半分以下というような回路を実現するのは難しい。
【特許文献１】特開平１１−２４２０６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、消費電流を抑えつつ、入力信号の検出の高速化を図ることが可能なコンパレータ回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一態様に係るコンパレータ回路は、第１の入力端子に入力された第１の入力信号の電位と第２の入力端子に入力された第２の入力信号の電位の電位差を検出し、所望の信号を出力端子に出力するコンパレータ回路であって、
前記第１の入力端子にプラス側入力が接続されるとともに前記第２の入力端子にマイナス側入力が接続され、前記第１の入力信号の電位から前記第２の入力信号の電位を除算した第１の電位差と第１の基準値とを比較し、前記第１の電位差が前記第１の基準値以下の場合は第１の信号を出力し、前記第１の電位差が前記第１の基準値よりも大きい場合に第２の信号を出力する第１のコンパレータと、
前記第１の入力端子にマイナス側入力が接続されるとともに前記第２の入力端子にプラス側入力が接続され、前記第２の入力信号の電位から前記第１の入力信号の電位を除算した第２の電位差と第２の基準値とを比較し、前記第２の電位差が前記第２の基準値以下の場合は前記第１の信号を出力し、前記第２の電位差が前記第２の基準値よりも大きい場合に第２の信号を出力し、前記第１のコンパレータよりも大きい動作電流で高速に動作する第２のコンパレータと、を備え、
前記第１の電位差が前記第１の基準値以下の場合には、前記第１のコンパレータにより前記第１の電位差と前記第１の基準値とを比較し出力した信号に基づいて、信号を前記出力端子に出力し、
前記第１の電位差が前記第１の基準値よりも大きい場合には、前記第２のコンパレータを活性化させて、前記第２のコンパレータにより前記２の電位差と前記第２の基準値とを比較し出力した信号に基づいて、信号を前記出力端子に出力することを特徴とする。
【００１６】
本発明の他の態様に係るコンパレータ回路は、第１の入力端子に入力された第１の入力信号の電位と第２の入力端子に入力された第２の入力信号の電位の電位差を検出し、所望の信号を出力端子に出力するコンパレータ回路であって、
前記第１の入力端子にプラス側入力が接続されるとともに前記第２の入力端子にマイナス側入力が接続され、前記第１の入力信号の電位から前記第２の入力信号の電位を除算した第１の電位差と基準値とを比較し、前記第１の電位差が前記基準値以下の場合は第１の信号を出力し、前記第１の電位差が前記基準値よりも大きい場合に第２の信号を出力するコンパレータと、
前記第１の電位差が前記基準値よりも大きい場合に、前記コンパレータの動作電流を増加させて、前記コンパレータの動作速度を速くする動作電流調整回路と、を備え、
前記コンパレータにより前記第１の電位差と前記基準値とを比較し出力した信号に基づいて、信号を前記出力端子に出力することを特徴とする。
【発明の効果】
【００１７】
本発明のコンパレータ回路によれば、消費電流を抑えつつ、入力信号の検出の高速化を図ることができる。
【発明を実施するための最良の形態】
【００１８】
本発明の一態様に係るコンパレータ回路は、２入力の電位差を検出し、電位差が０(信号”Ｚ”)入力の場合、低電圧出力“Ｌｏｗ”を出力し、電位差がプラス(信号“１”)入力の場合、高電圧出力“Ｈｉｇｈ”を出力する。
【００１９】
そして、このコンパレータ回路は、信号”Ｚ”から信号”１”を検出する場合は動作電流の少ない回路で動作する。また、このコンパレータ回路は、信号”１”から信号”０”（電位差がマイナス）を検出する場合は動作電流の多い回路で高速に動作する。
【００２０】
このコンパレータ回路により、信号”Ｚ”から信号”１”検出時の回路の消費電流を抑えるとともに、信号”１”から信号”０”検出のレスポンス時間の高速化を図るものである。
【００２１】
以下、本発明に係る各実施例について図面に基づいて説明する。
【実施例１】
【００２２】
図１は、本発明の一態様である実施例１に係るコンパレータ回路の要部の構成を示す図である。
【００２３】
図１に示すように、コンパレータ回路１００は、第１の入力端子１に入力された第１の入力信号の電位Ｖ１と第２の入力端子２に入力された第２の入力信号の電位Ｖ２の電位差を検出し、所望の信号を出力端子３に出力する。
【００２４】
このコンパレータ回路１００は、第１の入力端子１にプラス側入力４ａが接続されるとともに第２の入力端子２にマイナス側入力４ｂが接続された第１のコンパレータ４と、第１の入力端子１にマイナス側入力５ｂが接続されるとともに第２の入力端子２にプラス側入力５ａが接続された第２のコンパレータ５と、この第２のコンパレータ５の出力がその入力に接続されたインバータ６と、このインバータ６の出力および第１のコンパレータ４の出力がその入力に接続され、その出力が出力端子３に接続されたＡＮＤ回路７と、を備えている。
【００２５】
第１のコンパレータ４は、第１の入力信号の電位Ｖ１から第２の入力信号の電位Ｖ２を除算した第１の電位差（Ｖ１−Ｖ２）と第１の基準値（ここでは、０）とを比較する。そして、第１のコンパレータ４は、第１の電位差（Ｖ１−Ｖ２）が第１の基準値以下の場合(入力信号”Ｚ”の場合)は第１の信号“Ｌｏｗ”を出力する。また、第１のコンパレータ４は、第１の電位差（Ｖ１−Ｖ２）が第１の基準値よりも大きい場合(入力信号“１”の場合)に第２の信号“Ｈｉｇｈ”を出力する。
【００２６】
また、第１のコンパレータ４は、トランジスタを含む回路により構成されている。
【００２７】
第２のコンパレータ５は、第２の入力信号の電位Ｖ２から第１の入力信号の電位Ｖ１を除算した第２の電位差（Ｖ２−Ｖ１）と第２の基準値（ここでは、０）とを比較する。そして、第２のコンパレータ５は、第２の電位差（Ｖ２−Ｖ１）が第２の基準値以下の場合(入力信号“１”の場合)は第１の信号“Ｌｏｗ”を出力する。また、第２のコンパレータ５は、第２の電位差（Ｖ２−Ｖ１）が第２の基準値よりも大きい場合(入力信号“０”の場合)に第２の信号“Ｈｉｇｈ”を出力する。
【００２８】
なお、ここでは、第２の電位差（Ｖ２−Ｖ１）は、第１の電位差を反転させた値となっている。
【００２９】
さらに、第２のコンパレータ５は、第１のコンパレータ４と同様にトランジスタを含む回路により構成されている。このようなコンパレータの検出時間は、回路に流す電流量に反比例するので、第２のコンパレータ５は、第１のコンパレータ４よりも大きい動作電流で高速に動作する。
【００３０】
また、第２のコンパレータ５は、第１のコンパレータ４から出力される出力信号（イネーブル信号ＥＮ）に基づいて活性化（enable）される。ここでは、第１のコンパレータ４から出力される第２の信号がイネーブル信号ＥＮに相当し、第２のコンパレータ５のイネーブル入力端子５ｃに入力される。
【００３１】
このように、コンパレータ回路１００は、第１の電位差（Ｖ１−Ｖ２）が第１の基準値以下の場合には、第１のコンパレータ４により第１の電位差（Ｖ１−Ｖ２）と第１の基準値とを比較し出力した信号に基づいて、信号を出力端子３に出力する。
【００３２】
一方、コンパレータ回路１００は、第１の電位差（Ｖ１−Ｖ２）が第１の基準値よりも大きい場合には、第２のコンパレータ５を活性化させて、高速に動作する第２のコンパレータ５により第２の電位差（Ｖ２−Ｖ１）と第２の基準値とを比較し出力した信号に基づいて、信号を出力端子３に出力する。
【００３３】
ここで、以上のような構成を有するコンパレータ回路１００の動作について説明する。図２は、本発明の一態様である実施例１に係るコンパレータ回路１００の各構成の出力波形を示す図である。
【００３４】
まず初めに、コンパレータ回路が入力信号“Ｚ”から入力信号”１”を検出する動作について説明する。
【００３５】
第１の入力端子１の電位Ｖ１と第２の入力端子の電位Ｖ２との第１の電位差（Ｖ１−Ｖ２）が０(入力信号“Ｚ”)の時（時間ｔ０）、第１のコンパレータ１が第１の信号“Ｌｏｗ”を出力する。この時、高速に動作可能な第２のコンパレータ２は、不活性（disable）状態である。
【００３６】
次に、時間ｔ１で、第１の入力端子１の電位Ｖ１と第２の入力端子２の電位Ｖ２との第１の電位差（Ｖ１−Ｖ２）がプラスの信号(入力信号“１”)が入力される。これにより、時間ｔ２で、第１のコンパレータ４が第２の信号“Ｈｉｇｈ”を出力する。
【００３７】
この出力がＡＮＤ回路７を介して出力端子３からコンパレータ回路１００の出力として出力される。すなわち、第２のコンパレータ５の出力の反転信号であるインバータ６の出力と第１のコンパレータ４の出力とはＡＮＤ回路７によりＡＮＤとなっているので、コンパレータ回路１００は第１のコンパレータ４の出力信号を受けて信号“Ｈｉｇｈ”を出力する。
【００３８】
この時の出力のレスポンス時間（時間ｔ２−時間ｔ１）が、コンパレータ回路１００の入力信号”Ｚ”から入力信号”１”の検出のレスポンス時間Ｔｕとなる。
【００３９】
既述のように、第１のコンパレータ４の出力が第２のコンパレータ５のイネーブル入力端子５ｃに接続されている。これにより、第１のコンパレータ回路４の第２の信号“Ｈｉｇｈ”出力で、第２のコンパレータ５が活性化され起動する。
【００４０】
次に、時間ｔ３で、第１の入力端子１の電位Ｖ１と第２の入力端子２の電位Ｖ２との第１の電位差（Ｖ１−Ｖ２）がマイナスの信号(入力信号“０”)が入力される。
【００４１】
そして、第１の電位差（Ｖ１−Ｖ２）がマイナスの信号(入力信号“０”)が入力される、すなわち第２の電位差（Ｖ２−Ｖ１）がプラスになるのに対応して、時間ｔ４で、第２のコンパレータ５が第２の信号“Ｈｉｇｈ”を出力する。これに伴い、インバータ６は第２のコンパレータ５の出力を反転させた信号“Ｌｏｗ”を出力する。
【００４２】
この出力がＡＮＤ回路７を介して出力端子３からコンパレータ回路１００の出力として出力される。すなわち、第２のコンパレータ５の出力の反転信号であるインバータ６の出力と第１のコンパレータ４の出力とはＡＮＤ回路７によりＡＮＤとなっているので、コンパレータ回路１００は第２のコンパレータ５の反転出力信号を受けて信号“Ｌｏｗ”を出力する。
【００４３】
この時の出力のレスポンス時間（時間ｔ４−時間ｔ３）が、コンパレータ回路１００の入力信号”１”から入力信号”０”の検出のレスポンス時間Ｔｄとなる。
【００４４】
この時のコンパレータ回路１００のレスポンス時間は、第２のコンパレータ５による信号”０”の検出時間で決まる。したがって、第１のコンパレータ４による信号”１”の検出に比べて、高速なレスポンス時間を実現できる。
【００４５】
次に、時間ｔ５で、第１のコンパレータ４が“Ｌｏｗ”を出力する。この出力により動作電流の大きい第２のコンパレータ５が不活性化される。したがって、回路の消費電流を低減することができる。
【００４６】
以上のように、本実施例に係るコンパレータ回路によれば、消費電流を抑えつつ、入力信号の検出の高速化を図ることができる。
【実施例２】
【００４７】
実施例１では、入力信号“０”を検出後は、消費電流の大きい第２のコンパレータを不活性化する構成について述べた。
【００４８】
しかし、入力信号“０”を検出後、高速に動作可能な第２のコンパレータにより入力信号の検出動作を継続するようにしてもよい。
【００４９】
そこで、本実施例では、入力信号“０”を検出後も、外部制御信号により選択的に第２のコンパレータによる入力信号の検出動作を継続する構成について述べる。
【００５０】
図３は、本発明の一態様である実施例２に係るコンパレータ回路２００の要部構成を示す図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。
【００５１】
図３に示すように、コンパレータ回路２００は、第１の入力端子１にプラス側入力４ａが接続されるとともに第２の入力端子２にマイナス側入力４ｂが接続された第１のコンパレータ４と、第１の入力端子１にマイナス側入力５ｂが接続されるとともに第２の入力端子２にプラス側入力５ａが接続された第２のコンパレータ５と、この第２のコンパレータ５の出力がその入力に接続されたインバータ６と、このインバータ６の出力および第１のコンパレータ４の出力がその入力に接続され、その出力が第１の出力端子３ａに接続されたＡＮＤ回路７と、第１のコンパレータ４の出力が入力に接続されるとともに外部制御信号Ｓｃを入力するための制御端子９が入力に接続され、その出力が第２のコンパレータ５のイネーブル端子に接続された論理回路（ＯＲ回路）８と、を備えている。
【００５２】
インバータ６の出力は、さらに第２の出力端子３ｂに接続されている。
【００５３】
ＯＲ回路８は、第２のコンパレータ５を活性化させるイネーブル信号ＥＮを第２のコンパレータ５に出力する。すなわち、ＯＲ回路８は、第２の信号“Ｈｉｇｈ”が入力されているとき、または、外部制御信号Ｓｃ（“Ｈｉｇｈ”）が入力されているときに、該イネーブル信号ＥＮ（“Ｈｉｇｈ”）を出力する。
【００５４】
なお、ＯＲ回路８は、同様の動作をする他の論理回路であってもよい。
【００５５】
ここで、第２のコンパレータ５が、外部制御信号Ｓｃによる該イネーブル信号ＥＮにより活性化した場合について検討する。該イネーブル信号ＥＮが入力されている間、入力信号が“０”であるか“１”であるかに拘わらず、第２のコンパレータ５は動作することになる。
【００５６】
したがって、コンパレータ回路２００は、高速動作が可能な第２のコンパレータ５により入力信号“０”、または入力信号“１”を検出した結果を、インバータ６を介して第２の出力端子３ｂから出力する。これにより、コンパレータ回路２００は、継続して入力される入力信号“０”、入力信号“１”を高速に検出することができる。
【００５７】
既述のように、実施例１のコンパレータ回路１００では、高速動作する第２のコンパレータ５の活性/不活性の制御が第１のコンパレータ４の出力で決まる。これに対し、本実施例２のコンパレータ回路２００では、さらに、外部の外部制御信号Ｓｃで高速動作が可能な第２のコンパレータ回路２００の活性/不活性の制御ができる。
【００５８】
なお、コンパレータ回路２００の初めの入力信号”０”の検出のレスポンス時間を短くする効果は実施例１と同様である。
【００５９】
以上のように、本実施例に係るコンパレータ回路によれば、消費電流を抑えつつ、入力信号の検出の高速化を図ることができる。
【００６０】
なお、本実施例において、第１のコンパレータ４は、動作を継続するものとして説明したが、外部制御信号Ｓｃに同期して、第１のコンパレータ４を不活性化するようにしてもよい。これにより、第１のコンパレータ４による消費電流を低減することができる。
【実施例３】
【００６１】
実施例１、２では、入力信号に応じて、動作速度のことなる２つのコンパレータを切り替えて使用する構成について述べた。
【００６２】
本実施例においては、入力信号に応じて、コンパレータの動作電流を調整して、動作速度を変更する構成について述べる。
【００６３】
図４は、本発明の一態様である実施例３に係るコンパレータ回路の要部構成を示す図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。
【００６４】
図４に示すように、コンパレータ回路３００は、第１の入力端子１に入力された第１の入力信号の電位Ｖ１と第２の入力端子２に入力された第２の入力信号の電位Ｖ２の電位差を検出し、所望の信号を出力端子３に出力する。
【００６５】
このコンパレータ回路３００は、電源Ｖｄｄと接地ＧＮＤとの間に接続され、第１の入力端子１にプラス側入力１０ａが接続されるとともに第２の入力端子２にマイナス側入力１０ｂが接続されたコンパレータ１０と、電源Ｖｄｄと接地ＧＮＤとの間に接続され、コンパレータ１０に接続された動作電流調整回路１１と、を備える。
【００６６】
コンパレータ１０は、トランジスタを含む回路により構成されている。このようなコンパレータ１０の検出時間は、既述のように、回路に流す電流量に反比例するので、動作電流が増加すると高速に動作する。
【００６７】
また、コンパレータ１０は、第１の入力信号の電位Ｖ１から第２の入力信号の電位Ｖ２を除算した第１の電位差（Ｖ１−Ｖ２）と基準値（ここでは、０）とを比較する。そして、コンパレータ１０は、第１の電位差（Ｖ１−Ｖ２）が該基準値以下の場合は第１の信号“Ｌｏｗ”を出力し、第１の電位差（Ｖ１−Ｖ２）が該基準値よりも大きい場合に第２の信号“Ｈｉｇｈ”を出力する。
【００６８】
動作電流調整回路１１は、電源Ｖｄｄに一端が接続された第１の電流源１２と、電源Ｖｄｄに一端が接続された第２の電流源１３と、第１の電流源１２の他端にその一端が接続され、その他端が第２の電流源１３の他端に接続されたスイッチ回路１４と、このスイッチ回路１４の他端にドレインおよびゲートが接続されるとともにソースが接地ＧＮＤに接続された（ダイオード接続された）第１のｎ型ＭＯＳトランジスタ１５と、コンパレータ１０にドレインが接続され、そのゲートが第１のｎ型ＭＯＳトランジスタ１５のゲートに接続され、ソースが接地ＧＮＤに接続された第２のｎ型ＭＯＳトランジスタ１６と、を有する。
【００６９】
スイッチ回路１４は、コンパレータ１０の出力信号によりオン/オフが制御されるようになっている。このスイッチ回路１４は、例えば、ＭＯＳトランジスタにより構成される。
【００７０】
第２のｎ型ＭＯＳトランジスタ１６は、コンパレータ１０に動作電流Ｉ２を流すための電流源として機能する。そして、この第２のＭＯＳトランジスタ１６は、第１のＭＯＳトランジスタ１５とカレントミラー構成となっている。
【００７１】
動作電流調整回路１１は、第１の電位差（Ｖ１−Ｖ２）が基準値よりも大きい場合にコンパレータ１０から出力される第２の信号“Ｈｉｇｈ”に応じて、スイッチ回路１４をオンして電流Ｉ１を増加し、コンパレータ１０の動作電流Ｉ２を増加させる。これにより、コンパレータ１０の動作速度を速くする。
【００７２】
例えば、第１の電流源１２の電流値を１０ｕＡ、第２の電流源１３の電流値を１ｕＡとする。この場合、スイッチ回路１４がオンすることにより、スイッチ回路１４がオフしている時に比べ、第１のｎ型ＭＯＳトランジスタ１５に流れる電流Ｉ１の値は１１ｕＡ、すなわち１１倍となる。これにより、電流Ｉ１のミラー電流である動作電流Ｉ２の値も１１倍となる。
【００７３】
コンパレータ１０の検出時間は、既述のように、回路に流す電流量に反比例するので、スイッチ回路１４がオンしている（第２の信号“Ｈｉｇｈ”が入力されている）状態では、コンパレータ回路３００は高速に出力応答できる。
【００７４】
このように、コンパレータ回路３００は、コンパレータ１０により第１の電位差（Ｖ１−Ｖ２）と基準値とを比較し出力した信号に基づいて、所望の信号を出力端子３に出力する。
【００７５】
ここで、以上のような構成を有するコンパレータ回路３００の動作について説明する。図５は、本発明の一態様である実施例３に係るコンパレータ回路３００の各構成の出力波形を示す図である。
【００７６】
まず初めに、コンパレータ回路３００が入力信号“Ｚ”から入力信号”１”を検出する動作について説明する。
【００７７】
第１の入力端子１の電位Ｖ１と第２の入力端子の電位Ｖ２との第１の電位差（Ｖ１−Ｖ２）が０(入力信号“Ｚ”)の時（時間ｔ１０）、コンパレータ１０が第１の信号“Ｌｏｗ”を出力する。この時、動作電流調整回路１１は、スイッチ回路１４がオフであるため第１の電流源１２から電流が供給されず、ミラー電流である動作電流Ｉ２は小さく抑えられている。
【００７８】
次に、時間ｔ１１で、第１の入力端子１の電位Ｖ１と第２の入力端子２の電位Ｖ２との第１の電位差（Ｖ１−Ｖ２）がプラスの信号(入力信号“１”)が入力される。これにより、時間ｔ１２で、コンパレータ１０が第２の信号“Ｈｉｇｈ”を出力する。この出力が出力端子３からコンパレータ回路３００の出力として出力される。
【００７９】
この時の出力のレスポンス時間（時間ｔ１２−時間ｔ１１）が、コンパレータ回路３００の入力信号”Ｚ”から入力信号”１”の検出のレスポンス時間Ｔｕとなる。
【００８０】
既述のように、コンパレータ１０の出力が動作電流調整回路１１のスイッチ回路１４に入力されるようになっている。これにより、コンパレータ回路１０の第２の信号“Ｈｉｇｈ”出力で、スイッチ回路１４がＯＮし、電流Ｉ１が第１の電流源１２と第２の電流源１３の出力電流の和となり、ミラー電流である動作電流Ｉ２が増加する。
【００８１】
次に、時間ｔ１３で、第１の入力端子１の電位Ｖ１と第２の入力端子２の電位Ｖ２との第１の電位差（Ｖ１−Ｖ２）がマイナスの信号(入力信号“０”)が入力される。
【００８２】
そして、第１の電位差（Ｖ１−Ｖ２）がマイナスの信号(入力信号“０”)の入力に対応して、時間ｔ１４で、動作電流Ｉ２が増加し高速動作可能なコンパレータ１０が第１の信号“Ｌｏｗ”を出力する。この出力が出力端子３からコンパレータ回路３００の出力として出力される。
【００８３】
この時の出力のレスポンス時間（時間ｔ１４−時間ｔ１３）が、コンパレータ回路３００の入力信号”１”から入力信号”０”の検出のレスポンス時間Ｔｄとなる。
【００８４】
この時のコンパレータ回路３００のレスポンス時間は、高速動作可能な状態であるコンパレータ１０による入力信号”０”の検出時間で決まる。したがって、動作電流Ｉ２が抑えられた状態であるコンパレータ１０による入力信号”１”の検出に比べて、高速なレスポンス時間を実現できる。
【００８５】
そして、コンパレータ１０が出力した第１の信号“Ｌｏｗ”により、スイッチ回路１４がオフし、動作電流Ｉ２が小さく抑えられる。したがって、回路の消費電流を低減することができる。
【００８６】
なお、実施例２と同様に、スイッチ回路１４に外部制御信号を入力して、選択的にオンし、コンパレータ１０の動作電流を増加させるようにしてもよい。
【００８７】
以上のように、本実施例に係るコンパレータ回路によれば、消費電流を抑えつつ、入力信号の検出の高速化を図ることができる。
【００８８】
なお、以上各実施例において、第１の信号を“Ｌｏｗ”、第２の信号を“Ｈｉｇｈ”として説明したが、回路構成、論理を変更することにより、第１の信号を“Ｈｉｇｈ”、第２の信号を“Ｌｏｗ”としてもよい。
【図面の簡単な説明】
【００８９】
【図１】本発明の一態様である実施例１に係るコンパレータ回路の要部構成を示す回路図である。
【図２】本発明の一態様である実施例１に係るコンパレータ回路の各構成の出力波形を示す図である。
【図３】本発明の一態様である実施例２に係るコンパレータ回路の要部構成を示す回路図である。
【図４】本発明の一態様である実施例３に係るコンパレータ回路の要部構成を示す回路図である。
【図５】本発明の一態様である実施例３に係るコンパレータ回路の各構成の出力波形を示す図である。
【符号の説明】
【００９０】
１  第１の入力端子
２  第２の入力端子
３  出力端子
３ａ  第１の出力端子
３ｂ  第２の出力端子
４  第１のコンパレータ
４ａ  プラス側入力
４ｂ  マイナス側入力
５  第２のコンパレータ
５ａ  プラス側入力
５ｂ  マイナス側入力
５ｃ  イネーブル端子
６  インバータ
７  ＡＮＤ回路
８  論理回路（ＯＲ回路）
９  制御端子
１０  コンパレータ
１０ａ  プラス側入力
１０ｂ  マイナス側入力
１１  動作電流調整回路
１２  第１の電流源
１３  第２の電流源
１４  スイッチ回路
１５  ｎ型ＭＯＳトランジスタ
１６  ｎ型ＭＯＳトランジスタ
１００、２００、３００  コンパレータ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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