(57)【要約】【課題】高速のビットデータを受信することができ、かつ、受信データを正確に再現することができる調歩同期受信回路を提供する。【解決手段】受信シリアルデータ５７のビットレートと同等のスピードで位相が等間隔にずれた複数のクロック０〜ｎを生成し、この各クロックで受信シリアルデータをサンプリングしそのデータを、複数のレジスタ回路５２＿０〜５２＿ｎに保持する。複数のクロックのうち、受信シリアルデータを最適な位置でサンプリングするクロックを検出し、そのクロックでサンプリングされたデータを保持するレジスタ回路からのデータを出力させる。このような構成では、ビットレートの効率が大幅に向上し、また、各クロックでサンプリングした受信データから最適なデータを選択するようにしたので、クロックの切替で発生するノイズ等の影響を受けることが無く、受信データを正確に再現することが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
調歩同期通信に用いられる受信回路であって、
受信シリアルデータのビットレートと同等のスピードで位相が等間隔にずれた複数のクロックを生成する多相クロック生成回路と、
前記複数のクロックの各クロックで受信シリアルデータをサンプリングしデータを保持する複数のレジスタ回路と、
スタートビット検出手段とを備え、
前記複数のクロックのうち、受信シリアルデータを最適な位置でサンプリングするクロックを検出し、そのクロックでサンプリングされたデータを保持するレジスタ回路からのデータであって、先頭にスタートビットが検出されたときに、該データを出力させることを特徴とする調歩同期受信回路。
【請求項２】
受信シリアルデータが最初に"１"から"０"、または"０"から"１"に変化したクロックの情報に基づき、受信シリアルデータを最適な位置でサンプリングするクロックを検出することを特徴とする請求項１に記載の調歩同期受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、調歩同期通信に用いられる受信回路に関するものである。
【背景技術】
【０００２】
従来から、種々の調歩同期通信用受信回路が知られており、図３には、その構成例がブロック図で図示されている。同図において、調歩同期通信用受信回路は、受信シリアルデータ１００の立下りエッジを検出する立下りエッジ検出回路１０１、立下りエッジ検出回路１０１からのエッジ検出信号１０２によりシステムクロック１０３を分周するカウンタ回路１０４、データサンプリング信号１０５で受信シリアルデータ１００をラッチさせるラッチ回路１０６、スタートビットか否かを判定するスタートビット判定回路１０７、スタートビット判定回路１０７からのスタートビット検出信号によりゲートをＯＮ／ＯＦＦするＡＮＤ回路１０９、シリアルデータをパラレルデータに変換し外部に出力する受信シフトレジスタ１０８から構成されている。
【０００３】
このような構成において、受信シリアルデータ１００は、図４のようなデータフォーマットを有し、最初にスタートビットＳ１の検出のために立下りエッジ検出回路１０１において、受信シリアルデータ１００をシステムクロック１０３でサンプリングを行い、図５の波形図に示したように、受信シリアルデータ１００が"１"から"０"に変化した点を検出する。この時のシステムクロック１０３は、受信シリアルデータ１００のビットレートと比較して十分速い速度のクロック（１６倍程度）を使用する。
【０００４】
立下りエッジ検出回路１０１は、受信シリアルデータ１００が"１"から"０"に変化した点を検出するとエッジ検出信号１０２を出力し、カウンタ回路１０４が動作を開始する。カウンタ回路１０４はまず、受信シリアルデータ１００のビットレートで決まるビット長の１／２のタイミングでデータサンプリング信号１０５を出力し、このタイミングで再度ラッチ回路１０６で受信シリアルデータ１００をサンプリングし、その結果をスタートビット判定回路１０７で判定し、サンプリングした信号がＬＯＷレベルであれば、スタートビットであると判断し、ＡＮＤ回路１０９に、図５の最下段に示したようなスタートビット検出信号を送出する。
【０００５】
カウンタ回路１０４は以後受信シリアルデータ１００のビットレートで決まるビット長のタイミングでデータサンプリング信号１０５（図５の５段目の信号）を出力することで、受信シリアルデータ１００のデータ中央でデータサンプリングし、受信シフトレジスタ１０８は、サンプリングしたデータを受信シリアルデータ１００のパラレル出力データとして出力する。もし、サンプリングした信号がＨＩＧＨレベルであれば、ノイズと判断し、立下りエッジ検出回路１０１及びカウンタ回路１０４をリセットし、再度受信シリアルデータ１００の立下り変化点の検出を行う。
【０００６】
以上の構成では、システムクロックは、受信シリアルデータのビットレートと比較して十分速い速度のクロック（１６倍程度）を使用しなければならない。
【０００７】
これに対して、受信信号のビットレートと同等のスピードで位相がほぼ等しい間隔でずれた複数のクロック０〜ｎを使用してビット同期を行う構成が特許文献１から知られている。
【０００８】
図６は、この構成を示すブロック図で、ビットレートと同等のスピードで位相がほぼ等しい間隔でずれた複数のクロック０〜ｎとビットデータとを演算する複数の第１の論理回路４０＿０〜４０＿ｎ、ビットデータを遅延させる遅延回路４４、複数の第１の論理回路４０＿０〜４０＿ｎからの出力を入力データとする複数のラッチ回路４１＿０〜４１＿ｎ、複数のラッチ回路４１＿０〜４１＿ｎからの出力を演算し、ビットデータに同期した位相のクロックを選択する第２の論理回路４２、第２の論理回路４２０からの出力に基づいて複数のクロック０〜ｎから該当するクロックを選択し、選択したクロックを出力するクロックセレクタ４３から構成されている。
【０００９】
この構成では、第１の論理回路４０＿１〜４０＿ｎに、ビットデータとビットレートと同等のスピードで位相がほぼ等しい間隔でずれた複数のクロック（クロック０〜クロックｎ）を入力し、その第１の論理回路４０＿１〜４０＿ｎの演算結果を遅延回路４４で遅延させたビットデータで打ち抜き、第２の論理回路４２へ入力することにより、第２の論理回路４２ではビットデータの立ち上がり又は立ち下りのエッジを基準として、ビットデータに同期した位相のクロックを選択することのできる信号をクロックセレクタ４３へ出力する。クロックセレクタ４３では、第２の論理回路４２からの選択信号に基づきクロックを選択し出力している。そして、そのビットデータに同期したクロックでビットデータを打ち抜くことによりデータを再現するようにしている。
【特許文献１】特開２０００−３５８０１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図３に示すような従来の調歩同期通信に用いられる受信回路では、スタートビットの検出を行うには、受信シリアルデータ１００のビットレートと比較して十分に速いシステムクロック１０３（１６倍程度）が必要であったために、クロック速度に対して伝送できるビットレートの効率が悪く、また、高速のデータを扱う際には、それ以上の高速のシステムクロック１０３が必要となり、ビットレートを高速にする程、実現が困難になる、という問題があった。
【００１１】
また、特許文献１で開示されている技術は、上記問題点を解決するため、ビットレートと同等のスピードで位相がほぼ等しい間隔でずれた複数のクロック０〜ｎを使用するものであったが、ビットデータの変化点を基準として、複数のクロック０〜ｎからビットデータに同期したクロックを選択する方式であったために、クロック切替を行うため、現在主流である同期式回路では実現が困難である、という欠点があり、また、クロック切替時クロックにハザード等のノイズが発生し、ビットエラーが発生する可能性があるとともに、ビットデータで選択信号をサンプリングしているため、外来ノイズで誤動作する可能性がある、という問題があった。 
【００１２】
本発明は、このような問題点を解決するためになされたもので、高速のビットデータを受信することができ、かつ、受信データを正確に再現することができる調歩同期受信回路を提供することを課題とする。
【課題を解決するための手段】
【００１３】
本発明は、
調歩同期通信に用いられる受信回路であって、
受信シリアルデータのビットレートと同等のスピードで位相が等間隔にずれた複数のクロックを生成する多相クロック生成回路と、
前記複数のクロックの各クロックで受信シリアルデータをサンプリングしデータを保持する複数のレジスタ回路と、
スタートビット検出手段とを備え、
前記複数のクロックのうち、受信シリアルデータを最適な位置でサンプリングするクロックを検出し、そのクロックでサンプリングされたデータを保持するレジスタ回路からのデータであって、先頭にスタートビットを有することが検出されたときに、該データを出力させることを特徴とする。
【発明の効果】
【００１４】
本発明では、受信データのビットレートと同等のスピードのクロックを使用するようにしているので、クロック速度に対して伝送できるビットレートの効率が大幅に向上し、高速のビットデータを扱うことが可能となる。また、多相のクロックを使用しビット同期をとっているが、クロックの選択を行うことなく、各クロックでサンプリングした受信データから最適なデータを選択するようにしたので、クロックの切替で発生するノイズ等の影響を受けることが無く、受信データを正確に再現することが可能であり、また、同期式回路で実現することが可能である。
【００１５】
さらに、多相クロックの生成をデジタル化したディレイロックループ回路（ＤＬＬ）で構成したので、位相を細かく制御することができ、また、ノイズやジッタに対しても強いので、安定した多相クロックを供給することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面に示す実施例に基づき本発明を詳細に説明する。
【実施例】
【００１７】
図１は、本発明の１実施例を示す調歩同期通信に用いられる受信回路のブロック図である。同図において、５１はディレイロックループ回路（ＤＬＬ）で、図４に示すデータフォーマットを有する受信シリアルデータ５７のビットレートと同等のスピードで位相が等間隔でずれた複数のクロック０〜ｎを生成する。
【００１８】
５２＿０〜５２＿ｎは受信シフトレジスタで、それぞれクロック０〜ｎに同期して受信シリアルデータ５７を取り込み、パラレルデータ０〜ｎを出力する。
【００１９】
５３はエッジ検出回路で、受信シリアルデータ５７が複数のクロック０〜ｎに対して最初に"１"から"０"に変化したクロックの情報を検出し、エッジ検出信号５９を発生する。
【００２０】
５４はデータセレクト回路で、エッジ検出回路５３からのエッジ検出信号５９をデコードし、受信シリアルデータ５７を最適な位置でサンプリングした受信シフトレジスタ５２＿０〜５２＿ｎの出力を選択するデータセレクト信号６０を生成する。
【００２１】
５５はスタートビット判定回路で、データセレクト回路５４からのデータセレクト信号６０により受信シフトレジスタ５２＿０〜５２＿ｎの出力信号（データ０〜ｎ）を選択し、選択した出力信号がＬＯＷレベルかＨＩＧＨレベルかを判定する。
【００２２】
５６はデータセレクタで、スタートビット判定信号６１に応じて、受信シフトレジスタ５２＿０〜５２＿ｎの出力データ０〜ｎの１つを選択し、選択された出力データ６２を出力する。
【００２３】
以上の構成において、まず、受信シリアルデータ５７のビットレートと同等のスピードのシステムクロック５８をディレイロックループ回路５１に入力して、受信シリアルデータ５７のビットレートと同等のスピードで位相が等間隔でずれた複数のクロック０〜ｎを生成する。図２には、受信シリアルデータ５７、システムクロック５８並びに、生成されたクロック０〜ｎが図示されている。
【００２４】
受信シリアルデータ５７とビットレートと同等のスピードで位相が等間隔でずれた複数のクロック０〜ｎは、エッジ検出回路５３に入力される。エッジ検出回路５３は受信シリアルデータ５７が複数のクロック０〜ｎに対して最初に"１"から"０"に変化したクロックの情報を検出し、エッジ検出信号５９としてデータセレクト回路５４に送出する。図２の例では、受信シリアルデータ５７が最初に"１"から"０"に変化したのはクロック１のときであるので、その立ち上がりに同期してエッジ検出信号５９が出力されている。
【００２５】
データセレクト回路５４は、エッジ検出回路５３からのエッジ検出信号５９をデコードし、複数のクロックのうち、受信シリアルデータを最適な位置でサンプリングするクロックを検出し、そのクロックでサンプリングされたデータを保持する受信シフトレジスタ回路からのデータを選択させるデータセレクト信号６０を出力する。受信シリアルデータをサンプリングする最適な位置は、各データビット（長）のほぼ中央位置であるので、クロックの位相ずれ量とビット長から、データビットのほぼ中央位置で立ち上がるクロックは、クロック１より何番目のクロックであるかを求めることができる。図２で示した例では、クロックｍがほぼビット長の中程で立ち上がるので、データセレクト信号６０は、データｍ、つまりクロックｍで受信シリアルデータをサンプリングして保持する受信シフトレジスタ５２＿ｍからのデータを選択させる信号となる。
【００２６】
スタートビット判定回路５５は、データセレクト信号６０を受けて、受信シフトレジスタ５２＿０〜５２＿ｎの出力信号（データ０〜ｎ）から受信シフトレジスタ５２＿ｍの出力信号（データｍ）を選択し、この選択した出力信号がＬＯＷレベルかＨＩＧＨレベルかを判定する。選択した出力信号が、図２に示したように、ＬＯＷレベルであれば、スタートビットであることを検出し、スタートビット判定信号（スタートビット検出信号）６１をデータセレクタ５６に送出する。
【００２７】
データセレクタ５６は、データｍがスタートビットから始まる信号であることを知るので、クロックｍでサンプリングされた受信シリアルデータを保持する受信シフトレジスタ回路５２＿ｍからの信号を選択して、それを出力データ６２として出力する。
【００２８】
なお、選択した出力信号がＨＩＧＨレベルであれば、ノイズと判断し、エッジ検出回路５３をリセットし、再度受信シリアルデータ５７の立下り変化点の検出を行う。
【００２９】
ここで、受信シリアルデータ５７を保持するレジスタをシフトレジスタで説明しているが、１ビットのフリップフロップを使用し、その機能を実現しても良い。
【００３０】
また、受信シリアルデータ５７のスタートビットを"０"で説明しているが、スタートビットを"１"としても同様の動作は実現可能である。
【００３１】
また、ディレイロックループ回路５１を使用すると、位相を細かく制御することができ、また、ノイズやジッタに対しても強いので、安定した多相クロックを供給することができるが、プログラマブルロジックデバイス等でサポートされている標準マクロを使用しても同様な効果を得ることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の回路構成を示すブロック図である。
【図２】図１の各回路の出力信号の波形を示す波形図である。
【図３】従来例の構成を示すブロック図である。
【図４】受信シリアルデータのデータ構成を示す説明図である。
【図５】図３の各回路の出力信号の波形を示す波形図である。
【図６】従来の他の構成を示すブロック図である。
【符号の説明】
【００３３】
５１  ディレイロックループ回路
５２＿０〜５２＿ｎ  受信シフトレジスタ
５３  エッジ検出回路
５４  データセレクト回路
５５  スタートビット判定回路
５６  データセレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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