(57)【要約】【課題】逐次比較型ＡＤ変換器において、コンデンサアレイの各コンデンサに供給した電荷の電荷抜けまたは電荷注入によるＡ／Ｄ変換誤差の低減、比較器のオフセット補正に要する時間の短縮を図る。【解決手段】サンプリング動作を行う際、入力電圧が負側基準電位付近である場合、入力電圧のデジタル値の最上位ビットを０に確定し、入力電圧が正側基準電圧付近である場合、入力電圧のデジタル値の最上位ビットを１に確定し、２回目以降の比較動作を行う。【選択図】図５
2007259224.tif 000002
【特許請求の範囲】
【請求項１】
複数のコンデンサ（１１〜１５）の一端側がそれぞれコモンライン（１６）に接続されたコンデンサアレイ（１０）と、
前記複数のコンデンサそれぞれにＡ／Ｄ変換すべき入力電圧（Ａｉｎ）、負側基準電圧（ＶｒｅｆＭ）、正側基準電圧（ＶｒｅｆＰ）のいずれかを切り替えて入力する複数のスイッチ（２１〜２５）を備えたスイッチ群（２０）と、
前記コモンラインの電位（Ｖｃ）と基準電圧（Ｖｒｅｆ）とを比較する比較部（４０）と、
前記スイッチ群の前記各スイッチを切り替えて前記入力電圧によって前記複数のコンデンサすべてを充電するサンプリング動作と、前記比較部の比較結果に応じて前記スイッチ群の前記各スイッチを順次切り替えることで前記入力電圧に相当するデジタル値を得る逐次比較動作と、を行う制御回路部（５０）と、
前記入力電圧の値が負側基準電圧判定範囲（Ａ１）であるか否か、および前記入力電圧の値が正側基準電圧判定範囲（Ａ２）であるか否かを判定し、その判定結果を前記制御回路部に出力する入力電圧判定回路部（６０）と、を備えて構成される逐次比較型ＡＤ変換器であって、
前記制御回路部は、ＭＳＢの比較動作を行う前に、前記入力電圧判定回路部から前記入力電圧が前記負側基準電圧判定範囲内であるか否か、および前記正側基準電圧判定範囲内であるか否かの判定結果を入力し、前記入力電圧が前記負側基準電圧判定範囲内である場合、前記入力電圧の前記デジタル値の最上位ビットを０に確定し、前記入力電圧が前記正側基準電圧判定範囲内である場合、前記入力電圧の前記デジタル値の最上位ビットを１に確定し、前記逐次比較動作を行う際、前記デジタル値の最上位ビットを得るための１回目の比較動作を行わずに前記デジタル値の最上位から２番目以降のビットを得るための２回目以降の比較動作を行うようになっていることを特徴とする逐次比較型ＡＤ変換器。
【請求項２】
前記比較部は、前記コモンラインの電位と前記基準電圧とを比較する比較器（４２〜４４）と、サンプリング動作時に前記コモンラインの電位を前記基準電圧と同電位にさせるためのアナログスイッチ（ＳＷ）と、を備えており、
前記アナログスイッチは、ＣＭＯＳトランジスタで構成されていることを特徴とする請求項１に記載の逐次比較型ＡＤ変換器。
【請求項３】
前記制御回路部は、前記サンプリング作動を行う際、前記入力電圧が前記負側基準電圧判定範囲外、かつ、前記正側基準順電圧判定範囲外である場合、前記逐次比較動作を行う際に、前記１回目の比較動作および前記２回目以降の比較動作を行うようになっていることを特徴とする請求項１または２に記載の逐次比較型ＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較型ＡＤ変換器に関する。
【背景技術】
【０００２】
従来より、コンデンサアレイを備えた逐次比較型ＡＤコンバータにおいて、コンデンサアレイの電荷抜けを防止するものが、例えば特許文献１で提案されている。具体的に、特許文献１では、それぞれ重み付けされた複数のコンデンサで構成されるコンデンサアレイと、コンデンサアレイの各コンデンサにアナログ信号、正側基準電位（Ｖｄｄ）、負側基準電位（ＧＮＤ）のいずれかを選択して印加するためのスイッチ群と、スイッチ群の各スイッチを所定のタイミングで動作させる制御回路と、比較器と、コンデンサアレイの共通端子に基準電位を印加するＮｃｈトランジスタのみで構成されるアナログスイッチと、を備えて構成される逐次比較型ＡＤコンバータが提案されている。
【０００３】
このような逐次比較型ＡＤコンバータでは、制御回路によって、アナログ信号のサンプリング時にアナログスイッチをＯＮさせてコンデンサアレイの各コンデンサの共通端子に基準電位を印加し、スイッチ群を動作させて全コンデンサにアナログ信号に相当する電荷をコンデンサに蓄え、逐次比較時にスイッチをＯＦＦすると共にスイッチ群を動作させて各コンデンサに正側基準電位または負側基準電位をそれぞれ印加する。そして、スイッチ群の動作に応じて、コンデンサアレイの共通端子と基準電位とが比較器で順次比較され、その結果がデジタルデータとして得られるようになっている。
【０００４】
このとき、逐次比較の最初のシーケンス時、すなわちデータ列（デジタル値）の最上位ビット（ＭＳＢ）を得る際に、コンデンサアレイの全容量値を二分割したコンデンサを先に正側基準電位に接続し、次に残りのコンデンサの半分を負側基準電位に接続して１回目の比較動作を行う。コンデンサアレイの共通端子が基準電位より低ければ次のシーケンスに進み、高ければ残りのコンデンサを負側基準電位に接続して２回目の比較動作を行う。これにより、コンデンサアレイのスイッチ切り替え時にアナログスイッチにアンダーシュートが生じたとしても、ＮｃｈトランジスタのバックゲートのＰＮ接合がＯＮするまで電位が下がることがなくなり、アンダーシュートによる電荷抜けを防止できる。また、アナログスイッチにＮｃｈトランジスタを使用することにより、オーバーシュートが発生しても正側基準電位に対してＰＮ接合が逆方向になるため、オーバーシュートによる電荷抜けを防止できる。
【特許文献１】特開平１１−１７５４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の技術では、ＭＳＢを得るための比較動作が２回必要になっている。これにより、アナログ信号をＡ／Ｄ変換する変換時間を要するという問題が生じる。
【０００６】
また、上記従来の技術ではアナログスイッチとしてＮｃｈトランジスタを用いているが、Ａ／Ｄ変換終了時にはコンデンサアレイの共通端子電圧は基準電位に等しくなり、次サンプリング開始時には容量結合により共通端子電圧が変動してしまう。図８に示すように、変換するアナログ信号レベルにより共通端子電圧は変化するが、共通端子の電圧値が正側基準電位付近になると、ＮｃｈトランジスタのＶｇｓはＶｇｓ＝Ｖｂｓ≒Ｖｒｅｆ＝（ＶｒｅｆＰ＋ＶｒｅｆＭ）／２となり、ＶｒｅｆＰ−ＶｒｅｆＭの値が小さくなる程ＮｃｈトランジスタのＯＮ抵抗値が大きくなり、共通端子の電圧値が基準電位に安定するまでに時間がかかってしまう。このように、共通端子の電圧値が基準電位の電圧値に収束する時間が遅くなり、比較器のオフセット補正に時間を要するという問題がある。なお、ＶｇｓはＮｃｈトランジスタのゲート−ソース間電圧、Ｖｂｓはバックゲート−ソース間電圧、Ｖｒｅｆは共通端子電圧、ＶｒｅｆＰは正側基準電位、ＶｒｅｆＭは負側基準電位に相当する。
【０００７】
本発明は、上記点に鑑み、逐次比較型ＡＤ変換器において、コンデンサアレイの各コンデンサに供給した電荷の電荷抜けまたは電荷注入によるＡ／Ｄ変換誤差を低減しつつ、Ａ／Ｄ変換に要する時間を短縮することを第１の目的とし、オフセット補正に要する時間の短縮を図ることを第２の目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明は、逐次比較型ＡＤ変換器において、Ａ／Ｄ変換すべき入力電圧（Ａｉｎ）の値が負側基準電圧判定範囲（Ａ１）であるか否か、および入力電圧の値が正側基準電圧判定範囲（Ａ２）であるか否かを判定する入力電圧判定回路部を備えた構成とする。さらに、制御回路部（５０）にて、サンプリング動作を行う際、入力電圧判定回路部（６０）から判定結果を入力し、入力電圧が負側基準電圧判定範囲内である場合、入力電圧のデジタル値の最上位ビットを０に確定し、入力電圧が正側基準電圧判定範囲内である場合、入力電圧のデジタル値の最上位ビットを１に確定し、逐次比較動作を行う際、２回目以降の比較動作を行う。
【０００９】
このように、入力電圧が負側基準電位（ＶｒｅｆＭ）または正側基準電圧（ＶｒｅｆＰ）とされる各範囲内に該当する場合、１回目の比較動作を行わずにデジタル値の最上位ビットを確定し、２回目以降の比較動作によりＡ／Ｄ変換を行う。これにより、１回目の比較動作の際にコモンラインの電位Ｖｃが負側基準電位を下回るアンダーシュートや、正側基準電圧を上回るオーバーシュートを起こさないようにすることができる。したがって、コモンラインの電位Ｖｃの電荷抜け／電荷注入を防止してＡ／Ｄ変換誤差を低減しつつ、１回目の比較動作に要する時間を短縮でき、ひいてはＡ／Ｄ変換に要する時間を短縮することができる。
【００１０】
アンダーシュート／オーバーシュート共に発生しないため、比較部の入力段で使用しているスイッチは、ＣＭＯＳトランジスタで構成されるアナログスイッチ（ＳＷ）を採用することができる。
【００１１】
このように、比較器（４２）の入力部のアナログスイッチとしてＣＭＯＳトランジスタを採用することにより、サンプリング動作の際、ＣＭＯＳトランジスタのＯＮ抵抗が小さいことから早期にコモンラインの電位Ｖｃを基準電圧（Ｖｒｅｆ）に安定させることができる。サンプリング動作時には、比較器の入力を同電位にし、比較器のオフセット電圧に相当する電荷を各比較器の出力段に接続されたコンデンサに蓄える、比較器のオフセット補正動作も行っているため、初段の比較器（４２）の入力を同電位にするためのスイッチをＣＭＯＳ化する事により早期に同電位にする事が出来ると、比較器のオフセット補正の時間を短縮でき、ひいてはＡ／Ｄ変換の高速化を実現することができる。
【００１２】
制御回路部は、ＭＳＢの比較動作を行う際に、入力電圧が負側基準電圧判定範囲外、かつ、正側基準順電圧判定範囲外である場合にあっては、逐次比較動作を行う際に１回目の比較動作およびそれ以降の比較動作を行う。
【００１３】
このように、入力電圧が負側基準電圧判定範囲外、かつ、正側基準順電圧判定範囲外である場合では、入力電圧が正側基準電圧（ＶｒｅｆＰ）または負側基準電圧（ＶｒｅｆＭ）に近い値ではない。このため、逐次比較動作により１回目の比較動作を行い、これに伴ってコモンラインでアンダーシュート／オーバーシュートが起こったとしても、コモンラインの電位Ｖｃが負側基準電圧（ＶｒｅｆＭ）を下回ることや正側基準電圧（ＶｒｅｆＰ）を上回ることはないため、電荷抜け／電荷注入による誤動作を起こさずに比較動作を行うことができる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１５】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される逐次比較型ＡＤ変換器は、アナログ信号をデジタル信号に変換するものとして用いられ、例えばセンサ等で得られた物理量に応じた電圧信号をデジタル信号に変換する際などに用いられる。
【００１６】
図１は、本発明の一実施形態に係る逐次比較型ＡＤ変換器の全体回路図である。この図に示されるように、逐次比較型ＡＤ変換器Ｓ１は、コンデンサアレイ１０と、スイッチ群２０と、基準電圧発生回路部３０と、比較部４０と、制御回路部５０と、入力電圧判定回路部６０と、を備えて構成されている。
【００１７】
コンデンサアレイ１０は、１つのコンデンサの静電容量をＣとすると、静電容量Ｃが２の累乗値にて重み付けされたｎ個（本実施形態では２つの１Ｃ、２Ｃ、４Ｃ、そして８Ｃの５つ）のコンデンサ１１〜１５で構成されている。このようなコンデンサアレイ１０において、各コンデンサ１１〜１５の一端側はそれぞれ共通のコモンライン１６に接続され、他端側はそれぞれスイッチ群２０に接続されている。本実施形態では、コモンライン１６の電位をＶｃとする。
【００１８】
スイッチ群２０は、各コンデンサ１１〜１５に入力電圧Ａｉｎ、負側基準電圧ＶｒｅｆＭ（電位ＧＮＤ、すなわち０Ｖ）、正側基準電圧ＶｒｅｆＰ（電位Ｖｄｄ、本実施形態では５Ｖ）のいずれかを入力する複数のスイッチ２１〜２５を備えたものである。このスイッチ群２０の各スイッチ２１〜２５は、コンデンサアレイ１０の各コンデンサ１１〜１５それぞれに対応して設けられ、各コンデンサ１１〜１５の他端側に接続されている。本実施形態では、入力電圧Ａｉｎは入力線２６を介して、負側基準電圧ＶｒｅｆＭはＧＮＤ線２７を介して、正側基準電圧ＶｒｅｆＰは電源線２８を介してそれぞれスイッチ群２０の各スイッチ２１〜２５に入力されるようになっている。また、基準電圧発生回路部３０は、基準電圧Ｖｒｅｆを生成するものである。
【００１９】
比較部４０は、基準電圧発生回路部３０で生成された基準電圧Ｖｒｅｆと、コンデンサアレイ１０のコモンライン１６の電位Ｖｃと、を比較し、その比較結果を制御回路部５０に出力するものである。すなわち、比較部４０には、コンデンサアレイ１０のコモンライン１６の電位Ｖｃと、基準電圧発生回路部３０で生成された基準電圧Ｖｒｅｆと、がそれぞれ入力される。
【００２０】
このような比較部４０は、３つの比較器４２〜４４を備えて構成されており、各比較器４２〜４４の端子間にはコンデンサ４５〜４８が接続された状態になっている。このように比較部４０を三段の比較器４２〜４４で構成することにより、一段あたりのゲインを小さくして比較の高速化を図っている。なお、比較部４０を一段の比較器で構成しても構わない。
【００２１】
また、一段目の比較器４２の端子間には、アナログスイッチＳＷが接続されている。本実施形態では、このアナログスイッチＳＷはＣＭＯＳトランジスタで構成されており、制御回路部５０の指令に応じてオン／オフする。さらに、各比較器４２〜４４の各端子は、各スイッチ４９を介して基準線４１に接続されており、各スイッチ４９のオン／オフに応じて基準電圧Ｖｒｅｆが入力される。なお、各スイッチ４９は制御回路部５０によって制御される。
【００２２】
入力電圧判定回路部６０は、入力電圧Ａｉｎを入力すると共に、その入力電圧Ａｉｎが正側基準電位ＶｒｅｆＰ（本実施形態では５Ｖ）付近であるか否か、および負側基準電位ＶｒｅｆＭ（本実施形態では０Ｖ）付近であるか否かを判定する機能を有するものである。すなわち、入力電圧判定回路部６０は、入力電圧Ａｉｎの値が負側基準電圧判定範囲Ａ１（後述する図２参照）であるか否か、および入力電圧Ａｉｎの値が正側基準電圧判定範囲Ａ２（後述する図２参照）であるか否かを判定する。
【００２３】
図２は、入力電圧判定回路部６０の具体的な回路図を示したものであり、（ａ）は入力電圧Ａｉｎが０Ｖ付近であるか否かを判定する回路の回路図と説明図、（ｂ）は入力電圧Ａｉｎが５Ｖ付近であるか否かを判定する回路の回路図と説明図である。つまり、入力電圧判定回路部６０は、図２（ａ）、（ｂ）の各左図に示される回路を有しており、各回路に入力電圧Ａｉｎが入力されるようになっている。
【００２４】
まず、図２（ａ）に示されるように、入力電圧Ａｉｎが０Ｖ付近であるか否かを判定する回路は、電源６１（５Ｖ）とグランド６２との間に、電源６１側に電流Ｉを流す電流源６３が接続され、グランド６２側にＰｃｈＭＯＳトランジスタ６４が接続されており、電流源６３とＰｃｈＭＯＳトランジスタ６４との間の電位ＶＡがインバータ６５を介して出力される構成になっている。
【００２５】
このような構成では、入力電圧ＡｉｎがＰｃｈＭＯＳトランジスタ６４のしきい値電圧Ｖｔｈ分上げられて電位ＶＡとされる。そして、インバータ６５によって電位ＶＡがインバータ６５のしきい値電圧≒Ｖｄｄ／２（＝２．５Ｖ）と比較される。このため、図２（ａ）の右図に示されるように、入力電圧Ａｉｎが負側基準電圧判定範囲Ａ１内、すなわち０Ｖ付近であり、入力電圧Ｖｉｎが電位Ｖｔｈ上げられたとしても電位Ｖｄｄ／２を下回る場合、入力電圧Ａｉｎは０Ｖ付近であるとしてインバータ６５はＨレベルの信号を出力する。また、入力電圧Ｖｉｎが電位Ｖｔｈ上げられたことによって電位Ｖｄｄ／２を上回る場合、入力電圧Ａｉｎは０Ｖ付近ではないとしてインバータ６５はＬレベルの信号を出力する。
【００２６】
一方、図２（ｂ）に示されるように、入力電圧Ａｉｎが５Ｖ付近であるか否かを判定する回路は、電源６１とグランド６２との間に、電源６１側にＮｃｈＭＯＳトランジスタ６６が接続され、グランド６２側に電流源６７が接続されており、ＮｃｈＭＯＳトランジスタ６６と電流Ｉを流す電流源６７との間の電位ＶＢがインバータ６８を介して出力される構成になっている。この回路構成における判定は、上記と同様である。
【００２７】
すなわち、入力電圧ＡｉｎがＮｃｈＭＯＳトランジスタ６６のしきい値電圧Ｖｔｈ分下げられて電位ＶＢとされる。そして、図２（ｂ）の右図に示されるように、入力電圧Ａｉｎが正側基準電圧判定範囲Ａ２内、すなわち５Ｖ付近であり、入力電圧Ｖｉｎが電位Ｖｔｈ下げられたとしても電位Ｖｄｄ／２を上回る場合、入力電圧Ａｉｎは５Ｖ付近であるとしてインバータ６８はＬレベルの信号を出力する。また、入力電圧Ｖｉｎが電位Ｖｔｈ下げられたことによって電位Ｖｄｄ／２を下回る場合、入力電圧Ａｉｎは５Ｖ付近ではないとしてインバータ６８はＨレベルの信号を出力する。
【００２８】
上記入力電圧判定回路部６０によって得られた入力電圧Ａｉｎが０Ｖ付近であるか否かを示す信号、および入力電圧Ａｉｎが５Ｖ付近であるか否かを示す信号は制御回路部５０に出力される。
【００２９】
制御回路部５０は、ＭＳＢの比較動作を行う前のサンプリング終了時に入力電圧判定回路部６０から入力された信号が共にＨレベルの場合にＭＳＢを１に決定し、共にＬレベルの場合にＭＳＢを０に決定する機能、決定したＭＳＢに応じてスイッチ群２０の各スイッチ２１〜２５のオン／オフを制御する機能、比較部４０のアナログスイッチＳＷおよび各スイッチ４９のオン／オフを制御する機能、比較部４０から入力された信号を図示しないレジスタに格納し、入力電圧Ａｉｎのデジタル信号として出力する機能等を有するものである。
【００３０】
以上が、本実施形態に係る逐次比較型ＡＤ変換器Ｓ１の全体構成である。
【００３１】
次に、図１に示される逐次比較型ＡＤ変換器Ｓ１の作動について説明する。逐次比較型ＡＤ変換器Ｓ１は、以下の手順に従ってアナログ入力電圧Ａｉｎをデジタル信号に変換する。なお、以下の説明において、各スイッチ（スイッチ群２０の各スイッチ２１〜２５、比較部４０のアナログスイッチＳＷや各スイッチ４９）のオン／オフの制御は、制御回路部５０が行う。また、制御回路部５０に設定されたサンプリング期間に応じて外部から入力電圧ＡｉｎをＡＤ変換器Ｓ１に入力する。
【００３２】
まず、サンプリング動作を行う。具体的には、比較部４０のアナログスイッチＳＷをオンすることにより、基準電圧発生回路部３０から基準線４１を介して比較器４２の非反転入力端子に入力される基準電圧Ｖｒｅｆを比較器４２の反転入力端子に印加する。本実施形態では、基準電圧Ｖｒｅｆは、電源線２８の電位ＶｒｅｆＰ（＝Ｖｄｄ）とＧＮＤ線２７の電位ＶｒｅｆＭ（＝ＧＮＤ）間の中心の電位に設定され、例えば、電源線２８の電位が５Ｖであれば、基準電圧Ｖｒｅｆは２．５Ｖとなる。
【００３３】
また、スイッチ群２０の各スイッチ２１〜２５を切り替え、入力線２６をコンデンサアレイ１０の全コンデンサ１１〜１５に接続する。これにより、全コンデンサ１１〜１５に、入力電圧Ａｉｎと基準電圧Ｖｒｅｆとの電位差（Ａｉｎ−Ｖｒｅｆ）に相当する電荷を蓄積させる。さらに、サンプリング動作時には、比較部４０の各スイッチ４９もオンして、各比較器４２〜４４のオフセット補正も行う。なお、このオフセット補正については後で詳しく説明する。
【００３４】
上記サンプリング動作が完了した後、アナログスイッチＳＷをオフしてコンデンサアレイ１０のコモンライン１６への基準電圧Ｖｒｅｆの印加を停止する。
【００３５】
続いて、逐次比較動作を行う。具体的には、コンデンサアレイ１０において静電容量が２の累乗値にて重み付けされたｎ個（本実施形態では５個）のコンデンサ１１〜１５に対して、スイッチ群２０の各スイッチ２１〜２５をオン／オフすることにより、静電容量が最も大きいコンデンサ１５（８Ｃ）側から順に対象となるコンデンサ１１〜１５の開放端に電源線２８（電位Ｖｄｄ）を接続し、接続先が未確定のコンデンサ１１〜１５の開放端にＧＮＤ線２７（電位ＧＮＤ）を接続する。これにより、各コンデンサ１１〜１５に蓄積された電荷の再分配を行い、この状態で制御回路部５０が比較部４０から入力される出力信号（比較結果）に基づいて、コンデンサアレイ１０のコモンライン１６の電位Ｖｃが基準電圧Ｖｒｅｆに近づくように、スイッチ群２０の各スイッチ２１〜２５のオン／オフを切り替えて対象となるコンデンサ１１〜１５の接続先を電源線２８（Ｖｄｄ）およびＧＮＤ線２７（ＧＮＤ）のいずれかに確定してゆく。
【００３６】
すなわち、このような逐次比較動作の際、コンデンサアレイ１０を構成するコンデンサ総容量を２ｎ×Ｃ、電源線２８に接続されるコンデンサ１１〜１５の容量をｘ×Ｃとすると、コモンライン１６の電圧Ｖｃを次式で表すことができる。
【００３７】
（数式１）
Ｖｃ＝−（Ａｉｎ−Ｖｒｅｆ）＋Ｖｄｄ（ｘ／２ｎ）
したがって、逐次比較動作では、コモンライン１６の電圧Ｖｃが基準電圧Ｖｒｅｆよりも低く、比較部４０からの出力信号がＨレベルとなる場合では、対象となるコンデンサ１１〜１５の接続先を電源線２８に確定し、コモンライン１６の電圧Ｖｃが基準電圧Ｖｒｅｆ以上であり、かつ、比較部４０からの出力信号がＬレベルとなる場合では、対象となるコンデンサ１１〜１５の接続先をＧＮＤ線２７に確定する。
【００３８】
この逐次比較動作によってコンデンサ１１〜１５への印加電位が確定すると、電源線２８に接続されたコンデンサ１１〜１５を値「１」、ＧＮＤ線２７に接続されたコンデンサを値「０」として、最大容量（本実施形態では８Ｃ）のコンデンサ１５を最上位ビット（ＭＳＢ）、最小容量（本実施形態では基準容量１Ｃ）のコンデンサ１１を最下位ビット（ＬＳＢ）とするｎビットのデジタル値を生成し、これを入力電圧ＡｉｎのＡ／Ｄ変換値として制御回路部５０から外部に出力する。
【００３９】
上記のような逐次比較動作において、ＭＳＢの取得について詳しく説明する。上述のように、ＭＳＢ確定のための逐次比較動作時には、スイッチ群２０を介してコンデンサアレイ１０のうち８Ｃのコンデンサ１５が電源線２８（電位５Ｖ）に接続され、残りのコンデンサ１１〜１４が電源線２８（電位０Ｖ）に接続される。したがって、コンデンサアレイ１０のコモンライン１６の電圧Ｖｃは、数式１に基づいて次式のように得られる。
【００４０】
（数式２）
Ｖｃ＝−（Ａｉｎ−Ｖｒｅｆ）＋Ｖｄｄ（８／１６）＝−Ａｉｎ＋５
上記数式２により、入力電圧Ａｉｎが０ＶのときにＶｃ＝５Ｖとなり、入力電圧Ａｉｎが５ＶのときにＶｃ＝０Ｖとなる。しかしながら、実際には、ＭＳＢ確定のための逐次比較動作時に、スイッチ群２０を介して各コンデンサ１１〜１５を電源線２８またはＧＮＤ線２７に接続すると、スイッチ群２０の切り替えタイミングのずれ等によって、コモンライン１６の電圧Ｖｃが５Ｖを超えるオーバーシュートや、０Ｖを下回るアンダーシュートが発生することがある。
【００４１】
このようなアンダーシュートやオーバーシュートは、比較部４０の一段目の比較器４２の入力端子間に設けられたアナログスイッチＳＷにおいて、コンデンサアレイ１０のコモンライン１６からの電荷抜けや、電荷が誤注入（ミスチャージ）されて起こる。さらに、アンダーシュートやオーバーシュートが発生して電荷抜けまたは電荷注入が起こりやすいのは、入力電圧Ａｉｎが０Ｖ付近または５Ｖ付近、かつ、ＭＳＢ比較時である。この様子を図３に示す。
【００４２】
図３は、ＭＳＢ比較時におけるアンダーシュートまたはオーバーシュートが起こった場合のコモンライン１６の電位Ｖｃを示した図であり、サンプリング期間に入力電圧Ａｉｎであるサンプリング信号が取り込まれた際のＡ／Ｄ変換の様子が示されている。なお、図３では、入力電圧Ａｉｎが０Ｖ付近のときのＡ／Ｄ変換を実線、入力電圧Ａｉｎが５Ｖ付近のときのＡ／Ｄ変換を点線で示してある。以下、図５、図６も同様である。
【００４３】
この図に示されるように、コモンライン１６の電位Ｖｃが５Ｖの場合にＡ／Ｄ変換しようとすると、その第１回目の比較時に電位Ｖｃが０Ｖを下回るアンダーシュート７１が起こる。すなわち、アナログスイッチＳＷにてコモンライン１６からの電荷抜けが生じる。また、コモンライン１６の電位Ｖｃが０Ｖの場合にＡ／Ｄ変換の第１回目の比較時に電位Ｖｃが５Ｖを上回るオーバーシュート７２が起こる。すなわち、アナログスイッチＳＷにてコモンライン１６への電荷注入が起こる。
【００４４】
しかし、２回目以降の比較動作では、オーバーシュート７２やアンダーシュート７１が起っても５Ｖ以上／０Ｖ以下にはならず、４回目の比較がなされた後、コモンライン１６の電位ＶｃがＶｄｄ／２（＝２．５Ｖ）に収束してＡ／Ｄ変換は終了する。
【００４５】
上記のように、アンダーシュート７１またはオーバーシュート７２が起こったとき、コモンライン１６からアナログスイッチＳＷを介して電荷抜け／電荷注入が発生する電流経路を図４に示す。図４（ａ）は、ＣＭＯＳトランジスタで構成されるアナログスイッチＳＷのＰｃｈＭＯＳトランジスタの概略断面図を示したものであり、図４（ｂ）は、ＮｃｈＭＯＳトランジスタの概略断面図を示したものである。
【００４６】
ＰｃｈＭＯＳトランジスタ８０は、図４（ａ）に示されるように、Ｐ型基板８１上にＮウェル８２が形成され、Ｎウェル８２の表層部に互いに離間したＰ領域８３、８４が形成されており、図示しない絶縁膜を介してゲート電極８５が形成された構成となっている。また、Ｐ領域８３、８４のうちの一方にコモンライン１６の電位Ｖｃが印加され、他方に基準電圧Ｖｒｅｆが印加される。そして、コモンライン１６の電位Ｖｃのオーバーシュート７２時では、Ｐ領域８３とＮウェル８２とで形成されるＰＮ接合に順方向にバイアスされ、電荷はコモンライン１６からＰ領域８３、Ｎウェル８２、そして電源ラインへと流れることとなる。
【００４７】
また、ＮｃｈＭＯＳトランジスタ９０は、図４（ｂ）に示されるように、Ｐ型基板９１上に互いに離間したＮ領域９２、９３が形成されており、図示しない絶縁膜を介してゲート電極９４が形成された構成となっている。また、Ｎ領域９２、９３のうちの一方にコモンライン１６の電位Ｖｃが印加され、他方に基準電圧Ｖｒｅｆが印加される。そして、コモンライン１６の電位Ｖｃのアンダーシュート７１時では、Ｎ領域９２とＰ型基板９１とでＰＮ接合が構成され、電荷はＰ型基板９１からＮ領域９２を介してコモンライン１６へと流れることとなる。
【００４８】
このように、アナログスイッチＳＷにＣＭＯＳトランジスタを用いている以上、アンダーシュート７１およびオーバーシュート７２による電荷注入や電荷抜けは避けられない。そこで、本実施形態では、図３に示されるサンプリング期間において、入力電圧判定回路部６０にて入力電圧Ａｉｎが０Ｖ付近であるか否か、５Ｖ付近であるか否か、またはどちらでもないかを事前判定する。そして、入力電圧Ａｉｎが０Ｖ付近または５Ｖ付近の場合はＭＳＢのデータを確定し、１回目の比較動作をせずに、２回目の比較動作以降の動作を行う。
【００４９】
具体的には、以下のようにして事前判定を行う。まず、サンプリング期間にサンプリング信号である入力電圧Ａｉｎを入力電圧判定回路部６０に入力する。そして、入力電圧Ａｉｎを図２（ａ）および図２（ｂ）に示される各トランジスタ６４、６６にそれぞれ入力する。
【００５０】
そして、図２（ａ）に示される回路において、入力電圧ＡｉｎをＰｃｈＭＯＳトランジスタ６４のしきい値電圧Ｖｔｈ分上げて電位ＶＡとし、インバータ６５で電位ＶＡをＶｄｄ／２（＝２．５Ｖ）と比較する。この結果、入力電圧Ｖｉｎが電位Ｖｄｄ／２を下回る場合、入力電圧Ａｉｎは負側基準電圧判定範囲Ａ１内である（０Ｖ付近である）としてインバータ６５はＨレベルの信号を出力する。また、入力電圧Ｖｉｎが電位Ｖｄｄ／２を上回る場合、入力電圧Ａｉｎは負側基準電圧判定範囲Ａ１外である（０Ｖ付近ではない）としてインバータ６５はＬレベルの信号を出力する。
【００５１】
また、図２（ｂ）に示される回路において、入力電圧ＡｉｎをＮｃｈＭＯＳトランジスタ６６のしきい値電圧Ｖｔｈ分下げて電位ＶＢとし、インバータ６８で電位ＶＡをＶｄｄ／２（＝２．５Ｖ）と比較する。この結果、入力電圧Ｖｉｎが電位Ｖｄｄ／２を上回る場合、入力電圧Ａｉｎは正側基準電圧判定範囲Ａ２内である（５Ｖ付近である）としてインバータ６８はＬレベルの信号を出力する。また、入力電圧Ｖｉｎが電位Ｖｄｄ／２を下回る場合、入力電圧Ａｉｎは正側基準電圧判定範囲Ａ２外である（５Ｖ付近ではない）としてインバータ６８はＨレベルの信号を出力する。
【００５２】
上記のようにして入力電圧判定回路部６０にて得られた信号を制御回路部５０に入力する。そして、制御回路部５０は、入力電圧判定回路部６０から入力した信号に基づき、入力電圧Ａｉｎが０Ｖ付近であるか否か、５Ｖ付近であるか否か、どちらでもないかを判定する。
【００５３】
すなわち、制御回路部５０は、図２に示される両回路から共にＨレベルの信号を入力した場合、つまり、入力電圧Ａｉｎが負側基準電圧判定範囲Ａ１内であり、かつ、正側基準電圧判定範囲Ａ２外である場合、入力電圧Ａｉｎは負側基準電圧判定範囲Ａ１内（０Ｖ付近）であると判定し、入力電圧Ａｉｎのデジタル値の最上位ビット（ＭＳＢ）を０に確定する。
【００５４】
また、制御回路部５０は、図２に示される両回路から共にＬレベルの信号を入力した場合、つまり、入力電圧Ａｉｎが正側基準電圧判定範囲Ａ２内であり、かつ、負側基準電圧判定範囲Ａ１外である場合、入力電圧Ａｉｎは基準電圧判定範囲Ａ２内（５Ｖ付近）であると判定し、入力電圧Ａｉｎのデジタル値の最上位ビット（ＭＳＢ）を１に確定する。
【００５５】
このように、入力電圧Ａｉｎが０Ｖ付近または５Ｖ付近であると判定し、ＭＳＢを確定した場合では、制御回路部５０は、スイッチ群２０の各スイッチ２１〜２５のオン／オフを制御して比較部４０にて１回目の比較動作をさせないようにすると共に、各スイッチ２１〜２５のオン／オフを切り替えて２回目以降の比較動作を行う。この様子を図５に示す。
【００５６】
図５は、入力電圧Ａｉｎが０Ｖまたは５Ｖ付近の場合において、比較動作に伴うコモンライン１６の電位Ｖｃの電圧波形を示した図である。この図に示されるように、１回目の比較動作を行わず、２回目以降の比較動作によりＡ／Ｄ変換を行う。上述のように、入力電圧Ａｉｎが０Ｖまたは５Ｖ付近の場合、制御回路部５０でＭＳＢを決定するため１回目の比較動作を行わないため、２回目の比較動作時においてスイッチ群２０の切り替えタイミングのずれ等によって生じるアンダーシュート７１またはオーバーシュート７２が０Ｖまたは５Ｖを超えることはない。つまり、コモンライン１６の電位Ｖｃの電荷抜け／電荷注入を防止することができ、ひいてはＡ／Ｄ変換誤差を低減することができる。
【００５７】
一方、制御回路部５０が、入力電圧Ａｉｎが０Ｖ付近および５Ｖ付近でないと判定した場合、すなわち、入力電圧Ａｉｎが負側基準電圧判定範囲Ａ１外、かつ、正側基準順電圧判定範囲Ａ２外である場合、ＭＳＢ確定のための１回目の逐次比較動作（電荷再分配）を行う。この様子を図６に示す。図６は、入力電圧Ａｉｎが０Ｖまたは５Ｖ付近でない場合において、比較動作に伴うコモンライン１６の電位Ｖｃの電圧波形を示した図である。
【００５８】
例えば、入力電圧Ａｉｎが１Ｖの場合、上記数式１からＶｃ＝４Ｖが得られる。すなわち、図６に示されるように、１回目の比較動作においてオーバーシュート７２が起こったとしても、電位Ｖｃが５Ｖを上回ることはない。同様に、入力電圧Ａｉｎが４Ｖの場合、数式１からＶｃ＝１Ｖが得られる。すなわち、図６に示されるように、１回目の比較動作においてアンダーシュート７１が起こったとしても、電位Ｖｃが０Ｖを下回ることはない。
【００５９】
このように、入力電圧Ａｉｎが０Ｖまたは５Ｖ付近でない場合では、１回目の比較動作を行ったとしても、オーバーシュート７２によって電位Ｖｃが５Ｖを上回ること、またはアンダーシュート７１によって０Ｖを下回ることはない。したがって、アンダーシュート７１／オーバーシュート７２が発生しても電荷抜け／電荷注入を防止することができ、ひいてはＡ／Ｄ変換誤差を低減することができる。
【００６０】
以上のようにして、入力電圧Ａｉｎの値に応じて１回目の比較動作を行うか否かを判定することにより、比較動作時に発生するアンダーシュート７１／オーバーシュート７２による電荷抜け／電荷注入を防止することができる。
【００６１】
また、図３、図５、図６に示す入力電圧Ａｉｎをサンプリングしている区間（サンプリング期間）には、比較部４０の各比較器４２〜４４のオフセット補正も行っている。オフセット補正とは、比較部４０の各比較器４２〜４４の端子間の電位を等しくした時の比較器４２〜４４の出力補正のことである。図１に示されるＡＤ変換器Ｓ１は、例えば半導体チップに半導体プロセスにより形成されると、オフセットを有した状態になっている。したがって、各比較器４２〜４４のオフセット補正が必要になっている。
【００６２】
図７は、比較部４０のアナログスイッチＳＷおよびスイッチ４９のオン／オフの状態を示した図であり、（ａ）はオフセット補正時（サンプリング動作時）、（ｂ）は比較動作時の状態を示した図である。図７（ａ）に示されるように、サンプリング期間におけるオフセット補正時では、アナログスイッチＳＷおよび各スイッチ４９をオンすることで各比較器４２〜４４の入力をショートさせる。これにより、１段目の比較器４２のオフセットに相当する電荷をコンデンサ４５、４６に保持し、２段目の比較器４３のオフセットに相当する電荷をコンデンサ４７、４８に保持する事により、各比較器４２、４３のオフセット補正を行う。こうして、サンプリング期間にオフセット補正がなされると、図７（ｂ）に示されるようにアナログスイッチＳＷおよび各スイッチ４９がオフされ、逐次比較動作がなされる。
【００６３】
上記オフセット補正時には、各比較器４２〜４４の入力端子に同一の電圧を印加する必要があるが、１段目の比較器４２の非反転入力端子は電位変動の少ない基準電圧Ｖｒｅｆに接続されているのに対し、反転入力端子は電位変動の大きい電位Ｖｃに接続されている。逐次比較動作原理から、Ａ／Ｄ変換終了後の電位Ｖｃは基準電圧Ｖｒｅｆ（＝２．５Ｖ）になっているため、５Ｖの入力電圧ＡｉｎをＡ／Ｄ変換しようとした場合、電位Ｖｃの値はサンプリング開始時にコンデンサアレイ１０の容量カップリングにより、２．５Ｖから５Ｖ付近まで上昇し、アナログスイッチＳＷを介して再び基準電圧Ｖｒｅｆ（＝２．５Ｖ）に安定する。
【００６４】
ここで、本実施形態のように、入力電圧判定回路部６０による判定結果に基づきＭＳＢ比較時の電荷再分配の有無を決定する事により、比較時のコモンライン１６の電位Ｖｃが５Ｖ以上又は０Ｖ以下になることが無くなる。このため、上述のように、アナログスイッチＳＷをＣＭＯＳトランジスタ化することが可能になり、アナログスイッチＳＷのＯＮ抵抗値を小さくすることができる。したがって、上記のように、サンプリング開始時に電位Ｖｃが２．５Ｖから５Ｖ付近まで上昇して再び２．５Ｖに安定するまでの時間を短縮することができ、サンプリング期間を短く設定することができる。
【００６５】
このように、ＣＭＯＳトランジスタによって早期に電位Ｖｃを基準電圧Ｖｒｅｆに安定させることができ、サンプリング期間の短縮、ひいてはオフセット補正に要する時間の短縮を図ることができる。以上のようにして、Ａ／Ｄ変換の高速化が可能となる。
【００６６】
以上説明したように、本実施形態では、Ａ／Ｄ変換すべき入力電圧Ａｉｎが負側基準電圧ＶｒｅｆＭ（ＧＮＤ、０Ｖ）付近であるか否か、および正側基準電圧ＶｒｅｆＰ（Ｖｄｄ、５Ｖ）付近であるか否かを判定する入力電圧判定回路部６０を備え、入力電圧ＡｉｎがＧＮＤ電位またはＶｄｄ電位付近である場合、１回目の比較動作を行わずにＭＳＢ（最上位ビット）を決定し、２回目以降の比較動作によりＡ／Ｄ変換を行うことを特徴としている。これにより、１回目の比較動作の際にコモンライン１６の電位ＶｃがＧＮＤ電位を下回るアンダーシュート７１や、Ｖｄｄ電位を上回るオーバーシュート７２を起こさないようにすることができ、コモンライン１６の電位Ｖｃの電荷抜け／電荷注入を防止することができる。したがって、コモンライン１６の電位Ｖｃの電荷抜け／電荷注入を防止してＡ／Ｄ変換誤差を低減しつつ、１回目の比較動作に要する時間を短縮でき、ひいてはＡ／Ｄ変換に要する時間を短縮することができる。
【００６７】
また、アナログスイッチＳＷとしてＣＭＯＳトランジスタを採用することにより、サンプリング動作の際、低ＯＮ抵抗のＣＭＯＳトランジスタによってコモンライン１６の電位Ｖｃを早期に基準電圧Ｖｒｅｆに安定させることができる。したがって、コモンライン１６の電位Ｖｃが基準電圧Ｖｒｅｆに収束する時間が早くなるので、比較器４２〜４４のオフセット補正の時間を短縮でき、ひいてはＡ／Ｄ変換の高速化を図ることができる。
【００６８】
（他の実施形態）
上記実施形態で示された逐次比較型ＡＤ変換器Ｓ１の構成は一例を示すものであって、上記に示されたものに限定されない。例えば、ビット数に応じてコンデンサアレイ１０のコンデンサの数やそれに対応したスイッチ群２０等を設計変更することが可能である。同様に、入力電圧判定回路部６０の回路構成も上記に限らず、他の回路構成であっても構わない。
【００６９】
上記実施形態では、制御回路部５０は、入力電圧Ａｉｎが負側基準電圧判定範囲Ａ１内であり、かつ、正側基準電圧判定範囲Ａ２外である場合、入力電圧Ａｉｎのデジタル値の最上位ビット（ＭＳＢ）を０に確定し、入力電圧Ａｉｎが正側基準電圧判定範囲Ａ２内であり、かつ、負側基準電圧判定範囲Ａ１外である場合、入力電圧Ａｉｎのデジタル値の最上位ビット（ＭＳＢ）を１に確定している。しかしながら、この判定基準は一例であり、例えば、入力電圧Ａｉｎが負側基準電圧判定範囲Ａ１内であれば、入力電圧Ａｉｎのデジタル値の最上位ビットを０に確定し、入力電圧Ａｉｎが正側基準電圧判定範囲Ａ２内であれば、入力電圧Ａｉｎのデジタル値の最上位ビットを１に確定するようにしても構わない。
【図面の簡単な説明】
【００７０】
【図１】本発明の一実施形態に係る逐次比較型ＡＤ変換器の全体回路図である。
【図２】図１に示す入力電圧判定回路部の具体的な回路図であり、（ａ）は入力電圧Ａｉｎが０Ｖ付近であるか否かを判定する回路の回路図と説明図、（ｂ）は入力電圧Ａｉｎが５Ｖ付近であるか否かを判定する回路の回路図と説明図である。
【図３】ＭＳＢ比較時におけるオーバーシュートまたはアンダーシュートが起こった場合のコンデンサアレイのコモンラインの電位Ｖｃを示した図である。
【図４】コモンラインからアナログスイッチＳＷを介して電荷抜け／電荷注入が発生する電流経路を示した図である。
【図５】入力電圧Ａｉｎが０Ｖまたは５Ｖ付近の場合において、比較動作に伴うコモンラインの電位Ｖｃの電圧波形を示した図である。
【図６】入力電圧Ａｉｎが０Ｖまたは５Ｖ付近でない場合において、比較動作に伴うコモンラインの電位Ｖｃの電圧波形を示した図である。
【図７】比較部の各スイッチのオン／オフの状態を示した図であり、（ａ）はオフセット補正時（サンプリング動作時）、（ｂ）は比較動作時の状態を示した図である。
【図８】従来技術において、比較動作に伴う共通端子電圧の電圧波形を示した図である。
【符号の説明】
【００７１】
１０…コンデンサアレイ、１１〜１５…コンデンサ、１６…コモンライン、２０…スイッチ群、２１〜２５…スイッチ、４０…比較部、４２〜４４…比較器、５０…制御回路部、６０…入力電圧判定回路部、Ａｉｎ…入力電圧、ＧＮＤ、ＶｒｅｆＭ…負側基準電圧、Ｖｄｄ、ＶｒｅｆＰ…正側基準電圧、Ｖｃ…コモンラインの電位、Ｖｒｅｆ…基準電圧、Ａ１…負側基準電圧判定範囲、Ａ２…正側基準電圧判定範囲、ＳＷ…アナログスイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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