(57)【要約】【課題】電界効果型トランジスタが形成される半導体層の結晶性の劣化を抑制しつつ、バックゲート電極によるしきい値制御性を向上させる。【解決手段】第１領域Ｒ１の半導体基板１１と第２半導体層１３との間の空洞部２０内の上下面に絶縁膜２１を形成し、絶縁膜２１が形成された空洞部２０および溝１９内に埋め込み絶縁層２２を形成するとともに、第２領域Ｒ２の半導体基板１１と第２半導体層１３との間の上下面に絶縁膜２３を形成し、第２領域Ｒ２の半導体基板１１と第２半導体層１３との間に絶縁膜２３を介して埋め込み絶縁層２４を埋め込む。【選択図】図８
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【特許請求の範囲】
【請求項１】
半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間の第１領域に埋め込まれた第１埋め込み絶縁層と、
前記半導体基板と前記半導体層との間の第２領域に埋め込まれた第２埋め込み絶縁層とを備え、
前記第１埋め込み絶縁層と前記第２埋め込み絶縁層とは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なることを特徴とする半導体装置。
【請求項２】
前記第１埋め込み絶縁層または前記第２埋め込み絶縁層はシリコン窒化膜、Ａｌを含むシリコン酸化膜、Ａｌを含むＨｆオキサイド、Ａｌを含むＺｒオキサイド、Ａｌを含まないシリコン酸化膜、Ａｌを含まないＨｆオキサイドまたはＡｌを含まないＺｒオキサイドから構成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
第１および第２絶縁層上に形成された半導体層と、
前記第１絶縁層を介して前記半導体層下に配置された第１バックゲート電極と、
前記第２絶縁層を介して前記半導体層下に配置された第２バックゲート電極と、
前記第１絶縁層上の半導体層上に形成された第１ゲート電極と、
前記第２絶縁層上の半導体層上に形成された第２ゲート電極とを備え、
第１および第２絶縁層とは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なることを特徴とする半導体装置。
【請求項４】
前記第１絶縁層または前記第２絶縁層はシリコン窒化膜、Ａｌを含むシリコン酸化膜、Ａｌを含むＨｆオキサイド、Ａｌを含むＺｒオキサイド、Ａｌを含まないシリコン酸化膜、Ａｌを含まないＨｆオキサイドまたはＡｌを含まないＺｒオキサイドから構成されることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１および第２ゲート電極と前記第１および第２バックゲート電極とをそれぞれ電気的に接続する配線層をさらに備えることを特徴とする請求項３または請求項４記載の半導体装置。
【請求項６】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させるとともに、前記第１半導体層および第２半導体層を第１および第２領域に分断する第１露出部を形成する工程と、
前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１領域の第１半導体層の一部を前記第２半導体層から露出させる第２露出部を形成する工程と、
前記第２露出部を介して前記第１領域の第１半導体層を選択的にエッチングすることにより、前記第１領域の第１半導体層が除去された第１空洞部を前記第２半導体層下に形成する工程と、
前記第１空洞部内に埋め込まれた第１埋め込み絶縁層を形成する工程と、
前記第２領域の第１半導体層の一部を前記第２半導体層から露出させる第３露出部を形成する工程と、
前記第３露出部を介して前記第２領域の第１半導体層を選択的にエッチングすることにより、前記第２領域の第１半導体層が除去された第２空洞部を前記第２半導体層下に形成する工程と、
前記第２空洞部内に埋め込まれた第２埋め込み絶縁層を形成する工程とを備え、
前記第１埋め込み絶縁層と前記第２埋め込み絶縁層とは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なることを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板上に第１半導体層を成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に成膜する工程と、
前記第１半導体層と同一の組成を持つ第３半導体層を前記第２半導体層上に成膜する工程と、
前記第２半導体層と同一の組成を持つ第４半導体層を前記第３半導体層上に成膜する工程と、
前記第１から第４半導体層を貫通して前記半導体基板を露出させるとともに、前記第１半導体層から第４半導体層を第１および第２領域に分断する第１露出部を形成する工程と、
前記第１露出部を介して前記第２および第４半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１領域の第１および第３半導体層の少なくとも一部を前記第２および第４半導体層から露出させる第２露出部を形成する工程と、
前記第２露出部を介して第１および第３半導体層を選択的にエッチングすることにより、前記第１領域の前記第１および第３半導体層がそれぞれ除去された第１および第２空洞部を形成する工程と、
前記第１および第２空洞部にそれぞれ埋め込まれた第１埋め込み絶縁層を形成する工程と、
前記第２領域の第１および第３半導体層の少なくとも一部を前記第２および第４半導体層から露出させる第３露出部を形成する工程と、
前記第３露出部を介して第１および第３半導体層を選択的にエッチングすることにより、前記第２領域の前記第１および第３半導体層がそれぞれ除去された第３および第４空洞部を形成する工程と、
前記第３および第４空洞部にそれぞれ埋め込まれた第２埋め込み絶縁層を形成する工程とを備え、
前記第１埋め込み絶縁層と前記第２埋め込み絶縁層とは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なることを特徴とする半導体装置の製造方法。
【請求項８】
前記第１または第２埋め込み絶縁層を形成する前に、Ａｌを含むアンモニア過水にて前記第２および第４半導体層の裏面側を洗浄する工程とをさらに備えることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記第１または第２埋め込み絶縁層を形成する前に、フッ酸にて前記第２および第４半導体層の裏面側を洗浄する工程とをさらに備えることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板および前記第２および第４半導体層は単結晶Ｓｉ、前記第１および第３半導体層は単結晶ＳｉＧｅであることを特徴とする請求項７から請求項９のいずれか１項記載の半導体装置の製造方法。
【請求項１１】
半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備え、
前記埋め込み絶縁層と前記ゲート絶縁膜とは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なることを特徴とする半導体装置。
【請求項１２】
前記ゲート絶縁膜はシリコン酸化膜またはシリコン酸窒化膜から構成され、前記埋め込み絶縁層はシリコン窒化膜、Ａｌを含むシリコン酸化膜、Ａｌを含むＨｆオキサイド、Ａｌを含むＺｒオキサイド、Ａｌを含まないＨｆオキサイドまたはＡｌを含まないＺｒオキサイドから構成されることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
絶縁層上に形成された半導体層と、
前記絶縁層を介して前記半導体層下に配置されたバックゲート電極と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備え、
前記絶縁層と前記ゲート絶縁膜とは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なることを特徴とする半導体装置。
【請求項１４】
前記ゲート絶縁膜はシリコン酸化膜またはシリコン酸窒化膜から構成され、前記絶縁層はシリコン窒化膜、Ａｌを含むシリコン酸化膜、Ａｌを含むＨｆオキサイド、Ａｌを含むＺｒオキサイド、Ａｌを含まないＨｆオキサイドまたはＡｌを含まないＺｒオキサイドから構成されることを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記ゲート電極と前記バックゲート電極とを電気的に接続する配線層をさらに備えることを特徴とする請求項１３または請求項１４記載の半導体装置。
【請求項１６】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、
前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる第２露出部を形成する工程と、
前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
ゲート絶縁膜を前記第２半導体層表面に形成する工程と、
前記ゲート絶縁膜を介して前記第２半導体層上に配置されたゲート電極を形成する工程とを備え、
前記埋め込み絶縁層と前記ゲート絶縁膜とは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なることを特徴とする半導体装置の製造方法。
【請求項１７】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、
前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる第２露出部を形成する工程と、
前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部の上下面に絶縁膜を形成する工程と、
前記絶縁膜にて上下が挟まれるようにして、前記空洞内に埋め込まれた、埋め込みバックゲート電極を形成する工程と、
ゲート絶縁膜を前記第２半導体層表面に形成する工程と、
前記ゲート絶縁膜を介して前記第２半導体層上に配置されたゲート電極を形成する工程とを備え、
前記絶縁層と前記ゲート絶縁膜とは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なることを特徴とする半導体装置の製造方法。
【請求項１８】
前記空洞部上下面の絶縁層を形成する前に、Ａｌを含むアンモニア過水にて前記第２および第４半導体層の裏面側を洗浄する工程とをさらに備えることを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記埋め込み絶縁層を形成する前に、フッ酸にて前記第２および第４半導体層の裏面側を洗浄する工程とをさらに備えることを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項２０】
半導体基板上に第１半導体層を成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に成膜する工程と、
前記第１半導体層と同一の組成を持つ第３半導体層を前記第２半導体層上に成膜する工程と、
前記第２半導体層と同一の組成を持つ第４半導体層を前記第３半導体層上に成膜する工程と、
前記第１から第４半導体層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、
前記半導体基板上で前記第２および第４半導体層を支持する支持体を前記第１露出部に形成する工程と、
前記支持体が形成された前記第１および第３半導体層の少なくとも一部を前記第２および第４半導体層から露出させる第２露出部を形成する工程と、
前記第２露出部を介して第１および第３半導体層を選択的にエッチングすることにより、前記第１および第３半導体層がそれぞれ除去された第１および第２空洞部を形成する工程と、
前記第１および第２空洞部にそれぞれ埋め込まれた埋め込み絶縁層を形成する工程と、
ゲート絶縁膜を前記第４半導体層表面に形成する工程と、
前記ゲート絶縁膜を介して前記第４半導体層上に配置されたゲート電極を形成する工程とを備え、
前記埋め込み絶縁層と前記ゲート絶縁膜とは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なることを特徴とする半導体装置の製造方法。
【請求項２１】
前記埋め込み絶縁層を形成する前に、Ａｌを含むアンモニア過水にて前記第２および第４半導体層の裏面側を洗浄する工程とをさらに備えることを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２２】
前記埋め込み絶縁層を形成する前に、フッ酸にて前記第２および第４半導体層の裏面側を洗浄する工程とをさらに備えることを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２３】
前記半導体基板および前記第２半導体層は単結晶Ｓｉ、前記第１半導体層は単結晶ＳｉＧｅであることを特徴とする請求項１６から請求項１９のいずれか１項記載の半導体装置の製造方法。
【請求項２４】
前記半導体基板および前記第２および第４半導体層は単結晶Ｓｉ、前記第１および第３半導体層は単結晶ＳｉＧｅであることを特徴とする請求項２０から請求項２２のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）トランジスタの裏面側に埋め込み絶縁層が形成された半導体装置に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。
また、例えば、特許文献１には、大面積の絶縁膜上に結晶性および均一性の良いシリコン薄膜を形成するために、絶縁膜上に成膜された非晶質もしくは多結晶シリコン層に紫外線ビームをパルス状に照射することにより、正方形に近い単結晶粒が碁盤の目状に配列された多結晶シリコン膜を絶縁膜上に形成し、この多結晶シリコン膜の表面をＣＭＰ（化学的機械的研磨）にて平坦化する方法が開示されている。
【特許文献１】特開平１０−２６１７９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、絶縁膜上に形成されたシリコン薄膜には、グレインバウンダリ、マイクロツイン、その他様々の微小欠陥が存在する。このため、このようなシリコン薄膜に形成された電界効果型トランジスタは、完全単結晶シリコンに形成された電界効果型トランジスタに比べて、トランジスタ特性が劣るという問題があった。
また、シリコン薄膜に形成された電界効果型トランジスタを積層する場合、電界効果型トランジスタが下層に存在する。このため、上層のシリコン薄膜が形成される下地絶縁膜の平坦性が劣化するとともに、上層のシリコン薄膜を形成する際の熱処理条件などに制約がかかり、上層のシリコン薄膜の結晶性は下層のシリコン薄膜の結晶性に比べて劣るという問題があった。
【０００４】
さらに、従来の半導体集積回路では、トランジスタの微細化に伴ってチャネル長が短くなると、サブスレショルド領域のドレイン電流の立ち上がり特性が劣化する。このため、トランジスタの低電圧動作の妨げになるとともに、オフ時のリーク電流が増加し、動作時や待機時の消費電力が増大するだけでなく、トランジスタの熱的破壊要因にもなるという問題があった。さらに、しきい値制御とパンチスルーによる短チャネル効果抑制を目的に、ＳＯＩ層ボディの不純物濃度を高くし、チャンネル領域のＳＯＩ層を薄膜化したり、あるいは、急峻なサブスレショルドを得るために、チャネル領域のＳＯＩ層を薄膜化することがある。この、ＳＯＩ薄膜化とＳＯＩ層ボディ不純物濃度の増加は、トランジスタ特性のバラツキを増大させるとともに、モビリティの劣化を招き、トランジスタのオン電流を低下させるという問題があった。
【０００５】
そこで、本発明の目的は、電界効果型トランジスタが形成される半導体層の結晶性の劣化を抑制しつつ、しきい値の高低に依らずモビリティの劣化が無く、安定したトランジスタ特性を実現したり、あるいは、バックゲート電極によるダイナミックしきい値制御性を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間の第１領域に埋め込まれた第１埋め込み絶縁層と、前記半導体基板と前記半導体層との間の第２領域に埋め込まれた第２埋め込み絶縁層とを備え、前記第１埋め込み絶縁層と前記第２埋め込み絶縁層とは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なることを特徴とする。
【０００７】
これにより、半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、しきい値の異なる電界効果型トランジスタを同一基板上に混載することを可能とする。しきい値電圧の高低にかかわらず、半導体層のドーパント濃度を低くすることができるため、しきい値の異なる電界効果型トランジスタが同一基板上に混載されている場合においても、混載した全ての電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。また、短チャネル効果の許す限り半導体層の不純物濃度を低くすることが可能となることから、半導体層を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、混載電界効果型トランジスタごとにしきい値を最適化しつつ、特性バラツキを低減させることが可能となるとともに、製造歩留まりを向上させることを可能として、コストダウンを図ることができる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、前記第１埋め込み絶縁層または前記第２埋め込み絶縁層はシリコン窒化膜、Ａｌを含むシリコン酸化膜、Ａｌを含むＨｆオキサイド、Ａｌを含むＺｒオキサイド、Ａｌを含まないシリコン酸化膜、Ａｌを含まないＨｆオキサイドまたはＡｌを含まないＺｒオキサイドから構成されることを特徴とする。
例えば、前記第１埋め込み絶縁層はシリコン窒化膜、Ａｌを含むシリコン酸化膜、Ａｌを含むＨｆオキサイドまたはＡｌを含むＺｒオキサイドから構成され、前記第２埋め込み絶縁層はＡｌを含まないシリコン酸化膜、Ａｌを含まないＨｆオキサイドまたはＡｌを含まないＺｒオキサイドから構成することができる。
【０００９】
これにより、半導体層表面のゲート絶縁膜とチャネルとの界面の平坦性を確保しつつ界面準位密度を低減することが可能となるとともに、チャンネル領域の半導体層の不純物濃度を低く抑えつつ、複数の異なるしきい値を有する電界効果型トランジスタを混載することができる。このため、キャリアモビリティーの劣化を抑制し、トランジスタ特性のバラツキを抑制しつつ、急峻なサブスレショルドを得ることができ、動作時の消費電力を低減しつつ、電界効果型トランジスタの高速化を実現することが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、第１および第２絶縁層上に形成された半導体層と、前記第１絶縁層を介して前記半導体層下に配置された第１バックゲート電極と、前記第２絶縁層を介して前記半導体層下に配置された第２バックゲート電極と、前記第１絶縁層上の半導体層上に形成された第１ゲート電極と、前記第２絶縁層上の半導体層上に形成された第２ゲート電極とを備え、第１および第２絶縁層とは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なることを特徴とする。
また、前記第１バックゲート電極と前記第２バックゲート電極とは、同一材料からなっても、異なる仕事関数を有する異なる材料から形成されても良い。更に、前記第１ゲート電極と前記第２ゲート電極とは、同一材料からなっても、異なる仕事関数を有する異なる材料から形成されても良い。
【００１１】
これにより、ゲート電極やソース／ドレインコンタクトなどの配置の制約を受けることなく、電界効果型トランジスタのアクティブ領域の電位をバックゲート電極にて制御することが可能となる。このため、製造プロセスの煩雑化を抑制しつつ、電界効果型トランジスタのしきい値をダイナッミクに制御することが可能になる。また、前記バックゲート電極と電界効果トランジスタのゲート電極を接続した場合には、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ドレイン側のチャネル端の電界を緩和することができる。このため、トランジスタの低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【００１２】
また、第１絶縁層と第２絶縁層とでは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なるように設定することにより、半導体層のボディ領域がイントリンジックまたは低濃度にドーピングで固定されている場合においても、しきい値の異なる電界効果型トランジスタを同一基板上に混載することを可能とする。このため、しきい値電圧の高低にかかわらず、半導体層のドーパント濃度を低くすることができ、しきい値の異なる電界効果型トランジスタが同一基板上に混載されている場合においても、電界効果型トランジスタの移動度を向上させ、混載している全てのトランジスタにおいてオン電流を増大させることができる。また、半導体層の不純物濃度を低くすることが可能となることから、短チャネル効果が許す限り半導体層を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、電界効果型トランジスタごとにしきい値を最適化しつつ、特性バラツキを低減させることが可能となるとともに、製造歩留まりを向上させることを可能として、コストダウンを図ることができる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、前記第１絶縁層または前記第２絶縁層はシリコン窒化膜、Ａｌを含むシリコン酸化膜、Ａｌを含むＨｆオキサイド、Ａｌを含むＺｒオキサイド、Ａｌを含まないシリコン酸化膜、Ａｌを含まないＨｆオキサイドまたはＡｌを含まないＺｒオキサイドから構成されることを特徴とする。例えば、前記第１絶縁層はシリコン窒化膜、Ａｌを含むシリコン酸化膜、Ａｌを含むＨｆオキサイドまたはＡｌを含むＺｒオキサイドにて構成され、前記第２絶縁層はＡｌを含まないシリコン酸化膜、Ａｌを含まないＨｆオキサイドまたはＡｌを含まないＺｒオキサイドにて構成できる。
【００１４】
これにより、電界効果型トランジスタのゲート膜とゲート電極を同一の材料で形成し、電界効果型トランジスタの半導体層ボディの濃度が一定であっても、第１絶縁膜上と第２絶縁膜状には、異なるしきい値を有する電界効果型トランジスタを形成できる。更に、バックゲート電極を介して低電圧にて電界効果型トランジスタのしきい値をダイナミックに個別に制御することができる。
【００１５】
また、本発明の一態様に係る半導体装置によれば、前記第１および第２ゲート電極と前記第１および第２バックゲート電極とをそれぞれ電気的に接続する配線層をさらに備えることを特徴とする。
これにより、電界効果型トランジスタのチャネル領域の裏側がゲート電極と同電位となるように制御することができ、チャネル領域ポテンシャルの支配力を向上させることができる。このため、半導体層を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、オフ時のリーク電流を減少させることを可能としつつ、特性バラツキを低減させることが可能となる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させるとともに、前記第１半導体層および第２半導体層を第１および第２領域に分断する第１露出部を形成する工程と、前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１領域の第１半導体層の一部を前記第２半導体層から露出させる第２露出部を形成する工程と、前記第２露出部を介して前記第１領域の第１半導体層を選択的にエッチングすることにより、前記第１領域の第１半導体層が除去された第１空洞部を前記第２半導体層下に形成する工程と、前記第１空洞部内に埋め込まれた第１埋め込み絶縁層を形成する工程と、前記第２領域の第１半導体層の一部を前記第２半導体層から露出させる第３露出部を形成する工程と、前記第３露出部を介して前記第２領域の第１半導体層を選択的にエッチングすることにより、前記第２領域の第１半導体層が除去された第２空洞部を前記第２半導体層下に形成する工程と、前記第２空洞部内に埋め込まれた第２埋め込み絶縁層を形成する工程とを備え、前記第１埋め込み絶縁層と前記第２埋め込み絶縁層とは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なることを特徴とする。
【００１７】
これにより、第１半導体層上に第２半導体層が積層された場合においても、第２溝を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間のエッチングレートの違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第２半導体層を半導体基板上で支持する支持体を設けることにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層が半導体基板上に脱落することを防止することができる。さらに、第１埋め込み絶縁層と第２埋め込み絶縁層とで実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なるように設定することにより、第２半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、しきい値の異なる電界効果型トランジスタを同一基板上に混載することができる。
このため、ＳＯＩ基板を用いることなく、しきい値電圧の異なる複数のＳＯＩトランジスタを第２半導体層上に形成することが可能となる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に成膜する工程と、前記第１半導体層と同一の組成を持つ第３半導体層を前記第２半導体層上に成膜する工程と、前記第２半導体層と同一の組成を持つ第４半導体層を前記第３半導体層上に成膜する工程と、前記第１から第４半導体層を貫通して前記半導体基板を露出させるとともに、前記第１半導体層から第４半導体層を第１および第２領域に分断する第１露出部を形成する工程と、前記第１露出部を介して前記第２および第４半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１領域の第１および第３半導体層の少なくとも一部を前記第２および第４半導体層から露出させる第２露出部を形成する工程と、前記第２露出部を介して第１および第３半導体層を選択的にエッチングすることにより、前記第１領域の前記第１および第３半導体層がそれぞれ除去された第１および第２空洞部を形成する工程と、前記第１および第２空洞部にそれぞれ埋め込まれた第１埋め込み絶縁層を形成する工程と、前記第２領域の第１および第３半導体層の少なくとも一部を前記第２および第４半導体層から露出させる第３露出部を形成する工程と、前記第３露出部を介して第１および第３半導体層を選択的にエッチングすることにより、前記第２領域の前記第１および第３半導体層がそれぞれ除去された第３および第４空洞部を形成する工程と、前記第３および第４空洞部にそれぞれ埋め込まれた第２埋め込み絶縁層を形成する工程とを備え、前記第１埋め込み絶縁層と前記第２埋め込み絶縁層とは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なることを特徴とする。
【００１９】
これにより、第１および第３半導体層上に第２および第４半導体層がそれぞれ積層された場合においても、第２溝を介してエッチング液またはエッチングガスを第１および第３半導体層に接触させることが可能となり、第２および第４半導体層を残したまま、第１および第３半導体層を除去することが可能となるとともに、第２および第４半導体層下の第１および第２空洞部内にそれぞれ埋め込まれた埋め込み絶縁層を形成することができる。また、第１溝に埋め込まれた支持体を形成することにより、第２および第４半導体層下に第１および第２空洞部がそれぞれ形成された場合においても、第２および第４半導体層を半導体基板上に支持することが可能となる。
【００２０】
このため、第２および第４半導体層の欠陥の発生を低減させつつ、第２および第４半導体層を埋め込み絶縁層上に配置することが可能となり、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタを第４半導体層に形成することが可能となるとともに、ＳＯＩトランジスタ下に第２半導体層からなるバックゲート電極を配置することが可能となる。
また、第１埋め込み絶縁層と第２埋め込み絶縁層とでは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なるように設定することにより、第４半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、しきい値の異なる電界効果型トランジスタを同一基板上に混載することを可能としつつ、電界効果型トランジスタのしきい値を変化させることができる。このため、しきい値電圧の高低にかかわらず、第４半導体層のドーパント濃度を低くすることができ、しきい値の異なる電界効果型トランジスタが同一基板上に混載されている場合においても、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。
【００２１】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１または第２埋め込み絶縁層を形成する前に、Ａｌを含むアンモニア過水にて前記第２および第４半導体層の裏面側を洗浄する工程とをさらに備えることを特徴とする。
これにより、埋め込み絶縁層にマイナス固定電荷を持たせることが可能となり、半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、電界効果型トランジスタのしきい値を数ボルト程度変化させることができる。
【００２２】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１または第２埋め込み絶縁層を形成する前に、フッ酸にて前記第２および第４半導体層の裏面側を洗浄する工程とをさらに備えることを特徴とする。
これにより、埋め込み絶縁層にプラス固定電荷を持たせることが可能となり、半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、電界効果型トランジスタのしきい値を変化させることができる。
【００２３】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第２および第４半導体層は単結晶Ｓｉ、前記第１および第３半導体層は単結晶ＳｉＧｅであることを特徴とする。
これにより、半導体基板、第１から第４半導体層間の格子整合をとることを可能としつつ、半導体基板、第２および第４半導体層よりも第１および第３半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２および第４半導体層を第１および第３半導体層上に形それぞれ形成することが可能となり、第２および第４半導体層の品質を損なうことなく、第２および第４半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００２４】
また、上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備え、前記埋め込み絶縁層と前記ゲート絶縁膜とは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なることを特徴とする。
【００２５】
これにより、半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、電界効果型トランジスタのしきい値を数ボルト程度変化させることができる。このため、しきい値電圧の高低にかかわらず、半導体層のドーパント濃度を低くすることができ、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。また、半導体層の不純物濃度を低くすることが可能となることから、短チャネル効果が許される限り半導体層を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、特性バラツキを低減させることが可能となるとともに、製造歩留まりを向上させることを可能として、コストダウンを図ることができる。
【００２６】
また、本発明の一態様に係る半導体装置によれば、前記ゲート絶縁膜と前記埋め込み絶縁層は、実効仕事関数あるいは固定電荷量の少なくとも一方が互いに異なり、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、Ａｌを含むシリコン酸化膜、ＡｌあるいはＹを含むＨｆオキサイドやＨｆＳｉオキサイド、ＡｌあるいはＹを含むＺｒオキサイドやＺｒＳｉオキサイド、ＡｌやＹを含まないＨｆオキサイドやＨｆＳｉオキサイド、または、ＡｌやＹを含まないＺｒオキサイドやＺｒＳｉオキサイドから構成されることを特徴とする。
【００２７】
例えば、前記ゲート絶縁膜はシリコン酸化膜またはシリコン酸窒化膜から構成され、前記埋め込み絶縁層はシリコン窒化膜、Ａｌを含むシリコン酸化膜、Ａｌを含むＨｆオキサイド、Ａｌを含むＺｒオキサイド、Ａｌを含まないＨｆオキサイドまたはＡｌを含まないＺｒオキサイドから構成された場合、ゲート絶縁膜とチャネルとの界面の平坦性を確保しつつ界面準位密度を低減することが可能となるとともに、チャンネル領域の半導体層が薄膜化された場合においても、不純物濃度を低く抑えつつ、電界効果型トランジスタのしきい値を制御することができる。このため、キャリアモビリティーの劣化を抑制し低電圧動作が可能となるとともに、トランジスタ特性のバラツキを抑制しつつ、急峻なサブスレショルドを得ることができ、動作時の消費電力を低減しつつ、電界効果型トランジスタの高速化を実現することが可能となる。
【００２８】
また、本発明の一態様に係る半導体装置によれば、絶縁層上に形成された半導体層と、前記絶縁層を介して前記半導体層下に配置されたバックゲート電極と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備え、前記絶縁層と前記ゲート絶縁膜とは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なることを特徴とする。
【００２９】
これにより、ゲート電極やソース／ドレインコンタクトなどの配置の制約を受けることなく、電界効果型トランジスタのアクティブ領域の電位をバックゲート電極にて制御することが可能となる。このため、製造プロセスの煩雑化を抑制しつつ、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ドレイン側のチャネル端の電界を緩和することができる。このため、トランジスタの低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【００３０】
また、絶縁層とゲート絶縁膜とでは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なるように設定することにより、半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、電界効果型トランジスタのしきい値を数ボルト程度変化させることができる。このため、しきい値電圧の高低にかかわらず、半導体層のドーパント濃度を低くすることができ、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。また、半導体層の不純物濃度を低くすることが可能となることから、短チャネル効果が許される限り半導体層を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、特性バラツキを低減させることが可能となるとともに、製造歩留まりを向上させることを可能として、コストダウンを図ることができる。
【００３１】
また、本発明の一態様に係る半導体装置によれば、前記ゲート絶縁膜と前記埋め込み絶縁層は、実効仕事関数あるいは固定電荷量の少なくとも一方が互いに異なり、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、Ａｌを含むシリコン酸化膜、ＡｌやＹを含むＨｆオキサイドやＨｆＳｉオキサイド、ＡｌやＹを含むＺｒオキサイドやＺｒＳｉオキサイド、ＡｌやＹを含まないＨｆオキサイドやＨｆＳｉオキサイド、または、ＡｌやＹを含まないＺｒオキサイドやＺｒＳｉオキサイドから構成されることを特徴とする。本発明の一態様に係る半導体装置によれば、前記ゲート絶縁膜はシリコン酸化膜またはシリコン酸窒化膜から構成され、前記絶縁層はシリコン窒化膜、Ａｌを含むシリコン酸化膜、Ａｌを含むＨｆオキサイド、Ａｌを含むＺｒオキサイド、Ａｌを含まないＨｆオキサイドまたはＡｌを含まないＺｒオキサイドから構成されることも可能になる。
【００３２】
これにより、ゲート絶縁膜とチャネルとの界面の平坦性を確保しつつ界面順位密度を低減することが可能となるとともに、バックゲート電極を介して低電圧にて電界効果型トランジスタのしきい値を制御することができる。このため、キャリアモビリティーの劣化を抑制し低電圧動作が可能となるとともに、トランジスタ特性のバラツキを抑制しつつ、急峻なサブスレショルドを得ることができ、動作時の消費電力を低減しつつ、電界効果型トランジスタの高速化を実現することが可能となる。
【００３３】
また、本発明の一態様に係る半導体装置によれば、前記ゲート電極と前記バックゲート電極とを電気的に接続する配線層をさらに備えることを特徴とする。
これにより、電界効果型トランジスタのチャネル領域の裏側がゲート電極と同電位となるように制御することができ、チャネル領域ポテンシャルの支配力を向上させることができる。このため、半導体層を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、オフ時のリーク電流を減少させることを可能としつつ、ＳＯＩ半導体層膜厚バラツキによる電気的特性バラツキを低減させることが可能となる。
【００３４】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる第２露出部を形成する工程と、前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、ゲート絶縁膜を前記第２半導体層表面に形成する工程と、前記ゲート絶縁膜を介して前記第２半導体層上に配置されたゲート電極を形成する工程とを備え、前記埋め込み絶縁層と前記ゲート絶縁膜とは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なることを特徴とする。
【００３５】
これにより、第１半導体層上に第２半導体層が積層された場合においても、第２溝を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間のエッチングレートの違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第２半導体層を半導体基板上で支持する支持体を設けることにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層が半導体基板上に脱落することを防止することができる。さらに、埋め込み絶縁層とゲート絶縁膜とで実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なるように設定することにより、第２半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、電界効果型トランジスタのしきい値を数ボルト程度変化させることができる。
【００３６】
このため、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、急峻なサブスレショルドを得ることが可能として、オフ時のリーク電流を減少させることが可能となることから、ＳＯＩトランジスタの低価格化を実現しつつ、ＳＯＩトランジスタの低電圧駆動化、低消費電力化および高速化を図ることができる。
【００３７】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる第２露出部を形成する工程と、前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部の上下面に絶縁膜を形成する工程と、前記絶縁膜にて上下が挟まれるようにして、前記空洞内に埋め込まれた、埋め込みバックゲート電極を形成する工程と、ゲート絶縁膜を前記第２半導体層表面に形成する工程と、前記ゲート絶縁膜を介して前記第２半導体層上に配置されたゲート電極を形成する工程とを備え、前記絶縁層と前記ゲート絶縁膜とは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なることを特徴とする。
【００３８】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記空洞部上下面の絶縁層を形成する前に、Ａｌを含むアンモニア過水にて前記第２および第４半導体層の裏面側を洗浄する工程とをさらに備える。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記埋め込み絶縁層を形成する前に、フッ酸にて前記第２および第４半導体層の裏面側を洗浄する工程とをさらに備えることを特徴とする。
【００３９】
これにより、ＳＯＩトランジスタを形成する第２半導体層下の空洞部内において、前記絶縁膜に挟まれた埋め込みバックゲート電極を形成することができる。また、前記絶縁膜と前記第２半導体層表面に形成されるゲート絶縁膜とでは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なるように設定することにより、第２半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、電界効果型トランジスタのしきい値を数ボルト程度変化させることができる。このため、しきい値電圧の高低にかかわらず、短チャネル効果が許される限り、第２半導体層のドーパント濃度を低くすることができ、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。
【００４０】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に成膜する工程と、前記第１半導体層と同一の組成を持つ第３半導体層を前記第２半導体層上に成膜する工程と、前記第２半導体層と同一の組成を持つ第４半導体層を前記第３半導体層上に成膜する工程と、前記第１から第４半導体層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、前記半導体基板上で前記第２および第４半導体層を支持する支持体を前記第１露出部に形成する工程と、前記支持体が形成された前記第１および第３半導体層の少なくとも一部を前記第２および第４半導体層から露出させる第２露出部を形成する工程と、前記第２露出部を介して第１および第３半導体層を選択的にエッチングすることにより、前記第１および第３半導体層がそれぞれ除去された第１および第２空洞部を形成する工程と、前記第１および第２空洞部にそれぞれ埋め込まれた埋め込み絶縁層を形成する工程と、ゲート絶縁膜を前記第４半導体層表面に形成する工程と、前記ゲート絶縁膜を介して前記第４半導体層上に配置されたゲート電極を形成する工程とを備え、前記埋め込み絶縁層と前記ゲート絶縁膜とは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なることを特徴とする。
【００４１】
これにより、第１および第３半導体層上に第２および第４半導体層がそれぞれ積層された場合においても、第２溝を介してエッチング液またはエッチングガスを第１および第３半導体層に接触させることが可能となり、第２および第４半導体層を残したまま、第１および第３半導体層を除去することが可能となるとともに、第２および第４半導体層下の第１および第２空洞部内にそれぞれ埋め込まれた埋め込み絶縁層を形成することができる。また、第１溝に埋め込まれた支持体を形成することにより、第２および第４半導体層下に第１および第２空洞部がそれぞれ形成された場合においても、第２および第４半導体層を半導体基板上に支持することが可能となる。
【００４２】
このため、第２および第４半導体層の欠陥の発生を低減させつつ、第２および第４半導体層を埋め込み絶縁層上に配置することが可能となり、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタを第４半導体層に形成することが可能となるとともに、ＳＯＩトランジスタ下にバックゲート電極を配置することが可能となる。
また、埋め込み絶縁層とゲート絶縁膜とでは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なるように設定することにより、第４半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、電界効果型トランジスタのしきい値を数ボルト程度変化させることができる。このため、しきい値電圧の高低にかかわらず、第４半導体層のドーパント濃度を低くすることができ、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。
【００４３】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記埋め込み絶縁層を形成する前に、Ａｌを含むアンモニア過水にて前記第２および第４半導体層の裏面側を洗浄する工程とをさらに備えることを特徴とする。
これにより、埋め込み絶縁層にマイナス固定電荷を持たせることが可能となり、半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、電界効果型トランジスタのしきい値を数ボルト程度変化させることができる。
【００４４】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記埋め込み絶縁層を形成する前に、フッ酸にて前記第２および第４半導体層の裏面側を洗浄する工程とをさらに備えることを特徴とする。
これにより、埋め込み絶縁層にプラス固定電荷を持たせることが可能となり、半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、電界効果型トランジスタのしきい値を数ボルト程度変化させることができる。
【００４５】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第２半導体層は単結晶Ｓｉ、前記第１半導体層は単結晶ＳｉＧｅであることを特徴とする。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第２および第４半導体層は単結晶Ｓｉ、前記第１および第３半導体層は単結晶ＳｉＧｅであることを特徴とする。
【００４６】
これにより、半導体基板、第１から第４半導体層間の格子整合をとることを可能としつつ、半導体基板、第２および第４半導体層よりも第１および第３半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２および第４単結晶半導体層を第１および第３単結晶半導体層上に形それぞれ形成することが可能となり、第２および第４半導体層の品質を損なうことなく、第２および第４半導体層と半導体基板との間の絶縁を図ることが可能となる。
【発明を実施するための最良の形態】
【００４７】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
（１）第１実施形態
図１（ａ）〜図８（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図８（ｂ）は、図１（ａ）〜図８（ａ）のＡ１−Ａ１´〜Ａ８−Ａ８´線でそれぞれ切断した断面図、図１（ｃ）〜図８（ｃ）は、図１（ａ）〜図８（ａ）のＢ１−Ｂ１´〜Ｂ８−Ｂ８´線でそれぞれ切断した断面図である。
【００４８】
図１において、半導体基板１１上にはエピタキシャル成長にて第１半導体層１２が形成され、第１半導体層１２上にはエピタキシャル成長にて第２半導体層１３が形成されている。なお、第１半導体層１２は、半導体基板１１および第２半導体層１３よりもエッチングレートが大きな材質を用いることができ、半導体基板１１、第１半導体層１２および第２半導体層１３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１１が単結晶Ｓｉの場合、第１半導体層１２として単結晶ＳｉＧｅ（Ｇｅ１０−５０％）、第２半導体層１３として単結晶Ｓｉを用いることが好ましい。これにより、第１半導体層１２と第２半導体層１３との間の格子整合をとることを可能としつつ、第１半導体層１２と第２半導体層１３との間の選択比を確保することができる。また、第１半導体層１２としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層１２の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層１２および第２半導体層１３の膜厚は、例えば、１〜２００ｎｍ程度とすることができる。
【００４９】
そして、第２半導体層１３の熱酸化により第２半導体層１３の表面に下地酸化膜１４を形成する。そして、ＣＶＤなどの方法により、下地酸化膜１４上の全面に酸化防止膜１５を形成する。なお、酸化防止表面保護膜１５としては、例えば、シリコン窒化膜を用いることができ、酸化防止膜としての機能のほかに、ＣＭＰ（化学的機械研磨）による平坦化プロセスのストッパー層として機能させることもできる。
【００５０】
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜１５、下地酸化膜１４、第２半導体層１３および第１半導体層１２をパターニングすることにより、半導体基板１１の一部を露出させるとともに、第２半導体層１３および第１半導体層１２を第１領域Ｒ１および第２領域Ｒ２に分断する溝１６を形成する。なお、半導体基板１１の一部を露出させる場合、半導体基板１１の表面でエッチングを止めるようにしてもよいし、半導体基板１１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、溝１６の配置位置は、第２半導体層１３の素子分離領域の一部に対応させることができる。
【００５１】
次に、図３に示すように、ＣＶＤなどの方法により半導体基板１１上の全面が覆われるようにして溝１６内に埋め込まれた支持体１８を成膜する。なお、支持体１８は、溝１６内における第１半導体層１２および第２半導体層１３の側壁にも成膜され、第２半導体層１３を半導体基板１１上で支持することができる。ここで、半導体基板１１全体を覆うように形成された支持体１８は、第２半導体層１３の撓み等を抑制して、平坦性を保ったまま第２半導体層１３を支持する必要がある。そのため、その機械的な強度を確保する意味で、最小素子分離幅より厚い膜厚にすることが好ましい。また、支持体１８の材質としては、シリコン酸化膜などの絶縁体を用いることができる。
【００５２】
次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第１領域Ｒ１の支持体１８、酸化防止膜１５、下地酸化膜１４、第２半導体層１３および第１半導体層１２をパターニングすることにより、第１領域Ｒ１の第１半導体層１２の一部を露出させる溝１９を形成する。ここで、第１領域Ｒ１の第１半導体層１２の一部を露出させる溝１９を形成する場合、第２領域Ｒ２の第１半導体層１２は支持体１８にて覆われたままにして、第２領域Ｒ２の第２半導体層１３および第１半導体層１２が露出されないようにすることができる。また、溝１９の配置位置は、第１領域Ｒ１の第２半導体層１３の素子分離領域の一部に対応させることができる。
【００５３】
なお、第１半導体層１２の一部を露出させる場合、第１半導体層１２の表面でエッチングを止めるようにしてもよいし、第１半導体層１２をオーバーエッチングして第１半導体層１２に凹部を形成するようにしてもよい。あるいは、溝１９内の第１半導体層１２を貫通させて半導体基板１１の表面を露出させるようにしてもよい。ここで、第１半導体層１２のエッチングを途中で止めることにより、溝１９内の半導体基板１１の表面が露出されることを防止することができる。このため、第１半導体層１２をエッチング除去する際に、溝１９内の半導体基板１１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝１９内の半導体基板１１のオーバーエッチングを抑制することができる。
【００５４】
次に、図５に示すように、溝１９を介してエッチングガスまたはエッチング液を第１領域Ｒ１の第１半導体層１２に接触させることにより、第１領域Ｒ１の第１半導体層１２をエッチング除去し、第１領域Ｒ１の半導体基板１１と第２半導体層１３との間に空洞部２０を形成する。
ここで、溝１６内に支持体１８を設けることにより、第１半導体層１２が除去された場合においても、第２半導体層１３を半導体基板１１上で支持することが可能となるとともに、溝１６とは別に溝１９を設けることにより、第２半導体層１３下の第１半導体層１２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層１３の品質を損なうことなく、第２半導体層１３と半導体基板１１との間の絶縁を図ることが可能となる。
【００５５】
なお、半導体基板１１および第２半導体層１３がＳｉ、第１半導体層１２がＳｉＧｅの場合、第１半導体層１２のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、半導体基板１１および第２半導体層１３のオーバーエッチングを抑制しつつ、第１半導体層１２を除去することが可能となる。また、第１半導体層１２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００５６】
また、第１半導体層１２をエッチング除去する前に、陽極酸化などの方法により第１半導体層１２を多孔質化するようにしてもよいし、第１半導体層１２にイオン注入を行うことにより、第１半導体層１２をアモルファス化するようにしてもよいし、半導体基板１１としてＰ型半導体基板を用いるようにしてもよい。これにより、第１半導体層１２のエッチングレートを増大させることが可能となり、第１半導体層１２のエッチング面積を拡大することができる。
【００５７】
次に、図６に示すように、ＣＶＤなどの方法にて半導体基板１１と第２半導体層１３との間の空洞部２０内の上下面に絶縁膜２１を形成する。さらに、絶縁膜２１が形成された空洞部２０および溝１９内にＣＶＤなどの方法にて埋め込み絶縁層２２を形成する。図６では、埋め込み絶縁層２２を形成後、半導体表面全体に蓄積した埋め込み絶縁層２２をＣＭＰ処理あるいはエッチバック処理にて除去している。
【００５８】
次に、図７に示すように、半導体基板１１上の第２領域Ｒ２についても、図４から図６と同様の処理を行うことにより、第２領域Ｒ２の半導体基板１１と第２半導体層１３との間の上下面に絶縁膜２３を形成する。そして、第２領域Ｒ２の半導体基板１１と第２半導体層１３との間に絶縁膜２３を介して埋め込み絶縁層２４を埋め込むとともに、第２領域Ｒ２の第２半導体層１３の両端部の溝に埋め込み絶縁層２４を埋め込む。ここで、絶縁膜２１、２３または埋め込み絶縁層２２、２４は、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なるように設定する。例えば、絶縁膜２１としてシリコン窒化膜、Ａｌを含むシリコン酸化膜、Ａｌを含むＨｆオキサイドまたはＡｌを含むＺｒオキサイド、絶縁膜２３としてＡｌを含まないシリコン酸化膜、Ａｌを含まないＨｆオキサイドまたはＡｌを含まないＺｒオキサイドなどを用いることができる。具体的には、絶縁膜２１としてシリコン窒化膜、埋め込み絶縁層２２、２４としてシリコン酸化膜、絶縁膜２３としてＨｆＡｌＯXを用いることができる。
【００５９】
なお、絶縁膜２１、２３および埋め込み絶縁層２２、２４の材質としては、例えば、シリコン酸化膜の他、シリコン窒化膜などを用いるようにしてもよい。あるいは、絶縁膜２１、２３および埋め込み絶縁層２２、２４の材質として、例えば、ＨｆＯ2、ＨｆＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＯＮ、ＺｒＡｌＯ、ＺｒＡｌＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ2Ｏ5、Ｙ2Ｏ3、（Ｓｒ，Ｂａ）ＴｉＯ3、ＬａＡｌＯ3、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12、Ｐｂ（Ｚｉ，Ｔｉ）Ｏ3などの誘電体を用いるようにしてもよい。
【００６０】
これにより、複数の電界効果型トランジスタのしきい値を個別に設定することを可能となる。例えば、絶縁膜２１、２３および埋め込み絶縁層２２、２４としてシリコン窒化膜を用いた場合、Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタともに、しきい値をマイナス方向にシフトさせることができる。また、絶縁膜２１、２３および埋め込み絶縁層２２、２４としてＨｆＡｌＯXを用いた場合、Ａｌ濃度の増加に伴ってＰチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタともに、しきい値をプラス方向にシフトさせることができる。
【００６１】
このため、第２半導体層１３のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、しきい値の異なる電界効果型トランジスタを同一半導体基板１１上に混載することを可能としつつ、電界効果型トランジスタのしきい値の高低に依らず、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。また、第２半導体層１３の不純物濃度を低くすることが可能となることから、第２半導体層１３を厚膜化した場合においても、急峻なサブスレショルド特性を得ることが可能となり、電界効果型トランジスタを第２半導体層１３に形成した場合においても、電界効果型トランジスタごとにしきい値を最適化しつつ、第２半導体層１３の膜厚バラツキに起因する特性バラツキを低減させることが可能となるとともに、製造歩留まりを向上させることを可能として、コストダウンを図ることができる。
【００６２】
また、電界効果型トランジスタのしきい値を制御するために、前洗浄工程により絶縁膜２１、２３および埋め込み絶縁層２２、２４にマイナスチャージまたはプラスチャージを持たせるようにしてもよい。ここで、絶縁膜２１、２３および埋め込み絶縁層２２、２４にマイナスチャージを持たせる場合、絶縁膜２１、２３および埋め込み絶縁層２２、２４を形成する前に、Ａｌを含むアンモニア過水にて第２半導体層１３の裏面側を洗浄することができる。また、絶縁膜２１、２３および埋め込み絶縁層２２、２４にプラスチャージを持たせる場合、絶縁膜２１、２３および埋め込み絶縁層２２、２４を形成する前に、フッ酸にて第２半導体層１３の裏面側を洗浄することができる。
そして、ＣＭＰまたはエッチバックなどの方法にて絶縁膜２１、２３、埋め込み絶縁膜２２、２４および支持体１８を薄膜化するとともに、酸化防止膜をストッパー層として、ＣＭＰによる平坦化を止める。続いて、下地酸化膜１４および酸化防止膜１５を除去することにより、第１領域Ｒ１および第２領域Ｒ２の第２半導体層１３の表面を露出させる。
【００６３】
次に、図８に示すように、第２半導体層１３の表面の熱酸化、ＡＬＤあるいはＣＶＤ処理を行うことにより、第１領域Ｒ１および第２領域Ｒ２の第２半導体層１３の表面にゲート絶縁膜２５ａ、２５ｂをそれぞれ形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２５ａ、２５ｂが形成された第２半導体層１３上に多結晶シリコン層、シリサイド層、あるいはメタル層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層、シリサイド層、あるいはメタル層をパターニングすることにより、ゲート絶縁膜２５ａ、２５ｂ上にゲート電極２６ａ、２６ｂをそれぞれ形成する。
【００６４】
次に、ゲート電極２６ａ、２６ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１３内にイオン注入することにより、ゲート電極２６ａ、２６ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層１３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層１３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２６ａ、２６ｂの側壁にサイドウォール２７ａ、２７ｂをそれぞれ形成する。そして、ゲート電極２６ａ、２６ｂおよびサイドウォール２７ａ、２７ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１３内にイオン注入することにより、サイドウォール２７ａ、２７ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース層２８ａ、２８ｂおよびドレイン層２９ａ、２９ｂを第２半導体層１３に形成する。
これにより、第２半導体層１３の欠陥の発生を低減させつつ、第２半導体層１３を埋め込み絶縁層２２、２４上に配置することが可能となり、コスト増を抑制した上で、しきい値の互いに異なるＳＯＩトランジスタを形成することが可能となる。
【００６５】
（２）第２実施形態
図９（ａ）〜図１６（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図９（ｂ）〜図１６（ｂ）は、図９（ａ）〜図１６（ａ）のＡ２１−Ａ２１´〜Ａ２８−Ａ２８´線でそれぞれ切断した断面図、図９（ｃ）〜図１６（ｃ）は、図９（ａ）〜図１６（ａ）のＢ２１−Ｂ２１´〜Ｂ２８−Ｂ２８´線でそれぞれ切断した断面図である。
【００６６】
図９において、半導体基板１３１上には、半導体層１５１、１３３、１５２、１３５がエピタキシャル成長にて順次積層されている。ここで、半導体層１５１、１５２は、半導体基板１３１および半導体層１３３、１３５よりもエッチングレートが大きな材質を用いることができる。特に、半導体基板１３１がＳｉの場合、半導体層１５１、１５２としてＳｉＧｅ、半導体層１３３、１３５としてＳｉを用いることが好ましい。
そして、半導体層１３５の熱酸化またはＣＶＤなどの方法により半導体層１３５の表面に下地酸化膜１５３を形成する。そして、ＣＶＤなどの方法により、下地酸化膜１５３上の全面に酸化防止膜１５４を形成する。
【００６７】
次に、図１０に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜１５４、下地酸化膜１５３、半導体層１３５、１５２、１３３、１５１をパターニングすることにより、半導体基板１３１を露出させるとともに、半導体層１３５、１５２、１３３、１５１を第１領域Ｒ１１および第２領域Ｒ１２に分断する溝１３６を所定の方向に沿って形成する。
【００６８】
次に、図１１に示すように、ＣＶＤなどの方法により、溝１３６内に埋め込まれ、半導体層１３３、１３５を半導体基板１３１上で支持する支持体１５６を半導体基板１３１上の全面に形成する。なお、支持体１５６の材質としては、シリコン酸化膜などの絶縁体を用いることができる。
次に、図１２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第１領域Ｒ１１の酸化防止膜１５４、下地酸化膜１５３、半導体層１３５、１５２、１３３、１５１をパターニングすることにより、第１領域Ｒ１１の半導体層１５１、１５２を露出させる溝１３８を溝１３６と直交する方向に沿って形成する。
【００６９】
次に、図１３に示すように、溝１３８を介してエッチング液またはエッチングガスを半導体層１５１、１５２に接触させることにより、第１領域Ｒ１１の半導体層１５１、１５２をエッチング除去し、第１領域Ｒ１１の半導体基板１３１と半導体層１３３との間に空洞部１５７ａを形成するとともに、半導体層１３３、１３５間に空洞部１５７ｂを形成する。
【００７０】
次に、図１４に示すように、ＣＶＤなどの方法にて第１領域Ｒ１１の半導体基板１３１と半導体層１３３、１３５との間の空洞部１５７ａ、１５７ｂ内の上下面に絶縁膜１５７を形成する。さらに、絶縁膜１５７が形成された空洞部１５７ａ、１５７ｂ内および溝１３８内にＣＶＤなどの方法にて埋め込み絶縁層１５８を形成する。ここで、空洞部には２つの絶縁膜で埋め込む例を示したが、１層のみでも良い。また、図１４では、空洞部の埋め込み絶縁膜１５７，１５８を形成後、半導体装置表面全体に形成された埋め込み絶縁膜１５７，１５８はＣＭＰ処理やエッチバック処理にて除去されている。
【００７１】
次に、図１５に示すように、半導体基板１３１上の第２領域Ｒ１２についても、図１２から図１４と同様の処理を行うことにより、第２領域Ｒ１２の半導体基板１３１と半導体層１３３、１３５との間の上下面に絶縁膜１５９を形成する。そして、第２領域Ｒ１２の半導体基板１３１と半導体層１３３、１３５との間に絶縁膜１５９を介して埋め込み絶縁層１６０を埋め込むとともに、第２領域Ｒ１２の半導体層１３３、１３５の両端部の溝に埋め込み絶縁層１６０を埋め込む。ここで、絶縁膜１５７、１５９または埋め込み絶縁層１５８、１６０は、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なるようにすることが好ましい。例えば、絶縁膜１５７としてシリコン窒化膜、Ａｌを含むシリコン酸化膜、Ａｌを含むＨｆオキサイドまたはＡｌを含むＺｒオキサイド、絶縁膜１５９としてＡｌを含まないシリコン酸化膜、Ａｌを含まないＨｆオキサイドまたはＡｌを含まないＺｒオキサイドなどを用いることができる。具体的には、絶縁膜１５７としてＨｆＯX、埋め込み絶縁層１５８、１６０としてシリコン酸化膜、絶縁膜１５９としてＨ
ｆＡｌＯXを用いることができる。
【００７２】
そして、ＣＭＰまたはエッチバックなどの方法を用いて絶縁膜１５７、１５９、埋め込み絶縁層１５８、１６０および支持体１５６を薄膜化するとともに、酸化防止膜１５４および下地酸化膜１５３を除去することにより、第１領域Ｒ１１および第２領域Ｒ１２の半導体層１３５の表面を露出させる。ここで、適当な元素イオンを、適当な加速エネルギーで、イオン注入し、半導体層１３３に選択的にドーパントを導入し、アニール処理にてドーパントの電気的活性化を行う。
【００７３】
次に、図１６に示すように、半導体層１３５の表面の熱酸化、ＡＬＤあるいはＣＶＤ処理を行うことにより、第１領域Ｒ１１および第２領域Ｒ１２の半導体層１３５の表面にゲート絶縁膜１６１ａ、１６１ｂをそれぞれ形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜１６１ａ、１６１ｂが形成された半導体層１３５上に多結晶シリコン層、シリサイド層、あるいはメタル層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層、シリサイド層、あるいはメタル層をパターニングすることにより、ゲート絶縁膜１６１ａ、１６１ｂ上にゲート電極１６２ａ、１６２ｂをそれぞれ形成する。次に、ゲート電極１６２ａ、１６２ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層１３５内にイオン注入することにより、ゲート電極１６２ａ、１６２ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を半導体層１３５に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された半導体層１３５上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極１６２ａ、１６２ｂの側壁にサイドウォール１６３ａ、１６３ｂをそれぞれ形成する。
【００７４】
そして、ゲート電極１６２ａ、１６２ｂをマスクとして、Ａｓ、Ｐ、Ｂ、ＢＦ2などの
不純物のイオン注入を半導体層１３５内に行うことにより、ゲート電極１６２ａ、１６２ｂをそれぞれ挟み込むように配置されたソース層１６４ａ、１６４ｂおよびドレイン層１６５ａ、１６５ｂを半導体層１３５に形成する。
これにより、半導体層１３３をバックゲート電極として用いることで、ゲート電極１４２やソースコンタクトおよびドレインコンタクトなどの配置の制約を受けることなく、電界効果型トランジスタのアクティブ領域の電位をバックゲート電極にて制御することが可能となる。このため、製造プロセスの煩雑化を抑制しつつ、バックゲート電極により、電界効果型トランジスタのしきい値をダイナミックに制御できる。また、ゲート電極とバックゲート電極を電気的に接続した場合には、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ドレイン層１６５ａ、１６５ｂ側のチャネル端の電界を緩和することができる。このため、トランジスタの低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【００７５】
（３）第３実施形態
図１７（ａ）〜図２６（ａ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す平面図、図１７（ｂ）〜図２６（ｂ）は、図１７（ａ）〜図２６（ａ）のＡ３１−Ａ３１´〜Ａ４０−Ａ４０´線でそれぞれ切断した断面図、図１７（ｃ）〜図２６（ｃ）は、図１７（ａ）〜図２６（ａ）のＢ３１−Ｂ３１´〜Ｂ４０−Ｂ４０´線でそれぞれ切断した断面図である。
【００７６】
図１７において、半導体基板２１１上にはエピタキシャル成長にて第１半導体層２１２が形成され、第１半導体層２１２上にはエピタキシャル成長にて第２半導体層２１３が形成されている。なお、第１半導体層２１２は、半導体基板２１１および第２半導体層２１３よりもエッチングレートが大きな材質を用いることができ、半導体基板２１１、第１半導体層２１２および第２半導体層２１３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板２１１がＳｉの場合、第１半導体層２１２としてＳｉＧｅ、第２半導体層２１３としてＳｉを用いることが好ましい。これにより、第１半導体層２１２と第２半導体層２１３との間の格子整合をとることを可能としつつ、第１半導体層２１２と第２半導体層２１３との間の選択比を確保することができる。
【００７７】
また、第１半導体層２１２としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層２１２の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層２１２および第２半導体層２１３の膜厚は、例えば、１〜２００ｎｍ程度とすることができる。
【００７８】
そして、第２半導体層２１３の熱酸化により第２半導体層２１３の表面に下地酸化膜２１４を形成する。そして、ＣＶＤなどの方法により、下地酸化膜２１４上の全面に酸化防止膜２１５を形成する。なお、酸化防止膜２１５としては、例えば、シリコン窒化膜を用いることができ、酸化防止膜としての機能のほかに、ＣＭＰ（化学的機械研磨）による平坦化プロセスのストッパー層として機能させることもできる。
【００７９】
次に、図１８に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜２１５、下地酸化膜２１４、第２半導体層２１３および第１半導体層２１２をパターニングすることにより、半導体基板２１１の一部を露出させる溝２１６を形成する。なお、半導体基板２１１の一部を露出させる場合、半導体基板２１１の表面でエッチングを止めるようにしてもよいし、半導体基板２１１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、溝２１６の配置位置は、第２半導体層２１３の素子分離領域の一部に対応させることができる。
【００８０】
次に、図１９に示すように、選択的エピタキシャルあるいはＣＶＤ法によりによって、第１半導体層２１２および第２半導体層２１３の側壁にキャップ層２１７を形成する。ここで、キャップ層２１７としては、シリコン膜などを用いることができる。そして、第１半導体層２１２および第２半導体層２１３の側壁にキャップ層２１７が形成された状態で、第１半導体層２１２および第２半導体層２１３の一部を熱酸化する。
【００８１】
ここで、キャップ層２１７を形成した後で、第１半導体層２１２および第２半導体層２１３の熱酸化を施すことで、第１半導体層２１２に含まれる成分が外方拡散する事を抑制しつつ、少なくとも第２半導体層２１３の側壁に界面準位の少ない半導体／酸化膜界面を形成することができる。同時に、第１半導体層２１２に含まれる成分にて周囲が汚染されることを抑制することができる。
【００８２】
次に、図２０に示すように、ＣＶＤなどの方法により半導体基板２１１上の全面が覆われるようにして溝２１６内に埋め込まれた支持体２１８を成膜する。なお、支持体２１８は、溝２１６内における第１半導体層２１２および第２半導体層２１３の側壁にも成膜され、第２半導体層２１３を半導体基板２１１上で支持することができる。ここで、半導体基板２１１全体を覆うように形成された支持体２１８は、第２半導体層２１３の撓み等を抑制して、平坦性を保ったまま第２半導体層２１３を支持する必要がある。そのため、その機械的な強度を確保する意味で、最小素子分離幅寸法以上の膜厚にすることが好ましい。また、支持体２１８の材質としては、シリコン酸化膜などの素子分離絶縁体を用いることができる。
【００８３】
次に、図２１に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体２１８、酸化防止膜２１５、下地酸化膜２１４、第２半導体層２１３および第１半導体層２１２をパターニングすることにより、第１半導体層２１２の一部を露出させる溝２１９を形成する。ここで、溝２１９の配置位置は、第２半導体層２１３の素子分離領域の一部に対応させることができる。
【００８４】
なお、第１半導体層２１２の一部を露出させる場合、第１半導体層２１２の表面でエッチングを止めるようにしてもよいし、第１半導体層２１２をオーバーエッチングして第１半導体層２１２に凹部を形成するようにしてもよい。あるいは、溝２１９内の第１半導体層２１２を貫通させて半導体基板２１１の表面を露出させるようにしてもよい。ここで、第１半導体層２１２のエッチングを途中で止めることにより、溝２１９内の半導体基板２１１の表面が露出されることを防止することができる。このため、第１半導体層２１２をエッチング除去する際に、溝２１９内の半導体基板２１１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝２１９内の半導体基板２１１のオーバーエッチングを抑制することができる。
【００８５】
次に、図２２に示すように、溝２１９を介してエッチングガスまたはエッチング液を第１半導体層２１２に接触させることにより、第１半導体層２１２をエッチング除去し、半導体基板２１１と第２半導体層２１３との間に空洞部２２０を形成する。
ここで、溝２１６内に支持体２１８を設けることにより、第１半導体層２１２が除去された場合においても、第２半導体層２１３を半導体基板２１１上で支持することが可能となるとともに、溝２１６とは別に溝２１９を設けることにより、第２半導体層２１３下の第１半導体層２１２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層２１３の品質を損なうことなく、第２半導体層２１３と半導体基板２１１との間の絶縁を図ることが可能となる。
【００８６】
なお、半導体基板２１１および第２半導体層２１３がＳｉ、第１半導体層２１２がＳｉＧｅの場合、第１半導体層２１２のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、半導体基板２１１および第２半導体層２１３のオーバーエッチングを抑制しつつ、第１半導体層２１２を除去することが可能となる。また、第１半導体層２１２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００８７】
また、第１半導体層２１２をエッチング除去する前に、陽極酸化などの方法により第１半導体層２１２を多孔質化するようにしてもよいし、第１半導体層２１２にイオン注入を行うことにより、第１半導体層２１２をアモルファス化するようにしてもよいし、半導体基板２１１としてＰ型半導体基板を用いるようにしてもよい。これにより、第１半導体層２１２のエッチングレートを増大させることが可能となり、第１半導体層２１２のエッチング面積を拡大することができる。
【００８８】
次に、図２３に示すように、ＣＶＤなどの方法にて半導体基板２１１と第２半導体層２１３との間の空洞部２２０内の上下面に絶縁膜２２１を形成する。さらに、図２４に示すように、絶縁膜２２１が形成された空洞部２２０および溝２１９内にＣＶＤなどの方法にて埋め込み絶縁層２２２を形成する。なお、絶縁膜２２１および埋め込み絶縁層２２２の材質としては、例えば、シリコン酸化膜の他、シリコン窒化膜などを用いるようにしてもよい。あるいは、絶縁膜２２１および埋め込み絶縁層２２２の材質として、例えば、ＨｆＯ2、ＨｆＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＯＮ、ＺｒＡｌＯ、ＺｒＡｌＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ2Ｏ5、Ｙ2Ｏ3、（Ｓｒ，Ｂａ）ＴｉＯ3、ＬａＡｌＯ3、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12、Ｐｂ（Ｚｉ，Ｔｉ）Ｏ3などの誘電体を用いるようにしてもよい。例えば、絶縁膜２２１としてシリコン窒化膜、埋め込み絶縁層２２２としてシリコン酸化膜を用いることができる。
【００８９】
これにより、絶縁膜２２１および埋め込み絶縁層２２２の固定電荷を制御することができ、第２半導体層２１３の裏面側から電界効果型トランジスタのしきい値を制御することができる。例えば、絶縁膜２２１および埋め込み絶縁層２２２としてシリコン窒化膜を用いた場合、Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタともに、しきい値をマイナス方向にシフトさせることができる。また、絶縁膜２２１および埋め込み絶縁層２２２としてＨｆＡｌＯXを用いた場合、Ａｌ濃度の増加に伴ってＰチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタともに、しきい値をプラス方向にシフトさせることができる。
【００９０】
このため、第２半導体層２１３のボディ領域がイントリンジックまたは低濃度にドーピングが固定されている場合においても、電界効果型トランジスタのしきい値を、前記絶縁膜２２１と埋め込み埋め込み絶縁層の固定電荷により数ボルト程度変化させることができる。このため、閾値の高低によらず、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。また、第２半導体層２１３の不純物濃度を低くすることが可能となることから、第２半導体層２１３を短チャネル効果が許す限り厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、電界効果型トランジスタを第２半導体層２１３に形成した場合においても、特性バラツキを低減させることが可能となるとともに、製造歩留まりを向上させることを可能として、コストダウンを図ることができる。
【００９１】
また、電界効果型トランジスタのしきい値を制御するために、前洗浄により絶縁膜２２１および埋め込み絶縁層２２２にマイナスチャージまたはプラスチャージを持たせるようにしてもよい。ここで、絶縁膜２２１および埋め込み絶縁層２２２にマイナスチャージを持たせる場合、絶縁膜２２１および埋め込み絶縁層２２２を形成する前に、Ａｌを含むアンモニア過水にて第２半導体層２１３の裏面側を洗浄することができる。また、絶縁膜２２１および埋め込み絶縁層２２２にプラスチャージを持たせる場合、絶縁膜２２１および埋め込み絶縁層２２２を形成する前に、フッ酸にて第２半導体層２１３の裏面側を洗浄することができる。
【００９２】
次に、図２５に示すように、ＣＭＰまたはエッチバックなどの方法にて絶縁膜２２１、埋め込み絶縁膜２２および支持体２１８を薄膜化するとともに、酸化防止膜をストッパー層として、ＣＭＰによる平坦化を止める。続いて、下地酸化膜２１４および酸化防止膜２１５を除去することにより、第２半導体層２１３の表面を露出させる。
次に、図２６に示すように、第２半導体層２１３の表面の熱酸化、ＡＬＤあるいはＣＶＤ処理を行うことにより、第２半導体層２１３の表面にゲート絶縁膜２３を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２３が形成された第２半導体層２１３上に多結晶シリコン層、シリサイド層、あるいはメタル層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層、シリサイド層、あるいはメタル層をパターニングすることにより、第２半導体層２１３上にゲート電極２２４を形成する。
【００９３】
次に、ゲート電極２２４をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層２１３内にイオン注入することにより、ゲート電極２２４の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層２１３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層２１３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２２４の側壁にサイドウォール２２５を形成する。そして、ゲート電極２２４およびサイドウォール２２５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層２１３内にイオン注入することにより、サイドウォール２２５の側方にそれぞれ配置された高濃度不純物導入層からなるソース層２２６ａおよびドレイン層２２６ｂを第２半導体層２１３に形成する。
【００９４】
次に、ＣＶＤなどの方法により、ゲート電極２２４上に層間絶縁層２３２を堆積する。そして、層間絶縁層２３２に埋め込まれ、ソース層２２６ａ、ドレイン層２２６ｂおよびゲート電極２２４にそれぞれ接続されたソースコンタクト電極２３３ａ、ドレインコンタクト電極２３３ｂおよびゲートコンタクト電極２３３ｃを層間絶縁層２３２上に形成する。
【００９５】
これにより、第２半導体層２１３の欠陥の発生を低減させつつ、第２半導体層２１３を絶縁膜２２１上に配置することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となる。
なお、埋め込み絶縁層２２２とゲート絶縁膜２２４とは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なるようにすることが好ましい。例えば、ゲート絶縁膜２２４としてシリコン酸化膜またはシリコン酸窒化膜、埋め込み絶縁層２２２としてシリコン窒化膜、Ａｌを含むシリコン酸化膜、Ａｌを含むＨｆオキサイド、Ａｌを含むＺｒオキサイド、Ａｌを含まないＨｆオキサイド、Ａｌを含まないＺｒオキサイドなどを用いることができる。
【００９６】
これにより、ゲート絶縁膜２２４とチャネルとの界面の平坦性を確保しつつ界面準位密度を低減することが可能となるとともに、チャンネル領域の第２半導体層２１３が薄膜化された場合においても、不純物濃度を低く抑えつつ、電界効果型トランジスタのしきい値を制御することができる。このため、キャリアモビリティーの劣化を抑制し低電圧動作が可能となるとともに、トランジスタ特性のバラツキを抑制しつつ、急峻なサブスレショルドを得ることができ、動作時の消費電力を低減しつつ、電界効果型トランジスタの高速化を実現することが可能となる。
【００９７】
（４）第４実施形態
図２７（ａ）〜図３５（ａ）は、本発明の第４実施形態に係る半導体装置の製造方法を示す平面図、図２７（ｂ）〜図３５（ｂ）は、図２７（ａ）〜図３５（ａ）のＡ４１−Ａ４１´〜Ａ４９−Ａ４９´線でそれぞれ切断した断面図、図２７（ｃ）〜図３５（ｃ）は、図２７（ａ）〜図３５（ａ）のＢ４１−Ｂ４１´〜Ｂ４９−Ｂ４９´線でそれぞれ切断した断面図である。
【００９８】
図２７において、半導体基板３３１上には、半導体層３５１、３３３、３５２、３３５がエピタキシャル成長にて順次積層されている。ここで、半導体層３５１、３５２は、半導体基板３３１および半導体層３３３、３３５よりもエッチングレートが大きな材質を用いることができる。特に、半導体基板３３１がＳｉの場合、半導体層３５１、３５２としてＳｉＧｅ、半導体層３３３、３３５としてＳｉを用いることが好ましい。
そして、半導体層３３５の熱酸化またはＣＶＤなどの方法により半導体層３３５の表面に下地酸化膜３５３を形成する。そして、ＣＶＤなどの方法により、下地酸化膜３５３上の全面に酸化防止表面保護膜３５４を形成する。
【００９９】
次に、図２８に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜３５４、下地酸化膜３５３、半導体層３３５、３５２、３３３、３５１をパターニングすることにより、半導体基板３３１を露出させる溝３３６を所定の方向に沿って形成する。さらに、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜３５４、下地酸化膜３５３、半導体層３３５、３５２をパターニングすることにより、溝３３６と重なるように配置された溝３３６よりも幅が広く、半導体層３３３を露出する溝３３７を形成する。
【０１００】
次に、図２９に示すように、ＣＶＤなどの方法により、溝３３６、３３７内に埋め込まれ、半導体層３３３、３３５を半導体基板３３１上で支持する支持体３５６を半導体基板３３１上の全面に形成する。なお、支持体３５６の材質としては、シリコン酸化膜などの絶縁体を用いることができる。
次に、図３０に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜３５４、下地酸化膜３５３、半導体層３３５、３５２、３３３、３５１をパターニングすることにより、半導体基板３３１を露出させる溝３３８を溝３３６と直交する方向に沿って形成する。
【０１０１】
次に、図３１に示すように、溝３３８を介してエッチング液またはエッチングガスを半導体層３５１、３５２に接触させることにより、半導体層３５１、３５２をエッチング除去し、半導体基板３３１と半導体層３３３との間に空洞部３５７ａを形成するとともに、半導体層３３３、３３５間に空洞部３５７ｂを形成する。
次に、図３２に示すように、熱酸化あるいはＣＶＤなどの方法にて半導体基板３３１と半導体層３３３、３３５との間の空洞部３５７ａ、３５７ｂ内の上下面に絶縁膜３３４を形成する。さらに、図３３に示すように、絶縁膜３３４が形成された空洞部３５７ａ、３５７ｂ内および溝３３８内にＣＶＤなどの方法にて埋め込み絶縁層３４５を形成する。ここで、適当な元素イオンを、適当なエネルギーにより、イオン注入処理し、選択的に半導体層３３３にドーパントを導入、アニール処理にて、ドーパントを電気的に活性化する。
【０１０２】
次に、図３４に示すように、ＣＭＰまたはエッチバックなどの方法を用いて絶縁膜３３４、埋め込み絶縁層３４５および支持体３５６を薄膜化するとともに、酸化防止膜３５４および下地酸化膜３５３を除去することにより、半導体層３３５の表面を露出させる。前記図３３で行うイオン注入処理は、図３３の代わりに、図３４において行うこともできる。
【０１０３】
次に、図３５に示すように、半導体層３３５の表面の熱酸化、ＡＬＤあるいはＣＶＤ処理を行うことにより、半導体層３３５の表面にゲート絶縁膜３４１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜３４１が形成された半導体層３３５上に多結晶シリコン層、シリサイド層、あるいはメタル層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層、シリサイド層、あるいはメタル層をパターニングすることにより、半導体層３３５上にゲート電極３４２を形成する。
【０１０４】
そして、ゲート電極３４２をマスクとして、Ａｓ、Ｐ、Ｂ、ＢＦ2などの不純物のイオ
ン注入ＩＰ２を半導体層３３５内に行うことにより、ゲート電極３４２を挟み込むように配置されたソース層３４３ａおよびドレイン層３４３ｂを半導体層３３５に形成する。
続いて、ＣＶＤなどの方法により、ゲート電極３４２上に層間絶縁層３４４を堆積する。そして、層間絶縁層３４４および支持体３５６に埋め込まれ、半導体層３３３に接続されたバックゲートゲートコンタクト電極３４５ａを層間絶縁層３４４上に形成するとともに、層間絶縁層３４４に埋め込まれ、ソース層３４３ａおよびドレイン層３４３ｂにそれぞれ接続されたソースコンタクト電極３４６ａおよびドレインコンタクト電極３４６ｂを層間絶縁層３４４上に形成する。
【０１０５】
これにより、半導体層３３３をバックゲート電極として用いることで、ゲート電極３４２やソースコンタクト電極３４６ａおよびドレインコンタクト電極３４６ｂなどの配置の制約を受けることなく、電界効果型トランジスタのアクティブ領域の電位をバックゲート電極にて制御することが可能となる。このため、製造プロセスの煩雑化を抑制しつつ、電界効果型トランシタの閾値をダイナミックに制御できるようになる。また、ゲート電極３４２とバックゲート電極３３３を接続した場合には、サブスレッショルド領域のドレイン電流の立ち上がり特性を急峻にできる。このため、トランジスタの低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【０１０６】
なお、埋め込み絶縁層３４５とゲート絶縁膜３４１とは、実効仕事関数または固定電荷量の少なくともいずれか一方が互いに異なるようにすることが好ましい。例えば、ゲート絶縁膜３４１としてシリコン酸化膜またはシリコン酸窒化膜、埋め込み絶縁層３４５としてシリコン窒化膜、Ａｌを含むシリコン酸化膜、Ａｌを含むＨｆオキサイド、Ａｌを含むＺｒオキサイド、Ａｌを含まないＨｆオキサイド、Ａｌを含まないＺｒオキサイドなどを用いることができる。
【０１０７】
これにより、半導体層３３５のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、ゲート絶縁膜３４１と埋め込み絶縁層３４５の組み合わせにより電界効果型トランジスタのしきい値を数ボルト程度変化させることができる。このため、しきい値電圧の高低にかかわらず、半導体層３３５のドーパント濃度を低くすることができ、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。また、半導体層３３５の不純物濃度を低くすることが可能となることから、短チャネル効果が許される範囲で、半導体層３３５を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、特性バラツキを低減させることが可能となるとともに、製造歩留まりを向上させることを可能として、コストダウンを図ることができる。
【図面の簡単な説明】
【０１０８】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１３】本発明の第２実施形態の半導体装置の製造方法を示す図。
【図１４】本発明の第２実施形態の半導体装置の製造方法を示す図。
【図１５】本発明の第２実施形態の半導体装置の製造方法を示す図。
【図１６】本発明の第２実施形態の半導体装置の製造方法を示す図。
【図１７】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１８】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１９】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２０】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２１】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２２】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２３】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２４】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２５】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２６】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２７】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図２８】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図２９】本発明の第４実施形態の半導体装置の製造方法を示す図。
【図３０】本発明の第４実施形態の半導体装置の製造方法を示す図。
【図３１】本発明の第４実施形態の半導体装置の製造方法を示す図。
【図３２】本発明の第４実施形態の半導体装置の製造方法を示す図。
【図３３】本発明の第４実施形態の半導体装置の製造方法を示す図。
【図３４】本発明の第４実施形態の半導体装置の製造方法を示す図。
【図３５】本発明の第４実施形態の半導体装置の製造方法を示す図。
【符号の説明】
【０１０９】
Ｒ１、Ｒ１１  第１領域、Ｒ２、Ｒ１２  第２領域、１１、１３１  半導体基板、１２
第１半導体層、１３  第２半導体層、１４、１５３  下地酸化膜、１５、１５４  酸化防止膜、１６、１９、１３６、１３７、１３８  溝、１７  キャップ層、１８、１５６  支持体、２０、１５７ａ、１５７ｂ  空洞部、２１、２３、１５７、１５９  絶縁膜、２２、２４、１５８、１６０  埋め込み絶縁層、２５ａ、２５ｂ、１６１ａ、１６１ｂ  ゲート絶縁膜、２６ａ、２６ｂ、１４２、１６２ａ、１６２ｂ  ゲート電極、２７ａ、２７ｂ、１６３ａ、１６３ｂ  サイドウォール、２８ａ、２８ｂ、１４３ａ、１６４ａ、１６４ｂ  ソース層、２９ａ、２９ｂ、１４３ｂ、１６５ａ、１６５ｂ  ドレイン層、３２、１４４  層間絶縁層、１３３、１３５、１５１、１５２  半導体層、１３６、１３７、１３８  溝、
２１１、３３１  半導体基板、２１２  第１半導体層、２１３  第２半導体層、２１４、３５３  下地酸化膜、２１５、３５４  酸化防止膜、２１６、２１９、３３６、３３７、３３８  溝、２１７  キャップ層、２１８、３５６  支持体、２２０、３５７ａ、３５７ｂ  空洞部、２２１、３３４  絶縁膜、２２２、３４５  埋め込み絶縁層、２２３、３４１  ゲート絶縁膜、２２４、３４２  ゲート電極、２２５  サイドウォール、２２６ａ、３４３ａ  ソース層、２２６ｂ、３４３ｂ  ドレイン層、２３２、３４４  層間絶縁層、２３３ａ、３４６ａ  ソースコンタクト、２３３ｂ、３４６ｂ  ドレインコンタクト、２３３ｃ  ゲートコンタクト、３４５ａ  バックゲートコンタクト、３３３、３３５、３５１、３５２  半導体層、３３６、３３７、３３８  溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2007189189.tif 000007
【図６】
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【図７】
2007189189.tif 000009
【図８】
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【図９】
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【図１０】
2007189189.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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