(57)【要約】      （修正有）【課題】ドーパントがドーピングされる半導体単結晶の製造方法、特に、製造される半導体単結晶と同一の半導体材料の種結晶を使用し、坩堝内で半導体溶融体を凝固させて製造する製造方法を提供する。【解決手段】半導体単結晶１１における所望の導電率を調整するために使用されるドーパント７は、種結晶５上に形成される半導体単結晶１１の成長が開始した後、又は坩堝１の一部又は完全に坩堝の円錐な部分３又は先細部において半導体単結晶１１の凝固が終了した後、半導体溶融体９に添加される。又は、ドーパント７の一部が、事前に坩堝１に添加され、その後残りが適宜半導体溶融体９に添加される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ドーパントがドーピングされる半導体単結晶を、製造される半導体単結晶と同一の半導体材料の種結晶を使用し、坩堝内で半導体溶融体を凝固させて製造する製造方法において、
製造される半導体単結晶における所望の導電率を調整するために使用される前記ドーパントは、
（ａ）種結晶上に形成される前記半導体単結晶の成長が開始した後、又は
（ｂ）坩堝の主部と、好ましくは完全に坩堝の円錐部又は先細部とにおいて半導体単結晶の凝固が終了した後に、前記半導体溶融体に添加され、
前記ドーパントの添加が少なくとも２ステップで実施され、
第１のステップでは、事前に、すなわち（ａ）もしくは（ｂ）に先立って、前記ドーパントの一部が添加され、
第２のステップでは、（ａ）もしくは（ｂ）に従って、前記ドーパントの残りが前記半導体溶融体に添加されることを特徴とするドープ半導体単結晶の製造方法。
【請求項２】
前記第１のステップにおいて添加されるドーパントの量が、製造される半導体単結晶における所望の導電率を調整するために使用されるドーパント総量の２／３以下、好ましくは１／１０〜２／３、さらに好ましく１／５〜１／２の範囲内の量であることを特徴とする請求項１に記載の製造方法。
【請求項３】
製造される前記半導体単結晶の円錐部全体におけるドーパント濃度が最大で１×１０１８ａｔｏｍｓ／ｃｍ３、好ましくは最大で６×１０１７ａｔｏｍｓ／ｃｍ３であり、
及び／又は、製造される前記半導体単結晶の円筒部全体、または前記半導体単結晶から加工される基板ウェハにおけるドーパント濃度が、６×１０１７ａｔｏｍｓ／ｃｍ３以上、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以上であることを特徴とする請求項１に記載の製造方法。
【請求項４】
前記半導体溶融体が液体封止剤に覆われており、
製造される前記半導体単結晶の円筒部全体、または前記半導体単結晶から加工される基板ウェハにおいて、前記液体封止剤から生じる不純物の濃度が５×１０１８ａｔｏｍｓ／ｃｍ３以下であることを特徴とする請求項１に記載の製造方法。
【請求項５】
前記液体封止剤は酸化硼素であり、該酸化硼素から生じる不純物は硼素であることを特徴とする請求項４に記載の製造方法。
【請求項６】
製造される前記半導体単結晶が、化合物半導体、好ましくはＩＩＩ-Ｖ族半導体の単結晶であることを特徴とする請求項１に記載の製造方法。
【請求項７】
製造される前記単結晶が、主成分としてガリウム砒素を含むことを特徴とする請求項６に記載の製造方法。
【請求項８】
製造される前記半導体単結晶、または前記半導体単結晶から加工される基板ウェハが、高い導電率を有するｎ型あるいはｐ型、好ましくはｎ型半導体であることを特徴とする請求項１に記載の製造方法。
【請求項９】
製造される前記半導体単結晶、または前記半導体単結晶から加工される前記基板ウェハが、少なくとも２５０Ｓ／ｃｍの導電率、及び／又は最大で４×１０−３Ωｃｍの抵抗率を有することを特徴とする請求項８に記載の製造方法。
【請求項１０】
前記ドーパントが固体状態で添加されることを特徴とする請求項１に記載の製造方法。
【請求項１１】
シリコンが元素又は化学結合した状態でドーパントとして使用されることを特徴とする請求項１に記載の製造方法。
【請求項１２】
ＶＧＦ法あるいはＶＢ法によって実施されることを特徴とする請求項１に記載の製造方法。
【請求項１３】
導電率生成ドーパント濃度が少なくとも１×１０１８ａｔｏｍｓ／ｃｍ３、製造過程で生じる不純物の濃度が最大で５×１０１８ａｔｏｍｓ／ｃｍ３であるＩＩＩ-Ｖ族半導体単結晶であって、
少なくとも２５０Ｓ／ｃｍの導電率、及び／又は最大で４×１０−３Ωｃｍの抵抗率を有することを特徴とするＩＩＩ-Ｖ族半導体単結晶。
【請求項１４】
少なくとも１００ｍｍの径を有することを特徴とする請求項１３に記載のＩＩＩ-Ｖ族半導体単結晶。
【請求項１５】
前記導電率生成ドーパント濃度が１×１０１８ａｔｏｍｓ／ｃｍ３〜５×１０１９ａｔｏｍｓ／ｃｍ３、好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３〜１×１０１９ａｔｏｍｓ／ｃｍ３の範囲内にあり、
及び／又は、製造過程において生じる前記不純物の濃度が１×１０１７ａｔｏｍｓ／ｃｍ〜５×１０１８ａｔｏｍｓ／ｃｍ３、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３〜３．５×１０１８ａｔｏｍｓ／ｃｍ３の範囲内にあることを特徴とする請求項１３に記載のＩＩＩ-Ｖ族半導体単結晶。
【請求項１６】
少なくとも１００ｍｍの径を有し、導電率生成ドーパント濃度が少なくとも１．０×１０１８ａｔｏｍｓ／ｃｍ３、キャリア濃度が少なくとも１．０×１０１８ｃｍ−３であるＩＩＩ-Ｖ族半導体単結晶であって、
ＡＳＴＭのＦ７６−８６によって求められるホール移動度が、
キャリア濃度が１．０〜１．２×１０１８ｃｍ−３の場合には２．１００ｃｍ２／Ｖｓ以上であり、
キャリア濃度が１．２×１０１８ｃｍ−３〜２．０×１０１８ｃｍ−３の場合には１．９００ｃｍ２／Ｖｓ以上であることを特徴とするＩＩＩ-Ｖ族半導体単結晶。
【請求項１７】
キャリア濃度が１．３〜１．８×１０１８ｃｍ−３である場合には、前記ホール移動度が少なくとも２．１００ｃｍ２／Ｖｓであることを特徴とする請求項１６に記載のＩＩＩ-Ｖ族半導体単結晶。
【請求項１８】
前記導電率生成ドーパント濃度が少なくとも１．５×１０１８ａｔｏｍｓ／ｃｍ３であり、及び／又は、製造過程で生じる不純物が最大５×１０１８ａｔｏｍｓ／ｃｍ３の濃度で含有されることを特徴とする請求項１６に記載のＩＩＩ-Ｖ族半導体単結晶。
【請求項１９】
前記導電率生成ドーパントがシリコンであり、及び／又は、製造過程で生じる不純物が硼素であることを特徴とする請求項１３又は１６に記載のＩＩＩ-Ｖ族半導体単結晶。
【請求項２０】
ＩＩＩ-Ｖ族半導体化合物がＧａＡｓであることを特徴とする請求項１３又は１６に記載のＩＩＩ-Ｖ族半導体単結晶。
【請求項２１】
ＶＧＦ法あるいはＶＢ法によって、液体封止剤を用いて製造されることを特徴とする請求項１３又は１６に記載のＩＩＩ-Ｖ族半導体単結晶。
【請求項２２】
請求項１に記載の製造方法によって得られることを特徴とする請求項１３又は１６に記載のＩＩＩ-Ｖ族半導体単結晶。
【請求項２３】
請求項１３又は１６に記載のＩＩＩ-Ｖ族半導体単結晶より加工されることを特徴とする基板ウェハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、製造される半導体単結晶と同一の半導体材料の種結晶を使用し、坩堝内で半導体材料の溶融体を凝固させて、ドーパントがドーピングされる半導体単結晶を製造する製造方法、特に、高い導電率を有するｎ型とｐ型、殊にｎ型の化合物半導体単結晶を製造する製造方法に関する。
【背景技術】
【０００２】
半導体技術、特に半導体レーザ、輝度ダイオードと太陽電池の製造技術の種々な分野において、化合物半導体結晶又は基板ウェハが必要であり、それらの導電率は、用途ごとに決まる特定の範囲内にある。この導電率は、適切なドーパントがドーピングされることにより得られる。さらに、ドーパントを選択することにより、半導体内の電荷移送が電子又は欠陥電子により支配されるかどうかを判断できる。導電率の値は、半導体単結晶内のドーパントの濃度により求められる。
【０００３】
半導体単結晶、及び特に、化合物半導体単結晶を製造する通常の方法には、半導体溶融体を、たとえば、窒化硼素から形成される坩堝内で凝固する工程が含まれる。その工程において、半導体溶融体の揮発成分の蒸発を避けるために、半導体溶融体は、たとえば、酸化硼素（Ｂ２Ｏ３）から形成される封止剤により覆われる。坩堝は、通常、円筒形容器であり、使用状態では下端部方向へ円錐形に先細になっており、その先端に端部が閉塞された下端径を有する円筒形部が形成されている。円筒形部の下部は、種結晶を収容する。坩堝の外側に設けられる加熱エレメントにより、三次元の、好ましくは半径方向に対称の温度領域が加えられ、その領域の対称軸は、坩堝の対称軸にほぼ対応する。温度領域は、坩堝内のそれぞれの位置において、垂直成分を有する温度勾配が存在するように形成される。結晶成長プロセス中に、温度領域は、凝固／温度の等温線が、種結晶から開始して垂直方向へ移行するように変化する。凝固最前部、すなわち、結晶と半導体溶融体との間の相界面が、坩堝の全断面を通して、かつそれぞれのプロセス時間において凝固／温度の等温線から僅かだけ異なる場合、結晶成長プロセスには良好な制御性がある。
【０００４】
半導体単結晶、及び特に化合物半導体単結晶用の従来の製造方法において、ドーピングは、ドーパントを元素又は化学結合の形態で、半導体材料の溶融前後に坩堝へ添加し、ついで溶融された半導体材料の凝固により単結晶成長のプロセスを実施することによって、行われる。ＬＥＣ法に基づいてシリコンがドーピングされたＧａＡｓ単結晶についてのフォルナリ（Ｆｏｒｎａｒｉ）氏他による特定の研究（Ｊｏｕｒｎａｌｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ ６３（１９８３）、４１５−４１８）において、所望のドーピング濃度に対応するドーパントシリコンのほぼ全量が、溶融体中に対応して事前投入され（２．５ｘ１０１９ａｔｏｍｓ／ｃｍ３）、その後、少量のシリコンが、溶融体内の最大濃度の３×１０１９ａｔｏｍｓ／ｃｍ３へ徐々に達するように、引続き結晶成長中に溶融体へさらに添加される。フォルナリ（Ｆｏｒｎａｒｉ）氏他は、溶融体における固体粒子の生成の問題を解決しようとした。それらの粒子は、ＧａＡｓ溶融体の上部を流れることがあり、かくして具体的には、結晶が溶融体から引き上げられるＬＥＣ法において、結晶と溶融体との間の相界面との粒子の接触により、単結晶成長を妨害することがある。しかしながら、この現象は、ＶＧＦ法においては問題を生じない。なぜなら、結晶と溶融体との間の相界面は、溶融体上面へ接触していないからである。
【０００５】
従来方法においては、事前投入されるドーパントの量は、溶融体におけるドーパント濃度を調整するという方法で決定され、その結果、有効な分布係数が考慮されて所望の濃度で単結晶中にドーパントが混合される。高い導電率を達成するためには、多量のドーパントが溶融体に注入される。
【０００６】
封止剤として、たとえば酸化硼素融液を使用するとき、半導体溶融体は、結晶成長プロセスの全期間中、酸化硼素融液と直接接触する。使用ドーパントの酸素に対する親和性によっては、酸化硼素融液におけるドーパントの酸化、及び酸化物の溶解が部分的に生じる。それにより、ドーパントの一部分が、半導体溶融体から取り除かれる。同時に、この反応により生成される不純物（この例においては硼素）が、半導体溶融体中に混合される。かくして、調製された結晶は、かなりの濃度でこの不純物（たとえば、硼素）により汚染され、その結果、品質が低下することがある。たとえば、不純物が硼素の場合、電気的な補償欠陥が生成され、導電率の低下をもたらすことがある。
【０００７】
ＪＰ２０００−１０９４００Ａ[１]、ＪＰ２００４−２１７５０８Ａ[２]及びＪＰ１０−２７９３９８Ａ[３]において、ガリウム砒素単結晶中へのシリコン混入を均質化する方法が記載されている。単結晶の導電率の軸方向均質性は、それにより向上されることになる。その方法は、結晶成長プロセスのある時点、又は幾つかの時点で酸化硼素封止剤を攪拌することに基づいている。[２]と[３]に記載された方法において、ガリウム砒素融液に含有されるシリコンドーパントの酸化を抑制するために、ＳｉＯ２で濃縮されている酸化硼素封止剤が使用されている。シリコン、酸化硼素及びＳｉＯ２ との間の反応平衡のために、ガリウム砒素融液に対する相界面における酸化硼素の濃度が高くされている。酸化硼素の液体封止材を攪拌することにより完全に混合され、ガリウム砒素融液との界面においてＳｉＯ２ 濃度が減少する。それにより、ガリウム砒素融液に含有されるシリコンの酸化が促進され、かつガリウム砒素単結晶におけるシリコン濃度が、最終的には、その目安が無いとはいえ増加しない。しかしながら、酸化硼素によりシリコンを酸化することにより、ガリウム砒素融液とガリウム砒素単結晶における硼素不純物の濃度は増加する。
【０００８】
[１]、 [２]及び[３]に記載された方法により、ガリウム砒素単結晶中へのシリコン混入の一定の均質化が可能であるが、ガリウム砒素融液とガリウム砒素単結晶における硼素不純物の濃度は増加する。これは、生成される結晶の品質に影響するという問題がある。ＪＰ２００４−１１５３３９Ａ[４]に記載されるガリウム砒素単結晶の製造方法では、ガリウム砒素融液は、砒化硼素融液の隔離層により酸化硼素封止剤から分離される。これにより、ドーパントとして添加されたシリコンの酸化が抑制される。
【０００９】
ＵＳ２００４／０１８７７６８Ａ１は、１００ｃｍ−２未満の非常に低い転位密度を有するドープｐ型のＧａＡｓ結晶の製造方法に、他の着想を採用している。この低い転位密度は、ＧａＡｓ出発原料へ、４種類のドーパント、すなわちｐ型ドーパントであるＺｎ，ｎ型ドーパントであるＳｉ、中性原子であるＢ、及び中性原子であるＩｎを強制的に添加することにより達成されるものである。すなわち、ｐ型の高い導電率は、亜鉛のドーピングにより得られる一方、他のドーパント、Ｓｉ、Ｂ及びＩｎは、不純物硬化の効果をもたらすことになる。４種類のドーパントを意図的にドーピングする必要があるため、それによりウェハ材料の適用性は限定される。
【００１０】
ＵＳ３，４９６，１１８には、ＩＩＩ-Ｖ族半導体化合物の導電率を高める方法が記載され、この方法では、ＩＩＩ-Ｖ族半導体化合物の融液が、Ａｌ、Ｓｂ、Ｂｉ、Ｉｎ及びＰｂから選択された不純物の存在下で生成されて、添加される不純物により意図的に低下させた凝固点にて結晶が形成されるようになっている。導電性を得るための不純物であるドーピング原子が、Ｍｎ、Ｔｅ、Ｓｅ、Ｓ、Ｃｄ、Ｚｎ、Ｓｎ、Ｇｅ及びＳｉから選択されて添加される。添加される不純物の量が非常に多いことから、２元のＩＩＩ-Ｖ族単結晶のドーピングや生成についてではなく、ＩＩＩ-Ｖ族多成分融液とそれに対応する結晶（３元の、４元の）が生成されることについて述べられている。
【００１１】
【特許文献１】JP 2000-109400A
【特許文献２】JP 2004-217508A
【特許文献３】JP 10-279398A
【特許文献４】JP 2004-115339A
【特許文献５】US 2004/0187768 A1
【特許文献６】US 3,496,118
【特許文献７】KR 1019920010134 B1
【非特許文献１】フォルナリ（Ｆｏｒｎａｒｉ）氏他,  ”Ｊｏｕｒｎａｌ  ｏｆ  Ｃｒｙｓｔａｌ  Ｇｒｏｗｔｈ  ６３”，  １９８３，  ４１５−４１８
【非特許文献２】ＡＳＴＭ  Ｆ７６−８６， 「単結晶半導体において抵抗率とホール係数を測定し、かつホール移動度を求める標準試験方法」
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来の製造方法では、ドーパントにより高キャリア移動度のＩＩＩ-Ｖ族半導体単結晶を得るために、半導体溶融体の水平凝固用の容器において、たとえば、Ｂ２Ｏ３といった液体封止剤を使用しない。しかしながら、その製造原理は、通常２インチ（１インチ＝２．５４ｃｍ）又は最大で３インチまでの小径のＩＩＩ-Ｖ族半導体結晶にだけ適用できる。たとえば、ＫＲ１０１９９２００１０１３４Ｂ１のアブストラクトには、酸化硼素の封止剤を使用せず、封止された水晶アンプル内でＧａＡｓ融液の凝固が実施されるブリッジマン法が記載されている。この製造方法により製造されたＧａＡｓ単結晶は、２，０００〜４，０００ｃｍ／Ｖｓの電子移動度、及び１０１７〜１０１８ｃｍ−３のキャリア濃度を有する。
従来、半導体材料の溶融体の垂直方向に向けられる凝固に基づいて、より大きな径、特に少なくとも１００ｍｍの径が所望されるＩＩＩ-Ｖ族半導体結晶が製造される場合、たとえば、酸化硼素の封止剤を使用する必要があった。しかしながら、これにより上述の問題が生じる。
【００１３】
従来の製造方法は、高いプロセス保証、歩留まり及び品質を提供すると同時に、高い導電率を有する半導体単結晶の製造に対して効果的ではない。
【００１４】
そこで、本発明は、液体封止剤から生じる硼素のような不純物を制限することにより高い導電率を得ることができ、また、製品品質、プロセス保証及び歩留まりも同時に向上させてプロセスの経済性を改良することができるドープ半導体単結晶、特にＩＩＩ-Ｖ族半導体化合物の半導体単結晶の製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１５】
本発明の課題は、請求項１に記載の製造方法により、及び請求項１３又は１６に記載のＩＩＩ-Ｖ族化合物半導体単結晶、又は請求項２３に記載の基板ウェハにより解決される。本発明の好ましい実施態様は、従属請求項に記載される。
【００１６】
（１）請求項１に係る製造方法は、ドーパントがドーピングされる半導体単結晶を、製造される半導体単結晶と同一の半導体材料の種結晶を使用し、坩堝内で半導体溶融体を凝固させて製造する製造方法において、製造される半導体単結晶における所望の導電率を調整するために使用される前記ドーパントは、（ａ）種結晶上に形成される前記半導体単結晶の成長が開始した後、又は（ｂ）坩堝の主部と、好ましくは完全に坩堝の円錐部又は先細部とにおいて半導体単結晶の凝固が終了した後に、前記半導体溶融体に添加され、前記ドーパントの添加が少なくとも２ステップで実施され、第１のステップでは、事前に、すなわち（ａ）もしくは（ｂ）に先立って、前記ドーパントの一部が添加され、第２のステップでは、（ａ）もしくは（ｂ）に従って、前記ドーパントの残りが前記半導体溶融体に添加されることを特徴とする。
【００１７】
（２）請求項２に係る製造方法は、請求項１に記載の製造方法において、前記第１のステップにおいて添加されるドーパントの量が、製造される半導体単結晶における所望の導電率を調整するために使用されるドーパント総量の２／３以下、好ましくは１／１０〜２／３、さらに好ましく１／５〜１／２の範囲内の量であることを特徴とする。
【００１８】
（３）請求項３に係る製造方法は、請求項１に記載の製造方法において、製造される前記半導体単結晶の円錐部全体におけるドーパント濃度が最大で１×１０１８ａｔｏｍｓ／ｃｍ３、好ましくは最大で６×１０１７ａｔｏｍｓ／ｃｍ３であり、及び／又は、製造される前記半導体単結晶の円筒部全体、または前記半導体単結晶から加工される基板ウェハにおけるドーパント濃度が、６×１０１７ａｔｏｍｓ／ｃｍ３以上、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以上であることを特徴とする。
【００１９】
（４）請求項４に係る製造方法は、請求項１に記載の製造方法において、前記半導体溶融体が液体封止剤に覆われており、製造される前記半導体単結晶の円筒部全体、または前記半導体単結晶から加工される基板ウェハにおいて、前記液体封止剤から生じる不純物の濃度が５×１０１８ａｔｏｍｓ／ｃｍ３以下であることを特徴とする請求項１に記載の製造方法。
【００２０】
（５）請求項５に係る製造方法は、請求項４に記載の製造方法において、前記液体封止剤は酸化硼素であり、該酸化硼素から生じる不純物は硼素であることを特徴とする。
【００２１】
（６）請求項６に係る製造方法は、請求項１に記載の製造方法において、製造される前記半導体単結晶が、化合物半導体、好ましくはＩＩＩ-Ｖ族半導体の単結晶であることを特徴とする。
【００２２】
（７）請求項７に係る製造方法は、請求項６に記載の製造方法において、製造される前記単結晶が、主成分としてガリウム砒素を含むことを特徴とする。
【００２３】
（８）請求項８に係る製造方法は、請求項１に記載の製造方法において、製造される前記半導体単結晶、または前記半導体単結晶から加工される基板ウェハが、高い導電率を有するｎ型あるいはｐ型、好ましくはｎ型半導体であることを特徴とする。
【００２４】
（９）請求項９に係る製造方法は、請求項８に記載の製造方法において、製造される前記半導体単結晶、または前記半導体単結晶から加工される前記基板ウェハが、少なくとも２５０Ｓ／ｃｍの導電率、及び／又は最大で４×１０−３Ωｃｍの抵抗率を有することを特徴とする。
【００２５】
（１０）請求項１０に係る製造方法は、請求項１に記載の製造方法において、前記ドーパントが固体状態で添加されることを特徴とする。
【００２６】
（１１）請求項１１に係る製造方法は、請求項１に記載の製造方法において、シリコンが元素又は化学結合した状態でドーパントとして使用されることを特徴とする。
【００２７】
（１２）請求項１２に係る製造方法は、請求項１に記載の製造方法において、ＶＧＦ法あるいはＶＢ法によって実施されることを特徴とする。
【００２８】
（１３）請求項１３に係るＩＩＩ−Ｖ族半導体単結晶は、導電率生成ドーパント濃度が少なくとも１×１０１８ａｔｏｍｓ／ｃｍ３、製造過程で生じる不純物の濃度が最大で５×１０１８ａｔｏｍｓ／ｃｍ３であるＩＩＩ−Ｖ族半導体単結晶であって、少なくとも２５０Ｓ／ｃｍの導電率、及び／又は最大で４×１０−３Ωｃｍの抵抗率を有することを特徴とする。
【００２９】
（１４）請求項１４に係るＩＩＩ-Ｖ族半導体単結晶は、請求項１３に記載のＩＩＩ-Ｖ族半導体単結晶において、少なくとも１００ｍｍの径を有することを特徴とする。
【００３０】
（１５）請求項１５に係るＩＩＩ-Ｖ族半導体単結晶は、請求項１３に記載のＩＩＩ-Ｖ族半導体単結晶において、前記導電率生成ドーパント濃度が１×１０１８ａｔｏｍｓ／ｃｍ３〜５×１０１９ａｔｏｍｓ／ｃｍ３、好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３〜１×１０１９ａｔｏｍｓ／ｃｍ３の範囲内にあり、及び／又は、製造過程において生じる前記不純物の濃度が１×１０１７ａｔｏｍｓ／ｃｍ〜５×１０１８ａｔｏｍｓ／ｃｍ３、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３〜３．５×１０１８ａｔｏｍｓ／ｃｍ３の範囲内にあることを特徴とする。
【００３１】
（１６）請求項１６に係るＩＩＩ−Ｖ族半導体単結晶は、少なくとも１００ｍｍの径を有し、導電率生成ドーパント濃度が少なくとも１．０×１０１８ａｔｏｍｓ／ｃｍ３、キャリア濃度が少なくとも１．０×１０１８ｃｍ−３であるＩＩＩ-Ｖ族半導体単結晶であって、ＡＳＴＭのＦ７６−８６によって求められるホール移動度が、キャリア濃度が１．０〜１．２×１０１８ｃｍ−３の場合には２．１００ｃｍ２／Ｖｓ以上であり、キャリア濃度が１．２×１０１８ｃｍ−３〜２．０×１０１８ｃｍ−３の場合には１．９００ｃｍ２／Ｖｓ以上であることを特徴とする。
【００３２】
（１７）請求項１７に係るＩＩＩ-Ｖ族半導体単結晶は、請求項１６に記載のＩＩＩ-Ｖ族半導体単結晶において、キャリア濃度が１．３〜１．８×１０１８ｃｍ−３である場合には、前記ホール移動度が少なくとも２．１００ｃｍ２／Ｖｓであることを特徴とする。
【００３３】
（１８）請求項１８に係るＩＩＩ−Ｖ族半導体単結晶は、請求項１６に記載のＩＩＩ-Ｖ族半導体単結晶において、前記導電率生成ドーパント濃度が少なくとも１．５×１０１８ａｔｏｍｓ／ｃｍ３であり、及び／又は、製造過程で生じる不純物が最大５×１０１８ａｔｏｍｓ／ｃｍ３の濃度で含有されることを特徴とする。
【００３４】
（１９）請求項１９に係るＩＩＩ-Ｖ族半導体単結晶は、請求項１３又は１６に記載のＩＩＩ−Ｖ族半導体単結晶において、前記導電率生成ドーパントがシリコンであり、及び／又は、製造過程で生じる不純物が硼素であることを特徴とする。
【００３５】
（２０）請求項２０に係るＩＩＩ-Ｖ族半導体単結晶は、請求項１３又は１６に記載のＩＩＩ−Ｖ族半導体単結晶において、ＩＩＩ-Ｖ族半導体化合物がＧａＡｓであることを特徴とする。
【００３６】
（２１）請求項２１に係るＩＩＩ-Ｖ族半導体単結晶は、請求項１３又は１６に記載のＩＩＩ−Ｖ族半導体単結晶において、ＶＧＦ法あるいはＶＢ法によって、液体封止剤を用いて製造されることを特徴とする。
【００３７】
（２２）請求項２２に係るＩＩＩ-Ｖ族半導体単結晶は、請求項１３又は１６に記載のＩＩＩ−Ｖ族半導体単結晶において、請求項１に記載の製造方法によって得られることを特徴とする。
【００３８】
（２３）請求項２３に係る基板ウェハは、請求項１３又は１６に記載のＩＩＩ-Ｖ族半導体単結晶より加工されることを特徴とする。
【００３９】
従来の半導体単結晶の製造方法、特に、たとえば[１]〜[４]に記載の製造方法、又は類似の製造方法等の高い導電率を有するＩＩＩ−Ｖ族化合物半導体単結晶の製造方法には問題があった。それはシリコン等のドーパントの存在、及びそれに伴う溶融体過冷却の増加に起因するものであった。溶融体におけるドーパントの濃度が一定の範囲に達すると、結晶成長プロセスにおける重要なプロセス段階の制御性に悪影響を及ぼすように、溶融体の基本的な物理的パラメータが作用する。これにより、凝固／温度の等温線と界面の相との間に、いくらか不定の偏差が生じることがある。その結果、結晶成長プロセスの制御性が、大幅に劣化する。このような偏差は、種結晶において結晶成長を開始するプロセス、及び坩堝の円錐部又は先細部における凝固のプロセスにおける異常な危険性を表す。結晶成長プロセスにおいて、坩堝の円錐部又は先細部での欠陥種構造又は双晶成長は、成長する別の結晶中まで延びる。加えて、利用される結晶長さにかなりの損失が生じる恐れがあり、結果として、歩留まり、及び結晶成長プロセスの経済性にも悪影響を及ぼす。さらに、液体封止剤を使用するとき、ドーパントの添加は、不純物の混合と相関性がある。つまり、選択された所望のドーパント濃度が高いほど、不純物を混合するリスクが高くなる。従来製造されてきた半導体単結晶と、そこから加工された基板ウェハにおいては、シリコン等の高ドーパント濃度、及びそれから生じる比較的高い導電率及び／又は比較的低い抵抗率と、硼素等の不純物の比較的低下した不純物濃度とを両立せることができなかった。
【００４０】
結晶円錐の成長中における溶融体の予冷却又は過冷却は、結晶上のファセットの長さを測定することにより求められる。高ドーパント濃度では、ファセットの非対称形成が、化合物半導体において生じることがある。すなわち、過冷却は、ファセットのような表面特性に影響を与える。シリコンが多くドーピングされるガリウム砒素単結晶において、Ｇａ／Ａｓのファセット長さの非対称は、溶融体の過冷却により２：１になることがある。この場合、過冷却は数ケルビン度に及ぶ。
【００４１】
本発明による製造方法では、種結晶の結晶成長開始と、坩堝の円錐部又は先細部における凝固との重要なプロセス期間において、半導体溶融体の過冷却が大幅に減少するという利点を有する。これにより、そのプロセス期間における結晶成長プロセスの制御性が改良され、単結晶成長における欠陥の発生率が大幅に減少する。別の利点は、ドーパントが酸化硼素のような封止剤に含有される酸素により酸化される時間が短いことである。これにより、ドーパントの損失、及び硼素のような封止剤からの不純物の半導体溶融体中への混合が減少される。所定のドーパント濃度にすると、製造された結晶において、封止剤から生じる硼素のような不純物の含有濃度が極めて少なくなる。本発明に係るプロセスにより、プロセス保証と歩留まり、及びプロセスの経済性ならびに単結晶の品質と特性が大幅に改良される。
【００４２】
その結果、後でさらに（半導体ウェハを調製するために）利用される凝固したインゴットの円筒部分における精製半導体単結晶は、ドーパントの添加が制御されることにより、事前に設定できる所望の導電率を有し、同時に望ましくない不純物の混合がより少なくなる。本発明の製造方法により問題と欠陥が減少したことによって、従来技術と比較して、インゴットすなわちその後基板ウェハとなるインゴットの部分の各固化率において、低い不純物に対する高いドーピング（高い導電率に対応する）の関係を実現することができる。
【００４３】
それにより、本発明の特定の態様において、ＩＩＩ-Ｖ族半導体単結晶を形成でき、その単結晶は、Ｓｉのような導電率生成ドーパントのかなりの量を含有すると同時に、製造過程で生じる不純物を制限しながら、独自の導電率と電気抵抗率とを合わせて有する。そのＩＩＩ-Ｖ族半導体単結晶は、  導電率生成ドーパント濃度が少なくとも１×１０１８ａｔｏｍｓ／ｃｍ３、製造過程で生じる不純物の濃度が最大で５×１０１８ａｔｏｍｓ／ｃｍ３であるＩＩＩ−Ｖ族半導体単結晶であって、少なくとも２５０Ｓ／ｃｍの導電率、及び／又は最大で４×１０−３Ωｃｍの抵抗率を有することを特徴とする。ここで、「製造過程で生じる不純物」とは、たとえば導電率を調整する、又は転位密度に影響を及ぼすために、ＩＩＩ-Ｖ族半導体出発材料にドーパントとして意図的に混合するために坩堝中に添加されるものではなく、良好な特性を有する少なくとも１００ｍｍ径の大形ウェハの製造に必要である酸化硼素封止剤内の硼素のように、ＩＩＩ-Ｖ族半導体単結晶の製造様式により不可避的に含まれるものを意味する。したがって、本発明のこの態様は、特にｎ型のものであるものにおいて、少なくとも１００ｍｍの径を有するＩＩＩ−Ｖ族半導体単結晶の製造に特に有用である。
【００４４】
さらに、このように実現可能に大きく改良された、高いドーピング（高い導電率に対応する）で少ない不純物という関係により、少なくとも１００ｍｍ程度の比較的大きい径のＩＩＩ−Ｖ族半導体単結晶と、その結晶から加工されるウェハとにおいて、非常に高いキャリア移動度（ＡＳＴＭ  Ｆ７６−８６に従って測定可能なホール移動度により求められる）を実現できる。従って、本発明の他の態様によれば、少なくとも１００ｍｍの径を有するＩＩＩ−Ｖ族半導体単結晶が提供され、その単結晶は、導電率生成ドーパント濃度が少なくとも１．０×１０１８ａｔｏｍｓ／ｃｍ３、キャリア濃度が少なくとも１．０×１０１８ｃｍ−３であって、ＡＳＴＭのＦ７６−８６によって求められるホール移動度が、キャリア濃度が１．０〜１．２×１０１８ｃｍ−３の場合には２．１００ｃｍ２／Ｖｓ以上であり、キャリア濃度が１．２×１０１８ｃｍ−３〜２．０×１０１８ｃｍ−３の場合には１．９００ｃｍ２／Ｖｓ以上であることを特徴とする。
【００４５】
導電率を調整するのに使用されるドーパントを制御すること、および製造過程で生じる他の不純物を最小にすることにより、２元ＩＩＩ-Ｖ族単結晶の優れた結晶品質が実現し、その単結晶は、導電率、キャリア濃度とキャリア（ホール）移動度を独自に合わせ持つ。
【００４６】
本発明による製造方法において、所望の導電率を調整するために定められるドーパントの量を、請求項１に示される条件（ａ）又は（ｂ）に従って完全に添加する必要はないが、代わりにドーパントの全量添加を、少なくとも２つのステップで実施でき、そのうち１つのステップだけが、条件（ａ）又は（ｂ）に合致する。つまり、実質的な欠点を避けるために依然許容される少量のドーパントを、前もって又は暫定的に、すなわち半導体溶融体の凝固が始まる前に、坩堝中に添加することができる。従来のプロセスに従って加工する際には、単結晶成長時の欠陥のような欠点を生じることのないように、結晶形成又は結晶成長のプロセス前に、予め決められたドーパントの濃度を超えてはならない。たとえば、シリコンドープガリウム砒素単結晶の製造において、実質的な欠点を避けるために依然許容されるガリウム砒素融液における最大初期シリコン濃度は、たとえば、約４×１０１８ａｔｏｍｓ／ｃｍ３（凝固された結晶における５．６×１０１７ａｔｏｍｓ／ｃｍ３に対応する）である。本発明によるドーパントの段階的添加に関するこの実施態様では、第１のステップにおいて、非臨界の低いドーパント濃度、たとえば、融液中で最大約４×１０１８ａｔｏｍｓ／ｃｍ３（凝固した結晶において５．６×１０１７ａｔｏｍｓ／ｃｍ３に対応する）の濃度に制御された条件下で、円錐又は先細部における重要な種結晶成長期及び結晶形成期とすることができる。その一方、坩堝の円筒形主部、すなわち後に基板ウェハの製造に使用する部分に関係する第２のステップにおいては、その用途に応じてあるいは予め決められた、より高いドーパント濃度、たとえば、融液中で少なくとも約４×１０１８ａｔｏｍｓ／ｃｍ３（凝固した結晶において５．６×１０１７ａｔｏｍｓ／ｃｍ３に対応する）以上の濃度に定められる。請求項２において、第１のステップに対するドーパント濃度の適切な事前調整が記載されているが、この実施態様の原理は、それに限定されない。たとえば、円錐又は先細部におけるドーパント濃度が坩堝の円筒形部へ向けて増加するように、及び／又はドーパント濃度の円錐部から円筒形部への連続的な転移が得られるように、第１のステップにおけるドーパントの添加量を決めればよい。
【００４７】
上述のプロセスの任意選択に応じて、請求項４の特徴を、単独又は組合せて実現できる。
【００４８】
請求項５に記載の封止剤の使用により、半導体溶融体からの揮発成分の蒸発を避けることができ、又同時に、経済的な製造方法が実現できる。封止剤の適切な材料は、酸化硼素、硼素砒化物及びシリカ、ならびにそれらの組合せである。特にＩＩＩ-Ｖ族半導体溶融体用の好ましい材料は、酸化硼素である。高いドーパント濃度が望まれる場合でも、本発明により、封止剤から生じる硼素のような不純物を実質的に制限することが可能である。
【００４９】
化合物半導体単結晶、及びその単結晶から必要に応じて加工される基板ウェハの製造において、請求項７〜１０のいずれかの規定に従うことにより、本発明の利点が特に大きくなる。本発明によって製造される単結晶は、好ましくは主成分としてＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＡｓ、ＧａＳｂ、ＩｎＳｂのようなＩＩＩ-Ｖ族半導体化合物、又はＳｉＧｅ、ＨｇＣｄＴｅ、ＨｇＺｎＴｅ、ＺｎＯのような他の半導体化合物を含み、もしくは上述のＩＩＩ-Ｖ族半導体化合物から成る。特に好ましい半導体単結晶材料は、ＧａＡｓである。
【００５０】
主に導電率の調整のために選ばれるドーパントは、固体形態で適切に添加される。ＧａＡＳの例において高い導電率を得るために最適であるドーパントは、シリコン（Ｓｉ）であるが、テルル（Ｔｅ）、硫黄（Ｓ）、亜鉛（Ｚｎ）及びセレン（Ｓｅ）の単独又は組合せも適切であり、そして、それぞれは元素又は化学結合した状態である。ｎ型ＩＩＩ−Ｖ族半導体単結晶の製造に好適であり、Ｓｉは好ましいドーパントである。ｎ型半導体又はＳｉドーパントとの組合せにおいて、硼素の欠陥を補償することは重大であるので、硼素濃度はできるだけ本発明の製造方法に従い最小にする必要があり、かつ不可避な極微量まで制限する必要がある。インヂウム（Ｉｎ）は、ドーパントとして除外できる。さらに、所望の導電率を調整するために事前に決められるドーパントの添加量は十分である。これらの対策により、２元ＩＩＩ−Ｖ族半導体単結晶、特に２元ＧａＡｓ単結晶を製造することができる。
【００５１】
本発明による製造方法は、半導体溶融体にドーピングして製造する半導体単結晶のあらゆる製造方法に適用できる。上述の説明から明らかなように、本発明による効果は、特に、下端から上端へ配向される凝固が溶融体内で直接実施されるときに発揮される。したがって、本発明による製造方法は、ＶＧＦ（垂直勾配凝固）法、又はＶＢ（垂直ボート又は垂直ブリッジマン）法へ特に有効に適用される。したがって、製造されたＩＩＩ−Ｖ族半導体単結晶又は基板において、非常に低い転位密度が得られ、その転位密度は多くても５×１０２ｃｍ−２の範囲内となる。
【００５２】
このように、本発明による技術により、ＩＩＩ−Ｖ族半導体単結晶は、請求項１３と１６において、及びそれぞれの従属請求項の好ましい実施態様に明示されるようにして実現可能である。
【００５３】
請求項２３に記載の基板ウェハは、たとえば、単結晶インゴットの鋸引き法又は他の分離法により、本発明によるＩＩＩ−Ｖ族半導体単結晶から形成することができる。それぞれの基板ウェハは、結晶の長さ方向におけるそれぞれの固化率（ｇ）に対応する、ドーパント濃度、不純物濃度、導電率及び電気抵抗率に関する条件を反映し表している。
【００５４】
本発明によれば、請求項１３と１６、及びそれぞれの従属請求項の好ましい実施態様に記載される条件を、ＩＩＩ−Ｖ族半導体単結晶の全円筒形部、すなわち円筒形結晶インゴットの全固化率（ｇ）において満たすことが可能でありかつ好ましく、またそれらの条件をＩＩＩ−Ｖ族半導体単結晶又はインゴットから調製される全ての基板ウェハにそれ相当に存在させることが可能でありかつ好ましい。
【００５５】
この発明の概念は、特に有利な方法で、少なくとも１００ｍｍ径、好ましくは少なくとも１５０ｍｍ径のもの、さらには少なくとも２００ｍｍ径のもの、すなわち本発明のプロセスによりキャリア濃度とキャリア移動度とが同時調整されて、導電率と電気抵抗率との独自の組み合わせを持った大径の単結晶と基板ウェハに適用できる。本発明によれば、そのような大径の場合、ＶＧＦ法又はＶＢ法が、結晶の製造に使用され、又、酸化硼素等の封止剤が使用される。
【００５６】
本発明の別の特徴と利点は、添付図面１〜７と関連した非限定実施態様の説明から明らかになる。
【発明を実施するための最良の形態】
【００５７】
図１から分かるように、化合物半導体単結晶の成長用の装置は、たとえば、窒化硼素、特にｐＢＮから形成される坩堝１を備える。坩堝は、円筒形部２と、作動状態では下端部が円錐形に先細であり、かつ円筒形部２から延びる部分３と、その下端を閉止でき下部径を有する下部円筒形部４とを備える。円筒形部４は、種結晶５を収容するためのものである。
【００５８】
坩堝１は、公知の方法により、図１に図示されない炉の内部に載置される。その炉は、当該技術では公知な方法により、垂直温度勾配を有する三次元温度領域を生成する加熱エレメントを備える。又、図示されない制御装置が設けられ、その装置は、固体状態で坩堝１中に投入される半導体材料が溶融されるように、かつ種結晶５を素材とする半導体溶融体が坩堝１の上方向に連続的に凝固するように、加熱エレメントを作動できるように設計されている。坩堝の上方には容器６が設けられて、所定量のドーパント７が収容されている。その容器は、その下部にある器具８により開放でき、容器内に収容されるドーパント７を坩堝１中に落下させる。
【００５９】
本発明による製造方法においては、先ず、製造される結晶と同一の半導体材料から成る種結晶５が、坩堝１の円筒形部４に投入される。ついで、たとえばＧａＡｓ又は他の望ましいＩＩＩ−Ｖ族半導体化合物等の半導体材料と、たとえば、酸化硼素等の封止剤用の材料とがそれぞれ、固体状態で坩堝１中に充填される。坩堝１中に投入された半導体材料には、この半導体材料の準備中にドーピング材料として加えられた少量のドーパントが既に含まれる。あるいは、それに加えて、半導体溶融体内で調整されるドーパント濃度が過冷却時に半導体溶融体中において著しく増加しない程度に、ごく少量のドーパント材料を坩堝１中に一時的に添加してもよい。器具８により下端部で閉止される容器６は、固体状態の所定量のドーパント７を収容する。加熱エレメントは、半導体材料と封止剤（酸化硼素）とを完全に溶融するように制御される。密度差により、半導体溶融体は坩堝の下部に沈み、かつ封止剤１０（酸化硼素）により完全に覆われる。ついで加熱エレメントは、垂直温度勾配を形成し、そして種結晶を素材とし、かつ上方へ成長する半導体溶融体が半導体単結晶１１として凝固、形成されるように制御される。
【００６０】
半導体溶融体から種結晶５までの凝固が進んで、半導体単結晶の種形成又は初期成長期間が終了した後に、又は、好ましくは凝固最前部１２が、坩堝１の円錐部分３と円筒形部２との間の転移領域に実質的に又は完全に達し、容器６がその下端の器具８により開放された後に、ドーパント７が坩堝中に落下し、半導体溶融体９内で可溶化される。ドーパント７は、適切な固体状態で添加され、添加された量のドーパントが、実質的に好ましくは完全に封止剤を通過して、半導体溶融体９に流入される。このようにして添加されるドーパントの量は、有効な分布係数を考慮しながら所望の濃度でドーパントが単結晶中に混合されるように溶融体内のドーパント濃度を調整して決められる。それにより、製造される半導体単結晶、さらには後に加工される基板ウェハにおける所望のドーパント濃度を調整できる。ドーパント濃度を決めるとき、半導体溶融体に既に存在するドーパントの濃度、及び半導体溶融体の既存の固化率を考慮する必要がある。加熱エレメントを所定時間適切に制御することにより、凝固プロセスを一時的に休止させることができる。その休止により、半導体溶融体におけるドーパントの溶解と均質化が図られる。その後、半導体溶融体が完全に凝固するまで、結晶成長が継続される。
【００６１】
形成される単結晶の成長が開始された後に、好ましくは、坩堝の円錐部又は円筒形部における凝固が（大部分好ましくは完全に）終了した後に、種結晶へのドーパントを添加することにより、種結晶を素材とする結晶の成長、及び坩堝の円錐部における凝固の期間中における半導体溶融体の著しい過冷却を避ける。それによって、結晶成長プロセスのそのような重要な期間における欠陥構造と成長双晶の発生が回避される。また、封止剤（たとえば、液体酸化硼素）によりドーパントが酸化される時間も短くなる。これによって、高いドーパント濃度でも、封止剤から生じる不純物（たとえば、硼素）による結晶内の不純物を大幅に減少させることができる。加えて、特に欠陥配向又は双晶成長の無い単結晶配向性がある場合に、改良された結晶特性が確保される。さらに、ホール移動度にも好影響を与える。従来プロセスにより製造される半導体単結晶と比較すると、硼素欠陥面のような好ましくない欠陥箇所の発生率を減少できる。
【００６２】
図２に、ＩＣＰ−ＡＥＳ（誘導結合プラズマ原子分光分析）により測定した、本発明のプロセスにより生成されたシリコンドープガリウム砒素単結晶におけるシリコン濃度軸方向分布を示す。従来プロセスによって生成されたガリウム砒素単結晶内のシリコン濃度軸方向分布との比較により、固化率（ｇ）で表される、結晶内の軸方向位置からのシリコン濃度の基本的依存性は、両方のプロセスにおいて同一であることが分かる。しかしながら、本発明によるプロセスにより製造された結晶におけるシリコン濃度は、結晶のそれぞれのアキシアル位において、単結晶収率を減少することなく、従来プロセスに従って製造された結晶内の濃度と比較して２．５倍である。図２における左側の第１の測定点、及び以下の図３〜６において相当する点は、円筒形部の開始点を指す。
【００６３】
図３は、硼素不純物の濃度の比較を示す。この濃度は、本発明によるプロセスにより、１／２〜１／３に減少できる。
【００６４】
図４は、キャリア濃度軸方向分布の比較を示す。キャリア濃度は、本発明によるプロセスを使用することにより、基板ウェハの製造に使用される結晶の全部分において増加する。
【００６５】
図５乃至図６に示されるように、従来の方法で製造された半導体単結晶と比較すると、本発明による半導体単結晶のみにおいて、結晶の各凝固点を基準にして、相対的に低い電気抵抗率と、相対的に高い導電率との組合せとなる。電気抵抗率及び導電率は、ｖａｎ  ｄｅｒ  Ｐａｕｗ法（ＡＳＴＭ Ｆ７６−８６、「単結晶半導体において抵抗率とホール係数を測定し、かつホール移動度を求める標準試験方法」）に従って求めることができる。
【００６６】
図６において、本発明のプロセスにより製造されて相対的に大きな径（ここでは１００ｍｍ）を有するシリコンドープガリウム砒素単結晶を例にとり、ＡＳＴＭ Ｆ７６−８６、「単結晶半導体において抵抗率とホール係数を測定し、かつホール移動度を求める標準試験方法」に従ったホール測定により求められるホール移動度の依存性が、キャリア濃度に対してグラフ化される。硼素不純物の減少に伴い、結晶内のイオン欠陥部位の濃度も減少する。イオン欠陥部位は、キャリアの分散中心として働くため、その減少によりキャリア移動度が向上する。
【００６７】
本発明の構成で得られた結果から、以下のことが言える。たとえば酸化硼素等から成る液体封止剤と接触している半導体溶融体の垂直方向に進む凝固に基づき、少なくとも１００ｍｍの径を有するＩＩＩ−Ｖ族半導体単結晶を製造すると、従来プロセスとは異なり本発明の技術によってのみ、少なくとも１．０×１０１８ｃｍ−３のキャリア濃度範囲、特に１．０×１０１８ｃｍ−３〜２．０×１０１８ｃｍ−３ のキャリア濃度範囲において、ホール移動度が少なくとも１．９００ｃｍ２／Ｖｓとなる。これは、本発明により、少なくとも１×１０１８ａｔｏｍｓ／ｃｍ３の導電率生成ドーパントの濃度で達成可能である。さらに良いことには、１．０〜１．２×１０１８ｃｍ−３ のキャリア濃度の場合には、ホール移動度は２．１００ｃｍ２／Ｖｓよりも高く、さらに１．２ｘ１０１８ｃｍ−３より高いキャリア濃度の場合には、ホール移動度は１．９００ｃｍ２／Ｖｓよりも高くなる。１．３〜１．８×１０１８ｃｍ−３ のキャリア濃度範囲では、ホール移動度は少なくとも２．０００ｃｍ２／Ｖｓとなる。
【００６８】
本発明を、実施例により詳細に説明する。
【００６９】
従来のプロセスと本発明のプロセスを比較するために、図１に概略が示される形状（内径約１０２ｍｍ、全長約２３０ｍｍ）を有する熱分解窒化硼素の２個の坩堝それぞれに、１１ｋｇのドーピングされていない大量のガリウム砒素が投入される。封止剤の生成のために、６５０ｇの円筒状の酸化硼素が、坩堝それぞれへ添加される。第１の坩堝に、３．１８ｇのシリコンがドーパントとして添加される。この量は、溶融体を溶融し、溶融体の凝固を実施した後に、ガリウム砒素単結晶の円錐部と円筒形部との間の転移領域において約２×１０１８ｃｍ−３ のシリコン濃度になるように、定められた。第２の坩堝には、僅か０．９５ｇのシリコン、すなわち先の量の約３０％の量のシリコンが添加される。第１の坩堝は、最初に固体ガリウム砒素と酸化硼素が溶融するまで、炉内で加熱される。炉の加熱エレメントを適切に制御することにより、垂直温度勾配が成立する。坩堝の縦方向軸と平行に温度領域を移行することにより、種結晶を素材とする溶融体が完全に凝固される。第２の坩堝も、炉内で加熱されるが、その炉には、ガリウム砒素と酸化硼素が溶融するまで、図１の通り、坩堝にドーパントを後で添加するための容器６と器具８が備えられている。容器６中には予め、１．９５ｇの量のシリコンが固体形態で加えられている。そして、凝固先端部が坩堝の円錐部と円筒形部との間の転移領域に達するまで、溶融体の凝固が行われる。次に、容器６が器具８により開放され、その結果、シリコンが坩堝中に落下する。その後、溶融体の凝固が継続される。
【００７０】
それぞれの結晶の円筒形部が、約１００ｍｍ径のウェハにそれぞれ加工される。従来のプロセスによって製造された結晶の中から、９個の比較対象ウェハ、及び本発明によるプロセスにより製造された結晶の中から、１１個の本発明のウェハを選び、それぞれ結晶インゴットのさまざまな固化率ｇにわたって割り当てられた。これらのウェハにおいて、電気抵抗率、ホール移動度及びキャリア濃度が、ｖａｎ  ｄｅｒ  Ｐａｕｗ法と、ＡＳＴＭ Ｆ７６−８６、「単結晶半導体において抵抗率とホール係数を測定し、かつホール移動度を求める標準試験方法」に基づくホール測定によって求められ、又シリコンと硼素の含有量が、ＩＣＰ−ＡＥＳにより求められた。ＡＳＴＭ Ｆ７６−８６に基づく実験的ホール測定での設定値は、以下の通りである。
試料形態：ウェハの中央部から切り取った正方形プレート
横方向寸法：１７ｍｍ×１７ｍｍ、厚さ６２５μｍ（ウェハの厚さに相当する）
測定中の試料温度：（２２±０．２）℃
磁界の磁束密度：０．４７Ｔ
試料電流：１００ｍＡ
【００７１】
得られた測定データが、図２乃至図７に図示される。試験されたウェハのアキシアル位は、結晶成長プロセス中にこの位置でそれぞれ凝固された、ガリウム砒素溶融体の固化率ｇにより示される。
【００７２】
図２から明らかなように、本発明のプロセスにより加工されたウェハそれぞれにおけるシリコン濃度は、従来プロセスに基づいて製造された結晶のアキシアル位に相当するウェハのシリコン濃度より、約２．５倍高い。ただし、ドーパントの全添加量は、両方の結晶においてほぼ同量であり、厳密に言えば、その量は、本発明の試料において、僅かに少ない。シリコン濃度が高いほど、本発明に基づいて製造された結晶又はウェハのキャリア濃度が高くなり（図４参照）、電気抵抗率が低くなり（図５参照）、さらに導電率が高くなる（図６参照）。図３は、高いシリコン濃度が結晶内で実現できるにもかかわらず、硼素含有量が１／２〜１／３減少することを示す。このように補償欠陥の割合が減少したことにより、ホール移動度は、本発明によって大幅に向上された（図７参照）。
【００７３】
本発明に係る、比較的大きい径を有するウェハにおけるホール移動度の向上又は増加は、特に１×１０１８ｃｍ−３よりも高い所望のキャリア濃度範囲、特に１．０×１０１８ｃｍ−３〜２．０ｘ１０１８ｃｍ−３の範囲において、特に高い値を示す。なぜなら、本発明により実現可能なキャリア濃度、すなわち、少なくとも１×１０１８ａｔｏｍｓ／ｃｍ３の導電率生成ドーパントの濃度、好ましくは少なくとも１．５×１０１８ａｔｏｍｓ／ｃｍ３の濃度の範囲において、ホール移動度は常に少なくとも１．９００ｃｍ２／Ｖｓであるからである。また、１．０〜１．２×１０１８ｃｍ−３ のキャリア濃度の場合には、ホール移動度は２．１００ｃｍ２／Ｖｓよりも高くなり、さらに１．２×１０１８ｃｍ−３より高く、とりわけ１．３〜１．８×１０１８ｃｍ−３ のキャリア濃度範囲の場合には、ホール移動度は１．９００ｃｍ２／Ｖｓよりも高く少なくとも２．０００ｃｍ２／Ｖｓとなる。
【００７４】
キャリア濃度とホール移動度の比率に対する以上の条件は、比較対象のウェハにおいては十分ではない。
【図面の簡単な説明】
【００７５】
【図１】化合物半導体単結晶の製造装置の概略断面図である。
【図２】シリコンドープガリウム砒素単結晶を例にとった、従来のプロセスにより製造された単結晶と本発明により製造された単結晶とを比較した、シリコン濃度の軸方向分布図である。
【図３】本発明と比較対照例とを比較した、図２に示すガリウム砒素単結晶における硼素濃度の軸方向分布図である。
【図４】本発明と図２に示す比較対象例とをそれぞれ参照して比較したキャリア濃度の軸方向分布図である。
【図５】本発明と図２に示す比較対象例とをそれぞれ参照して比較した電気抵抗率の軸方向分布図である。
【図６】本発明と図２に示す比較対象例とをそれぞれ参照して比較した導電率の軸方向分布図である。
【図７】本発明により製造された単結晶と従来プロセスにより製造された単結晶とについて、実験によって得られたホール移動度とキャリア濃度との依存性を比較した図である。
【符号の説明】
【００７６】
１  坩堝
２  円筒形部
３  部分
４  円筒形部
５  種結晶
６  容器
７  ドーパント
８  器具
９  半導体溶融体
１０  封止剤
１１  半導体単結晶
１２  凝固最前部
【図１】
2007051054.tif 000003
【図２】
2007051054.tif 000004
【図３】
2007051054.tif 000005
【図４】
2007051054.tif 000006
【図５】
2007051054.tif 000007
【図６】
2007051054.tif 000008
【図７】
2007051054.tif 000009
【手続補正書】
【提出日】平成18年9月15日(2006.9.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１６
【補正方法】変更
【補正の内容】
【請求項１６】
少なくとも１００ｍｍの径を有し、導電率生成ドーパント濃度が少なくとも１．０×１０１８ａｔｏｍｓ／ｃｍ３、キャリア濃度が少なくとも１．０×１０１８ｃｍ−３であるＩＩＩ-Ｖ族半導体単結晶であって、
ＡＳＴＭのＦ７６−８６によって求められるホール移動度が、
キャリア濃度が１．０〜１．２×１０１８ｃｍ−３の場合には２，１００ｃｍ２／Ｖｓ以上であり、
キャリア濃度が１．２×１０１８ｃｍ−３〜２．０×１０１８ｃｍ−３の場合には１，９００ｃｍ２／Ｖｓ以上であることを特徴とするＩＩＩ-Ｖ族半導体単結晶。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１７
【補正方法】変更
【補正の内容】
【請求項１７】
キャリア濃度が１．３〜１．８×１０１８ｃｍ−３である場合には、前記ホール移動度が少なくとも２，１００ｃｍ２／Ｖｓであることを特徴とする請求項１６に記載のＩＩＩ-Ｖ族半導体単結晶。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
従来の製造方法では、ドーパントにより高キャリア移動度のＩＩＩ-Ｖ族半導体単結晶を得るために、半導体溶融体の水平凝固用の容器において、たとえば、Ｂ２Ｏ３といった液体封止剤を使用しない。しかしながら、その製造原理は、通常２インチ（１インチ＝２．５４ｃｍ）又は最大で３インチまでの小径のＩＩＩ-Ｖ族半導体結晶にだけ適用できる。たとえば、ＫＲ１０１９９２００１０１３４Ｂ１のアブストラクトには、酸化硼素の封止剤を使用せず、封止された水晶アンプル内でＧａＡｓ融液の凝固が実施されるブリッジマン法が記載されている。この製造方法により製造されたＧａＡｓ単結晶は、２，０００〜４，０００ｃｍ２／Ｖｓの電子移動度、及び１０１７〜１０１８ｃｍ−３のキャリア濃度を有する。
従来、半導体材料の溶融体の垂直方向に向けられる凝固に基づいて、より大きな径、特に少なくとも１００ｍｍの径が所望されるＩＩＩ-Ｖ族半導体結晶が製造される場合、たとえば、酸化硼素の封止剤を使用する必要があった。しかしながら、これにより上述の問題が生じる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
（１６）請求項１６に係るＩＩＩ−Ｖ族半導体単結晶は、少なくとも１００ｍｍの径を有し、導電率生成ドーパント濃度が少なくとも１．０×１０１８ａｔｏｍｓ／ｃｍ３、キャリア濃度が少なくとも１．０×１０１８ｃｍ−３であるＩＩＩ-Ｖ族半導体単結晶であって、ＡＳＴＭのＦ７６−８６によって求められるホール移動度が、キャリア濃度が１．０〜１．２×１０１８ｃｍ−３の場合には２，１００ｃｍ２／Ｖｓ以上であり、キャリア濃度が１．２×１０１８ｃｍ−３〜２．０×１０１８ｃｍ−３の場合には１，９００ｃｍ２／Ｖｓ以上であることを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
（１７）請求項１７に係るＩＩＩ-Ｖ族半導体単結晶は、請求項１６に記載のＩＩＩ-Ｖ族半導体単結晶において、キャリア濃度が１．３〜１．８×１０１８ｃｍ−３である場合には、前記ホール移動度が少なくとも２，１００ｃｍ２／Ｖｓであることを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
さらに、このように実現可能に大きく改良された、高いドーピング（高い導電率に対応する）で少ない不純物という関係により、少なくとも１００ｍｍ程度の比較的大きい径のＩＩＩ−Ｖ族半導体単結晶と、その結晶から加工されるウェハとにおいて、非常に高いキャリア移動度（ＡＳＴＭ  Ｆ７６−８６に従って測定可能なホール移動度により求められる）を実現できる。従って、本発明の他の態様によれば、少なくとも１００ｍｍの径を有するＩＩＩ−Ｖ族半導体単結晶が提供され、その単結晶は、導電率生成ドーパント濃度が少なくとも１．０×１０１８ａｔｏｍｓ／ｃｍ３、キャリア濃度が少なくとも１．０×１０１８ｃｍ−３であって、ＡＳＴＭのＦ７６−８６によって求められるホール移動度が、キャリア濃度が１．０〜１．２×１０１８ｃｍ−３の場合には２，１００ｃｍ２／Ｖｓ以上であり、キャリア濃度が１．２×１０１８ｃｍ−３〜２．０×１０１８ｃｍ−３の場合には１，９００ｃｍ２／Ｖｓ以上であることを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
図７において、本発明のプロセスにより製造されて相対的に大きな径（ここでは１００ｍｍ）を有するシリコンドープガリウム砒素単結晶を例にとり、ＡＳＴＭ Ｆ７６−８６、「単結晶半導体において抵抗率とホール係数を測定し、かつホール移動度を求める標準試験方法」に従ったホール測定により求められるホール移動度の依存性が、キャリア濃度に対してグラフ化される。硼素不純物の減少に伴い、結晶内のイオン欠陥部位の濃度も減少する。イオン欠陥部位は、キャリアの分散中心として働くため、その減少によりキャリア移動度が向上する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
本発明の構成で得られた結果から、以下のことが言える。たとえば酸化硼素等から成る液体封止剤と接触している半導体溶融体の垂直方向に進む凝固に基づき、少なくとも１００ｍｍの径を有するＩＩＩ−Ｖ族半導体単結晶を製造すると、従来プロセスとは異なり本発明の技術によってのみ、少なくとも１．０×１０１８ｃｍ−３のキャリア濃度範囲、特に１．０×１０１８ｃｍ−３〜２．０×１０１８ｃｍ−３のキャリア濃度範囲において、ホール移動度が少なくとも１，９００ｃｍ２／Ｖｓとなる。これは、本発明により、少なくとも１×１０１８ａｔｏｍｓ／ｃｍ３の導電率生成ドーパントの濃度で達成可能である。さらに良いことには、１．０〜１．２×１０１８ｃｍ−３のキャリア濃度の場合には、ホール移動度は２，１００ｃｍ２／Ｖｓよりも高く、さらに１．２ｘ１０１８ｃｍ−３より高いキャリア濃度の場合には、ホール移動度は１，９００ｃｍ２／Ｖｓよりも高くなる。１．３〜１．８×１０１８ｃｍ−３のキャリア濃度範囲では、ホール移動度は少なくとも２，０００ｃｍ２／Ｖｓとなる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正の内容】
【００７３】
本発明に係る、比較的大きい径を有するウェハにおけるホール移動度の向上又は増加は、特に１×１０１８ｃｍ−３よりも高い所望のキャリア濃度範囲、特に１．０×１０１８ｃｍ−３〜２．０ｘ１０１８ｃｍ−３の範囲において、特に高い値を示す。なぜなら、本発明により実現可能なキャリア濃度、すなわち、少なくとも１×１０１８ａｔｏｍｓ／ｃｍ３の導電率生成ドーパントの濃度、好ましくは少なくとも１．５×１０１８ａｔｏｍｓ／ｃｍ３の濃度の範囲において、ホール移動度は常に少なくとも１，９００ｃｍ２／Ｖｓであるからである。また、１．０〜１．２×１０１８ｃｍ−３のキャリア濃度の場合には、ホール移動度は２，１００ｃｍ２／Ｖｓよりも高くなり、さらに１．２×１０１８ｃｍ−３より高く、とりわけ１．３〜１．８×１０１８ｃｍ−３のキャリア濃度範囲の場合には、ホール移動度は１，９００ｃｍ２／Ｖｓよりも高く少なくとも２，０００ｃｍ２／Ｖｓとなる。
【手続補正書】
【提出日】平成18年9月20日(2006.9.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１７
【補正方法】変更
【補正の内容】
【請求項１７】
キャリア濃度が１．３〜１．８×１０１８ｃｍ−３である場合には、前記ホール移動度
が少なくとも２,０００ｃｍ２／Ｖｓであることを特徴とする請求項１６に記載のＩＩＩ
-Ｖ族半導体単結晶。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
（１７）請求項１７に係るＩＩＩ-Ｖ族半導体単結晶は、請求項１６に記載のＩＩＩ-Ｖ
族半導体単結晶において、キャリア濃度が１．３〜１．８×１０１８ｃｍ−３である場合
には、前記ホール移動度が少なくとも２,０００ｃｍ２／Ｖｓであることを特徴とする。
【外国語明細書】
【発明の名称】Process for the manufacture of doped semiconductor single crystals, and III-V semiconductor single crystal
【技術分野】
【０００１】
The present invention relates to a process for the manufacture of semiconductor single crystals being doped with a dopant, in particular to compound semiconductor single crystals having high electric conductivity of n-type and p-type, especially of the said n-type, by means of solidification of a melt of the semiconductor material in a crucible by using a seed crystal of the same semiconductor material as the semiconductor single crystal to be produced.
【背景技術】
【０００２】
In various fields of semiconductor technology, in particular for the manufacture of semiconductor lasers, luminescence diodes and solar cells, compound semiconductor crystals or substrate wafers are required, the electric conductivity of which lies within a specific range determined by the respective use. This conductivity is achieved by doping with appropriate dopants. Furthermore, by choosing the dopant, it can be determined whether the charge transport within the semiconductor is dominated by electrons or defect electrons. The value of the electric conductivity is determined by the concentration of the dopant in the semiconductor single crystal.
【０００３】
A common process for the manufacture of semiconductor single crystals and specifically of compound semiconductor single crystals includes the step that the solidification of the semiconductor melt is carried out in a crucible, which is formed e.g. of boron nitride, wherein the semiconductor melt may be covered by a cover melt, which is e.g. formed of boron oxide (B2O3), in order to avoid an evaporation of volatile components of the semiconductor melt. The crucible normally is a cylindrical container, which conically tapers towards its lower end in its operation status, extending to a cylindrical portion having a lower diameter at the lower end which may be closed at its bottom side. The lower cylindrical portion serves for receiving a seed crystal. By means of heating elements provided outside the crucible, a three-dimensional, preferably radial symmetric temperature field is applied, the symmetry axis of which essentially corresponds to the symmetry axis of the crucible. The temperature field is formed such that at each location within the crucible, a temperature gradient with a vertical component is present. During the crystal growth process, the temperature field is changed such that the solidification/ temperature-isotherm shifts in a vertical direction, starting from the seed crystal. There is a good controllability of the crystal growth process, if the solidification front, i.e. the phase interface between the crystal and the semiconductor melt, only slightly differs from the solidification/temperature-isotherm over the whole cross section of the crucible and at each process time. 
【０００４】
In the conventional manufacturing processes for semiconductor single crystals and specifically compound semiconductor single crystals, doping is carried out by adding the dopant, in elementary or chemically bound form, to the crucible before or after melting the semiconductor material, and subsequently carrying out the process of single crystal growth by solidification of the melted semiconductor material. In a specific work of Fornari et al. (Journal of Crystal Growth 63 (1983), 415-418) on Si-doped GaAs single crystal based on the LEC process, essentially the whole amount of the dopant silicon, which corresponded to the desired dopant concentration, was correspondingly pre-charged into the melt (2.5 x 1019 atoms/cm3), after which a small amount of silicon was further added to the melt during the subsequent crystal growth, for gradually reaching a maximal concentration of 3 x 1019 atoms/cm3 in the melt. Fornari et al. tried to solve the problem of generation of solid particles in the melt, which may flow on top of the GaAs melt and thus, specifically in the LEC process where the crystal is pulled out of the melt, may disturb the single crystal growth by a contact of the particles with the phase interface between crystal and melt. This phenomenon however does not pose a problem in VGF-processes, because the phases interface between crystal and melt does not have a contact to the upper melt surface.
【０００５】
In conventional processes, the amount of the pre-charged dopant is determined such that a dopant concentration is adjusted in the melt, which leads, under consideration of the effective distribution coefficient, to an incorporation of the dopant into the single crystal at the desired concentration. For achieving a high conductivity, a high amount of dopant is added into the melt.
【０００６】
When using a covering melt, e.g. with a boron oxide melt, the semiconductor melt is directly in contact with this melt during the whole period of the crystal growth process. Depending on the affinity of the used dopant in relation to oxygen, an oxidation of the dopant and a dissolution of the oxide in the boron oxide melt occurs partially. Thereby, a part of the dopant is removed from the semiconductor melt. At the same time, the impurity generated by the reaction (in the example here: boron) is incorporated into the semiconductor melt. The prepared crystals may thus be contaminated by this impurity (e.g. boron) at a substantial concentration, thereby impairing the quality. For example, an impurity with boron may lead to a formation of electrically compensating defects and thus to a decrease of the electric conductivity. 
【０００７】
In JP 2000-109400A [1], JP 2004-217508A [2] and JP 10-279398A [3], processes are described, by which a homogenization of silicon inclusion into a gallium arsenide single crystal shall be achieved. The axial homogeneity of the electric conductivity of the single crystal shall be improved thereby. The processes are based on stirring a boron oxide cover melt at a certain point of time, or at several points of time of the crystal growth process. In the processes described in [2] and [3], a boron oxide cover melt is used, which had been enriched with SiO2, in order to suppress an oxidation of the silicon dopant contained in the gallium arsenide melt. For the reaction equilibrium between silicon, boron oxide and SiO2, its concentration in boron oxide at the phase borderline to the gallium arsenide melt is significant. Stirring the boron oxide cover melt leads to its thorough mixing and thus to a decrease of the SiO2-concentration at the interface to the gallium arsenide melt. Thereby, the oxidation of silicon contained in the gallium arsenide melt is enhanced, and the silicon concentration in a gallium arsenide single crystal increases at its end less than without this measure. However, by oxidising silicon by boron oxide, the concentration of the boron impurity in the gallium arsenide melt and in the gallium arsenide single crystal is increased.
【０００８】
The processes described in [1], [2] and [3] enable a certain homogenization of silicon inclusion into a gallium arsenide single crystal, but the concentration of boron impurity in the gallium arsenide melt and in the gallium arsenide single crystal is increased. This disadvantageously affects the quality of the generated crystals. In the manufacture of a gallium arsenide single crystal in a process as described in JP 2004-115339A [4], the gallium arsenide melt is separated from the boron oxide cover melt by an isolating layer of liquid boron arsenide. The oxidation of the dopant silicon is diminished thereby. 
【０００９】
US 2004/0187768 A1 follows another concept for the manufacture of doped GaAs crystals of p-type having very low dislocation density of < 100cm-2. The low dislocation density shall be obtained by mandatorily adding 4 types of dopants to the GaAs starting material, namely Zn as p-type dopant, Si as n-type dopant, B as neutral atom, and In as neutral atom. That is, a high p-type conductivity is obtained by doping with zinc, while the other dopants Si, B and In shall lead to an impurity hardening effect. The necessity of purposively doping 4 types of dopants limits the applicability of such wafer materials.
【００１０】
US 3,496,118 describes a process for increasing electric conductivity of III-V semiconductor compounds, where a melt of the III-V semiconductor compound is produced in the presence of an impurity selected from Al, Sb, Bi, In and Pb, and where a crystal is formed at a solidification point which is purposively lowered by the added impurity. As conductivity generating impurities, doping atoms are added which are selected from Mn, Te, Se, S, Cd, Zn, Sn, Ge and Si. The amount of impurity being added is so high that a III-V-multiple component melt and thus a corresponding crystal (ternary, quaternary) is produced, rather than speaking about doping or formation of a binary III-V single crystal.
【００１１】
【特許文献１】JP 2000-109400A
【特許文献２】JP 2004-217508A 
【特許文献３】JP 10-279398A
【特許文献４】JP 2004-115339A
【特許文献５】US 2004/0187768 A1
【特許文献６】US 3,496,118
【特許文献７】KR 1019920010134 B1
【非特許文献１】Fornari et al, "Journal of Crystal Growth 63", 1983, 415-418
【非特許文献２】ASTM F76-86, "Standard Test Methods for Measuring Resistivity and Hall Coefficient and Determining Hall Mobility in Single-Crystal Semiconductors"
【発明の開示】
【発明が解決しようとする課題】
【００１２】
In order to satisfy the need for III-V semiconductor single crystals having a desirably high charge carrier mobility of the dopant, the conventional manufacture normally was carried out without a cover melt of e.g. B2O3in a boat for horizontal solidification of the semiconductor melt. However, this manufacture principle is applicable only to the manufacture of III-V semiconductor crystals having small diameters, such as normally 2 inch (1 inch = 2.54 cm) or up to maximally 3 inch. For example, the abstract of KR 1019920010134 B1 describes a Bridgman process where the solidification of the GaAs melt is carried out in a sealed quartz ampoule without boron oxide cover melt. A GaAs single crystal produced by this process has a electron mobility of 2,000 to 4,000 cm/Vs and an electron concentration of 1017-1018cm-3. 
If conventionally III-V semiconductor crystals having larger diameters were to be produced, and in particular desiring diameters of at least 100mm, on the basis of a vertically directed solidification of a melt of the semiconductor material, a cover melt of e.g. boron oxide had to be used. This, however, lead to the problems described above.
【００１３】
The conventional processes are not successful in manufacturing semiconductor single crystals having a high electric conductivity while providing at the same time a high process security, yield and quality.
【００１４】
It is an object of the invention to provide a process for the manufacture of doped semiconductor single crystals, in particular those of III-V semiconductor compounds, by which a high electric conductivity with a concurrent limitation of impurity, e.g. by an impurity such as boron derived from a cover melt, is enabled, and whereby the product quality, the process security and the yield are enhanced at the same time and thereby the economy of the process may be improved.
【課題を解決するための手段】
【００１５】
The object is solved by the process according to claim 1 and by a III-V compound semiconductor single crystal according to claim 13 or 16 or a substrate wafer according to claim 23. Preferred embodiments of the invention are set forth in the sub-claims.
【００１６】
(1) A process according to claim 1, for the manufacture of a semiconductor single crystal doped by a dopant, by means of solidification of a semiconductor melt in a crucible using a seed crystal of the same semiconductor material as the semiconductor single crystal to be manufactured, is characterized in that the amount of the dopant used to adjust a desired electric conductivity in the produced semiconductor single crystal is added to the semiconductor melt
(a)  after the growth of the formed semiconductor single crystal onto the seed crystal had started, or
(b)  after the solidification of the semiconductor single crystal in a main portion and preferably completely in the conical or tapered portion of the crucible is terminated;
or wherein the said amount of the dopant is added in at least two steps, including a first step of adding a partial amount of said amount previously, i.e. in advance of (a) or (b), into the crucible and a second step of adding a remainder of said amount to the semiconductor melt according to (a) or (b).
【００１７】
(2) The process according to claim 2, in the process described in claim 1, is characterized in that the partial amount of dopant added previously in a first step corresponds up to maximally 2/3, preferably 1/10 to 2/3 and particularly 1/5 to 1/2 of said amount of the dopant used to adjust the desired electric conductivity in the produced semiconductor single crystal.
【００１８】
(3) The process according to claim 3, in the process described in claim 1, is characterized in that the concentration of the dopant in the whole conical portion of the produced semiconductor single crystal is at most about 1 x 1018 atoms/cm3, preferably at most about 6 x 1017 atoms/cm3, and/or that the concentration of the dopant in the whole cylindrical portion of the produced semiconductor single crystal, preferably in the substrate wafer manufactured therefrom, is higher than about 6 x 1017 atoms/cm3, preferably higher than about 1 x 1018 atoms/cm3.
【００１９】
(4) The process according to claim 4, in the process described in claim 1, is characterized in that the semiconductor melt is covered by a cover melt, wherein preferably the concentration of impurity which derives from the cover melt is below about 5 x 1018 atoms/cm3 within the whole cylindrical portion of the produced semiconductor single crystal, optionally in the substrate wafer manufactured therefrom.
【００２０】
(5) The process according to claim 5, in the process described in claim 4, is characterized in that the cover melt is a boron oxide melt, and the impurity derived thereform is boron.
【００２１】
(6) The process according to claim 6, in the process described in claim 1, is characterized in that the produced semiconductor single crystal is a single crystal of a compound semiconductor, preferably of a III-V compound semiconductor.
【００２２】
(7) The process according to claim 7, in the process described in claim 6, is characterized in that the produced single crystal comprises gallium arsenide as the main component.
【００２３】
(8) The process according to claim 8, in the process described in claim 1, is characterized in that the produced semiconductor single crystal, optionally the substrate wafer manufactured therefrom, has a high electric conductivity of n- or p-type, an n-type semiconductor being preferred.
【００２４】
(9) The process according to claim 9, in the process described in claim 8, is characterized in that the produced semiconductor single crystal, optionally the substrate wafer manufactured therefrom, has an electric conductivity of at least about 250 Siemens/cm, and/or an electric resistivity of at most about 4 x 10-3 Ωcm.
【００２５】
(10) The process according to claim 10, in the process described in claim 1, is characterized in that the addition of the dopant is carried out with solid dopant.
【００２６】
(11) The process according to claim 11, in the process described in claim 1, is characterized in that silicon is used as dopant in elemental or chemically-bound form.
【００２７】
(12) The process according to claim 12, in the process described in claim 1, is characterized by being carried out according to a VGF or a VB process.
【００２８】
(13) A III-V semiconductor single crystal according to claim 13 is characterized by comprising: a concentration of an electric conductivity-generating dopant of at least about 1 x 1018 atoms/cm3, and a concentration of an impurity, which is present due to the manufacturing process, of at most about 5 x 1018 atoms/cm3, wherein the III-V semiconductor single crystal has an electric conductivity of at least about 250 Siemens/cm, and/or a specific resistivity of at most about 4 x 10-3Ωcm.
【００２９】
(14) The III-V semiconductor single crystal according to claim 14, in the III-V semiconductor single crystal described in claim 13, is characterized by having a diameter of at least about 100 mm.
【００３０】
(15) The III-V semiconductor single crystal according to claim 15, in the III-V semiconductor single crystal described in claim 13, is characterized in that the concentration of the electric conductivity-generating dopant is in a range of about 1 x 1018 atoms/cm3 to 5 x 1019atoms/cm3, preferably in a range of about 2 x 1018atoms/cm3 to 1 x 1019 atoms/cm3, and/or the concentration of an impurity, which is present due to the manufacturing process, is in a range of about 1 x 1017 atoms/cm3 to 5 x 1018 atoms/cm3, preferably in the range of about 1 x 1017atoms/cm3 to 3.5 x 1018 atoms/cm3.
【００３１】
(16) A III-V semiconductor single crystal according to claim 16 is characterized by having a diameter of at least about 100 mm and comprising: a concentration of an electric conductivity-generating dopant of at least about 1.0 x 1018 atoms/cm3 and a charge carrier concentration of at least about 1.0 x 1018 cm-3, wherein the hall mobility, determined according to ASTM F76-86, for the case of a charge carrier concentration of 1.0 to 1.2 x 1018 cm-3is higher than 2.100 cm2/Vs, and for the case of a charge carrier concentration of higher than 1.2 x 1018 cm-3, in particular in the range up to 2.0 x 1018 cm-3, is higher than 1.900 cm2/Vs.
【００３２】
(17) The III-V semiconductor single crystal according to claim 17, in the III-V semiconductor single crystal described in claim 16, is characterized in that in a range of a charge carrier concentration of 1.3 to 1.8 x 1018 cm-3, the hall mobility is at least 2.000 cm2/Vs.
【００３３】
(18) The III-V semiconductor single crystal according to claim 18, in the III-V semiconductor single crystal described in claim 16, is characterized in that the concentration of the electric conductivity-generating dopant is at least about 1.5 x 1018 atoms/cm3, and/or that a concentration of an impurity, which is present due to the manufacturing process, is contained at a concentration of at most about 5 x 1018atoms/cm3.
【００３４】
(19) The III-V semiconductor single crystal according to claim 19, in the III-V semiconductor single crystal described in claim 13 or 16, is characterized in that the electric conductivity-generating dopant is silicon, and/or wherein that an impurity, which is present due to the manufacturing process, is boron.
【００３５】
(20) The III-V semiconductor single crystal according to claim 20, in the III-V semiconductor single crystal described in claim 13 or 16, is characterized in that the III-V semiconductor compound is GaAs.
【００３６】
(21) The III-V semiconductor single crystal according to claim 21, in the III-V semiconductor single crystal described in claim 13 or 16, is characterized by having been produced according to a VGF or a VB process with a cover melt.
【００３７】
(22) The III-V semiconductor single crystal according to claim 22, in the III-V semiconductor single crystal described in claim 13 or 16, is characterized by being obtainable by a process as defined in claim 1.
【００３８】
(23) A substrate wafer, according to claim 23, is characterized by being formed from a III-V semiconductor single crystal described in claim 13 or 16.
【００３９】
A reason for the disadvantages of conventional processes for the manufacture of semiconductor single crystals, in particular those for the manufacture of III-V compound semiconductor single crystals having high electric conductivity, such as e.g. the processes described in [1] to [4] or similar processes, is believed to reside in the presence of dopants such as silicon, and thus in an associated increased sub-cooling or supercooling of the melt. If the concentration of the dopant in the melt reaches a certain range, essential physical parameters of the melt are influenced such that they unfavourably affect the controllability of critical process stages of the crystal growth process. This may result in substantial, more or less arbitrary deviations between the solidification/temperature-isotherm and the phase interfaced, where upon the controllability of the crystal growth process is significantly deteriorated. Such deviations represent a particular risk in the process of starting crystal growth at the seed crystal, and in the process of solidification in the conical or tapered portion of the crucible. Defect seed formations or twin growth in these parts of the crystal growth process extend into the further growing crystal. In addition, a substantial loss of crystal length to be utilized may occur, which negatively affects the yield and thus the economy of the crystal growth process. Moreover, the addition of dopant correlates with the incorporation of impurity when using a cover melt. The higher the chosen, desired concentration of dopant, the higher the risk of incorporating the impurity. In the conventionally manufactured semiconductor single crystals and the thus produced substrate wafers, it was therefore not possible to combine a high dopant concentration such as e.g. of silicon, and the properties of a relatively high electric conductivity and/or a relatively low electric resistivity resulting therefrom, with a relatively decreased concentration of impurity such as e.g. of boron.
【００４０】
A sub-cooling or supercooling of the melt during growth in the crystal conus may be determined by the measurement of the facet length on the crystal. At a high-dopant concentration, an asymmetric formation of the facets may occur in compound semiconductors, i.e. the sub-cooling depends on the nature of the facet-like growth faces. In high silicon doped gallium arsenide single crystals, this asymmetry of the facet length Ga/As may amount to a ratio of 2:1 due to the sub-cooling of the melt. In this case, the sub-cooling amounts to several degrees Kelvin.
【００４１】
The process according to the invention has the advantage that the sub-cooling or supercooling of the semiconductor melt is significantly reduced in the critical process periods of the start crystal growth at the seed crystal, as well as of the solidification in the conical or tapered portion of the crucible. Thereby, the controllability of the crystal growth process in these process periods is improved, and the probability of the generation of defects of the single crystal growth is significantly reduced. A further advantage resides in the shortage of the time period, which would allow the dopant to be oxydized by oxygen contained in the cover melt such as boron oxide. Thereby, the loss of dopant, and the incorporation of impurity from the cover melt such as boron into the semiconductor melt are decreased. Referred to a given predetermined dopant concentration the produced crystals contain, a significantly lower concentration of impurities such as boron which derives from the cover material. By means of the process according to the invention, the process security and the yield and thus the economy of the process as well as the quality and the properties of the singly crystals are significantly improved.
【００４２】
As a result, the prepared semiconductor single crystal in the cylindrical portion of the solidified ingot that is further utilized later (for preparing a semiconductor wafer), has a desired and predeterminable electric conductivity due to the controlled addition of dopant at a concurrent lower incorporation of undesirable impurities. In comparison with the prior art, a significantly improved relation of high doping (corresponding to a higher conductivity) to low impurity is realizable for each solidified ratio of the ingot, i.e. the ingot volume portion for the subsequent preparation of the substrate wafer, due to reduced problems and defects by means of the working manner according to the invention. 
【００４３】
Thereby, in a particular aspect of the invention, a III-V semiconductor single crystal can be provided which has a unique combination of electric conductivity and electric resistivity, while containing a sufficient amount of conductivity-producing dopant such as Si but at the same time limiting an impurity which is present due to the manufacturing process. Hence, the III-V semiconductor single crystal comprises: 
-      a concentration of an electric conductivity-generating dopant of at least 1 x 1018atoms/cm3, and
-      a concentration of an impurity, which is present due to the manufacturing process, of at most 5 x 1018 atoms/cm3,
wherein the III-V semiconductor single crystal has an electric conductivity of at least 250 Siemens/cm, and/or a specific resistivity of at most 4 x 10-3 Ωcm. Here, the expression “impurity which is present due to the manufacturing process” means that this impurity type is not added into crucible to be intentionally mixed with the III-V semiconductor starting material as a dopant, for example for adjusting the conductivity or for influencing a dislocation density, but that it is unavoidable included due to the type of manufacture of the III-V semiconductor single crystal, such as boron from the boron oxide cover melt necessary for the manufacture of large wafers of at least 100mm diameter having good properties. This aspect of the invention is therefore particularly useful for the provision of III-V semiconductor single crystals having a diameter of at least 100mm, in particular those being of n-type.
【００４４】
Further, due to this obtainable significantly improved relation of high doping (correspondingly high conductivity) to low impurity in III-V semiconductor single crystals of relatively large diameters, even as large as at least 100 mm, and the wafers correspondingly produced therefrom, surprisingly high mobilities of the charge carrier concentration (determined by the hall mobility measurable according to the standard F76-86) can be realized. 
Thereby, it is possible to provide, according to another aspect of the invention, a III-V semiconductor single crystal having a diameter of at least 100 mm and comprising:
-      a concentration of an electric conductivity-generating dopant of at least 1.0 x 1018 atoms/cm3 and
-      a charge carrier concentration of at least 1.0 x 1018 cm-3,
wherein the hall mobility, determined according to ASTM
F76-86, for the case of a charge carrier concentration of 1.0 to 1.2 x 1018 cm-3 is higher than 2.100 cm2/Vs, and for the case of a charge carrier concentration of higher than 1.2 x 1018 cm-3, in particular in the range up to 2.0 x 1018cm-3, is higher than 1.900 cm2/Vs. 
【００４５】
By the control of the dopant used for adjusting the electric conductivity and by minimizing other impurities being present due to the manufacturing process, an excellent crystal quality of binary III-V single crystals is obtained by the invention which additionally have a unique combination of conductivity, charge carrier concentration and charge carrier (hall) mobility.
【００４６】
In the manufacturing process according to the present invention, the amount of dopant which is chosen for the adjustment of the desired, predetermined electric conductivity need not to be added complete according to condition (a) or (b) indicated in claim 1, but the addition of the total amount of the dopant can alternatively be carried out in at least two steps, among which only one step meets the condition (a) or (b). That is, it is possible to add a lower amount of dopant, which is still tolerated for the avoidance of substantial disadvan-tages, in advance or provisionally into the crucible, i.e. before starting with the solidification of the semiconductor melt. When working according to a conventional process, the prior determined concentration of the dopant must not be exceeded in advance of the crystal-formation or crystal-growth process, without resulting in disadvantages such as defects of the single crystal growth. For example, in the manufacture of silicon doped gallium arsenide single crystals, the maximal starting silicon concentration in the gallium arsenide melt, which is still tolerable for the avoidance of substantial disadvantages, is e.g. about 4 x 1018 atoms/cm3(corresponding to 5.6 x 1017 atoms/cm3 in the solidified crystal). In this embodiment of step-wise addition of dopant according to the invention, the critical period of the seed crystal growth as well as of the crystal formation in the conical or tapered portion is enabled under controlled conditions at low or uncritical dopant concentration in the first step, e.g. maximally at about 4 x 1018 atoms/cm3 in the melt (corresponding to 5.6 x 1017 atoms/cm3 in the solidified crystal), whereas in the second step for the cylindrical main portion of the crucible, i.e. the portion which is later utilized for the substrate wafer preparation, a higher dopant concentration is chosen as desired for the use and as pre-defined, e.g. at least about 4 x 1018 atoms/cm3 in the melt (corresponding to 5.6 x 1017 atoms/cm3 in the solidified crystal), and optionally or preferably above this concentration. In claim 2, suitable pre-adjustments of the dopant concentration for the first step are mentioned; however, the principle of this embodiment is not limited thereto. For example, a dopant addition in the first step may be chosen such that a dopant concentration in the conical or tapered portion increases towards the cylindrical portion of the crucible, and/or such that a continuous transition of the dopant concentration from the conical portion to the cylindrical portion is obtained. 
【００４７】
Depending on the process options described above, the features of claim 4 are realizable, alone or in combination.
【００４８】
The use of a cover melt according to claim 5 allows avoiding an evaporation of volatile components from the semiconductor melt, and at the same time enables an economic working manner. Suitable materials for the cover melt are boron oxide, boron arsenide and silica as well as combinations thereof. The preferred material, in particular for covering a III-V semiconductor melt, is boron oxide. It is possible with the present invention to substantially limit the impurity deriving from the cover melt, e.g. boron, even if a high dopant concentration is desired.
【００４９】
The merit of the invention is particularly significant in the manufacture of compound semiconductor single crystals, and of substrate wafers optionally prepared therefrom, in accordance with the definition of any of claims 7 to 10. The single crystals manufactured according to the invention comprise, as main components, preferably III-V semiconductor compounds such as GaAs, InP, GaP, InAs, GaSb, InSb or other semiconductor compounds such as SiGe, HgCdTe, HgZnTe, ZnO, or consists of the mentionbed III-V semiconductor compounds. A particularly preferred semiconductor single crystal material is GaAs.
【００５０】
The dopant chosen primarily for the adjustment of the electric conductivity is suitably added in solid form. A dopant which is particularly suitable for the generation of a high conductivity in the example of GaAs is silicon (Si), but also tellurium (Te), sulphur (S), zinc (Zn) and selenium (Se), alone or in combination, and respectively in elementary or chemically-bound form. The provision of III-V semiconductor single crystals of n-type is particularly preferred, and Si a is a preferred dopant. Since compensating boron defects are critical in n-type semiconductors or in combination with Si dopant, a boron concentration is to be minimized according to the process of the invention as far as possible, and to be limited to traces unavoidable due to the manufacturing process. Indium (In) can be omitted as dopant. Further, the addition amount of a dopant, predetermined to adjust a desired electric conductivity, is sufficient. By these measures, it is possible to produce binary III-V semiconductor single crystals and in particular binary GaAs single crystal.
【００５１】
The process according to the invention can be applied to all processes for the manufacture of doped semiconductor single crystals made from a semiconductor melt. As becomes apparent from the above description, the effects according to the invention may be exerted in particular when an oriented solidification from the bottom to the top is carried out directly in the melt. Therefore, the process according to the invention is particularly well applied to the technique of VGF (Vertical Gradient Freeze) or the VB (Vertical Boat or Vertical Bridgman) process. Thereby, extremely low dislocation densities in the prepared III-V semiconductor single crystal or substrate can be obtained, which dislocation density preferably lies in the range of at most 5 x 102 cm-2.
【００５２】
Thus, with the technique according to the invention, III-V semiconductor single crystals can be realized, as these are defined in claim 13 and in claim 16 as well as in the preferred embodiments of the respective sub-claims. 
【００５３】
The substrate wafer according to claim 23 can be formed starting from this III-V semiconductor single crystal according to the invention, e.g. by sawing or another separation technique of the single crystal ingot. The respective substrate wafer mirrors or represents the conditions with respect to dopant concentration, impurity concentration, specific electric conductivity and electric resistivity, which conditions correspond to the respective solidified ratio (g) in the length direction of the crystal.
【００５４】
According to the invention, it is possible and also preferred that the conditions, which are set forth in claims 13 and 16 as well as in the respective preferred embodiments of the sub-claims, are satisfied in the whole cylindrical portion of the III-V semiconductor single crystal, i.e. over the whole solidified ratio (g) of the cylindrical crystal ingot, and that these conditions are correspondingly present in all substrate wafers which are prepared from this III-V semiconductor single crystal or ingot.
【００５５】
The inventive concept is applicable in a particularly advantageous manner to larger single crystal and substrate wafer diameters of at least 100 mm, preferably those of at least 150 mm, and those of at least 200 mm, i.e. diameters for which the process of the invention indeed leads to the unique combination of electric conductivity and electric resistivity combined with the concurrent adjustment of the charge carrier concentration and charge carrier mobility of the invention. According to the invention, for such large diameters the VGF process or the VB process is used for the crystal preparation, and a cover melt of e.g. boron oxide is used.
【００５６】
Further features and advantages of the invention become apparent from the description of non-limitive embodiments in connection with the attached Figures 1 to 7.
【発明を実施するための最良の形態】
【００５７】
As can be gathered from Fig. 1, the device for the growth of compound semiconductor single crystals comprises a crucible 1, which is formed of e.g. boron nitride and in particular of pBN. The crucible comprises a cylindrical portion 2, a portion 3, which in the working modus is conically tapered at its lower end, and, extended therefrom, a lower cylindrical portion 4 having a lower diameter, which may be closed at its bottom side. The cylindrical portion 4 serves for receiving a seed crystal 5.
【００５８】
The crucible 1 is placed in a furnace, not shown in Fig. 1, in a manner known as such. The furnace comprises, in a manner known in the art, heating elements for the generation of a three-dimensional temperature field having a vertical temperature gradient. A control, not shown, is provided, which is designed such that the heating elements may be operated in such a manner that the semiconductor material, which is charged into the crucible 1 in solid form, is melted, and that the semiconductor melt starting at the seed crystal 5, continuously solidifies towards the upper side of the crucible 1. Above the crucible, a container 6 is provided, containing a predetermined amount of dopant 7. The container may be opened by means of a device 8 at its lower side, so that the dopant 7 contained therein falls into the crucible 1. 
【００５９】
In the process according to the invention, first a seed crystal 5, which is composed of the same semiconductor material as the crystal to be produced, is charged into the cylindrical portion 4 of the crucible 1. The semiconductor material, for example GaAs or another preferred III-V semiconductor compound, as well as the material for the cover melt, for example boron oxide, are then filled into the crucible 1 in solid form, respectively. The semiconductor material charged into the crucible 1 may already comprise a low amount of dopant in the form of a doping material that had been added during the preparation of this semiconductor raw material. Alternatively or in addition, a dopant material may be provisionally added into the crucible 1 in such a low amount that the dopant concentration, which is adjusted in the semiconductor melt, yet does not lead to a significant enhancement of the constitutional ratio in the supercooling of the semiconductor melt. The container 6, which is closed at its lower side by means of device 8, is filled by a predetermined amount of dopant 7 in solid form. The heating elements are controlled such that the semiconductor material and the cover material (boron oxide) are completely melted. Due to the density difference, the semiconductor melt is located in the lower part of the crucible and is completely covered by the cover melt 10 (boron oxide). The heating elements are then controlled such that a vertical temperature gradient is formed and that the semiconductor melt, starting at the seed crystal and extending upwards, solidifies and forms a semiconductor single crystal 11.
【００６０】
Not before the seeding or the initial period of growth of the semiconductor single crystal, solidifying from the semiconductor melt, to the seed crystal 5 is finished, or preferably not before the solidification front 12 essentially, or completely, reaches the transition region between the conical portion 3 and the cylindrical portion 2 of the crucible 1, the container 6 is opened by means of the device 8 at its lower side, so that the dopant 7 falls into the crucible and is solubilised in the semiconductor melt 9. The dopant 7 is added in a suitable solid form, which enables that it may pass the cover melt substantially and preferably completely in the added amount, and allowed to enter the semiconductor melt 9. The amount of dopant, which is added in this manner, is determined such that a dopant concentration in the melt is adjusted, which leads to an incorporation of the dopant into the single crystal in the desired concentration, with a consideration of the effective distribution coefficient. Thereby, the desired dopant concentration in the prepared semiconductor single crystal and thus in the later produced substrate wafer can be adjusted. When determining the dopant amount, the concentration of the dopant, which is already present in the semiconductor melt, and the level of the already solidified ratio of the semiconductor melt are to be considered. A pause may be given to the solidification process by a suitable control of the heating elements for a time period, which is appropriate for the dissolution of the dopant in the semiconductor melt and a homogenization thereof. Subsequently, the crystal growth is continued until the complete solidification of the semiconductor melt.
【００６１】
The addition of the dopant after the growth of the formed single crystal onto the seed crystal has started, or preferably after the solidification (mainly and preferably completely) in the conical or tapered portion of the crucible is terminated, avoids a substantial supercooling of the semiconductor melt during the period of crystal growth start at the seed crystal as well as the period of the solidification in the conical portion of the crucible, and thereby avoids the probability of the occurrence of defect formations and twin growth in these critical periods of the crystal growth process. The time period, which is available for the oxidation of the dopant by the cover melt (e.g. boron oxide melt), is also shortened. Thereby, even at a high dopand concentration, a significant decrease of impurity of the crystals by the impurity (e.g. boron) derived from the cover melt is achieved. In addition, improved crystallographic properties are ensured, in particular the presence of a single crystallographic orientation without any defect orientation or twin crystal formation. Moreover, the hall mobility is favourably influenced. In comparison with semiconductor single crystals produced by conventional processes, the concentration of undesirable defect locations, such as of boron defect sides, can be decreased.
【００６２】
In Fig. 2, the axial distribution of the silicon concentration, measured by means of ICP-AES (inductively coupled plasma atomic emission spectrometry is illustrated for the example of a silicon doped gallium arsenide single crystal produced by the process according to the invention. A comparison with the axial distribution of the silicon concentration in a gallium arsenide single crystal produced according to a conventional process shows that the basic dependency of the silicon concentration from the axial position within the crystal, expressed by the solidified ratio (g), is the same in both processes. However, the silicon concentration in the crystal produced by the process according to the invention, at each axial position of the crystal, is 2.5-fold in comparison with a concentration in a crystal produced according to the conventional process, without decreasing single crystal yield. The first measurement point at the left side in Fig. 2 as well as correspondingly in the following Figs. 3-6 refer to the beginning of the cylindrical portion.
【００６３】
Fig. 3 shows a corresponding comparison of the concentration of the boron impurity. This concentration can be decreased by a factor of 2-3 by means of the process according to the invention.
【００６４】
Fig. 4 shows a corresponding comparison of the axial distribution of the charge carrier concentration. The charge carrier concentration could be increased in the whole portion of the crystal, which is used for the manufacture of substrate wafers, by using the process according to the invention.
【００６５】
As shown by Fig. 5 and Fig. 6, compared to the conventionally produced semiconductor single crystal, only in the semiconductor single crystal according to the invention a relatively low electric resistivity is combined with a relatively high specific electric conductivity, referred to the respective solidification point in the crystal. The electric resistivity and the specific electric conductivity can be determined according to the method of van der Pauw (ASTM F76-86, "Standard Test Methods for Measuring Resistivity and Hall Coefficient and Determining Hall Mobility in Single-Crystal Semiconductors").
【００６６】
In Fig. 6, the dependency of the hall mobility is plotted against the charge carrier concentration, determined by hall measurements according to ASTM F76-86 "Standard Test Methods for Measuring Resistivity and Hall Coefficient and Determining Hall Mobility in Single-Crystal Semiconductors", for the example of a silicon doped gallium arsenide single crystal having a relatively high diameter (here: 100 mm) as produced by the process according to the invention. By reducing the boron impurity, the concentration of ionic defect sites within the crystal is reduced. Since ionic defect sites function as scattering centres for charge carriers, their decrease enhances the charge carrier mobility.
【００６７】
From the results obtained within the framework of the invention, it can be stated that, in the manufacture of a III-V semiconductor single crystal having a diameter of at least 100 mm, based on a vertically directed solidification of a melt of a semiconductor material being in contact with a cover melt containing e.g. boron oxide, contrary to the conventional process only by means of the technique according to the present invention the hall mobility is at least 1.900 cm2/Vs in a charge carrier concentration range of at least 1.0 x 1018 cm-3 and in particular in the range of the charge carrier concentration of 1.0 x 1018cm-3 to 2.0 x 1018 cm-3, which is achievable according to the invention by a concentration of a conductivity-generating dopant of at least 1 x 1018 atoms/cm3. Even better, for the case of a charge carrier concentration of 1.0 to 1.2 x 1018 cm-3, the hall mobility is higher than 2.100 cm2/Vs, and for the case of a charge carrier concentration of more than 1.2 x 1018 cm-3, and particular up to 2.0 x 1018 cm-3, the hall mobility is higher than 1.900 cm2/Vs. In a range of the charge carrier concentration of 1.3 to 1.8 x 1018 cm-3, the hall mobility even is at least 2.000 cm2/Vs.
【００６８】
The invention will be explained in more detail by means of an example.
【００６９】
For a comparison between the conventional and the inventive process, two crucibles of pyrolytic boron nitride (pBN) having a form as schematically shown in Fig. 1 (inner diameter approximately 102 mm, total length approximately 230 mm) are respectively charged with a bulk mass of undoped gallium arsenide of 11 kg. For the formation of a cover melt, a cylindrical boron oxide mass of 650 g was respectively added to the crucible. In the first crucible 3.18 g silicon was added as a dopant. This amount was determined such that, after melting and carrying out the solidification of the melt, a silicon concentration of about 2 x 1018 cm-3 is adjusted at the transition between the conical and the cylindrical portions of the gallium arsenide single crystal. In the second crucible, only 0.95 g silicon, i.e. about 30% of this amount, was added. The first crucible was heated in a furnace, until the initially solid gallium arsenide and the boron oxide had been melted. By suitably controlling of the heating elements of the furnace, a vertical temperature gradient was generated. By shifting of the temperature field parallel to the longitudinal axis of the crucible, the melt, starting at the seed crystal, was completely solidified. The second crucible was also heated in a furnace, which however was equipped with a container 6 and a device 8 for a later addition of dopant into a crucible according to Fig. 1, until gallium arsenide and boron oxide had been melted. In advance, an amount of 1.95 g silicon was added in solid form into the container 6. Subsequently, the solidification of the melt was carried out to an extent, until the solidification front had reached the region of the transition between the conical and the cylindrical portion of the crucible. Subsequently, the container 6 was opened by means of the device 8, whereupon the silicon fell into the crucible. Subsequently, the solidification of the melt was continued. 
【００７０】
The cylindrical portions of each crystal were worked into wafers of about 100 mm diameter respectively. Among the crystals produced according to the conventional process, nine comparative wafers, and among the crystal produced by the process according to the invention, eleven inventive wafers were chosen, respectively distributed over various solidified ratios g of the crystal ingot. In these wafers, the electric resistivity, the hall mobility and the charge carrier concentration were determined by means of van-der-Pauw- and hall-measurements according to ASTM F76-86 "Standard Test Methods for Measuring Resistivity and Hall Coefficient and Determining Hall Mobility in Single-Crystal Semiconductors", and the contents of silicon and boron were determined by ICP-AES. The settings in the experimental hall measurement according to ASTM F76-86 were as follows:
-      sample form: square plate derived from the wafer centre; lateral dimensions: 17 mm x 17 mm; thickness 625 μm, corresponding to the wafer thickness
-      sample temperature during the measurement: (22±0.2)°C
-      flux density of the magnetic field: 0.47 T
-      sample current: 100 mA.
【００７１】
The obtained measurement data are illustrated in Figs. 2-7. The axial position of the examined wafer is given by the ratio g of the gallium arsenide melt respectively solidified at this position during the crystal growth process.
【００７２】
As can be gathered from Fig. 2, the silicon concentration in each of the wafer of the crystal produced by the process according to the invention is about 2.5-fold higher than in a wafer of the corresponding axial position of the crystal produced according to the conventional process, although the totally added amount of dopant is almost the same for both crystals; strictly speaking, the amount was even slightly lower in the sample according to the invention. The higher silicon concentration leads to a higher charge carrier concentration (see Fig. 4), to a lower electric resistivity (see Fig. 5), and to a higher electric conductivity (see Fig. 6) of the crystal or the wafer according to the invention. Fig. 3 shows that the boron content could be decreased by a factor of 2-3, in spite of a higher silicon concentration achievable in the crystal. Due to the thus reduced concentration of compensation defects, the hall mobility is significantly enhanced according to the invention (see Fig. 7).
【００７３】
An enhancement or increase of the hall mobility in the wafers having a relatively large diameter according to the invention is of particular high value in particular in a desirable charge carrier concentration range of higher than 1 x 1018 cm-3, and in particular in the range of 1.0 x 1018 cm-3 to 2.0 x 1018 cm-3, because in this range of the charge carrier concentration, which is achievable according to the invention by a concentration of a conductivity-generating dopant of at least 1 x 1018 atoms/cm3 and, even better, of at least 1.5 x 1018 atoms/cm3, the hall mobility is always at least 1.900 cm2/Vs. Even better, for the case of a charge carrier concentration of 1.0 to 1.2 x 1018 cm-3, the hall mobility is higher than 2.100 cm2/Vs, and for the case of a charge carrier concentration of higher than 1.2 x 1018 cm-3, in particular in the range of 1.3 x 1018 cm-3 to 1.8 x 1018 cm-3, it is higher than 1.900 cm2/Vs and even at least 2.000 cm2 Vs. 
【００７４】
These conditions of the ratio of hall mobility to charge carrier concentration are not satisfied in the comparative wafers.
【図面の簡単な説明】
【００７５】
【図１】Fig. 1 shows a schematic cross section through a device for the growth of compound semiconductor single crystals.
【図２】Fig. 2 shows, for the example of a silicon doped gallium arsenide single crystal, the axial distribution of the silicon concentration in a single crystal prepared according to the invention, in comparison with a single crystal prepared according to a conventional process.
【図３】Fig. 3 correspondingly shows the axial distribution of the boron concentration in the same silicon doped gallium arsenide single crystal shown in Fig. 2, on the one hand according to the invention and on the other hand according to the comparison example.
【図４】Fig. 4 shows a corresponding comparison of the axial distribution of the charge carrier concentration, respectively referring to the example according to the invention and to the comparative example of Fig. 2. 
【図５】Fig. 5 shows a corresponding comparison of the axial distribution of the electric resistivity, respectively of the example according to the invention and the comparative example of Fig. 2.
【図６】Fig. 6 shows a corresponding comparison of the axial distribution of the specific electric conductivity, respectively with respect to the example according to the invention and to the comparison example of Fig. 2.
【図７】Fig. 7 shows a comparison of the experimentally determined dependency between the hall mobility and the charge carrier concentration, comparing a single crystal prepared according to the invention and a single crystal prepared according to a conventional process.
【符号の説明】
【００７６】
1  crucible
2  cylindrical portion
3  portion
4  cylindrical portion
5  seed crystal
6  container
7  dopant
8  device
9  semiconductor melt
10  cover melt
11  semiconductor single crystal
12  solidification front
【請求項１】
A process for the manufacture of a semiconductor single crystal doped by a dopant, by means of solidification of a semiconductor melt in a crucible using a seed crystal of the same semiconductor material as the semiconductor single crystal to be manufactured, 
wherein the amount of the dopant used to adjust a desired electric conductivity in the produced semiconductor single crystal is added to the semiconductor melt
(a)  after the growth of the formed semiconductor single crystal onto the seed crystal had started, or
(b)  after the solidification of the semiconductor single crystal in a main portion and preferably completely in the conical or tapered portion of the crucible is terminated;
or wherein the said amount of the dopant is added in at least two steps, including a first step of adding a partial amount of said amount previously, i.e. in advance of (a) or (b), into the crucible and a second step of adding a remainder of said amount to the semiconductor melt according to (a) or (b).
【請求項２】
The process according to claim 1, wherein the partial amount of dopant added previously in a first step corresponds up to maximally 2/3, preferably 1/10 to 2/3 and particularly 1/5 to 1/2 of said amount of the dopant used to adjust the desired electric conductivity in the produced semiconductor single crystal.
【請求項３】
The process according to claim 1, wherein the concentration of the dopant in the whole conical portion of the produced semiconductor single crystal is at most about 
1 x 1018 atoms/cm3, preferably at most about 6 x 1017 atoms/cm3, 
and/or that the concentration of the dopant in the whole cylindrical portion of the produced semiconductor single crystal, preferably in the substrate wafer manufactured therefrom, is higher than about 6 x 1017 atoms/cm3, preferably higher than about 1 x 1018 atoms/cm3.
【請求項４】
The process according to claim 1, wherein the semiconductor melt is covered by a cover melt, wherein preferably the concentration of impurity which derives from the cover melt is below about 5 x 1018 atoms/cm3 within the whole cylindrical portion of the produced semiconductor single crystal, optionally in the substrate wafer manufactured therefrom.
【請求項５】
The process according to claim 4, wherein the cover melt is a boron oxide melt, and the impurity derived thereform is boron.
【請求項６】
The process according to claim 1, wherein the produced semiconductor single crystal is a single crystal of a compound semiconductor, preferably of a III-V compound semiconductor.
【請求項７】
The process according to claim 6, wherein the produced single crystal comprises gallium arsenide as the main component.
【請求項８】
The process according to claim 1, wherein the produced semiconductor single crystal, optionally the substrate wafer manufactured therefrom, has a high electric conductivity of n- or p-type, an n-type semiconductor being preferred.
【請求項９】
The process according to claim 8, wherein the produced semiconductor single crystal, optionally the substrate wafer manufactured therefrom, has an electric conductivity of at least about 250 Siemens/cm, and/or an electric resistivity of at most about 4 x 10-3 Ωcm.
【請求項１０】
The process according to claim 1, wherein the addition of the dopant is carried out with solid dopant.
【請求項１１】
The process according to claim 1, wherein silicon is used as dopant in elemental or chemically-bound form.
【請求項１２】
The process according to claim 1, which is carried out according to a VGF or a VB process.
【請求項１３】
A III-V semiconductor single crystal comprising:
-      a concentration of an electric conductivity-generating dopant of at least about 1 x 1018 atoms/cm3, and
-      a concentration of an impurity, which is present due to the manufacturing process, of at most about 5 x 1018 atoms/cm3,
wherein the III-V semiconductor single crystal has an electric conductivity of at least about 250 Siemens/cm, and/or a specific resistivity of at most about 4 x 10-3 Ωcm.
【請求項１４】
The III-V semiconductor single crystal according to claim 13, having a diameter of at least about 100 mm.
【請求項１５】
The III-V semiconductor single crystal according to claim 13, wherein
-      the concentration of the electric conductivity-generating dopant is in a range of about 1 x 1018 atoms/cm3 to 5 x 1019 atoms/cm3, preferably in a range of about 2 x 1018 atoms/cm3 to 1 x 1019 atoms/cm3, and/or
-      the concentration of an impurity, which is present due to the manufacturing process, is in a range of about 1 x 1017 atoms/cm3 to 5 x 1018 atoms/cm3, preferably in the range of about 1 x 1017atoms/cm3 to 3.5 x 1018 atoms/cm3.
【請求項１６】
A III-V semiconductor single crystal having a diameter of at least about 100 mm and comprising:
-      a concentration of an electric conductivity-generating dopant of at least about 1.0 x 1018 atoms/cm3 and
-      a charge carrier concentration of at least about 1.0 x 1018 cm-3, 
wherein the hall mobility, determined according to ASTM F76-86, for the case of a charge carrier concentration of 1.0 to 1.2 x 1018 cm-3is higher than 2.100 cm2/Vs, and for the case of a charge carrier concentration of higher than 1.2 x 1018 cm-3, in particular in the range up to 2.0 x 1018 cm-3, is higher than 1.900 cm2/Vs.
【請求項１７】
The III-V semiconductor single crystal according to claim 16, wherein in a range of a charge carrier concentration of 1.3 to 1.8 x 1018 cm-3, the hall mobility is at least 2.000 cm2/Vs.
【請求項１８】
The III-V semiconductor single crystal according to claim 16, wherein the concentration of the electric conductivity-generating dopant is at least about 1.5 x 1018 atoms/cm3, and/or that a concentration of an impurity, which is present due to the manufacturing process, is contained at a concentration of at most about 5 x 1018atoms/cm3.
【請求項１９】
The III-V semiconductor single crystal according to claim 13 or 16, wherein the electric conductivity-generating dopant is silicon, and/or wherein that an impurity, which is present due to the manufacturing process, is boron.
【請求項２０】
The III-V semiconductor single crystal according to claim 13 or 16, wherein the III-V semiconductor compound is GaAs.
【請求項２１】
The III-V semiconductor single crystal according to claim 13 or 16, which has been produced according to a VGF or a VB process with a cover melt.
【請求項２２】
The III-V semiconductor single crystal according to claim 13 or 16, obtainable by a process as defined in claim 1.
【請求項２３】
A substrate wafer, formed from a III-V semiconductor single crystal according to claim 13 or 16.
【要約】
The invention describes a process for the manufacture of a semiconductor single crystal 11 doped by a dopant 7, in particular one having a high electric conductivity, by means of solidification of a semiconductor melt 9 in a crucible 1, by using a seed crystal 5 made of the same semiconductor material as the semiconductor single crystal 11 to be produced. The amount of dopant 7, which is used for the adjustment of the desired electric conductivity in the generated semiconductor single crystal 11, is added into a semiconductor melt 9 after the beginning of the crystal growth of the formed semiconductor single crystal 11 onto the seed crystal 5, or after termination of the solidification of the semiconductor single crystal 11 a part or completely in the conical or tapered portion 3 of the crucible 1, or is added partially already in advance into the crucible 1 and while a remainder is then added accordingly into the semiconductor melt 9.
【選択図】図１
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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