(57)【要約】【課題】フラッシュメモリなどの不揮発性メモリの電気的特性の向上を図ることができる技術を提供する。【解決手段】配線層の第１層には、信号線を含む配線２１が形成されている。この配線２１はメモリマット領域のうち選択トランジスタが形成されている選択トランジスタ領域上に形成されている。そして、メモリマット領域のうち配線２１が形成されていない未配線領域にシールド配線２４を形成する。すなわち、シールド配線２４は配線２１が形成されていないメモリセルアレイ領域上に形成される。配線層の第２層には、グローバルビット線２２が形成されている。第１層にシールド配線２４を設けることにより、第２層のグローバルビット線２２をシールドし、グローバルビット線２２における隣々接間のカップリングノイズを低減する。【選択図】図９
2007123652.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された不揮発性メモリセルを有する半導体装置であって、
（ａ）前記不揮発性メモリセル上に形成された第１層配線と、
（ｂ）前記第１層配線上に形成された第２層配線とを備え、
前記第２層配線は、前記不揮発性メモリセルを制御する複数のグローバルビット線を含み、
前記第１層配線は、前記複数のグローバルビット線をシールドする第１シールド配線を含むことを特徴とする半導体装置。
【請求項２】
さらに、
前記第２層配線上に形成された第３層配線を備え、
前記第３層配線は、前記複数のグローバルビット線をシールドする第２シールド配線を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数のグローバルビット線のそれぞれは、隣接するグローバルビット線を接地電位にして順次動作させることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第３層配線は、信号線を含み、前記第２シールド配線の前記第３層配線全体に占める割合が２５％以上であることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第１層配線のうち前記第１シールド配線は、前記不揮発性メモリ上に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
さらに、
前記半導体基板上に形成され、前記不揮発性メモリセルを選択する選択トランジスタを備え、
前記選択トランジスタ上には、前記第１層配線のうち信号線が形成されていることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１シールド配線は、前記複数のグローバルビット線と平面的に交差するように形成されていることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第１シールド配線は、前記複数のグローバルビット線と平面的に並行するように形成されていることを特徴とする請求項１記載の半導体装置。
【請求項９】
前記第２シールド配線は、前記複数のグローバルビット線と平面的に交差するように形成されていることを特徴とする請求項２記載の半導体装置。
【請求項１０】
前記不揮発性メモリセルは、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に形成された絶縁膜と、前記絶縁膜上に形成された制御ゲート電極とを有し、
前記制御ゲート電極と前記第１シールド配線とは平面的に重なり合わない部分があることを特徴とする請求項１記載の半導体装置。
【請求項１１】
前記第１層配線に前記第１シールド配線を形成することにより、前記第１シールド配線を形成しない場合に比べて前記第１層配線を均一に配置することを特徴とする請求項１記載の半導体装置。
【請求項１２】
前記第３層配線に前記第２シールド配線を形成することにより、前記第２シールド配線を形成しない場合に比べて前記第１層配線を均一に配置することを特徴とする請求項２記載の半導体装置。
【請求項１３】
前記不揮発性メモリセルは、２ビット以上の情報を記憶することを特徴とする請求項１記載の半導体装置。
【請求項１４】
前記第１シールド配線および前記第２シールド配線は、接地されていることを特徴とする請求項２記載の半導体装置。
【請求項１５】
前記半導体基板上に形成され、前記不揮発性メモリセルを選択する選択トランジスタを備え、
前記選択トランジスタ上あるいは前記不揮発性メモリセル上に形成されている前記第１層配線のうち、５０％以上が前記第１シールド配線であることを特徴とする請求項１記載の半導体装置。
【請求項１６】
前記不揮発性メモリを複数配列したメモリセルアレイは、ＡＮＤ型、ＮＡＮＤ型またはＮＯＲ型のメモリセルアレイであることを特徴とする請求項１記載の半導体装置。
【請求項１７】
（ａ）半導体基板上に不揮発性メモリセルを形成する工程と、
（ｂ）前記不揮発性メモリセル上に第１層配線を形成する工程と、
（ｃ）前記第１層配線上に第２層配線を形成する工程とを備え、
前記第２層配線には、前記不揮発性メモリセルを制御するグローバルビット線が含まれており、前記第１層配線には、前記グローバルビット線をシールドする第１シールド配線が含まれていることを特徴とする半導体装置の製造方法。
【請求項１８】
さらに、
（ｄ）前記第２層配線上に第３層配線を形成する工程を備え、
前記第３層配線には、前記グローバルビット線をシールドする第２シールド配線が含まれていることを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
さらに、
（ｅ）前記半導体基板上に紫外線を照射する工程を備えることを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記（ｅ）工程は、前記（ｄ）工程後に行なわれることを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２１】
さらに、前記（ｅ）工程は、前記（ｃ）工程後にも行なわれることを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２２】
さらに、前記（ｅ）工程は、前記（ｂ）工程後にも行なわれることを特徴とする請求項２１記載の半導体装置の製造方法。
【請求項２３】
前記不揮発性メモリセルは制御ゲート電極を有し、前記制御ゲート電極と前記第１シールド配線とは、平面的に重ならない領域が存在するように形成されることを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２４】
前記不揮発性メモリセルは制御ゲート電極を有し、前記制御ゲート電極と前記第１シールド配線とは、平面的に交差するように形成されることを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２５】
前記第１シールド配線および前記第２シールド配線を、前記不揮発性メモリセル上に形成することを特徴とする請求項１８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、不揮発性メモリを備える半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００５−０８５９０３号公報（特許文献１）には、複数の補助ゲート電極と、これに交差する複数のワード線と、ワード線下に形成された浮遊ゲート電極とを有する複数の不揮発性メモリからなるＡＮＤ型フラッシュメモリが開示されている。
【０００３】
特開２００１−２７４２６１号公報（特許文献２）には、シリコン基板に形成されたＭＯＳ型トランジスタを取り囲むように設けられた不純物拡散層が、アレイ状に配置されたプラグ電極を介在して上層の第３金属配線層に接続されている。そして、この第３金属配線層が接地電位に固定されている技術が開示されている。
【特許文献１】特開２００５−０８５９０３号公報
【特許文献２】特開２００１−２７４２６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
不揮発性メモリの１つであるフラッシュメモリは携帯性、衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータや携帯電話機などの小型携帯情報機器の記憶装置として急速に需要が拡大している。そして、小型情報機器のさらなる小型化に伴い、小型情報機器に搭載されるフラッシュメモリの微細化が要求されている。この要求に対し、最小加工寸法の向上によってフラッシュメモリの微細化が行なわれている。
【０００５】
しかし、フラッシュメモリの微細化に伴って新たな問題が顕在化してきている。すなわち、微細化に伴ってフラッシュメモリ内のグローバルビット線（第２層配線）のピッチが狭まり、隣々接間のグローバルビット線でカップリング容量が増加し、従来問題視されていなかった隣々接のカップリングノイズが顕在化する問題点が発生した。つまり、隣々接のカップリングノイズにより、読み出し動作などに悪影響を及ぼす問題点が発生する。
【０００６】
本発明の目的は、フラッシュメモリなどの不揮発性メモリの電気的特性の向上を図ることができる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明による半導体装置は、半導体基板上に形成された不揮発性メモリセルを有する半導体装置であって、（ａ）前記不揮発性メモリセル上に形成された第１層配線と、（ｂ）前記第１層配線上に形成された第２層配線とを備える。そして、前記第２層配線は、前記不揮発性メモリセルを制御する複数のグローバルビット線を含み、前記第１層配線は、前記複数のグローバルビット線をシールドする第１シールド配線を含むことを特徴とする。
【００１０】
また、本発明による半導体装置の製造方法は、（ａ）半導体基板上に不揮発性メモリセルを形成する工程と、（ｂ）前記不揮発性メモリセル上に第１層配線を形成する工程と、（ｃ）前記第１層配線上に第２層配線を形成する工程とを備える。そして、前記第２層配線には、前記不揮発性メモリセルを制御するグローバルビット線が含まれており、前記第１層配線には、前記グローバルビット線をシールドする第１シールド配線が含まれていることを特徴とする。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
不揮発性メモリの電気的特性を向上することができる。
【発明を実施するための最良の形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１６】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面を見やすくするため、平面図であってもハッチングを付す場合がある。
【００１８】
（実施の形態１）
本実施の形態１における不揮発性メモリ（半導体装置）について図面を参照しながら説明する。図１は、複数の不揮発性メモリを形成した半導体チップ１を示した平面図である。図１において、半導体チップ１には、例えば、複数の不揮発性メモリ２ａ〜２ｄが形成されている。個々の不揮発性メモリ２ａ〜２ｄには、メモリの最小単位であるメモリセルが行列状に配置されたメモリセルアレイ３が形成されており、このメモリセルアレイ３の周囲には、デコーダ４およびセンスアンプ（ラッチ回路を含む）５が形成されている。メモリセルアレイ３には、ｘ軸方向に延在するように複数のワード線６が形成されており、このワード線６に交差するｙ軸方向に複数のグローバルビット線７が形成されている。不揮発性メモリ２ａ〜２ｄには、例えば、２５６本のワード線６を１ストリングとして、６４ストリングのワード線６と冗長回路用の１ストリングのワード線６が形成されている。また、不揮発性メモリ２ａ〜２ｄには、例えば、８１９２本のグローバルビット線７と、冗長回路用のグローバルビット線７が３２本形成されており、さらに、管理用のグローバルビット線７が２５６本形成されている。ワード線６およびグローバルビット線７は、後述する動作で説明するように、不揮発性メモリ２ａ〜２ｄを構成するメモリセルの書き込み、読み出し、または消去動作時において、メモリセルを制御するための信号線として機能する。
【００１９】
図２は、不揮発性メモリの内部に形成されたメモリセルアレイの一部を示した平面図である。図２において、本実施の形態１における不揮発性メモリは、ｙ軸方向に延在する複数の補助ゲート電極１３が形成されている。この補助ゲート電極１３に例えば正電圧を印加することにより、補助ゲート電極１３の直下の半導体領域にチャネルが形成されるようになっている。チャネル領域は、補助ゲート電極１３に沿って形成され、ソース領域あるいはドレイン領域となる拡散層２０に接続される。したがって、補助ゲート電極１３下のチャネル領域はソース領域あるいはドレイン領域となる。すなわち、補助ゲート電極１３は、ｙ軸方向に延在するチャネル領域よりなるソース領域およびドレイン領域を形成するために設けられている。拡散層２０には、配線層に形成されるグローバルビット線が電気的に接続するようになっており、補助ゲート電極１３下に形成されるチャネル領域とグローバルビット線が電気的に接続されるようになっている。すなわち、ソース領域となるチャネル領域にグローバルビット線を介して所定の電圧が印加されるようになっている。
【００２０】
補助ゲート電極１３に交差する方向、すなわちｙ軸方向に延在する方向には、複数の制御ゲート電極（ワード線）１９が形成されている。そして、補助ゲート電極１３間の制御ゲート電極１９下には、メモリセルＣ１、Ｃ２が形成されている。すなわち、メモリセルＣ１、Ｃ２は、同じソース領域およびドレイン領域間に並列に接続するように形成されている（ＡＮＤ型のメモリセルアレイ）。各不揮発性メモリセルＣ１、Ｃ２には、それぞれ情報が記憶できるようになっている。なお、ＡＮＤ型のメモリセルアレイは、高密度化と高機能化（書き換え単位縮小）に適したアレイ方式である。
【００２１】
次に、図３は、図２のＡ−Ａ線で切断した断面を示す断面図である。図３において、半導体基板１０上にはｐ型ウェル１１が形成され、このｐ型ウェル１１上には、補助ゲート絶縁膜１２を介して補助ゲート電極１３が形成されている。この補助ゲート電極１３下には駆動時にチャネル領域（図示せず）が形成され、このチャネル領域がソース領域あるいはドレイン領域となる。補助ゲート電極１３の間には、ゲート絶縁膜１４を介して浮遊ゲート電極１５が形成されている。この浮遊ゲート電極１５と補助ゲート電極１３とは、補助ゲート電極１３の側壁に形成された側壁絶縁膜１６によって互いに絶縁されている。補助ゲート電極１３上には絶縁膜１７が形成され、この絶縁膜１７および浮遊ゲート電極１５上には、絶縁膜１８が形成されている。そして、絶縁膜１８上には、制御ゲート電極１９が形成されている。
【００２２】
浮遊ゲート電極１５は、電荷を蓄積する電荷蓄積膜として機能する。すなわち、浮遊ゲート電極１５に電子が蓄積されると、チャネルが形成されるしきい値（電圧）が高くなる。このため、制御ゲート電極１９に読出し電圧を印加した場合、浮遊ゲート電極１５下にはチャネルが形成されず、補助ゲート電極１３間に形成されているソース領域とドレイン領域は導通せず電流が流れない。これに対し、浮遊ゲート電極１５に電子が蓄積されていないと、チャネルが形成されるしきい値が低くなる。このため、制御ゲート電極１９に読出し電圧を印加した場合、浮遊ゲート電極１５下にチャネルが形成され、ソース領域とドレイン領域との間に電流が流れる。このように浮遊ゲート電極１５に蓄積される電荷の有無に応じて、メモリセルに情報を記憶させることができる。
【００２３】
次に、回路図を用いて不揮発性メモリの書き込み動作、読み出し動作および消去動作について説明する。図４は、不揮発性メモリの回路を示した回路図である。図４において、行列状にメモリセルＭＣが形成されている。このメモリセルＭＣのうち１行目に配置されているものについては、それぞれのメモリセルＭＣに含まれる制御ゲート電極が１本のワード線ＷＬ０に電気的に接続されている。同様に、２行目に配置されているメモリセルＭＣの制御ゲート電極は、１本のワード線ＷＬ１に電気的に接続されている。このようにして、例えば、２５６本のワード線が配置されている。ワード線と交差する方向では、同じ列に配置された補助ゲート電極が電気的に接続されている。補助ゲート電極に接続する補助ゲート配線ＡＧ０〜ＡＧ３はそれぞれ、４列おきに配置された不揮発性メモリセルの補助ゲート電極を電気的に接続するようになっている。また、補助ゲート電極下に形成されるチャネルに接続するようにグローバルビット線ＧＢＬ０〜ＧＢＬ３が設けられている。グローバルビット線ＧＢＬ０〜ＧＢＬ３には、ワード線に交差するように配置されており、選択トランジスタＱ１が接続されている。選択トランジスタＱ１のゲート電極は配線ＳＴ１に接続されており、この配線ＳＴ１に所定の電圧を印加することにより、選択トランジスタＱ１がオンするようになっている。また、グローバルビット線ＧＢＬ０〜ＧＢＬ３は、１列おきに配置されている。そして、グローバルビット線ＧＢＬ０〜ＧＢＬ３の間には、共通ドレイン配線ＣＤが形成されており、この共通ドレイン配線ＣＤは、グローバルビット線ＧＢＬ０〜ＧＢＬ３と交互に１列おきの補助ゲート電極を電気的に接続している。共通ドレイン配線ＣＤには、選択トランジスタＱ２が接続されており、この選択トランジスタＱ２のゲート電極は配線ＳＴ２に接続されている。
【００２４】
図５は定電荷注入によるデータ書き込み動作時の要部回路図を示している。上記のように、選択トランジスタＱ２が共通ドレイン配線ＣＤ側に１段のみ配置され、補助ゲート配線ＡＧ０〜ＡＧ３が４系統の構成とされている。グローバルビット線ＧＢＬ０〜ＧＢＬ３には、それぞれ選択トランジスタＱ１が設けられており、これら選択トランジスタＱ１が選択されてオンすることにより、グローバルビット線ＧＢＬ０〜ＧＢＬ３にソース電位が印加されることになる。そして、補助ゲート配線ＡＧ０〜ＡＧ３のうち所望の補助ゲート配線に電圧を印加することによって所望のメモリセルＭＣを選択する。
【００２５】
データ書き込みは、非選択のメモリセルＭＣをスルー、ソース領域側の選択および定電荷注入によるソースサイドホットエレクトロン注入方式を前提とする。これにより、高速で、低電流で効率的なデータ書き込みが可能となっている。また、個々のメモリセルＭＣには多値のデータを記憶することが可能となっている。この多値記憶は、ワード線の書き込み電圧は一定にし、書き込み時間を変えることで、不揮発性メモリセルの浮遊ゲート電極へ注入するホットエレクトロンの量を変化させることで行なう。このため、何種類かのしきい値レベルを有するメモリセルＭＣを形成することができる。すなわち、“００”／“０１”／“１０”／“１１”等のような４つ以上の値（２ビットより大きいビット値）を記憶できる。このため、１つのメモリセルＭＣで２つのメモリセルＭＣ分の働きを実現できる。したがって、フラッシュメモリの小型化を実現できる。
【００２６】
データ書き込み動作では、選択のメモリセルＭＣが接続されるワード線ＷＬ０に、例えば１５Ｖ程度、それ以外のワード線ＷＬ１等に、例えば０Ｖを印加する。また、選択のメモリセルＭＣのソース領域形成用の補助ゲート配線ＡＧ０に、例えば１Ｖ程度を印加し、選択のメモリセルＭＣのドレイン領域形成用の補助ゲート配線ＡＧ１に、例えば７Ｖ程度を印加する。これにより、補助ゲート配線ＡＧ０に接続された補助ゲート電極下にソース領域となるチャネル（反転層）を形成し、補助ゲート配線ＡＧ１に接続された補助ゲート電極下にドレイン領域となるチャネルを形成する。他の補助ゲート配線ＡＧ２、ＡＧ３には、例えば０Ｖを印加することで、これら補助ゲート配線ＡＧ２、ＡＧ３に接続された補助ゲート電極下にチャネルが形成されないようにし、選択、非選択のメモリセルＭＣ間のアイソレーションを行う。この状態で、配線ＳＴ２に、例えば７Ｖ程度の電圧を印加することにより選択トランジスタＱ２をオンして、共通ドレイン配線ＣＤに印加された４Ｖ程度の電圧を、チャネルを通じて選択されているメモリセルＭＣのドレイン領域に供給する。
【００２７】
しかし、このままでは、ワード線ＷＬ０に接続された非選択のメモリセルＭＣの中に、選択のメモリセルＭＣと同じ状態のものが存在し、その非選択のメモリセルＭＣにもデータが書き込まれてしまう。そこで、選択のメモリセルＭＣのソース領域となるチャネルが接続されるグローバルビット線ＧＢＬ０に、例えば０Ｖを印加する一方、非選択のメモリセルＭＣのソース領域となるチャネルが接続されるグローバルビット線ＧＢＬ２に、例えば１．２Ｖ程度を印加する。また、他のグローバルビット線ＧＢＬ１、ＧＢＬ３には、例えば０Ｖを印加する。これにより、選択のメモリセルＭＣにはドレイン領域からソース領域に向かって書き込み電流Ｉ１が流れる。この時にソース領域となるチャネルに蓄積した電荷を、ある一定のチャネル電流として流し、ゲート絶縁膜を介して浮遊ゲート電極に効率的に注入する（定電荷注入方式）。これにより、選択のメモリセルＭＣにデータを高速で書き込む一方、非選択のメモリセルＭＣのドレイン領域からソース領域にはドレイン電流が流れないようにしてデータが書き込まれないようにする。なお、図５の符号Ｆはフローティング状態を示している。
【００２８】
次に、図６は、データ読み出し動作時の要部回路図である。データ読み出しでは、読み出し電流Ｉ２の方向が書き込み動作と逆である。すなわち、読み出し電流Ｉ２はグローバルビット線ＧＢＬ０、ＧＢＬ２から共通ドレイン配線ＣＤに向かって流れる。
【００２９】
データ読み出し動作では、選択のメモリセルＭＣが接続されるワード線ＷＬ０に、例えば２〜５Ｖ程度、それ以外のワード線ＷＬ１等に、例えば０Ｖを印加する。また、選択のメモリセルＭＣのソース領域およびドレイン領域形成用の補助ゲート配線ＡＧ０、ＡＧ１に、例えば５Ｖ程度を印加する。これにより、補助ゲート配線ＡＧ０に接続された補助ゲート電極下にソース領域用のチャネルを形成し、補助ゲート配線ＡＧ１に接続された補助ゲート電極下にドレイン領域用のチャネルを形成する。また、他の補助ゲート配線ＡＧ２、ＡＧ３には、例えば０Ｖを印加することで、これら補助ゲート配線ＡＧ２、ＡＧ３に接続された補助ゲート電極下にチャネルが形成されないようにしてアイソレーションを行う。
【００３０】
ここで、選択のメモリセルＭＣのソース領域となるチャネルに接続されるグローバルビット線ＧＢＬ０、ＧＢＬ２に、例えば１Ｖ程度を印加する一方、他のグローバルビット線ＧＢＬ１、ＧＢＬ３に、例えば０Ｖを印加する。この状態で、配線ＳＴ２に、例えば３Ｖ程度の電圧を印加することにより選択トランジスタＱ２をオンして、共通ドレイン配線ＣＤに印加された０Ｖ程度の電圧を、チャネルを通じて選択のメモリセルＭＣのドレイン領域に供給する。このようにして、選択のメモリセルＭＣのデータ読み出しを行う。この図６は４ビットに１ビットを同時に読み出していることを模式的に示している。この時、浮遊ゲート電極の蓄積電荷の状態で、選択のメモリセルＭＣのしきい値電圧が変わる。このため、選択のメモリセルＭＣにおいて、ソース領域およびドレイン領域間に流れる電流の状況で、選択のメモリセルＭＣの記憶状態を判断できる。例えば、図６に示される２つの選択メモリセルＭＣの場合、仮に選択された左側のメモリセルＭＣのしきい値電圧が４Ｖ、選択された右側のメモリセルＭＣのしきい値電圧が５Ｖであったとする。このとき、ワード線に印加される読み出し電圧を５Ｖとすれば、両方のメモリセルＭＣに電流が流れる。しかし、４．５Ｖで読み出した時には、左側のセルには電流が流れ、右側のセルには電流が流れない。このようにメモリセルＭＣに蓄えられた電荷の状態と読み出し電圧によって、多値記憶のメモリセルに対して読み出し動作を行なうことができる。
【００３１】
ここで、上述した読み出し動作では、グローバルビット線ＧＢＬ０、ＧＢＬ２に１Ｖを印加し、グローバルビット線ＧＢＬ１、ＧＢＬ３に０Ｖ（接地電位）を印加している。すなわち、読み出し動作の対象となっているグローバルビット線ＧＢＬ０、ＧＢＬ２に隣接するグローバルビット線ＧＢＬ１、ＧＢＬ３には０Ｖが印加されている。このように、読み出し動作の対象となっていない隣接するグローバルビット線ＧＢＬ１、ＧＢＬ３に０Ｖを印加することにより、隣接するグローバルビット線ＧＢＬ１、ＧＢＬ３によるカップリングノイズを低減することができる。つまり、読み出し動作の対象になっているグローバルビット線ＧＢＬ０、ＧＢＬ２に隣接するグローバルビット線ＧＢＬ１、ＧＢＬ３に０Ｖを印加することにより、カップリングノイズを低減でき読み出し精度の向上を図ることができる。したがって、不揮発性メモリが小型化されて隣接するグローバルビット線の距離が狭くなっても、隣接するグローバルビット線に起因するカップリングノイズはそれほど問題とならない。読み出し動作でグローバルビット線間を順次走査していくことになるが、読み出し動作の対象となっているグローバルビット線に隣接するグローバルビット線を接地電位にすることにより、隣接するグローバルビット線間のカップリングノイズは低減できる。
【００３２】
ところが、不揮発性メモリが小型化されてグローバルビット線のピッチが狭くなると、隣々接間のグローバルビット線の距離が狭まり、この隣々接間のグローバルビット線間のカップリング容量が増加し、カップリングノイズが顕在化してくる。例えば、グローバルビット線ＧＢＬ０とグローバルビット線ＧＢＬ２とは隣々接の関係にあるが、互いに読み出し対象となっているため、カップリングノイズが問題となる。このように、不揮発性メモリの小型化に伴って顕在化してくる隣々接間のカップリングノイズを、読み出し精度を向上させる観点から低減する必要があることがわかる。つまり、隣接するグローバルビット線間のカップリングノイズに対しては対処されていたが、現状では隣々接のグローバルビット線間のカップリングノイズに対しては考慮されていない。そこで、本実施の形態１では、後述するように、グローバルビット線の上下層にシールド配線を設けることにより、隣々接間のカップリングノイズを低減している。
【００３３】
続いて、データ消去時の動作について説明する。データの消去動作時では、選択対象のワード線（制御ゲート電極）に負電圧を印加することにより、浮遊ゲート電極から半導体基板へ電子を放出することにより行なわれる。すなわち、選択対象のワード線に、例えば−１６Ｖ程度の電圧を印加する一方、半導体基板に正の電圧を印加する。補助ゲート配線には、例えば０Ｖを印加し、補助ゲート配線に接続されている補助ゲート電極下にチャネルを形成しない。これにより、浮遊ゲート電極に蓄積された電子を、ゲート絶縁膜を介して半導体基板に放出し、複数のメモリセルＭＣのデータを一括消去する。
【００３４】
次に、不揮発性メモリの配線構造について説明する。まず、本実施の形態１における不揮発性メモリの配線構造を説明する前に、本発明者らが検討した技術の配線構造について説明する。
【００３５】
図７は、本発明者らが検討した技術において、半導体基板上に形成された第１層配線に含まれる配線２１と第２層配線に含まれるグローバルビット線２２のレイアウト構成を示す図である。図７では、メモリマット領域が図示されている。メモリマット領域とは、メモリセルがアレイ状に形成されているメモリセルアレイ領域と、メモリセルを選択する選択トランジスタが形成されている選択トランジスタ領域を合わせた領域をいうものとする。
【００３６】
半導体基板上に層間絶縁膜を介して形成された第１層には、第１層配線となる配線２１が形成されている。配線２１には、補助ゲート配線、共通ドレイン配線あるいは選択トランジスタのゲート電極に接続される配線などの信号線が含まれている。この配線２１は、メモリマット領域上に均一に形成されているわけではなく、図７に示すように、選択トランジスタ領域上に集中して形成されている。つまり、配線２１の大部分は、メモリマット領域のうちメモリセルアレイ領域上には形成されておらず、選択トランジスタ領域上に形成されている。具体的には、メモリマット領域のうち約９１％に配線が形成されていない未配線領域が存在している。この未配線領域の大部分がメモリセルアレイ領域上に存在している。
【００３７】
続いて、図７に示すように、配線２１が形成されている第１層上には、層間絶縁膜を介して第２層が形成されている。この第２層には第２層配線が形成されている。第２層配線の大部分を占めるのがグローバルビット線２２である。このグローバルビット線２２は、配線２１と平面的に交差するように形成されており、メモリマット領域にほぼ均一に形成されている。
【００３８】
図８は、本発明者らが検討した技術において、第２層配線に含まれるグローバルビット線２２と第３層配線に含まれる配線２３のレイアウト構成を示す図である。図８において、グローバルビット線２２上には層間絶縁膜を介して第３層が形成されている。この第３層には配線２３が形成されている。配線２３は、例えば、補助ゲート配線、共通ドレイン配線、デコーダの制御配線などの信号線が含まれている。配線２３も配線２１と同様に、グローバルビット線２２に交差するように形成されており、配線２１と並行に配置されている。配線２３もメモリマット領域上に均一に形成されておらず、メモリセルアレイ領域上に未配線領域がある。具体的に、メモリマット領域の約２５％に未配線領域が存在し、その大部分が、メモリセルアレイ領域上に存在する。
【００３９】
このように構成された技術において、不揮発性メモリの微細化に伴うグローバルビット線２２の隣々接間のカップリングノイズが顕在化してきた。そこで、本実施の形態１では、以下に示すように、第１層および第３層に形成されている未配線領域を有効活用することによって、グローバルビット線２２における隣々接間のカップリングノイズを低減している。以下に、本実施の形態１における不揮発性メモリの配線構造について説明する。
【００４０】
図９は、本実施の形態１において、第１層配線と第２層配線のレイアウト構成を示す平面図である。図９において、半導体基板上に層間絶縁膜を介して形成された第１層には第１層配線を構成する配線２１およびシールド配線（第１シールド配線）２４が形成されている。配線２１は本発明者らが検討した技術と同様に、補助ゲート配線、共通ドレイン配線あるいは選択トランジスタのゲート電極に接続される配線などの信号線が含まれている。この配線２１は、メモリマット領域のうち、主に選択トランジスタ領域上に形成されている。本実施の形態１では、配線２１の他にシールド配線２４が形成されている。このシールド配線２４は、主に今まで未配線領域であったメモリセルアレイ領域上に形成されている。すなわち、本実施の形態１では、第１層の未配線領域を有効活用してシールド配線２４を形成している。シールド配線２４を形成することにより、第１層の上層に形成されているグローバルビット線２２の下部をシールドで覆うことができるため、隣々接間のカップリングノイズを低減することができる。シールド配線２４は、例えば接地電位（０Ｖ）に接続されている。シールド配線２４は、メモリマット領域の大部分を占める未配線領域をなくすように形成されており、メモリマット領域に形成されている第１層配線（配線２１およびシールド配線２４）のうち、５０％以上がシールド配線２４となっている。シールド配線２４の幅は、例えば０．１８μｍである。
【００４１】
次に、第１層上には層間絶縁膜を介して第２層が形成されている。この第２層には、第２層配線となるグローバルビット線２２が形成されている。このグローバルビット線２２は、下層に形成されている第１層配線と平面的に交差するように形成されている。グローバルビット線２２の配線幅は１８０ｎｍであり、グローバルビット線２２間のスペースは１８０ｎｍである。また、第２層には、２５６本のグローバルビット線２２を挟んで配線２５ａ〜２５ｃが形成されている。すなわち、配線２５ａ〜２５ｃの間には２５６本のグローバルビット線２２が形成されている。配線２５ａ〜２５ｃは、下層に形成されているシールド配線２４とプラグ２６を介して電気的に接続されており、そのピッチは９２．１６μｍとなっている。つまり、第２層配線の一部を構成する配線２５ａ〜２５ｃは、グローバルビット線２２と異なる機能を有する配線であり、第１層に配置されたシールド配線２４と同電位にされている。
【００４２】
図１０は、本実施の形態１において、第２層配線と第３層配線のレイアウト構成を示す平面図である。図１０を見ると、第２層配線として、グローバルビット線２２および配線２５ａ〜２５ｃが形成されていることがわかる。グローバルビット線２２と配線２５ａ〜２５ｃは互いに並行するように配置されている。そして、グローバルビット線２２および配線２５ａ〜２５ｃを含む第２層配線上には、第３層配線が形成されている。本実施の形態１において、第３層配線は、配線２３およびシールド配線（第２シールド配線）２７より形成されている。配線２３は、例えば、補助ゲート配線、共通ドレイン配線、デコーダの制御配線などの信号線が含まれている。補助ゲート配線はメモリセルを動作させる上で重要な役割を有しているので、例えば両側を接地電位に接続された配線で挟むように形成されており、外部からのノイズの影響を低減している。
【００４３】
配線２３も配線２１と同様に、グローバルビット線２２に交差するように形成されており、配線２１と並行に配置されている。配線２３もメモリマット領域上に均一に形成されておらず、メモリセルアレイ領域上に未配線領域がある。具体的に、メモリマット領域の約２５％に未配線領域が存在し、その大部分が、メモリセルアレイ領域上に存在する。本実施の形態１では、メモリマット領域に存在する未配線領域にシールド配線２７が形成されている。未配線領域は主にメモリセルアレイ領域上に存在するので、シールド配線２７は主としてメモリセルアレイ領域上に配置されていることになる。第３層配線は、信号線である配線２３とシールド配線２７を含んでいるが、シールド配線２７の第３層配線全体に占める割合は２５％以上になっている。
【００４４】
シールド配線２７は、プラグ２８を介して下層の第２層配線に形成されている配線２５ａ、２５ｂ、２５ｃに接続されている。図９および図１０から、第１層に形成されたシールド配線２４と第３層に形成されたシールド配線２７は、第２層に形成された配線２５ａ、２５ｂ、２５ｃを介して電気的に接続されていることがわかる。これにより、第２層に形成されているグローバルビット線２２は、シールド配線２４およびシールド配線２７で囲まれていることがわかる。シールド配線２４およびシールド配線２７は、例えば接地電位に接続されているので、第２層に形成されたグローバルビット線２２は、第１層に形成されたシールド配線２４および第３層に形成されたシールド配線２７によってシールドされていることがわかる。したがって、グローバルビット線２２の隣々接間におけるカップリングノイズを低減することができるので、不揮発性メモリの電気的特性の信頼性を向上させることができる。
【００４５】
本実施の形態１では、未配線領域とされていたメモリセルアレイ領域上にシールド配線２４およびシールド配線２７を形成している。つまり、信号線などのレイアウト構成を変更することなくシールド配線２４およびシールド配線２７を形成することができる。このため、本実施の形態１では、大幅なレイアウト変更を行なうことなしに、グローバルビット線２２の隣々接間のカップリングノイズを低減することができる。すなわち、未配線領域を有効活用することにより、大幅なレイアウト変更をせずに、グローバルビット線２２の隣々接間のカップリングノイズを低減することができる。
【００４６】
また、グローバルビット線２２の上下層にシールド配線２４およびシールド配線２７を設けて隣々接間のカップリングノイズを設けているが、このように構成することにより、特に、メモリセルに２ビット以上の情報を記憶させる場合（多値記憶）に有効である。メモリセルに２ビット以上の情報を記憶させる動作環境がシビアになり、グローバルビット線２２における隣々接間のカップリングノイズの影響を受けやすくなる。このため、誤動作が生じやすくなるが、本実施の形態１では、シールド配線２４およびシールド配線２７を設けることにより、グローバルビット線２２における隣々接間のカップリングノイズを低減しているので、グローバルビット線２２を流れる信号のＳ／Ｎ比を向上できるからである。
【００４７】
次に、図１１は、図９および図１０のＡ−Ａ線で切断した断面を示す断面図である。図１１に示す断面では、半導体基板１０には、ｐ型ウェル１１が形成されており、このｐ型ウェル１１上にメモリセルが形成されている。メモリセルには、ｐ型ウェル１１上に形成されたゲート絶縁膜１４を介して浮遊ゲート電極１５が形成されている。そして、浮遊ゲート電極１５上には、絶縁膜１８を介して制御ゲート電極（ワード線）１９が形成されている。制御ゲート電極１９は紙面に垂直な方向に延在している。
【００４８】
ゲート絶縁膜１４は、例えば酸化シリコン膜から構成され、例えばその膜厚は、９ｎｍとなっている。また、浮遊ゲート電極１５は、例えばポリシリコン膜から構成され、その膜厚は、例えば２６０ｎｍである。さらに、絶縁膜１８は、例えば、窒化シリコン膜／酸化シリコン膜／窒化シリコン膜の積層膜から構成され、例えばその膜厚は、１４ｎｍである。制御ゲート電極１９は、例えばポリシリコン膜から構成され、例えばその膜厚は、２３０ｎｍとなっている。
【００４９】
このように構成されたメモリセル上には層間絶縁膜３０が形成されており、層間絶縁膜３０上には、第１層配線の一部を構成するシールド配線２４ａ〜２４ｃが形成されている。層間絶縁膜３０は、例えば酸化シリコン膜から形成され、制御ゲート電極１９とシールド配線２４ａ〜２４ｃの間の距離は３００ｎｍである。シールド配線２４ａ〜２４ｃは、例えばタングステン膜から形成され、制御ゲート電極１９と同様に、紙面に垂直な方向に延在している。すなわち、制御ゲート電極１９とシールド配線２４ａ〜２４ｃは並行するように配置されている。なお、シールド配線２４ａ〜２４ｃには接地電位が印加されている。シールド配線２４ａ〜２４ｃの膜厚は、例えば２００ｎｍである。
【００５０】
シールド配線２４ａ〜２４ｃ上には、層間絶縁膜３１が形成されており、層間絶縁膜３１上には、第２層配線の一部を構成するグローバルビット線２２が形成されている。層間絶縁膜３１は、例えば酸化シリコン膜から形成され、例えばその膜厚は５５０ｎｍとなっている。グローバルビット線２２は、例えばアルミニウム膜から形成され、例えばその膜厚は、２５０ｎｍとなっている。グローバルビット線２２は、下層に形成されている制御ゲート電極１９および配線２４ａ〜２４ｃと垂直に交差するように形成されている。すなわち、グローバルビット線２２は紙面の横方向に延在するように配置されている。
【００５１】
グローバルビット線２２上には、層間絶縁膜３２が形成されており、層間絶縁膜３２上には、第３層配線の一部を構成するシールド配線２７ａ〜２７ｃが形成されている。層間絶縁膜３２は、例えば酸化シリコン膜から形成され、例えばその膜厚は、５５０ｎｍである。そして、シールド配線２７ａ〜２７は、例えばアルミニウム膜から形成されており、下層に形成されているグローバルビット線２２と交差するように配置されている。つまり、シールド配線２７ａ〜２７ｃは、制御ゲート電極１９およびシールド配線２４ａ〜２４ｃと並行するように配置されている。第３層に形成されているシールド配線２７ａ〜２７ｃは、第１層に形成されているシールド配線２４ａ〜２４ｃと電気的に接続されており、接地電位になっている。
【００５２】
図１１から第２層に形成されたグローバルビット線２２は、メモリセルが形成されているメモリセル領域において、第１層に形成されたシールド配線２４ａ〜２４ｃおよび第３層に形成されたシールド配線２７ａ〜２７ｃに囲まれてシールドされていることがわかる。このため、グローバルビット線２２における隣々接間のカップリングノイズを低減することができることがわかる。
【００５３】
図１２は、図９および図１０のＢ−Ｂ線で切断した断面を示す断面図である。図１２に示す断面では、半導体基板１０上にｐ型ウェル１１が形成されており、ｐ型ウェル１１上にメモリセルが形成されている。図１２ではメモリセルのうち補助ゲート電極１３が示されている。すなわち、ｐ型ウェル１１上には補助ゲート絶縁膜１２が形成されており、この補助ゲート絶縁膜１２上に補助ゲート電極１３が形成されている。補助ゲート絶縁膜は、例えば酸化シリコン膜から形成され、例えばその膜厚は９ｎｍである。また、補助ゲート電極１３は、例えば、ポリシリコン膜から形成され、例えばその膜厚は、７０ｎｍである。補助ゲート電極１３は、紙面に垂直な方向に延在している。
【００５４】
このように構成されたメモリセル上には、層間絶縁膜３０が形成されており、層間絶縁膜３上にシールド配線２４が形成されている。このシールド配線２４は、紙面の横方向に延在しており、補助ゲート電極１３と交差する方向に配置されている。シールド配線２４上には、層間絶縁膜３１が形成されており、層間絶縁膜３１上にグローバルビット線２２ａ〜２２ｃが形成されている。グローバルビット線２２ａ〜２２ｃの配線幅は１８０ｎｍであり、グローバルビット線２２ａ〜２２ｃの間のスペースは１８０ｎｍである。グローバルビット線２２ａ〜２２ｃは、シールド配線２４とは交差する方向に配置されている。つまり、グローバルビット線２２ａ〜２２ｃは、下層に形成されている補助ゲート電極１３と並行するように配置されている。
【００５５】
グローバルビット線２２ａ〜２２ｃ上には、層間絶縁膜３２が形成されており、層間絶縁膜３２上に第３層配線の一部を構成するシールド配線２７が形成されている。シールド配線２７は、下層に形成されているグローバルビット線２２ａ〜２２ｃと交差する方向に延在している。このように、図１２でも、メモリセルアレイ領域上において、グローバルビット線２２ａ〜２２ｃがシールド配線２４およびシールド配線２７によって挟まれてシールドされていることがわかる。
【００５６】
次に、図９および図１０に示したシールド配線２４およびシールド配線２７によるシールド効果について定量的に説明する。図１３は、シールド配線２４およびシールド配線２７を設けた場合と設けない場合において、グローバルビット線２２に発生するカップリングノイズを比較した表である。図１３の「Ｎｏ．１」は「Ｍ１（第１層）」のシールド配線２４および「Ｍ３（第３層）」のシールド配線２７を設けない場合を示したものであり、「Ｎｏ．２」は、「Ｍ１」のシールド配線２４および「Ｍ３」のシールド配線２７を設けた場合を示している。つまり、「Ｎｏ．２」は本実施の形態１を示している。さらに、「Ｎｏ．３」ではグローバルビット線２２の配線幅とスペース幅を変更した場合を示している。
【００５７】
図１３の「Ｎｏ．１」の場合、グローバルビット線２２における隣々接間のカップリング容量が６．６８×１０−１８（Ｆ／μｍ）でノイズ量が８６．０（ｍＶ）であることがわかる。これに対し本実施の形態１に対応する「Ｎｏ．２」の場合、グローバルビット線２２における隣々接間のカップリング容量が２．４５×１０−１８（Ｆ／μｍ）でノイズ量が３０．０（ｍＶ）であることがわかる。したがって、本実施の形態１によれば、シールド配線２４およびシールド配線２７を設けない場合に比べてノイズ量を約半分程度に改善することができることがわかる。さらに、「Ｎｏ．３」に示すようにグローバルビット線２２の配線幅とスペース幅を変更することによって、ノイズ量をさらに低減することができる。
【００５８】
ここで、シールド配線２４およびシールド配線２７を設けることにより、グローバルビット線２２のノイズ量を約半分に低減することができることから、シールド配線２４およびシールド配線２７を設けることは、グローバルビット線２２のノイズ量を低減する手段として有効であることがわかる。これに対し、グローバルビット線２２の配線幅とスペース幅を変更する手段では、ノイズ量をわずかしか改善できない。その上、配線幅とスペース幅を変更するには、レイアウト構成や製造プロセスを変更する必要性が生じ煩雑となる。したがって、レイアウト構成を変えずに未配線領域にシールド配線を設ける本実施の形態１は、有効であることがわかる。なお、本実施の形態１のように構成した上に、さらにグローバルビット線２２の配線幅とスペース幅を最適化してノイズ量の低減を図るようにしてもよいことは勿論である。
【００５９】
図１４は、メモリセルの制御ゲート電極１９と第１層配線の一部を構成するシールド配線２４ａ〜２４ｃの位置関係を示した平面図である。図１１で説明したように制御ゲート電極１９とシールド配線２４ａ〜２４ｃは並行するように延在している。ここで、制御ゲート電極１９の配線幅は９０ｎｍであり、スペース幅は９０ｎｍである。一方、シールド配線２４ａ〜２４ｃの配線幅は１８０ｎｍであり、スペース幅は１８０ｎｍである。
【００６０】
図１４に示すように、本実施の形態１では、制御ゲート電極１９とシールド配線２４ａ〜２４ｃとは平面的に完全に重ならず、平面的に重なり合わない部分があるように配置される。このように配置することにより、後述する製造工程で蓄積される不所望な電荷を紫外線照射により充分に除去することができる。つまり、製造工程において、制御ゲート電極１９や配線などに不所望な電荷が蓄積されるが、この不所望な電荷は紫外線照射により除去される。紫外線は配線形成後に照射されるが、第１層配線を構成するシールド配線２４ａ〜２４ｃに完全に重なるように下層の制御ゲート電極１９が形成されていると、紫外線が制御ゲート電極１９に照射されず、制御ゲート電極１９に蓄積された不所望な電荷を除去することができない。そこで、本実施の形態１では、制御ゲート電極１９とシールド配線２４ａ〜２４ｃとは平面的に完全に重ならず、平面的に重なり合わない部分があるように配置している。これにより、紫外線が制御ゲート電極１９にも照射されるので、制御ゲート電極１９に蓄積された不所望な電荷を充分に除去できる。
【００６１】
このように、制御ゲート電極１９とシールド配線２４ａ〜２４ｃの位置関係が問題となるのは、シールド配線２４ａ〜２４ｃをメモリセルアレイ領域上に配置しているからである。つまり、従来、第１層配線は主に選択トランジスタ領域上に形成されており、メモリセルアレイ領域上には形成されていなかった。このため、制御ゲート電極１９と第１層配線が重なって制御ゲート電極１９に紫外線が照射されないことを懸念する必要がなかった。これに対し、本実施の形態１では、未配線領域であるメモリセルアレイ領域上にシールド配線２４ａ〜２４ｃを形成している。したがって、制御ゲート電極１９とシールド配線２４ａ〜２４ｃの位置関係によっては、制御ゲート電極１９に紫外線が照射されない状況が生じる。このため、本実施の形態１では、制御ゲート電極１９にも紫外線が充分に照射されるように、制御ゲート電極１９とシールド配線２４ａ〜２４ｃとは平面的に完全に重ならず、平面的に重なり合わない部分があるように配置しているのである。これにより、グローバルビット線２２における隣々接間のカップリングノイズを、シールド配線２４を設けることによって低減できるとともに、シールド配線２４を設けたことで制御ゲート電極１９へ紫外線が照射されなくなることを防止できる。
【００６２】
次に、本実施の形態１における不揮発性メモリの製造方法について説明する。まず、図１５に示すように、周知の製造技術を用いて半導体基板１０上にメモリセルを形成する。半導体基板１０上のメモリセルアレイ領域にメモリセルが形成され、半導体基板１０上の選択トランジスタ領域に選択トランジスタ（図示せず）が形成される。このとき、メモリセルの一部として制御ゲート電極（ワード線）１９が形成される。続いて、メモリセルおよび選択トランジスタ上に層間絶縁膜３０を形成する。層間絶縁膜３０は、例えば酸化シリコン膜からなり、例えばＣＶＤ（Chemical Vapor Deposition）法を使用して形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜３０に接続孔を形成し、この接続孔に導電性バリア膜およびタングステン膜を埋め込んでプラグ（図示せず）を形成する。
【００６３】
次に、図１６に示すように、層間絶縁膜３０上に金属膜３３を形成する。金属膜３３は、例えばタングステン膜からなり、例えばＣＶＤ法により形成することができる。そして、図１７に示すように、フォトリソグラフィ技術およびエッチング技術を使用して金属膜３３をパターニングする。このパターニングにより、第１層配線を構成するシールド配線２４ａ〜２４ｃおよび信号線（図示せず）を形成することができる。図１７では、メモリセルアレイ領域上に形成されたシールド配線２４ａ〜２４ｃが図示されている。すなわち、メモリセルが形成されているメモリセルアレイ領域上には、主にシールド配線２４ａ〜２４ｃが形成され、図示しない選択トランジスタ領域上には信号線が形成される。シールド配線２４ａ〜２４ｃは、メモリセルの制御ゲート電極１９と平面的に並行するように形成されているが、シールド配線２４ａ〜２４ｃと制御ゲート電極１９とは、平面的に重ならない領域が存在するようにずれて配置されている。
【００６４】
続いて、図１８に示すように、シールド配線２４ａ〜２４ｃおよび信号線を含む第１層配線上に層間絶縁膜３１を形成する。層間絶縁膜３１は、例えば酸化シリコン膜からなり、例えばＣＶＤ法を使用して形成することができる。ここで、本実施の形態１では、メモリセルアレイ領域上にシールド配線２４ａ〜２４ｃが形成されている。したがって、第１層配線がメモリマット領域（メモリセルアレイ領域および選択トランジスタ領域）の全体にわたって均一に形成されている。このため、第１層配線上に形成する層間絶縁膜３１の平坦性を向上させることができる。つまり、シールド配線２４ａ〜２４ｃを設けることにより、第１層配線の粗密パターンが抑制され均一パターンが形成されるので、層間絶縁膜３１の平坦性を向上することができる。このことから、配線工程における歩留まり向上を図ることができる。
【００６５】
従来、第１層配線は、メモリマット領域のうち選択トランジスタ領域上に信号線が密に配置される一方、メモリセルアレイ領域上には配線が形成されていなかった。つまり、第１層配線は選択トランジスタ領域上に偏って形成されていたため、第１層配線の配線パターンは疎密パターンになっていた。配線が密に形成されている領域と配線が疎に形成されている領域では、これらの領域上に形成する層間絶縁膜の堆積膜厚に差が生じる。このため、層間絶縁膜の平坦性が悪化する事態が生じるおそれがあった。
【００６６】
これに対し、本実施の形態１では、メモリセルアレイ領域上に未配線領域にシールド配線２４ａ〜２４ｃを形成している。このため、シールド配線２４ａ〜２４ｃを形成しない場合に比べて第１層配線を均一に配置することができる。したがって、本実施の形態１によれば、層間絶縁膜３１の平坦性を向上することができ、配線工程における歩留まり向上を図ることができる。
【００６７】
次に、層間絶縁膜３１にプラグ（図示せず）を形成した後、図１９に示すように、層間絶縁膜３１上に金属膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用して、金属膜をパターニングする。これにより、グローバルビット線２２などの第２層配線を形成する。グローバルビット線２２などを構成する金属膜は、例えばアルミニウム膜から形成され、例えばスパッタリング法を用いて形成することができる。第２層配線は主にグローバルビット線２２が形成されるが、それ以外に例えば第１層に形成されたシールド電極２４ａ〜２４ｃに接続する配線なども形成される。グローバルビット線２２は、下層に形成されているシールド配線２４ａ〜２４ｃや制御ゲート電極１９と平面的に交差するように形成される。
【００６８】
続いて、図２０に示すように、グローバルビット線２２上に層間絶縁膜３２を形成する。層間絶縁膜３２は、例えば酸化シリコン膜からなり、例えばＣＶＤ法を使用して形成することができる。グローバルビット線２２は、メモリマット領域上に均一に形成されるので、層間絶縁膜３２の平坦性は良好である。
【００６９】
次に、層間絶縁膜３２にプラグ（図示せず）を形成した後、図２１に示すように、層間絶縁膜３２上に金属膜３３を形成する。金属膜３３は、例えばアルミニウム膜からなり、例えばスパッタリング法を使用して形成することができる。
【００７０】
続いて、図２２に示すように、フォトリソグラフィ技術およびエッチング技術を使用して金属膜３３をパターニングする。このパターニングにより、シールド配線２７ａ〜２７ｃおよび信号線（図示せず）を含む第３層配線を形成することができる。本実施の形態１では、従来存在していた第３層配線の未配線領域にシールド配線２７ａ〜２７ｃを形成しているので、第３層配線においても、シールド配線２７ａ〜２７ｃを形成しない場合に比べて第３層配線を均一に配置することができる。したがって、本実施の形態１によれば、メモリマット領域の平坦性を向上することができ、配線工程における歩留まり向上を図ることができる。なお、シールド配線２７ａ〜２７ｃは、グローバルビット線２２と平面的に交差するように形成される。また、シールド配線２７ａ〜２７ｃは、プラグなどを介してシールド配線２４ａ〜２４ｃと電気的に接続されるように形成されている。このことから、第２層に形成されているグローバルビット線２２は、例えば接地電位に接続されたシールド配線２４ａ〜２４ｃおよびシールド配線２７ａ〜２７ｃに挟まれてシールドされていることがわかる。
【００７１】
次に、図２３に示すように、半導体基板１０の上部から紫外線を照射する。これにより、シールド配線２７ａ〜２７ｃを含む第３層配線、グローバルビット線２２を含む第２層配線、シールド配線２４ａ〜２４ｃを含む第１層配線およびメモリセルの制御ゲート電極１９に蓄積された不所望な電荷を除去することができる。つまり、制御ゲート電極、第１層配線、第２層配線および第３層配線は、エッチング技術により形成されるが、エッチングの際、配線パターンに不所望な電荷が蓄積する（チャージダメージ）。この電荷をそのままにしておくと不揮発性メモリの電気的特性に悪影響を及ぼすので除去する必要がある。そこで、紫外線を照射することにより、不所望な電荷を除去している。
【００７２】
本実施の形態１では、第２層に形成されているグローバルビット線２２に対して平面的に直交するように第１層のシールド配線２４ａ〜２４ｃを形成しているので、グローバルビット線２２に邪魔されることなく、シールド配線２４ａ〜２４ｃに充分に紫外線が照射される。このため、シールド配線２４ａ〜２４ｃに蓄積された電荷を充分に除去することができる。さらに、第１層に形成されているシールド配線２４ａ〜２４ｃと制御ゲート電極１９は平面的に並行するように配置されているが、シールド配線２４ａ〜２４ｃと制御ゲート電極１９とは、平面的に重ならない領域が存在するように配置されているので、制御ゲート電極１９に蓄積された不所望な電荷を除去することができる。
【００７３】
なお、本実施の形態１では、第３層配線を形成した後に紫外線を照射する工程を設けているが、さらに、第２層配線を形成した段階で紫外線を照射する工程を追加してもよい。これにより、充分に不所望な電荷を除去することができる。また、第１層配線を形成した段階で紫外線を照射する工程を追加してもよい。
【００７４】
以上のようにして、本実施の形態１における不揮発性メモリを製造することができる。
【００７５】
本実施の形態１によれば、グローバルビット線の上下層にシールド配線を設けることにより、グローバルビット線における隣々接間のカップリングノイズを低減することができる。これにより、データ書き込みマージン、データ読み出しマージンなどの特性を向上させることができ、また、データ読み出し動作の高速化を実現することができる。つまり、不揮発性メモリの電気的特性を向上させることができる。
【００７６】
また、シールド配線を設けることにより、それぞれの配線層において均一な配線パターンが形成されるので、メモリマットの平坦性を向上させることができ、配線工程の歩留まり向上を図ることができる。
【００７７】
（実施の形態２）
前記実施の形態１では、第１層に形成されるシールド配線と第２層に形成されるグローバルビット線が平面的に交差（直交）するように配置される例について説明した。本実施の形態２では、第１層に形成されるシールド配線と第２層に形成されるグローバルビット線が平面的に並行するように配置される例について説明する。本実施の形態２では、前記実施の形態１と同様の部分の説明は省略し、異なる部分について説明する。
【００７８】
図２４は、本実施の形態２において、第１層配線と第２層配線のレイアウト構成を示す平面図である。図２４において、第１層には、配線２１およびシールド配線３５、３６が形成されている。配線２１は、メモリマット領域のうち主に選択トランジスタ領域上に形成されており、シールド配線３５、３６は、メモリマット領域のうち主にメモリセルアレイ領域上に形成されている。シールド配線３５は、配線２１と並行な方向に延在するように配置されている。そして、このシールド配線３５は、配線２１の形成領域とシールド配線形成領域の境界に配置されている。一対のシールド配線３５の間には、シールド配線３５の間を接続するように複数のシールド配線３６が形成されている。つまり、シールド配線３５とシールド配線３６とは、互いに交差するように配置されている。
【００７９】
次に、第２層にはグローバルビット線２２および配線２５ａ〜２５ｃが形成されている。そして、配線２５ａ〜２５ｃの間に、２５６本のグローバルビット線２２が形成されている。なお、配線２５ａ〜２５ｃはプラグ３７を介して第１層のシールド配線３５に接続されている。
【００８０】
グローバルビット線２２および配線２５ａ〜２５ｃは、第１層の配線２１およびシールド配線３５と平面的に交差するように配置されている。言い換えれば、グローバルビット線２２および配線２５ａ〜２５ｃは、シールド配線３６と平面的に並行するように配置されている。このようにシールド配線３６を配置しても上層に形成されているグローバルビット線２２をシールドできるので、グローバルビット線２２における隣々接間のカップリングノイズを低減することができる。具体的に、前記実施の形態１のようにグローバルビット線２２とシールド配線２４とを平面的に交差するように配置した場合と、本実施の形態２のようにグローバルビット線２２とシールド配線３６とを平面的に並行に配置した場合で、ノイズ量を比較して見た。その結果、本実施の形態２のようにグローバルビット線２２とシールド配線３６とを平面的に並行に配置した場合であっても、グローバルビット線２２とシールド配線２４とを平面的に交差するように配置した場合と同等の効果が得られることが判明した。
【００８１】
図２５は、図２４のＡ−Ａ線で切断した断面を示す断面図であり、図２６は、図２４のＢ−Ｂ線で切断した断面を示す断面図である。図２５および図２６に示すように、第２層に形成されているグローバルビット線２２（２２ａ〜２２ｃ）とシールド配線３６（３６ａ〜３６ｃ）は、平面的に並行するように配置されていることがわかる。その他の構成は前記実施の形態１と同様なので説明を省略する。
【００８２】
図２７は、メモリセルの制御ゲート電極１９、第１層のシールド配線３６および第２層のグローバルビット線２２の位置関係を示す平面図である。図２７において、グローバルビット線２２のちょうど下部にシールド配線３６が形成されている。すなわち、グローバルビット線２２とシールド配線３６は平面的に重なりあうように形成されている。図２７に示すように、グローバルビット線２２の直下にシールド配線３６が形成されているので、グローバルビット線２２の一部を省略しないと、シールド配線３６が見えないので、グローバルビット線２２の一部の図示を省略している。
【００８３】
グローバルビット線２２およびシールド配線３６と平面的に交差するように制御ゲート電極１９が形成されている。本実施の形態２では、シールド配線３６と平面的に交差するように制御ゲート電極１９が形成されているので、制御ゲート電極１９にも充分に紫外線を照射することができる。
【００８４】
本実施の形態２における不揮発性メモリの製造方法はほぼ前記実施の形態１と同様である。異なる点は、制御ゲート電極１９とシールド配線３６が平面的に交差するようにシールド配線３６をパターニングして形成する点である。言い換えれば、シールド配線３６とグローバルビット線２２が平面的に並行するようにシールド配線３６を形成する。
【００８５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８６】
前記実施の形態ではＡＮＤ型のメモリセルアレイについて説明したが、ＮＯＲ型のメモリセルアレイやＮＡＮＤ型のメモリセルアレイについても本発明を適用することができる。図２８は、ＮＯＲ型のメモリセルアレイにおける回路図である。図２８には、メモリセルＭＣとこれを制御する制御回路が記載されている。ＮＯＲ型は、寄生抵抗を最小に抑えたアレイ方式であり、高速ランダム読み出しに適している。並列接続したメモリセル２個につき１個の割合でビット線コンタクトを設けることにより、低抵抗化を図っている。さらに、ＮＯＲ型のビット線をメインとサブに階層化することにより、ビット線負荷容量を低減し、高速性をさらに高める方式（ＤＩＮＯＲ型）もある。このようなＮＯＲ型のメモリセルアレイにおいても微細化に伴ってビット線におけるカップリングノイズが問題となる。したがって、ビット線の上下層にシールド配線を設けることにより、ビット線のカップリングノイズを低減することができ、不揮発性メモリの電気的特性の向上を図ることができる。
【００８７】
図２９は、ＮＡＮＤ型のメモリセルにおける回路図である。図２９には、複数のメモリセルがアレイ状に配置された回路が示されている。ＮＡＮＤ型は、多数のメモリセルでビット線コンタクトとソース線を共有した高密度アレイである。メモリセルを直列接続することでこれを実現している。金属のメインビット線に対して、直列接続されたメモリセルがサブビット線、サブソース線の役割を果たしている。ＮＡＮＤ型では寄生抵抗が大きくなるため、高速ランダム読み出しを必要としない用途に適用されている。このようなＮＡＮＤ型のメモリセルアレイにおいても微細化に伴ってビット線におけるカップリングノイズが問題となる。したがって、ビット線の上下層にシールド配線を設けることにより、ビット線のカップリングノイズを低減することができ、不揮発性メモリの電気的特性の向上を図ることができる。
【産業上の利用可能性】
【００８８】
本発明は、不揮発性メモリを含む半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【００８９】
【図１】複数の不揮発性メモリを形成した半導体チップを示した平面図である。
【図２】不揮発性メモリの内部に形成されたメモリセルアレイの一部を示した平面図である。
【図３】図２のＡ−Ａ線で切断した断面を示す断面図である。
【図４】不揮発性メモリの回路を示した回路図である。
【図５】定電荷注入によるデータ書き込み動作時の要部回路図である。
【図６】データ読み出し動作時の要部回路図である。
【図７】本発明者らが検討した技術において、半導体基板上に形成された第１層配線に含まれる配線と第２層配線に含まれるグローバルビット線のレイアウト構成を示す図である。
【図８】本発明者らが検討した技術において、第２層配線に含まれるグローバルビット線と第３層配線に含まれる配線のレイアウト構成を示す図である。
【図９】本実施の形態１において、第１層配線と第２層配線のレイアウト構成を示す平面図である。
【図１０】本実施の形態１において、第２層配線と第３層配線のレイアウト構成を示す平面図である。
【図１１】図９および図１０のＡ−Ａ線で切断した断面を示す断面図である。
【図１２】図９および図１０のＢ−Ｂ線で切断した断面を示す断面図である。
【図１３】シールド配線を設けた場合と設けない場合において、グローバルビット線に発生するカップリングノイズを比較した表である。
【図１４】メモリセルの制御ゲート電極と第１層配線の一部を構成するシールド配線の位置関係を示した平面図である。
【図１５】実施の形態１における不揮発性メモリの製造工程を示す断面図である。
【図１６】図１５に続く不揮発性メモリの製造工程を示す断面図である。
【図１７】図１６に続く不揮発性メモリの製造工程を示す断面図である。
【図１８】図１７に続く不揮発性メモリの製造工程を示す断面図である。
【図１９】図１８に続く不揮発性メモリの製造工程を示す断面図である。
【図２０】図１９に続く不揮発性メモリの製造工程を示す断面図である。
【図２１】図２０に続く不揮発性メモリの製造工程を示す断面図である。
【図２２】図２１に続く不揮発性メモリの製造工程を示す断面図である。
【図２３】図２２に続く不揮発性メモリの製造工程を示す断面図である。
【図２４】実施の形態２において、第１層配線と第２層配線のレイアウト構成を示す平面図である。
【図２５】図２４のＡ−Ａ線で切断した断面を示す断面図である。
【図２６】図２４のＢ−Ｂ線で切断した断面を示す断面図である。
【図２７】メモリセルの制御ゲート電極、第１層のシールド配線および第２層のグローバルビット線の位置関係を示す平面図である。
【図２８】ＮＯＲ型のメモリセルアレイにおける回路図である。
【図２９】ＮＡＮＤ型のメモリセルにおける回路図である。
【符号の説明】
【００９０】
１  半導体チップ
２ａ〜２ｄ  不揮発性メモリ
３  メモリセルアレイ
４  デコーダ
５  センスアンプ
６  ワード線
７  グローバルビット線
１０  半導体基板
１１  ｐ型ウェル
１２  補助ゲート絶縁膜
１３  補助ゲート電極
１４  ゲート絶縁膜
１５  浮遊ゲート電極
１６  側壁絶縁膜
１７  絶縁膜
１８  絶縁膜
１９  制御ゲート電極
２０  拡散層
２１  配線
２２、２２ａ〜２２ｃ  グローバルビット線
２３  配線
２４、２４ａ〜２４ｃ  シールド配線（第１シールド配線）
２５ａ〜２５ｃ  配線
２６  プラグ
２７、２７ａ〜２７ｃ  シールド配線（第２シールド配線）
２８  プラグ
３０  層間絶縁膜
３１  層間絶縁膜
３２  層間絶縁膜
３３  金属膜
３５  シールド配線
３６、３６ａ〜３６ｃ  シールド配線
３７  プラグ
ＡＧ０〜ＡＧ３  補助ゲート配線
Ｃ１、Ｃ２  メモリセル
ＣＤ  共通ドレイン配線
ＧＢＬ０〜ＧＢＬ０３  グローバルビット線
ＭＣ  メモリセル
Ｑ１  選択トランジスタ
Ｑ２  選択トランジスタ
ＳＴ１  配線
ＳＴ２  配線
ＷＬ０、ＷＬ１、ＷＬ２５５  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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