(57)【要約】【課題】素子分離領域から発生する結晶欠陥等の発生を低減するための半導体装置の製造方法を提供する。【解決手段】本発明にかかる半導体装置は、（ａ）半導体層１０に第１の溝２１０からなる第１認識マークを形成する工程と、（ｂ）第１認識マーク２１０を用いて、半導体層にウェル２０を形成する工程と、（ｃ）半導体層の上に、少なくとも第１認識マークを含み、該第１認識マークの平面形状と比して大きい平面形状の第１の開口４２を有するマスク層Ｍ１を形成する工程と、（ｄ）マスク層Ｍ１を用いて、半導体層をエッチングすることにより第２の溝からなる第２認識マークと、を形成する工程と、（ｅ）半導体層に、素子分離絶縁層２２を形成する工程と、（ｆ）半導体層に、第２認識マークを用いてトランジスタ１００を形成する工程と、を含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
（ａ）半導体層に第１の溝からなる第１認識マークを形成する工程と、
（ｂ）前記第１認識マークを用いて、前記半導体層にウェルを形成する工程と、
（ｃ）前記半導体層の上に、少なくとも第１認識マークを含み、該第１認識マークの平面形状と比して大きい平面形状の第１の開口を有するマスク層を形成する工程と、
（ｄ）前記マスク層を用いて、前記半導体層をエッチングすることにより第２の溝からなる第２認識マークと、を形成する工程と、
（ｅ）前記半導体層に、素子分離絶縁層を形成する工程と、
（ｆ）前記半導体層に、前記第２認識マークを用いてトランジスタを形成する工程と、を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記第１認識マークは、スクライブ領域に形成される、半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記工程（ｃ）において、前記マスク層は、前記素子分離絶縁層を形成する領域の上方に第２の開口を有し、
前記工程（ｄ）においては、さらに第３の溝が形成される、半導体装置の製造方法。
【請求項４】
請求項３において、
前記工程（ｅ）は、前記第３の溝に絶縁層を埋め込むことを含む、半導体装置の製造方法。
【請求項５】
チップ領域および認識マーク領域を有する半導体層と、
前記チップ領域に設けられたトランジスタと、
前記認識マーク領域に設けられた認識マークと、を含み、
前記認識マークは、
前記半導体層に設けられた、第１の底面と、該第１の底面とは深さの異なる第２の底面と有する溝である、半導体装置。
【請求項６】
請求項５において、
前記溝には、絶縁層が形成されている、半導体装置。
【請求項７】
請求項５または６において、
前記チップ領域に設けられた素子分離絶縁層の底面と、前記第２の底面とは、同一の深さを有する、半導体装置。
【請求項８】
請求項５ないし７のいずれかにおいて、
前記トランジスタは、
前記半導体層に設けられたウェルと、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層内に形成されたチャネル領域と、
前記半導体層に設けられたソース領域およびドレイン領域と、
前記チャネル領域と、前記ソース領域およびドレイン領域との間に設けられたオフセット絶縁層と、を含む、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
素子分離領域を有する半導体装置、特に高耐圧トランジスタの製造方法では、たとえば、特許文献１のように、半導体基板に素子分離領域を形成した後、素子分離領域以外の素子形成領域に不純物を導入し、高温で長時間の熱処理をすることにより不純物を半導体基板内の所望の領域に均一に拡散してウェルを形成している。
【特許文献１】特開２００４−２６００７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記の製造方法では、素子分離領域を形成した半導体基板にウェルを形
成する際の熱処理により、素子分離領域にも熱ストレスが加わってしまうことがある。その結果、例えば、半導体基板と素子分離領域を形成する材質の熱膨張係数が異なる為、そのストレスにより、結晶欠陥が形成され、この欠陥に起因する電流のリークが発生するという問題が生じるおそれがある。
【０００４】
本発明の目的は、素子分離領域から発生する結晶欠陥等の発生を低減するための半導体
装置の製造方法および半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
（１）本発明にかかる半導体装置の製造方法は、
（ａ）半導体層に第１の溝からなる第１認識マークを形成する工程と、
（ｂ）前記第１認識マークを用いて、前記半導体層にウェルを形成する工程と、
（ｃ）前記半導体層の上に、少なくとも第１認識マークを含み、該第１認識マークの平面形状と比して大きい平面形状の第１の開口を有するマスク層を形成する工程と、
（ｄ）前記マスク層を用いて、前記半導体層をエッチングすることにより第２の溝からなる第２認識マークと、を形成する工程と、
（ｅ）前記半導体層に、素子分離絶縁層を形成する工程と、
（ｆ）前記半導体層に、前記第２認識マークを用いてトランジスタを形成する工程と、を含む。
【０００６】
本発明にかかる半導体装置の製造方法によれば、半導体層に形成された第１認識マークを用いて、ウェルを形成しその後に素子分離絶縁層が形成される。ウェルの形成では、不純物を半導体基板に拡散するための熱処理工程で、熱ストレスが半導体層に加わることがある。本発明にかかる半導体装置の製造方法によれば、ウェルの形成前に素子分離絶縁層を形成していないため、素子分離絶縁層に熱ストレスによる結晶欠陥等が発生することを抑制することができる。その結果、結晶欠陥等に起因する電流のリークによる不良等を低減することができ、信頼性の向上した半導体装置を製造することができる。
【０００７】
なお、本発明にかかる半導体装置の製造方法は、さらに、下記の態様をとることができる。
【０００８】
（２）本発明にかかる半導体装置の製造方法において、
前記第１認識マークは、スクライブ領域に形成されることができる。
【０００９】
（３）本発明にかかる半導体装置の製造方法において、
前記工程（ｃ）において、前記マスク層は、前記素子分離絶縁層を形成する領域の上方に第２の開口を有し、
前記工程（ｄ）においては、さらに第３の溝が形成されることができる。
【００１０】
（４）本発明にかかる半導体装置の製造方法において、
前記工程（ｅ）は、前記第３の溝に絶縁層を埋め込むことを含むことができる。
【００１１】
（５）本発明にかかる半導体装置は、
チップ領域および認識マーク領域を有する半導体層と、
前記チップ領域に設けられたトランジスタと、
前記認識マーク領域に設けられた認識マークと、を含み、
前記認識マークは、
前記半導体層に設けられた、第１の底面と、該第１の底面とは深さの異なる第２の底面と有する溝である。
【００１２】
なお、本発明にかかる半導体装置は、さらに、下記の態様をとることができる。
【００１３】
（６）本発明にかかる半導体装置において、
前記溝には、絶縁層が形成されていることができる。
【００１４】
（７）本発明にかかる半導体装置において、
前記チップ領域に設けられた素子分離絶縁層の底面と、前記第２の底面とは、同一の深さを有することができる。
【００１５】
（８）本発明にかかる半導体装置において、
前記トランジスタは、
前記半導体層に設けられたウェルと、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層内に形成されたチャネル領域と、
前記半導体層に設けられたソース領域およびドレイン領域と、
前記チャネル領域と、前記ソース領域およびドレイン領域との間に設けられたオフセット絶縁層と、を含むことができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態の一例について、図面を参照しつつ説明する。
【００１７】
１．半導体装置
まず、本実施の形態にかかる半導体装置について図１を参照しつつ説明する。図１は、本実施の形態にかかる半導体装置を模式的に示す断面図である。
【００１８】
本実施の形態にかかる半導体装置は、図１に示すように、半導体層１０を有する。半導体層１０は、チップ領域１０Ｃと認識マーク領域１０Ｓとを有する。チップ領域１０Ｃは、ＩＣチップを構成する各種半導体デバイスが形成される領域である。チップ領域１０Ｃおよび認識マーク領域１０Ｓは、それぞれ素子分離絶縁層２２により囲まれていることができる。また、認識マーク領域１０Ｓは、スクライブ領域に含まれていてもよい。なお、この場合、スクライブ領域とは、一つの半導体チップの周囲に設けられ、半導体チップをダイシングする際のダイシングエリアを含む。
【００１９】
チップ領域１０Ｃには、図１に示すように、トランジスタ１００が形成されている。トランジスタ１００は、高駆動電圧動作用のトランジスタである。トランジスタ１００は、ゲート絶縁層１１０と、ゲート電極１１２と、サイドウォール絶縁層１１４と、高濃度不純物層であるソース領域１１６およびドレイン領域１１６（以下、ソース領域およびドレイン領域を「ソース領域／ドレイン領域」という。）と、オフセット絶縁層２４と、低濃度不純物層１１８と、ウェル２０と、を含む。
【００２０】
ゲート絶縁層１１０は、半導体層１０の上であって、ウェル２０内のチャネル領域の上に設けられている。ゲート電極１１２は、ゲート絶縁層１１０の上に形成されている。サイドウォール絶縁層１１４は、ゲート電極１１２の側方に形成されている。
【００２１】
ソース領域／ドレイン領域１１６は、低濃度不純物層１１８内の上部に形成されている。ソース領域／ドレイン領域１１６では、低濃度不純物層１１８に比べ、不純物濃度を濃くすることができる。オフセット絶縁層２４は、半導体層１０の上面側に埋め込まれて形成されている。オフセット絶縁層２４は、ソース領域１１６とゲート絶縁層１１０下のチャネル領域との間、および、ドレイン領域１１６とゲート絶縁層１１０下のチャネル領域との間に形成されている。オフセット絶縁層２４は、低濃度不純物層１１８に内包されている。
【００２２】
低濃度不純物層１１８は、ウェル２０内の上部に形成されている。低濃度不純物層１１８は、ソース領域／ドレイン領域１１６の全てと重なっており、ソース領域／ドレイン領域１１６よりも深く形成されている。即ち、低濃度不純物層１１８は、ソース領域／ドレイン領域１１６を内包している。ウェル２０は、半導体層１０内の上部に形成されている。
【００２３】
なお、本実施の形態にかかる半導体装置では、チップ領域１０Ｃに高駆動電圧用のトランジスタ１００のみが設けられている場合を図示したが、このチップ領域には、駆動電圧が異なるトランジスタが複数設けられていてもよいのはいうまでもない。
【００２４】
認識マーク領域１０Ｓには、認識マーク２００が形成されている。認識マーク２００はたとえば、トランジスタ１００などの形成工程で、半導体層１０とマスクの位置あわせを行うために用いられる。認識マーク２００は、アライメント方式によって種々の平面パターンを有することができる。
【００２５】
本実施の形態にかかる半導体装置が有する認識マーク２００は、第１底面２０２と、第１の底面２０２と比して、浅い第２底面２０４とからなる溝である。つまり、第１の底面２０２と第２の底面２０４とで段差を構成していることとなる。この段差が認識マークとして役割を果たす。第２の底面２０４は、素子分離絶縁層２２の底面と同じ位置にあることができる。認識マーク２００内には、絶縁層２０６が設けられている。
【００２６】
本実施の形態にかかる半導体装置によれば、認識マーク２００が一旦形成された後は、認識マーク２００の形成後に行われる複数の工程を経た後であっても、その形状が維持されることとなる。そのため、本実施の形態にかかる半導体装置に含まれる認識マーク２００は、素子分離絶縁層２２の形成後の工程でも認識マークとして好適に用いることができる。また、認識マーク２００内に、１種の材質である絶縁層２０６が形成されている。半導体層中に形成された溝には、窒化シリコン膜と酸化シリコン層などの複数種の材質が埋め込まれることがあるが、その場合には、各材質の熱膨張係数の違いにより、熱処理を施すと、ストレスによる結晶欠陥を引き起こすことがある。しかし、本実施の形態では、絶縁層２０６として、酸化シリコン層のみを用いることにより、ストレスを低減でき熱処理による半導体層１０の界面における結晶欠陥の発生が低下された半導体装置を提供することができる。
【００２７】
２．半導体装置の製造方法
次に、図２ないし図７を参照しつつ、本実施の形態にかかる半導体装置の製造方法について説明する。図２ないし図７は、本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図である。
【００２８】
（１）まず、図２に示すように、チップ領域１０Ｃと認識マーク領域１０Ｓとを有する半導体層１０を準備する。半導体層１０としては、単結晶シリコン基板などの公知の材質を用いることができる。ついで、認識マーク領域１０Ｓに、後の工程で形成されるウェルを形成するための第１認識マークである第１の溝２１０を形成する。第１の溝２１０の形成では、半導体層１０の上に、第１の溝２１０が形成される領域に開口を有するマスク層（図示せず）を形成する。ついで、マスク層を用いて半導体層１０をエッチングすることにより、第１の溝２１０を形成することができる。
【００２９】
（２）次に、図３に示すように、第１の溝２１０を用いて、チップ領域１０Ｃにウェル２０を形成する。まず、所定の領域に開口を有するマスク層（図示せず）を形成した後、所定の導電型の不純物を半導体層１０に導入する。このマスク層を形成する工程で、たとえば、半導体層１０とレチクルとの位置合わせのために第１の溝２１０が用いられることとなる。ついで、不純物を拡散するための熱処理を施すことで、ウェル２０が形成される。この熱処理は、たとえば、８００℃以上の温度で行われることができる。
【００３０】
（３）次に、半導体層１０に、素子分離絶縁層２２およびオフセット絶縁層２４（図１参照）を形成する。素子分離絶縁層２２およびオフセット絶縁層２４の形成の一例として、ＳＴＩ法により形成した場合を以下に説明する。まず、図４に示すように、半導体層１０の全面に酸化膜１２および窒化膜１４を形成する。半導体層１０がシリコン基板の場合には、たとえば、酸化膜１２として酸化シリコン膜を、窒化膜１４として窒化シリコン膜を形成することができる。ついで、チップ領域１０Ｃにおいては、素子分離絶縁層２２およびオフセット絶縁層２４を形成する領域に開口４０を有し、認識マーク領域１０Ｓにおいては、第１の溝２１０を含み、第１の溝２１０の平面形状と比して大きい開口４２を有するマスク層Ｍ１を形成する。
【００３１】
（４）次に、マスク層Ｍ１を用いて酸化膜１２、窒化膜１４および半導体層１０をエッチングする。この工程により、図５に示すようにトレンチ１６が形成される。また、認識マーク領域１０Ｓにおいては、開口４２（図４参照）が位置している領域に、第２認識マークである第２の溝２００が形成される。第２の溝２００は、第１の底面２０２と、第１の底面２０２と比して浅い位置にある第２の底面２０４とを有する。第１の底面２０２は、トレンチ１６の底面と同じ深さに位置する。つまり、第１の底面２０２と第２の底面２０４とで段差を構成している。これは、開口４２の領域には、先の工程で形成されていた第１の溝２１０が設けられていたため、その部分がより深い溝となったためである。この工程により形成された第２の溝２００の底面に生じた段差部を、後のトランジスタ形成工程での第２認識マークとすることができる。
【００３２】
（５）次に、トレンチ１６および第２の溝２００を埋め込むように、半導体層１０の上方に絶縁層（図示せず）を形成する。その後、絶縁層を窒化膜１４が露出するまで、たとえば、ＣＭＰ法によりエッチングする。ついで、たとえば、熱リン酸を用いたウェットエッチングにより、窒化膜１４を選択的に除去する。ついで、必要に応じて、酸化膜１２の上面の高さを基準としたとき、窒化膜１４の膜厚の分だけ突出することとなる絶縁層を公知のエッチング方法により除去する。以上の工程により、図６に示すように、素子分離絶縁層２２およびオフセット絶縁層２４を形成することができる。この工程では、同時に、第２の溝２００に絶縁層２０６が形成されることとなる。この絶縁層２０６も素子分離のために用いることができる。
【００３３】
（６）次に、チップ領域１０Ｃにトランジスタ１００（図１参照）の形成を行う。このトランジスタ１００の形成では、少なくとも一のマスク層を形成する工程で第２の溝２００を認識マークとして用いることができる。このように、先の工程で用いられた第１認識マーク（凹部２１０）を、後の工程でも認識マークとして適用することができる。そのため、本実施の形態にかかる半導体装置の製造方法によれば、特に認識マークを形成する工程を増やす必要がない。その結果、工程数を削減でき、製造コストの削減をも図ることができる。以下に、トランジスタ１００の形成方法の一例を説明する。
【００３４】
まず、図７に示すように、低濃度不純物層１１８の形成を行う。この工程では、少なくとも低濃度不純物層１１８の上方に開口を有するマスク層（図示せず）を形成し、その後、所定の導電型の不純物を半導体層１０に導入することで行われる。また、必要に応じて不純物を拡散するための熱処理を施してもよい。なお、この熱処理は、工程（２）で行われる熱処理と比して温度の低下もしくは処理時間が短縮された条件（工程（２）の熱処理と比して熱量の総和が小さい条件）で行われる。
【００３５】
ついで、ゲート絶縁層１１０の形成を行う。ゲート絶縁層１１０の形成では、ゲート絶縁層１１０を形成したい領域に開口を有し、耐熱酸化のためのマスク層（図示せず）を形成する。マスク層をとしては、たとえば、窒化シリコン膜を用いることができる。その後、熱酸化を行うことで、ゲート絶縁層１１０を形成することができる。その後、マスク層は、その材質に応じた公知の除去方法により除去される。
【００３６】
（７）次に、図１に参照されるようにゲート電極１１２を形成する。この工程では、まず、半導体層１０の全面の上方に、導電層（図示せず）を形成する。導電層としては、たとえば、多結晶シリコン層を形成することができる。その後、この導電層をパターニングすることで形成される。ついで、ゲート電極１１２の側方にサイドウォール絶縁層１１４を形成する。サイドウォール絶縁層１１４形成は、半導体層１０の上方全面に絶縁層（図示せず）を形成し、この絶縁層に異方性のエッチングを施すことで行われる。ついで、ソース／ドレイン領域１１６を形成する。ソース領域／ドレイン領域１１６は、不純物を導入したくない領域をマスク層（図示せず）で覆った後に不純物を導入することで形成される。
【００３７】
以上の工程により、本実施の形態にかかる半導体装置を製造することができる。
【００３８】
本実施の形態にかかる半導体装置の製造方法によれば、半導体層１０に形成された第１認識マーク２１０を用いて、ウェル２０を形成しその後に素子分離絶縁層２２が形成される。ウェル２０の形成では、不純物を半導体層１０に拡散するための熱処理工程で、熱ストレスが半導体層に加わることがある。特に、本実施の形態にかかる半導体装置に例示されるように、高電圧駆動用のトランジスタの場合には、耐圧を確保するために深いウェル２０の形成が必要となってくる。深いウェル２０を形成するためには、高温の熱処理を長時間行う必要があり、熱ストレスによる結晶欠陥が起こりやすい。しかし、本実施の形態にかかる半導体装置の製造方法によれば、ウェルの形成前に素子分離絶縁層を形成していないため、素子分離絶縁層２２に熱ストレスによる結晶欠陥等が発生することを抑制できる。その結果、結晶欠陥等に起因する電流のリークによる不良等を低減することができ、信頼性の向上した半導体装置を製造することができる。
【００３９】
また、本実施の形態にかかる半導体装置の製造方法では、ＳＴＩ法により素子分離絶縁層２２を形成した場合を説明したが、これに限定されることなく。ＬＯＣＯＳ法またはセミリセスＬＯＣＯＳ法により形成してもよい。
【００４０】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００４１】
【図１】本実施の形態にかかる半導体装置を模式的に示す断面図。
【図２】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図３】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図４】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図５】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図６】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図７】本実施の形態にかかる半導体装置の製造工程を説明する図。
【符号の説明】
【００４２】
１０…半導体層、  １０Ｃ…チップ領域、  １０Ｓ…認識マーク領域、  １２…酸化膜、  １４…窒化膜、  １６…トレンチ、  ２０…ウェル、  ２２…素子分離絶縁層、  ２４…オフセット絶縁層、  ４０、４２…開口、  １００…トランジスタ、  １１０…ゲート絶縁層、  １１２…ゲート電極、  １１４…サイドウォール絶縁層、  １１６…ソース領域／ドレイン領域、  １１８…低濃度不純物層、  ２００…第２の溝（第２認識マーク）、  ２０２…第１の底面、  ２０４…第２の底面、  ２０６…絶縁層、  ２１０…第１の溝（第１認識マーク）、  Ｍ１…マスク層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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