(57)【要約】【課題】スピン注入方式のメモリセルにおいてデータ読出時に誤書込を抑制することが可能な不揮発性記憶装置を提供する。【解決手段】ピン層側からフリー層側へのデータ書込電流は、フリー層側からピン層側へのデータ書込電流よりも大きい。データ読出電流は、データ書込電流よりも小さい値であり、高抵抗状態と低抵抗状態とでデータ読出電流の差が比較的小さい場合にはピン層側からフリー層側にすなわちソース線ＳＬ側からビット線ＢＬ側に電流が流れるようにデータ読出電流が流れるようにセンスアンプＳＡを接続する。【選択図】図７
2007115320.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルと、
メモリセル列にそれぞれ対応して設けられ、データ読出時あるいはデータ書込時に選択されたメモリセルを介して電流を供給するための複数の第１および第２の電流線とを備え、
各前記メモリセルは、
各々が、対応する第１および第２の電流線との間に設けられ、磁気的に不揮発的なデータ記憶を実行する磁気抵抗素子を含み、
前記磁気抵抗素子は、
前記対応する第１の電流線と電気的に結合され、第１の磁化方向に磁化した固定磁化層と、
前記対応する第２の電流線と電気的に結合され、前記データ書込時に前記対応する第１および第２の電流線を介して流れるデータ書込電流の流入方向に応じたスピン偏極電子に基づいて前記第１の磁化方向あるいは前記第１の磁化方向と反対の方向である第２の磁化方向のいずれか一方に磁化する自由磁化層と、
前記固定磁化層と前記自由磁化層との間に設けられ、非磁性体であるバリア層とを有し、
前記データ読出時に、前記選択されたメモリセルに対応する第１および第２の電流線に対してディスターブが生じにくい方向にデータ読出電流を供給するデータ読出回路をさらに備える、不揮発性記憶装置。
【請求項２】
前記データ書込時に、前記選択されたメモリセルを介して対応する第１の電流線から対応する第２の電流線に対して第１のデータ書込電流が供給された場合には、前記選択メモリセルの磁気抵抗素子は、第１の抵抗値を有し、前記選択されたメモリセルを介して前記対応する第２の電流線から前記対応する第１の電流線に対して前記第１のデータ書込電流よりも小さい第２のデータ書込電流が供給された場合には、前記選択メモリセルの磁気抵抗素子は、前記第１の抵抗値よりも低い第２の抵抗値を有し、
前記データ読出回路は、前記磁気抵抗素子の第１および第２の抵抗値の抵抗比および前記第１および第２のデータ書込電流の電流比の関係に基づいて前記ディスターブが生じにくい方向に前記データ読出電流を供給する、請求項１記載の不揮発性記憶装置。
【請求項３】
前記データ読出回路は、基準電流と前記第１および第２の抵抗値に応じたデータ読出電流との比較に基づいて読出データを生成するセンスアンプを含む、請求項２記載の不揮発性記憶装置。
【請求項４】
前記データ読出時に、前記選択されたメモリセルと並列に前記対応する第１および第２の電流線との間に電気的に結合されるダミー抵抗素子をさらに備える、請求項３記載の不揮発性記憶装置。
【請求項５】
メモリセル行にそれぞれ対応して設けられる複数のワード線をさらに備え、
前記スイッチは、対応するワード線と電気的に結合されるゲートを有するｐ型ＭＯＳチャンネルトランジスタに相当する、請求項１記載の不揮発性記憶装置。
【請求項６】
前記複数のワード線のうち選択されたワード線は、前記ｐ型ＭＯＳチャンネルトランジスタをターンオンする第１の電位レベルに設定され、
前記複数のワード線のうち非選択のワード線は、前記ｐ型ＭＯＳチャンネルトランジスタをターンオフする前記第１の電位レベルよりも高い第２の電位レベルに設定される、請求項５記載の不揮発性記憶装置。
【請求項７】
前記複数の第１および第２の電流線は、同一方向に沿って並行に配置される、請求項１記載の不揮発性記憶装置。
【請求項８】
前記データ書込時あるいは前記データ読出時に前記選択されたメモリセルに対応する第１および第２の電流線のいずれか一方は、固定電位と電気的に結合され、前記対応する第１および第２の電流線の他方は、前記固定電位よりも高いあるいは低い電位と電気的に結合される、請求項１記載の不揮発性記憶装置。
【請求項９】
前記データ書込時に、前記選択されたメモリセルに対して前記データ書込電流を供給するための前記対応する第１および第２の電流線にそれぞれ対応して設けられた第１および第２の電流線ドライバをさらに備え、
前記第１および第２の電流線ドライバの少なくとも一方は、対応する電流線の一端側および他端側を第１および第２の電位レベルに制御するための第１および第２のドライバユニットを含み、
前記第１および第２のドライバユニットは、前記データ書込時に、前記選択されたメモリセルの自由磁化層に対して、前記対応する電流線に流れる前記データ書込電流により前記第１および第２の磁化方向の一方への磁化作用を促す牽引磁場が印加されるように前記対応する電流線の一端側および他端側の電位レベルを制御する、請求項１記載の不揮発性記憶装置。
【請求項１０】
行列状に配置された複数のメモリセルと、
メモリセル列にそれぞれ対応して設けられ、データ読出時あるいはデータ書込時に選択されたメモリセルを介して電流を供給するための複数の第１および第２の電流線とを備え、
各前記メモリセルは、
各々が、対応する第１および第２の電流線との間に設けられ、磁気的に不揮発的なデータ記憶を実行する磁気抵抗素子を含み、
前記磁気抵抗素子は、
前記対応する第１の電流線と電気的に結合され、第１の磁化方向に磁化した固定磁化層と、
前記対応する第２の電流線と電気的に結合され、前記データ書込時に前記対応する第１および第２の電流線を介して流れるデータ書込電流の流入方向に応じたスピン偏極電子に基づいて前記第１の磁化方向あるいは前記第１の磁化方向と反対の方向である第２の磁化方向のいずれか一方に磁化する自由磁化層と、
前記固定磁化層と前記自由磁化層との間に設けられ、非磁性体であるバリア層とを有し、
前記データ読出時に、前記選択されたメモリセルに対応する第１および第２の電流線に対して、前記データ書込時に前記磁気抵抗素子の自由磁化層が第１の磁化方向から前記第２の磁化方向に磁化する向きと同じ方向にデータ読出電流を供給するデータ読出回路をさらに備える、不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
【背景技術】
【０００２】
近年、新世代の不揮発性記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な不揮発性記憶装置である。特に、近年では磁気トンネル接合（ＭＴＪ）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。
【０００３】
一般的にこれら不揮発性記憶装置の記憶素子として用いられるメモリセルのデータ読出を実行する場合には、記憶素子を構成するトンネル磁気抵抗素子（ＴＭＲ）に流れる電流やＴＭＲの両端電圧を測定し、ＴＭＲの抵抗値を間接測定することで実行することができる。
【０００４】
一方でこのＭＲＡＭデバイスのセル構造もＤＲＡＭ（Dynamic Random Access Memory）デバイスのセル構造と同様に簡易なプロセスで実現可能となるための開発が行なわれている。
【０００５】
具体的には、一般的なＭＲＡＭデバイスのメモリセルには、読出用ワード線とは別に書込用ワード線が設けられた構造を採用していたが、書込用ワード線も設ける必要のないメモリセルとしてスピン注入方式のメモリセルが近年提唱されている（特許文献１〜３）。
【０００６】
スピン注入方式のメモリセルでは、現行のＭＲＡＭデバイスとはデータの書込方式が異なる。現行のＭＲＡＭデバイスのメモリセルは、ＴＭＲ素子に隣接した配線（書込用ワード線を含む）に電流を流して磁界を発生させることにより磁化を反転させる方式を採用していたが、スピン注入方式のメモリセルでは直接ＴＭＲ素子に流し込んだ電流によってＴＭＲ素子が有する磁化を反転させる方式を採用している。電流を流す向きを変えることで自由層の磁化を固定層と平行または反平行にスイッチする。この点で、電流中のスピン偏極した電子の作用によって磁化を反転させるためスピン注入方式と呼ばれている。これによりＭＲＡＭデバイスのメモリセルに対して書込用ワード線を特別に設ける必要が無く簡易なセル構造を実現することが可能になる。
【特許文献１】特開２００５−１１９０７号公報
【特許文献２】特開２００４−１１１９０４号公報
【特許文献３】特開２００５−９２９１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、スピン注入方式のＭＲＡＭデバイスにおいてはメモリセルのデータ書込を実行する場合、上述したように直接ＴＭＲ素子に流し込んだ電流によって磁化を反転させる方式であるためデータ読出を実行する際に流す電流量によっては記憶したデータがデータ読出時に反転する誤書込が生じる可能性がある。
【０００８】
本発明は、上記のような問題を解決するためになされたものであって、ＭＲＡＭデバイスのスピン注入方式のメモリセルにおいてデータ読出時に誤書込を抑制することが可能な不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る不揮発性記憶装置は、行列状に配置された複数のメモリセルと、メモリセル列にそれぞれ対応して設けられ、データ読出時あるいはデータ書込時に選択されたメモリセルを介して電流を供給するための複数の第１および第２の電流線とを備える。各メモリセルは、各々が、対応する第１および第２の電流線との間に設けられ、磁気的に不揮発的なデータ記憶を実行する磁気抵抗素子を含む。磁気抵抗素子は、対応する第１の電流線と電気的に結合され、第１の磁化方向に磁化した固定磁化層と、対応する第２の電流線と電気的に結合され、データ書込時に対応する第１および第２の電流線を介して流れるデータ書込電流の流入方向に応じたスピン偏極電子に基づいて第１の磁化方向あるいは第１の磁化方向と反対の方向である第２の磁化方向のいずれか一方に磁化する自由磁化層と、固定磁化層と自由磁化層との間に設けられ、非磁性体であるバリア層とを有する。データ読出時に、選択されたメモリセルに対応する第１および第２の電流線に対してディスターブが生じにくい方向にデータ読出電流を供給するデータ読出回路をさらに備える。
【００１０】
本発明に係る別の不揮発性記憶装置は、行列状に配置された複数のメモリセルと、メモリセル列にそれぞれ対応して設けられ、データ読出時あるいはデータ書込時に選択されたメモリセルを介して電流を供給するための複数の第１および第２の電流線とを備える。各メモリセルは、各々が、対応する第１および第２の電流線との間に設けられ、磁気的に不揮発的なデータ記憶を実行する磁気抵抗素子を含む。磁気抵抗素子は、対応する第１の電流線と電気的に結合され、第１の磁化方向に磁化した固定磁化層と、対応する第２の電流線と電気的に結合され、データ書込時に対応する第１および第２の電流線を介して流れるデータ書込電流の流入方向に応じたスピン偏極電子に基づいて第１の磁化方向あるいは第１の磁化方向と反対の方向である第２の磁化方向のいずれか一方に磁化する自由磁化層と、固定磁化層と自由磁化層との間に設けられ、非磁性体であるバリア層とを有する。データ読出時に、選択されたメモリセルに対応する第１および第２の電流線に対して、データ書込時に磁気抵抗素子の自由磁化層が第１の磁化方向から第２の磁化方向に磁化する向きと同じ方向にデータ読出電流を供給するデータ読出回路をさらに備える。
【発明の効果】
【００１１】
本発明に係る不揮発性記憶装置は、データ書込電流の流入方向に応じたスピン偏極電子に基づいて第１の磁化方向あるいは第１の磁化方向と反対の方向である第２の磁化方向のいずれか一方に磁化する自由磁化層を有する磁気抵抗素子を含むメモリセルに対して、対応する第１および第２の電流線に対してディスターブが生じにくい方向にデータ読出電流を供給するデータ読出回路を設ける。これにより、データ読出時に誤書込を防止する不揮発性記憶装置を実現することができる。
【００１２】
本発明に係る別の不揮発性記憶装置は、データ書込電流の流入方向に応じたスピン偏極電子に基づいて第１の磁化方向あるいは第１の磁化方向と反対の方向である第２の磁化方向のいずれか一方に磁化する自由磁化層を有する磁気抵抗素子を含むメモリセルに対して、データ読出時に、データ書込時に磁気抵抗素子の自由磁化層が第１の磁化方向から第２の磁化方向に磁化する向きと同じ方向にデータ読出電流を供給するデータ読出回路を設ける。これにより、第１および第２の電流線に対してディスターブが生じにくい方向にデータ読出電流を供給することができるためデータ読出時に誤書込を防止する不揮発性記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１４】
（実施の形態１）
図１は、本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００１５】
図１を参照して、ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体の動作を制御するコントロール回路５と、各々が行列状に配置されたＭＴＪメモリセルＭＣを含むメモリアレイ１０とを備える。ここで、メモリアレイ１０の各々の行列状に配置された複数のメモリセルＭＣの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
【００１６】
また、ＭＲＡＭデバイス１は行デコーダ２０と、列デコーダ２５と、入出力制御回路３０とを備える。行デコーダ２０は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいて、選択的にアクセス対象となるメモリアレイ１０における行選択を実行する。また、列デコーダ２５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいて選択的にアクセス対象となるメモリアレイ１０の列選択を実行する。
【００１７】
また、入出力制御回路３０は入力データＤＩＮ、出力データＤＯＵＴ等のデータの入出力を制御し、コントロール回路５からの指示に応答して、内部回路に伝達もしくは外部に出力する。
【００１８】
なお、以下においては、信号、信号線およびデータ等の二値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。
【００１９】
なお、本例においては、メモリアレイ１０において、代表的に単一のメモリセルＭＣが示され、メモリセル行に対応して設けられたワード線ＷＬおよびメモリセル列に対応して設けられたビット線ＢＬおよびソース線ＳＬとが代表的に１本ずつ示されている。
【００２０】
図２は、本発明の実施の形態１に従うメモリアレイ１０の概略構成図である。
図２を参照して、メモリアレイ１０は、行列状に集積配置されたメモリセルＭＣを含む。また、メモリセル列にそれぞれ対応して設けられた複数のビット線ＢＬおよびソース線ＳＬを含む。また、メモリセル行にそれぞれ対応して設けられる複数のワード線ＷＬを含む。また、図２を参照してここでは複数のビット線ＢＬを総括してビット線群ＢＬＧと複数の層線ＳＬを総括してソース線群ＳＬＧがそれぞれ示されている。ソース線ＳＬとビット線ＢＬとはそれぞれ同一方向に列方向に沿って設けられている。また、複数のワード線ＷＬを総括してワード線群ＷＬＧが設けられている。さらに、複数のソース線ＳＬのそれぞれに対応して設けられ、複数のソース線ＳＬのうちの一本とデータ線ＲＤとを電気的に結合するための複数のゲートトランジスタＳＧが設けられている。なお、ゲートトランジスタＳＧのゲートには、列デコーダ２５から列選択信号が入力されるものとする。
【００２１】
メモリセルＭＣは、ビット線ＢＬとソース線ＳＬとの間に接続された構成となっている。ここでメモリセルＭＣの構成について説明する。
【００２２】
図３は、本発明の実施の形態１に従うメモリセルＭＣを説明する概念図である。
図３（ａ）を参照して、本発明の実施の形態１に従うメモリセルＭＣは、トンネル磁気抵抗素子ＴＭＲとアクセストランジスタＡＴＲとを含む。トンネル磁気抵抗素子ＴＭＲとアクセストランジスタＡＴＲとは、ビット線ＢＬとソース線ＳＬとの間に直列に接続されている。具体的には、アクセストランジスタＡＴＲは、ソース線ＳＬとトンネル磁気抵抗素子ＴＭＲとの間に設けられ、そのゲートはワード線ＷＬと電気的に結合される。また、トンネル磁気抵抗素子ＴＭＲは、アクセストランジスタＡＴＲとビット線ＢＬとの間に電気的に結合される。
【００２３】
そして、後述するがメモリセルＭＣに対してデータ書込を実行する構成として、ビット線ＢＬおよびソース線ＳＬの少なくとも一方側が高電位あるいは低電位に設定される。すなわち、データ書込においては、メモリセルＭＣを介してビット線ＢＬ側からソース線ＳＬ側あるいはソース線ＳＬ側からビット線ＢＬ側への電流経路を形成することによりデータ書込を実行する。
【００２４】
図３（ｂ）は、トンネル磁気抵抗素子ＴＭＲの断面図を説明する図である。
図３（ｂ）を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（固定層）（以下、ピン層とも称する）ＰＬと、素子に流し込んだ電流によって磁化方向が反転する強磁性体層（自由層）（以下、単にフリー層とも称する）ＦＬと、ピン層ＰＬおよびフリー層ＦＬとの間には絶縁体膜で形成されるトンネルバリア（トンネル膜）ＢＡＬとを有する。
【００２５】
フリー層ＦＬは、書込まれる記憶データのレベルに応じて流されるデータ書込電流の流れる方向に応じてピン層ＰＬと同一方向またはピン層ＰＬと反対方向に磁化される。これらのピン層ＰＬ、バリア層ＢＬおよびフリー層ＦＬによって磁気トンネル接合は形成される。
【００２６】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、ピン層ＰＬおよびフリー層ＦＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、フリー層ＦＬの磁化方向とピン層ＰＬの磁化方向とが同じ（平行）である場合には低抵抗状態（最小値）Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合には高抵抗状態（最大値）Ｒｍａｘとなる。
【００２７】
データ書込時においては、ワード線ＷＬが活性化されて、アクセストランジスタＡＴＲはターンオンされる。この状態で、フリー層ＦＬからピン層ＰＬに対してデータ書込電流を供給するかあるいはピン層ＰＬからフリー層ＦＬにデータ書込電流を供給するかに応じて磁化方向が反転する。
【００２８】
図４は、本発明の実施の形態１に従うメモリセルＭＣのデータ書込を説明する図である。
【００２９】
図４（ａ）を参照して、ここでは、ビット線ＢＬを高電位にしてソース線ＳＬを低電位にすることによりデータ書込電流Ｉｗｒｉｔｅ１がトンネル磁気抵抗素子ＴＭＲに流れる。すなわちこの場合はビット線ＢＬ側からソース線ＳＬ側へデータ書込電流Ｉｗｒｉｔｅ１が流れ込むことになる。一方、図４（ｂ）を参照して、ここではビット線ＢＬが低電位と電気的に接続されソース線ＳＬが高電位に電気的に接続された状態である。この場合にはソース線ＳＬ側からビット線ＢＬ側にデータ書込電流Ｉｗｒｉｔｅ２が流れ込む。すなわちピン層ＰＬからフリー層ＦＬへ電流が通過することになる。
【００３０】
図５は、本発明の実施の形態１に従うメモリセルＭＣの磁化方向の反転を説明する図である。
【００３１】
図５（ａ）を参照して、ビット線ＢＬ側からソース線ＳＬ側へデータ書込電流Ｉｗｒｉｔｅ１が流れ込む場合を説明する図である。
【００３２】
ここでは、ピン層ＰＬが右から左の向きに磁化している場合が示されている。そうすると注入されたスピン偏極電子はデータ書込電流Ｉｗｒｉｔｅ１の方向と逆方向から流れ込むことになり、ピン層ＰＬの磁化方向と同じ向きのスピン電子が自由層ＦＬに流れ込むことになる。したがってフリー層ＦＬの磁化方向はピン層ＰＬと同じ方向すなわち平行となる。
【００３３】
図５（ｂ）を参照して、ソース線ＳＬ側からビット線ＢＬ側へデータ書込電流Ｉｗｒｉｔｅ２が流れ込む場合を説明する図である。
【００３４】
ここでは、ピン層ＰＬが右から左の向きに磁化している場合が示されている。そうすると、注入されたスピン偏極電子は、データ書込電流Ｉｗｒｉｔｅ２の方向と逆方向から流れ込むことになり、その際、すなわちフリー層ＦＬからピン層ＰＬにスピン偏極電子が流れ込むことになる。そうするとフリー層ＦＬから流れ込んだスピン偏極電子はピン層ＰＬと同方向のスピン偏極電子が通過し、逆方向のスピン偏極電子が反射してフリー層ＦＬに作用してピン層ＰＬと反対方向に変化する。これによりフリー層ＦＬとピン層ＰＬの磁化方向が反対（反平行）状態となる。
【００３５】
なお、データ書込電流Ｉｗｒｉｔｅ１とＩｗｒｉｔｅ２との電流の大きさに関しては、データ書込電流Ｉｗｒｉｔｅ１の方は、ピン層ＰＬを通過するのと同じ向きのスピン電子が自由層ＦＬに作用して磁化方向を決定付けるのに対して、データ書込電流Ｉｗｒｉｔｅ２の方は、反射したスピン電子がフリー層ＦＬに作用して磁化方向を決定付けるためより大きな電流が必要となる。すなわち、データ書込電流Ｉｗｒｉｔｅ２はＩｗｒｉｔｅ１よりも大きい値に設定される。
【００３６】
図６は、本発明の実施の形態１に従うメモリセルＭＣおよびソース線およびビット線等の配線構造を説明する図である。
【００３７】
図６（ａ）を参照して、ここでは、メモリセルＭＣおよびソース線およびビット線等の配線構造が示されている。具体的には、Ｐ型の半導体基板Ｐｓｕｂ上に形成されたアクセストランジスタＡＴＲはＮ型領域であるソース／ドレイン領域１０２ａおよび１０２ｂと、ゲート領域１０６とを有する。アクセストランジスタＡＴＲのゲート領域は、集積度を高める観点から、ワード線ＷＬと同一の配線層にポリシリコンゲート１０６として形成される。ソース／ドレイン領域１０２ｂは、コンタクトホール１０７を介して第１層の金属配線層１０８に形成されるソース線ＳＬと電気的に結合される。ソース／ドレイン領域１０２ａはコンタクトホール１０３を介してストラップＳＴと電気的に結合される。トンネル磁気抵抗素子ＴＭＲは、ストラップＳＴと第２の金属配線層１０５において形成されるビット線ＢＬとの間にコンタクトホール１０４を介して電気的に結合される。他のメモリセルＭＣの配線構造についても同様であるのでその詳細な説明は繰返さない。
【００３８】
なお、隣接するメモリセルＭＣの間にはＰ型の半導体基板Ｐｓｕｂ上に形成された絶縁領域１０１ａ，１０１ｂ，１０１ｃがそれぞれ設けられている。
【００３９】
図６（ｂ）は、本発明の実施の形態１に従うメモリセルＭＣの配線構造を上側から見たレイアウト（平面図）を説明する図である。ここでは、２列のメモリセル列が示されている。
【００４０】
図６（ｂ）を参照して、ここではストラップＳＴの上側に設けられたトンネル磁気抵抗素子ＴＭＲの磁化方向が示されている。すなわちトンネル磁気抵抗素子ＴＭＲはピン層およびフリー層についてＸ方向に沿って磁化している場合が示されている。ここで、ピン層は＋Ｘ方向に沿って磁化している場合が示されており、フリー層については＋Ｘあるいは−Ｘ方向のいずれかに沿って磁化している場合が示されている。メモリセルＭＣ０に着目するとピン層およびフリー層は共に＋Ｘ方向に沿って磁化している。
【００４１】
また、ここでワード線ＷＬはＸ方向に沿って設けられ、ソース線ＳＬおよびビット線ＢＬはＹ方向に沿って設けられている。
【００４２】
メモリセルＭＣ０について、トンネル磁気抵抗素子ＴＭＲと接続されるストラップＳＴはコンタクトホール１０３を介してＮ型領域であるソース／ドレイン領域１０２ａと電気的に結合される。Ｎ型領域ソース／ドレイン領域１０２ｂはコンタクトホール１０７を介して第１層の金属配線層１０８のソース線ＳＬと電気的に結合される。ソース線ＳＬである第１層の金属配線層１０８はコンタクトホール１０３を介してＹ方向に沿って配置されている。
【００４３】
隣接するメモリセルＭＣ１についても同様の接続関係に従ってソース線ＳＬおよびビット線ＢＬと電気的に結合される。なお、メモリセルＭＣ１のトンネル磁気抵抗素子ＴＭＲのピン層およびフリー層の磁化方向は、ピン層は＋Ｘ方向、フリー層は−Ｘ方向に沿って磁化している。なおメモリセルＭＣ２についても同様である。ここでは単に１つのメモリセル列について説明したが他のメモリセル列においても同様の方式に従って配置されている。
【００４４】
図７は、本発明の実施の形態１に従うデータ読出を説明する場合の概念図である。
本発明の実施の形態１においては、読出ディスターブを抑制するためにデータ読出電流の流れる方向をピン層からフリー層に流す場合について説明する。
【００４５】
上述したように図５で説明したピン層ＰＬ側からフリー層ＦＬ側へのデータ書込電流Ｉｗｒｉｔｅ２は、フリー層ＦＬ側からピン層ＰＬ側へのデータ書込電流Ｉｗｒｉｔｅ１よりも大きい。データ読出電流は、データ書込電流よりも小さい値であり、データ読出電流の向きは、データ書込電流Ｉｗｒｉｔｅ１よりも電流量の大きい値であるデータ書込電流Ｉｗｒｉｔｅ２と同じ方向であるピン層ＰＬ側からフリー層ＦＬ側に流した場合の方がデータを反転させてしまう読出ディスクターブの影響が少なくなると考えられる。
【００４６】
したがって、本発明の実施の形態１においてはピン層ＰＬ側からフリー層ＦＬ側にすなわちソース線ＳＬ側からビット線ＢＬ側に電流が流れるようにデータ読出電流が流れるようにデータ読出回路に含まれるセンスアンプＳＡが接続されている。
【００４７】
具体的には、ゲートトランジスタＳＧを介してソース線ＳＬと電気的に結合されるデータ線ＲＤとセンスアンプＳＡの一端側が電気的に結合される。そして、センスアンプＳＡの他端側は、データ線／ＲＤと電気的に結合される。データ線／ＲＤは定電流源９５と電気的に結合され、データ読出時に基準電流Ｉｒｅｆが供給される。
【００４８】
センスアンプＳＡは、センスアンプの構成にもよるが一例としてセンスアンプ側からビット線ＢＬに対してプリチャージ電流を流す場合について想定すると、高電位側（たとえば電源電圧ＶＤＤ）と電気的に結合され、ビット線ＢＬは、低電位側（たとえば接地電圧ＧＮＤ）と電気的に結合される。これに伴い、データ読出時においては、センスアンプＳＡ側からデータ線ＲＤ、ソース線ＳＬ、メモリセルＭＣおよびビット線ＢＬを介してメモリセルＭＣの抵抗値に応じたデータ読出電流Ｉｒｅａｄが供給される。
【００４９】
そして、センスアンプＳＡは、データ線ＲＤを流れるデータ読出電流Ｉｒｅａｄとデータ線／ＲＤを流れる基準電流Ｉｒｅｆとを比較して、その比較結果に基づいた読出データＲＤＴを出力する。
【００５０】
図８は、本発明の実施の形態１に従うセンスアンプＳＡの回路構成図である。
図８を参照して、本発明の実施の形態１に従うセンスアンプＳＡは、電源供給ノードＮ０に電源電圧ＶＤＤを供給するための電圧供給ユニット９０と、ノードＮ０とノードＮ１との間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＱＰ１と、電源電圧ＶＤＤの供給を受けるノードＮ３とセンスノード／ＳＮとの間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＱＰ２と、ノードＮ３とノードＮ６との間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＱＰ３と、ノードＮ０とノードＮ２との間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＱＰ５と、ノードＮ３とセンスノードＳＮとの間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＱＰ６と、ノードＮ３とノードＮ４との間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＱＰ７と、センスノード／ＳＮとノードＮ５との間に配置され、そのゲートがセンスノード／ＳＮと電気的に結合されるトランジスタＱＮ１と、ノードＮ４とノードＮ５との間に配置され、そのゲートがセンスノード／ＳＮと電気的に結合されるトランジスタＱＮ２と、ノードＮ６とノードＮ５との間に配置され、そのゲートがセンスノードＳＮと電気的に結合されるトランジスタＱＮ３と、センスノードＳＮとノードＮ５との間に配置され、そのゲートがセンスノードＳＮと電気的に結合されるトランジスタＱＮ４と、ノードＮ５に接地電圧ＧＮＤを供給するための電圧供給ユニット９１とを含む。
【００５１】
また、センスノードＳＮ，／ＳＮと接続されて、センスノードＳＮ，／ＳＮに伝達されたセンスデータＳＯＵＴ，／ＳＯＵＴの差をさらに増幅して読出データＲＤＴを出力するアンプ５０をさらに含む。
【００５２】
また、ノードＮ１とデータ線ＲＤとの間に配置され、そのゲートはＶｒｅｆ発生回路４０によって生成される基準電圧Ｖｒｅｆの入力を受けるトランジスタＱＶ１と、ノードＮ２とデータ線／ＲＤとの間に配置され、そのゲートは基準電圧Ｖｒｅｆの入力を受けるトランジスタＱＶ２とを含む。これに伴い、トランジスタＱＶ１およびＱＶ２は、データ線ＲＤ，／ＲＤを基準電圧以下に維持する。
【００５３】
電圧供給ユニット９０は、電源電圧ＶＤＤとノードＮ０との間に配置されたトランジスタＱＰＳを含み、そのゲートは、コントロール回路５からデータ読出時に「Ｌ」レベルに活性化される制御信号／ＳＡＥの入力を受ける。また、電圧供給ユニット９１は、接地電圧ＧＮＤとノードＮ５との間に配置されたトランジスタＱＮＳとを含み、そのゲートは、コントロール回路５からデータ読出時に「Ｈ」レベルに活性化される制御信号ＳＡＥの入力を受ける。この制御信号ＳＡＥおよび／ＳＡＥの入力に伴い、センスアンプＳＡが活性化される。なお、制御信号ＳＡＥおよび／ＳＡＥは、一例としてコントロール回路５からデータ読出時に出力されるものとする。
【００５４】
ここで、トランジスタＱＰ１〜ＱＰ７およびＱＰＳは、一例としてＰチャンネルＭＯＳトランジスタとする。また、トランジスタＱＮ１〜ＱＮ４，ＱＮＳ，ＱＶ１およびＱＶ２は、一例としてＮチャンネルＭＯＳトランジスタとする。なお、本例においては、トランジスタＱＰ１〜ＱＰ７の各トランジスタサイズは等しいものとする。また、トランジスタＱＮ１〜ＱＮ４の各トランジスタサイズは等しいものとする。
【００５５】
また、トランジスタＱＰ１〜ＱＰ３は、カレントミラー回路を構成し、それぞれ同一の動作電流（ミラー電流）を供給しようとする。また、トランジスタＱＰ５〜ＱＰ７は、カレントミラー回路を構成し、それぞれ同一の動作電流を供給しようとする。また、トランジスタＱＮ１およびＱＮ２は、カレントミラー回路を構成し、同一の動作電流（ミラー電流）を供給しようとする。また、トランジスタＱＮ３およびＱＮ４は、カレントミラー回路を構成し、同一の動作電流を供給しようとする。本例においては、各トランジスタサイズは等しいものとして説明したが、トランジスタサイズを調整することにより、上記の動作電流量を調整することも可能である。具体的には、カレントミラー回路を構成するトランジスタのサイズ比に応じた動作電流が供給される。以下においても同様である。
【００５６】
なお、トランジスタＱＰ２は、センスノード／ＳＮにノードＮ１を流れる動作電流と同一の動作電流を供給するとともに、トランジスタＱＰ７，ＱＮ１，ＱＮ２は、センスノード／ＳＮからノードＮ２に流れる動作電流と同一の動作電流を供出する。
【００５７】
一方、トランジスタＱＰ６は、センスノードＳＮにノードＮ２を流れる動作電流と同一の動作電流を供給するとともに、トランジスタＱＰ３，ＱＮ３，ＱＮ４は、センスノードＳＮからノードＮ１に流れる動作電流と同一の動作電流を供出する。
【００５８】
本発明の実施の形態１に従うセンスアンプＳＡは、データ線ＲＤ，／ＲＤを基準電圧以下に維持するとともにデータ線ＲＤ，／ＲＤに生じる通過電流差に応じた電圧差をセンスノードＳＮ，／ＳＮに生じさせる。
【００５９】
ここで、このセンスアンプＳＡのセンス動作について説明する。
一例として、読出データバスＲＤＢ，／ＲＤＢにそれぞれ通過電流ＩａおよびＩｂが流れた場合について説明する。そうすると、上述したようにトランジスタＱＰ１〜ＱＰ３は、カレントミラー回路を構成するため、トランジスタＱＰ２およびＱＰ３は、トランジスタＱＰ１を流れる通過電流Ｉａと同一の動作電流をセンスノード／ＳＮおよびノードＮ６にそれぞれ供給しようとする。また、同様のタイミングにおいて、トランジスタＱＰ６およびＱＰ７においても、トランジスタＱＰ５に流れる通過電流Ｉｂと同一の動作電流をセンスノードＳＮおよびノードＮ４にそれぞれ供給しようとする。一方、上述したようにトランジスタＱＮ１およびＱＮ２もカレントミラー回路を構成するため、トランジスタＱＮ１は、トランジスタＱＮ２と同一の動作電流Ｉｂをセンスノード／ＳＮから接地電圧と接続されたノードＮ５に供給しようとする。また、上述したようにトランジスタＱＮ３およびＱＮ４もカレントミラー回路を構成するため、トランジスタＱＮ４は、トランジスタＱＮ３と同一の動作電流ＩａをセンスノードＳＮから接地電圧ＧＮＤと接続されたノードＮ５に供給しようとする。
【００６０】
そうすると、センスノードＳＮには、トランジスタＱＰ６により動作電流Ｉｂが供給されようとするが、トランジスタＱＮ４は、トランジスタＱＮ３と同一の動作電流ＩａでセンスノードＳＮから供出しようとする。一方、センスノード／ＳＮにはトランジスタＱＰ２により動作電流Ｉａが供給されようとするが、トランジスタＱＮ１は、トランジスタＱＮ３と同一の動作電流Ｉｂでセンスノード／ＳＮから供出しようとする。
【００６１】
このためカレントミラー回路によりデータ線ＲＤ，／ＲＤを通過する通過電流に応じたミラー電流を生じさせるとともに、生成されたミラー電流の電流差を電圧差に変換してセンスノードＳＮ，／ＳＮに出力される。たとえば動作電流Ｉａ＞Ｉｂの場合にはセンスノードＳＮ，／ＳＮの電圧レベルはそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに変換される。一方、動作電流Ｉｂ＞Ｉａの場合には、センスノードＳＮ，／ＳＮの電圧レベルは、それぞれ「Ｈ」レベルおよび「Ｌ」レベルに変換される。
【００６２】
そして、アンプ５０において、このセンスノードＳＮ，／ＳＮの電圧レベルであるセンス出力ＳＯＵＴ，／ＳＯＵＴをさらにアンプ５０で増幅して読出データＲＤＴが生成される。
【００６３】
なお、本発明の実施の形態１に従うセンスアンプＳＡを動作させる動作電流はメモリセルの記憶データに応じたメモリセル電流に相当するためセンスアンプＳＡの増幅動作に伴う動作電流は極めて小さいものとなる。これによりデータ読出における消費電力を低減したセンスアンプＳＡを実現することが可能となる。
【００６４】
図９は、本発明の実施の形態１に従うデータ書込における書込ドライバを説明する図である。
【００６５】
図９を参照して、本発明の実施の形態１に従うデータ書込における書込ドライバとしてここでは、データ線ＲＤに対応してソースドライバＳＬＤと、ビット線ＢＬに対応してビット線ドライバＢＬＤとが設けられる。また、コントロール回路５からの指示のもと入力データＤＩＮに応じてデータ書込時に書込制御信号ＷＤＴＡ，／ＷＤＴＡおよびＷＤＴＢ，／ＷＤＴＢを生成する書込制御回路３５が設けられる。
【００６６】
ソースドライバＳＬＤは、トランジスタＴａ，Ｔｂとを有する。なお、トランジスタＴａ，Ｔｂは、一例としてＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのそれぞれであるものとする。
【００６７】
トランジスタＴａは、電源電圧ＶＤＤとノードＮａとの間に設けられ、そのゲートは、書込制御信号／ＷＤＴＡの入力を受ける。一方、トランジスタＴｂは、ノードＮａと接地電圧ＧＮＤとの間に設けられ、そのゲートは書込制御信号ＷＤＴＢの入力を受ける。ノードＮａは、データ線ＲＤと電気的に結合される。
【００６８】
ビット線ドライバＢＬＤはトランジスタＴｃ，Ｔｄとを有する。トランジスタＴｃは、電源電圧ＶＤＤとノードＮｂとの間に接続されそのゲートは書込制御信号／ＷＤＴＢの入力を受ける。トランジスタＴｄはノードＮｂと接地電圧ＧＮＤとの間に設けられそのゲートは書込制御信号ＷＤＴＡあるいは読出制御信号ＲＥの入力を受ける。
【００６９】
まず、フリー層ＦＬからピン層ＰＬにすなわちビット線ＢＬからソース線にデータ書込電流Ｉｗｒｉｔｅ１を供給する場合について説明する。
【００７０】
この場合、書込制御回路３５は、入力データＤＩＮ（たとえば「０」データ）に応じて書込制御信号ＷＤＴＢ，／ＷＤＴＢをそれぞれ「Ｈ」レベル、「Ｌ」レベルに設定する。
【００７１】
これに伴い、トランジスタＴｂおよびトランジスタＴｃがそれぞれ活性化される。ビット線ドライバＢＬＤのトランジスタＴｃがターンオンすると、電源電圧ＶＤＤとノードＮｂとが電気的に結合される。一方、ソース線ドライバＳＬＤのトランジスタＴｂが活性化されると接地電圧ＧＮＤとノードＮａとが電気的に結合される。これにより、ビット線ＢＬ側の電位がソース線ＳＬ側の電位よりも高電位となり、ビット線側からソース線ＳＬ側へのデータ書込電流Ｉｗｒｉｔｅ１が供給される。
【００７２】
一方で、入力データＤＩＮ（たとえば「１」データ）に応じて書込制御回路３５は、書込制御信号ＷＤＴＡ，／ＷＤＴＡをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定する。
【００７３】
これに伴い、ビット線ドライバＢＬＤのトランジスタＴｄおよびソース線ドライバＳＬＤのトランジスタＴａが活性化される。ビット線ドライバＢＬＤのトランジスタＴｄが活性化されるとノードＮｂと接地電圧ＧＮＤとが電気的に結合される。一方、ソース線ドライバＳＬＤのトランジスタＴａが活性化されると電源電圧ＶＤＤとノードＮａとが電気的に結合される。これにより、ソース線ＳＬ側の電位がビット線ＢＬ側の電位よりも高電位となり、それゆえ上述したようにソース線ＳＬ側からビット線ＢＬ側へのデータ書込電流Ｉｗｒｉｔｅ２が供給される。なお、本例においては、一例として入力データＤＩＮ（たとえば「０」データ）が入力された場合に、データ書込電流Ｉｗｒｉｔｅ１、入力データＤＩＮ（たとえば「１」データ）が入力された場合に、データ書込電流Ｉｗｒｉｔｅ２が供給される場合について説明したが、入力データとデータ書込電流との関係は、インバータを付加すれば入力データのデータレベルが反転するので特にこの関係に限られるものではなく、逆の関係にすることも当然に可能である。
【００７４】
なお、上述のとおりデータ書込電流Ｉｗｒｉｔｅ１およびＩｗｒｉｔｅ２は、互いに異なる電流量（Ｉｗｒｉｔｅ２＞Ｉｗｒｉｔｅ）であるため所望のデータ書込電流が供給されるようにトランジスタＴａ〜Ｔｄ（ドライバトランジスタ）のサイズが適切に調整されるものとするが、電流量の変更については、この限りではなく、センスアンプ内のノードＮ１，Ｎ２の電位を調整する手段を設けることによっても実現可能である。この場合には、ビット線ドライバＢＬＤおよびソース線ドライバＳＬＤのドライバトランジスタのサイズを等しく設計することができるためこれらドライバトランジスタ群のエリア面積を縮小することが可能となる。
【００７５】
次に、データ読出時について説明する。
データ読出時においては、コントロール回路５は、読出制御信号ＲＥ（「Ｈ」レベル）をビット線ドライバＢＬＤのトランジスタＴｄに入力する。
【００７６】
これに伴い、ビット線ドライバＢＬＤのトランジスタＴｄは活性化されて、ノードＮｂと接地電圧ＧＮＤとが電気的に結合される。
【００７７】
また上述したようにセンスアンプＳＡの制御信号ＳＡＥ，／ＳＡＥが「Ｈ」レベル、「Ｌ」レベルに設定されるため、ソース線ＳＬ側からビット線ＢＬ側への電流経路が形成されることになる。
【００７８】
これにより、上述したようにセンスアンプＳＡからデータ読出電流Ｉｒｅａｄがデータ線ＲＤ、ソース線ＳＬ、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲおよびビット線ＢＬを介して供給される。
【００７９】
上述したように本発明の実施の形態１においては、ピン層ＰＬ側からフリー層ＦＬ側にすなわちソース線ＳＬ側からビット線ＢＬ側にデータ読出電流が流れるように電流経路を形成する。データ読出電流は、データ書込電流よりも小さい値であり、データ読出電流の向きについて、データ書込電流Ｉｗｒｉｔｅ１よりも電流量の大きい値であるデータ書込電流Ｉｗｒｉｔｅ２と同じ方向であるピン層ＰＬ側からフリー層ＦＬ側に流した場合の方がデータを反転させてしまう読出ディスクターブの影響を抑制することができる。すなわち、データ読出電流に基づく誤書込を防止して信頼性の高いスピン注入方式のＭＲＡＭデバイスを実現することができる。そして、スピン注入方式のＭＲＡＭデバイスを採用することにより簡易かつレイアウト効率の高いセル構造を有するＭＲＡＭデバイスを提供することができる。
【００８０】
（実施の形態１の変形例１）
図１０は、本発明の実施の形態１の変形例１に従うメモリアレイ１０ａの構成を説明する図である。
【００８１】
図１０を参照して、本発明の実施の形態１の変形例１に従うメモリアレイ１０ａは、図２で説明したメモリアレイ１０と比較して、図２の構成においては、ソース線ドライバＳＬＤと各ソース線ＳＬとの間にゲートトランジスタＳＧのみを設ける構成としていたが、本発明の実施の形態１の変形例１に従う構成においてはさらにビット線ドライバＢＬＤと複数のビット線ＢＬとの間にそれぞれゲートトランジスタ／ＳＧを設けた構成としている点で異なる。
【００８２】
具体的には、ゲートトランジスタＳＧとゲートトランジスタ／ＳＧとがメモリセル列にそれぞれ対応して設けられ、列デコーダ２５からの列選択線の列選択信号ＳＥＬの入力を受けて活性化される構成である。本例においては、ビット線ＢＬ側にもゲートトランジスタ／ＳＧが設けられているため、選択列のビット線ＢＬおよびソース線ＳＬは、他の非選択列のビット線ＢＬおよびソース線ＳＬと電気的に切離された状態となる。
【００８３】
したがって、例えば図２で説明したメモリアレイの構成においては、ビット線ＢＬは全てのビット線ＢＬと電気的に常に結合された状態であったため重負荷となっていたが、図１０の構成により、非選択列のビット線ＢＬおよびソース線ＳＬとは電気的に切離されるため負荷が軽減されてプリチャージあるいはディスチャージが高速となり、結果としてデータ読出およびデータ書込時における選択メモリセルへのアクセス時間を高速化させることが可能となる。
【００８４】
（実施の形態１の変形例２）
本発明の実施の形態１の変形例２においては、上記の実施の形態１に従うメモリセルＭＣと異なるメモリセルＭＣ＃について説明する。
【００８５】
図１１は、本発明の実施の形態１の変形例２に従うメモリセルＭＣ♯を説明する図である。
【００８６】
図１１を参照して、本発明の実施の形態１の変形例２に従うメモリセルＭＣ♯は、トンネル磁気抵抗素子ＴＭＲとアクセストランジスタＡＴＲ♯とを含む。
【００８７】
アクセストランジスタＡＴＲ♯は、アクセストランジスタＡＴＲと比較して、ＮチャネルＭＯＳトランジスタのアクセストランジスタをＰチャネルＭＯＳトランジスタに置換した点が異なる。
【００８８】
アクセストランジスタＡＴＲ♯は、ワード線ＷＬの電位が低電位に設定された場合に活性化され、トンネル磁気抵抗素子ＴＭＲを介してビット線ＢＬとソース線ＳＬとの間を電気的に結合する。一方、ワード線ＷＬの電位が高い場合は、アクセストランジスタＡＴＲ♯は非活性化状態であり、ビット線ＢＬとソース線ＳＬとの間において電流経路は形成されない。
【００８９】
ソース線ＳＬ側からビット線ＢＬ側に電流経路を形成する場合、トンネル磁気抵抗素子ＴＭＲの抵抗によりトンネル磁気抵抗素子ＴＭＲのソース電位が浮き上がるすなわちビット線ＢＬの電位が浮き上がる現象が生じる。そうすると、ソース線ＳＬとビット線ＢＬとの間の電位差が生じにくくなるため、データ書込電流が十分に流れない可能性がある。
【００９０】
したがって、本発明の実施の形態１の変形例２に従う構成の如く、アクセストランジスタＡＴＲをＰチャネルＭＯＳトランジスタに変更することにより、ゲート−ソース間電圧を確保することが可能となるため、トンネル磁気抵抗素子ＴＭＲのソース電位すなわちビット線の浮き上がりを抑制し、十分なデータ書込電流を供給することが可能となる。
【００９１】
図１２は、本発明の実施の形態１の変形例２に従うメモリセルＭＣ＃の待機時を説明する図である。
【００９２】
図１２を参照して、待機時においてはビット線ＢＬおよびソース線ＳＬおよびワード線ＷＬがそれぞれ高電位に設定される。これにより、全てこれらの線は同電位に設定されるため待機時のリーク電流の発生を抑制することが可能となる。
【００９３】
（実施の形態１の変形例３）
図１３は、本発明の実施の形態１の変形例３に従うデータ書込およびデータ読出を説明する図である。
【００９４】
図１３（ａ）を参照して、本例においてはビット線ＢＬを高電位と低電位との間の中間電位である電源電圧Ｖｍｉｄに固定的に電気的に接続する。そして、ソース線ＳＬ側を低電位と電気的に結合させることによりデータ書込電流Ｉｗｒｉｔｅ１をトンネル磁気抵抗素子ＴＭＲに供給するものである。
【００９５】
図１３（ｂ）を参照して、本例においてはビット線ＢＬを高電位と低電位との間の中間電位である電源電圧Ｖｍｉｄに固定的に電気的に接続する。そして、ここではソース線ＳＬ側を高電位と電気的に結合させることによりデータ書込電流Ｉｗｒｉｔｅ２を供給するものである。なお、ここで本例における高電位、中間電位および低電位については、所望のデータ書込電流Ｉｗｒｉｔｅ１およびＩｗｒｉｔｅ２がトンネル磁気抵抗素子ＴＭＲに供給されるように適切に設定されるものとする。
【００９６】
図１３（ｃ）を参照して、ここではデータ読出を実行する場合について説明されている。
【００９７】
本例においては、センスアンプＳＡがデータ線ＲＤと電気的に結合され、ビット線ＢＬを上述したように中間電位である電源電圧Ｖｍｉｄと固定的に電気的に接続する。この構成において、上述したようにセンスアンプＳＡとデータ線ＲＤとを電気的に結合して、ソース線ＳＬ側の電位を中間電位よりも高い高電位に設定することにより、データ読出電流Ｉｒｅａｄをソース線ＳＬ側からビット線ＢＬ側に供給することが可能となる。
【００９８】
なお、所望のデータ読出電流Ｉｒｅａｄを供給するためにソース線ＳＬの電位は適切に設定されるものとする。
【００９９】
当該方式を採用することにより、ビット線ＢＬを常に固定的に中間電位である電源電圧Ｖｍｉｄに固定的に接続する構成とすることができるため、ビット線ＢＬ側にビット線ドライバＢＬＤを設ける必要がなく、回路の部品点数を削減するとともにレイアウト面積を縮小することが可能となる。
【０１００】
（実施の形態１の変形例４）
図１４は、本発明の実施の形態１の変形例４に従うメモリアレイ１０♯ａの構成図である。
【０１０１】
図１４を参照して、本発明の実施の形態１の変形例１に従うメモリアレイ１０♯と比較して、ビット線ＢＬの他端側にさらにゲートトランジスタＳＧ♯を設けた点が異なる。ゲートトランジスタＳＧ＃は、複数のビット線ＢＬにそれぞれ対応して他端側に複数個設けられる。
【０１０２】
また、ビット線ＢＬの一端側は、ゲートトランジスタ／ＳＧを介してビット線ドライバユニットＢＬＤａが設けられ、ビット線ＢＬの他端側は、ゲートトランジスタＳＧ＃を介してビット線ドライバユニットＢＬＤｂが設けられた点が異なる。また、複数のゲートトランジスタＳＧ＃のゲートには制御信号ＷＡＳが供給される。
【０１０３】
その他の点は、図１０のメモリアレイ１０ａと同様であるのでその詳細な説明は繰返さない。
【０１０４】
ビット線ドライバユニットＢＬＤａは、トランジスタＴｆを含み、接地電圧ＧＮＤとノードＮｂとの間に設けられ、そのゲートは、書込制御信号ＷＤＴＡあるいは読出制御信号ＲＤＴあるいは制御信号ＡＳの入力を受ける。
【０１０５】
ビット線ドライバユニットＢＬＤｂは、トランジスタＴｅを含み、電源電圧ＶＤＤとノードＮｃとの間に設けられ、そのゲートは、書込制御信号／ＷＤＴＢの入力を受ける。
【０１０６】
ソース線ドライバＳＬＤについては、上述したのと同様である。
まず、フリー層ＦＬからピン層ＰＬにすなわちビット線ＢＬからソース線にデータ書込電流を供給する場合について説明する。
【０１０７】
この場合、書込制御回路３５は、入力データＤＩＮ（たとえば「０」データ）に応じて書込制御信号ＷＤＴＢ，／ＷＤＴＢをそれぞれ「Ｈ」レベル、「Ｌ」レベルに設定する。
【０１０８】
これに伴い、トランジスタＴｂおよびトランジスタＴｅがそれぞれ活性化される。また、本発明の実施の形態１の変形例４においては、データ書込時において制御信号ＷＡＳおよび制御信号ＡＳを共に「Ｈ」レベルに設定する。すなわち、ゲートトランジスタＳＧ＃およびビット線ドライバユニットＢＬＤａのトランジスタＴｆは活性化される。ビット線ドライバユニットＢＬＤｂのトランジスタＴｅがターンオンすると、電源電圧ＶＤＤとノードＮｃとが電気的に結合される。また、ゲートトランジスタＳＧ＃が活性化されるとビット線ＢＬの他端側とビット線ドライバユニットＢＬＤｂとが電気的に結合される。そして、ビット線ドライバユニットＢＬＤａのトランジスタＴｆが活性化されると接地電圧ＧＮＤとノードＮｂとが電気的に結合される。一方、ソース線ドライバＳＬＤのトランジスタＴｂが活性化されると接地電圧ＧＮＤとノードＮａとが電気的に結合される。
【０１０９】
ビット線ＢＬの他端側が高電位、一端側が低電位、ソース線側が低電位となる。したがって、ビット線ＢＬの他端側から一端側に電流経路が形成される。また、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲ、ソース線ＳＬおよびデータ線ＲＤを介して電流経路が形成される。すなわち、電流経路として２つの電流経路が形成される。
【０１１０】
一方で、入力データＤＩＮ（たとえば「１」データ）に応じて書込制御回路３５は、書込制御信号ＷＤＴＡ，／ＷＤＴＡをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定する。これに伴い、トランジスタＴａおよびトランジスタＴｆがそれぞれ活性化される。これに伴い、電源電圧ＶＤＤとノードＮａとが電気的に結合される。また、接地電圧ＧＮＤとノードＮｂとが電気的に結合される。
【０１１１】
そして、ソース線ＳＬからビット線ＢＬに対してアクセストランジスタＡＴＲ、トンネル磁気抵抗素子ＴＭＲを介して電流経路が形成される。ビット線ＢＬの一端側に設けられたビット線ドライバユニットＢＬＤａのノードＮｂが上記と同様接地電圧ＧＮＤと電気的に結合されるためビット線ＢＬに形成される電流経路の向きは同じになる。
【０１１２】
すなわち、本発明の実施の形態１の変形例４のデータ書込方式は、いずれの入力データＤＩＮのデータ書込においてもビット線ＢＬの他端側から一端側に対してデータ書込電流が流れる構成である。
【０１１３】
図１５は、本発明の実施の形態１の変形例４に従うデータ書込電流がビット線ＢＬの他端側から一端側に流れる場合を説明する図である。
【０１１４】
図１５（ａ）を参照して、上述したようにビット線ＢＬの他端側から一端側に電流経路が形成される場合、ここでは、通過電流Ｉａｓが流れるとするとトンネル磁気抵抗素子には磁場Ｈａｓが印加される。本発明の実施の形態１の変形例４に従う構成は、ビット線ＢＬを流れる通過電流により発生する牽引磁場をさらに用いてデータ書込を実行する場合について説明する。なお、この構成においては、メモリセルＭＣのピン層ＰＬの磁化方向と反対の方向に牽引磁場Ｈａｓが印加されるように電流経路が形成されているものとする。
【０１１５】
図１５（ｂ）には、図６（ｂ）で説明したメモリセルＭＣ０〜ＭＣ２が示されている。
この場合、たとえばメモリセルＭＣ０に着目するとピン層ＰＬとフリー層ＦＬとがともに平行状態であるが、ピン層ＰＬの磁化方向と反対方向に牽引磁場Ｈａｓが印加されるものとする。
【０１１６】
図１６は、本発明の実施の形態１の変形例４に従う牽引磁場によりデータ書込が実行される場合を説明する図である。
【０１１７】
図１６（ａ）を参照して、上述したようにピン層ＰＬおよびフリー層ＦＬの磁化方向を逆向きすなわち高抵抗状態に変化させる場合にはデータ書込電流Ｉｗｒｉｔｅ１よりも大きいデータ書込電流Ｉｗｒｉｔｅ２を供給する必要があることについて説明した。また、ピン層ＰＬおよびフリー層ＦＬの磁化方向を並行状態すなわち低抵抗状態に変化させる場合にはデータ書込電流Ｉｗｒｉｔｅ１を供給する必要があることについて説明した。
【０１１８】
本例においては、データ書込時にデータ書込電流Ｉｗｒｉｔｅ１とデータ書込電流Ｉｗｒｉｔｅ２との間の電流値であるデータ書込電流Ｉｗｒｉｔｅ３を供給する。
【０１１９】
この場合、たとえば、ピン層ＰＬおよびフリー層ＦＬの磁化方向を逆向きすなわち高抵抗状態に変化させる場合には、データ書込電流Ｉｗｒｉｔｅ１よりも大きいデータ書込電流Ｉｗｒｉｔｅ２を供給する必要があるが、データ書込電流Ｉｗｒｉｔｅ３に加えて牽引磁場Ｈａｓがフリー層ＦＬの磁化方向がピン層ＰＬの磁化方向と逆向きになるようにサポートすることにより、ピン層ＰＬおよびフリー層ＦＬの磁化方向を逆向き（反並行状態）すなわち高抵抗状態に変化させることができる。
【０１２０】
一方、たとえば、ピン層ＰＬおよびフリー層ＦＬの磁化方向を同じ向きすなわち低抵抗状態に変化させる場合には、データ書込電流Ｉｗｒｉｔｅ１を供給する必要があるが、上述したように牽引磁場Ｈａｓはピン層ＰＬとフリー層ＦＬとの磁化方向を逆向きにするように作用するため、データ書込電流Ｉｗｒｉｔｅ１よりも大きいデータ書込電流Ｉｗｒｉｔｅ３を供給することにより、牽引磁場Ｈａｓがあってもピン層ＰＬおよびフリー層ＦＬの磁化方向を同じ向き（並行状態）すなわち低抵抗状態に変化させることができる。
【０１２１】
すなわち、本実施の形態１の変形例４のデータ書込においては、いずれのデータ書込においても牽引磁場を印加してデータ書込電流Ｉｗｒｉｔｅ１とＩｗｒｉｔｅ２との間のデータ書込電流Ｉｗｒｉｔｅ３に設定することが可能であるため、上記の実施の形態１で説明したようにデータ書込電流Ｉｗｒｉｔｅ１およびＩｗｒｉｔｅ２の如く異なるデータ書込電流を生成するためにビット線ドライバＢＬＤおよびソース線ドライバＳＬＤのトランジスタ（ドライバトランジスタ）のサイズを調整する必要が無く、同じサイズで設計することが可能であるため簡易にドライバを作成することができる。
【０１２２】
なお、ここでは、ビット線ＢＬを用いて牽引磁場Ｈａｓを印加する方式について説明したがこれに限られず、たとえばソース線ＳＬを用いて牽引磁場を印加することも当然に可能である。また、ビット線ＢＬあるいはソース線ＳＬに限らず他の電流線を新たに設けて牽引磁場を発生させるようにすることも可能である。
【０１２３】
（実施の形態２）
上記の実施の形態１においては、読出ディスターブを抑制するためにソース線ＳＬとセンスアンプＳＡとを電気的に結合させて、データ読出電流を供給する場合について説明した。本発明の実施の形態２においては、さらに読出ディスターブを抑制する場合について説明する。
【０１２４】
従来より、メモリセルＭＣの低抵抗状態および高抵抗状態の抵抗差の状態としてＭＲ比が一般的な指標として示されている。具体的には、低抵抗状態である「０」データのトンネル磁気抵抗素子（ＴＭＲ）の抵抗値Ｒｍｉｎと、高抵抗状態である「１」データのトンネル磁気抵抗素子（ＴＭＲ）の抵抗値Ｒｍａｘとについて、ＭＲ比＝（Ｒｍａｘ−Ｒｍｉｎ）／Ｒｍｉｎ×１００（％）で定義されており、動作マージンを十分に確保するためには１０〜２０％の値を持つことが望ましい。
【０１２５】
しかしながら、近年ＭＲ比が飛躍的に改善されており、１００％以上のＭＲ比を有するメモリセルＭＣも出現してきている。具体的には、一例として上述したバリア層ＢＡＬの材料を選択することにより効果が顕著に表れることが報告されている（「Giant tunneling magnetoresistance at room temperature with MgO(100) tunnel barriers」, nature materials | ADVANCE ONLINE PUBLICATION | www.nature.com/naturematerials 2004 Nature Publishing Group, Published online: 31 October 2004; doi:10.1038/nmat1256）。
【０１２６】
ＭＲ比が高い場合には、高抵抗状態と低抵抗状態とでデータ読出電流が大きく異なることになる。なお、本例においては、高抵抗状態（Ｒｍａｘ）の際に流れるデータ読出電流をデータ読出電流Ｉｒｅａｄ１とし、低抵抗状態（Ｒｍｉｎ）の際に流れるデータ読出電流をデータ読出電流Ｉｒｅａｄ２（＞Ｉｒｅａｄ１）と標記して説明する。
【０１２７】
したがって、再び図５で説明したメモリセルＭＣの磁化方向の反転について考えれば、仮にデータ読出電流をフリー層ＦＬからピン層ＰＬに流す場合に読出ディスターブの恐れが高いのは高抵抗状態（Ｒｍａｘ）から低抵抗状態（Ｒｍｉｎ）に遷移する場合である。
【０１２８】
なぜなら、図５（ａ）に示されるようにデータ書込電流Ｉｗｒｉｔｅ１と同じ方向にデータ読出電流Ｉｒｅａｄ１が流れるからである。この場合、上述したようにデータ書込電流Ｉｗｒｉｔｅ１は、データ書込電流Ｉｗｒｉｔｅ２よりも小さい電流であるためデータ書込電流Ｉｗｒｉｔｅ１とデータ読出電流Ｉｒｅａｄ１との電流差によっては、読出ディスターブの影響も考えられるが、ＭＲ比が極めて高い場合には、高抵抗状態（Ｒｍａｘ）の際に流れるデータ読出電流Ｉｒｅａｄ１は極めて小さくなる。
【０１２９】
一方、仮にデータ読出電流をピン層ＰＬからフリー層ＦＬに流す場合に読出ディスターブの恐れが高いのは低抵抗状態（Ｒｍｉｎ）から高抵抗状態（Ｒｍａｘ）に遷移する場合である。この場合も同様に図５（ｂ）に示されるようにデータ書込電流Ｉｗｒｉｔｅ２と同じ方向にデータ読出電流Ｉｒｅａｄ２が流れるからである。この場合、データ読出電流Ｉｒｅａｄ２は、データ書込電流Ｉｗｒｉｔｅ１（＜Ｉｗｒｉｔｅ２）よりも小さい電流であるため読出ディスターブの可能性は少ないと考えられるが、ＭＲ比が極めて高い場合には、低抵抗状態（Ｒｍｉｎ）の際に流れるデータ読出電流Ｉｒｅａｄ２は高抵抗状態（Ｒｍａｘ）の際のデータ読出電流Ｉｒｅａｄ１に比べ極めて大きくなり、データ書込電流Ｉｗｒｉｔｅ２に近づくことにもなりかねない。
【０１３０】
本発明の実施の形態２においては、ＭＲ比の割合に応じてデータ読出時にデータ読出電流に基づく読出ディスターブをさらに抑制することが可能な方式について説明する。本発明の実施の形態２においては、ＭＲ比とデータ書込電流Ｉｗｒｉｔｅ１に対するＩｗｒｉｔｅ２の比（Ｉｗ比とも称する）とを比較して、ＭＲ比≧Ｉｗ比の場合には、フリー層ＦＬからピン層ＰＬにデータ読出電流を流すものとする。また、ＭＲ比＜Ｉｗ比の場合には、ピン層ＰＬからフリー層ＦＬにデータ読出電流を流すものとする。なお、ここでは、メモリセルＭＣのデータ読出電流が高抵抗状態と低抵抗状態とで大きく異なるすなわちＭＲ比が高い場合（ＭＲ比≧Ｉｗ比）の場合について説明する。
【０１３１】
図１７は、本発明の実施の形態２に従うメモリアレイおよびその周辺回路の概念図である。
【０１３２】
図１７を参照して、本発明の実施の形態２に従うメモリアレイは、複数のメモリマットに分割されているものとする。ここでは、一例として２つのメモリマットＭＡＴ１，ＭＡＴ２とに分割された場合が示されている。
【０１３３】
メモリマットＭＡＴ１，ＭＡＴ２は、それぞれ行列状に集積配置されたメモリセルＭＣとメモリセルＭＣの比較対象として設けられる複数のダミーメモリセルＤＭＣとを有する。
【０１３４】
複数のダミーメモリセルＤＭＣは、メモリセル列を共有するように１個ずつ設けられている。本構成により、ダミーメモリセルを効率的に配置することができメモリアレイの面積を縮小することができる。
【０１３５】
メモリマットＭＡＴ１において、メモリセル行にそれぞれ対応して複数のワード線ＷＬが設けられる。本例においては、メモリセルＭＣに対応して設けられたワード線ＷＬｉ（ｉ：自然数）と、ダミーメモリセルＤＭＣに対応して設けられたワード線ＤＷＬとが示されている。また、メモリセル行にそれぞれ対応してメモリセルＭＣに対してデータ書込を実行するデータ書込電流が供給されるデジット線ＤＬｉ，ＤＤＬとが設けられる。
【０１３６】
メモリマットＭＡＴ２において、メモリセル行にそれぞれ対応して複数のワード線／ＷＬが設けられる。本例においては、メモリセルＭＣに対応して設けられたワード線／ＷＬｉと、ダミーメモリセルＤＭＣに対応して設けられたワード線／ＤＷＬとが示されている。
【０１３７】
また、メモリセル列に対応してビット線ＢＬおよびソース線ＳＬが設けられる。具体的には、メモリマットＭＡＴ１においてはビット線ＢＬ１およびソース線ＳＬ１が示されている。また、メモリマットＭＡＴ２においてはビット線／ＢＬ１およびソース線／ＳＬ１が示されている。ビット線ＢＬ１，／ＢＬ１はビット線対を構成する。また、ソース線ＳＬ１，／ＳＬ１はソース線対を構成する。
【０１３８】
また、ビット線の一端側およびソース線の一端側および他端側にはゲートスイッチがそれぞれ設けられる。たとえば、ビット線ＢＬ１の一端側にはゲートスイッチＷＳ１およびゲートスイッチＲＳ１が並列にそれぞれ設けられる。また、ソース線ＳＬ１の一端側および他端側にはゲートスイッチ／ＷＳ１および／ＲＳ１がそれぞれ設けられる。
【０１３９】
また、ビット線／ＢＬ１の一端側にはゲートスイッチＷＳ２およびゲートスイッチＲＳ２が並列にそれぞれ設けられる。また、ソース線／ＳＬ１の一端側および他端側にはゲートスイッチ／ＷＳ２および／ＲＳ２がそれぞれ設けられる。ゲートスイッチＷＳ１，／ＷＳ１は、書込列選択信号ＷＣＳＬ１の入力に応答して活性化される。また、ゲートスイッチＲＳ１，／ＲＳ１は、読出列選択信号ＲＣＳＬ１の入力に応答して活性化される。また、ゲートスイッチＷＳ２，／ＷＳ２は、書込列選択信号ＷＣＳＬ２の入力に応答して活性化される。また、ゲートスイッチＲＳ２，／ＲＳ２は、読出列選択信号ＲＣＳＬ２の入力に応答して活性化される。
【０１４０】
また、メモリマットＭＡＴ１に対応して書込データバスＷＤＢ１，／ＷＤＢ１がそれぞれ設けられる。同様にメモリマットＭＡＴ２に対応して書込データバスＷＤＢ２，／ＷＤＢ２がそれぞれ設けられる。書込データバスＷＤＢ１，／ＷＤＢ１は、ゲートスイッチＷＳ１，／ＷＳ１を介してビット線ＢＬ１およびソース線ＳＬ１のそれぞれ一端側と電気的に結合される。また、書込データバスＷＤＢ２，／ＷＤＢ２は、ゲートスイッチＷＳ２，／ＷＳ２を介してビット線／ＢＬ１およびソース線／ＳＬ１のそれぞれ一端側と電気的に結合される。
【０１４１】
また、メモリマットＭＡＴ１，ＭＡＴ２にそれぞれ対応してセンスアンプＳＡと電気的に結合された読出データバスＲＤＢ，／ＲＤＢが設けられる。また、接地電圧ＧＮＤと固定的に接続された接地線ＧＬ，／ＧＬが設けられる。読出データバスＲＤＢ，／ＲＤＢは、ゲートスイッチＲＳ１，ＲＳ２を介してビット線ＢＬ１，ＢＬ２の一端側とそれぞれ電気的に結合される。また、接地線ＧＬ，／ＧＬは、ゲートスイッチ／ＲＳ１，／ＲＳ２を介してソース線ＳＬ１，ＳＬ２の他端側とそれぞれ電気的に結合される。
【０１４２】
また、書込データバスＷＤＢ１，／ＷＤＢ１にそれぞれ対応して書込ドライバＷＤＶ１，／ＷＤＶ１が設けられる。書込ドライバＷＤＶ１，／ＷＤＶ１は、データ書込時に入力される書込制御信号ＷＤＴ１，／ＷＤＴ１に応じて動作する。例えば、書込制御信号ＷＤＴ１，／ＷＤＴ１が「Ｈ」レベルおよび「Ｌ」レベルである場合には、書込データバスＷＤＢ１，／ＷＤＢ１は、定電流源Ｉｗ１および接地電圧ＧＮＤとそれぞれ電気的に結合される。一方、書込制御信号ＷＤＴ１，／ＷＤＴ１が「Ｌ」レベルおよび「Ｈ」レベルである場合には、書込データバスＷＤＢ１，／ＷＤＢ１は、接地電圧ＧＮＤおよび定電流源／Ｉｗ１とそれぞれ電気的に結合される。
【０１４３】
同様に、書込データバスＷＤＢ２，／ＷＤＢ２にそれぞれ対応して書込ドライバＷＤＶ２，／ＷＤＶ２が設けられる。
【０１４４】
また、メモリマットＭＡＴ１，ＭＡＴ２に対してそれぞれデータ書込電流を供給するための定電流源Ｉｗ１，／Ｉｗ１およびＩｗ２，／Ｉｗ２が設けられる。ここで、定電流源Ｉｗ１は、ビット線ＢＬ側からソース線ＳＬ側に対してデータ書込電流を供給する。定電流源／Ｉｗ１は、ソース線ＳＬ側からビット線ＢＬ側に対してデータ書込電流を供給する。定電流源Ｉｗ２，／Ｉｗ２についても同様である。
【０１４５】
書込ドライバＷＤＶ２，／ＷＤＶ２は、データ書込時に入力される書込制御信号ＷＤＴ２，／ＷＤＴ２に応じて動作する。例えば、書込制御信号ＷＤＴ２，／ＷＤＴ２が「Ｈ」レベルおよび「Ｌ」レベルである場合には、書込データバスＷＤＢ２，／ＷＤＢ２は、定電流源Ｉｗ２および接地電圧ＧＮＤとそれぞれ電気的に結合される。一方、書込制御信号ＷＤＴ２，／ＷＤＴ２が「Ｌ」レベルおよび「Ｈ」レベルである場合には、書込データバスＷＤＢ２，／ＷＤＢ２は、接地電圧ＧＮＤおよび定電流源／Ｉｗ２とそれぞれ電気的に結合される。
【０１４６】
メモリアレイにおいて、データ書込時において書込列選択信号ＷＣＳＬを伝達する書込列選択線およびデータ読出時において読出列選択信号ＲＣＳＬを伝達する読出列選択線（図示せず）が設けられる。
【０１４７】
また、本構成においては、センスアンプＳＡは、読出データバスＲＤＢ，／ＲＤＢとそれぞれ電気的に結合され、読出データバスＲＤＢ，／ＲＤＢの通過電流差に応じた読出データＲＤＴが生成される。
【０１４８】
図１８は、メモリセルＭＣおよび／ＭＣのデータ書込について説明する図である。
図１８を参照して、「０」データの入力データＤＩＮが入力された場合、メモリマットＭＡＴ１において、図示しない書込制御回路は、書込制御信号ＷＤＴ１，／ＷＤＴ１を「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定する。これに応答して、書込ドライバＷＤＶ１は、上述したように定電流源Ｉｗ１を書込データバスＷＤＢ１と電気的に結合させる。また、書込列選択信号ＷＣＳＬ１が「Ｈ」レベルに設定される。書込ドライバ／ＷＤＶ１は、接地電圧ＧＮＤと書込データバス／ＷＤＢ１とを電気的に結合させる。これにより、ゲートスイッチＷＳ１が活性化され、書込データバスＷＤＢ１とビット線ＢＬ１とが電気的に結合される。また、ゲートスイッチ／ＷＳ１が活性化され、書込データバス／ＷＤＢ１とソース線ＳＬ１とが電気的に結合される。
【０１４９】
また、ワード線ＷＬ１が活性化される。これに伴い、定電流源Ｉｗ１、書込データバスＷＤＢ１、ゲートスイッチＷＳ１、ビット線ＢＬ１、メモリセルＭＣ、ソース線ＳＬ１、ゲートスイッチ／ＷＳ１、書込データバス／ＷＤＢ１および接地電圧ＧＮＤの電流経路が形成される。すなわち、選択されたメモリセルＭＣについてフリー層ＦＬからピン層ＰＬに対してデータ書込電流が流れる。この場合、定電流源Ｉｗ１は、データ書込電流Ｉｗｒｉｔｅ１を供給するものとする。
【０１５０】
なお、「１」データの入力データＤＩＮが入力された場合には、データ書込電流の向きが反転する。具体的には、定電流源／Ｉｗ１、書込データバス／ＷＤＢ１、ゲートスイッチ／ＷＳ１、ソース線ＳＬ１、メモリセルＭＣ、ビット線ＢＬ１、ゲートスイッチＷＳ１、書込データバスＷＤＢ１および接地電圧ＧＮＤの電流経路が形成される。すなわち、選択されたメモリセルＭＣについてフリー層ＰＬからフリー層ＦＬに対してデータ書込電流が流れる。この場合、定電流源／Ｉｗ１は、データ書込電流Ｉｗｒｉｔｅ２を供給するものとする。
【０１５１】
メモリマットＭＡＴ２についても同様の方式に従ってデータ書込が実行される。
次に、メモリセルＭＣのデータ読出について説明する。
【０１５２】
メモリマットＭＡＴ１が選択された場合、メモリマットＭＡＴ２は、ダミーメモリセル／ＤＭＣを選択して、センスアンプＳＡにおける比較の対象となる基準電流Ｉｒｅｆを生成する。一方、メモリマットＭＡＴ２が選択された場合、メモリマットＭＡＴ１は、ダミーメモリセルＤＭＣを選択して、基準電流Ｉｒｅｆを生成する。
【０１５３】
図１９は、メモリマットＭＡＴ１のメモリセルＭＣのデータ読出を説明する図である。
図１９を参照して、メモリセルＭＣがデータ読出対象として選択された場合、上述したようにメモリマットＭＡＴ２のダミーメモリセル／ＤＭＣが選択される。
【０１５４】
具体的には、読出列選択信号ＲＣＳＬ１，ＲＣＳＬ２がそれぞれ「Ｈ」レベルに設定される。これに伴い、読出データバスＲＤＢとビット線ＢＬ１とが電気的に結合される。また、ソース線ＳＬ１と接地線ＧＬとが電気的に結合される。また、読出データバス／ＲＤＢとビット線／ＢＬ１とが電気的に結合される。また、ソース線／ＳＬ１と接地線／ＧＬとが電気的に結合される。そして、ワード線ＷＬ１と、ダミーワード線／ＤＷＬとが電気的に結合される。
【０１５５】
これに伴い、選択されたメモリセルＭＣに関して、センスアンプＳＡ、読出データバスＲＤＢ、ゲートスイッチＲＳ１、ビット線ＢＬ１、メモリセルＭＣ、ソース線ＳＬ１、ゲートスイッチ／ＲＳ１、接地線ＧＬの電流経路が形成される。すなわち、選択されたメモリセルＭＣについてフリー層ＦＬからピン層ＰＬに対してデータ読出電流が流れる。また、ダミーメモリセル／ＤＭＣに関して、センスアンプＳＡ、読出データバス／ＲＤＢ、ゲートスイッチＲＳ２、ビット線／ＢＬ１、ダミーメモリセルＤＭＣ、ソース線／ＳＬ１、ゲートスイッチ／ＲＳ２、接地線／ＧＬの電流経路が形成される。ここで、ダミーメモリセルＤＭＣは、高抵抗状態Ｒｍａｘおよび低抵抗状態Ｒｍｉｎの中間値に設定されており、この抵抗値に基づいて比較の対象となる基準電流Ｉｒｅｆが読出データバス／ＲＤＢに供給されるものとする。
【０１５６】
この基準電流との比較に基づいてセンスアンプＳＡは、読出データＲＤＴを出力する。
本例においては、ＭＲ比が高い場合すなわちＭＲ比≧Ｉｗ比の場合であり、センスアンプＳＡは、データ読出電流をフリー層ＦＬからピン層ＰＬに流す場合について示している。
【０１５７】
上述したように、ＭＲ比≧Ｉｗ比の場合すなわちＭＲ比が極めて高い場合には、データ読出電流をフリー層ＦＬからピン層ＰＬに流すものとする。この場合、データ書込電流Ｉｗｒｉｔｅ１とデータ読出電流Ｉｒｅａｄ１との電流差によっては、読出ディスターブの影響も考えられるが、ＭＲ比が極めて高い場合には、高抵抗状態（Ｒｍａｘ）の際に流れるデータ読出電流Ｉｒｅａｄ１は極めて小さくなる。一方、低抵抗状態（Ｒｍｉｎ）の際に流れるデータ読出電流Ｉｒｅａｄ２は極めて大きくなる。
【０１５８】
したがって、ＭＲ比が極めて高い場合には、データ書込電流Ｉｗｒｉｔｅ１とフリー層ＦＬからピン層ＰＬに流すデータ読出電流Ｉｒｅａｄ１との比（Ｉｗｒｉｔｅ１／Ｉｒｅａｄ１＝Ｉｗｒ１比と標記する）と、データ書込電流Ｉｒｉｔｅ２とピン層ＰＬからフリー層ＦＬに流すデータ読出電流Ｉｒｅａｄ２との比（Ｉｗｒｉｔｅ２／Ｉｒｅａｄ２＝Ｉｗｒ２比と標記する）を比較した場合Ｉｗｒ１比≧Ｉｗｒ２比となり、フリー層ＦＬからピン層ＰＬにデータ読出電流を流す場合の方が電流差を十分に確保することが可能となり、より読出ディスターブを抑制することが可能となる。
【０１５９】
一方、ＭＲ比＜Ｉｗ比の場合、すなわちＭＲ比が低い場合には、データ読出電流は実施の形態１で説明したようにピン層ＰＬからフリー層ＦＬに流すものとする。この場合、データ書込電流Ｉｗｒｉｔｅ２とデータ読出電流Ｉｒｅａｄ２との電流差によっては、読出ディスターブの影響も考えら得るが、ＭＲ比が低いデータ読出電流Ｉｒｅａｄ２も極めて大きくなることはない。すなわち、データ書込電流Ｉｗｒｉｔｅ２とピン層ＰＬからフリー層ＦＬに流すデータ読出電流Ｉｒｅａｄ２との比であるＩｗｒ２比と、データ書込電流Ｉｗｒｉｔｅ１とフリー層ＦＬからピン層ＰＬに流すデータ読出電流Ｉｒｅａｄ１との比であるＩｗｒ１比を比較した場合、Ｉｗｒ２比≧Ｉｗｒ１比となり、ピン層ＰＬからフリー層ＦＬにデータ読出電流を流す場合の方が電流差を十分に確保することが可能となり、より読出ディスターブを抑制することが可能となる。
【０１６０】
なお、本構成においては、２つのメモリマットＭＡＴでメモリセルに流れるデータ読出電流と基準電流とでそれぞれ別の経路で流すことができデータ読出時の電流の分散により選択されたメモリセルの読出ディスターブを抑制することができる。
【０１６１】
（実施の形態２の変形例）
本発明の実施の形態２の変形例は、高速にデータ読出を実行する方式について説明する。
【０１６２】
図２０は、本発明の実施の形態２の変形例に従うメモリアレイおよびその周辺回路の概念図である。
【０１６３】
図２０を参照して、本発明の実施の形態２の変形例に従うメモリアレイおよびその周辺回路の概念図は、図１７の構成と比較して、メモリマットＭＡＴ１，ＭＡＴ２に対してメモリセル列を共有するようにダミー抵抗Ｒｐ，／Ｒｐと、ダミートランジスタＡＴＲｐ，／ＡＴＲｐが設けられた点が異なる。具体的には、ダミー抵抗ＲｐとダミートランジスタＡＴＲｐとは、ビット線ＢＬ１とソース線ＳＬ１との間に直列に接続される。また、ダミー抵抗／Ｒｐとダミートランジスタ／ＡＴＲｐとは、ビット線／ＢＬ１とソース線／ＳＬ１との間に直列に接続される。また、ダミートランジスタＡＴＲｐ，／ＡＴＲｐのゲートと電気的に結合されるダミーワード線ＷＬｐ，／ＷＬｐが設けられる点が異なる。
【０１６４】
ダミーワード線ＷＬｐが活性化された場合、ダミー抵抗Ｒｐは、ダミートランジスタＡＴＲｐを介してビット線ＢＬ１とソース線ＳＬ１との間で電気的に結合される。また、同様にダミーワード線／ＷＬｐが活性化された場合、ダミー抵抗／Ｒｐは、ダミートランジスタ／ＡＴＲｐを介してビット線／ＢＬ１とソース線／ＳＬ１との間で電気的に結合される。
【０１６５】
本発明の実施の形態２の変形例に従うデータ読出の方式について説明する。
本例においては、メモリマットＭＡＴ１が選択された場合、たとえばメモリセルＭＣが選択された場合には、ダミーワード線ＷＬｐが活性化される。したがって、ビット線ＢＬ１とソース線ＳＬ１との間には、トンネル磁気抵抗素子ＴＭＲに加えてダミー抵抗Ｒｐも並列に接続されることになる。なお、メモリマットＭＡＴ２が選択された場合にも同様の方式で、ダミーワード線／ＷＬｐが活性化される。したがって、ビット線／ＢＬ１とソース線／ＳＬ１との間には、トンネル磁気抵抗素子／ＴＭＲに加えてダミー抵抗／Ｒｐも並列に接続されることになる。
【０１６６】
たとえば、ダミー抵抗Ｒｐをメモリセルの低抵抗状態Ｒｍｉｎに設定することとする。なお、ここでは、高抵抗状態Ｒｍａｘと低抵抗状態Ｒｍｉｎとの比較において、ＭＲ比は極めて大きくＲｍａｘ≫Ｒｍｉｎであるものとする。
【０１６７】
そうすると、メモリマットＭＡＴ１のメモリセルＭＣのデータ読出を実行する場合、ワード線ＷＬ１およびダミーワード線ＷＬｐが活性される。そうすると、例えばメモリセルＭＣの抵抗値が低抵抗状態Ｒｍｉｎの場合には、ダミー抵抗Ｒｐとの合成抵抗はＲｍｉｎ／２となる。したがって、センスアンプＳＡは、合成抵抗に応じたデータ読出電流を供給するためデータ読出電流が増加し、高速なセンス動作を実行することができる。なお、この場合においても、選択されたメモリセルＭＣを通過するデータ読出電流の電流値は変化しないので読出ディスターブの可能性が高くなることはない。
【０１６８】
なお、メモリセルＭＣの抵抗値が高抵抗状態Ｒｍａｘの場合には、合成抵抗はＲｍｉｎに近似される。なお、ここでは、Ｒｍａｘ≫Ｒｍｉｎであるものとする。
【０１６９】
したがって、ダミー抵抗Ｒｐの抵抗値をＲｍｉｎに設定した場合には、メモリマットＭＡＴ２側のダミーメモリセルＤＭＣの抵抗値は合成抵抗Ｒｍｉｎ／２と、Ｒｍｉｎとの中間値である３Ｒｍｉｎ／４に設定するものとする。なお、この場合、抵抗差ΔＲは、Ｒｍｉｎ／４となり、この値に応じた通過電流差が生じる。
【０１７０】
また、たとえば、ダミー抵抗Ｒｐの抵抗値を２Ｒｍｉｎに設定した場合に、メモリセルＭＣの抵抗値が低抵抗状態Ｒｍｉｎの場合には、ダミー抵抗Ｒｐとの合成抵抗は、２Ｒｍｉｎ／３となる。なお、メモリセルＭＣの抵抗値が高抵抗状態Ｒｍａｘの場合には、合成抵抗は２Ｒｍｉｎに近似される。なお、ここでは、Ｒｍａｘ≫Ｒｍｉｎであるものとする。したがって、ダミー抵抗Ｒｐの抵抗値を２Ｒｍｉｎに設定した場合には、メモリマットＭＡＴ２側のダミーメモリセルＤＭＣの抵抗値は合成抵抗２Ｒｍｉｎ／３と、２Ｒｍｉｎとの中間値である４Ｒｍｉｎ／３に設定するものとする。なお、この場合、抵抗差ΔＲは、２Ｒｍｉｎ／３となり、この値に応じた通過電流差が生じる。したがって、ダミー抵抗Ｒｐの抵抗値を増加させる事によりデータ読出マージンも増加することになる。
【０１７１】
さらに、たとえば、ダミー抵抗Ｒｐの抵抗値を√２Ｒｍｉｎに設定した場合に、メモリセルＭＣの抵抗値が低抵抗状態Ｒｍｉｎの場合には、ダミー抵抗Ｒｐとの合成抵抗は、Ｒｍｉｎ／√２となる。なお、メモリセルＭＣの抵抗値が高抵抗状態Ｒｍａｘの場合には、合成抵抗は√２Ｒｍｉｎに近似される。なお、ここでは、Ｒｍａｘ≫Ｒｍｉｎであるものとする。したがって、ダミー抵抗Ｒｐの抵抗値を√２Ｒｍｉｎに設定した場合には、メモリマットＭＡＴ２側のダミーメモリセルＤＭＣの抵抗値は合成抵抗Ｒｍｉｎ／√２と、√２Ｒｍｉｎとの中間値であるＲｍｉｎに設定するものとする。なお、この場合、抵抗差ΔＲは、（√２−１）Ｒｍｉｎとなり、この値に応じた通過電流差が生じる。
【０１７２】
なお、ダミー抵抗Ｒｐの抵抗値をＮ×Ｒｍｉｎに設定した場合には、メモリセルＭＣの抵抗値が低抵抗状態Ｒｍｉｎの場合には、ダミー抵抗Ｒｐとの合成抵抗は、（Ｎ／（Ｎ＋１））Ｒｍｉｎとなる。なお、メモリセルＭＣの抵抗値が高抵抗状態Ｒｍａｘの場合には、合成抵抗はＮ×Ｒｍｉｎに近似される。なお、ここでは、Ｒｍａｘ≫Ｒｍｉｎであるものとする。したがって、ダミー抵抗Ｒｐの抵抗値をＮ×Ｒｍｉｎに設定した場合には、メモリマットＭＡＴ２側のダミーメモリセルＤＭＣの抵抗値は合成抵抗（Ｎ／（Ｎ＋１））Ｒｍｉｎと、Ｎ×Ｒｍｉｎとの中間値である（Ｎ／２）×（Ｎ＋２）／（Ｎ＋１）Ｒｍｉｎに設定するものとする。なお、この場合、抵抗差ΔＲは、（Ｎ／２）×Ｎ／（Ｎ＋１）Ｒｍｉｎとなり、この値に応じた通過電流差が生じる。
【０１７３】
したがって、上記したようにダミー抵抗Ｒｐの抵抗値を上げることにより、データ読出マージンが増加するため、データ読出マージンを十分に確保しつつ電源電圧の電圧レベルを低くして選択されたメモリセルＭＣに直接流れるデータ読出電流の電流値を低く抑えることによりさらに読出ディスターブを抑制することが可能となる。
【０１７４】
なお、上記においては、ダミー抵抗Ｒｐをビット線ＢＬとソース線ＳＬとの間に設けて選択されたメモリセルＭＣと並列に接続される状態について説明したがこれに限られず、読出データバスＲＤＢあるいは／ＲＤＢと接続される状態にして選択されたメモリセルＭＣと並列に接続される状態とすることも可能である。
【０１７５】
なお、上記の実施の形態においては、スピン注入方式のＭＲＡＭメモリセルについて説明したがこれに限られず、電流（電圧）の印加によりメモリセルデータを書換える抵抗可変メモリ素子、例えばＲＲＡＭ（Resistance RAM）にも同様に適用可能である。
【０１７６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１７７】
【図１】本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】本発明の実施の形態１に従うメモリアレイ１０の概略構成図である。
【図３】本発明の実施の形態１に従うメモリセルＭＣを説明する概念図である。
【図４】本発明の実施の形態１に従うメモリセルＭＣのデータ書込を説明する図である。
【図５】本発明の実施の形態１に従うメモリセルＭＣの磁化方向の反転を説明する図である。
【図６】本発明の実施の形態１に従うメモリセルＭＣおよびソース線およびビット線等の配線構造を説明する図である。
【図７】本発明の実施の形態１に従うデータ読出を説明する場合の概念図である。
【図８】本発明の実施の形態１に従うセンスアンプＳＡの回路構成図である。
【図９】本発明の実施の形態１に従うデータ書込における書込ドライバを説明する図である。
【図１０】本発明の実施の形態１の変形例１に従うメモリアレイ１０ａの構成を説明する図である。
【図１１】本発明の実施の形態１の変形例２に従うメモリセルＭＣ♯を説明する図である。
【図１２】本発明の実施の形態１の変形例２に従うメモリセルＭＣ＃の待機時を説明する図である。
【図１３】本発明の実施の形態１の変形例３に従うデータ書込およびデータ読出を説明する図である。
【図１４】本発明の実施の形態１の変形例４に従うメモリアレイ１０♯ａの構成図である。
【図１５】本発明の実施の形態１の変形例４に従うデータ書込電流がビット線ＢＬの他端側から一端側に流れる場合を説明する図である。
【図１６】本発明の実施の形態１の変形例４に従う牽引磁場によりデータ書込が実行される場合を説明する図である。
【図１７】本発明の実施の形態２に従うメモリアレイおよびその周辺回路の概念図である。
【図１８】メモリセルＭＣおよび／ＭＣのデータ書込について説明する図である。
【図１９】メモリマットＭＡＴ１のメモリセルＭＣのデータ読出を説明する図である。
【図２０】本発明の実施の形態２の変形例に従うメモリアレイおよびその周辺回路の概念図である。
【符号の説明】
【０１７８】
１  ＭＲＡＭデバイス、５  コントロール回路、１０，１０ａ，１０＃ａ  メモリアレイ、２０  行デコーダ、２５  列デコーダ、３０  入出力制御回路、３５  書込制御回路。
【図１】
2007115320.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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