(57)【要約】【課題】クロック信号配線が電源配線によってシールドされるように設計することを容易にすることが可能なセルを記録した記録媒体等を提供する。【解決手段】セルライブラリ記録部５に記録されているセル１０は、クロック信号端子を配置するための第１クロック信号端子配置領域１１と、第１クロック信号端子配置領域１１の第１の方向における隣に位置し、電源端子を配置するための第１の電源端子配置領域１２と、第１の電源端子配置領域１２の第１の方向における隣に位置し、データ信号端子を配置するためのデータ信号端子配置領域１３と、データ信号端子配置領域１３の第１の方向における隣に位置し、電源端子を配置するための第２電源端子配置領域１４と、第２電源端子配置領域１４の第１の方向における隣に位置し、クロック信号端子を配置するための第２クロック信号端子配置領域１５とを具備する。【選択図】図２
2007123423.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の設計に用いられる少なくとも１つのセルを記録した記録媒体であって、
前記セルが、
クロック信号の入力及び／又は出力端子を配置するための第１のクロック信号端子配置領域と、
前記第１のクロック信号端子配置領域の第１の方向側に位置し、電源電位の入力及び／又は出力端子を配置するための第１の電源端子配置領域と、
前記第１の電源端子配置領域の前記第１の方向側に位置し、ディジタル及び／又はアナログのデータ信号の入力及び／又は出力端子を配置するためのデータ信号端子配置領域と、
前記データ信号端子配置領域の前記第１の方向側に位置し、電源電位の入力及び／又は出力端子を配置するための第２の電源端子配置領域と、
前記第２の電源端子配置領域の前記第１の方向側に位置し、クロック信号の入力及び／又は出力端子を配置するための第２のクロック信号端子配置領域と、
を具備すること
を特徴とする、セルを記録した記録媒体。
【請求項２】
半導体集積回路の設計に用いられる少なくとも１つのセルを記録した記録媒体であって、
前記セルが、
電源電位の入力及び／又は出力端子を配置するための第１の電源端子配置領域と、
前記第１の電源端子配置領域の第１の方向側に位置し、クロック信号の入力及び／又は出力端子を配置するためのクロック信号端子配置領域と、
前記クロック信号端子配置領域の前記第１の方向側に位置し、電源電位の入力及び／又は出力端子を配置するための第２の電源端子配置領域と、
前記第２の電源端子配置領域の前記第１の方向側及び／又は前記第１の電源端子配置領域の前記第１の方向と反対の方向側に位置し、ディジタル及び／又はアナログのデータ信号の入力及び／又は出力端子を配置するための少なくとも１つのデータ信号端子配置領域と、
を具備すること
を特徴とする、セルを記録した記録媒体。
【請求項３】
半導体集積回路の設計を行うためにコンピュータが実行する方法であって、
請求項１又は２記載のセルを記録した記録媒体に記録されている前記セルを、前記第１の方向と交差する第２の方向において揃うように複数配置するステップ（ａ）と、
クロック信号配線を、ステップ（ａ）にて配置された複数の前記セルの前記クロック信号端子配置領域の上層に前記第２の方向に沿って配置し、電源電位供給配線を、ステップ（ａ）にて配置された複数の前記セルの前記第１及び／又は第２の電源端子配置領域の上層に前記第２の方向に沿って配置するステップ（ｂ）と、
を具備する半導体集積回路の設計方法。
【請求項４】
請求項３記載の半導体集積回路の設計方法によって設計されたことを特徴とする、半導体集積回路。
【請求項５】
半導体集積回路の設計を行うための装置であって、
設計対象である半導体集積回路のネットリストを記録するネットリスト記録部と、
請求項１又は２記載のセルを記録した記録媒体と、
前記ネットリスト記録部に記録されている前記ネットリストを参照して、前記セルを記録した記録媒体に記録されている前記セルを、前記第１の方向と交差する第２の方向において揃うように複数配置するセルレイアウト処理部と、
クロック信号配線を、前記セルレイアウト処理部によって配置された複数の前記セルの前記クロック信号端子配置領域の上層に前記第２の方向に沿って配置し、電源電位供給配線を、前記セルレイアウト処理部によって配置された複数の前記セルの前記第１及び／又は第２の電源端子配置領域の上層に前記第２の方向に沿って配置する配線レイアウト処理部と、
を具備する半導体集積回路の設計装置。
【請求項６】
半導体集積回路の設計を行うためのプログラムあって、
請求項１又は２記載のセルを記録した記録媒体に記録されている前記セルを、前記第１の方向と交差する第２の方向において揃うように複数配置する手順（ａ）と、
クロック信号配線を、手順（ａ）にて配置された複数の前記セルの前記クロック信号端子配置領域の上層に前記第２の方向に沿って配置し、電源電位供給配線を、手順（ａ）にて配置された複数の前記セルの前記第１及び／又は第２の電源端子配置領域の上層に前記第２の方向に沿って配置する手順（ｂ）と、
をコンピュータに実行させるための半導体集積回路の設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計に用いられるセルを記録した記録媒体に関する。さらに、本発明は、そのようなセルを記録した記録媒体を用いた半導体集積回路の設計方法及び設計装置及び設計プログラム、並びに、そのような設計方法によって設計された半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路のプロセス技術の微細化とともに、半導体集積回路に用いられる配線幅や配線間隔が狭くなってきている。これに伴い、信号（特には、クロック信号）のクロストークの問題がより大きくなってきている。
【０００３】
クロストーク対策としては、一般に、クロストーク対策の対象である信号配線（特には、クロック信号配線）の同層の片側又は両側にシールド配線を設けることが行われている。しかしながら、このようにシールド配線を設けることは、対象信号配線の片側又は両側にシールド配線用の配線資源（配線スペース）を必要とする。特に、クロック信号配線は、クロック信号がチップ全体にわたって配置される多数のフリップフロップに供給される信号であるため、チップ全体にわたって設けられる。さらに、クロック信号配線の途中に、スキュー調整のためのバッファやインバータが挿入されることがしばしばあり、このようなバッファ等が局所的に固まって配置されることもある。このようなクロック信号配線に対してシールド配線を設けることにより、配線資源を多く消費してしまうこととなる。
【０００４】
上記のように、シールドのための配線を設けることとすると、配線スペースが大きくなってしまう。そこで、シールドのための配線を設けずに、他の配線をシールド兼用として用いることも考えられている。このようなシールド兼用として用いる配線として、電源配線、スキャン信号配線等が挙げられる。なお、下記の特許文献１には、スキャン信号線をシールド兼用に用いる技術が掲載されている。
【０００５】
【特許文献１】特開２００１−２４１７２号公報（第１頁、図１）
【０００６】
電源配線、スキャン信号配線等をシールド兼用として用いることとすれば、シールドのために増加する配線スペースを少なく抑えることができる。しかしながら、実際の配線工程（特に自動配線工程）において、クロック信号配線と電源配線等が並行するように配線することは、配線条件が複雑且つ多岐にわたること等から、容易ではない。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、上記の点に鑑み、本発明は、クロック信号配線が電源配線によってシールドされるように半導体集積回路を設計することを容易にすることが可能なセルを記録した記録媒体を提供することを第１の目的とする。また、本発明は、そのようなセルを記録した記録媒体を用いた半導体集積回路の設計方法を提供することを第２の目的とする。さらに、本発明は、そのような設計方法によって設計された半導体集積回路を提供することを第３の目的とする。また、本発明は、そのようなセルを記録した記録媒体を用いた半導体集積回路の設計装置を提供することを第４の目的とする。また、本発明は、そのようなセルを記録した記録媒体を用いた半導体集積回路の設計プログラムを提供することを第５の目的とする。
【課題を解決するための手段】
【０００８】
以上の課題を解決するため、本発明の第１の観点に係るセルを記録した記録媒体は、半導体集積回路の設計に用いられる少なくとも１つのセルを記録した記録媒体であって、セルが、クロック信号の入力及び／又は出力端子を配置するための第１のクロック信号端子配置領域と、第１のクロック信号端子配置領域の第１の方向側に位置し、電源電位の入力及び／又は出力端子を配置するための第１の電源端子配置領域と、第１の電源端子配置領域の第１の方向側に位置し、ディジタル及び／又はアナログのデータ信号の入力及び／又は出力端子を配置するためのデータ信号端子配置領域と、データ信号端子配置領域の第１の方向側に位置し、電源電位の入力及び／又は出力端子を配置するための第２の電源端子配置領域と、第２の電源端子配置領域の第１の方向側に位置し、クロック信号の入力及び／又は出力端子を配置するための第２のクロック信号端子配置領域とを具備することを特徴とする。
【０００９】
また、本発明の第２の観点に係るセルを記録した記録媒体は、半導体集積回路の設計に用いられる少なくとも１つのセルを記録した記録媒体であって、セルが、電源電位の入力及び／又は出力端子を配置するための第１の電源端子配置領域と、第１の電源端子配置領域の第１の方向側に位置し、クロック信号の入力及び／又は出力端子を配置するためのクロック信号端子配置領域と、クロック信号端子配置領域の第１の方向側に位置し、電源電位の入力及び／又は出力端子を配置するための第２の電源端子配置領域と、第２の電源端子配置領域の第１の方向側及び／又は第１の電源端子配置領域の第１の方向と反対の方向側に位置し、ディジタル及び／又はアナログのデータ信号の入力及び／又は出力端子を配置するための少なくとも１つのデータ信号端子配置領域とを具備することを特徴とする。
【００１０】
また、本発明に係る半導体集積回路の設計方法は、半導体集積回路の設計を行うためにコンピュータが実行する方法であって、本発明に係るセルを記録した記録媒体に記録されているセルを、第１の方向と交差する第２の方向において揃うように複数配置するステップ（ａ）と、クロック信号配線を、ステップ（ａ）にて配置された複数のセルのクロック信号端子配置領域の上層に第２の方向に沿って配置し、電源電位供給配線を、ステップ（ａ）にて配置された複数のセルの第１及び／又は第２の電源端子配置領域の上層に第２の方向に沿って配置するステップ（ｂ）とを具備する。
【００１１】
また、本発明に係る半導体集積回路は、本発明に係る半導体集積回路の設計方法によって設計されたことを特徴とする。
【００１２】
また、本発明に係る半導体集積回路の設計装置は、半導体集積回路の設計を行うための装置であって、設計対象である半導体集積回路のネットリストを記録するネットリスト記録部と、本発明に係るセルを記録した記録媒体と、ネットリスト記録部に記録されているネットリストを参照して、セルを記録した記録媒体に記録されているセルを、第１の方向と交差する第２の方向において揃うように複数配置するセルレイアウト処理部と、クロック信号配線を、セルレイアウト処理部によって配置された複数のセルのクロック信号端子配置領域の上層に第２の方向に沿って配置し、電源電位供給配線を、セルレイアウト処理部によって配置された複数のセルの第１及び／又は第２の電源端子配置領域の上層に第２の方向に沿って配置する配線レイアウト処理部とを具備する。
【００１３】
また、本発明に係る半導体集積回路の設計プログラムは、半導体集積回路の設計を行うためのプログラムあって、本発明に係るセルを記録した記録媒体に記録されているセルを、第１の方向と交差する第２の方向において揃うように複数配置する手順（ａ）と、クロック信号配線を、手順（ａ）にて配置された複数のセルのクロック信号端子配置領域の上層に第２の方向に沿って配置し、電源電位供給配線を、手順（ａ）にて配置された複数のセルの第１及び／又は第２の電源端子配置領域の上層に第２の方向に沿って配置する手順（ｂ）とをコンピュータに実行させる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号で示している。
図１は、本発明の一実施形態に係る半導体集積回路の設計装置の概要を示す図である。
【００１５】
図１に示すように、この半導体集積回路の設計装置１は、入力部２と、表示部３と、ネットリスト記録部４と、セルライブラリ記録部５と、セルレイアウト処理部６と、配線レイアウト処理部７と、検証処理部８とを具備する。
入力部２は、ユーザ（半導体集積回路の設計技術者）が入力を行うためのキーボード等であり、表示部３は、半導体集積回路の設計結果等を表示するためのＣＲＴ、ＬＣＤ等である。
【００１６】
ネットリスト記録部４は、設計対象である半導体集積回路の回路設計情報であるネットリストを記録している。
セルライブラリ記録部５は、設計に用いられるセルを含むセルライブラリを記録している。
【００１７】
図２は、セルライブラリ記録部５に記録されているセルライブラリに含まれる１つのセルの概要を示す図である。図２に示すように、このセル１０は、クロック信号の入力／出力端子を配置するための第１クロック信号端子配置領域１１を有している。ここでは、第１クロック信号端子配置領域１１内には、クロック信号入力及び／又は出力端子２１、２２が配置されている。
【００１８】
また、セル１０は、電源電位の入力及び／又は出力端子を配置するための第１電源端子配置領域１２を、第１クロック信号端子配置領域１１と図２中のＹ方向において隣接する位置に有している。ここでは、第１電源端子配置領域１２内には、電源電位入力及び／又は出力端子２３、２４が配置されている。
【００１９】
また、セル１０は、ディジタル及び／又はアナログのデータ信号の入力及び／又は出力端子を配置するためのデータ信号端子配置領域１３を、第１電源端子配置領域１２とＹ方向において隣接する位置に有している。ここでは、データ信号端子配置領域１３内には、データ信号入力及び／又は出力端子２５、２６が配置されている。
【００２０】
また、セル１０は、電源電位の入力及び／又は出力端子を配置するための第２電源端子配置領域１４を、データ信号端子配置領域１３とＹ方向において隣接する位置に有している。ここでは、第２電源端子配置領域１４内には、電源電位入力及び／又は出力端子２７、２８が配置されている。
【００２１】
また、セル１０は、クロック信号の入力及び／又は出力端子を配置するための第２クロック信号端子配置領域１５を、第２電源端子配置領域１４とＹ方向において隣接する位置に有している。ここでは、第２クロック信号端子配置領域１５内には、クロック信号入力及び／又は出力端子２９、３０が配置されている。
【００２２】
なお、第１電源端子配置領域１２内の端子２３、２４から高電位側又は低電位側の電源電位が、第２電源端子配置領域１４内の端子２７、２８から低電位側又は高電位側の電源電位が、それぞれ供給されるようにしても良い。
【００２３】
また、ここでは、第１クロック信号端子配置領域１１、第１電源端子配置領域１２、データ信号端子配置領域１３、第２電源端子配置領域１４、及び、第２クロック信号端子配置領域１５内に、端子がそれぞれ２個ずつ配置されているが、端子の数はいくつであっても良い。例えば、セル１０においては、第１、第２クロック信号端子配置領域１１、１５内に４個のクロック入力及び／又は出力端子２１、２２、２９、３０が配置されているが、クロック非同期のセルにおいては、クロック入力及び／又は出力端子は無くても良い。
【００２４】
再び図１を参照すると、セルレイアウト処理部６は、ネットリスト記録部４に記録されているネットリスト及びセルライブラリ記録部５に記録されているセルライブラリに基づいて、セルの配置（レイアウト）を行う。
【００２５】
配線レイアウト処理部７は、レイアウト処理部６によるセルの配置の後に、配線（例えば、電源電位供給配線、クロック信号供給配線、ディジタル及び／又はアナログデータ信号供給配線等）の配置（レイアウト）を行う。
検証処理部８は、配線レイアウト処理部７による配線の配置（レイアウト）の後に検証（シミュレーション）を行う。
【００２６】
図１に示すセルレイアウト処理部６、配線レイアウト処理部７、及び、検証処理部８は、ＣＰＵとソフトウェア（プログラム）で構成することができる。このプログラムと、ネットリスト及びセルライブラリは、ハードディスク、フレキシブルディスク、ＭＯ、ＭＴ、ＲＡＭ、ＣＤ−ＲＯＭ、又は、ＤＶＤ−ＲＯＭ等の記録媒体に記録することができる。
【００２７】
図３は、半導体集積回路の設計装置１の半導体集積回路の設計処理を示すフローチャートである。以下、図３を参照しながら、半導体集積回路の設計装置１の半導体集積回路設計処理について説明する。
【００２８】
まず、ユーザ（半導体集積回路の設計技術者）が、半導体集積回路の設計処理の開始指示を入力部２から入力すると、セルレイアウト処理部６が、ネットリスト及びセルライブラリを参照し、セルの配置（レイアウト）を行う（ステップＳ１）。
【００２９】
図４は、セルのレイアウトの一例を示す図である。図４においては、５つのセル３１〜３５が配置されている。図４に示すように、セル３１〜３５は、第１クロック信号端子配置領域、第１電源端子配置領域、データ信号端子配置領域、第２電源端子配置領域、第２クロック信号端子配置領域を、図４中のＹ方向に沿ってそれぞれ有している。
【００３０】
また、セル３１とセル３２は、図４中のＸ方向において揃えて配置されている。その結果として、セル３１の第１クロック信号端子配置領域とセル３２の第１クロック信号端子配置領域は、Ｘ方向において揃うこととなっている。同様に、セル３１の第１電源端子配置領域とセル３２の第１電源端子配置領域、セル３１のデータ信号端子配置領域とセル３２のデータ信号端子配置領域、セル３１の第２電源端子配置領域とセル３２の第２電源端子配置領域、セル３１の第２クロック信号端子配置領域とセル３２の第２クロック信号端子配置領域も、Ｘ方向において揃うこととなっている。
【００３１】
セル３１、３２と同様に、セル３３とセル３４も、Ｘ方向において揃えて配置されている。その結果として、セル３３、３４の第１クロック信号端子配置領域、第１電源端子配置領域、データ信号端子配置領域、第２電源端子配置領域、第２クロック信号端子配置領域も、Ｘ方向において揃うこととなっている。
【００３２】
再び図３を参照すると、配線レイアウト処理部７が、配線の配置（レイアウト）を行う（ステップＳ２）。
【００３３】
図５は、図４に示すセル３１〜３５の上層に配線を配置した様子を示す図である。図５においては、第１層の配線４１〜４９、及び、第２層の配線５１〜５６が配置されている。第１層の配線４１〜４９の内の配線４１、４３、４５は、高電位側の電源電位を供給するための配線であり、配線４２、４４、４６は、低電位側の電源電位を供給するための配線であり、配線４７〜４９は、クロック信号を供給するための配線である。また、第２層の配線５１〜５６の中の配線５１、５３は、高電位側の電源電位を供給するための配線であり、配線５２、５４は、低電位側の電源電位を供給するための配線であり、配線５５、５６は、クロック信号を供給するための配線である。
なお、図５においては、便宜のため、ディジタル及び／又はアナログデータ信号を伝送するための配線の図示を省略している。
【００３４】
先に説明したように、セル３１とセル３２がＸ方向に揃えて配置されているため、セル３１、３２の第１電源端子配置領域の上層に、高電位側の電源電位を供給するための配線４１を、Ｘ方向に沿って直線状に配置することが可能である。同様に、セル３１、３２の第２電源端子配置領域の上層に、低電位側の電源電位を供給するための配線４２を、セル３１、３２の第２クロック信号端子配置領域の上層に、クロック信号を供給するための配線４７を、Ｘ方向に沿って直線状にそれぞれ配置することが可能である。
【００３５】
同様に、セル３３とセル３４がＸ方向に揃えて配置されているため、セル３３、３４の第１電源端子配置領域の上層に、高電位側の電源電位を供給するための配線４３を、Ｘ方向に沿って直線状に配置することが可能である。同様に、セル３３、３４の第２電源端子配置領域の上層に、低電位側の電源電位を供給するための配線４４を、セル３３、３４の第２クロック信号端子配置領域の上層に、Ｘ方向に沿って直線状にそれぞれ配置することが可能である。また、セル３４の第１クロック端子配置領域の上層に、クロック信号を供給するための配線４８を、Ｘ方向に沿って直線状に配置することが可能である。
【００３６】
また、セル３５の第１電源端子配置領域の上層に、高電位側の電源電位を供給するための配線４３を、第２電源端子配置領域の上層に、低電位側の電源電位を供給するための配線４４を、Ｘ方向に沿って直線状にそれぞれ配置することが可能である。
【００３７】
さらに、セル３３の第２クロック端子配置領域とセル３５の第１クロック端子配置領域の上層に、クロック信号を供給するための配線４９を、Ｘ方向に沿って直線状に配置することが可能である。
【００３８】
このように各配線が配置されると、結果的に、クロック信号を供給するための配線４７、４８は、電源電位を供給するための配線４２、４３間に位置することとなり、これらの配線４２、４３によってシールドされることとなる。同様に、クロック信号を供給するための配線４９は、電源電位を供給するための配線４４、４５間に位置することとなり、これらの配線４４、４５によってシールドされることとなる。
【００３９】
また、第２層において、クロック信号を供給するための配線５５は、高電位側の電源電位を供給するための配線５１と低電位側の電源電位を供給するための配線５２間に配置され、配線５１、５２によってシールドされている。同様に、クロック信号を供給するための配線５６は、高電位側の電源電位を供給するための配線５３と低電位側の電源電位を供給するための配線５４間に配置され、配線５３、５４によってシールドされている。
【００４０】
そして、配線５１は、コンタクトを介して第１層の配線４１、４３、４５に接続されている。同様に、配線５２は、配線４２、４４、４６に、配線５３は、配線４１、４３、４５に、配線５４は、配線４２、４４、４６に、それぞれ接続されている。さらに、配線５５は、配線４７、４９に、配線５６は、配線４８に、それぞれ接続されている。
【００４１】
再び図３を参照すると、検証処理部８は、セル及び配線が配置された後の回路に対して検証（シミュレーション）を行う（ステップＳ３）。これにより、所望の半導体集積回路の設計を行うことができる。
【００４２】
このように、本実施形態では、各セルにおいて、第１電源端子配置領域が、第１クロック信号端子配置領域とＹ方向において隣接し、データ信号端子配置領域が、第１電源端子配置領域とＹ方向において隣接し、第２電源端子配置領域１４が、データ信号端子配置領域とＹ方向において隣接し、第２クロック信号端子配置領域が、第２電源端子配置領域とＹ方向において隣接している。そして、これらのセルをＸ方向に揃えて配置することで、配線４１〜４９をＸ方向に直線状に配置することができ、クロック信号を供給するための配線を電源電位を供給するための配線によってシールドすることができる。このように、直線状に配線を配置することは、配線条件が簡易であるため、容易に自動配線可能である。
【００４３】
なお、セル３１とセル３２の第１クロック信号端子配置領域のＹ方向の長さは一致している必要があるが、Ｘ方向の長さは一致している必要はない。第１電源端子配置領域、データ信号端子配置領域、第２電源端子配置領域、第２クロック信号端子配置領域についても同様である。
【００４４】
同様に、セル３３とセル３４の第１クロック信号端子配置領域のＹ方向の長さは一致している必要があるが、Ｘ方向の長さは一致している必要はない。第１電源端子配置領域、データ信号端子配置領域、第２電源端子配置領域、第２クロック信号端子配置領域についても同様である。
【００４５】
また、セル３１のＹ方向の長さ（セル３２のＹ方向の長さ）、セル３３のＹ方向の長さ（セル３４のＹ方向の長さ）、セル３５のＹ方向の長さは、一致している必要はない。
【００４６】
なお、本実施形態では、図４に示すセル３１〜３５のように、第１クロック信号端子配置領域、第１電源端子配置領域、データ信号端子配置領域、第２電源端子配置領域、第２クロック信号端子配置領域が、Ｙ方向に順に隣接することとしているが、図６に示すセル６０のように、データ信号の入力及び／又は出力端子を配置するための第１のデータ信号端子配置領域、電源電位の入力及び／又は出力端子を配置するための第１の電源端子配置領域、クロック信号の入力及び／又は出力端子を配置するためのクロック信号端子配置領域、電源電位の入力及び／又は出力端子を配置するための第２の電源端子配置領域、データ信号の入力及び／又は出力端子を配置するための第２のデータ信号端子配置領域が、Ｙ方向に順に隣接することとしても良い。
【００４７】
また、図７に示すセル８０のように、電源電位の入力及び／又は出力端子を配置するための第１の電源端子配置領域、クロック信号の入力及び／又は出力端子を配置するためのクロック信号端子配置領域、電源電位の入力及び／又は出力端子を配置するための第２の電源端子配置領域、データ信号の入力及び／又は出力端子を配置するためのデータ信号端子配置領域が、Ｙ方向に順に隣接することとしても良い。また、図８に示すセル１００のように、データ信号の入力及び／又は出力端子を配置するためのデータ信号端子配置領域、電源電位の入力及び／又は出力端子を配置するための第１の電源端子配置領域、クロック信号の入力及び／又は出力端子を配置するためのクロック信号端子配置領域、電源電位の入力及び／又は出力端子を配置するための第２の電源端子配置領域が、Ｙ方向に順に隣接することとしても良い。
【００４８】
また、本実施形態においては、異なるセルを複数配置する半導体集積回路を例にとって説明したが、本発明を、同一のセルをアレイ状に配列するゲートアレイと呼ばれる半導体集積回路に適用することも可能である。
【産業上の利用可能性】
【００４９】
本発明は、半導体集積回路の設計に用いられるセルを記録した記録媒体、半導体集積回路、並びに半導体集積回路の設計方法及び設計装置及び設計プログラム（ＣＡＤプログラム）において利用可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施形態に係る半導体集積回路の設計装置の概要を示す図。
【図２】図１のセルライブラリ記録部５に記録されているセルの例を示す図。
【図３】図１の半導体集積回路の設計装置１の処理の概要を示すフローチャート。
【図４】図１のセルレイアウト処理部６によって得られたレイアウトの例を示す図。
【図５】図１の配線レイアウト処理部７によって得られたレイアウトの例を示す図。
【図６】図１のセルライブラリ記録部５に記録されているセルの他の例を示す図。
【図７】図１のセルライブラリ記録部５に記録されているセルの他の例を示す図。
【図８】図１のセルライブラリ記録部５に記録されているセルの他の例を示す図。
【符号の説明】
【００５１】
１  半導体集積回路の設計装置、  ２  入力部  ３  表示部、  ４  ネットリスト記録部、  ５  セルライブラリ記録部、  ６  セルレイアウト処理部、  ７  配線レイアウト処理部、  ８  検証処理部、  １０、３１〜３５、６０、８０、１００  セル、  １１、１５、６３、８２、１０３  クロック信号端子配置領域、  １２、１４、６２、６４、８１、８３、１０２、１０４  電源端子配置領域、  １３、６１、６５、８４、１０１  データ信号配置領域、  ２１〜３０、７１〜７８、８５〜９１、１０５〜１１１  端子、  ４１〜４９、５１〜５６  配線
【図１】
2007123423.tif 000003
【図２】
2007123423.tif 000004
【図３】
2007123423.tif 000005
【図４】
2007123423.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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