(57)【要約】【課題】酸素欠損が生じやすい酸化物半導体の酸素欠損を防止し、安定な薄膜トランジスタとその製造方法を提供してトランジスタ設計の自由度を高めることを目的とする。【解決手段】母体となるＺｎＯ、ＳｎＯ２、Ｉｎ２Ｏ３、Ｚｎ２ＳｎＯ４のいずれか１種からなる酸化物半導体Ａと、トンネル効果を生じる膜厚以下の膜厚で、且つ酸素原子を有する酸化物層間材Ｂとを積層した積層物を酸化物半導体を活性層として用いることにより解決した。【選択図】図１
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【特許請求の範囲】
【請求項１】
母体となる酸化物半導体Ａと、トンネル効果を生じる膜厚以下の膜厚で、且つ酸素原子を有する酸化物層間材Ｂとを積層した酸化物半導体を活性層として用いたことを特徴とする薄膜トランジスタ。
【請求項２】
前記酸化物半導体Ａまたは／及び酸化物層間材Ｂが、非単結晶であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記酸化物半導体Ａが、ＺｎＯ、ＳｎＯ２、Ｉｎ２Ｏ３、Ｚｎ２ＳｎＯ４のいずれか１種であることを特徴とする請求項１または２に記載の薄膜トランジスタ。
【請求項４】
前記酸化物層間材Ｂが、酸化ガリウムであることを特徴とする請求項１乃至３のいずれかに記載の薄膜トランジスタ。
【請求項５】
前記酸化物層間材Ｂが、１ｎｍ以上３ｎｍ以下の範囲の厚さであることを特徴とする請求項１乃至４のいずれかに記載の薄膜トランジスタ。
【請求項６】
前記酸化物半導体Ａまたは／及び酸化物層間材Ｂを、スパッタリング法を用いて形成することを特徴とする請求項１乃至５のいずれかに記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路を構成する素子として用いることができる半導体層の構造に関し、またそれを用いた薄膜トランジスタとその製造方法に関する。
【背景技術】
【０００２】
電界効果型トランジスタは、半導体メモリ集積回路の単位電子素子、高周波信号増幅素子、液晶駆動用素子等各種のスイッチング素子として用いられ、特に薄膜化したものは薄
膜トランジスタ（以下ＴＦＴ）としてよく知られている。
【０００３】
これらトランジスタの活性層には、シリコンまたはシリコン化合物が広く用いられている。高速動作が必要な高周波増幅素子、集積回路用素子等には、シリコン単結晶が用いられ、また、低速動作で充分な表示素子用には、大面積化の要求からアモルファスシリコンが使われている。
【０００４】
一方、フレキシブルディスプレイには、フレキシブル基板を用いることが要求される。このような基板は一般に耐熱温度が低いため、プロセス温度のさらなる低下が要求される。アモルファスシリコン薄膜の作製にはＣＶＤが広く用いられており、特にプラズマＣＶＤではプラズマが原料ガスであるシランを分解するため、熱ＣＶＤと比較して低い温度で成膜できるが、それでも２００〜３００℃の反応温度が必要である。
【０００５】
近年、室温成膜が可能で電界効果移動度がアモルファスシリコンと同等以上の酸化物半導体ＩｎＧａＺｎＯ４が提案され、薄膜トランジスタの活性層としての可能性が示された（非特許文献１参照）。
【０００６】
【非特許文献１】Ｋ．Ｎｏｍｕｒａ，Ｈ．Ｏｈｔａ，Ａ．Ｔａｋａｇｉ，Ｔ．Ｋａｍｉｙａｍａ，Ｍ．Ｈｉｒａｎｏ，Ｈ．Ｈｏｓｏｎｏ：  Ｎａｔｕｒｅ  ４３２（２００４）４８８．
【０００７】
前記非特許文献１に記載のＩｎＧａＺｎＯ４は、透明導電膜として知られていた材料であるが、成膜時に酸素分圧を制御することでキャリア源と考えられている酸素空孔を低減し、ｏｆｆ電流を低減させることに成功している。また容易にアモルファス状態が得られるため、フレキシブルディスプレイへの応用に適している。
しかし、薄膜を成膜する際に、微妙な酸素分圧の制御が必要なため、連続的に生産するのには、まだ改良が必要と思われる。
【０００８】
一方、酸化物半導体としては、これまでもＺｎＯやＳｎＯ２など様々な材料について検討が行われてきた。これらの材料で安定な半導体が得られればトランジスタ設計の自由度が高まり、ゲート絶縁膜や各種電極などの選択の自由度も向上が期待される。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、ＺｎＯやＳｎＯ２などの材料は成膜時に酸素流量を高めて成膜してもキャリア密度を減らすことは困難であった。
また、酸素空孔を低減させキャリア密度を減らしても、しばらく経過すると経時変化によって酸素空孔が増加してキャリア密度が増大するなど、薄膜トランジスタとして利用するには困難であった。
【００１０】
本発明はかかる問題を鑑みてなされたもので、酸素欠損が生じやすい酸化物半導体の酸素欠損を防止し、安定な薄膜トランジスタとその製造方法を提供してトランジスタ設計の自由度を高めることが可能な薄膜トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の課題を達成するために、まず第１の発明は、母体となる酸化物半導体Ａと、トンネル効果を生じる膜厚以下の膜厚で、且つ酸素原子を有する酸化物層間材Ｂとを積層した酸化物半導体を活性層として用いたことを特徴とする薄膜トランジスタである。
このような構成にすることで、酸化物層間材Ｂによって、酸素欠損を抑制することが可能となった。
【００１２】
本発明の第２の発明は、前記酸化物半導体Ａまたは／及び酸化物層間材Ｂが、非単結晶であることを特徴とする請求項１に記載の薄膜トランジスタである。
このように、酸化物半導体Ａまたは／及び酸化物層間材Ｂが非単結晶であることで、酸化物半導体Ａ薄膜または酸化物層間材Ｂ薄膜の形成が容易となった。
【００１３】
本発明の第３の発明は、前記酸化物半導体Ａが、ＺｎＯ、ＳｎＯ２、Ｉｎ２Ｏ３、Ｚｎ２ＳｎＯ４のいずれか１種であることを特徴とする請求項１または２に記載の薄膜トランジスタである。
上記酸化物半導体Ａは、移動度が高いので、これらの材料を用いることで特性の良い薄膜トランジスタが形成できる。
本発明の第４の発明は、前記酸化物層間材Ｂが、酸化ガリウムであることを特徴とする請求項１乃至３のいずれかに記載の薄膜トランジスタである。
このように、特に酸化物層間材Ｂとして酸化ガリウムを用いることで、酸化物半導体Ａ層の酸素欠損を防止することが可能となった。
【００１４】
本発明の第５の発明は、前記酸化物層間材Ｂが、１ｎｍ以上３ｎｍ以下の範囲の厚さであることを特徴とする請求項１乃至４のいずれかに記載の薄膜トランジスタである。
電界効果型トランジスタにおいてゲート電極を半導体活性層に対して水平に設置した場合、ゲート電極に電界がかかると、キャリアは活性層中を垂直方向に移動してゲート絶縁膜近傍に集まるが、この酸化物層間材Ｂの膜厚を１ｎｍ以上３ｎｍ以下にすることで、キャリアの移動を妨げるのを最小限に抑えることが可能となった。
【００１５】
本発明の第６の発明は、前記酸化物半導体Ａまたは／及び酸化物層間材Ｂを、スパッタリング法を用いて形成することを特徴とする請求項１乃至５のいずれかに記載の薄膜トランジスタの製造方法である。
このように、スパッタリング法を用いることで大面積に均一成膜することが可能になる。
【発明の効果】
【００１６】
以上の構成から、本発明には、以下の効果がある。
酸素空孔が生じやすい酸化物半導体の酸素欠損を防止することで酸素空孔の発生に伴うキャリア密度の増大を抑え、ｏｆｆ電流を低減させることができ、また経時変化による酸素空孔の増大を防ぐことができた。
【発明を実施するための最良の形態】
【００１７】
本発明の実施の形態について、図１および図２を用いて以下詳細に説明する。
【００１８】
本発明の薄膜トランジスタの一例を、図１に示す。図及び本例ではボトムゲート型であるが、トップゲート型でもよい。
【００１９】
まず、基板１を用意する（図２（ａ）参照）。
基板１の材料としては、軽量、フレキシブルなプラスチック基板が好ましい。具体的に、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルフォン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン等が使用可能である。
なお、密着性向上のためにＵＶやプラズマ等による表面処理を行うとよい。
【００２０】
次に、基板１上にゲート電極２を形成する（図２（ｂ）参照）。
ゲート電極の材料や作製法、パターニング方法は問わない。金属、合金や透明導電膜のマスク蒸着（スパッタリングを含む）やスクリーン印刷等が一例として挙げられる。スクリーン印刷の場合、Ｐｔ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ等の金属のペーストや、ＰＥＤＯＴ、ＰＡＮＩ等の有機導電体ペーストを使用することができる。
【００２１】
次に、ゲート絶縁膜３を作製する（図２（ｃ）参照）。
このゲート絶縁膜３の材料や作製法、パターニング法は問わない。例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等が使用できるが、ＨｆＯ２やＹ２Ｏ３、Ｔａ２Ｏ５などの高誘電率（ｈｉｇｈ−ｋ）材料を用いるのが好ましい。
【００２２】
次に、酸化物半導体Ａと酸化物層間材Ｂからなる活性層４を形成する（図２（ｄ）参照）。
酸化物半導体Ａは、ＺｎＯ、ＳｎＯ２、Ｉｎ２Ｏ３、Ｚｎ２ＳｎＯ４のいずれか１種である酸化物半導体を用いる。形成方法は大面積均一成膜ができるスパッタリング法が好ましい。合金ターゲットを用いて反応性スパッタリング法により成膜しても良いし、セラミックターゲットを用いて成膜してもよい。
また、パルスレーザーデポジション（ＰＬＤ）など他の方法でも可能である。
続いて、前記酸化物半導体Ａ上に、酸化物層間材Ｂを形成する。この酸化物層間材Ｂを形成する材料として酸化ガリウムが望ましい。また、形成法は、酸化物半導体Ａを形成する方法と同じ方法が適用可能であるが、他の方法でもよい。
前記酸化物半導体Ａと酸化物層間材Ｂを交互に繰り返して設け、活性層４を形成する。
【００２３】
次に、ソース・ドレイン電極５を形成する（図２（ｅ）参照）。
このソース・ドレイン電極の材料や作製法、パターニング方法は問わない。金属、合金や透明導電膜のマスク蒸着（スパッタを含む）やスクリーン印刷等が一例として挙げられる。スクリーン印刷の場合、Ｐｔ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ等の金属のペーストや、ＰＥＤＯＴ、ＰＡＮＩ等の有機導電体ペーストを使用できる。
以上のようにして薄膜トランジスタが完成する（図１参照）。
【実施例】
【００２４】
基板１としてＰＥＮを用い（図２（ａ）参照）、これに錫ドープインジウム酸化物（ＩＴＯ）をｄｃマグネトロンスパッタ法により５０ｎｍの膜厚で成膜し、パターニングしてゲート電極２を形成した（図２（ｂ）参照）。
パターニングには、一般的なリソグラフィーを用い、ウェットエッチングによってＩＴＯ層を加工した。
次に、プラズマＣＶＤを用いて５０℃以下の基板温度でＳｉＯ２を３００ｎｍ形成し、ゲート絶縁膜３とした（図２（ｃ）参照）。
そして、ＺｎＯターゲットを用いてｒｆマグネトロンスパッタ法により、４ｎｍのＺｎＯ薄膜を成膜し、酸化物半導体Ａとした。
同様にＧａ２Ｏ３ターゲットを用いて１ｎｍの酸化ガリウム薄膜を酸化物層間材Ｂとして積層した。
この積層状態となるような工程を８回繰り返し成膜した。ただし８回目の酸化ガリウム薄膜の成膜は省略し、ＺｎＯ薄膜が８層、酸化ガリウム薄膜が７層の積層活性層を形成した。
この積層活性層を一般的なリソグラフィーを用いてパターニングし、活性層４とした（図２（ｄ参照））。
最後にＩＴＯをｄｃマグネトロンスパッタ法により５０ｎｍの膜厚で成膜し、パターニングしてソース・ドレイン電極５を形成し（図２（ｅ）参照）。
以上の工程を経て、チャネル長が５０μｍ、チャネル幅が８００μｍの非単結晶薄膜トランジスタが完成した（図１参照）。
【図面の簡単な説明】
【００２５】
【図１】本発明の薄膜トランジスタの上面と側面を示す説明図。
【図２】本発明の薄膜トランジスタの製造工程の一例を示す説明図。
【符号の説明】
【００２６】
１・・・基板
２・・・ゲート電極
３・・・ゲート絶縁膜
４・・・活性層
５・・・ソース・ドレイン電極\
【図１】
2007123702.tif 000003
【図２】
2007123702.tif 000004