(57)【要約】【課題】小さな断面積の凸状半導体層であってもコンタクト部との接触面積を大きくすることによってコンタクト抵抗を低く抑えることのできる手法を提供する。【解決手段】半導体基板上に形成された凸状半導体層と、前記凸状半導体層の天面と側壁の一部とに接触し前記凸状半導体層と電気的に接続されるコンタクト部とを備えることを特徴とする半導体装置。【選択図】図１
2007123415.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された凸状半導体層と、
前記凸状半導体層の天面と側壁の一部とに接触し前記凸状半導体層と電気的に接続されるコンタクト部とを備えることを特徴とする半導体装置。
【請求項２】
前記凸状半導体層に接続されたコンタクト部の周囲を覆う絶縁層と、
前記絶縁層の上に形成される配線部とをさらに備え、
前記コンタクト部が、前記絶縁層を上下に貫きその一端部が前記凸状半導体層に接続され、他端部が前記配線部に接続されるように前記絶縁層に埋設される請求項１に記載の半導体装置。
【請求項３】
前記凸状半導体層の側壁の周囲の一部または全部に、１以上の回路素子が形成される請求項１記載の半導体装置。
【請求項４】
前記回路素子が、抵抗素子、容量素子、ダイオード、トランジスタ、サイリスタ、メモリセルのいずれかの素子またはそれらの組み合わせである請求項３記載の半導体装置。
【請求項５】
前記コンタクト部は、前記凸状半導体層との接触面積を前記凸状半導体層の天面の面積より大きくするようにその形状が決定される請求項１記載の半導体装置。
【請求項６】
前記凸状半導体層の天面がシリサイド化されている請求項１記載の半導体装置。
【請求項７】
前記コンタクト部が、前記凸状半導体層の天面を通る水平面での断面積が前記凸状半導体層の天面の面積よりも大きくなるように形成され、前記凸状半導体層側壁の上部の全周を囲むように接触する請求項２記載の半導体装置。
【請求項８】
前記コンタクト部が、前記凸状半導体層の天面を通る水平面での前記コンタクト部の断面積が前記凸状半導体層の天面の面積と等しいかそれよりも小さく、かつ前記凸状半導体層側壁の上部の一部と接触するように形成される請求項２記載の半導体装置。
【請求項９】
半導体基板上に凸状半導体層を形成する工程と、
形成した凸状半導体層を天面まで埋め込み、その表面が平坦になるように絶縁膜を堆積させる工程と、
埋め込まれた凸状半導体層の天面と側壁の一部とを露出させるように前記絶縁膜を異方性エッチングにより選択的にエッチングしてコンタクトホールを形成する工程と、
形成したコンタクトホールに導電膜を堆積させて前記凸状半導体層の天面と側壁の一部とに前記導電膜を接触させる工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板上に凸状半導体層を形成する工程と、
形成した凸状半導体層を天面まで埋め込み、その表面が平坦になるように第１絶縁膜を堆積させる工程と、
埋め込まれた凸状半導体層の天面と側壁の一部とを露出させるように前記第１絶縁膜をエッチバックする工程と、
エッチバックした前記第１絶縁膜と露出した前記凸状半導体層の表面とに第２絶縁膜を堆積させる工程と、
前記第２絶縁膜上に第３絶縁膜を堆積させることにより、前記凸状半導体層を天面まで埋め込んで表面を平坦にする工程と、
埋め込まれた凸状半導体層の天面と側壁の一部とを露出させるように前記第３絶縁膜を異方性エッチングにより選択的にエッチングしてコンタクトホールを形成するコンタクトホール形成工程と、
形成したコンタクトホールに導電膜を堆積させて前記凸状半導体層の天面と側壁の一部とに前記導電膜を接触させる工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１１】
前記コンタクトホール形成工程が、前記第２絶縁膜をエッチングストッパーとして用いる工程である請求項１０記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に係り、特に半導体基板上に形成された凸状半導体層をメタル配線部と接続するコンタクト部に関する。
【背景技術】
【０００２】
半導体集積回路の構成要素として、抵抗素子、容量素子、トランジスタ等の回路素子が挙げられる。現在、これらの素子は半導体基板に対して平面的な構造、いわゆるプレーナー構造が主流である。プレーナー構造の素子の集積度はフォトリソグラフィー技術の解像限界によって制約される。フォトリソグラフィー技術の解像限界に依存することなく、次世代における集積度を達成させる技術として、半導体素子の３次元化技術が要望されている。
【０００３】
半導体素子の３次元化技術の一例として、柱状構造をしたＳ−ＳＧＴ（Ｓｔａｃｋｅｄ−Ｓｕｒｒｏｕｎｄ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ）フラッシュメモリが提案されている（たとえば、特許文献１参照）。
【０００４】
図１６は、従来のＳ−ＳＧＴフラッシュメモリの構造の一例を示す説明図である。図１６に示すＳ−ＳＧＴフラッシュメモリは、シリコン基板１上に形成された柱状の凸状半導体層の側壁に、２つのトランジスタと３つのメモリセルを有している。そして、前記柱状凸状半導体層の天面にｎ＋型不純物導入層１０を形成し、前記不純物導入層１０とメタル配線部１２を電気的に接続している。Ｓ−ＳＧＴフラッシュメモリのように凸状半導体層を利用した三次元構造素子では、凸状半導体層の天面とメタル配線部を接続するコンタクト部を有している。
【特許文献１】特開平４−７９３６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述のような、半導体基板上に凸状半導体層を形成してなる三次元構造素子の集積度を向上させるためには、前記凸状半導体層の断面積を小さくする事が望ましい。しかし、前記凸状半導体層の断面積を小さくすると、前記凸状半導体層の天面の面積も小さくなり、コンタクト部との接触面積が小さくなる。その結果、コンタクト抵抗が高くなり、半導体素子の動作特性の劣化、例えばトランジスタの駆動電流の低下を引き起こす。以上のことから、前記凸状半導体層の断面積を小さくしながらも、コンタクト抵抗を低くする事が望ましい。
【０００６】
この発明は、小さな断面積の凸状半導体層であってもコンタクト部との接触面積を大きくすることによってコンタクト抵抗を低く抑えることのできる手法を提供するものである。
【課題を解決するための手段】
【０００７】
この発明は、半導体基板上に形成された凸状半導体層と、前記凸状半導体層の天面と側壁の一部とに接触し前記凸状半導体層と電気的に接続されるコンタクト部とを備えることを特徴とする半導体装置を提供する。
【０００８】
また、異なる観点から、この発明は、半導体基板上に凸状半導体層を形成する工程と、形成した凸状半導体層を天面まで埋め込み、その表面が平坦になるように絶縁膜を堆積させる工程と、埋め込まれた凸状半導体層の天面と側壁の一部とを露出させるように前記絶縁膜を異方性エッチングにより選択的にエッチングしてコンタクトホールを形成する工程と、形成したコンタクトホールに導電膜を堆積させて前記凸状半導体層の天面と側壁の一部とに前記導電膜を接触させる工程とを備えることを特徴とする半導体装置の製造方法を提供する。
【０００９】
さらに、この発明は、半導体基板上に凸状半導体層を形成する工程と、形成した凸状半導体層を天面まで埋め込み、その表面が平坦になるように第１絶縁膜を堆積させる工程と、埋め込まれた凸状半導体層の天面と側壁の一部とを露出させるように前記第１絶縁膜をエッチバックする工程と、エッチバックした前記第１絶縁膜と露出した前記凸状半導体層の表面とに第２絶縁膜を堆積させる工程と、前記第２絶縁膜上に第３絶縁膜を堆積させることにより、前記凸状半導体層を天面まで埋め込んで表面を平坦にする工程と、埋め込まれた凸状半導体層の天面と側壁の一部とを露出させるように前記第３絶縁膜を異方性エッチングにより選択的にエッチングしてコンタクトホールを形成するコンタクトホール形成工程と、形成したコンタクトホールに導電膜を堆積させて前記凸状半導体層の天面と側壁の一部とに前記導電膜を接触させる工程とを備えることを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１０】
この発明の半導体装置は、前記凸状半導体層の天面と側壁の一部とに接触するコンタクト部を備えるので、小さな天面の面積の凸状半導体層であってもコンタクト部との大きな接触面積を確保してコンタクト抵抗を低く抑えることができる。
【００１１】
ここで、凸状半導体層は、半導体基板の表面の少なくとも一部に形成された凸状の半導体層である。前記凸状半導体層の形状は、円柱状であってもよいがこれに限定されず、角柱などの形状を有していてもよい。また、凸状半導体層の鉛直方向の断面が台形状であってもよい。前記凸状半導体層の材質は、たとえばｐ型シリコンであってもよいが、これに限定されず、ｎ型シリコンであってもよく、あるいはゲルマニウムやＧａＡｓなどシリコン以外の半導体であってもよい。前記材質は、半導体基板と同じことが好ましいが、必ずしもそのように限定されることはない。
【００１２】
コンタクト部の断面形状は、円状であってもよいが、これに限定されず、たとえば、楕円状や矩形状あるいは多角形状であってもよい。
【００１３】
また、この発明の半導体装置は、前記凸状半導体層に接続されたコンタクト部の周囲を覆う絶縁層と、前記絶縁層の上に形成される配線部とをさらに備え、前記コンタクト部が、前記絶縁層を上下に貫きその一端部が前記凸状半導体層に接続され、他端部が前記配線部に接続されるように前記絶縁層に埋設されてもよい。
前記導電材料は、配線部に用いる材料と同じものが好ましいが、これに限定されるものではない。また、前記コンタクト部に用いる導電材料は、アルミニウムであってもよいがこれに限定されるものではなく、たとえば、銅、金あるいは銀などの金属であってもよい。あるいは、金属以外の導電材料であってもよい。
【００１４】
さらにまた、前記凸状半導体層の側壁の周囲の一部または全部に、１以上の回路素子が形成されていてもよく、さらに、前記回路素子が、抵抗素子、容量素子、ダイオード、トランジスタ、サイリスタ、メモリセルのいずれかの素子またはそれらの組み合わせであってもよい。
【００１５】
前記コンタクト部は、前記凸状半導体層との接触面積を前記凸状半導体層の天面の面積より大きくするようにその形状が決定されてもよい。このようにすれば、前記凸状半導体層の天面と側壁の一部とを合わせたコンタクト部の接触面積の合計が、前記凸状半導体層との接触面積より大きいので、前記天面だけにコンタクト部が接触する従来の構造に比べてコンタクト抵抗の低い半導体装置を得ることができる。
【００１６】
また、前記凸状半導体層の材質がシリコンの場合、その天面がシリサイド化されていてもよい。このようにすれば、コンタクト部との接触面をシリサイド化することによってコンタクト抵抗をさらに低くすることができる。シリサイド化に用いる金属は、たとえばコバルトであってもよいが、これに限定されず、たとえば、タングステン、モリブデン、タンタル、チタン、ニッケルあるいは白金であってもよい。
【００１７】
あるいは、前記コンタクト部が、前記凸状半導体層の天面を通る水平面での断面積が前記凸状半導体層の天面の面積よりも大きくなるように形成され、前記凸状半導体層側壁の上部の全周を囲むように接触するものであってもよい。このようにすれば、コンタクト部が前記凸状半導体層側壁の上部の全周を囲むように接触するので、コンタクト部と凸状半導体層との接触面積を凸状半導体層の天面の面積よりも大きくすることができ、低いコンタクト抵抗の半導体装置が得られる。さらに、コンタクトホールを形成する際に、凸状半導体層に対する位置合わせが多少ずれてもコンタクト部が前記凸状半導体層側壁の上部の全周を囲むように接触するので、厳密な位置合わせが要求されることがない。従って、低いコンタクト抵抗が安定して得られ、半導体装置の性能が安定し、歩留まりが向上する。前記コンタクト部と前記凸状半導体層との関係の一例は、前記コンタクト部と前記凸状半導体層がいずれも円柱状の場合、前記コンタクト部の径が、前記凸状半導体層の径の１．１〜１．３倍であることが望ましい。
ただし、コンタクト部の径は、コンタクトホール形成時の位置合わせのマージンによって決まるので、現実には使用する装置の性能によって制約される。
【００１８】
前記コンタクト部が、前記凸状半導体層の天面を通る水平面での前記コンタクト部の断面の面積が前記凸状半導体層の天面の面積と等しいかそれよりも小さく、かつ前記凸状半導体層側壁の上部の一部と接触するように形成されるものであってもよい。このようにすれば、前記断面積が前記凸状半導体層の天面の面積と等しいかそれより小さい場合であっても、当該コンタクト部を前記凸状半導体層側壁の上部の一部と接触させることにより前記凸状半導体層の天面の面積よりも大きい接触面積を確保し得る。
【００１９】
また、この発明の製造方法は、埋め込まれた凸状半導体層の天面と側壁の一部とを露出させるように前記絶縁膜を異方性エッチングにより選択的にエッチングしてコンタクトホールを形成する工程と、形成したコンタクトホールに導電膜を堆積させて前記凸状半導体層の天面と側壁の一部とに前記導電膜を接触させる工程とを備えるので、コンタクト部となる前記絶縁膜を前記凸状半導体層の天面だけでなく側壁にも接触させることができる。
【００２０】
さらに、この発明の製造方法は、第２絶縁膜上に第３絶縁膜を堆積させることにより、前記凸状半導体層を天面まで埋め込んで表面を平坦にする工程と、埋め込まれた凸状半導体層の天面と側壁の一部とを露出させるように前記第３絶縁膜を異方性エッチングにより選択的にエッチングしてコンタクトホールを形成するコンタクトホール形成工程と、形成したコンタクトホールに導電膜を堆積させて前記凸状半導体層の天面と側壁の一部とに前記導電膜を接触させる工程とを備えるので、第２絶縁膜をストッパーとして凸状半導体層の側壁の一部を所定の深さまで精度よく露出させてコンタクト部となる前記絶縁膜を前記凸状半導体層の天面だけでなく側壁にも接触させることができる。
【００２１】
前記コンタクトホール形成工程が、前記第２絶縁膜をエッチングストッパーとして用いる工程であってもよい。
【００２２】
以上のことより、凸状半導体層の天面だけでなく側壁ともメタル配線部を電気的に接続することによって、コンタクト部の接触面積を十分に確保することが可能となり、その結果、コンタクト抵抗を低くすることが可能となる。
【００２３】
以上述べたようにこの発明の半導体装置の製造法によれば、半導体基板に形成された凸状半導体層、例えばＳ−ＳＧＴフラッシュメモリ等において、凸状半導体層とメタル配線部を接続するコンタクト部の接触面積を大きくし、コンタクト抵抗を低くする事が可能となる。
【００２４】
なお、半導体基板上の凸状半導体層に関して、特に限定をしないが、例えばＳ−ＳＧＴフラッシュ等が挙げられる。しかし、必ずしもそれに限定されるものではなく、半導体基板上に配置された凸状半導体層であればその形状は問わない。
【発明を実施するための最良の形態】
【００２５】
以下、図面に基づき、この発明に係る半導体装置及びその製造方法の実施の形態について詳細に説明する。
【００２６】
（第一実施形態）
図１は、第一実施形態に係る凸状半導体層３００とメタル配線部２０１を接続するコンタクト部２０５の断面図と平面図である。図１（ａ）は平面図、図１（ｂ）は、図１（ａ）のＩ−Ｉ’断面における断面図である。第一実施形態では、コンタクト部２０５の径を凸状半導体層３００の径より大きくし、凸状半導体層３００の天面だけでなく側壁の天面に近い領域をコンタクト部２０５の接触面とすることによって、コンタクト抵抗を低くする。
【００２７】
図２〜図３は、図１に示すコンタクト部２０５の形成方法を示す工程断面図である。
まず、半導体基板１００の上に凸状半導体層３００を形成する。凸状半導体層３００の形成には、公知の手法を適用することができる。その一例は、半導体基板１００の一部表面をフォトリソグラフィー技術と反応性イオンエッチング法（以下ＲＩＥと称す）技術など既知の異方性エッチング手法を用いてエッチングし、半導体基板１００を掘り下げて凸状半導体層３００を形成する手法である。あるいは、選択エピタキシャル成長法により、半導体基板１００上に凸状半導体層３００を形成しても構わない。
そして、半導体基板１００上に形成されている凸状半導体層３００を完全に覆うように絶縁膜２００、例えばシリコン酸化膜を堆積させる。さらに、ＣＭＰ（化学的機械的研磨）等を用いて、シリコン酸化膜２００表面の平坦化を行う（図２参照）。
【００２８】
次に、公知のフォトリソグラフィー技術によってパターニングされたレジスト２０２をマスクとして、凸状半導体層３００の上部、言い換えると凸状半導体層３００の天面だけでなく側壁が露出するように異方性エッチングを行い、コンタクトホール２０６を形成させる（図３参照）。
コンタクトホール２０６の加工寸法については以下の通りである。ホール径は、凸状半導体層３００の径の１．１〜１．３倍程度が望ましいが、凸状半導体層３００の径より大きければ必ずしもその範囲に限定されるものではない（図１（ｂ）参照）。
【００２９】
ホール径を凸状半導体層３００の径より大きくすることによる利点は二つある。一つ目はコンタクト部２０５の接触面積が大きくなること、二つ目はフォトリソグラフィー工程でコンタクトホールの位置がずれても接触面積が変わらない、言い換えるとフォトリソグラフィー工程の位置合わせのマージンが大きくなることである。
【００３０】
図４は、コンタクト部２０５と凸状半導体層３００との接触面積Ｓと凸状半導体層３００の天面を通る水平面でのコンタクトホールの断面積Ｓｃとを示す説明図である。図４に示すように、コンタクト部２０５は、凸状半導体層３００の天面から深さｄのところにその底面があり、凸状半導体層３００との接触面積Ｓは、凸状半導体層３００の天面の面積Ｓｔと凸状半導体層の側壁の全周をコンタクト部２０５が深さｄで包む面積Ｓｐとの和である。一方、凸状半導体層３００の天面を通る水平面でのコンタクト部２０５の断面積はＳｃである。コンタクト部２０５は、凸状半導体層３００との接触面積Ｓ＝Ｓｔ＋Ｓｐが前記断面積Ｓｃよりも大きくなるように形成することが望ましいが、必ずしもその範囲に限定されるものではない。
【００３１】
また、前述のように、コンタクト部２０５を形成するために、シリコン酸化膜２００を異方性エッチングにより選択的に除去してコンタクトホールを形成し、凸状半導体層３００の天面と側壁の上部とを露出させる。露出した凸状半導体層３００上部がコンタクト部２０５の接触面積となるので、接触抵抗を低減する観点から、前記コンタクトホールの深さｄは深いほど望ましい。ただし、凸状半導体層３００の高さは、エッチングの異方性や工程の所要時間、即ちコストによる制約があるので、凸状半導体層３００の側壁に形成する素子の大きさとの兼ね合いから決定されるべきものである。
【００３２】
次に、コンタクト部２０５として利用する凸状半導体層３００の上部をコバルト等でシリサイド化した後、コンタクト部２０５を形成し、メタル配線部２０１を形成すると、図１に示すコンタクト部が形成される。なお、第一実施形態では円柱状の凸状半導体層を例に挙げて説明したが、凸状半導体層であればその形状は限定しない。
【００３３】
（第二実施形態）
図５はこの発明の第二実施形態に係る凸状半導体層３００とメタル配線部２０１を接続するコンタクト部２０５の断面図と平面図である。図５（ａ）は平面図、図５（ｂ）は、図５（ａ）のＩ−Ｉ’断面における断面図である。
第二実施形態では、コンタクト部２０５の径を凸状半導体層３００の径より大きくし、凸状半導体層３００上部の天面だけでなく側壁をコンタクト部２０５の接触面とすることによって、コンタクト抵抗を低くする。
【００３４】
さらに、コンタクトホールを形成する工程でエッチングストッパーを用いることによって、コンタクト部の接触面として利用する凸状半導体層３００上部のプロセスダメージを軽減し、また、コンタクトホールの深さを精度良く加工することが可能になる。
【００３５】
図６〜図１１は図５に示すコンタクト部２０５の形成方法を示す工程断面図である。
まず、半導体基板１００上に形成されている凸状半導体層３００を完全に覆うように第一の絶縁膜２００、例えばシリコン酸化膜を堆積させる。
さらに、ＣＭＰ（化学的機械的研磨）等を用いて、シリコン酸化膜２００表面の平坦化を行い（図６参照）、凸状半導体層３００の上部、言い換えると凸状半導体層３００の天面だけでなく側壁が露出するようにエッチバックを行う（図７参照）。
【００３６】
なお、シリコン酸化膜２００のエッチング量は、コンタクトホールの水平方向の断面積Ｓｃよりコンタクト部２０５の接触面積Ｓが大きくなる深さまでエッチングすることが望ましい。しかし、必ずしもその範囲に限定されるものではない（図４参照）。また、露出した凸状半導体層３００上部がコンタクト部２０５の接触面積となるので、エッチング量は多いほど望ましい。
【００３７】
次に、第二の絶縁膜２０３、例えばシリコン窒化膜を１０〜２００ｎｍ程度堆積させる（図８参照）。なお、シリコン窒化膜２０３は設定した位置で後工程のコンタクトホールエッチングを止めるための絶縁膜、いわゆるエッチストッパーである。
【００３８】
次に、凸状半導体層部を完全に覆うように第三の絶縁膜２０４、例えばシリコン酸化膜を堆積させ、ＣＭＰ（化学的機械的研磨）等を用いて、シリコン酸化膜２０４表面の平坦化を行う（図９参照）。公知のフォトリソグラフィー技術によってパターニングされたレジスト２０２をマスクとして、異方性エッチングによってシリコン酸化膜２０４をエッチングする（図１０参照）。
【００３９】
なお、コンタクトホール径は凸状半導体層３００の径の１．１〜１．３倍程度が望ましいが、凸状半導体層３００の径より大きければ必ずしもその範囲に限定されるものではない（図５（ｂ）参照）。
【００４０】
ホール径を凸状半導体層３００の径より大きくすることによる利点は二つある。一つ目はコンタクト部２０５の接触面積が大きくなること、二つ目はフォトリソグラフィー工程の位置合わせのマージンが大きくなることである。次に、シリコン酸化膜２００、２０４と選択比の高いエッチング、例えばウェットエッチングによってシリコン窒化膜２０３をエッチングする（図１１参照）。
【００４１】
なお、ウェットエッチング等の選択比の高いエッチングを用いるため、凸状半導体層３００に対するエッチングダメージが小さくできる。
次に、コンタクト部２０５として利用する凸状半導体層３００の上部をコバルト等でシリサイド化した後、コンタクト部２０５を形成し、メタル配線部２０１を形成すると、図５に示すコンタクト部が形成される。なお、第二実施形態では円柱状の凸状半導体層を例に挙げて説明したが、凸状半導体層であればその形状は限定しない。
【００４２】
（第三実施形態）
図１２ならびに図１３はこの発明の第三実施形態に係る凸状半導体層３００とメタル配線部２０１を接続するコンタクト部２０５の断面図と平面図である。図１３は、図１２に対して、シリコン膣化膜２０３とシリコン酸化膜２０４がある点が異なっており、これは図５（第二実施形態参照）の図１（第一実施形態参照）に対する差異に対応する。図１２（ａ）は平面図、図１２（ｂ）は、図１２（ａ）のＢ−Ｂ’断面における断面図である。また、図１３（ａ）は平面図、図１３（ｂ）は、図１３（ａ）のＢ−Ｂ’断面における断面図である。
【００４３】
図１２、図１３で示すように、この実施形態では、凸状半導体層３００の径と同等、またはそれよりも小さいコンタクトホール２０５の径で、凸状半導体層３００の側壁の一部とメタル配線部２０１を電気的に接続している。図１２（ｂ）、図１３（ｂ）に示すように、凸状半導体層３００とコンタクトホール２０５の中心をずらし、凸状半導体層３００の側壁の一部をコンタクト部２０５の接触面として利用することによって、天面だけを接触面とする場合に比べて広い接触面積を確保してコンタクト抵抗を低くする。図１２の基本的な構造、製造工程は第一実施形態と同じであり、図１３の基本的な構造、製造工程は第二実施形態と同じである。
【００４４】
ここまでの実施形態では、半導体基板上の凸状半導体層を例に挙げて説明した。次に、凸状半導体層を利用した三次元構造素子として、Ｓ−ＳＧＴフラッシュメモリ、ＦｉｎＦＥＴを例に挙げた実施例を示す。
【００４５】
（第四実施形態）
図１４は、この発明に係る半導体装置の凸状半導体層にＳ−ＳＧＴフラッシュメモリが形成された例を示す説明図である。柱状凸状半導体層３００のメモリセル部には、ゲート酸化膜２０７、フローティングゲート２０８、ＯＮＯ（Oxide Nitride Oxide）膜２０９、コントロールゲート２１０が形成され、柱状凸状半導体層３００のトランジスタ部にはゲート酸化膜２０７、ゲート電極２１３が形成されている。
【００４６】
柱状凸状半導体層３００の底部にはソース拡散層２１１、柱状凸状半導体層３００の天面にはドレイン拡散層２１２が形成されている。Ｓ−ＳＧＴフラッシュメモリのコンタクト部２０５は、図１３で示したように柱状凸状半導体層３００の側壁の一部を接触面として利用している。
なお、図１４では柱状凸状半導体層３００の径と同等、またはそれよりも小さいコンタクトホールの径で、柱状凸状半導体層３００の側壁の一部とメタル配線部２０１を接続する場合（第三実施形態参照）を示した。
【００４７】
なお、Ｓ−ＳＧＴフラッシュメモリのコンタクト部は前記の場合に限定されるものではなく、柱状凸状半導体層３００の径よりも大きいコンタクトホールの径で、柱状凸状半導体層３００上部とメタル配線部２０１を接続してもよい（第一、第二実施形態参照）。また、図１４では凸状半導体層３００の側壁に２つのトランジスタと２つのメモリセルが形成されているが、トランジスタ、メモリセルの数は限定されるものではない。
【００４８】
（第五実施形態）
図１５は、この発明に係る半導体装置の凸状半導体層にＦｉｎＦＥＴ（Fin Field Effect Transistor）が形成された例を示す説明図である。図１５（ａ）は平面図、図１５（ｂ）は、図１５（ａ）のＡ−Ａ’断面における断面図である。図１５（ａ）に示すように、ゲート電極２１３と半導体基板上の凸状半導体層２１４が交差したところにＦｉｎＦＥＴ  ２１５がある。ＦｉｎＦＥＴのゲートコンタクト２１６、ソースコンタクト２１７、ドレインコンタクト２１８にこの発明を用いる。
【００４９】
図１５（ａ）は、凸状半導体層２１４の幅と同等、またはそれよりも小さいコンタクトホールの幅で、凸状半導体層２１４の側壁の一部とメタル配線部２０１を接続する場合（第三実施形態参照）を示した。なお、ＦｉｎＦＥＴのソースコンタクト部２１７は前記の場合に限定されるものではなく、凸状半導体層２１４の幅よりも大きいコンタクトホールの幅で、凸状半導体層２１４上部とメタル配線部２０１を接続してもよい（第一、第二実施形態参照）。
【図面の簡単な説明】
【００５０】
【図１】この発明に係る凸状半導体層３００とメタル配線部２０１を接続するコンタクト部２０５の断面図と平面図である。（第一実施形態）
【図２】図１に示すコンタクト部２０５の形成方法に係る工程を示す工程断面図である。（第一実施形態）
【図３】図１に示すコンタクト部２０５の形成方法に係る異なる工程を示す工程断面図である。（第一実施形態）
【図４】コンタクト部２０５と凸状半導体層３００との接触面積Ｓと凸状半導体層３００の天面（断面積Ｓｔ）を通る水平面でのコンタクトホールの断面積Ｓｃとを示す説明図である。（第一実施形態）
【図５】この発明に係る凸状半導体層３００とメタル配線部２０１を接続するコンタクト部２０５の断面図と平面図である。（第二実施形態）
【図６】図５に示すコンタクト部２０５の形成方法に係る工程を示す工程断面図である。（第二実施形態）
【図７】図５に示すコンタクト部２０５の形成方法に係る異なる工程を示す工程断面図である。（第二実施形態）
【図８】図５に示すコンタクト部２０５の形成方法に係るさらに異なる工程を示す工程断面図である。（第二実施形態）
【図９】図５に示すコンタクト部２０５の形成方法に係るさらに異なる工程を示す工程断面図である。（第二実施形態）
【図１０】図５に示すコンタクト部２０５の形成方法に係るさらに異なる工程を示す工程断面図である。（第二実施形態）
【図１１】図５に示すコンタクト部２０５の形成方法に係るさらに異なる工程を示す工程断面図である。（第二実施形態）
【図１２】この発明に係る凸状半導体層３００とメタル配線部２０１を接続するコンタクト部２０５の一例の断面図と平面図である。（第三実施形態）
【図１３】この発明に係る凸状半導体層３００とメタル配線部２０１を接続するコンタクト部２０５の異なる一例の断面図と平面図である。（第三実施形態）
【図１４】この発明に係る半導体装置の凸状半導体層にＳ−ＳＧＴフラッシュメモリが形成された例を示す説明図である。（第四実施形態）
【図１５】この発明に係る半導体装置の凸状半導体層にＦｉｎＦＥＴが形成された例を示す説明図である。（第五実施形態）
【図１６】従来のＳ−ＳＧＴフラッシュメモリの構造の一例を示す説明図である。
【符号の説明】
【００５１】
１００    半導体基板
２００    第一の絶縁膜、シリコン酸化膜
２０１    メタル配線部
２０２    レジスト
２０３    第二の絶縁膜、シリコン膣化膜
２０４    第三の絶縁膜、シリコン酸化膜
２０５    コンタクト部
２０６    コンタクトホール
２０７    ゲート酸化膜
２０８    フローティングゲート
２０９    ＯＮＯ膜
２１０    コントロールゲート
２１１    ソース拡散層
２１２    ドレイン拡散層
２１３    ゲート電極
２１４    凸状半導体
２１５    ＦｉｎＦＥＴ
２１６    ゲートコンタクト
２１７    ソースコンタクト
２１８    ドレインコンタクト
３００    凸状半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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