(57)【要約】【課題】素子分離領域から発生する結晶欠陥等の発生を低減するための半導体装置の製造方法を提供する。【解決手段】本発明の半導体装置の製造方法は、（ａ）半導体層１０に、凹部の第１認識マーク２１０を形成する工程と、（ｂ）第１認識マーク２１０を用いて、半導体層１０にウェル２０を形成する工程と、（ｃ）半導体層１０に素子分離絶縁層２２を形成する工程と、（ｄ）第１認識マーク２１０の凹部２１０の内面を覆う絶縁層２１４を形成する工程と、（ｅ）絶縁層２１４の上に凹部２１０を埋め込む絶縁層２１６を形成し、第２認識マーク２００を形成する工程と、（ｆ）半導体層１０に、第２認識マーク２００を用いてトランジスタ１００を形成する工程と、を含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
（ａ）半導体層に、凹部の第１認識マークを形成する工程と、
（ｂ）前記第１認識マークを用いて、前記半導体層にウェルを形成する工程と、
（ｃ）前記半導体層に素子分離絶縁層を形成する工程と、
（ｄ）前記第１認識マークの内面を覆う第１絶縁層を形成する工程と、
（ｅ）前記第１絶縁層の上に前記第１認識マークを埋め込む第２絶縁層を形成し、第２認識マークを形成する工程と、
（ｆ）前記半導体層に、前記第２認識マークを用いてトランジスタを形成する工程と、を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記第１認識マークは、スクライブ領域に形成される、半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記工程（ｃ）は、前記半導体層に溝を形成する工程と、
前記溝に絶縁層を埋め込む工程と、を含み、
前記絶縁層を埋め込む工程は、
前記工程（ｅ）における前記第２絶縁層の形成と同時に行われる、半導体装置の製造方法。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記第１絶縁層は、窒化膜であり、前記第２絶縁層は、酸化膜である、半導体装置の製造方法。
【請求項５】
チップ領域およびスクライブ領域を有する半導体層と、
前記チップ領域に設けられたトランジスタと、
前記スクライブ領域に設けられた認識マークと、を含み、
前記認識マークは、
前記半導体層に設けられた凹部と、
前記凹部の内面を覆って設けられた第１絶縁層と、
前記第１絶縁層の上であって、前記凹部を埋め込む第２絶縁層と、を含む、半導体装置。
【請求項６】
請求項５において、
前記第１絶縁層の露出面は、前記半導体層の上面と同一または該半導体層の上面と比して低い位置にあり、
前記第２絶縁層の上面は、前記半導体層の上面と同一または該半導体層の上面と比して高い位置にある、半導体装置。
【請求項７】
請求項５または６において、
前記第２絶縁層の上面は、前記半導体層に設けられた素子分離絶縁層の上面と同一の高さにある、半導体装置。
【請求項８】
請求項７において、
平面視したとき、前記認識マークの端から所定の距離を有する領域には、前記素子分離絶縁層が設けられていない、半導体装置。
【請求項９】
請求項５ないし８のいずれかにおいて、
前記トランジスタは、
前記半導体層に設けられたウェルと、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層内に形成されたチャネル領域と、
前記半導体層に設けられたソース領域およびドレイン領域と、
前記チャネル領域と、前記ソース領域およびドレイン領域との間に設けられたオフセット絶縁層と、を含む、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
素子分離領域を有する半導体装置、特に高耐圧トランジスタの製造方法では、たとえば、特許文献１のように、半導体基板に素子分離領域を形成した後、素子分離領域以外の素子形成領域に不純物を導入し、高温で長時間の熱処理することにより不純物を半導体基板内の所望の領域に均一に拡散してウェルを形成している。
【特許文献１】特開２００４−２６００７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記の製造方法では、素子分離領域を形成した半導体基板にウェルを形成する際の熱処理により、素子分離領域にも熱が加わってしまう。その結果、例えば、半導体基板と素子分離領域を形成する材質の熱膨張係数が異なる為、そのストレスにより、結晶欠陥が形成され、この欠陥に起因する電流のリークが発生するという問題が生じるおそれがある。
【０００４】
本発明の目的は、素子分離領域から発生する結晶欠陥等の発生を低減するための半導体
装置の製造方法および半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
（１）本発明にかかる半導体装置の製造方法は、
（ａ）半導体層に、凹部の第１認識マークを形成する工程と、
（ｂ）前記第１認識マークを用いて、前記半導体層にウェルを形成する工程と、
（ｃ）前記半導体層に素子分離絶縁層を形成する工程と、
（ｄ）前記第１認識マークの内面を覆う第１絶縁層を形成する工程と、
（ｅ）前記第１絶縁層の上に前記第１認識マークを埋め込む第２絶縁層を形成し、第２認識マークを形成する工程と、
（ｆ）前記半導体層に、前記第２認識マークを用いてトランジスタを形成する工程と、を含む。
【０００６】
本発明にかかる半導体装置の製造方法によれば、素子分離絶縁層を形成する前に、ウェルの形成が行われる。ウェルの形成では、不純物を拡散させるために高温での熱処理が長時間行われることがある。このような熱処理工程が、半導体層中の素子分離絶縁層に熱ストレスを与えることとなり、結晶欠陥に起因する電流のリークなどが起きることがある。しかし、本発明にかかる半導体装置の製造方法によれば、素子分離絶縁層の形成前にウェルの形成を行っているため、上記問題を抑制することができる。その結果、信頼性が向上した半導体装置を提供することができる。
【０００７】
なお、本発明にかかる半導体装置の製造方法は、さらに、下記の態様をとることができる。
【０００８】
（２）本発明にかかる半導体装置の製造方法において、
前記第１認識マークは、スクライブ領域に形成されることができる。
【０００９】
（３）本発明にかかる半導体装置の製造方法において、
前記工程（ｃ）は、前記半導体層に溝を形成する工程と、
前記溝に絶縁層を埋め込む工程と、を含み、
前記絶縁層を埋め込む工程は、
前記工程（ｅ）における前記第２絶縁層の形成と同時に行われることができる。
【００１０】
（４）本発明にかかる半導体装置の製造方法において、
前記第１絶縁層は、窒化膜であり、前記第２絶縁層は、酸化膜であることができる。
【００１１】
（５）本発明にかかる半導体装置は、
チップ領域およびスクライブ領域を有する半導体層と、
前記チップ領域に設けられたトランジスタと、
前記スクライブ領域に設けられた認識マークと、を含み、
前記認識マークは、
前記半導体層に設けられた凹部と、
前記凹部の内面を覆って設けられた第１絶縁層と、
前記第１絶縁層の上であって、前記凹部を埋め込む第２絶縁層と、を含むことができる。
【００１２】
なお、本発明にかかる半導体装置は、さらに、下記の態様をとることができる。
【００１３】
（６）本発明にかかる半導体装置において、
前記第１絶縁層の露出面は、前記半導体層の上面と同一または該半導体層の上面と比して低い位置にあり、
前記第２絶縁層の上面は、前記半導体層の上面と同一または該半導体層の上面と比して高い位置にあることができる。
【００１４】
（７）本発明にかかる半導体装置において、
前記第２絶縁層の上面は、前記半導体層に設けられた素子分離絶縁層の上面と同一の高さにあることができる。
【００１５】
（８）本発明にかかる半導体装置において、
平面視したとき、前記認識マークの端から所定の距離を有する領域には、前記素子分離絶縁層が設けられていないことができる。
【００１６】
（９）本発明にかかる半導体装置において、
前記トランジスタは、
前記半導体層に設けられたウェルと、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層内に形成されたチャネル領域と、
前記半導体層に設けられたソース領域およびドレイン領域と、
前記チャネル領域と、前記ソース領域およびドレイン領域との間に設けられたオフセット絶縁層と、を含むことができる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明の実施の形態の一例について、図面を参照しつつ説明する。
【００１８】
１．半導体装置
まず、本実施の形態にかかる半導体装置について図１を参照しつつ説明する。図１は、本実施の形態にかかる半導体装置を模式的に示す断面図である。
【００１９】
本実施の形態にかかる半導体装置は、図１に示すように、半導体層１０を有する。半導体層１０は、チップ領域１０Ｃとスクライブ領域１０Ｓとを有する。チップ領域１０Ｃは、ＩＣチップを構成する各種半導体デバイスが形成される領域である。スクライブ領域１０Ｓは、一つの半導体チップの周囲に設けられ、半導体チップをダイシングする際のダイシングエリアを含む。また、チップ領域１０Ｃおよびスクライブ領域１０Ｓは、それぞれ、素子分離絶縁層２２により囲まれている。
【００２０】
チップ領域１０Ｃには、図１に示すように、トランジスタ１００が形成されている。トランジスタ１００は、高駆動電圧動作用のトランジスタである。トランジスタ１００は、ゲート絶縁層１１０と、ゲート電極１１２と、サイドウォール絶縁層１１４と、高濃度不純物層であるソース領域１１６およびドレイン領域１１６（以下、ソース領域およびドレイン領域を「ソース領域／ドレイン領域」という。）と、オフセット絶縁層２４と、低濃度不純物層１１８と、ウェル２０と、を含む。
【００２１】
ゲート絶縁層１１０は、半導体層１０の上であって、ウェル２０内のチャネル領域の上に設けられている。ゲート電極１１２は、ゲート絶縁層１１０の上に形成されている。サイドウォール絶縁層１１４は、ゲート電極１１２の側方に形成されている。
【００２２】
ソース領域／ドレイン領域１１６は、低濃度不純物層１１８内の上部に形成されている。ソース領域／ドレイン領域１１６では、低濃度不純物層１１８に比べ、不純物濃度を濃くすることができる。オフセット絶縁層２４は、半導体層１０の上面側に埋め込まれて形成されている。オフセット絶縁層２４は、ソース領域１１６とゲート絶縁層１１０下のチャネル領域との間、および、ドレイン領域１１６とゲート絶縁層１１０下のチャネル領域との間に形成されている。オフセット絶縁層２４は、低濃度不純物層１１８に内包されている。
【００２３】
低濃度不純物層１１８は、ウェル２０内の上部に形成されている。低濃度不純物層１１８は、ソース領域／ドレイン領域１１６の全てと重なっており、ソース領域／ドレイン領域１１６よりも深く形成されている。即ち、低濃度不純物層１１８は、ソース領域／ドレイン領域１１６を内包している。ウェル２０は、半導体層１０内の上部に形成され、低濃度不純物層１１８を内包している。
【００２４】
なお、本実施の形態にかかる半導体装置では、チップ領域１０Ｃに高駆動電圧動作用のトランジスタ１００のみが設けられている場合を図示したが、このチップ領域には、駆動電圧が異なるトランジスタが複数設けられていてもよいのはいうまでもない。
【００２５】
次に、スクライブ領域１０Ｓについて説明する。スクライブ領域１０Ｓには、認識マーク２００が形成されている。認識マーク２００は、たとえば、トランジスタ１００などの形成工程で、半導体層１０とマスク層の位置あわせを行うために用いられる。認識マーク２００は、露光装置ベンダーによる推奨マークや、アライメント方式によって種々の平面パターン（十字パターン、Ｌ字パターン、ラインパターンなど）を有することができる。
【００２６】
本実施の形態にかかる半導体装置が有する認識マーク２００は、半導体層１０に設けられた凹部２１０と、凹部２１０の内面に沿って形成された絶縁層２１４（「第１絶縁層」に相当する。）と、凹部２１０を埋め込む絶縁層２１６（「第２絶縁層」に相当する。）と、を含む。なお、本実施の形態では、絶縁層２１４と凹部２１０の内面との間に、絶縁層２１２が設けられている（後述の製造方法の説明を参照）。絶縁層２１４としては窒化膜、たとえば窒化シリコン膜を形成することができ、絶縁層２１６としては酸化膜、たとえば酸化シリコン膜を形成することができる。絶縁層２１４および絶縁層２１６は、それぞれ光の屈折率の異なる材質の絶縁層を用いることが好ましい。たとえば、酸化シリコン膜と窒化シリコン膜とでは、窒化シリコン膜は、酸化シリコン膜と比して屈折率が異なっている為、光学的に色が異なる。通常、装置のアライメントは光学的方法(色の違いや、コントラストの違い)にて行われることが多く、本実施の形態にかかる半導体装置では、凹部２１０の内面に窒化シリコン膜（絶縁層２１４）が設けられているため、凹部２１０内が絶縁材質によって埋め込まれている場合でも、凹部を検知しやすくすることができる。その結果、複数の工程を経た後でも認識性の高い認識マーク２００を有する半導体装置を提供することができる。
【００２７】
また、スクライブ領域１０Ｓにおいて、凹部２１０の端から所定の距離Ｘを有する範囲には、素子分離絶縁層２２が形成されていない。ここで、所定の距離Ｘとは、アライメントエラーを起こす可能性のある範囲には、他の溝（段差）を発生させないために確保する必要のある距離であり、アライメント装置の精度などにより異なるものである。これにより、さらなる認識性の向上を図ることができる。
【００２８】
（変形例）
次に、本実施の形態にかかる半導体装置の変形例について図２を参照しつつ説明する。図２は、本変形例にかかる半導体装置を模式的に示す断面図である。本変形例にかかる半導体装置は、上記の実施の形態にかかる半導体装置と比して認識マーク２００が異なる例である。以下の説明では、図１に示す半導体装置と異なる点についてのみ示す。
【００２９】
図２に示すように、本変形例にかかる半導体装置は、チップ領域１０Ｃとスクライブ領域１０Ｓとを有する。チップ領域１０Ｃには、トランジスタ１００が設けられている。スクライブ領域１０Ｓには、認識マーク２００が設けられている。本変形例にかかる半導体装置では、認識マーク２００において、絶縁層２１４の露出面２１５と絶縁層２１６の上面２１７との高さが異なっている。具体的には、露出面２１５は、上面２１７と比して低い位置にある。つまり、露出面２１５と上面２１７とで段差を成していることとなる。
【００３０】
本変形例によれば、上述の実施の形態で述べたように、凹部２１０内に、窒化シリコン膜と酸化シリコン膜などの反射率の異なる材質が埋め込まれている事に加えて、構造面においても凹凸があることで、さらに反射率を異ならせることができる。その結果、認識性がより向上した認識マーク２００を有する半導体装置を提供することができる。
【００３１】
２．半導体装置の製造方法
次に、図３ないし図９を参照しつつ、本実施の形態にかかる半導体装置の製造方法について説明する。図３ないし図９は、本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図である。
【００３２】
（１）まず、図３に示すように、チップ領域１０Ｃとスクライブ領域１０Ｓとを有する半導体層１０を準備する。半導体層１０としては、単結晶シリコン基板などの公知の材質を用いることができる。ついで、スクライブ領域１０Ｓに、後の工程で形成されるウェルを形成するための第１認識マークとなる凹部２１０を形成する。凹部２１０の形成では、半導体層１０の上に、凹部２１０が形成される領域に開口を有するマスク層（図示せず）を形成する。ついで、マスク層を用いて半導体層１０をエッチングすることにより、凹部２１０を形成することができる。
【００３３】
（２）次に、図４に示すように、凹部（第１認識マーク）２１０を用いて、チップ領域１０Ｃにウェル２０を形成する。まず、所定の領域に開口を有するマスク層（図示せず）を形成した後、所定の導電型の不純物を半導体層１０に導入する。このマスク層を形成する工程で、たとえば、半導体層１０とレチクルとの位置合わせのために凹部２１０が用いられることとなる。ついで、不純物を拡散するための熱処理を施すことで、ウェル２０が形成される。この熱処理は、たとえば、９００℃以上の温度で行われることができる。
【００３４】
（３）次に、半導体層１０に、素子分離絶縁層２２およびオフセット絶縁層２４（図１参照）を形成する。素子分離絶縁層２２およびオフセット絶縁層２４の形成の一例として、ＳＴＩ法により形成した場合を以下に説明する。まず、図５に示すように、半導体層１０の全面に酸化膜１２および窒化膜１４を形成する。半導体層１０がシリコン基板の場合には、酸化膜１２として酸化シリコン膜を、窒化膜１４として窒化シリコン膜を形成することができる。
【００３５】
ついで、図５に示すように、素子分離絶縁層２２およびオフセット絶縁層２４を形成する領域に開口４０を有するマスク層Ｍ１を形成する。このとき、開口４０は、凹部２１０が形成されている領域の上方および凹部２１０の端から所定の距離Ｘを有する範囲の領域の上方には開口を有していない。ここで、凹部２１０の端からの距離Ｘとは、アライメントエラーを起こす可能性のある範囲には、他の溝（段差）を発生させないために確保する必要のある距離である。距離Ｘは、アライメント装置の精度などにより異なるものである。また、本実施の形態に示す断面では、認識マークである凹部２１０の端から、所定の距離Ｘ以上に離れた位置に素子分離絶縁層２２のためのトレンチ１６を形成する場合を図示している。
【００３６】
（４）次に、マスク層Ｍ１（図５参照）を用いて酸化膜１２、窒化膜１４および半導体層１０をエッチングする。この工程により、図６に示すようにトレンチ１６が形成される。一方、凹部２１０の上方は、マスク層Ｍ１に覆われているため、凹部２１０の内面は、酸化膜１２および窒化膜１４に覆われたままである。この窒化膜１４は、後の工程で、凹部２１０の内面を覆う絶縁層２１４になる。
【００３７】
（５）次に、トレンチ１６および凹部２１０を埋め込むように、半導体層１０の上方に絶縁層（図示せず）を形成する。ついで、図７に示すように、その後、絶縁層を窒化膜１４が露出するまで、たとえば、ＣＭＰ法によりエッチングする。これにより、絶縁層２２ａ、２４ａ、２０６ａ２１６ａが形成される。このとき、絶縁層としては、複数の絶縁層が積層された膜であってもよい。たとえば、絶縁層として窒化シリコン膜と酸化シリコン膜の積層膜（反射率の異なる材質の積層膜）を用いる場合、凹部２１０の内面に窒化シリコン膜が形成されることとなり、第２認識マーク２００の認識性を向上することができる。
【００３８】
（６）次に、図８に示すように、ストッパの役割を果たしていた窒化膜１４を選択的に除去する。窒化膜１４の除去は、たとえば、熱リン酸を用いたウェットエッチングにより行うことができる。ついで、必要に応じて窒化膜１４の膜厚の分だけ突出することとなる絶縁層を公知のエッチング方法により除去し、半導体層１０の面内の高さを均一にすることができる。以上の工程により、図８に示すように、素子分離絶縁層２２およびオフセット絶縁層２４と、凹部２１０に埋め込まれた絶縁層２１４と絶縁層２１６とが形成される。つまり、この工程により、凹部２１０と、その中に埋め込まれた絶縁層２１４とからなる第２認識マーク２００が形成される。
【００３９】
（７）次に、チップ領域１０Ｃにトランジスタ１００（図１参照）の形成を行う。このトランジスタ１００の形成では、少なくとも一のマスク層を形成する工程で第２認識マーク２００を用いることができる。このように、先の工程で用いられた第１認識マーク（凹部２１０）を、後の工程でも適用することができる。そのため、本実施の形態にかかる半導体装置の製造方法によれば、特に認識マークを形成する工程を増やす必要がない。その結果、工程数を削減でき、製造コストの削減をも図ることができる。以下に、トランジスタ１００の形成方法の一例を説明する。
【００４０】
まず、図９に示すように、低濃度不純物層１１８の形成を行う。この工程では、少なくとも低濃度不純物層１１８の上方に開口を有するマスク層（図示せず）を形成し、その後、所定の導電型の不純物を半導体層１０に導入することで行われる。また、必要に応じて不純物を拡散するための熱処理を施してもよい。なお、この熱処理は、工程（２）で行われる熱処理と比して温度の低下もしくは処理時間の短縮された条件で行われる。
【００４１】
ついで、ゲート絶縁層１１０の形成を行う。ゲート絶縁層１１０の形成では、ゲート絶縁層１１０を形成したい領域に開口を有し、耐熱酸化のためのマスク層（図示せず）を形成する。マスク層をとしては、たとえば、窒化シリコン膜を用いることができる。その後、熱酸化を行うことで、ゲート絶縁層１１０を形成することができる。その後、マスク層は、その材質に応じた公知の除去方法により除去される。
【００４２】
（８）次に、図１に参照されるようにゲート電極１１２を形成する。この工程では、まず、半導体層１０の全面の上方に、導電層（図示せず）を形成する。導電層としては、たとえば、多結晶シリコン層を形成することができる。その後、この導電層をパターニングすることでゲート電極１１２が形成される。ついで、ゲート電極１１２の側方にサイドウォール絶縁層１１４を形成する。サイドウォール絶縁層１１４の形成は、半導体層１０の上方全面に絶縁層（図示せず）を形成し、この絶縁層に異方性のエッチングを施すことで行われる。ついで、ソース／ドレイン領域１１６を形成する。ソース領域／ドレイン領域１１６は、不純物を導入したくない領域をマスク層（図示せず）で覆った後に不純物を導入することで形成される。
【００４３】
以上の工程により、本実施の形態にかかる半導体装置を製造することができる。
【００４４】
本実施の形態にかかる半導体装置の製造方法によれば、素子分離絶縁層２２を形成する前に、ウェル２０の形成が行われる。ウェル２０の形成では、不純物を拡散させるために高温での熱処理が長時間行われることがある。このような熱処理工程が、半導体層１０中の素子分離絶縁層２２に熱ストレスを与えることとなり、結晶欠陥に起因する電流のリークなどが起きることがある。特に、本実施の形態にかかる半導体装置に例示されるように、高電圧駆動用のトランジスタの場合には、耐圧を確保するために深いウェル２０の形成が必要となってくる。深いウェル２０を形成するためには、高温の熱処理を長時間行う必要があり、熱ストレスによる結晶欠陥が起こりやすい。しかし、本実施の形態にかかる半導体装置の製造方法によれば、素子分離絶縁層２２の形成前にウェル２０の形成を行っているため、上記問題を抑制することができる。その結果、信頼性が向上した半導体装置を提供することができる。
【００４５】
また、本変形例にかかる半導体装置を製造する際には、上記の工程（６）で説明した窒化膜１４の除去工程において、エッチング時間をオーバーエッチング条件に設定すればよい。
【００４６】
また、本実施の形態にかかる半導体装置の製造方法では、ＳＴＩ法により素子分離絶縁層２２を形成した場合を説明したが、これに限定されることなく。ＬＯＣＯＳ法またはセミリセスＬＯＣＯＳ法により形成してもよい。
【００４７】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００４８】
【図１】本実施の形態にかかる半導体装置を模式的に示す断面図。
【図２】本変形例にかかる半導体装置を模式的に示す断面図。
【図３】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図４】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図５】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図６】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図７】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図８】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図９】本実施の形態にかかる半導体装置の製造工程を説明する図。
【符号の説明】
【００４９】
１０Ｃ…チップ領域、  １０Ｓ…スクライブ領域、  １０…半導体層、  １２…酸化膜、  １４…窒化膜、  １６…トレンチ、  ２０…ウェル、  ２２…素子分離絶縁層、  ２４…オフセット絶縁層、  ４０…開口、  １００…トランジスタ、  １１０…ゲート絶縁層、  １１２…ゲート電極、  １１４…サイドウォール絶縁層、  １１６…ソース領域／ドレイン領域、  １１８…低濃度不純物層、  ２００…認識マーク（第２認識マーク）、  ２１０…凹部（第１認識マーク）、  ２１２、２１４、２１６…絶縁層、  ２１５…露出面、  ２１７…上面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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