(57)【要約】【課題】  外部端子からメモリセルまでの寄生抵抗を低減し、メモリセルに生じた欠陥を高精度に検査、解析することを容易化する。【解決手段】  行列状に配置された複数のメモリセル６と、行方向に並ぶ複数のメモリセル６に共通に接続されたワード線１０と、列方向に並ぶ複数のメモリセル６に共通に接続されたビット線９と、相補対をなすビット線６の電位差を増幅するセンスアンプ回路３とを、備える。さらに、相補対をなすビット線６に接続された電流供給回路１１と、相補対をなすビット線６とセンスアンプ回路３とを電気的に接続／切断する切断回路５と、所定の相補対をなすビット線６を選択し、該選択した相補対をなすビット線６を同時に外部端子に接続するビット線選択回路７とを、備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルと、
列方向に並ぶ複数の前記メモリセルに共通に接続された複数のワード線と、
行方向に並ぶ複数の前記メモリセルに共通に接続されたそれぞれ相補対をなす複数のビット線と、
それぞれ相補対をなす前記複数のビット線の各電位差を増幅する複数のセンスアンプ回路と、
前記相補対をなす各ビット線に接続され、該各ビット線に電流を供給する複数の電流供給回路と、
前記相補対をなす各ビット線と前記各センスアンプ回路とを電気的に接続／切断する複数の切断回路と、
前記相補対をなすビット線のうち所定のものを選択し、該選択した相補対をなすビット線を、同時に外部端子に接続する複数のビット線選択回路と、を備えた、
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記各電流供給回路から前記各メモリセルに至る信号伝搬経路の有するインピーダンスは、該各メモリセル中の選択トランジスタの動作インピーダンスより小さい、
ことを特徴とする半導体記憶装置。
【請求項３】
行列状に配置された複数のメモリセルと、
列方向に並ぶ複数の前記メモリセルに共通に接続された複数のワード線と、
行方向に並ぶ複数の前記メモリセルに共通に接続されたそれぞれ相補対をなす複数のビット線と、
それぞれ相補対をなす前記複数のビット線の各電位差を増幅する複数のセンスアンプ回路と、
前記相補対をなす各ビット線に接続され、該各ビット線に電圧を供給する複数の電圧供給回路と、
前記相補対をなす各ビット線と前記各センスアンプ回路とを電気的に接続／切断する複数の切断回路と、
前記相補対をなすビット線のうちの所定のものを選択し、該選択した相補対をなすビット線を、同時に外部端子に接続する複数のビット線選択回路と、を備え、
前記各電圧供給回路から前記各メモリセルに至る信号伝搬経路の有するインピーダンスは、該各メモリセル中の選択トランジスタの動作インピーダンスより小さい、
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１または３に記載の半導体記憶装置において、
前記ビット線選択回路は、Ｎｃｈ型ＭＯＳトランジスタと、Ｐｃｈ型ＭＯＳトランジスタからなるＣＭＯＳ型トランスファーゲートで構成される、
ことを特徴とする半導体記憶装置。
【請求項５】
行列状に配置された複数のメモリセルと、
列方向に並ぶ複数の前記メモリセルに共通に接続された複数のワード線と、
行方向に並ぶ複数の前記メモリセルに共通に接続されたそれぞれ相補対をなす複数のビット線と、
相補対をなす前記複数のビット線の各電位差を増幅する複数のセンスアンプ回路と、
前記相補対をなす各ビット線と前記各センスアンプ回路とを電気的に接続／切断する複数の切断回路と、
通常動作時に、前記相補対をなすビット線のうち所定のものを選択し、該選択した相補対をなすビット線を、同時に外部端子に接続する第１のビット線選択回路と、
検査・解析時に、前記相補対をなすビット線のうち所定のものを選択し、該選択した相補対をなすビット線を、同時に外部端子に接続する第２のビット線選択回路とを備え、
前記外部端子から前記各第２のビット線選択回路を介して前記各メモリセルに至る信号伝搬経路の有するインピーダンスは、該各メモリセル中の選択トランジスタの動作インピーダンスより小さい、
ことを特徴とする半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
前記第２のビット線選択回路は、Ｎｃｈ型ＭＯＳトランジスタと、Ｐｃｈ型ＭＯＳトランジスタとからなるＣＭＯＳ型トランスファーゲートで構成される、
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１、３、または５のうちいずれか１項に記載の半導体記憶装置において、
前記メモリセルに対して、前記相補対をなすビット線の各々より、同時にデータを読み書きする、
ことを特徴とする半導体記憶装置。
【請求項８】
請求項７に記載の半導体記憶装置において、
前記メモリセルは、揮発性メモリセルである、
ことを特徴とする半導体記憶装置。
【請求項９】
請求項８に記載の半導体記憶装置において、
前記揮発性メモリセルは、スタティック・ラム（ＳＲＡＭ）である、
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項７に記載の半導体記憶装置において、
前記メモリセルは、不揮発性メモリセルである、
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項１０に記載の半導体記憶装置において、
記不揮発性メモリセルは、強誘電体キャパシタを含む、
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項１１に記載の半導体記憶装置において、
前記強誘電体キャパシタの一方の電極は、前記ビット線を駆動する選択トランジスタのゲートに接続されている、
ことを特徴とする半導体記憶装置。
【請求項１３】
請求項１０に記載の半導体記憶装置において、
前記不揮発性メモリセルは、２つのトランジスタと、２つのレジスタで構成される抵抗変化型メモリ（２Ｔ２Ｒ−ＲＲＡＭ）である、
ことを特徴とする半導体記憶装置。
【請求項１４】
行列状に配置された複数のメモリセルと、
列方向に並ぶ複数の前記メモリセルに共通に接続された複数のワード線と、
行方向に並ぶ複数の前記メモリセルに共通に接続されたそれぞれ相補対をなす複数のビット線と、
それぞれ相補対をなす前記複数のビット線の各電位差を増幅する複数のセンスアンプ回路と、
前記相補対をなす各ビット線に接続され、該各ビット線に電流を供給する複数の電流供給回路と、
前記相補対をなす各ビット線と前記各センスアンプ回路とを電気的に接続／切断する複数の切断回路と、
前記相補対をなすビット線のうち所定のものを選択し、該選択した相補対をなすビット線のうちのいずれか一方を、選択的に外部端子に接続するビット線選択回路と、を備えた、
ことを特徴とする半導体記憶装置。
【請求項１５】
請求項１４に記載の半導体記憶装置において、
前記電流供給回路から前記メモリセルに至る信号伝搬経路の有するインピーダンスは、前記メモリセル中の選択トランジスタの動作インピーダンスより小さい、
ことを特徴とする半導体記憶装置。
【請求項１６】
行列状に配置された複数のメモリセルと、
列方向に並ぶ複数の前記メモリセルに共通に接続された複数のワード線と、
列方向に並ぶ複数の前記メモリセルに共通に接続されたそれぞれ相補対をなす複数のビット線と、
相補対をなす前記複数のビット線の各電位差を増幅する複数のセンスアンプ回路と、
前記相補対をなす各ビット線に接続され、該各ビット線に電圧を供給する複数の電圧供給回路と、
前記相補対をなすビット線と、前記センスアンプ回路とを電気的に接続／切断する切断回路と、
前記相補対をなすビット線のうち所定のものを選択し、前記選択された相補対をなすビット線のうちいずれか一方を、選択的に外部端子に接続するビット線選択回路と、を備え、
前記各電圧供給回路から前記各メモリセルに至る信号伝搬経路の有するインピーダンスは、前記各メモリセル中の選択トランジスタの動作インピーダンスより小さい、
ことを特徴とする半導体記憶装置。
【請求項１７】
請求項１４または１６に記載の半導体記憶装置において、
前記ビット線選択回路は、Ｎｃｈ型ＭＯＳトランジスタと、Ｐｃｈ型ＭＯＳトランジスタからなるＣＭＯＳ型トランスファーゲートで構成される、
ことを特徴とする半導体記憶装置。
【請求項１８】
行列状に配置された複数のメモリセルと、
列方向に並ぶ複数の前記メモリセルに共通に接続された複数のワード線と、
列方向に並ぶ複数の前記メモリセルに共通に接続されたそれぞれ相補対をなす複数のビット線と、
相補対をなす前記複数のビット線の各電位差を増幅する複数のセンスアンプ回路と、
前記相補対をなす各ビット線と前記各センスアンプ回路とを電気的に接続／切断する複数の切断回路と、
通常動作時に、前記相補対をなすビット線のうち所定のものを選択し、該選択した相補対をなすビット線のうちいずれか一方を、選択的に外部端子に接続する第１のビット線選択回路と、
検査・解析時に、前記相補対をなすビット線のうち所定のものを選択し、該選択した相補対をなすビット線のうちいずれか一方を、選択的に外部端子に接続する第２のビット線選択回路とを備え、
前記外部端子から前記各第２のビット線選択回路を介して前記各メモリセルに至る信号伝搬経路の有するインピーダンスは、該各メモリセル中の選択トランジスタの動作インピーダンスより小さい、
ことを特徴とする半導体記憶装置。
【請求項１９】
請求項１８に記載の半導体記憶装置において、
前記第２のビット線選択回路は、Ｎｃｈ型ＭＯＳトランジスタと、Ｐｃｈ型ＭＯＳトランジスタからなるＣＭＯＳ型トランスファーゲートで構成される、
ことを特徴とする半導体記憶装置。
【請求項２０】
請求項１４、１６、または１８のうちいずれか１項に記載の半導体記憶装置において、
前記メモリセルに対して、前記相補対をなすビット線のうちのいずれか一方より、データを読み書きする、
ことを特徴とする半導体記憶装置。
【請求項２１】
請求項１４、１６、または１８のうちいずれか１項に記載の半導体記憶装置において、
前記ビット線選択回路は、選択されたメモリセルが接続された前記相補対をなすビット線のうちいずれか一方を、選択的に外部端子に接続する、
ことを特徴とする半導体記憶装置。
【請求項２２】
請求項１４、１６、または１８のうちいずれか１項に記載の半導体記憶装置において、
前記メモリセルは、不揮発性メモリセルである、
ことを特徴とする半導体記憶装置。
【請求項２３】
請求項２２に記載の半導体記憶装置において、
前記不揮発性メモリセルは、強誘電体キャパシタを含む、
ことを特徴とする半導体記憶装置。
【請求項２４】
請求項２３に記載の半導体記憶装置において、
前記強誘電体キャパシタの一方の電極は、前記ビット線を駆動する選択トランジスタのゲートに接続されている、
ことを特徴とする半導体記憶装置。
【請求項２５】
請求項２２に記載の半導体記憶装置において、
前記不揮発性メモリセルは、強誘電体層でゲート絶縁膜を構成した電界効果トランジスタを有する強誘電体メモリである、
ことを特徴とする半導体記憶装置。
【請求項２６】
請求項２２に記載の半導体記憶装置において、
前記不揮発性メモリセルは、ＥＰＲＯＭである、
ことを特徴とする半導体記憶装置。
【請求項２７】
請求項２２に記載の半導体記憶装置において、
前記不揮発性メモリセルは、フラッシュＥＥＰＲＯＭである、
ことを特徴とする半導体記憶装置。
【請求項２８】
請求項２２に記載の半導体記憶装置において、
前記不揮発性メモリセルは、１つのトランジスタと、１つのレジスタで構成される抵抗変化型メモリ（１Ｔ１Ｒ−ＲＲＡＭ）である、
ことを特徴とする半導体記憶装置。
【請求項２９】
請求項２２に記載の半導体記憶装置において、
前記不揮発性メモリセルは、マスク・ロム（ＭＲＯＭ）である、
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、特に、検査および評価・解析を容易化、かつ、高精度にすることができる半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、さまざまな半導体記憶装置が考案され、半導体プロセスの微細化と相まって、１デバイス当たりの集積度は、増加の一途をたどっている。一方、プロセスの微細化や、仕様システムの低消費電力化のため、動作電源電圧は小さくなる一方であり、半導体記憶装置に記憶される電位レベル・電荷量も、減少している。
【０００３】
このため、従来までは問題とならなかった、極微小な欠陥（リークや、抵抗変動、トランジスタ特性変動）や、寄生的インピーダンスが、半導体記憶装置の歩留、性能、信頼性に、大きな影響を与えるようになってきた。また、極微小な欠陥は、その実態を明確にする解析に非常に膨大な時間を要し、半導体記憶装置の開発や、検査に与える影響が、非常に大きなものとなってきている。
【０００４】
この様な中、様々な解決策を講じた半導体記憶装置が考案され、その代表的なものとして、ダイナミック型メモリセル（ＤＲＡＭ）を用いた半導体記憶装置に関しての従来例が、開示されている（例えば、特許文献１参照）。
【０００５】
図１７は、上記の特許文献１において実施例として記載されている半導体記憶装置の回路例を示す図である。
図１７の構成において、複数のメモリセル６（図１７では６ａ〜６ｄ）がマトリックス状に配置されて構成されるメモリセルアレイ６００と、メモリセル６に接続される複数のワード線１０と、複数のワード線１０（図１７では１０ａ，１０ｂ）から任意のワード線を選択するワード線選択回路８、及び、マトリックス状に配置されたメモリセル６に接続される複数のビット線９（図１７では９ａ〜９ｄ）と、複数のビット線９から任意のビット線を選択するビット線選択回路７、相補対をなす各ビット線に配置されたセンスアンプ回路３、およびイコライズ回路４、さらに、各ビット線９を、メモリセル６と、センスアンプ回路３、イコライズ回路４間で、電気的に接続／切断する切断回路５とから構成され、各ワード線１０は、ワード線選択回路８によって、第１の外部端子１に選択的に接続され、各ビット線９は、ビット線選択回路７によって、第２の外部端子２に選択的に接続されるものである。
【０００６】
図１７に示す従来回路例において、メモリセル６の検査をする際、切断回路５をＯＦＦしてメモリセル６とセンスアンプ回路３とを電気的に切断した後、ワード線選択回路８によってワード線１０から任意の１本のワード線が、ビット線選択回路７によってビット線９から任意の１本もしくは１対のビット線が、それぞれ選択され、外部端子１から任意の電圧が前記選択された任意のワード線に、外部端子２から任意の電圧が前記選択された任意のビット線に、それぞれ供給される。
【０００７】
この様に、外部から任意の電位を与えた状態で、メモリセル６、ワード線１０、ビット線９の状態を確認することで、解析の高精度化を行うことができるものを提案している。
【０００８】
この従来回路例においては、その検査時の動作においてワード線１０に流れる電流としては、選択されたワード線の電位が変位する際、ワード線の有する寄生容量を充放電するために必要な電荷が過渡電流となって生じる以外には、電流は流れない。そのため、上記したように外部端子１に電圧を与えるようにすれば、何らかの欠陥によりワード線にリークが生じ得る場合には、定常的に該リーク電流を観測することができ、選択されたワード線に欠陥があることが判明する。
【０００９】
同様に、ビット線に生じた欠陥を検出する場合も、全てのワード線を非選択にし、ビット線選択回路によって任意のビット線を選択し、外部端子２から選択ビット線に任意の電圧を与えることで、選択ビット線のリーク電流状態を観測することができ、ビット線の欠陥の有無を判断することができる。
【特許文献１】特開平１０−１９９２９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、メモリセルが、能動型メモリセル（スタティックＲＡＭ、マスクＲＯＭ、ＥＥＰＲＯＭ、一部の強誘電体ＲＡＭなど）の場合においては、メモリセル内部に欠陥が生じた場合、従来例の構成では、欠陥程度や欠陥個所の絞込みが困難であり、目的である解析の高精度化を実現することはできない。以下に、その理由について詳細に説明する。
【００１１】
図１８は、図１７のメモリセルにＳＲＡＭメモリセルを用いた場合の従来回路例の構成を示す。ここで、外部端子１、ワード線選択回路８、センスアンプ回路３、イコライズ回路４は、それらの動作は、前述の従来回路例の動作と同様のものであるため、その説明を省略する。
【００１２】
図１８の従来回路例における動作の課題を、説明するための等価回路図が、図１９、図２０である。図１９は、ＳＲＡＭメモリセル６が論理０を保持した状態の等価回路図、図２０は、ＳＲＡＭメモリセル６が論理１を保持した状態の等価回路図である。
【００１３】
図１９において、抵抗Ｒ２ａ／Ｒ２ｂは外部端子２ａ／２ｂからビット線選択回路７に至る配線抵抗、抵抗Ｒ７ａ／Ｒ７ｂはビット線選択回路７にてビット線９ａ／９ｂを選択する選択スイッチのオン抵抗、抵抗Ｒ９ａ／Ｒ９ｂはビット線９ａ／９ｂの配線抵抗、メモリセル６における抵抗ＲＴ６ａ／ＲＴ６ｂはビット線９ａ／９ｂに接続される選択トランジスタのオン抵抗、抵抗ＲＤ６ａ／ＲＬ６ｂはメモリセル６が論理０を保持した状態で、それぞれオンとなるトランジスタのオン抵抗である。
【００１４】
この等価回路において、外部端子２ａに、任意の電圧Ｖａを印加した場合、抵抗Ｒ２ａ→抵抗Ｒ７ａ→抵抗Ｒ９ａ→抵抗ＲＴ６ａ→抵抗ＲＤ６ａに電流が流れる。ここで、ビット線選択回路７における選択トランジスタサイズは、大きすぎると、メモリセルからのデータ読み出し動作時に誤動作が生じ、小さすぎると、書き込み動作時に誤動作が生じるため、メモリセルの安定動作のためには、最適サイズが必要である。
【００１５】
また、外部端子２ａ〜ビット線選択回路７までの配線の長さは、数ｍｍに及ぶ場合が多いため、配線抵抗Ｒ２ａは大きくなり、結果として、
抵抗Ｒ９ａ＋抵抗Ｒ７ａ＋抵抗Ｒ２ａ≫抵抗ＲＤ６ａ＋抵抗ＲＴ６ａ
となる。この時、メモリセル６に欠陥が存在し、トランジスタＴ６ａ、或いはトランジスタＤ６ａの特性変動が生じ、抵抗ＲＴ６ａやＲＤ６ａが変化したとしても、これらが、前記の電流経路全体のインピーダンスに与える影響は少なく、結果として、精度の高い検査や、欠陥検出が実現できなくなる。
【００１６】
同様に、外部端子２ｂに任意の電圧Ｖｂを印加する場合、抵抗ＲＬ６ｂ→抵抗ＲＴ６ｂ→抵抗Ｒ９ｂ→抵抗Ｒ７ｂ→抵抗Ｒ２ｂに電流が流れる。この場合も、前記外部端子２ａに任意の電圧Ｖａを印加する場合と同様に、
抵抗Ｒ９ｂ＋抵抗Ｒ７ｂ＋抵抗Ｒ２ｂ≫ＲＬ６ｂ＋抵抗ＲＴ６ｂ
となり、メモリセル６中のトランジスタＴ６ｂや、Ｌ６ｂの特性変動が生じ、抵抗ＲＴ６ｂやＲＬ６ｂが変化したとしても、これらが前記の電流経路のインピーダンスに与える影響が少なくなり、結果として、精度の高い検査や欠陥検出が実現できなくなる。
【００１７】
なお、メモリセルはＳＲＡＭに限るものではなく、メモリセルが能動素子型のメモリセルで、欠陥により電流パスが発生した場合は、上記と同様である。
図２０に示すＳＲＡＭメモリセル６が、論理１を保持した状態においても、上記の課題は同様に発生する。
【００１８】
また、メモリセルがＳＲＡＭの場合においては、正常な場合の書き込みレベル（０→１、１→０のスイッチングレベル）は、１／２ＶＤＤ、もしくはその近傍電圧であるが、メモリセル６のいずれかのトランジスタ特性が変動し、メモリセルの書き込みレベルに異常が生じる場合がある。
【００１９】
この場合、従来回路例の構成では、抵抗Ｒ９ａ＋抵抗Ｒ７ａ＋抵抗Ｒ２ａ≫ＲＤ６ａ＋抵抗ＲＴ６ａであるため、メモリセル６と、ビット線９ａの接続点Ａの電位が、１／２ＶＤＤ以下になることは無く、メモリセル９の状態を書き換えられず、メモリセル６の書き込みレベルを検査し、異常の有無を判別することは困難となる。
【００２０】
以上のように、従来構成の半導体記憶装置では、外部端子からメモリセルに至る寄生抵抗が大きく、メモリセルに生じた欠陥を、高精度に検査・解析するための欠陥個所の絞込みや、欠陥程度の把握が困難であった。
【００２１】
本発明は、上記課題を解決するためになされたもので、外部端子からメモリセルまでの寄生抵抗を低減し、メモリセルに生じた欠陥を、高精度に、かつ容易に、検査、解析することのできる半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【００２２】
上記課題を解決するために、本発明の請求項１による半導体記憶装置は、行列状に配置された複数のメモリセルと、列方向に並ぶ複数の前記メモリセルに共通に接続された複数のワード線と、行方向に並ぶ複数の前記メモリセルに共通に接続されたそれぞれ相補対をなす複数のビット線と、それぞれ相補対をなす前記複数のビット線の各電位差を増幅する複数のセンスアンプ回路と、前記相補対をなす各ビット線に接続され、該各ビット線に電流を供給する複数の電流供給回路と、前記相補対をなす各ビット線と前記各センスアンプ回路とを電気的に接続／切断する複数の切断回路と、前記相補対をなすビット線のうち所定のものを選択し、該選択した相補対をなすビット線を、同時に外部端子に接続する複数のビット線選択回路と、を備えたものである。
【００２３】
また、本発明の請求項２による半導体記憶装置は、請求項１に記載の半導体記憶装置において、前記各電流供給回路から前記各メモリセルに至る信号伝搬経路の有するインピーダンスは、該各メモリセル中の選択トランジスタの動作インピーダンスより小さい、ものである。
【００２４】
また、本発明の請求項３による半導体記憶装置は、行列状に配置された複数のメモリセルと、列方向に並ぶ複数の前記メモリセルに共通に接続された複数のワード線と、行方向に並ぶ複数の前記メモリセルに共通に接続されたそれぞれ相補対をなす複数のビット線と、それぞれ相補対をなす前記複数のビット線の各電位差を増幅する複数のセンスアンプ回路と、前記相補対をなす各ビット線に接続され、該各ビット線に電圧を供給する複数の電圧供給回路と、前記相補対をなす各ビット線と前記各センスアンプ回路とを電気的に接続／切断する複数の切断回路と、前記相補対をなすビット線のうちの所定のものを選択し、該選択した相補対をなすビット線を、同時に外部端子に接続する複数のビット線選択回路と、を備え、前記各電圧供給回路から前記各メモリセルに至る信号伝搬経路の有するインピーダンスは、該各メモリセル中の選択トランジスタの動作インピーダンスより小さい、ものである。
【００２５】
また、本発明の請求項４による半導体記憶装置は、請求項１または３に記載の半導体記憶装置において、前記ビット線選択回路は、Ｎｃｈ型ＭＯＳトランジスタと、Ｐｃｈ型ＭＯＳトランジスタからなるＣＭＯＳ型トランスファーゲートで構成される、ものである。
【００２６】
また、本発明の請求項５による半導体記憶装置は、行列状に配置された複数のメモリセルと、列方向に並ぶ複数の前記メモリセルに共通に接続された複数のワード線と、行方向に並ぶ複数の前記メモリセルに共通に接続されたそれぞれ相補対をなす複数のビット線と、相補対をなす前記複数のビット線の各電位差を増幅する複数のセンスアンプ回路と、前記相補対をなす各ビット線と前記各センスアンプ回路とを電気的に接続／切断する複数の切断回路と、通常動作時に、前記相補対をなすビット線のうち所定のものを選択し、該選択した相補対をなすビット線を、同時に外部端子に接続する第１のビット線選択回路と、検査・解析時に、前記相補対をなすビット線のうち所定のものを選択し、該選択した相補対をなすビット線を、同時に外部端子に接続する第２のビット線選択回路とを備え、前記外部端子から前記各第２のビット線選択回路を介して前記各メモリセルに至る信号伝搬経路の有するインピーダンスは、該各メモリセル中の選択トランジスタの動作インピーダンスより小さい、ものである。
【００２７】
また、本発明の請求項６による半導体記憶装置は、請求項５に記載の半導体記憶装置において、前記第２のビット線選択回路は、Ｎｃｈ型ＭＯＳトランジスタと、Ｐｃｈ型ＭＯＳトランジスタとからなるＣＭＯＳ型トランスファーゲートで構成される、ものである。
【００２８】
また、本発明の請求項７による半導体記憶装置は、請求項１、３、または５のうちいずれか１項に記載の半導体記憶装置において、前記メモリセルに対して、前記相補対をなすビット線の各々より、同時にデータを読み書きする、ものである。
【００２９】
また、本発明の請求項８による半導体記憶装置は、請求項７に記載の半導体記憶装置において、前記メモリセルは、揮発性メモリセルである、ことを特徴とする。
【００３０】
また、本発明の請求項９による半導体記憶装置は、請求項８に記載の半導体記憶装置において、前記揮発性メモリセルは、スタティック・ラム（ＳＲＡＭ）である、ことを特徴とする。
【００３１】
また、本発明の請求項１０による半導体記憶装置は、請求項７に記載の半導体記憶装置において、前記メモリセルは、不揮発性メモリセルである、ことを特徴とする。
【００３２】
また、本発明の請求項１１による半導体記憶装置は、請求項１０に記載の半導体記憶装置において、前記不揮発性メモリセルは、強誘電体キャパシタを含む、ものである。
【００３３】
また、本発明の請求項１２による半導体記憶装置は、請求項１１に記載の半導体記憶装置において、前記強誘電体キャパシタの一方の電極は、前記ビット線を駆動する選択トランジスタのゲートに接続されている、ものである。
【００３４】
また、本発明の請求項１３による半導体記憶装置は、請求項１０に記載の半導体記憶装置において、前記不揮発性メモリセルは、２つのトランジスタと、２つのレジスタで構成される抵抗変化型メモリ（２Ｔ２Ｒ−ＲＲＡＭ）である、ことを特徴とする。
【００３５】
また、本発明の請求項１４による半導体記憶装置は、行列状に配置された複数のメモリセルと、列方向に並ぶ複数の前記メモリセルに共通に接続された複数のワード線と、行方向に並ぶ複数の前記メモリセルに共通に接続されたそれぞれ相補対をなす複数のビット線と、相補対をなす前記複数のビット線の各電位差を増幅する複数のセンスアンプ回路と、前記相補対をなす各ビット線に接続され、該各ビット線に電流を供給する複数の電流供給回路と、前記相補対をなす各ビット線と前記各センスアンプ回路とを電気的に接続／切断する複数の切断回路と、前記相補対をなすビット線のうち所定のものを選択し、該選択した相補対をなすビット線のうちのいずれか一方を、選択的に外部端子に接続するビット線選択回路と、を備えた、ものである。
【００３６】
また、本発明の請求項１５による半導体記憶装置は、請求項１４に記載の半導体記憶装置において、前記電流供給回路から前記メモリセルに至る信号伝搬経路の有するインピーダンスは、前記メモリセル中の選択トランジスタの動作インピーダンスより小さい、ものである。
【００３７】
また、本発明の請求項１６による半導体記憶装置は、行列状に配置された複数のメモリセルと、列方向に並ぶ複数の前記メモリセルに共通に接続された複数のワード線と、列方向に並ぶ複数の前記メモリセルに共通に接続されたそれぞれ相補対をなす複数のビット線と、相補対をなす前記複数のビット線の各電位差を増幅する複数のセンスアンプ回路と、前記相補対をなす各ビット線に接続され、該各ビット線に電圧を供給する複数の電圧供給回路と、前記相補対をなすビット線と、前記センスアンプ回路とを電気的に接続／切断する切断回路と、前記相補対をなすビット線のうち所定のものを選択し、前記選択された相補対をなすビット線のうちいずれか一方を、選択的に外部端子に接続するビット線選択回路と、を備え、前記各電圧供給回路から前記各メモリセルに至る信号伝搬経路の有するインピーダンスは、前記各メモリセル中の選択トランジスタの動作インピーダンスより小さい、ものである。
【００３８】
また、本発明の請求項１７による半導体記憶装置は、請求項１４または１６に記載の半導体記憶装置において、前記ビット線選択回路は、Ｎｃｈ型ＭＯＳトランジスタと、Ｐｃｈ型ＭＯＳトランジスタからなるＣＭＯＳ型トランスファーゲートで構成される、ものである。
【００３９】
また、本発明の請求項１８による半導体記憶装置は、行列状に配置された複数のメモリセルと、列方向に並ぶ複数の前記メモリセルに共通に接続された複数のワード線と、列方向に並ぶ複数の前記メモリセルに共通に接続されたそれぞれ相補対をなす複数のビット線と、相補対をなす前記複数のビット線の各電位差を増幅する複数のセンスアンプ回路と、前記相補対をなす各ビット線と前記各センスアンプ回路とを電気的に接続／切断する複数の切断回路と、通常動作時に、前記相補対をなすビット線のうち所定のものを選択し、該選択した相補対をなすビット線のうちいずれか一方を、選択的に外部端子に接続する第１のビット線選択回路と、検査・解析時に、前記相補対をなすビット線のうち所定のものを選択し、該選択した相補対をなすビット線のうちいずれか一方を、選択的に外部端子に接続する第２のビット線選択回路とを備え、前記外部端子から前記各第２のビット線選択回路を介して前記各メモリセルに至る信号伝搬経路の有するインピーダンスは、該各メモリセル中の選択トランジスタの動作インピーダンスより小さい、ものである。
【００４０】
また、本発明の請求項１９による半導体記憶装置は、請求項１８に記載の半導体記憶装置において、前記第２のビット線選択回路は、Ｎｃｈ型ＭＯＳトランジスタと、Ｐｃｈ型ＭＯＳトランジスタからなるＣＭＯＳ型トランスファーゲートで構成される、ものである。
【００４１】
また、本発明の請求項２０による半導体記憶装置は、請求項１４、１６、または１８のうちいずれか１項に記載の半導体記憶装置において、前記メモリセルに対して、前記相補対をなすビット線のうちのいずれか一方より、データを読み書きする、ものである。
【００４２】
また、本発明の請求項２１による半導体記憶装置は、請求項１４、１６、または１８のうちいずれか１項に記載の半導体記憶装置において、前記ビット線選択回路は、選択されたメモリセルが接続された前記相補対をなすビット線のうちいずれか一方を、選択的に外部端子に接続する、ものである。
【００４３】
また、本発明の請求項２２による半導体記憶装置は、請求項１４、１６、または１８のうちいずれか１項に記載の半導体記憶装置において、前記メモリセルは、不揮発性メモリセルである、ことを特徴とする。
【００４４】
また、本発明の請求項２３による半導体記憶装置は、請求項２２に記載の半導体記憶装置において、前記不揮発性メモリセルは、強誘電体キャパシタを含む、ものである。
【００４５】
また、本発明の請求項２４による半導体記憶装置は、請求項２３に記載の半導体記憶装置において、前記強誘電体キャパシタの一方の電極は、前記ビット線を駆動する選択トランジスタのゲートに接続されている、ものである。
【００４６】
また、本発明の請求項２５による半導体記憶装置は、請求項２２に記載の半導体記憶装置において、前記不揮発性メモリセルは、強誘電体層でゲート絶縁膜を構成した電界効果トランジスタを有する強誘電体メモリである、ことを特徴とする。
【００４７】
また、本発明の請求項２６による半導体記憶装置は、請求項２２に記載の半導体記憶装置において、前記不揮発性メモリセルは、ＥＰＲＯＭである、ことを特徴とする。
【００４８】
また、本発明の請求項２７による半導体記憶装置は、請求項２２に記載の半導体記憶装置において、前記不揮発性メモリセルは、フラッシュＥＥＰＲＯＭである、ことを特徴とする。
【００４９】
また、本発明の請求項２８による半導体記憶装置は、請求項２２に記載の半導体記憶装置において、前記不揮発性メモリセルは、１つのトランジスタと、１つのレジスタで構成される抵抗変化型メモリ（１Ｔ１Ｒ−ＲＲＡＭ）である、ことを特徴とする。
【００５０】
また、本発明の請求項２９による半導体記憶装置は、請求項２２に記載の半導体記憶装置において、前記不揮発性メモリセルは、マスク・ロム（ＭＲＯＭ）である、ことを特徴とする。
【発明の効果】
【００５１】
本発明の半導体記憶装置によれば、ビット線上に、電流供給回路、電圧供給回路、または第２のビット線選択回路を備えることで、メモリセルの極微小な欠陥を精度良く検出でき、高精度の検査や、解析を容易に実施可能となる。
【発明を実施するための最良の形態】
【００５２】
（実施の形態１）
本発明の実施の形態１は、請求項１，２、及び請求項７，８，９に対応するものである。
本発明の実施の形態１による半導体記憶装置について、図１、図２、図３を用いて説明する。
図１は、本発明の実施の形態１による半導体記憶装置の回路構成を示す図であり、図２は、図１に示される半導体記憶装置におけるビット線選択回路の回路構成を示す図、図３は、図１の半導体記憶装置の等価回路を示す図である。
【００５３】
図１に示す本実施の形態１の半導体記憶装置は、メモリセル６０〜６２に、スタティック・ラム（ＳＲＡＭ）メモリセルを、用いたものである。図１において、複数のメモリセルがマトリックス状に配置されてメモリセルアレイ６００を構成しており、該各メモリセルは、その各行ごとに相補対を成すビット線（相補ビット線）９（図１では９ａ０／９ｂ０、９ａ１／９ｂ１、９ａ２／９ｂ２）に接続されており、また各列ごとにワード線１０（図１では１０ａ）に接続されている。各ビット線９ａ０／９ｂ０、９ａ１／９ｂ１、９ａ２／９ｂ２の一端は、切断回路５を介してセンスアンプ回路３に接続され、そのもう一端は、ビット線選択回路７に接続される。また、各ビット線上には電流供給回路１１が接続され、電流供給回路１１は任意の電流をビット線に供給することが可能である。
【００５４】
上記ビット線選択回路７のうち、相補対をなすビット線９の１対に接続される回路の構成例を、図２に示す。図２において、第１のＮＭＯＳトランジスタＴ７ａｎと第１のＰＭＯＳトランジスタＴ７ａｐからなる第１のＣＭＯＳトランスファーゲートが、対をなすビット線の一方のビット線９ａに接続され、第２のＮＭＯＳトランジスタＴ７ｂｎと第２のＰＭＯＳトランジスタＴ７ｂｐからなる第２のＣＭＯＳトランスファーゲートが、対をなすビット線のもう一方のビット線９ｂに接続され、選択信号Ｓ０によって前記ＣＭＯＳトランスファーゲートを構成する４個のトランジスタは、同時にオン／オフ制御される。
【００５５】
上記図１、及び図２に示す本実施の形態１の半導体記憶装置において、メモリセル６０に論理０を記憶させた場合の等価回路図を、図３に、さらに、図３の等価回路図において、ビット線９ａに接続された電流供給回路１１ａからビット線９ａに電流を印加する場合の、ビット線９ａとメモリセル６０との接続点Ａの電位変動を、図４に示す。
【００５６】
ここで、図１９を用いて説明したのと同様に、抵抗Ｒ２ａ／Ｒ２ｂは外部端子２ａ／２ｂからビット線選択回路７に至る配線抵抗を、抵抗Ｒ７ａ／Ｒ７ｂはビット線選択回路７にてビット線９ａ／９ｂを選択する選択スイッチのオン抵抗を、抵抗Ｒ９ａ／Ｒ９ｂはビット線９ａ／９ｂの配線抵抗を、メモリセル６０における抵抗ＲＴ６ａ／ＲＴ６ｂはビット線９ａ／９ｂに接続される選択トランジスタのオン抵抗を、抵抗ＲＤ６ａ／ＲＬ６ｂはメモリセル６０が論理０を保持した状態でオンとなるトランジスタのオン抵抗を、それぞれ示すものとする。
【００５７】
次に、動作について説明する。
本実施の形態１による半導体記憶装置において、メモリセル６０の検査をする際には、切断回路５をＯＦＦしてメモリセル６０とセンスアンプ回路３とを電気的に切断した後、ワード線選択回路８によってワード線１０から任意の１本のワード線を選択し、ビット線選択回路７によってビット線９から任意の１本あるいは１対のビット線を選択し、電流供給回路１１より前記選択された任意の１本あるいは１対のビット線に電流を供給する。そして、このときの外部端子２ａでの電圧をモニターすると、一般に、電圧モニター機器は、入力インピーダンスが非常に高くほとんど電流を流し込まないため、抵抗Ｒ９ａ−抵抗Ｒ７ａ−抵抗Ｒ２ａに流れる電流はほぼ無視でき、前記電流供給回路１１ａから供給された電流はほとんど全てがメモリセル６０の抵抗ＲＴ６ａ−抵抗ＲＤ６ａに流し込まれるものであり、したがって、上記外部端子２ａでモニターした電圧は、各メモリセル６０とビット線９ａとの接続点Ａの電圧をそのまま検出したものとなり、該接続点Ａの電圧を、非常に精度良く測定することができる。
【００５８】
ここで、もし、メモリセル６０内において接地側に対するリークが存在する、あるいはトランジスタの耐圧低下が生じている場合、接続点Ａの電圧は、図４に示すように、正常な電圧に対し低い電圧を示す。また、メモリセル６０内において電源側に対するリークやトランジスタ能力低下、あるいはコンタクトや配線抵抗の上昇が存在する場合は、接続点Ａの電圧は、図４に示すように、正常な電圧に対し高い電圧を示す。
【００５９】
このように、本実施の形態１では、ビット線９ａ，９ｂに接続された電流供給回路１１ａ，１１ｂからビット線９ａ，９ｂに電流を印加し、そのときのビット線９ａ，９ｂとメモリセル６０との接続点Ａ、Ｂの電位を、外部端子２ａ，２ｂにおいて測定するものであり、これにより、該各メモリセル内の状態をそのまま反映する接続点Ａ、Ｂの電圧を検出して、該メモリセル内での異常の有無を確認することができ、欠陥箇所の絞込みを行うことができる。また、該測定した電圧と正常時電圧との差の大きさから、異常の程度をも判別することができ、高精度な検査・解析を行うことが可能となる。
【００６０】
ここで、同じビット線９ａ上には、複数のメモリセルが接続されており、電流供給回路１１ａから各メモリセルまでの距離が異なることから、電流供給回路１１ａから選択ビットまでのビット線抵抗Ｒ１１ａは、選択されるメモリセルによって異なる抵抗値を示す。しかし、本実施の形態１におけるように、ビット線９ａには電流が印加され、電流供給回路１１ａからメモリセルに至る信号伝搬経路の有するインピーダンスが前記選択されたメモリセル中の選択トランジスタの動作インピーダンスより小さいものである場合には、選択されたメモリセルに流れ込む電流は、ビット線抵抗Ｒ１１ａに依存することなく、ほぼ一様となり、より高精度な検査・解析を行うことが可能である。
【００６１】
以上のような、本実施の形態１による半導体記憶装置によれば、前記相補対をなすビット線に接続された電流供給回路と、前記相補対をなすビット線のうち所定のものを選択し、該選択した相補対をなすビット線を同時に外部端子に接続するビット線選択回路とを備え、電流供給回路より選択されたビットに電流を供給し、ビット線と各メモリセルとの接続点の電圧を外部端子にて測定するようにしたので、上記ビット線と各メモリセルとの接続点の電圧を高精度に測定できる結果、各メモリセル内での異常の有無を確実に確認できて、欠陥箇所の絞込みを行うことができ、さらにはその異常の程度をも判断することができ、高精度な検査・解析を行うことが可能となる。
【００６２】
（実施の形態２）
本発明の実施の形態２は、請求項３、及び請求項７，８，９に対応するものである。
【００６３】
上記実施の形態１では、電流供給回路１１ａを、ビット線に接続しており、これにより、ビット線抵抗Ｒ１１ａによる誤差を解消するようにしている。
【００６４】
しかるに、ビット線の長さが短く、全てのメモリセルの各々に対するビット線抵抗Ｒ１１ａが、メモリセルのオン抵抗ＲＴ６ａ＋ＲＤ６ａより、十分に小さな抵抗値である場合、すなわち、
Ｒ１１ａ≪ＲＴ６ａ＋ＲＤ６ａ
である半導体記憶装置では、ビット線抵抗Ｒ１１ａでの電圧降下は、これを無視することができる。
【００６５】
この点を考慮し、本実施の形態２による半導体記憶装置は、実施の形態１における、図１〜図３に示す電流供給回路１１／１１ａ／１１ｂを、図５に示すように、電圧供給回路１２としたものである。
【００６６】
すなわち、本実施の形態２による半導体記憶装置は、上記実施の形態１のように、ビット線の長さが短く、全てのメモリセルに対するビット線抵抗が、メモリセルのオン抵抗より十分に小さな抵抗値であるような半導体記憶装置において、電流供給回路１１／１１ａ／１１ｂを、図５に示すように、電圧供給回路１２に置き替えたものである。この図５に示す実施の形態２の装置の動作は、図１〜図３に示した実施の形態１のそれと同等であるため、説明は省略する。
【００６７】
ここで、ＳＲＡＭメモリセルにおいてはＲＤ６ａ≪ＲＴ６ａであることが一般的であるが、図５に示す半導体記憶装置２が、ＳＲＡＭメモリセルを用いたものである場合は、上記ＲＤ６ａ≪ＲＴ６ａに加えて、さらにＲ１１ａ≪ＲＴ６ａである場合に、かかる構成とした本実施の形態２において、上記実施の形態１と同様の効果を得ることが可能となる。
【００６８】
このように、本実施の形態２による半導体記憶装置は、実施の形態１の半導体記憶装置における電流供給回路を、電圧供給回路としたものであり、実施の形態１におけると同等に、各メモリセル内の異常の有無を確認できて欠陥箇所の特定ができ、さらに、正常時電圧との差の大きさからその異常の程度の判断をも行うことができ、高精度な検査・解析を行うことが可能となる。
【００６９】
（実施の形態３）
本発明の実施の形態３は、請求項５、及び請求項７，８，９に、対応するものである。
【００７０】
上記で説明した従来例の構成では、“外部端子２ａ／２ｂ〜ビット線選択回路〜メモリセルに至る配線抵抗＋ビット線選択スイッチのオン抵抗”が課題であった。しかし、チップサイズやメモリ容量の小さな半導体記憶装置では、“外部端子２ａ／２ｂ〜ビット線選択回路〜メモリセルに至る配線抵抗＋ビット線選択スイッチのオン抵抗”のうち、“外部端子２ａ／２ｂ〜ビット線選択回路の配線抵抗”と“ビット線選択回路〜メモリセルの配線抵抗”のトータルが、“メモリセルのオン抵抗ＲＴ６ａ”より小さい場合がある。
【００７１】
本発明の実施の形態３による半導体記憶装置は、このように、実施の形態１の半導体記憶装置が、“外部端子２ａ／２ｂ〜ビット線選択回路〜メモリセルに至る配線抵抗＋ビット線選択スイッチのオン抵抗”のうち、“外部端子２ａ／２ｂ〜ビット線選択回路の配線抵抗”と“ビット線選択回路〜メモリセルの配線抵抗”のトータルが、“メモリセルのオン抵抗ＲＴ６ａ”より小さいものである場合において、図６に示すように、電流供給回路１１を除去するとともに、各相補対をなすビット線９上に、第１のビット線選択回路７１に加えて、第２のビット線選択回路７２を設け、メモリセルへの通常の読み書き時には、第１のビット線選択回路７１を動作させ、メモリセルの高精度の検査・解析時には、第２のビット線選択回路７２を動作させる構成をとるようにし、かつ、第２のビット線選択回路７２における選択スイッチを構成するトランジスタのサイズを、該選択スイッチのオン抵抗Ｒ７２ａ／Ｒ７２ｂが、Ｒ７２ａ≪ＲＴ６ａ、Ｒ７２ｂ≪ＲＴ６ａとなるように、設定するようにしたものである。
【００７２】
ここで、第２のビット線選択回路７２は、Ｎｃｈ型ＭＯＳトランジスタと、Ｐｃｈ型ＭＯＳトランジスタとからなるＣＭＯＳ型トランスファーゲートで構成されている。
【００７３】
以下、本実施の形態３の動作について説明する。
本実施の形態３による半導体記憶装置において、メモリセル６０の検査をする際には、切断回路５をＯＦＦしてメモリセル６０とセンスアンプ回路３とを電気的に切断した後、ワード線選択回路８によってワード線１０から任意の１本のワード線を選択し、第２のビット線選択回路７２によってビット線９から任意の１本あるいは１対のビット線を選択する。このように、この検査・解析時には、ビット線選択回路が、通常動作時に動作する第１のビット選択回路７１より、第２のビット線選択回路７２に切り替えられ、これにより、外部端子２ａ，２ｂに印加される電圧は、該第２のビット線選択回路７２を介してビット線９ａおよび反転ビット線９ｂに供給され、この際、上記第２のビット線選択回路７２における選択スイッチを構成するトランジスタのサイズは、該選択スイッチのオン抵抗Ｒ７２ａ／Ｒ７２ｂが、Ｒ７２ａ≪ＲＴ６ａ、Ｒ７２ｂ≪ＲＴ６ａとなるように設定されているため、上記外部端子２ａ，２ｂに印加された電圧による電流は、該第２のビット線選択回路７２における選択スイッチのオン抵抗は無視されて、ほとんど選択されたメモリセルに流れ込み、このときのビット線とメモリセルとの接続点Ａ、反転ビット線とメモリセルとの接続点Ｂでの電位が、上記外部端子２ａ，２ｂで検出される。そして、このようにして外部端子２ａ，２ｂで検出される接続点Ａ、接続点Ｂでの電位は、上記実施の形態１，２におけると同様に、各メモリセルの内部の状態そのものに依存したものとなり、その結果、欠陥箇所を特定することができる。かつ、本実施の形態３においても、外部端子２ａ，２ｂで検出した上記接続点Ａ、接続点Ｂの電位の、正常時での電圧との差の大きさから、その異常の程度をも判断することができ、高精度な検査・解析を行うことが可能となる。しかも、上記の構成により、通常の読み書き動作を行う通常の読み書きバスをそのまま用いて、高精度の所望の検査・解析効果を得ることが出来る。
【００７４】
このように、本実施の形態３による半導体記憶装置によれば、メモリセルへの通常の読み書き時にビット線を選択する第１のビット線選択回路７１に加えて、メモリセルの高精度の検査・解析時にビット線を選択する第２のビット線選択回路７２を設け、かつ、第２のビット選択回路の選択スイッチを構成するトランジスタサイズを適切に設定する等により、外部端子から第２のビット線選択回路を介してメモリセルに至る信号伝搬経路の有するインピーダンスをメモリセル中の選択トランジスタの動作インピーダンスより小さいものとしたので、通常の読み書きバスをそのまま用いて、欠陥箇所の判定、及び異常の程度の判定を達成でき、より高精度な検査・解析を行うことができるものを得られる効果がある。
【００７５】
（実施の形態４）
本発明の実施の形態４は、請求項１，２、および請求項１０，１１，１２に対応するものである。
本発明の実施の形態４による半導体記憶装置について、図７、図８、図９を用いて説明する。
【００７６】
図７は、本発明の実施の形態４による半導体記憶装置の回路構成を示す図であり、図８は、図７の半導体記憶装置のメモリセルの読み出し動作における選択トランジスタのゲート電位と、ドレイン電流とを示す図、図９は、図７の半導体記憶装置の等価回路を示す図である。
【００７７】
図７に示される本実施の形態４の半導体記憶装置は、メモリセル６５，６６，６７に、“特開２００２−３５８７７６”に示される、強誘電体キャパシタの一方の電極をビット線を駆動する選択トランジスタのゲートに接続した構成の強誘電体メモリセルを、用いたものである。図７において、複数のメモリセルがマトリックス状に配置されてメモリセルアレイ６００を構成しており、該各メモリセル６５，６６，６７は、その各行ごとに相補対を成すビット線（相補ビット線）９（図７では９ａ０／９ｂ０、９ａ１／９ｂ１、９ａ２／９ｂ２）に接続されており、また各列ごとにワード線１０（図７では１０ａ）に接続されている。センスアンプ回路３、電流供給回路１１の構成は、上記実施の形態１におけると同様である。
【００７８】
ビット線選択回路７のうち、１対の相補対をなすビット線９（９ａ０，９ｂ０）に接続されるメモリセルに対する読み出し動作を、図８に示す。図８の動作例では、あらかじめ、信号ＳＴ０〜２、ＮＳＴ０〜２、ＳＥＴ、ＷＬ０について、所定の制御をすることにより、強誘電体メモリセルを構成する強誘電体キャパシタＣ６ａに“Ｈ”、強誘電体キャパシタＣ６ｂに“Ｌ”、の相補のデータが書き込まれている。ここで、データ書き込みの制御方法は、周知の方法であるため説明を省略する。
【００７９】
図８の上方に、強誘電体キャパシタに対しアクセスを行う際の、ワード線１０ａに電圧ＶＷＬが印加された時の強誘電体キャパシタＣ６ａ，Ｃ６ｂからの電荷の読出し状況と、各アクセストランジスタＴ６ａ，Ｔ６ｂのゲート電位との関係を示し、図８の下方に、各選択トランジスタのゲート電圧−ドレイン電流の関係を示す。
【００８０】
誘電体キャパシタＣ６ａにはあらかじめ“Ｈ”のデータが書き込まれており、強誘電体キャパシタの一方の電極につながるワード線１０ａを“Ｌ”→“Ｈ”に遷移すると、強誘電体キャパシタＣ６ａのもう一方の電極は、図８の上方の状態Ｃ１→Ｄ１に推移する。
【００８１】
同様に、強誘電体キャパシタＣ６ｂにはあらかじめ“Ｌ”のデータが書き込まれており、強誘電体キャパシタの一方の電極につながるワード線１０ａを“Ｌ”→“Ｈ”に遷移すると、強誘電体キャパシタＣ６ｂのもう一方の電極は、図８の上方の状態Ｃ２→Ｄ２に推移する。
【００８２】
この時、各強誘電体キャパシタ端に生じる電圧ＶＴ６ａ、ＶＴ６ｂが、それぞれの選択トランジスタＴ６ａ，Ｔ６ｂのゲートに印加される。その時の各選択トランジスタＴ６ａ，Ｔ６ｂの駆動電流能力は、図８の下方のドレイン電流ＩＴ６ａ，ＩＴ６ｂとなる。
【００８３】
図７に示される実施の形態４において、キャパシタＣ６ａに論理１が、Ｃ６ｂに論理０が書き込まれている場合の等価回路図を、図９に示す。図９の等価回路図において、ビット線９ａに接続された電流供給回路１１ａからビット線９ａに電流を印加する場合のビット線９ａと、メモリセル６５との接続点Ａの電位変動、及び、電流供給回路１１ｂからビット線９ｂに電流を印加する場合のビット線９ｂと、メモリセル６５との接続点Ｂの電位変動は、実施の形態１における図４と同様である。
【００８４】
次に、動作について説明する。
本実施の形態４による半導体記憶装置において、メモリセル６５の検査をする際には、切断回路５をＯＦＦしてメモリセル６５とセンスアンプ回路３とを電気的に切断した後、ワード線選択回路８によってワード線１０から任意の１本のワード線を選択し、ビット線選択回路７によってビット線９から任意の１本あるいは１対のビット線を選択し、電流供給回路１１より前記選択された任意の１本あるいは１対のビット線に電流を供給する。そして、このときの外部端子２ａでの電圧をモニターすると、一般に、電圧モニター機器は、入力インピーダンスが非常に高くほとんど電流を流し込まないため、抵抗Ｒ９ａ−抵抗Ｒ７ａ−抵抗Ｒ２ａに流れる電流はほぼ無視でき、前記電流供給回路１１ａから供給された電流はほとんど全てがメモリセル６０の抵抗ＲＴ６ａ−抵抗ＲＤ６ａに流し込まれるものであり、したがって、上記外部端子２ａでモニターした電圧は、各メモリセル６５とビット線９ａとの接続点Ａの電圧をそのまま検出したものとなり、該接続点Ａの電圧を、非常に精度良く測定することができる。
【００８５】
このように、本実施の形態４は、実施の形態１におけるＳＲＡＭメモリセルよりなる揮発性メモリセルを、ビット線を駆動する選択トランジスタのゲートに強誘電体キャパシタの一方の電極を接続してなる構成の強誘電体メモリとしたものにおいて、実施の形態１におけると同様に、ビット線９ａに接続して設けた電流供給回路１１ａからビット線９ａに電流を印加し、そのときのビット線９ａとメモリセル６５との接続点Ａの電位を、外部端子２ａにおいて測定するようにしたものであり、これにより、該各メモリセル内の状態をそのまま反映する接続点Ａの電圧を検出して、該メモリセル内での異常の有無を確認することができ、このため、欠陥箇所の絞込みを行うことができる。また、該測定した電圧と正常時電圧との差の大きさから、異常の程度をも判別することができ、高精度な検査・解析を行うことが可能となる。
【００８６】
ここで、同じビット線９ａ上には、複数のメモリセルが接続されており、電流供給回路１１ａから各メモリセルまでの距離が異なることから、電流供給回路１１ａから選択ビットまでのビット線抵抗Ｒ１１ａは、選択されるメモリセルによって異なる抵抗値を示す。しかるに、この点は、実施の形態１におけると同様であり、ビット線９ａには電流が印加され、電流供給回路１１からメモリセルに至る信号伝搬経路の有するインピーダンスが、前記選択されたメモリセル中の選択トランジスタの動作インピーダンスより小さいものである場合には、選択されたメモリセルに流れ込む電流は、ビット線抵抗Ｒ１１ａに依存することなくほぼ一様となり、より高精度な検査・解析を行うことが可能である。
【００８７】
また、本実施の形態４においては、実施の形態１におけると同様、抵抗Ｒ９ａ−抵抗Ｒ７ａ−抵抗Ｒ２ａ、抵抗Ｒ９ｂ−抵抗Ｒ７ｂ−抵抗Ｒ２ｂに流れる電流はほぼ無視でき、電流供給回路１１ａ、１１ｂから供給された電流は、ほとんど全てがメモリセル６５の抵抗ＲＴ６ａ、ＲＴ６ｂに流し込まれ、接続点Ａ、Ｂの電圧を、非常に精度良く測定できる。
【００８８】
これも実施の形態１におけると同様であるが、もし、メモリセル６５内に接地側に対するリークが存在する、あるいはトランジスタの耐圧低下が生じている場合、接続点Ａ、Ｂの電圧は、図４と同様に、正常な電圧に対し低い電圧を示す。また、メモリセル６５内に、電源側に対するリークや、トランジスタ能力低下、あるいはコンタクトや、配線抵抗の上昇が存在する場合は、接続点Ａ、Ｂの電圧は、図４と同様に、正常な電圧に対し高い電圧を示す。
【００８９】
また、本実施の形態４においては、メモリセル６５内の強誘電体キャパシタＣ６ａ、Ｃ６ｂの特性が劣化し、図８の上方に示すヒステリシスカーブが小さくなった場合は、論理１の書き込み時のゲート電圧ＶＴ６ａ、選択トランジスタＴ６ａのドレイン電流ＩＴ６ａが減少し、論理０の書き込み時のゲート電圧ＶＴ６ｂが上昇し、選択トランジスタＴ６ｂのドレイン電流ＩＴ６ｂが増加し、その結果、相補のトランジスタの差が少なくなることとなる。
【００９０】
（実施の形態５）
本発明の実施の形態５は、請求項３、および請求項１０，１１，１２に対応するものである。
【００９１】
上記実施の形態４では、電流供給回路１１を、ビット線に接続しており、これにより、ビット線抵抗Ｒ１１ａ、Ｒ１１ｂによる誤差を解消するようにしている。
【００９２】
しかるに、ビット線の長さが短く、全てのメモリセルに対するビット線抵抗が、メモリセルのオン抵抗ＲＴ６ａ、ＲＴ６ｂより十分に小さな抵抗値である場合、すなわち、
Ｒ１１ａ≪ＲＴ６ａ
Ｒ１１ｂ≪ＲＴ６ｂ
である半導体記憶装置では、ビット線抵抗Ｒ１１ａ、Ｒ１１ｂでの電圧降下が無視することができる。
【００９３】
この点を考慮し、本実施の形態５による半導体記憶装置は、実施の形態４における、図７、図９に示す電流供給回路１１／１１ａ／１１ｂを、図１０に示すように、電圧供給回路１２としたものである。
【００９４】
すなわち、本実施の形態５による半導体記憶装置は、上記実施の形態４のように、ビット線の長さが短く、全てのメモリセルに対するビット線抵抗が、メモリセルのオン抵抗より十分に小さな抵抗値であるような半導体記憶装置において、電流供給回路１１／１１ａ／１１ｂを、図１０に示すように、電圧供給回路１２に置き替えたものである。この図１０に示す実施の形態５の装置の動作は、図７〜図９に示した実施の形態４のそれと同等であるため、説明は省略する。
【００９５】
このように、本実施の形態５による半導体記憶装置は、実施の形態４の半導体記憶装置が、電流供給回路からメモリセルに至る信号伝搬経路の有するインピーダンスが、選択されたメモリセル中の選択トランジスタの動作インピーダンスより小さいものである場合において、該電流供給回路を、電圧供給回路としたものであり、実施の形態４におけると同等に、メモリセル内の異常の有無を確認できて、欠陥箇所の特定ができ、さらに、正常時電圧との差の大きさからその異常の程度の判断をも行うことができ、高精度な検査・解析を行うことが可能となる。
【００９６】
（実施の形態６）
本発明の実施の形態６は、請求項５、および請求項１０，１１，１２に対応するものである。
【００９７】
上記で説明した従来例の構成では、“外部端子２ａ／２ｂ〜ビット線選択回路〜メモリセルに至る配線抵抗＋ビット線選択スイッチのオン抵抗”が課題であった。しかし、チップサイズやメモリ容量の小さな半導体記憶装置では、“外部端子２ａ／２ｂ〜ビット線選択回路〜メモリセルに至る配線抵抗＋ビット線選択スイッチのオン抵抗”のうち、“外部端子２ａ／２ｂ〜ビット線選択回路の配線抵抗”と“ビット線選択回路〜メモリセルの配線抵抗”のトータルが、“メモリセルのオン抵抗ＲＴ６ａ、ＲＴ６ｂ”より小さい場合がある。
【００９８】
本発明の実施の形態６による半導体記憶装置は、このように、“外部端子２ａ／２ｂ〜ビット線選択回路〜メモリセルに至る配線抵抗＋ビット線選択スイッチのオン抵抗”のうち、“外部端子２ａ／２ｂ〜ビット線選択回路の配線抵抗”、“ビット線選択回路〜メモリセルの配線抵抗”のトータルが、“メモリセルのオン抵抗ＲＴ６ａ、ＲＴ６ｂ”より小さい構成の半導体記憶装置において、図１１に示すように、各相補対を成すビット線９上に、第２のビット線選択回路７２を設け、メモリセルへの通常の読み書き時には、第１のビット線選択回路７１を動作させ、メモリセルの高精度の検査・解析時には、第２のビット線選択回路７２を動作させる構成をとるようにし、かつ、上記第２のビット線選択回路７２における選択スイッチを構成するトランジスタのサイズを、該選択スイッチのオン抵抗Ｒ７２ａ／Ｒ７２ｂが、Ｒ７２ａ≪ＲＴ６ａ、Ｒ７２ｂ≪ＲＴ６ｂとなるように、設定するようにしたものである。
【００９９】
以下、本実施の形態６の動作について説明する。
本実施の形態６による半導体記憶装置において、メモリセル６５の検査をする際には、切断回路５をＯＦＦしてメモリセル６５とセンスアンプ回路３とを電気的に切断した後、ワード線選択回路８によってワード線１０から任意の１本のワード線を選択し、ビット線選択回路７によってビット線９から任意の１本あるいは１対のビット線を選択する。このように、この検査・解析時には、ビット線選択回路が、通常動作時に動作する第１のビット選択回路７１より、第２のビット線選択回路７２に切り替えられ、この結果、外部端子２ａ，２ｂに印加される電圧は、該第２のビット線選択回路７２を介してビット線９ａおよび反転ビット線９ｂに供給され、この際、上記第２のビット線選択回路７２における選択スイッチを構成するトランジスタのサイズは、該選択スイッチのオン抵抗Ｒ７２ａ／Ｒ７２ｂが、Ｒ７２ａ≪ＲＴ６ａ、Ｒ７２ｂ≪ＲＴ６ａとなるように設定されているため、上記外部端子２ａ，２ｂに印加された電圧による電流は、該第２のビット線選択回路７２における選択スイッチのオン抵抗は無視されて、ほとんど選択されたメモリセルに流れ込み、このときのビット線とメモリセルとの接続点Ａ、反転ビット線とメモリセルとの接続点Ｂでの電位が、上記外部端子２ａ，２ｂで検出される。そして、このようにして外部端子２ａ，２ｂで検出される上記接続点Ａ、接続点Ｂでの電位は、上記実施の形態４，５におけると同様に、各メモリセルの状態そのものに依存したものとなり、その結果、欠陥箇所を特定することができる。かつ、本実施の形態６においても、上記外部端子２ａ，２ｂで検出した上記接続点Ａ、接続点Ｂの電位の正常時での電圧との差の大きさからその異常の程度をも判断することができ、高精度な検査・解析を行うことが可能となる。しかも、上記の構成により、通常の読み書き動作を行う通常の読み書きバスをそのまま用いて、高精度の所望の検査・解析効果を得ることが出来るものである。
【０１００】
このように、本実施の形態６による半導体記憶装置によれば、メモリセルへの通常の読み書き時にビット線を選択する第１のビット線選択回路７１に加えて、メモリセルの高精度の検査・解析時にビット線を選択する第２のビット線選択回路７２を設け、かつ、第２のビット線選択回路の選択スイッチを構成するトランジスタのサイズを適切に設定する等により、外部端子から第２のビット線選択回路を介してメモリセルに至る信号伝搬経路の有するインピーダンスを、メモリセル中の選択トランジスタの動作インピーダンスより小さいものとしたので、通常の読み書きバスをそのまま用いて、欠陥箇所の判定、異常の程度の判定をもでき、より高精度な検査・解析を行うことができるものが得られる効果がある。
【０１０１】
なお、上記実施の形態４ないし６において説明した図７〜図１１は、メモリセルが、強誘電体キャパシタを選択トランジスタのゲートに接続する構成の強誘電体メモリセルである例を説明したが、本発明は、これらのメモリセルに限定されるものではなく、強誘電体層でゲート絶縁膜を構成する電界効果トランジスタを有する強誘電体メモリセルにおいても、上記各実施の形態と同様の構成をとることにより、同様の効果を得ることができる。
【０１０２】
また、上記実施の形態１〜６に対応するメモリセルとして、２つのトランジスタと、２つのキャパシタで構成される強誘電体メモリ（２Ｔ２Ｃ−ＦｅＲＡＭ）よりなるメモリセル、あるいは２つのトランジスタと、２つのレジスタで構成される抵抗変化型メモリ（２Ｔ２Ｒ−ＲＲＡＭ）よりなるメモリセルを用いる場合においても、上記各実施の形態と同様の構成をとることにより、同様の効果を得ることができる。
【０１０３】
（実施の形態７）
本発明の実施の形態７は、請求項１４，１５，１７，２０、および請求項２９に対応するものである。
本発明の実施の形態７による半導体記憶装置について、図１２、図１３、図１４を用いて説明する。
【０１０４】
本実施の形態７による半導体記憶回路は、上記実施の形態１による半導体記憶装置において、ビット線選択回路７を、所定の相補対をなすビット線を選択し、該選択された相補対をなすビット線のうちいずれか一方を、選択的に外部端子に接続するビット線選択回路７４、としたものである。
【０１０５】
図１２は、本発明の実施の形態７による半導体記憶装置の回路構成を示す図であり、図１３は、図１２に示される半導体記憶装置におけるビット線選択回路の回路構成を示す図、図１４は、図１２の半導体記憶装置の等価回路を示す図である。
【０１０６】
図１２に示される本実施の形態７の半導体記憶装置においては、メモリセル６ａ０〜６ａ２、６ｂ０〜６ｂ２は、マスク・ロム（ＭＲＯＭ）メモリセルとしている。複数のメモリセルがマトリックス状に配置されてメモリセルアレイ６００を構成し、該各メモリセル６ａ０〜６ａ２、６ｂ０〜６ｂ２は、各行ごとに、相補対を成すビット線（相補ビット線）９（図１２では９ａ０／９ｂ０、９ａ１／９ｂ１、９ａ２／９ｂ２）に、また各列ごとに、ワード線１０（図１２では１０ａ、１０ｂ）に接続される。各ビット線９ａ０／９ｂ０、９ａ１／９ｂ１、９ａ２／９ｂ２の一端は、切断回路５を介してセンスアンプ回路３に接続され、もう一端は、ビット線選択回路７４に接続される。また、各ビット線上には、電流供給回路１１が接続され、電流供給回路１１は、任意の電流をビット線に供給することが可能である。
【０１０７】
本実施の形態７における、相補対を成すビット線９の１対のうちのいずれかを、外部端子に接続するビット線選択回路７４の回路構成例を、図１３に示す。図１３において、第１のＮＭＯＳトランジスタＴ７ａｎと、第１のＰＭＯＳトランジスタＴ７ａｐから成る第１のＣＭＯＳトランスファーゲートが、対を成すビット線の一方のビット線９ａに接続され、第２のＮＭＯＳトランジスタＴ７ｂｎと、第２のＰＭＯＳトランジスタＴ７ｂｐから成る第２のＣＭＯＳトランスファーゲートが、対を成すビット線のもう一方のビット線９ｂに接続され、選択信号Ｓａ０によって、ビット線９ａに接続されたＣＭＯＳトランスファーゲートが制御され、同様に選択信号Ｓｂ０によって、ビット線９ｂに接続されたＣＭＯＳトランスファーゲートが制御されることによって、いずれか１本のビット線が選択され、外部端子２ａに接続される。
【０１０８】
上記の図１２、及び図１３に示す例において、メモリセル６ａ０、６ｂ０に論理０が書き込まれている場合の等価回路図を、図１４に示す。図１４の等価回路図において、ビット線９ａに接続された電流供給回路１１ａからビット線９ａに電流を印加する場合の、ビット線９ａと、メモリセル６ａ０との接続点Ａの電位変動は、実施の形態１における図４と同様である。
【０１０９】
このような構成とした本実施の形態７の半導体記憶装置においては、上記実施の形態１におけると同様に、抵抗Ｒ９ａ−抵抗Ｒ７ａ−抵抗Ｒ２ａに流れる電流がほぼ無視でき、電流供給回路１１ａから供給された電流は、ほとんど全てがメモリセル６ａ０の抵抗ＲＴ６ａに流し込まれ、接続点Ａの電圧を、非常に精度良く測定できる。
【０１１０】
また、もし、メモリセル６ａ０内に接地側に対するリークが存在する、あるいはトランジスタの耐圧低下が生じている場合、接続点Ａの電圧は、図４と同様に、正常な電圧に対し低い電圧を示す。さらに、メモリセル６ａ０内に電源側に対するリークや、トランジスタ能力低下、あるいはコンタクトや、配線抵抗の上昇が存在する場合は、接続点Ａの電圧は、図４と同様に、正常な電圧に対し高い電圧を示す。
【０１１１】
したがって、かかる本実施の形態７の半導体記憶装置は、上記実施の形態１による半導体記憶装置において、ビット選択回路を、所定の相補対をなすビット線を選択し、該選択された相補対をなすビット線のうちのいずれか一方を、選択的に外部端子に接続するものとしたものであり、この構成により、メモリセル内の異常の有無を判定して、欠陥箇所の絞込みができるとともに、正常時電圧との差の大きさから異常の程度もわかり、高精度な検査・解析が可能となる。
【０１１２】
また、かかる本実施の形態７においても、同じビット線９ａ上には複数のメモリセルが接続されており、電流供給回路１１ａから各メモリセルまでの距離が異なることから、電流供給回路１１ａから選択ビットまでのビット線抵抗Ｒ１１ａは選択されるメモリセルによって異なる抵抗値を示す。しかるに、ビット線９ａには電流供給回路１１ａより電流が印加されるので、選択されたメモリセルに流れ込む電流はビット線抵抗Ｒ１１ａに依存することなく一様であり、より高精度な検査・解析を行うことが可能である。
【０１１３】
（実施の形態８）
本発明の実施の形態８は、請求項１６，１７，２０、および請求項２９に対応するものである。
【０１１４】
上記の実施の形態７では、ビット線抵抗Ｒ１１ａによる誤差を解消するため、電流供給回路１１を、ビット線に接続している。
【０１１５】
しかし、ビット線の長さが短く、全てのメモリセルに対するビット線抵抗が、メモリセルのオン抵抗ＲＴ６ａ＋ＲＤ６ａより十分に小さな抵抗値である場合、すなわち、
Ｒ１１ａ≪ＲＴ６ａ
である半導体記憶装置では、ビット線抵抗Ｒ１１ａでの電圧降下を無視することができる。
【０１１６】
この点を考慮し、本実施の形態８による半導体記憶装置は、実施の形態７における、図１２〜１４に示す電流供給回路１１／１１ａ／１１ｂを、図１５に示すように、電圧供給回路１２としたものである。
【０１１７】
すなわち、本実施の形態８による半導体記憶装置は、上記実施の形態７のように、ビット線の長さが短く、全てのメモリセルに対するビット線抵抗が、メモリセルのオン抵抗より十分に小さな抵抗値であるような半導体記憶装置において、電流供給回路１１／１１ａ／１１ｂを、図１５に示すように、電圧供給回路１２に置き替えたものである。この図１５に示す実施の形態８の動作は、図１２〜１４に示した実施の形態７と同等であるため、説明は省略する。
【０１１８】
このように、本実施の形態８による半導体記憶装置は、実施の形態７の半導体記憶装置における電流供給回路を、電圧供給回路１２としたものであり、実施の形態７におけると同等に、各メモリセル内の異常の有無を確認できて欠陥箇所の特定ができ、さらに、正常時電圧との差の大きさからその異常の程度の判断をも行うことができ、高精度な検査・解析を行うことが可能となる。
【０１１９】
（実施の形態９）
本発明の実施の形態９は、請求項１８，１９，２０、および請求項２９に対応するものである。
【０１２０】
上記で説明した従来例の構成では、“外部端子２ａ〜ビット線選択回路〜メモリセルに至る配線抵抗＋ビット線選択スイッチのオン抵抗”が課題であった。しかし、チップサイズやメモリ容量の小さな半導体記憶装置では、“外部端子２ａ〜ビット線選択回路〜メモリセルに至る配線抵抗＋ビット線選択スイッチのオン抵抗”のうち、“外部端子２ａ〜ビット線選択回路の配線抵抗”と“ビット線選択回路〜メモリセルの配線抵抗”のトータルが、“メモリセルのオン抵抗ＲＴ６ａ”より小さい場合がある。
【０１２１】
本発明の実施の形態９による半導体記憶装置は、上記実施の形態７の半導体記憶装置が、このように、“外部端子２ａ〜ビット線選択回路〜メモリセルに至る配線抵抗＋ビット線選択スイッチのオン抵抗”のうち、“外部端子２ａ〜ビット線選択回路の配線抵抗”と“ビット線選択回路〜メモリセルの配線抵抗”のトータルが、“メモリセルのオン抵抗ＲＴ６ａ”より小さい構成の半導体記憶装置である場合において、図１６に示すように、電流供給回路１１を除去するとともに、各相補対を成すビット線９上に、該相補対をなすビット線のうちの所定のものを選択し、該選択した相補対をなすビット線のうちのいずれか一方を、選択的に外部端子に接続する第１のビット線選択回路７１に加えて、相補対をなすビット線のうちの所定のものを選択し、該選択した相補対をなすビット線のうちのいずれか一方を、選択的に外部端子に接続する第２のビット線選択回路７２を設け、メモリセルへの通常の読み書き時に、第１のビット線選択回路７１を動作させ、メモリセルの高精度の検査・解析時に、第２のビット線選択回路７２を動作させる構成をとるようにし、かつ、第２のビット線選択回路７２における選択スイッチを構成するトランジスタのサイズを、該選択スイッチのオン抵抗Ｒ７２ａが、Ｒ７２ａ≪ＲＴ６ａとなるように、設定するようにしたものである。
【０１２２】
ここで、第２のビット線選択回路は、Ｎｃｈ型ＭＯＳトランジスタと、Ｐｃｈ型ＭＯＳトランジスタからなるＣＭＯＳ型トランスファーゲートで構成されている。
【０１２３】
以下、本実施の形態９の動作について説明する。
本実施の形態９による半導体記憶装置において、メモリセル６ａ０〜６ａ２、６ｂ０〜６ｂ２の検査をする際には、切断回路５をＯＦＦしてメモリセル６ａ０〜６ａ２、６ｂ０〜６ｂ２とセンスアンプ回路３とを電気的に切断した後、ワード線選択回路８によってワード線１０から任意の１本のワード線を選択し、ビット線選択回路７によってビット線９から任意の１本のビット線を選択する。そして、この検査時には、ビット線選択回路は、通常動作時に動作する第１のビット選択回路７１より、第２のビット線選択回路７２に切り替え、この結果、外部端子２ａに印加される電圧が、該第２のビット線選択回路７２を介して、ビット線９ａ、および反転ビット線９ｂに供給され、この際、上記第２のビット線選択回路７２における選択スイッチを構成するトランジスタのサイズが、該選択スイッチのオン抵抗Ｒ７２ａが、Ｒ７２ａ≪ＲＴ６ａとなるように、設定されていることから、上記外部端子２ａよりの電圧は、上記第２のビット線選択回路７２における選択スイッチのオン抵抗は無視されて、ほとんど選択されたメモリセルに流れ込み、このときの選択されたメモリセルについての、ビット線とメモリセルとの接続点Ａ、あるいは、反転ビット線とメモリセルとの接続点Ｂ、での電位が、上記外部端子２ａで検出される。そして、このようにして外部端子２ａで検出される接続点Ａ、あるいはＢでの電位は、上記実施の形態７，８におけると同様に、各メモリセルの状態そのものに依存したものとなり、その結果、欠陥箇所を特定することができる。かつ、本実施の形態９においても、上記外部端子２ａで検出した上記接続点Ａ、あるいは接続点Ｂの電位の正常時での電圧との差の大きさからその異常の程度をも判断することができ、高精度な検査・解析を行うことが可能となる。しかも、上記の構成により、通常の読み書き動作を行う通常の読み書きバスをそのまま用いて、高精度の所望の検査・解析効果を得ることが出来るものである。
【０１２４】
このように、本実施の形態９による半導体記憶装置によれば、ビット線選択回路が、相補対をなすビット線のうちのいずれか一方を、選択的に外部端子に接続するタイプのものである実施の形態７の半導体記憶装置において、通常のメモリセルへの読み書き動作に動作する、第１のビット線選択回路７１に加えて、メモリセルの高精度の検査・解析時に動作する、同様のタイプの第２のビット線選択回路７２を設け、かつ、該第２のビット線選択回路における選択スイッチを構成するトランジスタのサイズを適切に設定する等により、外部端子から第２のビット線選択回路を介してメモリセルに至る信号伝搬経路の有するインピーダンスを、メモリセル中の選択トランジスタの動作インピーダンスより小さいものとしたので、通常の読み書きバスをそのまま用いて、欠陥箇所の判定、異常の程度の判定をもでき、より高精度な検査・解析を行うことができるものが得られる効果がある。
【０１２５】
なお、上記実施の形態７〜９においては、メモリセルとしては、ＭＲＯＭを一例として説明したが、実施の形態７〜９においては、このメモリセルとしては、ＭＲＯＭに限定されるものではなく、例えば、誘電体キャパシタを選択トランジスタのゲートに接続する構成の強誘電体メモリセルや、強誘電体層でゲート絶縁膜を構成する電界効果トランジスタを有する強誘電体メモリセル、ＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ、あるいは１つのトランジスタと１つのレジスタで構成される抵抗変化型メモリ（１Ｔ１Ｒ−ＲＲＡＭ）を代表とする不揮発性メモリセルにおいても、上記各実施の形態７〜９と同様の構成をとることにより、同様の効果を得ることができる。
【産業上の利用可能性】
【０１２６】
以上のとおり、本発明にかかる半導体記憶装置は、ビット線上に、電流供給回路、電圧供給回路、または第２のビット線選択回路を、備えることで、メモリセルの極微小な欠陥を、精度良く検出できるものであり、特に、検査および評価・解析を容易化、かつ、高精度にすることが必要な半導体記憶装置等において有用である。
【図面の簡単な説明】
【０１２７】
【図１】本発明の実施の形態１による半導体記憶装置を示す回路図である。
【図２】上記実施の形態１におけるビット線選択回路の回路構成を示す。
【図３】上記実施の形態１における等価回路を示す。
【図４】上記実施の形態１における電流供給回路からの供給電流と、ビット線に生じるビット線電位の関係を示す図である。
【図５】本発明の実施の形態２による半導体記憶装置を示す回路図である。
【図６】本発明の実施の形態３による半導体記憶装置を示す回路図である。
【図７】本発明の実施の形態４による半導体記憶装置を示す回路図である。
【図８】上記実施の形態４における読み出し動作時の選択ゲート電位と、ドレイン電流を示す図である。
【図９】上記実施の形態４における等価回路図を示す。
【図１０】本発明の実施の形態５による半導体記憶装置を示す回路図である。
【図１１】本発明の実施の形態６による半導体記憶装置を示す回路図である。
【図１２】本発明の実施の形態７による半導体記憶装置を示す回路図である。
【図１３】上記実施の形態７におけるビット線選択回路の回路構成を示す。
【図１４】上記実施の形態７における等価回路図を示す。
【図１５】本発明の実施の形態８による半導体記憶装置を示す回路図である。
【図１６】本発明の実施の形態９による半導体記憶装置を示す回路図である。
【図１７】従来例の半導体記憶装置の回路例を示す。
【図１８】図１７の従来例をＳＲＡＭメモリセルに適用した半導体記憶装置の回路例を示す。
【図１９】図１７の従来例をＳＲＡＭメモリセルに適用した図１８の半導体記憶装置の回路例において、メモリセルに論理０を書き込んだ状態での等価回路図を示す。
【図２０】図１７の従来例をＳＲＡＭメモリセルに適用した図１８の半導体記憶装置の回路例において、メモリセルに論理１を書き込んだ状態での等価回路図を示す。
【符号の説明】
【０１２８】
１    ワード線に任意のレベルを与え、又はワード線電位をモニターするための外部端子
２，２ａ，２ｂ    ビット線に任意のレベルを与え、又はワード線電位をモニターするための外部端子
３      センスアンプ回路
４      イコライズ回路
５      ビット線とセンスアンプ回路及びイコライズ回路を電気的に接続／遮断する切断回路
６      メモリセル
６０，６１，６２      ＳＲＡＭメモリセル
６５，６６，６７      強誘電体メモリセル
６ａ０，６ａ１，６ａ２，６ｂ０，６ｂ１，６ｂ２      ＭＲＯＭメモリセル
７，７１，７２      ビット線選択回路
８      ワード線選択回路
９，９ａ０，９ｂ０，９ａ１，９ｂ１，９Ａ２，９Ｂ２      ビット線
１０，１０ａ，１０ｂ      ワード線
１１，１１ａ，１１ｂ      電流供給回路
１２，１２ａ，１２ｂ      電圧供給回路
Ｔ７ａｎＴ７ａｐ，Ｔ７ｂｎ，Ｔ７ｂｐ      ビット線選択回路を構成するビット線選択トランジスタ
Ｒ２ａ，Ｒ２ｂ      外部端子２ａ，２ｂ〜ビット線選択回路間の配線抵抗
Ｒ９ａ，Ｒ９ｂ      ビット線選択回路〜選択メモリセル間の配線抵抗
Ｒ１１ａ，Ｒ１１ｂ      電流／電圧供給回路〜選択メモリセル間の配線抵抗
Ｒ７ａ，Ｒ７ｂ      ビット線選択回路における選択トランジスタのオン抵抗
ＲＴ６ａ，ＲＴ６ｂ，ＲＤ６ａ，ＲＤ６ｂ，ＲＬ６ａ，ＲＬ６ｂ      メモリセルを構成するトランジスタのオン抵抗
【図１】
2007115364.tif 000003
【図２】
2007115364.tif 000004
【図３】
2007115364.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2007115364.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2007115364.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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