(57)【要約】【課題】サージ電圧等の異常電圧から保護しつつ、回路ブロックを低耐圧素子によって構成可能な保護回路及び半導体装置を提供する。【解決手段】第１バイポーラトランジスタ１６のベースには入力電圧Ｖｃｃが印加され、エミッタには定電流源１７を介して高電位Ｖｂｂが印加され、コレクタは接地されている。該第１バイポーラトランジスタ１６のエミッタと回路ブロック２の高電位側端子との間には、該回路ブロック２に対して順方向電流が流れるように第２バイポーラトランジスタ１８がダイオード接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力電圧に基づいて安定化した電圧を回路ブロックに印加するとともに、該入力電圧に生じた異常電圧から前記回路ブロックを保護する保護回路であって、
第１電源から前記入力電圧がベースに印加されるとともに、第１端子が高電位側に接続され、第２端子が低電位側に接続されるバイポーラトランジスタと、
前記入力電圧よりも高電位に設定されるとともに前記第１電源とは独立した第２電源と前記バイポーラトランジスタの第１端子との間に接続された定電流源と、
前記第１端子と前記回路ブロックとの間において、該回路ブロックに対して順方向電流が流れるように接続されるダイオード機能素子とを備えたことを特徴とする保護回路。
【請求項２】
前記ダイオード機能素子は、前記バイポーラトランジスタと同じ特性を有するバイポーラトランジスタをダイオード接続したものであることを特徴とする請求項１に記載の保護回路。
【請求項３】
前記第１電源と前記バイポーラトランジスタのベースとの間には制限抵抗が介在されていることを特徴とする請求項１または請求項２に記載の保護回路。
【請求項４】
前記回路ブロックの高電位側端子と低電位側端子との間に並列に接続されるツェナダイオードを備えていることを特徴とする請求項１〜３のいずれか１項に記載の保護回路。
【請求項５】
請求項１〜４のいずれか１項に記載の保護回路と、その保護回路によって保護される回路ブロックとを備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばサージ電圧から回路ブロックを保護する保護回路及び該保護回路を備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来、例えば図２に示すように、電源電圧精度が必要な回路ブロック５１を駆動する場合、該回路ブロック５１の入力端子に抵抗５２を介して入力電圧Ｖｃｃを印加するように構成することで、該回路ブロック５１に対するサージ保護が可能となる。
【０００３】
ただしこの場合、回路ブロック５１自身の消費電流により電圧降下が生じるため、挿入する抵抗５２の抵抗値を低く設定する必要がある。このため、抵抗５２の抵抗値を低く設定することにより、回路ブロック５１のサージ保護効果が低くなってしまうことから、回路ブロックを構成する各種素子を、高耐圧素子によって構成する必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、高耐圧素子は低耐圧素子に比べて素子サイズが大きいため、回路ブロック５１を高耐圧素子で構成すると、回路ブロック５１自体のサイズが大きくなってしまうとともに、コスト高にもなってしまう。
【０００５】
本発明はこうした実情に鑑みてなされたものであり、その目的は、サージ電圧等の異常電圧から保護しつつ、回路ブロックを低耐圧素子によって構成可能な保護回路及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、請求項１に記載の発明では、入力電圧に基づいて安定化した電圧を回路ブロックに印加するとともに、該入力電圧に生じた異常電圧から前記回路ブロックを保護する保護回路であって、第１電源から前記入力電圧がベースに印加されるとともに、第１端子が高電位側に接続され、第２端子が低電位側に接続されるバイポーラトランジスタと、前記入力電圧よりも高電位に設定されるとともに前記第１電源とは独立した第２電源と前記バイポーラトランジスタの第１端子との間に接続された定電流源と、前記第１端子と前記回路ブロックとの間において、該回路ブロックに対して順方向電流が流れるように接続されるダイオード機能素子とを備えたことを要旨とする。
【０００７】
上記構成によると、バイポーラトランジスタのベースに入力電圧が印加されると、該バイポーラトランジスタの第１端子の電圧は、その入力電圧に応じた電圧値となる。このため、ダイオード機能素子の下流側の電圧は、該第１端子の電圧からダイオード機能素子のドロップ電圧を引いた電圧値となる。よって、回路ブロックには、第１電源からの入力電圧に応じた電圧が印加されることとなる。しかも、回路ブロックには第１電源からの入力電圧が直接印加されず、第２電源から電圧が印加されるようになり、入力電圧にサージなどの異常電圧が生じた場合においても、バイポーラトランジスタがＯＦＦ状態となったり第１端子の電圧が制限されたりするなどして、その異常電圧が回路ブロックに印加されることはない。このため、回路ブロックを設計するにあたり、該回路ブロックを必ずしも高耐圧素子で構成する必要がなくなる。よって、回路ブロックを異常電圧から保護しつつ、該回路ブロックの小型化・安価化が可能となる。
【０００８】
請求項２に記載の発明では、請求項１に記載の保護回路において、前記ダイオード機能素子は、前記バイポーラトランジスタと同じ特性を有するバイポーラトランジスタをダイオード接続したものであることを要旨とする。
【０００９】
上記構成によると、入力電圧とほぼ等電位となる電圧を回路ブロックに印加することが可能となる。
請求項３に記載の発明では、請求項１または請求項２に記載の保護回路において、前記第１電源と前記バイポーラトランジスタのベースとの間には制限抵抗が介在されていることを要旨とする。
【００１０】
上記構成によると、バイポーラトランジスタのベース電流量が制限されるため、たとえ入力電圧に異常電圧が生じたとしても、ある程度はバイポーラトランジスタを該異常電圧から保護することができる。特に、回路ブロックには第２電源から電流が供給されるため、ベース電流量を少なくしても、回路ブロックに対する電流量を充分に確保することができる。よって、制限抵抗の抵抗値を大きく設定することができ、バイポーラトランジスタの保護性能を高めることができる。
【００１１】
請求項４に記載の発明では、請求項１〜３のいずれか１項に記載の保護回路において、前記回路ブロックの高電位側端子と低電位側端子との間に並列に接続されるツェナダイオードを備えていることを要旨とする。
【００１２】
上記構成によると、入力電圧や第２電源の電圧が変動して高電位となっても、回路ブロックに印加される電圧は、ツェナダイオードのツェナ電圧を超えることはない。このため、回路ブロックに印加される電圧値を制限することができ、回路ブロックを高電圧から確実に保護することができる。
【００１３】
請求項５に記載の発明では、請求項１〜４のいずれか１項に記載の保護回路と、その保護回路によって保護される回路ブロックとを備えたことを要旨とする。
上記構成によると、上記作用と同等の作用を得ることができる。
【発明の効果】
【００１４】
以上詳述したように、本発明によれば、サージ電圧等の異常電圧から保護しつつ、回路ブロックを低耐圧素子によって構成可能な保護回路及び半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を具体化した一実施形態を図１及び図２に基づき詳細に説明する。
図１に示すように、半導体装置１は、複数の外部入力端子（ここでは３つの端子Ｔ１，Ｔ２，Ｔ３を図示）を備えたワンパッケージＩＣであり、その内部には、回路ブロック２と、その回路ブロック２を異常電圧から保護する保護回路３とを備えている。第１入力端子Ｔ１には第１電源（図示略）が接続され、これにより第１入力端子Ｔ１に入力電圧Ｖｃｃ（ここでは５Ｖ）が入力される。また、第２入力端子Ｔ２には該入力電圧Ｖｃｃよりも高電位Ｖｂｂ（ここでは１２Ｖ）に設定された第２電源（図示略）が接続され、第３入力端子Ｔ３は接地される。このため、第２入力端子Ｔ２は第１入力端子Ｔ１よりも高電位となり、第３入力端子Ｔ３は第１入力端子Ｔ１よりも低電位となる。
【００１６】
回路ブロック２は、高精度な電源電圧を必要とするアナログ回路（例えばセンサ用アンプ）によって構成されている。
保護回路３は、正サージ保護用の第１ダイオード１１、負サージ保護用の第２ダイオード１２、プルダウン抵抗１３、電流制限抵抗（制限抵抗）１４、内部コンデンサ１５、第１バイポーラトランジスタ１６、定電流源１７、第２バイポーラトランジスタ１８、及びツェナダイオード１９を備えている。なお、第１バイポーラトランジスタ１６は、高耐圧ＰＮＰトランジスタによって構成されている。また、第２バイポーラトランジスタ１８は、その第１バイポーラトランジスタ１６とペア性のとれた同等品によって構成されたものであり、ダイオード接続されることにより、ダイオード機能素子として機能するようになっている。
【００１７】
詳しくは、第１入力端子Ｔ１と第２入力端子Ｔ２との間に第１ダイオード１１が逆接続され、第１入力端子Ｔ１と第３入力端子Ｔ３との間に第２ダイオード１２が逆接続されている。また、第１入力端子Ｔ１と第３入力端子Ｔ３との間には、第２ダイオード１２と並列にプルダウン抵抗１３が接続され、第１入力端子Ｔ１には制限抵抗１４の一端が接続されている。制限抵抗１４の他端は第１バイポーラトランジスタ１６のベースに接続され、該制限抵抗１４の他端と第３入力端子Ｔ３との間には内部コンデンサ１５が接続されている。また、第２入力端子Ｔ２には定電流源１７を介して第１バイポーラトランジスタ１６のエミッタ（第１端子）が接続され、コレクタ（第２端子）は第３入力端子Ｔ３に接続されている。なお、本実施形態において定電流源１７は、回路ブロック２に流れる電流値の２倍の電流値に設定されている。
【００１８】
さらに、第１バイポーラトランジスタ１６のエミッタには第２バイポーラトランジスタ１８のエミッタが接続され、ベース及びコレクタは回路ブロック２の高電位側端子（電源端子）に接続されている。また、第２バイポーラトランジスタ１８のベース及びコレクタにはツェナダイオード１９のカソードが接続されており、回路ブロック２の低電位側端子（接地端子）及びツェナダイオード１９のアノードは第３入力端子Ｔ３に接続されている。なお、本実施形態においてツェナダイオード１９のツェナ電圧は、第１入力端子Ｔ１に印加される入力電圧Ｖｃｃよりも高く、且つ回路ブロック２を構成する各種素子の耐圧値よりも低い電圧値に設定されている。
【００１９】
また、半導体装置１の外部において、第２入力端子Ｔ２と第３入力端子Ｔ３との間には、ＩＣ保護用のコンデンサ２０が接続されている。
次に、このように構成された半導体装置１の動作を説明する。
【００２０】
（通常動作）
第１入力端子Ｔ１に入力電圧Ｖｃｃが印加され、第２入力端子Ｔ２に高電位Ｖｂｂが印加された状態においては、第１バイポーラトランジスタ１６がＯＮ状態となる。このため、該第１バイポーラトランジスタ１６のエミッタ電圧Ｖ１は、ベース−エミッタ間の降下電圧Ｖbe１を入力電圧Ｖｃｃに加えた電圧値となる（Ｖ１＝Ｖｃｃ＋Ｖbe１）。また、第２バイポーラトランジスタ１８におけるコレクタ電圧（すなわち回路ブロック２に印加される印加電圧）Ｖ２は、ベース−エミッタ間の降下電圧Ｖbe２を前記エミッタ電圧Ｖ１から引いた電圧値となる（Ｖ２＝Ｖ１−Ｖbe２＝Ｖｃｃ＋Ｖbe１−Ｖbe２）。ここで、定電流源１７の電流値が回路ブロック２に流れる電流値の２倍に設定されていること、及び、第１バイポーラトランジスタ１６と第２バイポーラトランジスタ１８とが同等品で構成されていることから「降下電圧Ｖbe１≒降下電圧Ｖbe２」となる。よって、回路ブロック２に印加される印加電圧（Ｖ２）は、第１入力端子Ｔ１に印加される入力電圧Ｖｃｃとほぼ等しくなる。また、第１バイポーラトランジスタ１６のベース電流は制限抵抗１４によって制限されるものの、回路ブロック２に対しては第２電源から電力が供給されるため、該回路ブロック２に対する電流量が制限抵抗１４によって制限されてしまうこともない。
【００２１】
（異常時における動作）
ところで、第１入力端子Ｔ１に印加される入力電圧Ｖｃｃにサージ電圧等の異常電圧が加わり、該入力電圧Ｖｃｃの電圧値が高電位Ｖｂｂよりもさらに高電位となった場合には、第１バイポーラトランジスタ１６はＯＦＦ状態となる。このため、前記エミッタ電圧Ｖ１及び前記印加電圧（Ｖ２）は、第１バイポーラトランジスタ１６がＯＮ状態となっている場合と比べると高電位となるが、回路ブロック２の電源端子と接地端子との間にはツェナダイオード１９が並列に接続されているため、該印加電圧（Ｖ２）は、ツェナダイオード１９のツェナ電圧を超えることはない。よって、第１入力端子Ｔ１に印加される入力電圧に異常電圧が加わった場合においても、その異常電圧が回路ブロック２に印加されることはなく、回路ブロック２を構成する各種素子を高耐圧素子で構成しなくとも、該異常電圧によって回路ブロック２の素子が破損してしまうことが抑制される。
【００２２】
したがって、本実施形態によれば以下のような効果を得ることができる。
（１）第１バイポーラトランジスタ１６のベースに入力電圧Ｖｃｃが印加されると、該第１バイポーラトランジスタ１６のエミッタ電圧Ｖ１は、その入力電圧Ｖｃｃに応じた電圧値（Ｖｃｃ＋Ｖbe１）となる。このため、第２バイポーラトランジスタ１８のコレクタ電圧Ｖ２は、ベース−エミッタ間の降下電圧Ｖbe２を前記エミッタ電圧Ｖ１から引いた電圧値となる（Ｖ２＝Ｖ１−Ｖbe２＝Ｖｃｃ＋Ｖbe１−Ｖbe２）。よって、回路ブロック２には、第１電源からの入力電圧Ｖｃｃに応じた電圧が印加されることとなる。しかも、回路ブロック２には第１電源からの入力電圧Ｖｃｃが直接印加されず、第２電源から電圧が印加されるようになり、入力電圧Ｖｃｃにサージなどの異常電圧が生じた場合においても、その異常電圧が回路ブロック２に印加されることはない。このため、回路ブロック２を設計するにあたり、該回路ブロック２を必ずしも高耐圧素子で構成する必要がなくなる。よって、回路ブロック２を異常電圧から保護しつつ、該回路ブロック２の小型化・安価化が可能となる。
【００２３】
（２）第２バイポーラトランジスタ１８は、第１バイポーラトランジスタ１６と同じ特性を有するものによって構成されている。このため、第１バイポーラトランジスタ１６のベース−エミッタ間の降下電圧Ｖbe１と、第２バイポーラトランジスタ１８のベース−エミッタ間の降下電圧Ｖbe２とが等しい。よって、回路ブロック２に印加される印加電圧（Ｖ２）は、第１入力端子Ｔ１に印加される入力電圧Ｖｃｃとほぼ等しくなる。それゆえ、入力電圧Ｖｃｃとほぼ等電位となる電圧を回路ブロック２に印加することができる。
【００２４】
（３）第１入力端子Ｔ１と第１バイポーラトランジスタ１６のベースとの間には制限抵抗１４が介在されているため、該第１バイポーラトランジスタ１６のベース電流量が制限される。よって、たとえ入力電圧Ｖｃｃに異常電圧が加わったとしても、ある程度は第１バイポーラトランジスタ１６を該異常電圧から保護することができる。特に、回路ブロック２には第２電源から電流が供給されるため、ベース電流量を少なくしても、回路ブロック２に対する電流量を充分に確保することができる。よって、制限抵抗１４の抵抗値を大きく設定することができ、第１バイポーラトランジスタ１６の保護性能を高めることができる。
【００２５】
（４）回路ブロック２の高電位側端子と低電位側端子との間には、ツェナダイオード１９が並列接続されている。このため、入力電圧Ｖｃｃや第２電源から印加される高電位Ｖｂｂが変動して高電位となっても、回路ブロック２に印加される電圧は、ツェナダイオード１９のツェナ電圧を超えることはない。このため、回路ブロック２に印加される電圧値を制限することができ、回路ブロック２を高電圧から確実に保護することができる。
【００２６】
なお、本発明の実施形態は以下のように変更してもよい。
・  制限抵抗１４及びツェナダイオード１９のうちの少なくとも１つを省略してもよい。制限抵抗１４を省略した場合、第１バイポーラトランジスタ１６の耐圧性能は低下するものの、半導体装置１の部品点数を削減することができる。また、ツェナダイオード１９を省略した場合、入力電圧Ｖｃｃに異常電圧が加わると、ツェナダイオード１９を設けた場合に比べて第２バイポーラトランジスタ１８のコレクタ電圧Ｖ２が高電位となるが、第２電源から印加される高電位Ｖｂｂを超えることはない。このため、回路ブロック２は、該高電位Ｖｂｂに対する耐圧さえ有していればよく、従来に比べて低耐圧素子で構成可能となる。よって、回路ブロック２の小型化が可能となる。
【００２７】
・  第１バイポーラトランジスタ１６と第２バイポーラトランジスタ１８とは、必ずしも同じ特性を有するものでなくてもよい。この場合、入力電圧Ｖｃｃと回路ブロック２への印加電圧（第２バイポーラトランジスタ１８のコレクタ電圧Ｖ２）とは異なる電圧値になるが、該印加電圧（コレクタ電圧Ｖ２）は入力電圧Ｖｃｃによって決定されるため、該入力電圧Ｖｃｃが高精度に印加されるのであれば、コレクタ電圧Ｖ２も高精度な電圧値となる。よって、このようにした場合においても、入力電圧Ｖｃｃに応じた電圧を回路ブロック２に安定して印加することができる。
【００２８】
・  第１バイポーラトランジスタ１６及び第２バイポーラトランジスタ１８は、ＮＰＮトランジスタによって構成されてもよい。
・  第２バイポーラトランジスタ１８を、ダイオードに変更してもよい。この場合、第１バイポーラトランジスタ１６のベース−エミッタ間の降下電圧Ｖbe１と同等の降下電圧となる特性を有していることが好ましい。
【００２９】
・  定電流源１７に設定される電流値は、必ずしも回路ブロック２に流れる電流値の２倍である必要はない。
・  回路ブロック２と保護回路３とは、必ずしもワンパッケージとなったＩＣによって構成されている必要はなく、それぞれ個別に構成されてもよい。
【００３０】
・  第１ダイオード１１、第２ダイオード１２、プルダウン抵抗１３、内部コンデンサ１５、コンデンサ２０などは、必ず設けられていることに限定されない。
次に、特許請求の範囲に記載された技術的思想のほかに、前述した実施形態によって把握される技術的思想を以下に列挙する。
【００３１】
（１）  請求項４に記載の保護回路において、前記ツェナダイオードのツェナ電圧は、前記入力電圧以上の値に設定されていること。
（２）  請求項１〜４、上記（１）に記載の保護回路において、前記バイポーラトランジスタは高耐圧素子によって構成されていること。
【００３２】
（３）  請求項１〜４、上記（１），（２）のいずれか１項に記載の保護回路において、前記定電流源の電流値は、回路ブロック２の消費電流値の２倍の値に設定されていること。
【００３３】
（４）  請求項１〜４、上記（１）〜（３）のいずれか１項に記載の保護回路において、前記バイポーラトランジスタはＰＮＰトランジスタであること。
（５）  請求項５に記載の半導体装置において、当該半導体装置は、前記保護回路及び前記回路ブロックをワンパッケージで構成したＩＣであること。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態を概略的に示す回路図。
【図２】従来の構成例を概略的に示す回路図。
【符号の説明】
【００３５】
１…半導体装置、２…回路ブロック、３…保護回路、１４…制限抵抗、１６…第１バイポーラトランジスタ、１７…定電流源、１８…ダイオード機能素子としての第２バイポーラトランジスタ、１９…ツェナダイオード、Ｔ１…第１入力端子、Ｔ２…第２入力端子、Ｔ３…第３入力端子、Ｖｃｃ…入力電圧、Ｖｂｂ…高電位。
【図１】
2007123590.tif 000003
【図２】
2007123590.tif 000004