(57)【要約】【課題】本発明は、短時間且つ小さな手間で高精度なスピード・スクリーニングを実行可能な半導体装置を提供することを目的とする。【解決手段】半導体装置は、クロック供給端に結合される第１のクロック信号入力端とデータ供給端に結合される第１のデータ入力端とを有する第１のフリップフロップと、クロック供給端に結合される第２のクロック信号入力端とデータ供給端に結合される第２のデータ入力端とを有する第２のフリップフロップと、クロック供給端と第２のクロック信号入力端との間又はデータ供給端と第２のデータ入力端との間の何れか一方に設けられる遅延素子と、第１のフリップフロップの格納データと第２のフリップフロップの格納データとの一致／不一致を判定する判定回路を含む１つ又は複数のマージン検出回路を含むことを特徴とする。【選択図】図１
2007248379.tif 000002
【特許請求の範囲】
【請求項１】
クロック供給端に結合される第１のクロック信号入力端とデータ供給端に結合される第１のデータ入力端とを有する第１のフリップフロップと、
該クロック供給端に結合される第２のクロック信号入力端と該データ供給端に結合される第２のデータ入力端とを有する第２のフリップフロップと、
該クロック供給端と該第２のクロック信号入力端との間又は該データ供給端と該第２のデータ入力端との間の何れか一方に設けられる遅延素子と、
該第１のフリップフロップの格納データと該第２のフリップフロップの格納データとの一致／不一致を判定する判定回路
を含む１つ又は複数のマージン検出回路を含むことを特徴とする半導体装置。
【請求項２】
該１つ又は複数のマージン検出回路の該判定回路の出力を１つにまとめる論理回路を更に含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
該論理回路の出力を外部に送出するように構成されることを特徴とする請求項２記載の半導体装置。
【請求項４】
該クロック供給端に供給されるクロック信号を生成するＰＬＬ回路と、
該論理回路の出力に応答して該ＰＬＬ回路の逓倍率を示すデータを格納するよう構成される記憶回路
を更に含むことを特徴とする請求項２記載の半導体装置。
【請求項５】
該記憶回路のデータを外部に送出するスキャンチェーンを更に含むことを特徴とする請求項４記載の半導体装置。
【請求項６】
該遅延素子は遅延時間を可変に設定できる可変遅延回路であることを特徴とする請求項１記載の半導体装置。
【請求項７】
クロック供給端に結合される第１のクロック信号入力端とデータ供給端に結合される第１のデータ入力端とを有する第１のフリップフロップと、該クロック供給端に結合される第２のクロック信号入力端と該データ供給端に結合される第２のデータ入力端とを有する第２のフリップフロップと、該クロック供給端と該第２のクロック信号入力端との間又は該データ供給端と該第２のデータ入力端との間の何れか一方に設けられる遅延素子と、該第１のフリップフロップの格納データと該第２のフリップフロップの格納データとの一致／不一致を判定する判定回路を含む半導体装置をある動作周波数で動作させ、
該動作周波数を段階的に上昇させ、
該判定回路の出力を検査する
各段階を含むことを特徴とする半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置のテスト方法に関し、詳しくはテスト機能を備えた半導体装置及びそのような半導体装置を用いたテスト方法に関する。
【背景技術】
【０００２】
ＲＡＭ（Random Access Memory）、ＣＰＵ（Central Processing Unit）、ＦＰＧＡ（Field Programmable Gate Array）等の半導体装置は、工場出荷前にスピード・スクリーニングにかける。スピード・スクリーニングにおいては、ＬＳＩテスタを用いて、試験対象の半導体装置の動作スピード（クロック周波数）を変化させながら出力データを検査し、当該半導体装置が正常に動作可能なスピードの上限を求める。スピード・スクリーニングの結果、高速で正常動作することが確認された半導体装置は高い値段で販売し、低速でしか正常動作しない半導体装置は低い値段で販売される。
【０００３】
上記のスピード・スクリーニングを行うためには、予め用意しておいたテストデータを半導体装置に入力し、この入力データに応じて半導体装置から出力される出力データをデータ期待値と比較することにより、半導体装置が正常に動作しているか否かを判断する。この判断を、種々の入力テストデータに対して行うとともに、種々の動作スピード（クロック周波数）に対して行う必要がある。このような手間のために、高精度なスピード・スクリーニングを実行するには、かなりの時間とコストがかかるという問題がある。
【特許文献１】特開２０００−２６６８１９号公報
【特許文献２】特開２００２−１６２２６号公報
【特許文献３】特開２００４−１４４５９９号公報
【特許文献４】特開昭６１−１４９８７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
以上を鑑みて本発明は、短時間且つ小さな手間で高精度なスピード・スクリーニングを実行可能な半導体装置及びそのような半導体装置を用いたテスト方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
半導体装置は、クロック供給端に結合される第１のクロック信号入力端とデータ供給端に結合される第１のデータ入力端とを有する第１のフリップフロップと、該クロック供給端に結合される第２のクロック信号入力端と該データ供給端に結合される第２のデータ入力端とを有する第２のフリップフロップと、該クロック供給端と該第２のクロック信号入力端との間又は該データ供給端と該第２のデータ入力端との間の何れか一方に設けられる遅延素子と、該第１のフリップフロップの格納データと該第２のフリップフロップの格納データとの一致／不一致を判定する判定回路を含む１つ又は複数のマージン検出回路を含むことを特徴とする。
【０００６】
半導体装置のテスト方法は、クロック供給端に結合される第１のクロック信号入力端とデータ供給端に結合される第１のデータ入力端とを有する第１のフリップフロップと、該クロック供給端に結合される第２のクロック信号入力端と該データ供給端に結合される第２のデータ入力端とを有する第２のフリップフロップと、該クロック供給端と該第２のクロック信号入力端との間又は該データ供給端と該第２のデータ入力端との間の何れか一方に設けられる遅延素子と、該第１のフリップフロップの格納データと該第２のフリップフロップの格納データとの一致／不一致を判定する判定回路を含む半導体装置をある動作周波数で動作させ、該動作周波数を段階的に上昇させ、該判定回路の出力を検査する各段階を含むことを特徴とする。
【発明の効果】
【０００７】
本願発明の少なくとも１つの実施例によれば、半導体装置中の第１のフリップフロップにマージン検出回路を設け、マージン検出回路において、データ信号と同期クロック信号との何れか一方のタイミングを若干ずらしたデータ信号と同期クロック信号とを用いて第２のフリップフロップにデータを取り込み、正常なデータ取り込みが行われたか否かを判断する。これにより、半導体装置中の第１のフリップフロップに十分なマージンが存在するか否かを判断することができる。動作周波数を段階的に上げていきながら十分なマージンが存在するか否かをモニタすれば、十分なマージンが存在しないと判定された時点の動作周波数が、当該半導体装置が正常に動作可能な動作周波数の目安となる。これにより、短時間且つ小さな手間で高精度なスピード・スクリーニングを実行することが可能となる。
【発明を実施するための最良の形態】
【０００８】
本発明においては、半導体装置内の全て又は一部のフリップフロップに対して、後述するマージン検出回路を設ける。半導体装置内の一部のフリップフロップにマージン検出回路を設ける場合には、これらフリップフロップは、タイミング的に動作が厳しいクリティカルパスに設けるようにすればよい。即ち例えば、フリップフロップを含むパスが１万個存在する場合、そのうち最もタイミングが厳しいパスからタイミングが厳しいと考えられる順に所定個数のパスを特定し、これらの特定されたパスにおいてマージン検出回路を設ける構成としてよい。
【０００９】
１つのマージン検出回路は、各フリップフロップに一対一に対応して設けられ、当該フリップフロップ（以下第１のフリップフロップ）に並列に設けられる１つのフリップフロップ（以下第２のフリップフロップ）を含む。第１のフリップフロップは、データ信号と同期クロック信号とを受け取り、受信した同期クロック信号に基づいて受信したデータ信号を取り込む（ラッチする）。マージン検出回路は、第１のフリップフロップに供給されるデータ信号と同期クロック信号との何れか一方のタイミングを若干ずらすことにより、相対的なタイミング関係がずらされたデータ信号と同期クロック信号とを生成する。第２のフリップフロップは、相対的なタイミング関係がずらされたデータ信号と同期クロック信号とを受け取り、受信した同期クロック信号に基づいて受信したデータ信号を取り込む（ラッチする）。
【００１０】
第１のフリップフロップに十分なマージン（セットアップ・マージン又はホールド・マージン）が存在する場合には、第２のフリップフロップも正常にデータを取り込むことができる。この場合、第１のフリップフロップの格納データと第２のフリップフロップの格納データとは同一である。しかし第１のフリップフロップに十分なマージン（セットアップ・マージン又はホールド・マージン）が存在しない場合、即ち例えば半導体装置が高速のクロック信号で駆動された場合などには、第２のフリップフロップが正しいデータを取り込むことができずに、第１のフリップフロップの格納データと第２のフリップフロップの格納データとが一致しない場合が生じる。このように、第１のフリップフロップの格納データと第２のフリップフロップの格納データとが一致しない場合には、第１のフリップフロップのマージンが十分でないことが分かる。
【００１１】
このようにして、本願発明では、半導体装置中のあるフリップフロップにマージン検出回路を設け、マージン検出回路において、データ信号と同期クロック信号との何れか一方のタイミングを若干ずらしたデータ信号と同期クロック信号とを用いてフリップフロップにデータを取り込み、正常なデータ取り込みが行われたか否かを判断する。これにより、半導体装置中のフリップフロップに十分なマージンが存在するか否かを判断することができる。動作周波数を徐々に（段階的に）上げていきながら十分なマージンが存在するか否かをモニタし、十分なマージンが存在しないと判定された時点の動作周波数が、当該半導体装置が正常に動作可能な動作周波数の目安となる。
【００１２】
図１は、半導体装置中のフリップフリップに設けるマージン検出回路の構成の一例を示す図である。図１において、セットアップ・マージン検出回路１０は、フリップフロップ１１、フリップフロップ１２、遅延素子１３、及びＸＯＲ回路１４を含む。フリップフロップ１１が半導体装置の本来の機能を実現するために設けられる回路素子としてのフリップフロップである。即ち、例えばＲＡＭやＣＰＵといった半導体装置中において、ＲＡＭやＣＰＵの機能を実現する回路には数多くのフリップフロップが使用されるが、そのようなフリップフロップの１つがフリップフロップ１１である。
【００１３】
本願発明における半導体装置では、半導体装置内の全て又は一部のフリップフロップに対して、図１に示すセットアップ・マージン検出回路１０が設けられる。即ち、製造した半導体装置の全て又は一部のフリップフロップが、その周囲にフリップフロップ１２、遅延素子１３、及びＸＯＲ回路１４を伴う構成のセットアップ・マージン検出回路１０として構成されることになる。
【００１４】
前述のように、半導体装置内の一部のフリップフロップにマージン検出回路を設ける場合には、これらフリップフロップは、タイミング的に動作が厳しいクリティカルパスに設けるようにすればよい。即ち例えば、フリップフロップを含むパスが１万個存在する場合、そのうち最もタイミングが厳しいパスからタイミングが厳しいと考えられる順に所定個数のパスを特定し、これらの特定されたパスにおいてセットアップ・マージン検出回路を設ける構成としてよい。
【００１５】
フリップフロップ１１は、前段の回路素子から入力データＤを受け取り、クロック信号ＣＬＫに同期して入力データＤを取り込み（ラッチし）、ラッチしたデータを後段の回路素子にＱ出力として供給する。このデータ経路は、半導体装置の本来の動作に関わるデータ伝搬経路である。
【００１６】
フリップフロップ１１に並列に設けられるフリップフロップ１２は、フリップフロップ１１に供給されるのと同一のクロック信号ＣＬＫを受け取る。またフリップフロップ１２は、入力データＤを遅延素子１３により所定の遅延時間だけ遅延させた遅延データを、データ入力として受け取る。フリップフロップ１２は、クロック信号ＣＬＫに同期して遅延データを取り込む（ラッチする）。
【００１７】
このように図１のセットアップ・マージン検出回路１０では、フリップフロップ１１に供給されるデータ信号Ｄと同期クロック信号ＣＬＫとのうちでデータ信号Ｄのタイミングを若干ずらすことにより、相対的なタイミング関係がずらされたデータ信号と同期クロック信号とを生成する。フリップフロップ１２は、相対的なタイミング関係がずらされたデータ信号と同期クロック信号ＣＬＫとを受け取り、受信した同期クロック信号ＣＬＫに基づいて受信したデータ信号を取り込む（ラッチする）。
【００１８】
ＸＯＲ回路１４は、一致不一致判定回路として機能し、フリップフロップ１１の出力データとフリップフロップ１２の出力データとの排他的論理和を求める。フリップフロップ１１の出力データ（格納データ）とフリップフロップ１２の出力データ（格納データ）とが等しい場合には、ＸＯＲ回路１４の出力はＬＯＷである。フリップフロップ１１の出力データ（格納データ）とフリップフロップ１２の出力データ（格納データ）とが異なる場合には、ＸＯＲ回路１４の出力はＨＩＧＨである。
【００１９】
ＸＯＲ回路１４の出力が、セットアップ・マージン検出回路１０から出力される不一致フラグとなる。この不一致フラグがＨＩＧＨの場合、当該セットアップ・マージン検出回路１０のフリップフロップ１１のセットアップ・マージンには十分な余裕がないことになる。
【００２０】
図２は、本発明による半導体装置の構成の一例を示す図である。図２の半導体装置２０は、複数個のセットアップ・マージン検出回路１０、ＰＬＬ回路２１、クロックツリー２２、及びＯＲ回路２３を含む。セットアップ・マージン検出回路１０は、半導体装置２０内の全て又は一部のフリップフロップに対して設けられた図１に示す構成のセットアップ・マージン検出回路１０である。セットアップ・マージン検出回路１０は、ＰＬＬ回路２１からクロック信号ＣＬＫを受け取り、その出力である不一致フラグをＯＲ回路２３に供給する。図示の都合上、図２においては、図１の入力データＤ及び出力データＱに対応するデータ経路は示されていない。
【００２１】
ＰＬＬ回路２１は、外部から供給される外部クロック信号に基づいて、クロック信号ＣＬＫを生成する。このクロック信号ＣＬＫはクロックツリー２２を介して半導体装置２０の各部に供給され、供給されたクロック信号ＣＬＫに基づいて、半導体装置２０の各種内部回路が動作する。スピード・スクリーニング時には、この外部クロック信号は、ＬＳＩテスタから供給されるクロック信号ＴＣＬＫである。ＬＳＩテスタは、クロック信号ＴＣＬＫの周波数を低い周波数から高い周波数に徐々に上げていく。
【００２２】
ＬＳＩテスタのクロック信号ＴＣＬＫの周波数上昇に応じてクロック信号ＣＬＫの周波数が上昇していくと、ある周波数で何れかのセットアップ・マージン検出回路１０から出力される不一致フラグがＨＩＧＨとなる。複数のセットアップ・マージン検出回路１０から出力される不一致フラグが、そのうちの１つでもＨＩＧＨになると、ＯＲ回路２３の出力はＨＩＧＨとなる。
【００２３】
ＯＲ回路２３の出力は半導体装置２０の外部に不一致信号として送出される。この不一致信号を検出することにより、外部のＬＳＩテスタは、その時点でのクロック信号ＴＣＬＫに対応する動作周波数（クロック信号ＣＬＫ）において、当該半導体装置の内部の何れかのフリップフロップで十分なセットアップ・マージンが存在しない状態が発生したことが分かる。即ち、その時点での動作周波数が、当該半導体装置が正常に動作可能な動作周波数の目安となる。
【００２４】
図３は、本発明による半導体装置の構成の一例を示す図である。図３の半導体装置３０は、複数個のセットアップ・マージン検出回路１０、ＰＬＬ回路３１、クロックツリー３２、ＯＲ回路３３、ＰＬＬ逓倍数設定回路３４、及び記憶回路３５を含む。セットアップ・マージン検出回路１０は、半導体装置３０内の全て又は一部のフリップフロップに対して設けられた図１に示す構成のセットアップ・マージン検出回路１０である。セットアップ・マージン検出回路１０は、ＰＬＬ回路３１からクロック信号ＣＬＫを受け取り、その出力である不一致フラグをＯＲ回路３３に供給する。図示の都合上、図３においては、図１の入力データＤ及び出力データＱに対応するデータ経路は示されていない。
【００２５】
ＰＬＬ回路３１は、外部から供給される外部クロック信号に基づいて、クロック信号ＣＬＫを生成する。このクロック信号ＣＬＫはクロックツリー３２を介して半導体装置３０の各部に供給され、供給されたクロック信号ＣＬＫに基づいて、半導体装置３０の各種内部回路が動作する。スピード・スクリーニング時には、この外部クロック信号は、ＬＳＩテスタから供給されるクロック信号ＴＣＬＫである。
【００２６】
図３に示す半導体装置３０において、ＰＬＬ回路３１は、クロック信号ＴＣＬＫを逓倍することによりクロック信号ＣＬＫを生成する。ＰＬＬ回路３１は、典型的には、第１のクロック信号と第２のクロック信号とを入力として両者の位相を比較する位相比較器と、位相比較器から出力される位相差に応じた電圧信号を積分するローパスフィルタと、ローパスフィルタの出力電圧に応じた周波数で発振する電圧制御発振器と、電圧制御発振器の出力である発振信号を分周して上記第２のクロック信号を生成する分周器を含む。上記第１のクロック信号がＰＬＬ回路３１の入力クロック信号ＴＣＬＫであり、電圧制御発振器の発振信号がＰＬＬ回路３１の出力クロック信号ＣＬＫである。
【００２７】
ＰＬＬ回路３１の逓倍率（上記分周器の分周率）は、ＰＬＬ逓倍数設定回路３４により設定される。ＰＬＬ逓倍数設定回路３４は、外部のＬＳＩテスタから逓倍率を指定する制御信号Ｍを受け取り、この制御信号Ｍの示す逓倍率にＰＬＬ回路３１を設定する。またＰＬＬ逓倍数設定回路３４は、ＰＬＬ回路３１に設定した逓倍率を示すデータを記憶回路３５に供給する。
【００２８】
ＬＳＩテスタは、制御信号Ｍの示す逓倍率を徐々に上げていく。逓倍率の上昇に伴いクロック信号ＣＬＫの周波数が上昇していくと、ある周波数で何れかのセットアップ・マージン検出回路１０から出力される不一致フラグがＨＩＧＨとなる。複数のセットアップ・マージン検出回路１０から出力される不一致フラグが、そのうちの１つでもＨＩＧＨになると、ＯＲ回路２３の出力はＨＩＧＨとなる。
【００２９】
ＯＲ回路２３の出力は記憶回路３５に供給される。記憶回路３５は、ＯＲ回路２３の出力をトリガとして、ＰＬＬ逓倍数設定回路３４から供給される逓倍率を示すデータを格納する。具体的には、ＯＲ回路２３の出力がＨＩＧＨになると、これに応答して、記憶回路３５が逓倍率を示すデータをラッチする。なお記憶回路３５は、一度データを格納すると、例えば外部から指示されるリセット信号が供給されない限り、記憶データを保持し続けるような構成であってよい。
【００３０】
記憶回路３５の内容は、外部のＬＳＩテスタからの指示により外部に読み出すことができるように構成される。例えば、テスト時に読み出すスキャンチェーンの一部に記憶回路３５を組み込むことにより、スキャンチェーンを構成するスキャン・フリップフロップ上で記憶回路３５のデータを順次伝搬させて、スキャンチェーンの終端Ｅから外部にデータを読み出すよう構成してよい。
【００３１】
このようにして読み出された記憶回路３５のデータは、動作周波数を徐々に上げていった場合に半導体装置の内部の何れかのフリップフロップで十分なセットアップ・マージンが存在しない状態が最初に発生した時点でのＰＬＬ回路３１の逓倍率データに相当する。従って、このデータに基づいて、半導体装置が正常に動作可能な動作周波数の目安となる動作周波数を知ることができる。
【００３２】
図４は、半導体装置中のフリップフリップに設けるマージン検出回路の構成の別の一例を示す図である。図４において、ホールド・マージン検出回路４０は、フリップフロップ４１、フリップフロップ４２、遅延素子４３、及びＸＯＲ回路４４を含む。フリップフロップ４１が半導体装置の本来の機能を実現するために設けられる回路素子としてのフリップフロップである。即ち、例えばＲＡＭやＣＰＵといった半導体装置中において、ＲＡＭやＣＰＵの機能を実現する回路には数多くのフリップフロップが使用されるが、そのようなフリップフロップの１つがフリップフロップ４１である。
【００３３】
本願発明における半導体装置では、半導体装置内の全て又は一部のフリップフロップに対して、図４に示すホールド・マージン検出回路４０が設けられる。即ち、製造した半導体装置の全て又は一部のフリップフロップが、その周囲にフリップフロップ４２、遅延素子４３、及びＸＯＲ回路４４を伴う構成のホールド・マージン検出回路４０として構成されることになる。
【００３４】
前述のように、半導体装置内の一部のフリップフロップにマージン検出回路を設ける場合には、これらフリップフロップは、タイミング的に動作が厳しいクリティカルパスに設けるようにすればよい。即ち例えば、フリップフロップを含むパスが１万個存在する場合、そのうち最もタイミングが厳しいパスからタイミングが厳しいと考えられる順に所定個数のパスを特定し、これらの特定されたパスにおいてホールド・マージン検出回路を設ける構成としてよい。
【００３５】
フリップフロップ４１は、前段の回路素子から入力データＤを受け取り、クロック信号ＣＬＫに同期して入力データＤを取り込み（ラッチし）、ラッチしたデータを後段の回路素子にＱ出力として供給する。このデータ経路は、半導体装置の本来の動作に関わるデータ伝搬経路である。
【００３６】
フリップフロップ４１に並列に設けられるフリップフロップ４２は、フリップフロップ４１に供給されるのと同一の入力データＤを受け取る。またフリップフロップ４２は、クロック信号ＣＬＫを遅延素子４３により所定の遅延時間だけ遅延させた遅延クロック信号を、クロック入力として受け取る。フリップフロップ４２は、遅延クロック信号に同期して入力データＤを取り込む（ラッチする）。
【００３７】
このように図４のホールド・マージン検出回路４０では、フリップフロップ４１に供給されるデータ信号Ｄと同期クロック信号ＣＬＫとのうちでクロック信号ＣＬＫのタイミングを若干ずらすことにより、相対的なタイミング関係がずらされたデータ信号と同期クロック信号とを生成する。フリップフロップ４２は、相対的なタイミング関係がずらされたデータ信号Ｄと同期クロック信号とを受け取り、受信した同期クロック信号に基づいて受信したデータ信号Ｄを取り込む（ラッチする）。
【００３８】
ＸＯＲ回路４４は、一致不一致判定回路として機能し、フリップフロップ４１の出力データとフリップフロップ４２の出力データとの排他的論理和を求める。フリップフロップ４１の出力データ（格納データ）とフリップフロップ４２の出力データ（格納データ）とが等しい場合には、ＸＯＲ回路４４の出力はＬＯＷである。フリップフロップ４１の出力データ（格納データ）とフリップフロップ４２の出力データ（格納データ）とが異なる場合には、ＸＯＲ回路４４の出力はＨＩＧＨである。
【００３９】
ＸＯＲ回路４４の出力が、ホールド・マージン検出回路４０から出力される不一致フラグとなる。この不一致フラグがＨＩＧＨの場合、当該ホールド・マージン検出回路４０のフリップフロップ４１のホールド・マージンには十分な余裕がないことになる。
【００４０】
図４のホールド・マージン検出回路４０を、図２のセットアップ・マージン検出回路１０の代わりに使用してよい。このような構成の半導体装置において、全ての不一致フラグの論理和をとるＯＲ回路の出力は半導体装置の外部に不一致信号として送出される。この不一致信号を検出することにより、外部のＬＳＩテスタは、その時点でのクロック信号ＴＣＬＫに対応する動作周波数（クロック信号ＣＬＫ）において、当該半導体装置の内部の何れかのフリップフロップで十分なホールド・マージンが存在しない状態が発生したことが分かる。即ち、その時点での動作周波数が、当該半導体装置が正常に動作可能な動作周波数の目安となる。
【００４１】
また図４のホールド・マージン検出回路４０を、図３のセットアップ・マージン検出回路１０の代わりに使用してよい。このような構成の半導体装置において、装置外部に読み出された記憶回路のデータは、動作周波数を徐々に上げていった場合に半導体装置の内部の何れかのフリップフロップで十分なホールド・マージンが存在しない状態が最初に発生した時点でのＰＬＬ回路の逓倍率データに相当する。従って、このデータに基づいて、半導体装置が正常に動作可能な動作周波数の目安となる動作周波数を知ることができる。
【００４２】
図１のセットアップ・マージン検出回路１０又は図４のホールド・マージン検出回路４０において、遅延素子は、可変遅延回路であってよい。可変遅延回路としては、例えば複数の遅延素子が直列に接続され入力信号を順次遅延させていく構成において、複数の遅延素子から出力されるそれぞれ異なる遅延を有する複数の遅延信号を入力とするセレクタを設け、セレクタにより１つの遅延信号を選択することにより、所望の遅延を有する信号を出力するように構成にしてよい。このように可変遅延回路を遅延素子として用いて遅延時間を自由に設定可能とすることにより、よりきめ細かなスピード・スクリーニングが可能となる。
【００４３】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００４４】
【図１】半導体装置中のフリップフリップに設けるマージン検出回路の構成の一例を示す図である。
【図２】本発明による半導体装置の構成の一例を示す図である。
【図３】本発明による半導体装置の構成の別の一例を示す図である。
【図４】半導体装置中のフリップフリップに設けるマージン検出回路の構成の別の一例を示す図である。
【符号の説明】
【００４５】
１０  セットアップ・マージン検出回路
１１  フリップフロップ
１２  フリップフロップ
１３  遅延素子
１４  ＸＯＲ回路
４０  ホールド・マージン検出回路
４１  フリップフロップ
４２  フリップフロップ
４３  遅延素子
４４  ＸＯＲ回路
【図１】
2007248379.tif 000003
【図２】
2007248379.tif 000004
【図３】
2007248379.tif 000005
【図４】
2007248379.tif 000006